(57)【特許請求の範囲】
【請求項１】
半導体と、
第１の導電層と、
第２の導電層と、
前記半導体上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の電極と、
前記第１の電極上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の電極と、
前記第２の電極上の第３の絶縁膜と、を有し、
前記半導体は、チャネル領域とソース領域とドレイン領域を有し、
前記第３の絶縁膜はコンタクトホールを有し、
前記コンタクトホールは内部に前記第２の導電層を有し、
前記第１の電極は、前記第１の絶縁膜と接する第１の層と、前記第１の層上の第２の層との積層を有し、
前記第２の層の幅は、前記第１の層の幅よりも短く、
前記第２の導電層は、前記第１の導電層を介して前記ソース領域又は前記ドレイン領域に電気的に接続され、
前記第２の導電層は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を有し、
前記第１の導電層と、前記第２の電極とは、同一の導電層をエッチングする工程を経て形成されたものであることを特徴とする半導体装置。
【請求項２】
半導体と、
第１の導電層と、
第２の導電層と、
前記半導体上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の電極と、
前記第１の電極上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の電極と、
前記第２の電極上の第３の絶縁膜と、を有し、
前記半導体は、チャネル領域とソース領域とドレイン領域を有し、
前記第３の絶縁膜は、コンタクトホールを有し、
前記コンタクトホールは内部に前記第２の導電層を有し、
前記第１の電極は、前記第１の絶縁膜と接する第１の層と、前記第１の層上の第２の層との積層を有し、
前記第２の層の幅は、前記第１の層の幅よりも短く、
前記第２の導電層は、前記第１の導電層を介して前記ソース領域又は前記ドレイン領域に電気的に接続され、
前記第２の導電層は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を有し、
前記チャネル領域と、前記ソース領域及び前記ドレイン領域とは、同じ膜厚を有し、
前記第１の導電層と、前記第２の電極とは、同一の導電層をエッチングする工程を経て形成されたものであることを特徴とする半導体装置。
【請求項３】
半導体と、
第１の導電層と、
第２の導電層と、
前記半導体上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の電極と、
前記第１の電極上の第２の絶縁膜と、
前記第２の絶縁膜上の第２の電極と、
前記第２の電極上の第３の絶縁膜と、を有し、
前記半導体は、チャネル領域とソース領域とドレイン領域を有し、
前記第３の絶縁膜は、コンタクトホールを有し、
前記コンタクトホールは内部に前記第２の導電層を有し、
前記第２の導電層は、前記第１の導電層を介して前記ソース領域又は前記ドレイン領域に電気的に接続され、
前記第２の導電層は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を有し、
前記チャネル領域と、前記ソース領域及び前記ドレイン領域とは、同じ膜厚を有し、
前記第１の導電層と、前記第２の電極とは、同一の導電層をエッチングする工程を経て形成されたものであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びに
その作製方法に関する。
【背景技術】
【０００２】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのでき
る不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉ
ｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成
領域上に設けられているところに特徴がある。また、不揮発性メモリの電荷蓄積領域は絶
縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮
遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている（例えば、特許文献１、
特許文献２）。
【０００３】
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電
圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊
ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体
的に、浮遊ゲートへの電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層
と、制御ゲートの間に高電圧を印加して行われている。このような不揮発性メモリは、シ
リコンウエハーに半導体記憶装置を作り込むだけでなく、ガラス基板、プラスチック基板
、絶縁層を含むシリコンウエハー上に半導体記憶装置を形成する技術についても開発が行
われている。
【０００４】
特許文献２には図２９に示す不揮発性半導体記憶装置が開示されている。図２９の不揮発
性半導体記憶装置は、絶縁体１上に、半導体層からなるチャネル領域２、ソース領域７、
ドレイン領域８、第１の絶縁膜３、フローティングゲート４、第２の絶縁膜５、コントロ
ールゲート６、ソース電極１５、ドレイン電極１１、ゲート電極９を有している。そして
、ソース領域７、ドレイン領域８とソース電極１５、ドレイン電極１１はそれぞれ層間膜
１３に形成されたコンタクトホールを介して接するように形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１８９９８４号公報
【特許文献２】特開平６−６１５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、図２９に示したような不揮発性半導体装置では、半導体層の膜厚が薄く、層間膜１
３と半導体層との選択比が十分でない場合には、ドライエッチングによるコンタクトホー
ル開口時に、層間膜１３だけでなく半導体層までエッチングされてしまい、コンタクト抵
抗値の増大を招くという問題がある。大判のガラス基板を用いて不揮発性半導体装置を作
製する場合には、さらにコンタクト抵抗値が増大してしまう。しかしながら、半導体層の
膜厚を厚くすると、レーザー結晶化（ＬＣ）する際にマージンが狭くなってしまう。また
、ＳＯＩ基板を用いる場合に半導体層の膜厚を厚くすると、ソース領域とドレイン領域の
間の寄生トランジスタを抑制することができず完全空乏層型のＴＦＴを形成できなくなる
という問題がある。
【０００７】
また、ウェットエッチングによりコンタクトホールを開口する場合は、層間膜と半導体層
との選択比を限りなく高くとることができる。しかしながら、ウェットエッチングの場合
、アスペクト比の高いコンタクトホールを形成することができないため高集積化が困難で
ある。
【０００８】
また、層間膜を薄くしてドライエッチング開口におけるエッチングの時間を減らして半導
体層のエッチングを抑える方法もあるが、層間膜を薄くした場合は、上層の配線とゲート
電極の寄生容量が増えることになるため回路としての駆動能力低下に影響を与える恐れが
ある。
【０００９】
上記課題を鑑み、本発明は書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装
置及びその作製方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置は、ソース領域又はドレイン領域とソース配線又はドレ
イン配線との間に導電層を設けることを特徴とする。また、該導電層は、制御ゲート電極
を形成する導電層と同じ導電層からなる。また、該導電層を覆うように絶縁膜が設けられ
ており、該絶縁膜は該導電層表面の一部が露出するコンタクトホールを有することを特徴
とする。また、該ソース配線又はドレイン配線は、該コンタクトホールを埋めるように形
成されている。
【００１１】
本発明の不揮発性半導体記憶装置は、チャネル形成領域、ソース領域及びドレイン領域を
有する半導体層と、前記ソース領域及び前記ドレイン領域の一部と前記チャネル形成領域
とを覆う第１の絶縁膜と、前記第１の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊
ゲート電極を覆う第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、
前記ソース領域及び前記ドレイン領域上に形成された導電層と、前記第２の絶縁膜、前記
制御ゲート電極及び前記導電層上に形成された第３の絶縁膜と、前記第３の絶縁膜に形成
されたコンタクトホールを介して前記導電層と接するソース電極又はドレイン電極と、を
有し、前記ソース領域又は前記ドレイン領域と前記ソース電極又は前記ドレイン電極とは
、前記導電層を介して電気的に接続することを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置は、チャネル形成領域、ソース領域及びドレイン領域を
有する半導体層と、ソース領域及びドレイン領域の一部と前記チャネル領域とを覆う第１
の絶縁膜と、前記第１の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極を
覆う第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、前記ソース領
域及び前記ドレイン領域上に形成された導電層と、前記第２の絶縁膜、前記制御ゲート電
極及び前記導電層上に形成された第３の絶縁膜と、前記第３の絶縁膜に形成されたコンタ
クトホールを介して前記導電層と接するソース電極又はドレイン電極と、を有し、前記ソ
ース領域又は前記ドレイン領域と前記ソース電極又は前記ドレイン電極とは、前記導電層
を介して電気的に接続し、前記制御ゲート電極は、前記第２の絶縁膜を介して前記浮遊ゲ
ート電極を覆うように形成され、前記制御ゲート電極にはサイドウォールが形成され、前
記サイドウォールは前記浮遊ゲート電極によって生じた前記制御ゲート電極の段差部分に
形成されていることを特徴とする。
【００１３】
本発明の不揮発性半導体記憶装置の作製方法は、半導体層に、チャネル形成領域、ソース
領域及びドレイン領域を形成し、前記ソース領域及び前記ドレイン領域と前記チャネル形
成領域とを覆って第１の絶縁膜を形成し、前記第１の絶縁膜上に浮遊ゲート電極を形成し
、前記浮遊ゲート電極を覆って第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶
縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、
前記第２の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第１の導電層
を形成し、前記第１の導電層をエッチングして、前記第２の絶縁膜上に制御ゲート電極と
前記露出した前記ソース領域及び前記ドレイン領域上に第２の導電層を形成し、前記第２
の絶縁膜、前記制御ゲート電極及び前記第２の導電層上に第３の絶縁膜を形成し、前記第
３の絶縁膜に、前記第２の導電層の一部が露出するコンタクトホールを開口し、前記露出
した第２の導電層上に、ソース電極又はドレイン電極を形成することを特徴とする。
【００１４】
本発明の不揮発性半導体記憶装置の作製方法は、半導体層に、チャネル形成領域、ソース
領域及びドレイン領域を形成し、前記ソース領域及び前記ドレイン領域と前記チャネル形
成領域とを覆って第１の絶縁膜を形成し、前記第１の絶縁膜上に浮遊ゲート電極を形成し
、前記浮遊ゲート電極を覆って第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶
縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、
前記第２の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第１の導電層
を形成し、前記第１の導電層上に第３の絶縁膜を形成し、前記第３の絶縁膜をエッチング
して前記浮遊ゲート電極によって生じた段差部分にサイドウォールを形成し、前記第１の
導電層をエッチングして、前記第２の絶縁膜上に制御ゲート電極と前記露出した前記ソー
ス領域及び前記ドレイン領域上に第２の導電層を形成し、前記第２の絶縁膜、前記制御ゲ
ート電極及び前記第２の導電層上に第４の絶縁膜を形成し、前記第４の絶縁膜に、前記第
２の導電層の一部が露出するコンタクトホールを開口し、前記露出した第２の導電層上に
、ソース電極又はドレイン電極を形成することを特徴とする。
【００１５】
なお、前記浮遊ゲート電極の材料として、ゲルマニウム若しくはゲルマニウム化合物、ゲ
ルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又はゲルマニウム若し
くはゲルマニウム化合物を含む酸化物若しくは窒化物を用いることを特徴とする。
【００１６】
また、前記浮遊ゲート電極は、第１の浮遊ゲート電極及び第２の浮遊ゲート電極との積層
構造を有することを特徴とする。
【００１７】
なお、前記第１の浮遊ゲート電極は前記第１の絶縁膜側に設けられ、前記第１の浮遊ゲー
ト電極上に第１の浮遊ゲート電極よりも幅が短い第２の浮遊ゲート電極が設けられること
を特徴とする。
【００１８】
なお、前記第１の浮遊ゲート電極の材料として、ゲルマニウム若しくはゲルマニウム化合
物、ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又はゲルマニウ
ム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物を用い、前記第２の浮遊ゲー
ト電極の材料として、シリコン若しくはシリコン化合物を用いることを特徴とする。
【発明の効果】
【００１９】
ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層を設けること
により、絶縁層をエッチングしてコンタクトホールを形成する際に、半導体層までエッチ
ングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電
圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよい不揮発性半導体記憶装
置を作製することが可能となる。
【００２０】
また、ソース領域又はドレイン領域とソース配線又はドレイン配線との間に設けられた導
電層は、制御ゲート電極材料を用いて形成されるため、生産性を損なうことなく特性の優
れた不揮発性半導体記憶装置を製造することができる。当該導電層は、制御ゲート電極と
同じ工程で作製することができるため、製造設備に負担を強いることなく、低電圧で高効
率な書き込みをすることが出来、且つ電荷保持特性のよい不揮発性半導体記憶装置を作製
することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図４】プラズマ処理装置の構成を説明する図。
【図５】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図６】ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図７】ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図８】ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。
【図９】ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図。
【図１０】不揮発性半導体記憶装置の回路ブロック図の一例を示す図。
【図１１】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図１２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１４】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図１５】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１６】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１７】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図１８】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図１９】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図２０】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２１】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２４】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２５】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図２６】本発明の不揮発性半導体記憶装置の一例を示す図。
【図２７】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図２８】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図２９】従来の不揮発性半導体記憶装置の構成を説明するための図。
【発明を実施するための形態】
【００２２】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、以
下に示す実施の形態１〜３、実施例１〜３は自由に組み合わせて用いることができる。
【００２３】
（実施の形態１）
図１は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である
。図１は、特に不揮発性メモリ素子の要部を示している。
【００２４】
図１において、１０は基板、１２は下地絶縁膜、１４は半導体層、２９はチャネル形成領
域、１８ａ、１８ｂはソース領域又はドレイン領域、１６は第１の絶縁膜（トンネル絶縁
膜ともいう）、２０は浮遊ゲート電極、２２は第２の絶縁膜（コントロール絶縁膜ともい
う）、２４は制御ゲート電極、２６ａ、２６ｂは導電層、２８ａ、２８ｂは導電層２６ａ
、２６ｂを介してソース領域又はドレイン領域１８ａ、１８ｂと電気的に接続するソース
電極又はドレイン電極、２８ｃは制御ゲート電極と電気的接続をするゲート配線、２７は
パッシベーション用の絶縁膜を示している。
【００２５】
図１に示す構成では、基板１０上に下地絶縁膜１２が形成され、下地絶縁膜１２上にはソ
ース領域又はドレイン領域１８ａ、１８ｂ、チャネル形成領域２９を有する半導体層１４
が形成され、半導体層１４上に第１の絶縁膜１６、導電層２６ａ、２６ｂが形成され、第
１の絶縁膜１６上に浮遊ゲート電極２０が形成され、浮遊ゲート電極２０及び第１の絶縁
膜１６上に第２の絶縁膜２２が形成され、第２の絶縁膜２２上には制御ゲート電極２４が
形成されている。ソース電極又はドレイン電極２８ａ、２８ｂは絶縁膜２７に形成された
コンタクトホールを介してソース領域又はドレイン領域１８ａ、１８ｂに電気的に接続さ
れ、ゲート配線２８ｃは絶縁膜２７に形成されたコンタクトホールを介して制御ゲート電
極２４に電気的に接続されている。なお、ソース電極又はドレイン電極２８ａ、２８ｂと
ソース領域又はドレイン領域１８ａ、１８ｂとは、導電層２６ａ、２６ｂを介して電気的
に接続されている。なお、絶縁膜２７上に平坦化用の絶縁膜を形成してもよい。
【００２６】
次に、図１に示す不揮発性メモリ素子の作製方法について説明する。
【００２７】
まず、絶縁表面を有する基板１０上に、半導体層１４を形成する（図２（Ａ））。基板１
０と半導体層１４の間には、下地絶縁膜１２を設けてもよい（図２（Ａ））。この下地絶
縁膜１２は、基板１０から半導体層１４へアルカリ金属などの不純物が拡散して汚染する
ことを防ぐものであり、ブロッキング層として適宜設ければよい。
【００２８】
絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミッ
ク基板、表面に絶縁膜が形成された金属基板などを用いることができる。
【００２９】
下地絶縁膜１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化
シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘ
Ｏｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、下地絶縁膜１２を２層構造と
する場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜とし
て酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜
を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
【００３０】
半導体層１４は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好まし
い。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法に
よって基板１０の全面に形成された半導体層を結晶化させた後、選択的にエッチングして
半導体層１４を形成する。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を
形成し、該半導体層に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導
体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いるこ
ともできる。半導体層の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ
）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素
を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また
、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を形成した所謂ＳＯＩ（
Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いても良い。
【００３１】
このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に
メモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。
すなわち、１０Ｖ以上２０Ｖ以下の電圧で書き込みや消去を行う必要のあるメモリ素子ア
レイと、３Ｖ以上７Ｖ以下の電圧で動作してデータの入出力や命令の制御を主として行う
周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干
渉を防ぐことができる。
【００３２】
次に、半導体層１４表面に第１の絶縁膜１６を形成する（図２（Ｂ））。第１の絶縁膜１
６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第１の絶
縁膜１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても
良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半
導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形
成した絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁膜１
６は、浮遊ゲート電極２０に電荷を注入するためのトンネル絶縁膜として用いるので、こ
のように丈夫であるものでが好ましい。この第１の絶縁膜１６は８ｎｍ以上２０ｎｍ以下
、好ましくは８ｎｍ以上１０ｎｍ以下の厚さに形成することが好ましい。例えば、ゲート
長を６００ｎｍとする場合、第１の絶縁膜１６は８ｎｍ以上１０ｎｍ以下の厚さに形成す
ることができる。
【００３３】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には
２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−
３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ま
しい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密
な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【００３４】
このプラズマ処理により半導体層１４の表面を酸化する場合には、酸素雰囲気下（例えば
、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの
少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガ
ス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例
えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）
雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ
処理を行う。本実施の形態では、希ガスとして例えばＡｒを用いることができる。また、
ＡｒとＫｒを混合したガスを用いてもよい。
【００３５】
図４にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１
０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気す
るために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生
用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度
制御部９０を設けることによって、基板１０の温度を制御することも可能である。
【００３６】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体層、絶縁膜、
導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでい
る。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すれば
よい。
【００３７】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空に
し、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は
室温若しくは温度制御部９０により１００℃以上５５０℃以下に加熱する。なお、基板１
０と誘電体板８２との間隔は、２０ｎｍ以上８０ｍｍ以下（好ましくは２０ｎｍ以上６０
ｍｍ以下）程度である。次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供
給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入する
ことによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行う
と、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１
ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸
素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを
含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ
処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカル
や窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性
なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若
しくは酸化窒化を行うことができる。
【００３８】
図２（Ｂ）において、プラズマ処理により形成される好適な第１の絶縁膜１６の一例は、
酸化雰囲気下のプラズマ処理により半導体層１４表面に８ｎｍ以上１０ｎｍ以下の厚さで
酸化シリコン層を形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズ
マで処理した窒素プラズマ処理層を形成した積層構造とする。具体的には、まず、酸素雰
囲気下でのプラズマ処理により半導体層１４上に８ｎｍ以上１０ｎｍ以下の厚さで酸化シ
リコン層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化
シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表
面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例え
ば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略１
ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。
【００３９】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を
用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃以上１０５０
℃以下程度の加熱で形成される熱酸化膜と同等な絶縁膜を得ることができる。すなわち、
不揮発性メモリ素子のトンネル絶縁膜として信頼性の高いトンネル絶縁膜を形成すること
ができる。
【００４０】
続いて、第１の絶縁膜１６上に導電層２５を形成する（図２（Ｃ））。そして、導電層２
５を選択的にエッチングすることにより、第１の絶縁膜１６上に浮遊ゲート電極２０を形
成する（図２（Ｄ））。浮遊ゲート電極２０は、タンタル（Ｔａ）、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）、ゲルマニ
ウム（Ｇｅ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には
窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた
合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（
代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）を
用いることができる。前記シリコン膜に対しては、リンやボロンなどの不純物を添加して
もよい。単層の導電層で形成しても良いが、二層、三層といった積層膜としてもよい。ス
パッタ法又はＣＶＤ法により形成する。
【００４１】
なお、好ましくは、浮遊ゲート電極２０を形成する半導体材料のバンドギャップが、半導
体層１４のバンドギャップより小さいことが好ましい。半導体層１４の伝導帯の底のエネ
ルギーレベルより、浮遊ゲート電極２０の伝導帯の底のエネルギーレベルを低くすること
により、キャリア（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００４２】
また、浮遊ゲート電極２０を形成する半導体材料は、半導体層１４を形成する材料よりも
抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート電極２０を抵抗率の小
さい半導体材料で形成することにより、制御ゲート電極と半導体層の間に電圧を印加した
とき、電界が浮遊ゲート電極で印加電圧が分圧されずにすみ、電界を半導体層に有効に作
用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有する
ので好ましい。また、抵抗率を下げる目的で浮遊ゲート電極２０にｎ型不純物を添加して
も良い。このように、半導体層１４と比較して、浮遊ゲート電極２０をバンドギャップが
小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【００４３】
また、浮遊ゲート電極２０を形成する半導体材料は、第１の絶縁層１６により形成される
半導体層１４の電子に対する障壁エネルギーに対し、第１の絶縁層１６により形成される
浮遊ゲート電極２０の電子に対する障壁エネルギーが高くなるものであることが好ましい
。半導体層１４から浮遊ゲート電極２０へのキャリア（電子）を注入しやすくし、浮遊ゲ
ート電極２０から電荷が消失することを防ぐためである。
【００４４】
このような条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合
物で浮遊ゲート電極２０を形成することができる。ゲルマニウム化合物の代表例としては
、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以
上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％以下であると、構成元
素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【００４５】
浮遊ゲートは電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用される
が、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、
ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化され
ていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、
当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマ
ニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることも
できる。
【００４６】
また、浮遊ゲート電極２０を、第１の浮遊ゲート電極と第２の浮遊ゲート電極の積層構造
で設けてもよい。なお、その場合、好ましくは、第１の絶縁層１６側に設けられる第１の
浮遊ゲート電極は、ゲルマニウム若しくはゲルマニウム化合物等で形成し、第２の絶縁層
２２側に設ける第２の浮遊ゲート電極層は、シリコン若しくはシリコン化合物で形成する
とよい。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲ
ルマニウムを１０原子％未満の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化
物などを適用することができる。シリコン若しくはシリコン化合物は、ゲルマニウム若し
くはゲルマニウム化合物よりもエネルギーギャップが大きい。このように、第２の浮遊ゲ
ート電極層を、第１の浮遊ゲート電極層よりもバンドギャップの大きな材料で形成するこ
とにより、浮遊ゲートに蓄積する電荷が第２の絶縁層２２側にリークするのを防ぐことが
できる。また、第２の浮遊ゲート電極層を形成するものとして、金属窒化物又は金属酸化
物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化
モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル
、酸化チタン、酸化スズなどを用いることができる。
【００４７】
いずれにしても、上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物
の第２の浮遊ゲート電極は、ゲルマニウム若しくはゲルマニウム化合物で形成される第１
の浮遊ゲート電極の上層側に設けることにより、製造工程においては、耐水性や耐薬品性
を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチ
ング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる
。すなわち、浮遊ゲートの加工を容易なものとすることができる。ただし、第１の浮遊ゲ
ート電極、第２の浮遊ゲート電極材料はこれらに限られるものではない。また、浮遊ゲー
ト電極は２層以上の積層構造としてもよい。
【００４８】
次に、浮遊ゲート電極２０をマスクとして、半導体層１４に不純物元素を導入することに
よって、ソース領域又はドレイン領域１８ａ、１８ｂを形成する（図２（Ｄ）参照）。不
純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。
ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ
型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）
等を用いることができる。ｐ型不純物として、例えばホウ素を用いた場合、５×１０１５
ａｔｏｍｓ／ｃｍ３以上１×１０１６ａｔｏｍｓ／ｃｍ３以下の濃度で添加する。これは
、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域２９に添
加されることで有効に作用する。チャネル形成領域２９は、後述する浮遊ゲート電極２０
の下方に形成されるものであり、半導体層１４の一対のソース領域又はドレイン領域１８
ａ、１８ｂの間に位置するものである。
【００４９】
次に、浮遊ゲート電極２０上に、第２の絶縁膜２２を形成する（図３（Ａ））。第２の絶
縁膜２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコ
ン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（Ａ
ｌｘＯｙ）、ＨｆＯｘ、又はＴａＯｘなどの一層若しくは複数層を、減圧ＣＶＤ法やプラ
ズマＣＶＤ法などで形成する。第２の絶縁膜２２は２０ｎｍ以上６０ｎｍ以下、好ましく
は３０ｎｍ以上４０ｎｍ以下の膜厚で形成する。例えば、酸化シリコン層を８ｎｍの膜厚
で形成し、その上に窒化シリコン層を２ｎｍの膜厚で形成し、その上に酸化窒化シリコン
膜を３０ｎｍの膜厚で形成した積層膜を用いることができる。また、浮遊ゲート電極２０
にプラズマ処理を行い、その表面を窒化処理した窒化膜を形成してもよい。いずれにして
も、第１の絶縁膜１６と第２の絶縁膜２２が、浮遊ゲート電極２０と接する側の一方又は
双方を窒化膜若しくは窒化処理された層とすることで、浮遊ゲート電極２０の酸化を防ぐ
ことができる。
【００５０】
次に、第１の絶縁膜１６及び第２の絶縁膜２２を選択的にエッチングして、ソース領域又
はドレイン領域１８ａ、１８ｂの表面の一部が露出するように、第１の絶縁膜１６及び第
２の絶縁膜２２を除去する（図３（Ｂ））。半導体層１４上に、浮遊ゲート電極２０の上
方を覆い、ソース領域又はドレイン領域１８ａ、１８ｂの一部を覆うようにレジスト３１
６を形成する。そして、エッチングによりソース領域又はドレイン領域１８ａ、１８ｂの
一部が露出するように第１の絶縁膜１６及び第２の絶縁膜２２を除去する。
【００５１】
次に、第２の絶縁膜２２、ソース領域又はドレイン領域１８ａ、１８ｂ上に、導電層１９
を形成する（図３（Ｃ））。そして、導電層１９を選択的にエッチングして除去すること
によって、半導体層１４の上方の一部に導電層１９を残存させ、チャネル形成領域２９上
に制御ゲート電極２４を、ソース領域又はドレイン領域１８ａ、１８ｂ上に第１の導電層
２６ａ、２６ｂを形成する（図３（Ｄ））。制御ゲート電極２４及び第１の導電層２６ａ
、２６ｂは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成
分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物
元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化
物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート電極２４を形成しても良い。金
属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができ
る。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることが
でき、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が
高いので、第２の絶縁膜２２との相乗効果により、第１の絶縁膜１６の厚さを厚くするこ
とができる。なお、導電層２６ａ、２６ｂは、第１の絶縁膜１６又は第２の絶縁膜２２の
一部を覆うように形成されていてもよい。
【００５２】
次に、制御ゲート電極２４及び第１の導電層２６ａ、２６ｂ上に、コンタクトホール３１
５を有する第３の絶縁膜２７を形成する（図３（Ｅ））。第３の絶縁膜２７は、ＣＶＤ法
やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（
ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒
素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ
、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の
有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設ける
ことができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。
シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基
として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられ
る。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも
水素を含む有機基と、フルオロ基とを用いてもよい。
【００５３】
なお、コンタクトホール３１５は、第３の絶縁膜２７上にレジストマスクを形成し、ドラ
イエッチングすることにより導電層２６ａ、２６ｂの一部が露出するように形成する。本
実施の形態では、ソース領域又はドレイン領域１８ａ、１８ｂ上に導電層２６ａ、２６ｂ
を設けるため、コンタクトホール３１５を形成するエッチングの際に、ソース領域又はド
レイン領域として機能する半導体層までエッチングされることがない。
【００５４】
次に、第３の絶縁膜２７に形成されたコンタクトホールを介して、第１の導電層２６ａ、
２６ｂと接するようにソース電極又はドレイン電極（第２の導電層）２８ａ、２８ｂを形
成する。（図３（Ｅ））。また、制御ゲート電極２４と接するようにゲート配線２８ｃを
形成する。なお、ソース領域又はドレイン領域１８ａ、１８ｂとソース電極又はドレイン
電極２８ａ、２８ｂとは、第１の導電層２６ａ、２６ｂを介して電気的に接続している。
ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃは、ＣＶＤ法やスパッタ
リング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タン
タル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金
（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン
（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物
材料で、単層又は積層の膜を形成した後、エッチングすることにより形成する。アルミニ
ウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材
料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む
合金材料に相当する。
【００５５】
ソース電極又はドレイン電極２８ａ、２８ｂは、例えば、バリア膜とアルミニウムシリコ
ン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓ
ｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア
膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に
相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、ソー
ス電極又はドレイン電極２８ａ、２８ｂを形成する材料として最適である。また、上層と
下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防
止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成する
と、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し
、結晶質半導体層と良好なコンタクトをとることができる。
【００５６】
図１に示すような構造を有する不揮発性メモリ素子は、ソース領域又はドレイン領域１８
ａ、１８ｂとソース電極又はドレイン電極２８ａ、２８ｂとの間に導電層２６ａ、２６ｂ
が設けられている。よって、第３の絶縁膜２７をエッチングする際に、半導体層までエッ
チングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低
電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製するこ
とが可能となる。
【００５７】
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得るこ
とができる。図５に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報
を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１
で構成されている。不揮発性メモリ素子Ｍ０１は、図１に示す構造を有するメモリ素子で
ある。なお、図５において、不揮発性メモリ素子Ｍ０１〜Ｍ０３、Ｍ１１〜Ｍ１３はそれ
ぞれ図１に示す構造を有する不揮発性メモリ素子である。不揮発性メモリ素子Ｍ０１〜Ｍ
０３、Ｍ１１〜Ｍ１３はそれぞれ選択トランジスタＳ０１〜Ｓ０３、Ｓ１１〜Ｓ１３によ
って制御される。なお、不揮発性メモリ素子又は選択トランジスタの個数は図５に示すも
のに限られない。
【００５８】
選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿
入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲート
はワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータを書き込むと
きは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線
ＷＬ１１に高電圧を印加する。それにより、浮遊ゲートに電荷が蓄積されて、不揮発性メ
モリ素子にデータを書き込むことができる。データを消去する場合には、ワード線ＷＬ１
とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すればよい。
【００５９】
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１
をそれぞれ、絶縁表面に島状に分離して形成された半導体層３０、３２で形成することに
より、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ
素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０
１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状に分離
した半導体層で形成することにより、この二つの素子を接続する配線を省略することがで
きる。
【００６０】
図６は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している
。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交
差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のド
レインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通
接続される。
【００６１】
この場合もこのメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に島
状に分離して形成された半導体層３２で形成することにより、素子分離領域を特段設けな
くても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メ
モリ素子（例えば、図６に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの
不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単
位で消去動作を行うことができる。
【００６２】
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖと
し、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデ
ータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨ
レベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレ
ベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、
これが浮遊ゲートに注入される。”１”データの場合この様な電子注入は生じない。
【００６３】
“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界に
より、ドレインの近傍でホットエレクトロンが生成され、これが浮遊ゲートに注入される
。これにより、浮遊ゲートに電子が注入されてしきい値電圧が高くなった状態が”０”で
ある。”１”データの場合はホットエレクトロンが生成されず、浮遊ゲートに電子が注入
されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【００６４】
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬ
は浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電
圧を印加して）、浮遊ゲートから電子を引き抜く。これにより、データ”１”の消去状態
になる。
【００６５】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、
選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み
出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続され
るセンスアンプで判定することにより行う。
【００６６】
図７は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮
発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤ
セルが集まってブロックＢＬＫを構成している。図７で示すブロックＢＬＫ１のワード線
は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不
揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【００６７】
この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続
されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い。
それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図るこ
とができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選
択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形成
しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の浮遊ゲートから電荷を引き抜く消去動作
を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワ
ード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０で
形成しても良い。
【００６８】
書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発
性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ
側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略
以下のようになる。
【００６９】
図８（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧
）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧
）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に
、メモリセルＭＳ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外の
ワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので
、選択されたメモリセルＭＳ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０
とチャネル形成領域との間の電位差が大きいため、メモリセルＭＳ０の浮遊ゲートには前
述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭＳ０
のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
【００７０】
一方”１”書込みをする場合は、図８（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ
（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタ
Ｓ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると
、選択トランジスタＳ２がカットオフする。従って、メモリセルＭＳ０のチャネル形成領
域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、そ
れ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチ
ャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈ
から上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、
”０”の書込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さ
い。したがって、メモリセルＭＳ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注
入が起こらない。よって、メモリセルＭＳ１のしきい値は、負の状態（”１”が書込まれ
た状態）に保たれる。
【００７１】
消去動作をする場合は、図９（Ａ）に示すように、選択されたブロック内の全てのワード
線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング
状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がト
ンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧
が負方向にシフトする。
【００７２】
図９（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリセルＭＳ０のワード線
ＷＬ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜ＷＬ３１
及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄと
する。すなわち、図９に示すように、選択メモリ素子以外のメモリ素子はトランスファー
トランジスタとして働く。これにより、読出しの選択がされたメモリセルＭＳ０に電流が
流れるか否かを検出する。つまり、メモリセルＭＳ０に記憶されたデータが”０”の場合
、メモリセルＭＳ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メ
モリセルＭＳ０はオンするので、ビット線ＢＬが放電する。
【００７３】
図１０は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導
体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。
メモリセルアレイ５２は、図５、図６、図７で示すような構成を有している。周辺回路５
４の構成は以下の通りである。
【００７４】
ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が
、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を
介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信
号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。
【００７５】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コント
ロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇
圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線ＷＬやビ
ット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータ
が入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保
持され、コントロール回路５８からの制御により、データがランダムアクセスされ、デー
タ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ
入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８
の制御によりカラムデコーダ６４に転送される。
【００７６】
このように、不揮発性半導体記憶装置では、メモリセルアレイ５２において、電源電位と
は異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５２と周辺回
路５４の間は、電気的に絶縁分離されているこことが望ましい。この場合、以下で説明す
る実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成し
た半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤
動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。
【００７７】
（実施の形態２）
本実施の形態では、図１に示した不揮発性メモリ素子とは異なる構造の不揮発性メモリ素
子の作製方法について説明する。本実施の形態では、図１１に示す不揮発性メモリ素子に
ついて説明する。図１１に示す不揮発性メモリ素子は、制御ゲート電極２４にサイドウォ
ール３００が設けられている。
【００７８】
図１１において、１０は基板、１２は下地絶縁膜、１４は半導体層、２９はチャネル形成
領域、１８ａ、１８ｂはソース領域又はドレイン領域、１６は第１の絶縁膜（トンネル絶
縁膜ともいう）、２０は浮遊ゲート電極、２２は第２の絶縁膜（コントロール絶縁膜とも
いう）、２４は制御ゲート電極、３００はサイドウォール、２６ａ、２６ｂは導電層、２
８ａ、２８ｂは導電層２６ａ、２６ｂを介してソース領域又はドレイン領域１８ａ、１８
ｂと電気的に接続するソース電極又はドレイン電極、２８ｃは制御ゲート電極と電気的接
続をするゲート配線、２７はパッシベーション用の絶縁膜を示している。
【００７９】
図１１に示す構成では、基板１０上に下地絶縁膜１２が形成され、下地絶縁膜１２上には
ソース領域又はドレイン領域１８ａ、１８ｂ、チャネル形成領域２９を有する半導体層１
４が形成され、半導体層１４上に第１の絶縁膜１６、導電層２６ａ、２６ｂが形成され、
第１の絶縁膜１６上に浮遊ゲート電極２０が形成され、浮遊ゲート電極２０及び第１の絶
縁膜１６上に第２の絶縁膜２２が形成され、第２の絶縁膜２２上には制御ゲート電極２４
が形成され、制御ゲート電極２４にはサイドウォール３００が形成されている。また第２
の絶縁膜２２、制御ゲート電極２４及びサイドウォール３００上に絶縁膜２７が形成され
ている。ソース電極又はドレイン電極２８ａ、２８ｂは絶縁膜２７、導電層２６ａ、２６
ｂを介してソース領域又はドレイン領域１８ａ、１８ｂに電気的に接続され、ゲート配線
２８ｃは絶縁膜２７に形成されたコンタクトホールを介して制御ゲート電極２４に電気的
に接続されている。なお、ソース電極又はドレイン電極２８ａ、２８ｂとソース領域又は
ドレイン領域１８ａ、１８ｂとは、導電層２６ａ、２６ｂを介して電気的に接続されてい
る。なお、絶縁膜２７上に平坦化用の絶縁膜を形成してもよい。
【００８０】
次に、図１１に示す不揮発性メモリ素子の作製方法について図１２を用いて説明する。な
お、第２の絶縁膜２２、ソース領域又はドレイン領域１８ａ、１８ｂ上に導電層１９を形
成する工程までは実施の形態１の図３（Ｃ）までの工程と同様のため説明は省略する。
【００８１】
第２の絶縁膜２２、ソース領域又はドレイン領域１８ａ、１８ｂ上に導電層１９を形成し
た後、導電層１９上にサイドウォール３００を形成するための絶縁膜３０１を形成する（
図１２（Ａ））。絶縁膜３０１として、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜な
どを用いることができる。また絶縁膜のかわりに、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）などの導電層を用いてもよい。前記制御ゲート
電極のエッチングの際にエッチングの選択比がとれ、段差形状に対して等方的なカバレッ
ジをもつ膜であれば、膜種を選ばない。また単層であっても積層膜であってもよい。
【００８２】
その後、絶縁膜３０１に対して異方性エッチングを行う。これによって浮遊ゲート電極２
０の存在によって導電層１９に生じる段差部分３０２に自己整合的にサイドウォール３０
０を形成する（図１２（Ｂ））。段差部分３０２に形成されるサイドウォール３００は浮
遊ゲート電極２０を中心として左右対称の場所又はほぼ左右対称の場所に形成される。両
サイドウォール３００はゲート長方向において浮遊ゲート電極２０の端部から同じ長さ又
はほぼ同じ長さの場所に形成される。
【００８３】
次に導電層１９上にレジストマスク３０３を形成する（図１２（Ｃ））。レジストマスク
３０３とサイドウォール３００をマスクとして導電層１９をエッチングすることにより浮
遊ゲート電極２０に対して自己整合的に制御ゲート電極２４を形成することができる（図
１２（Ｄ））。また、導電層２６ａ、２６ｂを形成することができる。次にレジストマス
ク３０３を除去する。
【００８４】
次に、第２の絶縁膜２２、導電層２６ａ、２６ｂ、制御ゲート電極２４及びサイドウォー
ル３００を含む全面上に絶縁膜２７を形成し、水素化を行う（図１２（Ｅ））。絶縁膜２
７としては窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を用いることができる。また先
に示した活性化等を行わない場合には、この段階においてソース領域、ドレイン領域を活
性化するために熱処理やレーザー光や強光などの光照射、ＲＴＡ処理などを施してもよい
。
【００８５】
次いで絶縁膜２７の上にレジストマスクを形成し、このレジストマスクを用いて絶縁膜２
７をエッチングすることにより、ソース領域及びドレイン領域１８ａ、１８ｂ、制御ゲー
ト電極２４上に位置するコンタクトホールを形成する。
【００８６】
レジストマスクを除去し、導電層を形成した後、また別のレジストマスクを用いてエッチ
ングを行い、ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃやその他の
配線（ソース配線など）を形成する（図１２（Ｅ））。ここでは電極と配線を一体形成す
るが、電極と配線を別々に形成して、電気的に接続させてもよい。導電層としてはＴｉ、
ＴｉＮ、Ａｌ、Ａｌ合金膜及びそれらの組み合わせによる積層膜を用いることができる。
【００８７】
ここで電極や配線は、基板１０を垂直な方向（すなわち上面方向）からみた場合に角が丸
くなるように引き回すのが好ましい。角部を丸くすることによってゴミなどが配線の角部
に残るのを防止することができ、ゴミが原因で発生する不良を抑制し、歩留まりを向上で
きる。
【００８８】
なお、上述の作製方法ではソース領域及びドレイン領域１８ａ、１８ｂを形成する際にｎ
型又はｐ型の不純物の添加を１回のみ行ったが、複数回添加して低濃度不純物領域（ＬＤ
Ｄ領域）を設ける構成としてもよい。以下、この作製方法について説明する。
【００８９】
図１２（Ｃ）に示す構造を形成した後、レジストマスクを除去して図１３（Ａ）に示すよ
うに、ソース領域又はドレイン領域１８ａ、１８ｂ、サイドウォール３００、制御ゲート
電極２４、導電層２６ａ、２６ｂ等を有する構造を得る。次に、ソース領域又はドレイン
領域１８ａ、１８ｂを有する半導体層にｎ型又はｐ型の不純物を添加する（図１３（Ｂ）
）。ｎ型又はｐ型の不純物は、ソース領域又はドレイン領域１８ａ、１８ｂに添加したも
のと同じ導電性を付与するものを用いる。これによって制御ゲート電極２４が形成された
部分には不純物は添加されず、ＬＤＤ領域３１３ａ、３１３ｂとなる。一方、制御ゲート
電極２４が形成されていない部分は高濃度不純物領域３１４ａ、３１４ｂが形成される。
高濃度不純物領域３１４ａ、３１４ｂはソース領域及びドレイン領域として機能する。
【００９０】
そして、制御ゲート電極２４、導電層２６ａ、２６ｂ等の上に、絶縁膜２７を形成し、ソ
ース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃを形成して図１３（Ｃ）に
示す構成が完成する。
【００９１】
本実施の形態では、高濃度不純物領域３１４ａ、３１４ｂとソース電極又はドレイン電極
２８ａ、２８ｂとの間に導電層２６ａ、２６ｂが設けられている。よって、第３の絶縁膜
２７をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト
抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来
、且つ電荷保持特性のよいメモリを作製することが可能となる。
【００９２】
（実施の形態３）
本実施の形態では、図１、図１１に示したものとは異なる構成の不揮発性メモリの構成に
ついて図１４〜図１６を用いて説明する。
【００９３】
図１４（Ａ）に示す不揮発性メモリ素子は、半導体層１４に第１の不純物領域（ソース領
域又はドレイン領域）３０６ａ、３０６ｂ、第２の不純物領域３０７ａ、３０７ｂ等が設
けられている点、浮遊ゲート電極２０が第１の浮遊ゲート電極２０ａ及び第２の浮遊ゲー
ト電極２０ｂから形成されている点等が図１、図１１に示す構造と異なる。
【００９４】
図１４（Ａ）に示す構成では、基板１０上に下地絶縁膜１２が形成され、下地絶縁膜１２
上には第１の不純物領域３０６ａ、３０６ｂ、第２の不純物領域３０７ａ、３０７ｂ、チ
ャネル形成領域２９を有する半導体層１４が形成され、半導体層１４上に第１の絶縁膜１
６、導電層２６ａ、２６ｂが形成され、第１の絶縁膜１６上に浮遊ゲート電極２０が形成
され、浮遊ゲート電極２０及び第１の絶縁膜１６上に第２の絶縁膜２２が形成され、第２
の絶縁膜２２上には制御ゲート電極２４が形成され、制御ゲート電極２４にはサイドウォ
ール３００が形成されている。また第１の絶縁膜２２、導電層２６ａ、２６ｂ、制御ゲー
ト電極２４及びサイドウォール３００上に絶縁膜２７が形成されている。ソース電極又は
ドレイン電極２８ａ、２８ｂは絶縁膜２７に形成されたコンタクトホールを介して第１の
不純物領域３０６ａ、３０６ｂに電気的に接続され、ゲート配線２８ｃは絶縁膜２７に形
成されたコンタクトホールを介して制御ゲート電極２４に電気的に接続されている。なお
、ソース電極又はドレイン電極２８ａ、２８ｂと第１の不純物領域３０６ａ、３０６ｂと
は、導電層２６ａ、２６ｂを介して電気的に接続されている。また絶縁膜２７上に平坦化
用の絶縁膜を形成してもよい。
【００９５】
次に、図１４（Ａ）に示す不揮発性メモリ素子の作製方法について説明する。ただし、こ
の作製方法の多くは実施形態２と重複する。したがってここでは実施形態２と異なる工程
、浮遊ゲート電極２０を形成する工程、第１の不純物領域等を形成する工程について説明
する。
【００９６】
半導体層１４上に第１の絶縁膜１６を形成した後、第１の導電層１９ａを形成し、さらに
第１の導電層１９ａの上に第２の導電層１９ｂを形成する（図１５（Ａ））。第１の導電
層１９ａと第２の導電層１９ｂとは、それぞれ異なる導電物を用いて形成されていること
が好ましい。第１の導電層１９ａは、第１の絶縁膜１６との密着性がよい導電物を用いて
形成されることが好ましく、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、シリコン（Ｓｉ）等を用いて形
成されていることが好ましい。また、第１の導電層の膜厚は２５ｎｍ以上３５ｎｍ以下の
範囲で形成するのが好ましい。
【００９７】
第２の導電層１９ｂは、抵抗率の低い導電物を用いて形成されていることが好ましく、例
えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、
またはこれらの金属を主成分として含む合金、或いは金属化合物等を用いて形成されてい
ることが好ましい。合金としては、アルミニウムと珪素との合金、アルミニウムとネオジ
ウムとの合金等が挙げられる。また金属化合物としては窒化タングステン等が挙げられる
。また、第２の導電層の膜厚は１００ｎｍ以上６００ｎｍ以下の範囲で形成するのが好ま
しい。
【００９８】
第１の導電層１９ａと第２の導電層１９ｂの形成方法について特に限定はなく、スパッタ
リング法、蒸着法等、いずれの方法を用いてもよい。
【００９９】
次いで、マスク３０８を第２の導電層１９ｂ上に形成する。そして、第１の導電層１９ａ
と第２の導電層１９ｂとをエッチングし、第１の浮遊ゲート電極２０ａ、第３の導電層１
９ｃを、それぞれ導電層の側壁がそれぞれの導電層の水平面に対し傾斜を有するような形
状となるように形成する（図１５（Ｂ））。
【０１００】
次いで、マスク３０８を設けたまま、第３の導電層１９ｃを選択的にエッチングし、第２
の浮遊ゲート電極２０ｂを形成する。このとき第２の浮遊ゲート電極２０ｂの側壁が水平
面に対し垂直になるように異方性の高い条件でエッチングし加工することが好ましい。こ
のようにして、第１の絶縁膜１６側に設けられた第１の浮遊ゲート電極２０ａの上に、第
１の浮遊ゲート電極２０ａよりも幅が短い（すなわちゲート長が短い）第２の浮遊ゲート
電極２０ｂが形成される（図１５（Ｃ））。本実施の形態では、第１の浮遊ゲート電極２
０ａと第２の浮遊ゲート電極２０ｂとがそれぞれ組み合わせられたものを浮遊ゲート電極
２０という。
【０１０１】
次に、浮遊ゲート電極２０をマスクとして、ｎ型又はｐ型の不純物を添加し、第１の不純
物領域３０６ａ、３０６ｂ、第２の不純物領域３０７ａ、３０７ｂを設ける（図１５（Ｄ
））。また、第２の不純物領域３０７ａ、３０７ｂは第１の浮遊ゲート電極２０ａによっ
て低濃度不純物領域となる。なお、第２の不純物領域３０７ａ、３０７ｂに挟まれた部分
はチャネル形成領域２９となる。
【０１０２】
図１５（Ｄ）の構造を作製した後は、実施形態２に示した方法によってサイドウォール３
００を形成し、制御ゲート電極２４、導電層２６ａ、２６ｂを形成し、絶縁膜２７を形成
し、ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線２８ｃを形成して図１４（
Ａ）に示した構成が完成する。
【０１０３】
なお、本実施の形態では、制御ゲート電極２４にサイドウォール３００を設ける構成とし
たが必ずしも設ける必要はなく、実施の形態１で説明したようにサイドウォールを設けな
い構成としてもよい。
【０１０４】
また、図１４（Ｂ）に示すように第１の不純物領域３１２ａ、３１２ｂ、第２の不純物領
域３１１ａ、３１１ｂ、第３の不純物領域３１０ａ、３１０ｂを設ける構成としてもよい
。ここで、第１の不純物領域３１２ａ、３１２ｂは、ソース領域又はドレイン領域として
機能する。
【０１０５】
図１５（Ｄ）の構造を作製した後、実施形態２に示した方法によって、図１６（Ａ）に示
すように第２の絶縁膜２２を形成し、サイドウォール３００を形成し、制御ゲート電極２
４、導電層２６ａ、２６ｂを形成する。
【０１０６】
次にｎ型又はｐ型の不純物を添加する。ｎ型又はｐ型の不純物は、第１の不純物領域及び
第２の不純物領域に添加したものと同じ導電性を付与するものを用いる。制御ゲート電極
２４の下には不純物は添加されず、第１の不純物領域３１２ａ、３１２ｂ、第２の不純物
領域３１１ａ、３１１ｂ及び第３の不純物領域３１０ａ、３１０ｂを形成することができ
る。この場合、第１の不純物領域３１２ａ、３１２ｂに含まれるｎ型又はｐ型の不純物濃
度は、第２の不純物領域３１１ａ、３１１ｂに含まれるｎ型又はｐ型の不純物濃度よりも
大きく、第２の不純物領域３１１ａ、３１１ｂに含まれるｎ型又はｐ型の不純物濃度は、
第３の不純物領域３１０ａ、３１０ｂに含まれるｎ型又はｐ型の不純物濃度よりも大きく
なる。
【０１０７】
そして、実施の形態１で説明したように、制御ゲート電極２４、導電層２６ａ、２６ｂ等
の上に、絶縁膜２７を形成し、ソース電極又はドレイン電極２８ａ、２８ｂ、ゲート配線
２８ｃを形成すると図１６（Ｂ）、図１４（Ｂ）に示した構成が完成する。
【０１０８】
本実施の形態では、第１の不純物領域３１２ａ、３１２ｂとソース電極又はドレイン電極
２８ａ、２８ｂとの間に導電層２６ａ、２６ｂが設けられている。よって、第３の絶縁膜
２７をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト
抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来
、且つ電荷保持特性のよいメモリを作製することが可能となる。
【０１０９】
以下、本発明に係る不揮発性半導体記憶装置について説明する。以下に説明する本発明の
構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り
返しの説明は省略する場合がある。
【実施例１】
【０１１０】
本実施例では、不揮発性半導体記憶装置の作製工程の一例に関して図面を参照して説明す
る。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メ
モリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部
を構成するトランジスタ等の素子とを同時に形成する場合を示す。図５に、本実施例で説
明する不揮発性半導体記憶装置におけるメモリ部の模式図を示す。
【０１１１】
本実施例で示すメモリ部は、制御用トランジスタＳと不揮発性メモリ素子Ｍを有するメモ
リセルが複数設けられている。図５では、制御用トランジスタＳ０１と不揮発性メモリ素
子Ｍ０１により一つのメモリセルＭＳ０１が形成されている。また、同様に、制御用トラ
ンジスタＳ０２と不揮発性メモリ素子Ｍ０２、制御用トランジスタＳ０３と不揮発性メモ
リ素子Ｍ０３、制御用トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、制御用トランジ
スタＳ１２と不揮発性メモリ素子Ｍ１２、制御用トランジスタＳ１３と不揮発性メモリ素
子Ｍ１３とによりメモリセルが形成されている。
【０１１２】
制御用トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレイ
ンの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又はド
レインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線ＷＬ
１１に接続され、ソース又はドレインの一方は制御用トランジスタＳ０１のソース又はド
レインに接続され、他方はソース線ＳＬに接続されている。
【０１１３】
なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジス
タと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設ける
トランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電
圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トラ
ンジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる
場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
【０１１４】
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジッ
ク部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶
縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成
する場合に関して以下に図面を参照して説明する。なお、図１７（Ａ）、１８（Ａ）１９
（Ａ）はメモリ部の素子の上面図を示し、図１７（Ｂ）、１８（Ｂ）、１９（Ｂ）はロジ
ック部の素子の上面図を示し、図２０〜２４には図１７〜１９におけるＡ−Ｂ間、Ｃ−Ｄ
間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジッ
ク部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メ
モリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。また
、本実施例では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ
間に設ける薄膜トランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子
のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置は
これに限られるものでない。
【０１１５】
まず、基板１００上に絶縁膜１０２を介して島状の半導体層１０４、１０６、１０８、１
１０を形成し、当該島状の半導体層１０４、１０６、１０８、１１０を覆うように第１の
絶縁膜１１２、１１４、１１６、１１８をそれぞれ形成する（図２０（Ａ））。
【０１１６】
島状の半導体層１０４、１０６、１０８、１１０は、基板１００上にあらかじめ形成され
た絶縁膜１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（
Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体層を形
成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることにより設ける
ことができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、ＲＴＡ又はファー
ネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法また
はこれら方法を組み合わせた方法等により行うことができる。
【０１１７】
また、レーザー光の照射によって半導体層の結晶化若しくは再結晶化を行う場合には、レ
ーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波
長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２
高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半
導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を
溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査す
ることによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結
晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較
して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザー
に限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。
繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの
時間よりもレーザーのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることが
でき、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することが
できる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使
用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、Ｃ
Ｏ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌ
Ｏ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドラ
イトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等があ
る。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザー
などのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ
等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横
モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネ
ルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレ
ーザーを用いても良い。
【０１１８】
基板１００は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミ
ック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板
として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）
、ポリエーテルスルホン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【０１１９】
絶縁膜１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン
、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（
ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、絶縁膜１０２を２層構造とする場合、
第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化
シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、
第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層
として機能する絶縁膜１０２を形成することによって、基板１００からＮａなどのアルカ
リ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことが
できる。なお、基板１００として石英を用いるような場合には絶縁膜１０２を省略しても
よい。
【０１２０】
第１の絶縁膜１１２、１１４、１１６、１１８は、半導体層１０４、１０６、１０８、１
１０に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高
密度プラズマ処理により当該半導体層１０４、１０６、１０８、１１０に酸化処理、窒化
処理又は酸窒化処理を行うことによって、当該半導体層１０４、１０６、１０８、１１０
上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁膜１１２、１１４、１１６、
１１８を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。
【０１２１】
例えば、半導体層１０４、１０６、１０８、１１０としてＳｉを主成分とする半導体層を
用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁膜１１
２、１１４、１１６、１１８として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜
が形成される。また、高密度プラズマ処理により半導体層１０４、１０６、１０８、１１
０に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行っ
てもよい。この場合、半導体層１０４、１０６、１０８、１１０に接して酸化珪素膜が形
成され、当該酸化珪素膜上に酸素と窒素を有する膜（以下、「酸窒化珪素膜」と記す）が
形成され、第１の絶縁膜１１２、１１４、１１６、１１８は酸化珪素膜と酸窒化珪素膜と
が積層された膜となる。
【０１２２】
ここでは、第１の絶縁膜１１２、１１４、１１６、１１８を８ｎｍ以上２０ｎｍ以下、好
ましくは８ｎｍ以上１０ｎｍ以下で形成する。例えば、高密度プラズマ処理により半導体
層１０４、１０６、１０８、１１０に酸化処理を行い当該半導体層１０４、１０６、１０
８、１１０の表面に１０ｎｍ程度の酸化珪素膜を形成した後、高密度プラズマ処理により
窒化処理を行い酸化珪素膜の表面に２ｎｍ程度の酸窒化珪素膜を形成する。この場合、半
導体層１０４、１０６、１０８、１１０の表面に形成された酸化珪素膜の膜厚は、８ｎｍ
程度となっている。これは、酸窒化珪素膜が形成された分だけ減少するためである。また
、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されること
なく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚
染物の混入の防止や生産効率の向上を実現することができる。
【０１２３】
なお、高密度プラズマ処理により半導体層を酸化する場合には、酸素を含む雰囲気下（例
えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘ
ｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と
希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体層を窒化する場合には
、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ
の少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希
ガス雰囲気下）でプラズマ処理を行う。
【０１２４】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを
用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜１１２
、１１４、１１６、１１８は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、
Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶
縁膜１１２、１１４、１１６、１１８にＡｒが含まれている場合がある。
【０１２５】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃ
ｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密
度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．
５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に
形成された被処理物（ここでは、半導体層１０４、１０６、１０８、１１０）付近での電
子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また
、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を
用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、Ｃ
ＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な
膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従
来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる
。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分
に酸化または窒化処理を行うことができる。プラズマを形成する際には、マイクロ波（例
えば、２．４５ＧＨｚ）等の高周波を用いることができる。
【０１２６】
本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ２）
、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、
酸素を０．１ｓｃｃｍ以上１００ｓｃｃｍ以下、水素を０．１ｓｃｃｍ以上１００ｓｃｃ
ｍ以下、アルゴンを１００ｓｃｃｍ以上５０００ｓｃｃｍ以下として導入すればよい。な
お、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい
。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入
すればよい。
【０１２７】
また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ２）とアルゴン（Ａｒ）
との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０ｓｃｃｍ以上２０００ｓ
ｃｃｍ以下、アルゴンを１００ｓｃｃｍ以上１００００ｓｃｃｍ以下として導入すればよ
い。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい
。
【０１２８】
本実施例において、メモリ部に設けられた半導体層１０８上に形成される第１の絶縁膜１
１６は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従
って、第１の絶縁膜１１６の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして
高速動作が可能となる。また、第１の絶縁膜１１６の膜厚が薄いほど、後に形成される浮
遊ゲートに低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低
減することができる。そのため、第１の絶縁膜１１２、１１４、１１６、１１８は、膜厚
を薄く形成することが好ましい。
【０１２９】
一般的に、半導体層上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板１００
としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１
の絶縁膜１１２、１１４、１１６、１１８を形成することは非常に困難である。また、Ｃ
ＶＤ法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十
分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、
ＣＶＤ法やスパッタ法により絶縁膜を形成した場合には、半導体層の端部の被覆が十分で
なく、後に第１の絶縁膜１１６上に形成される導電層等と半導体層とがリークする場合が
ある。従って、本実施例で示すように、高密度プラズマ処理により第１の絶縁膜１１２、
１１４、１１６、１１８を形成することによって、ＣＶＤ法やスパッタ法等により形成し
た絶縁膜より緻密な絶縁膜を形成することができ、また、半導体層１０４、１０６、１０
８、１１０の端部を第１の絶縁膜１１２、１１４、１１６、１１８で十分に被覆すること
ができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。
なお、ＣＶＤ法やスパッタ法により第１の絶縁膜１１２、１１４、１１６、１１８を形成
した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化
処理、窒化処理又は酸窒化処理を行うことが好ましい。
【０１３０】
その後、第１の絶縁膜１１２、１１４、１１６、１１８上にレジスト１２３を形成して、
半導体層１１０表面が部分的に露出するように、半導体層１１０上に形成された第１の絶
縁膜１１８を選択的に除去する。そして、第１の絶縁膜１１８に覆われた部分をマスクと
して半導体層１１０に不純物元素を導入することによって、不純物領域１６２を形成する
（図２０（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与
する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等
を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（
Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン
（Ｐ）を半導体層１１０に導入する。なお、不純物領域１６２は、ソース領域又はドレイ
ン領域として機能する。
【０１３１】
そして、レジスト１２３を除去して、第１の絶縁膜１１２、１１４、１１６、１１８及び
半導体層１１０に形成された不純物領域１６２を覆うように第１の導電層１２０を形成す
る（図２０（Ｃ））。本実施例では、後の工程で半導体層１１０に不純物を導入しやすく
するために、第１の導電層１２０は１０ｎｍ以上５０ｎｍ以下の膜厚で形成するとよい。
【０１３２】
第１の導電層１２０は、スパッタ法又はＣＶＤ法によりタンタル（Ｔａ）、チタン（Ｔｉ
）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から
選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、
窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的に
はＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタング
ステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）を形成する。前記シ
リコン膜に対しては、リンやボロンなどの不純物を添加してもよい。また、ゲルマニウム
やゲルマニウム化合物膜等で形成してもよい。
【０１３３】
次に、第１の絶縁膜１１２、１１４、１１６、１１８上に形成された第１の導電層１２０
を選択的に除去し、半導体層１０４、１０６、１０８、１１０上に部分的に第１の導電層
１２０を残存させ、第２の導電層１２１、１２７を形成する（図２１（Ａ））。ここでは
、半導体層１０４、１０６、１０８、１１０上に形成された第１の導電層１２０を部分的
にレジスト１２２で覆い、第１の導電層１２０をエッチングすることによって第１の導電
層１２０を選択的に除去する（図１７、図２１（Ａ））。なお、ここでは、半導体層１１
０の不純物領域１６２に挟まれたチャネル形成領域１６０上の導電層１２０を除去し、半
導体層１１０上に形成された第２の導電層１２７は、半導体層１１０の不純物領域１６２
上に接するように形成する。ここで、半導体層１０８上に形成された第２の導電層１２１
は、メモリ部の浮遊ゲート電極として機能する。
【０１３４】
次に、半導体層１０６、１０８の特定の領域に不純物領域を形成する。ここでは、半導体
層１０４、１１０を覆うようにレジスト１２４を形成し、当該レジスト１２４又は第２の
導電層１２１に覆われていない半導体層１０６、１０８に不純物元素を導入することによ
って、不純物領域１２６、１５６を形成する（図２１（Ｂ））。不純物元素としては、ｎ
型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素
としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素と
しては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができ
る。ここでは、不純物元素として、リン（Ｐ）を半導体層１０６、１０８に導入する。な
お、不純物領域１２６、１５６は、ソース領域又はドレイン領域として機能する。
【０１３５】
次に、半導体層１０４の特定の領域に不純物領域を形成する。ここでは、半導体層１０４
、１１０を覆うレジスト１２４を除去し、半導体層１０６、１０８、１１０を覆うように
レジスト１６４を形成し、当該レジスト１６４又は半導体層１０４上の第２の導電層１２
１に覆われていない半導体層１０４に不純物元素を導入することによって、不純物領域１
２５を形成する（図２１（Ｃ））。不純物元素としては、ｎ型を付与する不純物元素又は
ｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素
（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアル
ミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素と
して、ボロン（Ｂ）を半導体層１０４に導入する。なお、不純物領域１２５は、ソース領
域又はドレイン領域として機能する。
【０１３６】
次に、半導体層１０４、１０６、１０８、１１０を覆うように、第２の導電層１２１、１
２５、第１の絶縁膜１１２、１１４、１１６、１１８上に第２の絶縁膜１２８を形成する
（図２２（Ａ））。
【０１３７】
第２の絶縁膜１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シ
リコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯ
ｙ）（ｘ＞ｙ）等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜
１２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコ
ン膜を２０ｎｍ以上６０ｎｍ以下の膜厚で形成する。また、第２の絶縁膜１２８を３層構
造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２の絶縁
膜として窒化珪素膜を形成し、第３の絶縁膜として酸化窒化シリコン膜を形成する。また
、他にも第２の絶縁膜１２８として、ゲルマニウムの窒化物を用いてもよい。
【０１３８】
なお、半導体層１０８の上方に形成された第２の絶縁膜１２８は、後に完成する不揮発性
メモリ素子においてコントロール絶縁膜として機能する。
【０１３９】
次に、半導体層１０４、１０６、１０８、１１０の上方に形成された第２の絶縁膜１２８
を覆うようにレジスト１３０を形成する（図２２（Ｂ））。なお、半導体層１０４、１０
６、１０８の上方に形成されるレジスト１３０は、第２の導電層１２１の上方を覆い、不
純物領域１２５、１２６、１５６の上方の一部を覆わないように形成する。その後、エッ
チングして不純物領域１２５、１２６、１５６の一部が露出するように第２の絶縁膜１２
８を除去する。
【０１４０】
次に、半導体層１０４、１０６、１０８、１１０を覆うように導電層１３６を形成する（
図２３（Ａ）参照）。ここでは、導電層として、導電層１３６を単層で形成した例を示し
ている。もちろん、導電層は、２層又は３層以上の積層構造で形成してもよい。
【０１４１】
導電層１３６としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）
等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で
形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもでき
る。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料に
より形成することもできる。
【０１４２】
ここでは、導電層１３６としてタングステンを用いて形成する。また、他にも、導電層１
３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ば
れた単層又は積層膜を用いることができる。
【０１４３】
次に、導電層１３６を選択的にエッチングして除去することによって、半導体層１０４、
１０６、１０８、１１０の上方の一部に導電層１３６を残存させて、半導体層１０４、１
０６、１０８上に形成された第２の導電層１２１上に、第３の導電層１４０、１４２、１
４４を形成し、半導体層１１０に形成されたチャネル形成領域１６０の上方に第３の導電
層１４６を形成する。また、半導体層１０４、１０６、１０８の不純物領域１２５、１２
６、１５６上の一部に導電層１３６を残存させ、第３の導電層１３８を形成する（図２３
（Ｂ）、図１８参照）。なお、メモリ部の半導体層１０８の上方に形成される導電層１４
４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、半導
体層１１０の上方に設けられた導電層１４６は、後に完成するトランジスタにおいてゲー
ト電極として機能する。また、半導体層１０４上に形成された導電層１４０は、第２の導
電層１２１と導通させることにより、導電層１４０と導電層１２１とが後に完成するトラ
ンジスタにおいてゲート電極として機能する。また、半導体層１０６上に形成された導電
層１４２は、第２の導電層１２１と導通させることにより、導電層１４２と導電層１２１
とが後に完成するトランジスタにおいてゲート電極として機能する。
【０１４４】
次に、第２の絶縁膜１２８、第３の導電層１３８、１４０、１４２、１４４、１４６を覆
うように絶縁膜１７２を形成する。その後、当該絶縁膜１７２上に選択的にレジストを形
成し、ドライエッチングすることにより第２の導電層１２７、第３の導電層１３８が露出
するコンタクトホールを形成する。そして、該コンタクトホールを介して、第２の導電層
１２７、第３の導電層１３８と接する導電層１７４を形成する（図２４、図１９参照）。
なお、半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１２５
、１２６、１５６、１６２と導電層１７４とは電気的に接続している。また、導電層１７
４は、ソース配線又はドレイン配線として機能する。
【０１４５】
絶縁膜１７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（Ｓ
ｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（
ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等
の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシ
クロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単
層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結
合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格
構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基）が
用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少
なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４６】
導電層１７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タング
ステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎ
ｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジ
ウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を
主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを
主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又
は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材
料に相当する。導電層１７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ
）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チ
タン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン
、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アル
ミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１７４を形成
する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやア
ルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素
であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができ
ていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとるこ
とができる。
【０１４７】
本実施の形態では、ソース領域又はドレイン領域として機能する不純物領域とソース電極
又はドレイン電極として機能する配線との間に第３の導電層が設けられている。よって、
第３の導電層上に設けられた絶縁膜をエッチングする際に、半導体層までエッチングされ
ることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電圧で高効
率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製することが可能と
なる。本実施例でしめしたように、メモリ部に加えてロジック部のトランジスタにおいて
も、本発明の構造を有することにより、さらにコンタクト抵抗値の増大を防ぎ、性能のよ
い不揮発性半導体記憶装置を作製することができる。本実施例は、本明細書で示した他の
実施の形態又は実施例と組み合わせて行うことができる。
【実施例２】
【０１４８】
本実施例では、上記実施例１で示した構造において、一つの島状の半導体層に複数の不
揮発性メモリ素子を設けた場合に関して図面を参照して説明する。なお、上記実施例と同
じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２５は上面図を
示し、図２６は図２５におけるＥ−Ｆ間、Ｇ−Ｈ間の断面図を示している。
【０１４９】
本実施例で示す不揮発性半導体記憶装置は、ビット線ＢＬ０、ＢＬ１にそれぞれ電気的
に接続された島状の半導体層２００ａ、２００ｂが設けられており、島状の半導体層２０
０ａ、２００ｂの各々に複数の不揮発性メモリ素子が設けられている（図２５、２６参照
）。具体的には、半導体層２００ａにおいて、選択トランジスタＳ０１、Ｓ０２の間に複
数の不揮発性メモリ素子Ｍ０〜Ｍ３１を有するＮＡＮＤセル２０２ａが設けられている。
また、半導体層２００ｂにおいても、選択トランジスタの間に複数の不揮発性メモリ素子
を有するＮＡＮＤセル２０２ｂが設けられている。また、半導体層２００ａ、２００ｂを
分離して設けることによって、隣接するＮＡＮＤセル２０２ａとＮＡＮＤセル２０２ｂを
絶縁分離することが可能となる。
【０１５０】
また、一つの島状の半導体層に複数の不揮発性メモリ素子を設けることによって、より
不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成する
ことができる。
【０１５１】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことがで
きる。
【実施例３】
【０１５２】
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出
力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデ
ータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ
、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる
。
【０１５３】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回
路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、デー
タ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテ
ナ８９０を有している（図２７（Ａ））。高周波回路８１０はアンテナ８９０より信号を
受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路で
あり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３
０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から
入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５
０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は
制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては
、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出
力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０
に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定
回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容
を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー
等の有無を検出する回路である。
【０１５４】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により
無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、
高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各
回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信
号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８
３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られ
る。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０お
よびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって
、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体
装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導
体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に
載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電
位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の
不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性半
導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距
離をのばすことが可能となる。
【０１５５】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００
から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを
読み取ることが可能となる。
【０１５６】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず
電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（
バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１５７】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。
表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３
２２０の側面には半導体装置３２３０が設けられる（図２７（Ｂ））。品物３２２０が含
む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原
材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に
関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リ
ーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商
品３２６０の検品を行うことができる（図２７（Ｃ））。このように、システムに半導体
装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を
実現する。
【０１５８】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に
用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器
として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマ
ウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オー
ディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、
携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的
にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、
その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の
具体例を図２８に示す。
【０１５９】
図２８（Ａ）、（Ｂ）は、デジタルカメラを示している。図２８（Ｂ）は、図２８（Ａ）
の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ
２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し
可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータを
メモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性
の半導体記憶装置は当該メモリ２１１６に適用することができる。
【０１６０】
また、図２８（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携
帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話
は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等
のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発
明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することが
できる。
【０１６１】
また、図２８（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表
例である。図２８（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、
メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン
２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３
２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例え
ば、記録容量が２０ギガバイト以上２００ギガバイト（ＧＢ）以下のＮＡＮＤ型不揮発性
メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生
することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消
費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メ
モリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としても
よい。
【０１６２】
また、図２８（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブ
ックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４等を含ん
でいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信でき
る構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体
記憶装置を用いることができる。例えば、記録容量が２０ギガバイト以上２００ギガバイ
ト（ＧＢ）以下のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することに
より、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設
けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１６３】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有する
ものであればあらゆる分野の電子機器に用いることが可能である。
【符号の説明】
【０１６４】
１０    基板
１２    下地絶縁膜
１４    半導体層
１６    絶縁膜
２０    浮遊ゲート電極
２２    絶縁膜
２４    制御ゲート電極
２６ａ、２６ｂ    導電層
２７    絶縁膜
２９    チャネル形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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