(57)【特許請求の範囲】
【請求項１】
それぞれがタイミングをずらして入力信号のＡ／Ｄ変換を行う複数のＡ／Ｄ変換部と、
前記複数のＡ／Ｄ変換部の出力信号から入力信号の微分値を推定する微分値推定器と、
前記複数のＡ／Ｄ変換部の出力信号を遅延させる複数の遅延器と、
前記複数のＡ／Ｄ変換部のサンプリング時間誤差を前記複数の遅延器の出力信号から除去してデジタル出力信号を生成する誤差除去器と、
前記サンプリング誤差に対応する誤差信号を生成する時間誤差推定装置と、を備え、
前記時間誤差推定装置は、
前記デジタル出力信号または前記複数のＡ／Ｄ変換部の出力信号同士の相関値を求める相関器と、
前記複数のＡ／Ｄ変換部の出力信号の微分値により前記相関値の重みを調整した結果に基づいて、前記複数のＡ／Ｄ変換部のサンプリング時間誤差を推定する重み加算器と、を有することを特徴とするＡ／Ｄ変換器。
【請求項２】
複数のサンプリング回路のそれぞれでタイミングをずらしてサンプリングを行って得た複数のサンプリング出力信号を用いて信号処理を行う時間インターリーブ信号処理装置における、前記複数のサンプリング回路のサンプリング時間誤差を推定する時間誤差推定装置において、
前記複数のサンプリング出力信号同士の類似度を表す相関値を求める相関器と、
前記複数のサンプリング回路の出力信号から推定する入力信号の微分値により前記相関値の重みを調整した結果に基づいて、複数のＡ／Ｄ変換部のサンプリング時間誤差を推定する重み加算器と、を備えることを特徴とする時間誤差推定装置。
【請求項３】
前記重み加算器は、
前記複数のサンプリング回路の数に応じた重みで前記相関値を重み付けする重み付け部と、
前記重み付け部で重み付けされた前記相関値の利得を制御して、前記誤差を表す誤差信号を生成する利得制御部と、を有することを特徴とする請求項２に記載の時間誤差推定装置。
【請求項４】
前記重み加算器は、
前記複数のサンプリング回路の数に応じた重みで前記相関値を重み付けした値を利得制御なしでそのまま用いて、前記誤差を表す誤差信号を生成する利得制御部と、を有することを特徴とする請求項２に記載の時間誤差推定装置。
【請求項５】
前記複数のサンプリング回路の出力信号または前記複数のサンプリング出力信号の直流成分を除去するハイパスフィルタ部を備え、
前記相関器は、前記ハイパスフィルタ部を通過した複数の信号同士の相関値を求めることを特徴とする請求項２乃至４のいずれかに記載の時間誤差推定装置。
【請求項６】
それぞれがタイミングをずらして入力信号のサンプリングを行う複数のサンプリング回路と、
前記複数のサンプリング回路の出力信号から入力信号の微分値を推定する微分値推定器と、
前記複数のサンプリング回路の出力信号を遅延させる複数の遅延器と、
前記複数のサンプリング回路のサンプリング時間誤差を前記複数の遅延器の出力信号から除去して被補正出力信号を生成する誤差除去器と、
前記サンプリング誤差に対応する誤差信号を生成する時間誤差推定装置と、を備え、
前記時間誤差推定装置は、
前記被補正出力信号または前記複数のサンプリング回路の出力信号同士の相関値を求める相関器と、
前記複数の被補正出力信号またはサンプリング回路の出力信号から推定した入力信号の微分値により前記相関値の重みを調整した結果に基づいて、前記複数のサンプリング回路のサンプリング時間誤差を推定する重み加算器と、を有することを特徴とする誤差補正装置。
【請求項７】
Ａ／Ｄ変換を行う単一のＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部の出力信号を所定の時間区分で複数のＡ／Ｄ変換出力信号に振り分けるデマルチプレクサと、
前記複数のＡ／Ｄ変換出力信号から入力信号の微分値を推定する微分値推定器と、
前記複数のＡ／Ｄ変換出力信号を遅延させる複数の遅延器と、
前記Ａ／Ｄ変換部のサンプリング時間誤差を前記複数の遅延器の出力信号から除去してデジタル出力信号を生成する誤差除去器と、
前記サンプリング時間誤差に対応する誤差信号を生成する時間誤差推定装置と、を備え、
前記時間誤差推定装置は、
前記デジタル出力信号または前記複数のＡ／Ｄ変換出力信号同士の相関値を求める相関器と、
前記複数のＡ／Ｄ変換出力信号の微分値により前記相関値の重みを調整した結果に基づいて、前記Ａ／Ｄ変換部のサンプリング時間誤差を推定する重み加算器と、を有することを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、複数の入力信号のサンプリング時間誤差を推定する時間誤差推定装置と、この時間誤差推定装置を内蔵するＡ／Ｄ変換器とに関する。
【背景技術】
【０００２】
複数のＡ／Ｄ変換部のそれぞれでタイミングをずらしてＡ／Ｄ変換を行うことで、等価的に高速にＡ／Ｄ変換を行う、時間インターリーブ方式のＡ／Ｄ変換器が実用化されている。
【０００３】
仮に複数のＡ／Ｄ変換部の電気特性が全く一致していれば、単一のＡ／Ｄ変換部でＡ／Ｄ変換器を構成した場合と同等のＡ／Ｄ変換特性が得られるが、実際には、複数のＡ／Ｄ変換部を同じ半導体チップ上に形成したとしても、Ａ／Ｄ変換特性にばらつきが生じる。
【０００４】
Ａ／Ｄ変換特性のばらつきは、直流オフセット、利得誤差、およびサンプリング時間誤差の３つに分けられる。このうち、直流オフセットと利得誤差は、従来から比較的簡易な検出方法や補正方法が知られているが、サンプリング時間誤差に関しては、確立された検出方法や補正方法はまだ存在しない。
【０００５】
サンプリング時間誤差に関する先行技術として、例えば、複数のＡ／Ｄ変換部のサンプリング時間誤差を推定して、各Ａ／Ｄ変換部でのサンプリング時間を補正する技術が提案されている。各Ａ／Ｄ変換部のサンプリング時間誤差を推定するために、複雑な構成のフィルタを設けることも提案されているが、フィルタの構成が複雑になると、Ａ／Ｄ変換器の回路規模が大きくなり、消費電力も増大してしまう。
【０００６】
一方、参照用のＡ／Ｄ変換部の出力信号を基準として、他の複数のＡ／Ｄ変換部の出力信号と比較して、これら複数のＡ／Ｄ変換部の誤差推定の演算を簡素化する技術が提案されている。この技術では、参照用のＡ／Ｄ変換部の出力信号が全体の精度に影響してしまう。また、参照用のＡ／Ｄ変換部を別個に設けるということは、その分だけＡ／Ｄ変換器の回路規模が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許７０８４７９３公報
【非特許文献】
【０００８】
【非特許文献１】大島、高橋、「タイムインターリーブＡＤＣのオンチップバックグランド補正」、信学技法、ICD2010-34
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の実施形態は、時間インターリーブ方式のＡ／Ｄ変換を行う際のＡ／Ｄ変換部のサンプリング時間誤差を、簡易な構成で精度よく推定可能な時間誤差推定装置およびＡ／Ｄ変換器を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の実施形態の一態様では、複数のサンプリング回路のそれぞれでタイミングをずらしてサンプリングを行って得た複数のサンプリング出力信号を用いて信号処理を行う時間インターリーブ信号処理装置における、前記複数のサンプリング回路のサンプリング時間誤差を推定する時間誤差推定装置において、
前記複数のサンプリング出力信号同士の類似度を表す相関値を求める相関器と、
前記複数のサンプリング回路の出力信号から推定する入力信号の微分値により前記相関値の重みを調整した結果に基づいて、前記複数のＡ／Ｄ変換部のサンプリング時間誤差を推定する重み加算器と、を備えることを特徴とする時間誤差推定装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係るＡ／Ｄ変換器の概略構成の一例を示すブロック図。
【図２】図１の時間誤差推定装置１６の内部構成の一例を示すブロック図。
【図３】利得制御信号生成器２３の内部構成の一例を示すブロック図。
【図４】第２の実施形態に係るＡ／Ｄ変換器１の概略構成を示すブロック図。
【図５】第２の実施形態に係る時間誤差推定装置１６の内部構成を示すブロック図。
【図６】第３の実施形態に係るＡ／Ｄ変換器１ａの概略構成を示すブロック図。
【図７】第４の実施形態に係るＡ／Ｄ変換器１ｂの概略構成を示すブロック図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１３】
（第１の実施形態）
図１は第１の実施形態に係るＡ／Ｄ変換器の概略構成の一例を示すブロック図である。図１のＡ／Ｄ変換器１は、それぞれがタイミングをずらしてＡ／Ｄ変換を行う複数のＡ／Ｄ変換部２と、誤差補正装置３とを備えている。
【００１４】
各Ａ／Ｄ変換部２は、1クロックずつタイミングをずらしてＡ／Ｄ変換を行う。図１の例では、４つのＡ／Ｄ変換部２が設けられているため、各Ａ／Ｄ変換部２は４クロックごとに１回の割合でＡ／Ｄ変換を行う。個々のＡ／Ｄ変換部２の動作速度が遅くても、Ａ／Ｄ変換器１全体としては、個々のＡ／Ｄ変換部２の４倍の動作速度でＡ／Ｄ変換を行うことになり、高速のＡ／Ｄ変換器を実現できる。
【００１５】
誤差補正装置３は、微分値推定器１１と、複数の遅延器１２と、複数の誤差除去器１３と、複数の乗算器１４と、積分器１５と、時間誤差推定装置１６とを有する。微分値推定器１１は、複数のＡ／Ｄ変換部２の出力信号の微分値を推定する。複数の遅延器１２は、複数のＡ／Ｄ変換部２の出力信号を遅延させる。各遅延器１２は、微分値推定器１１で微分値を推定するのに要する時間だけ、対応するＡ／Ｄ変換部２の出力信号を遅延させる。これにより、遅延器１２の出力信号と微分値推定器１１から出力される微分値とのタイミングを合わせることができる。
【００１６】
複数の誤差除去器１３は、複数の遅延器１２の出力信号から複数のＡ／Ｄ変換部２のサンプリング時間誤差を除去してデジタル出力信号を生成する。
【００１７】
複数の遅延器１２、複数の誤差除去器１３および複数の乗算器１４はそれぞれ、Ａ／Ｄ変換部２の数と同じ数ずつ設けられている。
【００１８】
時間誤差推定装置１６は、複数のＡ／Ｄ変換部２のサンプリング時間誤差に対応する誤差信号を生成する。積分器１５は、時間誤差推定装置１６が生成した誤差信号を所定の時間区分で足し合わせる積分処理を行う。
【００１９】
複数の乗算器１４は、積分器１５で足し合わせた誤差信号と微分値とを乗算する。乗算器１４の乗算結果は、誤差除去器１３に送られる。誤差除去器１３は、遅延器１２の出力信号から乗算器１４の乗算結果を減じることで、Ａ／Ｄ変換部２のサンプリング時間誤差の補正を行う。
【００２０】
図２は図１の時間誤差推定装置１６の内部構成の一例を示すブロック図である。図２の時間誤差推定装置１６は、複数の相関器２１と、重み加算器２２と、利得制御信号生成器２３とを有する。
【００２１】
複数の相関器２１のそれぞれは、Ａ／Ｄ変換器１から出力されるデジタル出力信号同士の類似度を表す相関値を求める。
【００２２】
重み加算器２２は、複数のＡ／Ｄ変換部２の出力信号の微分値により相関値の重みを調整した結果に基づいて、複数のＡ／Ｄ変換部２のサンプリング時間誤差を推定する。重み加算器２２は、より詳細には、重み付け部２４と、利得制御部２５とを有する。重み付け部２４は、相関器２１に重みを乗じる処理を行う。利得制御部２５は、重み付け部２４の出力信号の利得を調整する。
【００２３】
利得制御信号生成器２３は、重み加算器２２で誤差を推定する際に調整する利得を生成する。
【００２４】
以下、本実施形態による時間誤差推定装置１６の動作原理を説明する。複数のＡ／Ｄ変換部２が本来のサンプリング時間ｎＴにサンプリングを行った場合のＡ／Ｄ変換出力信号をｙ（ｎＴ）とし、複数のＡ／Ｄ変換部２が本来のサンプリング時間ｎＴからΔｔずつずれた時間にサンプリングを行った場合のＡ／Ｄ変換出力信号をｙ（ｎＴ＋Δｔ）とすると、以下の（１）式の関係が成り立つ。
【００２５】
ｙ（ｎＴ＋Δｔ）≒ｙ（ｎＴ）＋ｙ’（ｎＴ）Δｔ    …（１）
【００２６】
ここで、ｙ’（ｎＴ）はｙ（ｎＴ）の微分値である。この（１）式を変形することにより、本来のＡ／Ｄ変換出力信号ｙ（ｎＴ）は、以下の（２）式で表される。
【００２７】
ｙ（ｎＴ）≒ｙ（ｎＴ＋Δｔ）−ｙ’（ｎＴ）Δｔ    …（２）
【００２８】
ｙ’（ｎＴ）は、例えば有限インパルス応答フィルタ（ＦＩＲフィルタ）を用いて推定可能である。これに対して、サンプリング時間誤差Δｔを推定するのは容易ではない。そこで、本実施形態では、以下の手順でΔｔを推定する。
【００２９】
Ａ／Ｄ変換器１が４つのＡ／Ｄ変換部２を備えるものとし、各Ａ／Ｄ変換部２から出力される本来のＡ／Ｄ変換出力信号をそれぞれ、ｙ（（４ｍ＋１）Ｔ）、ｙ（（４ｍ＋２）Ｔ）、ｙ（（４ｍ＋３）Ｔ）、ｙ（（４ｍ＋４）Ｔ）とする。各Ａ／Ｄ変換部２のサンプリングタイミング誤差をそれぞれΔｔ１、Δｔ２、Δｔ３，Δｔ４とすると、各Ａ／Ｄ変換部２による実際のＡ／Ｄ変換出力信号はそれぞれ、ｙ（（４ｍ＋１）Ｔ＋Δｔ１）、ｙ（（４ｍ＋２）Ｔ＋Δｔ２）、ｙ（（４ｍ＋３）Ｔ＋Δｔ３）、ｙ（（４ｍ＋４）Ｔ＋Δｔ４）となる。
【００３０】
よって、４つのＡ／Ｄ変換部２のうち、１番目と２番目のＡ／Ｄ変換部２によるＡ／Ｄ変換出力信号はそれぞれ、以下の（３）式と（４）式で表される。
【００３１】
ｙ（（４ｍ＋１）Ｔ＋Δｔ１）≒ｙ（（４ｍ＋１）Ｔ）＋ｙ’（（４ｍ＋１）Ｔ）Δｔ１
…（３）
【００３２】
ｙ（（４ｍ＋２）Ｔ＋Δｔ２）≒ｙ（（４ｍ＋２）Ｔ）＋ｙ’（（４ｍ＋２）Ｔ）Δｔ２
…（４）
【００３３】
これら（３）式と（４）式のＡ／Ｄ変換出力信号同士の類似度を表す相関値Ｒ２１は、以下の（５）式で表される。
【００３４】
【数１】
0005537527.tif 000002
【００３５】
上記（５）式では、本来のＡ／Ｄ変換出力信号の自己相関関数はＡ／Ｄ変換部２の種類に依存しないと仮定している。また、上記（５）式では、１番目と２番目のＡ／Ｄ変換部２のＡ／Ｄ変換出力信号同士の相関値と、２番目と３番目のＡ／Ｄ変換部２のＡ／Ｄ変換出力信号同士の相関値とは一致するものと仮定している。Ａ／Ｄ変換出力信号の微分値についても、同様の扱いをしている。また、誤差Δｔ１、Δｔ２は本来の値（４ｍ＋１）Ｔ、（４ｍ＋２）Ｔよりもはるかに小さく、一次近似が成り立つものとし、誤差の二次以降の項は省略している。また、上記（５）式で、信号名の上のバーは、平均値を意味する。
【００３６】
微分値ｙ’（ｎＴ）、ｙ’（（ｎ＋１）Ｔ）を、ＦＩＲフィルタにより近似すると、以下の（６）式が成り立つ。
【００３７】
【数２】
0005537527.tif 000003
【００３８】
ただし、ｃiはＦＩＲフィルタのタップ係数である。ｃ-i＝−ｃiの関係が成り立つため、以下の（７）式が成り立つ。
【００３９】
【数３】
0005537527.tif 000004
【００４０】
上記（７）式では、信号の統計的な性質の時間的変化は無視できるものとし、以下の（８）式が成り立つと仮定している。
【００４１】
【数４】
0005537527.tif 000005
【００４２】
この（８）式は、上述したように、Ａ／Ｄ変換部２同士の相関値は、どのＡ／Ｄ変換部２であっても同一であることを示している。
【００４３】
上記（７）式を（５）式に適用すると、相関値Ｒ２１は、以下の（９）式で表される。
【００４４】
【数５】
0005537527.tif 000006
【００４５】
この（９）式を変形すると、時間差（Δｔ２−Δｔ１）は、以下の（１０）式で表される。
【００４６】
【数６】
0005537527.tif 000007
【００４７】
Δｔ１−Δｔ４、Δｔ３−Δｔ２、Δｔ４−Δｔ３も、上記（１０）式と同様の式で表される。
【００４８】
各Ａ／Ｄ変換部２のサンプリングタイミングの時間誤差Δｔｉの合計がゼロ、すなわちΔｔ１＋Δｔ２＋Δｔ３＋Δｒ４＝０とすると、時間誤差Δｔｉは、以下の（１１）式で表される。
【００４９】
【数７】
0005537527.tif 000008
【００５０】
上記（１１）式の右辺の第３項に（１０）式を代入することで、時間誤差Δｔｉを求めることができる。
【００５１】
上述した例では、Ａ／Ｄ変換器１内に４個のＡ／Ｄ変換部２を設ける場合の式を説明したが、Ａ／Ｄ変換器１内のＡ／Ｄ変換部２の数がｐ個（ｐは２以上の任意の整数）の場合の時間誤差Δｔｉ（ｉは１〜ｐの整数）は、以下の（１２）式と（１３）式で表される。
【００５２】
【数８】
0005537527.tif 000009
【００５３】
【数９】
0005537527.tif 000010
【００５４】
ｐ＝４の場合における上述した（９）式の右辺第１項を定数Ｃ、右辺第２項の係数をＡとして簡略化して表現すると、以下の（１４）式のようになる。
【００５５】
Ｒｉｊ＝Ａ（Δｔｉ−Δｔｊ）＋Ｃ    …（１４）
【００５６】
ここで、ｉ、ｊはそれぞれ１〜４の任意の整数である。上記（１４）式の定数Ｃを除去するには、異なるｉ、ｊの（１４）式同士の差分を取るようにして、定数Ｃを相殺すればよい。これにより、以下の（１５）式が得られる。
【００５７】
【数１０】
0005537527.tif 000011
【００５８】
（１５）式を、Ａ／Ｄ変換器１内にｐ個のＡ／Ｄ変換部２が存在する場合の一般式に拡張すると、（１６）式のようになる。
【００５９】
【数１１】
0005537527.tif 000012
【００６０】
Ａ／Ｄ変換器１内に４個のＡ／Ｄ変換部２が存在する場合の時間誤差Δｔｉは、上述した（１１）式の右辺に（１５）式を代入することで、以下の（１７）式で表される。
【００６１】
【数１２】
0005537527.tif 000013
【００６２】
同様に、Ａ／Ｄ変換器１内にｐ個のＡ／Ｄ変換部２が存在する場合の時間誤差Δｔｉは、上述した（１３）式の右辺に（１６）式を代入することで、以下の（１８）式で表される。
【００６３】
【数１３】
0005537527.tif 000014
【００６４】
（１７）式および（１８）式からわかるように、（１４）式の定数Ｃは計算の過程で相殺されるが、係数Ａは残ったままである。このため、本実施形態では、時間誤差推定装置１６内に利得制御信号生成器２３を設けて、係数Ａの値を利得として求めて、この利得の逆数を重み加算部２２で乗じることにより、係数Ａを相殺する処理を行う。
【００６５】
図３は利得制御信号生成器２３の内部構成の一例を示すブロック図である。図３の利得制御信号生成器２３は、マルチプレクサ（ＭＵＸ）３１と、遅延器３２と、微分値推定器３３と、相関器３４と、逆数算出器３５とを有する。
【００６６】
マルチプレクサ３１は、Ａ／Ｄ変換部２から出力される４つのＡ／Ｄ変換出力信号の中から一つを順に選択する。
【００６７】
微分値推定器３３は、マルチプレクサ３１が選択したＡ／Ｄ変換出力信号の微分値を推定する。この微分値推定器３３は、例えばＦＩＲフィルタを用いて構成される。
【００６８】
遅延器３２は、マルチプレクサ３１が選択したＡ／Ｄ変換出力信号を、微分値推定器３３の処理時間分だけ遅延させる。このように、遅延器３２は、マルチプレクサ３１が選択したＡ／Ｄ変換出力信号を、微分値推定器３３で推定した微分値と同期化するために設けられている。
【００６９】
相関器３４は、マルチプレクサ３１が選択したＡ／Ｄ変換出力信号と微分値との類似度を表す相関値を求める。この相関値は、上述した（１７）式の係数Ａに相当する。
【００７０】
逆数算出器３５は、相関器３４が求めた相関値の逆数を算出して、上述した係数Ａを相殺するために、重み加算部２２にこの逆数を供給する。
【００７１】
次に、第１の実施形態に係るＡ／Ｄ変換器１の動作を説明する。このＡ／Ｄ変換器１は、４つのＡ／Ｄ変換部２を備えており、各Ａ／Ｄ変換部２はサンプリングタイミングをずらしてＡ／Ｄ変換を行う。したがって、各Ａ／Ｄ変換部２から出力されるＡ／Ｄ変換出力信号も、それぞれ位相がずれている。
【００７２】
微分値推定器１１は、ＦＩＲフィルタ等を用いて、これらＡ／Ｄ変換出力信号の微分値を推定する。複数の遅延器１２は、微分値推定器１１で微分値を推定するのに要する時間分だけ、各Ａ／Ｄ変換出力信号を遅延させる。すなわち、遅延器１２は、Ａ／Ｄ変換出力信号を微分値と同期化する処理を行う。
【００７３】
複数の誤差除去器１３は、上述した（２）式に従って、時間誤差Δｔｉと微分値との乗算値を、Ａ／Ｄ変換出力信号から減じる処理を行って、最終的なデジタル出力信号を生成する。このデジタル出力信号は、フィードバック制御のために、時間誤差推定装置１６に入力される。
【００７４】
時間誤差推定装置１６は、上述した（１７）式の演算を行って、時間誤差Δｔｉを計算する。このとき、（１７）式の係数Ａを、利得制御信号生成器２３で事前に計算して、その逆数を乗じることで、係数Ａを相殺する。
【００７５】
時間誤差推定装置１６が推定した時間誤差Δｔｉは、積分器１５に累積保持される。より具体的には、積分器１５は、各Ａ／Ｄ変換部２の時間誤差を、個々のＡ／Ｄ変換部２ごとに累積保持する。したがって、各Ａ／Ｄ変換部２ごとに、積分器１５の出力と微分値とを乗じた値が、上述した（２）式のｙ’（ｎＴ）Δｔに相当する値になる。この値を誤差除去器１３でＡ／Ｄ変換出力信号から除去することにより、最終的なデジタル出力信号が得られる。
【００７６】
本実施形態は、積分器１５の入力がゼロになるように、サンプリング時間誤差のフィードバック制御を行うため、サンプリング時間誤差がゼロになる状態で安定化する。よって、安定状態では、時間誤差推定装置１６で推定される時間誤差Δｔｉはゼロになり、各Ａ／Ｄ変換部２のサンプリング時間誤差がなくなる。
【００７７】
このように、第１の実施形態では、Ａ／Ｄ変換器１内の複数のＡ／Ｄ変換部２から出力されたＡ／Ｄ変換出力信号同士で相関値を推定し、この相関値に重みを乗じることにより、各Ａ／Ｄ変換部２のサンプリング時間誤差を求め、この時間誤差がゼロになるように、フィードバック制御を行うため、各Ａ／Ｄ変換部２のサンプリング時間誤差を精度よく補正することができる。
【００７８】
特に、本実施形態では、基準となるＡ／Ｄ変換出力値を出力する参照用のＡ／Ｄ変換器１を必要とせず、また、サンプリング時間誤差を推定するための複雑な構成のフィルタも必要としないため、比較的簡易なハードウェアあるいはソフトウェア構成で、時間誤差の高精度の補正処理を行うことができる。
【００７９】
（第２の実施形態）
第２の実施形態は、Ａ／Ｄ変換器１内に、４個ではなく、２個のＡ／Ｄ変換部２が設けられることを特徴とする。
【００８０】
図４は第２の実施形態に係るＡ／Ｄ変換器１ａの概略構成を示すブロック図である。図１と比較すればわかるように、図４のＡ／Ｄ変換器１ａは、遅延器１２、誤差除去器１３および乗算器１４が２個ずつ設けられる点で、図１のＡ／Ｄ変換器１ａと異なっており、その他の構成は図１と同様である。
【００８１】
図５は第２の実施形態に係る時間誤差推定装置１６ａの内部構成を示すブロック図である。図５の時間誤差推定装置１６ａは、相関器２１の前段にハイパスフィルタ（ＨＰＦ）２６が接続されている点と、相関器２１が２個設けられている点と、利得制御信号生成器２３が存在しない点と、重み加算器２２ａの内部に利得制御部２５が存在しない点とが、図２の時間誤差推定装置１６と異なっている。
【００８２】
ハイパスフィルタ２６は、Ａ／Ｄ変換器１ａから出力される最終的なデジタル出力信号に含まれる直流成分を除去する。ハイパスフィルタ２６を設ける理由は、本来的に相関値は、直流成分を除去した信号同士で推定されるべきものであるためである。したがって、図２の相関器２１の前段にも、ハイパスフィルタ２６を接続してもよい。また、逆に、ブロック構成の簡略化のために、図５の時間誤差推定装置１６からハイパスフィルタ２６を省略してもよい。
【００８３】
図５の重み加算器２２ａは、入力された２信号の差信号を出力する。すなわち、重み加算器２２は、以下の（１９）式の演算を行う。
【００８４】
【数１４】
0005537527.tif 000015
【００８５】
上述したように、誤差の合計はゼロと仮定されるため、Δｔ１＝−Δｔ２であることを利用すると、誤差は両相関器２１の出力の差分として検出可能である。
【００８６】
サンプリング時間誤差を推定するには、第１の実施形態で説明したように、係数Ａの利得分を補正する必要があるが、フィードバック制御のループ利得が十分に大きい場合には利得誤差の影響を受けにくいことを考慮に入れて、係数の補正を省略することができる。
【００８７】
第１の実施形態と同様に、第２の実施形態においても、（１９）式の時間誤差Δｔ１、Δｔ２がゼロになるようにフィードバック制御を行う。
【００８８】
このように、第２の実施形態は、Ａ／Ｄ変換器１ａ内のＡ／Ｄ変換部２の数も少なく、また、利得制御も不要なため、デジタル出力信号が比較的安定した信号であれば、図５の構成でも高精度の時間誤差補正を行うことができる。
【００８９】
Ａ／Ｄ変換器１ａを無線通信機器に用いた場合、デジタル出力信号が大きく変動し、係数Ａも大きく変動するおそれがある。この場合は、第１の実施形態と同様の利得制御を行った方が、時間誤差の振幅変動が抑制されて、時間誤差のフィードバック制御を短時間で収束させることができる。
【００９０】
（第３の実施形態）
第１および第２の実施形態では、Ａ／Ｄ変換器１から出力される最終的なデジタル出力信号をフィードバックさせて、各Ａ／Ｄ変換部２のサンプリング時間誤差を補正したが、各Ａ／Ｄ変換部２から出力されるＡ／Ｄ変換出力信号より推定される誤差信号をフィードフォワードさせてもよい。
【００９１】
図６は第３の実施形態に係るＡ／Ｄ変換器１ｂの概略構成を示すブロック図である。図６のＡ／Ｄ変換器１ｂは、時間誤差推定装置１６の入力信号が図１のＡ／Ｄ変換器１ｂと異なり、また、積分器１５が存在しない点が異なっており、その他の構成は図１と同様である。
【００９２】
図６の時間誤差推定装置１６には、各Ａ／Ｄ変換部２から出力された各Ａ／Ｄ変換出力信号が入力される。時間誤差推定装置１６の内部構成は、図２と同様である。したがって、図２の相関器２１は、各Ａ／Ｄ変換出力信号同士の類似度を表す相関値を推定する。重み加算器２２は、推定された相関値を用いて、（１７）式の重み付け演算を行い、かつ係数Ａを相殺する利得制御処理を行って、各Ａ／Ｄ変換部２のサンプリング時間誤差Δｔｉを求める。
【００９３】
このように、第３の実施形態は、Ａ／Ｄ変換器１ｂの最終的なデジタル出力信号を用いたフィードバック制御ではなく、時間誤差を補正する前のＡ／Ｄ変換出力信号の相関を推定して時間誤差を求めるフィードフォワード制御を行う。
【００９４】
第１および第２の実施形態におけるフィードバック制御は、補正済みの信号に対して残留誤差の推定を行うため、全体として高精度の時間誤差補正を行うことができる。これに対して、第３の実施形態におけるフィードフォワード制御は、相関値の計算に十分な信号サンプル数が集まった時点で予測誤差が略一定に収束する。例えば、通信状況に応じて信号帯域幅を変更する通信システムに用いるＡ／Ｄ変換器１ｂでサンプルレートを変更した場合も、短時間でサンプリング時間補正値の修正を完了することができる。
【００９５】
このような特徴により、第３の実施形態は、精度ではフィードバック制御に劣るが、より短時間で時間誤差を収束させることができる。よって、Ａ／Ｄ変換器１ｂの動作を開始させてから、Ａ／Ｄ変換器１ｂから最終的なデジタル出力信号が出力されるまでの時間を短縮できる。また、第３の実施形態によれば、Ａ／Ｄ変換器１ｂ内に積分器１５を設けなくてよいため、全体構成をより簡略化できる。
【００９６】
（第４の実施形態）
上述した第１〜第３の実施形態では、Ａ／Ｄ変換器１内に複数のＡ／Ｄ変換部２を設けて時間インターリーブ方式のＡ／Ｄ変換を行う例を説明したが、同方式のＡ／Ｄ変換は、一つのＡ／Ｄ変換部２のみでも実現可能である。そこで、以下に説明する第４の実施形態は、一つのＡ／Ｄ変換部２だけで時間インターリーブ方式のＡ／Ｄ変換を行うものである。
【００９７】
図７は第４の実施形態に係るＡ／Ｄ変換器１ｃの概略構成を示すブロック図である。図７のＡ／Ｄ変換器１ｃは、一つのＡ／Ｄ変換部２と、デマルチプレクサ（ＤＥＭＵＸ）４と、誤差補正装置３とを備えている。誤差補正装置３の内部構成は、図１や図６に示したものと同様である。
【００９８】
Ａ／Ｄ変換部２は、第１〜第３の実施形態で説明した複数のＡ／Ｄ変換部２よりも、高速にＡ／Ｄ変換を行うことを特徴とする。
【００９９】
デマルチプレクサ４は、Ａ／Ｄ変換部２から出力されるＡ／Ｄ変換出力信号を所定の時間区分で複数個（図７の例では４つ）に順に振り分ける。デマルチプレクサ４を設けることにより、高速で動作するＡ／Ｄ変換部２からのＡ／Ｄ変換出力信号を並列処理し、かつ並列処理する信号周波数を落とすことができる。これにより、消費電力の削減も図れる。
【０１００】
ところが、高速のＡ／Ｄ変換出力信号をデマルチプレクサ４で低速化かつ並列化すると、並列化した信号の周波数に合わせて、Ａ／Ｄ変換器１ｃの電源線の消費電流が変動することになり、これにより、電源電圧も変動してしまう。特に、電源供給端子から遠い場所にある端子の電源電圧はより変動しやすくなる。これにより、Ａ／Ｄ変換用のクロック信号の遅延量も変動し、サンプリング時間誤差が生じる要因になる。
【０１０１】
図７の誤差補正装置３は、このようなサンプリング時間誤差を補正するために用いられることができる。
【０１０２】
図７の誤差補正装置３は、図１や図６の誤差補正装置３と同様に、最終的なデジタル出力信号またはＡ／Ｄ変換出力信号同士の相関値を求めた後に、その相関値の重みを調整した結果に基づいて、Ａ／Ｄ変換部２のサンプリング時間誤差がゼロになるようなフィードバック制御またはフィードフォワード制御を行う。
【０１０３】
このように、第４の実施形態では、一つのＡ／Ｄ変換部２を高速動作させて、デマルチプレクサ４で複数のＡ／Ｄ変換出力信号に振り分ける場合も、Ａ／Ｄ変換部２のサンプリング時間誤差を精度よく補正できる。
【０１０４】
第１〜第４の実施形態では、主に２つまたは４つのデジタル出力信号を生成する、いわゆる２インターリーブまたは４インターリーブ方式のＡ／Ｄ変換器１ｃを説明したが、インターリーブするデジタル出力信号の数には特に制限はない。３インターリーブや５インターリーブのような奇数個のデジタル出力信号を生成する場合にも同様に適用可能である。また、８インターリーブや１６インターリーブのようにインターリーブする数が多い場合にも同様に適用可能である。
【０１０５】
上述した各実施形態における時間誤差推定装置１６は、Ａ／Ｄ変換部２のサンプリング時間誤差を推定しているが、時間誤差推定装置の別の実施形態として、Ａ／Ｄ変換部２のサンプリング時間誤差推定以外の用途にも適用可能である。具体例としては、入力信号をサンプリングした後にアナログ回路による時間インターリーブ信号処理を行うスイッチトキャパシタ回路や、直交復調回路に代表される複数出力を有する周波数変換回路の誤差補正にも適用可能である。また、サンプリング出力信号を複数の回路ブロックに順次割り振る時間インターリーブ処理の例としては、Ｎパスフィルタや高調波除去機能を持つ多相ダウンコンバータがある。本明細書では、上述した時間誤差補正処理を行う時間誤差推定装置を備えた各種の回路を、総称して時間インターリーブ信号処理装置と呼ぶ。
【０１０６】
上述した実施形態で説明したＡ／Ｄ変換器１の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、Ａ／Ｄ変換器１の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【０１０７】
また、Ａ／Ｄ変換器１の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【０１０８】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１０９】
１、１ａ、１ｂ、１ｃ  Ａ／Ｄ変換器
２  Ａ／Ｄ変換部
３  誤差補正装置
１１  微分値推定器
１２  遅延器
１３  誤差除去器
１４  乗算器
１５  積分器
１６、１６ａ  時間誤差推定装置
２１  相関器
２２、２２ａ  重み加算器
２３  利得制御信号生成器
２４  重み付け部
２５  利得制御部
３１  マルチプレクサ
３２  遅延器
３３  微分値推定器
３４  相関器
３５  逆数算出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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