(57)【特許請求の範囲】
【請求項１】
１組のロジック読み込みコマンドに応答してロジックデータを出力することができるフラッシュメモリ装置であって、
外部信号入力端子と、
アドレス可能なフラッシュメモリセルアレイと、
前記アドレス可能なフラッシュメモリセルアレイに接続され、前記アドレス可能なフラッシュメモリセルアレイからのアレイデータを受信および保存するためのデータレジスタと、
ロジックデータを保存するための複数のレジスタと、
前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第１部分配列が、予測した特定のロジックデータ読み込みコマンドであった場合に、前記複数のロジックデータ読み込みコマンドのうちの特定の１つに基づいて、前記複数のレジスタの１つからロジックデータをプリフェッチするためのプリフェッチロジック（pre-fetch logic）と、
前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第２部分配列が、予測した前記複数のロジックデータ読み込みコマンドのうちの任意の１つであった場合に、予測したロジック読み込みコマンド信号を生成するための出力制御ロジックと
を含むコマンドおよび制御ロジック回路と、
前記データレジスタ、前記プリフェッチロジック、前記出力制御ロジック、および前記外部信号入力端子に接続され、前記予測したロジック読み込みコマンド信号および前記第１部分配列と前記第２部分配列以外の部分のコマンドが、受信した前記複数のロジックデータ読み込みコマンドのうちの任意の１つを解析した時に、前記プリフェッチロジックからのロジックデータを選択および出力するためのパッド出力回路と
を含むフラッシュメモリ装置。
【請求項２】
前記外部信号入力端子が、シリアル・ペリフェラル・インタフェース（Serial Peripheral Interface, SPI）プロトコルに配置されるとともに、シリアル入力信号線を含み、
前記パッド出力回路が、前記シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアルデータ出力線を含む請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記外部信号入力端子が、クワッド・ペリフェラル・インターフェース（Quad Peripheral Interface, QPI）プロトコルに配置されるとともに、第１シリアル入力／出力信号線、第２シリアル入力／出力信号線、第３シリアル入力／出力信号線および第４シリアル入力／出力信号線を含み、
前記パッド出力回路が、前記クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、前記第１シリアル入力／出力信号線に接続された第１・１ビットパッド出力回路、前記第２シリアル入力／出力信号線に接続された第２・１ビットパッド出力回路、前記第３シリアル入力／出力信号線に接続された第３・１ビットパッド出力回路および前記第４シリアル入力／出力信号線に接続された第４・１ビットパッド出力回路を含む請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記第１および第２部分配列の最上位ビットが、７ビットである請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記外部信号入力端子が、シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアル入力信号線を含み、
前記パッド出力回路が、前記シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアルデータ出力線を含む請求項４に記載のフラッシュメモリ装置。
【請求項６】
最上位ビットの前記第１部分配列が、４ビットであり、
最上位ビットの前記第２部分配列が、７ビットである請求項１に記載のフラッシュメモリ装置。
【請求項７】
前記外部信号入力端子が、クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、第１シリアル入力／出力信号線、第２シリアル入力／出力信号線、第３シリアル入力／出力信号線および第４シリアル入力／出力信号線を含み、
前記パッド出力回路が、前記クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、前記第１シリアル入力／出力信号線に接続された第１・１ビットパッド出力回路、前記第２シリアル入力／出力信号線に接続された第２・１ビットパッド出力回路、前記第３シリアル入力／出力信号線に接続された第３・１ビットパッド出力回路および前記第４シリアル入力／出力信号線に接続された第４・１ビットパッド出力回路を含む請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記パッド出力回路に接続されたシステムクロック入力信号線と、
前記システムクロック入力信号線に接続され、バッファリングされたクロック信号を前記プリフェッチロジック、前記出力制御ロジックおよび前記データレジスタに提供するための入力パッド回路と
をさらに含む請求項１に記載のフラッシュメモリ装置。
【請求項９】
フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法であって、
予め定められたコマンドビット数よりも少ないビット数のコマンドのビット配列を受信し、前記受信した複数のビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信したビット配列をプリデコード（pre-decode）して、前記受信したビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記プリデコードするステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、
前記ロジック読み込みコマンドに基づいてロジックデータを出力することと
を含むメモリ装置の操作方法。
【請求項１０】
フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法であって、
予め定められたコマンドビット数よりも少ないビット数のコマンドの第１ビット配列を受信し、前記受信した複数の第１ビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信した第１ビット配列をプリデコードして、前記受信した第１ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
前記プリデコードするステップにおいて適合した前記ロジック読み込みコマンドに基づいて、ロジックデータをプリフェッチすることと、
予め定められたコマンドビット数よりも少ないが、前記第１ビット配列よりも多いビット数のコマンドの第２ビット配列を受信し、前記受信した複数の第２ビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信した第２ビット配列をプリデコードして、前記受信した第２ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記第２配列のプリデコードするステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、
前記プリフェッチするステップにおいてプリフェッチしたロジックデータを出力することと
を含むメモリ装置の操作方法。
【請求項１１】
前記第２ビット配列が、前記コマンドの７つの最上位ビットである請求項１０に記載のメモリ装置の操作方法。
【請求項１２】
前記第１ビット配列が、前記コマンドの４つの最上位ビットであり、
前記第２ビット配列が、前記コマンドの７つの最上位ビットである請求項１０に記載のメモリ装置の操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ（flash memory）に関するものであり、特に、フラッシュメモリのロジックデータ（logic data）読み込みに関するものである。
【背景技術】
【０００２】
ＬＰＣ（low pin count）および簡単なインターフェースにより、シングルビットシリアル（single bit serial）および多ビットシリアル（multiple bit serial）のフラッシュメモリが普及した。最も簡単なインターフェースは、１ビット（one-bit）のシリアル・ペリフェラル・インタフェース（Serial Peripheral Interface, SPI）である。１ビットのＳＰＩプロトコルは、ユーザーがＳＰＩフラッシュメモリ装置に８ビットのコマンド、アドレスバイト、および選択的なダミーバイト（dummy bytes）を送信し、それに応答してＳＰＩフラッシュメモリ装置がユーザーにデータを返信する。単一の８ビット・コマンドは、読み込み、削除／プログラム、またはその他の適切な操作を識別することができる。高速読み込み性能を要求する高性能システムアプリケーションに対し、例えば、ＳＰＩ−デュアル（SPI-Dual）、ＳＰＩ−クワッド（SPI-Quad）、クワッド・ペリフェラル・インターフェース（Quad Peripheral Interface, QPI）等の多ビットシリアル・インターフェースが発展した。ＳＰＩ−クワッドでは、１回につき１ビットの方法で８ビット・コマンドを直列に提供するが、全ての後続のフィールド（例えば、アドレス、選択的なダミーバイト、およびデータ）は、４ビット（クワッド）シリアルベースで完了することによって、読み込み量が改善される。ＱＰＩでは、全てのフィールド（例えば、８ビット・コマンド、アドレス、選択的なダミーバイト、およびデータ）は、いずれも４ビットシリアルで完了する。このようにして、ＱＰＩは、２つのクロック周期で８ビット・コマンドを提供するため、ＳＰＩ−クワッドは、８つのクロック周期が必要である。例えば、Ｊｉｇｏｕｒ等により２００９年７月７日に発行された米国特許第７，５５８，９００号等において、様々な多ビットシリアル・フラッシュ・インターフェース・プロトコルが開示されている。
【０００３】
フラッシュメモリが行う読み込み操作の種類は、一般的に、メモリアレイ読み込みと、ロジック読み込みが含まれる。図１は、典型的なフラッシュメモリにおいて、ロジック読み込みを行う回路のブロック概略図を示したものである。ロジック１２は、様々なレジスタ（例えば、図２のレジスタ４）から、ステータスデータ、ＪＥＤＥＣ（Joint Electron Device Engineering Council）製造商、および部分認証データ等のロジックデータを受信する。ロジック１２は、複数のコマンドおよび様々な入力データを含むシリアル入力ＳＩも受信する。ロジック１２は、８番目のクロックの各コマンドを完全にデコード（decode）して、コマンドが信号ＪＥＤＥＣ、ＲＤＳＲ１またはＲＤＳＲ２であった時に、それぞれデータＪＥＤＥＣＩＤ、ＳＲ１またはＳＲ２を選択し、選択したコマンドをロジックデータＬＯＧＩＣＤＡＴＡとしてデータレジスタ１４に提供する。コマンドがメモリ読み込みコマンドの時、データレジスタ１４は、メモリセルアレイからアレイデータＡＲＲＡＹＤＡＴＡも受信する。ロジック１２の入力信号、例えば、信号ＪＥＤＥＣ、ＲＤＳＲ１およびＲＤＳＲ２に基づいて、データレジスタ１４は、ロジックデータＬＯＧＩＣＤＡＴＡまたはアレイデータＡＲＲＡＹＤＡＴＡを選択し、選択したデータをシリアルデータ出力信号ＳＤＯＵＴ／として出力する。パッドシリアル出力回路１６は、出力ドライバを含み、シリアルデータ出力信号ＳＤＯＵＴ／がロジックデータの時にパッドシリアル出力回路１６が信号ＲＤＬＤによってイネーブルにされた場合、あるいは、シリアルデータ出力信号ＳＤＯＵＴ／がメモリアレイデータの時にパッドシリアル出力回路１６が信号ＯＥＩＮによってイネーブルにされた場合に、上述した出力ドライバは、実装されたフラッシュメモリ装置の鉛、パッド、ピン等の接触面に、シリアルデータ出力信号ＳＤＯＵＴ／を出力する。パッドシリアル出力回路１６は、システムクロックＳＣＫにより制御されるが、ロジック１２およびデータレジスタ１４は、クロック信号ＣＬＫ、つまり、入力パッド回路１０によりバッファリングされたシステムクロックＳＣＫにより制御される。
【０００４】
図２は、ロジック１２をさらに詳細に示したものである。ロジック１２は、シリアル入力ＳＩのコマンドをデコードし、ロジック読み込みコマンド、データＪＥＤＥＣＩＤを読み込むための説明性信号ＪＥＤＥＣ、第１ステータスレジスタを読み込むための信号ＲＤＳＲ１、および第２ステータスレジスタを読み込むための信号ＲＤＳＲ２を唯一識別することのできる信号を提供する。これらの信号は、組合せロジック２４内で組合せられ、ロジックデータ読み込みコマンドを示す信号ＲＤＬＤを獲得する。信号ＲＤＬＤは、マルチプレクサ２６の選択入力に印加され、信号ＲＤＬＤが起動した時に、マルチプレクサ２６が複数のデータ入力の１つからロジックデータＬＯＧＩＣＤＡＴＡを選択し、そうでない時には、レジスタ２５からのデータを選択する。レジスタ２５は、メインアレイセンスアンプ２から受信したメモリアレイデータを保存する。
【０００５】
図３は、パッドシリアル出力回路１６をさらに詳細に示したものである。出力ドライバ３４は、クロック信号ＣＬＫおよびＤ型フリップフロップ３２からの出力イネーブル信号ＯＥにより制御される。Ｄ型フリップフロップ３２は、入力端子ＳＥＴに印加された信号ＲＤＬＤおよび入力端子Ｄに印加された信号ＯＥＩＮに基づいて、出力イネーブル信号ＯＥを生成する。入力信号ＯＥＩＮは、アレイ読み込みに使用される。Ｄ型フリップフロップ３２および出力ドライバ３４は、いずれもクロック信号ＣＬＫによって制御される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュメモリは、デジタル電子デバイスおよびシステムに広く適用することができる。しかしながら、高性能なデバイスおよびシステムは、通常、フラッシュメモリを高頻度で操作する必要がある。例を挙げて説明すると、メモリ読み込みの操作では、コマンド後にダミークロック（dummy clock）を使用することにより、より高頻度な操作が可能になるが、ロジック読み込み操作の速度には依然としてボトルネックが生じる可能性がある。この問題は、コマンド・デコードおよびロジック回路、データレジスタ回路、相互接続内部信号線における遅延が多すぎることにより発生する。
【課題を解決するための手段】
【０００７】
本発明の１つの実施形態中、１組のロジック読み込みコマンドに応答してロジックデータを出力することができ、外部信号入力端子と、アドレス可能なフラッシュメモリセルアレイと、データレジスタと、複数のレジスタと、コマンドおよび制御ロジック回路とを含むフラッシュメモリ装置を提供する。データレジスタは、アドレス可能なフラッシュメモリセルアレイに接続され、前記アドレス可能なフラッシュメモリセルアレイからのアレイデータを受信および保存するために使用される。複数のレジスタは、ロジックデータを保存するために使用される。コマンドおよび制御ロジック回路は、プリフェッチロジック（pre-fetch logic）と、出力制御ロジックとを含む。プリフェッチロジックは、外部信号入力端子に接続され、外部信号入力端子が受信したコマンドの最上位ビットの第１部分配列が、予測した特定のロジックデータ読み込みコマンドであった場合に、前記複数のロジック読み込みコマンドのうちの特定の１つに基づいて、前記複数のロジックデータレジスタの１つからロジックデータをプリフェッチするために使用される。出力制御ロジックは、前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第２部分配列が、予測した前記複数のロジックデータ読み込みコマンドのうちの任意の１つであった場合に、予測したロジック読み込みコマンド信号を生成するために使用される。前記フラッシュメモリ装置は、さらに、データレジスタ、プリフェッチロジック、出力制御ロジック、および外部信号入力端子に接続され、予測したロジック読み込みコマンド信号および第１部分配列と第２部分配列以外の部分のコマンドが、受信した複数のロジックデータ読み込みコマンドのうちの任意の１つを解析した時に、プリフェッチロジックからのロジックデータを選択および出力するために使用されるパッド出力回路を含む。
【０００８】
本発明の別の実施形態中、フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法を提供する。この方法は、予め定められたコマンドビット数よりも少ないビット数のコマンドのビット配列を受信し、前記受信した複数のビット配列が、前記コマンドの複数の最上位ビットであることと、前記メモリ装置のロジック回路において前記受信したビット配列をプリデコード（pre-decode）して、前記受信したビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、前記パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記プリデコードステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、前記ロジック読み込みコマンドに基づいて、ロジックデータを出力することとを含む。
【０００９】
本発明の別の実施形態中、フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法を提供する。この方法は、予め定められたコマンドビット数よりも少ないビット数のコマンドの第１ビット配列を受信し、前記受信した複数の第１ビット配列が、前記コマンドの複数の最上位ビットであることと、前記メモリ装置のロジック回路において前記受信した第１ビット配列をプリデコードして、前記受信した第１ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、前記プリデコードステップにおいて適合した前記ロジック読み込みコマンドに基づいて、ロジックデータをプリフェッチすることと、予め定められたコマンドビット数よりも少ないが、前記第１ビット配列よりも多いビット数のコマンドの第２ビット配列を受信し、前記受信した複数の第２ビット配列が、前記コマンドの複数の最上位ビットであることと、前記メモリ装置のロジック回路において前記受信した第２ビット配列をプリデコードして、前記受信した第２ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、前記パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記第２ビット配列のプリデコードステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、前記プリフェッチステップにおいてプリフェッチしたロジックデータを出力することとを含む。１つの変形例において、最上位ビットの前記第２ビット配列は、７ビットである。別の変形例において、最上位ビットの前記第１部分配列は、４ビットであり、最上位ビットの前記第２部分配列は、７ビットである。
【発明の効果】
【００１０】
ロジック読み込み操作のタイミングは、パッドシリアル出力回路によって改善することができ、最後のコマンドクロックの前にプリデコードされたコマンド信号およびプリフェッチされたロジックデータを受信して、パッドシリアル出力回路のコマンド入力配列の最後のクロックのコマンドに対して高速解析（fast resolution）を行うことにより、シリアルロジック回路の遅延、データレジスタの遅延および内部信号線の遅延を回避することができる。
【図面の簡単な説明】
【００１１】
【図１】周知の技術のフラッシュメモリ装置のパッド、ロジックおよびデータレジスタ回路のブロック概略図である。
【図２】図１におけるロジック回路の詳細なブロック概略図である。
【図３】図１のパッド出力回路の詳細なブロック概略図である。
【図４】図１のフラッシュメモリ装置の不良状態を示したタイミング図である。
【図５】図４のタイミング図の一部を詳細に示したタイミング図である。
【図６】コマンド・プリデコードおよびデータ・プリフェッチを含むフラッシュメモリ構造の回路概略図である。
【図７】様々なロジック読み込みコマンドのデジタル表現を示した表である。
【図８】図６のフラッシュメモリの操作に含まれる様々な信号を示したタイミング図である。
【図９】図６のフラッシュメモリ装置のパッド、ロジックおよびデータレジスタ回路のブロック概略図である。
【図１０】図９のロジック回路の詳細なブロック概略図である。
【図１１】図９のパッド出力回路の詳細なブロック概略図である。
【図１２】ＱＰＩモードに用いるコマンド・プリデコードおよびデータ・プリフェッチを含むフラッシュメモリ構造の一部の回路概略図である。
【図１３】図６のフラッシュメモリ装置の操作中、コマンド・プリデコードおよびロジックデータ・プリフェッチを使用したロジックデータ読み込みを概略的に示したフローチャートである。
【図１４】フラッシュメモリ装置の操作中、７ビットのコマンド・プリデコードおよびロジックデータ・プリフェッチのみを使用したロジックデータ読み込みを概略的に示したフローチャートである。
【発明を実施するための形態】
【００１２】
フラッシュメモリは、デジタル電子デバイスおよびシステムに広く適用することができる。しかしながら、高性能なデバイスおよびシステムは、通常、フラッシュメモリを高頻度で操作する必要がある。例を挙げて説明すると、メモリ読み込みの操作では、コマンド後にダミークロックを使用することにより、より高頻度な操作が可能になるが、ロジック読み込み操作の速度には、依然としてボトルネックが生じる可能性がある。この問題は、コマンド・デコードおよびロジック回路、データレジスタ回路、相互接続内部信号線における遅延が多すぎることにより発生する。
【００１３】
例えば、信号ＪＥＤＥＣ読み込みコマンド（９Ｆｈ）、第１ステータスレジスタ読み込みコマンド（信号ＲＤＳＲ１  ０５ｈ）、および第２ステータスレジスタ読み込みコマンド（信号ＲＤＳＲ２  ３５ｈ）は、いずれもロジック読み込みコマンドの例である。信号ＪＥＤＥＣ読み込みコマンドは、デバイスから製造商およびデバイスＩＤバイトを出力して、デバイスのＩＤを判断する。信号ＲＤＳＲ１およびＲＤＳＲ２読み込みコマンドは、それぞれ第１ステータスレジスタおよび第２ステータスレジスタの内容を出力する。
【００１４】
図４は、信号ＪＥＤＥＣ、ＲＤＳＲ１およびＲＤＳＲ２を極めて高頻度で操作した時の操作状況を示したものであり、フラッシュメモリ装置には、その他のボトルネックがないものと仮定する。シリアル入力ＳＩは、８つのクロックを含み、上昇エッジ（rising edges）で８つのコマンドビットを制御し、その後、下降エッジ（falling edges）でデータを制御するための複数の別のクロックを接続する。このフラッシュメモリは、８番目のクロックがコマンドの上昇エッジにおいて最下位ビット（Least Significant Bit，LSB）を制御できるだけでなく、一番左側の下向きの矢印で示したように、下降エッジにおいて１番目のデータビットを制御できるように設計される。したがって、コマンド・デコードおよびフェッチ（fetch）、および出力データを完了させるためのタイミングマージン（timing margin）は、かなり短い半周期である。
【００１５】
残念ながら、フラッシュメモリにおいて、その他のボトルネックがない場合、図５に示すように、操作の頻度が一定ポイントまで上昇すると、半周期のタイミングマージンが不十分になる。多くの遅延が生じた時、その中で比較的顕著な遅延を矢印Ａ１、Ｂ１、Ｃ１、Ｄ１およびＥ１で示す。矢印Ａ１は、システムクロックＳＣＫのバッファリングによる遅延を示し、内部クロック信号ＣＬＫを提供することができる。矢印Ｂ１は、８番目のビットが到達した後に、コマンドをデコードすることによって信号ＪＥＤＥＣ、ＲＤＳＲ１またはＲＤＳＲ２が生成されるまでの遅延を示す。矢印Ｃ１は、ロジック１２において、信号ＪＥＤＥＣ、ＲＤＳＲ１またはＲＤＳＲ２が生成された後に、適切なロジックデータを選択した時の遅延を示す。矢印Ｄ１は、アレイデータＡＲＲＡＹＤＡＴＡとロジックデータＬＯＧＩＣＤＡＴＡの間で選択を行ってシリアルデータ出力信号ＳＤＯＵＴ／を出力した時に、データレジスタ１４における組合せロジック２４およびマルチプレクサ２６（図２に示す）のクロック信号ＣＬＫの上昇エッジと関連する遅延を示す。矢印Ｅ１は、ＲＤＬＲ信号経路に延在し、且つＤ型フリップフロップ３２のクロック信号ＣＬＫの上昇エッジにおける出力イネーブル信号ＯＥを生成するための遅延を示す。この出力イネーブル信号ＯＥは、出力ドライバ３４をイネーブルにする。矢印Ｆ１は、全体の遅延を示し、この例では、ほぼ全周期であり、且つ半周期のタイミングマージンを大幅に超過する。
【００１６】
フラッシュメモリの操作頻度は、一般的に、より高いのが理想である。フラッシュメモリアレイ読み込み操作において、タイミングを改善してボトルネックがなくなった時、ロジック読み込み操作中のタイミングの遅延は、半周期のタイミングマージンを超過し、さらに高頻度の操作において次のボトルネックとなる可能性がある。有利なこととして、ここで説明した複数の実施形態は、様々な方法を用いてロジック読み込み操作のタイミングを改善することができる。
【００１７】
ロジック読み込み操作のタイミングは、パッドシリアル出力回路によって改善することができ、最後のコマンドクロックの前にプリデコードされたコマンド信号およびプリフェッチされたロジックデータを受信して、パッドシリアル出力回路のコマンド入力配列の最後のクロックのコマンドに対して高速解析（fast resolution）を行うことにより、シリアルロジック回路の遅延、データレジスタの遅延および内部信号線の遅延を回避することができる。ＳＰＩの実施形態において、コマンド・プリデコードは、コマンド入力の７番目のクロックで完了し、且つ予めパッドシリアル出力回路に提供されるプリコマンド（pre-command）信号を生成するために用いられるとともに、プリデコードされたコマンドは、予めパッドシリアル出力回路に提供されるロジックデータをプリフェッチするためにも用いられる。別のＳＰＩの実施形態において、コマンド・プリデコードは、コマンド入力の４番目のクロックで完了し、予めパッドシリアル出力回路に提供されるプリコマンド信号を生成するために用いられる。別のコマンド・プリデコードは、コマンド入力の７番目のクロックで完了し、予めパッドシリアル出力回路に提供されるロジックデータをプリフェッチするために用いられる。ＱＰＩの実施形態において、コマンド・プリデコードは、４ビットコマンド入力の１番目のクロックで完了し、予め４つのパッドシリアル出力回路の各回路に提供されるプリコマンド信号を生成するために用いられ、このプリコマンド信号は、予め４つのパッドシリアル出力回路の各回路に提供されるロジックデータをプリフェッチすることもできる。高速コマンド解析は、４つのパッドシリアル出力回路の各回路のコマンド入力配列の２番目のクロックで完了し、４つのパッドシリアル出力回路は、それぞれコマンドの４つのＬＳＢを受信する。コマンド・プリデコード、ロジックデータ・プリフェッチ、およびパッドシリアル出力回路における高速コマンド解析の技術は、ロジック読み込みのタイミングを改善するために、単独で使用しても、あるいは任意に組み合わせて使用してもよい。
【００１８】
図６は、ロジック読み込みコマンド・プリデコードと、ロジックデータ・プリフェッチと、パッドシリアル出力回路における高速コマンド解析とを含むフラッシュメモリ装置構造のブロック概略図である。異なるアドレス、読み込みおよび書き込み回路によって、フラッシュメモリセルアレイ６６は、読み込みおよび書き込みのためのアドレスが可能であり、上述した回路は、行デコード回路６４と、列デコード回路６８とを含む。列デコード回路６８は、フラッシュメモリセルアレイ６６を読み込むための３２個のセンスアンプブロック６８１と、フラッシュメモリセルアレイ６６を書き込むための２５６バイトのページバッファ６８２とを含む。ライトプロテクトロジック６４１は、ステータスレジスタ４２に応答して、特定の状況におけるフラッシュメモリセルアレイ６６の書き込みを防止する。コマンドおよび制御ロジック５０は、高圧生成器５６およびページアドレスラッチおよびカウンタ５８を制御し、高圧生成器５６およびページアドレスラッチおよびカウンタ５８は、行デコード回路６４を順番に制御する。コマンドおよび制御ロジック５０は、バイトアドレスラッチおよびカウンタ６０も制御し、列デコード回路６８を順番に制御する。コマンドおよび制御ロジック５０は、４つの入力／出力信号線ＩＯ０〜ＩＯ３と、バッファリングされたクロック入力ピンＣＬＫ１と、チップセレクト入力ピンＣＳとを含む。標準ＳＰＩコマンド、デュアル（dual）ＳＰＩコマンド、クワッド（quad）ＳＰＩコマンドおよびＱＰＩコマンドを含むＳＰＩおよびＱＰＩがサポートされる。「イネーブルＱＰＩ（３８ｈ）」コマンドを使用して、デバイスを標準／デュアル／クワッドＳＰＩモードからＱＰＩモードに切り替えた時、ＱＰＩ操作がサポートされる。「ディセーブルＱＰＩ（ＦＦｈ）」コマンドを使用して、デバイスを標準／デュアル／クワッドＳＰＩモードに戻すことができる。
【００１９】
コマンド・プリデコードの実施形態は、３つのコマンド、すなわち、信号ＲＤＳＲ１（０５ｈ）、ＲＤＳＲ２（３５ｈ）、およびＪＥＤＥＣ（９Ｆｈ）を用いて説明することができる。例えば、第３ステータスレジスタ等の別のロジックデータおよびロジック読み込みコマンドを追加してもよいが、ここで説明する原則が応用できるものとする。コマンドビットは、クロックの上昇エッジで検出されるため、どのコマンドも全て８番目のクロックの上昇エッジで明確に判断することができる。しかしながら、図７に示すように、信号ＪＥＤＥＣ、ＲＤＳＲ１およびＲＤＳＲ２コマンドのＬＳＢは同じ、つまり、いずれも１である。したがって、これらのコマンドにおいて、７番目のクロックの上昇エッジで明確な判断を行うことができる。８つのコマンドビットがコマンドデコーダに対して依然として未知であっても、１つ早いクロック周期でコマンドビットを解析することによって、すなわち、７つのコマンドビットのみに基づいて、コマンドを得ることができる。また、図７に示すように、これらのコマンドは、４つの最上位ビット（Most Significant Bit，MSB）が異なる。そのため、これらのコマンドにおいて、４番目のクロックの上昇エッジでステータスレジスタ４２からデータＪＥＤＥＣ、ＳＲ１およびＳＲ２をプリフェッチするための明確な判断を行うことができる。４つのコマンドビットの後のデコード操作は、その他のコマンドのように明確ではないが、このような不明確性は、７つのビットのプリデコード、および／またはパッドシリアル出力回路４６（図６に示す）で実行されたコマンド解析に基づいて、解決することができる。
【００２０】
図８は、４ビットのコマンド・プリデコードとデータ・プリフェッチ、７ビットのコマンド・プリデコード、およびパッドシリアル出力回路のコマンド解析を有する信号ＪＥＤＥＣ、ＲＤＳＲ１およびＲＤＳＲ２コマンドのタイミング図である。図９は、図６のフラッシュメモリ回路において、上記の操作を実現するための詳細なブロック概略図である。図１０において、ロジック５４の詳細を示し、図１１において、パッドシリアル出力回路４６の詳細を示す。
【００２１】
図９に示すように、システムクロックＳＣＫは、パッドシリアル出力回路４６に印加され、同時に、入力パッド回路４８にも印加される。システムクロックＳＣＫは、入力パッド回路４８でバッファリングされ、クロック信号ＣＬＫとして供給される。クロック信号ＣＬＫは、ロジック５４およびデータレジスタ５２に印加され、データレジスタ５２は、コマンドおよび制御ロジック５０（図６に示す）に配置される。ロジック５４は、ロジックデータ、例えば、信号ＪＥＤＥＣ、およびステータスレジスタからのステータスデータＳＲ１とＳＲ２も受信する。ロジック５４は、シリアル入力ＳＩを別途受信する。
【００２２】
図１０に示すように、ロジック５４は、４ビットのプリデコーダ１００を含み、シリアル入力ＳＩの４つのＭＳＢをデコードして、４つのＭＳＢがそれぞれ信号ＲＤＳＲ１、ＲＤＳＲ２またはＪＥＤＥＣを示した時に、４ビットプリデコーダ１００が信号ＰＤ４＿ＲＤＳＲ１、ＰＤ４＿ＲＤＳＲ２またはＰＤ４＿ＪＥＤＥＣを起動する。信号ＰＤ４＿ＲＤＳＲ１、ＰＤ４＿ＲＤＳＲ２およびＰＤ４＿ＪＥＤＥＣは、組合せロジック１０２に印加され、マルチプレクサ１０４を制御するための選択信号ＳＥＬＥＣＴ＜１：０＞を生成する。製造商と一部の標識信号ＪＥＤＥＣＩＤ、およびステータスレジスタからのステータスデータＳＲ１とＳＲ２は、データ入力として識別されてマルチプレクサ１０４に印加され、これらの信号の選択は、選択信号ＳＥＬＥＣＴ＜１：０＞に基づいて行われるとともに、プリフェッチされたデータ信号のロジックデータＬＯＧＩＣＤＡＴＡとして識別されてパッドシリアル出力回路４６（図９に示す）に印加される。したがって、図８に示すように、時間Ａ２の時に、ロジックデータＬＯＧＩＣＤＡＴＡは、４番目のクロックの上昇エッジのすぐ後にパッドシリアル出力回路４６に提供される。
【００２３】
図１０は、また、ロジック５４が７ビットのプリデコーダ１０６を含み、シリアル入力ＳＩの７つのＭＳＢをデコードして、７つのＭＳＢがそれぞれ信号ＲＤＳＲ１、ＲＤＳＲ２またはＪＥＤＥＣを示した時に、７ビットプリデコーダ１０６が信号ＰＤ７＿ＲＤＳＲ１、ＰＤ７＿ＲＤＳＲ２またはＰＤ７＿ＪＥＤＥＣを起動することを図示している。信号ＰＤ７＿ＲＤＳＲ１、ＰＤ７＿ＲＤＳＲ２およびＰＤ７＿ＪＥＤＥＣは、組合せロジック１０８に印加され、プリコマンド信号ＰＲＥＣＭＤ＜１：０＞を生成する。プリコマンド信号ＰＲＥＣＭＤ＜１：０＞は、時間Ｂ２（図８に示す）で、すなわち、バッファリングされたクロック信号ＣＬＫの７番目のクロックの上昇エッジで、パッドシリアル出力回路４６に提供される。図８に示すように、プリコマンド信号ＰＲＥＣＭＤ＜１：０＞の値は、図示した通り、０および１である。
【００２４】
図１１に示すように、パッドシリアル出力回路４６は、プリコマンド信号ＰＲＥＣＭＤ＜１：０＞およびシリアル入力ＳＩを受信して、最後のオプコード（opcode）周期で高速コマンド解析を実行するための組合せロジック１１０を含む。プリコマンド信号ＰＲＥＣＭＤ＜１：０＞は、コマンドが予期した信号ＲＤＳＲ１、ＲＤＳＲ２、ＪＥＤＥＣ、またはこれらのコマンド以外のコマンドであるかどうかを示す。組合せロジック１１０は、プリコマンド信号ＰＲＥＣＭＤ＜１：０＞とコマンドのＬＳＢを組み合わせて、コマンドが確実に信号ＲＤＳＲ１、ＲＤＳＲ２またはＪＥＤＥＣであるかどうかを解析するとともに、この結果をＤ型フリップフロップ１１２の入力端子Ｄに印加して、時間Ｃ２（図８に示す）で、すなわち、８番目のクロック信号ＣＬＫの後の上昇エッジで、出力を生成して入力端子ＳＥＴ１’に伝送する。そのため、コマンドが予期した信号ＲＤＳＲ１、ＲＤＳＲ２またはＪＥＤＥＣであり、且つコマンドのＬＳＢが１（図７に示す）である時、信号ＳＥＴ１が起動する。そうでない場合、信号ＳＥＴ１は起動しない。
【００２５】
パッドシリアル出力回路４６は、また、出力端子Ｑで出力イネーブル信号ＯＥを出力ドライバ１１８に提供する別のＤ型フリップフロップ１１４を含む。Ｄ型フリップフロップ１１４は、その入力端子Ｄで信号ＯＥＩＮを受信し、アレイ読み込みをイネーブルにする。Ｄ型フリップフロップ１１４は、また、入力端子ＳＥＴ１’およびＳＥＴを含み、それぞれ信号ＳＥＴ１およびＲＤＬＤを受信する。信号ＳＥＴ１およびＲＤＬＤがいずれも０の時、Ｄ型フリップフロップ１１４の状態および出力ドライバ１１８のイネーブル状況は、アレイ読み込みを行う信号ＯＥＩＮにより決定される。しかしながら、信号ＳＥＴ１が１の時、すなわち、ロジック読み込みの実行を確認した時、出力イネーブル信号ＯＥは、時間Ｄ２（図８に示す）で、すなわち、８番目のコマンドクロックの下降エッジで生成される。このタイミングは、出力ドライバ１１８からのデータが８番目のコマンドのクロックの下降エッジで利用できることを確保し、フラッシュメモリ装置の適切な操作を予期することができる。
【００２６】
シリアルデータ出力信号ＳＤＯＵＴ／およびロジックデータＬＯＧＩＣＤＡＴＡは、マルチプレクサ１１６の入力端子に印加されるとともに、下記の方法のうちの１つで出力ドライバ１１８の入力端子に印加される。信号ＡＲＲＡＹ＿ＲＥＡＤは、フラッシュメモリセルアレイ６６の読み込みと関連し、且つアレイ読み込みコマンドが解読されるまではいずれも起動しない。したがって、信号ＡＲＲＡＹ＿ＲＥＡＤが起動しないよう初期設定されている場合、マルチプレクサ１１６はロジックデータＬＯＧＩＣＤＡＴＡを選択するよう初期設定される。
【００２７】
これらのコマンドセットでは、コマンドの７つのＭＳＢに基づいてコマンドの明確な判断を行うことができない。例えば、信号ＪＥＤＥＣ（９Ｆｈまたは１００１１１１１）は、７つのＭＳＢに基づいて９Ｅｈ（１００１１１１０）と区別することができない。同様に、信号ＲＤＳＲ１（０５ｈまたは０００００１０１）も、７つのＭＳＢに基づいて０４ｈ（０００００１００）と区別することができない。７つのＭＳＢに基づいて明確な判断を行うことができない場合、起こりうる結果は２つある。
【００２８】
１つ目の状況は、コマンド９Ｅｈを例とする。現時点で９Ｅｈは無効なコマンドであり、出力信号ＪＥＤＥＣデータによりフラッシュメモリに影響を与えず、且つデバイスまたはシステムに見落とされる可能性があるため、無効な９Ｅｈから信号ＪＥＤＥＣを推測することは実務的に問題ではない。また、念入りに設計されたシステムまたはデバイスは、このような無効コマンドを発することはない。そのため、無効コマンドにより不明確性が生じた時、この問題を無視することができる。とはいっても、フラッシュメモリの制御システムについては、無効コマンドの誤解を回避し、有効なコマンドにできることが理想である。
【００２９】
２つ目の状況は、コマンド０４ｈを例とする。いくつかのフラッシュメモリにおいて、現時点で、０４ｈは、ステータスレジスタのライトイネーブルラッチ（write enable latch，WEL）ビットを１から０にリセットするよう発せられるライトディセーブルコマンドである。そのため、コンピュータプログラムの観点からいうと、０４ｈは、有効なコマンドである。しかしながら、このようなコマンドがフラッシュメモリ制御回路を信号ＲＤＳＲ１  ０５ｈとして誤って解釈すると、コンピュータプログラムに故障が生じる。このような７つのＭＳＢに基づいて明確に判断できない有効コマンドを受信するフラッシュメモリについては、フラッシュメモリ制御システムが潜在する誤ったコマンドを検出し、そのデコードを適切に処理できることが理想である。
【００３０】
パッドシリアル出力回路４６における組合せロジック１１０は、下記の方法のうちの７ビットのプリデコードに対して曖昧な解析（ambiguity resolution）を行う。無効コマンド９Ｅｈおよびライトイネーブルラッチコマンド０４ｈのＬＳＢは、いずれも１つの０を含む。この状況では、組合せロジック１１０の出力端子がフリップフロップ１１２の入力端子Ｄに０を伝送するため、Ｄ型フリップフロップ１１２が０を保存して、出力端子Ｑが入力端子Ｄのロジック値を含まない０をＤ型フリップフロップ１１４の入力端子ＳＥＴ１’に伝送できるようになる。そのため、出力イネーブル信号ＯＥのどの起動（assertion）も入力端子Ｄにより制御される。
【００３１】
ここで説明した技術は、ＳＰＩまたはＱＰＩインターフェースに応用することができる。図６に示したメモリ装置構造は、図１２のように変更して、ＱＰＩと同様に１ビットおよび多ビットＳＰＩをサポートするために用いてもよい。
【００３２】
１ビットおよび多ビットＳＰＩインターフェースにおいて、８ビットコマンドは、１ビットシリアルにより提供される。つまり、８つのクロックの各クロックにそれぞれ１つのビットが提供される。この入力は、シリアル入力ＳＩにより提供される。多ビットＳＰＩについては、図６に示したメモリ装置構造を変更して、１つの時間で制御される複数の出力ビットの数と等しい数の複数のパッドシリアル出力回路を含むようにしてもよく、且つ各パッドシリアル出力回路において高速コマンド解析を行ってもよい。プリコマンド信号ＰＲＥＣＭＤ＜１：０＞は、各パッドシリアル出力回路をイネーブルにして出力できるよう、０、１の値を有することができる。
【００３３】
ＱＰＩインターフェースにおいて、８ビットのコマンドは４ビットシリアルで提供される。つまり、２つのクロックを使用してそれぞれ４つのビットを伝送する。ＱＰＩインターフェースについては、図６に示したメモリ構造を図１２のように変更してもよい。コマンドおよび制御ロジック１２０は、データレジスタ１２２と、ロジック１２４とを含む。パッドシリアル出力回路１３０、１３１、１３２および１３３は、それぞれこれらに接続された入力／出力信号線ＩＯ０、ＩＯ１、ＩＯ２およびＩＯ３と組み合わせて使用してもよい。また、ロジックデータＬＯＧＩＣＤＡＴＡのビット＜４，０＞、＜５，１＞、＜６，２＞および＜７，３＞は、それぞれロジック１２４によってパッドシリアル出力回路１３０、１３１、１３２および１３３に伝送され、且つプリコマンド信号ＰＲＥＣＭＤ＜１：０＞は、ロジック１２４によってパッドシリアル出力回路１３０、１３１、１３２および１３３に伝送される。シリアルデータ出力信号ＳＤＯＵＴ／のビット＜４，０＞、＜５，１＞、＜６，２＞および＜７，３＞は、それぞれデータレジスタ１２２によってパッドシリアル出力回路１３０、１３１、１３２および１３３に伝送される。システムクロックＳＣＫは、パッドシリアル出力回路１３０、１３１、１３２および１３３に伝送される。ＱＰＩに用いる高速コマンド解析は、下記の方法により行うことができる。すなわち、信号ＲＤＳＲ１、ＲＤＳＲ２およびＪＥＤＥＣのＩＯ３〜ＩＯ０が、それぞれ０１０１、０１０１および１１１１（図７）である時、プリコマンド信号ＰＲＥＣＭＤ＜１：０＞の０、１値は、パッドシリアル出力回路１３０、１３１、１３２および１３３の出力をイネーブルにするために使用することができる。
【００３４】
図１３は、４ビットおよび７ビットのコマンド・プリデコードを使用したロジックデータ読み込み操作を概略的に示したフローチャート１４０である。システムクロックＳＣＫは、入力パッド回路４８でバッファリングされ、バッファリングされたクロック信号ＣＬＫをロジック５４およびデータレジスタ５２に提供する（ステップ１４１）。４つのクロック信号ＣＬＫが着信コマンドの４つのＭＳＢを制御し、且つこれら４つのＭＳＢがロジック５４にプリデコードされた（ステップ１４２）後、ロジック５４のうち、これら４つのビットにおいてプリデコードされたロジック読み込みコマンド（例えば、信号ＪＥＤＥＣまたはステータスレジスタにおけるステータスデータＳＲ１またはＳＲ２）に基づいて、ロジックデータをプリフェッチする（ステップ１４３）。プリフェッチされたロジックデータは、８番目のシステムクロックＳＣＫの前にパッドシリアル出力回路４６に提供される（ステップ１４４）。７つのクロック信号ＣＬＫが着信コマンド（incoming command）の７つのＭＳＢを制御し、且つロジック５４でプリデコードされてプリコマンド信号が生成された（ステップ１４５）後、プリコマンド信号をパッドシリアル出力回路４６に提供する（ステップ１４６）。プリコマンド信号は、パッドシリアル出力回路４６のうち高速コマンド解析に用いるＬＳＢ（８番目のシステムクロックＳＣＫの上昇エッジ）と結合され、プリデコードコマンドの曖昧性を解決する（ステップ１４７）。コマンドがロジック読み込みコマンドでない場合（ステップ１４８でＮｏの場合）は、ロジックデータ読み込みを行わずに、メモリ操作を継続する（ステップ１５０）。コマンドがロジック読み込みコマンドである場合（ステップ１４８でＹｅｓの場合）は、プリフェッチされたロジックデータが８番目のシステムクロックＳＣＫの下降エッジで選択され、且つシステムクロックＳＣＫにより制御されたパッドシリアル出力回路４６から出力される（ステップ１４９）。
【００３５】
有利なこととして、ロジックデータ、ＳＲ１データおよびＳＲ２データのうちの１つは４番目のクロックでプリフェッチされるため、ロジック５４で多重送信（multiplexing）が行われても、選択データは依然として十分な時間を有し、パッドシリアル出力回路４６のマルチプレクサ１１６が使用可能になるよう処理される。有利なこととして、ロジックデータはパッドシリアル出力回路４６のマルチプレクサ１１６で多重送信を行い、且つマルチプレクサ１１６は直接出力ドライバ１１８に提供されるため、信号線やその他の伝送およびゲートの遅延を回避することができる。有利なこととして、マルチプレクサ１１６および出力ドライバ１１８のパッドシリアル出力回路４６は、システムクロックＳＣＫにより制御されるため、クロックバッファの遅延を回避することができる。有利なこととして、デコードの曖昧性は、パッドシリアル出力回路４６における組合せロジック１１０のシステムクロックＳＣＫの上昇エッジにおいて解決されるため、コマンドがロジック読み込みコマンドとして解析されない限り、ロジック読み込みコマンドにおいてプリフェッチされたいかなるデータも、出力ドライバ１１８の入力として選択されることはない。
【００３６】
図１４は、７ビットのコマンド・プリデコードを使用したロジックデータ読み込み操作を概略的に示したフローチャート１６０である。システムクロックＳＣＫは、パッドシリアル出力回路４６でバッファリングされ、バッファリングされたクロック信号ＣＬＫをロジック５４およびデータレジスタ５２に提供する（ステップ１６１）。７つのクロック信号ＣＬＫにおいて着信コマンドの７つのＭＳＢを制御し、且つこれら７つのＭＳＢがロジック５４にプリデコードされてプリコマンド信号を生成した（ステップ１６２）後、プリコマンド信号をパッドシリアル出力回路４６に提供する（ステップ１６３）。また、ロジックデータ（例えば、信号ＪＥＤＥＣまたはステータスレジスタのステータスデータＳＲ１またはＳＲ２）は、７つのビットのうちどのロジック読み込みコマンドがプリデコードされたのかに基づいて、ロジック５４においてプリフェッチされるとともに（ステップ１６４）、ロジックデータをパッドシリアル出力回路４６に提供する（ステップ１６５）。プリコマンド信号は、パッドシリアル出力回路４６において、高速コマンド解析に用いるＬＳＢ（８番目のシステムクロックＳＣＫの上昇エッジ）と結合され、プリデコードコマンドの曖昧性を解決する（ステップ１６６）。コマンドがロジック読み込みコマンドでない場合（ステップ１６７でＮｏの場合）は、ロジックデータ読み込みを行わずに、メモリ操作を継続する（ステップ１６９）。コマンドがロジック読み込みコマンドである場合（ステップ１６７でＹｅｓの場合）は、プリフェッチされたロジックデータが８番目のシステムクロックＳＣＫの下降エッジで選択され、且つシステムクロックＳＣＫにより制御されたパッドシリアル出力回路４６から出力される（ステップ１６８）。
【００３７】
本発明の説明に含まれる利点およびその応用は説明のために用いただけであって、本発明を限定するものではないため、本発明の保護範囲は特許請求の範囲の限定を基準とする。ここで開示した実施形態は変更および修正が可能であり、本発明が属する技術分野において通常の知識を有する者であれば、本明細書等を熟読した後、これらの実施形態の各構成要素の実際の置換や同等の効果を明瞭に理解することができる。特に限定していない限り、ここに示した特定の数値は説明のために用いただけであるため、必要に応じて変更可能である。本発明で提出した各時間は、特に明確な限定がない限り、いずれも正確な時間ではなく、回路配置、信号線インピーダンス、および本分野において周知のその他の実際の設計要因に応じて変更可能である。参照したある範囲の各数値は、その範囲内の全ての数値を含む。本発明を逸脱しない範囲において、ここで開示した実施形態は、これらの実施形態の各構成要素の置換および同等の効果を含むこれらおよびその他の変更および修正が可能である。
【符号の説明】
【００３８】
２、１０９  メインアレイセンスアンプ
４、２５、１０７  レジスタ
１０、４８、１３４  入力パッド回路
１２、５４、１２４  ロジック
１４、５２、１２２  データレジスタ
１６、４６、１３０、１３１、１３２、１３３  パッドシリアル出力回路
２４、１０２、１０８、１１０  組合せロジック
２６、１０４、１１６  マルチプレクサ
３２、１１２、１１４  Ｄ型フリップフロップ
３４、１１８  出力ドライバ
４０  書き込み制御ロジック
４２  ステータスレジスタ
５０、１２０  コマンドおよび制御ロジック
５６  高圧生成器
５８  ページアドレスラッチおよびカウンタ
６０  バイトアドレスラッチおよびカウンタ
６２  安全レジスタ
６４  行デコード回路
６４１  ライトプロテクトロジック
６６  フラッシュメモリセルアレイ
６８  列デコード回路
６８１  ３２個のセンスアンプブロック
６８２  ２５６バイトのページバッファ
１００  ４ビットプリデコーダ
１０６  ７ビットプリデコーダ
１４０、１６０  フローチャート
ＣＬＫ  クロック信号
ＣＬＫ１、ＣＬＫ’  バッファリングされたクロック入力ピン
ＣＳ  チップセレクト入力ピン
Ｄ、ＳＥＴ、ＳＥＴ１’  入力端子
ＩＯ０、ＩＯ１、ＩＯ２、ＩＯ３  入力／出力信号線
ＯＥ  出力イネーブル信号
ＰＲＥＣＭＤ＜１：０＞  プリコマンド信号
Ｑ  出力端子
ＳＩ  シリアル入力
ＳＤＯＵＴ／  シリアルデータ出力信号
ＳＣＫ  システムクロック
ＳＣＫ’  システムクロック入力ピン
ＳＥＬＥＣＴ＜１：０＞  選択信号
【要約】
【課題】  遅延を回避することのできるフラッシュメモリ装置およびメモリ装置の操作方法を提供する。
【解決手段】  フラッシュメモリ装置におけるロジック読み込み操作のタイミングは、パッドシリアル出力回路によって改善することができ、パッドシリアル出力回路は、最後のコマンドクロックの前にプリデコードされたコマンド信号およびプリフェッチされたロジックデータを受信して、コマンド入力配列の最後のクロックにおいて、パッドシリアル出力回路のコマンドに対して高速解析を行う。別の実施形態において、第１コマンド・プリデコードおよびデータ・プリフェッチは、コマンド入力の４番目のクロックで行われ、第２コマンド・プリデコードは、コマンド入力の７番目のクロックで行われる。
【選択図】  図１３【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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