(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、配線溝を有する絶縁膜と、
前記配線溝の側面上および底面上に直接、または他の部材を介在させて設けられた第１の触媒層と、
前記配線溝内に、前記配線溝の側面および底面に沿って、前記第１の触媒層上に前記第１の触媒層に接して設けられた第１のグラフェン層と、
を有し、
前記第１のグラフェン層は、前記配線溝の側面に沿い、かつ前記配線溝の側面に垂直な方向に積層されたグラフェンを含むことを特徴とする半導体装置。
【請求項２】
前記配線溝内に前記第１のグラフェン層に接して設けられた芯材をさらに有する、
請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板上に設けられ、配線溝を有する絶縁膜と、
前記配線溝の側面上および底面上に直接、または他の部材を介在させて設けられた第１の触媒層と、
前記配線溝内に、前記配線溝の側面および底面に沿って、前記第１の触媒層上に前記第１の触媒層に接して設けられた第１のグラフェン層と、
前記配線溝内に前記第１のグラフェン層に接して設けられた芯材と、
を備え、
前記芯材は、前記グラフェンの成長の触媒となる触媒材料からなり、
前記第１のグラフェン層は、前記芯材の上面、底面、および両側面に接することを特徴とする半導体装置。
【請求項４】
基板と、
前記基板上に設けられ、配線溝を有する絶縁膜と、
前記配線溝の側面上および底面上に直接、または他の部材を介在させて設けられた第１の触媒層と、
前記配線溝内に、前記配線溝の側面および底面に沿って、前記第１の触媒層上に前記第１の触媒層に接して設けられた第１のグラフェン層と、
前記配線溝内の前記第１のグラフェン層上に設けられた第２の触媒層と、
前記配線溝内の前記第２の触媒層上に前記第２の触媒層と接して設けられた第２のグラフェン層と、
を備える半導体装置。
【請求項５】
第１の触媒材料からなる第１の触媒層と、前記第１の触媒材料を触媒として成長するグラフェンからなり、前記第１の触媒層上に形成される第１のグラフェン層と、第２の触媒材料からなり、前記第１のグラフェン層上に形成される第２の触媒層と、前記第２の触媒材料を触媒として成長するグラフェンからなり、前記第２の触媒層上に形成される第２のグラフェン層とを含む配線、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、カーボンナノチューブを含む配線が知られている（例えば、特許文献１参照）。配線材料としてカーボンナノチューブを用いることにより、従来の配線が有する配線の微細化に伴うエレクトロマイグレーションやストレスマイグレーションなどのマイグレーション現象発生等の問題を回避することができる。
【０００３】
しかし、配線の電気抵抗を小さくするためには、カーボンナノチューブの長さ方向を電流の方向と一致させることが好ましいが、複数のカーボンナノチューブをそれらの長さ方向が配線の長さ方向に向くように揃えることは困難である。特に、カーボンナノチューブを折り曲げることは困難であるため、配線のパターンが屈折部を含む場合は、配線の電気抵抗を小さくすることはより困難になる。
【０００４】
一方、炭素同素体の１つであるグラフェンの内部における電子の輸送特性が報告されている（例えば、非特許文献１〜３参照）。グラフェン中においては、バリスティック（弾道）伝導と呼ばれる、電子が散乱せずに移動する現象が起こる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４８０６３号公報
【非特許文献】
【０００６】
【非特許文献１】若林克法、草部浩一、日本物理学会誌、 Vol.63, No.5, 2008, p.344.
【非特許文献２】Wang-Kong Tse et al., APPLIED PHYSICS LETTERS 93, 023128, 2008.
【非特許文献３】N Garcia et al., PHYSICAL REVIEW B 78, 035413, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、グラフェンのバリスティック（弾道）伝導性を利用し、パターン形状によらず電気抵抗の上昇を抑えることができ、さらにエレクトロマイグレーションやストレスマイグレーション等のマイグレーションに対する耐性に優れた低抵抗配線を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、基板と、前記基板上に設けられ、配線溝を有する絶縁膜と、前記配線溝の側面上および底面上に直接、または他の部材を介在させて設けられた第１の触媒層と、前記配線溝内に、前記配線溝の側面および底面に沿って、前記第１の触媒層上に前記第１の触媒層に接して設けられた第１のグラフェン層と、を有し、前記第１のグラフェン層は、前記配線溝の側面に沿い、かつ前記配線溝の側面に垂直な方向に積層されたグラフェンを含むことを特徴とする半導体装置を提供する。
【０００９】
また、本発明の他の態様は、第１の触媒材料からなる第１の触媒層と、前記第１の触媒材料を触媒として成長するグラフェンからなり、前記第１の触媒層上に形成される第１のグラフェン層と、第２の触媒材料からなり、前記第１のグラフェン層上に形成される第２の触媒層と、前記第２の触媒材料を触媒として成長するグラフェンからなり、前記第２の触媒層上に形成される第２のグラフェン層とを含む配線、を有する半導体装置を提供する。
【発明の効果】
【００１０】
本発明によれば、グラフェンのバリスティック（弾道）伝導性を利用し、パターン形状によらず電気抵抗の上昇を抑えることができ、さらにエレクトロマイグレーションやストレスマイグレーション等のマイグレーションに対する耐性に優れた低抵抗配線を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の変形例の断面図。
【図３】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る配線のパターンの一例を示す上面図。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５Ａ】本発明の第２の実施の形態に係る半導体装置の断面図。
【図５Ｂ】本発明の第２の実施の形態に係る半導体装置の断面図。
【図６】本発明の第２の実施の形態に係る半導体装置の上面図。
【図７】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程の変形例を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置の断面図。
【図１０】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１１Ａ】本発明の第４の実施の形態に係る半導体装置の断面図。
【図１１Ｂ】本発明の第４の実施の形態に係る半導体装置の断面図。
【図１２】本発明の第４の実施の形態に係る半導体装置の上面図。
【図１３】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１４】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程の変形例を示す断面図。
【図１５】本発明の第５の実施の形態に係る半導体装置の断面図。
【図１６】（ａ）〜（ｃ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１７】本発明の第６の実施の形態に係る半導体装置の断面図。
【図１８】（ａ）〜（ｄ）は、本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の第７の実施の形態に係る半導体装置の断面図。
【図２０】（ａ）〜（ｃ）は、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２１】本発明の第８の実施の形態に係る半導体装置の断面図。
【図２２】（ａ）〜（ｄ）は、本発明の第８の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２３】本発明の第９の実施の形態に係る半導体装置の断面図。
【図２４】（ａ）〜（ｄ）は、本発明の第９の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１２】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、エッチングストッパ膜４および配線層絶縁膜５中に形成されたシングルダマシン構造を有する配線１０と、コンタクト層絶縁膜２中に形成され、上層の配線１０と下層の導電部材１を電気的に接続するコンタクト３と、配線１０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。
【００１３】
配線１０は、芯材１４と、芯材１４の底面および両側面に接するグラフェン層１３と、グラフェン層１３の底面および両側面に接する触媒層１２と、触媒層１２の底面および両側面に接する下地層１１とを含む。
【００１４】
下地層１１は、触媒層１２中の元素が配線層絶縁膜５等の周辺の絶縁膜に拡散することを防ぐ機能を有する。また、下地層１１は、グラフェン層１３を構成するグラフェンの成長のための助触媒としての機能を有することが好ましい。
【００１５】
下地層１１は、ＴａＮ、ＴｉＮ、ＲｕＮ、ＷＮ、Ｔａ、Ｔｉ、Ｒｕ、Ｗ等の金属や、これらの金属の酸化物等の導電材料からなる。また、下地層１１は、異なる複数の導電材料が積層された積層構造を有してもよい。例えば、ＴａＮ膜とＴｉＮ膜が積層された積層構造がグラフェン層１３を構成するグラフェンの均一成長を促進するために有効である。
【００１６】
なお、下地層１１が形成されない場合であっても、グラフェン層１３を形成することはできるため、下地層１１の形成を省略してもよい。下地層１１を形成しない場合は、形成する場合と比較して、触媒層１２を厚くすることが好ましい。
【００１７】
触媒層１２は、グラフェン層１３を構成するグラフェンの成長のための触媒として機能する触媒材料からなる。触媒材料としては、Ｃｏ、Ｎｉ、Ｆｅ、Ｒｕ等の単体金属、またはこれらの金属を含む合金や炭化物等を用いることができる。また、触媒層１２は、均一なグラフェンを形成するために、途切れのない連続膜であることが好ましく、また、０．５ｎｍ以上の厚さを有することが好ましい。
【００１８】
グラフェン層１３は、触媒層１２を触媒として成長する１〜数十層のグラフェンからなり、バリスティック伝導特性を有する。ここで、グラフェンは、グラファイトの単層膜である。グラフェン層１３は配線１０の長さ方向に連続的に形成されるため、電子の移動経路が配線の長さ方向に形成される。
【００１９】
グラフェン中の電子の平均自由工程は約１００ｎｍ〜１μｍであり、現在多くのＬＳＩデバイスで用いられている低抵抗金属材料であるＣｕ中の電子の平均自由工程（約４０ｎｍ）と比較して、遙かに長いことが知られている。グラフェンは量子化伝導特性を有し、長距離の電気伝導により有利である。従来までの金属配線では配線の微細化が進むと、配線・絶縁膜界面における電子散乱効果の影響が顕著となり、界面電子散乱による抵抗上昇が避けられない。これに対し、グラフェンでは量子化伝導により界面散乱による抵抗上昇が少ない。このため、グラフェン層を配線材料に用いることにより、配線の低抵抗化を図ることができる。
【００２０】
芯材１４は、例えば、Ｃｕ、Ａｌ、Ｗ等の通常の配線材料として用いられる金属や、触媒層１２と同様の材料からなる。芯材１４が金属からなる場合、芯材１４中の金属の外部への拡散を防ぐために、芯材１４の表面にバリアメタルを形成してもよい。なお、基本的に電流はグラフェン層１３中を流れるため、芯材１４は導電性を有さなくてもよいが、導電性を有する方が、配線１０上面へのビア等の接続が容易になる。
【００２１】
また、図２に示すように、下地層１１、触媒層１２、およびグラフェン層１３のみで配線１０中の空隙が埋まる場合、または空隙が存在してもよい場合は、芯材１４は形成されなくてもよい。
【００２２】
導電部材１は、例えば、トランジスタやキャパシタ等の半導体素子が形成された半導体基板や、配線等の導電部材である。
【００２３】
コンタクト層絶縁膜２は、ＴＥＯＳ等の絶縁材料からなる。
【００２４】
コンタクト３は、例えば、Ｗ、Ｃｕ、Ａｌ等の金属からなる。また、コンタクト３中の金属の外部への拡散を防ぐために、コンタクト３の表面にバリアメタルを形成してもよい。バリアメタルは、Ｔａ、Ｔｉ、Ｒｕ、Ｍｎ、Ｃｏ等の金属、またはこれらの金属を含む窒化物等からなる。
【００２５】
エッチングストッパ膜４は、配線層絶縁膜５中に配線溝を形成する際のエッチングストッパとして機能する。エッチングストッパ膜４は、配線層絶縁膜５に対して高いエッチング選択比を有する、ＳｉＣＮ等の絶縁材料からなる。なお、配線層絶縁膜５とコンタクト層絶縁膜２のエッチング選択比が十分に高い場合は、エッチングストッパ膜４を形成しなくてもよい。
【００２６】
配線層絶縁膜５は、ＳｉＯＣ等の絶縁材料からなる。また、配線層絶縁膜５に用いられる絶縁材料は、誘電率を低減するために微小空孔を含む材料であってもよい。
【００２７】
拡散防止膜６は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣ等の絶縁材料からなる。拡散防止膜６は、配線１０内の金属の外部への拡散や、配線１０の酸化を防ぐ機能を有する。また、配線１０の上層にコンタクト層を形成する場合は、エッチングストッパ膜として機能する。
【００２８】
図３（ａ）、（ｂ）は、配線１０のパターンの一例を示す上面図である。図３（ａ）は、配線１０が屈折部１９ａを含むパターンを有する場合の上面図である。配線材料としてカーボンナノチューブを用いる場合と異なり、グラフェン層１３は屈折部１９ａにおいても配線１０のパターンに沿って連続的に形成することが容易である。このため、屈折部１９ａにおいて電気抵抗が上昇する問題を回避することができる。
【００２９】
また、図３（ｂ）は、配線１０がラウンド形状の屈折部１９ｂを有する場合の上面図である。屈折部１９ｂにおいて触媒層１２がラウンド形状となっていることにより、グラフェン層１３をより容易に連続的に成膜することができる。これにより、配線パターンの屈折部においてグラフェン層１３を連続的に形成することが、より容易になる。
【００３０】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００３１】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００３２】
まず、図４Ａ（ａ）に示すように、導電部材１上にコンタクト３を含むコンタクト層絶縁膜２を形成する。
【００３３】
次に、図４Ａ（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、コンタクト層絶縁膜２上にエッチングストッパ膜４、配線層絶縁膜５、およびキャップ層７を形成する。
【００３４】
キャップ層７は、配線層絶縁膜５へのエッチングまたは平坦化処理によるダメージを防ぐ機能を有する。キャップ層７は、ＳｉＯ２、ＳｉＯＣ等の絶縁材料からなる。なお、配線層絶縁膜５がエッチング等によるダメージに強い材料（ＴＥＯＳや微小空孔を含まないＳｉＯＣ等）からなる場合は、キャップ層７は形成されなくてもよい。
【００３５】
次に、図４Ａ（ｃ）に示すように、例えば、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせにより、キャップ層７、配線層絶縁膜５、およびエッチングストッパ膜４中に配線溝８を形成する。
【００３６】
次に、図４Ｂ（ｄ）に示すように、下地層１１の材料膜である下地膜１１１、触媒層１２の材料膜である触媒膜１１２、グラフェン層１３の材料膜であるグラフェン膜１１３、および芯材１４の材料膜である材料膜１１４を、配線溝８を埋めるように形成する。
【００３７】
下地膜１１１は、ＣＶＤ法やＰＶＤ（Physical Vapor Deposition）法により形成される。また、触媒膜１１２は、ＣＶＤ法、ＰＶＤ法、または吹きつけ法等により形成される。また、芯材の材料膜１１４は、ＣＶＤ法、ＰＶＤ法、または電解めっき法等により形成される。電解めっき法を用いて材料膜１１４を形成する場合は、電流の供給層となる、材料膜１１４と同一の材料からなるシード層をＰＶＤ法、ＣＶＤ法等により予め形成しておく必要がある。
【００３８】
グラフェン膜１１３の成膜方法の具体例を以下に示す。まず、触媒膜１１２の凝集のよる微粒子化を抑制するために、プラズマ処理を行う。触媒膜１１２の微粒子化を防ぎ、触媒膜１１２表面の連続性を保つことにより、グラフェンの均一成長を促進させることができる。プラズマ処理に用いる放電ガスとしては水素ガスまたは希ガスが好ましいが、両方を含んだ混合ガスでもよい。処理温度はできるだけ低い方が効果は高く、室温で行うのが望ましい。また、このプラズマは比較的強いほうが好ましく、高パワーリモートプラズマやプラズマに曝露させるほうがより効果が高まる。
【００３９】
次に、触媒膜１１２の炭化を行う。放電ガスには、メタン、アセチレン等の炭化水素系ガスまたはそれらの混合ガスを用いる。また、キャリアガスには、水素ガスや希ガス等を用いる。この処理は、後述するグラフェン形成時の処理温度よりも低い温度、かつグラファイト膜が形成されうる温度で行う必要があり、１５０〜６００℃程度が好ましい。また処理時間は短くてよい。この処理も比較的強いプラズマを用いて行うのが好ましい。
【００４０】
次に、触媒膜１１２の炭化層の良質化および触媒活性化のためのプラズマ処理を行う。放電ガスは希ガスを用いるのが好ましい。処理温度は、触媒膜１１２を炭化する際の処理温度と、後述するグラフェン形成の際の処理温度の中間程度でよい。この処理におけるプラズマは比較的弱くてもよく、リモートプラズマを使用するのがよい。
【００４１】
最後に、グラフェン形成を行う。放電ガスは炭化水素系ガスまたはその混合ガスを用いる。処理温度は２００℃〜１０００℃程度であり、特に、３５０℃程度が好ましい。２００℃を下回ると十分な成長速度が得られず、グラフェン成長がほとんど起こらない。２００℃以上の温度下ではグラフェン成長が起こり、均一なグラフェン膜が成膜される。この処理温度は、通常のＬＳＩデバイスの配線形成工程における処理温度と同等あるいはそれ以下であり、このグラフェン形成プロセスは半導体プロセスとの親和性に優れる。
【００４２】
本処理ではイオン、電子を除去しラジカルのみを触媒膜１１２上に供給することが重要であることから、非常に弱いプラズマをリモート化して用いるのが望ましい。さらにイオン、電子を除去するために、基板上部に電極を設置し電圧を印加するのも効果的である。印加電圧は０〜±１００Ｖ程度が好ましい。
【００４３】
上記の多段処理により、グラフェン膜１１３が得られる。炭素源に炭化水素系ガスを用いた単一条件のＣＶＤ法による処理によりグラフェン膜１１３を形成することもできるが、上記のような多段処理を用いることにより、低温条件下で、より均一性に優れた低抵抗のグラフェン膜１１３を形成することができる。
【００４４】
次に、図４Ｂ（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、配線溝８の外側の材料膜１１４、グラフェン膜１１３、触媒膜１１２、および下地膜１１１を除去し、芯材１４、グラフェン層１３、触媒層１２、および下地層１１を形成する。これにより、配線１０を得る。このとき、キャップ層７を除去せずに残してもよいが、配線間誘電率を低減するために除去することが好ましい。
【００４５】
なお、平坦化処理後、配線１０の上面におけるグラフェン層１３の露出した端部に終端処理を行うことが好ましい。ここで、終端処理とは、グラフェンの端部における結合を持たないダングリングボンドを終端させるための、水素シンターリング、シリル化処理、ＨＤＭＳによる疎水化処理等の処理をいう。例えば、水素シンターリングを行う場合は、ダングリングボンドに水素を結合させることより、これを終端させることができ、シリル化処理、またはＨＤＭＳによる疎水化処理を行う場合は、ダングリングボンドにシリコン-メチル基等を結合させることより、これを終端させることができる。
【００４６】
ダングリングボンドが終端されずに残った場合、グラフェン端面における電子散乱を生じ易く、グラフェン層中の電子伝導特性に悪影響を及ぼすおそれがある。また、ダングリングボンドが残った状態では、意図しない結合がグラフェン端に形成される可能性があり、この場合もグラフェン中の電子伝導特性に悪影響を及ぼすおそれがある。
【００４７】
次に、図４Ｂ（ｆ）に示すように、ＣＶＤ法等により、配線１０および配線層絶縁膜５上に拡散防止膜６を形成する。
【００４８】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、配線１０の伝導層となるグラフェン層１３を形成することにより、グラフェンのバリスティック（弾道）伝導性を利用して配線１０の電気抵抗を低減することができ、さらに、エレクトロマイグレーションやストレスマイグレーション等のマイグレーションに対する耐性を向上させることが出来る。
【００４９】
また、配線１０が屈折部（屈折部１９ａ、屈折部１９ｂ等）を含むパターンを有する場合であっても、屈折部においてグラフェン層１３を連続的に形成することが比較的容易であり、屈折部における電気抵抗の上昇を抑えることができる。
【００５０】
〔第２の実施の形態〕
第２の実施の形態は、コンタクトがグラフェン層に直接接している点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００５１】
（半導体装置の構成）
図５Ａ、５Ｂは、本発明の第２の実施の形態に係る半導体装置２００の断面図である。また、図６は半導体装置２００の上面図である。図６の線分Ａ−Ａで切断したときの断面図が図５Ａに対応し、線分Ｂ−Ｂで切断したときの断面図が図５Ｂに対応する。なお、図６においては、配線層絶縁膜５、拡散防止膜６の図示を省略する。
【００５２】
半導体装置２００は、エッチングストッパ膜４および配線層絶縁膜５中に形成されたダマシン構造を有する配線２０と、コンタクト層絶縁膜２中に形成され、上層の配線２０と下層の導電部材１を電気的に接続するコンタクト２５と、配線２０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。
【００５３】
配線２０は、芯材２４と、芯材２４の底面および両側面に接する保護膜２７と、保護膜２７の底面および両側面に接するグラフェン層１３と、グラフェン層１３の底面および両側面に接する触媒層１２と、触媒層１２の底面および両側面に接する下地層１１とを含む。
【００５４】
保護膜２７は、後述するコンタクトホール２６を形成する工程においてグラフェン層１３を保護する膜である。通常、フォトリソグラフィ法に用いるフォトレジスト膜の下地膜として有機膜が用いられることが多く、フォトリソグラフィ法によりコンタクトホール２６を形成する工程においてグラフェン上に直接下地膜が形成された場合、下地膜を酸素アッシング等により除去する際にグラフェンも除去されてしまうおそれがある。このため、保護膜２７を介して下地膜をグラフェン層１３上に形成し、下地膜を除去する際にグラフェン層１３を保護する。
【００５５】
保護膜２７は、例えば、Ｔａ、Ｔｉ、Ｃｏ等の金属、あるいはそれらの窒化物、酸化物からなる。なお、コンタクトホール２６を形成する工程においてグラフェン層１３を保護する必要がない場合は、保護膜２７を形成しなくてもよい。
【００５６】
コンタクト２５は、グラフェン層１３を垂直方向に貫通するように形成される。このため、第１の実施の形態のコンタクト３が下地層１１および触媒層１２を介してグラフェン層１３に接続されるのに対して、本実施の形態のコンタクト２５はグラフェン層１３に直接接続される。コンタクト２５は、第１の実施の形態のコンタクト３と同様の材料から形成することができる。
【００５７】
図５Ａに示すように、コンタクト２５と芯材２４は、同一の材料で一体に形成される。
【００５８】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００５９】
（半導体装置の製造）
図７（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。図７（ａ）〜（ｃ）に示される断面は、図５Ａに示される断面に対応する。
【００６０】
まず、グラフェン膜１１３を形成するまでの工程を第１の実施の形態と同様に行う。ただし、コンタクト３は形成しない。
【００６１】
次に、図７（ａ）に示すように、ＰＶＤ法等により、グラフェン膜１１３の表面を覆うように保護膜２７を形成する。
【００６２】
次に、図７（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、保護膜２７、グラフェン膜１１３、触媒膜１１２、下地膜１１１、およびコンタクト層絶縁膜２中にコンタクトホール２６を形成する。
【００６３】
次に、図７（ｃ）に示すように、ＣＶＤ法等により、コンタクトホール２６および配線溝８を埋めるように、コンタクト２５および芯材２４の材料膜である材料膜１２４を形成する。
【００６４】
その後、配線溝８の外側の材料膜１２４、保護膜２７、グラフェン膜１１３、触媒膜１１２、および下地膜１１１を平坦化処理により除去して配線２０を形成し、配線２０および配線層絶縁膜５上に拡散防止膜６を形成する。これにより、図５Ａ、５Ｂ、６に示した半導体装置２００を得る。
【００６５】
なお、第１の実施の形態と同様に、予めコンタクトを形成しておき、その後に配線を形成してもよい。その場合の半導体装置２００の製造工程を図８（ａ）〜（ｃ）を用いて以下に示す。
【００６６】
まず、グラフェン膜１１３を形成するまでの工程を第１の実施の形態と同様に行う。コンタクト３も第１の実施の形態と同様に形成する。
【００６７】
次に、図８（ａ）に示すように、ＰＶＤ法等により、グラフェン膜１１３の表面を覆うように保護膜２７を形成する。
【００６８】
次に、図８（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、保護膜２７、グラフェン膜１１３、触媒膜１１２、および下地膜１１１中にコンタクトホール２６を形成する。コンタクトホール２６の底にコンタクト３の上面が露出するようにする。
【００６９】
次に、図８（ｃ）に示すように、ＣＶＤ法等により、コンタクトホール２６および配線溝８を埋めるように、芯材２４およびコンタクトホール２６中に形成されるコンタクト２８の材料膜である材料膜１２４を形成する。ここで、材料膜１２４の材料は、コンタクト３の材料と異なっていてもよい。
【００７０】
その後、配線溝８の外側の材料膜１２４、保護膜２７、グラフェン膜１１３、触媒膜１１２、および下地膜１１１を平坦化処理により除去して配線２０を形成し、配線２０および配線層絶縁膜５上に拡散防止膜６を形成する。なお、この場合、半導体装置２００のコンタクトはコンタクト３とコンタクト２８の２段構造になる。
【００７１】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、コンタクト２５がグラフェン層１３に直接接続されるため、コンタクト２５とグラフェン層１３の間の電気抵抗を、第１の実施の形態のコンタクト３とグラフェン層１３の間の電気抵抗よりも小さくすることができる。
【００７２】
〔第３の実施の形態〕
第３の実施の形態は、グラフェン層が芯材の上面上にも形成される点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００７３】
（半導体装置の構成）
図９は、本発明の第３の実施の形態に係る半導体装置３００の断面図である。
【００７４】
半導体装置３００は、エッチングストッパ膜４および配線層絶縁膜５中に形成されたシングルダマシン構造を有する配線３０と、コンタクト層絶縁膜２中に形成され、上層の配線３０と下層の導電部材１を電気的に接続するコンタクト３と、配線３０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。
【００７５】
配線３０は、芯材３４と、芯材３４の底面および両側面に接するグラフェン層３３ａと、芯材３４の上面に接するグラフェン層３３ｂと、グラフェン層３３ａの底面および両側面に接する触媒層１２と、触媒層１２の底面および両側面に接する下地層１１とを含む。下地層１１および触媒層１２は、第１の実施の形態と同様のものである。
【００７６】
芯材３４は、触媒層１２と同様に、グラフェンの成長の触媒となる触媒材料からなる。ただし、芯材３４の材料は触媒層１２の材料と同一でも異なってもよい。
【００７７】
グラフェン層３３ａ、３３ｂは、触媒層１２および芯材３４を触媒として成長する１〜数十層のグラフェンからなる。具体的には、グラフェン層３３ａは触媒層１２を触媒として成長するグラフェンからなり、グラフェン層３３ｂは芯材３４および触媒層１２を触媒として成長するグラフェンからなる。グラフェン層３３ａとグラフェン層３３ｂは、電気的に接続される。
【００７８】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【００７９】
（半導体装置の製造）
図１０（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
【００８０】
まず、図１０（ａ）に示すように、図４Ａ（ａ）〜図４Ｂ（ｅ）に示した配線１０を形成するまでの工程を第１の実施の形態と同様に行う。ただし、第１の実施の形態の芯材１４の代わりに、芯材３４を形成する。グラフェン層３３ａは、第１の実施の形態のグラフェン層１３に相当する。
【００８１】
次に、図１０（ｂ）に示すように、触媒層１２および芯材３４の露出した上面からグラフェンを成長させ、グラフェン層３３ｂを形成する。これにより、配線３０を得る。
【００８２】
なお、グラフェン層３３ｂが平坦化処理により露出したグラフェン層３３ａの端部に連続するように形成されるため、グラフェン層３３ａに終端処理を施さなくてもよい。
【００８３】
その後、配線３０および配線層絶縁膜５上に拡散防止膜６を形成する。これにより、図９に示した半導体装置３００を得る。
【００８４】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、グラフェン層３３ｂを形成することにより、グラフェン層３３ａの端部にグラフェン層３３ｂが連続する。グラフェン層が端面を持たず、配線３０の上面においても途切れなく連続するため、グラフェンの端面での電子散乱がなくなる。これにより、配線抵抗をより低減することができる。
【００８５】
また、グラフェン層３３ｂを形成することにより、配線３０の上面にビア等を接続する場合、ビア等をグラフェン層に直接接続することが容易になる。
【００８６】
なお、本実施の形態を第２の実施の形態と組み合わせてもよい。この場合、例えば、第２の実施の形態に示した工程において材料膜１２４、保護膜２７、グラフェン膜１１３、触媒膜１１２、および下地膜１１１を平坦化処理により加工して配線２０を形成した後、芯材２４および触媒層１２を触媒としてグラフェンを成長させ、本実施の形態の領域３３ｂに相当するグラフェン層を形成する。この場合、芯材２４はグラフェンの成長の触媒となる材料からなる。また、保護膜２７を触媒材料から形成した場合、保護膜２７もグラフェンの成長のための触媒として用いることができる。
【００８７】
〔第４の実施の形態〕
第４の実施の形態は、多層のグラフェン層が形成される点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略または簡略化する。
【００８８】
（半導体装置の構成）
図１１Ａ、１１Ｂは、本発明の第４の実施の形態に係る半導体装置４００の断面図である。また、図１２は半導体装置４００の上面図である。図１２の線分Ｃ−Ｃで切断したときの断面図が図１１Ａに対応し、図１２の線分Ｄ−Ｄで切断したときの断面図が図１１Ｂに対応する。なお、図１２においては、配線層絶縁膜５、拡散防止膜６の図示を省略する。
【００８９】
半導体装置４００は、エッチングストッパ膜４および配線層絶縁膜５中に形成されたダマシン構造を有する配線４０と、コンタクト層絶縁膜２、エッチングストッパ膜４、および配線層絶縁膜５中に配線４０を貫通または分断するように形成され、配線４０と下層の導電部材１を電気的に接続するコンタクト４５と、配線４０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。コンタクト４５の径は、配線４０の幅とほぼ等しい。
【００９０】
配線４０は、芯材４４と、芯材４４の底面および両側面に接する保護膜４７と、保護膜４７の底面および両側面に接するグラフェン層４３ｂと、グラフェン層４３ｂの底面および両側面に接する触媒層４２ｂと、触媒層４２ｂの底面および両側面に接するグラフェン層４３ａと、グラフェン層４３ａの底面および両側面に接する触媒層４２ａと、触媒層４２ａの底面および両側面に接する下地層１１とを含む。
【００９１】
触媒層４２ａ、４２ｂは、第１の実施の形態の触媒層１２と同様の材料からなる。また、触媒層４２ａ、４２ｂは、それぞれ均一なグラフェンを形成するために、途切れのない連続膜であることが好ましく、また、０．５ｎｍ以上の厚さを有することが好ましい。また、保護膜４７は、第２の実施の形態の保護膜２７と同様の材料からなる。
【００９２】
グラフェン層４３ａ、４３ｂは、それぞれ触媒層４２ａ、４２ｂを触媒として成長する１〜数十層のグラフェンからなり、バリスティック伝導特性を有する。グラフェン層４３ａ、４３ｂは配線４０の長さ方向に連続的に形成されるため、電子の移動経路が配線の長さ方向に形成される。
【００９３】
触媒層４２ａの材料と、触媒層４２ｂの材料は同一でも異なってもよい。
【００９４】
また、グラフェン層は３層以上形成されてもよい。この場合にも、各グラフェン層の間には触媒層が形成される。
【００９５】
コンタクト４５は、グラフェン層４３ａ、４３ｂを垂直方向に貫通または分断するように形成される。このため、コンタクト４５はグラフェン層４３ａ、４３ｂに直接接続される。コンタクト４５は、第１の実施の形態のコンタクト３と同様の材料から形成することができる。
【００９６】
図１２に示すように、コンタクト４５と芯材２４は、同一の材料で一体に形成される。
【００９７】
以下に、本実施の形態に係る半導体装置４００の製造方法の一例を示す。
【００９８】
（半導体装置の製造）
図１３（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置４００の製造工程を示す断面図である。図１３（ａ）〜（ｃ）に示される断面は、図１１Ａに示される断面に対応する。
【００９９】
まず、図４Ａ（ａ）〜（ｃ）に示した配線溝８を形成するまでの工程を第１の実施の形態と同様に行う。ただし、コンタクト３は形成しない。
【０１００】
次に、図１３（ａ）に示すように、下地層１１の材料膜である下地膜１１１、触媒層４２ａの材料膜である触媒膜１４２ａ、グラフェン層４３ａの材料膜であるグラフェン膜１４３ａ、触媒層４２ｂの材料膜である触媒膜１４２ｂ、グラフェン層４３ｂの材料膜であるグラフェン膜１４３ｂ、および保護膜４７を、配線溝８の内面に沿うように形成する。
【０１０１】
次に、図１３（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、保護膜４７、グラフェン膜１４３ｂ、触媒膜１４２ｂ、グラフェン膜１４３ａ、触媒膜１４２ａ、および下地膜１１１を貫通または分断するように、配線層絶縁膜５、エッチングストッパ膜４、およびコンタクト層絶縁膜２中にコンタクトホール４６を形成する。
【０１０２】
次に、図１３（ｃ）に示すように、ＣＶＤ法等により、コンタクトホール４６および配線溝８を埋めるように、コンタクト４５および芯材４４の材料膜である材料膜１４４を形成する。
【０１０３】
その後、コンタクトホール４６および配線溝８の外側の材料膜１４４、保護膜４７、グラフェン膜１４３ｂ、触媒膜１４２ｂ、グラフェン膜１４３ａ、触媒膜１４２ａ、および下地膜１１１を平坦化処理により除去して配線４０を形成し、配線４０および配線層絶縁膜５上に拡散防止膜６を形成する。これにより、図１１Ａ、１１Ｂ、１２に示した半導体装置４００を得る。
【０１０４】
なお、コンタクト４５の径を芯材４４の幅よりも小さくすることができる場合は、第２の実施の形態と同様の方法により半導体装置４００を形成してもよい。
【０１０５】
また、コンタクト層絶縁膜中に予めコンタクトを形成しておき、その後に配線を形成してもよい。その場合の半導体装置４００の製造工程を図１４（ａ）〜（ｃ）を用いて以下に示す。
【０１０６】
まず、図１４（ａ）に示すように、下地膜１１１、触媒膜１４２ａ、グラフェン膜１４３ａ、触媒膜１４２ｂ、およびグラフェン膜１４３ｂを、配線溝８の内面に沿うように形成する。ここで、コンタクト層絶縁膜２中には予めコンタクト３が形成されている。
【０１０７】
次に、図１４（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、グラフェン膜１４３ｂ、触媒膜１４２ｂ、グラフェン膜１４３ａ、触媒膜１４２ａ、および下地膜１１１を貫通または分断するように、配線層絶縁膜５、およびエッチングストッパ膜４中にコンタクトホール４６を形成する。ここで、コンタクトホール４６の底にコンタクト３の上面が露出する。
【０１０８】
次に、図１４（ｃ）に示すように、ＣＶＤ法等により、コンタクトホール４６および配線溝８を埋めるように、芯材４４およびコンタクトホール４６中に形成されるコンタクト４８の材料膜である材料膜１４４を形成する。ここで、材料膜１４４の材料は、コンタクト３の材料と異なっていてもよい。
【０１０９】
その後、コンタクトホール４６および配線溝８の外側の材料膜１４４、グラフェン膜１４３ｂ、触媒膜１４２ｂ、グラフェン膜１４３ａ、触媒膜１４２ａ、および下地膜１１１を、キャップ層７をストッパとして用いる平坦化処理により除去して配線４０を形成し、配線４０および配線層絶縁膜５上に拡散防止膜６を形成する。なお、この場合、半導体装置４００のコンタクトはコンタクト３とコンタクト４８の２段構造になる。
【０１１０】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、電子伝導に寄与するグラフェン層を複数形成することにより、１つのみ形成する場合と比較して、配線の電気抵抗をより低減させることができる。
【０１１１】
〔第５の実施の形態〕
第５の実施の形態は、多層のグラフェン層が形成される点において、第３の実施の形態と異なる。なお、第３の実施の形態と同様の点については、説明を省略または簡略化する。
【０１１２】
（半導体装置の構成）
図１５は、本発明の第５の実施の形態に係る半導体装置５００の断面図である。
【０１１３】
半導体装置５００は、エッチングストッパ膜４および配線層絶縁膜５中に形成されたシングルダマシン構造を有する配線５０と、コンタクト層絶縁膜２中に形成され、上層の配線５０と下層の導電部材１を電気的に接続するコンタクト３と、配線５０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。
【０１１４】
配線５０は、芯材５４と、芯材５４の底面および両側面に接するグラフェン層５３ｂと、グラフェン層５３ｂの底面および両側面に接する触媒層５２ｂと、触媒層５２ｂの底面および両側面に接するグラフェン層５３ａと、グラフェン層５３ａの底面および両側面に接する触媒層５２ａと、芯材５４および触媒層５２ａ、５２ｂの上面に接するグラフェン層５３ｃと、触媒層５２ａの底面および両側面に接する下地層１１とを含む。
【０１１５】
なお、グラフェン層５３ａ、５３ｂおよび触媒層５２ａ、５２ｂは、それぞれ第４の実施の形態のグラフェン層４３ａ、４３ｂおよび触媒層４２ａ、４２ｂと同様のものである。
【０１１６】
芯材５４は、触媒層５２ａ、５２ｂと同様に、グラフェンの成長の触媒となる触媒材料からなる。ただし、芯材５４の材料は触媒層５２ａ、５２ｂの材料と同一でも異なってもよい。また、触媒層５２ａの材料と、触媒層５２ｂの材料は同一でも異なってもよい。
【０１１７】
グラフェン層５３ａ、５３ｂ、５３ｃは、触媒層５２ａ、５２ｂおよび芯材５４を触媒として成長する１〜数十層のグラフェンからなる。具体的には、グラフェン層５３ａは触媒層５２ａを触媒として成長するグラフェンからなり、グラフェン層５３ｂは触媒層５２ｂを触媒として成長するグラフェンからなり、グラフェン層５３ｃは芯材５４および触媒層５２ａ、５２ｂを触媒として成長するグラフェンからなる。グラフェン層５３ａ、５３ｂ、５３ｃは、電気的に接続される。
【０１１８】
以下に、本実施の形態に係る半導体装置５００の製造方法の一例を示す。
【０１１９】
（半導体装置の製造）
図１６（ａ）〜（ｃ）は、本発明の第５の実施の形態に係る半導体装置５００の製造工程を示す断面図である。
【０１２０】
まず、図１３（ａ）に示したグラフェン膜１４３ｂを形成するまでの工程を第４の実施の形態と同様に行う。ただし、コンタクト層絶縁膜２中にコンタクト３を形成する。
【０１２１】
次に、図１６（ａ）に示すように、配線溝８を埋めるようにグラフェン膜１４３ｂ上に芯材５４の材料膜である材料膜１５４を形成する。
【０１２２】
次に、図１６（ｂ）に示すように、配線溝８の外側の材料膜１５４、グラフェン膜１４３ｂ、触媒膜１４２ｂ、グラフェン膜１４３ａ、触媒膜１４２ａ、および下地膜１１１を、キャップ層７をストッパとして用いる平坦化処理により除去して、芯材５４、グラフェン層５３ａ、５３ｂ、触媒層５２ａ、５２ｂ、下地層１１を形成する。
【０１２３】
次に、図１６（ｃ）に示すように、触媒層５２ａ、５２ｂおよび芯材５４の露出した上面からグラフェンを成長させ、グラフェン層５３ｃを形成する。これにより、配線５０を得る。
【０１２４】
その後、配線５０および配線層絶縁膜５上に拡散防止膜６を形成する。これにより、図１５に示した半導体装置５００を得る。
【０１２５】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、グラフェン層５３ｃを形成することにより、グラフェン層５３ｃを形成せずにグラフェン層５３ａ、５３ｂのみを形成する場合と比較して、電子伝導に寄与するグラフェン層の数が増加する。これにより、配線抵抗を低減することができる。
【０１２６】
また、グラフェン層５３ｃを形成することにより、グラフェン層５３ａ、５３ｂの端部にグラフェン層５３ｃが連続する。グラフェン層が端面を持たず、配線５０の上面においても途切れなく連続するため、グラフェンの端面での電子散乱がなくなる。これにより、配線抵抗をより低減することができる。
【０１２７】
また、グラフェン層５３ｃを形成することにより、配線５０の上面にビア等を接続する場合、ビア等をグラフェン層に直接接続することが容易になる。
【０１２８】
また、グラフェン層５３ｃを形成することにより、グラフェン層５３ａ、５３ｂ、５３ｃが他の材料を介さずに電気的に接続されるため、配線抵抗をより低減することができる。
【０１２９】
なお、本実施の形態を第４の実施の形態と組み合わせてもよい。この場合、例えば、第４の実施の形態に示した工程において材料膜１４４、グラフェン膜１４３ｂ、触媒膜１４２ｂ、グラフェン膜１４３ａ、触媒膜１４２ａ、および下地膜１１１を平坦化処理により加工して配線４０を形成した後、芯材４４および触媒層４２ａ、４２ｂを触媒としてグラフェンを成長させ、本実施の形態のグラフェン層５３ｃに相当するグラフェン層を形成する。この場合、芯材２４はグラフェンの成長の触媒となる材料からなる。
【０１３０】
〔第６の実施の形態〕
第６の実施の形態は、グラフェン層が平面形状を有する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【０１３１】
（半導体装置の構成）
図１７は、本発明の第６の実施の形態に係る半導体装置６００の断面図である。
【０１３２】
半導体装置６００は、配線層絶縁膜５中に形成された配線６０と、コンタクト層絶縁膜２中に形成され、上層の配線６０と下層の導電部材１を電気的に接続するコンタクト６５と、配線６０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。
【０１３３】
配線６０は、下地層６１と、下地層６１上の触媒層６２ａと、触媒層６２ａ上のグラフェン層６３ａと、グラフェン層６３ａ上の触媒層６２ｂと、触媒層６２ｂ上のグラフェン層６３ｂと、グラフェン層６３ｂ上の保護膜６７とを含む。
【０１３４】
下地層６１、触媒層６２ａ、６２ｂ、グラフェン層６３ａ、６３ｂ、および保護膜６７は、それぞれ平面形状を有する。なお、下地層６１、触媒層６２ａ、６２ｂ、およびグラフェン層６３ａ、６３ｂは、それぞれ第１の実施の形態の下地層１１、触媒層１２、およびグラフェン層１３と同様の材料からなる。また、保護膜６７は、第２の実施の形態の保護膜２７と同様の材料からなる。
【０１３５】
触媒層６２ａの材料と、触媒層６２ｂの材料は同一でも異なってもよい。
【０１３６】
また、グラフェン層は３層以上形成されてもよい。この場合にも、各グラフェン層の間には触媒層が形成される。また、グラフェン層は１層だけ形成されてもよい。この場合、触媒層６２ｂおよびグラフェン層６３ｂは形成されない。
【０１３７】
触媒層６２ａ、６２ｂは、均一なグラフェンを形成するために、途切れのない連続膜であることが好ましく、また、０．５ｎｍ以上の厚さを有することが好ましい。
【０１３８】
グラフェン層６３ａ、６３ｂは、１〜数十層のグラフェンからなる。グラフェン層６３ａは触媒層６２ａを触媒として成長するグラフェンからなり、グラフェン層６３ｂは触媒層６２ｂを触媒として成長するグラフェンからなる。
【０１３９】
コンタクト６５は、配線６０を垂直方向に貫通するように形成される。このため、コンタクト６５はグラフェン層６３ａ、６３ｂに直接接続される。コンタクト６５は、第１の実施の形態のコンタクト３と同様の材料からなる。
【０１４０】
以下に、本実施の形態に係る半導体装置６００の製造方法の一例を示す。
【０１４１】
（半導体装置の製造）
図１８（ａ）〜（ｄ）は、本発明の第６の実施の形態に係る半導体装置６００の製造工程を示す断面図である。
【０１４２】
まず、図１８（ａ）に示すように、導電部材１上にコンタクト層絶縁膜２、下地層６１の材料膜である下地膜１６１、触媒層６２ａの材料膜である触媒膜１６２ａ、グラフェン層６３ａの材料膜であるグラフェン膜１６３ａ、触媒層６２ｂの材料膜である触媒膜１６２ｂ、グラフェン層６３ｂの材料膜であるグラフェン膜１６３ｂ、および保護膜６７を形成する。
【０１４３】
次に、図１８（ｂ）に示すように、例えば、リソグラフィ法とＲＩＥ法の組み合わせにより、下地膜１６１、触媒膜１６２ａ、グラフェン膜１６３ａ、触媒膜１６２ｂ、およびグラフェン膜１６３ｂをパターニングし、それぞれ下地層６１、触媒層６２ａ、グラフェン層６３ａ、触媒層６２ｂ、およびグラフェン層６３ｂに加工する。これにより、配線６０を得る。なお、配線６０の両側面における、パターニングにより露出したグラフェン層６３ａ、６３ｂの端部に終端処理を行うことが好ましい。
【０１４４】
次に、図１８（ｃ）に示すように、例えば、ＣＶＤ法とＣＭＰ法の組み合わせにより配線層絶縁膜５を形成した後、例えば、リソグラフィ法とＲＩＥ法の組み合わせにより、グラフェン層６３ｂ、触媒層６２ｂ、グラフェン層６３ａ、触媒層６２ａ、下地層６１、およびコンタクト層絶縁膜２中にコンタクトホール６６を形成する。なお、配線層絶縁膜５にＣＭＰ法による平坦化処理を施す際に、保護膜６７をストッパとして用いることができる。
【０１４５】
次に、図１８（ｄ）に示すように、コンタクト６５の材料膜をＣＶＤ法等によりコンタクトホール６６に埋め込み、コンタクトホール６６の外側の材料膜を平坦化処理により除去することにより、コンタクト６５を形成する。なお、コンタクトホール６６の材料膜に平坦化処理を施す際に、保護膜６７をストッパとして用いることができる。
【０１４６】
なお、配線層絶縁膜５の絶縁材料を堆積させた後、平坦化処理を施す前に、コンタクトホール６６の形成およびコンタクト６５の材料膜の埋め込みを行ってもよい。この場合、平坦化処理により、保護膜６７より上側の余剰なコンタクト６５の材料膜および配線層絶縁膜５の絶縁材料が除去される。
【０１４７】
その後、配線６０および配線層絶縁膜５上に拡散防止膜６を形成する。これにより、図１７に示した半導体装置６００を得る。
【０１４８】
（第６の実施の形態の効果）
本発明の第６の実施の形態によれば、配線６０の伝導層となるグラフェン層６３ａ、６３ｂを形成することにより、配線６０の電気抵抗を低減することができる。
【０１４９】
また、配線６０はＲＩＥ法によりパターン形成されるため、配線６０が屈折部を含むパターンを有する場合であっても、屈折部においてグラフェン層６３ａ、６３ｂが容易に連続性を保つことができ、屈折部における電気抵抗の上昇を抑えることができる。
【０１５０】
また、配線６０はグラフェン層６３ａ、６３ｂの２層の電子伝導に寄与するグラフェン層を含むため、平面形状の単層のグラフェン層を配線層として用いる場合と比較して、配線の幅を広げずに配線の電気抵抗を低減することができる。
【０１５１】
〔第７の実施の形態〕
第７の実施の形態は、グラフェン層が配線の側面にも形成される点において、第６の実施の形態と異なる。なお、第６の実施の形態と同様の点については、説明を省略または簡略化する。
【０１５２】
（半導体装置の構成）
図１９は、本発明の第７の実施の形態に係る半導体装置７００の断面図である。
【０１５３】
半導体装置７００は、配線層絶縁膜５中に形成された配線７０と、コンタクト層絶縁膜２中に形成され、上層の配線７０と下層の導電部材１を電気的に接続するコンタクト３と、配線７０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。
【０１５４】
配線７０は、下地層７１と、下地層７１上の触媒層７２ａと、触媒層７２ａ上のグラフェン層７３ａと、グラフェン層７３ａ上の触媒層７２ｂと、触媒層７２ｂ上のグラフェン層７３ｂと、グラフェン層７３ｂ上の保護膜７７と、触媒層７２ａ、７２ｂおよびグラフェン層７３ａ、７３ｂの両側面のグラフェン層７３ｃとを含む。
【０１５５】
下地層７１、触媒層７２ａ、７２ｂ、グラフェン層７３ａ、７３ｂ、および保護膜７７は、それぞれ第６の実施の形態の下地層６１、触媒層６２ａ、６２ｂ、グラフェン層６３ａ、６３ｂ、および保護膜６７と同様の材料からなり、同様の形状を有する。
【０１５６】
また、グラフェン層は３層以上形成されてもよい。この場合にも、各グラフェン層の間には触媒層が形成される。
【０１５７】
グラフェン層７３ｃは、触媒層７２ａ、７２ｂを触媒として、触媒層７２ａ、７２ｂの側面から成長するグラフェンからなる。グラフェン層７３ａ、７３ｂ、７３ｃは、電気的に接続される。
【０１５８】
コンタクト３は、第１の実施の形態のコンタクト３と同様のものである。
【０１５９】
以下に、本実施の形態に係る半導体装置７００の製造方法の一例を示す。
【０１６０】
（半導体装置の製造）
図２０（ａ）〜（ｃ）は、本発明の第７の実施の形態に係る半導体装置７００の製造工程を示す断面図である。
【０１６１】
まず、導電部材１上にコンタクト３を含むコンタクト層絶縁膜２を形成し、その上に下地層７１の材料膜、触媒層７２ａの材料膜、グラフェン層７３ａの材料膜、触媒層７２ｂの材料膜、およびグラフェン層７３ｂの材料膜を形成する。
【０１６２】
次に、図２０（ａ）に示すように、例えば、リソグラフィ法とＲＩＥ法の組み合わせにより、下地層７１の材料膜、触媒層７２ａの材料膜、グラフェン層７３ａの材料膜、触媒層７２ｂの材料膜、およびグラフェン層７３ｂの材料膜をパターニングし、それぞれ下地層７１、触媒層７２ａ、グラフェン層７３ａ、触媒層７２ｂ、およびグラフェン層７３ｂに加工する。また、保護膜７７も同時にパターニングされる。
【０１６３】
次に、図２０（ｂ）に示すように、触媒層７２ａ、７２ｂの側面からグラフェンを成長させ、触媒層７２ａ、７２ｂおよびグラフェン層７３ａ、７３ｂの両側面にグラフェン層７３ｃを形成する。これにより、配線７０を得る。
【０１６４】
なお、グラフェン層７３ｃがパターニングにより露出したグラフェン層７３ａ、７３ｂの端部を塞ぐように形成されるため、グラフェン層７３ａ、７３ｂに終端処理を施さなくてもよい。
【０１６５】
次に、図２０（ｃ）に示すように、例えば、ＣＶＤ法によりコンタクト層絶縁膜２および配線７０上に絶縁材料を体積させた後、これをＣＭＰ法等を用いて平坦化することにより、配線層絶縁膜５を形成する。なお、配線層絶縁膜５にＣＭＰ法による平坦化処理を施す際に、保護膜７７をストッパとして用いることができる。
【０１６６】
その後、配線７０および配線層絶縁膜５上に拡散防止膜６を形成する。これにより、図１９に示した半導体装置７００を得る。
【０１６７】
なお、グラフェン層７３ｂは、グラフェン層７３ｃと同時に形成されてもよい。すなわち、触媒層７２ｂの上面、および触媒層７２ａ、７２ｂの両側面からグラフェンを成長させて、グラフェン層７３ｂ、７３ｃを形成する。
【０１６８】
また、保護膜７７を触媒材料から形成することにより、保護膜７７上にもグラフェン層を形成することができる。グラフェン層７３ｃを形成する際に保護膜７７上に形成されるグラフェン層は、線層絶縁膜５に平坦化処理を施す際に除去されるが、平坦化処理後に再度グラフェンを成長させることにより、保護膜７７上にグラフェン層を残すことができる。保護膜７７上のグラフェン層は、グラフェン層７３ｃを介してグラフェン層７３ａ、７３ｂに接続される。
【０１６９】
また、配線層絶縁膜５を形成せずに、カバレッジの悪い条件（例えば、成膜レートが高い条件）でのＣＶＤ法により拡散防止膜６を形成してもよい。この場合、配線７０間にエアギャップが形成され、配線間の誘電率を低減することができる。また、配線層絶縁膜５を形成しないため、工程数を減らすことができる。
【０１７０】
さらに、この場合、配線層絶縁膜５を形成しないため、触媒材料からなる保護膜７７上にグラフェン層を形成した場合に、これが平坦化処理により除去されることがない。そのため、グラフェン層７３ｃを形成する際に同時に保護膜７７上に形成したグラフェン層を残すことができ、工程数を減らすことができる。
【０１７１】
（第７の実施の形態の効果）
本発明の第７の実施の形態によれば、グラフェン層７３ｃを形成することにより、グラフェン層７３ｃを形成せずにグラフェン層７３ａ、７３ｂのみを形成する場合と比較して、電子伝導に寄与するグラフェン層の数が増加する。これにより、配線抵抗を低減することができる。
【０１７２】
また、グラフェン層７３ｃを形成することにより、グラフェン層７３ａ、７３ｂの端部にグラフェン層７３ｃが連続する。グラフェン層が端面を持たず、配線７０の側面においても途切れなく連続するため、グラフェンの端面での電子散乱がなくなる。これにより、配線抵抗をより低減することができる。
【０１７３】
また、グラフェン層７３ｃを形成することにより、グラフェン層７３ａ、７３ｂ、７３ｃが他の材料を介さずに電気的に接続されるため、配線抵抗をより低減することができる。
【０１７４】
なお、本実施の形態を第６の実施の形態と組み合わせてもよい。この場合、例えば、第６の実施の形態に示した工程において配線６０を形成した後、配線６０の両側面に本実施の形態のグラフェン層７３ａに相当するグラフェン層を形成し、その後、コンタクトホール６６を形成すればよい。
【０１７５】
〔第８の実施の形態〕
第８の実施の形態は、１層の触媒層上にグラフェン層を形成する点において、第６の実施の形態と異なる。なお、第６の実施の形態と同様の点については、説明を省略または簡略化する。
【０１７６】
（半導体装置の構成）
図２１は、本発明の第８の実施の形態に係る半導体装置８００の断面図である。
【０１７７】
半導体装置８００は、配線層絶縁膜５中に形成された配線８０と、コンタクト層絶縁膜２中に形成され、上層の配線８０と下層の導電部材１を電気的に接続するコンタクト３と、配線８０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。
【０１７８】
配線８０は、触媒層８２と、触媒層８２の上面および側面上のグラフェン層８３とを含む。
【０１７９】
触媒層８２、グラフェン層８３は、それぞれ第６の実施の形態の触媒層６２ａ、６２ｂ、グラフェン層６３ａ、６３ｂと同様の材料からなる。
【０１８０】
グラフェン層８３は、触媒層８２を触媒として、触媒層８２の上面および側面から成長するグラフェンからなる。
【０１８１】
以下に、本実施の形態に係る半導体装置８００の製造方法の一例を示す。
【０１８２】
（半導体装置の製造）
図２２（ａ）〜（ｃ）は、本発明の第８の実施の形態に係る半導体装置８００の製造工程を示す断面図である。
【０１８３】
まず、導電部材１上にコンタクト３を含むコンタクト層絶縁膜２を形成し、その上に触媒層８２の材料膜を形成する。
【０１８４】
次に、図２２（ａ）に示すように、例えば、リソグラフィ法とＲＩＥ法の組み合わせにより、触媒層８２の材料膜をパターニングし、触媒層８２に加工する。
【０１８５】
次に、図２２（ｂ）に示すように、触媒層８２の上面および側面からグラフェンを成長させ、グラフェン層８３を形成する。これにより配線８０が形成される。
【０１８６】
次に、図２２（ｃ）に示すように、例えば、ＣＶＤ法によりコンタクト層絶縁膜２および配線８０上に絶縁材料を体積させた後、これをＣＭＰ法等を用いて平坦化することにより、配線層絶縁膜５を形成する。このとき、触媒層８２の上面上のグラフェン層８３が平坦化処理により除去される。
【０１８７】
次に、図２２（ｄ）に示すように、再度、触媒層８２の上面からグラフェンを成長させ、触媒層８２の上面上にグラフェン層８３を形成する。
【０１８８】
その後、配線８０および配線層絶縁膜５上に拡散防止膜６を形成する。これにより、図２１に示した半導体装置８００を得る。
【０１８９】
また、配線層絶縁膜５を形成せずに、カバレッジの悪い条件でのＣＶＤ法により拡散防止膜６を形成してもよい。この場合、配線８０間にエアギャップが形成され、配線間の誘電率を低減することができる。また、配線層絶縁膜５を形成しないため、工程数を減らすことができる。
【０１９０】
さらに、この場合、配線層絶縁膜５を形成しないため、触媒層８２の上面上のグラフェン層８３が平坦化処理により除去されることがない。そのため、グラフェンの成長を再度行わなくてもよく、工程数を減らすことができる。
【０１９１】
（第８の実施の形態の効果）
本発明の第８の実施の形態によれば、触媒層８２をある程度の厚さに形成することにより、触媒層８２の上面および側面上にグラフェン層８３を形成することができる。これにより、配線抵抗を低減することができる。
【０１９２】
〔第９の実施の形態〕
第９の実施の形態は、配線がデュアルダマシン構造を有する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【０１９３】
（半導体装置の構成）
図２３は、本発明の第９の実施の形態に係る半導体装置９００の断面図である。
【０１９４】
半導体装置９００は、コンタクト層絶縁膜２および配線層絶縁膜５中に形成され、下層の導電部材１に電気的に接続されたデュアルダマシン構造を有する配線９０と、コンタクト層絶縁膜２と配線層絶縁膜５との間に形成されたエッチングストッパ膜４と、配線９０および配線層絶縁膜５上に形成された拡散防止膜６と、を有する。なお、エッチングストッパ層４は形成されなくてもよい。
【０１９５】
配線９０は、配線層絶縁膜５中に形成された配線領域９０ａと、コンタクト層絶縁膜２およびエッチングストッパ膜４中に形成されたコンタクト領域９０ｂを有する。
【０１９６】
配線領域９０ａは、芯材９４と、芯材９４の底面および両側面に接するグラフェン層９３と、グラフェン層９３の底面および両側面に接する触媒層９２と、触媒層９２の底面および両側面に接する下地層９１とを含む。また、下地層９１、触媒層９２、およびグラフェン層９３のみで配線領域９０ａ中の空隙が埋まる場合、または空隙が存在してもよい場合は、配線領域９０ａ中に芯材９４は形成されなくてもよい。
【０１９７】
コンタクト領域９０ｂも配線領域９０ａと同様に、芯材９４と、芯材９４の底面および両側面に接するグラフェン層９３と、グラフェン層９３の底面および両側面に接する触媒層９２と、触媒層９２の底面および両側面に接する下地層９１とを含む。また、下地層９１、触媒層９２、およびグラフェン層９３のみでコンタクト領域９０ｂ中の空隙が埋まる場合、または空隙が存在してもよい場合は、コンタクト領域９０ｂ中に芯材９４は形成されなくてもよい。
【０１９８】
下地層９１、触媒層９２、グラフェン層９３、および芯材９４は、それぞれ第１の実施の形態の下地層１１、触媒層１２、グラフェン層１３、および芯材１４と同様の材料からなる。
【０１９９】
以下に、本実施の形態に係る半導体装置９００の製造方法の一例を示す。
【０２００】
（半導体装置の製造）
図２４（ａ）〜（ｄ）は、本発明の第９の実施の形態に係る半導体装置９００の製造工程を示す断面図である。
【０２０１】
まず、図２４（ａ）に示すように、導電部材１上にコンタクト層絶縁膜２、エッチングストッパ膜４、配線層絶縁膜５、およびキャップ層７を形成する。なお、エッチングストッパ層４を形成しなくてもよい。
【０２０２】
次に、図２４（ｂ）に示すように、例えば、リソグラフィ法とＲＩＥ法の組み合わせにより、コンタクト層絶縁膜２およびエッチングストッパ膜４中にコンタクトホール９６ｂを形成し、配線層絶縁膜５およびキャップ層７中に配線溝９６ａを形成する。
【０２０３】
次に、図２４（ｃ）に示すように、下地層９１の材料膜である下地膜１９１、触媒層９２の材料膜である触媒膜１９２、グラフェン層９３の材料膜であるグラフェン膜１９３、および芯材９４の材料膜である材料膜１９４を、コンタクトホール９６ｂおよび配線溝９６ａを埋めるように形成する。
【０２０４】
次に、図２４（ｄ）に示すように、キャップ層７をストッパとして用いるＣＭＰ等の平坦化処理により、配線溝９６ａの外側の材料膜１９４、グラフェン膜１９３、触媒膜１９２、および下地膜１９１を除去し、芯材９４、グラフェン層９３、触媒層９２、および下地層９１を形成する。これにより、配線９０を得る。このとき、キャップ層７を除去せずに残してもよいが、配線間誘電率を低減するために除去することが好ましい。
【０２０５】
なお、平坦化処理後、配線９０の上面におけるグラフェン層９３の露出した端部に終端処理を行うことが好ましい。
【０２０６】
その後、ＣＶＤ法等により、配線９０および配線層絶縁膜５上に拡散防止膜６を形成する。
【０２０７】
（第９の実施の形態の効果）
本発明の第９の実施の形態によれば、配線９０の伝導層となるグラフェン層９３を形成することにより、配線９０の電気抵抗を低減することができる。
【０２０８】
また、配線９０が屈折部を含むパターンを有する場合であっても、屈折部においてグラフェン層９３を連続的に形成することが比較的容易であり、屈折部における電気抵抗の上昇を抑えることができる。
【０２０９】
また、本実施の形態を第３の実施の形態と組み合わせて、第３の実施の形態のグラフェン層３３ｂに相当するグラフェン層を配線９０に形成してもよい。また、第４の実施の形態と同様に、複数層のグラフェン層を形成してもよい。
【０２１０】
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０２１１】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０２１２】
１００、２００、３００、４００、５００、６００、７００、８００、９００  半導体装置、  １２、４２ａ、４２ｂ、５２ａ、５２ｂ、６２ａ、６２ｂ、７２ａ、７２ｂ、８２、９２  触媒層、  １３、３３ａ、３３ｂ、４３ａ、４３ｂ、５３ａ、５３ｂ、５３ｃ、６３ａ、６３ｂ、７３ａ、７３ｂ、７３ｃ、８３、９３  グラフェン層、  １４、２４、３４、４４、５４、９４  芯材
【図１】
0005395542.tif 000002
【図２】
0005395542.tif 000003
【図３】
0005395542.tif 000004
【図４Ａ】
0005395542.tif 000005
【図４Ｂ】
0005395542.tif 000006
【図５Ａ】
0005395542.tif 000007
【図５Ｂ】
0005395542.tif 000008
【図６】
0005395542.tif 000009
【図７】
0005395542.tif 000010
【図８】
0005395542.tif 000011
【図９】
0005395542.tif 000012
【図１０】
0005395542.tif 000013
【図１１Ａ】
0005395542.tif 000014
【図１１Ｂ】
0005395542.tif 000015
【図１２】
0005395542.tif 000016
【図１３】
0005395542.tif 000017
【図１４】
0005395542.tif 000018
【図１５】
0005395542.tif 000019
【図１６】
0005395542.tif 000020
【図１７】
0005395542.tif 000021
【図１８】
0005395542.tif 000022
【図１９】
0005395542.tif 000023
【図２０】
0005395542.tif 000024
【図２１】
0005395542.tif 000025
【図２２】
0005395542.tif 000026
【図２３】
0005395542.tif 000027
【図２４】
0005395542.tif 000028