(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成され、表面に凸部を有する第１導電型のエピタキシャル層と、
前記凸部を挟んで、前記エピタキシャル層表面に形成された第２導電型のウェル領域と、
前記ウェル領域表面において選択的に形成された、第１導電型のソース領域と、
少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、
前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、
前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、
前記エピタキシャル層は、前記凸部における上方の領域が、その下方の領域よりも低濃度であり、
前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される、
半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に形成され、表面に凸部を有する第１導電型のエピタキシャル層と、
前記凸部を挟んで、前記エピタキシャル層表面に形成された第２導電型のウェル領域と、
前記ウェル領域表面において選択的に形成された、第１導電型のソース領域と、
少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、
前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、
前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、
前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備える、
半導体装置。
【請求項３】
前記エピタキシャル層は、前記凸部における上方の領域が、その下方の領域よりも低濃度である、
請求項２に記載の半導体装置。
【請求項４】
前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される、
請求項３に記載の半導体装置。
【請求項５】
前記凸部上面と前記ゲート絶縁膜との間に、第２導電型領域をさらに備える、
請求項１に記載の半導体装置。
【請求項６】
前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備える、
請求項１に記載の半導体装置。
【請求項７】
前記ゲート絶縁膜は、前記凸部側面に対応する領域の厚さが、前記ウェル領域表面を覆う領域の厚さよりも厚い、
請求項１から６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板は、ワイドバンドギャップ半導体からなる、
請求項１から７のうちのいずれか１項に記載の半導体装置。
【請求項９】
（ａ）第１導電型の半導体基板上に、表面に凸部を有する第１導電型のエピタキシャル層を形成する工程と、
（ｂ）前記凸部を挟んで、前記エピタキシャル層表面に第２導電型のウェル領域を形成する工程と、
（ｃ）前記ウェル領域表面において、第１導電型のソース領域を選択的に形成する工程と、
（ｄ）少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、
（ｅ）前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、
前記工程（ｄ）は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、
前記工程（ａ）は、前記凸部における上方の領域が、その下方の領域よりも低濃度となるように前記エピタキシャル層を形成する工程であり、
前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される、
半導体装置の製造方法。
【請求項１０】
（ａ）第１導電型の半導体基板上に、表面に凸部を有する第１導電型のエピタキシャル層を形成する工程と、
（ｂ）前記凸部を挟んで、前記エピタキシャル層表面に第２導電型のウェル領域を形成する工程と、
（ｃ）前記ウェル領域表面において、第１導電型のソース領域を選択的に形成する工程と、
（ｄ）少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、
（ｅ）前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、
前記工程（ｄ）は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、
（ｆ）前記工程（ｄ）の前に、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域を形成する工程をさらに備える、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＭＯＳＦＥＴにおけるＪＦＥＴ領域のゲート絶縁膜にかかる電界緩和、ゲート容量低減に関する。
【背景技術】
【０００２】
半導体装置を開示する特許文献１では、ドリフト領域の表面に溝（凸部）を形成し、溝の底部にｐ型ウェル領域を形成したものが示されている。また、溝の側面のゲート絶縁膜を他の部分より厚くしている。
【０００３】
このように構成することで、ＪＦＥＴ領域のゲート絶縁膜が溝の凸部の上側に配置され、ＭＯＳＦＥＴのオフ時、ドレイン側に高電圧が印加された際にＪＦＥＴ領域のゲート絶縁膜にかかる電界を抑制している。
【０００４】
また特許文献２では、平面型ＭＯＳＦＥＴにおいて、ＪＦＥＴ領域のゲート絶縁膜（酸化膜）を他の領域より厚くし、ＪＦＥＴ酸化膜にかかる電界を抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許４０４９０９５号公報
【特許文献２】特開２００９−３２９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１、２に示す半導体装置では、ＪＦＥＴ領域のゲート絶縁膜にかかる電界強度の抑制が未だ十分でないという問題があった。また、ゲート容量が大きくなり、高速動作が難しいという問題があった。
【０００７】
本発明は、このような問題点を解決するためになされたものであり、電界の強さを緩和し、ゲート容量を小さく抑えることが可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に関する半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成され、表面に凸部を有する第１導電型のエピタキシャル層と、前記凸部を挟んで、前記エピタキシャル層表面に形成された第２導電型のウェル領域と、前記ウェル領域表面において選択的に形成された、第１導電型のソース領域と、少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、前記エピタキシャル層は、前記凸部における上方の領域が、その下方の領域よりも低濃度であり、前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される。
また、本発明の別の態様に関する半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成され、表面に凸部を有する第１導電型のエピタキシャル層と、前記凸部を挟んで、前記エピタキシャル層表面に形成された第２導電型のウェル領域と、前記ウェル領域表面において選択的に形成された、第１導電型のソース領域と、少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備える。
【０００９】
また、本発明の一態様に関する半導体装置の製造方法は、（ａ）第１導電型の半導体基板上に、表面に凸部を有する第１導電型のエピタキシャル層を形成する工程と、（ｂ）前記凸部を挟んで、前記エピタキシャル層表面に第２導電型のウェル領域を形成する工程と、（ｃ）前記ウェル領域表面において、第１導電型のソース領域を選択的に形成する工程と、（ｄ）少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、（ｅ）前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、前記工程（ｄ）は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、前記工程（ａ）は、前記凸部における上方の領域が、その下方の領域よりも低濃度となるように前記エピタキシャル層を形成する工程であり、前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定される。
また、本発明の別の態様に関する半導体装置の製造方法は、（ａ）第１導電型の半導体基板上に、表面に凸部を有する第１導電型のエピタキシャル層を形成する工程と、（ｂ）前記凸部を挟んで、前記エピタキシャル層表面に第２導電型のウェル領域を形成する工程と、（ｃ）前記ウェル領域表面において、第１導電型のソース領域を選択的に形成する工程と、（ｄ）少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、（ｅ）前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、前記工程（ｄ）は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、（ｆ）前記工程（ｄ）の前に、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域を形成する工程をさらに備える。
【発明の効果】
【００１０】
本発明の一態様に関する半導体装置によれば、第１導電型の半導体基板と、前記半導体基板上に形成され、表面に凸部を有する第１導電型のエピタキシャル層と、前記凸部を挟んで、前記エピタキシャル層表面に形成された第２導電型のウェル領域と、前記ウェル領域表面において選択的に形成された、第１導電型のソース領域と、少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、前記エピタキシャル層は、前記凸部における上方の領域が、その下方の領域よりも低濃度であり、前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定されることにより、ＪＦＥＴ領域のゲート絶縁膜にかかる電界をより抑えることができ、ゲート容量も低減できる。
また、本発明の別の態様に関する半導体装置によれば、第１導電型の半導体基板と、前記半導体基板上に形成され、表面に凸部を有する第１導電型のエピタキシャル層と、前記凸部を挟んで、前記エピタキシャル層表面に形成された第２導電型のウェル領域と、前記ウェル領域表面において選択的に形成された、第１導電型のソース領域と、少なくとも前記凸部および前記ウェル領域表面を覆って形成されたゲート絶縁膜と、前記凸部に対応する前記ゲート絶縁膜上に形成された、ゲート電極とを備え、前記ゲート絶縁膜は、前記凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚く、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域をさらに備えることにより、ＪＦＥＴ領域のゲート絶縁膜にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００１１】
また、本発明の一態様に関する半導体装置の製造方法によれば、（ａ）第１導電型の半導体基板上に、表面に凸部を有する第１導電型のエピタキシャル層を形成する工程と、（ｂ）前記凸部を挟んで、前記エピタキシャル層表面に第２導電型のウェル領域を形成する工程と、（ｃ）前記ウェル領域表面において、第１導電型のソース領域を選択的に形成する工程と、（ｄ）少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、（ｅ）前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、前記工程（ｄ）は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、前記工程（ａ）は、前記凸部における上方の領域が、その下方の領域よりも低濃度となるように前記エピタキシャル層を形成する工程であり、前記凸部における前記上方の領域と前記下方の領域との境界は、前記ウェル領域表面より下方、かつ、前記ソース領域底面より上方に規定されることにより、ＪＦＥＴ領域のゲート絶縁膜にかかる電界をより抑えることができ、ゲート容量も低減できる。
また、本発明の別の態様に関する半導体装置の製造方法によれば、（ａ）第１導電型の半導体基板上に、表面に凸部を有する第１導電型のエピタキシャル層を形成する工程と、（ｂ）前記凸部を挟んで、前記エピタキシャル層表面に第２導電型のウェル領域を形成する工程と、（ｃ）前記ウェル領域表面において、第１導電型のソース領域を選択的に形成する工程と、（ｄ）少なくとも前記凸部および前記ウェル領域表面を覆って、ゲート絶縁膜を形成する工程と、（ｅ）前記凸部に対応する前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備え、前記工程（ｄ）は、前記ゲート絶縁膜を、前記凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であり、（ｆ）前記工程（ｄ）の前に、前記凸部上面と前記ゲート絶縁膜との間に、半絶縁性領域を形成する工程をさらに備えることにより、ＪＦＥＴ領域のゲート絶縁膜にかかる電界をより抑えることができ、ゲート容量も低減できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる半導体装置の構造断面図である。
【図２】実施の形態１にかかる半導体装置の構造断面図である。
【図３】実施の形態１にかかる半導体装置の構造断面図である。
【図４】実施の形態１にかかる半導体装置の構造断面図である。
【図５】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図６】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図７】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図８】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図９】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１０】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１１】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１２】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１３】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１４】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１５】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１６】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１７】実施の形態１にかかる半導体装置の製造工程を示す図である。
【図１８】実施の形態２にかかる半導体装置の構造断面図である。
【図１９】実施の形態２にかかる半導体装置の製造工程を示す図である。
【図２０】実施の形態２にかかる半導体装置の製造工程を示す図である。
【図２１】実施の形態２にかかる半導体装置の製造工程を示す図である。
【図２２】実施の形態２にかかる半導体装置の製造工程を示す図である。
【図２３】実施の形態２にかかる半導体装置の製造工程を示す図である。
【図２４】実施の形態２にかかる半導体装置の製造工程を示す図である。
【図２５】前提技術にかかる半導体装置の構造断面図である。
【図２６】前提技術にかかる半導体装置の構造断面図である。
【発明を実施するための形態】
【００１３】
＜Ａ．実施の形態１＞
まず、本発明にかかる半導体装置の前提となる技術について説明する。
【００１４】
図２５に示すように、本発明の前提となる半導体装置は、第１導電型（例えばＮ型）の半導体基板１上にドリフト層である第１導電型のエピタキシャル層２が形成され、このエピタキシャル層２は、溝と溝とに挟まれた凸部を有している。
【００１５】
エピタキシャル層２の凸部を挟んで、エピタキシャル層２の溝の表面に第２導電型のウェル領域３が形成され、さらにウェル領域３の表面には、第１導電型のソース領域４が選択的に形成されている。そして、ソース領域４に隣接して、コンタクト領域５が、エピタキシャル層２表面に形成されている。
【００１６】
図に示すように、凸部を含むエピタキシャル層２の表面を覆って、ゲート絶縁膜２２が形成され、エピタキシャル層２の凸部を中心とした領域に対応して、ゲート絶縁膜２２上にゲート電極７が配置される。
【００１７】
ゲート電極７の上に、層間絶縁膜８を介してソース電極９が形成される。半導体基板１のエピタキシャル層２が形成された側とは反対側の面には、ドレイン電極１０が形成される。
【００１８】
このような構造にすることにより、ＪＦＥＴ領域のゲート絶縁膜２２は、凸部の上面を覆って配置されるので、ＭＯＳＦＥＴのオフ時にドレイン側に高電圧が印加された場合、ＪＦＥＴ領域のゲート絶縁膜２２にかかる電界を抑制することができる。しかし図２５の領域Ｘでは、電界の抑制が十分ではない。
【００１９】
図２６に示す半導体装置は、図２５に示す半導体装置と構造はほとんど同じであるが、図２５に示す場合と異なり、エピタキシャル層２０は凸部を有していない。すなわち、エピタキシャル層２０の表面と、ウェル領域３、ソース領域４を形成した表面との高さが同じである。また、図２５に示す場合と異なり、ゲート絶縁膜２１は、ウェル領域３、ソース領域４が形成されない領域、すなわちゲート電極７の直下に対応する領域において、他の領域よりも厚く形成される。
【００２０】
このような構造にすることにより、ＪＦＥＴ領域のゲート絶縁膜２１は他の領域よりも厚くなるので、ＪＦＥＴ領域のゲート絶縁膜２１にかかる電界を抑制することができる。しかし図２６の領域Ｙでは、電界の抑制が十分ではない。
【００２１】
以下に示す実施の形態では、上記のような問題を解決し、電界の強さを緩和し、ゲート容量を小さく抑えた半導体装置について詳細に述べる。
【００２２】
＜Ａ−１．構成＞
図１に示すのは、実施の形態１にかかる半導体装置の構造断面図である。ゲート絶縁膜６は、エピタキシャル層２の凸部の上面に対応する領域が、他の領域より厚く形成されていることが望ましい。
【００２３】
図示するように、エピタキシャル層２は凸部を有しているので、凸部を挟んで形成されるウェル領域３の端部と、強い電界が生じる凸部上面の端部との距離が大きくなり、電界を緩和する効果がある。また、ＪＦＥＴ領域のエピタキシャル層２が凸部となっていることで上方に突き出し、結果としてゲート容量がより低減され、高速動作が可能となる。
【００２４】
さらに、凸部の側面のゲート絶縁膜６の厚さも、ウェル領域３表面を覆う領域の厚さよりも厚くすることが可能である。この場合には、凸部上面の端部での電界をより低減でき、ゲート容量もより小さくすることができる。
【００２５】
ここで、凸部の深さは０．１〜０．５μｍ程度が望ましく、凸部の幅（ＪＦＥＴ領域の幅）は１〜５μｍ程度が望ましい。よってその場合には、凸部の側面より凸部の上面の方が面積が大きくなる。このため、側面のゲート絶縁膜６を厚くするより、上面のゲート絶縁膜６を厚くした方がゲート容量低減の効果が大きい。
【００２６】
図２および３は、図１に示すような本実施の形態１にかかる半導体装置において、２段階の不純物濃度を有するエピタキシャル層２３を採用した場合の構造断面図である。その他の構造については、図１に示す場合と同様であるので、詳細な説明は省略する。なお、図２のゲート絶縁膜６は、図１のゲート絶縁膜６と同様に凸部上面が他の領域よりも厚く形成されているが、図２５のゲート絶縁膜２２のように、凸部上面の厚さが、他の領域と同じ程度であってもよい。
【００２７】
図２および３に示す半導体装置において、第１導電型のエピタキシャル層２３の不純物濃度は、凸部上方の領域が、その下方の領域における不純物濃度よりも低くなっている。低濃度領域となる境界は、図２に点線で示す位置であり、図３に詳細を示すように、ウェル領域３表面（上方の一点鎖線）よりも下方、かつ、ソース領域４底面（下方の一点鎖線）より上方に規定されることが望ましい。
【００２８】
このように、境界より上方でエピタキシャル層２３の不純物濃度を低くすることで、凸部上面側において空乏層が広がりやすくなり、ＪＦＥＴ領域のゲート絶縁膜６にかかる電界が抑制される。
【００２９】
また、境界がウェル領域３表面より下方になることで、図３に示す領域Ｚにかかる電界を抑制できる。さらに、ソース領域４底面より上方にすることで、ＪＦＥＴ抵抗の増大を抑制できる。
【００３０】
図４は、本実施の形態１にかかる半導体装置の構造について、部分的に示したものである。
【００３１】
例えば半導体基板としてＳｉＣ基板を採用し、六方晶のＳｉＣを用いる場合、基板の面方位を図４に示すように、凸部が形成されない領域のエピタキシャル層２表面が（０００１）Ｓｉ面になるようにする。このように形成することにより、ゲート絶縁膜６を熱酸化で形成した際、熱酸化速度の異方性から、凸部の側面の方が凸部が形成されない領域より酸化膜が大きくなる。
【００３２】
尚、基板の面方位は（０００１）Ｓｉ面から数度傾いても良い。市販されている基板は通常、４度ないし８度のオフ角があるが、この程度の傾きであれば、凸部が形成されない領域と凸部の側面との熱酸化速度の異方性が十分確保できるため、実現可能である。
【００３３】
熱酸化速度の異方性により凸部の側面の熱酸化膜が凸部が形成されない領域の熱酸化膜より厚くなり、ＪＦＥＴ領域のゲート酸化膜にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００３４】
なお、図４においてはエピタキシャル層２を用いた構造を示しているが、エピタキシャル層２３を用いることも可能である。
【００３５】
＜Ａ−２．製造方法＞
図５〜１２に本実施の形態１に係る半導体装置の製造方法を示す。なお、以下では、半導体基板の一例としてワイドバンドギャップ半導体としてＳｉＣ基板を用いる。
【００３６】
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層２３、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する（図５参照）。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。
【００３７】
さらにエピタキシャル層２３の上面に、高濃度イオン注入層２４を形成する（図６参照）。ここで高濃度イオン注入層２４とは、注入されたイオンの体積密度が１×１０20ｃｍ-3以上になるものであり、イオンが注入された例えばＳｉＣは、アモルファス化していることが特徴である。また、高濃度イオン注入層２４の厚さは、後述のゲート絶縁膜６の厚さよりも厚くする必要がある。これにより、後述する増速酸化で形成される絶縁膜厚を、それ以外の領域のゲート絶縁膜６より厚くすることができる。
【００３８】
次にマスク２５を用いてエッチングを行い、エピタキシャル層２３表面に凸部を形成する。このとき凸部は、その高さが高濃度イオン注入層２４の厚さよりも高くなるように形成し（図７参照）、エピタキシャル層２３の不純物濃度が変更される境界よりも浅い位置までエッチングする。
【００３９】
同じマスク２５を用いて、エピタキシャル層２３の凸部が形成されない領域に、イオン注入により第２導電型のウェル領域３、例えばｐウェル領域を形成する（図８参照）。このときウェル領域３は、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成する。
【００４０】
マスク２９とイオン注入とによって、ウェル領域３内にソース領域４を形成する（図９参照）。このときソース領域４は、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成する。
【００４１】
さらにマスク３０を用いてコンタクト領域５を形成し（図１０参照）、図には示していない終端部の電界緩和領域を形成した後に活性化アニール処理を行い、ウェル領域３、ソース領域４、コンタクト領域５の各イオン注入領域の活性化を行う。この時、高濃度イオン注入層２４は、結晶欠陥が完全には回復しないようにする。
【００４２】
エピタキシャル層２３、ウェル領域３、ソース領域４、コンタクト領域５を覆ってゲート絶縁膜６を熱酸化で形成すると、凸部上面にある高濃度イオン注入層２４に結晶欠陥が残っているため、結晶欠陥がない領域よりも酸化速度が速くなる（増速酸化）。このため、凸部の形成されない領域のゲート絶縁膜６よりも、凸部上面のゲート絶縁膜６を厚く形成することができる（図１１参照）。
【００４３】
ゲート絶縁膜６形成後は、一般的なＭＯＳＦＥＴ製造方法と同様にｐｏｌｙ−Ｓｉなどのゲート電極７、層間絶縁膜８、ＮｉやＡｌなどのソース電極９、Ｎｉなどのドレイン電極１０を形成することにより所望の半導体装置が製造できる（図１２参照）。
【００４４】
なお、図１２までの製造方法においては、エピタキシャル層２３を用いた場合を示しているが、エピタキシャル層２を用いることも可能である。
【００４５】
凸部上面に対応するゲート絶縁膜６を厚くすることにより、凸部上面の角で電界が強くなることを抑制できる。またゲート絶縁膜６の厚さが厚くなることで、ゲート容量を低減することができ、高速動作を行うことが可能となる。
【００４６】
さらに凸部の側面のゲート絶縁膜６厚も、凸部が形成されない領域より厚くすることにより、凸部上面の角の電界をより低減でき、ゲート容量もより小さくすることができる。なお、図５〜１２において、高濃度イオン注入層２４を酸素イオンで形成すると良い。この場合には、ＳｉＣ中に酸素が入ることで増速酸化によって形成される絶縁膜（熱酸化膜）の品質が向上し、絶縁破壊耐量が大きくなる。また、高濃度イオン注入層２４を窒素イオンで形成してもよい。ＳｉＣ中に窒素が入ると、熱酸化時に界面に窒素が取り込まれるため界面準位を低減できる。このため、ＭＯＳＦＥＴのチャネル移動度が向上し、オン抵抗を低減できる。
【００４７】
また、図１３〜１７に本実施の形態１に係る半導体装置の製造方法の変形例を示す。基本フローは図５〜１２に示す製造方法と同様であるので、異なる工程を詳細に説明する。
【００４８】
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層３４、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する（図１３参照）。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。さらにその上面に、高濃度イオン注入層２４を形成する。
【００４９】
次にマスク３１を用いてエッチングを行い、エピタキシャル層３４表面に凸部を形成する（図１４参照）。このとき凸部は、その高さが高濃度イオン注入層２４の厚さよりも高くなるように形成し（図１４参照）、エピタキシャル層３４の不純物濃度が変更される境界よりも浅い位置までエッチングする。このとき、重ね合わせマーク２６も同時に形成する。
【００５０】
同じマスク３１を用いて、エピタキシャル層３４の凸部が形成されない領域（溝の領域）に、イオン注入により第２導電型のウェル領域３、例えばｐウェル領域を形成する（図１５参照）。このときウェル領域３は、エピタキシャル層３４の不純物濃度が変更される境界よりも深く形成する。また、重ね合わせマーク２６にもイオンを注入する。
【００５１】
マスク３２とイオン注入とによって、ウェル領域３内にソース領域４を形成する（図１６参照）。このときソース領域４は、エピタキシャル層３４の不純物濃度が変更される境界よりも深く形成する。
【００５２】
さらにマスク３３を用いてコンタクト領域５を形成する（図１７参照）。図には示していない終端部の電界緩和領域を形成した後に活性化アニール処理を行い、ウェル領域３、ソース領域４、コンタクト領域５の各イオン注入領域の活性化を行う。
【００５３】
このようにして半導体装置を形成することで、重ね合わせマーク２６を形成する工程を削減できるだけでなく、ウェル領域３とソース領域４の重ね合わせ精度を向上することができる。
【００５４】
なお、図１７までの製造方法においては、エピタキシャル層３４を用いた場合を示しているが、エピタキシャル層内に濃度差を設けない場合であってもよい。
【００５５】
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、第１導電型の半導体基板１と、半導体基板１上に形成され、表面に凸部を有する第１導電型のエピタキシャル層２３と、凸部を挟んで、エピタキシャル層２３表面に形成された第２導電型のウェル領域３と、ウェル領域３表面において選択的に形成された、第１導電型のソース領域４と、少なくとも凸部およびウェル領域３表面を覆って形成されたゲート絶縁膜６と、凸部に対応するゲート絶縁膜６上に形成された、ゲート電極７とを備え、ゲート絶縁膜６は、凸部上面に対応する領域の厚さが、他の領域の厚さよりも厚いことで、ＪＦＥＴ領域のゲート絶縁膜６が厚くなり、ＭＯＳＦＥＴのオフ時にゲート絶縁膜６にかかる電界を抑え、かつ、ゲート容量を低減することができる。
【００５６】
また、本発明にかかる実施の形態１によれば、半導体装置において、エピタキシャル層２３は、凸部における上方の領域が、その下方の領域よりも低濃度であることで、ＪＦＥＴ領域の空乏層が広がりやすくなり、ＪＦＥＴ領域のゲート絶縁膜６にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００５７】
また、本発明にかかる実施の形態１によれば、半導体装置において、凸部における上方の領域と下方の領域との境界は、ウェル領域３表面より下方、かつ、ソース領域４底面より上方に規定されることで、領域Ｚにかかる電界を抑制することができ、上方の低濃度の領域が深く形成されないため、ＪＦＥＴ抵抗の増加が少ない。
【００５８】
また、本発明にかかる実施の形態１によれば、半導体装置において、ゲート絶縁膜６は、凸部側面に対応する領域の厚さが、ウェル領域３表面を覆う領域の厚さよりも厚いことで、ＭＯＳＦＥＴのオフ時にゲート絶縁膜６にかかる電界をさらに抑え、かつ、ゲート容量を低減することができる。
【００５９】
また、本発明にかかる実施の形態１によれば、半導体装置の製造方法において、（ａ）第１導電型の半導体基板１上に、表面に凸部を有する第１導電型のエピタキシャル層２３を形成する工程と、（ｂ）凸部を挟んで、エピタキシャル層２３表面に第２導電型のウェル領域３を形成する工程と、（ｃ）ウェル領域３表面において、第１導電型のソース領域４を選択的に形成する工程と、（ｄ）少なくとも凸部およびウェル領域３表面を覆って、ゲート絶縁膜６を形成する工程と、（ｅ）凸部に対応するゲート絶縁膜６上に、ゲート電極７を形成する工程とを備え、工程（ｄ）は、ゲート絶縁膜６を、凸部上面に対応する領域の厚さが他の領域の厚さよりも厚くなるように形成する工程であることで、ＪＦＥＴ領域のゲート絶縁膜６が厚くなり、ＭＯＳＦＥＴのオフ時にゲート絶縁膜６にかかる電界を抑え、かつ、ゲート容量を低減することができる。
【００６０】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図１８に示すのは、実施の形態２にかかる半導体装置の構造断面図である。図１に示した構造に加えて、凸部上面とゲート絶縁膜６との間に、第２導電型領域２７あるいは半絶縁性領域２８を形成する。
【００６１】
このように形成することにより、ＪＦＥＴ領域の空乏層が広がりやすくなり、ＪＦＥＴ領域のゲート絶縁膜６にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００６２】
なお、図１８においては、エピタキシャル層２を用いた場合を示しているが、エピタキシャル層２３を用いることも可能である。
【００６３】
＜Ｂ−２．製造方法＞
図１９〜２１に、実施の形態２にかかる半導体装置の第１の製造方法を示す。基本フローは、実施の形態１の図５〜１２に示す製造方法と同様であるので、異なる工程を詳細に説明する。
【００６４】
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層２３、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。さらにその上面に、高濃度イオン注入層２４を形成するが（図１９参照）、この高濃度イオン注入層２４を形成する際に、高濃度イオン注入層２４の下に第２導電型領域２７を形成する。ここで、高濃度イオン注入層２４に注入するイオンと、第２導電型領域２７を形成する物質とが、同じイオンであってもよい。
【００６５】
次にマスクを用いてエッチングを行い、エピタキシャル層２３表面に凸部を形成する。このとき凸部は、その高さが高濃度イオン注入層２４と第２導電型領域２７の厚さよりも高くなるように形成し、エピタキシャル層２３の不純物濃度が変更される境界よりも浅い位置までエッチングする。
【００６６】
同じマスクを用いて、エピタキシャル層２３の凸部が形成されない領域に、イオン注入により第２導電型のウェル領域３、例えばｐウェル領域を形成する。このときウェル領域３は、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成する。
【００６７】
イオン注入を用いて、ウェル領域３内にソース領域４を、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成し、さらにコンタクト領域５を形成する。図には示していない終端部の電界緩和領域を形成した後に活性化アニール処理を行い、ウェル領域３、ソース領域４、コンタクト領域５の各イオン注入領域の活性化を行う。
【００６８】
エピタキシャル層２３、ウェル領域３、ソース領域４、コンタクト領域５、第２導電型領域２７を覆ってゲート絶縁膜６を熱酸化で形成すると、凸部上面にある高濃度イオン注入層２４に結晶欠陥が残っているため、結晶欠陥がない領域よりも酸化速度が速くなる（増速酸化）。このため、凸部の形成されない領域のゲート絶縁膜６よりも、凸部上面のゲート絶縁膜６を厚く形成することができる（図２０参照）。
【００６９】
さらに、一般的なＭＯＳＦＥＴ製造方法と同様にｐｏｌｙ−Ｓｉなどのゲート電極７、層間絶縁膜８、ＮｉやＡｌなどのソース電極９、Ｎｉなどのドレイン電極１０を形成することにより所望の半導体装置が製造できる（図２１参照）。第２導電型領域２７に注入するイオンとしては、ＡｌまたはＢを用いると良い。
【００７０】
なお、図２１においては、エピタキシャル層２３を用いた場合を示しているが、エピタキシャル層２を用いることも可能である。
【００７１】
このように形成することにより、ＪＦＥＴ領域の空乏層が広がりやすくなり、ＪＦＥＴ領域のゲート絶縁膜６にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００７２】
また、図２２〜２４に、実施の形態２にかかる半導体装置の第２の製造方法を示す。基本フローは、実施の形態１の図５〜１２に示す製造方法と同様であるので、異なる工程を詳細に説明する。
【００７３】
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層２３、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。さらにその上面に、高濃度イオン注入層２４を形成するが（図２２参照）、この高濃度イオン注入層２４を形成する際に、高濃度イオン注入層２４の下に半絶縁性領域２８を形成する。ここで、高濃度イオン注入層２４に注入するイオンと、半絶縁性領域２８を形成する物質とが、同じイオンであってもよい。
【００７４】
次にマスクを用いてエッチングを行い、エピタキシャル層２３表面に凸部を形成する。このとき凸部は、その高さが高濃度イオン注入層２４と半絶縁性領域２８の厚さよりも高くなるように形成し、エピタキシャル層２３の不純物濃度が変更される境界よりも浅い位置までエッチングする。
【００７５】
同じマスクを用いて、エピタキシャル層２３の凸部が形成されない領域に、イオン注入により第２導電型のウェル領域３、例えばｐウェル領域を形成する。このときウェル領域３は、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成する。
【００７６】
イオン注入を用いて、ウェル領域３内にソース領域４を、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成し、さらにコンタクト領域５を形成する。図には示していない終端部の電界緩和領域を形成した後に活性化アニール処理を行い、ウェル領域３、ソース領域４、コンタクト領域５の各イオン注入領域の活性化を行う。
【００７７】
エピタキシャル層２３、ウェル領域３、ソース領域４、コンタクト領域５、半絶縁性領域２８を覆ってゲート絶縁膜６を熱酸化で形成すると、凸部上面にある高濃度イオン注入層２４に結晶欠陥が残っているため、結晶欠陥がない領域よりも酸化速度が速くなる（増速酸化）。このため、凸部の形成されない領域のゲート絶縁膜６よりも、凸部上面のゲート絶縁膜６を厚く形成することができる（図２３参照）。
【００７８】
さらに、一般的なＭＯＳＦＥＴ製造方法と同様にｐｏｌｙ−Ｓｉなどのゲート電極７、層間絶縁膜８、ＮｉやＡｌなどのソース電極９、Ｎｉなどのドレイン電極１０を形成することにより所望の半導体装置が製造できる（図２４参照）。半絶縁性領域２８に注入するイオンとしては、Ｖを用いると良い。
【００７９】
このように形成することにより、ＪＦＥＴ領域の空乏層が広がりやすくなり、ＪＦＥＴ領域のゲート絶縁膜６にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００８０】
なお、図２４においては、エピタキシャル層２３を用いた場合を示しているが、エピタキシャル層２を用いることも可能である。
【００８１】
＜Ｂ−３．効果＞
本発明にかかる実施の形態２によれば、半導体装置において、凸部上面とゲート絶縁膜６との間に、第２導電型領域２７をさらに備えることで、ＪＦＥＴ領域の空乏層が広がりやすくなり、ＪＦＥＴ領域のゲート絶縁膜６にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００８２】
また、本発明にかかる実施の形態２によれば、半導体装置において、凸部上面とゲート絶縁膜６との間に、半絶縁性領域２８をさらに備えることで、ＪＦＥＴ領域の空乏層が広がりやすくなり、ＪＦＥＴ領域のゲート絶縁膜６にかかる電界をより抑えることができ、ゲート容量も低減できる。
【００８３】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【符号の説明】
【００８４】
１  半導体基板、２，２０，２３，３４  エピタキシャル層、３  ウェル領域、４  ソース領域、５  コンタクト領域、６，２１，２２  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、２４  高濃度イオン注入層、２５，２９〜３３  マスク、２６  重ね合わせマーク、２７  第２導電型領域、２８  半絶縁性領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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