(57)【特許請求の範囲】
【請求項１】
メモリをテストするＢＩＳＴ回路と、
複数のメモリをブロック化するメモリブロック化回路と、を備え、
前記ＢＩＳＴ回路は、
前記メモリのアドレスを含むアドレス信号を生成するアドレス生成回路と、
前記メモリに書き込む書き込みデータ及び前記書き込みデータに対応する期待値データを生成するデータ生成回路と、
前記メモリをイネーブル状態又はディセーブル状態に制御するチップイネーブル信号を生成するチップイネーブル信号生成回路と、
前記メモリの書き込み動作及び読み出し動作を制御する制御信号を生成する制御信号生成回路と、を有し、
前記メモリブロック化回路は、
前記複数のメモリと、
前記アドレス信号から前記複数のメモリのうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成し、且つ、前記複数のメモリからテスト対象のメモリを選択するメモリ選択信号を生成するアドレス変換回路と、
前記メモリ選択信号に基づいて、前記複数のメモリのうちテスト対象のメモリが出力するデータを選択して出力するメモリ出力選択回路と、を有する
ことを特徴とする半導体集積回路。
【請求項２】
前記メモリブロック化回路は、
前記メモリ出力選択回路が出力した出力データと前記期待値データとのビット毎の比較結果を出力するビット比較回路と、
前記比較結果に基づいて、テストの良否判定を実行し判定結果を出力する良否判定回路と、
前記良否判定回路の出力に接続され且つ前記複数のメモリにそれぞれ対応した複数の第１の記憶部を有し、前記メモリ選択信号に基づいて、前記テスト対象のメモリに対応した第１の記憶部に前記テスト対象のメモリの良否判定結果を保存する良否判定結果レジスタと、を有する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記メモリブロック化回路は、
前記比較結果に基づいて、メモリの不良を解析し、救済解析結果を生成して出力する救済解析回路と、
前記救済解析回路の出力に接続され且つ前記複数のメモリにそれぞれ対応した複数の第２の記憶部を有し、前記メモリ選択信号に基づいて、前記テスト対象のメモリに対応した第２の記憶部に前記テスト対象のメモリの救済解析結果を保存する救済解析結果レジスタと、を有する
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記良否判定結果レジスタに記憶された良否判定結果を、外部へ出力することを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記救済解析結果レジスタに記憶された救済解析結果を、外部へ出力することを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路に組み込まれたメモリデバイスに対して、組み込み自己テスト回路（ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路）を組み込み、製造テストにおいて故障を検出する方法がある。
【０００３】
この故障検出の方法には、書き込みデータと読み出したデータの比較を行い、故障の有無を判別する比較器型ＢＩＳＴや、読み出された結果をＢＩＳＴ回路内で圧縮し、圧縮した結果に基づいて、故障の有無を判別する圧縮器型ＢＩＳＴなどがある。
【０００４】
ＢＩＳＴ回路は半導体集積回路上に複数搭載され、それぞれが複数のメモリのテストを行うのが一般的である。このテストの際、一つのＢＩＳＴ回路で複数のメモリをテストするのに、全メモリを同時に並列テストする構成と、全メモリをひとつずつ順次テストする構成がある。
【０００５】
全メモリを同時に並列テストする構成では、すべてのメモリの出力に、それぞれ解析のための回路を持たねばならない問題がある。さらに、これら回路の追加により、回路の規模が増加する問題がある。
【０００６】
一方、全メモリをひとつずつ順次テストする構成では、一度にすべてのメモリをテストできず、各対象メモリのテスト時間の総和が、テストの実行に必要となる問題がある。
【０００７】
このように、上記のどちらの構成もＬＳＩ製造・テスト上の問題がある
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１２３１５９号公報
【特許文献２】特開２００９−１６３７９０号公報
【特許文献３】特開２００７−２５７６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
回路規模の増加を抑制しつつ、テスト時間の短縮を図ることが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【００１０】
実施例に従った半導体集積回路は、メモリをテストするＢＩＳＴ回路を備える。半導体集積回路は、複数のメモリをブロック化するメモリブロック化回路を備える。
【００１１】
前記ＢＩＳＴ回路は、前記メモリのアドレスを含むアドレス信号を生成するアドレス生成回路を有する。ＢＩＳＴ回路は、前記メモリに書き込む書き込みデータ及び前記書き込みデータに対応する期待値データを生成するデータ生成回路を有する。ＢＩＳＴ回路は、前記メモリをイネーブル状態又はディセーブル状態に制御するチップイネーブル信号を生成するチップイネーブル信号生成回路を有する。ＢＩＳＴ回路は、前記メモリの書き込み動作及び読み出し動作を制御する制御信号を生成する制御信号生成回路を有する。
【００１２】
前記メモリブロック化回路は、前記複数のメモリを有する。メモリブロック化回路は、前記アドレス信号から前記複数のメモリのうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成し、且つ、前記複数のメモリからテスト対象のメモリを選択するメモリ選択信号を生成するアドレス変換回路を有する。メモリブロック化回路は、前記メモリ選択信号に基づいて、前記複数のメモリのうちテスト対象のメモリが出力するデータを選択して出力するメモリ出力選択回路と、を有する。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施例１に係る半導体集積回路１００の構成の一例を示す図である。
【図２】図２は、図１に示すＢＩＳＴ回路１が複数のメモリブロック化回路２ａ、２ｂ、２ｃに対して、テストを並列に実行する場合の例を示すブロック図である。
【図３】図３は、図２に示すブロック化されたメモリとテスト時間との関係を示す概念図である。
【図４】図４は、実施例２に係る半導体集積回路２００の構成の一例を示す図である。
【図５】図５は、図４に示す半導体集積回路２００の構成の変形例を示す図である。
【発明を実施するための形態】
【００１４】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１５】
本実施例１では、一例として、二つの構成の異なるＳＲＡＭマクロをグループ化し、ＢＩＳＴ回路から一つのメモリとして扱えるようにした場合について説明する。
【００１６】
図１は、実施例１に係る半導体集積回路１００の構成の一例を示す図である。なお、図１では、一例として、メモリブロック化回路に２つのメモリ（ＳＲＡＭマクロ）が含まれる場合について記載しているが、さらに多くのメモリがメモリブロック化回路に含まれていてもよい。
【００１７】
図１に示すように、半導体集積回路１００は、メモリをテストするＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路１と、メモリブロック化回路２と、を備える。
【００１８】
図１の例では、１つのＢＩＳＴ回路が１つのメモリブロック化回路２をテストする例を示している。なお、後述のように、ＢＩＳＴ回路１は、複数のメモリブロック化回路２に対して、テストを並列に実行するようにしてもよい。
【００１９】
このＢＩＳＴ回路１は、データ生成回路１ａと、アドレス生成回路１ｂと、チップイネーブル信号生成回路１ｃと、制御信号生成回路１ｄと、テスト制御回路１ｅと、データ出力解析回路１ｆと、を有する。
【００２０】
アドレス生成回路１ｂは、メモリＭ１、Ｍ２のアドレスを含む一連のアドレス信号Ａｄｄを生成するようになっている。この一連のアドレス信号の或る決まった範囲が、それぞれメモリＭ１およびメモリＭ２をテストするフェイズに対応する。
【００２１】
データ生成回路１ａは、メモリＭ１、Ｍ２に書き込む書き込みデータ及び書き込みデータに対応する期待値データを生成するようになっている。
【００２２】
例えば、データ生成回路１ａは、各マクロ共通のデータとしてデータ入力を生成する。メモリマクロのデータ幅が異なる場合は、幅が大きい方に合わせたデータを生成し、幅が小さい方のマクロには、そのうちの一部を入力する。
【００２３】
なお、複数のメモリを並列してテストする場合は、データ生成回路１ａは、並列してテストするメモリマクロのデータ幅の合計に合わせたデータ幅のデータを生成する。
【００２４】
チップイネーブル信号生成回路１ｃは、メモリＭ１、Ｍ２をイネーブル状態又はディセーブル状態に制御するチップイネーブル信号を生成するようになっている。
【００２５】
制御信号生成回路１ｄは、メモリＭ１、Ｍ２の書き込み動作及び読み出し動作を制御する制御信号を生成するようになっている。
【００２６】
データ出力解析回路１ｆは、メモリブロック化回路２（メモリ出力選択回路ＤＳ）から出力されたデータと該期待値データとを比較して解析するようになっている。
【００２７】
テスト制御回路１ｅは、データ生成回路１ａ、アドレス生成回路１ｂ、チップイネーブル信号生成回路１ｃ、制御信号生成回路１ｄ、データ出力解析回路１ｆ、および、メモリブロック化回路２を制御して、メモリのテストを実行するようになっている。
【００２８】
また、図１に示すように、メモリブロック化回路２は、複数のメモリＭ１、Ｍ２と、アドレス変換回路Ａと、選択回路Ｂ、Ｃと、メモリ出力選択回路ＤＳと、を有する。
【００２９】
メモリＭ１、Ｍ２は、所定のデータを記憶する複数のメモリビット（セルアレイ）を含む。
【００３０】
メモリＭ１、Ｍ２は、該書き込みデータと、アドレスデータ（該アドレス入力信号）と、該制御信号とが、入力されるようになっている。なお、メモリには、その他ライトイネーブル信号やビットマスク信号などの入力があるが、図示していない。
【００３１】
メモリＭ１、Ｍ２は、書き込みデータ、アドレスデータおよび書き込みを指示する制御信号に応じて、書き込みデータを記憶し、また、アドレスデータおよび読み出しを指示する制御信号に応じて、記憶されたデータを読み出して出力するようになっている。
【００３２】
なお、メモリのアドレスは、例えば、メモリのビットセルのカラム方向のカラムアドレスおよびＩ／Ｏビット位置と、ロウ方向のロウアドレスと、を含む。すなわち、メモリの或る１つのビットセルが、ロウアドレス、カラムアドレス、および、Ｉ／Ｏビット位置により特定される。
【００３３】
なお、以下では、便宜上、メモリを、“Ｍ”と表記する場合がある。
【００３４】
また、選択回路Ｂ、Ｃは、テスト制御回路１ｅにより制御され、テスト時（ＢＩＳＴ実行モード選択時）には、テスト信号側（ＢＩＳＴ回路１の出力側）を選択して出力するようになっている。一方、選択回路Ｂ、Ｃは、通常時には、外部のシステムからのシステム信号側を選択して出力するようになっている。
【００３５】
アドレス変換回路Ａは、アドレス信号Ａｄｄから複数のメモリＭ１、Ｍ２のうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成するようになっている。すなわち、アドレス変換回路Ａは、アドレス生成回路１ｂが生成するアドレス信号Ａｄｄから、現在テストのフェイズにあるメモリマクロを判定し、そのメモリ用のアドレス信号を出力する。
【００３６】
さらに、アドレス変換回路Ａは、複数のメモリＭ１、Ｍ２からテスト対象のメモリを選択するメモリ選択信号Ｓｃを生成するようになっている。
【００３７】
なお、アドレス変換回路Ａは、必要に応じて、アドレス信号Ａｄｄにオフセットを与えるなど、アドレス生成回路１ｂが生成するアドレス信号Ａｄｄの範囲を最小化するような変換を行う。
【００３８】
メモリ出力選択回路ＤＳは、メモリ選択信号Ｓｃに基づいて、複数のメモリＭ１、Ｍ２のうちテスト対象のメモリ（現在テストされているメモリ）が出力するデータを選択して出力するようになっている。
【００３９】
このメモリ出力選択回路ＤＳのビット幅は、例えば、対象となる複数のメモリマクロのうち、データ幅が最も大きいものに合わせられる。
【００４０】
なお、複数のメモリを並列してテストする場合は、メモリ出力選択回路ＤＳのビット幅は、並列してテストするメモリマクロのデータ幅の合計に合わせられる。
【００４１】
既述のように、データ出力解析回路１ｆは、メモリ出力選択回路ＤＳから出力されたデータを解析するようになっている。
【００４２】
以上のように、メモリブロック化回路が複数の構成の異なるメモリをまとめることで、一つのメモリであるかのように扱うことが可能になる。
【００４３】
ここで、以上のような構成を有する半導体集積回路１００のテスト時の動作の一例について説明する。
【００４４】
例えば、メモリＭ１のテストフェイズでは、チップイネーブル信号によりメモリＭ１はイネーブル状態になり、アドレスはメモリＭ１に対して与えられる。そして、メモリＭ１はそのセルアレイに対して書き込みおよび読み出し動作を行う。
【００４５】
すなわち、複数のメモリＭ１、Ｍ２のうち、該チップイネーブル信号によりイネーブル状態にされたメモリであって、アドレス入力信号に対応するメモリＭ１のセルアレイに書き込みデータが書き込まれる。
【００４６】
そして、複数のメモリＭ１、Ｍ２のうち、該チップイネーブル信号によりイネーブル状態にされたメモリであって、アドレス入力信号に対応するメモリＭ１のセルアレイに記憶されたデータが読み出される。
【００４７】
そして、メモリ出力選択回路ＤＳは、メモリＭ１から読み出されたデータを、メモリ選択信号Ｓｃに基づいて、選択して出力する。
【００４８】
このメモリＭ１のテストフェイズの間、チップイネーブル信号によりメモリＭ２はディセーブル状態に固定され、メモリＭ２はそのセルアレイに対して書き込みおよび読み出し動作を行わないようになる。
【００４９】
すなわち、複数のメモリＭ１、Ｍ２のうち、該チップイネーブル信号によりディセーブル状態にされたメモリＭ２は、そのセルアレイに対して書き込みおよび読み出しが実行されない。
【００５０】
なお、複数のメモリを並列してテストする場合、例えば、メモリＭ１、Ｍ２のテストフェイズにおいて、チップイネーブル信号によりメモリＭ１、Ｍ２はイネーブル状態になり、アドレスはメモリＭ１、Ｍ２に対して与えられる。そして、メモリＭ１、Ｍ２はそのセルアレイに対して書き込みおよび読み出し動作を行う。
【００５１】
ここで、図２は、図１に示すＢＩＳＴ回路１が複数のメモリブロック化回路２ａ、２ｂ、２ｃに対して、テストを並列に実行する場合の例を示すブロック図である。また、図３は、図２に示すブロック化されたメモリとテスト時間との関係を示す概念図である。なお、図２においては、簡単のため、図１に示す選択回路Ｂ、Ｃが省略されている。
【００５２】
図２に示すように、ＢＩＳＴ回路１が複数のメモリブロック化回路２ａ、２ｂ、２ｃに対して、テストを並列に実行する。そして、各メモリブロック化回路２ａ、２ｂ、２ｃがメモリをブロック化し、その中で順次テストされる。
【００５３】
このように、複数のメモリブロック化回路間でのテストは並列に行えるので、テスト時間は全てを順次にする場合よりも短くできる（図３）。特に、一つのＢＩＳＴ回路でテストされる複数のメモリについて、テスト回路とテスト時間の最適な組み合わせを選択することができる。
【００５４】
以上のように、本実施例に係る半導体集積回路によれば、回路規模の増加を抑制しつつ、テスト時間の短縮を図ることができる。
【実施例２】
【００５５】
本実施例２においては、複数（ｎ個）のメモリＭ１〜Ｍｎに対するメモリブロック化回路の内部に、メモリの良否判定回路と救済解析回路（あるいは故障診断回路）を持つ構成例について、説明する。
【００５６】
ここで、図４は、実施例２に係る半導体集積回路２００の構成の一例を示す図である。なお、図４、図５において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００５７】
図４に示すように、半導体集積回路２００は、メモリをテストするＢＩＳＴ回路２０１と、メモリブロック化回路２０２と、を備える。
【００５８】
ＢＩＳＴ回路２０１は、データ出力解析回路１ｆが省略される以外は、実施例１のＢＩＳＴ回路１と同様の構成を有する。
【００５９】
メモリブロック化回路２０２は、実施例１と同様に、複数（ｎ個）のメモリＭ１〜Ｍｎと、アドレス変換回路Ａと、選択回路Ｂ、Ｃと、メモリ出力選択回路ＤＳと、を有する。
【００６０】
このメモリブロック化回路２００は、実施例１と比較して、取り込みレジスタ５と、救済解析回路６と、良否判定回路７と、ビット比較回路Ｘと、救済解析結果レジスタＹと、良否判定結果レジスタＺと、をさらに有する。
【００６１】
取り込みレジスタ５は、メモリ出力選択回路ＤＳが出力した出力データＤ１を保持し、出力するようになっている。
【００６２】
なお、取り込みレジスタ５のビット幅は、メモリ出力選択回路ＤＳのビット幅と同じく、例えば、テスト対象のメモリの最大ビット幅に設定される。
【００６３】
ビット比較回路Ｘは、該出力データＤ１と該期待値データＤ２とのビット毎の比較結果（不良情報）を良否判定回路７と救済解析回路６に、それぞれ出力するようになっている。
【００６４】
このビット比較回路Ｘは、複数（ｎ個）のメモリＭ１〜Ｍｎに共通して設けられている。このビット比較回路Ｘは、該出力データＤ１と該期待値データＤ２とが入力され、該比較結果を出力する複数（ｎ個）のＸＯＲ素子Ｘ１〜Ｘｎを含む。
【００６５】
良否判定回路７は、該比較結果に基づいて、テストの良否判定を実行し判定結果を出力するようになっている。
【００６６】
良否判定結果レジスタＺは、良否判定回路７の出力に接続され且つ複数（ｎ個）のメモリＭ１〜Ｍｎにそれぞれ対応した複数（ｎ個）の第１の記憶部（レジスタ）Ｚ１〜Ｚｎを有する。
【００６７】
この良否判定結果レジスタＺは、メモリ選択信号Ｓｃに基づいて、テスト対象のメモリ（例えば、メモリＭ１）に対応した第１の記憶部（例えば、第１の記憶部Ｚ１）にテスト対象のメモリ（例えば、メモリＭ１）の良否判定結果を保存するようになっている。
【００６８】
そして、良否判定結果レジスタＺは、メモリ選択信号Ｓｃに応じて、現在テスト対象のメモリインスタンスに対応する第１の記憶部に対してのみ、結果の更新を実行するようになっている。
【００６９】
救済解析回路６は、該比較結果に基づいて、メモリの不良を解析し、救済解析結果を生成して出力するようになっている。すなわち、この救済解析回路６は、現在テスト対象であるメモリのビットごとの不良情報から、メモリが救済可能であるかの判定と、救済可能であればその救済解データを生成し出力する。
【００７０】
救済解析結果レジスタＹは、救済解析回路６の出力に接続され且つ複数のメモリＭ１〜Ｍｎにそれぞれ対応した複数（ｎ個）の第２の記憶部（レジスタ）Ｙ１〜Ｙｎを有する。
【００７１】
この救済解析結果レジスタＹは、該メモリ選択信号Ｓｃに基づいて、テスト対象のメモリ（例えば、メモリＭ１）に対応した第２の記憶部（例えば、第２の記憶部Ｙ１）にテスト対象のメモリ（例えば、メモリＭ１）の救済解析結果を保存する。
【００７２】
すなわち、救済解析結果レジスタＹは、メモリ選択信号Ｓｃに応じて、現在テスト対象のメモリインスタンスに対応する第２の記憶部に対してのみ、結果の更新を実行するようになっている。
【００７３】
なお、救済解析回路６は、故障診断回路としての動作を行う構成としてもよい。この場合は、複数のメモリＭ１〜Ｍｎのテストを行いながら、この不良ビットの特定や、不良タイプの判定を、メモリマクロの実体ごとに求めることができる。この場合、救済解析結果レジスタＹが、テスト対象メモリの診断結果を保存することとなる。
【００７４】
メモリブロック化回路２０２は、上述の、良否判定結果レジスタＺに記憶された良否判定結果と救済解析結果レジスタに記憶された救済解析結果を、外部へシリアルおよびパラレルに出力するようになっている。
【００７５】
次に、以上のような構成を有する半導体記憶装置２００の動作の一例について説明する。なお、半導体記憶装置２００の動作のうち、実施例１と同様な構成の動作は、実施例１の既述の動作と同様である。
【００７６】
先ず、取り込みレジスタ５は、実施例１で説明したようにしてメモリ出力選択回路ＤＳが出力した出力データＤ１を保持し、出力する。
【００７７】
そして、ビット比較回路Ｘは、該出力データＤ１と該期待値データＤ２とのビット毎の比較結果（不良情報）を良否判定回路７と救済解析回路６に、それぞれ出力する。
【００７８】
そして、良否判定回路７は、該比較結果に基づいて、テストの良否判定を実行し判定結果を出力する。
【００７９】
そして、良否判定結果レジスタＺは、メモリ選択信号Ｓｃに応じて、現在テスト対象のメモリインスタンスに対応する第１の記憶部に対してのみ、結果の更新を実行する。
【００８０】
一方、救済解析回路６は、現在テスト対象であるメモリのビットごとの不良情報から、メモリが救済可能であるかの判定と、救済可能であればその救済解データを生成し出力する。
【００８１】
そして、救済解析結果レジスタＹは、メモリ選択信号Ｓｃに応じて、現在テスト対象のメモリインスタンスに対応する第２の記憶部に対してのみ、結果の更新を実行する。
【００８２】
全てのメモリインスタンスに対するテストが完了すると、良否判定結果および救済解析結果は、良否判定結果レジスタＺと救済解析結果レジスタＹに保存されていることになる。
【００８３】
したがって、パラレルあるいはシリアルな方法で、半導体集積回路２００の外部のテスト装置（図示せず）に出力され、その後の工程に利用される。
【００８４】
なお、テスト対象のメモリのビット幅が全てのインスタンスで同一であれば、取り込みレジスタ５のビット幅はそのビット幅に合わせればよい。
【００８５】
しかし、インスタンスごとにビット幅が異なる場合は、少なくともそのうちで、最大のビット幅を持つメモリに合わせる必要がある。この最大のビット幅より小さなビット幅のメモリをテストしている間は、メモリ出力選択回路ＤＳの上位ビットは不要であるので、例えば、値“０” （メモリ不良が無いことを示す）に固定する。このとき、取り込みレジスタ５の上位ビットは、この値“０”を取り込む。なお、値“１”は、メモリ不良が有ることを示す。
【００８６】
該期待値データＤ２が最大ビット幅に合わせ生成されている場合は、この期待値データＤ２と上位不要ビットのＸＯＲ演算の結果は、テストの良否判定に不要である。
【００８７】
ここで、図５は、図４に示す半導体集積回路２００の構成の変形例を示す図である。なお、図５においては、図４に示す構成のうち、取り込みレジスタ５から救済解析回路６および良否判定回路７までの間の構成が記載されている。
【００８８】
図５に示すように、ビット比較回路Ｘは、複数（ｎ個）のＸＯＲ素子Ｘ１〜Ｘｎの一部Ｘｎ−２〜Ｘｎと、この一部のＸＯＲ素子Ｘｎ−２〜Ｘｎと、救済解析回路６および良否判定回路７との間に設けられたＡＮＤ素子Ｎ１〜Ｎ３をさらに有する。
【００８９】
このＡＮＤ素子Ｎ１〜Ｎ３は、対応するＸＯＲ素子Ｘｎ−２〜Ｘｎが出力した比較結果およびＢＩＳＴ回路２０１のテスト制御回路１ｅが出力した該制御信号が入力され、出力が救済解析回路６および良否判定回路７に接続されている。
【００９０】
図５のようにＡＮＤ素子Ｎ１〜Ｎ３は、制御信号に応じて、該比較結果を“０”（メモリ不良が無いことを示す）に固定にすることができる。
【００９１】
なお、データ生成回路１ａが、期待値データＤ２を、上位不要ビットが“０”に固定されるように生成してもよい。
【００９２】
上記のような構成により、不要なテストの良否判定を実行しないようにすることができる。
【００９３】
なお、半導体集積回路２００のメモリブロック化回路その他の構成および機能は、実施例１の半導体集積回路１００と同様である。
【００９４】
この実施例２によれば、救済解析回路を、ビット比較回路とともに複数のメモリＭ１〜Ｍｎに対して備えることができ、テスト回路追加による論理回路規模の増加を大幅に抑えながら、テストによる良否判定や救済解析、故障診断などを行うことができる。
【００９５】
この場合、テストの良否判定フラグと救済情報（または故障診断情報）は、メモリと一対一の従来の構成と同じくメモリインスタンスごとに持つので、テストや故障診断、および救済の精度および効率を損なうことはない。
【００９６】
以上のように、本実施例に係る半導体集積回路によれば、回路規模の増加を抑制しつつ、テスト時間の短縮を図ることができる。
【００９７】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００９８】
１  ＢＩＳＴ回路
１ａ  データ生成回路
１ｂ  アドレス生成回路
１ｃ  チップイネーブル信号生成回路
１ｄ  制御信号生成回路
１ｅ  テスト制御回路
１ｆ  データ出力解析回路
２  メモリブロック化回路
Ｍ１、Ｍ２  メモリ
Ａ  アドレス変換回路
Ｂ、Ｃ  選択回路
ＤＳ  メモリ出力選択回路
１００、２００  半導体集積回路
【図１】
0005611916.tif 000002
【図２】
0005611916.tif 000003
【図３】
0005611916.tif 000004
【図４】
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【図５】
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