(57)【特許請求の範囲】
【請求項１】
基板の一方の表面の上方に設けられた化合物半導体層と、
前記基板に対抗する面とは逆側の前記化合物半導体層の表面から、前記化合物半導体層の内部に向かって設けられた複数のソース電極及び複数のドレイン電極と、
前記基板と対抗する面とは逆側の前記化合物半導体層の面上であって、ソース電極それぞれの上方及びドレイン電極それぞれの上方に設けられたストッパーと、
前記化合物半導体層に面する前記基板の一方の表面とは逆側の前記基板の他方の表面から、前記基板内部へ向けて形成された溝に埋め込まれたソース共通配線と、
前記化合物半導体層に面する前記基板の一方の表面とは逆側の前記基板の他方の表面から、前記基板内部へ向けて形成された溝に埋め込まれたドレイン共通配線と、
前記化合物半導体層を貫通し、前記ソース共通配線、前記複数のソース電極それぞれの上方に設けられた前記ストッパーに接続される複数の第１のビアと、
前記化合物半導体層を貫通し、前記ドレイン共通配線、前記複数のドレイン電極のそれぞれの上方に設けられた前記ストッパーに接続される複数の第２のビアと
を有することを特徴とする半導体装置。
【請求項２】
前記化合物半導体層を貫通し、前記ソース共通配線、前記ドレイン共通配線の少なくともいずれかに接続される第３のビアと、
前記化合物半導体層の上方に設けられ、前記第３のビアに接続される引き出し電極と
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
基板の一方の表面の上方に設けられた化合物半導体層と、
前記基板に対抗する面とは逆側の前記化合物半導体層の表面から、前記化合物半導体層の内部に向かって設けられた複数のソース電極及び複数のドレイン電極と、
前記基板と対抗する面とは逆側の前記化合物半導体層の面上であって、ソース電極それぞれの上方及びドレイン電極それぞれの上方に設けられた引き出し電極と、
前記化合物半導体層に面する前記基板の一方の表面とは逆側の前記基板の他方の表面から、前記基板内部へ向けて形成された溝に埋め込まれたソース共通配線と、
前記化合物半導体層に面する前記基板の一方の表面とは逆側の前記基板の他方の表面から、前記基板内部へ向けて形成された溝に埋め込まれたドレイン共通配線と、
前記化合物半導体層を貫通し、前記引き出し電極に接続されるストッパーと、
前記ストッパーに接続され、前記基板を貫通し、前記ソース共通配線、前記ドレイン共通配線の少なくともいずれかに接続される第４のビアと
を含む、第３のビアを有することを特徴とする半導体装置。
【請求項４】
前記基板は、第１の配線溝と、前記第１の配線溝に離間するように設けられた第２の配線溝とを有し、
前記ソース共通配線は、前記第１の配線溝が充填されるように埋め込まれ、
前記ドレイン共通配線は、前記第２の配線溝が充填されるように埋め込まれていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ソース共通配線及び前記ドレイン共通配線に対向するように放熱板が設けられていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板、前記ソース共通配線及び前記ドレイン共通配線を覆う絶縁膜を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
基板の一方の表面の上方に化合物半導体層を形成する工程と、
前記基板に対抗する面とは逆側の前記化合物半導体層の表面から、前記化合物半導体層の内部に向かって設けられた複数のソース電極及び複数のドレイン電極を形成する工程と、
前記基板と対抗する面とは逆側の前記化合物半導体層の面上であって、ソース電極それぞれの上方及びドレイン電極それぞれの上方に設けられたストッパーを形成する工程と、
前記ストッパーに接続する前記化合物半導体層を貫通する複数の貫通孔と、前記複数の貫通孔に接続される配線溝とを前記基板に形成する工程と、
前記複数の貫通孔と前記配線溝とを金属で埋め込むことにより、前記複数のソース電極のそれぞれに接続される複数の第１のビアと、前記複数の第１のビアに接続されるソース共通配線と、前記複数のドレイン電極のそれぞれに接続される複数の第２のビアと、前記複数の第２のビアに接続されるドレイン共通配線とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
基板の一方の表面の上方に化合物半導体層を形成する工程と、
前記基板に対抗する面とは逆側の前記化合物半導体層の表面から、前記化合物半導体層の内部に向かって設けられた複数のソース電極、複数のドレイン電極を形成する工程と、
前記化合物半導体層の上方に引き出し電極を形成するとともに、前記化合物半導体層を貫通し、前記複数のソース電極、前記複数のドレイン電極及び前記引き出し電極に接続される複数のストッパーを形成する工程と、
前記ストッパーに達する貫通孔と、前記貫通孔に接続される配線溝とを前記基板に形成する工程と、
前記貫通孔と前記配線溝とを金属で埋め込むことにより、前記複数のソース電極のそれぞれに接続される複数の第１のビアと、前記複数の第１のビアに接続されるソース共通配線と、前記複数のドレイン電極のそれぞれに接続される複数の第２のビアと、前記複数の第２のビアに接続されるドレイン共通配線と、前記引き出し電極に接続される第３のビアとを形成する工程と
を有し、
前記第３のビアは、前記ソース共通配線と前記ドレイン共通配線の少なくともいずれかに接続されていることを特徴とする半導体装置の製造方法。
【請求項９】
前記配線溝は、第１の配線溝と、前記第１の配線溝に離間するように設けられた第２の配線溝とを含み、
前記第１の配線溝が充填されるように前記金属で埋め込むことにより、前記ソース共通配線を形成するとともに、前記第２の配線溝が充填されるように前記金属で埋め込むことにより、前記ドレイン共通配線を形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記配線溝を形成する工程は、
前記基板に複数の凹部を形成する工程と、
前記凹部を含む領域に前記配線溝を形成するとともに、前記複数の凹部のそれぞれの位置に貫通孔を形成する工程と、を含むことを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体であるＧａＮは、青色帯を発光するバンドギャップを有し、ＩｎＮやＡｌＮ等との混晶にすることで、そのバンドギャップを制御することができる。このため、青色発光ダイオードやレーザダイオードなどの発光用の半導体装置に用いられている。
【０００３】
また、ＧａＮは、ＳｉやＧａＡｓよりも高い絶縁破壊電界を有していることから、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）などの高耐圧用の半導体装置としての応用も期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３３０９７号公報
【特許文献２】特開２００９−１１１０１６号公報
【特許文献３】特開２００９−１６４３０１号公報
【特許文献４】特開２００９−１８２０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、放熱性に優れ、製造歩留まりの向上を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、基板の上方に設けられた化合物半導体層と、化合物半導体層の上方に設けられた複数のソース電極及び複数のドレイン電極と、化合物半導体層を貫通し、複数のソース電極のそれぞれに接続される複数の第１のビアと、化合物半導体層を貫通し、複数のドレイン電極のそれぞれに接続される複数の第２のビアと、複数の第１のビアに接続され、基板に埋め込まれたソース共通配線と、複数の第２のビアに接続され、基板に埋め込まれたドレイン共通配線とを有する半導体装置が提供される。
発明の別の一観点によれば、基板の上方に化合物半導体層を形成する工程と、化合物半導体層の上方に複数のソース電極及び複数のドレイン電極を形成する工程と、化合物半導体層を貫通する複数の貫通孔と、複数の貫通孔に接続される配線溝とを基板に形成する工程と、複数の貫通孔と配線溝とを金属で埋め込むことにより、複数のソース電極のそれぞれに接続される複数の第１のビアと、複数の第１のビアに接続されるソース共通配線と、複数のドレイン電極のそれぞれに接続される複数の第２のビアと、複数の第２のビアに接続されるドレイン共通配線とを形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
上述の観点によれば、放熱性に優れ、製造歩留まりの向上を図ることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１における半導体装置の平面図である。
【図２】図２は、実施例１における半導体装置の断面図である。
【図３】図３は、実施例１における半導体装置の製造工程を示した工程断面図（その１）である。
【図４】図４は、実施例１における半導体装置の製造工程を示した工程断面図（その２）である。
【図５】図５は、実施例１における半導体装置の製造工程を示した工程断面図（その３）である。
【図６】図６は、実施例１における半導体装置の製造工程を示した工程断面図（その４）である。
【図７】図７は、実施例１における半導体装置の製造工程を示した工程断面図（その５）である。
【図８】図８は、実施例１における半導体装置の製造工程を示した工程断面図（その６）である。
【図９】図９は、実施例１における半導体装置の製造工程を示した工程断面図（その７）である。
【図１０】図１０は、実施例１における半導体装置の製造工程を示した工程断面図（その８）である。
【図１１】図１１は、実施例１における半導体装置の製造工程を示した工程断面図（その９）である。
【図１２】図１２は、実施例１における半導体装置の製造工程を示した工程断面図（その１０）である。
【図１３】図１３は、実施例１における半導体装置の製造工程を示した工程断面図（その１１）である。
【図１４】図１４は、実施例１における半導体装置の製造工程を示した工程断面図（その１２）である。
【図１５】図１５は、実施例１における半導体装置の製造工程を示した工程断面図（その１３）である。
【図１６】図１６は、実施例１における半導体装置の製造工程を示した工程断面図（その１４）である。
【図１７】図１７は、実施例１における半導体装置の製造工程を示した工程断面図（その１５）である。
【図１８】図１８は、実施例１における半導体装置の製造工程を示した工程断面図（その１６）である。
【図１９】図１９は、実施例１における半導体装置の製造工程を示した工程断面図（その１７）である。
【図２０】図２０は、実施例１における半導体装置の製造工程を示した工程断面図（その１８）である。
【図２１】図２１は、実施例１における半導体装置の製造工程を示した工程断面図（その１９）である。
【図２２】図２２は、実施例１における、個片切断工程後の半導体装置の平面図である。
【図２３】図２３は、実施例１における個片切断工程を説明するための断面図である。
【図２４】図２４は、実施例１における半導体装置の製造工程を示した工程断面図（その４）である。
【図２５】図２５は、実施例１における半導体装置の製造工程を示した工程断面図（その１）である。
【図２６】図２６は、実施例２における半導体装置の製造工程を示した工程断面図（その１）である。
【図２７】図２７は、実施例２における半導体装置の製造工程を示した工程断面図（その２）である。
【図２８】図２８は、実施例２における半導体装置の製造工程を示した工程断面図（その３）である。
【図２９】図２９は、実施例３における半導体装置の製造工程を示した工程断面図（その１）である。
【図３０】図３０は、実施例３における半導体装置の製造工程を示した工程断面図（その２）である。
【図３１】図３１は、実施例３における半導体装置の製造工程を示した工程断面図（その３）である。
【図３２】図３２は、実施例４における半導体装置の製造工程を示した工程断面図（その１）である。
【図３３】図３３は、実施例４における半導体装置の製造工程を示した工程断面図（その２）である。
【図３４】図３４は、実施例４における半導体装置の製造工程を示した工程断面図（その３）である。
【図３５】図３５は、実施例５における半導体装置の構成図である。
【図３６】図３６は、実施例５における半導体装置の製造工程を示した工程断面図（その１）である。
【図３７】図３７は、実施例５における半導体装置の製造工程を示した工程断面図（その２）である。
【図３８】図３８は、実施例５における半導体装置の製造工程を示した工程断面図（その３）である。
【図３９】図３９は、実施例５における半導体装置の製造工程を示した工程断面図（その４）である。
【図４０】図４０は、実施例５における半導体装置の製造工程を示した工程断面図（その５）である。
【図４１】図４１は、実施例５における半導体装置の製造工程を示した工程断面図（その６）である。
【図４２】図４２は、実施例５における半導体装置の製造工程を示した工程断面図（その７）である。
【図４３】図４３は、実施例５における半導体装置の製造工程を示した工程断面図（その８）である。
【図４４】図４４は、実施例５における半導体装置の製造工程を示した工程断面図（その９）である。
【図４５】図４５は、実施例５における半導体装置の製造工程を示した工程断面図（その１０）である。
【図４６】図４６は、実施例５における半導体装置の製造工程を示した工程断面図（その１１）である。
【図４７】図４７は、実施例５における半導体装置の製造工程を示した工程断面図（その１２）である。
【図４８】図４８は、実施例５における半導体装置の製造工程を示した工程断面図（その１３）である。
【図４９】図４９は、実施例５における半導体装置の製造工程を示した工程断面図（その１４）である。
【図５０】図５０は、実施例５における半導体装置の製造工程を示した工程断面図（その１５）である。
【図５１】図５１は、実施例５における半導体装置の製造工程を示した工程断面図（その１６）である。
【図５２】図５２は、実施例５における半導体装置の製造工程を示した工程断面図（その１７）である。
【図５３】図５３は、実施例５における半導体装置の製造工程を示した工程断面図（その１８）である。
【図５４】図５４は、実施例５における半導体装置の製造工程を示した工程断面図（その１９）である。
【図５５】図５５は、実施例５における半導体装置の製造工程を示した工程断面図（その２０）である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照して具体的に説明する。
【実施例１】
【００１０】
実施例１について、図１乃至図２５を参照して説明する。
【００１１】
図１および図２は、実施例１における半導体装置の構成図である。図１は半導体装置の平面図である。図２（ａ）は図１（ｂ）に示す一点鎖線Ａ−Ａ’における断面図である。図２（ｂ）は図１（ｂ）に示す一点鎖線Ｂ−Ｂ’における断面図である。なお、図１および図２では、平面視により直接見ることができない箇所を点線で示している。
【００１２】
実施例１では、図２に示すように、例えば厚さ１５０μｍの半絶縁性ＳｉＣ基板１の上方に、厚さ１μｍ程度のバッファ層２、厚さ０．５μｍ程度のノンドープＧａＮ層３及びＳｉをドーピングした厚さ２５ｎｍ程度のｎ型ＡｌＧａＮ層４がこの順で形成されている。
【００１３】
ノンドープＧａＮ層３およびｎ型ＡｌＧａＮ層４には、二次元電子ガス（２ＤＥＧ）を不活性化するための不活性領域５，６が設けられている。なお、本実施例における化合物半導体層とは、バッファ層２からｎ型ＡｌＧａＮ層４までの層を示している。
【００１４】
ｎ型ＡｌＧａＮ層４上には、ソース電極７、ドレイン電極９、ゲート共通配線１０およびエッチングストッパ１２，１３が形成されている。
【００１５】
さらに、ｎ型ＡｌＧａＮ層４の上方には、パッシベーション膜１４として、例えばＳｉＮ層が形成されている。
【００１６】
ソース電極７およびエッチングストッパ１２は、シードメタル層１５を経由してソース配線１６と電気的に接続されており、ドレイン電極９およびエッチングストッパ１３は、シードメタル層１５を経由してドレイン配線１７と電気的に接続されている。
【００１７】
本実施例における半導体装置は上述の構成を複数有している。図１に示すように、複数のソース配線１６および複数のドレイン配線１７が化合物半導体層の上方に交互に配置されている。ソース配線１６とドレイン配線１７との間には、パッシベーション膜１４によって覆われたゲート電極８が配置されており、各ゲート電極８は、パッシベーション膜１４によって覆われたゲート共通配線１０に接続されている。ゲート共通配線１０は、パッシベーション膜１４から露出したゲート端子１１に接続されている。
【００１８】
半絶縁性ＳｉＣ基板１の背面には、ソース共通配線１８が、シードメタル層１９を介して埋め込まれるように形成されており、ドレイン共通配線２０が、シードメタル層２１を介して埋め込まれるように形成されている。ソース共通配線１８は、複数のビア配線２２を経由して複数のソース電極７と電気的に接続されており、ドレイン共通配線１８は、複数のビア配線２３を経由して複数のドレイン電極９と電気的に接続されている。ビア配線２２、２３は、バッファ層２、ノンドープＧａＮ層３およびｎ型ＡｌＧａＮ層４を貫通するビアホールに、それぞれシードメタル層１９、２１を介して埋め込まれるように形成されている。
【００１９】
上述の構成により、ソース共通配線１８には複数のソース配線１６を流れる電流の総和が流れ、ドレイン共通配線２０には複数のドレイン配線１７を流れる電流の総和が流れる。このため、ソース共通配線１８およびドレイン共通配線２０の低抵抗化を図る観点から、ソース共通配線１８およびドレイン共通配線２０の断面積は、それぞれソース配線１６およびドレイン配線１７の断面積よりも大きいことが好ましい。
【００２０】
本実施例では、ソース共通配線１８およびドレイン共通配線２０を半絶縁性ＳｉＣ基板１の背面に配置し、なお且つソース共通配線１８およびドレイン共通配線２０を半絶縁性ＳｉＣ基板１に埋め込んでいる。この構成により、ソース配線１６およびドレイン配線１７の断面積の増大に伴って半導体装置の平坦性が損なわれるのを防止することができる。さらに、半導体装置の平坦性を維持できることにより、半導体装置の製造工程や試験工程等においてハンドリングに起因するクラックの発生を防止することができる。このため、製造歩留まりの向上を図ることができる。
【００２１】
実施例１における半導体装置の製造方法について、図３乃至図２１を参照して説明する。
【００２２】
ここでは、図１に示す一点鎖線Ａ−Ａ’における断面図を用いて説明する。このため、配置される箇所が異なるため断面に現れないゲート電極８、ドレイン電極９、ゲート端子１１、エッチングストッパ１３およびドレイン配線１７等の部位は図示していない。
【００２３】
まず、図３（ａ）に示すように、基板として、例えば厚さ３５０μｍ程度の半絶縁性ＳｉＣ基板１を用意する。
【００２４】
次に、図３（ｂ）に示すように、半絶縁性ＳｉＣ基板１上に、バッファ層２として、例えば厚さ１μｍのノンドープＧａＮ層を形成する。そして、バッファ層２上に、チャネル層として、例えば厚さ０．５μｍのノンドープＧａＮ層３、バリア層として、例えば厚さ２５ｎｍのｎ型ＡｌＧａＮ層４を積層させる。積層方法としては、例えば有機金属気相成長（ＭＯＶＰＥ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法を用いる。
【００２５】
次に、図４（ａ）に示すように、ｎ型ＡｌＧａＮ層４上にレジストマスク２４を形成し、レジストマスク２４を用いたイオン注入により、ノンドープＧａＮ層３／ｎ型ＡｌＧａＮ層４界面に存在する二次元電子ガス（２ＤＥＧ）を不活性化するための不活性領域５，６を形成する。イオン注入には、例えばＢ（ボロン）やＡｒ等を用いることができる。不活性領域５，６を形成した後、レジストマスク２４を剥離して除去する。
【００２６】
続いて、図４（ｂ）に示すように、ｎ型ＡｌＧａＮ層４上のソース電極７およびドレイン電極９に相当する位置に、開口を備えたレジストマスク２６を形成する。開口２５は、ソース電極７に相当する位置に設けられたものである。
【００２７】
その後、図５（ａ）および図５（ｂ）に示すように、蒸着及びリフトオフの技術を用いて、レジストマスク２６の上面および開口２５の底面から、例えば厚さ３０ｎｍのＴｉ，および厚さ３００ｎｍのＡｌの蒸着膜２７を積層する。この工程では、レジストマスク２６を除去することにより、開口２５の底面に形成された蒸着膜２７のみがソース電極７またはドレイン電極９となる。形成したソース電極７およびドレイン電極９は配線形状を有しており、その幅は、例えば３０μｍ程度である。
【００２８】
その後、窒素雰囲気中で、例えば６００℃で熱処理を行い、ソース電極７およびドレイン電極９のオーミックコンタクトを確立する。
【００２９】
次に、図６（ａ）に示すように、ｎ型ＡｌＧａＮ層４上のゲート電極８、ゲート共通配線１０、ゲート端子１１およびエッチングストッパ１２，１３に相当する位置に、開口を備えたレジストマスク２８を形成する。開口２９はエッチングストッパ１２、開口３０はゲート共通配線１０に相当する位置にそれぞれ設けたものである。
【００３０】
続いて、図６（ｂ）および図７（ａ）に示すように、蒸着及びリフトオフの技術を用いて、例えば厚さ１００ｎｍのＮｉ，および厚さ４００ｎｍのＡｕの蒸着膜３１を積層し、ゲート電極８、ゲート共通配線１０、ゲート端子１１およびエッチングストッパ１２，１３を形成する。エッチングストッパ１２，１３の直径は、例えば３０μｍ程度である。この工程では、レジストマスク２８を除去することにより、レジストマスク２８の開口の底面に形成された蒸着膜３１のみが、ゲート電極８、ゲート共通配線１０、ゲート端子１１およびエッチングストッパ１２，１３となる。
【００３１】
次に、図７（ｂ）に示すように、例えばプラズマＣＶＤにより、ｎ型ＡｌＧａＮ層４上に、パッシベーション膜１４として、厚さ５００ｎｍのＳｉＮ層をソース電極７、ゲート電極８、ドレイン電極９、ゲート共通配線１０、ゲート端子１１を覆うように形成する。
【００３２】
続いて、図８（ａ）に示すように、ソース電極７、ドレイン電極９およびエッチングストッパ１２，１３に相当する領域に開口を備えたレジストマスク３２を形成する。開口３３は、ソース電極７の露出させる領域に相当する位置、開口３４は、エッチングストッパ１２の露出させる領域に相当する位置にそれぞれ設けられたものである。
【００３３】
続いて、図８（ｂ）に示すように、レジストマスク３２を用いたドライエッチングにより、開口から露出するパッシベーション膜１４を除去し、ソース電極７、ドレイン電極９およびエッチングストッパ１２，１３を露出させる。ドライエッチングには、例えばＳＦ6／ＣＨＦ3の混合ガスを用いることができる。
【００３４】
その後、図９（ａ）に示すように、レジストマスク３２を剥離して除去する。
【００３５】
続いて、図９（ｂ）に示すように、パッシベーション膜１４、および露出したソース電極７、ドレイン電極９、エッチングストッパ１２，１３および電極パッドの表面にシードメタル層３５を形成する。シードメタル層３５の形成工程では、例えばスパッタ法により、厚さ１０ｎｍのＴｉ、厚さ５０ｎｍのＰｔ、厚さ２００ｎｍのＡｕを積層する。
【００３６】
その後、図１０（ａ）に示すように、シードメタル層３５上の、ソース配線１６およびドレイン配線１７に相当する領域に、開口を備えたレジストマスク３６を形成する。開口３７は、ソース配線１６に相当する位置に設けられたものである。
【００３７】
続いて、図１０（ｂ）に示すように、例えばめっき法により、厚さ６μｍ程度のＡｕ膜３８を形成する。
【００３８】
その後、図１１（ａ）に示すように、レジストマスク層３７を剥離して除去すると、レジストマスク３６の開口の底面に形成されたＡｕ膜３８はソース配線１６またはドレイン配線１７となる。
【００３９】
その後、図１１（ｂ）に示すように、露出しているシードメタル層３５を、例えばイオンミリングにより除去する。
【００４０】
このようにして、ソース配線１６およびドレイン配線１７が形成された半絶縁性ＳｉＣ基板１を製造する。
【００４１】
次に、図１２（ａ）に示すように、例えば接着剤３９を用いて、化合物半導体層が形成されている面が支持基板４０に対向するようにして半絶縁性ＳｉＣ基板１を支持基板４０に貼り付ける。支持基板４０としては、例えばサファイア基板を用いる。接着剤３９としては、製造後に半導体装置を支持基板４０から分離することを鑑みると、例えば熱可塑性の接着剤が好ましい。熱可塑性の接着剤としては、例えばポリアミド樹脂、ポリエステル樹脂、ポリオレフェン樹脂、ポリウレタン樹脂等を用いることができる。
【００４２】
その後、図１２（ｂ）に示すように、半絶縁性ＳｉＣ基板１の背面、すなわち化合物半導体層が形成されている面と反対側の面を研削して薄化する。研削は、例えばウェハの背面研削に用いられるグラインダを使用し、グラインダに備えられた砥石を回転させることにより行う。薄化後の半絶縁性ＳｉＣ基板１の厚さは、例えば１５０μｍ程度である。
【００４３】
次に、図１３（ａ）に示すように、半絶縁性ＳｉＣ基板１の背面上に、例えばスパッタ法により、厚さ２０ｎｍのＴｉ，厚さ３００ｎｍのＣｕを積層し、シードメタル層４１を形成する。その後、図１３（ｂ）に示すように、ビア配線２２，２３に相当する領域が覆われるようにレジストマスク４２を形成する。
【００４４】
続いて、図１４（ａ）に示すように、例えばめっき法により、厚さが２μｍ程度のＮｉ層４３をシードメタル層４１上に形成する。その後、図１４（ｂ）に示すように、レジストマスク４２を剥離により除去すると、開口４４，４５が形成される。
【００４５】
続いて、例えば図１５（ａ）に示すように、例えばイオンミリングにより開口４４，４５から露出したシードメタル層４１を除去すると、ビアホール形成用のメタルマスク４６が形成される。
【００４６】
次に、図１５（ｂ）に示すように、メタルマスク４６を用いて、例えばＳＦ6／Ｏ2混合ガスを用いたドライエッチングにより、半絶縁性ＳｉＣ基板１の背面からの深さが１１０μｍ程度になるようにビアホール４７，４８を形成する。このときのビアホール４７，４８の径は、例えば２０μｍ程度である。
【００４７】
その後、図１６（ａ）に示すように、例えば硫酸および過酸化水素水の混合液を用いて、メタルマスク４６を除去する。
【００４８】
次に、図１６（ｂ）に示すように、半絶縁性ＳｉＣ基板１の背面上およびビアホール４７，４８の内壁上に、例えばスパッタ法により、厚さ２０ｎｍのＴｉ，厚さ３００ｎｍのＣｕを積層し、シードメタル層４９を形成する。
【００４９】
その後、図１７（ａ）に示すように、ソース共通配線１８およびドレイン共通配線２０に相当する領域が覆われるように、レジストマスク５０を形成する。
【００５０】
続いて、図１７（ｂ）に示すように、例えばめっき法により、シードメタル層４８上に厚さが２μｍ程度のＮｉ層５１を形成する。その後、図１８（ａ）に示すように、レジストマスク５０を剥離により除去する。
【００５１】
その後、例えば過硫酸アンモニウム溶液を用いたウェットエッチングにより、シードメタル層４９のＣｕ層を除去する。ウェットエッチングに用いる薬液はビアホール４２の内壁に容易に浸入できるため、イオンミリングを用いる場合よりもビアホール４２の内壁のＣｕ層を効果的に除去することができる。
【００５２】
続いて、例えばＳＦ6ガスを用いたドライエッチングにより、シードメタル層４９のＴｉ層を除去する。Ｔｉ層を除去すると、図１８（ｂ）に示すように、ソース共通配線１８およびドレイン共通配線２０の形成に用いるメタルマスク５２が形成される。Ｔｉ層の除去にＳＦ6ガスを用いたドライエッチングを用いることにより、Ｎｉ層のエッチングを抑えながら、Ｔｉ層を選択的に除去することができる。
【００５３】
次に、図１９（ａ）に示すように、メタルマスク５２を用いて、例えばＳＦ6／Ｏ2混合ガスを用いたドライエッチングにより、トレンチ５３，５４を形成する。トレンチ５３，５４のサイズは、例えば幅が１００μｍ程度、奥行きが５．２ｍｍ程度であり、半絶縁性ＳｉＣ基板１背面からの深さは１００μｍ程度である。
【００５４】
トレンチ５３，５４を形成する際には、予め形成しておいたビアホール４７，４８の底面もエッチングされる。そして、ビアホール４８はエッチングストッパ１２を底面としたビアホール５５となり、ビアホール４７はエッチングストッパ１３を底面としたビアホール５６となる。半絶縁性ＳｉＣ基板１の厚さを１５０μｍ程度とすると、トレンチ４７，４８を形成した後のビアホール５５のトレンチ５３底面からの深さ、およびビアホール５６のトレンチ５４底面からの深さはともに５１μｍ〜５３μｍ程度である。
【００５５】
次に、図１９（ｂ）に示すように、例えばスパッタ法により、メタルマスク５２上、トレンチ５３，５４の内壁上、およびビアホール５５，５６の内壁上に厚さ５０ｎｍのＴｉ，厚さ１μｍのＣｕを積層し、シードメタル層５７を形成する。
【００５６】
その後、図２０（ａ）に示すように、例えばめっき法により、シードメタル層５７上にＣｕ層５８を形成する。
【００５７】
続いて、図２０（ｂ）に示すように、例えば化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、半絶縁性ＳｉＣ基板１が露出するまで、半絶縁性ＳｉＣ基板１のＣｕ層５０を形成した面を研磨する。この研磨により、半絶縁性ＳｉＣ基板１のトレンチ５３に充填されるように埋め込まれたドレイン共通配線２０、およびトレンチ５４に充填されるように埋め込まれたソース共通配線１８が形成される。
【００５８】
その後、支持基板４０を加熱し、化合物半導体層を支持基板４０から剥離する。その後、有機溶媒等を用いて化合物半導体層に残存した接着剤３９を除去すると、図２１に示すような半導体装置を得ることができる。
【００５９】
次に、半絶縁性ＳｉＣ基板１の個片切断を行って個々の半導体装置に分離する方法について説明する。
【００６０】
図２２は、実施例１における、個片切断工程後の半導体装置の平面図である。図２３は、個片切断工程を説明するための、図２２に示す一点鎖線Ｃ−Ｃ’における半導体装置の断面図である。
【００６１】
まず、図２３（ａ）に示すように、例えば１５０μｍ幅のダイシングブレード６３を用いて、ソース共通配線１８に達する程度まで、所謂ハーフカットダイシングを行う。
【００６２】
続いて、図２３（ｂ）に示すように、例えば５０μｍ幅のダイシングブレード６４を用いて、半絶縁性ＳｉＣ基板１の、ソース共通配線１８およびシードメタル層１９が設けられていない箇所に対して、所謂フルカットダイシングを行う。このフルカットダイシングにより、半導体装置を完全に切断することができる。
【００６３】
上述の２段階による切断方法によれば、半絶縁性ＳｉＣ基板１の切断条件と、Ｃｕを含むソース共通配線１８またはドレイン共通配線２０の切断条件を別個に設定することができる。その結果、切断により露出するソース共通配線１８またはドレイン共通配線２０にバリが発生するのを抑えることができるとともに、ダイシングブレードの目詰まりの頻度を低減させることができる。
【００６４】
また、図２２によれば、半導体装置の平面視における４辺のうち矢印Ｘで示した辺のみに上述の切断方法を用いている。半導体装置の切断箇所にＣｕを含む配線層が存在しない場合は、１回のフルカットダイシングにより個片切断を行う方が製造効率の観点から好ましい。このように、切断する対象に応じて、２種類の切断方法を併用しながら個片切断を行うことも可能である。
【００６５】
以上のようにして、実施例１の化合物半導体装置を製造する。
【００６６】
次に、実施例１の半導体装置の実装形態について、図２４および図２５を参照して説明する。
【００６７】
図２４は、実施例１における半導体装置の実装形態を示す断面図である。
【００６８】
図２４に示すように、半導体装置は、セラミック基板６０の上方に搭載されており、半導体装置のソース共通配線１８およびドレイン共通配線２０が、導電性接着剤６１を経由してセラミック基板６０上の配線６２と電気的に接続されている。導電性接着剤６１の材料としては、例えばはんだ、Ａｇ粒子を分散させた樹脂等を用いることができる。
【００６９】
半導体装置とセラミック基板６０との間隙には、アンダーフィル樹脂５９が充填されている。セラミック基板６０は、半導体装置から発生する熱を伝達する観点から放熱性の良好な材料が好ましく、例えばＡｌＮを用いることができる。
【００７０】
実施例１によれば、ソース共通配線１８およびドレイン共通配線２０は、半絶縁性ＳｉＣ基板１の背面に設けられたトレンチ５２，５３内に埋め込まれている。このため、半導体装置から発生する熱の放散をソース共通配線１８およびドレイン共通配線２０だけでなく半絶縁性ＳｉＣ基板１からも行いやすくなる。
【００７１】
図２５は、実施例１における半導体装置の実装形態の変形例を示す断面図である。
【００７２】
図２５に示すように、半導体装置は、セラミック基板上に搭載されており、半導体装置のソース共通配線１８およびドレイン共通配線２０がセラミック基板６０上の配線６２に直接接合されている。
【００７３】
上述の直接接合は、例えば常温接合法により行うことができる。常温接合法による接合方法としては、まず、半導体装置の背面と、半導体装置の背面に対向するセラミック基板６０の上面を、例えばＣＭＰ法により研磨して平坦化する。
【００７４】
続いて、真空中で、半導体装置の背面およびセラミック基板６０の上面に存在する不純物を除去することにより、所謂清浄表面を形成する。清浄表面の形成方法としては、例えばアルゴンイオンの照射等を行う。
【００７５】
その後、真空中または不活性ガスの雰囲気中で、半導体装置の背面に設けられたソース共通配線１８およびドレイン共通配線２０と、セラミック基板の上面に設けられた配線６２との位置が合うように対向させ、圧力を印加しながら接触させる。この接触により、ソース共通配線１８およびドレイン共通配線２０と、配線６２とが固相接合されるとともに、双方が電気的に接続される。
【００７６】
このようにして、半導体装置のセラミック基板６０への実装を行うことができる。
【００７７】
ソース共通配線１８およびドレイン共通配線２０は、半絶縁性ＳｉＣ基板１の背面に設けられたトレンチ５２，５３内に埋め込まれている。図２４および図２５に示す実装形態によれば、半導体装置からの放熱をソース共通配線１８およびドレイン共通配線２０だけでなく半絶縁性ＳｉＣ基板１からも行いやすくなるため、良好な放熱性を得ることができる。
【実施例２】
【００７８】
実施例２について、図２６乃至図２８を参照して説明する。
【００７９】
実施例２では、まず、基板として、例えば厚さ３５０μｍ程度のＧａＮ基板７１を用意する。
【００８０】
そして、図２６（ａ）に示すように、例えば実施例１における図１乃至図１４（ａ）に示す方法により、ＧａＮ基板７１の背面に開口８９，９０を有するメタルマスク８８を形成するまでの処理を行う。メタルマスク８８に用いられるＮｉ層８７の厚さは、例えば５μｍ程度である。なお、本実施例における化合物半導体層とは、バッファ層７２からｎ型ＡｌＧａＮ層７４までの層を示している。
【００８１】
次に、図２６（ｂ）に示すように、メタルマスク８８を用いて、例えばＣｌ2ガスを用いたドライエッチングにより、ＧａＮ基板７１の背面からの深さが６０μｍ程度になるようにビアホール９１，９２を形成する。このときのビアホール９１，９２の径は、例えば２０μｍ程度である。
【００８２】
続いて、図２７（ａ）に示すように、実施例１における図１６（ａ）乃至図１８（ｂ）に示す方法により、メタルマスク８８の除去から、ドレイン共通配線およびソース共通配線の形成に用いるメタルマスク９５を形成するまでの処理を行う。メタルマスク９５に用いられるシードメタル層９３は、例えば厚さ２０ｎｍのＴｉ，厚さ３００ｎｍのＣｕが積層されたものであり、Ｎｉ層９４の厚さは、例えば５μｍである。
【００８３】
その後、図２７（ｂ）に示すように、メタルマスク９５を用いて、例えばＣｌ2ガスを用いたドライエッチングにより、トレンチ９６，９７を形成する。トレンチ９６，９７の、ＧａＮ基板７１背面からの深さは１００μｍ程度である。
【００８４】
トレンチ９６，９７を形成する際には、予め形成しておいたビアホール９１，９２の底面もエッチングされる。そして、ビアホール９２はエッチングストッパ８０を底面としたビアホール９９となり、ビアホール９１はエッチングストッパ７９を底面としたビアホール９８となる。
【００８５】
半絶縁性ＳｉＣ基板１の厚さを１５０μｍ程度とすると、トレンチ９６，９７を形成した後のビアホール９８のトレンチ９６底面からの深さ、およびビアホール９９のトレンチ９７底面からの深さはともに５１μｍ〜５３μｍ程度である。
【００８６】
続いて、図２８に示すように、実施例１における図１９（ｂ）乃至図２３（ｂ）に示す方法により、メタルマスク９５上、トレンチ９６，９７の内壁上、およびビアホール９８，９９の内壁上に図示しないシードメタル層を形成する工程から、半導体装置を個片切断する工程までの処理を行う。
【００８７】
このようにして、実施例２の半導体装置を製造する。
【００８８】
本実施例によれば、基板も化合物半導体層もＧａＮを含む材料が用いられているため、基板の材料としてＳｉＣを用いる場合に比べて、基板と化合物半導体層とのエッチング速度の違いが小さい。このため、基板と化合物半導体層とをドライエッチングする際は、エッチングの制御が容易であり、ひいてはトレンチおよびビアホールを形成する際の製造歩留まりの向上を図ることができる。
【００８９】
また、ＧａＮはＣｕとの反応性がＳｉに比べて極めて低いため、ＧａＮを基板に用いた場合、ＧａＮとＣｕとの相互拡散によるＣｕ配線の腐食が生じにくい。このため、Ｃｕを含むソース共通配線およびドレイン共通配線の信頼性の向上を図ることができる。
【００９０】
なお、本実施例では基板の材料としてＧａＮを用いたが、例えばＡｌＮを用いた場合でも、基板と化合物半導体層とのエッチング速度の違いが小さくなり、ドライエッチングの制御を容易に行うことができる。また、ＡｌＮとＣｕとの相互拡散によるＣｕ配線の腐食も生じにくいことから、Ｃｕを含むソース共通配線およびドレイン共通配線の信頼性の向上を図ることができる。
【実施例３】
【００９１】
実施例３について、図２９乃至図３１を参照して説明する。
【００９２】
実施例３では、まず、基板として、例えば厚さ３５０μｍ程度のＳｉ基板１１１を用意する。
【００９３】
そして、図２９（ａ）に示すように、例えば実施例１における図１乃至図１４（ａ）に示す方法により、Ｓｉ基板１１１の背面に開口１２９，１３０を有するメタルマスク１２８を形成するまでの処理を行う。なお、本実施例における化合物半導体層とは、バッファ層１１２からｎ型ＡｌＧａＮ層１１４までの層を示している。
【００９４】
ＳｉはＧａＮとの格子定数の差が大きいため、基板材料としてＳｉを用いる場合、バッファ層１１２はできるだけ厚い方が好ましい。本実施例におけるバッファ層１１２の厚さは、例えば３μｍ程度であり、化合物半導体層の厚さは４．５μｍ程度である。メタルマスク１２８に用いられるＮｉ層１２７の厚さは、例えば１μｍ程度である。
【００９５】
次に、図２９（ｂ）に示すように、メタルマスク１２８を用いて、例えばＳＦ6ガスを用いて行うエッチングとＣ4Ｆ8ガスを用いて行う側壁保護とを交互に繰り返すＢｏｓｃｈプロセスにより、ビアホール１３１，１３２を形成する。
【００９６】
この方法によれば、ビアホールの径を一定に保ちながらエッチングを行うことができるため、Ｓｉ基板１０１に対して良好なエッチング加工を行うことができる。この方法により形成したビアホール１３１，１３２の、Ｓｉ基板１０１背面からの深さは、例えば６５μｍ程度であり、径は、例えば２０μｍ程度である。
【００９７】
続いて、図３０（ａ）に示すように、実施例１における図１６（ａ）乃至図１８（ｂ）に示す方法により、メタルマスク１２８の除去から、ドレイン共通配線およびソース共通配線の形成に用いるメタルマスク１３５を形成するまでの処理を行う。メタルマスク１３５に用いられるシードメタル層１３３は、例えば厚さ２０ｎｍのＴｉ，厚さ３００ｎｍのＣｕが積層されたものであり、Ｎｉ層１３４の厚さは、例えば１．５μｍである。
【００９８】
その後、図３０（ｂ）に示すように、メタルマスク１３５を用いて、例えば上述のＢｏｓｃｈプロセスによりトレンチ１３６，１３７を形成する。トレンチ１３６，１３７の、Ｓｉ基板１１１背面からの深さは９５μｍ程度である。
【００９９】
トレンチ１３６，１３７を形成する際には、予め形成しておいたビアホール１３１，１３２の底面はバッファ層１１２の上面に達するまでエッチングされる。そして、ビアホール１３１はエッチングストッパ１１９を底面としたビアホール１３８となり、ビアホール１３２はエッチングストッパ１２０を底面としたビアホール１３９となる。
【０１００】
Ｓｉ基板１１１の厚さを１５０μｍ程度とすると、トレンチ１３６，１３７を形成した後のビアホール１３８のトレンチ１３６底面からの深さ、およびビアホール１３９のトレンチ１３７底面からの深さはともに５５μｍ程度である。
【０１０１】
その後、図３１（ａ）に示すように、例えばＣｌ2ガスを用いて、ビアホール１３８，１３９の底面に露出する化合物半導体層をドライエッチングする。ドライエッチングにより、ビアホール１３８はエッチングストッパ１１９を底面としたビアホール１４２となり、ビアホール１３９はエッチングストッパ１２０を底面としたビアホール１４３となる。
【０１０２】
また、上述のドライエッチングによりトレンチ１３６，１３７のエッチングも進行し、それぞれトレンチ１４０，１４１となる。トレンチ１４０，１４１のＳｉ基板１１１背面からの深さは１００μｍ程度となる。
【０１０３】
続いて、図３１（ｂ）に示すように、実施例１における図１９（ｂ）乃至図２３（ｂ）に示す方法により、メタルマスク１３５上、トレンチ１４０，１４１の内壁上、およびビアホール１４２，１４３の内壁上に図示しないシードメタル層を形成する工程から、半導体装置を個片切断する工程までの処理を行う。
【０１０４】
このようにして、実施例３の半導体装置を製造する。
【０１０５】
本実施例によれば、ＳｉＣ，ＧａＮ、ＡｌＮ等の基板に比べて安価なＳｉ基板を用いているため、製造コストの低減を図ることができる。なお、Ｓｉ基板との間に、必要に応じて多結晶ＳｉＣ層やＳｉＮ層等の拡散バリア層を挿入することもできる。
【実施例４】
【０１０６】
実施例４について、図３２乃至図３４を参照して説明する。
【０１０７】
実施例４では、まず、基板として、例えば厚さ３５０μｍ程度の半絶縁性ＳｉＣ基板１５１を用意する。
【０１０８】
そして、図３２（ａ）に示すように、例えば実施例１における図３乃至図２０（ｂ）に示す方法により、半絶縁性ＳｉＣ基板１５１の背面、シードメタル層１６７，１６９、ソース共通電極１６６及びドレイン共通電極１６８を露出させるまでの処理を行う。
【０１０９】
続いて、図３２（ｂ）に示すように、露出させた面の上に、高い熱伝導性を有する絶縁膜１７０として、例えば厚さ１μｍ程度のＡｌＮ層を形成する。ＡｌＮ層の形成には、例えばスパッタ法を用いることができる。絶縁膜１７０の材料としては、ＡｌＮの他に、例えばＡｌＳｉＣ，ＳｉＣ等を用いることができる。特に、ＳｉＣは、ＡｌＳｉＣやＡｌＮよりも熱伝導率が大きいことから、放熱性の面で優れている。
【０１１０】
続いて、図３３に示すように、実施例１における図２１乃至図２３（ｂ）に示す方法により、半導体装置を支持基板１６５から剥離し、剥離させた半導体装置に残存する接着剤を除去する工程から、半導体装置を個片切断する工程までの処理を行う。
【０１１１】
このようにして、実施例４の半導体装置を製造する。
【０１１２】
本実施例によれば、ソース共通配線およびドレイン共通配線が絶縁膜１７０によって覆われている。このため、ソース共通配線およびドレイン共通配線の表面酸化を防止することができ、酸化に起因する配線の腐食や、電気特性の劣化の防止を図ることができる。
【０１１３】
また、ソース共通配線およびドレイン共通配線と外部との絶縁性が接着層１６４でなく絶縁膜１７０によって得られるため、接着層１６４および支持基板１６５の材料選択の自由度が向上し、低コスト化を図ることもできる。
【０１１４】
図３４は、実施例４における半導体装置の実装形態を示す断面図である。
【０１１５】
図３４に示すように、半導体装置は、放熱板１７２の上方に接着剤１７１を介して搭載されており、接着剤１７１は、絶縁膜１７０と放熱板１７２との間に有している。半導体装置と外部との電気的な接続は、例えば半導体装置のデバイス形成面または側面に形成された図示しない電極パッドを用いて行うことができる。放熱板としては、例えばＡｌ2Ｏ3やＡｌＮ等のセラミックや、ＣｕやＡｌ等の金属材料を用いることができる。
【実施例５】
【０１１６】
実施例５について、図３５乃至図５１を参照して説明する。
【０１１７】
図３５は、実施例５における半導体装置の構成図である。図３５（ａ）は半導体装置の平面図である。図３５（ｂ）は図３５（ａ）に示す一点鎖線Ｄ−Ｄ’における断面図である。なお、図３５では、平面視により直接見ることができない箇所を点線で示している。
【０１１８】
実施例５では、図３５に示すように、例えば厚さ１５０μｍの半絶縁性ＳｉＣ基板１８１の表面上に、バッファ層１８２、ノンドープＧａＮ層１８３及びｎ型ＡｌＧａＮ層１８４が形成されている。ノンドープＧａＮ層１８３およびｎ型ＡｌＧａＮ層１８４には、二次元電子ガス（２ＤＥＧ）を不活性化するための不活性領域１８５，１８６が設けられている。なお、本実施例における化合物半導体層とは、バッファ層１８２からｎ型ＡｌＧａＮ層１８４までの層を示している。
【０１１９】
ｎ型ＡｌＧａＮ層１８４の上方には、ソース電極１８７、ゲート電極１８８、図示しないドレイン電極、ゲート共通配線１８９、ゲート端子１９０、ソース端子１９１およびドレイン端子１９２が形成されている。
【０１２０】
さらに、ｎ型ＡｌＧａＮ層１８４の上方には、パッシベーション膜１９３として、例えばＳｉＮ層が形成されている。ゲート電極１８８およびゲート共通配線１８９は、パッシベーション膜１９３によって覆われている。
【０１２１】
ソース電極１８７は、シードメタル層１９４を経由してソース配線１９５と電気的に接続されており、図示しないドレイン電極は、図示しないシードメタル層を経由してドレイン配線１９６と電気的に接続されている。本実施例における半導体装置は上述の構成を複数有している。
【０１２２】
半絶縁性ＳｉＣ基板１８１の背面には、ソース共通配線１９７が、シードメタル層１９８を介して埋め込まれるように形成されており、ドレイン共通配線１９９が、シードメタル層２００を介して埋め込まれるように形成されている。
【０１２３】
ソース共通配線１９７は、複数のビア配線２０１，２０２を経由して、複数のソース配線１９５および複数のソース電極１８７と電気的に接続されており、ドレイン共通配線１９９は、複数のビア配線２０３，２０４を経由して、複数のドレイン配線１９６および複数の図示しないドレイン電極と電気的に接続されている。
【０１２４】
ビア配線２０１は、ソース共通配線１９７に接続され、半絶縁性ＳｉＣ基板１８１内に設けられたビアホールに、シードメタル層１９８を介して埋め込まれるように形成されている。ビア配線２０２は、ビア配線２０１の上方に形成されている。そして、化合物半導体層及びパッシベーション膜１９３を貫通するビアホールに、シードメタル層２０５を介して埋め込まれるように形成されている。
【０１２５】
ビア配線２０３は、ドレイン共通配線１９９に接続され、半絶縁性ＳｉＣ基板１８１内に設けられたビアホールに、シードメタル層２００を介して埋め込まれるように形成されている。ビア配線２０４は、ビア配線２０３の上方に形成されている。そして、化合物半導体層及びパッシベーション膜１９３を貫通するビアホールに、シードメタル層２０６を介して埋め込まれるように形成されている。
【０１２６】
ソース共通配線１９７は、ビア配線２０７，２０８を経由してソース端子１９１に接続されている。ビア配線２０７は、ソース共通配線１９７に接続され、半絶縁性ＳｉＣ基板１８１内に設けられたビアホールに、シードメタル層１９８を介して埋め込まれるように形成されている。ビア配線２０８は、ビア配線２０７の上方に形成されている。そして、化合物半導体層及びパッシベーション膜１９３を貫通するビアホールに、シードメタル層２０９を介して埋め込まれるように形成されている。
【０１２７】
ドレイン共通配線１９９は、ビア配線２１０，２１１を経由してドレイン端子１９２に接続されている。ビア配線２１０は、ドレイン共通配線１９９に接続され、半絶縁性ＳｉＣ基板１８１内に設けられたビアホールに、シードメタル層２００を介して埋め込まれるように形成されている。ビア配線２１１は、ビア配線２１０の上方に形成されている。そして、化合物半導体層及びパッシベーション膜１９３を貫通するビアホールに、シードメタル層２１２を介して埋め込まれるように形成されている。
【０１２８】
このように、ソース共通配線１９７に接続されるビア配線２０７，２０８、およびドレイン共通配線１９９に接続されるビア配線２１０，２１１を設けることにより、ソース共通配線１９７及びドレイン共通配線１９９の電気信号を、半絶縁性ＳｉＣ基板１８１の化合物半導体層が形成されている面に引き出すことができる。この構成により、例えばワイヤを用いて、外部への電気信号の取出しを容易に行うことができる。
【０１２９】
実施例５における半導体装置の製造方法について、図３６乃至図５５を参照して説明する。
【０１３０】
ここでは、図３５に示す一点鎖線Ｄ−Ｄ’における断面図を用いて説明する。このため、配置される箇所が異なるため断面に現れないゲート電極１９０、ドレイン配線１９６、ドレイン電極および電極パッド等の部位は図示していない。
【０１３１】
実施例５では、まず、基板として、例えば厚さ３５０μｍ程度の半絶縁性ＳｉＣ基板１８１を用意する。
【０１３２】
そして、図３６（ａ）に示すように、例えば実施例１における図３乃至図５（ｂ）に示す方法により、半絶縁性ＳｉＣ基板１８１の上方に、化合物半導体層およびソース電極１８７を形成するまでの処理を行う。
【０１３３】
続いて、図３６（ｂ）に示すように、ｎ型ＡｌＧａＮ層１８４上のゲート電極１８８、ゲート共通配線１８９、およびゲート端子１９０に相当する位置に、開口を備えたレジストマスク２１３を形成する。開口２１４はゲート共通配線１８９に相当する位置にそれぞれ設けたものである。
【０１３４】
続いて、図３７（ａ）および図３７（ｂ）に示すように、蒸着及びリフトオフの技術を用いて、レジストマスク２１３の上面および開口の底面から、例えば厚さ１００ｎｍのＮｉ，および厚さ４００ｎｍのＡｕの蒸着膜２１５を積層する。この工程では、レジストマスク２１３を除去することにより、開口の底面に形成された蒸着膜２１５のみが、ゲート電極１８８、ゲート共通配線１８９、およびゲート端子１９０となる。
【０１３５】
次に、図３８（ａ）に示すように、例えばプラズマＣＶＤにより、ｎ型ＡｌＧａＮ層１８４上に、パッシベーション膜１９３として厚さ５００ｎｍのＳｉＮ層を、ソース電極１８７、ゲート電極１８８、ゲート共通配線１８９、ゲート端子１９０および図示しないドレイン電極を覆うように形成する。
【０１３６】
続いて、図３８（ｂ）に示すように、ソース電極１８７、ビア配線２０２、２０４，２０８，２１０およびドレイン電極に相当する領域に開口を備えたレジストマスク２１６を形成する。開口２１７はビア配線２１０に相当する位置、開口２１８はビア配線２０４に相当する位置、開口２１９はソース電極１８７に相当する位置、開口２２０はビア配線２０２に相当する位置、開口２２１はビア配線２０８に相当する位置にそれぞれ設けられたものである。
【０１３７】
続いて、図３９（ａ）に示すように、レジストマスク２１６を用いたドライエッチングにより、開口２１７，２１８，２１９，２２０，２２１から露出するパッシベーション膜１９３を除去し、ｎ型ＡｌＧａＮ層１８４、ソース電極１８７およびドレイン電極を露出させる。
【０１３８】
続いて、図３９（ｂ）に示すように、ドライエッチングにより化合物半導体層を選択的に除去し、半絶縁性ＳｉＣ基板１８１を底面としたビアホール２２２，２２３，２２４，２２５を形成する。ドライエッチングには、例えばＣｌ2ガスを用いることができる。
【０１３９】
その後、図４０（ａ）に示すように、レジストマスク２１６を剥離して除去する。
【０１４０】
続いて、図４０（ｂ）に示すように、例えばスパッタ法により、パッシベーション膜１９３、および露出したソース電極１８７、ドレイン電極の表面上、およびビアホール２２２，２２３，２２４，２２５の内壁上に厚さ５０ｎｍのＴｉ，厚さ１μｍのＣｕを積層し、シードメタル層２２６を形成する。開口２１７はビア配線２１０に相当する位置、開口２１８はビア配線２０４に相当する位置、開口２２８はソース電極１８７に相当する位置、開口２２０はビア配線２０２に相当する位置、開口２２１はビア配線２０８に相当する位置にそれぞれ設けられたものである。
【０１４１】
その後、図４１（ａ）に示すように、ビアホール２２２，２２３，２２４，２２５に相当する領域に開口を備えたレジストマスク２２７をシードメタル層２２６上に形成する。
【０１４２】
続いて、図４１（ｂ）に示すように、例えばめっき法により、シードメタル層２２６上に厚さが２μｍ程度のＮｉ層２２８を形成する。
【０１４３】
その後、図４２（ａ）に示すように、レジストマスク２２７を剥離して除去する。そして、そして、図４２（ｂ）に示すように、露出しているシードメタル層２２６を、例えばイオンミリングにより除去する。これにより、ビア配線２０２，２０４，２０８，２１１が形成される。
【０１４４】
続いて、図４３（ａ）に示すように、パッシベーション膜１９３、および露出したソース電極１８７、ビア配線２０２、２０４，２０８，２１１およびドレイン電極の表面にシードメタル層２２９を形成する。シードメタル層２２９の形成工程では、例えばスパッタ法により、厚さ１０ｎｍのＴｉ、厚さ５０ｎｍのＰｔ、厚さ２００ｎｍのＡｕを積層する。
【０１４５】
その後、図４３（ｂ）に示すように、シードメタル層２２９上の、ソース配線１９５、ドレイン配線１９６、ビア配線２０２、２０４，２０８，２１１に相当する領域に、開口を備えたレジストマスク２３０を形成する。
【０１４６】
続いて、図４４（ａ）に示すように、例えばめっき法により、厚さ６μｍ程度のＡｕ膜２３１を形成する。
【０１４７】
その後、図４４（ｂ）に示すように、レジストマスク２３０を除去すると、レジストマスク２３０の開口の底面に形成されたＡｕ膜２３１は、ソース配線１９５、ドレイン配線１９６、ソース端子１９１およびドレイン端子１９２となる。
【０１４８】
続いて、図４５に示すように、露出しているシードメタル層２２９を、例えばイオンミリングにより除去する。
【０１４９】
このようにして、ソース配線１９５およびドレイン配線１９６を形成した半絶縁性ＳｉＣ基板１８１を製造する。
【０１５０】
次に、図４６（ａ）に示すように、例えば接着剤２３２を用いて、化合物半導体層が形成されている面が支持基板２３３に対向するようにして半絶縁性ＳｉＣ基板１８１を支持基板２３３に貼り付ける。支持基板２３３としては、例えばサファイア基板を用いる。接着剤２３２としては、製造後に半導体装置を支持基板２３３から分離することを鑑みると、例えば熱可塑性の接着剤が好ましい。
【０１５１】
その後、図４６（ｂ）に示すように、半絶縁性ＳｉＣ基板１８１の背面、すなわち化合物半導体層が形成されている面と反対側の面を、例えば研磨により薄化する。薄化後の半絶縁性ＳｉＣ基板１８１の厚さは、例えば１５０μｍ程度である。
【０１５２】
次に、図４７（ａ）に示すように、半絶縁性ＳｉＣ基板１８１の背面上に、例えばスパッタ法により、厚さ２０ｎｍのＴｉ，厚さ３００ｎｍのＣｕを積層し、シードメタル層２３４を形成する。その後、図４７（ｂ）に示すように、ビア配線２０１，２０３，２０７，２１０に相当する領域が覆われるようにレジストマスク２３５を形成する。
【０１５３】
続いて、図４８（ａ）に示すように、例えばめっき法により、厚さが２μｍ程度のＮｉ層２３６をシードメタル層２３４上に形成する。その後、図４８（ｂ）に示すように、レジストマスク２３５を剥離により除去すると、開口２３７，２３８，２３９，２４０が形成される。
【０１５４】
続いて、例えば図４９（ａ）に示すように、例えばイオンミリングにより開口２３７，２３８，２３９，２４０から露出したシードメタル層２３４を除去すると、ビアホール形成用のメタルマスク２４１が形成される。
【０１５５】
次に、図４９（ｂ）に示すように、メタルマスク２４１を用いて、例えばＳＦ6／Ｏ2混合ガスを用いたドライエッチングにより、トレンチ２４２，２４３およびビアホール２４４，２４５を形成する。このときのトレンチ２４２，２４３の開口サイズは、例えば１００μｍ×１００μｍ程度、ビアホール２４４，２４５の径は、例えば２０μｍ程度である。また、トレンチ２４２，２４３の半絶縁性ＳｉＣ基板１の背面からの深さは、例えば７０μｍ程度であり、ビアホール２４４，２４５の半絶縁性ＳｉＣ基板１の背面からの深さは、例えば６０μｍ程度である。
【０１５６】
その後、図５０（ａ）に示すように、例えば硫酸および過酸化水素水の混合液を用いて、メタルマスク２４１を除去する。
【０１５７】
次に、図５０（ｂ）に示すように、半絶縁性ＳｉＣ基板１８１の背面上およびトレンチ２４２，２４３およびビアホール２４４，２４５の内壁上に、例えばスパッタ法により、厚さ２０ｎｍのＴｉ，厚さ３００ｎｍのＣｕを積層し、シードメタル層２４６を形成する。
【０１５８】
その後、図５１（ａ）に示すように、ドレイン共通配線１９７およびソース共通配線１９９に相当する領域が覆われるように、レジストマスク２４７を形成する。
【０１５９】
続いて、図５１（ｂ）に示すように、例えばめっき法により、シードメタル層２４６上に厚さが２μｍ程度のＮｉ層２４８を形成する。その後、図５２（ａ）に示すように、レジストマスク２４７を剥離により除去する。
【０１６０】
その後、例えば過硫酸アンモニウム溶液を用いたウェットエッチングにより、シードメタル層２４６のＣｕ層を除去する。ウェットエッチングに用いる薬液はトレンチ２４２，２４３およびビアホール２４４，２４５の内壁に容易に浸入できるため、イオンミリングを用いる場合よりもトレンチ２４２，２４３およびビアホール２４４，２４５の内壁のＣｕ層を効果的に除去することができる。
【０１６１】
続いて、例えばＳＦ6ガスを用いたドライエッチングにより、シードメタル層２４６のＴｉ層を除去する。Ｔｉ層を除去すると、図５２（ｂ）に示すように、ドレイン共通配線１９７およびソース共通配線１９９の形成に用いるメタルマスク２４８が形成される。Ｔｉ層の除去にＳＦ6ガスを用いたドライエッチングを用いることにより、Ｎｉ層のエッチングを抑えながら、Ｔｉ層を選択的に除去することができる。
【０１６２】
次に、図５３（ａ）に示すように、メタルマスク２４７を用いて、例えばＳＦ6／Ｏ2混合ガスを用いたドライエッチングにより、トレンチ２４９，２５０を形成する。トレンチ２４９，２５０の半絶縁性ＳｉＣ基板１背面からの深さは１００μｍ程度である。
【０１６３】
トレンチ２４９，２５０を形成する際には、予め形成しておいたトレンチ２４２，２４３およびビアホール２４４，２４５の底面もエッチングされる。そして、トレンチ２４２はビア配線２１１を底面としたビアホール２５１となり、トレンチ２４３はビア配線２０８を底面としたビアホール２５２となる。また、ビアホール２４４はビア配線２０４を底面としたビアホール２５３となり、ビアホール２４５はビア配線２０２を底面としたビアホール２５４となる。
【０１６４】
次に、図５３（ｂ）に示すように、例えばスパッタ法により、メタルマスク２４８上、トレンチ２４９，２５０の内壁上、およびビアホール２５１，２５２，２５３，２５４の内壁上に厚さ５０ｎｍのＴｉ，厚さ１μｍのＣｕを積層し、シードメタル層２５５を形成する。
【０１６５】
その後、図５４（ａ）に示すように、例えばめっき法により、シードメタル層２５５上にＣｕ層２５６を形成する。
【０１６６】
続いて、図５４（ｂ）に示すように、例えば化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、半絶縁性ＳｉＣ基板１８１が露出するまで、半絶縁性ＳｉＣ基板１８１のＣｕ層２５６を形成した面を研磨する。この研磨により、半絶縁性ＳｉＣ基板１のトレンチ２４９に埋め込まれたドレイン共通配線１９９、およびトレンチ２５０に埋め込まれたソース共通配線１９７が形成される。
【０１６７】
その後、支持基板２３３を加熱し、化合物半導体層を支持基板２３３から剥離する。その後、有機溶媒を用いて化合物半導体層に残存した接着剤２３２を除去すると、図５５に示すような半導体装置を得ることができる。
【０１６８】
以上、本発明の好ましい実施の形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、種々の変形や変更が可能である。例えば、実施例２における半導体装置のソース共通配線１００およびドレイン共通配線１０２が埋め込まれた面を、ＡｌＮやＳｉＣ等の絶縁膜で覆うことができる。また、実施例５における半導体装置を、ＧａＮ基板やＡｌＮ基板等を用いて製造することができる。
【０１６９】
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板の上方に設けられた化合物半導体層と、
前記化合物半導体層の上方に設けられた複数のソース電極及び複数のドレイン電極と、
前記化合物半導体層を貫通し、前記複数のソース電極のそれぞれに接続される複数の第１のビアと、
前記化合物半導体層を貫通し、前記複数のドレイン電極のそれぞれに接続される複数の第２のビアと、
前記複数の第１のビアに接続され、前記基板に埋め込まれたソース共通配線と、
前記複数の第２のビアに接続され、前記基板に埋め込まれたドレイン共通配線と
を有することを特徴とする半導体装置。
（付記２）
前記基板は、ＳｉＣ、ＧａＮ、ＡｌＮ、Ｓｉのいずれかを含むことを特徴とする付記１記載の半導体装置。
（付記３）
前記化合物半導体層は、窒化物半導体を含むことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記化合物半導体層は、バッファ層と、チャネル層と、電子供給層とを含むことを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記ソース電極及び前記ドレイン電極は、ＴｉとＡｌとを含む多層膜であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
前記ソース共通配線及び前記ドレイン共通配線は、Ｃｕを含むことを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
前記化合物半導体層を貫通し、前記ソース共通配線、前記ドレイン共通配線の少なくともいずれかに接続される第３のビアと、
前記化合物半導体層の上方に設けられ、前記第３のビアに接続される引き出し電極と
を有することを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
（付記８）
前記第３のビアは、
化合物半導体層を貫通し、前記引き出し電極に接続されるストッパーと、
前記ストッパーに接続され、前記基板を貫通し、前記ソース共通配線、前記ドレイン共通配線の少なくともいずれかに接続される第４のビアと
を含むことを特徴とする付記７記載の半導体装置。
（付記９）
前記基板は、第１の配線溝と、前記第１の配線溝に離間するように設けられた第２の配線溝とを有し、
前記ソース共通配線は、前記第１の配線溝が充填されるように埋め込まれ、
前記ドレイン共通配線は、前記第２の配線溝が充填されるように埋め込まれていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
（付記１０）
前記ソース電極は、前記ソース電極の上方に設けられたソース配線に接続され、前記ソース配線は、前記第１のビアに接続され、
前記ドレイン電極は、前記ドレイン電極の上方に設けられたドレイン配線に接続され、前記ドレイン配線は、前記第２のビアに接続されていることを特徴とする付記１〜９のいずれか１項に記載の半導体装置。
（付記１１）
前記ソース共通配線及び前記ドレイン共通配線に対向するように放熱板が設けられていることを特徴とする付記１〜１０のいずれか１項に記載の半導体装置。
（付記１２）
前記放熱板は、ＡｌＮを含むことを特徴とする付記１１記載の半導体装置。
（付記１３）
前記基板、前記ソース共通配線及び前記ドレイン共通配線を覆う絶縁膜を有することを特徴とする付記１〜１２のいずれか１項に記載の半導体装置。
（付記１４）
前記絶縁膜は、ＡｌＮ、ＡｌＳｉＣ、ＳｉＣのいずれかを含むことを特徴とする付記１３記載の半導体装置。
（付記１５）
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に複数のソース電極及び複数のドレイン電極を形成する工程と、
前記化合物半導体層を貫通する複数の貫通孔と、前記複数の貫通孔に接続される配線溝とを前記基板に形成する工程と、
前記複数の貫通孔と前記配線溝とを金属で埋め込むことにより、前記複数のソース電極のそれぞれに接続される複数の第１のビアと、前記複数の第１のビアに接続されるソース共通配線と、前記複数のドレイン電極のそれぞれに接続される複数の第２のビアと、前記複数の第２のビアに接続されるドレイン共通配線とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１６）
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に複数のソース電極、複数のドレイン電極を形成する工程と、
前記化合物半導体層の上方に引き出し電極を形成するとともに、前記化合物半導体層を貫通し、前記複数のソース電極、前記複数のドレイン電極及び前記引き出し電極に接続される複数のストッパーを形成する工程と、
前記ストッパーに達する貫通孔と、前記貫通孔に接続される配線溝とを前記基板に形成する工程と、
前記貫通孔と前記配線溝とを金属で埋め込むことにより、前記複数のソース電極のそれぞれに接続される複数の第１のビアと、前記複数の第１のビアに接続されるソース共通配線と、前記複数のドレイン電極のそれぞれに接続される複数の第２のビアと、前記複数の第２のビアに接続されるドレイン共通配線と、前記引き出し電極に接続される第３のビアとを形成する工程と
を有し、
前記第３のビアは、前記ソース共通配線と前記ドレイン共通配線の少なくともいずれかに接続されていることを特徴とする半導体装置の製造方法。
（付記１７）
前記ストッパーは、Ｎｉを含むことを特徴とする付記１６記載の半導体装置の製造方法。
（付記１８）
前記配線溝は、第１の配線溝と、前記第１の配線溝に離間するように設けられた第２の配線溝とを含み、
前記第１の配線溝が充填されるように前記金属で埋め込むことにより、前記ソース共通配線を形成するとともに、前記第２の配線溝が充填されるように前記金属で埋め込むことにより、前記ドレイン共通配線を形成することを特徴とする付記１４〜１７のいずれか１項に記載の半導体装置の製造方法。
（付記１９）
前記金属は、Ｃｕを含むことを特徴とする付記１４〜１８のいずれか１項に記載の半導体装置の製造方法。
（付記２０）
前記配線溝を形成する工程は、
前記基板に複数の凹部を形成する工程と、
前記凹部を含む領域に前記配線溝を形成するとともに、前記複数の凹部のそれぞれの位置に貫通孔を形成する工程と
を含むことを特徴とする請求項１４〜１９のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【０１７０】
１  半絶縁性ＳｉＣ基板
２  バッファ層
３  ノンドープＧａＮ層
４  ｎ型ＡｌＧａＮ層
５，６  不活性領域
７  ソース電極
８  ゲート電極
９  ドレイン電極
１０  ゲート共通配線
１１  ゲート端子
１２，１３  エッチングストッパ
１４  パッシベーション膜
１５  シードメタル層
１６  ソース配線
１７  ドレイン配線
１８  ソース共通配線
１９  シードメタル層
２０  ドレイン共通配線
２１  シードメタル層
２２，２３  ビア配線
２４  レジストマスク
２５  開口
２６  レジストマスク
２７  蒸着膜
２８  レジストマスク
２９，３０  開口
３１  蒸着膜
３２  レジストマスク
３３，３４  開口
３５  シードメタル
３６  レジストマスク
３７  開口
３８  Ａｕ膜
３９  接着剤
４０  支持基板
４１  シードメタル層
４２  レジストマスク
４３  Ｎｉ層
４４，４５  開口
４６  メタルマスク
４７，４８  ビアホール
４９  シードメタル層
５０  レジストマスク
５１  Ｎｉ層
５２  メタルマスク
５３，５４  トレンチ
５５，５６  ビアホール
５７  シードメタル層
５８  Ｃｕ層
５９  アンダーフィル樹脂
６０  セラミック基板
６１  導電性接着剤
６２  配線
６３，６４  ダイシングブレード
７１  ＧａＮ基板
７２  バッファ層
７３  ノンドープＧａＮ層
７４  ｎ型ＡｌＧａＮ層
７５，７６  不活性領域
７７  ソース電極
７８  ゲート電極
７９，８０  エッチングストッパ
８１  パッシベーション膜
８２  シードメタル層
８３  ソース配線
８４  接着剤
８５  支持基板
８６  シードメタル層
８７  Ｎｉ層
８８  メタルマスク
８９，９０  開口
９１，９２  ビアホール
９３  シードメタル層
９４  Ｎｉ層
９５  メタルマスク
９６，９７  トレンチ
９８，９９  ビアホール
１００  ソース共通配線
１０１  シードメタル層
１０２  ドレイン共通配線
１０３  シードメタル層
１１１  Ｓｉ基板
１１２  バッファ層
１１３  ノンドープＧａＮ層
１１４  ｎ型ＡｌＧａＮ層
１１５，１１６  不活性領域
１１７  ソース電極
１１８  ゲート共通配線
１１９，１２０  エッチングストッパ
１２１  パッシベーション膜
１２２  シードメタル層
１２３  ソース配線
１２４  接着剤
１２５  支持基板
１２６  シードメタル層
１２７  Ｎｉ層
１２８  メタルマスク
１２９  開口
１３０  開口
１３１，１３２  ビアホール
１３３  シードメタル層
１３４  Ｎｉ層
１３５  メタルマスク
１３６，１３７  トレンチ
１３８，１３９  ビアホール
１４０，１４１  トレンチ
１４２，１４３  ビアホール
１４４  ソース共通配線
１４５  シードメタル層
１４６  ドレイン共通配線
１４７  シードメタル層
１５１  半絶縁性ＳｉＣ基板
１５２  バッファ層
１５３  ノンドープＧａＮ層
１５４  ｎ型ＡｌＧａＮ層
１５５，１５６  不活性領域
１５７  ソース電極
１５８  ゲート共通配線
１５９，１６０  エッチングストッパ
１６１  パッシベーション膜
１６２  シードメタル層
１６３  ソース配線
１６４  接着剤
１６５  支持基板
１６６  ソース共通配線
１６７  シードメタル層
１６８  ドレイン共通配線
１６９  シードメタル層
１７０  絶縁膜
１７１  接着剤
１７２  放熱板
１８１  半絶縁性ＳｉＣ基板
１８２  バッファ層
１８３  ノンドープＧａＮ層
１８４  ｎ型ＡｌＧａＮ層
１８５，１８６  不活性領域
１８７  ソース電極
１８８  ゲート電極
１８９  ゲート共通配線
１９０  ゲート端子
１９１  ソース端子
１９２  ドレイン端子
１９３  パッシベーション膜
１９４  シードメタル層
１９５  ソース配線
１９６  ドレイン配線
１９７  ソース共通配線
１９８  シードメタル層
１９９  ドレイン共通配線
２００  シードメタル層
２０１，２０２，２０３，２０４  ビア配線
２０５、２０６  シードメタル層
２０７、２０８  ビア配線
２０９  シードメタル層
２１０、２１１  ビア配線
２１２  シードメタル層
２１３  レジストマスク
２１４  開口
２１５  蒸着膜
２１６  レジストマスク
２１７〜２２１  開口
２２２〜２２５  ビアホール
２２６  シードメタル層
２２７  レジストマスク
２２８  Ｎｉ層
２２９  シードメタル層
２３０  レジストマスク
２３１  Ａｕ膜
２３２  接着剤
２３３  支持基板
２３４  シードメタル層
２３５  レジストマスク
２３６  Ｎｉ層
２３７，２３８，２３９，２４０  開口
２４１  メタルマスク
２４２，２４３  トレンチ
２４４，２４５  ビアホール
２４６  シードメタル層
２４７  レジストマスク
２４８  Ｎｉ層
２４９，２５０  トレンチ
２５１，２５２，２５３，２５４  ビアホール
２５５  シードメタル層
２５６  Ｃｕ層
【図１】
0005604855.tif 000002
【図２】
0005604855.tif 000003
【図３】
0005604855.tif 000004
【図４】
0005604855.tif 000005
【図５】
0005604855.tif 000006
【図６】
0005604855.tif 000007
【図７】
0005604855.tif 000008
【図８】
0005604855.tif 000009
【図９】
0005604855.tif 000010
【図１０】
0005604855.tif 000011
【図１１】
0005604855.tif 000012
【図１２】
0005604855.tif 000013
【図１３】
0005604855.tif 000014
【図１４】
0005604855.tif 000015
【図１５】
0005604855.tif 000016
【図１６】
0005604855.tif 000017
【図１７】
0005604855.tif 000018
【図１８】
0005604855.tif 000019
【図１９】
0005604855.tif 000020
【図２０】
0005604855.tif 000021
【図２１】
0005604855.tif 000022
【図２２】
0005604855.tif 000023
【図２３】
0005604855.tif 000024
【図２４】
0005604855.tif 000025
【図２５】
0005604855.tif 000026
【図２６】
0005604855.tif 000027
【図２７】
0005604855.tif 000028
【図２８】
0005604855.tif 000029
【図２９】
0005604855.tif 000030
【図３０】
0005604855.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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