(57)【特許請求の範囲】
【請求項１】
データ処理回路は、
信号入力端および信号出力端をそれぞれ含む２つの信号変換回路と、前記信号変換回路の前記入力端および前記出力端に接続された一組の制御スイッチと、バイナリ信号入力部およびバイナリ信号出力部とを有するデータ処理ユニットと、
他の組のスイッチを介してメモリバスに接続され、それぞれバイナリデータを記憶可能な一組のキャパシタを有し、前記メモリバスが前記データ処理ユニットに接続されたメモリユニットと、
前記制御スイッチの制御信号を入力する一組の入力部と、を備え、
前記データ処理ユニットは、制御信号によるデータシーケンスに応じて、
前記バイナリ信号入力部によって入力されたバイナリデータのキャパシタへの書き込み、
キャパシタに記憶されたバイナリデータの前記出力ラインによる読み取り、
少なくとも２つのキャパシタに記憶されたバイナリデータの論理合成、
の少なくともいずれかを実行することを特徴とするデータ処理回路。
【請求項２】
前記信号変換回路は、シグモイド型応答を反転させるインバータであることを特徴とする請求項１に記載のデータ処理回路。
【請求項３】
前記インバータは、各々の前記制御スイッチを介して前記メモリバスにそれぞれ接続された入力端および出力端を有している第１のインバータを含むことを特徴とする請求項２に記載のデータ処理回路。
【請求項４】
前記データ処理ユニットは、前記インバータとして第１のインバータ及び第２のインバータを有し、前記第１のインバータの入力端は第１の制御スイッチを介して前記第２のインバータの出力端に接続され、前記第２のインバータの入力端は第２の制御スイッチを介して前記第１のインバータの出力端に接続されていることを特徴とする請求項２または３に記載のデータ処理回路。
【請求項５】
前記第１のインバータの入力端にキャパシタを介して接続され、補償電圧を入力する入力部を備えることを特徴とする請求項３または４に記載のデータ処理回路。
【請求項６】
前記メモリバスにキャパシタを介して接続され、補償電圧を入力する入力部を備えることを特徴とする請求項３または４に記載のデータ処理回路。
【請求項７】
前記補償電圧は可変であることを特徴とする請求項５または６に記載のデータ処理回路。
【請求項８】
少なくとも前記第１のインバータは、正入力側にしきい値電圧が設けられたコンパレータにより形成されていることを特徴とする請求項３乃至７のいずれかに記載のデータ処理回路。
【請求項９】
前記しきい値電圧は可変であることを特徴とする請求項８に記載のデータ処理回路。
【請求項１０】
前記コンパレータまたはそれぞれのコンパレータは操作可能な相互コンダクタンス増幅器により形成されていることを請求項８または９に記載のデータ処理回路。
【請求項１１】
前記キャパシタを前記メモリバスに電気的に接続するための前記メモリユニットの制御スイッチを導通させる制御信号に応じて、前記キャパシタに記憶されたバイナリデータを第１の変換回路によって論理合成しうることを特徴とする請求項１乃至１０のいずれかに記載のデータ処理回路。
【請求項１２】
前記論理合成のタイプが補償電圧の値によって異なることを特徴とする請求項７乃至１１のいずれかに記載のデータ処理回路。
【請求項１３】
前記論理合成のタイプが前記しきい値電圧の値によって異なることを特徴とする請求項９乃至１１のいずれかに記載のデータ処理回路。
【請求項１４】
前記キャパシタが、それぞれのキャパシタに関連した一つのメモリバスと一つのスイッチとともに直線状に配置されていることを特徴とする請求項１乃至１３のいずれかに記載のデータ処理回路。
【請求項１５】
前記キャパシタが、二組の交差したバスラインと、それぞれのキャパシタに関連した一対の制御スイッチとともにマトリックス状に配置されていることを特徴とする請求項１乃至１３のいずれかに記載のデータ処理回路。
【請求項１６】
前記一対の制御スイッチは、
前記キャパシタと前記メモリバスとの間に接続された２つ信号端子を含む第１のスイッチと、
第１の制御ラインと前記第１のスイッチの制御入力端との間に接続された２つの信号端子、および第２の制御ラインに接続された制御入力端を含む第２のスイッチとを有することを特徴とする請求項１５に記載のデータ処理回路。
【請求項１７】
前記メモリバスは、複数の制御スイッチごとに複数の部位に分割されていることを特徴とする請求項１５または１６に記載のデータ処理回路。
【請求項１８】
請求項１乃至１７のいずれかに記載のデータ処理回路のアレイと、前記一組の入力部に適合する制御装置とを含み、前記一組の入力部から入力される制御信号が、すべての前記データ処理回路に共通の制御信号であることを特徴とするデータ処理装置。
【請求項１９】
前記データ処理回路の各データ処理ユニットが、制御スイッチを介して隣接したデータ処理ユニットへバイナリデータを転送しうることを特徴とする請求項１８に記載のデータ処理装置。
【請求項２０】
前記データ処理回路の各データ処理ユニットは、メモリユニットに関連する一組のキャパシタに接続された一組のポートを介して、隣接したデータ処理ユニットへバイナリデータを転送できるとともにバイナリデータを隣接するデータ処理ユニットから受信しうることを特徴とする請求項１８に記載のデータ処理装置。
【請求項２１】
前記データ処理ユニットは、前記一組のポートによって４箇所の主要な点に位置する４つの隣接したデータ処理ユニットに接続されており、前記隣接するデータ処理ユニットの前記ポートが２つずつ接続されていることを特徴とする請求項２０に記載のデータ処理装置。
【請求項２２】
前記データ処理ユニットは、前記一組のポートによって４箇所の主要な点に位置する８つの隣接したデータ処理ユニットに接続されており、前記隣接するデータ処理ユニットの前記ポートが４つずつ接続されていることを特徴とする請求項２０に記載のデータ処理装置。
【請求項２３】
データソースを形成する一組の検出セルと、請求項１８乃至２２のいずれかに記載のデータ処理装置とを備えるマトリックスセンサ。
【請求項２４】
それぞれの検出セルにより検出された検出結果のバイナリ値を出力する変換回路を備えることを特徴とする請求項２３に記載のマトリックスセンサ。
【請求項２５】
前記検出セルが光電性セルであることを特徴とする請求項２３または２４に記載のマトリックスセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、マトリックスセンサのようなデータソース装置のデータ処理回路に関する。また、本発明は、多数のデータ処理回路に具備されて、データソースを形成する一組の検出セルを含むマトリックスセンサに関する。例えば、本発明は、人工視覚の人工網膜を形成する光電性セル等の検出セルのデータ処理に適用される。
【背景技術】
【０００２】
人工視覚技術の目的は、カメラによって撮影される光景の連続画像に基づいて、観測された光景のある実特徴を測定することにある。これは、時間の長短に関わらず、前記光景に関連する動作を実行するために行われる。
【０００３】
ここ数年間でカメラの多くの型式がデジタル化されている。イメージセンサはアナログデータを供給するが、デジタルカメラにはＡ／Ｄ変換手段が組み込まれているため、直接デジタル画像を出力するようになっている。現在、人工視覚の通常のシステムは、一般的に、デジタルカメラと、データをデジタル処理するリソースとからなる。このリソースとは、基本的なデスクトップ・コンピュータから専門の計算機あるいはスーパー計算機まで様々である。
これらの各種配置構造は、実行すべき視覚タスクの計算量によって決定される。この視覚タスクは、データを用いて実行される種々の演算のアルゴリズムを含んでいる。
【０００４】
通常の視覚システムにおけるエネルギ消費は、システムを保持するために数十から数百ワットに及ぶこともある。このような消費電力レベルでは、ほとんどの場合、移動式の用途や、固定であるが無線式の用途には適していない。特に、電力供給装置が高価である場合にはより適さない。
【０００５】
第１の例として、人工視覚技術は監視の分野で用いられている。しかし実際には、少ないバッテリーで毎日作動して数週間対象場所を監視し、かつ人間や車両の動作を検知して特徴抽出する高機能カメラは現在は実在しない。
第２の例として、人工視覚技術は、テレビ電話通信あるいはテレビ会議で用いられている。実際に今日行われているように、携帯電話間で利用者の生き生きとした表情を伝送することは、圧縮したビデオ画像を伝送することに比べて容易である。しかしながら、携帯電話におけるそのような生き生きとした表情の生成は、実際には独立した電源でまかないきれない連続画像の解析を要求される。
【０００６】
第３の例は移動ロボットや自動化された車両に関連する。人工視覚技術は、可視光線または赤外線スペクトルで撮像された画像キャプチャに基づいて、例えば対象物を掴むように、それらの動作支援または自動運転において重要な役割を果たさなければならない。
この例では、自動車のような車両の発進エネルギの一部であっても、視覚機能のために利用されるかもしれない。視覚センサ数の起こり得る増加は、電力使用量のある程度の制限を求める。この制限は、小型車または小型ロボット、また無人飛行機のような飛行船ではさらに深刻となる。
【０００７】
したがって、本発明は、特にエネルギ消費に配慮した視覚システムを提供することを目的とする。
本発明の目的を達成するために、周知の構成は、集積回路の二次元配列による各ノードの繰り返しによって設計された要素プロセッサ（以下、ＰＥと略称する）から構成される。
この二次元配列は、１ピクセル当たり１ＰＥの画像か、またはマクロピクセルと呼ばれるピクセルの小集合における１ＰＥの低解像度の画像と一致する。このＰＥは、全てのＰＥ（ＳＩＭＤ；Single Instruction Multiple Data）に共通な制御信号、または、例えば特許文献ＦＲ−Ａ−２  ７７８  ７６４（Bernard，Paillet
and Mercier）に記載されるように、ＰＥのサブファミリに共通な制御信号によって操作される。さらに、各ＰＥはそのマクロピクセルに対応するデータを格納することができたり、近接するＰＥと通信し、そのデータに関する演算を行ったりする。多数の画像タスクにおいては、集積回路でこれらのキャパシタによって１０−１４Ｆ程度のエネルギを消費するが、そのような構造により、電気的に小型のキャパシタにおいてもデータ伝送に関する大部分の演算処理を実行するのに十分である。通常の視覚システムに比べて、そのような構造におけるエネルギの増幅率は１００倍程度である。
【０００８】
さらにまた、ＰＥの二次元配列のこの構造に基づいて、この配列の外部とのデータ転送により消費されるエネルギ損失を最小限にしようと試みた。そこで、このＰＥアレイへ画像を送信するために、マトリックスイメージセンサ（接続部部に接続されたキャパシタ）に近づけるように配列を移動させることを提案する。
特許文献ＪＰ−Ａ−１０  １４５  ６８０、また特許文献ＵＳ−Ａ−６  ６０８  ２９６（Toyada and Ishikawa）においては、マトリックスイメージセンサとＰＥアレイは、Ａ／Ｄ変換手段を挟んで並んで配置されている。さらにまた、特許文献ＦＲ−Ａ−２  ５８３  ６０２（Devos, Garda and Zavidovique）で提案されているように、マトリックスイメージセンサとＰＥアレイとを重ねて配置することも可能であり、この配置は、その対応する画素の光電性素子のできるだけ近くに各ＰＥを配置することと同等である。
【０００９】
このようにして得られるシステムは人工網膜と呼ばれており、その中で各々の画素は光電性素子と、ＰＥと、これらを接続するためのＡ／Ｄ変換手段とを有している。なお、Ａ／Ｄ変換手段は電圧比較器のみで構成されていてもよい。
これらのデバイスをより一層小型化し且つエネルギ消費を抑えるためには、システムの他の制約、すなわちシステムにおけるバイナリデータの記憶性能、近接するアレイとのデータ転送、およびプロセッサによる論理演算の実行を満たしながら、特に情報ビットをＰＥに記憶させる方法を創出する試みが必要がある。
【００１０】
解決手段はすでにこの問題で提案されている。
第１の記憶モードは、セミスタティックモードである。これは、各々の情報ビットが、バイステーブルシステム（双安定器）を形成するスイッチによって再ループする２つの変換手段によって記憶される。特に、特許文献ＦＲ−Ａ−２  ５８３  ６０２（Devos, Garda and Zavidovique）、特許文献ＦＲ−Ａ−２  ６８３  ３４８ (Zavidovique, Bernard and Devos) 、および特許文献ＦＲ−Ａ−２  ７７７１  ３８（Paillet, Mercier and Bernard)にて、異なる配置が提案されている。しかしながら、そのようなセミスタティックストレージ（セミスタティック型の記憶装置）は、異なる種類のトランジスタを結合することが必要であり、それは結局、全ての試みにも関わらず、小型化がほぼ不可能な配置につながる。例えば数十ビット程度の大型のキャパシタメモリを有するＰＥを装備したときに不利となる。
【００１１】
セミスタティックモードより小型の構造を含むストレージモードは、ダイナミックモードであり、ここでデータはキャパシタの端子電圧の形態として記憶される。実際に、キャパシタは、２進数データを記憶する際に用いられるトランジスタがより小数であり且つ同一タイプであるという事実に関連している。動的に記憶された０論理状態（または１論理状態）はある値Ｖ０（またはＶ１）に近い電圧によって表される。キャパシタのバイナリデータ数値を決定するために、前記キャパシタの端子電圧がＶ０またはＶ１のいずれに近いかを判断する読み取り用回路が用いられる。キャパシタに記憶される情報は電荷とみなしてもよい。ダイナミックストレージ（ダイナミック型記憶装置）のよく知られた欠点として、そのときの再書き込みを読み出すことによってデータをリフレッシュする必要がある。これは、徐々に放電するキャパシタによる寄生リーク電流を原因とする。
【００１２】
人工網膜のＰＥにおいてダイナミックストレージを用いる技術は、最初に特許文献ＪＰ−Ａ−７  ０２８  ９８８（Ishikawa and Yamada）で提案され、さらに特許文献ＪＰ−Ａ−８  ２１２  ０７３（Takayanagi, Yamada, Nakagami and Ishikawa）で提案されている。ここで提案されている配置構成は、３−トランジスタメモリセルとしても知られているダイナミック型のラッチ回路を用いたストレージに基づいている。これらのメモリセルは、それ自身の読み取り用回路を含んでいる。その利点は、非破壊読み取り用が可能なことである。すなわち、再書き込みすることなくデータを複数回読み取り可能なものである。その欠点は、このメモリセルが、異なるメモリセル間で共有の読み取り用バスと書き込み用バスとをそれぞれ個別に必要とし、２つの個別の制御信号を必要とすることである。これは、ＰＥ、すなわちその信号伝送路における小型化を妨げる。
【００１３】
人工網膜に用いられるＰＥにおけるダイナミックストレージの他の用途は、論文誌 IEEE TransactionsのCircuits and Systems-I：Fundamental Theory and Applicationsに記載の“A General Purpose Processor-per-Pixel Analog SIMD Vision Chip”（52(1):13-20，2005年1月発行，著者P.Dudek、P.J.Hicks）に開示されている。この論文によれば、それはカレントメモリセルとして用いられている。しかしながら、その目的はアナログデータを記憶することにあり、このメモリセルは複数のトランジスタと個々の制御信号とを必要とする。
【００１４】
さらにまた、ＰＥにおけるダイナミックストレージの他の用途が、論文誌IEEE Journal of Solid-State Circuitsに記載の“A Pixel-Parallel Image Processor Using Logic Pitch-Matched to
Dynamic Memory”（34(6):831-839，1999年1月発行，著者J.C. Gealow
and C.G. Sodini）に開示されている。マサチューセッツ工科大学（ＭＩＴ）で行われたこの研究において、バイナリデータはトランジスタメモリセルに記憶される。このセルは、制御信号によって制御されるトランジスタを介して読み込み／書き込み用バスに接続されたキャパシタによって形成される他のｄＲＡＭセルである。このｄＲＡＭセルは、極めて小型であるが破壊読み取りを伴う。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】ＦＲ−Ａ−２  ７７８  ７６４
【特許文献２】ＪＰ−Ａ−１０  １４５  ６８０
【特許文献３】ＵＳ−Ａ−６  ６０８  ２９６
【特許文献４】ＦＲ−Ａ−２  ５８３  ６０２
【特許文献５】ＦＲ−Ａ−２  ５８３  ６０２
【特許文献６】ＦＲ−Ａ−２  ６８３  ３４８
【特許文献７】ＦＲ−Ａ−２  ７７７１  ３８
【特許文献８】ＪＰ−Ａ−７  ０２８  ９８８
【特許文献９】ＪＰ−Ａ−８  ２１２  ０７３
【非特許文献】
【００１６】
【非特許文献１】“AGeneral Purpose Processor-per-Pixel Analog SIMD Vision Chip”（52(1):13-20，2005年1月発行，著者P.Dudek、P.J.Hicks，論文誌 IEEE Transactions  Circuits and Systems-I：Fundamental Theory and Applications）
【非特許文献２】“APixel-Parallel Image Processor Using Logic Pitch-Matched to Dynamic Memory”（34(6):831-839，1999年1月発行，著者J.C. Gealowand C.G. Sodini，論文誌IEEEJournal of Solid-State Circuits）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明の目的として、集積回路のアレイによって繰り返されるＰＥに基づいた処理回路で、バイナリデータの記憶、隣接するＰＥ同士のデータ転送、汎用的な論理演算の実行、共通の外部制御装置の利用、最小サイズ化が可能で、さらにデジタル計算のようにいかなる論理演算であっても効率的に実行できる汎用ＰＥを提供できる処理回路を提案する。
【課題を解決するための手段】
【００１８】
本発明の目的を達成するための第１の態様は、
データ処理回路は、
信号入力端および信号出力端をそれぞれ含む２つの信号変換回路と、前記信号変換回路の前記入力端および前記出力端に接続された一組の制御スイッチと、バイナリ信号入力部およびバイナリ信号出力部とを有するデータ処理ユニットと、
他の組のスイッチを介してメモリバスに接続され、それぞれバイナリデータを記憶可能な一組のキャパシタを有し、前記メモリバスが前記データ処理ユニットに接続されたメモリユニットと、
前記制御スイッチの制御信号を入力する一組の入力部と、を備え、
前記データ処理ユニットは、制御信号によるデータシーケンスに応じて、
前記バイナリ信号入力部によって入力されたバイナリデータのキャパシタへの書き込み、
キャパシタに記憶されたバイナリデータの前記出力ラインによる読み取り、
少なくとも２つのキャパシタに記憶されたバイナリデータの論理合成、
の少なくともいずれかを実行することを特徴とする。
【００１９】
本発明におけるデータ処理回路の好ましい態様を以下に記載する。ただし、以下の態様に限定されるものではない。
前記信号変換回路は、シグモイド型応答を反転させるインバータであることが挙げられる。
【００２０】
前記インバータは、各々の前記制御スイッチを介して前記メモリバスにそれぞれ接続された入力端および出力端を有している第１のインバータを含むことが挙げられる。
【００２１】
前記データ処理ユニットは、前記インバータとして第１のインバータ及び第２のインバータを有し、前記第１のインバータの入力端は第１の制御スイッチを介して前記第２のインバータの出力端に接続され、前記第２のインバータの入力端は第２の制御スイッチを介して前記第１のインバータの出力端に接続されていることが挙げられる。
【００２２】
前記第１のインバータの入力端にキャパシタを介して接続され、補償電圧を入力する入力部を備えることが挙げられる。
【００２３】
前記メモリバスにキャパシタを介して接続され、補償電圧を入力する入力部を備えることが挙げられる。
【００２４】
前記補償電圧は可変であることが挙げられる。
【００２５】
少なくとも前記第１のインバータは、正入力側にしきい値電圧が設けられたコンパレータにより形成されていることが挙げられる。
【００２６】
前記しきい値電圧は可変であることが挙げられる。
【００２７】
前記コンパレータまたはそれぞれのコンパレータは操作可能な相互コンダクタンス増幅器により形成されていることが挙げられる。
【００２８】
前記キャパシタを前記メモリバスに電気的に接続するための前記メモリユニットの制御スイッチを導通させる制御信号に応じて、前記キャパシタに記憶されたバイナリデータを第１の変換回路によって論理合成しうることが挙げられる。
【００２９】
前記論理合成のタイプが前記補償電圧の値によって異なることが挙げられる。
【００３０】
前記論理合成のタイプが前記しきい値電圧の値によって異なることが挙げられる。
【００３１】
前記キャパシタが、それぞれのキャパシタに関連した一つのメモリバスと一つのスイッチとともに直線状に配置されていることが挙げられる。
【００３２】
前記キャパシタが、二組の交差したバスラインと、それぞれのキャパシタに関連した一対の制御スイッチとともにマトリックス状に配置されていることが挙げられる。
【００３３】
本発明の目的を達成するための第２の態様は、
前記一対の制御スイッチは、
前記キャパシタと前記メモリバスとの間に接続された２つ信号端子を含む第１のスイッチと、
第１の制御ラインと前記第１のスイッチの制御入力端との間に接続された２つの信号端子、および第２の制御ラインに接続された制御入力端を含む第２のスイッチとを有することを特徴とする。
【００３４】
本発明におけるデータ処理回路の好ましい態様を以下に記載する。ただし、以下の態様に限定されるものではない。
前記メモリバスは、複数の制御スイッチごとに複数の部位に分割されていることが挙げられる。
【００３５】
前記データ処理回路のアレイと、前記一組の入力部に適合する制御装置とを含み、前記一組の入力部から入力される制御信号が、すべての前記データ処理回路に共通の制御信号であることが挙げられる。
【００３６】
前記データ処理回路の各データ処理ユニットが、制御スイッチを介して隣接したデータ処理ユニットへバイナリデータを転送しうることが挙げられる。
【００３７】
前記データ処理回路の各データ処理ユニットは、メモリユニットに関連する一組のキャパシタに接続された一組のポートを介して、隣接したデータ処理ユニットへバイナリデータを転送できるとともにバイナリデータを隣接するデータ処理ユニットから受信しうることが挙げられる。
【００３８】
前記データ処理ユニットは、前記一組のポートによって４箇所の主要な点に位置する４つの隣接したデータ処理ユニットに接続されており、前記隣接するデータ処理ユニットの前記ポートが２つずつ接続されていることが挙げられる。
【００３９】
前記データ処理ユニットは、前記一組のポートによって４箇所の主要な点に位置する８つの隣接したデータ処理ユニットに接続されており、前記隣接するデータ処理ユニットの前記ポートが４つずつ接続されていることが挙げられる。
【００４０】
本発明の目的を達成するための第３の態様は、
データソースを形成する一組の検出セルと、前記データ処理装置とを備えるマトリックスセンサ。
【００４１】
本発明におけるマトリックスセンサの好ましい態様を以下に記載する。ただし、以下の態様に限定されるものではない。
それぞれの検出セルにより検出された検出結果のバイナリ値を出力する変換回路を備えることが挙げられる。
【００４２】
前記検出セルが光電性セルであることを特徴とする請求項２３または２４に記載のマトリックスセンサ。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係る要素プロセッサを示す全体構成図である。
【図２】本発明の一実施形態に係る要素プロセッサに用いられる変換回路の２つの実施可能な形式を示す図である。
【図３】要素プロセッサとこれに隣接した４つの要素プロセッサとの間で情報伝送可能としたときの相互接続を示す図である。
【図４】要素プロセッサとこれに隣接した８つの要素プロセッサとの間で情報伝送可能としたときの相互接続を示す図である。
【図５】メモリユニットの２つの実施可能な配置構成を示す図であり、左の図は直線状の構造を有する場合で、右の図はマトリックス構造を有する場合である。
【図６】本発明の第１実施形態に係るマトリックス構造を備えたｄＲＡＭバス
【図７】本発明の実施形態に係る要素プロセッサの変形例であり、ｄＲＡＭバスの分割によって改良されたマトリックス構造のｄＲＡＭを備えた要素プロセッサを示す図である。
【発明を実施するための形態】
【００４４】
本発明の他の構成については、以下に示す実施形態と図面によって説明する。但しこの実施形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は特に特定的な記載がない限りは、この発明の範囲をそれに限定する趣旨ではなく、単なる説明例に過ぎない。
【００４５】
まず最初に、図１を参照して、本発明の実施形態係る要素プロセッサ（ＰＥ）の全体構成を説明する。
要素プロセッサは、インバータを備える。ここでは一例として、Ｉｎｖ１とＩｎｖ２で表される２つのインバータを備える場合を示している。これらのインバータは、２つの変換回路と、複数のキャパシタＣｃｅｌｌ、Ｃ１、Ｃ２、Ｃｉｎｆと、複数のスイッチＭｉ、Ｒ１、Ｗ１、Ｒ２、Ｗ２とから形成され、これらは相互接続されている。また、要素プロセッサは、寄生キャパシタＣｂｕｓを有している。
【００４６】
これらは演算を行うものであり、それぞれが異なる手段で形成されていてもよい。インバータは、ＣＭＯＳインバータ、またはコンパレータのようなオペアンプ型配置であってもよい。その場合、特に相互コンダクタンス増幅器のような配置が挙げられる。また、インバータの電圧−電圧特性（VOLTAGE- VOLTAGE CHARACTERISTIC OF Inv1）は、図１の左下に示すように反転したＳ字形状となっている。スイッチは、小型化が図れるように、Ｎ型またはＰ型の単一トランジスタによって構成されている。これは、２つの相補型トランジスタが並行に配置された一般的なものとは異なる。この場合、全電圧を正確に送信できるとは限らず、開閉時に回路に電荷を投入する。
それにも関わらず、複雑化を避けるために、上記記載の大部分は理想的な形態として考慮される。
【００４７】
慣例により、スイッチは、論理値が１である場合に導通する。このようにして前記信号は動作させる。図１に示す制御信号（CONTROL SIGNAL）は、一組の要素プロセッサに共通のものである。
複数のキャパシタのうちいくつかは、キャパシタＣｂｕｓ、Ｃ１およびＣ２のように固有のキャパシタであり、一方、他は、キャパシタＣｉｎｆ、あるいはデータを記憶するためのキャパシタＣｃｅｌｌのように任意に設置される。これらのキャパシタの役割は後述する。また、キャパシタＣｃｅｌｌはデータを記憶するためのキャパシタである。後者（以降「ｄＲＡＭ（ｄｙｎａｍｉｃ
ＲＡＭ）キャパシタ」と称する）には、ダイオード、ＭＯＳ、およびこの技術分野でいう層間型（金属、樹脂）を用いてもよい。
【００４８】
なお、図１では、キャパシタＣｉｎｆを除く全てのキャパシタにおいて、図面を単純化するためにその端子が接続されていないように記載したものもある。実際は、この端子は接地、電圧供給源、または他の固定電圧に接続されている。
スイッチと同様に、ここでの大部分の説明においては、直線状のキャパシタが好ましいと考えられる。
【００４９】
図１には、さらにＣＯＭポートが記載されており、符号ｄ、ｇ、Ｓ、Ｎで示されるこれらのポートの役割を以下に説明する。
要素プロセッサ（ＰＥ）の全体構成は、２つのユニットを含んでいる。これらのユニットは、図１の上部に示すメモリユニット（ｄＲＡＭ）と、下部に示すデータ処理ユニット（演算ユニットまたはＵＢ；Boolean unit）である。ｄＲＡＭは、ｐ個の記憶用キャパシタと、キャパシタＣｃｅｌｌとにより形成されている。これらの一方の端子は上記固定電圧に接続され、他方の端子はアクセススイッチと呼ばれるスイッチＭｉに接続されている。なお、ｉは、１番目からｐ番目までの配列番号を示す。スイッチＭｉは、ｄＲＡＭバスと呼ばれる共通のノードに接続されている。ｄＲＡＭのキャパシタＣｃｅｌｌとそのスイッチは、「ｄＲＡＭセル」という。ｄＲＡＭキャパシタの図中下部を１番目とし、i番目のｄＲＡＭのキャパシタは、スイッチＭｉに関連した制御を行うためのＭｉ信号によってｄＲＡＭバスからアクセス可能となっている。なお、この説明の中で、同一の記号は制御スイッチとその制御信号を表すものである。
【００５０】
ｄＲＡＭバスは一般的な電気二重層キャパシタであり、ここでは寄生キャパシタの場合を示している。したがって、小型化が可能である。しかしながら、これを動作させる際にはキャパシタＣｂｕｓの値はキャパシタＣｃｅｌｌより大幅に高い値を示す。
【００５１】
演算ユニット（ＵＢ）は、ｄＲＡＭの読み取り／書き込み用回路である。この演算ユニットは、ノードＢ、Ｅ、Ｆ、ＧおよびＨを有している。ノードＢはｄＲＡＭバスに接続されている。
読み取り／書き込み機能とは別に、演算ユニットは、複数のバイナリデータの論理演算が可能である。この論理演算は以下に示すようにアナログで実行される。
演算ユニットは、４つの制御スイッチＲ１、Ｗ１、Ｒ２およびＷ２を有している。これに関連する制御信号は、やはり上記と同様の方式によって設定される。
【００５２】
演算ユニットの各構成要素は以下の配置構成となっている。
インバータＩｎｖ１は、ノードＥに接続された入力端と、ノードＦに接続された出力端とを有している。キャパシタＣ１はノードＥに接続されている。制御スイッチＣＲ１はノードＥとｄＲＡＭバスに接続されたノードＢとの間に配置されている。
スイッチＷ１は、ノードＢとノードＦとの間に配置されている。スイッチＷ２はノードＥとノードＧとの間に配置されている。スイッチＲ２はノードＦとノードＨとの間に配置されている。また、インバータＩｎｖ２はノードＨに接続された入力端と、ノードＧに接続された出力端とを有している。キャパシタＣｉｎｆはノードＢ、すなわちｄＲＡＭバスか、またはノードＥ、すなわちインバータＩｎｖ１の入力端のうちいずれかに接続されている。さらにまた、ノードＨは要素プロセッサの入力部を形成し、ノードＦはその出力部を形成していてもよい。
【００５３】
この演算ユニットにおいて、元来のキャパシタＣ１とＣ２はダイナミックメモリの役割を担い、ノードＥとノードＨの間を高インピーダンスに保持する。
本発明の要素プロセッサの動作は、各々のスイッチの開閉による制御信号のアクティブおよび非アクティブに関するシーケンスに基づいている。
【００５４】
これらの信号とその動作を、信号Ｘを用いて簡潔に説明する。ここで、「Ｘ」は、スイッチを閉じることにより１に切り替えられた状態で、アクティブを意味する。一方、「Ｘ’」は、スイッチを開くことにより０に切り替えられた状態で、その非アクティブを意味する。アクティブまたは非アクティブからなる異なる信号は、図中点線によって同時に接続される。一方、セミコロンは連続した動作を分離する。したがって、例えばシーケンス「Ｒ１−Ｗ１；Ｗ１’」は、制御スイッチＲ１と制御スイッチＷ１を同時にアクティブにした後、制御スイッチＷ１を非アクティブにする。「リセット」の表記では、全ての制御スイッチを非アクティブにする。
【００５５】
図１には、プロセッサにおける演算ユニットＵＢとメモリユニットｄＲＡＭの組み合わせを簡単に示している。なお、これらの処理を実行する際に、演算ユニットのノードＢ、Ｅ、Ｆ、Ｇ、Ｈのいずれかは、他の用途のために他の接続部に接続されてもよい。
例えば、要素プロセッサが、本発明の主な用途である人工網膜の画素に用いられる場合、一般的にスイッチは、図１の点線で示されるように、光電性セルからノードＨへ入力されたバイナリ信号ＢＰのＥＣ信号による制御が付加される。この信号ＢＰは、従来からの方法に従い、フォトダイオードの電圧と、可変の外部信号またはより一般的には保存された物理値で表される連続的なバイナリ値との比較結果によって示されてもよい。
【００５６】
人工網膜に関わらず、要素プロセッサのアレイにおける他の重要な機能は、画像または他のデータを外部に対して入出力することである。この機能は、要素プロセッサの各ラインにより演算ユニットに連結された一方向のオフセットレジスタによって実行されてもよい。
【００５７】
このために、図１に示すようにノードＨをＣＯＭポートＧ（Ｇはフランス語で左側を意味する「gauche」より引用）とみなし、信号ＳＨによって制御されるスイッチを介してノードＦ（Ｆはフランス語で右側を意味する「droite」より引用）をＣＯＭポートｄに接続する。
【００５８】
さらに、要素プロセッサのアレイにおいて、全ての要素プロセッサのポートｄをその右側に隣接する要素プロセッサのポートｇに接続する。したがって、シーケンス「ＳＨ；ＳＨ’；Ｗ２；Ｗ２’」は、一つのＰＥによって、ノードＦに存在するバイナリデータを右にオフセットする。そして、他の信号は非アクティブ化される。この作用効果は、一つの画素によって、全ての要素プロセッサのインバータＩｎｖ１により供給されるバイナリ画像を右に移動させることである。このシーケンスの繰り返しによって、画像等の様々な基本データを、ＰＥアレイの右端列近傍の列から移動させることができる。
なお、このような配置構成は、アレイの左端列近傍の画像データ列に取り込まれたデータに対しても適用可能である。
【００５９】
演算ユニットとメモリユニットｄＲＡＭの相互関係は、図１の要素プロセッサの動作の一部として詳細に記載する。
【００６０】
（前提条件）
読み取り、書き込みおよび演算シーケンスの説明の前に、短いシーケンスの効果を検討する。
“Ｒｅｓｅｔ；Ｒ１−Ｗ１；Ｗ１’”
この要点は、アナログ効果で、以下に示される読み取りおよび演算動作を集めることになる。全ての制御信号は０にリセットされた後、スイッチＲ１とスイッチＷ１がアクティブ化され、インバータＩｎｖ１が閉回路となる。これにより、ｄＲＡＭバスに接続される。  インバータＩｎｖ１を閉回路にするスイッチは、その入力部の電圧値ＶｉｎとＶｏｕｔを電圧値Ｖｂｆと同一の値にする。この電圧値Ｖｂｆは、インバータＩｎｖ１の電圧−電圧特性と、ＶｉｎとＶｏｕｔの軸の対角線とが交差する点のＸ軸およびＹ軸の両方の値である。
【００６１】
この状態は、図１の左下のグラフに示されている。実際に、電圧Ｖｂｆは、インバータＩｎｖ１の電圧−電圧特性において最も急傾斜した区域に対応する。これは、特にＣＭＯＳインバータにおいては、高電流の区域となる。技術に優れた人にとっては、電力供給源と接地電圧との電圧差を低減することによって、あるいは電流値の限界を設定することによって、それらを制限することが可能である。
【００６２】
シーケンスの最後にスイッチＷ１が非アクティブになったとき、インバータＩｎｖ１の操作スイッチは閉回路を開く。しかしこのとき、入力部はｄＲＡＭバスに接続されたままで、電圧値はＶｂｆと一致した状態に保持される。スイッチの開閉による負荷の投入は、この段階では放置される。このとき、操作方法を変更せずに監視しておく。このような条件においては、出力電圧ＶｏｕｔはＶｂｆのままである。
この状態に基づいて、電圧値Ｖｂｆに対して微小な入力電圧は出力電圧Ｖｏｕｔの多大な変化を引き起こす。この特性は、ｄＲＡＭバスの小さな電圧変化を増幅する際に用いることができる。
【００６３】
（読み取り動作）
次のシーケンスは読み取り動作であり、上記の条件設定に始まり、ｉ番目のｄＲＡＭキャパシタの読み取りを実行するものである。
“Reset; R1-W1; W1'; Mi; Mi'; R2;
R2'; R1'”
これは破壊読み取りである。スイッチＭｉがアクティブのとき、ｉ番目のｄＲＡＭキャパシタにおける電荷は、キャパシタＣｃｅｌｌの値とＶｃｅｌｌの電圧値未満であり、これはｄＲＡＭバスとインバータＩｎｖ１の入力端の電荷が合計したもの、すなわち読み取り用キャパシタの合計Ctot=Cbus+C1+Cinfで表される。これは、ΔV=Vcell-Vbfと考えられる。その結果、電荷の合計はｄＲＡＭバスに、極めて小さい電圧値の変化ΔVbus = [Ccell/(Ccell+Ctot)]・ΔVをもたらす。
【００６４】
実際に、ＣｃｅｌｌはＣｔｏｔに比べて小さい。そこで、ΔVbus ≒ (Ccell/Ctot)・ΔVと近似することができる。この微小な変化は、読み取るデータの残りの全てであり、それはデータの記憶を許可するＩｎｖ１によって増幅される。
【００６５】
この目的のために、Ｉｎｖ１の増幅率、すなわちＶｂｆ近傍の電圧−電圧特性の傾斜は、Ctot/Ccellとほぼ同程度、またはより大きくなければいけない。
【００６６】
（ダイレクト書き込み動作）
データ項目がＩｎｖ２の出力端から出力されたら、それは以下のシーケンスによってｊ番目のｄＲＡＭキャパシタに書き込まれる。
“W2-R1-Mj; Mj';
R1'-W2'”
【００６７】
（相補書き込み動作）
上述のダイレクト書き込みシーケンスの実行に関わらず、以下のシーケンスにより、読み込まれた相補データがｋ番目のｄＲＡＭキャパシタに書き込まれる。これは、相補書き込みと呼ばれる。
“W2-W1-Mk; Mk'; W1'-W2'”
【００６８】
（マルチプル書き込み動作）
これは、読み込みシーケンスまたは２つの書き込みシーケンスであり、ｄＲＡＭキャパシタへのアクセスを制御する信号Ｍは、アクティブ化され、次の期間で非アクティブ化される変化を経る。同一のシーケンスが用いられてもよく、複数の信号Ｍは同時に適用される。この書き込み命令で、マルチプル書き込み処理が許可される。例えば、以下のデータの書き込み命令により、Ｉｎｖ２の出力端に出力されたデータがいi番目からｊ番目のｄＲＡＭキャパシタへ書き込まれる。
“W2-R1-Mi-Mj; Mi'-Mj';
R1'-W2'”
【００６９】
（マルチプル書き込みおよび論理演算）
読み込み命令にて同一の操作が実行された場合、すなわち複数のセルが同時に読み出された場合、論理演算を行う。最も単純な例として、i番目、ｊ番目、ｋ番目のｄＲＡＭキャパシタに含まれる３つのバイナリデータＤｉ、Ｄｊ、Ｄｋを用いて以下のシーケンスにより実行される演算を説明する。なお、i、ｊ、ｋは、１〜ｐの間のそれぞれ独立した添え字である。
“Reset; R1-W1;
W1'; Mi-Mj-Mk; Mi'-Mj'-Mk'; R2; R2'; R1'”
【００７０】
これは、上記した読み取りシーケンスの変形例であり、１つのキャパシタの代わりに３つのキャパシタが読み取られ、さらにそれは破壊読取りである。但し、信号Ｍに関連した相違がある。その結果は、以下に示すように、必然的にＤｉ，Ｄｊ、Ｄｋの作用となる。
前述したように、Ｖ０とＶ１は、ｄＲＡＭキャパシタの０、１論理にそれぞれ対応した電圧に利用される。読み込み命令と理想的な要素のために、Ｖ０とＶ１は、Ｉｎｖ２の出力電圧の高低が変動しなければならない。しかしながら、実際にはこれは単一のトランジスタには当てはまらない。
この視点において、Ｖ０とＶ１をＶｂｆの両側に対照的に配置することが考えられる。そのときΔV=V1-Vbf=Vbf-V0というように設定してもよい。さらにまた、ＣｃｅｌｌがＣｔｏｔに比べて小さい場合、近似することができる。この演算においてここでの再生は不要であり、Ｍｉ、ＭｊおよびＭｋのアクティブ化によって３つのｄＲＡＭキャパシタが接続されるバスの接続部において、以下に近い電圧（Ｖｂｆに関連した）の変化を引き起こす。
(2Σ-3)・(Ccell/Ctot)・ΔV
ここで、Σは、Ｄｉ、ＤｊおよびＤｋからなる３つのバイナリデータの演算合計である。
【００７１】
他の項では、Σは１から３までのデータ項目の数である。したがって、Σ＝２または３である場合、上記シーケンスは、Ｉｎｖ２の出力端にて論理演算の入力値１が与えられる。しかしながら、Σ＝０または１である場合、入力値０が与えられる。この演算は、周知のブール関数で、「majority」と呼ばれ、Maj（Di,
Dj, Dk）と記載される。なお、Maj（Di, Dj, Dk）は完全なバイナリ加算器で保持された出力である。上記の計Σは、基本演算を意味する。それは、異なるＲＡＭキャパシタから電荷を合成したとき、計算上の合計が推定可能であるからである。上記演算は、それゆえに周知のしきい値論理に特有のものである。
上記シーケンスからＭｋとＭｋ’を除外することによって、読み取り命令の変化が得られる。それは、２ｄＲＡＭキャパシタi、ｊを読み取る命令である。さらに、Ｖｂｆに関する電圧の変化は以下のようにして得られる。
ΔVbus ≒ (2Σ
-2)・(Ccell/Ctot)・ΔV
【００７２】
しかしながら、Ｄｉ≠Ｄｊのとき、この変化は０である。その結果、Ｉｎｖ２の出力端で不確定のデータが出現し、この論理レベルは不明確となる。
この問題を打開するために、容量性影響効果を有効に用いてもよく、その影響が回路のキャパシタＣｉｎｆにもたらされることによって、その端子は、図１に示すようにＩｎｖ１（ノードＥ）の入力端に接続されるか、または図７に示すようにｄＲＡＭバス（ノードＢ）に接続される。Ｃｉｎｆの他の端子に与えられる電圧は、アナログ信号として用いられる補償電圧Ｖｉｎである。電圧差ΔＶｉｎｆ（電圧の増減）で表されるようにＶｉｎｆが変化することによって、ｄＲＡＭバスとＩｎｖ１で生じる電圧の変化が十分に大きければＩｎｖ２の出力端で得られるバイナリデータは信頼性があるといえる。したがって、以下の新たなシーケンスを採用することができる。ここで、ΔＶｉｎｆは、このΔＶｉｎｆにより設定される補償電圧の変化によってそれ自体の動作を指定するものである。
“Reset; R1-W1;
W1'; ΔVinf; Mi-Mj; Mi'-Mj'; R2; R2'; R1'”
【００７３】
ΔＶｉｎｆのステップは実際に命令を生成する。このシーケンスにおいてΔＶｉｎｆは、Ｗ１’とＲ２’の間の他の順であってもよい。さらにまた、ΔＶｉｎｆは他のステップと同時に実行されてもよい。
他の提案によれば、Ｉｎｖ２の出力端での不明確さを解消することができると考えられる。具体的には、確実なスイッチである寄生キャパシタを有効に用いることにより、Ｃｉｎｆの役割を自由に働かせることができる。この場合、これらの信号のうちいくつかは、一般的な論理レベルの間で電圧変化の中間を経るかもしれない。この変化は、前のシーケンスにおいてΔＶｉｎｆを機能的に取り替える。
【００７４】
上記したようにキャパシタＣｉｎｆの影響を導入した実施形態においては、ΔＶｉｎｆを最大にすることを必要とした値を最小化することが好ましい。しかしながら、ΔＶｉｎｆは、技術の不確実性が内在することにより調整可能な状態としておく必要がある。このように、ΔＶｉｎｆは、供給電圧と接地電圧の電圧差より十分に低く設定しておく必要がある。
【００７５】
（ＯＲ論理）
Ｃｉｎｆの値を調整することによって、ΔＶｉｎｆが(Ccell/Ctot)・ΔVに近い値のｄＲＡＭバスの電圧変化ΔＶｉｎｆを生成可能なように、以下の近似式を提供する。
ΔVbus ≒ (2Σ-1)・(Ccell/Ctot).ΔV
これは、データＤｉとＤｊとを用いたＯＲ論理のブール関数である。この提案されたＣｉｎｆの選択は、実際に、技術的な不確実性と動作状態に対面して、動作する限界の最大の可能性を保障する。
【００７６】
（ＡＮＤ論理）
さらにまた、ＯＲ論理の場合においてΔＶｉｎｆの符号が反転したとき、すなわちＶｉｎｆが反対に変化したとき、以下の式が与えられる。
ΔVbus ≒ (2Σ-3)・(Ccell/Ctot)・ΔV
これは、データＤｉとＤｊとを用いたＡＮＤ論理のブール関数である。本発明に係る論理ユニットの配置構成およびこれに連携したｄＲＡＭの構成は、他の構成要素を追加することなく応用することもできる。上述した読み取りおよび書き込み機能に加えて、２つの入力値を用いたＯＲ論理およびＡＮＤ論理を含むブール関数は本発明の重要な一態様である。
さらにまた、上述の相補書き込みにおける相補性作用の有効性によって、論理演算に関して汎用の要素プロセッサを形成することができる。非破壊性の元来の読み出しおよび演算シーケンス、書き込み操作は、マルチプル型や相補型に関わらず、リフレッシュ、または読み出すべきデータのｄＲＡＭへの再現に用いられることに着目すべきであり、さらに、これらは将来的に、一または複数回、演算に利用できる必要がある。
【００７７】
（３入力値を有するＯＲ論理）
３つのｄＲＡＭキャパシタの読み出しを合成し、さらに上述したキャパシタ容量の影響力を用いることによって、以下のシーケンスを実行できる。
“Reset; R1-W1;
W1'; ΔVinf; Mi-Mj-Mk; Mi'-Mj'-Mk'; R2; R2'; R1'”
このシーケンスは、ΔＶｉｎｆ＝０の条件での多数決関数を演算するものである。なお、ΔＶｉｎｆ＝０とは、すなわち保障電圧が変化しないことを意味する。
【００７８】
しかしながら、ＣｉｎｆとΔＶｉｎｆが、2・(Ccell/Ctot)・ΔVによってＶｂｕｓを補正するように設定されている場合、すなわち上述の２倍である場合には、以下の式が与えられる。
ΔVbus ≒ (2Σ-1)・(Ccell/Ctot)・ΔV
これは、３つのデータＤｉ、ＤｊおよびＤｋを用いたＯＲ論理により構成されている。
【００７９】
（３入力値を有するＡＮＤ論理）
さらに、ΔＶｉｎｆに反対の数値を採用することによって、ΔVbus ≒ (2Σ-5)・(Ccell/Ctot)・ΔVの式が得られる。これは、３データ間のＡＮＤ論理に対応している。
【００８０】
Ｉｎｖ１の入力端またはｄＲＡＭバスにおける容量を用いて、ｄＲＡＭキャパシタに対応した容量を同時に読み出すことによって、３つのバイナリデータを生成するための様々なタイプの演算を行うことができる。これらの演算は、ＰＥにより与えられる普遍的な機能を有する任意の関数である。それらは有益であるが、Ｃｉｎｆの値の２倍のコストがかかる。プロセスの拡張し、Ｃｉｎｆの値をより増大することによって、バイナリデータを３つ以上用いた演算が可能となっている。技術に優れた人であれば、この演算に関連する他の成約を考慮するであろう。なお、以下に示す他の変形例においては、２つ以上のバイナリデータを用いた演算を実行するための容量の追加コストは、この追加されたキャパシタが用いられていないように必要なくなる。
【００８１】
（論理定数）
容量性能の別の有利な点は、以下のシーケンスを用いることによって、演算ユニットにて論理定数をゼロから設定することが可能であることである。
“Reset; R1-W1; W1'; ΔVinf; R2;
R2'; R1'”
ΔＶｉｎｆが正であるか負であるかによって、Ｉｎｖ２の出力端で論理演算の入力値１または０が得られる。
このシーケンスの全てにおいて、同時に存在するアクティブ化または非アクティブ化により、例えば、突入電流や過度の容量効果を避けるような命令を順次実行することができる。さらに、これらのシーケンスにおける多数の命令の繋がり具合によって、シーケンスの最後に、全ての制御スイッチを非アクティブ化する必要はない。このシーケンスは、単純な基礎からからなり、予め設定された最適化基準に従って変更してもよい。
【００８２】
Ｉｎｖ１の入力端またはｄＲＡＭバスにおける容量性能の重要な変化は、Ｉｎｖ１の電圧−電圧特性の横方向の変化にある。この変化は、影響されたキャパシタを利用することなく得られる同一の機能を構成する。より正確に言えば、右方向または左方向へ向かう最も急勾配な部位を補正することを含む。これを実現するために、標準のＣＭＯＳインバータの代わりにＩｎｖ１で構成される比較器を用いる。図２の右側に示されるように、この比較器は、通常のＩｎｖ１の入力端と、Ｉｎｖ１でInveter natureを保存するための正入力に適用されるしきい値電圧Ｖｔｈｒｅｓｈｏｌｄとが入力される。
【００８３】
このようなレイアウトにおいて、Ｖｉｎ＝Ｖｔｈｒｅｓｈｏｌｄの電圧−電圧特性はほとんど垂直となる部分を有している。したがって、ここではほぼＶｂｆ＝Ｖｔｈｒｅｓｈｏｌｄとなる。そのため、上述したように、例えば、Ｖ０とＶ１の間の正確な値を位置づけることで、直接Ｖｂｆを調整することが可能となる。もう一つの方法として、シーケンスの間、Ｖｉｎｆで設定されるしきい値電圧Ｖｔｈｒｅｓｈｏｌｄを可変としてもよい。ここで、ΔＶｔｈｒｅｓｈｏｌは低い割合で可変とできる。それは、ΔＶｉｎｆはＣｉｎｆ／Ｃｔｏｔの因子によって低減するのに対して、バスの電圧に関連したΔＶｔｈｒｅｓｈｏｌｄはこれ以降まっすぐであるためである。補助的に、ΔＶｉｎｆに関連したΔＶｔｈｒｅｓｈｏｌｄの高い効率性は、上述したように３つのバイナリデータまたはそれ以上のデータを用いた演算の手助けをする。
【００８４】
比較器としては、ＯＴＡ（operational
transconductance amplifier；演算相互コンダクタンス増幅器 ）を用いてもよい。ＯＴＡはＣＭＯＳインバータより大きいが、電流が必然的に制限されるため、上述した点の一つを満足させる。これにより、Ｉｎｖ２に同一のレイアウトを用いることは有利である。
【００８５】
これまで、スイッチおよびキャパシタは理想的であると想定された。キャパシタの非直線状で、スイッチの開閉して電圧を切り取る間の負荷の導入において、現状が理想的でないにも関わらず、私達は今、要素プロセッサは機能することを説明する。
直線状に配置されたキャパシタにおいて、上述したとおり、ｄＲＡＭキャパシタに接続した後のｄＲＡＭバスの電圧は、Σの正確な機能を有する。他の項において（他の表現において）、ｍ個のｄＲＡＭキャパシタの読み込みは、ｄＲＡＭバスの電圧を可能なレベルで互いに等距離にあるｍ＋１個のキャパシタに占めることを余儀なくされる。Ｖｂｆがこれらのレベルの一つと一致したら不確定となり、この場合ｍ＝２となる。
【００８６】
この不確定さを回避するために、Ｉｎｖ１の入力電圧をＶｉｎｆを調整した容量性能によって補正するか、またはＶｔｈｒｅｓｈｏｌｄの調整により電圧−電圧特性のＶｔｈｒｅｓｈｏｌｄを補正する。上述において、ｍ＝２、それからｍ＝３のように、ΔＶｉｎｆの値は、ｍとｍ＋１といった２つの連続したレベルの間に位置することを正確に選択される。この提案により、技術上の操作限界や操作の不確実性をより増大する。非直線状配置のキャパシタは、ｍ＋１レベルがわずかに移動し、等距離ではなくなる。最適な操作のためには、各補正量を、反対の補正により、Ｉｎｖ１の入力端、あるいはＩｎｖ１の特有の（特徴のある）電圧−電圧間に接続されたｄＲＡＭバスにおける、電圧と同量とする再調整する必要がある。
【００８７】
理想的な条件に対する２つめの問題は、スイッチによる負荷の導入である。これらの導入は確かに電圧を補正する。反対の補正により、Ｉｎｖ１の入力端、あるいはＩｎｖ１の特有の電圧−電圧間に接続されたｄＲＡＭバスにおける、電圧の標準的な補正を無効とすることができる。これは、反対の補正量を、すでに実施された標準的な補正量と同量とすることにより実施される。負荷の投入は、上述した読み取りシーケンスにおいて、信号Ｍをアクティブ化した後、すぐに非アクティブ化する動作を行う。
【００８８】
３つめの問題は、電圧を落とすことにある。実際には、スイッチは、ＣＭＯＳを用いたシングルタイプ（ｎ型またはｐ型）のような単一のトランジスタで形成されることが好ましい。一方で、高電圧はｎ型トランジスタを介しては通電せず、低電圧はｐ型トランジスタを介しては通電しない。このようにして、上部または下部にて電圧が落とされる。
【００８９】
これらの条件において、電圧Ｖ０およびＶ１は可能な電圧範囲で下方または上方に補正される。なお、この電圧電圧Ｖ０およびＶ１は、ｄＲＡＭにおける論理値０または１を表すものである。本発明の他の態様に係るｄＲＡＭのマトリックス構造は、この作用効果を向上させる。例えば、３．３Ｖの供給電圧で作動する回路であってもＶ０＝０Ｖ、Ｖ１＝０．５Ｖとすることができる。
【００９０】
実際には、このような補正において、Ｖｂｆを電圧値Ｖ０とＶ１の中央値とすることは、困難である。そのような条件では、より大きな電圧補正が必要となる。容量性能を選択する場合に、Ｃｉｎｆのより高い値が要求される。正入力のＶｔｈｒｅｓｈｏｌｄを有するＩｎｖ１に用いられるコンパレータのレイアウトを選択する場合には、上述したような読み取り命令の中に、Ｖｔｈｒｅｓｈｏｌｄを可変とすることが要求される。
Ｖ０とＶ１をともに近づけることによりＩｎｖの増幅が要求される。
【００９１】
最後に、理想の状態の障害となる現状の回路動作は、電圧のオフセットによって補正される。このとき、電圧のオフセットは上記したように、Ｉｎｖ１の入力端、あるいはＩｎｖ１の特有の電圧−電圧間に接続されたｄＲＡＭバスにおけるオフセットである。また、Ｉｎｖ１の増幅率の増加も要求される。さらにまた、シーケンスの適正な命令の選択によって小さなランダム障害を低減してもよく、これにより障害は問題とならなくなる。
【００９２】
上述したシーケンスは、演算ユニットＵＢにおけるｄＲＡＭへのデータの読み出しと書き込み、データのリフレッシュ、およびゼロからデータを形成することを表している。また、これらのシーケンスは、相補型、ＡＮＤ論理およびＯＲ論理のような基本的な演算処理が得られる。
【００９３】
最後に、コンパクトで経済的な非常に簡素な構成にも関わらず、本発明の一態様に係る要素プロセッサは、チューリングによって定義される普遍的な特徴を有している。その特徴とは、論理演算またはデジタル的な演算を実行可能なものである。特に、ビットシリーズモードにおけるデジタルの付加に有効である。（特に、デジタル的に２進法の演算を行う場合に有効である。）
【００９４】
要素プロセッサ間のデータ転送は、本発明のもう一つの重要な作用である。
以下の説明では、要素プロセッサと、この近くに隣接した４つの他の要素プロセッサとの間のデータ転送のために、東西南北に配置されたＮＥＷＳネットワークを用いた場合を示している。
【００９５】
例えば、図１の回路において右側、言い換えれば東側のオフセット領域に一方向に配置され、同一ラインに位置するＰＥの演算ユニットの結合方法については、上記で説明した。この方法により、４つの主要な方向の演算ユニットを結合することができる。合計で、これは演算ユニットに４つのスイッチを付加し、それぞれのスイッチは２つの隣接するＰＥ間で、ノードＥ、Ｆ、Ｇ、またはＨに接続され、制御信号によって開閉操作される。
【００９６】
連鎖したオフセット領域の代替は、隣接するＰＥの各ｄＲＡＭ間の共有されるストレージキャパシタで構成される。この提案を説明するために、図３を参照して記載する。ここでは、ＣＯＭポートの概念が用いられている。各ＰＥは４つのＣＯＭポートＮ、Ｅ、Ｗ、およびＳを有している。各ポートはＰＥの内外において、それぞれが同一の形態でＰＥに接続されている。内部では、図１に示すように各ポートがｄＲＡＭキャパシタに接続されている。ＰＥの外部では、各ポートは一の隣接するＰＥから他の隣接するＰＥに接続されている。図３に示す構成によれば、これは３×３ＰＥマトリックスで示される。ここでは、各ＰＥは方形領域で定義され、その内側にはＣＯＭポートのみを示している。
【００９７】
この構成において、隣接するＰＥ同士間のデータ転送は、ｄＲＡＭメモリのキャパシタの基本的な書き込み／読み取り動作によって実行される。例えば、ポートＮとポートＳの位置は、図１に示される位置と同じである。Ｎ側へのデータのオフセットは、この演算ユニットからのデータをのｄＲＡＭキャパシタ（インデックスｐ）への書き込みと、次いでｄＲＡＭキャパシタ（インデックス１）の読み出しとから構成される。他の項目（条件）として、北側へのシングルオフセットは、ポートＮへの書き込みと、次いでポートＳの読み出しとから構成される。相互に、南側へのシングルオフセットは、ポートＳへの書き込みと、次いでポートＮの読み出しとから構成される。ポートＥおよびＷでも同様に構成することによって、各ＰＥは、アレイ上の４つの近接する他のＰＥとデータ転送可能となる。
【００９８】
４つのｄＲＡＭキャパシタとこれらに適合するアクセス信号とを備えることによって、ソリューションに基づいて分割されたメモリは、大きさの点ではソリューションに基づいたオフセットレジスタと同じように高価である。しかしながら、以下に示すようなマトリックス構造を備えるｄＲＡＭとすることでより経済的なものとすることができる。
【００９９】
一つの変形例として、図４に示すように分割されたメモリを有する構成は、核ＰＥが４つのポートを有し、それぞれが異なるｄＲＡＭキャパシタに接続されている。第２の主要な点のそれぞれを、ＮＷ、ＮＥ、ＳＥ、およびＳＷと称する。この変形例では、各ＰＥが、近接する８つの他のＰＥと接続されている。例えば、南東に向かうオフセットにおいては、ローカルポートＳＥに書き込み、次いでローカルポートＮＷを読み出す。このローカルポートＮＷは、南西に位置する隣接したポートである。南へ向かうオフセットにおいては、ローカルポートＳＥに書き込み、次いでローカルポートＮＥを読み出すか、あるいはローカルポートＳＷを書き込み、次いでローカルポートＮＷに書き込む。
【０１００】
この変形例においては、図７に示すように、ｄＲＡＭマトリックスは応用されてもよい。
上述したように、本発明に係る要素プロセッサは、汎用的な特徴を有する。さらにまた、バイナリデータを有するＰＥ間におけるデータ転送技術は、ＮＥＷＳ方向にて要素の移動を繰り返して形成される複数のベクトルに介してデータを移動可能なものである。
しかしながら、全移動時間はベクトルのサイズによって増加し、エッジ効果を引き起こすかもしれない。最後に、各ＰＥは周囲のデータにアクセスする。このとき、データのアクセス範囲は、受入可能とみなされるエッジ効果によって規定されるサイズの隣接するエリア内である。処理動作は確定したサポートを行うといわれている。
【０１０１】
既知のＰＥアレイまたはマトリックスは、ＳＩＭＤモード（Single Instruction, Multiple Data）で操作され、各ＰＥは相対参照で同一の隣接したＰＥとアクセス可能となっている。数学的な条件として、ＳＩＭＤモードで操作されるＰＥアレイを実行する処理操作は、移動において可換である。他の条件は、処理の前後で移動させることあｈ同一の結果を提供する。
【０１０２】
これらの２つの特性は、すなわち確定されたサポートおよび一定の移動は、低レベルの画像を描く。この画像はその広い感知能力で処理される。もちろん、直線を基礎とした渦巻状のコアは含まれる。しかしながら、演算レベルで動作する要素プロセッサにおいいては、非線形性が明白である操作を用いることが適している。数値をフィルタに位置させること、または数理形態学のような。
【０１０３】
図５乃至７を参照して、本発明に係るｄＲＡＭを形成するキャパシタのマトリックス配置を説明する。
最初に、図１に示すＰＥは、普遍的性質を維持している間、ＰＥは集積回路にて最小の面積を占めている。しかしながら、ｄＲＡＭは直線状に系統的配置をなしている。ｎ番目のｄＲＡＭキャパシタのために、ｎ番目の制御信号が要求される。
【０１０４】
ｎは一定値（一般的には１０）より大きく、回路の実サイズを考慮したとき優勢となる制御信号Ｍｉの経路指定である。この状態を回避するために、一つのソリューションは、図６および図７に示すように、マトリックスのｄＲＡＭを体系化することである。一つの信号Ｍｋによって制御される代わりに、各ｄＲＡＭセルは、行列型の命令に従ってアクティブ化する信号Ｘｉと他の信号Ｙｊを用いたセル間の結合状態に依存する。これらには信号Ｘｉの集合族と信号Ｙｊの集合族とがある。同一の集合族においては、信号は並列な経路を有する。代わって、２つの集合族においては、それぞれの経路がｄＲＡＭ内で互いに直交している。これにより、図６および図７に示すようなマトリックス構造を形成している。これらの図において、ｄＲＡＭは、信号Ｘｉと信号Ｙｊによって形成される各組を有している。
【０１０５】
ｄＲＡＭのマトリックス構造は、各ｄＲＡＭごとにそれぞれ２つのスイッチを必要としている。しかしながら、直線状構造の各ｄＲＡＭキャパシタを結合するアクセススイッチを、ｄＲＡＭをマトリックス型とするために、一組（２つ）のスイッチによって置換することは容易ではない。この原因として、２つのスイッチの間に形成され、動作を妨げる実体のない寄生キャパシタが考えられる。
【０１０６】
したがって、図５の右側に示すように、ここでは２つのスイッチＴａとＴｂとを直列に接続する構成を提案する。ここで図５は、ｄＲＡＭバスのある部位に接続されたｄＲＡＭセルを表している。なお、図５の左側には、上記図１のような直線型のｄＲＡＭのセルを示している。
図５の右側の図において、スイッチＴａは、Ｃｃｅｌｌキャパシタを選択的にｄＲＡＭバスに接続している。またスイッチＴａは信号Ｘｉにより次の動作を実行するように命令する。その動作は、信号Ｙｊにより命令されるスイッチＴｂによって送信する。
【０１０７】
既知の各スイッチはシングルトランジスタが用いられることが想定されている。したがって、シングルタイプと呼ばれている。ｄＲＡＭキャパシタに書き込まれる電圧は、直線型ｄＲＡＭの場合よりも切られやすい。この状況は広がり、解決された。
ｄＲＡＭバスへ接続するために、信号ＸｉとＹｊとが連携した命令がｄＲＡＭに与えられ、次いで切断するために、信号ＸｉとＹｊとが次の命令シーケンスを用いて交互的である必要がある。
“Yj; Xi; Xi';
Yj'”
【０１０８】
一例として１２セルを用いた場合のｄＲＡＭのマトリックス構造を図６に示す。これらのセルは、Ｘｉが｛X1, X2, X3｝の組と、Ｙｉが｛Y1, Y2, Y3, Y4｝の組とを有している。図中、Ｙｊは実線で垂直方向に記載され、Ｘｉは点線で水平方向に記載されている。ｄＲＡＭバスは、埋め込まれるものはコスト的に最小限であるようにくし状構造を有していることが好ましい。
【０１０９】
ｄＲＡＭのリニア型およびマトリックス型構造の定量比較することは興味深いことである。ｎｄＲＡＭキャパシタにおいて、リニア型構造はｎ個のスイッチ、すなわちｎ個のトランジスタと、ｎ個の制御信号とが必要である。これに対して、マトリックス型構造は、２ｎ個のスイッチ、すなわち２ｎ個のトランジスタと、２ｎ個の制御信号とが必要である。マトリックス型編成は、リニア型編成よりｎが１０を大幅に超えるときに有利である。
【０１１０】
図７は、ｄＲＡＭのマトリックス構造を示した他の構成例である。これは、以下の点を除いて図６と同一である。図６と異なる点はｄＲＡＭバスの配列であり、図７ではｄＲＡＭバスのくし状構造が階層化されている。ｄＲＡＭバスのブランチと呼ばれるくし状の歯の部分は、くし状の背の部位に位置するスイッチによってそれぞれ分離されている。
これらの追加したスイッチは、同一の縦列のｄＲＡＭセルを制御する信号Ｙｊによってそれぞれ制御される。
【０１１１】
この改良されたｄＲＡＭ構造は、ｄＲＡＭバスの容量の観点から有利である。実際に、同一列に存在する一または複数のセルを読み出すことは、バスの対応するブランチのみを主要なバスに接続すればよい。その結果、Ｃｂｕｓの容量は主要なバスと一本のブランチに限られるので、上記の式で用いられるＣｔｏｔの容量は削減される。
【０１１２】
また、Ｃｔｏｔ／Ｃｃｅｌｌと同程度のＩｎｖ１の増幅率も低減する。したがって、Ｉｎｖ１の形成を容易とし、あるいはｄＲＡＭのストレージキャパシタの数を増加させることができる。
図６に示すマトリックス型ｄＲＡＭ（MATRIX
dRAM CELL）であっても、図７に示すマトリックス型ｄＲＡＭの変形例であっても、ｄＲＡＭの制御信号を除いて、読み出しおよび書き込みシーケンスは同一である。
【０１１３】
信号Ｙｊは、そのシーケンスの最初にアクティブ化し、最後に非アクティブ化する。信号Ｘｉまたは関連した信号のウィンドウは、上述のリニア型ｄＲＡＭ（LINEAR dRAM CELL）の信号Ｍの命令によって現れる。
例えば、以下に示すシーケンスにおいては、２つのセルＸｉ１ＹｊとＸｉ２Ｙｊの読み出しが同時に実行される。ここで、i１とi２は添え字である。これらのセルは、同一列ｊ、すなわちｄＲＡＭバスの同一ブランチｊに接続されている。
“Reset;
R1-W1-Yj; W1’; ΔVinf; Xi1-Xi2; Xi1'-Xi2'; R2; R2'; R1'-Yj'”
【０１１４】
このシーケンスは、オフセット値ΔＶｉｎｆによって、２つのデータ項目間で得られるＡＮＤ論理またはＯＲ論理を許可する。
マトリックス型構造には、リニア型ｄＲＡＭに比べて極めて多数の変形例が存在する。以下の命令によって、バスの２つの異なるブランチｊ１とｊ２（ｄＲＡＭの２つの異なる列）に位置する２つのセルを読み出すことも可能である。なお、同一のラインi上のセルとしている。
“Reset;
R1-W1-Yj1-Yj2; Wr; ΔVinf; Xi; Xi'; R2; R2'; R1'-Yj1'-Yj2'”
【０１１５】
信号Ｘおよび信号Ｙの切り替えは、いつも同じ位置で行われる。さらに、いくつかの列またはいくつかのラインの交点に位置するセルを読み出すことも可能である。しかしながら、そのような仕様が見出されても、ＰＥの仕様の要点ではない。
【０１１６】
実際には、要素プロセッサを用いるとき、演算がバスの同一ブランチに位置するメモリセルで行われるようにｄＲＡＭのデータ編成を行うことは好ましい。これは、使用される静電容量を最小限にし、多種類のオフセット電圧ΔＶｉｎｆの調整の使用を避けるためである。
マトリックス型ｄＲＡＭで書き込み命令を得ることは、単に、リニア型ｄＲＡＭで用いられる命令を適合させるのみで達成しうる。特に技術に優れた人にとっては容易になし得るものである。
【０１１７】
図７は、図１に示したｄＲＡＭを改良したものであり、図１と同一の演算ユニットに接続されたマトリックス型ｄＲＡＭを表す。ただし、図７においては、図１に示したＣｉｎｆをノードＥからノードＢへ移動させている。上述の可能な記載によれば。代わって、ｄＲＡＭ内のＣＯＭポートＮＷ、ＮＥ、ＳＥおよびＳＷは図４の配置構成と一致している。各要素プロセッサの接続が、近接する８つの要素プロセッサであることを許可している。
【０１１８】
本発明は、他の型式のセンサ（例えば圧電素子等）と同様に、マトリックスセンサ、人工網膜の画像センサ等のように、好ましい適用例が存在していてもよい。
この場合、要素プロセッサは、一つのセル、または、適切に近接した配置のセンサの限られたグループのセルにより提供される。
【０１１９】
センサの各要素プロセッサの演算ユニットの接合部分は、熟練者の想定領域においていろいろなやり方で設計されている。例えば、演算ユニットの入力部に２進数を供給するＡ／Ｄ変換器が適している。
本発明は、勿論、様々な変形例や改良が可能である。
特に、回路を設定するための２つの変換手段および信号に基づいた本発明による要素プロセッサの処理ユニットの重要な特性に関わらず、技術に優れた人によって、動作の強化、改良、補正あるいは信頼性向上を図ることができる他の要素によってこれらの２つの回路を完成させてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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