(57)【特許請求の範囲】
【請求項１】
デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、
前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、
前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路と、
前記コンパレータの出力の信号状態変化を遅延させて生成した信号遷移により前記コンパレータをリセットする遅延回路と、
前記外部クロック信号の前記サイクルの間に発生する前記信号遷移の個数を計数し、前記信号遷移の計数値に応じて前記遅延回路の遅延量を調整する遅延量調整回路と
を含むことを特徴とする逐次比較型ＡＤ変換器。
【請求項２】
前記遅延量調整回路は、
前記信号遷移に応答してカウント動作するカウンタと、
前記カウンタのカウンタ値が所定の数に等しいか否かを判定する判定回路と、
を含み、前記判定回路の判定結果に応じて前記遅延回路の遅延量を調整することを特徴とする請求項１記載の逐次比較型ＡＤ変換器。
【請求項３】
前記ＤＡＣ制御回路は、前記信号遷移に同期して前記デジタルコードを逐次変化させることを特徴とする請求項１又は２記載の逐次比較型ＡＤ変換器。
【請求項４】
前記コンパレータの比較結果出力を入力とし、前記比較結果出力のアサートに応じて第１の信号値を出力し、前記比較結果出力のネゲートに応じて第２の信号値を出力するゲート回路をさらに含み、前記ゲート回路の出力が前記遅延回路に入力されることを特徴とする請求項１乃至３の何れか一項記載の逐次比較型ＡＤ変換器。
【請求項５】
前記遅延回路は、
直列に接続された複数個の遅延素子と、
前記複数個の遅延素子のうちで前記遅延量調整回路の出力に応じて選択した遅延素子の出力を選択出力する選択回路と
を含むことを特徴とする請求項１乃至４の何れか一項記載の逐次比較型ＡＤ変換器。
【請求項６】
前記遅延回路は、
１つ又は複数個の遅延素子と、
前記遅延量調整回路の出力に応じて前記遅延素子の駆動電流量を調整する電流量調整回路と
を含むことを特徴とする請求項１乃至４の何れか一項記載の逐次比較型ＡＤ変換器。
【請求項７】
前記ＤＡＣは容量ＤＡＣであることを特徴とする請求項１乃至６の何れか一項記載の逐次比較型ＡＤ変換器。
【請求項８】
前記遅延量調整回路は、前記計数値が所定の数より大きい場合は前記遅延回路の遅延量を長くし、前記計数値が所定の数より小さい場合は前記遅延回路の遅延量を短くすることを特徴とする請求項１乃至７の何れか一項記載の逐次比較型ＡＤ変換器。
【請求項９】
デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路とを含む逐次比較型ＡＤ変換器において、
前記コンパレータの出力の信号状態変化をある遅延量分遅延させて信号遷移を生成し、
前記信号遷移により前記コンパレータをリセットし、
前記外部クロック信号の前記サイクルの間に発生する前記信号遷移の個数を計数し、
前記信号遷移の計数値に応じて前記遅延量を調整する
各段階を含むことを特徴とする逐次比較型ＡＤ変換器の動作クロック調整方法。
【請求項１０】
前記計数値が所定の数より大きい場合は前記遅延量を長くし、
前記計数値が所定の数より小さい場合は前記遅延量を短くする
各段階を含むことを特徴とする請求項９記載の逐次比較型ＡＤ変換器の動作クロック調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
逐次比較型ＡＤ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換器は、比較的簡単な回路構成で実現され、ＣＭＯＳプロセスとの整合性が高く、比較的高速な変換時間を実現できる。そのため、逐次比較型ＡＤ変換器は、広く様々な用途において用いられる。逐次比較型ＡＤ変換器は、一般的な構成として、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）、コンパレータ、及びＤＡＣ制御回路を含む。全体動作としては、まずサンプリング期間において入力電圧をサンプルしてサンプル電圧として保持し、次の比較期間においてサンプル電圧と比較対象電圧とを逐次比較する。この逐次比較においては、基準電圧Ｖｒｅｆに基づいて、１／２Ｖｒｅｆ、１／４Ｖｒｅｆ、１／８Ｖｒｅｆ、・・・の刻み幅に対応する複数の比較対象電圧を、ＤＡＣがＤＡＣ制御回路からのデジタルコードに応じて生成する。コンパレータによる１回の比較動作で、１つのデジタルコードに対応する１つの比較対象電圧とサンプル電圧とを比較し、比較対象電圧とサンプル電圧との大小関係を判定する。コンパレータの比較結果出力に応じてＤＡＣ制御回路がデジタルコードを変化させることにより、比較対象電圧値を大きな刻み幅のものから小さな刻み幅のものに変化させていき、比較動作を逐次的にＮ回実行する。Ｎ回の逐次比較により、サンプル電圧の電圧値に対応するＮビットのデジタルコードを求めることができる。なおサンプル電圧と比較対象電圧との大小関係が分かればよいので、例えばＤＡＣにより比較対象電圧とサンプル電圧との差を生成し、コンパレータでＤＡＣ出力とグランド電圧とを比較する構成等でもよい。
【０００３】
逐次比較型ＡＤ変換器のＤＡＣとしては、容量ＤＡＣを用いたり、或いは容量主ＤＡＣと抵抗副ＤＡＣとを用いたりするのが一般的である。容量ＤＡＣにおいては、サンプリング期間において、複数の容量素子の各々に並列に入力電圧を印加し、各容量素子を入力電圧に等しい電圧値に充電する。サンプリング終了後、複数の容量素子の接続をスイッチ回路により切り替えることにより、複数の容量素子の一端を例えばＶｒｅｆとＧＮＤとの何れかに選択的に接続し、他端を共通の端子に接続する。これにより電荷が再分配され、共通の端子にはＶｒｅｆとＧＮＤとの間を容量分割した電圧と入力電圧とに応じた電位が現れる。この共通の端子に現れる電位が、コンパレータへの入力となる。上記のスイッチ回路の接続をＤＡＣ制御回路からのデジタルコードにより制御することで、所望の比較対象電圧を生成する。
【０００４】
同期式の逐次比較型ＡＤ変換器では、ＤＡＣ、コンパレータ、及びＤＡＣ制御回路が外部クロック信号に同期して動作する。この外部クロック信号は、サンプリングのためのクロック信号よりも高速であり、ＡＤ変換がＮビット分解能の場合、サンプリング周波数のＮ倍以上の周波数のクロック信号となる。動作周波数が高速化しているシステムチップにおいては、高速な動作周波数よりも更に大幅に高い周波数のクロック信号が存在することは稀である。そのような高速クロック信号が存在しない場合には、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｏｋｅｄ  Ｌｏｏｐ）等を用いたＡＤＣ専用のクロック発生源を設けることが必要となり、消費電力や回路面積の増大を招く。
【０００５】
上記の問題を解決する手法として、非同期式の逐次比較型ＡＤ変換器が提案されている。非同期式の逐次比較型ＡＤ変換器では、コンパレータからの１回の比較結果出力が１パルスに対応する動作クロック信号をコンパレータの出力信号の変化を基にして生成し、このクロック信号に同期して、ＤＡＣ、コンパレータ、及びＤＡＣ制御回路を動作させる。コンパレータの出力が非同期クロック生成回路の入力となり、非同期クロック生成回路の出力がコンパレータのリセット入力となることによりループが形成され、このループにより自励動作してクロック信号が生成される。具体的には、コンパレータの出力に基づいて生成したパルス信号を遅延回路により遅延させ、この遅延したパルス信号をコンパレータのリセット端子に入力すればよい。
【０００６】
上記遅延回路をインバータ等のゲート回路を用いた遅延素子列のみで構成する場合は、プロセス、温度、電源電圧の変動により、遅延量が変動する。この変動により遅延量が大きくなると、自励クロックの１サイクルが長くなり、所定のサンプリング周期内で所定の回数（Ｎビット分解能ならＮ回）の比較動作が実行できなくなる。また変動により遅延量が小さくなると、自励クロックの１サイクルが短くなり、ＤＡＣ、コンパレータ、及びＤＡＣ制御回路の動作がクロックの速度に追従できなくなる。従って、遅延素子列のみで構成した単純な遅延回路を用いたのでは、実用的に適切な動作が期待できない。
【０００７】
遅延回路の遅延変動を調整するために、ＰＬＬやＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いることが考えられる。しかしＰＬＬやＤＬＬなどで遅延量の安定化を図る構成としたのでは、消費電力や回路面積が大きく増加してしまい、電力や面積の増加を避けるためにＡＤＣ専用のクロック発生源を設けないという非同期式の構成の元々の意図が損なわれてしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１４４６１６号公報
【特許文献２】特開平７−２６４０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上を鑑みると、非同期式の逐次比較型ＡＤ変換器において動作クロックの周期を定める遅延量を単純な構成で調整できる方式が望まれる。
【課題を解決するための手段】
【００１０】
逐次比較型ＡＤ変換器は、デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路と、前記コンパレータの出力の信号状態変化を遅延させて生成した信号遷移により前記コンパレータをリセットする遅延回路と、前記外部クロック信号の前記サイクルの間に発生する前記信号遷移の個数を計数し、前記信号遷移の計数値に応じて前記遅延回路の遅延量を調整する遅延量調整回路とを含むことを特徴とする。
【００１１】
また、デジタルコードに基づいてアナログ電圧を生成するＤＡＣと、前記ＤＡＣの出力である前記アナログ電圧を入力とするコンパレータと、前記コンパレータの出力に基づいて前記デジタルコードを逐次変化させていくことにより、外部クロック信号からサンプルした入力電圧のデジタルコードを生成するＤＡＣ制御回路とを含む逐次比較型ＡＤ変換器において、前記コンパレータの出力の信号状態変化をある遅延量分遅延させて信号遷移を生成し、前記信号遷移により前記コンパレータをリセットし、前記外部クロック信号の前記サイクルの間に発生する前記信号遷移の個数を計数し、前記信号遷移の計数値に応じて前記遅延量を調整する各段階を含むことを特徴とする逐次比較型ＡＤ変換器の動作クロック調整方法が提供される。
【発明の効果】
【００１２】
本願開示の少なくとも１つの実施例によれば、非同期式の逐次比較型ＡＤ変換器において動作クロックの周期を定める遅延量を単純な構成で調整することができる。
【図面の簡単な説明】
【００１３】
【図１】逐次比較型ＡＤ変換器の構成の一例を示す図である。
【図２】非同期クロック生成回路の構成の一例を示す図である。
【図３】図１の逐次比較型ＡＤ変換器の動作の一例を示す図である。
【図４】逐次比較型ＡＤ変換器の動作の流れを示すフローチャートである。
【図５】逐次比較型ＡＤ変換器が適切に動作する状況を示す図である。
【図６】遅延量調整回路の構成の一例を示す図である。
【図７】遅延回路の構成の一例を示す図である。
【図８】図７の遅延回路による遅延量の粗調整と微調整とを示す図である。
【図９】論理回路の構成の一例を示す図である。
【図１０】図６に示す遅延量調整回路による遅延量調整動作の流れを示すフローチャートである。
【図１１】遅延量調整動作における各信号の変化を示すタイミング図である。
【図１２】遅延量調整動作の別の例における各信号の変化を示すタイミング図である。
【図１３】遅延回路の構成の別の一例を示す図である。
【図１４】調整コードと電流量との関係を示す図である。
【図１５】調整コードと遅延量との関係を示す図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１５】
図１は、逐次比較型ＡＤ変換器の構成の一例を示す図である。図１に示す逐次比較型ＡＤ変換器１０は、ＤＡＣ１１、コンパレータ１２、ＤＡＣ制御回路１３、及び非同期クロック生成回路１４を含む。ＤＡＣ１１は、ＤＡＣ制御回路１３からのデジタルコードに基づいてアナログ電圧を生成する。コンパレータ１２は、ＤＡＣ１１の出力であるアナログ電圧を入力として、比較動作を実行する。ＤＡＣ制御回路１３は、コンパレータ１２の比較結果を示す出力に基づいてデジタルコードを逐次変化させていくことにより、外部クロック信号のあるサイクルにおいてサンプルした入力電圧のデジタルコードを生成する。図１に示す逐次比較型ＡＤ変換器１０において、ＤＡＣ１１は容量ＤＡＣを想定している。また図１において、ＤＡＣ１１とコンパレータ１２とは、単相信号ではなく差動信号を入出力とする構成を想定している。但しＤＡＣ１１は、容量ＤＡＣではなく例えば抵抗ＤＡＣでもよいし、或いは容量主ＤＡＣと抵抗副ＤＡＣとを含むＤＡＣ回路でもよい。またＤＡＣ１１とコンパレータ１２とは、単相信号を入出力とする構成であってもよい。
【００１６】
容量ＤＡＣ１１は、外部クロック信号ΦｓがＨＩＧＨである期間（サンプリング期間）において、アナログ入力電圧Ｖｉｎ＋及びＶｉｎ−を内部の容量素子に蓄える。具体的には、正側の複数の容量素子の各々に並列に入力電圧Ｖｉｎ＋を印加し、各容量素子を入力電圧Ｖｉｎ＋に等しい電圧値に充電する。サンプリング終了後、正側の複数の容量素子の接続をスイッチ回路により切り替えることにより、複数の容量素子の一端を例えば正側の参照電圧Ｖｒｅｆ＋とＧＮＤ（信号グラウンド）との何れかに選択的に接続し、他端を正側の共通の端子に接続する。これにより電荷が再分配され、正側の共通の端子にはＶｒｅｆ＋とＧＮＤとの間を容量分割した電圧と入力電圧Ｖｉｎ＋とに応じた電位が現れる。同様に、負側の複数の容量素子の各々に並列に入力電圧Ｖｉｎ−を印加し、各容量素子を入力電圧Ｖｉｎ−に等しい電圧値に充電する。サンプリング終了後、負側の複数の容量素子の接続をスイッチ回路により切り替えることにより、複数の容量素子の一端を例えば負側の参照電圧Ｖｒｅｆ−とＧＮＤ（信号グラウンド）との何れかに選択的に接続し、他端を負側の共通の端子に接続する。これにより電荷が再分配され、負側の共通の端子にはＶｒｅｆ−とＧＮＤとの間を容量分割した電圧と入力電圧Ｖｉｎ−とに応じた電位が現れる。この正側の共通の端子と負側の共通の端子との２つの端子に現れる電位が、コンパレータ１２の２つの入力端子への入力となる。上記のスイッチ回路の接続をＤＡＣ制御回路１３からのデジタルコードにより制御することで、所望の比較対象電圧を生成する。なおコンパレータ１２の２つの入力端子は、サンプリング期間において互いに短絡されてよい。
【００１７】
コンパレータ１２のリセット端子には、非同期クロック生成回路１４が生成するパルス信号Φｃが入力される。このパルス信号ΦｃはＤＡＣ制御回路１３にも供給され、逐次比較型ＡＤ変換器１０の各部の逐次比較動作を同期させるクロック信号として機能する。但しこのパルス信号Φｃは外部クロック信号Φｓとは同期していない。その意味で、パルス信号Φｃを生成する回路１４は、非同期クロック生成回路と名前が付けられている。コンパレータ１２は、パルス信号Φｃの例えばＨＩＧＨの期間に比較動作を実行し、パルス信号Φｃの例えばＬＯＷの期間にはリセットされる（比較動作を停止する）。従って、コンパレータ１２の２つの出力ＶＱＰ及びＶＱＭは、パルス信号Φｃの例えばＨＩＧＨの期間には比較結果に応じた異なる電位となり、パルス信号Φｃの例えばＬＯＷの期間には同一の電位となる。
【００１８】
このコンパレータ１２の出力ＶＱＰ及びＶＱＭに応じて、ＤＡＣ制御回路１３が、パルス信号Φｃ（厳密にはパルス信号Φｃの信号遷移）に同期してデジタルコードを逐次変化させる。これにより、ＤＡＣ１１の内部のスイッチの接続状態を順次変化させながら、コンパレータ１２による比較動作を逐次行なう。逐次比較を行ないながらデジタルコードを変化させていくことで、参照電圧の１／２、１／４、１／８、・・・に対応する刻み幅で、ＤＡＣ１１の２つの出力電圧の差を小さくしていく。このようにして、アナログ入力電位Ｖｉｎ＋及びＶｉｎ−の差に対応したデジタルコード（スイッチの状態）を、ＤＡＣ制御回路１３が検索する。
【００１９】
図２は、非同期クロック生成回路１４の構成の一例を示す図である。図２に示す非同期クロック生成回路１４は、ＸＯＲ（排他的論理和）回路１６、遅延回路１７、論理回路１８、及び遅延量調整回路１９を含む。ＸＯＲ回路１６は、コンパレータ１２の比較結果出力ＶＱＰ及びＶＱＭを入力とし、比較結果出力のアサートに応じて第１の信号値（例えばＨＩＧＨ）を出力し、比較結果出力のネゲートに応じて第２の信号値（例えばＬＯＷ）を出力する。即ち、ＸＯＲ回路１６は、ＶＱＰ及びＶＱＭが比較結果に応じた異なる電位となるとＨＩＧＨを出力し、ＶＱＰ及びＶＱＭが同一の電位となるとＬＯＷを出力する。遅延回路１７は、コンパレータ１２の出力の信号状態変化を遅延させて生成した信号遷移によりコンパレータ１２をリセットする。図２に示す例では、遅延回路１７は、コンパレータ１２の出力に応じた信号（ＸＯＲ回路１６の出力）Ｓａを遅延させて反転することによりパルス信号Ｓｂを生成する。論理回路１８は、ｒｅａｄｙ信号がＨＩＧＨからＬＯＷに変化すると、パルス信号ΦｃをＨＩＧＨにする。それ以降、ｒｅａｄｙ信号がＬＯＷの状態に留まると、論理回路１８は、遅延回路１７が出力するパルス信号Ｓｂをそのまま素通りさせて、パルス信号Φｃとして出力する。この例では、パルス信号Φｃの立ち下がりエッジによりコンパレータ１２はリセットされる。即ち、パルス信号ΦｃがＬＯＷになるとコンパレータ１２の出力はネゲート状態となる（ＶＱＰ及びＶＱＭが同一の電位となる）。このように、パルス信号Φｃの信号遷移は、コンパレータ１２の出力の信号状態変化（ＸＯＲ回路１６の出力のエッジ）を遅延回路１７により遅延させて生成したものとなっており、パルス信号Φｃの立ち下がりの信号遷移によりコンパレータ１２をリセットする。
【００２０】
遅延量調整回路１９は、外部クロック信号Φｓの１サイクルの間に発生するパルス信号Φｃの立ち下がりの信号遷移（立ち下がりエッジ）の個数を計数し、信号遷移の計数値に応じて遅延回路１７の遅延量を調整する。具体的には、遅延量調整回路１９は、エッジ計数値が所定の数より大きい場合は遅延回路１７の遅延量を長くし、エッジ計数値が所定の数より小さい場合は遅延回路１７の遅延量を短くする。
【００２１】
図３は、図１の逐次比較型ＡＤ変換器１０の動作の一例を示す図である。図４は、逐次比較型ＡＤ変換器１０の動作の流れを示すフローチャートである。図３に示すように、外部クロック信号ΦｓがＨＩＧＨの期間がサンプリング期間であり、逐次比較型ＡＤ変換器１０はサンプル状態にある。その後、外部クロック信号ΦｓがＬＯＷになると、逐次比較期間となる。逐次比較期間においては、まずｒｅａｄｙ信号がＬＯＷになり、パルス信号ΦｃがＨＩＧＨに立ち上がる（図４のステップＳ１）。具体的には、ｒｅａｄｙ信号がＬＯＷの期間において、図３に示される遅延回路１７の出力するパルス信号Ｓｂをそのままパルス信号Φｃとすればよい。遅延回路１７の出力するパルス信号Ｓｂは、図３に示すように初期状態においてＨＩＧＨとなっており、これに応じてパルス信号ΦｃもＨＩＧＨとなる。このようにパルス信号Φｃを最初にＨＩＧＨに設定することにより、逐次比較期間の最初にコンパレータ１２による比較動作を実行させることができる。
【００２２】
パルス信号ΦｃのＨＩＧＨの期間にコンパレータ１２が比較動作を実行することにより、図３に示すようにコンパレータ１２の出力電圧ＶＱＰ及びＶＱＭが比較結果に応じて互いに異なる電位となる（図４のステップＳ２）。これに応答して、ＸＯＲ回路１６の出力信号ＳａがＬＯＷからＨＩＧＨとなる（図４のステップＳ３）。このＸＯＲ回路１６の出力信号Ｓａを遅延回路１７によりΔｔだけ遅延させることにより、遅延回路１７の出力パルス信号Ｓｂが生成される。即ち、信号ＳａのＨＩＧＨへの状態変化のΔｔ後にパルス信号ＳｂがＬＯＷへと状態変化する（図４のステップＳ４）。なお図３の例では、パルス信号Ｓｂは、ＸＯＲ回路１６の出力信号Ｓａを遅延させて反転したものとなっている。前述のように、図３の例ではｒｅａｄｙ信号がＬＯＷの期間において遅延回路１７の出力するパルス信号Ｓｂをそのままパルス信号Φｃとしているので、パルス信号ＳｂのＬＯＷへの状態変化がパルス信号ΦｃのＬＯＷへの状態変化として現れる（図４ステップＳ５）。パルス信号ΦｃのＬＯＷの期間にコンパレータ１２が比較動作を停止することにより、コンパレータ１２の出力電圧ＶＱＰ及びＶＱＭが同一電位となる（図４のステップＳ２）。これに応答して、ＸＯＲ回路１６の出力信号ＳａがＨＩＧＨからＬＯＷとなる（図４のステップＳ３）。その後、信号ＳａのＬＯＷへの状態変化のΔｔ後にパルス信号ＳｂがＨＩＧＨへと状態変化する（図４のステップＳ４）。このパルス信号ＳｂのＨＩＧＨへの状態変化がパルス信号ΦｃのＨＩＧＨへの状態変化として現れる（図４ステップＳ５）。以降、図４のステップＳ２からステップＳ５の動作を繰り返すことにより、逐次比較動作が順次実行される。
【００２３】
図５は、逐次比較型ＡＤ変換器１０が適切に動作する状況を示す図である。図５に示す動作例は、逐次比較型ＡＤ変換器１０が８ビット分解能を有する場合のものである。前述のように、遅延量調整回路１９は、外部クロック信号Φｓの１サイクルの間に発生するパルス信号Φｃの立ち下がりエッジの個数を計数し、エッジの計数値に応じて遅延回路１７の遅延量を調整する。具体的には、エッジの計数値が所定の値になるように、遅延回路１７の遅延量を調整する。逐次比較型ＡＤ変換器１０が８ビット分解能のものである場合、外部クロック信号Φｓの１サイクルの間（より厳密には１サイクルからサンプル期間を除いた逐次比較期間）に、８回の逐次比較動作を実行することが望ましい。即ち、コンパレータ１２の８回目の比較動作が完了してリセット状態となる迄の一連の動作が行なわれることが望ましい。図５に示す最適動作例では、エッジ計数期間（＝逐次比較期間）に、コンパレータ１２をリセットさせるパルス信号Φｃの立ち下がりエッジが８回発生している。このようにエッジ計数値が８となるように制御することで、ＭＳＢ（ｂｉｔ８）からＬＳＢ（ｂｉｔ１）までの８つのビット値の全てを、比較動作により判定することができる。
【００２４】
図６は、遅延量調整回路１９の構成の一例を示す図である。図６に示す遅延量調整回路１９は、カウンタ２１、スイッチ２２、レジスタ２３、エッジ計数値判定回路２４、加算器２５、スイッチ２６、及びレジスタ２７を含む。カウンタ２１は、パルス信号Φｃの立ち下がりエッジに応答してカウント動作する。クロック信号ΦｓがＨＩＧＨの間はカウンタ２１はリセットされており、カウンタ動作を実行しない。クロック信号ΦｓがＬＯＷの間において、カウンタ２１はカウンタ動作を実行する。スイッチ２２は、クロック信号ΦｓのＬＯＷで導通しており、エッジ計数値即ちカウンタ２１のカウント値がレジスタ２３に順次格納される。スイッチ２２はクロック信号ΦｓのＨＩＧＨで非導通となり、サンプリング期間において、レジスタ２３には前回のサイクルのエッジ計数値が保持される。なおレジスタ２３とレジスタ２７は、動作開始時にｐｏｗｅｒ＿ｄｏｗｎ信号によりそれぞれ初期値に設定されている。エッジ計数値判定回路２４は、レジスタ２３に格納されているカウンタのカウンタ値が所定の数に等しいか否かを判定する。エッジ計数値判定回路２４は、カウンタ値が所定の数に等しい場合は出力ＡＤＪをゼロにする。カウンタ値が所定の数より大きい場合は出力ＡＤＪを＋１にする。またカウンタ値が所定の数より小さい場合は出力ＡＤＪを−１にする。加算器２５は、レジスタ２７に格納される現在の調整コードＯＵＴとエッジ計数値判定回路２４の出力ＡＤＪとを加算して、加算結果をスイッチ２６を介してレジスタ２７に格納する。なおレジスタ２７は、クロック信号ΦｓがＨＩＧＨになると導通し、サンプリング期間の間にレジスタ２７の更新動作が実行される。このようにして、エッジ計数値判定回路２４の判定結果に応じて、遅延回路１７に供給する調整コードＯＵＴを変化させることにより、遅延回路１７の遅延量を調整する。
【００２５】
図７は、遅延回路１７の構成の一例を示す図である。図７に示す遅延回路１７は、直列に接続された複数個の遅延素子（インバータ）３１、選択回路３２、及び容量付加回路３３を含む。選択回路３２は、複数のスイッチを含み、選択信号ＳＲ０乃至ＳＲ３の何れか１つをアサートすることにより１つのスイッチを導通させる。この選択信号ＳＲ０乃至ＳＲ３は、例えば図６の遅延量調整回路１９のレジスタ２７の出力調整コードＯＵＴをデコードした信号である。このようにして、選択回路３２は、複数個の遅延素子３１のうちで遅延量調整回路１９の出力に応じて選択した遅延素子の出力を選択出力する。これにより、遅延量の粗調整を行なう。容量付加回路３３は、複数の容量素子及びスイッチを含み、選択信号ＳＦ０乃至ＳＦ１の組み合わせをアサートすることにより、１つ又は複数の容量素子をスイッチを介して信号線に接続する。この選択信号ＳＲ０乃至ＳＲ３は、例えば図６の遅延量調整回路１９のレジスタ２７の出力調整コードＯＵＴの下位ビットである。このようにして遅延量調整回路１９の出力に応じた容量値を信号線に負荷として接続することにより、遅延量の微調整を行なう。
【００２６】
図８は、図７の遅延回路１７による遅延量の粗調整と微調整とを示す図である。図８の横軸は調整コード（例えば図６の調整コードＯＵＴ）であり、縦軸は遅延量Δｔである。直線上に並ぶプロット点が示すように、調整コードが増加すると遅延量Δｔが増加する。図７の選択回路３２により遅延量の粗調整を行なうことにより、図８の大きな黒丸のプロット点で示す遅延量を実現することができる。また図７の容量付加回路３３により遅延量の微調整を行なうことにより、図８の小さな黒丸のプロット点で示す遅延量を実現することができる。
【００２７】
図９は、論理回路１８の構成の一例を示す図である。図９に示す論理回路１８は、インバータ４１とＡＮＤ回路４２を含む。ｒｅａｄｙ信号をインバータ４１により反転し、ＡＮＤ回路４２によりインバータ４１の出力と遅延回路１７の出力信号ＳｂとのＡＮＤをとる。ＡＮＤ回路４２の出力がパルス信号Φｃとなる。これにより図３に示すように、ｒｅａｄｙ信号と信号Ｓｂとに基づいて、パルス信号Φｃを生成することができる。
【００２８】
図１０は、図６に示す遅延量調整回路１９による遅延量調整動作の流れを示すフローチャートである。図１１は、遅延量調整動作における各信号の変化を示すタイミング図である。図６、図１０、及び図１１を参照しながら、遅延量調整動作について説明する。
【００２９】
図１０のステップＳ１で、図６に示すレジスタ２３（レジスタＡ）とレジスタ２７（レジスタＢ）とを、ｐｏｗｅｒ＿ｄｏｗｎ信号により初期値に設定する。即ち、図１１に示すように、ＨＩＧＨのｐｏｗｅｒ＿ｄｏｗｎ信号により、レジスタＢを０に設定し、レジスタＡを初期値（例えば最大遅延量に対応する値）に設定する。図１０のステップＳ２で、ＡＤ変換動作を開始する。即ち、図１１に示すように、ｐｏｗｅｒ＿ｄｏｗｎ信号をＬＯＷに設定することにより、サンプリング動作及び逐次比較動作からなるＡＤ変換動作が開始される。
【００３０】
ステップＳ３で、エッジ計数期間であるか否かを判定する。即ち図６に示すカウンタ２１のリセット入力であるクロック信号ΦｓがＨＩＧＨであるか否かを判定する。クロック信号ΦｓがＨＩＧＨであれば、サンプリング期間であり、カウンタ２１はリセットされている。このサンプリング期間の間に、図１のＤＡＣ１１に入力電位がサンプリングされる。図１１に示すように、クロック信号ΦｓがＬＯＷになると、逐次比較期間即ちエッジ計数期間が開始される。
【００３１】
エッジ計数期間では、ステップＳ４において、コンパレータ１２がリセットを開始するクロック（パルス信号Φｃ）のエッジ（立ち下がりエッジ）を計数する。即ち、図６のカウンタ２１が、パルス信号Φｃの立ち下がりエッジに応答して例えばカウントアップ動作を行なう。これにより、図１１にＣＮＴ１として示すように、カウンタ２１のカウント値が１ずつ増加していく。このカウンタ値は、ＣＮＴ２として示すようにレジスタＢ（図６のレジスタ２３）の格納値（出力値）に直ちに反映される。
【００３２】
図１０のステップＳ５で、計数値がＮ（逐次比較型ＡＤ変換器１０の分解能のビット数）に等しいか否かを判定する。即ち図６のエッジ計数値判定回路２４が、レジスタ２３に格納されているカウンタのカウンタ値ＣＮＴ２が分解能ビット数Ｎに等しいか否かを判定する。更に、ステップＳ６で、計数値がＮより大きいか否かを判定する。計数値がＮに等しい場合にはステップＳ７で、変化量をゼロに設定する。即ち、図６のエッジ計数値判定回路２４がＡＤＪをゼロに設定する。計数値がＮより大きい場合にはステップＳ８で、変化量を＋１に設定する。即ち、図６のエッジ計数値判定回路２４がＡＤＪを＋１に設定する。計数値がＮより小さい場合にはステップＳ９で、変化量を−１に設定する。即ち、図６のエッジ計数値判定回路２４がＡＤＪを−１に設定する。なお図１１に示される例では、ＡＤＪの更新をクロック信号Φｓの立ち上がりに同期して行なっている。この動作例では、最初のエッジ計数期間の終了時点においてエッジ計数値即ちカウント値ＣＮＴ２が２であるので、ＡＤＪが−１に設定される。なお、ＡＤＪの更新をクロック信号Φｓの立ち上がりに同期して行なうのではなく、エッジ計数値判定回路２４が常時ＡＤＪを更新出力してもよい。
【００３３】
以上の処理が、エッジ計数期間においてパルス信号Φｃの各立ち下がりエッジに対して実行される。エッジ計数期間が終了すると、ステップＳ３での判定結果がｎｏとなり、ステップＳ１０に進む。ステップＳ１０で、変化量と調整コードとの加算結果をレジスタＡに上書きし格納する。即ち、図６において、スイッチ２６がサンプリング期間（クロック信号ΦｓのＨＩＧＨ期間）において導通することにより、ＡＤＪの値と現在の調整コードＯＵＴとの和が、更新後の調整コードＯＵＴとしてレジスタ２７に格納される。図１１に示す例では、ＡＤＪが−１であるので、現在のＯＵＴ（ｎサイクルのＯＵＴ）から１を減算した値（ＯＵＴ−１）が更新後のＯＵＴ（ｎ＋１サイクルのＯＵＴ）となる。
【００３４】
図１１に示すｎ＋１サイクルにおいては、エッジ計数期間終了時のエッジ計数値ＣＮＴ２が４となっている。この例では、分解能ビット数Ｎが４の場合を想定しており、計数値がＮと等しくなることにより、変化量ＡＤＪは０となっている。即ち、既に適切な遅延量に遅延回路１７が設定されているので、ｎ＋２サイクルにおいては、遅延量を示す調整コードＯＵＴを変化させずにそのままの値を維持する。
【００３５】
図１２は、遅延量調整動作の別の例における各信号の変化を示すタイミング図である。図１２の動作例は、調整コードＯＵＴの初期値が適切値よりも小さいために、遅延回路１７の遅延量の初期設定が適切な遅延量よりも短い場合を示している。遅延回路１７の遅延量の初期設定が適切な遅延量よりも短いので、パルス信号Φｃの各パルス間の間隔（即ち動作クロックの周期）が短すぎ、エッジ計数期間でのエッジ計数結果ＣＮＴ２＝６が分解能ビット数Ｎ（＝４）よりも大きくなっている。このような場合でも、ＤＡＣ１１、コンパレータ１２、及びＤＡＣ制御回路１３が高速な動作クロックに追従して動作していれば、正しいＡＤ変換結果を得ることができる。しかし動作クロックが設計想定値に比べて必要以上に高速となっているために、ＤＡＣ１１、コンパレータ１２、及びＤＡＣ制御回路１３が追従できなかったり、表面上は追従しているように見えても精度低下により誤った結果が紛れ込んだりする可能性がある。従って、エッジ計数値を適切な値４に調整することが望ましい。図１２に示す例では、ＡＤＪが＋１となることにより、調整コードＯＵＴが１増加するように更新されている。その結果、ｎ＋１サイクルにおいては、エッジ計数期間終了時のエッジ計数値ＣＮＴ２が４となる。即ち適切な遅延量に遅延回路１７が設定されているので、ｎ＋２サイクルにおいては、遅延量を示す調整コードＯＵＴを変化させずにそのままの値を維持する。
【００３６】
以上の遅延量調整動作を、逐次比較型ＡＤ変換器１０のＡＤ変換動作と並行して常時実行させてよい。これにより、時間経過とともに例えば温度変動や電源電圧変動などにより遅延回路１７の遅延量が変動しても、動的に遅延量を調整して、適切なタイミングのパルス信号Φｃを生成することができる。
【００３７】
図１３は、遅延回路１７の構成の別の一例を示す図である。図１３に示す遅延回路１７は、１つ又は複数個の遅延素子（インバータ）５１と、インバータ５１に対応して設けられたＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５３を含む。一対のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５３により、対応するインバータ５１に流れる駆動電流の量を調整する。遅延回路１７は更に、ＰＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５５、ＰＭＯＳトランジスタ５６、スイッチ回路５７、及び複数の電流源５８を含む。スイッチ回路５７は、複数のスイッチを含み、例えば図６の遅延量調整回路１９のレジスタ２７の出力である調整コードＯＵＴに応じて、1つ又は複数のスイッチの組み合わせを導通状態にする。これにより、１つ又は複数の選択された電流源５８をＰＭＯＳトランジスタ５６に接続し、選択された電流源５８の電流量の総和に相当する電流量ＩｂをＰＭＯＳトランジスタ５６に流す。ＰＭＯＳトランジスタ５６とＰＭＯＳトランジスタ５４とはゲートが共通となっておりカレントミラー回路を構成しているので、ＰＭＯＳトランジスタ５６に流れる電流量と等しい電流量がＰＭＯＳトランジスタ５４に流れる。ＰＭＯＳトランジスタ５４に直列に接続されているＮＭＯＳトランジスタ５５にも、これに等しい量の電流が流れる。また各インバータ５１を駆動するＰＭＯＳトランジスタ５２とＰＭＯＳトランジスタ５４とはゲートが共通であり、ＮＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５５とはゲートが共通である。従って、調整コードＯＵＴに応じて設定された電流量Ｉｂが、各インバータ５１に駆動電流として供給される。
【００３８】
図１４は、調整コードと電流量との関係を示す図である。図１５は、調整コードと遅延量との関係を示す図である。図１４に示すように、調整コードの値を増大させると、電流量Ｉｂが線形に減少するように、図１３のスイッチ回路５７及び電流源５８が設計されている。インバータ５１の応答速度即ち入力信号遷移に応答する出力信号遷移の速度は、駆動電流が多いほど速くなる。従って、図１４に示すように調整コードの値が大きくなり駆動電流が小さくなると、各インバータ５１の応答速度は遅くなり遅延量が大きくなる。これにより、図１５に示すように、調整コードの値を増大させると、遅延量Δｔが増大するような特性を実現することができる。
【００３９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００４０】
１０  逐次比較型ＡＤ変換器
１１  ＤＡＣ
１２  コンパレータ
１３  ＤＡＣ制御回路
１４  非同期クロック生成回路
１６  ＸＯＲ回路
１７  遅延回路
１８  論理回路
【図１】
0005407685.tif 000002
【図２】
0005407685.tif 000003
【図３】
0005407685.tif 000004
【図４】
0005407685.tif 000005
【図５】
0005407685.tif 000006
【図６】
0005407685.tif 000007
【図７】
0005407685.tif 000008
【図８】
0005407685.tif 000009
【図９】
0005407685.tif 000010
【図１０】
0005407685.tif 000011
【図１１】
0005407685.tif 000012
【図１２】
0005407685.tif 000013
【図１３】
0005407685.tif 000014
【図１４】
0005407685.tif 000015
【図１５】
0005407685.tif 000016