(57)【特許請求の範囲】
【請求項１】
ドレイン電極が走査用配線に接続され、ソース電極が電源に接続された第１のトランジスタと、
ドレイン電極が前記第１のトランジスタのゲート電極に接続され、ソース電極が前記電源に接続され、ゲート電極が第１の外部制御信号線に接続され、前記第１のトランジスタと同一の導電型の第２のトランジスタと、
ドレイン電極が第２のトランジスタのドレイン電極に接続され、ソース電極が前記電源に接続され、ゲート電極がブートストラップ効果を用いるノードに接続され、前記第１のトランジスタと同一の導電型の第３のトランジスタと、
ドレイン電極及びゲート電極がいずれも前記第２の外部制御信号線に接続され、ソース電極が前記第２のトランジスタのドレイン電極に接続され、前記第１のトランジスタと同一の導電型の第４のトランジスタと、を備え、
前記第１の外部制御信号線と前記第２の外部制御信号線とに対して、互いに相補な信号を供給することにより、前記走査用配線をハイインピーダンスに制御する、１段シフトレジスタ。
【請求項２】
ドレイン電極が前記第３のトランジスタのゲート電極に接続され、ソース電極が前記電源に接続され、ゲート電極が前記第３のトランジスタのドレイン電極に接続された、前記第１のトランジスタと同一の導電型の第５のトランジスタをさらに備える、請求項１に記載の１段シフトレジスタ。
【請求項３】
請求項１または２に記載の１段シフトレジスタを複数備える、シフトレジスタ。
【請求項４】
請求項１または２に記載の１段シフトレジスタを各段に備える、請求項３に記載のシフトレジスタ。
【請求項５】
請求項３または４に記載のシフトレジスタを備える、走査線駆動回路。
【請求項６】
請求項５に記載の走査線駆動回路を備える、表示装置。
【請求項７】
前記走査用配線の１本につき、前記走査線駆動回路が２つ接続されている、請求項６に記載の表示装置。
【請求項８】
前記２つの走査線駆動回路の走査方向は、互いに逆となるように配置されている、請求項７に記載の表示装置。
【請求項９】
前記２つの走査線駆動回路は、前記走査用配線が配線される表示エリアをはさんで対向して配置され、前記２つの走査線駆動回路の一方をアクティブとする、請求項７または８に記載の表示装置。
【請求項１０】
前記第１の外部制御信号線又は前記第２の外部制御信号線により、走査方向を反転させる、請求項８に記載の表示装置。
【請求項１１】
表示装置の表示領域において指が接触した位置を検出する、請求項６ないし１０のいずれか１項に記載の表示装置。
【請求項１２】
前記第１の外部制御信号線及び前記第２の外部制御信号線に供給される信号を制御することによって、請求項６ないし１０のいずれか１項に記載された表示装置の走査線配線を浮遊状態とする、走査線駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路、走査線駆動回路及び表示装置に関し、特に、表示装置の走査線を所定期間浮遊状態（以下、ハイインピーダンス状態又はフローティング状態という。）とするシフトレジスタ回路、走査線駆動回路、及び、かかる走査線駆動回路を有する表示装置に関する。
【背景技術】
【０００２】
中型や大型の液晶表示装置では、ガラス基板上に非晶質シリコン（以下、アモルファスシリコンという。）で形成した薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を画素のスイッチに使用している。
【０００３】
従来の液晶表示装置では、前記の画素スイッチに対してのみＴＦＴが用いられ、走査線を駆動するための走査線駆動回路、及び、信号線を駆動するための信号線駆動回路に対しては半導体チップが用いられている。この半導体チップは、外付けのプリント基板やプリント基板から表示装置に信号を送信するためのフレキシブルケーブル又はフレキシブルプリント基板（ＦＰＣ：Flexible Printed Circuits）上に実装されていた。
【０００４】
しかしながら、近年、液晶表示装置の製造コストを下げるために、半導体ＩＣ及びプリント基板の費用、並びに、これらを実装するための費用を削減することが考えられている。
【０００５】
例えば、アモルファスシリコンで形成されたＴＦＴを用いて、表示装置のガラス基板上に走査線駆動回路を内蔵する方法がある。この方法によると、ガラス基板上にＴＦＴを形成する過程で、画素のスイッチのみならず、走査線駆動回路を製造することができる。したがって、走査線駆動回路用の半導体チップと、走査線駆動パルスを表示装置に伝送するフレキシブルケーブルが不要となる。また、これらを実装するための装置や工程も不要となる。このように、ＴＦＴでガラス基板上に走査線駆動回路を内蔵することにより、表示装置自体の製造コストが削減される。
【０００６】
一般に、ＴＦＴで形成する走査線駆動回路は、単一導電型（又は単一チャネル）のトランジスタで形成される。チャネル特性に関連する工程を約半分にすることができ、コストダウンを図ることができるからである。一例として、特許文献１に、アモルファスシリコンＴＦＴを使った単一チャネルの駆動回路が記載されている。
【０００７】
また、特許文献２〜４によると、液晶表示装置の走査線をハイインピーダンス状態にする機能が、走査線駆動回路に求められることが記載されている。
【０００８】
特許文献２には、ゲート線のスキャン方向を切り替える機能を有する表示装置が記載されている。この表示装置は、アモルファスシリコンＴＦＴで形成された２つの走査線駆動回路を有し、一方をハイインピーダンス状態とし、他方をアクティブ状態とする方法を用いている。
【０００９】
特許文献３には、ゲート線に断線等の不良箇所が含まれる場合又はゲート駆動部のいずれかのステージが機能しない場合に、簡単な修理だけで正常な機能を迅速に回復できる表示装置が記載されている。この表示装置は、主ゲート駆動部と副ゲート駆動部を有し、スイッチング部を設け、通常は副ゲート駆動部をハイインピーダンス状態とし、欠陥がある場合そのスイッチング部を導通させる方法を用いている。
【００１０】
特許文献４には、軽量、小型、薄型化に適したタッチセンサ一体型の表示装置が記載されている。この表示装置は、走査線をハイインピーダンス状態とすることを特徴としている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４０６９６４８号公報
【特許文献２】特開２００８―０２０６７５号公報
【特許文献３】特開２００６―３４３７４６号公報
【特許文献４】特開２００９−０４２８９９公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献２〜４に記載されている走査線をハイインピーダンス状態にする方法は次の問題がある。
【００１３】
特許文献２に記載された方法は、ＮチャネルＴＦＴとＰチャネルＴＦＴ（いわゆるＣＭＯＳ型）を用いてハイインピーダンス状態とする方法であり、単一導電型の回路でハイインピーダンス状態にする方法ではない。
【００１４】
一方、特許文献３には、単一導電型の走査線駆動回路の出力をＴＦＴスイッチで切り離す方法が記載されている。しかしながら、この方法によると、以下の問題がある。
【００１５】
第１に、駆動能力が低下し、走査線駆動回路の出力パルスの立ち上がり又は立ち下りが遅くなるという問題がある。特に、アモルファスシリコンＴＦＴはオン抵抗が高く、走査線駆動回路が駆動する負荷が大きくなるからである。
【００１６】
第２に、液晶ディスプレイのコントラストが低下するという問題がある。走査線駆動回路の出力パルスの立ち上がり又は立ち下りが遅くなることによって画素ＴＦＴのオン時間が短くなり、液晶にかかる電圧が低下するからである。
【００１７】
第３に、液晶ディスプレイのコントラスト低下などの画質低下が経時的に生じるという問題がある。スイッチＴＦＴには殆どの期間同一の電圧ストレスがかかり、閾値などのＴＦＴ特性が経時的に変動するためである。
【００１８】
なお、特許文献４には、走査線をハイインピーダンス状態とすることが記載されているものの、これを走査線駆動回路において具体的に実現する方法が記載されてない。
【００１９】
そこで、単一導電型のトランジスタによって走査線をハイインピーダンス状態とし、パルスの立ち上がり及び立ち下り特性を向上させることが課題となる。本発明の目的は、かかる課題を解決するシフトレジスタ回路、走査線駆動回路及び表示装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の視点に係る１段シフトレジスタは、
ドレイン電極が走査用配線に接続され、ソース電極が電源に接続された第１のトランジスタと、
ドレイン電極が前記第１のトランジスタのゲート電極に接続され、ソース電極が前記電源に接続され、ゲート電極が第１の外部制御信号線に接続され、前記第１のトランジスタと同一の導電型の第２のトランジスタと、
ドレイン電極が第２のトランジスタのドレイン電極に接続され、ソース電極が前記電源に接続され、ゲート電極がブートストラップ効果を用いるノードに接続され、前記第１のトランジスタと同一の導電型の第３のトランジスタと、
ドレイン電極及びゲート電極がいずれも前記第２の外部制御信号線に接続され、ソース電極が前記第２のトランジスタのドレイン電極に接続され、前記第１のトランジスタと同一の導電型の第４のトランジスタとを有する。
前記第１の外部制御信号線と前記第２の外部制御信号線とに対して、互いに相補な信号を供給することにより、前記走査用配線をハイインピーダンスに制御する。
【発明の効果】
【００２１】
本発明に係るシフトレジスタ回路、並びに、かかるシフトレジスタ回路を有する走査線駆動回路及び表示装置によると、単一導電型のトランジスタによって走査線をハイインピーダンス状態とし、パルスの立ち上がり及び立ち下り特性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係る１段シフトレジスタの構成を示す回路図である。
【図２】本発明の第２の実施形態に係る１段シフトレジスタの構成を示す回路図である。
【図３】本発明の第２の実施形態に係る１段シフトレジスタにおける反転回路の等価回路を示す回路図である。
【図４】本発明の第２の実施形態に係る１段シフトレジスタの動作を示すタイミングチャートである。
【図５】本発明の第３の実施形態に係る１段シフトレジスタの構成を示す回路図である。
【図６】本発明の第３の実施形態に係る１段シフトレジスタの動作を示すタイミングチャートである。
【図７】本発明の第４及び第５の実施形態に係るシフトレジスタの構成を示す回路図である。
【図８】本発明の第４及び第５の実施形態に係るシフトレジスタの動作を示すタイミングチャートである。
【図９】本発明の第６の実施形態に係る１段シフトレジスタの構成を示す回路図である。
【図１０】本発明の第７の実施形態に係る表示装置の構成を示すブロック図である。
【図１１】本発明の第８の実施形態に係る表示装置の構成を示すブロック図である。
【図１２】本発明の第９の実施形態に係る表示装置の構成を示すブロック図である。
【図１３】従来の１段シフトレジスタの構成を示す回路図である。
【図１４】従来の１段シフトレジスタの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２３】
第１の展開形態の１段シフトレジスタは、上記第１の視点に係る１段シフトレジスタであることが好ましい。
【００２４】
第２の展開形態の１段シフトレジスタは、前記負荷回路が、ドレイン電極及びゲート電極がいずれも前記第２の外部制御信号線に接続され、ソース電極が前記第２のトランジスタのドレイン電極に接続され、前記第１のトランジスタと同一の導電型の第４のトランジスタであってもよい。
【００２５】
第３の展開形態の１段シフトレジスタは、ドレイン電極が前記第３のトランジスタのゲート電極に接続され、ソース電極が前記電源に接続され、ゲート電極が前記第３のトランジスタのドレイン電極に接続された、前記第１のトランジスタと同一の導電型の第５のトランジスタをさらに有していることが好ましい。
【００２６】
第４の展開形態の１段シフトレジスタは、前記第１の外部制御信号線と前記第２の外部制御信号線とに対して、互いに相補な信号を供給し、前記走査用配線のインピーダンスを制御することが好ましい。
【００２７】
第５の展開形態のシフトレジスタ（複数段を意味する。以下同様。）は、上記の１段シフトレジスタを有していることが好ましい。
【００２８】
第６の展開形態のシフトレジスタは、上記の１段シフトレジスタを各段に有していることが好ましい。
【００２９】
第７の展開形態の走査線駆動回路は、上記のシフトレジスタを有していることが好ましい。
【００３０】
第８の展開形態の表示装置は、上記の走査線駆動回路を有していることが好ましい。
【００３１】
第９の展開形態の表示装置は、前記走査用配線の１本につき、前記走査線駆動回路が２つ接続されていてもよい。
【００３２】
第１０の展開形態の表示装置は、前記２つの走査線駆動回路の走査方向が互いに逆となるように配置されていてもよい。
【００３３】
第１１の展開形態の表示装置は、前記２つの走査線駆動回路が、前記走査用配線が配線される表示エリアをはさんで対向して配置され、前記２つの走査線駆動回路の一方をアクティブとすることが好ましい。
【００３４】
第１２の展開形態の表示装置は、前記第１の外部制御信号線又は前記第２の外部制御信号線により、走査方向を反転させることが好ましい。
【００３５】
第１３の展開形態の表示装置は、表示装置の表示領域において指が接触した位置を検出するようにしてもよい。
【００３６】
第１４の展開形態の走査線駆動方法は、前記第１の外部制御信号線及び前記第２の外部制御信号線に供給される信号を制御することによって、上記の表示装置の走査線配線を浮遊状態とする。
【００３７】
（実施形態１）
本発明の第１の実施形態に係る１段シフトレジスタについて、図面を参照して説明する。ここで、１段シフトレジスタとは、シフトレジスタの各段を構成する回路をいう。ここでは、一例として、ＮチャネルＴＦＴのみでシフトレジスタ回路を構成する場合について説明する。
【００３８】
はじめに、特許文献１に記載された１段シフトレジスタについて、図面を参照して説明する。図１３は、特許文献１の１段シフトレジスタ１３３の構成を示す回路図である。図１３を参照すると、１段シフトレジスタ１３３は、トランジスタＴｒ１〜Ｔｒ６を有する。トランジスタＴｒ１〜Ｔｒ６は、単一導電型のアモルファスシリコンＴＦＴである。１段シフトレジスタ１３３は、ブートストラップ効果を用いてパルスを出力する。
【００３９】
図１４は、１段シフトレジスタ１３３の動作を示すタイミングチャートである。はじめに、１段シフトレジスタ１３３の動作について、回路図（図１３）とタイミングチャート（図１４）を参照し説明する。
【００４０】
パルスが１段シフトレジスタ１３３に入力されると、ノードＮ１にハイレベルの電圧が書き込まれる（図１４の期間Ｔ１参照）。期間Ｔ１をセット期間という。このとき、トランジスタＴｒ３のドレイン電極Ｄはロウレベルであるため、トランジスタＴｒ３のドレイン電極Ｄとゲート電極Ｇとの間（Ｄ−Ｇ間）に電位差が生じる。
【００４１】
次のフェーズにおいてクロック信号ＣＬＫがロウレベルからハイレベルに上昇すると、トランジスタＴｒ３のゲート電極Ｇはフローティング状態（トランジスタＴｒ１がオフ状態）となっているので、トランジスタＴｒ３のＤ−Ｇ間の電位差を保ったままノードＮ１の電位がＶＧＨ以上（図１４ではＶＧＨ＋αと示した）に上昇する（図１４の期間Ｔ２参照）。期間Ｔ２をブートストラップ期間という。トランジスタＴｒ３のゲート電圧がしきい値以上になると、走査線ＯＵＴ（ｎ）にパルス（ハイレベル）を出力する。このように、ゲート電極Ｇをフローティング状態として電圧を閾値以上にする効果を、ブートストラップ効果という。また、ＶＧＨ以上に上昇されたノードＮ１を、ブートストラップノードという。なお、図１３では、ブートストラップ効果の際に利用する容量は、図示していない。
【００４２】
次のフェーズでは、ブートストラップ効果により上昇した電位をＶＧＬに下げるために、次段の出力パルスＯＵＴ（ｎ＋１）を用いて、電荷を放電する。具体的には、図１３のトランジスタＴｒ２をオンさせて、ノードＮ１の電位をＶＧＬまで下げる（図１４の期間Ｔ３参照）。期間Ｔ３をリセット期間という。
【００４３】
次に、本実施形態において、上記の単一導電型トランジスタからなる１段シフトレジスタ１３３の出力をハイインピーダンス状態とする構成について、図面を参照して説明する。図１は、本実施形態に係る１段シフトレジスタ３３ａの構成を示す回路図である。本実施形態に係る１段シフトレジスタ３３ａは、特許文献１に係るものと同様に、ブートストラップ効果を用いてパルスを出力するものとする。
【００４４】
図１を参照すると、本実施形態の１段シフトレジスタ３３ａは、単一導電の１段シフトレジスタの主要部３２ａに対して、インピーダンス制御部３１ａを付加したものである。インピーダンス制御部３１ａは、トランジスタＴｒ１１、Ｔｒ１２及び反転回路３０ａを有する。
【００４５】
トランジスタＴｒ１１は、ドレイン電極Ｄが走査線ＯＵＴ（ｎ）に接続され、ソース電極Ｓが低電圧電源（図１のＶＧＬ）に接続されている。トランジスタＴｒ１２は、ドレイン電極ＤがトランジスタＴｒ１１のゲート電極Ｇに接続され、ソース電極Ｓが低電圧電源ＶＧＬに接続され、ゲート電極Ｇに外部制御信号（図１のＺ）が入力されている。
【００４６】
反転回路３０ａは、外部制御信号Ｚを反転した信号（図１の／Ｚ）が入力され、出力がトランジスタＴｒ１２のドレイン電極及びトランジスタＴｒ１１のゲート電極に接続され、ノードＮ１（ブートストラップ効果により高い電圧に上昇されたノード）を反転させる。外部制御信号／Ｚがハイレベルのときには、反転回路３０ａはノードＮ１の信号を反転した信号をノードＮ２に出力する回路（いわゆる反転回路）として動作する。一方、外部制御信号／Ｚがロウレベルのときには、反転回路３０ａは、ノードＮ２がロウレベル又はハイインピーダンス状態となるように動作する。
【００４７】
上記のようなインピーダンス制御部３１ａを付加した１段シフトレジスタは、次のような駆動方法で出力をハイインピーダンス状態とする。
【００４８】
すなわち、外部制御信号Ｚにハイレベルを、外部制御信号Ｚを反転した外部制御信号／Ｚにロウレベルを印加し、クロック信号ＣＬＫ及びＢＣＬＫをロウレベルに固定する。
【００４９】
このとき、反転回路３０ａの出力はロウレベル又はハイインピーダンス状態であり、トランジスタＴｒ１２はオン状態であるため、ノードＮ２はロウレベルとなる。また、パルス出力後にはＲＳＥＴにパルスが印加されるため、ノードＮ１もロウレベルとなる。したがって、走査線ＯＵＴ（ｎ）に接続されたトランジスタＴｒ１１、Ｔｒ１３及びＴｒ１４は、いずれもオフ状態となり、走査線ＯＵＴ（ｎ）はハイインピーダンス状態となる。
【００５０】
本実施形態によると、以下の効果がもたらされる。第１に、ディスプレイのコントラスト低下等の画質低下を防ぐことができる。走査線上に直列に新たなスイッチ用のＴＦＴを設ける必要がなく、負荷抵抗が増えないからである。
【００５１】
第２に、電圧ストレスを抑えた信頼性の高いシフトレジスタを提供できる。走査線と直列にスイッチＴＦＴを設けると、走査線を浮遊状態とするわずかな期間を除いて、スイッチＴＦＴがオン状態に保たれる。この状態では、このスイッチＴＦＴに電圧ストレスがかかっていた。本実施形態によると、走査線と直列にスイッチＴＦＴを設ける必要がないため、電圧ストレスがかかる状態に置かれるＴＦＴがなく、回路内で使用するＴＦＴに電圧ストレスがかかりにくい。したがって、電圧ストレスによるＴＦＴの特性変化によって、画質が低下することを防ぐことができる。
【００５２】
第３に、液晶表示装置の製造コストを削減することができる。上記のシフトレジスタ回路は、単一導電型のＴＦＴのみを含む。したがって、ＣＭＯＳ回路と比較して、プロセス工程を減らすことができるからである。また、半導体チップやＦＰＣの部材が不必要となるからである。さらに、本実施形態のシフトレジスタ回路によると、駆動能力の低下によるコントラストの低下のような画質劣化を防ぐことができる。
【００５３】
（実施形態２）
本発明の第２の実施形態に係る１段シフトレジスタについて、図面を参照して説明する。図２は、本実施形態に係る１段シフトレジスタ３３ｂの構成を示す回路図である。本実施形態においては、図２に示した回路構成に基づいて、走査線を浮遊状態とする。
【００５４】
図２を参照すると、１段シフトレジスタ３３ｂは、単一導電型で構成された１段シフトレジスタの主要部３２ｂに対して、インピーダンス制御部３１ｂを付加した構成を有する。なお、主要部３２ｂの構成は図２に示した構成に限定されない。インピーダンス制御部３１ｂは、トランジスタＴｒ２１〜Ｔｒ２４を有する。
【００５５】
トランジスタＴｒ２１は、ドレイン電極Ｄが走査線ＯＵＴ（ｎ）に接続され、ソース電極Ｓに低圧電源ＶＧＬが供給されている。トランジスタＴｒ２２は、ドレイン電極ＤがトランジスタＴｒ２１のゲート電極Ｇに接続され、ゲート電極Ｇに第１の外部制御信号Ｚが供給され、ソース電極Ｓに低電圧電源ＶＧＬが供給されている。トランジスタＴｒ２３は、ドレイン電極ＤがトランジスタＴｒ２２のドレイン電極Ｄに接続され、ゲート電極Ｇが単一導電型で構成されたシフトレジスタのブートストラップノードＮ１に接続され、ソース電極Ｓに低電圧電源ＶＧＬが供給されている。トランジスタＴｒ２４は、ドレイン電極Ｄ及びゲート電極Ｇに共通に第２の外部制御信号／Ｚが供給され、ソース電極Ｓがトラン
ジスタＴｒ２２のドレイン電極Ｄに接続されている。
【００５６】
１段シフトレジスタ３３ｂの動作について図面を参照して説明する。図４は、本実施形態に係る１段シフトレジスタ３３ｂ（図２）の動作を示すタイミングチャートである。走査線ＯＵＴ（ｎ）の状態に応じて、３つの期間、すなわち、パルスを出力しており、かつロウインピーダンスである期間Ｔａ（図４のパルス出力期間Ｔａ）、パルス出力期間以外でロウインピーダンスである期間Ｔｂ（図４のロウインピーダンス期間Ｔｂ）、及び、ハイインピーダンス期間Ｔｃに分けて、１段シフトレジスタ３３ｂの動作を説明する。
【００５７】
図４を参照すると、期間Ｔａ及びＴｂにおいて、クロック信号ＣＬＫ及びＢＣＬＫには外部から位相の異なるクロック信号を供給し、第１の外部制御信号Ｚにはロウレベルを供給し、第２の外部制御信号／Ｚにはハイレベルを供給し、１段シフトレジスタの入力ＩＮには入力パルスを供給し、ＲＳＥＴには出力パルスの次フェーズのパルスＯＵＴ（ｎ＋１）を供給する。
【００５８】
ここでは一例として、クロック信号ＣＬＫ、ＢＣＬＫ、及び外部制御信号Ｚ、／Ｚのハイレベルの電圧をＶＧＨに設定し、ロウレベルの電圧をＶＧＬに設定する。このように駆動すると、期間Ｔａにおいて、前述のブートストラップ効果によりハイレベルが出力され、期間Ｔｂにおいてロウレベルが出力される。
【００５９】
その理由は次の通りである。すなわち、期間Ｔａにおいて、ブートストラップ効果によりノードＮ１の電位がＶＧＨ＋αに上昇しているため、トランジスタＴｒ２６がオン状態となり、クロック信号ＣＬＫのハイレベルが出力される。一方、期間Ｔｂにおいて、クロック信号ＢＣＬＫがハイレベルのとき、トランジスタＴｒ２７がオン状態となり、ロウレベルが出力される。
【００６０】
期間Ｔａ及びＴｂにおいて、インピーダンス制御部３１ｂは以下のように動作する。図３は、本実施形態に係る１段シフトレジスタ３３ｂにおける反転回路３０ｂの等価回路を示す回路図である。トランジスタＴｒ２３及びＴｒ２４を含む反転回路３０ｂは、図３に示すような等価回路で表すことができる。したがって、反転回路の出力ＶＮ２は以下の式で表される。ここで、Ｒ２４は負荷抵抗であり、Ｒ２３はトランジスタＴｒ２３のオン抵抗である。
【００６１】
0005467455.tif 000002
【００６２】
すなわち、トランジスタＴｒ２３とＴｒ２４のチャネル幅を変えることにより、オン抵抗をＲ２３≪Ｒ２４とすれば、期間Ｔａにおいて反転
回路３０ｂの出力は、
0005467455.tif 000003
となる。したがってトランジスタＴｒ２１がオフ状態となり、走査線ＯＵＴ（ｎ）にはトランジスタＴｒ２６のオンによってハイレベルが出力される。
【００６３】
期間ＴｂにおいてはＴｒ２３がオフとなるので、Ｒ２３≫Ｒ２４となり、反転回路の出力は、
0005467455.tif 000004
となる。したがって、トランジスタＴｒ２１がオン状態となり、走査線はロウレベルが出力される。
【００６４】
すなわち、期間Ｔａ及びＴｂは、走査線ＯＵＴ（ｎ）に接続されたトランジスタのいずれかがオン状態となり、ロウインピーダンスとなる。
【００６５】
期間Ｔｃは、次のように信号を供給する。図４を参照すると、クロック信号ＣＬＫ及びＢＣＬＫにはロウレベルに固定された信号を供給し、
第１の外部制御信号Ｚにはハイレベルを供給し、第２の外部制御信号／Ｚにはロウレベルを供給する。
【００６６】
このとき、ノードＮ１がロウレベル、反転回路３０ｂの出力がハイインピーダンス状態となり、トランジスタＴｒ２２がオン状態となるため、ノードＮ２はロウレベルとなる。また、上記の通りクロック信号ＢＣＬＫはロウレベルに固定される。したがって、走査線ＯＵＴ（ｎ）に接続されたトランジスタＴｒ２１、Ｔｒ２６、Ｔｒ２７はいずれもオフ状態となる。したがって、期間Ｔｃにおいて走査線はハイインピーダンス状態となる。
【００６７】
なお、本実施形態においては、図１に記載された反転回路３０ａとして、駆動トランジスタ（Ｔｒ２３）と、ダイオード接続されたトランジスタ（Ｔｒ２４）からなる負荷素子とを含むソース接地増幅回路を採用したが、反転回路３０ａの構成は適宜変更することができる。例えば、負荷素子は、抵抗素子としてもよいし、ゲート電極が所定の電圧にバイアスされたトランジスタとしてもよい。
【００６８】
（実施形態３）
本発明の第３の実施形態に係る１段シフトレジスタについて、図面を参照して説明する。図５は、本実施形態に係る１段シフトレジスタ３３ｃの構成を示す回路図である。
【００６９】
図５を参照すると、１段シフトレジスタ３３ｃは、単一導電型で構成された１段シフトレジスタの主要部３２ｃに対して、インピーダンス制御部３１ｃを付加した構成を有する。本実施形態のインピーダンス制御部３１ｃは、第２の実施形態のインピーダンス制御部３１ｂ（図２）に対して、トランジスタＴｒ２５がさらに設けられている。
【００７０】
トランジスタＴｒ２５は、トランジスタＴｒ２１〜Ｔｒ２４と同一の導電型のトランジスタである。また、トランジスタＴｒ２５は、ドレイン電極Ｄが主要部３２ｃのブートストラップノードＮ１に接続され、ゲート電極ＧがトランジスタＴｒ２３のドレイン電極Ｄに接続され、ソース電極Ｓに電源電圧ＶＧＬが供給されている。
【００７１】
トランジスタＴｒ２５を含まない実施形態２の１段シフトレジスタ３３ｂ（図２）においては、図４に示したように、内部ノードであるブートストラップノードＮ１は、クロック信号ＢＣＬＫがロウレベルとなるときにフローティング状態となる。内部ノードＮ１がフローティング状態となると、問題を生じる場合がある。
【００７２】
すなわち、フローティング状態はバイアスがかかっていない状態であるため、外部ノイズ等によりノードＮ１の電位が上昇し、本来オフ状態であるトランジスタＴｒ２６がオン状態となり、出力に不要なパルスが発生する場合がある。また、このような１段シフトレジスタ３３ｂを表示装置に使用した場合には、不要な出力パルスによって、ゴースト等の画質の劣化を引き起こす場合がある。
【００７３】
そこで、本実施形態の１段シフトレジスタ３３ｃは、トランジスタＴｒ２５を設け、ノードＮ１がフローティング状態とならないようにすることで、不要なパルスの発生を防ぐことができる（図６のタイミングチャート参照）。
【００７４】
すなわち、本実施形態の１段シフトレジスタ３３ｃによると、外部ノイズによる不要なパルスの発生を防止することができる。
【００７５】
（実施形態４）
本発明の第４の実施形態に係るシフトレジスタについて、図面を参照して説明する図７は、本実施形態に係るシフトレジスタの構成を示す回路図である。シフトレジスタの各段を構成する１段シフトレジスタ３３は、第２の実施形態に係る１段シフトレジスタ３３ｂ（図２）である。
【００７６】
１段シフトレジスタ３３ｂは、インピーダンス制御部３１ｂと主要部３２ｂを含み、インピーダンス制御機能を有する。インピーダンス制御部３１ｂはＮチャネルのトランジスタＴｒ２１〜Ｔｒ２４を有し、１段シフトレジスタの主要部３２ｂはＮチャネルのトランジスタＴｒ２６〜Ｔｒ２９を有する。
【００７７】
インピーダンス制御部３１ｂのトランジスタＴｒ２１は、ドレイン電極Ｄが走査線３８（ＯＵＴ（１）〜ＯＵＴ（５））に接続され、ソース電極Ｓが低圧電源ＶＧＬに接続されている。トランジスタＴｒ２２は、ドレイン電極ＤがトランジスタＴｒ２１のゲート電極Ｇに接続され、ゲート電極Ｇが第１の外部制御信号Ｚの信号線に接続され、ソース電極Ｓが低圧電源ＶＧＬに接続されている。トランジスタＴｒ２４は、ドレイン電極Ｄとゲート電極Ｇが共通に第２の外部制御信号／Ｚの信号線に接続されている。トランジスタＴｒ２３は、ドレイン電極ＤがトランジスタＴｒ２４のソース電極Ｓ及びトランジスタＴｒ２２のドレイン電極Ｄに接続され、ソース電極Ｓが低圧電源ＶＧＬに接続され、ゲート電極ＧがブートストラップノードＮ１に接続されている。
【００７８】
一方、主要部３２ｂのトランジスタＴｒ２６は、ドレイン電極Ｄがクロック信号ＣＬＫの信号線に接続され、ソース電極Ｓが走査線３８（ＯＵＴ（ｎ））に接続され、ゲート電極ＧがブートストラップノードＮ１に接続されている。トランジスタＴｒ２７は、ドレイン電極ＤがトランジスタＴｒ２６のソース電極Ｓに接続され、ソース電極Ｓが低圧電源ＶＧＬに接続され、ゲート電極Ｇがクロック信号ＢＣＬＫの信号線に接続されている。トランジスタＴｒ２８は、ドレイン電極Ｄが入力信号線ＩＮに接続され、ソース電極ＳがブートストラップノードＮ１に接続され、ゲート電極Ｇがクロック信号ＢＣＬＫの信号線に接続されている。トランジスタＴｒ２９は、ドレイン電極ＤがブートストラップノードＮ１に接続され、ソース電極Ｓが低圧電源ＶＧＬに接続され、ゲート電極Ｇが次段の走査線３８（ＯＵＴ（ｎ＋１））に接続されている。
【００７９】
図８は、本実施形態に係るシフトレジスタの動作を示すタイミングチャートである。図８を参照すると、パルス出力期間Ｔａ及びロウインピーダンス期間Ｔｂにおいて、第１の外部制御信号Ｚをロウレベルとするとともに第２の外部制御信号／Ｚをハイレベルとし、ハイインピーダンス期間Ｔｃにおいて、第１の外部制御信号Ｚをハイレベルとするとともに第２の外部制御信号／Ｚをロウレベルとする。図８を参照すると、期間Ｔｃにおいては、すべての走査線がハイインピーダンス状態（Ｈ−Ｚ）となる。
【００８０】
（実施形態５）
本発明の第５の実施形態に係るシフトレジスタについて、図面を参照して説明する。図７は、本実施形態に係るシフトレジスタの構成を示す回路図である。本実施形態に係るシフトレジスタの各段を構成する１段シフトレジスタ３３は、第３の実施形態に係る１段シフトレジスタ３３ｃ（図５）である。
【００８１】
１段シフトレジスタ３３ｃは、インピーダンス制御部３１ｃと主要部３２ｃを含み、インピーダンス制御機能を有する。図５において、図２と同一の符号を付した構成要素は図２と同一のものを表すため、これらの説明は省略する。図５のインピーダンス制御部３１ｃは、図２のインピーダンス制御部３１ｂに対して、トランジスタＴｒ２５が追加されたものである。トランジスタＴｒ２５は、ドレイン電極ＤがブートストラップノードＮ１に接続され、ソース電極Ｓが低圧電源ＶＧＬに接続され、ゲート電極ＧがトランジスタＴｒ２３のドレイン電極ＤとトランジスタＴｒ２２のドレイン電極ＤとトランジスタＴｒ２１のゲート電極Ｇに接続されている。
【００８２】
トランジスタＴｒ２５は、以下の効果をもたらす。トランジスタＴｒ２５のゲート電極ＧにはブートストラップノードＮ１の電圧を反転した電圧が印加されている。すなわち、トランジスタＴｒ２５のゲート電極Ｇには、ブートストラップ期間とその前のセット期間以外はハイレベルが印加され、トランジスタＴｒ２５がオン状態となる。すなわち、内部ノードＮ１は、フローティング状態が必要とされるブートストラップ期間以外は、低電圧電源にバイアスされる。これにより、ブートストラップ期間以外における電圧の上昇を防ぎ、不要なパルスの出力を防ぐことができる。
【００８３】
（実施形態６）
本発明の第６の実施形態に係る１段シフトレジスタについて、図面を参照して説明する。図９は、本実施形態に係る１段シフトレジスタ３３ｄの構成を示す回路図である。
【００８４】
実施形態３の１段シフトレジスタ３３ｃ（図５）は、Ｎチャネルのトランジスタのみを含む。一方、この１段シフトレジスタは、Ｐチャネルのトランジスタのみを含むようにしてもよい。図９を参照すると、本実施形態の１段シフトレジスタ３３ｄは、ＰチャネルのトランジスタＴｒ３１〜Ｔｒ３９のみを含む。
【００８５】
Ｐチャネルのトランジスタのみを含むようにした１段シフトレジスタ３３ｄ（図９）の動作は、Ｎチャネルのトランジスタのみを含むようにした１段シフトレジスタ３３ｃ（図５）の内部ノード電圧や入力信号を反転させた動作（図６参照）として説明しうる。
【００８６】
（実施形態７）
本発明の第７の実施形態に係る表示装置について、図面を参照して説明する。ここでは、実施形態４、５に係るシフトレジスタを含む走査線駆動回路を、表示装置に適用する場合について説明する。
【００８７】
図１０は、本実施形態に係る表示装置の構成を示すブロック図である。図１０を参照すると、表示装置は、画素アレイ３６、走査線３８、信号線３５、走査線駆動回路３４及び信号線駆動回路１１を有する。
【００８８】
画素アレイ３６に含まれる各画素は、画素ＴＦＴ３７、蓄積容量３９、液晶容量１０を含む。画素ＴＦＴ３７は、ゲート電極に走査線３８が接続され、ソース・ドレイン電極の一方に信号線が一方に液晶容量１０及び蓄積容量３９の一端がそれぞれ接続されている。蓄積容量３９及び液晶容量１０の他端は、対向電極１８に接続されている。
【００８９】
表示装置の画素アレイ３６を駆動する場合、通常、上部から順次走査線３８にパルスを印加することで走査線３８に接続される画素ＴＦＴ３７がオン状態となり、信号線駆動回路１１から蓄積容量３９及び液晶容量１０に画像信号が書き込まれる。
【００９０】
図１０の表示装置においては、上記の駆動パルスを、アモルファスシリコンＴＦＴで構成した走査線駆動回路３４によって生成する。
【００９１】
ここで、信号線駆動回路１１は、チップオングラス（ＣＯＧ：Chip on Glass）として実装してもよいし、ＴＦＴによってガラス基板上に集積化してもよい。
【００９２】
（実施形態８）
本発明の第８の実施形態に係る表示装置について、図面を参照して説明する。図１１は、本実施形態に係る表示装置の構成を示すブロック図である。図１１を参照すると、表示装置は、画素アレイ３６、走査線３８、信号線３５、走査線駆動回路３４ａ、３４ｂ及び信号線駆動回路１１を有する。
【００９３】
本実施形態の表示装置の画素アレイ３６は、図１０における画素アレイ３６と同一である。
【００９４】
本実施形態の表示装置は、表示装置の左右に走査方向の異なる２つの走査線駆動回路３４ａ，３４ｂを有し、表示装置の走査方向を反転させることができる。走査線駆動回路３４ａ、３４ｂは、実施形態４又は５に係るシフトレジスタを含む。走査線駆動回路３４ａは上部から走査させるように配置され、走査線駆動回路３４ｂは下部から走査させるように配置されている。
【００９５】
次に、走査線駆動回路３４ａ、３４ｂの動作について説明する。表示装置を上部から走査させたい場合には、走査線駆動回路３４ａをロウインピーダンス状態とし、走査線駆動回路３４ｂをハイインピーダンス状態とするように、クロック信号線１３ａ、１３ｂ及び外部制御信号線１４ａ、１４ｂにクロック信号及び外部制御信号を入力する。一方、表示装置を下部から走査させたい場合には、走査線駆動回路３４ａをハイインピーダンスとし、走査線駆動回路３４ｂをロウインピーダンスとする。
【００９６】
（実施形態９）
本発明の第９の実施形態に係る表示装置について、図面を参照して説明する。図１２は、本実施形態に係る表示装置の構成を示すブロック図である。本実施形態の表示装置は、上記の実施形態の表示装置に対し、さらにタッチ機能を内蔵している。図１２を参照すると、本実施形態の表示装置は、画素アレイ３６、走査線３８、信号線３５、走査線駆動回路３４ｃ、信号線駆動回路１１、対向電極１８、トランスファー１９、ＴＦＴ基板２１、対向基板２２、及び、裏面ＩＴＯ膜１５を有する。
【００９７】
走査線駆動回路３４ｃは、実施形態４又は実施形態５のシフトレジスタを含む。画素アレイ３６及び信号線駆動回路１１は、実施形態７又は実施形態８における画素アレイ及び信号線駆動回路と同一のものを表す。
【００９８】
裏面ＩＴＯ膜１５は、対向電極１８の裏面に形成されているＩＴＯ（酸化インジウムスズ、Indium Tin Oxide）膜であり、タッチ位置を検出するための電極として用いられる。
【００９９】
実施形態９に係るタッチ機能を内蔵した表示装置は、裏面ＩＴＯ膜１５とタッチされた指との間に形成された容量に流れる電流を検出することで位置を検出する。したがって、裏面ＩＴＯ膜１５と指の間に形成された容量が大きいほど流れる電流が大きく、検出感度が高い。すなわち、裏面ＩＴＯ膜と指の間に形成された容量以外の寄生容量は小さい方がよい。しかしながら、タッチ機能を内蔵した従来の表示装置においては、対向電極１８又は裏面ＩＴＯ膜１５とＴＦＴ基板２１上の走査線３８との間の寄生容量が大きく、検出感度が低下するという問題があった。
【０１００】
本実施形態の表示装置によると、実施形態４又は実施形態５に係るシフトレジスタを含む走査線駆動回路３４ｃを用いて走査線３８をハイインピーダンス状態とすることにより、寄生容量を減少させることができ、検出感度を向上させることができる。
【０１０１】
以上の実施形態では、一例として、ＴＦＴはアモルファスシリコンＴＦＴとしたが、同一の導電型であれば、他のＴＦＴであってもよい。例えば、ＴＦＴとして、有機ＴＦＴやカーボンナノチューブＴＦＴ、酸化物半導体ＴＦＴを用いることもできる。
【０１０２】
酸化物半導体ＴＦＴに対しては、第６の実施形態の１段シフトレジスタ３３ｄ（図９）とすることが好ましい。図９の１段シフトレジスタ３３ｄを用い、画素ＴＦＴも同一のＰチャネル型とすることにより、酸化物半導体ＴＦＴを用いることによる利点、すなわち、透明であり、比較的低温のプロセスが利用でき、大面積化が容易であるといった様々な利点を享受することができる。
【０１０３】
また、タッチ機能を内蔵した実施形態９の表示装置（図１２）によると、タッチ機能を実現する部分はＩＴＯ膜１５で構成され、透明であることから、表示部分も透明とすることによって、タッチ機能を内蔵したシースルー型の表示装置を実現することができる。
【符号の説明】
【０１０４】
１０  液晶容量
１１  信号線駆動回路
１２ａ、１２ｂ  入力パルス線
１３、１３ａ、１３ｂ  クロック信号線
１４、１４ａ、１４ｂ  外部制御信号線
１５  裏面ＩＴＯ膜（タッチ面）
１６  ガラス基板
１７  取出し電極
１８  対向電極
１９  トランスファー
２０  正弦波
２１  ＴＦＴ基板
２２  対向基板
３０ａ、３０ｂ  反転回路
３１ａ〜３１ｄ  インピーダンス制御部
３２ａ〜３２ｄ  主要部
３３、３３ａ〜３３ｄ、１３３  １段シフトレジスタ
３４、３４ａ〜３４ｃ  走査線駆動回路
３５  信号線
３６  画素アレイ
３７  画素ＴＦＴ
３８  走査線
３９  蓄積容量
ＣＬＫ、ＢＣＬＫ  クロック信号
Ｄ  ドレイン電極
Ｇ  ゲート電極
Ｎ１、Ｎ２  ノード
ＯＵＴ（ｎ）  走査線
Ｓ  ソース電極
Ｔ１〜Ｔ３、Ｔａ〜Ｔｃ  期間
Ｔｒ１〜Ｔｒ６、Ｔｒ１１〜Ｔｒ１４、Ｔｒ２１〜Ｔｒ２９、Ｔ３１〜Ｔｒ３９  トランジスタ
Ｚ、／Ｚ  外部制御信号
【図１】
0005467455.tif 000005
【図２】
0005467455.tif 000006
【図３】
0005467455.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005467455.tif 000014
【図１１】
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【図１２】
0005467455.tif 000016
【図１３】
0005467455.tif 000017
【図１４】
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