(57)【特許請求の範囲】
【請求項１】
メモリ・コアを提供するステップと、
１クロック・サイクル中に前記メモリ・コアを２回以上非同期にアクセスするステップと、
を含む、方法。
【請求項２】
請求項１に記載の方法において、前記２回以上が、２回である、方法。
【請求項３】
請求項１に記載の方法において、前記２回以上が、３回である、方法。
【請求項４】
請求項２に記載の方法において、前記メモリ・コアが、デュアルアクセスＲＡＭに組み込まれる、方法。
【請求項５】
請求項１〜４のいずれか１項に記載の方法において、１クロック・サイクル中に前記メモリ・コアを２回以上アクセスすることを可能にするために自己タイミング論理を用いる、方法。
【請求項６】
請求項５に記載の方法において、前記自己タイミング論理が、前記メモリ・コアに接続されたメモリ・ラッパーで実現される、方法。
【請求項７】
請求項６に記載の方法において、前記メモリ・ラッパーが、前記メモリ・コアをメモリ・インターフェース装置に接続する、方法。
【請求項８】
請求項１に記載の方法において、前記メモリ・コアが、処理エンジンの一部である、方法。
【請求項９】
請求項１に記載の方法において、前記メモリ・コアが、複数回アクセス・メモリ・コアである、方法。
【請求項１０】
請求項１に記載の方法において、前記メモリ・コアが、プロセッサ・コアの一部である、方法。
【請求項１１】
電子装置であって、メモリ・コアと、前記メモリ・コアに接続され、１クロック・サイクル中にメモリ・コアを２回以上非同期にアクセスする回路と、を含む、装置。
【請求項１２】
請求項１１に記載の装置において、前記メモリ・コアが、デュアルアクセスＲＡＭの一部である、装置。
【請求項１３】
請求項１１に記載の装置において、前記メモリ・コアおよび前記回路が、複数回アクセス・メモリ・モジュールを形成するために結合する、装置。
【請求項１４】
請求項１１に記載の装置において、前記回路が、前記メモリ・コアにメモリ・インターフェース装置を接続する電子装置で具体化される、装置。
【請求項１５】
請求項１１に記載の装置において、メモリ・インターフェース装置が、前記電子装置に、中央処理装置を接続する、装置。
【請求項１６】
請求項１１に記載の装置において、前記電子装置が、ディジタル信号プロセッサである、装置。
【請求項１７】
請求項１１に記載の装置において、前記メモリ・コアが、プロセッサ・コアの一部である、装置。
【請求項１８】
電子システムであって、少なくとも１つの入出力装置と、前記少なくとも１つの入出力装置に接続された集積回路とを含む電子システムにおいて、
前記集積回路が、
内部クロック信号に従って、ディジタル・データ信号に同期して論理演算を実行する機能回路と、
電池に接続され、前記機能回路に配電する配電回路と、
前記集積回路のメモリ・コアに接続され、１クロック・サイクル中に前記メモリ・コアを２回以上非同期にアクセスする回路と、
を含む、システム。
【請求項１９】
メモリ・コアを提供するステップと、
１クロック・サイクル中に前記メモリ・コアを２回以上アクセスするステップであって、自己タイミング論理が前記アクセスを可能にする信号を提供する、ステップと、
を含む、方法。
【請求項２０】
請求項１９に記載の方法であって、前記アクセスが非同期である、方法。
【請求項２１】
請求項１９に記載の方法であって、前記自己タイミング論理が、システム・クロックでクロックされるものと前記メモリ・コアへのアクセスとの間の少なくとも何らかの分離を提供する、方法。
【請求項２２】
請求項１９に記載の方法であって、前記自己タイミング論理が、前記メモリ・コアへ書き込まれるべきデータをアドレス指定するため及び切り替えるために用いられる、方法。
【請求項２３】
請求項１９に記載の方法であって、システム・クロックが前記アクセスのプロセスを初期化し、その後、前記自己タイミング論理が、前記システム・クロックから更なるクロック信号を受信することなく前記アクセスを継続する、方法。
【請求項２４】
メモリ・コアを提供するステップと、
前記メモリ・コアから受信した少なくとも１つの信号に応答して、１クロック・サイクル中に前記メモリ・コアを２回以上アクセスするステップと、
を含む、方法。
【請求項２５】
少なくとも１つの入出力装置と、前記少なくとも１つの入出力装置に接続された集積回路とを含む電子システムであって、
前記集積回路が、
ディジタル・データ信号に同期して論理演算を実行する機能回路と、
１クロック・サイクル中にメモリ・コアを２回以上非同期にアクセスするため、前記メモリ・コアに接続されたアクセス回路と、
を含む、電子システム。
【請求項２６】
少なくとも１つの入出力装置と、前記少なくとも１つの入出力装置に接続された集積回路とを含む電子システムであって、
前記集積回路が、
ディジタル・データ信号に同期して論理演算を実行する機能回路と、
１クロック・サイクル中にメモリ・コアを２回以上アクセスするため、前記メモリ・コアに接続されたアクセス回路であって、自己タイミング論理が、前記アクセスすることを可能にする信号を提供する、前記アクセス回路と、
を含む、電子システム。
【請求項２７】
請求項２５又は２６に記載の電子システムであって、携帯電話である、電子システム。
【請求項２８】
請求項２５又は２６に記載の電子システムであって、前記メモリ・コアがデュアルアクセスＲＡＭの一部である、電子システム。
【請求項２９】
請求項２５又は２６に記載の電子システムであって、前記メモリ・コア及び前記アクセス回路が、複数回アクセス・メモリ・コアを形成するために結合する、電子システム。
【請求項３０】
請求項２５又は２６に記載の電子システムであって、前記アクセス回路が、メモリ・インターフェース装置を前記メモリ・コアに接続する電子装置で具体化される、電子システム。
【請求項３１】
請求項２５又は２６に記載の電子システムであって、ディジタル信号プロセッサである、電子システム。
【請求項３２】
請求項２５又は２６に記載の電子システムであって、前記メモリ・コアがプロセッサのコアの一部である、電子システム。
【請求項３３】
請求項２５又は２６に記載の電子システムであって、前記メモリ・コアにおいてアクセスされるアドレスが隣接するアドレスである、電子システム。
【請求項３４】
請求項２５又は２６に記載の電子システムであって、前記メモリ・コアにおいてアクセスされるアドレスが隣接していないアドレスである、電子システム。
【発明の詳細な説明】
【０００１】  本発明はディジタル信号プロセッサに関し、より詳細には、１クロック・サイクル中にメモリ・コアを複数回アクセスする方法と装置に関する。
【発明が解決しようとする課題】
【０００２】  一般に信号処理とは、データストリームに関するリアルタイム動作の実行のことを言う。したがって、代表的な信号処理アプリケーションは、電気通信、イメージ処理、音声の処理と発生、スペクトル分析、音声処理とフィルタリングを含んでおり、これらの中で実行される。これらのアプリケーションのそれぞれでは、データストリームは一般に連続である。したがって、信号プロセッサは、データストリームの最高レートの「スループット」という結果を出さなくてはならない。
【０００３】  これまでは、多くの信号処理機能を実行するために、アナログ・システムとディジタル・システムがともに使用されていた。普通、アナログ信号プロセッサは、高レートのスループットに対応することができるが、一般に長期間の精度と実行できる機能の複雑さの点で限界がある。その上、アナログ信号処理システムは、一旦構築されるとまったく柔軟性が無くなってしまうので、当初の設計で想定された１つのアプリケーションだけに最も適しているのが普通である。
【０００４】  ディジタル信号プロセッサは、実行不可能なほど複雑でないかぎり、アナログ・システムでの実行が非常に困難な動作を実行する際の精度と柔軟性を向上させる機会を提供する。さらに、ディジタル信号プロセッサ・システムは、アナログ信号プロセッサ・システムに比較して構築後の柔軟性の程度が非常に高く、そのため、後でより広範なアプリケーションでの利用に対して、より機能的に拡張された修正を加えることができる。したがって、多くのアプリケーションではディジタル信号処理のほうが好適である。
【０００５】  ディジタル信号プロセッサでは、メモリ・コアとゲート群（sea of gates）との間のインターフェースはメモリ・ラッパー（memory wrapper）である。メモリ・コアとメモリ・ラッパーとを組み合わせたものがメモリ・モジュールであると考えてよい。図１で、メモリ・インターフェース１０は１回アクセス・メモリ・モジュール（single access memory module）１４にＣＰＵ１２を接続する。メモリ・モジュール１４はメモリ・ラッパー２０に１回アクセス・メモリ・コア１８を接続する１つのバス１６を含む。複数のバス２２は、メモリ・モジュール１４にメモリ・ラッパー２０を接続する。メモリ・モジュール１４のような１回アクセス・メモリ・モジュールでは、１クロック・サイクルで１回だけのアクセスが実行される。本実施例では、システム・クロックはメモリ・コアのストローブに使用され、メモリ・ラッパーは、ＣＰＵが１サイクルでメモリに１回アクセスすることを可能にするバス・アービタ（arbitrator）だけに使用される。
【課題を解決する手段】
【０００６】  本発明の第１の態様によれば、自己タイミング論理（self-timing logic）を使用して、１クロック・サイクル中にメモリ・コアに少なくとも２回アクセスする装置と方法が提供されている。本発明の一実施例によれば、メモリ・インターフェース装置に複数回アクセス・メモリ・コアを接続するために、自己タイミング・マルチプレクサ（mux）を組み入れたメモリ・ラッパーが使用されている。メモリ・インターフェース装置は、メモリ・ラッパーに中央処理装置を接続する。複数回アクセス・メモリ・ラッパーに自己タイミング・アーキテクチャが使用されると、補正（calibration）の必要がなくなる。さらに、自己タイミング・アーキテクチャは、（システム・クロックで何がクロックされているかの）環境と、コアへのアクセスとの間が完全に分離されている。本発明から得られる利点は、システム・クロックの１サイクル中にいくつかのアクセスを処理しながら、コアの速度でアクセスしていることである。
【０００７】  本発明の別の実施例では、自己タイミング論理を組み入れたメモリ・コアがプロセッサ・コアに直接組み込まれており、メモリ・ラッパーの必要性と、メモリ・インターフェース装置を介してプロセッサ・コアからメモリ・コアまでの情報転送に付随する時間の遅れとを回避している。メモリ・コアをプロセッサ・コアに直接組み込むと、より集中したアクセスと電力の節減が容易になる。
【０００８】  本発明の第２の態様によれば、自己タイミング論理を使用して、１クロック・サイクル中にメモリ・コアに少なくとも２回アクセスする装置と方法が、ディジタル信号プロセッサ（ＤＳＰ）など、データ処理システムに組み込まれている。
【０００９】  本発明の第３の態様によれば、自己タイミング論理を使用して、１クロック・サイクル中にメモリ・コアに少なくとも２回アクセスする装置と方法が、ディジタル信号プロセッサ（ＤＳＰ）のようなデータ処理システムに組み込まれ、さらにディジタル・セルラー電話用送受話器のような電子計算システムに組み込まれている。
【発明を実施するための形態】
【００１０】  本発明とその利点をより完全に理解するために、添付の図面とともに以下の詳細な説明に論及する。
【００１１】
図１に示す１回アクセス・メモリ・モジュールの改善は、１サイクル中にいくつかのアクセスを実行することができる複数回アクセス・メモリ・モジュールである。図２は、本発明の好適実施例による複数回アクセス・メモリ２６を示す。メモリ・インターフェース１０は、複数回アクセス・メモリ２６にＣＰＵ１２を接続する。複数回アクセス・メモリ２６は、複数回アクセス・メモリ・コア３０にメモリ・インターフェース１０を接続するメモリ・ラッパー２８を含む（この特定のケースでは複数回アクセス・メモリ・モジュールはデュアルアクセスＲＡＭである）。複数回アクセス・メモリ・コア３０にメモリ・ラッパー２８を接続するのは、アドレス・バス（ＡＤＤＲ）、データイン・バス（ｄＩＮ）、データ出力バス（ｄＯＵＴ）、アクセス・レディ信号（ａｃｃｒｄｙ）の第１信号線、出力レディ信号（ｏｒｄｙ）の第２信号線およびストローブ信号の少なくとも２本の信号線（ストローブ１、ストローブ２、ストローブ３の３本が示されている）である。
【００１２】
１サイクル中に複数回アクセスすることは、１回アクセスすることから連想されない問題点に直面する。１つの問題点は、１サイクル中のアクセスの順序を決定することである。他の問題点は、複数回アクセスＲＡＭメモリ・コアの境界でデータを変更するためにどの信号を使用できるかを決定することである。本発明は、これらの問題点をともに解決する。図３は、環境（ＣＰＵ１２とメモリ・インターフェース装置１０）すなわち、テキサス・インスツルメンツ社が設計し製造した（後で詳細に説明する）ＬＥＡＤ３  Ｍｅｇａｃｅｌｌのメモリ・ラッパー２８および複数回アクセス・メモリ・コア３０の間の信号の授受を示すタイムチャートである。デュアルアクセス環境では、１サイクル中にメモリ・コアへのアクセスが２回ある。バスＡ、Ｂ上のアドレスが一時的にメモリ・コアに送られる間に、メモリ・モジュールはバスＣ、Ｄによってアクセスされる。図３に示すように、「Ｂアドレス・バス」がコアに与えられる前に保持（１）時間が得られるまで、「Ａアドレス・バス」の値を、コアの境界で保持しなければならない。したがって、保持時間の終わりでメモリ・ラッパー２８内のマルチプレクサ（図示せず）を切り換える必要がある。この結果を得るには、クロックの立ち上がりエッジとマルチプレクサの制御との間に遅延をつくり出すことが必要である。図４は、「補正」と呼ばれる所望の遅延３４をつくり出す一手法を示す。都合の悪いことに、図４で開示されている方法では、設計にシンセサイザを使えるようにするのは非常に困難である。何故ならば、シンセサイザは、経路に最短の遅延をつくり出すことができないからである。
【００１３】
図５に示すように、ラッパーに自己タイミング論理３６を含めると、設計にシンセサイザを使えるようにするための非常に困難な側面が解決される。自己タイミング論理は、動作（ａｃｔｉｏｎ）が発生すると信号を配送する。一例を挙げると、複数回アクセス・メモリ・コア３０の自己タイミング論理は、「保持時間が得られたので、バスに新しいアドレスを与えてよい」ことを示す信号（ａｃｃｒｄｙ）を発生させることができる。コアが別のアドレスを受け取ると、マルチプレクサは直ちにアドレス・バスを切り換える。結果として、コアのアドレス・バスの保持時間は構造的に与えられるので何も補正する必要はない。この「論理」の働きをもっと正確に考えると、第１のアクセスの場合にいくつかのアクセスが連結されかつシステムクロックが使用されるときは、まだ「ａｃｃｒｄｙ」が発生していないため、マルチプレクサは、「ａｃｃｒｄｙ」の使用を切り換える。Ａバス・アドレスはシステム・クロックを使用して切り換えられ、Ｂアドレス・バスは「ａｃｃｒｄｙ」信号を使用して切り換えられる。図６に示すように、テキサス・インスツルメンツのＬＥＡＤ３  Ｍｅｇａｃｅｌｌのような、デュアルアクセスＲＡＭでメモリ・コアを実現する場合、ストローブ１がシステム・クロックで、ストローブ２が「システム・クロックでない」複数ストローブ・コアが使用される。
【００１４】  自己タイミング論理は、アドレス指定に使用されているだけでなく、メモリ・コアに書き込まなくてはならないデータを切り換えるために使用される。したがって、メモリ・コアからの出力であるデータをラッチするために同じプロセスが使用される。一例を挙げると、自己タイミング論理の信号「ordy」（負論理である「出力レディ」信号）は、コアからの有効なデータをラッチするために使用される。このように実現される場合、図７に示すように、出力データをラッチするためにシステム・クロックを使用する必要はない。さらに、自己タイミング信号であるアクセス・レディ「accrdy」および出力レディ「ordy」を使用しているので、たとえば、「ordy」の立ち上がりエッジの表示（signification）がメモリのサイクル時間の終わりであると仮定すると、クロック周期（clock period）の１サイクル中に２つ以上のアクセスを結合することができる。図８は、１サイクル中に３回アクセスするときのタイムチャートを示す。システム・クロックがプロセスを初期化すると、自己タイミング論理は、システム・クロックを使用せずに自身でアクセスを結合することができる。結果として、コアへのアクセスは、システム・クロックと完全に分離される。
【００１５】  本発明の自己タイミング・アーキテクチャをメモリ・ラッパーに適用すると、補正の問題は解消する。さらに、本発明の自己タイミング論理は、（システム・クロックで何がクロックされているかの）環境とコアへのアクセスとの間の完全分離を容易にする。直接的な応用は、システム・クロックの１サイクル中にいくつかのアクセスを処理するために、コアの速度でアクセスすることである。
【００１６】  次に本発明によるプロセッサの一例の基本アーキテクチャを説明する。
【００１７】  図９は、本発明の好適実施例による複数回アクセス・メモリ・ラッパーに自己タイミング論理を加えた装置を組み込んだプロセッサ４０（この特定の実施例では、テキサス・インスツルメンツ社製のLEAD3 Megacell）の模式的略図である。このプロセッサは、処理エンジン４２とプロセッサ・バックプレーン４４とを含む。本発明の特定の例では、プロセッサは特定用途向け集積回路（ＡＳＩＣ）の中に実現されたディジタル信号プロセッサであり、これらが一緒になってディジタル信号プロセッサMegacellを形成する。図９に示すように、処理エンジン４２は、プロセッサ・コア４６と、プロセッサ・コア４６の外部のメモリ装置のインターフェースをとるメモリ・インターフェース装置４８とを備えた中央処理装置（ＣＰＵ）を形成する。
【００１８】  プロセッサ・バックプレーン４４はバックプレーン・バス５０を含み、バックプレーン・バス５０には処理エンジンのメモリ管理装置４８が接続される。バックプレーン・バス５０に接続されているのは、命令キャッシュ・メモリ５２と外部インターフェース５６とである。他の例で判ることは、本発明は、異なる構成および／または異なる技術を使用して実現してもよいことである。例えば、処理エンジン４２が、プロセッサ４０とは分離しているプロセッサ・バックプレーン４４とともに、プロセッサ４０を形成してもよい。処理エンジン４２は、たとえば、バックプレーン・バス５０および周辺、外部インターフェースをサポートするプロセッサ・バックプレーン４４とは分離しているとともにそれに搭載されるＤＳＰでもよい。処理エンジン４２は、たとえば、ＤＳＰ以外のマイクロプロセッサでもよく、ＡＳＩＣ技術以外の技術で実現してもよい。処理エンジンまたは処理エンジンを含むプロセッサを、１つ以上の集積回路で実現してもよい。
【００１９】  図１０は、プロセッサ・コア４６の実施例の基本構成を示す。図示のとおり、プロセッサ・コア４６のこの実施例は、４つの要素、すなわち命令バッファ装置（Ｉ装置）５８と、複数回アクセス・メモリ２６に接続されている３つの実行要素とを含む。これらの実行要素は、プログラム・フロー装置（Ｐ装置）６０、アドレス・データ・フロー装置（Ａ装置）６２と、命令バッファ装置（Ｉ装置）５８からデコードされた命令を実行するとともにプログラムの流れを制御監視するデータ計算装置（Ｄ装置）６４である。
【００２０】  図１１は、プロセッサ・コア４６の実行装置であるＰ装置６０、Ａ装置６２およびＤ装置６４を詳細に示すとともに、プロセッサ・コア４６のいろいろな要素を接続するバス構成を示す。Ｐ装置６０は、たとえば、ループ制御回路、GoTo/Branch制御回路および、反復カウンタ・レジスタ（repeat counter registers）、割り込みマスク、フラグまたはベクトル・レジスタなど、プログラムの流れを制御かつ監視するいろいろなレジスタを含む。Ｐ装置６０は、汎用データ書き込みバス（ＥＢ、ＦＢ）６６、６８、データ読み出しバス（ＣＢ、ＤＢ）７０、７２および係数プログラム・バス（coefficient program bus）（ＢＢ）７４に接続されている。さらにＰ装置６０は、ＣＳＲ、ＡＣＢおよびＲＧＤのようないろいろなバスを介してＡ装置６２およびＤ装置６４の下位装置に接続されており、それの説明と関連については、本発明の実施例の特定の側面との関連で必要に応じて、後で説明する。
【００２１】  図１１に示すように、本発明におけるＡ装置６２は、３つの下位装置、すなわち、レジスタ・ファイル７６、データ・アドレス発生下位装置、（ＤＡＧＥＮ）７８および論理演算装置（ＡＬＵ）８０を含む。Ａ装置のレジスタ・ファイル７２は、いろいろなレジスタを含み、その中には、アドレス発生とともにデータフローに使用できる１６ビット・ポインタ・レジスタ（ＡＲ０〜ＡＲ７）、およびデータ・レジスタ（ＤＲ０〜ＤＲ３）がある。さらにレジスタ・ファイルは、１６ビット循環バッファ・レジスタおよび７ビット・データ・ページ・レジスタを含む。汎用バス（ＥＢ、ＦＢ、ＣＢ、ＤＢ）６６、６８、７０、７２と同様、係数データ・バス８２および係数アドレス・バス８４はＡ装置レジスタ・ファイル７２に接続されている。Ａ装置レジスタ・ファイル７２は、一方向バス８６、８８によって、Ａ装置のＤＡＧＥＮ装置７８に接続され、それぞれ反対方向に動作する。ＤＡＧＥＮ装置７８は、たとえば、処理エンジン４２のアドレス発生を制御および監視する１６ビットのＸ／Ｙレジスタと、計数レジスタおよびスタック・ポインタ・レジスタを含む。
【００２２】  Ａ装置６２は、第３の装置、すなわち、加算、減算、ＡＮＤ、ＯＲおよびＸＯＲ論理演算など、ＡＬＵに関連する代表的な機能とともに、シフター機能を含むＡＬＵ８０も含む。またＡＬＵ８０は、汎用バス（ＥＢ、ＤＢ）６６、７２および、命令定数データ・バス（ＫＤＢ）８２に接続されている。Ａ装置ＡＬＵはＰ装置６０レジスタ・ファイルからレジスタの内容を受信するためＰＤＡバスによってＰ装置６０に接続されている。ＡＬＵ８０は、アドレス・レジスタおよびデータ・レジスタの内容を受信するためのバスＲＧＡ、ＲＧＢと、レジスタ・ファイル７２にアドレス・レジスタおよびデータ・レジスタの内容を転送するためのバスＲＧＤとによってＡ装置レジスタ・ファイル７２に接続されている。
【００２３】  図示されている本発明の実施例によれば、Ｄ装置６４は５つの要素、すなわち、Ｄ装置レジスタ・ファイル９０、Ｄ装置ＡＬＵ９２およびＤ装置シフター９４および乗算累算装置（ＭＡＣ１、ＭＡＣ２）９６、９８を含む。Ｄ装置レジスタ・ファイル９０、Ｄ装置ＡＬＵ９２およびＤ同地のシフター９４は、バス（ＥＢ、ＦＢ、ＣＢ、ＤＢおよびＫＤＢ）６６、６８、７０、７２、８２に接続され、ＭＡＣ装置９６、９８はバス（ＣＢ、ＤＢ、ＫＤＢ）７０、７２、８２およびデータ読み出しバス（ＢＢ）８６に接続されている。Ｄ装置レジスタ・ファイル９０は、４０ビット累算器（ＡＣＯ〜ＡＣ３）と１６ビット遷移レジスタとに接続されている。Ｄ装置６４は、４０ビット累算器に加え発信元または宛先レジスタとしてＡ装置６２の１６ビット・ポインタ・レジスタおよびデータ・レジスタを使用することができる。Ｄ装置レジスタ・ファイル９０は、累算器書き込みバス（ＡＣＷＯ、ＡＣＷＩ）１００、１０２を介してＤ装置ＡＬＵ９２およびＭＡＣ１、９６、ＭＡＣ２、９８からデータを受信し、累算器書き込みバス（ＡＣＷ１）１０２を介してＤ装置シフター９４からデータを受信する。データは、累算器読み出しバス（ＡＣＲＯ、ＡＣＲ１）１０４、１０６を介してＤ装置レジスタ・ファイルの累算器からＤ装置ＡＬＵ９２、Ｄ装置シフター９４およびＭＡＣ１、９６、ＭＡＣ２、９８に読み出される。Ｄ装置ＡＬＵ９２およびＤ装置シフター９４は、たとえば、ＥＦＣ、ＤＲＢ、ＤＲ２およびＡＣＢなど、いろいろなバスを介しＡ装置６０の下位装置に接続される。これについては、必要に応じて後で説明する。
【００２４】  次に図１２を参照すると、本発明の本実施例のとおり、３２語の命令バッファキュー（１１３Ｑ）１０８を含む命令バッファ装置５８が示されている。ＩＢＱ１０８は、論理的に複数の８ビット・バイト１１２に分割される３２×１６ビット・レジスタ１１０を含む。命令は、３２ビット・プログラム・バス（ＰＢ）１１４を介してＩＢＱ１０８に到着する。これらの命令は、３２ビットのサイクルで、ローカル書き込みプログラム・カウンタ（ＬＷＰＣ）１１６が指定する場所にフェッチされる。ＬＷＰＣ１１６はＰＵ６０内にあるレジスタに含まれている。またＰ装置６０は、ローカル読み出しプログラム・カウンタ（ＬＲＰＣ）１１８のレジスタ、書き込みプログラム・カウンタ（ＷＰＱ）１２０および読み出しプログラム・カウンタ（ＲＰＣ）１２２レジスタを含む。ＬＲＰＣ１１８は、次の命令または命令デコーダ１２４、１２６にロードされる命令のためのＩＢＱ１０８内にある場所を指示する。具体的に言うと、ＬＲＰＣ１１４は、現在、デコーダ１２４、１２６に送られている命令のＩＢＱ１０８内の場所を指示する。ＷＰＣは、パイプライン用の次の命令コードの先頭の４バイトのプログラム・メモリのアドレスを指定する。ＩＢＱへのフェッチのたびに、命令の境界とは無関係に、プログラム・メモリからの次の４バイトがフェッチされる。ＲＰＣ１２２は、現在、デコーダ１２４、１２６に送られている命令のプログラム・メモリ内のアドレスを指示する。
【００２５】  本実施例によれば、命令は４８ビット語に形成され、マルチプレクサ１３０、１３２を経由し４８ビット・バス１２８を介して命令デコーダ１２４、１２６にロードされる。命令が４８ビット以外を含む語に形成されることと、本発明が上に説明した特定の実施例に限定されないことは、当業者には明白なことであろう。
【００２６】  バス１２８は、どの１命令サイクル中でも、デコーダ当たり１つの命令を最大で２命令ロードすることができる。命令の組み合わせば、４８ビットのバス全体に適合する８、１６、２４、３２、４０、４８ビットのフォーマットのどんな組み合わせでもよい。１命令サイクル中に１つの命令だけがロードされる場合は、デコーダ２、１２６に優先してデコーダ１、１２４にロードされる。それぞれの命令は、それらの命令を実行するとともに、実行される命令または演算のためのデータにアクセスするために、それぞれの機能装置に送られる。各命令は、命令デコーダに転送される前に、バイト境界の位置合わせが行われる。
【００２７】  この位置合わせは、前の命令のデコード中に、前の命令に取り出されたフォーマットに基づいて実行される。バイト境界に対する命令の位置合わせに関連するマルチプレックス動作は、マルチプレクサ１３０、１３２によって実行される。
【００２８】  本実施例によれば、プロセッサ・コア４６は、７段パイプラインによって命令を実行する。図１３を参照して、このパイプラインのそれぞれのステージを次に説明する。
【００２９】  パイプラインの第１のステージは、PREFETCH（Ｐ０）ステージ１３４であり、このステージ中に、メモリ・インターフェース４８のアドレス・バス（ＰＡＢ）１３６にアドレスを立ち上げることにより次のプログラム記憶場所のアドレスが指定される。
【００３０】  次のステージ、FETCH（Ｐ１）ステージ１３８でプログラム・メモリが読み出されると、メモリ・インターフェース装置４８からのＰＢバス１４０を介してＩ装置５８に格納される。
【００３１】  PREFETCHおよびFETCHステージ中にパイプラインに割り込んで一連のプログラムの流れを中断し、プログラム・メモリ内の他の命令を指示できるときは、PREFETCHおよびFETCHステージは、残りのパイプラインのステージから独立している。
【００３２】  第３のステージ、DECODE（Ｐ２）１４０で命令バッファ中の次の命令がデコーダ１２４／１２６に送られると、この命令はデコードされ、その命令を実行する実行装置、たとえば、Ｐ装置６０、Ａ装置６２またはＤ装置６４に送られる。デコードステージ１４０は、命令のクラスを示す第１部分、命令のフォーマットを示す第２部分および命令のアドレス指定モードを示す第３部分を含む命令の、少なくとも一部をデコードする。
【００３３】  次のステージは、ADDRESS（Ｐ３）ステージ１４２であり、このステージでは、命令の中で使用されるデータのアドレスが計算され、命令がプログラムの分岐を必要とする場合は、新しいプログラムのアドレスが計算される。それぞれの計算はＡ装置６２またはＰ装置６０でそれぞれ実行される。
【００３４】  ACCESS（Ｐ４）ステージ１４４では読み出しオペランドが計算され、間接アドレス指定モードになっているＹメモリのＤＡＧＥＮのＹ演算子でアドレスが発生しているメモリ・オペランドが、間接アドレス指定されたＹメモリ（Ｙｍｅｍ）から読み出される。
【００３５】  パイプラインの次のステージはREAD（Ｐ５）ステージ１４８であり、この中で、間接アドレス指定モードになっているＸメモリのＤＡＧＥＮのX演算子または係数アドレス・モードになっているＤＡＧＥＮのＣ演算子でアドレスが発生しているメモリ・オペランドが読み出される。命令の結果が書き込まれる記憶場所のアドレスが発生する。
【００３６】  最後に、Ａ装置６２またはＤ装置６４で命令が実行されるEXEC（Ｐ６）ステージ１５０がある。読み出し／修正／書き込み命令に対する結果は、データ・レジスタまたは累算器に格納されるか、またはメモリに書き込まれる。さらに、EXECステージ中に累算器でデータのシフト演算が実行される。
【００３７】  次に図１３を参照して、パイプライン・プロセッサの演算の基本原理を説明する。図１３から判るように、第１の命令１５２に対して、期間Ｔ1〜Ｔ7にわたってパイプライン・ステージが逐次実行される。各期間は、プロセッサのマシン・クロックのクロック・サイクルである。前の命令が次のパイプラインのステージに移動しているので、期間Ｔ２で第２の命令１５４をパイプラインに入れることができる。命令３、１５６に対しては、期間Ｔ3でPREFETCHステージ１３４が発生する。図１３から判るように、７段パイプラインの場合、全部で７つの命令を同時に処理することができる。全部で７つの命令、１５２〜１６４に対して、図１３は、期間Ｔ7でこれらの命令全部が処理中であることを示している。このような構造は、命令の処理に並列性（parallelism）の形式を加えることになる。
【００３８】  図１４に示すように、本発明のこの実施例は、２４ビット・アドレス・バス１６６と双方向１６ビット・データ・バス１６８を介して外部のメモリに接続されるメモリ・インターフェース装置４８を含む。さらにメモリ・インターフェース装置４８は、２４ビット・アドレス・バス１３６と３２ビット双方向データ・バス１７０を介してプログラム格納メモリ（図示せず）に接続される。またメモリ・インターフェース装置４８は、３２ビット・プログラム読み出しバス（ＰＢ）１４０を介してマシンのプロセッサ・コア４６のＩ装置５８に接続される。Ｐ装置６０、Ａ装置６２およびＤ装置６４は、データ読み出しバスおよびデータ書き込みバスと、それに対応するアドレス・バスを介してメモリ・インターフェース装置４８に接続される。Ｐ装置６０は、プログラム・アドレス・バス１４０にも接続される。
【００３９】  より詳細には、Ｐ装置６０は、２４ビット・プログラム・アドレス・バス１４０、２つの１６ビット・データ書き込みバス（ＥＢ、ＦＢ）６６、６８および２つの１６ビット・データ読み出しバス（ＣＢ、ＤＢ）７０、７２によってメモリ・インターフェース装置４８に接続される。Ａ装置６２は、２つの２４ビット・データ書き込みバス（ＥＡＢ、ＦＡＢ）１７２、１７４、２つの１６ビット・データ書き込みバス（ＥＢ、ＦＢ）６６、６８、３つのデータ読み出しアドレス・バス（ＢＡＢ、ＣＡＢ、ＤＡＢ）１７６、１７８、１８０および２つの１６ビット・データ読み出しバス（ＣＢ、ＤＢ）７０、７２を介してメモリ・インターフェース装置４８に接続される。Ｄ装置６４は、２つの１６ビット・データ書き込みバス（ＥＢ、ＦＢ）６６、６８および３つのデータ読み出しバス（ＢＢ、ＣＢ、ＤＢ）１８２、７０、７２を介してメモリ・インターフェース装置４８に接続される。
【００４０】  図１４は、１８４で、たとえば分岐命令を送るための、Ｉ装置５８からＰ装置６０への命令の転送を表す。さらに図１４は、それぞれ１８６および１８８で、Ｉ装置５８からＡ装置６２およびＤ装置６４への命令の転送を表す。
【００４１】  本発明の好適実施例によれば、処理エンジンは、命令バッファキュー１０８にすべての命令が含まれる命令セットを通るループを繰り返すローカル反復命令（local repeat instruction）に応答するように構成されている。ローカル反復命令は１６ビットの命令で、オペコード（op-code）、並列実行ビットおよびオフセット（６ビット）を含む。
【００４２】  オペコードはこの命令をローカル命令として定義し、処理エンジンにオフセットとオペコードの拡張を促す。説明した実施例の場合、オフセットの最大値は５６であり、この値はローカルループの最大の大きさを命令コードの５６バイトと定義する。
【００４３】  次に図１２を参照すると、ＩＢＱ１０８は６４バイトの長さであり、最大で３２×１６ビット語を格納することができる。命令は、１度に２語がＩＢＱ１０８にフェッチされる。さらに命令デコーダコントローラは、パイプラインのDECODEステージごとに、最大６バイトのプログラム・コードのパケットを命令デコーダ１２４、１２６に読み出す。ループの開始と終了は、ＩＢＱ１０８にフェッチされたプログラム・コードの４バイトのパケット内のバイト境界のどれかに入ることができる。したがって、開始命令と終了命令がＩＢＱ１０８の先頭と末尾にあることは不必要であろう。
【００４４】  たとえば、ローカルループ命令が４つのプログラム・コードのパケットの境界にまたがって２バイトに広がっているケースでは、両方の４つのプログラム・コードのパケットは、ローカルループの反復の実行のためにＩＢＱ１０８に保持されていなくてはならない。これを考慮するためには、ローカルループ命令のオフセットは最大で５６バイトである。
【００４５】  ローカルループ命令がデコードされると、そのローカルループの開始点のアドレス、すなわち、ローカル命令アドレスの次のアドレスは、たとえば、Ｐ装置６０の中にあるブロック反復開始アドレス０（Block Repeat Start Address０：ＲＳＡ０）レジスタに格納される。反復開始アドレスは、プログラム読出し・カウンタ（ＲＰＣ）を設定する。ローカルループが終了する場所は、オフセットを使用して計算され、この場所はブロック反復終了アドレス０（Block Repeat End Address0：ＲEＡ0）レジスタに格納されるが、たとえば、Ｐ装置６０８の中でこの場所を見つけることができる。ネスティングされたループのために２つの反復開始アドレス・レジスタと２つの反復終了アドレス・レジスタ（RSA1、RSA1、REA0、REA1）とが設けられている。３以上のネスティング・レベルの場合、先行する開始／終了アドレスはスタック・レジスタにプッシュされる。
【００４６】  プログラムは、ローカルループの第１回目の反復中にループ本体のプログラム・コードがＩＢＱ１０８にロードされ、普通に実行される。しかし、続く反復に対して最後の反復まで全くフェッチが発生しないときは、この間にフェッチが再開始する。
【００４７】  図１５は、複数回アクセス・メモリ２６をメモリ・インターフェース装置４８に接続する手法を示す。上に説明したプロセッサなどに、前述の自己タイミング・アーキテクチャと複数回アクセス・メモリ・ラッパーを組み込むと、普通、１回のクロック・サイクル中にメモリ・コアに何回かのアクセスを試みる場合に遭遇する補正の問題がなくなる。自己タイミング論理は、（システム・クロックで何がクロックされているかの）環境とコアへのアクセスとの間の完全分離を容易にする。その上、直接応用すると、コアの速度でアクセスして、システム・クロックの１サイクルでいくつかのアクセスを処理することを容易にしてくれる。
【００４８】  図１６に示すように、オプションとして、複数回アクセス・メモリ２６をプロセッサ・コアに直接組み込むことができる。プロセッサ・コアに複数回アクセス・メモリ２６を入れると、メモリ・ラッパーと、追加時間が必要になるメモリ・インターフェース装置４８への（メモリ・インターフェース装置４８を経由する）アクセスとが除かれるので、より集中したアクセスによる電力の節約が容易になる。
【００４９】  本発明の好適実施例によるメモリ・ラッパー２８とメモリ・コア３０を実現することができるＶＬＳＩ集積回路の別の例が図１７に示されている。当業者ならば理解できるように、本発明は、カスタム論理回路、汎用マイクロプロセッサ、他のＶＬＳＩおよび大規模な集積回路を含むいろいろな機能とアーキテクチャを持つ集積回路に実現されうるので、図１７に示すＤＳＰ１９０のアーキテクチャは、一例を示しているにすぎない。
【００５０】  この例のＤＳＰ１９０は、修正ハーバード・アーキテクチャ（modified Harvard architecture）によって実現されたので、指数装置１９２、乗算／加算装置１９４、論理演算装置（ＡＬＵ）１９６およびバレル・シフター１９８を含む複数の実行装置と交信する３つの独立したデータ・バスＣ、Ｄ、Ｅを使用している。累算器２００は、乗算／加算装置１９４がＡＬＵ１９６と並列に演算できることを可能にして、乗算−累算（ＭＡＣ）演算と論理演算の同時実行を可能にする。この例においてＤＳＰ１９０が実行可能な命令セットは、専用ディジタル信号処理命令とともに、単一命令反復演算（single-instruction repeat operation）およびブロック反復演算（block repeat operation）、ブロック・メモリ移動命令、２および３オペランド読み出し、条件付き格納演算、並列ロード演算および並列格納演算を含む。またＤＳＰ１９０は、データ・バスＥに接続され、従来の通信アルゴリズムの多くで有用なビタビ計算を加速する比較・選択・格納装置（compare, select, and store unit：CSSU）２０２を含む。
【００５１】  この例のＤＳＰ１９０は、かなりのオンチップメモリ資源を含み、このメモリへのアクセスは、データ・バスＣ、Ｄ、Ｅおよびプログラム・バスＰを介して、メモリ／周辺インターフェース装置２０４によって制御される。これらのオンチップメモリ資源は、ランダム・アクセス・メモリ（ＲＡＭ）２０６、プログラム命令の記憶装置として使用される読み出し専用メモリ（ＲＯＭ）２０８、データ・レジスタ２１０を含み、プログラム・コントローラおよびアドレス発生回路２１２は、メモリ／周辺インターフェース装置２０４と交信して、その機能を実行する。インターフェース装置２１４は、シリアルポートおよびホスト・ポート２１６を実現するように、外部との通信を制御するメモリ／周辺インターフェース装置２０４に関連して設けられている。タイマ２１８およびＪＴＡＧテスト・ポート２２０のような追加制御機能もＤＳＰ１９０に含まれている。
【００５２】  本発明のこの好適実施例によれば、ＤＳＰ１９０によって実行されるいろいろな機能は上に説明したように構成され、ＰＬＬクロック発生器２２２が発生する１つ以上の内部システム・クロックに従って、同期して実行される。この代表的な設計では、ＰＬＬクロック発生器２２２は、システムの他の回路または水晶発振器などが発生するような外部クロック信号をREFCLK線上で直接的にまたは間接的に受信し、たとえば、OUTCLK線上のクロック信号のように、ＤＳＰ１９０の機能ブロックのそれぞれに（直接的または間接的に）伝達される内部クロックを発生する。
【００５３】  ＤＳＰ１９０は、電源電圧と基準電圧レベルを受信して、従来のようにＤＳＰ１９０全体に配電する配電回路２２４を含む。図１７に示すように、本発明の好適実施例によるＤＳＰ１９０は、１ボルトのオーダの極端に低い電源電圧レベルによって付勢されうる。この低くした電源電圧は、電力消費レベルを比較的小さくしておくときに有利なことは勿論であり、大部分は、そのような低い電源電圧でも安定で正確な内部クロック信号を発生するＰＬＬクロック発生器２２２の構造と動作によって可能になっている。本発明のこの実施例においては、複数回アクセス・メモリ２６はＲＡＭ２０６の一部であり、このことは複数回アクセス・メモリ２６がプロセッサ・コアに含まれることを意味している。プロセッサ・コアに複数回アクセス・メモリ２６を組み込むと、メモリ・コアのアクセスの増加と電力節約を容易にする。何故ならば、メモリ・ラッパー２８が除かれ、処理エンジンと複数回アクセス・メモリ２６との間のインターフェースとしてのメモリ・インターフェース装置４８を使用しないからである。
【００５４】  次に図１８を参照して、本発明の好適実施例に従ってつくられた電子計算システムの一例を詳細に説明する。特に図１８は、無線通信システム、すなわち、本発明の好適実施例に従って作られたディジタル・セルラー電話用送受話器２００の構成を示す。多数の他の形式の通信システムやコンピュータシステムが本発明から利益を得ることができること、特にこれらのシステムが電池の電力に頼ることができることを考慮していることは勿論である。このような他のコンピュータシステムの例には、パーソナル・ディジタル・アシスタント（PDA）、携帯型コンピュータなどが含まれる。電力消費は、デスクトップ・コンピュータシステム、回線から付勢されるコンピュータシステム、さらにはマイクロコントローラを利用する場合の関心事なので、特に信頼性の観点から、このような回線から付勢されるシステムにも、本発明が利益を提供できることが考慮されている。
【００５５】  送受話器２２６は、従来のように音声入力を受信するマイクロホンＭおよび音声出力を出力するスピーカＳを含む。この例におけるマイクロホンＭおよびスピーカＳは、受信した信号をディジタル形式に変換するとともにその逆変換をする音声インターフェース２２８に接続される。この例では、マイクロホンＭで受信した音声入力は、フィルタ２３０およびアナログ・ディジタル変換器（ＡＤＣ）２３２によって処理される。出力側では、ディジタル信号はディジタル・アナログ変換器（ＤＡＣ）２３４およびフィルタ２３６によって処理されて、その結果は、スピーカＳで出力するため増幅器２３８に印加される。
【００５６】  音声インターフェース２３８のＡＤＣ２３２の出力とＤＡＣ２３４の入力は、ディジタル・インターフェース２４０と交信する。ディジタル・インターフェース２４０は、図１５に従って上に説明したように構成され、図１６の例の別々のバスを通って、マイクロコントローラ２４２とディジタル信号プロセッサ（ＤＳＰ）１９０とに接続される（また、ＤＳＰ１９０の代わりに図９のＤＳＰ４０を使用してもよい）。
【００５７】  マイクロコントローラ２４２は、入出力装置２４４に応答して、送受話器２２６の一般動作を制御する。これの例には、キーパッドまたはキーボード、ユーザ・ディスプレイおよびＳＩＭカードのようなアドオン・カードが含まれる。またマイクロコントローラ２４２は、接続、無線資源、電源監視など、その他の機能を管理する。この点については、電圧安定器、電源、演算増幅器、クロックおよびタイミング回路、スイッチなど、送受話器２２６の一般動作に使用される回路は、簡単にするため図１６には示されていない。当業者ならば、この説明から送受話器２２６のアーキテクチャを容易に理解できるものと考えられる。
【００５８】  本発明の好適実施例による送受話器２２６では、ＤＳＰ１９０は、その一方の側で、音声インターフェース２２８との間で信号を伝達するインターフェース２４０（したがって、マイクロホンＭおよびスピーカＳ）に接続され、他の側で、アンテナＡを介して無線信号を送受する無線周波（ＲＦ）回路２４６に接続されている。ＤＳＰ１９０によって実行される従来の信号処理には、音声の符号化およびデコード、エラー訂正、チャネルの符号化およびデコード、等化、復調、暗号化、音声ダイヤリング、反響消去、その他送受話器１９０によって実行される同様な機能を含めることができる。
【００５９】  ＲＦ回路２４６は、アンテナＡとＤＳＰ１９０との間で信号を双方向に伝達する。送信の場合、ＲＦ回路２４６は、変調器２５０に使用するためディジタル信号を適切な形に符号化するコーデック２４８を含む。変調器２５０は、シンセサイザ回路（図示せず）と結合して、符号化されたディジタル音声信号に対応する変調された信号を発生し、ドライバ２５２はこの変調された信号を増幅して、アンテナＡを介して送信する。アンテナＡからの信号の受信は受信器２５４によって実行され、受信器２５４はこの受信信号をコーデック２４８に加えてディジタル形式に符号化してＤＳＰ１９０に加え、結果としての通信は音声インターフェース２２８を介してスピーカＳに加えられる。
【００６０】  本開示の範囲には、該開示が、特許を請求した発明に関連するか否か、あるいは、本発明によって対処されている課題のいずれかまたはすべてを軽減（mitigates）するか否かに関係なく、明白にまたは言外に含まれている斬新な特徴、この範囲に開示されている特徴の組み合わせ、あるいは、該開示のいかなる一般化をも含むものとする。出願人は、本出願または本出願から派生するさらなる応用の遂行中に、新規の特許請求が考案されることに注意したい。特に添付の特許請求の範囲について言及すると、適切な方法で従属請求項の特徴を独立請求項の特徴と組み合わせることが可能であり、単純に特許請求の範囲に列挙された特定の組み合わせにすることはできないものとする。
【００６１】  関連特許
本願は、１９９９年２月２６日、欧州で出願したシリアル番号第99400472.9号（TI-27700EU）および１９９８年１０月６日、欧州で出願したシリアル番号第98402455.4号（TI-28433EU）に対して優先権を主張するものである。
【図面の簡単な説明】
【図１】  先行技術による１回アクセス・メモリ・コアをもつデータ処理システムのブロック図。
【図２】  本発明の一実施例によるデータ処理システムのブロック図。
【図３】  環境、すなわち、メモリ・ラッパーとメモリ・コアとの間の信号の授受を示すタイムチャートを示す図。
【図４】  メモリ・コアと、クロックの立ち上がりエッジとｍｕｘの制御との間に遅延すなわち「補正」を導入する回路とのブロック図。
【図５】  本発明の別の実施例に従って、メモリ・コアと、１サイクルにおいてメモリ・コアに複数回のアクセスを容易にする回路とのブロック図。
【図６】  本発明の一実施例に従って、メモリ・コアに書き込まなくてはならないデータを切り換える自己タイミング論理を実施する環境、すなわち、メモリ・ラッパーとメモリ・コアとの間の信号の授受を示すタイムチャートを示す図。
【図７】  本発明の一実施例に従って、メモリ・コアからの出力であるデータをラッチする自己タイミング論理を実施する環境、すなわち、メモリ・ラッパーとメモリ・コアとの間の信号の授受を示すタイムチャートを示す図。
【図８】  本発明の一実施例において、１サイクルにおいてメモリ・コアに３回のアクセスを可能にする環境、すなわち、メモリ・ラッパーとメモリ・コアとの間の信号の授受を示すタイムチャートを示す図。
【図９】  本発明の一実施例によるプロセッサの模式的ブロック図。
【図１０】  図９のコアプロセッサの４つの主要要素の複数回アクセス・メモリ２６への接続方法を示す模式的ブロック図。
【図１１】  図１０のコアプロセッサのＰ装置、Ｄ装置およびＡ装置を示す模式的ブロック図。
【図１２】  図１０のコアプロセッサのＩ装置の動作の模式図。
【図１３】  図１０のコアプロセッサのパイプライン・ステージの図的説明を示す図。
【図１４】  図９のプロセッサのパイプラインを通るスレッドのステージの図的説明を示す図。
【図１５】  複数回アクセス・メモリ２６をメモリ・インターフェース装置４８に接続する手法を示す図。
【図１６】  複数回アクセス・メモリ２６がプロセッサ・コアに組み込まれるプロセッサ・コアの任意の実施例を示す図。
【図１７】  本発明の別の実施例に従って、メモリ・コアと、１サイクルにおいてメモリ・コアに複数回のアクセスを容易にする回路とをもつディジタル信号プロセッサ（ＤＳＰ）の模式図。
【図１８】  本発明の好適実施例に従って、図１５のＤＳＰを含み、無線電話機として実施される代表的な電池駆動計算システムの模式図。
【符号の説明】  １０  メモリ・インターフェース装置
１２  ＣＰＵ
１４  １回アクセス・メモリ・モジュール
１６  １本のバスによるアクセス
１８  １回アクセス・メモリ・コア
２０、２８  メモリ・ラッパー
２２  複数のバスによるアクセス
２６  複数回アクセス・メモリ・モジュール
３０  メモリ・コア
３２、１３０、１３２  マルチプレクサ（mux）
３４  遅延
３６  自己タイミング論理
４０  プロセッサ
４２  処理エンジン
４４  バックプレーン
４６  ＣＰＵ（プロセッサ・コア）
４８  メモリ管理装置（LEAD3 Megacellのメモリ・インターフェース）
５０  バックプレーンのバス
５２  キャッシュ・メモリ
５４  周辺装置
５６  外部インターフェース
５８  命令バッファ装置（Ｉ装置）
６０  プログラム・フロー装置（Ｐ装置）
６２  アドレス・データ・フロー装置（Ａ装置）
６４  データ計算装置（Ｄ装置）
７０、７２  汎用データ読み出しバス
６６、６８  汎用データ書き込みバス
７４  係数プログラム・バス
７６  Ａ装置レジスタ・ファイル
７８  データ・アドレス発生下位装置（ＤＡＧＥＮ）レジスタ・ファイル
８０  論理演算装置（ＡＬＵ）
８２  命令定数データ・バス（ＫＤＢ）係数データ・バス
８４  係数アドレス・バス
８５、８８  一方向バス
９０  Ｄ装置レジスタ・ファイル
９２  Ｄ装置ＡＬＵ
９４  Ｄ装置シフター
９６、９８  ＭＡＣ装置
１００、１０２  累算器書き込みバス
１０８  命令バッファ待ち行列
１１０  ３２´１６ビット・レジスタ
１１４  ３２ビット・プログラム・バス
１１６  ローカル書き込みプログラム・カウンタ
１１８  ローカル読み出しプログラム・カウンタ
１２０  書き込みプログラム・カウンタ
１２２  読み出しプログラム・カウンタ
１２４、１２６  命令デコーダ
１２８  ４８ビット・バス
１３４  パイプラインのプリフェッチ・ステージ
１３６  メモリ・インターフェース装置の２４ビット・アドレス・バス
１３８  パイプラインのフェッチ・ステージ
１４０  パイプラインのデコード・ステージ
１４２  パイプラインのアドレス・ステージ
１４４  パイプラインのアクセス・ステージ
１４８  パイプラインの読み出し・ステージ
１５２〜１６４  パイプラインに乗る命令
１６６  ２４ビット・アドレス・バス
１６８  双方向１６ビット・データ・バス
１７０  双方向データ・バス
１７２、１７４  ２４ビット・データ書き込みバス
１７６、１７８、１８０  データ読み出しアドレス・バス
１９０  ディジタル信号プロセッサ（ＤＳＰ）
１９２  指数装置
１９４  乗算／加算装置
１９６  論理演算装置（ＤＳＰ）
１９８  バレル・シフター
２００  累算器
２０２  比較・選択・並列格納装置
２０４  周辺インターフェース装置
２０６  ランダム・アクセス・メモリ（ＲＡＭ）
２０８  読み出し専用メモリ（ＲＯＭ）
２１０  データ・レジスタ
２１２  アドレス発生器
２１４  インターフェース装置
２１６  ホスト・ポート
２１８  タイマ
２２０  ＪＴＡＧテスト・ポート
２２２  ＰＬＬクロック発振器
２２４  配電回路
２２６  送受話器
２２８  音声インターフェース
２３０  フィルタ
２３２  アナログ・ディジタル変換器
２３４  ディジタル・アナログ変換器
２３６  フィルタ
２３８  増幅器
２４０  ディジタル・インターフェース
２４２  マイクロコントローラ
２４４  入出力装置
２４６  ＲＦ回路
２４８  コーデック
２５０  変調器
２５２  ドライバ
２５４  受信器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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