(57)【特許請求の範囲】
【請求項１】
それぞれが、演算部およびアドレス保護部を有する複数の情報処理装置を備え、
前記アドレス保護部は、
前記演算部からアドレス保護情報を受信するレジスタアクセスインターフェースと、
前記受信したアドレス保護情報と、アドレス保護情報を共有する情報処理装置に共通する識別情報と、を記憶するアドレステーブルと、
前記アドレス保護情報に基づいて、前記演算部が指定したアドレスにアクセス可能か否かを判定し、アクセス不可である場合、割り込み信号を前記演算部に出力するアクセス判定部と、を有し、
前記複数の情報処理装置のうちの第１の情報処理装置から第１の識別情報と前記アドレス保護情報とを受信した、前記複数の情報処理装置のうちの第２の情報処理装置のレジスタアクセスインターフェースは、前記第２の情報処理装置のアドレステーブルに記憶される第２の識別情報と、前記第１の識別情報とが一致する場合、前記受信したアドレス保護情報を前記第２の前記情報処理装置のアドレステーブルに記憶することを特徴とするマルチコアシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、マルチコアシステムに関する。
【背景技術】
【０００２】
近年のパーソナルコンピュータでは、複数の演算装置でメモリやキャッシュを共有するマルチコアシステムが用いられる。これにより、メモリやキャッシュに対して複数のコアからアクセスでき、メモリ資源を効率よく利用できる。マルチコアシステムでは、複数のプログラムが同じアドレス空間で動作しているため、アドレス空間を適切に保護しなければならない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４６９６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アドレス空間を適切に保護することが可能なマルチコアシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、マルチコアシステムは、それぞれが、演算部およびアドレス保護部を有する複数の情報処理装置を備える。アドレス保護部は、前記演算部からアドレス保護情報を受信するレジスタアクセスインターフェースと、前記受信したアドレス保護情報と、アドレス保護情報を共有する情報処理装置に共通する識別情報と、を記憶するアドレステーブルと、前記アドレス保護情報に基づいて、前記演算部が指定したアドレスにアクセス可能か否かを判定し、アクセス不可である場合、割り込み信号を前記演算部に出力するアクセス判定部と、を有する。前記複数の情報処理装置のうちの第１の情報処理装置から第１の識別情報と前記アドレス保護情報とを受信した、前記複数の情報処理装置のうちの第２の情報処理装置のレジスタアクセスインターフェースは、前記第２の情報処理装置のアドレステーブルに記憶される第２の識別情報と、前記第１の識別情報とが一致する場合、前記受信したアドレス保護情報を前記第２の前記情報処理装置のアドレステーブルに記憶する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る情報処理装置１００の概略ブロック図。
【図２】アドレス保護部２の内部構成を示す概略ブロック図。
【図３】アドレステーブル２２に記憶されるアドレス保護情報の一例を示す図。
【図４】アドレス保護部２の処理動作の一例を示すフローチャート。
【図５】アドレステーブル２２に記憶されるアドレス保護情報の一例を示す図。
【図６】タスクに応じたアドレス保護を行うための制御レジスタ４１の構成を示す図。
【図７】アドレス保護部２の処理動作の一例を示すフローチャート。
【図８】マルチコアシステムの概略ブロック図。
【図９】アドレス保護部２ａの内部構成を示す概略ブロック図。
【図１０】アドレス情報を共有するための制御レジスタ４２の構成を示す図。
【図１１】制御レジスタ４３の構成を示す図。
【図１２】制御レジスタ４４の構成を示す図。
【図１３】アドレステーブル２２に記憶されるアドレス保護情報の一例を示す図。
【図１４】アドレス保護部２ｂの内部構成を示す概略ブロック図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る情報処理装置１００の概略ブロック図である。情報処理装置１００は、演算部１と、アドレス保護部２とを備えている。また、不図示のキャッシュあるいはメモリが設けられ、演算部１は所定のアドレスを指定して、これらにアクセス（書き込みまたは読み出し）するものとする。
【０００９】
演算部１は、例えばＣＰＵ（Central Processing Unit）であり、アドレス保護部２へレジスタアクセスを行い、あるアドレスへのアクセスを許可するか否かを示すアドレス保護情報をアドレス保護部２に設定する。アドレス保護部２は、演算部１からアクセス情報、すなわち、あるアドレスへのアクセスが可能か否かの問い合わせを受信すると、設定されたアドレス保護情報に基づき、指定されたアドレスへのアクセスが可能か否かを判定する。アドレス保護部２は、アクセス不可と判定された場合、割り込み信号を演算部１に送信する。演算部１は、割り込み信号を受信することで、アクセスが禁止されたアドレスにアクセスを試みたことを知ることができる。
【００１０】
図２は、アドレス保護部２の内部構成を示す概略ブロック図である。アドレス保護部２は、レジスタアクセスインターフェース２１と、アドレステーブル２２と、アクセス判定部２３とを有する。  
レジスタアクセスインターフェース２１は、演算部１からのレジスタアクセスを受け、アドレス保護情報をアドレステーブル２２に書き込む。アクセス判定部２３は、演算部１からアクセス情報を受信すると、アドレステーブル２２に設定されたアドレス保護情報に基づき、アクセス可能か否かを判定するとともに、アクセス不可と判定された場合、割り込み信号を演算部１に送信する。
【００１１】
図３は、アドレステーブル２２に記憶されるアドレス保護情報の一例を示す図である。アドレス保護情報は、例えばそれぞれが３２ビットの第１〜第３フィールド３１〜３３を含む。  
第１フィールド３１にはアクセスが禁止されるアドレス空間の開始アドレスＳＡが設定される。第２フィールド３２にはアクセスが禁止されるアドレス空間の終了アドレスＥＡが設定される。第３フィールド３３の３ビット目には書き込みを許可するか否かを示す情報ＷＥ（Write Enable、第１の情報）が、２ビット目には読み出しを許可するか否かを示す情報ＲＥ（Read Enable、第２の情報）が設定される。いずれも、ハイに設定されるとアクセス許可であり、ロウに設定されるとアクセス禁止であることを示す。また、第３フィールド３３の１ビット目には第１〜第３フィールド３１〜３３に設定されたアドレス保護情報が有効か否かを示す情報ＶＬＤが設定され、ハイであれば有効、ロウであれば無効であることを示す。なお、ＲＥＳＥＲＶＥＤと表記された他のビットは本実施形態では用いられない。
【００１２】
例えば、アドレス空間０ｘ１０００＿００００〜０ｘ２０００＿００００への書き込みを禁止する場合、演算部１からレジスタアクセスを行い、アドレス保護情報として、ＳＡ＝０ｘ１０００＿００００，ＥＡ＝０ｘ２０００＿００００，ＷＥ＝０，ＲＥ＝１，ＶＬＤ＝１に設定する。  
アドレステーブル２２は複数セットの第１〜第３フィールド３１〜３３を記憶できるようにしてもよく、これにより複数のアドレス空間についてのアドレス保護情報を設定できる。
【００１３】
図４は、アドレス保護部２の処理動作の一例を示すフローチャートである。ここでは、アドレステーブル２２にはすでにアドレス保護情報が設定されているものとする。  
演算部１からアクセス情報を受信すると、アクセス判定部２３はアドレステーブル２２内の第３フィールド３３に含まれる情報ＶＬＤを確認する（Ｓ１）。ＶＬＤ＝０である場合（Ｓ１のＮＯ）、アドレス保護情報が無効であるため、アクセス判定部２３はアクセス可と判定する（Ｓ３０）。一方、ＶＬＤ＝１である場合（Ｓ１のＹＥＳ）、アクセス判定部２３はアドレステーブル２２を参照し、指定されたアドレスが開始アドレスＳＡ〜終了アドレスＥＡに含まれるか否かを確認する（Ｓ５）。
【００１４】
含まれない場合（Ｓ５のＮＯ）、指定されたアドレスはアクセスが禁止されるアドレス空間には含まれないので、アクセス判定部２３はアクセス可と判定する（Ｓ３０）。一方、含まれる場合（Ｓ５のＹＥＳ）、アクセスが書き込みアクセスであり（Ｓ１０のＹＥＳ）かつＷＥ＝０の場合（Ｓ１５のＹＥＳ）、または、アクセスが読み出しアクセスであり（Ｓ１０のＮＯ）かつＲＥ＝０の場合（Ｓ２０のＹＥＳ）、アクセスが禁止されたアドレス空間へのアクセスであるので、アクセス判定部２３はアクセス不可と判定し、割り込み信号を演算部１へ送信する（Ｓ２５）。その他の場合、アクセス判定部２３はアクセス可と判定する（Ｓ３０）。
【００１５】
なお、図４の判定の順序は適宜入れ替えてもよい。以上のようにして、アドレス保護部２は、演算部１からのアクセス情報に対し、アクセス可能か否かを判定できる。例えば、上述のようにアドレス保護情報が設定された場合、アドレス０ｘ１８００＿００００への書き込みは、Ｓ１のＹＥＳ，Ｓ５のＹＥＳ，Ｓ１０のＹＥＳ，Ｓ１５のＹＥＳにより、アクセス不可と判定される（Ｓ２５）。また、アドレス０ｘ１８００＿００００への読み出しは、Ｓ１のＹＥＳ，Ｓ５のＹＥＳ，Ｓ１０のＮＯ，Ｓ２０のＮＯにより、アクセス可と判定される（Ｓ３０）。また、アドレス０ｘ２３００＿００００への書き込みは、Ｓ１のＹＥＳ，Ｓ５のＮＯによりアクセス可と判定される（Ｓ３０）。
【００１６】
このように、第１の実施形態では、予めアドレス保護情報をアドレステーブル２２に設定しておき、演算部１が指定したアドレスへのアクセスが可能か否かを判定するため、アドレス空間を適切に保護することができる。また、アクセス不可の場合、割り込み信号が生成されるため、アクセス不可であることを簡易に検出できる。
【００１７】
（第２の実施形態）
演算部１は、音声再生と映像再生等、複数のタスクを実行できる。この場合、１つのタスク実行中にはアクセスを許可するが、他のタスク実行中にはアクセスを禁止したいことがある。そこで、第２の実施形態は、特定のタスクに対してアドレス空間を保護するものである。
【００１８】
図５は、アドレステーブル２２に記憶されるアドレス保護情報の一例を示す図である。アドレス保護情報は、図３と同様の第１および第２フィールド３１，３２と、図３とは異なる第３フィールド３３ａとを含む。第３フィールド３３ａの１７〜３２ビット目には、アクセスを許可するタスクの識別番号ＥＴＩＤ（Enabled Task ID）が設定され、４ビット目には、タスクに応じたアドレス保護を行うか否かを示す情報ＴＩＤＥが設定される。タスクの識別番号はタスクごとに固有に割り当てられるものとする。
【００１９】
図６は、タスクに応じたアドレス保護を行うための制御レジスタ４１の構成を示す図である。アドレステーブル２２は、図５のアドレス保護情報に加え、制御レジスタ４１に設定される値を記憶する。制御レジスタ４１の１〜１６ビット目には、演算部１が現在実行中のタスクの識別番号ＴＩＤが設定される。
【００２０】
例えば、演算部１が識別番号０のタスクと識別番号１のタスクとを実行している場合、タスクを切り替える度に、演算部１はレジスタアクセスを行って、現在実行中のタスクの識別番号ＴＩＤを０または１に更新する。そして、例えば、識別番号０のタスクにのみアドレス空間０ｘ１０００＿００００〜０ｘ２０００＿００００への書き込みおよび読み出しを許可する場合、演算部１からレジスタアクセスを行って、アドレス保護情報として、ＳＡ＝０ｘ１０００＿００００，ＥＡ＝０ｘ２０００＿００００，ＥＴＩＤ＝０，ＴＩＤＥ＝１，ＷＥ＝１，ＲＥ＝１，ＶＬＤ＝１に設定する。
【００２１】
図７は、アドレス保護部２の処理動作の一例を示すフローチャートである。以下、図４との相違点を中心に説明する。ＶＬＤ＝１である場合（Ｓ１のＹＥＳ）、ＴＩＤＥ＝１であり、かつ、現在実行中のタスクの識別番号ＴＩＤと、アクセスを許可するタスクの識別番号ＥＴＩＤとが一致しない場合（Ｓ３のＹＥＳ）、現在実行中のタスクからのアクセスは許可されていないので、アクセス不可と判定し、割り込み信号を演算部１へ送信する（Ｓ２５）。その他の場合（Ｓ３のＮＯ）、より具体的には、タスクに応じたアドレス保護を行わない場合（ＴＩＤＥ＝０）、および、タスクに応じたアドレス保護を行うが、現在実行中のタスクがアクセスが許可され得るタスクである場合（ＴＩＤＥ＝１かつＥＴＩＤ＝ＴＩＤ）、図４と同様に、アクセス判定部２３はＳ５〜Ｓ２０の処理によりアクセス可能か否かを判定する。
【００２２】
例えば、上述のようにアドレス保護情報が設定され、ＴＩＤ＝０の場合、アドレス０ｘ１８００＿００００への読み出しは、Ｓ１のＹＥＳ，Ｓ３のＮＯ，Ｓ５のＹＥＳ，Ｓ１０のＮＯ，Ｓ２０のＮＯにより、アクセス可と判定される（Ｓ３０）。また、アドレス０ｘ１８００＿００００への書き込みは、Ｓ１のＹＥＳ，Ｓ３のＮＯ，Ｓ５のＹＥＳ，Ｓ１０のＹＥＳ，Ｓ１５のＮＯにより、アクセス可と判定される（Ｓ３０）。また、ＴＩＤ＝１の場合、いずれのアドレスへの書き込みおよび読み出しも、Ｓ１のＹＥＳおよびＳ３のＹＥＳにより、アクセス不可と判定される（Ｓ２５）。
【００２３】
このように、第２の実施形態では、アクセスを許可するタスクの識別番号がアドレス保護情報に含まれるため、演算部１が複数のタスクを実行する場合でも、一つのタスクにはアクセスを許可して他のタスクにはアクセスを禁止することができ、タスクに応じてアドレス空間を保護することができる。
【００２４】
（第３の実施形態）
第３の実施形態は、複数の情報処理装置を備えるマルチコアシステムにおいて、アドレス保護情報を共有するものである。  
図８は、マルチコアシステムの概略ブロック図である。マルチコアシステムは、それぞれが演算部１とアドレス保護部２ａとを有する複数の情報処理装置１００ａと、これらの間でデータ通信を行うバス２００とを備えている。
【００２５】
図９は、アドレス保護部２ａの内部構成を示す概略ブロック図である。図９では、図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。アドレス保護部２ａはさらにバスインターフェース（送受信部）２４を有する。バスインターフェース２４は、アドレステーブル２２に記憶されたアドレス保護情報を他の情報処理装置１００ａのアドレス保護部２ａに送信したり、他のアドレス保護部２ａからアドレス保護情報を受信したりする。
【００２６】
図１０は、アドレステーブル２２に記憶される、アドレス情報を共有するための制御レジスタ４２の構成を示す図である。第３の実施形態では、アドレステーブル２２が、図３あるいは図５に示すアドレス保護情報を８セット設定可能な例を示す。制御レジスタ４２の９〜１１ビット目には、８セットのうち、共有する１セットを示す番号ＥＮＴＲＹＮＯを設定し、１，２ビット目には共有開始を示すコマンドＣＭＤが設定される。
【００２７】
演算部１からのレジスタアクセスにより、コマンドＣＭＤが０ｂ０１、すなわち、制御レジスタ４２の２ビット目がロウかつ１ビット目がハイに設定されると、バスインターフェース２４は、アドレス保護情報のうち、共有する番号ＥＮＴＲＹＮＯに対応するアドレス保護情報を、バス２００を介して、他の全ての情報処理装置１００ａのアドレス保護部２ａに送信する。
【００２８】
一方、アドレス保護情報を受信した情報処理装置１００ａ内のレジスタアクセスインターフェース２１は、受信したアドレス保護情報を自らのアドレステーブル２２に設定する。これにより、複数の情報処理装置１００ａ間でアドレス保護情報を共有できる。例えば、ある情報処理装置１００ａが内部に設けられたキャッシュ（不図示）のアドレス空間０ｘ１０００＿００００〜０ｘ２０００＿００００に排他的に書き込みを行いたい場合、まず、アドレス保護情報としてＳＡ＝０ｘ１０００＿００００，ＥＡ＝０ｘ２０００＿００００，ＷＥ＝０，ＲＥ＝１，ＶＬＤ＝１を自らのアドレステーブル２２に設定する。そして、情報処理装置１００ａはこのアドレス保護情報を他の情報処理装置１００ａに送信し、これを共有する。その後、ＷＥ＝１に更新し、このアドレス保護情報を他の情報処理装置１００ａに送信しないようにすればよい。
【００２９】
アドレス保護情報を送信しても、他の情報処理装置１００ａがこれを受信するまではアドレスへのアクセスが禁止されない。そこで、アドレステーブル２２は図１１に示す制御レジスタ４３をさらに記憶してもよい。制御レジスタ４３の１ビット目には、アドレス保護情報を他の情報処理装置１００ａに送信したことを示す情報ＢＳＴＡＴが設定される。通常、情報ＢＳＴＡＴはロウに設定されているが、バスインターフェース２４がアドレス保護情報を送信すると、情報ＢＳＴＡＴはハイに設定される。情報ＢＳＴＡＴがハイである期間では、アドレス保護情報の共有が完了しておらず、アドレスを適切に保護できない可能性がある。したがって、アドレス保護情報で設定されるアドレス空間へのアクセスは禁止される。
【００３０】
一方、アドレス保護情報を受信した情報処理装置１００ａのレジスタアクセスインターフェース２１は、受信したアドレス保護情報をアドレステーブル２２に設定すると、バスインターフェース２４を介して、その旨を送信元の情報処理装置１００ａへ送信する。これに応じて、送信元の情報処理装置１００ａは、制御レジスタ４３の情報ＢＳＴＡＴをロウに設定する。これにより、アドレス保護情報の共有動作が完了し、アドレス空間へのアクセスが可能になる。
【００３１】
このように、第３の実施形態では、アドレス保護情報を共有するため、複数の情報処理装置１００ａで効率よくアドレス空間を適切に保護できる。また、アクセスのたびにアドレス保護情報を複数の情報処理装置１００ａで共有するのではなく、予めアドレス保護情報を１つの情報処理装置１００ａから他の情報処理装置１００ａへ送信して共有するため、情報処理装置１００ａ間の通信量を抑制できる。
【００３２】
（第４の実施形態）
第３の実施形態では、全ての情報処理装置１００ａでアドレス保護情報を共有するものであった。これに対し、複数の情報処理装置１００ａが同じ論理アドレス空間で動作していても物理アドレスが異なることもあるため、第４の実施形態では、一部の情報処理装置１００ａでアドレス空間を共有するものである。
【００３３】
図１２は、一部の情報処理装置１００ａでアドレス空間を共有するための制御レジスタ４４の構成を示す図である。制御レジスタ４４の１〜１６ビット目にはアドレス保護情報を共有する情報処理装置１００ａに共通する識別番号ＧＩＤ（Group ID）が設定される。
【００３４】
また、図１３は、アドレステーブル２２に記憶されるアドレス保護情報の一例を示す図である。アドレス保護情報は、図３または図５の第３フィールド３３（３３ａ）に代えて、図１３に示す第３フィールド３３ｂを含む。第３フィールド３３ｂの５ビット目には一部の情報処理装置１００ａでアドレス保護情報を共有することを示す情報ＧＩＤＥが設定される。より具体的には、情報ＧＩＤＥがハイに設定されると一部の情報処理装置１００ａで、ロウに設定されると全ての情報処理装置１００ａで、アドレス情報を共有する。なお、第３フィールド３３ｂのタスク識別番号ＥＴＩＤおよび情報ＴＩＤＥは省略されてもよい。
【００３５】
情報処理装置１００ａは、第１〜第３フィールド３１〜３３ｂの内容を含むアドレス保護情報に加え、識別番号ＧＩＤを送信する。例えば、ＳＡ＝０ｘ１０００＿００００，ＥＡ＝０ｘ２０００＿００００，ＧＩＤＥ＝１，ＷＥ＝０，ＲＥ＝１，ＶＬＤ＝１のアドレス保護情報およびＧＩＤ＝２を１つの情報処理装置１００ａが送信すると、他の情報処理装置１００ａのうち、自らの制御レジスタ４４がＧＩＤ＝２に設定された情報処理装置１００ａ内のレジスタアクセスインターフェース２１は、受信したアドレス保護情報をアドレステーブル２２に設定する。一方、ＧＩＤ＝２に設定されていない情報処理装置１００ａは受信したアドレス情報を破棄する。
【００３６】
したがって、他の情報処理装置１００ａであってＧＩＤ＝２に設定された情報処理装置１００ａにおいては、例えばアドレス０ｘ１８００＿００００への書き込みは禁止されるが、ＧＩＤ＝２に設定されていない情報処理装置１００ａにおいて同様のアクセスは許可される。
【００３７】
このように、第４の実施形態では、アドレス保護情報を共有する情報処理装置１００ａ間で共通する識別番号ＧＩＤを含むアドレス保護情報を送受信するため、一部の情報処理装置１００ａでアドレス情報を適切に保護できる。また、アドレス保護情報を共有する情報処理装置１００ａのみに選択的に送信するわけではなく、受信した情報処理装置１００ａにおいてアドレス保護情報を設定するか破棄するかを判断できるため、アドレス保護部２ａの構成を簡略化できる。
【００３８】
（第５の実施形態）
第３および第４の実施形態では、バスインターフェース２４を設け、バス２００を介してアドレス保護情報を送受信するものであった。これに対し、第５の実施形態は、アドレス保護情報をパケット化して送受信するものである。
【００３９】
図１４は、アドレス保護部２ｂの内部構成を示す概略ブロック図である。アドレス保護部２ｂは、図８のバスインターフェース２４に代えて、送受信部として、パケット送信部２４ａおよびパケット受信部２４ｂを有する。
【００４０】
パケット送信部２４ａは、アドレス保護情報をパケット化し、パケット化されたネットワークに対してブロードキャストパケットを送信する。パケットは、宛先情報が格納されるヘッダと、データが格納されるボディと、ボディの終端を示すテイラとを含む。そして、アドレス保護情報はボディおよびテイラに格納される。一方、パケット受信部２４ｂは、受信したパケットを解読し、パケットに含まれるアドレス保護情報をアドレステーブル２２に設定する。
【００４１】
このように、第５の実施形態では、アドレス保護情報専用のバスを設ける必要がないので、実装コストを削減できる。また、パケット化されたネットワークでは通信が局所的に行われるため、バスを設けるよりもマルチコアシステム全体の性能に対する影響も小さくなる。
【００４２】
本実施形態で説明したマルチコアシステムの少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、マルチコアシステムの少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。また、マルチコアシステムの少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４４】
１  演算部
２，２ａ  アドレス保護部
２１  レジスタアクセスインターフェース
２２  アドレステーブル
２３  アクセス判定部
２４  バスインターフェース
２４ａ  パケット送信部
２４ｂ  パケット受信部
１００，１００ａ  情報処理装置
【図１】
0005395838.tif 000002
【図２】
0005395838.tif 000003
【図３】
0005395838.tif 000004
【図４】
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【図５】
0005395838.tif 000006
【図６】
0005395838.tif 000007
【図７】
0005395838.tif 000008
【図８】
0005395838.tif 000009
【図９】
0005395838.tif 000010
【図１０】
0005395838.tif 000011
【図１１】
0005395838.tif 000012
【図１２】
0005395838.tif 000013
【図１３】
0005395838.tif 000014
【図１４】
0005395838.tif 000015