(57)【特許請求の範囲】
【請求項１】
高Ｋ誘電体ハフニウム含有ケイ酸塩膜を形成するための方法であって、
基板上に前記ハフニウム含有ケイ酸塩膜を形成するために処理チャンバーで、約２５０ｐｐｍ未満のジルコニウム、約１ｐｐｍ未満の鉛、約０．１５ｐｐｍ未満のナトリウム、および約３ｐｐｍ未満のアルミニウムを含むテトラキスジエチルアミノハフニウムを反応させるステップと、
前記基板の堆積後のアニーリングを行うステップと、
前記膜中に窒素を組み込むステップと、
前記基板の窒化物形成後のアニーリングを行うステップとを含む方法。
【請求項２】
前記ハフニウム含有ケイ酸塩膜は、約２０オングストローム〜約５０オングストロームの範囲の厚さを有する、請求項１に記載の方法。
【請求項３】
前記基板上に前記膜を形成する前に、フッ酸の溶液に前記基板を浸漬することによって前記基板をプレ洗浄し、前記基板をすすぎ、かつ、乾燥させるステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記基板のプレ洗浄は、ＨＦ：Ｈ２Ｏが１：１００の溶液を約２分間使用する、請求項３に記載の方法。
【請求項５】
高Ｋ誘電率膜厚の堆積は、前記テトラキスジエチルアミノハフニウムの約４から約６トールの圧力で、約６００℃から約７００℃で行われる、請求項１に記載の方法。
【請求項６】
前記高Ｋ誘電率膜は、約２０から約５０オングストロームである、請求項５に記載の方法。
【請求項７】
前記堆積後のアニーリングは、周囲比の窒素および酸素を含有するガスの約２５から約４５トールの圧力で、約５００℃から約６５０℃で約４分間行われる、請求項１に記載の方法。
【請求項８】
前記窒化物形成は、アルゴン／窒素プラズマ中で約３分間の約９００ワットでの分離型プラズマ窒化物形成であり、前記アルゴン／窒素ガスは、約５から約１５ミリトールの圧力で存在する、請求項１に記載の方法。
【請求項９】
前記窒化物形成後のアニーリングは、約０．１％未満の酸素を含有する環境で約９００℃から約１１００℃で約１分未満の間行われる、請求項１に記載の方法。
【請求項１０】
前記テトラキスジエチルアミノハフニウムは、約５０ｐｐｍ未満のジルコニウムを含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は一般に、基板上に材料を堆積させる方法に関し、より詳しくは、原子層堆積または化学的気相堆積プロセスを使用してハフニウム金属酸化物、金属窒化物、金属酸窒化物、金属ケイ酸塩および金属シリコン酸窒化物を堆積させるための方法に関する。
【背景技術】
【０００２】
マイクロ電子デバイスは、電子信号がデバイス内を伝播することを許可するようにさまざまな導電層が互いに相互接続される集積回路として半導体基板上に製作される。そのようなデバイスの一例は、相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）またはＭＯＳＦＥＴである。
【０００３】
過去数十年にわたり、ＭＯＳＦＥＴは、継続的にサイズが縮小されてきており、現代の集積回路は、０．１ミクロン未満のチャネル長を持つＭＯＳＦＥＴを組み込んでいる。６５ｎｍの特徴サイズを持つ（チャネルはさらにより短い）デバイスが、現在生産されている。小さなＭＯＳＦＥＴは、より大きなデバイスよりも高いリーク電流および低い出力抵抗を提示するので、特徴サイズの減少は、ある種の課題をもたらした。それでも、より小さなＭＯＳＦＥＴは、いくつかの理由のため望ましい。トランジスタをより小さくする主な理由は、所与のチップ面積にますます多くのデバイスを詰め込み、チップ当たりの価格を低減するためである。その上、トランジスタ寸法の低減は、速度を高めるのに役立ち得る。
【０００４】
小さなＭＯＳＦＥＴ形状のために、ゲートに印加できる電圧は、信頼性を維持するために低減されなければならない。性能を維持するためには、ＭＯＳＦＥＴの閾値電圧は、同様に低減される必要がある。閾値電圧が低減されるにつれて、トランジスタは、利用できる電圧振幅が制限されて完全なターンオフから完全なターンオンへ切り替えることができない。過去には無視されたサブスレッショルドリークは、今ではデバイス性能に重大な影響を有する可能性がある。
【０００５】
ゲート電極は、集積回路の一部分である。例えば、ＣＭＯＳトランジスタは、半導体基板に形成されるソース領域とドレイン領域との間に配置されるゲート構造を含む。ゲート構造は一般に、ゲート電極およびゲート誘電体を含む。ゲート電極は、ゲート誘電体の真下のドレイン領域とソース領域との間に形成されるチャネル領域の電荷担体の流れを制御するためにゲート誘電体の上に配置される。ゲート誘電体は典型的には、約４．０以上の誘電率を有する薄い材料層（例えば、二酸化シリコン（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、および同様のものなどのゲート酸化物）を含む。シリコンＣＭＯＳデバイスのゲート長が１００ｎｍ未満まで縮小されるにつれて、新しい高誘電率（Ｋ）材料がおそらく、酸化シリコンに取って代わることになる。加えて、金属ゲートがおそらく、多結晶シリコン（ポリシリコン）ゲートに取って代わることになる。例えば、あるＣＭＯＳトランジスタでは、ゲート電極は、金属（例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、および同様のもの）ならびに金属含有導電性化合物（例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、および同様のもの）のうちの少なくとも１つから形成されることもある。ゲート電極の伝統的材料としてのポリシリコンを金属および金属含有化合物で置き換えることは、ポリシリコンの空乏効果に関連する望ましくない電圧降下を低減するだけでなく、ＣＭＯＳトランジスタの駆動電流性能および動作速度を高めもする。
【０００６】
ゲートとチャネルとの間の絶縁体として働くゲート酸化物は、トランジスタがオンであるときチャネル伝導度および性能を高めるためにおよびトランジスタがオフのときサブスレッショルドリークを低減するためにできる限り薄く作られるべきである。しかしながら、およそ１．２ｎｍの厚さ（シリコンでは約５原子厚である）を持つ現在のゲート酸化物では、電子トンネルの量子力学現象が、ゲートとチャネルとの間で生じ、電力消費の増加につながる。
【０００７】
ＩＶｂ族金属ケイ酸塩、例えばハフニウムおよびジルコニウムのケイ酸塩ならびに酸化物などの、二酸化シリコンよりも大きな誘電率を有する絶縁体（高ｋ誘電体と呼ばれる）が、ゲートリークを低減するために使用されている。ゲート誘電体の誘電率を増大させることは、高静電容量を維持しながらより厚い層を可能にする。（静電容量は、誘電率に比例し、誘電体厚さに反比例する。）一般に、より高い誘電体厚さは、ゲートとチャネルとの間の誘電体を通り抜ける量子トンネル電流を低減する。しかしながら、半導体と誘電体との間の伝導帯エネルギーの差（および価電子帯エネルギーの対応する差）は、リーク電流レベルに影響を及ぼす。伝統的ゲート酸化物の二酸化シリコンについては、伝導帯エネルギーの障壁は、近似的に８ｅＶである。多くの代替誘電体については、その値は、かなりより低く、トンネル電流を増加させる傾向があり、より高い誘電率の利点を多少打ち消す。
【０００８】
上記のように、代替材料、特に二酸化ハフニウム（ＨｆＯ２）およびハフニウム含有ケイ酸塩（ＨｆｘＳｉｙＯ）などのハフニウム含有材料が、ゲート誘電体材料としての使用のために提案された。半導体ゲート電極の改善は、代替ゲート金属およびゲート誘電体材料の使用を通じてなされたけれども、さらなる改善が、集積回路デバイスの性能を改善するために、例えばリーク電流密度を低減するために望まれる。
【発明の概要】
【０００９】
本発明の実施形態は、高Ｋ（誘電率）誘電体ハフニウム含有ケイ酸塩膜を作製するための方法に向けられる。その方法は、処理チャンバーでの超高純度ハフニウム含有有機金属化合物の反応を含む。有機金属化合物は、実質的に金属不純物を有さない。堆積後のアニーリングプロセスは、基板上で行われる。窒素原子が、ハフニウム含有膜中に組み込まれ、基板の窒化物形成後のアニーリングが、行われる。１つまたは複数の実施形態では、膜は、ＭＯＳＦＥＴ構造の一部分である。
【００１０】
この明細書および添付の特許請求の範囲で使用されるように、術語「超高純度」は、化合物が少なくとも約９９．９９５％の純度であることを意味する。術語「実質的に金属不純物がない」は、ハフニウム以外の金属が約５００ｐｐｍ未満の総濃度で超高純度有機金属化合物中に存在してもよいことを意味する。具体的な実施形態では、金属不純物の濃度は、約２５０ｐｐｍ未満、約１００ｐｐｍ未満または約５０ｐｐｍ未満である。他の具体的な実施形態では、金属不純物は、約２５０ｐｐｍ未満のジルコニウム、約１００ｐｐｍ未満のジルコニウムまたは約５０ｐｐｍ未満のジルコニウムを含む。さらに詳細な実施形態では、金属不純物は、約１ｐｐｍ未満の鉛、約０．５ｐｐｍ未満の鉛、約０．２ｐｐｍ未満の鉛および約０．１ｐｐｍ未満の鉛を含む。他の具体的な実施形態は、約０．１５ｐｐｍ未満、約０．１ｐｐｍ未満または約０．０５ｐｐｍ未満の濃度でナトリウムを含む金属不純物を有する。追加の具体的な実施形態は、約３ｐｐｍ未満、約２ｐｐｍ未満または約１ｐｐｍ未満の濃度でアルミニウムを含む金属不純物を有する。
【００１１】
一般に、市販の（標準純度）テトラキスジエチル−アミノハフニウム（ＴＤＥＡＨ）は、４００から３０００ピーピーエムの範囲のジルコニウム含有量を提示する。有機金属化合物に内在するジルコニウム不純物の量を約５０ｐｐｍより下のレベルまで減少させることは、結果として得られる高Ｋ膜を組み込む半導体コンデンサに驚くほど大きな効果を有することが見つけ出された。
【００１２】
ある詳細な実施形態では、ハフニウム含有有機金属化合物は、テトラキスジエチルアミノハフニウムである。他の詳細な実施形態では、ハフニウム含有ケイ酸塩膜は、約１０と約１００オングストロームとの範囲の厚さを有する。詳細な実施形態は、約２０〜約５０オングストロームの範囲の厚さを有する。より詳細な実施形態は、約３０オングストロームの厚さを有する。
【００１３】
さらなる実施形態はまた、シリコンウェハーのプレ洗浄も包含する。プレ洗浄は、基板上への膜の形成より前に行われる。プレ洗浄は、フッ酸の溶液にウェハーを浸漬することによって行われる。浸漬後に、残留ＨＦは、シリコンウェハーからすすぎ落され、ウェハーは、乾燥される。詳細な実施形態は、ＨＦが水中に１：１００の溶液を使用し、約２分の浸漬時間である。
【００１４】
１つまたは複数の実施形態によれば、膜は、化学的気相堆積によってまたは原子層堆積によって処理される。他の詳細な実施形態では、高Ｋ誘電体膜の堆積のために用いられる条件は、約６００℃〜約７００℃の範囲の温度、および超高純度ハフニウム含有有機金属化合物について約４から約６トールの範囲の圧力を包含する。
【００１５】
堆積後のアニーリングは、約５００℃から約６５０℃の温度で約４分間行われてもよい。処理チャンバー内の圧力は、周囲比の窒素および酸素を含有するガスの約２５から約４５トールであってもよい。
【００１６】
窒化物形成プロセスは、約９００ワットで約３分間行われる分離型プラズマ窒化物形成であってもよい。窒化物形成は、アルゴン／窒素プラズマ処理チャンバーで行われてもよく、ここで処理チャンバー圧力は、約５から約１５ミリトールの範囲である。詳細な実施形態は、約１０ミリトールのチャンバー圧力を有する。１つまたは複数の実施形態では、膜は、膜中に組み込まれる約１０％から約２５％の窒素を有する。さらに詳細な実施形態は、膜中に組み込まれる約１７％の窒素を有する。
【００１７】
窒化物形成後のアニーリングは、約９００℃から約１１００℃で約１分未満の間行われてもよい。他の詳細な実施形態は、約１０００℃で行われる窒化物形成後のアニーリングを有してもよい。より詳細な実施形態では、アニーリングは、約３０秒間行われる。アニーリングは、０．１％未満の酸素を含有する環境で行われてもよい。
【００１８】
本発明のさらなる実施形態は、超高純度ハフニウム含有有機金属化合物で作られた高Ｋ膜を包含する金属酸化物半導体コンデンサを組み込むＭＯＳＦＥＴを対象にする。ＭＯＳＦＥＴは、約−０．４の動作電圧で標準純度化合物を使用して形成された高Ｋ膜を有する金属酸化物半導体コンデンサを組み込むＭＯＳＦＥＴによって提示されるリーク電流密度の約５０％未満のリーク電流密度を提示する。
【００１９】
デバイスの詳細な実施形態は、約−０．５から約＋０．５ボルトの範囲の動作電圧で１０−４Ａ／ｃｍ２未満のリーク電流密度を提示する。他の実施形態は、約−０．５から約＋０．５ボルトの範囲の動作電圧で約５×１０−５Ａ／ｃｍ２未満のリーク電流密度を提示する。さらなるＭＯＳＦＥＴ実施形態は、約−０．４から約＋０．５ボルトの範囲の動作電圧で約１０−５Ａ／ｃｍ２未満のリーク電流密度を提示する。約−０．４ボルトの動作電圧での他の実施形態によるＭＯＳＦＥＴのリーク電流密度は、約１０−５Ａ／ｃｍ２未満である。
【図面の簡単な説明】
【００２０】
【図１】電界効果トランジスタ対の横断面図である。
【図２】本発明の実施形態に従って作られた高Ｋ膜を組み込むデバイスについて印加電位の関数としてのリーク電流密度のグラフを示す図である。
【発明を実施するための形態】
【００２１】
本発明のいくつかの例となる実施形態を述べる前に、本発明は、次の記述で説明される構成またはプロセスステップの詳細に限定されないことが理解されるべきである。本発明は、他の実施形態のおよびさまざまな方法で実施されるまたは実行される能力がある。
【００２２】
この明細書および添付の特許請求の範囲で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」および「その」は、文脈が明瞭にそうでないと指示しない限り複数の指示対象を包含する。このように、例えば、「１つの化合物」への言及は、２つ以上の化合物の組合せを包含する、および同様のことである。
【００２３】
本発明の一態様は、高Ｋ誘電体膜を製造するための方法に関し、それは、高Ｋ誘電体膜を組み込むＭＯＳＦＥＴおよび他のデバイスの製造で利用されてもよい。本発明の別の態様は、高Ｋ誘電体膜および高Ｋ誘電体膜を包含するデバイスを包含するが、それらに限定されない製造品に関する。
【００２４】
本発明の１つまたは複数の実施形態は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路デバイスを形成するのに特に有用である方法を提供し、その文脈で述べられることになる。他のデバイスおよび応用もまた、本発明の範囲内である。図１は、典型的なＣＭＯＳデバイスでのＦＥＴ対の横断面図の一部を例示する。図示されるＦＥＴ対は、ＮＭＯＳ  ＦＥＴおよびＰＭＯＳ  ＦＥＴを含むが、しかし、ＣＭＯＳデバイスは、追加のＦＥＴを含むことができ、同じ導電型を有するＦＥＴを包含できることが理解されよう。デバイス１００は、ｐ型材料をドープされたシリコンウェハー１５５、ウェハー１５５上のｐ型エピタキシャルシリコン層１６５、エピタキシャル層１６５中に規定されるｐ型井戸領域１２０およびｎ型井戸領域１５０、ｐ井戸１２０中に規定されるｎ型トランジスタ（ＮＭＯＳ  ＦＥＴ）１１０ならびにｎ井戸１５０中に規定されるｐ型トランジスタ（ＰＭＯＳ  ＦＥＴ）１４０を含む。領域１８０は、ＮＭＯＳトランジスタ１１０およびＰＭＯＳトランジスタ１４０を電気的に絶縁し、領域１６０は、トランジスタ１１０および１４０の対を基板１５５上の他の半導体デバイスから電気的に絶縁する。
【００２５】
本発明の１つまたは複数の実施形態によれば、ＮＭＯＳトランジスタ１１０は、ゲート領域１１９、ソース領域１１４およびドレイン領域１１６を含む。ゲート領域１１９は、第１の金属領域１２１および第２の金属領域１２２を包含する。ソースおよびドレイン領域は、ゲート領域１１９の両側にあるｎ型領域である。チャネル領域１１８は、ソース領域１１４とドレイン領域１１６との間に置かれる。ゲート誘電体層１１２は、チャネル領域１１８および第１の金属領域１２１を分離させる。ゲート誘電体層１１２は、第１の金属領域１２１をチャネル領域１１８から電気的に絶縁する。ゲート誘電体層１１２、第１の金属領域１２１および第２の金属領域１２２は一緒に、本明細書ではゲートスタックと呼ばれてもよい。１つまたは複数の実施形態によるゲート誘電体領域１１２は、ＨｆＯ２などの高Ｋ誘電体ハフニウム含有材料である。第１の金属領域１２１は、導電体材料、典型的には窒化タンタル（ＴａＮ）などの金属を含み、それは、原子層堆積（ＡＬＤ）によって形成されてもよい。第２の金属領域１２２は、金属、例えばタンタルを含み、それは、ＰＶＤなどの任意の適したプロセスによって形成されてもよい。適切な電圧がｐ型シリコンウェハー１５５とゲート領域１２２との間に印加されるとき、ｐ井戸１２０からの電子は、誘電体層１１２の直下の領域１１８中に移動し、それによってｎ型チャネル１１８を生じさせる。ソース１１４とドレイン１１６との間に印加される電圧は、電流がソース１１４とドレイン１１６との間を流れるようにする。
【００２６】
１つまたは複数の実施形態によれば、ＰＭＯＳトランジスタ１４０は、ゲート領域１４９、ソース領域１４４およびドレイン領域１４６を含む。ゲート領域１４９は、第１の金属領域１５１および第２の金属領域１５２を包含する。ソースおよびドレイン領域は、ゲート領域１４９の両側にあるｐ型領域である。チャネル領域１４８は、ソース領域１４４とドレイン領域１４６との間に置かれる。ゲート誘電体１４２は、チャネル領域１４８および第１の金属領域１５１を分離させる。誘電体１４２は、第１の金属領域１５１をチャネル領域１４８から電気的に絶縁する。ゲート誘電体層１４２、第１の金属領域１５１および第２の金属領域１５２は一緒に、本明細書ではゲートスタックと呼ばれてもよい。適したゲート材料は、ＴｉＮおよびＴａＮなどだが、それらに限定されない窒化物材料を包含する。
【００２７】
図２は、リーク電流密度への前駆体純度の効果を提示する。より低いレベルの不純物ほど、リーク電流密度への著しい効果を示した。
【００２８】
１つまたは複数の実施形態では、第１の金属領域１５１は、金属、典型的にはＴａＮを含む。第２の金属領域１５２は、金属、例えばタンタルを含む。適切な電圧がｐ型シリコンウェハー１５５とゲート領域１４９との間に印加されるとき、ｎ井戸１５０からのホールは、誘電体層１４２の直下の領域１４８中に移動し、それによってｐ型チャネル１４８を生じさせる。ソース１４４とドレイン１４６との間に印加される電圧は、電流がソース１４４とドレイン１４６との間を流れるようにする。
【００２９】
ＭＯＳデバイス設計は、複雑なプロセスである。例えば、ＭＯＳＦＥＴの設計では、駆動電流を最大にすることによってなされる改善は、リーク電流の増加をもたらす。反対に、リーク電流の減少などの改善は、駆動電流にマイナスの影響を及ぼす。
【００３０】
本明細書で述べられる本発明の実施形態は、基板上へのハフニウム含有膜の形成を伴う。基板の例は、結晶シリコン（例えば、Ｓｉ＜１００＞またはＳｉ＜１１１＞）、酸化シリコン、シリコンゲルマニウム、ドープまたは非ドープポリシリコン、ドープまたは非ドープシリコンウェハー、窒化シリコンおよびパターン化または非パターン化ウェハーなどの半導体ウェハーを包含するが、それに限定されない。
【００３１】
表面は、裸のシリコンウェハー、膜、層ならびに誘電性、導電性および障壁の性質を持つ材料を包含し、酸化アルミニウムおよびポリシリコンを包含する。表面の前処理は、研磨、エッチング、還元、酸化、水酸化、アニーリングおよびベーキングを包含する。
【００３２】
基板は、水酸基（ＯＨ）、アルコキシ（ＯＲ、ただしＲ＝Ｍｅ、Ｅｔ、ＰｒまたはＢｕ）、ハロキシル（ＯＸ、ただしＸ＝Ｆ、Ｃｌ、ＢｒまたはＩ）、ハロゲン化物（Ｆ、Ｃｌ、ＢｒまたはＩ）、酸素ラジカル、アミノ（ＮＨまたはＮＨ２）およびアミド（ＮＲまたはＮＲ２、ただしＲ＝Ｍｅ、Ｅｔ、ＰｒまたはＢｕ）などのいろいろな官能基で終端されるように前処理されてもよい。前処理は、ＮＨ３、Ｂ２Ｈ６、ＳｉＨ４、ＳｉＨ６、Ｈ２Ｏ、ＨＦ、ＨＣｌ、Ｏ２、Ｏ３、Ｈ２Ｏ２、Ｈ２、原子状Ｈ、原子状Ｎ、原子状Ｏ、アルコールまたはアミンなどの試薬を投与することによって成し遂げられてもよい。
【００３３】
本発明のさまざまな実施形態によって合成される生成化合物について多くの産業上の応用が、存在する。マイクロエレクトロニクス産業内では、生成化合物は、高ｋトランジスタゲート誘電体材料、トランジスタゲート界面工学、高ｋコンデンサ誘電体材料（ＤＲＡＭ）、シード層、拡散障壁層、接着層、絶縁体層、導電層およびパターン化表面（例えば、選択的堆積）のための機能化表面群として使用される。
【００３４】
多くの前駆体は、本発明の範囲内である。前駆体は、周囲温度および圧力でプラズマ、ガス、液体または固体であってもよい。しかしながら、ＡＬＤチャンバー内では、前駆体は、蒸発させられる。有機金属化合物または複合物は、金属ならびにアルキル、アルコキシル、アルキルアミドおよびアニリドなどの少なくとも１つの有機基を含有する任意の化学薬品を包含する。前駆体は、有機金属および無機／ハロゲン化物化合物から成ってもよい。
【００３５】
例となるハフニウム前駆体は、アルキルアミド、シクロペンタジエニル、ハロゲン化物、アルキル、アルコキシドおよびそれらの組合せなどのリガンドを含有するハフニウム化合物を包含する。ハフニウム前駆体として使用されるアルキルアミドハフニウム化合物は、（ＲＲ’Ｎ）４Ｈｆを包含し、ただしＲまたはＲ’は、独立して水素、メチル、エチル、プロピルまたはブチルである。具体的なハフニウム前駆体は、（Ｅｔ２Ｎ）４Ｈｆ、（Ｍｅ２Ｎ）４Ｈｆ、（ＥｔＭｅＮ）４Ｈｆ、（ｔ−ＢｕＣ５Ｈ４）２ＨｆＣｌ２、（Ｃ５Ｈ５）２ＨｆＣｌ２、（ＥｔＣ５Ｈ４）２ＨｆＣｌ２、（Ｍｅ５Ｃ５）２ＨｆＣｌ２、（Ｍｅ５Ｃ５）ＨｆＣｌ３、（ｉ−ＰｒＣ５Ｈ４）２ＨｆＣｌ２、（ｉ−ＰｒＣ５Ｈ４）ＨｆＣｌ３、（ｔ−ＢｕＣ５Ｈ４）２ＨｆＭｅ２、（ａｃａｃ）４Ｈｆ、（ｈｆａｃ）４Ｈｆ、（ｔｆａｃ）４Ｈｆ、（ｔｈｄ）４Ｈｆ、Ｂｒ４Ｈｆ、Ｃｌ４Ｈｆ、Ｉ４Ｈｆ、（ＮＯ３）４Ｈｆ、（ｔ−ＢｕＯ）４Ｈｆ、（ｉ−ＰｒＯ）４Ｈｆ、（ＥｔＯ）４Ｈｆおよび（ＭｅＯ）４Ｈｆを包含する。
【００３６】
例となるシリコン前駆体は、アルキルアミドシラン（例えば、（Ｍｅ２Ｎ）４Ｓｉ、（Ｍｅ２Ｎ）３ＳｉＨ、（Ｍｅ２Ｎ）２ＳｉＨ２、（Ｍｅ２Ｎ）ＳｉＨ３、（Ｅｔ２Ｎ）４Ｓｉ、（Ｅｔ２Ｎ）３ＳｉＨ）、Ｓｉ（ＮＣＯ）４、ＭｅＳｉ（ＮＣＯ）３、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＣｌ４、Ｓｉ２Ｃｌ６、ＭｅＳｉＣｌ３、ＨＳｉＣｌ３、Ｍｅ２ＳｉＣｌ２、Ｈ２ＳｉＣｌ２、シラノール（例えば、ＭｅＳｉ（ＯＨ）３、Ｍｅ２Ｓｉ（ＯＨ）２）、（ＥｔＯ）４Ｓｉおよびさまざまなアルコキシシラン（例えば、（ＲＯ）４−ｎＳｉＬｎ、ただしＲ＝メチル、エチル、プロピルおよびブチルならびにＬ＝Ｈ、ＯＨ、Ｆ、Ｃｌ、ＢｒまたはＩならびにそれらの混合物）を包含する。また、より高級のシランも、本発明のプロセスによってシリコン前駆体として使用される。
【００３７】
例となる酸素前駆体は、Ｈ２Ｏ、Ｈ２Ｏ２、Ｏ３、Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２、Ｎ２Ｏ５、アルコール（例えば、ＲＯＨ、ただしＲ＝Ｍｅ、Ｅｔ、ＰｒおよびＢｕ）、過酸化物（有機および無機）、カルボン酸およびラジカル酸素化合物（例えば、Ｏ、Ｏ２、Ｏ３およびＯＨラジカル）を包含する。ラジカル酸素化合物は、熱、ホットワイヤーおよび／またはプラズマによって生成されてもよい。
【００３８】
本発明のプロセスは、ＡＬＤ、ＣＶＤ、その他の当技術分野で周知の装置で実行されてもよい。装置は、原料(source)を膜が成長する加熱基板と接触させる。膜を堆積させるために使用できるハードウェアは、米国特許出願公開第２００３／０１０１９３８Ａ１号として公開された、２００２年９月２０日出願のＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌ，Ｉｎｃ．カリフォルニア州、サンタクララ、に譲渡された題名「Ａｎ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  ｔｈｅ  Ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  Ｈｉｇｈ  Ｋ  ｄｉｅｌｅｃｔｒｉｃ  Ｃｏｎｓｔａｎｔ  Ｆｉｌｍｓ」の米国特許出願第１０／２５１，７１５号で開示されるようなＡＬＤ装置であり、装置を説明する目的で参照により本明細書に全体が組み込まれる。キャリアガスまたはパージガスは、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、フォーミングガスおよびそれらの混合物を包含する。
【００３９】
ＡＬＤプロセスは、約２０℃から約６５０℃の温度範囲に維持される。しかしながら、成長する材料は、飽和ＡＬＤ挙動が維持されると仮定すると、より広い温度範囲全体にわたって類似していることもある。ＡＬＤプロセスは、約０．１Ｔｏｒｒから約１００Ｔｏｒｒの範囲の圧力で実施される。けれども、成長する材料は、飽和ＡＬＤ挙動が維持されると仮定すると、高真空から高圧力まで類似していることもある。キャリアガス（例えば、Ｎ２）は、約５０ｓｃｃｍから約１，０００ｓｃｃｍの範囲に維持されるが、しかしより高い速度は、粒子輸送問題を生じさせることもある一方で、より低い速度は、非効率な浄化に起因して粒子形成を許容する可能性があり、このように薄膜の電気的挙動に影響を及ぼす。膜は、約２Åから約１，０００Åの範囲の厚さで堆積される。詳細な実施形態は、約５Åから約１００Åの範囲の厚さを有し、より詳細な実施形態は、約１０Åから約５０Åの範囲である。
【００４０】
従って、本発明の１つまたは複数の実施形態は、高Ｋ誘電体ハフニウム含有ケイ酸塩膜を作製するための方法に向けられる。その方法は、処理チャンバーでの超高純度ハフニウム含有有機金属化合物の分解を含む。有機金属化合物は、実質的に金属不純物を有さない。堆積後のアニーリングプロセスは、基板上で行われる。窒素原子が、ハフニウム含有膜中に組み込まれ、基板の窒化物形成後のアニーリングが、行われる。
【００４１】
この明細書および添付の特許請求の範囲で使用されるように、術語「超高純度」は、化合物が少なくとも約９９．９９５％の純度であることを意味する。術語「実質的に金属不純物がない」は、ハフニウム以外の金属が約５００ｐｐｍ未満の総濃度で超高純度有機金属化合物中に存在してもよいことを意味する。具体的な実施形態では、金属不純物の濃度は、約２５０ｐｐｍ未満、約１００ｐｐｍ未満または約５０ｐｐｍ未満である。他の具体的な実施形態では、金属不純物は、約２５０ｐｐｍ未満のジルコニウム、約１００ｐｐｍ未満のジルコニウムまたは約５０ｐｐｍ未満のジルコニウムを含む。さらに詳細な実施形態では、金属不純物は、約１ｐｐｍ未満の鉛、約０．５ｐｐｍ未満の鉛、約０．２ｐｐｍ未満の鉛および約０．１ｐｐｍ未満の鉛を含む。他の具体的な実施形態は、約０．１５ｐｐｍ未満、約０．１ｐｐｍ未満または約０．０５ｐｐｍ未満の濃度でナトリウムを含む金属不純物を有する。追加の具体的な実施形態は、約３ｐｐｍ未満、約２ｐｐｍ未満または約１ｐｐｍ未満の濃度でアルミニウムを含む金属不純物を有する。
【００４２】
ある詳細な実施形態では、ハフニウム含有有機金属化合物は、テトラキスジエチルアミノハフニウムである。他の詳細な実施形態では、ハフニウム含有ケイ酸塩膜は、約１０〜約１００オングストロームの範囲の厚さを有する。膜の詳細な実施形態は、約２０〜約５０オングストロームの範囲の厚さを有する。膜のより詳細な実施形態は、約３０オングストロームの厚さを有する。
【００４３】
さらなる実施形態はまた、シリコンウェハーのプレ洗浄も包含する。プレ洗浄は、基板上への膜の形成より前に行われる。プレ洗浄は、フッ酸の溶液にウェハーを浸漬することによって行われる。浸漬後に、残留ＨＦは、シリコンウェハーからすすぎ落され、ウェハーは、乾燥される。詳細な実施形態は、ＨＦが水中に１：１００の溶液を使用し、約２分の浸漬時間である。
【００４４】
さまざまな実施形態によれば、膜は、化学的気相堆積によってまたは原子層堆積によって処理される。他の詳細な実施形態では、高Ｋ誘電体膜の堆積のために用いられる条件は、超高純度ハフニウム含有有機金属化合物の約４から約６トールの圧力で、約６００℃と約７００℃との範囲の温度を包含する。
【００４５】
堆積後のアニーリングは、約５００℃から約６５０℃の温度で約４分間行われてもよい。処理チャンバー内の圧力は、周囲比の窒素および酸素を含有するガスの約２５から約４５トールの範囲であってもよい。
【００４６】
窒化物形成プロセスは、分離型プラズマ窒化物形成装置で約９００ワットで約３分間行われてもよい。窒化物形成は、アルゴン／窒素プラズマを利用して行われてもよく、ここで処理チャンバー圧力は、約５から約１５ミリトールである。詳細な実施形態は、約１０ミリトールのチャンバー圧力を有する。他の実施形態は、膜中に組み込まれる約１０％から約２５％の窒素を有する。さらに詳細な実施形態は、膜中に組み込まれる約１７％の窒素を有する。
【００４７】
窒化物形成後のアニーリングは、約９００℃から約１１００℃で約１分未満の間行われてもよい。他の詳細な実施形態は、約１０００℃で行われる窒化物形成後のアニーリングを有してもよい。より詳細な実施形態では、アニーリングは、約３０秒間行われる。アニーリングは、０．１％未満の酸素を含有する環境で行われてもよい。
【００４８】
本発明のさらなる実施形態は、超高純度ハフニウム含有有機金属化合物で作られた高Ｋ膜を有する処理された金属酸化物半導体コンデンサを組み込むＭＯＳＦＥＴに関する。１つまたは複数の実施形態による高Ｋ膜を組み込むデバイスは、約−０．４ボルトの電圧がポリシリコン電極を有するデバイスに印加されるとき標準純度化合物を使用して作られた高Ｋ膜を有する金属酸化物半導体コンデンサを組み込むデバイスによって提示されるリーク電流密度の約５０％未満のリーク電流密度を提示する。
【００４９】
高Ｋ膜を組み込むデバイスの詳細な実施形態は、約−０．５から約＋０．５の範囲の動作電圧で１０−４Ａ／ｃｍ２未満のリーク電流密度を提示する。高Ｋ膜を組み込むデバイスの他の実施形態は、約−０．５から約＋０．５ボルトの範囲の動作電圧で約５×１０−５Ａ／ｃｍ２未満のリーク電流密度を提示する。高Ｋ膜を組み込むデバイスのさらなる実施形態は、約−０．４から約＋０．５ボルトの範囲の動作電圧で１０−５Ａ／ｃｍ２未満の範囲のリーク電流密度を提示する。高Ｋ膜を組み込むデバイスの他の実施形態では、約−０．４ボルトの動作電圧でのリーク電流密度は、約１０−５Ａ／ｃｍ２未満である。
【００５０】
この明細書全体にわたって「一実施形態」、「ある種の実施形態」、「１つまたは複数の実施形態」、「１つの実施形態」および同様のものへの言及は、実施形態に関連して述べられる特定の特徴、構造、材料、または特性が本発明の少なくとも１つの実施形態に包含されることを意味する。このように、この明細書全体にわたってさまざまな場所での「１つまたは複数の実施形態では」、「ある種の実施形態では」、「一実施形態では」または「１つの実施形態では」などの語句の出現は、必ずしも本発明の同じ実施形態に言及しているものではない。さらに、特定の特徴、構造、材料、または特性は、１つまたは複数の実施形態で任意の適した方法で組み合わされてもよい。
【００５１】
先述のものは、本発明の実施形態を対象にするが、本発明の他のおよびさらなる実施形態が、本発明の基本的範囲から逸脱することなく考案されてもよく、本発明の範囲は、特許請求の範囲によって決定される。
【図１】
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【図２】
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