(57)【特許請求の範囲】
【請求項１】
（ａ）選択されたワードラインを選択電圧で、そして非選択されたワードラインを第１電圧で駆動するステップと、
（ｂ）前記非選択されたワードラインと第１及び第２選択ラインを前記第１電圧より高い第２電圧で駆動するステップと、
前記第１選択ラインはストリング選択ラインであり、
前記第２選択ラインは接地選択ラインであり、
（ｃ）前記選択されたワードラインに連結されたメモリセルからセルデータを読み出すステップと、を含み、
前記（ａ）ステップの間、前記第１及び第２選択ラインは接地電圧で駆動され、
前記（ｂ）ステップにおいて、前記非選択されたワードラインと前記第１及び第２選択ラインを、前記第２電圧で駆動し始めるタイミングは同時であることを特徴とするＮＡＮＤ型フラッシュメモリ装置の読み出し方法。
【請求項２】
前記選択電圧は、プログラムされたメモリセルのしきい値電圧分布とプログラムされていないメモリセルのしきい値電圧分布の間の値を有することを特徴とする請求項１に記載の読み出し方法。
【請求項３】
前記第２電圧は、前記メモリセルがプログラムされたかどうかにかかわらず前記メモリセルを導通させるような大きさの電圧であることを特徴とする請求項１に記載の読み出し方法。
【請求項４】
前記ストリング選択ラインはストリング選択トランジスタのゲートに連結されることを特徴とする請求項１に記載の読み出し方法。
【請求項５】
前記ストリング選択トランジスタは、ビットラインとメモリセルストリングとの間に位置することを特徴とする請求項４に記載の読み出し方法。
【請求項６】
前記接地選択ラインは接地選択トランジスタのゲートに連結されることを特徴とする請求項１に記載の読み出し方法。
【請求項７】
前記接地選択トランジスタはメモリセルストリングと共通ソースラインとの間に位置することを特徴とする請求項６に記載の読み出し方法。
【請求項８】
前記（ａ）乃至（ｃ）ステップが行われる時、共通ソースラインは接地電圧で駆動されることを特徴とする請求項１に記載の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、具体的には、不揮発性半導体メモリ装置及びそれの読み出し（ｒｅａｄ）方法に関する。
【背景技術】
【０００２】
データ保持のためのリフレッシュ（ｒｅｆｒｅｓｈ）を必要とせず電気的に消去（ｅｒａｓｅ）及びプログラム（ｐｒｏｇｒａｍ）可能な半導体メモリ装置に対する要求が次第に増大している。また、半導体メモリ装置の格納容量及び集積度を高めることが要求される。
フラッシュ（ｆｌａｓｈ）メモリ装置は、リフレッシュなしで大容量及び高い集積度を提供する。電源が遮断される場合にもデータが保持されることから、フラッシュメモリ装置は、電源が急に遮断される虞がある電子装置に広く使用される。
【０００３】
図１は、一般的なフラッシュメモリセルの断面図である。
図１を参照すると、フラッシュメモリセル１００はＰ型（Ｐ−ｔｙｐｅ）半導体基板１１０上にチャネル領域（ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）を介在させて形成されたソース１２０及びドレイン１３０と、チャネル領域上に薄い絶縁膜を介在させて形成されたフローティングゲート１４０と、フローティングゲート１４０上に絶縁膜を介在させて形成されたコントロールゲート１５０とを含む。
【０００４】
ソース１２０、ドレイン１３０、コントロールゲート１５０及び半導体基板１１０には、プログラム、消去及び読み出し動作時に要求される電圧を印加するための電源端子Ｖｓ、Ｖｄ、Ｖｇ、Ｖｂがそれぞれ連結される。
【０００５】
例えば、プログラム動作時、選択されたフラッシュメモリセルのコントロールゲート１５０にプログラム電圧（１５〜２０Ｖ程度）が印加され、非選択フラッシュメモリセルのコントロールゲート１５０にはプログラム電圧より低いパス電圧（１０Ｖ程度）が印加される。このようなバイアス条件で、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング効果によって半導体基板１１０の電子がフローティングゲート１４０に注入される。フローティングゲート１４０に電子が注入されると、メモリセルのしきい値電圧が上昇する。このように、しきい値電圧を変化させることにより、メモリセルにデータを格納することができる。
【０００６】
メモリセルに格納されたデータは、メモリセルのコントロールゲート１５０に選択電圧Ｖｓｅｌｅｃｔが印加される時、メモリセルトランジスタがターンオン（ｔｕｒｎ−ｏｎ）されるかどうかによって検出することができる。例えば、メモリセル１００のコントロールゲート１５０に選択電圧が印加された時、メモリセルトランジスタがターンオンされたら、メモリセルはプログラムされなかったと判定される。一方、メモリセルのコントロールゲート１５０に選択電圧が印加された時、メモリセルトランジスタがターンオフ（ｔｕｒｎ−ｏｆｆ）されたら、メモリセルはプログラムされたと判定される。このような方法で読み出し動作が行われる。この場合、選択されないメモリセルトランジスタのコントロールゲートには、読み出し電圧Ｖｒｅａｄが印加される。
【０００７】
プログラム動作時、一般的なフラッシュメモリセル１００は、一回のプログラム電圧の印加だけではプログラムされない場合もある。プログラムは、フローティングゲート１４０に電子（ｅｌｅｃｔｒｏｎ）が注入されてメモリセルのしきい値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）が十分高くなると完了する。よって、フラッシュメモリセル１００のしきい値電圧を高めるに十分な電子がフローティングゲート１４０に蓄積されたかどうかを判断するために、検証読み出し（ｖｅｒｉｆｙ  ｒｅａｄ）動作が行われる。
【０００８】
このように、フラッシュメモリ装置において読み出し及び検証読み出し動作は必ず要求される。以下では、フラッシュメモリ装置の読み出し方法が説明され、読み出し動作とは、一般的な読み出し動作またはプログラム検証のための検証読み出し動作を含むと解釈される。
【０００９】
しかしながら、このような読み出し及び検証読み出し動作時、図３に図示されたストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、選択及び非選択ワードラインのバイアス条件によって、メモリセルのチャネル電圧が所望しない大きさまで上昇して問題を起こす虞がある。図３に図示されたＮＡＮＤストリングで、選択ワードラインに連結されたメモリセルＭｋがプログラムされていたら、ストリング選択ラインＳＳＬとワードラインＷＬｋの間のチャネル電圧はビットラインバイアスレベルになり、ワードラインＷＬｋと接地選択ラインＧＳＬの間のチャネル電圧は非選択されたワードラインに印加される読み出し電圧Ｖｒｅａｄによって上昇するようになる（ｃｈａｎｎｅｌ  ｂｏｏｓｔｉｎｇ）。上昇したフローティングチャネル電圧は、ワードラインＷＬｋを中心に上側と下側チャネル電圧の差（ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｃｅ）を発生させる。このような電圧差は、接地選択ラインＧＳＬの方からストリング選択ラインＳＳＬの方へメモリセルＭｋを介したリーク電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を発生させる。リーク電流により、選択されないメモリセルがホットエレクトロン注入（ｈｏｔ−ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）現象によりプログラムされてしまう。これは、意図されない（ｕｎｉｎｔｅｎｄｅｄ）副作用（ｓｉｄｅ  ｅｆｆｅｃｔ）であり、読み出しディスターブ（ｒｅａｄ  ｄｉｓｔｕｒｂ）と呼ばれる。このような読み出しディスターブは、フラッシュメモリ装置の信頼度（ｒｅｌｉａｂｉｌｉｔｙ）向上のために回避されなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、読み出しディスターブが防止される不揮発性半導体メモリ装置を提供することにある。
本発明の他の目的は、読み出しディスターブが防止される不揮発性半導体メモリ装置の読み出し方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成すべく、本発明によるフラッシュメモリ装置の読み出し方法は、（ａ）選択されたワードラインを選択電圧で、そして非選択されたワードラインを第１電圧で駆動するステップと、（ｂ）前記非選択されたワードラインと第１及び第２選択ラインを前記第１電圧より高い第２電圧で駆動するステップと、（ｃ）前記選択されたワードラインに連結されたメモリセルからセルデータを読み出すステップと、を含む。
【００１２】
実施の形態において、前記（ａ）ステップの間、前記第１及び第２選択ラインは接地電圧で駆動される。前記選択電圧は、プログラムされたメモリセルのしきい値電圧分布とプログラムされていないメモリセルのしきい値電圧分布の間の値を有する。前記第２電圧は、前記メモリセルがプログラムたかどうかにかかわらず前記メモリセルを導通させるような大きさの電圧である。前記第１選択ラインはストリング選択ラインである。前記ストリング選択ラインはストリング選択トランジスタのゲートに連結される。前記ストリング選択トランジスタは、ビットラインとメモリセルストリングとの間に位置する。前記第２選択ラインは接地選択ラインである。前記接地選択ラインは接地選択トランジスタのゲートに連結される。前記接地選択トランジスタはメモリセルストリングと共通ソースラインとの間に位置する。前記（ａ）乃至（ｃ）ステップが行われる時、共通ソースラインは接地電圧で駆動される。
【００１３】
本発明の他の実施の形態によるフラッシュメモリ装置の読み出し方法は、（ａ）選択されたワードラインを選択電圧で、そして非選択されたワードライン、第１及び第２選択ラインを第２電圧で駆動するステップと、（ｂ）前記第２選択ラインを接地電圧で駆動するステップと、（ｃ）前記第２選択ラインを前記第２電圧で駆動するステップと、（ｄ）前記選択されたワードラインに連結されたメモリセルからセルデータを読み出すステップと、を含む。
【００１４】
実施の形態において、前記（ａ）ステップの間、メモリセルストリングに形成されたチャネルの電圧は、ビットラインまたは共通ソースラインにディスチャージされる。前記（ｂ）ステップの間、前記選択されたワードラインを前記選択電圧で、そして前記非選択されたワードライン及び前記第１選択ラインを前記第２電圧で駆動する。前記（ｂ）ステップの間、ビットラインがプリチャージされる。前記（ｃ）ステップの間、前記選択されたワードラインを前記選択電圧で、そして前記非選択されたワードライン及び前記第１選択ラインを前記第２電圧で駆動する。前記（ａ）乃至（ｄ）ステップが行われる時、共通ソースラインは接地電圧で駆動される。
【発明の効果】
【００１５】
本発明によれば、読み出し動作時、バイアス条件を変化させて読み出しディスターブを防止することで、フラッシュメモリ装置の信頼度を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
上記の一般的な説明及び下記の詳細な説明は全て例示的だということが理解されるべきであり、請求される発明の付加的な説明が提供されると見做されるべきである。
参照符号が本発明の好ましい実施の形態に詳しく表示されており、それの例が添付の図面に表示されている。可能な如何なる場合にも、同一の参照符号が同一のまたは類似する部分を参照するために説明及び図面に使用される。
【００１７】
以下で、不揮発性半導体メモリ装置が本発明の特徴及び機能を説明するための一例として使用される。しかし、当技術分野に精通する者は、ここに記載した内容によって本発明の他の利点及び性能を容易に理解することができるはずである。本発明は、他の実施の形態を通して具現または適用されることができるであろう。さらに、詳細な説明は本発明の範囲、技術的思想及び他の目的から逸脱せず観点及び応用によって修正または変更されることができる。
【００１８】
図２は、本発明による不揮発性メモリ装置を示すブロック図である。
図２を参照すると、本発明による不揮発性メモリ装置２００は、メモリセルアレイ２１０、制御ロジック２２０、電圧発生器２３０、行デコーダ２４０、ページバッファ２５０及び列デコーダ２６０を含む。
【００１９】
図面には図示されていないが、メモリセルアレイ２１０は、行（またはワードライン）及び列（またはビットライン）のマトリクス（ｍａｔｒｉｘ）形態に配列されたメモリセルで構成される。メモリセルは、ＮＡＮＤまたはＮＯＲ構造を有するように配列される。例示的な実施の形態において、メモリセルはＮＡＮＤ構造を有するように配列される。ＮＡＮＤ構造において、直列に連結されたメモリセルは、ストリングを構成する。一つのストリングに連結されたメモリセルはビットラインを共有する。
【００２０】
制御ロジック２２０は、不揮発性メモリ装置２００の全般的な動作を制御するように構成される。本発明の例示的な実施の形態の場合、制御ロジック２２０は、読み出し（ｒｅａｄ）及び検証読み出し（ｖｅｒｉｆｙ  ｒｅａｄ）に係わる一連の動作を制御する。しかし、制御ロジック２２０がここに開示された内容に限定されないことは、当分野の通常の知識を習得した者に自明である。例えば、制御ロジック２２０は、不揮発性半導体メモリ装置２００の消去（ｅｒａｓｅ）動作、テスト（ｔｅｓｔ）動作などを制御するように構成される。
【００２１】
電圧発生器２３０は、制御ロジック２２０によって制御され、選択されたワードライン（ｓｅｌｅｃｔｅｄ  ｗｏｒｄ  ｌｉｎｅ）、非選択されたワードライン（ｕｎｓｅｌｅｃｔｅｄ  ｗｏｒｄ  ｌｉｎｅ）、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ；ＳＳＬ）、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｌｉｎｅ；ＧＳＬ）及び共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ；ＣＳＬ）に印加される電圧を生成する。
【００２２】
行デコーダ２４０は制御ロジック２２０によって制御され、図面には図示されていない行アドレス（ｒｏｗ  ａｄｄｒｅｓｓ）に応じて、選択されたワードライン及び非選択されたワードライン、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬをそれぞれ駆動する。
【００２３】
ページバッファ２５０は、感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｅｒ）としてまたは書き込みドライバ（ｗｒｉｔｅ  ｄｒｉｖｅｒ）として動作する。読み出し動作の時、ページバッファ２５０はメモリセルアレイ２１０からデータを読み出す。プログラム動作の時、ページバッファ２５０は、列デコーダ２６０を介して入力されるデータによって、ビットラインを電源電圧ＶＣＣまたは接地電圧ＧＮＤでそれぞれ駆動する。ページバッファ２５０が感知増幅器または書き込みドライバとして動作する原理は、本発明の属する技術分野における通常の知識を有する者によく知られているので、簡略化のためにそれに対する説明は省略する。
【００２４】
列デコーダ２６０は、列アドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）に応じて、ページバッファ２５０に格納されたデータを読み出したり、ページバッファ２５０にデータを伝達する。図面には図示されていないが、列デコーダ２６０はアドレスカウンタを含み、アドレスカウンタは、初期列アドレスを順次に増加させて連続的に列アドレスを発生する。これはプログラムされる／読み出されたページデータがビット構造単位で順次に伝達されることを意味する。
図３は、図２に図示されたメモリセルアレイを詳細に示す図である。
【００２５】
図３を参照すると、メモリセルアレイ２１０は、複数のワードラインＷＬ０〜ＷＬｍ−１、複数のビットラインＢＬ０〜ＢＬｎ−１及び複数のメモリセルからなる。メモリセルアレイ２１０の一側には、ストリング選択ラインＳＳＬ、ワードライン、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬと連結される行デコーダ２４０が位置する。本実施の形態で、共通ソースラインＣＳＬは行デコーダ２４０により駆動されるが、必要によって他の装置により駆動されるようにすることもできる。
【００２６】
行デコーダ２４０は、与えられたアドレスに対応して一つのワードラインを選択する。また、メモリセルアレイ２１０の他の一側には、複数のビットラインに連結されるページバッファ２５０が位置する。
不揮発性半導体メモリ装置の読み出し動作において、メモリセルに対するバイアス条件（ｂｉａｓ  ｃｏｎｄｉｔｉｏｎ）が重要である。このようなバイアス条件は、ストリング選択ラインＳＳＬ電圧、非選択されたワードライン電圧、選択されたワードライン電圧、接地選択ラインＧＳＬ電圧、共通ソースラインＣＳＬ電圧、そしてビットライン電圧の組み合わせによって定まる。
【００２７】
以下では、読み出しディスターブを抑制するための様々なバイアス条件を説明する。
図４は、本発明の第１実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。そして、図５は、図４のタイミング図のバイアス条件によるメモリセルストリングを示す図である。以下では、図４及び５を参照して本発明による不揮発性メモリ装置の読み出し方法を説明する。
【００２８】
図４を参照すると、本発明による読み出し動作は、初期設定区間（ｉｎｉｔｉａｌ）、プリチャージ区間（ｐｒｅｃｈａｒｇｅ）、ディベロップ＆感知区間（ｄｅｖｅｌｏｐ＆ｓｅｎｓｅ）及び回復区間（ｒｅｃｏｖｅｒｙ）を通して行われる。
【００２９】
初期設定区間では、プリチャージ区間に先立って、各信号ＳＳＬ、ＷＬｋ、ｏｔｈｅｒ  ＷＬ、ＧＳＬ、ＣＳＬ、ＢＬの電圧が一定のレベルにセット（ｓｅｔｔｉｎｇ）される。ここで、ｋ番目ワードラインＷＬｋは、選択されたトランジスタのコントロールゲートに連結される。プリチャージ区間では、ビットラインＢＬが一定の大きさの電圧を有するように充電される。ディベロップ＆感知区間では、ストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴが導通され、メモリセルストリングを通して電流が流れるかどうかが感知される。電流が流れるかどうかによってメモリセルに格納されたデータが決まる。回復区間では、次の読み出し動作のために各端子の電圧が初期状態（ｄｅｆａｕｌｔ  ｌｅｖｅｌ）電位に初期化される。
【００３０】
以下では、説明の便宜のために選択されたメモリセルがプログラムされた状態であると仮定する。ここで、選択されたメモリセルとは、読み出そうとするメモリセルを意味する。従って、選択されたメモリセルのコントロールゲートに選択電圧Ｖｓｅｌｅｃｔを印加すると、メモリセルはターンオン（ｔｕｒｎ−ｏｎ）されない。選択電圧Ｖｓｅｌｅｃｔはプログラムされたメモリセルのしきい値電圧分布とプログラムされていないメモリセルのしきい値電圧分布との間の値を有する。そして便宜上、選択されたメモリセルはメモリセルストリングの中間部分（ＷＬｋに連結）に位置すると仮定する。
【００３１】
上記の仮定とは異なり、選択ワードラインＷＬｋに連結されたメモリセルはプログラムされていない状態であり得る。そして、選択されたメモリセルはメモリセルストリングの端部に位置することができる。しかし、この場合にも本発明の思想は維持され、付随的な相違点（ｍｉｎｏｒ  ｄｉｆｆｅｒｅｎｃｅ）だけが発生する。
【００３２】
また図４を参照すると、初期設定区間及びプリチャージ区間の間、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとに接地ＧＮＤ電圧が印加されるので、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとはターンオフ（ｔｕｒｎ−ｏｆｆ）される。そして、選択されたメモリセルがプログラムされた状態であるので、選択されたメモリセルはターンオフされる。従って、ストリング選択トランジスタＳＳＴと選択メモリセルの間のチャネルがフローティング（ｆｌｏａｔｉｎｇ）される。そして、選択されたメモリセルと接地選択トランジスタＧＳＴとの間のチャネルもフローティングされる。これは、図５に図示されている。
【００３３】
フローティングされたチャネルの電位は、非選択ワードラインに印加される電圧Ｖｒｅａｄによって上昇するが、この現象はチャネルブースト（ｃｈａｎｎｅｌ  ｂｏｏｓｔｉｎｇ）と呼ばれる。もし、ブーストされたチャネルの電位がビットラインＢＬ電位より相当高かったら、ストリング選択トランジスタＳＳＴを介してビットラインにリーク電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）が流れる虞がある。リーク電流はストリング選択トランジスタＳＳＴに隣接する非選択されたメモリセルトランジスタがホットエレクトロン注入によってプログラムされるようにする。または、接地選択トランジスタＧＳＴを介して共通ソースラインＣＳＬにリーク電流が流れて、接地選択トランジスタＧＳＴに隣接するメモリセルトランジスタがプログラムされる虞がある。または、選択されたトランジスタを介して隣接するチャネルにリーク電流が流れて、選択されたトランジスタに隣接するメモリセルトランジスタがプログラムされる虞がある。フラッシュメモリ装置の信頼度向上のために、このような現象を回避する必要がある。
【００３４】
本発明による第１実施の形態では、初期設定区間及びプリチャージ区間の間、非選択されたワードラインに一般的な読み出し電圧Ｖｒｅａｄより低い電圧Ｖｒｅａｄ１が印加されるので、チャネルのブーストレベルが低くなる（ｌｏｗ  ｂｏｏｓｔｉｎｇ）。低いブーストレベルはホットエレクトロン注入を発生させない。従って、読み出しディスターブが防止される。本実施の形態では、非選択されたワードラインに読み出し電圧Ｖｒｅａｄより低い電圧が１回印加されたが、読み出し電圧Ｖｒｅａｄより低い電圧から読み出し電圧Ｖｒｅａｄまで段階的に増加しながら数回印加することもできる。
【００３５】
プリチャージ区間では、読み出し動作のためにビットラインが一定電位に充電される。プリチャージが終了した後、ディベロップ＆感知区間では非選択されたワードラインに一般的な読み出し電圧Ｖｒｅａｄが印加されて、選択メモリセルがプログラムされたかどうかが感知される。
【００３６】
要約すると、初期設定区間及びプリチャージ区間の間、非選択されたワードラインに一般的な読み出し電圧Ｖｒｅａｄより低い電圧Ｖｒｅａｄ１を印加することで、フローティングされたチャネルのブーストレベルが低くなる。従って、ブーストされたチャネルとビットラインまたはブーストされたチャネルと共通ソースラインの間の電圧差が小さくなる。これは、ビットラインまたは共通ソースラインに流れるリーク電流を抑制する。結局、ホットエレクトロン注入による読み出しディスターブが発生しない。
【００３７】
図６は、本発明の第２実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。そして、図７は、図６のタイミング図のバイアス条件によるメモリセルストリングを示す図である。以下では、図６及び７を参照して本発明による不揮発性メモリ装置の読み出し方法を説明する。
【００３８】
初期設定区間の間、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとにそれぞれ読み出し電圧Ｖｒｅａｄが印加される。それにより、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとはターンオンされる。従って、チャネルはストリング選択トランジスタＳＳＴを介してビットラインＢＬと連結される。そして、チャネルは接地選択トランジスタＧＳＴを介して共通ソースラインＣＳＬと連結される。これは、ブーストされたチャネル電圧がビットラインＢＬまたは共通ソースラインＣＳＬを通してディスチャージされることを意味する。従って、チャネルのブーストによる電位上昇を抑制することができる。
【００３９】
プリチャージ区間の間、ストリング選択ラインＳＳＬに読み出し電圧Ｖｒｅａｄが印加されるので、ストリング選択トランジスタＳＳＴはターンオンされる。接地選択ラインＧＳＬには接地電位（０Ｖ）が印加されるので、接地選択トランジスタＧＳＴはターンオフされる。そして、選択されたメモリセルがプログラム状態であるので、選択メモリセルはターンオフされる。従って、選択トランジスタの上側のチャネルはビットラインを介してプリチャージされる。そして、選択メモリセルと接地選択トランジスタとの間のチャネルはフローティングされる。しかし、選択メモリセルと接地選択トランジスタとの間のチャネルは初期設定区間で既にディスチャージされたので、ホットエレクトロン注入現象が発生しない。従って、読み出しディスターブが防止される。
【００４０】
プリチャージが終了した後、ディベロップ＆感知区間では非選択ワードラインｏｔｈｅｒ  ＷＬに読み出し電圧Ｖｒｅａｄが印加されて、選択メモリセルがプログラムされたかどうかが感知される。
【００４１】
要約すると、初期設定区間で、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴの両方をターンオンすることで、非選択ワードラインによってブーストされたチャネル電圧をビットライン及び共通ソースラインＣＳＬを介してディスチャージする。従って、チャネル電圧が低くなるので、リーク電流による読み出しディスターブを防止することができる。
【００４２】
図８は、本発明の第３実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。そして、図９は、図８のタイミング図のバイアス条件によるメモリセルストリングを示す図である。以下では、図８及び９を参照して本発明による不揮発性メモリ装置の読み出し方法を説明する。
【００４３】
初期設定区間の間、ストリング選択ラインＳＳＬに接地電圧（０Ｖ）が印加されるので、ストリング選択トランジスタＳＳＴはターンオフ（ｔｕｒｎ−ｏｆｆ）される。これは、メモリセルストリングがビットラインＢＬと隔離（ｉｓｏｌａｔｉｏｎ）されることを意味する。接地選択ラインＧＳＬには読み出し電圧Ｖｒｅａｄが印加されるので、接地選択トランジスタＧＳＴはターンオン（ｔｕｒｎ−ｏｎ）される。そして、選択ワードラインＷＬｋには選択電圧Ｖｓｅｌｅｃｔより高い読み出し電圧Ｖｒｅａｄが印加されるので、選択メモリセルはプログラムされたかどうかにかかわらずターンオンされる。従って、チャネルは接地選択トランジスタＧＳＴを介して共通ソースラインＣＳＬに連結される。共通ソースラインＣＳＬの電位は接地レベル（０Ｖ）を有するので、チャネルの電位が共通ソースラインＣＳＬにディスチャージされる。
【００４４】
プリチャージ区間の間、選択されたワードラインＷＬｋの電圧は接地レベル（０Ｖ）に低くなる。従って、プログラムされたメモリセルはターンオフされる。この場合、ストリング及び接地選択トランジスタＳＳＴ、ＧＳＴと選択メモリセルの間のチャネルがフローティングされるが、チャネルが初期設定区間の間に既にディスチャージされたので、リーク電流が発生しない。結局、読み出しディスターブを防止することができる。
【００４５】
プリチャージが終了した後、ディベロップ＆感知区間では、選択されたワードラインＷＬｋに選択電圧Ｖｓｅｌｅｃｔが印加されて、選択メモリセルがプログラムされたかどうかが感知される。
要約すると、プリチャージ区間の間、ストリング選択トランジスタＳＳＴをターンオフし、全てのワードラインと接地選択ラインＧＳＬに読み出し電圧Ｖｒｅａｄを印加して、チャネル電位を共通ソースラインＣＳＬにディスチャージさせる。従って、チャネル電圧の上昇による読み出しディスターブを防止することができる。
【００４６】
図１０は、本発明の第４実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。そして、図１１は、図１０のタイミング図のバイアス条件によるＮＡＮＤストリングを示す図である。以下では、図１０及び１１を参照して本発明による不揮発性メモリ装置の読み出し方法を説明する。
【００４７】
初期設定区間の間、ストリング選択ラインＳＳＬに読み出し電圧Ｖｒｅａｄが印加されるので、ストリング選択トランジスタＳＳＴはターンオンされる。これは、メモリセルストリングがビットラインＢＬに連結されることを意味する。接地選択ラインＧＳＬに接地電圧（０Ｖ）が印加されるので、接地選択トランジスタＧＳＴはターンオフされる。そして、選択ワードラインＷＬｋには選択電圧Ｖｓｅｌｅｃｔが印加されるので、プログラムされた選択メモリセルはターンオフされる。従って、選択メモリセルと接地選択トランジスタＧＳＴとの間のチャネルがフローティングされる。フローティングされたチャネルは読み出し電圧Ｖｒｅａｄによってブーストされる。
【００４８】
一方、共通ソースラインＣＳＬに接地電位（０Ｖ）より高い電圧Ｖｒｅａｄ２が印加される。これは、接地選択トランジスタＧＳＴのドレインとソース との間の電位差を減少させる。従って、フローティングされたチャネルから接地選択トランジスタＧＳＴを介する電流リークが防止される。結局、読み出しディスターブを抑制することができる。
要約すると、接地選択ラインＧＳＬの上側と下側の電位差を減少させるために、初期設定区間及びプリチャージ区間の間、共通ソースラインＣＳＬに所定の電圧Ｖｒｅａｄ２を印加する。従って、リーク電流による読み出しディスターブを防止することができる。
【００４９】
図１２は、本発明の第５実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。そして、図１３は、図１２のタイミング図のバイアス条件によるＮＡＮＤストリングを示す図である。以下では、図１２及び１３を参照して本発明による不揮発性メモリ装置の読み出し方法を説明する。
【００５０】
初期設定区間及びプリチャージ区間の間、非選択されたワードラインに一般的な読み出し電圧Ｖｒｅａｄより低い電圧Ｖｒｅａｄ１が印加されるので、チャネルのブーストレベルが低くなる。本実施の形態では、非選択されたワードラインに読み出し電圧Ｖｒｅａｄより低い電圧が１回印加されたが、読み出し電圧Ｖｒｅａｄより低い電圧から読み出し電圧Ｖｒｅａｄまで段階的に増加しながら数回印加することもできる。
【００５１】
また、共通ソースラインＣＳＬに接地電位（０Ｖ）より高い電圧Ｖｒｅａｄ２が印加される。これは、接地選択トランジスタＧＳＴのドレインとソースとの間の電位差を減少させる。従って、フローティングされたチャネルから接地選択トランジスタＧＳＴを介する電流リークが防止される。結局、読み出しディスターブを抑制することができる。
【００５２】
上述したように、バイアス条件を変化させることで読み出しディスターブを防止することができる。ここには五つの実施の形態だけが図示されているが、類似する方法でバイアス条件が変化した追加的な実施の形態が存在することは自明である。
【００５３】
図１４は、本発明によるフラッシュメモリを含むコンピューティングシステムを概略的に示すブロック図である。
図１４を参照すると、本発明によるコンピューティングシステム３００は、プロセッサ３１０、コントローラ３２０、入力装置３３０、出力装置３４０及びフラッシュメモリ３５０を含む。図において、実線はデータの流れを示し、点線は制御の流れを示す。
【００５４】
本発明によるコンピューティングシステム３００は、入力装置３３０（例えば、キーボード、カメラなど）を介して外部からデータを受信する。入力されたデータは、ユーザによる命令やカメラなどによる映像データなどのマルチメディアデータであり得る。入力されたデータはフラッシュメモリ３５０に格納される。
【００５５】
コントローラ３２０は、フラッシュメモリ３５０に格納された命令に応じて各構成要素を制御する。プロセッサ３１０は、コントローラ３２０による制御に応じてプロセスを処理する。処理結果はフラッシュメモリ３５０に格納される。出力装置３４０は、コントローラ３２０による制御に応じてフラッシュメモリ３５０に格納されたデータを出力する。出力装置３４０は、フラッシュメモリ３５０に格納されたデータを人間が感知可能な形態で出力する。例えば、出力装置３５０はディスプレイまたはスピーカなどを含む。
【００５６】
フラッシュメモリ３５０は、図２に図示されたものと実質的に同様に構成されるであろう。フラッシュメモリ３５０には、プロセッサ３１０によって処理されるか処理されるはずのＮ−ビットデータ（Ｎは１またはそれより大きい整数）がコントローラ３２０の制御によって格納される。
【００５７】
フラッシュメモリ３５０及び／またはコントローラ３２０は様々な形態のパッケージを利用して実装することができる。例えば、フラッシュメモリ３５０及び／またはコントローラ３２０は、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ：Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ：Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、プラスチック鉛添加チップキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ）、チップオンボード（ＣＯＢ：Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）、セラミックデュアルイン‐ラインパッケージ（ＣＥＲＤＩＰ：Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、プラスチックメトリッククワッドフラットパック（ＰＭＱＦＰ：Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ）、薄型クワッドフラットパック（ＴＱＦＰ：Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ）、スモールアウトライン集積回路（ＳＯＩＣ：Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（ＴＳＯＰ：Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ウエハレベル製造されたパッケージ（ＷＦＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ウエハレベル処理されたスタックパッケージ（ＷＳＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる
【００５８】
図面には図示されていないが、コンピューティングシステム３００の動作に必要な電源を供給するための電源供給部が要求されることは、当分野の通常の知識を習得した者に自明である。そして、コンピューティングシステム３００がモバイル装置である場合、コンピューティングシステム３００の動作電圧を供給するためのバッテリ（図示せず）が追加的に提供されるであろう。フラッシュメモリ３５０の信頼度が向上するにつれ、コンピューティングシステム３００の信頼度も比例して向上するであろう。
【００５９】
また、本発明によるフラッシュメモリ装置はＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）にも適用することができる。最近、ハードディスクドライブ（ＨＤＤ）を取り替えると予想されるＳＳＤ製品が次世代メモリ市場で脚光を浴びている。ＳＳＤは機械的に動くＨＤＤに比べて速度が早く、外部衝撃に強くて、消費電力も低いという長所を有する。
【００６０】
以上、本発明の詳細な説明では具体的な実施の形態について説明したが、本発明の範囲から逸脱しない限度内で様々に変更することができる。従って、本発明の範囲は、上述の実施の形態に限られて決まるべきではなく、添付の特許請求の範囲だけでなく本発明の特許請求の範囲と均等なものによって決まるべきである。
【図面の簡単な説明】
【００６１】
【図１】一般的なフラッシュメモリセルの断面図である。
【図２】本発明による不揮発性メモリ装置を示すブロック図である。
【図３】図２に図示されたメモリセルアレイを詳細に示す図である。
【図４】本発明の第１実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。
【図５】図４のタイミング図のバイアス条件によるメモリセルストリングを示す図である。
【図６】本発明の第２実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。
【図７】図６のタイミング図のバイアス条件によるメモリセルストリングを示す図である。
【図８】本発明の第３実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。
【図９】図８のタイミング図のバイアス条件によるメモリセルストリングを示す図である。
【図１０】本発明の第４実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。
【図１１】図１０のタイミング図のバイアス条件によるメモリセルストリングを示す図である。
【図１２】本発明の第５実施の形態による不揮発性メモリ装置の読み出し方法を示すタイミング図である。
【図１３】図１２のタイミング図のバイアス条件によるメモリセルストリングを示す図である。
【図１４】本発明によるフラッシュメモリを含むコンピューティングシステムを概略的に示すブロック図である。
【符号の説明】
【００６２】
２１０  メモリセルアレイ
２２０  コントローラ
２３０  電圧発生器
２４０  行デコーダ
２５０  ページバッファ
２６０  列デコーダ
【図１】
0005412064.tif 000002
【図２】
0005412064.tif 000003
【図３】
0005412064.tif 000004
【図４】
0005412064.tif 000005
【図５】
0005412064.tif 000006
【図６】
0005412064.tif 000007
【図７】
0005412064.tif 000008
【図８】
0005412064.tif 000009
【図９】
0005412064.tif 000010
【図１０】
0005412064.tif 000011
【図１１】
0005412064.tif 000012
【図１２】
0005412064.tif 000013
【図１３】
0005412064.tif 000014
【図１４】
0005412064.tif 000015