(57)【特許請求の範囲】
【請求項１】
スピントランスファートルクによって反転する磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子が、半導体基板上に配置されたメモリセルアレイ領域と、
スピントランスファートルクによって反転する磁化方向に応じて抵抗値が変化可能な複数の抵抗用ＭＴＪ素子が、前記半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された抵抗素子領域と、を備え、
前記半導体基板の上面に平行な前記抵抗用ＭＴＪ素子の第１の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用ＭＴＪ素子の第２の断面の面積よりも、大きい
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数の抵抗用ＭＴＪ素子のうち前記第１の方向で隣接する第１および第２の抵抗用ＭＴＪ素子は、電気的に直列に接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および第２の抵抗用ＭＴＪ素子は、下部電極、前記下部電極に電気的に接続されたビット線コンタクト配線、または、前記ビット線コンタクト配線に電気的に接続され半導体基板に形成されたアクティブエリア、の何れかを介して、電気的に直列に接続されている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の抵抗用ＭＴＪ素子と、前記第２の抵抗用ＭＴＪ素子に前記第１または第２の方向で隣接する第３の抵抗用ＭＴＪ素子とは、上部電極により電気的に接続されている
ことを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記第１の抵抗用ＭＴＪ素子と前記第２の抵抗用ＭＴＪ素子との間の第１の距離は、複数の記憶用ＭＴＪ素子のうち隣接する２つの記憶用ＭＴＪ素子間の基準距離よりも、短い
ことを特徴とする請求項２ないし４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１の距離は、前記第２の抵抗用ＭＴＪ素子と前記第３の抵抗用ＭＴＪ素子との間の第２の距離よりも短い
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記複数の抵抗用ＭＴＪ素子のうち前記第１の方向で隣接する第１および第２の抵抗用ＭＴＪ素子は、電気的に並列に接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記第１の抵抗用ＭＴＪ素子と前記第２の抵抗用ＭＴＪ素子とは、前記半導体基板に形成されたアクティブエリア、前記アクティブエリア上に形成されたビット線コンタクト配線、または、前記ビット線コンタクト配線に接続された下部電極の何れかを介して、電気的に接続されている
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第１の抵抗用ＭＴＪ素子と前記第２の抵抗用ＭＴＪ素子とは、上部電極により電気的に接続されている
ことを特徴とする請求項７又は８に記載の半導体記憶装置。
【請求項１０】
抵抗素子領域において、半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置され、スピントランスファートルクによって反転する磁化方向に応じて抵抗値が変化可能な複数の抵抗用ＭＴＪ素子を形成する半導体記憶装置の製造方法であって、
前記半導体基板上に、下部電極となる第１の導電体層、ＭＴＪ素子となる第１の強磁性層、バリア層、および第２の強磁性層、導電性を有する金属ハードマスク層の順に成膜し、
前記抵抗用ＭＴＪ素子を形成する領域上に選択的に形成されたマスク膜をマスクとして、前記金属ハードマスク層を選択的にエッチングし、
エッチングされた前記金属ハードマスク層をマスクとして、イオンビームの入射角が前記半導体基板の上面の垂線に対して傾いたＩＢＥ法により、前記第２の強磁性層、前記バリア層、前記第１の強磁性層をエッチングして抵抗用ＭＴＪ素子を形成し且つ前記第１の導電体層を選択的にエッチングして下部電極を形成し、
前記半導体基板上に、エッチングされた前記第１の導電体層、前記第１の強磁性層、前記バリア層、および前記第２の強磁性層を埋め込み且つ少なくとも前記金属ハードマスク層の上部が露出するように、埋め込み絶縁膜を形成し、
露出した前記金属ハードマスク層の上部と電気的に接続される上部電極を形成すること、を備え、
前記複数の抵抗用ＭＴＪ素子のうち前記第１の方向に隣接する第１および第２の抵抗用ＭＴＪ素子間の第１の距離は、メモリセルアレイ領域に配置され、スピントランスファートルクによって反転する磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子のうち隣接する２つの記憶用ＭＴＪ素子間の基準距離よりも、短い
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＲＡＭ等の半導体記憶装置では、回路設計において抵抗素子を必要とする。
【０００３】
例えば、通常のメモリセルアレイのアクティブエリアやゲート配線を使用した引き回し抵抗素子は、シート抵抗が低く、寄生容量が大きく、または、温度特性が悪くなる。このような理由より、該抵抗素子は、回路設計上、規格外になることが多い。
【０００４】
したがって、所望のシート抵抗や温度特性等を有した抵抗素子を新規に開発する必要がある。
【０００５】
これにより、開発期間が長期化し、また、新規プロセス追加による工程コストが増大してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５９３５６
【発明の概要】
【発明が解決しようとする課題】
【０００７】
製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることが可能な半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施例に従った半導体記憶装置は、磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子が、半導体基板上に配置されたメモリセルアレイ領域を備える。半導体記憶装置は、複数の抵抗用ＭＴＪ素子が、前記半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された抵抗素子領域を備える。前記半導体基板の上面に平行な前記抵抗用ＭＴＪ素子の第１の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用ＭＴＪ素子の第２の断面の面積よりも、大きい。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１に係る半導体記憶装置１００の構成を示すブロック図である。
【図２】図２は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの一例を示す平面図である。
【図３】図３は、図２のＡ−Ａ線に沿った断面の一例を示す断面図である。
【図４】図４は、図１に示す半導体記憶装置１００のメモリセルアレイ領域１００ａのレイアウトの一例を示す平面図である。
【図５】図５は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの電流電圧特性の一例を示す図である。
【図６】図６は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの温度特性の一例を示す図である。
【図７】図７は、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。
【図８】図８は、図７に続く、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。
【図９】図９は、図８に続く、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。
【図１０】図１０は、図９に続く、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の工程の一例を示す断面図である。
【図１１】図１１は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの他の例を示す平面図である。
【図１２】図１２は、図１１のＡ−Ａ線に沿った断面の一例を示す断面図である。
【図１３】図１３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトのさらに他の例を示す平面図である。
【図１４】図１４は、図１３のＡ−Ａ線に沿った断面の一例を示す断面図である。
【図１５】図１５は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。
【図１６】図１６は、図１５のＢ−Ｂ線に沿った断面の一例を示す断面図である。
【図１７】図１７は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【図１８】図１８は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【図１９】図１９は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【図２０】図２０は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。
【図２１】図２１は、図２０のＢ−Ｂ線に沿った断面の一例を示す断面図である。
【図２２】図２２は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【図２３】図２３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【図２４】図２４は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂのレイアウトの一例を示す平面図である。
【図２５】図２５は、図２４のＢ−Ｂ線に沿った断面の一例を示す断面図である。
【図２６】図２６は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトのさらに他の例を示す平面図である。
【図２７】図２７は、図２６のＢ−Ｂ線に沿った断面の一例を示す断面図である。
【図２８】図２８は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、各実施例について、図面に基づいて説明する。なお、以下の実施例では、半導体記憶装置として、磁化方向に応じて抵抗値が変化するＭＴＪ素子を有するＭＲＡＭを例に、説明する。また、以下の実施例では、垂直磁化型のＭＴＪ素子に適用した場合について説明するが、平面磁化型のＭＴＪ素子についても同様に適用可能である。
【実施例１】
【００１１】
図１は、実施例１に係る半導体記憶装置１００の構成を示すブロック図である。また、図２は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの一例を示す平面図である。また、図３は、図２のＡ−Ａ線に沿った断面の一例を示す断面図である。また、図４は、図１に示す半導体記憶装置１００のメモリセルアレイ領域１００ａのレイアウトの一例を示す平面図である。なお、各図では、簡単のため、層間絶縁膜、ＣＭＯＳ基板回路、上部配線等の図示を省略している。
【００１２】
図１に示すように、半導体記憶装置１００は、メモリセルアレイ領域１００ａと、抵抗素子領域１００ｂと、論理回路領域１００ｃと、を備える。なお、図１において、各領域は、各１つの領域として表されているが、２つ以上に分かれて配置されている場合もある。
【００１３】
論理回路領域１００ｃには、例えば、記憶用ＭＴＪ素子Ｍｍを含むメモリセルの動作等を制御する制御回路、該メモリセルに接続されたビット線やワード線に接続されたドライバ、センスアンプ等の論理回路が配置されている。
【００１４】
また、メモリセルアレイ領域１００ａは、磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ（Ｍａｇｅｎｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子Ｍｍが、半導体基板１上に第１の方向Ｘおよびこの第１の方向Ｘに垂直な第２の方向Ｙに沿ってマトリクス状に配置されている（図４）。
【００１５】
なお、これらの複数の記憶用ＭＴＪ素子Ｍｍは、第１の方向Ｘおよび第２の方向Ｙに沿って千鳥状に配置されていてもよい。
【００１６】
また、抵抗素子領域１００ｂは、磁化方向に応じて抵抗値が変化可能な複数の抵抗用ＭＴＪ素子Ｍｒ（Ｍｒ１ａ、Ｍｒ１ｂ、Ｍｒ２ａ〜Ｍｒ２ｃ、Ｍｒ３ａ、Ｍｒ３ｂ、Ｍｒ４）が、半導体基板１上に第１の方向Ｘおよび第２の方向Ｙに沿ってマトリクス状に配置されている（図２）。
【００１７】
なお、図２では、一例として、第１の方向Ｘに５個の抵抗用ＭＴＪ素子Ｍｒが配列され、第２の方向Ｙに３個の抵抗用ＭＴＪ素子Ｍｒが配列されている場合を図示しているが、その他、第１の方向Ｘおよび第２の方向Ｙに沿って複数の抵抗用ＭＴＪ素子Ｍｒが配置されていてもよい。
【００１８】
また、これらの複数の抵抗用ＭＴＪ素子Ｍｒは、第１の方向Ｘおよび第２の方向Ｙに沿って千鳥状に配置されていてもよい。
【００１９】
また、これらの複数の抵抗用ＭＴＪ素子Ｍｒは、通常使用される範囲で通電しても磁化反転しない（すなわち、抵抗値が変化しない）ように、印加される電圧の範囲が設定される。
【００２０】
また、以下、抵抗素子領域１００ｂの抵抗用ＭＴＪ素子を一般的に示す場合は、必要に応じて、抵抗用ＭＴＪ素子Ｍｒと表記することがある。
【００２１】
ここで、図３に示すように、各抵抗用ＭＴＪ素子Ｍｒは、第１の強磁性層４、バリア層５、第２の強磁性層６の少なくとも３層構造を有しており、下部電極３上に形成されている。この各抵抗用ＭＴＪ素子Ｍｒは、埋め込み絶縁膜１３により埋め込まれている。なお、記憶用ＭＴＪ素子Ｍｍの構成も同様である。
【００２２】
第１および第２の強磁性層４、６のうち、磁化方向が固定されている方が固定層であり、外部磁場あるいはスピントランスファートルクによって磁化方向が反転する方が自由層である。
【００２３】
すなわち、第１および第２強磁性層のうちどちらか一方は固定層で、他方は自由層である。このように、実施形態では、ＭＴＪ素子は上記３層構造を有する場合について説明しているが、３層構造に限定されるのではなく、その趣旨を逸脱しない範囲で種々に変形することが可能である。
【００２４】
なお、該自由層は、例えば、コバルト、鉄、ニッケル、ホウ素、白金、パラジウム、テルビニウム、タンタル、タングステン、イリジウム、ルテニウム等の金属、あるいはこれらの合金やその積層膜で形成される。
【００２５】
また、該バリア層は、例えば、アルミナ、酸化マグネシウム等の金属酸化膜で形成される。
【００２６】
また、下部電極３は、例えば、チタン、タンタル、タングステン、銅等あるいはそれらの窒化膜等で形成される。
【００２７】
また、図２に示すように、複数の抵抗用ＭＴＪ素子Ｍｒのうち第１の方向Ｘで隣接する２つの第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）は、下部電極３を介して、電気的に直列に接続されている。
【００２８】
すなわち、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）の第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）の第１の強磁性層４とが、下部電極３により電気的に接続されている。
【００２９】
さらに、第２の抵抗用ＭＴＪ素子Ｍｒ２ａと、この第２の抵抗用ＭＴＪ素子Ｍｒ２ａに第１の方向Ｘで隣接する第１の抵抗用ＭＴＪ素子Ｍｒ１ｂとは、上部電極８により電気的に接続されている。
【００３０】
すなわち、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６と、第１の抵抗用ＭＴＪ素子Ｍｒ１ｂの第２の磁性層６が、上部電極８により電気的に接続されている。
【００３１】
また、第２の抵抗用ＭＴＪ素子Ｍｒ２ｂと、この第２の抵抗用ＭＴＪ素子Ｍｒ２ａに第２の方向Ｙで隣接する第３の抵抗用ＭＴＪ素子Ｍｒ３ｂとは、上部電極８により電気的に接続されている。
【００３２】
すなわち、第２の抵抗用ＭＴＪ素子Ｍｒ２ｂの第２の強磁性層６と、第３の抵抗用ＭＴＪ素子Ｍｒ３ｂの第２の強磁性層６とが、上部電極８により電気的に接続されている。
【００３３】
また、図２、図４に示すように、複数の抵抗用ＭＴＪ素子Ｍｒの第１の断面および複数の記憶用ＭＴＪ素子Ｍｍの第２の断面は、略矩形の形状を有する。特に、該第１の断面は、略長方形であり、該第２の断面は、略正方形である。
【００３４】
そして、該第１の断面の第１の方向Ｘの辺の長さｄｘは、該第２の断面の第１の方向Ｘの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、長い。例えば、辺の長さｄｘは、辺の長さｄｕの２倍である。
【００３５】
すなわち、半導体基板１の上面に平行な抵抗用ＭＴＪ素子Ｍｒの該第１の断面の面積（ｄｘ×ｄｙ）は、半導体基板１の上面に平行な記憶用ＭＴＪ素子Ｍｍの該第２の断面の面積（ｄｘ×ｄｙ）よりも、大きい。
【００３６】
これにより、後述のように、抵抗用ＭＴＪ素子Ｍｒの熱擾乱耐性を高めて、抵抗用ＭＴＪ素子Ｍｒを磁化反転させないようにすることができる。
【００３７】
また、図２、図４に示すように、例えば、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）と第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）との間の第１の距離ｄ１は、複数の記憶用ＭＴＪ素子Ｍｍのうち隣接する２つの記憶用ＭＴＪ素子Ｍｍ間の基準距離ｄａよりも、短い。この第１の距離ｄ１は、例えば、半導体記憶装置１００の製造プロセスの最小加工寸法Ｆと同程度であり、基準距離ｄａの２分の１程度である。
【００３８】
また、第１の距離ｄ１は、上部電極８により電気的に直列に接続される第２のＭＴＪ素子Ｍｒ２ａと第１の抵抗用ＭＴＪ素子Ｍｒ１ｂとの間の第２の距離ｄ２よりも、短い。第１の距離ｄ１は、例えば、第２の距離ｄ２の２分の１程度である。
【００３９】
また、第１の距離ｄ１は、電気的に接続されない第２の方向Ｙに隣接する抵抗用ＭＴＪ素子Ｍｒ２ａ、Ｍｒ３ａ間の第３の距離ｄ３よりも、短い。第１の距離ｄ１は、例えば、第３の距離ｄ３の３分の２程度である。
【００４０】
以上のレイアウトにより、後述のＩＢＥ（Ｉｏｎ  Ｂｅａｍ  Ｅｔｃｈｉｎｇ）を用いたエッチング時に、第１の方向Ｘに隣接する第１、第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）間に下部電極３が残存するように、選択的にエッチングすることができる。
【００４１】
ここで、以上のような構成を有する抵抗用ＭＴＪ素子Ｍｒの物理的特性について説明する。
【００４２】
一般的に、回路素子のスペックは、例えば、シート抵抗ρｓ＞１００Ω／□、抵抗素子の温度特性＜０．１％／K、プロセスバラツキ３σ＜１０％等で抵抗素子の全ての揺らぎは＜２０％であることが望ましい。
【００４３】
既述のように、本実施例において、抵抗用ＭＴＪ素子Ｍｒは、記憶用ＭＴＪ素子Ｍｍと比較して、面積を大きくする。抵抗用ＭＴＪ素子Ｍｒと記憶用ＭＴＪ素子Ｍｍとは、ＭＴＪ膜の構成は同一であるので、面積に反比例して抵抗値は低減する。
【００４４】
そして、ＭＴＪ素子を抵抗素子として機能させる場合、その抵抗値が“０”／“１”反転することは望ましくない。そこで、抵抗用ＭＴＪ素子Ｍｒの該第１の断面の面積を、例えば、記憶用ＭＴＪ素子Ｍｍの２倍以上にすることにより、熱擾乱耐性を高めて、磁化反転させないようにすることができる。
【００４５】
ここで、図５は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの電流電圧特性の一例を示す図である。また、図６は、実施例１に係る半導体記憶装置１００の抵抗用ＭＴＪ素子Ｍｒの温度特性の一例を示す図である。
【００４６】
なお、図５、図６における抵抗用ＭＴＪ素子Ｍｒは、その断面積（サイズ）は８０ｎｍ×１２０ｎｍであり、その抵抗値は６．２ｋΩである。また、図５、図６において、抵抗用ＭＴＪ素子Ｍｒは“０”状態（自由層と固定層の磁化方向が平行の状態）である。
【００４７】
図５に示すように、抵抗用ＭＴＪ素子は、従来の抵抗素子より良好な線形性を持っている。抵抗用ＭＴＪ素子Ｍｒは、“０”状態、すなわち自由層と固定層の磁化方向が平行である方が、“１”状態、すなわち磁化方向が反平行状態と比較し、電流の線形性がよい。このため、抵抗用ＭＴＪ素子は、“０”状態で使うことが望ましい。
【００４８】
また、図６に示すように、抵抗用ＭＴＪ素子Ｍｒは、良好な温度特性（０．９８９５Ω／Ｋ）を持ち、温度昇降に対して抵抗値の変動が少ない。この温度特性は、０．０１％／Ｋに相当し、従来の抵抗素子の１０分の１程度であり、非常に良好である。
【００４９】
なお、図示していないが、抵抗用ＭＴＪ素子Ｍｒの“１”状態の温度特性は、“０”状態の温度特性と比較し１０倍程度、抵抗の温度変化がある。
【００５０】
このため、抵抗用ＭＴＪ素子Ｍｒは、“０”状態、すなわち自由層と固定層の磁化方向が平行の状態で抵抗素子として機能させるのがより好ましい。
【００５１】
次に、以上のような構成を有する半導体記憶装置１００の製造方法の一例について説明する。
【００５２】
図７ないし図１０は、実施例１の半導体記憶装置１００の抵抗素子領域１００ｂにおける製造方法の各工程の一例を示す断面図である。
【００５３】
先ず、一般的な半導体メモリプロセスと同様に、半導体基板１上に、ソース／ドレイン領域、ゲート領域、ビット線コンタクト配線等（図示せず）を形成するとともに、層間絶縁膜２を成膜する（図７）。
【００５４】
次に、図７に示すように、半導体基板１上に、層間絶縁膜２を介して、下部電極３となる第１の導電体層３ａ、ＭＴＪ素子となる第１の強磁性層４、バリア層５、および第２の強磁性層６、そして、例えば、導電性を有するＴｉＮやＴａ等からなる金属ハードマスク層７、ＳｉＯ２等の絶縁膜からなるハードマスク層９の順に、成膜する。
【００５５】
さらに、ハードマスク層９上にレジスト膜１１を成膜し、リソグラフィー工程により、抵抗用ＭＴＪ素子Ｍｒを形成する領域上にパターンニングする（図７）。
【００５６】
そして、パターニングされたレジスト膜１１をマスクとして、ハードマスク層９、金属ハードマスク層７を選択的にエッチングすることにより、ＭＴＪ膜を加工するためのマスク膜を形成する。
【００５７】
そして、抵抗用ＭＴＪ素子Ｍｒを形成する領域上に選択的に形成された該マスク膜をマスクとして、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により、金属ハードマスク層を選択的にエッチングする。
【００５８】
次に、図８に示すように、エッチングされた金属ハードマスク層７をマスクとして、例えば、イオンビームｅの入射角が半導体基板１の上面の垂線に対して傾いたＩＢＥ（Ｉｏｎ  Ｂｅａｍ  Ｅｔｃｈｉｎｇ）法により、ＭＴＪ膜（第２の強磁性層６、バリア層５、第１の強磁性層４）をエッチングして抵抗用ＭＴＪ素子Ｍｒを形成し且つ第１の導電体層３ａを選択的にエッチングして下部電極３を形成する。
【００５９】
ここで、既述のように、複数の抵抗用ＭＴＪ素子Ｍｒのうち第１の方向Ｘに隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間の第１の距離ｄ１は、メモリセルアレイ領域１００ａにマトリクス状に配置された複数の記憶用ＭＴＪ素子Ｍｍのうち隣接する２つの抵抗用ＭＴＪ素子Ｍｍ間の基準距離ｄａよりも、短い。
【００６０】
したがって、このＩＢＥ法によるエッチングにおいて、金属ハードマスク層７間の距離が短い第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間で、隣接する抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）によりイオンビームｅが遮蔽される。これにより、第１の導電体層３ａのエッチングが途中でストップする。
【００６１】
一方、既述のように、例えば、第２の抵抗用ＭＴＪ素子Ｍｒ２ａとこの第２の抵抗用ＭＴＪ素子Ｍｒ２ａに第１の方向Ｘで隣接する抵抗用ＭＴＪ素子Ｍｒ１ｂとの間の第２の距離ｄ２は、基準距離ｄａと同程度であり、第１の距離ｄ１よりも長い。
【００６２】
したがって、第２の距離ｄ２の間隔で隣接する抵抗用ＭＴＪ素子Ｍｒ２ａ、Ｍｒ１ｂ間において、第１の導電体層３ａは、層間絶縁膜２が露出するまでエッチングされる。
【００６３】
すなわち、狭スペースとなる第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間において、第１の導電体層３ａは、完全にエッチングされずに第１の導電体層３ａが残存し、一方、その他の領域では、第１の導電体層３ａは、層間絶縁膜２が露出するまでエッチングされる。
【００６４】
このように、第１および第２の抵抗用素子Ｍｒ１ａ（Ｍｒ１ｂ）、Ｍｒ２ａ（Ｍｒ２ｂ）間では第１の導電体層３ａが残存するように、ＩＢＥ法により第１の導電体層３ａを選択的にエッチングする。
【００６５】
なお、メモリセルアレイ領域１００ａでは、既述のように、隣接する２つの抵抗用ＭＴＪ素子Ｍｍ間の基準距離ｄａを有しているので、隣接する記憶用ＭＴＪ素子Ｍｍ間において、第１の導電体層は層間絶縁膜２が露出するまでエッチングされる。
【００６６】
これにより、下部電極３の形成において、露光を追加することなく、隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ間で下部電極２を繋げることが可能となる。
【００６７】
なお、これらの抵抗素子領域１００ｂにおける工程は、メモリセルアレイ領域１００ａのメモリセルの形成と同時に実施することにより、製造コストの増加を抑制することができる。
【００６８】
次に、加工された抵抗用ＭＴＪ素子Ｍｒを、例えば、ＳｉＮ、ＡｌＯｘ等からなる保護膜１２で被覆し、その後、例えば、ＳｉＯ２等からなる埋め込み絶縁膜１３で埋め込む。その後、例えば、ＣＭＰ法により金属ハードマスク層７上にあるＳｉＮ等の保護膜１２をストッパとして、埋め込み絶縁膜１３の上部が平坦化される。
【００６９】
次に、図９に示すように、例えば、ＩＢＥ法又はＲＩＥ法により、エッチバックすることで、金属ハードマスク層７の上部を露出させる。
【００７０】
すなわち、上記工程により、半導体基板１上に、エッチングされた、第１の導電体層３ａ（下部電極３）、第１の強磁性層４、バリア層５、および第２の強磁性層６を埋め込み且つ少なくとも金属ハードマスク層７の上部が露出するように、埋め込み絶縁膜１３を形成する。
【００７１】
次に、図１０に示すように、例えば、ＴｉＮ、Ｔａ、Ｗ等を成膜し、その後、リソグラフィー工程によってアイランド状にパターン形成する。これにより、露出した金属ハードマスク層７の上部と電気的に接続される上部電極８を形成する。
【００７２】
これにより、例えば、既述の図２に示すように、第１の方向Ｘで隣接する第２の抵抗用ＭＴＪ素子Ｍｒ２ａと第１の抵抗用ＭＴＪ素子Ｍｒ１ｂが上部電極８により電気的に接続され、第２の方向Ｙで隣接する第２の抵抗用ＭＴＪ素子Ｍｒ２ｂと第３の抵抗用ＭＴＪ素子Ｍｒ３ｂも上部電極８により電気的に接続される。
【００７３】
以上の工程により、抵抗素子領域１００ｂに、複数の抵抗用ＭＴＪ素子Ｍｒが電気的に直列に接続して構成される任意の高い抵抗値を有する抵抗素子を、形成することができる。
【００７４】
さらに、既述のように抵抗用ＭＴＪ素子Ｍｒを電気的に直列に接続する構成により、各抵抗素子の持つ抵抗値は平均化される。すなわち、複数の抵抗用ＭＴＪ素子により構成される抵抗素子間の抵抗値のバラツキを抑制することも可能となる。
【００７５】
その後、シリコン酸化膜等の層間絶縁膜１４を堆積し、配線工程等が実施され、半導体記憶装置１００の製造工程が完了する。
【００７６】
既述のように、半導体記憶装置１００の上記製造方法により、抵抗素子領域において、製造コストの増加を抑制しつつ、直列に電気的に接続された抵抗用ＭＴＪ素子を形成することができる。
【００７７】
以上のように、本実施例１に係る半導体記憶装置およびその製造方法によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
【実施例２】
【００７８】
既述の実施例１では、隣接する抵抗用ＭＴＪ素子が下部電極により電気的に直列に接続された構成の一例について、説明した。
【００７９】
しかし、隣接する抵抗用ＭＴＪ素子が電気的に直列に接続されれば、抵抗素子を形成することはできる。
【００８０】
そこで、本実施例２においては、隣接する抵抗用ＭＴＪ素子がビット線コンタクト配線により電気的に直列に接続された構成の一例について、説明する。
【００８１】
図１１は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトの他の例を示す平面図である。また、図１２は、図１１のＡ−Ａ線に沿った断面の一例を示す断面図である。なお、図１１、１２において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。
【００８２】
図１１、図１２に示すように、例えば、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）は、下部電極３に電気的に接続されたビット線コンタクト配線ＣＢを介して、電気的に直列に接続されている。
【００８３】
なお、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。また、ここでは、ビット線コンタクト配線ＣＢは、半導体基板１に形成されたアクティブエリアＡＡに電気的に接続されている。また、半導体基板１において、隣接するアクティブエリアＡＡ間は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等が形成されており、絶縁されている。
【００８４】
すなわち、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）の第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）の第１の強磁性層４とが、ビット線コンタクト配線ＣＢにより電気的に接続されている。
【００８５】
ここで、既述の実施例１では、ＭＴＪ素子の加工の条件に制約があった。
【００８６】
しかし、図１１、図１２に示すようにＭＴＪの加工において、隣接スペース幅に依らず下部電極３を完全にエッチングする。
【００８７】
これにより、既述のように、本実施例２では、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）と第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）とが、下部電極３に代えて、ビット線コンタクト配線ＣＢにより導通することが可能となる。
【００８８】
なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢの抵抗値が高い場合は、この抵抗値も考慮する必要がある。
【００８９】
なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
【００９０】
以上のように、本実施例２に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
【実施例３】
【００９１】
本実施例３においては、隣接する抵抗用ＭＴＪ素子がアクティブエリアにより電気的に直列に接続された構成の一例について、説明する。
【００９２】
図１３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に直列に接続されたレイアウトのさらに他の例を示す平面図である。また、図１４は、図１３のＡ−Ａ線に沿った断面の一例を示す断面図である。なお、図１３、１４において、図２、図３、図１１、図１２の符号と同じ符号は、実施例１、２と同様の構成を示す。
【００９３】
図１３、図１４に示すように、例えば、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａ（Ｍｒ１ｂ、Ｍｒ２ｂ）は、半導体基板１に形成されたアクティブエリアＡＡを介して、電気的に直列に接続されている。抵抗用ＭＴＪ素子ＭｒとアクティブエリアＡＡとの間は、下部電極３とビット線コンタクト配線ＣＢを介して、電気的に接続されている。
【００９４】
なお、実施例２と同様に、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。また、ここでは、ビット線コンタクト配線ＣＢは、半導体基板１に形成されたアクティブエリアＡＡに電気的に接続されている。また、半導体基板１において、隣接するアクティブエリアＡＡ間は、ＳＴＩ等が形成されており、絶縁されている。
【００９５】
すなわち、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）の第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）の第１の強磁性層４とが、ビット線コンタクト配線ＣＢにより電気的に接続されている。
【００９６】
ここで、既述の実施例１では、ＭＴＪ素子の加工の条件に制約があった。
【００９７】
しかし、図１１、図１２に示すようにＭＴＪの加工において、隣接スペース幅に依らず下部電極３を完全にエッチングする。
【００９８】
これにより、既述のように、本実施例２では、第１の抵抗用ＭＴＪ素子Ｍｒ１ａ（Ｍｒ１ｂ）と第２の抵抗用ＭＴＪ素子Ｍｒ２ａ（Ｍｒ２ｂ）とが、下部電極３に代えて、アクティブエリアＡＡにより導通することが可能となる。
【００９９】
なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢおよびアクティブエリアＡＡの抵抗値が高い場合は、これらの抵抗値も考慮する必要がある。
【０１００】
なお、半導体記憶装置１００のその他の構成は、実施例１、２と同様である。
【０１０１】
以上のように、本実施例３に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
【実施例４】
【０１０２】
既述の実施例１ないし３では、隣接する抵抗用ＭＴＪ素子が電気的に直列に接続された構成の一例について、説明した。
【０１０３】
すなわち、回路抵抗が記憶用ＭＴＪ素子と同程度か高い任意の抵抗値を提供するものである。
【０１０４】
しかし、記憶用ＭＴＪ素子と同程度か低い抵抗体を供給する必要性も回路設計上存在する。
【０１０５】
そこで、本実施例４においては、隣接する抵抗用ＭＴＪ素子が電気的に並列に接続された構成の一例について、説明する。
【０１０６】
図１５は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。また、図１６は、図１５のＢ−Ｂ線に沿った断面の一例を示す断面図である。なお、図１５、１６において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。なお、図１５、図１６において、簡単のため、層間絶縁膜、半導体基板等は、省略されている。
【０１０７】
図１５、図１６に示すように、例えば、複数の抵抗用ＭＴＪ素子のうち前記第１の方向Ｘで隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、下部電極３に電気的に接続されたビット線コンタクト配線ＣＢを介して、電気的に接続され、さらに、上部電極８により電気的に接続されている。
【０１０８】
ここでは、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第１の強磁性層４とが、ビット線コンタクト配線ＣＢにより電気的に接続され、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第２の強磁性層６と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６とが、上部電極８により電気的に接続されている。
【０１０９】
すなわち、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、上部電極８と、ビット線コンタクト配線ＣＢとの間に、電気的に並列に接続されている。
【０１１０】
なお、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。
【０１１１】
なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢの抵抗値が高い場合は、この抵抗値も考慮する必要がある。
【０１１２】
ここで、図１７ないし図１９は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【０１１３】
図１７、図１８に示すように、図１５の例と比較して、さらに多くの抵抗用ＭＴＪ素子Ｍｒを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。
【０１１４】
また、図１９に示すように、上部電極９は必要に応じて分割し、それより上層の配線で並列に接続してもよい。複数の抵抗用ＭＴＪ素子Ｍｒを用いることによりプロセスバラツキ、例えば、サイズバラツキによる抵抗バラツキ等を抑制することが可能となる。
【０１１５】
以上のように、複数の抵抗用ＭＴＪ素子Ｍｒを、上部電極８とビット線コンタクト配線ＣＢとの間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。
【０１１６】
なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
【０１１７】
以上のように、本実施例４に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
【実施例５】
【０１１８】
本実施例５においては、隣接する抵抗用ＭＴＪ素子が電気的に並列に接続された構成の他の例について、説明する。
【０１１９】
図２０は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの一例を示す平面図である。また、図２１は、図２０のＢ−Ｂ線に沿った断面の一例を示す断面図である。なお、図２０、２１において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。
【０１２０】
図２０、図２１に示すように、例えば、複数の抵抗用ＭＴＪ素子のうち前記第１の方向Ｘで隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、下部電極３に電気的に接続されたアクティブエリアＡＡを介して、電気的に接続され、さらに、上部電極８により電気的に接続されている。
【０１２１】
ここでは、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第１の強磁性層４とが、アクティブエリアＡＡにより電気的に接続され、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第２の強磁性層６と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６とが、上部電極８により電気的に接続されている。
【０１２２】
すなわち、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、上部電極８と、アクティブエリアＡＡとの間に、電気的に並列に接続されている。
【０１２３】
なお、隣接するビット線コンタクト配線ＣＢ間は、層間絶縁膜２により絶縁されている。また、ここでは、ビット線コンタクト配線ＣＢは、半導体基板１に形成されたアクティブエリアＡＡに電気的に接続されている。また、半導体基板１において、隣接するアクティブエリアＡＡ間は、ＳＴＩ等が形成されており、絶縁されている。
【０１２４】
なお、この場合、抵抗素子の抵抗値の設計においては、ビット線コンタクト配線ＣＢおよびアクティブエリアＡＡの抵抗値が高い場合は、この抵抗値も考慮する必要がある。
【０１２５】
ここで、図２２および図２３は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【０１２６】
図２２、図２３に示すように、図２０の例と比較して、さらに多くの抵抗用ＭＴＪ素子Ｍｒを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。
【０１２７】
以上のように、複数の抵抗用ＭＴＪ素子Ｍｒを、上部電極８とアクティブエリアＡＡとの間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。
【０１２８】
以上のように、本実施例５に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
【実施例６】
【０１２９】
本実施例６においては、抵抗用ＭＴＪ素子の抵抗値を低減するための構成の一例について、説明する。
【０１３０】
図２４は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂのレイアウトの一例を示す平面図である。また、図２５は、図２４のＢ−Ｂ線に沿った断面の一例を示す断面図である。なお、図２４、２５において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。なお、図２４、図２５において、簡単のため、配線、コンタクト、層間絶縁膜、半導体基板等は、省略されている。
【０１３１】
図２４、図２５に示すように、抵抗用ＭＴＪ素子Ｍｒの第１の断面の第１の方向Ｘの辺の長さｄｘは、該第２の断面の第１の方向Ｘの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、より長く設定する。さらに、該第１の断面の第２の方向Ｙの辺の長さｄｙを、該第２の断面の第２の方向Ｙの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、より長く設定するようにしてもよい。
【０１３２】
これにより、該抵抗素子の抵抗値を低く設計することができる。
【０１３３】
なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
【０１３４】
以上のように、本実施例６に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
【実施例７】
【０１３５】
本実施例７においては、隣接する抵抗用ＭＴＪ素子が電気的に並列に接続された構成のさらに他の例について、説明する。
【０１３６】
図２６は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトのさらに他の例を示す平面図である。また、図２７は、図２６のＢ−Ｂ線に沿った断面の一例を示す断面図である。なお、図２６、２７において、図２、図３の符号と同じ符号は、実施例１と同様の構成を示す。なお、図２６、図２７において、簡単のため、層間絶縁膜、半導体基板等は、省略されている。
【０１３７】
図２６、図２７に示すように、例えば、複数の抵抗用ＭＴＪ素子のうち前記第１の方向Ｘで隣接する第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、下部電極３を介して電気的に接続され、さらに、上部電極８により電気的に接続されている。
【０１３８】
ここでは、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第１の強磁性層４と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第１の強磁性層４とが、下部電極３により電気的に接続され、第１の抵抗用ＭＴＪ素子Ｍｒ１ａの第２の強磁性層６と、第２の抵抗用ＭＴＪ素子Ｍｒ２ａの第２の強磁性層６とが、上部電極８により電気的に接続されている。
【０１３９】
すなわち、第１および第２の抵抗用ＭＴＪ素子Ｍｒ１ａ、Ｍｒ２ａは、上部電極８と、下部電極３との間に、電気的に並列に接続されている。
【０１４０】
なお、実施例１と同様に、ＩＢＥ法により下部電極３が完全にエッチングされないように、例えば、隣接する抵抗用ＭＴＪ素子Ｍｒ間の第１および第２の方向Ｘ、Ｙの距離ｄは、該第２の断面の第１の方向Ｘの辺の長さｄｕ（例えば、最小加工寸法Ｆに相当）よりも、より短く設定する。
【０１４１】
これにより、各抵抗用ＭＴＪ素子Ｍｒが下部電極３に共通に電気的に接続されることになる。
【０１４２】
ここで、図２８は、図１に示す半導体記憶装置１００の抵抗素子領域１００ｂの抵抗用ＭＴＪ素子が電気的に並列に接続されたレイアウトの他の例を示す平面図である。
【０１４３】
図２８に示すように、図２６の例と比較して、さらに多くの抵抗用ＭＴＪ素子Ｍｒを電気的に並列に接続してもよい。これにより、さらに、抵抗素子の抵抗値をより低く設計することができる。
【０１４４】
以上のように、複数の抵抗用ＭＴＪ素子Ｍｒを、上部電極８と下部電極３との間に、電気的に並列に接続して抵抗素子を構成することにより、該抵抗素子の抵抗値を低く設計することができる。
【０１４５】
なお、半導体記憶装置１００のその他の構成は、実施例１と同様である。
【０１４６】
以上のように、本実施例７に係る半導体記憶装置によれば、製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることができる。
【０１４７】
また、以上の各実施例で説明したように、抵抗用ＭＴＪ素子Ｍｒは、回路設計上、変則的なパターンや任意の抵抗値に設計できる。
【０１４８】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１４９】
１００  半導体記憶装置
１００ａ  メモリセルアレイ領域
１００ｂ  抵抗素子領域
１００ｃ  論理回路領域
【図１】
0005537501.tif 000002
【図２】
0005537501.tif 000003
【図３】
0005537501.tif 000004
【図４】
0005537501.tif 000005
【図５】
0005537501.tif 000006
【図６】
0005537501.tif 000007
【図７】
0005537501.tif 000008
【図８】
0005537501.tif 000009
【図９】
0005537501.tif 000010
【図１０】
0005537501.tif 000011
【図１１】
0005537501.tif 000012
【図１２】
0005537501.tif 000013
【図１３】
0005537501.tif 000014
【図１４】
0005537501.tif 000015
【図１５】
0005537501.tif 000016
【図１６】
0005537501.tif 000017
【図１７】
0005537501.tif 000018
【図１８】
0005537501.tif 000019
【図１９】
0005537501.tif 000020
【図２０】
0005537501.tif 000021
【図２１】
0005537501.tif 000022
【図２２】
0005537501.tif 000023
【図２３】
0005537501.tif 000024
【図２４】
0005537501.tif 000025
【図２５】
0005537501.tif 000026
【図２６】
0005537501.tif 000027
【図２７】
0005537501.tif 000028
【図２８】
0005537501.tif 000029