(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、
前記キャパシタ構造を形成するに際して、
下部電極層を形成する工程と、
前記下部電極層上にアモルファス状のＰＺＴを含む誘電体膜を、１２０ｎｍ〜１５０ｎｍの範囲内の膜厚に形成する工程と、
酸化性雰囲気で前記誘電体膜にＲＴＡ法による第１の熱処理を５４８℃〜５５３℃の範囲内の温度で施し、前記誘電体膜の下層部を結晶化し、上層部がアモルファス状を維持する工程と、
前記誘電体膜上に、内部にイリジウムを含有する上部電極層を形成する工程と、
酸化性雰囲気で前記上部電極層に第２の熱処理を施し、前記上部電極層中のイリジウムを前記誘電体膜の内部に拡散させる工程と、
前記上部電極層、前記誘電体膜、及び前記下部電極層をそれぞれ加工して、前記キャパシタ構造を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記上部電極層を複数層構造とし、
前記誘電体膜上に、ＩｒＯx（０＜ｘ＜２）の組成に前記上部電極層の最下層を形成し、
前記最下層に前記第２の熱処理を施し、前記最下層中のイリジウムを前記誘電体膜の内部に拡散させた後、
前記最下層上に前記上部電極層の残りの層を形成し、前記上部電極層を完成させることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体材料からなるキャパシタ膜が挟持されてなるキャパシタ構造を有する半導体装置の製造方法に関し、特にキャパシタ膜が強誘電体材料からなる強誘電体キャパシタ構造に適用して好適である。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ：Ferro-electricRandomAccessMemory）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【０００３】
ＦｅＲＡＭのメモリセルに使用されるキャパシタの構造は、下記の特許文献１〜３に記載されているように、強誘電体膜として例えばＳＢＴ膜やＰＺＴ膜を用いるとともに、強誘電体膜を下部電極と上部電極とにより挟んだ構造を有している。下部電極としては例えばプラチナ膜が用いられ、また上部電極としては例えばプラチナ膜、酸化イリジウム膜等が用いられている。
【０００４】
特許文献１には、強誘電体膜の構成元素の離脱及び相互拡散を抑制するために、強誘電体膜を完全に結晶化する工程からキャパシタ構造の保護膜を成膜する工程までの間に、高温熱処理を行わない手法が開示されている。詳細には、先ず強誘電体であるＰＺＴを材料としてキャパシタ膜を形成した後、ＲＴＡ（RapidThermalAnnealing）法で結晶化させ
る。続いて、ＩｒＯx（０＜ｘ＜２）を材料として上部電極を形成し、更にＲＴＡ法を行い、キャパシタ膜を完全に結晶化させると同時に、上部電極のイリジウム（Ｉｒ）をＰＺＴ内へ拡散させる。この手法によれば、電極と強誘電体膜との間の相互拡散及び強誘電体膜の構成元素の離脱を防止できる。
【０００５】
特許文献２には、スタック型キャパシタ構造の強誘電体膜の結晶性を向上するために、イリジウム膜及び酸化イリジウム膜を積層して下部電極を形成した後、第１のＰＺＴ膜を形成し、更に第１のＰＺＴ膜より厚い第２のＰＺＴ膜を形成する手法が開示されている。
【０００６】
特許文献３には、６５０℃以下の低温で結晶化が促進する強誘電体膜を形成するために、ＳＢＴやＰＺＴ等の有機金属化合物塗布液にヘテロポリ酸を添加する手法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１８３８４１号公報
【特許文献２】特開２００３−６８９９１号公報
【特許文献３】特開２００３−１２８４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に特に明示されているように、従来のＦｅＲＡＭの製造方法では、強誘電体材料からなるキャパシタ膜上にＩｒＯx（０＜ｘ＜２）から上部電極を形成した後、アニール処理を行うことによりイリジウムをキャパシタ膜内に拡散される技術が提案されてい
る。
【０００９】
イリジウムがキャパシタ膜へ拡散すると、強誘電体の結晶粒の中（ＡＢＯ3型ペロブスカイト構造の場合、ＡサイトやＢサイト）へ結合し、キャパシタ構造の反転電化量は高くなり、リーク電流は微増の状態となる。しかしながら、イリジウムが強誘電体の結晶粒に結合しない場合、結晶粒界に溜まって、リークパスを形成し、キャパシタのリーク電流は急増する。それと同時に、上部電極とキャパシタ膜との界面部分（強誘電性なし）は厚くなり、反転電荷量が低下し、抗電界が高くなる。更には、キャパシタ膜に結晶欠陥（空孔）が多く発生していた場合、イリジウムが結晶欠陥を充填し、リーク電流が激増する。その結果、ＦｅＲＡＭの歩留まりが著しく低下するという問題がある。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、キャパシタ構造の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することができる信頼性の高い半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、前記キャパシタ構造を形成するに際して、下部電極層を形成する工程と、前記下部電極層上にアモルファス状のＰＺＴを含む誘電体膜を、１２０ｎｍ〜１５０ｎｍの範囲内の膜厚に形成する工程と、酸化性雰囲気で前記誘電体膜にＲＴＡ法による第１の熱処理を５４８℃〜５５３℃の範囲内の温度で施し、前記誘電体膜の下層部を結晶化し、上層部がアモルファス状を維持する工程と、前記誘電体膜上に、内部にイリジウムを含有する上部電極層を形成する工程と、酸化性雰囲気で前記上部電極層に第２の熱処理を施し、前記上部電極層中のイリジウムを前記誘電体膜の内部に拡散させる工程と、前記上部電極層、前記誘電体膜、及び前記下部電極層をそれぞれ加工して、前記キャパシタ構造を形成する工程とを含む。
【発明の効果】
【００１２】
本発明によれば、キャパシタ構造の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することが可能となり、信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１Ｂ】図１Ｂは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１Ｃ】図１Ｃは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１Ｄ】図１Ｄは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ａ】図２Ａは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ｂ】図２Ｂは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ｃ】図２Ｃは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ｄ】図２Ｄは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３Ａ】図３Ａは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３Ｂ】図３Ｂは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３Ｃ】図３Ｃは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４Ａ】図４Ａは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４Ｂ】図４Ｂは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４Ｃ】図４Ｃは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５Ａ】図５Ａは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５Ｂ】図５Ｂは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６】図６は、第１の実施形態によるＦｅＲＡＭのキャパシタ構成を示す概略断面図である。
【図７Ａ】図７Ａは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７Ｂ】図７Ｂは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７Ｃ】図７Ｃは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７Ｄ】図７Ｄは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８Ａ】図８Ａは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８Ｂ】図８Ｂは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８Ｃ】図８Ｃは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８Ｄ】図８Ｄは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図９Ａ】図９Ａは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図９Ｂ】図９Ｂは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図９Ｃ】図９Ｃは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１０Ａ】図１０Ａは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１０Ｂ】図１０Ｂは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１１Ａ】図１１Ａは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１１Ｂ】図１１Ｂは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１２】図１２は、第２の実施形態によるＦｅＲＡＭのキャパシタ構成を示す概略断面図である。
【図１３Ａ】図１３Ａは、第３の実施形態による実施例１の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
【図１３Ｂ】図１３Ｂは、第３の実施形態による実施例２の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
【図１３Ｃ】図１３Ｃは、第３の実施形態による実施例３の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
【図１４Ａ】図１４Ａは、第３の実施形態による実施例４の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
【図１４Ｂ】図１４Ｂは、第３の実施形態による実施例５の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
【図１４Ｃ】図１４Ｃは、第３の実施形態による実施例６の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
【図１５】図１５は、ＰＺＴ（１１１）配向強度のピークのＸ線入射エネルギー依存性を調べた結果を示す特性図である。
【図１６】図１６は、第３の実施形態による実施例６のＦｅＲＡＭのキャパシタ構成を示す概略断面図である。
【図１７Ａ】図１７Ａは、Ｐｔからなる下部電極層上に形成した膜厚１４０ｎｍのＰＺＴ膜に、ＲＴＡ法で５５３℃で９０秒間の熱処理を施した後の様子を示す断面の写真である。
【図１７Ｂ】図１７Ｂは、Ｐｔからなる下部電極層上に形成した膜厚１４０ｎｍのＰＺＴ膜に、ＲＴＡ法で５７３℃で９０秒間の熱処理を施した後の様子を示す断面の写真である。
【図１８Ａ】図１８Ａは、各熱処理の温度に起因するキャパシタの断面図への影響を示す概略断面図である。
【図１８Ｂ】図１８Ｂは、各熱処理の温度に起因するキャパシタの断面図への影響を示す概略断面図である。
【図１８Ｃ】図１８Ｃは、各熱処理の温度に起因するキャパシタの断面図への影響を示す概略断面図である。
【図１９Ａ】図１９Ａは、熱処理したＣＳＰＬＺＴ膜の結晶性を測定した結果を示す特性図である。
【図１９Ｂ】図１９Ｂは、熱処理したＣＳＰＬＺＴ膜の結晶性を測定した結果を示す    特性図である。
【図２０Ａ】図２０Ａは、熱処理したＣＳＰＬＺＴ膜の結晶性を測定した結果を示す特性図である。
【図２０Ｂ】図２０Ｂは、熱処理したＣＳＰＬＺＴ膜の結晶性を測定した結果を示す特性図である。
【図２１Ａ】図２１Ａは、ＣＳＰＬＺＴの膜厚が１２０ｎｍの場合の熱処理温度がＣＳＰＬＺＴ膜の結晶性へ与える影響を示す特性図である。
【図２１Ｂ】図２１Ｂは、ＣＳＰＬＺＴの膜厚が１２０ｎｍの場合の熱処理温度がＣＳＰＬＺＴ膜の結晶性へ与える影響を示す特性図である。
【図２２Ａ】図２２Ａは、印加電圧を３．０Ｖとして反転電荷量ＱＳＷを測定した結果を示す特性図である。
【図２２Ｂ】図２２Ｂは、印加電圧を３．０Ｖとして反転電荷量ＱＳＷを測定した結果を示す特性図である。
【図２３Ａ】図２３Ａは、セルキャパシタにおける印加電圧の依存性を示す特性図である。
【図２３Ｂ】図２３Ｂは、セルキャパシタにおける分極反転の抗電圧Ｖｃを示す特性図である。
【図２４Ａ】図２４Ａは、強誘電体キャパシタ構造（ディスクリート）のリーク電流を測定した結果を示す特性図である。
【図２４Ｂ】図２４Ｂは、強誘電体キャパシタ構造（セルアレイ）のリーク電流を測定した結果を示す特性図である。
【図２５Ａ】図２５Ａは、強誘電体キャパシタ構造（１Ｔ１Ｃ型のセルアレイ）における歩留りの測定結果を示す特性図である。
【図２５Ｂ】図２５Ｂは、強誘電体キャパシタ構造（１Ｔ１Ｃ型のセルアレイ）における歩留りの測定結果を示す特性図である。
【図２６】図２６は、ＰＴ歩留まりのＲＥＴ不良（ＳＳ＆ＯＳ）の結果を示す特性図である。
【発明を実施するための形態】
【００１４】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、本発明をＦｅＲＡＭに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
【００１５】
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方でとる、いわゆるプレーナ型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図１Ａ〜図５Ｂは、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００１６】
先ず、図１Ａに示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００１７】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００１８】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００１９】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００２０】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００２１】
続いて、図１Ｂに示すように、ＭＯＳトランジスタ２０の保護膜２１及び層間絶縁膜２２ａを順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２ａを順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００２２】
続いて、図１Ｃに示すように、層間絶縁膜２２ｂ及び保護膜２３を順次形成する。なお、図１Ｃ以下の各図では、図示の便宜上、層間絶縁膜２２ａから上部の構成のみを示し、シリコン半導体基板１０やＭＯＳトランジスタ２０等の図示を省略する。
詳細には、先ず、層間絶縁膜２２ａ上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜２２ｂを形成する。その後、層間絶縁膜２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００２３】
次に、層間絶縁膜２２ｂ上に、後述する強誘電体キャパシタ構造の密着膜として機能するとともに、強誘電体膜への水素・水の浸入を防止するための保護膜２３を形成する。保護膜２３としては、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。保護膜２３としては、アルミナの代わりに、窒化アルミニウム、酸化タンタル、酸化チタン、酸化ジルコニウムなどの膜やこれらの積層構造としても良い。その後、強誘電体キャパシタ構造の下部電極の結晶性を向上させるために、保護膜２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間、例えば６０秒間実行する。
【００２４】
続いて、図１Ｄに示すように、下部電極層２４、強誘電体膜２５及び上部電極層２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度、ここでは１５０ｎｍ程度にＰｔ膜を堆積し、下部電極層２４を形成する。Ｐｔ（１１１）の結晶性向上するために、例えば基板温度３５０℃以上、０．３ｋＷの高温低パワーで成膜することが望ましい。なお、下部電極層２４の材料としては、Ｐｔの代わりにＩｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【００２５】
次に、下部電極層２４の全面に、例えばスパッタ法により、第１の強誘電体膜２５ａを形成する。第１の強誘電体膜２５ａは、ＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ，及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒから選ばれた少なくとも１種）の強誘電体材料、例えばＰＺＴを材料として、膜厚７０ｎｍ〜２５０ｎｍ程度、ここでは１２０ｎｍ程度に形成される。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一とは限らず、Ｂ原子の場合も同様である。
【００２６】
第１の強誘電体膜２５ａの材料としては、ＰＺＴの代わりに、Ｌａ，Ｃａ，Ｓｒ，及びＳｉから選ばれた少なくとも１種がドープされたＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＳＢＴ、及びＢｉ層状構造（例えば、（Ｂｉ1-xＲx）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、及びＳｒＢｉ4Ｔｉ4Ｏ15のうちから選ばれた１種）から選ばれた１種を用いても良い。これらの誘電体材料は、１単位としてみればＡＢＯ3型ペロブスカイト構造となる。
また、強誘電体材料の他に、酸化Ｚｒ、Ｐｂ系材料等の高誘電体材料を堆積しても良い。
【００２７】
次に、第１の強誘電体膜２５ａの全面に、例えばスパッタ法により、アモルファス状態の第２の強誘電体膜２５ｂを形成する。第２の強誘電体膜２５ｂは、Ａサイト及びＢサイトの少なくとも一方にＩｒ元素を含むＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ，及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒから選ばれた少なくとも１種）の強誘電体材料、例えばＰＺＴを材料として、膜厚１ｎｍ〜３０ｎｍ程度、ここでは２０ｎｍ程度に形成される。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一とは限らず、Ｂ原子の場合も同様である。
【００２８】
強誘電体膜２５ｂの膜厚は、厚すぎるとキャパシタ構造のスイッチング電荷量が低下し易くなるため、３０ｎｍ以下が望ましく、ここでは２０ｎｍ程度とする。また、Ｉｒ元素の含有量は０．０１〜３．００％程度が望ましい。Ｉｒ元素の含有量が多くなると、その後の熱処理より、第２の強誘電体膜２５ｂ中の結晶粒界に蓄積されてしまい、キャパシタ構造のリークパスが形成される。ここでは、１％程度のＩｒを添加するＰＺＴターゲットを用いて、第２の強誘電体膜２５ｂを形成することが望ましい。
【００２９】
Ｉｒを添加する第２の強誘電体膜２５ｂの材料としては、ＰＺＴの代わりに、Ｌａ，Ｃａ，Ｓｒ，及びＳｉから選ばれた少なくとも１種がドープされたＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＳＢＴ、及びＢｉ層状構造（例えば、（Ｂｉ1-xＲx）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、及びＳｒＢｉ4Ｔｉ4Ｏ15のうちから選ばれた１種）から選ばれた１種を用いても良い。これらの誘電体材料は、１単位としてみればＡＢＯ3型ペロブスカイト構造となる。
【００３０】
次に、第２の強誘電体膜２５ｂを熱処理する。ここではＲＴＡ（Rapid Thermal Annealing）法により、酸化性雰囲気、ここでは酸素を含む雰囲気（不活性ガスと酸素の混合雰囲気）中にて熱処理を行う。例えば、熱処理温度を５５０℃〜８００℃、ここでは例えば５８０℃とし、流量５０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる雰囲気中で、熱処理時間を３０秒間〜１２０秒間、ここでは６０秒間とする。適切な熱処理温度は、強誘電体材料の種類により異なる。例えば、ＰＺＴや微量添加するＰＺＴの熱処理温度は６００℃以下、ＢＬＴは７００℃以下、ＳＢＴは８００℃以下が望ましい。
【００３１】
この熱処理により、第２の強誘電体膜２５ｂが結晶化するとともに、第２の強誘電体膜２５ｂ中のＩｒが第１の強誘電体膜２５ａ内部の結晶粒のＡサイトやＢサイトに結合する。ここで、第１の強誘電体膜２５ａ及び第２の強誘電体膜２５ｂにより、キャパシタ膜となる強誘電体膜２５が形成される。
【００３２】
次に、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚が１０ｎｍ〜１００ｎｍ程度、ここでは５０ｎｍ程度のＩｒＯx膜（０＜ｘ＜２）２６ａと、膜厚が１００ｎｍ〜３００ｎｍ程度のＩｒＯy膜（０＜ｙ≦２）２６ｂを逐次堆積し、上部電極層２６を形成する。この際、続く諸工程によるキャパシタ構造の劣化を抑えるために、ＩｒＯy膜２６ｂの酸素の組成比Ｙを、ＩｒＯx膜２６ａの酸素の組成比Ｘよりも高くなるようにする。ＩｒＯy膜２６ｂを、ＩｒＯ2の化学量論組成に近い組成に形成することにより、水素に対して触媒作用を生じることがなく、強誘電体膜が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタ構造の水素耐性が向上する。なお、上部電極層２６の材料として、イリジウム酸化物の代わりに、Ｉｒや、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ3等の導電性酸化物やこれらの積層構造としても良い。
【００３３】
続いて、図２Ａに示すように、上部電極３１をパターン形成する。
詳細には、半導体基板１０を背面洗浄した後、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。
【００３４】
続いて、図２Ｂに示すように、強誘電体膜２５を加工する。
詳細には、強誘電体膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜２５のパターニングの後に、強誘電体膜２５をアニール処理して当該強誘電体膜２５の機能回復を図る。
【００３５】
続いて、図２Ｃに示すように、強誘電体膜２５への水素・水の浸入を防止するための保護膜２７を形成する。
詳細には、強誘電体膜２５及び上部電極３１を覆うように下部電極層２４上に、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚５０ｎｍ程度に堆積し、保護膜２７を形成する。その後、保護膜２７をアニール処理する。
【００３６】
続いて、図２Ｄに示すように、保護膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
詳細には、保護膜２７及び下部電極層２４を、加工された強誘電体膜２５に整合させて下部電極層２４が強誘電体膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、上部電極３１の上面から上部電極３１及び強誘電体膜２５の側面、下部電極層２４の上面にかけて覆うように保護膜２７が残る。その後、保護膜２７をアニール処理する。
【００３７】
本実施形態による強誘電体キャパシタ構造３０では、強誘電体膜２５は、その内部にイリジウムを含有しており、上層領域から下層領域へ向かうほどイリジウム濃度が低くなるイリジウム濃度分布を有している。
詳細には、図６に示すように、強誘電体膜２５の上層領域、即ち第２の強誘電体膜２５ｂの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜２５の下層領域、即ち第１の強誘電体膜２５ａの部分が下方へ向かうほどイリジウム濃度が低くなる、イリジウム濃度分布が形成されている。
【００３８】
続いて、図３Ａに示すように、保護膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２８を形成する。その後、保護膜２８をアニール処理する。
【００３９】
続いて、図３Ｂに示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を保護膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４０】
続いて、図３Ｃに示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、保護膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
【００４１】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ｂを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４２】
続いて、図４Ａに示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク３７を形成する。次に、ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。
【００４３】
次に、レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
そして、主にハードマスク３７を用い、上部電極３１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び保護膜２８，２７をドライエッチングする。このドライエッチングでは、上部電極３１の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【００４４】
続いて、図４Ｂに示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【００４５】
続いて、図４Ｃに示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
詳細には、先ず、ビア孔３４ａ，３５ａの壁面を覆うように下地膜（グルー膜）３４ｂ，３５ｂを形成した後、ＣＶＤ法によりグルー膜３４ｂ，３５ｂを介してビア孔３４ａ，３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜３３をストッパーとして例えばＷ膜及びグルー膜３４ｂ，３５ｂをＣＭＰにより研磨し、ビア孔３４ａ，３５ａ内をグルー膜３４ｂ，３５ｂを介してＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４６】
続いて、図５Ａに示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、先ず、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００４７】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。
【００４８】
続いて、図５Ｂに示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、先ず、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００４９】
次に、第１の配線４５と接続されるプラグ４７を形成する。
先ず、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。
次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【００５０】
次に、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００５１】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。なお、配線膜５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。
【００５２】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。
【００５３】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することができる、信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【００５４】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシタ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれとる、いわゆるスタック型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図７Ａ〜図１１Ｂは、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００５５】
先ず、図７Ａに示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。
【００５６】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１１３上にゲート電極１１４をパターン形成する。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。
【００５７】
次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。
【００５８】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。
【００５９】
次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、ＭＯＳトランジスタ１２０を完成させる。
【００６０】
続いて、図７Ｂに示すように、ＭＯＳトランジスタ１２０の保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３を順次形成する。
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３ａを順次形成する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜１２３ａとしては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
【００６１】
続いて、図７Ｃに示すように、トランジスタ構造１２０のソース／ドレイン領域１１８と接続されるプラグ１１９を形成する。なお、図８Ｃ以下の各図では、図示の便宜上、層間絶縁膜１２２から上部の構成のみを示し、シリコン半導体基板１１０やＭＯＳトランジスタ１２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域１１８をエッチングストッパーとして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで上部絶縁膜１２３ａ、層間絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１１９ａを形成する。
【００６２】
次に、ビア孔１１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１１９ｂを介してビア孔１１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより上部絶縁膜１２３ａをストッパーとしてＷ膜及びグルー膜１１９ｂを研磨し、ビア孔１１９ａ内をグルー膜１１９ｂを介してＷで埋め込むプラグ１１９を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００６３】
続いて、図７Ｄに示すように、配向性向上膜１２３ｂ、酸素バリア膜１２３ｃ、下部電極層１２４、強誘電体膜１２５、及び上部電極層１２６を順次形成する。
【００６４】
詳細には、先ず、強誘電体キャパシタ構造の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積した後、Ｎ2雰囲気で６５０℃の急速アニール（ＲＴＡ）処理によりＴｉを窒化してＴｉＮとし、導電性の配向性向上膜１２３ｂを形成する。
具体的には、半導体基板１１０とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中で、０．１５ＰａのＡｒ雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを７秒間供給することにより、強いＴｉ（００２）配向のＴｉ膜が得られる。そして、このＴｉ膜にＲＴＡ法で窒素雰囲気中、６５０℃で６０秒間の熱処理を行い、（１１１）配向のＴｉＮ膜が得られる。
【００６５】
次に、例えばＴｉＡｌＮを膜厚１００ｎｍ程度に堆積し、導電性の酸素バリア膜１２３ｃを形成する。
具体的には、Ｔｉ及びＡｌの合金化したターゲットを用いた反応性スパッタにより、流量４０ｓｃｃｍのＡｒと流量１０ｓｃｃｍの窒素との混合雰囲気中、２５３．３Ｐａの圧力下、４００℃の基板温度で、１．０ｋＷのスパッタパワーで１００ｎｍの厚さにＴｉＡｌＮが形成される。
【００６６】
次に、スパッタ法により例えば膜厚が１００ｎｍ程度にＩｒ膜を堆積し、下部電極層１２４を形成する。
具体的には、Ａｒ雰囲気中、０．１１Ｐａの圧力下、５００℃の基板温度で、０．５ｋＷのスパッタパワーでＩｒ膜が形成される。なお、下部電極層１２４としては、Ｉｒ膜の代わりに、Ｐｔ等の白金族の金属、あるいはＰｔＯ，ＩｒＯx，ＳｒＲｕＯ3等の導電性酸化物を用いても良い。また上記の金属あるいは金属酸化物の積層膜とすることもできる。
【００６７】
次に、下部電極層１２４の全面に、例えばＭＯＣＶＤ法により、第１の強誘電体膜２５ａを形成する。第１の強誘電体膜２５ａは、ＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ，及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒから選ばれた少なくとも１種）の強誘電体材料、例えばＰＺＴを材料として、膜厚７０ｎｍ〜２５０ｎｍ程度、ここでは１２０ｎｍ程度に形成される。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一とは限らず、Ｂ原子の場合も同様である。
【００６８】
ＭＯＣＶＤ法の具体例としては、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4，及びＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2をＴＨＦ溶媒中に、いずれも０．３ｍｏｌ／ｌの濃度で溶解し、Ｐｂ，Ｚｒ，及びＴｉの各液体原料を形成する。更にこれらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分の流量で供給し、気化させることにより、Ｐｂ，Ｚｒ，及びＴｉの原料ガスを形成する。
【００６９】
更に、ＭＯＣＶＤ装置中に、６６５Ｐａ（５Ｔｏｒｒ）の圧力下、６２０℃の基板温度で保持し、このようにして形成されたＰｂ，Ｚｒ，及びＴｉの原料ガスを、ＭＯＣＶＤ装置中に対し６２０秒間作用させる。これにより、下部電極層１２４上には、所望のＰＺＴ膜が例えば１００ｎｍ程度の膜厚に形成される。
なお、ＭＯＣＶＤ法の代わりに、例えばスパッタ法により第１の強誘電体膜２５ａを形成しても良い。
【００７０】
第１の強誘電体膜２５ａの材料としては、ＰＺＴの代わりに、Ｌａ，Ｃａ，Ｓｒ，及びＳｉから選ばれた少なくとも１種がドープされたＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＳＢＴ、及びＢｉ層状構造（例えば、（Ｂｉ1-xＲx）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、及びＳｒＢｉ4Ｔｉ4Ｏ15のうちから選ばれた１種）から選ばれた１種を用いても良い。これらの誘電体材料は、１単位としてみればＡＢＯ3型ペロブスカイト構造となる。
また、強誘電体材料の他に、酸化Ｚｒ、Ｐｂ系材料等の高誘電体材料を堆積しても良い。
【００７１】
次に、第１の強誘電体膜１２５ａの全面に、例えばＭＯＣＶＤ法により、アモルファス状態の第２の強誘電体膜１２５ｂを形成する。第２の強誘電体膜１２５ｂは、Ａサイト及びＢサイトの少なくとも一方にＩｒ元素を含むＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ，及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒから選ばれた少なくとも１種）の強誘電体材料、例えばＰＺＴを材料として、膜厚１ｎｍ〜３０ｎｍ程度、ここでは２０ｎｍ程度に形成される。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一とは限らず、Ｂ原子の場合も同様である。
【００７２】
ＭＯＣＶＤ法の具体例としては、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）2（Ｐｂ（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ（Tetra Hydro Furan：Ｃ4Ｈ8Ｏ）液に溶かした材が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）4（Ｚｒ（（Ｃ9Ｈ15Ｏ2）4）をＴＨＦ液に溶かした材料が用いられる。チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2（Ｔｉ（Ｃ3Ｈ7Ｏ）2（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。イリジウム（Ｉｒ）供給用の有機ソースとして、Ｉｒ（ＤＭＰ）3（Ｉｒ（Ｃ11Ｈ19Ｏ2）3）をＴＨＦ液に溶かした材料が用いられる。
【００７３】
強誘電体膜１２５ｂの膜厚は、厚すぎるとキャパシタ構造のスイッチング電荷量が低下し易くなるため、３０ｎｍ以下が望ましく、ここでは２０ｎｍ程度とする。また、Ｉｒ元素の含有量は０．０１〜３．００％程度が望ましい。Ｉｒ元素の含有量が多くなると、その後の熱処理より、第２の強誘電体膜１２５ｂ中の結晶粒界に蓄積されてしまい、キャパシタ構造のリークパスが形成される。ここでは、１％程度のＩｒを含有する原料を用いて、第２の強誘電体膜１２５ｂを形成することが望ましい。
なお、ＭＯＣＶＤ法の代わりに、例えばスパッタ法により第２の強誘電体膜１２５ｂを形成しても良い。
【００７４】
Ｉｒを添加する第２の強誘電体膜１２５ｂの材料としては、ＰＺＴの代わりに、Ｌａ，Ｃａ，Ｓｒ，及びＳｉから選ばれた少なくとも１種がドープされたＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＳＢＴ、及びＢｉ層状構造（例えば、（Ｂｉ1-xＲx）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、及びＳｒＢｉ4Ｔｉ4Ｏ15のうちから選ばれた１種）から選ばれた１種を用いても良い。これらの誘電体材料は、１単位としてみればＡＢＯ3型ペロブスカイト構造となる。
【００７５】
次に、第２の強誘電体膜１２５ｂを熱処理する。ここではＲＴＡ（Rapid Thermal Annealing）法により、酸化性雰囲気、ここでは酸素を含む雰囲気（不活性ガスと酸素の混合雰囲気）中にて熱処理を行う。例えば、熱処理温度を５５０℃〜８００℃、ここでは例えば５８０℃とし、流量５０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる雰囲気中で、熱処理時間を３０秒間〜１２０秒間、ここでは６０秒間とする。適切な熱処理温度は、強誘電体材料の種類により異なる。例えば、ＰＺＴや微量添加するＰＺＴの熱処理温度は６００℃以下、ＢＬＴは７００℃以下、ＳＢＴは８００℃以下が望ましい。
【００７６】
この熱処理により、第２の強誘電体膜１２５ｂが結晶化するとともに、第２の強誘電体膜１２５ｂ中のＩｒが第１の強誘電体膜１２５ａ内部の結晶粒のＡサイトやＢサイトに結合する。ここで、第１の強誘電体膜１２５ａ及び第２の強誘電体膜１２５ｂにより、キャパシタ膜となる強誘電体膜１２５が形成される。
【００７７】
次に、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚が１０ｎｍ〜１００ｎｍ程度、ここでは５０ｎｍ程度のＩｒＯx膜（０＜ｘ＜２）１２６ａを形成する。なお、ＩｒＯx膜の代わりにＰｔ膜を形成しても良い。
【００７８】
次に、ＩｒＯx膜１２６ａが形成された状態で、第２の強誘電体膜１２５ｂを熱処理、
ここではＲＴＡ（Rapid Thermal Annealing）法により、不活性ガスと酸素の混合雰囲気中にて熱処理を行う。例えば、熱処理温度を７２５℃とし、流量２０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる雰囲気中で、熱処理時間を６０秒間とする。
【００７９】
この熱処理により、第２の強誘電体膜１２５ｂが完全に結晶化するとともに、ＩｒＯx膜１２６ａのプラズマダメージを回復させることができ、第２の強誘電体膜１２５ｂ中の酸素欠損が補償される。
【００８０】
次に、ＩｒＯx膜１２６ａ上に膜厚が１００ｎｍ〜３００ｎｍ程度のＩｒＯy膜（０＜ｙ≦２）１２６ｂを堆積する（Ａｒ雰囲気中、０．８Ｐａの圧力下、１．０ｋＷのスパッタパワーで７９秒間堆積すると２００ｎｍとなる）。この際、続く諸工程によるキャパシタ構造の劣化を抑えるために、ＩｒＯy膜１２６ｂの酸素の組成比Ｙを、ＩｒＯx膜１２６ａの酸素の組成比Ｘよりも高くなるようにする。ＩｒＯy膜１２６ｂを、ＩｒＯ2の化学量論組成に近い組成に形成することにより、水素に対して触媒作用を生じることがなく、強誘電体膜が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタ構造の水素耐性が向上する。なお、ＩｒＯx膜１２６ａ及びＩｒＯy膜１２６ｂの代わりに、Ｉｒや、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ3等の導電性酸化物やこれらの積層構造としても良い。
【００８１】
次に、ＩｒＯy膜１２６ｂ上に、水素バリア膜として機能するＩｒ膜１２６ｃを例えばスパッタ法により、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのスパッタパワーで１００ｎｍの厚さに堆積する。このとき、ＩｒＯx膜１２６ａ、ＩｒＯy膜１２６ｂ、及びＩｒ膜１２６ｃが積層されてなる上部電極層１２６が形成される。なお、Ｉｒ膜１２６ｃの代わりに、他にＰｔ膜やＳｒＲｕＯ３膜を形成しても良い。
【００８２】
続いて、半導体基板１１０を背面洗浄した後、図８Ａに示すように、ＴｉＮ膜１２８及びシリコン酸化膜１２９を形成する。
詳細には、ＴｉＮ膜１２８については、上部電極層１２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜１２９については、ＴｉＮ膜１２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜１２９上に更にシリコン窒化膜を形成しても好適である。
【００８３】
続いて、図８Ｂに示すように、レジストマスク１０１を形成する。
詳細には、シリコン酸化膜１２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク１０１を形成する。
【００８４】
続いて、図８Ｃに示すように、シリコン酸化膜１２９を加工する。
詳細には、レジストマスク１０１をマスクとしてシリコン酸化膜１２９をドライエッチングする。このとき、レジストマスク１０１の電極形状に倣ってシリコン酸化膜１２９がパターニングされ、ハードマスク１２９ａが形成される。また、レジストマスク１０１はエッチングされて厚みが減少する。
【００８５】
続いて、図８Ｄに示すように、ＴｉＮ膜１２８を加工する。
詳細には、レジストマスク１０１及びハードマスク１２９ａをマスクとして、ＴｉＮ膜１２８をドライエッチングする。このとき、ハードマスク１２９ａの電極形状に倣ってＴｉＮ膜１２８がパターニングされ、ハードマスク１２８ａが形成される。また、レジストマスク１０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク１０１を除去する。
【００８６】
続いて、図９Ａに示すように、上部電極層１２６、キャパシタ膜１２５、下部電極層１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂを加工する。
詳細には、ハードマスク１２８ａ，１２９ａをマスクとし、上部絶縁膜１２３をエッチングストッパーとして、上部電極層１２６、キャパシタ膜１２５、下部電極層１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂをドライエッチングする。このとき、ハードマスク１２８ａの電極形状に倣って、上部電極層１２６、キャパシタ膜１２５、下部電極層１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂがパターニングされる。また、ハードマスク１２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク１２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【００８７】
続いて、図９Ｂに示すように、強誘電体キャパシタ構造１３０を完成させる。
詳細には、マスクとして用いられたハードマスク１２８ａをウェットエッチングにより除去する。このとき、下部電極１３１上にキャパシタ膜１２５、上部電極１３２が順次積層され、キャパシタ膜１２５を介して下部電極１３１と上部電極１３２とが容量結合する強誘電体キャパシタ構造１３０を完成させる。この強誘電体キャパシタ構造１３０においては、下部電極１３１が導電性の配向性向上膜１２３ｂ及び酸素バリア膜１２３ｃを介してプラグ１１９と接続され、当該プラグ１１９、配向性向上膜１２３ｂ、及び酸素バリア膜１２３ｃを介してソース／ドレイン１１８と下部電極１３１とが電気的に接続される。
【００８８】
本実施形態による強誘電体キャパシタ構造１３０では、強誘電体膜１２５は、その内部にイリジウムを含有しており、上層領域から下層領域へ向かうほどイリジウム濃度が低くなるイリジウム濃度分布を有している。
詳細には、図１２に示すように、強誘電体膜１２５の上層領域、即ち第２の強誘電体膜１２５ｂの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜１２５の下層領域、即ち第１の強誘電体膜１２５ａの部分が下方へ向かうほどイリジウム濃度が低くなる、イリジウム濃度分布が形成されている。
【００８９】
続いて、図９Ｃに示すように、保護膜１３３及び層間絶縁膜１３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造１３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜１
３３を形成する。その後、保護膜１３３をアニール処理する。
【００９０】
次に、強誘電体キャパシタ構造１３０を保護膜１３３を介して覆うように、層間絶縁膜２３４を形成する。ここで、層間絶縁膜１３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００９１】
続いて、図１０Ａに示すように、強誘電体キャパシタ構造１３０の上部電極１３２へのビア孔１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３４及び保護膜１３３をパターニングし、上部電極１３２の表面の一部を露出させるビア孔１３５ａを形成する。
【００９２】
続いて、図１０Ｂに示すように、強誘電体キャパシタ構造１３０との上部電極１３２と接続されるプラグ１３５を形成する。
詳細には、先ず、ビア孔１３５ａの壁面を覆うように下地膜（グルー膜）１３５ｂを形成した後、ＣＶＤ法によりグルー膜１３５ｂを介してビア孔１３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１３４をストッパーとして例えばＷ膜及びグルー膜１３５ｂをＣＭＰにより研磨し、ビア孔１３５ａ内をグルー膜１３５ｂを介してＷで埋め込むプラグ１３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００９３】
続いて、図１１Ａに示すように、プラグ１３５とそれぞれ接続される第１の配線１４５を形成する。
詳細には、先ず、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１４２、配線膜１４３及びバリアメタル膜１４４を堆積する。バリアメタル膜１４２としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００９４】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１４４、配線膜１４３及びバリアメタル膜１４２を配線形状に加工し、プラグ１３５と接続される第１の配線１４５をパターン形成する。なお、配線膜１４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線１４５としてＣｕ配線を形成しても良い。
【００９５】
続いて、図１１Ｂに示すように、第１の配線１４５と接続される第２の配線１５４を形成する。
詳細には、先ず、第１の配線１４５を覆うように層間絶縁膜１４６を形成する。層間絶縁膜１４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００９６】
次に、第１の配線１４５と接続されるプラグ１４７を形成する。
第１の配線１４５の表面の一部が露出するまで、層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔１４７ａを形成する。次に、このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１４６をストッパーとして例えばＷ膜及びグルー膜１４８を研磨し、ビア孔１４７ａ内をグルー膜１４８を介してＷで埋め込むプラグ１４７を形成する。
【００９７】
次に、プラグ１４７とそれぞれ接続される第２の配線１５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜１５１、配線膜１５２及びバリアメタル膜１５３を堆積する。バリアメタル膜１５１としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１５３としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００９８】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工し、第２の配線１５４をパターン形成する。なお、配線膜１５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５４としてＣｕ配線を形成しても良い。
【００９９】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦｅＲＡＭを完成させる。
【０１００】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造１３０の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することができる、信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【０１０１】
（第３の実施形態）
本実施形態では、第１の実施形態に適用可能な他の諸実施例について説明する。なお、ここでは第１の実施形態をベースにして説明するが、第２の実施形態にも同様に適用することができる。なお、図１３Ａ〜図１３Ｃ，図１４Ａ〜図１４Ｃの各図では、図１Ｄに相当する構成物のみを示す。
【０１０２】
［実施例１］
図１３Ａは、実施例１の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
本例では、先ず第１の実施形態において、下部電極層２４上に、第１の強誘電体膜として、低温、例えば１０℃〜１００℃、ここでは５０℃でスパッタ法により形成し、アモルファス状態の第１の強誘電体膜６１を形成する。膜厚等は第１の強誘電体膜２５ａと同様とする。
【０１０３】
続いて、第１の実施形態と同様に、Ｉｒを添加したターゲットを用いて、第２の強誘電体膜２５ｂをスパッタ法で形成する。
その後、ＲＴＡ法で第１の強誘電体膜６１及び第２の強誘電体膜２５ｂを結晶化させる。第１の強誘電体膜６１及び第２の強誘電体膜２５ｂがＰＺＴ膜の場合には、トータルでＰＺＴ膜の厚さが１５０ｎｍ程度の場合、５６０℃〜５８０℃にて流量が２ｓｌｍのＡｒ及び流量が２５ｓｃｃｍのＯ2の混合雰囲気中で、９０秒間の熱処理を行う。更にこの熱処理に加えて、７００℃〜７５０℃にて酸素の雰囲気中で、６０秒間の熱処理を行うことが望ましい。
【０１０４】
この熱処理により、第１の強誘電体膜６１及び第２の強誘電体膜２５ｂが完全に結晶化するとともに、第２の強誘電体膜２５ｂ中のＩｒが第１の強誘電体膜６１内部の結晶粒のＡサイトやＢサイトに結合する。ここで、第１の強誘電体膜６１及び第２の強誘電体膜２５ｂにより、キャパシタ膜となる強誘電体膜２５が形成される。
その後、第１の実施形態と同様に上部電極層２６を形成し、パターニングすることにより、強誘電体キャパシタ構造３０を形成する。
【０１０５】
［実施例２］
図１３Ｂは、実施例２の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例１と同様に、下部電極層２４上に、第１の強誘電体膜として、アモルファス状態の第１の強誘電体膜６１を形成する。膜厚等は第１の強誘電体膜２５ａと同様とする。その後、ＲＴＡ法で第１の強誘電体膜６１を結晶化させる。第１の強誘電体膜６１がＰＺＴ膜の場合には、５６０℃〜５８０℃にて流量が２ｓｌｍのＡｒ及び流量が２５ｓｃｃｍのＯ2の混合雰囲気中で、９０秒間の熱処理を行う。
【０１０６】
続いて、第１の実施形態と同様に、Ｉｒを添加したターゲットを用いて、第２の強誘電体膜２５ｂをスパッタ法で形成する。
その後、ＲＴＡ法で第１の強誘電体膜６１及び第２の強誘電体膜２５ｂを結晶化させる。第１の強誘電体膜６１及び第２の強誘電体膜２５ｂがＰＺＴ膜の場合には、トータルでＰＺＴ膜の厚さが１５０ｎｍ程度の場合、５６０℃〜５８０℃にて流量が２ｓｌｍのＡｒ及び流量が２５ｓｃｃｍのＯ2の混合雰囲気中で、９０秒間の熱処理を行う。更にこの熱処理に加えて、７００℃〜７５０℃にて酸素の雰囲気中で、６０秒間の熱処理を行うことが望ましい。
【０１０７】
この熱処理により、第２の強誘電体膜２５ｂが完全に結晶化するとともに、第２の強誘電体膜２５ｂ中のＩｒが第１の強誘電体膜６１内部の結晶粒のＡサイトやＢサイトに結合する。ここで、第１の強誘電体膜６１及び第２の強誘電体膜２５ｂにより、キャパシタ膜となる強誘電体膜２５が形成される。
その後、第１の実施形態と同様に上部電極層２６を形成し、パターニングすることにより、強誘電体キャパシタ構造３０を形成する。
【０１０８】
ここで、異常分散法を用いて、ＩｒがＰＺＴの結晶格子中にドーピングされていることを確認した。異常分散は、Ｘ線の振動数が原子の吸収端の振動数に近い状態で共鳴効果により屈折率や散乱能が大きく変化する現象である。即ち、ある物質のＸ線回折強度を測定する際に、その物質の構成元素の吸収端に近いエネルギーを物質に照射すると、Ｘ線回折強度が大きく変化することになる。この現象を利用して、特定ピークの回折強度のエネルギー依存性を調べれば、そのピークの構成元素を明らかにすることができる。
【０１０９】
ＩｒのＰＺＴ膜中へのドーピングを調べるために、ＩｒのＬＩＩＩ吸収端近傍のエネルギーを利用した。なお、ＬＩＩＩは、Ｉｒ原子における電子軌道である。
【０１１０】
図１５に、Ｐｔからなる下部電極層上に積層成膜したＰＺＴをアニール処理した後、ＰＺＴ（１１１）配向強度のピークのＸ線入射エネルギー依存性を調べた結果を示す。
Ｘ線として、ＩｒのＬＩＩＩ吸収端近傍の波長を用いた。ＩｒのＬＩＩＩ吸収端エネルギーが１１．２１ｅＶで強度の低下が大きくなっている。これは、ＩｒがドープされたＰＺＴの結晶格子中にＩｒが含まれていることを明確に示しており、ＩｒがドープされたＰＺＴは、ＩｒがＰＺＴ膜中に単に拡散しているのではなく、ＩｒをＰＺＴの結晶構成元素として含んでいることが判る。即ち、当該ＰＺＴが、そのＡＢＯ3型ペロブスカイト構造のＡサイト及びＢサイトの少なくとも一方にＩｒ元素を含む結晶構成とされている。
【０１１１】
［実施例３］
図１３Ｃは、実施例３の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例１と同様に、下部電極層２４上に、第１の強誘電体膜として、アモルファス状態の第１の強誘電体膜６１を形成する。膜厚等は第１の強誘電体膜２５ａと同様とする。その後、ＲＴＡ法で第１の強誘電体膜６１を結晶化させる。第１の強誘電体膜６１がＰＺＴ膜の場合には、５６０℃〜５８０℃にて流量が２ｓｌｍのＡｒ及び流量が２５ｓｃｃｍのＯ2の混合雰囲気中で、９０秒間の熱処理を行う。
【０１１２】
続いて、第１の実施形態と同様に、Ｉｒを添加したターゲットを用いて、第２の強誘電体膜２５ｂをスパッタ法で形成する。
続いて、第１の実施形態と同様に、膜厚５０ｎｍ程度のＩｒＯx膜（０＜ｘ＜２）２６ａを形成する。なお、ＩｒＯx膜の代わりにＰｔ膜を形成しても良い。
【０１１３】
その後、ＲＴＡ法で第２の強誘電体膜２５ｂを結晶化させる。第２の強誘電体膜２５ｂがＰＺＴ膜の場合には、熱処理温度を７２５℃とし、流量２０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる混合雰囲気中で、熱処理時間を６０秒間とする。
【０１１４】
この熱処理により、第２の強誘電体膜２５ｂが完全に結晶化するとともに、第２の強誘電体膜２５ｂ中のＩｒが第１の強誘電体膜６１内部の結晶粒のＡサイトやＢサイトに結合する。更に、ＩｒＯx膜２６ａのプラズマダメージを回復させることができ、第２の強誘電体膜２５ｂ中の酸素欠損が補償される。ここで、第１の強誘電体膜６１及び第２の強誘電体膜２５ｂにより、キャパシタ膜となる強誘電体膜２５が形成される。
その後、第１の実施形態と同様にＩｒＯy膜２６ｂを形成し、パターニングすることにより、強誘電体キャパシタ構造３０を形成する。
【０１１５】
［実施例４］
図１４Ａは、実施例４の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
本例では、先ず第１の実施形態と同様に、下部電極層２４上に、第１の強誘電体膜として、第１の強誘電体膜２５ａを形成する。
【０１１６】
続いて、第１の実施形態と同様に、Ｉｒを添加したターゲットを用いて、第２の強誘電体膜２５ｂをスパッタ法で形成する。
続いて、第１の実施形態と同様に、膜厚５０ｎｍ程度のＩｒＯx膜（０＜ｘ＜２）２６ａを形成する。なお、ＩｒＯx膜の代わりにＰｔ膜を形成しても良い。
【０１１７】
その後、ＲＴＡ法で第２の強誘電体膜２５ｂを結晶化させる。第２の強誘電体膜２５ｂがＰＺＴ膜の場合には、熱処理温度を７２５℃とし、流量２０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる雰囲気中で、熱処理時間を６０秒間とする。
【０１１８】
この熱処理により、第２の強誘電体膜２５ｂが完全に結晶化するとともに、第２の強誘電体膜２５ｂ中のＩｒが第１の強誘電体膜２５ａ内部の結晶粒のＡサイトやＢサイトに結合する。更に、ＩｒＯx膜２６ａのプラズマダメージを回復させることができ、第２の強誘電体膜２５ｂ中の酸素欠損が補償される。ここで、第１の強誘電体膜２５ａ及び第２の強誘電体膜２５ｂにより、キャパシタ膜となる強誘電体膜２５が形成される。
その後、第１の実施形態と同様にＩｒＯy膜２６ｂを形成し、パターニングすることにより、強誘電体キャパシタ構造３０を形成する。
【０１１９】
［実施例５］
図１４Ｂは、実施例５の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例１と同様に、下部電極層２４上に、アモルファス状態の第１の強誘電体膜６１を形成する。膜厚等は第１の強誘電体膜２５ａと同様とする。なお、第１の実施形態と同様に、第１の強誘電体膜２５ａを形成しても良い。
【０１２０】
続いて、第１の実施形態と同様に、Ｉｒを添加したターゲットを用いて、第２の強誘電体膜２５ｂをスパッタ法で形成する。
その後、ＲＴＡ法で第１の強誘電体膜６１及び第２の強誘電体膜２５ｂを結晶化させる。第１の強誘電体膜６１及び第２の強誘電体膜２５ｂがＰＺＴ膜の場合には、トータルでＰＺＴ膜の厚さが１５０ｎｍ程度の場合、５６０℃〜５８０℃にて流量が２ｓｌｍのＡｒ及び流量が２５ｓｃｃｍのＯ2の混合雰囲気中で、９０秒間の熱処理を行う。
【０１２１】
この熱処理により、第１の強誘電体膜６１及び第２の強誘電体膜２５ｂが完全に結晶化するとともに、第２の強誘電体膜２５ｂ中のＩｒが第１の強誘電体膜６１内部の結晶粒のＡサイトやＢサイトに結合する。ここで、第１の強誘電体膜６１及び第２の強誘電体膜２５ｂにより、キャパシタ膜となる強誘電体膜２５が形成される。
【０１２２】
続いて、第１の実施形態と同様に、膜厚５０ｎｍ程度のＩｒＯx膜（０＜ｘ＜２）２６ａを形成する。なお、ＩｒＯx膜の代わりにＰｔ膜を形成しても良い。
【０１２３】
その後、ＲＴＡ法を行う。第２の強誘電体膜２５ｂがＰＺＴ膜の場合には、熱処理温度を７２５℃とし、流量２０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる雰囲気中で、熱処理時間を１２０秒間とする。
【０１２４】
この熱処理により、第２の強誘電体膜２５ｂが完全に結晶化するとともに、第２の強誘電体膜２５ｂ中のＩｒが第１の強誘電体膜６１内部の結晶粒のＡサイトやＢサイトに結合する。更に、ＩｒＯx膜２６ａのプラズマダメージを回復させることができ、第２の強誘電体膜２５ｂ中の酸素欠損が補償される。ここで、第１の強誘電体膜６１及び第２の強誘電体膜２５ｂにより、キャパシタ膜となる強誘電体膜２５が形成される。
その後、第１の実施形態と同様にＩｒＯy膜２６ｂを形成し、パターニングすることにより、強誘電体キャパシタ構造３０を形成する。
【０１２５】
［実施例６］
図１４Ｃは、実施例６の主要構成として、図１Ｄに相当する構成物のみを示す概略断面図である。
本例では先ず、下部電極層２４上に、キャパシタ膜となる強誘電体膜として、低温、例えば２０℃〜１００℃、ここでは５０℃でスパッタ法により形成し、アモルファス状態の強誘電体膜６２を膜厚１４０ｎｍ程度に形成する。
【０１２６】
続いて、ＲＴＡ法で熱処理を行う。この熱処理の温度をコントロールし、強誘電体膜６２を下部電極層２４上の部分（強誘電体膜６２の下層部分）では完全に結晶化し、表層がアモルファス状となるようにする。このとき、強誘電体膜６２の膜厚は結晶状況に影響を与える。
【０１２７】
一般的に、強誘電体膜の結晶過程は下部電極上の部分から結晶化が進行する。熱処理温度が高い場合には結晶化速度が速くなる。図１７Ａ，図１７Ｂは、Ｐｔからなる下部電極層上に形成した膜厚１４０ｎｍのＰＺＴ膜に、ＲＴＡ法で５５３℃及び５７３℃で９０秒間の熱処理を施した後の様子を示す断面の写真である。アニール温度が低いと表面付近で柱状結晶の粒界が見えなくなり、結晶になっていないと思われる。一方、アニール温度が高いと柱状結晶の粒界が明確になっているように見える（膜厚１２０ｎｍのＰＺＴ膜の場合、５６８℃で９０秒間の熱処理を行うと、表面付近で柱状結晶の粒界が見える。）。
【０１２８】
続いて、強誘電体膜６２上に、例えばスパッタ法又はＭＯＣＶＤ法により、膜厚２０ｎｍ〜８０ｎｍ程度、ここでは５０ｎｍ程度のＩｒＯx膜（０＜ｘ＜２）２６ｃを形成する。ここで、ＩｒＯx膜２６ｃのｘの値をコントロールするために、流量５０〜５８ｓｃｃｍの酸素及び流量１００ｓｃｃｍのＡｒによる雰囲気中で、半導体基板１０に印加するパワーを２．０ｋＷとする。成膜されたＩｒＯx膜２６ｃのｘの値は例えば１．４程度となる。
【０１２９】
続いて、ＲＴＡ法で熱処理を行う。具体的には、７２５℃の処理温度、酸化性雰囲気、ここでは酸素を含む雰囲気（流量２０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる混合雰囲気）中で、熱処理時間を１２０秒間とする。
【０１３０】
この熱処理により、強誘電体膜６２が完全に結晶化するとともに、ＩｒＯx膜２６ｃ中のＩｒが強誘電体膜６２の内部へ拡散する。更に、ＩｒＯx膜２６ｃのプラズマダメージが回復され、強誘電体膜６２中の酸素欠損が補償される。しかも、強誘電体膜６２とＩｒＯx膜２６ｃとの界面は平坦となる（低電圧動作に非常に有利である。）。
その後、第１の実施形態と同様にＩｒＯy膜２６ｂを形成し、パターニングすることにより、強誘電体キャパシタ構造３０を形成する。
【０１３１】
本例による強誘電体キャパシタ構造３０では、図１６に示すように、強誘電体膜６２は、その内部にイリジウムを含有しており、上面から下面へ向かうほどイリジウム濃度が低くなるイリジウム濃度分布を有している。
【０１３２】
以下、下部電極となるＰｔ層、キャパシタ膜となるアモルファスＰＺＴ膜、及び上部電極の一部となるＩｒＯx膜（ｘ＝１．４：以下、ＩｒＯ1.4膜とする）からなる構造体を用いて、本発明のメカニズムを説明する。
【０１３３】
Ｐｔ下部電極層は、（１１１）面に配向している。その上に、アモルファスＰＺＴ膜を１５０ｎｍに成膜する。その後、ＲＴＡ法で、流量２５ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる雰囲気中で９０秒間、熱処理を行う。
【０１３４】
各熱処理の温度に起因するキャパシタの断面図への影響を図１８Ａ，図１８Ｂ，図１８Ｃに示す。
ＰＺＴ膜の結晶成長は、Ｐｔ下部電極層の（１１１）結晶粒間から成長する。熱処理の温度が低い場合、ＰＺＴ膜の結晶成長は、ばらつきが大きく、柱状のＰＺＴ結晶粒子の大きさも非常に大きなばらつきが見られる。ＰＺＴ膜の表面はアモルファス状である。
【０１３５】
その後、ＩｒＯ1.4膜を形成し、さらに、ＲＴＡ法で７２５℃、流量２０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる雰囲気中で２０秒間の熱処理を行う。このとき、ＩｒＯ1.4膜は不飽和な膜であるため、ＩｒＯ1.4膜中のＩｒがＰＺＴ膜中へ拡散し、ＰＺＴ膜中のＰｂがＩｒＯ1.4膜中へ拡散する。このとき、ＰＺＴ膜中の結晶粒子はばらつきが大きいので、ＩｒがＰＺＴ膜の結晶粒の中（ＡサイトやＢサイト）にドーピングされると共に、ＩｒがＰＺＴ膜の結晶粒子間の隙間にも多く残存してしまう。これらのＩｒは、キャパシタのリークパスを形成すると判断できる。しかしながら、ＰＺＴ膜中とＩｒＯ1.4膜との界面層（常誘電体層）は、ＰｂとＩｒとの間における相互拡散の影響により薄くなる。即ち、キャパシタ構造の低電圧動作に有利である。
【０１３６】
一方、上記のＰＺＴ膜の成膜後の熱処理温度が適当であれば、ＰＺＴ膜の結晶粒子はほ
ぼ均一となるとともに、ＰＺＴ膜の表層はアモルファス状態となる。その後、ＩｒＯ1.4膜の形成及び熱処理を行うと、Ｐｂ及びＩｒの拡散をコントロールでき、ＰＺＴ膜とＩｒＯ1.4膜との間の界面層も薄くすることができる。それと同時に、ＰＺＴ膜の結晶粒子はほぼ均一になるので、ＩｒがＰＺＴ膜の結晶粒界に殆ど溜まることがなく、キャパシタ構造のリーク電流も低くなる。
【０１３７】
更に、上記のＰＺＴ成膜後の熱処理が高くなると、ＰＺＴの結晶成長は速くなり、結晶成長にある程度のばらつきが生じる。このとき、ＰＺＴ膜の表層はアモルファス状態ではなく、ＰＺＴ膜は完全に結晶化される。その後、ＩｒＯ1.4膜の形成及び熱処理を行うと、Ｐｂ及びＩｒの相互拡散が発生する。但し、ＰＺＴ膜は結晶化されているため、Ｉｒは殆どＰＺＴ膜の結晶粒子中に拡散できず、Ｉｒは結晶粒子間及びＰＺＴ膜とＩｒＯ1.4膜との間に溜まる。ＰＺＴ膜とＩｒＯ1.4膜との間の界面層も厚くなる。
【０１３８】
上記の各実施形態では、以上の基本発想を基に案出された。即ち、強誘電体膜中に微量のＩｒをドーピングすることにより、強誘電体膜中の欠陥を補償する上に、強誘電体膜の結晶性が均一となり、しかも強誘電体膜の結晶粒間にＩｒが溜まることなく、強誘電体膜と上部電極との界面層を薄くすることができる手法である。
【０１３９】
ここで、実施例６の手法で以下の実験を行う。
キャパシタ構造の下部電極としては、Ｐｔ（膜厚１５０ｎｍ、３５０℃、０．３ｋＷ成膜パワーで成膜）とする。強誘電体膜としては、Ｃａ、Ｓｒ、Ｌａを微量添加したＰＺＴのターゲットを用いて、ＲＦスパッタ法で１５０ｎｍを上記の下部電極上にアモルファス状のＣＳＰＬＺＴ膜を成膜する。このアモルファス状のＣＳＰＬＺＴ膜をＲＴＡ法で熱処理する。流量２５ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる混合雰囲気中で、熱処理時間を９０秒間とする。熱処理温度として、５３３℃から５８８℃まで調査した。ＩｒＯ1.4膜としては、流量５０〜５８ｓｃｃｍの酸素及び流量１００ｓｃｃｍのＡｒによる混合雰囲気中で、半導体基板に印加するパワーを２．０ｋＷ、基板温度を２０℃とし、８秒間成膜する。これにより、膜厚４７ｎｍ程度のＩｒＯ1.4膜が形成される。その後、ＲＴＡ法で７２５℃、流量２０ｓｃｃｍの酸素及び流量２０００ｓｃｃｍのＡｒによる混合雰囲気中で２０秒間の熱処理を行う。
【０１４０】
上記のように熱処理したＣＳＰＬＺＴ膜の結晶性を測定した結果を図１９Ａ，図１９Ｂ，図２０Ａ，図２０Ｂに示す。
図示のように、各条件のＣＳＰＬＺＴ膜の（１０１）面は殆ど配向しない（バックグランドレベルの影響）。熱処理温度が低い場合には、（１００）面の配向は強くなり、熱処理温度が高くなると、（２２２）面の配向強度は強くなる。一方、熱処理温度が低い場合、ＣＳＰＬＺＴ膜の（２２２）面の配向率（＝（２２２）／[(２２２)＋（１００）＋（１０１）]）は低い。熱処理温度を５４８℃以上とすると、（２２２）面の配向率はほぼ飽和する。以上の結果より、ＣＳＰＬＺＴ膜の結晶性はほとんど強誘電体成膜後の熱処理条件に依存することが判る。即ち、熱処理温度が低くなると、ＣＳＰＬＺＴ膜の結晶性は悪く、結晶粒子の大きさがばらつく。熱処理温度を５４８℃以上とすると、ＣＳＰＬＺＴ膜の結晶粒子の大きさがほぼ均一となる。
【０１４１】
一方、ＣＳＰＬＺＴ膜の結晶性は、膜厚及び熱処理温度に依存する。ＣＳＰＬＺＴの膜厚が１２０ｎｍの場合の熱処理温度がＣＳＰＬＺＴ膜の結晶性へ与える影響を図２１Ａ，図２１Ｂに示す。熱処理温度が低い場合、（１００）面の配向強度は強くなり、（２２２）面の配向率は低くなる。５４３℃程度以上になると、配向率はほぼ飽和する。この結果より、強誘電体膜は、膜厚が薄くなると、最適な熱処理温度が低くなる。即ち、強誘電体膜の表層をアモルファス状態とするに際して、強誘電体の結晶粒の大きさ及び配向を揃える熱処理条件は、ＰＺＴの膜厚にも依存する。
【０１４２】
ＣＳＰＬＺＴ膜をキャパシタ膜、ＩｒＯ1.4膜及びＩｒＯ2膜（膜厚２００ｎｍ程度）を上部電極とした強誘電体キャパシタ構造を形成し、配線を３層まで形成し、１トランジスタ−１キャパシタ（１Ｔ１Ｃ）のＦｅＲＡＭを完成させる。次に、完成した１Ｔ１ＣのＦｅＲＡＭのモニタ特性及びＰＴ歩留まりを調査した。
【０１４３】
先ず、平面形状が、一辺の長さが５０μｍである正方形の強誘電体キャパシタ（ディスクリート）、及び平面形状が、長辺の長さが１．５０μｍ、短辺の長さが１．１５μｍである１４２８個の長方形の強誘電体キャパシタ（セルキャパシタ）を形成し、その反転電荷量ＱＳＷを測定した。
【０１４４】
印加電圧を３．０Ｖとして反転電荷量ＱＳＷを測定した結果を図２２Ａ，図２２Ｂに示す。
この結果は、基板面内の５６点における平均値である。図示のように、ＣＳＰＬＺＴ膜の熱処理温度が５３８℃以下になると、ディスクリートのＱＳＷは低くなる。５４３〜５５８℃まではほぼ最高値であり、更に熱処理温度が高くなると、ＱＳＷは低くなる。セルキャパシタでも同じ傾向が見られる。
【０１４５】
一方、セルキャパシタにおける印加電圧の依存性を図２３Ａに、分極反転の抗電圧Ｖｃを図２３Ｂにそれぞれ示す。
このＶｃは、印加電圧の変化に対する値Ｐの変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。なお、◆は変化の割合が負の場合の抗電圧Ｖｃ（−）を示し、▲は変化の割合が正の場合の抗電圧Ｖｃ（＋）を示す。Ｖｃが低い場合、低電圧から飽和電圧にわたって、高い反転電荷量ＱＳＷが得られると共に、勾配が大きくなった。このことは、低電圧動作の強誘電体メモリに極めて好適であることを意味している。
【０１４６】
図２３Ａ及び図２３Ｂに示すように、５４３℃及び５５８℃のセルキャパシタは、低電圧に立ち上がりが速くなり、飽和ＱＳＷも高くなり、Ｖｃが小さくなる。熱処理温度は高くなると、低電圧に立ち上がりが遅くなり、飽和ＱＳＷが低くなり、Ｖｃが高くなる。
【０１４７】
熱処理温度が５６０℃以下の場合、ＣＳＰＬＺＴ膜の表面はアモルファス状であり、その後、ＩｒＯ1.4膜を形成した後、熱処理を行うと、ＩｒがＣＳＰＬＺＴ膜へ拡散する上に、ＣＳＰＬＺＴ膜とＩｒＯ1.4膜との界面は平坦であり、薄い界面層が生成される。一方、熱処理温度が５６３℃以上になると、ＣＳＰＬＺＴ膜の表層が結晶化される。より高い温度になると、ＣＳＰＬＺＴ膜はより完全に結晶化する。この場合、ＩｒＯ1.4膜の形成後の熱処理は、ＩｒがＣＳＰＬＺＴ膜へ拡散するが、ＣＳＰＬＺＴ膜の結晶粒子内に殆ど入らず、結晶粒界に玉ってしまう。しかも、ＣＳＰＬＺＴ膜とＩｒＯ1.4膜との間の界面層も厚くなる。この状況では、分極反転電荷量が小さくなり、抗電圧も高くなる。
【０１４８】
次に、上記の強誘電体キャパシタ構造（ディスクリート及びセルアレイ）のリーク電流を測定した。この結果を図２４Ａ，図２４Ｂに示す。
なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、±５Ｖとした。Ｌ−ＣＡＰＦはディスクリートのリーク電流であり、Ｌ−ＣＡＰはセルアレイのリーク電流である。Ｌ−ＣＡＰＦ−２はディスクリートに印加電圧＋５Ｖのリーク電流である。図示のように、ＰＺＴの熱処理温度が５４３℃以下になると、各リーク電流は急増する。５４８〜５５８℃間のリーク電流が最も低くなる。更に、熱処理温度が高くなると、リーク電流が増加するという結果が得られた。この現象は、以下のようにで説明できる。
【０１４９】
熱処理温度が低い場合、ＰＺＴの結晶粒径はばらつきが大きく、粒界の欠陥も多いので、ＩｒがＰＺＴへ拡散すると、これらの空位に先に充填される。充填された空位のＩｒはキャパシタ構造のリークパスを形成し、キャパシタ構造のリーク電流も急増する。熱処理温度が適当である場合、ＣＳＰＬＺＴ膜の結晶粒界に欠陥は少なく、Ｉｒが結晶粒内へ拡散するため、キャパシタのリークパスは形成されない。熱処理温度が高くなると、ＰＺＴの結晶粒が完全に形成され、Ｉｒが殆ど結晶粒中に入らないため、そのまま結晶粒界に溜まってしまい、リークパスが形成される。
【０１５０】
図２５Ａ，図２５Ｂは、強誘電体キャパシタ構造（１Ｔ１Ｃ型のセルアレイ）における歩留りの測定結果を示す特性図である。
歩留りの測定においては、動作電圧を３Ｖとした。ＰＴ１は、書き込みを行った後に読み出しを行ったときの歩留りを示す。ＰＴ２は、読み出し前に２５０℃での熱処理を行ったときの歩留りを示す。ＰＴ３は、ＰＴ２に対し熱処理後にデータを反転したときの歩留りを示す。ＰＴは、ＰＴ１、ＰＴ２、ＰＴ３の総合歩留まりを示す。ＰＴレシオはＰＴ／ＰＴ１である。
【０１５１】
図示のように、ＰＺＴ（ＣＳＰＬＺＴ）の熱処理温度はデバイスの歩留まりに大きな影響を与える。ＰＺＴの熱処理温度が低いとき、キャパシタのリーク電流が大きいため、キャパシタ構造に高電圧を印加できず、ＰＴ１の歩留まりは非常に低くなる。一方、ＰＺＴの熱処理温度が高くなると、キャパシタ構造は低電圧で動作し難くなり、リテンション（ＳＳ：Same State不良）及びインプリント（ＯＳ：Opposite State不良）し易くなり、ＰＴは低くなる。同様に、ＰＴレシオも低くなる。ＰＴ歩留まりのＲＥＴ不良（ＳＳ＆ＯＳ）の結果を図２６に示す。
【０１５２】
以上の結果より、ＰＺＴ（ＣＳＰＬＺＴ）膜の熱処理温度は５４３℃〜５７３℃とすることが望ましい。最適温度は５５３℃である。更に、５４８℃〜５５８℃の熱処理では、９０％のデバイス歩留まり及び９８％以上の歩留まり率が得られる。
一方、ＰＺＴの膜厚が１２０ｎｍの場合では、最適な熱処理温度は５４３℃〜５５３℃であると考えられる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
0005561300.tif 000009
【図３Ａ】
0005561300.tif 000010
【図３Ｂ】
0005561300.tif 000011
【図３Ｃ】
0005561300.tif 000012
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
0005561300.tif 000019
【図７Ｂ】
0005561300.tif 000020
【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
0005561300.tif 000024
【図８Ｃ】
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【図８Ｄ】
0005561300.tif 000026
【図９Ａ】
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【図９Ｂ】
0005561300.tif 000028
【図９Ｃ】
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【図１０Ａ】
0005561300.tif 000030
【図１０Ｂ】
0005561300.tif 000031
【図１１Ａ】
0005561300.tif 000032
【図１１Ｂ】
0005561300.tif 000033
【図１２】
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【図１３Ａ】
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【図１３Ｂ】
0005561300.tif 000036
【図１３Ｃ】
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【図１４Ａ】
0005561300.tif 000038
【図１４Ｂ】
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【図１４Ｃ】
0005561300.tif 000040
【図１５】
0005561300.tif 000041
【図１６】
0005561300.tif 000042
【図１７Ａ】
0005561300.tif 000043
【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
0005561300.tif 000048
【図１９Ｂ】
0005561300.tif 000049
【図２０Ａ】
0005561300.tif 000050
【図２０Ｂ】
0005561300.tif 000051
【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
0005561300.tif 000054
【図２２Ｂ】
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【図２３Ａ】
0005561300.tif 000056
【図２３Ｂ】
0005561300.tif 000057
【図２４Ａ】
0005561300.tif 000058
【図２４Ｂ】
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【図２５Ａ】
0005561300.tif 000060
【図２５Ｂ】
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【図２６】
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