(57)【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成されたｎ型及びｉ型の多層の窒化ガリウム系半導体と、
前記窒化ガリウム系半導体の最上層のｎ型のＧａＮ層上に第１Ａｌ層とＴａＡｌ3層と第２Ａｌ層とがこの順に積層されてなるオーミック電極を備える窒化ガリウム系ＨＥＭＴの製造方法であって、
前記基板上に前記窒化ガリウム系半導体を形成する工程と、
前記オーミック電極の形成予定領域の前記ｎ型のＧａＮ層の膜厚を他の領域の膜厚よりも薄くする工程と、
前記窒化ガリウム系半導体上の、前記オーミック電極の形成予定領域に、厚さが１０ｎｍのタンタルと、厚さが２８０ｎｍのアルミニウムとをこの順に積層する工程と、
前記タンタルと前記アルミニウムとを窒素雰囲気下で５５０℃で１分間の熱処理をして、前記第１Ａｌ層とＴａＡｌ3層と第２Ａｌ層とがこの順に積層されてなるオーミック電極を形成する工程とを有し、
前記オーミック電極を形成する工程の熱処理によって、前記ＴａＡｌ3層を形成させると共に、前記最上層のｎ型ＧａＮ層と前記第１Ａｌ層とを直接接するようにする
ことを特徴とする窒化ガリウム系ＨＥＭＴの製造方法。
【請求項２】
請求項１に記載の窒化ガリウム系ＨＥＭＴの製造方法によって製造された窒化ガリウム系ＨＥＭＴであって、
基板と、前記基板上に形成されたｎ型及びｉ型の多層の窒化ガリウム系半導体と、前記窒化ガリウム系半導体の最上層のｎ型のＧａＮ層上に第１Ａｌ層とＴａＡｌ3層と第２Ａｌ層とがこの順に積層されてなるオーミック電極を備え、
前記オーミック電極が形成された箇所の前記ｎ型のＧａＮ層の膜厚は、前記オーミック電極が形成されていない箇所の前記ｎ型のＧａＮ層の膜厚よりも薄く、
前記最上層のｎ型のＧａＮ層は前記第１Ａｌ層と直接接している
ことを特徴とする窒化ガリウム系ＨＥＭＴ。
【請求項３】
基板と、前記基板上に形成されたｎ型及びｉ型の多層の窒化ガリウム系半導体と、前記窒化ガリウム系半導体の最上層のｎ型のＧａＮ層上に第１Ａｌ層とＴａＡｌ3層とＴａ層とＰｄＧａ層と第２Ａｌ層とＰｄＡｌ層とがこの順に積層されてなるオーミック電極を備える窒化ガリウム系ＨＥＭＴの製造方法であって、
前記基板上に前記窒化ガリウム系半導体を形成する工程と、
前記オーミック電極の形成予定領域の前記ｎ型のＧａＮ層の膜厚を他の領域の膜厚よりも薄くする工程と、
前記窒化ガリウム系半導体上の、前記オーミック電極の形成予定領域に、厚さが１０ｎｍのタンタルと、厚さが２ｎｍのパラジウムと、厚さが２８０ｎｍのアルミニウムとをこの順に積層する工程と、
前記タンタルと前記パラジウムと前記アルミニウムとを窒素雰囲気下で５５０℃で１分間の熱処理をして、前記第１Ａｌ層とＴａＡｌ3層とＴａ層とＰｄＧａ層と第２Ａｌ層とＰｄＡｌ層とがこの順に積層されてなるオーミック電極を形成する工程とを有し、
前記オーミック電極を形成する工程の熱処理によって、前記ＴａＡｌ3層とＰｄＧａ層とＰｄＡｌ層を形成させると共に、前記最上層のｎ型ＧａＮ層と前記第１Ａｌ層とを直接接するようにする
ことを特徴とする窒化ガリウム系ＨＥＭＴの製造方法。
【請求項４】
請求項３に記載の窒化ガリウム系ＨＥＭＴの製造方法によって製造された窒化ガリウム系ＨＥＭＴであって、
基板と、前記基板上に形成されたｎ型及びｉ型の多層の窒化ガリウム系半導体と、
前記窒化ガリウム系半導体の最上層のｎ型のＧａＮ層上に第１Ａｌ層とＴａＡｌ3層とＴａ層とＰｄＧａ層と第２Ａｌ層とＰｄＡｌ層とがこの順に積層されてなるオーミック電極を備え、
前記オーミック電極が形成された箇所の前記ｎ型のＧａＮ層の膜厚は、前記オーミック電極が形成されていない箇所の前記ｎ型のＧａＮ層の膜厚よりも薄く、
前記最上層のｎ型のＧａＮ層は前記第１Ａｌ層と直接接している
ことを特徴とする窒化ガリウム系ＨＥＭＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型化合物半導体装置およびその製造方法に関するものであり、特に、キャリア走行層としてナイトライド系III-Ｖ族化合物半導体を用いたＨＥＭＴ（高電子移動度トランジスタ）タイプの化合物半導体装置におけるオーミック電極の熱耐久性を向上させた電界効果型化合物半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、サファイア、ＳｉＣ、ＧａＮ、もしくは、Ｓｉ等を基板に使用して、ＡｌＧａＮ／ＧａＮを結晶成長しＧａＮを電子走行層とする電子デバイスの開発が活発である。この様な電子デバイスの電子走行層として用いられるＧａＮは、電子移動度がＧａＡｓに比べて小さいものの、バンドギャップが３．４ｅＶとＧａＡｓの１．４ｅＶに比べて大きいため、ＧａＡｓ系電子デバイスでは不可能な高耐圧での動作が期待されている。
【０００３】
例えば、現在、携帯電話の基地局用アンプでは５０Ｖの高電圧動作が求められており、高耐圧性能が必須となっているが、現状のＧａＡｓ系電子デバイスでは１２Ｖでの駆動が限界であるため、５０Ｖの電圧を降下させて使用しているのが現状であり、そのために効率が低下したり、或いは、歪みが発生したりという問題がある。
【０００４】
このためＧａＮ系ＨＥＭＴが開発された（以下、従来のＧａＮ系ＨＥＭＴと称する）。その従来のＧａＮ系ＨＥＭＴの概略的断面図を示す図１２を用いて、従来のＧａＮ系ＨＥＭＴを説明する。
【０００５】
まず、Ｃ面を主面とするサファイア基板４１上に、通常のＭＯＶＰＥ法（有機金属気相薄膜成長法）を用いて、ＧａＮ系半導体を形成する。ＧａＮ系半導体は、厚さが３μｍのｉ型ＧａＮ電子走行層４２、厚さが３ｎｍのｉ型Ａｌ0.25Ｇａ0.75Ｎ層４３、厚さが２５ｎｍで、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層４４、及び、厚さが５ｎｍのｉ型Ａｌ0.25Ｇａ0.75Ｎ保護層４５を順次堆積させて形成される。ここで、ｉ型は不純物を意図的にドープしないことを称する。
【０００６】
次いで、全面に、ＣＶＤ法を用いて厚さが２０ｎｍのＳｉＮ膜４６を堆積したのち、ゲート形成領域に開口部を設けてＮｉ／Ａｕからなるゲート電極４７を形成するとともに、オーミック電極となるソース電極４８及びドレイン電極４９の形成予定領域に開口部を設けてＴｉ層４９ａ／Ａｌ層４９ｂからなるソース電極４８及びドレイン電極４９を形成する。こうして従来のＧａＮ系ＨＥＭＴの基本構造が完成する。なお、図１２に示すソース電極４８及びドレイン電極４９の膜構成はアニール処理前のものである。
【０００７】
ＧａＮやＡｌＧａＮ等のＧａＮ系半導体においては、ｉ型ＧａＮ電子走行層４２とｉ型Ａｌ0.25Ｇａ0.75Ｎ層４３の界面のｉ型Ａｌ0.25Ｇａ0.75Ｎ層４３側に、格子不整合に起因するピエゾ効果によって、例えば、１×１０13ｃｍ-2の正の分極電荷が現れるため、ｉ型ＧａＮ電子走行層４２のｉ型ＧａＮ電子走行層４２とｉ型Ａｌ0.25Ｇａ0.75Ｎ層４３との界面の近傍に約１×１０13ｃｍ-2の電子が誘起され、二次元電子ガス層（ｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層４４から供給される電子が平面方向に高速に移動する層）を構成する（図示せず）。
【０００８】
この様なｉ型ＧａＮ電子走行層４２における二次元電子ガス層の電子移動度は１０００〜１５００ｃｍ２／Ｖｓｅｃ程度であり、ＧａＡｓ系の二次元電子ガス層の電子移動度（８５００ｃｍ２／Ｖｓｅｃ程度）より小さいが、二次元電子ガスの濃度は約１×１０13ｃｍ-2とＧａＡｓ系の二次元電子ガスの濃度に比べて１桁以上大きいので、ＧａＡｓ系ＨＥＭＴと同程度の電流駆動特性を得ることができるとともに、禁制帯幅が広いので高耐圧特性が得られる。
【０００９】
ｉ型Ａｌ0.25Ｇａ0.75Ｎ保護層４５を設けることによって、ゲート電極へのトンネル電流を低減し、少しでも耐圧を向上させることができる。電流オフ時の耐圧は２００Ｖ程度であり、電流オン時の耐圧は２０Ｖ程度である。このようにＧａＡｓ系電子デバイスより従来のＧａＮ系ＨＥＭＴの電流オン時の耐圧は向上したが、電流オン時の耐圧は更に５０Ｖまで向上させる必要があるとともに、この様な従来のＧａＮ系ＨＥＭＴにおいては、高ゲート電圧動作下においてＩ‐Ｖ特性に大きなヒステリシスが発生して、高周波領域における相互コンダクタンスが低下し電流駆動ができなくなるという問題がある。
【００１０】
このような問題を改善し高耐圧動作を実現するためのＧａＮ系ＨＥＭＴ（以下、高耐圧を可能にしたＧａＮ系ＨＥＭＴと称する）の概略的断面図を図１３に示す。
ＳｉＣ基板５１上に、ＭＯＶＰＥ法を用いて、ＧａＮ系半導体を形成する。ＧａＮ系半導体は、厚さが３μｍのｉ型ＧａＮ電子走行層５２、厚さが２ｎｍのｉ型Ａｌ0.25Ｇａ0.75Ｎ層５３、厚さが２５ｎｍで、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層５４、従来のＧａＮ系ＨＥＭＴのｉ型Ａｌ0.25Ｇａ0.75Ｎ保護層４５に替わって、厚さが５ｎｍ、Ｓｉドーピング濃度が２×１０1７ｃｍ-3以上のｎ型ＧａＮ保護層５５を順次堆積させて形成される。なお、基板としてはサファイア、ＧａＮ、もしくはＳｉ基板を使用しても良い。次いで、全面に、ＣＶＤ法を用いて表面保護膜としてＳｉＮ膜５６を堆積したのち、ゲート形成領域に開口部を設けてＮｉ／Ａｕからなるゲート電極５７を形成するとともに、オーミック電極となるソース電極５８およびドレイン電極５９の形成予定領域に開口部を設けてソース電極５８及びドレイン電極５９を形成する。
【００１１】
このようにｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層５４上に膜厚が１０ｎｍ以下のｎ型ＧａＮ保護層５５を配置することで、ピエゾ電荷によってバンドギャップを持ち上げてゲート電極へのトンネル電流を低減しショットキー特性を向上することができる。ｎ型ＧａＮ保護層５５を走行キャリア（ｉ型ＧａＮ電子走行層５２）と同導電にすることによって、従来のＧａＮ系ＨＥＭＴのｉ型Ａｌ0.25Ｇａ0.75Ｎ保護層４５の場合にピエゾ電荷により持ち上げられすぎていた界面ポテンシャルは持ち下げられて導通性能が改善される。また、ソース電極５８およびドレイン電極５９のオーミック性を高めることもできる。
【００１２】
ソース電極５８およびドレイン電極５９には接触抵抗率を小さくするためにＴｉ／ＡｌやＴｉ／Ａｌ／Ｎｉ／Ａｕの積層構造電極が主に使用されている。
【００１３】
例えば、Ｔｉ／Ａｌのソース電極５８およびドレイン電極５９は、図１３に示すようにＧａＮ系保護層５５上にＴｉ層５９ａ、Ａｌ層５９ｂを順に積層したのち、６００℃〜８００℃でアニール処理されて形成される。図１４は８００℃付近でアニール処理されたソース電極５８およびドレイン電極５９の断面を示している。
Ａｌ層５９ｂはＴｉ層５９ａ並びにＧａＮ系保護層５５の界面等と反応して、Ｔｉ層５９ａはＴｉＡｌ３層６４となり、ＧａＮ系保護層５５の界面はＡｌＧａＮ層６３になる。膜構成としては、ＧａＮ系保護層５５上からソース電極５８およびドレイン電極５９に向かって、ＧａＮ系保護層５５上に、ＡｌＧａＮ層６３、Ａｌ層６２ｄ、ＴｉＡｌ３層６４、Ａｌ層６２ｅとなる。アニール処理温度が低くなるにつれてＡｌＧａＮ層６３の形成は緩和され、６００℃付近ではＡｌＧａＮ層６３は形成されなくなる。このようにして前記ソース電極および前記ドレイン電極と接触する前記ＧａＮ保護層との接触抵抗率が小さくなるようにしている。
【特許文献１】特開２００２−３５９２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、高耐圧動作を可能にしたＧａＮ系ＨＥＭＴは１５０℃程度の高温環境下で使用すると、例えば、Ｔｉ／Ａｌから成るソース電極およびドレイン電極では、Ａｌがあらゆる方向に移動するために、ソース電極およびドレイン電極に微小な隙間が多数できてソース電極およびドレイン電極の抵抗が高くなってしまう。
つまり、エレクトロマイグレーションが発生して、ソース電極およびドレイン電極の信頼性を著しく低下させてしまう。Ｔｉの融点が１６７０℃と低いために、Ｔｉはエレクトロマイグレーションの抑制効果を持ち合わせてはいない。また、前述の６００℃〜８００℃のアニール処理によって、Ｔｉ／Ａｌから成るソース電極およびドレイン電極の表面とエッジに凹凸が発生する、いわゆるソース電極およびドレイン電極のモフォロジ（表面に表れる形態）が悪化する。そのために電界が不均一に印加されてオーミック性（デバイスの特性）を劣化させてしまう。更には、前述の６００℃〜８００℃のアニール処理によるＡｌ層６２ｄ，６２ｅ、Ａｌ層との反応により形成される図１３に示すＡｌＧａＮ保護層６３は、アニール処理におけるガス流量、温度等のばらつきによって、膜厚にばらつきが生じてしまう。そのために、ソース電極およびドレイン電極と、ＧａＮ保護層５５とのオーミック性が左右されてしまう。熱耐久性を高めるためにＴｉより融点の高いＷ（タングステン）とＡｌを主とする積層電極も開発されている。Ｗは融点が３２２０℃と高いが、製造方法が限定され、加工性もＴａより容易ではなく量産性には不向きである。また、Ｔａ／Ｍｏ（モリブデン）から成る電極も開発されているが、膜厚を厚くすることが難しく、電極の電流密度を低減させることが難しいため大電流動作に不向きである。本発明は、上記実状に鑑みてなされるもので、ソース電極およびドレイン電極の熱耐久性を向上させて、かつ製造過程においてオーミック性に与える不安定要因を取り除き信頼性および量産性の高いＧａＮ系ＨＥＭＴを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の第１の観点によれば、基板と、前記基板上に形成されたｎ型及びｉ型の多層の窒化ガリウム系半導体と、前記窒化ガリウム系半導体の最上層のｎ型のＧａＮ層上に第１Ａｌ層とＴａＡｌ3層と第２Ａｌ層とがこの順に積層されてなるオーミック電極を備える窒化ガリウム系ＨＥＭＴの製造方法であって、前記基板上に前記窒化ガリウム系半導体を形成する工程と、前記オーミック電極の形成予定領域の前記ｎ型のＧａＮ層の膜厚を他の領域の膜厚よりも薄くする工程と、前記窒化ガリウム系半導体上の、前記オーミック電極の形成予定領域に、厚さが１０ｎｍのタンタルと、厚さが２８０ｎｍのアルミニウムとをこの順に積層する工程と、前記タンタルと前記アルミニウムとを窒素雰囲気下で５５０℃で１分間の熱処理をして、前記第１Ａｌ層とＴａＡｌ3層と第２Ａｌ層とがこの順に積層されてなるオーミック電極を形成する工程とを有し、前記オーミック電極を形成する工程の熱処理によって、前記ＴａＡｌ3層を形成させると共に、前記最上層のｎ型ＧａＮ層と前記第１Ａｌ層とを直接接するようにする窒化ガリウム系ＨＥＭＴの製造方法が提供される。
【００１６】
また、本発明の第２の観点によれば、上記の窒化ガリウム系ＨＥＭＴの製造方法によって製造された窒化ガリウム系ＨＥＭＴであって、基板と、前記基板上に形成されたｎ型及びｉ型の多層の窒化ガリウム系半導体と、前記窒化ガリウム系半導体の最上層のｎ型のＧａＮ層上に第１Ａｌ層とＴａＡｌ3層と第２Ａｌ層とがこの順に積層されてなるオーミック電極を備え、前記オーミック電極が形成された箇所の前記ｎ型のＧａＮ層の膜厚は、前記オーミック電極が形成されていない箇所の前記ｎ型のＧａＮ層の膜厚よりも薄く、前記最上層のｎ型のＧａＮ層は前記第１Ａｌ層と直接接している窒化ガリウム系ＨＥＭＴが提供される。
【発明の効果】
【００１７】
本発明によれば、ソース電極およびドレイン電極として高融点金属のタンタル、低融点金属のアルミニウムを順に積層して、そして、前記ソース電極および前記ドレイン電極の表面とエッジのモフォロジを良好にし、かつ製造ばらつきが最小限となるようにアニール処理をすることにより、前記ソース電極および前記ドレイン電極の熱耐久性を向上させて、かつ製造過程でオーミック性に与える不安定要因が取り除かれた信頼性および量産性の高いＧａＮ系ＨＥＭＴが実現できる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態を実施例を用いて説明する。
【実施例１】
【００１９】
図1は本実施形態に係るＧａＮ系ＨＥＭＴの基本的な構造を示している。
【００２０】
その図１に示すＧａＮ系ＨＥＭＴの製造フローの概略図を図２（ａ）乃至（ｆ）を用いて説明する。
【００２１】
まず、図２（ａ）のようにＳｉＣ基板１１上に、ＭＯＶＰＥ装置を用いて減圧雰囲気の下でＧａＮ系半導体が積層される。ＧａＮ系半導体は以下の各層が順次積層される。トリメチルガリウム（ＴＭＧａ）ガスとアンモニア（ＮＨ３）ガスを化学反応させて、厚さが３μｍのｉ型ＧａＮ電子走行層１２を積層される。続いて、ＴＭＧａガスとトリメチルアルミニウム（ＴＭＡｌ）ガスとＮＨ３ガスを化学反応させて、厚さが３ｎｍのｉ型Ａｌ0.25Ｇａ0.75Ｎ層１３が積層される。続いて、ＴＭＧａガスとＴＭＡｌガスとＮＨ３ガスを化学反応させたのちに、シラン（ＳｉＨ４）ガスを化学反応させて、厚さが２０ｎｍ、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層１４が積層される。最後に、ＴＭＧａガスとＴＭＡｌガスとＮＨ３ガスを化学反応させたのちに、ＳｉＨ４ガスを化学反応させて、厚さが５ｎｍ、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型ＧａＮ保護層１５が積層される。
【００２２】
次に、図２（ｂ）のようにｎ型ＧａＮ保護層１５まで積層されたＳｉＣ基板１１の全面にレジスト１９が塗布され、ソース電極６およびドレイン電極７の形成予定領域に紫外線が照射されるマスクを用いて、ソース電極６およびドレイン電極７の形成予定領域に紫外線が照射され、開口が設けられる。
【００２３】
次に、蒸着リフト法を用いて減圧雰囲気の下で、厚さが１０ｎｍのタンタル（Ｔａ）層７ａ、厚さが２８０ｎｍのアルミニウム（Ａｌ）層７ｂが順次成膜される。続いて、レジスト１９が剥離され、図２（ｃ）に示すソース電極６およびドレイン電極７が形成される。続いて、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて、窒素雰囲気の下で、５５０℃、１分間のアニール処理が行われ、ソース電極６およびドレイン電極７は、図２（ｄ）に示すように膜構成が変化したソース電極１６およびドレイン電極１７となる。なお、ソース電極６とドレイン電極７は同じ膜構成になっている。同様にソース電極１６とドレイン電極１７は同じ膜構成になっている。
【００２４】
次に、レジストが全面に塗布され、ゲート電極５の形成予定領域に紫外線が照射されるマスクを用いて、ゲート電極５の形成予定領域に紫外線が照射され、開口が設けられる（図示せず）。続いて、図２（ｄ）のように蒸着リフト法を用いて減圧雰囲気の下で、厚さが１０ｎｍのニッケル（Ｎｉ）層、厚さが２００ｎｍの金（Ａｕ）層が順次成膜され、レジストが剥離される。このようしてゲート電極５が形成される。
【００２５】
最後に、図２（ｅ）のようにＣＶＤ法を用いて厚さが２０ｎｍのＳｉＮ膜４が堆積され、図２（ｆ）のようにソース電極１６およびドレイン電極１７の上面に堆積されたＳｉＮ膜４が取り除かれる。
【００２６】
以上のようにしてＧａＮ系ＨＥＭＴの基本的な構造である第１具体例が完成する。
【００２７】
なお、図１に示すソース電極６およびドレイン電極７の膜構成は、アニール処理前のものである。アニール処理後の膜構成については、第１具体例のアニール処理後のソース電極およびドレイン電極の膜構成を示す図４のようになる。
【００２８】
このようにして製作されたＧａＮ系ＨＥＭＴのソース電極６およびドレイン電極７は、Ｔｉより高融点のＴａを積層し、次いで、Ａｌを積層し、アニール処理されることで、図４に示すＴａＡｌ３層７ｃが形成されて、ＴａＡｌ３層７ｃとＡｌ層７ｄ、７ｅとの密着性が向上する。これによって、１５０℃程度の高温環境下で使用してもアルミニウムの移動を抑制することができる。すなわち、電極のエレクトロマイグレーションが抑制されるために、信頼性を高めることが可能になる。これを検証するためにソース電極およびドレイン電極に接続する配線において動作時間に対する抵抗値の変化を測定した。エレクトロマイグレーションが抑制されると配線の抵抗値の上昇傾向は見られず、エレクトロマイグレーションが起きると配線の抵抗値が上昇傾向を示すことを確認した。なお、エレクトロマイグレーションが更に進み電極が断線する場合は、顕微鏡、ＳＥＭ等で容易に確認することができる。
【００２９】
アニール温度を変化させてソース電極およびドレイン電極と、ＧａＮ保護層１５とのオーミック性を確認した。図３はアニール温度と電極の接触抵抗率との関係を調査した結果を示している。従来のアニール温度範囲の６００℃にてアニール処理を行うと、接触抵抗率は約２．８×１０−５（Ω・ｃｍ２）である。アニール温度を５７０℃、５５０℃と下げると接触抵抗率はそれぞれ４．５×１０−６（Ω・ｃｍ２）、1．０×１０−６（Ω・ｃｍ２）と低くなる。アニール温度を５００℃まで下げると接触抵抗率は９．０×１０−５（Ω・ｃｍ２）と高くなる。
【００３０】
また、第１具体例のＧａＮ系ＨＥＭＴが所望の動作をするために必要なソース電極およびドレイン電極の接触抵抗率を確認した。その結果、接触低効率は２．５×１０−5（Ω・ｃｍ２）以下となった。更に好ましい接触抵抗率としては、1．０×１０−5（Ω・ｃｍ２）以下となった。
【００３１】
図３のアニール温度と電極の接触抵抗率との関係から、アニール温度を６００℃より低くして、５１０℃以上とすることで、接触低効率を２．５×１０−5（Ω・ｃｍ２）以下にすることができ、更に好ましい接触抵抗率の1．０×１０−5（Ω・ｃｍ２）以下では、アニール温度は５９０℃以下、５２０℃以上となり、更に、５５０℃付近でアニール処理をすると最も良好なオーミック性が得られることが確認された。５５０℃のアニール条件で処理した従来技術のＴｉ／Ａｌから構成されるソース電極およびドレイン電極の接触抵抗率は、約２倍の２．２×１０−６（Ω・ｃｍ２）となる（図示せず）。
【００３２】
５５０℃と５７０℃のアニール条件で製作されたソース電極１６およびドレイン電極１７の表面とエッジは、顕微鏡観察により良好なモフォロジになっていることが確認された。当然の事ながら６００℃のアニール条件では凹凸のある悪いモフォロジになってしまうことも確認された。つまり、アニール温度を６００℃より小さくすればソース電極６およびドレイン電極７の表面とエッジのモフォロジが改善される。
【００３３】
図４に示す第１具体例のアニール処理後のソース電極およびドレイン電極の膜構成では、５５０℃のアニール条件で製作されたｎ型ＧａＮ保護層１５とソース電極１６およびドレイン電極１７の界面において、ＧａＮ保護層１５とＡｌ層７ｂとの反応が抑制されている。これによって、製造ばらつきによるオーミック性の不安定さを最小限にできる。
【００３４】
更に、接触抵抗率を良好にするために、ソース電極およびドレイン電極の成膜時のＴａとＡｌの膜厚比（Ａｌ膜厚／Ｔａ膜厚）と接触抵抗率の関係が確認された。その膜厚比と接触抵抗の関係が図５に示される。アニール温度は５５０℃となる。膜厚比の大きさに比例して接触抵抗率は低下する。図３に示すアニール処理温度５７０℃の時の接触抵抗率に近い膜厚比の大きさは１０となる。すなわち、膜厚比の大きさが１０以上で接触抵抗率が良好となり、特に２０以上が好ましい。なお、膜厚比を１０より低くする（高融点金属のＴａ膜厚の比率が増える）と、膜厚比１０以上で形成されたソース電極およびドレイン電極の接触抵抗率と同等にするためには、アニール温度を上げる必要があり、ソース電極およびドレイン電極のモフォロジを悪くする方向になってしまうので、モフォロジの観点からも膜厚比を１０以上にすることが好ましい。
【実施例２】
【００３５】
図６は本発明の第２具体例のＧａＮ系ＨＥＭＴの基本的な構造を示している。その図６に示すＧａＮ系ＨＥＭＴの製造フローの概略図を図７（ａ）乃至（ｆ）を用いて説明する。前記第1具体例と同様にして、図７（ａ）のようにＳｉＣ基板上にＭＯＶＰＥ装置を用いて減圧雰囲気の下で、厚さが３μｍのｉ型ＧａＮ電子走行層１２、厚さが３ｎｍのｉ型Ａｌ0.25Ｇａ0.75Ｎ層１３、厚さが２０ｎｍ、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層１４、厚さが５ｎｍ、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型ＧａＮ保護層１５が順に積層される。
【００３６】
続いて、図７（ｂ）のようにｎ型ＧａＮ保護層１５まで積層されたＳｉＣ基板１１の全面にレジスト１９が塗布され、ソース電極２６およびドレイン電極２７の形成予定領域に紫外線が照射されるマスクを用いて、ソース電極２６およびドレイン電極２７の形成予定領域に紫外線が照射され、開口が設けられる。
【００３７】
次に、蒸着リフト法を用いて減圧雰囲気の下で、厚さが１０ｎｍのＴａ層２７ａ、厚さが２ｎｍのパラジウム（Ｐｄ）２７ｃ、厚さが２８０ｎｍのＡｌ層２７ｂが順次成膜される。続いて、レジスト１９が剥離されると図７（ｃ）のようになる。続いて、ＲＴＡ装置を用いて、窒素雰囲気の下で、５５０℃、１分間のアニール処理が、ソース電極２６およびドレイン電極２７は、図２（ｄ）に示すように膜構成が変化したソース電極３６およびドレイン電極３７となる。なお、ソース電極２６とドレイン電極２７は同じ膜構成になっている。同様にソース電極３６とドレイン電極３７は同じ膜構成になっている。
【００３８】
次に、レジストが全面に塗布され、ゲート電極５の形成予定領域に紫外線が照射されるマスクを用いて、ゲート電極５の形成予定領域に紫外線が照射され、開口が設けられる。続いて、図７（ｄ）のように蒸着リフト法を用いて減圧雰囲気の下で、厚さが１０ｎｍのＴｉ層、厚さが２００ｎｍのＡｕ層が順次成膜され、レジストが剥離される。このようしてゲート電極５が形成される。
【００３９】
最後に、図７（ｅ）のようにＣＶＤ法を用いて厚さが２０ｎｍのＳｉＮ膜４が堆積され、図７（ｆ）のようにソース電極３６およびドレイン電極３７の上面に堆積されたＳｉＮ膜４が取り除かれる。
【００４０】
以上のようにしてＧａＮ系ＨＥＭＴの基本的な構造である第2具体例が完成する。
【００４１】
なお、図６に示すソース電極６およびドレイン電極７の膜構成は、アニール処理前のものである。アニール処理後の膜構成については、第２具体例のアニール処理後のソース電極およびドレイン電極の膜構成を示す図８のようになる。
【００４２】
Ｐｄはアニール処理によって図８に示すようにＡｌ層３５の上層に移動してＰｄＡｌ化合物３８になる性質を持っている。このため、高温環境下での使用によるＡｌの移動を抑制することができる。ここで、前記第１具体例と同様にＴａはＡｌの移動を抑制する働きをしていることは言うまでもない。
【００４３】
ｎ型ＧａＮ保護層１５とＴａ層３３の界面のｎ型ＧａＮ保護層１５側においては、Ｇａ抜けが起きて、Ｐｄがその抜け穴にドーパントされるので、ソース電極３６およびドレイン電極３７の接触抵抗が低減される。なお、６００℃より低い温度でアニール処理をすることで、ソース電極３６およびドレイン電極３７の表面とエッジのモフォロジは良好になり、前記第１具体例と同様に、ＡｌがＧａＮ保護層１５とＴａ層３３の間に移動してＡｌ層３１とＴａＡｌ３層３２を形成するのでオーミック性も良くなる。
【００４４】
耐酸化性に優れているＰｄが電極に含まれることで、ソース電極３６およびドレイン電極３７の耐酸化性も向上させることができる。
【実施例３】
【００４５】
図９は本発明の第３具体例のＧａＮ系ＨＥＭＴの基本的な構造を示している。その図９に示すＧａＮ系ＨＥＭＴの製造フローの概略図を図１０（ａ）乃至（ｆ）を用いて説明する。前記第１具体例および前記第２具体例と同様にして、図１０（ａ）のようにＳｉＣ基板上にＭＯＶＰＥ装置を用いて減圧雰囲気の下で、厚さが３μｍのｉ型ＧａＮ電子走行層１２、厚さが３ｎｍのｉ型Ａｌ0.25Ｇａ0.75Ｎ層１３、厚さが２０ｎｍ、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層１４、厚さが５ｎｍ、Ｓｉドーピング濃度が２×１０18ｃｍ-3のｎ型ＧａＮ保護層１５が順に積層される。
【００４６】
続いて、図１０（ｂ）のようにｎ型ＧａＮ保護層１５まで積層されたＳｉＣ基板１１の全面にレジスト１９が塗布され、ソース電極６およびドレイン電極７の形成予定領域に紫外線が照射されるマスクを用いて、ソース電極６およびドレイン電極７の形成予定領域に紫外線が照射され、開口が設けられ、次いで、塩素系ガス、不活性ガスを用いたドライエッチング法により、ソース電極６およびドレイン電極７の形成予定領域になるｎ型ＧａＮ保護層１５の膜厚を薄くする。その膜厚については、デバイスの特性により最適化される。
【００４７】
次に、図１０（ｃ）のように蒸着リフト法を用いて減圧雰囲気の下で、ソース電極６およびドレイン電極７を形成するために、前記第１具体例と同様の厚さが１０ｎｍのタンタルＴａ層７ａ、厚さが２８０ｎｍのＡｌ層７ｂが順次成膜される。なお、前記第２具体例と同様に、厚さが１０ｎｍのＴａ層２７ａ、厚さが２ｎｍのパラジウム（Ｐｄ）２７ｃ、厚さが２８０ｎｍのＡｌ層２７ｂを順次成膜されてもよい。続いて、レジスト１９が剥離される。続いて、ＲＴＡ装置を用いて、窒素雰囲気の下で、５５０℃、１分間のアニール処理が行われ、ソース電極６およびドレイン電極７は、図１０（ｄ）に示すように膜構成が変化したソース電極１６およびドレイン電極１７となる。なお、ソース電極６とドレイン電極７は同じ膜構成になっている。同様にソース電極１６とドレイン電極１７は同じ膜構成になっている。
【００４８】
次に、レジストが全面に塗布され、ゲート電極５の形成予定領域に紫外線が照射されるマスクを用いて、ゲート電極５の形成予定領域に紫外線が照射され、開口が設けられる。続いて、蒸着リフト法を用いて減圧雰囲気の下で、厚さが１０ｎｍのＮｉ層、厚さが２００ｎｍのＡｕ層が順次成膜され、レジストが剥離されると図１０（ｄ）のようになる。このようしてゲート電極５が形成される。
【００４９】
最後に、図１０（ｅ）のようにＣＶＤ法を用いて厚さが２０ｎｍのＳｉＮ膜４が堆積され、図１０（ｆ）のようにソース電極１６およびドレイン電極１７の上面に堆積されたＳｉＮ膜４が取り除かれる。
【００５０】
以上のようにしてＧａＮ系ＨＥＭＴの基本的な構造である第３具体例が完成する。
【００５１】
図９は本発明の第３具体例のＧａＮ系ＨＥＭＴの基本的な構造を示している。なお、図９に示すソース電極６およびドレイン電極７の膜構成は、アニール処理前のものである。アニール処理後の膜構成について図１１になる。
【００５２】
ＧａＮ系ＨＥＭＴの高耐圧は、ゲート電極５とｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層１４に挟まれるｎ型ＧａＮ保護層１５の所望の膜厚によって保たれている。第３具体例は、ｎ型ＧａＮ保護層１５のソース電極１６およびドレイン電極１７の箇所だけ、局所的に膜厚を薄くすることで、ソース電極１６からドレイン電極１７に流れる電子の軌道長さ（二次元電子ガス層までの距離）が短くなり、化合物半導体装置の性能向上を図ることができる。
【００５３】
チャネルまでの距離を更に短くする手法として、他に、ソース電極１６およびドレイン電極１７の下のｎ型ＧａＮ保護層１５を全てエッチングして、ｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層１４に直接ソース電極１６およびドレイン電極１７を接続させる方法、更には、ソース電極１６およびドレイン電極１７の下のｎ型ＧａＮ保護層１５の全てと、ｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層１４の膜厚がソース電極１６およびドレイン電極１７の形成箇所のみ薄くなるようにエッチングして、ｎ型Ａｌ0.25Ｇａ0.75Ｎ電子供給層１４に直接ソース電極１６およびドレイン電極１７を接続させる方法がある（図示せず）。
【００５４】
以上、本発明の実施の形態について説明してきたが、本発明は前記各実施例に記載された構成および条件に限られるものではない。例えば、保護層はｎ型ＧａＮ層に限られるものではなく、Ａｌ組成比をｙとしたときに、ｙ≦０．１となるｎ型ＡｌｙＧａ１−ｙＮ層を用いてもよく、Ｉｎを添加したＩｎＧａＮ層を用いてもよい。また、基板にはサファイア基板、ＧａＮ基板或いはＳｉ基板を用いてもよく、前記各実施例では熱伝導性に優れたＳｉＣ基板を適用した。
【００５５】
また、ソース電極およびドレイン電極のアニール処理後の膜構造については、図４、図８および図１１に示すように積層構造となるのが最も好ましいが、アニール処理条件によってソース電極およびドレイン電極は積層構造ではなく、渾然一体の合金膜の構成になる場合があるが、熱耐久性は維持されるため、渾然一体の合金膜の構成としても良い。
【００５６】
また、ソース電極およびドレイン電極のアニール処理温度が６００℃以上の場合であっても、６００℃未満と同等のモフォロジやオーミック接触の得られるように、アニール処理時間の調整を行っても構わない。
【００５７】
また、前記各実施例に記載されたゲート電極、ソース電極およびドレイン電極の形成方法はこの限りではない。例えば、ＳｉＮ膜をｎ型ＧａＮ保護層上に堆積したのちに、前記ＳｉＮ膜の前記ゲート電極、前記ソース電極および前記ドレイン電極の形成予定領域をエッチングして開口を設けて、前記ゲート電極、前記ソース電極および前記ドレイン電極を成膜する方法もある。また、前記ゲート電極、前記ソース電極および前記ドレイン電極を構成する各層を前記ｎ型ＧａＮ保護層上に個別に成膜したのちに、前記ゲート電極、前記ソース電極および前記ドレイン電極の形成予定領域以外をエッチングして各電極を形成したのちに、前記ＳｉＮ膜を堆積する方法もある。なお、前記ゲート電極と、前記ソース電極および前記ドレイン電極は、構成材料が異なるので個別に形成される。また、前記ソース電極および前記ドレイン電極にはアニール処理が施される。
【００５８】
また、前記ソース電極および前記ドレイン電極の上層に位置する配線との接続性を考慮したり、前記ソース電極および前記ドレイン電極の熱安定性を考慮したりするために、前記各実施例に記載されたソース電極およびドレイン電極が、Ｔａ層とＡｌ層の上に、もしくはＴａ層とＰｄ層とＡｌ層の上に、更に電極材料が成膜されたものに対しても良好な結果が得られる。
【００５９】
更に、前記各実施例に記載された窒化ガリウム系半導体の導電型がｐ型、ｉ型でも好結果が得られる。
【００６０】
以上のようにオーミック電極であるソース電極およびドレイン電極にＴａ層とＡｌ層を適用することは、高耐圧性能が求められ、かつ高温環境下での使用に適応させるＨＥＭＴ（高電子移動度トランジスタ）に必須の技術であり、本発明のＨＥＭＴの熱耐久性を高めるのに対して非常に有効である。さらに、ＨＥＭＴをはじめ種々のデバイスにおいても有効である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係るＧａＮ系ＨＥＭＴの基本的な構造を示す図である。
【図２】本発明の実施形態に係るＧａＮ系ＨＥＭＴの製造フローの概略図
【図３】アニール温度と電極の接触抵抗率との関係を調査した結果を示す図である。
【図４】本発明の第１具体例のアニール処理後のソース電極およびドレイン電極の膜構成を示す図である。
【図５】オーミック電極を構成する膜の膜厚比と接触抵抗の関係を示す図である。
【図６】本発明の第２具体例のＧａＮ系ＨＥＭＴの基本的な構造を示す図である。
【図７】本発明の第２具体例のＧａＮ系ＨＥＭＴの製造フローの概略図
【図８】本発明の第２具体例のアニール処理後のソース電極およびドレイン電極の膜構成を示す図である。
【図９】本発明の第３具体例のＧａＮ系ＨＥＭＴの基本的な構造を示す図である。
【図１０】本発明の第３具体例のＧａＮ系ＨＥＭＴの製造フローの概略図
【図１１】本発明の第３具体例のアニール処理後のソース電極およびドレイン電極の膜構成を示す図である。
【図１２】従来のＧａＮ系ＨＥＭＴの概略的断面図を示す図である。
【図１３】高耐圧動作を可能にしたＧａＮ系ＨＥＭＴの概略的断面図を示す図である。
【図１４】高耐圧動作を可能にしたＧａＮ系ＨＥＭＴのアニール処理後のソース電極およびドレイン電極の膜構成を示す図である。
【符号の説明】
【００６２】
４、４６、５６  ＳｉＮ膜、
５、４７、５７  ゲート電極、
６、２６、４８、５８  ソース電極、
７、２７、４９、５９  ドレイン電極、
１６、３６  ソース電極（アニール処理後）、
１７、３７  ドレイン電極（アニール処理後）、
７ａ  Ｔａ層、
７ｂ、７ｄ、７ｅ  Ａｌ層、
７ｃ  ＴａＡｌ３層、
１１  ＳｉＣ基板、
１２、４２、５２  ｉ型ＧａＮ電子走行層、
１３、４３、５３  ｉ型Ａｌ０．２５Ｇａ０．７５Ｎ層、
１４、４４、５４  ｎ型Ａｌ０．２５Ｇａ０．７５Ｎ電子供給層、
１５、５５  ｎ型ＧａＮ保護層、
１９  レジスト、
３１  Ａｌ層、
３２  ＴａＡｌ３層、
３３  Ｔａ層、
３４  Ｐｄ層、
３５  Ａｌ層  ３８  ＰｄＡｌ層、
４９ａ、５９ａ  Ｔｉ層、
４９ｂ  Ａｌ層、
５９ｂ  Ａｌ層、
６２ｄ、６２ｅ  Ａｌ層、
６３  ＡｌＧａＮ層、
６４  ＴｉＡｌ３層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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