(57)【特許請求の範囲】
【請求項１】
少なくとも一部がチャネル領域をなす第１導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型の第１主電極領域と、
前記活性領域の他方に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第２導電型の第２主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する主制御部、該主制御部にπ字型をなすように交わる２本のガード部を有し、前記第２主電極領域の３方を囲むゲート電極と、
前記活性領域の前記ガード部と前記素子分離絶縁膜との間に、前記主制御部の直下の領域を介し前記第１主電極領域から離間し、且つ、前記２本のガード部の直下の領域を介し前記第２主電極領域から離間して、それぞれ挿入された、一対の第１導電型で、前記半導体層よりも高不純物密度のリーク阻止領域
とを備え、前記リーク阻止領域によって、前記素子分離絶縁膜近傍に形成される前記第１主電極領域から前記第２主電極領域に至る電流経路をブロックすることを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記第１主電極領域が、前記素子分離絶縁膜からゲート幅方向に離間して設けられていることを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記ゲート電極の下方に、前記素子分離絶縁膜から離間して設けられ、第２導電型で、前記第１主電極領域及び前記第２主電極領域よりも低不純物密度の埋込領域を更に備えることを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項４】
少なくとも一部がチャネル領域をなす第１導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方の端部側に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型の第１主電極領域と、
前記活性領域の他方の端部側に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第２導電型の第２主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する第１主制御部、該第１主制御部にπ字型をなすように交わる２本の第１ガード部を有し、前記第１主電極領域の３方を囲む第１のゲート電極と、
前記ゲート絶縁膜の上に前記第１のゲート電極と対向して設けられ、前記キャリアの流路に直交する第２主制御部、該第２主制御部にπ字型をなすように交わる２本の第２ガード部を有し、前記第２主電極領域の３方を囲む第２のゲート電極と、
前記活性領域の前記第１及び第２のゲート電極の間に位置し、第２導電型で、前記第１主電極領域に対して第２主電極領域と機能し、前記第２主電極領域に対して第１主電極領域と機能する共通主電極領域と、
前記活性領域の前記第１ガード部と前記素子分離絶縁膜の間に、前記第１主制御部の直下の領域を介し前記共通主電極領域から離間し、且つ、前記２本の第１ガード部の直下の領域を介し前記第１主電極領域から離間して、それぞれ挿入された一対の第１導電型で、前記半導体層よりも高不純物密度の第１リーク阻止領域と、
前記活性領域の前記第２ガード部と前記素子分離絶縁膜の間に、前記第２主制御部の直下の領域を介し前記共通主電極領域から離間し、且つ、前記２本の第２ガード部の直下の領域を介し前記第２主電極領域から離間して、それぞれ挿入された一対の第１導電型で、前記半導体層よりも高不純物密度の第２リーク阻止領域
とを備え、前記第１及び第２のリーク阻止領域によって、前記素子分離絶縁膜近傍に形成される前記第１主電極領域から前記共通主電極領域を経由して前記第２主電極領域に至る電流経路をブロックすることを特徴とする絶縁ゲート型半導体集積回路。
【請求項５】
少なくとも一部がチャネル領域をなす第１導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方の端部側に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型の第１主電極領域と、
前記活性領域の他方の端部側に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第２導電型の第２主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する第１主制御部、該第１主制御部にπ字型をなすように交わる２本の第１ガード部を有し、前記第１主電極領域の３方を囲む第１のゲート電極と、
前記ゲート絶縁膜の上に前記第１のゲート電極と対向して設けられ、前記キャリアの流路に直交する第２主制御部、該第２主制御部にπ字型をなすように交わる２本の第２ガード部を有し、前記第２主電極領域の３方を囲む第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極の間にそれぞれ離間して配置された複数の中間ゲート電極と、
前記第１のゲート電極と前記複数の中間ゲート電極のいずれかとの間、前記複数の中間ゲート電極のそれぞれの間、前記複数の中間ゲート電極のいずれかと前記第２のゲート電極の間にそれぞれ位置し、前記活性領域に前記素子分離絶縁膜から離間して設けられた第２導電型の複数の共通主電極領域と、
前記活性領域の前記第１ガード部と前記素子分離絶縁膜の間に、前記第１主制御部の直下の領域を介し前記共通主電極領域から離間し、且つ、２本の第１ガード部の直下の領域を介し前記第１主電極領域から離間して、それぞれ挿入された一対の第１導電型で、前記半導体層よりも高不純物密度の第１リーク阻止領域と、
前記活性領域の前記第２ガード部と前記素子分離絶縁膜の間に、前記第２主制御部の直下の領域を介し前記共通主電極領域から離間し、且つ、前記２本の第２ガード部の直下の領域を介し前記第２主電極領域から離間して、それぞれ挿入された一対の第１導電型で、前記半導体層よりも高不純物密度の第２リーク阻止領域
とを備え、前記第１及び第２のリーク阻止領域によって、前記素子分離絶縁膜近傍に形成される前記第１主電極領域から前記複数の共通主電極領域を経由して前記第２主電極領域に至る電流経路をブロックすることを特徴とする絶縁ゲート型半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐放射線性を有する絶縁ゲート型半導体素子の構造、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路の構造に関する。
【背景技術】
【０００２】
固体撮像装置はＣＣＤ型とＣＭＯＳ型とに大別される。これらの固体撮像装置を衛星搭載カメラなど放射線の多い環境で使用する場合において、多段の電荷転送動作を行うＣＣＤ型は、放射線の影響による転送劣化が生じ易いため、多段電荷転送動作を伴わないＣＭＯＳ型の方が有利である。しかしながらＣＭＯＳ型も放射線照射により様々な影響を受ける。具体的には、受光部の暗電流増大や白傷増大、トランジスタのリーク電流増大、ラッチアップなどである。この内、トランジスタのリーク電流は、画素内のトランジスタや読み出し回路系で用いるアナログ回路内のトランジスタ等で発生し、その対策を行うことはＣＭＯＳ型固体撮像装置の耐放射線設計をする上で重要なポイントの１つとなる。
【０００３】
図１０を参照し、一般的なＭＯＳ型トランジスタが放射線照射を受けることによりリーク電流の増大を引き起こすことを説明する。図１０に示すＭＯＳ型トランジスタは、ｐ型基板である半導体層１１の上に、シリコン酸化膜からなるゲート絶縁膜２２を介してゲート電極２４Ｐが形成され、厚い素子分離絶縁膜２１で周辺を囲まれた領域を活性領域２１Ｂとし、活性領域２１Ｂにｎ型のドレイン領域１２、ソース領域１３が形成されて、ゲート電極２４Ｐの下のチャネルをドレイン領域１２からソース領域１３に向かい電流が流れる。図１１は図１０に示すＭＯＳ型トランジスタの深さ方向の電位分布を示したものである。ＭＯＳトランジスタは、Ｘ線やガンマ線などの高エネルギ光や高エネルギの荷電粒子等のイオン化放射線（Ionizing Radiation）が照射されると、絶縁膜中に電子正孔対が発生した後、移動度の低い正孔が取り残されて半導体との界面近傍に多いトラップに蓄積する。これによりゲート電圧Ｖgが変わらなくてもチャネルのキャリア（電子）に対するポテンシャルはＶs0からＶs1まで深くなり、ゲート電圧Ｖgが通常ではオフ（遮断）となる値であってもチャネルをオフできなくなる。換言すればゲートがオン（導通）するしきい値電圧がマイナス方向にシフトする。この効果は酸化膜の厚さの２乗に比例するため厚い酸化膜で顕著となり、図１０（ａ）に示すように、オフ時にチャネルの長さ方向に沿う両端部でリークパスが形成され、リーク電流Ｉａが流れる。
【０００４】
これを防ぐ方法の１つとして、図１２に示すようにゲート電極８１をリング状にし、ゲート電極８１に囲まれた領域８２をソースないしドレイン、ゲート電極８１の周囲の領域８３をドレインないしソースとすることが知られている（非特許文献１参照）。これによりソースとドレイン間に厚い酸化膜の側壁が無くなり、リーク電流は防止される。しかしながら、この方法はトランジスタサイズの増大を招く。
【０００５】
他の方法として、図１３に示すようにゲート電極８８の下でチャネル８６の幅を広げ、厚い酸化膜による側壁部のエッジ長さをｙから２ｘ＋ｙへ増大することが提案されている（特許文献１参照）。これにより側壁部近傍のチャネル長が増大しリーク電流が流れ難くなるが、この方法もゲートサイズの増大を招く。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００９−５１６３６１号公報
【非特許文献】
【０００７】
【非特許文献１】Ｇ．アネリ（Anelli）他、「ＬＨＣ実験のための標準的なディープサブミクロンＣＭＯＳ技術を用いた放射線耐性を有するＶＬＳＩの実用的設計（Radiation Tolerant VLSI Circuits in Standard Deep Submicron CMOS Technologies for the LHC Experiments: Practical Design Aspects）」、米国電気電子学会（IEEE）、原子核科学会報（Transactions on Nuclear Science）、第46巻、pp.1690-1696、1999年12月
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、サイズを増大することなく、放射線によるソースドレイン間のオフ時のリーク電流を低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の態様は、(a)少なくとも一部がチャネル領域をなす第１導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型の第１主電極領域と、(d)活性領域の他方に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第２導電型の第２主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流れを静電的に制御し、平面パターン上、キャリアの流路に直交する主制御部、この主制御部にπ字型をなすように交わる２本のガード部を有し、第２の主電極領域の３方を囲むゲート電極と、(g)活性領域に、平面パターン上、第２主電極領域のゲート幅方向の両端側に、それぞれ２本のガード部を隔てて、ガード部、素子分離絶縁膜に接するようにそれぞれ形成され、第１導電型で、半導体層よりも高不純物密度のリーク阻止領域とを備える絶縁ゲート型半導体素子であることを要旨とする。
【００１０】
本発明の第２の態様は、(a)少なくとも一部がチャネル領域をなす第１導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型の第１主電極領域と、(d)活性領域の他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第２導電型の第２主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第１主制御部、この第１主制御部にπ字型をなすように交わる２本の第１ガード部を有し、第１主電極領域の３方を囲む第１のゲート電極と、(g)活性領域の第１ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第１導電型で、半導体層よりも高不純物密度の第１リーク阻止領域と、(h)ゲート絶縁膜の上に第１のゲート電極と対向して設けられ、キャリアの流路に直交する第２主制御部、この第２主制御部にπ字型をなすように交わる２本の第２ガード部を有し、第２主電極領域の３方を囲む第２のゲート電極と、(i)活性領域の第２ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第１導電型で、半導体層よりも高不純物密度の第２リーク阻止領域と、(j)活性領域の第１及び第２のゲート電極の間に位置し、第２導電型で、第１主電極領域に対して第２主電極領域と機能し、第２主電極領域に対して第１主電極領域と機能する共通主電極領域とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【００１１】
本発明の第３の態様は、(a)少なくとも一部がチャネル領域をなす第１導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型の第１主電極領域と、(d)活性領域の他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第２導電型の第２主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第１主制御部、この第１主制御部にπ字型をなすように交わる２本の第１ガード部を有し、第１主電極領域の３方を囲む第１のゲート電極と、(g)活性領域の第１ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第１導電型で、半導体層よりも高不純物密度の第１リーク阻止領域と、(h)ゲート絶縁膜の上に第１のゲート電極と対向して設けられ、キャリアの流路に直交する第２主制御部、この第２主制御部にπ字型をなすように交わる２本の第２ガード部を有し、第２主電極領域の３方を囲む第２のゲート電極と、(i)活性領域の第２ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第１導電型で、半導体層よりも高不純物密度の第２リーク阻止領域と、(j)第１のゲート電極と第２のゲート電極の間にそれぞれ離間して配置された複数の中間ゲート電極と、(k)第１のゲート電極と複数の中間ゲート電極のいずれかとの間、複数の中間ゲート電極のそれぞれの間、複数の中間ゲート電極のいずれかと第２のゲート電極の間にそれぞれ位置し、活性領域に素子分離絶縁膜から離間して設けられた第２導電型の複数の共通主電極領域とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【発明の効果】
【００１２】
本発明によれば、サイズを増大することなく、放射線によるソースドレイン間のオフ時のリーク電流を低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１（ａ）は、本発明の第１の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図１（ｂ）は図１（ａ）のIＡ−IＡ方向から見た、第１の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図、図１（ｃ）は図１（ａ）のIＢ−IＢ方向から見た第１の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図、図１（ｄ）は図１（ａ）のIＣ−IＣ方向から見た第１の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図２】図２（ａ）は、本発明の第２の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図２（ｂ）は図２（ａ）のIIＡ−IIＡ方向から見た、第２の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図３】図３（ａ）は、本発明の第３の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図３（ｂ）は図３（ａ）のIIIＢ−IIIＢ方向から見た、第３の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図４】本発明の第４の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図５】本発明の第５の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図６】本発明の第６の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図７】本発明の第７の実施形態に係る絶縁ゲート型半導体素子、及び第８の実施形態に係る絶縁ゲート型半導体集積回路が適用される増幅型イメージセンサの各画素の回路構成の例を示す回路図である。
【図８】図７に示す回路図の一部に用いられる本発明の第７の実施形態に係る絶縁ゲート型半導体素子の平面図の一例である。
【図９】図７に示す回路図の一部に用いられる本発明の第８の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図１０】図１０（ａ）は、従来の絶縁ゲート型半導体素子の主電流の経路を説明する平面図であり、図１０（ｂ）は図１０（ａ）の絶縁ゲート型半導体素子のチャネル部のオン（導通）時とオフ（遮断）時のポテンシャルプロファイルを示す模式的な断面図である。
【図１１】従来の絶縁ゲート型半導体素子のチャネルのポテンシャルの変化を、放射線の照射前及び照射後の絶縁ゲート型半導体素子のチャネルのポテンシャル分布と比較して示す図である。
【図１２】従来の耐放射線性を有する絶縁ゲート型半導体素子を説明する平面図である。
【図１３】従来の耐放射線性を有する絶縁ゲート型半導体素子を説明する平面図である。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、本発明の第１〜第８の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
又、以下に示す第１〜第８の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１６】
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る絶縁ゲート型半導体素子は、第１導電型（ｐ型）のシリコン（Ｓｉ）からなり、少なくとも一部がチャネル領域をなす第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられ、チャネル領域にキャリア注入口を介してキャリア（電子）を注入する第２導電型（ｎ型）で、素子分離絶縁膜２１に３辺を接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第２導電型（ｎ型）で、素子分離絶縁膜２１の他方の端部に１辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、キャリアの流れを静電的に制御し、平面パターン上、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する主制御部、この主制御部に、この主制御部と共に第２主電極領域１３の３方を囲むように交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、活性領域２１Ｂに、平面パターン上、第２主電極領域１３のゲート幅方向の両端側に、それぞれ２本のガード部２４１，２４２を隔てて、このガード部２４１，２４２、素子分離絶縁膜２１に接するようにそれぞれ形成され、第１導電型（ｐ＋型）で、半導体層１１よりも高不純物密度のリーク阻止領域６１，６２とを備える。
【００１７】
第１主電極領域１２は、ゲート電極２４に近接する辺をキャリア注入口として有し、第２主電極領域１３は、第１主電極領域１２に近接する辺をキャリア排出口として有する。第１主電極領域１２のキャリア注入口と第２主電極領域１３のキャリア排出口とを結ぶキャリアの流路は、放射線によって生成されるリークパスから離間して設けられる。リークパスは、電子に対するポテンシャルが周囲より低く、活性領域２１Ｂに素子分離絶縁膜２１に沿って形成される。ゲート電極２４の上には層間絶縁膜２５が設けられ、層間絶縁膜２５に開口されたコンタクトホールを介して、第１主電極領域１２には第１主電極配線２３が、第２主電極領域１３には第２主電極配線２７が接続されている。
【００１８】
図１（ｂ）〜図１（ｄ）では「半導体層１１」として、第１導電型（ｐ型）の半導体基板（Ｓｉ基板）を用いる場合を例示しているが、半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層１１として採用してもよく、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層１１として採用してもよく、ＳＯＩ構造の第１導電型の半導体層（ＳＯＩ層）を半導体層１１として採用してもよい。素子分離絶縁膜２１は素子分離機能を有するものであれば種々の構造や種々の材料の絶縁膜が採用可能である。例えば微細化された集積回路等に有利な浅いトレンチ分離（ＳＴＩ：Shallow Trench Isolation）等のトレンチ分離構造に用いられる厚い酸化膜などが素子分離絶縁膜２１として好適である。素子分離絶縁膜２１は半導体層１１の少なくとも上部を囲む構造であれば、種々の構造が採用可能で、ＳＯＩ構造のように島状に半導体層１１の底部及び側面を囲む構造であっても構わない。
【００１９】
本明細書及び本特許請求の範囲の記載において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）等のソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴ，ＳＩＴ等の上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。即ち、第１主電極領域がソース領域であれば、第２主電極領域はドレイン領域であり、第１主電極領域がドレイン領域であれば、第２主電極領域はソース領域である。以下の説明では、便宜上、第１主電極領域がドレイン領域で第２主電極領域がソース領域の場合について説明するが、どちらをドレイン領域と呼び、どちらをソース領域と呼ぶかは、絶縁ゲート型半導体素子のバイアス関係で決まる単なる選択の問題であり、ドレイン領域とソース領域を入れ替えても構わない場合があることは勿論である。
【００２０】
又、本明細書及び本特許請求の範囲の記載において、「矩形」とは完全な矩形（長方形）のみを意味するものではない。即ち、「矩形の第１主電極領域１２」や「矩形の第２主電極領域１３」の表現は、完全な矩形（長方形）の第１主電極領域１２や第２主電極領域１３のみを意味する意図ではなく、フォトリソグラフィーやその他のプロセス上の理由から、第１主電極領域１２や第２主電極領域１３の平面形状のコーナ部分が丸みを帯びた矩形になる場合等が発生するので、そのような不完全な矩形のトポロジーをも許容するものであることに留意すべきである。特に、微細化が進んだ構造においては、第１主電極領域１２や第２主電極領域１３の平面形状は円に近い平面形状になりうるが、本明細書及び本特許請求の範囲の記載においては、それらの平面形状をも含めて「矩形の第１主電極領域１２」や「矩形の第２主電極領域１３」と呼ぶ。
【００２１】
図１（ａ）では、第１主電極領域１２が、平面パターン上、ゲート電極２４の上にのみ設けられ、第２主電極領域１３が、平面パターン上、ゲート電極２４の下にのみ設けられた構造を例示した。しかし、第１主電極領域１２は平面パターン上、第１主電極領域１２側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第２主電極領域１３は平面パターン上、第２主電極領域１３側からゲート電極２４の直下に若干張り出していてもよい。実際に、プロセス上の熱処理工程を考慮すれば、第１主電極領域１２が、平面パターン上、第１主電極領域１２側からゲート電極２４の直下において、横方向（図１（ａ）において下方向）に拡散し、第２主電極領域１３が第２主電極領域１３側からゲート電極２４の直下において、横方向（図１（ａ）において上方向）に拡散する構造は容易に実現できる。よって、現実の構造としては、図１（ａ）に示す構造は、第１主電極領域１２が、平面パターン上、第１主電極領域１２側からゲート電極２４の直下において、下方向に若干張り出し、第２主電極領域１３が第２主電極領域１３側からゲート電極２４の直下において、上方向に若干張り出している。
【００２２】
ゲート電極２４は、燐（Ｐ）、砒素（Ａｓ）等の第２導電型（ｎ型）の不純物をドープした多結晶シリコン（以下において「ドープドポリシリコン」という。）膜等で形成すれば、ゲート電極２４と第１主電極領域１２との境界、及びゲート電極２４と第２主電極領域１３との境界は自己整合的に定めることが可能である。或いは、ゲート電極２４を、ドープドポリシリコン膜とタングステンシリサイド（ＷＳｉ2）膜等の多層構造から構成すればゲート電極２４の抵抗値を低減させ、高速動作を可能にすることができる。シリサイド膜としては、タングステンシリサイド（ＷＳｉ2）膜の他、コバルトシリサイド（ＣｏＳｉ2）膜、チタンシリサイド（ＴｉＳｉ2）膜、モリブデンシリサイド（ＭｏＳｉ2）膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属でもよく、更には、これらのシリサイド膜を用いたポリサイド膜でゲート電極２４を構成してもよい。シリサイド膜の代わりに、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等の高導電率の金属膜をドープドポリシリコン膜の上に配置してもよく、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜の代わりにドープドポリシリコン膜の上に配置してゲート電極２４を構成してもよい。
【００２３】
第１の実施形態に係る絶縁ゲート型半導体素子は、ゲート絶縁膜２２としてシリコン酸化膜を用いた単なるＭＯＳ型のトランジスタだけに限定されるものではない。即ち、第１の実施形態に係る絶縁ゲート型半導体素子のゲート絶縁膜２２としては、シリコン酸化膜の他、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ3Ｎ4）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等を使用して、ＭＩＳ型のトランジスタを構成してもよい。但し、これらゲート絶縁膜材料としては、放射線に対して耐性があることが前提となる。
【００２４】
第１の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極２４下方の素子分離絶縁膜２１近傍の領域ＰＡ及びＰＢでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域ＰＡ及びＰＢの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１，６２であるため、リーク阻止領域６１，６２を介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【００２５】
（第２の実施形態）
第１の実施形態に係る絶縁ゲート型半導体素子では、第１主電極領域１２として３辺を素子分離絶縁膜２１に接した構造を説明したが、素子分離絶縁膜２１に接する３辺の内対向する２辺を、素子分離絶縁膜２１から離間する構造としてもよい。
【００２６】
即ち、第２の実施形態に係る絶縁ゲート型半導体素子は、図２に示すように、第１主電極領域１２ａが、第１主電極領域１２ａのキャリアの流路に平行な２辺と素子分離絶縁膜２１との間に、それぞれキャリアの流路に直交する方向（ゲート幅方向）に距離ｑを隔てて設けられている点で第１の実施形態と異なる。その他の構造は、第１の実施形態に係る絶縁ゲート型半導体素子と同一であるので重複した説明を省略する。
【００２７】
第２の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極２４の下方の素子分離絶縁膜２１近傍の領域ＰＡ及びＰＢでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域ＰＡ及びＰＢの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１，６２であるため、これらの部分を介する電流経路はブロックされる。更に、第２の実施形態に係る絶縁ゲート型半導体素子は、第１主電極領域１２ａが、素子分離絶縁膜２１近傍に形成されるリークパスを避けるように、第１主電極領域１２ａのキャリアの流路に平行な２辺と素子分離絶縁膜２１とが離間するように設けられているので、イオン化放射線が照射されても、より確実にリーク電流が流れることを防止できる。
【００２８】
（第３の実施形態）
図３に示すように、本発明の第３の実施形態に係る絶縁ゲート型半導体素子は、π字型のゲート電極２４の下方の活性領域２１Ｂに、チャネル幅と同方向に第２主電極領域１３と同程度の幅を有するｎ−型の埋込領域１５が形成されている点で第１の実施形態と異なる。第３の実施形態に係る絶縁ゲート型半導体素子は、ゲート電圧０Ｖでチャネルにキャリアが注入されるノーマリオン（ディプリーション）型の絶縁ゲート型トランジスタであり、導通時には埋込領域１５の部分のキャリア（電子）に対するポテンシャルが深く形成されている。埋込領域１５の不純物密度は、第１主電極領域１２と第２主電極領域１３より低不純物密度であるが、ｐ型の半導体層１１と同程度若しくはｐ型の半導体層１１よりも大きな値である。
【００２９】
第３の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極２４の下方の素子分離絶縁膜２１近傍の領域ＰＡ及びＰＢでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域ＰＡ及びＰＢの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１，６２であるため、リーク阻止領域６１，６２を介する電流経路はブロックされる。更に、第３の実施形態に係る絶縁ゲート型半導体素子は、ゲート電極２４の下方の活性領域２１Ｂに、チャネル幅と同方向に第２主電極領域１３と同程度の幅を有するｎ−型の埋込領域１５が形成されているので、キャリアの流路が埋込領域１５に制約され、イオン化放射線が照射されても、より一層リーク電流を防止できる。
【００３０】
（第４の実施形態）
図４に示すように、第４の実施形態に係る絶縁ゲート型半導体集積回路は、図１に示した第１の実施形態に係る絶縁ゲート型半導体素子を、第１主電極領域１２を共通した電極領域として、２つの絶縁ゲート型半導体素子を対向するように直列接続した構成である。
【００３１】
即ち、第４の実施形態に係る絶縁ゲート型半導体集積回路は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域をなす半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型（ｎ型）で矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第２導電型（ｎ型）で矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜（図示省略）と、ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第１主制御部、この第１主制御部にπ字型をなすように交わる２本の第１ガード部２４１ａ，２４２ａを有し、第１主電極領域１２の３方を囲む第１のゲート電極２４ａと、活性領域２１Ｂの第１ガード部２４１ａ，２４２ａと素子分離絶縁膜２１の間にそれぞれ挿入された一対の第１導電型（ｐ＋型）で、半導体層１１よりも高不純物密度の第１リーク阻止領域６１ａ，６２ａと、ゲート絶縁膜の上に第１のゲート電極２４ａと対向して設けられ、キャリアの流路に直交する第２主制御部、この第２主制御部にπ字型をなすように交わる２本の第２ガード部２４１ｂ，２４２ｂを有し、第２主電極領域１３の３方を囲む第２のゲート電極２４ｂと、活性領域２１Ｂの第２ガード部２４１ｂ，２４２ｂと素子分離絶縁膜２１の間にそれぞれ挿入された一対の第１導電型（ｐ＋型）で、半導体層１１よりも高不純物密度の第２リーク阻止領域６１ｂ，６２ｂと、活性領域２１Ｂの第１のゲート電極２４ａと第２のゲート電極２４ｂの間に位置し、第２導電型（ｎ型）で、第１主電極領域１２に対して第２主電極領域１３と機能し、第２主電極領域１３に対して第１主電極領域１２と機能する共通主電極領域１４とを備える。
【００３２】
第４の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第１のゲート電極２４ａ及び第２のゲート電極２４ｂのそれぞれ下方の素子分離絶縁膜２１近傍の領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１ａ，６２ａ；６１ｂ，６２ｂであるため、リーク阻止領域６１ａ，６２ａ；６１ｂ，６２ｂを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【００３３】
（第５の実施形態）
図４に示す第４の実施形態に係る絶縁ゲート型半導体集積回路は、平面パターン上、π字型の第１のゲート電極２４ａとπ字型の第２のゲート電極２４ｂとの間に共通主電極領域１４を配置し、２つのトランジスタを直列に接続した構成としたが、複数の共通主電極領域、更に複数のゲート電極を用いて、更に複数のトランジスタを直列接続する構成としてもよい。
【００３４】
図５に示すように、本発明の第５の実施形態に係る絶縁ゲート型半導体集積回路は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域をなす半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第２導電型（ｎ型）の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第２導電型（ｎ型）の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜（図示省略）と、ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第１主制御部、この第１主制御部にπ字型をなすように交わる２本の第１ガード部２４１ａ，２４２ａを有し、第１主電極領域１２の３方を囲む第１のゲート電極２４ａと、活性領域２１Ｂの第１ガード部２４１ａ，２４２ａと素子分離絶縁膜２１の間にそれぞれ挿入された一対の第１導電型（ｐ＋型）で、半導体層１１よりも高不純物密度の第１リーク阻止領域６１ａ，６２ａと、ゲート絶縁膜の上に第１のゲート電極２４ａと対向して設けられ、キャリアの流路に直交する第２主制御部、この第２主制御部にπ字型をなすように交わる２本の第２ガード部２４１ｂ，２４２ｂを有し、第２主電極領域１３の３方を囲む第２のゲート電極２４ｂと、活性領域２１Ｂの第２ガード部２４１ｂ，２４２ｂと素子分離絶縁膜２１の間にそれぞれ挿入された一対の第１導電型（ｐ＋型）で、半導体層１１よりも高不純物密度の第２リーク阻止領域６１ｂ，６２ｂと、第１のゲート電極２４ａと第２のゲート電極２４ｂの間にそれぞれ離間して配置された複数の中間ゲート電極２６-1〜２６-m(mは正の整数)と、第１のゲート電極２４ａと中間ゲート電極２６-1との間、複数の中間ゲート電極２６-1〜２６-mのそれぞれの間、中間ゲート電極２６-mと第２のゲート電極２４ｂの間にそれぞれ位置し、活性領域２１Ｂに素子分離絶縁膜２１から離間して設けられた第２導電型（ｎ型）の複数の共通主電極領域１４１とを備えて、複数の絶縁ゲート型半導体素子の直列回路を構成している。
【００３５】
第５の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第１のゲート電極２４ａ及び第２のゲート電極２４ｂのそれぞれ下方の素子分離絶縁膜２１近傍の領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１ａ，６２ａ；６１ｂ，６２ｂであるため、リーク阻止領域６１ａ，６２ａ；６１ｂ，６２ｂを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【００３６】
更に、第５の実施形態に係る絶縁ゲート型半導体集積回路は、複数の共通主電極領域１４１が、それぞれ素子分離絶縁膜２１と離間して設けられているので、キャリアが、素子分離絶縁膜２１近傍にリークパスが形成される領域ＰＡｃを避けて、より確実にリーク電流が流れることを防止できる。
【００３７】
（第６の実施形態）
図５に示す第５の実施形態に係る絶縁ゲート型半導体集積回路では、複数の共通主電極領域１４１を素子分離絶縁膜２１からそれぞれ離間した構成とすることによって、キャリアが素子分離絶縁膜２１近傍に形成されるリークパスを流れることを防止したが、複数の中間ゲート電極２６-1〜２６-mのそれぞれ下方の素子分離絶縁膜２１に近接する領域に、半導体層１１より高濃度の第１導電型の領域を設けることによっても２つのπ字型のゲート電極の間のリーク電流を防止できる。
【００３８】
図６に示すように、本発明の第６の実施形態に係る絶縁ゲート型半導体集積回路は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部が複数のトランジスタのチャネル領域をなす半導体層１１と、半導体層１１の上部のそれぞれのトランジスタのチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に複数のトランジスタに共通の活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入し、第２導電型（ｎ型）で、素子分離絶縁膜の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、チャネル領域からキャリアを排出するキャリア排出口を有し、第２導電型（ｎ型）で、素子分離絶縁膜に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜（図示省略）と、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第１主電極領域１２と第２主電極領域１３との間を第１主電極領域１２の１辺と接して、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、第１主電極領域１２の３辺を囲むように更に伸延する２本の第１ガード部２４１ａ，２４２ａを有するπ字型の第１のゲート電極２４ａと、活性領域２１Ｂに、平面パターン上、第１主電極領域１２のゲート幅方向の両端側に、それぞれ第１のゲート電極２４ａの第１ガード部２４１ａ，２４２ａを隔てて、第１ガード部２４１ａ，２４２ａ及び素子分離絶縁膜２１に接した第１導電型（ｐ＋型）の第１リーク阻止領域６１ａ，６２ａと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第１主電極領域１２と第２主電極領域１３との間を第２主電極領域１３の１辺と接して、第１のゲート電極２４ａに対向し、第２主電極領域１３の３辺を囲むように更に伸延する２本の第２ガード部２４１ｂ，２４２ｂを有し、第１のゲート電極２４ａに対して、第１のゲート電極２４ａ、第２のゲート電極２４ｂ間のチャネル幅方向に沿う中心線に関して互いに鏡像対称に配置されるπ字型の第２のゲート電極２４ｂと、活性領域２１Ｂに、平面パターン上、第２主電極領域１３のゲート幅方向の両端側に、それぞれ第２のゲート電極２４ｂの第２ガード部２４１ｂ，２４２ｂを隔てて、第２ガード部２４１ｂ，２４２ｂ及び素子分離絶縁膜２１に接した第１導電型（ｐ＋型）の第２リーク阻止領域６１ｂ，６２ｂと、ゲート絶縁膜の上方において、キャリアの流れをそれぞれ静電的に制御し、平面パターン上、第１のゲート電極２４ａ、第２のゲート電極２４ｂの間にそれぞれ離間して配置され、第１のゲート電極２４ａ、第２のゲート電極２４ｂの間を互いに平行に伸延する複数の中間ゲート電極２６-1〜２６-m(mは正の整数)と、活性領域２１Ｂの、複数の中間ゲート電極２６-1〜２６-mのそれぞれ下方の素子分離絶縁膜２１に近接する領域にそれぞれ形成され、素子分離絶縁膜２１近傍にリークパスが形成されることを阻止するリーク阻止領域１８，１９と、平面パターン上、第１のゲート電極２４ａ、複数の中間ゲート電極２６-1〜２���-m、第２のゲート電極２４ｂのそれぞれの間に位置し、活性領域２１Ｂに設けられた第２導電型（ｎ型）の複数の共通主電極領域１４とを備えて、複数の絶縁ゲート型半導体素子の直列回路を構成している。
【００３９】
リーク阻止領域１８，１９は、半導体層１１より高不純物密度の第１導電型（ｐ＋型）であり、複数の中間ゲート電極２６-1〜２６-mのそれぞれ下方の領域において、主電流の経路（電流パス）をなす中央部の電位より周辺部の電位を低くする。
【００４０】
第６の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第１のゲート電極２４ａ及び第２のゲート電極２４ｂのそれぞれ下方の素子分離絶縁膜２１近傍の領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１ａ，６２ａ；６１ｂ，６２ｂであるため、これらの部分を介した電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【００４１】
更に、第６の実施形態に係る絶縁ゲート型半導体集積回路は、複数の中間ゲート電極２６-1〜２６-mのそれぞれ下方の領域において、主電流の経路（電流パス）をなす中央部の電位より周辺部の電位が低くなっているので、キャリアが、素子分離絶縁膜２１近傍にリークパスが形成される領域ＰＡｃを避けて、より確実にリーク電流が流れることを防止できる。
【００４２】
（第７の実施形態）
図７は、増幅型イメージセンサ（ＡＰＳ：Active Pixel Sensor)の各画素５内に４つのＭＯＳ型トランジスタを備える４トランジスタ型の画素構成の一例を示す図である。増幅型イメージセンサの各画素５の受光部である埋込フォトダイオードＰＤijのカソード領域は、転送トランジスタＴＴijのソース領域と共通している。転送トランジスタＴＴijのフローティングドレイン（ＦＤ）領域は、図７のＦ部に示す増幅回路を構成する信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極と、リセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのドレイン電極及び信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのドレイン電極は、それぞれ電源ＶDDに接続され、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのソース電極は画素選択用のスイッチングトランジスタＴＳijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＴＳijのソース電極は、ｊ列の垂直信号線Ｂjに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓiがタイミング発生回路（図示省略）に駆動されて垂直シフトレジスタ（垂直走査回路）（図示省略）から与えられる。
【００４３】
第７の実施形態に係る絶縁ゲート型半導体素子は、図７のＥ部に示す転送トランジスタＴＴij及び埋込フォトダイオードＰＤijを集積化した半導体素子である。図８（ａ）及び図８（ｂ）に、それぞれ図７のＥ部に対応する平面図及び断面図を示す。
【００４４】
図８に示すように、本発明の第７の実施形態に係る絶縁ゲート型半導体素子は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域をなす半導体層５１と、半導体層５１の上部のチャネル領域となる領域を少なくとも囲み、半導体層５１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、半導体層５１とフォトダイオードＰＤijを構成し、チャネル領域にキャリア注入口を介してフォトダイオードＰＤijが生成したキャリア（電子）を注入し、第２導電型（ｎ型）で、素子分離絶縁膜２１から離間した矩形の表面埋込領域（第１主電極領域）５２と、活性領域２１Ｂの他方の端部側に設けられ、チャネル領域からキャリア（電子）を排出し、第２導電型（ｎ型）で、素子分離絶縁膜２１の他方の端部に１辺のみを接した矩形の電荷検出部（第２主電極領域）５３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上において、キャリアの流れを静電的に制御し、平面パターン上、表面埋込領域５２と電荷検出領域５３との間を、表面埋込領域５２と電荷検出領域５３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、電荷検出領域（第２主電極領域）５３の３辺を囲むように更に伸延する２本のガード部２４１，２４２を有するπ字型のゲート電極（転送ゲート電極）２４とを備える。
【００４５】
埋込フォトダイオードＰＤijは、半導体層５１をアノード領域、表面埋込領域５２をカソード領域とし、それぞれの表面埋込領域５２の上には第１導電型（ｐ＋型）のピニング層５４が形成されている。
【００４６】
転送トランジスタＴＴijのソース領域（第１主電極領域）として機能する受光部の表面埋込領域５２から、転送トランジスタＴＴijのフローティングドレイン（ＦＤ）領域（第２主電極領域）として機能する電荷検出領域５３へは、転送トランジスタＴＴijのゲート電極（転送ゲート電極）２４に制御信号Ｔとしてハイ（Ｈ）レベルの信号を印加することにより、第１導電型（ｐ型）の半導体層５１を経由して信号電荷が転送される。電荷検出領域５３には、ゲート絶縁膜２２に設けられたコンタクトプラグ（図示省略）を介して、表面配線により、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極及びリセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのリセットゲート電極に対し、リセット信号Ｒiをハイ（Ｈ）レベル（Ｒi＝“１”）にして、電荷検出領域５３に蓄積された電荷をそれぞれ吐き出し、電荷検出領域５３をリセットする。
【００４７】
第７の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極２４の下方の素子分離絶縁膜２１近傍の領域ＰＡ及びＰＢでゲートのしきい値電圧が負方向にシフトする。しかしながら、領域ＰＡ及びＰＢの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１，６２であるため、リーク阻止領域６１，６２を介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【００４８】
（第８の実施形態）
第７の実施形態において説明した増幅型イメージセンサの各画素５の構成の内、第７の実施形態に係る絶縁ゲート型半導体素子以外の素子についても、本発明の構成を応用することができる。本発明の第８の実施形態に係る絶縁ゲート型半導体集積回路は、図９に示すように、ｎ＋型の第１主電極領域１２と、ｎ＋型の第１の共通主電極領域１４ａ及び第２の共通主電極領域１４ｂと、ｎ＋型の第２主電極領域１３から構成される、図７のＦ部に示すリセットトランジスタＴＲijと、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijと、スイッチングトランジスタＴＳijとを一体化した集積回路である。
【００４９】
即ち、本発明の第８の実施形態に係る絶縁ゲート型半導体集積回路は、図９に示すように、第１導電型（ｐ型）のＳｉからなり、少なくとも一部が複数のトランジスタのチャネル領域をなす半導体層１１と、半導体層１１の上部のそれぞれのトランジスタのチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に複数のトランジスタに共通の活性領域２１Ｂを定義する素子分離絶縁膜（図示省略）と、活性領域２１Ｂの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入し、第２導電型（ｎ型）で、素子分離絶縁膜の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、チャネル領域からキャリアを排出するキャリア排出口を有し、第２導電型（ｎ型）で、素子分離絶縁膜に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜（図示省略）と、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第１主電極領域１２と第２主電極領域１３との間を第１主電極領域１２の１辺と接して、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、第１主電極領域１２の３辺を囲むように更に伸延する２本の第１ガード部２４１ａ，２４２ａを有するπ字型の第１のゲート電極２４ａと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第１主電極領域１２と第２主電極領域１３との間を第２主電極領域１３の１辺と接して、第２主電極領域１３の３辺を囲むように更に伸延する２本の第２ガード部２４１ｂ，２４２ｂを有し、第１のゲート電極２４ａに対して、第１のゲート電極２４ａ、第２のゲート電極２４ｂ間のチャネル幅方向に沿う中心線に関して互いに鏡像対称に配置されるπ字型の第２のゲート電極２４ｂと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第１のゲート電極２４ａと第２のゲート電極２４ｂとの間にそれぞれ離間して配置され、第１のゲート電極２４ａ、第２のゲート電極２４ｂに対して互いに平行に伸延する中間ゲート電極２６と、平面パターン上、第１のゲート電極２４ａ、中間ゲート電極２６の間に位置し、キャリアをチャネル領域に注入するキャリア注入口及びチャネル領域からキャリアを排出するキャリア排出口を有する第２導電型（ｎ型）の第１の共通主電極領域１４ａと、平面パターン上、中間ゲート電極２６、第２のゲート電極２４ｂの間に位置し、キャリアをチャネル領域に注入するキャリア注入口及びチャネル領域からキャリアを排出するキャリア排出口を有する第２導電型（ｎ型）の第２の共通主電極領域１４ｂとを備えて、図７のＦ部に示すリセットトランジスタＴＲijと、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijと、スイッチングトランジスタＴＳijとを集積化した増幅回路を構成している。
【００５０】
図７に示す転送トランジスタＴＴijのフローティングドレイン（ＦＤ）領域は、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極である中間ゲート電極２６と、リセットトランジスタＴＲijのソース電極である第１主電極領域１２に接続されている。第１の共通主電極領域１４ａは、リセットトランジスタＴＲijのドレイン領域及び信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのドレイン領域と共通する領域として機能し、それぞれ電源ＶDDに接続されている。第２の共通主電極領域１４ｂは、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのソース領域及び画素選択用のスイッチングトランジスタＴＳijのドレイン領域と共通する領域として機能する。画素選択用のスイッチングトランジスタＴＳijのソース領域である第２主電極領域１３は、ｊ列の垂直信号線Ｂjに接続され、ゲート電極である第２のゲート電極２４ｂにはｉ行の水平ラインの垂直選択信号Ｓiがタイミング発生回路（図示省略）に駆動されて垂直シフトレジスタ（垂直走査回路）（図示省略）から与えられる。
【００５１】
第８の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、第１のゲート電極２４ａ及び第２のゲート電極２４ｂのそれぞれ下方の素子分離絶縁膜２１近傍の領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域ＰＡａ，ＰＢａ；ＰＡｂ，ＰＢｂの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域６１ａ，６２ａ；６１ｂ，６２ｂであるため、リーク阻止領域６１ａ，６２ａ；６１ｂ，６２ｂを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【００５２】
（その他の実施形態）
上記のように、本発明は第１〜第８の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５３】
図４では、本発明の第４の実施形態に係る絶縁ゲート型半導体集積回路として、２つの第１の実施形態に係る絶縁ゲート型半導体素子を第１主電極領域１２を互いに共有させて対向する構成を説明したが、第１の実施形態に係る絶縁ゲート型半導体素子の代わりに、第２又は第３の実施形態に係る絶縁ゲート型半導体素子を２つ直列接続するように配置してもよい。
【００５４】
又、第５及び第６の実施形態に係る絶縁ゲート型半導体集積回路の説明においては、図５及び図６に示すようにπ字型の第１のゲート電極２４ａとπ字型の第２のゲート電極２４ｂとの間に配置されるゲート電極を、複数の中間ゲート電極２６-1〜２６-mとして説明したが、中間ゲート電極は必ずしも複数である必要はなく、単数であってもよい。
【００５５】
又、図７の増幅型イメージセンサのＦ部に示すリセットトランジスタＴＲijと、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijと、スイッチングトランジスタＴＳijとを一体化した集積回路として、図９に示す第８の実施形態に係る絶縁ゲート型半導体集積回路を説明したが、図９に示す構成の代わりに、図５及び図６に示すそれぞれ第５及び第６の実施形態に係る絶縁ゲート型半導体集積回路において、中間ゲート電極を単数とした構成としてもよい。これらの場合には、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極である１本の中間ゲート電極２６を挟んで、第１の共通主電極領域１４ａと第２の共通主電極領域１４ｂとの間で、キャリアが、素子分離絶縁膜２１近傍にリークパスが形成される領域ＰＡｃを避け、より確実にリーク電流が流れることを防止できる。
【００５６】
又、既に述べた第１〜第８の実施形態の説明においては、第１導電型をｐ型、第２導電型をｎ型として、各絶縁ゲート型半導体素子がｎＭＯＳ型トランジスタである場合について説明したが、第１導電型をｎ型、第２導電型をｐ型として、各絶縁ゲート型半導体素子がｐＭＯＳ型トランジスタである場合についても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【００５７】
又、半導体集積回路は固体撮像装置以外の、例えば、半導体記憶装置、微細化された論理集積回路やシステムＬＳＩ等の種々の半導体集積回路の用途にも適用可能であることも、上記の説明から容易に理解できるであろう。
【００５８】
更に、第１〜第８の実施形態の説明においては半導体層１１の半導体材料としてＳｉの場合を説明したが、ゲルマニウム（Ｇｅ）、炭化珪素（ＳｉＣ）、ダイアモンドやガリウム砒素（ＧａＡｓ）等の他の半導体の場合であっても、本発明の技術的思想は同様に適用可能であり、半導体層１１をＳｉで形成し、ドレイン領域（第１主電極領域）１２やソース領域（第２主電極領域）１３をＧｅに形成したＳｉ−Ｇｅヘテロ接合等であっても構わない。
【００５９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６０】
５…画素
１１，５１…半導体層
１２，１２ａ…第１主電極領域
１３…第２主電極領域
１４，１４１…共通主電極領域
１４ａ…第１の共通主電極領域
１４ｂ…第２の共通主電極領域
１５…埋込領域
１８，１９…リーク阻止領域
２１…素子分離絶縁膜
２１Ｂ…活性領域
２２…ゲート絶縁膜
２３…第１主電極配線
２４…ゲート電極
２４Ｐ…ゲート電極
２４ａ…第１のゲート電極
２４ｂ…第２のゲート電極
２５…層間絶縁膜
２６-1〜２６-m…中間ゲート電極
２７…第２主電極配線
５２…表面埋込領域（第１主電極領域）
５３…電荷検出領域（第２主電極領域）
５４…ピニング層
６１，６２，６１ａ，６２ａ，６１ｂ，６２ｂ…リーク阻止領域
８１…ゲート電極
８２…ソース／ドレイン領域
８３…ドレイン／ソース領域
８６…チャネル
８８…ゲート電極
２４１，２４２，２４１ａ，２４２ａ，２４１ｂ，２４２ｂ…ガード部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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