(57)【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線と交差する第２配線と、
前記第１配線と前記第２配線との交差領域に設けられ、前記第１配線に接続する第１電極と、
前記第２配線に接続し、前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に設けられた抵抗変化層と、
前記第２電極の側部に設けられた空隙と隣接するセルの第２電極の側部に設けられた空隙との間に形成される第１半導体層と、
を備えている抵抗変化メモリ。
【請求項２】
前記抵抗変化層と前記第２電極との間に、不純物を含む第２半導体層を更に備えている請求項１記載の抵抗変化メモリ。
【請求項３】
前記抵抗変化層と前記第２電極との間に絶縁層を更に備えている請求項１記載の抵抗変化メモリ。
【請求項４】
前記第２電極は、金属半導体化合物である請求項１乃至３のいずれかに記載の抵抗変化メモリ。
【請求項５】
前記第１電極は、前記抵抗変化層内でイオン化しうる金属を有する請求項１乃至４のいずれかに記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
大容量半導体記憶装置として知られているフラッシュメモリに代わる大容量メモリとして抵抗変化メモリが注目されている。
【０００３】
抵抗変化メモリは抵抗変化層を２つの電極で挟んだ２端子の抵抗変化素子を記憶素子とするメモリである。この抵抗変化メモリにおいては、電極間に印加した電圧の履歴によって抵抗変化層が高抵抗状態と低抵抗状態の間を可逆的に変化することを利用して情報の書き込みと消去を行う。２電極間の電圧を切っても抵抗変化層の抵抗状態は保持されるため、抵抗変化メモリは不揮発メモリの一種である。
【０００４】
抵抗変化素子は抵抗変化層および電極の種類によっていくつかの種類に分類される。例えば、遷移金属酸化物の酸素欠損の移動を利用した酸化還元型抵抗変化素子や抵抗変化層の内部の金属等のイオンの移動を利用したイオン伝導型抵抗変化素子等がある。
【０００５】
イオン伝導型抵抗変化素子はシリコンＣＭＯＳプロセスと比較的親和性の高い材料を用いることができるため、次世代の半導体記憶素子として注目を浴びている。例えば、Ｐ型の高濃度ドープシリコン基板上に可変抵抗層としてアモルファスシリコン薄膜を形成し、上部に銀電極を形成した抵抗変化素子が知られている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Sung Hyun Jo and Wei Lu, Nano Letters 8, no.2, pp.392-397 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上述のイオン伝導型抵抗変化素子においては、本発明者達によって認識された以下の問題がある。このイオン伝導型抵抗変化素子では、一方の電極（以下、イオン源電極ともいう）はイオンを供給する銀で形成され、もう一方の電極（以下、対向電極ともいう）は高濃度ドープシリコンで形成される。
【０００８】
そして、この抵抗変化素子を大容量記憶装置の記憶素子として使用する場合、大容量化のためにはクロスポイント型としかつ記憶素子を含む膜を複数個積層した積層構造とすることが必要である。この場合、同一層に配置される記憶素子の対向電極は共通の対向電極となり、この対向電極と、この対向電極に接続する配線とを介して隣接するセル間で書込み電流、または読出し電流がリークするという問題がある。
【０００９】
本発明が解決しようとする課題は、隣接するセル間の電流のリークを防止することができる抵抗変化メモリを提供することである。
【課題を解決するための手段】
【００１０】
本実施形態の抵抗変化素子は、第１配線と、前記第１配線と交差する第２配線と、前記第１配線と前記第２配線との交差領域に設けられ、前記第１配線に接続する第１電極と、前記第２配線に接続し、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に設けられた抵抗変化層と、前記第２電極の側部に設けられ、前記第２電極の側部との間に空隙を形成する第１絶縁層および第１半導体層のいずれか一方と、を備えていることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態による抵抗変化メモリを示す斜視図。
【図２Ａ】第１実施形態による抵抗変化メモリの断面図。
【図２Ｂ】第１実施形態による抵抗変化メモリの断面図。
【図３】第１実施形態による抵抗変化メモリの断面図。
【図４】図４（ａ）乃至４（ｃ）は第１実施形態に係る抵抗変化素子の断面図。
【図５Ａ】第１実施形態に係る抵抗変化素子の製造工程を示す断面図。
【図５Ｂ】第１実施形態に係る抵抗変化素子の製造工程を示す断面図。
【図６】第２実施形態に係る抵抗変化素子の断面図。
【図７】不純物半導体層が設けられていない場合の抵抗変化素子のバンド図。
【図８】第２実施形態における抵抗変化素子のバンド図。
【図９】第２実施形態の抵抗変化素子の製造工程を説明する断面図。
【図１０】第３実施形態に係る抵抗変化素子の断面図。
【図１１】第３実施形態の抵抗変化素子の製造工程を説明する断面図。
【図１２】第４実施形態の抵抗変化素子の断面図。
【発明を実施するための形態】
【００１２】
以下に、実施形態について図面を参照して説明する。
【００１３】
（第１実施形態）
第１実施形態による抵抗変化メモリについて図１乃至図３を参照して説明する。図１は第１実施形態の抵抗変化メモリ１を示す斜視図、図２Ａ、２Ｂは図１に示す切断面Ａ−Ａで切断した断面図、図３は図１に示す切断面Ｂ−Ｂで切断した断面図である。
【００１４】
この第１実施形態の抵抗変化メモリ１はクロスポイント型抵抗変化メモリであって、支持基板５上に、並列に配列された複数の第１配線１０１、１０２、１０３が設けられている。これらの第１配線１０１、１０２、１０３は層間絶縁膜１２によって互いに電気的に絶縁されている。これらの第１配線１０１、１０２、１０３および層間絶縁膜１２上に抵抗変化素子層２０が設けられている。この抵抗変化素子層２０は、イオン源電極２２と、抵抗変化層２４と、対向電極２６と、を備えている。この抵抗変化層２０上に、並列に配列されるとともに第１配線１０１、１０２、１０３と直交するように、複数の第２配線３０１、３０２、３０３が設けられている。これらの第２配線３０１、３０２、３０３は層間絶縁膜３２によって互いに電気的に絶縁されている。第１配線１０１、１０２、１０３と、第２配線３０１、３０２、３０３とが交差する、抵抗変化素子層２０の領域がメモリセルとなり、このメモリセルに接続する第１配線と第２配線に電圧を印加することにより、抵抗変化素子の抵抗変化層の抵抗状態が変化する。この実施形態においては、メモリセルはイオン源電極２２と、抵抗変化層２４と、対向電極２６と、を有する抵抗変化素子である。
【００１５】
このように構成されたメモリセル（抵抗変化素子）の動作について図４（ａ）乃至４（ｃ）を参照して説明する。図４（ａ）に示すように、イオン源電極２２、抵抗変化層２４、および対向電極２６がこの順序で積層された抵抗変化素子において、イオン源電極２２と対向電極２６との間に電圧を印加することを考える。対向電極２６に対してイオン源電極２２に正電圧を印加すると、イオン源電極２２から対向電極２６の向きに電界が発生する。すると、イオン源電極２２と抵抗変化層２４との界面におけるイオン源電極を構成する金属原子がイオン化し、抵抗変化層２４の内部を対向電極２６に向かって移動し、図４（ｂ）に示すように金属原子のフィラメント２３が形成される。このフィラメント２３によってイオン源電極２２と対向電極２６は電気的に導通し、抵抗変化層２４は低抵抗状態となる（以下、セットともいう）。ここで電圧の向きを逆にする。すなわち、対向電極２６に対してイオン源電極２２に負の電圧を印加する。すると、抵抗変化層２４の内部に対向電極２６からイオン源電極２２の向きに電界が発生し、フィラメント２３を構成する金属原子はイオン化してイオン源電極２２の方向へ移動する。そして、図４（ｃ）に示すように、抵抗変化層２４と対向電極２６との界面近傍の金属原子もイオン源電極の方向へ移動し、フィラメント２３は対向電極２６と電気的に絶縁する。その結果、抵抗変化層２４は高抵抗状態へと遷移する（以下、リセットともいう）。すなわち、上述のメモリセルはフィラメント２３の大小によって抵抗状態が変化する。
【００１６】
また、図３に示すように、各メモリセルにおいて、イオン源電極２２に対向する対向電極２６の面（図面上では下面）に近接した対向電極２６の側部には、空隙（ボイド）２９が設けられている。このボイド２９により、対向電極２６と、隣接するメモリセルの対向電極とが互いに電気的に絶縁され、隣接するセル間の電流のリークを防止することができる。
【００１７】
なお、図１乃至図３においては、抵抗変化素子層２０は、イオン源電極２２、抵抗変化層２４、および対向電極２６がこの順序で、積層された構造であるが、逆の順序で積層された構造、すなわち対向電極２６、抵抗変化層２４、およびイオン源電極２２がこの順序で積層された構造であってもよい。
【００１８】
第１線１０１〜１０３は例えば数ｎｍ〜数十ｎｍの幅と厚さを持つ導線であり、第２配線３０１〜３０３は、例えば数ｎｍ〜数十ｎｍの幅と厚さを持つ導線である。
【００１９】
抵抗変化素子のイオン源電極２２は、対向電極２６に対して正の電圧が印加されたときに、金属イオンを放出する金属から形成される。イオン源電極２２の材料としては、例えばＡｇ、Ｃｕ、Ａｕ、Ａｌ、Ｗ、Ｔｉ、Ｃｏ等が挙げられる。本実施形態では、イオン源電極２２としてＡｇを用いる。なお、イオン源電極２２は、本実施形態では図２Ａに示すように、第１配線１０１〜１０３と層間絶縁膜１２の平坦化された面でかつ第１配線１０１〜１０３上に設けられる。しかし、図２Ｂに示すように、イオン源電極２２は、第１配線１０１〜１０３上に設け、第１配線１０１〜１０３と同様に側部が層間絶縁膜で覆われていてもよい。すなわち、イオン源電極２２は、第１配線１０１〜１０３上に設けられていればよい。また、第１配線１０１〜１０３としては、イオン源電極２２に比べてイオン化しにくい安定な金属を用いることが好ましい。例えば、Ｗ、Ｍｏ、Ｔａ、ＴｉＮ、ＴｉＣ、ＴａＮ、ＴａＣ、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＮｉＳｉ２、ＰｔＳｉ、ＷＳｉ２、ＭｏＳｉ２などが挙げられる。
【００２０】
抵抗変化層２４として、第１実施形態および後述する第２乃至第４実施形態では、膜厚が数ｎｍ〜数十ｎｍのアモルファスシリコン（Ｓｉ）層を例として説明する。しかし、アモルファスシリコンの代わりに、アモルファスゲルマニウム（Ｇｅ）、アモルファスシリコンゲルマニウム（ＳｉＧｅ）、アモルファスシリコンカーボン、アモルファスシリコンカーバイド、アモルファスダイヤモンド等の非晶質半導体、またはＳｉＯ２、ＨｆＯｘ、ＡｌＯｘなどの非晶質酸化物を用いてもよい。なお、シリコンカーボンはＳｉ置換位置にＣが入った物質、すなわちカーボンドープシリコンのようなものであり、シリコンカーバイドはシリコンカーボンとは結晶の形状も全く異なる物質である。また、硫化銀、硫化銅、ヨウ化銀などのイオン伝導体を用いてよい。
【００２１】
対向電極２６として、本実施形態では、例えば膜厚が数ｎｍ〜数十ｎｍの、金属元素と非金属元素を含む金属−非金属化合物導体が用いられる。この化合物導体の一具体例としては、例えばＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＮｉＳｉ２、ＰｔＳｉ、ＷＳｉ２、ＭｏＳｉ２等のシリサイド、ＮｉＧｅなどのジャーマナイド、ＮｉＳｉＧｅなどのジャーマノシリサイドが挙げられる。このような金属半導体化合物においては、構成する元素のうち、金属元素の割合が５０％以下の場合に共有結合性が高くなり、書き換え耐性の向上に特に効果的である。共有結合性が強い金属−非金属化合物導体を用いると、金属結合の場合に比べてイオン化しにくく、安定に存在するため、金属−非金属化合物導体を構成する金属のイオンが抵抗変化層２４の内部へ拡散することはほとんどない。
【００２２】
また、対向電極２６を構成する金属−非金属化合物導体として、ＴｉＮ、ＴａＮなどの遷移金属窒化物、ＴｉＣ、ＴａＣなどの遷移金属炭化物がある。これらの物質は自身が金属イオン源にならないだけでなく、他の金属イオンの拡散を抑える障壁としての性質があり、配線（例えば、配線３０１〜３０３）を構成する金属のイオンが抵抗変化層２４へ侵入して書き換え耐性の劣化を防ぐことができる。さらに、可変抵抗層２４を伝導するイオンが対向電極２６の内部に侵入しにくいため、対向電極２６の内部に侵入して蓄積された金属イオンがイオン源となって書き換え耐性および信頼性が劣化することを防止することができる。
【００２３】
なお、対向電極２６としてシリサイド金属を用いた場合におけるイオン源電極の好ましい材料の組み合わせは以下の表に示すようになる。この組み合わせは、シリサイド化温度と、イオン源電極の融点を勘案して挙げられている。
【表１】
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【００２４】
また、対向電極２６に金属−非金属化合物を用いた場合は、第２配線３０１〜３０３としては、上記金属−非金属化合物よりも比抵抗の低い金属を用いることが好ましい。例えば、対向電極がタングステンシリサイド（ＷＳｉ２）である場合には、第２配線３０１〜３０３としては例えばＷが用いられる。ＷＳｉ２の抵抗率は約７０μΩｃｍであり、Ｗの抵抗率は約０．５μΩｃｍである。
【００２５】
次に、第１実施形態による抵抗変化メモリの製造方法について図５Ａおよび図５Ｂを参照して説明する。
【００２６】
支持基板５上に層間絶縁膜１２を形成し、続いて、リソグラフィー技術を用いて層間絶縁膜１２に第１配線用の溝を形成する。その後、上記溝に第１配線となる金属材料を埋め込み、上面を例えばＣＭＰ(Chemical Mechanical Polishing)を用いて平坦化することにより第１配線１０１〜１０３を形成する（図５Ａ）。なお、第１配線１０１〜１０３と層間絶縁膜１２の形成順序を逆にしてもよい。
【００２７】
続いて、、第１配線１０１〜１０３上および層間絶縁膜１２を覆うように、イオン源電極材料としてＡｇ層を成膜し、このＡｇ層を、リソグラフィー技術を用いてパターニングすることにより、第１配線１０１〜１０３上にＡｇからなるイオン源電極２２を形成する（図２Ａ）。なお、図２Ｂないしは図５Ａに示す構造の場合は、層間絶縁膜１２に第１配線およびイオン源電極用の溝を形成する。その後、上記溝内に第１配線となる金属材料を堆積し、この金属材料上にイオン源電極用の材料（Ａｇ）を堆積して、上記溝を金属材料およびイオン源電極材料の２層構造の電極で埋め込む。その後、上面を例えばＣＭＰ(Chemical Mechanical Polishing)を用いて平坦化することにより第１配線１０１〜１０３およびイオン源電極２２を形成する。
【００２８】
続いて、イオン源電極２２および層間絶縁膜１２を覆うように抵抗変化層２４となる例えばアモルファスシリコン層を形成する。
【００２９】
その後、図５Ｂに示すように、抵抗変化層２４上に層間絶縁膜３２を形成し、この層間絶縁膜３２に第２配線形状の溝を形成する。この溝は底面が抵抗変化層２４の上面となる。次いで、層間絶縁膜３２を覆うようにＴｉ層を形成する。このとき、Ｔｉ層の下面がアモルファスシリコン層２４に接している。その後、Ｔｉ層を例えばＣＭＰを用いて平坦化し、層間絶縁膜３２の上面を露出させる。これにより、対向電極および第２配線３０１〜３０３の材料となるＴｉ層が形成される（図５Ａ、５Ｂ）。
【００３０】
続いて、アモルファスシリコンの結晶化温度以下の温度で、アモルファスシリコン層２４とＴｉ層とが互いに接する領域をシリサイド化する。これにより、アモルファスシリコン層２４の上部がＴｉ層の底部と反応し、シリサイド化され対向電極２６となり、上部が第２配線３０１〜３０３となる（図３）。このとき、対向電極２６の下面についてはシリコンが周囲から供給されやすいが、対向電極２６の下側側面については層間絶縁膜３２等が存在するため、シリコンが周囲から供給されがたい。このため、対向電極２６の側部にボイド２９が形成される。図３に示すように、層間絶縁膜３２下のボイド２９とボイド２９との間の領域にはアモルファスシリコンが残置される。なお、第２配線３０１〜３０３の間隔が狭い場合は、対向電極２６側部のボイド２９がつながり、対向電極２６の間に一つのボイドが形成されることもある。
【００３１】
なお、第１実施形態においては、抵抗変化素子層は１層であったが、複数の抵抗変化素子層を設けてもよい。この場合、各抵抗変化素子層を挟むように第１配線および第２配線が設けられ、隣接する抵抗変化素子層の間の配線は、共通となる構成となる。例えば、図１に示す第２配線層３０１〜３０３上に第２抵抗変化素子層を設け、この第２抵抗変化素子層上に第１配線と同じ配線を設け、第２配線３０１〜３０３が共通の配線となる構成としてもよい。
【００３２】
また、第１実施形態においては、第２配線を単層とし、第２配線となる金属材料としてシリサイド化しやすい金属を用いた。しかし、第２配線として第１乃至第３の金属層がこの順序で積層された積層構造とし、第１および第３金属層をＴｉ等のシリサイド化しやすい金属を用い、第２層をＷ、ＴｉＮ等のシリサイド化しがたくかつ抵抗の低い金属を用い、第３金属層上に、本実施形態と逆の順序で積層された抵抗変化素子を形成してもよい。すなわち、第２配線を挟んで上下に第１および第２抵抗変化素子が配置され、第１および第２抵抗変化素子は積層構造が逆の構造となっている。この場合、第２配線の抵抗を低下することができる。
【００３３】
以上説明したように、第１実施形態によれば、隣接するセル間の電流のリークを防止することができる。
【００３４】
（第２実施形態）
次に、第２実施形態の抵抗変化メモリについて、図６乃至図８を参照して説明する。第２実施形態の抵抗変化メモリは、第１実施形態において、抵抗変化素子層２０として、抵抗変化層２４と対向電極２６との間に不純物半導体層２５を設けた構成となっている（図６）。また、図６に示すように、第２実施形態においても、第１実施形態と同様に、対向電極２６の側部にボイド２９が設けられている。なお、図６は図１に示す切断線Ｂ−Ｂで切断した断面図である。
【００３５】
第２実施形態においては、不純物半導体層２５として、例えば厚さが数ｎｍで濃度が１×１０１８ｃｍ−３以上の砒素（Ｂ）を含むＳｉ層として説明するが、例えば１×１０１８ｃｍ−３以上のＩｎ、Ｍｇ、Ｐ、Ａｓ、Ｓｂ、Ｓなどの不純物を含むＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣなどの層であってもよい。また、イオン源電極２２としてＡｇを用い、抵抗変化層２４としてアモルファスシリコンを用い、対向電極２６としてＰｔＳｉを用いている。
【００３６】
不純物半導体層２５が設けられていない場合においては、抵抗変化層２４と対向電極２６との接合界面では両者の表面電子状態に応じてバンド内のフェルミ準位が決まり、ショットキー障壁が形成される。対向電極２６がＰｔＳｉであり、抵抗変化層２４がＳｉである接合の場合、フェルミ準位は価電子帯から０．２ｅＶ程度のところに位置する。すなわち、正孔に対するショットキー障壁が０．２ｅＶ程度になる。一方、イオン源電極２２がＡｇであり、抵抗変化層２４がＳｉである接合における正孔に対するショットキー障壁高さは約０．４ｅＶである。このため、不純物半導体層２５が存在しない場合、ＰｔＳｉの対向電極２６、アモルファスシリコンの抵抗変化層２４、およびＡｇのフィラメント２３に関するバンドダイヤグラムは図７に示すようになる。抵抗変化層２４はフィラメント２３がない状態ではほぼ絶縁体で電気力線を終端しないため、抵抗変化層２４の内部にはＡｇ/Ｓｉ接合と、ＰｔＳｉ/Ｓｉ接合のショットキー障壁高さの差に応じた電界が生じる。このため、電圧を印加しない状態でも内部電界によってＡｇのフィラメント２３が切断／生成され、メモリの信頼性が劣化する恐れがある。
【００３７】
そこで、第２実施形態のように、アモルファスシリコンの抵抗変化層２４と、ＰｔＳｉの対向電極２６との界面に高濃度にＢが偏析したＳｉからなる不純物半導体層２５を挿入した場合のバンド図を図８に示す。この不純物半導体層２５には電荷が高濃度に存在できるので、バンドが急峻に曲がる。その結果、バンド曲がりがＰｔＳｉの対向電極２６とアモルファスシリコンの抵抗変化層２４との間にのみで起こり、抵抗変化層２４の内部に電界は到達しない。このため、電圧を印加しない状態では抵抗変化層２４の内部には電界が発生せず、これによりＡｇのフィラメント２３を生成したり切断したりすることがなく、メモリとしての信頼性が向上する。
【００３８】
更に、ＰｔＳｉ／Ｓｉ接合では正孔のショットキー障壁が低いので、正孔は容易にショットキー障壁を乗り越えることができ、図７に示すように正孔の一部はＡｇのイオン源電極２２に達することができる。これはリセット時のリーク電流となり、誤読出しの原因となる。しかし、第２実施形態のように、不純物半導体層２５を挿入すると、内部電界は不純物半導体層２５で吸収され、抵抗変化層２４の内部には電界はほとんど存在しない。このため、ＰｔＳｉの対向電極２６から正孔が進入してもＡｇのフィラメント２３の界面まで到達することは困難になる。これにより、リセット時のリーク電流を小さく抑えることができ、誤読出しを低減することができる。
【００３９】
次に、第２実施形態における不純物半導体層２５の形成方法について図９を参照して説明する。なお、図９は図１に示す切断線Ｂ−Ｂで切断した断面図である。
【００４０】
まず、イオン源電極２２上に不純物を含まないアモルファスシリコン層２４を例えばＣＶＤ等の方法で例えば１０ｎｍ成膜する。その後、不純物としてＢを１×１０１７ｃｍ−３以上含むアモルファスシリコン層２５ａを１０ｎｍ成膜する（図９）。あるいは、不純物を含まないアモルファスシリコン層を２０ｎｍ成膜し、イオン注入等の方法によって表面から１０ｎｍの深さまでに１×１０１７ｃｍ−３以上のＢをドープすることにより、不純物を含むアモルファスシリコン層２５ａを形成しても良い（図９）。
【００４１】
その後、図９に示すように、不純物を含むアモルファスシリコン層２５ａ上に層間絶縁膜３２を形成し、この層間絶縁膜３２に第２配線形状の溝を形成する。この溝は底面が不純物を含むアモルファスシリコン層２５ａの上面となる。次いで、層間絶縁膜３２を覆うようにＴｉ層を形成する。このとき、Ｔｉ層の下面が不純物を含むアモルファスシリコン層２４ａに接している。その後、Ｔｉ層を例えばＣＭＰを用いて平坦化し、層間絶縁膜３２の上面を露出させる。これにより、対向電極および第２配線３０１〜３０３の材料となるＴｉ層が形成される（図９）。
【００４２】
次に、アモルファスシリコンの結晶化温度以下の温度で、不純物を含むアモルファスシリコン層２４ａとＴｉ層とが互いに接する領域をシリサイド化する。これにより、不純物を含むアモルファスシリコン層２４ａの上部がＴｉ層の底部と反応し、シリサイド化され対向電極２６となり、上部が第２配線３０１〜３０３となる（図９）。シリサイドはアモルファスシリコン層中のＳｉを吸収しながらアモルファスシリコン層の内部へ成長してゆくが、シリサイド内部には不純物が入りにくいため、不純物はシリサイドとアモルファスシリコンの界面に濃縮されて偏析層を形成する。その結果、抵抗変化層２４とシリサイドの対向電極２６との界面に、不純物を１×１０１８ｃｍ−３以上含む不純物半導体層２５が形成される。この場合、対向電極２６の側部および不純物半導体層２５の側部には、図６に示すようにボイド２９が形成され、層間絶縁膜３２下のボイド２９とボイド２９との間の領域には不純物を含むアモルファスシリコン層２５ａが残置される（図６）。
【００４３】
第２実施形態においても、第１実施形態と同様に、対向電極２６の側部にボイドが設けられているので、隣接するセル間の電流のリークを防止することができる。
【００４４】
（第３実施形態）
第３実施形態による抵抗変化メモリについて図１０乃至図１１Ｂを参照して説明する。この第３実施形態の抵抗変化メモリは、第１実施形態において、抵抗変化素子層２０として、抵抗変化層２４と対向電極２６との間に絶縁膜２７を設けた構成となっている（図１０）。また、第３実施形態においても、第１実施形態と同様に、図１０に示すように、対向電極２６の側部にボイドが設けられている。図１０は図１に示す切断線Ｂ−Ｂで切断した断面図である。なお、図１０において、符号２８は、絶縁膜２７と、層間絶縁膜３２との間に設けられる埋め込み材を示し、アモルファスシリコン、または多結晶シリコンである。
【００４５】
第３実施形態において、絶縁膜２７として厚さ数ｎｍのＳｉＮ膜を用いるが、例えばＳｉＯ２、ＭｇＯ、ＨｆＯｘ、ＡｌＯｘなどの絶縁膜であってもよい。
【００４６】
対向電極２６に対してＡｇのイオン源電極２２に正の電圧を印加すると、イオン源電極２２からアモルファスシリコンの抵抗変化層２４へＡｇイオンが進入し、フィラメントが形成されて絶縁膜２７に達する。Ａｇイオンは絶縁膜２７にトラップされるので対向電極２６の内部へ侵入しがたくなる。このため、Ａｇイオンが対向電極の内部に蓄積することを防ぐことができ、対向電極２６の内部の残留Ａｇイオンによってリセットを阻害されることを防止することができる。このとき、電子は絶縁膜２７をトンネルし、第１および第２配線間に電流が流れる。
【００４７】
また、イオン源電極２２と対向電極２６の間に電圧を印加すると、抵抗の高い絶縁膜２７において大きな電圧降下が生じる。したがって抵抗変化層２４における電界は緩和され、セット動作およびリセット動作の電圧は絶縁膜２７における電圧降下に応じて高電圧側へシフトする。このように、絶縁膜２７を挿入することによってセット電圧およびリセット電圧を制御し、読出し電圧のウィンドウを広げることが可能となる。
【００４８】
第３実施形態における抵抗変化メモリの形成方法について図１１を参照して説明する。なお、図１１は図１に示す切断線Ｂ−Ｂで切断した断面図である。第１実施形態と同様に、抵抗変化層２４となるアモルファスシリコン層を形成し、この抵抗変化層２４上に絶縁膜２７を形成し、この絶縁膜２７上に、アモルファスシリコン、または多結晶シリコンの埋め込み材２８を形成する。
【００４９】
その後、図１１に示すように、埋め込み材２８上に層間絶縁膜３２を形成し、この層間絶縁膜３２に第２配線形状の溝を形成する。この溝は底面が埋め込み材２８の上面となる。次いで、層間絶縁膜３２を覆うようにＴｉ層を形成する。このとき、Ｔｉ層の下面がアモルファスシリコン層２４に接している。その後、Ｔｉ層を例えばＣＭＰを用いて平坦化し、層間絶縁膜３２の上面を露出させる。これにより、対向電極および第２配線３０１〜３０３の材料となるＴｉ層が形成される（図１１）。
【００５０】
続いて、アモルファスシリコンの結晶化温度以下の温度で、埋め込み材２８とＴｉ層とが互いに接する領域をシリサイド化する。これにより、埋め込み材２８の上部がＴｉ層の底部と反応し、シリサイド化され対向電極２６となり、上部が第２配線３０１〜３０３となる（図１１）。このとき、対向電極２６の側部についてはシリコンが周囲から供給されやすいが、対向電極２６の下面については絶縁膜２７等が存在するため、シリコンが周囲から供給されがたい。このため、対向電極２６の側部にボイド２９が形成される。図１１に示すように、層間絶縁膜３２下のボイド２９とボイド２９との間の領域には埋め込み材２８が残置される。
【００５１】
なお、絶縁層２７はシリサイデ−ション時のストッパーとしての役割も果たすことができる。この結果、イオン源電極２２と対向電極２６の距離のばらつきを低減することもできる。
【００５２】
第３実施形態においても、第１実施形態と同様に、対向電極２６の側部にボイドが設けられているので、隣接するセル間の電流のリークを防止することができる。
【００５３】
（第４実施形態）  
第４実施形態の抵抗変化メモリについて図１２を参照して説明する。第１乃至第３実施形態においては、対向電極２６の側部に設けられるボイド２９の生成は、対向電極２６がシリサイド金属である場合について説明した。
【００５４】
この第４実施形態は、第１実施形態において対向電極２６としてシリサイド金属以外の金属を用いた場合でも、対向電極２６の側部にボイド２９を形成することが可能であることを説明する。図１２は、第４実施形態の抵抗変化メモリの製造工程の一具体例を示す断面図である。
【００５５】
まず、第１実施形態で説明した製造方法と同じ工程を用いて、抵抗変化層２４まで形成する。続いて、抵抗変化層２４上に層間絶縁膜３２を成膜する。その後、層間絶縁膜３２上にレジストを塗布し、リソグラフィー技術を用いて第１配線１０の延在する方向（図面上では左右方向）と交差する方向に延在する第２配線用のレジストパターンを形成する。
【００５６】
次に、レジストパターンをマスクとして、例えばＲＩＥ(Reactive Ion Etching)等のドライエッチングを用いて、層間絶縁膜３２をエッチングし、第２配線用の溝を形成する。このとき、ＲＩＥに用いられる電界強度を強くして、エッチングの異方性を高くし、エッチングが進行するにしたがって、電界強度を弱くしてエッチングの異方性を低くする。すると、このエッチングによって層間絶縁膜３２に形成される溝のサイズ（例えば直径）が抵抗変化層２４に近づくにつれて大きくなり、いわゆる逆テーパ構造の溝を形成することができる。このとき、溝の底部には抵抗変化層２４の上面が露出している。
【００５７】
続いて、第２配線３０１〜３０３となる金属をスパッタ等の方法で成膜する。これにより、溝内の側部には金属は付着せず、溝内の第２配線３０１〜３０３の側部にはボイド２９が形成される。なお、第４実施形態においては、第２配線３０１〜３０２の底部部分は、対向電極となっていると見なすことができる。すなわち、第４実施形態においては、第２配線３０１〜３０３と対向電極は同じ材料で形成され、対向電極の側部にボイドが設けられることになる。
【００５８】
第４実施形態の製造方法によって製造された抵抗変化メモリにおいても、対向電極の側部にボイドが設けられるので、隣接するセル間の電流のリークを防止することができる。
【００５９】
なお、第４実施形態は、対向電極の側部にボイドが設けられる例について説明したが、無論、イオン源電極の側部にボイドが設けられていてもかまわない。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６１】
１  抵抗変化メモリ
５  支持基板
１０１〜１０３  第１配線
１２  層間絶縁膜
２０  抵抗変化素子層
２２  イオン源電極
２３  フィラメント
２４  抵抗変化層
２５  不純物半導体層
２６  対向電極
２７  絶縁膜
２８  埋め込み材
２９  空隙（ボイド）
３０１〜３０３  第２配線
３２  層間絶縁膜
【図１】
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【図２Ａ】
0005611903.tif 000004
【図２Ｂ】
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【図３】
0005611903.tif 000006
【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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