(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ回路であって、
ビット線に添う列に沿って形成された再プログラミング可能な不揮発性メモリセルのアレイと、
１つ以上の一時的データストレージデバイスの対応するセットを各々有すると共に、１つ以上のビット線に、それに沿って形成されるアドレス指定されたメモリセルと一時的データストレージデバイスの対応するセットとの間でデータを転送するために、各々接続可能である複数の列アクセス回路と、
複数のＮ個の中間データバスであって、前記列アクセス回路がＮ個のサブセットに配列され、各サブセットが前記中間データバスのうちの対応する１つに接続される複数のＮ個の中間データバスと、
状態の変化がそれに沿って段から段へ伝播させられてゆくときに連続する時点で対応するサブセットに属する前記一時的データストレージデバイスと前記対応する中間データバスとの接続を可能にするために前記列アクセス回路のサブセットのうちの対応する１つと結合された複数の直列接続された段を各々有する複数のＮ個のシフトレジスタと、
第１のクロックソースおよび前記第１のクロックソースの１／Ｎの周波数を有する複数のＮ個の第２のクロックソースであって、Ｎ個の第２のクロックソースの各々が、前記シフトレジスタのうちの対応する１つと接続されて、その段に沿って状態の変化を次々に伝播させ、また複数のＮ個の第２のクロックソースの位相が互いに異なる第１のクロックソースおよび複数のＮ個の第２のクロックソースと、
統一データバスと、
前記中間データバスと前記統一データバスとの間でデータを転送するために前記中間データバスおよび前記統一データバスに接続されたバス結合回路であって、前記統一データバスが、前記第１のクロックソースにより刻時され、前記中間データバスの結合されたデータ内容を伝えるバス結合回路と、
を備える不揮発性メモリ回路。
【請求項２】
請求項１記載の不揮発性メモリ回路において、
前記第１のクロックソースを受け取り、それから複数の第２のクロックソースを生成するように接続される分周回路をさらに備える不揮発性メモリ回路。
【請求項３】
請求項２記載の不揮発性メモリ回路において、
前記メモリ回路は、前記メモリ回路およびコントローラを含むメモリシステムの一部であり、
前記第１のクロックソースは、前記コントローラから前記メモリ回路に提供される不揮発性メモリ回路。
【請求項４】
請求項１記載の不揮発性メモリ回路において、
前記第１のクロックソースおよび前記第２のクロックソースは、外部から前記メモリ回路に提供される不揮発性メモリ回路。
【請求項５】
請求項１記載の不揮発性メモリ回路において、
Ｎは、２である不揮発性メモリ回路。
【請求項６】
請求項５記載の不揮発性メモリ回路において、
２つの第２のクロック信号は、１８０度の位相差を有する不揮発性メモリ回路。
【請求項７】
請求項１記載の不揮発性メモリ回路において、
前記列アクセス回路の各々は、複数のビット線に接続される不揮発性メモリ回路。
【請求項８】
請求項１記載の不揮発性メモリ回路において、
前記統一データバスは、前記メモリ回路のための入出力バスである不揮発性メモリ回路。
【請求項９】
請求項１記載の不揮発性メモリ回路において、
前記中間データバスは、前記メモリ回路のための内部入力バスであり、
前記バス結合回路は、前記統一データバス上の結合されたデータ内容を前記中間データバスに分配する不揮発性メモリ回路。
【請求項１０】
請求項１記載の不揮発性メモリ回路において、
前記中間データバスは、前記メモリ回路のための内部出力バスであり、
前記バス結合回路は、前記中間データバスからのデータ出力を結合させて結合されたデータ内容を前記統一データバスで出力する不揮発性メモリ回路。
【請求項１１】
請求項１記載の不揮発性メモリ回路において、
前記列アクセス回路の各々は、複数の一時的データストレージデバイスを有し、
状態の変化に応答して前記列アクセス回路の各々からの前記一時的データストレージデバイスのうちの１つが対応する中間データバスに接続するべくイネーブルされる不揮発性メモリ回路。
【請求項１２】
請求項１１記載の不揮発性メモリ回路において、
段から段への状態の変化の次の伝播のために状態の変化に応答して前記列アクセス回路の各々からの前記一時的データストレージデバイスのうちの異なる１つが対応する中間データバスに接続するべくイネーブルされる不揮発性メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消去可能でプログラム可能な不揮発性メモリに関し、特にこれらのタイプのメモリのためのデータを読み書きする方法に関する。
【背景技術】
【０００２】
メモリおよび記憶装置は、情報時代において成長を可能にする重要な技術分野のうちの１つである。インターネット、ワールドワイドウェブ（ＷＷＷ）、無線電話、携帯用情報端末（ＰＤＡ）、デジタルカメラ、デジタルカムコーダ、デジタル音楽プレーヤ、コンピュータ、ネットワークその他における急速な成長に伴って、より良いメモリおよび記憶装置の技術に対する需要が絶えず存在する。１つの特別のタイプのメモリは不揮発性メモリである。不揮発性メモリは、電力が除去されたときでもその記憶あるいは格納されている状態を保持する。消去可能でプログラム可能な不揮発性のメモリの幾つかのタイプは、Ｆｌａｓｈ（フラッシュ）、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ（登録商標）、強誘電体、および磁気メモリを含む。幾つかの不揮発性ストレージ製品には、ＣｏｍｐａｃｔＦｌａｓｈ（登録商標）（ＣＦ）カード、ＭｕｌｔｉＭｅｄｉａカード（ＭＭＣ）、Ｆｌａｓｈ  ＰＣカード（例えば、ＡＴＡ  Ｆｌａｓｈカード）、ＳｍａｒｔＭｅｄｉａ（登録商標）カード、およびメモリスティックが含まれる。
【０００３】
１つの広く使用されているタイプの半導体メモリストレージセルはフローティングゲートメモリセルである。幾つかのタイプのフローティングゲートメモリセルはフラッシュ、ＥＥＰＲＯＭ、およびＥＰＲＯＭを含む。メモリセルは、所望の構成済み状態に構成あるいはプログラムされる。特に、メモリを２つ以上の格納済み状態にするためにフラッシュメモリセルのフローティングゲートに電荷が置かれるかあるいはそれから電荷が除去される。１つの状態は消去済み状態であり、１つ以上のプログラミング済み状態があり得る。あるいは、技術および用語によっては、１つのプログラミング済み状態と１つ以上の消去済み状態とがあり得る。フラッシュメモリセルは、少なくとも２つのバイナリ状態、０または１を表すために使用され得る。フラッシュメモリセルは００、０１、１０、または１１などの、２つより多いバイナリ状態を記憶することができ、このセルは、複数の状態を記憶でき、多状態メモリセルと称され得る。セルは、１つより多いプログラミング済み状態を持ち得る。１つの状態が消去済み状態（００）であるとすれば、プログラミング済み状態は０１、１０、および１１であるが、状態の実際の符号化法則はいろいろあり得る。
【０００４】
不揮発性メモリのために幾つかのアーキテクチャが使用される。１つの設計であるＮＯＲアレイでは、メモリセルは隣り合うビット（列）線間に接続され、コントロールゲートはワード（行）線に接続される。個々のセルは、選択トランジスタが直列に形成されるかあるいは形成されない１つのフローティングゲートトランジスタを包含するか、または単一の選択トランジスタにより分離される２つのフローティングゲートトランジスタを包含する。ストレージシステムにおけるそのようなアレイおよびそれらの使用法の例が、その全体が本願明細書において参照により援用されている、サンディスクコーポレーションによる米国特許第５，０９５，３４４号（特許文献１）、第５，１７２，３３８号（特許文献２）、第５，６０２，９８７号（特許文献３）、第５，６６３，９０１号（特許文献４）、第５，４３０，８５９号（特許文献５）、第５，６５７，３３２号（特許文献６）、第５，７１２，１８０号（特許文献７）、第５，８９０，１９２号（特許文献８）、第６，１５１，２４８号（特許文献９）、第６，４２６，８９３号（特許文献１０）、および第６，５１２，２６３号（特許文献１１）に記載されている。
【０００５】
１つの設計であるＮＡＮＤアレイは、直列ストリングを成して両端の選択トランジスタを通してビット線と基準電位との間に接続された、８個、１６個あるいは３２個などの幾つかのメモリセルを有する。ワード線は別々の直列ストリング中のセルのコントロールゲートと接続される。このようなアレイとそれらの動作との適切な例が、本願明細書において参照により援用されている、米国特許第６，５２２，５８０号（特許文献１２）に記載されている。
【０００６】
不揮発性メモリは成功したけれども、技術を改善する必要も存在し続けている。これらのメモリの密度、速度、耐久性、および信頼性を高めることが望ましい。電力消費量を減らすことも望ましい。
分かるように、不揮発性メモリの動作を改善する必要がある。特に、メモリセルの動的列ブロック選択の手法は、集積回路の動作におけるノイズを少なくし、これにより集積回路はより確実に動作することができる。さらに、この手法は、ブロック選択回路が必要とする面積を小さくし、これにより製造コストが減少することとなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５，０９５，３４４号
【特許文献２】米国特許第５，１７２，３３８号
【特許文献３】米国特許第５，６０２，９８７号
【特許文献４】米国特許第５，６６３，９０１号
【特許文献５】米国特許第５，４３０，８５９号
【特許文献６】米国特許第５，６５７，３３２号
【特許文献７】第米国特許５，７１２，１８０号
【特許文献８】米国特許第５，８９０，１９２号
【特許文献９】米国特許第６，１５１，２４８号
【特許文献１０】米国特許第６，４２６，８９３号
【特許文献１１】米国特許第６，５１２，２６３号
【特許文献１２】米国特許第６，５２２，５８０号
【特許文献１３】米国特許第５，２７０，９７９号
【特許文献１４】米国特許第５，３８０，６７２号
【特許文献１５】米国特許第６，２２２，７６２号
【特許文献１６】米国特許第６，２３０，２３３号
【特許文献１７】米国特許出願公開第２００３／０１６１８２号
【特許文献１８】米国特許第７，１７０，８０２号
【特許文献１９】米国特許第６，９８３，４２８号
【特許文献２０】米国特許出願第１２／４７８，９９７号
【発明の概要】
【０００８】
一セットの態様において、ビット線に沿う列に沿って形成された再プログラム可能な不揮発性メモリセルのアレイを有する不揮発性メモリ回路が与えられる。メモリは、１つ以上の一時的データストレージデバイスの対応するセットを各々有すると共に、１つ以上のビット線に、それに沿って形成されるアドレス指定されたメモリセルと一時的データストレージデバイスの対応するセットとの間でデータを転送するために、各々接続可能である複数の列アクセス回路と、複数のＮ個の中間データバスとをも有する。列アクセス回路は、中間データバスのうちの対応する１つに各々接続されるＮ個のサブセットに配列されている。複数のＮ個のシフトレジスタも備え、各シフトレジスタが、状態の変化が段から段へ伝播させられてゆくときに連続する時点で対応するサブセットに属する一時的データストレージデバイスと対応する中間データバスとの接続を可能にするために、列アクセス回路のサブセットのうちの対応する１つと結合された複数の直列接続された段を有する。メモリは、さらに、第１のクロックソースおよび第１のクロックソースの１／Ｎの周波数を有する複数のＮ個の第２のクロックソースであって、Ｎ個の第２のクロックソースの各々がシフトレジスタのうちの対応する１つと接続されて、その段に沿って状態の変化を次々に伝播させる第１のクロックソースおよび複数のＮ個の第２のクロックソースと、統一データバスと、中間データバスと統一データバスとの間でデータを転送するために中間データバスおよび統一データバスに接続されたバス結合回路とをさらに有し、統一データバスが、第１のクロックソースにより刻時され、中間データバスの結合されたデータ内容を伝える。
【０００９】
他の態様において、ビット線に沿う列に沿って形成された再プログラム可能な不揮発性メモリセルのアレイを有する不揮発性メモリ回路が与えられる。メモリは、１つ以上の一時的データストレージデバイスの対応するセットを各々有すると共に、１つ以上のビット線に、それに沿って形成されるアドレス指定されたメモリセルと一時的データストレージデバイスの対応するセットとの間でデータを転送するために、各々接続可能である複数の列アクセス回路と、データバスとをも有する。対応する列アクセス回路と結合された複数の直列接続された段を含むシフトレジスタは、状態の変化が段から段へ伝播させられてゆくときに連続する時点でその中の一時的データストレージデバイスとデータバスとの接続を可能にする。列アクセス回路が別々の第１のセットおよび第２のセットに分割され、アクセス操作において、状態の変化は第１のセットに沿って第１の方向に移動して１つの順序で伝播し、その後、第２のセットにおいて第１の方向とは逆の方向に移動して１つの順序で伝播する。クロックソースがシフトレジスタに接続されて、その段に沿って状態の変化をそのような順序で伝播させる。
【００１０】
本発明の種々の態様、利点、特徴および実施形態は、その代表的な例についての以下の記述に含まれ、この記述は添付図面と関連して考慮されるべきである。本願明細書において引用される全ての特許、特許出願、論文、他の刊行物、文書および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または事物のいずれかと本願との間で用語の定義あるいは使用法における不一致または矛盾がある場合には、本願のものが優越するものとする。
【図面の簡単な説明】
【００１１】
【図１】メモリに読み書きされるべきデータを保持するためのシフトレジスタを有する集積回路を示す。
【図２】マスター／スレーブレジスタの実現形態を示す。
【図３】メモリに読み書きされるべきデータを保持するためのラッチを有する集積回路を示す。
【図４】ラッチの実現形態を示す。
【図５】シフトレジスタの第１の段に１を置くことによる第１のデータラッチのＩ／Ｏ線への接続を示す。
【図６】シフトレジスタの第２の段に１を置くことによる第２のデータラッチのＩ／Ｏ線への接続を示す。
【図７】複数の入力線と単一の出力線とを有する本発明の実施形態を示す。
【図８】単一の入力線と単一の出力線とを有する本発明の実施形態を示す。
【図９Ａ】メモリに読み書きされるべきデータを保持するためのラッチを有する集積回路を示す。
【図９Ｂ】メモリに読み書きされるべきデータを保持するためのラッチを有する集積回路を示す。
【図９Ｃ】メモリに読み書きされるべきデータを保持するためのラッチを有する集積回路を示す。
【図１０】ラッチの実現形態を示す。
【図１１】シフトレジスタの第１の段に１を置くことによる第１のデータラッチのＩ／Ｏ線への接続を示す。
【図１２】シフトレジスタの第２の段に１を置くことによる第２のデータラッチのＩ／Ｏ線への接続を示す。
【図１３】ポインタがループ状順列で列にアクセスする実施形態を示す。
【図１４】図１３のものに類似する実施形態においてポインタが列グループを通ってどのようにシフトされるかを示す概略図である。
【図１５】列アクセスのためにインターリーブされたポインタを用いる実施形態のためのタイミング波形の幾つかを示す。
【図１６】列アクセスのためにインターリーブされたポインタを用いる実施形態のための回路素子の概略表示である。
【図１７】図１５および１６のものに類似する実施形態においてポインタが列グループを通ってどのようにシフトされるかを示す概略図である。
【図１８】インターリーブされたポインタを用いてポインタが列にアクセスする実施形態を示す。
【発明を実施するための形態】
【００１２】
不揮発性ストレージを提供する集積回路は、不揮発性の消去可能でプログラム可能なメモリセルを含む。不揮発性メモリセルを有する多くのタイプの集積回路は、メモリ、マイクロコントローラ、マイクロプロセッサ、およびプログラム可能なロジックを含む。不揮発性メモリ集積回路は、より大きなメモリを形成するために他の不揮発性メモリ集積回路と組み合わされることができる。不揮発性メモリ集積回路は、不揮発性メモリシステムを形成するためにコントローラ、マイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）、あるいはＩ／Ｏデバイスなどの他の集積回路またはコンポーネントと組み合わされることもできる。フラッシュＥＥＰＲＯＭの例が、本願明細書において引用された他の全ての文献と共に本願明細書において参照により援用されている、米国特許第５，６０２，９８７号（特許文献３）において論じられている。
不揮発性セルおよびストレージについてのさらなる議論が、本願明細書において参照により援用されている、米国特許第５，０９５，３４４号（特許文献１）、第５，２７０，９７９号（特許文献１３）、第５，３８０，６７２号（特許文献１４）、第５，７１２，１８０号（特許文献７）、第６，２２２，７６２号（特許文献１５）、および第６，２３０，２３３号（特許文献１６）においてなされている。
【００１３】
或るタイプの不揮発性ストレージまたはメモリセルは、フラッシュ、ＥＥＰＲＯＭ、およびＥＰＲＯＭを含む。他のタイプの不揮発性メモリ技術も多数存在し、本発明はこれらの技術にも他の技術にも適用され得る。他の不揮発性技術の幾つかの例には、ＭＲＡＭセルおよびＦＲＡＭ（登録商標）セルが含まれる。本願では、フラッシュまたはＥＥＰＲＯＭ技術に適用された本発明の幾つかの特定の実施形態を論じる。しかし、この議論は、単に本発明の応用の特定の例を提供するものであって、本発明をフラッシュまたはＥＥＰＲＯＭ技術に限定するべく意図されてはいない。
【００１４】
図１は、メモリセル１０１を有するメモリ集積回路を示す。集積回路は、フラッシュチップなどのメモリであることができ、あるいはＡＳＩＣまたはメモリ付きマイクロプロセッサなどの埋め込みメモリ部分を有する集積回路であることができる。メモリセルはバイナリ情報を記憶する。特定の実施形態では、メモリセルは不揮発性メモリセルである。幾つかの不揮発性メモリセルの例はフローティングゲートセルであり、これらはフラッシュ、ＥＥＰＲＯＭ、またはＥＰＲＯＭセルを含む。メモリセルは行および列のアレイを成すように配列されている。任意の数の行および列があり得る。読み出し／書き込み回路１０６はメモリセルの列に結合されている。１つの実施形態では、メモリセルの各列のために１つの読み出し／書き込み回路がある。他の実施形態では、１つの読み出し／書き込み回路がメモリセルの２つ以上の列に共有され得る。メモリセルの状態を読み出すためにセンスアンプが使用される。センスアンプは、メモリセルにデータを書き込むかあるいは格納するために他の回路とも組み合わされ得る。組み合わせは、読み出し／書き込み回路と称される。
【００１５】
１つの特定の実施形態では、メモリセルは多状態セルであり、１セル当たりに複数ビットのデータを記憶することができる。図１では、メモリセルは２ビットのデータを記憶する。この二重ビットのメモリセルは、本発明の原理を説明するために選択された。多状態メモリセルは、３ビット、４ビットおよびそれ以上など、２ビットより多いデータを記憶することができる。
図１は、４つのシフトレジスタ１０９、１１４、１１９、および１２２を示す。各シフトレジスタ段はＩＮの入力と出力、すなわちＯＵＴとを有する。データは、ＣＬＫ入力のクロック入力を用いてレジスタにクロックインされレジスタからクロックアウトされる。クロック入力は全てのレジスタに接続されている。
【００１６】
シフトレジスタのレジスタの特定の回路の実現形態の例が図２に示されている。これはマスター／スレーブレジスタとして知られている。使用され得るレジスタのための他の回路の実現形態もある。入力２０２は、シフトレジスタへの入力であるか、あるいはシフトレジスタの前の段に接続される。出力２０６は、シフトレジスタへの出力であるか、あるいはシフトレジスタの次の段に接続されている。
【００１７】
４つのシフトレジスタの各々は、特定の読み出し／書き込み（ＲＷ）回路に関連付けられて接続されている１つのレジスタを有する。各読み出し／書き込み回路は、メモリセルの状態を読み出すための回路とデータをメモリセルに書き込むための回路とを含む。回路は、単一のブロックとして示したけれども、書き込み回路のために１つ、そして読み出し回路のために１つの２つのブロックとして描くこともできる。読み出し回路の例はセンスアンプ（ＳＡ）回路である。換言すれば、各読み出し／書き込み回路は４つのレジスタと関連付けられている。これらのレジスタのうちの２つは、メモリセルに書き込まれるべきデータを保持するために使用される。２つのレジスタは、性能を改善するために、プログラミングが進行している間に書き込まれるべき新しいデータをロードするために使用される。例えば、図１のレジスタ１０９および１１４を書き込みデータを保持するために使用することができ、レジスタ１１９および１２２を書き込みデータをロードするために使用することができる。書き込みデータはＩＮを用いてシフトレジスタにシリアルに流し込まれ、その後、読み出し／書き込み回路（すなわち、書き込み回路）を用いてメモリセルに書き込まれる。メモリセルからのデータは、読み出し／書き込み回路（すなわち、読み出し回路またはセンスアンプ）を用いて読み出されてレジスタに格納される。センスアンプは、並行して感知してデータをシフトレジスタに並行してダンプすることができる。
１セル当たりに２ビットより多いビットを保持するメモリセルの場合、追加の各ビットのために１つの追加のレジスタがあることになる。例えば、１セル当たりに３ビットでは、追加の２つのシフトレジスタがあることになる。読み出しデータのために３つのレジスタおよび書き込みデータのために３つのレジスタがある。
【００１８】
図１の実施形態は、ロード／アンロードならびに実際の読み出しデータおよび書き込みデータのためのレジスタの１つの別のセットを示している。他の実施形態では、ロードおよび書き込みまたは読み出しおよびアンロードの両方を処理するために１セットのレジスタを共有することができ、これは集積回路面積を節約する。しかし、ロードおよび書き込みまたは読み出しおよびアンロードのためにレジスタの個々のセットを持てば、両タイプの操作が同時に行われ得るので性能が向上する。さらに、１つの代わりの実施形態では、読み出しレジスタおよび書き込みレジスタのために、読み出しクロックおよび書き込みクロックなどの、別々のクロックがあり得る。これにより、それぞれの読み出しデータシフトレジスタまたは書き込みデータシフトレジスタへの独立のデータ入力が可能になる。
【００１９】
ビットがシフトレジスタにクロックインおよびクロックアウトされるとき、データのそれぞれのパターンに応じて、かなりの量のスイッチングノイズがあり得る。例えば、そのパターンが交互の０および１のストリング（すなわち、０１０１０１０１・・・０１０１）であるとすれば、これは、クロックごとに完全なレール転換があるので、大量のスイッチングノイズを発生させる。ノイズはさらに、同時にスイッチングするシフトレジスタの数にも依存する。
【００２０】
図１のアプローチについて要約すると、回路はシフトレジスタによってデータを格納し転送する。読み出しモードでは、読み出し回路またはセンスアンプがデータをシフトレジスタの中にダンプし、その後データは流出させられる。プログラミング中、データは、これらのシフトレジスタにシフトされてシフトレジスタの中に格納される。シフトレジスタは２つのラッチ、「マスター」および「スレーブ」から成る。マスターおよびスレーブを通してデータを中へあるいは外へシフトさせる動作は、データパターンに応じて大量のノイズを生じさせる。例えば、データの大部分が交互の０および１であれば、数千のマスターおよびスレーブはそれに応じて自分自身の出力をトグルすることになる。
【００２１】
図３は、集積回路のメモリセル３０１にデータを読み書きするための他の回路アーキテクチャを示す。このアーキテクチャは、特に高密度多状態メモリセルのために、図１のものよりも狭い集積回路面積を必要とすると共により少ないノイズを発生させる。集積回路は、フラッシュチップなどのメモリであることができ、あるいはＡＳＩＣまたはメモリ付きマイクロプロセッサなどの、埋め込みメモリ部分を有する集積回路であることができる。メモリセルはバイナリ情報を記憶する。１つの特定の実施形態では、メモリセルは不揮発性メモリセルである。幾つかの不揮発性メモリセルの例は、フローティングゲート、フラッシュ、またはＥＥＰＲＯＭセルである。メモリセルは行および列のアレイを成すように配列されている。任意の数の行および列があり得る。
【００２２】
図１の読み出し／書き込み（ＲＷ）回路１０６はメモリセルの列に結合されている。１つの実施形態では、メモリセルの各列のために１つの読み出し／書き込み回路がある。他の実施形態では、１つの読み出し／書き込み回路がメモリセルの２つ以上の列に共有され得る。読み出し／書き込み回路は、メモリセルの状態を読み出すために使用される。読み出し／書き込み回路はデータをメモリセルに書き込むかあるいは格納するためにも使用され得る。読み出し／書き込み回路は、前に論じられたように、センスアンプ回路を含むことができる。
【００２３】
１つの特定の実施形態では、メモリセルは多状態セルであり、１セル当たりに複数ビットのデータを記憶することができる。図１の実施形態の場合と同じく、代表的な実施形態として役立つことを目的として、図３のメモリセル３０１は二重ビットのマルチビットメモリセルである。この二重ビットのメモリセルは、本発明の原理を説明するために選択された。多状態メモリセルは、３ビット、４ビットおよびそれ以上など、２ビットより多いデータを記憶することができる。さらに、本発明の原理も当てはまる。単一の多状態セルに格納され得るビットの数が増えると、図１のものと比べて図３のアーキテクチャの利点も大きくなる。
【００２４】
各読み出し／書き込み回路に関連付けられ接続されている一時記憶回路あるいは４つのデータラッチ３０６、３０９、３１４、および３２２がある。一時記憶回路は、メモリセルのためにデータを保持するために使用される任意の回路であってよい。１つの特定の実現形態では、一時記憶回路はラッチである。しかし、他のタイプのロジックも使用され得る。接続は示されていない。各ラッチは、４つの入力線３３３、３３６、３３８、および３４０のうちの１つに接続されている。これらの入力線は、ラッチにデータを入力するために使用される線である。データは、各ラッチのＥＮＡＢＬＥ（イネーブル）信号入力（図示せず）に基づいて特定のラッチ内にロードされる。特定のラッチのためにＬＯＡＤ（ロード）信号がアサートされると（負論理信号または正論理信号）、そのラッチはロードされる。
図において、入力線はラッチの上を延びて示されている。それらは、ラッチのそばを延びてもよい。また、本発明の他の実施形態では、単一の入力線があってよくて、入力線からのデータはラッチの中にシリアルにシフトされる。
【００２５】
ラッチの特定の回路の実現形態の例が図４に示されている。ラッチのための他の回路の実現形態も使用され得る。入力４０２は、ラッチの入力であり、入力線に接続される。イネーブル信号は、データが入力４０２に接続されるかあるいは入力４０２から切り離されることを許すパストランジスタまたはパスゲートに接続される。このラッチ回路は、データを保持するためにクロスカップリングされたインバータを含む。ラッチは、データが回路間で（パストランジスタ４０８を用いるなどにより）渡され得るように、読み出し／書き込み回路にも接続する。ラッチは、パストランジスタ４１３を通して出力にも接続する。他の可能な実現形態がある。例えば、入出力（Ｉ／Ｏ）線が使用され得るので、パストランジスタ４０２または４１３のうちの１つだけが必要である。その単一のパストランジスタはラッチをＩ／Ｏ線に接続する。さらに、インバータの代わりに、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＡＮＤ、およびＯＲゲート、ならびにこれらの組み合わせなどの他の論理ゲートが使用され得る。
この回路は、図２に示されているマスター／スレーブレジスタの回路の半分を包含するということに留意すべきである。マスター／スレーブレジスタのマスター部分は１つのラッチであり、スレーブ部分は他の１つのラッチである。
【００２６】
さらに、この実現形態はＮＭＯＳまたはｎチャネルパストランジスタを示す。パスゲートを形成する方法は多数あり、それらの手法のいずれもが使用され得る。例えば、ＣＭＯＳパスゲートが使用され得る。ＣＭＯＳパスゲートは、並列に接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む。さらに、高電圧パスゲートが使用され得る。例えば、高電圧ＮＭＯＳパスゲートは、それのゲートまたは制御電極にＶＣＣより高い高電圧を掛けることによってイネーブルされるかあるいはオンに転換される（すなわち、オン状態にされる）。ＮＭＯＳパスゲートは、その制御電極をＶＳＳまたは接地に置くことによってオフに転換される、すなわちオフ状態にされる。
図３の回路は、さらに、各読み出し／書き込み回路のために１段ずつ、シフトレジスタ３４６を含む。このシフトレジスタは、図１の１つのシフトレジスタに類似する。各シフトレジスタ段の出力は、その段が関連付けられている特定のラッチのイネーブル信号入力に接続される。
【００２７】
この特定の実施形態では、各読み出し／書き込み回路は４つのラッチに接続され、それらに関連付けられている。これらのラッチのうちの２つは、メモリセルに書き込まれるべきデータを保持するために使用される。２つのラッチは、次の書き込みサイクル中にメモリセルに書き込まれるべきデータをロードするために使用される。例えば、ラッチ３０６および３０９は書き込みデータを保持するために使用され、ラッチ３１４および３２２はロードされた新データを保持するために使用され得る。従って、読み出しモード中、２つのラッチは現在のデータを保持しアンロードするために使用され、新しいデータは他の２つのラッチで準備される。
書き込みデータは、適切な入力線を介してラッチに入力され、その後に適切な読み出し／書き込み回路を用いてメモリセルに書き込まれる。メモリセルからのデータは、センスアンプを用いて読み出されてラッチに格納される。読み出しデータはラッチから適切な出力線を用いて出力される。ラッチと読み出し／書き込み回路との間の通信線は出力線と同じく示されていない。
【００２８】
データは、入力線を用いてラッチから一度に一つずつ入力される。これは、イネーブル信号を用いて行われるので、読み出し／書き込み回路あるいはアレイ内の列と関連付けられているラッチは一度に一つずつ入力線に接続される。ラッチのためのイネーブル信号はシフトレジスタから来る。シフトレジスタには、１つの１を除いて全て０であるパターン（例えば、０００１００００００）がロードされる。このビットはストローブビットと称され得る。例えば、第１の列と関連付けられているシフトレジスタは１つの１を有し、シフトレジスタの残りは０を包含する。この１は第１の列のためのラッチのイネーブル入力に接続され、これらのラッチのうちの１つ以上をＩ／Ｏ線３３３、３３６、３３８、および３４０に接続する。データを、この列に読み出するかまたは書き込むことができる。シフトレジスタへの入力は０に接続され、シフトレジスタは刻時される。１は次のシフトレジスタ段へ伝播する。この１は第２の列のためのラッチのイネーブル入力に接続され、これらのラッチをＩ／Ｏ線に接続する。この動作は、所望のデータがラッチから読み出されるかあるいは書き込まれるまで、続く。
【００２９】
図５および６は、ラッチおよびシフトレジスタの動作をより明瞭に示す。図５において、第１のシフトレジスタは１つの１を有し、このシフトレジスタおよび列と関連付けられているデータラッチはＩ／Ｏ線に接続されている。図６において、シフトレジスタは刻時されていて、次のシフトレジスタが１を有し、このシフトレジスタおよび列と関連付けられているデータラッチがＩ／Ｏ線に接続されている。
回路は負論理ロード信号のためにも設計され得る。そのとき、シフトレジスタは全て１およびイネーブルされるべき特定のラッチのための１つの０を包含する（例えば、１１１０１１１１１１）。
１セル当たりに２ビットより多いビットを保持する多状態（あるいはマルチビット）メモリセルのためには、追加の各ビットのために１つの追加のラッチがある。例えば、１セル当たりに３ビットでは、追加の２つのラッチがある。データを出力するための３つのラッチ、およびデータを準備するための３つのラッチ、あるいは書き込みのための３つのラッチ、次のサイクルの間に新データを入力するための３つのラッチがある。イネーブル信号を提供するために唯一のシフトレジスタが必要とされる。
【００３０】
図３の実施形態は、データを中へあるいは外へシフトさせる（ロード／アンロードする）ためのラッチの別のセットと実際の動作を示している。他の実施形態では、シフト動作をシリアルに処理するために１セットのラッチを共有することができ、それは集積回路面積を節約する。しかし、読み出しおよび書き込みのためにレジスタのそれぞれのセットを持てば、両方のタイプのデータが同時に入力および出力され得るので、性能が向上する。
【００３１】
図１と比べて、図３の回路は同じ機能性を得るためにより少ない集積回路面積を必要とする。さらに、集積回路面積の節約は、１メモリセル当たりに格納されるビット数が増えるに連れて増大する。というのは、１つのラッチがマスター／スレーブレジスタの約半分の面積を占めるからである。図１について、１列当たりに使用されるラッチの数はＡ＝ｄ＊４により与えられ、ここでｄは単一のメモリセルに格納されるビットの数である。図３に関して、１列当たりに使用されるラッチの数はＢ＝ｄ＊２＋２により与えられる。以下の表はラッチの数に従って集積回路面積の節約を要約している。見て分かるとおり、ｄが増えると、アプローチＡと比べてアプローチＢの集積回路面積の節約は増大する。さらに、列の数に依存してさらなる集積回路面積の節約があり得る。
0005416276.tif 000002
【００３２】
図１のものと比べての図３のアプローチの他の１つの利点は、発生するノイズの量の減少である。１セットのラッチをイネーブルするためにシフトレジスタを通して１つの１（または負論理では０）を伝播させるとき、各クロックの間に唯一のビットがスイッチングされる。さらに、一度に唯一のセットのラッチがＩ／Ｏ線に接続されている。これらの両方が、メモリセルからデータを入力し出力するときのノイズの量を減少させるために貢献する。ノイズの量を減少させれば、データがノイズにより壊されることはより少ないであろうから、集積回路の信頼性が向上する。
【００３３】
図３のアプローチについて要約すると、データはシフトレジスタの代わりにラッチに格納される。データラッチのほかに、マスター／スレーブシフトレジスタの１つのチェーンがある。ストローブパルスがこれらのレジスタを通ってシフトされて、各クロックで順に異なるラッチを指す。その特定のラッチは、そのとき、入力線または出力線に接続される。読み出し時には、選択されたラッチは格納されている情報を出力バッファに送り、プログラミング時には、選択されたラッチは入力バッファからデータを受け取る。
【００３４】
１セル当たりに２ビットから始まって、面積は図３のアプローチで節約され得る。図１のアプローチでは、４つのマスター／スレーブシフトレジスタ、すなわち８個のラッチのセットが使用される。読み出しデータまたはプログラミングデータを格納するために２つのセット／リセットレジスタ（４つのラッチ）が使用され、ストリーム書き込みの間にデータを中へシフトするために２つのセット／リセットレジスタ（他の４つのラッチ）が使用され、これにより性能を向上させる。
図３のアプローチでは、６個のラッチだけが必要である。２つのラッチ（シフトレジスタ）はストローブをシフトさせるためのものである。２つのラッチは古いデータを格納するためのものであり、２つのラッチは新しいデータをロードするためのものである。
【００３５】
さらに、６個のクロックおよび一度にスイッチングする数千のラッチと比べて、図３の回路は、クロック信号が１つ、（ストローブのために）スイッチングするラッチ出力が１つ、その上、駆動されるべきＩ／Ｏが２つと、比較的に非常に静かである。
本発明の可能な実施形態は多数ある。１つの実施形態では、データをラッチに入力し出力するために１つの複合入出力（Ｉ／Ｏ）線を使用することができる。各ラッチのために１つのＩ／Ｏ線があるか、あるいは２つ以上のラッチのために１つのＩ／Ｏ線があり得る。例えば、４つのラッチにより共有される１つのＩ／Ｏ線があり得る。あるいは、４つのＩ／Ｏ線と４つのラッチとがあり得る。
【００３６】
図７は、本発明の他の１つの実施形態の詳細を示す。４つのラッチ３０６、３０９、３１４、および３２２のために４つの入力線３３３、３３６、３３８、および３４０がそれぞれある。単一の出力線７１１がある。シフトレジスタからのイネーブル信号を用いてラッチの１つの特定の列がイネーブルされると、入力線上のデータがそれぞれのラッチに接続されて格納される。ラッチ内のこのデータは、データをメモリセルに書き込むために読み出し／書き込み回路１０６に接続され得る。
この実現形態は、ラッチからのデータが出力される単一の出力線を含む。他の１つの実施形態は、ラッチの各々のために１つずつ、４つの出力線を持つことができる。しかし、線がより多ければ確かにダイのサイズに影響を与え、線がより少なければよりコンパクトなレイアウトがもたらされる。
【００３７】
図８は、本発明の他の１つの実施形態を示す。４つのラッチ３０６、３０９、３１４、および３２２により共有される単一の入力線７０８がある。入力線からのデータを各ラッチに転送することができる。図７の実現形態と比べると、図８では単一の入力線があるので、この実現形態はよりコンパクトなレイアウトを提供する。
これらの特定の実施形態により説明されるように、本発明の多数の置換がある。例えば、２つ以上のラッチのために単一のＩ／Ｏ線があり得る。各ラッチのために単一のＩ／Ｏ線があり得る。２つ以上のラッチのために１つの入力線があり得る。各ラッチのために単一の入力線があり得る。２つ以上のラッチのために１つの出力線があり得る。各ラッチのために単一の出力線があり得る。さらに、これらの実施形態の各々を他のものと組み合わせることもできる。例えば、１つの出力線と１つの入力線とがあり得る。１つの入力線と４つの出力線とがあり得る。
【００３８】
図９〜１２は、本発明を適用することができて前述した議論から改作されている回路アーキテクチャの例を示す。図９Ａ〜９Ｃは、集積回路のメモリセル１３０１にデータを読み書きするための回路の例を示す。集積回路は、フラッシュチップなどのメモリであることができ、あるいはＡＳＩＣまたはメモリ付きマイクロプロセッサなどの、埋め込みメモリ部分を有する集積回路であることができる。
読み出し／書き込み（ＳＡ）回路１３０３は、メモリセルの１つ以上のビット線の列に結合されている。読み出し／書き込み回路は、メモリセルの状態を読み出すために使用される。読み出し／書き込み回路は、メモリセルにデータを書き込むかあるいは格納するためにも使用され得る。読み出し／書き込み回路はセンスアンプ回路を含むことができる。
【００３９】
ラッチおよび列選択回路のために幾つかの配列が使用され得る。図９Ａ〜Ｃの実施形態は、メモリセルの列のための読み出し／書き込み回路の種々の配列を与える。１つの配列は「フラット」構造であり、各ビット線は列セレクト回路からのイネーブル信号に応答してデータを入出力線へ転送するべくデータをロードするあるいは出力するために、直接アクセスされ得るラッチの自分自身のセットを有する。他の実施形態では、１つの読み出し／書き込み回路がメモリセルの２つ以上の列に共有され得る。
【００４０】
代表的な実施形態では、ストレージユニットは多状態のものであり、１セル当たりに複数ビットのデータを記憶することができる。本発明の原理を説明する代表的な実施形態として役立つ目的のために、図９Ａ〜９Ｃのメモリセル１３０１はデュアルビットのフラッシュＥＥＰＲＯＭメモリセルであるので、１つのワード線により選択されたメモリセルの集合はユーザの１つのページと共にオーバーヘッドを記憶するか、あるいは上側ページおよび下側ページと称される２ページのそのようなデータを記憶することができる。より一般的には、この思想はバイナリメモリセルあるいは２ビットより多いデータを記憶し得る多状態メモリセルに容易に及ぶ。同様に、本発明の原理態様はストレージユニットがどのようにアクセスされ配列されるかに関するものであって、データがどのようにストレージユニットに書き込まれ、ストレージユニットに格納され、あるいはストレージユニットから読み出されるかに関しては厳格でないので、この議論は他の形のストレージユニットを有する不揮発性メモリにも及ぶ。
【００４１】
図９Ａの例では、１つは「上側」ビットのため、１つは「下側」ビットのための、各読み出し／書き込み回路ＳＡ１３０３に関連付けられて接続された２つの一時記憶回路、すなわちデータラッチＤＬ１３０６および１３０９がある。一時記憶回路は、メモリセルのためにデータを保持するために使用される任意の回路であり得る。１つの特定の実現形態では、一時記憶回路はラッチであるが、他のタイプのロジックも使用され得る。各ラッチは、ラッチにデータを入力し出力するために使用される２つの入出力（Ｉ／Ｏ）線１３３３および１３３６のうちの１つに接続される。接続の詳細は示されていない。この単純化された例では、ラッチおよび線は入力機能および出力機能の両方に役立つけれども、別々の線も使用され得る。
【００４２】
データ入力プロセスにおいて、データは１ビットずつ、あるいはより一般的には１バイトずつ、データラッチにロードされる。１３４６などのＹ選択回路は、特定のＷＥ（書き込みイネーブル）クロックでどのバイトが選択されるかを管理するために使用される。データは、各ラッチのＷＥ信号入力（図９には示されていない）に基づいて特定のラッチにロードされる。特定のラッチのためにＷＥ信号がアサートされると（負論理信号または正論理信号）、そのラッチはロードされる。例えば、図９ＣではＹ選択回路１３４６はＩ／Ｏバス（線１３３３、１３３６、１３３８、１３４０）上の特定のデータセットを選択し、それは、そのとき、選択されたデータラッチ（１３０６、１３０９、１３１４および１３２２）に接続され、それらは図１０のものと同様であり得る。
データ出力プロセスにおいて、データを一度にレジスタの１つの列からシリアルに読み出すことができる。Ｙ選択は、特定のＲＥ（読み出しイネーブル）クロックで１つのバイトを選択する。データはデータラッチからＩ／Ｏバスへ移り、そこからデータは出力バッファへ転送される。
図９Ｂでは、各入出力回路１３０３は４つの関連するデータラッチ１３０６、１３０９、１３１４、および１３２２を有し、始めの２つはプログラミングのための下側ビットおよび上側ビットにそれぞれ対応し、次の２つは読み出しのための下側ビットおよび上側ビットにそれぞれ対応する。
【００４３】
図９Ｃなどの折り返し構造では、１３０３ａおよび１３０３ｂなどの複数の入出力回路が互いの上に積み重ねられる。この例では、入出力回路のうちの１つは奇数ビット線に属し、他方は偶数ビット線に属する。１セル当たりに２ビットの配列では、各入出力回路のために対応する上側ビットデータラッチおよび下側ビットデータラッチがある。図９Ａの場合と同じく、読み出しデータおよびプログラミングデータの両方のために同じラッチが使用されるけれども、１つの変形例ではプログラミングおよび読み出しのために別々のデータラッチが使用され得る。これは折り返し構造であるので、シフトレジスタのストローブパルスはビット線のうちの１つにアクセスするために始めは１つの方向、例えば右から左へ進み、（カウンタ確定された）境界にぶつかると、ストローブはビット線のうちの他方にアクセスするために向きを変えて左から右へ進む。
【００４４】
Ｉ／Ｏ接続は幾つかのオプションを持つことができる。１つの物理的セルに格納されている２つのビットが論理的に同じページに属して同時に書き込まれる１つの場合には、対応するデータラッチ１３０６および１３０９に同時にロードするために２つのＩ／Ｏ線１３３３および１３３６を使用するのが便利である（図９Ａ）。図９Ｂの場合のようにプログラミングおよび読み出しのための別々のデータラッチがある場合には、プログラミングのためのデータラッチ１３０６および１３０９をＤＩＮ線（入力バッファからのデータイン（Ｄａｔａ  Ｉｎ）線）に接続することができ、読み出しのために使用されるデータラッチ１３１４および１３２２をＩ／Ｏ線を通して出力バッファに接続することができる。
【００４５】
本願明細書において参照により援用されている、米国特許出願公開第２００３／０１６１８２号（特許文献１７）に記載されている、在来のＮＡＮＤアーキテクチャにしばしば用いられる他の１つの場合では、各々の物理的セルに格納されている下側ビットデータおよび上側ビットデータが異なるページに論理的に属して異なるときに書き込まれ読み出される。従って、下側ビットデータラッチおよび上側ページデータラッチは同じＩ／Ｏ線に接続される。
【００４６】
ラッチの特定の回路の実現形態の例が図１０に示されている。入力Ｉ／Ｏは、１３０６などの、ラッチへのデータ入力であり、１３３３などの入力線に接続される。列選択信号ＣＳＬは、データが入力に接続されるかあるいは入力から切り離されることを許すパストランジスタまたはパスゲート１４０２に接続される。信号ＣＳＬは、図９Ａ〜９Ｃのシフトレジスタ１３４６の１つの段に対応するＹまたは列選択回路ＹＳＥＬから供給される。ラッチ回路のこの例は、データを保持するためにクロスカップリングされたインバータを含み、データが回路間で渡され得るように読み出し／書き込み回路にも接続する。ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＡＮＤ、およびＯＲゲート、ならびにこれらの組み合わせなど、ラッチのための他の回路の実現形態も使用され得る。
【００４７】
この例では、読み出しイネーブル信号ＲＥおよび書き込みイネーブル信号ＷＥはＹＳＥＬを制御するクロックとなる。ストローブはシフトレジスタのＹＳＥＬ段に沿って伝播する。折り返し構造の場合には、パルスは、最後の段に達すると、他の方向に逆戻りして伝播する。ＣＳＬがハイであるとき、データラッチが選択される。そのとき、Ｉ／Ｏ線はデータラッチからデータを受け取るか、あるいはデータラッチにデータを入れる。図９Ｂに関して記述された単一の入出力（Ｉ／Ｏ）線以外の他の可能な実現形態もある。
【００４８】
図１０の代表的な実施形態は、ＮＭＯＳあるいはｎチャネルパストランジスタを示す。パスゲートを形成する方法は多数あり、それらの手法のいずれもが使用され得る。例えば、並列に接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含むＣＭＯＳパスゲートが使用され得る。さらに、高電圧パスゲートが使用され得る。例えば、高電圧ＮＭＯＳパスゲートは、そのゲートまたは制御電極にＶＣＣより高い高電圧を掛けることによってイネーブルされるかあるいはオンに転換される（すなわち、オン状態にされる）。ＮＭＯＳパスゲートは、その制御電極をＶＳＳまたは接地に置くことによってオフに転換される、すなわちオフ状態にされる。
【００４９】
前述したように、データＩ／Ｏ線およびデータラッチの関係に関して幾つかの配列がある。図９Ａおよび９Ｂに示されているように、データラッチが「フラット」であるならば、１３０６、１３０９、１３１４、１３２２に接続される線は異なるＩ／Ｏ線に属する。図９Ａの実施形態では、各読み出し／書き込み回路は、入力ラッチおよび出力ラッチの両方として機能する２つのラッチに接続され関連付けられる。代わりに、図９Ｂのように、これらのラッチのうちの２つを、メモリセルに書き込まれるべきデータを保持するために使用することができ、２つのラッチはメモリセルから読み出されたデータを保持するために使用される。
【００５０】
書き込みデータは、適切な入力線を介してラッチに入力され、その後に適切な読み出し／書き込み回路を用いてメモリセルに書き込まれる。メモリセルからのデータは、センスアンプを用いて読み出されてラッチに格納される。読み出されたデータは、適切な出力線を用いてラッチから出力される。ラッチと読み出し／書き込み回路との間の通信線は示されていない。
【００５１】
データは、入力線を用いてラッチから一度に１つずつ入力される。これは、前述したように列選択信号（ＣＳＬ）を用いて行われるので、読み出し／書き込み回路あるいはアレイ中の列に関連付けられているラッチは一度に１つずつ入力線に接続される。ラッチのためのＣＳＬ信号はシフトレジスタから来る。シフトレジスタには、１つの１を除いて全て０であるパターン（正論理について）がロードされる（例えば、０００１００００００）。このビットはストローブビットと称され得る。例えば、第１の列と関連付けられているシフトレジスタは１つの１を有し、シフトレジスタビットの残りは０を包含する。この１は第１の列のためのラッチのイネーブル入力に接続され、これらのラッチのうちの１つ以上をＩ／Ｏ線１３３３、１３３６、１３３８、および１３４０に接続する。データを、この列に読み出すかまたは書き込むことができる。シフトレジスタへの入力は０に接続され、シフトレジスタは刻時される。１は次のシフトレジスタ段へ伝播する。この１は第２の列のためのラッチのイネーブル入力に接続され、これらのラッチをＩ／Ｏ線に接続する。この動作は、所望のデータがラッチから読み出されるかあるいは書き込まれるまで、続く。
【００５２】
図１１および１２は、ラッチおよびシフトレジスタの動作をより明瞭に示す。図１１において、第１のシフトレジスタは１つの１を有し、このシフトレジスタおよび列に関連付けられているデータラッチはＩ／Ｏ線に接続されている。図１２において、シフトレジスタは刻時されていて、次のシフトレジスタビットが１を有し、そのシフトレジスタおよび列に関連付けられているデータラッチがＩ／Ｏ線に接続されている。回路は、負論理ロード信号のためにも設計され得る。そのとき、シフトレジスタは全て１およびイネーブルされるべき特定のラッチのための１つの０を包含する（例えば、１１１０１１１１１１）。
【００５３】
前述した議論は、関係する一般原理を説明し、１センスアンプ当たりに１つ（または２つ）のビット線があると共に１つまたは２つのセンスアンプ当たりに１つのシフトレジスタ段があるということを想定した。しかし、この思想は、センスアンプの１グループ当たりに１つのシフトレジスタ段があって、ビット線のグループを、列ブロックを形成するように、有効に一般化することができる。例えば、図９Ａ〜９Ｃに示されている１〜４本の入力線の代わりに、例えば８〜３２本の入力線を必要とする、１列ブロックと関連付けられた１バイトまたは数バイトのデータがあり得る。図９Ａの構造に従う１つの特定の例では、各々の単一のビット線は８本のビット線から成り、センスアンプ１３０３はその８本のビットの各々から読み出すと共にその各々に書き込み、各データラッチ１３０６および１３０９は８ビットのデータを保持し、上側ビット線および下側ビット線１３３３および１３３６は各々８ビット長である。これにより、１バイトのデータを各列ブロックから同時に入力するかあるいは読み出すことができる。
【００５４】
列ブロックの中の１つ以上のビット線が不良である場合、不良の列ブロックを飛び越す方法が提供され得る。例えば、図９〜１２の方式では、シフトレジスタ１９００−２およびデータラッチ１８００−２に関連付けられている列ブロックの中の１つの列が不良であれば、メモリはその列ブロック全体を飛び越さなければならない。前に参照により援用されている米国特許第７，１７０，８０２号（特許文献１８）にさらに記載されている改良の１つの態様によれば、図１１のパルスは、第２のクロックパルスを待たずにかつＩ／Ｏ線にデータを供給するためにラッチ１８００−２を選択せずに、シフトレジスタ１９００−２を通過する。それらの改良の他の１つの態様によれば、シフトレジスタ１９００−２、データラッチ１８００−２、およびそれらが関連付けられている列ブロックは、実際上、メモリコントローラまたはホストから見て透明になる。
【００５５】
代わりの列選択方式
このセクションでは、性能を改善するために使用され得る前述した基本的列選択メカニズムに関する幾つかの変形例を提供する。前にも述べたように、メモリアレイのビット線に接続されている入出力回路のスタックにアクセスするとき、シフトレジスタが使用され、選択はアレイを横断するストローブ信号に基づいて行われる。図１０〜１２に関して論じられたように、このストローブパルスは、シフトレジスタを通って進んでデータラッチの各セットを順にイネーブルし、一端から他端へ進み、その点で始めのほうへ巡り戻って、所望のデータの全てがアクセスされるまで再び出発する。このセクションは、この基本的構成を改変する。一セットの実施形態では、ビット線の一部（例えば、一つ置きのレジスタスタック）はポインタが一方向に進むときアクセスされる１つの行に沿っており、その後にポインタはアレイを他方向に横断し、ビット線の残りは戻り行程でアクセスされる。他の一セットの実施形態では、読み出し／書き込みスタックのセットは、ハーフスピードで刻時される１対のインターリーブされているポインタによってそれぞれアクセスされる２グループに分かれ、その内容はその後標準的クロックスピードで出力されるべく結合される。
【００５６】
以下の議論では、後述する代表的な実施形態は、前に記述されると共に米国特許第７，１７０，８０２号（特許文献１８）においても展開されている種類のポインタ構造に基づいている、適切な読み出し／書き込み回路およびレジスタの構造に関するさらなる詳細が、米国特許第６，９８３，４２８号（特許文献１９）および２００９年６月５日に出願された米国特許出願第１２／４７８，９９７号（特許文献２０）に記載されている。以下の議論は、前に提供されたポインタベースの動的列選択の文脈で与えられるけれども、後で提供される手法はより一般的に応用され得る。例えば、アレイの列がランダムにアクセス可能であるとしても、列は、インターリーブ半周波数刻時を有する２つのグループに分けられることができる。
【００５７】
ＮＡＮＤまたは他のフラッシュメモリ製品などの記憶装置について、性能向上が継続的に求められている。デバイスの速度についての制約の１つはデータラッチから出力バスへのデータの転送にある。同様に、入力バスからデータラッチへの低速のデータ転送は、高速動作を妨げる。これらの欠点の他に、高速動作は、順次読み出しおよび書き込み動作中に列選択タイミング問題を引き起こす。ここで提示される手法は、より高速の動作を考慮した列選択方式を提供する。
【００５８】
第１のセットの態様は、列を複数のグループに分け、選択ポインタがアレイを第１の方向に横断している間に第１のグループにアクセスし、終端でポインタを反転させ、戻る途中で第２のグループにアクセスする。代表的な実施形態では、列を半分に分け、ポインタがアレイ内で第１の列から終端まで進むときに１つ置きの列（または列のグループ）を読み出し、次の行へ進む前に、戻る途中、他の半分をピックアップする。より具体的には、アクセスされるのは普通は個々の列ではなくて、列のグループである。前に論じられたように、さらに米国特許第６，９８３，４２８号（特許文献１９）および第７，１７０，８０２号（特許文献１８）においてもっと詳しく展開されているように、ダイのスペースを節約するために数個（例えば、１６個）の列がまとめられて１つのグループとされ、共有される読み出し／書き込みスタック素子によりアクセスされる。メモリセルはバイナリまたは多状態であり得る。複数のビットがまとめられて１つのグループとされるかあるいはセルが多状態フォーマットで読み出され、またはその両方が行われる場合には、読み出し／書き込みスタックがアクセスされるときに、（対応する数の「階層」に格納されている）複数のビットが読み出し／書き込みスタック内の一時データ記憶デバイスまたはレジスタと対応するデータバスとの間で転送される。先の構成では、ポインタは、全ての列グループを一度に１階層通り抜け、最後のグループ後に巡り戻り、その後、次の階層を通って進む。速度性能の向上は、例えばポインタ経路上のＲＣ装荷に起因する、ポインタが巡らされる間のポインタのセットアップおよびホールドの問題のために、限られている。
【００５９】
第１のセットの実施形態では、ページ内の全ての列がアクセスされるまではポインタが切れ目なく滑らかに移動するポインタ方式が導入される。列は、好ましくは、複数の別々の大きな列グループ（データグループ）に分けられない。というのは、速度性能に影響を及ぼすからである。大きな列グループでは、同じ大きなデータグループ内の列にアクセスするときにポインタが巡り戻されるのにより多くの時間を必要とする。このセットの実施形態では、１ページ中の列は、まとめられてグループとされ、図１３に示されているように、１つのループを形成するように互いに接続される。代表的な実施形態では、ポインタは一度に１つの階層にアクセスするようにシフトされ、１つの階層にアクセスするには１つのループを必要とする。この例では１６個の階層があるので、１ページ中の全ての列をカバーするには１６ループが必要であり、その後にポインタは次のワード線へ進む。
【００６０】
図１３は、ポインタがどのように読み出し／書き込みスタックを通って進むかを示す。グループＹＣＯＭ０〜ＹＣＯＭ（Ｍ−１）（４０１・・・４０３、４０５・・・４０７）の各々は図９Ｃのアレイ１３０１とシフトレジスタ１３４６との間のスタックに対応するけれども、これらの他の要素は、この議論の目的上公表されない。４０１〜４０７の各々のボックスは、それらが保持し得る種々の階層を表す。グループスタック、あるいは列アクセス回路、ＹＣＯＭ０〜ＹＣＯＭ−（Ｍ−１）（４０１・・・４０３、４０５・・・４０７）、は説明の目的のために食い違いにずらされた２行として示されているが、これは必ずしもデバイス上のそれらの物理的配置を反映していない。第１のグループのビット線（左から始まる）はグループ０のための４０１に接続され、第２のグループのビット線はグループ（Ｍ−１）のための４０７に接続され、以下同様にして上の行および下の行の間で奇数セットのグループおよび偶数セットのグループが交替する。（すなわち、簡単化するために、各グループが単一のビット線だけを有する場合を取り上げると、列０はグループ０に対応し、列１はグループＭ−１に対応し、列２はグループ１に対応するなどである。）グループの数は、ここではユーザデータと、通例、データに関連付けられている誤り訂正符号（ＥＣＣ）などの何らかのオーバーヘッドとを含むページサイズに対応する。
【００６１】
ポインタは、グループをグループ０  ４０１からグループ（Ｍ／２−１）４０３へ通過させ、その後、グループＭ／２  ４０５から出発して逆戻りしてグループ（Ｍ−１）４０７へ抜けさせ、その後、１つの階層の中の全ての列を含む１つのループを完成させる。この例では、１つのページの中の全ての列にアクセスするために１６ループが必要とされる。ポインタは、次のワード線へ移る前に、階層を通る自身の進路を、それらが全て読み出されるまで（あるいは所望のデータがすべてアクセスされるまで）、通過する。これは図１３の上部の矢により概略的に示され、ここで右から左への進行は第１の左側階層を読み出し、その後、それは再び右側階層へ続く。
【００６２】
従って、この構成は、米国特許第７，１７０，８０２号（特許文献１８）において提供されている態様の幾つかと類似している。より具体的には、列を通って左から右へ進んでから逆戻りして右から左へ進むポインタの使用が、図７〜１３に関して記載されている。冗長列の特徴（これらの特徴もここに援用され得るけれども）を除外して左側プレーンだけを考慮すると、そこに記載されている手法は、左から右へ、次に右から左へ、ただし異なる行で、戻り、さらに交互に続行するポインタムーバーも有する。けれども今回の場合には、（米国特許第７，１７０，８０２号（特許文献１８）の場合のように）両方向において偶数列にアクセスするのではなくて、一方向において列の偶数グループだけがアクセスされ、列の奇数グループは戻り道でアクセスされる。従って、そこで提供されている構造の多くは適宜に改造され得る。
【００６３】
図１４は、グループを通ってポインタがどのようにシフトされるかを示す略図である。列は左から右へ続き、交互に０から昇順に、（Ｍ−１）から降順に、数える。矢の列は各スタック内の（この例では）１６個の階層を表し、矢の方向は列グループがアクセスされるときのポインタ移動の方向に対応する。１ループの間の、第１の階層を読み出すポインタの移動は下の行に沿って示されている。ポインタは左から入り、グループ０、１などを通ってグループ（Ｍ／２−１）まで進み、グループＭ／２へ移動し、列（Ｍ−１）へ戻り、この点で次の階層へ上に進み、さらに続く。（１つの代わりの実施形態では、各グループの階層のうちの複数のものあるいはその全部もが、次のグループへ移動する前に読み出され得る。）
【００６４】
このようにポインタをルーピング構成することにより、シリアルなデータ入力または出力操作の間にポインタをループを描かせて戻す必要が回避されるので、性能が改善され得る。これは、制御信号を提供するための複雑な列選択方式、すなわち複雑な回路を必要とすることなく行われ得る。列選択回路のためのレイアウトエリアも割合にコンパクトであり、それを、スケーリングのためにビット線ピッチが小さくなる技術に適するものとする。さらに、ポインタはループを描いて移動するので、ポインタが端に達するかどうかを検出する必要がなく、そのために制御が簡単になると共に性能が向上する。
【００６５】
実施形態のサブセットにおいて、性能を向上させるためにインターリーブポインタ方式の使用が導入される。前の列選択方式は読み出し操作および書き込み操作中に単一のポインタをセットし、そのポインタは列を一度に一つずつ選択するために使用される。周波数が高くなると、ポインタシフトセットアップ／ホールド時間マージンは列選択メカニズムの正しい動作を保証しないかも知れない。入出力バスおよびデータラッチのためのデータアクセス時間仕様も、高周波数では破られるかも知れない。これらの制約を克服するために、インターリーブされた列選択ポインタがセットされる。
【００６６】
代表的な実施形態では、分周器により主クロックの周波数の半分の周波数と１８０度の位相差とを有する２つのサブクロックが作られる。サブクロックの各々は２つのインターリーブされたポインタのうちの１つをシフトさせるために使用される。ポインタの各々が主クロックのものより低い周波数でシフトされるとき、より高い周波数での列選択が成し遂げられ得る。同様に、データラッチおよび中間バスの間でのデータ転送は主クロックのものより低い周波数で行われるのでデータアクセス仕様は破られない。インターリーブされた複数のポインタを用いて複数の中間バスからＩ／Ｏバスへデータを交互に転送することにより、より高い速度性能が実現され得る。図１５は、クロック、中間バス、およびＩ／Ｏバスのためのタイミング波形のうちの幾つかを示す。
【００６７】
図１５は、２つのインターリーブされた列選択ポインタの使用のための関連波形の幾つかと、それら相互の関係とを示す。ＣＬＫは、ホストまたはコントローラからの基本クロック信号である。ＣＬＫは、ＣＬＫ周波数の半分の周波数と、相互間の１８０度の位相シフトとを有する２つのサブクロックＣＬＫ０およびＣＬＫ１に分割されている。より一般的には、内部サブバス信号が結合されるときにそれに対する補償が行われる限り、サブクロックは異なる位相シフトを使用することができて対称的なハイ部分およびロー部分を持たなくてもよい。サブクロックＣＬＫ０およびＣＬＫ１は代表的な実施形態では記憶装置上のＣＬＫから生成されるけれども、より一般的には、これらをコントローラまたはホストから得てもよい。
【００６８】
ＢＵＳ０およびＢＵＳ１は、ＣＬＫ０およびＣＬＫ１によりそれぞれ制御されるインターリーブされているポインタにより支配されるビット線グループの半分からデータを各々受け取る２つの中間データバスである。従って、ＢＵＳ０段およびＢＵＳ１段に入力するための操作は半ＣＬＫ周波数で行われる。ここで、中間バスＢＵＳ０およびＢＵＳ１はデータ入力バス、出力バス、あるいは複合Ｉ／Ｏ中間バスであり得る。別々の入力バスと出力バスとが使用されるならば、それらはＣＬＫの周波数の半分で駆動される。図１５の下部は複合Ｉ／Ｏバスであり、これは再びＣＬＫの周波数で駆動される。２つのポインタはインターリーブされるので、データはＢＵＳ０およびＢＵＳ１から二者択一的にＩ／Ｏバスに転送される。（別々の入力バスおよび出力バスが使用されるならば、対応する中間バスも同様に結合される。）書き込みプロセスでは、データはＩ／ＯバスからＢＵＳ０およびＢＵＳ１へ逆配列で転送される。もちろん、波形のセットのインターリービングでは、論理アドレと物理アドレスとの対応は追跡されなければならないが、読み出しおよび書き込みの両方で同じインターリービングが使用されるならば、この多くは容易にあとに従う。
【００６９】
図１５の構成の下では、データラッチのためのセットアップおよびホールド時間、ラッチとデータバスとの間の転送などの、速度を高めることについてのボトルネックの多くは除去される。これらは主クロックの周波数の半分で刻時されるので、主クロックをこれらの素子に関してのタイミング問題に衝突することなくより速く動すことができ、全体として高速の動作をもたらす。
【００７０】
図１５に関連して記述した手法は、幾つかの異なる回路構成で具体化され得る。メモリは、基本クロック（ＣＬＫ）を受け取って、２つのサブクロック（ＣＬＫ０、ＣＬＫ１）をそれから生成するか、あるいは２つのサブクロックも受け取る。メモリアレイの中へ、外へ、あるいは中および外の両方へデータを転送するために使用されるレジスタおよび他の回路素子は２グループに分けられ、その各々はサブクロックのうちのそれぞれの１つによって動かされる２つのポインタのうちの対応する１つによって支配される。これらのサブグループの各々は、２つのサブバスのうちの１つに接続され、それら２つのバスの内容は、基本クロック周波数で刻時される単一のバスに結合される。例えば、１つ置きの列または列グループが２つのポインタ間で互い違いになることができ、１つ置きのグループスタックが同じポインタによって支配される。ＣＬＫは分周器に入り、ポインタのうちの対応する１つを支配するＣＬＫ０およびＣＬＫ１を提供することができる。中間バスのうちの対応する１つがスタックの対応するサブセットに接続され、サブバスは、ＣＬＫにより刻時される複合バスに１つの回路において結合される。図１３に戻ると、この構成は大雑把には、スタックの上側半分がＣＬＫ０を用いるポインタによって支配されると共に１つのサブバスに接続され、スタックの下側半分はＣＬＫ１を用いるポインタによって支配されると共に他方のサブバスに接続されている（この場合にも、図１３において食い違いにずらされて示されているけれども、これはデバイス上でのレジスタスタックの物理的配置を表さないかもしれない）。アレイが左半部および右半部に分割される他の１つの構成は図１６に関して記述される。代表的な実施形態は、ビット線グループを２つに分割して基本クロック信号の半分の周波数の２つのサブクロックを使用することに基づいているけれども、基本思想は、対応する数のより低い周波数のサブクロックを使用するデータ転送回路およびビット線の３つ以上の細区分に拡張され得るということにも留意すべきである。
【００７１】
図１６は、アレイの列のためのアクセス回路が２つの半部（Ｈａｌｆ０、Ｈａｌｆ１）に分割されている実施形態の概略表示である。グループスタックはＹＣＯＭとして示されており、第１のもの、中間の対（ここで右半部と左半部とが出会う）、および最後のものだけに６３１、６３３、６３５、および６３７という番号がそれぞれ明示的に付されている。各スタックは列グループを構成する１つ以上の列に接続され、代表的なものは米国特許第６，９８３，４２８号（特許文献１９）および第７，１７０，８０２号（特許文献１８）に記載されているものなどである。（列自体は、アレイの残りと同じく、明示的には示されていなくて、２つの半部Ｈａｌｆ０およびＨａｌｆ１として概略的に表示されている。）代表的な実施形態は、入力および出力のための別々の中間データバスを有する。Ｈａｌｆ０の列スタックは入力バスＩＢＵＳ０  ６１５および出力バスＯＢＵＳ０  ６１７に接続され、Ｈａｌｆ１の列スタックは入力バスＩＢＵＳ１  ６２５および出力バスＯＢＵＳ１  ６２７に接続されている。サブクロックＣＬＫ０およびＣＬＫ１は、６１９および６２９でＨａｌｆ０およびＨａｌｆ１の列スタックにそれぞれ供給される。ここでスタック６３１および６３５に至るまでスタックが半周波数クロックでアクセスされてゆくとき、２つのインターリーブされているポインタは、Ｈａｌｆ０およびＨａｌｆ１においてスタック６３３および６３７からそれぞれ出発して右から左へ動かされ、そのポイントでプロセスは全ての所望のデータがアクセスされるまで繰り返す。
【００７２】
サブクロックＣＬＫ０およびＣＬＫ１は、ＳＣＬＫ６１３およびＳＣＬＫ６２３においてＣＬＫからそれぞれ生成される。ここでは、これらは別々の素子として示されているけれども、他の実施形態では単一の回路素子が両方を生成してもよく、あるいは交互のＣＬＫ０およびＣＬＫ１がオフ回路から提供されてもよい。中間バス０ＢＵＳ０  ６１７およびＩＢＵＳ０  ６１５はＹＩＯＤ６１１によりＩ／Ｏバス６０１に接続され、これもＳＣＬＫ６１３からクロック信号を受け取るように接続され、ＹＩＯＤ６２１はＨａｌｆ１のために同じ機能を行う。ＹＩＯＤ６１１およびＹＩＯＤ６２１は、読み出しプロセスにおいては中間データバスＯＢＵＳ０  ６１７およびＯＢＵＳ１  ６２７の出力をＩ／Ｏ６０１に結合させ、書き込みプロセスにおいては、入ってくるデータをＩ／Ｏ６０１からＩＢＵＳ０  ６１５およびＩＢＵＳ１  ６２５に分配するように働く。ここでは別々に示されているけれども、６１１および６２１は単一の回路素子として実現され得る。
【００７３】
図１７および１８は、インターリーブされたポインタを用いて種々のスタックの階層がどのように読み出され得るかを示す概略図である。図１７では、２つの半部のスタック階層は図１４と同様に表され、図１８は、図１３と同様にグループスタック、すなわち列アクセス回路を表す。
各グループスタック内の別々の階層は矢により表され、列自体はスタックを表す。各半部において左から出発して、ポイントがずっとシフトしてゆくとき、スタックは、１スタック当たりに各１つの階層ずつ、次のスタックへ進む前にアクセスされるか、あるいは代わりの実施形態では、ポインタがシフトする前に各スタックの全階層が読み出される。そのとき、制御信号は、次の階層および次のスタックへいつ進むかをメモリに知らせることができる。
【００７４】
図１８において、各半部が各々１６個の階層を有する１６個のグループを有する例のためのグループスタック、あるいは列アクセス回路、ＹＣＯＭの配列が概略的に示されている。メモリは今では２つのインターリーブされたポインタを有するので、２つのデータグループが同時に読み出されて、インターリーブされているポインタが順番にデータをＨＡＬＦ０  ７１１−０およびＨＡＬＦ１  ７１１−１から共通バス上に置く。この例では、ＹＣＯＭ７０３内の階層０から出発してＹＣＯＭ７０１へ進み、同じ階層からの３２列（各データグループから１６ずつ）が次の階層へ進む前に読み出される。この配列では、同じ階層の３２個のＹＣＯＭが、次の階層へ進む前に読み出される。始めの２つのデータグループの全階層が読み出されると、２つのポインタは次の２つのデータグループ（各半部から１つずつ）へシフトする。これは、ページ中の全ての列が読み出されるまで繰り返される。
【００７５】
図１６に戻ると、これは、インターリーブ方式のために右から左へ動くポインタを示すけれども、前に記載されたアプローチの場合のように、他の実施形態ではそれらは他の方向に進むこともできる。１セットの好ましい実施形態では、アレイの全体または一部について非インターリーブ方式というオプションを考慮に入れている。例えば、アレイは、米国特許第７，１７０，８０２号（特許文献１８）に記載されているものと同様の、欠陥のあるものに替わる予備の列のための冗長エリアを組み入れることができ、ここでは主エリアにはインターリーブ方式が採用されるが冗長エリアには採用されない。行またはＸ回路の多くがアレイの左に置かれる一般的な配列では、右側では、この周辺回路から遠く離れていて、高速動作を達成するのは困難であることがある。主（非冗長）エリアがアレイの右に置かれたとしても、メモリは依然として、インターリーブされたポインタの使用によって高速動作を得ることができる。冗長エリアはインターリーブ方式を用いなくてもよいけれども、それは左側に位置するので、高速動作は依然として非インターリーブ方式で達成され得る。
【００７６】
幾つかの他の変形例が可能であり、そのうちの幾つかは前に言及した。例えば、アレイおよび列回路は、対応する数のインターリーブされたポインタを有する３つ以上のセットに分割され得る。図１３および１４はインターリーブポインタ配列のものとは別のものとして記述されたが、これらは大幅に相補的であって、幾つかの仕方で結合することができ、例えば、図１８の各半部は図１３の配列を使用することができる。
【００７７】
本発明の記述は、例証および記述を目的として提示されている。網羅的であることあるいは記述された形そのものに本発明を限定することは意図されておらず、前の教示を考慮すれば多くの改変形および変形例が可能である。実施形態は、本発明の原理とその実用的応用を最善に説明するために選ばれて記述された。この記述により、当業者は、本発明を種々の実施形態で、特定の用途に適する種々の改変を伴って、最善に利用し実施することができるはずである。本発明の範囲は、添付の特許請求の範囲により定義される。
【図１】
0005416276.tif 000003
【図２】
0005416276.tif 000004
【図３】
0005416276.tif 000005
【図４】
0005416276.tif 000006
【図５】
0005416276.tif 000007
【図６】
0005416276.tif 000008
【図７】
0005416276.tif 000009
【図８】
0005416276.tif 000010
【図９Ａ】
0005416276.tif 000011
【図９Ｂ】
0005416276.tif 000012
【図９Ｃ】
0005416276.tif 000013
【図１０】
0005416276.tif 000014
【図１１】
0005416276.tif 000015
【図１２】
0005416276.tif 000016
【図１３】
0005416276.tif 000017
【図１４】
0005416276.tif 000018
【図１５】
0005416276.tif 000019
【図１６】
0005416276.tif 000020
【図１７】
0005416276.tif 000021
【図１８】
0005416276.tif 000022