(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の浮遊ゲートと、
前記第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の浮遊ゲートと、
前記第２の浮遊ゲート上に形成されており、電荷ブロック膜として機能するゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲートとを備え、
前記第１及び第２の浮遊ゲートの少なくともいずれかは、メタル層を含んでおり、
前記第２の浮遊ゲートの下面を形成している材料の仕事関数は、前記第１の浮遊ゲートの上面を形成している材料の仕事関数よりも高いことを特徴とする半導体記憶装置。
【請求項２】
基板と、
前記基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の浮遊ゲートと、
前記第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の浮遊ゲートと、
前記第２の浮遊ゲート上に形成されており、電荷ブロック膜として機能するゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲートとを備え、
前記第１の浮遊ゲートは、メタル材料で形成されており、前記第２の浮遊ゲートは、ポリシリコンで形成されていることを特徴とする半導体記憶装置。
【請求項３】
前記第１の浮遊ゲートは、ポリシリコンで形成されており、前記第２の浮遊ゲートは、メタル材料で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の浮遊ゲートは、複数の層を含んでおり、
前記第１の浮遊ゲートの最上位層は、メタル材料で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第２の浮遊ゲートは、複数の層を含んでおり、
前記第２の浮遊ゲートの最下位層は、メタル材料で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型フラッシュメモリのセルトランジスタは、基板内の活性領域（Active Area）上に、トンネル絶縁膜、浮遊ゲート、ＩＰＤ（Inter Poly-Si Dielectric）膜、及び制御ゲートが順に積層された構造を有している。一般に、活性領域、トンネル絶縁膜、浮遊ゲート、ＩＰＤ膜、及び制御ゲートの材質はそれぞれ、ｐ−シリコン、シリコン酸化膜、ｎ＋ポリシリコン、シリコン窒酸化膜、及びｎ＋ポリシリコンである。
【０００３】
セルトランジスタの微細化を進める場合、トンネル絶縁膜を薄膜化すれば、短チャネル効果や隣接セル間干渉効果を効果的に抑制することが可能である。しかしながら、微細化を進めて、ゲート長が２０ｎｍ未満となるようトンネル絶縁膜を薄くすると、浮遊ゲート内に電荷が保持されている場合に、トンネル絶縁膜に印加される電界が非常に大きくなってしまう。大きな電界がトンネル絶縁膜に印加されると、浮遊ゲート内の電荷がトンネル電流として基板に漏れてしまう。このように、セルトランジスタの微細化には、セルトランジスタの電荷保持特性が悪化するという問題がある。
【０００４】
セルトランジスタに求められる性能には、良好な電荷保持特性のほか、書き込み速度や消去速度の高速性がある。しかしながら、ｎ＋ポリシリコンによる浮遊ゲートには、ｎ＋ドーピングが不十分な場合、書き込み時に浮遊ゲートの下部が空乏化してしまうという問題がある。このような空乏化が発生すると、書き込み電流であるトンネル電流が流れにくくなり、書き込み速度が低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４１３５４号公報
【特許文献２】特開２００７−２５０９７４号公報
【特許文献３】特開２００１−２４０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、書き込み速度や消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能な半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は例えば、基板と、前記基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の浮遊ゲートと、前記第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２の浮遊ゲートと、前記第２の浮遊ゲート上に形成されており、電荷ブロック膜として機能するゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートとを備え、前記第１及び第２の浮遊ゲートの少なくともいずれかは、メタル層を含んでいることを特徴とする半導体記憶装置である。
【発明の効果】
【０００８】
本発明によれば、書き込み速度や消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。
【図２】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図３】直接トンネル膜とＦＮトンネル膜について説明するための概念図である。
【図４】直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。
【図５】読み出し動作の流れを示したタイミングチャートである。
【図６】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図７】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図８】第４実施形態の半導体記憶装置の構成を示す側方断面図である。
【図９】第４実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図１０】第４実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図１１】書き込み前のセルトランジスタの状態を説明するためのバンド図である。
【図１２】書き込み時のセルトランジスタの状態を説明するためのバンド図である。
【図１３】書き込み後のセルトランジスタの状態を説明するためのバンド図である。
【図１４】第７実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。
【発明を実施するための形態】
【００１０】
従来のＮＡＮＤ型フラッシュメモリには、書き込みや消去を多く繰り返すと、トンネル絶縁膜中に欠陥が発生するという問題がある。このような欠陥が発生すると、セルトランジスタの反転閾値がシフトしてしまい、更には、トンネル絶縁膜の絶縁不良が起こってしまう。その結果、セルトランジスタがメモリセルとして正常に動作しなくなってしまう。
【００１１】
特許文献１には、２つの層を含む浮遊ゲートを備える不揮発性メモリデバイスの例が記載されている。このデバイスでは、これらの層間に絶縁膜が形成されており、当該絶縁膜の厚さは、直接トンネリングが可能な厚さとなっている。そのため、浮遊ゲートを構成する上位の層内に電荷を保持し続けるのが難しいという問題がある。
【００１２】
また、特許文献２には、複数のフローティング領域を備える不揮発性半導体記憶装置の例が記載されている。この装置では、半導体基板とフローティング領域との間の絶縁膜の膜種及び膜厚と、フローティング領域とゲート電極（制御ゲート）との間の絶縁膜の膜種及び膜厚が、同種及び同程度となっている。そのため、メモリセルへのデータの書き込みを行うと、これらの絶縁膜に同程度の電圧がかかり、基板からフローティング領域に注入された電荷が、ゲート電極へと通り抜けてしまうという問題がある。
【００１３】
また、特許文献３には、第１及び第２ポリシリコン層間に電荷障壁層が形成された浮遊ゲートを有するフラッシュメモリセルの製造方法の例が記載されている。
【００１４】
以下、本発明の実施形態を、図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとなっている。
【００１６】
図１では、メモリセルアレイ領域がＲCで示され、選択トランジスタ領域がＲSで示されている。図１には更に、基板の表面に平行な第１の方向に伸びる複数のビット線ＢＬと、基板の表面に平行な第２の方向に伸びる複数のワード線ＷＬ及び複数の選択線Ｓが示されている。上記第１及び第２の方向は、それぞれ矢印Ｘ及びＹで示されており、互いに直交している。
【００１７】
メモリセルアレイ領域ＲCでは、ビット線ＢＬとワード線ＷＬとの各交点ＰCに、セルトランジスタ（メモリセル）が設けられている。また、選択トランジスタ領域ＲSでは、ビット線ＢＬと選択線Ｓとの各交点ＰSに、選択トランジスタが設けられている。セルトランジスタは、ビット線ＢＬとワード線ＷＬとに電気的に接続されており、選択トランジスタは、ビット線ＢＬと選択線Ｓとに電気的に接続されている。
【００１８】
図１には更に、素子分離領域Ｒ1と、活性領域（素子領域）Ｒ2が示されている。素子分離領域Ｒ1と活性領域Ｒ2は、ともにＸ方向に伸びており、Ｙ方向に沿って基板内に交互に設けられている。セルトランジスタと選択トランジスタは、いずれも活性領域Ｒ2上に形成されている。本実施形態の活性領域Ｒ2は、ｐ−領域となっている。
【００１９】
図２は、第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【００２０】
図２(Ａ)は、図１に示すI断面（ＡＡ（Active Area）断面）における断面図、図２(Ｂ)は、図１に示すII断面（ＧＣ（Gate Conductor）断面）における断面図となっている。図２(Ａ)及び(Ｂ)は、メモリセルアレイ領域ＲCにおける断面図となっており、セルトランジスタがＣで示されている。
【００２１】
各セルトランジスタＣは、基板１０１上に形成されており、基板１０１上に順に形成された第１のトンネル絶縁膜１１１と、第１の浮遊ゲート１１２と、第２のトンネル絶縁膜１１３と、第２の浮遊ゲート１１４と、ＩＰＤ（Inter Poly-Si Dielectric）膜１１５と、制御ゲート１１６とを含んでいる。
【００２２】
基板１０１は例えば、シリコン基板等の半導体基板である。図２(Ａ)に示すように、基板１０１の表面付近には素子分離絶縁膜１２１が形成されており、これにより、基板１０１内に素子分離領域Ｒ1と活性領域Ｒ2が形成されている。また、図２(Ｂ)には、基板１０１上に形成され、セルトランジスタＣを覆う層間絶縁膜１２２と、基板１０１内にセルトランジスタＣを挟むよう形成され、セルトランジスタＣ同士を電気的に直列接続するソースドレイン拡散層１３１が示されている。素子分離絶縁膜１２１及び層間絶縁膜１２２は例えば、シリコン酸化膜である。
【００２３】
第１のトンネル絶縁膜１１１は、基板１０１上（活性領域Ｒ2上）に形成されており、本発明の第１のゲート絶縁膜の例に相当する。第１のトンネル絶縁膜１１１は例えば、シリコン酸化膜である。第１のトンネル絶縁膜１１１は適宜、TOX1と表記する。
【００２４】
本実施形態の第１のトンネル絶縁膜１１１は、ＦＮ（Fowler-Nordheim）トンネル膜として機能する。ＦＮトンネル膜とは、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。本実施形態の第１のトンネル絶縁膜１１１の厚さは例えば、ＥＯＴ（Equivalent Oxide Thickness）換算、即ち、シリコン酸化膜厚換算で、３ｎｍ以上、好ましくは３〜５ｎｍである。ＦＮトンネル膜の詳細については、後述する。
【００２５】
第１の浮遊ゲート１１２は、第１のトンネル絶縁膜１１１上に形成されており、電荷を蓄積するための電荷蓄積膜として機能する。本実施形態の第１の浮遊ゲート１１２は、導電性のメタル材料で形成されたメタル層である。第１の浮遊ゲート１１２は適宜、FG1と表記する。
【００２６】
第２のトンネル絶縁膜１１３は、第１の浮遊ゲート１１２上に形成されており、本発明の第２のゲート絶縁膜の例に相当する。第２のトンネル絶縁膜１１３は例えば、シリコン酸化膜である。第２のトンネル絶縁膜１１３は適宜、TOX2と表記する。
【００２７】
本実施形態の第２のトンネル絶縁膜１１３は、第１のトンネル絶縁膜１１１と同様、ＦＮトンネル膜として機能する。第２のトンネル絶縁膜１１３の厚さは例えば、ＥＯＴ換算で、３ｎｍ以上、好ましくは３〜５ｎｍである。第１のトンネル絶縁膜１１１の厚さと、第２のトンネル絶縁膜１１３の厚さは、ＥＯＴ換算の実効膜厚で同程度とすることが望ましいが、物理膜厚は同程度でなくても構わない。
【００２８】
第２の浮遊ゲート１１４は、第２のトンネル絶縁膜１１３上に形成されており、第１の浮遊ゲート１１２と同様、電荷を蓄積するための電荷蓄積膜として機能する。本実施形態の第２の浮遊ゲート１１４は、ポリシリコンで形成されたポリシリコン層である。第２の浮遊ゲート１１４は、ｎポリシリコン層でもｐポリシリコン層でもよいが、本実施形態ではｎ＋ポリシリコン層とする。第２の浮遊ゲート１１４は適宜、FG2と表記する。
【００２９】
ＩＰＤ膜１１５は、第２の浮遊ゲート１１４上に形成されており、本発明のゲート間絶縁膜の例に相当する。ＩＰＤ膜１１５は例えば、シリコン窒酸化膜である。ＩＰＤ膜１１５は、第１の浮遊ゲート１１２から第２の浮遊ゲート１１４に注入された電荷が、制御ゲート１１６へと通り抜けるのをブロックする電荷ブロック膜として機能する。本実施形態のＩＰＤ膜１１５の厚さは、ＥＯＴ換算の実効膜厚で、第１のトンネル絶縁膜１１１の厚さや、第２のトンネル絶縁膜１１３の厚さよりも厚くなっている。
【００３０】
制御ゲート１１６は、ＩＰＤ膜１１５上に形成されており、セルトランジスタＣの電位を制御するための制御電極として機能する。制御ゲート１１６は例えば、ポリシリコンで形成されたポリシリコン層である。制御ゲート１１６は、ｎポリシリコン層でもｐポリシリコン層でもよいが、本実施形態ではｎ＋ポリシリコン層とする。制御ゲート１１６は適宜、ＣＧと表記する。
【００３１】
以上のように、本実施形態では、セルトランジスタＣの浮遊ゲートを、第１及び第２の浮遊ゲート１１２，１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に第２のトンネル絶縁膜１１３を介在させる。これにより、第２の浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、第１のトンネル絶縁膜１１１に印加される電界が増加するため、セルトランジスタＣの書き込み特性が改善される。更には、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。
【００３２】
なお、第１のトンネル絶縁膜１１１、第２のトンネル絶縁膜１１３、及びＩＰＤ膜１１５はそれぞれ、１層の絶縁膜のみを含む単層膜でも、２層以上の絶縁膜を含む積層膜でも構わない。単層膜の例としては、シリコン酸化膜やシリコン窒酸化膜が挙げられ、積層膜の例としては、シリコン酸化膜とｈｉｇｈ−ｋ絶縁膜（例えばＳｉ３Ｎ４膜）とを含む二層膜が挙げられる。
【００３３】
また、各セルトランジスタＣは、本実施形態では２層の浮遊ゲート１１２及び１１４を含んでいるが、３層以上の浮遊ゲートを含んでいても構わない。各セルトランジスタＣがＮ層（Ｎは２以上の整数）の浮遊ゲートを含む場合、各セルトランジスタＣは更にＮ層のトンネル絶縁膜を含み、トンネル絶縁膜と浮遊ゲートとが交互に積層される。
【００３４】
ここで、第１及び第２の浮遊ゲート１１２，１１４の材質について説明する。
【００３５】
本実施形態では、各セルトランジスタＣの浮遊ゲートが、２つの電荷蓄積膜（１１２，１１４）で構成されるのに対し、従来の半導体記憶装置では、浮遊ゲートが、１つの電荷蓄積膜、例えば、ｎ＋ポリシリコン層で構成される。しかしながら、ｎ＋ポリシリコンによる浮遊ゲートには、ｎ＋ドーピングが不十分な場合、書き込み時に浮遊ゲートの下部が空乏化してしまうという問題がある。こうした空乏化が発生すると、書き込み電流であるトンネル電流が流れにくくなり、書き込み速度が低下してしまう。
【００３６】
また、本実施形態では、第１及び第２の浮遊ゲート１１２，１１４を、ともにｎ＋シリコン層とすることも考えられる。しかしながら、この場合には、第１の浮遊ゲート１１２のｎ＋ドーピングが不十分な場合、書き込み時に第１の浮遊ゲート１１２の下部が空乏化すると共に、消去時に第１の浮遊ゲート１１２の上部が空乏化してしまう。こうした空乏化が発生すると、書き込み電流又は消去電流であるトンネル電流が流れにくくなり、書き込み速度及び消去速度が低下してしまう。
【００３７】
そこで、本実施形態では、第１の浮遊ゲート１１２をメタル層とし、第２の浮遊ゲート１１４をポリシリコン層とする。これにより、書き込み時に第１の浮遊ゲート１１２の下部が空乏化しなくなると共に、消去時に第１の浮遊ゲート１１２の上部が空乏化しなくなり、書き込み速度及び消去速度が改善される。
【００３８】
また、「Chen et al., Appl. Phys. Lett., vol.49, pp669 (1986)」によれば、ゲート酸化膜から注入される高エネルギー電子が、ゲート電極で衝突イオン化を起こし、衝突イオン化で発生したホールが、再びゲート酸化膜に突入して欠陥を生成する。この説明に従えば、第１の浮遊ゲート１１２をポリシリコン層からメタル層に変更することで、衝突イオン化の頻度が減少して、第１のトンネル絶縁膜１１１中の欠陥生成は減少し、書き込みや消去に伴う閾値電圧の変動が抑制される。よって、本実施形態によれば、書き込みや消去の繰り返し可能な回数を増やすことができる。
【００３９】
以上のように、本実施形態では、第１の浮遊ゲート１１２をメタル層とし、第２の浮遊ゲート１１４をポリシリコン層とする。これにより、本実施形態では、書き込み速度及び消去速度を向上させることができ、更には、書き込みや消去の繰り返し可能な回数を増やすことができる。
【００４０】
次に、ＩＰＤ膜１１５及び制御ゲート１１６の断面形状について説明する。
【００４１】
図２(Ａ)に示すように、第１のトンネル絶縁膜１１１、第１の浮遊ゲート１１２、第２のトンネル絶縁膜１１３、及び第２の浮遊ゲート１１４は、各セルトランジスタＣ毎に分割されている。図２(Ａ)では、第１のトンネル絶縁膜１１１、第１の浮遊ゲート１１２、第２のトンネル絶縁膜１１３、及び第２の浮遊ゲート１１４は、活性領域Ｒ2上に積層されており、素子分離絶縁膜１２１同士の間に挟まれている。
【００４２】
これに対し、ＩＰＤ膜１１５及び制御ゲート１１６は、Ｙ方向（ワード線ＷＬに平行な方向）に隣接するセルトランジスタＣ間にまたがって形成されている。また、図２(Ａ)では、素子分離絶縁膜１２１の上面Ｓ1の高さが、第２の浮遊ゲート１１４の上面Ｓ2の高さよりも低くなっている。その結果、セルトランジスタＣ間における制御ゲート１１６の下面σ1の高さは、セルトランジスタＣ上における制御ゲート１１６の下面σ2の高さよりも低くなっており、制御ゲート１１６が、セルトランジスタＣ間に落とし込まれている。
【００４３】
以上のように、本実施形態では、ＩＰＤ膜１１５及び制御ゲート１１６が、ワード線に平行な方向に隣接するセルトランジスタＣ間にまたがって形成されている。更には、セルトランジスタＣ間における制御ゲート１１６の下面の高さが、セルトランジスタＣ上における制御ゲート１１６の下面の高さよりも低くなっており、制御ゲート１１６が、セルトランジスタＣ間に落とし込まれている。これにより、第２の浮遊ゲート１１４と制御ゲート１１６との間の容量を増加させ、容量結合を強くすることができる。その結果、本実施形態では、セルトランジスタＣの書き込み特性が更に改善される。
【００４４】
なお、本実施形態では、素子分離絶縁膜１２１の上面の高さは、第２のトンネル絶縁膜１１３の上面の高さと等しくなっている。しかしながら、素子分離絶縁膜１２１の上面の高さは、第２の浮遊ゲート１１４の上面と第２のトンネル絶縁膜１１３の上面との間の高さとしても構わない。
【００４５】
また、本実施形態では、セルトランジスタＣ間におけるＩＰＤ膜１１５の厚さは、セルトランジスタＣ上におけるＩＰＤ膜１１５の厚さと等しくても異なっていても構わない。本実施形態では、セルトランジスタＣ間におけるＩＰＤ膜１１５の厚さと、セルトランジスタＣ上におけるＩＰＤ膜１１５の厚さは、ＥＯＴ換算の実効膜厚で、いずれも第１及び第２のトンネル絶縁膜１１１，１１３の厚さよりも厚く設定される。
【００４６】
次に、直接トンネル膜とＦＮトンネル膜について説明する。
【００４７】
図３は、直接トンネル膜とＦＮトンネル膜について説明するための概念図である。図３における横方向は、絶縁膜の厚さ方向を表し、図３における縦方向は、絶縁膜の内部及び外部における電位の高さ方向を表す。
【００４８】
図３(Ａ)には、膜厚の薄い絶縁膜が示されている。図３(Ａ)に示す絶縁膜は、直接トンネル膜に相当する。直接トンネル膜とは、直接トンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。直接トンネル膜の近傍に位置する電荷は、矢印Ａで示すように、ある確率で直接トンネリングを起こし、直接トンネル膜を透過する。
【００４９】
一方、図３(Ｂ)には、膜厚の厚い絶縁膜が示されている。図３(Ｂ)に示す絶縁膜は、ＦＮトンネル膜に相当する。ＦＮトンネル膜とは、上述の通り、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。ＦＮトンネル膜の近傍に位置する電荷が、直接トンネリングによりＦＮトンネル膜を透過する確率は低い。しかしながら、ＦＮトンネル膜に電界を印加すると、ＦＮトンネル膜のポテンシャル障壁が傾き、障壁が薄くなる。これにより、ＦＮトンネル膜の近傍に位置する電荷は、矢印Ｂで示すように、ＦＮトンネリングを起こし、ＦＮトンネル膜を透過するようになる。
【００５０】
図４は、直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。図４における横軸は、ｎ＋ｐｏｌｙによるｎＭＯＳＦＥＴに印加するゲート電圧［Ｖ］を表し、図４における縦軸は、当該ｎＭＯＳＦＥＴにおけるゲート電流の電流密度［μＡ／ｃｍ２］を表す。
【００５１】
図４には、ｎＭＯＳＦＥＴのゲート絶縁膜（TOX膜（トンネル絶縁膜））の実効膜厚が２．５８ｎｍ、３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合に関し、直接トンネル電流とＦＮトンネル電流とを含むゲート電流の実測値と、ＦＮトンネル電流の理論値が示されている。
【００５２】
図４によれば、TOX膜の実効膜厚が３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合には、ゲート電流は、ゲート電流が流れ始めるゲート電圧以上のほぼ全ゲート電圧領域において、ＦＮトンネル電流におおむね一致している。一方、TOX膜の実効膜厚が２．５８ｎｍの場合には、ゲート電流は、上記ゲート電圧領域における所定の電圧以上の領域内に限り、ＦＮトンネル電流に一致している。
【００５３】
このことから、実効膜厚がおおむね３ｎｍ以上の絶縁膜では、ＦＮトンネリングによる電荷の透過が支配的となることが解る。よって、実効膜厚が３ｎｍ以上の絶縁膜は、ＦＮトンネル膜とみなすことができる。よって、本実施形態では、第１及び第２のトンネル絶縁膜１１１，１１３の実効膜厚をそれぞれ、３ｎｍ以上に設定する。これにより、第１及び第２のトンネル絶縁膜１１１，１１３は、ＦＮトンネル膜となる。
【００５４】
なお、図４に示すグラフの詳細については、「A. Gupta et al., IEEE Trans. Electron Device Lett. 18 (1977) 580.」を参照されたい。
【００５５】
以上のように、本実施形態では、第１及び第２のトンネル絶縁膜１１１，１１３が、ＦＮトンネル膜となっている。これにより、第１の浮遊ゲート１１２内の電荷が、基板１０１に抜けることが抑止されると共に、第２の浮遊ゲート１１４内の電荷が、第１の浮遊ゲート１１２に抜けることが抑止される。その結果、本実施形態では、これらの浮遊ゲート１１２，１１４に蓄積される電荷については、第２の浮遊ゲート１１４に蓄積される電荷の割合が多くなり、第１の浮遊ゲート１１２に蓄積される電荷の割合が少なくなる。これにより、本実施形態では、セルトランジスタＣに長時間電荷を保持し続けることが可能となる。即ち、本実施形態によれば、セルトランジスタＣの電荷保持特性を向上させることが可能となる。
【００５６】
また、本実施形態では、ＩＰＤ膜１１５が電荷ブロック膜となっている。これにより、基板１０１から第１及び第２の浮遊ゲート１１２，１１４に注入された電荷が、制御ゲート１１６へと通り抜けてしまうことが抑止される。
【００５７】
また、本実施形態では、第１及び第２のトンネル絶縁膜１１１，１１３の厚さを、ＥＯＴ換算で、共に３ｎｍ以上に設定する。これにより、これらの絶縁膜を、ＦＮトンネル膜とすることができる。本実施形態では更に、第１及び第２のトンネル絶縁膜１１１，１１３の厚さを、ＥＯＴ換算で、共に３〜５ｎｍに設定してもよい。これにより、これらの絶縁膜を、ＦＮトンネリングによる書き込みが容易なＦＮトンネル膜とすることができる。
【００５８】
また、本実施形態では、ＩＰＤ膜１１５の実効膜厚を、ＦＮトンネル膜である第１及び第２のトンネル絶縁膜１１１，１１３の実効膜厚よりも厚くする。これにより、ＩＰＤ膜１１５を、電荷ブロック膜とすることができる。
【００５９】
以上のような本実施形態の半導体記憶装置の構成は、メモリセル（セルトランジスタ）の微細化に適している。本実施形態によれば、半導体記憶装置のパフォーマンスの低下を抑制しつつ、メモリセルを微細化することが可能となる。具体的には、書き込み特性の低下、近接セル干渉効果、電荷抜け等を抑制しつつ、メモリセルを微細化することが可能となる。
【００６０】
ここで、図２を参照して、セルトランジスタへの書き込み動作、及びセルトランジスタからの読み出し動作について説明する。書き込みや読み出しの際には、メモリセルアレイ領域ＲC内に配置されたセルトランジスタの中から、書き込み対象又は読み出し対象となるセルトランジスタ（選択セル）が選択され、選択セル及び非選択セルにそれぞれ所定の電圧が印加される。
【００６１】
本実施形態では、選択セルへのデータの書き込み時には、基板１０１から選択セルの第１及び第２の浮遊ゲート１１２，１１４に電荷が注入され、これらの浮遊ゲートに電荷が蓄積される。本実施形態では、上述の通り、電荷は主に第２の浮遊ゲート１１４に蓄積される。選択セルへのデータの書き込み時には、選択セルに電気的に接続されたワード線に、書き込み電圧Ｖpgmが印加される。
【００６２】
一方、選択セルからデータを読み出す際には、図５に示す読み出し制御により読み出しが行われる。図５は、読み出し動作の流れを示したタイミングチャートである。
【００６３】
本実施形態では、電荷は、第２の浮遊ゲート１１４だけでなく第１の浮遊ゲート１１２にも蓄積されている。また、本実施形態では、本来、第２の浮遊ゲート１１４に蓄積された電荷が、読み出し時までに、第１の浮遊ゲート１１２に一部抜けている可能性がある。第１の浮遊ゲート１１２内の電荷は、セルトランジスタの閾値電圧を変動させる可能性がある。
【００６４】
そこで、本実施形態では、選択セルからのデータの読み出し前に、読み出し電圧Ｖreadよりも大きな電圧Ｖrewを、選択セルに電気的に接続されたワード線に印加する（図５参照）。これにより、選択セルの第１の浮遊ゲート１１２内の電荷が、選択セルの第２の浮遊ゲート１１４へと戻される。
【００６５】
その後、本実施形態では、選択セルに電気的に接続されたワード線に、読み出し電圧Ｖreadを印加すると共に、選択セルに電気的に接続されたビット線に、読み出し電圧Ｖreadより小さいセンス電圧Ｖsenceを印加して、読み出しを行う（図５参照）。これにより、正確な閾値電圧のもと、選択セルからのデータの読み出しを行うことができる。
【００６６】
なお、本実施形態では、電圧Ｖrew（再書き込み電圧）は、読み出し電圧Ｖreadよりも大きく、且つ、書き込み電圧Ｖpgmよりも小さい電圧に設定される。
【００６７】
以下、本実施形態の半導体記憶装置の製造方法について説明する。
【００６８】
図６及び図７は、第１実施形態の半導体記憶装置の製造方法を説明するための側方断面図である。
【００６９】
まず、図６(Ａ)に示すように、基板１０１上に、第１のトンネル絶縁膜１１１の材料となる第１絶縁膜２１１、第１の浮遊ゲート１１２の材料となる第１電極層２１２、第２のトンネル絶縁膜１１３の材料となる第２絶縁膜２１３、第２の浮遊ゲート１１４の材料となる第２電極層２１４、及び第１のマスク層３０１を順に形成する。第１絶縁膜２１１、第２絶縁膜２１３、及び第１のマスク層３０１は例えば、シリコン酸化膜である。また、本実施形態においては、第１電極層２１２はメタル層、第２電極層２１４はポリシリコン層である。
【００７０】
次に、リソグラフィ及びエッチングにより、第１のマスク層３０１のパターニングを行う（図６(Ｂ)）。次に、第１のマスク層３０１を利用したエッチングにより、素子分離溝に相当する複数の第１の溝Ｔ1を形成する。第１の溝Ｔ1は、Ｘ方向（ビット線ＢＬに平行な方向）に伸びており、第２電極層２１４、第２絶縁膜２１３、第１電極層２１２、及び第１絶縁膜２１１を貫通している。また、第１の溝Ｔ1は、基板１０１の内部にまで至っており、第１の溝Ｔ1の底面は、基板１０１の上面よりも低くなっている。
【００７１】
次に、図６(Ｃ)に示すように、第１の溝Ｔ1に素子分離絶縁膜１２１を埋め込む。素子分離絶縁膜１２１の材料は例えば、シリコン酸化膜である。素子分離絶縁膜１２１の第１の溝Ｔ1への埋め込みは、基板１０１の全面に素子分離絶縁膜１２１の材料を堆積し、当該材料の表面をＣＭＰ（化学機械研磨）により平坦化することで行われる。当該ＣＭＰは、素子分離絶縁膜１２１の上面Ｓ1の高さが、第２電極層２１４の上面Ｓ2の高さと同じになるまで行われる。
【００７２】
本実施形態では次に、素子分離絶縁膜１２１のエッチング加工を行い、素子分離絶縁膜１２１の上面Ｓ1の高さを、第２電極層２１４の上面Ｓ2の高さよりも低くする（図６(Ｃ)）。本実施形態では、当該エッチングは、素子分離絶縁膜１２１の上面の高さが、第２絶縁膜２１３の上面の高さと等しくなるまで行われる。
【００７３】
次に、図７(Ａ)に示すように、第２電極層２１４及び素子分離絶縁膜１２１上に、ＩＰＤ膜１１５の材料となる第３絶縁膜２１５、制御ゲート１１６の材料となる第３電極層２１６、及び第２のマスク層３０２を順に形成する。第３絶縁膜２１５は例えばシリコン窒酸化膜、第３電極層２１６は例えばポリシリコン層、第２のマスク層３０２は例えばシリコン酸化膜である。図７(Ａ)では、Ｓ1の高さがＳ2の高さよりも低いことに起因して、セルトランジスタ間における第３電極層２１６の下面σ1の高さが、セルトランジスタ上における第３電極層２１６の下面σ2の高さよりも低くなっている。
【００７４】
次に、リソグラフィ及びエッチングにより、第２のマスク層３０２のパターニングを行う（図７(Ｂ)）。次に、第２のマスク層３０２を利用したエッチングにより、複数の第２の溝Ｔ2を形成する。第２の溝Ｔ2は、Ｙ方向（ワード線ＷＬに平行な方向）に伸びており、第３電極層２１６、第３絶縁膜２１５、第２電極層２１４、第２絶縁膜２１３、第１電極層２１２、及び第１絶縁膜２１１を貫通している。また、本実施形態では、第２の溝Ｔ2の底面は、基板１０１の上面と同じ高さとなっている。
【００７５】
以上のようにして、基板１０１上に、第１のトンネル絶縁膜１１１、第１の浮遊ゲート１１２、第２のトンネル絶縁膜１１３、第２の浮遊ゲート１１４、ＩＰＤ膜１１５、及び制御ゲート１１６を含むセルトランジスタが形成される。その後、基板１０１内に、ソースドレイン拡散層１３１が形成され、更に、基板１０１上に、セルトランジスタを覆うように層間絶縁膜１２２が形成される（図７(Ｃ)）。更には、基板１０１上に、コンタクトプラグ、ビアプラグ、種々の配線層等が形成される。
【００７６】
以上のように、本実施形態では、セルトランジスタの浮遊ゲートを、第１及び第２の浮遊ゲート１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に、ＦＮトンネル膜である第２のトンネル絶縁膜１１３を介在させる。更には、第１の浮遊ゲート１１２をメタル層とし、第２の浮遊ゲート１１４をポリシリコン層とする。これにより、本実施形態では、書き込み速度及び消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【００７７】
以下、本発明の第２から第８実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００７８】
（第２実施形態）
第２実施形態については、第１実施形態と同様、図２を参照して説明する。
【００７９】
第１実施形態では、第１の浮遊ゲート１１２をメタル層とし、第２の浮遊ゲート１１４をポリシリコン層とする。これに対し、第２実施形態では、第１の浮遊ゲート１１２をポリシリコン層とし、第２の浮遊ゲート１１４をメタル層とする。第１の浮遊ゲート１１２は、ｎポリシリコン層でもｐポリシリコン層でもよいが、本実施形態ではｎ＋ポリシリコン層とする。
【００８０】
以上のように、本実施形態では、第１実施形態と同様、セルトランジスタＣの浮遊ゲートを、第１及び第２の浮遊ゲート１１２，１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に第２のトンネル絶縁膜１１３を介在させる。これにより、第２の浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、第１のトンネル絶縁膜１１１に印加される電界が増加するため、セルトランジスタＣの書き込み特性が改善される。更には、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。
【００８１】
また、本実施形態では、第１の浮遊ゲート１１２をポリシリコン層とし、第２の浮遊ゲート１１４をメタル層とする。この場合、第２の浮遊ゲート１１４を形成するためのメタル堆積工程より前に、第１の浮遊ゲート１１２を形成するためのポリシリコン堆積工程が行われる。よって、これらの浮遊ゲート１１２，１１４には、製造工程が量産プロセスに近く、製造が容易であるという利点がある。多くの量産プロセスでは、例えば、プラグや配線用のメタル堆積工程より前に、ゲート電極用のポリシリコン堆積工程が行われるからである。
【００８２】
また、第２の浮遊ゲート１１４をメタル層とすることには、書き込み時に第２の浮遊ゲート１１４の下部が空乏化しなくなるという利点がある。これにより、本実施形態では、書き込み速度が改善される。
【００８３】
また、本実施形態では、第２の浮遊ゲート１１４をポリシリコン層からメタル層に変更することで、書き込み時に第２の浮遊ゲート１１４内で起こる衝突イオン化の頻度が減少し、書き込みに伴う閾値電圧の変動が抑制される。よって、本実施形態によれば、第１実施形態と同様、書き込みや消去の繰り返し可能な回数を増やすことができる。
【００８４】
以上のように、本実施形態では、セルトランジスタの浮遊ゲートを、第１及び第２の浮遊ゲート１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に、ＦＮトンネル膜である第２のトンネル絶縁膜１１３を介在させる。更には、第１の浮遊ゲート１１２をポリシリコン層とし、第２の浮遊ゲート１１４をメタル層とする。これにより、本実施形態では、書き込み速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【００８５】
（第３実施形態）
第３実施形態については、第１及び第２実施形態と同様、図２を参照して説明する。
【００８６】
第１及び第２実施形態では、第１及び第２の浮遊ゲート１１２，１１４のいずれか一方をメタル層とする。これに対し、第３実施形態では、第１及び第２の浮遊ゲート１１２，１１４の両方をメタル層とする。第１の浮遊ゲート１１２を形成するメタル材料と、第２の浮遊ゲート１１４を形成するメタル材料は、同じ材料でも異なる材料でも構わない。
【００８７】
以上のように、本実施形態では、第１及び第２実施形態と同様、セルトランジスタＣの浮遊ゲートを、第１及び第２の浮遊ゲート１１２，１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に第２のトンネル絶縁膜１１３を介在させる。これにより、第２の浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、第１のトンネル絶縁膜１１１に印加される電界が増加するため、セルトランジスタＣの書き込み特性が改善される。更には、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。
【００８８】
また、本実施形態では、第１及び第２の浮遊ゲート１１２，１１４を、共にメタル層とする。第１の浮遊ゲート１１２をメタル層とすることには、書き込み時に第１の浮遊ゲート１１２の下部が空乏化しなくなると共に、消去時に第１の浮遊ゲート１１２の上部が空乏化しなくなり、書き込み速度及び消去速度が改善されるという利点がある。また、第２の浮遊ゲート１１４をメタル層とすることには、書き込み時に第２の浮遊ゲート１１４の下部が空乏化しなくなり、書き込み速度が改善されるという利点がある。
【００８９】
また、本実施形態では、第１及び第２の浮遊ゲート１１２，１１４を共にポリシリコン層からメタル層に変更することで、書き込み時や消去時に第１及び第２の浮遊ゲート１１２，１１４内で起こる衝突イオン化の頻度が減少し、書き込みや消去に伴う閾値電圧の変動が抑制される。よって、本実施形態によれば、第１及び第２実施形態と同様、書き込みや消去の繰り返し可能な回数を増やすことができる。
【００９０】
以上のように、本実施形態では、セルトランジスタの浮遊ゲートを、第１及び第２の浮遊ゲート１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に、ＦＮトンネル膜である第２のトンネル絶縁膜１１３を介在させる。更には、第１及び第２の浮遊ゲート１１２，１１４を共にメタル層とする。これにより、本実施形態では、第１及び第２実施形態よりも更に書き込み速度及び消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。さらには、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【００９１】
（第４実施形態）
図８は、第４実施形態の半導体記憶装置の構成を示す側方断面図である。
【００９２】
図８(Ａ)では、図２(Ａ)と同様、ＩＰＤ膜１１５及び制御ゲート１１６が、Ｙ方向（ワード線ＷＬに平行な方向）に隣接するセルトランジスタＣ間にまたがって形成されている。しかしながら、図８(Ａ)では、図２(Ａ)と異なり、素子分離絶縁膜１２１の上面Ｓ1の高さが、上部浮遊ゲート１１４の上面Ｓ2の高さと等しくなっている。その結果、図８(Ａ)では、ＩＰＤ膜１１５の下面及び制御ゲート１１６の下面は、平坦になっており、セルトランジスタＣ間における制御ゲート１１６の下面σ1の高さは、セルトランジスタＣ上における制御ゲート１１６の下面σ2の高さと等しくなっている。
【００９３】
これにより、本実施形態では、隣接セル間の容量を小さくすることができると共に、制御ゲート１１６の落とし込みのばらつきの発生が回避される。制御ゲート１１６の落とし込みを行う際には、セルトランジスタＣの形成プロセスのばらつきにより、制御ゲート１１６が落とし込まれる部分と落とし込まれない部分が生じることが問題となる。このことは特に、セルトランジスタＣの微細化が進んだときに問題となる。微細化が進むと、制御ゲート１１６の落とし込みが困難となるからである。また、セルトランジスタＣの微細化においては、隣接セル間におけるカップリングが増加し、各メモリセルが、その隣接セルにおけるポテンシャル変動の影響を大きく受けるようになることが問題となる。
【００９４】
しかしながら、本実施形態では、制御ゲート１１６の落とし込みを行わないため、制御ゲート１１６の落とし込みに伴う問題の発生が回避される。更には、隣接セル間の容量を小さくすることができるため、各メモリセルが、その隣接セルにおけるポテンシャル変動の影響を大きく受けるという問題が回避される。
【００９５】
以下、本実施形態の半導体記憶装置の製造方法について説明する。
【００９６】
図９及び図１０は、第４実施形態の半導体記憶装置の製造方法を説明するための側方断面図である。
【００９７】
まず、図９(Ａ)に示すように、基板１０１上に、第１のトンネル絶縁膜１１１の材料となる第１絶縁膜２１１、第１の浮遊ゲート１１２の材料となる第１電極層２１２、第２のトンネル絶縁膜１１３の材料となる第２絶縁膜２１３、第２の浮遊ゲート１１４の材料となる第２電極層２１４、及び第１のマスク層３０１を順に形成する。
【００９８】
次に、リソグラフィ及びエッチングにより、第１のマスク層３０１のパターニングを行う（図９(Ｂ)）。次に、第１のマスク層３０１を利用したエッチングにより、素子分離溝に相当する複数の第１の溝Ｔ1を形成する。
【００９９】
次に、図９(Ｃ)に示すように、第１の溝Ｔ1に素子分離絶縁膜１２１を埋め込む。素子分離絶縁膜１２１の第１の溝Ｔ1への埋め込みは、基板１０１の全面に素子分離絶縁膜１２１の材料を堆積し、当該材料の表面をＣＭＰ（化学機械研磨）により平坦化することで行われる。当該ＣＭＰは、素子分離絶縁膜１２１の上面Ｓ1の高さが、第２電極層２１４の上面Ｓ2の高さと同じになるまで行われる。
【０１００】
次に、図１０(Ａ)に示すように、第２電極層２１４及び素子分離絶縁膜１２１上に、ＩＰＤ膜１１５の材料となる第３絶縁膜２１５、制御ゲート１１６の材料となる第３電極層２１６、及び第２のマスク層３０２を順に形成する。図１０(Ａ)では、Ｓ1の高さがＳ2の高さと等しいことに起因して、セルトランジスタ間における第３電極層２１６の下面σ1の高さが、セルトランジスタ上における第３電極層２１６の下面σ2の高さと等しくなっている。
【０１０１】
次に、リソグラフィ及びエッチングにより、第２のマスク層３０２のパターニングを行う（図１０(Ｂ)）。次に、第２のマスク層３０２を利用したエッチングにより、複数の第２の溝Ｔ2を形成する。
【０１０２】
以上のようにして、基板１０１上に、第１のトンネル絶縁膜１１１、第１の浮遊ゲート１１２、第２のトンネル絶縁膜１１３、第２の浮遊ゲート１１４、ＩＰＤ膜１１５、及び制御ゲート１１６を含むセルトランジスタが形成される。その後、基板１０１内に、ソースドレイン拡散層１３１が形成され、更に、基板１０１上に、セルトランジスタを覆うように層間絶縁膜１２２が形成される（図１０(Ｃ)）。更には、基板１０１上に、コンタクトプラグ、ビアプラグ、種々の配線層等が形成される。
【０１０３】
なお、本実施形態の第１及び第２の浮遊ゲート１１２，１１４は、いずれか一方のみをメタル層としても、両方をメタル層としても構わない。前者の場合には、第１又は第２実施形態と同様のメリットを享受することができ、後者の場合には、第３実施形態と同様のメリットを享受することができる。
【０１０４】
以上のように、本実施形態では、セルトランジスタの浮遊ゲートを、第１及び第２の浮遊ゲート１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に、ＦＮトンネル膜である第２のトンネル絶縁膜１１３を介在させる。更には、第１及び第２の浮遊ゲート１１２，１１４の少なくともいずれかをメタル層とする。これにより、本実施形態では、書き込み速度、消去速度、及び電荷保持特性に関し、第１から第３実施形態のいずれかと同様のメリットを享受することができる。
【０１０５】
また、本実施形態では、セルトランジスタＣ間における制御ゲート１１６の下面σ1の高さが、セルトランジスタＣ上における制御ゲート１１６の下面σ2の高さと等しくなっている。これにより、本実施形態では、隣接セル間の容量を小さくすることができると共に、制御ゲート１１６の落とし込みのばらつきの発生が回避される。
【０１０６】
（第５実施形態）
第５実施形態については、図２を参照して説明する。
【０１０７】
本実施形態では、第１実施形態と同様、第１の浮遊ゲート１１２をメタル層とし、第２の浮遊ゲート１１４をポリシリコン層とする。第２の浮遊ゲート１１４は、ｎポリシリコン層でもｐポリシリコン層でもよいが、本実施形態ではｎ＋ポリシリコン層とする。
【０１０８】
そして、本実施形態では、第１の浮遊ゲート１１２を、第２の浮遊ゲート１１４を形成しているポリシリコン（ｎ＋ポリシリコン）よりも仕事関数の高いメタル材料で形成する。ｎ＋ポリシリコンの仕事関数は、ポリシリコン内の不純物濃度にもよるが、約４．１ｅＶである。そこで、本実施形態では、第１の浮遊ゲート１１２を、仕事関数が４．１ｅＶよりも高いメタル材料で形成する。ｎ＋ポリシリコンよりも仕事関数の高いメタル材料の例としては、Ｃｏ（５．０ｅＶ）、Ｎｉ（５．１ｅＶ）、ＣｏＳｉ（４．５ｅＶ）、ＮｉＳｉ（４．７ｅＶ）等が挙げられる。なお、ＣｏやＮｉには、ＣｏＳｉやＮｉＳＩよりも抵抗が低いという利点がある。
【０１０９】
以下、図１１から図１３のバンド図を参照して、本実施形態の半導体記憶装置の利点について説明する。
【０１１０】
図１１は、書き込み前のセルトランジスタの状態を説明するためのバンド図である。
【０１１１】
図１１では、伝導帯の下端のエネルギーＥcと、荷電子帯の上端のエネルギーＥvが、実線で示されている。図１１には更に、真性フェルミエネルギーＥiと、フェルミエネルギーＥfが示されている。
【０１１２】
図１１は、基板１０１及び制御ゲート１１６の電位Ｖsub，Ｖcgが、０Ｖに設定され、第１及び第２の浮遊ゲート１１２，１１４が、電荷中性のときのバンド図となっている。図１１中の細線は、第１の浮遊ゲート１１２の仕事関数Wfg1が、ｎ＋ポリシリコンの仕事関数Wnpolyと等しい場合のエネルギーバンドを表す。一方、太線は、第１の浮遊ゲート１１２の仕事関数Wfg1が、ｎ＋ポリシリコンの仕事関数Wnpolyよりも高い場合のエネルギーバンドを表す。図１１では、第２の浮遊ゲート１１４の仕事関数Wfg2が、ｎ＋ポリシリコンの仕事関数Wnpolyに等しいと想定されている。
【０１１３】
図１１から解るように、第１及び第２のトンネル絶縁膜１１１，１１３内のポテンシャルの傾きは、第１の浮遊ゲート１１２の仕事関数Wfg1の違いに起因して、Wfg1＞Wnpolyの場合とWfg1＝Wnpoly の場合とで異なっている。これに起因して、第１及び第２のトンネル絶縁膜１１１，１１３内の電界は、後述するように、Wfg1＞Wnpolyの場合とWfg1＝Wnpoly の場合とで異なることとなる。
【０１１４】
なお、Wfg1＞Wnpolyの場合、第１のトンネル絶縁膜１１１内のポテンシャルの傾きは、Wfg1＝Wnpoly の場合と比べてゆるやかになっているのに対し、第２のトンネル絶縁膜１１３内のポテンシャルの傾きは、Wfg1＝Wnpoly の場合と比べて急になっていることに留意されたい。
【０１１５】
図１２は、書き込み時のセルトランジスタの状態を説明するためのバンド図である。
【０１１６】
図１２に示すように、書き込み時には、２０Ｖ程度の電圧が、制御ゲート１１６に印加される（Ｖcg＝２０Ｖ）。これにより、第１及び第２のトンネル絶縁膜１１１，１１３内の電界が大きくなり、これらの絶縁膜にトンネル電流が流れる。
【０１１７】
この際、Wfg1＞Wnpolyの場合には、Wfg1＝Wnpoly の場合と比べて、第１のトンネル絶縁膜１１１内の電界は小さくなり、第２のトンネル絶縁膜１１３中の電界は大きくなる。これは、図１１に示すように、Wfg1＞Wnpolyの場合とWfg1＝Wnpoly の場合とで上記ポテンシャルの傾きが異なることに起因するものである。
【０１１８】
従って、Wfg1＞Wnpolyの場合には、Wfg1＝Wnpoly の場合と比べて、第１のトンネル絶縁膜１１１ではトンネル電流が流れにくくなり、第２のトンネル絶縁膜１１３ではトンネル電流が流れやすくなる。よって、第１の浮遊ゲート１１２よりも第２の浮遊ゲート１１４に電荷が溜まりやすくなり、この結果、電荷保持時に、基板１０１へと流れるトンネル電流が抑制され、セルトランジスタの電荷保持能力が高まる。
【０１１９】
また、Wfg1＞Wnpolyの場合において、第１の浮遊ゲート１１２がｐ＋ポリシリコン層であるとすると、ｐ＋ポリシリコン層の少数キャリアである電子が、第２のトンネル絶縁膜１１３へトンネルする必要があるため、十分なトンネル電流が流れない可能性がある。しかしながら、本実施形態では、第１の浮遊ゲート１１２はメタル層であるため、十分なトンネル電流が得られる。
【０１２０】
図１３は、書き込み後（電荷保持時）のセルトランジスタの状態を説明するためのバンド図である。
【０１２１】
図１３に示すように、電荷保持時には、制御ゲート１１６の電圧Ｖcgは、０Ｖに設定される。書き込み時と同様、Wfg1＞Wnpolyの場合には、Wfg1＝Wnpoly の場合と比べて、第１のトンネル絶縁膜１１１内の電界は小さくなり、第２のトンネル絶縁膜１１３中の電界は大きくなる。第１のトンネル絶縁膜１１１内の電界が小さくなるため、基板１０１へと流れるトンネル電流が抑制され、セルトランジスタの電荷保持能力が高まる。
【０１２２】
また、本実施形態では、消去時には、制御ゲート１１６の電圧Ｖcgは、負の値に設定される。本実施形態では、第１の浮遊ゲート１１２がメタル層であるため、第１の浮遊ゲート１１２内に多数のキャリア（電子）が存在する。そのため、本実施形態によれば、消去動作を比較的短時間で行うことが可能となる。
【０１２３】
以上のように、本実施形態では、第２の浮遊ゲート１１４を、ポリシリコンで形成し、第１の浮遊ゲート１１２を、当該ポリシリコンよりも仕事関数の高いメタル材料で形成する。これにより、本実施形態では、書き込み速度及び消去速度を向上させつつ、第１実施形態よりも更にセルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【０１２４】
（第６実施形態）
第６実施形態については、図２を参照して説明する。
【０１２５】
本実施形態では、第２実施形態と同様、第１の浮遊ゲート１１２をポリシリコン層とし、第２の浮遊ゲート１１４をメタル層とする。第１の浮遊ゲート１１２は、ｎポリシリコン層でもｐポリシリコン層でもよいが、本実施形態ではｎ＋ポリシリコン層とする。
【０１２６】
そして、本実施形態では、第２の浮遊ゲート１１４を、第１の浮遊ゲート１１２を形成しているポリシリコン（ｎ＋ポリシリコン）よりも仕事関数の高いメタル材料で形成する。第５実施形態と同様である。ｎ＋ポリシリコンの仕事関数は、ポリシリコン内の不純物濃度にもよるが、約４．１ｅＶである。そこで、本実施形態では、第２の浮遊ゲート１１４を、仕事関数が４．１ｅＶよりも高いメタル材料で形成する。
【０１２７】
ここで、第５実施形態と第６実施形態との比較を行う。
【０１２８】
第５実施形態では、上述のように、電荷保持時における第１のトンネル絶縁膜１１１内の電界が、Wfg1＞Wnpolyの場合に、Wfg1＝Wnpoly の場合と比べて小さくなる。これにより、第１の浮遊ゲート１１２から基板１０１へと流れるトンネル電流が抑制され、セルトランジスタの電荷保持能力が第１実施形態よりも高くなる。
【０１２９】
同様に、第６実施形態では、電荷保持時における第２のトンネル絶縁膜１１３内の電界が、Wfg2＞Wnpolyの場合に、Wfg2＝Wnpoly の場合と比べて小さくなる。これにより、第２の浮遊ゲート１１４から第１の浮遊ゲート１１２へと流れるトンネル電流が抑制され、セルトランジスタの電荷保持能力が第２実施形態よりも高くなる。
【０１３０】
以上のように、本実施形態では、第１の浮遊ゲート１１２を、ポリシリコンで形成し、第２の浮遊ゲート１１４を、当該ポリシリコンよりも仕事関数の高いメタル材料で形成する。これにより、本実施形態では、書き込み速度を向上させつつ、第２実施形態よりも更にセルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【０１３１】
また、本実施形態によれば、第２実施形態と同様、第１及び第２の浮遊ゲート１１２，１１４の作製が容易になるという利点が得られる。
【０１３２】
（第７実施形態）
第７実施形態については、図２を参照して説明する。
【０１３３】
本実施形態では、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数を、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数よりも高く設定する。このような設定は、例えば、第３実施形態の構成を採用して、第２の浮遊ゲート１１４を形成するメタル材料の仕事関数を、第１の浮遊ゲート１１２を形成するメタル材料の仕事関数よりも高く設定することや、第６実施形態の構成を採用することで実現可能である。
【０１３４】
このように、本実施形態では、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数を、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数よりも高く設定する。その結果、本実施形態では、第６実施形態と同様、電荷保持時における第２のトンネル絶縁膜１１３内の電界が小さくなる。これにより、本実施形態では、第２の浮遊ゲート１１４から第１の浮遊ゲート１１２へと流れるトンネル電流が抑制され、セルトランジスタの電荷保持能力が高まる。
【０１３５】
また、第３実施形態の構成を採用して、第２の浮遊ゲート１１４を形成するメタル材料の仕事関数を、第１の浮遊ゲート１１２を形成するメタル材料の仕事関数よりも高く設定する場合には、第１の浮遊ゲート１１２を形成するメタル材料の仕事関数を、ｎ＋ポリシリコンの仕事関数よりも高く設定してもよい。この場合、第１の浮遊ゲート１１２のメタル材料の例としては、Ｃｏ（５．０ｅＶ）、Ｎｉ（５．１ｅＶ）、ＣｏＳｉ（４．５ｅＶ）、ＮｉＳｉ（４．７ｅＶ）等が挙げられ、第２の浮遊ゲート１１４のメタル材料の例としては、Ｐｔ（５．６ｅＶ）等が挙げられる。
【０１３６】
このように、本実施形態では、第１の浮遊ゲート１１２を形成するメタル材料の仕事関数を、ｎ＋ポリシリコンの仕事関数よりも高く設定してもよい。その結果、本実施形態では、第５実施形態と同様、電荷保持時における第１のトンネル絶縁膜１１１内の電界が小さくなる。これにより、本実施形態では、第１の浮遊ゲート１１２から基板１０１へと流れるトンネル電流が抑制され、セルトランジスタの電荷保持能力が更に高まる。
【０１３７】
また、第３実施形態では、上述のように、第１及び第２の浮遊ゲート１１２，１１４を共にメタル層とすることで、第１及び第２実施形態よりも更に書き込み速度及び消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。
【０１３８】
これと同様に、本実施形態では、第３実施形態の構成を採用して、第２の浮遊ゲート１１４を形成するメタル材料の仕事関数を、第１の浮遊ゲート１１２を形成するメタル材料の仕事関数よりも高く設定することで、第５及び第６実施形態よりも更に書き込み速度及び消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【０１３９】
以上のように、本実施形態では、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数を、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数よりも高く設定する。このような設定は、図１４に示す構成を採用することでも実現可能である。
【０１４０】
図１４は、第７実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。
【０１４１】
図１４(Ａ)に示す第１変形例では、第１及び第２の浮遊ゲート１１２，１１４が、共に複数の層を含んでいる。具体的には、第１の浮遊ゲート１１２が、２つの層１１２Ａ，Ｂを含んでおり、第２の浮遊ゲート１１４が、２つの層１１４Ａ，Ｂを含んでいる。
【０１４２】
本変形例では、第１の浮遊ゲート１１２の上位層１１２Ｂと、第２の浮遊ゲート１１４の下位層１１４Ａを、共にメタル材料で形成する。更には、第２の浮遊ゲート１１４の下位層１１４Ａを形成するメタル材料の仕事関数を、第１の浮遊ゲート１１２の上位層１１２Ｂを形成するメタル材料の仕事関数よりも高く設定する。これにより、本変形例では、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数が、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数よりも高いという、第７実施形態の構成を実現することができる。本変形例では更に、第１の浮遊ゲート１１２の上位層１１２Ｂを形成するメタル材料の仕事関数を、ｎ＋ポリシリコンの仕事関数より高く設定してもよい。
【０１４３】
なお、本変形例では、第２の浮遊ゲート１１４の下位層１１４Ａのメタル材料の仕事関数を、第１の浮遊ゲート１１２の上位層１１２Ｂのメタル材料の仕事関数より高く設定しなくても構わない。本変形例では、このような構成により、第３実施形態と同様の効果を得ることが可能である。
【０１４４】
また、本変形例では、第１及び第２の浮遊ゲート１１２，１１４はそれぞれ、３つ以上の層を含んでいても構わない。この場合、本変形例では、第１の浮遊ゲート１１２の最上位層と、第２の浮遊ゲート１１４の最下位層が、共にメタル材料で形成される。
【０１４５】
また、本変形例では、第１の浮遊ゲート１１２の下位層１１２Ａと、第２の浮遊ゲート１１４の上位層１１４Ｂはそれぞれ、メタル層としてもよいし、ｎ＋ポリシリコン層等のポリシリコン層としてもよい。
【０１４６】
図１４(Ｂ)に示す第２変形例では、第１の浮遊ゲート１１２が、１つの層のみを含んでおり、第２の浮遊ゲート１１４が、複数の層（具体的には２つの層１１４Ａ，Ｂ）を含んでいる。
【０１４７】
本変形例では、第１の浮遊ゲート１１２を、ｎ＋ポリシリコンで形成すると共に、第２の浮遊ゲート１１４の下位層１１４Ａを、メタル材料で形成する。更には、第２の浮遊ゲート１１４の下位層１１４Ａを形成するメタル材料の仕事関数を、ｎ＋ポリシリコンの仕事関数よりも高く設定する。これにより、本変形例では、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数が、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数よりも高いという、第７実施形態の構成を実現することができる。更には、第２の浮遊ゲート１１４に含まれるメタル層の仕事関数が、ｎ＋ポリシリコンの仕事関数よりも高いことにより、第６実施形態と同様の効果を得ることができる。
【０１４８】
なお、本変形例では、第２の浮遊ゲート１１４の下位層１１４Ａのメタル材料の仕事関数を、ｎ＋ポリシリコンの仕事関数より高く設定しなくても構わない。本変形例では、このような構成により、第２実施形態と同様の効果を得ることが可能である。
【０１４９】
また、本変形例では、第２の浮遊ゲート１１４は、３つ以上の層を含んでいても構わない。この場合、本変形例では、第２の浮遊ゲート１１４の最下位層が、メタル材料で形成される。
【０１５０】
また、本変形例では、第２の浮遊ゲート１１４の上位層１１４Ｂは、メタル層としてもよいし、ｎ＋ポリシリコン層等のポリシリコン層としてもよい。同様に、第１の浮遊ゲート１１２は、メタル層としてもよいし、ｎ＋ポリシリコン層以外のポリシリコン層としてもよい。
【０１５１】
図１４(Ｃ)に示す第３変形例では、第１の浮遊ゲート１１２が、複数の層（具体的には２つの層１１２Ａ，Ｂ）を含んでおり、第２の浮遊ゲート１１４が、１つの層のみを含んでいる。
【０１５２】
本変形例では、第１の浮遊ゲート１１２の上位層１１２Ｂを、メタル材料で形成すると共に、第２の浮遊ゲート１１４を、ｎ＋ポリシリコンで形成する。更には、第１の浮遊ゲート１１２の上位層１１２Ｂを形成するメタル材料の仕事関数を、ｎ＋ポリシリコンの仕事関数よりも高く設定する。これにより、本変形例では、第１浮遊ゲート１１２に含まれるメタル層の仕事関数が、ｎ＋ポリシリコンの仕事関数よりも高いことにより、第５実施形態と同様の効果を得ることができる。
【０１５３】
なお、本変形例では、第１の浮遊ゲート１１２の上位層１１２Ｂのメタル材料の仕事関数を、ｎ＋ポリシリコンの仕事関数より高く設定しなくても構わない。本変形例では、このような構成により、第１実施形態と同様の効果を得ることが可能である。
【０１５４】
また、本変形例では、第１の浮遊ゲート１１２は、３つ以上の層を含んでいても構わない。この場合、本変形例では、第１の浮遊ゲート１１２の最上位層が、メタル材料で形成される。
【０１５５】
また、本変形例では、第１の浮遊ゲート１１４の下位層１１２Ａは、メタル層としてもよいし、ｎ＋ポリシリコン層等のポリシリコン層としてもよい。同様に、第２の浮遊ゲート１１４は、メタル層としてもよいし、ｎ＋ポリシリコン層以外のポリシリコン層としてもよい。
【０１５６】
以上のように、第１から第３変形例によれば、第７実施形態の構成を実現することができ、或いは、第５又は第６実施形態と同様の効果を得ることができる。
【０１５７】
なお、第１の浮遊ゲート１１２をメタル層及びポリシリコン層で形成することには、メタル層のみで形成する場合に比べて、高温処理に強いという利点がある。同様に、第２の浮遊ゲート１１４をメタル層及びポリシリコン層で形成することには、メタル層のみで形成する場合に比べて、高温処理に強いという利点がある。
【０１５８】
また、第１の浮遊ゲート１１２の最上位層と、第２の浮遊ゲート１１４の最下位層はそれぞれ、バリアメタル材料で形成しても構わない。
【０１５９】
また、複数の層を含む第１の浮遊ゲート１１２や、複数の層を含む第２の浮遊ゲート１１４は、これらの浮遊ゲートを構成するポリシリコン層の一部（上部）をシリサイド化することで形成してもよい。また、複数の層を含む第１の浮遊ゲート１１２や、複数の層を含む第２の浮遊ゲート１１４は、これらの浮遊ゲートをポリシリコン層と１以上のその他の層とで構成し、当該ポリシリコン層の全体をシリサイド化することで形成してもよい。また、これらの例とは別に、第１及び第２の浮遊ゲート１１２，１１４はそれぞれ、その全体がシリサイド化されていても構わない。
【０１６０】
以上のように、本実施形態では、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数を、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数よりも高く設定する。これにより、本実施形態では、第６実施形態と同様、書き込み時や電荷保持時に第２のトンネル絶縁膜１１３に印加される電界が小さくなる。これにより、本実施形態では、書き込み速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【０１６１】
また、本実施形態では、第１の浮遊ゲート１１２の上面及び第２の浮遊ゲート１１４の下面をメタル材料で形成し、第２の浮遊ゲート１１４の下面を形成するメタル材料の仕事関数を、第１の浮遊ゲート１１２の上面を形成するメタル材料の仕事関数よりも高く設定してもよい。これにより、本実施形態では、第５及び第６実施形態よりも更に書き込み速度及び消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。
【０１６２】
（第８実施形態）
図２を参照して、第８実施形態の第１から第３の例について説明する。
【０１６３】
本実施形態の第１の例では、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数と、第１の浮遊ゲート１１２の下面を形成する材料の仕事関数とを異なる値に設定する。このような設定は例えば、第７実施形態における第３変形例の構成を採用することで実現可能である。
【０１６４】
この第１の例では、上記第３変形例と同様、第１の浮遊ゲート１１２を部分的にメタル材料で形成することが可能となる。これにより、第１の例では、第３変形例と同様、第１実施形態と同様の効果を得ることが可能となる。即ち、書き込み速度及び消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【０１６５】
また、本実施形態の第２の例では、第２の浮遊ゲート１１４の上面を形成する材料の仕事関数と、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数とを異なる値に設定する。このような設定は例えば、第７実施形態における第２変形例の構成を採用することで実現可能である。
【０１６６】
この第２の例では、上記第２変形例と同様、第２の浮遊ゲート１１４を部分的にメタル材料で形成することが可能となる。これにより、第２の例では、第２変形例と同様、第２実施形態と同様の効果を得ることが可能となる。即ち、書き込み速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【０１６７】
また、本実施形態の第３の例では、第１の例と第２の例を組み合わせる。即ち、第１の浮遊ゲート１１２の上面を形成する材料の仕事関数と、第１の浮遊ゲート１１２の下面を形成する材料の仕事関数とを異なる値に設定すると共に、第２の浮遊ゲート１１４の上面を形成する材料の仕事関数と、第２の浮遊ゲート１１４の下面を形成する材料の仕事関数とを異なる値に設定する。このような設定は例えば、第７実施形態における第１変形例の構成を採用することで実現可能である。
【０１６８】
この第３の例では、上記第１変形例と同様、第１及び第２の浮遊ゲート１１２，１１４を部分的にメタル材料で形成することが可能となる。これにより、第３の例では、第１変形例と同様、第３実施形態と同様の効果を得ることが可能となる。即ち、第１及び第２の例よりも更に書き込み速度及び消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。更には、書き込みや消去の繰り返し可能な回数を増やすことが可能となる。
【０１６９】
以上のように、本発明の第１〜第８実施形態では、セルトランジスタの浮遊ゲートを、第１及び第２の浮遊ゲート１１４で構成し、第１の浮遊ゲート１１２と第２の浮遊ゲート１１４との間に、ＦＮトンネル膜である第２のトンネル絶縁膜１１３を介在させる。さらには、第１及び第２の浮遊ゲート１１２，１１４の少なくともいずれかが、メタル層を含んでいる。これにより、これらの実施形態では、書き込み速度及び／又は消去速度を向上させつつ、セルトランジスタの電荷保持特性を向上させることが可能となる。
【０１７０】
以上、本発明の具体的な態様の例を、第１から第８実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１７１】
１０１  基板
１１１  第１のトンネル絶縁膜
１１２  第１の浮遊ゲート
１１３  第２のトンネル絶縁膜
１１４  第２の浮遊ゲート
１１５  ＩＰＤ膜
１１６  制御ゲート
１２１  素子分離絶縁膜
１２２  層間絶縁膜
１３１  ソースドレイン拡散層
２１１  第１絶縁膜
２１２  第１電極層
２１３  第２絶縁膜
２１４  第２電極層
２１５  第３絶縁膜
２１６  第３電極層
３０１  第１のマスク層
３０２  第２のマスク層
【図１】
0005537130.tif 000002
【図２】
0005537130.tif 000003
【図３】
0005537130.tif 000004
【図４】
0005537130.tif 000005
【図５】
0005537130.tif 000006
【図６】
0005537130.tif 000007
【図７】
0005537130.tif 000008
【図８】
0005537130.tif 000009
【図９】
0005537130.tif 000010
【図１０】
0005537130.tif 000011
【図１１】
0005537130.tif 000012
【図１２】
0005537130.tif 000013
【図１３】
0005537130.tif 000014
【図１４】
0005537130.tif 000015