(57)【特許請求の範囲】
【請求項１】
半導体基板の素子形成領域及び引き出し領域内の犠牲層の側面上に、ｎ回目（ｎは１以上の整数）の側壁形成プロセスによって、リソグラフィの解像度の限界寸法より小さい第１の線幅を有する第１の側壁膜を形成する工程と、
前記犠牲層が除去された後、リソグラフィによって、前記引き出し領域内の前記第１の側壁膜上に、前記第１の線幅より大きい第２の線幅を有する第１のマスクを形成する工程と、
（ｎ＋１）回目の側壁形成プロセスによって、前記第１の側壁膜及び前記第１のマスクに基づく第１のパターンの側面上に、前記第１の線幅以下の第２の線幅を有する複数の第２の側壁膜を形成する工程と、
前記第２の側壁膜をマスク用いて前記被加工層を加工して、配線幅及び素子形成領域内の配線間隔の少なくとも一方においてリソグラフィの解像度の限界寸法より小さい第１の寸法を有し、且つ、前記第１の寸法より大きい第２の寸法を有して前記引き出し領域において隣接する複数の配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のパターンを除去した後、リソグラフィによって、前記引き出し領域内の前記第２の側壁膜を覆うように、前記第２の線幅より大きい第３の線幅の第２のマスクを形成する工程と、
前記第２の側壁膜を用いた前記被加工層の加工と同時、前記第２のマスクに基づいて前記引き出し領域内の前記被加工層を加工して、前記引き出し領域内に、前記第１の寸法より大きい第３の寸法を有し、且つ、前記配線に接続されるコンタクト部を形成する工程と、
をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化により、リソグラフィの解像度の限界寸法より小さい配線パターンの形成が、求められている。微細な配線パターンを形成する技術の一つとして、側壁転写技術が、知られている。
【０００３】
側壁転写技術は、リソグラフィの解像度の限界寸法（ライン幅又はピッチ）より小さい寸法を有するパターンを形成できる。  
側壁転写プロセスを複数回繰り返すことによって、リソグラフィの解像限界の１／４以下の寸法を有するパターンを形成する手法も提案されている。
【０００４】
例えば、フラッシュメモリのメモリセルアレイのパターンのようなラインアンドスペースパターンは、側壁転写技術によって、形成される。周辺回路とメモリセルアレイとを接続するための領域内において、メモリセルアレイから引き出された配線パターン（ラインパターン）に接続されるように、コンタクトパターンが形成される。コンタクトパターンの寸法は、配線パターンの寸法より大きいことが好ましい。
【０００５】
但し、ラインアンドスペースパターンを形成するための側壁転写技術を適用した製造プロセスと共通の工程で、ラインパターンと寸法の異なるコンタクトパターンを形成することは、困難であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
微細なパターンを含む半導体装置の信頼性を向上する技術を提案する。
【課題を解決するための手段】
【０００８】
本実施形態の半導体装置の製造方法は、半導体基板の素子形成領域及び引き出し領域内の犠牲層の側面上に、ｎ回目（ｎは１以上の整数）の側壁形成プロセスによって、リソグラフィの解像度の限界寸法より小さい第１の線幅を有する第１の側壁膜を形成する工程と、前記犠牲層が除去された後、リソグラフィによって、前記引き出し領域内の前記第１の側壁膜上に、前記第１の線幅より大きい第２の線幅を有する第１のマスクを形成する工程と、（ｎ＋１）回目の側壁形成プロセスによって、前記第１の側壁膜及び前記第１のマスクに基づく第１のパターンの側面上に、前記第１の線幅以下の第２の線幅を有する複数の第２の側壁膜を形成する工程と、前記第２の側壁膜をマスク用いて前記被加工層を加工して、配線幅及び素子形成領域内の配線間隔の少なくとも一方においてリソグラフィの解像度の限界寸法より小さい第１の寸法を有し、且つ、前記第１の寸法より大きい第２の寸法を有して前記引き出し領域において隣接する複数の配線を形成する工程と、を含む。
【図面の簡単な説明】
【０００９】
【図１】半導体装置の構成例を示すブロック図。
【図２】半導体装置の構成例を示す等価回路図。
【図３】メモリセルアレイ及び引き出し領域のレイアウトを模式的に示す平面図。
【図４】メモリセルアレイ及び引き出し領域内の配線のレイアウトを示す平面図。
【図５】メモリセルアレイ及び引き出し領域の構造を示す断面図。
【図６】第１の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図７】第１の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図８】第１の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図９】第１の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１０】第１の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図１１】第１の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１２】第１の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図１３】第１の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１４】第１の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図１５】第１の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１６】第１の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図１７】第１の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１８】第１の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図１９】第２の実施形態の半導体装置の製造方法を説明するための図。
【図２０】第２の実施形態の半導体装置の製造方法の一工程を示す図。
【図２１】第２の実施形態の半導体装置の製造方法の一工程を示す図。
【図２２】第３の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図２３】第３の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図２４】第３の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図２５】第３の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図２６】第３の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図２７】第３の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図２８】第３の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図２９】第３の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図３０】第３の実施形態の半導体装置の製造方法の一工程を示す平面図。
【図３１】第３の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図３２】第４の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図３３】第４の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図３４】第４の実施形態の半導体装置の製造方法の一工程を示す断面図。
【図３５】実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。
【図３６】実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。
【図３７】実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。
【図３８】実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。
【図３９】実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。
【図４０】実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。
【発明を実施するための形態】
【００１０】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
（１）  第１の実施形態  
以下、図１乃至図１８を参照して、第１の実施形態の半導体装置及びその製造方法について説明する。
【００１２】
（ａ）  全体構成例  
図１及び図２を用いて、第１の実施形態の半導体装置の全体構成例について説明する。  
図１は、本実施形態の半導体装置の主要部を示すブロック図である。
【００１３】
本実施形態の半導体装置は、例えば、半導体メモリである。但し、本実施形態は、半導体メモリに限定されず、複数回の側壁転写プロセス（側壁形成プロセス）の繰り返しによって形成される配線パターンを含む半導体装置に、適用される。
【００１４】
メモリセルアレイ１００は、複数のメモリセル（メモリ素子）ＭＣを有する。メモリセルアレイ１００は、外部からのデータを記憶する。
【００１５】
図２を用いて、メモリセルアレイ１００の構成について、ＮＡＮＤ型フラッシュメモリを例として、説明する。図２は、メモリセルアレイ内の１つのブロックの等価回路図を示している。
【００１６】
１つのブロックＢＬＫは、ｘ方向（第１の方向）に並んだ複数のメモリセルユニットＣＵから構成される。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＣＵが設けられている。
【００１７】
１つのメモリセルユニットＣＵは、複数（例えば、ｐ個）のメモリセルＭＣ１〜ＭＣｐから形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ１〜ＭＣｐの電流経路が、カラム方向（第２の方向）に沿って直列接続されている。
【００１８】
メモリセルユニットＣＵの一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端に、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。
【００１９】
尚、１つのメモリセルユニットＣＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ１〜ＭＣｐを区別しない場合には、メモリセルＭＣと表記する。また、ソース側及びドレイン側のセレクトトランジスタＳＴＤ，ＳＴＳを区別しない場合には、セレクトトランジスタＳＴと表記する。
【００２０】
メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜）を有するスタックゲート構造の電界効果トランジスタである。カラム方向に隣接する２つのメモリセルＭＣは、ソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。
【００２１】
ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ１のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタＳＴＤのソースは、メモリセルＭＣｐのドレインに接続されている。ドレイン側セレクトトランジスタＳＴＤのドレインは、ビット線ＢＬ１〜ＢＬｑに接続されている。ビット線ＢＬ１〜ＢＬｑの本数は、ブロックＢＬＫ内のメモリセルユニットＣＵの個数と同じである。
【００２２】
ワード線ＷＬ１〜ＷＬｐはロウ方向に延在し、各ワード線ＷＬ１〜ＷＬｐはロウ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＣＵにおいて、ワード線の本数は、１つのメモリセルストリングを構成するメモリセルの個数（ｐ個）と、同じである。
【００２３】
ドレイン側セレクトゲート線ＳＧＤＬはロウ方向に延在し、ロウ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはロウ方向に延び、ロウ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。
【００２４】
以下では、各ワード線ＷＬ１〜ＷＬｐを区別しない場合には、ワード線ＷＬと表記し、各ビット線ＢＬ１〜ＢＬｑを区別しない場合には、ビット線ＢＬと表記する。また、ソース線側及びドレイン側のセレクトゲート線ＳＧＳＬ，ＳＧＤＬを区別しない場合には、セレクトゲート線ＳＧＬと表記する。
【００２５】
ロウ制御回路（例えば、ワード線ドライバ）１０１は、メモリセルアレイ１００のロウを制御する。ロウ制御回路１０１は、アドレスバッファ１０２からのアドレス信号に基づいて、選択されたメモリセルにアクセスするために、ワード線ＷＬを駆動する。
【００２６】
カラムデコーダ１０３は、アドレスバッファ１０２からのアドレス信号に基づいて、メモリセルアレイ１００のカラムを選択し、選択されたビット線ＢＬを駆動する。
【００２７】
センスアンプ１０４は、ビット線ＢＬの電位変動を、検知及び増幅する。また、センスアンプ１０４は、メモリセルアレイ１００から読み出されたデータ及びメモリセルアレイ１００に書き込むデータを、一時的に保持する。
【００２８】
ウェル・ソース線電位制御回路１０５は、メモリセルアレイ１００内のウェル領域の電位及びソース線ＳＬの電位を制御する。
【００２９】
電位生成回路１０６は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、ワード線ＷＬに印加される電圧を生成する。また、電位生成回路１０６は、例えば、セレクトゲート線ＳＧＬ、ソース線ＳＬ及び半導体基板内のウェル領域に印加する電位も生成する。電位生成回路１０６によって生成された電位は、ロウ制御回路１０１に入力され、選択ワード線及び非選択ワード線ＷＬ、セレクトゲート線ＳＧＬにそれぞれ印加される。
【００３０】
データ入出力バッファ１０７は、データの入出力のインターフェイスとなる。データ入出力バッファ１０７は、入力された外部からのデータを、一時的に保持する。データ入出力バッファ１０７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータを外部へ出力する。
【００３１】
コマンドインターフェイス１０８は、データ入出力バッファ７に入力されるデータがコマンドデータ（コマンド信号）であるか否かを判断する。データ入出力バッファ１０７に入力されるデータがコマンドデータを含む場合、コマンドインターフェイス１０８は、コマンドデータをステートマシーン１０９に転送する。
【００３２】
ステートマシーン１０９は、外部からの要求に応じて、フラッシュメモリ内の各回路の動作を制御する。
【００３３】
（ａ）  構造  
図３乃至図５を用いて、本実施形態の半導体装置（例えば、フラッシュメモリ）の配線レイアウトの一例について説明する。
【００３４】
図３は、メモリセルアレイ１００、メモリセルアレイ１００周辺に配置されるロウ制御回路１０１及び引き出し領域１５０の位置関係を模式的に示す図である。  
メモリセルアレイ１００は、カラム方向に並んで配置される複数のブロックから構成される。図３において、説明の簡単化のため、２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）が、示されている。尚、メモリセルアレイ１００内のブロックの個数は、２個に限定されない。
【００３５】
ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内には、それぞれ、複数のワード線ＷＬが、設けられている。各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のワード線ＷＬを挟むように、２つのセレクトゲート線ＳＧＬが、各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のカラム方向の一端及び他端に、それぞれ配置される。各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）において、２つのセレクトゲート線ＳＧＬのうち１つは、ソース線側セレクトトランジスタのセレクトゲート線ＳＧＬであり、他の１つは、ビット線側セレクトトランジスタのセレクトゲート線ＳＧＬである。
【００３６】
図３に示される例では、メモリセルアレイ１００のロウ方向の一端（片側）に、ロウ制御回路１０１が配置される。
【００３７】
メモリセルアレイ１００の配線幅及び配線ピッチは、ロウ制御回路１０１などの周辺回路の配線幅及び配線ピッチと異なる。そのため、図３に示されるように、メモリセルアレイ１００とロウ制御回路１０１との間に、配線幅及び配線ピッチを変換するための引き出し領域（フックアップ領域ともよばれる）１５０が、配置されている。
【００３８】
図３に示す例では、そして、ワード線ＷＬは、全体として、２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧＬを多重に取り囲んでいる。複数のワード線ＷＬの端部は、引き出し領域１５０内において、ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界側（カラム方向、図中下向き又は上向き）に折り曲げられる。以下では、このような配線パターンを、Ｌ字型形状とよぶ。
【００３９】
そして、図３に示すように、複数のワード線ＷＬは、メモリセルアレイ１００の端部、或いは、引き出し領域１５０内で、互いに分断され、複数のワード線ＷＬの独立性が確保されている。
【００４０】
引き出し領域１５０内において、例えば、ワード線ＷＬが折り曲げられた箇所からその先端までの間に、コンタクトプラグ（コンタクトホール）がワード線に接続される。コンタクトプラグは、引き出し領域１５０に設けられたコンタクト部上に、配置される。コンタクト部は、引き出し領域１５０内において、ワード線ＷＬに接続されている。コンタクト部は、ワード線ＷＬと同じ部材（材料）によって形成される。  
以下では、ワード線（配線）に接続されたコンタクト部のことを、フリンジともよぶ。
【００４１】
尚、メモリセルアレイ１００と引き出し領域１５０との間に、メモリセルとして機能しないダミーセルを含む領域（以下、ダミーセル領域）が設けられる場合があるが、本実施形態では、ダミーセル領域の図示は、省略する。
【００４２】
図４は、図３における２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界近傍を抽出した平面図である。図５は、メモリセルアレイ１００及び引き出し領域１５０の断面構造を説明するための図である。図５の（ａ）は、図４のＶａ−Ｖａ線に沿う断面構造を示している。図５の（ｂ）は、図４のＶｂ−Ｖｂ線に沿う断面構造を示している。図５の（ｃ）は、図４のＶｃ−Ｖｃ線に沿う断面構造を示している。
【００４３】
図４及び図５に示すように、メモリセルＭＣ及びセレクトトランジスタＳＴは、ウェル領域（図示せず）が形成された半導体基板３０上に配置される。
【００４４】
図５の（ａ）及び（ｃ）に示されるように、メモリセルＭＣは、メモリセルアレイ１００内に配置される。本実施形態において、メモリセルＭＣは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルＭＣのゲートは、ゲート絶縁膜（例えば、トンネル絶縁膜）３２上に形成された電荷蓄積層３３と、電荷蓄積層３３上に形成された絶縁体（ゲート間絶縁膜、或いは、ブロック絶縁膜とよばれる）３４と、絶縁体３４上に形成されたコントロールゲート電極３５とを含んでいる。電荷蓄積層３３は、例えば、導電性のシリコンから形成される。シリコンから形成される電荷蓄積層３３は、フローティングゲート電極３３とよばれる。なお、電荷蓄積層３３は、電子に対するトラップ準位を含む絶縁膜（例えば、窒化シリコン）によって、形成されてもよい。
【００４５】
図５の（ｃ）に示されるように、メモリセルアレイ１００内において、ＳＴＩ構造の素子分離絶縁膜３１Ａが、半導体基板３０内に埋め込まれている。これによって、半導体基板３０内に、アクティブ領域ＡＡが定義される。アクティブ領域ＡＡは、カラム方向に延在している。ロウ方向に配列された複数のフローティングゲート電極３３は、素子分離絶縁膜３１によって、メモリセル毎に分離されている。
【００４６】
コントロールゲート電極３５は、ロウ方向に延在し、ロウ方向に配列された複数のメモリセルに共通に用いられる。コントロールゲート電極３５は、ワード線ＷＬとして用いられている。
【００４７】
セレクトトランジスタＳＴのゲート電極３７は、メモリセルＭＣのスタックゲート構造に近似した構造を有する。セレクトトランジスタのゲート電極３７は、電荷蓄積層３３と同時に形成される第１電極層と、ゲート間絶縁膜と同時に形成される絶縁体と、コントロールゲート電極３５と同時に形成される第２電極層とを含んでいる。セレクトトランジスタＳＴは、絶縁体内に形成された開口部を介して、第１電極層と第２電極層とが接続されている。接続された電極層がセレクトゲート線ＳＧＬを形成する。ロウ方向に配列された複数の第１電極層は、フローティングゲート電極３３と同様に、素子分離絶縁膜３１Ａによって、電気的に分離されている。第２電極層は、コントロールゲート電極３５と同様に、ロウ方向に延在し、ロウ方向に配列された複数のセレクトトランジスタに共通に用いられている。
【００４８】
メモリセルＭＣ及びセレクトトランジスタＳＴは、例えば、半導体基板３０内に形成された拡散層４０Ａによって、カラム方向に直列接続されている。隣接する２つのセレクトトランジスタＳＴは、半導体基板３０内に形成された拡散層４０Ｂを共有する。拡散層４０Ａ，４０Ｂは、各トランジスタＭＣ，ＳＴのソース及びドレインとして用いられる。拡散層４０Ａによって直列接続された複数のメモリセルＭＣが、メモリセルユニットを形成する。
【００４９】
半導体基板３０上には、第１の層間絶縁膜５１が設けられ、層間絶縁膜５１は、メモリセルＭＣのゲート電極及びセレクトトランジスタＳＴのゲート電極を、覆っている。層間絶縁膜５１内に形成されたコンタクトホール内に、コンタクトプラグＣＰ１が埋め込まれる。コンタクトプラグＣＰ１は、セレクトトランジスタＳＴによって共有される拡散層４０Ｂに接続される。拡散層４０Ｂは、コンタクトプラグＣＰ１を経由して、層間絶縁膜５１上の第１の配線層（メタル層）Ｍ０に接続される。
【００５０】
第２の層間絶縁膜５２が、第１の層間絶縁膜５１上に積層されている。
【００５１】
拡散層４０Ｂがドレイン側セレクトトランジスタＳＴＤに共有されている場合、ビット線ＢＬとしての第２の配線層（メタル層）Ｍ１が、層間絶縁膜５２内のビアプラグＶ１を介して、拡散層４０Ｂに接続される。ビット線ＢＬとしての第２の配線層Ｍ１は、カラム方向に延在する。各ビット線ＢＬにそれぞれ接続されたコンタクトプラグＣＰ１は、ロウ方向に配列されたメモリセルユニット毎に、電気的に分離されている。
【００５２】
尚、拡散層４０Ｂが、ソース側セレクトトランジスタＳＴＳに共有される場合、第１の配線線Ｍ０を用いられたソース線ＳＬが、拡散層４０Ｂに接続される。
【００５３】
図５の（ｂ）及び（ｃ）に示されるように、ワード線ＷＬとしての制御ゲート電極３５は、メモリセルアレイ１００内から引き出し領域１５０内に延在する。そして、ワード線ＷＬの独立性を確保するため、引き出し領域１５０内で、ワード線間が、分断されている。ワード線の分断箇所は、図４に示される箇所に限定されない。
【００５４】
ワード線ＷＬは、引き出し領域１５０内のフリンジ３９（Ｆ）に接続されている。フリンジ３９上に、コンタクトプラグＣＰＦが設けられ、フリンジ３９、コンタクトプラグＣＰＦが電気的に接続される。コントロールゲート電極（ワード線）３５（ＷＬ）とロウ制御回路（たとえば、ワード線ドライバ）とを接続するために、例えば、引き出し領域１５０内に設けられた第１の配線層Ｍ０が用いられる。ロウ制御回路１０１から延在する配線層Ｍ０が、フリンジ３９上のコンタクトプラグＣＰＦに接続される。尚、ビット線ＢＬと同じ配線レベルに位置する配線層Ｍ１をさらに用いて、ワード線３５が、ロウ制御回路１０１に接続されてもよい。
【００５５】
フリンジ３９が設けられた引き出し領域１５０内のエリアのことを、コンタクトエリアＣＡともよぶ。
【００５６】
引き出し領域１５０内に引き出されたワード線ＷＬの折り曲げ位置を調整することで、フリンジ３９及びコンタクトプラグＣＰＦは、２次元（ロウ方向及びカラム方向）で、その位置、サイズ、及び、フリンジ間及びコンタクトプラグ間のピッチを自由に調整できる。例えば、複数のコンタクトプラグＣＰＦのレイアウトを、ワード線ＷＬが変わるたびに、ロウ方向及びカラム方向にずらして設定できるため、ワード線ＷＬとロウ制御回路１０１とを接続するための配線層のレイアウトを、簡単化できる。
【００５７】
また、セレクトゲート線ＳＧＬとしてのセレクトトランジスタのゲート電極３７は、メモリセルアレイ１００内から引き出し領域１５０内に延在する。セレクトゲート線ＳＧＬの配線幅は、例えば、ワード線ＷＬの配線幅ＷＷより大きい。それゆえ、セレクトゲート線ＳＧＬには、フリンジが接続されず、引き出し領域１５０内のセレクトゲート線ＳＧＬ上に、コンタクトプラグＣＰ２が設けられている。
【００５８】
図５の（ｃ）に示されるように、引き出し領域１５０内において、素子分離絶縁膜３１Ｂが、例えば、半導体基板３０内に設けられている。素子分離絶縁膜３１Ｂは、引き出し領域１５０の全体に形成されている。引き出し領域１５０内において、ワード線ＷＬ及びフリンジ３９は、素子分離絶縁膜３１Ｂ上に、設けられている。
【００５９】
ワード線ＷＬは、メモリセルアレイ１００内において、ラインアンドスペースのパターンを有している。ラインアンドスペースパターンは、ライン状のパターン（例えば、導電体パターン、ここでは、ワード線パターン）とラインパターン間のスペースパターン（例えば、絶縁体パターン）とが、配線パターンの延在方向と交差する方向において所定の周期で配列されているパターンを有している。例えば、スペースパターンの線幅ＷＤ、つまり、ワード線間の配線間隔ＷＤは、ワード線ＷＬの配線幅ＷＷとほぼ同じ大きさであることが好ましい。但し、ワード線間の配線間隔ＷＤは、ワード線の配線幅ＷＷと異なる場合があるのは、もちろんである。
【００６０】
ワード線ＷＬは、側壁転写技術（側壁形成プロセス）を用いて形成されることによって、フォトリソグラフィの解像度の限界寸法よりも微細なパターンとなるように形成される。但し、ワード線ＷＬの配線幅及び配線間隔は、リソグラフィの解像度の限界寸法と同じ寸法となる場合もある。例えば、セレクトゲート線ＳＧＬは、フォトリソグラフィ技術を用いて形成される。
【００６１】
例えば、リソグラフィに用いる光源の波長（露光波長）が“λ”、露光装置のレンズの開口数が“ＮＡ”、リソグラフィにおけるプロセスパラメータ（プロセスの難易度）が“ｋ１”で示される場合、リソグラフィの解像度の限界寸法は、次式（１）で示される。  
ｋ１×（λ／ＮＡ）  ・・・（式１）  
尚、本実施形態において、フォトリソグラフィによるパターニングは、液浸露光技術や位相シフトマスクを用いてもよい。
【００６２】
式（１）に基づくと、複数回（ｎ＋１回，ｎは１以上の整数）の側壁形成プロセス（側壁転写技術）によって形成される配線の寸法（例えば、ワード線の配線幅ＷＷ）は、おおむね次式（２）で示される。  
（ｋ１／２ｎ）×（λ／ＮＡ）  ・・・（式２）
引き出し領域１５０内のコンタクトエリアＣＡにおいて、ワード線ＷＬ間の配線間隔ＷＣ２、ワード線に接続されたコンタクト部（フリンジ）３９の寸法ＷＣ１，ＷＣ１’、コンタクトエリアＣＡ内におけるコンタクト部３９及び配線の間隔ＷＣ２は、ワード線ＷＬの配線幅ＷＷより大きくされている。フリンジ３９が長方形状の平面形状を有する場合、フリンジ３９の寸法ＷＣ１は、フリンジ３９の短辺の寸法を示し、フリンジ３９の寸法ＷＣ１は、フリンジ３９の長辺の寸法を示す。但し、フリンジ３９が正方形状である場合、寸法ＷＣ１と寸法ＷＣ１’が同じ大きさを有する。
【００６３】
例えば、ワード線ＷＬの配線幅ＷＷ及びワード線ＷＬの配線間隔ＷＤの少なくとも一方は、（ｋ１／２ｎ）×（λ／ＮＡ）で示される値以下（又は未満）に設定されている。  
コンタクトエリアＣＡ内におけるワード線間の間隔ＷＣ２は、（ｋ１／２ｎ）×（λ／ＮＡ）より大きい値に設定されている。例えば、フリンジ３９の寸法ＷＣ１，ＷＣ１’も、（ｋ１／２ｎ）×（λ／ＮＡ）より大きい値に設定されている。但し、コンタクトエリアＣＡ内における各寸法ＷＣ１，ＷＣ１’，ＷＣ２は、フォトリソグラフィの解像度の限界寸法以上でもよい。
【００６４】
このように、本実施形態のフラッシュメモリにおいて、コンタクトエリアＣＡ内において、メモリセルアレイ１００内の配線ピッチ（配線間隔ＷＤ）より大きい間隔ＷＣ２が、配線間に確保されている。
【００６５】
例えば、露光の光源にＡｒＦレーザが用いられた場合、露光波長λの値は、１９３ｎｍ程度である。露光装置のレンズの開口数ＮＡは、例えば、１．０〜１．３５程度の値に設定される。また、プロセスパラメータｋ１は、例えば、０．２６５に設定される。尚、プロセスパラメータｋ１は、難度が低いプロセスでは大きい値を示し、難度が高いプロセスでは小さい値を示す。理論上のプロセスパラメータｋ１の限界値は、０．２５である。
【００６６】
例えば、２回（＝ｎ＋１，ｎ＝１）の側壁形成プロセスによって、配線（ここでは、ワード線）を形成するための側壁マスクが形成される場合、配線ＷＬ（３５）の線幅ＷＷ又は配線間の間隔ＷＤは、１９ｎｍ以下となる。コンタクトエリアＣＡ内において、コンタクト部（フリンジ）３９の短辺の寸法（線幅）ＷＣ１又はコンタクトエリアＣＡ内の配線（フリンジ接続部）の間隔ＷＣ２は、アライメントずれやドーズフォーカスのばらつきを考慮して、３０ｎｍより大きい寸法に設定される。尚、この場合、１回目の側壁形成プロセスで形成された側壁膜は、２回目の側壁形成プロセスで形成された側壁膜（側壁マスク）を形成するための犠牲膜となる。また、１回目の側壁膜を形成するための犠牲層の寸法に対して、２回目の側壁膜によって形成されたパターンの寸法は、１／４倍のピッチで形成されている。
【００６７】
また、３回（＝ｎ＋１，ｎ＝２）の側壁形成プロセスによって、配線を形成するための側壁マスクが形成される場合、配線ＷＬ（３５）の線幅ＷＷ又は配線間の間隔ＷＤは、９．５ｎｍ以下となる。また、コンタクトエリアＣＡ内において、コンタクト部３９の短辺の寸法（線幅）ＷＣ１又はコンタクトエリアＣＡ内の配線間隔ＷＣ２は、アライメントずれやドーズフォーカスのばらつきを考慮して、１５ｎｍより大きい寸法に設定される。尚、この場合、１回目及び２回目の側壁形成プロセスで形成された側壁膜は、３回目の側壁形成プロセスで形成された側壁膜（側壁マスク）を形成するための犠牲膜となる。また、１回目の側壁膜を形成するための犠牲層の寸法に対して、３回目の側壁膜によって形成されたパターンの寸法は、１／８倍のピッチで形成されている。
【００６８】
本実施形態の半導体装置において、複数回の側壁転写技術（側壁形成プロセス）によって、ラインアンドスペースパターンを有する配線が形成される。例えば、ラインアンドスペースパターンを有するワード線ＷＬは、側壁膜の形成を（ｎ＋１）回（ｎは１以上の整数）繰り返すことによって形成されたマスクを用いて、形成される。ｎ回目に形成された側壁膜は、（ｎ＋１）回目の側壁膜を形成するための犠牲膜（側壁犠牲膜とよぶ）となる。そして、（ｎ＋１）回目に形成された側壁膜が、ワード線を形成するためのマスクとして、用いられる。
【００６９】
複数回（ｎ＋１回）の側壁形成プロセスによって形成されたワード線ＷＬは、例えば、所定の配線幅ＷＷを有し、配線間隔ＷＤを有して隣接している。この配線幅ＷＷ及び配線間隔ＷＤは、リソグラフィ（露光）によるパターン形成の限界寸法より小さい。
【００７０】
（ｎ＋１）回の側壁転写技術（側壁形成プロセス）によって形成される配線を含む本実施形態の半導体装置において、ｎ回目の側壁膜を犠牲膜として（ｎ＋１）回目の側壁膜（側壁マスク）が形成される前に、コンタクトエリア内のｎ回目の側壁膜を覆うように、フォトリソグラフィによってマスクが形成される。
【００７１】
これによって、コンタクトエリアＣＡ内において隣接する配線間の間隔ＷＣ２が、側壁プロセスによって形成された配線の配線幅ＷＷ及び配線間隔ＷＳより、大きく確保される。そして、コンタクトエリアＣＡ内において、フリンジ３９を形成するためのマスクが複数の配線ＷＬにまたがらない間隔ＷＣ２、及び、各配線ＷＬに接続されるフリンジ３９が他の部材と接触しない（ショートしない）間隔ＷＣ２が、確保される。それゆえ、コンタクトエリアＣＡ内において、配線ＷＬ、フリンジ３９及びコンタクトプラグＣＰＦのショートが低減される。
【００７２】
また、コンタクトエリアＣＡ内の配線ＷＬ間の間隔ＷＣ２を大きくすることに伴って、フリンジ３９の寸法ＷＣ１，ＷＣ１’を大きくできる。この結果として、フリンジ３９とコンタクトプラグＣＰＦとの接触面積を大きくでき、フリンジ３９とコンタクトプラグＣＰＦとの接触抵抗を小さくできる。
【００７３】
したがって、第１の実施形態の半導体装置によれば、複雑な製造工程を用いずに、微細なパターンを含む半導体装置の信頼性を向上できる。
【００７４】
（ｃ）  製造方法  
図５乃至図１８を参照して、第１の実施形態の半導体装置（例えば、フラッシュメモリ）の製造方法について、説明する。
【００７５】
図６及び図７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図７は、図６の断面構造を示している。図７の（ａ）は、図６のＶＩＩａ−ＶＩＩａ線に沿う断面図を示している。図７の（ｂ）は、図６のＶＩＩｂ−ＶＩＩｂ線に沿う断面図を示している。また、図７の（ｃ）は、図６のＶＩＩｃ−ＶＩＩｃ線に沿う断面図を示している。
【００７６】
図６及び図7に示されるように、メモリセルアレイ１００内において、ウェル領域（図示せず）が形成された半導体基板３０上に、絶縁膜３２（例えば、シリコン酸化膜）が、形成される。絶縁膜３２は、例えば、シリコン基板に対する熱酸化処理によって形成される。絶縁膜３２は、メモリセルのゲート絶縁膜（トンネル絶縁膜）、及び、セレクトトランジスタのゲート絶縁膜として用いられる。絶縁膜３２上に、第１の導電層（例えば、ポリシリコン）３３Ａが、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、形成される。絶縁膜３２上の導電層３３Ａは、メモリセルのフローティングゲート電極、及び、セレクトトランジスタのゲート電極として用いられる。尚、ポリシリコンの代わりに、窒化シリコンのような、電荷（電子）に対するトラップ準位を含む絶縁膜が、絶縁膜３２上に、形成されてもよい。
【００７７】
そして、導電層３３Ａ上に、マスク層（図示せず）が形成される。この後、フォトリソグラフィ技術や側壁転写技術によって、メモリセルアレイ内のマスク層がパターニングされ、そのマスク層はＲＩＥ（Reactive Ion Etching）法によって加工される。これによって、カラム方向に延在するラインアンドスペースパターンの有するマスク層（図示せず）が、メモリセルアレイ１００内の導電層３３Ａ上に形成される。例えば、引き出し領域１５０内において、マスク層は、ＲＩＥによって、除去される。
【００７８】
このラインアンドスペースパターンのマスク層に基づいて、導電層３３Ａ、絶縁膜３２及び半導体基板３０が、例えば、ＲＩＥ法によって、加工される。これによって、メモリセルアレイ１００内において、半導体基板３０内に、カラム方向に延在する素子分離溝が、形成される。導電層３３Ａ及びその下方の半導体領域は、カラム方向に延在する。また、引き出し領域１５０内において、ＲＩＥ法によって、導電層及び絶縁膜が除去され、溝が形成される。
【００７９】
そして、メモリセルアレイ１００内及び引き出し領域１５０内において、溝が埋め込まれるように、絶縁膜３１Ａ，３１Ｂが、半導体基板３０上に形成される。これによって、メモリセルアレイ１００内において、ＳＴＩ構造の素子分離絶縁膜３１Ａが、素子分離溝に埋め込まれ、メモリセルユニットＣＵが配置される素子形成領域（アクティブ領域）が、形成される。メモリセルアレイ１００内の半導体基板３０表層に、素子分離領域（素子分離絶縁膜）及び素子形成領域（半導体領域）からなるラインアンドスペースパターンが形成される。また、引き出し領域１５０の溝は、素子分離絶縁膜３１Ｂによって埋め込まれる。
【００８０】
尚、引き出し領域１５０内においても、メモリセルアレイ１００内と同様に、ラインアンドスペースパターンの素子分離絶縁膜及び半導体領域が、形成されてもよい。
【００８１】
導電層３３Ａ上のマスク層が除去された後、導電層３３Ａ上に、絶縁体（ゲート間絶縁膜）３４が、例えば、ＣＶＤ法や導電体に対する化学反応（酸化処理、窒化処理又はこれらのラジカル処理）によって、形成される。絶縁体３４は、例えば、メモリセルのゲート間絶縁膜として用いられる。尚、セレクトゲート線の形成領域において、導電層３３Ａの上面が露出するように、絶縁体３４に、開口部（スリット）が形成される。
【００８２】
第２の導電層３５Ａが、絶縁体３４上に、形成される。導電層３５Ａは、シリコン（例えば、ポリシリコン）、シリサイド、ポリサイド（ポリシリコンとシリサイドの積層材）のうち、いずれか１つが用いられる。但し、導電層３５Ａは、金属（単元素金属又は合金）でもよい。導電体３５Ａは、メモリセルＭＣのコントロールゲート電極（つまり、ワード線ＷＬ）、セレクトトランジスタのゲート電極（つまり、セレクトゲート線）として、用いられる。
【００８３】
以上のように、メモリセル及びセレクトトランジスタの形成部材が、半導体基板３０上に、形成される。
【００８４】
この後、絶縁層６０が導電層３５Ａ上に形成される。絶縁層６０は、例えば、窒化シリコンである。導電層３５Ａ上の絶縁層６０に、側壁転写技術によって形成されるパターンが転写される。絶縁層６０のことを、パターン転写層ともよぶ。パターン転写層６０上に、犠牲層（芯材ともよばれる）６１が、堆積される。犠牲層６１は、例えば、フォトリソグラフィ技術及びＲＩＥ法によって、所定のパターンに加工される。例えば、図６及び図７に示される例において、犠牲層６１の平面パターンは、ロウ方向に延在するラインパターンとそのラインパターンに接続された突起パターン（突起部）６１Ａを有する。突起部６１Ａは、基板表面に対して水平方向においてカラム方向に突出している。例えば、突起部６１Ａは、ブロックの境界側に向かって、突出している。基板表面に対して水平方向（カラム方向）における突起部６１Ａの寸法（線幅）Ｗ２は、メモリセルアレイ１００内における犠牲層６１の線幅Ｗ１より大きい。
【００８５】
例えば、犠牲層６１，６１Ａは、パターン転写層６０と異なる材料が用いられ、例えば、レジスト又はポリシリコン（或いはアモルファスシリコン）から形成される。犠牲層６１，６１Ａとパターン転写層６０とが、異なる材料によって形成されることによって、犠牲層６１，６１Ａとパターン転写層６０との間に、所定のエッチング選択比が確保される。
【００８６】
例えば、メモリセルアレイ１００内において、犠牲層６１のラインパターンの寸法（線幅）Ｗ１は、形成される配線パターン（ここでは、ワード線）の配線幅ＷＷの４倍程度の寸法（例えば、４０ｎｍ〜８０ｎｍ程度）を有するように、パターニング及び加工されることが好ましい。
【００８７】
例えば、フォトリソグラフィのための露光の光源として、ＡｒＦレーザが用いられる。ＡｒＦレーザによる露光波長λは、例えば、１９３ｎｍ程度に設定されている。また、露光装置のレンズの開口ＮＡは、例えば、１．０〜１．３５程度に設定される。プロセスパラメータｋ１は、例えば、０．２６５程度に設定されている。
【００８８】
図８及び図９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図８は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図９は、図８の断面構造を示している。図９の（ａ）は、図８のＩＸａ−ＩＸａ線に沿う断面図を示している。図９の（ｂ）は、図８のＩＸｂ−ＩＸｂ線に沿う断面図を示している。また、図９の（ｃ）は、図８のＩＸｃ−ＩＸｃ線に沿う断面図を示している。
【００８９】
図８及び図９に示されるように、例えば、犠牲層に対するエッチバックによって、メモリセルアレイ１００及び引き出し領域１５０内において、犠牲層がスリミングされる。このスリミングによって、犠牲層６１Ｘの寸法が、縮小される。スリミングのためのエッチバック（エッチング）の条件は、メモリセルアレイ１００内における犠牲層６１Ｘの線幅Ｗ１Ｘが、例えば、リソグラフィによるパターニング時における線幅Ｗ１の半分（１／２）程度になるように、設定される。引き出し領域１５０内の突起部６１Ａの寸法も、エッチバックによって縮小する。
【００９０】
尚、犠牲層６１Ｘのスリミングのためのエッチバックは、犠牲層６１Ｘがパターン転写層６０に比較して選択的にエッチングされる条件であれば、ＲＩＥ法でもよいし、ウェットエッチングでもよい。
【００９１】
犠牲層６１Ｘに対するスリミングの後、パターン転写層６０及び犠牲層６１Ｘを覆うように、所定の膜厚の側壁材（マスク材）が、ＣＶＤ法によって、堆積される。そして、側壁材が犠牲層６１Ｘ及び突起部６１Ａの側面上に残存するように、所定の条件のエッチバックが側壁材に対して施される。この１番目の側壁形成プロセスによって、閉ループ状の１番目の側壁膜６３が、犠牲層６１Ｘの周囲を取り囲むように、犠牲層６１Ｘ及び突起部６１Ａの側面上に形成される。１番目の側壁膜６３は、ワード線を加工するための側壁マスクを形成するための犠牲層となる。以下では、側壁膜６３のことを、犠牲側壁膜６３ともよぶ。
【００９２】
例えば、引き出し領域１５０において、側壁膜６３の平面パターンは、犠牲層６１Ｘに設けられた突起部６１Ａの形状に依存して、変形する。例えば、側壁膜６３は、ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界側に向かって、折れ曲がっている。
【００９３】
側壁膜６３の線幅ＷＳ１は、リソグラフィにおける解像度の限界寸法未満になっている。側壁膜６３の線幅ＷＳ１は、犠牲層６１の線幅Ｗ１Ｘ以下になっている。例えば、側壁膜６３の線幅ＷＳ１は、形成される配線パターン（ワード線）の線幅ＷＷと同じ寸法からワード線の線幅ＷＷの２倍までの範囲内の値であることが好ましい。
【００９４】
この値の線幅ＷＳ１が得られるように、側壁材の膜厚及びエッチバックの条件が適宜設定されることが好ましい。但し、側壁膜６３を形成するための材料及びエッチバックの条件は、犠牲層６１Ｘ及び絶縁層（パターン転写層）６０に比較して、側壁膜（側壁材）が選択的にエッチングされるように、適宜選択される。例えば、側壁膜６３の材料（側壁材）は、酸化シリコンが用いられる。但し、側壁膜６３、犠牲層６１Ｘ及びパターン転写層６０が互いに所定のエッチング選択比を確保できていれば、側壁膜６３、犠牲層６１Ｘ及びパターン転写層６０の材料の組み合わせは、上述の例に限定されない。
【００９５】
このように、１回目の側壁形成プロセスによって、犠牲層６１Ｘの側面上に対して側壁膜６３（１番目の側壁膜）が形成される。側壁膜６３の線幅ＷＳ１は、犠牲層６１のパターンの線幅のほぼ１／２倍以下となっている。側壁膜６３と側壁膜６３を形成するためにリソグラフィによって形成された犠牲層６１との線幅は、１／２倍ピッチの関係を有している。
【００９６】
図１０及び図１１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１０は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図１１は、図１０の断面構造を示している。図１１の（ａ）は、図１０のＸＩａ−ＸＩａ線に沿う断面図を示している。図１１の（ｂ）は、図１０のＸＩｂ−ＸＩｂ線に沿う断面図を示している。また、図１１の（ｃ）は、図１０のＸＩｃ−ＸＩｃ線に沿う断面図を示している。
【００９７】
図１０及び図１１に示されるように、犠牲層が除去された後、レジストマスク６５Ａが、フォトリソグラフィ技術及びエッチングによって、パターン転写層６０上に形成される。なお、レジストマスク６５Ａの線幅が側壁膜６３の線幅より小さくならない程度に、レジストマスク６５Ａに対してスリミングを施してもよい。また、レジストマスク６５Ａに対するパターニングは、液浸露光技術を用いてもよい。レジストマスク６５Ａは、側壁膜６３を覆うように形成される。レジストマスク６５Ａは、引き出し領域１５０において、複数のコンタクト部（フリンジ）が配置されるコンタクトエリア内に形成される。
【００９８】
レジストマスク６５Ａの寸法（線幅）Ｗ３は、側壁膜６３の線幅ＷＳ１より大きい。例えば、レジストマスク６５Ａの線幅Ｗ３は、リソグラフィの解像度の限界寸法程度に設定されている。但し、レジストマスク６５Ａの線幅Ｗ３は、近接効果の影響やレジストマスクに対するスリミング処理によって、リソグラフィの解像度の限界寸法より小さくなる場合もある。
【００９９】
図１２及び図１３を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１２は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図１３は、図１２の断面構造を示している。図１３の（ａ）は、図１２のＸＩＩＩａ−ＸＩＩＩａ線に沿う断面図を示している。図１３の（ｂ）は、図１２のＸＩＩＩｂ−ＸＩＩＩｂ線に沿う断面図を示している。また、図１３の（ｃ）は、図１２のＸＩＩＩｃ−ＸＩＩＩｃ線に沿う断面図を示している。
【０１００】
図１２及び図１３に示されるように、側壁膜６３及びレジストマスク６５Ａをマスクとして、側壁膜６３及びレジストマスク６５Ａの下層のマスク材がエッチングされる。これによって、マスク材に、側壁膜６３及びレジストマスク６５Ａから形成されるパターンが転写され、パターン転写層６０Ａ，６０Ｂが導電層３５Ａ上に形成される。
【０１０１】
ここで、側壁膜６３によってパターニングされたパターン転写層の部分６０Ａは、側壁膜６３の寸法に依存した線幅を有する。部分６０Ａのことを、犠牲ラインパターン層６０Ａとよぶ。犠牲ラインパターン層６０Ａの線幅は、側壁膜６３の線幅ＷＳ１同程度になっている。例えば、犠牲ラインパターン層６０Ａの線幅ＷＳ１は、形成されるワード線の線幅ＷＷからワード線の線幅ＷＷの２倍程度の範囲内の線幅を有している。
【０１０２】
また、レジストマスク６５Ａによってパターニングされたパターン転写層の部分６０Ｂは、側壁膜６３によってパターニングされた部分６０Ａより大きい線幅Ｗ３を有している。部分６０Ｂのことを、犠牲矩形パターン層６０Ｂとよぶ。例えば、犠牲矩形パターン層６０Ｂの線幅Ｗ３は、レジストマスク６５Ａに基づいて加工されるため、例えば、リソグラフィの解像度の限界寸法以上になっている。但し、マスク６５Ａに対するスリミング処理によって、犠牲矩形パターン層６０Ｂの線幅Ｗ３リソグラフィの解像度の限界寸法より小さくなっている場合もある。
【０１０３】
以下では、犠牲ラインパターン層６０Ａ及び犠牲矩形パターン層６０Ｂを区別しない場合には、犠牲パターン層６０Ａ，６０Ｂとよぶ。
【０１０４】
図１４及び図１５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１４は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。
【０１０５】
図１５は、図１４の断面構造を示している。図１５の（ａ）は、図１４のＸＶａ−ＸＶａ線に沿う断面図を示している。図１５の（ｂ）は、図１４のＸＶｂ−ＸＶｂ線に沿う断面図を示している。また、図１５の（ｃ）は、図１４のＸＶｃ−ＸＶｃ線に沿う断面図を示している。
【０１０６】
犠牲パターン層６０Ａ，６０Ｂを形成するための側壁膜及びレジストマスクが除去された後、図１４及び図１５に示されるように、パターン層６０Ａ，６０Ｂ及び導電層３５Ａ上に、第２の側壁材（例えば、酸化シリコン）が、ＣＶＤ法によって、形成される。そして、その側壁材に対してエッチバックが施され、犠牲パターン層６０Ａ，６０Ｂの側面上に、第２の側壁膜６７が形成される。尚、側壁膜６７を形成する前に、犠牲パターンそう６０Ａ，６０Ｂに対して、スリミングを施してもよい。
【０１０７】
これによって、１番目の犠牲側壁膜に基づいて形成された犠牲ラインパターン層６０Ａを取り囲むように、２回目の側壁形成プロセスによって、閉ループ状の２番目の側壁膜６７が、犠牲ラインパターン層６０Ａの側面上に形成される。ラインパターンを有する側壁膜６７は、導電層３５Ａを加工するためのマスクとなる。以下では、説明の明確化のため、側壁膜６７のことを、側壁マスク６７とよぶ。
【０１０８】
側壁マスク６７の線幅ＷＳ２は、犠牲ラインパターン層６０Ａの線幅ＷＳ１以下である。例えば、側壁マスク６７の線幅ＷＳ２は、犠牲ラインパターン層６０Ａの線幅ＷＳ１程度からその線幅ＷＳ１の半分程度の範囲内で、形成されている。尚、上述のスリミングされた犠牲層６１Ｘの線幅Ｗ１Ｘは、２つの犠牲側壁膜間の２つの側壁マスクが接触しないように、側壁マスク６７の線幅ＷＳ２の２倍の寸法より大きいことが好ましい。
【０１０９】
また、引き出し領域１５０内において、犠牲矩形パターン層６０Ｂの側面上に、側壁マスク６７が、形成される。コンタクトエリア内において、矩形パターン層６０Ｂを挟んでいる側壁マスク６７の間隔は、メモリセルアレイ１００内で隣接する側壁マスク６７の間隔（例えば、間隔ＷＳ１）より大きく、矩形パターン層６０Ｂの線幅Ｗ３程度を有している。コンタクトエリアＣＡ内における犠牲パターン６０Ｂを挟んでいる側壁マスク６７の間隔Ｗ３は、例えば、３０ｎｍ以上であることが好ましい。尚、コンタクトエリアＣＡ内で犠牲パターン６０Ｂを挟んでいる側壁マスク６７の間隔Ｗ３は、リソグラフィの解像度の限界寸法以上でもよい。
【０１１０】
このように、２回目の側壁形成プロセスによって、１回目の側壁形成プロセスに基づくパターン（犠牲側壁膜及びそれに基づく犠牲パターン層）の側面上に、２回目の側壁膜（側壁マスク）６７が形成される。２回目の側壁マスク６７は、ワード線（メモリセル）の形成位置の上方に形成されている。
【０１１１】
側壁マスクの線幅ＷＳ２が、犠牲側壁膜の線幅ＷＳ１の１／２倍程度となっている場合、側壁マスク６７の線幅ＷＳ２は、犠牲側壁膜を形成するための犠牲層の線幅の１／４倍程度となっている。側壁マスク６７は、犠牲側壁膜６３を形成するためにリソグラフィによって形成された犠牲層６１との間に、例えば、１／４倍ピッチの関係を有している。
【０１１２】
尚、本実施形態において、犠牲パターン層６０Ａ，６０Ｂの側面上に、側壁マスク６７が形成されたが、第１の側壁膜６３及びレジストマスク６５Ａの側面上に、側壁マスク６７が形成されてもよい。そして、第１の側壁膜６３及びレジストマスク６５Ａを除去した後、側壁マスク６７をマスクとして、犠牲パターン層（ハードマスク層）を加工してもよい。この場合、導電層３５上に、マスク材（犠牲ラインパターン６０Ａ）を形成せずに、導電層３５上に、芯材、第１の側壁膜６３、レジストマスク６５Ａ及び側壁マスク６７を直接形成してもよい。
【０１１３】
図１６乃至図１８を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図１７は、図１６の断面構造を示している。図１７の（ａ）は、図１６のＸＶＩＩａ−ＸＶＩＩａ線に沿う断面図を示している。図１７の（ｂ）は、図１６のＸＶＩＩｂ−ＸＶＩＩｂ線に沿う断面図を示している。図１７の（ｃ）は、図１６のＸＶＩＩｃ−ＸＶＩＩｃ線に沿う断面図を示している。
【０１１４】
図１６及び図１７に示されるように、側壁マスク６７を形成するための犠牲パターン層が除去された後、引き出し領域１５０内のコンタクトエリアＣＡにおいて、ワード線に接続されるフリンジ（コンタクト部）の形成位置に、レジストマスク６９Ａが、フォトリソグラフィ及びエッチングによって、形成される。レジストマスク６９Ａの寸法Ｗ４，Ｗ４’は、側壁マスク６７の線幅ＷＳ２以上に設定されている。レジストマスク６９Ａの寸法Ｗ４，Ｗ４’は、レジストマスクに対するスリミングによって、リソグラフィの解像度の限界寸法より小さくすることもできる。
【０１１５】
ここで、コンタクトエリアＣＡ内においてレジストマスク６９によって覆われる側壁マスク６７の間隔Ｗ５は、メモリセルアレイ１００内で互いに隣接する側壁マスク６７間の間隔ＷＳ１より大きい。例えば、コンタクトエリアＣＡ内における側壁マスク６７間の間隔Ｗ５は、（ｋ１／２ｎ）×（λ／ＮＡ）で示される値より大きい。ここで、“λ”はリソグラフィに用いる光源の波長（露光波長）、“ＮＡ”は露光装置のレンズの開口数、“ｋ１”はリソグラフィにおけるプロセスパラメータ（プロセスの難易度）、そして、“ｎ＋１”は側壁形成プロセス（側壁転写プロセス）の回数を示している。例えば、本実施形態のように、２回の側壁形成プロセスによって配線パターン（ワード線）が形成される場合、間隔Ｗ５は、３０ｎｍ以上であることが好ましい。
【０１１６】
それゆえ、コンタクトエリア内において、レジストマスク６９を形成するためのマージンを確保でき、レジストマスク６９が２つの側壁マスク６７にまたがるパターニング不良又は２つのレジストマスク６９同士が接触する不良を抑制できる。
【０１１７】
メモリセルアレイ１００内において、互いに隣接する側壁マスク６７間の間隔（スペース）は、除去された犠牲側壁膜（１番目の側壁膜）の線幅ＷＳ１と同程度になっている。但し、側壁マスク６７の曲面側が対向する位置の間隔は、犠牲層壁膜の線幅ＷＳ１と異なる大きさとなる場合がある。
【０１１８】
例えば、フリンジを形成するためのレジストマスク６９Ａが形成されるのと同時に、セレクトゲート線（セレクトトランジスタ）を形成するためのレジストマスク６９Ｂが形成される。
【０１１９】
図１８は、図１６及び図１７に続く製造工程、より具体的には、図１６及び図１７に示される製造工程に続いて、エッチングを実行した後の断面構造を示している。図１８の（ａ）は、図１７の（ａ）のエッチング後の断面図を示している。図１８の（ｂ）は、図１７の（ｂ）のエッチング後の断面図を示している。図１８の（ｃ）は、図１７の（ｃ）のエッチング後の断面図を示している。
【０１２０】
側壁マスク６７及びレジストマスク６９Ａ，６９Ｂをマスクに用いて、半導体基板３０上の被加工層が、例えば、ＲＩＥ法によって、エッチングされる。ここで、本実施形態において、被加工層は、半導体基板３０上に積層された導電層３５Ａ，３３Ａ及び絶縁体３４である。但し、本実施形態において、犠牲側壁膜に基づいて形成された側壁マスクによって加工される被加工層は、導電層又は絶縁層の単層構造でもよい。
【０１２１】
図１８に示されるように、エッチングによって、側壁マスク６７及びレジストマスク６９Ａ，６９Ｂに基づいた、配線パターン及びゲートパターンが、半導体基板３０上に形成される。これによって、ラインアンドスペースパターンの配線（ワード線）ＷＬが、メモリセルアレイ１００内に形成される。
【０１２２】
メモリセルアレイ１００内に、メモリセルのスタックゲート構造が、側壁マスク６７に基づいて形成される。メモリセルのスタックゲート構造は、ゲート絶縁膜３２上のフローティングゲート電極３３、フローティングゲート電極３３上のゲート間絶縁膜（絶縁体）３４及びゲート間絶縁膜３４上のコントロールゲート電極３５とを含む。コントロールゲート電極３４はワード線ＷＬとして用いられる。ワード線ＷＬは、メモリセルアレイ１００内から引き出し領域１５０内に延在する。ワード線ＷＬは、メモリセルＭＣの制御ゲート電極であり、メモリセルアレイ１００内においてアクティブ領域と交差している。
【０１２３】
ワード線ＷＬは、配線幅ＷＷを有する。配線幅ＷＷは、導電層を加工するための側壁マスク（２番目の側壁膜）６７の線幅ＷＳ２と実質的に同じ大きさである。メモリセルアレイ１００内において、互いに隣接するワード線間の間隔ＷＤは、例えば、側壁マスクを形成するための犠牲側壁膜（１番目の側壁膜）の線幅ＷＳ１と実質的に同じ大きさを有する。なお、ワード線間の間隔ＷＤは、配線幅ＷＷと実質的に同じであることが好ましい。このため、ワード線ＷＬを形成するための側壁マスク及び各犠牲層の寸法が適宜設計されることが好ましい。ワード線ＷＬの配線幅ＷＷ及び配線間隔ＷＤの少なくとも一方は、（ｋ１／２ｎ）×（λ／ＮＡ）で示される値（ここでは、ｎ＝１）以下の寸法を有するように、形成される。
【０１２４】
引き出し領域１５０内において、ワード線ＷＬとなるループ状の配線パターンは、所定の箇所で折れ曲がるように形成される。  
引き出し領域１５０内のコンタクトエリアＣＡ内において、ワード線ＷＬに接続されたフリンジ３９（Ｆ）が、レジストマスク６９Ａに基づいて形成される。それゆえ、フリンジ３９の短辺の寸法ＷＣ４は、ワード線ＷＬの配線幅ＷＷより大きくなっている。
【０１２５】
本実施形態において、コンタクトエリアＣＡ内のフリンジ３９の形成位置において、互いに隣接するワード線ＷＬ間の間隔ＷＣ２は、メモリセルアレイ１００内におけるワード線ＷＬ間の間隔ＷＤより大きくなっている。コンタクトエリア内ＣＡにおいて、ワード線ＷＬ間の間隔ＷＣ２は、例えば、上述の（ｋ１／２ｎ）×（λ／ＮＡ）で示される値（ここでは、ｎ＝１）より大きい。ワード線を形成するための配線パターンが、２回の側壁形成プロセスで形成される場合、コンタクトエリアＣＡ内のフリンジ接続箇所において、ワード線ＷＬ間の間隔ＷＣ２は、アライメントずれやドーズフォーカスのばらつきを考慮して、３０ｎｍより大きいことが好ましい。但し、コンタクトエリアＣＡ内のフリンジ接続箇所におけるワード線ＷＬ間の間隔ＷＣ２は、リソグラフィの解像度の限界寸法以上であってもよい。
【０１２６】
また、メモリセルアレイ１００内において、ワード線ＷＬ及びフリンジ３９の形成と同時に、セレクトトランジスタのゲート電極及びセレクトゲート線が形成される。尚、セレクトゲート形成領域をパターニングするためのマスクは、フリンジを形成するためのレジストマスクを形成するのと同時に形成せずに、図１０乃至図１５に示される工程において、犠牲パターンと同時に形成されてもよい。
【０１２７】
このように、メモリセルアレイ１００内において、（ｎ＋１）回の側壁転写プロセスによってラインアンドスペースパターンを有する側壁マスク６７が、形成される。側壁マスク６７によって形成される配線パターンは、リソグラフィの解像度の限界寸法より小さい線幅を有する。また、引き出し領域１５０内において、その側壁マスク６７によって形成される配線パターン間の間隔ＷＤより大きい寸法が、フリンジ接続箇所における配線パターンの間隔ＷＣ２として、確保される。
【０１２８】
それゆえ、コンタクトエリアＣＡ内において、側壁マスクによって形成された配線パターンの間隔ＷＣ２は、メモリセルアレイ１００内の配線パターンの間隔ＷＤよりも大きくなる。したがって、コンタクトエリアＣＡ内のフリンジ接続箇所において、隣接するワード線ＷＬ間及び隣接するフリンジ間の短絡が、抑制される。
【０１２９】
図５に示されるように、メモリセルＭＣ、セレクトトランジスタＳＴ、ワード線ＷＬ及びセレクトゲート線ＳＧＬが形成された後、形成されたゲート電極をマスクとして、イオン注入が実行され、拡散層４０Ａ，４０Ｂが半導体基板３０内に形成される。
【０１３０】
その後、閉ループ状の配線パターンに対するループカット（エッチング）によって、ワード線３５（ＷＬ）が、それぞれ独立するパターンにされる。
【０１３１】
そして、メモリセルアレイ１００及び引き出し領域１５０内において、メモリセルＭＣ、セレクトトランジスタＳＴ、ワード線ＷＬ及びセレクトゲート線ＳＧＬを覆うように、層間絶縁膜５１が、例えば、ＣＶＤ法によって、半導体基板３０上に堆積される。
【０１３２】
層間絶縁膜５１内の所定の位置に、コンタクトホールが形成され、コンタクトホール内に、コンタクトプラグＣＰ１，ＣＰ２，ＣＰＦが埋め込まれる。
【０１３３】
コンタクトプラグＣＰ１は、メモリセルアレイ１００内において、カラム方向に隣接するセレクトトランジスタＳＴによって共有されている拡散層４０Ｂに接続される。
【０１３４】
コンタクトプラグＣＰＦは、引き出し領域１５０内のフリンジ３９上に設けられる。上述のように、コンタクトエリアＣＡ内で近接するフリンジ３９間及び隣接するワード線間に、メモリセルアレイ１００内のワード線ＷＬの配線幅ＷＷ（又はワード線間の間隔ＷＤ）より大きい間隔ＷＣ２が設けられている。このため、コンタクトプラグＣＰＦ同士のショートも抑制される。
【０１３５】
また、フリンジ３９の寸法ＷＣ１，ＷＣ１’が、ワード線ＷＬの配線幅ＷＷより大きい寸法を有している。このため、コンタクトプラグ（コンタクトホール）とフリンジ３９とのアライメントずれに対するマージンが大きくなる。また、フリンジ３９とコンタクトプラグＣＰＦとの接触面積を大きくでき、フリンジ３９とコンタクトプラグとの接触抵抗が小さくなる。
【０１３６】
そして、メモリセルアレイ１００及び引き出し領域１５０内において、層間絶縁膜５１上に、メタル層が、例えば、スパッタ法によって堆積される。メモリセルアレイ１００内において、堆積されたメタル層が所定のパターンに加工される。これによって、複数の第１の配線層Ｍ１が、コンタクトプラグＣＰ１，ＣＰ２に接続されるように、コンタクトプラグＣＰ１，ＣＰ２上及び層間絶縁膜５１上に、それぞれ形成される。これと同時に、引き出し領域１５０内において、ロウ制御回路１０１から延在する複数の配線層（引き出し配線）Ｍ０が、コンタクトプラグＣＰＦに接続されるように、コンタクトプラグＣＰＦ及び層間絶縁膜５１上に形成される。
【０１３７】
層間絶縁膜５１上及び配線層Ｍ１上に、第２の層間絶縁膜５２が、例えば、ＣＶＤ法によって、堆積される。そして、層間絶縁膜５２内に、コンタクトホールが形成され、ビアプラグＶ１が、メモリセルアレイ１００内の所定の位置に、形成される。
【０１３８】
そして、メモリセルアレイ１００内において、ビット線ＢＬとしての第３の配線層Ｍ１が、ビアプラグＶ１に接続されるように、層間絶縁膜５２上に形成される。第１及び第２の配線層Ｍ０，Ｍ１は、フォトリソグラフィ技術又は側壁転写技術を用いて、パターニング及び加工される。第１及び第２の配線層Ｍ０，Ｍ１は、ダマシン法によって形成されてもよい。
【０１３９】
尚、第２の配線層Ｍ１及びビアプラグＶ１は、ワード線ＷＬとロウ制御回路１０１との接続関係に応じて、引き出し領域１５０内に形成されてもよい。
【０１４０】
以上の工程によって、本実施形態の半導体装置（例えば、フラッシュメモリ）が形成される。
【０１４１】
尚、本実施形態のフラッシュメモリの製造方法において、２回の側壁転写プロセスを用いて、ラインアンドスペースパターンの配線パターンをメモリセルアレイ１００内に形成する例について述べたが、本実施形態は、２回以上の側壁転写プロセスによって配線パターンが実行される製造方法であれば、側壁転写プロセスの回数は、限定されない。例えば、３回の側壁転写プロセスによって、ラインアンドスペースパターンの配線パターンが形成される場合、１回目の側壁膜を形成するための犠牲層の１／８倍ピッチのラインアンドスペースパターンが形成される。図１０及び図１１に示される工程のように、コンタクトエリアＣＡ内において隣接する配線パターン間の間隔を確保するためのレジストマスクによるパターニングは、１回目と２回目の側壁形成プロセス間のみに実行されてもよいし、各側壁形成プロセス間にそれぞれ実行されてもよい。
【０１４２】
３回の側壁転写プロセスによって配線パターンが形成される場合、形成される配線パターン（ワード線）の配線幅ＷＷは、９．５ｎｍ以下であることが好ましく、コンタクトエリアＣＡ内において隣接する配線パターンの間隔ＷＣ２は、１５ｎｍより大きいことが好ましい。尚、この場合、１回目の側壁膜を形成するための犠牲層６１の線幅Ｗ１は、形成される配線パターンの配線幅の８倍程度であることが好ましい。
【０１４３】
上述のように、本実施形態のフラッシュメモリの製造方法は、複数回（ｎ＋１回）の側壁形成プロセスを含んでいる。本実施形態において、ｎ回目の側壁形成プロセスで形成される側壁膜は、（ｎ＋１）回目の側壁形成プロセスで形成される側壁膜のための犠牲パターンとなる。そして、（ｎ＋１）回目の側壁形成プロセスによって形成された側壁膜をマスクに用いて、被加工層（ここでは、ワード線及びトランジスタのゲート電極）が加工される。それゆえ、ワード線ＷＬの配線幅ＷＷ及び配線間隔ＷＤの少なくとも一方は、（ｋ１／２ｎ）×（λ／ＮＡ）で示される値以下の寸法を有する。
【０１４４】
本実施形態において、（ｎ＋１）回目の側壁膜が形成される前に、フリンジが設けられるコンタクトエリアＣＡ内において、ｎ番目の側壁膜を覆うように、レジストマスクが形成される。コンタクトエリアＣＡ内において、（ｎ＋１）番目の側壁膜は、レジストマスクに基づくパターンの側面上に形成される。
【０１４５】
それゆえ、コンタクトエリアＣＡ内の（ｎ＋１）番目の側壁膜及びその側壁膜によって形成される配線パターンの間隔Ｗ５，ＷＣ２は、メモリセルアレイ１００内における配線パターン（ここでは、ワード線）間の間隔ＷＷより大きい。例えば、コンタクトエリアＣＡ内における配線パターン間の間隔Ｗ５，ＷＣ２は、（ｋ１／２ｎ）×（λ／ＮＡ）で示される値より大きい。
【０１４６】
したがって、コンタクトエリアＣＡ内において、レジストマスクが複数の側壁マスクを覆わないように、フリンジを形成するためのレジストマスクを形成できる。
【０１４７】
このように、本実施形態によれば、コンタクトエリア内にレジストマスクを形成するためのレイアウトのマージンを確保できる。そして、コンタクトエリア内において、フリンジ、配線及びコンタクトとの間に生じるショート（短絡）を防止できる。
【０１４８】
この結果として、本実施形態は、半導体装置の微細化に起因する半導体装置の製造歩留まりの低下を、抑制できる。また、本実施形態は、複雑な製造工程の追加無しに、異なる寸法（配線幅又は配線間隔）を含む配線及びその配線に接続されるコンタクト部を、形成できる。
【０１４９】
したがって、本実施形態の半導体装置及びその製造方法によれば、複雑な製造工程を用いずに、微細なパターンを含む半導体装置の信頼性を向上できる。
【０１５０】
（２）  第２の実施形態  
図１９乃至図２１を参照して、第２の実施形態の半導体装置の製造方法について説明する。尚、第１の実施形態の半導体装置及びその製造方法に共通する構成要素及び製造工程に関しては、必要に応じて、説明する。
【０１５１】
第１の実施形態において、コンタクトエリアＣＡ内において、レジストマスクを用いて、側壁マスクによって加工される微細パターンより大きい寸法のパターンを形成する例について、説明した。  
しかし、レジストマスクを用いずに、隣接するパターン間のスペース幅（間隔又はピッチ）に依存してエッチングバイアスに違いが生じることを利用して、側壁マスクによって加工されるパターンより大きい寸法のパターンを形成してもよい。
【０１５２】
図１９は、エッチング工程における隣接するマスクパターン間のスペース幅と形成されたパターンの変換差（パターン線幅変動量）との関係の一例を示すグラフである。図１９の横軸は、マスクパターン間のスペース幅ＤＳを示している。図１９の縦軸は、マスクパターンと形成されるパターンの寸法の変換差（エッチングバイアスともよばれる）ＣＤを示している。本実施形態において、パターンの変換差ＣＤは、２つのマスクパターンが隣接した状態で所定のエッチング条件で加工されたパターンの線幅Ｗｅａとエッチング前のマスクパターンの線幅Ｗｅｂとの変換差（Ｗｅａ−Ｗｅｂ）を示している。
【０１５３】
図１９に示されるように、マスクパターンのスペース幅ＤＳが大きくなると、変換差ＣＤが大きくなる。すなわち、マスクパターンの線幅Ｗｅｂに対して形成されるパターンの線幅Ｗｅａが大きくなる。
【０１５４】
図２０及び図２１に示されるように、本実施形態の半導体装置の製造方法において、このエッチング時に生じるマスクパターンと被加工物との変換差を利用して、リソグラフィ（レジストマスク）を用いずに、側壁膜より寸法の大きなパターンが形成される。
【０１５５】
図２０を用いて、本実施形態の半導体装置（フラッシュメモリ）の製造方法の一工程について、説明する。図２０の（ａ）は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図２０の（ｂ）は、図２０の（ａ）のＸＸｂ−ＸＸｂ線に沿う断面図を示している。
【０１５６】
図２０に示されるように、第１の実施形態と同様に、メモリセルアレイ１００内及び引き出し領域１５０内に、トランジスタ及びワード線の形成部材が、形成される。それらの形成部材上に、パターン転写層６０が堆積される。所定の形状の犠牲層６１が、パターン転写層６０上に、形成される。そして、犠牲層６１Ｘに対して、スリミングが施される。
【０１５７】
犠牲層６１Ｘが含む突起部６１Ａは、寸法Ｄ１を有している。また、互いに隣接する突起部６１Ａは、間隔Ｄ２を有している。本実施形態において、突起部６１Ａ間の間隔Ｄ２の大きさは、寸法Ｄ１より大きくなるように形成される。以下では、隣接するほかのパターンとの間隔が大きいパターンのことを、孤立パターンともよぶ。
【０１５８】
図２１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２１の（ａ）は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図２１の（ｂ）は、図２１の（ａ）のＸＸＩｂ−ＸＸＩｂ線に沿う断面図を示している。
【０１５９】
１回の側壁形成プロセスによって、側壁膜（犠牲側壁膜）６３が、突起部６１Ａを有する犠牲層６１Ｘの側面上に、形成される。側壁膜６３は、線幅ＷＳ１を有する。
【０１６０】
犠牲層６１Ｘが選択的に除去された後、形成された側壁膜６３をマスクに用いて、パターン転写層がＲＩＥ法によって加工される。ここで、エッチングの条件は、引き出し領域１５０内における孤立パターンとしての突起部６１Ａと側壁マスク６３とのパターン変換差が、メモリセルアレイ１００内における犠牲層６１Ｘと側壁マスク６３とのパターン変換差より大きくなるように、調整される。
【０１６１】
上記のように、突起部６１Ｘに対応する部分において、ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界を挟んで隣接した側壁膜６３は間隔Ｄ２を有している。それゆえ、突起部６１Ａに対応するように形成されたパターン転写層６０Ｃは、図１９に示された側壁膜６３の線幅ＷＳ１より大きい寸法Ｗ３’を有するように、加工される。
【０１６２】
この後、第１の実施形態の図１４乃至図１８に示される工程と同様に、転写パターン層６０，６０Ｃの側面上に、２回目の側壁形成プロセスによって、側壁膜（側壁マスク）が形成される。２番目の側壁膜が形成された後、転写パターン層は選択的に除去される。そして、コンタクトエリア内において、フリンジの形成位置に、レジストマスクが、フォトリソグラフィによって、形成される。
【０１６３】
図２１に示されるように、コンタクトエリア内の転写パターン層６０Ｃは、転写パターン層を加工するための側壁膜６３の線幅ＷＳ１より大きい寸法を有している。それゆえ、転写パターン層６０Ｃの側面上に形成される側壁膜は、線幅ＷＳ１より大きい間隔を有して、隣接する。それゆえ、レジストマスクを形成するためのマージンを確保できる結果として、コンタクトエリア内において、１つのレジストマスクが複数の側壁膜を覆わないように、フリンジを形成するためのレジストマスクを形成できる。
【０１６４】
これによって、コンタクトエリア内における配線（例えば、ワード線）間の間隔が、メモリセルアレイ内における配線間の間隔より大きくなるように、メモリセルアレイから引き出し領域へ延在する配線を形成できる。
【０１６５】
尚、ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）間の境界領域において、側壁膜間の間隔が大きくなる。そのため、ブロック間の境界領域近傍のパターンの線幅が変動するのを抑制するために、セレクトゲート線が形成される領域内に、ダミーパターンやセレクトゲート線を形成するためのマスクパターンが、形成されてもよい。
【０１６６】
以上の工程によって、本実施形態の半導体装置が形成される。
【０１６７】
本実施形態の半導体装置の製造方法において、１回目の側壁膜を用いて、下地層を加工する際、レジストマスクを形成せずに、パターン間隔に対するエッチングバイアスの違いを利用して、側壁膜６３の線幅ＷＳ１より大きい寸法Ｗ３’のパターン６０Ｃを形成できる。これによって、レジストマスクを形成するための工程、例えば、フォトリソグラフィ及びレジストマスクに対するエッチング、を削減できる。それゆえ、本実施形態によれば、半導体装置の製造工程の簡略化及び製造コストの低減に貢献できる。
【０１６８】
第２の実施形態の半導体装置の製造方法においても、第１の実施形態の半導体装置の製造方法と同様に、微細パターンを含む半導体装置の信頼性を向上できる。
【０１６９】
（３）  第３の実施形態  
図２２乃至図３１を参照して、第３の実施形態の半導体装置及びその製造方法について、説明する。
【０１７０】
第１の実施形態において、複数回の側壁形成／転写プロセスによって形成された側壁マスクを用いて配線を加工する半導体装置の製造方法について、説明した。  
但し、本実施形態は、側壁転写技術によってリソグラフィの解像度の限界寸法未満の配線パターン（ラインパターン）が形成され、且つ、コンタクト部の形成領域が側壁転写技術の微細パターンより大きい寸法を有していれば、配線パターンの構造は限定されない。例えば、図２２乃至図３１に示される本実施形態の半導体装置（例えば、フラッシュメモリ）及びその製造方法のように、配線（ここでは、ワード線）は、側壁転写技術によって形成された溝内に埋め込まれた構造、つまり、ダマシン構造を有していてもよい。
【０１７１】
本実施形態において、コントロールゲート電極のみを、ダマシンゲート構造によって形成する例を説明するが、電荷蓄積層を含むスタックゲート構造の全体が、ダマシンゲート構造で形成されてもよい。
【０１７２】
図２２及び図２３を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２２は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図２３は、図２２の断面構造を示している。図２３の（ａ）は、図２２のＸＸＩＩＩａ−ＸＸＩＩＩａ線に沿う断面図を示している。図２３の（ｂ）は、図２２のＸＸＩＩＩｂ−ＸＸＩＩＩｂ線に沿う断面図を示している。
【０１７３】
図２２及び図２３に示されるように、メモリセル毎に独立するように、フローティングゲート電極３３が、例えば、側壁転写技術によって、ゲート絶縁膜３２を介して、メモリセルアレイ１００内の半導体基板３０上に形成される。フローティングゲート電極３３上には、絶縁膜が形成される。絶縁膜は、ゲート間絶縁膜でもよいし、ダミー層（マスク層）でもよい。尚、メモリセルのゲート構造が、電荷蓄積層にトラップ準位を含む絶縁膜が用いられた構造（例えば、ＭＯＮＯＳ構造又はＳＯＮＯＳ構造）である場合、電荷蓄積層はメモリセル毎に分断されなくともよい。また、ソース／ドレイン拡散層は、半導体基板３０内に形成されなくともよい。
【０１７４】
そして、フローティングゲート電極３３を覆うように、層間絶縁膜５１が、ＣＶＤ法によって形成される。  
層間絶縁膜５１上に、パターン転写層としての絶縁膜７０が、例えば、ＣＶＤ法によって、堆積される。
【０１７５】
そして、第１の実施形態と同様に、絶縁膜７０上に、所定のパターンを有する犠牲層７１Ｘが、形成される。メモリセルアレイ１００内において、犠牲層７１Ｘは、線幅Ｗ１Ｘを有する。犠牲層７１Ｘの線幅Ｗ１Ｘは、形成されるワード線ＷＬの線幅の４倍程度になっている。犠牲層７１Ｘは、線幅を縮小するためのスリミングが施されてもよいし、スリミングを施さずにリソグラフィの解像度の限界寸法で形成されてもよい。  
引き出し領域１５０内において、犠牲層７１Ｘ内に、突起部７１Ａが形成されている。犠牲層７１Ｘの突起部７１Ａの短辺は、メモリセルアレイ１００内の犠牲層７１Ｘの線幅Ｗ１Ｘより大きい寸法（線幅）を有するように、パターニング及び加工されている。
【０１７６】
そして、１回目の側壁形成プロセス（側壁転写プロセス）によって、１番目の側壁膜（犠牲側壁膜）７３が、犠牲層７１Ｘの側面上に形成される。側壁膜７３は、リソグラフィによる解像度の限界寸法より小さい線幅ＷＳ１を有している。
【０１７７】
引き出し領域１５０内において、犠牲層７１Ｘの突起部７１Ａを挟んで対向する側壁膜７３の間隔が、線幅Ｗ１Ｘより大きくされる。  
図２４及び図２５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２４は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図２５は、図２４の断面構造を示している。図２５の（ａ）は、図２４のＸＸＶａ−ＸＸＶａ線に沿う断面図を示している。図２５の（ｂ）は、図２４のＸＸＶｂ−ＸＸＶｂ線に沿う断面図を示している。
【０１７８】
図２４及び図２５に示されるように、側壁膜７３を形成するための犠牲層が除去された後、引き出し領域１５０内において、所定のパターンのレジストマスク７５が、フォトリソグラフィ技術によって、形成される。レジストマスク７５は、引き出し領域１５０内のコンタクトエリア内の側壁膜７３を覆っている。レジストマスク７５の寸法Ｗ３は、側壁マスク７３の線幅ＷＳ１より大きくなっている。
【０１７９】
図２６及び図２７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２６は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図２７は、図２６の断面構造を示している。図２７の（ａ）は、図２６のＸＸＶＩＩａ−ＸＸＶＩＩａ線に沿う断面図を示している。図２７の（ｂ）は、図２６のＸＸＶＩＩｂ−ＸＸＶＩＩｂ線に沿う断面図を示している。
【０１８０】
図２６及び図２７に示されるように、側壁膜及びレジストマスクのパターンに基づいて、パターン転写層７０Ａが加工された後、側壁膜及び除去される。そして、２回目の側壁形成プロセスによって、側壁膜（側壁マスク）７７が、加工されたパターン転写層７０Ａの側面上に、形成される。側壁膜７７の線幅ＷＳ２は、リソグラフィの解像度の限界寸法より小さい。２回目の側壁膜７７は、メモリセルのフローティングゲート電極（または、ダミー層）３３と上下に重ならない位置に形成され、側壁膜７７は、例えば、トランジスタのソース／ドレイン上方に配置されている。
【０１８１】
メモリセルアレイ１００内において、パターン転写層（犠牲ラインパターン層）７０Ａの線幅は、その転写層７０Ａをパターニングするための側壁犠牲膜の線幅ＷＳ１と実質的に同じ大きさを有している。引き出し領域１００のコンタクトエリア内において、パターン転写層（犠牲矩形パターン層）７０Ｂの寸法（線幅）Ｗ３は、その転写層７０Ｂをパターニングするためのレジストマスクの寸法Ｗ３と実質的に同じ寸法を有している。
【０１８２】
尚、メモリセルアレイ１００内において、犠牲ラインパターン層７０Ａを挟まないで対向する側壁マスク７７間の間隔は、側壁マスク７７の線幅ＷＳ２又は犠牲ラインパターン層７０Ａの線幅ＷＳ１と実質的に同じであることが好ましい。また、引き出し領域１５０のコンタクトエリア内において、犠牲矩形パターン層７０Ｂを挟まないで対向する側壁マスク７７間の間隔は、側壁マスク７７の線幅ＷＳ２の２倍より大きい寸法に設定されている。
【０１８３】
図２８及び図２９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２８は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図２９は、図２８の断面構造を示している。図２９の（ａ）は、図２８のＸＸＩＸａ−ＸＸＩＸａ線に沿う断面図を示している。図２９の（ｂ）は、図２８のＸＸＩＸｂ−ＸＸＩＸｂ線に沿う断面図を示している。
【０１８４】
図２８及び図２９に示されるように、側壁膜７７が残存するように、犠牲パターン層が選択的に除去される。引き出し領域１５０内における側壁膜７７のループ部分を覆うように、レジストマスク７９が形成される。尚、図示は省略するが、レジストマスク７９が形成されるのと同時に、セレクトゲート線（セレクトトランジスタ）を形成するためのレジストマスクが形成されてもよい。
【０１８５】
そして、側壁膜７７及びレジスト７９をマスクに用いて、層間絶縁膜５１Ａがエッチングされる。これによって、メモリセルアレイ１００内において、フローティングゲート電極３３の上方が開口し、層間絶縁膜５１Ａ内に、ゲート電極を埋め込むためのダマシン溝が形成される。形成された溝の幅は、リソグラフィの解像度の限界寸法より小さく、ワード線の配線幅ＷＷに相当する。例えば、ワード線が埋め込まれる溝の幅は、上述の（ｋ１／２ｎ）×（λ／ＮＡ）によって、求められる。
【０１８６】
引き出し領域１５０内において、側壁膜７７をマスクに用いたエッチングによって、コンタクト部（フリンジ）を埋め込むためのダマシン溝（以下、コンタクト溝とよぶ）が、層間絶縁膜５１Ｂ内に形成される。層間絶縁膜５１Ｂ内に形成されたコンタクト溝の幅ＷＣは、例えば、ワード線を埋め込むための溝の線幅ＷＷより大きい。
【０１８７】
尚、具体例として、２回の側壁形成／転写プロセスによってワード線及びコンタクト部を埋め込むための溝が形成される場合、ワード線が埋め込まれるダマシン溝は、１９ｎｍ以下であることが好ましく、コンタクト部が埋め込まれるダマシン溝は、３０ｎｍより大きいことが好ましい。また、３回の側壁形成／転写プロセスによってワード線及びコンタクト部を埋め込むためのダマシン溝が形成される場合、ワード線が埋め込まれるダマシン溝は、９．５ｎｍ以下であることが好ましく、コンタクト部が埋め込まれるダマシン溝は、１５ｎｍより大きいことが好ましい。
【０１８８】
また、引き出し領域１５０内における側壁膜７７のループ部分がレジストマスク７９に覆われていることによって、層間絶縁膜５１Ａ，５１Ｂ内に形成されるダマシン溝は、それぞれ独立したパターンとなっている。
【０１８９】
図３０及び図３１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３０は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図３１は、図３０の断面構造を示している。図３１の（ａ）は、図３０のＸＸＸＩａ−ＸＸＸＩａ線に沿う断面図を示している。図３１の（ｂ）は、図３０のＸＸＸＩｂ−ＸＸＸＩｂ線に沿う断面図を示している。
【０１９０】
図３０及び図３１に示されるように、ダマシン溝を形成するための側壁膜が除去された後、ダマシン溝が埋め込まれるように、導電体が、層間絶縁膜５１Ａ，５１Ｂ上に、堆積される。導電体は、例えば、金属又は導電性ポリシリコンからなる。
【０１９１】
その後、導電体がダマシン溝内に自己整合的に残存するように、導電体に対して、層間絶縁膜５１Ａ，５１ＢをストッパにしたＣＭＰ処理や、エッチバックが施される。  
これによって、メモリセルアレイ１００内に、ダマシンゲート構造の制御ゲート電極３５が形成される。制御ゲート電極３５は、ワード線ＷＬとして機能し、メモリセルアレイ１００内から引き出し領域１５０内へ、延在する。
【０１９２】
引き出し領域１５０において、ダマシン構造のワード線ＷＬ及びコンタクト部３９が形成される。コンタクトエリアＣＡ内において、コンタクト部の寸法ＷＣは、ワード線ＷＬの線幅ＷＷより大きく、かつ、レジストマスクやリソグラフィによってパターニングされた犠牲層に応じた寸法を有している。尚、コンタクトエリアＣＡ内において、コンタクト部３９は、側壁マスクの線幅に応じた寸法の絶縁膜５１Ｂを挟んで、隣接している。
【０１９３】
そして、第１の実施形態と同様に、層間絶縁膜（図示せず）が、ワード線及びコンタクト部を覆うように、堆積される。そして、コンタクト部３９に対応する位置において、層間絶縁膜内に、コンタクトホールが形成される。そのコンタクトホール内に、導電体が埋め込まれ、コンタクトプラグＣＰＦが、コンタクト部３９上に形成される。この後、層間絶縁膜及び配線層（メタル層）が、順次積層される。
【０１９４】
以上の製造工程によって、本実施形態の半導体装置が形成される。
【０１９５】
図２２乃至図３１に示されたように、複数回の側壁形成プロセス（側壁転写プロセス）を用いて形成される半導体装置の製造方法において、（ｎ＋１）番目の側壁膜を形成するために、コンタクト部を形成する位置に、レジストマスクがｎ番目の側壁膜を覆うように、形成される。（ｎ＋１）番目の側壁膜によるパターン転写によって形成された層間絶縁膜内の溝に導電体が埋め込まれ、ダマシン構造の配線パターン、トランジスタのゲート電極及びコンタクト部が、形成される。これによって、本実施形態においても、リソグラフィの解像度の限界寸法より小さい配線と、その配線の配線幅より大きいコンタクト部とを形成できる。
【０１９６】
本実施形態において、コンタクト部３９の大きさは、リソグラフィによってパターニングされるレジストマスク及び犠牲層の寸法を制御することによって、設定できる。それゆえ、側壁マスクの線幅程度の間隔でコンタクト部が隣接する場合において、コンタクトプラグの合わせずれに対するマージンを確保するように、レジストマスク及び犠牲層の大きさを制御することによって、コンタクトプラグと配線（ワード線）とのショートを防止できる。
【０１９７】
また、本実施形態において、コンタクト部のパターニングのために（ｎ＋１）回目の側壁膜（側壁マスク）を覆うレジストマスクを、形成せずともよい。それゆえ、本実施形態で述べた製造方法は、半導体装置の製造工程（レジストのパターニングのためのフォトリソグラフィ）を削減でき、半導体装置の製造コストを削減できる。
【０１９８】
したがって、第３の実施形態の半導体装置及びその製造方法によれば、第１及び第２の実施形態と同様の効果が得られ、微細なパターンを含む半導体装置の信頼性を向上できる。
【０１９９】
（４）  第４の実施形態  
図３２乃至図３４を参照して、第４の実施形態の半導体装置の製造方法について、説明する。尚、第１乃至第３の実施形態と同様の構成要素及び製造工程は、必要に応じて説明する。
【０２００】
ビット線ＢＬは、ワード線ＷＬと同様に、リソグラフィの解像度の限界寸法よりも微細なラインアンドスペースのパターンで形成される。ビット線ＢＬは、第３の実施形態で述べられた側壁転写技術を用いて形成されたダマシン溝内に埋め込まれるように、形成されてもよい。  
以下、図３２乃至図３４を用いて、ダマシン構造のビット線の形成方法について説明する。
【０２０１】
図３２を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３２は、本実施形態のフラッシュメモリの製造方法の一工程における断面図を示している。図３２の（ａ）は、ロウ方向におけるメモリセルアレイ１００の断面図を示し、図３２の（ｂ）は、メモリセルアレイのカラム方向に隣接して設けられた引き出し領域１６０の断面図を示している。例えば、図３２に示される製造工程における平面構造は、図２４に示される図に類似する。尚、メモリセルアレイのカラム方向の引き出し領域１６０内において、説明の簡単化のため、半導体基板３０上に素子が形成されていない例が図示されているが、ダミーセルや周辺回路の電界効果トランジスタが、半導体基板３０上に設けられてもよいのは、もちろんである。
【０２０２】
図３２の（ａ）及び（ｂ）に示されるように、メモリセル及びワード線ＷＬが半導体基板３０上に、形成された後、第１の層間絶縁膜５１が、メモリセル及びワード線ＷＬを覆うように、半導体基板３０上に形成される。そして、層間絶縁膜５１内に、コンタクトプラグＣＰが埋め込まれ、層間絶縁膜５１上に、所定のパターンの第１の配線層Ｍ０が形成される。層間絶縁膜５１上及び配線層Ｍ０上に、第２の層間絶縁膜５２が堆積される。そして、第２の層間絶縁膜５２内に、第１の配線層Ｍ０に接続されるように、ビアプラグＶ１が埋め込まれる。ビアプラグＶ１上及び層間絶縁膜５２上に、第３の層間絶縁膜５３Ａが堆積される。
【０２０３】
そして、図２２乃至図２５に示される工程と実質的に同様に、層間絶縁膜５３Ａ上に、側壁膜を形成するための犠牲層が、形成される。本実施形態にいて、ビット線を形成するためのライン状の芯材は、メモリセルアレイ１００内においてカラム方向に延在するように、形成される。例えば、図２２に示される例と同様に、引き出し領域１６０内において、犠牲層は、ロウ方向に折れ曲がるように、形成されている。引き出し領域１６０内における犠牲層の寸法（線幅、カラム方向における寸法）は、メモリセルアレイ１００内における犠牲層の寸法（線幅、ロウ方向における寸法）より大きい。
【０２０４】
その犠牲層の側面上に、１回目の側壁形成プロセスによって、所定の線幅ＷＳ１の側壁膜（犠牲側壁膜）８３が、形成される。図３２に示されるように、側壁膜８３が形成された後、犠牲層は層間絶縁膜８３上から選択的に除去される。
【０２０５】
そして、図３２の（ｂ）に示されるように、引き出し領域１６０内において、側壁膜８３を覆うように、レジストマスク８５が形成される。レジストマスク８５は、コンタクト部（フリンジ）の形成位置に設けられる。上述と同様に、レジストマスク８５の寸法Ｗ３は、側壁膜８３の線幅ＷＳ１より大きい。
【０２０６】
図３３を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３３は、本実施形態のフラッシュメモリの製造方法の一工程における断面図を示している。図３３の（ａ）は、ロウ方向におけるメモリセルアレイ１００の断面図を示し、図３３の（ｂ）は、メモリセルアレイのカラム方向に隣接して設けられた引き出し領域１６０の断面図を示している。例えば、図３３に示される製造工程における平面構造は、図２６に示される図に類似する。
【０２０７】
図３３の（ａ）及び（ｂ）に示されるように、例えば、２回目の側壁形成プロセスによって、ループ状の側壁膜（側壁マスク）８７が、犠牲側壁膜８３及びレジストマスク８５の側面上に、形成される。側壁マスク８７の線幅ＷＳ２は、リソグラフィの解像度の限界寸法以下の大きさであって、例えば、犠牲側壁膜８３の線幅ＷＳ１以下である。例えば、側壁マスク８７の線幅ＷＳ２は、（ｋ１／２ｎ）×（λ／ＮＡ）で示される。例えば、メモリセルアレイ１００内において、複数の側壁マスク８７は、犠牲側壁膜８３の線幅ＷＳ１とほぼ同じ間隔で、ロウ方向に隣接していてもよい。尚、側壁マスク８７の材料は、所定のエッチング選択比が確保されるように、犠牲側壁膜８３及びレジストマスク８５と異なる材料が用いられる。
【０２０８】
また、引き出し領域１６０内のコンタクトエリア内において、レジストマスク８５を取り囲む側壁マスク８７は、レジストマスク８５の線幅Ｗ３（又は犠牲層の線幅）に応じた間隔で、側壁マスク８７の延在方向と交差する方向に、隣接している。つまり、引き出し領域１６０内の側壁マスク８７は、犠牲側壁膜８３の線幅ＷＳ１より大きい間隔Ｗ３で隣接している。
【０２０９】
このように、２回目の側壁膜が１回目の側壁膜の側面上に形成されることによって、犠牲層の形成工程など削除することができ、製造工程を簡略化できる。尚、第１乃至第３の実施形態と同様に、犠牲側壁膜８３及びレジストマスク８５のパターンを、層間絶縁膜５３上の転写パターン層に転写し、転写パターン層の側面上に側壁マスク８７を形成してもよい。
【０２１０】
図３４を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３４は、本実施形態のフラッシュメモリの製造方法の一工程における断面図を示している。図３４の（ａ）は、ロウ方向におけるメモリセルアレイ１００の断面図を示し、図３４の（ｂ）は、メモリセルアレイのカラム方向に隣接して設けられた引き出し領域１６０の断面図を示している。例えば、図３３に示される製造工程における平面構造は、図２８及び図３０に示される図に類似する。
【０２１１】
図３４の（ａ）及び（ｂ）に示されるように、犠牲側壁膜及びレジストマスクが選択的に除去された後、図２８に示される工程と同様に、側壁マスクのループ部分を覆うように、レジストマスク（図示せず）が形成される。そして、側壁マスク８７及びレジストマスクをマスクに用いて、層間絶縁膜８７がエッチングされる。これによって、層間絶縁膜５３内に、互いに独立な複数のダマシン溝が形成される。
【０２１２】
メモリセルアレイ１００内において、隣接する側壁マスク間の間隔に応じて、ダマシン溝が形成される。そして、導電体（例えば、金属）が、ダマシン溝内に自己整合的に埋め込まれ、ダマシン構造のビット線ＢＬが、形成される。  
ビット線ＢＬの形成と同時に、引き出し領域１６０内に形成されたダマシン溝内に、コンタクト部３９（Ｍ２）が、形成される。
【０２１３】
メモリセルアレイ１００内のダマシン溝は、リソグラフィの解像度の限界寸法未満の線幅を有する。ダマシン溝の線幅に応じた寸法で、ビット線ＢＬの線幅が決まる。  
また、引き出し領域１６０内のダマシン溝は、メモリセルアレイ１００内のダマシン溝、換言すると、側壁マスクの線幅より大きい線幅（短辺の寸法）を有し、例えば、（ｋ１／２ｎ）×（λ／ＮＡ）で示される寸法以上の線幅を有している。
【０２１４】
以上の製造工程によって、本実施形態のフラッシュメモリの製造方法において、複数回の側壁形成プロセス及びダマシン法によって、リソグラフィの解像度の限界寸法より小さい線幅を有するダマシン構造のビット線が、形成される。また、ビット線の形成と実質的に同時の工程で、ビット線ＢＬに接続され、且つ、ビット線の線幅ＢＬより大きい寸法のコンタクト部が、形成される。
【０２１５】
本実施形態の半導体装置の製造方法は、第１乃至第３の実施形態と同様の効果が得られる。
【０２１６】
以上のように、第４の実施形態の半導体装置の製造方法によれば、第１乃至第３の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。
【０２１７】
（５）  レイアウト例  
図３５乃至図４０を参照して、本実施形態の半導体装置の引き出し領域内のレイアウト例について、説明する。
【０２１８】
図３５及び図３６は、図４に示されるレイアウト例と異なるレイアウト例が示されている。図３５及び図３６に示されるレイアウト例では、各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のそれぞれにおいて、複数のフリンジ３９が、同一直線上に配列されている。  
このように、引き出し領域１５０内のフリンジ３９の配置が、周期性を有することによって、フリンジ３９の加工が容易になる。
【０２１９】
尚、ワード線ＷＬに対するフリンジ３９の接続箇所は、図３５に示されるように、ワード線ＷＬの先端でもよいし、図３６に示されるように、ワード線ＷＬの側面でもよい。
【０２２０】
図３７に示されるように、引き出し領域１５０が、メモリセルアレイ１００の一端及び他端にそれぞれ設けられてもよい。この場合、互いに隣接する２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のワード線ＷＬは、互いに反対側の引き出し領域１５０内に、それぞれ引き出される。
【０２２１】
図３８乃至図４０は、各ブロックのワード線ＷＬが反対側に引き出された場合における引き出し領域１５０内のレイアウト例が示されている。尚、引き出し領域１５０がメモリセルアレイの両側に設けられた場合、両方の引き出し領域１５０内のレイアウトは実質的に同じであるため、図３８乃至図４０において、メモリセルアレイ１００の一端側の引き出し領域１５０内のレイアウトのみが図示されている。
【０２２２】
図３８に示されるレイアウト例において、フリンジ３９は、ロウ方向及びカラム方向に隣接するように、配置されている。引き出し領域１５０がメモリセルアレイ１００の両端に配置された場合、ブロックＢＬＫｉ内のワード線ＷＬが、ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界をまたがって、ブロックＢＬＫｉ側に隣接する領域からブロックＢＬＫ（ｉ＋１）側に隣接する領域まで引き出されてもよい。それゆえ、引き出し領域１５０がメモリセルアレイ１００の両端に設けられた場合、各ブロックのワード線のレイアウトの自由度が向上する。したがって、引き出し領域１５０内において、コンタクトエリア内で隣接ワード線間の間隔及びコンタクト部間の間隔を大きくでき、コンタクト部の加工マージンをさらに向上できる。
【０２２３】
図３９に示されるレイアウト例において、フリンジ３９が、互いに対向するように、突出している。フリンジ３９の大きさは、ワード線ＷＬ毎に異なっていてもよい。
【０２２４】
また、図４０に示されるレイアウト例において、互いに隣接するワード線ＷＬにそれぞれ接続されたフリンジ３９が、カラム方向に対して互いに反対側に突出するように、配置されている。
【０２２５】
図３５乃至図４０に示される例合う取れは、各工程における側壁膜に対するレジストマスクの形成位置を適宜設定することで、形成できる。
【０２２６】
図３５乃至図４０に示されるレイアウト例においても、コンタクトエリアＣＡ内のコンタクト部の形成位置において、コンタクトエリア内のワード線ＷＬ間の間隔は、メモリセルアレイ１００内のワード線ＷＬの間隔より大きくなっている。また、コンタクト部の寸法は、リソグラフィによるレジストマスクを用いたパターニングによって、ワード線の線幅より大きくなるように、形成されている。
【０２２７】
例えば、２回（ｎ＋１＝２、つまり、ｎ＝１）の側壁形成プロセス（側壁転写プロセス）によって、ワード線が形成される場合、１回目の側壁膜を形成するための犠牲層の寸法に対して１／４倍ピッチで、ワード線がメモリセルアレイ内に配列される。この場合、ワード線の線幅（最小寸法）又はワード線の間隔は、１９ｎｍ未満に設定されることが好ましく、コンタクトエリア内におけるワード線の配線間隔は、３０ｎｍより大きく設定されることが好ましい。例えば、３回（ｎ＋１＝３、つまり、ｎ＝２）の側壁形成プロセスによって、ワード線が形成される場合、１回目の側壁膜を形成するための犠牲層の寸法に対して１／８倍ピッチで、ワード線がメモリセルアレイ内に配列される。この場合、ワード線の線幅又はワード線の間隔は、９．５ｎｍ未満に設定されることが好ましく、コンタクトエリア内におけるワード線の配線間隔は、１５ｎｍより大きく設定されることが好ましい。
【０２２８】
図３５乃至図４０の本レイアウト例に示される構造においても、第１乃至第３の実施形態と同様の効果が得られ、半導体装置の信頼性を向上できる。
【０２２９】
（６）  変形例  
第１乃至第４の実施形態において、フラッシュメモリを例示して、側壁形成／転写プロセスによって形成される配線の構造及びその製造方法について、説明した。
【０２３０】
但し、本実施形態は、フラッシュメモリに限定されず、ＤＲＡＭやＳＲＡＭなどの揮発性半導体メモリに、上述の実施形態が適用されてもよい。また、ＭＲＡＭ（Magnetoresistive RAM）、ＰＣＲＡＭ（Phase Change RAM）又はＲｅＲＡＭ（Resistive RAM）などのように、抵抗値が可逆的に変化する素子をメモリ素子として用いた抵抗変化型メモリに、本実施形態が適用されてもよい。例えば、本実施形態は、抵抗変化型メモリが有するクロスポイント型メモリセルアレイの配線（ワード線／ビット線）及び配線に接続されるコンタクト部に用いられる。
【０２３１】
さらに、それらのメモリに限らず、例えば、プレーナ構造のＦＥＴ（Field Effect Transistor）又はＦｉｎ ＦＥＴによって形成されるロジック回路に対して、実施形態で述べられた構造及び製造方法によって、ＦＥＴのゲート電極、ＦＥＴに接続される配線、或いは、ゲート電極及び配線に接続されたコンタクト部（フリンジ）が、形成されてもよい。
【０２３２】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２３３】
３０：半導体基板、３５，ＷＬ：配線（ワード線）、３９：コンタクト部（フリンジ）、６１，６１Ａ：犠牲層、６３，６７：側壁膜、６５Ａ，６９：レジストマスク、
【図１】
0005395837.tif 000002
【図２】
0005395837.tif 000003
【図３】
0005395837.tif 000004
【図４】
0005395837.tif 000005
【図５】
0005395837.tif 000006
【図６】
0005395837.tif 000007
【図７】
0005395837.tif 000008
【図８】
0005395837.tif 000009
【図９】
0005395837.tif 000010
【図１０】
0005395837.tif 000011
【図１１】
0005395837.tif 000012
【図１２】
0005395837.tif 000013
【図１３】
0005395837.tif 000014
【図１４】
0005395837.tif 000015
【図１５】
0005395837.tif 000016
【図１６】
0005395837.tif 000017
【図１７】
0005395837.tif 000018
【図１８】
0005395837.tif 000019
【図１９】
0005395837.tif 000020
【図２０】
0005395837.tif 000021
【図２１】
0005395837.tif 000022
【図２２】
0005395837.tif 000023
【図２３】
0005395837.tif 000024
【図２４】
0005395837.tif 000025
【図２５】
0005395837.tif 000026
【図２６】
0005395837.tif 000027
【図２７】
0005395837.tif 000028
【図２８】
0005395837.tif 000029
【図２９】
0005395837.tif 000030
【図３０】
0005395837.tif 000031
【図３１】
0005395837.tif 000032
【図３２】
0005395837.tif 000033
【図３３】
0005395837.tif 000034
【図３４】
0005395837.tif 000035
【図３５】
0005395837.tif 000036
【図３６】
0005395837.tif 000037
【図３７】
0005395837.tif 000038
【図３８】
0005395837.tif 000039
【図３９】
0005395837.tif 000040
【図４０】
0005395837.tif 000041