(57)【特許請求の範囲】
【請求項１】
メモリを有する集積回路装置であって、
前記メモリは、
ワード線およびビット線によって選択される複数のメモリセルを有するメモリセルアレイと、
一本のワード線に接続される第１の複数のメモリセルの各々から読み出されたデータをラッチする、前記第１の複数のメモリセルの各々に対応したラッチ要素を有するラッチ回路と、
前記第１の複数のメモリセルの各々から、対応する前記ラッチ要素の各々への前記データの転送を制御するための、前記ビット線毎に設けられたカラムスイッチと、
前記ラッチ要素の各々からのデータの出力を選択的に制御するための、前記ビット線毎に設けられたカラム出力回路と、
前記第１の複数のメモリセルの各々から並行的にデータを読み出すように前記カラムスイッチの各々の動作を制御すると共に、前記ラッチ要素の各々から、ラッチされているデータを時分割で読み出すように、前記カラム出力回路の各々の動作を制御する読出し制御回路と、
を有し、
前記読出し制御回路は、前記ビット線毎に設けられたカラムスイッチの各々を並行的にオンさせ、前記第１の複数のメモリセルの各々からデータを並行的に読み出すと共に、前記ビット線毎に設けられた前記カラム出力回路を順次、選択して、前記カラム出力回路の各々から時分割でデータを出力させ、
前記読出し制御回路は、カラムアドレス信号に基づいて、前記カラム出力回路の各々を選択するためのカラム出力回路選択信号を生成することを特徴とする集積回路装置。
【請求項２】
請求項１記載の集積回路装置であって、
前記メモリは、画像表示部の画素の各々に供給する画像データを記憶する画像メモリであり、
前記ラッチ回路に含まれる前記ラッチ要素の各々は、１つのメモリセルに対応するビット線の電圧を増幅してラッチするラッチ型センスアンプを構成することを特徴とする集積回路装置。
【請求項３】
請求項２記載の集積回路装置であって、
前記読出し制御回路は、前記カラムアドレス信号および前記画像表示部における表示を制御するための画像表示制御信号に基づいて、前記カラム出力回路の各々を選択するためのカラム出力回路選択信号を生成することを特徴とする集積回路装置。
【請求項４】
請求項１〜請求項３のいずれか記載の集積回路装置であって、
前記読出し制御回路は、前記カラムアドレス信号に基づいて前記カラム出力回路選択信号を生成する際に、前記カラム出力回路選択信号の発生タイミングを所定時間だけ遅延させることを特徴とする集積回路装置。
【請求項５】
請求項１〜請求項３のいずれか記載の集積回路装置であって、
前記読出し制御回路は、前記カラム出力回路選択信号を切換える際に、前記カラム出力回路選択信号の各々が強制的に非アクティブレベルとされるリセット期間を設けることを特徴とする集積回路装置。
【請求項６】
請求項１〜請求項５のいずれかに記載の集積回路装置であって、
前記ラッチ回路から時分割で出力される前記データのレベルを強制的に固定するための出力レベル制御回路を、さらに有することを特徴とする集積回路装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の集積回路装置を搭載する電気光学装置。
【請求項８】
請求項７記載の電気光学装置を搭載する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを有する集積回路装置、電気光学装置および電子機器等に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶装置の駆動方式として点順次駆動方式を採用する場合、線順次駆動方式を採用する場合に比べて、駆動回路をより高速に動作させる必要がある。なお、線順次駆動方式とは、選択されている１行（１走査線）に接続される複数の画素の各々を一括して駆動する駆動方式であり、点順次駆動方式とは、選択されている１行（１走査線）に接続される複数の画素の各々を、画素毎に時分割で順次駆動する駆動方式である。
【０００３】
点順次駆動に対応したアクティブマトリクス型液晶装置は、例えば、特許文献１に記載されている。特許文献１の技術では、ビデオ線を通してシリアル入力されるアナログ映像信号を、ビデオ線と信号線の各々との間に接続された水平スイッチによって１水平走査期間にわたって順次サンプリングし、このサンプリングした映像信号を、選択行に接続される複数の画素の各々に、対応するデータ線を介して時分割で順に書き込んでいる。
【特許文献１】特開２００２−２３６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、映像信号を直接的にサンプリングしている。映像信号を直接的にサンプリングせずに、一旦、画像メモリに格納する構成を採用する場合には、メモリからの画像データの読出し速度を調整することによって、入力映像信号の周波数と液晶パネルの動作周波数との整合をとり易くなり、また、例えば、スロー再生等の特殊表示モード等にも対応することができる。
【０００５】
但し、液晶装置の点順次駆動に対応しようとすると、１行（１走査線）分の画素の画像データを時分割で高速に出力しなくてはならず、メモリへの画像データの書込み／読出しを高速に実行しなくてはならず、このことが回路の負担となる。
【０００６】
また、メモリの高速動作を実現しようとすると、動作クロックの周波数が高くなり、これに伴って消費電力が増大する。一方、例えば、液晶装置が携帯端末に搭載される場合、バッテリーの消耗を抑制するために、液晶駆動用ＩＣ（集積回路装置）の低消費電力化が厳しく求められる。つまり、点順次駆動に対応したメモリの消費電力の増大は、携帯端末等における低消費電力化の要請に反することになり、改善が求められる。
【０００７】
本発明は、このような考察に基づいてなされたものである。本発明の幾つかの態様によれば、例えば、１行（１走査線）に接続される複数の画素の各々に、画像データを時分割で供給することができるメモリの高速化と低消費電力化の双方を、無理なく実現することができる。
【課題を解決するための手段】
【０００８】
本発明の実施態様は以下のとおりである。
【０００９】
（１）本発明の集積回路装置の一態様は、メモリを有する集積回路装置であって、前記メモリは、ワード線およびビット線によって選択される複数のメモリセルを有するメモリセルアレイと、一本のワード線に接続される複数のメモリセルの各々から読み出されたデータをラッチする、前記メモリセルの各々に対応したラッチ要素を有するラッチ回路と、前記メモリセルの各々から、対応する前記ラッチ要素の各々への前記データの転送を制御するための、前記ビット線毎に設けられたカラムスイッチと、前記ラッチ要素の各々からのデータの出力を選択的に制御するための、前記ビット線毎に設けられたカラム出力回路と、前記１本のワード線に接続される複数のメモリセルの各々から並行的にデータを読み出すように前記カラムスイッチの各々の動作を制御すると共に、前記ラッチ要素の各々から、ラッチされているデータを時分割に読み出すように、前記カラム出力回路の各々の動作を制御する読出し制御回路と、を有する。
【００１０】
本態様の集積回路装置では、まず、１本のワード線に接続される複数のメモリセルの各々に記憶されているデータを、各メモリセルに対応するラッチ要素に並行的に読み出す。すなわち、複数のメモリセルの各々に対するリードアクセスが並列的に実行される。次に、ラッチ要素の各々にラッチされているデータを時分割で読み出されて出力される。メモリセルアレイにおいては、１本のワード線に接続される複数のメモリセルからデータが並行的に読み出されるため、各メモリセルに対して、個別に時分割でアクセスする必要がない。よって、駆動回数が低減され、駆動周波数が低くてすみ、消費電力も低減される。一方、ラッチ回路では、各ラッチ要素から時分割でデータを出力するために高速動作が必要であるが、ラッチ回路の容量は、メモリの容量に比べてはるかに小さく、回路構成が簡単であり、かつ動作制御も容易であるため、高速動作に無理なく対応でき、ラッチ回路における消費電力の増大はほとんど問題とならない。よって、本態様の集積回路装置の消費電力は、メモリ全体を高速クロックにより動作させる場合に比べて十分に低減される。また、メモリからの、データの時分割方式による高速な読み出しにも無理なく対応することができる。すなわち、各メモリセルから各ラッチ要素への並行的なデータ読み出し（データ転送）は、読み出し制御回路によって複数のカラムスイッチを並行的にオンさせることによって簡単に実現でき、各ラッチ要素からのデータの読み出し（出力）は、カラム出力回路の動作を選択的に制御することによって簡単に実現することができる。回路構成が簡単であるため、メモリの占有面積を抑制することもできる。カラム出力回路は、例えば、少なくとも一つのゲートあるいは少なくとも一つのスイッチで構成することができる。また、カラム出力回路が、例えば、論理演算を行う機能やレベルシフト機能等の付加的な機能を有する場合もあり得る。また、時分割によるデータの読み出しによって、データを画像表示部等に伝達する伝送線の本数が圧倒的に低減され（１行分の全メモリセルからのデータを画像表示部に並列に供給するための配線等が不要となるため）、この点でもＩＣの占有面積を削減できる。なお、１本のワード線に接続される複数のメモリセルからデータを並行的に読み出す態様としては、１本のワード線に接続される全メモリセルから一斉にデータを読み出す態様と、全メモリセルの中の一部の（複数の）メモリセルから一斉にデータを読み出す態様があるが、いずれの態様も本発明に含まれる。例えば、１本のワード線にメモリセル１〜メモリセル６が含まれる場合、メモリセル１〜メモリセル６の全部に対して並列的にリードアクセスしてもよく、例えば、偶数番のメモリセル（メモリセル２，４，６）のみにリードアクセスしてもよい。また、複数本のワード線に接続される複数のメモリセルから並列にデータを読み出してもよい。
【００１１】
（２）本発明の集積回路装置の他の態様では、前記メモリは、点順次駆動される画像表示部の画素の各々に供給する画像データを記憶する画像メモリであり、前記ラッチ回路に含まれる前記ラッチ要素の各々は、１つのメモリセルに対応するビット線の電圧を増幅してラッチするラッチ型センスアンプを構成し、前記読出し制御回路は、前記ビット線毎に設けられたカラムスイッチの各々を並行的にオンさせ、前記メモリセルにおける１行分のメモリセルの各々からデータを並行的に読み出すと共に、前記ビット線毎に設けられた前記カラム出力回路を順次、選択して、前記カラム出力回路の各々から時分割でデータを出力させる。
【００１２】
本態様では、ラッチ回路に含まれる各ラッチ要素が、ラッチ型センスアンプを構成する。ラッチ要素は、例えば、フリップフロップからなる。ラッチ型センスアンプは、ビット線の微小な電位変化を正帰還によって高速に増幅することができ、メモリからのデータの読み出しの高速化に役立つ。また、本態様では、ライン駆動制御信号によって、1ワード線に接続される１行分の全メモリセルから並行的にデータを読み出す。また、時分割読出し制御信号によって、１行分の全メモリセルに対応する１行分の全ラッチ要素のデータを、時分割で出力する。すなわち、本態様では、行単位のメモリ駆動と、列（カラム）単位のメモリ駆動を併用する。
【００１３】
（３）本発明の集積回路装置の他の態様では、前記読出し制御回路は、カラムアドレス信号に基づいて、前記カラム出力回路の各々を選択するためのカラムゲート選択信号を生成する。
【００１４】
列（カラム）単位でデータを時分割で読み出すための時分割制御信号として、カラムアドレス信号を利用するものである。カラムアドレス信号は、例えばカラムスイッチを選択するための信号としてメモリが有している制御信号であり、これを時分割制御信号とすることによって、特別な制御信号を新たに作成する必要がなくなる。このことは、回路の簡素化に貢献する。
【００１５】
（４）本発明の集積回路装置の他の態様では、前記読出し制御回路は、カラムアドレス信号および前記画像表示部における表示を制御するための画像表示制御信号に基づいて、前記カラムゲートの各々を選択するためのカラムゲート選択信号を生成する。
【００１６】
列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレス信号および画像表示部における表示を制御する画像表示制御信号とを組み合わせて使用するものである。例えば、メモリ側から画像表示部に対して、ＲＧＢの各色毎に複数ビットの画像データを送出することができる場合、例えば、表示色選択信号とカラムアドレス信号の組み合わせによって、色毎のデータを時分割で読み出すことができる。
【００１７】
（５）本発明の集積回路装置の他の態様では、前記メモリは、前記メモリセルアレイへの前記データの書き込みアクセスと、前記メモリセルアレイからの前記データの読み出しアクセスとが競合しないようにアクセスタイミングを制御する調停回路を、さらに有する。
【００１８】
ＣＰＵからメモリセルアレイへのライトアクセスと、メモリセルアレイから画像表示部に向けたリードアクセスとを並行的に行えるようにすることによって、効率的なメモリアクセスを実現することができる。すなわち、画像表示部への画像データの供給のために選択されている行（１走査線）とは異なる他の行の画素について、ＣＰＵ側から並行的に画像データを書き込むことができれば、メモリセルアレイには、表示に必要な分の画像データを格納しておけば足りることになり余分なメモリ容量が不要となり、また、書込みと読み出しが高速に並行的に行われれば、リアルタイムに近い画像表示も可能となる。この場合、ＣＰＵ側からのライトアクセスと、画像表示部に向けたリードアクセスとが競合しないように調停回路によって調停を行う必要があるが、本発明の場合、メモリセルからの例えば１行分の画像データの並行的な読み出し（ライン駆動）が終われば、ＣＰＵ側からのライトアクセスには影響がなくなり、調停回路は動作する必要がなくなる。すなわち、本発明によれば、調停回路の回路動作の条件を絞り込むことができるため、無理なく高速動作を実現することができる。
【００１９】
（６）本発明の集積回路装置の他の態様では、前記読出し制御回路は、前記カラムアドレス信号に基づいて前記カラムゲート選択信号を生成する際に、前記カラムゲート選択信号の発生タイミングを所定時間だけ遅延させる。
【００２０】
時分割読出しの周波数が高速すぎると、読出しデータを受ける側の回路の負担が大きくなるため、カラムゲート選択信号の発生タイミングに一定の遅延を与え、読出しデータを受け取る側の回路の負担を軽減するものである。
【００２１】
（７）本発明の集積回路装置の他の態様では、前記読出し制御回路は、前記カラムゲート選択信号を切換える際に、カラムゲート選択信号の各々が強制的に非アクティブレベルとされるリセット期間を設ける。
【００２２】
複数のカラムゲートが同時にオンする事態が生じると、複数のアンプ同士が、例えば、バスを介して接続されることになり、不要な電流（貫通電流）が流れるという不都合が生じる。この不都合を防止するために、カラムゲート出力が変化するタイミングで、カラムゲートをすべてオフさせる制御（カラムゲート選択信号のリセット）を実行するものである。これによって、複数のアンプがバスに同時につながることを回避することができ、不要な貫通電流の発生を防止することができる。
【００２３】
（８）本発明の集積回路装置の他の態様では、前記ラッチ回路から時分割で出力される前記データのレベルを強制的に固定するための出力レベル制御回路を、さらに有する。
【００２４】
例えば、表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。このような場合、画像データのレベルの強制固定をメモリ側において実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けるものである。
【００２５】
（９）本発明の電気光学装置は、本発明のいずれかの態様の集積回路装置を搭載する。
【００２６】
本発明のいずれかの態様の集積回路装置は、小型であり、かつ低消費電力性に優れる。よって、本発明のいずれかの態様の集積回路装置を搭載する電気光学装置（液晶表示装置、有機ＥＬ表示装置、プラズマディスプレイ、その他の表示装置を含む）においても、小型化ならびに省電力化が可能である。
【００２７】
（１０）本発明の電子機器は、本発明のいずれかの態様の電気光学装置を搭載する。
【００２８】
本発明のいずれかの態様の集積回路装置は、小型であり、かつ低消費電力性に優れる。よって、電子機器においても、小型化ならびに省電力化が可能である。例えば、フルカラーの高精細画像の表示が可能な小型、軽量の携帯端末において、バッテリーの消耗を抑制することが可能となり、電子機器の利便性が向上する。
【発明を実施するための最良の形態】
【００２９】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００３０】
（第１の実施形態）
まず、メモリを搭載する集積回路装置の一例の全体構成を説明する。図１は、本発明の一実施形態に係る集積回路装置の構成を示すブロック図である。本実施形態は、本発明を液晶駆動用ＩＣに適用したものである。図１に示すように、液晶駆動用ＩＣ２００は、ＣＰＵ１００及びＬＣＤパネル３００に接続されて使用される。液晶駆動用ＩＣ２００は、ＣＰＵ１００との接続に使用されるＣＰＵインタフェース２１０と、ＣＰＵ１００から入力されるデータを記憶する、例えばＳＲＡＭ型のメモリセルアレイ２２０と、ＬＣＤパネル３００との接続に使用されるＬＣＤインタフェース２３０と、ＣＰＵ１００からの信号に基づいてメモリセルアレイ２２０を制御するＣＰＵ系制御回路２４０と、液晶駆動用ＩＣ２００に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３００に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５０と、タイミング発生回路２５０からの読出し要求信号に基づいてメモリセルアレイ２２０を制御する表示系制御回路２６０とを有している。
【００３１】
メモリセルアレイ２２０には、書込み／読出し制御回路（ＣＰＵ側）４２と、読出し制御回路４３と、が設けられている。また、図１においては、メモリセルアレイ２２０と、ＣＰＵ系制御回路２４０と、タイミング発生回路２５０と、表示系制御回路２６０と、がメモリ（ＲＡＭ）４０の構成要素となる。但し、これは一例であり、メモリに含まれる回路要素は、これに限定されるものではない。
【００３２】
液晶駆動用ＩＣ２００には、ＣＰＵ１００から、データの他に、書込み／読出し要求（ＣＰＵアクセス）信号ＣＰＵＡ、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２４０には、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、読出しモード信号ＲＭのほか、表示系制御回路２６０から表示データ読出し制御信号ＬＲＥが入力される。ＣＰＵ系制御回路２４０は、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２０に供給する。
【００３３】
メモリセルアレイ２２０においては、これらの制御信号に基づいて、ＣＰＵ１００から順次入力される書き込み用のデータＷＤが書き込まれ、メモリセルアレイ２２０からデータが読み出され、読み出されたデータＲＤがＣＰＵ１００に順次出力される。なお、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２０へのデータの書き込み又はメモリセルアレイ２２０からのデータの読み出しをＣＰＵ系アクセスと呼ぶ場合がある。
【００３４】
表示系制御回路２６０には、ＣＰＵ１００から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４０から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号／ＬＲが、それぞれ入力される。表示系制御回路２６０は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２０に供給する。
【００３５】
メモリセルアレイ２２０においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインタフェース２３０に出力される。ＬＣＤインタフェース２３０は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３００の複数のセグメントにそれぞれ出力する。なお、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２０からのデータの読み出しを表示系アクセスと呼ぶ場合がある。
【００３６】
（メモリセルの構成例）
図２は、本実施形態において用いられるメモリセルアレイの構成の一例を示す図である。図２に示すメモリセル（ＭＣｎ）は、２個のインバータ（ＩＮＶ１，ＩＮＶ２）からなるフリップフロップと、トランスファーゲート（ＱＮ１，ＱＮ２）と、を含む。ＱＬはワード線であり、ＤＬｎａ，ＤＬｎｂは、一対のデータ線（データ線対）である。ワード線ＱＬは、ワード線ドライバ４４によって駆動される。メモリセル（ＭＣｎ）には、書込み／読出し回路（ＣＰＵ側）４２から一対のビット線ＤＬｎａ，ＤＬｎｂを経由して表示用の画像データの書き込み等がなされる。また、ＣＰＵ１００からのアクセスと併行して、ＬＣＤパネル３００への画像データの読み出しができるように、書込み／読出し回路（ＣＰＵ側）４２とは別に、読出し回路（ＬＣＤ側）４３が設けられている。読出し回路（ＬＣＤ側）４３の動作は、上述のとおり、表示系制御回路２６０からの表示データ読出し制御信号ＬＲＥによって制御される。
【００３７】
（液晶表示モジュールの構成例）
次に、図１に示す液晶駆動用ＩＣ２００を搭載する液晶表示モジュールの全体構成について説明する。図３は、液晶表示モジュールの構成例を示す図である。図３の液晶表示モジュール３０は、液晶駆動用ＩＣ２００（例えば、図１に示されるシステム構成をもつ）と、ＬＣＤパネル（画像表示部）３００と、ガラス基板３０とを含んでいる。ＬＣＤパネル３００は、例えば、３２０×２４０個の画素を有するＱＶＧＡ（quarter video graphics array）タイプのパネルである。
【００３８】
ガラス基板３０上には、透明なセグメント配線ＬＳ１〜ＬＳ３２０とコモン配線ＬＣ１〜ＬＣ２４０とが形成されている。セグメント配線ＬＳ１〜ＬＳ３２０の各々は、ＬＣＤパネル２０上に形成されたデータ線ＤＬ１〜ＤＬ３２０に接続され、コモン配線ＬＣ１〜ＬＣ２４０の各々は、走査線ＷＬ１〜ＷＬ２４０の各々に接続される。なお、ＰＴ１〜ＰＴｎ、ＰＣ１〜ＰＣ２４０、ＰＳ１〜ＰＳ３２０は各々、接続端子を示す。なお、この構成は一例であり、この構成に限定されるものではない。
【００３９】
（液晶駆動用ＩＣの内部構成の一例）
図４は、図３に示される液晶駆動用ＩＣの内部の構成の一例を示す図である。図示されるように、液晶駆動用ＩＣ２００は、メモリ（ＲＡＭ）４０と、制御回路としてのゲートアレイ（ＧＡ）３１と、電源部１４と、データ線ドライバ１１と、走査線ドライバ１２ａ，１２ｂと、を有する。図４の走査線ドライバ１２ａ，１２ｂならびにデータ線ドライバ１１は、図１におけるＬＣＤインタフェース２３０に相当する。また、図１のＣＰＵインタフェース２１０は、例えば、図３のゲートアレイ（ＧＡ）３１内に設けられる。
【００４０】
（点順次駆動に対応したＲＡＭの構成の概要）
本実施形態の液晶駆動用ＩＣ２００に搭載されるメモリ（ＲＡＭ）４０は、ＬＣＤパネル３００の点順次駆動に対応可能である。点順次駆動は、ＬＣＤパネル３００の１行分の画素を、画素単位の時分割方式で高速に選択してリードアクセス／ライトアクセスを行う駆動方式である。
【００４１】
図５は、点順次駆動に対応したメモリ（ＲＡＭ）の一例の、全体的な構成の概要を示す図である。図示されるように、メモリ（ＲＡＭ）４０には、メモリセルアレイ２２０の他、ラッチ型センスアンプ（ＳＡ）と、ラッチ型センスアンプ（ＳＡ）からのデータの読出しを制御する複数のカラム出力回路（不図示）を含むリードバッファ（ＲＢ）と、表示制御回路２６０（時分割読出し制御回路２６５およびライン読出し制御回路２６７を含む）と、が含まれる。時分割読出し制御回路２６５およびライン読出し制御回路２６７は、表示パネル側のデータの読出しを制御する読出し制御回路として機能する。
【００４２】
時分割読出し制御回路２６５には、メモリ（ＲＡＭ）４０のビット線に対応して設けられているカラムスイッチを選択する信号であるカラムアドレス信号（ＣＯＬ  ＡＤＤ）が入力される。時分割読出し制御回路２６５は、カラムアドレス信号（ＣＯＬ  ＡＤＤ）に基づいて、リードバッファ内のカラムゲートを個別に選択するためのカラムゲート選択信号（ＣＳＬＬ）を生成して出力する。
【００４３】
ライン読出し制御回路２６７には、ライン駆動制御信号ＲＬＩＮＥ（キック信号）ならびにＬＣＬＫ（ＬＣＤ側動作クロック）が入力される。ライン読出し制御回路２６７は、例えば、ライン駆動制御信号ＲＬＩＮＥ（キック信号）に基づいて、例えば、センスアンプ選択信号ＳＥ、ならびにビット線毎のプリチャージを制御するプリチャージ制御信号ＸＰＣＧＬを生成して出力する。
【００４４】
メモリセルアレイ２２０の１行分のメモリセル（１ワード線に接続される、１行分の全メモリセル）ＲＭＣからは、画像データが並行的に読み出される（ライン駆動）。なお、ワード線（ＱＬ１，ＱＬ２・・・）は、ワード線ドライバ４４によって線順次駆動される。並行的に読み出された画像データは、例えばラッチ型センスアンプ（ＳＡ）にラッチされる。ラッチ型センスアンプ（ＳＡ）は、例えば、メモリセルの各々に対応したフリップフロップを含んで構成される。また、ラッチ型センスアンプにラッチされた画像データは、リードバッファを経由して、列（カラム）単位で時分割に読み出され、ＬＣＤパネル３００のデータ線の各々に向けて出力される。すなわち、図５のメモリ（ＲＡＭ）４０では、行単位の駆動（ライン駆動）と、列単位の駆動（カラム単位の時分割方式の駆動）とが併用される。
【００４５】
メモリセルアレイ２２０においては、１本のワード線ＱＬに接続される複数のメモリセルからの並行的なデータの読み出しを行えばよく、各メモリセルに対して、個別に時分割でアクセスする必要がないため、駆動回数が低減され、駆動周波数が低くてすみ、消費電力も低減される。一方、ラッチ型センスアンプ（ＳＡ）は、各ラッチ要素から時分割でデータを出力するために高速動作が必要であるが、ラッチ型センスアンプ（すなわちラッチ回路）の容量は、メモリの容量に比べてはるかに小さく、回路構成が簡単であり、かつ動作制御も容易であるため、高速動作に無理なく対応でき、ラッチ型センスアンプ（ＳＡ）における消費電力は、問題とならないレベルに抑制される。よって、本態様の集積回路装置の消費電力は、メモリ（ＲＡＭ）４０全体を高速クロックにより動作させる場合に比べて十分に低減される。
【００４６】
また、メモリ（ＲＡＭ）４０からの、データの時分割方式による高速な読み出しにも無理なく対応することができる。すなわち、各メモリセルからラッチ型センスアンプ（フリップフロップ等）への並行的なデータ読み出し（データ転送）は、例えば、ライン読出し制御回路２６７からのセンスアンプ選択信号ＳＥによって複数のカラムスイッチ（図５では不図示）を並行的にオンさせることによって簡単に実現できる。
【００４７】
一方、ラッチ型センスアンプ（ＳＡ）からの画像データの時分割の読み出しは、時分割読出し制御回路２６５が出力するカラム出力回路選択信号（ＣＳＬＬ）によって、リードバッファ（ＲＢ）内のカラム出力回路（図５では不図示）の動作を選択的に制御することによって簡単に実現することができる。
【００４８】
このように、回路構成が簡単であるため、メモリ（ＲＡＭ）４０の占有面積を抑制することもできる。また、時分割によるデータの読み出しによって、データを画像表示部等に伝達する伝送線の本数が圧倒的に低減され（１行分の全メモリセルからのデータを画像表示部に並列に供給するための配線等が不要となるため）、この点でも液晶駆動用ＩＣ２００の占有面積を削減することができる。
【００４９】
（点順次駆動に対応したＲＡＭの具体的な構成の一例）
以下、点順次駆動に対応したＲＡＭの具体的な構成の一例とその動作について説明する。なお、上述のとおり、ラッチ型センスアンプからのデータの時分割方式による出力は、「カラム出力回路」の動作を、「カラム出力回路選択信号」によって制御することによって実現される。カラム出力回路は、例えば、少なくとも一つのゲートあるいは少なくとも一つのスイッチで構成することができる。また、カラム出力回路が、例えば、論理演算を行う機能やレベルシフト機能等の付加的な機能を有する場合もあり得る。以下の具体例の説明においては、カラム出力回路として「カラムゲート」を使用する。カラムゲートからのデータの出力は、カラム出力回路選択信号としての「カラムゲート選択信号」によって制御される。
【００５０】
以下、具体例について説明する。図６は、点順次駆動に対応したＲＡＭの具体的な構成の一例を示す図である。図６では、ワード線ＱＬ１に接続される４つのメモリセル（ＭＣ１〜ＭＣ４）に対応する構成を示している。図６の下側に示されるように、一対のビット線（ＢＬ１ａとＢＬ１ｂ、ＢＬ２ａとＢＬ２ｂ、ＢＬ３ａとＢＬ３ｂ、ＢＬ４ａとＢＬ４ｂ）の各々には、カラムスイッチ（Ｍ１ａとＭ１ｂ、Ｍ２ａとＭ２ｂ、Ｍ３ａとＭ３ｂ、Ｍ４ａとＭ４ｂ）が設けられている。また、一対のビット線（ＢＬ１ａとＢＬ１ｂ）には、プリチャージ回路ＰＥ１が接続されており、同様に、ＢＬ２ａとＢＬ２ｂにはプリチャージ回路ＰＥ２が接続されており、ＢＬ３ａとＢＬ３ｂにはプリチャージ回路ＰＥ３が接続されており、ＢＬ４ａとＢＬ４ｂにはプリチャージ回路ＰＥ４が接続されている。各プリチャージ回路（ＰＥ１とＰＥ２、ＰＥ３とＰＥ４）の動作は、プリチャージ制御信号ＸＰＣＧＬ１およびＸＰＣＧＬ２によって制御される。
【００５１】
ラッチ型センスアンプ（ＳＡ１）は、メモリセル（ＭＣ１，ＭＣ２）の各々に対応したラッチ要素としてのフリップフロップ（ＦＦ１，ＦＦ２）を有している。各フリップフロップ（ＦＦ１，ＦＦ２）は、２つのインバータ（ＩＮＶＱ１ａとＩＮＶＱ１ｂ、ＩＮＶＱ２ａとＩＮＶＱ２ｂ）によって構成される。ラッチ型センスアンプ（ＳＡ２）も同様に、フリップフロップ（ＦＦ３，ＦＦ４）を有している。
【００５２】
また、フリップフロップ（ＦＦ１，ＦＦ２）は、スイッチＭＳ１がオンするとイネーブル状態となり、スイッチＭＳ１がオフするとディスエーブル状態となる。同様に、フリップフロップ（ＦＦ３，ＦＦ４）は、スイッチＭＳ２がオンするとイネーブル状態となり、スイッチＭＳ１がオフするとディスエーブル状態となる。スイッチＭＳ１のオン／オフは、センスアンプ選択信号ＳＥ１によって制御される。同様に、スイッチＭＳ２のオン／オフは、センスアンプ選択信号ＳＥ２によって制御される。
【００５３】
また、センスアンプ選択信号（ＳＥ：ＳＥ１，ＳＥ２・・・）が各カラムスイッチ（Ｍ１ａとＭ１ｂ、Ｍ２ａとＭ２ｂ・・・）の各々をオンさせるカラムスイッチ制御信号となる。すなわち、センスアンプ選択信号（ＳＥ：ＳＥ１，ＳＥ２・・・）がＨレベルとなると、カラムスイッチ（Ｍ１ａとＭ１ｂ、Ｍ２ａとＭ２ｂ・・・）の各々はオフする。
【００５４】
また、各フリップフロップ（ＦＦ１，ＦＦ２）の２つの出力ノードの電位をＬＳＡ，ＸＬＳＡとする。ラッチ型センスアンプ（ＳＡ２）の構成は、ＳＡ１と同様である。構成は同じであるので説明を省略する。
【００５５】
また、リードバッファ（ＲＢ１）は、一対のビット線（ＢＬ１ａとＢＬ１ｂ、ＢＬ２ａとＢＬ２ｂ）の各々に対応して設けられたカラムゲート（ＡＮＤ１ａとＡＮＤ１ｂ、ＡＮＤ２ａとＡＮＤ２ｂ）と、各カラムゲートによって駆動されるトランジスタ（ＭＱ１ａ〜ＭＱ２ｂ）を有している。ＮＭＯＳトランジスタＭＱ１ａとＰＭＯＳトランジスタＭＱ１ｂならびにＮＭＯＳトランジスタＭＱ２ａとＰＭＯＳトランジスタＭＱ２ｂの各々は、出力バッファを構成する。
【００５６】
なお、ＰＭＯＳトランジスタ（ＭＱ１ｂ，ＭＱ２ｂ）のゲートは、カラムゲートＡＮＤ１ｂ，ＡＮＤ２ｂの各出力のレベルを、インバータＩＮＶ６１，ＩＮＶ６２によって反転した信号によって駆動される。リードバッファ（ＲＢ２）の構成も同様である。カラムゲート（ＡＮＤ１ａ，ＡＮＤ１ｂ）は各々、２入力のアンドゲートであり、一方の入力は対応するビット線を伝達されてくるデータであり、他方の入力は、時分割読出し制御回路２６５から出力されるカラムゲート選択信号（ＣＳＬＬ１）である。よって、カラムゲート選択信号（ＣＳＬＬ１）がアクティブレベル（Ｈ）となると、対応するビット線を伝達されてきたデータがデータバス（ＢＵＳ）に向けて出力され、カラムゲート選択信号（ＣＳＬＬ１）が非アクティブレベル（Ｌ）となると、データの出力が禁止される。カラムゲート（ＡＮＤ２ａ，ＡＮＤ２ｂ）からのデータ出力も、同様に、カラムゲート選択信号（ＣＳＬＬ２）によって制御される。リードバッファ（ＲＢ２）内のカラムゲート（不図示）の動作は、同様に、カラムゲート選択信号（ＣＳＬＬ３，ＣＳＬＬ４）によって制御される。
【００５７】
リードバッファ（ＲＢ１）から読み出されたデータＲＤＬ１は、データバス（ＢＵＳ）内の伝送線Ｌ１に出力される。同様に、リードバッファ（ＲＢ２）から読み出されたデータＲＤＬ２は、データバス（ＢＵＳ）の伝送線Ｌ２に出力される。以上の説明では、２つのメモリセル（ＭＣ１とＭＣ２、ＭＣ３とＭＣ４）に対応して一つのラッチ型センスアンプ（ＳＡ１，ＳＡ２）や一つのリードバッファ（ＲＢ１，ＲＢ２）を設ける構成を採用しているが、これは、制御信号や出力線を共通化して、その数を減らすためである。この構成は一例であり、この構成に限定されるものではない。
【００５８】
図７は、ライン駆動制御信号（キック信号）、ＬＣＤ側クロック、カラムアドレスおよびロウアドレスのタイミングを示すタイミング図である。ライン駆動制御信号ＲＬＩＮＥは、時刻ｔ１に立ち上がる。このライン駆動制御信号ＲＬＩＮＥの立ち上がりを契機として、ライン駆動モードの動作（１行分のデータをラッチ型センスアンプ（ＳＡ）にラッチするための動作）が開始される。カラムアドレス（ＣＯＬ  ＡＤＤ）はＬＣＬＫに同期して変化するが、このカラムアドレス（ＣＯＬ  ＡＤＤ）は、ライン駆動モードでは不要である。時刻ｔ１〜時刻ｔ５におけるカラムアドレス（ＣＯＬ  ＡＤＤ）およびロウアドレス（ＲＯＷ  ＡＤＤ）の変化は、図７の下側に示されるとおりである。
【００５９】
図６のメモリ（ＲＡＭ）４０における読出し動作を、図８を参照して具体的に説明する。図８は、図６のメモリ（ＲＡＭ）における１行分のデータの読出し動作を示すタイミング図である。以下の説明では、図６の回路構成を適宜、参照する。
【００６０】
図８に示されるように、ライン駆動モードでは、時刻ｔ９にプリチャージ制御信号（ＸＰＣＧＬ）がハイレベルからローレベルに変化する。これによって、プリチャージ回路（ＰＥ１〜ＰＥ４）がオフする。また、時刻ｔ１０において、ワード線ドライバ４４によってワード線ＱＬ（ここではＱＬ１とする）が選択され、ワード線ＱＬ１がローレベルからハイレベルに変化する。これによって、１本のワード線ＱＬ１に接続される複数のメモリセル（ＭＣ１〜ＭＣ４）の各々に記憶されるデータに応じて、各メモリセルに対応するビット線（ＢＬ１ａ〜ＢＬ４ｂ）の電位が変化する。このとき、センスアンプ選択信号（ＳＥ：ＳＥ１，ＳＥ２）はローレベルであり、カラムスイッチ（Ｍ１ａ〜Ｍ４ｂ）の各々はオン状態である。よって、各ビット線の電位変化は、カラムスイッチ（Ｍ１ａ〜Ｍ４ｂ）を経由して、ラッチ型センスアンプ（ＳＡ１，ＳＡ２）を構成するフリップフロップ（ＦＦ１〜ＦＦ４）の２つの端部（ＬＳＡ，ＸＬＳＡ）まで伝達される。
【００６１】
時刻ｔ１１に、センスアンプ選択信号（ＳＥ１，ＳＥ２）がローレベルからハイレベルに変化する。これによって、カラムスイッチ（（Ｍ１ａ〜Ｍ４ｂ）がオフし、同時に、ラッチ型センスアンプ（ＳＡ１，ＳＡ２）に含まれるスイッチ（ＭＳ１，ＭＳ２）がオンして、ラッチ型センスアンプ（ＳＡ１，ＳＡ２）がイネーブル状態となる。カラムスイッチをオフにするのは、ラッチ型センスアンプ（ＳＡ１，ＳＡ２）にかかる負荷を低減するためである。
【００６２】
ラッチ型センスアンプ（ＳＡ１，ＳＡ２）を構成するフリップフロップ（ＦＦ１〜ＦＦ４）の各々は、２つの端部（ＬＳＡ，ＸＬＳＡ）間の微小な電位差（すなわち、ビット線を経由して伝達されてきたデータ）を、正帰還作用によって急速に拡大（増幅）し、１行分のデータを一括してラッチする。これによって、ワード線ＱＬ１に接続される複数のメモリセル（ＭＣ１〜ＭＣ４）から並行的に読み出された１行分のデータが、ラッチ型センスアンプ（ＳＡ１，ＳＡ２）に一括してラッチされる。時刻ｔ１２に、センスアンプ選択信号（ＳＥ１，ＳＥ２）は、ハイレベルからローレベルに変化する。
【００６３】
次に、時刻ｔ１３において、カラムゲート選択信号ＣＳＬＬ１が立ち上がり、これによって、カラムゲート（ＡＮＤ１ａ，ＡＮＤ１ｂ）を経由して、メモリセルＭＣ１からのデータが、読出しデータＲＤＬ１としてバス（ＢＵＳ）に出力される（時刻ｔ１４）。カラムゲートＣＳＬＬ１は時刻ｔ１５にＬレベルに立下り、続いて、時刻ｔ１６に、カラムゲート選択信号ＣＳＬＬ２が立ち上がる。これによって、カラムゲート（ＡＮＤ２ａ，ＡＮＤ２ｂ）を経由して、メモリセルＭＣ２からのデータが、読出しデータＲＤＬ１としてバス（ＢＵＳ）に出力される。以下、同様の動作が繰り返され、ＬＣＤ側クロック（ＬＣＬＫ）に基づいて更新されるカラムアドレス（ＣＯＬ  ＡＤＤ）に同期して、１行分のデータの各々が時分割でバス（ＢＵＳ）に出力される。これによって、ＬＣＤパネル３００を点順次駆動することができる。
【００６４】
（カラムゲート選択信号ＣＳＬＬの切り換え時において、双方の信号を同時にオフ状態とする制御について）
図８において、カラムゲート選択信号ＣＳＬＬ１からＣＳＬＬ２に切り換えるときに、リセット期間Ｔ１（すなわち、ＣＳＬＬ１，ＣＳＬＬ２の双方がオフ状態となる期間）が設けられている。このリセット期間は、無用な貫通電流を防止するために意図的に設けられる。すなわち、点順次駆動方式に対応したメモリ（ＲＡＭ）４０の出力はバス（ＢＵＳ）を経由して次段の回路に伝送される。よって、メモリ（ＲＡＭ）４０内の複数のラッチ型センスアンプ（ＳＡ）が共通のバス（ＢＵＳ）に接続される。特に、表示用メモリ（ＲＡＭ）４０は、大型のＬＣＤパネルに対応するために必然的に大容量となる。これに伴い、バス（ＢＵＳ）につながるアンプ数が増大し、アンプ毎にバス（ＢＵＳ）の配線遅延が異なり、読出しのタイミング制御がむずかしくなる。よって、複数のカラムゲートが同時にオンする事態が生じると、複数のアンプ同士がバス（ＢＵＳ）を介して接続されることになり、不要な電流（貫通電流）が流れるという不都合が生じる。この不都合を防止するために、カラムゲート出力が変化するタイミングで、カラムゲートをすべてオフさせる制御（カラムゲート選択信号のリセット）を実行する。リセットが行われる期間が、図８の期間Ｔ１である。この結果、複数のアンプがバス（ＢＵＳ）に同時につながることを回避することができ、不要な貫通電流の発生を防止することができる。
【００６５】
図９は、カラムアドレス信号の切り換え時のリセットを実現するための構成の一例を示す図である。図示されるように、表示系制御回路２６０の内部には、時分割読出し制御回路２６５の他に、リセット回路２６９が設けられている。リセット回路２６９は、カラムアドレス選択信号（ＣＳＬＬ１，ＣＳＬＬ２・・・）の各々毎に設けられたプルダウントランジスタ（ＭＲ１，ＭＲ２・・・）を有し、各プルダウントランジスタは、リセットパルスによって一斉にオンし、これによって、同時オフ状態（リセット期間Ｔ１）が形成される。
【００６６】
また、図９では、カラムアドレス信号（ＣＯＬ  ＡＤＤ１，２）の各々を遅延回路２６７ａ，２６７ｂで遅延させて、カラムゲート選択信号ＣＳＬＬ１，ＣＳＬＬ２を作成している。時分割読出し（カラムリード）の周波数が高速すぎると、読出しデータを受ける側の回路の負担が大きくなる。よって、図９では、カラムアドレス信号に一定の遅延を与え、読出しデータを受け取る側の回路の負担を軽減している。上述のリセット期間Ｔ１は、例えば、遅延回路（２６７ａ，２６７ｂ）の遅延時間に等しく設定される。
【００６７】
（第２の実施形態）
本実施形態では、メモリからバスに供給する信号のレベルを強制的に固定できる回路構成について説明する。
【００６８】
表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。この場合、画像データのレベルの強制固定をメモリ（ＲＡＭ）４０に設けたバッファ回路によって実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、図１０のメモリ（ＲＡＭ）４０では、読出しデータのレベルを強制的に固定するための出力レベル制御回路（具体的には、表示固定制御信号によって出力が制御されるバッファ回路：以下、単にバッファ回路という）を設ける。
【００６９】
図１０は、読出しデータのレベルを強制的に固定する機能をもつメモリ（ＲＡＭ）の主要部の構成を示す図である。読出しデータのレベルを強制的に固定するためのバッファ回路ＢＦは、表示固定制御信号（ＸＴＣＲＬ）および読出しデータ（ＲＤＬ）が入力されるナンドゲートＮＡＮＤ１００と、読出しデータ（ＲＤＬ）のレベルを反転するインバータＩＮＶ１０１と、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳ構成の出力段回路（ＯＳＢ）と、表示固定制御信号（ＸＴＣＲＬ）のレベルを反転するインバータ１０２と、出力固定用のプルダウントランジスタ（ＭＰＬＤ１）と、を有する。上述のバッファ回路ＢＦは、メモリからの出力信号のレベルを強制的に制御する出力レベル制御回路として機能する。プルダウントランジスタ（ＭＰＬＤ１）は、ＮＭＯＳトランジスタで構成される。なお、ナンドゲートＮＡＮＤ１００は、ＰＭＯＳトランジスタＭＰ１を駆動する駆動素子として機能する。インバータＩＮＶ１０１は、ＮＭＯＳトランジスタＭＮ１を駆動する駆動素子として機能する。
【００７０】
表示固定制御信号（ＸＣＴＲＬ）がハイレベルのときは、プルダウントランジスタ（ＭＰＬＤ１）はオフする。よって、バッファ回路ＢＦから、メモリからの読出しデータＲＤＬが、そのまま出力される。一方、表示固定制御信号（ＸＣＴＲＬ）がローレベルのときは、プルダウントランジスタ（ＭＰＬＤ１）がオンする。したがって、バッファ回路ＢＦの出力（ＯＵＴ）は、強制的にローレベルに固定される。
【００７１】
図１１は、読出しデータのレベルを強制的に固定するためのバッファ回路の動作を説明するためのタイミング図である。表示固定制御信号（ＸＣＴＲＬ）は、時刻ｔ２１にハイレベルからローレベルに変化する。時刻ｔ２０において、表示固定制御信号（ＸＣＴＲＬ）はハイレベルであるため、バッファ回路ＢＦからは、読出しデータＲＤＬがそのまま出力される。すなわち、時刻ｔ２０において、読出しデータＲＤＬがローレベルからハイレベルに変化すると、バッファ回路ＢＦの出力（ＯＵＴ）も同様に、ローレベルからハイレベルに変化する。
【００７２】
一方、時刻ｔ２１において、表示固定制御信号（ＸＣＴＲＬ）がハイレベルからローレベルに変化すると、バッファ回路ＢＦの出力（ＯＵＴ）は、強制的にローレベルに固定される。
【００７３】
（第３の実施形態）
本実施形態では、列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレス信号と表示色選択信号とを組み合わせて用いる例について説明する。図１２は、列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレス信号と表示色選択信号とを組み合わせて用いる回路の構成例を示す図である。
【００７４】
図示されるように、時分割読出し制御回路２６５は、カラムアドレス信号（ＣＯＬ  ＡＤＤ）と、ＲＧＢのいずれかの色を選択するための表示色選択信号ＣＬＳの組み合わせに基づいて、カラムゲート選択信号（ＣＳＬＬ１，ＣＳＬＬ２）を生成して出力する。これによって、例えば、８ビット幅の各色毎の画像データを出力される。このように、ＲＧＢの各色毎に複数ビットの画像データを送出することができる場合、表示色選択信号とカラムアドレス信号の組み合わせによって、各色毎のデータを時分割で読み出すことも可能である。
【００７５】
以上、本発明の実施形態について説明したが、本発明はこれらに限定されるものではなく、本発明の趣旨から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【００７６】
例えば、上述の実施形態では、ラッチ回路の例として、ラッチ型センスアンプを用いたが、これに限定されるものではない。すなわち、ラッチのみを目的としたラッチ回路と、データの増幅を目的としたアンプとを区別して設ける構成であってもよい。基本的には、各メモリセルからのデータをラッチするラッチ回路が存在すればよい。ラッチ回路の構成は問わない。使用されるメモリセルの回路構成も、ＳＲＡＭ型に限定されるものではなく、例えば、ＤＲＡＭ型のメモリセルも使用することもできる。
【００７７】
また、上述の実施形態では、メモリ（ＲＡＭ）から１行分のデータを並行的に（一括して）読み出すライン駆動が採用されていたが、１行分の全メモリセルのデータが読み出される場合の他、１行分の一部のデータのみを並行的に読み出す場合もあり、このような場合も本発明に含まれる。例えば、１本のワード線にメモリセル１〜メモリセル６が含まれる場合、メモリセル１〜メモリセル６の全部に対して並列的にリードアクセスしてもよく、例えば、偶数番のメモリセル（メモリセル２，４，６）のみにリードアクセスしてもよい。
【００７８】
また、使用する色も３色とは限らず、４色以上を使用することもできる。また、「１行分のデータを読み出す」という表現は、「少なくとも１行分のデータを読み出す」という意味を含んでおり、複数行のデータを読み出しであってもよく、１行分のデータのみを読み出す点に限定されるものではない。また、上述の実施形態では、点順次駆動に対応した画像表示用ＲＡＭを例にとって説明したが、メモリの用途は、これに限定されるものでない。１行分(あるいは複数行分のデータ)を並行的に読出してラッチし、時分割で出力する方式が有効な用途ならば、どのような用途にも使用可能である。
【００７９】
以上説明したように、本発明の少なくとも一つの実施態様によれば、例えば、以下の効果を得ることができる。但し、以下の効果は同時に得られるとは限らず、以下の効果の列挙が本発明を不当に限定する根拠とされてはならない。
（１）メモリ（ＲＡＭ）におけるライン駆動（消費電流大）の総数を減らすことができ、かつ、ラッチ回路からのデータ読出しは低パワーで行うことができるため、回路の低消費電力化を無理なく実現することができる。
（２）ラッチ回路の容量はメモリ全体の容量に比べて少ないため、高速な時分割方式の読出しを無理なく実現できる。
（３）ＣＰＵ側からのライトアクセスと、表示パネル（画像表示部）に向けたリードアクセスとが競合しないように調停回路によって調停を行う場合の制御が容易化される。すなわち、メモリセルからの例えば１行分の画像データの並行的な読み出し（ライン駆動）が終われば、ＣＰＵ側からのライトアクセスには影響がなくなり、調停回路は動作する必要がなくなる。すなわち、本発明によれば、調停回路の回路動作の条件を絞り込むことができるため、調停回路による制御が容易化される。
（４）１行（１走査線）に接続される複数の画素の各々に、画像データを時分割で供給することができる、点順次駆動に対応した画像メモリの高速化と低消費電力化の双方を、無理なく実現することができる。
（５）カラムアドレス信号に一定の遅延を与えることによって、メモリからの読出しデータを受ける側の回路の負担を軽減することができる。
（６）カラム出力回路選択信号（カラムゲート選択信号）を切換える際に、カラム出力回路選択信号（カラムゲート選択信号）の各々が強制的に非アクティブレベルとされるリセット期間を設けることによって、不要な貫通電流の発生を防止することができる。
（７）メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けることによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合における表示パネル側の負担が軽減される。
（８）列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレス信号および画像表示制御信号（例えば、表示色選択信号）とを組み合わせて使用することにより、例えば、色毎のデータを時分割で読み出すことができる。
【００８０】
本発明は、メモリ（メモリを含む集積回路装置）の低消費電力化と高速化を無理なく実現することができるという効果を奏し、したがって、メモリを有する集積回路装置、電気光学装置および電子機器等として有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態に係る集積回路装置の構成を示すブロック図
【図２】本実施形態において用いられるメモリセルアレイの構成の一例を示す図
【図３】液晶表示モジュールの構成例を示す図
【図４】図３に示される液晶駆動用ＩＣの内部の構成の一例を示す図
【図５】点順次駆動に対応したメモリ（ＲＡＭ）の一例の、全体的な構成の概要を示す図
【図６】点順次駆動に対応したＲＡＭの具体的な構成の一例を示す図
【図７】図６のメモリ（ＲＡＭ）の基本的な動作のタイミングを示すタイミング図
【図８】図６のメモリ（ＲＡＭ）における１行分のデータの読出し動作を示すタイミング図
【図９】カラムアドレス信号の切り換え時のリセットを実現するための構成の一例を示す図
【図１０】読出しデータのレベルを強制的に固定する機能をもつメモリ（ＲＡＭ）の主要部の構成を示す図
【図１１】読出しデータのレベルを強制的に固定するためのバッファ回路の動作を説明するためのタイミング図
【図１２】列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレス信号と表示色選択信号とを組み合わせて用いる回路の構成例を示す図
【符号の説明】
【００８２】
４３  読出し回路、４４  ワード線ドライバ、
２６０  表示系制御回路（読出し制御回路）、２６５  時分割読出し制御回路、
２６７  ライン読出し制御回路、３００  ＬＣＤパネル
ＳＡ  ラッチ型センスアンプ、ＲＢ  リードバッファ、ＱＬ  ワード線、ＢＬ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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