(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の周縁に沿ってに配置され、振動子が接続される第１のパッドと第２のパッドと、
前記半導体基板上に配置され、前記第１のパッドに前記半導体回路基板上に配置されている第１の抵抗及び第１のコンデンサを介して接続された入力端子と、前記第２のパッドに前記半導体基板上に配置されている第２の抵抗及び第３の抵抗を介して接続された出力端子とを有する、Ｐチャネルトランジスタ及びＮチャネルトランジスタを含むインバータと、
前記半導体基板上に配置され、前記インバータの入力端子と前記第２の抵抗及び前記第３の抵抗の接続点との間に接続され、前記インバータと共に発振ブロックを構成する帰還素子と、
前記半導体基板上の前記第１のパッドと前記発振ブロックとの間に、前記第１のパッドと第２のパッドとが並んだ方向に配置され、前記第１の抵抗及び前記第１のコンデンサの接続点と基板電位との間に接続されている第２のコンデンサと、
前記半導体基板上の前記第２のパッドと前記発振ブロックとの間に、前記第１のパッドと前記第２のパッドとが並んだ方向に沿って配置され、前記前記第２の抵抗及び前記第３の抵抗の接続点と基板電位との間に接続されている第３のコンデンサと、を備え、
前記第２のコンデンサと前記第３のコンデンサは、前記第１のパッドと前記第２のパッドとが並んだ方向に沿って近接して配置されており、
前記第１のパッドと第２のパットとの平面視における距離をＬ１、前記第２のコンデンサと第３のコンデンサとの平面視における距離をＬ２として、Ｌ１＞Ｌ２の関係を満たす、半導体集積回路。
【請求項２】
前記発振ブロックは、前記第２のコンデンサ及び前記第３のコンデンサとが並んだ方向に沿って長手方向が配置されている、請求項１記載の半導体集積回路。
【請求項３】
前記第３の抵抗は、前記発振ブロックの長手方向に沿って長手方向が配置されている、請求項２記載の半導体集積回路。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体集積回路と、
前記第１のパッド及び前記第２のパッドにそれぞれ接続された２つの端子を有する振動子と、
を具備する発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路を実現するための回路素子を含む半導体集積回路に関し、さらに、そのような半導体集積回路と水晶振動子等の振動子とによって構成される発振回路に関する。
【背景技術】
【０００２】
ディジタルカメラや携帯電話等の携帯機器においては、計時情報を管理するリアルタイムクロック用ＩＣ（半導体集積回路）が用いられている。リアルタイムクロック用ＩＣは、水晶振動子等の振動子が接続されてクロック信号を生成する発振回路と、クロック信号を分周する分周回路と、分周クロック信号に基づいて計時情報を管理する制御回路等を含んでいる。ただし、発振回路を構成する振動子は、半導体集積回路の外部に設けられる。
【０００３】
図７は、半導体集積回路によって実現される発振回路の構成例を示す回路図である。半導体集積回路のパッド（外部との接続端子）Ｐ１及びＰ２に、半導体集積回路が実装されるプリント配線基板等に形成された配線パターンを介して水晶振動子１３１の２つの端子がそれぞれ接続されることにより、発振回路が構成される。
【０００４】
図７に示す発振回路は、インバータ１３２を含んでいる。インバータ１３２は、パッドＰ１に抵抗Ｒ１及びコンデンサＣＡＣを介して接続された入力端子と、パッドＰ２に抵抗Ｒ２及び抵抗ＲＤを介して接続された出力端子とを有している。抵抗Ｒ１及びＲ２は、半導体集積回路の内部回路を静電気から保護するための抵抗値の小さい抵抗であり、電源電位ＶＳＳとパッドＰ１及びＰ２との間には、内部回路を静電気から保護するためのダイオードＤ１及びＤ２がそれぞれ接続されている。
【０００５】
さらに、発振回路は、インバータ１３２の入力端子と抵抗Ｒ２及び抵抗ＲＤの接続点との間に接続された帰還用の抵抗ＲＦと、抵抗Ｒ１及びコンデンサＣＡＣの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＧと、抵抗Ｒ２及び抵抗ＲＤの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＤとを含んでいる。
【０００６】
図８は、図７に示す発振回路を実現するための従来の半導体集積回路のレイアウトを示す平面図である。図８に示すように、パッドＰ１及びＰ２は、半導体基板の周縁部に配置されている。パッドＰ１及びＰ２が配置されている領域の内側には、汎用配線領域が設けられており、さらにその内側に、発振回路を構成する抵抗、コンデンサ、トランジスタ等の回路素子が配置されている。なお、多層（例えば、３層）配線を行うことにより、パッドＰ１及びＰ２と内部回路との間を接続する配線は、汎用配線領域が設けられた配線層とは異なる配線層に形成される。
【０００７】
従来の半導体集積回路のレイアウトにおいては、図８の上側から、抵抗ＲＤ、コンデンサＣＡＣ、抵抗ＲＦ及びインバータ１３２、コンデンサＣＧ及びＣＤの順で配置されている。このようなレイアウトは、上記の回路素子間の配線長を短くするように考慮されたものである。しかしながら、従来は、パッドＰ１及びＰ２と内部回路との間の配線長を短くすることは考慮されていなかったので、パッドＰ１及びＰ２とコンデンサＣＧ及びＣＤとの間の配線が長くなり、それらの配線による浮遊容量がコンデンサＣＧ及びＣＤの容量に付加されることによって、コンデンサＣＧ及びＣＤの所望の容量値を得ることが困難であった。コンデンサＣＧ及びＣＤの容量値は、発振回路の発振周波数に大きな影響を与えることから、パッドＰ１及びＰ２と内部回路との間の配線による浮遊容量の影響を低減することが求められる。
【０００８】
関連する技術として、特許文献１には、帰還抵抗を選択するＭＯＳトランジスタのオン抵抗の変動を発振時に低減できるようにし、発振動作の安定を確保しつつ、寄生容量の減少およびレイアウト面積の減少が図れる水晶発振器が開示されている。この水晶発振器は、インバータと、該インバータの入出力間に接続される第１の帰還回路と、該インバータの入出力間に接続され、水晶振動子を含む第２の帰還回路とを備えており、第１の帰還回路が、該インバータの入出力間にＮ個の帰還抵抗を並列に接続すると共に、そのＮ個の帰還抵抗又は（Ｎ−１）個の帰還抵抗を分割し、この各分割部にＭＯＳトランジスタを介在するように構成されている。
【０００９】
特許文献１によれば、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを並列に接続したトランスファゲート（トランスミッションゲート）ではなく、ＮチャネルＭＯＳトランジスタのみを用いて第１の帰還回路のスイッチを構成することができるので、トランジスタによる寄生容量を低減することができる。しかしながら、特許文献１には、水晶振動子と内部回路との間の配線による浮遊容量の影響を低減することは開示されていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−２５７５３４号公報（第２〜３頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、振動子が外付けされて発振回路を実現するための半導体集積回路において、振動子が外付けされるパッドと内部回路との間の配線による浮遊容量の影響を小さくすることを目的とする。さらに、本発明は、そのような半導体集積回路と振動子とによって構成される発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の形態の半導体集積回路は、半導体基板と、前記半導体基板上の周縁に沿ってに配置され、振動子が接続される第１のパッドと第２のパッドと、前記半導体基板上に配置され、前記第１のパッドに前記半導体回路基板上に配置されている第１の抵抗及び第１のコンデンサを介して接続された入力端子と、前記第２のパッドに前記半導体基板上に配置されている第２の抵抗及び第３の抵抗を介して接続された出力端子とを有する、Ｐチャネルトランジスタ及びＮチャネルトランジスタを含むインバータと、前記半導体基板上に配置され、前記インバータの入力端子と前記第２の抵抗及び前記第３の抵抗の接続点との間に接続され、前記インバータと共に発振ブロックを構成する帰還素子と、前記半導体基板上の前記第１のパッドと前記発振ブロックとの間に、前記第１のパッドと第２のパッドとが並んだ方向に配置され、前記第１の抵抗及び前記第１のコンデンサの接続点と基板電位との間に接続されている第２のコンデンサと、前記半導体基板上の前記第２のパッドと前記発振ブロックとの間に、前記第１のパッドと前記第２のパッドとが並んだ方向に沿って配置され、前記前記第２の抵抗及び前記第３の抵抗の接続点と基板電位との間に接続されている第３のコンデンサと、を備え、前記第２のコンデンサと前記第３のコンデンサは、前記第１のパッドと前記第２のパッドとが並んだ方向に沿って近接して配置されており、前記第１のパッドと第２のパットとの平面視における距離をＬ１、前記第２のコンデンサと第３のコンデンサとの平面視における距離をＬ２として、Ｌ１＞Ｌ２の関係を満たす、半導体集積回路。
第２の形態の半導体集積回路は、前記発振ブロックは、前記第２のコンデンサ及び前記第３のコンデンサとが並んだ方向に沿って長手方向が配置されている、第１の形態に記載の半導体集積回路。
第３の形態の半導体集積回路は、前記第３の抵抗は、前記発振ブロックの長手方向に沿って長手方向が配置されている、第２の形態に記載の半導体集積回路。
第４の形態は、第１の形態乃至第３の形態のいずれか一項に記載の半導体集積回路と、前記第１のパッド及び前記第２のパッドにそれぞれ接続された２つの端子を有する振動子と、を具備する発振回路。
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、第１のパッド及び第２のパッドに振動子の２つの端子がそれぞれ接続されて発振動作を行う半導体集積回路であって、（ａ）半導体基板と、（ｂ）半導体基板に形成されたＰチャネルトランジスタ及びＮチャネルトランジスタを含むインバータであって、半導体基板の周縁部に配置された第１のパッドに第１の抵抗及び第１のコンデンサを介して接続された入力端子と、半導体基板の周縁部に配置された第２のパッドに第２の抵抗及び第３の抵抗を介して接続された出力端子とを有するインバータと、（ｃ）インバータの入力端子と第２の抵抗及び第３の抵抗の接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子と、（ｄ）第１の抵抗及び第１のコンデンサの接続点と基板電位との間に接続され、第１のパッドと発振ブロックとの間に配置された第２のコンデンサと、（ｅ）第２の抵抗及び第３の抵抗の接続点と基板電位との間に接続され、第２のパッドと発振ブロックとの間に配置された第３のコンデンサとを具備する。
【００１３】
ここで、第１及び第２のパッドが、半導体基板の周縁に沿って所定の長さを有する範囲に配列されており、第２及び第３のコンデンサが、第１及び第２のパッドと平行して所定の長さ以下の長さを有する範囲に配列されていることが望ましい。また、発振ブロックが、第２及び第３のコンデンサの配列方向と同一方向に長手方向を有するように形成されていることが望ましい。さらに、第３の抵抗が、発振ブロックの長手方向と同一方向に長手方向を有するように形成されていることが望ましい。
【００１４】
また、本発明の１つの観点に係る発振回路は、本発明のいずれかの観点に係る半導体集積回路と、第１及び第２のパッドにそれぞれ接続された２つの端子を有する振動子とを具備する。
【発明の効果】
【００１５】
本発明の１つの観点によれば、発振回路のレイアウトにおいて、第１のパッドと発振ブロックとの間に第２のコンデンサを配置し、第２のパッドと発振ブロックとの間に第３のコンデンサを配置することにより、第１のパッドと第２のコンデンサとの間の配線と、第２のパッドと第３のコンデンサとの間の配線との内の一方が極端に長くなることを防止して、第１及び第２のパッドと内部回路との間の配線による浮遊容量の影響を小さくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】図１に示す半導体集積回路によって実現される発振回路の構成を示す回路図。
【図３】図２に示す発振回路を実現するための半導体集積回路のレイアウトを示す図。
【図４】図３に示す半導体集積回路に形成されるコンデンサの構造を示す断面図。
【図５】図３に示す半導体集積回路に形成される抵抗の構造を示す断面図。
【図６】図３に示す半導体集積回路に形成されるトランジスタの構造を示す断面図。
【図７】半導体集積回路によって実現される発振回路の構成例を示す回路図。
【図８】従来の半導体集積回路のレイアウトを示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態においては、計時情報を管理するリアルタイムクロック用ＩＣに本発明を適用した場合について説明する。
【００１８】
図１に示すように、この半導体集積回路は、電源電位ＶＤＤ（本実施形態においては、３Ｖとする）、及び、電源電位ＶＳＳ（本実施形態においては、接地電位とする）が供給され、サンプリング信号ＳＰに従って間欠動作を行うことにより定電圧を発生する定電圧発生回路１及び２を含んでいる。定電圧発生回路１は、電源電位ＬＶＤＤ（例えば、０．９Ｖ）を発生し、定電圧発生回路２は、電源電位ＬＶＤＤよりも高い電源電位ＨＶＤＤ（例えば、１．６Ｖを発生する。
【００１９】
さらに、半導体集積回路は、定電圧発生回路１によって発生される電源電位ＬＶＤＤが供給される発振回路３及び分周回路４と、定電圧発生回路２によって発生される電源電位ＨＶＤＤが供給されるレベルシフト回路（Ｌ／Ｓ）５、間欠動作制御回路６、及び、制御回路７とを含んでいる。ただし、発振回路３を構成する振動子は、半導体集積回路の外部に設けられる。
【００２０】
発振回路３は、発振動作を行うことにより、所定の周波数を有するマスタークロック信号を生成する。分周回路４は、発振回路３によって生成されるマスタークロック信号を分周することにより、分周クロック信号を生成する。
【００２１】
レベルシフト回路（Ｌ／Ｓ）５は、電源電位ＬＶＤＤが供給されて動作する分周回路４から出力される分周クロック信号の振幅を拡大して、電源電位ＨＶＤＤが供給されて動作する間欠動作制御回路６及び制御回路７に適合させる。間欠動作制御回路６は、分周クロック信号に基づいてサンプリング信号ＳＰを生成することにより、定電圧発生回路１及び２の間欠動作を制御する。制御回路７は、分周クロック信号に基づいて計時情報を管理する。
【００２２】
間欠動作制御回路６は、サンプリング期間Ｔ１においてサンプリング信号ＳＰをハイレベルに活性化し、非サンプリング期間Ｔ２においてサンプリング信号ＳＰをローレベルに非活性化する。例えば、定電圧発生回路１及び２の間欠動作の周期は１ｍｓ程度であり、サンプリング信号ＳＰがハイレベルである期間の割合（デューティ）Ｔ１／（Ｔ１＋Ｔ２）は、１／８〜１／１６程度が適当である。これにより、間欠動作における定電圧発生回路の動作電流は、連続動作における定電圧発生回路の動作電流の１／８〜１／１６程度となり、さらなる低消費電流化を実現することができる。
【００２３】
図２は、図１に示す半導体集積回路によって実現される発振回路の構成を示す回路図である。図２においては、発振回路に電源電位ＬＶＤＤを供給する定電圧発生回路１も示されている。半導体集積回路のパッド（外部との接続端子）Ｐ１及びＰ２に、半導体集積回路が実装されるプリント配線基板等に形成された配線パターンを介して水晶振動子３１の２つの端子がそれぞれ接続されることにより、発振回路が構成される。
【００２４】
図２に示す発振回路は、インバータ３２を含んでいる。インバータ３２は、パッドＰ１に抵抗Ｒ１及びコンデンサＣＡＣを介して接続された入力端子３２ａと、パッドＰ２に抵抗Ｒ２及び抵抗ＲＤを介して接続された出力端子３２ｂとを有している。抵抗Ｒ１及びＲ２は、半導体集積回路の内部回路を静電気から保護するための抵抗値の小さい抵抗であり、電源電位ＶＳＳとパッドＰ１及びＰ２との間には、内部回路を静電気から保護するためのダイオードＤ１及びＤ２がそれぞれ接続されている。
【００２５】
さらに、発振回路は、インバータ３２の入力端子３２ａと抵抗Ｒ２及び抵抗ＲＤの接続点との間に接続された帰還素子３３と、抵抗Ｒ１及びコンデンサＣＡＣの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＧと、抵抗Ｒ２及び抵抗ＲＤの接続点と電源電位ＶＳＳとの間に接続されたコンデンサＣＤとを含んでいる。
【００２６】
インバータ３２は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成される。帰還素子３３は、並列に接続されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成される。あるいは、帰還素子３３を抵抗によって構成するようにしても良い。インバータ３２と帰還素子３３とは、互いに隣接してレイアウトされるので、本願においては、これらを合わせて発振ブロックと呼ぶ。
【００２７】
次に、図２に示す発振回路の動作について説明する。インバータ３２の出力端子３２ｂの電圧は、抵抗ＲＤ及び帰還素子３３を介して、インバータ３２の入力端子３２ａに帰還され、これにより、インバータ３２の入力端子３２ａにバイアス電圧が供給される。インバータ３２のバイアス電圧をリーク電流の影響から保護するために、インバータ３２の入力端子３２ａと抵抗Ｒ１との間にコンデンサＣＡＣが接続されている。
【００２８】
インバータ３２の出力信号は、水晶振動子３１を介してインバータ３２の入力端子３２ａに帰還され、これにより発振動作が行われる。また、抵抗Ｒ１及びコンデンサＣＡＣの接続点と電源電位ＶＳＳとの間にはコンデンサＣＧが接続され、抵抗Ｒ２及び抵抗ＲＤの接続点と電源電位ＶＳＳとの間にはコンデンサＣＤが接続されている。ここで、コンデンサＣＧの容量とコンデンサＣＤの容量とによって、発振周波数の調整が行われる。
【００２９】
図３は、図２に示す発振回路を実現するための半導体集積回路のレイアウトを示す平面図である。図３に示すように、パッドＰ１及びＰ２は、半導体基板の周縁部に配置されている。パッドＰ１及びＰ２が配置されている領域の内側には、汎用配線領域が設けられており、さらにその内側に、発振回路を構成するコンデンサ、抵抗、トランジスタ等の回路素子が配置されている。なお、多層（例えば、３層）配線を行うことにより、パッドＰ１及びＰ２と内部回路との間を接続する配線は、汎用配線領域が設けられた配線層とは異なる配線層に形成される。
【００３０】
本実施形態に係る半導体集積回路のレイアウトにおいては、図３の左側から、パッドＰ１及びＰ２、コンデンサＣＧ及びＣＤ、発振ブロック（帰還素子３３及びインバータ３２）、コンデンサＣＡＣ、抵抗ＲＤの順でレイアウトされている。従って、コンデンサＣＧが、パッドＰ１と発振ブロック（帰還素子３３及びインバータ３２）との間に配置され、コンデンサＣＤが、パッドＰ２と発振ブロックとの間に配置されることになる。このようなレイアウトは、上記の回路素子間の配線長を短くすると共に、パッドＰ１及びＰ２とコンデンサＣＧ及びＣＤとの間の配線の浮遊容量の影響を低減するように考慮されたものである。
【００３１】
図３に示すように、パッドＰ１及びＰ２が、半導体基板の周縁に沿って所定の長さＬ１を有する範囲に配列されており、コンデンサＣＧ及びＣＤが、パッドＰ１及びＰ２と平行して、長さＬ１以下の長さＬ２を有する範囲に配列されている。また、発振ブロック（帰還素子３３及びインバータ３２）が、コンデンサＣＧ及びＣＤの配列方向と同一方向に長手方向を有するように形成されている。さらに、抵抗ＲＤが、発振ブロックの長手方向と同一方向に長手方向を有するように形成されている。
【００３２】
図３に示す本実施形態に係る半導体集積回路のレイアウトは、図８に示す従来の半導体集積回路のレイアウトと比較して、以下の特徴を有している。
（１）パッドＰ１とコンデンサＣＧとの間の配線（以下、「配線１」という）はやや長くなるものの、パッドＰ２とコンデンサＣＤとの間の配線（以下、「配線２」という）はかなり短くなる。その結果、配線２による浮遊容量が大幅に低減され、コンデンサＣＧ及びＣＤの所望の容量値を得ることが比較的容易となる。
（２）コンデンサＣＧ及びＣＤをパッドＰ１及びＰ２の長さＬ１に合わせて配置することにより、発振回路のレイアウト面積を小さくすることができる。
（３）配線１の長さと配線２の長さとが、ほぼ等しくなる。配線１はコンデンサＣＡＣを介してインバータ３２の入力端子３２ａに接続されており、配線２は抵抗ＲＤを介してインバータ３２の出力端子３２ｂに接続されているので、配線１に印加される交流電圧と配線２に印加される交流電圧とは、ほぼ逆相かつほぼ同レベルである。従って、配線１から浮遊容量を介して他の配線等に漏洩する電圧と配線２から浮遊容量を介して他の配線等に漏洩する電圧とが打ち消しあって、他の配線等に与えるノイズを低減することができる。
【００３３】
次に、本実施形態に係る半導体集積回路に形成されるコンデンサ、抵抗、及び、トランジスタの構造について説明する。
図４は、図３に示す半導体集積回路に形成されるコンデンサの構造を示す断面図であり、図５は、図３に示す半導体集積回路に形成される抵抗の構造を示す断面図であり、図６は、図３に示す半導体集積回路に形成されるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの構造を示す断面図である。図４〜図６においては、第１層の配線層までが示されており、それ以上の層は省略されている。
【００３４】
まず、半導体集積回路に形成されるコンデンサについて説明する。図４に示すように、Ｐ型の半導体基板８１（本実施形態においては、シリコン基板とする）内に、Ｐウエル９５が形成される。Ｐウエル９５内には、Ｎ−型不純物拡散領域８２及びＮ＋型不純物拡散領域８３が形成される。コンデンサの一方の電極となるＮ−型不純物拡散領域８２上には、コンデンサの誘電体となる絶縁膜８４（例えば、シリコン酸化膜）が形成され、さらに、絶縁膜８４上にコンデンサの他方の電極８５（例えば、ポリシリコン）が形成される。このように、絶縁膜８４と、これを挟むＮ−型不純物拡散領域８２及び電極８５とによって、コンデンサが構成される。一方、Ｎ＋型不純物拡散領域８３は、Ｎ−型不純物拡散領域８２との電気的接続を得るために用いられる。
【００３５】
また、Ｐウエル９５内に、基板電位を与えるためのＰ＋型不純物拡散領域８６が形成される。それらの上には、第１層の層間絶縁膜８７が形成され、さらに、層間絶縁膜８７上に第１層の配線層が形成される。第１層の配線層において、配線８８は、層間絶縁膜８７に形成された開口（スルーホール）を介して、電極８５に接続される。また、配線８９は、層間絶縁膜８７に形成された開口を介して、Ｎ＋型不純物拡散領域８３及びＰ＋型不純物拡散領域８６に接続される。これにより、コンデンサの一方の電極となるＮ−型不純物拡散領域８２が、基板電位（電源電位ＶＳＳ）に電気的に接続される。
【００３６】
次に、半導体集積回路に形成される抵抗について説明する。図５に示すように、Ｐ型基板８１内に、Ｐウエル９５が形成される。Ｐウエル９５内には、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって、絶縁膜９０（厚い酸化膜）が形成され、さらに、絶縁膜９０上に導電膜９１（例えば、ポリシリコン）が形成される。このように、所望の大きさ及び形状を有する導電膜９１により、抵抗が構成される。それらの上には、第１層の層間絶縁膜８７が形成され、さらに、層間絶縁膜８７上に第１層の配線層が形成される。第１層の配線層において、配線９２は、層間絶縁膜８７に形成された開口を介して、導電膜９１の一端に接続される。また、配線９３は、層間絶縁膜８７に形成された開口を介して、導電膜９１の他端に接続される。
【００３７】
最後に、半導体集積回路に形成されるトランジスタについて説明する。図６に示すように、Ｐ型基板８１内に、絶縁膜９０を挟んで、Ｎウエル９４及びＰウエル９５が形成される。Ｎウエル９４内には、ＰチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＰ＋型不純物拡散領域９６及び９７が形成される。また、Ｐウエル９５内には、ＮチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＮ＋型不純物拡散領域９８及び９９が形成される。
【００３８】
１組のＰ＋型不純物拡散領域９６及び９７に挟まれた半導体基板上には、ゲート絶縁膜１００（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜１００上に、ＰチャネルＭＯＳトランジスタのゲート電極１０１（例えば、ポリシリコン）が形成されている。また、１組のＮ＋型不純物拡散領域９８及び９９に挟まれた半導体基板上には、ゲート絶縁膜１０２（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜１０２上に、ＮチャネルＭＯＳトランジスタのゲート電極１０３（例えば、ポリシリコン）が形成されている。
【００３９】
それらの上には、第１層の層間絶縁膜８７が形成され、さらに、層間絶縁膜８７上に第１層の配線層が形成される。第１層の配線層において、配線１０４及び１０５は、層間絶縁膜８７に形成された開口を介して、１組のＰ＋型不純物拡散領域９６及び９７にそれぞれ接続される。また、配線１０６及び１０７は、層間絶縁膜８７に形成された開口を介して、１組のＮ＋型不純物拡散領域９８及び９９にそれぞれ接続される。
【００４０】
以上の実施形態においては、発振回路を構成する振動子が水晶振動子である場合について説明したが、本発明はこれに限定されず、セラミック発振子や、ＳＡＷ（surface acoustic wave：表面弾性波）共振子を用いることができる。
【符号の説明】
【００４１】
１、２  定電圧発生回路、  ３  発振回路、  ４  分周回路、  ５  レベルシフト回路、  ６  間欠動作制御回路、  ７  制御回路、  ３１、１３１  振動子、  ３２、１３２  インバータ、  ３３  帰還素子、  ８１  半導体基板、  ８２  Ｎ−型不純物拡散領域、  ８３  Ｎ＋型不純物拡散領域、  ８４  絶縁膜、  ８５  電極、  ８６  Ｐ＋型不純物拡散領域、  ８７  層間絶縁膜、  ８８、８９、９２、９３、１０４〜１０７  配線、  ９０  絶縁膜、  ９１  導電膜、  ９４  Ｎウエル、  ９５  Ｐウエル、  ９６、９７  Ｐ＋型不純物拡散領域、  ９８、９９  Ｎ＋型不純物拡散領域、  １００、１０２  ゲート絶縁膜、  １０１、１０３  ゲート電極、  Ｐ１、Ｐ２  パッド、  Ｒ１、Ｒ２、ＲＤ、ＲＦ  抵抗、  ＣＡＣ、ＣＤ、ＣＧ  コンデンサ、  ＱＰ１〜ＱＰ２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ２  ＮチャネルＭＯＳトランジスタ、  Ｄ１、Ｄ２  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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