(57)【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、微結晶半導体を有する第１の半導体層と、非晶質半導体を有する第２の半導体層と、一導電型を付与する不純物が添加された第３の半導体層とを順に積層させて形成し、
前記第３の半導体層上に導電膜を形成し、
前記導電膜上にマスクを選択的に形成し、
前記マスクを用いて、前記導電膜と前記第３の半導体層をエッチングすることによって、ソース電極及びドレイン電極とソース領域及びドレイン領域とを形成し、
前記ソース電極及びドレイン電極の端部を選択的にエッチングすることによって、前記ソース領域及び前記ドレイン領域の端部の表面を露出させ、
前記ソース電極及び前記ドレイン電極をマスクとして、前記ソース領域及び前記ドレイン領域と異なる導電型の不純物元素を導入することによって、前記ソース領域と前記ドレイン領域との間の前記第２の半導体層に不純物領域を形成することを特徴とするトランジスタの作製方法。
【請求項２】
請求項１において、
前記第１の半導体層を前記第２の半導体層より薄く形成することを特徴とするトランジスタの作製方法。
【請求項３】
請求項１または請求項２において、
前記非晶質半導体をｎ型で形成し、
前記不純物元素としてｐ型の不純物元素を用いることを特徴とするトランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその作製方法に関し、特に画素部に薄膜トランジスタを用いた表示装置及びその作製方法に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００３】
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、または多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質半導体膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
【０００４】
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかし、非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
【０００５】
また、非晶質半導体膜より移動度が高く、作製工程が容易となるスイッチング素子として、微結晶半導体を用いた薄膜トランジスタが用いられている（特許文献１、特許文献２及び特許文献３参照。）。
【０００６】
微結晶半導体を用いた薄膜トランジスタの作製方法として、ゲート絶縁膜上に非晶質シリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、非晶質シリコン膜を微結晶シリコン膜に改質するものが知られている（例えば、非特許文献１参照。）。この方法によれば、非晶質シリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によってのみ非晶質半導体膜が加熱され、微結晶半導体膜を形成する方法である。
【特許文献１】特開平４−２４２７２４号公報
【特許文献２】特開２００５−４９８３２号公報
【特許文献３】米国特許５，５９１，９８７号
【非特許文献１】トシアキ・アライ（Ｔｏｓｈｉａｋｉ  Ａｒａｉ）他、エス・アイ・ディー  ’０７  ダイジェスト（ＳＩＤ  ０７  ＤＩＧＥＳＴ）、２００７、ｐｐ．１３７０−１３７３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
微結晶半導体膜の結晶粒の表面は、酸化されやすいという問題がある。このため、チャネル形成領域の結晶粒が酸化されると、結晶粒の表面に酸化膜が形成されてしまい、薄膜トランジスタの電気特性が低下するという問題がある。また、微結晶半導体膜はアモルファスシリコン膜と比較して移動度が高いため、オン電流の増加と共にオフ電流も増加するおそれがある。
【０００８】
上述した問題に鑑み、本発明は、トランジスタ及び当該トランジスタを具備する表示装置の電気特性を向上させることを課題の一とする。又は、トランジスタ及び当該トランジスタを具備する表示装置の信頼性を向上させることを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の表示装置の一は、ゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ微結晶半導体を有する第１の半導体層と、第１の半導体層上に設けられ非晶質半導体を有する第２の半導体層と、第２の半導体層上に設けられたソース領域及びドレイン領域とを有し、第１の半導体層は第２の半導体層より結晶性が高く、第２の半導体層は、ソース領域とドレイン領域の間に、ソース領域及びドレイン領域と異なる導電型の不純物領域を有している。
【００１０】
本発明の表示装置の一は、上記構成において、第２の半導体層が、ソース領域とドレイン領域の間に凹部を有する構成とすることができる。
【００１１】
本発明の表示装置の一は、上記構成において、不純物領域が、ソース領域の端部及びドレイン領域の端部の下方にも形成されている構成とすることができる。
【００１２】
本発明の表示装置の一は、上記構成において、第１の半導体層の膜厚が第２の半導体層の膜厚より薄い構成とすることができる。
【００１３】
本発明の表示装置の一は、上記構成において、非晶質半導体はｎ型であり、不純物領域はｐ型である構成とすることができる。
【００１４】
本発明の表示装置の一は、上記構成において、微結晶半導体が微結晶シリコンであり、非晶質半導体が非晶質シリコンである構成とすることができる。
【００１５】
本発明の表示装置の作製方法の一は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、微結晶半導体を有する第１の半導体層と、非晶質半導体を有する第２の半導体層と、一導電型を付与する不純物が添加された第３の半導体層とを順に積層させて形成し、第３の半導体層上に導電膜を形成し、導電膜上にマスクを選択的に形成し、マスクを用いて、導電膜と第３の半導体層をエッチングすることによって、ソース電極及びドレイン電極とソース領域及びドレイン領域を形成し、マスクを用いて、ソース領域及びドレイン領域と異なる導電型の不純物元素を導入することによって、ソース領域とドレイン領域の間の第２の半導体層に不純物領域を形成する。
【００１６】
本発明の表示装置の作製方法の一は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、微結晶半導体を有する第１の半導体層と、非晶質半導体を有する第２の半導体層と、一導電型を付与する不純物が添加された第３の半導体層とを順に積層させて形成し、第３の半導体層上に導電膜を形成し、導電膜上にマスクを選択的に形成し、マスクを用いて、導電膜と第３の半導体層をエッチングすることによって、ソース電極及びドレイン電極とソース領域及びドレイン領域を形成し、ソース電極及びドレイン電極の端部を選択的にエッチングすることによって、ソース領域及びドレイン領域の端部の表面を露出させ、ソース電極及びドレイン電極をマスクとして、ソース領域及びドレイン領域と異なる導電型の不純物元素を導入することによって、ソース領域及びドレイン領域の間の第２の半導体層に不純物領域を形成する。
【００１７】
本発明の表示装置の作製方法の一は、上記構成において、第１の半導体層を第２の半導体層より薄く形成する。
【００１８】
本発明の表示装置の作製方法の一は、上記構成において、非晶質半導体をｎ型で形成し、不純物元素としてｐ型の不純物元素を用いる。
【００１９】
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【００２０】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
【発明の効果】
【００２１】
本発明により、トランジスタ及び当該トランジスタを具備する表示装置の電気特性を向上させることができる。また、トランジスタ及び当該トランジスタを具備する表示装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
本実施の形態では、表示装置に用いられるボトムゲート型の薄膜トランジスタ（ＴＦＴ）に関して図面を参照して説明する。図１は、画素の一部における薄膜トランジスタと薄膜トランジスタに電気的に接続された画素電極の断面図と上面図であり、図１（Ａ）は、図１（Ｂ）におけるＡ−Ｂの断面に対応している。
【００２４】
表示装置を構成する薄膜トランジスタ１１０は、基板１００上に設けられたゲート電極１０１と、ゲート電極１０１上にゲート絶縁膜１０２を介して設けられ微結晶半導体を有する第１の半導体層１０３と、第１の半導体層１０３上に設けられ非晶質半導体を有する第２の半導体層１０４と、第２の半導体層１０４の一部に設けられた不純物領域１０９と、第２の半導体層１０４上に形成されたソース領域１０５ａ及びドレイン領域１０５ｂと、ソース電極１０６ａ及びドレイン電極１０６ｂとを有している（図１（Ａ）、（Ｂ）参照）。ソース領域１０５ａにはソース電極１０６ａが接して設けられ、ドレイン領域１０５ｂにはドレイン電極１０６ｂが接して設けられている。また、画素電極１０８が絶縁膜１０７を介してドレイン電極１０６ｂと電気的に接続されている。
【００２５】
また、図１ではチャネルエッチ構造の薄膜トランジスタを示しており、第２の半導体層１０４においてソース領域１０５ａとドレイン領域１０５ｂの間に凹部（窪み）が設けられている。
【００２６】
図１に示す薄膜トランジスタ１１０において、第１の半導体層１０３は第２の半導体層１０４より結晶性が高く、第１の半導体層１０３は薄膜トランジスタ１１０のチャネル形成領域として機能し、第２の半導体層１０４はバッファー層として機能する。バッファー層として機能する第２の半導体層１０４は、チャネル形成領域として機能する第１の半導体層１０３の酸化を防止する役割を果たす。なお、結晶性とは、結晶中の原子配列の規則性の度合いを表現するもので、一般的に結晶性が良好である（「結晶性が高い」又は「結晶性が改善されている」ともいう。）半導体層を用いてトランジスタを作製すると、その電気的特性は良好なものとなる。
【００２７】
本実施の形態では、第１の半導体層１０３を微結晶半導体（例えば、微結晶シリコン）で設け、第２の半導体層１０４を非晶質半導体（例えば、非晶質シリコン）で設ける。微結晶半導体は微結晶で構成されているため、非晶質半導体と比較して抵抗が低い。このため、薄膜トランジスタ１１０がオン（Ｏｎ）の状態では、キャリアが主に第１の半導体層１０３を介してソース領域１０５ａからドレイン領域１０５ｂに移動する。
【００２８】
また、バッファー層として機能する第２の半導体層１０４を設けることにより、第１の半導体層１０３の酸化を抑制し、薄膜トランジスタ１１０の電気特性の低下を防止することができる。また、薄膜トランジスタの耐圧を向上させ、寄生容量を低減することができる。バッファー層として機能する第２の半導体層１０４は真性の半導体で設けてもよいが、ソース領域１０５ａ及びドレイン領域１０５ｂと同一の導電型を示す非晶質半導体（例えば、非晶質シリコン）で設けてもよい。この場合、薄膜トランジスタ１１０のオン電流の特性を向上することができる。例えば、薄膜トランジスタ１１０がｎチャネル型である場合には、第２の半導体層１０４として弱いｎ型の導電型を示す非晶質半導体で設けることができる。
【００２９】
不純物領域１０９は、第２の半導体層１０４において、少なくともソース領域１０５ａとドレイン領域１０５ｂの間に位置する領域に設けられ、ソース領域１０５ａ及びドレイン領域１０５ｂと異なる導電型の不純物元素が導入されている。従って、薄膜トランジスタ１１０がｎチャネル型である場合には不純物領域１０９はｐ型を付与する不純物元素が導入され、薄膜トランジスタ１１０がｐチャネル型である場合には不純物領域１０９はｎ型を付与する不純物元素が導入されている。
【００３０】
不純物領域１０９を設けることにより、薄膜トランジスタがオフ（Ｏｆｆ）の状態におけるオフ電流（リーク電流）を効果的に低減することができる。この理由は以下の通りである。
【００３１】
薄膜トランジスタ１１０がオフの状態では、ソース領域１０５ａとドレイン領域１０５ｂ間において、ゲート電極１０１に印加される電位により生じる電界の影響により、キャリアが第２の半導体層１０４の上面側を通ることでリーク電流が生じる。従って、リーク電流が流れやすい部分にソース領域１０５ａ及びドレイン領域１０５ｂと異なる導電型の不純物領域１０９を設け、不純物領域１０９をキャリアの移動の障害となる領域として機能させることによって、リーク電流を低減することができる。
【００３２】
従って、不純物領域１０９は、ソース領域１０５ａ及びドレイン領域１０５ｂの間に位置する第２の半導体層１０４の深さ方向において、少なくとも上面側に設けられた構成（図１（Ａ）参照）とすることが好ましい。より好ましくは、第２の半導体層１０４の深さ方向において全域に不純物領域１０９が設けられている構成（図１０参照）とする。
【００３３】
また、第１の半導体層１０３にソース領域１０５ａ及びドレイン領域１０５ｂと異なる導電型の不純物元素が含まれた構成であってもよい。第１の半導体層１０３に不純物元素を導入することによって、薄膜トランジスタ１１０のしきい値を制御することができる。
【００３４】
なお、薄膜トランジスタ１１０がオンの状態では、ソース領域１０５ａとドレイン領域１０５ｂ間において、上述したようにキャリアが第１の半導体層１０３を介してソース領域１０５ａからドレイン領域１０５ｂに移動するため、不純物領域１０９はトランジスタのオン電流に及ぼす影響は小さい。このように、ゲート電極側から結晶性の高い第１の半導体層と結晶性の低い第２の半導体層を積層して形成し、リーク電流の経路となり得る第２の半導体層にキャリアの移動の障害となる領域として機能する不純物領域を設け、オン電流を第１の半導体層を介して流すことによって薄膜トランジスタの電気特性を向上（オン電流を下げずに、リーク電流の低減）させることができる。
【００３５】
また、図１の構成を適用することによって、半導体膜の酸化による薄膜トランジスタの電気特性の低下、薄膜トランジスタの寄生容量の増大、高電圧を印加した際の薄膜トランジスタの劣化を抑制しつつ、チャネル形成領域となる第１の半導体層１０３の薄膜化が可能となる。
【００３６】
通常、ボトムゲート型の薄膜トランジスタにおいて、チャネル形成領域となる半導体膜を薄く形成した場合には、半導体膜の酸化に伴うトランジスタの電気特性の低減、薄膜トランジスタの寄生容量（ゲート電極とソース電極又はドレイン電極間）の増大、高電圧を印加した際の薄膜トランジスタの劣化（耐圧）が問題となる。
【００３７】
しかし、バッファー層として機能する第２の半導体層１０４を厚く形成することにより、半導体膜の酸化や寄生容量や耐圧の問題を抑制することができる。一方で、ソース領域１０５ａとドレイン領域１０５ｂの間に位置する第２の半導体層１０４に不純物領域１０９を設けることによって、薄膜トランジスタ１１０のリーク電流を低減することが可能となる。
【００３８】
チャネル形成領域として機能する第１の半導体層１０３を薄く形成し、薄膜トランジスタ１１０を完全空乏型とすることによって、高速動作、低消費電力が可能となる。
【００３９】
以上のように、チャネル形成領域として機能する第１の半導体層１０３上に不純物領域１０９が設けられた第２の半導体層１０４をバッファー層として設けることによって、電気特性が高く信頼性の高い薄膜トランジスタを有する表示装置を作製することができる。
【００４０】
なお、本実施の形態では、ソース線（信号線）に電気的に接続される方をソース領域及びソース電極とし、画素電極に接続される方をドレイン領域及びドレイン電極として説明を行っているが、薄膜トランジスタ１１０に印加する電位に応じてソース領域とドレイン領域、ソース電極とドレイン電極が入れ替わる場合がある。
【００４１】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【００４２】
（実施の形態２）
本実施の形態では、上記実施の形態１で示した表示装置に用いられるボトムゲート型の薄膜トランジスタの作製方法に関して図面を参照して説明する。以下の説明では、ｎチャネル型の薄膜トランジスタについて説明する。
【００４３】
まず、基板１００上にゲート電極１０１を形成する（図２（Ａ）、図５（Ａ）参照）。
【００４４】
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世代（例えば、３２０ｍｍ×４００ｍｍ）、第２世代（例えば、４００ｍｍ×５００ｍｍ）、第３世代（例えば、５５０ｍｍ×６５０ｍｍ）、第４世代（例えば、６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（例えば、１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１３００ｍｍ）、第６世代（例えば、１５００ｍｍ×１８００ｍｍ）、第７世代（例えば、１９００ｍｍ×２２００ｍｍ）、第８世代（例えば、２１６０ｍｍ×２４６０ｍｍ）、第９世代（例えば、２４００ｍｍ×２８００ｍｍ）、第１０世代（例えば、２８５０ｍｍ×３０５０ｍｍ）等を用いることができる。
【００４５】
ゲート電極１０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属またはその合金を用いて形成する。ゲート電極１０１は、スパッタリング法や真空蒸着法で基板１００上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ゲート電極１０１を形成することもできる。なお、ゲート電極１０１と基板１００の密着性向上させるバリアメタルとして、上記金属の窒化物膜を、基板１００及びゲート電極１０１の間に設けてもよい。ここでは、フォトマスクを用いて形成したレジストマスクを用いて基板１００上に形成された導電膜をエッチングしてゲート電極１０１を形成する。
【００４６】
なお、ゲート電極１０１上には半導体膜や配線を形成するので、段切れ（断線）防止のため端部がテーパー状になるように加工することが望ましい。また、ゲート電極１０１の形成と同時にゲート電極に接続する配線も同時に形成することができる。
【００４７】
次に、ゲート電極１０１上に、ゲート絶縁膜１０２、微結晶半導体を有する第１の半導体層１０３、バッファー層として機能する第２の半導体層１０４、一導電型を付与する不純物が添加された第３の半導体層１０５を順に形成する（図２（Ｂ）参照）。
【００４８】
ゲート絶縁膜１０２、第１の半導体層１０３、及び第２の半導体層１０４は連続的に形成することが好ましい。さらには、ゲート絶縁膜１０２、第１の半導体層１０３、第２の半導体層１０４、及び一導電型を付与する不純物が添加された第３の半導体層１０５を連続的に形成することが好ましい。ゲート絶縁膜１０２、第１の半導体層１０３、及び第２の半導体層１０４を大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００４９】
ゲート絶縁膜１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜１０２として、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に積層して形成する形態を示す。なお、ゲート絶縁膜を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することができる。また、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。更には、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜を形成することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸化珪素膜は、耐圧が高く、後に形成される薄膜トランジスタの信頼性を高めることができる。
【００５０】
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
【００５１】
第１の半導体層１０３を構成する微結晶半導体は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．６ｃｍ−１よりも低周波数側に、シフトしている。即ち、４８１ｃｍ−１以上５２０．６ｃｍ−１以下の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
【００５２】
この微結晶半導体は、周波数が数十ＭＨｚ〜数百ＭＨｚ（好ましくは２７〜１００ＭＨｚ（代表的には６０ＭＨｚ））の高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ法により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００５３】
また、微結晶半導体は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の導電型を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的にはボロンであり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
【００５４】
また、微結晶半導体の酸素濃度を、１×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下、窒素及び炭素の濃度それぞれを５×１０１８ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体に混入する濃度を低減することで、微結晶半導体がｎ型になることを防止することができる。
【００５５】
第１の半導体層１０３は、０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下で形成する。第１の半導体層１０３は、後に形成される薄膜トランジスタのチャネル形成領域として機能する。第１の半導体層１０３の厚さを上記の範囲内とすることで、後に形成される薄膜トランジスタは、完全空乏型とすることができる。
【００５６】
また、第１の半導体層１０３に含まれる微結晶半導体は成膜速度が非晶質半導体の成膜速度の１／１０〜１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。
【００５７】
また、微結晶半導体は微結晶で構成されているため、非晶質半導体と比較して抵抗が低い。このため、微結晶半導体を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に微結晶半導体を用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない液晶表示装置を作製することができる。
【００５８】
また、微結晶半導体は非晶質半導体と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成量領域が微結晶半導体で形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに占める薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い装置を作製することができる。
【００５９】
バッファー層として機能する第２の半導体層１０４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を用いて、プラズマＣＶＤ法により形成することができる。また、上記水素化珪素に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体を形成することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体を形成することができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００６０】
また、第２の半導体層１０４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体を形成することができる。このとき、アンモニア、窒素、またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体を形成することができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体を形成することができる。
【００６１】
また、第２の半導体層１０４として、第１の半導体層１０３の表面にプラズマＣＶＤ法またはスパッタリング法により非晶質半導体を形成した後、非晶質半導体の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体の表面を水素化、窒素化、またはハロゲン化してもよい。または、非晶質半導体の表面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
【００６２】
第２の半導体層１０４は、結晶粒を含まない非晶質半導体で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体となるように、成膜条件を制御することが好ましい。また、第２の半導体層１０４は、ｎ型の導電型を示す非晶質半導体（例えば、非晶質シリコン膜）で形成してもよい。
【００６３】
第２の半導体層１０４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、第２の半導体層１０４の一部が残存する厚さで形成することが好ましい。代表的には、１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタに高い電圧（例えば１５Ｖ程度）を印加する表示装置、代表的には液晶表示装置において、バッファー層として機能する第２の半導体層１０４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。また、第２の半導体層１０４を厚く形成することにより、ソース領域及びドレイン領域と第１の半導体層１０３との距離が長くなりオフ電流を低減することができる。第２の半導体層１０４を上記の膜厚の範囲で形成することにより、第２の半導体層１０４は第１の半導体層１０３より厚く形成される。
【００６４】
第１の半導体層１０３の表面に、非晶質半導体、又は水素、窒素、またはハロゲンを含む非晶質半導体を形成することで、第２の半導体層１０４に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、結晶格子の歪に由来し、亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、第１の半導体層１０３の表面にバッファー層として機能する第２の半導体層１０４を形成することで、第１の半導体層１０３に含まれる微結晶粒の酸化を防ぐことができる。また、バッファー層を形成することで、後にソース領域及びドレイン領域を形成する際に発生するエッチング残渣が微結晶半導体に混入することを防ぐことができる。
【００６５】
また、第２の半導体層１０４は、非晶質半導体を用いて形成し、または、水素、窒素、若しくはハロゲンを含む非晶質半導体で形成する。非晶質半導体のエネルギーギャップは微結晶半導体に比べて大きく（非晶質半導体のエネルギーギャップは１．６〜１．８ｅＶ、微結晶半導体のエネルギーギャップは１．１〜１．５ｅＶ）、抵抗が高く、移動度が低くなる。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、第１の半導体層１０３との間に形成される第２の半導体層１０４は高抵抗領域として機能し、第１の半導体層１０３を構成する微結晶半導体がチャネル形成領域として機能する。
【００６６】
一導電型を付与する不純物が添加された第３の半導体層１０５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された第３の半導体層１０５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物が添加された第３の半導体層１０５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
【００６７】
ここで、ゲート絶縁膜１０２から一導電型を付与する不純物が添加された第３の半導体層１０５を連続成膜することが可能なマイクロ波プラズマＣＶＤ装置について、図９を用いて示す。図９はマイクロ波プラズマＣＶＤ装置の上断面を示す模式図であり、共通室１１２０の周りに、ロード室１１１０、アンロード室１１１５、反応室（１）〜反応室（４）１１１１〜１１１４を備えた構成となっている。共通室１２００と各室の間にはゲートバルブ１１２２〜１１２７が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。基板１１３０はロード室１１１０、アンロード室１１１５のカセット１１２８、１１２９に装填され、共通室１１２０の搬送手段１１２１により反応室（１）〜反応室（４）１１１１〜１１１４へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせることなく連続して形成することができる。
【００６８】
反応室（１）〜反応室（４）それぞれにおいて、ゲート絶縁膜１０２、第１の半導体層１０３、第２の半導体層１０４、及び一導電型を付与する不純物が添加された第３の半導体層１０５を積層形成する。この場合は、原料ガスの切り替えにより異なる種類の膜を連続的に複数積層することができる。この場合、ゲート絶縁膜を形成した後、反応室内にシラン等の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出することで、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導体に含まれる酸素の濃度を低減することができる。また、微結晶半導体に含まれる結晶粒の酸化を防止することができる。
【００６９】
または、反応室（１）及び反応室（３）でゲート絶縁膜１０２、第１の半導体層１０３及び第２の半導体層１０４を形成し、反応室（２）及び反応室（４）で一導電型を付与する不純物が添加された第３の半導体層１０５を形成する。一導電型を付与する不純物が添加された第３の半導体層１０５のみ単独で成膜することにより、チャンバに残存する一導電型を付与する不純物が他の膜に混入することを防ぐことができる。
【００７０】
このように、複数のチャンバが接続されたマイクロ波プラズマＣＶＤ装置で、同時にゲート絶縁膜１０２、第１の半導体層１０３、第２の半導体層１０４及び一導電型を付与する不純物が添加された第３の半導体層１０５を成膜することができるため、量産性を高めることができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室において成膜処理が可能となり、成膜のタクトを向上させることができる。また、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００７１】
また、反応室（１）でゲート絶縁膜１０２を形成し、反応室（２）で第１の半導体層１０３を構成する微結晶半導体及び第２の半導体層１０４を形成し、反応室（３）で一導電型を付与する不純物が添加された第３の半導体層１０５を形成することができる。また、ゲート絶縁膜１０２を酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜の積層構造で形成する場合、反応室を５つ設け、反応室（１）で、酸化珪素膜または酸化窒化珪素膜を形成し、反応室（２）で、窒化珪素膜または窒化酸化珪素膜を形成し、反応室（３）で、第１の半導体層１０３を構成する微結晶半導体を形成し、反応室（４）で第２の半導体層１０４を形成し、反応室（５）で、一導電型を付与する不純物が添加された第３の半導体層１０５を形成してもよい。また、微結晶半導体は成膜速度が遅いため、複数の反応室で微結晶半導体を成膜してもよい。例えば、反応室（１）でゲート絶縁膜１０２を形成し、反応室（２）及び（３）で第１の半導体層１０３を構成する微結晶半導体を形成し、反応室（４）で第２の半導体層１０４を形成し、反応室（５）で一導電型を付与する不純物が添加された第３の半導体層１０５を形成してもよい。このように、複数の反応室で同時に第１の半導体層１０３を構成する微結晶半導体を成膜することでスループットを向上させることができる。このとき、各反応室の内壁を成膜する種類の膜でコーティングすることが好ましい。
【００７２】
このような構成のマイクロ波プラズマＣＶＤ装置を用いれば、各反応室で種類の類似する膜または一種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成することができるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染されることなく、各積層界面を形成することができる。
【００７３】
なお、図９に示すマイクロ波プラズマＣＶＤ装置には、ロード室及びアンロード室が別々に設けられているが、一つとしてもよい。また、マイクロ波プラズマＣＶＤ装置に予備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの加熱時間を短縮することが可能であるため、スループットを向上させることができる。
【００７４】
以下に、成膜処理について説明する。これらの成膜処理は、その目的に応じて、ガス供給部から供給するガスを選択すれば良い。
【００７５】
ここでは、ゲート絶縁膜１０２に、酸化窒化珪素膜と窒化酸化珪素膜を積層して形成する方法を一例としてあげる。
【００７６】
はじめに、マイクロ波プラズマＣＶＤ装置の反応室の処理容器の内部を、フッ素ラジカルでクリーニングする。なお、フッ素ラジカルは、反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素、またはフッ素を導入し、解離し、フッ素ラジカルを反応室に導入することで、反応室内をクリーニングすることができる。
【００７７】
フッ素ラジカルでクリーニングした後、反応室内部に水素を大量に導入することで、反応室内の残留フッ素と水素を反応させて、残留フッ素の濃度を低減することができる。このため、後に反応室の内壁に成膜する保護膜へのフッ素の混入量を減らすことが可能であり、保護膜の厚さを薄くすることが可能である。
【００７８】
次に、反応室の処理容器内壁等の表面に保護膜として酸化窒化膜を堆積する。ここでは、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上のガスを導入する。さらには、希ガスのいずれか一種及び水素を導入する。特に、プラズマ着火用ガスとしてヘリウム、更にはヘリウムと水素の混合ガスを用いることが好ましい。
【００７９】
ヘリウムのイオン化エネルギーは２４．５ｅＶと高いエネルギーを持つが、約２０ｅＶに準安定状態があるので、放電中においては約４ｅＶでイオン化が可能である。このため、放電開始電圧が低く、また放電を維持しやすい。よって、プラズマを均一に維持することが可能であると共に、省電力化が可能である。
【００８０】
また、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上及び酸素ガスを導入してもよい。希ガスと共に、酸素ガスを処理容器内に導入することで、プラズマの着火を容易とすることができる。
【００８１】
次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス管から原料ガスを処理容器内に導入する。具体的には、原料ガスとして、一酸化二窒素、希ガス、及びシランを導入することで、処理容器の内壁、ガス管、誘電体板、及び支持台表面上に保護膜として酸化窒化珪素膜を形成する。このときの水素化珪素の流量を５０〜３００ｓｃｃｍ、一酸化二窒素の流量を５００〜６０００ｓｃｃｍとし、保護膜の膜厚を５００〜２０００ｎｍとする。
【００８２】
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにした後、処理容器内の支持台上に基板を導入する。
【００８３】
次に、上記保護膜と同様の工程により、基板上にゲート絶縁膜１０２の一部として酸化窒化珪素膜を堆積させる。
【００８４】
所定の厚さの酸化窒化珪素膜が堆積されたら、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにする。
【００８５】
次に、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上と、原料ガスであるシラン、一酸化二窒素、及びアンモニアを導入する。なお、原料ガスとして、アンモニアの代わりに窒素を導入しても良い。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス管から原料ガスを処理容器内に導入し、基板の酸化窒化珪素膜上にゲート絶縁膜１０２の一部として窒化酸化珪素膜を形成する。次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにして、成膜プロセスを終了する。
【００８６】
以上の工程により、反応室内壁の保護膜を酸化窒化珪素膜とし、基板上に酸化窒化珪素膜及び窒化酸化珪素膜を連続的に成膜することで、上層側の窒化酸化珪素膜中に酸化珪素等の不純物の混入を低減することができる。電源装置としてマイクロ波を発生させることが可能な電源装置を用いたマイクロ波プラズマＣＶＤ法により上記膜を形成することで、プラズマ密度が高くなり耐圧の高い膜を形成することができ、当該膜をゲート絶縁膜として用いると、トランジスタの閾値のばらつきを低減することができる。また、ＢＴ特性を向上させることができる。また、静電気に対する耐性が高まり、高い電圧が印加されても破壊しにくいトランジスタを作製することができる。また、経時破壊の少ないトランジスタを作製することができる。また、ホットキャリアダメージの少ないトランジスタを作製することができる。
【００８７】
また、ゲート絶縁膜としてマイクロ波プラズマＣＶＤ装置により形成した酸化窒化珪素膜が単層の場合、上記保護膜の形成方法及び酸化窒化珪素膜の形成方法を用いる。特に、シランに対する一酸化二窒素の流量比を１００倍以上３００倍以下、好ましくは１５０倍以上２５０倍以下とすると、耐圧の高い酸化窒化珪素膜を形成することができる。
【００８８】
次に、マイクロ波プラズマＣＶＤ法による微結晶半導体及びバッファー層として非晶質半導体を連続的に成膜する成膜処理方法について示す。まず、上記ゲート絶縁膜と同様により、反応室内をクリーニングする。次に、処理容器内に保護膜として珪素膜を堆積する。ここでは、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上を導入する。なお、希ガスと共に水素を導入してもよい。
【００８９】
次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力を５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス管から原料ガスを処理容器内に導入する。原料ガスとして、具体的には、水素化珪素ガス、及び水素ガスを導入することで、処理容器の内壁、ガス管、誘電体板、及び支持台表面上に保護膜として微結晶珪素膜を形成する。また、水素化珪素ガス及び水素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。また、このときの保護膜の膜厚を５００〜２０００ｎｍとする。なお、マイクロ波発生装置の電源をオンにする前に、処理容器内に上記希ガスの他、水素化珪素ガス及び水素ガスを導入してもよい。また、微結晶半導体の形成を１００〜２００℃（代表的には１５０℃）で行うことが好ましい。
【００９０】
また、水素化珪素ガス、及び水素化珪素ガスを、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して、保護膜として非晶質半導体を形成することができる。
【００９１】
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにした後、処理容器内の支持台上に基板を導入する。
【００９２】
次に、基板上に形成されるゲート絶縁膜１０２の表面を水素プラズマ処理する。第１の半導体層１０３を構成する微結晶半導体を形成する前に水素プラズマ処理することにより、ゲート絶縁膜１０２及び微結晶半導体の界面における格子歪を低減することが可能であり、ゲート絶縁膜１０２及び微結晶半導体の界面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【００９３】
また、上記水素プラズマ処理において、処理容器内に形成された保護膜である非晶質半導体または微結晶半導体をも水素プラズマ処理することにより、保護膜がエッチングされてゲート絶縁膜１０２の表面に微少量の半導体が堆積する。当該半導体が結晶成長の核となり、当該核によって、微結晶半導体が堆積する。この結果、ゲート絶縁膜１０２及び微結晶半導体の界面における格子歪を低減することが可能であり、ゲート絶縁膜１０２及び微結晶半導体の界面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【００９４】
次に、上記保護膜と同様の工程により、第１の半導体層１０３として微結晶珪素膜を堆積させる。微結晶半導体の膜厚を０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下とする。
【００９５】
所定の厚さの微結晶珪素膜が堆積されたら、次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにして、微結晶半導体成膜プロセスを終了する。
【００９６】
次に、処理容器内の圧力を下げ、原料ガスの流量を調整する。具体的には、水素ガスの流量を微結晶半導体の成膜条件より大幅に低減する。代表的には、水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素ガスを導入する。または、水素ガスを処理容器内に導入せず、水素化珪素ガスを導入する。このように水素化珪素に対する水素の流量を低減することにより、第２の半導体層１０４として非晶質半導体の成膜速度を向上させることができる。または、水素化珪素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈する。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマを発生させて、非晶質半導体を形成することができる。非晶質半導体の成膜速度は微結晶半導体に比べて高いため、処理容器内の圧力を低く設定することができる。このときの非晶質半導体の膜厚を１００〜４００ｎｍとする。
【００９７】
所定の厚さの非晶質半導体が堆積されたら、次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにして、非晶質半導体の成膜プロセスを終了する。
【００９８】
なお、第１の半導体層１０３を構成する微結晶半導体及び第２の半導体層１０４を構成する非晶質半導体をプラズマの着火したまま形成してもよい。具体的には微結晶半導体を形成する原料ガスである水素化珪素に対する水素の流量比を徐々に低減させて微結晶半導体及び非晶質半導体を積層する。このような手法により微結晶半導体及び非晶質半導体の界面に不純物が堆積せず、歪の少ない界面を形成することが可能であり、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【００９９】
周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置で発生されたプラズマは、電子密度が高く、原料ガスから多くのラジカルが形成され、基板１１３０へ供給されるため、基板でのラジカルの表面反応が促進され、微結晶シリコンの成膜速度を高めることができる。更に、複数のマイクロ波発生装置、及び複数の誘電体板で構成されるマイクロ波プラズマＣＶＤ装置は、安定した大面積のプラズマを生成することができる。このため、大面積基板上においても、膜質の均一性を高めた膜を成膜することが可能であると共に、量産性を高めることができる。
【０１００】
また、同じ処理容器で微結晶半導体及び非晶質半導体を連続的に成膜することで、歪の少ない界面を形成することが可能である。
【０１０１】
なお、ゲート絶縁膜及び半導体膜それぞれの作製工程において、反応室の内壁に５００〜２０００ｎｍの保護膜が形成されている場合は、上記クリーニング処理及び保護膜形成処理を省くことができる。
【０１０２】
次に、一導電型を付与する不純物が添加された第３の半導体層１０５上にマスク１２１を形成し、当該マスク１２１を用いて第１の半導体層１０３、第２の半導体層１０４及び一導電型を付与する不純物が添加された第３の半導体層１０５をエッチングして分離する（図２（Ｃ）参照）。この後、マスク１２１を除去する（図５（Ｂ）参照）。
【０１０３】
マスク１２１は、フォトリソグラフィ技術又はインクジェット法により形成する。
【０１０４】
次に、エッチングにより残存した第３の半導体層１０５及びゲート絶縁膜１０２上に導電膜１０６を形成し、当該導電膜１０６上にマスク１２２を形成する（図２（Ｄ）参照）。
【０１０５】
導電膜１０６は、アルミニウム、銅、又はシリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、第３の半導体層１０５と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電膜１０６として、モリブデン膜とアルミニウム膜とモリブデン膜を順に３層積層した構造とすることができる。また、導電膜１０６として、チタン膜とアルミニウム膜とチタン膜を順に３層積層した構造とすることができる。
【０１０６】
導電膜１０６は、スパッタリング法や真空蒸着法で形成する。また、導電膜１０６は、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法等を用いて吐出し焼成して形成しても良い。
【０１０７】
マスク１２２は、マスク１２１と同様に形成することができる。
【０１０８】
なお、本実施の形態では、図２（Ｃ）において、第１の半導体層１０３、第２の半導体層１０４及び第３の半導体層１０５をパターニングした後に導電膜１０６を形成する場合を示しているが、図２（Ｃ）の工程を省略し、第１の半導体層１０３、第２の半導体層１０４、第３の半導体層１０５及び導電膜１０６を連続して順に積層させた後にマスク１２２を形成してもよい。この場合、マスク１２１を形成しなくてよいため、工程を簡略化することができる。
【０１０９】
次に、マスク１２２を用いて導電膜１０６をエッチングして分離することにより、ソース電極１０６ａ及びドレイン電極１０６ｂを形成する（図３（Ａ）、図５（Ｃ）参照）。
【０１１０】
次に、マスク１２２を用いて一導電型を付与する不純物が添加された第３の半導体層１０５及びバッファー層として機能する第２の半導体層１０４をエッチングして、ソース領域１０５ａ及びドレイン領域１０５ｂを形成する（図３（Ｂ）、図６（Ａ）参照）。なお、バッファー層として機能する第２の半導体層１０４は一部のみがエッチングされたものであり、第１の半導体層１０３の表面を覆っている。ここでは、ソース領域１０５ａとドレイン領域１０５ｂの間に位置する第２の半導体層１０４の表面に凹部が形成される。また、このとき、ソース領域１０５ａ及びドレイン領域１０５ｂの端部とソース電極１０６ａ及びドレイン電極１０６ｂの端部はほぼ一致している。
【０１１１】
次に、マスク１２２を用いて、第２の半導体層１０４に不純物元素を導入し、第２の半導体層１０４に不純物領域１０９を形成する（図３（Ｃ）、図６（Ｂ）参照）。
【０１１２】
導入する不純物元素は、ソース領域１０５ａ及びドレイン領域１０５ｂと異なる導電型の不純物元素を用いる。ここでは、ｐ型の不純物元素を導入する。ｐ型の不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ボロン（Ｂ）を１×１０１６〜１×１０２０／ｃｍ３の濃度で含まれるように第２の半導体層１０４に導入し、ｐ型を示す不純物領域１０９を形成する。
【０１１３】
また、不純物元素は少なくとも第２の半導体層１０４の上面側に導入すればよく、好ましくは第２の半導体層１０４の深さ方向において全面に導入する。なお、不純物元素を第２の半導体層１０４の下方の第１の半導体層１０３に導入することにより、薄膜トランジスタのしきい値を制御してもよい。
【０１１４】
次に、ソース電極１０６ａ及びドレイン電極１０６ｂの一部をエッチングする（図４（Ａ）参照）。
【０１１５】
ここでは、マスク１２２を用いて、ウエットエッチングすると、ソース電極１０６ａ及びドレイン電極１０６ｂの端部が選択的にエッチングされる。その結果、ソース電極１０６ａ及びドレイン電極１０６ｂの端部と、ソース領域１０５ａ及びドレイン領域１０５ｂの端部はそれぞれ一致せずずれており、ソース電極１０６ａ及びドレイン電極１０６ｂの端部の外側に、ソース領域１０５ａ及びドレイン領域１０５ｂの端部が形成される。
【０１１６】
この後、マスク１２２を除去する（図７（Ａ）参照）。また、ソース電極１０６ａ又はドレイン電極１０６ｂは、それぞれソース配線またはドレイン配線としても機能する。
【０１１７】
ソース領域１０５ａとソース電極１０６ａの端部、ドレイン領域１０５ｂとドレイン電極１０６ｂの端部がそれぞれ一致せずずれた形状となることで、ソース電極１０６ａとドレイン電極１０６ｂとの端部の距離が離れるため、ソース電極１０６ａとドレイン電極１０６ｂ間のリーク電流やショートを防止することができる。また、ソース領域１０５ａとソース電極１０６ａの端部、ドレイン領域１０５ｂとドレイン電極１０６ｂの端部がそれぞれ一致せずずれた形状となることで、ソース電極１０６ａ及びドレイン電極１０６ｂ、ソース領域１０５ａ及びドレイン領域１０５ｂの端部に電界が集中せず、ゲート電極１０１と、ソース電極１０６ａ及びドレイン電極１０６ｂとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【０１１８】
以上の工程により、チャネルエッチ型の薄膜トランジスタ１１０を形成することができる。
【０１１９】
本実施の形態で示す薄膜トランジスタは、第２の半導体層１０４の一部には凹部（溝）が形成されており、当該凹部以外の領域がソース領域１０５ａ及びドレイン領域１０５ｂで覆われる。即ち、第２の半導体層１０４に形成される凹部１２３により、ソース領域１０５ａ及びドレイン領域１０５ｂのリークパスが大きくなるため、ソース領域１０５ａ及びドレイン領域１０５ｂの間でのリーク電流を低減することができる。また、第２の半導体層１０４の一部をエッチングすることにより凹部１２３を形成するため、ソース領域１０５ａ及びドレイン領域１０５ｂの形成工程において発生するエッチング残渣を除去することができるため、残渣によるソース領域１０５ａ及びドレイン領域１０５ｂにリーク電流（寄生チャネル）が発生することを回避することができる。
【０１２０】
また、チャネル形成領域として機能する微結晶半導体とソース領域１０５ａ及びドレイン領域１０５ｂとの間に、バッファー層が形成されている。また、微結晶半導体の表面がバッファー層で覆われている。高抵抗で形成されたバッファー層は、微結晶半導体と、ソース領域１０５ａ及びドレイン領域１０５ｂとの間にも形成されているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、微結晶半導体の表面に水素で表面が終端された非晶質半導体がバッファー層として形成されているため、微結晶半導体の酸化を防止することが可能であると共に、ソース領域１０５ａ及びドレイン領域１０５ｂの形成工程に発生するエッチング残渣が微結晶半導体に混入することを防ぐことができる。
【０１２１】
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
【０１２２】
また、上述した説明では、第２の半導体層１０４の一部に凹部１２３を形成した後に不純物元素を導入して不純物領域１０９を形成する例を示したが、不純物元素を導入するタイミングはこれに限定されない。例えば、導電膜１０６を分離しソース電極１０６ａ及びドレイン電極１０６ｂを形成した後（図３（Ａ））に、マスク１２２を用いて第３の半導体層１０５を介して不純物元素の導入を行ってもよい。
【０１２３】
または、ソース電極１０６ａ及びドレイン電極１０６ｂの一部をエッチングした後（図４（Ａ））に、マスク１２２を用いて不純物元素の導入を行ってもよい。
【０１２４】
または、ソース電極１０６ａ及びドレイン電極１０６ｂの一部をエッチングし（図４（Ａ））、マスク１２２を除去した後に、ソース電極１０６ａ及びドレイン電極１０６ｂをマスクとして不純物元素の導入を行ってもよい（図８（Ａ）参照）。この場合、ソース領域１０５ａ及びドレイン領域１０５ｂの端部の下方に位置する第２の半導体層１０４にも不純物領域１０９を形成することができる（図８（Ｂ）参照）。
【０１２５】
次に、ソース電極１０６ａ及びドレイン電極１０６ｂ、ソース領域１０５ａ及びドレイン領域１０５ｂ、第２の半導体層１０４及びゲート絶縁膜１０２等の上に絶縁膜１０７を形成する（図４（Ｂ）参照）。絶縁膜１０７は、ゲート絶縁膜１０２と同様に形成することができる。なお、絶縁膜１０７は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。
【０１２６】
次に、絶縁膜１０７にコンタクトホールを形成し、当該コンタクトホールにおいてドレイン電極１０６ｂに接する画素電極１０８を形成する（図４（Ｃ）、図７（Ｂ）参照）。
【０１２７】
画素電極１０８は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０１２８】
また、画素電極１０８として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。シート抵抗は、より低いことが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１２９】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０１３０】
以上の工程により、薄膜トランジスタ１１０を画素部に有する表示装置を形成することができる。
【０１３１】
本実施の形態で示した薄膜トランジスタ１１０は、作製工程数が少なく、コスト削減が可能である。また、チャネル形成領域として機能する第１の半導体層１０３を微結晶半導体で構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、本実施の形態では、薄膜トランジスタ１１０を画素部の画素のスイッチング用素子として適用する例を示したが、これに限られず走査線（ゲート線）側の駆動回路等を形成する素子として利用することができる。
【０１３２】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０１３３】
（実施の形態３）
本実施の形態では、上記実施の形態と異なる薄膜トランジスタを有する表示装置に関して図１８を参照して説明する。
【０１３４】
本実施の形態で示す薄膜トランジスタ１１０は、上記図１で示した構成において、第２の半導体層１０４とソース領域１０５ａ間に設けられた低濃度の不純物元素を含む半導体層１４０ａと、第２の半導体層１０４とドレイン領域１０５ｂ間に設けられた低濃度の不純物元素を含む半導体層１４０ｂを有している（図１８参照）。半導体層１４０ａ、１４０ｂを設けることによって、第２の半導体層１０４とソース領域１０５ａ間又は第２の半導体層１０４とドレイン領域１０５ｂ間における電界集中を緩和することができる。
【０１３５】
図１８において、薄膜トランジスタがｎチャネル型である場合には、第２の半導体層１０４をｉ層で設け、ＬＤＤ領域として機能しうる半導体層１４０ａ、１４０ｂをソース領域１０５ａ及びドレイン領域１０５ｂより弱いｎ型の導電型を示す非晶質半導体（例えば、非晶質半導体膜）で設ければよい。また、薄膜トランジスタがｐチャネル型である場合には、第２の半導体層１０４をｉ層で設け、ＬＤＤ領域として機能しうる半導体層１４０ａ、１４０ｂをソース領域１０５ａ及びドレイン領域１０５ｂより弱いｐ型の導電型を示す非晶質半導体（例えば、非晶質半導体膜）で設ければよい。
【０１３６】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０１３７】
（実施の形態４）
本実施の形態では、上記実施の形態と異なる薄膜トランジスタを有する表示装置に関して図面を参照して説明する。具体的には、上記実施の形態では、チャネルエッチ型の薄膜トランジスタを示したが、保護層１６０を設けた構成（チャネル保護型）としてもよい（図１５参照）。
【０１３８】
図１５に示す構造では、保護層１６０の下方に不純物領域１０９が形成される。上記実施の形態１で示したように、チャネル形成領域として機能する第１の半導体層１０３上に不純物領域１０９が設けられた第２の半導体層１０４をバッファー層として設けることによって、電気特性が高く、信頼性の高い薄膜トランジスタを有する表示装置を作製することができる。
【０１３９】
次に、図１５に示したチャネル保護型の薄膜トランジスタの作製方法に関して図面を参照して簡単に説明する。
【０１４０】
まず、基板１００上にゲート電極１０１を形成した後、ゲート電極１０１上にゲート絶縁膜１０２、微結晶半導体を有する第１の半導体層１０３、非晶質半導体を有する第２の半導体層１０４を積層して形成する。続いて、第２の半導体層１０４上に保護層１６０を選択的に形成する（図１６（Ａ）参照）。
【０１４１】
保護層１６０は、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることができる。感光性または非感光性の有機材料（有機樹脂材料）（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテンなど）、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。また、シロキサンを用いてもよい。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる。また、湿式法である、スピンコート法などの塗布法、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）を用いることもできる。保護層１６０は成膜後にエッチングにより形状を加工して形成してもよいし、液滴吐出法などによって選択的に形成してもよい。
【０１４２】
次に、保護層１６０及び第２の半導体層１０４上にマスク１２１を形成し、当該マスク１２１を用いて第１の半導体層１０３、第２の半導体層１０４をエッチングして分離する（図１６（Ｂ）参照）。この後、マスク１２１を除去する。
【０１４３】
次に、ゲート絶縁膜１０２、第２の半導体層１０４、保護層１６０上に一導電型を付与する不純物が添加された第３の半導体層１０５及び導電膜１０６を順に積層して形成する（図１６（Ｃ）参照）。
【０１４４】
次に、導電膜１０６上にマスク１２２を形成し、当該マスク１２２を用いて第３の半導体層１０５及び導電膜１０６をエッチングして分離することにより、ソース領域１０５ａ及びドレイン領域１０５ｂ、ソース電極１０６ａ及びドレイン電極１０６ｂを形成する（図１７（Ａ）参照）。このとき、保護層１６０の存在により第２の半導体層１０４はエッチングされない。
【０１４５】
次に、マスク１２２を用いて、第２の半導体層１０４に不純物元素を導入し、第２の半導体層１０４に不純物領域１０９を形成する（図１７（Ｂ）参照）。ここでは、不純物元素を、保護層１６０を介して第２の半導体層１０４に導入する。
【０１４６】
その後、上記図４（Ａ）〜図４（Ｃ）で説明した工程を経て、チャネル保護型の薄膜トランジスタを具備する表示装置を形成することができる（図１７（Ｃ）参照）。
【０１４７】
なお、本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０１４８】
（実施の形態５）
本実施の形態では、上記実施の形態で示した薄膜トランジスタを有する表示装置の一形態として液晶表示パネルに関して図１１を参照して説明する。図１１（Ａ）は、第１の基板４００１上に形成された薄膜トランジスタ４０１０及び液晶素子４０１３を第２の基板４００６との間にシール材４００５によって封止したパネルの上面図であり、図１１（Ｂ）は、図１１（Ａ）のＣ−Ｄにおける断面を示している。
【０１４９】
本実施の形態で示す液晶表示パネルは、第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４を囲むようにして、シール材４００５が設けられている。また、画素部４００２と走査線駆動回路４００４の上に第２の基板４００６が設けられている。そのため、画素部４００２と走査線駆動回路４００４は、第１の基板４００１とシール材４００５と第２の基板４００６によって、液晶４００８と共に封止されている。
【０１５０】
また、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、多結晶半導体膜で形成された薄膜トランジスタ４００９を具備する信号線駆動回路４００３が実装されている。なお、本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタ４００９を有する信号線駆動回路４００３を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路４００３を形成し、貼り合わせるようにしても良い。
【０１５１】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１１（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。薄膜トランジスタ４０１０は、上記実施の形態１、２で示した薄膜トランジスタに相当する。また、走査線駆動回路４００４を構成するトランジスタを薄膜トランジスタ４０１０と同様の構成で設けることができる。
【０１５２】
また、画素電極４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３を構成する対向電極４０３１は、第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
【０１５３】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【０１５４】
また、球状のスペーサ４０３５は、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお、球状のスペーサ４０３５の代わりに絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。
【０１５５】
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、ＦＰＣ４０１８から供給されている。
【０１５６】
本実施の形態では、接続端子４０１６が、画素電極４０３０と同じ導電膜により形成されている。また、引き回し配線４０１４、４０１５は、薄膜トランジスタ４０１０のソース電極及びドレイン電極と同じ導電膜で形成されている。
【０１５７】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１５８】
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。
【０１５９】
また、図１１では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０１６０】
本実施の形態で説明した液晶表示装置は、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型又は横電界方式の液晶表示装置とすることができる。
【０１６１】
ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ方式は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。
【０１６２】
横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。
【０１６３】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０１６４】
（実施の形態６）
本実施の形態では、上記実施の形態で示した薄膜トランジスタを有する発光装置の一形態として発光表示パネルに関して図１２を参照して説明する。図１２（Ａ）は、第１の基板４００１上に形成された薄膜トランジスタ４０１０及び発光素子４０１１を第２の基板４００６との間にシール材４００５によって封止したパネルの上面図であり、図１２（Ｂ）は、図１２（Ａ）のＥ−Ｆにおける断面を示している。
【０１６５】
本実施の形態では、エレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０１６６】
本実施の形態で示す発光表示パネルは、第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４を囲むようにして、シール材４００５が設けられている。また、画素部４００２と走査線駆動回路４００４の上に第２の基板４００６が設けられている。そのため、画素部４００２と走査線駆動回路４００４と、第１の基板４００１とシール材４００５と第２の基板４００６によって、充填材４００７と共に密封されている。
【０１６７】
また、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、多結晶半導体膜で形成された薄膜トランジスタ４００９を具備する信号線駆動回路４００３が実装されている。なお、本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタ４００９を有する信号線駆動回路４００３を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。
【０１６８】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１２（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。薄膜トランジスタ４０１０は、上記実施の形態１、２で示した薄膜トランジスタに相当する。また、走査線駆動回路４００４を構成するトランジスタを薄膜トランジスタ４０１０と同様の構成で設けることができる。
【０１６９】
発光素子４０１１を構成する画素電極４０１７は、薄膜トランジスタ４０１０のソース電極またはドレイン電極と電気的に接続されている。発光素子４０１１の構成は、発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０の極性などに合わせて、適宜変えることができる。なお、発光素子４０１１は画素電極４０１７、ＥＬ層、透明導電膜４０１２で構成される。
【０１７０】
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図１２（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されている。
【０１７１】
本実施の形態では、接続端子４０１６が、発光素子４０１１を構成する画素電極４０１７と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、薄膜トランジスタ４０１０のソース電極及びドレイン電極と同じ導電膜から形成されている。
【０１７２】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１７３】
発光素子４０１１からの光の取り出し方向に位置する基板は、透光性を有する材料で設ける。本実施の形態では、第２の基板４００６側から光を取り出すため、第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料で形成する。
【０１７４】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。
【０１７５】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０１７６】
なお、図１２では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０１７７】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【０１７８】
（実施の形態７）
本発明により得られる表示装置等は、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１７９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ等へのカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１３に示す。
【０１８０】
図１３（Ａ）はテレビジョン装置である。表示モジュールを、図１３（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０１８１】
図１３（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
【０１８２】
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた発光表示パネルで形成し、サブ画面２００８を低消費電力で表示可能な液晶表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を液晶表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面２００８は点滅可能とする構成としても良い。
【０１８３】
図１４はテレビ装置の主要な構成を示すブロック図を示している。表示パネルには、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネルにＣＯＧ方式により実装されていても良い。
【０１８４】
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０１８５】
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカー９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
【０１８６】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０１８７】
図１３（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
【０１８８】
また、図１３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
【０１８９】
図１３（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【実施例１】
【０１９０】
本実施例では、上記実施の形態１で示した薄膜トランジスタと比較例の薄膜トランジスタの電流−電圧特性を比較する計算を行った結果を説明する。
【０１９１】
上記実施の形態１で示した薄膜トランジスタの構造のモデル図（本実施例）を図１９（Ａ）に示し、比較例の薄膜トランジスタの構造のモデル図（比較例）を図１９（Ｂ）に示す。
【０１９２】
図１９に示す構造は、基板９００上に形成された、膜厚１５０ｎｍのモリブデン膜から構成されるゲート電極９０１と、膜圧３００ｎｍの窒化珪素膜から構成されるゲート絶縁膜９０２と、膜厚１０ｎｍの微結晶シリコン膜から構成される第１の半導体層９０３と、膜厚１５０ｎｍのアモルファスシリコン膜から構成される第２の半導体層９０４と、不純物が導入されたアモルファスシリコン膜から構成されるソース領域９０５ａ及びドレイン領域９０５ｂと、ソース電極９０６ａ及びドレイン電極９０６ｂとを有する。また、第２の半導体層９０４は、ソース領域９０５ａとドレイン領域９０５ｂ間に窪みを形成し、当該窪みにおける第２の半導体層９０４の膜厚が１００ｎｍとなっている。
【０１９３】
また、図１９（Ａ）において、第２の半導体層９０４は、ソース領域９０５ａとドレイン領域９０５ｂ間に不純物領域９０７を有している。つまり、図１９（Ａ）は図１９（Ｂ）の構造に不純物領域９０７が追加された構造となっている。
【０１９４】
また、ここでは、不純物領域９０７の幅（ソース−ドレインに平行な方向の長さ）を１０μｍとし、不純物領域９０７の深さ方向の幅（第２の半導体層９０４の上面から不純物領域９０７が形成される深さ（ｄｔ））を複数設定（３０ｎｍ、５０ｎｍ、７０ｎｍ、９０ｎｍ）して計算を行った。また、不純物領域９０７には、５×１０１７／ｃｍ３の濃度のボロンが含まれるものとした。
【０１９５】
本実施例では、上記図１９の構造について、ｓｉｌｖａｃｏ社製のシミュレーションソフト「ａｔｌａｓ」を用いてそれぞれ計算を行った。
【０１９６】
第２の半導体層９０４を構成するアモルファスシリコン膜のパラメータを以下に示す数値に設定した。
【０１９７】
アクセプタタイプ欠陥準位（テール状分布）の伝導帯端における状態密度（ｎｔａ＝３．０Ｅ２１［／ｃｍ３ｅＶ］）、ドナータイプ欠陥準位（テール状分布）の価電子帯端における状態密度（ｎｔｄ＝４．０Ｅ２０［／ｃｍ３ｅＶ］）、アクセプタタイプ欠陥準位（テール状分布）状態密度の減衰係数（ｗｔａ＝０．０２５［ｅＶ］）、ドナータイプ欠陥準位（テール状分布）状態密度の減衰係数（ｗｔｄ＝０．０５［ｅＶ］）、アクセプタタイプ欠陥準位（バンプ状分布）のピーク位置における状態密度（ｎｇａ＝５．０Ｅ１７［／ｃｍ３ｅＶ］）、ドナータイプ欠陥準位（バンプ状分布）のピーク位置における状態密度（ｎｇｄ＝５．０Ｅ１７［／ｃｍ３ｅＶ］）、アクセプタタイプ欠陥準位（バンプ状分布）のピーク位置（ｅｇａ＝０．２８［ｅＶ］）、ドナータイプ欠陥準位（バンプ状分布）のピーク位置（ｅｇｄ＝０．７９［ｅＶ］）、アクセプタタイプ欠陥準位（バンプ状分布）状態密度の減衰係数（ｗｇａ＝０．１［ｅＶ］）、ドナータイプ欠陥準位（バンプ状分布）状態密度の減衰係数（ｗｇｄ＝０．２［ｅＶ］）、アクセプタ準位の裾野における電子の捕獲断面積（ｓｉｇｔａｅ＝３．０Ｅ−１５ｃｍ２）、アクセプタ準位の裾野におけるホールの捕獲断面積（ｓｉｇｔａｈ＝３．０Ｅ−１３ｃｍ２）、ドナー準位の裾野における電子の捕獲断面積（ｓｉｇｔｄｅ＝３．０Ｅ−１３ｃｍ２）、ドナー準位の裾野におけるホールの捕獲断面積（ｓｉｇｔｄｈ＝３．０Ｅ−１５ｃｍ２）、アクセプタのガウシアン分布における電子の捕獲断面積（ｓｉｇｇａｅ＝３．０Ｅ−１５ｃｍ２）、アクセプタのガウシアン分布におけるホールの捕獲断面積（ｓｉｇｇａｈ＝３．０Ｅ−１３ｃｍ２）、ドナーのガウシアン分布における電子の捕獲断面積（ｓｉｇｇｄｅ＝３．０Ｅ−１３ｃｍ２）、ドナーのガウシアン分布におけるホールの捕獲断面積（ｓｉｇｇｄｈ＝３．０Ｅ−１５ｃｍ２）とした。
【０１９８】
また、第１の半導体層９０３を構成する微結晶シリコン膜のパラメータを以下に示す数値に設定した。なお、微結晶シリコン膜の欠陥密度をアモルファスシリコン膜の１０分の１とした。
【０１９９】
アクセプタタイプ欠陥準位（テール状分布）の伝導帯端における状態密度（ｎｔａ＝２．０Ｅ２１［／ｃｍ３ｅＶ］）、ドナータイプ欠陥準位（テール状分布）の価電子帯端における状態密度（ｎｔｄ＝４．０Ｅ１９［／ｃｍ３ｅＶ］）、アクセプタタイプ欠陥準位（バンプ状分布）のピーク位置における状態密度（ｎｇａ＝９．０Ｅ１７［／ｃｍ３ｅＶ］）、ドナータイプ欠陥準位（バンプ状分布）のピーク位置における状態密度（ｎｇｄ＝５．０Ｅ１７［／ｃｍ３ｅＶ］）とする。その他のパラメータは、アモルファスシリコン膜のパラメータと同じとした。
【０２００】
薄膜トランジスタの電流−電圧特性に関する計算結果を図２０に示す。ここでは、Ｖｄｓ＝１Ｖとした。なお、図２０において、縦軸はソース−ドレイン間の電流（Ｉｄｓ［Ａ／μｍ］）、横軸はゲート−ソース間の電位差（Ｖｇｓ［Ｖ］）を示している。
【０２０１】
図２０に示すように、不純物領域９０７を設けた場合、不純物領域９０７の深さ（ｄｔ：３０ｎｍ、５０ｎｍ、７０ｎｍ、９０ｎｍ）にかかわらず、比較例（不純物領域９０７を設けない構造）に比べてオフ電流が低減することが確認された。また、不純物領域９０７の深さ（ｄｔ）が深くなるにつれて、しきい値がプラス方向にシフトすることが確認されたが、例えば、しきい値から＋５Ｖ印加した場合のオン電流は比較例と同等になることが確認された。
【０２０２】
以上の結果より、不純物領域９０７を設けることによって、不純物領域を設けない構造（図１９（Ｂ））と比較してオフ電流を低減させることができる。
【図面の簡単な説明】
【０２０３】
【図１】本発明の表示装置の一例を示す図。
【図２】本発明の表示装置の作製方法の一例を示す図。
【図３】本発明の表示装置の作製方法の一例を示す図。
【図４】本発明の表示装置の作製方法の一例を示す図。
【図５】本発明の表示装置の作製方法の一例を示す図。
【図６】本発明の表示装置の作製方法の一例を示す図。
【図７】本発明の表示装置の作製方法の一例を示す図。
【図８】本発明の表示装置の作製方法の一例を示す図。
【図９】本発明の表示装置の作製方法の一例を示す図。
【図１０】本発明の表示装置の一例を示す図。
【図１１】本発明の表示装置の一例を示す図。
【図１２】本発明の表示装置の一例を示す図。
【図１３】本発明の表示装置の使用形態の一例を示す図。
【図１４】本発明の表示装置の使用形態の一例を示す図。
【図１５】本発明の表示装置の一例を示す図。
【図１６】本発明の表示装置の作製方法の一例を示す図。
【図１７】本発明の表示装置の作製方法の一例を示す図。
【図１８】本発明の表示装置の一例を示す図。
【図１９】実施例１を説明する図。
【図２０】本発明の構成と比較例の電流−電圧特性を示す図。
【符号の説明】
【０２０４】
１００    基板
１０１    ゲート電極
１０２    ゲート絶縁膜
１０３    半導体層
１０４    半導体層
１０５    半導体層
１０６    導電膜
１０７    絶縁膜
１０８    画素電極
１０９    不純物領域
１１０    薄膜トランジスタ
１２１    マスク
１２２    マスク
１４０ａ    半導体層
１４０ｂ    半導体層
１６０    保護層
１８０    処理容器
１８２    ガス供給部
１８４    マイクロ波発生装置
２００    プラズマ
９００    基板
９０１    ゲート電極
９０２    ゲート絶縁膜
９０３    半導体層
９０４    半導体層
９０５ａ    ソース領域
９０５ｂ    ドレイン領域
９０６ａ    ソース電極
９０６ｂ    ドレイン電極
９０７    不純物領域
９２１    画素部
９２２    信号線駆動回路
９２３    走査線駆動回路
９２４    チューナ
９２５    映像信号増幅回路
９２６    映像信号処理回路
９２７    コントロール回路
９２８    信号分割回路
９２９    音声信号増幅回路
９３０    音声信号処理回路
９３１    制御回路
９３２    入力部
９３３    スピーカー
１０５ａ    ソース領域
１０５ｂ    ドレイン領域
１０６ａ    ソース電極
１０６ｂ    ドレイン電極
１１１０    ロード室
１１１５    アンロード室
１１２０    共通室
１１２１    搬送手段
１１２２    ゲートバルブ
１１２８    カセット
１１３０    基板
１２００    共通室
２００１    筐体
２００２    表示用パネル
２００３    主画面
２００４    モデム
２００５    受信機
２００６    リモコン操作機
２００７    表示部
２００８    サブ画面
２００９    スピーカー部
２３０１    携帯電話機
２３０２    表示部
２３０３    操作部
２４０１    本体
２４０２    表示部
２５０１    照明部
２５０２    傘
２５０３    可変アーム
２５０４    支柱
２５０５    台
２５０６    電源
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    基板
４００７    充填材
４００８    液晶
４００９    薄膜トランジスタ
４０１０    薄膜トランジスタ
４０１１    発光素子
４０１２    透明導電膜
４０１３    液晶素子
４０１４    配線
４０１６    接続端子
４０１７    画素電極
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０３０    画素電極
４０３１    対向電極
４０３５    スペーサ
４０４１    薄膜トランジスタ
【図１】
0005395382.tif 000002
【図２】
0005395382.tif 000003
【図３】
0005395382.tif 000004
【図４】
0005395382.tif 000005
【図５】
0005395382.tif 000006
【図６】
0005395382.tif 000007
【図７】
0005395382.tif 000008
【図８】
0005395382.tif 000009
【図９】
0005395382.tif 000010
【図１０】
0005395382.tif 000011
【図１１】
0005395382.tif 000012
【図１２】
0005395382.tif 000013
【図１３】
0005395382.tif 000014
【図１４】
0005395382.tif 000015
【図１５】
0005395382.tif 000016
【図１６】
0005395382.tif 000017
【図１７】
0005395382.tif 000018
【図１８】
0005395382.tif 000019
【図１９】
0005395382.tif 000020
【図２０】
0005395382.tif 000021