(57)【特許請求の範囲】
【請求項１】
少なくとも１個以上のヘテロ接合バイポーラトランジスタを並列接続して構成される増幅回路を多段接続して有する電力増幅器であって、且つ前記バイポーラトランジスタがＩｎＧａＰエミッタ層と、このＩｎＧａＰエミッタ層の、当該ＩｎＧａＰエミッタ層とヘテロ接合を形成するベース層とは反対側に、ＧａＡｓ層とＡｌＧａＡｓバラスト抵抗層とが順次形成された構造を少なくとも有し、前記ＩｎＧａＰエミッタ層と前記ＡｌＧａＡｓバラスト抵抗層との間に、前記ＧａＡｓ層が配置され、前記ＧａＡｓ層は、前記エミッタ層と前記ベース層とのヘテロ接合部に形成される空乏層幅よりも厚いことを特徴とする電力増幅器。
【請求項２】
前記並列接続されたヘテロ接合バイポーラトランジスタのエミッタとコレクタとの間に電気的に並列に接続された電圧制限保護回路を有することを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記ＩｎＧａＰエミッタ層と前記ＡｌＧａＡｓバラスト抵抗層とが直接接触することがないことを特徴とする請求項１乃至２の何れか一項に記載の電力増幅器。
【請求項４】
半絶縁性基板の上部に、少なくともサブコレクタ用半導体層、コレクタ用半導体層、ベース用半導体層、ＩｎＧａＰエミッタ用半導体層、ＧａＡｓ半導体層、ＡｌＧａＡｓバラスト抵抗用半導体層を順次積層して形成する工程、
前記ＡｌＧａＡｓバラスト抵抗用半導体層上部に所望の形状のエミッタ電極を形成する工程、
前記ＡｌＧａＡｓバラスト抵抗用半導体層、前記ＧａＡｓ半導体層をメサ形状に加工して、前記ＩｎＧａＰエミッタ用半導体層を露出させる工程、
前記露出させたＩｎＧａＰエミッタ用半導体層を貫通して前記ベース用半導体層に達するベース電極を形成する工程、
前記ＩｎＧａＰエミッタ用半導体層、前記ベース用半導体層、及び前記コレクタ用半導体層をメサ形状に加工して、前記サブコレクタ用半導体層を露出させる工程、
前記露出させたサブコレクタ用半導体層にコレクタ電極を形成する工程を有し、
前記ＧａＡｓ半導体層は、前記エミッタ用半導体層と前記ベース用半導体層とのヘテロ接合部に形成される空乏層幅よりも厚いことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高信頼性を有するヘテロ接合バイポーラトランジスタおよびその製造方法、さらにはそれを用いた電力増幅器に関するものである。
【背景技術】
【０００２】
近年、移動体通信機器の需要の急成長に伴い、通信機に用いられる電力増幅器の研究開発が盛んに行われている。移動体通信機用電力増幅器に用いられる半導体トランジスタとしてはヘテロ接合バイポーラトランジスタ（以下、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）と略記する）、電界効果トランジスタ（以下、ＦＥＴと略記する）、ＳｉＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴなどがある。この中でＨＢＴは、入出力特性の線形性にすぐれていること、正電源のみで動作し、負電源発生回路・部品が不要であること、出力電力密度が高く、チップ面積が小さくて済むため省スペースかつ低コストであることなどの特徴を有する。このため、移動体通信機用電力増幅器向けトランジスタとして中心的に用いられている。
【０００３】
しかし、ＨＢＴにおいては熱暴走と呼ばれる熱起因の不安定動作現象が存在するため、その動作安定化のためにいわゆるバラスト抵抗と呼ばれる安定化抵抗が用いられる。その実現のための手段としてＩｎＧａＰエミッタ層上にＡｌＧａＡｓバラスト抵抗層を用いた技術が、再公表特許ＷＯ９８／５３５０２号、第1表に示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＷＯ９８／５３５０２号公報（第1表）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
これまでの技術には、例えば前記ＷＯ９８／５３５０２号公報にて示された如き技術には、デバイスに通電に対する信頼性に難点があった。即ち、前記ＡｌＧａＡｓバラスト抵抗層を有するＨＢＴでは通電中の特性劣化が著しい。他方、こうしたバラスト層を用いない場合、勿論前記した通り熱起因による不安定動作の現象が発生する。
【０００６】
こうした背景を踏まえ、本願発明の第１の目的はＩｎＧａＰをエミッタ層として有するＨＢＴにおいて熱的安定性と通電に対する信頼性を両立することの出来るＨＢＴを提供することにある。本願発明の第２の目的はＩｎＧａＰをエミッタ層として有するＨＢＴにおいて熱的安定性と通電に対する信頼性を両立することの出来るＨＢＴの製造方法を提供することにある。さらに本願発明の第３の目的は、ＩｎＧａＰをエミッタ層として有するＨＢＴであり、且つ、熱的安定性と通電に対する信頼性を両立することの出来るＨＢＴを用いた電力増幅器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の目的は、ＩｎＧａＰをエミッタ層として有するＨＢＴにおいてＩｎＧａＰエミッタ層とＡｌＧａＡｓバラスト抵抗層の間にＧａＡｓ層を挿入し、ベース層から逆注入された正孔がＡｌＧａＡｓバラスト抵抗層まで拡散、到達することを抑制することにより達成される。より具体的には、ＩｎＧａＰエミッタ層とＡｌＧａＡｓバラスト抵抗層の間に挿入するＧａＡｓ層の厚さはＨＢＴの実動作条件におけるエミッタ／ベース間に形成される空乏層がＡｌＧａＡｓバラスト抵抗層まで到達しない様に設定すれば達成される。言い換えれば、ＩｎＧａＰエミッタ層とＡｌＧａＡｓバラスト抵抗層の間に挿入するＧａＡｓ層の厚さをＨＢＴの実動作条件におけるエミッタ／ベース間に形成される空乏層幅よりも厚く設定することにより達成される。
【０００８】
本発明は、ＧａＡｓ系ＨＢＴに対して、エミッタとしてＩｎＧａＰがその特性から好ましく且つバラスト特性を得るにＡｌＧａＡｓバラスト抵抗層が好ましい特徴を生かしつつ、これに対して、ＧａＡｓ層をバッファ層として用いることによって、前述のようにＨＢＴ特性の熱的安定性並びに通電に対する信頼性の両側面を満足するＨＢＴを得ることが可能となる。
【０００９】
ＧａＡｓ層の具体的な厚さは、ＨＢＴを実働させる場合のエミッタ／ベース間電圧、ＧａＡｓ層のドナー濃度などの条件で設定値は異なるが、エミッタ／ベース間電圧が１．２Ｖ以上とした場合、概ね２ｎｍより５００ｎｍ程度の範囲が用いられる。又、そのドナー濃度は５×１０１６ｃｍ−３から５×１０１８ｃｍ−３程度の範囲が用いられる。ＩｎＧａＰエミッタ層とＧａＡｓベース層を有するＨＢＴの実動作条件は一般的にはエミッタ／ベース間電圧が１．２Ｖ以上である。上記ＨＢＴの実動作条件におけるＧａＡｓ層厚とＩｎＧａＰエミッタ層との合計は、例えば、ＧａＡｓ層中のドナー濃度が５×１０１６ｃｍ−３、５×１０１７ｃｍ−３、５×１０１８ｃｍ−３の場合、それぞれ、７０ｎｍ、２７ｎｍ、２０ｎｍであれば十分である。
【００１０】
本発明の第２の目的は、エミッタ電極の形成、エミッタメサの形成、ベース電極の形成、ベースメサの形成、コレクタ電極の形成の工程を順次経て形成することにより達成される。より具体的にその工程を例示すれば、以下の通りである。
【００１１】
半絶縁性基板の上部に、少なくともコレクタ用半導体層、ベース用半導体層、ＩｎＧａＰエミッタ用半導体層、ＧａＡｓ半導体層、ＡｌＧａＡｓバラスト抵抗用半導体層を順次積層して形成する工程、前記ＡｌＧａＡｓバラスト抵抗用半導体層上部に所望の形状のエミッタ電極を形成する工程、前記ＡｌＧａＡｓバラスト抵抗用半導体層、ＧａＡｓ半導体層をメサ形状に加工してエミッタ領域を形成する工程、前記ＩｎＧａＰエミッタ用半導体層、ベース用半導体層をメサ形状に加工してベース領域を形成する工程、前記ベース領域にベース電極を形成する工程、前記コレクタ用半導体層をメサ形状に加工してコレクタ領域を形成する工程、前記コレクタ領域にコレクタ電極を形成する工程を有する。
【００１２】
本発明の第３の目的は、少なくとも１個以上の基本ＨＢＴを並列接続して構成される増幅回路を多段接続して有する電力増幅器において、基本ＨＢＴとしてＩｎＧａＰエミッタ層上部にＡｌＧａＡｓバラスト抵抗層を有し、且つ、ＩｎＧａＰエミッタ層とＡｌＧａＡｓバラスト抵抗層の間にＧａＡｓ半導体層を挿入し、さらにＧａＡｓ層の厚さをＨＢＴの実動作条件におけるエミッタ／ベース間に形成される空乏層幅よりも厚く設定したＨＢＴを用いることにより達成される。
【発明の効果】
【００１３】
本願発明によれば、熱的安定性と通電に対する信頼性を両立するＨＢＴを提供することが出来る。本願発明の別な側面によれば、熱的安定性と通電に対する信頼性を両立するＨＢＴの製造方法を提供することが出来る。更に、本発明によれば、熱的安定性と通電に対する信頼性を両立する電力増幅器を提供することが出来る
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態であるヘテロ接合バイポーラトランジスタの例を示す平面図である。
【図２】図２は、本発明の一実施形態であるヘテロ接合バイポーラトランジスタの例を示す断面図である。
【図３Ａ】図３Ａは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタの例を示す平面図である。
【図３Ｂ】図３Ｂは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタの例を示す断面図である。
【図４Ａ】図４Ａは、本発明の一実施形態であるバイポーラトランジスタの製造方法を工程順に示す装置の断面図である。
【図４Ｂ】図４Ｂは、本発明の一実施形態であるバイポーラトランジスタの製造方法を工程順に示す装置の断面図である。
【図４Ｃ】図４Ｃは、本発明の一実施形態であるバイポーラトランジスタの製造方法を工程順に示す装置の断面図である。
【図５Ａ】図５Ａは、本発明の一実施形態であるバイポーラトランジスタの製造方法の図４Ｃに続く工程を工程順に示す装置の断面図である。
【図５Ｂ】図５Ｂは、本発明の一実施形態であるバイポーラトランジスタの製造方法を工程順に示す装置の断面図である。Ｃに続く工程を工程順に示す装置の断面図である。
【図５Ｃ】図５Ｃは、本発明の一実施形態であるバイポーラトランジスタの製造方法を工程順に示す装置の断面図である。
【図６Ａ】図６Ａは、本発明の一実施形態であるバイポーラトランジスタの製造方法の図５Ｃに続く工程を工程順に示す装置の断面図である。
【図６Ｂ】図６Ｂは、本発明の一実施形態であるバイポーラトランジスタの製造方法を工程順に示す装置の断面図である。Ｃに続く工程を工程順に示す装置の断面図である。
【図６Ｃ】図６Ｃは、本発明の一実施形態であるバイポーラトランジスタの製造方法を工程順に示す装置の断面図である。
【図７】図７は、本発明の一実施形態であるヘテロ接合バイポーラトランジスタの例を示す回路図である。
【図８Ａ】図８Ａは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタにおいて用いられる保護回路装置の例を示す平面図である。
【図８Ｂ】図８Ｂは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタにおいて用いられる保護回路装置の例を示す断面図である。
【図９Ａ】図９Ａは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタにおいて用いられる保護回路装置の例を示す平面図である。
【図９Ｂ】図９Ｂは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタにおいて用いられる保護回路装置の例を示す平面図である。
【図１０Ａ】図１０Ａは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタにおいて用いられる保護回路装置の例を示す平面図である。
【図１０Ｂ】図１０Ｂは、本発明の一実施形態であるヘテロ接合バイポーラトランジスタにおいて用いられる保護回路装置の例を示す断面図である。
【図１１】図１１は、本発明の一実施形態である電力増幅器を示すブロック図である。
【図１２】図１２は、代表的な電力増幅器モジュールの実装を示す断面図である。
【図１３】図１３は、代表的な電力増幅器モジュールの実装を示す平面図である。
【図１４】図１４は、本発明の一実施形態である電力増幅器の第１の増幅回路の例を示す回路図である。
【図１５】図１５は、本発明の一実施形態である電力増幅器の第２の増幅回路の例を示す回路図である。
【図１６】図１６は、本発明の一実施形態である電力増幅器に用いられるヘテロ接合バイポーラトランジスタの例を示す回路図である。
【図１７】図１７は直流動作におけるヘテロ接合バイポーラトランジスタの非破壊動作領域限界を示す特性図である。
【図１８】図１８は、比較特性検討の為の、ＡｌＧａＡｓバラスト抵抗層を有するＨＢＴの断面図である。
【図１９】図１８は、比較特性検討の為の、ＡｌＧａＡｓバラスト抵抗層を有しないＨＢＴの断面図である。
【図２０Ａ】図２０Ａは、本発明の一実施形態であるバイポーラトランジスタの製造方法における装置の断面図である。
【図２０Ｂ】図２０Ｂは、本発明の一実施形態であるバイポーラトランジスタの製造方法における装置の断面図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施の形態を示すヘテロ接合バイポーラトランジスタ、及びその製造方法及びそれを用いた電力増幅器に関し図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の機能を有する場合には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
＜実施例１＞本発明の第１の実施例であるＨＢＴを図面を参照して説明する。尚、本実施例は本発明の基本的原理を説明するものであり、各構成要素は概略の形状を示している。図１に、本発明のＨＢＴの平面図、更に、図１におけるＡＡ’に沿った断面図を図２に示す。エミッタ面積は１０８μｍ２である。
【００１７】
本発明では、これまで説明したエミッタ層、ＧａＡｓ層、バラスト抵抗層の他の主要構成部は、一般的なものを用いて十分である。例えば、基板には半絶縁性の半導体基板、例えばＧａＡｓ基板、ベース層にはＧａＡｓ層、コレクタ層にはＧａＡｓ層が一般に多用される。
【００１８】
半絶縁性ＧａＡｓ基板１に、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）２が形成される。このサブコレクタ層２の上部に、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）３、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）４、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）５の各層が形成される。エミッタ層５を介して、ベース電極１２が配置される。
【００１９】
他方、エミッタ層５には、ｎ型ＧａＡｓ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚９０ｎｍ）６、ｎ型ＡｌＧａＡｓバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０１７ｃｍ−３、膜厚１２０ｎｍ）７、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）８、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）９が更に設けられる。そして、コンタクト層９上には、エミッタ電極１３が設けられる。他方、サブコレクタ層２上で、前記コレクタ層３の両側部に対向して、コレクタ電極１１が形成される。図１に見られるように、平面的構成は、コレクタ領域がエミッタ領域を囲う形態となっている。
【００２０】
前記コレクタ電極１１、ベース電極１２、エミッタ電極１３の具体例を示すならば、各々ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るコレクタ電極１１、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るベース電極１２、ＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）エミッタ電極１３である。更に、図１における符号１４、１５、１６はそれぞれコレクタ配線、ベース配線、エミッタ配線であり、符号１７、１８、１９はＨＢＴ外部との電気的接続のための金属パッドである。
【００２１】
尚、ＡｌＧａＡｓバラスト抵抗層は抵抗体として動作することが必要であり、量子力学的なトンネル効果を発現しないためにその厚さは１０ｎｍ以上であることが必要である。ＡｌＧａＡｓバラスト抵抗層の厚さは、量子力学的なトンネル効果を発現せず且つその抵抗体としての特性の要請に応じて定められる。その値は２００ｎｍ程度をも用い得る。又、前記ｎ型ＧａＡｓ層６は、前記エミッタ層５とｎ型ＡｌＧａＡｓバラスト抵抗層との間の、いわゆるスペーサ層としての役割を担っている。又、本実施例ではＡｌＧａＡｓバラスト抵抗層のＡｌＡｓモル比が０．３３の場合を示したが、零以上であれば良い。
【００２２】
本実施例にて示したＨＢＴ２０個をコレクタ電流密度４０ｋＡ／ｃｍ２、接合温度２１０℃の条件にて通電試験３００時間実施した所、劣化したＨＢＴは無く良好な通電に対する信頼性が確認出来た。
【００２３】
また、本実施例にて示したＨＢＴの熱的安定性の一指標である直流動作における非破壊動作領域限界を図１７に示す。図１７における縦軸は非破壊コレクタ電流、横軸は非破壊コレクタ電圧である。比較のためにＡｌＧａＡｓバラスト抵抗層の無いＨＢＴに関する結果も併記して示してある。この結果から本実施例にて示したＡｌＧａＡｓバラスト抵抗を有するＨＢＴは、ＡｌＧａＡｓバラスト抵抗層の無いＨＢＴに比べ、破壊耐性に優れている、即ち、熱的安定性に優れていることが確認出来た。
【００２４】
以上の結果から、本実施例にて示したＨＢＴは熱的安定性と通電に対する信頼性を両立することの出来るＨＢＴであることが確認出来た。
【００２５】
＜実施例２＞
本発明の第２の実施例であるＨＢＴを図面を参照して説明する。尚、本実施例は本発明の基本的原理を説明するものであり、各構成要素は概略の形状を示している。図３Ａに本発明のＨＢＴの平面構造、更に、図３ＡにおけるＢＢ’に沿った断面構造を図３Ｂに示す。本例は基本ＨＢＴを並列接続して構成する大電力用マルチフィンガーＨＢＴの例である。基本ＨＢＴのエミッタ面積は１０８μｍ２である。
【００２６】
半絶縁性ＧａＡｓ基板１に、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）２が形成される。このサブコレクタ層２の上部に、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）３、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）４、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）５の各層が形成される。エミッタ層５を介して、ベース電極１２が配置される。
【００２７】
他方、エミッタ層５には、ｎ型ＧａＡｓ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚９０ｎｍ）６、ｎ型ＡｌＧａＡｓバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０１７ｃｍ−３、膜厚１２０ｎｍ）７、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）８、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）９が更に設けられる。そして、コンタクト層９上には、エミッタ電極１３が設けられる。他方、サブコレクタ層２上で、前記コレクタ層３の両側部に対向して、コレクタ電極１１が形成される。
【００２８】
前記コレクタ電極１１、ベース電極１２、エミッタ電極１３の具体例を示すならば、各々ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るコレクタ電極１１、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るベース電極１２、ＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）エミッタ電極１３である。更に、図１における符号１４、１５、１６はそれぞれコレクタ配線、ベース配線、エミッタ配線であり、符号１７、１８、１９はＨＢＴ外部との電気的接続のための金属パッドである。
【００２９】
本例は大電力用マルチフィンガーＨＢＴであるので、基本ＨＢＴ７０、７１、及び７２が例示される。基本ＨＢＴ７０、７１、及び７２が並列接続され、エミッタ電極１３が共通に、ＨＢＴ外部との電気的接続のための金属パッド１７接続される。基本ＨＢＴ自体は実施例１に示したものと同様である。
【００３０】
尚、ＡｌＧａＡｓ抵抗層は抵抗体として動作することが必要であり、量子力学的なトンネル効果を発現しないためにその厚さは１０ｎｍ以上であることが必要である。又、本実施例ではＡｌＧａＡｓバラスト抵抗層のＡｌＡｓモル比が０．３３の場合を示したが、零以上であれば良い。
【００３１】
＜実施例３＞本例を用いてＨＢＴの代表的な製造方法を図面を参照して説明する。尚、本実施例は本発明の基本的原理を説明するものであり、各構成要素は概略の形状を示している。図４Ａから図６Ｃは、本発明のＨＢＴの製造方法を製造工程に従って説明した装置の断面図である。本例は基本ＨＢＴを並列接続して構成する大電力用マルチフィンガーＨＢＴの例である。
【００３２】
半絶縁性ＧａＡｓ基板1上に、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）２、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）３、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）４、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３ｘ１０１７ｃｍ−３、膜厚３０ｎｍ）５、ｎ型ＧａＡｓ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚９０ｎｍ）６、ｎ型ＡｌＧａＡｓバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０１ｃｍ−３、膜厚１２０ｎｍ）７、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）８、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）９を、有機金属気相エピタキシー法により成長する（図４Ａ）。
【００３３】
その後、高周波スパッタ法を用いてＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）１３をウエハ全面に堆積する（図４Ｂ）。このＷＳｉ層１３をホトリソグラフィー及びＣＦ４を用いたドライエッチングにより加工し、エミッタ電極１３を形成する（図４Ｃ）。
【００３４】
その後、ｎ型ＩｎＧａＡｓコンタクト層９、ｎ型ＧａＡｓコンタクト層８、ｎ型ＡｌＧａＡｓバラスト抵抗層７、ｎ型ＧａＡｓ層６を所望の形状に加工してエミッタ領域を形成する（図５Ａ）。加工方法の例は次の通りである。ホトリソグラフィー及びエッチング液（エッチング液の組成例、リン酸：過酸化水素水：水＝１：２：４０）を用いたウエットエッチングによりｎ型ＩｎＧａＡｓコンタクト層９、ｎ型ＧａＡｓコンタクト層８、ｎ型ＡｌＧａＡｓバラスト抵抗層７、ｎ型ＧａＡｓ層６の不要領域を除去する。
【００３５】
その後、通例のリフトオフ法を用いて、エミッタ層５を貫通してベース層４上に、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）ベース電極１２を形成する（図５Ｂ）。
【００３６】
その後、ホトリソグラフィー及びウエットエッチングにより、ｎ型ＩｎＧａＰエミッタ層５、ｐ型ＧａＡｓベース層４、及びｎ型ＧａＡｓコレクタ層３の各所望領域を除去して、ｎ型ＧａＡｓサブコレクタ層２を露出させてベース領域を形成する（図５Ｃ）。エッチング液は以下の通りである。ｎ型ＩｎＧａＰエミッタ層５をエッチングする場合のエッチング液としては塩酸を用い、ｐ型ＧａＡｓベース層４及びｎ型ＧａＡｓコレクタ層３をエッチングする場合のエッチング液の組成例は、リン酸：過酸化水素水：水＝１：２：４０、である。
【００３７】
その後、通例のリフトオフ法によりコレクタ電極１１を形成し、３５０℃にて３０分間アロイを施す（図６Ａ）。コレクタ電極１１の構成は、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）の積層体である。
【００３８】
最後にアイソレーション溝１０を形成する（図６Ｂ）。更に基本ＨＢＴ間のエミッタ電極同士、ベース電極同士、コレクタ電極同士を接続する配線を形成する（図６Ｃ）。こうして、ＨＢＴが完成する。
【００３９】
尚、エミッタ面積を決定する工程は図５Ａにおけるホトリソグラフィー及びウエットエッチングによるｎ型ＩｎＧａＡｓコンタクト層９、ｎ型ＧａＡｓコンタクト層８、ｎ型ＡｌＧａＡｓバラスト抵抗層７、ｎ型ＧａＡｓ層６の除去工程である。本実施例ではウエットエッチング液として、リン酸：過酸化水素水：水＝１：２：４０の場合を述べたが、これ以外のエッチング液として、リン酸：過酸化水素水：エチレングリコール＝２５：６：５０、弗酸：過酸化水素水：水＝１：２：４、等を用いても良い。この場合、使用するエッチング液によりエッチング形状が異なるため、エミッタ面積を設計通りに作製するためには、ホトマスク寸法、ウエットエッチング時間を調整する必要がある。（００−１）結晶面における詳細な断面形状を図２０Ａ、図２０Ｂに示す。図２０Ａは、ウエットエッチング液として、リン酸：過酸化水素水：水＝１：２：４０を用いた場合の例であり、メサ形状にくびれが見られる。一方、図２０Ｂは、ウエットエッチング液として、リン酸：過酸化水素水：エチレングリコール＝２５：６：５０、あるいは弗酸：過酸化水素水：水＝１：２：４を用いた場合の例である。この例では、メサ形状にくびれの無い構造を得ることが出来るため応力等のストレスの影響を受けづらい。従って、図２０Ａで示したＨＢＴに比べ、さらに信頼性を向上させることが可能である。
【００４０】
本例の製造方法によれば、ＨＢＴ特性の熱的安定性と通電に対する信頼性を両立することの出来るＨＢＴを作製することが出来る。
【００４１】
＜実施例４＞
図７に本発明のＨＢＴの例の等価回路図を示す。この例では、複数の単位ＨＢＴが並列の接続されたＨＢＴ２１に静電破壊防止回路２２が並列接続された例である。尚、本実施例は本発明の基本的原理を説明するものであり、各構成要素は概略の形状を示している。
【００４２】
ＨＢＴ２１を構成する単位ＨＢＴは、前述した実施例の例示したＨＢＴを用いて十分である。即ち、単位ＨＢＴは、少なくとも半絶縁性ＧａＡｓ基板上に、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３ｘ１０１７ｃｍ−３、膜厚３０ｎｍ）、ｎ型ＧａＡｓ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚９０ｎｍ）、ｎ型ＡｌＧａＡｓバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０１７ｃｍ−３、膜厚１２０ｎｍ）、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）を具備したＨＢＴである。そして、図７のＨＢＴ２１に例示されるように、単位ＨＢＴ各々のベース、エミッタ、及びコレクタが互いに接続され、並列接続とされている。
【００４３】
又、符号２２で示す回路は静電気等過剰な電圧がＨＢＴ２１印加された場合、ＨＢＴ２１を破壊から防止するための保護回路であり、複数のダイオードを直列接続して成り、且つＨＢＴ２１のコレクタとエミッタの間に並列に接続して構成される。また、保護回路２２はＨＢＴ２１と同一の半絶縁性ＧａＡｓ基板上に形成される。
【００４４】
保護回路２２の平面構造を図８Ａに、更に図８ＡのＣＣ’に沿った断面構造を図８Ｂに示す。本実施形態においては、ダイオードとしてＨＢＴ２１のベース／コレクタ間のｐｎ接合を利用したものとなっている。ここで、符号１、２、３、４、５はそれぞれ半絶縁性ＧａＡｓ基板、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）、ｎ型ＩｎＧａエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）である。又、符合１１、１２、１６、１８はそれぞれＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るコレクタ電極、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るベース電極、各ダイオードを直列接続する配線、ＨＢＴ２１と電気的に接続するための金属パッドである。更に、符号１０は各ダイオードを電気的に分離するアイソレーション溝である。本実施形態においてはＨＢＴ２１と保護回路２２をボンデイングワイヤで接続する場合を示しているが、配線１６を介して直接電気的に接続しても良い。
【００４５】
本実施形態においては、保護回路２２を構成するダイオードは１段当たり約１．２Ｖにて電気的にオン状態になる。従って、例えば、ダイオードを１０段直列接続してなる保護回路２２を用いた場合、１２Ｖの電圧がＨＢＴ２１のコレクタ／エミッタ間に印加された時に保護回路２２がオン状態となりＨＢＴ２１を破壊から防止する。
【００４６】
上記実施形態では保護回路２２を構成するダイオードとしてはＨＢＴ２１のベース／コレクタ間のｐｎ接合を利用したものを示したが、ベース／エミッタ間のｐｎ接合を用いても良い。図９Ａにその場合の保護回路２２の平面構造を、更に図９ＡのＤＤ’に沿った断面構造を図９Ｂに示す。ここで、符号１、２、３、４、５、６、７、８、９はそれぞれ、半絶縁性ＧａＡｓ基板、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）、ｎ型ＧａＡｓ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚９０ｎｍ）、ｎ型ＡｌＧａＡｓバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０１７ｃｍ−３、膜厚１２０ｎｍ）、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）である。又、符号１２、１３、１６、１８はそれぞれＴｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るベース電極、ＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）エミッタ電極、各ダイオードを直列接続する配線、ＨＢＴ２１と電気的に接続するための金属パッドである。更に、符号１０は各ダイオードを電気的に分離するアイソレーション溝である。本実施形態においてはＨＢＴ２１と保護回路２２をボンデイングワイヤで接続する場合を示しているが、配線１６を介して直接電気的に接続しても良い。
【００４７】
本実施形態においては、保護回路２２を構成するダイオードは１段当たり約１．２Ｖにて電気的にオン状態になる。従って、例えば、ダイオードを１０段直列接続してなる保護回路２２を用いた場合、１２Ｖの電圧がＨＢＴ２１のコレクタ／エミッタ間に印加された時に保護回路２２がオン状態となりＨＢＴ２１を破壊から防止する。
【００４８】
更に、保護回路２２の別の実施形態の平面図を図１０Ａに、図１０ＡにおけるＥＥ’に沿った断面構造を図１０Ｂに示す。ここで、符号１、２、３、４、５、６、７、８、９はそれぞれ、半絶縁性ＧａＡｓ基板、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３ｘ１０１７ｃｍ−３、膜厚３０ｎｍ）、ｎ型ＧａＡｓ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚９０ｎｍ）、ｎ型ＡｌＧａＡｓバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０１７ｃｍ−３、膜厚１２０ｎｍ）、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）である。又、符号１２、１３、１６、１８はそれぞれＴｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成るベース電極、ＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）エミッタ電極、各ダイオードを直列接続する配線、ＨＢＴ２１と電気的に接続するための金属パッドである。本実施形態においてはＨＢＴ２１と保護回路２２をボンデイングワイヤで接続する場合を示しているが、配線１６を介して直接電気的に接続しても良い。
【００４９】
＜実施例５＞
本発明の第５の実施例である、電力増幅器を図面を参照して説明する。尚、本実施例は本発明の基本的原理を説明するものであり、各構成要素は概略の形状を示している。図１１は、本実施の形態を示す電力増幅器のブロック構成図２３である。本例は、２段構成の電力増幅器である。図中、２４、２５はそれぞれ第１の増幅回路、第２の増幅回路であり、又、符号２６ａ、２６ｂ、２６ｃは、それぞれ入力整合回路、段間整合回路、出力整合回路である。増幅される高周波信号は、端子２７から本電力増幅器に入力され、上記整合回路２６ａ、２６ｂ、２６ｃ、増幅回路２４、２５を介して増幅された後、端子２８から出力される。
【００５０】
図１２、図１３は、各々、代表的な電力増幅器モジュールの実装形態を示す断面図及び平面図である。実装基板６０に半導体素子５１、及び受動素子５２が搭載される。符号５４は導体層を示し、半導体素子５１との電気信号接続を構成する。この例では複数の実装基板６０、６１、及び６２が積層されて用いられている。尚、半導体素子５１が前記した電力増幅器である。
【００５１】
上記第１の増幅回路２４、第２の増幅回路２５の回路図をそれぞれ図１４、図１５に示す。それぞれ、エミッタ面積１０８μｍ２の基本ＨＢＴを１０並列、６０並列接続してなるマルチフィンガーＨＢＴから構成されている。
【００５２】
ここで、上記基本ＨＢＴは少なくとも半絶縁性ＧａＡｓ基板上に、ｎ型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）、ｎ型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０１９ｃｍ−３、膜厚１５０ｎｍ）、ｎ型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）、ｎ型ＧａＡｓ層（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚９０ｎｍ）、ｎ型ＡｌＧａＡｓバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０１７ｃｍ−３、膜厚１２０ｎｍ）、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）を具備したＨＢＴである。そして、図１４、１５のＨＢＴに例示されるように、単位ＨＢＴ各々のベース、エミッタ、及びコレクタが互いに接続され、並列接続とされている。
【００５３】
又、上記第２の増幅回路２５は図１６に示す回路図の如き増幅回路であっても良い。即ち、静電気等過剰な電圧がＨＢＴ２１印加された場合、ＨＢＴ２１を破壊から防止するための保護回路をＨＢＴ２１のコレクタとエミッタの間に並列に接続して構成される。また、保護回路２２はＨＢＴ２１と同一の半絶縁性ＧａＡｓ基板上に形成される。
【００５４】
＜本発明と従来構造との特性比較＞本発明におけるＩｎＧａＰエミッタ層とＡｌＧａＡｓバラスト抵抗層の間に挿入したＧａＡｓ層の信頼性における重要性を定量的に把握するため図１８、図１９に示す如き断面構造を有するＨＢＴを作製して、その信頼性比較を行った。図１８は、例えばＷＯ９８／５３５０２号公報、第1表（特許文献１）に示されたＨＢＴを模擬した構造である。半絶縁性ＧａＡｓ基板１の上にｎ型のＧａＡｓサブコレクタ層２、ｎ型のＧａＡｓコレクタ層３、ｐ型のＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ層５、ｎ型ＡｌＧａＡｓバラスト抵抗層７、ｎ型ＧａＡｓコンタクト層８、ｎ型ＩｎＧａＡｓコンタクト層９を順次積層した層構造から成っている。図１８の中で１１、１２、１３はそれぞれ、コレクタ電極、ベース電極、エミッタ電極である。図１９は比較のために作製したＡｌＧａＡｓバラスト抵抗層を含まない構造である。半絶縁性ＧａＡｓ基板１の上にｎ型のＧａＡｓサブコレクタ層２、ｎ型のＧａＡｓコレクタ層３、ｐ型のＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ層５、ｎ型ＧａＡｓ層２０、ｎ型ＧａＡｓコンタクト層８、ｎ型ＩｎＧａＡｓコンタクト層９を順次積層した層構造から成っている。図２ｂの中で１１、１２、１３はそれぞれ、コレクタ電極、ベース電極、エミッタ電極である。
【００５５】
前記図１８、図１９で示した如きＨＢＴをコレクタ電流密度４０ｋＡ／ｃｍ２、接合温度２１０℃の同一条件にて通電試験を３００時間実施した所、ＩｎＧａＰエミッタ層上に直接ＡｌＧａＡｓバラスト抵抗層を有する図１８で示したＨＢＴでは試験を施した２０個のＨＢＴ全てが劣化した。これに対して、図１９で示したＡｌＧａＡｓバラスト抵抗層を含まない比較用ＨＢＴにおいては、２０個のＨＢＴに対して通電試験を行ったが劣化したＨＢＴは存在しなかった。
【００５６】
上記信頼性比較の結果に対して、即ち、ＩｎＧａＰエミッタ層上に直接ＡｌＧａＡｓバラスト抵抗層を有するＨＢＴの素子寿命が短い理由は以下の様に考えられる。ＡｌＧａＡｓ層にはＤＸセンターと呼ばれる深いドナー不純物準位が存在し非発光再結合中心として作用する。ｐ型ＧａＡｓベース層からｎ型ＩｎＧａＰエミッタ層側に逆注入された正孔が拡散によりＡｌＧａＡｓバラスト抵抗層にまで到達する。そして、ここで、拡散して来た正孔がＤＸセンターを介して電子と再結合し、この時放出されたエネルギーで格子欠陥が増殖して素子劣化に至ると判断される。
【符号の説明】
【００５７】
１：半絶縁性ＧａＡｓ基板、２：ｎ型ＧａＡｓサブコレクタ層、３：ｎ型ＧａＡｓコレクタ層、４：ｐ型ＧａＡｓベース層、５：ｎ型ＩｎＧａＰエミッタ層、６：ｎ型ＧａＡｓ層、７：ｎ型ＡｌＧａＡｓバラスト抵抗層、８：ｎ型ＧａＡｓコンタクト層、９：ｎ型ＩｎＧａＡｓコンタクト層、１０：アイソレーション溝、１１：コレクタ電極、１２：ベース電極、１３：エミッタ電極、１４：コレクタ配線、１５：ベース配線、１６：エミッタ配線、１７：パッド、１８：パッド、１９：パッド、２０：ｎ型ＧａＡｓ層、２１：ＨＢＴ等価回路、２２：保護素子等価回路、２３：電力増幅回路ブロック図、２４：第１の増幅回路、２５：第２の増幅回路、２６ａ：入力整合回路、２６ｂ：段間整合回路、２６ｃ：出力整合回路、２７：高周波入力端子、２８：高周波出力端子、５１：半導体素子、５２：受動素子、５４：導体層、６０：実装基板、６１：実装基板、６２：実装基板。
【図１】
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【図２】
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【図３Ａ】
0005543936.tif 000004
【図３Ｂ】
0005543936.tif 000005
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
0005543936.tif 000008
【図５Ａ】
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【図５Ｂ】
0005543936.tif 000010
【図５Ｃ】
0005543936.tif 000011
【図６Ａ】
0005543936.tif 000012
【図６Ｂ】
0005543936.tif 000013
【図６Ｃ】
0005543936.tif 000014
【図７】
0005543936.tif 000015
【図８Ａ】
0005543936.tif 000016
【図８Ｂ】
0005543936.tif 000017
【図９Ａ】
0005543936.tif 000018
【図９Ｂ】
0005543936.tif 000019
【図１０Ａ】
0005543936.tif 000020
【図１０Ｂ】
0005543936.tif 000021
【図１１】
0005543936.tif 000022
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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