(57)【特許請求の範囲】
【請求項１】
絶縁基板上にゲート電極を形成し、前記ゲート電極及び前記絶縁基板上にゲート絶縁層を形成し、該ゲート絶縁層上に半導体活性層を形成し、該半導体活性層に接続されたソース電極及びドレイン電極を前記ゲート絶縁層上に形成するボトムゲート型薄膜トランジスタの製造方法であって、
前記絶縁基板が可撓性のプラスチック基板であり、
前記ゲート絶縁層は、前記絶縁基板上に下部層と該下部層上に積層された少なくとも一層以上の上部層とがこの順で形成されてなり、前記下部層が、炭素含有酸化シリコンを含む材料からなり、該下部層の炭素濃度が、１５ａｔｍ％以上４０ａｔｍ％以下となるように真空紫外光ＣＶＤ法により形成され、
前記上部層の少なくとも一層が、スパッタ法、原子層堆積法、又はプラズマＣＶＤ法で形成されていることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記下部層を形成後、１５０℃以上２００℃以下で熱処理を行うことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記上部層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、及び酸化アルミニウムのいずれか１種の化合物を含むことを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記下部層の抵抗率が１．０×１０１１Ω・ｃｍ以上であることを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項５】
前記下部層の膜厚が前記ゲート絶縁層の膜厚の１／２以上４／５以下であることを特徴とする請求項１乃至４のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項６】
前記半導体活性層が、金属酸化物半導体からなることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項７】
前記金属酸化物半導体が、Ｉｎ、Ｇａ、及びＺｎの少なくとも一種を含む金属酸化物であることを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の薄膜トランジスタの製造方法によって製造されたことを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般に電子デバイスの駆動用トランジスタとして、アモルファスシリコンや多結晶シリコン等を用いた薄膜トランジスタが用いられてきた。しかしながら、高品質なアモルファスシリコンや多結晶シリコンの作製には２００℃以上の成膜温度を必要とするため、フレキシブルなデバイスを実現するためには基材として耐熱性の優れたポリイミドのような極めて高価でかつ吸水率が高い、扱い難いフィルムを使わざるを得なかった。
【０００３】
また近年、有機半導体材料を用いた薄膜トランジスタが盛んに研究されている。有機半導体材料は真空プロセスを用いず印刷プロセスで作成できるため、大幅にコストを下げられる可能性があり可撓性のプラスチック基材上に設けられる等の利点を有する。しかしながら、有機半導体材料の移動度は極めて低く、また経時劣化にも弱いという難点があり未だ広範な実用に至っていない。
【０００４】
以上のような状況を受け、低温形成が可能な酸化物半導体材料が近年非常に注目を浴びている。例えばアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系材料を半導体活性層として用いて、ＰＥＴ（ポリエチレンテレフタラート）基板上に形成した薄膜トランジスタが移動度１０ｃｍ２／Ｖｓ前後の優れた特性を持つことが報告されている（非特許文献１参照）。室温作製でこのような高い移動度を実現できることを実証したことで、ＰＥＴ等安価な汎用プラスチック基材上にトランジスタが形成可能となり、軽量で壊れにくいフレキブルディスプレイの広範な普及への期待が大きく高まってきた。
また、上述の酸化物半導体を半導体活性層としたフレキシブル薄膜トランジスタのゲート絶縁層としては、例えば、スパッタ法を用いて室温成膜した酸化シリコン、窒化シリコン、酸化アルミニウム等の単膜又はそれらを積層した膜が用いられている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−７３６９７号公報
【非特許文献】
【０００６】
【非特許文献１】Ｋ．  Ｎｏｍｕｒａ  ｅｔ  ａｌ  Ｎａｔｕｒｅ、４３２、４８８（２００４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、プラスチック基板上に上記の膜を形成した場合、該膜がプラスチック基板の変形に追従できず、膜にクラックが発生するという問題があった。
上記の問題は、ゲート絶縁層を原子層堆積法やプラズマＣＶＤ法を用いて形成する場合にも当てはまる。
そこで、本発明は上記の問題点に着目してなされたものであり、プラスチック基板を採用した薄膜トランジスタにおいて、低温形成が可能であり、かつ絶縁性と柔軟性を併せ持つ膜を用いたゲート絶縁層を設けることにより、信頼性の高い薄膜トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１に係る発明は、絶縁基板上にゲート電極を形成し、前記ゲート電極及び前記絶縁基板上にゲート絶縁層を形成し、該ゲート絶縁層上に半導体活性層を形成し、該半導体活性層に接続されたソース電極及びドレイン電極を前記ゲート絶縁層上に形成するボトムゲート型薄膜トランジスタの製造方法であって、
前記絶縁基板が可撓性のプラスチック基板であり、
前記ゲート絶縁層は、前記絶縁基板上に下部層と該下部層上に積層された少なくとも一層以上の上部層とがこの順で形成されてなり、前記下部層が、炭素含有酸化シリコンを含む材料からなり、該下部層の炭素濃度が、１５ａｔｍ％以上４０ａｔｍ％以下となるように真空紫外光ＣＶＤ法により形成され、
前記上部層の少なくとも一層が、スパッタ法、原子層堆積法、又はプラズマＣＶＤ法で形成されていることを特徴としている。
【０００９】
請求項１に係る発明によれば、前記下部層を、真空紫外光ＣＶＤ法を用いて室温成膜した炭素含有酸化シリコンとし、該下部層の炭素濃度が、１５ａｔｍ％以上４０ａｔｍ％以下とすることで、優れた絶縁特性とフレキシブルデバイスに重要な柔軟性を合わせ持った薄膜トランジスタを提供することができる。
ここで、真空紫外光ＣＶＤ法で酸化シリコンを形成する場合、有機シリコン化合物のシロキサン等を材料として形成する。その際、材料ガスが完全に分解するのではなく、一部は分解されて生成された反応活性種がマイグレーションし、フローしながら膜を形成するため、材料ガスに含まれるＳｉ−ＣＨ３等も膜中に多く含まれる。このため、真空紫外光ＣＶＤ法で成膜したゲート絶縁層は４００℃以上の高温アニールを行わない場合、一層だけでは十分な耐電圧性を持たせるのが困難な場合がある。
そこで、前記上部層として、スパッタ法、プラズマＣＶＤ法、原子層堆積法のいずれかを用いて、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか一種の化合物を形成することで、十分な耐電圧を持つゲート絶縁層が形成された薄膜トランジスタを得ることができる。
【００１０】
また、請求項２に係る発明は、請求項１に記載の薄膜トランジスタの製造方法において、前記下部層を形成後、１５０℃以上２００℃以下で熱処理を行うことを特徴としている。
請求項２に係る発明によれば、前記下部層（炭素含有酸化シリコン膜）を形成後、１５０℃以上２００℃以下で熱処理を行うことにより、前記下部層の炭素濃度を変化させずに、耐絶縁性を向上させた薄膜トランジスタを得ることができる。前記熱処理温度が１５０℃未満であると、絶縁性が低下することがある。また、前記熱処理温度が２００℃を超えると、前記絶縁基板及び前記下部層の基材としての耐性を低下させることになる。
【００１１】
また、請求項３に係る発明は、請求項１又は２に記載の薄膜トランジスタの製造方法において、前記上部層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、及び酸化アルミニウムの少なくともいずれか１種の化合物を含むことを特徴としている。
【００１２】
また、請求項４に係る発明は、請求項１乃至３のいずれか１項に記載の薄膜トランジスタの製造方法において、前記下部層の抵抗率が１．０×１０１１Ω・ｃｍ以上であることを特徴としている。
請求項４に係る発明によれば、前記下部層の抵抗率が１．０×１０１１Ω・ｃｍ以上であることで、ゲート絶縁層全体として十分な絶縁性を呈し、ゲートリーク電流が抑制された薄膜トランジスタを得ることができる。
【００１３】
また、請求項５に係る発明は、請求項１乃至４のいずれか１項に記載の薄膜トランジスタの製造方法において、前記下部層の膜厚が、前記ゲート絶縁層の膜厚の１／２以上４／５以下であることを特徴としている。
請求項５に係る発明によれば、前記下部層の膜厚が、前記ゲート絶縁層の膜厚の１／２以上４／５以下であることで、ゲート絶縁層全体として特に優れた絶縁性を呈し、ゲートリーク電流が抑制された薄膜トランジスタを得ることができる。
【００１４】
また、請求項６に係る発明は、請求項１乃至５のいずれか１項に記載の薄膜トランジスタの製造方法において、前記半導体活性層が、金属酸化物半導体からなることを特徴としている。
請求項６に係る発明によれば、前記半導体活性層が金属酸化物半導体からなるので、優れたトランジスタ特性を有する薄膜トランジスタを得ることができる。
【００１５】
また、請求項７に係る発明は、請求項６に記載の薄膜トランジスタの製造方法において、前記金属酸化物半導体が、Ｉｎ、Ｇａ、及びＺｎの少なくとも一種を含むことを特徴としている。
請求項７に係る発明によれば、前記金属酸化物半導体が、Ｉｎ、Ｇａ、及びＺｎの少なくとも一種を含むことで、特に優れたトランジスタ特性を有する薄膜トランジスタを得ることができる。
また、請求項８に係る発明は、請求項１乃至７のいずれか１項に記載の薄膜トランジスタの製造方法によって製造されたことを特徴としている。
【発明の効果】
【００１６】
本発明によれば、絶縁基板の表面粗度によらずゲート絶縁層の表面が平坦であり、信頼性が高く、製造コストを低減させた薄膜トランジスタ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る薄膜トランジスタの製造方法の一実施形態によって得られる薄膜トランジスタの構成を示す断面図である。
【図２】本発明に係る薄膜トランジスタの製造方法の一実施形態を示す断面図である。
【図３】本発明に係る薄膜トランジスタの製造方法の他の実施形態によって得られる薄膜トランジスタの構成を示す断面図である。
【図４】本発明に係る薄膜トランジスタの製造方法の実施例によって得られる薄膜トランジスタの構成を示す断面図である。
【図５】薄膜トランジスタの比較例の構成を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る薄膜トランジスタ及びその製造方法の実施形態について図面を参照して説明する。なお、本実施形態の説明において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
図１は本発明に係る薄膜トランジスタの製造方法の一実施形態によって得られる薄膜トランジスタの構成を示す断面図である。また、図２は、本発明に係る薄膜トランジスタの製造方法の一実施形態を示す断面図である。
【００１９】
図１に示すように、本発明に係る薄膜トランジスタの製造方法の一実施形態によって得られる薄膜トランジスタ１は、絶縁基板１０と、該絶縁基板１０上に形成されたゲート電極１１と、ゲート電極１１上に該ゲート電極１１を覆うように形成された下部層１２ａと、下部層１２ａ上に形成された上部層１２ｂと、該上部層１２ｂ上に形成された半導体活性層１３と、それぞれが該半導体活性層１３の一部を覆うように形成されて半導体活性層１３に接続され、ゲート絶縁層１２上に形成されたソース電極１４及びドレイン電極１５とを備えているボトムゲート−トップコンタクト型の薄膜トランジスタである。そして、下部層１２ａ及び上部層１２ｂがゲート絶縁層１２を構成し、絶縁基板１０に接する下部層１２ａが真空紫外光ＣＶＤ法で成膜される。
【００２０】
＜絶縁基板＞
絶縁基板１０には、例えば、ガラス基板やプラスチック基板を用いることができる。
プラスチック基板としては、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン（ＰＥＳ）、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂等を使用することができる。
これらの基板は、単独で使用することもでき、二種以上を積層した複合基板を使用することもできる。また、ガラス基板やプラスチック基板上に樹脂層、例えばカラーフィルタが形成された基板を使用することもできる。
【００２１】
＜電極＞
ゲート電極１１、ソース電極１４、及びドレイン電極１５の各電極の材料としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ２Ｏ４）、酸化カドミウムスズ（Ｃｄ２ＳｎＯ４）、酸化亜鉛スズ（Ｚｎ２ＳｎＯ４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料が好適に用いられる。
【００２２】
また、ゲート電極１１、ソース電極１４、及びドレイン電極１５の各電極は、上記酸化物材料に不純物をドープした材料を採用することも導電率を上げるために好ましい。例えば、酸化インジウムにスズやモリブデン、チタンをドープしたもの、酸化スズにアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどが挙げられる。
【００２３】
これらの中では、特に、酸化インジウムにスズをドープした酸化インジウムスズ（通称ＩＴＯ）が低い抵抗率のために特に好適に用いられる。また、Ａｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料も好適に用いられる。さらに、導電性酸化物材料と低抵抗金属材料を複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜／金属薄膜／導電性酸化物薄膜の順に積層した３層構造が特に好適に用いられる。また、ＰＥＤＯＴ（ポリエチレンジオキシチオフェン）等の有機導電性材料も好適に用いることができる。ゲート電極、ソース電極及びドレイン電極は全て同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにソース電極とドレイン電極は同一の材料であることがより望ましい。
【００２４】
これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、光ＣＶＤ、ホットワイヤーＣＶＤ法等で形成される。また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、凸版印刷、インクジェット法等で塗布し、焼成して形成することもできるが、これらに限定されるものではない。
【００２５】
＜ゲート絶縁層＞
ゲート絶縁層１２は、下部層１２ａと上部層１２ｂで構成される。ゲート絶縁層１２の厚さは５０ｎｍ以上２μｍ以下とすることが好ましい。下部層１２ａは真空紫外光ＣＶＤ法により形成される。
ここで、真空紫外光ＣＶＤ法を用いて成膜した膜は、マグネトロンスパッタ法等を用いて形成された膜と異なり、高い自己平坦化特性を持つ。
真空紫外光ＣＶＤ法において絶縁基板１０の材料や表面形状によらず膜が形成されるのは、表面反応によって膜が形成されるのではなく、気相中で光分解して発生したラジカル等の反応活性種が、表面をマイグレーションしフローしながら堆積し、薄膜が形成されるためである。
【００２６】
従って、ボトムゲート型薄膜トランジスタ１の下部層１２ａを、真空紫外光ＣＶＤ法を用いて室温成膜した炭素含有酸化シリコンとし、該下部層の炭素濃度が、１５atm％以上４０atm％以下とすることで、優れた絶縁特性とフレキシブルデバイスに重要な柔軟性を合わせ持った薄膜トランジスタを提供することができる。
このように、絶縁基板１０の表面の凹凸を低減させるようにゲート絶縁層１２（下部層１２ａ）を形成することで、平坦なゲート絶縁層１２−半導体活性層１３界面が得られ、トランジスタ特性を向上させた薄膜トランジスタ１を得ることができる。
【００２７】
また、真空紫外光ＣＶＤは、室温での成膜が可能であるため、前記絶縁基板として、プラスチック基板を採用した場合にも容易に成膜を行うことが可能である。
また、真空紫外光ＣＶＤ法は、マグネトロンスパッタ法とは異なり、例えば、酸化シリコンを成膜する場合、１００ｎｍ／ｍｉｎ以上という非常に速い成膜が可能な方法である。よって、成膜速度の大きい光ＣＶＤ法を用いてゲート絶縁層の一部を成膜することで、製造コストを低減させることができる。
【００２８】
また、下部層１２ａ中の炭素の混入は、ゲート絶縁層１２（下部層１２ａ）の柔軟性を増すという反面、絶縁性の悪化をもたらすため、あまり好ましいことではないと考えられてきた。しかし、下部層１２ａの炭素濃度を１５ａｔｍ％以上４０ａｔｍ％以下とすることで、ゲート絶縁層１２が柔軟性と絶縁性とを併せ持つことが可能となる。
前記下部層の炭素濃度が１５atm％未満であると、ゲート絶縁層の絶縁性を維持できるが、該ゲート絶縁層の柔軟性が著しく低下し、前記下部層の炭素濃度が４０atm％を超えると、ゲート絶縁層の柔軟性が維持されるものの、該ゲート絶縁層の絶縁性の悪化をもたらすこととなる。
【００２９】
下部層１２ａの材料としては、例えば、酸化シリコンを含む材料が好ましい。出発原料としては、オクタメチルシクロテトラシロキサン、テトラエトキシシラン／Ｏ２等が挙げられる。
下部層１２ａの抵抗率は１．０×１０１１Ω・ｃｍ以上が好ましく、より好ましくは１．０×１０１２Ω・ｃｍ以上である。抵抗率が１．０×１０１１Ω・ｃｍより小さいと、ゲート絶縁層１２全体として十分な絶縁性を呈することができず、ゲートリーク電流が増大するため、良好な素子特性を得ることができない。
【００３０】
また、下部層１２ａを成膜後、１５０℃以上２００℃以下で熱処理を行うことが好ましい。プラスチック製の絶縁基板１０が耐えうる低温で熱処理を行うことにより、下部層１２ａの炭素濃度を変化させずに、耐絶縁性を向上させることが可能となる。
下部層１２ａの膜厚は、ゲート絶縁層１２全体の膜厚の１／２以上であることで、十分な曲げ耐性を持つゲート絶縁層１２を形成することができる。
【００３１】
下部層１２ａの膜厚は、ゲート絶縁層全体の膜厚の４／５以下であると、ゲート絶縁層１２全体として十分な絶縁性を呈し、ゲートリーク電流を抑制する上で好ましい。
さらに、下部層１２ａの膜厚をゲート電極１１の膜厚よりも厚くすることで、ゲート電極１１の形状の起伏や絶縁基板１０とゲート電極１１の段差を平坦化し、絶縁破壊が生じにくい信頼性の高いトランジスタを得ることが可能となる。
【００３２】
ここで、上部層１２ｂは単層とすることもでき、複数の層を積層することもできる。すなわち、ゲート絶縁層１２の構成は、下部層１２ａと、一層以上の上部層１２ｂとからなる構成に限られず、少なくとも絶縁基板１０上に複数のゲート絶縁層（下部層１２ａ及び上部層１２ｂ）が形成されてゲート絶縁層１２を構成し、かつ絶縁基板１０上に形成されるゲート絶縁層（下部層１２ａ）が真空紫外光ＣＶＤ法で成膜されればよい。
【００３３】
また、上部層１２ｂの材料はゲートリーク電流を抑制するための十分な絶縁性を有していれば特に制限はないが、抵抗率が１．０×１０１２Ω・ｃｍ以上の材料が好ましく、さらには１．０×１０１４Ω・ｃｍ以上であることが好ましい。
上部層１２ｂを構成する材料としては、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムが特に好ましい。また、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等も挙げることができ、これらの材料を用いることでゲートリーク電流を抑制するために十分な絶縁性を得ることができる。
【００３４】
＜半導体活性層＞
半導体活性層１３の材料としては、例えば、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物が挙げられる。酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化スズ、酸化タングステン、酸化亜鉛ガリウムインジウム（Ｉｎ―Ｇａ―Ｚｎ―Ｏ）等公知の材料が挙げられるがこれらに限定されるものではない。これらの材料の構造は単結晶、多結晶、微結晶、結晶／アモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであってもかまわない。半導体活性層の膜厚は少なくとも１０ｎｍ以上が望ましい。１０ｎｍより小さいと島状成長により膜中に半導体が形成されていない部分が生じるという問題が起こりうる。
【００３５】
＜薄膜トランジスタの製造方法＞
次に、薄膜トランジスタ１の製造方法について図２を参照して説明する。
まず、図２（ａ）に示すように、スパッタ装置等を用いて、絶縁基板１０上にゲート電極１１を形成（成膜）する。
次に、図２（ｂ）に示すように、真空紫外光ＣＶＤ装置を用いて、酸化シリコンを含む材料からなる下部層１２ａを、絶縁基板１０及びゲート電極１１を覆うように形成（成膜）する。
【００３６】
ここで、下部層１２ａの成膜時においては、Ａｒ、Ｏ２のガス流量を調節することによって下部層１２ａの炭素濃度を調整することができる。
そして、下部層１２ａを形成（成膜）後、下部層１２ａが上面に形成された絶縁基板１０に対して熱処理を行う。この熱処理は、１５０℃以上で熱処理を行うことが好ましい。このような熱処理を行うことにより、より絶縁性に優れたゲート絶縁層が得られる。
【００３７】
次に、図２（ｃ）に示すように、スパッタ装置等を用いて下部層１２ａ上に上部層１２ｂを形成（成膜）する。
上部層１２ｂは、スパッタ法、プラズマＣＶＤ法又は原子層堆積法で形成されることが好ましいが、真空蒸着法、イオンプレーティング法、レーザーアブレーション法、ホットワイヤーＣＶＤ法等の方法を用いても構わない。これらの上部層１２ｂは膜の成長方向に向けて組成を傾斜したものもまた好適に用いることができる。
このようにして形成された下部層１２ａ及び上部層１２ｂがゲート絶縁層１２を構成する。
【００３８】
次に、図２（ｄ）に示すように、上部層１２ｂ上に半導体活性層１３を形成（成膜）する。
半導体活性層１３は、スパッタ法、パルスレーザー堆積法、真空蒸着法、ＣＶＤ法、ゾルゲル法などの方法を用いて形成される。これらの方法のうち、スパッタ法、パルスレーザー堆積法、真空蒸着法、ＣＶＤ法で形成されることが好ましい。スパッタ法では、ＲＦマグネトロンスパッタ法、ＤＣスパッタ法、イオンビームスパッタ法が挙げられ、真空蒸着では、加熱蒸着、電子ビーム蒸着、イオンプレーティング法が挙げられ、ＣＶＤ法では、ホットワイヤーＣＶＤ法、プラズマＣＶＤ法などが挙げられるが、これらに限定されるものではない。
【００３９】
また、半導体活性層１３は、金属酸化物を主成分とし、該金属酸化物は、例えば、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物が挙げられる。なお、これらゲート絶縁層１２及び半導体活性層１３の成膜における温度はいずれも室温である。
また、上部層１２ｂを複数層形成した場合、複数の上部層１２ｂのうち、半導体活性層１３と接する層と、半導体活性層１３の成膜方法は同一であるとより好ましい。同一チャンバー内で連続成膜を行うことで、優れた素子特性を持ち、信頼性の高い薄膜トランジスタを得ることができる。
【００４０】
その後、半導体活性層１３を、フォトリソグラフィー法を用いてエッチングによりパターン形成する。
その後、図２（ｅ）に示すように、蒸着法によりソース電極１４及びドレイン電極１５を半導体活性層１４上に形成（成膜）して、薄膜トランジスタ１が得られる。
【００４１】
（他の実施形態）
図３は、本発明に係る薄膜トランジスタの他の実施形態における構成を示す断面図である。
図３に示すように、薄膜トランジスタ１は、他の実施形態として、絶縁基板１０と、該絶縁基板１０上に形成されたゲート電極１１と、ゲート電極１１上に該ゲート電極１１を覆うように形成された下部層１２ａと、下部層１２ａ上に形成された上部層１２ｂと、該上部層１２ｂ上に形成されたソース電極１４及びドレイン電極１５と、ソース電極１４及びドレイン電極１５のそれぞれの一部を覆うように形成されてソース電極１４及びドレイン電極１５のそれぞれに接続され、上部層１２ｂ上に形成された半導体活性層１３とを備えているボトムゲート−トップコンタクト型の薄膜トランジスタとしてもよい。本実施形態においても、下部層１２ａ及び上部層１２ｂがゲート絶縁層１２を構成し、絶縁基板１０に接する下部層１２ａが真空紫外光ＣＶＤ法で成膜される。
【実施例】
【００４２】
以下、本発明の薄膜トランジスタ及びその製造方法の実施例１乃至８、並びに比較例１及び２について説明する。
（実施例１）
実施例１では図４に示すような薄膜トランジスタ１を以下のようにして作製した。
絶縁基板１０としてＰＥＮ基材（帝人デュポン社製Ｑ６５，厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ装置を用いてＩＴＯを８０ｎｍ成膜し、フォトリソグラフィー法を用いたエッチングによりゲート電極１１を形成した。ＩＴＯ成膜時の投入電力は１００Ｗ、ガス流量はＡｒ＝５０ＳＣＣＭ、Ｏ２＝０．１ＳＣＣＭ、成膜圧力は１．０Ｐａとした。
【００４３】
次に、真空紫外光ＣＶＤ装置を用いてＳｉＯ２からなる下部層１２ａを２００ｎｍ成膜した。下部層１２ａは、原料としてオクタメチルシクロテトラシロキサンを５ＳＣＣＭ流し、投入電力１００Ｗ、成膜圧力１０Ｐａとして成膜した。成膜後、基板に対して１５０℃、３時間大気中で熱処理を行った。半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて求めた抵抗率は１．３×１０１２Ω・ｃｍであった。また、Ｘ線光電子分光装置を用いて求めた下部層１２ａの炭素濃度は３０ａｔｍ％であった。
【００４４】
その後、下部層１２ａ上にＲＦマグネトロンスパッタ装置を用いてＳｉＯＮからなる上部層１２ｂを２００ｎｍ（投入電力は５００Ｗ、Ａｒ＝５０ＳＣＣＭ、Ｏ２＝２０ＳＣＣＭ、成膜圧力１．０Ｐａ）、Ｉｎ―Ｇａ―Ｚｎ―Ｏ系酸化物からなる半導体活性層１３を４０ｎｍ（投入電力１００Ｗ、Ａｒ＝１００ＳＣＣＭ、Ｏ２＝２ＳＣＣＭ、成膜圧力１．０Ｐａ）連続成膜した。各成膜における基板温度はいずれも室温である。
【００４５】
その後、半導体活性層１３を、フォトリソグラフィー法を用いてエッチングによりパターン形成した後、メタルマスクを用いたＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着によりＡｌからなるソース電極１４とドレイン電極１５を膜厚１００ｎｍとして形成し、薄膜トランジスタ１を得た。ソース／ドレイン電極間の長さは０．２ｍｍであり、ソース／ドレイン電極間の幅は２ｍｍである。また、膜厚は触針式膜厚計（ＵＬＶＡＣ製，Ｄｅｋｔａｋ６Ｍ）で測定した。このようにして作製された実施例１の薄膜トランジスタ１のトランジスタ特性を表１に示す。
【００４６】
表１に示すように、薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて測定した実施例１の薄膜トランジスタ１の移動度は１０ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁であった。ゲート電圧２０Ｖ時のゲートリーク電流は２．３×１０−１１Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。
【００４７】
（実施例２）
下部層の膜厚を３００ｎｍ、上部層１２ｂの膜厚を１００ｎｍとした以外は実施例１と同様にして薄膜トランジスタ１を作製した。下部層１２ａの抵抗率は実施例１と同様、１．３×１０１２Ω・ｃｍであった。また、Ｘ線光電子分光装置を用いて求めた下部層１２ａの炭素濃度も実施例１と同様、３０ａｔｍ％であった。このようにして作製された実施例２の薄膜トランジスタ１のトランジスタ特性を表１に示す。
【００４８】
表１に示すように、薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて測定した実施例２の薄膜トランジスタ１の移動度は１０ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁、ゲート電圧２０Ｖ時のゲートリーク電流は９．５×１０−１１Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。
【００４９】
（実施例３）
下部層１２ａの膜厚を３２０ｎｍ、上部層１２ｂの膜厚を８０ｎｍとした以外は実施例１と同様にして薄膜トランジスタ１を作製した。下部層１２ａの抵抗率は実施例１と同様、１．３×１０１２Ω・ｃｍであった。また、Ｘ線光電子分光装置を用いて求めた下部層１２ａの炭素濃度も実施例１と同様、３０ａｔｍ％であった。このようにして作製された実施例３の薄膜トランジスタ１のトランジスタ特性を表１に示す。
【００５０】
表１に示すように、薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて測定した実施例３の薄膜トランジスタ１の移動度は８ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は５桁、ゲート電圧２０Ｖ時のゲートリーク電流は１．１×１０−１０Ａであり、良好な素子特性を示した。
【００５１】
（実施例４）
下部層１２ａの成膜後の熱処理条件を変更した以外は実施例３と同様にして薄膜トランジスタ１を作製した。熱処理は８０℃で３時間、大気中で行った。下部層１２ａの抵抗率は１．３×１０１１Ω・ｃｍであり、炭素濃度は３０ａｔｍ％であった。このようにして作製された実施例４の薄膜トランジスタ１のトランジスタ特性を表１に示す。
【００５２】
表１に示すように、薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて測定した実施例４の薄膜トランジスタ１の移動度は７ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は４桁、ゲート電圧２０Ｖ時のゲートリーク電流は１．５×１０−９Ａであり、実施例１と比較するとゲートリーク電流の値は大きいが良好な素子特性を示した。
【００５３】
（実施例５）
下部層１２ａ成膜時のオクタメチルシクロテトラシロキサンの流量を、３ＳＣＣＭとした以外は実施例３と同様にして薄膜トランジスタ１を作製した。熱処理条件は１５０℃で３時間、大気中で行った。半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて求めた下部層１２ａの抵抗率は３．４×１０１１Ω・ｃｍであり、炭素濃度は１５ａｔｍ％であった。
【００５４】
薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて素子特性を測定した結果、移動度８ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は５桁、ゲート電圧２０Ｖ時のゲートリーク電流は９．８×１０−１１Ａであり、良好な素子特性を示した。
【００５５】
（実施例６）
下部層１２ａ成膜時のオクタメチルシクロテトラシロキサンの流量を１０ＳＣＣＭとした以外は実施例３と同様にして薄膜トランジスタ１を作製した。熱処理条件は１５０℃で３時間、大気中で行った。半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて求めた下部層１２ａの抵抗率は１．９×１０−１２Ω・ｃｍであった。形成した下部層１２ａの炭素濃度は４０ａｔｍ％であった。
【００５６】
薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて素子特性を測定した結果、移動度９ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は５桁、ゲート電圧２０Ｖ時のゲートリーク電流は４．２×１０−１０Ａであり、良好な素子特性を示した。
【００５７】
（実施例７）
上部層１２ｂとして原子層堆積装置を用いてＡｌ２Ｏ３を成膜した以外は、実施例３と同様にして薄膜トランジスタ１を作製した。Ａｌ２Ｏ３は基板温度を１５０℃とし、トリメチルアルミニウムとＨ２Ｏを原料として成膜した。なお、下部層１２ａの抵抗率は実施例３と同様、１．３×１０１２Ω・ｃｍであった。また、Ｘ線光電子分光装置を用いて求めた下部層１２ａの炭素濃度も実施例３と同様、３０ａｔｍ％であった。このようにして作製された実施例５の薄膜トランジスタ１のトランジスタ特性を表１に示す。
【００５８】
表１に示すように、薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて測定した実施例５の薄膜トランジスタ１の移動度は１２ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は７桁、ゲート電圧２０Ｖ時のゲートリーク電流は１．５×１０−１０Ａであり、良好な素子特性を示した。
【００５９】
（実施例８）
上部層１２ｂとして平行平板プラズマＣＶＤ装置を用いてＳｉＯ２を成膜した以外は、実施例３と同様にして薄膜トランジスタ１を作製した。ＳｉＯ２は基板温度を１２０℃とし、ヘキサメチルジシロキサン（５０℃）をガス流量５ＳＣＣＭ、Ｏ２をガス流量５０ＳＣＣＭ流し、投入電力１００Ｗ、成膜圧力２０Ｐａとして成膜した。なお、下部層１２ａの抵抗率は実施例３と同様、１．３×１０１２Ω・ｃｍであった。また、Ｘ線光電子分光装置を用いて求めた下部層１２ａの炭素濃度も実施例３と同様、３０ａｔｍ％であった。このようにして作製された実施例６の薄膜トランジスタ１のトランジスタ特性を表１に示す。
【００６０】
表１に示すように、薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて測定した実施例６の薄膜トランジスタ１の移動度は８ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁、ゲート電圧２０Ｖ時のゲートリーク電流は１．８×１０−１０Ａであり、良好な素子特性を示した。
【００６１】
（実施例９）
図３において上部層１２ｂとして平行平板プラズマＣＶＤ装置を用いてＳｉＮを成膜した以外は、実施例３と同様にして薄膜トランジスタ１を作製した。ＳｉＮは基板温度を１２０℃とし、シランをガス流量１００ＳＣＣＭ、アンモニアをガス流量５０ＳＣＣＭ、Ｎ２をガス流量１ＳＬＭ、Ｈ２をガス流量１ＳＬＭとして流し、投入電力１００Ｗ、成膜圧力２００Ｐａとして成膜した。下部層１２ａの抵抗率は実施例３と同様、１．３×１０１２Ω・ｃｍであった。また、Ｘ線光電子分光装置を用いて求めた下部層１２ａの炭素濃度も実施例３と同様、３０ａｔｍ％であった。このようにして作製された実施例９の薄膜トランジスタ１のトランジスタ特性を表１に示す。
【００６２】
表１に示すように、薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて測定した実施例７の薄膜トランジスタ１の移動度は９ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁、ゲート電圧２０Ｖ時のゲートリーク電流は２．２×１０−１０Ａであり、良好な素子特性を示した。
【００６３】
（実施例１０）
図３において下部層１２ａの成膜後の熱処理を行わなかった以外は、実施例３と同様にして薄膜トランジスタ１を作製した。形成した下部層１２ａの抵抗率は１．０×１０１１Ω・ｃｍであり、炭素含有量は３０ａｔｍ％であった。
薄膜トランジスタ１を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）を用いて実施例１０の薄膜トランジスタ１の素子特性を測定した結果、移動度は７ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は３桁、ゲート電圧２０Ｖ時のゲートリーク電流は３．６×１０−９Ａであり、実施例１と比較するとゲートリーク電流の値は大きいが良好な素子特性を示した。
【００６４】
（比較例１）
比較例１では、図５に示すように、ゲート絶縁層１２を単層とした薄膜トランジスタ１００を作製した。具体的には、ゲート絶縁層１２（上部層１２ｂ）としてＲＦマグネトロンスパッタ装置を用いてＳｉＯＮを４００ｎｍ（投入電力５００Ｗ、Ａｒ＝５０ＳＣＣＭ、Ｏ２＝２０ＳＣＣＭ、成膜圧力１．０Ｐａ）の膜厚で成膜した以外は実施例１と同様にして薄膜トランジスタ１００を作製した。このようにして作製された比較例１の薄膜トランジスタ１００のトランジスタ特性を表１に示す。
表１に示すように、薄膜トランジスタ１００を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った結果、ゲート絶縁層の一部が絶縁基板１０から剥離し、素子特性を測定することは不可能であった。
【００６５】
（比較例２）
ゲート絶縁層１２を単層とし、ゲート絶縁層１２（下部層１２ａ）として真空紫外光ＣＶＤ装置を用いてＳｉＯ２を４００ｎｍ（投入電力１００Ｗ、成膜圧力１０Ｐａ）の膜厚で成膜した以外は実施例１と同様にして薄膜トランジスタ１００を作製した。このようにして作製された比較例２の薄膜トランジスタ１００のトランジスタ特性を表１に示す。
表１に示すように、薄膜トランジスタ１００を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製，ＳＣＳ４２００）による素子特性の評価中に素子の絶縁破壊が生じ、比較例２の薄膜トランジスタ１００の素子特性を評価することはできなかった。
【００６６】
（比較例３）
下部層１２ａ成膜時のオクタメチルシクロテトラシロキサンの流量を１ＳＣＣＭとした以外は実施例３と同様にして薄膜トランジスタ１００を作製した。熱処理条件は１５０℃で３時間、大気中で行った。下部層１２ａの抵抗率は１．９×１０１２Ω・ｃｍであり、炭素濃度は１０ａｔｍ％であった。
作製した薄膜トランジスタ１００を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った後に、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて素子特性を測定した結果、ゲート絶縁層１２の一部が絶縁基板１０から剥離し、素子特性を測定することは不可能であった。
【００６７】
（比較例４）
下部層１２ａ成膜時のオクタメチルシクロテトラシロキサンの流量を１５ＳＣＣＭとした以外は実施例３と同様にして薄膜トランジスタ１００を作製した。熱処理条件は１５０℃で３時間、大気中で行った。下部層１２ａの抵抗率は８．３×１０１０Ω・ｃｍであり、炭素濃度は５０ａｔｍ％であった。
作製された薄膜トランジスタ１００を、直径２ｃｍの筒に１０回繰り返し巻きつける試験を行った結果、素子特性の評価中に素子の絶縁破壊が生じ、薄膜トランジスタ１００の素子特性を評価することはできなかった。
【００６８】
【表１】
0005604938.tif 000002
【産業上の利用可能性】
【００６９】
本発明の薄膜トランジスタの製造方法は、ゲート絶縁層を二層以上の多層構造とし、基板と接触する層を真空紫外光ＣＶＤ法で成膜することで、絶縁性と柔軟性を併せ持つゲート絶縁層を得ることができ、信頼性の高い薄膜トランジスタ及びその製造方法を提供することができる。
このようにして得られた薄膜トランジスタは、信頼性が高く、製造コストを低減させたという特性を生かして、電子ペーパー、ＬＣＤ、有機ＥＬディスプレイ等のスイッチング素子として利用できる。また特にフレキシブル基材を基板とするフレキシブルディスプレイや、ＩＣカード、ＩＣタグ等にも広く応用することができる。
なお、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しなければ種々の変形が可能である。
【符号の説明】
【００７０】
１  薄膜トランジスタ
１０  絶縁基板
１１  ゲート電極
１２  ゲート絶縁層
１２ａ  下部層
１２ｂ  上部層
１３  半導体活性層
１４  ソース電極
１５  ドレイン電極
【図１】
0005604938.tif 000003
【図２】
0005604938.tif 000004
【図３】
0005604938.tif 000005
【図４】
0005604938.tif 000006
【図５】
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