(57)【特許請求の範囲】
【請求項１】
一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３、４、１３、１４)と、前記離間して形成されたソース、ドレイン領域(３、４、１３、１４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３、１３)に接する第１の側面と、前記ドレイン領域(４、１４)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３、４、１３、１４)を接続する底面とからなる凹部(５、１５)と、前記ソース、ドレイン領域(３、４、１３、１４)が接する前記一主面の一部を覆い、前記凹部(５、１５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６、１６)と、前記絶縁膜(６、１６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(３、４、１３、１４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(３、４、１３、１４)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記一主面の一部を覆う絶縁膜(６、１６)上に形成されたゲート電極(７)直下のソース、ドレイン領域(３、４、１３、１４)に前記一導電型の領域(１７、１７)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタ。
【請求項２】
一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３、４)と、前記離間して形成されたソース、ドレイン領域(３、４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接する第１の側面と、前記ドレイン領域(４)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３、４)を接続する底面とからなる凹部(５)と、前記ソース、ドレイン領域(３、４)が接する前記一主面の一部を覆い、前記凹部(５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６)と、前記絶縁膜(６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(３、４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(３、４)を接続する前記底面の主要部分に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドレイン領域(３、４)の薄い領域(３a、４a)に接してなり、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(７)直下のソース、ドレイン領域(３、４)表面部分に前記一導電型の領域(１７、１７)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタ。
【請求項３】
一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間しかつ前記一主面から第１の所定の深さで形成された前記一導電型とは反対導電型のソース、ドレイン領域(１３、１４)と、前記離間して形成されたソース、ドレイン領域(１３、１４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(１３)に接しかつ前記第１の所定の深さと実質的に同じ長さをもつ第１の側面と、前記ドレイン領域(１４)に接しかつ前記前記第１の所定の深さと実質的に同じ長さをもつ第２の側面と、前記一主面から第２の所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(１３、１４)を接続する底面とからなる凹部(１５)と、前記ソース、ドレイン領域(１３、１４)が接する前記一主面の一部を覆い、前記凹部(１５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(１６)と、前記絶縁膜(１６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(１３、１４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(１３、１４)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記第２の所定の深さは前記第１の所定の深さとほぼ等しく選定されてなり、前記一主面の一部を覆う絶縁膜(１６)上に形成されたゲート電極(７)直下のソース、ドレイン領域(１３、１４)表面部分に前記一導電型の領域(１７、１７)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタ。
【請求項４】
前記基板は、ｐ型、ｎ型、または半絶縁性の炭化珪素のいずれかひとつから構成されてなることを特徴とする請求項１ないし３のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
【請求項５】
前記炭化珪素半導体領域はｐ型材料で構成され、前記ソース、ドレイン領域はｎ型材料で構成されてなることを特徴とする請求項１ないし３のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
【請求項６】
前記絶縁膜は、前記一主面の一部を覆う第１の厚さと、前記底面を覆う第２の厚さを有し、前記第１の厚さは前記第２の厚さより厚くされてなることを特徴とする請求項１ないし３のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
【請求項７】
前記底面を覆う絶縁膜は酸化膜からなることを特徴とする請求項１ないし３のいずれかひとつに記載のリセスゲート型炭化珪素電界効果トランジスタ。
【請求項８】
一主面を有する一導電型の炭化珪素半導体領域を含む基板を準備する工程と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間する前記一導電型とは反対導電型のソース、ドレイン領域を前記一主面から第１の所定の深さで選択的に形成する工程と、前記離間して形成されたソース、ドレイン領域の対向する部分の炭化珪素を選択的に除去して前記ソース領域に接する第１の側面と、前記ドレイン領域に接する第２の側面と、前記一主面から第２の所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域を接続する底面とからなる凹部を形成する工程と、前記ソース、ドレイン領域が接する前記一主面の一部を覆い、前記凹部の前記第１および第２の側面上および前記底面上に連続する第１の絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記ソース、ドレイン領域が接する前記一主面の他部を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去し前記ソース、ドレイン領域上に開口を形成する工程と、前記開口を通して前記ソース、ドレイン領域に電気的に接続するソース、ドレイン電極を形成する工程とからなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【請求項９】
前記ソース、ドレイン領域形成後、前記ソース、ドレイン領域にまたがって、前記ソース、ドレイン領域の深さより浅い一導電型の領域を選択的に形成し、前記凹部形成において前記一導電型の領域をソース、ドレイン領域に接しかつ前記ソース、ドレイン領域が対向する面に沿って対向するふたつの領域に分離する工程とを含んでなることを特徴とする請求項８に記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【請求項１０】
前記第２の所定の深さは前記第１の所定深さより浅くされてなることを特徴とする請求項８に記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【請求項１１】
前記第２の所定の深さは前記第１の所定深さとほぼ等しく選定されてなることを特徴とする請求項８に記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【請求項１２】
一主面を有する一導電型の炭化珪素半導体領域を含む基板を準備する第１工程と、前記一導電型炭化珪素半導体領域内に前記一主面に接する前記一導電型とは反対導電型の第１の領域を前記一主面から第１の所定の深さで選択的に形成する第２工程と、前記反対導電型の第１の領域の表面に前記一導電型の第２の領域を選択的に形成する第３工程と、前記一導電型の第２の領域及び前記第２の領域直下の前記反対導電型の第１の領域を前記第１の所定の深さとほぼ等しい深さまで選択的に除去し、前記一導電型の第２の領域及び前記第２の領域直下の前記反対導電型の第１の領域に接する第１および第２の側面と前記第１および第２の側面を連続させる底面とからなる凹部を形成し、前記反対導電型の第１の領域を二つの領域に分離してソース、ドレイン領域と成す第４工程と、前記一導電型の第２の領域が接する前記一主面の一部を覆うと共に、前記凹部の前記第１および第２の側面上および前記底面上に連続する第１の絶縁膜を形成する第５工程と、前記第５工程で形成された前記第１の絶縁膜上にゲート電極を形成する第６工程と、前記ソース、ドレイン領域が接する前記一主面の他部及び前記ゲート電極を覆う第２の絶縁膜を形成する第７工程と、前記第２の絶縁膜を選択的に除去し前記ソース、ドレイン領域上に開口を形成する第８工程と、前記開口を通して前記ソース、ドレイン領域に電気的に接続するソース、ドレイン電極を形成する第９工程とからなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【請求項１３】
前記基板は、ｐ型、ｎ型、または半絶縁性の炭化珪素のいずれかひとつから構成されることを特徴とする請求項８または１２のいずれかに記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【請求項１４】
前記炭化珪素半導体領域は、ｐ型エピタキシャル層で構成され、前記ソース、ドレイン領域はｎ型材料で構成されることを特徴とする請求項８または１２のいずれかに記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【請求項１５】
前記第２の絶縁膜は、前記第１の絶縁膜の厚さより厚く形成されることを特徴とする請求項８または１２のいずれかに記載のリセスゲート型炭化珪素電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オン抵抗が低く、ゲート長の短縮に好適な炭化珪素電界効果トランジスタおよびその製造方法、特にリセスゲート構造を用いた炭化珪素電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）と比較してバンドギャップが広い、破壊電界強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。したがって、ＳｉＣを出発材料として用いることにより、Ｓｉの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またＳｉＣにはＳｉと同様に熱酸化によって絶縁層を形成できるという特徴がある。これらのことから、ＳｉＣ単結晶を素材料とした高耐圧で低オン抵抗の絶縁ゲート型電界効果トランジスタ(以下ＭＩＳＦＥＴ、典型的にはＭＯＳＦＥＴとして知られている)が実現できると考えられ、数多くの研究開発が行われている。
【０００３】
また、ＳｉＣは過渡応答特性が優れていることも知られており、１００ｋＨｚを超える高周波領域での利用も可能となる。Ｓｉでは実現できないような高周波・高パワー密度を持つパワーＩＣの作製が可能となる。このような性能は、パワーＩＣのみならず、論理回路のＩＣ化にも好適である。
【０００４】
図１７に示すように、従来のＳｉＣ  ＭＩＳＦＥＴは、ＳｉＣ基板２１、ＳｉＣ基板２１上に形成したｐ型エピタキシャル層からなるＳｉＣ半導体領域２２、ＳｉＣ半導体領域２２内に形成したｎ＋型のソース領域２３、ドレイン領域２４、ｐ型ＳｉＣ半導体領域２２表面のソース領域２３およびドレイン領域２４にまたがって形成したゲート絶縁膜２５、その上に設けたゲート電極２６、ＳｉＣ半導体領域２２表面上に形成した絶縁膜２７、絶縁膜２７に設けた開口部(コンタクト領域２８、２９)を通して形成したソース領域２３、ドレイン領域２４それぞれに電気的に接続するソース電極３０、ドレイン電極３１とからなり、例えば、ゲート長Ｌｇ(本願ではチャネル長と同じ。以下「ゲート長」と「チャネル長」は同義に扱う。)が３μｍ、ゲート酸化膜の厚さが４０ｎｍ、ソース、ドレイン領域厚さが３００ｎｍの寸法をもつ。かかるデバイスにおいては、寄生抵抗となるソース、ドレイン領域のシート抵抗は１３ｋΩ/□程度である。ＳｉＣ  ＭＩＳＦＥＴでは、Ｓｉ  ＭＩＳＦＥＴよりオン抵抗を２桁下げることができるとされており、デバイスの性能向上のためにはオン抵抗の低減が重要な要素となる。
【０００５】
また、ＭＩＳＦＥＴを作製しようとする場合、ＳｉＣプロセスでは、特許文献１に開示されているように非自己整合的に行われる。不純物のイオン注入後に行う活性化アニールの温度がＳｉプロセスに比べて高く(１６００℃程度)、ゲート酸化膜がその高温処理に耐えられないので、ゲート酸化膜、ゲート電極をイオン注入による不純物領域形成後に別途のマスク合せで形成することになるためである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２４４４５６号公報(第１１〜１３頁、図１〜図３)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳｉＣ  ＭＩＳＦＥＴでは、Ｓｉ  ＭＩＳＦＥＴよりオン抵抗を２桁下げることができるとされており、デバイスの性能向上のためにはオン抵抗の低減が重要な要素となる。オン抵抗低減の端的なアプローチはゲート長(＝チャネル長)を短くすることであるが、一般的には、短かいゲート長のＭＩＳＦＥＴを作製する場合、ゲート長のみならずゲート絶縁膜(酸化膜)ならびにソース、ドレイン領域の厚さも併せて縮小(スケールダウン)する必要がある。ゲート長が３μｍ、ゲート酸化膜の厚さが４０ｎｍ、ソース、ドレイン領域厚さが３００ｎｍの寸法をもつ図１７に示すような従来のＳｉＣ  ＭＩＳＦＥＴのゲート長を１μｍにしようとすると、ゲート酸化膜を１３ｎｍ、ソース、ドレイン領域厚さを１００ｎｍに縮小することになる。この結果、ゲート長が短くなる点ではオン抵抗は低減される一方で、オン抵抗を構成する他方の主要成分であるソース、ドレイン領域でのシート抵抗は１３ｋΩ/□から２０ｋΩ/□に増加してしまい、ゲート(チャネル)長短縮によるオン抵抗の低減効果が相殺されてしまうという問題があった。また、逆に、ソース、ドレイン領域をある程度の厚さを維持してゲート(チャネル)長を短くしていくと、シート抵抗成分は低くできても、短チャネル効果が発生しデバイスの閾値電圧(Ｖｔｈ)が不安定になるという問題に遭遇する恐れがあった。
【０００８】
また、ＭＩＳＦＥＴを作製しようとする場合、ＳｉＣプロセスでは、Ｓｉ  ＭＩＳＦＥＴ製造プロセスで一般に用いられている自己整合技術を用いることができないため、特許文献１に開示されているように非自己整合的に行わざるを得ないという制約から、短ゲート(チャネル)長ＭＩＳＦＥＴの実現が困難である。すなわち、ＳｉＣプロセスでは、不純物のイオン注入後に行う活性化アニールの温度がＳｉプロセスに比べて高く(１５００℃程度)、ゲート絶縁膜がその高温処理に耐えられないので、ゲート絶縁膜、ゲート電極形成をイオン注入による不純物領域形成後に非自己整合的に行うことになるからである。
【０００９】
本発明は、上記問題に鑑み、オン抵抗の低いＳｉＣ  ＭＩＳＦＥＴを提供するものであって、短チャネル長化を図った場合でも短チャネル効果を抑制できるＳｉＣ  ＭＩＳＦＥＴを提供することを目的とするものである。
本発明はまた、非自己整合製造プロセスを使用した場合でも短ゲート(チャネル)長デバイスの実現を可能とするＳｉＣ  ＭＩＳＦＥＴの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するためになされたものであり、請求項１に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３、４、１３、１４)と、前記離間して形成されたソース、ドレイン領域(３、４、１３、１４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３、１３)に接する第１の側面と、前記ドレイン領域(４、１４)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３、４、１３、１４)を接続する底面とからなる凹部(５、１５)と、前記ソース、ドレイン領域(３、４、１３，１４)が接する前記一主面の一部を覆い、前記凹部(５、１５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６、１６)と、前記絶縁膜(６、１６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(３、４、１３、１４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(３、４、１３、１４)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタである。
【００１１】
本発明は、上記目的を達成するためになされたものであり、請求項２に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３、４)と、前記離間して形成されたソース、ドレイン領域(３、４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接する第１の側面と、前記ドレイン領域(４)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３、４)を接続する底面とからなる凹部(５)と、前記ソース、ドレイン領域(３、４)が接する前記一主面の一部を覆い、前記凹部(５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６)と、前記絶縁膜(６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(３、４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(３、４)を接続する前記底面の主要部分に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドレイン領域の薄い領域(３a、４a)に接してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタである。
【００１２】
本発明は、上記目的を達成するためになされたものであり、請求項３に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間しかつ前記一主面から第１の所定の深さで形成された前記一導電型とは反対導電型のソース、ドレイン領域(１３、１４)と、前記離間して形成されたソース、ドレイン領域(１３、１４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(１３)に接しかつ前記第１の所定の深さと実質的に同じ長さをもつ第１の側面と、前記ドレイン領域(１４)に接しかつ前記前記第１の所定の深さと実質的に同じ長さをもつ第２の側面と、前記一主面から第２の所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(１３、１４)を接続する底面とからなる凹部(１５)と、前記ソース、ドレイン領域(１３、１４)が接する前記一主面の一部を覆い、前記凹部(１５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(１６)と、前記絶縁膜(１６９上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(１３、１４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(１３、１４)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記第２の所定の深さは前記第１の所定の深さとほぼ等しいかそれより浅いことを特徴とするリセスゲート型炭化珪素電界効果トランジスタである。
【００１３】
本発明は、上記目的を達成するためになされたものであり、請求項４に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３、４、１３、１４)と、前記離間して形成されたソース、ドレイン領域(３、４、１３、１４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３、１３)に接する第１の側面と、前記ドレイン領域(４、１４)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３、４、１３、１４)を接続する底面とからなる凹部(５、１５)と、前記ソース、ドレイン領域(３、４、１３、１４)が接する前記一主面の一部を覆い、前記凹部(５、１５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６、１６)と、前記絶縁膜(６、１６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(３、４、１３、１４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(３、４、１３、１４)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記一主面の一部を覆う絶縁膜(６、１６)上に形成されたゲート電極(７)直下のソース、ドレイン領域(３、４、１３、１４)に前記一導電型の領域(１７、１７)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタである。
【００１４】
本発明は、上記目的を達成するためになされたものであり、請求項５に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３、４)と、前記離間して形成されたソース、ドレイン領域(３、４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接する第１の側面と、前記ドレイン領域(４)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３、４)を接続する底面とからなる凹部(５)と、前記ソース、ドレイン領域(３、４)が接する前記一主面の一部を覆い、前記凹部(５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６)と、前記絶縁膜(６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(３、４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(３、４)を接続する前記底面の主要部分に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドレイン領域(３、４)の薄い領域(３a、４a)に接してなり、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(７)直下のソース、ドレイン領域(３、４)表面部分に前記一導電型の領域(１７、１７)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタである。
【００１５】
本発明は、上記目的を達成するためになされたものであり、請求項６に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間しかつ前記一主面から第１の所定の深さで形成された前記一導電型とは反対導電型のソース、ドレイン領域(１３、１４)と、前記離間して形成されたソース、ドレイン領域(１３、１４)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(１３)に接しかつ前記第１の所定の深さと実質的に同じ長さをもつ第１の側面と、前記ドレイン領域(１４)に接しかつ前記前記第１の所定の深さと実質的に同じ長さをもつ第２の側面と、前記一主面から第２の所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(１３、１４)を接続する底面とからなる凹部(１５)と、前記ソース、ドレイン領域(１３、１４)が接する前記一主面の一部を覆い、前記凹部(１５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(１６)と、前記絶縁膜(１６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(１３、１４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(１３、１４)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記第２の所定の深さは前記第１の所定の深さとほぼ等しいかそれより浅く選定されてなり、前記一主面の一部を覆う絶縁膜(１６)上に形成されたゲート電極(７)直下のソース、ドレイン領域(１３、１４)表面部分に前記一導電型の領域(１７、１７)を形成してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタである。
【００１６】
本発明は、上記目的を達成するためになされたものであり、請求項１３に記載のものは、一主面を有する一導電型の炭化珪素半導体領域を含む基板を準備する工程と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間する前記一導電型とは反対導電型のソース、ドレイン領域を前記一主面から第１の所定の深さで選択的に形成する工程と、前記離間して形成されたソース、ドレイン領域の対向する部分の炭化珪素を選択的に除去して前記ソース領域に接する第１の側面と、前記ドレイン領域に接する第２の側面と、前記一主面から第２の所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域を接続する底面とからなる凹部を形成する工程と、前記ソース、ドレイン領域が接する前記一主面の一部を覆い、前記凹部の前記第１および第２の側面上および前記底面上に連続する第１の絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記ソース、ドレイン領域が接する前記一主面の他部を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去し前記ソース、ドレイン領域上に開口を形成する工程と、前記開口を通して前記ソース、ドレイン領域に電気的に接続するソース、ドレイン電極を形成する工程とからなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタの製造方法である。
【００１７】
本発明は、上記目的を達成するためになされたものであり、請求項１７に記載のものは、一主面を有する一導電型の炭化珪素半導体領域を含む基板を準備する工程と、前記一導電型炭化珪素半導体領域内に前記一主面に接する前記一導電型とは反対導電型の領域を前記一主面から第１の所定の深さで選択的に形成する工程と、前記反対導電型の領域の一部分の炭化珪素を前記第１の所定深さとほぼ等しい深さまで選択的に除去して前記反対導電型の領域に接する第１および第２の側面と前記第１および第２の側面の連続する底面とからなる凹部を形成し対向離間する前記一導電型とは反対導電型のソース、ドレイン領域を区画する工程と、前記ソース、ドレイン領域が接する前記一主面の一部を覆い、前記凹部の前記第１および第２の側面上および前記底面上に連続する第１の絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記ソース、ドレイン領域が接する前記一主面の他部を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去し前記ソース、ドレイン領域上に開口を形成する工程と、前記開口を通して前記ソース、ドレイン領域に電気的に接続するソース、ドレイン電極を形成する工程とからなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタの製造方法である。
【発明の効果】
【００１８】
本発明のリセスゲート型炭化珪素電界効果トランジスタおよびその製造方法によれば、次のような効果を奏する。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いＳｉＣ  ＭＩＳＦＥＴを得ることができる。ゲート電極隣接部から離れたソース、ドレイン領域は厚さは薄くしなくてすむので、ソース、ドレイン領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるＳｉＣ  ＭＩＳＦＥＴは、パワーＩＣ、集積高速ロジック回路ＩＣ-の構成素子として好適なものとなる。
また、自己整合によらずとも短ゲート長(チャネル長)のＳｉＣ  ＭＩＳＦＥＴを作製することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１が適用されたＳｉＣ  ＭＩＳＦＥＴを示す、図２のＡ−Ａ’に沿う断面図。
【図２】図１に示すＳｉＣ  ＭＩＳＦＥＴを示す平面図。
【図３】本発明の実施の形態２が適用されたＳｉＣ  ＭＩＳＦＥＴを示す断面図。
【図４】本発明の実施の形態３が適用されたＳｉＣ  ＭＩＳＦＥＴを示す断面図。
【図５】本発明の実施の形態４が適用されたＳｉＣ  ＭＩＳＦＥＴを示す断面図。
【図６】図４に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図７】図４に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図８】図４に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図９】図４に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１０】図４に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１１】図４に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１２】図４に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１３】図５に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１４】図５に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１５】図５に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１６】図５に示すＳｉＣ  ＭＩＳＦＥＴの製造方法を示す工程図。
【図１７】従来のＳｉＣ  ＭＩＳＦＥＴを示す断面図。
【発明を実施するための形態】
【００２０】
以下に、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、実施の形態を説明する全図において、同一の機能を有する部材には同一の符号を付し、必要な場合以外の繰り返し説明は省略する。
[実施の形態１]
図１および図２は、実施の形態１にかかるＳｉＣ  ＭＩＳＦＥＴを示すもので、図１が拡大断面図、図２が同じデバイスの平面図である(図１は図２の一点鎖線に沿った断面図)。ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成した基体を準備し、ＳｉＣ半導体領域２内にその一主面に隣接し、離間・対向するｎ＋型のソース、ドレイン領域３、４を設ける。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型ＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。ソース、ドレイン領域３、４の不純物濃度は約１×１０２０/ｃｍ３で、厚さは２５０ｎｍである。ソース、ドレイン領域３、４の離間距離(対向間隔)は１μｍであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
【００２１】
本発明の各実施の形態に共通するのが、ＳｉＣ半導体領域に設けた凹部、凹部を覆うゲート絶縁膜およびその上に形成されるゲート電極からなるリセスゲート構造の存在である。実施の形態１では、凹部５がソース、ドレイン領域３、４の対向する端縁(半導体領域２の一主面上でのソース、ドレイン領域の終端)で挟まれた半導体領域２の一主面側に形成されており、ソース、ドレイン領域３、４に接する二つの側面と一主面から所定の深さに位置し二つの側面に連続し離間形成されたソース、ドレイン領域３、４を接続する底面から構成されている。この例では、凹部(リセス)は幅２μｍ、深さ１５０ｎｍで形成することができる。
ゲート絶縁膜６は、シリコン酸化膜を用いることができ、その厚さは例えば、１３ｎｍである。図１では、ゲート絶縁膜６として凹部(リセス)の底面と両側面上ならびにソース、ドレイン領域３、４の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース、ドレイン領域３、４の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極７は、ポリシリコン材料を用いることができ、ｎ型の不純物を１×１０２０/ｃｍ３程度ドーピングしたものを利用する。
図１の構造では、凹部５の底面の両端部近傍直下のソース、ドレイン領域３、４の一部が薄い領域３a、４aとして存在している。また、ソース、ドレイン領域３、４のソース、ドレイン電極１１、１２直下の部分は比較的厚く維持されている。この結果、かかるＳｉＣ  ＭＩＳＦＥＴでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
【００２２】
絶縁膜８は、電極・配線形成用に基板１上に形成され、シリコンの酸化膜であってよい。基板１上の半導体領域２表面には、絶縁膜８の形成に先立ち、フィールド絶縁膜を形成しておくのが通常であるが、ここでは、図示を省略してある。
ソース電極１１およびドレイン電極１２が絶縁膜８に形成したコンタクト開口９、１０を通してソース、ドレイン領域３、４に電気的に接続される。コンタクト開口９、１０は、図２に示すように四角形状でそのサイズは２μｍ角である。また、図２におけるコンタクト開口のピッチは４μｍである。ゲート電極７は、ソース、ドレイン電極１１、１２とは別個の層で構成されているが、実際には、ゲート電極７は図２の平面図の上方に延伸し、そこで絶縁膜８に設けた別のコンタクト開口を通してソース、ドレイン電極と同じ材料のゲート引出し電極が形成される。
【００２３】
[実施の形態２]
図３は、実施の形態２にかかるＳｉＣ  ＭＩＳＦＥＴを示す。このデバイスでは、ＳｉＣ半導体領域２の一主面を基準にして、凹部(リセス)１５の底面が位置する深さがソース、ドレイン領域の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面１５の深さをソース、ドレイン領域１３、１４の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図１の３a、４aに相当するソース、ドレイン領域の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がさらに高くなるという特徴をもつ。
【００２４】
[実施の形態３]
図４は、実施の形態３にかかるＳｉＣ  ＭＩＳＦＥＴを示す。このデバイスでは、図１に示したデバイス構造に加えて、ＳｉＣ半導体領域２の一主面上でゲート電極７と重なるソース、ドレイン領域３、４の表面部分にｐ型のゲート容量緩和領域１７、１７をソース、ドレイン領域の端縁に沿って形成している。これらの領域１７、１７はそれぞれ、凹部(リセス)端から１μｍ程度横方向(半導体領域２の一主面と平行方向)に延在し、深さは約１００ｎｍである。不純物濃度は、１×１０１８/ｃｍ３である。この場合のゲート電極とソース、ドレイン領域との重なりによるゲート・ソース間およびゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とｐｎ接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつＳｉＣ  ＭＩＳＦＥＴは、高速ロジック回路や電力損失の少ないパワーエレクトロニクス回路の構成素子として有益に機能するという特徴をもつ。このＳｉＣ  ＭＩＳＦＥＴは最良の実施の形態である。
【００２５】
以下に、ｎ型のソース、ドレイン領域の表面にｐ型の容量緩和領域設けたことによる効果を数値実例をもとに補足説明する。
ゲート電極とソースまたはドレイン電極間の容量ＣＧＳ(ゲート・ソース間)、ＣＧＤ(ゲート・ドレイン間)は下式（１）で表わされる(ＣＧＳ、ＣＧＤいずれも同じなので、ここではＣＧＳについて言及する)。
【数１】
0005464579.tif 000002
ここで、ＣＯＸは、ゲート絶縁膜(酸化膜)を挟むゲート電極とゲート電極直下のｐ型容量緩和領域との間で構成されるＭＯＳ容量を示し、Ｃｂｉは、ｐ型容量緩和領域と隣接するｎ型ソース領域(ソース電極含む)との間のｐｎ接合で構成されるビルトイン容量を示す。式（１）中のＣＯＸ、Ｃｂｉはそれぞれ以下のように表わされる。
【数２】
0005464579.tif 000003
【数３】
0005464579.tif 000004
以下の数値の場合の実例を計算すると、
【数４】
0005464579.tif 000005
【数５】
0005464579.tif 000006
【数６】
0005464579.tif 000007
となり、この値は、容量緩和領域が存在しない場合の値（＝８０４ｎＦ）と比較すると、極めて低い値であることが分かる。
【００２６】
[実施の形態４]
図５は、実施の形態４にかかるＳｉＣ  ＭＩＳＦＥＴを示す。このデバイスでは、図３に示したデバイス構造に加えて、ＳｉＣ半導体領域２の一主面上でゲート電極７と重なるソース、ドレイン領域１３、１４の表面部分にｐ型の領域１７、１７をソース、ドレイン領域の端縁に沿って形成している。この場合も、実施の形態４と同様に、ゲート電極重なり容量を低減できる。
【００２７】
以下に、図４に示したＳｉＣ  ＭＩＳＦＥＴを作製する方法について、図６〜図１２を参照しながら説明する。
【００２８】
まず、図６に示すように、ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成したＳｉＣ基体を準備する。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型のＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。
【００２９】
次いで、図７に示すように、ＳｉＣ半導体領域２の一主面に接して、対向・離間するｎ＋型のソース、ドレイン領域をＳｉＣ半導体領域２内に選択的に形成する。選択的に形成する手段としては、酸化膜などからなる絶縁膜をＳｉＣ半導体領域２の一主面上に形成し、フォトリソグラフィ技術によりソース、ドレイン領域３、４の形成予定領域上においてその絶縁膜を開口させてマスク(図示せず)を形成し、その後、ｎ型不純物として例えばＰ(リン)をイオン注入する方法を用いることができる。ソース、ドレイン領域３、４の不純物濃度は約１×１０２０/ｃｍ３で、厚さは２５０ｎｍとすることができる。
【００３０】
その後、図８に示すように、ＳｉＣ半導体領域２の一主面に隣接し、ソース、ドレイン領域３、４に跨るようにｐ型の領域１７を選択的に形成する。選択的に形成する方法は、図７で用いるのと同様であり、ｐ型の不純物として例えばＡｌ(アルミニウム)をイオン注入する。領域１７の深さは約１００ｎｍで、不純物濃度は、１×１０１８/ｃｍ３とすることができる。
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
【００３１】
次いで、図９に示すように、ソース、ドレイン領域３、４に跨るＳｉＣ半導体領域２を一主面から所定の深さまで選択的に除去して凹部(リセス)５を形成する。ここでの選択的除去は、ＳｉＣ半導体領域２の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)５形成の結果、図８の工程で形成した単一のｐ型の領域１７はソース領域３、ドレイン領域４それぞれに接する領域１７、１７に分離されて容量緩和領域１７、１７が構成され、凹部(リセス)５の一方の側面はソース領域３とそれに接するｐ型の領域１７とに接し、他方の側面はドレイン領域４とそれに接するｐ型の領域１７に接し、凹部(リセス)５の底面はその両端部近傍でソース、ドレイン領域の一部の薄い領域３a、４aに接する構造が得られる。
【００３２】
図１０の工程では、ＳｉＣ半導体領域２の表面にシリコン酸化膜６を形成する。厚さは１３ｎｍとすることができる。
【００３３】
図１１の工程では、まず、酸化膜６上にポリシリコン膜を形成し、フォトリソグラフィ技術でポリシリコン膜上に形成したマスク(図示せず)でパターニング(ポリシリコン膜の選択的除去)して、ポリシリコンからなるゲート電極７を形成する。ポリシリコン膜には形成時に、または形成後にｎ型不純物を１×１０２０/ｃｍ３の濃度でドーピングする。パターニングしたゲート電極７をマスクとして下地の酸化膜６を選択的に除去し、ゲート酸化膜６を画定する。
【００３４】
図１２の工程では、ＳｉＣ半導体領域２の表面上にシリコン酸化膜からなる絶縁膜８を形成し、ソース、ドレイン領域上に位置する部分に開口を形成する。
【００３５】
図１２の工程で形成した酸化膜８の開口を通してソース、ドレイン領域に電気的に接続するソース、ドレイン電極１１、１２を形成し、デバイスが出来上がる(図１参照)。これらソース、ドレイン電極もマスクを用いた電極材料層のパターニングで形成される。ソース、ドレイン電極材料としては、Ａｌ(アルミニウム)とＮｉ(ニッケル)を利用できる。これらの材料を蒸着後、１０００℃程度の高温で処理することにより、酸化膜８の開口内のソース、ドレイン領域表面に低抵抗コンタクトをつくることができる。ソース、ドレイン電極の厚さは約１μｍである。
【００３６】
図６〜図１２に示すＳｉＣ  ＭＩＳＦＥＴの製造方法においては、容量緩和領域１７、１７を形成した場合を説明したが、例えば図１のように、これらの領域を設けない形でＳｉＣ  ＭＩＳＦＥＴを作製する場合には、図８に示すｐ型の領域１７の形成工程を省略すればよい。
【００３７】
次いで、図５に示したＳｉＣ  ＭＩＳＦＥＴを作製する方法について、図１３〜図１６を参照しながら説明する。
【００３８】
図１３は出発材料を準備する工程である。図６の工程と同様であるので説明を省略する。
【００３９】
図１４の工程では、半導体領域２の表面に後にソース、ドレイン領域を構成する単一のｎ＋型の領域１８を選択的に形成する。選択的に形成する方法、ｎ型不純物材料、不純物濃度、深さは図７の工程での説明と同様である。
【００４０】
図１５の工程では、半導体領域２の一主面に隣接し、ｎ＋型の領域１８内にｐ型の領域１７を選択的に形成する。選択的に形成する方法は、図８で用いるのと同様であり、ｐ型の不純物材料、不純物濃度、形成深さは図８の工程での説明と同様である。
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
【００４１】
図１６の工程では、半導体領域２を一主面からｎ＋型の領域１８の深さ(厚さ)とほぼ等しい深さまで選択的に除去して凹部(リセス)５を形成する。ここでの選択的除去は、半導体領域２の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)形成の結果、図１４の工程および図１５の工程で形成した単一のｐ型の領域１７およびｎ＋型の領域１８はそれぞれ二つずつの領域に分離されてソース領域３およびそれに接する容量緩和領域１７と、ドレイン領域４およびそれに接する容量緩和領域１７とが構成され、凹部(リセス)の一方の側面はソース領域３とそれに接するｐ型の領域(容量緩和領域)１７とに接し、他方の側面はドレイン領域とそれに接するｐ型の領域(容量緩和領域)１７に接し、凹部(リセス)底面はその全長にわたり半導体領域２に隣接する構造が得られる。
【００４２】
この後、図１０の工程、図１１の工程および図１２の工程で説明したように、ゲート酸化膜６、ゲート電極７、絶縁膜８を形成し、最終的にソース、ドレイン電極を形成して
図５に示すデバイスが出来上がる。
【００４３】
図１３〜図１６に示すＳｉＣ  ＭＩＳＦＥＴの製造方法においては、容量緩和領域１７、１７を形成した場合を説明したが、例えば図３のように、これらの領域を設けない形でＳｉＣ  ＭＩＳＦＥＴを作製する場合には、図１５に示すｐ型の領域１７の形成工程を省略すればよい。
【符号の説明】
【００４４】
１  ＳｉＣ基板
２  ＳｉＣ半導体領域
３、１３  ソース領域
３a  ソース領域の薄い領域
４、１４  ドレイン領域
４a  ドレイン領域の薄い領域
５、１５  凹部(リセス)
６、１６  ゲート絶縁膜
７  ゲート電極
８  絶縁膜
９、１０  コンタクト開口
１１  ソース電極
１２  ドレイン電極
１７  容量緩和領域
【図１】
0005464579.tif 000008
【図２】
0005464579.tif 000009
【図３】
0005464579.tif 000010
【図４】
0005464579.tif 000011
【図５】
0005464579.tif 000012
【図６】
0005464579.tif 000013
【図７】
0005464579.tif 000014
【図８】
0005464579.tif 000015
【図９】
0005464579.tif 000016
【図１０】
0005464579.tif 000017
【図１１】
0005464579.tif 000018
【図１２】
0005464579.tif 000019
【図１３】
0005464579.tif 000020
【図１４】
0005464579.tif 000021
【図１５】
0005464579.tif 000022
【図１６】
0005464579.tif 000023
【図１７】
0005464579.tif 000024