(57)【特許請求の範囲】
【請求項１】
メモリセルとデータ書き込み電子回路を含む集積回路デバイスであって、
前記メモリセルが電気的フローティングボディトランジスタを含み、
前記電気的フローティングボディトランジスタが、
ソース領域；
ドレイン領域；
前記ソース領域と前記ドレイン領域の間に配置され、電気的に浮遊しているボディ領域；及び
前記ボディ領域の上方に配置されるゲートを含み、
前記メモリセルが（i）前記電気的フローティングボディトランジスタの前記ボディ領域の第１の帯電を表す第１のデータ状態、及び（ii）前記電気的フローティングボディトランジスタの前記ボディ領域の第２の帯電を表す第２のデータ状態を保存し、
前記データ書き込み電子回路が、前記メモリセルに結合され、（i）第１の書き込み制御信号を前記メモリセルに印加して前記第１のデータ状態をそこに書き込み及び（ii）第２の書き込み制御信号を前記メモリセルに印加して前記第２のデータ状態をそこに書き込み、及び
前記メモリセルの前記ソース領域、前記ドレイン領域、前記ゲートに印加される前記第１の書き込み制御信号に応じて、前記電気的フローティングボディトランジスタが、前記電気的フローティングボディトランジスタの前記ボディ領域の前記第１の帯電を提供する第１のバイポーラトランジスタ電流を生成し、衝突イオン化を発生させ、前記ボディ領域に過剰の多数キャリアを発生させ、
前記第1のバイポーラトランジスタ電流は、前記ソース領域、前記ドレイン領域、前記ボディ領域から真正バイポーラトランジスタが形成されることにより生成され、
前記第1の書き込み制御信号は、前記ゲートにゲート誘電体を介して隣接する前記ボディ領域に第１の帯電を堆積させ、
前記第１の書き込み制御信号が、前記ゲートに印加される信号及び前記ソース領域に印加される信号を含み、前記ソース領域に印加される信号が、異なる大きさの第１の大きさを有する第１の電圧及び第２の大きさを有する第２の電圧を含む、
ことを特徴とする集積回路デバイス。
【請求項２】
前記第１の書き込み制御信号が、前記第１のバイポーラトランジスタ電流を引き起こす、提供する、作り出す及び／又は誘発することを特徴とする請求項１に記載の集積回路デバイス。
【請求項３】
前記第１の書き込み制御信号が、前記ドレイン領域に印加される信号を更に含み、前記ドレイン領域に印加される信号が、第３の電圧を含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項４】
前記第１の書き込み制御信号が前記ゲートに印加される信号と前記ソース領域に印加される信号を含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、及び
前記ソース領域に印加される信号が第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み、及び
前記ゲートに印加される信号が、第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項５】
前記第１の書き込み制御信号が、前記ドレイン領域に印加される信号を更に含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、
及び
前記ドレイン領域に印加される信号が第５の電圧を含むことを特徴とする請求項４に記載の集積回路デバイス。
【請求項６】
前記第１の書き込み制御信号が、前記ドレイン領域に印加される信号を更に含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、
前記第１のバイポーラトランジスタ電流に応じて、多数キャリアが前記電気的フローティングボディ領域に生成されることを特徴とする請求項４に記載の集積回路デバイス。
【請求項７】
前記ゲートに印加される信号が、前記ドレイン領域に印加される信号に対して時間的に変化して、前記ゲートと前記電気的フローティングボディ領域間に配置されるゲート誘電体に並置された又はその付近の前記電気的フローティングボディ領域の一部に蓄積する前記多数キャリアを引き起こす、提供する、作り出す及び／又は誘発することを特徴とする請求項６に記載の集積回路デバイス。
【請求項８】
前記ゲートに印加される信号が、前記ドレイン領域に印加される信号の前に変化する又は終了することを特徴とする請求項７に記載の集積回路デバイス。
【請求項９】
前記第２の書き込み制御信号が前記ゲートに印加される信号、前記ソース領域に印加される信号、及び前記ドレイン領域に印加される信号を含み、及び
前記ドレイン領域に印加される信号が、前記第１のデータ状態が前記電気的フローティングボディトランジスタに書き込まれることを防ぐ阻止電圧を含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項１０】
前記メモリセルに結合され、前記メモリセルのデータ状態を感知するデータセンス電子回路を更に含み、及び
前記メモリセルが前記第１のデータ状態を保存するときに前記メモリセルに印加される読み取り制御信号に応じて、前記電気的フローティングボディトランジスタが前記第１のデータ状態を表す第２のバイポーラトランジスタ電流を生成し、及び
前記データセンス電子回路が、少なくとも前記第２のバイポーラトランジスタ電流に基づいて前記第１のデータ状態を決定することを特徴とする請求項１に記載の集積回路デバイス。
【請求項１１】
メモリセルアレイとデータ書き込み電子回路を含む集積回路デバイスであって、
前記メモリセルアレイが
複数のワードライン；
複数のソースライン；
複数のビットライン、及び
列と行の行列に配置された複数のメモリセルを含み、
前記各メモリセルが電気的フローティングボディトランジスタを含み、
前記電気的フローティングボディトランジスタが、
関連するソースラインに結合されるソース領域；
関連するビットラインに結合されるドレイン領域；
前記ソース領域と前記ドレイン領域の間に配置され、電気的に浮遊しているボディ領域；
関連するワードラインに結合されるゲートを含み、
前記各メモリセルが（i）前記電気的フローティングボディトランジスタの前記ボディ領域の第１の帯電を表す第１のデータ状態、及び（ii）前記電気的フローティングボディトランジスタの前記ボディ領域の第２の帯電を表す第２のデータ状態を保存し、及び  前記メモリセルのうちの第１の列の各メモリセルの前記電気的フローティングボディトランジスタの前記ソース領域が第１のソースラインに結合され、
前記データ書き込み電子回路が、前記メモリセルのうちの前記第１の列のメモリセルに結合され、（i）第１の書き込み制御信号を前記メモリセルのうちの前記第１の列のメモリセルに印加して前記第１のデータ状態をそこに書き込み、又は（ii）第２の書き込み制御信号を前記メモリセルのうちの前記第１の列のメモリセルに印加して前記第２のデータ状態をそこに書き込み、
前記メモリセルのうちの前記第１の列のメモリセルの少なくとも一部の前記ソース領域、前記ドレイン領域、前記ゲートに印加される前記第１の書き込み制御信号に応じて、前記メモリセルのうちの前記第１の列のメモリセルの一部の各メモリセルの前記電気的フローティングボディトランジスタが、少なくとも前記メモリセルのうちの前記第１の列のメモリセルの一部に対応する前記電気的フローティングボディトランジスタの前記ボディ領域の第１の帯電を提供する第１のバイポーラトランジスタ電流を生成し、衝突イオン化を発生させ、前記ボディ領域に過剰の多数キャリアを発生させ、
前記第1のバイポーラトランジスタ電流は、前記ソース領域、前記ドレイン領域、前記ボディ領域から真正バイポーラトランジスタが形成されることにより生成され、
前記第1の書き込み制御信号は、前記ゲートにゲート誘電体を介して隣接する前記ボディ領域に第１の帯電を堆積させ、
前記第１の書き込み制御信号が、前記ゲートに印加される信号及び前記ソース領域に印加される信号を含み、前記ソース領域に印加される信号が、異なる大きさの第１の大きさを有する第１の電圧及び第２の大きさを有する第２の電圧を含む、
ことを特徴とする集積回路デバイス。
【請求項１２】
前記メモリセルのうちの第２の列の各メモリセルの前記電気的フローティングボディトランジスタの前記ソース領域が前記第１のソースラインに結合されることを特徴とする請求項１１に記載の集積回路デバイス。
【請求項１３】
前記メモリセルのうちの第２の列の各メモリセルの前記電気的フローティングボディトランジスタの前記ソース領域が第２のソースラインに結合され；
前記メモリセルのうちの第３の列の各メモリセルの前記電気的フローティングボディトランジスタの前記ソース領域が第２のソースラインに結合され；及び
前記メモリセルのうちの前記第２及び第３の列が前記メモリセルのうちの前記第１の列と隣接していることを特徴とする請求項１１に記載の集積回路デバイス。
【請求項１４】
前記第１の書き込み制御信号が、前記第１のバイポーラトランジスタ電流を引き起こす、提供する、作り出す及び／又は誘発することを特徴とする請求項１１に記載の集積回路デバイス。
【請求項１５】
前記第１の書き込み制御信号が、第３の大きさを有する前記ドレイン領域に印加される信号を更に含むことを特徴とする請求項１１に記載の集積回路デバイス。
【請求項１６】
前記データ書き込み電子回路が、前記第１の書き込み制御信号を印加する前に、前記第２の書き込み制御信号を前記メモリセルのうちの前記第１の列のメモリセルに印加して前記第２のデータ状態をそこに書き込むことを特徴とする請求項１１に記載の集積回路デバイス。
【請求項１７】
前記データ書き込み電子回路が、少なくとも同時に、
前記第１の書き込み制御信号を前記メモリセルのうちの前記第１の列のメモリセルの一部に印加して前記第１のデータ状態をそこに書き込み；及び
前記第２の書き込み制御信号を前記メモリセルのうちの前記第１の列のメモリセルの別の異なる一部に印加して前記第２のデータ状態をそこに書き込むことを特徴とする請求項１１に記載の集積回路デバイス。
【請求項１８】
前記第１の書き込み制御信号が、前記ゲートに印加される信号と前記メモリセルのうちの前記第１の列の１つ又はそれ以上のメモリセルの前記電気的フローティングボディトランジスタの前記ソース領域に印加される信号を含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、及び
前記ソース領域に印加される信号が第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み、及び
前記ゲートに印加される信号が、第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含むことを特徴とする請求項１１に記載の集積回路デバイス。
【請求項１９】
前記第１の書き込み制御信号が、前記メモリセルのうちの前記第１の列の前記１つ又はそれ以上のメモリセルの前記電気的フローティングボディトランジスタの前記ドレイン領域に印加される信号を更に含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、
前記ドレイン領域に印加される信号が第５の電圧を含むことを特徴とする請求項１８に記載の集積回路デバイス。
【請求項２０】
前記複数のメモリセルの各メモリセルに結合され、前記メモリセルのデータ状態を感知するデータセンス電子回路をさらに含み、及び
前記第１のデータ状態を保存するメモリセルに印加される読み取り制御信号に応じて、前記第１のデータ状態を保存する各メモリセルの前記電気的フローティングボディトランジスタが、前記第１のデータ状態を表す第２のバイポーラトランジスタ電流を生成し、及び
前記データセンス電子回路が前記第２のバイポーラトランジスタ電流に基づいて前記第１のデータ状態を決定することを特徴とする請求項１１に記載の集積回路デバイス。
【請求項２１】
前記１つ又はそれ以上の読み取り制御信号が、一定のすなわち不変の電圧の大きさを含むことを特徴とする請求項２０に記載の集積回路デバイス。
【請求項２２】
メモリセルとデータ書き込み電子回路を含む集積回路デバイスであって、
前記メモリセルが基本的に電気的フローティングボディトランジスタから成り、
前記電気的フローティングボディトランジスタが
ソース領域；
ドレイン領域；
前記ソース領域と前記ドレイン領域の間に配置され、電気的にフローティングであるボディ領域；及び
前記ボディ領域から間隙を介して容量結合されるゲートを含み、
前記メモリセルが（i）前記電気的フローティングボディトランジスタの前記ボディ領域の第１の帯電を表す第１のデータ状態、及び（ii）前記電気的フローティングボディトランジスタの前記ボディ領域の第２の帯電を表す第２のデータ状態を保存し、
前記データ書き込み電子回路が、前記メモリセルに結合され、（i）第１の書き込み制御信号を前記メモリセルに印加して前記第１のデータ状態をそこに書き込み、及び（ii）第２の書き込み制御信号を前記メモリセルに印加して前記第２のデータ状態をそこに書き込み、及び
前記メモリセルの前記ソース領域、前記ドレイン領域、前記ゲートに印加される前記第１の書き込み制御信号に応じて、前記電気的フローティングボディトランジスタが、少なくとも前記電気的フローティングボディトランジスタの前記ボディ領域の前記第１の帯電を提供する第１のバイポーラトランジスタ電流を生成し、衝突イオン化を発生させ、前記ボディ領域に過剰の多数キャリアを発生させ、
前記第1のバイポーラトランジスタ電流は、前記ソース領域、前記ドレイン領域、前記ボディ領域から真正バイポーラトランジスタが形成されることにより生成され、
前記第1の書き込み制御信号は、前記ゲートにゲート誘電体を介して隣接する前記ボディ領域に第１の帯電を堆積させ、
前記第１の書き込み制御信号が、前記ゲートに印加される信号及び前記ソース領域に印加される信号を含み、前記ソース領域に印加される信号が、異なる大きさの第１の大きさを有する第１の電圧及び第２の大きさを有する第２の電圧を含む、
ことを特徴とする集積回路デバイス。
【請求項２３】
前記第１の書き込み制御信号が、前記ドレイン領域に印加される信号を更に含み、前記ドレイン領域に印加される信号が第３の電圧を含むことを特徴とする請求項２２に記載の集積回路デバイス。
【請求項２４】
前記第１の書き込み制御信号が、前記ゲートに印加される信号と前記ソース領域に印加される信号を含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、及び
前記ソース領域に印加される信号が第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み、及び
前記ゲートに印加される信号が、第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含むことを特徴とする請求項２２に記載の集積回路デバイス。
【請求項２５】
前記第１の書き込み制御信号が、前記ドレイン領域に印加される信号を更に含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、
及び
前記ドレイン領域に印加される信号が、第５の電圧を含むことを特徴とする請求項２４に記載の集積回路デバイス。
【請求項２６】
前記第１の書き込み制御信号が、前記ドレイン領域に印加される信号を更に含み、前記第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、
前記第１のバイポーラトランジスタ電流に応じて、多数キャリアが前記電気的フローティングボディ領域に生成されることを特徴とする請求項２４に記載の集積回路デバイス。
【請求項２７】
前記ゲートに印加される信号が、前記ドレイン領域に印加される信号に対して時間的に変化して、前記ゲートと前記電気的フローティングボディ領域間に配置されるゲート誘電体に並置された又はその近くの前記電気的フローティングボディ領域の一部に蓄積する前記多数キャリアを引き起こす、提供する、作り出す及び／又は誘発することを特徴とする請求項２６に記載の集積回路デバイス。
【請求項２８】
前記ゲートに印加される信号が、前記ドレイン領域に印加される信号より前に変化する又は終了することを特徴とする請求項２７に記載の集積回路デバイス。
【請求項２９】
前記第２の書き込み制御信号が、前記ゲートに印加される信号、前記ソース領域に印加される信号、及び前記ドレイン領域に印加される信号を含み、及び
前記ドレイン領域に印加される信号が、前記第１のデータ状態が前記電気的フローティングボディトランジスタに書き込まれることを防ぐ阻止電圧を含むことを特徴とする請求項２２に記載の集積回路デバイス。
【請求項３０】
前記メモリセルに結合され、前記メモリセルのデータ状態を感知するデータセンス電子回路をさらに含み、
前記メモリセルが前記第１のデータ状態を保存するときに前記メモリセルに印加される読み取り制御信号に応じて、前記電気的フローティングボディトランジスタが、前記第１のデータ状態を表す第２のバイポーラトランジスタ電流を生成し、及び
前記データセンス電子回路が、少なくとも、前記第２のバイポーラトランジスタ電流に基づいて前記第１のデータ状態を決定することを特徴とする請求項２２に記載の集積回路デバイス。
【請求項３１】
前記電気的フローティングボディトランジスタが、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタであることを特徴とする請求項２２に記載の集積回路デバイス。
【請求項３２】
前記電気的フローティングボディトランジスタの前記ゲートが、前記ボディ領域一面に配置されることを特徴とする請求項２２に記載の集積回路デバイス。
【請求項３３】
前記電気的フローティングボディトランジスタの前記ゲートが、前記ボディ領域上に配置されることを特徴とする請求項３２に記載の集積回路デバイス。
【請求項３４】
前記データ書き込み電子回路が、前記メモリセルにデータ状態を書き込む手段を含むことを特徴とする請求項２２に記載の集積回路デバイス。
【請求項３５】
前記データセンス電子回路が、前記メモリセルのデータ状態を感知する手段を含むことを特徴とする請求項３０に記載の集積回路デバイス。
【請求項３６】
前記電気的フローティングボディトランジスタの前記ゲートが、前記ボディ領域上に配置されることを特徴とする請求項１に記載の集積回路デバイス。
【請求項３７】
前記データ書き込み電子回路が、前記メモリセルにデータ状態を書き込む手段を含むことを特徴とする請求項１に記載の集積回路デバイス。
【請求項３８】
前記データセンス電子回路が、前記メモリセルのデータ状態を感知する手段を含むことを特徴とする請求項１１に記載の集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリセル、アレイ、構造及びデバイス、及びこうしたセル、アレイ及びデバイスを制御する及び／又は動作する技術に関し、及びさらに具体的には、１つの側面において、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）セル、アレイ、構造及びデバイスに関し、その際そのメモリセルは電荷が保存される電気的フローティングボディを含む。
【背景技術】
【０００２】
性能を改良し、リーク電流を削減し、及び全体のスケーリングを向上させる技術、材料及びデバイスを使用する高度な集積回路を用いる及び／又は製造する傾向が続いている。半導体・オン・インシュレータ（ＳＯＩ）は、こうしたデバイスが上又は中（以下まとめて「上」）に製造される又は配置される材料である。こうしたデバイスはＳＯＩデバイスとして既知であり、及び例えば、一部空乏（ＰＤ）デバイス、完全空乏（ＦＤ）デバイス、複数ゲートデバイス（例えば、二重ゲート又は三重ゲート）、及びＦｉｎ‐ＦＥＴを含む。
【０００３】
ダイナミックランダムアクセスメモリセルの１つの型は、とりわけ、ＳＯＩトランジスタの電気的フローティングボディ効果に基づいている（例えば、特許文献１を参照のこと）。この点に関して、ダイナミックランダムアクセスメモリセルは、チャネルを有し、ボディに隣接して配置され及びゲート誘電体によりそこから分けられるＰＤ又はＦＤ  ＳＯＩトランジスタ（すなわち、バルク材料／基板で形成されるトランジスタ）から成る。トランジスタのボディ領域は、ボディ領域の下に配置される絶縁層（すなわち、例えばバルク型材料／基板の非導電領域）を考慮すると、電気的にフローティングである。メモリセルの状態は、ＳＯＩトランジスタのボディ領域内の電荷の濃度により決定される。
【０００４】
図１Ａ、図１Ｂ及び図１Ｃを参照すると、１つの実施形態では、半導体ＤＲＡＭアレイ１０が、それぞれがゲート１６、電気的フローティングであるボディ領域１８、ソース領域２０及びドレイン領域２２を有するトランジスタ１４から成る複数のメモリセル１２を含む。ボディ領域１８は、ソース領域２０とドレイン領域２２の間に配置される。さらに、ボディ領域１８は、絶縁領域（例えば、ＳＯＩ材料／基板）又は非導電領域（例えば、バルク型材料／基板）である領域２４上に配置される。絶縁領域又は非導電的領域２４は、基板２６上に配置される。
【０００５】
データは、適切な制御信号を選択されたワードライン２８、選択されたソースライン３０及び／又は選択されたビットライン３２に印加することにより、選択されたメモリセルに書き込まれる又はそこから読み取られる。それに応じて、電荷キャリアが電気的フローティングボディ領域１８に蓄積され又はそこから放出され及び／又は取り出され、その際データ状態は、電気的フローティングボディ領域１８内のキャリアの量により画定される。とりわけ、特許文献１の全内容は、例えばここに記載され及び図示された特徴、特質、構造、構成、材料、技術及び利点を含み、ここに参照することにより組み込まれる。
【０００６】
ＤＲＡＭアレイ１０のメモリセル１２は、ボディ領域１８から多数キャリア（電子又は正孔）３４を蓄積する又はそこから放出／取り出すことにより動作する（例えば、図２Ａ及び図２ＢのＮチャネルトランジスタを参照のこと）。この点に関して、従来の書き込み技術は、例えばソース領域２０及び／又はドレイン領域２２付近の衝撃イオン化によりメモリセル１２のボディ領域１８に多数キャリア（この例示では「正孔」）を蓄積する（図２Ａを参照のこと）。多数キャリア３０は、例えば、ソース／ボディ接合及び／又はドレイン／ボディ接合を順方向バイアスにかけることにより、ボディ領域１８から放出される又は取り出される（図２Ｂを参照のこと）。
【０００７】
とりわけ、少なくとも本議論の目的のために、ロジック・ハイすなわちロジック「１」は、例えばプログラムされていないデバイス及び／又はロジック・ローすなわちロジック「０」でプログラムされているデバイスに対するボディ領域の多数キャリアの濃度の増大に対応する。対照的に、ロジック・ローすなわちロジック「０」は、例えばプログラムされていないデバイス及び／又はロジック・ハイすなわちロジック「１」でプログラムされたデバイスに対するボディ領域の多数キャリアの濃度の削減に対応する。
【０００８】
１つの従来の技術では、メモリセルは、小さいバイアスをトランジスタのドレインに印加することにより及びトランジスタの閾値電圧を上回るゲートバイアスを印加することにより読み取られる。この点に関して、Ｎ型トランジスタを用いるメモリセルとの関連で、正の電圧が１つ又はそれ以上のワードライン２８に印加されて、こうしたワードラインに関連するメモリセルの読み取りが可能となる。ドレイン電流の量は、トランジスタの電気的フローティングボディ領域に保存される電荷により決定される／影響を及ぼされる。そのようなものとして、従来の読み取り技術は、メモリセルのトランジスタのゲート上への所定の電圧の印加に応じて提供される／生成されるチャネル電流の量を感知して、メモリセルの状態を決定する。フローティングボディメモリセルは、２つ又はそれ以上の異なるロジック状態に対応する２つ又はそれ以上の異なる電流状態を有する（例えば、２つの異なるロジック状態「１」及び「０」に対応する２つの異なる電流状況／状態）。
【０００９】
つまり、Ｎチャネル型トランジスタを有するメモリセルのための従来の書き込みプログラミング技術は、チャネル衝撃イオン化（図３Ａを参照のこと）又は帯間トンネリング（ゲート誘導ドレイン漏出「ＧＩＤＬ」）（図３Ｂを参照のこと）により過剰な多数キャリアをしばしば提供する。多数キャリアは、ドレイン側の正孔除去（図４Ａを参照のこと）、ソース側の正孔除去（図４Ｂを参照のこと）、又は例えばバックゲートパルシングを使用するドレイン及びソースの正孔除去（図４Ｃを参照のこと）を介して除去される。
【特許文献１】米国特許６，９６９，６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
とりわけ、従来のプログラミング／読み取り技術により、（例えば、高い書き込み「０」電流による）比較的大きい電力消費及び比較的小さいメモリプログラミングウィンドウがしばしば引き起こされる。本発明は、１つの側面において、（例えば、両方とも少なくとも従来のプログラミング技術に対して）比較的低電力のメモリプログラミングを可能にし及び比較的大きいメモリプログラミングウィンドウを提供するプログラミング／読み取り方法の組み合わせを対象にしている。この新しいアプローチもまた、技術の変動に耐性があり及び改良された保持特徴を含むフローティングボディメモリセルを提供する。
【課題を解決するための手段】
【００１１】
ここには多くの発明が記載され及び図示されている。本発明は、どんな単一の側面やその実施形態、及びこうした側面及び／又は実施形態のいかなる組み合わせ及び／又は順列にも制限を受けない。さらに、本発明の側面のそれぞれ、及びその実施形態は、単独で又は本発明の１つ又はそれ以上の別の側面及び／又はその実施形態と組み合わせて用いられる。簡潔にするために、これらの順列及び組み合わせの多くはここで個々に論じられない。
【００１２】
１つの側面では、本発明は電気的フローティングボディトランジスタ（例えば、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタ）を含むメモリセルを含む集積回路デバイス（例えば、ロジック又は個別メモリデバイス）を対象としている。電気的フローティングボディトランジスタは、ソース領域、ドレイン領域、ソース領域とドレイン領域の間に配置され、電気的フローティングであるボディ領域、及びボディ領域一面に配置されるゲートを含む。メモリセルは（i）電気的フローティングボディトランジスタのボディ領域の第１の帯電を表す第１のデータ状態、及び（ii）電気的フローティングボディトランジスタのボディ領域の第２の帯電を表す第２のデータ状態を含む。集積回路デバイスは、メモリセルに結合され、（i）第１の書き込み制御信号をメモリセルに印加して第１のデータ状態を書き込み、及び（ii）第２の書き込み制御信号をメモリセルに印加して第２のデータ状態を書き込むデータ書き込み電子回路をさらに含み、その際、メモリセルに印加される第１の書き込み制御信号に応じて、電気的フローティングボディトランジスタは、電気的フローティングボディトランジスタのボディ領域の第１の帯電を実質上提供する第１のバイポーラトランジスタ電流を生成する。この点に関して、第１の書き込み制御信号が、第１のバイポーラトランジスタ電流を引き起こす、提供する、作り出す及び／又は誘発する。
【００１３】
１つの実施形態では、第１の書き込み制御信号は、ゲートに印加される信号とソース領域に印加される信号を含み、その際ソース領域に印加される信号は第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含む。別の実施形態では、第１の書き込み制御信号はゲートに印加される信号とドレイン領域に印加される信号を含み、その際ドレイン領域に印加される信号は、第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含む。
【００１４】
さらに別の実施形態では、第１の書き込み制御信号は、ゲートに印加される信号とソース領域に印加される信号を含み、第１のバイポーラトランジスタ電流を引き起こす、提供する、作り出す及び／又は誘発する。本実施形態では、ソース領域に印加される信号は、第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み及びゲートに印加される信号は第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含む。
【００１５】
別の実施形態では、第１の書き込み制御信号は、ゲートに印加される信号とドレイン領域に印加される信号を含み、その際（i）ドレイン領域に印加される信号は第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み及び（ii）ゲートに印加される信号は、第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含む。
【００１６】
別の実施形態では、第１の書き込み制御信号は、ゲートに印加される信号とドレイン領域に印加される信号を含み、その際、第１のバイポーラトランジスタ電流に応じて、多数キャリアが電気的フローティングボディ領域に生成される。本実施形態では、ゲートに印加される信号が、ドレイン領域に印加される信号に対して時間的に変化して、ゲートと電気的フローティングボディ領域の間に配置されるゲート誘電体に並置される又はその付近の電気的フローティングボディ領域の一部に蓄積する多数キャリアを引き起こし、提供し、作り出し及び／又は誘発する。実際、ゲートに印加される信号は、ドレイン領域に印加される信号の前に変化する又は終了する。
【００１７】
ある実施形態では、第２の書き込み制御信号がゲートに印加される信号、ソース領域に印加される信号、及にドレイン領域に印加される信号を含む。ドレイン領域に印加される信号は、第１のデータ状態が電気的フローティングボディトランジスタに書き込まれるのを防ぐ阻止電圧を含む。
【００１８】
集積回路デバイスは、メモリセルに結合され、メモリセルのデータ状態を感知するデータセンス電子回路をさらに含む。メモリセルに印加される読み取り制御信号に応じて、電気的フローティングボディトランジスタはメモリセルのデータ状態を表す第２のバイポーラトランジスタ電流を生成し、及びその際データセンス電子回路は、少なくとも実質的に第２のバイポーラトランジスタ電流に基づいてメモリセルのデータ状態を決定する。１つの実施形態では、第２のバイポーラトランジスタ電流は第１のデータ状態を表す。
【００１９】
読み取り制御信号は、ゲート、ソース領域、及びドレイン領域に印加される信号を含み、メモリセルのデータ状態を表すバイポーラトランジスタ電流を引き起こす、強要する及び／又は誘発する。ドレイン領域に印加される信号は、正の電圧パルス又は負の電圧パルスを含む。実際、１つ又はそれ以上の読み取り制御信号は一定のすなわち不変の電圧大きさ（例えば、接地）を含む。
【００２０】
別の側面では、本発明は複数のワードライン、複数のソースライン、複数のビットライン、及び列と行の行列に配置された複数のメモリセルを含むメモリセルアレイを含む集積回路デバイス（例えば、ロジック又は個別メモリデバイス）を対象としている。各メモリセルは電気的フローティングボディトランジスタ（例えば、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタ）を含み、その際電気的フローティングボディトランジスタは関連するソースラインに結合されたソース領域、ドレイン領域、ソース領域と関連するビットラインに結合されたドレイン領域の間に配置され、電気的フローティングであるボディ領域、及びボディ領域一面に配置され及び関連するワードラインに結合されるゲートを含む。メモリセルは（i）電気的フローティングボディトランジスタのボディ領域の第１の帯電を表す第１のデータ状態、及び（ii）電気的フローティングボディトランジスタのボディ領域の第２の帯電を表す第２のデータ状態を含む。
【００２１】
本発明の本側面では、メモリセルのうちの第１の列の各メモリセルの電気的フローティングボディトランジスタのソース領域は第１のソースラインに結合される。
【００２２】
本発明の本側面の集積回路デバイスは、第１の列のメモリセルに結合され、（i）第１の書き込み制御信号をメモリセルに印加して第１のデータ状態をそこに書き込み及び（ii）第２の書き込み制御信号をメモリセルに印加して第２のデータ状態をそこに書き込むデータ書き込み電子回路を更に含む。メモリセルのうちの第１の列のメモリセルの少なくとも一部に印加される第１の書き込み制御信号に応じて、こうした第１の列のメモリセルそれぞれの電気的フローティングボディトランジスタが、少なくとも実質上、こうしたメモリセルそれぞれの電気的フローティングボディトランジスタのボディ領域の第１の帯電を提供する第１のバイポーラトランジスタ電流を生成する。
【００２３】
１つの実施形態では、メモリセルのうちの第２の列の各メモリセルの電気的フローティングボディトランジスタのソース領域が、第１のソースラインに結合される。別の実施形態では、メモリセルのうちの第２の列の各メモリセルの電気的フローティングボディトランジスタのソース領域は第２のソースラインに結合され、及びメモリセルのうちの第３の列の各メモリセルの電気的フローティングボディトランジスタのソース領域は第２のソースラインに結合される。本実施形態では、第２及び第３の列のメモリセルは第１の列のメモリセルに隣接する。
【００２４】
別の実施形態では、第１の書き込み制御信号が第１のバイポーラトランジスタ電流を引き起こす、提供する、作り出す及び／又は誘発する。第１の書き込み制御信号は、第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含むゲートに印加される信号を含む。書き込み制御信号は、第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含むソース領域に印加される信号を含む。さらに、第１の書き込み制御信号は、第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含むドレイン領域に印加される信号を含む。
【００２５】
ある実施形態では、データ書き込み電子回路は、第１の書き込み制御信号を印加する前に、第２の書き込み制御信号をメモリセルのうちの第１の列のメモリセルの全てに印加して、第２のデータ状態をそこに書き込む。別のある実施形態では、データ書き込み電子回路は、少なくとも実質上同時に（i）第１の書き込み制御信号をメモリセルのうちの第１の列のメモリセルの一部に印加して第１のデータ状態をそこに書き込み、及び（ii）第２の書き込み制御信号をメモリセルのうちの第１の列のメモリセルの別の一部に印加して第２のデータ状態をそこに書き込む。
【００２６】
１つの実施形態では、第１の書き込み制御信号はゲートに印加される信号とメモリセルのうちの第１の列の１つ又はそれ以上のメモリセルの電気的フローティングボディトランジスタのソース領域に印加される信号を含み、第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、その際（i）ソース領域に印加される信号は第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み、及び（ii）ゲートに印加される信号は第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含む。別の実施形態では、第１の書き込み制御信号は、ゲートに印加される信号とメモリセルのうちの第１の列の１つ又はそれ以上のメモリセルの電気的フローティングボディトランジスタのドレイン領域に印加される信号を含み、第１のバイポーラトランジスタ電流を引き起こし、提供し、作り出し及び／又は誘発し、その際（i）ドレイン領域に印加される信号が第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み、及び（ii）ゲートに印加される信号が、第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含む。好ましい実施形態では、第４の電圧を有する信号は、第２の電圧を有する信号がドレインに印加される前にゲートに印加される。
【００２７】
本発明の本側面の集積回路デバイスは、複数のメモリセルの各メモリセルに結合され、メモリセルのデータ状態を感知するデータセンス電子回路をさらに含む。メモリセルに印加される読み取り制御信号に応じて、各メモリセルの電気的フローティングボディトランジスタが、メモリセルのデータ状態を表す第２のバイポーラトランジスタ電流を生成する。データセンス電子回路は、第２のバイポーラトランジスタ電流に実質上基づいたメモリセルのデータ状態を決定する。１つの実施形態では、第２のバイポーラトランジスタ電流は第１のデータ状態を表す。
【００２８】
読み取り制御信号は、ゲート、ソース領域、及びドレイン領域に印加される信号を含み、メモリセルのデータ状態を表すバイポーラトランジスタ電流を引き起こす、強要する及び／又は誘発する。ドレイン領域に印加される信号は、正の電圧パルス又は負の電圧パルスを含む。実際、１つ又はそれ以上の読み取り制御信号は、一定のすなわち不変の電圧大きさ（例えば、接地）を含む。
【００２９】
さらに別の側面では、本発明は基本的に電気的フローティングボディトランジスタ（例えば、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタ）から成るメモリセルを含む集積回路デバイス（例えば、ロジック又は個別メモリデバイス）を対象としている。電気的フローティングボディトランジスタは、ソース領域、ドレイン領域、ソース領域とドレイン領域の間に配置され、電気的フローティングであるボディ領域、及びボディ領域一面に配置されるゲートを含む。メモリセルは、（i）電気的フローティングボディトランジスタのボディ領域の第１の帯電を表す第１のデータ状態、及び（ii）電気的フローティングボディトランジスタのボディ領域の第２の帯電を表す第２のデータ状態を含む。集積回路デバイスはさらに、メモリセルに結合され、（i）第１の書き込み制御信号をメモリセルに印加して第１のデータ状態をそこに書き込み及び（ii）第２の書き込み制御信号をメモリセルに印加して第２のデータ状態をそこに書き込むデータ書き込み電子回路をさらに含み、その際、メモリセルに印加される第１の書き込み制御信号に応じて、電気的フローティングボディトランジスタが、電気的フローティングボディトランジスタのボディ領域の第１の帯電を実質的に提供する第１のバイポーラトランジスタ電流を生成する。この点に関し、第１の書き込み制御信号が第１のバイポーラトランジスタ電流を引き起こす、提供する、作り出す及び／又は誘発する。
【００３０】
第１の書き込み制御信号は、ゲートに印加される信号とソース領域に印加される信号を含み、その際ソース領域に印加される信号は第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含む。代替案として、第１の書き込み制御信号はゲートに印加される信号とドレイン領域に印加される信号を含み、その際ドレイン領域に印加される信号は第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含む。
【００３１】
第１の書き込み制御信号は、ゲートに印加される信号とソース領域に印加される信号を含み、第１のバイポーラトランジスタ電流を引き起こす、提供する、作り出す及び／又は誘発する。本実施形態では、ソース領域に印加される信号が、第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含む。さらに、ゲートに印加される信号は第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含む。
【００３２】
１つの実施形態では、第１の書き込み制御信号はゲートに印加される信号とドレイン領域に印加される信号を含み、その際（i）ドレイン領域に印加される信号は第１の大きさを有する第１の電圧と第２の大きさを有する第２の電圧を含み及び（ii）ゲートに印加される信号は第３の大きさを有する第３の電圧と第４の大きさを有する第４の電圧を含む。
【００３３】
別の実施形態では、第１の書き込み制御信号は、ゲートに印加される信号とドレイン領域に印加される信号を含み、その際第１のバイポーラトランジスタ電流に応じて、多数キャリアが電気的フローティングボディ領域に生成される。本実施形態では、ゲートに印加される信号はドレイン領域に印加される信号に対して時間的に変化して、ゲートと電気的フローティングボディ領域の間に配置されたゲート誘電体に並置された又はその付近の電気的フローティングボディ領域の一部に蓄積する多数キャリアを引き起こす、提供する、作り出す及び／又は誘発する。実際、ゲートに印加される信号は、ドレイン領域に印加される信号より前に変化する又は終了する。
【００３４】
ある実施形態では、第２の書き込み制御信号がゲートに印加される信号、ソース領域に印加される信号、及びドレイン領域に印加される信号を含む。ドレイン領域に印加される信号は、第１のデータ状態が電気的フローティングボディトランジスタに書き込まれるのを防ぐ阻止電圧を含む。
【００３５】
集積回路デバイスは、メモリセルに結合され、メモリセルのデータ状態を感知するデータセンス電子回路をさらに含む。メモリセルに印加される読み取り制御信号に応じて、電気的フローティングボディトランジスタがメモリセルのデータ状態を表す第２のバイポーラトランジスタ電流を生成し及びその際データセンス電子回路が少なくとも実質的に第２のバイポーラトランジスタ電流に基づいたメモリセルのデータ状態を決定する。１つの実施形態では、第２のバイポーラトランジスタ電流は第１のデータ状態を表す。
【００３６】
読み取り制御信号は、ゲート、ソース領域及びドレイン領域に印加される信号を含み、メモリセルのデータ状態を表すバイポーラトランジスタ電流を引き起こす、強要する及び／又は誘発する。ドレイン領域に印加される信号は、正の電圧パルス又は負の電圧パルスを含む。実際、１つ又はそれ以上の読み取り制御信号は一定のすなわち不変の電圧大きさ（例えば、接地）を含む。
【００３７】
重ねて、ここには多くの発明及び発明の側面が記載され及び図示されている。課題を解決するための手段は、本発明の範囲を包括するものではない。さらに、課題を解決するための手段は、本発明の限定を意図してはおらず、そうしたやり方で解釈されるべきではない。ある実施形態が課題を解決するための手段に記載され及び／又は概説される一方で、本発明がこうした実施形態、記述及び／又は概説に限定されないだけでなく、こうしたやり方で請求項も限定されないことを理解されたい。実際、この手段に表される実施形態と異なる及び／又は似ている多くの別の実施形態は、以下の記述、図面及び請求項から明らかである。さらに、様々な特徴、特質及び利点が課題を解決するための手段に記載され及び／又はそれを踏まえて明らかであるが、こうした特徴、特質、及び利点は、本発明の１つの、いくつかの又は全ての実施形態であろうと必須ではなく及び、実際、本発明のどの実施形態に必ずしも存在する必要はないことを理解されたい。
【００３８】
以下の詳細な記述の中で、参照符号が添付の図面に付される。これらの図面は本発明の異なる側面を示し、及び必要に応じて、異なる図面における似た構造、部品、材料及び／又は要素を示す参照番号が同じように付される。具体的に示されたもの以外の構造、部品、材料及び／又は要素の様々な組み合わせが考慮され及び本発明の範囲内にあることを理解されたい。
【００３９】
さらに、多くの発明がここに記載され及び図示されている。本発明は、どんな単一の側面やその実施形態、及びこうした側面及び／又は実施形態のいかなる組み合わせ及び／又は順列にも限定されない。さらに、本発明の側面のそれぞれ、及び／又はその実施形態は、単独で又は本発明の１つ又はそれ以上の別の側面及び／又はその実施形態と組み合わせて用いられる。簡潔にするために、これらの順列及び組み合わせの多くはここで個々に論じられない。
【発明を実施するための最良の形態】
【００４０】
最初に、注目すべきはここには多くの発明及びこれらの発明の多くの側面及び実施形態が記載されていることである。１つの側面では、本発明は、電荷が電気的フローティングボディトランジスタのボディ領域に保存される１つ又はそれ以上の電気的フローティングボディトランジスタを有する半導体メモリセル（及び複数のこうしたメモリセルを有するメモリセルアレイ及びメモリセルアレイを含む集積回路デバイス）を制御する及び／又は動作する技術を対象としている。本発明の技術は、真性バイポーラトランジスタ電流を用いて、こうしたメモリセルのデータ状態を制御する、書き込む及び／又は読み取る。これに関して、本発明は真性バイポーラトランジスタ電流を用いて、メモリセルの電気的フローティングボディトランジスタのデータ状態を制御する、書き込む及び／又は読み取る。
【００４１】
本発明は、それに加えて又はそれに代わるものとして、帯間トンネリングを用いて電気的フローティングボディのメモリセルにデータ状態を書き込み及び電気的フローティングボディトランジスタにより生成される真性バイポーラトランジスタ電流を用いてメモリセルのデータ状態を読み取る及び／又は決定する。しかし、本実施形態では、読み取り動作の間に、バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【００４２】
本発明はまた、こうした制御及び動作技術を実行する半導体メモリセル、アレイ、電子回路及びデバイスも対象としている。とりわけ、メモリセル及び／又はメモリセルアレイは、例えば（マイクロコントローラ又はマイクロプロセッサといった）ロジックデバイス又は（個別メモリといった）メモリデバイスの一部のような集積回路デバイスの一部を含む。
【００４３】
図６Ａを参照すると、１つの実施形態では、電気的フローティングボディトランジスタ１４がＭＯＳトラジスタ「成分」と真性バイポーラトランジスタ「成分」を含んで概略的に図示されている。１つの側面では、本発明は真性バイポーラトランジスタ「成分」を用いてメモリセル１２にプログラムする／書き込む及び読み取る。この点に関して、真性バイポーラトランジスタはメモリセル１２のデータ状態をプログラムする／書き込む及びメモリセル１２のデータ状態を読み取るために用いられるバイポーラトランジスタ電流を生成する及び／又は作り出す。とりわけ、この例示的な実施形態では、電気的フローティングボディトランジスタ１４はＮチャネルデバイスである。そのようなものとして、多数キャリア３４は「正孔」である。
【００４４】
図６Ａから図６Ｃを参照すると、動作中、１つの実施形態でロジック「１」を書き込む又はプログラミングすると、所定の電圧（例えば、Ｖｇ＝０ｖ、Ｖｓ＝０ｖ、及びＶｄ＝３ｖ）を有する制御信号がメモリセル１２のトランジスタ１４のゲート１６、ソース領域２０及びドレイン領域２２に（それぞれ）印加される。こうした制御信号はトランジスタ１４の電気的フローティングボディ領域１８にバイポーラ電流を生成する又は提供する。バイポーラ電流は、電気的フローティングボディ領域１８に衝撃イオン化及び／又はなだれ倍増現象を引き起こす又は作り出す。このようにして、過剰な多数キャリアがメモリセル１２のトランジスタ１４の電気的フローティングボディ領域１８に作り出され、提供され及び／又は生成される。従って、本実施形態では、所定の電圧の制御信号が、メモリセル１２のトランジスタ１４のボディ領域１８のバイポーラ電流により引き起こされる又は作り出される電気的フローティングボディ領域１８の衝撃イオン化及び／又はなだれ倍増現象を介して、ロジック「１」をメモリセル１２にプログラムする又は書き込む。
【００４５】
とりわけ、電気的フローティングボディ領域１８の衝撃イオン化及び／又はなだれ倍増現象に関与するバイポーラトランジスタ電流が、トランジスタ１４のゲート１６に印加される制御信号により開始される又は誘発されることが好ましい。こうした制御信号が、ボディ領域１８の電位を高める及び／又は増大させる及びトランジスタ１４のバイポーラ電流を「出す」、作り出す、引き起こす及び／又は誘発するチャネル衝撃イオン化を誘発する。提案された書き込み／プログラミング技術の１つの利点は、大量の過剰多数キャリアがトランジスタ１４の電気的フローティングボディ領域１８に生成される及び保存されることである。
【００４６】
図６Ｃを参照すると、トランジスタ１４のドレイン領域２２に印加される制御信号は、制御信号がゲートに印加される前に、それと同時に、又は制御信号がゲート印加された後（それぞれケースＡ、Ｂ、Ｃ）に印加される。それぞれの相対的なタイミングの観点から、ドレイン領域２２に印加される制御信号が、ゲート１６に印加される制御信号の終わりを過ぎても時間的に延びる又はゲート１６に印加される制御信号が終わった後も継続することが好ましい（例えば、図６ＣのケースＣを参照のこと）。このようにして、多数キャリア３４がバイポーラ電流を介して電気的フローティングボディ領域１８に生成され、及び多数キャリア３４は、（ゲート１６と電気的フローティングボディ領域１８の間に配置される）ゲート誘電体３２に並置された又はその付近のメモリセル１２のトランジスタの電気的フローティングボディ領域１８の一部に蓄積する（及び保存される）。
【００４７】
ロジック「１」をメモリセル１２にプログラミングする又は書き込む別の実施形態では、所定の電圧（例えば、Ｖｇ＝−３ｖ、Ｖｓ＝−０．５ｖ及びＶｄ＝１ｖ）を有する制御信号は、（それぞれ）ゲート１６及びソース領域２０及びドレイン領域２２に印加されて、帯間トンネリングを開始する又は誘発する。このようにして、過剰な多数キャリアがトランジスタ１４の電気的フローティングボディ領域１８に生成される及び保存される。
【００４８】
図７を参照すると、１つの例示的な実施形態では、所定の電圧を有する制御信号をゲート１６、ソース領域２０及びドレイン領域２２に印加することにより（例えば、それぞれＶｇ＝１．５ｖ、Ｖｓ＝０ｖ、及びＶｄ＝０ｖ）、メモリセル１２がロジック「０」にプログラムされる。それに応じて、多数キャリアがトランジスタ１４の電気的フローティングボディ領域１８から取り除かれる。１つの実施形態では、多数キャリアがソース領域２０及びドレイン領域２２を通ってボディ領域１８から取り除かれる、除去される又は取り出される（図７を参照のこと）。別の実施形態では、多数キャリアは実質的にソース領域２０又はドレイン領域２２を通ってボディ領域１８から取り除かれる、除去される又は取り出される。
【００４９】
メモリセル１２のトランジスタ１４は、所定の電圧を有する制御信号をトランジスタ１４のゲート１６、ソース領域２０及びドレイン領域２２に印加することにより（例えば、それぞれＶｇ＝０ｖ、Ｖｓ＝−０．４ｖ及びＶｄ＝−１．５ｖ）、ロジック「０」にプラグラムされる。本実施形態では、ゲート‐ソース電圧がトランジスタ１４の閾値電圧より低いことが好ましい。このようにして、「０」を書き込む間の消費電力がさらに削減される。
【００５０】
とりわけ、ロジック「０」を書き込む又はプログラムするためにゲート１６に印加される制御信号は、別のメモリセル１２（例えば、メモリセルアレイ内の別のメモリセル）のトランジスタ１４のゲートに印加される保持電圧（以下で論じられる）とは異なり、及び少なくとも１つの実施形態では、それより高い。このようにして、別のメモリセル上への書き込み動作の衝撃が最小化される及び／又は削減される。
【００５１】
書き込み動作を実行する図示された／例示的な電圧レベルは、単に例示的なものである。制御信号は、メモリセルのトランジスタのバイポーラ電流を「出す」、作り出す、引き起こす及び／又は誘発する電気的フローティングボディ領域１８の電位を増大する。書き込み動作との関連で、バイポーラ電流は、その後保存される電気的フローティングボディ領域に多数キャリアを生成する。読み取り動作との関連で、バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【００５２】
従って、書き込み動作を実行する電圧レベルは単に例示的なものである。実際、示された電圧レベルは相対的又は絶対的なものである。代替案として、示された電圧は、例えば、１つ又はそれ以上の電圧（例えば、ソース電圧、ドレイン電圧又はゲート電圧）が正及び負になろうと又は正及び負であろうと、各電圧レベルが所定の電圧量により増大する又は減少する（例えば、各電圧は０．５、１．０及び２．０ボルトずつ増大する又は減少する）という点において相対的である。
【００５３】
とりわけ、発明のプログラミング技術は図４Ａ及び図４Ｂの従来技術に対して消費電力が少ない。この点に関して、ロジック「０」を書き込む又はプログラミングする電流は、こうした従来の技術と比較すると小さい。さらに、本発明のプログラミング技術はバックゲート端子を用いることなく実行される（図４Ｃと比較のこと）。
【００５４】
１つの実施形態では、メモリセル１２はメモリセルアレイ内で実行される。メモリセルがメモリセルアレイ構造で実行されるときに、こうした一定のメモリセルの保持特性を改良する又は向上させるために、そのアレイの１つ又はそれ以上の別のメモリセルにプログラミングするときの一定のメモリに対して「保持」動作又は「保持」状況を実行することが有益である。この点に関して、メモリセルのトランジスタは、書き込み又は読み取り動作に関与しないメモリセルのトランジスタのゲート及びソース及びドレイン領域に印加される（所定の電圧を有する）制御信号の印加を介して「保持」状態に配置される。
【００５５】
例えば、図８を参照すると、こうした制御信号により、ゲート誘電体３２と電気的フローティングボディ１８の間のインターフェースに近い領域への多数キャリアの蓄積が提供される、引き起こされる及び／又は誘発される。本実施形態では、負の電圧を、トランジスタ１４がＮチャネル型トランジスタ１４であるゲート１６に印加することが好ましい。提案された保持状況により保持特性が向上する（例えば、図９を参照のこと）。
【００５６】
図１０を参照すると、１つの実施形態では、メモリセル１２のデータ状態は、所定の電圧を有する制御信号をトランジスタ１４のゲート１６及びソース領域２０及びドレイン領域２２に印加する（例えば、それぞれＶｇ＝−０．５ｖ、Ｖｓ＝３ｖ及びＶｄ＝０ｖ）ことにより読み取られる及び／又は決定される。こうした制御信号が、組み合わせて、ロジック「１」にプログラムされるメモリセル１２にバイポーラトランジスタ電流を誘発する及び／又は引き起こす。バイポーラトランジスタ電流は、チャネル電流よりかなり大きい。こうしたものとして、メモリセル１２のトランジスタ１４（例えば、ドレイン領域２２）に結合されるセンシング電子回路（例えば、交差センス増幅器）は、主としてバイポーラトランジスタ電流を使用して及び／又は実質上バイポーラトランジスタ電流に基づいてデータ状態を感知する。とりわけ、ロジック「０」にプログラムされるメモリセル１２に対して、こうした制御信号が、皆無かそれに近いバイポーラトランジスタ電流（例えば、少なからぬ、かなりの又は十分無視できないほどのバイポーラトランジスタ電流）しか誘発しない、引き起こさない及び／又は作り出さない。
【００５７】
提案された読み取り技術は、従来の方法と比較して（図５を参照のこと）より大きい信号を提供する（図１１を参照のこと）。さらに、読み取り技術により、メモリセル１２のトランジスタ１４から読み取られる信号の感知が単純化される。
【００５８】
別の実施形態では、読み取り動作は０ボルトをソース領域２０とゲート１６に、及び正の電圧（例えば、＋３．５ボルト）をドレイン領域２２に印加することにより行われる。これらの状況下で、バイポーラトランジスタ電流はソース領域２０とドレイン領域２２の間で作られる。バイポーラトランジスタ電流は、チャネル電流より大きい。そのようなものとして、メモリセル１２のトランジスタ１４（例えば、ドレイン領域２２）に結合されたセンシング電子回路（例えば、交差センス増幅器）は、主としてバイポーラトランジスタ電流を使用して、及び／又はバイポーラトランジスタ電流に実質上基づいてデータ状態を感知する。
【００５９】
従って、読み取り制御信号に応じて、電気的フローティングボディトランジスタ１４は、メモリセル１２のデータ状態を表すバイポーラトランジスタ電流を生成する。データ状態がロジック・ハイすなわちロジック「１」である場合、電気的フローティングボディトランジスタ１４が、データ状態がロジック・ローすなわちロジック「０」である場合より実質的に大きいバイポーラトランジスタ電流を提供する。実際、電気的フローティングボディトランジスタ１４は、データ状態がロジック・ローすなわちロジック「０」であるとき、皆無かそれに近いバイポーラトランジスタ電流しか提供しない。以下でさらに詳細に論じられているように、データセンス電子回路は、読み取り制御信号に応じて誘発された、引き起こされた及び／又は作り出されたバイポーラトランジスタ電流に実質上基づいて、メモリセルのデータ状態を決定する。
【００６０】
とりわけ、電気的フローティングボディトランジスタ１４がＰチャネル型トランジスタである場合、読み取り動作の動作中、１つの実施形態では、０ボルトがソース領域２０及びゲート１６に印加され及び負の電圧（例えば−４ボルト）がドレイン領域２２に印加される。こうした制御信号が、組み合わせて、チャネル電流よりかなり大きいバイポーラトランジスタ電流を誘発する及び／又は引き起こす。さらに、電気的フローティングボディトランジスタ１４は、メモリセルのデータ状態を表すバイポーラトランジスタ電流を生成する。本実施形態では、データ状態がロジック・ハイすなわちロジック「１」である場合、電気的フローティングボディトランジスタ１４は、データ状態がロジック・ローすなわちロジック「０」である場合より実質的に大きいバイポーラトランジスタ電流を提供する。実際、電気的フローティングボディトランジスタ１４は、データ状態がロジック・ローすなわちロジック「０」であるとき、皆無かそれに近いバイポーラトランジスタ電流しか提供しない。メモリセル１２のトランジスタ１４（例えば、ドレイン領域２２）に結合されたセンシング電子回路（例えば、公差センス増幅器）は、主としてバイポーラトランジスタ電流を使用して及び／又はバイポーラトランジスタ電流に実質上基づいてデータ状態を感知する。
【００６１】
別の実施形態と同様に、読み取り動作を実行する図示された／例示的な電圧レベルは単に例示的なものである。示された電圧レベルは相対的又は絶対的なものである。代替案として、示された電圧は、例えば、１つ又はそれ以上の電圧（例えば、ソース電圧、ドレイン電圧又はゲート電圧）が正及び負になろうと又は正及び負であろうと、各電圧レベルが所定の電圧量ずつ増大する又は減少する（例えば、各電圧は０．５、１．０、及び２．０ボルトずつ増大する又は減少する）という点において相対的である。
【００６２】
上述のように、本発明は、複数の行と列に配置された複数のメモリセルを有するメモリアレイを含む集積回路デバイス（例えば、個別メモリデバイス又は内蔵型メモリを有するデバイス）で実行され、その際、各メモリセルは電気的フローティングボディトランジスタを含む。メモリアレイはＮチャネル型トランジスタ、Ｐチャネル型トランジスタ及び／又は両方の型のトランジスタから成る。実際、メモリアレイ周辺の電子回路（例えば、データセンス電子回路（例えば、センス増幅器又は比較器）、メモリセル選択制御回路（例えば、ワードライン及び／又はソースラインドライバ）、及び行列アドレスデコーダ）は、Ｐチャネル型トランジスタ及び／又はＮチャネル型トランジスタを含む。
【００６３】
例えば、図１２Ａ及び図１２Ｂを参照すると、集積回路デバイスは、複数のメモリセル１２を有するアレイ１０、データ書き込み及びセンス回路３６、及びメモリセル選択制御回路３８を含む。データ書き込み及びセンス回路３６は、選択されたメモリセル１２からデータを読み取り及びそこにデータを書き込む。１つの実施形態では、データ書き込み及びセンス回路３６は、複数のデータセンス増幅器を含む。それぞれのデータセンス増幅器は少なくとも１つのビットライン３２及び基準発生回路（例えば、電流又は電圧基準信号）の出力を受取る。１つの実施形態では、データセンス増幅器は、米国特許出願Ｎｏ．１１／２９９，５９０に記載され及び図示されているように、（米国特許公開公報ＵＳ２００６／０１２６３７４）、２００５年１２月に「Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  Ｃｉｒｃｕｉｔｒｙ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｔｏ  Ｗｒｉｔｅ  Ｄａｔａ  ｉｎｔｏ  ａｎｄ／ｏｒ  Ｒｅａｄ  Ｄａｔａ  ｆｒｏｍ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ」というタイトルでＷａｌｌｅｒ及びＣａｒｍａｎ氏らにより出願され、その出願はその全体が参照することによりここに組み込まれる。）交差型センス増幅器であり、メモリセル１２に保存されたデータ状態を感知し及び／又はメモリセル１２にデータをライトバックする。
【００６４】
データセンス増幅器は電圧及び／又は電流センシング回路及び／又は技術を用いる。電流センシングとの関連で、電流センス増幅器は、選択されたメモリセルからの電流と基準電流、例えば１つ又はそれ以上の基準セルの電流を比較する。その比較から、メモリセルがロジック・ハイのデータ状態（比較的多くの多数キャリア３４がボディ領域１８内に含まれる）又はロジック・ローのデータ状態（比較的少ない多数キャリア２８がボディ領域１８内に含まれる）を含むかどうかが決定される。とりわけ、本発明は、（電圧又は電流センシング技術を使用してメモリセル１２に保存されたデータ状態を感知する１つ又はそれ以上のセンス増幅器を含む）任意の型又は構造のデータ書き込み及びセンス回路３６を用いて、メモリセル１２に保存されたデータを読み取り及び／又はメモリセル１２にデータを書き込む。
【００６５】
簡潔に言うと、メモリセル選択制御回路３８は、１つ又はそれ以上の所定のメモリセル１２を選択する及び／又は有効にして、制御信号を１つ又はそれ以上のワードライン２８に印加することによりそこからデータの読み取り及びそこへのデータ書き込みを容易にする。メモリセル選択制御回路３８は、アドレスデータ、例えば列アドレスデータを使用してこうした制御信号を生成する。実際、メモリセル選択制御回路３８は、従来のワードラインデコーダ及び／又はドライバを含む。メモリセル選択技術を実行する多くの異なる制御／選択技術（及びそのための電子回路）が存在する。こうした技術、及びそのための電子回路は当業者によく知られている。とりわけ、こうした制御／選択技術、及びそのための電子回路は、現在既知であるにせよ後に開発されるにせよ、本発明の範囲内にあると意図される。
【００６６】
本発明は、電気的フローティングボディトランジスタを有するメモリセルを含む任意の構造、レイアウト、及び／又は構成で実行される。例えば、１つの実施形態では、メモリアレイ１０はメモリセルの各列に対して個別のソースラインを有する複数のメモリセル１２を含む（メモリセルの一列はその列の各メモリセルのゲートに結合される共通のワードラインを含む）（図１３から図１５を参照のこと）。メモリアレイ１０は、上述の１つ又はそれ以上の例示的なプログラミング、読み取り及び／又は保持技術を用いる。
【００６７】
１つの実施形態では、本発明は、所定の列のメモリセル全てが「消去」動作を最初に実行することにより所定のデータ状態に書き込まれ、それにより所定の列のメモリセルの全てがロジック「０」に書き込まれる又はプログラムされるという二段階の書き込み動作とともに実行され、その後その列の選択的メモリセルが、所定のデータ状態（ここではロジック「１」）へ選択的に書き込み動作をする。本発明はまた、選択された列の選択的なメモリセルは、最初に「消去」動作を実行せずに、ロジック「１」又は「０」に選択的に書き込まれる又はプログラムされるという一段階の書き込み動作と同時でも実行される。
【００６８】
図１３、図１４Ａ及び図１４Ｂを参照すると、メモリセル１２は、メモリセルの所定の列が、「消去」動作を最初に実行することにより第１の所定のデータ状態に書き込まれ（この例示的な実施形態では、所定の列のメモリセルの全てがロジック「０」に書き込まれる又はプログラムされる）及びその後選択されたメモリセルが第２の所定のデータ状態に書き込まれる（つまり、第２の所定のデータ状態への選択的な書き込み動作）という二段階の動作を使用してプログラムされる。「消去」動作は、上述の発明の技術を使用して、所定の列の各メモリセルに第１の所定のデータ状態を書き込む又はプログラミングすることにより行われる（この例示的な実施形態では第１の所定のデータ状態はロジック「０」である）（図７を参照のこと）。
【００６９】
特に、所定の列の各メモリセル１２（例えば、メモリセル１２ａ‐１２ｄ）のトランジスタは、ロジック「０」に対応するトランジスタの電気的フローティングボディ領域の多数キャリア濃度を保存するために制御される。この点に関して、消去動作を実行する制御信号は、メモリセル１２ａ‐１２ｄのトランジスタのゲート、ソース領域及びドレイン領域に印加される。１つの実施形態では、消去動作は（i）１．５ｖをトランジスタのゲートに、（ii）０ｖをトランジスタのソース領域に、及び（iii）０ｖをトランジスタのドレイン領域に印加することを含む。それに応じて、同じロジック状態（例えば、ロジック・ローすなわちロジック「０」）がメモリセル１２ａ‐１２ｄに保存され及びメモリセル１２ａ‐１２ｄの状態が「消去」される。とりわけ、ゲート‐ソース電圧をメモリセル１２のトランジスタの閾値電圧より低く維持して、消費電力をさらに抑える又は削減することが好ましい。
【００７０】
その後、所定の列の選択されたメモリセルは、第２の所定のロジック状態にプログラムされる。これに関して、所定の列の一定のメモリセルのトランジスタは、第２の所定のロジック状態をメモリセルに保存するために第２の所定のロジック状態に書き込まれる。例えば、図１４Ａを参照すると、メモリセル１２ｂ及び１２ｃは、衝撃イオン化及び／又はなだれ倍増現象を介して、（i）（ワードライン２８ｉを介して）−２ｖをゲートに、（ii）（ソースライン３０ｉを介して）−２ｖをソース領域に、及び（iii）（ビットライン３２ｊ＋１及び３２ｊ＋２を介して）１．５ｖをドレイン領域に印加することにより、ロジック・ハイすなわちロジック「１」にプログラムされる。特に、こうした制御信号はメモリセル１２のトランジスタの電気的フローティングボディ領域にバイポーラ電流を生成する又は提供する。バイポーラ電流はメモリセル１２ｂ及び１２ｃのトランジスタの電気的フローティングボディ領域に衝撃イオン化及び／又はなだれ倍増現象を引き起こす又は作り出す。このようにして、過剰な多数キャリアが、ロジック・ハイすなわちロジック「１」に対応するメモリセル１２ｂ及び１２ｃのトランジスタの電気的フローティングボディ領域に提供される及び保存される。
【００７１】
上述のように、フローティングボディの衝撃イオン化及び／又はなだれ倍増現象に関与するバイポーラトランジスタ電流が、トランジスタのゲートに印加される制御信号（制御パルス）により開始される又は誘発されることが好ましい。こうした信号／パルスは、メモリセル１２ｂ及び１２ｃのトランジスタの電気的フローティングボディ領域の電位を上昇させる又は増大される、及びトランジスタ１４のバイポーラ電流を「出す」及び／又は作り出すチャネル衝撃イオン化を誘発する。提案された方法の１つの利点は、大量の過剰な多数キャリアがメモリセル１２ｂ及び１２ｃのトランジスタの電気的フローティングボディ領域に生成される及び保存されることである。
【００７２】
とりわけ、この例示的な実施形態では、メモリセル１２ａ及び１２ｄが、阻止制御信号を各メモリセル１２ａ及び１２ｄのドレイン領域に印加することによりロジック・ロー（すなわちロジック「０」）で維持される。例えば、０ｖをメモリセル１２ａ及び１２ｄのドレイン領域に（ビットライン３２ｊ及び３２ｊ＋４を介して）印加することにより、メモリセル１２ｂ及び１２ｃに対する選択的書き込み動作中のメモリセル１２ａ及び１２ｄへのロジック・ハイすなわちロジック「１」の書き込みが阻止される。
【００７３】
ワードライン２８ｉに結合されるメモリセル１２ａ‐１２ｄに対する書き込み動作の衝撃を抑える及び／又は削減するために、メモリセルアレイ１０の別のメモリセルに対して「保持」動作又は「保持」状況を用いることは有益である。図１３及び図１４Ａを参照すると、１つの実施形態では、保持電圧はメモリセルアレイ１０の別のメモリセル（例えば、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合される各メモリセル）のトランジスタのゲートに印加される。１つの例示的な実施形態では、−１．２ｖの保持電圧がワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合されるメモリセルの各トランジスタのゲートに印加される。このようにして、メモリセルアレイ１０の別のメモリセル上への（ワードライン２８ｉに結合される）メモリセル１２ａ‐１２ｄの書き込み動作の衝撃が抑えられる及び／又は削減される。
【００７４】
図１４Ｂを参照すると、別の実施形態では、メモリセルは、帯間トンネリング（ＧＩＤＬ）方法を使用してロジック・ハイ（ロジック「１」）に選択的に書き込まれる。上述のように、帯間トンネリングはそれぞれの選択されたメモリセル（この例示的な実施形態では、メモリセル１２ｂ及び１２ｃ）のトランジスタの電気的フローティングボディに過剰な多数キャリアを提供する、作り出す及び／又は生成する。例えば、消去動作を実行した後、メモリセル１２ｂ及び１２ｃは帯間トンネリングを介し、（i）（ワードライン２８ｉを介して）−３ｖをゲートに、（ii）（ソースライン３０ｉを介して）−０．５ｖをソース領域に、及び（iii）（ビットライン３２ｊ＋１及び３２ｊ＋２を介して）１ｖをドレイン領域に印加することにより、ロジック・ハイすなわちロジック「１」にプログラムされる。
【００７５】
上述のように、ワードライン２８ｉに結合される別のメモリセル（この例示的な実施形態では、メモリセル１２ａ及び１２ｄ）は、書き込み「阻止」制御信号をこうした別のメモリセルに関連するビットライン（それぞれビットライン３２ｊ及び３２ｊ＋４）に印加することでロジック・ローに維持される。さらに、ワードライン２８ｉに結合されていないメモリセルアレイ１０の別のメモリセルは、「保持」動作又は「保持」状況の適用を介して、所定のデータ状態に維持される。この点に関して、図１４Ｂを参照すると、１つの実施形態では、保持電圧がワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合される各メモリセルのトランジスタのゲートに印加される。１つの例示的な実施形態では、−１．２ｖがワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合されるメモリセルの各トランジスタのゲートに印加される。このようにして、メモリセルアレイ１０の別のメモリセル上への（ワードライン２８ｉに結合される）メモリセル１２ａ‐１２ｄに対する書き込み動作の衝撃が最小化される及び／又は削減される。
【００７６】
メモリセルの選択された列は、読み取り制御信号を関連するワードライン２８及び関連するソースライン３０に印加すること及び関連するビットライン３２上の信号（電圧及び／又は電流）を感知することにより読み取られる。１つの例示的な実施形態では、図１５を参照すると、メモリセル１２ａ‐１２ｄが、（i）（ワードライン２８ｉを介して）−０．５ｖをゲートに、（ii）（ソースライン３０ｉを介して）３ｖをソース領域に印加することにより読み取られる。データ書き込み及びセンス回路３６は、ワードライン２８ｉ及びソースライン３０ｉに印加される読み取り制御信号への応答を感知することにより、メモリセル１２ａ‐１２ｄのデータ状態を読み取る。読み取り制御信号に応じて、メモリセル１２ａ‐１２ｄは、メモリセル１２ａ‐１２ｄのデータ状態を表すバイポーラトランジスタ電流を生成する。この例示では、（ロジック「１」に事前にプログラムされた）メモリセル１２ｂ及び１２ｃは、読み取り制御信号に応じて、任意のチャネル電流よりかなり大きいバイポーラトランジスタ電流を生成する。対照的に、（ロジック「０」に事前にプログラムされた）メモリセル１２ａ及び１２ｄ、こうした制御信号は、皆無かそれに近いバイポーラトランジスタ電流（例えば、少なからぬ、かなりの又は十分無視できないほどのバイポーラトランジスタ電流）しか誘発しない、引き起こさない及び／又は作り出さない。データ状態を感知するデータ書き込み及びセンス回路３６内の電子回路（例えば、交差センス増幅器）は、主としてバイポーラトランジスタ電流を使用して及び／又はバイポーラトランジスタ電流に実質上基づいてデータ状態を感知する。
【００７７】
従って、読み取り制御信号に応じて、各メモリセル１２ａ‐１２ｄの電気的フローティングボディトランジスタは、そこに保存されたデータ状態を表すバイポーラトランジスタ電流を生成する。データ書き込み及びセンス回路３６内のデータセンシング回路が、読み取り制御信号に応じて誘発される、引き起こされる及び／又は作り出されるバイポーラトランジスタ電流に実質上基づいてメモリセル１２ａ‐１２ｄのデータ状態を決定する。とりわけ、上述のように、読み取り動作は別の制御信号伝達技術を適用することにより行われる。
【００７８】
この場合もやはり、メモリセル１２ａ‐１２ｄの読み取り動作の衝撃を最小化する及び／又は削減するためにメモリセルアレイ１０の別のメモリセルに対して「保持」動作又は「保持」状況を用いることが有益である。続けて図１５を参照すると、１つの実施形態では、保持電圧がメモリセルアレイ１０の別のメモリセル（例えば、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合される各メモリセル）のトランジスタのゲートに印加される。１つの例示的な実施形態では、−１．２ｖの保持電圧が、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合されるメモリセルの各トランジスタのゲートに印加される。このようにして、メモリセルアレイ１０の別のメモリセル上への（ワードライン２８ｉに結合された）メモリセル１２ａ‐１２ｄの読み取り動作の衝撃が最小化される及び／又は削減される。
【００７９】
別の実施形態では、図１６を参照すると、書き込み動作を実行する制御信号が低い消費電力と、メモリセルの選択された列の選択的なメモリセルが、最初に「消去」動作を実行せずにロジック「１」又はロジック「０」に選択的に書き込まれる又はプログラムされるという一段階の書き込みを提供するように構成される。この実施形態では、ロジック「１」の書き込み動作を実行するために時間的に変化する制御信号が、ゲートに印加される電圧（Ｖｇｗ「１」）及びドレイン領域に印加される電圧（Ｖｄｗ「１」）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、フェーズ１の間、ドレインパルス（Ｖｄｗ「１」１）は、ゲートパルス（Ｖｇｗ「１」１）が（例えば、関連するワードラインを介して）ゲートに印加される前に、それと同時に、又はゲートパルス（Ｖｇｗ「１」１）がゲートに印加された後に、メモリセルの電気的フローティングボディトランジスタのドレイン領域に（例えば、関連するビットラインを介して）印加される。ドレインパルス（Ｖｄｗ「１」１）が、メモリセルにロジック「１」をプログラミングするのに適切なバイポーラ電流を維持するのに十分な大きさを含むことが好ましい。それぞれの相対的なタイミングから、図１６に示されるように、ドレインパルス（Ｖｄｗ「１」１）がゲートパルス（Ｖｇｗ「１」１）の終わりを過ぎても／その後に延びる又はそれを過ぎても継続する、又はゲートパルス（Ｖｇｗ「１」１）が削減される時間を過ぎても／その後に延びる又はそれを過ぎても継続することが好ましい（Δｔ＞０を参照のこと）。このようにして、多数キャリアがバイポーラ電流を介して電気的フローティングボディ領域に生成され及び多数キャリアは、（ゲートと電気的フローティングボディ領域の間に配置される）ゲート誘電体に並置される又はその付近のメモリセル１２のトランジスタの電気的フローティングボディ領域の一部に蓄積する（及び保存される）。
【００８０】
とりわけ、続けて図１６を参照すると、プログラミングのフェーズ２の間、ゲート電圧（Ｖｇｗ「１」２）は、保持動作を実行するゲートに印加される電圧（Ｖｇｈ）に等しく（又は実質上等しく）及びドレインバイアス（Ｖｄｗ「１」２）は、保持動作を実行するドレイン領域に印加される電圧（Ｖｄｈ）に等しい（又は実質上等しい）。
【００８１】
図１７を参照すると、ロジック「０」の書き込み動作を実行する時間的に変化する制御信号は、ゲートに印加される電圧（Ｖｇｗ「０」）とドレイン領域に印加される電圧（Ｖｄｗ「０」）を含む。この実施形態では、フェーズ１の間、ドレイン領域に印加される制御信号（Ｖｄｗ「０」１）が、制御信号がゲートに印加される（Ｖｇｗ「０」１）前に、又はそれと同時に、又は制御信号がゲートに印加された後に印加される。ドレインパルス（Ｖｄｗ「０」１）が、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流を維持するのに不十分な大きさを含むことが好ましい。それぞれの相対的なタイミングから、図１７に示されるように、ドレインパルス（Ｖｄｗ「０」１）がゲートパルス（Ｖｇｗ「０」１）の終わりを過ぎても／その後に延びる又はそれを過ぎても継続する、又はゲートパルス（Ｖｇｗ「０」１）が削減される時間を過ぎても／その後に延びる又はそれを過ぎても継続することが好ましい（Δｔ＞０を参照のこと）。このようにして、多数キャリアがバイポーラ電流を介して電気的フローティングボディ領域に生成され及び多数キャリアは、（ゲートと電気的フローティングボディ領域の間に配置される）ゲート誘電体に並置される又はその付近のメモリセル１２のトランジスタの電気的フローティングボディ領域の一部に蓄積する（及び保存される）。
【００８２】
上述のロジック「１」を書き込むフェーズ２のように、ロジック「０」に対する書き込み動作のフェーズ２の間、ゲート電圧（Ｖｇｗ「０」２）は、保持動作を実行するゲートに印加される電圧（Ｖｇｈ）に等しく（又は実質上等しく）及びドレインバイアス（Ｖｄｗ「０」２）は、保持動作を実行するドレイン領域に印加される電圧（Ｖｄｈ）に等しい（又は実質上等しい）。
【００８３】
とりわけ、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号を付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【００８４】
メモリセルは図１８に図示される読み取り制御信号を使用して読み取られる。本実施形態では、読み取り制御信号はドレイン領域及びゲートに印加される。ドレイン領域に印加される電圧（Ｖｄｒ）は、ゲートに印加される電圧（Ｖｇｒ）の印加の前に、それと同時に、又はその電圧がゲートに印加された後にドレイン領域に印加される。さらに、ドレインパルス（Ｖｄｒ）は、ゲートパルス（Ｖｇｒ）の前に、それと同時に（図１８に示されるように）、又はゲートパルス（Ｖｇｒ）が完了した後又は終わった後で終わる又は終了する。
【００８５】
とりわけ、この実施形態では、読み取り動作の間、バイポーラ電流がロジック「１」を保存するこれらのメモリセルに生成され及びロジック「０」を保存するこれらメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【００８６】
ここに記載されたプログラミング及び読み取り技術は、メモリセルのアレイに配置された複数のメモリセルとともに用いられる。本発明の構造及び技術を実行するメモリアレイは、メモリセルの各列に対する個別のソースラインを有する（メモリセルの列は共通のワードラインを含む）複数のメモリセルを含んで制御され及び構成される。図示された本発明のある側面に従って（例示的な制御信号電圧値を含む）例示的なレイアウト又は構成は示され、一段階の書き込みフェーズ１、フェーズ２及び読み取りの間、それぞれが制御信号波形及び例示的なアレイ電圧から成る。
【００８７】
図１９は、図２０に示される例示的なレイアウト又は構成と関連して例示的な制御信号情報（時間的なもの及び大きさ）を提供する。この実施形態では、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）、（ii）ソースラインを介してソースに印加される電圧（Ｖｓｗ）、及び（iii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は０．５Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。加えて、書き込み動作のフェーズ１の間、ソースパルス（Ｖｓｗ１）は−２．５ｖの大きさを含み及びゲートパルス（Ｖｇｗ１）は−２．５Ｖの大きさを含む。書き込み動作のフェーズ２の間、ソースパルス（Ｖｓｗ２）は−２．２Ｖの大きさを含み及びゲートパルス（Ｖｇｗ２）は−３．３Ｖの大きさを含む。
【００８８】
とりわけ、これらの状況下では、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流が提供される。さらに、これらの状況下では、
メモリセルにロジック「０」をプログラミングするために、皆無かそれに近い電流しか生成されない。
【００８９】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号を付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。「一段階」のプログラミング技術は、「二段階」のプログラム技術より多くの電力を消費するが、「一段階」のプログラミング技術により複雑でない制御信号伝達の体制及びそれに対する電子回路が与えられる。
【００９０】
メモリセル（例えば、１２ａ‐１２ｄ）の列は平行に読み取られる。この実施形態では、メモリセル１２は以下の読み取り制御信号；（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）ソースラインを介してソースに印加される電圧（Ｖｓｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は−０．５Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は３Ｖの大きさを含む。
【００９１】
とりわけ、読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらのメモリセルに生成され、及びロジック「０」を保存するこれらのメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【００９２】
図２１は、図２０に示される例示的なレイアウトに関連した例示的な制御信号情報（時間的なもの及び大きさ）を提供する。この実施形態では、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）、（ii）ソースラインを介してソースに印加される電圧（Ｖｓｗ）、及び（iii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は（i）フェーズ１の間に０．５Ｖの大きさ及び（ii）フェーズ２の間に０Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。加えて、書き込み動作のフェーズ１の間、ソースパルス（Ｖｓｗ１）は、−２．５ｖの大きさを含み及びゲートパルス（Ｖｇｗ１）は−２．５Ｖの大きさを含む。書き込み動作のフェーズ２の間、ソースパルス（Ｖｓｗ２）は−２．５Ｖの大きさを含み及びゲートパルス（Ｖｇｗ２）は−３．３Ｖの大きさを含む。
【００９３】
とりわけ、これらの状況下では、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流が提供される。さらに、これらの状況下では、メモリセルにロジック「０」をプログラミングするために、皆無かそれに近い電流しか生成されない。
【００９４】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号を付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【００９５】
メモリセル（例えば、１２ａ‐１２ｄ）の列は平行に読み取られる。メモリセルは以下の読み取り制御信号；（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）ソースラインを介してソースに印加される電圧（Ｖｓｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は−０．５Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は３Ｖの大きさを含む。
【００９６】
とりわけ、上述のように、読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらメモリセルに生成され、及びロジック「０」を保存するこれらのメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【００９７】
図２２は、図２０に示される例示的なレイアウトに関連して例示的な制御信号情報（時間的なもの及び大きさ）を提供する。本実施形態では、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）、（ii）ソースラインを介してソースに印加される電圧（Ｖｓｗ）、及び（iii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は０．５Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。加えて、書き込み動作のフェーズ１の間、ソースパルス（Ｖｓｗ「１」１）は−２．５ｖの大きさを含み及びゲートパルス（Ｖｇｗ「１」１）は−２．５Ｖの大きさを含む。書き込み動作のフェーズ２の間、ソースパルス（Ｖｓｗ「１」２）は−２．２Ｖの大きさを含み及びゲートパルス（Ｖｇｗ「１」２）は−３．３Ｖの大きさを含む。これらの状況下では、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流が提供される。さらに、メモリセルにロジック「０」をプログラミングするためには、皆無かそれに近い電流しか生成されない。
【００９８】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号を付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【００９９】
メモリセル（例えば、１２ａ‐１２ｄ）の列は平行に読み取られる。メモリセルは以下の読み取り制御信号；（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）ソースラインを介してソースに印加される電圧（Ｖｓｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は、−３Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は−３．５Ｖの大きさを含む。
【０１００】
上記からわかるように、読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらのメモリセルに生成され、ロジック「０」を保存するこれらのメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１０１】
図２３は、図２０に示された例示的なレイアウトに関連して例示的な制御信号情報（時間的なもの及び大きさ）を提供する。この実施形態では、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）、（ii）ソースラインを介してソースに印加される電圧（Ｖｓｗ）、及び（iii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は（i）フェーズ１の間に０．５Ｖの大きさを及び（ii）フェーズ２の間に及び０Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。加えて、書き込み動作のフェーズ１の間、ソースパルス（Ｖｓｗ１）は、−２．５ｖの大きさを含み及びゲートパルス（Ｖｇｗ１）は−２．５Ｖの大きさを含む。書き込み動作のフェーズ２の間、ソースパルス（Ｖｓｗ２）は−２．５Ｖの大きさを含み及びゲートパルス（Ｖｇｗ２）は−３．３Ｖの大きさを含む。これらの状況下では、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流が提供される。さらに、メモリセルにロジック「０」をプログラミングするためには、皆無かそれに近い電流しか生成されない。
【０１０２】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号が付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【０１０３】
メモリセル（例えば、１２ａ‐１２ｄ）の列は平行に読み取られる。メモリセルは以下の読み取り制御信号；（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）ソースラインを介してソースに印加される電圧（Ｖｓｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は、−３Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は−３．５Ｖの大きさを含む。
【０１０４】
上記からわかるように、読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらのメモリセルに生成され、及びロジック「０」を保存するこれらのメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１０５】
図２４は、図２０に示される例示的なレイアウトに関連して例示的な制御信号情報（時間的なもの及び大きさ）を提供する。
【０１０６】
この実施形態では、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）、（ii）ソースラインを介してソースに印加される電圧（Ｖｓｗ）、及び（iii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は０．５Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。加えて、書き込み動作のフェーズ１の間、ソースパルス（Ｖｓｗ１）は、−２．５ｖの大きさを含み及びゲートパルス（Ｖｇｗ１）は−２．５Ｖの大きさを含む。書き込み動作のフェーズ２の間、ソースパルス（Ｖｓｗ２）は−２．２Ｖの大きさを含み及びゲートパルス（Ｖｇｗ２）は−３．３Ｖの大きさを含む。これらの状況下では、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流が提供される。さらに、メモリセルにロジック「０」をプログラミングするためには、皆無かそれに近い電流しか生成されない。
【０１０７】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号が付される間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【０１０８】
メモリセル（例えば、１２ａ‐１２ｄ）の列は平行に読み取られる。メモリセルは以下の読み取り制御信号；（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）ソースラインを介してソースに印加される電圧（Ｖｓｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は、−２．５Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は−３Ｖの大きさを含む。
【０１０９】
上記からわかるように、読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらのメモリセルに生成され、及びロジック「０」を保存するこれらのメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１１０】
図２５は、図２０に示される例示的なレイアウトに関連して例示的な制御信号情報（時間的なもの及び大きさ）を提供する。この実施形態では、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）、（ii）ソースラインを介してソースに印加される電圧（Ｖｓｗ）、及び（iii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は（i）フェーズ１の間に０．５Ｖの大きさを及び（ii）フェーズ２の間に０Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。加えて、書き込み動作のフェーズ１の間、ソースパルス（Ｖｓｗ１）は、−２．５ｖの大きさを含み及びゲートパルス（Ｖｇｗ１）は−２．５Ｖの大きさを含む。書き込み動作のフェーズ２の間、ソースパルス（Ｖｓｗ２）は−２．５Ｖの大きさを含み、ドレインパルス（Ｖｄｗ２）は０Ｖの大きさを含み及びゲートパルス（Ｖｇｗ２）は−３．３Ｖの大きさを含む。これらの状況下では、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流が提供される。さらに、メモリセルにロジック「０」をプログラミングするためには、皆無かそれに近い電流しか生成されない。
【０１１１】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号が付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【０１１２】
メモリセル（例えば、１２ａ‐１２ｄ）の列は平行に読み取られる。メモリセルは以下の読み取り制御信号；（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）、（ii）ソースラインを介してソースに印加される電圧（Ｖｓｒ）、及び（iii）関連するビットラインを介してドレインに印加される電圧（Ｖｄｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は−３Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は−２．５Ｖの大きさを含み、及びドレインパルス（Ｖｄｒ）は０．５Ｖの大きさを含む。
【０１１３】
上記からわかるように、読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらのメモリセルに生成され、及びロジック「０」を保存するこれらのメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１１４】
図１９から図２５に示された実施形態に関して上記で論じられていないけれども、メモリセルアレイ１０の別のメモリセルに対して「保持」動作又は「保持」状況を用いて、ワードライン２８ｉに結合されるメモリセル１２ａ‐１２ｄに対する書き込み及び／又は読み取り動作の衝撃を最小限にする及び／又は削減することは有益である。例えば、図１９及び図２０を参照すると、１つの実施形態では、保持電圧がメモリセルアレイ１０の別のメモリセル（例えば、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３及び２８ｉ＋４に結合される各メモリセル）のトランジスタのゲートに印加される。１つの例示的な実施形態では、−１．２Ｖの保持電圧が、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３及び２８ｉ＋４に結合されるメモリセルの各トランジスタのゲートに印加される。このようにして、メモリセルアレイ１０の別のメモリセル上への（ワードライン２８ｉに結合された）メモリセル１２ａ‐１２ｄの書き込み動作の衝撃が最小化される及び／又は削減される。
【０１１５】
とりわけ、図１９から図２５の実施形態の書き込み及び読み取り動作を実行する上述の図示された／例示的な電圧レベルは、単に例示的なものである。一定の書き込み及び読み取り動作に関連して、制御信号はメモリセルのトランジスタにバイポーラ電流を「出す」又は作り出す電気的フローティングボディ領域の電位を増大させる。書き込み動作に関連して、バイポーラ電流はその後保存される電気的フローティングボディ領域に多数キャリアを生成する。読み取り動作に関連して、バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１１６】
従って、書き込み及び読み取り動作を実行する図示された／例示的な電圧レベルは単に例示的なものである。示された電圧レベルは相対的又は絶対的なものである。代替案として、示された電圧は、例えば、１つ又はそれ以上の電圧（例えば、ソース電圧、ドレイン電圧又はゲート電圧）が正及び負になろうと又は正及び負であろうと、各電圧レベルが所定の電圧量により増大する又は減少する（例えば、各電圧は０．５、１．０及び２．０ボルトずつ増大する又は減少する）という点において相対的である。
【０１１７】
上述のように、本発明は電気的フローティングボディトランジスタを用いる複数のメモリセルを有する任意のメモリアレイ構造で実行される。例えば、１つの実施形態では、図２６及び図２７を参照すると、本発明の構造及び技術を実行するメモリアレイは、メモリセルの隔列に対して共通のソースラインを有して（メモリセルの列は共通のワードラインを含む）制御される及び構成される。本発明のある側面によると、一段階の書き込みフェーズ１、フェーズ２、及び読み取りの間に制御信号波形と例示的なアレイ電圧から成る（例示的な制御信号電圧値を含む）例示も図示されている。
【０１１８】
本実施形態では、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）、及び（ii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は（i）フェーズ１の間に３Ｖの大きさ及び（ii）フェーズ２の間に２．７Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれる。逆に、ロジック「０」は（i）フェーズ１の間に２．５Ｖの大きさ及び（ii）フェーズ２の間に２．２Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。さらに、書き込み動作のフェーズ１の間、ゲートパルス（Ｖｇｗ１）は０Ｖの大きさを含む。書き込み動作のフェーズ２の間、ゲートパルス（Ｖｇｗ２）は−１．５Ｖの大きさを含む。ソースライン（及び、そうしたものとして、メモリセルの列のトランジスタのソース領域）に印加される電圧は０Ｖである。これらの状況下で、メモリセルにロジック「１」をプログラミングするのに適切なバイポーラ電流が提供される。さらに、メモリセルにロジック「０」をプログラミングするためには、皆無かそれに近いバイポーラ電流しか生成されない。
【０１１９】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号が付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【０１２０】
メモリセル（例えば、１２ａ‐１２ｄ）の列は平行に読み取られる。メモリセルは以下の読み取り制御信号；（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）関連するビットラインを介してドレインに印加される電圧（Ｖｄｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は、−０．５Ｖの大きさを含み及びドレインパルス（Ｖｄｒ）は３Ｖの大きさを含む。ソースライン（及び、そうしたものとして、メモリセルの列のトランジスタのソース領域）に印加される電圧は０Ｖである。
【０１２１】
上記からわかるように、読み取り動作の間、バイポーラ電流は、ロジック「１」を保存するこれらのメモリセルに生成され及びロジック「０」を保存するこれらメモリセルには皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１２２】
この場合もやはり、メモリセルアレイ１０の別のメモリセルに対して「保持」動作又は「保持」状況を用いて、ワードライン２８ｉに結合されるメモリセル１２ａ‐１２ｄに対する書き込み動作の衝撃を最小化する及び／又は削減することは有益である。この実施形態では、保持電圧がメモリセルアレイ１０の別のメモリセル（例えば、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合される各メモリセル）のトランジスタのゲートに印加される。１つの例示的な実施形態では、−１．２ｖの保持電圧が、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合されるメモリセルの各トランジスタのゲートに印加される。このようにして、メモリセルアレイ１０の別のメモリセル上への（ワードライン２８ｉに結合された）メモリセル１２ａ‐１２ｄの書き込み動作の衝撃が最小化される及び／又は削減される。
【０１２３】
とりわけ、ここに記載された読み取り技術は、電荷ポンピングにより引き起こされるフローティングボディ電荷の低下（電荷ポンピング障害）を削減し、従って、擬似非破壊読み取りを可能にする（例えば、図２８を参照のこと）。その結果、メモリセル１２がリフレッシュ動作をせずに又はその前に複数回読み取られるとき、読み取りウィンドウはそれぞれの連続的な読み取り動作に対して比較的安定して維持される。
【０１２４】
メモリアレイは、ここに記載されている任意の例示的なプログラミング、保持及び／又は読み取り技術を用いている。さらに、本発明の例示的な実施形態によると、所定の動作（例えば、プログラミング、保持又は読み取り）に対するそれぞれの制御信号に対する例示的な電圧値もまた提供される。
【０１２５】
上記からわかるように、本発明のこれらの実施形態は、任意の電気的フローティングボディメモリセル及びメモリセルアレイで実行される。例えば、１つの側面では、本発明は、それぞれが電気的フローティングボディトランジスタを含む複数のメモリセルを有するメモリアレイ、及び／又はデータをこうしたメモリアレイの１つ又はそれ以上のメモリセルにデータを書き込む又はプログラミングする技術である。本発明の本側面では、隣接するメモリセル及び／又はワードラインを共有するメモリセルのデータ状態は個々にプログラムされる。
【０１２６】
メモリアレイはＮチャネル型トランジスタ、Ｐチャネル型トランジスタ及び／又はその両方の型のトランジスタから成る。実際、メモリアレイ周囲の電子回路（例えば、センス増幅器又は比較器、行列アドレスデコーダ、及びラインドライバ（図示されず））は、Ｐチャネル型トランジスタ及び／又はＮチャネル型トランジスタを含む。Ｐチャネル型トランジスタがメモリセルアレイのメモリセル１２として用いられる場合、適切な書き込み及び読み取り電圧（例えば負の電圧）がこの開示を踏まえて当業者に既知である。従って、簡潔にするために、これらの議論は繰り返されない。
【０１２７】
別の例示的な実施形態では、図２９及び図３０を参照すると、所定の大きさを有する制御信号は、メモリセル（例えば、メモリセル１２ａ‐１２ｄ）の列に選択的に印加されて、選択されたメモリセル１２ａ及び１２ｄにロジック「１」を及び選択されたメモリセル１２ｂ及び１２ｃにロジック「０」を書き込む。特に、ロジック「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は０．５Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。例えば、ロジック「１」は、０Ｖの電圧パルスをそれぞれビットライン３２ｊ及び３２ｊ＋３に印加することによりメモリセル１２ａ及び１２ｄにプログラムされる又は書き込まれる。ロジック「０」は、０．５Ｖの電圧パルスをそれぞれビットライン３２ｊ＋１及び３２ｊ＋２に印加することによりメモリセル１２ｂ及び１２ｃにプログラムされる。
【０１２８】
加えて、３Ｖの電圧がメモリセル１２ａ−１２ｄのトランジスタのソース領域に（ソースライン３０ｉ‐３０ｉ＋４を介して）印加され及び０．５Ｖの電圧パルスがメモリセル１２ａ−１２ｄのトランジスタのゲートに（ワードライン２８ｉを介して）印加される。ソースパルスは、ゲートパルスの前に、それと同時に、又はゲートパルスがメモリセル１２ａ及び１２ｄのゲート１６に印加された後に印加される。ソースパルスが、ロジック「１」をメモリセル１２ａ及び１２ｄにプログラムするための十分なバイポーラ電流を維持するのに十分な大きさを用いて、メモリセル１２ａ及び１２ｄのトランジスタのソース領域に印加されることが好ましい。それぞれの相対的なタイミングから、図２９に示されるように、ゲートパルスが削減する又は終了するときを過ぎてもソースパルスが延びることが好ましい。このようにして、多数キャリアは電気的フローティングボディ領域に生成され、及び多数キャリアは（ゲートと電気的フローティングボディ領域の間に配置される）ゲート誘電体に並置された又はその付近のメモリセル１２のトランジスタの電気的フローティングボディ領域の一部に蓄積する（及び保存される）。
【０１２９】
とりわけ、この例示的な実施形態では、ロジック「０」をプログラミングするとき、ドレインパルス（この例では０．５Ｖの大きさ）がメモリセル１２ｂ及び１２ｃのトランジスタのドレイン領域に印加されて、（もしあれば）バイポーラ電流がメモリセル１２ｂ及び１２ｃのトランジスタにロジック状態「１」をプログラムする又は書き込むのに十分な電荷をトランジスタのフローティングボディ領域に引き起こす又は生成することを防ぐ、禁じる、制限する及び／又は障害する。そのようなものとして、ドレインパルスは「阻止」パルスとして特徴付けられる。それぞれの相対的なタイミングから、ドレインパルスが一時的な期間メモリセル１２ｂと１２ｃのトランジスタのドレイン領域に印加され、そのドレインパルスは、図２９のように、ソース及びゲートがパルスを送る（例えば、開始する、始める、傾斜する、衰える及び／又は終了する）ことを過ぎても延びる又はソース及びゲートがパルスを送る（例えば、開始する、始める、傾斜する、衰える及び／又は終了する）前に、その間に及びその後に印加されることが好ましい。
【０１３０】
続けて図２９及び図３０を参照すると、これらの選択されないメモリセル（つまり、ワードライン２８ｉ＋１、２８ｉ＋２及び２８ｉ＋３に結合されたメモリセル）に対して、保持状況が適用され又は設定されて、選択されないメモリセルのデータ状態、又は選択されないメモリセルに保存された電荷の障害を防ぐ、最小限にする又は回避する。これに関して、電圧（例えば、−１．２Ｖ）が、選択されないメモリセルのゲート１６に印加され、及び電圧（例えば、０Ｖ）が選択されないメモリセルのトランジスタのソース領域及びドレイン領域に印加されて、プログラミング又は書き込み動作中に選択されないメモリセルのデータ状態の障害を防ぐ、最小限にする又は回避する。これらの状況下で、選択されないメモリセルのデータ状態は、選択されたメモリセル１２ａ‐ｄへのプログラミング又は書き込みによる影響を受けない（又は実質上影響を受けない）。
【０１３１】
メモリセルは以下の読み取り制御信号：（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）ソースラインを介しソースに印加される電圧（Ｖｓｒ）を印加することにより読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は−０．５Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は３Ｖの大きさを含む。本実施形態では、ソースパルス（Ｖｓｒ）は、ゲートパルスのワードライン２８（及び例えば、メモリセル１２ａ‐１２ｄのトランジスタのゲート）への印加前、それと同時に、又はゲートパルスがワードライン２８に印加された後、ソースライン３０（及び、例えば、メモリセル１２ａ‐１２ｄのトランジスタのソース領域）に印加される。さらに、ソースパルスは、ゲートパルスの前に、それと同時に（図２９に示されているように）、又はゲートパルスが終わる又は終了した後に、終わる又は終了する。
【０１３２】
とりわけ、読み取られないこれらのメモリセル（つまり、ワードライン２８ｉ＋１、２８ｉ＋２及び２８ｉ＋３に結合されるこれらのメモリセル）に対して、保持状況が適用され又は設定されて、選択されないメモリセルのデータ状態の障害を防ぐ、最小限にする又は回避する。これに関して、電圧（例えば、−１．２Ｖ）は選択されないメモリセルのゲート１６に印加され及び電圧（例えば、０Ｖ）は選択されないメモリセルのトランジスタのソース領域に印加されて、読み取り動作中に選択されないメモリセルのデータ状態の障害を防ぐ、最小限にする又は回避する。これらの状況下で、選択されないメモリセルの状態は、例えば、メモリセル１２ａ‐ｄの読み取りの間に影響を受けない（又は実質上影響を受けない）。
【０１３３】
上記からわかるように、書き込み及び読み取り動作を実行する図示された／例示的な電圧レベルは単に例示的なものである。示された電圧レベルは相対的又は絶対的なものである。代替案として、示された電圧は、例えば、１つ又はそれ以上の電圧（例えば、ソース電圧、ドレイン電圧又はゲート電圧）が正及び負になろうと又は正及び負であろうと、各電圧レベルが所定の電圧量により増大する又は減少する（例えば、各電圧は０．２５、０．５、１．０及び２．０ボルトずつ増大する又は減少する）という点において相対的なものである。
【０１３４】
読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらのメモリセルに生成され、及びロジック「０」を保存するこれらのメモリセルには皆無かそれに近い電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１３５】
さらに、ここに記載されている読み取り技術は、電荷ポンピングにより引き起こされるフローティングボディ電荷の低下（電荷ポンピング障害）を削減し、従って、擬似非破壊読み取りを可能にする。その結果、メモリセル１２がリフレッシュ動作をせずに又はその前に複数回読み取られるとき、読み取りウィンドウはそれぞれの連続的な読み取り動作に対して比較的安定して維持される。
【０１３６】
上記からわかるように、メモリアレイ１０はＮチャネル型トランジスタ、Ｐチャネル型トランジスタ、及び／又は両方の型のトランジスタから成る。実際、メモリアレイ周辺の電子回路（例えば、センス増幅器又は比較器、行列アドレスデコーダ、及びラインドライバ（ここには図示されず））は、Ｐチャネル型トランジスタ及び／又はＮチャネル型トランジスタを含む。Ｐチャネル型トランジスタがメモリアレイのメモリセル１２として用いられる場合、適切な書き込み及び読み取り電圧（例えば負の電圧）はこの開示を踏まえて当業者に既知である。例えば、図３１を参照すると、Ｐチャネル型トランジスタがメモリセル１２として用いられる場合、図３２の例示的な制御電圧とタイミング関係が用いられて、（i）ロジック状態「１」を１つ又はそれ以上のＰチャネル型メモリセルにプログラムする又は書き込む、（ii）ロジック状態「０」を１つ又はそれ以上のＰチャネル型メモリセルにプログラムする又は書き込む、及び（iii）１つ又はそれ以上のＰチャネル型メモリセルを読み取る。
【０１３７】
簡潔にいうと、ロジック「１」及び「０」は、適切なビットライン電圧を印加することにより、Ｐチャネル型トランジスタを有する１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれ、及びロジック「０」は−０．５Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。例えば、ロジック「１」は、０Ｖの電圧パルスをビットライン３２ｊ及び３２ｊ＋３それぞれに印加することによりメモリセル１２ａ及び１２ｄにプログラムされる又は書き込まれる。ロジック「０」は、−０．５Ｖの電圧パルスをビットライン３２ｊ＋１及び３２ｊ＋２それぞれに印加することによりメモリセル１２ｂ及び１２ｃにプログラムされる。
【０１３８】
加えて、−３Ｖの電圧がメモリセル１２ａ‐１２ｄのトランジスタのソース領域に（ソースライン３０ｉ‐３０ｉ＋４を介して）印加され及び−０．５Ｖの電圧パルスがメモリセル１２ａ−１２ｄのトランジスタのゲートに（ワードライン２８ｉを介して）印加される。Ｎチャネル型メモリセルと同様に、ソースパルスは、ゲートパルスの前に、それと同時に、又はゲートパルスがメモリセルのゲートに印加された後に印加される。ソースパルスが、ロジック「１」をメモリセルにプログラムするための十分なバイポーラ電流を維持するのに十分な大きさを用いて、メモリセルのソース領域に印加されることが好ましい。それぞれの相対的なタイミングから、ソースパルスが、ゲートパルスが削減する又は終了するときを過ぎても延びることが好ましい（図３２を参照のこと）。このようにして、多数キャリアは電気的フローティングボディ領域に生成され、及び多数キャリアは（ゲートと電気的フローティングボディ領域の間に配置される）ゲート誘電体に並置された又はその付近のメモリセル１２のトランジスタの電気的フローティングボディ領域の一部に蓄積する（及び保存される）。
【０１３９】
とりわけ、この例示的な実施形態では、ロジック「０」をプログラミングするとき、ドレインパルス（この例では−０．５Ｖの大きさ）がメモリセル１２ｂ及び１２ｃのトランジスタのドレイン領域に印加されて、（もしあれば）バイポーラ電流が、メモリセル１２ｂ及び１２ｃのトランジスタにロジック状態「１」をプログラムする又は書き込むのに十分な電荷をトランジスタのフローティングボディ領域に引き起こす又は生成することを防ぐ、禁じる、制限する及び／又は障害する。そのようなものとして、ドレインパルスは「阻止」パルスとして特徴付けられる。それぞれの相対的なタイミングから、ドレインパルスが一時的な期間メモリセル１２ｂと１２ｃのトランジスタのドレイン領域に印加され、そのドレインパルスが、図３２に示されるように、ソース及びゲートがパルスを送る（例えば、開始する、始める、傾斜する、衰える及び／又は終了する）ことを過ぎても延びる又はソース及びゲートがパルスを送る（例えば、開始する、始める、傾斜する、衰える及び／又は終了する）前に、その間に及びその後に印加されることが好ましい。
【０１４０】
それぞれの相対的なタイミングから、ドレインパルスが一時的な期間ロジック状態「０」にプログラムされるメモリセルのドレイン領域に印加され、そのドレインパルスはソース及びゲートがパルスを送る（例えば、開始する、始める、傾斜する、衰える及び／又は終了する）前、その間及びその後に、延びる又は印加されることが好ましい（図３２を参照のこと）。
【０１４１】
とりわけ、これらの選択されないメモリセル（つまり、利用できないワードラインに結合されたメモリセル）に対して、保持状況が適用され又は設定されて、選択されないメモリセルのデータ状態、又は選択されないメモリセルに保存された電荷の障害を防ぐ、最小限にする又は回避する。これに関して、電圧（例えば、１．２Ｖ）が、選択されないメモリセルのゲートに印加され、及び電圧（例えば、０Ｖ）が選択されないメモリセルのトランジスタのソース領域及びドレイン領域に印加されて、プログラミング又は書き込み動作中に選択されないメモリセルのデータ状態の障害を防ぐ、最小限にする又は回避する。これらの状況下で、選択されないメモリセルのデータ状態は、選択されたメモリセルにプログラミングする又は書き込むことにより影響を受けない（又は実質上影響を受けない）。
【０１４２】
データは、以下の読み取り制御信号：（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｒ）及び（ii）ソースラインを介してソースに印加される電圧（Ｖｓｒ）を印加するＰチャネル型メモリセルから読み取られる。各メモリセル（例えば、１２ａ‐１２ｄ）のロジック状態は、関連するビットライン（それぞれ３２ｊ‐３２ｊ＋３）上で感知される、決定される及び／又はサンプリングされる。特に、読み取り動作の間、ゲートパルス（Ｖｇｒ）は、０．５Ｖの大きさを含み及びソースパルス（Ｖｓｒ）は−３Ｖの大きさを含む。この実施形態では、ソースパルス（Ｖｓｒ）は、ゲートパルスのワードライン２８（及び例えば、メモリセル１２ａ‐１２ｄのトランジスタのゲート）への印加前、それと同時に、又はゲートパルスがワードライン２８に印加された後、ソースライン３０（及び例えば、メモリセル１２ａ‐１２ｄのトランジスタのソース領域）に印加される。さらに、ソースパルスは、ゲートパルスの前、（図３２に示されているように）それと同時に、又はゲートパルスが終わる又は終了した後に、終わる又は終了する。
【０１４３】
読み取り動作の間、バイポーラ電流はロジック「１」を保存するこれらのメモリセルに生成され及びロジック「０」を保存するこれらのメモリセルには、皆無かそれに近いバイポーラ電流しか生成されない。バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１４４】
とりわけ、これらの読み取られないメモリセル（つまり、利用できない又は選択されないワードラインに結合されたこれらのメモリセル）に対して、保持状況が適用され又は設定されて、選択されないメモリセルのデータ状態の障害を防ぐ、最小限にする又は回避する。これに関して、電圧（例えば、１．２Ｖ）が、選択されないメモリセルのゲートに印加され、及び電圧（例えば、０Ｖ）が選択されないメモリセルのソース領域に印加されて、読み取り動作中に選択されないメモリセルのデータ状態の障害を防ぐ、最小限にする又は回避する。これらの状況下で、選択されないメモリセルのデータ状態は、選択されたメモリセルを読み取る間は影響を受けない（又は実質上影響を受けない）。
【０１４５】
一定の動作を行う図３２に示される電圧の大きさは、単に例示的なものである。示された電圧レベルは相対的又は絶対的なものである。代替案として、上述のように、示された電圧は、例えば、１つ又はそれ以上の電圧（例えば、ソース電圧、ドレイン電圧又はゲート電圧）が正及び負になろうと又は正及び負であろうと、それぞれの電圧レベルが所定の電圧量により増大する又は減少する（例えば、各電圧は−０．１、−０．２５、−０．５、−１．０、及び−２．０ボルトずつ増大する又は減少する）という点において相対的である。
【０１４６】
上述のように、本発明は任意の電気的フローティングボディメモリセル及びメモリセルアレイで実行される。例えば、ある側面において、本発明はそれぞれが電気的フローティングボディトランジスタを含む複数のメモリセルを有するメモリアレイ、及び／又はこうしたメモリセルアレイの１つ又はそれ以上のメモリセルにデータをプログラミングする技術を対象としている。本発明の本側面では、隣接するメモリセル及び／又はワードラインを共有するメモリセルのデータ状態は個々にプログラムされる又は個々にプログラムされない。
【０１４７】
図１２Ａ及び図１２Ｂを参照すると、メモリアレイ１０はＮチャネル型、Ｐチャネル型及び／又は両方の型の電気的フローティングボディトランジスタの複数のメモリセル１２から成る。メモリアレイ１０は、メモリセル１２の複数の列と行（例えば、行列形式で）を含む。
【０１４８】
メモリアレイ１０周辺の電子回路（例えば、（例えば、センス増幅器又は比較器といった）データセンス電子回路３６、（例えば、アドレスデコーダ及びワードラインドライバといった）メモリセル選択制御回路３８）は、Ｐチャネル型トランジスタ及び／又はＮチャネル型トランジスタを含む。Ｎチャネル型トランジスタ又はＰチャネル型トランジスタがメモリセルアレイ１０のメモリセル１２として用いられる場合、適切な書き込み電圧が当業者に既知である。従って、簡潔にするために、これらの議論はここでは繰り返されない。
【０１４９】
上述のように、本発明の（電気的フローティングボディトランジスタ１４を有する）メモリセル１２及びメモリセルアレイ１０は、メモリ部分とロジック部分を有する集積回路デバイス（例えば、図１２Ａを参照のこと）、又は主としてメモリデバイスである集積回路デバイス（例えば、図１２Ｂを参照のこと）で実行される。実際、本発明は（電気的フローティングボディトランジスタを有する）１つ又はそれ以上のメモリセル１２及び／又はメモリセルアレイ１０を有する任意のデバイスで実行される。例えば、図１２Ａを参照すると、集積回路デバイスが、（電気的フローティングボディトランジスタを有する）複数のメモリセル１２を有するアレイ１０、データ書き込み及びセンス回路、及びメモリセル選択制御回路（詳細には図示されず）を含む。データ書き込み及びセンス回路は、１つ又はそれ以上のメモリセルにデータを書き込み及び１つ又はそれ以上のメモリセルのデータ状態を感知する。メモリセル選択制御回路は、読み取り動作の間にデータセンス電子回路により読み取られる１つ又はそれ以上の所定のメモリセル１２を選択する及び／又は利用可能にする。
【０１５０】
例えば、本発明の技術を使用してプログラムされる（書き込まれる）、制御される及び／又は読み取られる電気的フローティングボディトランジスタは、任意の電気的フローティングボディメモリセル、及び／又はこうした電気的フローティングボディメモリセルを用いるメモリセルアレイ構造、レイアウト、機構及び／又は構成で用いられる。これに関して、本発明の技術を使用することにより状態が読み取られる電気的フローティングボディトランジスタは、以下の米国特許出願、つまり
（１）２００３年６月１０日に「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ」というタイトルでＦａｚａｎ氏らにより出願された出願Ｎｏ．１０／４５０，２３８（現在は米国特許６，９６９，６６２）；
（２）２００４年２月１８日に「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ」というタイトルでＦａｚａｎ氏らにより出願された出願Ｎｏ．１０／４８７，１５７（米国特許公開公報Ｎｏ．２００４／０２３８８９０）；
（３）２００４年４月２２日に「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｃｅｌｌ，  Ａｒｒａｙ，  Ａｒｃｈｉｔｅｃｔｕｒｅ  ａｎｄ  Ｄｅｖｉｃｅ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｏｐｅｒａｔｉｎｇ  Ｓａｍｅ」というタイトルでＦｅｒｒａｎｔ氏らにより出願された出願Ｎｏ．１０／８２９，８７７（米国特許公開公報Ｎｏ．２００５／００１３１６３）；
（４）２００４年５月６日に「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｏｐｅｒａｔｉｎｇ  Ｓａｍｅ」というタイトルでＦｅｒｒａｎｔ氏らにより出願された出願Ｎｏ．１０／８４０，００９（米国特許公開公報Ｎｏ．２００４／０２２８１６８）；及び
（５）２００４年９月１５日に「Ｌｏｗ  Ｐｏｗｅｒ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ａ  Ｏｎｅ  Ｔｒａｎｓｉｓｔｏｒ  ＳＯＩ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ＆  Ａｓｙｍｍｅｔｒｉｃａｌ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｓａｍｅ」というタイトルでＦａｚａｎ氏らにより出願された出願Ｎｏ．１０／９４１，６９２（米国特許公開公報Ｎｏ．２００５／００６３２２４）で記載され及び図示されたメモリセル、構造、レイアウト、機構及び／又は構成で実行される。
【０１５１】
例えば、そこに記載され及び図示された発明、特徴、特質、構造、構成、材料、技術及び利点を含むこれら５つの米国特許出願の全内容がここに参照することにより組み込まれる。簡潔にするために、これらの議論は繰り返されない。むしろ、メモリセル、構造、レイアウト、機構を含むこれらの議論（本文及び図面）は、その全体がここに参照することにより組み込まれる。
【０１５２】
とりわけ、メモリセルは上記で参照された５つの米国特許出願に記載され及び図示された任意の制御回路を使用して制御される（例えば、プログラムされる又は読み取られる）。簡潔にするために、これらの議論は繰り返されない。こうした制御回路は参照することによりここに組み込まれる。実際、電気的フローティングボディトランジスタを含むメモリセルをプログラミングする、読み取る、制御する及び／動作する全てのメモリセルの選択制御電子回路は、現在既知であろうと後に開発されようと、本発明の範囲内にあると意図されている。
【０１５３】
さらに、データ書き込み及びデータセンス電子回路は、メモリセル１２に保存されるデータを読み取るセンス増幅器（ここには詳細に図示されず）を含む。センス増幅器は、電圧又は電流センシング回路及び／又は技術を使用してメモリセル１２に保存されるデータ状態を感知する。電流センス増幅器との関連で、電流センス増幅器はセル電流と基準電流、例えば基準セルの電流（図示されず）を比較する。その比較から、メモリセル１２がロジック・ハイのデータ状態（ボディ領域１８に含まれる比較的多い多数キャリア３４）を含むかあるいはロジック・ローのデータ状態（ボディ領域１８に含まれる比較的少ない多数キャリア３４）を含むかが決定される。こうした電子回路及びその構造は当業者に既知である。
【０１５４】
さらに、本発明は２００５年９月１９日に「Ｍｅｔｈｏｄ  ａｎｄ  Ｃｉｒｃｕｉｔｒｙ  ｔｏ  Ｇｅｎｅｒａｔｅ  ａ  Ｒｅｆｅｒｅｎｃｅ  Ｃｕｒｒｅｎｔ  ｆｏｒ  Ｒｅａｄｉｎｇ  ａ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｈａｖｉｎｇ  ａｎ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｔｒａｎｓｉｓｔｏｒ，  ａｎｄ  Ｄｅｖｉｃｅ  Ｉｍｐｌｅｍｅｎｔｉｎｇ  Ｓａｍｅ」というタイトルでＢａｕｓｅｒ氏により出願された米国仮特許出願Ｎｏ．６０／７１８，４１７に記載され及び図示されている（読み取り動作に対するデータセンス電子回路と連動して使用される）基準生成技術を用いている。米国仮特許出願Ｎｏ．６０／７１８，４１７の全内容は、参照することによりここに組み込まれている。さらに、本発明は２００４年５月７日に「Ｒｅｆｅｒｅｎｃｅ  Ｃｕｒｒｅｎｔ  Ｇｅｎｅｒａｔｏｒ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｐｒｏｇｒａｍｍｉｎｇ，  Ａｄｊｕｓｔｉｎｇ  ａｎｄ／ｏｒ  Ｏｐｅｒａｔｉｎｇ  Ｓａｍｅ」というタイトルでＰｏｒｔｍａｎｎ氏らにより出願された米国特許出願Ｎｏ．１０／８４０，９０２（現在は米国特許６，９１２，１５０）に記載され及び図示されている読み取り電子回路及び技術も用いている。米国仮特許出願Ｎｏ．６０／７１８，４１７及び米国特許６，９１２，１５０の内容は、ここに参照することにより組み込まれている。
【０１５５】
さらに注目すべきは、（上述の）例示的な実施形態の各メモリセル１２が１つのトランジスタ１４を含む一方で、２００４年４月２２日に「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｃｅｌｌ，  Ａｒｒａｙ，  Ａｒｃｈｉｔｅｃｔｕｒｅ  ａｎｄ  Ｄｅｖｉｃｅ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｏｐｅｒａｔｉｎｇ  Ｓａｍｅ」というタイトルでＦｅｒｒａｎｔ氏らにより出願された米国特許出願Ｎｏ．１０／８２９，８７７（米国特許公開公報Ｎｏ．２００５／００１３１６３）に記載され及び図示されているように、メモリセル１２が２つのトランジスタを含むことである。米国特許公開公報Ｎｏ．２００５／００１３１６３の内容は、ここに参照することにより組み込まれている。
【０１５６】
電気的フローティングメモリセル、トランジスタ及び／又はメモリアレイは、既知の技術及び／材料を使用して作られる。実際、任意の製造技術及び／又は材料が、現在既知であろうと後に開発されようと、電気的フローティングメモリセル、トランジスタ及び／又はメモリアレイを製造するために用いられる。例えば、本発明はシリコン、ゲルマニウム、シリコン／ゲルマニウム、ガリウムヒ素又はトランジスタが形成される任意の他の半導体材料（バルク型にせよＳＯＩにせよ）が用いられる。そうしたものとして、電気的フローティングメモリセルはＳＯＩ型基板又はバルク型基板上又は内に（正確には「上」に）配置される。
【０１５７】
実際、電気的フローティングトランジスタ、メモリセル、及び／又はメモリアレイは、２００４年７月２日に「Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｖｉｃｅ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓａｍｅ」というタイトルでＦａｚａｎ氏により出願された米国特許出願Ｎｏ．１０／８８４，４８１（米国特許公開公報Ｎｏ．２００５／００１７２４０）、２００５年１０月１９日に「Ｏｎｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  ｈａｖｉｎｇ  Ｍｅｃｈａｎｉｃａｌｌｙ  Ｓｔｒａｉｎｅｄ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｒｅｇｉｏｎ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｏｐｅｒａｔｉｎｇ  Ｓａｍｅ」というタイトルでＢａｓｓｉｎ氏により出願された米国仮特許出願Ｎｏ．６０／７２８，０６０、及び／又は２００５年１０月１９日に「Ｍｅｍｏｒｙ  Ｃｅｌｌ，  Ａｒｒａｙ  ａｎｄ  Ｄｅｖｉｃｅ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｏｐｅｒａｔｉｏｎｇ  Ｓａｍｅ」というタイトルでＯｋｈｏｎｉｎ氏らにより出願された米国仮特許出願Ｎｏ．６０／７２８，０６１（以下、これらをまとめて「集積回路デバイス特許出願」とする）に記載され及び図示されている技術を用いている。集積回路デバイス特許出願の内容は、ここに参照することにより組み込まれている。
【０１５８】
別の側面では、本発明は、電荷がトランジスタのボディに保存される、例えば、完全空乏（ＦＤ）、周囲のゲート、二重ゲート、三重ゲート及び／又はＦｉｎＦＥＴ特徴を有する電気的フローティングボディトランジスタを含む半導体メモリセル、アレイ、構造及びデバイスをプログラミングする、読み取る、制御する及び／又は動作する技術を対象としている。本発明はまた、こうした読み取り、制御及び／又は動作技術を実行する電子回路を実装する半導体メモリセル、アレイ、構造及びデバイスも対象としている。プログラミング／読み取り技術は、ここに記載された及び／又は図示された任意の技術を用いている。
【０１５９】
図３３は、本発明による保持状態のＦＤトランジスタ（Ｎチャネル型）を示している。蓄積層は負のバイアス又は電圧の正面ゲート（つまり、ゲート１６）への印加により誘発される。この場合、ＦＤトランジスタ１４は、ＰＤトランジスタとして振る舞い、従って、フローティングボディメモリセルとして使用される。このやり方で使用されると、本実施形態の利点は、バックゲートバイアスが印加される必要がないということである。
【０１６０】
図３４及び図３５は、二重ゲート及び三重ゲートトランジスタそれぞれに適用される発明の技術を示しており、その際電気的フローティングボディトランジスタはメモリセルとして使用される。図３４を参照すると、二重ゲートトランジスタ（Ｎチャネル型）１４は、保持状況にある。負のバイアス又は電圧の正面ゲート（つまり、断面図でｇ１及びｇ２として示されるゲート１６）への印加を介して蓄積層を誘発することにより、二重ゲートトランジスタ１４は、ＰＤトランジスタとして振舞う又はＰＤトランジスタと似ている。このようにして、トランジスタ１４はフローティングボディメモリセルとして用いられる。この場合もやはり、バックゲートバイアスが印加される必要はないが、組み入れられている。
【０１６１】
同様に、図３５を参照すると、三重ゲートトランジスタ（Ｎチャネル型）１４が保持状況にある。負のバイアス又は電圧の正面ゲート（つまり、ゲート１６）への印加を介して蓄積層を誘発することにより、トランジスタ１４は、ＰＤトランジスタとして振舞う又はＰＤトランジスタと似ており、及びそのようなものとして、フローティングボディメモリセルとして用いられる。
【０１６２】
図３６は、本発明の使用により、一定の別の技術／実施形態に関連して更なる製造工程をとりのぞくことでメモリアレイが単純化されることを示している（例えば、Ｆａｚａｎ氏による米国特許出願Ｎｏ．１０／４８７，１５７での従来のＦＤ‐ＳＯＩ又はＰＤ‐ＳＯＩトランジスタ集積化を参照のこと）。本実施形態では、電圧が基板全体又はその所定の部分又は領域（例えば、メモリアレイが配置される領域）に印加されて、電気的フローティングボディを有するトランジスタから成るメモリセルが配置されるＰＤのような領域を提供する又は作り出す。
【０１６３】
さらに、（ＳＯＩメモリトランジスタを含む）メモリアレイ１０は、集積回路デバイス特許出願に記載され及び図示されているように、ＳＯＩロジックトランジスタと一体化されている。例えば、１つの実施形態では、集積回路デバイスは（例えば、ＰＤ又はＦＤ  ＳＯＩメモリトランジスタ１４を有する）メモリ部分及び（例えば、ＦｉｎＦＥＴのような高性能トランジスタ、複数ゲートトランジスタ、及び／又は高性能ではないトランジスタ（例えば、高性能トランジスタの性能特徴を有さない単一ゲートトランジスタ―図示されず）を有する）ロジック部分を含む。
【０１６４】
さらに、メモリアレイ１０は、Ｎチャネル型トランジスタ、Ｐチャネル型トランジスタ及び／又は両方の型のトランジスタから成り、及び一部空乏及び／又は完全空乏型トランジスタから成る。例えば、メモリアレイ周囲の電子回路（例えば、センス増幅器又は比較器、行列アドレスデコーダ、及びラインドライバ（ここでは図示されず））は（Ｐチャネル型であろうと及び／又はＮチャネル型であろうと）完全空乏型トランジスタを含む。代替案として、こうした電子回路は（Ｐチャネル型であろうと及び／又はＮチャネル型であろうと）一部空乏型のトランジスタを含む。同一基板上に一部空乏型のトランジスタ及び／又は完全空乏型トランジスタの両方を一体化する多くの技術が存在する（例えば、２００４年２月１８日に「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ」というタイトルでＦａｚａｎ氏らにより出願された米国特許出願Ｎｏ．１０／４８７，１５７（米国特許公開公報Ｎｏ．２００４／０２３８８９０）を参照のこと）。こうした技術はすべて、現在既知にせよ後に開発するにせよ、本発明の範囲内にあると意図されている。
【０１６５】
とりわけ、電気的フローティングボディトランジスタ１４は、対称的な又は非対称的なデバイスである。トランジスタ１４が対称的である場合、ソース領域及びドレイン領域は基本的に互換性がある。しかし、トランジスタ１４が非対称的なデバイスである場合、トランジスタ１４のソース領域又はドレイン領域は電気的、物理的に異なるドーピング濃度及び／又はドーピングプロファイル特徴を有する。そうしたものとして、非対称的なデバイスのソース領域又はドレイン領域は通常互換性がない。それにもかかわらず、（ソース領域及びドレイン領域が互換性があろうとなかろうと）メモリセルの電気的フローティングＮチャネルトランジスタのドレイン領域は、ビットライン／センス増幅器に結合されるトランジスタの領域である。
【０１６６】
上述のように、メモリアレイはＮチャネル型トランジスタ、Ｐチャネル型トランジスタ及び／又はその両方の型のトランジスタから成る。実際、メモリアレイ周囲の電子回路（例えば、センス増幅器又は比較器、行列アドレスデコーダ、及びラインドライバ（ここには図示されず））は、Ｐチャネル型トランジスタ及び／又はＮチャネル型トランジスタを含む。Ｐチャネル型トランジスタがメモリセルアレイのメモリセル１２として用いられる場合、適切な書き込み及び読み取り電圧（例えば負の電圧）がこの開示を踏まえて当業者に既知である。従って、簡潔にするために、これらの議論は繰り返されない。
【０１６７】
ここには多くの発明が記載され及び図示されている。本発明のある実施形態、特徴、特質及び利点が記載され及び図示されている一方で、本発明の多くの別の及び異なる及び／又は似た実施形態、特徴、特質及び利点がその記述及び図から明らかであることを理解されたい。そのようなものとして、ここに記載され及び図示された本発明の実施形態、特徴、特質及び利点は包括的なものではなく、及び本発明のこうした別の、似た及び異なる実施形態、特徴、特質及び利点が本発明の範囲内にあることを理解されたい。
【０１６８】
上述のように、読み取り及び書き込み動作を実行する図示された／例示的な電圧レベルは単なる例示的なものである。示された電圧レベルは相対的又は絶対的なものである。代替案として、示された電圧は、例えば、１つ又はそれ以上の電圧（例えば、ソース電圧、ドレイン電圧又はゲート電圧）が正及び負になろうと又は正及び負であろうと、それぞれの電圧レベルが所定の電圧量により増大する又は減少する（例えば、各電圧は０．１、０．１５、０．２５、０．５、１ボルトずつ増大する又は減少する）という点において相対的である。
【０１６９】
書き込み及び読み取り動作を実行する図示された／例示的な電圧レベル及びタイミングは単なる例示的なものである。これに関して、ある実施形態では、制御信号が、トランジスタのバイポーラ電流を「出す」又は作り出すメモリセルのトランジスタの電気的フローティングボディ領域の電位を増大させる。書き込み動作に関連して、バイポーラ電流は、その後保存される電気的フローティングボディ領域に多数キャリアを生成する。書き込み動作に関連して、バイポーラ電流は、その後保存される電気的フローティングボディ領域に多数キャリアを生成する。読み取り動作に関連して、バイポーラトランジスタ電流を実質上使用して及び／又はそれに実質上基づいて感知されることによりデータ状態が、主として決定され、バイポーラトランジスタ電流は、読み取り制御信号に反応し、インターフェースチャネル電流成分によってきわめて少なく、インターフェースチャネル電流成分は、バイポーラ成分に対してそれほど重要でない及び／又は比較的取るに足りない。
【０１７０】
例えば、図２７及び図３７を参照すると、書き込み動作を実行するために時間的に変化する制御信号は、（i）関連するワードラインを介してゲートに印加される電圧（Ｖｇｗ）及び（ii）関連するビットラインを介してドレイン領域に印加される電圧（Ｖｄｗ）を含む。ロジック状態「１」及び「０」は、適切なビットライン電圧を印加することにより１つ又はそれ以上の選択されたセルに書き込まれる。これに関して、ロジック「１」は０Ｖの大きさを有するドレインパルス（Ｖｄｗ「１」）を印加することによりメモリセルに書き込まれる。逆に、ロジック「０」は０．５Ｖの大きさを有するドレインパルス（Ｖｄｗ「０」）を印加することによりメモリセルに書き込まれる。加えて、書き込み動作のフェーズ１の間、ゲートパルス（Ｖｇｗ１）は０．５Ｖの大きさを含む。書き込み動作のフェーズ２の間、ゲートパルス（Ｖｇｗ２）は−１Ｖの大きさを含む。ソースライン（及び、そのようなものとして、メモリセルの列のトランジスタのソース領域）に印加される電圧は３Ｖである。
【０１７１】
これらの状況下では、メモリセルにロジック「１」をプログラミングするのに適したバイポーラ電流が提供される。さらに、メモリセルにロジック「０」をプログラミングするためには、皆無かそれに近い電流しか生成されない。ここで、ドレインパルスは「阻止」パルスとして特徴付けられる。それぞれの相対的タイミングから、ドレインパルスが一時的な期間メモリセル１２のトランジスタのドレイン領域に印加され、そのドレインパルスは、図３７に示されるように、ソース及びゲートがパルスを送る（例えば、開始する、始める、傾斜する、衰える及び／又は終了する）ことを過ぎても延びる又はソース及びゲートがパルスを送る（例えば、開始する、始める、傾斜する、衰える及び／又は終了する）前に、その間に及びその後に印加されることが好ましい。
【０１７２】
上記からわかるように、例示的な書き込み動作に関する先行する議論において、書き込み動作の第１のフェーズ及び第２のフェーズに対する参照符号は、例示的な実施形態の制御信号の電圧状況における最も重要な変化を説明する目的で使用されている。ロジック「１」及び「０」を書き込むときに、書き込みフェーズ１及び２として符号が付されている間に又はそれを通じて、一定のつまり不変の電圧をゲート、ドレイン領域及び／又はソース領域に印加することは有益である。
【０１７３】
本実施形態では、制御技術により、選択された列の選択的メモリセルが最初に「消去」動作を実行せずに、ロジック「１」又はロジック「０」に選択的に書き込まれる又はプログラムされる１段階の書き込み動作を容易になる。
【０１７４】
とりわけ、図３７の実施形態のメモリセル（例えば、１２ａ‐１２ｄ）は、図２６及び図２７に関して上述されたものと同一のやり方で読み取られる。
【０１７５】
メモリセルの列の読み取り及び／又は書き込み動作の後、隣接するメモリセルの列にリフレッシュ動作を用いることは有益である。これに関して、隣接するメモリセルの列は、ソースライン３０を「共有」するメモリセルのこれらの列である。従って、図２７を参照すると、読み取り及び／又は書き込み動作がワードライン２８ｉに関連するメモリセルの列に実施される場合、隣接するメモリセルの列はワードライン２８ｉ＋１に関連する。ワードライン２８ｉ及び２８ｉ＋１はソースライン３０ｉを「共有」している。
【０１７６】
さらに、メモリセルアレイ１０の別のメモリセルに対して「保持」動作又は「保持」状態を用いて、ワードライン２８ｉに結合されるメモリセル１２ａ‐１２ｄに対する読み取り及び書き込み動作の衝撃を最小限にする及び／又は削減することは有益である。例えば、図２７及び図３７を参照すると、１つの実施形態では、保持電圧はメモリセルアレイ１０の別のメモリセル（例えば、ワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合される各メモリセル）のトランジスタのゲートに印加される。１つの例示的な実施形態では、−１．２ｖの保持電圧がワードライン２８ｉ＋１、２８ｉ＋２、２８ｉ＋３、及び２８ｉ＋４に結合されるメモリセルの各トランジスタのゲートに印加される。このようにして、メモリセルアレイ１０の別のメモリセル上への（ワードライン２８ｉに結合される）メモリセル１２ａ‐１２ｄの書き込み動作の衝撃が最小化される及び／又は削減される。
【０１７７】
上述のように、本発明の側面のそれぞれ、及びその実施形態は、こうした１つ又はそれ以上の側面及び／又は実施形態を単独で又は組み合わせて用いられる。簡潔にするために、これらの順列及び組み合わせは、ここでは個々に論じられない。そのようなものとして、本発明はどんな単一の側面（及びその実施形態）にも、及びこうした側面及び／又は実施形態のどんな組み合わせ及び／又は順列にも制限されない。
【０１７８】
さらに、本発明の上記実施形態は単に例示的な実施形態である。それらは、包括的なものではなく、開示された正確な形状、技術、材料及び／又は構成に対して発明を制限するものでもない。多くの変更及び変化が上記教示に照らして可能である。別の実施形態が利用でき及び動作的な変化が本発明の範囲から逸脱することなく行われることを理解されたい。そのようなものとして、本発明の例示的な実施形態の先行する記述は、図示及び記述の目的のために提示されている。多くの変更及び変化が、上記教示に照らして可能である。本発明の範囲は上述の記述のみに制限されないことが意図されている。
【図面の簡単な説明】
【０１７９】
【図１Ａ】１つの電気的フローティングボディトランジスタから成る複数のメモリセルを含む従来技術のＤＲＡＭアレイの概略図である。
【図１Ｂ】１つの電気的フローティングボディで一部空乏のトランジスタ（ＰＤ‐ＳＯＩ  ＮＭＯＳ）から成る例示的な従来技術のメモリセルの３次元図である。
【図１Ｃ】線Ｃ‐Ｃ´に沿って断面を区切った図１Ｂの従来技術のメモリセルの断面図である。
【図２Ａ】１つの電気的フローティングボディトランジスタ（ＰＤ‐ＳＯＩ  ＮＭＯＳ）から成る従来技術のメモリセルのフローティングボディ、ソース及びドレイン領域の、所定のデータ状態に対する電荷関係の例示的な概略図である。
【図２Ｂ】１つの電気的フローティングボディトランジスタ（ＰＤ‐ＳＯＩ  ＮＭＯＳ）から成る従来技術のメモリセルのフローティングボディ、ソース及びドレイン領域の、所定のデータ状態に対する電荷関係の例示的な概略図である。
【図３Ａ】メモリセルにロジック状態「１」をプログラムする（つまり、図１Ｂのメモリセルのトランジスタ（この例示的な実施形態ではＮ型チャネルトランジスタ）の電気的フローティングボディに過剰な多数キャリアを生成する又は提供する）従来方法の例示的で概略的及び一般的な図面である。これら例示的な実施形態の多数キャリアは、チャネル電子衝撃イオン化（図３Ａ）及びＧＩＤＬ又は帯間トンネル現象（図３Ｂ）により生成される又は提供される。
【図３Ｂ】メモリセルにロジック状態「１」をプログラムする（つまり、図１Ｂのメモリセルのトランジスタ（この例示的な実施形態ではＮ型チャネルトランジスタ）の電気的フローティングボディに過剰な多数キャリアを生成する又は提供する）従来方法の例示的で概略的及び一般的な図面である。これら例示的な実施形態の多数キャリアは、チャネル電子衝撃イオン化（図３Ａ）及びＧＩＤＬ又は帯間トンネル現象（図３Ｂ）により生成される又は提供される。
【図４Ａ】メモリセルにロジック状態「０」をプログラムする（つまり、図１Ｂのメモリセルのトランジスタの電気的フローティングボディから多数キャリアを取り除くことにより比較的少ない多数キャリアを提供する）従来方法の例示的で概略的及び一般的な図面である。多数キャリアは、トランジスタのドレイン領域／端子を通じて（図４Ａ）、トランジスタのソース領域／端子を通じて（図４Ｂ）、及びメモリセルのトランジスタの基板／背面端子に印加されるバックゲートパルスの使用を介し、トランジスタのドレイン及びソース領域／端子の両方を通じて（図４Ｃ）取り除かれる。
【図４Ｂ】メモリセルにロジック状態「０」をプログラムする（つまり、図１Ｂのメモリセルのトランジスタの電気的フローティングボディから多数キャリアを取り除くことにより比較的少ない多数キャリアを提供する）従来方法の例示的で概略的及び一般的な図面である。多数キャリアは、トランジスタのドレイン領域／端子を通じて（図４Ａ）、トランジスタのソース領域／端子を通じて（図４Ｂ）、及びメモリセルのトランジスタの基板／背面端子に印加されるバックゲートパルスの使用を介し、トランジスタのドレイン及びソース領域／端子の両方を通じて（図４Ｃ）取り除かれる。
【図４Ｃ】メモリセルにロジック状態「０」をプログラムする（つまり、図１Ｂのメモリセルのトランジスタの電気的フローティングボディから多数キャリアを取り除くことにより比較的少ない多数キャリアを提供する）従来方法の例示的で概略的及び一般的な図面である。多数キャリアは、トランジスタのドレイン領域／端子を通じて（図４Ａ）、トランジスタのソース領域／端子を通じて（図４Ｂ）、及びメモリセルのトランジスタの基板／背面端子に印加されるバックゲートパルスの使用を介し、トランジスタのドレイン及びソース領域／端子の両方を通じて（図４Ｃ）取り除かれる。
【図５】従来の読み取り技術の例示的な概略図（及び制御信号）を示している。メモリセルの状態は、トランジスタのゲート上の所定の電圧の印加に応じて、メモリセルのトランジスタにより提供される／生成されるチャネル電流の量を感知することにより決定される。
【図６Ａ】ＭＯＳトランジスタに加えて真性バイポーラトランジスタを含む同等の電気的フローティングボディメモリセル（Ｎチャネル型）の概略図である。
【図６Ｂ】本発明のある側面及び／又は実施形態によるメモリセルのトランジスタの電気的フローティングボディに過剰な多数キャリアを生成する、保存する及び／又は提供することにより、メモリセルにロジック状態「１」をプログラミングする本発明の１つの側面の例示的な実施形態の概略図（及び制御信号電圧関係）である。
【図６Ｃ】本発明のある側面及び／又は実施形態によるロジック状態「１」をメモリセルにプログラムする又は書き込む選択された制御信号の３つの例示的な関係を示している。とりわけ、この図では、ゲート及びドレイン制御信号シーケンスが図示されており、ドレイン領域に印加される制御信号が、信号がトランジスタのゲートに印加される前に（ケースＡ）、同時に（ケースＢ）、又は制御信号がゲートに印加された後に（ケースＣ）印加される。
【図７】メモリセルのトランジスタの電気的フローティングボディ領域に（ロジック状態「１」にプログラムされたメモリセルの電気的フローティングボディの多数キャリアの数と比較して）比較的少ない多数キャリアを生成する、保存する及び／又は提供することにより、メモリセルにロジック状態「０」をプログラミングする本発明の１つの側面の例示的な実施形態の例示的な概略図（及び制御信号）を示しており、その際多数キャリアは制御信号（例えば、プログラミングパルス）をメモリセルのトランジスタのゲートに印加することにより、ドレイン及びソース領域／端子の両方を通じて取り除かれる（「０」を書き込む）。
【図８】例えば、隣接するメモリセルに所定のデータ状態（例えば、ロジック状態「１」及び／又はロジック状態「０」）をプログラミングするときにメモリセルのデータ状態を保持する又は維持する本発明の１つの側面の例示的な実施形態の例示的な概略図（及び制御信号）を示している。
【図９】本発明の１つ又はそれ以上の側面を実行するメモリセルの例示的な保持時間分布のグラフ表示である。
【図１０】メモリセルのトランジスタのゲート上への所定の電圧の印加に応じて提供される／生成される電流の量を感知することによりメモリセルのデータ状態を読み取る本発明の１つの側面の例示的な実施形態の例示的な概略図（及び制御信号）を示している。
【図１１】本発明の１つ又はそれ以上の側面を実行するメモリセルのロジック状態「１」及びロジック状態「０」の例示的な分布を示している。
【図１２Ａ】とりわけ、本発明のある側面によるメモリセルアレイ、データセンス及び書き込み電子回路、メモリセル選択制御回路を含む集積回路デバイスの実施形態の概略的なブロック図である。
【図１２Ｂ】とりわけ、本発明のある側面によるメモリセルアレイ、データセンス及び書き込み電子回路、メモリセル選択制御回路を含む集積回路デバイスの実施形態の概略的なブロック図である。
【図１３】本発明のある側面による、複数のメモリセルを有し及びメモリセルの各列に対する個々のソースライン構造を用いる例示的なメモリアレイの実施形態を示している。
【図１４Ａ】本発明のある側面による、複数のメモリセルを有し及びメモリセルの各列に対する個々のソースライン構造を用いる例示的なメモリアレイの実施形態を示している。
【図１４Ｂ】本発明のある側面による、複数のメモリセルを有し及びメモリセルの各列に対する個々のソースライン構造を用いる例示的なメモリアレイの実施形態を示している。
【図１５】本発明のある側面による、複数のメモリセルを有し及びメモリセルの各列に対する個々のソースライン構造を用いる例示的なメモリアレイの実施形態を示している。
【図１６】本発明の１つの実施形態によるロジック・ハイすなわちロジック「１」に対するメモリセルへのプログラム又は書き込み動作を実行する選択された書き込み制御信号の例示的な関係を示している。
【図１７】本発明の１つの実施形態によるメモリセルへのロジック・ローすなわちロジック「０」に対するプログラム又は書き込み動作を実行する選択された書き込み制御信号の例示的な関係を示している。
【図１８】本発明の１つの実施形態によるメモリセルの読み取り動作を実行する選択された制御信号の例示的な関係を示している。
【図１９】本発明のある側面による、ここに図示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【図２０】本発明のある側面による、複数のメモリセルを有し及びメモリセルの各列に対する個々の又は共通のソースライン構造を用いるメモリアレイの例示的な実施形態を示している。
【図２１】本発明のある側面による、ここに図示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【図２２】本発明のある側面による、ここに図示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【図２３】本発明のある側面による、ここに図示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【図２４】本発明のある側面による、ここに図示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【図２５】本発明のある側面による、ここに図示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【図２６】本発明のある側面による、ここに図示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【図２７】本発明のある側面による、複数のメモリセルを有し及びメモリセルの各列に対する個々の又は共通のソースライン構造を用いるメモリアレイの例示的な実施形態を示している。
【図２８】本発明の１つの実施形態による擬似非破壊の読み取り技術を示している。
【図２９】本発明の１つの実施形態による（i）ロジック「０」を１つ又はそれ以上のＮチャネル型メモリセルにプログラムする又は書き込む、（ii）ロジック「１」を１つ又はそれ以上のＮチャネル型メモリセルにプログラムする又は書き込む、及び（iii）１つ又はそれ以上のＮチャネル型メモリセルを読み取る選択された書き込み制御信号の例示的なタイミング関係を示している。
【図３０】本発明のある側面による、（Ｎチャネル型トランジスタを含む）複数のメモリセルを有し及びメモリセルの各列に対して共通のソースライン構造を用いるメモリアレイの例示的な実施形態を示している。
【図３１】本発明のある側面による、（Ｐチャネル型トランジスタを含む）複数のメモリセルを有し及びメモリセルの各列に対して共通のソースライン構造を用いるメモリアレイの例示的な実施形態を示している。
【図３２】本発明の１つの実施形態による（i）ロジック「０」を１つ又はそれ以上のＰチャネル型メモリセルにプログラムする又は書き込む、（ii）ロジック「１」を１つ又はそれ以上のＰチャネル型メモリセルにプログラムする又は書き込む、及び（iii）１つ又はそれ以上のＰチャネル型メモリセルを読み取る選択された書き込み制御信号の例示的なタイミング関係を示している。
【図３３】本発明の１つの側面による、フローティングボディメモリセルとして用いられるＦＤトランジスタの例示的な概略図（及び制御信号）を示しており、とりわけ、バックゲートバイアスは（用いられてはいるが）必須ではない。
【図３４】本発明の側面による、フローティングボディメモリセルとして用いられる二重ゲートトランジスタ及び三重ゲートトランジスタそれぞれの例示的な概略図（及び制御信号）を示している。
【図３５】本発明の側面による、フローティングボディメモリセルとして用いられる二重ゲートトランジスタ及び三重ゲートトランジスタそれぞれの例示的な概略図（及び制御信号）を示している。
【図３６】本発明によるフローティングメモリセルとして使用される例示的な半導体セル（及び制御信号）を示し、前と同じく、バックゲートバイアスは（用いられてはいるが）必須ではなく、及び更なる技術／製造工程もまた（こうした工程は実行されるけれども）必須ではない。
【図３７】本発明のある側面による、ここに示された関連するメモリアレイ構造又はレイアウトのメモリセルの一定の動作を制御する又は実行する選択された制御信号の例示的な関係を示している。
【符号の説明】
【０１８０】
１０  半導体ＤＲＡＭアレイ
１２  メモリセル
１４  トラジスタ
１６  ゲート
１８  ボディ領域
２０  ソース領域
２２  ドレイン領域
２４  絶縁領域
２６  基板
２８  ワードライン
３０  ソースライン
３２  ビットライン
３４  多数キャリア
３６  データ書き込み及びセンス回路
３８  メモリセル選択制御回路
【図１Ａ】
0005574075.tif 000002
【図１Ｂ】
0005574075.tif 000003
【図１Ｃ】
0005574075.tif 000004
【図２Ａ】
0005574075.tif 000005
【図２Ｂ】
0005574075.tif 000006
【図３Ａ】
0005574075.tif 000007
【図３Ｂ】
0005574075.tif 000008
【図４Ａ】
0005574075.tif 000009
【図４Ｂ】
0005574075.tif 000010
【図４Ｃ】
0005574075.tif 000011
【図５】
0005574075.tif 000012
【図６Ａ】
0005574075.tif 000013
【図６Ｂ】
0005574075.tif 000014
【図６Ｃ】
0005574075.tif 000015
【図７】
0005574075.tif 000016
【図８】
0005574075.tif 000017
【図９】
0005574075.tif 000018
【図１０】
0005574075.tif 000019
【図１１】
0005574075.tif 000020
【図１２Ａ】
0005574075.tif 000021
【図１２Ｂ】
0005574075.tif 000022
【図１３】
0005574075.tif 000023
【図１４Ａ】
0005574075.tif 000024
【図１４Ｂ】
0005574075.tif 000025
【図１５】
0005574075.tif 000026
【図１６】
0005574075.tif 000027
【図１７】
0005574075.tif 000028
【図１８】
0005574075.tif 000029
【図１９】
0005574075.tif 000030
【図２０】
0005574075.tif 000031
【図２１】
0005574075.tif 000032
【図２２】
0005574075.tif 000033
【図２３】
0005574075.tif 000034
【図２４】
0005574075.tif 000035
【図２５】
0005574075.tif 000036
【図２６】
0005574075.tif 000037
【図２７】
0005574075.tif 000038
【図２８】
0005574075.tif 000039
【図２９】
0005574075.tif 000040
【図３０】
0005574075.tif 000041
【図３１】
0005574075.tif 000042
【図３２】
0005574075.tif 000043
【図３３】
0005574075.tif 000044
【図３４】
0005574075.tif 000045
【図３５】
0005574075.tif 000046
【図３６】
0005574075.tif 000047
【図３７】
0005574075.tif 000048