(57)【特許請求の範囲】
【請求項１】
第１の面及び該第１の面とは反対側の第２の面を有する第１の配線基板と、該第１の配線基板の前記第１の面に実装された第１の半導体チップと、を有する第１の半導体装置と、
第３の面及び該第３の面とは反対側の第４の面を有する第２の配線基板と、該第２の配線基板の前記第３の面に実装された第２の半導体チップと、を有する第２の半導体装置と、
前記第１の配線基板の前記第２の面に設けられた外部接続端子と、を有し、
前記第２の半導体装置の前記第４の面が前記第１の半導体装置に面するように前記第２の半導体装置が前記第１の半導体装置に積層されており、
前記第１の配線基板と前記第２の配線基板とは第１の基板間接続端子により互いに接続されており、
前記第２の配線基板の前記第４の面には半導体チップが実装されておらず、
前記第２の半導体装置における前記第２の半導体チップの厚さが、前記第１の半導体チップの厚さより厚い、積層型半導体装置。
【請求項２】
前記外部接続端子と前記第１の基板間接続端子とが半田バンプからなる、請求項１に記載の積層型半導体装置。
【請求項３】
第３の配線基板と該第３の配線基板に実装された第３の半導体チップとを有し、前記第２の半導体装置に積層された第３の半導体装置を有し、
前記第３の半導体チップの厚さが前記第２の半導体チップの厚さと同一である、請求項１または２に記載の積層型半導体装置。
【請求項４】
第３の配線基板と該第３の配線基板に実装された第３の半導体チップとを有し、前記第２の半導体装置に積層された第３の半導体装置と、
前記第２の配線基板と前記第３配線基板とを互いに接続する第２の基板間接続端子と、を有し、
前記第２の基板間接続端子の位置が前記第１の基板間接続端子の位置と同一である、請求項１から３のいずれか１項に記載の積層型半導体装置。
【請求項５】
前記第１の配線基板と前記第２の配線基板との間には前記第１の半導体チップ以外の半導体チップがない、請求項１から４のいずれか１項に記載の積層型半導体装置。
【請求項６】
前記第１の基板間接続端子は、前記第１の半導体チップを挟んで両側に配列されている、請求項１から５のいずれか１項に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体装置が積層された構造の積層型半導体装置に関する。
【背景技術】
【０００２】
近年、メモリの大容量化に関する需要がより高まっている。しかし、周辺回路の大規模化や複雑化、及びプロセスシュリンクの困難さ等の要因により、半導体チップの面積を小さくすることは困難である。さらなる大容量化及び高集積化を図るため、特許文献１では、同一あるいは異なる種類の半導体チップが積層されたチップ積層型半導体装置が記載されている。
【０００３】
また複数の半導体装置が積層された積層型半導体装置も知られている（特許文献２参照。）。特許文献２に記載の積層型半導体装置は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｌｌａｙ）構造の半導体装置が複数積層されてなる。さらに、半導体装置の高密度化に対応して、ＦＢＧＡ（Ｆｉｎｅ  ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｌｌａｙ）構造の半導体装置を複数積層して１つの積層型半導体装置とした、ｓＦＢＧＡ（ｓｔａｃｈｅｄ  ＦＢＧＡ：ｓＦＢＧＡ）構造の半導体装置も知られている。
【０００４】
ところで、ＤＤＲ２（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ２）やＤＤＲ３（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ３）のような高速のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、電子部品の標準化を推進する業界団体であるＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）によって、半導体装置の外部接続端子（例えば、半田ボール。）の配置に関して標準規格が設けられている。この標準規格による接続端子位置の制約は、半導体装置の機械的な信頼性の向上を困難とする一要因となっている。
【０００５】
上述のような積層型半導体装置において、この積層型半導体装置を母基板に接続する外部接続端子の位置は、ＪＥＤＥＣ標準規格のような制約が設けられる。また、積層されて隣接する半導体装置における配線基板同士を接続する基板間接続端子（例えば、半田ボール。）は、下層の半導体チップを回避して配置される必要がある。このため、一般的に上記の外部接続端子と上記の基板間接続端子の配置は異なる。
【特許文献１】特開２００７−１６５４５４号公報
【特許文献２】特開２００５−２６６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
積層型半導体装置は、半導体チップと配線基板との線膨張係数の違いにより、使用時の熱に起因する反り変形が生じる。このような反り変形は、接続端子に負荷を与えるため、接続端子の接続寿命が低減する要因である。
【０００７】
特許文献１では、配線基板上に大きさの異なる複数の半導体チップが積層されたチップ積層型半導体装置に関して、反り変形を低減させる構成が記載されている。このチップ積層型半導体装置は、最上層の半導体チップの上にダミーチップが構成されており、それぞれの半導体チップとダミーチップとが一括で樹脂封止されている。ダミーチップにより半導体チップの上部の樹脂量を低減できるので、反り変形が緩和される。しかし特許文献１に記載のチップ積層型半導体装置は、複数の半導体チップが一括で樹脂封止されているため、動作不良の半導体チップが１つでも存在すると、全ての半導体チップが使用不能となる。
【０００８】
特許文献２では、複数の半導体装置を積層することで構成される積層型半導体装置が記載されている。特許文献２に記載の積層型半導体装置では、半導体チップと他の部材との線膨張係数の違いによって、接続端子のせん断変形が大きくなり、接続端子の信頼性が懸念される。ｓＦＢＧＡ構造の半導体装置は積層型半導体装置であり、複数の半導体チップが一括で樹脂封止されることはないため、１つの動作不良の半導体チップによって全ての半導体チップが使用不能となることはない。また、ｓＦＢＧＡ構造の積層型半導体装置では、最下層の半導体装置の反りが外部接続端子によって母基板に拘束されるため、母基板と最下層の半導体装置との接続端子のせん断変形が低減される。ただし、最下層の半導体装置よりも上方に積層される半導体装置の反りは母基板に拘束されないため、最下層の半導体装置とそれより上方の半導体装置とでは、反り変形に大きな違いが生じる。したがって、各層の半導体装置を接続する基板間接続端子には大きな負荷が生じる。この負荷によって、接続端子の接続寿命が低下し、半導体装置の信頼性が低減する。そのため、各層の半導体装置を接続する基板間接続端子の信頼性確保が課題となる。
【０００９】
また上述のように、外部接続端子の位置と基板間接続端子の位置が異なる積層型半導体装置の場合、各層の半導体装置の熱反り変形は必然的に異なる。したがって基板間接続端子に大きな負荷が生じ、接続寿命が低減されるという課題がある。
【００１０】
基板間接続端子の信頼性を確保するためには、基板間接続端子によって相互接続された隣接する半導体装置において、反り変形の違いを低減することが有効である。
【００１１】
本発明の目的は、上記従来技術の課題に鑑み、使用時の熱による反り変形を低減することができる積層型半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の積層型半導体装置は、配線基板と該配線基板に実装された第１の半導体チップとを有する第１の半導体装置と、配線基板と該配線基板に実装された第２の半導体チップとを有する少なくとも１つの第２の半導体装置とを有し、第２の半導体装置が第１の半導体装置に積層されてなる。そして、各々の第２の半導体装置における第２の半導体チップの厚さが、第１の半導体チップの厚さより厚いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数の半導体装置が積層された積層型半導体装置において、使用時の熱による半導体装置の反り変形を緩和することが出来る。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を参照して説明する。
【００１５】
［第１の実施例］
図１は本発明の第１の実施例に係わる積層型半導体装置の模式的断面図である。本実施例における積層型半導体装置は、ＦＢＧＡ型の第１の半導体装置８と第２の半導体装置１８とが積層されている。第１の半導体装置８は、第１の半導体チップである第１のシリコンチップ２と、配線基板であるテープ基板３と、外部接続端子である半田ボール７とを有する。テープ基板３は約５０μｍの厚さのポリイミドから構成されており、ポリイミドの両面には約２０μｍの厚さの銅配線が設けられている。第１のシリコンチップ２は、テープ基板３にエラストマ４を介して搭載されている。エラストマ４は、厚さが約１００μｍの低弾性体である。上記の銅配線の一部がテープ基板３から突出しており、リード５を形成している。リード５は第１のシリコンチップ２の中央部に設けられたパッド（不図示）と接続されている。このように、第１のシリコンチップ２とテープ基板３とは結線されている。リード５とパッドはレジン６によって封止されており、長期間に渡って第１の半導体装置８の信頼性を確保する。半田ボール７はテープ基板３に設けられている。
【００１６】
第２の半導体装置１８は第１の半導体装置８とほぼ同様の構造である。第２の半導体装置１８は、第２の半導体チップである第２のシリコンチップ１２と、配線基板であるテープ基板１３と、基板間接続端子である半田ボール１７とを有する。テープ基板１３は約５０μｍの厚さのポリイミドから構成されており、ポリイミドの両面には約２０μｍの厚さの銅配線が設けられている。第２のシリコンチップ１２は、テープ基板１３にエラストマ１４を介して搭載されている。エラストマ１４は、厚さが約１００μｍの低弾性体である。上記の銅配線の一部がテープ基板１３から突出しており、リード１５を形成している。リード１５は第２のシリコンチップ１２の中央部に設けられたパッド（不図示）と接続されている。リード１５とパッドは、レジン１６によって封止されている。半田ボール１７はテープ基板１３に設けられており、第１の半導体装置８におけるテープ基板３と接続されている。
【００１７】
外部接続端子である半田ボール７の配置は、ＪＥＤＥＣ標準規格に準拠した格子状の配置となっている。一方、基板間接続端子である半田ボール１７は、テープ基板１３の両端部近傍に平行に配置されている。
【００１８】
第２の半導体装置１８における第２のシリコンチップ１２の厚さは、第１の半導体装置８における第１のシリコンチップ２の厚さよりも厚い。本実施例では、一例として、第１のシリコンチップ２の厚さを１９０μｍとし、第２のシリコンチップ１２の厚さを３００μｍとした。このように、第２のシリコンチップ１２の厚さを第１のシリコンチップ２の厚さより厚くすることで、使用時の熱による第２の半導体装置１８の反り変形を緩和することができる。また母基板（不図示）に搭載された状態の積層型半導体装置では、テープ基板３が格子状に配置された半田ボール７を介して母基板と接続される。母基板は剛性が大きいため、第１の半導体装置８の反り変形は小さくなる。従って、第１の半導体装置８と第２の半導体装置１８との反り変形の差が低減され、半田ボール１７に生じる負荷が低減される。これにより半田ボール１７の接続寿命が長くなり、積層型半導体装置の信頼性が向上する。
【００１９】
以下、第１の実施例に係わる積層型半導体装置に対して、有限要素法による応力解析の結果について説明する。積層型半導体装置の形状は、中心線（テープ基板３，１３の主面と直交し、積層型半導体装置の中心を通る直線。）を含む２つの直交する鏡映面に関してそれぞれ鏡映対称である。この対称性のため、２つの鏡映面で切断された形状の積層型半導体装置における解析モデルを用いて応力解析を実施することが出来る。尚、母基板に実装された状態における積層型半導体装置に対して、応力解析を実施した。
【００２０】
図２（ａ）は応力解析に用いられた解析モデルの斜視図であり、図２（ｂ）は解析モデルの側面図である。また図２（ｃ）は、図２（ａ）の解析モデルにおいて、内部及び外部接続端子の位置のみが示された図である。また図２（ａ）〜（ｃ）におけるＡ−Ａ線は、積層型半導体装置の中心線を示している。ここで、第１のシリコンチップ２の厚さを１９０μｍ、第２のシリコンチップ１２の厚さを３００μｍとした。また実際の構成部品の物性に基づいて、第１及び第２のシリコンチップ２，１２の線膨張係数を、テープ基板３，１３やエラストマ４，１４の線膨張係数より小さくした。外部接続端子及び基板間接続端子は、一般的な形状の半田バンプ２７、３７（半田ボールを含む。）とした。半田バンプ２７，３７は弾塑性体とし、その他の材料は弾性体であるとした。以上の構成の解析モデルに対して、高温（１２５℃）と低温（−２５℃）の温度サイクル試験を模擬した応力解析を実施し、テープ基板３，１３の反り変形や半田バンプ３７に発生するひずみを評価した。
【００２１】
図３（ａ）、（ｂ）は、１２５℃から−２５℃まで温度を低下させた場合に、積層型半導体装置に生じるひずみを解析した図である。図３（ａ）は解析モデルの斜視図であり、図３（ｂ）は解析モデルの側面図である。ただし図では、変形率を拡大表示している。第２の半導体装置１８は上に凸の反り変形が生じている。これは、小さい線膨張係数を有するシリコンチップ１２と、大きい線膨張係数を有するテープ基板１３やエラストマ１４との変形量に差が生じるためである。一方、外部接続端子である半田バンプ２７近傍のテープ基板３は、母基板２１によって拘束されるため、第１の半導体装置８の反り変形は小さい。基板間接続端子である半田バンプ３７には、第１の半導体装置８と第２の半導体装置１８の反り変形の差のため、負荷が生じる。したがって、周囲の温度変化によって繰り返し負荷が生じた場合、半田バンプ３７の疲労破壊が懸念される。
【００２２】
【表１】
0005543072.tif 000002
【００２３】
表１は第２のシリコンチップ１２の厚さと基板間接続端子である半田バンプ３７の相当塑性ひずみ範囲との関係を示す表である。また図４は、表１の関係をグラフ化したものである。第１のシリコンチップ２と第２のシリコンチップ１２の厚さが同一の場合と比較して、第２のシリコンチップ１２の厚さが厚い場合には、相当塑性ひずみ範囲の値が減少している。
【００２４】
半田バンプ３７の疲労破壊は、相当塑性ひずみ範囲が大きいほど早く発生することが知られている。半田バンプの疲労破壊による接続寿命Ｎｆと相当塑性ひずみ範囲Δεｅｑとの関係は、コフィン‐マンソン（Ｃｏｆｆｉｎ−Ｍａｎｓｏｎ）則と称される下式を満たす。
【００２５】
【数１】
0005543072.tif 000003
【００２６】
ここでＣ、αは半田の組成や環境に依存する物性値である。αは正であるため、相当塑性ひずみ範囲が小さいほど、半田バンプの接続寿命は長くなる。一般的に使用される半田（Ｓｎ−３Ａｇ−０．５Ｃｕ）の場合、αの値はほぼ２である。
【００２７】
図５は半田バンプ３７の接続寿命と、第２のシリコンチップ１２の厚さとの関係を示すグラフである。図５における縦軸は、第１と第２のシリコンチップ２、１２の厚さを同一とした場合の接続寿命を１となるように規格化された接続寿命である。図５に示されるように、第２のシリコンチップ１２の厚さが厚い場合、接続寿命が向上する。これは、第１の半導体装置８と第２の半導体装置１８の反り変形の差が低減された結果、半田バンプ３７への負荷が減少したためである。第１のシリコンチップ２の厚さが１９０μｍであり、第２のシリコンチップ１２の厚さが３００μｍである場合、第１と第２のシリコンチップ２、１２が同じ厚さの場合と比較して、接続寿命はおよそ２倍となる。
【００２８】
（製造プロセス）
以下、本実施例における積層型半導体装置の製造プロセスについて説明する。まずシリコンウエハに公知の手段を用いて所望の回路を形成した後、シリコンウエハの裏面を研磨する。２枚のシリコンウエハにおいて研磨量を変えることで、厚さの異なる２枚のシリコンウエハを準備する。それぞれのシリコンウエハをダイシングして、厚さの異なる２種類のシリコンチップを準備する。次に厚い方のシリコンチップ１２を、エラストマ１４を介してテープ基板１３に搭載する。同様に薄い方のシリコンチップ２を、エラストマ４を介してテープ基板３に搭載する。そして、薄い方のシリコンチップ２を搭載したテープ基板３に厚い方のシリコンチップ１２を搭載したテープ基板１３を積層させる。この状態でリフローすることで、厚いシリコンチップ１２を有する第２の半導体装置１８が、薄いシリコンチップ２を有する第１の半導体装置８に積層された積層型半導体装置を製造することができる。尚、第２の半導体装置１８における第２のシリコンチップ１２の厚さが厚ければ、第１及び第２のシリコンチップ２、１２の厚さは必要に応じて適切に調節することが出来る。
【００２９】
この積層型半導体装置を母基板に実装する場合、第１の半導体装置８におけるテープ基板３と母基板とをリフローによって接続すれば良い。母基板に実装する際のリフローは、第１の半導体装置８と第２の半導体装置１８とを積層する際のリフローと同時に実施しても良い。
【００３０】
［第２の実施例］
図６は、第２の実施例に係わる積層型半導体装置の模式的な断面図である。本実施例に係わる積層型半導体装置は、第１の半導体装置と３つの第２の半導体装置とが積層されている。第１及び第２の半導体装置の構成は、第１の実施例における構成と同様である。第１の半導体装置は外部接続端子である半田ボール７を有する。３つの第２の半導体装置は、基板間接続端子である半田ボール１７を有する。
【００３１】
外部接続端子である半田ボール７の配置は、ＪＥＤＥＣ標準規格に準拠している。一方基板間接続端子である半田ボール１７は、それぞれの第２の半導体装置におけるテープ基板１３の両端部近傍に２列平行に配置されている。また、第２の半導体装置における第２のシリコンチップ１２の厚さは、第１の半導体装置における第１のシリコンチップ２の厚さより厚い。これにより第１の実施例と同様に、第２の半導体装置の反り変形が低減され、半田ボール１７の接続寿命を延ばすことが出来る。
【００３２】
それぞれの第２のシリコンチップ１２の厚さはほぼ同一であることが望ましい。これにより各層における第２の半導体装置の反り変形の差を小さくすることが出来る。したがって、半田ボール１７の疲労破壊が低減され、積層型半導体装置の信頼性を向上させることが出来る。
【００３３】
本実施例では、第２のシリコンチップ１２の厚さを同一としたが、それぞれの第２のシリコンチップ１２の厚さは異なっていても良い。第２のシリコンチップ１２の厚さが第１のシリコンチップ２の厚さより厚ければ、各層の半導体装置の反り変形の差を低減することが出来る。
【００３４】
また各層における半田ボール１７は、ほぼ同じ位置であることが望ましい。これにより各層の第２の半導体装置における反り変形の差を低減することができる。本実施例では、各層における半田ボール１７の位置を同一としたが、これらの位置は異なっていても構わない。
【００３５】
以上、本発明の望ましい実施形態について提示し、詳細に説明したが、本発明は上記実施例に限定されるものではなく、要旨を逸脱しない限り、さまざまな変更及び修正が可能であることを理解されたい。例えば上述の実施例では、接続パッドはシリコンチップ２、１２の中央部に配置されているが、接続パッドの配置はこれに限定されない。接続パッドはシリコンチップ２、１２の外周部に配置されていても良い。また、外部接続端子である半田ボール７の配置は、ＪＥＤＥＣ標準規格に準拠した配置に限定されない。さらに、使用するシリコンチップ２、１２の種類は特に限定されず、それぞれのシリコンチップ２、１２の種類は、異なるものであっても良い。
【００３６】
また第１および第２の実施例では、内部及び外部接続端子を半田ボール７、１７としたが、本発明はこれに限定されない。すなわち半田ボールの代わりに、一般的な金属バンプ（突起電極）を用いることが出来る。金属バンプの材質は特に限定されず、例えばＣｕポストと半田とを組み合わせた複合材料を用いても良い。
【００３７】
本発明の積層型半導体装置は、基板間接続端子を有する第２の半導体装置における第２の半導体チップの厚さが、外部接続端子を有する第１の半導体装置における第１の半導体チップの厚さより大きければ、どのようなものでも良い。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施例に係わる半導体装置の模式的断面図。
【図２】（ａ）は応力解析に用いられた半導体装置の解析モデルの斜視図であり、（ｂ）は（ａ）の解析モデルの側面図であり、（ｃ）は（ａ）の解析モデルが有する半田バンプの位置を示す図である。
【図３】（ａ）は応力解析において温度低下させた場合の解析モデルの斜視図であり、（ｂ）は温度低下させた場合の解析モデルの側面図である。
【図４】上層のシリコンチップの厚さと半田バンプの相当塑性歪み範囲との関係を示すグラフ。
【図５】上層のシリコンチップの厚さと半田バンプの接続寿命との関係を示すグラフ。
【図６】本発明の第２の実施例に係わる半導体装置の模式的断面図。
【符号の説明】
【００３９】
２    第１のシリコンチップ
３、１３    テープ基板
４、１４    エラストマ
５、１５    リード
６、１６    レジン
７、１７    半田ボール
８    第１の半導体装置
１２    第２のシリコンチップ
１８    第２の半導体装置
２１    母基板
２７、３７    半田バンプ
【図１】
0005543072.tif 000004
【図２】
0005543072.tif 000005
【図３】
0005543072.tif 000006
【図４】
0005543072.tif 000007
【図５】
0005543072.tif 000008
【図６】
0005543072.tif 000009