(57)【特許請求の範囲】
【請求項１】
送信回路とは異なる電源系において動作する受信回路であって、
前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替えて、該受信データによる制御対象となる、該受信データの電圧振幅よりも大きな電圧振幅を有する負荷駆動信号を出力する駆動信号出力素子に、出力する状態保持回路と、
前記受信データの論理レベルが切り替わる第１のタイミングから予め設定された第１の期間が経過するまでの期間において、前記状態保持回路に前記受信データの論理レベルの保持を指示するホールド信号を生成する状態保持制御回路と、を有し、
前記状態保持回路は、前記ホールド信号がイネーブル状態の期間は、前記ホールド信号がイネーブル状態になる前に出力していた前記受信データの論理レベルを保持し、
前記第１の期間は、前記受信データの論理レベルの切り替わりに応じた前記負荷駆動信号の変動により生じるノイズが収束するまでにかかる時間に基づいて設定される受信回路。
【請求項２】
前記状態保持回路は、
前記受信信号に基づき前記受信データを生成するデータリカバリ回路を有し、
前記状態保持制御回路は、
前記受信データの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出信号に基づき前記第１の期間において前記ホールド信号をイネーブル状態とするタイマーと、を有する請求項１に記載の受信回路。
【請求項３】
前記状態保持回路は、前記絶縁素子と前記データリカバリ回路との間に設けられ、前記ホールド信号がイネーブル状態の期間に遮断状態となるスイッチ回路を有する請求項２に記載の受信回路。
【請求項４】
前記データリカバリ回路は、
前記受信信号における正パルスを検出して立ち上がり検出信号を出力する正パルス検出回路と、
前記受信信号における負パルスを検出して立ち下がり検出信号を出力する負パルス検出回路と、
前記立ち上がり検出信号に応じて前記受信データを第１の論理レベルとし、前記立ち下がり検出信号に応じて前記受信データを第２の論理レベルとするラッチ回路と、を有し、
前記エッジ検出回路は、前記立ち下がり検出信号と前記立ち下がり検出信号の変化に基づき前記受信データの論理レベルの変化を検出してエッジ検出信号を生成する請求項２に記載の受信回路。
【請求項５】
前記状態保持回路は、
前記受信信号に基づき中間受信データを生成するデータリカバリ回路と、
前記中間受信データの論理レベルに応じて前記受信データの論理レベルを切り替え、前記ホールド信号に応じて前記受信データの論理レベルを固定するか否かを切り替えるゲーティング回路と、
前記ゲーティング回路の出力と前記ホールド信号とに基づき前記データリカバリ回路が出力する前記受信データの値を第１の論理レベルと第２の論理レベルのいずれかの値に設定する状態復帰回路と、を有し、
前記状態保持制御回路は、
前記受信データの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出信号に基づき前記第１の期間において前記ホールド信号をイネーブル状態とするタイマーと、を有する請求項１に記載の受信回路。
【請求項６】
送信回路とは異なる電源系において動作し、前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替えて、該受信データによる制御対象となる、該受信データの電圧振幅よりも大きな電圧振幅を有する負荷駆動信号を出力する駆動信号出力素子に、出力する受信回路の受信方法であって、
前記受信データの論理レベルが切り替わる第１のタイミングから、前記受信データの論理レベルの切り替わりに応じた前記負荷駆動信号の変動により生じるノイズが収束するまでにかかる時間に基づいて設定される第１の期間が経過するまでの間イネーブル状態となるホールド信号を生成し、
前記ホールド信号がイネーブル状態の期間は、前記ホールド信号がイネーブル状態になる前に出力していた前記受信データの論理レベルを保持し、
前記ホールド信号がディスイネーブル状態の期間は、前記受信信号の変化に応じて前記受信データの論理レベルを切り替える受信回路の受信方法。
【請求項７】
送信データに基づき絶縁素子に送信信号を出力する送信回路と、
前記送信回路とは異なる電源系において動作し、前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替える受信回路と、を有し、
前記受信回路は、
前記受信信号の信号レベルの変化に応じて前記受信データの論理レベルを切り替えて、該受信データによる制御対象となる、該受信データの電圧振幅よりも大きな電圧振幅を有する負荷駆動信号を出力する駆動信号出力素子に、出力する状態保持回路と、
前記受信データの論理レベルが切り替わる第１のタイミングから予め設定された第１の期間において、前記状態保持回路に前記受信データの論理レベルの保持を指示するホールド信号を生成する状態保持制御回路と、を有し、
前記状態保持回路は、前記ホールド信号がイネーブル状態の期間は、前記ホールド信号がイネーブル状態になる前に出力していた前記受信データの論理レベルを保持し、
前記第１の期間は、前記受信データの論理レベルの切り替わりに応じた前記負荷駆動信号の変動により生じるノイズが収束するまでにかかる時間に基づいて設定される通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は受信回路、受信方法及び受信回路を備える通信システムに関し、特に絶縁素子を介して送信回路から出力される送信信号を受信し受信データを生成する受信回路、受信方法及び受信回路を備える通信システムに関する。
【背景技術】
【０００２】
電源の基準電位が異なる２つの半導体チップの間で信号を伝達する手段として、フォトカプラ、インダクタ結合型アイソレータ、容量結合型アイソレータ、ＧＭＲ素子（巨大磁気抵抗効果素子：Giant Magneto Resistive）型アイソレータなどが用いられている。フォトカプラは電気信号を光信号に変換して、別チップで光信号を電気信号に変換することで２つの半導体装置間の絶縁を行う。インダクタ結合型アイソレータは、コイルを用いて電気信号を磁気に変換し、別のコイルで磁気を電気信号に変換することで２つの半導体装置間の絶縁を行う。容量結合型アイソレータは、容量素子の片方の電極を用いて電気信号を電界に変換し、別の電極で電界を電気信号に変換することで２つの半導体装置間の絶縁を行う。ＧＭＲ素子型アイソレータは、コイルを用いて電気信号を磁気に変換し、ＧＭＲ素子を用いて磁気を電気信号に変換することで２つの半導体装置間の絶縁を行う。
【０００３】
ここで、これらの絶縁素子を用いた通信システムの概要について説明する。ここでは、絶縁素子として、インダクタ結合型のアイソレータを用いた例を代表例として説明する。図３１にインダクタ結合型のアイソレータを用いた半導体装置の構成例を示す。図３１に示す例では、外部端子７２を複数有する半導体パッケージ７１上に半導体チップＣＨＰ２１、ＣＨＰ２が搭載される。そして、半導体チップＣＨＰ１、ＣＨＰ２は、半導体チップＣＨＰ２上に形成した磁気的な結合を有する２つのコイル（以下、オンチップトランスフォーマを呼ぶ）により絶縁される。また、半導体チップＣＨＰ１にはコイルＬ１を駆動する送信回路Ｔｘが形成され、半導体チップＣＨＰ２にはコイルＬ２により生成される受信信号を受信する受信回路Ｒｘが形成される。そして、図３１に示す例では、オンチップトランスフォーマの一方のコイルＬ１を用いて電気信号を磁気信号に変換し、オンチップトランスフォーマの他方のコイルＬ２を用いて該磁気信号を電気信号に変換することで、電気的に絶縁された半導体チップＣＨＰ１と半導体チップＣＨＰ２の間の信号伝達を可能にする。このように絶縁素子を用いて絶縁された半導体チップ間で通信を行う例が特許文献１、２に開示されている。また、特許文献３では、信号伝送路において発生した障害に対して通信の信頼性を向上させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２７０７５６号公報
【特許文献２】特開２００５−２４４３０５号公報
【特許文献３】特開平７−２１２４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の絶縁素子を用いた通信システムでは、受信回路側の電源ノイズ又は半導体チップ間に形成される寄生容量に起因して受信信号にノイズが生じる場合がある。そして、当該ノイズにより受信回路が誤動作を起こす問題がある。そこで、このノイズによる不具合について具体的に説明する。
【０００６】
絶縁素子で絶縁され、異なる電源系で動作する複数の半導体チップを有する通信システムは、例えば、低い電源電圧で動作し、高度に微細化された演算回路等により生成された制御信号（振幅の小さな信号）により高い電源電圧に基づき振幅の大きな駆動信号を生成する負荷駆動回路を制御する場合に用いられる。そこで、当該通信システムをハーフブリッジドライバの制御に適用した例を一例として、ノイズによる不具合について説明を行う。
【０００７】
図３２にハーフブリッジドライバを制御する通信システムのブロック図を示す。図３２に示すように、当該通信システムでは、第１の半導体チップＣＨＰ１に送信回路Ｔｘａ、Ｔｘｂが形成され、第２の半導体チップＣＨＰ２にインダクタ結合型絶縁部、受信回路Ｒｘａ及びゲートドライバＧＤｒｖａが形成され、第３の半導体チップＣＨＰ３にインダクタ結合型絶縁部、受信回路Ｒｘｂ及びゲートドライバＧＤｒｖｂが形成される。そして、第１の半導体チップＣＨＰ１には電源電圧ＶＤＤ０及び接地電圧ＧＮＤ０が与えられ、第２の半導体チップＣＨＰ２には電源電圧ＶＤＤ１及び接地電圧ＧＮＤ１が与えられ、第３の半導体チップＣＨＰ３には電源電圧ＶＤＤ２及び接地電圧ＧＮＤ２が与えられる。また、パワートランジスタＰＴｒ１、ＰＴｒ２は電源電圧ＨＶＤＤ及び接地電圧ＧＮＤ２に基づき動作するハーフブリッジドライバを構成する。この電源電圧ＨＶＤＤは、電源電圧ＶＤＤ１、ＶＤＤ２よりも高い電圧を有する。
【０００８】
そして、送信データＤｔｘａ、Ｄｔｘｂが送信回路Ｔｘａ、Ｔｘｂ、インダクタ結合による絶縁部、受信回路Ｒｘａ、Ｒｘｂを介してゲートドライバＧＤｒｖａ、ＧＤｒｖｂに伝播される。ゲートドライバＧＤｒｖａ、ＧＤｒｖｂは、パワートランジスタＰＴｒ１、ＰＴｒ２のゲート制御信号Ｇ１、Ｇ２を生成し、パワートランジスタＰＴｒ１、ＰＴｒ２を駆動する。
【０００９】
続いて、図３２に示す通信システムの理想的な動作時のタイミングチャートの一例を図３３に示す。図３３に示すように、ハーフブリッジドライバは、ゲート制御信号Ｇ１、Ｇ２に基づきオン又はオフになり、負荷を駆動する負荷駆動信号Ｖｃｍを生成する。この負荷駆動信号Ｖｃｍは電圧振幅が、第１〜第３の半導体チップが出力する信号よりも大きい（例えば１００Ｖ〜５ｋＶ程度）。
【００１０】
しかし、図３２で示した通信システムでは、寄生容量が形成されてしまう。そこで、図３２に示した通信システムに寄生容量を負荷したブロック図を図３４に示す。図３４に示すように、低電圧領域（第１の半導体チップＣＨＰ１）と高電圧領域（第２の半導体チップＣＨＰ２、第３の半導体チップＣＨＰ３）とは寄生容量などを介して結合される。そして、当該寄生容量などに起因して、受信信号に基づき生成される受信データＤｒｘａ、Ｄｒｘｂがノイズの影響を受ける。このノイズの影響を含めた通信システムの動作を示すタイミングチャートを図３５に示す。
【００１１】
図３５に示すように、図３４に示した通信システムでは、負荷駆動信号Ｖｃｍが大きく変動すると寄生容量を介して電源電圧（図３５のＶＤＤ１−ＧＮＤ１）にノイズが混入する。この電源ノイズによって受信データＤｒｘａ（又はＤｒｘｂ）の論理レベルが定まらない不定な状態となる。受信回路Ｒｘａ、Ｒｘｂに誤動作が生じると、ゲート制御信号Ｇ１、Ｇ２が正しい値を保てなくなる場合がある。
【００１２】
また、インダクタ結合や容量結合、光素子、ＧＭＲ素子などの絶縁素子を用いた半導体装置（以下、アイソレータと称す）の場合、絶縁素子の送信回路側の素子（コイル、電極、ＬＥＤなど）と受信回路側の素子（コイル、電極、ＧＭＲ素子、フォトダイオードなど）の間に寄生容量が存在する。負荷駆動信号Ｖｃｍが大きく変動した場合にこの素子間の寄生容量を介して受信回路側の素子に混入するノイズが、送信側回路からの信号と混同され、誤動作を起こす場合がある。このような誤動作を起こすと、機器が正しく動作しないだけでなく、パワートランジスタＰＴｒ１、ＰＴｒ２が同時にオン状態となり、高電圧領域の電源が接地電圧との間で短絡され、装置の破壊を招く場合がある。
【００１３】
このような課題に鑑み、本発明では、絶縁素子を介して信号を受信して受信データを生成する受信回路のノイズによる誤動作を防止することを目的とする。
【課題を解決するための手段】
【００１４】
本発明にかかる受信回路の一態様は、送信回路とは異なる電源系において動作する受信回路であって、前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替える状態保持回路と、前記受信データの論理レベルが切り替わる第１のタイミングから予め設定された第１の期間が経過するまでの期間において、前記状態保持回路に前記受信データの論理レベルの保持を指示するホールド信号を生成する状態保持制御回路と、を有する。
【００１５】
本発明にかかる受信回路の受信方法の一態様は、送信回路とは異なる電源系において動作し、前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替える受信回路の受信方法であって、前記受信データの論理レベルの変化を検出し、前記受信データの論理レベルが変化してから予め設定された第１の期間が経過するまでの期間において前記受信データの論理レベルを固定し、前記第１の期間の経過後に前記受信信号の変化に応じて前記受信データの論理レベルを切り替える。
【００１６】
本発明にかかる通信システムの一態様は、送信データに基づき絶縁素子に送信信号を出力する送信回路と、前記送信回路とは異なる電源系において動作し、前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替える受信回路と、を有し、前記受信回路は、前記受信信号の信号レベルの変化に応じて前記受信データの論理レベルを切り替える状態保持回路と、前記受信データの論理レベルが切り替わる第１のタイミングから予め設定された第１の期間において、前記状態保持回路に前記受信データの論理レベルの保持を指示するホールド信号を生成する状態保持制御回路と、を有する。
【発明の効果】
【００１７】
本発明にかかる受信回路、受信方法及び受信回路を備える通信システムによれば、受信回路がノイズにより誤動作することを防止できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる通信システムのブロック図である。
【図２】実施の形態１にかかるタイマーの回路図である。
【図３】実施の形態１にかかるタイマーの動作を示すタイミングチャートである。
【図４】実施の形態１にかかる受信回路の動作を示すタイミングチャートである。
【図５】実施の形態２にかかる通信システムのブロック図である。
【図６】実施の形態２にかかる受信回路の動作を示すタイミングチャートである。
【図７】実施の形態３にかかる通信システムのブロック図である。
【図８】実施の形態３にかかる受信回路の動作を示すタイミングチャートである。
【図９】実施の形態４にかかる通信システムのブロック図である。
【図１０】実施の形態４にかかる受信回路の動作を示すタイミングチャートである。
【図１１】実施の形態５にかかる通信システムのブロック図である。
【図１２】実施の形態５にかかる送信回路の動作を示すタイミングチャートである。
【図１３】本発明にかかる絶縁素子の一例を示すブロック図である。
【図１４】本発明にかかる絶縁素子の一例を示すブロック図である。
【図１５】本発明にかかる絶縁素子の一例を示すブロック図である。
【図１６】本発明にかかる絶縁素子の一例を示すブロック図である。
【図１７】本発明にかかる絶縁素子の一例を示すブロック図である。
【図１８】本発明にかかる通信システムの実装状態を示す模式図である。
【図１９】本発明にかかる通信システムの実装状態を示す模式図である。
【図２０】本発明にかかる通信システムの実装状態を示す模式図である。
【図２１】本発明にかかる通信システムの実装状態を示す模式図である。
【図２２】本発明にかかる通信システムの実装状態を示す模式図である。
【図２３】本発明にかかる通信システムの実装状態を示す模式図である。
【図２４】本発明にかかる通信システムの実装状態を示す模式図である。
【図２５】図２４にかかる半導体装置の断面図を示す模式図である。
【図２６】図２４にかかる半導体装置の断面図の別の例を示す模式図である。
【図２７】本発明にかかる通信システムの実装状態を示す模式図である。
【図２８】本発明にかかる通信システムの実装状態を示す模式図である。
【図２９】本発明にかかる通信システムの実装状態を示す模式図である。
【図３０】本発明にかかる通信システムの実装状態を示す模式図である。
【図３１】絶縁素子を用いた通信システムの実装状態を示す模式図である。
【図３２】課題を説明するための通信システムの例を示すブロック図である。
【図３３】図３２に示す通信システムの理想的な動作を示すタイミングチャートである。
【図３４】図３２に示す通信システムにおいて生じる不具合を説明するための通信システムのブロック図である。
【図３５】図３４に示す通信システムにおける不具合動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる通信システムでは、受信回路における受信方法に特徴の１つを有する。そこで、以下の説明では受信回路を中心に説明する。また、以下の説明では、受信回路において生成される受信データによりパワートランジスタの導通状態を制御する例について説明するが、本発明にかかる受信回路により生成される受信データの制御対象はこれに限られるものではない。
【００２０】
図１に実施の形態１にかかる通信システム１のブロック図を示す。図１に示すように、通信システム１は、電気的に絶縁された第１の半導体チップＣＨＰ１と第２の半導体チップＣＨＰ２を有する。また、図１では、受信データによる制御対象となるパワートランジスタＰＴｒ１を示した。パワートランジスタＰＴｒ１は、負荷駆動信号Ｖｃｍを出力する。また、図１に示す例では、絶縁素子ＩＳＯとしてオンチップトランスフォーマを有する。
【００２１】
第１の半導体チップＣＨＰ１には、送信回路Ｔｘが形成される。送信回路Ｔｘは、送信データＤｔｘ１に基づきオンチップトランスフォーマの一次側コイルに送信信号を出力する。第１の半導体チップＣＨＰ１は、電源電圧ＶＤＤ１と接地電圧ＧＮＤ１とに基づき動作する。
【００２２】
第２の半導体チップＣＨＰ２には、オンチップトランスフォーマ、受信回路Ｒｘ１、ゲートドライバＧＤｒｖが形成される。オンチップトランスフォーマの二次側コイルは、受信回路Ｒｘ１に接続される。そして、二次側コイルは、受信回路Ｒｘ１に一次側コイルに生じた磁界変化に基づき電圧レベルが変動する受信信号を与える。受信回路Ｒｘ１は、送信回路Ｔｘがオンチップトランスフォーマを介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データＤｒｘ１の論理レベルを切り替える。また、本実施の形態にかかる受信回路Ｒｘ１は、受信データＤｒｘ１の論理レベルが切り替わった後、予め設定される第１の期間において受信データＤｒｘ１の論理レベルを保持する機能を有する。ゲートドライバＧＤｒｖは、受信データＤｒｘ１に基づきパワートランジスタＰＴｒ１を駆動する。この第２の半導体チップＣＨＰ２は、電源電圧ＶＤＤ１よりも高い電圧値を有する電源電圧ＶＤＤ２と接地電圧ＧＮＤ１とに基づき動作する。つまり、第２の半導体チップＣＨＰ２に形成された回路は、送信回路Ｔｘとは異なる電源系において動作する。なお、パワートランジスタＰＴｒ１は、電源電圧ＶＤＤ１よりも高い電圧値を有する電源電圧ＨＶＤＤがコレクタに供給される。つまり、負荷駆動信号Ｖｃｍは、受信回路Ｒｘ１及びゲートドライバＧＤｒｖが出力するゲート制御信号の電圧振幅よりも大きな電圧振幅を有する。
【００２３】
ここで、受信回路Ｒｘ１についてさらに詳細に説明する。受信回路Ｒｘ１は、状態保持回路１０、状態保持制御回路２０を有する。状態保持回路１０は、送信回路Ｔｘが絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データＤｒｘ１の論理レベルを切り替える。状態保持回路１０は、増幅回路ＡＭＰとデータリカバリ回路（例えば、ヒステリシスコンパレータ１１）とを有する。受信回路Ｒｘ１では、増幅回路ＡＭＰにより２次側コイルに生成される受信信号を増幅してヒステリシスコンパレータ１１に与える受信信号Ａを生成する。つまり、受信信号Ａは、２次側コイルに生成される受信信号の振幅を増幅したものであって、これら２つの信号は等価のものとして扱うことができる。また、２次側コイルに生成される受信信号の電圧振幅が十分な大きさを有する場合は増幅回路ＡＭＰを省略することも可能である。
【００２４】
ヒステリシスコンパレータ１１は、受信信号Ａに基づいて受信データＤｒｘ１を生成する。より具体的には、ヒステリシスコンパレータ１１には受信信号Ａと基準電圧（不図示）が入力され、受信信号Ａと基準電圧との電圧差が所定の電圧差以上になると受信データＤｒｘ１の論理レベルを切り替える。また、ヒステリシスコンパレータ１１には、状態保持制御回路２０が生成するホールド信号Ｄが入力される。そして、ヒステリシスコンパレータ１１は、ホールド信号Ｄがイネーブル状態（例えば、ハイレベル）の期間は、ホールド信号Ｄがイネーブル状態になる前に出力していた受信データＤｒｘ１の論理レベルを保持する機能を有する。
【００２５】
状態保持制御回路２０は、受信データＤｒｘ１の論理レベルが切り替わる第１のタイミングから予め設定された第１の期間が経過するまでの期間において、状態保持回路１０に受信データＤｒｘ１の論理レベルの保持を指示するホールド信号Ｄを生成する。状態保持制御回路２０は、エッジ検出回路２１、タイマー２２を有する。エッジ検出回路２１は、受信データＤｒｘ１の立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号Ｃを生成する。タイマー２２は、エッジ検出信号Ｃに基づき第１の期間においてホールド信号Ｄをイネーブル状態とする。つまり、タイマー２２は、第１の期間の長さを設定する。
【００２６】
ここで、タイマー２２を実現するための回路の一例を図２に示す。図２に示すタイマー２２は、コンデンサＣＡＰ、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、電流源３０、コンパレータ３１、セットリセットラッチ回路３２を有する。
【００２７】
電流源３０は、一端に電源電圧ＶＤＤ１が供給され、他端がＰＭＯＳトランジスタＰ１のソースに接続される。ＰＭＯＳトランジスタＰ１のゲートには、ホールド信号Ｄの反転信号が入力される。ＰＭＯＳトランジスタＰ１のドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続される。ＮＭＯＳトランジスタＮ１のゲートには、ホールド信号Ｄの反転信号が入力される。ＮＭＯＳトランジスタＮ１のソースには、接地電圧ＧＮＤ１が供給される。ＮＭＯＳトランジスタＮ１のドレインとＰＭＯＳトランジスタＰ１のドレインとの接続ノードには、コンデンサＣＡＰの一端及びコンパレータ３１の非反転入力端子が接続される。コンデンサＣＡＰの他端には接地電圧ＧＮＤ１が供給される。コンパレータ３１の反転入力端子には、基準電圧Ｖｒｅｆが入力される。そして、コンパレータ３１は、非反転入力端子の電圧（以下、計時電圧Ｖｃと称す）が基準電圧Ｖｒｅｆよりも大きくなるとリセット信号ＲＳＴをロウレベルからハイレベルに切り替える。セットリセットラッチ回路３２は、リセット端子にリセット信号ＲＳＴが入力され、セット端子にエッジ検出信号Ｃが入力される。また、セットリセットラッチ回路３２は、出力端子Ｑからホールド信号Ｄを出力し、出力端子Ｑｂからホールド信号Ｄの反転信号を出力する。そして、セットリセットラッチ回路３２は、リセット信号ＲＳＴの立ち上がりエッジに応じてホールド信号Ｄをロウレベルとし、エッジ検出信号Ｃの立ち上がりに応じてホールド信号Ｄをハイレベルとする。
【００２８】
ここで、タイマー２２の動作について説明する。タイマー２２の動作を示すタイミングチャートを図３に示す。図３に示すように、タイマー２２は、タイミングｔ１において、エッジ検出信号Ｃの立ち上がりエッジが入力されると、ホールド信号Ｄをロウレベルからハイレベル（イネーブル状態）に切り替える。また、ホールド信号Ｄがハイレベルとなることで、ＮＭＯＳトランジスタＮ１がオフ状態となり、ＰＭＯＳトランジスタＰ１がオン状態となる。これにより、コンデンサＣＡＰに電流源３０から定電流Ｉｒｅｆが入力され、計時電圧Ｖｃの電圧が徐々に上昇する。そして、タイミングｔ２において計時電圧Ｖｃが基準電圧Ｖｒｅｆを超えると、コンパレータ３１がリセット信号ＲＳＴを立ち上げる。このリセット信号ＲＳＴの立ち上がりエッジに応じて、ホールド信号Ｄはハイレベルからロウレベル（ディスイネーブル状態）になる。
【００２９】
つまり、タイマー２２は、タイミングｔ１からｔ２の長さにより第１の期間の長さを設定し、第１の期間においてホールド信号Ｄをイネーブル状態とする。この第１の期間の長さは、コンデンサＣＡＰの容量値又は定電流Ｉｒｅｆの電流量により調節することができる。実施の形態１にかかる通信システム１では、第１の期間の長さは、負荷駆動信号Ｖｃｍの変動により生じるノイズが収束するまでにかかる時間よりも長く設定される。
【００３０】
続いて、実施の形態１にかかる通信システム１の動作について説明する。通信システム１の動作を示すタイミングチャートを図４に示す。図４に示すように、通信システム１では、送信データＤｔｘ１の立ち上がりエッジに応じて受信信号Ａとして正パルスが生成され、受信データＤｒｘ１の立ち下がりエッジに応じて受信信号Ａとして負パルスが生成される。そして、受信回路Ｒｘ１は、受信信号Ａの正パルスに応じて受信データＤｒｘ１をロウレベルからハイレベルに切り替える。また、受信回路Ｒｘ１は、受信信号Ａの負パルスに応じて受信データＤｒｘ１をハイレベルからロウレベルに切り替える。また、エッジ検出回路２１は、受信データＤｒｘ１の切り替わりエッジに応じてエッジ検出信号Ｃとしてパルス信号を出力する。そして、タイマー２２は、エッジ検出信号Ｃのパルスに応じてホールド信号Ｄを第１の期間の間イネーブル状態とする。
【００３１】
続いて、負荷駆動信号Ｖｃｍは、受信データＤｒｘ１の変動から遅延を持って変動を開始する。図４に示す例では、負荷駆動信号Ｖｃｍは、受信データＤｒｘ１が立ち上がった場合に電圧を上昇させ、受信データＤｒｘ１が立ち下がった場合に電圧を降下させる。そして、この負荷駆動信号Ｖｃｍの変動により電源電圧ＶＤＤ１にノイズが生じる。そして、このノイズに起因して受信信号Ａに電圧変動が生じる。
【００３２】
このとき、受信回路Ｒｘ１では、ホールド信号Ｄがディスイネーブル状態の期間はヒステリシスコンパレータ１１を動作状態とし、受信信号Ａの電圧変動に応じた受信データＤｒｘ１の論理レベルの切り替えを許可する。一方、受信回路Ｒｘ１では、ホールド信号Ｄがネーブル状態の期間はヒステリシスコンパレータ１１をホールド状態とし、受信信号Ａの電圧変動に応じた受信データＤｒｘ１の論理レベルの切り替えを不許可とする。図４に示す例では、状態保持制御回路２０の動作によりホールド信号Ｄは、受信信号Ａにノイズが混入する期間にイネーブル状態に制御される。つまり、受信回路Ｒｘ１は、受信信号Ａにノイズが混入する期間においてヒステリシスコンパレータ１１による受信データＤｒｘ１の論理レベルを固定する。これにより、受信回路Ｒｘ１では、ノイズにより受信データＤｒｘ１が不定状態になることを防止する。なお、図４に示すように、受信回路Ｒｘ１は、第１の期間が経過後は、受信信号Ａの変動に基づく受信データＤｒｘ１の論理レベルの論理レベルの切り替えを許可する通常動作を再開する。
【００３３】
通信システム１を構成する半導体装置の寄生結合容量を介したノイズの発生は、パワートランジスタＰＴｒ１が負荷を駆動する負荷駆動信号Ｖｃｍの電圧が変化したときに生じる。この電圧の変化は、アイソレータを介して伝播されるパワートランジスタＰＴｒ１のゲート制御信号の変化をきっかけにして発生する。図４に示す例では、このゲート制御信号は、低電圧領域における送信データＤｔｘ１の変化に応じて変化する。また、負荷は、例えば、家庭用電源で動作するスイッチング電源回路、モーター、照明機器などであり、負荷駆動信号Ｖｃｍの電圧振幅は、数十ボルトから数キロボルト程度が想定される。このように、負荷駆動信号Ｖｃｍは、第２の半導体チップＣＨＰ２に供給される電源電圧ＶＤＤ１（例えば、５Ｖ）に比して極端に大きい電圧振幅を有するため、寄生容量を介して受信信号Ａに注入されるノイズが大きくなる傾向がある。そして、ノイズの電圧振幅が大きな場合、ノイズに起因した通信システム１の誤動作が起こる可能性がある。特に受信回路Ｒｘ１にノイズが注入されることで、受信回路Ｒｘ１内部のヒステリシスコンパレータ１１などの状態保持回路が誤った論理値に張り付くと、誤動作が起こる。
【００３４】
ここで、受信信号Ａに注入されるノイズは、送信データＤｔｘ１及び受信データＤｒｘ１の変化をきっかけとして起こるため、ノイズが発生するタイミングを予測することが可能である。具体的には、受信回路Ｒｘが出力する受信データＤｒｘ１の論理値が変化してから数十ｎｓ〜数百ｎｓ後に、負荷駆動信号Ｖｃｍが変化し、ノイズが発生する。この時間差は、ゲートドライバの遅延や、パワートランジスタＰＴｒ１の遅延である。また、このノイズは周辺回路の寄生インダクタンス、寄生抵抗及び寄生容量による減衰振動であり、その持続時間も予測可能である（例えば、数十ｎｓ〜数百ｎｓ程度）つまり、ノイズが発生するタイミングと、ノイズの持続時間がある程度の精度で予測できるため、この予測に基づき第１の期間の長さを設定することが可能である。
【００３５】
そして、上記説明より、実施の形態１にかかる通信システム１では、受信回路Ｒｘ１が、受信データＤｒｘ１の論理レベルが変化するタイミングから第１の期間が経過するまでの間、状態保持回路１０による受信データＤｒｘ１の論理レベルを固定する。これにより、実施の形態１にかかる通信システム１では、回路動作に起因して受信信号Ａのノイズが注入された場合においても、ノイズの影響により受信データＤｒｘ１が反転又は不定状態となることを防ぐことができる。
【００３６】
実施の形態２
実施の形態２にかかる通信システム２のブロック図を図５に示す。実施の形態２にかかる通信システム２は、実施の形態１にかかる通信システム１の状態保持回路１０の変形例となる状態保持回路１０ａを示すものである。実施の形態２にかかる通信システム２の説明において、実施の形態１にかかる通信システム１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００３７】
実施の形態２にかかる状態保持回路１０ａは、増幅回路ＡＭＰ、ヒステリシスコンパレータ１１に加えスイッチ回路ＳＷＴｒを有する。スイッチ回路ＳＷＴｒは、ヒステリシスコンパレータ１１と増幅回路ＡＭＰとの間に接続される。つまり、増幅回路ＡＭＰが省略されている形態では、スイッチ回路ＳＷＴｒは、２次側コイルとヒステリシスコンパレータ１１との間に接続されることになる。
【００３８】
スイッチ回路ＳＷＴｒは、図５に示す例では、ＮＭＯＳトランジスタが用いられる。そして、ＮＭＯＳトランジスタのソースが増幅回路ＡＭＰに接続され、ドレインがヒステリシスコンパレータ１１の入力に接続される。また、ＮＭＯＳトランジスタのゲートにはホールド信号Ｄが入力される。なお、図５では、スイッチ回路ＳＷＴｒに入力される送信信号と、スイッチ回路ＳＷＴｒから出力される送信信号とを区別するために、スイッチ回路ＳＷＴｒに入力される送信信号にＡの符号を付し、スイッチ回路ＳＷＴｒから出力される送信信号にＢの符号を付した。
【００３９】
実施の形態２にかかる通信システム２では、スイッチ回路ＳＷＴｒによりヒステリシスコンパレータ１１による受信データＤｒｘ１の論理レベルの切り替えを許可するか否かを制御する。そのため、実施の形態２にかかるヒステリシスコンパレータ１１には、ホールド信号Ｄは入力されず、ホールド信号Ｄにより動作モードを切り替える機構を有していない。また、図５に示す例では、スイッチ回路ＳＷＴｒとしてＮＭＯＳトランジスタを構成するため、ホールド信号Ｄとして、図２に示すセットリセットラッチ回路３２の出力端子Ｑｂから出力される信号を用いる。
【００４０】
続いて、実施の形態２にかかる通信システム２の動作について説明する。図６に通信システム２の動作を示すタイミングチャートを示す。図６に示すように、通信システム２においても、ホールド信号Ｄがイネーブル状態（実施の形態２ではロウレベル）となるタイミングと受信データＤｒｘ１の論理レベルが切り替わるタイミングとの関係は、実施の形態１にかかる通信システム１と同じである。
【００４１】
実施の形態２にかかる通信システム２では、ホールド信号Ｄがイネーブル状態の期間においてスイッチ回路ＳＷＴｒがオフ状態となる。そのため、ホールド信号Ｄがイネーブル状態の期間において、スイッチ回路ＳＷＴｒに入力される受信信号Ａには、負荷駆動信号Ｖｃｍの変動に起因したノイズが注入されるが、スイッチ回路ＳＷＴｒから出力される受信信号Ｂには、当該ノイズは注入されない。これにより、ホールド信号Ｄがイネーブル状態の期間において、ヒステリシスコンパレータ１１が出力する受信データＤｒｘ１の論理レベルは固定され、誤動作が防止される。
【００４２】
一方、第１の期間が経過した後は、ホールド信号Ｄがディスイネーブル状態（実施の形態２では、ハイレベル）となるため、スイッチ回路ＳＷＴｒはオン状態となり、受信信号Ａがそのまま受信信号Ｂとして伝達され、ヒステリシスコンパレータ１１は、受信信号Ｂの変動に基づき受信データＤｒｘ１の論理レベルを切り替える。
【００４３】
上記説明より、実施の形態２にかかる通信システム２においても、実施の形態１にかかる通信システム１と同様に、受信データＤｒｘ１の論理レベルの変化後に生じるノイズに起因した誤動作が防止される。
【００４４】
実施の形態３
実施の形態３にかかる通信システム３のブロック図を図７に示す。実施の形態３にかかる通信システム３は、実施の形態１にかかる通信システム１の状態保持回路１０の変形例となる状態保持回路１０ｂを示すものである。また、通信システム３では、通信システム１の状態保持制御回路２０の変形例となる状態保持制御回路２０ａを有する。実施の形態３にかかる通信システム３の説明において、実施の形態１にかかる通信システム１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００４５】
状態保持回路１０ｂは、増幅回路ＡＭＰ、正パルス検出回路１２、負パルス検出回路１３、ラッチ回路１４を有する。正パルス検出回路１２は、増幅回路ＡＭＰから受信信号Ａを得る。そして、受信信号Ａに正のパルス（例えば、正電位側に振幅を有するパルス）が生じていた場合に、所定のパルス幅を有する立ち上がり検出信号Ｅを出力する。負パルス検出回路１３、増幅回路ＡＭＰから受信信号Ａを得る。そして、受信信号Ａに負のパルス（例えば、負電位側に振幅を有するパルス）が生じていた場合に、所定のパルス幅を有する立ち上がり検出信号Ｆを出力する。ラッチ回路１４は、例えば、セットリセットラッチ回路であって、セット入力端子に立ち上がり検出信号Ｅが入力され、リセット入力端子に立ち上がり検出信号Ｆが入力される。そして、出力端子Ｑから受信データＤｒｘ１を出力する。つまり、ラッチ回路１４は、立ち上がり検出信号Ｅに応じて受信データＤｒｘ１を立ち上げ、立ち上がり検出信号Ｆに応じて受信データＤｒｘ１を立ち下げる。また、ラッチ回路１４には、ホールド信号Ｈが入力されており、ホールド信号Ｈがイネーブル状態（例えば、ハイレベル）の場合には受信データＤｒｘ１の論理レベルを固定し、ホールド信号Ｈがディスイネーブル状態（例えば、ロウレベル）の場合には受信データＤｒｘ１の論理レベルを立ち上がり検出信号Ｅ又は立ち上がり検出信号Ｆに応じて切り替える。
【００４６】
状態保持制御回路２０ａは、状態保持制御回路２０のエッジ検出回路２１をエッジ検出回路２３に置き換えたものである。エッジ検出回路２３は、立ち上がり検出信号Ｅ又は立ち上がり検出信号Ｆのいずれか一方の変化に応じてエッジ検出信号Ｇを生成する。そして、タイマー２２は、エッジ検出信号Ｇに基づきホールド信号Ｈを生成する。
【００４７】
続いて、実施の形態３にかかる通信システム３の動作について説明する。通信システム３の動作を示すタイミングチャートを図８に示す。図８に示すように、通信システム３では、負荷駆動信号Ｖｃｍの変動に伴い生じたノイズによって、立ち上がり検出信号Ｅ及び立ち上がり検出信号Ｆが一定期間不定状態となる。しかしながら、通信システム３では、ノイズが発生する期間にホールド信号Ｇをイネーブル状態に制御する。これにより、ラッチ回路１４は、ノイズが発生している期間にホールド状態となり、受信データＤｒｘ１の論理レベルを固定する。
【００４８】
上記説明より、実施の形態３にかかる通信システム３においても実施の形態１にかかる通信システム１と同様に、受信データＤｒｘ１の論理レベルの変化後に生じるノイズに起因した誤動作が防止される。
【００４９】
実施の形態４
実施の形態４にかかる通信システム４のブロック図を図９に示す。実施の形態４にかかる通信システム４は、実施の形態１にかかる通信システム１の状態保持回路１０の変形例となる状態保持回路１０ｃを示すものである。実施の形態４にかかる通信システム４の説明において、実施の形態１にかかる通信システム１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００５０】
状態保持回路１０ｃは、ヒステリシスコンパレータ１５、ゲーティング回路（例えば、ラッチ回路１６）、反転入力付きＡＮＤ回路１７、ＡＮＤ回路１８を有する。ヒステリシスコンパレータ１５は、増幅回路ＡＭＰから出力される受信信号Ａを受信して、中間受信データＩを生成する。この中間受信データＩは、受信信号Ａの電圧レベルに応じて論理レベルが切り替わる。ラッチ回路１６は、中間受信データＩに応じて受信データＤｒｘ１の論理レベルを切り替える。また、ラッチ回路１６は、ホールド信号Ｋがイネーブル状態（例えば、ハイレベル）の場合は、受信データＤｒｘ１の論理レベルを固定する。なお、本実施の形態では、ホールド信号Ｋは、受信データＤｒｘ１に基づき生成されるエッジ検出信号Ｊに基づき生成される。
【００５１】
反転入力付きＡＮＤ回路１７は、反転入力端子に受信データＤｒｘ１が入力され、他方の入力端子にホールド信号Ｋが入力される。そして、反転入力付きＡＮＤ回路１７は、受信データＤｒｘ１の反転値とホールド信号Ｋの論理値との論理積値をリセット信号Ｒとして出力する。ＡＮＤ回路１８は、一方の入力端子に受信データＤｒｘ１が入力され、他方の入力端子にホールド信号Ｋが入力される。そして、ＡＮＤ回路１８は、受信データＤｒｘ１とホールド信号Ｋの論理積値をセット信号Ｓとして出力する。
【００５２】
また、ヒステリシスコンパレータ１５は、このセット信号Ｓ及びリセット信号Ｒに応じて出力する中間受信データＩの論理レベルを切り替える。具体的には、ヒステリシスコンパレータ１５は、セット信号Ｓがイネーブル状態（例えば、ハイレベル）のときは中間受信データＩをハイレベルとし、リセット信号Ｒがイネーブル状態（例えば、ハイレベル）のときは中間受信データＩをロウレベルとする。なお、セット信号Ｓは、ホールド信号Ｋがイネーブル状態かつ受信データＤｒｘ１がハイレベルのときにイネーブル状態となり、リセット信号Ｒはホールド信号Ｋがイネーブル状態かつ受信データＤｒｘ１がロウレベルのときにイネーブル状態となる。
【００５３】
続いて、通信システム４の動作について説明する。図１０に通信システム４の動作を示すタイミングチャートを示す。図１０に示すように、通信システム４では、中間受信データＩがノイズによって不定状態となっても、セット信号Ｓ又はリセット信号Ｒによって、ノイズが注入される以前の論理レベルに戻る。また、受信データＤｒｘ１は、ラッチ回路１６は、ノイズが注入されている期間にホールド信号Ｋによってホールド状態に制御されるため、受信データＤｒｘ１の論理レベルは、ノイズの影響を受けない。
【００５４】
上記説明より、実施の形態４にかかる通信システム４においても実施の形態１にかかる通信システム１と同様に、受信データＤｒｘ１の論理レベルの変化後に生じるノイズに起因した誤動作が防止される。
【００５５】
実施の形態５
実施の形態５にかかる通信システム５のブロック図を図１１に示す。図５に示すように、通信システム５は、実施の形態１から実施の形態４において説明した受信回路と組み合わせて用いられる送信回路Ｔｘ１を有するものである。図１１に示すように、送信回路Ｔｘ１は、第１の半導体チップＣＨＰ１上に形成される。
【００５６】
送信回路Ｔｘ１は、ラッチ回路４０、パルス生成回路４１、送信駆動回路４２、タイマー５０を有する。ラッチ回路４０は、送信データＤｔｘ１に応じて送信データＤｔｘ１２を生成する。パルス生成回路４１は、送信データＤｔｘ１２に基づき送信駆動回路４２が一次側コイルを駆動するための送信信号を生成する。
【００５７】
状態保持制御回路５０は、エッジ検出回路５１及びタイマー５２を有する。エッジ検出回路５１及びタイマー５２は、エッジ検出回路２１及びタイマー２２と実質的に同じものである。ことのき、タイマー５２は、タイマー２２が設定する第１の期間よりも長い第２の期間を設定する。つまり、タイマー５２は、エッジ検出回路５１がエッジ検出信号Ｌを生成し、エッジ検出信号Ｌに応じてホールド信号Ｍを第２の期間においてイネーブル状態とする。これにより、パルス生成回路４１は、送信データＤｔｘ１が変化した後、第２の期間が経過するまでは、送信データＤｔｘ１２の論理レベルを固定する。そして、ラッチ回路４０は、第２の期間経過後に送信データＤｔｘ１２を送信データＤｔｘ１に応じて変化させる。
【００５８】
ここで、通信システム５の動作について説明する。通信システム５の動作を示すタイミングチャートを図１２に示す。なお、図１２では、受信回路Ｒｘとして実施の形態１にかかる受信回路Ｒｘ１を用いた例を示す。
【００５９】
図１２に示すように、送信回路Ｔｘ１では、送信データＤｔｘ１２を変化させた後第２の期間が経過するまでは、送信データＤｔｘ１の変化にかかわらず、送信データＤｔｘ１２の論理レベルを固定する。そして、この第２の期間を第１の期間よりも長く設定する。これにより、通信システム５では、受信回路Ｒｘ１のヒステリシスコンパレータ１１がホールド状態の間に受信信号Ａが送信データＤｔｘ１に応じて変動することを防止する。
【００６０】
このように、通信システム５では、送信回路Ｔｘ１が受信回路Ｒｘ１において送信データＤｔｘ１の変化を検出できるようになるまで、エッジデータの送信を待つ。これにより、通信システム５では、送信データＤｔｘ１のエッジデータが誤送信又は未送信となることを防止する。
【００６１】
上記説明より、通信システム５にかかる受信回路Ｒｘ１を用いることで、受信回路Ｒｘ１からＲｘ４において、送信データＤｔｘ１のエッジデータが送信されないことを防止することができる。これにより、通信システム５では、通信の信頼性を向上させることができる。
【００６２】
その他の実施の形態
その他の実施の形態として、以下では、絶縁素子の例と、絶縁素子の実装例について説明する。まず、図１３から図１７に絶縁素子の例を示す。図１３は、絶縁素子としてオンチップトランスフォーマ６０を用いたものである。図１４は、絶縁素子としてコンデンサ６１を用いたものである。図１５は、絶縁素子としてＧＭＲ素子６２を用いたものである。図１６は、絶縁素子としてパルス駆動型フォトカプラ６３を用いたものである。図１７は、絶縁素子として直流駆動型フォトカプラ６４を用いたものである。
【００６３】
図１３から図１７において示したように、絶縁素子により、データを伝達する方法又は素子がことなるため、絶縁素子を変更した場合は、送信駆動回路４２又は増幅回路ＡＭＰの入力形式変更する必要がある。しかし、いずれの例においても、受信回路Ｔｘ及び受信回路Ｒｘ内では、同じ処理を適用できることがわかる。
【００６４】
続いて、絶縁素子としてオンチップトランスフォーマを用いた場合の実装例の概略図を図１８から図２８に示す。また、絶縁素子としてオンチップトランスフォーマを用いた場合の実装例の概略図を図２９、図３０に示す。
【００６５】
図１８は、図３１に示したオンチップトランスフォーマを第１の半導体チップＣＨＰ１に設けたものである。図１９、図２０は、同一の配線層に形成された配線によって一次側コイル及び二次側コイルを形成したものである。図２１は、送信回路Ｔｘ及び受信回路Ｒｘとは別の半導体チップ上にオンチップトランスフォーマを形成したものである。図２２、図２３は、送信回路Ｔｘと受信回路Ｒｘとを別の半導体チップ上に形成し、かつ、一次側コイルと二次側コイルとも別の半導体チップに形成したものである。図２４は、１つの半導体チップ上に送信回路Ｔｘ、オンチップトランスフォーマ、受信回路Ｒｘを形成したものである。この半導体チップでは、半導体基板に形成された絶縁層により、１つのチップを実質的に送信側のチップと受信側チップとに分離している。この分離の様子を示す半導体装置の断面図を図２５及び図２６に示す。図２７、図２８は送信データを差動信号で送信する場合、又は、立ち上がりエッジと立ち下がりエッジとを別のオンチップトランスフォーマを用いて伝送する場合に用いられる通信システムの概略図である。図２９は、図３０に示すオンチップトランスフォーマをコンデンサに置き換えたものである。図３０は、図２８に示すオンチップトランスフォーマをコンデンサに置き換えたものである。
【００６６】
上記説明より、本発明にかかる送信回路Ｔｘ、受信回路Ｒｘを適用できる通信システムでは、絶縁素子の種類又は、絶縁素子の配置に関しては特に制限がないことがわかる。上記説明では、絶縁素子を半導体チップ上に形成するとしたが、絶縁素子は、外付け部品として設けることも可能である。
【００６７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００６８】
本発明は、以下の別の態様を含む。
（付記１）
送信回路とは異なる電源系において動作する受信回路であって、
前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替える状態保持回路と、
前記受信データの論理レベルが切り替わる第１のタイミングから予め設定された第１の期間が経過するまでの期間において、前記状態保持回路に前記受信データの論理レベルの保持を指示するホールド信号を生成する状態保持制御回路と、
を有する受信回路。
（付記２）
前記状態保持回路は、
前記受信信号に基づき前記受信データを生成するデータリカバリ回路を有し、
前記状態保持制御回路は、
前記受信データの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出信号に基づき前記第１の期間において前記ホールド信号をイネーブル状態とするタイマーと、を有する付記１に記載の受信回路。
（付記３）
前記状態保持回路は、前記絶縁素子と前記データリカバリ回路との間に設けられ、前記ホールド信号がイネーブル状態の期間に遮断状態となるスイッチ回路を有する付記２に記載の受信回路。
（付記４）
前記データリカバリ回路は、
前記受信信号における正パルスを検出して立ち上がり検出信号を出力する正パルス検出回路と、
前記受信信号における負パルスを検出して立ち下がり検出信号を出力する負パルス検出回路と、
前記立ち上がり検出信号に応じて前記受信データを第１の論理レベルとし、前記立ち下がり検出信号に応じて前記受信データを第２の論理レベルとするラッチ回路と、を有し、
前記エッジ検出回路は、前記立ち下がり検出信号と前記立ち下がり検出信号の変化に基づき前記受信データの論理レベルの変化を検出してエッジ検出信号を生成する付記２に記載の受信回路。
（付記５）
前記状態保持回路は、
前記受信信号に基づき中間受信データを生成するデータリカバリ回路と、
前記中間受信データの論理レベルに応じて前記受信データの論理レベルを切り替え、前記ホールド信号に応じて前記受信データの論理レベルを固定するか否かを切り替えるゲーティング回路と、
前記ゲーティング回路の出力と前記ホールド信号とに基づき前記データリカバリ回路が出力する前記受信データの値を第１の論理レベルと第２の論理レベルのいずれかの値に設定する状態復帰回路と、を有し、
前記状態保持制御回路は、
前記受信データの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出信号に基づき前記第１の期間において前記ホールド信号をイネーブル状態とするタイマーと、を有する付記１に記載の受信回路。
（付記６）
前記タイマーは、
定電流を出力する定電流源と、
前記定電流に基づき計時電圧を生成するコンデンサと、
前記ホールド信号の反転信号に基づき前記コンデンサに蓄積された電荷を初期化するリセットトランジスタと、
前記計時電圧と基準電圧とを比較してリセット信号を出力するコンパレータと、
前記エッジ検出信号がセット端子に入力され、前記リセット信号がリセット端子に入力され、前記エッジ検出信号と前記リセット信号とに基づき前記ホールド信号を生成するセットリセットラッチ回路と、を有する付記１乃至５のいずれか１に記載の受信回路。
（付記７）
前記受信回路は、前記受信回路の電源電圧よりも高い電圧振幅の負荷駆動信号を生成する負荷駆動回路に前記受信データを与える付記１乃至６のいずれか１に記載の受信回路。
（付記８）
前記送信回路は、前記第１の期間よりも長い第２の期間の間、送信データの変化にかかわらず前記送信信号の生成を停止する付記１乃至７のいずれか１項に記載の受信回路。
（付記９）
前記絶縁素子は、トランスフォーマ、コンデンサ、ＧＭＲ素子、フォトカプラのいずれか１つである付記１乃至８のいずれか１に記載の受信回路。
（付記１０）
前記受信回路は、前記送信回路とは絶縁された半導体基板上に形成される付記１乃至９のいずれか１に記載の受信回路。
（付記１１）
送信回路とは異なる電源系において動作し、前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替える受信回路の受信方法であって、
前記受信データの論理レベルの変化を検出し、
前記受信データの論理レベルが変化してから予め設定された第１の期間が経過するまでの期間において前記受信データの論理レベルを固定し、
前記第１の期間の経過後に前記受信信号の変化に応じて前記受信データの論理レベルを切り替える受信回路の受信方法。
（付記１２）
前記第１の期間は、前記受信データが与えられる負荷駆動回路の動作に起因して生じる電源電圧変動が収束する期間よりも長い期間である付記１１に記載の受信回路の受信方法。
（付記１３）
前記送信回路は、前記送信信号の論理レベルを変化させてから前記第１の期間よりも長い第２の期間が経過するまでの期間において前記送信信号の論理レベルの変化を停止する付記１１又は１２に記載の受信回路の受信方法。
（付記１４）
送信データに基づき絶縁素子に送信信号を出力する送信回路と、
前記送信回路とは異なる電源系において動作し、前記送信回路が絶縁素子を介して出力する送信信号に基づき生成される受信信号の信号レベルの変化に応じて受信データの論理レベルを切り替える受信回路と、を有し、
前記受信回路は、
前記受信信号の信号レベルの変化に応じて前記受信データの論理レベルを切り替える状態保持回路と、
前記受信データの論理レベルが切り替わる第１のタイミングから予め設定された第１の期間において、前記状態保持回路に前記受信データの論理レベルの保持を指示するホールド信号を生成する状態保持制御回路と、
を有する通信システム。
（付記１５）
前記状態保持回路は、
前記受信信号に基づき前記受信データを生成するデータリカバリ回路を有し、
前記状態保持制御回路は、
前記受信データの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出信号に基づき前記第１の期間において前記ホールド信号をイネーブル状態とするタイマーと、を有する付記１４に記載の通信システム。
（付記１６）
前記状態保持回路は、前記絶縁素子と前記データリカバリ回路との間に設けられ、前記ホールド信号がイネーブル状態の期間に遮断状態となるスイッチ回路を有する付記１５に記載の通信システム。
（付記１７）
前記データリカバリ回路は、
前記受信信号における正パルスを検出して立ち上がり検出信号を出力する正パルス検出回路と、
前記受信信号における負パルスを検出して立ち下がり検出信号を出力する負パルス検出回路と、
前記立ち上がり検出信号に応じて前記受信データを第１の論理レベルとし、前記立ち下がり検出信号に応じて前記受信データを第２の論理レベルとするラッチ回路と、を有し、
前記エッジ検出回路は、前記立ち下がり検出信号と前記立ち下がり検出信号の変化に基づき前記受信データの論理レベルの変化を検出してエッジ検出信号を生成する付記１５に記載の通信システム。
（付記１８）
前記状態保持回路は、
前記受信信号に基づき前記受信データを生成するデータリカバリ回路と、
前記受信データの論理レベルを後段回路に伝達し、前記ホールド信号に応じて前記受信データの論理レベルを固定するか否かを切り替えるゲーティング回路と、
前記ゲーティング回路の出力と前記ホールド信号とに基づき前記データリカバリ回路が出力する前記受信データの値を第１の論理レベルと第２の論理レベルのいずれかの値に設定する状態復帰回路と、を有し、
前記状態保持制御回路は、
前記受信データの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出信号に基づき前記第１の期間において前記ホールド信号をイネーブル状態とするタイマーと、を有する付記１４に記載の通信システム。
（付記１９）
前記タイマーは、
定電流を出力する定電流源と、
前記定電流に基づき計時電圧を生成するコンデンサと、
前記ホールド信号の反転信号に基づき前記コンデンサに蓄積された電荷を初期化するリセットトランジスタと、
前記計時電圧と基準電圧とを比較してリセット信号を出力するコンパレータと、
前記エッジ検出信号がセット端子に入力され、前記リセット信号がリセット端子に入力され、前記エッジ検出信号と前記リセット信号とに基づき前記ホールド信号を生成するセットリセットラッチ回路と、を有する付記１４乃至１８のいずれか１に記載の通信システム。
（付記２０）
前記受信回路は、前記受信回路の電源電圧よりも高い電圧振幅の負荷駆動信号を生成する負荷駆動回路に前記受信データを与える付記１４乃至１９のいずれか１に記載の通信システム。
（付記２１）
前記送信回路は、前記第１の期間よりも長い第２の期間の間、送信データの変化にかかわらず前記送信信号の生成を停止する付記１４乃至２０のいずれか１に記載の通信システム。
（付記２２）
前記絶縁素子は、トランスフォーマ、コンデンサ、ＧＭＲ素子、フォトカプラのいずれか１つである付記１４乃至２１のいずれか１に記載の通信システム。
（付記２３）
前記受信回路は、前記送信回路とは絶縁された半導体基板上に形成される付記１４乃至２２のいずれか１に記載の通信システム。
【符号の説明】
【００６９】
１〜５  通信システム
１０、１０ａ、１０ｂ、１０ｃ  状態保持回路
１１、１５  ヒステリシスコンパレータ
１２  正パルス検出回路
１３、１６  負パルス検出回路
１４、４０  ラッチ回路
１７  反転入力付きＡＮＤ回路
１８  ＡＮＤ回路
２０、２０ａ、５０  状態保持制御回路
２１、２３、５１  エッジ検出回路
２２、５２  タイマー
３０  電流源
３１  コンパレータ
３２  セットリセットラッチ回路
４１  パルス生成回路
４２  送信駆動回路
６０  オンチップトランスフォーマ
６１  コンデンサ
６２  ＧＭＲ素子
６３  パルス駆動型フォトカプラ
６４  直流駆動型フォトカプラ
７１  半導体パッケージ
７２  外部端子
Ｌ１  一次側コイル
Ｌ２  二次側コイル
Ｔｘ、Ｔｘ１  送信回路
Ｒｘ、Ｒｘ１〜Ｒｘ４  受信回路
ＩＳＯ  絶縁素子
ＣＨＰ１  第１の半導体チップ
ＣＨＰ２  第２の半導体チップ
Ｄｔｘ１、Ｄｔｘ１２  送信データ
Ｄｒｘ１  受信データ
Ａ、Ｂ  受信信号
Ｃ、Ｇ、Ｊ、Ｌ  エッジ検出信号
Ｄ、Ｈ、Ｋ、Ｍ  ホールド信号
Ｅ  立ち上がり検出信号
Ｆ  立ち上がり検出信号
Ｉ  中間受信データ
Ｓ  セット信号
Ｒ  リセット信号
Ｖｃｍ  負荷駆動信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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