(57)【特許請求の範囲】
【請求項１】
第１のレベルを有する入力データ信号をラッチにより保持した後、出力インバータを介して第２のレベルを有する出力データ信号を出力するレベルシフト回路において、
ローレベルの出力データ信号を出力するときに、入力データ信号の変化に応答して上記出力データ信号をローレベルにセットするレベルセット回路と備え、
上記レベルセット回路は、
ハイレベルの入力データ信号を反転して上記出力インバータの出力端子に出力するインバータと、
ローレベルの入力データ信号を上記出力インバータの出力端子に出力する回路とを備えたことを特徴とするレベルシフト回路。
【請求項２】
上記ラッチは、互いに縦続接続されてなる２個のインバータを備えたことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
上記ラッチは、４個のＭＯＳトランジスタを備えた、ＣＭＯＳフリップフロップ型ラッチであることを特徴とする請求項２記載のレベルシフト回路。
【請求項４】
上記ラッチは、電源電圧側に２個のＰＭＯＳトランジスタがそれぞれ挿入された２個のインバータを備え、合計６個のＭＯＳトランジスタを備えた、ＣＭＯＳフリップフロップ型ラッチであることを特徴とする請求項２記載のレベルシフト回路。
【請求項５】
上記ラッチは、電源電圧側に２個のＰＭＯＳトランジスタがそれぞれ挿入されかつ接地側に２個のＮＭＯＳトランジスタがそれぞれ挿入された２個のインバータを備え、合計８個のＭＯＳトランジスタを備えた、ＣＭＯＳフリップフロップ型ラッチであることを特徴とする請求項２記載のレベルシフト回路。
【請求項６】
上記ラッチ及び上記出力インバータは、上記第１のレベルよりも高い電源電圧で駆動されるＭＯＳトランジスタで構成され、上記第２のレベルは、上記第１のレベルよりも高い電源電圧であることを特徴とする請求項１乃至５のうちのいずれか１つに記載のレベルシフト回路。
【請求項７】
上記レベルシフト回路は、同一のデバイスで上記第１のレベルと上記第２のレベルの２つの電源電圧で駆動可能な半導体デバイスであることを特徴とする請求項１乃至６のうちのいずれか１つに記載のレベルシフト回路。
【請求項８】
上記半導体デバイスは、フラッシュメモリであることを特徴とする請求項７記載のレベルシフト回路。
【請求項９】
請求項１乃至８のうちのいずれか１つに記載のレベルシフト回路を備えたことを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリなどの半導体デバイスに用いられるラッチを有するレベルシフト回路及びそれを用いた半導体デバイスに関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型フラッシュメモリなどの半導体デバイスでは、汎用性の要請から、同一の半導体デバイス（チップデバイス）は、外部電源電圧が例えば３．３Ｖ及び１．８Ｖの両方に対して正常動作するように設計されている。
【０００３】
図２２は従来技術に係るフラッシュメモリにおいて外部電源電圧ＶＣＣ＝３．３Ｖのときの各回路の電源電圧使用状態を示すブロック図である。また、図２３は従来技術に係るフラッシュメモリにおいて外部電源電圧ＶＣＣ＝１．８Ｖのときの各回路の電源電圧使用状態を示すブロック図である。図２２及び図２３において、ＮＡＮＤ型フラッシュメモリは、セルアレイ１と、ページバッファ２と、ロウデコーダ３と、電源回路（高電圧ＨＶ，中間電圧ＭＶ）４と、電源回路（基準電圧Ｖｒｅｆ，低電圧ＬＶ）５と、コントロールロジック６と、バッファ及びラッチ等７と、入出力バッファ８と、入力信号バッファ９とを備えて構成される。
【０００４】
図２２及び図２３は同一のＮＡＮＤ型フラッシュメモリであるが、印加される外部電源電圧ＶＣＣが異なるために、各回路の電源電圧使用状態が異なっている。すなわち、Ａ１は内部電源電圧ＶＤＤが３．３Ｖの回路であり、Ａ２は内部電源電圧ＶＤＤが１．９Ｖの回路であり、Ａ３は内部電源電圧ＶＰＰが５Ｖの回路である。従って、例えば、当該フラッシュメモリ内部において、外部電圧を内部電圧にレベルシフトし、また内部電圧を外部電圧にレベルシフトするためのレベルシフト回路を設ける必要があった（例えば、特許文献１〜５参照）。
【０００５】
図２４は従来例に係るレベルシフト回路の構成を示す回路図である。図２４において、従来例に係るレベルシフト回路は、
（１）２つのインバータ１１，１２がリング形状で互いに縦続接続することにより構成されたラッチ１０と、
（２）ラッチ１０の出力データを反転して出力データ信号ＤＯＵＴ（ＶＣＣ）として出力するインバータ１３と、
（３）ラッチ動作を指示するハイレベルのラッチ信号に応答してオンとなるＮＭＯＳトランジスタ３１，３２と、
（４）ハイレベルの入力データ信号ＤＩＮ（ＶＤＤ）に応答してオンとなるＮＭＯＳトランジスタ２１と、
（５）入力データ信号ＤＩＮ（ＶＤＤ）を反転するインバータ１４と、
（６）インバータ１４の出力データ信号（ハイレベル）に応答してオンとなるＮＭＯＳトランジスタ２２とを備えて構成される。
【０００６】
ここで、入力データ信号ＤＩＮ（ＶＤＤ）の符号の表記の括弧内は、ハイレベルが電源電圧ＶＤＤのレベルであることを示し、出力データ信号ＤＯＵＴ（ＶＣＣ）の符号の表記の括弧内は、ハイレベルが電源電圧ＶＣＣのレベルであることを示す。従って、当該レベルシフト回路は、入力データ信号ＤＩＮ（ＶＤＤ）を一時的に保持するラッチ１０を備えるとともに、電圧ＶＤＤから電圧ＶＣＣにレベルシフトして出力する。例えばＮＡＮＤ型フラッシュメモリにおいては、データ信号を外部装置に出力するために、例えばページバッファ２からの内部のＶＤＤレベルデータ信号を外部のＶＣＣレベルのデータ信号にレベルシフトする必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−０５１３５１号公報
【特許文献２】特開２００４−１５３４４６号公報
【特許文献３】特開２００７−０９６８６５号公報
【特許文献４】米国出願公開第２００２／００２４３７４号明細書
【特許文献５】米国出願公開第２００８／０２９０９０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のように構成されたレベルシフト回路においては、スイッチング速度が比較的遅いという問題点があった。
【０００９】
図２５は図２４のレベルシフト回路における遅延時間の実験結果を示す表である。図２５から明らかなように、電圧ＶＤＤから同一の電圧ＶＣＣに入力データ信号ＤＩＮが立ち上がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間は極めて遅く、データ信号の出力サイクルの時間マージンが小さくなるという問題点があった。
【００１０】
また、図２４の従来例において、ＮＭＯＳトランジスタ２１のゲートに印加される入力データ信号ＤＩＮに対し、別のインバータを介して入力され、ＮＭＯＳトランジスタ２２のゲートにインバータ１４の出力データ信号ではなく入力データ信号ＤＩＮが入力される場合は、入力データ信号ＤＩＮが立ち下がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間は極めて遅くなり、同様の問題点が発生する。
【００１１】
本発明の目的は以上の問題点を解決し、例えばフラッシュメモリなどにおいて用いられるレベルシフト回路において、入力データ信号ＤＩＮが立ち上がり又は立ち下がって、すなわち変化して出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮することができるレベルシフト回路及びこれを用いた半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１２】
第１の発明に係るレベルシフト回路は、第１のレベルを有する入力データ信号をラッチにより保持した後、出力インバータを介して第２のレベルを有する出力データ信号を出力するレベルシフト回路において、
ローレベルの出力データ信号を出力するときに、入力データ信号の変化に応答して上記出力データ信号をローレベルにセットするレベルセット回路を備えたことを特徴とする。
【００１３】
上記レベルセット回路は、上記出力インバータの出力端子に接続され、ハイレベルの入力データ信号に応答してオンとなるソース接地又はドレイン接地のＮＭＯＳトランジスタを備えたことを特徴とする。
【００１４】
また、上記レベルセット回路は、ハイレベルの入力データ信号を反転して上記出力インバータの出力端子に出力する第１のインバータを備えたことを特徴とする。
【００１５】
さらに、上記レベルセット回路は、ローレベルの入力データ信号を第２のインバータにより反転し、反転後の信号に応答してオンとなるソース接地又はドレイン接地のＮＭＯＳトランジスタを備えたことを特徴とする。
【００１６】
またさらに、上記レベルセット回路は、ローレベルの入力データ信号を上記出力インバータの出力端子に出力する回路を備えたことを特徴とする。
【００１７】
上記レベルシフト回路において、上記ラッチは、４個のＭＯＳトランジスタを備えた、ＣＭＯＳフリップフロップ型ラッチであることを特徴とする。
【００１８】
また、上記レベルシフト回路において、上記ラッチは、電源電圧側に２個のＰＭＯＳトランジスタがそれぞれ挿入された２個のインバータを備え、合計６個のＭＯＳトランジスタを備えた、ＣＭＯＳフリップフロップ型ラッチであることを特徴とする。
【００１９】
さらに、上記レベルシフト回路において、上記ラッチは、電源電圧側に２個のＰＭＯＳトランジスタがそれぞれ挿入されかつ接地側に２個のＮＭＯＳトランジスタがそれぞれ挿入された２個のインバータを備え、合計８個のＭＯＳトランジスタを備えた、ＣＭＯＳフリップフロップ型ラッチであることを特徴とする。
【００２０】
またさらに、上記レベルシフト回路において、上記ラッチ及び上記出力インバータは、上記第１のレベルよりも高い電源電圧で駆動されるＭＯＳトランジスタで構成され、上記第２のレベルは、上記第１のレベルよりも高い電源電圧であることを特徴とする。
【００２１】
また、上記レベルシフト回路は、同一のデバイスで上記第１のレベルと上記第２のレベルの２つの電源電圧で駆動可能な半導体デバイスであることを特徴とする。
【００２２】
さらに、上記レベルシフト回路において、上記半導体デバイスは、フラッシュメモリであることを特徴とする。
【００２３】
第２の発明に係る半導体デバイスは、上記レベルシフト回路を備えたことを特徴とする。
【発明の効果】
【００２４】
従って、本発明によれば、所定電圧から同一の電圧に入力データ信号が変化して出力データ信号が立ち下がるときの遅延時間については、従来技術に比較して大幅に短縮することができる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１Ｂ】簡易型インバータ表示を用いて図１Ａのレベルシフト回路の構成を示す回路図である。
【図２】簡易型インバータ表示を用いて本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図３】簡易型インバータ表示を用いて本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図４】簡易型インバータ表示を用いて本発明の第４の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図５】簡易型インバータ表示を用いて本発明の第５の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図６】簡易型インバータ表示を用いて本発明の第６の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図７】簡易型インバータ表示を用いて本発明の第７の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図８】簡易型インバータ表示を用いて本発明の第８の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図９】簡易型インバータ表示を用いて本発明の第９の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１０】簡易型インバータ表示を用いて本発明の第１０の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１１】簡易型インバータ表示を用いて本発明の第１１の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１２】簡易型インバータ表示を用いて本発明の第１２の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１３】簡易型インバータ表示を用いて本発明の第１３の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１４】簡易型インバータ表示を用いて本発明の第１４の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１５】簡易型インバータ表示を用いて本発明の第１５の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１６】本発明の第１６の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１７】図１６、図１８及び図１９のレベルシフト回路において用いるインバータ及びＭＯＳトランジスタの記号を示す図である。
【図１８】本発明の第１７の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図１９】本発明の第１８の実施形態に係るレベルシフト回路の構成を示す回路図である。
【図２０】図１Ａのレベルシフト回路をワースト状態（温度１００°Ｃ）における遅延時間の実験結果を示す表である。
【図２１】図１Ａのレベルシフト回路を標準的な状態（温度２０°Ｃ）における遅延時間の実験結果を示す表である。
【図２２】従来技術に係るフラッシュメモリにおいて外部電源電圧ＶＣＣ＝３．３Ｖのときの各回路の電源電圧使用状態を示すブロック図である。
【図２３】従来技術に係るフラッシュメモリにおいて外部電源電圧ＶＣＣ＝１．８Ｖのときの各回路の電源電圧使用状態を示すブロック図である。
【図２４】従来例に係るレベルシフト回路の構成を示す回路図である。
【図２５】図２４のレベルシフト回路における遅延時間の実験結果を示す表である。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２７】
第１の実施形態．
図１Ａは本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図である。図１Ａのレベルシフト回路は、例えばフラッシュメモリなどの半導体チップデバイスにおいて用いられ、入力データ信号ＤＩＮ（ＶＤＤ）を出力データ信号ＤＯＵＴ（ＶＣＣ）にレベルシフトする回路であって、出力データ信号ＤＯＵＴが立ち下がるときに強制的にローレベルにセットするレベルセット回路であるドレイン接地ＮＭＯＳトランジスタ２３をさらに備え、入力データ信号ＤＩＮが立ち上がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮することを特徴とする。
【００２８】
図１Ａのレベルシフト回路は、
（１）２つのインバータ１１，１２がリング形状で互いに縦続接続することにより構成されたラッチ１０と、
（２）ラッチ１０の出力データを反転して出力データ信号ＤＯＵＴ（ＶＣＣ）として出力するインバータ１３と、
（３）ラッチ動作を指示するハイレベルのラッチ信号に応答してオンとなるＮＭＯＳトランジスタ３１，３２，３３と、
（４）ハイレベルの入力データ信号ＤＩＮ（ＶＤＤ）に応答してオンとなるＮＭＯＳトランジスタ２１，２３と、
（５）入力データ信号ＤＩＮ（ＶＤＤ）を反転するインバータ１４と、
（６）インバータ１４の出力データ信号（ハイレベル）に応答してオンとなるＮＭＯＳトランジスタ２２とを備えて構成される。
【００２９】
なお、インバータ１１〜１３は電源電圧ＶＣＣで駆動され、インバータ１４は電源電圧ＶＤＤで駆動される。
【００３０】
以上のように構成された図１Ａのレベルシフト回路では、ラッチ動作中ではハイレベルのラッチ信号ＬＡＴが入力されるときに、ＮＭＯＳトランジスタ３１，３２，３３がオンされ、このとき、入力データ信号ＤＩＮ（ＶＤＤ）が立ち上がったときに、ラッチ１０のデータを出力するために出力データ信号ＤＯＵＴ（ＶＣＣ）が立ち下がるときに強制的にローレベルにセットするＮＭＯＳトランジスタ２３をさらに備えたので、入力データ信号ＤＩＮが立ち上がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮できる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。当該レベルシフト回路は、例えばフラッシュメモリなどの半導体デバイスに用いることができる。なお、発明者らの実験結果については詳細後述する。
【００３１】
図１Ｂは簡易型インバータ表示を用いて図１Ａのレベルシフト回路の構成を示す回路図である。ここで、各インバータ１１〜１４は、図１Ａに示すように、４個のＭＯＳトランジスタからなる簡単な公知のＣＭＯＳフリップフロップタイプのラッチ１０を構成する。なお、簡易型インバータ表示において、Ｐは電圧ＶＣＣで駆動されるインバータを示し、Ｌは電圧ＶＤＤで駆動されるインバータを示す。
【００３２】
第２の実施形態．
図２は簡易型インバータ表示を用いて本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図である。図２のレベルシフト回路は、図１Ｂのレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２３を削除し、
（２）インバータ１４の出力電圧を、ＮＭＯＳトランジスタ３３の所定の電極（図２において下側の電極で、ソース又はドレインであり、インバータ１３の出力端子が接続されるＮＭＯＳトランジスタ３３の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００３３】
以上のように構成された図２のレベルシフト回路は図１Ａ及び図１Ｂのレベルシフト回路と同様に動作し、特に、ラッチ動作中ではハイレベルのラッチ信号ＬＡＴが入力されるときにＮＭＯＳトランジスタ３１，３２，３３がオンされ、このとき、入力データ信号ＤＩＮ（ＶＤＤ）が立ち上がったときに、ラッチ１０のデータを出力するために出力データ信号ＤＯＵＴ（ＶＣＣ）が立ち下がるときに、インバータ１４の出力電圧により強制的にローレベルにセットするので、入力データ信号ＤＩＮが立ち上がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮できる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。
【００３４】
第３の実施形態．
図３は簡易型インバータ表示を用いて本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図である。図３のレベルシフト回路は、図１Ｂのレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２１を削除し、
（２）インバータ１４からの出力電圧をＮＭＯＳトランジスタ３１の所定の電極（図３において下側の電極で、ソース又はドレインであり、インバータ１２の出力端子が接続されるＮＭＯＳトランジスタ３１の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００３５】
以上のように構成された図３のレベルシフト回路は図１Ｂのレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００３６】
第４の実施形態．
図４は簡易型インバータ表示を用いて本発明の第４の実施形態に係るレベルシフト回路の構成を示す回路図である。図４のレベルシフト回路は、図２のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２１を削除し、
（２）インバータ１４からの出力電圧をＮＭＯＳトランジスタ３１の所定の電極（図４において下側の電極で、ソース又はドレインであり、インバータ１２の出力端子が接続されるＮＭＯＳトランジスタ３１の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００３７】
以上のように構成された図４のレベルシフト回路は図２のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００３８】
第５の実施形態．
図５は簡易型インバータ表示を用いて本発明の第５の実施形態に係るレベルシフト回路の構成を示す回路図である。図５のレベルシフト回路は、図１Ｂのレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２２及びインバータ１４を削除し、
（２）入力データ信号ＤＩＮをＮＭＯＳトランジスタ３２の所定の電極（図５において下側の電極で、ソース又はドレインであり、インバータ１１の出力端子が接続されるＮＭＯＳトランジスタ３２の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００３９】
以上のように構成された図５のレベルシフト回路は図１Ｂのレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００４０】
第６の実施形態．
図６は簡易型インバータ表示を用いて本発明の第６の実施形態に係るレベルシフト回路の構成を示す回路図である。図６のレベルシフト回路は、図２のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２２を削除し、
（２）入力データ信号ＤＩＮをＮＭＯＳトランジスタ３２の所定の電極（図６において下側の電極で、ソース又はドレインであり、インバータ１１の出力端子が接続されるＮＭＯＳトランジスタ３２の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００４１】
以上のように構成された図５のレベルシフト回路は図２のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００４２】
第７の実施形態．
図７は簡易型インバータ表示を用いて本発明の第７の実施形態に係るレベルシフト回路の構成を示す回路図である。図７のレベルシフト回路は、図３のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２２を削除し、
（２）入力データ信号ＤＩＮをＮＭＯＳトランジスタ３２の所定の電極（図７において下側の電極で、ソース又はドレインであり、インバータ１１の出力端子が接続されるＮＭＯＳトランジスタ３２の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００４３】
以上のように構成された図７のレベルシフト回路は図３のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００４４】
第８の実施形態．
図８は簡易型インバータ表示を用いて本発明の第８の実施形態に係るレベルシフト回路の構成を示す回路図である。図８のレベルシフト回路は、図４のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２２を削除し、
（２）入力データ信号ＤＩＮをＮＭＯＳトランジスタ３２の所定の電極（図８において下側の電極で、ソース又はドレインであり、インバータ１１の出力端子が接続されるＮＭＯＳトランジスタ３２の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００４５】
以上のように構成された図８のレベルシフト回路は図４のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００４６】
第９の実施形態．
図９は簡易型インバータ表示を用いて本発明の第９の実施形態に係るレベルシフト回路の構成を示す回路図である。図９のレベルシフト回路は、図１Ｂのレベルシフト回路に比較して、
（１）入力データ信号ＤＩＮをＮＭＯＳトランジスタ２２のゲートに印加し、
（２）入力データ信号ＤＩＮを入力とするインバータ１４からの出力電圧をＮＭＯＳトランジスタ２１，２３の各ゲートに印加したことを特徴とする。
【００４７】
以上のように構成された図９のレベルシフト回路では、ラッチ動作中ではハイレベルのラッチ信号ＬＡＴが入力されるときに、ＮＭＯＳトランジスタ３１，３２，３３がオンされ、このとき、入力データ信号ＤＩＮ（ＶＤＤ）が立ち下がったときに、ラッチ１０のデータを出力するために出力データ信号ＤＯＵＴ（ＶＣＣ）が立ち下がるときに強制的にローレベルにセットするＮＭＯＳトランジスタ２３をさらに備えたので、入力データ信号ＤＩＮが立ち下がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮できる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。
【００４８】
第１０の実施形態．
図１０は簡易型インバータ表示を用いて本発明の第１０の実施形態に係るレベルシフト回路の構成を示す回路図である。図１０のレベルシフト回路は、図９のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２３を削除し、
（２）入力データ信号ＤＩＮを、ＮＭＯＳトランジスタ３３の所定の電極（図１０において下側の電極で、ソース又はドレインであり、インバータ１３の出力端子が接続されるＮＭＯＳトランジスタ３３の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００４９】
以上のように構成された図１０のレベルシフト回路は図９のレベルシフト回路と同様に動作し、特に、ラッチ動作中ではハイレベルのラッチ信号ＬＡＴが入力されるときにＮＭＯＳトランジスタ３１，３２，３３がオンされ、このとき、入力データ信号ＤＩＮ（ＶＤＤ）が立ち下がったときに、ラッチ１０のデータを出力するために出力データ信号ＤＯＵＴ（ＶＣＣ）が立ち下がるときに、入力データ信号ＤＩＮにより強制的にローレベルにセットするので、入力データ信号ＤＩＮが立ち下がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮できる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。
【００５０】
第１１の実施形態．
図１１は簡易型インバータ表示を用いて本発明の第１１の実施形態に係るレベルシフト回路の構成を示す回路図である。図１１のレベルシフト回路は、図９のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２１を削除し、
（２）入力データ信号ＤＩＮをＮＭＯＳトランジスタ３１の所定の電極（図１１において下側の電極で、ソース又はドレインであり、インバータ１２の出力端子が接続されるＮＭＯＳトランジスタ３１の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００５１】
以上のように構成された図１１のレベルシフト回路は図９のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００５２】
第１２の実施形態．
図１２は簡易型インバータ表示を用いて本発明の第１２の実施形態に係るレベルシフト回路の構成を示す回路図である。図１２のレベルシフト回路は、図１０のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２１及びインバータ１４を削除し、
（２）入力データ信号ＤＩＮをＮＭＯＳトランジスタ３１の所定の電極（図１２において下側の電極で、ソース又はドレインであり、インバータ１２の出力端子が接続されるＮＭＯＳトランジスタ３１の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００５３】
以上のように構成された図１２のレベルシフト回路は図１０のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００５４】
第１３の実施形態．
図１３は簡易型インバータ表示を用いて本発明の第１３の実施形態に係るレベルシフト回路の構成を示す回路図である。図１３のレベルシフト回路は、図１０のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２２を削除し、
（２）入力データ信号ＤＩＮを入力とするインバータ１４からの出力電圧をＮＭＯＳトランジスタ３２の所定の電極（図１３において下側の電極で、ソース又はドレインであり、インバータ１１の出力端子が接続されるＮＭＯＳトランジスタ３２の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００５５】
以上のように構成された図１３のレベルシフト回路は図１０のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００５６】
第１４の実施形態．
図１４は簡易型インバータ表示を用いて本発明の第１４の実施形態に係るレベルシフト回路の構成を示す回路図である。図１４のレベルシフト回路は、図１１のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２２を削除し、
（２）入力データ信号ＤＩＮを入力とするインバータ１４からの出力電圧をＮＭＯＳトランジスタ３２の所定の電極（図１４において下側の電極で、ソース又はドレインであり、インバータ１１の出力端子が接続されるＮＭＯＳトランジスタ３２の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００５７】
以上のように構成された図１４のレベルシフト回路は図１１のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００５８】
第１５の実施形態．
図１５は簡易型インバータ表示を用いて本発明の第１５の実施形態に係るレベルシフト回路の構成を示す回路図である。図１５のレベルシフト回路は、図１２のレベルシフト回路に比較して、
（１）ＮＭＯＳトランジスタ２２を削除し、
（２）インバータ１４をさらに備え、
（３）入力データ信号ＤＩＮを入力とするインバータ１４からの出力電圧をＮＭＯＳトランジスタ３２の所定の電極（図１５において下側の電極で、ソース又はドレインであり、インバータ１１の出力端子が接続されるＮＭＯＳトランジスタ３２の電極とは異なるゲート以外の電極である。）に印加したことを特徴とする。
【００５９】
以上のように構成された図１５のレベルシフト回路は図１２のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００６０】
第１６の実施形態．
図１６は本発明の第１６の実施形態に係るレベルシフト回路の構成を示す回路図である。図１６のレベルシフト回路は、入力データ信号ＤＩＮ（ＶＤＤ）を出力データ信号ＤＯＵＴ（ＶＰＰ；ここで、ＶＰＰはＶＤＤ及びＶＣＣよりも高い例えば５Ｖである中間電圧又は高電圧をいう。）にレベルシフトする回路であって、図１Ａのレベルシフト回路に比較して、
（１）ハイレベルのバイアス信号ＢＩＡＳ（ラッチ動作中はハイレベルとなる）に応答してオンとなるＮＭＯＳトランジスタ４１，４２，４３からなるバイアス電圧回路をさらに備えたこと、
（２）ラッチ２１０及びその出力インバータ２１４を中間電圧トランジスタ（ＭＶ  Ｔｒ）で構成したこと、
（３）ラッチ信号ＬＡＴに応答してオンとなるＮＭＯＳトランジスタ３１，３２，３３、インバータ２１，２２，２３及びインバータ１４を低電圧トランジスタ（ＬＶ  Ｔｒ）で構成したことを特徴としている。
【００６１】
図１７は図１６、図１８及び図１９のレベルシフト回路において用いるインバータ及びＭＯＳトランジスタの記号を示す図である。図１７（ａ）は、中間電圧トランジスタ（ＭＶ  Ｔｒ）で構成したインバータ２０１、ＮＭＯＳトランジスタ２０２及びＰＭＯＳトランジスタ２０３を示す。また、図１７（ｂ）は、低電圧トランジスタ（ＬＶ  Ｔｒ）で構成したインバータ１０１、ＮＭＯＳトランジスタ１０２及びＰＭＯＳトランジスタ１０３を示す。
【００６２】
図１６のレベルシフト回路において、ラッチ２１０は、インバータ１１ａ，１２ａで構成される。インバータ１１ａはＰＭＯＳトランジスタ２１１，２１３とＮＭＯＳトランジスタ２１２とを備えて構成され、インバータ１２ａはＰＭＯＳトランジスタ２２１，２２３とＮＭＯＳトランジスタ２２２とを備えて構成される。ここで、各インバータ１１ａ，１２ａは、ＭＯＳトランジスタのブレークダウンを防止するためにＰＭＯＳトランジスタ２１３，２２３がさらに挿入してなる、ＰＭＯＳトランジスタ挿入フリップフロップ型ラッチを構成する。
【００６３】
以上のように構成されたレベルシフト回路は図１Ａ及び図１Ｂのレベルシフト回路と同様に動作し、特に、ラッチ動作中では、ハイレベルのバイアス信号ＢＩＡＳが入力されてＮＭＯＳトランジスタ４１，４２，４３がオンされかつ、ハイレベルのラッチ信号ＬＡＴが入力されるときにＮＭＯＳトランジスタ３３がオンされ、このとき、入力データ信号ＤＩＮ（ＶＤＤ）が立ち上がったときに、ラッチ２１０のデータを出力するために、出力インバータ２１４からの出力データ信号ＤＯＵＴ（ＶＰＰ）が立ち下がるときに、ＮＭＯＳトランジスタ２３がオンとなるので、出力インバータ２１４の出力レベルをローレベルに立ち下がるので、これにより強制的にローレベルにセットするので、入力データ信号ＤＩＮが立ち上がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮できる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。
【００６４】
以上の実施形態においては、電源電圧ＶＰＰ側にＰＭＯＳトランジスタ２１３，２２３を挿入しているが、本発明はこれに限らず、耐電圧を上げるために、接地電位側にＮＭＯＳトランジスタを挿入してもよい。この場合において、ラッチ２１０は、８個のＭＯＳトランジスタを備えて構成される。
【００６５】
第１７の実施形態．
図１８は本発明の第１７の実施形態に係るレベルシフト回路の構成を示す回路図である。図１８のレベルシフト回路は、図１６のレベルシフト回路に比較して、
（１）バイアス回路を削除し、
（２）ラッチ２１０及び出力インバータ２１３を、低電圧トランジスタ（ＬＶ  Ｔｒ）で動作するラッチ１１０及びインバータ１３で構成したことを特徴としている。
【００６６】
図１８のレベルシフト回路において、ラッチ１１０は、インバータ１１ｂ，１２ｂで構成される。インバータ１１ｂはＰＭＯＳトランジスタ１１１，１１３とＮＭＯＳトランジスタ１１２とを備えて構成され、インバータ１２ｂはＰＭＯＳトランジスタ１２１，１２３とＮＭＯＳトランジスタ１２２とを備えて構成される。ここで、各インバータ１１ｂ，１２ｂは、ＭＯＳトランジスタのブレークダウンを防止するためにＰＭＯＳトランジスタ１１３，１２３がさらに挿入してなる、ＰＭＯＳトランジスタ挿入型ラッチを構成する。
【００６７】
以上のように構成されたレベルシフト回路は図１Ａ及び図１Ｂのレベルシフト回路と同様に動作し、特に、ラッチ動作中では、ハイレベルのラッチ信号ＬＡＴが入力されるときにＮＭＯＳトランジスタ３３がオンされ、このとき、入力データ信号ＤＩＮ（ＶＤＤ）が立ち上がったときに、ラッチ１１０のデータを出力するために、出力インバータ１３からの出力データ信号ＤＯＵＴ（ＶＰＰ）が立ち下がるときに、出力インバータ１３の出力レベルをローレベルに立ち下げるので、これにより強制的にローレベルにセットするので、入力データ信号ＤＩＮが立ち上がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間を従来技術に比較して大幅に短縮できる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。
【００６８】
以上の実施形態においては、電源電圧ＶＣＣ側にＰＭＯＳトランジスタ１１３，１２３を挿入しているが、本発明はこれに限らず、耐電圧を上げるために、接地電位側にＮＭＯＳトランジスタを挿入してもよい。この場合において、ラッチ１１０は、８個のＭＯＳトランジスタを備えて構成される。
【００６９】
第１８の実施形態．
図１９は本発明の第１８の実施形態に係るレベルシフト回路の構成を示す回路図である。図１９のレベルシフト回路は、図１６のレベルシフト回路に比較して、
（１）インバータ１１ａに代えて、ＰＭＯＳトランジスタ２１３を削除してなるインバータ１１ｃを備え、
（２）インバータ１２ａに代えて、ＰＭＯＳトランジスタ２２３を削除してなるインバータ１２ｃを備え、
（３）インバータ１１ｃ，１２ｃによりラッチ２１０ｃを構成したことを特徴としている。
【００７０】
以上のように構成されたレベルシフト回路は図１６のレベルシフト回路と同様に動作し、同様の作用効果を有する。
【００７１】
変形例．
以上の実施形態においては、レベルシフト回路について説明しているが、これらのレベルシフト回路は図２２及び図２３を参照して説明したように、例えばフラッシュメモリなどの半導体デバイスに内蔵されて用いられる。ここで、半導体デバイスは、同一のデバイスで上記第１のレベルと上記第２のレベルの２つの電源電圧で駆動可能な半導体デバイスである。
【００７２】
以上の第１６乃至第１８の実施形態において、第１の実施形態に係るレベルシフト回路を基本とする種々のレベルシフト回路を説明しているが、本発明はこれに限らず、第２乃至第１５の実施形態に係るレベルシフト回路を基本とするレベルシフト回路を、第１６乃至第１８の実施形態の構成特徴（ラッチ及びその周辺回路）と同様に構成してもよい。
【００７３】
第１６及び第１８の実施形態においては、入力データ信号ＤＩＮ（ＶＤＤ）を出力データ信号ＤＯＵＴ（ＶＰＰ）にレベルシフトする回路について説明しているが、本発明はこれに限らず、入力データ信号ＤＩＮ（ＶＤＤ）を出力データ信号ＤＯＵＴ（高電圧ＨＶ）にレベルシフトする回路を同様に構成してもよい。
【実施例】
【００７４】
本発明者らは、第１の実施形態に係る図１Ａのレベルシフト回路に対し、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）シミュレーションを行って、データ信号の遅延時間（データ信号の立ち上がりから立ち下りまでの時間、もしくはデータ信号の立ち下がりから立ち上がりまでの時間をいう。）を測定した。
【００７５】
図２０は図１Ａのレベルシフト回路をワースト状態（温度１００°Ｃ）における遅延時間の実験結果を示す表であり、図２１は図１Ａのレベルシフト回路を標準的な状態（温度２０°Ｃ）における遅延時間の実験結果を示す表である。電圧ＶＤＤから同一の電圧ＶＣＣに入力データ信号ＤＩＮが立ち上がって出力データ信号ＤＯＵＴが立ち下がるときの遅延時間については、標準的な状態では、従来例の５．４ｎｓから０．９ｎｓに短縮しているが、特に、ワースト状態において、従来例の１２．１ｎｓから２．４ｎｓに大幅に短縮することができる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。
【産業上の利用可能性】
【００７６】
以上詳述したように、本発明によれば、所定電圧から同一の電圧に入力データ信号が変化して出力データ信号が立ち下がるときの遅延時間については、従来技術に比較して大幅に短縮することができる。これにより、データ信号の出力サイクルの時間マージンを多くとることができる。当該レベルシフト回路は、例えばフラッシュメモリなどの半導体デバイスに用いることができる。
【符号の説明】
【００７７】
１０，１１０，２１０，２１０ｃ…ラッチ、
１１，１１ａ，１１ｂ，１１ｃ，１２，１２ａ，１２ｂ，１２ｃ，１３，１４，１０１，２０１，２１４…インバータ、
２１，２２，２３，３１，３２，３３，４１，４２，４３，１０２，１１２，１２２，２０２，２１２，２２２…ＮＭＯＳトランジスタ、
１０３，１１１，１１３，１２１，１２３，２０３，２１１，２１３，２２１，２２３…ＰＭＯＳトランジスタ。
【図１Ａ】
0005395203.tif 000002
【図１Ｂ】
0005395203.tif 000003
【図２】
0005395203.tif 000004
【図３】
0005395203.tif 000005
【図４】
0005395203.tif 000006
【図５】
0005395203.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0005395203.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0005395203.tif 000026
【図２５】
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