(57)【特許請求の範囲】
【請求項１】
回路の第１領域に第１導電型の第１ＭＯＳ素子を形成する段階と、
前記回路の第２領域に前記第１ＭＯＳ素子と同一導電型である第１導電型の第２ＭＯＳ素子を形成する段階と、
前記第１ＭＯＳ素子及び第２ＭＯＳ素子のうち前記第１ＭＯＳ素子のチャンネルにのみストレスを印加する段階と、を含み、
前記第１ＭＯＳ素子のチャンネルにのみストレスを印加する段階前に、
前記第１及び第２ＭＯＳ素子に近接して第１相のシリサイドを形成するために第１熱処理を行う段階と、
前記第１及び第２ＭＯＳ素子と前記第１相のシリサイド上にキャッピング層を形成する段階と、
前記第１ＭＯＳ素子及び前記第１相のシリサイド上の前記キャッピング層の一部を除去する段階と、
前記第１相のシリサイドを第２相のシリサイドに転換させるために第２熱処理を行う段階と、
前記キャッピング層の残り部分を除去する段階とをさらに含み、
前記第１ＭＯＳ素子はデジタルモードで動作する素子であり、前記第２ＭＯＳ素子はアナログモードで動作する素子である
ことを特徴とする回路製造方法。
【請求項２】
前記第１ＭＯＳ素子及び前記第１相のシリサイド上で前記キャッピング層の一部を除去する段階は、
前記キャッピング層の一部の除去によって前記第１ＭＯＳ素子及び前記第１ＭＯＳ素子に近接した前記第１相のシリサイドが露出されるように、前記キャッピング層の一部を除去する段階を含む
ことを特徴とする請求項１に記載の回路製造方法。
【請求項３】
前記第１ＭＯＳ素子のチャンネルにのみストレスを印加する段階は、前記第２熱処理を行う間に施され、前記第２熱処理は前記第２ＭＯＳ素子が前記キャッピング層で覆われている状態で行われる
ことを特徴とする請求項２に記載の回路製造方法。
【請求項４】
回路の第１領域に形成された第１導電型の第１ＭＯＳ素子と、
前記回路の第２領域に形成された前記第１ＭＯＳ素子と同一導電型である第１導電型の第２ＭＯＳ素子と、
前記第１及び第２ＭＯＳ素子それぞれのソース／ドレイン領域上に形成された第２相のシリサイドと、を含み、
前記第１ＭＯＳ素子のチャンネルには前記第１ＭＯＳ素子に近接して形成された前記第２相のシリサイドによってストレスが印加されており、前記第２ＭＯＳ素子のチャンネルにはストレスが印加されておらず、
前記第１ＭＯＳ素子はデジタルモードで動作する素子であり、前記第２ＭＯＳ素子はアナログモードで動作する素子である
ことを特徴とする回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、素子パフォーマンスを向上させるために機械的なストレスエンジニアリングを採用したＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）トランジスタのようなＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）半導体素子に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのキャリア移動度は、素子の電力消耗及びスイッチングパフォーマンスに大きな影響力を有する。キャリア移動度を向上させることによって、スイッチング速度を速めることができ、低電圧での動作が可能となって、電力消耗を減少させうる。
【０００３】
ＭＯＳトランジスタでキャリア移動度を向上させるために機械的ストレスエンジニアリングが採用された（例えば、特許文献１参照）。チャンネル領域での引張応力は、ＮＭＯＳトランジスタでは、電流増加を招くが、ＰＭＯＳトランジスタでは電流減少を招くことになる。チャンネル領域での圧縮応力は、ＰＭＯＳトランジスタでは電流増加を招くが、ＮＭＯＳトランジスタでは電流減少を招くことになる。
【０００４】
図１は、素子でのキャリア移動度を向上させるために、機械的ストレスを導入するための方法を説明するＮＯＳ素子の概略的な断面図である。基板１０に形成された素子は、基板１０内に形成された素子分離領域１２によって素子分離されている。トランジスタ素子は、基板１０に形成されたソース／ドレーン領域２２、２６を含み、これらの間にチャンネル領域１８が限定される。ゲート構造は、基板１０上に形成されたゲート絶縁膜１４と、前記ゲート絶縁膜１４上にある導電性ゲート層２０と、前記導電性ゲート層２０上に形成されたシリサイド層３０と、を含む。ゲート構造の両側壁には、絶縁側壁スペーサ２４が形成されている。
【０００５】
前記ゲート構造の上と前記ソース／ドレーン領域２６及び基板１０の上面に形成されたストレスコントロール層４０によって前記チャンネル１８に機械的ストレスが導入される。特に、図１に矢印で表示したように、ＭＯＳトランジスタ構造に引張応力が導入される。図１に矢印で表示されたような引張応力を前記チャンネル１８に導入するための他の方法は、ソース／ドレーン領域２２、２６にシリサイド領域３０を形成することである。シリサイド化工程を進行させた後、シリサイド領域３０はシリサイドにより置換される前の元のソース／ドレーン材料より小さい体積を占めるためにチャンネル１８に引張応力が導入される。
【０００６】
機械的ストレスをＭＯＳトランジスタに導入すれば、キャリア移動度を向上させる以外に、電気的ノイズ、特にフリッカノイズが導入されることによって、素子のパフォーマンスが劣化するということが分かった。通常、“１／ｆノイズ”とも称されるフリッカノイズは、そのパワースペクトルＰ（ｆ）が、Ｐ（ｆ）＝１／ｆａ（式中、ａは１に非常に近い）によって挙動する周波数ｆの関数で表示されるノイズの一種である。また、フリッカノイズは、大部分のノイズパワーが周波数スペクトルの下端に集中するので、“ピンクノイズ”とも称される。フリッカノイズは、キャリアのトラッピング及びデトラッピング（ｄｅｔｒａｐｐｉｎｇ）だけでなく、トラップされた電荷によるキャリア分散を通じた移動度変調により引き起こされると見なされている。フリッカノイズ劣化は、低周波アナログ回路及び高性能デジタル回路のいずれについても重要な因子となりうる。フリッカノイズは相対的に低周波で発生するが、そのノイズは、高周波スペクトルまでアップコンバータ（ｕｐ−ｃｏｎｖｅｒｔｅｒ）に変換されて振動のコヒーレンシを劣化させうるので、一部のＲＦ回路については非常に重要な因子である。
【０００７】
図２Ａ及び図２Ｂは、ＭＯＳ素子でのストレスエンジニアリングとノイズとの関係を表すグラフである。図２Ａは、ストレスが付加されたトランジスタとストレスが減少したトランジスタのノイズパワーＳｖｇ分布グラフである。この測定は、ＮＭＯＳ素子に対しては、Ｖｄ＝０．０５Ｖ及びＶｇ＝０．８５Ｖで、そしてＰＭＯＳ素子についてはＶｄ＝−０．０５Ｖ及びＶｇ＝−０．８５Ｖでなされた。図２Ｂは、ＣＭＯＳ素子のノイズパワー比対最大トランスコンダクタンス（Ｇｍｍａｘ）改善率のグラフである。図２Ｂのグラフィックは、ＭＯＳ素子での引張応力及び圧縮応力は、何れもフリッカノイズの観点でパフォーマンスを劣化させることを表す。
【０００８】
したがって、ＭＯＳトランジスタにストレスエンジニアリングを与えれれば、ＭＯＳトランジスタのパフォーマンスが向上するが、フリッカノイズ特性は劣化する。すなわち、ＮＭＯＳ及びＰＭＯＳ素子のいずれにおいても、引張応力及び圧縮応力は、素子のパフォーマンスを向上させるが、これら二素子のフリッカノイズ特性は劣化する。したがって、フリッカノイズ特性が考慮される場合、特にアナログ用、ＲＦ用及び混合信号用、例えばシステムＬＳＩ用などにおいては、ストレスエンジニアリングがあらゆる回路のパフォーマンスを向上させるに当って、常に許容されうる手段ではない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６,５７３,１７２号明細書
【特許文献２】特開２００３−０８６７０８号公報
【特許文献３】特開昭６２−０１３０６１号公報
【特許文献４】特開平１１−２３８７９９号公報
【特許文献５】特開２０００−２１６３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の特徴は、混合信号応用素子を有するＬＳＩ素子のような半導体素子、前記半導体素子のレイアウト、及びその素子を製造するための方法を提供することであり、ここで、引張応力及び／または圧縮応力を素子の他の領域、すなわち、アナログ領域及びデジタル領域に選択的に印加して素子のパフォーマンスを向上させると同時に、素子のパフォーマンスに及ぼすフリッカノイズの影響を減少させる。
【課題を解決するための手段】
【００１１】
一態様において、本発明は、回路製造方法に関するものである。複数の回路領域内に複数の導電型を有し、複数の動作モードで動作する複数の素子を形成する。前記素子の動作モードに基づいて選択された少なくとも１つの素子に機械的ストレスを印加する。
【００１２】
前記動作モードは、アナログモード及びデジタルモードを含みうる。また、前記動作モードは、ノイズに敏感なモード及びノイズに敏感でないモード、低速動作モード及び高速動作モード、そして高電圧動作モード及び低電圧動作モードを含みうる。
【００１３】
一実施例において、前記素子は、少なくとも１つのＰＭＯＳ素子及び／または少なくとも１つのＮＭＯＳ素子を含む。前記素子は、少なくとも１つのＣＭＯＳ素子を含みうる。
【００１４】
一実施例において、前記機械的ストレスはデジタルモードのＮＭＯＳ素子のチャンネルに印加される。一実施例において、前記機械的ストレスは、デジタルモードのＰＭＯＳ素子のチャンネルに印加される。
【００１５】
一実施例において、電気的なノイズ増加を防止するためにアナログモードで動作する素子にはストレスを印加しない。前記電気的なノイズはフリッカノイズでありうる。
【００１６】
一実施例において、前記少なくとも１つの選択された素子に機械的ストレスを印加する段階は、前記素子に近接して前記回路にストレスコントロール膜を形成する段階を含む。前記ストレスコントロール膜は、引張応力及び／または圧縮応力を印加しうる。一実施例において、ストレスが印加されていない素子に近接して、前記ストレスコントロール膜でストレスを緩和する。前記ストレスコントロール膜でストレスを緩和するために、前記ストレスコントロール膜にイオン注入を行う。前記ストレスコントロール膜でストレスを緩和するために、前記ストレスコントロール膜の一部を選択的に除去することもある。前記ストレスコントロール膜は、ＳｉＮ、ＳｉＯＮまたはＳｉＯ２を含みうる。前記ストレスコントロール膜形成段階は、アニーリング段階を含みうる。前記ストレスコントロール膜は、ＰＥＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）及び／またはＬＰＣＶＤ（ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法で形成しうる。
【００１７】
一実施例において、前記少なくとも１つの選択された素子に機械的ストレスを印加する段階は、前記回路上でシリサイド化工程を行う段階を含みうる。一実施例において、前記少なくとも１つの選択された素子に機械的ストレスを印加する段階は、前記回路上にキャッピング層を形成する段階と、ストレスが印加される素子に近接して前記キャッピング層を選択的に除去する段階と、ストレスが印加される素子にストレスを印加するために第２シリサイド化工程を行う段階とをさらに含む。
【００１８】
一実施例において、前記少なくとも１つの選択された素子に機械的ストレスを印加する段階は、ストレスが印加される素子にソース／ドレーン構造をエピタキシャル成長させる段階を含む。
【００１９】
一実施例において、第１ＣＭＯＳ構造の第１素子と、第１ＣＭＯＳ構造の第２素子とにストレスが印加される。第２ＣＭＯＳ構造の第１素子と、第２ＣＭＯＳ構造の第２素子とにストレスが印加されない。一実施例において、前記第１ＣＭＯＳ構造はデジタルモードで動作し、前記第２ＣＭＯＳ構造はアナログモードで動作する。一実施例において、前記第１ＣＭＯＳ構造の第１素子はＰＭＯＳ素子であり、前記第１ＣＭＯＳ構造の第２素子はＮＭＯＳ素子であり、前記ＰＭＯＳ素子は、そのチャンネルに印加される圧縮応力を有し、前記ＮＭＯＳ素子はそのチャンネルに印加される引張応力を有する。一実施例において、前記第１ＣＭＯＳ構造及び第２ＣＭＯＳ構造において、前記第１素子は何れもＰＭＯＳ素子である。一実施例において、前記第１ＣＭＯＳ構造及び第２ＣＭＯＳ構造において、前記第２素子は何れもＮＭＯＳ素子である。
【００２０】
一実施例において、前記機械的ストレスを印加する段階は、前記素子に引張応力を印加する第１ストレスコントロール膜を前記回路上に形成する段階と、引張応力が印加されていない素子に近接して前記第１ストレスコントロール膜を選択的に除去する段階と、前記素子に圧縮応力を与える第２ストレスコントロール膜を前記素子上に形成する段階と、前記素子の選択された部分に近接して前記第２ストレスコントロール膜上にストレス緩和膜を形成する段階と、前記ストレス緩和膜を用いて圧縮応力が印加されていない素子でストレスを緩和させる段階と、を含む。前記圧縮応力が印加されない素子でストレスを緩和する段階は、前記ストレス緩和膜内にイオンを注入する段階を含む。
【００２１】
一実施例において、前記機械的ストレスを印加する段階は、前記素子に引張応力を印加する第１ストレスコントロール膜を前記回路上に形成する段階と、引張応力が印加されない素子に近接して前記第１ストレスコントロール膜を選択的に除去する段階と、前記素子に圧縮応力を印加する第２ストレスコントロール膜を前記素子上に形成する段階と、圧縮応力が印加されない素子に近接して前記第２ストレスコントロール膜を選択的に除去する段階と、を含む。
【００２２】
本発明の他の態様によれば、本発明は回路に関するものである。本発明に係る回路は、複数の回路領域内で複数の導電型を有して複数の動作モードで動作する複数の素子が形成された基板を含む。前記複数の素子のうち、選択される少なくとも１つの素子はその素子に印加された機械的ストレスを有し、前記選択された素子はその動作モードに基づいて選択される。
【００２３】
前記動作モードは、アナログモード及びデジタルモードを含みうる。また、前記動作モードは、ノイズに敏感なモード及びノイズに敏感でないモード、低速動作モード及び高速動作モード、そして高電圧動作モード及び低電圧動作モードを含みうる。
【００２４】
一実施例において、前記素子は少なくとも１つのＰＭＯＳ素子及び／または少なくとも１つのＮＭＯＳ素子を含む。前記素子は少なくとも１つのＣＭＯＳ素子を含みうる。
【００２５】
一実施例において、前記機械的ストレスはデジタルモードのＮＭＯＳ素子のチャンネルに印加される。一実施例において、前記機械的ストレスはデジタルモードのＰＭＯＳ素子のチャンネルに印加される。
【００２６】
一実施例において、電気的なノイズ増加を防止するためにアナログモードで動作する素子にはストレスが印加されない。前記電気的なノイズはフリッカノイズでありうる。
【００２７】
一実施例において、前記機械的ストレスは、前記素子に近接して前記回路上に形成されたストレスコントロール膜を用いて前記選択された素子に印加される。前記ストレスコントロール膜は、引張応力及び／または圧縮応力を印加しうる。一実施例において、ストレスが印加されていない素子に近接して前記ストレスコントロール膜でストレスが緩和される。前記ストレスコントロール膜のうち、ストレスが緩和された部分は追加で注入されたイオンを含みうる。一実施例において、前記ストレスコントロール膜はストレスが印加されていない素子に近接して存在しない。前記ストレスコントロール膜は、ＳｉＮ、ＳｉＯＮ及び／またはＳｉＯ２を含みうる。一実施例において、前記ストレスコントロール膜は、アニーリングされる。一実施例において、前記ストレスコントロール膜はＰＥＣＶＤまたはＬＰＣＶＤによって形成される膜である。
【００２８】
一実施例において、前記機械的ストレスを印加する手段はシリサイドを含む。
【００２９】
一実施例において、前記機械的ストレスを印加する手段はエピタキシャル成長されたソース／ドレーン構造を含む。
【００３０】
一実施例において、第１ＣＭＯＳ構造の第１素子と、第１ＣＭＯＳ構造の第２素子にストレスが印加されており、第２ＣＭＯＳ構造の第１素子と、第２ＣＭＯＳ構造の第２素子にストレスが印加されていない。一実施例において、前記第１ＣＭＯＳ構造は、デジタルモードで動作し、前記第２ＣＭＯＳ構造はアナログモードで動作する。一実施例において、前記第１ＣＭＯＳ構造の第１素子はＰＭＯＳ素子であり、前記第１ＣＭＯＳ構造の第２素子はＮＭＯＳ素子であり、前記ＰＭＯＳ素子はそのチャンネルに印加される圧縮応力を有し、前記ＮＭＯＳ素子はそのチャンネルに印加される引張応力を有する。一実施例において、前記第１ＣＭＯＳ構造及び第２ＣＭＯＳ構造において前記第１素子は何れもＰＭＯＳ素子である。一実施例において、前記第１ＣＭＯＳ構造及び第２ＣＭＯＳ構造において前記第２素子は何れもＮＭＯＳ素子である。
【００３１】
一実施例において、前記機械的ストレスを印加する手段は、前記素子に引張応力を印加し、前記引張応力が印加される素子に近接した位置にのみ存在するように前記回路上に形成されている第１ストレスコントロール膜と、前記素子に圧縮応力を与えるように前記素子上に形成されている第２ストレスコントロール膜と、前記素子の選択された部分に近接して前記第２ストレスコントロール膜上に形成されており、圧縮応力を必要としない素子でストレスを緩和するストレス緩和膜とを含む。一実施例において、前記ストレス緩和膜は追加で注入されたイオンを含む。
【００３２】
一実施例において、前記機械的ストレスを印加する手段は、前記素子に引張応力を印加し、前記引張応力が印加される素子に近接した位置にのみ存在するように前記回路上に形成されている第１ストレスコントロール膜と、前記素子に圧縮応力を印加し、前記圧縮応力が印加される素子に近接した位置にのみ存在するように前記素子上に形成されている第２ストレスコントロール膜と、を含む。
【００３３】
本発明の他の態様によれば、本発明は回路製造方法に関するものである。本発明に係る方法では回路の第１領域に第１導電型の第１ＭＯＳ素子を形成する。前記回路の第２領域に第１導電型の第２ＭＯＳ素子を形成する。前記第１及び第２ＭＯＳ素子のチャンネルにストレスを印加する。前記第２ＭＯＳ素子のチャンネルでストレスを緩和する。
【００３４】
一実施例において、前記第１及び第２ＭＯＳ素子に近接して前記回路上にストレスコントロール膜が形成される。前記ストレスコントロール膜は、前記第１及び第２ＭＯＳ素子にストレスを印加する。前記ストレスコントロール膜はＬＰＣＶＤ方法によって形成しうる。また、前記ストレスコントロール膜は、ＰＥＣＶＤ方法によって形成しても良い。前記ストレスコントロール膜は、低温で形成されたＳｉＮを含みうる。一実施例において、前記ストレスを緩和する段階は、前記ストレスコントロール膜にイオンを注入する段階を含む。前記ストレスコントロール膜はＳｉＮを含みうる。
【００３５】
一実施例において、前記ストレスは圧縮応力である。一実施例において、前記ストレスは引張応力である。
【００３６】
本発明の他の態様によれば、本発明は回路製造方法に関するものである。本発明に係る方法では、回路の第１領域に第１導電型の第１ＭＯＳ素子を形成する。前記回路の第２領域に第１導電型の第２ＭＯＳ素子を形成する。前記第１ＭＯＳ素子のチャンネルにストレスを印加する。
【００３７】
一実施例において、前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階は、前記第１及び第２ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する。前記ストレスコントロール膜はＰＥＣＶＤによって形成しうる。前記ストレスコントロール膜はＳｉＯＮを含みうる。前記ストレスコントロール膜はＳｉＯ２よりなりうる。
【００３８】
一実施例において、本発明に係る方法は、前記第２ＭＯＳ素子からストレスコントロール膜を除去し、前記第１ＭＯＳ素子上に前記ストレスコントロール膜の一部を残す段階をさらに含む。一実施例において、前記第１ＭＯＳ素子上のストレスコントロール膜部分をアニーリングする段階をさらに含む。
【００３９】
一実施例において、本発明に係る方法は、前記第１及び第２ＭＯＳ素子に近接して第１相のシリサイドを形成するために第１熱処理を行う段階をさらに含む。前記第１及び第２ＭＯＳ素子と前記第１相のシリサイド上にキャッピング層が形成されうる。前記第１ＭＯＳ素子及び第１相のシリサイド上で前記キャッピング層の一部を除去しうる。前記第１相のシリサイドを第２相のシリサイドに転換させるために第２熱処理を行える。
【００４０】
一実施例において、前記ストレスは圧縮応力である。一実施例において、前記ストレスは引張応力である。
【００４１】
本発明の他の態様によれば、本発明は回路製造方法に関するものである。本発明の方法によれば、回路の第１領域に第１導電型の第１ＭＯＳ素子及び第２導電型の第２ＭＯＳ素子を含む第１ＣＭＯＳ素子を形成する。前記回路の第２領域に第１導電型の第３ＭＯＳ素子及び第２導電型の第４ＭＯＳ素子を含む第２ＣＭＯＳ素子を形成する。前記第１及び第２ＭＯＳ素子のうち、何れか１つのチャンネルに引張応力を印加し、前記第１及び第２ＭＯＳ素子のうち、他の１つに圧縮応力を印加する。前記第１領域でＭＯＳ素子のチャンネルにストレスが印加されたならば、前記第２領域でＭＯＳ素子のチャンネルに印加されたストレスを除去する。
【００４２】
一実施例において、本発明による方法は、前記第１及び第２ＭＯＳ素子のうち、何れか１つのソース／ドレーン領域とゲート上に半導体層をエピタキシャル成長させ、前記第１及び第２ＭＯＳ素子のうち、何れか１つに圧縮応力を印加する段階をさらに含む。前記第１及び第２ＭＯＳ素子のうち、他の１つの上にストレスコントロール膜を形成して前記第１及び第２ＭＯＳ素子のうち、他の１つに引張応力を印加する。
【００４３】
一実施例において、前記第１及び第２ＭＯＳ素子のうち、何れか１つに引張応力を印加する第１ストレスコントロール膜を前記第１及び第２ＭＯＳ素子のうち、何れか１つの上に形成する。一実施例において、前記第１ストレスコントロール膜はＳｉＮ、ＳｉＯＮ、及びＳｉＯ２のうち、少なくとも何れか１つを含む。前記第１及び第２ＭＯＳ素子のうち、他の１つに圧縮応力を印加する第２ストレスコントロール膜を前記第１及び第２ＭＯＳ素子のうち、他の１つの上に形成しうる。一実施例において、前記第２ストレスコントロール膜はＳｉＮ及びＳｉＯ２のうち、少なくとも何れか１つを含む。
【００４４】
本発明の他の態様によれば、本発明は回路に関するものである。本発明に係る回路は回路の第１領域に形成された第１導電型の第１ＭＯＳ素子と、前記回路の第２領域に形成された第１導電型の第２ＭＯＳ素子とを含む。前記第１ＭＯＳ素子のチャンネルにはストレスが印加されており、前記第２ＭＯＳ素子にはストレスが印加されていない。
【００４５】
一実施例において、前記第１ＭＯＳ素子上にストレスコントロール膜が形成されており、前記ストレスコントロール膜は前記第１ＭＯＳ素子にストレスを印加する。一実施例において、前記ストレスコントロール膜はその内部に注入されているイオンをさらに含む。一実施例において、前記ストレスコントロール膜はＳｉＮよりなる。一実施例において、前記ストレスコントロール膜はＳｉＯＮよりなる。一実施例において、前記ストレスコントロール膜はＳｉＯ２よりなる。一実施例において、前記ストレスは圧縮応力である。一実施例において、前記ストレスは引張応力である。
【００４６】
一実施例において、本発明に係る回路は、前記第１ＭＯＳ素子のソース／ドレーン構造に近接した第２相のシリサイドをさらに含む。
【００４７】
本発明の他の態様によれば、本発明は回路に関するものである。本発明に係る回路は、回路の第１領域に形成され、第１導電型の第１ＭＯＳ素子及び第２導電型の第２ＭＯＳ素子を含む第１ＣＭＯＳ素子と、前記回路の第２領域に形成されて第１導電型の第３ＭＯＳ素子及び第２導電型の第４ＭＯＳ素子を含む第２ＣＭＯＳ素子を含む。前記第１及び第２ＭＯＳ素子のうち、何れか１つのチャンネルには引張応力が印加されており、前記第１及び第２ＭＯＳ素子のうち、他の１つには圧縮応力が印加されている。
【００４８】
一実施例において、本発明に係る回路は、前記第１及び第２ＭＯＳ素子のうち、何れか１つに圧縮応力を印加できるように、前記第１及び第２ＭＯＳ素子のうち、何れか１つのソース／ドレーン領域とゲート上とにエピタキシャル成長されている半導体層をさらに含む。
【００４９】
一実施例において、本発明に係る回路は、前記第１及び第２ＭＯＳ素子のうち、他の１つに引張応力を印加できるように前記第１及び第２ＭＯＳ素子のうち、他の１つの上に形成されたストレスコントロール膜をさらに含む。
【００５０】
一実施例において、前記第１及び第２ＭＯＳ素子のうち、何れか１つの上に形成されている第１ストレスコントロール膜をさらに含む。前記第１ストレスコントロール膜は前記第１及び第２ＭＯＳ素子のうち、何れか１つに引張応力を印加する。一実施例において、前記第１ストレスコントロール膜は、ＳｉＮ、ＳｉＯＮ、及びＳｉＯ２のうち、少なくとも何れか１つを含む。一実施例において、本発明に係る回路は、前記第１及び第２ＭＯＳ素子のうち、他の１つの上に形成されている第２ストレスコントロール膜をさらに含む。前記第２ストレスコントロール膜は、前記第１及び第２ＭＯＳ素子のうち、他の１つに圧縮応力を印加する。前記第２ストレスコントロール膜はＳｉＮ及びＳｉＯ２のうち、少なくとも何れか１つを含みうる。
【発明の効果】
【００５１】
本発明によれば、特定の素子の要求される動作構成によって前記素子にストレスエンジニアリングを選択的に適用する。すなわち、素子の導電型、すなわちｎ型またはｐ型はもとより、それらの動作による役割、例えばアナログ／デジタル、低電圧／高電圧、高速／低速、ノイズ敏感如何などに基づいて素子、すなわちＮＭＯＳ及び／またはＰＭＯＳ素子で適切な応力、すなわち引張応力または圧縮応力を印加及び／または除去しうる。
【図面の簡単な説明】
【００５２】
【図１】素子でキャリア移動度を向上させるために機械的ストレスを導入する方法を説明するＭＯＳ素子の概略的な断面図である。
【図２Ａ】ＭＯＳ素子でのストレスエンジニアリングとノイズとの関係を説明するグラフである。
【図２Ｂ】ＭＯＳ素子でのストレスエンジニアリングとノイズとの関係を説明するグラフである。
【図３】本発明によって素子を形成する一方法を説明するフローチャートであって、素子に及ぼすノイズの影響は減少させつつ、素子パフォーマンスを向上させるために素子の１つまたはそれ以上の選択された領域にストレスエンジニアリングを選択的に適用する方法を説明するフローチャートである。
【図４】本発明によって素子を形成する他の方法を説明するフローチャートであって、素子に及ぼすノイズの影響は減少させつつ、素子パフォーマンスを向上させるために素子の１つまたはそれ以上の選択された領域にストレスエンジニアリングを選択的に適用する方法を説明するフローチャートである。
【図５】本発明によって素子を形成するさらに他の方法を説明するフローチャートであって、素子に及ぼすノイズの影響は減少させつつ、素子パフォーマンスを向上させるために素子の１つまたはそれ以上の選択された領域にストレスエンジニアリングを選択的に適用する方法を説明するフローチャートである。
【図６】本発明の一実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図７】本発明の一実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図８】本発明の一実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図９】本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１０】本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１１】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１２】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１３】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１４】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１５】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１６】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１７】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１８】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図１９】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２０】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２１】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２２】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２３】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２４】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２５】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２６】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２７】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２８】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図２９】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図３０】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図３１】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【図３２】本発明のさらに他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。
【発明を実施するための形態】
【００５３】
本発明の前記及び他の特徴及び利点は添付図面に示されたような本発明の望ましい実施例のさらに具体的な説明からさらに明白になる。添付図面は、本発明の原理を説明するために必要に応じて強調して示した。図面において同じ符号は同じ要素を示す。
【００５４】
本発明によれば、混合信号応用素子、例えばアナログ及びデジタル応用素子を有するＬＳＩ素子のような半導体素子、その半導体素子のレイアウト、及びその素子の製造方法を提供し、ここで引張応力及び／または圧縮応力を素子の異なる領域、すなわちアナログ領域及びデジタル領域に選択的に印加して素子のパフォーマンスを向上させると同時に、素子のパフォーマンスに及ぼすフリッカノイズの影響を減少させる。
【００５５】
次いで、本発明の実施例を詳細に説明する。次の実施例は３つの実施例カテゴリーのうち、何れか１つに属すると考慮されうる。ここで、各カテゴリーは、素子に及ぼすノイズの影響を制限しつつ、パフォーマンスを向上させるように素子にストレスエンジニアリングを選択的に適用する方法で区分される。図３ないし図５は、各々本発明の実施例の３つのカテゴリーを説明するフローチャートである。これらカテゴリーは、本発明を制限するものと解釈されてはならない。これらカテゴリーは、説明をさらに明確にし、かつ本発明の理解を容易にするためのものでのみ理解されねばならない。
【００５６】
図３は、本発明によって素子を形成する１つの方法を説明するフローチャートであって、ここでは素子に及ぼすノイズの影響は減らしつつ、素子パフォーマンスを向上させるために素子の１つまたはそれ以上の選択された領域にストレスエンジニアリングを選択的に印加する。 
【００５７】
図３を参照すれば、段階５２で、第１導電型、すなわちｎ型またはｐ型の第１ＭＯＳ素子を素子の第１領域、例えば、デジタル領域、すなわちデジタル回路が形成される素子領域に形成する。第１導電型、すなわちｎ型またはｐ型の第２ＭＯＳ素子を素子の第２領域、例えばアナログ領域、すなわちアナログ回路が形成される素子領域に形成する。段階５４で、第１及び第２領域に第１及び第２ＭＯＳ素子のチャンネルに局部的応力を選択的に印加するためにストレスエンジニアリングを印加する。段階５６において、前記第２領域で第２ＭＯＳ素子のチャンネルから応力を解除または緩和する。
【００５８】
前記方法によって第１ＭＯＳ素子のチャンネルにのみ応力が印加される。応力が与えられた第１ＭＯＳ素子は印加された応力の結果としてパフォーマンスが向上されうるが、ノイズが増加されることもある。一方、第２ＭＯＳ素子は、局部的応力が印加されていないために、フリッカノイズによる効果が減少しうる回路が得られる。この方法は、前記第１領域が前記第２領域に比べてノイズに対して敏感でない場合のような状況で適用されうる。例えば、前記第１領域は、デジタル回路、低電圧動作用回路及び／またはノイズに敏感でない回路を含むことができ、前記第２領域はアナログ回路、高電圧動作用回路及び／またはノイズに敏感な回路を含みうる。
【００５９】
一実施例において、ストレスコントロール膜を形成することによって局部的応力を前記第１領域及び第２領域の両側に何れも印加しうる。前記第１ＭＯＳ素子での応力を緩和するために、イオン注入を用いるか、前記ストレスコントロール膜の一部を前記第２ＭＯＳ素子上で除去する。次いで、本発明に係る前記第１カテゴリーまたは第１グループの特定実施例をさらに詳細に説明する。
【００６０】
図４は、本発明によって素子を形成する他の方法を説明するフローチャートであって、ここでは、素子に及ぼすノイズの影響は減らしつつ、素子パフォーマンスを向上させるために素子の１つまたはそれ以上の選択された領域にストレスエンジニアリングを選択的に印加する。図４は本発明の第２カテゴリーを説明する。
【００６１】
図４を参照すれば、段階６２で、第１導電型、すなわちｎ型またはｐ型の第１ＭＯＳ素子を素子の第１領域、例えばデジタル領域、すなわちデジタル回路が形成される領域に形成する。前記第１導電型、すなわちｎ型またはｐ型の第２ＭＯＳ素子を素子の第２領域、例えばアナログ領域、すなわち、アナログ回路が形成される領域に形成する。段階６４において、前記第１領域で前記第１ＭＯＳ素子のチャンネルに局部的応力を選択的に印加するためにストレスエンジニアリングを適用する。
【００６２】
前記方法によって前記第１ＭＯＳ素子のチャンネルにのみ応力が印加される。応力が印加された前記第１ＭＯＳ素子は、印加された応力によって向上したパフォーマンス特性を有するが、これに伴って増加したノイズを有することもある。一方、前記第２ＭＯＳ素子は、局部的応力が印加されていないためにフリッカノイズによる影響を減らしうる。この方法は、前記第１領域が第２領域よりノイズに敏感ではない場合に適用しうる。例えば、前記第１領域はデジタル回路、低電圧動作用回路及び／またはノイズに敏感でない回路を含み、前記第２領域はアナログ回路、高電圧動作用回路及び／またはノイズに敏感な回路を含みうる。
【００６３】
本発明に係る前記第２カテゴリーまたは第２グループの特定実施例を次にさらに詳細に説明する。
【００６４】
図５は、本発明によって素子を形成する他の方法を説明するフローチャートであって、ここでは素子に及ぼすノイズの影響は減らしつつ、素子パフォーマンスを向上させるために、素子の１つまたはそれ以上の選択された領域にストレスエンジニアリングを選択的に印加する。図５は本発明の第３カテゴリーを説明する図面である。
【００６５】
図５を参照すれば、段階６６で、第１導電型、すなわちｎ型またはｐ型の第１ＭＯＳ素子と、第２導電型、すなわちｐ型またはｎ型の第２ＭＯＳ素子を含む第１ＣＭＯＳ素子を素子の第１領域、例えばデジタル領域、すなわちデジタル回路が形成される領域に形成する。第１導電型、すなわちｎ型またはｐ型の第１（第３）ＭＯＳ素子と、第２導電型、すなわちｐ型またはｎ型の第２（第４）ＭＯＳ素子を含む第２ＣＭＯＳ素子を素子の第２領域、例えばアナログ領域、すなわち、アナログ回路が形成される領域に形成する。段階６８で、前記第１及び第２ＣＭＯＳ領域で前記第１及び第２ＭＯＳ素子の少なくとも１チャンネルに局部的引張応力及び局部的圧縮応力を選択的に印加するためにストレスエンジニアリングを適用する。段階７０で、第２ＣＭＯＳ素子のＭＯＳ素子のチャンネルで応力を解除または緩和する。
【００６６】
前記方法によって、前記第１ＣＭＯＳ素子の第１及び／または第２ＭＯＳ素子のチャンネルにのみ応力が印加される。応力が印加された前記第１ＣＭＯＳ素子は印加された応力によって向上したパフォーマンス特性を有するが、これに伴って増加したノイズを有することもある。一方、前記第２ＣＭＯＳ素子は、局部的応力が印加されていないために、フリッカノイズによる影響を減らしうる。この方法は、前記第１領域が第２領域よりノイズに敏感ではない場合に適用しうる。例えば、前記第１領域はデジタル回路、低電圧動作用回路及び／またはノイズに敏感でない回路を含み、前記第２領域はアナログ回路、高電圧動作用回路及び／またはノイズに敏感な回路を含みうる。
【００６７】
図６ないし図８は、本発明の一実施例に係る半導体素子の形成方法を説明する概略的な断面図である。本実施例は前述した実施例の第１カテゴリーに属するものである。
【００６８】
図６を参照すれば、例えばシリコンよりなる基板１００を準備する。素子はデジタル回路領域及びアナログ回路領域を含む。デジタル回路領域及びアナログ回路領域は各々第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタを含む。素子分離のためにＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）１０２が基板１００に形成されている。各トランジスタは、ソース／ドレーン領域１２８を含み、これらは各々低濃度ソース／ドレーン領域１２２及び高濃度ソース／ドレーン領域１２６を含む。各トランジスタの基板上にはゲート絶縁膜パターン１１０が形成されている。各トランジスタで各ゲート絶縁膜パターン１１０上には導電性ゲートパターン１２０が形成されており、各導電性ゲートパターン１２０及びソース／ドレーン領域１２８、特に高濃度ソース／ドレーン領域１２６の露出領域上には各々シリサイドパターン１３０が形成されている。前記シリサイドパターン１３０は、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド、またはタングステンシリサイドで形成しうる。前記ゲート絶縁膜パターン１１０、導電性ゲートパターン１２０及びシリサイドパターン１３０を含むあらゆるゲート構造の両側壁には側壁スペーサ１２４が形成されている。一実施例において、アナログ回路領域ではトランジスタゲート構造とＳＴＩ１０２との距離、すなわちｄ１、ｄ２、ｄ３及びｄ４は１．５μｍ以上になることが望ましい。
【００６９】
図７を参照すれば、前記構造上にストレスコントロール膜１５０を形成する。図面に矢印で表示されたように、前記ストレスコントロール膜１５０は、トランジスタのチャンネル１０４ａ、１０４ｂ、１０４ｃ、１０４ｄに圧縮応力を印加する。前記ストレスコントロール膜１５０はＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により約２０−１５０ｎｍの厚さに形成されたシリコン窒化膜（ＳｉＮ膜）よりなりうる。また、２００−４００℃の低温条件下で形成されたシリコン窒化膜、または圧縮応力を有するシリコン酸化膜を使用しても良い。
【００７０】
図８を参照すれば、デジタル回路領域のＮＭＯＳトランジスタとアナログ回路領域のＮＭＯＳ及びＰＭＯＳトランジスタ上で圧縮応力を選択的に緩和する。フォトレジストマスク１６０をデジタル回路領域のＰＭＯＳトランジスタだけを覆うように形成する。前記フォトレジストマスク１６０をイオン注入マスクとして使用して参照符号“１６２”で表示したように、Ｇｅ、Ｓｉ、Ａｓ、Ｉｎ、Ｓｂなどのイオンをストレスコントロール膜１５０内に注入する。一実施例において、前記ストレスコントロール膜１５０の厚さを考慮して、イオン注入エネルギーを２０−１００ＫｅＶの範囲に調節し、注入されたイオンが実質的に前記シリサイドパターン１３０内に注入されることを防止することが望ましい。
【００７１】
イオン注入の結果、デジタル回路領域のＰＭＯＳトランジスタを除外したあらゆる領域で前記ストレスコントロール膜１５０はストレス解除膜またはストレス緩和膜１５２に変換される。したがって、デジタル回路領域のＰＭＯＳトランジスタのチャンネル１０４ｂにだけ圧縮応力が印加される状態に残る。その結果、デジタル回路領域のＰＭＯＳトランジスタでは、パフォーマンスが向上する。デジタル回路領域のＮＭＯＳトランジスタ及びアナログ回路領域のＮＭＯＳ及びＰＭＯＳトランジスタ領域上には応力が残っていないために、これら素子のフリッカノイズ特性が劣化されない。すなわち、本実施例ではデジタル回路領域でのＰＭＯＳ素子でのみパフォーマンスの向上のためにＰＥＣＶＤシリコン窒化膜よりなるストレスコントロール膜が使われる。
【００７２】
図９及び図１０は、本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。本実施例は、前記実施例のうち、第１カテゴリーに属するものである。図９及び図１０の実施例において、基板１００、ＳＴＩ１０２、ソース／ドレーン領域１２８、ゲート絶縁膜パターン１１０、導電性ゲートパターン１２０、シリサイドパターン１３０及び側壁スペーサ１２４を含む素子部分の形成は、図６ないし図８の実施例と同一である。したがって、本例では詳細な説明は省略する。
【００７３】
図９を参照すれば、前記構造上に引張応力を印加するストレスコントロール膜２５０を形成する。前記ストレスコントロール膜２５０は、ＬＰＣＶＤによって約２０−１５０ｎｍの厚さに形成されたシリコン窒化膜よりなりうる。他の例として、前記ストレスコントロール膜２５０は、４００−８００℃の高温条件下で形成されたシリコン窒化膜で形成されることもある。また、前記ストレスコントロール膜２５０はＰＥＣＶＤによってシリコン酸化窒化膜（ＳｉＯＮ膜）を形成した後、アニーリング段階を経て得られる。他の方法として、前記ストレスコントロール膜２５０は引張力を印加するシリコン酸化膜で形成しうる。結果的に、得られる引張応力は、図９で矢印で示したように、トランジスタのチャンネル２０４ａ、２０４ｂ、２０４ｃ、２０４ｄに局部的に影響が及ぼす。
【００７４】
図１０を参照すれば、デジタル回路領域のＰＭＯＳトランジスタ及びアナログ回路領域のＰＭＯＳ及びＮＭＯＳトランジスタ上で引張応力を選択的に緩和する。フォトレジストマスク２６０をデジタル回路領域のＮＭＯＳトランジスタだけ覆うように形成する。前記フォトレジストマスク２６０をイオン注入マスクとして使用して参照符号“２６２”と表示したように、Ｇｅ、Ｓｉ、Ａｓ、Ｉｎ、Ｓｂなどのイオンをストレスコントロール膜２５０内に注入する。一実施例において、前記ストレスコントロール膜２５０の厚さを考慮し、イオン注入エネルギーを２０−１００ＫｅＶの範囲に調節し、注入されたイオンが実質的に前記シリサイドパターン１３０内に注入されることを防止することが望ましい。
【００７５】
イオン注入の結果、デジタル回路領域のＮＭＯＳトランジスタを除外したあらゆる領域で前記ストレスコントロール膜２５０はストレス解除膜またはストレス緩和膜２５２に変換される。したがって、デジタル回路領域のＮＭＯＳトランジスタのチャンネル２０４ｂにだけ引張応力が印加される状態に残る。その結果、デジタル回路領域のＮＭＯＳトランジスタでは、パフォーマンスが向上する。デジタル回路領域のＰＭＯＳトランジスタ及びアナログ回路領域のＮＭＯＳ及びＰＭＯＳトランジスタ領域上には応力が残っていないために、これら素子のフリッカノイズ特性が劣化されない。すなわち、本実施例ではデジタル回路領域でのＮＭＯＳ素子でのみパフォーマンス向上のためにＬＰＣＶＤシリコン窒化膜よりなるストレスコントロール膜が使われる。
【００７６】
図１１及び図１３は、本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。本実施例は前記実施例のうち、第２カテゴリーに属するものである。図１１ないし図１３の実施例において、基板１００、ＳＴＩ１０２、ソース／ドレーン領域１２８、ゲート絶縁膜パターン１１０、導電性ゲートパターン１２０、シリサイドパターン１３０及び側壁スペーサ１２４を含む素子部分の形成は、図６ないし図８の実施例と同一である。したがって、本例では詳細な説明は省略する。
【００７７】
図１１を参照すれば、前記構造上に応力を持たないストレスコントロール膜３５０を形成する。前記ストレスコントロール膜３５０は、ＰＥＣＶＤによって約２０−１５０ｎｍの厚さに形成されたシリコン酸化窒化膜よりなりうる。
【００７８】
図１２を参照すれば、デジタル回路領域でＮＭＯＳトランジスタ上にのみフォトレジストパターン３６０を形成する。次いで、前記フォトレジストパターン３６０をマスクとして使用してデジタル回路領域のＮＭＯＳトランジスタを除外したあらゆる領域で前記ストレスコントロール膜３５０を除去する。
【００７９】
次いで、図１３を参照すれば、前記フォトレジストパターン３６０を除去し、前記ストレスコントロール膜３５０の残余部分をアニーリングする。アニーリングの結果、前記ストレスコントロール膜３５０は引張応力膜３５２に変換され、これは図面で矢印で表示したようにデジタル回路領域でＮＭＯＳトランジスタのチャンネル３０４ａに引張応力を印加する。残りのトランジスタのチャンネル３０４ｂ、３０４ｃ、３０４ｄは、それらの各トランジスタ領域に引張応力膜３５２がないので、何らの応力も受けない。
【００８０】
このように、本実施例ではデジタル回路領域でＮＭＯＳトランジスタのチャンネル３０４ａに引張応力が局部的に付与される。その結果、デジタル回路領域のＮＭＯＳトランジスタではパフォーマンスが向上する。デジタル回路領域のＰＭＯＳトランジスタ及びアナログ回路領域のＮＭＯＳ及びＰＭＯＳトランジスタ領域上には応力が残っていないために、これら素子のフリッカノイズ特性が劣化されない。すなわち、本実施例ではデジタル回路領域でのＮＭＯＳ素子でのみパフォーマンスの向上のために引張応力を有するアニーリングされたＰＥＣＶＤシリコン酸化窒化膜を使用する。
【００８１】
図１４ないし図１６は、本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。本実施例は前記実施例のうち、第２カテゴリーに属するものである。図１４ないし図１６の実施例において、基板１００、ＳＴＩ１０２、ソース／ドレーン領域１２８、ゲート絶縁膜パターン１１０、導電性ゲートパターン１２０、及び側壁スペーサ１２４を含む素子部分の形成は、図６ないし図８の実施例と同一である。したがって、本例では詳細な説明は省略する。図１４ないし図１６の実施例では、ＮＭＯＳパフォーマンスを向上させるために引張応力を有するアニーリングされたＰＥＣＶＤシリコン二酸化膜（ＳｉＯ２膜）が形成される。
【００８２】
図１４を参照すれば、前記構造上にＳｉＯ２膜４５０を形成する。前記ＳｉＯ２膜４５０は約６００℃以下の温度下でＰＥＣＶＤ方法によって約２０−１００ｎｍの厚さに形成しうる。
【００８３】
図１５を参照すれば、アナログ回路領域のＮＭＯＳトランジスタ上のＳｉＯ２膜４５０部分を除去する。次いで、前記ＳｉＯ２膜４５０を９００−１１５０℃の温度でアニーリングして前記ＳｉＯ２膜４５０から引張応力を誘導し、それにより、デジタル回路領域のＮＭＯＳトランジスタから引張応力を誘導する。ここで、注意すべき点は、アナログ回路領域のＮＭＯＳトランジスタには応力印加を防止することが望ましいので、アナログ回路領域のＮＭＯＳトランジスタでは前記ＳｉＯ２膜４５０を除去する。ＰＭＯＳトランジスタ上にあるＳｉＯ２膜４５０は除去する必要がない。その理由は、ＳｉＯ２膜をアニーリングすれば、ＰＭＯＳトランジスタには影響を及ぼさないからである。例えば、高い引張応力を有するＣＶＤ ＳｉＯ２膜の高温アニーリングの影響によってＡｓイオン注入されたポーリシリコン（典型的にＮＭＯＳゲートに使われる）には圧縮応力が誘導されると知られている。したがって、アニーリング後には図面で矢印で表示したように、デジタル回路領域で、ＮＭＯＳトランジスタのチャンネル４０４ａに印加された引張応力と、ゲート１２０に印加された圧縮応力とが存在する。
【００８４】
次いで、図１６を参照すれば、後続工程、例えば素子のソース／ドレーン領域のシリサイド化のような工程を進行するように、前記ＳｉＯ２膜４５０の残りの部分を除去しうる。しかし、前記ＳｉＯ２膜４５０の残りの部分は必ずしも除去する必要はない。前記ＳｉＯ２膜４５０が完全に除去されるか、またはデジタル回路領域のＮＭＯＳトランジスタ上に残っているかに関係なく、前記ゲート１２０での圧縮応力及び前記チャンネル４０４ａでの引張応力は保持されうる。
【００８５】
前述したように、本実施例ではデジタル回路領域のＮＭＯＳトランジスタのチャンネル４０４ａには局部的に引張応力が与えられ、そのゲートには圧縮応力が与えられる。その結果、デジタル回路領域のＮＭＯＳトランジスタでは、パフォーマンスが向上する。デジタル回路領域のＰＭＯＳトランジスタ及びアナログ回路領域のＮＭＯＳ及びＰＭＯＳトランジスタ領域上には、応力が残っていないために、これら素子のフリッカノイズ特性が劣化されない。ここで、注意すべき点は、本実施例において、追加的な高温アニーリング工程を導入しなくても、ソース／ドレーン活性化のための熱的負担を引張応力を誘導するのに利用することもできるということである。
【００８６】
図１７ないし図２０は、本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。本実施例は、前記実施例のうち、第２カテゴリーに属するものである。本実施例では、ＮＭＯＳトランジスタのパフォーマンスを向上させるためにシリサイド化工程を利用する。図１７ないし図２０の実施例において、基板１００、ＳＴＩ１０２、ソース／ドレーン領域１２８、ゲート絶縁膜パターン１１０、導電性ゲートパターン１２０、及び側壁スペーサ１２４を含む素子部分の形成は、図６ないし図８の実施例と同一である。したがって、本例では詳細な説明は省略する。しかし、図１７ないし図２０の実施例において、シリサイドパターン１３０の代わりにシリサイドパターン８３０が図示されている。本実施例ではこれらシリサイドパターン８３０を、次の説明するようにＮＭＯＳパフォーマンスを向上させるのに利用する。
【００８７】
図１７を参照すれば、前記構造上に金属層パターンを蒸着して前記シリサイドパターン８３０を形成する。ここで、前記シリサイドパターン８３０は、ソース／ドレーン領域１２８及び導電性ゲート１２０のシリコン上に形成される。前記金属層は、例えばコバルトよりなりうる。その後、約４５０℃で第１ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）工程を行なってコバルトモノシリサイド（ＣｏＳｉ）よりなるシリサイドパターン８３０を形成する。すなわち、第１熱処理によって第１相の金属シリサイドが形成される。前記第１ＲＴＡが行なわれた後、残りのコバルトは除去する。
【００８８】
図１８を参照すれば、前記第１ＲＴＡが行なわれた結果物上にキャッピング層８４０を形成する。前記キャッピング層８４０は、約５−２０ｎｍの厚さに形成されたチタン窒化膜（ＴｉＮ膜）よりなりうる。
【００８９】
図１９を参照すれば、前記構造上にフォトレジストパターン８６０を形成してデジタル回路領域のＮＭＯＳトランジスタ上に形成された前記キャッピング層８４０部分のみを露出させる。次いで、前記キャッピング層８４０の露出された部分を除去する。次いで、約７００−１１００℃の温度下で第２ＲＴＡ工程を行う。前記第２ＲＴＡ工程の結果として、前記シリサイドパターン８３０が第２相の金属シリサイドに相転移する。例えば、ＣｏＳｉがコバルトジシリサイド（ＣｏＳｉ２）に相転移する。その結果、ゲート及びソース／ドレーン領域上には、新たなシリサイドパターン８３０ａが形成される。第１相の金属シリサイド、例えばＣｏＳｉから第２相の金属シリサイド、例えばＣｏＳｉ２の相転移が行われる間、デジタル回路領域のＮＭＯＳトランジスタにチャンネル８０４ａには引張応力が与えられる。他のチャンネル８０４ｂ、８０４ｃ、８０４ｄにはその上にキャッピング層８４０が形成されているので、これらがストレスを緩和する役割を行い、前記チャンネル８０４ｂ、８０４ｃ、８０４ｄには引張応力が、ほとんどまたは全く印加されない。すなわち、デジタル回路領域のＮＭＯＳトランジスタのチャンネル８０４ａには引張応力が局部的に与えられが、残りのトランジスタのチャンネル８０４ｂ、８０４ｃ、８０４ｄにはその上に応力を緩和するためのキャッピング層８４０があるので、アニーリングによる影響を受けない。
【００９０】
図２０を参照すれば、キャッピング層８４０の残りの部分を除去する。その結果、デジタル回路領域のＮＭＯＳトランジスタのチャンネル８０４ａには引張応力を与え、残りのトランジスタには応力を与えないシリサイドパターン８３０ａを有する素子が得られる。
【００９１】
図２１ないし図２７は、本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。本実施例は、前記実施例のうち、第３カテゴリーに属するものである。本実施例では、ＰＭＯＳトランジスタのパフォーマンスを向上させるために、ＰＭＯＳトランジスタに圧縮応力を誘導できるように、エピタキシャル成長されたソース／ドレーン構造を利用する。
【００９２】
図２１を参照すれば、各々ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳ構造をデジタル回路領域及びアナログ回路領域を含む素子の前記デジタル回路領域及びアナログ回路領域に形成する。前記デジタル回路領域及びアナログ回路領域は、各々第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタを含む。例えば、シリコンよりなる基板１００を準備する。素子分離のために前記基板１００にＳＴＩ１０２を形成する。各トランジスタは、ソース／ドレーン領域１２８を含み、これらは各々低濃度ソース／ドレーン領域１２２及び高濃度ソース／ドレーン領域１２６を含む。前記基板１００上には各トランジスタを構成するゲート絶縁膜パターン１１０が形成されている。前記ゲート絶縁膜パターン１１０上には各トランジスタを構成するための導電性ゲートパターン１２０が形成され、前記ゲート絶縁膜パターン１１０及び導電性ゲートパターン１２０を含むあらゆるゲート構造の両側壁には側壁スペーサ１２４が形成される。
【００９３】
図２２を参照すれば、図２１の構造上にマスク層５１０を形成する。前記マスク層５１０は、例えばシリコン酸化物、シリコン窒化物、またはこれらと類似した材料よりなりうる。
【００９４】
図２３を参照すれば、デジタル回路領域のＰＭＯＳトランジスタ上にあるマスク層５１０部分を少なくとも部分的に除去し、側壁スペーサ１２４上に少量のマスク層５１０だけを残す。その後、露出されたＰＭＯＳトランジスタのソース／ドレーン領域１２８の一部をそのゲート構造の側で自己整列方式で垂直方向に異方性エッチングによって一部除去する。その結果、約１０−１００ｎｍの深さを有する溝５２０が形成される。
【００９５】
図２４を参照すれば、前記溝５２０及び導電性ゲート１２０の上面に半導体層５２２を選択的にエピタキシャル成長させる。前記エピタキシャル成長された半導体層５２２はＳｉＧｅ、ＳｉＣまたはその他の物質よりなりうる。図面で矢印で表示したように、前記半導体層５２２はデジタル回路領域のＰＭＯＳトランジスタのチャンネル５０４ｂに圧縮応力を与える。この圧縮応力は、エピタキシャル成長された前記半導体層５２２のさらに大きな格子定数に起因する。さらに大きな格子定数を有する材料はチャンネル５０４ｂ材料に圧力を与え、チャンネル５０４ｂで圧出応力が引き起こされる。すなわち、エピタキシャル成長された半導体層５２２と前記基板１００は、相異なる格子定数及び／または相異なる熱膨張係数を有し、これにより、トランジスタのチャンネルで機械的応力が発生し、前記チャンネルでのキャリア移動度に影響を及ぼす。
【００９６】
図２５を参照すれば、前記構造から前記マスク層５１０の残りの部分を除去する。次いで、前記導電性ゲートパターン１２０及び露出されたソース／ドレーン領域１２８の上と、デジタル回路領域のＰＭＯＳトランジスタにエピタキシャル成長されている前記半導体層５２２の上面上に金属シリサイド層５３０を形成する。前記金属シリサイド層５３０は、例えばニッケルシリサイド、コバルトシリサイド、または他の類似した材料よりなりる。
【００９７】
次いで、図２６を参照すれば、前記構造上に引張応力を有するストレスコントロール膜５５０を形成する。前記ストレスコントロール膜５５０はＬＰＣＶＤ方法によって約２０−１５０ｎｍの厚さを有するように形成されたシリコン窒化膜よりなりうる。前記ストレスコントロール膜５５０は４００−８００℃の高温条件下で形成されたシリコン窒化膜で形成されることもある。他の方法として、前記ストレスコントロール膜５５０はアニーリングされたＰＥＣＶＤ ＳｉＯＮ膜、または引張応力を有するシリコン酸化膜よりなりうる。その結果、チャンネル５０４ａ、５０４ｂ、５０４ｃ、５０４ｄには局部的に引張応力が与えられる。
【００９８】
次いで、図２７を参照すれば、デジタル回路領域のＰＭＯＳトランジスタ及びアナログ回路領域のＰＭＯＳ及びＮＭＯＳトランジスタで引張応力を選択的に緩和させる。デジタル回路領域のＮＭＯＳトランジスタ上にフォトレジストマスクパターン５６０を形成する。次いで、デジタル回路領域のＮＭＯＳトランジスタのみを除き、前記構造のあらゆる領域にＧｅ、Ｓｉ、Ａｓ、Ｉｎ、Ｓｎなどのイオン、または他の類似したイオンを注入する。その結果、デジタル回路領域のＰＭＯＳトランジスタとアナログ回路領域のＰＭＯＳ及びＮＭＯＳトランジスタで引張応力が緩和される。図面に矢印で示したように、イオン注入後にはデジタル回路領域のＮＭＯＳトランジスタのチャンネル５０４ａ上には引張応力が局部的に与えられ、デジタル回路領域のＰＭＯＳトランジスタのチャンネル５０４ｂには圧縮応力が局部的に与えられる。アナログ回路領域のチャンネル５０４ｃ、５０４ｄ上には何らの応力も与えられない。
【００９９】
図２８ないし図３１は、本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。本実施例は、前記実施例のうち、第３カテゴリーに属するものである。本実施例では、デジタルトランジスタのＮＭＯＳ及びＰＭＯＳトランジスタの何れにも応力を導入するために、引張応力層及び圧縮応力層を別途に形成する。図２８ないし図３１の実施例において、基板１００、ＳＴＩ１０２、ソース／ドレーン領域１２８、ゲート絶縁膜パターン１１０、導電性ゲートパターン１２０、シリサイドパターン１３０及び側壁スペーサ１２４を含む素子部分の形成は、図６ないし図８の実施例と同一である。したがって、本例では詳細な説明は省略する。
【０１００】
図２８を参照すれば、引張応力を有する第１ストレスコントロール膜６５０を前記構造上に形成する。前記第１ストレスコントロール膜６５０はＬＰＣＶＤによって約２０−１５０ｎｍの厚さに形成されたシリコン窒化膜よりなりうる。前記第１ストレスコントロール膜６５０は４００−８００℃の高温条件下で形成されたシリコン窒化膜よりなりうる。他の方法として、前記第１ストレスコントロール膜６５０は、アニーリングされたＰＥＣＶＤ ＳｉＯＮ膜または引張応力を有するシリコン酸化膜よりなりうる。前記第１ストレスコントロール膜６５０を形成した結果、デジタル回路領域及びアナログ回路領域のチャンネル６０４ａ、６０４ｂ、６０４ｃ、６０４ｄには、図面に矢印で示したように引張応力が局部的に形成される。
【０１０１】
図２９を参照すれば、前記第１ストレスコントロール膜６５０のうち、デジタル回路領域のＰＭＯＳトランジスタと、アナログ回路領域のＰＭＯＳ及びＮＭＯＳトランジスタ上にある部分を除去する。デジタル回路領域のＮＭＯＳトランジスタのみを覆うフォトレジストパターン６５４を形成し、前記第１ストレスコントロール膜６５０の露出された部分を除去する。ここで、注意すべき点は、前記第１ストレスコントロール膜６５０としてＰＥＣＶＤ ＳｉＯＮ膜を使用した場合には、前記第１ストレスコントロール膜６５０のうち、デジタル回路領域のＰＭＯＳトランジスタと、アナログ回路領域のＰＭＯＳ及びＮＭＯＳトランジスタ上にある部分を除去した後、アニーリング工程を行うことが望ましいということである。前記第１ストレスコントロール膜６５０を選択的に除去した結果、図面に矢印で示したように、デジタル回路領域のＮＭＯＳトランジスタのチャンネル６０４ａにのみ引張応力が印加される状態で残る。
【０１０２】
図３０を参照すれば、前記構造上に圧縮応力を有する第２ストレスコントロール膜６６０を形成する。前記第２ストレスコントロール膜６６０は、例えばＰＥＣＶＤ方法によって約２０−１５０ｎｍの厚さに形成されたシリコン窒化膜で形成しうる。前記第２ストレスコントロール膜６６０は、２００−４００℃の低温条件下で形成されたシリコン窒化膜よりなりうる。他の方法として、前記第２ストレスコントロール膜６６０は、圧縮応力を有するシリコン酸化膜よりなりうる。前記第２ストレスコントロール膜６６０を形成した結果、図面に矢印で示したように、前記あらゆるチャンネル６０４ａ、６０４ｂ、６０４ｃ、６０４ｄには圧縮応力が印加され、前記チャンネル６０４ａには圧縮応力及び引張応力が何れも印加される。
【０１０３】
図３１を参照すれば、デジタル回路領域のＰＭＯＳトランジスタのみ除き、あらゆるトランジスタ上で前記第２ストレスコントロール膜６６０をストレス解除膜またはストレス緩和膜６６２に選択的に変換させる。デジタル回路領域のＰＭＯＳトランジスタ上にのみフォトレジストマスクパターン６７０を形成する。デジタル回路領域のＰＭＯＳトランジスタを覆っている前記第２ストレスコントロール膜６６０は除き、参照符号“６７２”で表示したように、Ｇｅ、Ｓｉ、Ａｓ、Ｉｎ、Ｓｎなどのイオン、または他の類似したイオンを前記第２ストレスコントロール膜６６０に注入する。前記イオン注入によって前記第２ストレスコントロール膜６６０の露出部分で圧縮応力が緩和され、前記第２ストレスコントロール膜６６０の露出部分がストレス解除膜またはストレス緩和膜６６２になる。その結果、図面に矢印で表示されたように、引張応力はデジタル回路領域のＮＭＯＳトランジスタのチャンネル６０４ａにのみ局部的に与えられ、圧縮応力はデジタル回路領域のＰＭＯＳトランジスタのチャンネル６０４ｂにだけ局部的に与えられる。したがって、アナログ回路領域のトランジスタは印加されたストレスによる影響を受けずに、デジタル回路領域でＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのパフォーマンスを何れも向上させうる。したがって、アナログ回路領域のトランジスタは、トランジスタのストレス印加によって引き起こされうるノイズにより劣化されない。
【０１０４】
図３２は、本発明の他の実施例に係る半導体素子を形成する方法を説明する概略的な断面図である。本実施例は、前記実施例のうち、第３カテゴリーに属するものである。図３２の実施例は、図２８ないし図３１の実施例の変形例である。図３２の実施例では、図２８ないし図３０に示した段階を同一に適用する。したがって、これら段階についての詳細な説明は省略する。
【０１０５】
図３２を参照すれば、圧縮応力を有する第２ストレスコントロール膜６６０を形成した後、デジタル回路領域のＰＭＯＳトランジスタのみを除いてあらゆる領域で前記第２ストレスコントロール膜６６０を除去する。その結果、図面に矢印で表示されたように、引張応力がデジタル回路領域のＮＭＯＳトランジスタのチャンネル７０４ａに局部的に与えられ、圧縮応力がデジタル回路領域のＰＭＯＳトランジスタのチャンネル７０４ｂに局部的に与えられる。
【０１０６】
以上、本発明を例示的な実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想及び範囲を逸脱せずに、当業者によって多様な変形が可能である。
【産業上の利用可能性】
【０１０７】
本発明は、デジタル、アナログ及び混合モード機能を含む回路に適用可能である。例えば、本発明はＤＲＡＭ及びエンベデッドＤＲＡＭのようなメモリＬＳＩに適用可能である。本発明の方法は、ＤＲＡＭセル及び／またはノイズに敏感なアナログ回路のＤＲＡＭセンスアンプに適用可能である。本発明は、個別メモリチップまたはＳＲＡＭ、フラッシュメモリ、ＭＲＡＭ、ＰＲＡＭ、及びその他の素子で構成されたエンベデッドメモリチップ構成でメモリ回路のセンスアンプ回路などの回路に適用可能である。前記回路でセンスアンプは、電流の非常に小さな差を感知せねばならず、よってこれらのパフォーマンスがフリッカノイズなどのノイズによって実質的に劣化されうるので、本発明は前記回路に特に適するように適用されうる。
【符号の説明】
【０１０８】
１００ 基板
１０２ ＳＴＩ
１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ トランジスタのチャンネル
１１０ ゲート絶縁膜パターン
１２０ 導電性ゲートパターン
１２２ 低濃度ソース／ドレーン領域
１２４ 側壁スペーサ
１２６ 高濃度ソース／ドレーン領域
１２８ ソース／ドレーン領域
１３０ シリサイドパターン
１５０ ストレスコントロール膜
１５２ ストレス解除膜またはストレス緩和膜
１６０ フォトレジストマスク
１６２ Ｇｅ、Ｓｉ、Ａｓ、Ｉｎ、Ｓｂなどのイオンストレスコトロール膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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