(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に対して垂直に設けられたシリコンピラーと、
前記シリコンピラーの側面の一部分を覆うゲート絶縁膜と、
前記シリコンピラーの側面の残りの部分を覆う絶縁体ピラーと、
前記ゲート絶縁膜及び絶縁体ピラーを介して前記シリコンピラーを覆うゲート電極と、
前記シリコンピラー、前記ゲート絶縁膜、前記絶縁体ピラー、及び前記ゲート電極の上方に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記ゲート電極及び前記絶縁体ピラーに接するゲートコンタクトプラグとを備え、
前記絶縁体ピラーの横方向の膜厚は、前記ゲート絶縁膜の横方向の膜厚に比べて厚いことを特徴とする半導体装置。
【請求項２】
前記絶縁体ピラーは気相成長膜であり、前記ゲート絶縁膜は熱酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の主面に対して垂直に設けられたシリコンピラーと、
前記シリコンピラーの側面を覆う絶縁膜と、
前記絶縁膜を介して前記シリコンピラーを覆うゲート電極と、
前記シリコンピラー、前記絶縁膜、及び前記ゲート電極の上方に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記ゲート電極及び前記絶縁膜に接するゲートコンタクトプラグとを備え、
前記絶縁膜は、前記ゲートコンタクトプラグに接する部分の横方向の膜厚が、他の部分の横方向の膜厚に比べて厚いことを特徴とする半導体装置。
【請求項４】
前記絶縁膜のうち、前記ゲートコンタクトプラグに接する部分は気相成長膜であり、他の部分は熱酸化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
それぞれ前記シリコンピラーの上部及び下部に形成された第１及び第２の拡散層と、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記第１の拡散層に接する第１の拡散層コンタクトプラグと、
前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記第２の拡散層に接する第２の拡散層コンタクトプラグとをさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
シリコン基板の主面の一部をエッチングし、溝を形成する工程と、
前記溝内に絶縁膜を堆積する工程と、
前記シリコン基板と前記絶縁膜との境界を跨るマスク膜を用いて前記シリコン基板の主面をエッチングすることにより、シリコンピラーと絶縁体ピラーからなる複合ピラーを形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を形成する工程と、
前記シリコン基板の主面に導電材料を成膜し、これをエッチバックすることによりゲート電極を形成する工程と、
前記複合ピラー及び前記ゲート電極の側面を覆う第１の層間絶縁膜を成膜する工程と、
前記マスク膜を除去することにより前記複合ピラーの上面を露出させる工程と、
前記マスク膜の除去により形成されたスルーホール内にシリコンを選択的エピタキシャル成長させることにより、第１の拡散層を形成する工程と、
前記第１の層間絶縁膜及び前記複合ピラーを覆う第２の層間絶縁膜を成膜する工程と、
前記第２の層間絶縁膜に、それぞれ前記ゲート電極及び前記第１の拡散層を露出させる２つのコンタクトホールを形成する工程と、
前記２つのコンタクトホール内にそれぞれコンタクトプラグを形成する工程とを備え、
前記２つのコンタクトホールのうちゲート電極を露出させるコンタクトホールは、前記絶縁体ピラーの側面のうち、該絶縁体ピラーを挟んで前記シリコンピラーと反対側の部分の真上の位置に形成されることを特徴とする半導体装置の製造方法。
【請求項７】
前記スルーホール内にシリコンを選択的エピタキシャル成長させる工程では、前記スルーホール内にサイドウォール絶縁膜を形成した後、前記シリコンを選択的エピタキシャル成長させることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シリコンピラーの下部に第２の拡散層を形成する工程をさらに備え、
前記コンタクトホールを形成する工程では、前記第２の拡散層を露出させるコンタクトホールをさらに形成し、
前記コンタクトプラグを形成する工程では、前記第２の拡散層を露出させるコンタクトホール内にもコンタクトプラグを形成することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
請求項１乃至５のいずれか一項に記載の半導体装置と、データプロセッサと、ＲＯＭと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法並びにデータ処理システムに関し、特に縦型トランジスタを用いる半導体装置及びその製造方法並びにデータ処理システムに関する。
【背景技術】
【０００２】
半導体装置、特にメモリデバイスのチップサイズは、低コストの観点から年々縮小されている。これに応じ、ＤＲＡＭ(Dynamic Random Access Memory)では、セルトランジスタ用として４Ｆ２構造を有する縦型トランジスタの採用が進められている。周辺回路のトランジスタ用としては、セルトランジスタほど縮小化の要請がないことから、従来のプレーナー型トランジスタが引き続き採用されているが、セルと周辺回路とでトランジスタの構造が異なると工程数が大幅に増大してしまうことから、最近では、周辺回路のトランジスタにも４Ｆ２構造を有する縦型トランジスタの採用することが検討されている（特許文献１参照）。
【０００３】
周辺回路に設置される縦型トランジスタでは、特許文献１に記載されているように、近接する２本のシリコンピラーが用いられる。一方のシリコンピラーはチャネルとして用いられるもので、上部及び下部それぞれに不純物拡散層が設けられ、側面はゲート絶縁膜を介してゲート電極に覆われている。他方のシリコンピラーは、ゲート電極の長さを横方向に延長するためのダミーシリコンピラーであり、延長された部分を利用してゲートコンタクトプラグが設けられる。
【０００４】
上部の不純物拡散層（以下、上部拡散層と称する。）とゲートコンタクトプラグの形成について、簡単に説明する。初めに、シリコンピラー及びゲート電極の形成後、シリコンピラー形成用のハードマスクを残したまま基板全面に層間絶縁膜を堆積し、ＣＭＰ(Chemical Mechanical Polishing)により表面を平坦化する。次に、チャネル用のシリコンピラー上方の位置に、リソグラフィー法により層間絶縁膜の開口部を設け、チャネル用のシリコンピラーの上部に位置するハードマスクのみを露出させる。そして、露出したハードマスクを熱燐酸により除去し、その内部に上部拡散層を形成する。その後、さらに層間絶縁膜を堆積し、ダミーシリコンピラーとゲート電極の境界付近の位置にコンタクトホールを設け、内部に導電体を埋め込むことでゲートコンタクトプラグを形成する。ゲートコンタクトプラグとダミーシリコンピラーの絶縁は、ダミーシリコンピラーの上部に残るハードマスクによって確保される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、チップサイズが小さくなると、１つの縦型トランジスタを構成する２本のシリコンピラー間の距離も小さくならざるを得ない。そうすると、リソグラフィー法を用いて層間絶縁膜に開口部を設ける際の位置合わせが困難になり、結果としてダミーシリコンピラーの上部に位置するハードマスクも除去されてしまい、ダミーシリコンピラーとゲートコンタクトプラグとがショートしてしまう場合がある。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、半導体基板と、前記半導体基板の主面に対して垂直に設けられたシリコンピラーと、前記シリコンピラーの側面の一部分を覆うゲート絶縁膜と、前記シリコンピラーの側面の残りの部分を覆う絶縁体ピラーと、前記ゲート絶縁膜及び絶縁体ピラーを介して前記シリコンピラーを覆うゲート電極と、前記シリコンピラー、前記ゲート絶縁膜、前記絶縁体ピラー、及び前記ゲート電極の上方に設けられた層間絶縁膜と、前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記ゲート電極及び前記絶縁体ピラーに接するゲートコンタクトプラグとを備え、前記絶縁体ピラーの横方向の膜厚は、前記ゲート絶縁膜の横方向の膜厚に比べて厚いことを特徴とする。
【０００８】
本発明の他の一側面による半導体装置は、半導体基板と、前記半導体基板の主面に対して垂直に設けられたシリコンピラーと、前記シリコンピラーの側面を覆う絶縁膜と、前記絶縁膜を介して前記シリコンピラーを覆うゲート電極と、前記シリコンピラー、前記絶縁膜、及び前記ゲート電極の上方に設けられた層間絶縁膜と、前記層間絶縁膜に設けられたコンタクトホールに埋め込まれ、前記ゲート電極及び前記絶縁膜に接するゲートコンタクトプラグとを備え、前記絶縁膜は、前記ゲートコンタクトプラグに接する部分の横方向の膜厚が、他の部分の横方向の膜厚に比べて厚いことを特徴とする。
【０００９】
本発明による半導体装置の製造方法は、シリコン基板の主面の一部をエッチングし、溝を形成する工程と、前記溝内に絶縁膜を堆積する工程と、前記シリコン基板と前記絶縁膜との境界を跨るマスク膜を用いて前記シリコン基板の主面をエッチングすることにより、シリコンピラーと絶縁体ピラーからなる複合ピラーを形成する工程と、前記シリコンピラーの側面にゲート絶縁膜を形成する工程と、前記シリコン基板の主面に導電材料を成膜し、これをエッチバックすることによりゲート電極を形成する工程と、前記複合ピラー及び前記ゲート電極の側面を覆う第１の層間絶縁膜を成膜する工程と、前記マスク膜を除去することにより前記複合ピラーの上面を露出させる工程と、前記マスク膜の除去により形成されたスルーホール内にシリコンを選択的エピタキシャル成長させる工程と、前記第１の層間絶縁膜及び前記複合ピラーを覆う第２の層間絶縁膜を成膜する工程と、前記第２の層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に前記シリコンピラーと電気的に接続されたコンタクトプラグを形成する工程とを備えることを特徴とする。
【００１０】
本発明によるデータ処理システムは、上記半導体装置と、データプロセッサと、ＲＯＭと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ダミーシリコンピラーとゲートコンタクトプラグとがショートしてしまうことを防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態による半導体装置の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。（ａ）は（ｂ）のＡ−Ａ’線断面図である。
【図２】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図３】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図４】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図１（ｂ）のＡ−Ａ’線断面に対応する略断面図、（ｂ）は略平面図である。
【図５】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図６】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図７】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図１（ｂ）のＡ−Ａ’線断面に対応する略断面図、（ｂ）は略平面図である。
【図８】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図９】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１０】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１１】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１２】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１３】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１４】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１５】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１６】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１７】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１８】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図１９】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図２０】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図２１】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図２２】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図２３】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図２４】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図２５】本実施の形態による半導体装置の製造方法を説明するための工程図であり、図１（ｂ）のＡ−Ａ’線断面に対応する略断面図である。
【図２６】本発明の実施の形態の変形例による半導体装置の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。（ａ）は（ｂ）のＢ−Ｂ’線断面図である。
【図２７】本発明の実施の形態の変形例による半導体装置の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。（ａ）は（ｂ）のＣ−Ｃ’線断面図である。
【図２８】本発明の実施の形態の変形例による半導体装置の構造を示す略平面図である。
【図２９】本発明の実施の形態によるデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の実施の形態による半導体装置１０の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ’線断面図となっている。
【００１５】
図１（ａ）及び（ｂ）に示すように、本実施の形態による半導体装置１０は、シリコン基板１１の主面に形成されたＳＴＩ(Shallow Trench Isolation)１２と、ＳＴＩ１２に囲まれた領域（活性領域）内に形成されたシリコンピラー１４とを備えている。
【００１６】
シリコンピラー１４は四角柱であり、その４つの側面のうち図面右側の側面を除く３つの側面はゲート絶縁膜１５Ａで覆われ、図面右側の側面は、ダミーピラー（絶縁体ピラー）１５Ｂで覆われている。ゲート絶縁膜１５Ａは、シリコンピラー１４の側面を熱酸化することで形成された熱酸化膜である。一方、ダミーピラー１５Ｂは、シリコンピラー１４に隣接する位置に、ＣＶＤ(Chemical Vapor Deposition)法によりシリコン酸化膜を堆積させることで形成された気相成長膜である。ダミーピラー１５Ｂの横方向の膜厚ＴＢは、ゲート絶縁膜１５Ａの横方向の膜厚ＴＡに比べて厚くなっている。
【００１７】
ゲート絶縁膜１５Ａ及びダミーピラー１５Ｂの外周を取り囲むようにして、ポリシリコン膜からなるゲート電極１６が形成されている。ゲート電極１６は、ゲート絶縁膜１５Ａ及びダミーピラー１５Ｂを挟んでシリコンピラー１４の側面に対向している。
【００１８】
ＳＴＩ１２の上部には、シリコンピラー１４及びダミーピラー１５Ｂを形成する際にマスクとして用いた基板保護膜（シリコン酸化膜）１８及びキャップ絶縁膜（シリコン窒化膜）１９が、除去されずに残っている。シリコンピラー１４及びダミーピラー１５Ｂの上部では基板保護膜１８及びキャップ絶縁膜１９は除去されており、代わりに第１の拡散層２０が形成されている。第１の拡散層２０の基になるシリコン膜は選択的エピタキシャル成長によってシリコンピラー１４上に形成されたものであることから、第１の拡散層２０はシリコンピラー１４の上のみに形成され、ダミーピラー１５Ｂ上には形成されていない。
【００１９】
シリコンピラー１４の下部には第２の拡散層２３が形成されている。第２の拡散層２３は、シリコンピラー１４の真下の領域ではなく、シリコンピラー１４が形成されていないシリコン基板１１の平坦領域に形成されている。
【００２０】
半導体装置１０はさらに、シリコン基板１１の主面を覆うシリコン酸化膜からなる層間絶縁膜３０を備えている。層間絶縁膜３０の膜厚は、上記した第１の拡散層２０やキャップ絶縁膜１９の高さを超える膜厚に設定されている。
【００２１】
層間絶縁膜３０には、３本のスルーホール導体ＤＣ１（第１の拡散層コンタクトプラグ），ＤＣ２（第２の拡散層コンタクトプラグ），ＧＣ（ゲートコンタクトプラグ）が形成されている。第１の拡散層コンタクトプラグＤＣ１の下部は第１の拡散層２０の上面に、第２の拡散層コンタクトプラグＤＣ２の下部は第２の拡散層２３に、ゲートコンタクトプラグＧＣの下部はゲート電極１６の上面に、それぞれ接している。なお、ゲートコンタクトプラグＧＣは、ゲート電極１６の上面のうち、ダミーピラー１５Ｂの周縁に位置する部分の一部（ダミーピラー１５Ｂを挟んでシリコンピラー１４と反対側の一部分）に接している。各コンタクトプラグＤＣ１，ＤＣ２，ＧＣの各上部は、層間絶縁膜３０上に形成された配線パターン６０〜６２にそれぞれ接続されている。
【００２２】
以上のような構造を有する半導体装置１０では、シリコンピラー１４がトランジスタのチャネルとなる。第１の拡散層２０はソース及びドレインの一方として機能し、第２の拡散層２３はソース及びドレインの他方として機能する。トランジスタのソース／ドレイン／ゲートは、各コンタクトプラグＤＣ１，ＤＣ２，ＧＣによって配線パターン６０〜６２に引き出される。
【００２３】
トランジスタのオンオフ制御は、ゲートコンタクトプラグＧＣを通じてゲート電極１６に与える電界により行う。チャネルは、第１の拡散層２０と第２の拡散層２３との間に位置するシリコンピラー１４内に形成される。
【００２４】
以上説明した半導体装置１０の構造によれば、ゲートコンタクトプラグＧＣとシリコンピラーとがショートしてしまうことを防止できる。つまり、ダミーピラー１５Ｂは絶縁膜で構成されているので、仮にゲートコンタクトプラグＧＣとダミーピラー１５Ｂとが接触したとしても、シリコンピラーとのショートは発生しない。
【００２５】
また、ダミーピラー１５Ｂが絶縁膜で構成されていることから、ダミーピラー上のキャップ絶縁膜１９が除去されてしまっても、ゲートコンタクトプラグＧＣとシリコンピラーとのショートが発生することはない。したがって、シリコンピラー１４上のキャップ絶縁膜１９を除去するリソグラフィー工程を行う際、ダミーピラー上のキャップ絶縁膜１９を残すようにするための精細な位置合わせを行わなくてよくなっている。
【００２６】
さらに、ダミーピラー１５Ｂとシリコンピラー１４とが密着しているため、応力低減目的などでゲート電極１６の横方向の膜厚を変更する際に、併せてダミーピラー１５Ｂとシリコンピラー１４との間隔を調整する必要がなくなっている。すなわち、ダミーピラー１５Ｂとシリコンピラー１４との間に隙間がある場合、応力低減目的などでゲート電極１６の横方向の膜厚を変更するとしたらダミーピラー１５Ｂとシリコンピラー１４との間の間隔も調整しなくてはならなくなるが、半導体装置１０ではダミーピラー１５Ｂとシリコンピラー１４の間隔がそもそもゼロであることから、そこにはゲート電極１６が入り込む余地がなく、したがって、ゲート電極１６の横方向の膜厚を変更しても、そのこととは関わりなくダミーピラー１５Ｂとシリコンピラー１４の間隔をゼロに維持することが可能となっている。逆に言えば、ゲート電極１６の横方向の膜厚を柔軟に変更することが可能になっている。
【００２７】
また、ダミーピラー１５Ｂとシリコンピラー１４の間隔がそもそもゼロであることから、間隔のバラつきが生じない。これにより、配線パターン６０〜６２とコンタクトプラグＤＣ１，ＤＣ２，ＧＣとの位置ずれが防止されている。
【００２８】
また、ダミーピラー１５Ｂが絶縁膜で構成されていることから、ゲート電極１６と半導体基板１１との間の浮遊容量が小さくなるという効果も奏される。
【００２９】
次に、本実施の形態による半導体装置１０の製造方法について詳細に説明する。
【００３０】
図２〜図２５は、本実施の形態による半導体装置１０の製造方法を説明するための工程図である。図２、図３、図４（ａ）、図５、図６、図７（ａ）、及び図８〜図２５の各図は、図１（ｂ）のＡ−Ａ’線断面に対応する半導体装置１０の断面を示している。図４（ｂ）及び図７（ｂ）は、半導体装置１０の略平面図である。
【００３１】
半導体装置１０の製造では、まずシリコン基板１１を用意し、このシリコン基板１１上にＳＴＩ１２を形成することにより、ＳＴＩ１２に囲まれた活性領域１３を形成する（図２）。なお、実際のシリコン基板１１には多数の活性領域が形成されるが、図面では１つの活性領域のみを示している。特に限定されるものではないが、本実施の形態の活性領域１３は矩形状を有している。
【００３２】
ＳＴＩ１２の形成では、シリコン基板１１の主面に約２２０ｎｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜をＣＶＤ(Chemical Vapor Deposition)法によって堆積させる。その後、シリコン基板１１上の不要なシリコン酸化膜をＣＭＰにより除去して、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ１２が形成される。
【００３３】
次に、活性領域１３内にシリコンピラー１４を形成する。シリコンピラー１４の形成では、まずシリコン基板１１の全面にシリコン酸化膜からなる基板保護膜４０を形成し、その上にさらに、シリコン窒化膜からなる絶縁膜４１を形成する（図３）。特に限定されるものではないが、基板保護膜４０及び絶縁膜４１はＣＶＤ法で形成することができ、基板保護膜４０の膜厚は約５ｎｍ、絶縁膜４１の膜厚は約１２０ｎｍであることが好ましい。なお、以下では、基板保護膜４０及び絶縁膜４１の積層膜をハードマスクＭ１と総称する場合がある。
【００３４】
その後、ハードマスクＭ１をパターニングすることにより、活性領域１３の一部の領域にあるハードマスクＭ１を除去する（図４（ａ）及び（ｂ））。なお、活性領域１３内に不要なシリコンピラーが形成されないよう、ＳＴＩ１２を覆うハードマスクＭ１のエッジは、活性領域１３の外周よりもやや外側に位置させることとしてもよい。
【００３５】
さらに、こうしてパターニングされたハードマスクＭ１を用いて、ドライエッチングにより活性領域１３の露出面を掘り下げる（図５）。このエッチング工程により、シリコン基板１１の主面に対してほぼ垂直なシリコンピラー５０と、溝５１とが形成される。
【００３６】
次に、溝５１の内部を含む基板１１の全面に、厚さ３００〜４００ｎｍのシリコン酸化膜をＣＶＤ法によって堆積させる。その後、シリコン窒化膜をストッパとするＣＭＰにより、ハードマスクＭ１の上に堆積したシリコン酸化膜を除去して、溝５１の内部のみにシリコン酸化膜を残す。さらに、ウェットエッチングを行って絶縁膜４１を除去し、シリコンをストッパとするＣＭＰによりシリコン酸化膜を除去して、図６に示すように、シリコンピラー５０の上面と、溝５１内に形成されたシリコン酸化膜５２の上面とが面一となるようにする。
【００３７】
次に、全面にシリコン酸化膜からなる基板保護膜１８を形成し、その上にさらに、シリコン窒化膜からなる絶縁膜１９を形成する。特に限定されるものではないが、基板保護膜１８及び絶縁膜１９はＣＶＤ法で形成することができ、基板保護膜１８の膜厚は約５ｎｍ、絶縁膜１９の膜厚は約１２０ｎｍであることが好ましい。なお、以下では、基板保護膜１８及び絶縁膜１９の積層膜をハードマスクＭ２と総称する場合がある。
【００３８】
その後、絶縁膜１９をパターニングすることにより、活性領域１３の一部の領域にある絶縁膜１９を除去する（図７（ａ）及び（ｂ））。このパターニングでは、残された絶縁膜１９がシリコン基板１１とシリコン酸化膜５２との境界を跨るようにする。なお、この場合も、ＳＴＩ１２を覆う絶縁膜１９のエッジは、活性領域１３の外周よりもやや外側に位置させることとしてもよい。
【００３９】
こうしてパターニングされたハードマスクＭ２を用いて、ドライエッチングにより活性領域１３の露出面（シリコンピラー５０の露出面とシリコン酸化膜５２の露出面）を掘り下げる（図８）。このエッチング工程により活性領域１３に溝が形成され、掘り下げられなかった部分により、シリコン基板１１の主面に対してほぼ垂直な一辺の側壁を有するシリコンピラー１４と、絶縁体からなるダミーピラー１５Ｂとが形成される。以下の説明では、シリコンピラー１４とダミーピラー１５Ｂとを複合ピラーＰと総称する場合がある。複合ピラーＰの上部に残存する絶縁膜１９は、キャップ絶縁膜となる。
【００４０】
次に、複合ピラーＰの側面にサイドウォール絶縁膜４３を形成する（図９）。サイドウォール絶縁膜４３は、ハードマスクＭ２を残したまま基板１１の全面を熱酸化膜４２により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成する。これにより、活性領域１３の外周面（ＳＴＩ１２の内周面）と、複合ピラーＰの側面とがサイドウォール絶縁膜４３に覆われた状態となる。
【００４１】
次に、活性領域１３の露出面（つまり活性領域１３の底面）にシリコン酸化膜２２を熱酸化により形成する（図１０）。このとき、複合ピラーＰの上面及び側面は、それぞれハードマスクＭ２及びサイドウォール絶縁膜４３によって覆われているので熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜２２の膜厚は約３０ｎｍであることが好ましい。
【００４２】
次に、複合ピラーＰの下部に第２の拡散層２３を形成する（図１１）。第２の拡散層２３は、活性領域１３の表面に形成されたシリコン酸化膜２２を介して、シリコン基板１１中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
【００４３】
次に、サイドウォール絶縁膜４３及び熱酸化膜４２をウェットエッチングにより除去する（図１２）。これにより、活性領域１３の底面に形成されたシリコン酸化膜２２、並びに、複合ピラーＰの側面が露出した状態となる。複合ピラーＰの上面は、ハードマスクＭ２で覆われたままである。
【００４４】
次に、シリコンピラー１４の側面にゲート絶縁膜１５Ａを形成する（図１３）。ゲート絶縁膜１５Ａは熱酸化により形成することができ、その膜厚は約５ｎｍであることが好ましい。
【００４５】
次に、ポリシリコン膜からなるゲート電極１６を形成する（図１４）。ゲート電極１６は、基板１１の全面に約３０ｎｍの膜厚を有するポリシリコン膜をＣＶＤ法により形成した後、異方性ドライエッチングによって、ポリシリコン膜をエッチバックすることにより形成する。これにより、複合ピラーＰの側面がゲート電極１６で覆われた状態となる。ＳＴＩ１２の側面にもポリシリコン膜が残るが、このポリシリコン膜はゲート電極として機能するものではない。なお、ゲート電極１６の材料には、ポリシリコン膜の他に、例えばタングステンなどの金属材料を用いることも可能である。
【００４６】
次に、ＨＤＰ(High Density Plasma)法により基板１１全面にシリコン酸化膜４４（第１の層間絶縁膜）を成膜し、その表面をＣＭＰ法により研磨して平坦化する（図１５）。このとき、ハードマスクＭ２がストッパとしての役割を果たすようにすることで、シリコン酸化膜４４の膜厚を確実に制御することが可能になる。こうして、活性領域１３内はシリコン酸化膜４４で埋められた状態となる。
【００４７】
次に、基板１１の全面にシリコン酸化膜からなるマスク酸化膜４５を形成する。マスク酸化膜４５はＣＶＤ法により形成することができ、その膜厚は約５ｎｍとすることが好ましい。そして、複合ピラーＰの上方に設けられたハードマスクＭ２が露出し、かつＳＴＩ１２の上方に設けられたハードマスクＭ２が露出しないように、マスク酸化膜４５をパターニングする（図１６）。その後、ドライエッチング又はウェットエッチングにより、露出したハードマスクＭ２内のシリコン窒化膜１９を除去する。これにより、複合ピラーＰの上方に、基板保護膜１８を底面とするスルーホール４４ａが形成される（図１７）。
【００４８】
次に、シリコンピラー１４の上部にＬＤＤ(lightly doped drain)領域１４ａを形成する（図１８）。ＬＤＤ領域１４ａは、シリコンピラー１４の上面に接して設けられた基板保護膜１８を介して、シリコン基板１１中の不純物と逆の導電型を有する低濃度の不純物を、浅くイオン注入することにより形成する。
【００４９】
次に、スルーホール４４ａの内璧面にサイドウォール絶縁膜２１を形成する（図１９）。サイドウォール絶縁膜２１は、基板１１の全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成する。特に限定されるものではないが、サイドウォール絶縁膜２１の膜厚は約１０ｎｍとすることが好ましい。このように、サイドウォール絶縁膜２１はスルーホール４４ａの内璧面に形成され、スルーホール４４ａは複合ピラーＰの形成に用いたハードマスクＭ２を構成する絶縁膜１９を除去することによって形成されるものであることから、平面的に見て、筒状のサイドウォール絶縁膜２１の外周部と複合ピラーＰの外周部とは一致している。
【００５０】
次に、希フッ酸によりスルーホール４４ａ底面の基板保護膜１８を除去し（図２０）、その後、スルーホール４４ａ内にシリコンを選択的エピタキシャル成長させる（図２１）。そして、形成されたシリコンエピタキシャル層２０ａに、シリコン基板１１中の不純物と逆の導電型を有する高濃度の不純物をイオン注入することにより、第１の拡散層２０を形成する（図２２）。このような製造方法を採用することにより、第１の拡散層２０は、スルーホール４４ａ内のシリコンピラー１４の上方にのみ自己整合的に形成され、ダミーピラー１５Ｂの上方には形成されない。
【００５１】
次に、基板１１の全面にシリコン酸化膜を堆積し、ＣＭＰにより表面を平坦化することで、層間絶縁膜４６（第２の層間絶縁膜）を形成する（図２３）。そして、パターニングにより、層間絶縁膜４６に第１〜第３のスルーホール３０ａ〜３０ｃ（コンタクトホール）を形成する（図２４）。第１のスルーホール３０ａは、シリコンピラー１４の真上に形成され、層間絶縁膜４６を貫通して第１の拡散層２０に達している。第２のスルーホール３０ｂは、複合ピラーＰの隣に設けられた活性領域１３内の空き領域に形成され、層間絶縁膜４４〜４６を貫通して第２の拡散層２３に達している。第３のスルーホール３０ｃは、ダミーピラー１５Ｂの側面のうち、ダミーピラー１５Ｂを挟んでシリコンピラー１４と反対側の部分の真上であって、かつゲート電極１６を露出させる位置に形成され、層間絶縁膜４４，４６を貫通してゲート電極１６に達している。
【００５２】
次に、第１〜第３のスルーホール３０ａ〜３０ｃ内に窒化チタン及びタングステンをこの順で埋め込むことにより、窒化チタンとタングステンの積層膜からなる第１の拡散層コンタクトプラグＤＣ１、第２の拡散層コンタクトプラグＤＣ２、及びゲートコンタクトプラグＧＣを形成する（図２５）。その後、さらに上層に、図１に示した配線パターン６０〜６２を形成し、半導体装置１０が完成する。
【００５３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５４】
例えば、上記実施の形態では１つのシリコンピラー１４に対して１つのダミーピラーを設けたが、複数のシリコンピラー１４に対して１つのダミーピラーを設けるようにすることも可能である。
【００５５】
図２６は、２つのシリコンピラー１４に対して１つのダミーピラーを設けた例による半導体装置１０の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。図２６（ａ）は、図２６（ｂ）のＢ−Ｂ’線断面図となっている。
【００５６】
図２６（ａ）及び（ｂ）に示すように、本変形例による半導体装置１０は、図示したシリコンピラー１４−１を含む四角柱形状のシリコンピラー１４を２本有し、それぞれの４つの側面のうち図面右側の側面を除く３つの側面はそれぞれゲート絶縁膜１５Ａ−１，１５Ａ−２で覆われ、図面右側の側面は、共通のダミーピラー１５Ｂで覆われている。
【００５７】
２つのシリコンピラー１４はそれぞれゲート絶縁膜１５Ａ−１，１５Ａ−２を介して、共通のゲート電極１６に接続される。ゲート電極１６は、ゲートコンタクトプラグＧＣを介して配線パターン６２に接続される。また、２つのシリコンピラー１４の上部にはそれぞれ拡散層２０−１，２０−２が形成されており、これらはそれぞれ、第１の拡散層コンタクトプラグＤＣ１−１，ＤＣ１−２を介して共通の配線パターン６０に接続される。第２の拡散層２３は２本のシリコンピラー１４の下部に共通に形成されており、２つの第２の拡散層コンタクトプラグＤＣ２−１，ＤＣ２−２を介して配線パターン６１に接続される。
【００５８】
以上の構成により、本変形例による半導体装置１０では、図１などに示した半導体装置１０に比べてトランジスタのチャネルサイズが２倍になっており、より大電流を流すことが可能となっている。なお、図２６では２つのシリコンピラー１４に対して１つのダミーピラーを設けた例を示したが、シリコンピラー１４の数は、回路に要求される電流量に応じて適宜変更可能である。
【００５９】
また、複数のシリコンピラー１４に対して１つのダミーピラーを設ける場合、各シリコンピラー１４により構成されるトランジスタを直列接続してより高耐圧な回路を構成することも可能である。
【００６０】
図２７は、２つのシリコンピラー１４に対して１つのダミーピラーを設け、２つのシリコンピラー１４により構成されるトランジスタを直列接続した例による半導体装置１０の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。図２７（ａ）は、図２７（ｂ）のＣ−Ｃ’線断面図となっている。
【００６１】
図２７（ａ）及び（ｂ）に示すように、本変形例による半導体装置１０と図２６に示したものとを比較すると、第２の拡散層コンタクトプラグが設けられていない点、及び第１の拡散層コンタクトプラグＤＣ１−１，ＤＣ１−２が、共通の配線パターン６０ではなく、それぞれ異なる配線パターン６０，６１に接続されている点で相違する。この構成により、本変形例による半導体装置１０では、２つのシリコンピラーによって構成されるトランジスタが第２の拡散層２３を介して直列に接続されているので、より高耐圧な回路が実現されている。
【００６２】
なお、異なる活性領域に形成されたトランジスタを相互に直列接続することにより、さらに高耐圧な回路を得ることも可能である。図２８は、そのような例による半導体装置１０の略平面図を示している。同図の例では、２つの活性領域１３−１，１３−２にそれぞれ図２７に示したトランジスタが形成されている。そして、双方の第１の拡散層コンタクトプラグＤＣ１−１同士が配線パターン６３によって接続され、配線パターン６０は一方の第１の拡散層コンタクトプラグＤＣ１−２に、配線パターン６１は他方の第１の拡散層コンタクトプラグＤＣ１−２にそれぞれ接続されている。また、配線パターン６２は、双方のゲートコンタクトプラグＧＣに共通に接続されている。このような構成により、さらに高耐圧な回路が実現される。
【００６３】
図２９は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【００６４】
図２９に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体記憶装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図２９においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００６５】
また、図２９には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図２９に示すデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００６６】
ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図２９に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【符号の説明】
【００６７】
ＤＣ１，ＤＣ２  拡散層コンタクトプラグ
ＧＣ    ゲートコンタクトプラグ
Ｍ１，Ｍ２  ハードマスク
Ｐ      複合ピラー
６０〜６２  配線パターン
３０ａ〜３０ｃ  スルーホール
１０    半導体装置
１１    シリコン基板
１３    活性領域
１４，５０  シリコンピラー
１４ａ  ＬＤＤ領域
１５Ａ  ゲート絶縁膜
１５Ｂ  ダミーピラー（絶縁体ピラー）
１６    ゲート電極
１８，４０  基板保護膜
１９    キャップ絶縁膜
２０    第１の拡散層
２０ａ  シリコンエピタキシャル層
２１，４３  サイドウォール絶縁膜
２２    シリコン酸化膜
２３    第２の拡散層
３０，４４，４６  層間絶縁膜
３０ａ〜３０ｃ，４４ａ  スルーホール
４１    絶縁膜
４２    熱酸化膜
４５    マスク酸化膜
５１    溝
５２    シリコン酸化膜
６０〜６３  配線パターン
【図１】
0005555452.tif 000002
【図２】
0005555452.tif 000003
【図３】
0005555452.tif 000004
【図４】
0005555452.tif 000005
【図５】
0005555452.tif 000006
【図６】
0005555452.tif 000007
【図７】
0005555452.tif 000008
【図８】
0005555452.tif 000009
【図９】
0005555452.tif 000010
【図１０】
0005555452.tif 000011
【図１１】
0005555452.tif 000012
【図１２】
0005555452.tif 000013
【図１３】
0005555452.tif 000014
【図１４】
0005555452.tif 000015
【図１５】
0005555452.tif 000016
【図１６】
0005555452.tif 000017
【図１７】
0005555452.tif 000018
【図１８】
0005555452.tif 000019
【図１９】
0005555452.tif 000020
【図２０】
0005555452.tif 000021
【図２１】
0005555452.tif 000022
【図２２】
0005555452.tif 000023
【図２３】
0005555452.tif 000024
【図２４】
0005555452.tif 000025
【図２５】
0005555452.tif 000026
【図２６】
0005555452.tif 000027
【図２７】
0005555452.tif 000028
【図２８】
0005555452.tif 000029
【図２９】
0005555452.tif 000030