(57)【特許請求の範囲】
【請求項１】
手動によって操作される電源スイッチ手段と、
前記電源スイッチ手段のオン信号により制御部への出力電圧を出力制御するスイッチング手段と、
前記スイッチング手段のオン状態をラッチするラッチ手段と、
前記電源スイッチ手段の状態を検出する制御手段と、
前記制御手段よりのラッチ解除信号の出力により前記ラッチ手段によるオン状態のラッチを解除するラッチ解除手段と、を備え、
前記スイッチング手段がオフの状態で、前記電源スイッチ手段をオンとするとき、前記スイッチング手段がオン状態となり、前記ラッチ手段によりオン状態がラッチされ、
前記スイッチング手段がオン状態のとき、前記電源スイッチ手段のオン信号を検出した場合には、当該電源スイッチ手段のオン信号がオフに変化した後に、前記制御手段はラッチ解除信号を出力し、前記ラッチ解除手段を動作させ、前記スイッチング手段が制御部への出力電圧の出力をオフし、
前記ラッチ手段は、前記電源スイッチ手段がオンされたとき、電源から前記電源スイッチ手段を介して供給される信号により動作状態となって、前記スイッチング手段をオン状態とし、前記電源スイッチ手段がオフされたとき、前記電源から供給される信号が遮断されて非動作状態となる切替手段を含み、
前記制御手段は、リセット信号により、前記ラッチ解除信号を出力する端子をハイインピーダンスにすること
を特徴とする電源制御回路。
【請求項２】
前記ラッチ解除手段を動作させるラッチ解除信号の遅延手段を設けたことを特徴とする請求項１に記載の電源制御回路。
【請求項３】
前記ラッチ解除手段を動作させるラッチ解除信号の遅延手段は、抵抗とコンデンサであることを特徴とする請求項２に記載の電源制御回路。
【請求項４】
前記ラッチ解除を動作させる信号出力の遅延手段は、コンパレータと抵抗とコンデンサで構成された回路であることを特徴とする請求項２に記載の電源制御回路。
【請求項５】
前記ラッチ手段は、トランジスタと抵抗で構成された回路であることを特徴とする請求項１に記載の電源制御回路。
【請求項６】
前記ラッチ手段を構成する回路は、ＰＮＰタイプのトランジスタとＮＰＮタイプのトランジスタの最低２つのトランジスタの組み合わせ構成された回路であることを特徴とする請求項５に記載の電源制御回路。
【請求項７】
前記ラッチ手段を構成する回路のトランジスタはＦＥＴであることを特徴とする請求項６に記載の電源制御回路。
【請求項８】
電源と、
画像を形成する画像形成手段と、
上記電源を制御する電源制御回路と、を備え、
上記電源制御回路は、手動によって操作される電源スイッチ手段と、前記電源スイッチ手段のオン信号により制御部への出力電圧を出力制御するスイッチング手段と、前記スイッチング手段のオン状態をラッチするラッチ手段と、前記電源スイッチ手段の状態を検出する制御手段と、前記制御手段よりのラッチ解除信号の出力により前記ラッチ手段によるオン状態のラッチを解除するラッチ解除手段と、を有し、前記スイッチング手段がオフの状態で、前記電源スイッチ手段をオンとするとき、前記スイッチング手段がオン状態となり、前記ラッチ手段によりオン状態がラッチされ、前記スイッチング手段がオン状態のとき、前記電源スイッチ手段のオン信号を検出した場合には、当該電源スイッチ手段のオン信号がオフに変化した後に、前記制御手段はラッチ解除信号を出力し、前記ラッチ解除手段を動作させ、前記スイッチング手段が制御部への出力電圧の出力をオフし、
前記ラッチ手段は、前記電源スイッチ手段がオンされたとき、電源から前記電源スイッチ手段を介して供給される信号により動作状態となって、前記スイッチング手段をオン状態とし、前記電源スイッチ手段がオフされたとき、前記電源から供給される信号が遮断されて非動作状態となる切替手段を含み、
前記制御手段は、リセット信号により、前記ラッチ解除信号を出力する端子をハイインピーダンスにすること
を特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電源制御回路等に係り、特に非動作時の消費電流をほぼゼロに制御する電源制御回路、及び電源制御回路を有する画像形成装置に関するものである。
【背景技術】
【０００２】
近年の集積回路では、地球環境の問題やバッテリー使用機器の駆動時間増加の要望等により、電源電力を減らす省電力化が嘱望されているため、電源制御回路ブロックには、使用していない回路ブロックへの電源電力の供給を遮断させる省電力化モード機能が付加されている。
【０００３】
例えば、特許文献１に開示された省電力化集積回路は、回路部への電源供給を制御するスイッチング素子と、そのスイッチング素子を制御する制御ブロックとから構成されていた。そして、非動作時においても制御ブロックに電源を供給していた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３１２０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術に係る電源制御回路では、電源制御用に複数のロジックＩＣを使用して電源制御を行っているため、非電源投入時においても、この電源制御回路には電流を供給する必要があった。このように、本体の電源がオフの状態でも電源制御回路において電流が常時消耗されてしまうという課題があった。
【０００６】
そこで、本発明は上述の技術的な課題に鑑み、電源制御に制御ＩＣを必要とせず、当該電源制御回路がオフ状態の時は、消費電流をゼロとすることが可能であり、極めて小規模な回路で電源のソフトスイッチ機能を実現することが可能な電源制御回路、及び電源制御回路を有する画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した技術的な課題を解決するため、本発明の一態様に係る電源制御回路は、手動によって操作される電源スイッチ手段と、前記電源スイッチ手段のオン信号により制御部への出力電圧を出力制御するスイッチング手段と、前記スイッチング手段のオン状態をラッチするラッチ手段と、前記電源スイッチ手段の状態を検出する制御手段と、前記制御手段よりのラッチ解除信号の出力により前記ラッチ手段によるオン状態のラッチを解除するラッチ解除手段と、を備え、前記スイッチング手段がオフの状態で、前記電源スイッチ手段をオンとするとき、前記スイッチング手段がオン状態となり、前記ラッチ手段によりオン状態がラッチされ、前記スイッチング手段がオン状態のとき、前記電源スイッチ手段のオン信号を検出した場合には、当該電源スイッチ手段のオン信号がオフに変化した後に、前記制御手段はラッチ解除信号を出力し、前記ラッチ解除手段を動作させ、前記スイッチング手段が制御部への出力電圧の出力をオフし、前記ラッチ手段は、前記電源スイッチ手段がオンされたとき、電源から前記電源スイッチ手段を介して供給される信号により動作状態となって、前記スイッチング手段をオン状態とし、前記電源スイッチ手段がオフされたとき、前記電源から供給される信号が遮断されて非動作状態となる切替手段を含み、前記制御手段は、リセット信号により、前記ラッチ解除信号を出力する端子をハイインピーダンスにすることを特徴とする。
【０００８】
また、上記技術的課題を解決するため、本発明の他の態様に係る画像形成装置は、電源と、画像を形成する画像形成手段と、上記電源を制御する電源制御回路と、を備え、上記電源制御回路は、手動によって操作される電源スイッチ手段と、前記電源スイッチ手段のオン信号により制御部への出力電圧を出力制御するスイッチング手段と、前記スイッチング手段のオン状態をラッチするラッチ手段と、前記電源スイッチ手段の状態を検出する制御手段と、前記制御手段よりのラッチ解除信号の出力により前記ラッチ手段によるオン状態のラッチを解除するラッチ解除手段と、を有し、前記スイッチング手段がオフの状態で、前記電源スイッチ手段をオンとするとき、前記スイッチング手段がオン状態となり、前記ラッチ手段によりオン状態がラッチされ、前記スイッチング手段がオン状態のとき、前記電源スイッチ手段のオン信号を検出した場合には、当該電源スイッチ手段のオン信号がオフに変化した後に、前記制御手段はラッチ解除信号を出力し、前記ラッチ解除手段を動作させ、前記スイッチング手段が制御部への出力電圧の出力をオフし、前記ラッチ手段は、前記電源スイッチ手段がオンされたとき、電源から前記電源スイッチ手段を介して供給される信号により動作状態となって、前記スイッチング手段をオン状態とし、前記電源スイッチ手段がオフされたとき、前記電源から供給される信号が遮断されて非動作状態となる切替手段を含み、前記制御手段は、リセット信号により、前記ラッチ解除信号を出力する端子をハイインピーダンスにすることを特徴とする。
【発明の効果】
【０００９】
本発明に係る電源制御回路、及び電源制御回路を有する画像形成装置によれば、電源制御に制御ＩＣを必要とせず、当該電源制御回路がオフ状態の時は、消費電流をゼロとすることが可能であり、極めて小規模な回路で電源のソフトスイッチ機能を実現することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る電源制御回路の構成図である。
【図２】本発明の第１の実施形態に係る電源制御回路のオンシーケンスを示すタイムチャートである。
【図３】本発明の第１の実施形態に係る電源制御回路のオフシーケンスを示すタイムチャートである。
【図４】本発明の第２の実施形態に係る電源制御回路の構成図である。
【図５】本発明の第２の実施形態に係る電源制御回路のオンシーケンスを示すタイムチャートである。
【図６】本発明の第２の実施形態に係る電源制御回路のオフシーケンスを示すタイムチャートである。
【図７】本発明の第３の実施形態に係る電源制御回路の構成図である。
【図８】本発明の第３の実施形態に係る電源制御回路のオンシーケンスを示すタイムチャートである。
【図９】本発明の第３の実施形態に係る電源制御回路のオフシーケンスを示すタイムチャートである。
【図１０】本発明の第４の実施形態に係る画像形成装置の構成図である。
【発明を実施するための形態】
【００１１】
以下、本発明の電源制御回路、及び電源制御回路を有する画像形成装置に係る好適な実施形態につき図面を参照しながら説明する。なお、本発明の電源制御回路、及び電源制御回路を有する画像形成装置は、以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において、適宜変更可能である。
【００１２】
（第１の実施形態）
【００１３】
図１には本発明の第１の実施形態に係る電源制御回路の構成を示し説明する。
【００１４】
同図に示されるように、電源制御回路は、ＤＣ出力を行う電源部１と、電源スイッチ手段としての電源スイッチ２と、制御手段としての、電源供給される装置の制御部３と、抵抗Ｒ１〜Ｒ４と、コンデンサＣ１と、デジタルトランジスタＴｒ１，Ｔｒ２と、スイッチング手段としてのスイッチング素子ＦＥＴ１からなる。スイッチング素子ＦＥＴ１は、電界効果トランジスタ（FET；Field Effect Transistor）である。少なくともデジタルトランジスタＴｒ１，Ｔｒ２によりラッチ手段としてのラッチ回路は構成されており、制御部がＯＦＦ信号出力端子よりオフ信号を出力する点は、ラッチ解除手段がラッチ解除信号を出力することに相当する。
【００１５】
より詳細には、電源部１のＤＣ出力は、抵抗Ｒ４を介して電源スイッチ２の一端に接続されると共に、スイッチング素子ＦＥＴ１のドレインに接続されている。電源スイッチ２の他端は、デジタルトランジスタＴｒ２のベースに接続されている。デジタルトランジスタＴｒ２のコレクタは、抵抗Ｒ２を介してスイッチング素子ＦＥＴ１のゲートに接続されている。電源スイッチ２とデジタルトランジスタＴｒ２のベースの接続端は、制御部３のスイッチ検出入力端子に接続されている。スイッチング素子ＦＥＴ１のソースは、制御部３に電源として接続されると共に、抵抗Ｒ３を介してデジタルトランジスタＴｒ１のベースに接続されている。デジタルトランジスタＴｒ１のベースには、コンデンサＣ１が接続され、更に制御部３のＯＦＦ信号出力端子が接続されている。デジタルトランジスタＴｒ１のコレクタは、デジタルトランジスタＴｒ２のコレクタと同様に、抵抗Ｒ２を介してスイッチング素子ＦＥＴ１のゲートに接続されている。そして、デジタルトランジスタＴｒ１，Ｔｒ２のエミッタは接地されている。
【００１６】
即ち、この実施の形態に係る電源制御回路は、手動によって操作される電源スイッチ手段としての電源スイッチ２と、電源スイッチ２のオン信号により制御部３への出力電圧を出力制御するスイッチング手段としてのスイッチング素子ＦＥＴ１と、スイッチング素子ＦＥＴ１のオン状態をラッチするラッチ手段としてのラッチ回路を構成するデジタルトランジスタＴｒ１，Ｔｒ２と、電源スイッチ２のオンとオフの状態を信号出力するスイッチ状態出力手段としての電源スイッチ２とデジタルトランジスタＴｒ２との接続端であるａ１点と、スイッチ状態出力を検出する制御手段であり、ラッチ解除信号であるＯＦＦ信号の出力によりラッチ手段によるオン状態のラッチを解除するラッチ解除手段としての制御部３とを備えている。更に、抵抗Ｒ３とコンデンサＣ１によりラッチ解除信号の遅延手段を構成している。
【００１７】
このような構成において、電源制御回路は、まず非動作時においては、電源１から流れる電流のルートはスイッチング素子ＦＥＴ１で遮断されている状態で、また電源制御回路上のデジタルトランジスタＴｒ１，Ｔｒ２ともオフの状態で電源スイッチ２もオープンの状態の為、電流が流れるルートが無く、消費電流はゼロとなっている。
【００１８】
次に電源スイッチ２を閉じることによって、デジタルトランジスタＴｒ２がオン状態となり、更にスイッチング素子ＦＥＴ１がオン状態となる。スイッチング素子ＦＥＴ１がオン状態になることにより回路図上のｃ１点に電源が供給されると、帰還回路の役目を果たす抵抗Ｒ３を介しての電源供給によりデジタルトランジスタＴｒ１がオン状態となり、スイッチング素子ＦＥＴ１がオンする。これにより電源スイッチ２が開状態となり、デジタルトランジスタＴｒ２がオフ状態となっても、スイッチング素子ＦＥＴ１はオン状態を継続し、制御部３に電源を供給し続ける。
【００１９】
図２はオンシーケンス、図３はオフシーケンスの図１の回路構成図中の素子とａ１，ｂ１，ｃ１点およびｄ１点の波形を示しており、これに従って、本実施形態の動作を説明する。
【００２０】
先ず、図２に従ってオンシーケンスを説明する。
【００２１】
電源スイッチ２が押下されるとａ１点がハイレベルとなりデジタルトランジスタＴｒ２はオン状態となる。同時にデジタルトランジスタＴｒ２のコレクタ出力（ｂ１点）の電圧がローレベルとなり、スイッチング素子ＦＥＴ１はオン状態となり、スイッチコントロールされたｃ１点には電源１のＤＣ出力電圧（ａ１点）と同等のＤＣ電圧が出力される。
【００２２】
このときｄ１点にはスイッチコントロールされたｃ１点の出力電圧が抵抗Ｒ３を介して印加されるためにハイレベルとなる。但し、その電圧上昇は、コンデンサＣ１が設けられているため、抵抗Ｒ３の抵抗値とコンデンサＣ１の容量で決まる時定数で緩やかに上昇する。ｄ１点の電圧がデジタルトランジスタＴｒ１のオン電圧Ｖｈ１を超えるとデジタルトランジスタＴｒ１がオン状態となり、ｂ１点の電圧はローレベルとなり、スイッチング素子ＦＥＴ１がオンする。これにより、電源スイッチ２の押下が終わって、デジタルトランジスタＴｒ２がオフしても、スイッチ素子ＦＥＴ１のオン状態は継続する。
【００２３】
次に、図３に従って、オフシーケンスを説明する。
【００２４】
装置の電源をオフするために、電源スイッチ２を押すとａ１点の信号が制御部３のスイッチ検出入力端子より入力される。このとき、オンシーケンスと同様にａ１点はハイレベルとなりデジタルトランジスタＴｒ２はオン状態となり、同時にデジタルトランジスタＴｒ２のコレクタ出力（ｂ１点）の電圧がローレベルとなるが、オン状態の為、前述の通りデジタルトランジスタＴｒ１がオンでｂ１点は既にローレベルのため、スイッチング素子ＦＥＴ１のオン状態に変化は生じない。
【００２５】
前記の電源スイッチ２が押下の閉状態からオフの開状態に変化したことを制御部３は検知し、検知タイミングから時間Ｔ１のディレイを確保した後に制御部３のＯＦＦ信号出力端子よりオフ信号（ｄ１点）をローレベルで出力する。これは電源スイッチ２がメカ的スイッチであるため、オフ状態になった後にチャッタリングにより再度オン状態を検出する可能性があり、このチャタリングの影響を排除するため数ｍｓから数十ｍｓの遅れを持たすことが望ましいことに鑑みたものである。
【００２６】
制御部３よりのオフ信号（ｄ１点）をローレベルで出力するとデジタルトランジスタＴｒ１のベースはローレベルとなるため、デジタルトランジスタＴｒ１はＯＦＦとなり、ｂ１点の電圧が上昇し、スイッチング素子ＦＥＴ１はオフ状態となる。スイッチング素子ＦＥＴ１がオフ状態になると、スイッチコントロールされたｃ１点の出力電圧は遮断されて低下し、制御部３への電源供給は遮断され、また、前述のオン状態のラッチは解除された状態となる。
【００２７】
しかし、制御部３への電源供給が遮断され低下すると、図示を省略したリセット回路により制御部３はリセット状態となる。一般的には制御部３の出力ポート（即ち、ＯＦＦ信号出力端子）は、リセット状態では出力がハイ・インピーダンス（Ｈｉ−ｚ）の状態にある。このため制御部３のＯＦＦ信号出力端子（ｄ１点）はｃ１点の出力電圧が垂下を始めるリセットが発生し、Ｈｉ−ｚの状態となり、電圧は再度上昇を始める。しかし、この電圧上昇は抵抗Ｒ３とコンデンサＣ１による時定数を持った緩やかな上昇であり、デジタルトランジスタＴｒ１のオン電圧Ｖｈ１に達する前にｃ１点の出力電圧は完全に垂下するため、再度デジタルトランジスタＴｒ１がオンすることはない。
【００２８】
このように、この電源制御回路は、スイッチング手段としてのスイッチング素子ＦＥＴ１がオフの状態で、電源スイッチ手段としての電源スイッチ２をオンとするとき、スイッチング素子ＦＥＴ１がオン状態となり、ラッチ手段としてのデジタルトランジスタＴｒ１，Ｔｒ２等により構成されたラッチ回路によりオン状態がラッチされ、スイッチング手段としてのスイッチング素子ＦＥＴ１がオン状態のとき、電源スイッチ２のオン信号を検出した場合には、電源スイッチ２のオン信号がオフに変化した後に、制御部３はラッチ解除信号としてのオフ信号を出力し、ラッチ解除手段を動作させ、スイッチング素子ＦＥＴ１が制御部３への出力電圧の出力をオフすることを特徴とする。
【００２９】
以上説明したように、本発明の第１の実施形態によれば、電源制御に制御ＩＣを必要とせず、本電源制御回路がオフ状態の時には当該電源制御回路に流れる消費電流をゼロとすることが可能である。また、本電源制御回路によれば、極めて小規模な回路で電源のソフトスイッチ機能を実現することが可能である。
【００３０】
(第２の実施形態)
【００３１】
図４には本発明の第２の実施形態に係る電源制御回路の構成を示し説明する。
【００３２】
同図に示されるように、電源制御回路は、ＤＣ出力を行う電源部１と、電源スイッチ手段としての電源スイッチ２と、制御手段としての、電源供給される装置の制御部３、抵抗Ｒ１〜Ｒ７、デジタルトランジスタＴｒ１，Ｔｒ２、コンパレータ４、スイッチング素子ＦＥＴ１からなる。スイッチング素子ＦＥＴ１は、電界効果トランジスタである。少なくともデジタルトランジスタＴｒ１，Ｔｒ２によりラッチ手段としてのラッチ回路は構成されており、制御部がＯＦＦ信号出力端子よりオフ信号を出力する点は、ラッチ解除手段がラッチ解除信号を出力することに相当する。
【００３３】
より詳細には、電源部１のＤＣ電源出力は抵抗Ｒ４を介して電源スイッチ２の一端に接続されると共にスイッチング素子ＦＥＴ１のドレインに接続されている。電源スイッチ２の他端はデジタルトランジスタＴｒ２のベースに接続されている。デジタルトランジスタＴｒ２のコレクタ出力（ｂ２点）は抵抗Ｒ２を介してスイッチング素子ＦＥＴ１のゲートに接続されている。また、電源スイッチ２とデジタルトランジスタＴｒ２のベースの接続端は制御部３のスイッチ検出入力端子に接続されている。スイッチング素子ＦＥＴ１のソース出力のｃ２点は制御部３に電源として接続されると共に、抵抗Ｒ３を介してデジタルトランジスタＴｒ１のベースに接続されている。デジタルトランジスタＴｒ１のベースにはコンパレータ４の出力が接続され、コンパレータ４のマイナス端子にはｆ２点の電圧より抵抗Ｒ５とＲ６により分圧された基準電圧が入力され、プラス端子には制御部３よりのＯＦＦ信号出力端子（ｅ２点）とプルアップ抵抗Ｒ７及びコンデンサＣ２が接続されている。デジタルトランジスタＴｒ１のコレクタはデジタルトランジスタＴｒ２のコレクタと同様に、抵抗Ｒ２を介してスイッチング素子ＦＥＴ１のゲートに接続されている。
【００３４】
即ち、この実施の形態に係る電源制御回路は、手動によって操作される電源スイッチ手段としての電源スイッチ２と、電源スイッチ２のオン信号により制御部３への出力電圧を出力制御するスイッチング手段としてのスイッチング素子ＦＥＴ１と、スイッチング素子ＦＥＴ１のオン状態をラッチするラッチ手段としてのラッチ回路を構成するデジタルトランジスタＴｒ１，Ｔｒ２と、電源スイッチ２のオンとオフの状態を信号出力するスイッチ状態出力手段としての電源スイッチ２とデジタルトランジスタＴｒ２との接続端であるａ２点と、スイッチ状態出力を検出する制御手段であり、ラッチ解除信号であるＯＦＦ信号の出力によりラッチ手段によるオン状態のラッチを解除するラッチ解除手段としての制御部３とを備えている。更に、抵抗Ｒ７とコンデンサＣ２、コンパレータ４によりラッチ解除信号の遅延手段を構成している。
【００３５】
このような構成において、電源制御回路は、先ず非動作時において、電源１から流れる電流のルートはスイッチング素子ＦＥＴ１で遮断されている状態で、また本電源制御回路上のデジタルトランジスタＴｒ１，Ｔｒ２ともオフ状態で、電源スイッチ２もオープンの状態のため、電流が流れるルートはコンパレータ４への電源電流と基準電圧生成の抵抗Ｒ５，Ｒ６に流れる電流のみで、消費電流は極めて微小となっている。
【００３６】
次に第２の実施形態の動作を図５、図６にて説明する。図５はオンシーケンス、図６はオフシーケンスの図４の回路構成図中の素子とａ２，ｂ２，ｃ２，ｄ２，ｅ２点およびｆ２点の波形を示しており、これに従って、本実施形態の動作を説明する。
【００３７】
まず図５に従ってオンシーケンスを説明する。
【００３８】
電源スイッチ２が押下されるとａ２点はハイレベルとなり、デジタルトランジスタＴｒ２はオン状態となる。同時に、デジタルトランジスタＴｒ２のコレクタ出力のｂ２点の電圧がローレベルとなり、スイッチング素子ＦＥＴ１はオン状態となり、スイッチング素子ＦＥＴ１によりスイッチコントロールされたｃ２点には電源１の出力側のａ２点と同等のＤＣ電圧が出力される。
【００３９】
このとき、コンパレータ４のプラス端子は制御部３に電源供給されるまでは、制御部３からの出力信号はＨｉ−ｚの状態で、電源供給後にリセットが解除されるとデフォルトでハイレベル出力する。従って、抵抗Ｒ４とコンデンサＣ２とで決まる時定数で電圧が上昇し、コンパレータ４のマイナス端子に入力されている基準電圧（オン電圧Ｖｈ３）を一定時間後に超えることになる。オン電圧Ｖｈ３を超えるとコンパレータ４の出力はＨｉ−ｚの状態となり、ｄ２点は抵抗Ｒ３とコンデンサＣ１で決まる時定数で電圧が上昇し、デジタルトランジスタＴｒ１のオン電圧Ｖｈ１を超えるとデジタルトランジスタＴｒ１がオンとなり、ｂ２点の電圧はローレベルとなり、スイッチング素子ＦＥＴ１のオン状態を保持する。これにより、電源スイッチ２の押下が終わって、デジタルトランジスタＴｒ２がオフしても、スイッチ素子ＦＥＴ１のオン状態は継続する。
【００４０】
次に図６に従って、オフシーケンスを説明する。
【００４１】
装置の電源１をオフするために、電源スイッチ２を押すとａ２点の信号が制御部３のスイッチ検出入力端子より入力される。このとき、オンシーケンスと同様にａ２点はハイレベルとなりデジタルトランジスタＴｒ２はオン状態となり、同時にデジタルトランジスタＴｒ２のコレクタ出力のｂ２点の電圧がローレベルとなるが、デジタルトランジスタＴｒ１がオンでｂ２点は既にローレベルのため、スイッチング素子ＦＥＴ１のオン状態に変化は生じない。続いて、電源スイッチ２が押下の状態からオフの状態に変化したことを制御部３は検知し、検知タイミングから時間Ｔ１のディレイを確保した後に制御部３からのオフ信号（ｅ２点）をローレベルで出力する。
【００４２】
これによりコンパレータ４のプラス端子はマイナス端子の基準電圧Ｖｈ３を下回るローレベルが入力され、コンパレータ４はデジタルトランジスタＴｒ１のベース（ｄ２点）にローレベルを出力する。これにより、デジタルトランジスタＴｒ１はオフ状態となる。デジタルトランジスタＴｒ１がオフ状態となると、ｂ２点の電圧はローレベルからハイレベルへと変化し、スイッチ素子ＦＥＴ１はオフになると、スイッチコントロールされたｃ２点の出力電圧は遮断され低下し、制御部３への電源供給は遮断される。また、前述のオン状態のラッチは解除された状態となる。
【００４３】
制御部３への電源供給が遮断され供給電圧低下すると、図示を省略したリセット回路により制御部３はリセット状態となる。このとき制御部３のＯＦＦ信号出力端子のオフ信号（ｅ２点）はＨｉ−ｚの状態となり、ｄ２点の電圧は再度上昇を始める。しかし、この電圧上昇は抵抗Ｒ４とコンデンサＣ２による時定数を持った緩やかな上昇の為、コンパレータ４のマイナス端子の基準電圧Ｖｈ３に達する前に供給電圧のｃ２点の出力電圧は完全に垂下するため、再度コンパレータ４がＨｉ−ｚを出力することはない。
【００４４】
以上説明したように、本発明の第２の実施形態によれば、コンパレータ４と分圧抵抗Ｒ５，Ｒ６を動作させるためのごく僅かな消費電流は増加するが、スイッチコントロールされた出力のオフ時の垂下が遅い場合でもオフ信号のディレイの時定数の設定自由度が高い為、確実にオフすることが可能である。
【００４５】
（第３の実施形態）
【００４６】
図６には本発明の第３の実施形態に係る電源制御回路の構成を示し説明する。
【００４７】
同図に示されるように、電源制御回路は、ＤＣ出力を行う電源部１と、電源スイッチ手段としての電源スイッチ２と、制御手段としての、電源供給される装置の制御部３と、抵抗Ｒ１，Ｒ２，Ｒ８，Ｒ９と、デジタルトランジスタＴｒ１，Ｔｒ３，Ｔｒ４と、ダイオードＤ１と、スイッチング素子ＦＥＴ１からなる。スイッチング素子ＦＥＴ１は、電界効果トランジスタである。少なくともデジタルトランジスタＴｒ１，Ｔｒ３，Ｔｒ４によりラッチ手段としてのラッチ回路は構成されており、制御部がＯＦＦ信号出力端子よりオフ信号を出力する点は、ラッチ解除手段がラッチ解除信号を出力することに相当する。デジタルトランジスタＴｒ１，Ｔｒ４はＮＰＮ型のトランジスタであり、デジタルトランジスタＴｒ３はＰＮＰ型のトランジスタである。
【００４８】
より詳細には、電源部１のＤＣ出力（ｆ３点）は電源スイッチ２の一端に接続されると共にスイッチング素子ＦＥＴ１のドレインに接続されている。電源スイッチ２の他端はダイオードＤ１を介してデジタルトランジスタＴｒ１のベースに接続されている。また、電源スイッチ２の他端とダイオードＤ１のアノード側との接続端には、プルダウン抵抗Ｒ９が接続されると共に、電源スイッチ２のオン／オフを検出する制御部３のスイッチ検出入力端子に接続されている。デジタルトランジスタＴｒ１のコレクタ出力は抵抗Ｒ２を介してスイッチング素子ＦＥＴ１のゲートに接続されている。また、デジタルトランジスタＴｒ３のベースに接続されている。デジタルトランジスタＴｒ３のコレクタはデジタルトランジスタＴｒ１のベースに接続されている。スイッチング素子ＦＥＴ１のソース出力（ｃ３点）は制御部３に電源として接続されると共に、デジタルトランジスタＴｒ３のエミッタに接続されている。デジタルトランジスタＴｒ１のベースには抵抗Ｒ８を介してデジタルトランジスタＴｒ４のコレクタが接続され、デジタルトランジスタＴｒ４のエミッタは０Ｖに、ベースには制御部３のＯＦＦ信号出力端子が接続されている。
【００４９】
即ち、この実施の形態に係る電源制御回路は、手動によって操作される電源スイッチ手段としての電源スイッチ２と、電源スイッチ２のオン信号により制御部３への出力電圧を出力制御するスイッチング手段としてのスイッチング素子ＦＥＴ１と、スイッチング素子ＦＥＴ１のオン状態をラッチするラッチ手段としてのラッチ回路を構成するデジタルトランジスタＴｒ１，Ｔｒ３，Ｔｒ４と、電源スイッチ２のオンとオフの状態を信号出力するスイッチ状態出力手段としての電源スイッチ２とダイオードＤ１との接続端であるａ３点と、スイッチ状態出力を検出する制御手段であり、ラッチ解除信号であるＯＦＦ信号の出力によりラッチ手段によるオン状態のラッチを解除するラッチ解除手段としての制御部３とを備えている。
【００５０】
このような構成において、電源制御回路は、まず非動作時において電源１から流れる電流のルートはスイッチング素子ＦＥＴ１で遮断されている状態で、また本電源制御回路上のデジタルトランジスタＴｒ１，Ｔｒ３ともオフの状態で、電源スイッチ２もオープンの状態の為、電流が流れるルートが無く、消費電流はゼロとなっている。
【００５１】
次に第３の実施形態の動作を図８、図９にて説明する。図８はオンシーケンス、図９はオフシーケンスで、図７の回路構成図中の素子とａ３，ｂ３，ｃ３，ｄ３点の波形を示しており、これに従って本実施形態の動作を説明する。
【００５２】
まず図８に従ってオンシーケンスを説明する。
【００５３】
電源スイッチ２が押下されるとａ３点はハイレベルとなり、ダイオードＤ１を介してｄ３点もハイレベルとなる。ｄ３点がハイレベルとなるとデジタルトランジスタＴｒ１はオン状態となる。デジタルトランジスタＴｒ１がオン状態となることによりデジタルトランジスタＴｒ３のベース、及びスイッチング素子ＦＥＴ１のゲートのｂ３点の電圧がローレベルとなる。スイッチング素子ＦＥＴ１はオン状態となり、スイッチング素子ＦＥＴ１によりスイッチングコントロールされたｃ３点には電源１のＤＣ出力電圧（ａ３点）と同等のＤＣ電圧が出力される。またデジタルトランジスタＴｒ３もオンとなり、デジタルトランジスタＴｒ３のベースへｃ３点に出力された電圧をデジタルトランジスタＴｒ１のベースへ印加する。これにより、電源スイッチ２の押下が終了しオープン状態となり、電源スイッチ２を介してのデジタルトランジスタＴｒ１のベースであるｄ３点への電圧印加が無くなっても、デジタルトランジスタＴｒ３によるｄ３点への電圧印加が継続することになり、デジタルトランジスタＴｒ１のオン状態がラッチされることになる。
【００５４】
次に図９に従って、オフシーケンスを説明する。
【００５５】
装置の電源をオフするために、電源スイッチ２を押すとａ３点の信号はハイレベルとなることは、オンシーケンスと同様である。ａ３点がハイレベルになるとダイオードＤ１を介してｄ３点に電圧が印加される。しかし、デジタルトランジスタＴｒ１は既にオン状態のため、デジタルトランジスタＴｒ１，Ｔｒ３、スイッチング素子ＦＥＴ１の状態に変化は発生しない。
【００５６】
前記の電源スイッチ２が押下の状態からオフの状態に変化するとａ３点は電源スイッチ２よりの電圧供給が無く、抵抗Ｒ９により０Ｖにプルダウンされていて、ダイオードＤ１によりｄ３点の電圧と遮断されているため、ローレベルに変化する。
【００５７】
本ａ３点は制御部３のスイッチ検出端子に接続されており、電源スイッチ２がオープンとなったことを制御部３は検知し、検知タイミングから時間Ｔ１のディレイを確保した後に制御部３のＯＦＦ信号出力端子からのオフ信号をデジタルトランジスタＴｒ４のベースへハイレベルで出力する。
【００５８】
これによりデジタルトランジスタＴｒ４はオン状態となり、ｄ３点の電圧はローレベルに変化する。ｄ３点がローレベルになると、デジタルトランジスタＴｒ１はオフ状態となる。デジタルトランジスタＴｒ１がオフ状態となるとｄ３点の電圧はローレベルからハイレベルへ変化し、デジタルトランジスタＴｒ３はオフとなる。これによりデジタルトランジスタＴｒ１のベースであるｄ３点へのデジタルトランジスタＴｒ３からの電圧供給は遮断され、ラッチ状態は解除される。またｂ３点がローレベルになることによりスイッチング素子ＦＥＴ１もＯＦＦになり、スイッチングコントロールされたｃ３点の出力電圧は遮断され制御部３への電源供給は遮断される。
【００５９】
制御部３への電源供給が遮断され供給電圧低下すると、図示を省略したリセット回路により制御部３はリセット状態となる。このとき制御部３のデジタルトランジスタＴｒ４へのＯＦＦ信号出力端子からのオフ信号はＨｉ−ｚの状態となり、デジタルトランジスタＴｒ４はオフとなる。しかし、既に前述の通り、ｄ３点への電圧供給ルートの電源スイッチ２はオープンの状態で、デジタルトランジスタＴｒ３もオフとなっているため、状態変化は発生しない。
【００６０】
以上説明したように、本発明の第３の実施形態によればラッチ回路をＰＮＰトランジスタとＮＰＮトランジスタと抵抗により構成したために、制御ＩＣを必要とせず、本電源制御回路がオフ状態の時は電流が流れる回路が存在しない。このため電源制御回路を含め消費電流はゼロとすることが可能である。また、スイッチ制御された出力のオフ時の垂下が遅い場合でもラッチ回路の解除への影響を排除したため、ラッチ解除信号に遅延手段を設けなくともオフ制御することが可能となり、極めて小規模な回路で電源のソフトスイッチ機能を実現することができる。
【００６１】
（第４の実施形態）
【００６２】
また、図１０は本発明の第１乃至第３の実施形態の電源制御回路が適用される、第４の実施形態に係る画像形成装置の構成を断面図で示したものでタンデム方式のプリンタ装置の例である。以下、図１０を参照して、本発明の第４の実施形態に係る画像形成装置の概略構造について説明する。
【００６３】
同図に示されるように、画像形成装置１０１は、画像形成部１０７、給紙部１１６及び定着部１０４を備えており、用紙Ｓへの画像形成が可能な構成になっている。
【００６４】
印刷動作の流れで構造の説明を行う。用紙Ｓの搬送は、前述の給紙部１１６より行われる。給紙部１１６は、給紙カセット１２１、給紙ローラ１２２、レジストローラ１２３等で構成され、給紙ローラ１２２の回動によって給紙カセット１２１から搬出された用紙Ｓはレジストローラ１２３まで送られ、更に転写搬送ベルト１１５上を送られ、各色の画像形成部１０７に達する。
【００６５】
画像形成部１０７は、画像形成ユニット１０３が４色分、４個実装され構成される。同図に示すように画像形成ユニット１０３の４個は順番に並設され、同図の右側から左側に向かって、ブラック（Ｋ）、イエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）の順に配設されている。また、この画像形成ユニット１０３には各色に対応したトナーカートリッジ１０２が装着される。画像形成ユニット１０３とトナーカートリッジ１０２は分離可能な構造となっており、トナーカートリッジ１０２（Ｋ，Ｙ，Ｍ，Ｃ）は収納された現像剤（の色）を除き同じ構成である。また、各画像形成ユニット１０３には、印字ヘッド１１７がカバー１１９を閉じることにより当接する構造になっている。
【００６６】
各画像形成ユニット１０３には、感光体ドラム１１０、帯電器１１１、現像ローラ１１２、クリーナ１１３が収納されている。感光体ドラム１１０は、その周面が光導電性材料で構成され、感光体ドラム１１０の周面近傍には、帯電器１１１、現像ローラ１１２、クリーナ１１３が順次配設されている。また、転写器１１４は、転写搬送ベルト１１５を介して感光体ドラム１１０に当接される。感光体ドラム１１０は用紙搬送方向に回転し、先ず帯電器１１１からの電荷付与により感光体ドラム１１０の周面を一様に帯電する。そして、印字ヘッド１１７からの印字情報に基づく光書き込みにより感光体ドラム１１０の周面に静電潜像を形成し、現像ローラ１１２による現像処理によりトナー像を形成する。このとき感光体ドラム１１０の周面に形成されるトナー像は、トナーカートリッジ１０２に収納した各色のトナーである。このようにして感光体ドラム１１０の周面に形成されるトナー像は、感光体ドラム１１０の矢印方向の回動に伴って転写器１１４の位置に達し、感光体ドラム１１０の直下を矢印方向に移動する用紙Ｓに転写される。そして、用紙Ｓの上面にトナー像が転写され、印刷が行われる。
【００６７】
そして、各転写部においてトナー像が転写されてトナー像が転写された用紙Ｓは転写搬送ベルト１１５の移動に従って、転写搬送ベルト１１５上を矢印方向に移動し、定着装置１０４において熱定着処理が施される。
【００６８】
用紙Ｓが定着装置１０４の加熱ローラ１０６と加圧ローラ１０５間を挟持搬送される間に、用紙Ｓに転写された複数色のトナー像は溶融して用紙に熱定着する。定着装置１０４によってトナー像が定着された用紙Ｓは排出ユニット部１０９に搬送された後に排出されるか、あるいは、両面印刷のため切換板１２０を介して両面印刷ユニット１０８に搬送され、再度、画像形成部で用紙反対面の画像形成が行われる。
【００６９】
以上説明した本発明の第１乃至第３の実施形態では、１個の電源出力に対して、１個のスイッチング手段を設けた場合を示したが、本発明はこれに限られるものではなく、例えば、複数の電源出力に対して、それぞれのスイッチング手段を対応させた場合にも用いることができる。また、ＯＦＦ信号の遅延手段としてＣＲ時定数による手段、コンパレータを用いた遅延手段を実施例として示したが、リセット回路、遅延素子等でも実現可能である。また、ラッチ回路として、デジタルトランジスタで実施形態を示したが、デジタルトランジスタの代わりに通常のトランジスタ、あるいはＦＥＴを使用しても同様に実現可能であることは勿論である。
【００７０】
上述の各実施形態に説明した電源制御回路は、電子機器装置一般に適用可能であり、特にＭＦＰ装置のような画像形成装置にも適用することができる。
【符号の説明】
【００７１】
１  電源
２  電源スイッチ
３  制御部
４  コンパレータ
Ｒ１〜Ｒ９  抵抗
Ｔｒ１〜Ｔｒ４  デジタルトランジスタ
Ｄ１  ダイオード
ＦＥＴ１  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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