(57)【特許請求の範囲】
【請求項１】
底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造が実質的に垂直な側壁を有すると共に、その表面に第１軸方向の第１サイズおよび第１軸に交差する第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であって、
（ａ）前記積層構造を基板上に形成する工程と、
（ｂ）前記積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、前記第１フォトレジスト膜をパターニングし、各々前記第１軸に沿った第１サイズの幅の複数のラインを有する第１平行ラインパターンを形成する工程と、
（ｃ）前記第１フォトレジスト膜をマスクとした第１エッチングにより、前記第１平行ラインパターンを前記ハードマスク層に転写し、前記ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程と、
（ｄ）前記平行ハードマスクラインおよび前記ハードマスクスペーサ層の上に第２フォトレジスト膜を形成したのち、前記第２フォトレジスト膜をパターニングし、前記平行ハードマスクラインと交差し、かつ各々前記第２軸に沿った第２サイズの幅を有する複数のラインからなる第２平行ラインパターンを形成する工程と、
（ｅ）前記第２フォトレジスト膜をマスクとした第２エッチングにより、前記第２平行ラインパターンを前記ハードマスク層に転写し、前記第１サイズおよび第２サイズにより決定される複数のポスト領域を有するポストパターンを前記ハードマスク層に形成する工程と、
（ｆ）第３エッチングにより、前記ハードマスク層に形成された前記ポストパターンを、前記ハードマスクスペーサ層と前記ハードマスクスペーサ層よりも下の各層に転写することにより各ＭＴＪ素子に前記第１サイズおよび前記第２サイズを転写し、複数のＭＴＪ素子を形成する工程と
を含むＭＴＪ素子の製造方法。
【請求項２】
前記ポスト領域の第１サイズおよび第２サイズをそれぞれ１００ｎｍ以下とし、前記ＭＴＪ素子によりＳＴＴ- ＭＲＡＭデバイスを構成する請求項１に記載のＭＴＪ素子の製造方法。
【請求項３】
前記ハードマスク層をＴａにより構成すると共に、その厚みを５０００ｎｍ未満とする請求項１に記載のＭＴＪ素子の製造方法。
【請求項４】
前記ハードマスクスペーサ層をＣｕまたはＭｎＰｔにより構成すると共に、その厚みを２０００ｎｍ以上８０００ｎｍ以下とする請求項１に記載のＭＴＪ素子の製造方法。
【請求項５】
前記ポスト領域の第１サイズを第２サイズより大きくすると共に、前記第１軸を前記ＭＴＪ素子の磁化容易軸とする請求項１に記載のＭＴＪ素子の製造方法。
【請求項６】
底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造がその表面に第１軸方向の第１サイズおよび第１軸に交差する第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であって、
（ａ）前記積層構造を基板上に形成する工程と、
（ｂ）前記積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、前記第１フォトレジスト膜をパターニングし、前記第１軸に沿った第１サイズの幅の複数のラインを有する第１平行ラインパターンを形成する工程と、
（ｃ）前記第１フォトレジスト膜をマスクとした第１エッチングにより、前記第１平行ラインパターンを前記ハードマスク層に転写し、前記ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程と、
（ｄ）前記平行ハードマスクラインおよび前記ハードマスクスペーサ層の上に第２フォトレジスト膜を形成したのち、前記第２フォトレジスト膜をパターニングし、前記平行ハードマスクラインと交差し、かつ前記第２軸に沿った第２サイズの幅の複数のラインを有する第２平行ラインパターンを形成する工程と、
（ｅ）前記第２フォトレジスト膜をマスクとした第２エッチングにより、前記第２平行ラインパターンを前記ハードマスク層に転写し、前記第１サイズおよび第２サイズにより決定される複数のポスト領域を有するポストパターンを前記ハードマスク層に形成する工程と、
（ｆ）第３エッチングにより、前記ハードマスク層に形成された前記ポストパターンを前記ハードマスクスペーサ層および前記フリー層の一部に転写することにより、前記ハードマスクスペーサ層および前記フリー層の一部に前記第１サイズおよび前記第２サイズを転写し、複数のＭＴＪ素子を形成する工程と
を含むＭＴＪ素子の製造方法。
【請求項７】
前記ポスト領域の第１サイズおよび第２サイズをそれぞれ１００ｎｍ以下の臨界寸法とし、前記ＭＴＪ素子によりＳＴＴ- ＭＲＡＭデバイスを構成する請求項６に記載のＭＴＪ素子の製造方法。
【請求項８】
前記第３エッチングを前記トンネル障壁層上で停止する請求項６に記載のＭＴＪ素子の製造方法。
【請求項９】
前記第３エッチングを前記フリー層内で停止し、前記フリー層の上側部分をポスト形状とすると共に、前記フリー層の下側部分を残存させる請求項６に記載のＭＴＪ素子の製造方法。
【請求項１０】
前記フリー層の下側部分を酸化する工程を含み、複数のＭＴＪ素子のうち各ＭＴＪ素子と隣接する他のＭＴＪ素子との間に絶縁層を形成する請求項９に記載のＭＴＪ素子の製造方法。
【請求項１１】
前記ハードマスク層をＴａにより構成すると共にその厚みを５０００ｎｍ未満とし、かつ前記ハードマスクスペーサ層をＣｕまたはＭｎＰｔにより構成すると共にその厚みを２０００ｎｍ以上８０００ｎｍ以下とする請求項６に記載のＭＴＪ素子の製造方法。
【請求項１２】
底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造がその表面に第１軸方向の第１サイズおよび第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であって、
（ａ）前記積層構造を基板上に第１の厚みとなるように形成する工程と、
（ｂ）前記積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、前記第１フォトレジスト膜をパターニングし、前記第１軸に沿った第１サイズの幅の複数のラインを有する第１平行ラインパターンを形成する工程と、
（ｃ）前記第１フォトレジスト膜をマスクとした第１エッチングにより、前記第１平行ラインパターンを前記積層構造に転写し、各々２つの側壁を持つ複数のラインを有する平行ラインパターンを形成する工程と、
（ｄ）前記基板の上に、各ラインの２つの側壁に隣接して前記第１の厚み以上の厚みを有する平坦な絶縁層を形成する工程と、
（ｅ）前記絶縁層上および前記平行ラインパターンの上方に第２フォトレジスト膜を形成したのち、前記第２フォトレジスト膜をパターニングし、各々前記第２軸に沿った第２サイズの幅の複数のラインを有する第２平行ラインパターンを形成する工程と、
（ｆ）前記第２フォトレジスト膜をマスクとした第２エッチングにより、前記第２平行ラインパターンを、前記積層構造と前記絶縁層とに転写し、各々前記第１サイズおよび第２サイズにより決定される複数のポスト領域を有するＭＴＪポストパターンを形成する工程と、
（ｇ）前記第２のエッチングの後、前記ポスト領域を覆って他の絶縁層を形成し、前記他の絶縁層の表面と前記ポスト領域の表面とが同一面となるように平坦化処理を行う工程と、
（ｈ）前記平坦化処理の後、配線層を形成する工程と
を含むＭＴＪ素子の製造方法。
【請求項１３】
前記ポスト領域の第１サイズおよび第２サイズをそれぞれ１００ｎｍ以下とし、前記ＭＴＪ素子によりＳＴＴ-ＭＲＡＭデバイスを構成する請求項１２に記載のＭＴＪ素子の製造方法。
【請求項１４】
前記絶縁層を、前記基板上に絶縁材料を堆積させたのちＣＭＰ法により平坦化することにより形成する請求項１２に記載のＭＴＪ素子の製造方法。
【請求項１５】
前記第ポスト領域の１サイズを第２サイズより大きくすると共に、第１軸を前記ＭＴＪ素子の磁化容易軸とする請求項１２に記載のＭＴＪ素子の製造方法。
【請求項１６】
前記ハードマスク層をＴａにより構成すると共に前記ハードマスクスペーサ層をＣｕまたはＭｎＰｔにより構成する請求項１２に記載のＭＴＪ素子の製造方法。
【請求項１７】
底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、前記積層構造がその表面に第１軸方向の第１サイズおよび第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であって、
（ａ）前記積層構造を基板上に第１の厚みを有するように形成する工程と、
（ｂ）前記積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、前記第１フォトレジスト膜をパターニングし、各々前記第１軸に沿った第１サイズの幅を有する複数のラインをからなる第１平行ラインパターンを形成する工程と、
（ｃ）前記第１フォトレジスト膜をマスクとした第１エッチングにより、前記第１平行ラインパターンを前記ハードマスク層、前記ハードマスクスペーサ層、および前記フリー層の少なくとも一部に転写し、各々２つの側壁を有する複数のラインを含む平行ラインパターンを形成する工程と、
（ｄ）前記平行ラインパターンの各ラインの２つの側壁に隣接して、平坦かつ前記第１の厚み以上の厚みを有する絶縁層を形成する工程と、
（ｅ）前記絶縁層上および前記平行ラインパターンの上方に第２フォトレジスト膜を形成したのち、前記第２フォトレジスト膜をパターニングし、各々前記第２軸に沿った第２サイズの幅の複数のラインを有する第２平行ラインパターンを形成する工程と、
（ｆ）前記第２フォトレジスト膜をマスクとした第２エッチングにより前記第２平行ラインパターンを、前記ハードマスク層、前記ハードマスクスペーサ層、および前記フリー層の少なくとも一部と前記絶縁層とに転写し、各々前記第１サイズおよび第２サイズにより決定される複数のポスト領域を有するＭＴＪポストパターンを形成する工程と、
（ｇ）前記第２のエッチングの後、前記ポスト領域を覆って他の絶縁層を形成し、前記他の絶縁層の表面と前記ポスト領域の表面とが同一面となるように平坦化処理を行う工程と、
（ｈ）前記平坦化処理の後、配線層を形成する工程と
を含むＭＴＪ素子の製造方法。
【請求項１８】
前記第１エッチングおよび第２エッチングの少なくとも一方を前記トンネル障壁層上で停止する請求項１７に記載のＭＴＪ素子の製造方法。
【請求項１９】
前記第１エッチングおよび第２エッチングの少なくとも一方を前記フリー層の中で停止し、前記フリー層の上側部分に側壁を形成すると共に前記フリー層の下側部分を残存させる請求項６に記載のＭＴＪ素子の製造方法。
【請求項２０】
前記フリー層の下側部分を酸化し、複数のＭＴＪ素子の各ＭＴＪ素子と隣接するＭＴＪ素子との間に絶縁層を形成する工程を更に含む請求項１７に記載のＭＴＪ素子の製造方法。
【請求項２１】
前記ポスト領域の第１サイズを第２サイズと異ならせ、前記ＭＴＪ素子を、前記第１軸および第２軸のうち大きなサイズを有する軸に対応して磁化容易軸、小さなサイズを有する軸に対応して磁化困難軸をそれぞれ有するものとする請求項１７に記載のＭＴＪ素子の製造方法。
【請求項２２】
前記ハードマスク層をＴａにより構成すると共に前記ハードマスクスペーサ層をＣｕまたはＭｎＰｔにより構成する請求項１７に記載のＭＴＪ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＴＪ（magnetic tunnel junction：磁気トンネル接合）素子における磁化容易軸および磁化困難軸方向のサイズ（critical dimension；ＣＤサイズ）を精度よくコントロールするためのＭＴＪ素子の製造方法に係り、ＭＲＡＭ（magnetoresistive random access memory)、特にＳＴＴ（spin-transfer torque）- ＭＲＡＭの製造に好適なＭＴＪ素子の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ(Complementary metal oxide semiconductor) にＭＴＪ技術を適用したＭＲＡＭは、書き込み／読み出しの速度、消費電力および寿命などの点においてＳＲＡＭ(static random access memory) ，ＤＲＡＭ(dynamic random access memory)，フラッシュメモリなどの従来の半導体メモリよりも優れた不揮発性メモリであるが、その拡張可能性に限界があった。これに対してＳＴＴ- ＭＲＡＭは従来のＭＲＡＭの利点を有しつつ、大きな拡張可能性を有している。従来のＭＲＡＭでは、ＭＴＪ素子におけるフリー層の磁化方向を切り換えるためにビット線に加えてワード線の電流の切り換えが必要であるが、ＳＴＴ- ＭＲＡＭでは、フリー層の磁化方向はＭＴＪ素子を流れる電流のみに依存する。但し、ＳＴＴ- ＭＲＡＭでは、ビットの切り換えにＭＴＪ素子を流れる電流の密度を臨界スイッチング電流密度（Ｊｃ）よりも大きくする必要がある。電流密度は一定の電流が与えられるデバイスの物理的サイズに反比例している。ＭＴＪ素子のサイズ（ＣＤサイズ）が減少するに伴ってスイッチング効率は良くなる。ＳＴＴ- ＭＲＡＭではこのＣＤサイズはきわめて小さく、１００ｎｍ未満である。
【０００３】
ＭＴＪ素子はトンネル磁気抵抗効果（ＴＭＲ）を有するものであり、薄い非磁性誘電体層を間にした２つの強磁性層を含む積層構造をなしている。ＭＲＡＭデバイスでは、ＭＴＪ素子は下部電極（第１伝導ライン）と上部電極（第２伝導ライン）との間に形成される。のちにパターニングされＭＴＪ素子となるＭＴＪ積層構造は、シード層、反強磁性ピンニング層（ＡＦＭ）、強磁性ピンド層、トンネル障壁層、強磁性フリー層およびキャップ層を順次積層することにより所謂ボトムスピンバルブ構造となる。ＡＦＭ層はピンド層の磁気モーメントを一定方向に保持する。フリー層をＮｉＦｅにより形成すると、低いスイッチング磁界（Ｈｃ）が得られると共に安定したスイッチング磁界均一性（σＨｃ）が得られ、信頼性の高いスイッチング特性を示す。
【０００４】
一方、トップスピンバルブ構造のＭＴＪ素子では、シード層上にフリー層が形成され、このフリー層上にトンネル障壁層，ピンド層，ＡＦＭ層およびキャップ層の積層構造を有する。ピンド層は、隣接し、例えばｙ軸方向に磁化されたＡＦＭ層との交換結合により、同方向に固定磁気モーメントを有する。フリー層の磁気モーメントはピンド層の磁化方向に対して平行あるいは反平行方向となる。トンネル障壁層は伝導電子の量子力学的トンネリングにより電流が透過する程度に十分薄くなっている。フリー層の磁気モーメントは外部磁界によって変化し、フリー層とピンド層との間の磁気モーメントの相対的な向きによって、トンネル電流が決まると共にトンネル接合の抵抗値が決まる。
【０００５】
このスピンバルブ構造のＭＴＪ素子の情報の読み取り時においては、上部電極から下部電極へセンス電流を流すと、ＣＰＰ(current perpendicular to plane)構造として知られるように、電流はＭＴＪ構造に対して垂直に流れ、フリー層とピンド層との間の相対的な向きが平行状態（「１」の記憶）であれば低抵抗値、反平行状態（「０」の記憶）であれば高抵抗値がそれぞれ検出される。書き込み時の情報は、フリー層の磁化状態を「１」から「０」、あるいは「０」から「１」へ切り換えることによってＭＲＡＭセルに書き込まれる。このようなプロセスは、従来のＭＲＡＭでは、ＭＴＪ素子の上部または下部に互いに交差するように形成されたビット線およびワード線に電流を流し、それにより外部磁界を印加することによりなされる。
【０００６】
一方、ＳＴＴ- ＭＲＡＭ（スピンＲＡＭ）ではスピン伝導磁化スイッチング(spin transfer(spin torque) magnetization switching)効果が用いられる。スピン伝導効果は強磁性層／スペーサ層／強磁性層の積層構造におけるスピンの電子に依存した伝導特性により生ずる。すなわち、スピン偏極電流がＣＰＰ構造の各層を横断するとき、強磁性層での電子のスピン角モーメントが強磁性層と非磁性層との界面近傍の強磁性層の磁気モーメントと相互に作用する。この相互作用によって電子の角運動量の一部が強磁性層へ伝導される。その結果、電流密度が十分高く、かつ積層構造のサイズが小さい場合には、スピン偏極電流により強磁性層の磁化方向が切り換わる。このように情報の書き込みのメカニズムについて、ＳＴＴ- ＭＲＡＭは従来のＭＲＡＭとは異なるが、読み出しのそれについては同じである。
【０００７】
ＳＴＴ- ＭＲＡＭのメモリセル１は、図１３に示したようにＭＴＪ素子１３、ワード線（ＷＬ）６、ビット線（ＢＬ）１４、下部電極７およびＣＭＯＳトランジスタにより構成されている。ＣＭＯＳトランジスタは、ｐ型半導体層２内にソース領域３およびドレイン領域４を有すると共に、ｐ型半導体層２の上のソース領域３とドレイン領域４との間にゲート電極５を有し、ＭＴＪ素子１３中のフリー層１１に対してスイッチング電流を供給する。ＭＴＪ素子１３には、更に、ＡＦＭ(anti ferromagnetic)層８，ピンド層９，絶縁障壁層１０およびキャップ層１２が含まれている。スピン伝導スイッチングのための臨界電流（Ｉｃ）は約数ミリＡ（アンペア）である。この臨界電流Ｉｃは、上面および下面が０．２（μｍ）×０．４（μｍ）の面積を持つ現在の１８０ｎｍノードサブミクロンサイズのＭＴＪ素子では、式（Ｉｃ＋｜Ｉｃ-｜）／２により決定される。臨界電流密度（Ｊｃ）（＝Ｉｃ／Ａ）は、例えば数１０7 Ａ／ｃｍ2 である。
【０００８】
このようなスピン伝導効果を得るためにこのような高い電流密度の電流を供給すると、例えばＡｌ2 Ｏ3 ，ＭｇＯなどにより形成された薄い絶縁障壁層２０が破壊される虞がある。そのためノードサイズが９０ｎｍ以下のＭＴＪ素子において、スピン伝導磁化スイッチングを実用化ならしめるためには、一般的には１００μＡ／１００ｎｍゲート幅の電流を供給するＣＭＯＳトランジスタにより駆動できるよう、臨界電流密度（Ｊｃ）は数１０6 Ａ／ｃｍ2 未満である必要がある。
【０００９】
ＳＴＴ- ＭＲＡＭに適用するためには、極小サイズのＭＴＪ素子のトンネル磁気抵抗比（ＴＭＲ，ｄＲ／Ｒ）が、従来のＭＲＡＭにおけるＭＴＪ素子のそれよりも高いことが要求される。ＡｌＯｘ絶縁障壁層を用いた従来のＭＲＡＭにおけるＭＴＪ素子ではｄＲ／Ｒは約４０％である（非特許文献１）。また、特許文献２では、（００１）面方向に高精度に配向されたＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ構造のＭＴＪ素子が２００％より大きな高ｄＲ／Ｒを示すことが開示されている。
【００１０】
ＳＴＴ- ＭＲＡＭ（スピンＲＡＭ）を実用化するためには、このようなＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ構造を有し、高ｄＲ／Ｒを示すＭＴＪ素子にスピン伝導スイッチング機能を付加する手法を見出すことが要求される。ＭＲＡＭにスピン伝導スイッチングを適用するためには、臨界電流Ｉｃ（および電流密度Ｊｃ）を、ＭＴＪ素子の電気的ブレークダウン現象を避け、かつその下のＣＭＯＳトランジスタと両立できる程度のオーダーまでに低減することが望ましい。ＣＭＯＳトランジスタによりスイッチング電流が供給されメモリセルが選択される。
【非特許文献１】「spin transfer switching and spin polarization in MTJ with MgO and AlO x barrier 」Appl.Phys.Lett,87,232502(2005).
【非特許文献２】「230 ％ room temperature magnetoresistance in CoFeB/MgO/CoFeB MTJ″,Appl.Phys.Lett,V86,p.092502(2005).
【特許文献１】米国特許６，９８４，５２９公報
【特許文献２】米国特許７，０６７，８６６公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＳＴＴ- ＭＲＡＭの製造プロセスでは、ＭＴＪ素子が極めて小さく、磁化容易軸および磁化困難軸のサイズを最適値にコントロールする必要があるため、ＳＴＴ- ＭＲＡＭの製造は極めて困難である。ＣＭＯＳプロセスでは、孤立・高密度のライン状のＣＤサイズコントロールは一次元方向のみであり、その方法は数多く開発されている。
【００１２】
しかしながら、ＳＴＴ- ＭＲＡＭプロセスでは、磁化容易軸方向に長さ，磁化困難軸方向に幅をそれぞれ有するポスト形状（あるいは島状）領域の両方向のＣＤサイズを同時にコントロールする必要がある。従来、フォトリソグラフィー技術において、このポスト領域をどのようにコントロールすればよいかについては検討されていない。ｘ−ｙ平面でのサイズコントロールが重要であるばかりでなく、ｚ方向におけるレジストパターンの厚みも重要な要素となる。レジストパターンが厚くなり過ぎると、その後のエッチング工程で余分なプロセスがかかり、そのためアスペクト比（厚さ／ＣＤサイズ）が必要以上に大きくなり、パターン転写の間に変形する虞がある。一方、レジストパターンが薄過ぎると、パターン崩れを生ずることなくプロセスウィンドウを大きくして転写することができるが、その後のレジストパターンをＭＴＪ積層構造に転写するためのエッチング工程においてレジスト膜が十分なマスクとしての機能を発揮できないという問題がある。
【００１３】
従来、ＳＴＴ- ＭＲＡＭプロセスでは、孤立・高密度ラインの崩れを抑制するための種々の方法が開発されている。しかしながら、これら方法は、既存のフォトリソグラフィー技術をＭＲＡＭ用のＭＴＪ素子に適用するだけのものであった。例えば、図１４〜図１６はその工程を表すものである。基板２２上には内部にメタルコンタクト２１を有する絶縁膜２２が形成されている。ＳＴＴ- ＭＲＡＭ２０は、このメタルコンタクト２１および絶縁層２２上にシード層２３、ＡＦＭ層２４、ピンド層２５、トンネル障壁層２６、フリー層２７およびキャップ層２８をこの順に積層したものである。この状態からキャップ層２８上に矩形状（ポスト領域）のフォトレジスト膜２９を形成し（図５（Ａ））、これをマスクとしてキャップ層２８以下の層を選択的にエッチングする（図６（Ａ））。しかしながら、この手法では、マスクの形状、すなわちフォトレジスト膜２９からなるポスト領域を十分なプロセス余裕をもって精度よく形成することは困難であり、高精度で均一な転写を行うことができなかった（図５，６（Ｂ））。このようなことから、ＳＴＴ- ＭＲＡＭの一連の加工プロセスにおいては、ＣＤサイズが１００ｎｍ以下のポストパターンを有するＭＴＪ素子の磁化容易軸および磁化困難軸の２つの方向のサイズをともに精度よくコントロールでき、しかもパターン崩れのない程度に十分なプロセス余裕を確保できる方法が要望されている。
【００１４】
その他、特許文献１ではハードマスクをパターニングし、このハードマスクパターンをＭＴＪ積層構造に転写する前に酸化する技術が開示されている。特許文献２では、ハードマスク層を積層構造の上に形成する前に、ＭＴＪ素子のビット線方向のサイズを決定する方法が開示されている。ハードマスク層はあとに続くＣＭＰ（Chemical mechanical polishing ）プロセスにおいてＭＴＪ素子を保護する役割を有する。いずれの方法においても、微細なポストパターンを有するＭＴＪ素子の磁化容易軸および磁化困難軸の２つの方向のサイズをともに精度よくコントロールでき、しかもパターン崩れのない程度に十分なプロセス余裕を確保できるものではなかった。
【００１５】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、特にＳＴＴ- ＭＲＡＭ用のＭＴＪ素子の製造プロセスにおいて、磁化容易軸および磁化困難軸のそれぞれの方向のサイズ（ＣＤサイズ）を精度よくコントロールしつつ、ポスト（柱状）パターンを精度よく転写することができるＭＴＪ素子の製造方法を提供することにある。
【００１６】
本発明の第２の目的は、磁化容易軸および磁化困難軸のそれぞれの方向のＣＤサイズを決定する際に、エッチング停止点を柔軟にコントロールすることができるＭＴＪ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明による第１のＭＴＪ素子の製造方法は、底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、積層構造が実質的に垂直な側壁を有すると共に、その表面に第１軸方向の第１サイズおよび第１軸に交差する第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であって、以下の工程を含むものである。
（ａ）積層構造を基板上に形成する工程
（ｂ）積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、第１フォトレジスト膜をパターニングし、各々第１軸に沿った第１サイズの幅の複数のラインを有する第１平行ラインパターンを形成する工程
（ｃ）第１フォトレジスト膜をマスクとした第１エッチングにより、第１平行ラインパターンをハードマスク層に転写し、ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程
（ｄ）平行ハードマスクラインおよびハードマスクスペーサ層の上に第２フォトレジスト膜を形成したのち、第２フォトレジスト膜をパターニングし、平行ハードマスクラインと交差し、かつ各々第２軸に沿った第２サイズの幅を有する複数のラインからなる第２平行ラインパターンを形成する工程
（ｅ）第２フォトレジスト膜をマスクとした第２エッチングにより、第２平行ラインパターンをハードマスク層に転写し、第１サイズおよび第２サイズにより決定される複数のポスト領域を有するポストパターンをハードマスク層に形成する工程
（ｆ）第３エッチングにより、ハードマスク層に形成されたポストパターンを、ハードマスクスペーサ層とハードマスクスペーサ層よりも下の各層に転写することにより各ＭＴＪ素子に第１サイズおよび第２サイズを転写し、複数のＭＴＪ素子を形成する工程
【００１８】
ここに、第１軸および第２軸は、例えば互いに直交する磁化容易軸および磁化困難軸のいずれかに相当するものではあるが、その交差角は９０度に限定されるものではない。
【００１９】
本発明による第２のＭＴＪ素子の製造方法は、底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、積層構造がその表面に第１軸方向の第１サイズおよび第１軸に交差する第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であって、以下の工程を備えている。
（ａ）積層構造を基板上に形成する工程
（ｂ）積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、第１フォトレジスト膜をパターニングし、前記第１軸に沿った第１サイズの幅の複数のラインを有する第１平行ラインパターンを形成する工程
（ｃ）第１フォトレジスト膜をマスクとした第１エッチングにより、第１平行ラインパターンを前記ハードマスク層に転写し、ハードマスクスペーサ層上に複数の平行ハードマスクラインを形成する工程
（ｄ）平行ハードマスクラインおよびハードマスクスペーサ層の上に第２フォトレジスト膜を形成したのち、第２フォトレジスト膜をパターニングし、平行ハードマスクラインと交差し、かつ第２軸に沿った第２サイズの幅の複数のラインを有する第２平行ラインパターンを形成する工程
（ｅ）第２フォトレジスト膜をマスクとした第２エッチングにより、第２平行ラインパターンをハードマスク層に転写し、第１サイズおよび第２サイズにより決定される複数のポスト領域を有するポストパターンをハードマスク層に形成する工程
（ｆ）第３エッチングにより、ハードマスク層に形成されたポストパターンをハードマスクスペーサ層およびフリー層の一部に転写することにより、ハードマスクスペーサ層およびフリー層の一部に第１サイズおよび第２サイズを転写し、複数のＭＴＪ素子を形成する工程
【００２０】
本発明による第３のＭＴＪ素子の製造方法は、底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、積層構造がその表面に第１軸方向の第１サイズおよび第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であり、以下の工程を備えている。
（ａ）積層構造を基板上に第１の厚みとなるように形成する工程
（ｂ）積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、第１フォトレジスト膜をパターニングし、第１軸に沿った第１サイズの幅の複数のラインを有する第１平行ラインパターンを形成する工程
（ｃ）第１フォトレジスト膜をマスクとした第１エッチングにより、第１平行ラインパターンを積層構造に転写し、各々２つの側壁を持つ複数のラインを有する平行ラインパターンを形成する工程
（ｄ）基板の上に、各ラインの２つの側壁に隣接して前記第１の厚み以上の厚みを有する平坦な絶縁層を形成する工程
（ｅ）絶縁層上および前記平行ラインパターンの上方に第２フォトレジスト膜を形成したのち、第２フォトレジスト膜をパターニングし、各々第２軸に沿った第２サイズの幅の複数のラインを有する第２平行ラインパターンを形成する工程
（ｆ）第２フォトレジスト膜をマスクとした第２エッチングにより、第２平行ラインパターンを、積層構造と絶縁層とに転写し、各々第１サイズおよび第２サイズにより決定される複数のポスト領域を有するＭＴＪポストパターンを形成する工程
（ｇ）第２のエッチングの後、ポスト領域を覆って他の絶縁層を形成し、他の絶縁層の表面とポスト領域の表面とが同一面となるように平坦化処理を行う工程
（ｈ）前記平坦化処理の後、配線層を形成する工程
【００２１】
本発明による第４のＭＴＪ素子の製造方法は、底面から表面にかけて、シード層、ＡＦＭ層、ピンド層、トンネル障壁層、フリー層、ハードマスクスペーサ層およびハードマスク層をこの順に積層してなる積層構造を備え、積層構造がその表面に第１軸方向の第１サイズおよび第２軸方向の第２サイズにより決定される領域を有するＭＴＪ素子の製造方法であって、以下の工程を含むものである。
（ａ）積層構造を基板上に第１の厚みを有するように形成する工程
（ｂ）積層構造のハードマスク層の上に第１フォトレジスト膜を形成したのち、第１フォトレジスト膜をパターニングし、各々第１軸に沿った第１サイズの幅を有する複数のラインをからなる第１平行ラインパターンを形成する工程
（ｃ）第１フォトレジスト膜をマスクとした第１エッチングにより、第１平行ラインパターンをハードマスク層、ハードマスクスペーサ層、およびフリー層の少なくとも一部に転写し、各々２つの側壁を有する複数のラインを含む平行ラインパターンを形成する工程
（ｄ）平行ラインパターンの各ラインの２つの側壁に隣接して、平坦かつ第１の厚み以上の厚みを有する絶縁層を形成する工程
（ｅ）絶縁層上および平行ラインパターンの上方に第２フォトレジスト膜を形成したのち、第２フォトレジスト膜をパターニングし、各々前記第２軸に沿った第２サイズの幅の複数のラインを有する第２平行ラインパターンを形成する工程
（ｆ）第２フォトレジスト膜をマスクとした第２エッチングにより第２平行ラインパターンを、ハードマスク層、ハードマスクスペーサ層、およびフリー層の少なくとも一部と絶縁層とに転写し、各々第１サイズおよび第２サイズにより決定される複数のポスト領域を有するＭＴＪポストパターンを形成する工程
（ｇ）第２のエッチングの後、ポスト領域を覆って他の絶縁層を形成し、他の絶縁層の表面とポスト領域の表面とが同一面となるように平坦化処理を行う工程
（ｈ）前記平坦化処理の後、配線層を形成する工程
【００２２】
本発明のＭＴＪ素子は具体的にはＳＴＴ- ＭＲＡＭデバイスを構成するものであり、ポスト領域の第１サイズおよび第２サイズを、例えばそれぞれ１００ｎｍ以下とする。本発明では、また、ハードマスク層をＴａにより構成すると共に、その厚みを５０００ｎｍ未満とすること、ハードマスクスペーサ層をＣｕまたはＭｎＰｔにより構成すると共に、その厚みを２０００ｎｍ以上８０００ｎｍ以下とすることが好ましい。更には、ポスト領域の第１サイズを第２サイズより大きくすると共に、第１軸をＭＴＪ素子の磁化容易軸、第２軸を磁化困難軸とすることが望ましい。
【発明の効果】
【００２３】
本発明のＭＴＪ素子の製造方法によれば、ＭＴＪ素子のポスト領域を形成するに際して、２つの方向のサイズ（ＣＤサイズ）を別々のフォトリソグラフィー工程により決定するようにしたので、精度のよいポスト領域を形成し、これを下層に転写することができる。すなわち、２つのフォトリソグラフィー工程を別々に実行することにより、１のフォトリソグラフィー工程では、従来のように２つのサイズコントロールを同時に行う必要がなく、１のサイズコントロールだけでよい。従って、フォトリソグラフィー露光装置において、大きなプロセスウィンドウを確保しつつ、より小さなＣＤサイズを精度よく決定することが可能になる。加えて、２つ方向のＣＤサイズを決定する際に、エッチング停止点を任意にコントロールすることができ、ＭＴＪ素子の形状の自由度が増加する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２５】
［第１の実施の形態］
図１〜図６は本発明の第１の実施の形態に係るＭＴＪ素子の製造工程を表すものである。本実施の形態においては、典型的な例としてＳＴＴ- ＭＲＡＭについて説明するが、ＭＴＪ素子を含むものであれば、本発明は読み取り／書き込みヘッドに用いられるＭＲＡＭやＧＭＲ（giant magneto resistance：巨大磁気抵抗）のような他のデバイスにも適用できるものである。なお、各図面は必ずしも実際の寸法に比例して記載されているものではなく、各要素の相対寸法も現実の要素のそれとは異なる。
【００２６】
図１はＳＴＴ- ＭＲＡＭ６０の製造過程の途中の状態を表している。このＳＴＴ- ＭＲＡＭ６０の基板３０は、具体的にはトランジスタやダイオードのようなデバイスを含むＣＭＯＳ構造を有している。
【００２７】
基板３０上には、例えばＡｌ2 Ｏ3 （アルミナ），ＳｉＯ2 （シリコン酸化膜）などからなる絶縁層３１（第１絶縁層）が形成されている。絶縁層３１の内部にはメタルコンタクト３２が設けられており、これがＣＭＯＳ構造に電気的に接続されている。メタルコンタクト３２は例えばＣｕ（銅）により形成されている。なお、絶縁層３１内にはこのメタルコンタクト３２が複数形成され、これに応じて基板３０上には複数のＳＴＴ- ＭＲＡＭ６０が形成されているが、ここでは便宜上メタルコンタクト３２およびＳＴＴ- ＭＲＡＭ６０をそれぞれ１つしか示していない。更に、図示しないが、複数のビット線およびワード線が必要に応じて積層構造の上または下に形成される。例えば、ＭＴＪ素子はワード線とビット線とが交差する位置において下部電極層とビット線との間に形成される。
【００２８】
絶縁層３１上には下部電極層３３が形成され、この下部電極層３３がメタルコンタクト３２に電気的に接続されている。すなわち、下部電極層３３はメタルコンタクト３２を通じて具体的には基板３０内のトランジスタ等（図示せず）と電気的に接続されている。下部電極層３３はシード層，伝導層およびキャップ層をこの順で積層してなる複合層である。下部電極層３３は、例えばｘ，ｙ平面の形状が矩形状であり、かつｚ方向に所定の厚みを有する。
【００２９】
下部電極層３３のうちシード層は例えばＮｉＣｒ，Ｔａ，またはＴａＮにより形成されている。伝導層は例えばＲｕ，Ｒｈ，Ｉｒにより形成されるが、その他の金属、例えばＡｕ，Ｃｕ，α−Ｔａなどにより形成するようにしてもよい。キャップ層は例えば非晶質Ｔａ層であり、そののちに形成される上層部分を均一にかつ緻密に形成させる機能を有する。
【００３０】
本実施の形態では、この下部電極層３３上に順次、ＭＪＴ積層構造を形成する。このＭＪＴ積層構造は、下部電極層３３と同一の製造装置により形成することができる。すなわち、下部電極層３３およびその他の層は、例えば各々５つのターゲットを持つ３つのＰＶＤ（physical vapor deposition)チャンバ、１つの酸化チャンバおよび１つのスパッタエッチングチャンバを有するアネルバ社製のＣ−７薄膜スパッタリングシステムなどにより作成することができる。３つのＰＶＤチャンバのうち少なくとも１つは共スパッタリングが可能であることが好ましい。スパッタプロセスではアルゴンガスを用い、ターゲットは各層毎の材料金属あるいは合金からなり、基板上に堆積される。
【００３１】
本実施の形態では、下部電極層３３に続けて、シード層３４、ＡＦＭ層３５、ピンド層（ＳｙＡＦピンド層）３６、トンネル障壁層３７、フリー層３８、ハードマスクスペーサ層３９およびハードマスク層４０をこの順に形成する。ここに、シード層３４は例えばＮｉＣｒ，ＮｉＦｅ，ＮｉＦｅＣｒにより、例えば４００〜５６００ｎｍの厚みに形成する。勿論、周知のその他の材料により形成してもよい。
【００３２】
下部電極層３３（キャップ層）上に形成されたシード層３４は、その表面が平坦で高密度の（１１１）面であるため、その上に形成される各層が平坦かつ高密度に成長する。ＡＦＭ層３５は、例えばＭｎＰｔ，ＩｒＭｎ，ＮｉＭｎ，ＯｓＭｎ，ＲｕＭｎ，ＲｈＭｎ，ＰｄＭｎ，ＲｕＲｈＭｎあるいはＭｎＰｔＰｄにより形成する。堆積プロセスにおいて、反強磁性層（ＡＦＭ層３５）や強磁性層（ＦＭ層）のようなＭＴＪ層に外部磁化が印加されると、所定の軸方向に磁化方向が影響を受ける。本実施の形態では、複数のＡＦＭ層３５をｙ軸方向に磁気的に整列させる。
【００３３】
ピンド層３６は好ましくは、ＡＰ２層／結合層／ＡＰ１層の積層構造を有するＳｙＡＦピンド層とする。ＭＴＪ構造においてＳｙＡＦピンド層を用いることにより、温度安定性が向上するだけでなく、フリー層３８に印加された中間層結合磁界（オフセット磁界）を低減することができる。ピンド層３６のうちＡＰ２層はＡＦＭ層３５上に形成される。ＡＰ２層は、例えばＦｅを２５％含有し、厚みが２００〜３００ｎｍのＣｏＦｅ層により形成する。ＡＰ２層の磁気モーメントはＡＰ１層のそれとは反平行方向に固定される。ＡＰ２層とＡＰ１層とでは厚みが僅かに異なり、それによってピンド層３６にｙ軸方向に沿って小さな磁気モーメントが発生する。ＡＰ２層とＡＰ１層との間の交換結合は、好ましくは厚み７５ｎｍのＲｕからなる結合層によって促進される。なお、Ｒｕの代わりにＲｈやＩｒを用いてもよい。この結合層上のＡＰ１層は、例えば厚みが１５０〜２５０ｎｍのＣｏＦｅ層あるいは非晶質ＣｏＦｅ層により形成する。
【００３４】
ピンド層３６上のトンネル障壁層３７は好ましくはＭｇＯにより形成する。このＭｇＯからなるトンネル障壁層３７は、厚み８０ｎｍの第１Ｍｇ層を堆積したのち、この第１Ｍｇ層を同じチャンバ内においてラジカル酸化（ＲＯＸ）や自然酸化（ＮＯＸ）により酸化し、その後、この酸化層上に厚み２０〜６０ｎｍの第２Ｍｇ層を堆積することにより形成する。このトンネル障壁層３７はＡｌＯｘやＡｌＴｉＯｘなどの他の材料により形成してもよい。
【００３５】
トンネル障壁層３７が結晶性ＭｇＯにより形成されると共にフリー層がＣｏＦｅＢにより形成されたＭＴＪ素子では非常に高い抵抗変化率（ｄＲ／Ｒ）を得ることができる。すなわち、結晶性ＭｇＯにより形成されたトンネル障壁層３７を通じて確保されるコヒーレントなトンネリングにより強磁性電極の電子対称性が確保され、その結果高いｄＲ／Ｒを得ることができる。結晶性ＭｇＯからなるトンネル障壁層３７を用いることは、ＭＴＪ素子のＪｃ，ＲＡおよびＲｐ＿ｃｏｖを最適化する点においても好ましい。  
【００３６】
トンネル障壁層３７上に形成するフリー層３８は、ピンド層３６におけるＡＰ１層と同じ材料、すなわちここでは非晶質ＣｏＦｅＢ層により形成する。フリー層３８の厚みは２００〜３００ｎｍであり、その磁化方向はｙ軸方向（ピンド層３６の磁化方向）になる。フリー層３８としてはＣｏＦｅやＮｉＦｅなどの１または２以上の材料を用いることにより、ＣｏＦｅ／ＮｉＦｅ複合層とてもよい。
【００３７】
本実施の形態において最も重要な要素は、フリー層３８上のハードマスクスペーサ層３９およびこのハードマスクスペーサ層３９上に形成されたハードマスク層４０からなる複合キャップ層である。ハードマスクスペーサ層３９は、例えばＣｕまたはＭｎＰｔにより構成すると共に、その厚みを２０００ｎｍ以上８０００ｎｍ以下とする。ハードマスク層４０を例えばＴａにより構成すると共に、その厚みを５０００ｎｍ未満とする。これによりその後のフォトリソグラフィー工程において十分なプロセスウィンドウを確保することができる。
【００３８】
ハードマスクスペーサ層３９はハードマスク層４０に比べて５〜１５倍のエッチング選択性を有している。これによりその後に続くエッチングプロセスでのエッチングマージンをより大きくすることができ、磁化容易軸および磁化困難軸に沿ったＣＤサイズを決定することができる。
【００３９】
本実施の形態では、ＭＴＪ素子の全ての層を積層したのちのアニール工程が重要である。例えば、具体的な例として、ＭＴＪ素子が積層したのち、１〜５時間、真空中で磁化容易軸方向に１０ＫＯｅの磁界を印加しつつ２５０℃〜３００℃の温度でアニールする。このアニールはまた磁化困難軸方向にも施す。
【００４０】
図２（Ａ），（Ｂ）は、ＭＴＪ素子の全ての層を堆積しアニール工程が終了したのちの工程を表すものである。すなわち、ハードマスク層４０の上に第１フォトレジスト膜４１を形成し、この第１フォトレジスト膜４１をパターニングして第１サイズｄの幅のラインを有する第１平行ラインパターンを形成する。第１平行ラインパターンは複数のラインを有するものであるが、ここでは１のラインしか示していない。第１サイズｄは、磁化容易軸および磁化困難軸のいずれか一方、ここではｘ軸（第１軸）方向のＭＴＪ素子の所望のＣＤサイズに対応している。
【００４１】
本実施の形態のプロセスにおいて重要なことは、磁化困難軸方向のＣＤサイズを、磁化容易軸方向のＣＤサイズとは別のフォトリソグラフィー工程により個別に決定することである。これによりＭＴＪ素子の上面から見た領域（面積）をより精度良くコントロールすることができる。その結果、本実施の形態では、形成された複数のＭＴＪ素子がより均一な形状を有すると共に、図１４〜図１６に示した従来方法よりも安定した製造が可能になる。本実施の形態の製造方法は、特に磁化困難軸方向および磁化容易軸方向のサイズの少なくとも一方が１００ｎｍ以下の場合に有効である。
【００４２】
次に、図３（Ａ），（Ｂ）に示したように、第１フォトレジスト膜４１をマスクとした第１エッチング、例えばＲＩＥ（Reactive Ion Etching) によりハードマスク層４０を選択的に除去する。このＲＩＥでは、例えばＣＦ4 あるいは他のフルオロカーボンガス（過フッ化炭化水素）を用いるが、ここではハードマスク層４０とはエッチング速度の異なるハードマスクスペーサ層３９がストッパとして機能する。すなわち、ハードマスク層４０の露出領域がハードマスクスペーサ層３９よりも速く、好ましくは５〜１５倍の速さでエッチングされる。その結果、第１平行ラインパターンがハードマスク層４０に転写され、複数の平行ハードマスクライン４０ａが形成される。一般に、エッチングプロセスではフォトレジスト膜の侵食などの要因によって必ずしも完全に転写されるものではないので、第１フォトレジスト膜４１のライン幅ｄはハードマスク層４０ではライン幅ｄ1 に変化する。第１フォトレジスト膜４１は第１平行ラインパターンをハードマスク層４０に転写したのちに、公知の手法により除去する。
【００４３】
次に、図４（Ａ），（Ｂ）に示したように、ＳＴＴ- ＭＲＡＭ６０の積層構造、すなわち平行ハードマスクライン４０ａおよびハードマスクスペーサ層３９の上に第２フォトレジスト膜４２を形成したのち、第２フォトレジスト膜４２をパターニングして第２平行ラインパターンを形成する。この第２平行ラインパターンの各ラインは平行ハードマスクライン４０ａと、０度より大きく９０度以下の範囲内で交差する。また、第２平行ラインパターンの各ラインは磁化容易軸方向（ｙ軸方向）のＣＤサイズに相当する幅（第２サイズ）ｅを有する。なお、ｘ軸が磁化容易軸方向を表す場合にはｙ軸が磁化困難軸となる。いずれの場合においても、本実施の形態では、サイズｄ，ｅは別々のフォトリソグラフィープロセスにより形成されており、これにより領域ｅ×ｄ（およびｅ1 ×ｄ1 ）（図５（Ｂ））のコントロールが良好になされることに重要な意義を有する。なお、具体例では幅ｅと幅ｄとは同じであるが、異なっていてもよく、例えば磁化容易軸方向のサイズが磁化困難軸方向のそれよりも２倍程度となっていてもよい。
【００４４】
次に、図５（Ａ），（Ｂ）に示したように、第２平行ラインパターン（第２フォトレジスト膜４２）をマスクとした第２エッチングにより、第２平行ラインパターンを先に形成した平行ハードマスクライン４０ａ（ハードマスク層４０）に転写する。この第２エッチングは第１エッチングと同様のプロセスにより行うことができ、同じくハードマスクスペーサ層３９がエッチングストッパとなる。この第２エッチングにより、ハードマスク層４０にはｘ軸方向がサイズｄ1 、ｙ軸方向がサイズｅ1 の複数のポスト領域４０ｐを有するポストパターンが形成される。ｙ軸方向のサイズｅ1 は第２平行ラインパターン（第２フォトレジスト膜４２）における幅ｅとはわずかに異なっている。第２平行ラインパターンをハードマスク層４０に転写したのちは、第２フォトレジスト膜４２を公知の手法により除去する。
【００４５】
図５（Ｂ）に示したポスト領域４０ｐは正方形であるが、長方形状であってもよい。ポスト領域４０ｐの角部分は、平行ハードマスクライン４０ａ（ハードマスク層４０）の端部部分と交差している第２フォトレジスト膜４２のライン幅のわずかな変化によって多少丸まっている。これらのライン幅の変化は、次の第２エッチング工程においてポスト領域４０ｐの角部分の丸みに移し変えられる。それゆえポスト領域４０ｐはＭＴＪ素子に適した円形あるいは楕円形とすることが好ましい。但し、所望の磁気安定性を維持するためにはＭＴＪ素子が楕円形状であることが望ましい従来のＭＲＡＭとは異なり、ＳＴＴ- ＭＲＡＭのためのＭＴＪ素子はその形状依存性は少ないと考えられており、矩形状および楕円形状のいずれであってもよい。エッチング幅ｅ1 がｄ1 と異なる場合には、磁化容易軸方向のサイズはｅ1 ，ｄ1 のうちの大きな方となる。
【００４６】
続いて、図６（Ａ），（Ｂ）に示したように、第３エッチング、例えばＲＩＥによりハードマスク層４０のポスト領域４０ｐをハードマスクスペーサ層３９から下の各層に転写して複数のＭＴＪ素子を形成する。これによりシード層３３からハードマスクスペーサ層３９までの積層構造は、図６（Ｂ）に示したようにポスト領域４０ｐと実質的に同じサイズ（ｄ1,ｅ1)の柱状形状となる。すなわち、ＭＴＪ素子は実質的に垂直な側壁を有する。ポスト領域４０ｐ（ハードマスク層４０の一部）は、下部電極層３３をストッパとした第３エッチングの間に浸食される。この第３エッチングには、例えばＣＨ3 ＯＨ，Ｃ2 Ｈ5 ＯＨあるいはＣＯ／ＮＨ3 を用いる。これにより、まずハードマスクスペーサ層３９の露出領域が実質的にポスト領域４０ｐよりも速く選択的にエッチングされる。
【００４７】
あるいは、この第３エッチングにより、ここでは図示しないが、ハードマスク層４０のポスト領域４０ｐの形状をハードマスクスペーサ層３９に加えて、フリー層３８の少なくとも一部まで転写するようにしてもよい。すなわち、フリー層３８の途中でエッチングを停止してもよく、また、フリー層３８の全部、あるいは更にその下の層全部あるいは一部まで転写するようにしてもよい。第３エッチングの間、ポスト領域４０ｐの下の各層のエッチング速度は、好ましくはポスト領域４０ｐのそれの５〜１５倍とする。これにより本実施の形態のＭＴＪ素子では、積層構造３４〜３７上に層３８ｐ〜４０ｐを有する柱状（ポスト）構造が形成される。第３エッチングをフリー層３８の途中で停止した場合には、フリー層３８のうちトンネル障壁層３７上のポスト領域３８ｐが存在しない領域（残存領域）が酸化され、酸化膜（絶縁膜）となる。その結果、ＳＴＴ- ＭＲＡＭ６０は隣接するＳＴＴ- ＭＲＡＭと電気的に分離される。酸化は，自然酸化（ＮＯＸ）でもよく、あるいはラジカル酸化（ＲＯＸ）によってもよい。この酸化は短いプロセスであり、少量の酸素をフリー層３８の残存領域内へ拡散させることにより実現できる。そして、この酸化プロセスによってＭＴＪ素子の特性が向上する。
【００４８】
その後の工程については図示しないが、好ましくは、下部電極層３３を選択的にエッチングすることにより複数の下部電極を形成し、続いてこれら下部電極上に絶縁材料を堆積させてポスト領域４０ｐを水平に覆う。あるいは、下部電極層３３を、その上の各層を積層しエッチングしてＭＴＪ素子を形成する前に選択的にエッチングしておくようにしてもよい。
【００４９】
第３エッチングが終了し、下部電極層３３の形状が規定されたのちは、ＣＭＰプロセスを実行し、絶縁層の表面をポスト領域４０ｐの表面と同一面となるように平坦化する。ＣＭＰプロセスはポスト領域４０ｐの上方位置で停止し、そののちＲＩＥプロセスによって絶縁層のポスト領域４０ｐ上の部分を選択的に除去する。その後は、例えば電気めっきプロセスにより絶縁層上に複数のビット線を形成すると共に、そのうちの１つをポスト領域４０ｐに接触させ、電気的に接続させる。
【００５０】
［第２の実施の形態］
図７〜図１２は、本発明の第２の実施の形態に係るＭＴＪ素子の製造方法を表すものである。本実施の形態においても、磁化容易軸方向および磁化困難軸方向の各ＣＤサイズを、平行ラインパターンの形成ステップを含む別々のリソグラフィープロセスにより規定されることは共通する。本実施の形態では、第１の実施の形態で説明した第１および第２エッチングプロセスを多少変更し、ＳＴＴ- ＭＲＡＭデザインに柔軟性を持たせたものである。
【００５１】
まず、図７（Ａ），（Ｂ）に示したように、第１リソグラフィー工程の後の第１エッチング工程を変更する。すなわち、図２（Ａ），（Ｂ）に示した平行フォトレジストラインパターンを第１エッチング工程において、ＭＴＪ素子の積層構造の全ての層３３〜４０に転写する。これにより、シード層３４ａ、ＡＦＭ層３５ａ、ピンド層（ＳｙＡＦピンド層）３６ａ、トンネル障壁層３７ａ、フリー層３８ａ、ハードマスクスペーサ層３９ａおよびハードマスク層４０ａの全てが実質的に同じ幅ｄ1 を有するものとなる。そののち、第１エッチングにより残存しているフォトレジスト膜を全て除去する。
【００５２】
なお、第１エッチング工程において、全ての層をエッチングすることなく、平行ラインパターンをハードマスク層４０およびハードマスクスペーサ層３９に加えて、フリー層３８の厚み方向の上側部分までに転写するようにしてもよい。この場合には第１エッチングはフリー層３８の内部で停止する。この場合、トンネル障壁層３７上のフリー層３８の残存部分は第１の実施の形態で説明したように酸化される。これによりＭＴＪ素子の上層部分３８ａ〜４０が他の隣接する他のＳＴＴ- ＭＲＡＭ６０と絶縁分離される。このとき前述のように少量の酸素がフリー層３８ａとして表されたフリー層３８の上層部分に拡散される。なお、平行ラインパターンをフリー層３８の厚み方向の一部ではなく全部に転写するようにしてもよく、この場合にはエッチングはトンネル障壁層３７の表面で停止させる。
【００５３】
本実施の形態では、次に、図８（Ａ），（Ｂ）に示したように、図７（Ａ），（Ｂ）のプロセスで形成したＳＴＴ- ＭＲＡＭ６０上に、ＳｉＯ2 ，Ａｌ2 Ｏ3 その他の誘電体材料からなる第２絶縁層４３を形成する。第２絶縁層４３の上面４３ａはハードマスク層４０ａ上のバンプ（隆起部）４３ｂを除いて平坦となる。好ましくは、図８（Ａ）に示したように、第２絶縁層４３の上面４３ａはハードマスク層４０ａの上面から一定の距離ｔだけ離れたものとする。
【００５４】
続いて、図９（Ａ），（Ｂ）に示したようにＣＭＰプロセスを実行し、第２絶縁層４３を平坦化すると共にその表面４３ａをハードマスク層４０ａの上面と同一面とする。なお、第２絶縁層４３の表面４３ａがハードマスク層４０ａの上方位置で平坦化されるようにしてもよい。
【００５５】
次に、図１０（Ａ），（Ｂ）に示したように第２絶縁層４３上に第２フォトレジスト膜を形成し、第２フォトリソグラフィー工程によりパターニングし、各々平行ハードマスクライン４０ａに対して垂直な複数の平行フォトレジストライン４４からなる平行ラインパターンを形成する。ここでは垂直であるが、フォトレジストライン４４と平行ハードマスクライン４０ａとは、０度より大きく９０度未満の範囲内で交差すればよいことは第１の実施の形態と同様である。また、第１の実施の形態と同様に、フォトレジストライン４４は、続いて形成されるＭＴＪ素子の磁化困難軸または磁化容易軸方向のＣＤサイズに相当するｙ軸方向の幅ｅを有する。本実施の形態では、第２フォトレジスト膜は平坦面に形成されるので、平行フォトレジストライン４４を形成するためのプロセスウィンドウは、第２フォトレジスト膜が凸部（ハードマスクスペーサ層３９の上方のハードマスクライン４０ａ）上に形成された第１の実施の形態のそれよりも大きくなる。
【００５６】
次に、図１１（Ａ），（Ｂ）に示したように、第２エッチング工程により、第２フォトレジスト膜のラインパターンをＭＴＪ素子の各層３４〜４０に転写する。図１１（Ｂ）からも明らかなように上面から見てハードマスク層４０のポスト領域４０ｐはｘ軸方向に幅ｄ1 、ｙ軸方向に幅ｅ1 を有する。ｄ1 とｅ1 とは大きさが異なり、磁化容易軸はこれらｄ1 ，ｅ1 のうちいずれか大きな方の軸方向に相当するものとなる。更に、ＭＴＪ素子の積層構造のうちの残りの層３４ａ〜３９ａには、ハードマスク層４０のポスト領域４０ｐと実質的に同じ面積（ｄ1 ×ｅ1 ）を有する柱状形状３４ｐ〜３９ｐが転写される。第２絶縁層４３はポスト領域４０ｐと同一面を形成する。
【００５７】
なお、本実施の形態の変形例として、図１２（Ａ），（Ｂ）に示したように、第２エッチングによるポスト領域４０ｐの転写をハードマスクスペーサ層３９、フリー層３８およびトンネル障壁層３７で停止するようにしてもよい。あるいは、フリー層３８の途中で停止するようにしてもよい。
【００５８】
本変形例では、ＭＴＪ素子は積層構造３４〜３６上に柱状形状の各層３７ｐ〜４０ｐを有するものとして形成される。第２エッチングをフリー層３８の途中で停止した場合には、トンネル障壁層３７上のフリー層３８の残存部分は第１の実施の形態で説明したように酸化され絶縁層（図示せず）に変化する。これによりＳＴＴ- ＭＲＡＭ６０が隣接する他のＳＴＴ- ＭＲＡＭ６０と絶縁分離される。酸化は第１の実施の形態と同様に自然酸化（ＮＯＸ）でもよく、あるいはラジカル酸化（ＲＯＸ）によってもよい。
【００５９】
第２の実施の形態では、磁化容易軸および磁化困難軸方向の２つのＣＤサイズを決定する２つのフォトリソグラフィー工程および２つのエッチング工程の組み合わせにより、図１１（Ａ），（Ｂ）および図１２（Ａ），（Ｂ）に示される例からも明らかなように、以下の態様をとることができる。すなわち、第１の態様では、第１および第２のエッチングをともに下部電極層３３上で停止する。第２の態様では、第１および第２のエッチングはともにトンネル障壁層３７またはフリー層３８の内部で停止する。第３の態様では、第１および第２のエッチングのうち一方では下部電極層３３上で停止し、他方ではトンネル障壁層３７またはフリー層３８の内部で停止する。
【００６０】
なお、図１１（Ａ）は図１１（Ｂ）に示した磁化困難軸を含む平面５１−５１に沿った断面形状、図１２（Ａ）は図１２（Ｂ）に示した磁化容易軸を含む平面５０−５０に沿った断面形状を表している。勿論、平面５１−５１が磁化容易軸、平面５０−５０が磁化困難軸をそれぞれ含むようにしてもよい。
【００６１】
ＳＴＴ- ＭＲＡＭ６０を完成する以後の工程は図示しないが、好ましくは、下部電極層３３を選択的にエッチングすることにより複数の下部電極を形成し、続いてこれら下部電極層（またはトンネル障壁層３７）の上に第３の絶縁層を堆積させてハードマスク層４０のポスト領域４０ｐを水平に覆う。そののち、ＣＭＰプロセスを実行し、第３の絶縁層の表面をポスト領域４０ｐおよび第２絶縁層４３の表面と同一面となるように平坦化する。ＣＭＰプロセスはポスト領域４０ｐの上方位置で停止し、そののちＲＩＥプロセスによって絶縁層のポスト領域４０ｐ上の部分を選択的に除去する。その後は、例えば電気めっきプロセスにより絶縁層上にプロセスのビット線を形成すると共に、そのうちの１つをポスト領域４０ｐに接触させ、電気的に接続させる。
【００６２】
上記２つの実施の形態では、ＭＴＪ素子の製造工程において以下の特別な効果を奏する。すなわち、上記実施の形態では、磁化容易軸および磁化困難軸方向の２つのＣＤサイズが２つのフォトリソグラフィー工程により別々に決定され、それによって精度の良いコントロールが可能になり、上面から見たＭＴＪ領域（ｅ1 ×ｄ1 ）の大きさが均一になる。このように２つのフォトリソグラフィー工程を別々に実行することにより、１のフォトリソグラフィー工程では２つのサイズコントロールを同時に行う必要がなく、１のサイズコントロールだけでよいので、フォトリソグラフィー露光装置において、より大きなプロセスウィンドウを確保しつつより小さなＣＤサイズを転写することが可能になる。
【００６３】
更に、上記実施の形態では、従来の２つのサイズコントロールを同時に行う場合に比べてライン崩れのおそれが少ないので、各フォトリソグラフィー工程においてフォトレジスト膜の厚みを薄くすることができる。これによりフォトリソグラフィー露光装置の寿命が長くなると共に、再露光作業が不要となるため、コストおよび効率の低下を低減することができる。上記実施の形態では、また、磁化容易軸および磁化困難軸の各サイズを決定する際のエッチングの停止位置を任意選択することが可能になり、ＭＴＪ素子の形状の設計の自由度が増す。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施の形態に係るＭＴＪ素子の製造プロセスを説明するための断面図である。
【図２】図１の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図３】図２の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図４】図３の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図５】図４の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図６】図５の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図７】本発明の第２の実施の形態に係るＭＴＪ素子の製造プロセスを説明するためのもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図８】図７の工程に続く工程を表す断面図である。
【図９】図８の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図１０】図９の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図１１】図１０の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図１２】第２の実施の形態の変形例を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図１３】ＳＴＴ- ＭＲＡＭデバイスの構成を表す断面図である。
【図１４】従来のＭＴＪ素子の製造プロセスを説明するための断面図である。
【図１５】図１４の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【図１６】図１５の工程に続く工程を表すもので、（Ａ）は断面図、（Ｂ）は平面図をそれぞれ表す。
【符号の説明】
【００６５】
３０…基板、３１…絶縁層（第１絶縁層）、３２…メタルコンタクト、３３…下部電極層、３４…シード層、３５…反強磁性層（ＡＦＭ層）、３６…ピンド層、３７…トンネル障壁層、３８…フリー層、３９…ハードマスクスペーサ層、４０…ハードマスク層、４０ａ…ハードマスクライン、４０…ハードマスク層、４１…第１フォトレジスト膜、４２…第２フォトレジスト膜、４３…絶縁層（第２絶縁層）６０…ＳＴＴ- ＭＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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