(57)【特許請求の範囲】
【請求項１】
（ａ）シリコンウエハのデバイス主面側から裏面に向けて、非貫通孔を形成する工程、
（ｂ）前記工程（ａ）の後、前記シリコンウエハの前記デバイス主面に、窒化シリコン膜を形成する工程、
（ｃ）前記工程（ｂ）の後、前記デバイス主面上の前記窒化シリコン膜上、前記デバイス主面側のシリコンウエハ周辺部、および前記非貫通孔の内面にバリアメタル膜をＣＶＤにより形成する工程、
（ｄ）前記バリアメタル膜の外縁部近傍を除く前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、前記非貫通孔を埋め込むように、タングステン膜をＣＶＤにより形成する工程、
（ｅ）前記デバイス主面側において、前記非貫通孔外の前記バリアメタル膜および前記タングステン膜を除去する工程、
（ｆ）前記工程（ｅ）の後、前記シリコンウエハの前記裏面側を薄膜化することによって、前記非貫通孔を貫通ビアとする工程とを有し、
前記工程（ｄ）終了時、前記シリコンウエハ周辺部では前記バリアメタル膜が露出しており、
前記工程（ｄ）は、下位工程として、
（ｄ１）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、第１の厚さを有する第１のタングステン膜を形成する工程、
（ｄ２）前記下記工程（ｄ１）の後、前記第１のタングステン膜上に、前記第１の厚さよりも厚い第２の厚さを有する第２のタングステン膜を形成する工程とを有し、
前記工程（ｄ２）終了時、前記第１のタングステン膜の外縁部近傍は露出している、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、前記下位工程（ｄ１）は、ＡＬＤによって、実行されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、前記下位工程（ｄ２）におけるウエハ処理温度は、摂氏５５０度以上、摂氏６００度以下であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、工程（ｃ）、下位工程（ｄ１）および（ｄ２）の各処理気圧の内、工程（ｃ）の気圧が最も低く、下位工程（ｄ２）の気圧が最も高いことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、前記工程（ａ）から（ｆ）は、前記デバイス主面側のデバイス領域にデバイスを形成する前に、実行されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法において、前記工程（ａ）から（ｆ）は、前記デバイス主面側のデバイス領域におけるプリメタル絶縁膜を形成した後、且つ、ＢＥＯＬ工程に入る前に実行されることを特徴とする半導体装置の製造方法。
【請求項７】
（ａ）シリコンウエハのデバイス主面側から裏面に向けて、非貫通孔を形成する工程、
（ｂ）前記工程（ａ）の後、前記シリコンウエハの前記デバイス主面に、窒化シリコン膜を形成する工程、
（ｃ）前記工程（ｂ）の後、前記デバイス主面上の前記窒化シリコン膜上、前記デバイス主面側のシリコンウエハ周辺部、および前記非貫通孔の内面にバリアメタル膜を形成する工程、
（ｄ）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、前記非貫通孔を埋め込むように、タングステン膜を形成する工程、
（ｅ）前記デバイス主面側において、前記非貫通孔外の前記バリアメタル膜および前記タングステン膜を除去する工程、
（ｆ）前記工程（ｅ）の後、前記シリコンウエハの前記裏面側を薄膜化することによって、前記非貫通孔を貫通ビアとする工程とを有し、
ここで、前記窒化シリコン膜が有する応力の方向は、前記タングステン膜が有する応力を打ち消す方向のものであり、
前記工程（ｄ）は、下位工程として、
（ｄ１）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、第１の厚さを有する第１のタングステン膜を形成する工程、
（ｄ２）前記下記工程（ｄ１）の後、前記第１のタングステン膜上に、前記第１の厚さよりも厚い第２の厚さを有する第２のタングステン膜を形成する工程とを有し、
前記工程（ｄ２）終了時、前記第１のタングステン膜の外縁部近傍は露出している、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、更に、下位工程として、
（ｇ）前記工程（ｅ）と（ｆ）の間において、前記デバイス主面側において、前記非貫通孔外の前記窒化シリコン膜を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、前記下位工程（ｄ１）は、ＡＬＤによって、実行されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、前記下位工程（ｄ２）におけるウエハ処理温度は、摂氏５５０度以上、摂氏６００度以下であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、工程（ｃ）、下位工程（ｄ１）および（ｄ２）の各処理気圧の内、工程（ｃ）の気圧が最も低く、下位工程（ｄ２）の気圧が最も高いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、前記工程（ａ）から（ｆ）は、前記デバイス主面側のデバイス領域にデバイスを形成する前に、実行されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体装置）の製造方法における貫通電極技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−２０１５１２号公報（特許文献１）または、これに対応する米国特許公開２００５−０１４３１１号公報（特許文献２）には、シリコン基板等を貫通する貫通プラグ形成技術として、以下のような例が開示されている。すなわち、ウエハの表面等に窒化シリコン膜等を含む絶縁膜がある状態で、深孔およびウエハの表面の全面にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によりタングステン膜等を形成し、窒化シリコン膜をストップ膜として、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、深孔にタングステンプラグを埋め込む。その後、ウエハの裏面に対しても、ＣＭＰを実施して、タングステンプラグを露出させることによって、貫通プラグを形成する。
【０００３】
日本特開２００７−４９１０３号公報（特許文献３）および日本特開２００６−４１４５０号公報（特許文献４）には、ウエハの裏面および貫通孔内に窒化シリコン等の絶縁膜がある状態で、貫通孔およびウエハの裏面の全面にタングステン膜等をＣＶＤ等により形成することにより、貫通プラグを形成する技術が開示されている。
【０００４】
日本特開２００６−１９４３１号公報（特許文献５）または、これに対応する米国特許公開２００６−６５３９号公報（特許文献６）には、シリコン基板等を貫通するストライプ状貫通プラグ形成技術として、以下のような例が開示されている。すなわち、ウエハの表面等に窒化シリコン膜等を含む絶縁膜がある状態で、トレンチ状の深孔およびウエハの表面の全面にＣＶＤ等によりタングステン膜等を形成し、ＣＭＰ等により、トレンチ状の深孔にストライプ状のタングステンプラグを埋め込む。その後、ウエハの裏面に対しても、ＣＭＰを実施して、ストライプ状のタングステンプラグを露出させることによって、ストライプ状の貫通プラグを形成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２０１５１２号公報
【特許文献２】米国特許公開２００５−０１４３１１号公報
【特許文献３】特開２００７−４９１０３号公報
【特許文献４】特開２００６−４１４５０号公報
【特許文献５】特開２００６−１９４３１号公報
【特許文献６】米国特許公開２００６−６５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）における３次元実装等に関連して、シリコン基板等の半導体基板を貫通する貫通電極の形成技術が重要となっている。現時点で、主流の貫通電極形成技術としては、ボッシュプロセス（Ｂｏｓｃｈ  Ｐｒｏｃｅｓｓ）が知られている。しかし、このプロセスは、ドライエッチングと成膜を多数回繰り返すため、非常に高価なプロセスとなっている。
【０００７】
そこで、本願発明者等は、通常のドライエッチングを用いた貫通電極形成技術の可能性を検討したところ、以下のような課題があることが明らかとなった。すなわち、貫通孔となるべきアスペクト比が２０以上の深孔（Ｄｅｅｐ  Ｈｏｌｅ）を埋め込む貫通電極金属としては、埋め込み特性が良好なタングステンが使用されることが多いが、通常のドライエッチングによる深孔は、ボッシュプロセスによるものに比べて寸法の大きなものとなる（通常、孔の断面形状の最小寸法が４マイクロメートル以上）。この比較的大きな深孔を埋め込むためには、必然的にウエハの表面に成膜すべきタングステン膜の膜厚も厚くなり、その結果、ウエハの反りが、プロセスを正常に実行できる限界を超える程度にまで増加する。また、このような問題が許容できる限度内である場合にも、タングステン膜を堆積する際に、ウエハの周辺で下地膜の剥がれが発生する等の問題がある。
【０００８】
本願発明は、これらの課題を解決するためになされたものである。
【０００９】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、本願の一つの発明は、貫通ビアを形成するための非貫通孔をタングステン部材で埋め込むに当たり、ウエハの周辺部において、下地のバリアメタル膜の外延部より内側に、タングステン部材の外延部を位置させるように成膜を実行するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、貫通ビアを形成するための非貫通孔をタングステン部材で埋め込むに当たり、ウエハの周辺部において、下地のバリアメタル膜の外延部より内側に、タングステン部材の外延部を位置させるように成膜を実行するので、バリアメタル膜の剥がれを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本願の一実施の形態（実施形態１；ビアミドル方式）の半導体装置の製造方法の対象となる半導体チップ領域（貫通ビア形成のための非貫通孔形成直後）の一部（貫通ビア形成領域およびＳｉＧｅ系デバイス領域を含む部分）の上面図である。
【図２】図１のＸ−Ｘ’断面に対応するデバイス断面図（貫通ビア形成のための非貫通孔形成直後）である。
【図３】図１のＸ−Ｘ’断面に対応するデバイス断面図（ビア＆プラグ部形成時）である。
【図４】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（非貫通孔加工用ハードマスク膜パターニング工程）である。
【図５】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（非貫通孔形成工程）である。
【図６】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（オゾンＴＥＯＳ膜成膜工程）である。
【図７】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（酸化シリコン膜エッチング工程）である。
【図８】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（アモルファスシリコン膜エッチング工程）である。
【図９】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（窒化シリコン膜成膜工程）である。
【図１０】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（非貫通孔埋め込み工程）である。
【図１１】図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（表面側CMP工程）である。
【図１２】図１０のバリアメタル膜成膜におけるウエハの端部での成膜状況を示すウエハ端部周辺断面図である。
【図１３】図１０のタングステン核付け膜成膜におけるウエハの端部での成膜状況を示すウエハ端部周辺断面図である。
【図１４】図１０のタングステン埋め込み膜成膜におけるウエハと周辺装置部分との関係を示すウエハ周辺上面図である。
【図１５】図１０のタングステン埋め込み膜成膜におけるウエハの端部での成膜状況を示すウエハ端部周辺断面図（図１４のＡ−Ａ’断面）である。
【図１６】図１のＸ−Ｘ’断面に対応するデバイス断面図（裏面薄膜化処理完了時点）である。
【図１７】図１のＸ−Ｘ’断面に対応するデバイス断面図（配線層形成完了時点）である。
【図１８】図１のＸ−Ｘ’断面に対応するデバイス断面図（裏面メタル膜成膜完了時点）である。
【図１９】図１のＸ−Ｘ’断面に対応するデバイス断面図（実装完了時点）である。
【図２０】本願の一実施の形態（実施形態２；ビアファースト方式）の半導体装置の製造方法の対象となる半導体チップ領域（貫通ビア形成のための非貫通孔形成直後）の一部（貫通ビア形成領域およびシリコン系ＣＭＯＳデバイス領域を含む部分）の上面図である。
【図２１】図２０のＢ−Ｂ’断面に対応するデバイス断面図（ビア＆プラグ部形成時）である。
【図２２】図２０のＢ−Ｂ’断面に対応するデバイス断面図（表面銅バンプ形成時）である。
【図２３】図２０のＢ−Ｂ’断面に対応するデバイス断面図（裏面薄膜化処理完了時点）である。
【図２４】図２０のＢ−Ｂ’断面に対応するデバイス断面図（裏面シリコンエッチング完了時点）である。
【図２５】図２０のＢ−Ｂ’断面に対応するデバイス断面図（積層実装完了時点）である。
【図２６】本願の一実施の形態（実施形態３；ビアラスト方式）の半導体装置の製造方法の対象となる半導体チップ領域（貫通ビア形成のための非貫通孔形成直後の図２０のＢ−Ｂ’断面に対応する）の一部（貫通ビア形成領域およびシリコン系ＣＭＯＳデバイス領域のＰチャネルデバイス領域を含む部分）のデバイス断面図である。
【図２７】図１０に示す埋め込みタングステン膜形成完了時点の埋め込みタングステン膜厚とウエハのそれ量の関係を示すデータプロット図である。
【発明を実施するための形態】
【００１６】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１７】
１．以下の工程を含む半導体装置の製造方法：
（ａ）シリコンウエハのデバイス主面側から裏面に向けて、非貫通孔を形成する工程；
（ｂ）前記工程（ａ）の後、前記シリコンウエハの前記デバイス主面に、窒化シリコン膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記デバイス主面上の前記窒化シリコン膜上、前記デバイス主面側のシリコンウエハ周辺部、および前記非貫通孔の内面にバリアメタル膜をＣＶＤにより形成する工程；
（ｄ）前記バリアメタル膜の外縁部近傍を除く前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、前記非貫通孔を埋め込むように、タングステン膜をＣＶＤにより形成する工程；
（ｅ）前記デバイス主面側において、前記非貫通孔外の前記バリアメタル膜および前記タングステン膜を除去する工程；
（ｆ）前記工程（ｅ）の後、前記シリコンウエハの前記裏面側を薄膜化することによって、前記非貫通孔を貫通ビアとする工程とを有し、
前記工程（ｄ）終了時、前記シリコンウエハ周辺部では前記バリアメタル膜が露出している。
【００１８】
２．前記１項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ａ）および（ｂ）の間において、前記シリコンウエハの前記デバイス主面、および前記非貫通孔の内面に、熱ＣＶＤにより、オゾンＴＥＯＳ膜を形成する工程。
【００１９】
３．前記１または２項の半導体装置の製造方法において、前記窒化シリコン膜は、プラズマＣＶＤにより、形成される。
【００２０】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、第１の厚さを有する第１のタングステン膜を形成する工程；
（ｄ２）前記下記工程（ｄ１）の後、前記第１のタングステン膜上に、前記第１の厚さよりも厚い第２の厚さを有する第２のタングステン膜を形成する工程とを有し、
前記工程（ｄ２）終了時、前記第１のタングステン膜の外縁部近傍は露出している。
【００２１】
５．前記４項の半導体装置の製造方法において、前記下位工程（ｄ１）は、ＡＬＤによって、実行される。
【００２２】
６．前記４または５項の半導体装置の製造方法において、前記下位工程（ｄ２）におけるウエハ処理温度は、摂氏５５０度以上、摂氏６００度以下である。
【００２３】
７．前記４から６項のいずれか一つの半導体装置の製造方法において、工程（ｃ）、下位工程（ｄ１）および（ｄ２）の各処理気圧の内、工程（ｃ）の気圧が最も低く、下位工程（ｄ２）の気圧が最も高い。
【００２４】
８．前記１から７項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）から（ｆ）は、前記デバイス主面側のデバイス領域にデバイスを形成した後、且つ、ＢＥＯＬ工程に入る前に実行される。
【００２５】
９．前記１から７項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）から（ｆ）は、前記デバイス主面側のデバイス領域におけるプリメタル絶縁膜を形成する前に、実行される。
【００２６】
１０．前記１から９項のいずれか一つの半導体装置の製造方法において、前記窒化シリコン膜が有する応力の方向は、前記タングステン膜が有する応力を打ち消す方向のものである。
【００２７】
１１．前記１から１０項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｅ）と（ｆ）の間において、前記デバイス主面側において、前記非貫通孔外の前記窒化シリコン膜を除去する工程。
【００２８】
１２．以下の工程を含む半導体装置の製造方法：
（ａ）シリコンウエハのデバイス主面側から裏面に向けて、非貫通孔を形成する工程；
（ｂ）前記工程（ａ）の後、前記シリコンウエハの前記デバイス主面に、窒化シリコン膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記デバイス主面上の前記窒化シリコン膜上、前記デバイス主面側のシリコンウエハ周辺部、および前記非貫通孔の内面にバリアメタル膜を形成する工程；
（ｄ）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、前記非貫通孔を埋め込むように、タングステン膜を形成する工程；
（ｅ）前記デバイス主面側において、前記非貫通孔外の前記バリアメタル膜および前記タングステン膜を除去する工程；
（ｆ）前記工程（ｅ）の後、前記シリコンウエハの前記裏面側を薄膜化することによって、前記非貫通孔を貫通ビアとする工程、
ここで、前記窒化シリコン膜が有する応力の方向は、前記タングステン膜が有する応力を打ち消す方向のものである。
【００２９】
１３．前記１２項の半導体装置の製造方法において、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、第１の厚さを有する第１のタングステン膜を形成する工程；
（ｄ２）前記下記工程（ｄ１）の後、前記第１のタングステン膜上に、前記第１の厚さよりも厚い第２の厚さを有する第２のタングステン膜を形成する工程とを有し、
前記工程（ｄ２）終了時、前記第１のタングステン膜の外縁部近傍は露出している。
【００３０】
１４．前記１２または１３項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｅ）と（ｆ）の間において、前記デバイス主面側において、前記非貫通孔外の前記窒化シリコン膜を除去する工程。
【００３１】
１５．前記１３または１４項の半導体装置の製造方法において、前記下位工程（ｄ１）は、ＡＬＤによって、実行される。
【００３２】
１６．前記１３から１５項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｄ２）におけるウエハ処理温度は、摂氏５５０度以上、摂氏６００度以下である。
【００３３】
１７．前記１３から１６項のいずれか一つの半導体装置の製造方法において、工程（ｃ）、下位工程（ｄ１）および（ｄ２）の各処理気圧の内、工程（ｃ）の気圧が最も低く、下位工程（ｄ２）の気圧が最も高い。
【００３４】
１８．前記１２から１７項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）から（ｆ）は、前記デバイス主面側のデバイス領域にデバイスを形成する前に、実行される。
【００３５】
１９．前記１２から１7項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）から（ｆ）は、前記デバイス主面側のデバイス領域におけるプリメタル絶縁膜を形成した後、且つ、ＢＥＯＬ工程に入る前に実行される。
【００３６】
２０．以下の工程を含む半導体装置の製造方法：
（ａ）シリコンウエハのデバイス主面側から裏面に向けて、非貫通孔を形成する工程；
（ｂ）前記工程（ａ）の後、前記シリコンウエハの前記デバイス主面、および前記非貫通孔の内面に、熱ＣＶＤにより、オゾンＴＥＯＳ膜を形成する工程
（ｃ）前記工程（ｂ）の後、前記シリコンウエハの前記デバイス主面上の前記オゾンＴＥＯＳ膜上に、プラズマＣＶＤにより、窒化シリコン膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記デバイス主面上の前記窒化シリコン膜上、前記デバイス主面側のシリコンウエハ周辺部、および前記非貫通孔の内面にバリアメタル膜を形成する工程；
（ｅ）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、前記非貫通孔を埋め込むように、タングステン膜を形成する工程；
（ｆ）前記デバイス主面側において、前記非貫通孔外の前記バリアメタル膜および前記タングステン膜を除去する工程；
（ｇ）前記工程（ｆ）の後、前記シリコンウエハの前記裏面側を薄膜化することによって、前記非貫通孔を貫通ビアとする工程。
【００３７】
２１．前記２０項の半導体装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記デバイス主面上の前記バリアメタル膜上、および前記非貫通孔内の前記バリアメタル膜上に、第１の厚さを有する第１のタングステン膜を形成する工程；
（ｅ２）前記下記工程（ｅ１）の後、前記第１のタングステン膜上に、その外縁部近傍を除いて、前記第１の厚さよりも厚い第２の厚さを有する第２のタングステン膜を形成する工程。
【００３８】
２２．前記２０または２１項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｆ）と（ｇ）の間において、前記デバイス主面側において、前記非貫通孔外の前記窒化シリコン膜を除去する工程。
【００３９】
２３．前記２１または２２項の半導体装置の製造方法において、前記下位工程（ｅ１）は、ＡＬＤによって、実行される。
【００４０】
２４．前記２１から２３項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｅ２）におけるウエハ処理温度は、摂氏５５０度以上、摂氏６００度以下である。
【００４１】
２５．前記２１から２４項のいずれか一つの半導体装置の製造方法において、工程（ｄ）、下位工程（ｅ１）および（ｅ２）の各処理気圧の内、工程（ｄ）の気圧が最も低く、下位工程（ｅ２）の気圧が最も高い。
【００４２】
２６．前記２０から２５項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）から（ｇ）は、前記デバイス主面側のデバイス領域にデバイスを形成する前に、実行される。
【００４３】
２７．前記２０から２５項のいずれか一つの半導体装置の製造方法において、前記工程（ａ）から（ｇ）は、前記デバイス主面側のデバイス領域におけるプリメタル絶縁膜を形成した後、且つ、ＢＥＯＬ工程に入る前に実行される。
【００４４】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４５】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００４６】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線である。
【００４７】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４８】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４９】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００５０】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００５１】
同様に、「ニッケル・シリサイド」というときは、通常、ニッケル・モノ・シリサイドを指すが、比較的純粋なものばかりではなく、ニッケル・モノ・シリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケル・シリサイドに限らず、従来から実績のあるコバルト・シリサイド、チタン・シリサイド、タングステン・シリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００５２】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００５３】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５４】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５５】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５６】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５７】
１．本願の一実施の形態（実施形態１；ビアミドル方式）の半導体装置の製造方法等の説明（主に図１から図１９および図２７）
この例は、説明の便宜上、デバイス領域６のデバイス構成が、主に、ニッケル系以外のシリサイド層（たとえば、コバルトシリサイド）を用いたＳｉＧｅ−ＨＢＴ等について具体的に説明するが、ニッケル系以外のシリサイド層を用いたＣＭＯＳまたはＣＭＩＳ構成のものにもほぼそのまま適用できる。ビアミドル方式は、ＦＥＯＬプロセスとＢＥＯＬプロセスの中間のプリメタル絶縁膜形成完了前後に貫通電極形成を開始する点が特徴となっている。
【００５８】
図１は本願の一実施の形態（実施形態１；ビアミドル方式）の半導体装置の製造方法の対象となる半導体チップ領域（貫通ビア形成のための非貫通孔形成直後）の一部（貫通ビア形成領域およびＳｉＧｅ系デバイス領域を含む部分）の上面図である。図２は図１のＸ−Ｘ’断面に対応するデバイス断面図（貫通ビア形成のための非貫通孔形成直後）である。図３は図１のＸ−Ｘ’断面に対応するデバイス断面図（ビア＆プラグ部形成時）である。図４は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（非貫通孔加工用ハードマスク膜パターニング工程）である。図５は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（非貫通孔形成工程）である。図６は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（オゾンＴＥＯＳ膜成膜工程）である。図７は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（酸化シリコン膜エッチング工程）である。図８は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（アモルファスシリコン膜エッチング工程）である。図９は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（窒化シリコン膜成膜工程）である。図１０は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（非貫通孔埋め込み工程）である。図１１は図１のＸ−Ｘ’断面の内、貫通ビア形成領域における非貫通孔形成前からビア＆プラグ部形成までのデバイス断面プロセスフロー図（表面側CMP工程）である。図１２は図１０のバリアメタル膜成膜におけるウエハの端部での成膜状況を示すウエハ端部周辺断面図である。図１３は図１０のタングステン核付け膜成膜におけるウエハの端部での成膜状況を示すウエハ端部周辺断面図である。図１４は図１０のタングステン埋め込み膜成膜におけるウエハと周辺装置部分との関係を示すウエハ周辺上面図である。図１５は図１０のタングステン埋め込み膜成膜におけるウエハの端部での成膜状況を示すウエハ端部周辺断面図（図１４のＡ−Ａ’断面）である。図１６は図１のＸ−Ｘ’断面に対応するデバイス断面図（裏面薄膜化処理完了時点）である。図１７は図１のＸ−Ｘ’断面に対応するデバイス断面図（配線層形成完了時点）である。図１８は図１のＸ−Ｘ’断面に対応するデバイス断面図（裏面メタル膜成膜完了時点）である。図１９は図１のＸ−Ｘ’断面に対応するデバイス断面図（実装完了時点）である。図２７は図１０に示す埋め込みタングステン膜形成完了時点の埋め込みタングステン膜厚とウエハのそれ量の関係を示すデータプロット図である。これらに基づいて、本願の一実施の形態（実施形態１；ビアミドル方式）の半導体装置の製造方法等を以下のように複数の部分に分けて説明する。なお、これらの説明の一部は、セクション２、及び３の一部でもある。
【００５９】
以下の工程では、半導体ウエハとして、３００φのｐ型単結晶シリコンウエハ（当初の厚さ、たとえば、８８５マイクロメートル程度）を例にとり具体的に説明するが、他の径のウエハ（たとえば、４５０φ、２００φ、１５０φ、１００φ等）、他の導電型のウエハ（たとえば、ｎ型単結晶シリコンウエハ等）、他の構成のウエハ（たとえば、エピタキシャルウエハ、ＳＯＩウエハ等）、または他の材料のウエハ（たとえばＳｉＣウエハ，ＧａＡｓウエハ，ＧａＮウエハ等）であっても良い。
【００６０】
（１）非貫通孔形成からビア＆プラグ部形成までの説明（主に図１から図１１および図２７）
まず、図１および図２（図１のＸ−Ｘ’断面）により、対象となるデバイスの一例であるＳｉＧｅ−ＨＢＴ（Ｈｅｔｅｒｏｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）のチップ領域の一部３の平面レイアウトを説明する。図１および図２に示すように、シリコンウエハ１のデバイス面１ａ側（シリコンウエハの裏面１ｂの反対側）には、デバイス領域６としてのＳｉＧｅ−ＨＢＴ領域および、その近傍に、それと基板の裏面とを繋ぐ貫通電極を形成するための貫通ビア形成領域４が形成されている。ＳｉＧｅ−ＨＢＴ領域６内には、ＳｉＧｅ−ＨＢＴが形成されており、このＳｉＧｅ−ＨＢＴは、ｐ型単結晶シリコン基板部１ｐのデバイス面１ａ側の表面領域周辺に作られており、周辺とＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域およびＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域によって分離されている。これらの分離領域に囲まれたコレクタ領域１１上には、エピタキシャルベース領域７が設けられており、その上面中央部には、ベースエミッタ間絶縁膜８で囲まれたエミッタ不純物領域１０がある。エミッタ不純物領域１０およびベースエミッタ間絶縁膜８上には、ポリシリコンエミッタ電極９が設けられており、露出したエピタキシャルベース領域７の表面領域には、表面シリサイド膜１５（コバルトシリサイド膜）が形成されている。また、ｐ型単結晶シリコン基板部１ｐのデバイス面１ａ側のほぼ全面は、プリメタル絶縁膜１６（たとえば、主に酸化シリコン系絶縁膜から構成されている）で被覆されている。
【００６１】
この状態で、貫通ビア形成領域４において、図２に示すように、シリコンウエハ１（半導体ウエハ）のデバイス面１ａ側から非貫通孔５を形成する。サイズは、幅１０マイクロメートル程度（セクション２，３については、５マイクロメートル程度であり、いずれにしても、最小寸法が４マイクロメートル程度以上の比較的広いものを主な対象としている）、長さ５０マイクロメートル程度、深さ１２５マイクロメートル程度を例示することができる。
【００６２】
次に、図３に示すように、非貫通孔５を絶縁物やメタル部材で埋め込んで、ビア＆プラグ部１７を形成する。この図２から図３への詳細プロセスを図４から図１１によって説明する。
【００６３】
まず、図４に示すように、通常のリソグラフィにより、非貫通孔加工用ハードマスク膜１８（非貫通孔加工用下層酸化シリコン膜１８ａ、非貫通孔加工用アモルファスシリコン膜１８b、非貫通孔加工用上層酸化シリコン膜１８ｃ）をパターニングする。
【００６４】
次に、図５に示すように、異方性ドライエッチングにより、非貫通孔５を形成する。
【００６５】
次に、図６に示すように、シリコンウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、枚葉式の熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、比較的厚いオゾンＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）酸化シリコン膜１９等を成膜する。成膜条件としては、たとえば、成膜温度：摂氏５１０度程度（最も好適な範囲としては、摂氏５００度から５２０度）、処理気圧８０キロパスカル程度（最も好適な範囲としては、７８キロパスカルから８２キロパスカル）、ガス流量：ＴＥＯＳ/Ｏ３/Ｎ２＝１５００ｍｇｍ/１０００ｓｃｃｍ/１２０００ｓｃｃｍ、膜厚：１マイクロメートル程度を例示することができる。この熱ＣＶＤにより形成された厚いオゾンＴＥＯＳにより、熱ＣＶＤにより形成されることで深い非貫通孔５全面にオゾンＴＥＯＳ膜が形成されるようになるために半導体基板との確実な絶縁性を持たせられる。更にその後のタングステン膜の埋め込み厚さを低減させてウエハの反りを低減させる。
【００６６】
次に、図７に示すように、異方性ドライエッチングにより、シリコン酸化膜エッチングを実行することにより、非貫通孔加工用アモルファスシリコン膜１８ｂを露出させる。
【００６７】
次に、図８に示すように、表面の非貫通孔加工用アモルファスシリコン膜１８ｂを除去する。続いて、異方性ドライエッチングによるシリコン酸化膜エッチング（エッチング量は、非貫通孔加工用下層酸化シリコン膜１８ａの厚さの程度）を実行することにより、非貫通孔加工用下層酸化シリコン膜１８ａを除去する。なお、以下のセクションで説明するように、ハードマスクの下地膜が酸化シリコン系膜ではなく、酸化シリコン系膜との間で比較的大きな選択比を有する場合（下地膜または部材がシリコン、窒化シリコン等）は、その下地膜または部材をストッパとして、エッチングを実行すればよい。
【００６８】
次に、図９に示すように、シリコンウエハ１のデバイス面１ａ側のほぼ全面に、たとえば枚葉式のプラズマＣＶＤにより、窒化シリコン膜２１を成膜する。なお、窒化シリコン膜２１は、通常、非貫通孔５の入り口周辺にも形成される。成膜条件としては、たとえば、成膜温度：摂氏４８０度程度（最も好適な範囲としては、摂氏４００度から５５０度）、処理気圧２７０パスカル程度（最も好適な範囲としては、２００パスカルから３５０パスカル）、ガス流量：ＳＨ４/ＮＨ３/Ａｒ/Ｈ２＝５０ｓｃｃｍ/１２０ｓｃｃｍ/２５００ｓｃｃｍ/７５０ｓｃｃｍ、上部電極への印加高周波電力（１３．５６ＭＨｚ：１２０Ｗ、４００ｋＨｚ：１２０Ｗ）、膜厚：１００ｎｍ程度を例示することができる。なお、このプロセスに使用できる成膜装置の一例として、アプライドマテリアル社の「Ｐｒｏｄｕｃｅｒ」を例示することができる。
【００６９】
次に、図１０に示すように、非貫通孔５の内部を埋め込むように、シリコンウエハ１のデバイス面１ａ側のほぼ全面および非貫通孔５の内部に、タングステン等からなるメタル部材を成膜する。その詳細を順に、以下に示す。
【００７０】
すなわち、シリコンウエハ１のデバイス面１ａ側のほぼ全面および非貫通孔５内面の全体に、たとえば、枚葉式の熱ＣＶＤ（サーマル低圧ＣＶＤ）により、たとえばＴｉＮ膜等のバリアメタル膜２２を成膜する。成膜条件としては、たとえば、成膜温度：摂氏６８０度程度（最も好適な範囲としては、摂氏６７０度から６９０度）、処理気圧４０パスカル程度（最も好適な範囲としては、３０パスカルから５０パスカル）、ガス流量：ＴｉＣｌ４/ＮＨ３＝３０ｓｃｃｍ/４００ｓｃｃｍ、膜厚：４０ｎｍ程度を例示することができる。
【００７１】
続いて、シリコンウエハ１のデバイス面１ａ側のほぼ全面および非貫通孔５内面の全体に、たとえば、枚葉式の熱ＣＶＤにより、タングステン核付け膜２３ａを成膜する。この熱ＣＶＤとしては、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）が好適である（被覆性が良いので、後の埋め込みタングステンの成膜時の活性種による下地膜へのアタックを有効に抑止できるからである）。成膜条件としては、たとえば、成膜温度：摂氏３００度程度（最も好適な範囲としては、摂氏２５０度から３５０度）、処理気圧６５０パスカル程度（最も好適な範囲としては、５００パスカルから８００パスカル）、ガス流量：ＷＦ６/Ｂ２Ｈ６/Ａｒ/Ｈ２＝２０ｓｃｃｍ/１５０ｓｃｃｍ/３００ｓｃｃｍ/１５０ｓｃｃｍ、膜厚：５０ｎｍ程度を例示することができる。
【００７２】
続いて、たとえば枚葉式の熱ＣＶＤにより、非貫通孔５の内部を埋め込むように、シリコンウエハ１のデバイス面１ａ側のほぼ全面および非貫通孔５の内部に、タングステン埋め込み膜２３ｂを成膜する。成膜条件としては、たとえば、成膜温度：摂氏５７５度程度（最も好適な範囲としては、摂氏５５０度から６００度。反り低減、埋め込み性等の観点から、少なくとも摂氏５００度以上の温度が必要である）、処理気圧１０．５キロパスカル程度（最も好適な範囲としては、９キロパスカルから１２キロパスカル）、ガス流量：ＷＦ６/Ｈ２/Ｎ２＝４００ｓｃｃｍ/７５０ｓｃｃｍ/１００ｓｃｃｍ、膜厚：６マイクロメートル程度を例示することができる。なお、このプロセスに使用できる成膜装置の一例として、東京エレクトロン社の「Ｔｒｉａｓ」を例示することができる。
【００７３】
ここで、タングステン核付け膜２３ａ（第１の厚さを有する第１のタングステン膜）とタングステン埋め込み膜２３ｂ（第２の厚さを有する第２のタングステン膜）でタングステン膜２３を構成しており、このタングステン膜２３とバリアメタル膜２２で、図３に示したメタル部材を構成している。
【００７４】
ここで、図２７に窒化シリコン膜２１を１００ｎｍ程度成膜した場合のウエハの反り量のタングステン埋め込み膜２３ｂの厚さ依存性を示すデータプロット図である。一般に、後のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の処理に支障のない反り量の絶対値の上限は、３００マイクロメートル程度と考えられる。通常、タングステン膜の厚さが２マイクロメートルを超えると、それがひどくなり、ＣＭＰ等のための搬送が困難になると考えられている。しかし、本実施の形態では、タングステン膜と逆方向の応力を有する窒化チタン膜を下地に形成しているので、その相殺効果により、ウエハの反り量が低減されている。尚、窒化シリコン膜はウエハ端部を下側に反らせる応力を持たせることも、（引っ張り応力）ウエハ端部を上側に反らせる応力（圧縮応力）を持たせることも、成膜条件を調整することで可能となる。本発明ではタングステン膜と逆方向の応力を持たせてやる。
【００７５】
次に、図１１に示すように、たとえばＣＭＰ等により、非貫通孔５外のメタル部材および表面の窒化シリコン膜２１を除去することにより、ビア＆プラグ部１７（図３参照）を形成する。これで、図３の状態に到達したことになる。
【００７６】
（２）非貫通孔埋め込みプロセスの詳細説明（主に図１２から図１５）
このでは、（１）において、図９および図１０に関して説明した非貫通孔５への金属部材の埋め込みプロセスの詳細について説明する。
【００７７】
まず、窒化チタン膜２２の成膜について説明する。図１２に示すように、シリコンウエハ１は、加熱されたサセプタ７１ａ（チャック機構がないウエハステージ）上に置かれた状態で成膜が行われる。この場合は、ウエハがチャック等されておらず、且つ、処理気圧が比較的低いので、窒化チタン膜２２は、シリコンウエハ１のデバイス面１ａの全面に成膜され、その外縁部２２ｅは、ベベル（Ｂｅｖｅｌ）部１ｃと裏面１ｂの境界近傍まで及ぶ。
【００７８】
タングステン核付け膜２３ａについては、図１３に示すように、シリコンウエハ１は、チャック機構があるウエハステージ７１ｂ）上に置かれ、真空吸着された状態で成膜が行われる。この場合は、ウエハがチャックされており、且つ、窒化チタン膜２２の場合と比較して処理気圧が比較的高いので、タングステン核付け膜２３ａの外縁部２４は、窒化チタン膜２２の外縁部２２ｅよりも内側、すなわち、より後退したものとなる。
【００７９】
タングステン埋め込み膜２３ｂについては、図１４および図１５（図１４のＡ−Ａ’断面）に示すように、加熱されたサセプタ７１ａ（チャック機構がないウエハステージ）上に置かれた状態で成膜が行われる。この場合は、ウエハがチャック等されていないが、タングステン核付け膜２３ａの場合と比較して処理気圧が更に高く、且つ、膜付着防止リング７２がもう得られている関係で、タングステン埋め込み膜２３ｂの外縁部２５はタングステン核付け膜２３ａの外縁部２４よりも更に内側、すなわち、より後退したものとなる。すなわち、ウエハの周辺５ミリメータ程度の領域には、タングステン埋め込み膜２３ｂは形成されない（膜付着防止リング７２の上部張り出し部の長さが３ミリメータ程度の時）。
【００８０】
このような構造とすることにより、タングステン埋め込み膜２３ｂの成膜時における弗素等の活性種による窒化チタン膜２２およびその下地へのアタックを防止することができるので、窒化チタン膜２２の剥がれ等の問題が発生しない。
【００８１】
（３）貫通孔形成から実装までの説明（主に図１６から図１９）
図３の状態から、図１６に示すように、ＢＥＯＬ工程を開始する。すなわち、コンタクトホールを開口して、そこにタングステンプラグ２６等を埋め込む。続いて、Ｍ１配線として、たとえば、アルミニウム系メタル配線２８（アルミニウム系パッド層を含む）を形成する。アルミニウム系メタル配線２８の具体的構造としては、下層の比較的薄いＴｉＮ膜、中間の比較的厚いアルミニウムを主要な成分とする主メタル配線膜、および上層の比較的薄いＴｉＮ膜から構成されるものを例示することができる。
【００８２】
その後、ファイナルパッシベーション（Ｆｉｎａｌ  Ｐａｓｓｉｖａｔｉｏｎ）膜等の配線層絶縁膜２７を形成して、必要なパッド開口等を形成する。また、必要に応じて、層間絶縁膜を形成して、上層のメタル配線を形成しても良い。なお、ここでは、アルミニウム系メタル配線の例を示したが、銅系または銀系のダマシン配線でもよい。
【００８３】
次に、図１７に示すように、シリコンウエハ１の裏面１ｂに対して、薄膜化処理を施すことにより、非貫通孔５を貫通ビア２０とする。この薄膜化処理としては、たとえば、バックグラインディング処理およびそれに引き続くＣＭＰ処理（またはドライポリッシング処理）等を例示することができる。
【００８４】
次に、図１８に示すように、シリコンウエハ１の裏面１ｂのほぼ全面に、たとえばスパッタリング成膜により、裏面メタル膜２９を成膜する。この裏面メタル膜２９の構成としては、シリコンウエハ１の裏面１ｂに近い方から、チタン膜（たとえば、厚さ１００ｎｍ程度）、ニッケル膜（たとえば、厚さ２００ｎｍ程度）、金膜（たとえば、厚さ１００ｎｍ程度）等から成るものを例示することができる。
【００８５】
この後、必要があれば、ダイシング処理等により、シリコンウエハ１を個々のチップ２に分割する。もちろん、ウエハレベル実装の場合は、そのままでよい。
【００８６】
次に、図１９に示すように、たとえば有機部材を主要な構成要素とする配線基板３３上のメタルランド膜３２（たとえば、銅ランド膜）上に、たとえば鉛フリー半田層等の半田層３１を介して、チップ２またはウエハ１を実装する。
【００８７】
２．本願の一実施の形態（実施形態２；ビアファースト方式）の半導体装置の製造方法等の説明（主に図２０から図２５）
このセクションでは、図４から図１１に関して説明した貫通電極形成プロセスを、デバイス領域６がＣＭＯＳまたはＣＭＩＳ構成であるウエハに適用して、多重積層構造を構成する方法について説明する。この方式の特徴は、貫通電極の形成プロセスを通常のウエハプロセスに先行して実施するので、ソースドレインまたはゲートの低抵抗化対策として、ニッケル系シリサイドを使用したものにも適用できる点である。
【００８８】
なお、このセクションでは、説明の簡略化のために、配線プロセスとして、単層構造の例を示したが、セクション３と同様に、多層構造としてもよい。
【００８９】
図２０は本願の一実施の形態（実施形態２；ビアファースト方式）の半導体装置の製造方法の対象となる半導体チップ領域（貫通ビア形成のための非貫通孔形成直後）の一部（貫通ビア形成領域およびシリコン系ＣＭＯＳデバイス領域を含む部分）の上面図である。図２１は図２０のＢ−Ｂ’断面に対応するデバイス断面図（ビア＆プラグ部形成時）である。図２２は図２０のＢ−Ｂ’断面に対応するデバイス断面図（表面銅バンプ形成時）である。図２３は図２０のＢ−Ｂ’断面に対応するデバイス断面図（裏面薄膜化処理完了時点）である。図２４は図２０のＢ−Ｂ’断面に対応するデバイス断面図（裏面シリコンエッチング完了時点）である。図２５は図２０のＢ−Ｂ’断面に対応するデバイス断面図（積層実装完了時点）である。これらに基づいて、本願の一実施の形態（実施形態２；ビアファースト方式）の半導体装置の製造方法等を説明する。
【００９０】
図２１（ビアファースト方式における図２０のＢ−Ｂ’断面）は図３（ビアミドル方式）に対応する図であり、図２０は、図２１の時点における図１（ビアミドル方式）に対応する図である。しかし、ビアファースト方式においては、デバイス領域６（ＣＭＯＳＦＥＴまたはＣＭＩＳＦＥＴ形成領域）には、基本的に何も作られていない状態（ｐ型単結晶シリコン基板部１ｐの状態）で、ビア＆プラグ部１７の形成が行われる。従って、Ｎチャネルデバイス領域３４およびＰチャネルデバイス領域３５は、この時点においては、正確には、それぞれＮチャネルデバイス領域となるべき領域およびＰチャネルデバイス領域となるべき領域である。
【００９１】
図２１に続いて、図２２に示すように、図２１の状態のシリコンウエハ１を通常のウエハプロセスのスターティングウエハとして、ウエハプロセス（ＦＥＯＬ工程）を実行することにより、たとえば、ニッケル系サリサイド（Ｓａｌｉｃｉｄｅ）プロセスによるＣＭＯＳデバイスを構成するＰチャネルＭＩＳＦＥＴ３９等を形成する。すなわち、ｐ型単結晶シリコン基板部１ｐのデバイス面１ａの表面領域には、ＳＴＩ領域１２に囲まれたＮウエル領域３６があり、その表面領域にソースドレイン領域３７が形成される。また、ｐ型単結晶シリコン基板部１ｐのデバイス面１ａの上方には、ゲート絶縁膜を介して、ゲート電極３８（たとえばポリシリコンゲート）が形成される。
【００９２】
これに続いて、単結晶シリコン基板部１ｐのデバイス面１ａ上に、先に説明したようなプリメタル絶縁膜１６が形成される。次に、プリメタル絶縁膜１６にコンタクトホールが形成され、その中に、タングステンプラグ２６が埋め込まれる。次に、プリメタル絶縁膜１６上に、先と同様にＭ１配線（またはパッド総配線）として、たとえば、アルミニウム系メタル配線２８（アルミニウム系パッド層を含む）を形成する。アルミニウム系メタル配線２８の具体的構造としては、下層の比較的薄いＴｉＮ膜、中間の比較的厚いアルミニウムを主要な成分とする主メタル配線膜、および上層の比較的薄いＴｉＮ膜から構成されるものを例示することができる。
【００９３】
その後、ファイナルパッシベーション（Ｆｉｎａｌ  Ｐａｓｓｉｖａｔｉｏｎ）膜等の配線層絶縁膜２７を形成して、必要なパッド開口等を形成する。また、図２６に説明するように、必要に応じて、層間絶縁膜を形成して、上層のメタル配線を形成しても良い。なお、ここでは、アルミニウム系メタル配線の例を示したが、銅系または銀系のダマシン配線でもよい。
【００９４】
次に、単結晶シリコン基板部１ｐのデバイス面１ａ上のほぼ全面に、ＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ膜）として、たとえば、クロム膜４１（たとえば、厚さ１７５ｎｍ程度）をスパッタリング成膜等により成膜する。続いて、その上の全面に、たとえば、銅シード膜（たとえば、厚さ１５０ｎｍ程度）をスパッタリング成膜等により成膜し、その後、レジスト膜によるパターンを用いた電解メッキにより、比較的厚い表面銅バンプ４２（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、不要なレジスト膜を除去し、硫酸および過酸化水素水等の混合液を用いて、ウエットエッチバックして、銅シード膜を除去する。更に、過マンガン酸カリウムおよびメタ珪酸ナトリウム等の混合液により、クロム膜４１を自己整合的に除去すると図２２のようなバンプ形状となる。
【００９５】
次に、図２３に示すように、シリコンウエハ１の裏面１ｂに対して、薄膜化処理を施すことにより、非貫通孔５を貫通ビア２０とする。この薄膜化処理としては、たとえば、バックグラインディング処理およびそれに引き続くＣＭＰ処理（またはドライポリッシング処理）等を例示することができる。
【００９６】
次に、図２４に示すように、シリコンウエハ１の裏面１ｂに対して、シリコンエッチバック処理を施すことによって、ビア＆プラグ部１７の下面を若干突出させる。
【００９７】
次に、図２５に示すように、シリコンウエハ１の裏面１ｂの全面に、耐熱性有機ポリマ膜４６（裏面有機絶縁膜）、たとえばＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔａｎｅ）を塗布する。これをキュア処理した後、たとえば、アルミナ砥粒等を含有したスラリを用いたＣＭＰ等により、平坦化して、ビア＆プラグ部１７の下面を露出させる。続いて、表面銅バンプ４２と同様にして、裏面ＵＢＭ層４３および裏面銅バンプ４４を形成する。
【００９８】
この後、必要があれば、ダイシング処理等により、シリコンウエハ１を個々のチップ２に分割する。もちろん、ウエハレベル実装の場合は、そのままでよい。
【００９９】
続いて、たとえば銅錫共晶層４５のような接続層を介して、裏面銅バンプ４４および表面銅バンプ４２をそれぞれ、下方のチップ又はウエハ２ａの表面銅バンプ４２および上方のチップ又はウエハ２ｂの裏面銅バンプ４４と接続する。
【０１００】
３．本願の一実施の形態（実施形態３；ビアラスト方式）の半導体装置の製造方法等の説明（主に図２６）
このセクションでは、図４から図１１に関して説明した貫通電極形成プロセスを、デバイス領域６がＣＭＯＳまたはＣＭＩＳ構成であるウエハに適用して、多重積層構造を構成する他の方法について説明する。
【０１０１】
図２６は本願の一実施の形態（実施形態３；ビアラスト方式）の半導体装置の製造方法の対象となる半導体チップ領域（貫通ビア形成のための非貫通孔形成直後の図２０のＢ−Ｂ’断面に対応する）の一部（貫通ビア形成領域およびシリコン系ＣＭＯＳデバイス領域のＰチャネルデバイス領域を含む部分）のデバイス断面図である。この図に基づいて、本願の一実施の形態（実施形態３；ビアラスト方式）の半導体装置の製造方法等を説明する。
【０１０２】
図２６に示すように、ビアラスト方式においては、ビアミドル方式よりも更に遅いタイミング、すなわち、通常のＢＥＯＬプロセス（配線プロセス）の終了後（または、ほぼ終了した後）に貫通ビア形成プロセス、具体的には、非貫通孔５の形成を開始する。同図において、層間プラグ部４７が追加されている外は、図２２とほぼ同じである。ただし、この場合は、熱処理温度との関係で、表面シリサイド膜１５は、ニッケル系以外であり、たとえば、コバルト系、チタン系、または、タングステン系のシリサイドである。
【０１０３】
この後のプロセスは、実質的に図４から図１１、図１６、図１７、図２４および図２５に説明したものと同じである。
【０１０４】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０５】
例えば、前記実施の形態では、配線層として、アルミニウム系通常配線（非埋め込み配線）を用いたものを主に例示したが、本願の発明はそれに限定されるものではなく、銅系、銀系等のダマシン配線（埋め込み配線）を用いたもの、および、アルミニウム系通常配線とダマシン配線の両方を用いたものにも適用できることは言うまでもない。
【符号の説明】
【０１０６】
１  シリコンウエハ（半導体基板）
１ａ  シリコンウエハの表面（デバイス面）
１ｂ  シリコンウエハの裏面
１ｃ  シリコンウエハのベベル部
１ｐ  ｐ型単結晶シリコン基板部
２  半導体チップ（チップ領域）
２ａ  下方のチップ又はウエハ
２ｂ  上方のチップ又はウエハ
３  チップ領域の一部
４  貫通ビア形成領域
５  非貫通孔
６  デバイス領域
７  エピタキシャルベース領域
８  ベースエミッタ間絶縁膜
９  ポリシリコンエミッタ電極
１０  エミッタ不純物領域
１１  コレクタ領域
１２  ＳＴＩ領域
１４  ＤＴＩ領域
１５  表面シリサイド膜
１６  プリメタル絶縁膜
１７  ビア＆プラグ部
１８  非貫通孔加工用ハードマスク膜
１８ａ  非貫通孔加工用下層酸化シリコン膜
１８ｂ  非貫通孔加工用アモルファスシリコン膜
１８ｃ  非貫通孔加工用上層酸化シリコン膜
１９  オゾンＴＥＯＳ酸化シリコン膜
２０  貫通ビア
２１  窒化シリコン膜
２２  バリアメタル膜（ＴｉＮ膜）
２２ｅ  バリアメタル膜の外縁部
２３  タングステン膜
２３ａ  タングステン核付け膜
２３ｂ  タングステン埋め込み膜
２４  タングステン核付け膜の外縁部
２５  タングステン埋め込み膜の外縁部
２６  タングステンプラグ
２７  配線層絶縁膜
２８  メタル配線層（メタルパッド層）
２９  裏面メタル膜
３１  半田層
３２  メタルランド膜
３３  配線基板
３４  Ｎチャネルデバイス領域
３５  Ｐチャネルデバイス領域
３６  Ｎウエル領域
３７  ソースドレイン領域
３８  ゲート電極
３９  ＰチャネルＭＩＳＦＥＴ
４１  表面ＵＢＭ層
４２  表面銅バンプ
４３  裏面ＵＢＭ層
４４  裏面銅バンプ
４５  銅錫共晶層
４６  裏面有機絶縁膜
４７  層間プラグ部
７１ａ  チャック機構がないウエハステージ
７１ｂ  チャック機構があるウエハステージ
７２  膜付着防止リング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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