(57)【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する工程と、
前記第１素子形成領域において、互いに距離を隔てられた第１領域および第２領域の間に位置する領域上に配置されて前記スタティックランダムアクセスメモリセルのアクセストランジスタのゲート電極となる第１ゲート構造、および、前記第２領域と、前記第２領域とは距離を隔てられた第３領域との間に位置する領域上に配置されて前記スタティックランダムアクセスメモリセルのドライブトランジスタのゲート電極となる第２ゲート構造を含むゲート構造を形成する工程と、
前記第１ゲート構造の前記第２領域の側に位置する第１側面を露出するとともに、前記第１側面から所定の距離を隔てられた前記第２領域の部分までを少なくとも露出する第１開口部を有し、前記第１ゲート構造の前記第１領域の側に位置する第２側面、前記第１領域および前記第２素子形成領域を覆う第１注入マスクを形成する工程と、
前記第１注入マスクを介して、前記第１開口部に対し、前記半導体基板の前記主表面に垂直な方向から傾斜した角度をもって第１不純物を注入する工程と、
前記第１注入マスクを除去する工程と、
前記第１ゲート構造、前記第２ゲート構造、前記第１領域、前記第２領域および前記第３領域を露出する第２開口部を有し、前記第２素子形成領域を覆う第２注入マスクを形成する工程と、
前記第２注入マスクを介して、前記第２開口部に対し、前記半導体基板の前記主表面に垂直な方向から傾斜した角度をもって、前記第２導電型の第２不純物を注入する工程と、前記第２注入マスクを除去する工程と、
前記第１領域に電気的に接続されるビット線、および、前記第２素子形成領域の前記第２導電型のトランジスタのソースまたはドレイン電極となる領域を前記第２領域に電気的に接続して記憶ノードとなる配線を形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記第１注入マスクを形成する工程では、前記第１開口部は、前記第１ゲート構造の前記第１側面から前記第２ゲート構造の前記第２領域の側に位置する第３側面までの領域を少なくとも露出する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１注入マスクを形成する工程では、前記第１開口部は、前記第１ゲート構造の前記第１側面から前記第２ゲート構造の前記第２領域の側に位置する第３側面までの領域を露出するとともに、前記第２ゲート構造の前記第３領域の側に位置する第４側面から所定の距離を隔てられた前記第３領域の部分までを少なくとも露出する、請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート構造を形成する工程では、前記第１素子形成領域において、前記第３領域と、前記第３領域とは距離を隔てられた第４領域との間に位置する領域上に配置される第３ゲート構造、および、前記第４領域と、前記第４領域とは距離を隔てられた第５領域との間に位置する領域上に配置される第４ゲート構造を形成する工程を含み、
前記第１注入マスクを形成する工程では、前記第１注入マスクは、前記第１開口部が、前記第１ゲート構造の前記第１側面から前記第４ゲート構造の前記第４領域側に位置する第５側面までを露出し、前記第４ゲート構造の前記第５領域の側に位置する第６側面を覆うように形成され、
前記第２注入マスクを形成する工程では、前記第２注入マスクは、前記第３ゲート構造、前記第４ゲート構造、前記第４領域および前記第５領域を露出するように形成される、請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２注入マスクを介して、前記第１導電型の第３不純物を、前記第１領域〜前記第５領域のそれぞれに注入する工程を備えた、請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１注入マスクを除去する工程および前記第２注入マスクを除去する工程の後に、前記第１ゲート構造〜前記第４ゲート構造のそれぞれにサイドウォールスペーサを形成する工程を備え、
前記サイドウォールスペーサを形成する工程の後に、前記第１領域〜前記第５領域のそれぞれに、前記第１導電型の第４不純物を注入する工程を備えた、請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記第１注入マスクを形成する工程では、前記第１注入マスクは、前記第２ゲート構造の前記第４側面および前記第３領域を覆うように形成される、請求項２記載の半導体装置の製造方法。
【請求項８】
前記第２注入マスクを介して、前記第１導電型の第３不純物を前記第１領域、前記第２領域および前記第３領域のそれぞれに注入する工程を備えた、請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１注入マスクを除去する工程および前記第２注入マスクを除去する工程の後に、前記第１ゲート構造および前記第２ゲート構造のそれぞれにサイドウォールスペーサを形成する工程を備え、
前記サイドウォールスペーサを形成する工程の後に、前記第１領域、前記第２領域および前記第３領域のそれぞれに前記第１導電型の第４不純物を注入する工程を備えた、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１不純物を注入する工程では、前記第１不純物としてカーボンが注入される、請求項１〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第１不純物を注入する工程では、前記第１注入マスクを介して前記第２導電型の不純物がさらに注入される、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１不純物を注入する工程では、前記第１不純物として前記第２導電型の不純物が注入される、請求項１〜９のいずれかに記載の半導体装置の製造方法。
【請求項１３】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１記憶ノードおよび第２記憶ノードと、
データの入出力を行う第１ビット線および第２ビット線と、
前記第１記憶ノードと前記第１ビット線との間に接続された第１アクセストランジスタと、
前記第２記憶ノードと前記第２ビット線との間に接続された第２アクセストランジスタと、
前記第１記憶ノードと接地配線との間に接続された第１ドライブトランジスタと、
前記第２記憶ノードと接地配線との間に接続された第２ドライブトランジスタと
を有し、
前記第１アクセストランジスタおよび前記第２アクセストランジスタのそれぞれは、
所定の方向に延在するアクセスゲート電極と、
対応する前記第１ビット線または前記第２ビット線に接続された、第１導電型の不純物を有する第１ソースまたはドレイン領域と、
対応する前記第１記憶ノードまたは第２記憶ノードに接続された、前記第１導電型の不純物を有する第２ソースまたはドレイン領域と、
前記アクセスゲート電極の直下の領域において、前記第１ソースまたはドレイン領域に隣接する、前記第１導電型とは異なる第２導電型の不純物を有する第１ハロ領域と、
前記アクセスゲート電極の直下の領域において、前記第２ソースまたはドレイン領域に隣接する、前記第１ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第２ハロ領域と
を備え、
前記第１ドライブトランジスタおよび前記第２ドライブトランジスタのそれぞれは、
所定の方向に延在するドライブゲート電極と、
対応する前記第１記憶ノードまたは前記第２記憶ノードに接続された、第１導電型の不純物を有する第３ソースまたはドレイン領域と、
接地配線に接続された、前記第１導電型の不純物を有する第４ソースまたはドレイン領域と、
前記ドライブゲート電極の直下の領域において、前記第３ソースまたはドレイン領域に隣接する、前記第２ハロ領域の不純物濃度と同程度の不純物濃度の前記第２導電型の不純物を有する第３ハロ領域と、
前記ドライブゲート電極の直下の領域において、前記第４ソースまたはドレイン領域に隣接する、前記第３ハロ領域の不純物濃度より低い不純物濃度の前記第２導電型の不純物を有する第４ハロ領域と
を備えた、半導体装置。
【請求項１４】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１記憶ノードおよび第２記憶ノードと、
データの入出力を行う第１ビット線および第２ビット線と、
前記第１記憶ノードと前記第１ビット線との間に接続された第１アクセストランジスタと、
前記第２記憶ノードと前記第２ビット線との間に接続された第２アクセストランジスタと、
前記第１記憶ノードと接地配線との間に接続された第１ドライブトランジスタと、
前記第２記憶ノードと接地配線との間に接続された第２ドライブトランジスタと
を有し、
前記第１アクセストランジスタおよび前記第２アクセストランジスタのそれぞれは、
所定の方向に延在するアクセスゲート電極と、
対応する前記第１ビット線または前記第２ビット線に接続された、第１導電型の不純物を有する第１ソースまたはドレイン領域と、
対応する前記第１記憶ノードまたは第２記憶ノードに接続された、前記第１導電型の不純物を有する第２ソースまたはドレイン領域と、
前記アクセスゲート電極の直下の領域において、前記第１ソースまたはドレイン領域に隣接する、第２導電型の不純物を有する第１ハロ領域と、
前記アクセスゲート電極の直下の領域において、前記第２ソースまたはドレイン領域に隣接する、前記第１ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第２ハロ領域と
を備え、
前記第１ドライブトランジスタおよび前記第２ドライブトランジスタのそれぞれは、
所定の方向に延在するドライブゲート電極と、
対応する前記第１記憶ノードまたは前記第２記憶ノードに接続された、第１導電型の不純物を有する第３ソースまたはドレイン領域と、
接地配線に接続された、前記第１導電型の不純物を有する第４ソースまたはドレイン領域と、
前記ドライブゲート電極の直下の領域において、前記第３ソースまたはドレイン領域に隣接する、前記第２ハロ領域の不純物濃度と同程度の不純物濃度の前記第２導電型の不純物を有する第３ハロ領域と、
前記ドライブゲート電極の直下の領域において、前記第４ソースまたはドレイン領域に隣接する、前記第１ハロ領域の不純物濃度と同程度の不純物濃度の前記第２導電型の不純物を有する第４ハロ領域と
を備えた、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、特に、ＳＲＡＭを備えた半導体装置の製造方法と、そのような半導体装置とに関するものである。
【背景技術】
【０００２】
半導体装置の一形態に、ＳＯＣ（System On Chip）と称される半導体装置がある。この種の半導体装置では、複数のロジック回路およびメモリセル等が１つのチップに搭載されている。ここで、そのような半導体装置のメモリセルとして、ＳＲＡＭ（Static Random Access Memory）を適用した半導体装置について説明する。
【０００３】
ＳＲＡＭメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタとにより構成される。フリップフロップには、クロスカップリングさせた２つの記憶ノードが設けられている。２つの記憶ノードでは、一方の記憶ノードの電位がハイレベルとされ、他方の記憶ノードの電位がローレベルに設定された双安定状態が存在する。所定の電源電位が印加されている限り、その状態が保持されて、その状態が情報としての「１」または「０」として記憶されることになる。
【０００４】
一般的な６つのトランジスタを備えたＳＲＡＭメモリセルでは、記憶ノードと接地電位との間にドライブトランジスタが接続され、記憶ノードと電源電位との間にロードトランジスタが接続されている。また、記憶ノードとビット線との間にアクセストランジスタが接続されている。データの書き込みと読み出しは、アクセストランジスタを介して行われる。
【０００５】
読み出しマージンを確保するため、データを読み出す際にはアクセストランジスタのしきい値電圧を高くして、アクセストランジスタの電流に対するドライブトランジスタの電流の比（β比）を高くすることが求められる。一方、書き込みマージンを確保するために、データを書き込む際にはアクセストランジスタのしきい値電圧を低くして、ロードトランジスタの電流に対するアクセストランジスタの電流の比（γ比）を高くすることが求められる。
【０００６】
このような要求に応えるアクセストランジスタとして、非特許文献１に記載されたＳＲＡＭメモリセルでは、１対のハロ（Ｈａｌｏ）領域の不純物濃度を非対称としたアクセストランジスタが提案されている。すなわち、１対のハロ（Ｈａｌｏ）領域のうち、記憶ノードに接続されている側のハロ領域の不純物濃度を、ビット線に接続されている側のハロ領域の不純物濃度よりも高くしたアクセストランジスタが提案されている。なお、ハロ領域とは、微細化されるトランジスタにおいて、ショートチャネル効果を抑制するために形成される不純物領域である。また、ハロ領域を形成するイオン注入は、ポケット注入とも称される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Jae-Joon Kim, Adiya Bansal, Rahul Rao, Shih-Hsien Lo, and Ching-Te Chuang “Relaxing Conflict Between Read Stability and Writability in 6T SRAM Cell Using Asymmetric Transistors”IEEE ELECTRON DEVICE LETTERS,VOL.30,NO.8,AUGUST 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したアクセストランジスタを備えたＳＲＡＭでは、次のような問題点があった。
【０００９】
ハロ領域は、アクセストランジスタの他に、ドライブトランジスタやロードトランジスタにも形成される。ドライブトランジスタおよびロードトランジスタにそれぞれ形成される１対のハロ領域の不純物濃度は同じ不純物濃度（対称）とされる。アクセストランジスタとドライブトランジスタとしてＮＭＩＳ（N channel type metal Insulator Semiconductor）トランジスタが形成され、そのハロ領域はｐ型の不純物領域として形成される。一方、ロードトランジスタとしてＰＭＩＳ（P channel type metal Insulator Semiconductor）トランジスタが形成され、そのハロ領域はｎ型の不純物領域として形成される。
【００１０】
上述したＳＲＡＭ（メモリセル）では、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれに対して、それぞれ不純物濃度が同じ１対のハロ領域を形成するために、注入マスクとして３つのレジストマスクが形成される。そして、アクセストランジスタに対しては、１対のハロ領域のうちの一方のハロ領域の不純物濃度を他方のハロ領域の不純物濃度よりも高くするために、注入マスクとして、さらに１つのレジストマスクが形成される。こうして、従来のＳＲＡＭを備えた半導体装置では、ＳＲＡＭメモリセルをなす各トランジスタのハロ領域を形成するために、少なくとも４つの注入マスクが必要とされる。
【００１１】
本発明は、従来のＳＲＡＭを備えた半導体装置に対して改善を提案するものであり、その１つの目的は、注入マスクの低減が図られる半導体装置の製造方法を提供することであり、他の目的は、そのような半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する。第１素子形成領域において、互いに距離を隔てられた第１領域および第２領域の間に位置する領域上に配置される第１ゲート構造、および、第２領域と、第２領域とは距離を隔てられた第３領域との間に位置する領域上に配置される第２ゲート構造を含むゲート構造を形成する。第１ゲート構造の第２領域の側に位置する第１側面を露出するとともに、第１側面から所定の距離を隔てられた第２領域の部分までを露出する第１開口部を有し、第１ゲート構造の第１領域の側に位置する第２側面、第１領域および第２素子形成領域を覆う第１注入マスクを形成する。第１注入マスクを介して、第１開口部に対し、半導体基板の主表面に垂直な方向から傾斜した角度をもって第１不純物を注入する。第１注入マスクを除去する。第１ゲート構造、第２ゲート構造、第１領域、第２領域および第３領域を露出する第２開口部を有し、第２素子形成領域を覆う第２注入マスクを形成する。第２注入マスクを介して、第２開口部に対し、半導体基板の主表面に垂直な方向から傾斜した角度をもって、第２導電型の第２不純物を注入する。第２注入マスクを除去する。第１領域に電気的に接続されるビット線を形成するとともに、第２素子形成領域の第２導電型のトランジスタのソースまたはドレイン電極となる領域を第２領域に電気的に接続して記憶ノードとなる配線を形成する。
【００１３】
本発明の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、第１記憶ノードおよび第２記憶ノードと、第１ビット線および第２ビット線と、第１アクセストランジスタと、第２アクセストランジスタと、第１ドライブトランジスタと、第２ドライブトランジスタとを有している。第１記憶ノードおよび第２記憶ノードはデータを記憶する。第１ビット線および第２ビット線はデータの入出力を行う。第１アクセストランジスタは、第１記憶ノードと第１ビット線との間に接続されている。第２アクセストランジスタは、第２記憶ノードと第２ビット線との間に接続されている。第１ドライブトランジスタは、第１記憶ノードと接地配線との間に接続されている。第２ドライブトランジスタは、第２記憶ノードと接地配線との間に接続されている。第１アクセストランジスタおよび第２アクセストランジスタのそれぞれは、アクセスゲート電極と、第１ソースまたはドレイン領域と、第２ソースまたはドレイン領域と、第１ハロ領域と、第２ハロ領域とを備えている。アクセスゲート電極は所定の方向に延在する。第１ソースまたはドレイン領域は、対応する第１ビット線または第２ビット線に接続されて、第１導電型の不純物を有する。第２ソースまたはドレイン領域は、対応する第１記憶ノードまたは第２記憶ノードに接続され、第１導電型の不純物を有する。第１ハロ領域は、アクセスゲート電極の直下の領域において、第１ソースまたはドレイン領域に隣接し、第１導電型とは異なる第２導電型の不純物を有する。第２ハロ領域は、アクセスゲート電極の直下の領域において、第２ソースまたはドレイン領域に隣接し、第１ハロ領域の不純物濃度より高い不純物濃度の第２導電型の不純物を有する。第１ドライブトランジスタおよび第２ドライブトランジスタのそれぞれは、第３ソースまたはドレイン領域と、第４ソースまたはドレイン領域と、第３ハロ領域と、第４ハロ領域とを備えている。第３ソースまたはドレイン領域は、対応する第１記憶ノードまたは第２記憶ノードに接続されて、第１導電型の不純物を有する。第４ソースまたはドレイン領域は、接地配線に接続されて、第１導電型の不純物を有する。第３ハロ領域は、アクセスゲート電極の直下の領域において、第３ソースまたはドレイン領域に隣接し、第２ハロ領域の不純物濃度と同程度の不純物濃度の第２導電型の不純物を有する。第４ハロ領域は、アクセスゲート電極の直下の領域において、第４ソースまたはドレイン領域に隣接し、第２ハロ領域の不純物濃度と同程度の不純物濃度の第２導電型の不純物を有する。
【発明の効果】
【００１４】
本発明の実施の形態に係る半導体装置の製造方法によれば、第１導電型のトランジスタおよび第２導電型のトランジスタのハロ領域を形成するための注入マスクを削減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る、ＳＲＡＭを備えた半導体装置の配置関係の一例を示す平面図である。
【図２】同実施の形態において、図１に示す点線枠内のＳＲＡＭメモリセルの構成を示す平面図である。
【図３】同実施の形態において、ＳＲＡＭメモリセルの等価回路を示す図である。
【図４】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図７】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図８】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図９】同実施の形態において、アクセストランジスタを示す部分拡大断面図である。
【図１０】同実施の形態において、アクセストランジスタのハロ領域の不純物濃度プロファイルを示すグラフである。
【図１１】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す平面図である。
【図１３】同実施の形態において、図１２に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す平面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図であり、図１７に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩに対応する断面線における断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程が終了した時点でのボロンの注入の様子を示す平面図である。
【図２１】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す平面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す平面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図であり、図２４に示す断面線ＸＸＶ−ＸＸＶに対応する断面線における断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す平面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、アクセストランジスタを流れる電流を示す図である。
【図３２】同実施の形態において、アクセストランジスタにおけるゲート電圧に対する電流特性を示すグラフである。
【図３３】比較例に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図３４】比較例に係る半導体装置の製造方法の一工程を示す平面図である。
【図３５】図３４に示す工程の後に行われる工程を示す平面図である。
【図３６】図３５に示す工程の後に行われる工程を示す平面図である。
【図３７】図３６に示す工程の後に行われる工程を示す平面図である。
【図３８】同実施の形態において、変形例に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図３９】同実施の形態において、変形例に係る半導体装置の製造に使用される注入マスクＡのマスクパターンを示す平面図である。
【図４０】同実施の形態において、変形例に係る半導体装置の構造を示す断面図である。
【図４１】本発明の実施の形態２に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図４２】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図４３】同実施の形態において、図４２に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。
【図４４】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図４５】同実施の形態において、図４４に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す平面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図であり、図４８に示す断面線ＸＬＩＸ−ＸＬＩＸに対応する断面線における断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程が終了した時点でのボロンの注入の様子を示す平面図である。
【図５２】同実施の形態において、変形例に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図５３】同実施の形態において、変形例に係る半導体装置の製造に使用される注入マスクＡのマスクパターンを示す平面図である。
【図５４】同実施の形態において、変形例に係る半導体装置の構造を示す断面図である。
【図５５】本発明の実施の形態３に係る半導体装置における第１例に係るＳＲＡＭメモリセルの等価回路を示す図である。
【図５６】同実施の形態において、第１例に係るＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図５７】同実施の形態において、図５６に示す断面線ＬＶＩＩ−ＬＶＩＩにおける断面図である。
【図５８】同実施の形態において、アクセストランジスタを示す部分拡大断面図である。
【図５９】同実施の形態において、第１例に係るＳＲＡＭメモリセルを備えた半導体装置の製造方法の一工程を示す平面図である。
【図６０】同実施の形態において、図５９に示す断面線ＬＸ−ＬＸにおける断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す平面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す断面図であり、図６３に示す断面線ＬＸＩＶ−ＬＸＩＶに対応する断面線における断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す断面図である。
【図６６】同実施の形態において、第２例に係るＳＲＡＭメモリセルの等価回路を示す図である。
【図６７】同実施の形態において、第２例に係るＳＲＡＭメモリセルを備えた半導体装置の製造方法の一工程を示す平面図である。
【図６８】同実施の形態において、図６７に示す断面線ＬＸＶＩＩＩ−ＬＸＶＩＩＩにおける断面図である。
【図６９】同実施の形態において、図６８に示す工程の後に行われる工程を示す断面図である。
【図７０】同実施の形態において、図６９に示す工程の後に行われる工程を示す断面図である。
【図７１】同実施の形態において、図７０に示す工程の後に行われる工程を示す平面図である。
【図７２】同実施の形態において、図７１に示す工程の後に行われる工程を示す断面図であり、図７１に示す断面線ＬＸＸＩＩ−ＬＸＸＩＩに対応する断面線における断面図である。
【図７３】同実施の形態において、図７２に示す工程の後に行われる工程を示す断面図である。
【図７４】同実施の形態において、図７３に示す工程の後に行われる工程を示す断面図である。
【図７５】本発明の実施の形態４に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを模式的に示す平面図である。
【図７６】同実施の形態において、ＳＲＡＭメモリセルの等価回路を示す図である。
【図７７】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図７８】同実施の形態において、図７７に示す断面線ＬＸＸＶＩＩＩ−ＬＸＶＩＩＩにおける断面図である。
【図７９】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図８０】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図８１】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図８２】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図８３】同実施の形態において、図８２に示す工程の後に行われる工程を示す平面図である。
【図８４】同実施の形態において、図８３に示す工程の後に行われる工程を示す断面図であり、図８３に示す断面線ＬＸＸＸＩＶ−ＬＸＸＸＩＶに対応する断面線における断面図である。
【図８５】同実施の形態において、図８４に示す工程の後に行われる工程を示す断面図である。
【図８６】同実施の形態において、図８５に示す工程の後に行われる工程を示す断面図である。
【図８７】同実施の形態において、図８６に示す工程の後に行われる工程を示す断面図である。
【図８８】同実施の形態において、図８７に示す工程の後に行われる工程を示す断面図である。
【図８９】同実施の形態において、図８８に示す工程の後に行われる工程を示す平面図である。
【図９０】同実施の形態において、図８９に示す工程の後に行われる工程を示す断面図であり、図８９に示す断面線ＸＣ−ＸＣに対応する断面線における断面図である。
【図９１】同実施の形態において、図９０に示す工程の後に行われる工程を示す断面図である。
【図９２】同実施の形態において、図９１に示す工程の後に行われる工程を示す断面図である。
【図９３】同実施の形態において、図９２に示す工程の後に行われる工程を示す断面図である。
【図９４】本発明の実施の形態５に係る半導体装置におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図９５】同実施の形態において、ＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図９６】同実施の形態において、図９５に示す断面線ＸＣＶＩ−ＸＣＶＩにおける断面図である。
【図９７】同実施の形態において、アクセストランジスタを示す部分拡大断面図である。
【図９８】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図９９】同実施の形態において、図９８に示す工程の後に行われる工程を示す断面図であり、図９８に示す断面線ＸＣＩＸ−ＸＣＩＸに対応する断面線における断面図である。
【図１００】同実施の形態において、図９９に示す工程の後に行われる工程を示す断面図である。
【図１０１】同実施の形態において、図１００に示す工程の後に行われる工程を示す断面図である。
【図１０２】本発明の実施の形態６に係る半導体装置におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図１０３】同実施の形態において、各トランジスタと第１金属配線との接続構造を示す平面図である。
【図１０４】同実施の形態において、第１金属配線と第２金属配線との接続構造を示す平面図である。
【図１０５】同実施の形態において、第２金属配線と第３金属配線との接続構造を示す平面図である。
【図１０６】同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。
【図１０７】同実施の形態において、図１０６に示すゲート電極を形成するためのレジストマスクパターンを示す平面図である。
【図１０８】同実施の形態において、図１０６に示す工程の後に行われる工程を示す平面図である。
【図１０９】同実施の形態において、図１０８に示す工程の後に行われる工程を示す平面図である。
【図１１０】同実施の形態において、図１０９に示す工程の後に行われる工程を示す平面図である。
【図１１１】同実施の形態において、図１１０に示す工程の後に行われる工程を示す平面図である。
【図１１２】同実施の形態において、アクセストランジスタに流れる電流を説明するための第１の部分平面図である。
【図１１３】同実施の形態において、アクセストランジスタに流れる電流を説明するための第２の部分平面図である。
【図１１４】同実施の形態において、第１変形例に係るアクセストランジスタを示す部分平面図である。
【図１１５】同実施の形態において、第１変形例に係るアクセストランジスタに流れる電流を説明するための部分平面図である。
【図１１６】同実施の形態において、第２変形例に係るアクセストランジスタを示す部分平面図である。
【図１１７】同実施の形態において、第２変形例に係るアクセストランジスタに流れる電流を説明するための部分平面図である。
【発明を実施するための形態】
【００１６】
実施の形態１
まず、メモリセルとしてＳＲＡＭを適用したＳＯＣと称される半導体装置の一例について説明する。図１に示すように、半導体装置５０では、マイクロコントロールユニット、アナログデジタル変換器、デジタルアナログ変換器、バスコントローラなど、それぞれ特定の機能を実現する複数のロジック回路５８、そのロジック回路のいくつかに接続されてデータを一時記憶するＳＲＡＭ５１等が１つのチップに搭載されている。ロジック回路５８およびＳＲＡＭ５１を取り囲むように、ＩＯ領域５９が形成されている。図２に示すように、ＳＲＡＭ５２は、行列状に配置された複数のメモリセルを有したＳＲＡＭメモリセルアレイ５２、Ｘデコーダ５３、Ｙデコーダ５４、センスアンプ５５、ライトドライバ５６および主制御回路５７を備えている。
【００１７】
次に、ＳＲＡＭメモリセルの等価回路について説明する。図３に示すように、ＳＲＡＭメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタＴ１，Ｔ２とにより構成される。フリップフロップには、クロスカップリングさせた２つの記憶ノードＳＮ１，ＳＮ２が設けられている。アクセストランジスタＴ１，Ｔ２は、記憶ノードＳＮ１，ＳＮ２とビット線ＢＬ，／ＢＬとの間に接続されている。アクセストランジスタＴ１，Ｔ２のゲートは、ワード線ＷＬに接続されている。
【００１８】
フリップフロップでは、記憶ノードＳＮ１，ＳＮ２と接地配線（Ｖｓｓ）との間にドライブトランジスタＴ３，Ｔ４が接続されている。また、記憶ノードＳＮ１，ＳＮ２と電源線（Ｖｄｄ）との間にロードトランジスタＴ５，Ｔ６が接続されている。ドライブトランジスタＴ３のゲート、ロードトランジスタＴ５のゲートおよび記憶ノードＳＮ２が互いに電気的に接続されている。また、ドライブトランジスタＴ４のゲート、ロードトランジスタＴ６のゲートおよび記憶ノードＳＮ１が互いに電気的に接続されている。
【００１９】
データの読み出しおよび書き込み前には、ビット線ＢＬ、／ＢＬはともにＨレベルにプリチャージされる。たとえば、記憶ノードＳＮ１、ＳＮ２にそれぞれＨレベル、Ｌレベルを記憶するメモリセルにおいて、データを読み出す際には、オンしているドライブトランジスタＴ４がビット線／ＢＬにチャージされた電荷をアクセストランジスタＴ２を介して引き抜き、ビット線／ＢＬの電位を下げる。図示しないセンスアンプがビット線／ＢＬの電圧低下を検知する。また、同メモリセルのデータを書き換える際には、図示しないライトドライバがＨレベルにチャージされたビット線ＢＬおよびアクセストランジスタＴ１を介して記憶ノードＮ１にチャージされた電荷を引き抜く動作を行う。
【００２０】
本半導体装置の複数のＳＲＡＭメモリセルのそれぞれにおいて、アクセストランジスタＴ１，Ｔ２では、それぞれに形成される１対のハロ領域１７のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ａの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域１７ｂの不純物濃度よりも高く設定されている。また、ドライブトランジスタＴ３，Ｔ４では、それぞれに形成される１対のハロ領域１７（１７ｃ、１７ｃ）の不純物濃度は、ハロ領域１７ａの不純物濃度と同じ濃度に設定されている。
【００２１】
次に、ＳＲＡＭメモリセルの構造について説明する。図４は、ＳＲＡＭセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。各ＳＲＡＭメモリセルのトランジスタおよびコンタクトは、その隣接するメモリセルと鏡面対称に配置される。代表的にＳＲＡＭメモリセル５２ａは、アクセストランジスタＴ１，Ｔ２、ドライブトランジスタＴ３，Ｔ４およびロードトランジスタＴ５，Ｔ６を有する。
【００２２】
半導体基板１の主表面では、素子分離絶縁膜２を形成することによって、互いに電気的に分離された素子形成領域３ａ，３ｂが規定されている。素子形成領域３ａはＮＭＩＳ領域ＲＮに形成されている。素子形成領域３ａには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＴ１，Ｔ２とドライブトランジスタＴ３，Ｔ４が形成されている。素子形成領域３ｂはＰＭＩＳ領域ＲＰに形成されている。素子形成領域３ｂには、ｐチャネル型のＭＩＳトランジスタとしてロードトランジスタＴ５，Ｔ６が形成されている。
【００２３】
アクセストランジスタＴ１，Ｔ２のアクセスゲート電極ＡＧ１，ＡＧ２と、ドライブトランジスタＴ３，Ｔ４のドライブゲート電極ＤＧ１，ＤＧ２は、素子形成領域３ａを横切るように形成されている。ロードトランジスタＴ５，Ｔ６のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域３ｂを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【００２４】
図５は、図４において互いに隣接するＳＲＡＭメモリセル５２ａ、５２ｂのドライブトランジスタＴ３、アクセストランジスタＴ１を通るようにゲート電極の延在方向に直交する断面線Ｖ−Ｖに沿った断面図である。アクセスゲート電極ＡＧ１に対して、ドライブゲート電極ＤＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ａ：アクセスゲート電極ＡＧ１，ＡＧ１１の間の領域）には、２つのハロ領域１７ｂ、２つのエクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【００２５】
アクセスゲート電極ＡＧ１とドライブゲート電極ＤＧ１との間に位置する素子形成領域３ａの部分（領域Ｂ）、および、アクセスゲート電極ＡＧ１１とドライブゲート電極ＤＧ１１との間に位置する素子形成領域３ａの部分（領域Ｄ）のそれぞれには、ハロ領域１７ａ、ハロ領域１７ｃ、２つのエクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【００２６】
ドライブゲート電極ＤＧ１に対して、アクセスゲート電極ＡＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）、および、ドライブゲート電極ＤＧ１１に対して、アクセスゲート電極ＡＧ１１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｅ）のそれぞれには、ハロ領域１７ｃ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。ハロ領域１７ａ，１７ｂは、アクセスゲート電極ＡＧ１、ＡＧ１１の直下の領域に達するように形成され、ハロ領域１７ｃ、１７ｃは、ドライブゲート電極ＤＧ１、ＤＧ１１の直下の領域に達するように形成されている。
【００２７】
アクセスゲート電極ＡＧ１、ＡＧ１１およびドライブゲート電極ＤＧ１、ＤＧ１１を覆うように、シリコン窒化膜等のストレスライナー膜２０が形成されている。そのストレスライナー膜２０を覆うように、シリコン酸化膜（たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）等の層間絶縁膜２１が形成されている。層間絶縁膜２１およびストレスライナー膜２０を貫通して金属シリサイド膜１９に電気的に接続されるプラグ２４が形成されている。プラグ２４は、ＴｉＮ膜等のバリア金属膜２２とタングステン膜２３を含んでいる。領域Ｅ、Ｄ，Ａ，Ｂ，Ｃの金属シリサイド１９にそれぞれ接続するプラグ２４は、図４に示すコンタクトＣ１２，Ｃ１３，Ｃ４、Ｃ３、Ｃ２を構成する。
【００２８】
プラグ２４を覆うように、層間絶縁膜２１上にシリコン窒化膜等のエッチングストッパ膜２５が形成されている。そのエッチングストッパ膜２５上にシリコン酸化膜等の層間絶縁膜２６が形成されている。層間絶縁膜２６およびエッチングストッパ膜２５を貫通してプラグ２４に電気的に接続される銅配線２９が形成されている。銅配線２９はＴａＮ膜等のバリア金属膜２７と銅膜２８とを含み、第１金属配線を構成する。図５では図示されていないが、第１金属配線より上層にさらに多層の金属配線が形成される。
【００２９】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図６は、トランジスタと第１金属配線との接続構造を示す平面図である。図７は、第１の金属配線と第２の金属配線との接続構造を示す平面図である。図８は、第２の金属配線と第３の金属配線との接続構造を示す平面図である。図６〜図８は、１つのメモリセルに対する多層配線構造を示すが、その隣接するＳＲＡＭメモリセル上の多層配線構造は、図６〜図８と鏡面対称に配線パターンが形成されるので、ＳＲＡＭメモリセル５２ａについて主に説明する。
【００３０】
アクセストランジスタＴ１のソースまたはドレイン領域（以下、必要に応じて「Ｓ・Ｄ」と記す。）の一方（領域Ａ）は、コンタクトＣ４（プラグ２４）、第１金属配線Ｍ１５（銅配線２９）およびヴィアＶ１３を介して、ビット線ＢＬとしての第２金属配線Ｍ２３に電気的に接続されている。アクセストランジスタＴ１のＳ・Ｄの他方（領域Ｂ）は、コンタクトＣ３（プラグ２４）、第１金属配線Ｍ１４およびコンタクトＣ６を介して、ロードトランジスタＴ５のＳ・Ｄの一方と、ロードトランジスタＴ６のロードゲート電極ＬＧ２と、ドライブトランジスタＴ４のドライブゲート電極ＤＧ２とに電気的に接続されている。また、アクセストランジスタＴ１のＳ・Ｄの他方（領域Ｂ）は、ドライブトランジスタＴ３のＳ・Ｄの一方（領域Ｂ）に電気的に接続されている。
【００３１】
アクセストランジスタＴ１のアクセスゲート電極ＡＧ１は、コンタクトＣ１（プラグ２４）、第１金属配線Ｍ１２、ヴィアＶ１２、第２金属配線Ｍ２２およびヴィア２２を介して、ワード線ＷＬとしての第３金属配線Ｍ３２に電気的に接続されている。ドライブトランジスタＴ３のＳ・Ｄの他方（領域Ｃ）は、コンタクトＣ２（プラグ２４）、第１金属配線Ｍ１１、ヴィアＶ１１、第２金属配線Ｍ２１およびヴィア２１を介して、接地電位が与えられる接地配線Ｖｓｓとしての第３金属配線Ｍ３１に電気的に接続されている。ロードトランジスタＴ５のＳ・Ｄの他方は、コンタクトＣ５、第１金属配線Ｍ１３およびヴィアＶ１４を介して、電源配線としての第２金属配線Ｍ２４に電気的に接続されている。
【００３２】
アクセストランジスタＴ２のＳ・Ｄの一方は、コンタクトＣ９、第１金属配線Ｍ１６およびヴィアＶ１６を介して、ビット線／ＢＬとしての第２金属配線Ｍ２５に電気的に接続されている。アクセストランジスタＴ２のＳ・Ｄの他方は、コンタクトＣ１０、第１金属配線Ｍ１７およびコンタクトＣ７を介して、ロードトランジスタＴ６のＳ・Ｄの一方と、ロードトランジスタＴ５のロードゲート電極ＬＧ１と、ドライブトランジスタＴ３のドライブゲート電極ＤＧ１とに電気的に接続されている。また、アクセストランジスタＴ２のＳ・Ｄの他方は、ドライブトランジスタＴ４のＳ・Ｄの一方に電気的に接続されている。
【００３３】
アクセストランジスタＴ２のアクセスゲート電極ＡＧ２は、コンタクトＣ１２、第１金属配線Ｍ１９、ヴィアＶ１７、第２金属配線Ｍ２６およびヴィアＶ２３を介して、ワード線ＷＬとしての第３金属配線Ｍ３２に電気的に接続されている。ドライブトランジスタＴ４のＳ・Ｄの他方は、コンタクトＣ１１、第１配線Ｍ１１０、ヴィアＶ１８、第２金属配線Ｍ２７およびヴィアＶ２４を介して、接地電位が与えられる接地配線Ｖｓｓとしての第３金属配線Ｍ３３に電気的に接続されている。ロードトランジスタＴ６のＳ・Ｄの他方は、コンタクトＣ８、第１金属配線Ｍ１８およびヴィアＶ１５を介して、電源電位が与えられる電源配線Ｖｄｄとしての第２金属配線Ｍ２４に電気的に接続されている。
【００３４】
したがって、図４に示すように、ＳＲＡＭメモリセル５２ａにおいてコンタクトＣ１，Ｃ１２には共通のワード線ＷＬが接続される。コンタクトＣ２，Ｃ１１には接地配線Ｖｓｓが接続される。コンタクトＣ５，Ｃ８には電源線Ｖｄｄが接続される。コンタクトＣ４，Ｃ９にはそれぞれビット線ＢＬ、／ＢＬが接続される。コンタクトＣ３，Ｃ６が記憶ノードＳＮ１を構成し、コンタクトＣ７、Ｃ１０が記憶ノードＳＮ２を構成する。
【００３５】
また、メモリセル５２ａに隣接するＳＲＡＭメモリセル５２ｂにおいて、コンタクトＣ１３は隣接するＳＲＡＭメモリセル５２ｂの記憶ノードＳＮ１を構成する。コンタクトＣ１２には接地配線Ｖｓｓが接続される。ビット線ＢＬに接続するコンタクトＣ４はＳＲＡＭメモリセル５２ａ、５２ｂで共有される。
【００３６】
次に、アクセストランジスタの構造について詳しく説明する。なお、以降に参照する断面図は、図４に示す断面線Ｖ−Ｖに対応する断面線に沿った断面構造を示す。図９に示すように、素子形成領域３ａ（図４参照）を横切るように形成されたアクセストランジスタＴ１（Ｔ２）のアクセスゲート電極ＡＧ１は、ＳｉＯＮ等の界面層（Inter Layer）６上に、それぞれＬａを含有したＨｆＯ２、ＨｆＳｉＯＮなど所定の誘電率を有するＨｉｇｈ−ｋ膜７、ＴｉＮなど所定の仕事関数を有する金属膜８およびポリシリコン膜９を積層させる態様で形成され、ポリシリコン膜９の表面にはさらにニッケルシリサイド等の金属シリサイド膜１９が形成されている。アクセスゲート電極ＡＧ１の両側面上には、たとえばシリコン窒化膜等のオフセットスペーサ１０が形成されている。そのオフセットスペーサ１０の上には、シリコン酸化膜１８ａとシリコン窒化膜１８ｂからなるサイドウォールスペーサ１８が形成されている。
【００３７】
アクセスゲート電極ＡＧ１を挟んで、アクセスゲート電極ＡＧ１が延在する方向と直交（ゲート長方向）する一方（ドライブトランジスタＴ３が位置する側）の素子形成領域の部分には、ハロ領域１７ａ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。一方、他方の素子形成領域の部分には、ハロ領域１７ｂ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【００３８】
ハロ領域１７ａ，１７ｂは、図９に示すように、一対のソースまたはドレイン領域１６の互いに対向する部分にそれぞれ隣接した領域にあり、サイドウォールスペーサ１８の直下の領域からアクセスゲート電極ＡＧ１の直下の領域に達するように形成されている。ハロ領域の不純物濃度は１×１０18／ｃｍ3〜１×１０19／ｃｍ3のオーダであるが、本半導体装置では、ハロ領域１７ａの不純物濃度は、ハロ領域１７ｂの不純物濃度よりも高く設定されている。ハロ領域の不純物濃度プロファイルを図１０に示す。横軸は、アクセスゲート電極ＡＧ１の側面下端部の半導体基板の表面の部分からの深さ（矢印Ｆ１，Ｆ２）を示し、縦軸はＰ型不純物の不純物濃度を示す。ハロ領域１７ａ、１７ｂでは、アクセスゲート電極ＡＧ１の側面下端部の半導体基板の表面の部分において、ハロ領域１７ａの不純物濃度は、ハロ領域１７ｂの不純物濃度よりも高い。また、それぞれ表面から所定の深さｆ１、ｆ２において不純物濃度のピーク（極大値）が最初に現れ、ハロ領域１７ａの不純物濃度のピークも、ハロ領域１７ｂの不純物濃度のピークよりも高く、ハロ領域１７ａでは約６×１０18／ｃｍ3であり、ハロ領域１７ｂでは約５×１０18／ｃｍ3である。ＳＲＡＭメモリセルのエクステンション領域の不純物濃度は５×１０20／ｃｍ3〜１×１０21／ｃｍ3であり、ソースまたはドレイン領域の不純物濃度は約５×１０21／ｃｍ3である。
【００３９】
後述するように、本半導体装置では、アクセストランジスタＴ１，Ｔ２の１対のハロ領域１７のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ａの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域１７ｂの不純物濃度よりも高く設定されていることで、読み出しマージンおよび書き込みマージンを確保することができる。
【００４０】
次に、上述した半導体装置の製造方法について説明する。半導体装置には、ＳＲＡＭ回路の他にロジック回路等も含まれるが、ここでは、ＳＲＡＭメモリセルのアクセストランジスタおよびドライブトランジスタを形成する方法を中心に説明する。
【００４１】
まず、半導体基板１の主表面に素子分離絶縁膜２を形成することによって、互いに電気的に分離される素子形成領域３ａ，３ｂが規定される（図４参照）。次に、図１１に示すように、素子形成領域３ａにｐウェル４が形成される。
【００４２】
次に、半導体基板１の表面上に、界面層６を介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜７、所定の仕事関数を有する金属膜８およびポリシリコン膜９を積層させる態様で、アクセスゲート電極（ＡＧ１、ＡＧ１１）となるゲート構造Ｇと、ドライブゲート電極（ＤＧ１、ＤＧ１１）となるゲート構造Ｇが形成される。次に、ゲート構造Ｇを覆うように半導体基板１上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサ１０が形成される。
【００４３】
次に、図１２および図１３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３１が形成される（注入マスクＡ）。レジストマスク３１は、アクセスゲート電極ＡＧ１となるゲート構造Ｇに対して、ドライブゲート電極ＤＧ１となるゲート構造Ｇが位置する側と反対側に位置する素子形成領域３ａの部分（領域Ａ：アクセスゲート電極ＡＧ１、ＡＧ１１の間に位置する領域）を覆い、アクセスゲート電極ＡＧ１となるゲート構造Ｇとドライブゲート電極ＤＧ１となるゲート構造Ｇとの間に位置する素子形成領域３ａの部分（領域Ｂ）と、ドライブゲート電極ＤＧ１となるゲート構造Ｇに対してアクセスゲート電極ＡＧ１となるゲート構造Ｇが位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）とを一つの開口で露出し、アクセスゲート電極ＡＧ１１となるゲート構造Ｇとドライブゲート電極ＤＧ１１となるゲート構造Ｇとの間に位置する素子形成領域３ａの部分（領域Ｄ）と、ドライブゲート電極ＤＧ１１となるゲート構造Ｇに対してアクセスゲート電極ＡＧ１１となるゲート構造Ｇが位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｅ）とを他の一つの開口で露出するパターンに形成される。
【００４４】
すなわち、レジストマスク３１の個々の開口部は、隣接する２つのＳＲＡＭメモリセルを跨ぐように形成され、一方のＳＲＡＭメモリセルのアクセスゲート電極となるゲート構造の一側面から、他方のＳＲＡＭメモリセルのアクセスゲート電極となるゲート構造の一側面までの領域を連続的に露出する。また、レジストマスク３１は、アクセスゲート電極となるゲート構造の一側面とは反対側の側面とその側面に隣接する素子形成領域の部分を覆うとともに、ＰＭＩＳ領域ＲＰを覆う。
【００４５】
次に、図１４に示すように、レジストマスク３１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ｂおよび領域Ｃのｐウェル４にｐ型不純物領域１１ａが形成される。次に、図１５に示すように、同じレジストマスク３１を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ｂおよび領域Ｃのｐウェル４にｐ型不純物領域１１ｂが形成される（ハロ注入Ａ）。なお、図１４に示す工程の注入と図１５に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【００４６】
次に、図１６に示すように、レジストマスク３１が除去される。このとき、素子形成領域３ａにおける領域Ａには、不純物領域は形成されていない。次に、図１７に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３２が形成される（注入マスクＢ）。レジストマスク３２は、ＰＭＩＳ領域ＲＰを覆い、領域Ａ〜領域Ｅを含むＮＭＩＳ領域ＲＮを露出するパターンに形成される。
【００４７】
次に、図１８に示すように、レジストマスク３２（図１７参照）を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ、Ｂ，Ｃのｐウェル４にｐ型不純物領域１１ｃが形成される。次に、図１９に示すように、同じレジストマスク３２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ，Ｂ，Ｃのｐウェル４にｐ型不純物領域１１ｄが形成される（ハロ注入Ｂ）。
【００４８】
なお、図１８に示す工程の注入と図１９に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。また、注入量としては、図１４および図１５に示す工程の注入量と図１８および図１９に示す工程の注入量とを、同じ注入量にしてもよいし、異なる注入量にしてもよい。さらに、注入エネルギーとしても、図１４および図１５に示す工程の注入エネルギーと図１８および図１９に示す工程の注入エネルギーとを、同じ注入エネルギーにしてもよいし、異なる注入エネルギーにしてもよい。
【００４９】
こうして、図２０に示すように、領域Ａでは、ｐ型不純物領域１１ｃ，１１ｄが形成され、領域Ｂ〜領域Ｅでは、ｐ型不純物領域１１ａ，１１ｂ，１１ｃ，１１ｄが形成される。ｐ型不純物領域１１ａ，１１ｂ，１１ｃ，１１ｄの一部がハロ領域となる。
【００５０】
次に、図２１に示すように、同じレジストマスク３２を注入マスク（注入マスクＢ）として、たとえば、リンまたは砒素を、半導体基板１の主表面に垂直な方向から半導体基板１内に注入することにより、露出したｐウェル４の表面から所定の深さにわたりエクステンション領域１５が形成される（エクステンション注入）。その後、レジストマスク３２が除去される。なお、図２１に示すエクステンション注入工程は、図１７に示すマスク形成工程後、図１８および図１９に示すハロ注入工程よりも前に行ってもよい。また、図１７〜図２１に示す一連の工程（図２１に示す工程は、図１８に示す工程前に行う場合も含む）は、図１２〜図１６に示すマスク形成工程およびハロ注入工程よりも前に行うこともできる。
【００５１】
次に、図２２に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク３３が形成される（注入マスクＣ）。次に、素子形成領域３ａにハロ領域１１ａ，１１ｂ，１１ｃ，１１ｄを形成する工程と同様にして、レジストマスク３３を注入マスクとして、リンまたは砒素を、半導体基板１の主表面に垂直な方向から基板１内に注入することにより、素子形成領域３ｂにハロ領域（図示せず）が形成される。次に、ボロンを、半導体基板１の主表面に垂直な方向から半導体基板１内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスク３３が除去される。
【００５２】
次に、ゲート構造Ｇ（アクセスゲート電極ＡＧ１、ＡＧ１１、ドライブゲート電極ＤＧ１、ＤＧ１１等）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、図２３に示すように、ゲート構造Ｇの両側面上に、シリコン酸化膜１８ａとシリコン窒化膜１８ｂからなるサイドウォールスペーサ１８が形成される。
【００５３】
次に、図２４に示すように、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスク３４が形成される。次に、図２５に示すように、レジストマスク３４（図２４）およびサイドウォールスペーサ１８等を注入マスクとして、リンまたは砒素を、半導体基板１の主表面に垂直な方向から半導体基板１内に注入することにより、露出したｐウェル４の表面から所定の深さにわたりソースまたはドレイン領域１６が形成される。その後、レジストマスク３４が除去される。
【００５４】
次に、図２６に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク３５が形成される。次に、レジストマスク３５およびサイドウォールスペーサ１８等を注入マスクとして、ボロンを、半導体基板１の主表面に垂直な方向から半導体基板１内に注入することにより、露出した素子形成領域３ｂの表面から所定の深さにわたりソースまたはドレイン領域（図示せず）が形成される。その後、レジストマスク３５が除去される。
【００５５】
次に、図２７に示すように、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソースまたはドレイン領域１６、エクステンション領域１５およびハロ領域１７ａ，１７ｂ，１７ｃを活性化させる。このとき、不純物が熱拡散することで、ソースまたはドレイン領域１６、エクステンション領域１５およびハロ領域１７ａ，１７ｂ，１７ｃは、横方向と縦（深さ）方向に広がることになる。
【００５６】
次に、図２８に示すように、サリサイドプロセスにより、露出しているソースまたはドレイン領域１６およびアクセスゲート電極ＡＧ１、ＡＧ１１およびドライブゲート電極ＤＧ１、ＤＧ１１のポリシリコン膜の表面に、たとえばニッケルシリサイド等の金属シリサイド膜１９が形成される。次に、図２９に示すように、アクセスゲート電極ＡＧ１、ＡＧ１１およびドライブゲート電極ＤＧ１、ＤＧ１１を覆うように、たとえば、シリコン窒化膜等のストレスライナー膜２０が形成される。そのストレスライナー膜２０を覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）等の層間絶縁膜２１が形成される。
【００５７】
次に、層間絶縁膜２１に異方性エッチングを施すことにより、金属シリサイド膜１９を露出するコンタクトホール２１ａ（図３０参照）が形成される。次に、コンタクトホール２１ａの内壁を覆うように、チタンナイトライド（ＴｉＮ）等のバリア金属膜２２（図３０参照）が形成され、さらに、そのバリア金属膜２２の上にコンタクトホール２１ａ内を充填するようにタングステン膜２３（図３０参照）が形成される。次に、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を施すことにより、層間絶縁膜２１の上面上に位置するバリア金属膜およびタングステン膜の部分が除去されて、図３０に示すように、コンタクトホール２１ａ内に、バリア金属膜２２とタングステン膜２３を含むプラグ２４が形成される。
【００５８】
次に、図５に示すように、プラグ２４を覆うように、シリコン窒化膜等のエッチングストッパ膜２５が形成される。そのエッチングストッパ膜２５上に、シリコン酸化膜等の層間絶縁膜２６が形成される。次に、プラグ２４の表面を露出する溝２６ａが形成される。次に、溝２６ａの内壁を覆うように、たとえばタンタルナイトライド（ＴａＮ）等のバリア金属膜２７が形成され、さらに、そのバリア金属膜２７の上に溝２６ａ内を充填するように銅膜２８が形成される。次に、化学的機械研磨処理を施すことにより、層間絶縁膜２６の上面上に位置するバリア金属膜および銅膜の部分が除去されて、溝２６ａ内に、バリア金属膜２７と銅膜２８を含む銅配線２９が形成される。銅配線２９は第１金属配線に対応する。
【００５９】
この後、銅配線２９を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグ２４を形成する方法と同様の方法によりヴィアＶ１１〜Ｖ１８（図６参照）が形成される。次に、ヴィアＶ１１〜Ｖ１８を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線２９を形成する方法と同様の方法により、第２金属配線Ｍ２１〜Ｍ２７（図７参照）が形成される。
【００６０】
次に、第２金属配線Ｍ２１〜Ｍ２７を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグ２４を形成する方法と同様の方法によりヴィアＶ２１〜Ｖ２４（図８参照）が形成される。次に、ヴィアＶ２１〜Ｖ２４を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線２９を形成する方法と同様の方法により、第３金属配線Ｍ３１〜Ｍ３３（図８参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【００６１】
一般的に、ＳＲＡＭメモリセルの読出しマージンを確保するためにはβ比を高くすることが望ましく、書込みマージンを確保するためにはγ比を高くすることが望ましいことが知られている。たとえば、図３を参照して、β比は、アクセストランジスタＴ１（Ｔ２）に対するドライブトランジスタＴ３（Ｔ４）の電流比（ただし、アクセストランジスタとドライブトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。γ比は、ロードトランジスタＴ５（Ｔ６）に対するアクセストランジスタＴ１（Ｔ２）の電流比（アクセストランジスタとロードトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。
【００６２】
読出しマージンおよび書込みマージンの双方を確保する手段として、電流の流れる向きにより電流特性が異なるという非対称な性質をもつトランジスタをアクセストランジスタに用いることが有効である。本半導体装置では、１対のハロ領域１７ａ，１７ｂをもつアクセストランジスタＴ１、Ｔ２において、ハロ領域１７ａの不純物濃度がハロ領域１７ｂの不純物濃度よりも高く設定されている。
【００６３】
図３１に示すように、アクセストランジスタＴ１（Ｔ２）において、相対的に不純物濃度が高いハロ領域１７ａが形成された側に位置するソースまたはドレイン領域から相対的に不純物濃度が低いハロ領域１７ｂが形成された側に位置するソースまたはドレイン領域に向かって流れる電流を電流ＩＦとし、その逆方向に向かって流れる電流を電流ＩＲとする。同一のソース対ドレイン電圧における、電流ＩＦ，ＩＲとソース対ゲート電圧Ｖｇｓとの関係は、図３２に示すとおりとなる。すなわち、ハロ領域１７ａ側のソースまたはドレイン領域からハロ領域１７ｂ側のソースまたはドレイン領域に電流が流れる際のトランジスタのしきい値電圧は、その逆のハロ領域１７ｂ側のソースまたはドレイン領域からハロ領域１７ａ側のソースまたはドレイン領域に電流が流れる際のトランジスタのしきい値電圧よりも低くなる。
【００６４】
このことから、不純物濃度が相対的に高いハロ領域１７ａを記憶ノードＳＮ１（ＳＮ２）側に形成し、不純物濃度が相対的に低いハロ領域１７ｂをビット線ＢＬ（／ＢＬ）側に形成することで、読出し時においてビット線から記憶ノードへの電流を抑えやすく、かつ、書込み時には記憶ノードからビット線への電流を増加させやすくすることができる。これにより、β比を劣化させることなくγ比を高くすることができ、また、γ比を劣化させることなくβ比を高くすることができる。あるいは、β比とγ比の双方を高くすることができる。その結果、読み出しマージンと書き込みマージンを確保することができる。
【００６５】
加えて本半導体装置では、このようなアクセストランジスタを含む各トランジスタのハロ領域を形成するための注入マスクとなるレジストマスクを削減することができる。このことについて比較例を交えて説明する。
【００６６】
比較例に係る半導体装置では、まず、図３３に示すように、半導体基板１０１の主表面に素子分離絶縁膜１０２を形成することによって、互いに電気的に分離された素子形成領域１０３ａ，１０３ｂが規定される。次に、素子形成領域１０３ａを横切るように、アクセストランジスタＡＬのアクセスゲート電極ＡＬＧ、アクセストランジスタＡＲのアクセスゲート電極ＡＲＧ、ドライブトランジスタＮＬのドライブゲート電極ＮＬＧおよびドライブトランジスタＮＲのドライブゲート電極ＮＲＧが、それぞれ所定の位置に形成される。また、素子形成領域１０３ｂを横切るように、ロードトランジスタＰＬのロードゲート電極ＰＬＧおよびロードトランジスタＰＲのロードゲート電極ＰＲＧが、それぞれ所定の位置に形成される。なお、図３３では、２つ分のＳＲＡＭメモリセル（点線枠１５２ａ、１５２ｂ）が示されている。
【００６７】
次に、ハロ領域等を形成する工程について説明する。図３４に示すように、まず、アクセストランジスタＡＬ，ＡＲのハロ領域を形成するためのレジストマスク１３１が形成される。レジストマスク１３１は、点線枠１５２ａ内のＳＲＡＭメモリセルのアクセストランジスタＡＲが形成される領域ＲＡＲと、点線枠１５２ｂ内のＳＲＡＭメモリセルのアクセストランジスタＡＬが形成される領域ＲＡＬを露出し、他の領域を覆うように形成される。
【００６８】
次に、レジストマスク１３１を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。このとき、領域ＲＡＬでは、アクセストランジスタＡＬに対してドライブトランジスタＮＬ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。また、領域ＲＡＲでは、アクセストランジスタＡＲに対してドライブトランジスタＮＲ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。こうして、アクセストランジスタＡＬ，ＡＲでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク１３１が除去される。
【００６９】
次に、図３５に示すように、他のアクセストランジスタＡＬ，ＡＲのハロ領域を形成するためのレジストマスク１３２が形成される。レジストマスク１３２は、点線枠１５２ａ内のＳＲＡＭメモリセルのアクセストランジスタＡＬが形成される領域ＲＡＬと、点線枠１５２ｂ内のＳＲＡＭメモリセルのアクセストランジスタＡＲが形成される領域ＲＡＲを露出し、他の領域を覆うように形成される。
【００７０】
次に、レジストマスク１３２を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。このとき、領域ＲＡＬでは、アクセストランジスタＡＬに対してドライブトランジスタＮＬ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。また、領域ＲＡＲでは、アクセストランジスタＡＲに対してドライブトランジスタＮＲ側に位置する素子形成領域１０３ａの部分に、より多くのｐ型の不純物が注入される。こうして、アクセストランジスタＡＬ，ＡＲでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク１３２が除去される。
【００７１】
次に、図３６に示すように、ロードトランジスタＰＬ，ＰＲのハロ領域とエクステンション領域を形成するためのレジストマスク１３３が形成される。レジストマスク１３３は、点線枠１５２ａ内のＳＲＡＭメモリセルのロードトランジスタＰＬ，ＰＲが形成される領域と、点線枠１５２ｂ内のＳＲＡＭメモリセルのロードトランジスタＰＬ，ＰＲが形成される領域を露出し、アクセストランジスタＡＬ，ＡＲおよびドライブトランジスタＮＬ，ＮＲが形成される領域を覆うように形成される。
【００７２】
次に、レジストマスク１３３を注入マスクとして、ｎ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ｂに注入することによりハロ領域が形成される。また、レジストマスク１３３を注入マスクとして、ｐ型の不純物を露出した素子形成領域１０３ｂに注入することによりエクステンション領域が形成される。その後、レジストマスク１３３が除去される。
【００７３】
次に、図３７に示すように、ドライブトランジスタＮＬ，ＮＲのハロ領域を形成するためのレジストマスク１３４が形成される。レジストマスク１３４は、点線枠１５２ａ内のＳＲＡＭメモリセルのロードトランジスタＮＬ，ＮＲが形成される領域ＲＮＬ，ＲＮＲと、点線枠１５２ｂ内のＳＲＡＭメモリセルのロードトランジスタＮＬ，ＮＲが形成される領域ＲＮＬ，ＲＮＲとを露出し、他の領域を覆うように形成される。次に、レジストマスク１３４を注入マスクとして、ｐ型の不純物を斜めイオン注入によって露出した素子形成領域１０３ａに注入することによりハロ領域が形成される。その後、レジストマスク１３４が除去される。
【００７４】
こうして、比較例に係る半導体装置では、非対称のハロ領域を備えたＳＲＡＭメモリセルが形成されることになる。このＳＲＡＭメモリセルにおいて、非対称のハロ領域を含むハロ領域を形成するための注入マスクとして、レジストマスク１３１、レジストマスク１３２、レジストマスク１３３およびレジストマスク１３４の少なくとも４つのレジストマスクが必要とされる。
【００７５】
比較例に係る半導体装置に対して、上述した半導体装置では、アクセストランジスタＴ１，Ｔ２の非対称のハロ領域とドライブトランジスタＴ３，Ｔ４のハロ領域は、レジストマスク３１（注入マスクＡ）とレジストマスク３２（注入マスクＢ）とにより形成される。また、ロードトランジスタＴ５，Ｔ６のハロ領域はレジストマスク３３（注入マスクＣ）により形成される。
【００７６】
すなわち、ＳＲＡＭメモリセルを構成する各トランジスタのハロ領域を形成するために、比較例に係る半導体装置では少なくとも４つの注入マスク（レジストマスク）が必要とされるのに対して、上述した半導体装置では３つの注入マスク（レジストマスク）によって各トランジスタのハロ領域を形成することができることになる。これにより、レジストマスクをパターニングするための写真製版マスクを少なくとも１枚削減することができ、その結果、生産コストの低減に寄与することができる。
【００７７】
また、上述した半導体装置では、ドライブトランジスタＴ３，Ｔ４の１対のハロ領域１７ｃ、１７ｃの不純物濃度は、アクセストランジスタＴ１，Ｔ２の１対のハロ領域１７ａ，１７ｂのうち、不純物濃度が高い方のハロ領域１７ａの不純物濃度と同じ濃度になる。具体的には、ドライブトランジスタＴ３，Ｔ４のドライブゲート電極の側面下端部の半導体基板の表面の部分からの深さ方向（図９に示される矢印Ｆ１，Ｆ２に対応）の不純物濃度プロファイルは、一対のハロ領域１７ｃの双方とも、図１０に示されるＦ１と同じ不純物濃度プロファイルとなる。これにより、ドライブトランジスタＴ３，Ｔ４のしきい値電圧が上がるため、リーク電流を抑制することができ、その結果、消費電力の低減を図ることができる。
【００７８】
なお、しきい値電圧が上がることで、ドライブトランジスタＴ３，Ｔ４の動作速度が多少影響を受けることになる。上述した半導体装置では、ドライブトランジスタＴ３，Ｔ４のドライブゲート電極ＤＧ１，ＤＧ２の幅が、アクセストランジスタＴ１，Ｔ２のアクセスゲート電極ＡＧ１，ＡＧ２の幅よりも長く設定されている。これにより、ドライブトランジスタＴ３，Ｔ４の駆動力が向上し動作速度を改善することができる。
【００７９】
また、上述した半導体装置のアクセストランジスタとドライブトランジスタでは、注入マスクＡおよび注入マスクＢを用いてそれぞれハロ注入Ａとハロ注入Ｂを行った後に、注入マスクＢを用いてエクステンション注入を行う場合を例に挙げて説明したが、エクステンション注入を行った後に、ハロ注入を行うようにしてもよい。この場合には、まず、注入マスクＢを用いてエクステンション注入とハロ注入Ｂとを順次行い、その後、注入マスクＡを用いてハロ注入Ａを行うようにしてもよい。また、注入マスクＢを用いてハロ注入Ｂとエクステンション注入とを順次行い、その後、注入マスクＡを用いてハロ注入Ａを行うようにしてもよい。
【００８０】
また、注入マスクＡ，Ｂとして形成されるレジストマスク３１，３２では、開口部（抜きのパターン）として、隣接するアクセス（ドライブ）ゲート電極間の間隔に比べて十分に大きい開口部が形成される。これにより、ボロン（ｐ型の不純物）を斜めに注入しても、レジストマスクによってボロンが遮蔽されることなく、ボロンを注入すべき領域に確実に注入することができる。
【００８１】
変形例
上述した半導体装置では、ドライブトランジスタＴ３，Ｔ４における一対のハロ領域１７ｃの不純物濃度は、同じ不純物濃度に設定されている。しかし、ＳＲＡＭの動作に関し、ドライブトランジスタにおいて接地配線Ｖｓｓから記憶ノードＳＮ１，ＳＮ２への電流は生じない。このため、たとえば、図３８に示すように、記憶ノードＳＮ１、ＳＮ２に接続するＳ・Ｄ側のハロ領域１７ｃｃの不純物濃度を、接地配線Ｖｓｓに接続するＳ・Ｄ側のハロ領域１７ｃの不純物濃度よりも低くしてもよい。
【００８２】
この半導体装置は、注入マスクＡとして、図１２に示されるレジストマスク３１に代えて、図３９に示されるレジストマスク４０を使用する以外は、上述した図３に示される半導体装置の製造方法と同じ方法によって形成される。注入マスクＡとしてのレジストマスク４０は、アクセスゲート電極ＡＧ１（ゲート構造）の側面からアクセスゲート電極ＡＧ１とドライブゲート電極ＤＧ１（ゲート構造）との間の中間までの領域Ｂの一部を開口する開口部と、領域Ｃの全体を開口する開口部を有し、領域Ａの全体、領域Ｂの残りの一部およびＰＭＩＳ領域ＲＰを覆う。図４に示される断面線Ｖ−Ｖに対応する断面線に沿った断面構造は、図４０に示すとおりである。図５に示される半導体装置と異なる点は、変形例に係る半導体装置では、各メモリセルのハロ領域１７ｃｃの不純物濃度がハロ領域１７ｂの不純物濃度と同じ濃度である点である。
【００８３】
実施の形態２
前述した実施の形態では、ドライブトランジスタの１対のハロ領域の不純物濃度が同じ場合を例に挙げて説明した。ここでは、アクセストランジスタの１対のハロ領域の不純物濃度を非対称としたうえで、ドライブトランジスタの１対のハロ領域の不純物濃度も非対称とした半導体装置について説明する。
【００８４】
まず、ＳＲＡＭメモリセルの等価回路について説明する。図４１に示すように、本半導体装置の各メモリセルのアクセストランジスタＴ１，Ｔ２では、それぞれに形成される１対のハロ領域１７のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ａの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域１７ｂの不純物濃度よりも高く設定されている。また、ドライブトランジスタＴ３，Ｔ４では、それぞれに形成される１対のハロ領域１７（１７ｄ、１７ｅ）のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ｄの不純物濃度が、接地電位に接続されている側のハロ領域１７ｅの不純物濃度よりも高く設定されている。なお、これ以外の構成については図３に示す等価回路と同じ構成なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００８５】
次に、ＳＲＡＭメモリセルの構造について説明する。図４２および図４３に示すように、アクセスゲート電極ＡＧ１に対して、ドライブゲート電極ＤＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ａ：アクセスゲート電極ＡＧ１，ＡＧ１１の間に位置する領域）には、ハロ領域１７ｂ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【００８６】
アクセスゲート電極ＡＧ１とドライブゲート電極ＤＧ１との間に位置する素子形成領域３ａの部分（領域Ｂ）には、ハロ領域１７ａ、ハロ領域１７ｄ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【００８７】
ドライブゲート電極ＤＧ１に対して、アクセスゲート電極ＡＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）には、ハロ領域１７ｅ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。アクセスゲート電極ＡＧ１１とドライブゲート電極ＤＧ１１との間に位置する素子形成領域３ａの部分（領域Ｄ）には、ハロ領域１７ａ、ハロ領域１７ｄ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。ドライブゲート電極ＤＧ１１に対して、アクセスゲート電極ＡＧ１１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｅ）には、ハロ領域１７ｅ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。ハロ領域１７ａ，１７ｂは、アクセスゲート電極ＡＧ１、ＡＧ１１の直下の領域に達するように形成され、ハロ領域１７ｄ、１７ｅは、ドライブゲート電極ＤＧ１、ＤＧ１１の直下の領域に達するように形成されている。
【００８８】
アクセストランジスタＴ１，Ｔ２の１対のハロ領域１７ａ，１７ｂは、サイドウォールスペーサ１８の直下の領域からアクセスゲート電極ＡＧ１の直下の領域に達するように形成されている。ハロ領域１７ａの不純物濃度は、ハロ領域１７ｂの不純物濃度よりも高く設定されている。
【００８９】
また、ドライブトランジスタＴ３，Ｔ４の１対のハロ領域１７ｄ、１７ｅのうち、ハロ領域１７ｄの不純物濃度は、アクセストランジスタＴ１，Ｔ２の１対のハロ領域１７ａ，１７ｂのうち、不純物濃度が高い方のハロ領域１７ａの不純物濃度と同じ濃度とされる。一方、ハロ領域１７ｅの不純物濃度は、１対のハロ領域１７ａ，１７ｂのうち、不純物濃度が低い方のハロ領域１７ｂの不純物濃度と同じ濃度とされる。
【００９０】
なお、これ以外の構成については、前述した半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。また、図４３では、第１金属配線に対応する銅配線２９までの構造が示されているが、その銅配線２９より上層の配線構造については、図６〜図８に示される配線構造と同様の構造が適用される。
【００９１】
次に、上述した半導体装置の製造方法について説明する。まず、図４に示す工程と同様の工程を経て、半導体基板１の表面上に、界面層６を介在させて、アクセスゲート電極（ＡＧ１）となるゲート構造Ｇと、ドライブゲート電極（ＤＧ１）となるゲート構造Ｇが形成される。次に、ゲート構造Ｇの両側面にオフセットスペーサ１０が形成される（図４参照）。
【００９２】
次に、図４４および図４５に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３６が形成される（注入マスクＡ）。レジストマスク３６は、アクセスゲート電極ＡＧ１となるゲート構造Ｇに対して、ドライブゲート電極ＤＧ１となるゲート構造Ｇが位置する側と反対側に位置する素子形成領域３ａの部分（領域Ａ）を覆い、アクセスゲート電極ＡＧ１となるゲート構造Ｇとドライブゲート電極ＤＧ１となるゲート構造Ｇとの間に位置する素子形成領域３ａの部分（領域Ｂ）を一つの開口で露出し、ドライブゲート電極ＤＧ１となるゲート構造Ｇに対してアクセスゲート電極ＡＧ１となるゲート構造Ｇが位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）を覆うパターンに形成される。
【００９３】
すなわち、レジストマスク３６の個々の開口部は、各ＳＲＡＭメモリセルのアクセスゲート電極となるゲート構造の一側面からドライブゲート電極となるゲート構造の一側面までの領域を連続的に露出する。また、レジストマスク３６は、アクセスゲート電極となるゲート構造の一側面とは反対側の側面とその側面に隣接する素子形成領域の部分（ビット線が接続される領域）を覆うとともに、ドライブゲート電極となるゲート構造の一側面とは反対側の側面とその側面に隣接する素子形成領域の部分（接地配線が接続される領域）を覆い、さらに、ＰＭＩＳ領域ＲＰを覆う。
【００９４】
次に、図４６に示すように、レジストマスク３６を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ｂおよび領域Ｄのｐウェル４にｐ型不純物領域１１ａが形成される。次に、図４７に示すように、同じレジストマスク３６を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ｂ，Ｄのｐウェル４にｐ型不純物領域１１ｂが形成される（ハロ注入Ａ）。その後、レジストマスク３６が除去される。なお、図４６に示す工程の注入と図４７に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【００９５】
次に、図４８に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３７が形成される（注入マスクＢ）。レジストマスク３７は、領域Ａ〜Ｅを含むＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うパターンに形成される。
【００９６】
次に、図４９に示すように、レジストマスク３７（図４８参照）を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ〜Ｅのｐウェル４にｐ型不純物領域１１ｃが形成される。次に、図５０に示すように、同じレジストマスク３７を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ〜Ｅのｐウェル４にｐ型不純物領域１１ｄが形成される（ハロ注入Ｂ）。
【００９７】
なお、図４９に示す工程の注入と図５０に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。また、注入量としては、図４６および図４７に示す工程の注入量と図４９および図５０に示す工程の注入量とを、同じ注入量にしてもよいし、異なる注入量にしてもよい。さらに、注入エネルギーとしても、図４６および図４７に示す工程の注入エネルギーと図４９および図５０に示す工程の注入エネルギーとを、同じ注入エネルギーにしてもよいし、異なる注入エネルギーにしてもよい。
【００９８】
こうして、図５１に示すように、領域Ａ、領域Ｃおよび領域Ｅでは、ｐ型不純物領域１１ｃ，１１ｄが形成され、領域Ｂおよび領域Ｄでは、ｐ型不純物領域１１ａ，１１ｂ，１１ｃ，１１ｄが形成される。ｐ型不純物領域１１ａ，１１ｂ，１１ｃ，１１ｄの一部がハロ領域となる。
【００９９】
次に、図２１に示す工程と同様に、同じレジストマスク３７を注入マスクとして、リンまたは砒素を、半導体基板１の主表面に垂直な方向から半導体基板１内に注入することにより、露出したｐウェル４の表面から所定の深さにわたりエクステンション領域（図示せず）が形成される（エクステンション注入）。その後、レジストマスク３７が除去される。
【０１００】
次に、図２２に示す工程と同様に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（注入マスクＣ、図示せず）が形成され、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、素子形成領域３ｂにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板１内に注入することにより、エクステンション領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０１０１】
次に、図２３に示す工程と同様の工程を経て、ゲート構造Ｇの両側面上にサイドウォールスペーサ（図示せず）が形成される。次に、図２４および図２５に示す工程と同様の工程を経て、露出したｐウェル４の表面から所定の深さにわたりソースまたはドレイン領域（図示せず）が形成される。次に、図２６に示す工程と同様の工程を経て、露出した素子形成領域３ｂの表面から所定の深さにわたりソースまたはドレイン領域（図示せず）が形成される。
【０１０２】
次に、図２７に示す工程と同様の工程を経て、ソースまたはドレイン領域１６、エクステンション領域１５およびハロ領域１７ａ，１７ｂが活性化される。次に、図２８に示す工程と同様の工程を経て、露出しているソースまたはドレイン領域１６およびアクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１のポリシリコン膜の表面に、たとえばニッケルシリサイド等の金属シリサイド膜１９が形成される。
【０１０３】
次に、図２９に示す工程と同様の工程を経て、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１を覆うようにストレスライナー膜２０が形成され、さらに、そのストレスライナー膜２０を覆うように、ＴＥＯＳ等の層間絶縁膜２１が形成される。次に、図３０に示す工程と同様の工程を経て、層間絶縁膜２１等を貫通するように、バリア金属膜２２とタングステン膜２３を含むプラグ２４が形成される。次に、図４３に示すように、層間絶縁膜２６の溝２６ａ内に、バリア金属膜２７と銅膜２８を含む、第１金属配線となる銅配線２９が形成される。
【０１０４】
この後、銅配線２９の上方に、ヴィアＶ１１〜Ｖ１８を介して銅配線２９にそれぞれ電気的に接続される第２金属配線Ｍ２１〜Ｍ２７（図７参照）が形成され、さらに、ヴィアＶ２１〜Ｖ２４を介して、その第２金属配線Ｍ２１〜Ｍ２７にそれぞれ電気的に接続される第３金属配線Ｍ３１〜Ｍ３３（図８参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０１０５】
上述した半導体装置では、アクセストランジスタＴ１，Ｔ２の非対称のハロ領域とドライブトランジスタＴ３，Ｔ４のハロ領域は、レジストマスク３６（注入マスクＡ）とレジストマスク３７（注入マスクＢ）と注入マスクとして形成される。また、ロードトランジスタＴ５，Ｔ６のハロ領域はレジストマスク３３（注入マスクＣ、図２２参照）を注入マスクとして形成される。これにより、前述した半導体装置と同様に、少なくとも４枚の注入マスクが必要とされる比較例に係る半導体装置に対して、レジストマスクをパターニングするための写真製版マスクを少なくとも１枚削減することができ、その結果、生産コストの低減に寄与することができる。
【０１０６】
さらに、上述した半導体装置では、ドライブトランジスタＴ３，Ｔ４の１対のハロ領域１７ｄ，１７ｅの不純物濃度が非対称とされている。すなわち、ドライブトランジスタＴ３，Ｔ４の１対のハロ領域１７（１７ｄ、１７ｅ）のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ｄの不純物濃度が、接地電位に接続されている側のハロ領域１７ｅの不純物濃度よりも高く、アクセストランジスタＴ１，Ｔ２のハロ領域１７ａの不純物濃度と同じ濃度に設定されている。具体的には、ドライブトランジスタＴ３，Ｔ４のドライブゲート電極の側面下端部の半導体基板の表面の部分からの深さ方向（図９に示される矢印Ｆ１，Ｆ２に対応）の不純物濃度プロファイルは、ハロ領域１７ｄでは、図１０に示されるＦ１と同じ不純物濃度プロファイルとなり、ハロ領域１７ｅではＦ２と同じ不純物濃度プロファイルとなる。
【０１０７】
ドライブトランジスタＴ３，Ｔ４では、電流は記憶ノードＳＮ１，ＳＮ２の側から接地電位の側に向かって流れ、その逆方向に流れることはない。このため、記憶ノードに接続されている側のハロ領域の不純物濃度を相対的に高く設定しておくことで、ドライブトランジスタの動作をより速くすることができる。すなわち、図３１および図３２に示すように、流れの上流側（記憶ノード側）のハロ領域の不純物濃度を相対的に高く設定しておくことで、同じ電流に対してドライブトランジスタのしきい値電圧を低く設定することができ、これにより、データを読み込む際の動作を高速化させることができる。
【０１０８】
変形例
上述した半導体装置では、アクセストランジスタのハロ領域１７ａの不純物濃度とドライブトランジスタのハロ領域１７ｄの不純物濃度とは同程度の濃度に設定されている。しかし、ＳＲＡＭの動作に関し、ドライブトランジスタにおいて接地配線Ｖｓｓから記憶ノードＳＮ１，ＳＮ２への電流は生じない。このため、たとえば、図５２に示すように、記憶ノードＳＮ１、ＳＮ２に接続するＳ・Ｄ側のハロ領域１７ｄｄの不純物濃度をハロ領域１７ａの不純物濃度よりも低くしてもよい。
【０１０９】
この半導体装置は、注入マスクＡとして、図４４に示されるレジストマスク３６に代えて、図５３に示されるレジストマスク３８を使用する以外は、上述した図４１の半導体装置の製造方法と同じ方法によって形成される。注入マスクＡとしてのレジストマスク３８は、アクセスゲート電極ＡＧ１（ゲート構造）の側面からアクセスゲート電極ＡＧ１とドライブゲート電極ＤＧ１（ゲート構造）との間の中間までの領域Ｂの一部を開口する開口部を有し、領域Ａの全体、領域Ｂの残りの一部、領域Ｃの全体およびＰＭＩＳ領域ＲＰを覆う。図４２に示される断面線ＸＬＶＩＩＩ−ＸＬＶＩＩＩに対応する断面線に沿った断面構造は、図５４に示すとおりである。図４３に示される半導体装置と異なるのは、変形例に係る半導体装置では、各メモリセルのハロ領域１７ｄｄの不純物濃度がハロ領域１７ｂおよび１７ｅの不純物濃度と同じ濃度である点である。
【０１１０】
実施の形態３
ここでは、ＮＭＩＳのハロ領域を形成するための不純物注入として、ｐ型の不純物に加えて、カーボン（Ｃ）を注入する場合について説明する。
【０１１１】
（第１例）
第１例では、実施の形態１において説明した各レジストマスクを用いて、ボロンとカーボンを注入する場合について説明する。
【０１１２】
まず、ＳＲＡＭメモリセルの等価回路について説明する。図５５に示すように、本半導体装置のアクセストランジスタＴ１，Ｔ２では、それぞれに形成される１対のハロ領域１７のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ｇの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域１７ｈの不純物濃度よりも高く設定されている。また、ドライブトランジスタＴ３，Ｔ４では、それぞれに形成される１対のハロ領域１７（１７ｊ、１７ｊ）の不純物濃度は、ハロ領域１７ｇの不純物濃度と同じ濃度に設定されている。ハロ領域１７ｇ，１７ｈ，１７ｊのうち、ハロ領域１７ｇ，１７ｊには、不純物としてボロンに加えてカーボンが注入されている。なお、これ以外の構成については図３に示す等価回路と同じ構成なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１１３】
次に、ＳＲＡＭメモリセルの構造について説明する。図５６および図５７に示すように、ＳＲＡＭメモリセルでは、アクセスゲート電極ＡＧ１に対して、ドライブゲート電極ＤＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ａ）には、ハロ領域１７ｈ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【０１１４】
アクセスゲート電極ＡＧ１とドライブゲート電極ＤＧ１との間に位置する素子形成領域３ａの部分（領域Ｂ）には、ハロ領域１７ｇ、ハロ領域１７ｊ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【０１１５】
ドライブゲート電極ＤＧ１に対して、アクセスゲート電極ＡＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）には、ハロ領域１７ｊ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【０１１６】
図５８に示すように、１対のハロ領域１７ｇ，１７ｈは、サイドウォールスペーサ１８の直下の領域からアクセスゲート電極ＡＧ１の直下の領域に達するように形成されている。ハロ領域１７ｈ，１７ｇ，１７ｊには、ボロン（ｐ型不純物）に加えてカーボンが注入されている。ハロ領域１７ｇの不純物濃度は、ハロ領域１７ｈの不純物濃度よりも高く設定されている。不純物濃度のピーク（極大値）不純物濃度は、ハロ領域１７ｇでは約６×１０18／ｃｍ3であり、ハロ領域１７ｈでは約５×１０18／ｃｍ3である。
【０１１７】
なお、これ以外の構成については図４、図５および図９に示す構造と同様なので、同一部材には同一符号を付してその説明を繰り返さないこととする。
【０１１８】
次に、上述した半導体装置の製造方法について説明する。図１１に示す工程と同様の工程を経た後、図５９および図６０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３１が形成される（注入マスクＡ）。レジストマスク３１は、アクセスゲート電極ＡＧ１となるゲート構造Ｇに対して、ドライブゲート電極ＤＧ１となるゲート構造Ｇが位置する側と反対側に位置する素子形成領域３ａの部分（領域Ａ）を覆い、アクセスゲート電極ＡＧ１となるゲート構造Ｇとドライブゲート電極ＤＧ１となるゲート構造Ｇとの間に位置する素子形成領域３ａの部分（領域Ｂ）と、ドライブゲート電極ＤＧ１となるゲート構造Ｇに対してアクセスゲート電極ＡＧ１となるゲート構造Ｇが位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）とを露出するパターンに形成される。
【０１１９】
次に、図６１に示すように、レジストマスク３１を注入マスクとして、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に、ボロンを注入し、さらに、カーボンをボロンの場合と同じ方向から半導体基板１内に注入することにより、露出した領域Ｂおよび領域Ｃのｐウェル４にｐ型不純物領域１２ａが形成される。次に、図６２に示すように、同じレジストマスク３１を注入マスクとして、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に、ボロンを注入し、さらに、カーボンをボロンの場合と同じ方向から半導体基板１内に注入することにより、露出した領域Ｂおよび領域Ｃのｐウェル４にｐ型不純物領域１２ｂが形成される（ハロ注入Ａ）。その後、レジストマスク３１が除去される。なお、図６１に示す工程の注入と図６２に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。また、カーボンについても、同じ注入量および同じ注入エネルギーをもって注入される。
【０１２０】
次に、図６３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３２が形成される（注入マスクＢ）。レジストマスク３２は、領域Ａ、領域Ｂおよび領域Ｃを露出し、ＰＭＩＳ領域ＲＰを覆うパターンに形成される。すなわち、レジストマスク３２は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０１２１】
次に、図６４に示すように、レジストマスク３２（図６３参照）を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ、Ｂ，Ｃのｐウェル４にｐ型不純物領域１２ｃが形成される。次に、図６５に示すように、同じレジストマスク３２を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ，Ｂ，Ｃのｐウェル４にｐ型不純物領域１２ｄが形成される（ハロ注入Ｂ）。こうして形成されるｐ型不純物領域１２ａ，１２ｂ，１２ｃ，１２ｄの一部と、ｐ型不純物領域１２ｃ，１２ｄの一部とがハロ領域となる。
【０１２２】
なお、図１８に示す工程の注入と図１９に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。また、ボロンの注入量としては、図１４および図１５に示す工程の注入量と図１８および図１９に示す工程の注入量とを、同じ注入量にしてもよいし、異なる注入量にしてもよい。さらに、ボロンの注入エネルギーとしても、図１４および図１５に示す工程の注入エネルギーと図１８および図１９に示す工程の注入エネルギーとを、同じ注入エネルギーにしてもよいし、異なる注入エネルギーにしてもよい。
【０１２３】
次に、図２１に示す工程と同様に、同じレジストマスク３２を注入マスクとして、リンまたは砒素を注入することにより、露出したｐウェル４の表面から所定の深さにわたりエクステンション領域（図示せず）が形成される（エクステンション注入）。その後、レジストマスク３２が除去される。
【０１２４】
次に、図２２に示す工程と同様に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（注入マスクＣ、図示せず）が形成され、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板１内へ注入することにより、素子形成領域３ｂにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板１内へ注入することにより、エクステンション領域（図示せず）が形成される。その後、図２３〜図３０に示す工程と同様の工程を経て、図５７に示すように、第１金属配線に対応する銅配線２９が形成される、さらにその後、図６〜図８に示される配線構造と同様の構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０１２５】
上述した半導体装置では、実施の形態１において説明したマスク削減効果に加えて、次のような効果が得られる。まず、トランジスタのハロ領域等の不純物領域の不純物濃度が高くなるにしたがって、しきい値のばらつきが大きくなる傾向にある。上述した半導体装置では、不純物領域にカーボンを注入することによって、その不純物領域の不純物濃度が下げられることになる。これにより、トランジスタのしきい値のばらつきが抑えられてより安定した動作を行うことができる。
【０１２６】
なお、ハロ領域のボロン濃度について、ハロ領域１７ｇのボロン濃度はハロ領域１７ｈのボロン濃度よりも高く設定されているが、ハロ領域１７ｇのボロン濃度とハロ領域１７ｈのボロン濃度とを同じ濃度に設定してもよい。ハロ領域１７ｇにカーボンが存在だけでも電流の流れる向きにより電流量の非対称性は発揮することはできる。したがって、図６１および図６２に示される工程において、ボロンの注入を省略することは可能である。
【０１２７】
また、実施の形態１における変形例のように、注入マスクＡとして、図５９に示されるレジストマスク３１に代えて、図３９に示されるレジストマスク４０と同じパターンのレジストマスクを採用してもよい。この場合には、記憶ノードＳＮ１，ＳＮ２に接続するソースまたはドレイン領域側に設けられたハロ領域１７ｊには、カーボンが注入されることなく、ハロ領域１７ｊのボロン濃度は、ハロ領域１７ｈのボロン濃度と同程度の濃度となる。
【０１２８】
（第２例）
第２例では、実施の形態２において説明した各レジストマスクを用いて、ボロン（ｐ型不純物）とカーボンを注入する場合について説明する。図６６に示すように、本半導体装置のアクセストランジスタＴ１，Ｔ２では、それぞれに形成される１対のハロ領域１７のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ｋの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域１７ｍの不純物濃度よりも高く設定されている。また、ドライブトランジスタＴ３，Ｔ４では、それぞれに形成される１対のハロ領域１７（１７ｐ、１７ｎ）のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ｎの不純物濃度が、接地電位に接続されている側のハロ領域１７ｐの不純物物濃度よりも高く設定されている。ハロ領域１７ｋ，１７ｍ，１７ｎ，１７ｐのうち、ハロ領域１７ｋ，１７ｎには、不純物としてボロンに加えてカーボンが注入されている。
【０１２９】
次に、上述した半導体装置の製造方法について説明する。図１１に示す工程と同様の工程を経た後、図６７および図６８に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３６が形成される（注入マスクＡ）。レジストマスク３６は、アクセスゲート電極ＡＧ１となるゲート構造Ｇに対して、ドライブゲート電極ＤＧ１となるゲート構造Ｇが位置する側と反対側に位置する素子形成領域３ａの部分（領域Ａ）を覆い、アクセスゲート電極ＡＧ１となるゲート構造Ｇとドライブゲート電極ＤＧ１となるゲート構造Ｇとの間に位置する素子形成領域３ａの部分（領域Ｂ）を露出し、ドライブゲート電極ＤＧ１となるゲート構造Ｇに対してアクセスゲート電極ＡＧ１となるゲート構造Ｇが位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）を覆うパターンに形成される。
【０１３０】
次に、図６９に示すように、レジストマスク３６を注入マスクとして、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に、ボロンを注入し、さらに、カーボンをボロンの場合と同じ方向から半導体基板１内へ注入することにより、露出した領域Ｂおよび領域Ｃのｐウェル４にｐ型不純物領域１２ａが形成される。次に、図７０に示すように、同じレジストマスク３６を注入マスクとして、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に、ボロンを注入し、さらに、カーボンをボロンの場合と同じ方向から半導体基板１内へ注入することにより、露出した領域Ｂおよび領域Ｃのｐウェル４にｐ型不純物領域１２ｂが形成される（ハロ注入Ａ）。その後、レジストマスク３６が除去される。
【０１３１】
次に、図７１に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク３７が形成される（注入マスクＢ）。レジストマスク３７は、領域Ａ、領域Ｂおよび領域Ｃを露出し、ＰＭＩＳ領域ＲＰを覆うパターンに形成される。すなわち、レジストマスク３７は、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うように形成される。
【０１３２】
次に、図７２に示すように、レジストマスク３７（図７１参照）を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ、Ｂ，Ｃのｐウェル４にｐ型不純物領域１２ｃが形成される。次に、図７３に示すように、同じレジストマスク３７を注入マスクとして、ボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した領域Ａ，Ｂ，Ｃのｐウェル４にｐ型不純物領域１２ｄが形成される（ハロ注入Ｂ）。こうして形成されるｐ型不純物領域１２ａ，１２ｂ，１２ｃ，１２ｄの一部と、ｐ型不純物領域１２ｃ，１２ｄの一部とがハロ領域となる。
【０１３３】
次に、図２１に示す工程と同様に、同じレジストマスク３７を注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、露出したｐウェル４の表面から所定の深さにわたりエクステンション領域（図示せず）が形成される（エクステンション注入）。その後、レジストマスク３７が除去される。
【０１３４】
次に、図２２に示す工程と同様に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（注入マスクＣ、図示せず）が形成され、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、素子形成領域３ｂにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板１内に注入することにより、エクステンション領域（図示せず）が形成される。その後、図２３〜図３０に示す工程と同様の工程を経て、図７４に示すように、第１金属配線に対応する銅配線２９が形成される、さらにその後、図６〜図８に示される配線構造と同様の構造が形成されて、ＳＲＡＭメモリセルの主要部分が形成される。
【０１３５】
上述した半導体装置では、実施の形態２において説明したマスク削減と、トランジスタの動作の高速化の効果に加えて、次のような効果が得られる。すなわち、第１例において説明したように、トランジスタのハロ領域等の不純物領域の不純物濃度が高くなるにしたがって、しきい値のばらつきが大きくなる傾向にあるのに対して、不純物領域にカーボンを注入することによって、その不純物領域の不純物濃度が下げられることになる。これにより、トランジスタのしきい値のばらつきが抑えられてより安定した動作を行うことができる。
【０１３６】
なお、ハロ領域のボロンの濃度について、ハロ領域１７ｋのボロン濃度はハロ領域１７ｍのボロン濃度より高く設定されているが、ハロ領域１７ｋのボロン濃度とハロ領域１７ｍのボロン濃度とも同じ濃度に設定してもよい。ハロ領域１７ｋにカーボンが存在だけでも電流の流れる向きにより電流量の非対称性は発揮することはできる。したがって、図７２および図７３に示される工程において、ボロンの注入を省略することは可能である。
【０１３７】
また、実施の形態２における変形例のように、注入マスクＡとして、図６７に示されるレジストマスク３６に代えて、図５３に示されるレジストマスク３８と同じパターンのレジストマスクを採用してもよい。この場合には、記憶ノードＳＮ１，ＳＮ２に接続するソースまたはドレイン領域側に設けられたハロ領域１７ｎには、カーボンが注入されることなく、ハロ領域１７ｎのボロン濃度はハロ領域１７ｍおよびハロ領域１７ｐのボロン濃度と同程度の濃度となる。
【０１３８】
実施の形態４
ここでは、上述した各半導体装置のＳＲＡＭメモリセルとは配置パターンが異なる半導体装置について説明する。図７５に示すように、ＳＲＡＭセルアレイは、半導体基板の主表面に複数行複数列の行列状（同図では４行×４列）に配置された複数のメモリセルを有する。この半導体装置のＳＲＡＭセルアレイでは、個々のＳＲＡＭメモリセル５２ａのパターンは鏡面対称に反転されることなく、すべて同じ大きさおよび形状をもって、同じ場所に配置される。
【０１３９】
次に、ＳＲＡＭメモリセルの等価回路について説明する。図７６に示すように、本半導体装置のアクセストランジスタＴ１，Ｔ２では、それぞれに形成される１対のハロ領域１７のうち、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ｔの不純物濃度が、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域１７ｕの不純物濃度よりも高く設定されている。また、ドライブトランジスタＴ３，Ｔ４では、それぞれに形成される１対のハロ領域１７（１７ｖ、１７ｖ）の不純物濃度は同じ不純物濃度であり、ハロ領域１７ｕの不純物濃度と同じ濃度に設定されている。なお、これ以外の構成については図３に示す等価回路と同じ構成なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１４０】
次に、ＳＲＡＭメモリセルの構造について説明する。図７７に示すように、半導体基板１の主表面では、素子分離絶縁膜２を形成することによって、互いに電気的に分離された素子形成領域３ａ，３ｂが規定されている。素子形成領域３ａには、第１方向（Ｘ方向）に延在する部分３ａＸと第２方向（Ｙ方向）に延在する部分３ａＹとが設けられている。
【０１４１】
素子形成領域３ａには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＴ１，Ｔ２とドライブトランジスタＴ３，Ｔ４が形成されている。アクセストランジスタＴ１，Ｔ２は素子形成領域３ａＹに配置され、ドライブトランジスタＴ３，Ｔ４が素子形成領域３ａＸに配置されている。アクセストランジスタＴ１，Ｔ２のアクセスゲート電極ＡＧ１，ＡＧ２は、Ｘ方向に延在して素子形成領域３ａを横切るように形成されている。ドライブトランジスタＴ３，Ｔ４のドライブゲート電極ＤＧ１，ＤＧ２は、Ｙ方向に延在して素子形成領域３ｂを横切るように形成されている。
【０１４２】
素子形成領域３ｂは、第１方向（Ｘ方向）に延在し、素子形成領域３ａＸと距離を隔てて配置されている。素子形成領域３ｂには、ｐチャネル型のＭＩＳトランジスタとしてロードトランジスタＴ５，Ｔ６が形成されている。ロードトランジスタＴ５，Ｔ６のロードゲート電極ＬＧ１，ＬＧ２は、Ｙ方向に延在して素子形成領域３ｂを横切るように形成されている。なお、図７７では、ＳＲＡＭメモリセルとして４セル分が示されている。
【０１４３】
アクセスゲート電極ＡＧ１に対して、ドライブゲート電極ＤＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ａ）には、ハロ領域１７ｕ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【０１４４】
アクセスゲート電極ＡＧ１とドライブゲート電極ＤＧ１との間に位置する素子形成領域３ａの部分（領域Ｂ）には、ハロ領域１７ｔ、ハロ領域１７ｖ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【０１４５】
ドライブゲート電極ＤＧ１に対して、アクセスゲート電極ＡＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）には、ハロ領域１７ｖ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。ハロ領域１７ｔ，１７ｕは、アクセスゲート電極ＡＧ１の直下の領域に達するように形成され、ハロ領域１７ｖ、１７ｖは、ドライブゲート電極ＤＧ１の直下の領域に達するように形成されている。
【０１４６】
アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１を覆うように、シリコン窒化膜等のストレスライナー膜２０が形成されている。そのストレスライナー膜２０を覆うように、ＴＥＯＳ膜等の層間絶縁膜２１が形成されている。層間絶縁膜２１およびストレスライナー膜２０を貫通して金属シリサイド膜１９に電気的に接続されるプラグ２４が形成されている。プラグ２４は、ＴｉＮ膜等のバリア金属膜２２とタングステン膜２３を含んでいる。
【０１４７】
プラグ２４を覆うように、層間絶縁膜２１上にシリコン窒化膜等のエッチングストッパ膜２５が形成されている。そのエッチングストッパ膜２５上にシリコン酸化膜等の層間絶縁膜２６が形成されている。層間絶縁膜２６およびエッチングストッパ膜２５を貫通してプラグ２４に電気的に接続される銅配線２９が形成されている。銅配線２９は、ＴａＮ膜等のバリア金属膜２７と銅膜２８を含んでいる。
【０１４８】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図７９、図８０および図８１に示すように、銅配線２９を第１金属配線Ｍ１１〜Ｍ１９として、本半導体装置では、第１金属配線Ｍ１１〜Ｍ１９の上方に第２金属配線Ｍ２１〜Ｍ２５が形成され、その第２金属配線Ｍ２１〜Ｍ２５の上方に第３金属配線Ｍ３１〜Ｍ３４が形成されている。
【０１４９】
アクセストランジスタＴ１のＳ・Ｄの一方（領域Ａ）は、コンタクトＣ４（プラグ２４）、第１金属配線Ｍ１４（銅配線２９）、ヴィアＶ１３、第２金属配線Ｍ２１およびヴィアＶ２２を介して、ビット線ＢＬとしての第３金属配線Ｍ３２に電気的に接続されている。アクセストランジスタＴ１のＳ・Ｄの他方（領域Ｂ）は、コンタクトＣ５（プラグ２４）、第１金属配線Ｍ１５およびコンタクトＣ６を介して、ロードトランジスタＴ５のＳ・Ｄの一方（領域）に電気的に接続されている。
【０１５０】
アクセストランジスタＴ１のＳ・Ｄの他方（領域Ｂ）とドライブトランジスタＴ３のＳ・Ｄの一方（領域Ｂ）は、コンタクトＣ５（プラグ２４）、第１金属配線Ｍ１５、ヴィアＶ１４、第２金属配線Ｍ２５およびヴィアＶ１７を介して、ドライブトランジスタＴ４のドライブゲート電極ＤＧ２とロードトランジスタＴ６のロードゲート電極ＬＧ２に電気的に接続されている。また、アクセストランジスタＴ１のＳ・Ｄの他方は、ドライブトランジスタＴ３のＳ・Ｄの一方に電気的に接続されている。アクセストランジスタＴ１のアクセスゲート電極ＡＧ１は、ワード線ＷＬの一部として形成されている。
【０１５１】
ドライブトランジスタＴ３のＳ・Ｄの他方（領域Ｃ）は、コンタクトＣ１（プラグ２４）を介して接地電位に固定された第１金属配線Ｍ１１に電気的に接続されている。ロードトランジスタＴ５のＳ・Ｄの他方は、コンタクトＣ２、第１金属配線Ｍ１２、ヴィアＶ１１、第２金属配線Ｍ２３およびヴィアＶ２１を介して、電源配線としての第３金属配線Ｍ３１に電気的に接続されている。
【０１５２】
アクセストランジスタＴ２のＳ・Ｄの一方は、コンタクトＣ７、第１金属配線Ｍ１６、ヴィアＶ１５、第２金属配線Ｍ２４およびヴィアＶ２３を介して、ビット線／ＢＬとしての第３金属配線Ｍ３３に電気的に接続されている。アクセストランジスタＴ２のＳ・Ｄの他方は、コンタクトＣ８、第１金属配線Ｍ１７およびコンタクトＣ９を介して、ロードトランジスタＴ６のＳ・Ｄの一方（領域）に電気的に接続されている。
【０１５３】
アクセストランジスタＴ２のＳ・Ｄの他方とドライブトランジスタＴ４のＳ・Ｄの一方は、コンタクトＣ８（プラグ２４）、第１金属配線Ｍ１７、ヴィアＶ１６、第２金属配線Ｍ２２およびヴィアＶ１２を介して、ドライブトランジスタＴ３のドライブゲート電極ＤＧ１とロードトランジスタＴ５のロードゲート電極ＬＧ１に電気的に接続されている。アクセストランジスタＴ２のＳ・Ｄの他方は、ドライブトランジスタＴ４のＳ・Ｄの一方に電気的に接続されている。アクセストランジスタＴ２のアクセスゲート電極ＡＧ２は、ワード線ＷＬの一部として形成されている。
【０１５４】
次に、上述した半導体装置の製造方法について説明する。半導体装置には、ＳＲＡＭの他にロジック回路等も含まれるが、ここでは、アクセストランジスタＴ１およびドライブトランジスタＴ３を形成する方法を中心に説明する。
【０１５５】
まず、半導体基板１の主表面に素子分離絶縁膜２を形成することによって、互いに電気的に分離された素子形成領域３ａ，３ｂが規定される（図７７参照）。次に、図８２に示すように、素子形成領域３ａにｐウェル４が形成される。次に、半導体基板１の表面上に、界面層６を介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜７、所定の仕事関数を有する金属膜８およびポリシリコン膜９を積層させる態様で、アクセスゲート電極（ＡＧ１）となるゲート構造Ｇと、ドライブゲート電極（ＤＧ１）となるゲート構造Ｇが形成される。次に、ゲート構造Ｇを覆うように半導体基板１上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサ１０が形成される。
【０１５６】
次に、図８３に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク４１が形成される（注入マスクＡ）。レジストマスク４１は、素子形成領域３ａが形成されているＮＭＩＳ領域ＲＮを露出し、素子形成領域３ｂが形成されているＰＭＩＳ領域ＲＰを覆うパターンに形成される。次に、レジストマスク４１を注入マスクとして、所定の方向からボロンが注入される。
【０１５７】
まず、図８４に示すように、レジストマスク４１を注入マスクとして、ボロンを方向Ｅ３（図８３参照）から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した素子形成領域３ａのｐウェル４にｐ型不純物領域１３ａが形成される。
【０１５８】
次に、図８５に示すように、レジストマスク４１を注入マスクとして、ボロンを方向Ｅ４（図８３参照）から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した素子形成領域３ａのｐウェル４にｐ型不純物領域１３ｂが形成される。
【０１５９】
次に、図８６に示すように、レジストマスク４１を注入マスクとして、ボロンを方向Ｅ１（図８３参照）から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した素子形成領域３ａのｐウェル４にｐ型不純物領域１３ｃが形成される。
【０１６０】
次に、図８７に示すように、レジストマスク４１を注入マスクとして、ボロンを方向Ｅ２（図８３参照）から、半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した素子形成領域３ａのｐウェル４にｐ型不純物領域１３ｄが形成される（ハロ注入Ａ）。
【０１６１】
方向Ｅ２から注入するボロンの注入量を、方向Ｅ１，Ｅ３，Ｅ４から注入するボロンの注入量よりも高く設定することで、アクセスゲート電極ＡＧ１（ＡＧ２）が配置されているｐウェル４には、不純物濃度が非対称のハロ領域となる不純物領域が形成されることになる。なお、方向Ｅ１〜Ｅ４のそれぞれから注入するボロンの注入エネルギーは、同じ注入エネルギーとする。
【０１６２】
次に、図８８に示すように、同じレジストマスク４１（図８３参照）を注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、露出したｐウェル４の表面から所定の深さにわたりエクステンション領域１５が形成される（エクステンション注入）。その後、レジストマスク４１が除去される。
【０１６３】
次に、図８９に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク４２が形成される（注入マスクＢ）。次に、レジストマスク４２を注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、素子形成領域３ｂにハロ領域（図示せず）が形成される。次に、ボロンを半導体基板１内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスク４２が除去される。
【０１６４】
次に、ゲート構造Ｇ（アクセスゲート電極ＡＧ１、ドライブゲート電極ＤＧ１等）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面上に、シリコン酸化膜１８ａとシリコン窒化膜１８ｂからなるサイドウォールスペーサ１８が形成される。
【０１６５】
次に、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスク（図示せず）が形成される。次に、図９０に示すように、そのレジストマスクおよびサイドウォールスペーサ等を注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、露出したｐウェル４の表面から所定の深さにわたりソースまたはドレイン領域１６が形成される。その後、そのレジストマスクが除去される。
【０１６６】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される。次に、そのレジストマスクを注入マスクとして、ボロンを半導体基板１内に注入することにより、露出した素子形成領域３ｂの表面から所定の深さにわたりソースまたはドレイン領域（図示せず）が形成される。その後、そのレジストマスクが除去される。
【０１６７】
次に、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソースまたはドレイン領域１６、エクステンション領域１５およびハロ領域１７ｔ，１７ｕ，１７ｖを活性化させる。このとき、不純物が熱拡散することで、ソースまたはドレイン領域１６、エクステンション領域１５およびハロ領域１７ｔ，１７ｕ，１７ｖは、横方向と縦（深さ）方向に広がることになる。
【０１６８】
次に、図９１に示すように、サリサイドプロセスにより、露出しているソースまたはドレイン領域１６およびアクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１のポリシリコン膜の表面に、ニッケルシリサイド等の金属シリサイド膜１９が形成される。次に、図９２に示すように、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１を覆うように、シリコン窒化膜等のストレスライナー膜２０が形成される。そのストレスライナー膜２０を覆うように、ＴＥＯＳ等の層間絶縁膜２１が形成される。
【０１６９】
次に、図９３に示すように、層間絶縁膜２１に異方性エッチングを施すことにより、金属シリサイド膜１９を露出するコンタクトホール２１ａが形成される。次に、そのコンタクトホール２１ａ内に、バリア金属膜２２とタングステン膜２３を含むプラグ２４が形成される。次に、プラグ２４を覆うように、シリコン窒化膜等のエッチングストッパ膜２５およびシリコン酸化膜等の層間絶縁膜２６が形成される。次に、プラグ２４の表面を露出する溝２６ａが形成される。次に、その溝２６ａ内に、バリア金属膜２７と銅膜２８を含む銅配線２９が形成される。銅配線２９は第１金属配線に対応する。
【０１７０】
この後、銅配線２９を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグ２４を形成する方法と同様の方法によりヴィアＶ１１〜Ｖ１８（図８０参照）が形成される。次に、ヴィアＶ１１〜Ｖ１８を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線２９を形成する方法と同様の方法により、第２金属配線Ｍ２１〜Ｍ２５（図８０参照）が形成される。
【０１７１】
次に、第２金属配線Ｍ２１〜Ｍ２５を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグ２４を形成する方法と同様の方法によりヴィアＶ２１〜Ｖ２４（図８１参照）が形成される。次に、ヴィアＶ２１〜Ｖ２４を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線２９を形成する方法と同様の方法により、第３金属配線Ｍ３１〜Ｍ３４（図８１参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０１７２】
上述した半導体装置では、アクセストランジスタＴ１，Ｔ２の非対称のハロ領域とドライブトランジスタＴ３，Ｔ４のハロ領域は、レジストマスク４１（注入マスクＡ、図８３参照）を注入マスクとして形成される。また、ロードトランジスタＴ５，Ｔ６のハロ領域はレジストマスク４２（注入マスクＢ、図８９参照）を注入マスクとして形成される。すなわち、ＳＲＡＭメモリセルを構成する各トランジスタのハロ領域を形成するために、上述した半導体装置では、２つのレジストマスクを注入マスクとして各トランジスタのハロ領域を形成することができることになる。
【０１７３】
本半導体装置は、アクセストランジスタのアクセスゲート電極が、行列状に隣接配置された複数のメモリセルにおいて、いずれも同じ方向に延在している。そして、半導体基板の主表面を平面視して、各メモリセルの記憶ノードとなるアクセストランジスタの一方のソースまたはドレイン領域（領域Ａ）に対するビット線が接続されるアクセストランジスタの他方のソースまたはドレイン領域（領域Ｂ）の方向が、複数のメモリセルにおいて同じである。このため、ハロ領域１７ｔ、１７ｕの不純物濃度を非対称とする（異なる不純物濃度とする）ために注入マスクを必要としない。これにより、少なくとも４つの注入マスクが必要とされる比較例に係る半導体装置に対して、前述した各実施の形態に係る半導体装置の場合よりも、写真製版マスクをさらに１枚削減することができて、少なくとも２枚削減することができる。その結果、生産コストをさらに低減することができる。
【０１７４】
また、ドライブトランジスタのドライブゲート電極も、複数のメモリセルにおいて、いずれも同じ方向（アクセスゲート電極と直交する方向）に延在させているため、ドライブトランジスタの一対のハロ領域１７ｖの不純物濃度を対称とすることができる。
【０１７５】
なお、上述した半導体装置の製造方法では、ハロ注入Ａにおいて、方向Ｅ２から注入する際の注入量を、方向Ｅ１，Ｅ３，Ｅ４から注入する際の注入量よりも高く設定する場合を例に挙げて説明した。この他に、方向Ｅ２，Ｅ３，Ｅ４から注入する際の注入量を同じ注入量に設定し、方向Ｅ１から注入する際の注入量をその注入量よりも低く設定してもよい。
【０１７６】
実施の形態５
ここでは、ＳＲＡＭセルがすべて同じ向きに配置された半導体装置の他の例について説明する。
【０１７７】
まず、ＳＲＡＭメモリセルの等価回路について説明する。図９４に示すように、本半導体装置のアクセストランジスタＴ１，Ｔ２では、それぞれに形成される１対のハロ領域１７（１７ｗ、１７ｘ）の不純物濃度は同じ不純物濃度に設定されている。また、記憶ノードＳＮ１，ＳＮ２に接続されている側のハロ領域１７ｗの形状と、ビット線ＢＬ，／ＢＬに接続されている側のハロ領域１７ｘの形状とが、アクセスゲート電極に対して非対称の形状とされる。ドライブトランジスタＴ３，Ｔ４では、それぞれに形成される１対のハロ領域１７（１７ｙ、１７ｙ）の不純物濃度は同じ不純物濃度であり、ハロ領域１７ｗ、１７ｘの不純物濃度と同じ不純物濃度に設定されている。なお、これ以外の構成については図３に示す等価回路と同じ構成なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１７８】
次に、ＳＲＡＭメモリセルの構造について説明する。図９５および図９６に示すように、アクセスゲート電極ＡＧ１に対して、ドライブゲート電極ＤＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ａ）には、ハロ領域１７ｘ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。アクセスゲート電極ＡＧ１とドライブゲート電極ＤＧ１との間に位置する素子形成領域３ａの部分（領域Ｂ）には、ハロ領域１７ｗ、ハロ領域１７ｙ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。ドライブゲート電極ＤＧ１に対して、アクセスゲート電極ＡＧ１が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）には、ハロ領域１７ｙ、エクステンション領域１５、ソースまたはドレイン領域１６および金属シリサイド膜１９が形成されている。
【０１７９】
図９７に示すように、特に、アクセストランジスタＴ１（Ｔ２）では、ハロ領域１７ｗ，１７ｘは、アクセスゲート電極ＡＧ１（ＡＧ２）のゲート長方向において、アクセスゲート電極ＡＧ１（ＡＧ２）に対して形状的に非対称に形成されている。すなわち、ハロ領域１７ｗは、ハロ領域１７ｘよりも、アクセスゲート電極ＡＧ１（ＡＧ２）のゲート長方向のより中央部直下の領域に向かって延在するように形成されている。なお、これ以外の構成については、図７７、図７８等に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【０１８０】
次に、上述した半導体装置の製造方法について説明する。図８２に示す工程と同様の工程を経た後、図９８に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク４１が形成される（注入マスクＡ）。レジストマスク４１は、素子形成領域３ａが形成されているＮＭＩＳ領域ＲＮを露出し、素子形成領域３ｂが形成されているＰＭＩＳ領域ＲＰを覆うパターンに形成される。次に、レジストマスク４１を注入マスクとして、所定の方向からボロンが注入される。
【０１８１】
まず、レジストマスク４１を注入マスクとして、ボロンを、方向Ｅ３と、方向Ｅ４（図９８参照）から、それぞれ半導体基板１の主表面に垂直な方向に対し斜め（θ１＝約７〜８度）に注入することにより、露出した素子形成領域３ａのｐウェル４にｐ型不純物領域１３ａ、１３ｂ（図９９参照）が形成される。次に、図９９に示すように、レジストマスク４１を注入マスクとして、ボロンを、方向Ｅ１（図９８参照）から、半導体基板１の主表面に垂直な方向に対し斜め（θ１＝約７〜８度）に注入することにより、露出した素子形成領域３ａのｐウェル４にｐ型不純物領域１３ｃが形成される。
【０１８２】
次に、図１００に示すように、レジストマスク４１を注入マスクとして、ボロンを、方向Ｅ２（図９８参照）から、半導体基板１の主表面に垂直な方向に対し斜め（θ２＝約１０〜１１°）に注入することにより、露出した素子形成領域３ａのｐウェル４にｐ型不純物領域１３ｄが形成される（ハロ注入Ａ）。方向Ｅ２からの注入では、注入角度θ２を、方向Ｅ１からの注入角度θ１よりも大きく設定することで、ボロンはアクセスゲート電極ＡＧ１（ＡＧ２）の直下のより奥（ゲート長方向の中央部）の領域にまで導入されることになる。なお、方向Ｅ１〜Ｅ４のそれぞれから注入するボロンの注入エネルギーは、同じ注入エネルギーとする。
【０１８３】
次に、図１０１に示すうに、ゲート構造Ｇの両側面上にサイドウォールスペーサ１８が形成される。次に、ＮＭＩＳ領域ＲＮに露出したｐウェル４の表面から所定の深さにわたり、ソースまたはドレイン領域１６が形成される。次に、ＰＭＩＳ領域ＲＰの素子形成領域３ｂの表面から所定の深さにわたり、ソースまたはドレイン領域（図示せず）が形成される。次に、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソースまたはドレイン領域１６、エクステンション領域１５およびハロ領域１７ｗ，１７ｘ，１７ｙを活性化させる。次に、サリサイドプロセスにより、露出しているソースまたはドレイン領域１６およびアクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１のポリシリコン膜の表面に、ニッケルシリサイド等の金属シリサイド膜１９が形成される。
【０１８４】
次に、アクセスゲート電極ＡＧ１およびドライブゲート電極ＤＧ１を覆うように、シリコン窒化膜等のストレスライナー膜２０が形成され、次に、そのストレスライナー膜２０を覆うように、ＴＥＯＳ等の層間絶縁膜２１が形成される。次に、層間絶縁膜２１に金属シリサイド膜１９を露出するコンタクトホール２１ａが形成され、次に、そのコンタクトホール２１ａ内に、バリア金属膜２２とタングステン膜２３を含むプラグ２４が形成される。次に、プラグ２４を覆うように、シリコン窒化膜等のエッチングストッパ膜２５およびシリコン酸化膜等の層間絶縁膜２６が形成される。次に、プラグ２４の表面を露出する溝２６ａが形成される。次に、その溝２６ａ内に、バリア金属膜２７と銅膜２８を含む銅配線２９が形成される。銅配線２９は第１金属配線に対応する。
【０１８５】
この後、銅配線２９を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグ２４を形成する方法と同様の方法によりヴィアＶ１１〜Ｖ１８（図８０参照）が形成される。次に、ヴィアＶ１１〜Ｖ１８を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線２９を形成する方法と同様の方法により、第２金属配線Ｍ２１〜Ｍ２５（図８０参照）が形成される。
【０１８６】
次に、第２金属配線Ｍ２１〜Ｍ２５を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、プラグ２４を形成する方法と同様の方法によりヴィアＶ２１〜Ｖ２４（図８１参照）が形成される。次に、ヴィアＶ２１〜Ｖ２４を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線２９を形成する方法と同様の方法により、第３金属配線Ｍ３１〜Ｍ３４（図８１参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０１８７】
上述した半導体装置では、アクセストランジスタＴ１（Ｔ２）のハロ領域１７ｗは、ハロ領域ｘよりも、アクセスゲート電極ＡＧ１（ＡＧ２）のゲート長方向のより中央部直下の領域に向かって延在するように形成されている。この場合、同じしきい値電圧に対して、ハロ領域１７ｗの側からハロ領域１７ｘの側へ向かって流れる電流は、ハロ領域１７ｘからハロ領域１７ｗの側へ向かって流れる電流よりも、より多く流れることができる。そのハロ領域１７ｗが記憶ノード側に形成され、ハロ領域１７ｘがビット線側に形成されていることで、β比を劣化させることなくγ比を高くすることができ、また、γ比を劣化させることなくβ比を高くすることができる。あるいは、β比とγ比の双方を高くすることができる。その結果、読み出しマージンと書き込みマージンを確保することができる。
【０１８８】
また、アクセストランジスタＴ１，Ｔ２のハロ領域１７ｗ，１７ｘとドライブトランジスタＴ３，Ｔ４のハロ領域１７ｙ，１７ｙとは、レジストマスク４１（注入マスクＡ、図９８参照）を注入マスクとして形成され、特に、形状が非対称のハロ領域１７ｗ，１７ｘは、注入角度を変えることによって形成される。さらに、ロードトランジスタＴ５，Ｔ６のハロ領域はレジストマスク４２（注入マスクＢ、図８９参照）を注入マスクとして形成される。すなわち、ＳＲＡＭメモリセルを構成する各トランジスタのハロ領域を形成するために、上述した半導体装置では、２つの注入マスクによって各トランジスタのハロ領域を形成することができることになる。
【０１８９】
これにより、少なくとも４つの注入マスクが必要とされる比較例に係る半導体装置に対して、各実施の形態１〜５に係る半導体装置の場合よりも、写真製版マスクをさらに１枚削減することができて、少なくとも２枚削減することができる。その結果、生産コストをさらに低減することができる。
【０１９０】
実施の形態６
ここでは、ゲート長がゲート幅方向に対して変化するアクセストランジスタを備えた半導体装置について説明する。
【０１９１】
まず、ＳＲＡＭメモリセルの構造について説明する。図１０２に示すように、半導体基板１の主表面では、素子分離絶縁膜２を形成することによって、互いに電気的に分離された素子形成領域３ａ，３ｂが規定されている。素子形成領域３ａはＮＭＩＳ領域ＲＮに形成されている。素子形成領域３ａには、ｎチャネル型のＭＩＳトランジスタとして、アクセストランジスタＴ１，Ｔ２とドライブトランジスタＴ３，Ｔ４が形成されている。素子形成領域３ｂはＰＭＩＳ領域ＲＰに形成されている。素子形成領域３ｂには、ｐチャネル型のＭＩＳトランジスタとしてロードトランジスタＴ５，Ｔ６が形成されている。
【０１９２】
アクセストランジスタＴ１，Ｔ２のアクセスゲート電極ＡＧ１，ＡＧ２と、ドライブトランジスタＴ３，Ｔ４のドライブゲート電極ＤＧ１，ＤＧ２は、素子形成領域３ａを横切るように形成されている。ロードトランジスタＴ５，Ｔ６のロードゲート電極ＬＧ１，ＬＧ２は、素子形成領域３ｂを横切るように形成されている。また、アクセスゲート電極ＡＧ１，ＡＧ２、ドライブゲート電極ＤＧ１，ＤＧ２およびロードゲート電極ＬＧ１，ＬＧ２は、いずれも一方向に延在するように形成されている。
【０１９３】
アクセスゲート電極ＡＧ１（ＡＧ２）に対して、ドライブゲート電極ＤＧ１（ＤＧ２）が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ａ）には、ハロ領域１７、エクステンション領域１５およびソースまたはドレイン領域１６等が形成されている。アクセスゲート電極ＡＧ１（ＡＧ２）とドライブゲート電極ＤＧ１（ＤＧ２）との間に位置する素子形成領域３ａの部分（領域Ｂ）には、ハロ領域１７、エクステンション領域１５およびソースまたはドレイン領域１６等が形成されている。
【０１９４】
ドライブゲート電極ＤＧ１（ＤＧ２）に対して、アクセスゲート電極ＡＧ１（ＡＧ２）が位置する側とは反対側に位置する素子形成領域３ａの部分（領域Ｃ）には、ハロ領域１７、エクステンション領域１５およびソースまたはドレイン領域１６等が形成されている。各ハロ領域１７は、対応するアクセスゲート電極ＡＧ１（ＡＧ２）またはドライブゲート電極ＤＧ１（ＤＧ２）の直下の領域に達するように形成されている（図示せず）。
【０１９５】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図１０３、図１０４および図１０５に示すように、本半導体装置では、第１金属配線Ｍ１１〜Ｍ１１０の上方に第２金属配線Ｍ２１〜Ｍ２７が形成され、その第２金属配線Ｍ２１〜Ｍ２７の上方に第３金属配線Ｍ３１〜Ｍ３３が形成されている。
【０１９６】
アクセストランジスタＴ１のＳ・Ｄの一方（領域Ａ）は、コンタクトＣ４、第１金属配線Ｍ１５およびヴィアＶ１３を介して、ビット線ＢＬとしての第２金属配線Ｍ２３に電気的に接続されている。アクセストランジスタＴ１のＳ・Ｄの他方（領域Ｂ）は、コンタクトＣ３、第１金属配線Ｍ１４およびコンタクトＣ６を介して、ロードトランジスタＴ５のＳ・Ｄの一方（領域）とロードトランジスタＴ６のロードゲート電極ＬＧ２と、ドライブトランジスタＴ４のドライブゲート電極ＤＧ２とに電気的に接続されている。また、アクセストランジスタＴ１のＳ・Ｄの他方（領域Ｂ）は、ドライブトランジスタＴ３のＳ・Ｄの一方（領域Ｂ）に電気的に接続されている。
【０１９７】
アクセストランジスタＴ１のアクセスゲート電極ＡＧ１は、コンタクトＣ１、第１金属配線Ｍ１２、ヴィアＶ１２、第２金属配線Ｍ２２およびヴィア２２を介して、ワード線ＷＬとしての第３金属配線Ｍ３２に電気的に接続されている。ドライブトランジスタＴ３のＳ・Ｄの他方（領域Ｃ）は、コンタクトＣ２、第１金属配線Ｍ１１、ヴィアＶ１１、第２金属配線Ｍ２１およびヴィア２１を介して、接地電位に固定された第３金属配線Ｍ３１に電気的に接続されている。ロードトランジスタＴ５のＳ・Ｄの他方は、コンタクトＣ５、第１金属配線Ｍ１３およびヴィアＶ１４を介して、電源配線としての第２金属配線Ｍ２４に電気的に接続されている。
【０１９８】
アクセストランジスタＴ２のＳ・Ｄの一方は、コンタクトＣ９、第１金属配線Ｍ１６およびヴィアＶ１６を介して、ビット線／ＢＬとしての第２金属配線Ｍ２５に電気的に接続されている。アクセストランジスタＴ２のＳ・Ｄの他方は、コンタクトＣ１０、第１金属配線Ｍ１７およびコンタクトＣ７を介して、ロードトランジスタＴ６のＳ・Ｄの一方（領域）と、ロードトランジスタＴ５のロードゲート電極ＬＧ１と、ドライブトランジスタＴ３のドライブゲート電極ＤＧ１とに電気的に接続されている。また、アクセストランジスタＴ２のＳ・Ｄの他方は、ドライブトランジスタＴ４のＳ・Ｄの一方に電気的に接続されている。
【０１９９】
アクセストランジスタＴ２のアクセスゲート電極ＡＧ２は、コンタクトＣ１２、第１金属配線Ｍ１９、ヴィアＶ１７、第２金属配線Ｍ２６およびヴィアＶ２３を介して、ワード線ＷＬとしての第３金属配線Ｍ３２に電気的に接続されている。ドライブトランジスタＴ４のＳ・Ｄの他方は、コンタクトＣ１１、第１配線Ｍ１１０、ヴィアＶ１８、第２金属配線Ｍ２７およびヴィアＶ２４を介して、接地電位に固定された第３金属配線Ｍ３３に電気的に接続されている。ロードトランジスタＴ６のＳ・Ｄの他方は、コンタクトＣ８、第１金属配線Ｍ１８およびヴィアＶ１５を介して、電源配線としての第２金属配線Ｍ２４に電気的に接続されている。
【０２００】
図１０２の点線枠６１内に示すように、特に、上述した半導体装置のアクセストランジスタＴ１，Ｔ２のアクセスゲート電極ＡＧ１，ＡＧ２では、互いに対向する両側部ＡＳ１，ＡＳ２のうち、ビット線に接続されている側（領域Ａ）に位置する側部ＡＳ１が、ゲート長が短くなる態様で記憶ノードに接続されている側（領域Ｂ）に位置する側部ＡＳ２に接近した変形部ＨＧが設けられている。このような変形部ＨＧが形成されていることで、一方のハロ領域の不純物濃度が他方のハロ領域の不純物濃度よりも高い場合と同様の作用効果が得られる。
【０２０１】
次に、上述した半導体装置の製造方法について説明する。まず、半導体基板１の主表面に素子分離絶縁膜２を形成することによって、互いに電気的に分離された素子形成領域３ａ，３ｂが規定される（図１０６参照）。
【０２０２】
次に、半導体基板１の表面上に、界面層を介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜、所定の仕事関数を有する金属膜およびポリシリコン膜を積層させる態様で、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのゲート電極となる各層が形成される。次に、図１０６に示すように、各層に所定の写真製版処理とエッチング処理を施すことにより、ゲート電極となる層４５が形成される。このとき、点線枠６１内に示すように、アクセストランジスタのゲート電極となる部分には、変形部ＨＧがパターニングされることになる。
【０２０３】
変形部ＨＧを有した層４５を形成するために、図１０７に示すマスクパターン４５ａを有したフォトマスク４４を準備する。マスクパターン４５ａは横長の長方形状で、その厚みＬはドライブトランジスタおよびロードトランジスタのそれぞれのゲート電極のゲート長と一致する。マスクパターン４５ａの長手方向の一側面に２つの凸形状を設ける。具体的には、マスクパターン４５ａは直線状の辺４５ａ１と、この辺４５ａ１と対向してそれぞれ平行に配置される直線状の辺４５ａ２、４５ａ３とを有する。辺４５ａ１と辺４５ａ２との間隔は、辺４５ａ１と辺４５ａ３との間隔よりも広い。辺４５ａ２と辺４５ａ３とは長手方向に直交する方向に延びる直線状の辺で接続される。
【０２０４】
２つの凸形状の間に素子形成領域３ａの領域Ａを位置させるようにフォトマスクを位置あわせした後、このフォトマスクを通して半導体基板上に塗布されたフォトレジストに露光する。フォトレジストにはマスクパターン４５ａのパターン形状が転写されるが、マスクパターン４５ａの凹凸部分の角部はラウンドして転写される。ラウンドしたフォトレジストパターンを通してゲート電極の層構造をもつ下地膜をエッチングすることで、半導体基板を平面視して、層４５におけるビット線の接続する領域Ａ側に面した辺（側面ＡＳ１）が、その対向する辺（側面ＡＳ２）の方向に接近するようにラウンドした形状となる。他方、その対向する辺（側面ＡＳ２）はラウンドせず直線形状となる。
【０２０５】
次に、図１０８に示すように、ゲート電極となる層４５に、ゲート電極となる層４５を所定に位置を開口する開口部４６ａを有したフォトレジスト４６が形成される。次に、そのフォトレジスト４６をマスクとして、ゲート電極となる層４５にエッチングを施すことにより、図１０９に示すように、アクセスゲート電極ＡＧ１，ＡＧ２となるゲート構造Ｇ、ドライブゲート電極ＤＧ１，ＤＧ２となるゲート構造Ｇおよびロードゲート電極ＬＧ１，ＬＧ２となるゲート構造Ｇが形成される。さらに、ゲート構造Ｇの側面にオフセットスペーサが形成される。
【０２０６】
次に、図１１０に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスク４７が形成される（注入マスクＡ）。レジストマスク４７は、素子形成領域３ａが形成されているＮＭＩＳ領域ＲＮを露出し、素子形成領域３ｂが形成されているＰＭＩＳ領域ＲＰを覆うパターンに形成される。次に、レジストマスク４７を注入マスクとして、所定の方向からボロンが注入される。
【０２０７】
まず、レジストマスク４７を注入マスクとして、ボロンを、方向Ｅ１と、方向Ｅ２から、それぞれ半導体基板１の主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出した素子形成領域３ａにハロ領域となるｐ型不純物領域が形成される。次に、レジストマスク４７を注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、露出した素子形成領域３ａにエクステンション領域（図示せず）が形成される。その後、レジストマスク４７が除去される。なお、方向Ｅ１からの注入と方向Ｅ２から注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。
【０２０８】
次に、図１１１に示すように、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク４８が形成される（注入マスクＢ）。次に、レジストマスク４８を注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、素子形成領域３ｂにハロ領域となるｎ型不純物領域（図示せず）が形成される。次に、レジストマスク４８を注入マスクとして、ボロンを半導体基板１内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスク４８が除去される。
【０２０９】
次に、ゲート構造Ｇの両側面上にサイドウォールスペーサ（図示せず）が形成される。次に、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスク（図示せず）が形成される。次に、そのレジストマスクおよびサイドウォールスペーサ等を注入マスクとして、リンまたは砒素を半導体基板１内に注入することにより、露出した素子形成領域３ａの表面から所定の深さにわたりソースまたはドレイン領域１６（図１２６参照）が形成される。その後、そのレジストマスクが除去される。
【０２１０】
次に、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスク（図示せず）が形成される。次に、そのレジストマスクを注入マスクとして、ボロンを半導体基板１内に注入することにより、露出した素子形成領域３ｂの表面から所定の深さにわたりソースまたはドレイン領域１６（図１０２参照）が形成される。その後、そのレジストマスクが除去される。
【０２１１】
次に、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソースまたはドレイン領域１６、エクステンション領域１５およびハロ領域１７を活性化させる。こうして、図１０２に示すように、素子形成領域３ａでは、アクセストランジスタＴ１，Ｔ２およびドライブトランジスタＴ３，Ｔ４が形成され、素子形成領域３ｂでは、ロードトランジスタＴ５，Ｔ６が形成される。次に、図２９および図３０に示す工程と同様の工程を経て、金属シリサイド膜、ストレスライナー膜、層間絶縁膜、プラグ、エッチングストッパ膜、および層間絶縁膜（いずれも図示せず）が形成される。次に、第１金属配線Ｍ１１〜Ｍ１１０（図１０３参照）としての銅配線が形成される。
【０２１２】
この後、銅配線を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜にヴィアＶ１１〜Ｖ１８（図１０４参照）が形成される。次に、ヴィアＶ１１〜Ｖ１８を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に第２金属配線Ｍ２１〜Ｍ２５（図１０４参照）が形成される。
【０２１３】
次に、第２金属配線Ｍ２１〜Ｍ２５を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜にヴィアＶ２１〜Ｖ２４（図１０５参照）が形成される。次に、ヴィアＶ２１〜Ｖ２４を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に第３金属配線Ｍ３１〜Ｍ３４（図１０５参照）が形成される。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【０２１４】
上述した半導体装置のアクセストランジスタＴ１，Ｔ２のアクセスゲート電極ＡＧ１，ＡＧ２では、図１０２に示すように、互いに対向する両側部ＡＳ１，ＡＳ２のうち、ビット線に接続されている側（領域Ａ）に位置する側部ＡＳ１が、ゲート長が短くなる態様で記憶ノードに接続されている側（領域Ｂ）に位置する側部ＡＳ２に接近することでゲート長がゲート幅に対して変化する変形部ＨＧが設けられている。
【０２１５】
これにより、ゲート長方向（チャネル方向）のオフセットスペーサの幅やハロ領域の不純物濃度プロファイルが、側部ＡＳ１の側と側部ＡＳ２の側とで変わることになって、電流の流れが非対称になる。すなわち、同じしきい値電圧に対して、図１１２に示すように、記憶ノードに接続されている側（領域Ｂ）からビット線に接続されている側（領域Ａ）へ向かって流れる電流Ｉ１は、図１１３に示すように、ビット線に接続されている側（領域Ａ）から記憶ノードに接続されている側（領域Ｂ）へ流れる電流Ｉ２よりも、より多く流れることができる。これにより、β比を劣化させることなくγ比を高くすることができ、また、γ比を劣化させることなくβ比を高くすることができる。あるいは、β比とγ比の双方を高くすることができる。その結果、読み出しマージンと書き込みマージンを確保することができる。
【０２１６】
また、アクセストランジスタのアクセスゲート電極ＡＧ１，ＡＧ２の変形部ＨＧは、ゲート構造Ｇ（図１０６参照）をパターニングするマスクパターンを変更するだけで、新たなマスクを必要としない。そして、アクセストランジスタＴ１，Ｔ２のハロ領域１７とドライブトランジスタＴ３，Ｔ４のハロ領域１７とは、レジストマスク４７（注入マスクＡ、図１１０参照）を注入マスクとして形成される。さらに、ロードトランジスタＴ５，Ｔ６のハロ領域１７はレジストマスク４８（注入マスクＢ、図１１１参照）により形成される。すなわち、ＳＲＡＭメモリセルを構成する各トランジスタのハロ領域を形成するために、上述した半導体装置では、２つの注入マスクによって各トランジスタのハロ領域を形成することができることになる。
【０２１７】
これにより、少なくとも４つの注入マスクが必要とされる比較例に係る半導体装置に対して、各実施の形態１〜３に係る半導体装置の場合よりも、写真製版マスクをさらに１枚削減することができて、少なくとも２枚削減することができる。その結果、生産コストをさらに低減することができる。
【０２１８】
なお、上述した半導体装置では、変形部ＨＧとして、側部ＡＳ１が、ゲート長が短くなる態様で側部ＡＳ２に接近した変形部ＨＧを例に挙げて説明したが、変形部としてはこの態様に限られず、図１１４に示すように、ビット線に接続されている側（領域Ａ）に位置する側部ＡＳ１が、ゲート長が長くなる態様で、記憶ノードに接続されている側（領域Ｂ）に位置する側部ＡＳ２から遠ざかる変形部ＨＧでもよい。
【０２１９】
この場合でも、図１１５に示すように、同じしきい値電圧に対して、記憶ノードに接続されている側（領域Ｂ）からビット線に接続されている側（領域Ａ）へ向かって流れる電流Ｉ１は、ビット線に接続されている側（領域Ａ）から記憶ノードに接続されている側（領域Ｂ）へ流れる電流Ｉ２よりも、より多く流れることができる。
【０２２０】
また、図１１６に示すように、ビット線に接続されている側（領域Ａ）に位置する側部ＡＳ１が、ゲート長が徐々に長く（短く）なる態様で、記憶ノードに接続されている側（領域Ｂ）に位置する側部ＡＳ２から遠ざかる（近づく）変形部ＨＧでもよい。
【０２２１】
この場合でも、図１１７に示すように、同じしきい値電圧に対して、記憶ノードに接続されている側（領域Ｂ）からビット線に接続されている側（領域Ａ）へ向かって流れる電流Ｉ１は、ビット線に接続されている側（領域Ａ）から記憶ノードに接続されている側（領域Ｂ）へ流れる電流Ｉ２よりも、より多く流れることができる。
【０２２２】
上述した各実施の形態では、各トランジスタのゲート電極として、所定の誘電率を有するＨｉｇｈ−ｋ膜、所定の仕事関数を有する金属膜およびポリシリコン膜を積層させた態様のゲート電極を例に挙げて説明したが、ゲート絶縁膜はＨｉｇｈ−ｋ膜を用いずシリコン酸化膜でもよく、これに対応するゲート電極の構造としては、ドープトポリシリコン膜と金属シリサイド膜との積層構造のゲート電極でもよい。また、ハロ領域を形成するためにボロン、カーボン等の不純物の注入する際の注入条件（注入量、注入エネルギー、注入傾斜角度）は、例示であって、必要に応じて適宜変更されることはいうまでもない。
【０２２３】
さらに、上述した各実施の形態では、ゲート構造をソースまたはドレイン領域よりも先に形成する「ゲートファースト方式」のＨｉｇｈ−ｋ・Ｍｅｔａｌのゲート構造を例に挙げて説明した。ゲート構造としては、この他に、Ｈｉｇｈ−ｋ・Ｍｅｔａｌゲート構造をソース・ドレインよりも後に形成する「ゲートラスト方式」にも適用可能である。たとえば実施の形態１の場合で例示すると、図１１に示す工程において形成されるゲート構造の代わりに、ポリシリコンを主としたダミーのゲート構造を形成する。その後、少なくとも図２７に示すソースまたはドレイン領域を形成する工程までは、本実施の形態と同じ工程が適用される。「ゲートラスト方式」は、その後、ダミーのゲート構造を覆う層間絶縁膜を半導体基板上に成膜する工程、ダミーのゲート構造の上面を露出するまでＣＭＰ（Chemical Mechanical Polishing）により層間絶縁膜を研磨する工程、および、ダミーのゲート構造を除去し、代わってＨｉｇｈ−ｋ・Ｍｅｔａｌゲート構造を形成する工程、を有することになる。
【０２２４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２２５】
本発明は、スタティックランダムアクセスメモリを備えた半導体装置に有効に利用される。
【符号の説明】
【０２２６】
１  半導体基板、２  素子分離領域、３ａ  素子形成領域、３ｂ  素子形成領域、ＲＮ  ＮＭＩＳ領域、ＲＰ  ＰＭＩＳ領域、４  Ｐウェル、６  界面膜、７  Ｈｉｇｈ−ｋ膜、８  金属膜、９  ポリシリコン膜、ＡＧ１，ＡＧ２，ＤＧ１，ＤＧ２，ＬＧ１，ＬＧ２  ゲート電極、Ｇ  ゲート構造、１０  オフセットスペーサ、１５  エクステンション領域、１６  ソースまたはドレイン領域、１７  ハロ領域、１８  サイドウォールスペーサ、１９  金属シリサイド膜、２０  ストレスライナー膜、２１  層間絶縁膜、２１ａ  コンタクトホール、２２  バリア金属膜、２３  タングステン膜、２４  プラグ、２５  エッチングストッパ膜、２６  層間絶縁膜、２６ａ  溝、２７  バリア金属膜、２８  銅膜、２９  銅配線、３１〜３９  レジストマスク、Ｃ１〜Ｃ１０  コンタクト、Ｍ１１〜Ｍ１１０  第１金属配線、Ｖ１１〜Ｖ１８  ヴィア、Ｍ２１〜Ｍ２７  第２金属配線、ＢＬ  ／ＢＬ  ビット線、Ｖ２１〜Ｖ２４  ヴィア、Ｍ３１〜Ｍ３３  第３金属配線、ＷＬ  ワード線、５０  半導体装置、５１  ＳＲＡＭ、５２  ＳＲＡＭメモリセルアレイ、５２ａ，５２ｂ  ＳＲＡＭメモリセル、５３  Ｘデコーダ、５４  Ｙデコーダ、５５  センスアンプ、５６  ライトドライバ、５７  主制御回路、５８  ロジック回路、５９  ＩＯ領域、Ｔ１，Ｔ２  アクセストランジスタ、Ｔ３，Ｔ４  ドライブトランジスタ、Ｔ５，Ｔ６  ロードトランジスタ、ＳＮ１，ＳＮ２  記憶ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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