(57)【特許請求の範囲】
【請求項１】
シリコン基板（１０）上に第１シリコン酸化膜（１１）、シリコン窒化膜（１２）、前記第１シリコン酸化膜（１１）よりも膜厚が薄い第２シリコン酸化膜（１３）、及びゲート電極（１４）を積層して、同じ形状にパタニングする第１の工程と、
ウエットエッチングにより前記第１シリコン酸化膜（１１）の端部及び前記第２シリコン酸化膜（１３）の端部を除去して前記シリコン窒化膜（１２）の端部を露出させる第２の工程と、
前記第１シリコン酸化膜（１１）が除去されたシリコン基板（１０）上に第３シリコン酸化膜（１５）を形成すると同時に、前記シリコン窒化膜（１２）の露出部分を酸化して第４シリコン酸化膜（１６）を形成し且つ前記ゲート電極（１４）の周囲に第５シリコン酸化膜（１７）を形成して、前記第４シリコン酸化膜（１６）と前記第５シリコン酸化膜（１７）とが一体化したシリコン酸化膜を形成する第３の工程と、
前記第３シリコン酸化膜（１５）と前記第４シリコン酸化膜（１６）との間に電荷を蓄積するための電荷蓄積層（１８ａ）を形成する第４の工程と、を含む、
半導体装置の製造方法。
【請求項２】
前記第４の工程は、
前記第３シリコン酸化膜（１５）上に、前記第４シリコン酸化膜（１６）と前記第５シリコン酸化膜（１７）とが一体化した前記シリコン酸化膜を覆って電荷蓄積膜（１８）を形成する工程と、
前記第３シリコン酸化膜（１５）と前記第４シリコン酸化膜（１６）との間に前記電荷蓄積層（１８ａ）となる前記電荷蓄積膜（１８）を残して、前記電荷蓄積膜（１８）を酸化する工程と、を含む、
請求項１記載の半導体装置の製造方法。
【請求項３】
前記電荷蓄積膜（１８）が、シリコン窒化膜、シリコン膜、或いはシリコン物を有する窒化膜のいずれかであり、
前記電荷蓄積膜（１８）の酸化は、前記電荷蓄積膜（１８）がシリコン窒化膜或いはシリコン物を有する窒化膜の場合にはラジカル酸化或いはプラズマ酸化により行い、前記電荷蓄積膜（１８）がシリコン膜の場合にはラジカル酸化、プラズマ酸化、或いは熱酸化により行う、
請求項２記載の半導体装置の製造方法。
【請求項４】
シリコン基板（１０）上に窒素層又は第１シリコン窒化膜（２１、３１、４１）と、第１シリコン酸化膜（２２、４２）と、ゲート電極（１４）とを積層して、少なくとも前記第１シリコン酸化膜（２２、４２）及び前記ゲート電極（１４）を同じ形状にパタニングする第１の工程と、
ウエットエッチングにより前記第１シリコン酸化膜（２２、４２）の端部を除去する第２の工程と、
前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）及び前記ゲート電極（１４）を酸化して、前記第１シリコン酸化膜（２２、４２）下部の前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）を残して前記シリコン基板（１０）上に第２シリコン酸化膜（２３、４３）を形成するとともに、前記ゲート電極（１４）を覆って前記第２シリコン酸化膜（２３、４３）よりも膜厚が厚い第３シリコン酸化膜（２４、４４）を形成する第３の工程と、
前記第２シリコン酸化膜（２３、４３）と前記第３シリコン酸化膜（２４、４４）との間に電荷を蓄積するための電荷蓄積層（２７、４７）を形成する第４の工程と、を含む、
半導体装置の製造方法。
【請求項５】
前記第１の工程では、前記第１シリコン酸化膜（２２、４２）及び前記ゲート電極（１４）と同じ形状に前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）をパタニングしており、
前記第３の工程では、前記シリコン基板（１０）上の前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）がパタニングされていない領域にも前記第２シリコン酸化膜（２３、４３）を形成する、
請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１の工程では、前記シリコン基板（１０）上に前記第１シリコン酸化膜（２２）を形成した後に、前記シリコン基板（１０）に窒素イオンを注入、又は前記シリコン基板（１０）をＮ2Ｏガス、ＮＯガス、もしくはＮＨ3ガスの雰囲気に置くことで、前記窒素層（２１、３１）を形成する、
請求項４又は５記載の半導体装置の製造方法。
【請求項７】
前記第４の工程は、
前記第２シリコン酸化膜（２３、４３）上に、前記第３シリコン酸化膜（２４、４４）を覆って電荷蓄積膜（２５、４５）を形成する工程と、
前記第２シリコン酸化膜（２３、４３）と前記第３シリコン酸化膜（２４、４４）との間に前記電荷蓄積層（２７、４７）となる前記電荷蓄積膜（２５、４５）を残して、前記電荷蓄積膜（２５、４５）を酸化する工程と、を含む、
請求項４〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記電荷蓄積膜（２４、４５）が、シリコン窒化膜、シリコン膜、或いはシリコン物を有する窒化膜のいずれかであり、
前記電荷蓄積膜（２４、４５）の酸化は、前記電荷蓄積膜（２４、４５）がシリコン窒化膜或いはシリコン物を有する窒化膜の場合にはラジカル酸化或いはプラズマ酸化により行い、前記電荷蓄積膜（２４、４５）がシリコン膜の場合にはラジカル酸化、プラズマ酸化、或いは熱酸化により行う、
請求項７記載の半導体装置の製造方法。
【請求項９】
２つの拡散領域（Ｓ、Ｄ）が形成されたシリコン基板（１０）と、
前記２つの拡散領域（Ｓ、Ｄ）に挟まれた領域の前記シリコン基板（１０）上に設けられ、第１シリコン酸化膜（１１）、シリコン窒化膜（１２）、前記第１シリコン酸化膜（１１）よりも膜厚が薄い第２シリコン酸化膜（１３）が積層されて成る絶縁膜と、
前記絶縁膜上に設けられるゲート電極（１４）と、
前記シリコン基板（１０）上に設けられ、前記第１シリコン酸化膜（１１）よりも膜厚が薄い第３シリコン酸化膜（１５）と、
前記第３シリコン酸化膜（１５）上の前記第１シリコン酸化膜（１１）に接する位置に、前記シリコン窒化膜（１２）に接しない膜厚で設けられる、電荷を蓄積するための電荷蓄積層（１８ａ）と、
前記ゲート電極（１４）の周囲に形成され、前記第３シリコン酸化膜（１５）よりも膜厚が厚く、前記電荷蓄積層（１８ａ）に接するシリコン酸化膜（１６、１７）と、を備え、
前記２つの拡散領域（Ｓ、Ｄ）及び前記ゲート電極（１４）にそれぞれ所定の電圧が印加されると、前記電荷蓄積層（１８ａ）に電荷が注入される、
半導体装置。
【請求項１０】
２つの拡散領域（Ｓ、Ｄ）が形成されたシリコン基板（１０）と、
前記２つの拡散領域（Ｓ、Ｄ）に挟まれた領域の前記シリコン基板（１０）上に設けられ、窒素層又は第１シリコン窒化膜（２１、３１、４１）と第１シリコン酸化膜（２２、４２）とが積層されて成る絶縁膜と、
前記絶縁膜上に設けられるゲート電極（１４）と、
前記シリコン基板（１０）上に設けられる第２シリコン酸化膜（２３、４３）と、
前記第２シリコン酸化膜（２３、４３）上に前記絶縁膜に接して設けられる、電荷を蓄積するための電荷蓄積層（２７、４７）と、
前記ゲート電極（１４）の周囲に形成され、上部に前記電荷蓄積層（２７、４７）が設けられた前記第２シリコン酸化膜（２３、４３）の部分よりも膜厚が厚く、前記電荷蓄積層（２７、４７）に接する第３シリコン酸化膜（２４、４４）と、を備え、
前記２つの拡散領域（Ｓ、Ｄ）及び前記ゲート電極（１４）にそれぞれ所定の電圧が印加されると、前記電荷蓄積層（２７、４７）に電荷が注入される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、例えばＯＮＯ（Oxide-Nitride-Oxide）膜などの電荷蓄積層を有する半導体装置の製造方法及びこの方法で製造された半導体記憶装置に関する。
【背景技術】
【０００２】
書き換え可能な不揮発性の半導体記憶装置は、例えば浮遊ゲート電極に電荷を蓄積することにより情報を記憶する。このような半導体記憶装置として、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）やフラッシュメモリなどが一般に知られている。不揮発性の半導体記憶装置は、浮遊ゲート電極の他に制御ゲート電極を有するために、２層の導電層が必要となる。これに対して、より簡単な構造で且つ高集積化が容易な構造として、浮遊ゲート電極に代えて誘電体膜を電荷蓄積層として用いる単層ゲート構成の不揮発性の半導体記憶装置が提案されている。
【０００３】
単層ゲートの不揮発性の半導体記憶装置の一例として、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）構造を用いたものがある。ＳＯＮＯＳ構造を有する不揮発性の半導体記憶装置では、例えば酸化膜−窒化膜−酸化膜からなるＯＮＯ膜を用いる。窒化膜が電荷蓄積層となって、窒化膜中の格子欠陥に電荷を保持することにより情報が記憶される。ソース／ドレインに印加する電圧を入れ替えて使用すると、電荷蓄積層のソース側、ドレイン側にそれぞれ電荷を保持することが可能になる。これにより、１つの半導体記憶装置に２ビット記憶が可能になる。このような不揮発性の半導体記憶装置を、「ミラービットの半導体記憶装置」という。
【０００４】
ミラービットの半導体記憶装置では、同じセル数であれば記憶容量が単純に２倍になり、逆に同じ記憶容量でもチップ面積が単純に半分になる。そのために、高集積化と低コスト化の要求を同時に満たすことができる。特許文献１〜２は、このようなミラービットの半導体記憶装置についての製造方法を開示している。
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特開２００４−３４３０１４号公報
【０００５】
ミラービットの半導体記憶装置のセルサイズを小さくすると、チャネル長、ビット線幅、ワード線幅などが縮小される。しかし、チャネル長が短くなると、電荷蓄積層内の２つの電荷保持領域を分離することが困難になる。そのために、物理的に電荷保持領域を２つに分離する構成が提供されている。具体的には、制御ゲート電極の両端のそれぞれの近傍にＯＮＯ膜を有して、それぞれの窒化膜で電荷を保持することにより、２ビット記憶が可能になっている。
このようなミラービットの半導体記憶装置は、例えば、制御ゲート電極と基板とを絶縁する絶縁層の両端をウエットエッチングにより削除して間隙を形成しておき、この間隙部分にＯＮＯ膜を形成することにより製造される。
ＯＮＯ膜を形成する場合には、絶縁層の両端をウエットエッチングで削除した後に、酸化処理により制御ゲート電極及び基板に酸化膜を形成する。次いで、酸化膜が形成された制御ゲート電極と基板との間の間隙部分に、窒化膜を形成する。これにより基板側の酸化膜（以下、「下側酸化膜」という。）−窒化膜−制御ゲート電極側の酸化膜（以下、「上側酸化膜」という。）によるＯＮＯ膜が形成される。
【０００６】
このように形成されるＯＮＯ膜の上側酸化膜と下側酸化膜とは、一度の酸化処理で形成されるために、ほぼ同じ膜厚である。下側酸化膜の膜厚が薄いほど、電荷蓄積層（窒化膜）への電荷の注入及び放出が容易になる。上側酸化膜の膜厚が厚いほど、電荷蓄積層への制御ゲート電極の影響が弱まる。上側酸化膜と下側酸化膜とはほぼ同じ膜厚であるために、下側酸化膜を所望の膜厚で形成すると、上側酸化膜の膜厚が不足することになる。上側酸化膜の膜厚が不足すると、書込／消去／読出動作時に、動作障害や蓄積電荷の消失が起こる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上側酸化膜を下側酸化膜よりも厚く形成するために、制御ゲート電極に予め不純物を注入しておき、酸化膜を形成する際に上側酸化膜の生成を加速させることができる。しかし、制御ゲート電極中の不純物の一部は基板との間の絶縁膜にも取り込まれ、絶縁膜の信頼度（例えば、漏出特性）が悪化する。そのために、制御ゲート電極に不純物を注入する方法は、現在のところ有効な手法ではない。
【０００８】
本発明は、上記の問題に鑑み、一度の酸化処理でＯＮＯ膜の上側酸化膜を下側酸化膜よりも厚く形成することができる半導体装置の製造方法及びこの方法により製造された半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決する本発明の半導体装置の製造方法は、シリコン基板（１０）上に第１シリコン酸化膜（１１）、シリコン窒化膜（１２）、前記第１シリコン酸化膜（１１）よりも膜厚が薄い第２シリコン酸化膜（１３）、及びゲート電極（１４）を積層して、同じ形状にパタニングする第１の工程と、ウエットエッチングにより前記第１シリコン酸化膜（１１）の端部及び前記第２シリコン酸化膜（１３）の端部を除去して前記シリコン窒化膜（１２）の端部を露出させる第２の工程と、前記第１シリコン酸化膜（１１）が除去されたシリコン基板（１０）上に第３シリコン酸化膜（１５）を形成すると同時に、前記シリコン窒化膜（１２）の露出部分を酸化して第４シリコン酸化膜（１６）を形成し且つ前記ゲート電極（１４）の周囲に第５シリコン酸化膜（１７）を形成して、前記第４シリコン酸化膜（１６）と前記第５シリコン酸化膜（１７）とが一体化したシリコン酸化膜を形成する第３の工程と、前記第３シリコン酸化膜（１５）と前記第４シリコン酸化膜（１６）との間に電荷を蓄積するための電荷蓄積層（１８ａ）を形成する第４の工程と、を含む。
【００１０】
このような半導体装置の製造方法では、「第３シリコン酸化膜（下側酸化膜）」−「電荷蓄積層」−「第４シリコン酸化膜と第５シリコン酸化膜とが一体化したシリコン酸化膜（上側酸化膜）」により、ＯＮＯ膜が形成される。第３、第４、第５シリコン酸化膜は、第３の工程で一度の酸化処理により形成される。第３シリコン酸化膜と第５シリコン酸化膜の膜厚はほぼ同じであるので、第４シリコン酸化膜と第５シリコン酸化膜とが一体化したシリコン酸化膜の膜厚は、第３シリコン酸化膜の膜厚よりも厚くなる。そのために、上側酸化膜の膜厚不足で生じる書込／消去時の動作障害や蓄積電荷の消失を防止しつつ、電荷蓄積層への電荷の注入及び放出を容易に行えるようになる。
【００１１】
前記第４の工程は、例えば、前記第３シリコン酸化膜（１５）上に、前記第４シリコン酸化膜（１６）と前記第５シリコン酸化膜（１７）とが一体化した前記シリコン酸化膜を覆って電荷蓄積膜（１８）を形成する工程と、前記第３シリコン酸化膜（１５）と前記第４シリコン酸化膜（１６）との間に前記電荷蓄積層（１８ａ）となる前記電荷蓄積膜（１８）を残して、前記電荷蓄積膜（１８）を酸化する工程と、を含む。前記電荷蓄積膜（１８）がシリコン窒化膜或いはシリコン物を有する窒化膜の場合にはラジカル酸化或いはプラズマ酸化により酸化を行い、前記電荷蓄積膜（１８）がシリコン膜の場合にはラジカル酸化、プラズマ酸化、或いは熱酸化により酸化を行う。
【００１２】
本発明の他の半導体装置の製造方法は、シリコン基板（１０）上に窒素層又は第１シリコン窒化膜（２１、３１、４１）と、第１シリコン酸化膜（２２、４２）と、ゲート電極（１４）とを積層して、少なくとも前記第１シリコン酸化膜（２２、４２）及び前記ゲート電極（１４）を同じ形状にパタニングする第１の工程と、ウエットエッチングにより前記第１シリコン酸化膜（２２、４２）の端部を除去する第２の工程と、前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）及び前記ゲート電極（１４）を酸化して、前記第１シリコン酸化膜（２２、４２）下部の前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）を残して前記シリコン基板（１０）上に第２シリコン酸化膜（２３、４３）を形成するとともに、前記ゲート電極（１４）を覆って前記第２シリコン酸化膜（２３、４３）よりも膜厚が厚い第３シリコン酸化膜（２４、４４）を形成する第３の工程と、前記第２シリコン酸化膜（２３、４３）と前記第３シリコン酸化膜（２４、４４）との間に電荷を蓄積するための電荷蓄積層（２７、４７）を形成する第４の工程と、を含む。
【００１３】
このような半導体装置の製造方法では、「第２シリコン酸化膜（下側酸化膜）」−「電荷蓄積層」−「第３シリコン酸化膜（上側酸化膜）」により、ＯＮＯ膜が形成される。第２、第３シリコン酸化膜は、第３の工程で一度の酸化処理により形成される。窒化物を含んだシリコンなどのシリコン基板の酸化速度は、ポリシリコンなどのゲート電極の酸化速度よりも遅くなることが知られている。そのために、同一の酸化処理でも、形成されるシリコン酸化膜の厚さは異なる。つまり、シリコン基板上に形成されるシリコン酸化膜（第２シリコン酸化膜）の方が、ゲート電極に形成されるシリコン酸化膜（第３シリコン酸化膜）よりも膜厚が薄くなる。そのために、上側酸化膜の膜厚不足で生じるゲート障害を防止しつつ、電荷蓄積層への電荷の注入及び放出を容易に行えるようになる。
【００１４】
この半導体装置の製造方法では、例えば、前記第１の工程では、前記第１シリコン酸化膜（２２、４２）及び前記ゲート電極（１４）と同じ形状に前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）をパタニングして、前記第３の工程では、前記シリコン基板（１０）上の前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）がパタニングされていない領域にも前記第２シリコン酸化膜（２３、４３）を形成してもよい。この場合、前記窒素層又は前記第１シリコン窒化膜（２１、３１、４１）がパタニングされていない領域の第２シリコン酸化膜は、第３シリコン酸化膜（２４、４４）と同じ膜厚になるが、ＯＮＯ膜となる第２シリコン酸化膜は、第３シリコン酸化膜（２４、４４）よりも薄いままである。
【００１５】
シリコン基板上への窒素層又は第１シリコン窒化膜及び第１シリコン酸化膜の形成は、通常のように、窒素層又は第１シリコン窒化膜及び第１シリコン酸化膜を順次積層してもよい。また、例えば、前記シリコン基板（１０）上に前記第１シリコン酸化膜（２２、４２）を形成した後に、前記シリコン基板（１０）に窒素イオンを注入、又は前記シリコン基板（１０）をＮ2Ｏガス、ＮＯガス、もしくはＮＨ3ガスの雰囲気に置くことで、前記窒素層（２１、３１）を形成してもよい。
【００１６】
前記第４の工程は、例えば、前記第２シリコン酸化膜（２３、４３）上に、前記第３シリコン酸化膜（２４、４４）を覆って電荷蓄積膜（２５、４５）を形成する工程と、前記第２シリコン酸化膜（２３、４３）と前記第３シリコン酸化膜（２４、４４）との間に前記電荷蓄積層（２７、４７）となる前記電荷蓄積膜（２５、４５）を残して、前記電荷蓄積膜（２５、４５）を酸化する工程と、を含む。前記電荷蓄積膜（２４、４５）がシリコン窒化膜或いはシリコン物を有する窒化膜の場合にはラジカル酸化或いはプラズマ酸化により行い、前記電荷蓄積膜（２４、４５）がシリコン膜の場合にはラジカル酸化、プラズマ酸化、或いは熱酸化により行う。
【００１７】
本発明の半導体装置は、２つの拡散領域（Ｓ、Ｄ）が形成されたシリコン基板（１０）と、前記２つの拡散領域（Ｓ、Ｄ）に挟まれた領域の前記シリコン基板（１０）上に設けられ、第１シリコン酸化膜（１１）、シリコン窒化膜（１２）、前記第１シリコン酸化膜（１１）よりも膜厚が薄い第２シリコン酸化膜（１３）が積層されて成る絶縁膜と、前記絶縁膜上に設けられるゲート電極（１４）と、前記シリコン基板（１０）上に設けられ、前記第１シリコン酸化膜（１１）よりも膜厚が薄い第３シリコン酸化膜（１５）と、前記第３シリコン酸化膜（１５）上の前記第１シリコン酸化膜（１１）に接する位置に、前記シリコン窒化膜（１２）に接しない膜厚で設けられる、電荷を蓄積するための電荷蓄積層（１８ａ）と、前記ゲート電極（１４）の周囲に形成され、前記第３シリコン酸化膜（１５）よりも膜厚が厚く、前記電荷蓄積層（１８ａ）に接するシリコン酸化膜（１６、１７）と、を備える。前記２つの拡散領域（Ｓ、Ｄ）及び前記ゲート電極（１４）にそれぞれ所定の電圧が印加されると、前記電荷蓄積層（１８ａ）に電荷が注入される。
【００１８】
本発明の別の半導体装置は、２つの拡散領域（Ｓ、Ｄ）が形成されたシリコン基板（１０）と、前記２つの拡散領域（Ｓ、Ｄ）に挟まれた領域の前記シリコン基板（１０）上に設けられ、窒素層又は第１シリコン窒化膜（２１、３１、４１）と第１シリコン酸化膜（２２、４２）とが積層されて成る絶縁膜と、前記絶縁膜上に設けられるゲート電極（１４）と、前記シリコン基板（１０）上に設けられる第２シリコン酸化膜（２３、４３）と、前記第２シリコン酸化膜（２３、４３）上に前記絶縁膜に接して設けられる、電荷を蓄積するための電荷蓄積層（２７、４７）と、前記ゲート電極（１４）の周囲に形成され、前記第２シリコン酸化膜（２３、４３）の前記電荷蓄積層（２７、４７）が上部に設けられた部分よりも膜厚が厚く、前記電荷蓄積層（２７、４７）に接する第３シリコン酸化膜（２４、４４）と、を備える。前記２つの拡散領域（Ｓ、Ｄ）及び前記ゲート電極（１４）にそれぞれ所定の電圧が印加されると、前記電荷蓄積層（２７、４７）に電荷が注入される。
【発明の効果】
【００１９】
以上のような本発明により、一度の酸化処理により厚さの異なるシリコン酸化膜を形成することができる。これにより、例えばＯＮＯ膜の上側酸化膜と下側酸化膜の膜厚を変えることが可能である。そのために、上側酸化膜の膜厚不足で生じるゲート障害を防止しつつ、電荷蓄積層への電荷の注入及び放出を容易に行えるようになる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施形態を説明する。なお、以下の各実施形態は、ＯＮＯ膜の形成工程についてのみであり、それ以前に行われる下地工程、ＯＮＯ膜の形成後に行われる配線形成などの上地工程については省略している。ＯＮＯ膜の形成以外の他の工程については、従来と同じ方法により行われる。また、以下の各実施形態では、基板が従来のシリコンなどのシリコン基板、酸化膜がシリコン酸化膜などのシリコン酸化膜、窒化膜がシリコン窒化膜などのシリコン窒化膜、ゲート電極がポリシリコンにより形成される。
【００２１】
＜第１実施形態＞
図１は、本発明の第１実施形態の半導体装置の製造方法を説明するための図である。
第１実施形態の半導体装置の製造方法では、まず、基板１０上に第１酸化膜１１、窒化膜１２、第２酸化膜１３、及びゲート電極１４を、基板１０側からこの順に積層して、ゲート電極１４の形状に合わせてパタニングする（図１（ａ））。第１酸化膜１１の膜厚を、第２酸化膜１３の膜厚よりも厚く形成する。第１酸化膜１１の膜厚は例えば１１ｎｍであり、窒化膜１２の膜厚及び第２酸化膜１３の膜厚は例えば５ｎｍである。
【００２２】
次いで、フッ酸（ＨＦ）などを用いてウエットエッチングを行い、第１酸化膜１１及び第２酸化膜１３の両端を除去する。これにより窒化膜１２の両端部が露出する（図１（ｂ））。第１酸化膜１１及び第２酸化膜１３は、例えば、ゲート電極１４の幅の１／３までエッチング可能である。
次いで、ラジカル酸化或いはプラズマ酸化などの酸化処理により、基板１０、窒化膜１２の露出している両端部、及びゲート電極１４を酸化する。これにより基板１０上に第３酸化膜１５が形成される。窒化膜１２表面に形成される酸化膜及び窒化膜１２自身の酸化により第４酸化膜１６が形成される。ゲート電極１４の表面に第５酸化膜１７が形成される。窒化膜１２とゲート電極１４とは、第２酸化膜１３の厚さ分（この実施形態では５ｎｍ）しか離間していない。そのために、この酸化処理により第４酸化膜１６と第５酸化膜１７とが一体化して一つの酸化膜となる（図１（ｃ））。この実施形態では、膜厚が７ｎｍの酸化膜を形成することで、第４酸化膜１６と第５酸化膜１７とが一体化される。この酸化処理により形成される第３酸化膜１５の膜厚は、第４酸化膜１６と第５酸化膜１７とを足した膜厚よりも大幅に薄くなる。第４酸化膜１６と第５酸化膜１７とが一体化した酸化膜の膜厚は、第２酸化膜１３の膜厚により調整可能である。第２酸化膜１３の膜厚が厚いほど第４酸化膜１６と第５酸化膜１７の膜厚は増える傾向になる。同様に、第３酸化膜１５の膜厚も増える。
【００２３】
次いで、第３酸化膜１５上に、第１酸化膜１１、第４酸化膜１６、及び第５酸化膜１７を覆って、窒化膜、シリコン膜、或いはシリコン物を有する窒化膜などによる電荷蓄積膜１８を形成する（図１（ｄ））。最後に、酸化処理が行われ、電荷蓄積膜１８が酸化される。これにより第６酸化膜１９が形成され、第３酸化膜１５と第４酸化膜１６との間に、酸化されなかった電荷蓄積膜１８が電荷蓄積層１８ａとして残る（図１（ｅ））。電荷蓄積膜１８が窒化膜或いはシリコン物を有する窒化膜の場合には、ラジカル酸化或いはプラズマ酸化により酸化処理を行う。電荷蓄積膜１８がシリコン膜の場合には、ラジカル酸化、プラズマ酸化、或いは熱酸化により酸化処理を行う。
この後、拡散領域であるソース領域Ｓ及びドレイン領域Ｄを、基板１０内のゲート電極１４の下部領域を挟む位置に形成し、上地工程を行って、半導体装置が形成される。
【００２４】
第３酸化膜１５、電荷蓄積層１８ａ、及び第４酸化膜１６と第５酸化膜１７が一体化した酸化膜によりＯＮＯ膜が形成される。第３酸化膜１５が下側酸化膜、第４酸化膜１６と第５酸化膜１７が一体化した酸化膜が上側酸化膜となる。ＯＮＯ膜は２つ形成されるので、この半導体装置はミラービットの半導体記憶装置である。
第３酸化膜１５が所望の膜厚で形成可能になるので、電荷蓄積層１８ａへの電荷の注入及び放出が容易になる。また、第４酸化膜１６と第５酸化膜１７が一体化した酸化膜が所望の膜厚で形成可能になるので、ゲート障害が起こる可能性が従来よりも低くなる。
【００２５】
また、第１酸化膜１１、窒化膜１２、及び第２酸化膜１３が絶縁層となる。窒化膜１２が絶縁層に残るが、窒化膜１２の下部に形成される第１酸化膜１１は第３酸化膜１５に比べて充分な膜厚がある。そのために、電荷蓄積層１８ａに電荷を注入する際に、窒化膜１２に電荷が注入される可能性はほとんどない。つまり、窒化膜１２が、書込／削除動作に影響を及ぼすことはない。
【００２６】
＜第２実施形態＞
図２は、本発明の第２実施形態の半導体装置の製造方法を説明するための図である。
第２実施形態の半導体装置の製造方法では、表面に窒素が注入されたシリコン基板の酸化速度が、シリコンやポリシリコンによるゲート電極の酸化速度よりも遅いという性質を利用して、一度の酸化処理で形成される酸化膜の厚さを変える。
そのために、まず、基板１０上に第１酸化膜２２を形成し、窒素イオンを注入して熱処理を加える。窒素イオンを注入して熱処理することにより、基板１０と第１酸化膜２２との界面に窒素が偏析して窒素層２１が形成される（図２（ａ））。図２（ａ）では、例えば第１酸化膜２２の膜厚が２０ｎｍであり、窒素イオンはエネルギーが２０ｋｅＶでドーズ量が４Ｅ１５ion／cm2である。
次いで、第１酸化膜２２上にゲート電極１４が形成される。第１酸化膜２２及びゲート電極１４は、所望の形状にパタニングされる。その後、ＨＦなどを用いてウエットエッチングを行い、第１酸化膜２２の両端を除去する（図２（ｂ））。これにより、ゲート電極１４の基板１０側が一部露出する。
【００２７】
次いで、ラジカル酸化、プラズマ酸化、或いは熱酸化などの酸化処理により、窒素層２１が酸化されて第２酸化膜２３が形成され、ゲート電極１４の表面が酸化されて第３酸化膜２４が形成される（図２（ｃ））。第２酸化膜２３は、窒素イオンが注入されたシリコンの基板１０上に形成されるために、酸化速度が、ポリシリコンのゲート電極１４を覆って形成される第３酸化膜２４の酸化速度よりも遅い。そのために、第２酸化膜２３の方が薄く形成される。例えば第２酸化膜２３の膜厚は５ｎｍであり、第３酸化膜２４の膜厚は１０ｎｍである。第２酸化膜２３及び第３酸化膜２４の膜厚は、窒素層２１の厚さ及び酸化時間により決まる。なお、第１酸化膜２２下部の窒素層２１は酸化されずにそのまま残る。
【００２８】
次いで、第２酸化膜２３上に、第１酸化膜２２、及び第３酸化膜２４を覆って、窒化膜、シリコン膜、或いはシリコン物を有する窒化膜などによる電荷蓄積膜２５が形成される（図２（ｄ））。最後に、酸化処理が行われ、電荷蓄積膜２５が酸化される。これにより、第４酸化膜２６が形成され、第２酸化膜２３と第３酸化膜２４との間に、酸化されなかった電荷蓄積膜２５が電荷蓄積層２７として残る（図２（ｅ））。電荷蓄積膜２５が窒化膜或いはシリコン物を有する窒化膜の場合には、ラジカル酸化或いはプラズマ酸化により酸化処理を行う。電荷蓄積膜２５がシリコン膜である場合には、ラジカル酸化、プラズマ酸化、或いは熱酸化により酸化処理を行う。
この後、拡散領域であるソース領域Ｓ及びドレイン領域Ｄを、基板１０内のゲート電極１４の下部領域を挟む位置に形成し、上地工程を行って、半導体装置が形成される。
【００２９】
第２酸化膜２３、電荷蓄積層２７、及び第３酸化膜２４によりＯＮＯ膜が形成される。第２酸化膜２３が下側酸化膜、第３酸化膜２４が上側酸化膜となる。ＯＮＯ膜は２つ形成されるので、この半導体装置はミラービットの半導体記憶装置となる。また、第１酸化膜２２が絶縁層となる。
第２酸化膜２３が所望の膜厚で形成可能になるので、電荷蓄積層２７の電荷の注入及び放出が容易になる。また、第３酸化膜２４が所望の膜厚で形成可能になるので、ゲート障害が起こる可能性が従来よりも低くなる。
【００３０】
＜第３実施形態＞
図３は、本発明の第３実施形態の半導体装置の製造方法を説明するための図である。
第３実施形態は、第２実施形態と同様に、表面に窒素が注入されたシリコン基板の酸化速度がポリシリコンによるゲート電極の表面の酸化速度よりも遅いという性質を利用している。第３実施形態は、窒素層３１の形成方法が第２実施形態とは異なるのみであり、それ以降の工程は同じである。
第３実施形態では、基板１０上に第１酸化膜２２を形成して、Ｎ2Ｏガス、ＮＯガス、或いはＮＨ3ガス雰囲気に曝す。これにより、基板１０と第１酸化膜２２との界面に窒素が偏析して窒素層３１が形成される。窒素層３１が形成された後の処理は第２実施形態と同じであり、図２（ｂ）以降と同じ工程である。よって、以降の説明は省略する。第３実施形態で製造された半導体装置も、第２実施形態で製造された半導体装置を同じ構造、性質となるので、説明を省略する。
【００３１】
＜第４実施形態＞
図４は、本発明の第４実施形態の半導体装置の製造方法を説明するための図である。
第４実施形態の半導体装置の製造方法も、第２実施形態、第３実施形態と同様に、窒化膜の酸化速度がシリコン、ポリシリコンの酸化速度よりも遅いという性質を利用して、一度の酸化処理で形成される酸化膜の厚さを変えるようにしている。
第４実施形態の半導体装置の製造方法では、まず、基板１０上に第１窒化膜４１、第１酸化膜４２、及びゲート電極１４を、この順に積層して、ゲート電極１４の形状に合わせてパタニングする（図４（ａ））。第１窒化膜４１の膜厚は例えば２ｎｍである。
その後、ＨＦなどを用いてウエットエッチングを行い、第１酸化膜４２の両端を除去する（図４（ｂ））。これにより、ゲート電極１４の第１窒化膜４１側及び第１窒化膜４１のゲート電極１４側を一部露出する。
【００３２】
次いで、ラジカル酸化或いはプラズマ酸化などの酸化処理により、基板１０上、第１窒化膜４１、及びゲート電極１４の表面を酸化する。これにより基板１０上に第２酸化膜４３が形成され、ゲート電極１４の周囲に第３酸化膜４４が形成される（図４（ｃ））。第１窒化膜４１の酸化速度が他の部分の酸化速度よりも遅いために、第１窒化膜４１が形成されていた部分の第２酸化膜４３の膜厚は、他の基板１０上の第２酸化膜４３及びゲート電極１４の周囲の第３酸化膜４４よりも薄く形成される。第２酸化膜４３の膜厚は、第１窒化膜４１の膜厚及び酸化時間により決められる。
【００３３】
次いで、第２酸化膜４３上に、第１酸化膜４２、及び第３酸化膜４４を覆って、窒化膜、シリコン膜、或いはシリコン物を有する窒化膜などによる電荷蓄積膜４５が形成される（図４（ｄ））。最後に、酸化処理が行われ、電荷蓄積膜４５が酸化される。これにより、第４酸化膜４６が形成され、第２酸化膜４３と第３酸化膜４４との間に、酸化されなかった電荷蓄積膜４５が電荷蓄積層４７として残る（図４（ｅ））。電荷蓄積膜４５が窒化膜或いはシリコン物を有する窒化膜の場合には、ラジカル酸化或いはプラズマ酸化により酸化処理を行う。電荷蓄積膜２５がシリコン膜である場合には、ラジカル酸化、プラズマ酸化、或いは熱酸化により酸化処理を行う。
この後、拡散領域であるソース領域Ｓ及びドレイン領域Ｄを、基板１０内のゲート電極１４の下部領域を挟む位置に形成し、上地工程を行って、半導体装置が形成される。
【００３４】
第２酸化膜４３、電荷蓄積層４７、及び第３酸化膜４４によりＯＮＯ膜を形成する。第２酸化膜４３が下側酸化膜、第３酸化膜４４が上側酸化膜となる。ＯＮＯ膜は２つ形成されるので、この半導体装置はミラービットの半導体記憶装置となる。また、第１窒化膜４１及び第１酸化膜４２が絶縁層となる。
第１窒化膜４１が絶縁層に残るが、膜厚が薄く電荷蓄積層４７に比べて充分な電荷の注入ができない。そのために、電荷蓄積層４７に電荷を注入する際に、第１窒化膜４１にはほとんど電荷が注入されない。つまり、第１窒化膜４１が、書込／削除動作に影響を及ぼす恐れはない。
【図面の簡単な説明】
【００３５】
【図１】図１（ａ）〜（ｅ）は、本発明の第１実施形態の半導体装置の製造方法を説明する図である。
【図２】図２（ａ）〜（ｅ）は、本発明の第２実施形態の半導体装置の製造方法を説明する図である。
【図３】本発明の第３実施形態の半導体装置の製造方法を説明する図である。
【図４】図４（ａ）〜（ｅ）は、本発明の第４実施形態の半導体装置の製造方法を説明する図である。
【符号の説明】
【００３６】
１０…基板、１１，２２，４２…第１酸化膜、１２，４１…第１窒化膜、１３，２３，４３…第２酸化膜、１４…ゲート電極、１５，２４，４４…第３酸化膜、１６，２６，４６…第４酸化膜、１７…第５酸化膜、１８，２５，４５…電荷蓄積膜、１８ａ，２７，４７…電荷蓄積層、１９…第６酸化膜、２１，３１…窒素層、Ｓ…ソース領域、Ｄ…ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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