(57)【特許請求の範囲】
【請求項１】
Ｐ型半導体基板と、Ｐ型半導体基板に形成されたＮ型ウエルと、Ｐ型半導体基板とは間隔をもってＮ型ウエルに互いに間隔をもって形成された第１Ｎ型拡散層及び第１Ｐ型拡散層と、Ｎ型ウエルとは間隔をもってＰ型半導体基板に互いに間隔をもって形成された第２Ｎ型拡散層及び第２Ｐ型拡散層とをもつサイリスタを備えた半導体装置において、
前記Ｐ型半導体基板に形成された第３Ｐ型拡散層を備え、
前記第３Ｐ型拡散層は、前記Ｐ型半導体基板及び前記第２Ｎ型拡散層に接し、かつ前記Ｎ型ウエル及び前記第１Ｐ型拡散層とは間隔をもって配置されており、
前記第２Ｐ型拡散層と前記第３Ｐ型拡散層は上層に形成された上層配線によって電気的に接続されており、
前記第３Ｐ型拡散層は、上方から見て、前記第２Ｎ型拡散層に周囲を囲まれている、又は複数の前記第２Ｎ型拡散層に挟まれていることを特徴とする半導体装置。
【請求項２】
Ｐ型半導体基板と、Ｐ型半導体基板に形成されたＮ型ウエルと、Ｐ型半導体基板とは間隔をもってＮ型ウエルに互いに間隔をもって形成された第１Ｎ型拡散層及び第１Ｐ型拡散層と、Ｎ型ウエルとは間隔をもってＰ型半導体基板に互いに間隔をもって形成された第２Ｎ型拡散層及び第２Ｐ型拡散層とをもつサイリスタを備えた半導体装置において、
前記Ｎ型ウエルに形成された第３Ｎ型拡散層を備え、
前記第３Ｎ型拡散層は、前記Ｎ型ウエル及び前記第１Ｐ型拡散層に接し、かつ前記Ｐ型半導体基板及び前記第１Ｎ型拡散層とは間隔をもって配置されており、
前記第２Ｎ型拡散層と前記第３Ｎ型拡散層は上層に形成された上層配線によって電気的に接続されており、
前記第３Ｎ型拡散層は、上方から見て、前記第１Ｐ型拡散層に周囲を囲まれている、又は複数の前記第１Ｐ型拡散層に挟まれていることを特徴とする半導体装置。
【請求項３】
Ｐ型とＮ型を反対導電型にした請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、サイリスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
静電気放電（ＥＳＤ：Electro Static Discharge）によって半導体デバイスが破壊されるのを防ぐために、半導体デバイスのチップ内には静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が設けられている。
一般的なＥＳＤ保護素子のひとつとして、サイリスタ（以下、ＳＣＲ（Silicon Controlled Rectifier）ともいう）が用いられている。ＳＣＲは他の保護素子と比較して極めて低容量であり、レイアウト面積が小さい、オン抵抗が小さいなど優れた特性を有している。
【０００３】
図１５は、従来のＳＣＲのレイアウトを説明するための平面図である。
Ｐ型半導体基板１（Ｐｓｕｂ）にＮ型ウエル３（ＮＷ）が形成されている。Ｎ型ウエル３に、Ｎ型拡散層５（Ｎ＋）とＰ型拡散層７（Ｐ＋）が互いに間隔をもって形成されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３によってＰ型半導体基板１とは分離されている。
【０００４】
Ｐ型半導体基板１に、Ｎ型拡散層９（Ｎ＋）がＮ型ウエル３とは間隔をもって形成されている。Ｎ型拡散層９は、Ｐ型拡散層７から見てＮ型拡散層５とは反対側の位置に配置されている。Ｐ型半導体基板１には、Ｎ型拡散層９とは間隔をもって、Ｐ型拡散層１１（Ｐ＋）も形成されている。Ｐ型拡散層１１は、Ｎ型拡散層９から見てＮ型ウエル３とは反対側の位置に配置されている。
【０００５】
図１６は、図１５のＳＣＲをマルチフィンガー型にした従来のＳＣＲのレイアウトを説明するための平面図である。
このＳＣＲでは、２つのＮ型ウエル３，３が設けられている。Ｎ型ウエル３の間のＰ型半導体基板１にＰ型拡散層１１が配置されている。
【０００６】
各Ｎ型ウエル３には、それぞれＮ型拡散層５とＰ型拡散層７が形成されている。Ｎ型拡散層５とＰ型拡散層７は、Ｐ型拡散層１１から見て、Ｐ型拡散層７、Ｎ型拡散層５の順に配置されている。
一方のＮ型ウエル３とＰ型拡散層１１の間の半導体基板１と、他方のＮ型ウエル３とＰ型拡散層１１の間の半導体基板１に、それぞれＮ型拡散層９が形成されている。
【０００７】
従来のＳＣＲとして、ラッチアップ耐性を向上させる目的で、ＨＨＩ−ＳＣＲ（High holding current−ＳＣＲ）と呼ばれる構造が開示されている（例えば特許文献１を参照）。
【０００８】
図１７は、従来のＨＨＩ−ＳＣＲのレイアウトを説明するための平面図である。
Ｐ型半導体基板１に形成されたＮ型ウエル３に、複数のＮ型拡散層５と複数のＰ型拡散層７が形成されている。Ｎ型拡散層５とＰ型拡散層７は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３によってＰ型半導体基板１とは分離されている。
【０００９】
Ｐ型半導体基板１に、Ｎ型ウエル３とは間隔をもって、複数のＮ型拡散層９と複数のＰ型拡散層１１が形成されている。Ｎ型拡散層９とＰ型拡散層１１は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層９とＰ型拡散層１１の配列は、Ｎ型拡散層５の隣にＰ型拡散層１１が配置され、かつ、Ｐ型拡散層７の隣にＮ型拡散層９が配置されるように、Ｎ型拡散層５とＰ型拡散層７の配列と平行に配置されている。
【００１０】
図１８は、図１７のＨＨＩ−ＳＣＲをマルチフィンガー型にした従来のＨＨＩ−ＳＣＲのレイアウトを説明するための平面図である。
このＨＨＩ−ＳＣＲでは、２つのＮ型ウエル３，３が設けられている。各Ｎ型ウエル３には、図１７に示したのと同様に、それぞれ複数のＮ型拡散層５と複数のＰ型拡散層７が形成されている。
２つのＮ型ウエル３，３の間のＰ型半導体基板１に、図１７に示したのと同様に、複数のＮ型拡散層９と複数のＰ型拡散層１１が配置されている。
【００１１】
図１９は、ＳＣＲの回路構成を説明するための回路図である。
ＳＣＲは、ＰＮＰＮの４重構造をしており、ＰＮＰトランジスタとＮＰＮトランジスタを組み合わせた複合回路と等価である。図１５〜図１８に示したＳＣＲの場合、ＰＮＰトランジスタは、エミッタがＰ型拡散層５、ベースがＮ型ウエル３、コレクタがＰ型半導体基板１によって構成される。ＮＰＮトランジスタは、コレクタがＮ型ウエル３、ベースがＰ型半導体基板１、エミッタがＮ型拡散層９によって構成される。Ｎ型拡散層５はＮ型ウエル３の電位を引き出すためのものである。Ｐ型拡散層１１はＰ型半導体基板１の電位を引き出すためのものである。
【００１２】
図１９に示すように、ＳＣＲのアノードを電極パッド（ＰＡＤ）に、カソードを接地電位（ＧＮＤ）に接続する場合、ＰＮＰトランジスタのベース及びＮＰＮトランジスタのコレクタを構成するＮ型ウエル３は、Ｎ型拡散層５を介してＰＡＤに接続されるので、ＰＮＰトランジスタのベース及びＮＰＮトランジスタのコレクタと、ＰＡＤとの間に、Ｎ型ウエル３の抵抗成分（Ｒｎｗｅｌｌ）が存在する。また、ＰＮＰトランジスタのコレクタ及びＮＰＮトランジスタのベースを構成するＰ型半導体基板１は、Ｐ型拡散層１１を介してＧＮＤに接続されるので、ＰＮＰトランジスタのコレクタ及びＮＰＮトランジスタのベースと、ＧＮＤとの間に、Ｐ型半導体基板１の抵抗成分（Ｒｐｓｕｂ）が存在する。
【００１３】
図１９ではＳＣＲをＰＡＤ−ＧＮＤ間に接続しているが、ＳＣＲの各端子が接続されるのはＰＡＤ配線、ＧＮＤ配線に限定されない。アノード側の端子を構成するＰＮＰトランジスタのエミッタ（Ｐ型拡散層７）とベース（Ｎ型ウエル３）はそれぞれ別々の配線に接続されることもある（Ｎゲートと呼ばれる）。また、カソード側の端子を構成するＮＰＮトランジスタのベース（Ｐ型半導体基板１）とエミッタ（Ｎ型拡散層９）はそれぞれ別々の配線に接続されることもある（Ｐゲートと呼ばれる）。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来のＳＣＲを用いた保護素子では、例えばダイオードなどから基板方向へ供給される電流などによって通常動作中にラッチアップを起こす可能性があるという不具合があった。さらに、このラッチアップを防ぐためには通常動作中などに基板電流を発生させるような素子とＳＣＲの距離を十分に取るなどの工夫が必要なためにレイアウト面積の増大を招くという問題があった。また、ＳＣＲの構造が点対称形ではないため、基板電流の発生する方向によってラッチアップ耐性に差が生じてしまい、基板電流を発生させる素子との位置関係においてレイアウト上の制約になるという問題があった。
【００１５】
図１７に示した従来のＨＨＩ−ＳＣＲは、アノードとカソードのＮ型拡散層とＰ型拡散層を島状に交互に配置することでＮ型ウエルとＰウエルの寄生抵抗を減らし、ラッチアップ耐性を向上させる構造となっている。
しかし、ラッチアップを防止するためには、図１７に示したレイアウト手法だけでは十分な効果があるとは言い難い。また、Ｎ型ウエル３側からの基板電流に対しては強いラッチアップ耐性があるが、その他の方向からの基板電流に対しては弱いという方向依存が存在するという欠点も解消できていない。図１８に示したマルチフィンガー型の場合でも、紙面上下方向からの基板電流に対してはラッチアップ耐性が低い。
【００１６】
本発明は、レイアウト面積をほとんど増加させることなく、ＳＣＲのラッチアップ耐性を向上させ、かつラッチアップ耐性の方向依存を低減することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る半導体装置の一態様は、Ｐ型半導体基板と、Ｐ型半導体基板に形成されたＮ型ウエルと、Ｐ型半導体基板とは間隔をもってＮ型ウエルに互いに間隔をもって形成された第１Ｎ型拡散層及び第１Ｐ型拡散層と、Ｎ型ウエルとは間隔をもってＰ型半導体基板に互いに間隔をもって形成された第２Ｎ型拡散層及び第２Ｐ型拡散層とをもつサイリスタを備えた半導体装置であって、上記Ｐ型半導体基板に形成された第３Ｐ型拡散層を備えている。上記第３Ｐ型拡散層は、上記Ｐ型半導体基板及び上記第２Ｎ型拡散層に接し、かつ上記Ｎ型ウエル及び上記第１Ｐ型拡散層とは間隔をもって配置されている。上記第２Ｐ型拡散層と上記第３Ｐ型拡散層は上層に形成された上層配線によって電気的に接続されている。
ここで、半導体基板の語には、ウエルやエピタキシャル成長層も含まれる。
【００１８】
本発明に係る半導体装置の他の態様は、Ｐ型半導体基板と、Ｐ型半導体基板に形成されたＮ型ウエルと、Ｐ型半導体基板とは間隔をもってＮ型ウエルに互いに間隔をもって形成された第１Ｎ型拡散層及び第１Ｐ型拡散層と、Ｎ型ウエルとは間隔をもってＰ型半導体基板に互いに間隔をもって形成された第２Ｎ型拡散層及び第２Ｐ型拡散層とをもつサイリスタを備えた半導体装置であって、上記Ｎ型ウエルに形成された第３Ｎ型拡散層を備えている。上記第３Ｎ型拡散層は、上記Ｎ型ウエル及び上記第１Ｐ型拡散層に接し、かつ上記Ｐ型半導体基板及び上記第１Ｎ型拡散層とは間隔をもって配置されている。上記第２Ｎ型拡散層と上記第３Ｎ型拡散層は上層に形成された上層配線によって電気的に接続されている。
【００１９】
本発明の半導体装置は、上記２つの態様について、Ｐ型とＮ型を反対導電型にしたものであってもよい。
【発明の効果】
【００２０】
本発明の半導体装置の一態様では、Ｐ型半導体基板、Ｐ型半導体基板に形成されたＮ型ウエル、Ｎ型ウエルに形成された第１Ｎ型拡散層及び第１Ｐ型拡散層、ならびに、Ｐ型半導体基板に形成された第２Ｎ型拡散層及び第２Ｐ型拡散層をもつサイリスタを備えた半導体装置において、Ｐ型半導体基板に形成された第３Ｐ型拡散層を備えているようにした。第３Ｐ型拡散層は、Ｐ型半導体基板及び第２Ｎ型拡散層に接し、かつＮ型ウエル及び第１Ｐ型拡散層とは間隔をもって配置され、第２Ｐ型拡散層と第３Ｐ型拡散層は上層に形成された上層配線によって電気的に接続されているようにした。
【００２１】
これにより、ＳＣＲ（サイリスタ）のカソードのエミッタ−ベース間の寄生抵抗（図１９中のＲｐｓｕｂ部分）を限りなく小さくすることができるので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることできる。
さらに、従来のＳＣＲではＮ型ウエルの存在しない側（例えば図１５では紙面上下方向、右方向）のラッチアップ耐性がＮ型ウエルのある側のラッチアップ耐性よりも低い傾向が見られたが、本発明の効果によってこれまでラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられるので、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
【００２２】
本発明の半導体装置の他の態様では、Ｐ型半導体基板、Ｐ型半導体基板に形成されたＮ型ウエル、Ｎ型ウエルに形成された第１Ｎ型拡散層及び第１Ｐ型拡散層、ならびに、Ｐ型半導体基板に形成された第２Ｎ型拡散層及び第２Ｐ型拡散層をもつＳＣＲを備えた半導体装置において、Ｎ型ウエルに形成された第３Ｎ型拡散層を備えているようにした。第３Ｎ型拡散層は、Ｎ型ウエル及び第１Ｐ型拡散層に接し、かつＰ型半導体基板及び第１Ｎ型拡散層とは間隔をもって配置され、第２Ｎ型拡散層と電気的に接続されているようにした。
【００２３】
これにより、ＳＣＲのアノードのエミッタ−ベース間の寄生抵抗（図１９中のＲｎｗｅｌｌ部分）を限りなく小さくすることができるので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることできる。
さらに、上記第３Ｐ型拡散層を設けた態様と同様に、ラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられるので、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
【００２４】
本発明の上記２つの態様について、Ｐ型とＮ型を反対導電型にしても、同一の作用及び効果が得られる。
【図面の簡単な説明】
【００２５】
【図１】一実施例のＳＣＲのレイアウトを説明するための平面図である。
【図２】図１のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。
【図３】本発明をＨＨＩ−ＳＣＲに適用した一実施例のレイアウトを説明するための平面図である。
【図４】図３のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。
【図５】ラッチアップ耐性の方向依存を確認するための測定方法を示した模式図である。
【図６】図５に示したＳＣＲ（実施例）と、図１８に示したＳＣＲ（従来例）について、ＴＬＰ（Transmission Line Pulse）測定を行なった結果を示す図である。
【図７】さらに他の実施例のＳＣＲのレイアウトを説明するための平面図である。
【図８】さらに他の実施例のＳＣＲのレイアウトを説明するための平面図である。
【図９】さらに他の実施例のＳＣＲのレイアウトを説明するための平面図である。
【図１０】図９のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。
【図１１】本発明をＨＨＩ−ＳＣＲに適用したさらに他の実施例のレイアウトを説明するための平面図である。
【図１２】図１１のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。
【図１３】さらに他の実施例のＳＣＲのレイアウトを説明するための平面図である。
【図１４】さらに他の実施例のＳＣＲのレイアウトを説明するための平面図である。
【図１５】従来のＳＣＲのレイアウトを説明するための平面図である。
【図１６】図１５のＳＣＲをマルチフィンガー型にした従来例を説明するための平面図である。
【図１７】従来のＨＨＩ−ＳＣＲのレイアウトを説明するための平面図である。
【図１８】図１７のＳＣＲをマルチフィンガー型にした従来例を説明するための平面図である。
【図１９】ＳＣＲの回路構成を説明するための回路図である。
【発明を実施するための形態】
【００２６】
図１は、一実施例のＳＣＲのレイアウトを説明するための平面図である。
Ｐ型半導体基板１（Ｐｓｕｂ）にＮ型ウエル３（ＮＷ）が形成されている。Ｐ型半導体基板１とＮ型ウエル３は接している。Ｎ型ウエル３に、Ｎ型拡散層５（第１Ｎ型拡散層、Ｎ＋）とＰ型拡散層７（第１Ｐ型拡散層、Ｐ＋）が互いに間隔をもって形成されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３によってＰ型半導体基板１とは間隔をもって形成されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３と接している。
【００２７】
Ｐ型半導体基板１に、Ｎ型拡散層９（第２Ｎ型拡散層、Ｎ＋）がＮ型ウエル３とは間隔をもって形成されている。Ｎ型拡散層９は、Ｐ型拡散層７から見てＮ型拡散層５とは反対側の位置に配置されている。Ｎ型拡散層９はＰ型半導体基板１と接している。
【００２８】
Ｐ型半導体基板１には、Ｎ型拡散層９とは間隔をもって、Ｐ型拡散層１１（第２Ｐ型拡散層、Ｐ＋）も形成されている。Ｐ型拡散層１１は、Ｎ型拡散層９から見てＮ型ウエル３とは反対側の位置に配置されている。Ｐ型拡散層１１はＰ型半導体基板１と接している。
【００２９】
さらに、Ｐ型半導体基板１には、Ｐ型拡散層１３（第３Ｐ型拡散層、Ｐ＋）も形成されている。Ｐ型拡散層１３は、上方から見てＮ型拡散層９に周囲を囲まれている。Ｐ型拡散層１３はＮ型拡散層９に隣接して形成されている。Ｐ型拡散層１３の底部はＰ型半導体基板１と接している。Ｐ型拡散層１３は、周囲がＮ型拡散層９で囲まれているので、Ｎ型ウエル３及びＰ型拡散層１１とは間隔をもって配置されている。Ｐ型拡散層１３は、上層に形成された金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、Ｐ型拡散層１１と電気的に接続されている。
【００３０】
この実施例では、Ｐ型拡散層１３がＰ型半導体基板１及びＮ型拡散層９に接し、Ｐ型拡散層１１，１３が金属材料又はポリシリコンからなる上層配線を介して電気的に接続されているので、ＳＣＲのカソードのエミッタ−ベース間の寄生抵抗（図１９中のＲｐｓｕｂ部分）を限りなく小さくすることができる。これにより、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることできる。
【００３１】
さらに、Ｐ型拡散層１３を配置することにより、従来のＳＣＲではラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられる。これにより、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
【００３２】
図２は、図１のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。図１と同じ機能を果たす部分には同じ符号を付す。
このＳＣＲでは、２つのＮ型ウエル３，３が設けられている。Ｎ型ウエル３の間のＰ型半導体基板１にＰ型拡散層１１が配置されている。
【００３３】
各Ｎ型ウエル３には、それぞれＮ型拡散層５とＰ型拡散層７が形成されている。Ｎ型拡散層５とＰ型拡散層７は、Ｐ型拡散層１１から見て、Ｐ型拡散層７、Ｎ型拡散層５の順に配置されている。２つのＮ型拡散層５，５は金属材料又はポリシリコンからなる上層配線（図示は省略）を介して互いに電気的に接続されている。これにより、２つのＮ型ウエル３，３は上層配線及びＮ型拡散層５，５を介して電気的に接続されている。２つのＰ型拡散層７，７は金属材料又はポリシリコンからなる上層配線（図示は省略）を介して互いに電気的に接続されている。
【００３４】
一方のＮ型ウエル３とＰ型拡散層１１の間の半導体基板１と、他方のＮ型ウエル３とＰ型拡散層１１の間の半導体基板１に、それぞれＮ型拡散層９が形成されている。２つのＮ型拡散層９，９は金属材料又はポリシリコンからなる上層配線（図示は省略）を介して互いに電気的に接続されている。
【００３５】
Ｐ型半導体基板１には、２つのＰ型拡散層１３，１３も形成されている。一方のＰ型拡散層１３は、２つのＮ型拡散層９，９のうち一方のＮ型拡散層９に隣接して配置され、他方のＰ型拡散層１３は他方のＮ型拡散層９に隣接して配置されている。Ｐ型拡散層１３は、上方から見て、隣接するＮ型拡散層９に周囲を囲まれている。Ｐ型拡散層１３の底部はＰ型半導体基板１と接している。Ｐ型拡散層１３，１３は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、Ｐ型拡散層１１，１１と電気的に接続されている。
【００３６】
この実施例でも、図１に示した実施例と同様に、Ｐ型拡散層１３がＰ型半導体基板１及びＮ型拡散層９に接し、Ｐ型拡散層１１，１３が金属材料又はポリシリコンからなる上層配線を介して電気的に接続されているので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。特に、図１に示した実施例と比較して、この実施例は紙面右方向からの基板電流に対するラッチアップ耐性を向上させることができる。
【００３７】
図１及び図２に示した実施例では、Ｐ型拡散層１３は、上方から見てＮ型拡散層９に周囲を囲まれているが、本発明はこれに限定されるものではなく、Ｐ型拡散層１３は、上方から見てＰ型半導体基板１と接していてもよい。
【００３８】
図３は、本発明をＨＨＩ−ＳＣＲに適用した一実施例のレイアウトを説明するための平面図である。図１と同じ機能を果たす部分には同じ符号を付す。
Ｐ型半導体基板１に形成されたＮ型ウエル３に、複数のＮ型拡散層５と複数のＰ型拡散層７が形成されている。Ｎ型拡散層５とＰ型拡散層７は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３によってＰ型半導体基板１とは分離されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３と接している。
【００３９】
複数のＮ型拡散層５は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。複数のＰ型拡散層７は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
【００４０】
Ｐ型半導体基板１に、Ｎ型ウエル３とは間隔をもって、複数のＮ型拡散層９と複数のＰ型拡散層１１が形成されている。Ｎ型拡散層９とＰ型拡散層１１は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層９及びＰ型拡散層１１は半導体基板１と接している。
【００４１】
Ｎ型拡散層９とＰ型拡散層１１の配列は、Ｎ型拡散層５の隣にＰ型拡散層１１が配置され、かつ、Ｐ型拡散層７の隣にＮ型拡散層９が配置されるように、Ｎ型拡散層５とＰ型拡散層７の配列と平行に配置されている。言い換えると、Ｎ型拡散層５及びＮ型拡散層９は千鳥状に配置され、Ｐ型拡散層７及びＰ型拡散層１１は千鳥状に配置されている。
【００４２】
Ｐ型半導体基板１には、複数のＰ型拡散層１３も形成されている。Ｐ型拡散層１３は、Ｎ型拡散層９に隣接して、Ｎ型拡散層９ごとに設けられている。Ｐ型拡散層１３は、上方から見て、隣接するＮ型拡散層９に周囲を囲まれている。Ｐ型拡散層１３の底部はＰ型半導体基板１と接している。
【００４３】
複数のＰ型拡散層１３と複数のＰ型拡散層１１は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
複数のＮ型拡散層９は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
【００４４】
この実施例では、ＨＨＩ−ＳＣＲの構造によるラッチアップ耐性の向上の効果に加えて、図１に示した実施例と同様に、Ｐ型拡散層１３がＰ型半導体基板１及びＮ型拡散層９に接し、Ｐ型拡散層１１，１３が金属材料又はポリシリコンからなる上層配線を介して電気的に接続されているので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。
【００４５】
図４は、図３のＨＨＩ−ＳＣＲをマルチフィンガー型にした実施例のレイアウトを説明するための平面図である。図１と同じ機能を果たす部分には同じ符号を付す。
このＨＨＩ−ＳＣＲでは、２つのＮ型ウエル３，３が設けられている。２つのＮ型ウエル３，３には、図３に示したのと同様に、それぞれ複数のＮ型拡散層５と複数のＰ型拡散層７が形成されている。これらの複数のＮ型拡散層５は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。これらの複数のＰ型拡散層７は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
【００４６】
２つのＮ型ウエル３，３の間のＰ型半導体基板１に、図３に示したのと同様に、複数のＮ型拡散層９と複数のＰ型拡散層１１と複数のＰ型拡散層１３が配置されている。複数のＰ型拡散層１３と複数のＰ型拡散層１１は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。複数のＮ型拡散層９は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
【００４７】
この実施例でも、図３に示した実施例と同様に、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。特に、図３に示した実施例と比較して、この実施例は紙面右方向からの基板電流に対するラッチアップ耐性を向上させることができる。
【００４８】
図５は、ラッチアップ耐性の方向依存を確認するための測定方法を示した模式図である。
ＳＣＲのアノードは電源端子に接続され、カソードはＧＮＤ端子に接続されており、電源電圧は例えば２０Ｖである。この場合の基板電流発生源（インジェクター）はＰ型半導体基板１に設けられたＰ型拡散層１５である。測定はアノードに電圧が印可された状態で基板電流発生源から例えば５ｍｓのパルス電流が注入されるという方法で行なった。
【００４９】
表１に、図５に示したＳＣＲ（実施例）と、図１８に示したＳＣＲ（従来例）について、図５の測定を行なった結果を示す。図５に示した実施例のＳＣＲ及び図１８に示した従来例のＳＣＲは、上下方向のラッチアップ耐性は等価であり、左右方向のラッチアップ耐性も等価であるので、測定結果は上側と右側のみとした。また、測定値は「従来型・注入方向右側」の測定値を１００としたときの比で示している。
【００５０】
【表１】
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【００５１】
表１から、実施例は、従来例よりも最大で７０％程度のラッチアップ耐性の向上を得ていることがわかる。
さらに、実施例は、従来例では３０％程度あった方向の違いによるラッチアップ耐性の差を改善していることがわかる。
【００５２】
図６は、図５に示したＳＣＲ（実施例）と、図１８に示したＳＣＲ（従来例）について、ＴＬＰ測定を行なった結果を示す図である。
図６のＴＬＰ測定結果が示すように、実施例は従来例と同程度のラッチアップ耐性を得ている。したがって、本発明において、Ｐ型拡散層１３（第３Ｐ型拡散層）ラッチアップ耐性を向上させることで保護素子本来の能力に支障をきたすということはない。
【００５３】
図３及び図４に示した実施例では、Ｐ型拡散層１３は、上方から見てＮ型拡散層９に周囲を囲まれているが、本発明はこれに限定されるものではなく、Ｐ型拡散層１３は、上方から見てＰ型半導体基板１と接していてもよい。
例えば、図４に示した実施例に対して、図７に示すように、Ｐ型拡散層１３は紙面上下方向でＮ型拡散層９，９に挟まれて配置されているようにしてもよい。また、図８に示すように、Ｐ型拡散層１３は紙面左右方向でＮ型拡散層９，９に挟まれて配置されているようにしてもよい。
【００５４】
図９は、さらに他の実施例のＳＣＲのレイアウトを説明するための平面図である。図１と同じ機能を果たす部分には同じ符号を付す。
この実施例は、図１に示した実施例と比較して、Ｐ型拡散層１３を備えておらず、Ｐ型拡散層７の平面形状が異なり、かつ、Ｎ型拡散層１７（第３Ｎ型拡散層、Ｎ＋）を備えている。
【００５５】
Ｎ型拡散層１７はＮ型ウエル３に形成されている。Ｎ型拡散層１７は、Ｎ型拡散層５とは間隔をもって、かつＰ型拡散層７に隣接して配置されている。Ｐ型拡散層７は、上方から見て、Ｎ型拡散層１７の周囲を取り囲んでいる。Ｎ型拡散層１７の底部はＮ型ウエル３と接している。Ｎ型拡散層１７は、Ｎ型ウエル３及びＰ型拡散層７によってＰ型半導体基板１とは間隔をもって配置されている。Ｎ型拡散層１７は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、Ｎ型拡散層５と電気的に接続されている。
【００５６】
この実施例では、Ｎ型拡散層１７がＮ型ウエル３及びＰ型拡散層７に接し、Ｎ型拡散層５，１７が金属材料又はポリシリコンからなる上層配線を介して電気的に接続されているので、ＳＣＲのアノードのエミッタ−ベース間の寄生抵抗（図１９中のＲｎｗｅｌｌ部分）を限りなく小さくすることができる。これにより、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることできる。
【００５７】
さらに、Ｎ型拡散層１７を配置することにより、従来のＳＣＲではラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられる。これにより、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
【００５８】
図１０は、図９のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。図９と同じ機能を果たす部分には同じ符号を付す。
このＳＣＲでは、図２に示したマルチフィンガー型ＳＣＲと比較して、Ｐ型拡散層１３を備えておらず、Ｐ型拡散層７の平面形状が異なり、かつ、Ｎ型拡散層１７を備えている。Ｐ型拡散層７及びＮ型拡散層１７の配置は図９に示した実施例と同じである。
【００５９】
この実施例でも、図９に示した実施例と同様に、Ｎ型拡散層１７がＮ型ウエル３及びＰ型拡散層７に接し、Ｎ型拡散層５，１７が金属材料又はポリシリコンからなる上層配線を介して電気的に接続されているので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。特に、図９に示した実施例と比較して、この実施例は紙面右方向からの基板電流に対するラッチアップ耐性を向上させることができる。
【００６０】
図９及び図１０に示した実施例では、Ｎ型拡散層１７は、上方から見てＰ型拡散層７に周囲を囲まれているが、本発明はこれに限定されるものではなく、Ｎ型拡散層１７は、上方から見てＮ型ウエル３と接していてもよい。
【００６１】
図１１は、本発明をＨＨＩ−ＳＣＲに適用した他の実施例のレイアウトを説明するための平面図である。図９と同じ機能を果たす部分には同じ符号を付す。
この実施例は、図３に示した実施例と比較して、Ｐ型拡散層１３を備えておらず、Ｐ型拡散層７の平面形状が異なり、かつ、Ｎ型拡散層１７を備えている。
【００６２】
Ｎ型拡散層１７はＮ型ウエル３に複数形成されている。Ｎ型拡散層１７は、Ｐ型拡散層７に隣接して、Ｐ型拡散層７ごとに設けられている。Ｎ型拡散層１７は、上方から見て、隣接するＰ型拡散層７に周囲を囲まれている。Ｎ型拡散層１７の底部はＮ型ウエル３と接している。
複数のＮ型拡散層１７と複数のＮ型拡散層５は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
コンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
【００６３】
この実施例では、ＨＨＩ−ＳＣＲの構造によるラッチアップ耐性の向上の効果に加えて、図９に示した実施例と同様に、Ｎ型拡散層１７がＮ型ウエル３及びＰ型拡散層７に接し、Ｎ型拡散層５，１７が金属材料又はポリシリコンからなる上層配線を介して電気的に接続されているので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。
【００６４】
図１２は、図１１のＨＨＩ−ＳＣＲをマルチフィンガー型にした実施例のレイアウトを説明するための平面図である。図９と同じ機能を果たす部分には同じ符号を付す。
このＨＨＩ−ＳＣＲでは、図２に示したマルチフィンガー型ＨＨＩ−ＳＣＲと比較して、Ｐ型拡散層１３を備えておらず、Ｐ型拡散層７の平面形状が異なり、かつ、Ｎ型拡散層１７を備えている。Ｐ型拡散層７及びＮ型拡散層１７の配置は図１１に示した実施例と同じである。
【００６５】
この実施例でも、図１１に示した実施例と同様に、Ｎ型拡散層１７がＮ型ウエル３及びＰ型拡散層７に接し、Ｎ型拡散層５，１７が金属材料又はポリシリコンからなる上層配線を介して電気的に接続されているので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。特に、図１１に示した実施例と比較して、この実施例は紙面右方向からの基板電流に対するラッチアップ耐性を向上させることができる。
【００６６】
図１１及び図１２に示した実施例では、Ｎ型拡散層１７は、上方から見てＰ型拡散層７に周囲を囲まれているが、本発明はこれに限定されるものではなく、Ｎ型拡散層１７は、上方から見てＮ型ウエル３と接していてもよい。
例えば、図１２に示した実施例に対して、図１３に示すように、Ｎ型拡散層１７は紙面上下方向でＰ型拡散層７，７に挟まれて配置されているようにしてもよい。また、図１４に示すように、Ｎ型拡散層１７は紙面左右方向でＰ型拡散層７，７に挟まれて配置されているようにしてもよい。
【００６７】
以上、本発明の実施例を説明したが、数値、材料、寸法、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、Ｐ型半導体基板１にＳＣＲを形成しているが、Ｎ型半導体基板を用いて、上記実施例のＰ型とＮ型を反対導電型にしてもよい。
また、ＳＣＲが形成される基板は半導体基板に限定されず、Ｐ型エピタキシャル成長層や、半導体基板又はエピタキシャル成長層に形成されたＰ型ウエルにＳＣＲを形成することもできる。
【産業上の利用可能性】
【００６８】
本発明は、ＥＳＤ保護素子としてのＳＣＲを備えた半導体装置に適用できる。
【符号の説明】
【００６９】
１  Ｐ型半導体基板
３  Ｎ型ウエル
５  Ｎ型拡散層（第１Ｎ型拡散層）
７  Ｐ型拡散層（第１Ｐ型拡散層）
９  Ｎ型拡散層（第２Ｎ型拡散層）
１１  Ｐ型拡散層（第２Ｐ型拡散層）
１３  Ｐ型拡散層（第３Ｐ型拡散層）
１７  Ｎ型拡散層（第３Ｎ型拡散層）
【先行技術文献】
【特許文献】
【００７０】
【特許文献１】特願２００２−５７４２００号公報
【図１】
0005458720.tif 000003
【図２】
0005458720.tif 000004
【図３】
0005458720.tif 000005
【図４】
0005458720.tif 000006
【図５】
0005458720.tif 000007
【図６】
0005458720.tif 000008
【図７】
0005458720.tif 000009
【図８】
0005458720.tif 000010
【図９】
0005458720.tif 000011
【図１０】
0005458720.tif 000012
【図１１】
0005458720.tif 000013
【図１２】
0005458720.tif 000014
【図１３】
0005458720.tif 000015
【図１４】
0005458720.tif 000016
【図１５】
0005458720.tif 000017
【図１６】
0005458720.tif 000018
【図１７】
0005458720.tif 000019
【図１８】
0005458720.tif 000020
【図１９】
0005458720.tif 000021