(57)【特許請求の範囲】
【請求項１】
電流を開閉する半導体素子（Ｍ１）の制御端子に対し、駆動用電源（２、１２）から直接的または間接的に供給される電圧を印加することにより前記半導体素子（Ｍ１）を駆動する駆動回路であって、
少なくとも一方向の電流を開閉する機能を有する半導体スイッチである第１半導体素子（Ｓ１）と、
少なくとも一方向の電流を開閉する機能を有する半導体スイッチを備えた構成、または、整流素子を備えた構成である第２半導体素子（３）と、
少なくとも一方向の電流を開閉する機能を有する半導体スイッチである第３半導体素子（Ｓ３）と、
少なくとも一方向の電流を開閉する機能を有する半導体スイッチである第４半導体素子（Ｓ４）と、
少なくとも一方向の電流を開閉する機能を有する半導体スイッチを備えた構成、または、整流素子を備えた構成である第５半導体素子（Ｄ３、Ｓ５）と、
少なくとも一方向の電流を開閉する機能を有する半導体スイッチを備えた構成、または、整流素子を備えた構成である第６半導体素子（Ｄ２、Ｓ６）と、
蓄電機能を有する蓄電手段（Ｃ１、１０１〜１０５）と、を備え、
前記駆動用電源（２、１２）の一方の出力端子は、前記半導体素子（Ｍ１）の一方の電流開閉端子に接続され、
前記第１半導体素子（Ｓ１）は、前記駆動用電源（２、１２）の他方の出力端子と中間ノード（Ｎ１）との間に介在するように接続され、
前記第５半導体素子（Ｄ３、Ｓ５）は、前記蓄電手段（Ｃ１、１０１〜１０５）の一方の端子と前記中間ノード（Ｎ１）との間に介在するように接続され、
前記第２半導体素子（３）は、前記制御端子と前記中間ノード（Ｎ１）との間に介在するように接続され、
前記第３半導体素子（Ｓ３）は、前記駆動用電源（２、１２）の一方の出力端子と前記蓄電手段（Ｃ１、１０１〜１０５）の一方の端子との間に介在するように接続され、
前記第４半導体素子（Ｓ４）は、前記蓄電手段（Ｃ１、１０１〜１０５）の他方の端子と前記制御端子との間に介在するように接続され、
前記第６半導体素子（Ｄ２、Ｓ６）は、前記蓄電手段（Ｃ１、１０１〜１０５）の他方の端子と前記駆動用電源（２、１２）の一方の出力端子との間に介在するように接続され、
前記半導体素子（Ｍ１）の制御端子に電圧を印加する１周期には、
前記第１半導体素子（Ｓ１）が閉じられるとともに、前記第３半導体素子（Ｓ３）および前記第４半導体素子（Ｓ４）が開かれ、且つ、前記第２半導体素子（３）が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ２）が閉じられる第１状態と、
前記第１半導体素子（Ｓ１）が開かれるとともに、前記第３半導体素子（Ｓ３）および前記第４半導体素子（Ｓ４）が閉じられる第２状態と、が設けられることを特徴とする駆動回路。
【請求項２】
前記第５半導体素子および前記第６半導体素子のいずれか一方または双方は整流素子を備えた構成であり、その整流素子（Ｄ３、Ｄ２）は、前記第４半導体素子（Ｓ４）または第３半導体素子（Ｓ３）が閉じられるのに伴って前記蓄電手段（Ｃ１、１０１〜１０５）の両端子を短絡する経路で流れる放電電流を阻止するように設けられることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記第５半導体素子および前記第６半導体素子のいずれか一方または双方は半導体スイッチを備えた構成であり、その半導体スイッチ（Ｓ５、Ｓ６）は、前記第１状態において閉じられるとともに、前記第２状態において開かれることを特徴とする請求項１または２に記載の駆動回路。
【請求項４】
前記蓄電手段は、コンデンサ（Ｃ１）であることを特徴とする請求項１から３のいずれか一項に記載の駆動回路。
【請求項５】
前記蓄電手段（１０１〜１０５）は、複数のコンデンサ（Ｃ１０１〜Ｃ１０３）と、それらコンデンサ（Ｃ１０１〜Ｃ１０３）を互いに直列接続する直列接続形態および前記コンデンサ（Ｃ１０１〜Ｃ１０３）を互いに並列接続する並列接続形態に切り替える接続形態切替手段（Ｓ１０１〜Ｓ１０６）と、
を備え、
前記接続形態切替手段（Ｓ１０１〜Ｓ１０６）は、前記第１状態における前記コンデンサ（Ｃ１０１〜Ｃ１０３）の接続形態と、前記第２状態における前記コンデンサ（Ｃ１０１〜Ｃ１０３）の接続形態とが、互いに異なるように前記コンデンサ（Ｃ１０１〜Ｃ１０３）の接続形態を切り替えることを特徴とする請求項１から３のいずれか一項に記載の駆動回路。
【請求項６】
前記半導体素子（Ｍ１）の制御端子に電圧を印加する１周期は、
前記第１状態および前記第２状態からなることを特徴とする請求項１から５のいずれか一項に記載の駆動回路。
【請求項７】
前記半導体素子（Ｍ１）の制御端子に電圧を印加する１周期には、第３状態および第４状態のいずれか一方または双方が設けられ、
前記第３状態は、前記第２半導体素子（３）が半導体スイッチを備え且つその半導体スイッチ（Ｓ２）が開かれるか、または、前記第１半導体素子（Ｓ１）が開かれるとともに前記第５半導体素子が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ５）が開かれるか、のいずれか一方が行われた上で、前記第３半導体素子（Ｓ３）が開かれるとともに、前記第６半導体素子が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ６）および前記第４半導体素子（Ｓ４）が閉じられる状態であり、
前記第４状態は、前記第２半導体素子（３）が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ２）、前記第５半導体素子が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ５）および前記第３半導体素子（Ｓ３）が閉じられるとともに前記第１半導体素子（Ｓ１）、前記第４半導体素子（Ｓ４）および前記第６半導体素子が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ６）が開かれる状態であることを特徴とする請求項１から５のいずれか一項に記載の駆動回路。
【請求項８】
前記第２半導体素子（３）は、少なくとも一方向の電流を開閉する機能を有する半導体スイッチ（Ｓ２）を備えた構成であり、
前記第５半導体素子（Ｄ３、Ｓ５）の両端が短絡され、前記第５半導体素子（Ｄ３、Ｓ５）が省略されていることを特徴とする請求項１から７のいずれか一項に記載の駆動回路。
【請求項９】
前記第２半導体素子（３）は、一方向の電流を通過させるとともに、他方向の電流を阻止する整流機能を有することを特徴とする請求項１から８のいずれか一項に記載の駆動回路。
【請求項１０】
前記第２半導体素子（３）の両端が短絡され、前記第２半導体素子（３）が省略されていることを特徴とする請求項１から７のいずれか一項に記載の駆動回路。
【請求項１１】
前記第３半導体素子（Ｓ３）および前記第４半導体素子（Ｓ４）が閉じられて前記第２状態に移行する際、
前記第４半導体素子（Ｓ４）を閉じる動作に先行して前記第３半導体素子（Ｓ３）を閉じる動作が行われることを特徴とする請求項１から１０のいずれか一項に記載の駆動回路。
【請求項１２】
前記駆動用電源（２）は、前記他方の出力端子が高電位側出力端子であり、
前記第１半導体素子（Ｓ１）は、Ｐチャネル型ＭＯＳＦＥＴであるとともに、前記駆動用電源（２）の他方の出力端子側の端子がソースであり、
前記第３半導体素子（Ｓ３）は、Ｎチャネル型ＭＯＳＦＥＴであるとともに、前記蓄電手段（Ｃ１、１０１〜１０５）の一方の端子側の端子がドレインであり、
前記第４半導体素子（Ｓ４）は、Ｎチャネル型ＭＯＳＦＥＴであるとともに、前記制御端子側の端子がドレインであり、
前記第５半導体素子はダイオード（Ｄ３）であるとともに、前記中間ノード（Ｎ１）側の端子がアノードであり、
前記第６半導体素子はダイオード（Ｄ２）であるとともに、前記蓄電手段（Ｃ１、１０１〜１０５）の他方の端子側の端子がアノードであることを特徴とする請求項１０に記載の駆動回路。
【請求項１３】
前記駆動用電源（２）は、前記他方の出力端子が高電位側出力端子であり、
前記第１半導体素子（Ｓ１）は、Ｐチャネル型ＭＯＳＦＥＴであるとともに、前記駆動用電源（２）の他方の出力端子側の端子がソースであり、
前記第３半導体素子（Ｓ３）は、Ｎチャネル型ＭＯＳＦＥＴであるとともに、前記蓄電手段（Ｃ１、１０１〜１０５）の一方の端子側の端子がドレインであり、
前記第４半導体素子（Ｓ４）は、Ｎチャネル型ＭＯＳＦＥＴであるとともに、前記制御端子側の端子がドレインであり、
前記第５半導体素子は、Ｐチャネル型ＭＯＳＦＥＴ（Ｓ５）であるとともに前記中間ノード（Ｎ１）側の端子がドレインであるか、または、Ｎチャネル型ＭＯＳＦＥＴであるとともに前記中間ノード（Ｎ１）側の端子がソースであり、
前記第６半導体素子は、Ｎチャネル型ＭＯＳＦＥＴ（Ｓ６）であるとともに前記蓄電手段（Ｃ１、１０１〜１０５）の他方の端子側の端子がソースであるか、または、Ｐチャネル型ＭＯＳＦＥＴであるとともに前記蓄電手段（Ｃ１、１０１〜１０５）の他方の端子側の端子がドレインであることを特徴とする請求項１０に記載の駆動回路。
【請求項１４】
前記半導体素子（Ｍ１）の制御端子に電圧を印加する１周期には、第３状態が設けられ、
前記第３状態は、前記第２半導体素子（３）が半導体スイッチを備え且つその半導体スイッチ（Ｓ２）が開かれるか、または、前記第１半導体素子（Ｓ１）が開かれるとともに前記第５半導体素子が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ５）が開かれるか、のいずれか一方が行われた上で、前記第３半導体素子（Ｓ３）が開かれるとともに、前記第６半導体素子が半導体スイッチを備えた構成である場合にはその半導体スイッチ（Ｓ６）および前記第４半導体素子（Ｓ４）が閉じられる状態であり、
前記第２状態は、前記第１状態の後に隣接して設けられ、
前記第３状態は、前記第２状態が所定時間継続した後の期間に設けられることを特徴とする請求項１から１３のいずれか一項に記載の駆動回路。
【請求項１５】
前記第１状態の前に隣接する期間に前記第２状態が設けられることを特徴とする請求項１から１４のいずれか一項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を開閉する半導体素子の制御端子に対し、駆動用電源から直接的または間接的に供給される電圧を印加することにより半導体素子を駆動する駆動回路に関する。
【背景技術】
【０００２】
近年、使用される電源電圧の低下に伴い、半導体素子のスレッショルド電圧も低下する傾向にある。スレッショルド電圧が低下すると、ノイズによる誤動作が発生し易くなる。このような事情から、上記誤動作の発生を抑える工夫を加えた駆動回路が求められる。そのような駆動回路としては、２つのスイッチからなるものが広く知られている。上記駆動回路は、半導体素子をオンするときには一方のスイッチをオンして正電圧をゲートに印加し、半導体素子をオフするときには他方のスイッチをオンして負電圧をゲートに印加する。このような構成によれば、オフ時のゲート電圧がスレッショルド電位から大きく離れた値となる。そのため、スイッチング時のノイズなどがゲートに重畳したとしても、それによる誤動作（誤オン）を防止することができる。
【０００３】
しかし、上記駆動回路では、正電源を生成する電源回路に加え、負電源を生成する電源回路が必要となる。そのため、回路全体としての小型化を実現することが難しくなるとともに、製造コストが増加する。一方、特許文献１には、駆動回路の動作そのものにおいて負電圧を生成することを可能とした駆動回路が開示されている。特許文献１に記載の駆動回路は、１つの駆動用電源から、半導体素子のゲートに対して絶対値が電源電圧と等しい正負電圧を印加することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４６８２１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の駆動回路は、スイッチ（半導体スイッチ）が５つ必要である。つまり、特許文献１に記載の駆動回路は、上記した２つのスイッチからなる駆動回路に比べると、スイッチの数が大幅に増加している。駆動回路を構成するスイッチには、スイッチングの瞬間に比較的大きな電流が流れる。そのため、駆動回路に用いるスイッチとしては、そのような電流に耐え得る性能（サイズ）が必要となる。従って、駆動回路に用いられるスイッチの数が増えるということは、回路規模の増大やコストの増加などの問題に繋がる。特に、高速なスイッチングを行う場合には、短時間にゲートの充放電を行う必要があるため、スイッチングの瞬間に駆動回路に流れる電流が大きくなり、上記問題が顕著なものとなる。
【０００６】
また、駆動回路を実用的なものとして構成するためには、駆動回路が継続的に短絡電流を流している状態であることを検知すると、そのオン動作を停止するといった短絡保護機能を設けることが必要不可欠である。電流（短絡電流）の検出方法としては、シャント抵抗の電圧降下に基づいて電流を検出する方法や、半導体スイッチにおけるオン時の電圧降下量に基づいて電流を検出する方法などが挙げられる。
【０００７】
前者の方法では、例えば電源端子やＧＮＤ端子に対して直列に抵抗を挿入し、その抵抗による電圧降下に基づいて電流値を検出する。このような方法を駆動回路に適用すると、オン／オフ時の電流駆動能力が抵抗により制限されてしまう。これに対し、後者の方法では、短絡電流が流れる可能性がある半導体スイッチの電圧（例えば、ドレイン・ソース間電圧）を観察（監視）し、オン時にも著しい電圧降下がある場合に過大な電流が流れた（短絡である）という判定を行う。このような方法を駆動回路に適用した場合、オン／オフ時の電流駆動能力が制限されることはない。従って、駆動回路には、後者の電流検出方法を用いることが有効である。
【０００８】
しかし、特許文献１に記載の駆動回路に対して上記した後者の電流検出方法を採用した回路の短絡保護機能を設けようとすると、以下のような問題が生じる。すなわち、特許文献１に記載の駆動回路では、電源から過大な電流（短絡電流）が流れる可能性がある経路が２つ存在する。そのため、各経路に存在する２つの半導体スイッチの電圧をそれぞれ検出するための２つの電流検出回路が必要となる。つまり、特許文献１に記載の駆動回路では、回路の短絡保護が煩雑になってしまう。このように、特許文献１に記載の駆動回路には、回路構成が複雑化するという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、１つの駆動用電源から供給される電圧を用いて半導体素子を駆動するものにおいて、回路構成を簡単化しつつ、ノイズによる誤動作の発生を防止することができる駆動回路を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に記載の駆動回路は、電流を開閉する半導体素子の制御端子に対し、駆動用電源から直接的または間接的に供給される電圧を印加することにより半導体素子を駆動する。上記駆動回路は、第１半導体素子、第２半導体素子、第３半導体素子、第４半導体素子、第５半導体素子、第６半導体素子および蓄電機能を有する蓄電手段を備えている。第１半導体素子、第３半導体素子および第４半導体素子は、少なくとも一方向の電流を開閉する機能を有する半導体スイッチである。すなわち、第１半導体素子、第３半導体素子および第４半導体素子は、逆導通性または逆阻止性の半導体スイッチである。第２半導体素子、第５半導体素子および第６半導体素子は、少なくとも一方向の電流を開閉する機能を有する半導体スイッチ、すなわち逆導通性または逆阻止性の半導体スイッチを備えた構成であるか、もしくは、整流素子を備えた構成である。
【００１１】
駆動用電源の一方の出力端子は、半導体素子の一方の電流開閉端子に接続される。第１半導体素子は、駆動用電源の他方の出力端子と中間ノードとの間に介在するように接続される。第５半導体素子は、蓄電手段の一方の端子と中間ノードとの間に介在するように接続される。第２半導体素子は、制御端子と中間ノードとの間に介在するように接続される。第３半導体素子は、駆動用電源の一方の出力端子と蓄電手段の一方の端子との間に介在するように接続される。第４半導体素子は、蓄電手段の他方の端子と制御端子との間に介在するように接続される。第６半導体素子は、蓄電手段の他方の端子と駆動用電源の一方の出力端子との間に介在するように設けられる。
【００１２】
半導体素子の制御端子に電圧を印加する１周期には、第１状態と第２状態とが設けられる。第１状態では、第１半導体素子が閉じられるとともに、第３半導体素子および第４半導体素子が開かれる。また、第１状態では、第２半導体素子が半導体スイッチを備えた構成である場合には、その半導体スイッチが閉じられる。これにより、半導体素子の制御端子および一方の電流開閉端子間には、駆動用電源の出力電圧（一方の出力端子の電位を基準とした他方の出力端子の電圧）が印加される。ここで、駆動用電源の他方の出力端子が高電位側出力端子であり、駆動用電源の一方の出力端子が低電位側出力端子である場合（以下、駆動用電源が正電源である場合と称す）、制御端子に正の電圧が印加されるため、半導体素子がオン状態となる。一方、駆動用電源の他方の出力端子が低電位側出力端子であり、駆動用電源の一方の出力端子が高電位側出力端子である場合（以下、駆動用電源が負電源である場合と称す）、制御端子に負の電圧が印加されるため、半導体素子がオフ状態となる。また、このような第１状態において、蓄電手段は、第１半導体素子、第５半導体素子および第６半導体素子を介して駆動用電源に対して並列接続される。そのため、第１状態において、蓄電手段は、駆動用電源の出力電圧にまで充電される。このとき、駆動用電源が正電源である場合、蓄電手段の一方の端子が高電位側になるとともに、他方の端子が低電位側となる。また、駆動用電源が負電源である場合、蓄電手段の一方の端子が低電位側になるとともに、他方の端子が高電位側となる。
【００１３】
第２状態では、第１半導体素子が開かれるとともに、第３半導体素子および第４半導体素子が閉じられる。これにより、半導体素子の制御端子および一方の電流開閉端子間には、蓄電手段の端子電圧（一方の端子の電位を基準とした他方の端子の電圧）が印加される。ここで、駆動用電源が正電源である場合、制御端子に負の電圧が印加されるため、半導体素子がオフ状態となる。一方、駆動用電源が負電源である場合、制御端子に正の電圧が印加されるため、半導体素子がオン状態となる。
【００１４】
このような構成の駆動回路によれば、正負の駆動用電源を用いることなく、単一の駆動用電源を用いることにより、正負の両電圧を半導体素子の制御端子に印加することができる。従って、上記駆動回路によれば、正負の駆動用電源を用いた場合と同様の効果、すなわちノイズによる誤動作の発生を防止するという効果が得られる。
【００１５】
さて、例えば、上記駆動回路を集積化する場合には、回路の出力端子（半導体素子の制御端子に接続される端子）および蓄電手段の両端子は、パッケージ外に露出する外部端子に接続される。この場合、外部端子がＧＮＤに短絡する異常や、各外部端子間が短絡する異常などの異常事態が生じる可能性がある。特に、回路の出力端子や蓄電手段の高電位側端子がＧＮＤに短絡した場合、蓄電手段の両端子が短絡して短絡故障した場合などには、オン動作をする期間を通じて駆動用電源が短絡し、回路に大きな電流が流れるおそれがある。そうすると、駆動回路が故障するおそれがある上、さらに電源電位が不安定になり機器全体の誤動作に繋がるおそれもある。このような事情から、駆動回路には回路の短絡保護機能を設ける必要がある。
【００１６】
本手段の構成によれば、以下のように、回路の短絡保護を容易に行うことができる。すなわち、本手段の構成において、上述した短絡電流は、必ず、第１半導体素子を通過することになる。例えば、回路の出力端子がＧＮＤに短絡した場合には、第１半導体素子および第２半導体素子を通過する経路で短絡電流が流れる。また、蓄電手段が短絡故障した場合には、第１半導体素子、第５半導体素子および第６半導体素子を通過する経路で短絡電流が流れる。このようなことから、本手段の構成によれば、第１状態における第１半導体素子の電圧降下量を監視すれば過電流を検知することが可能であり、１つの電流検出回路を設けるだけで短絡保護機能を実現することができる。従って、本手段によれば、回路構成を簡単化しつつ、ノイズによる誤動作の発生を防止する駆動回路を提供することができる。
【００１７】
さらに、第５半導体素子および第６半導体素子の双方が整流素子を備えた構成である場合、上記駆動回路を構成する半導体スイッチは、最大でも４つでよい。従って、上記駆動回路は、５つの半導体スイッチを必要とする従来の駆動回路に比較して簡単な構成であると言える。つまり、上記駆動回路によれば、より簡便な回路により従来技術と同等の機能を実現することができる。
【００１８】
また、駆動回路を構成する半導体スイッチの数が少なくなることにより、次のような効果も得られる。すなわち、半導体スイッチが削減された分だけ、駆動回路の回路面積が削減されるとともに、駆動回路の製造コストが低減される。また、回路面積が削減されることにより、駆動回路を構成する各回路素子がコンパクトに配置される。その結果、各回路素子間を接続するための配線長を短くすることができ、耐ノイズ性能が一層向上する。
【００１９】
ただし、上記駆動回路は、従来の駆動回路に対し、整流素子が追加されている。しかし、整流素子は、半導体スイッチに比べて構造が単純である。また、整流素子は、同程度のサイズの半導体スイッチに比べて電流の耐量が高く、瞬間的に大きな電流を流すことができる。そのため、整流素子は、半導体スイッチに比べて小さい半導体チップにより構成することができる。このようなことから、整流素子の追加により、上記効果が損なわれることはない。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態を示すもので、駆動回路の構成を概略的に示す図
【図２】各スイッチの開閉および各部の電圧波形を示す図
【図３】１つのダイオードを省略した変形例を示す図１相当図
【図４】１つのスイッチを省略した変形例を示す図１相当図
【図５】第２の実施形態を示す図１相当図
【図６】第３の実施形態を示す図１相当図
【図７】電源投入時における駆動用電源の出力電圧を示す図
【図８】第４の実施形態を示す図１相当図
【図９】図７相当図
【図１０】第５の実施形態を示すもので、駆動回路の構成を示す図
【図１１】遅延回路を追加した変形例を示す図１０相当図
【図１２】第６の実施形態を示す図１０相当図
【図１３】図１１相当図
【図１４】第７の実施形態を示す図１０相当図
【図１５】第８の実施形態を示す図１０相当図
【図１６】第９の実施形態を示す図１０相当図
【図１７】図１２相当図
【図１８】図１４相当図
【図１９】図１５相当図
【図２０】第１０の実施形態を示す図１４相当図
【図２１】駆動回路の動作状態の遷移を示す状態遷移図
【図２２】第１１の実施形態を示すもので、コンデンサ回路の一例を示す図
【図２３】コンデンサ回路の他の例を示す図
【図２４】コンデンサ回路の具体的な構成例を示す図（その１）
【図２５】コンデンサ回路の具体的な構成例を示す図（その２）
【図２６】コンデンサ回路の具体的な構成例を示す図（その３）
【図２７】コンデンサ回路を用いた変形例を示す図１０相当図
【図２８】２つのゲート抵抗を設けた変形例を示す図１相当図
【図２９】２つのゲート抵抗を設けた変形例を示す図１０相当図
【図３０】同期整流型チョッパの一構成例を示す図
【図３１】同期整流型チョッパの動作タイミングを示す図
【図３２】トランジスタのダイオード接続の一例を示す図
【発明を実施するための形態】
【００２１】
以下、駆動回路の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図４を参照して説明する。
図１に示す駆動回路１は、図示しない負荷に供給する電流を開閉する半導体素子Ｍ１を駆動する。半導体素子Ｍ１は、ＧａＮ−ＨＥＭＴ（窒化ガリウム−高電子移動度トランジスタ）によるパワーＭＯＳＦＥＴである。ＧａＮ−ＨＥＭＴによるパワー半導体素子は、高耐圧および低オン抵抗であり、且つ、高速スイッチングを特徴とする素子である。そのため、上記パワー半導体素子は、回路の小型化および高効率化に大きく寄与する技術であると広く期待されている。しかし、一般に、上記パワー半導体素子は、ＩＧＢＴやＳｉ−ＭＯＳＦＥＴに比べてスレッショルド電圧が低い。そのため、スイッチング時のノイズに対する誤動作が発生し易いという問題を有している。詳細は後述するが、本実施形態の駆動回路１は、高度に複雑な駆動方法を採用することなく、簡便な回路（駆動方法）により、上記問題を解決することを可能としている。
【００２２】
駆動回路１は、半導体素子Ｍ１のゲート（制御端子に相当）に対し、駆動用電源２から直接的または間接的に供給される電圧を印加する。駆動回路１は、スイッチＳ１〜Ｓ４、ダイオードＤ１〜Ｄ３、コンデンサＣ１（蓄電手段に相当）および抵抗Ｒ１を備えている。スイッチＳ１〜Ｓ４には、制御端子の状態に関係なく逆方向に電流が流れる逆導通性の半導体スイッチ、または、制御端子の状態に関係なく逆方向に電流が流れない逆阻止性の半導体スイッチが用いられる。逆導通性の半導体スイッチとしては、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が挙げられる。逆阻止性の半導体スイッチとしては、例えばＢＪＴ（Bipolar Junction Transistor）、ＪＦＥＴ（Junction Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが挙げられる。なお、逆阻止性の半導体スイッチとしては、２つのＭＯＳＦＥＴを互いに逆向きに直列接続した構成（双方向スイッチ）であってもよい。
【００２３】
駆動用電源２は、正の電圧Ｖｃｃを出力する正電源である。電圧Ｖｃｃは、半導体素子Ｍ１のスレッショルド電圧（ゲートしきい値電圧）に比べて高い電圧であり、例えば５Ｖである。駆動用電源２の高電位側出力端子（他方の出力端子に相当）は、スイッチＳ１（第１半導体素子に相当）を介してノードＮ１（中間ノードに相当）に接続されている。駆動用電源２の低電位側出力端子（一方の出力端子に相当）は、半導体素子Ｍ１のソース（一方の電流開閉端子に相当）に接続されている。ダイオードＤ３（第５半導体素子または整流素子に相当）は、ノードＮ１およびコンデンサＣ１の一方の端子の間に、ノードＮ１側をアノードとして接続されている。コンデンサＣ１の一方の端子（ダイオードＤ３のカソード）は、スイッチＳ３（第３半導体素子に相当）を介して駆動用電源２の低電位側出力端子に接続されている。
【００２４】
スイッチＳ２の一方の端子は、ノードＮ１に接続されている。スイッチＳ２の他方の端子は、ダイオードＤ１（整流素子に相当）のアノードに接続されている。すなわち、スイッチＳ２およびダイオードＤ１は直列接続されており、その直列回路が第２半導体素子３に相当する。ダイオードＤ１のカソードは、ゲート抵抗である抵抗Ｒ１を介して半導体素子Ｍ１のゲートに接続されている。
【００２５】
スイッチＳ４（第４半導体素子に相当）の一方の端子は、抵抗Ｒ１を介して半導体素子Ｍ１のゲートに接続されている。スイッチＳ４の他方の端子は、ダイオードＤ２（第６半導体素子または整流素子に相当）のアノードに接続されている。ダイオードＤ２のアノードは、コンデンサＣ１の他方の端子に接続されている。ダイオードＤ２のカソードは、駆動用電源２の低電位側出力端子に接続されている。
【００２６】
スイッチＳ１〜Ｓ４は、図示しない制御回路から与えられる制御信号によりオン／オフされる（開閉される）。図２に示すように、スイッチＳ１およびＳ２が同期してオン／オフされ、スイッチＳ３およびＳ４が同期してオン／オフされる。また、スイッチＳ１およびＳ２と、スイッチＳ３およびＳ４とは、相補的にオン／オフされる。ただし、スイッチＳ１およびＳ２のオン期間は、完全には一致していない。具体的には、スイッチＳ２のオン期間の開始時点ｔ２が、スイッチＳ１のオン期間の開始時点ｔ１よりも若干遅れている。言い換えると、スイッチＳ２をオンする動作に先行してスイッチＳ１をオンする動作が行われる。また、スイッチＳ３およびＳ４のオン期間も、完全には一致していない。具体的には、スイッチＳ４のオン期間の開始時点ｔ４が、スイッチＳ３のオン期間の開始時点ｔ３よりも若干遅れている。言い換えると、スイッチＳ４をオンする動作に先行してスイッチＳ３をオンする動作が行われる。
【００２７】
次に、上記構成の駆動回路１による半導体素子Ｍ１の駆動動作について説明する。
図２に示すように、半導体素子Ｍ１のオン、オフの１周期には、期間Ａおよび期間Ｂが存在する。期間Ａでは、スイッチＳ１およびＳ２が閉じられるとともに、スイッチＳ３およびＳ４が開かれる（第１状態に相当）。これにより、半導体素子Ｍ１のゲートは、スイッチＳ１、Ｓ２、ダイオードＤ１および抵抗Ｒ１を介して、駆動用電源２の高電位側出力端子に接続される。また、半導体素子Ｍ１のソースは、駆動用電源２の低電位側出力端子に接続されている。そのため、半導体素子Ｍ１のゲート・ソース間に正の電圧Ｖｃｃが印加され（ＶＧ＝Ｖｃｃ）、半導体素子Ｍ１はオン状態となる。
【００２８】
このとき、コンデンサＣ１は、スイッチＳ１、ダイオードＤ３およびダイオードＤ２を介して駆動用電源２に対して並列接続されている。そのため、期間Ａにおいて、コンデンサＣ１は電圧Ｖｃｃにまで充電される。すなわち、図２に示すように、コンデンサＣ１の一方の端子が正極側となり、その電圧Ｖ１はＶｃｃとなる。また、コンデンサＣ１の他方の端子が負極側となり、その電圧Ｖ２は０Ｖとなる。なお、本質的な動作に大きな影響を与えないため、ダイオードの順方向電圧や半導体スイッチのオン抵抗による電圧降下などについては考慮していない。
【００２９】
期間Ｂでは、スイッチＳ１およびＳ２が開かれるとともに、スイッチＳ３およびＳ４が閉じられる（第２状態に相当）。これにより、半導体素子Ｍ１のゲートは、スイッチＳ４および抵抗Ｒ１を介してコンデンサＣ１の他方の端子（負極側）に接続される。また、コンデンサＣ１の一方の端子（正極側）は、スイッチＳ３を介して駆動用電源２の低電位側出力端子（半導体素子Ｍ１のソース）に接続される。そのため、半導体素子Ｍ１のゲート・ソース間に負の電圧−Ｖｃｃが印加され（ＶＧ＝−Ｖｃｃ）、半導体素子Ｍ１がオフ状態となる。
【００３０】
期間Ａから期間Ｂに移行する過渡状態において、スイッチＳ４がオフしているとともにスイッチＳ３がオンしている際に、ダイオードＤ１の存在（整流作用）により、オンされたスイッチＳ３を通じて半導体素子Ｍ１のゲート電位が０Ｖに引き込まれる（ゲート・ソース間が短絡状態になる）ことが防止される。また、ダイオードＤ２の存在（整流作用）により、コンデンサＣ１の電荷が「正極側→オンされたスイッチＳ３→負極側」という経路で放電されることが防止される。
【００３１】
期間Ｂでは、コンデンサＣ１を介して半導体素子Ｍ１のゲートの寄生容量の電荷を放電することになる。その放電によるコンデンサＣ１の端子電圧の変化ΔＶｃは、下記（１）式のようになる。ただし、期間Ａにおけるゲート電位（Ｖｃｃ）と期間Ｂにおけるゲート電位（−Ｖｃｃ）との差電圧をΔＶｇ（＝２・Ｖｃｃ）で表し、コンデンサＣ１の静電容量をＣで表し、半導体素子Ｍ１のゲートの寄生容量をＣｇで表している。
ΔＶｃ＝（Ｃｇ／Ｃ）・ΔＶｇ            …（１）
【００３２】
コンデンサＣ１の端子電圧の変化ΔＶｃが大きいと、次の期間Ａが開始される時点におけるコンデンサＣ１の端子電圧が低くなり、充電開始時に多大な電流（突入電流）が流れるおそれがある。このようなことから、上述した放電に伴う変化ΔＶｃは、小さいほうが望ましい。上記（１）式から、変化ΔＶｃを小さくするためには、コンデンサＣ１の静電容量Ｃをゲートの寄生容量Ｃｇに比べて十分に大きな値に設定すればよいことが分かる。
【００３３】
例えば、コンデンサＣ１の静電容量Ｃを、ゲートの寄生容量Ｃｇの１０倍以上に設定するとよい。このような値に設定すれば、「Ｖｃｃ＝５Ｖ」である本実施形態の場合、期間Ｂにおけるゲート電位の変化ΔＶｃを１Ｖ以内に抑えることができる。これにより、次の期間Ａが開始される時点におけるコンデンサＣ１の端子電圧が４Ｖ以上になる。すなわち、コンデンサＣ１がＶｃｃまで充電された状態の端子電圧を１００％とした場合、次の期間Ａが開始される時点におけるコンデンサＣ１の端子電圧が８０％以上の値に維持されることになる。
【００３４】
なお、コンデンサＣ１の静電容量Ｃの値は、使用する駆動用電源２の電圧Ｖｃｃの値、駆動する半導体素子Ｍ１のゲート寄生容量の値などの回路定数や、期間ＢにおけるコンデンサＣ１の端子電圧の変化（低下）をどの程度まで許容するかなど、種々の条件に従って適切な値に設定すればよい。
【００３５】
以上説明したように、本実施形態の駆動回路１は、正負の駆動用電源を用いることなく、正の電圧を出力する正電源である駆動用電源２を１つ用いることにより、正負の両電圧を半導体素子Ｍ１のゲートに印加することができる。従って、半導体素子Ｍ１をオフ駆動する際にゲートに印加する電圧がスレッショルド電圧から大きく離れた値となり、スイッチング時のノイズなどがゲートに重畳したとしても、それによる誤動作（誤オン）を防止することができる。つまり、本実施形態によれば、正負の駆動用電源を用いた場合と同様の効果が得られる。しかも、本実施形態の駆動回路１を構成する半導体スイッチは４つでよい。従って、駆動回路１は、５つの半導体スイッチを必要とする従来の駆動回路に比べて簡単な構成であると言える。つまり、本実施形態によれば、より簡便な回路により従来技術と同等の機能を実現することができる。
【００３６】
さて、駆動回路１を集積化する場合には、駆動回路１の出力端子（半導体素子Ｍ１のゲートに接続される部分）およびコンデンサＣ１の両端子は、パッケージ外に露出する外部端子に接続される。この場合、それら外部端子がＧＮＤに短絡する異常や、各外部端子間が短絡する異常などの異常事態が生じる可能性がある。特に、駆動回路１の出力端子やコンデンサＣ１の高電位側端子がＧＮＤに短絡した場合、コンデンサＣ１の両端子が短絡して短絡故障した場合などには、半導体素子Ｍ１をオン動作させる期間Ａ全体を通じて駆動用電源２が短絡することになるため、回路内に大きな電流（短絡電流）が流れる可能性がある。そうすると、駆動回路１が故障するおそれがあるだけでなく、さらに駆動用電源２の電源電位が不安定になり、その駆動用電源２から電源供給を受ける機器全体の誤動作に繋がるおそれもある。このような事情から、駆動回路１には回路の短絡保護機能を設ける必要がある。
【００３７】
本実施形態の構成によれば、以下のように、回路の短絡保護を容易に行うことができる。すなわち、駆動回路１において、上述した短絡電流は、スイッチＳ１を必ず通過することになる。例えば、駆動回路１の出力端子がＧＮＤに短絡した場合には、スイッチＳ１、スイッチＳ２、ダイオードＤ１および抵抗Ｒ１を通過する経路で短絡電流が流れる。また、コンデンサＣ１が短絡故障した場合には、スイッチＳ１、ダイオードＤ３およびダイオードＤ２を通過する経路で短絡電流が流れる。このようなことから、本実施形態の構成によれば、スイッチＳ１の各端子間の電位差（電圧降下）を監視すれば過電流を検知することが可能であり、１つの電流検出回路を設けるだけで短絡保護機能を実現することができる。従って、本実施形態によれば、回路構成を簡単化しつつ、ノイズによる誤動作の発生を防止する駆動回路１を提供することができるという効果が得られる。
【００３８】
駆動回路１を構成する半導体スイッチの数が少なくなることにより、次のような効果も得られる。すなわち、半導体スイッチが削減された分だけ、駆動回路１の回路面積が削減されるとともに、駆動回路１の製造コストが低減される。また、回路面積が削減されることにより、駆動回路１を構成する各回路素子がコンパクトに配置される。その結果、各回路素子を接続するための配線長（特に半導体素子Ｍ１のゲート周りの配線の長さ）を短くすることができ、耐ノイズ性能が一層向上する。
【００３９】
また、駆動対象となる半導体素子Ｍ１は、スレッショルド電圧が比較的低いとされるＧａＮ−ＨＥＭＴによるパワーＭＯＳＦＥＴである。そのため、比較的簡便な回路構成および駆動方法によってノイズによる誤オンを防止するという効果を奏する本実施形態の駆動回路１は、ＧａＮ−ＨＥＭＴによるパワー半導体素子を実用化する上で、非常に有益なものとなる。さらに、ＧａＮ−ＨＥＭＴがその利点とする高速なスイッチングでは短時間にゲートの充放電を行う必要が生じるため、スイッチングの瞬間に大電流が駆動回路１を流れる。そのため、駆動回路１に用いる半導体スイッチとしては、上記大電流に耐え得る大きさのものが必要となり、コスト高の要因となる。従って、より少ない数の半導体スイッチにより構成可能な本実施形態の駆動回路１は、ＧａＮ−ＨＥＭＴによるパワー半導体素子を実用化する上で、その製造コスト低減という面においても非常に有益なものとなる。
【００４０】
ただし、駆動回路１は、従来の駆動回路に対し、３つのダイオードＤ１〜Ｄ３が追加されている。しかし、ダイオードは、半導体スイッチに比べて構造が単純であり、同程度のサイズの半導体スイッチに比べて電流の耐量が高く、瞬間的に大きな電流を流すことができる。そのため、ダイオードＤ１〜Ｄ３は、半導体スイッチに比べて小さい半導体チップにより構成することができる。このようなことから、ダイオードの追加により、上記効果が損なわれることはない。
【００４１】
スイッチＳ１およびＳ２が閉じられて第１状態に移行する際（期間Ａの先頭において）、スイッチＳ１を閉じる動作に先行してスイッチＳ２を閉じる動作が行われると、次のような問題が生じる。すなわち、この場合、スイッチＳ１のオン開始時点において、スイッチＳ２が既にオンしている。そうすると、スイッチＳ１のオン開始時点から、コンデンサＣ１および半導体素子Ｍ１のゲート寄生容量の双方の充電が開始されることになる。コンデンサＣ１およびゲート寄生容量を同時に充電しようとすると、ゲート寄生容量の充電速度が遅くなり、ひいては半導体素子Ｍ１のターンオン時間が長くなる。
【００４２】
これに対し、本実施形態では、期間Ａの先頭において、スイッチＳ２を閉じる動作に先行してスイッチＳ１を閉じる動作が行われる。そのため、スイッチＳ１のオン開始時点からスイッチＳ２のオン開始時点までの間は、コンデンサＣ１の充電だけが行われる。そして、コンデンサＣ１の充電がある程度完了したスイッチＳ２のオン開始時点からゲート寄生容量の充電が開始されるため、その充電速度が遅くなることが抑制される。従って、本実施形態によれば、半導体素子Ｍ１を一層高速にターンオンすることができる。
【００４３】
スイッチＳ３およびＳ４が閉じられて第２状態に移行する際（期間Ｂの先頭において）、スイッチＳ３を閉じる動作に先行してスイッチＳ４を閉じる動作が行われると、次のような問題が生じる。すなわち、この場合、スイッチＳ３がオフである期間にスイッチＳ４がオンしている。そうすると、ゲート電荷がスイッチＳ４およびダイオードＤ２を経由してソースに流れるため、この期間（スイッチＳ３がオフであり、スイッチＳ４がオンである期間）にはゲート電位が０Ｖに引き込まれることになる。このように、一旦ゲート電位が０Ｖに引き込まれてしまうため、その分だけ半導体素子Ｍ１のターンオフ時間が長くなる。
【００４４】
これに対し、本実施形態では、期間Ｂの先頭において、スイッチＳ４を閉じる動作に先行してスイッチＳ３を閉じる動作が行われる。そのため、半導体素子Ｍ１のゲート電位は、スイッチＳ４のオン開始時点から負の電圧−Ｖｃｃに直接引き込まれる。従って、本実施形態によれば、半導体素子Ｍ１を一層高速にターンオフすることができる。
【００４５】
駆動回路１に対する電源が投入された直後においては、コンデンサＣ１が放電された状態になっていることも考えられる。コンデンサＣ１が放電された状態で、スイッチＳ１がオンされると、そのスイッチＳ１を通じて過大な突入電流が流れる可能性がある。従って、スイッチＳ１、ダイオードＤ２およびＤ３としては、上記突入電流に耐え得る性能を持つものを採用する必要がある。また、コンデンサＣ１が放電された状態で駆動回路１に対する電源が投入される場合、最初に半導体素子Ｍ１がターンオンされる際のターンオン時間が若干長くなる（ゲートの立ち上がり速度が低下する）可能性がある。この点については、後述する別の実施形態の構成を採用することで解消することができる。
【００４６】
なお、上記構成においては、スイッチＳ２およびダイオードＤ１の接続位置を入れ替えることが可能である。また、スイッチＳ２として逆阻止性の半導体スイッチを用いる場合には、ダイオードＤ１を省略することができる。この場合、スイッチＳ２により第２半導体素子３が構成される。さらに、スイッチＳ２およびダイオードＤ３のいずれか一方を省略することが可能である。ダイオードＤ３を省略する場合、図３に示す駆動回路１ａのように、コンデンサＣ１の一方の端子を直接ノードＮ１に接続すればよい。このような構成によっても、図１の構成と同様の作用および効果が得られる。さらに、ダイオードＤ３を省略した分だけ回路構成が一層簡単になる。
【００４７】
スイッチＳ２を省略する場合、図４に示す駆動回路１ｂのように、ダイオードＤ１のアノードを直接ノードＮ１に接続すればよい。この場合、ダイオードＤ１により第２半導体素子３が構成される。このような構成の場合、期間Ｂにおいて、ダイオードＤ３の存在（整流作用）により、コンデンサＣ１の電荷が「正極側→ダイオードＤ１→オンされたスイッチＳ４→負極側」という経路で放電されることが防止される。
【００４８】
このようにスイッチＳ２を省略する場合、前述したスイッチＳ１およびＳ２のオン期間の開始時点をずらすことによる効果を得ることができない。つまり、スイッチＳ２を省略する場合、期間Ａの先頭においてコンデンサＣ１の充電およびゲート寄生容量の充電が同時に開始されるため、半導体素子Ｍ１のオン速度が抑制されてしまう。この問題は、コンデンサＣ１の静電容量が大きいほど顕在化する。このような問題を解消するため、図４に示すように、ダイオードＤ３のカソードおよびコンデンサＣ１の一方の端子の間に突入電流抑制用の抵抗Ｒ２を追加するとよい。この抵抗Ｒ２の存在により、コンデンサＣ１に対する充電電流が抑制され、その分だけ、半導体素子Ｍ１のゲート寄生容量に対する充電電流が増加する。従って、半導体素子Ｍ１のオン速度が低下する問題が解消される。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態について図５を参照して説明する。
図５に示す本実施形態の駆動回路１１は、図１に示した第１の実施形態の駆動回路１に対し、駆動用電源２に代えて駆動用電源１２を備えている点と、ダイオードＤ１〜Ｄ３の接続形態とが異なっている。
【００５０】
駆動用電源１２は、負の電圧−Ｖｃｃを出力する負電源である。駆動用電源１２の低電位側出力端子（他方の出力端子に相当）は、スイッチＳ１を介してノードＮ１に接続されている。駆動用電源１２の高電位側出力端子（一方の出力端子に相当）は、半導体素子Ｍ１のソースに接続されている。このような負の電圧−Ｖｃｃを出力する駆動用電源１２を用いることに伴い、ダイオードＤ１〜Ｄ３の向きが反転している。スイッチＳ１〜Ｓ４の開閉タイミング（駆動回路１１の動作シーケンス）については、図２に示したものと同様である。ただし、この場合に得られる各部の電圧波形については、図２に示した波形に対し、正負が反転した波形となる。
【００５１】
このように、本実施形態の駆動回路１１は、正負の駆動用電源を用いることなく、負の電圧を出力する負電源である駆動用電源１２を１つ用いることにより、正負の両電圧を半導体素子Ｍ１のゲートに印加することができる。従って、本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。
【００５２】
本実施形態の駆動回路１１においても、スイッチＳ１、ダイオードＤ２およびＤ３としては、前述した突入電流に耐え得る性能を持つものを採用する必要がある。ただし、本実施形態では、コンデンサＣ１が放電された状態で駆動回路１１に対する電源が投入される場合であっても、最初に半導体素子Ｍ１がターンオンされる際のターンオン時間が若干長くなる（ゲートの立ち上がり速度が低下する）ことはない。その理由は、本実施形態においては、期間ＡにおいてコンデンサＣ１の充電と半導体素子Ｍ１のゲート寄生容量の放電（ターンオフ）とが同時に行われるからである。つまり、本実施形態では、コンデンサＣ１の充電と半導体素子Ｍ１のゲート寄生容量の充電とが同時に行われることがないため、上記ターンオン時間が長くなる問題は生じない。
【００５３】
なお、上記構成においても、第１の実施形態と同様の変形が可能である。すなわち、スイッチＳ２およびダイオードＤ１の接続位置を入れ替えることが可能である。また、スイッチＳ２として逆阻止性の半導体スイッチを用いる場合には、ダイオードＤ１を省略することができる。さらに、スイッチＳ２およびダイオードＤ３のいずれか一方を省略することが可能である。
【００５４】
（第３の実施形態）
以下、本発明の第３の実施形態について図６および図７を参照して説明する。
図６に示す本実施形態の駆動回路２１は、図１に示した第１の実施形態の駆動回路１に対し、スタートアップ回路２２が追加されている点が異なっている。スタートアップ回路２２は、駆動回路２１に対する電源投入時にコンデンサＣ１への充電を行う。スタートアップ回路２２は、スイッチＳｓおよび抵抗Ｒｓの直列回路により構成されている。スイッチＳｓは、スイッチＳ１〜Ｓ４に比べ小さい電流を流すことが可能な半導体スイッチにより構成される。スイッチＳｓの一方の端子は、駆動用電源２の高電位側出力端子に接続される。スイッチＳｓの他方の端子は、抵抗Ｒｓを介してコンデンサＣ１の一方の端子に接続される。
【００５５】
次に、上記構成の駆動回路２１による半導体素子Ｍ１の駆動動作のうち、駆動回路２１に対する電源投入時の動作について説明する。
図７に示すように、駆動用電源２の出力電圧が０Ｖから所定の電圧Ｅ（例えば電圧Ｖｃｃ）に達するまでの期間（立ち上がり期間）に、スイッチＳ１がオフされるとともにスイッチＳ４がオンされる。これにより、半導体素子Ｍ１のゲート電位が確実に０Ｖとなり、回路に流れる暗電流などによりゲート寄生容量が充電されて半導体素子Ｍ１がオンに至る事態が防止される。このような状態において、駆動用電源２の出力電圧が電圧Ｅに達すると、スタートアップ回路２２のスイッチＳｓがオンされる。これにより、半導体素子Ｍ１がオフに維持された状態で、スタートアップ回路２２を通じてコンデンサＣ１の充電が行われる。
【００５６】
そして、所定時間経過後、スイッチＳｓがオフされる。これにより、スタートアップ回路２２によるコンデンサＣ１に対する充電動作が停止される。なお、上記所定時間は、コンデンサＣ１に対する充電が十分に行われるような時間に設定すればよい。例えば、コンデンサＣ１の端子電圧が電圧Ｖｃｃの８０％以上になるまで充電されるような時間に設定するとよい。このようにすれば、電源が投入されてから最初にスイッチＳ１がオンされる際におけるコンデンサＣ１に対する充電電流が、期間Ｂから期間Ａに移行する際における充電電流と同程度に抑えられる。その後は、図２に示したタイミングでもってスイッチＳ１〜Ｓ４の開閉が行われる。
【００５７】
このような構成によれば、第１の実施形態と同様の作用および効果が得られるとともに、次のような効果も得られる。すなわち、本実施形態の駆動回路２１は、駆動回路２１に対する電源投入時にコンデンサＣ１を予め充電するスタートアップ回路２２を備えている。そのため、電源投入後に初めてスイッチＳ１がオンされる際、コンデンサＣ１は既にある程度充電された状態となっている。従って、仮にコンデンサＣ１が放電された状態で駆動回路２１に対する電源が投入されたとしても、最初にスイッチＳ１がオンされた際にスイッチＳ１を通じて過大な突入電流が流れることはない。従って、スイッチＳ１、ダイオードＤ２およびＤ３として、必ずしも突入電流に耐え得る性能を持つものを採用する必要はない。また、上記突入電流の問題が生じないため、コンデンサＣ１が放電された状態で駆動回路２１に対する電源が投入される場合であっても、最初に半導体素子Ｍ１がターンオンされる際のターンオン時間が若干長くなる（ゲートの立ち上がり速度が低下する）ことはない。
【００５８】
なお、スタートアップ回路２２によるコンデンサＣ１に対する充電動作（以下、スタートアップ動作とも称する）は、駆動回路２１に対する電源投入時だけではなく、例えば、駆動回路２１が間欠動作を行う場合における休止区間から復帰する前の処理として行ってもよい。上記間欠動作としては、システム全体が休止状態となるスタンバイモードや、軽負荷時にスイッチング動作を停止して平滑用のコンデンサから電力供給を行うバーストモードなどが考えられる。間欠動作において休止区間が長い場合には、コンデンサＣ１に蓄積された電荷が漏れ電流などにより失われる可能性がある。従って、休止区間から復帰する際にスタートアップ回路２２による充電動作を行うことにより、休止区間からの復帰後に最初に半導体素子Ｍ１がターンオンされる際のオン速度の低下を抑えることができる。
【００５９】
また、スタートアップ動作は、駆動回路２１が通常の動作を行う場合（定常時）において、半導体素子Ｍ１をオフ駆動する期間（第２状態）のうち一部の期間にて実行してもよい。例えば、半導体素子Ｍ１がターンオフされた直後には、スイッチングノイズによる誤動作（誤ターンオン）を防止するため、半導体素子Ｍ１のゲートに負の電圧を印加する必要がある。しかし、スイッチングノイズの発生が収まった後には、必ずしもゲートに負の電圧を印加する必要はない。そこで、このようにゲートに負の電圧を印加する必要がない期間を利用してスタートアップ動作を行えば、コンデンサＣ１に対する予備的な充電動作を実行することができる。この場合、第２状態のうち、第１状態の後に隣接する期間において、スタートアップ動作が実行されることになる。このようにすれば、定常時、半導体素子Ｍ１をオン駆動する期間が開始される際におけるコンデンサＣ１に対する充電電流が抑制され、その分だけ、半導体素子Ｍ１のゲート寄生容量に対する充電電流が増加する。従って、半導体素子Ｍ１のオン速度の低下が抑えられる。
【００６０】
前述したとおり、スタートアップ回路２２のスイッチＳｓは、大きな電流を流す必要がないため、電流能力の小さいものが用いられている。そのため、スイッチＳｓは、短絡しても大きな電流が流れるおそれがない。従って、本実施形態の構成について、短絡保護機能を設ける際、スイッチＳｓに流れる電流を監視（検出）する必要はない。つまり、本実施形態によっても、第１の実施形態と同様に、１つの電流検出回路を設けるだけで短絡保護機能を実現することができる。また、上記構成において、スタートアップ回路２２のスイッチＳｓを省いてもよい。その場合、抵抗Ｒｓの一方の端子を直接駆動用電源２の高電位側出力端子に接続すればよい。このようにすれば、スイッチＳｓを省いた分だけ回路面積を低減することができるとともに、スイッチの制御内容を簡素化することができる。
【００６１】
（第４の実施形態）
以下、本発明の第４の実施形態について図８および図９を参照して説明する。
図８に示す本実施形態の駆動回路３１は、図５に示した第２の実施形態の駆動回路１１に対し、スタートアップ回路２２が追加されている点が異なっている。スタートアップ回路２２の構成および動作は、第３の実施形態において説明したとおりである。負電源を用いた駆動回路３１においては、回路に流れる暗電流などによりゲート寄生容量が充電されてオンすることはない。従って、本実施形態では、第３の実施形態に対し、電源投入時におけるスイッチの制御方法が若干異なる。
【００６２】
すなわち、図９に示すように、駆動回路３１の出力電圧が０Ｖから所定の電圧Ｅ（例えば電圧−Ｖｃｃ）に達するまでの期間に、スイッチＳ１およびＳ４がオフされる。これにより、半導体素子Ｍ１のゲートは浮いた状態となるが、上述した理由から半導体素子Ｍ１が誤ってオンすることはない。このような状態において、駆動回路３１の出力電圧が電圧Ｅに達すると、スタートアップ回路２２のスイッチＳｓがオンされる。これにより、半導体素子Ｍ１がオフに維持された状態で、スタートアップ回路２２を通じてコンデンサＣ１の充電が行われる。そして、所定時間経過後、スイッチＳｓがオフされる。これにより、スタートアップ回路２２によるコンデンサＣ１に対する充電動作が停止される。その後は、図２に示したタイミングでもってスイッチＳ１〜Ｓ４の開閉が行われる。
【００６３】
このような構成によれば、上記各実施形態と同様の作用および効果が得られる。なお、スタートアップ回路２２によるコンデンサＣ１に対する充電動作は、第３の実施形態と同様に、駆動回路３１に対する電源投入時だけではなく、例えば、駆動回路３１が間欠動作を行う場合における休止区間から復帰する前の処理として行ってもよい。
【００６４】
（第５の実施形態）
以下、本発明の第５の実施形態について図１０および図１１を参照して説明する。
本実施形態の駆動回路４１は、第３の実施形態の駆動回路２１からダイオードＤ３を省略したものに相当する。図１０に示すように、スイッチＳ１およびＳ２は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳ１のソースは、駆動用電源２の高電位側出力端子に接続されている。スイッチＳ１のドレインおよびスイッチＳ２のソースは、ノードＮ１に接続されている。スイッチＳ２のドレインは、ダイオードＤ１のアノードに接続されている。
【００６５】
スイッチＳ３およびＳ４は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳ３のドレインは、コンデンサＣ１の一方の端子に接続されている。スイッチＳ３のソースは、駆動用電源２の低電位側出力端子に接続されている。スイッチＳ４のドレインは、抵抗Ｒ１を介して半導体素子Ｍ１のゲートに接続されている。スイッチＳ４のソースは、ダイオードＤ２のアノードに接続されている。
【００６６】
ゲートドライバ４２は、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇａを出力する。ゲート信号Ｓｇａは、スイッチＳ１〜Ｓ４のゲートに与えられる。すなわち、スイッチＳ１〜Ｓ４は、共通のゲート信号Ｓｇａにより開閉される。具体的には、ゲート信号ＳｇａがＬレベル（０Ｖ）である場合、スイッチＳ１およびＳ２がオンされる（閉じられる）とともに、スイッチＳ３およびＳ４がオフされる（開かれる）。ゲート信号ＳｇａがＨレベル（電圧Ｖｃｃ）である場合、スイッチＳ１およびＳ２がオフされる（開かれる）とともに、スイッチＳ３およびＳ４がオンされる（閉じられる）。
【００６７】
スタートアップ回路２２を構成するスイッチＳｓは、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳｓのソースは、駆動用電源２の高電位側出力端子に接続される。スイッチＳｓのドレインは、抵抗Ｒｓを介してコンデンサＣ１の一方の端子に接続される。スイッチＳｓのゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｂが与えられる。すなわち、スイッチＳｓは、ゲート信号Ｓｇｂにより開閉される。具体的には、スイッチＳｓは、ゲート信号ＳｇｂがＬレベルである場合にオンされ（閉じられ）、ゲート信号ＳｇｂがＨレベルである場合にオフされる（開かれる）。
【００６８】
本実施形態の駆動回路４１は、各スイッチＳ１〜Ｓ４およびＳｓとしてＭＯＳＦＥＴを採用しているため、駆動回路４１を半導体集積回路（ＩＣ）化する際に非常に有利であり、現実的な構成であると言える。また、スイッチＳ１およびＳ２をＰチャネル型とし、スイッチＳ３およびＳ４をＮチャネル型としたことにより、スイッチＳ１〜Ｓ４を共通のゲート信号Ｓｇａにより開閉することを可能とした。従って、本実施形態の駆動回路４１は、ゲート信号Ｓｇａ（制御信号）を生成するための構成を簡単化することができるという効果が得られる。
【００６９】
ただし、本実施形態の駆動回路４１は、スイッチＳ１、Ｓ２のオン期間の開始時点をずらす制御およびスイッチＳ３、Ｓ４のオン期間の開始時点をずらす制御を行うことができない。このような点については、図１１に示す駆動回路４１ａのように、図１０に示した駆動回路４１に対し、遅延回路４３、４４を追加することで解消することができる。遅延回路４３は、ダイオードＤ４１、Ｄ４２、抵抗Ｒ４１およびコンデンサＣ４１を備えている。ダイオードＤ４１のアノードおよびダイオードＤ４２のカソードは、共通接続されるとともに、ゲートドライバ４２の出力端子に接続される。ダイオードＤ４２のアノードは抵抗Ｒ４１およびコンデンサＣ４１を介して接地される。抵抗Ｒ４１およびコンデンサＣ４１の相互接続点は、ダイオードＤ４１のカソードに接続されるとともに、スイッチＳ２のゲートに接続される。このような構成により、遅延回路４３は、ゲート信号Ｓｇａに対し、ＨレベルからＬレベルに転じるタイミングを所定時間だけ遅延させた遅延ゲート信号をスイッチＳ２のゲートに与える。上記所定時間は、抵抗Ｒ４１およびコンデンサＣ４１からなるＣＲ回路の時定数により定まる。
【００７０】
遅延回路４４は、ダイオードＤ４３、Ｄ４４、抵抗Ｒ４２およびコンデンサＣ４２を備えている。ダイオードＤ４３のカソードおよびダイオードＤ４４のアノードは、共通接続されるとともに、ゲートドライバ４２の出力端子に接続される。ダイオードＤ４４のカソードは抵抗Ｒ４２およびコンデンサＣ４２を介して接地される。抵抗Ｒ４２およびコンデンサＣ４２の相互接続点は、ダイオードＤ４３のアノードに接続されるとともに、スイッチＳ４のゲートに接続される。このような構成により、遅延回路４４は、ゲート信号Ｓｇａに対し、ＬレベルからＨレベルに転じるタイミングを所定時間だけ遅延させた遅延ゲート信号をスイッチＳ４のゲートに与える。上記所定時間は、抵抗Ｒ４２およびコンデンサＣ４２からなるＣＲ回路の時定数により定まる。
【００７１】
ゲート信号を遅延させる手法としては、図１１に示すＣＲ回路による遅延に限らずともよい。例えば、インバータ回路などを複数段に縦続接続し、その段数に応じた時間だけ遅延する手法を採用することができる。また、ゲート信号Ｓｇａが所定のクロックに同期して生成される信号である場合（クロック同期である場合）、ゲート信号Ｓｇａを所定クロックだけ遅延するという手法を採用することもできる。なお、スイッチＳ１およびＳ３を駆動するためのゲート信号と、スイッチＳ２およびＳ４を駆動するためのゲート信号とを別々に生成する方法も勿論採用することができる。
【００７２】
（第６の実施形態）
以下、本発明の第６の実施形態について図１２および図１３を参照して説明する。
本実施形態の駆動回路５１は、第４の実施形態の駆動回路３１からダイオードＤ３を省略したものに相当する。図１２に示すように、スイッチＳ１およびＳ２は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳ１のソースは、駆動用電源１２の低電位側出力端子に接続されている。スイッチＳ１のドレインおよびスイッチＳ２のソースは、ノードＮ１に接続されている。スイッチＳ２のドレインは、ダイオードＤ１のカソードに接続されている。
【００７３】
スイッチＳ３およびＳ４は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳ３のドレインは、コンデンサＣ１の一方の端子に接続されている。スイッチＳ３のソースは、駆動用電源１２の高電位側出力端子に接続されている。スイッチＳ４のドレインは、抵抗Ｒ１を介して半導体素子Ｍ１のゲートに接続されている。スイッチＳ４のソースは、ダイオードＤ２のカソードに接続されている。
【００７４】
ゲートドライバ５２は、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｃを出力する。ゲート信号Ｓｇｃは、スイッチＳ１〜Ｓ４のゲートに与えられる。すなわち、スイッチＳ１〜Ｓ４は、共通のゲート信号Ｓｇｃにより開閉される。具体的には、ゲート信号ＳｇｃがＨレベル（０Ｖ）である場合、スイッチＳ１およびＳ２がオンされる（閉じられる）とともに、スイッチＳ３およびＳ４がオフされる（開かれる）。ゲート信号ＳｇｃがＬレベル（電圧−Ｖｃｃ）である場合、スイッチＳ１およびＳ２がオフされる（開かれる）とともに、スイッチＳ３およびＳ４がオンされる（閉じられる）。
【００７５】
スタートアップ回路２２を構成するスイッチＳｓは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳｓのソースは、駆動用電源１２の低電位側出力端子に接続される。スイッチＳｓのドレインは、抵抗Ｒｓを介してコンデンサＣ１の一方の端子に接続される。スイッチＳｓのゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｄが与えられる。すなわち、スイッチＳｓは、ゲート信号Ｓｇｄにより開閉される。具体的には、スイッチＳｓは、ゲート信号ＳｇｄがＨレベルである場合にオンされ（閉じられ）、ゲート信号ＳｇｄがＬレベルである場合にオフされる（開かれる）。
【００７６】
本実施形態の駆動回路５１によっても、第５の実施形態と同様の効果が得られる。また、本実施形態の駆動回路５１は、図１３に示す駆動回路５１ａのように、第５の実施形態と同様の変形が可能である。遅延回路５３は、ダイオードＤ５１、Ｄ５２、抵抗Ｒ５１およびコンデンサＣ５１を備えている。ダイオードＤ５１のアノードおよびダイオードＤ５２のカソードは、共通接続されるとともに、スイッチＳ２のゲートに接続される。ダイオードＤ５２のアノードは、コンデンサＣ５１を介して接地されるとともに、抵抗Ｒ５１を介してゲートドライバ５２の出力端子に接続される。ダイオードＤ５１のカソードは、ゲートドライバ５２の出力端子に接続される。このような構成により、遅延回路５３は、ゲート信号Ｓｇｃに対し、ＬレベルからＨレベルに転じるタイミングを所定時間だけ遅延させた遅延ゲート信号をスイッチＳ２のゲートに与える。上記所定時間は、抵抗Ｒ５１およびコンデンサＣ５１からなるＣＲ回路の時定数により定まる。
【００７７】
遅延回路５４は、ダイオードＤ５３、Ｄ５４、抵抗Ｒ５２およびコンデンサＣ５２を備えている。ダイオードＤ５３のカソードおよびダイオードＤ５４のアノードは、共通接続されるとともに、スイッチＳ４のゲートに接続される。ダイオードＤ５４のカソードは、コンデンサＣ５２を介して接地されるとともに、抵抗Ｒ５２を介してゲートドライバ５２の出力端子に接続される。ダイオードＤ５３のアノードは、ゲートドライバ５２の出力端子に接続される。このような構成により、遅延回路５４は、ゲート信号Ｓｇｃに対し、ＨレベルからＬレベルに転じるタイミングを所定時間だけ遅延させた遅延ゲート信号をスイッチＳ４のゲートに与える。上記所定時間は、抵抗Ｒ５２およびコンデンサＣ５２からなるＣＲ回路の時定数により定まる。なお、ゲート信号Ｓｇｃを遅延させる手法としては、第５の実施形態と同様に、図１３に示すＣＲ回路による遅延に限らずともよい。
【００７８】
（第７の実施形態）
以下、本発明の第７の実施形態について図１４を参照して説明する。
本実施形態の駆動回路６１は、第１の実施形態の駆動回路１からスイッチＳ２を省略したもの（図４に示す駆動回路１ｂ）に相当する。このような構成についても、第５の実施形態と同様に、ＩＣ化する際に非常に有利になるという効果が得られる。しかも、本実施形態の駆動回路６１を構成するＭＯＳＦＥＴ（半導体スイッチ）は３つでよい。従って、本実施形態の駆動回路６１によれば、より一層簡便な回路により、上述した各実施形態による主たる効果を得ることができる。
【００７９】
また、本実施形態の駆動回路６１に対し、図１１に示した遅延回路４４（または同等の機能を持つ遅延回路）を追加してもよい。これにより、期間Ｂの先頭において、スイッチＳ４を閉じる動作に先行してスイッチＳ３を閉じる動作を行うことが可能になり、半導体素子Ｍ１を一層高速にターンオフすることができるという効果が得られる。
【００８０】
（第８の実施形態）
以下、本発明の第８の実施形態について図１５を参照して説明する。
本実施形態の駆動回路７１は、第２の実施形態の駆動回路１１からスイッチＳ２を省略したものに相当する。このような構成についても、第５の実施形態と同様に、ＩＣ化する際に非常に有利になるという効果が得られる。しかも、本実施形態の駆動回路７１を構成するＭＯＳＦＥＴ（半導体スイッチ）は３つでよい。従って、本実施形態の駆動回路７１によれば、より一層簡便な回路により、上述した各実施形態による主たる効果を得ることができる。
【００８１】
また、本実施形態の駆動回路７１に対し、図１３に示した遅延回路５４（または同等の機能を持つ遅延回路）を追加してもよい。これにより、期間Ｂの先頭において、スイッチＳ４を閉じる動作に先行してスイッチＳ３を閉じる動作を行うことが可能になり、半導体素子Ｍ１を一層高速にターンオフすることができるという効果が得られる。
【００８２】
（第９の実施形態）
以下、本発明の第９の実施形態について図１６〜図１９を参照して説明する。
上記各実施形態では、第５半導体素子および第６半導体素子として、整流素子であるダイオードを採用していた。前述したように、ダイオードを採用することで、回路面積を小さく抑えることができるという効果が得られる。しかし、駆動回路を集積化する際、ダイオードを設ける回路構成の場合、次のような問題が生じる。すなわち、半導体集積のプロセスには、色々と種類があり、ダイオードを容易に作成するプロセスもあるが、それは特殊なものであることが多く、そのようなプロセスを追加すると、その分だけコストが高くなる。
【００８３】
通常のＣＭＯＳプロセスであっても、ダイオードを作成することは可能である。ただし、問題なく作れるのは、一方の端子が安定した電位（ＧＮＤ、電源）に接続されたダイオードだけである。両端子ともに、安定した電位に接続されないダイオード（浮遊ダイオード）を作成すると、寄生のトランジスタが作成されてしまい、それら寄生トランジスタの動作によりダイオードの動作が阻害されてしまう。
【００８４】
このような事情から、第５半導体素子および第６半導体素子のうち、いずれか一方または双方として、ＭＯＳＦＥＴを用いた構成を採用することが考えられる。ダイオードに代えてＭＯＳＦＥＴを用いる構成は、上記した特殊なプロセスを追加してダイオードを作成する構成に対し、ダイオードに比べてＭＯＳＦＥＴのサイズが大きいために全体のサイズが大きくなるものの、プロセスを追加しない分だけコストが低減できるというメリットがある。
【００８５】
図１６〜図１９は、ダイオードを用いることなく構成される駆動回路の具体的構成の一例を示している。なお、図１６〜図１９の駆動回路は、特に集積化（ＩＣ化）することを念頭に設計されている。そのため、図１６〜図１９では、駆動回路を構成するＭＯＳＦＥＴについては、ボディダイオード（寄生ダイオード）の図示を省略している。
【００８６】
図１６に示す駆動回路８１は、第５の実施形態の駆動回路４１に対し、スタートアップ回路２２のスイッチＳｓが省かれている点、第２半導体素子３のダイオードＤ１が省かれている点、ダイオードＤ２に代えてスイッチＳ６を備えている点などが異なる。この場合、抵抗Ｒｓは、駆動用電源２の高電位側出力端子およびノードＮ１の間に接続されている。スイッチＳ２のドレインは、スイッチＳ４のドレインに接続されている。スイッチＳ６（半導体スイッチに相当）は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳ６のソースは、スイッチＳ４のソースに接続されている。スイッチＳ６のドレインは、駆動用電源２の低電位側出力端子に接続されている。
【００８７】
なお、図１６では、ゲートドライバ４２の図示を省略しているが、スイッチＳ１〜Ｓ４は、図１０の構成と同様にゲートドライバ４２から出力される共通のゲート信号Ｓｇａにより開閉される。スイッチＳ６のゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｅが与えられる。すなわち、スイッチＳ６は、ゲート信号Ｓｇｅにより開閉される。スイッチＳ６は、スイッチＳ１およびＳ２と同期してオン／オフされる。従って、スイッチＳ６は、期間Ａではオンされ（閉じられ）、期間Ｂではオフされる（開かれる）。
【００８８】
上記構成によれば、スイッチＳ６は、ダイオードＤ２と同様に機能する。すなわち、期間Ａにおいて、Ｓ６が閉じられることにより、コンデンサＣ１は、スイッチＳ１およびＳ６を介して駆動用電源２に並列接続される。そのため、期間Ａにおいて、コンデンサＣ１は電圧Ｖｃｃにまで充電される。また、期間Ｂにおいて、スイッチＳ６が開かれることにより、コンデンサＣ１の電荷が「正極側→オンされたスイッチＳ３→負極側」という経路で放電されることが防止される。なお、駆動回路８１に対し、図１１に示した遅延回路４３、４４（または同等の機能を持つ遅延回路）を追加してもよい。
【００８９】
図１７に示す駆動回路８２は、第６の実施形態の駆動回路５１に対し、第２半導体素子３のダイオードＤ１が省かれている点、ダイオードＤ２に代えてスイッチＳ６を備えている点などが異なる。この場合、スイッチＳ２のドレインは、スイッチＳ４のドレインに接続されている。スイッチＳ６は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳ６のソースは、スイッチＳ４のソースに接続されている。スイッチＳ６のドレインは、駆動用電源１２の高電位側出力端子に接続されている。
【００９０】
なお、図１７では、ゲートドライバ５２の図示を省略しているが、スイッチＳ１〜Ｓ４は、図１２の構成と同様にゲートドライバ５２から出力される共通のゲート信号Ｓｇｃにより開閉される。スイッチＳ６のゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｆが与えられる。すなわち、スイッチＳ６は、ゲート信号Ｓｇｆにより開閉される。スイッチＳ６は、スイッチＳ１またはスイッチＳｓがオンのときにオンされ、それ以外のときはオフされる。従って、スイッチＳ６は、期間Ａではオンされ（閉じられ）、期間Ｂではオフされる（開かれる）。
【００９１】
上記構成によれば、図１６に示した駆動回路８１と同様に、スイッチＳ６は、ダイオードＤ２と同様に機能する。なお、駆動回路８２に対し、図１３に示した遅延回路５３、５４（または同等の機能を持つ遅延回路）を追加してもよい。
【００９２】
図１８に示す駆動回路８３は、第７の実施形態の駆動回路６１に対し、スタートアップ回路２２が追加されている点、第２半導体素子３（＝ダイオードＤ１）が省かれている点、ダイオードＤ２に代えてスイッチＳ６を備えている点、ダイオードＤ３に代えてスイッチＳ５を備えている点、抵抗Ｒ２が省かれているなどが異なる。
【００９３】
上記変更点のうち、ダイオードＤ１を省いた理由は、以下のとおりである。すなわち、期間Ｂ（第２状態）への移行（スイッチＳ３、Ｓ４の切り替え）が十分に高速に行われる場合には、過渡的にスイッチＳ３を介して半導体素子Ｍ１の制御端子（ゲート）から電流開閉端子（ソース）に流れる電荷量が十分に小さいとみなすことができる。上記電荷量が十分に小さいのであれば、ダイオードＤ１による整流作用が無くても、つまりダイオードＤ１を省略したとしても、制御端子の電圧が０Ｖに引き込まれるという負の効果が小さくなる。従って、このような作用（負の効果を小さくするという作用）が得られる程度の速度でもって第２状態への移行を行うことができる構成であれば、ダイオードＤ１を省略しても構わない。
【００９４】
図１８の構成では、上述した作用が得られる程度の速度でもって期間Ｂへの移行を行うことを前提として構成されているため、ダイオードＤ１を省略している。なお、上記各実施形態についても、上述した作用が得られる程度の速度でもって期間Ｂへの移行を行うことを前提とした構成であれば、ダイオードＤ１を省略することができる。
【００９５】
この場合、スタートアップ回路２２は、駆動用電源２の高電位側出力端子およびノードＮ１の間に接続された抵抗Ｒｓにより構成されている。スイッチＳ４のドレインは、ノードＮ１に接続されている。スイッチＳ６は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳ６のソースは、スイッチＳ４のソースに接続されている。スイッチＳ６のドレインは、駆動用電源２の低電位側出力端子に接続されている。スイッチＳ５（半導体スイッチに相当）は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳ５のソースは、コンデンサＣ１の一方の端子に接続されている。スイッチＳ５のドレインは、ノードＮ１に接続されている。
【００９６】
なお、図１８では、ゲートドライバ４２の図示を省略しているが、スイッチＳ１、Ｓ３、Ｓ４は、図１４の構成と同様にゲートドライバ４２から出力される共通のゲート信号Ｓｇａにより開閉される。スイッチＳ５のゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｇが与えられる。すなわち、スイッチＳ５は、ゲート信号Ｓｇｇにより開閉される。また、スイッチＳ６のゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｅが与えられる。すなわち、スイッチＳ６は、ゲート信号Ｓｇｅにより開閉される。スイッチＳ５およびＳ６は、スイッチＳ１と同期してオン／オフされる。従って、スイッチＳ５およびＳ６は、期間Ａではオンされ（閉じられ）、期間Ｂではオフされる（開かれる）。
【００９７】
上記構成によれば、スイッチＳ６がダイオードＤ２と同様に機能するとともに、スイッチＳ５がダイオードＤ３と同様に機能する。すなわち、期間Ａにおいて、Ｓ５およびＳ６が閉じられることにより、コンデンサＣ１は、スイッチＳ１、Ｓ５およびＳ６を介して駆動用電源２に並列接続される。そのため、期間Ａにおいて、コンデンサＣ１は電圧Ｖｃｃにまで充電される。
【００９８】
また、期間Ｂにおいて、スイッチＳ５が開かれることにより、コンデンサＣ１の電荷が「正極側→オンされたスイッチＳ４→負極側」という経路で放電されることが防止される。さらに、期間Ｂにおいて、スイッチＳ６が開かれることにより、コンデンサＣ１の電荷が「正極側→オンされたスイッチＳ３→負極側」という経路で放電されることが防止される。なお、駆動回路８３に対し、図１１に示した遅延回路４４（または同等の機能を持つ遅延回路）を追加してもよい。
【００９９】
図１９に示す駆動回路８４は、第８の実施形態の駆動回路７１に対し、スタートアップ回路２２が追加されている点、第２半導体素子３（＝ダイオードＤ１）が省かれている点、ダイオードＤ２に代えてスイッチＳ６を備えている点、ダイオードＤ３に代えてスイッチＳ５を備えている点、抵抗Ｒ２が省かれているなどが異なる。なお、ダイオードＤ１は、図１８に示した駆動回路８３の場合と同様の理由により省略している。この場合、スタートアップ回路２２は、駆動用電源２の低電位側出力端子およびノードＮ１の間に接続された抵抗Ｒｓにより構成されている。
【０１００】
スイッチＳ４のドレインは、ノードＮ１に接続されている。スイッチＳ６は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳ６のソースは、スイッチＳ４のソースに接続されている。スイッチＳ６のドレインは、駆動用電源２の高電位側出力端子に接続されている。スイッチＳ５は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳ５のソースは、コンデンサＣ１の一方の端子に接続されている。スイッチＳ５のドレインは、ノードＮ１に接続されている。
【０１０１】
なお、図１９では、ゲートドライバ５２の図示を省略しているが、スイッチＳ１、Ｓ３、Ｓ４は、図１５の構成と同様にゲートドライバ５２から出力される共通のゲート信号Ｓｇｃにより開閉される。スイッチＳ５のゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｈが与えられる。すなわち、スイッチＳ５は、ゲート信号Ｓｇｈにより開閉される。また、スイッチＳ６のゲートには、図示しない制御回路から与えられる制御信号に基づくゲート信号Ｓｇｆが与えられる。すなわち、スイッチＳ６は、ゲート信号Ｓｇｆにより開閉される。スイッチＳ５およびＳ６は、スイッチＳ１と同期してオン／オフされる。従って、スイッチＳ５およびＳ６は、期間Ａではオンされ（閉じられ）、期間Ｂではオフされる（開かれる）。
【０１０２】
上記構成によれば、スイッチＳ６がダイオードＤ２と同様に機能するとともに、スイッチＳ５がダイオードＤ３と同様に機能する。なお、駆動回路８４に対し、図１３に示した遅延回路５４（または同等の機能を持つ遅延回路）を追加してもよい。
【０１０３】
以上説明したように、第５半導体素子および第６半導体素子の一方または双方としてＭＯＳＦＥＴを採用した本実施形態の構成によっても、上述した各実施形態による主たる効果を得ることができる。さらに、本実施形態の構成によれば、ダイオードを使用していないため、特殊なプロセスを追加する必要がなく、そのようなプロセスを追加しない分だけコスト低減が図れるという効果が得られる。
【０１０４】
なお、前述したように、一方の端子が安定した電位に接続されたダイオード（Ｄ２）は、通常のＣＭＯＳプロセスであっても、集積回路上においてサブストレートを利用して比較的問題無く作成することが可能である。そのため、第５半導体素子としてＭＯＳＦＥＴを採用するとともに、第６半導体素子としてダイオードを採用する構成であれば、プロセスを追加しない分だけコスト低減が図れる効果と、第６半導体素子としてダイオードを採用した分だけ回路面積が低減される効果との両方が得られる。
【０１０５】
図１８の駆動回路８３では第５半導体素子としてＰチャネル型ＭＯＳＦＥＴを用い、図１９の駆動回路８４では第５半導体素子としてＮチャネル型ＭＯＳＦＥＴを用いた。しかし、第５半導体素子としてＭＯＳＦＥＴを用いる場合、そのＭＯＳＦＥＴの形式（Ｐチャネル型またはＮチャネル型）は図１８および図１９に示したものに限らずともよい。例えば、寄生ダイオードの極性を変えないように配慮する場合であれば、図１８の駆動回路８３においてＮチャネル型ＭＯＳＦＥＴを用いて第５半導体素子を構成してもよく、また、図１９の駆動回路８４においてＰチャネル型ＭＯＳＦＥＴを用いて第５半導体素子を構成してもよい。
【０１０６】
また、第６半導体素子としてＭＯＳＦＥＴを用いる場合についても、第５半導体素子の場合と同様に、そのＭＯＳＦＥＴの形式は図１６〜図１９などに示したものに限らずともよい。例えば、適切な信号電位を信号Ｓｇｅ、Ｓｇｆに与えることができるのであれば、図１８の駆動回路８３においてＰチャネル型ＭＯＳＦＥＴを用いて第６半導体素子を構成してもよく、また、図１９の駆動回路８４においてＮチャネル型ＭＯＳＦＥＴを用いて第６半導体素子を構成してもよい。さらに、上記構成において、スイッチＳ５およびＳ６は、ＭＯＳＦＥＴに限らずともよく、一方向の電流を開閉する機能を有する半導体スイッチであれば適宜変更することができる。
【０１０７】
（第１０の実施形態）
以下、本発明の第１０の実施形態について図２０および図２１を参照して説明する。
図２０に示すように、本実施形態の駆動回路９１は、第７の実施形態の駆動回路６１に対し、スタートアップ回路９２が追加されている点、第２半導体素子３（＝ダイオードＤ１）が省かれている点、抵抗Ｒ２が省かれている点などが異なる。なお、ダイオードＤ１は、図１８に示した駆動回路８３の場合と同様の理由により省略している。この場合、スタートアップ回路９２は、駆動用電源２の高電位側出力端子およびスイッチＳ３のドレイン（コンデンサＣ１の一方の端子）の間に接続された抵抗Ｒ９１と、スイッチＳ３の駆動を制御する駆動制御回路９３により構成されている。ダイオードＤ３のカソードは、コンデンサＣ１の一方の端子に接続されている。スイッチＳ４のドレインは、ノードＮ１に接続されている。
【０１０８】
駆動制御回路９３は、ＡＮＤ回路９４、コンデンサＣ９１、抵抗Ｒ９２およびダイオードＤ９１を備えている。ゲートドライバ４２の出力端子および駆動用電源２の低電位側出力端子の間には、コンデンサＣ９１および抵抗Ｒ９２の直列回路が接続されている。抵抗Ｒ９２の両端子間には、駆動用電源２の低電位側出力端子側をアノードとして、ダイオードＤ９１が接続されている。コンデンサＣ９１の各端子の電圧は、ＡＮＤ回路９４に入力されている。ＡＮＤ回路９４の出力信号は、スイッチＳ３のゲートに与えられる。すなわち、スイッチＳ３は、ＡＮＤ回路９４の出力信号により開閉される。
【０１０９】
図２１は、上記構成における状態遷移図である。状態Ａは、半導体素子Ｍ１のゲートに正の電圧が印加されて半導体素子Ｍ１がオンされる状態である。状態Ｂは、半導体素子Ｍ１のゲートに負の電圧が印加されて半導体素子Ｍ１がオフされる状態である。状態Ｃは、半導体素子Ｍ１のゲートに零電圧が印加されるとともに、抵抗Ｒ９１を通じてコンデンサＣ１が充電されるスタートアップ動作が行われる休止状態である。
【０１１０】
状態Ａでは、ゲート信号ＳｇａがＬレベルとなり（Ｈ→Ｌ）、スイッチＳ１がオンされるとともに、スイッチＳ４がオフされる。これにより、半導体素子Ｍ１のゲートに正の電圧（Ｖｃｃ）が印加され、オン状態となる。また、このとき、ＡＮＤ回路９４の出力がＬレベルになるため、スイッチＳ３がオフされる。さらに、このとき、ダイオードＤ９１を通じてコンデンサＣ９１が放電される（コンデンサＣ９１の端子間電圧＝０Ｖ）。
【０１１１】
その後の状態Ｂでは、ゲート信号ＳｇａがＨレベルとなり（Ｌ→Ｈ）、スイッチＳ１がオフされるとともに、スイッチＳ４がオンされる。また、このとき、コンデンサＣ９１の端子間電圧が０Ｖであるため、コンデンサＣ９１の両端子の電圧はいずれもゲート信号Ｓｇａと同じレベル（Ｈレベル）となる。これにより、ＡＮＤ回路９４の出力がＨレベルになるため、スイッチＳ３がオンされる。これにより、半導体素子Ｍ１のゲートに負の電圧（−Ｖｃｃ）が印加され、オフ状態となる。
【０１１２】
さらに、このとき、コンデンサＣ９１は、抵抗Ｒ９２を通じて充電される。コンデンサＣ９１は、充電が進むのに従い、その端子間電圧が上昇するため、その一方の端子電圧（ゲートドライバ４２の出力端子側）と他方の端子電圧（抵抗Ｒ９２側）との差が大きくなる。そして、他方の端子電圧がＡＮＤ回路９４においてＬレベル入力であると判断される電圧まで低下すると、ＡＮＤ回路９４の出力がＬレベルになり、スイッチＳ３がオフする。つまり、状態Ｂから状態Ｃに移行する。
【０１１３】
スイッチＳ３がオンしてからオフに至るまでの時間は、図２１の状態遷移図における一定時間に相当し、コンデンサＣ９１の静電容量値および抵抗Ｒ９２の抵抗値から定まる時定数により設定される。上記一定時間が、図２に示した期間Ｂに収まるような比較的短い時間に設定された場合、スイッチＳ３は、毎周期、期間Ｂにおいて「オン」→「オフ」という動作を繰り返す。つまり、毎周期、期間Ｂの前半では第２状態（ゲートに負の電圧を印加する状態）となり、同期間の後半では第３状態（ゲートに零電圧を印加するとともにスタートアップ動作が行われる状態）となる。この場合、スタートアップ動作は、半導体素子Ｍ１をオフ駆動する期間のうち一部の期間に実行されることになる。このようにすれば、第３の実施形態でも説明したように、定常時、半導体素子Ｍ１をオン駆動する期間が開始される際におけるコンデンサＣ１に対する充電電流が抑制され、半導体素子Ｍ１のオン速度の低下が抑えられる。
【０１１４】
これに対し、上記一定時間が、図２に示した期間Ｂに収まらないような比較的長い時間に設定された場合、通常の期間Ｂにおいては状態Ｂから状態Ｃへの遷移は行われない。つまり、スタートアップ動作は実行されない。ただし、駆動回路９１が間欠動作を行う場合など、期間Ｂが長時間継続される場合には、状態Ｂから状態Ｃへ遷移し、スタートアップ動作が実行される。このようにすれば、間欠動作から復帰する際に最初に半導体素子Ｍ１がターンオンされる際のオン速度の低下が抑えられる。
【０１１５】
（第１１の実施形態）
以下、本発明の第１１の実施形態について図２２〜図２７を参照して説明する。
上記各実施形態では、蓄電手段としてコンデンサＣ１を採用したが、蓄電手段は、蓄電機能を有する素子または回路であれば適宜変更することができる。例えば、コンデンサＣ１に代えて蓄電池（バッテリ）を用いてもよい。また、単一のコンデンサＣ１に代えて、例えば図２２に示すような蓄電機能を有する回路を用いてもよい。
【０１１６】
図２２に示すコンデンサ回路１０１（蓄電手段に相当）は、２つのコンデンサＣ１０１、Ｃ１０２および３つのスイッチＳ１０１〜Ｓ１０３（接続形態切替手段に相当）により構成されている。スイッチＳ１０１は、コンデンサＣ１０１およびＣ１０２の各一方の端子間を開閉可能に設けられている。スイッチＳ１０２は、コンデンサＣ１０１およびＣ１０２の各他方の端子間を開閉可能に設けられている。スイッチＳ１０３は、コンデンサＣ１０１の他方の端子およびコンデンサＣ１０２の一方の端子の間を開閉可能に設けられている。各スイッチＳ１０１〜Ｓ１０３は、図示しない制御回路から与えられる制御信号によりオン／オフされる。上記各実施形態の構成におけるコンデンサＣ１をコンデンサ回路１０１に置き換える場合、コンデンサＣ１０１の一方の端子がコンデンサＣ１の一方の端子に相当し、コンデンサＣ１０２の他方の端子がコンデンサＣ１の他方の端子に相当する。
【０１１７】
このような構成のコンデンサ回路１０１を用いれば、コンデンサＣ１を用いた場合では実現できない次のような機能を実現することができる。なお、以下では、駆動用電源が正電源である場合を例に説明するが、負電源である場合も同様の機能を実現可能である。すなわち、半導体素子Ｍ１をオン駆動する際（第１状態、期間Ａ）、スイッチＳ１０１およびＳ１０２をオンするとともにスイッチＳ１０３をオフする。これにより、コンデンサＣ１０１およびＣ１０２は、互いに並列接続された並列接続形態となる。従って、第１状態において、並列接続形態のコンデンサ回路１０１に対する充電が行われ、コンデンサＣ１０１およびＣ１０２は、いずれも電源電圧Ｖｃｃにまで充電される。
【０１１８】
そして、半導体素子Ｍ１をオフ駆動する際（第２状態、期間Ｂ）、スイッチＳ１０１およびＳ１０２をオフするとともにスイッチＳ１０３をオンする。これにより、コンデンサＣ１０１およびＣ１０２は、互いに直列接続された直列接続形態となる。従って、第２状態において、直列接続形態のコンデンサ回路１０１に対する放電が行われ、コンデンサＣ１０１およびＣ１０２の合計電圧、つまり電源電圧Ｖｃｃの２倍の負の電圧（−２・Ｖｃｃ）が半導体素子Ｍ１のゲートに印加される。
【０１１９】
このようにすれば、駆動用電源の電源電圧の２倍の負電圧を出力する駆動回路を構成することができる。また、半導体素子Ｍ１をオン駆動する際（第１状態、期間Ａ）と、半導体素子Ｍ１をオフ駆動する際（第２状態、期間Ｂ）とにおける各スイッチＳ１０１〜Ｓ１０３の開閉状態を、上記したパターンと逆にすれば、第２状態において、駆動用電源の電源電圧の１／２倍の負電圧を出力する駆動回路を構成することができる。
【０１２０】
図２２に示したコンデンサ回路１０１は、２つのコンデンサＣ１０１およびＣ１０２を備え、それら２つのコンデンサＣ１０１およびＣ１０２の接続形態を直列および並列に切り替える（変換する）構成であった。このような構成に対し、コンデンサの直並列変換の段数を増やすことも可能である。例えば、図２３に示すコンデンサ回路１０２（蓄電手段に相当）のように、３つのコンデンサＣ１０１〜Ｃ１０３と、６つのスイッチＳ１０１〜Ｓ１０６（接続形態切替手段に相当）を備えた構成を採用することができる。このような構成のコンデンサ回路１０２によれば、コンデンサ回路１０１と同様の原理に基づく動作を行うことで、駆動用電源の３倍の負電圧を出力する駆動回路および駆動用電源の１／３倍の負電圧を出力する駆動回路を構成することができる。
【０１２１】
図２４および図２５は、図２２に示したコンデンサ回路１０１の具体的構成の一例を示している。図２４に示すコンデンサ回路１０３は、スイッチＳ１０１としてＰチャネル型のＭＯＳＦＥＴを採用するとともに、スイッチＳ１０２およびＳ１０３としてＮチャネル型のＭＯＳＦＥＴを採用している。従って、コンデンサ回路１０３は、ＣＭＯＳプロセスにより集積化する際に好適である。図２５に示すコンデンサ回路１０４は、スイッチＳ１０１〜Ｓ１０３としてダイオードを採用している。従って、コンデンサ回路１０４は、バイポーラプロセスにより集積化する際に好適である。なお、コンデンサ回路１０４は、スイッチＳ１０１〜Ｓ１０４としてダイオードを用いているため、駆動用電源の１／２倍の負電圧を出力する駆動回路を構成する場合にだけ採用可能である。ただし、コンデンサ回路１０４は、図２４に示したコンデンサ回路１０３に対し、ＭＯＳＦＥＴに代えてダイオードを用いている分だけ、回路面積が低減されるという効果が得られる。
【０１２２】
図２６は、図２３に示したコンデンサ回路１０２の具体的構成の一例を示している。図２６に示すコンデンサ回路１０５は、スイッチＳ１０１〜Ｓ１０６としてダイオードを採用している。従って、コンデンサ回路１０５は、バイポーラプロセスにより集積化する際に好適である。なお、コンデンサ回路１０５は、図２５に示したコンデンサ回路１０４と同様の理由から、駆動用電源の１／３倍の負電圧を出力する駆動回路を構成する場合にだけ採用可能である。
【０１２３】
図２７は、蓄電手段として図２４に示したコンデンサ回路１０３を用いた駆動回路の一構成例を示している。図２７に示す駆動回路１０６は、第５の実施形態の駆動回路４１に対し、コンデンサＣ１に代えてコンデンサ回路１０３を備えている点、スタートアップ回路２２が省かれている点、ダイオードＤ３が追加されている点、第２半導体素子３が省かれている点などが異なる。
【０１２４】
以上説明したように、蓄電手段として、複数のコンデンサの直並列接続を切り替えるコンデンサ回路を採用した本実施形態によれば、次のような効果が得られる。すなわち、駆動用電源のｎ倍（ｎは、コンデンサ回路の直並列変換の段数）や１／ｎ倍の負電圧を出力する駆動回路を構成することができる。駆動用電源のｎ倍の負電圧を出力する駆動回路を構成すれば、半導体素子Ｍ１をオフ駆動する際におけるノイズ耐量が増すという効果が得られる。つまり、スイッチングノイズが大きい場合や、高速にスイッチングされる場合であっても、オフ駆動時における誤動作（誤オン）の発生を抑えることができる。
【０１２５】
一方、駆動用電源の１／ｎ倍の負電圧を出力する駆動回路を構成すれば、半導体素子Ｍ１のゲートの劣化を抑制することができる。つまり、駆動対象となる半導体素子Ｍ１の特性によっては、ゲートに大きい負電圧を印加すると素子（ゲート酸化膜など）が劣化するおそれがある。このような場合、駆動用電源の１／ｎ倍の負電圧を出力する構成であれば、オン駆動するための正電圧を確保しつつ、負電圧を小さく抑えて素子の劣化を防止することができる。
【０１２６】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
スイッチＳ１およびＳ２のオンの順序や、スイッチＳ３およびＳ４のオンの順序は、半導体素子Ｍ１の立ち上がり・立ち下がりの遅延を許容できる限りにおいて前述のものでなくても構わない。例えば、スイッチＳ１〜Ｓ４の開閉制御は、図２に示すものに限らず、次のように変更してもよい。すなわち、スイッチＳ１およびＳ２のオン期間の開始時点をずらす制御を行わなくてもよい。つまり、スイッチＳ１およびＳ２のオン期間が完全に一致するようにしてもよい。また、スイッチＳ３およびＳ４のオン期間の開始時点をずらす制御を行わなくてもよい。つまり、スイッチＳ３およびＳ４のオン期間が完全に一致するようにしてもよい。あるいは、スイッチＳ１のオン期間の開始時点よりもスイッチＳ２のオン開始時点を先行させてもよい。また、スイッチＳ３のオン期間の開始時点よりもスイッチＳ４のオン開始時点を先行させてもよい。
【０１２７】
例えば、図３、図１０〜図１３、図１６、図１７などに示したダイオードＤ３が省略された構成において、コンデンサＣ１の一方の端子とノードＮ１との間に、コンデンサＣ１の充電電流を制限する抵抗を設けても構わない。
【０１２８】
ゲート抵抗である抵抗Ｒ１は省略することができる。また、ターンオン用のゲート抵抗と、ターンオフ用のゲート抵抗とを別々に設ける構成であってもよい。すなわち、図２８に示す駆動回路１ｃのように、抵抗Ｒ１に代えて２つの抵抗Ｒ１ａ、Ｒ１ｂを備える構成であってもよい。この場合、ダイオードＤ１のカソードは、ターンオン用のゲート抵抗である抵抗Ｒ１ａを介して半導体素子Ｍ１のゲートに接続される。また、スイッチＳ４の一方の端子は、ターンオフ用のゲート抵抗である抵抗Ｒ１ｂを介して半導体素子Ｍ１のゲートに接続される。なお、負の駆動用電源１２を用いる場合にも同様の変形が可能である。ただし、その場合、ターンオンおよびターンオフの関係が逆になる。
【０１２９】
図２９は、２つのゲート抵抗を設ける具体的な構成の一例を示している。図２９に示す駆動回路４１ｂは、図１０に示した駆動回路４１に対し、ターンオン用のゲート抵抗Ｒ１ａとターンオフ用のゲート抵抗Ｒ１ｂとを別々に設けるように変更したものである。この場合、ダイオードＤ１のカソードは、抵抗Ｒ１ａを介して半導体素子Ｍ１のゲートに接続される。また、スイッチＳ４のドレインは、抵抗Ｒ１ｂを介して半導体素子Ｍ１のゲートに接続される。
【０１３０】
本発明の駆動回路は、ＧａＮ−ＨＥＭＴによるパワーＭＯＳＦＥＴに限らず、ＩＧＢＴやＳｉ−ＭＯＳＦＥＴなどの他の電圧駆動型の半導体素子、ＢＪＴ、ＧＴＯ（Gate Turn-Off thyristor）などの電流駆動型の半導体素子など様々なパワー半導体素子を駆動する用途に適用することができる。ＢＪＴまたはＩＧＢＴを駆動する場合、そのベースまたはゲートが制御端子に相当するとともに、そのエミッタが一方の電流開閉端子に相当する。また、ＧＴＯを駆動する場合、そのゲートが制御端子に相当するとともに、そのカソードが一方の電流開閉端子に相当する。
【０１３１】
ＧＴＯを駆動する場合、半導体素子Ｍ１がオンした後にあっては、継続的にゲートに正の電圧（Ｖｃｃ）を印加して順方向の電流を流す必要はない。また、半導体素子Ｍ１がオフした後にあっては、継続的にゲートに負の電圧（−Ｖｃｃ）を印加して逆方向の電流を流す必要はない。そのため、期間Ａにおいて、比較的短い時間だけ第１状態（スイッチＳ１、Ｓ２：オン、スイッチＳ３、Ｓ４：オフ）とした後は、半導体素子Ｍ１のゲートに零電圧（０Ｖ）を与えるように各スイッチＳ１〜Ｓ４を切り替えてもよい。また、期間Ｂにおいて、比較的短い時間だけ第２状態（スイッチＳ１、Ｓ２：オフ、スイッチＳ３、Ｓ４：オン）とした後も、半導体素子Ｍ１のゲートに零電圧を与えるように各スイッチＳ１〜Ｓ４を切り替えてもよい。このようにすれば、半導体素子Ｍ１をオンさせた後、またはオフさせた後の駆動回路による電力消費を低減することができる。
【０１３２】
スイッチＳ２を有する構成の場合、そのスイッチＳ２およびスイッチＳ３が開かれる（オフされる）とともに、スイッチＳ４が閉じられる（オンされる）ことにより、半導体素子Ｍ１のゲートに零電圧を与えることができる。この場合、スイッチＳ１は、閉じられて（オンされて）いてもよいし、開かれて（オフされて）いてもよい。あるいは、スイッチＳ１およびスイッチＳ３が開かれる（オフされる）とともに、第５半導体素子が半導体スイッチ（Ｓ５）を備えた構成である場合、その半導体スイッチ（Ｓ５）が開かれた（オフされた）上でスイッチＳ４が閉じられる（オンされる）ことにより、半導体素子Ｍ１のゲートに零電圧を与えることができる。そして、このように各スイッチＳ１〜Ｓ４が切り替えられた状態が、第３状態に相当する。ただし、第６半導体素子が半導体スイッチ（Ｓ６）を備えた構成である場合、その半導体スイッチ（Ｓ６）は、第３状態において閉じられる（オンされる）。
【０１３３】
また、スイッチＳ２およびＳ３が閉じられる（オンされる）とともに、スイッチＳ１およびＳ４が開かれる（オフされる）ことにより、半導体素子Ｍ１のゲートに零電圧を与えることができる。そして、このように各スイッチＳ１〜Ｓ４が切り替えられた状態が、第４状態に相当する。ただし、第５半導体素子が半導体スイッチ（Ｓ５）を備えた構成である場合、その半導体スイッチ（Ｓ５）は、第３状態において閉じられる（オンされる）。また、第６半導体素子が半導体スイッチ（Ｓ６）を備えた構成である場合、その半導体スイッチ（Ｓ６）は、第４状態において開かれる（オフされる）。
【０１３４】
第５の実施形態の構成からスタートアップ回路２２を省いてもよいし、第７の実施形態の構成にスタートアップ回路２２を追加してもよい。また、第６の実施形態の構成からスタートアップ回路２２を省いてもよいし、第８の実施形態の構成にスタートアップ回路２２を追加してもよい。
【０１３５】
第３の実施形態において述べたように、半導体素子Ｍ１がターンオフされた直後には、スイッチングノイズによる誤動作を防止するため、半導体素子Ｍ１のゲートに負の電圧を印加する必要がある。しかし、スイッチングノイズの発生が収まった後には、必ずしもゲートに負の電圧を印加する必要はない。従って、半導体素子Ｍ１のゲートに負の電圧を印加するように各スイッチの開閉を切り替える状態（第２状態）は、少なくとも、半導体素子Ｍ１のゲートに正の電圧を印加するように各スイッチの開閉を切り替える状態（第１状態）の後に隣接する期間に設けられていればよい。この場合、半導体素子Ｍ１のゲートに電圧を印加する１周期のうち、残りの期間は、半導体素子Ｍ１のゲートに零電圧を印加するように各スイッチの開閉を切り替える状態（第３状態または第４状態）とすればよい。また、上記残りの期間にスタートアップ動作を行ってもよい。
【０１３６】
また、駆動対象となる半導体素子Ｍ１が同期整流型チョッパに用いられるスイッチである場合、第２状態は、第１状態の前に隣接する期間にも設けられていてもよい。以下、その理由について説明する。図３０は、同期整流型チョッパの一構成例を示している。図３０に示すように、同期整流型チョッパ１１１（電力変換回路に相当）は、直流電源１１２の出力端子間に互いに直列接続されたハイサイド側のスイッチＳＨおよびロウサイド側のスイッチＳＬを備えている。スイッチＳＨおよびＳＬの相互接続ノードＮ１１１と直流電源１１２の低電位側出力端子との間には、インダクタＬ１１１およびコンデンサＣ１１１の直列回路が接続されている。このような構成において、スイッチＳＨおよびＳＬのうち、少なくとも一方は、上記各実施形態の駆動回路により駆動される。
【０１３７】
図３１のタイミングチャートに示すように、同期整流型チョッパ１１１では、上下のスイッチＳＨおよびＳＬが交互に駆動される。ただし、各スイッチＳＨおよびＳＬの双方がオンとなる短絡状態の発生を防止するため、短いデッドタイムが設けられる（時刻ｔａ〜ｔｂの期間および時刻ｔｅ〜ｔｆの期間）。従って、一方のスイッチがターンオンする直前において、他方のスイッチがターンオフすることになる。そのため、他方のスイッチによるスイッチングノイズが重畳して誤動作する可能性がある。そこで、上述したように、第２状態を、第１状態の後に隣接する期間に加え、第１状態の前に隣接する期間に設ければ、このようなスイッチングノイズによる誤動作の発生を好適に抑制することができる。なお、この場合も、半導体素子Ｍ１のゲートに電圧を印加する１周期のうち、残りの期間は、半導体素子Ｍ１のゲートに零電圧を印加するように各スイッチの開閉を切り替える状態（第３状態または第４状態）とすればよい。また、上記残りの期間にスタートアップ動作を行ってもよい。
【０１３８】
また、上記各実施形態において、第１〜第６半導体素子のうち、任意の素子について、寄生ボディダイオードの極性を変えないように配慮した上で、Ｐチャネル型、Ｎチャネル型の形式を入れ替えて構成してもよい。ただし、その場合、入れ替えた素子のゲートには、適切な電位に調整された信号を入力する必要がある。
【０１３９】
ダイオードＤ１〜Ｄ３は、ＭＯＳＦＥＴやバイポーラトランジスタのダイオード接続により構成することもできる。例えば、図３２（ａ）に示すように、Ｎチャネル型ＭＯＳＦＥＴのドレイン・ゲート間を短絡接続することにより、そのドレイン・ソース間は、ダイオードのアノード・カソード間と同様に機能する。また、図３２（ｂ）に示すように、ＮＰＮ形バイポーラトランジスタのコレクタ・ベース間を短絡接続することにより、そのコレクタ・エミッタ間は、ダイオードのアノード・カソード間と同様に機能する。また、図３２（ｃ）に示すように、Ｎチャネル型ＭＯＳＦＥＴのゲート・ドレイン間を短絡接続することにより、そのソース・ドレイン間は、ダイオードのアノード・カソード間と同様に機能する。また、図３２（ｄ）に示すように、ＰＮＰ型バイポーラトランジスタのベース・コレクタ間を短絡接続することにより、そのエミッタ・コレクタ間は、ダイオードのアノード・カソード間と同様に機能する。ただし、図３２（ａ）および（ｃ）に示したＭＯＳＦＥＴのダイオード接続による構成では、ウェルを適切な電位に接続し、寄生のボディダイオードが生成されないようにしておく必要がある。
【０１４０】
駆動回路が集積化される場合、ＭＯＳＦＥＴにより構成されるスイッチＳ１〜Ｓ６は、それらの素子が構成されるウェルの電位を浮遊させる（固定電位に接続しない）場合に限り、ボディダイオードが寄生しない。そのような場合、スイッチＳ１〜Ｓ６は、ソースおよびドレインを入れ替えて接続してもよい。
【符号の説明】
【０１４１】
図面中、１、１ａ、１ｂ、１ｃ、１１、２１、３１、４１、４１ａ、４１ｂ、５１、５１ａ、６１、７１、８１〜８４、９１、１０６は駆動回路、２、１２は駆動用電源、３は第２半導体素子、１０１〜１０５はコンデンサ回路（蓄電手段）、Ｃ１はコンデンサ（蓄電手段）、Ｃ１０１〜Ｃ１０３はコンデンサ、Ｄ１はダイオード（整流素子）、Ｄ２はダイオード（第６半導体素子、整流素子）、Ｄ３はダイオード（第５半導体素子、整流素子）、Ｍ１は半導体素子、Ｓ１はスイッチ（第１半導体素子）、Ｓ２はスイッチ（半導体スイッチ）、Ｓ３はスイッチ（第３半導体素子）、Ｓ４はスイッチ（第４半導体素子）、Ｓ５はスイッチ（第５半導体素子、半導体スイッチ）、Ｓ６はスイッチ（第６半導体素子、半導体スイッチ）、Ｓ１０１〜Ｓ１０６はスイッチ（接続形態切替手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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