(57)【特許請求の範囲】
【請求項１】
ソース電極とドレイン電極が短絡された複数のｎＭＯＳトランジスタ、ソース電極とドレイン電極が短絡された複数のｐＭＯＳトランジスタ、及び複数のスイッチを有し、前記複数のｎＭＯＳトランジスタのゲート電極と前記複数のｐＭＯＳトランジスタのゲート電極はそれぞれ対応する前記スイッチを介して接続されるキャパシタと、
前記複数のｎＭＯＳトランジスタのソース電極、基板電極、前記複数のｐＭＯＳトランジスタのソース電極、基板電極のうち少なくともいずれか１つに可変のバイアス電圧を印加する可変電圧源と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載のキャパシタを含む回路部と、
基準キャパシタを含む基準フィルタと、
前記回路部に含まれるキャパシタと電気的特性が等しいキャパシタを含み、前記基準フィルタと電気的に等価な回路構成を有するフィルタと、
前記基準フィルタ及び前記フィルタに基準信号を与える基準信号生成部と、
前記基準フィルタの出力及び前記フィルタの出力が与えられ、比較結果を出力する比較器と、
前記比較結果が与えられ、前記比較結果に基づいてカウンタ値の増減を行うアップダウンカウンタと、
前記カウンタ値が与えられ、前記カウンタ値に基づく電圧を生成し、前記回路部に含まれる前記キャパシタ及び前記フィルタに含まれる前記キャパシタにバイアス電圧として印加する変換器と、
を備えることを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載のキャパシタを有する回路部と、
所定の電圧信号を出力する第１の変換器と、
前記キャパシタに含まれるトランジスタと電気的特性が等しいトランジスタを有し、前記電圧信号が与えられ、前記電圧信号の電圧値及び前記トランジスタの閾値電圧に基づく周波数で発振する発振器と、
前記発振器の発振周波数を検出する周波数カウンタと、
前記検出された発振周波数から前記閾値電圧を算出し、前記閾値電圧に基づいて前記キャパシタへのバイアス電圧を決定する周波数バイアス換算部と、
前記決定されたバイアス電圧を生成し、前記キャパシタに印加する第２の変換器と、
を備えることを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載のキャパシタを有する回路部と、
前記キャパシタに含まれるｐＭＯＳトランジスタと電気的特性が等しいｐＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第１の直流電流源を有し、前記ｐＭＯＳトランジスタの閾値電圧を生成し出力するｐＭＯＳ閾値生成部と、
前記キャパシタに含まれるｎＭＯＳトランジスタと電気的特性が等しいｎＭＯＳトランジスタ及び前記ｎＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第２の直流電流源を有し、前記ｎＭＯＳトランジスタの閾値電圧を生成し出力するｎＭＯＳ閾値生成部と、
前記ｐＭＯＳトランジスタの閾値電圧及び前記ｎＭＯＳトランジスタの閾値電圧に基づいて、前記回路部が有する前記キャパシタへのバイアス電圧を算出して生成し、前記キャパシタに印加する演算部と、
を備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
ＬＳＩ基板上に容量を形成する場合、ＭＩＭ（Metal-Insulator-Metal:金属−絶縁体−金属）容量又はＭＯＳ（Metal-Oxide-Semiconductor:金属−酸化膜−半導体）容量が用いられる。ＭＩＭ容量は正確な容量値を得られるが、単位面積当たりの容量が小さく、スケ―リングの利点を享受しにくい。一方、ＭＯＳ容量は単位面積当たりの容量が大きく、スケ―リングにより単位面積当たりの容量はさらに大きくなると期待され、面積削減に有効である。
【０００３】
ＭＯＳ容量はゲート直下の蓄積、空乏、反転により容量値が大きく変動する。このため、ｎＭＯＳ型容量のゲート電圧が閾値電圧以下となる条件、ｐＭＯＳ型容量のゲート電圧が閾値電圧以上となる条件において容量値が設計値から大きくずれるという問題がある。従って、ＭＯＳ容量を使う場合は、容量変化を抑制するため、基板電極が接地されたｎＭＯＳ型容量と、基板電極が電源電圧に接続されたｐＭＯＳ型容量とを並列に接続していた（例えば非特許文献１参照）。
【０００４】
しかし、上記のような従来のｎＭＯＳ容量、ｐＭＯＳ容量の並列接続では、それぞれの閾値電圧によって合成容量値があるゲート電圧で大きくなったり、又は小さくなったりと一定にならず、正確な容量値を得ることが困難であった。
【非特許文献１】Takamiya and Mizuno, “A 6.7-fF/μm2 Bias-Independent Gate Capacitor (BIGCAP) With Digital CMOS Process and Its Application to the Loop Filter of a Differential PLL”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, MARCH 2005, VOL40, NO.3, pp719-725
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はＭＯＳ容量のゲート電圧依存性を抑制し、容量値を正確に設定することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体集積回路装置は、ソース電極とドレイン電極が短絡されたｎＭＯＳトランジスタ及びソース電極とドレイン電極が短絡され、ゲート電極が前記ｎＭＯＳトランジスタのゲート電極に接続されたｐＭＯＳトランジスタを有するキャパシタと、前記ｎＭＯＳトランジスタのソース電極、基板電極、前記ｐＭＯＳトランジスタのソース電極、基板電極のうち少なくともいずれか１つに可変のバイアス電圧を印加する可変電圧源と、を備えるものである。
【０００７】
また、本発明の一態様による半導体集積回路装置は、ソース電極とドレイン電極が短絡された複数のｎＭＯＳトランジスタ、ソース電極とドレイン電極が短絡された複数のｐＭＯＳトランジスタ、及び複数のスイッチを有し、前記複数のｎＭＯＳトランジスタのゲート電極と前記複数のｐＭＯＳトランジスタのゲート電極はそれぞれ対応する前記スイッチを介して接続されるキャパシタと、前記複数のｎＭＯＳトランジスタのソース電極、基板電極、前記複数のｐＭＯＳトランジスタのソース電極、基板電極のうち少なくともいずれか１つに可変のバイアス電圧を印加する可変電圧源と、を備えるものである。
【０００８】
また、本発明の一態様による半導体集積回路装置は、請求項１又は２に記載のキャパシタを含む回路部と、基準キャパシタを含む基準フィルタと、前記回路部に含まれるキャパシタと電気的特性が等しいキャパシタを含み、前記基準フィルタと電気的に等価な回路構成を有するフィルタと、前記基準フィルタ及び前記フィルタに基準信号を与える基準信号生成部と、前記基準フィルタの出力及び前記フィルタの出力が与えられ、比較結果を出力する比較器と、前記比較結果が与えられ、前記比較結果に基づいてカウンタ値の増減を行うアップダウンカウンタと、前記カウンタ値が与えられ、前記カウンタ値に基づく電圧を生成し、前記回路部に含まれる前記キャパシタ及び前記フィルタに含まれる前記キャパシタにバイアス電圧として印加する変換器と、を備えるものである。
【０００９】
また、本発明の一態様による半導体集積回路装置は、請求項１又は２に記載のキャパシタを有する回路部と、所定の電圧信号を出力する第１の変換器と、前記キャパシタに含まれるトランジスタと電気的特性が等しいトランジスタを有し、前記電圧信号が与えられ、前記電圧信号の電圧値及び前記トランジスタの閾値電圧に基づく周波数で発振する発振器と、前記発振器の発振周波数を検出する周波数カウンタと、前記検出された発振周波数から前記閾値電圧を算出し、前記閾値電圧に基づいて前記キャパシタへのバイアス電圧を決定する周波数バイアス換算部と、前記決定されたバイアス電圧を生成し、前記キャパシタに印加する第２の変換器と、を備えるものである。
【００１０】
また、本発明の一態様による半導体集積回路装置は、請求項１又は２に記載のキャパシタを有する回路部と、前記キャパシタに含まれるｐＭＯＳトランジスタと電気的特性が等しいｐＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第１の直流電流源を有し、前記ｐＭＯＳトランジスタの閾値電圧を生成し出力するｐＭＯＳ閾値生成部と、前記キャパシタに含まれるｎＭＯＳトランジスタと電気的特性が等しいｎＭＯＳトランジスタ及び前記ｎＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第２の直流電流源を有し、前記ｎＭＯＳトランジスタの閾値電圧を生成し出力するｎＭＯＳ閾値生成部と、前記ｐＭＯＳトランジスタの閾値電圧及び前記ｎＭＯＳトランジスタの閾値電圧に基づいて、前記回路部が有する前記キャパシタへのバイアス電圧を算出して生成し、前記キャパシタに印加する演算部と、を備えるものである。
【発明の効果】
【００１１】
本発明によれば、ＭＯＳ容量のゲート電圧依存性を抑制し、容量値を正確に設定することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態による半導体集積回路装置を図面に基づいて説明する。
【００１３】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ｎＭＯＳ容量（ｎ型ＭＯＳ構造の容量）１、ｐＭＯＳ容量（ｐ型ＭＯＳ構造の容量）２、可変電圧源Ｖ１〜Ｖ４を備える。
【００１４】
ｎＭＯＳ容量１のゲート電極とｐＭＯＳ容量２のゲート電極はノードＮで接続される。ｎＭＯＳ容量１のソース電極は可変電圧源Ｖ１を介して接地されている。ｎＭＯＳ容量１の基板電極は可変電圧源Ｖ２を介して接地されている。ｎＭＯＳ容量１のソース電極及びドレイン電極は短絡されている。
【００１５】
ｐＭＯＳ容量２の基板電極は可変電圧源Ｖ３を介して接地されている。ｐＭＯＳ容量２のソース電極は可変電圧源Ｖ４を介して接地されている。ｐＭＯＳ容量２のソース電極及びドレイン電極は短絡されている。
【００１６】
可変電圧源Ｖ１はｎＭＯＳ容量１のソース電極の電圧Ｖｓｎを変化させる。同様に、可変電圧源Ｖ２はｎＭＯＳ容量１の基板電極の電圧Ｖｂｎ、可変電圧源Ｖ３はｐＭＯＳ容量２の基板電極の電圧Ｖｂｐ、可変電圧源Ｖ４はｐＭＯＳ容量２のソース電極の電圧Ｖｓｐを変化させる。
【００１７】
ｎＭＯＳ容量１、ｐＭＯＳ容量２がオンするゲート電位はソース電位に応じて変化するものである。また、ｎＭＯＳ容量１、ｐＭＯＳ容量２の閾値電圧は基板電位により変化するものである。従って、可変電圧源Ｖ１〜Ｖ４を制御することでｎＭＯＳ容量１、ｐＭＯＳ容量２がオンするゲート電位を調整することができる。
【００１８】
例えば、図２（ａ）に示すように、ｎＭＯＳ容量とｐＭＯＳ容量のオーバーラップが不足して合成容量（図中点線）があるゲート電圧で凹みを有する（小さくなる）場合、ｎＭＯＳ容量１がオンするゲート電位Ｖｔｈｎを低くする、又はｐＭＯＳ容量２がオンするゲート電位Ｖｔｈｐを高くするように可変電圧源Ｖ１〜Ｖ４を制御する。例えば可変電圧源Ｖ１、Ｖ４を固定し、可変電圧源Ｖ２、Ｖ３を用いてＶｂｎ、Ｖｂｐを制御し、ｎＭＯＳ容量１、ｐＭＯＳ容量２の閾値電圧を調整する。これにより図２（ｂ）に示すように、合成容量がほぼ一定となり、正確な容量値を得ることができる。
【００１９】
また、図３（ａ）に示すように、ｎＭＯＳ容量とｐＭＯＳ容量のオーバーラップが大きすぎて、合成容量（図中点線）があるゲート電圧で凸部を有する（大きくなる）場合、ｎＭＯＳ容量１がオンするゲート電位Ｖｔｈｎを高くする、又はｐＭＯＳ容量２がオンするゲート電位Ｖｔｈｐを低くするように可変電圧源Ｖ１〜Ｖ４を制御する。例えば可変電圧源Ｖ２、Ｖ３を固定し、可変電圧源Ｖ１、Ｖ４を用いてＶｓｎ、Ｖｓｐを制御し、ｎＭＯＳ容量１、ｐＭＯＳ容量２がオンするゲート電位を調整する。これにより図３（ｂ）に示すように、合成容量がほぼ一定となり、正確な容量値を得ることができる。
【００２０】
このように本実施形態による半導体集積回路装置により、ｎＭＯＳ容量、ｐＭＯＳ容量の基板電極の電圧、ソース電極の電圧を変えて、オンするゲート電位を調整することで、ＭＯＳ容量のゲート電圧依存性を抑制し、正確な合成容量値を得ることができる。
【００２１】
図１に示すように、本実施形態ではｎＭＯＳ容量１、ｐＭＯＳ容量２の基板電極、ソース電極それぞれに可変電圧源Ｖ１〜Ｖ４を接続していたが、少なくともいずれか１つに可変電圧源が接続されていれば良い。可変電圧源Ｖ３、Ｖ４を設けない場合は、ｐＭＯＳ容量２の基板電極、ソース電極には電源電圧を与えるようにする。
【００２２】
また、可変電圧源Ｖ１（Ｖ４）を用いてｎＭＯＳ容量１（ｐＭＯＳ容量２）がオンするゲート電位を粗調し、その後、可変電圧源Ｖ２（Ｖ３）を用いてｎＭＯＳ容量１（ｐＭＯＳ容量２）の閾値電圧を微調整するようにしてもよい。基板電極への電圧印加よりもソース電極への電圧印加の方が、ｎＭＯＳ容量１（ｐＭＯＳ容量２）がオンするゲート電位の変化に対する影響が大きいためである。
【００２３】
（第２の実施形態）図４に本発明の第２の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ｉ個のｎＭＯＳ容量Ｃｎ１〜Ｃｎｉ、ｊ個のｐＭＯＳ容量Ｃｐ１〜Ｃｐｊ、可変電圧源Ｖ１〜Ｖ４、スイッチＳＷを備える。ｉ、ｊは２以上の整数である。
【００２４】
ｎＭＯＳ容量Ｃｎ１〜Ｃｎｉのゲート電極とｐＭＯＳ容量Ｃｐ１〜Ｃｐｊのゲート電極はそれぞれ対応するスイッチＳＷを介してノードＮで接続される。ｎＭＯＳ容量Ｃｎ１〜Ｃｎｉのソース電極は可変電圧源Ｖ１を介して接地されている。ｎＭＯＳ容量Ｃｎ１〜Ｃｎｉの基板電極は可変電圧源Ｖ２を介して接地されている。ｎＭＯＳ容量Ｃｎ１〜Ｃｎｉはそれぞれソース電極及びドレイン電極が短絡されている。
【００２５】
ｐＭＯＳ容量Ｃｐ１〜Ｃｐｊの基板電極は可変電圧源Ｖ３を介して接地されている。ｐＭＯＳ容量Ｃｐ１〜Ｃｐｊのソース電極は可変電圧源Ｖ４を介して接地されている。ｐＭＯＳ容量Ｃｐ１〜Ｃｐｊはそれぞれソース電極及びドレイン電極が短絡されている。
【００２６】
オンするスイッチＳＷの数により合成容量値を離散的に調整することができる。また、上記第１の実施形態と同様に可変電圧源Ｖ１〜Ｖ４を制御し、ｎＭＯＳ容量Ｃｎ１〜Ｃｎｉがオンするゲート電位、ｐＭＯＳ容量Ｃｐ１〜Ｃｐｊがオンするゲート電位を調整することにより、合成容量値をほぼ一定にし、正確な容量値を得ることができる。
【００２７】
このように、本実施形態による半導体集積回路装置により、ＭＯＳ容量のゲート電圧依存性を抑制し、正確な合成容量値を得ることができる。また、合成容量値を離散的に調整することができる。
【００２８】
上記第１の実施形態と同様に可変電圧源はいずれか１つ設けるようにすれば良い。また、ソース電極への印加電圧を調整してＭＯＳ容量がオンするゲート電位を粗調し、その後、基板電極への印加電圧を調整してＭＯＳ容量の閾値電圧を微調整するようにしてもよい。
【００２９】
本実施形態ではスイッチＳＷをそれぞれの容量毎に設けていたが、スイッチＳＷを介さずにノードＮに接続される容量があっても良い。また、スイッチＳＷはすべて同じサイズのスイッチとしても良いし、異なるサイズのスイッチを用いるようにしても良い。
【００３０】
（第３の実施形態）図５（ａ）に本発明の第３の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、図１又は図４に示すような上記第１又は第２の実施形態におけるＭＯＳ容量（ゲート電極が互いに接続されたｎＭＯＳ容量及びｐＭＯＳ容量）と、チューニング回路５０ｂとを備える。上記第１又は第２の実施形態における可変電圧源Ｖ１〜Ｖ４に相当する機能はチューニング回路５０ｂに含まれる。従って、チューニング回路５０ｂからｎＭＯＳ容量、ｐＭＯＳ容量の基板電極、ソース電極のバイアス電圧が出力される。
【００３１】
チューニング回路５０ｂの概略構成を図５（ｂ）に示す。チューニング回路５０ｂは、基準信号源５１、フィルタ５２、基準フィルタ５３、比較器５４、アップダウンカウンタ５５、制御部５６、ＤＡ変換器５７を備える。フィルタ５２には回路５０ａに含まれるＭＯＳ容量とサイズが異なり得るが電気的特性が等しいＭＯＳ容量が用いられている。チューニング回路５０ｂはフィルタ５２に含まれるＭＯＳ容量の最適なバイアス電圧を検出、出力し、回路５０ａに含まれる容量に最適なバイアス電圧を与えるものである。
【００３２】
基準信号源５１の出力Ｖｓはフィルタ５２、基準フィルタ５３に入力される。基準フィルタ５３は基準容量を用いたフィルタであり、フィルタ５２とは容量素子そのもの又はその動作条件が異なり、回路構成は同じ（電気的に等価）である。
【００３３】
フィルタ５２、基準フィルタ５３の出力Ｖｒ１、Ｖｒ２が比較器５４に入力される。比較器５４の出力Ｌｃはアップダウンカウンタ５５に入力される。アップダウンカウンタ５５は４つのカウンタ５５ａ〜５５ｄを有し、それぞれクロック信号ＣＬＫが与えられており、制御部５６から出力される選択信号Ｌｓによりいずれか１つのカウンタの入力がアクティブにされる。
【００３４】
ＤＡ変換器５７はデジタルアナログ変換器であり、４つのＤＡ変換器５７ａ〜５７ｄを有する。ＤＡ変換器５７ａ〜５７ｄはそれぞれ対応するアップダウンカウンタ５５ａ〜５５ｄに接続されており、カウンタ値に応じてバイアス電圧を生成、出力する。
【００３５】
ＤＡ変換器５７ａ、５７ｂ、５７ｃ、５７ｄのそれぞれの出力ＯＵＴｓｎ、ＯＵＴｂｎ、ＯＵＴｂｐ、ＯＵＴｓｐは、フィルタ５２に含まれるＭＯＳ容量及び回路５０ａに含まれるＭＯＳ容量のｎＭＯＳ容量のソース電極、ｎＭＯＳ容量の基板電極、ｐＭＯＳ容量の基板電極、ｐＭＯＳ容量のソース電極にそれぞれバイアス電圧として与えられる。
【００３６】
フィルタ５２の回路構成の例を図６に示す。フィルタは図６（ａ）に示すようなローパスフィルタ、図６（ｂ）に示すようなバンドパスフィルタ、図６（ｃ）に示すような容量分割回路等とすることができる。インダクタはアクティブ素子を用いて等価回路に置き換えてもよい。
【００３７】
フィルタ５２に含まれる容量Ｃは図１又は図４に示すような上記第１又は第２の実施形態におけるＭＯＳ容量と同様の構成である。容量Ｃに含まれるｎＭＯＳ容量、ｐＭＯＳ容量のソース電極、基板電極にはＤＡ変換器５７の出力が与えられる。容量Ｃのゲート電極の直流電位を電圧Ｖｘで制御し、フィルタ５２の出力（比較器５４の入力）の直流電位を電圧Ｖｃｏｍｐで制御する。Ｖｘ及びＶｃｏｍｐは集積回路装置内部又は外部にある電圧源により生成される。
【００３８】
図６（ｄ）、（ｅ）に示すように、Ｖｘ、Ｖｃｏｍｐを用いず、レベルシフト回路６１、６２を用いて、容量Ｃのゲート電極の直流電位をシフトするようにしても良い。
【００３９】
このチューニング回路５０ｂを用いてＭＯＳ容量の最適なバイアス値を検出、出力する方法を説明する。ここではフィルタに容量分割回路を用い、ＰＭＯＳ容量のソース電極のバイアス電圧の調整を例として説明する。
【００４０】
基準信号源５１から出力される基準信号Ｖｓがフィルタ５２、基準フィルタ５３に入力される。
【００４１】
それぞれのフィルタを通過した出力Ｖｒ１、Ｖｒ２が比較器５４に入力される。出力Ｖｒ１、Ｖｒ２はそれぞれのフィルタに含まれる容量の大きさに応じた値となっている。例えばフィルタ５２に含まれる容量が基準フィルタ５３に含まれる基準容量より容量値が小さい場合、フィルタ５２の出力Ｖｒ１は基準フィルタ５３の出力Ｖｒ２より大きくなる。この場合、比較器５４の出力はハイ（Ｈｉｇｈ）レベルになる。
【００４２】
制御部５６によりアップダウンカウンタ５５ｄの入力がアクティブにされる。比較器５４の出力がＨｉｇｈなので、アップダウンカウンタ５５ｄは１インクリメントされる。
【００４３】
アップダウンカウンタ５５ｄのカウンタ値が増加したため、ＤＡ変換器５７ｄの出力ＯＵＴｓｐが上昇する。それによりフィルタ５２に含まれるＰＭＯＳ容量のソース電極の電圧が上昇し、容量が増加する。
【００４４】
フィルタ５２に含まれるＭＯＳ容量と基準フィルタ５３に含まれる基準容量の容量値が等しくなるとフィードバックが定常状態に入る。
【００４５】
このようにしてＰＭＯＳ容量のソース電極の最適なバイアス電圧を検出し、出力することができる。
【００４６】
このようなバイアス電圧の調整動作をＰＭＯＳ容量の基板電極、ＮＭＯＳ容量のソース電極及び基板電極にも行い、ＭＯＳ容量の最適なバイアス値を検出、出力する。この最適なバイアス電圧が回路５０ａに与えられ、回路５０ａに含まれるＭＯＳ容量の合成容量値がほぼ一定の正確な値になる。
【００４７】
本実施形態による半導体集積回路装置によりＭＯＳ容量の適切なバイアス電圧を検出し、正確な合成容量値を得ることができる。
【００４８】
図５（ｂ）に示すように、ＮＭＯＳ容量のソース電極、基板電極、ＰＭＯＳ容量のソース電極、基板電極のバイアス電圧を調整するためにアップダウンカウンタ５５及びＤＡ変換器５７を４つ備えていたが、ＮＭＯＳ容量のソース電極、基板電極、ＰＭＯＳ容量のソース電極、基板電極のうち少なくともいずれか１つのバイアス電圧を調整できればよく、アップダウンカウンタ５５及びＤＡ変換器５７はバイアス電圧を調整する電極の数だけ設ければよい。
【００４９】
（第４の実施形態）図７に本発明の第４の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ＭＯＳ容量を含む回路７０ａと、基準信号源７１、フィルタ７２、基準フィルタ７３、比較器７４、アップダウンカウンタ７５、制御部７６、メモリ７７、ＤＡ変換器７８ａ〜７８ｄを有するチューニング回路７０ｂと、を備える。
【００５０】
このチューニング回路７０ｂは上記第３の実施形態と同様に、フィルタ７２に含まれるＭＯＳ容量の最適なバイアス電圧を検出し、電気的特性が等しいＭＯＳ容量を含む回路７０ａに出力するものである。ＭＯＳ容量は図１又は図４に示すような上記第１又は第２の実施形態におけるＭＯＳ容量と同様の構成であり、互いのゲート電極が接続されたｎＭＯＳ容量とｐＭＯＳ容量を有する。
【００５１】
制御部７６はアップダウンカウンタ７５のカウンタ値を、バイアス電圧を調整しているＭＯＳ容量の電極に対応するＤＡ変換器７８ａ〜ｄに出力する。また、バイアス電圧を調整した際のカウンタ値をメモリ７７に格納する。また、メモリ７７に格納されているカウンタ値を読み出し、アップダウンカウンタ７５に読み込ませることや、ＤＡ変換器７８に出力することができる。
【００５２】
メモリ７７はＤＡ変換器７８ａ〜ｄが参照する初期カウンタ値を格納する。初期カウンタ値によるＤＡ変換器７８ａ〜ｄの出力はそれぞれ例えばＶＳＳ（グランド電位）、ＶＳＳ、ＶＤＤ（電源電位）、ＶＤＤである。
【００５３】
バイアス電圧の検出方法を、フィルタに図６（ｃ）に示すような容量分割回路を用い、ＰＭＯＳ容量のソース電極及び基板電極のバイアス電圧をシーケンシャルに調整する場合を例として説明する。
【００５４】
まず、制御部７６がメモリ７７に格納されている初期カウンタ値を読み出す。ＤＡ変換器７８ａ〜ｃはその初期カウンタ値に基づいてバイアス電圧を生成し、フィルタ７２内のｎＭＯＳ容量のソース電極、基板電極、ｐＭＯＳ容量の基板電極に出力する。ＤＡ変換器７８ｄに対応する初期カウンタ値はアップダウンカウンタ７５に保持される。ＤＡ変換器７８ｄはアップダウンカウンタ７５のカウンタ値を制御部７６により与えられる。
【００５５】
基準信号源７１から出力される基準信号Ｖｓがフィルタ７２、基準フィルタ７３に入力される。それぞれのフィルタを通過した出力Ｖｒ１、Ｖｒ２が比較器７４に入力される。出力Ｖｒ１、Ｖｒ２はそれぞれのフィルタに含まれる容量の大きさに応じた値となっている。例えばフィルタ７２に含まれる容量が基準フィルタ７３に含まれる基準容量より小さい場合、フィルタ７２の出力Ｖｒ１は基準フィルタ７３の出力Ｖｒ２より大きくなる。この場合、比較器７４の出力はハイ（Ｈｉｇｈ）レベルになる。
【００５６】
比較器７４の出力がＨｉｇｈなので、アップダウンカウンタ７５は１インクリメントされる。
【００５７】
アップダウンカウンタ７５のカウンタ値が制御部７６によりＤＡ変換器７８ｄに出力される。カウンタ値が増加したため、ＤＡ変換器７８ｄの出力ＯＵＴｓｐが上昇する。それによりフィルタ７２に含まれるＰＭＯＳ容量のソース電極の電圧が上昇し、容量が増加する。
【００５８】
フィルタ７２に含まれるＭＯＳ容量と基準フィルタ７３に含まれる基準容量の容量値が等しくなるとフィードバックが定常状態に入る。このときのアップダウンカウンタ７５のカウンタ値が制御部７６によりメモリ７７に格納される。ＤＡ変換器７８ｄは、これ以降メモリ７７に格納されているカウンタ値を参照してバイアス電圧を生成、出力する。
【００５９】
続いて、制御部７６がメモリ７７に格納されているＤＡ変換器７８ｃに対応する初期カウンタ値をアップダウンカウンタ７５に保持させる。また、制御部７６はＤＡ変換器７８ｃにアップダウンカウンタ７５のカウンタ値を与える。
【００６０】
上記のｐＭＯＳ容量のソース電極のバイアス電圧調整と同様に基板電極のバイアス電圧を調整する。制御部７６は、フィードバックが定常状態に入ったときのアップダウンカウンタ７５のカウンタ値をメモリ７７に格納する。そしてＤＡ変換器７８ｃの参照先をアップダウンカウンタ７５からメモリ７７に切り替える。
【００６１】
このような方法により、ｎＭＯＳ容量、ｐＭＯＳ容量のバイアス電圧を調整し、正確な合成容量値となる最適なバイアス電圧を回路７０ａに含まれるＭＯＳ容量に与えることができる。
【００６２】
バイアス電圧の調整は例えばｎＭＯＳ容量のソース電極、基板電極、ｐＭＯＳ容量のソース電極、基板電極の順で行う。
【００６３】
本実施形態による半導体集積回路装置は、フィードバックが定常状態に入ってから、ＤＡ変換器７８の参照先をアップダウンカウンタ７５からメモリ７７に切り替えるため、基準信号源７１、比較器７４をオフしても、最適なバイアス条件を維持できる。
【００６４】
図７に示すように、ｎＭＯＳ容量のソース電極、基板電極、ｐＭＯＳ容量のソース電極、基板電極のバイアス電圧を調整するためにＤＡ変換器７８を４つ備えていたが、ＮＭＯＳ容量のソース電極、基板電極、ＰＭＯＳ容量のソース電極、基板電極のうち少なくともいずれか１つのバイアス電圧を調整できればよく、ＤＡ変換器７８はバイアス電圧を調整する電極の数だけ備えていればよい。
【００６５】
（第５の実施形態）図８に本発明の第５の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ＭＯＳ容量を含む回路８０ａと、ＤＡ変換器８１ａ〜ｄ、８５ａ〜ｄ、発振器８２、周波数カウンタ８３、周波数バイアス換算部８４を有するチューニング回路８０ｂと、を備える。
【００６６】
回路８０ａに含まれる容量は図１又は図４に示すような上記第１又は第２の実施形態におけるＭＯＳ容量と同様の構成であり、並列に接続されたｎＭＯＳ容量及びｐＭＯＳ容量を有する。チューニング回路８０ｂは、回路８０ａに含まれるＭＯＳ容量の最適なバイアス電圧を検出、出力するものである。
【００６７】
ＤＡ変換器８１ａ〜ｄはデジタルアナログ変換器であり、それぞれ外部から初期値が与えられ、電位ＶＳＮ１、ＶＢＮ１、ＶＢＰ１、ＶＳＰ１を出力する。
【００６８】
発振器８２は図９（ａ）に示すようなリングオシレータである。リングオシレータはリング状に接続された奇数個のインバータ９１を有する。インバータ９１は図９（ｂ）に示すように、ｐＭＯＳトランジスタ９２のドレイン電極とｎＭＯＳトランジスタ９３のドレイン電極が接続されたＣＭＯＳインバータである。ｎＭＯＳトランジスタ９３のソース電極にはＤＡ変換器８１ａの出力ＶＳＮ１が与えられる。また、ｎＭＯＳトランジスタ９３の基板電極にはＤＡ変換器８１ｂの出力ＶＢＮ１、ｐＭＯＳトランジスタ９２の基板電極にはＤＡ変換器８１ｃの出力ＶＢＰ１、ｐＭＯＳトランジスタ９２の基板電極にはＤＡ変換器８１ｄの出力ＶＳＰ１が与えられる。
【００６９】
ｐＭＯＳトランジスタ９２、ｎＭＯＳトランジスタ９３は、回路８０ａに用いられているＭＯＳ容量が有するｐＭＯＳ容量及びｎＭＯＳ容量に含まれるｐＭＯＳトランジスタ及びｎＭＯＳトランジスタと電気的特性が等しいトランジスタとする。トランジスタサイズは異なるものでもよい。トランジスタとして用いられるのでソース電極とドレイン電極は短絡されていない。
【００７０】
発振器８２の出力は周波数カウンタ８３に入力される。周波数カウンタ８３は発振器８２の発振周波数を検出し、出力する。
【００７１】
発振器８２の発振周波数は発振器のインバータ９１を構成するｐＭＯＳトランジスタ９２及びｎＭＯＳトランジスタ９３の閾値電圧によって決まる。従って、周波数バイアス変換部８４は発振器８２の発振周波数からｐＭＯＳトランジスタ９２及びｎＭＯＳトランジスタ９３の閾値電圧を所定の換算式を用いて算出する。また、ルックアップテーブルを用意しておき、それを参照して発振周波数から閾値電圧を求めるようにしてもよい。
【００７２】
回路８０ａに含まれる容量のゲート電圧依存性が最も小さくなるバイアス条件は以下の数式１で表される。
【数１】
0005407034.tif 000002
ここでＶＯＦＦＳＥＴはｎＭＯＳ容量の基板電極の電位及びｐＭＯＳ容量の基板電極の電位の関数である。周波数バイアス変換部８４は、閾値電圧を算出すると、上記数式１を用いて、最適なバイアス電圧を求めることができる。ただし、１つの｜ｎＭＯＳ閾値電圧｜＋｜ｐＭＯＳ閾値電圧｜に対して複数のバイアス電圧の組み合わせがあり得るので、適当な束縛条件をあらかじめ設定しておく。例えばｎＭＯＳ容量のソース電極、基板電極を接地すると、ｐＭＯＳ容量のソース電位、基板電位の組み合わせが一意に定まる。
【００７３】
ｎＭＯＳ容量のソース電位、基板電位、ｐＭＯＳ容量のソース電位、基板電位に相当する信号がそれぞれ周波数バイアス変換部８４からＤＡ変換器８５ａ〜ｄに与えられる。
【００７４】
ＤＡ変換器８５ａ〜ｄは与えられた信号に基づいてバイアス電圧ＶＳＮ２、ＶＢＮ２、ＶＢＰ２、ＶＳＰ２を生成し、回路８０ａに用いられている容量に含まれるｎＭＯＳ容量のソース電極、基板電極、ｐＭＯＳ容量の基板電極、ソース電極に出力する。
【００７５】
これにより、回路８０ａに用いられている容量に含まれるｎＭＯＳ容量とｐＭＯＳ容量の合成容量値のゲート電圧依存性を低減し、ほぼ一定の正確な値とすることができる。
【００７６】
（第６の実施形態）図１０に本発明の第６の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ＭＯＳ容量を含む回路１００ａと、ＤＡ変換器１０１ａ〜ｄ、１０７ａ〜ｄ、発振器１０２、周波数カウンタ１０３、周波数バイアス換算部１０４、制御部１０５、メモリ１０６を有するチューニング回路１００ｂと、を備える。
【００７７】
回路１００ａに含まれる容量は図１又は図４に示すような上記第１又は第２の実施形態におけるＭＯＳ容量と同様の構成であり、ゲート電極が接続されたｎＭＯＳ容量及びｐＭＯＳ容量を有する。チューニング回路１００ｂは、回路１００ａに含まれるＭＯＳ容量の最適なバイアス電圧を検出、出力するものである。上記第５の実施形態と比較して、制御部１０５とメモリ１０６をさらに備えた構成になっている。
【００７８】
ＤＡ変換器１０１ａ〜ｄ、発振器１０２、周波数カウンタ１０３、周波数バイアス変換部１０４の動作は上記第５の実施形態と同様のため、説明を省略する。
【００７９】
制御部１０５は周波数バイアス換算部１０４の出力、すなわち回路１００ａに用いられている容量に含まれるｎＭＯＳ容量及びｐＭＯＳ容量の最適なバイアス条件、をメモリ１０６に格納する。また、メモリ１０６に格納されたバイアス条件を取り出し、ＤＡ変換器１０７ａ〜ｄに出力する。
【００８０】
ＤＡ変換器１０７ａ〜ｄは制御部１０５から与えられるバイアス条件に基づきバイアス電圧を生成し、回路１００ａに用いられているＭＯＳ容量に含まれるｎＭＯＳ容量のソース電極、基板電極、ｐＭＯＳ容量の基板電極、ソース電極に出力する。
【００８１】
これにより、回路１００ａに用いられている容量に含まれるｎＭＯＳ容量とｐＭＯＳ容量の合成容量値をほぼ一定の正確な値とすることができる。
【００８２】
また、最適なバイアス条件をメモリ１０６に格納した後は、発振器１０２、周波数カウンタ１０３、周波数バイアス変換部１０４をオフすることができ、消費電力を低減することができる。
【００８３】
（第７の実施形態）図１１に本発明の第７の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ＭＯＳ容量を含む回路１１０ａと、発振器１１１、周波数カウンタ１１２、基準周波数発生部１１３、比較器１１４、アップダウンカウンタ１１５ａ〜ｄ、制御部１１６、ＤＡ変換器１１７ａ〜ｄを有するチューニング回路１１０ｂと、備える。
【００８４】
この半導体集積回路装置は、図５に示す上記第３の実施形態による半導体集積回路装置の基準信号発生部５１、フィルタ５２、基準フィルタ５３を発振器１１１、周波数カウンタ１１２、基準周波数発生部１１３に置き換えたものである。
【００８５】
発振器１１１、周波数カウンタ１１２は上記第６の実施形態における発振器１０２、周波数カウンタ１０３と同様の構成である。
【００８６】
基準周波数発生部１１３は基準周波数ｆ０に相当するカウンタ出力を比較器１１４に与える。基準周波数発生部１１３は例えば電圧制御発振器（ＶＣＯ）及び周波数カウンタである。また、周波数カウンタ１１２に基準周波数ｆ０が入力された時の出力電圧値が予め分かっていれば、その電圧値を出力する電圧源を基準周波数発生部１１３としてもよい。基準周波数ｆ０は、発振器１１１の発振周波数がｆ０になったとき、上記数式１を満たすような値に設定する。
【００８７】
周波数カウンタ１１２の出力及び基準周波数発生部１１３の出力が比較器１１４に与えられ、比較結果がアップダウンカウンタ１１５に入力される。
【００８８】
制御部１１６によりアップダウンカウンタ１１５ａ〜ｄのいずれか１つの入力がアクティブにされる。アップダウンカウンタ１１５は比較器１１４の出力がハイ（Ｈｉｇｈ）レベルのときはカウンタ値をデクリメントし、ロー（Ｌｏｗ）レベルのときはカウンタ値をインクリメントする。
【００８９】
ＤＡ変換器１１７ａ〜ｄは対応するアップダウンカウンタ１１５ａ〜ｄのカウンタ値に基づいてバイアス電圧を生成し、出力する。出力されたバイアス電圧は発振器１１１に含まれるｎＭＯＳ容量、ｐＭＯＳ容量のソース電極、基板電極のいずれかに入力される。
【００９０】
発振器１１１の発振周波数と基準周波数ｆ０が等しくなるとフィードバックは定常状態に入る。
【００９１】
このように、回路１１０ａに含まれるＭＯＳ容量のｎＭＯＳ容量とｐＭＯＳ容量に、最適なバイアス電圧を与えることができ、ほぼ一定の正確な合成容量値を得ることができる。
【００９２】
（第８の実施形態）図１２に本発明の第８の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ＭＯＳ容量を含む回路１２０ａと、発振器１２１、周波数カウンタ１２２、基準周波数発生部１２３、比較器１２４、アップダウンカウンタ１２５、制御部１２６、メモリ１２７、ＤＡ変換器１２８ａ〜ｄを有するチューニング回路１２０ｂと、を備える。
【００９３】
この半導体集積回路装置は、図７に示す上記第４の実施形態による半導体集積回路装置の基準信号発生部７１、フィルタ７２、基準フィルタ７３を発振器１２１、周波数カウンタ１２２、基準周波数発生部１２３に置き換えたものである。
【００９４】
発振器１２１、周波数カウンタ１２２は上記第６の実施形態における発振器１０２、周波数カウンタ１０３と同様の構成である。
【００９５】
基準周波数発生部１２３は基準周波数ｆ０に相当するカウンタ出力を比較器１２４に与える。基準周波数発生部１２３は例えば電圧制御発振器（ＶＣＯ）及び周波数カウンタである。また、周波数カウンタ１２２に基準周波数ｆ０が入力された時の出力電圧値が予め分かっていれば、その電圧値を出力する電圧源を基準周波数発生部１２３としてもよい。基準周波数ｆ０は、発振器１２１の発振周波数がｆ０になったとき、上記数式１を満たすような値に設定する。
【００９６】
メモリ１２７はＤＡ変換器１２８ａ〜ｄが参照する初期カウンタ値を格納する。初期カウンタ値によるＤＡ変換器１２８ａ〜ｄの出力はそれぞれ例えばＶＳＳ（グランド電位）、ＶＳＳ、ＶＤＤ（電源電位）、ＶＤＤである。
【００９７】
制御部１２６がメモリ１２７に格納されている初期カウンタ値を読み出す。ＤＡ変換器１２８ａ〜ｄのうち３つ、例えば１２８ａ〜ｃ、はその初期カウンタ値に基づいてバイアス電圧を生成し、出力する。ＤＡ変換器１２８ｄに対応する初期カウンタ値はアップダウンカウンタ１２５に保持される。ＤＡ変換器１２８ｄはアップダウンカウンタ１２５のカウンタ値を制御部１２６により与えられる。
【００９８】
発振器１２１の発振周波数と基準周波数ｆ０が等しくなるとフィードバックは定常状態に入る。制御部１２６はこのときのアップダウンカウンタ１２５のカウンタ値をメモリ１２７に格納し、ＤＡ変換器１２８ｄの参照先をアップダウンカウンタ１２５からメモリ１２７に切り替える。
【００９９】
続けてｐＭＯＳ容量の基板電極のバイアス電圧を検出する場合は、制御部１２６がメモリ１２７に格納されているＤＡ変換器１２８ｃに対応する初期カウンタ値をアップダウンカウンタ１２５に保持させる。また、制御部１２６はＤＡ変換器１２８ｃにアップダウンカウンタ１２５のカウンタ値を与える。
【０１００】
制御部７６は、発振器１２１の発振周波数と基準周波数ｆ０が等しくなり、フィードバックが定常状態に入ったときのアップダウンカウンタ７５のカウンタ値をメモリ１２７に格納する。そしてＤＡ変換器１２８ｃの参照先をアップダウンカウンタ１２５からメモリ１２７に切り替える。
【０１０１】
このように、ｎＭＯＳ容量、ｐＭＯＳ容量のバイアス電圧を調整し、最適なバイアス電圧を検出し、出力するため、回路１２０ａに含まれるＭＯＳ容量の合成容量値はほぼ一定の正確な値とすることができる。また、フィードバックが定常状態に入ってから、ＤＡ変換器１２８の参照先をアップダウンカウンタ１２５からメモリ１２７に切り替えるため、発振器１２１、周波数カウンタ１２２、基準周波数発生部１２３、比較器１２４をオフしても、最適なバイアス条件を維持できる。
【０１０２】
（第９の実施形態）図１３に本発明の第９の実施形態に係る半導体集積回路装置の概略構成を示す。半導体集積回路装置は、ＭＯＳ容量を含む回路１３０ａと、ｐＭＯＳ閾値生成部１３１、ｎＭＯＳ閾値生成部１３２、演算部１３３を有するチューニング回路１３０ｂと、を備える。
【０１０３】
回路１３０ａに含まれるＭＯＳ容量は図１又は図４に示すような上記第１又は第２の実施形態におけるＭＯＳ容量と同様の構成であり、互いのゲート電極が接続されたｎＭＯＳ容量及びｐＭＯＳ容量を有する。チューニング回路１３０ｂがこのｎＭＯＳ容量及びｐＭＯＳ容量への最適なバイアス電圧を検出し、出力する。
【０１０４】
ｐＭＯＳ閾値生成部１３１、ｎＭＯＳ閾値生成部１３２はそれぞれ回路１３０ａに用いられているＭＯＳ容量が有するｐＭＯＳ容量、ｎＭＯＳ容量に含まれるｐＭＯＳトランジスタ、ｎＭＯＳトランジスタと電気的特性の等しいトランジスタを有し、それらの閾値電圧を生成し、出力する。トランジスタサイズは異なっていてもよい。
【０１０５】
ｐＭＯＳ閾値生成部１３１とｎＭＯＳ閾値生成部１３２の概略構成をそれぞれ図１４（ａ）、（ｂ）に示す。
【０１０６】
ｐＭＯＳ閾値生成部１３１はドレイン電極とゲート電極が接続（ダイオード接続）されたＰＭＯＳトランジスタ１４１とゲート電極に接続された直流電流源１４２とを有する。
【０１０７】
ｎＭＯＳ閾値生成部１３２はドレイン電極とゲート電極が接続（ダイオード接続）されたＮＭＯＳトランジスタ１４３とゲート電極に接続された直流電流源１４４とを有する。
【０１０８】
ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）のドレイン電流ＩＤＳは以下の数式２に示すＭＯＳＦＥＴの飽和領域の電流の式に従う。
【数２】
0005407034.tif 000003
ここでＷはゲート幅、Ｌはゲート長、Ｃｏｘはゲート酸化膜の電気容量、μは反転層内での電子の移動度、Ｖｇｓｘはゲート電圧、Ｖｔｈは閾値電圧である。
【０１０９】
直流電流源１４２、１４４を用いてゲート幅Ｗに対して十分微小な直流電流ＩＤＳでバイアスすると、Ｖｇｓｘ≒Ｖｔｈが得られる。従って、ＰＭＯＳトランジスタ１４１、ＮＭＯＳトランジスタ１４３のそれぞれのゲート電極、ソース電極間の電位差Ｖｇｓｐ、Ｖｇｓｎは閾値電圧と等しくなる。ｐＭＯＳ閾値生成部１３１とｎＭＯＳ閾値生成部１３２はこの電位差を検出し、演算部１３３に出力する。
【０１１０】
演算部１３３はｐＭＯＳ閾値生成部１３１及びｎＭＯＳ閾値生成部１３２から出力される閾値電圧を用い、上記の数式１に基づいて最適なバイアス電圧を生成し、出力する。出力ＯＵＴ１〜４は回路１３０ａに用いられているＭＯＳ容量に含まれるｎＭＯＳ容量とｐＭＯＳ容量のソース電極、基板電極にそれぞれ与えられる。回路１３０ａに用いられているＭＯＳ容量の合成容量値はほぼ一定の正確な値となる。
【０１１１】
このように本実施形態による半導体集積回路装置によりＭＯＳ容量のゲート電圧依存性を抑制し、容量値を正確に設定することができる。
【０１１２】
上記実施形態における半導体集積回路装置は例えば図１５に示すような電源付きトランシーバに適用することができる。電源付きトランシーバは送信系回路部１５１、受信系回路部１５２、電源回路部１５３、デジタル回路部１５４、チューニング回路部１５５を備える。送信系回路部１５１、受信系回路部１５２、電源回路部１５３は上記第１又は第２の実施形態におけるＭＯＳ容量と同様の構成の電気的特性が等しいＭＯＳ容量を有する。チューニング回路部１５５は上記実施形態におけるチューニング回路であり、送信系回路部１５１、受信系回路部１５２、電源回路部１５３が有するＭＯＳ容量の最適なバイアス電圧を検出し、出力する。これにより各回路部に含まれるＭＯＳ容量はゲート電圧依存性が抑制され、正確な容量値となり、電源付きトランシーバの動作特性が向上する。
【０１１３】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施形態による半導体集積回路装置の概略構成図である。
【図２】ｎＭＯＳ容量とｐＭＯＳ容量のゲート電圧と合成容量値の関係の一例を示すグラフである。
【図３】ｎＭＯＳ容量とｐＭＯＳ容量のゲート電圧と合成容量値の関係の一例を示すグラフである。
【図４】本発明の第２の実施形態による半導体集積回路装置の概略構成図である。
【図５】本発明の第３の実施形態による半導体集積回路装置の概略構成図である。
【図６】フィルタの回路構成の例を示す図である。
【図７】本発明の第４の実施形態による半導体集積回路装置の概略構成図である。
【図８】本発明の第５の実施形態による半導体集積回路装置の概略構成図である。
【図９】発振器の回路構成の例を示す図である。
【図１０】本発明の第６の実施形態による半導体集積回路装置の概略構成図である。
【図１１】本発明の第７の実施形態による半導体集積回路装置の概略構成図である。
【図１２】本発明の第８の実施形態による半導体集積回路装置の概略構成図である。
【図１３】本発明の第９の実施形態による半導体集積回路装置の概略構成図である。
【図１４】閾値生成部の概略構成図である。
【図１５】電源付きトランシーバの概略構成図である。
【符号の説明】
【０１１５】
１  ｎＭＯＳ容量
２  ｐＭＯＳ容量
Ｖ１〜Ｖ４  可変電圧源
【図１】
0005407034.tif 000004
【図２】
0005407034.tif 000005
【図３】
0005407034.tif 000006
【図４】
0005407034.tif 000007
【図５】
0005407034.tif 000008
【図６】
0005407034.tif 000009
【図７】
0005407034.tif 000010
【図８】
0005407034.tif 000011
【図９】
0005407034.tif 000012
【図１０】
0005407034.tif 000013
【図１１】
0005407034.tif 000014
【図１２】
0005407034.tif 000015
【図１３】
0005407034.tif 000016
【図１４】
0005407034.tif 000017
【図１５】
0005407034.tif 000018