(57)【特許請求の範囲】
【請求項１】
分離タブを形成する方法において、
シリコンからなる半導体材料の領域を提供する段階と、
底部表面を有するタブ領域を形成するために前記半導体材料の一部を除去するとともに、前記タブ領域の底部表面から突出する柱状で断面が正方形の形状を有する前記半導体材料の残部を、同一形状で且つ前記タブ領域内に縦横方向にそれぞれ複数づつ整列させた配列で残す段階と、
前記半導体材料を、前記柱状の半導体材料及び前記タブ領域の外周を形成する半導体材料と反応して、それらが酸化物に変換されることにより膨張が生じる化学種を含む環境に暴露して、前記柱状の半導体材料の全部または大部分を前記酸化物に変換して低容量分離タブを形成する段階と、
を含み、
前記残す段階での配列は、
前記低容量分離タブを形成する段階での前記各柱状の半導体材料及び前記タブ領域の外周の半導体材料を酸化物に変換することに起因する膨張によって、隣接する膨張した酸化物の連続する形成のために、かつ、ボイドの形成及び応力を最小限にするために、提供され、
前記柱状の半導体材料の隣接する行は、隣接する柱状の半導体材料が互いに列方向に重ならないようにオフセットされ、
前記オフセットされた行に対応してタブ領域外周の凹部を形成することで、前記タブ領域の外周を各柱状の半導体材料から等距離に維持し、
第１の行における各柱状の半導体材料は互いに第１の間隔を有し、前記第１の行中の各柱状の半導体材料は、前記第１の行に隣接する第２の行中の各柱状の半導体材料と第２の間隔を有し、前記第２の間隔は前記第１の間隔より小さくされる、
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、より詳しくは、低容量領域を有する集積回路装置に関する。
【背景技術】
【０００２】
半導体装置技術は、トランジスタを縮小化すればするほど、高い機能性と改善された高周波性能を提供する。例えば、無線通信装置は、多くの場合、シングル・チップ上の高密度デジタル信号処理機能を含む集積回路を、５ギガヘルツ（ＧＨｚ）より高い周波数で動作するアナログ回路と共に使用する。
【０００３】
トランジスタ装置の縮小化は比較的容易であるが、他の集積回路素子の縮小化はそれほど容易ではない。このような素子には、しばしば比較的高い基板寄生容量を有する受動装置が含まれるが、それらは集積回路の全体的な周波数性能を制限する可能性がある。インダクタは受動装置の一例であり、それらのクオリティ・ファクタ（Ｑ）またはインダクタンスを許容できないレベルまで低減せずに縮小化することは困難である。さらに、ボンディング・パッドも、製造者がボンディング・ワイヤをボンディング・パッドに取り付けなければならないために、縮小化が容易ではない。
【０００４】
半導体製造者は、受動装置に関連する寄生容量の影響を低減するためにいくつかの技術を試みてきた。かかる技術の１つは、誘電率の低い材料上に受動装置を形成することである。しかしながら、今日このような材料を使用することは、しばしばフィルムの厚さが薄すぎるために容量を十分に減少できないこと、またはシリコン・オン・インシュレータのような材料に費用がかかることによって制限される。他のアプローチは、誘電性フィルムの全体的な誘電率を低減するエア・ギャップまたはボイドを含む厚い誘電性フィルム上に受動装置を形成するものである。しかしながら、そのようなフィルムは、半導体装置上で著しい応力を生じ、それが装置の性能ならびに信頼性を低下することが知られている。さらに、エア・ギャップは、ウエハ製造工程中に水分および他の化学薬品をトラップするので、汚染源として作用する。そしてトラップされた汚染物質は、後続の製造工程中にガス放出され、装置の歩留まりおよび信頼性に影響を与える。さらに他のアプローチは、より少数のボイドまたは限られた容積のボイドを生成することにより応力を減少するものであるが、それに対応して寄生容量に対する効果も制限される。
【０００５】
従って、低価格を維持しつつダイ応力を低減するような、低容量構造および半導体装置を製造する方法に対する要求が存在する。また、かかる構造および方法は、エア・ギャップおよびそれに関連する汚染問題を防止できるという利点もあるだろう。さらに、かかる構造および方法は、標準的な集積回路のプロセス・フローに容易に集積できるという利点もあるだろう。
【発明の開示】
【０００６】
理解を容易にするために、図面中の要素は必ずしも同縮尺で描かれておらず、また、同じ要素番号は、多様な図面の全体にわたって適切な箇所で用いられる。
【０００７】
図１は、半導体材料または半導体層の領域あるいは領域３０の一部として、製造工程の後期ステージまたは段階における、分離領域、誘電体領域、低容量領域、またはタブ１０を示す平面図である。領域１０は、実質上またはほぼ連続する誘電材料１５のタブを含む。領域１０は、領域１０の境界、外周またはエッジの形状を定義する外周１１を含む。領域１０は、さらに、境界外周１１内にある、マトリックス状または複数１２の、半導体の突出、形状、柱、柱領域、半導体材料の柱、またはポスト１３を含み、それらは分離または誘電材料１５で囲まれている。
【０００８】
熱酸化または誘電体の成長階段において、ボイドまたはエア・ギャップの形成および高い応力を最小限にするために、形状１３は、形状１３の隣接する行が互いにオフセットを与えるように形成される。図１に示すように、行１２２は行１２１に対してオフセットされる。好ましくは、境界１１は、図１に示すようなマトリックス１２の行アラインメントに従う。ある実施例において、境界１１は凹部１６を含み、これによって境界１１を形状１３から実質上等距離に維持する。ある実施例において、行１２２中の形状１３間の距離（図２で寸法１７として示す）は、行１２１中の形状１３と行１２２中の形状１３との間の距離（図２で寸法１８として示す）より大きい。これらの特徴は、先行技術の構造において著しい問題を引き起こすことが指摘された、後続の製造工程におけるエア・ギャップまたはボイドの形成を最小限にするために重要である。また、これらの特徴は、誘電体形成段階のために、ほぼ自己制限(self-limiting)および自己平坦化(self-planarizing)を提供し、これらはとりわけ応力を低減する。
【０００９】
図２は、製造初期段階における誘電性タブ１０を示す。本実施例では、形状１３は正方形またはほぼ正方形であり、例えば約０．８マイクロメータの幅１９を有する。好ましくは、形状１３は、０．４から０．８マイクロメータの距離１７，１８をおいて一定間隔で配置される。距離１７，１８は、形状１３の長さおよび幅に基づいて調節され、図１で示すように、後続の加工中に、形状１３を構成する支配的な全てまたは実質的に全ての材料が消費または変換されて誘電材料１５になる。
【００１０】
例えば、誘電材料１５が熱酸化物を含み、形状１３がシリコンを含むとき、距離１７，１８および幅１９は、二酸化シリコンの厚さの約４４％が酸化物の成長中に消費されるシリコンの量に対応するという関係に基づいて調節される。ある実施例において、形状１３が、０．８ミクロン×０．８ミクロン平方で、高さ（図３に示す距離２３）が約６ミクロンであるとき、距離１７は約０．８ミクロンであり、また距離１８は約０．６ミクロンである。この寸法が自己制限プロセスに帰し、そこで形状１３の全てまたは実質的に全てが二酸化シリコンに変換される。これが応力およびエア・ギャップの形成を減少することは知られており、それによって信頼性および装置性能が改善される。
【００１１】
形状１３は、図２では正方形で示されるが、さもなければ形状１３は、長方形、円形、長円形、楕円形、三角形、あるいはそれらの組合せから構成されてもよい。正方形または長方形のとき、形状１３は丸い角を有してもよい。あるいは、形状１３はダンベル形または多角形であってもよい。
【００１２】
図３は、半導体層または領域３０の一部として、形状１３を断面図で示すために図２の基準線３−３に沿って切断した誘電性タブ１０を示す。図示のように、形状１３は各々独立しており、それらに隣接するトレンチまたはギャップ部分１４を有する。ある実施例において、形状１３は、半導体領域３０の主表面２１からギャップ部分１４のより低いまたは第２の表面２２まで、約４から８マイクロメータの高さ２３を有する。領域３０は、例えばシリコン、ＩＶ−ＩＶ化合物半導体材料、ＩＩＩ−Ｖ化合物半導体材料、または同種のものを含む。
【００１３】
図４は、本発明に従って、誘電性タブ１０を有する半導体または集積回路装置３３の部分平面図を、トランジスタまたはダイオード装置または同種のものが形成される、装置または能動素子の領域またはエリア３１と共に示す。インダクタのような受動装置が領域１０の上部(over)、上(on)、または覆うよう(overlying)に形成され、より低い容量を有する、あるいはより低減された領域３０との結合効果を有する集積回路装置または構造を提供する。好ましくは、分離領域３４（例えばトレンチ分離）が、さらに領域１０と領域３１とを分離する。
【００１４】
図５から図９には、低容量領域１０を形成するための方法またはプロセス・フローが記述される。記述された実施例の一部として、集積回路のプロセス・フローへの本発明の集積を示すために、トレンチ分離３４および装置領域３１についても記述される。図５は、製造工程の初期段階における装置３３の部分断面図を示す。例えば、第１誘電体層４１が半導体領域３０の主表面上に形成される。例えば、半導体領域３０は、約１．２５×１０１６原子／ｃｍ３のドーパント濃度を有するＰ形シリコンを含む。このドーパント濃度は特定の装置仕様に従って調整される。半導体領域３０は、例えば、半導体基板または領域３６上に形成されたエピタキシャル層を含む。
【００１５】
第１誘電体層４１は、例えばシリコン酸化物または同種のものを含み、約５００オングストロームの厚さを有する。第２誘電体層４２は、第１誘電体層４１の上に形成され、例えば、およそ５００オングストロームと１，５００オングストロームの間の窒化シリコンを含む。第１誘電体層４１は、従来の熱成長または蒸着技術を使用して形成される。また、第２誘電体層４２は、従来の蒸着技術を使用して形成される。
【００１６】
他の実施例では、ポリシリコン層のような多結晶の半導体層（図示せず）が、第１誘電体層４１と第２誘電体層４２との間に堆積している。さらに他の実施例では、堆積酸化物のような第３誘電体層（図示せず）が第２誘電体層４２の上に形成される。フォトレジスト層４６が第２誘電体層４２の上に形成され、パターン化されて、開口４７，４８を通して暴露された第２誘電体層４２の部分が残存する。低容量領域１０（例えば、形状１３）を形成するために使用される開口４７は、トレンチ分離３４を提供するために使用される開口４８よりも広いことが重要である。その後、第２誘電体層４２および第１誘電体層４１の暴露部分が従来技術を用いてエッチングされ、半導体領域３０の部分が暴露される。その後、フォトレジスト層４６が除去される。
【００１７】
次に、異方性ドライ・エッチング工程を用いて、図６に示すようなギャップ１４およびトレンチ３４０が形成される。例えば、化学作用に基づいてフッ素または塩素がこの工程中に使用される。ギャップ１４およびトレンチ３４０は約６ミクロンから約１０ミクロンの深さ、あるいはそれより深くエッチングされる。次に、ギャップ１４およびトレンチ３４０の側壁が、例えばフッ化水素酸のウエット・エッチングおよびＯ２のドライ・エッチングを使用して洗浄される。
【００１８】
図７は、製造工程の後続段階における装置３３を示す。任意の誘電体層７１が、ギャップ１４およびトレンチ３４０の側壁上に形成される。ある実施例において、誘電体層７１は、０オングストロームから約１０００オングストロームの厚さを有する熱酸化物から成る。次に、任意の多結晶半導体層７３が装置３３上に形成される。ある実施例において、多結晶層７３は、トレンチ３４０の幅を充填し、またはあふれ出るまで充填するのに十分な、０オングストロームから約５０００オングストロームの厚さを有するポリシリコン層から成る。層７３は常圧ＣＶＤまたは減圧ＣＶＤ技術を用いて形成される。
【００１９】
次に、層７３は、等方性または異方性のエッチバック技術を用いて平坦化され、層７３の部分が除去される。ある実施例において、第２誘電体層４２が除去されて、図８に示される構造３３を提供する。開口４７の幅が広いために、層７３が形成された後も、ギャップ１４の一部がまだ存在している。ギャップ１４の残存部分は、誘電性タブ１０を形成するための後続の加工において、形状１３の暴露を提供するために重要である。
【００２０】
その後、形状１３を含む構造３３は、形状１３の材料と反応する化学種を含む環境に暴露され、図９に示すような誘電体層１１５を形成する。これによって、低容量分離領域またはタブ１０が形成される。ある実施例において、構造３３は、摂氏１，１００度でウエット酸化環境に暴露され、形状１３の全部または大部分が変換されて、連続的またはほぼ連続的な応力の小さいシリコン酸化物領域を形成する。ある実施例において、誘電体層１１５は、約５，０００オングストロームから約１１，０００オングストロームの厚さを有するシリコン酸化物から成る。誘電体層１１５の形成中に、形状１３に隣接する層７１，７３の部分はシリコン酸化物に変換される。
【００２１】
後続の加工工程において、例えば、インダクタ、ボンディング・パッド、またはこれらと同種の受動装置９３が、誘電体層１１５の上に形成される。同様に、トランジスタおよびダイオードのような能動装置（図示せず）が活性領域３１内に形成される。誘電体領域１０は、受動装置９３と半導体材料の領域３０との間の応力分離を減少するために提供され、それによって半導体装置３３の性能が改善される。
【００２２】
図５から図９のプロセス・フローで示されるように、誘電体領域１０は、マスキング工程を追加することなく、既存のトレンチ分離フローに容易に集積することができる。さらに、初期段階のオフセット・マトリックス１２および周囲１１の構造は、最終段階の完全またはほぼ完全に酸化した領域を提供し、それらが合わさって１つの、ほぼ連続した、応力の小さい誘電性タブになる。形状１３が一定間隔で配置されているという関係は、さらに、深さが独立しており、実質的にボイドが無く、自己制限および自己平坦化する分離構造を提供し、それらによって先行技術の構造および方法における欠陥が克服される。
【００２３】
約６ミクロンの深さ２３を有する部分的に酸化した形状１３のための誘電体領域１０上に形成されたＭＩＭキャパシタの容量・データは、従来のフィールド酸化膜分離上に形成されたＭＩＭキャパシタと比較して、基板に対する寄生容量が２５％減少したことを示した。さらに、誘電体領域１０の部分的に酸化した形状１３上に形成されたＭＩＭキャパシタは、従来のフィールド酸化膜分離上に形成されたＭＩＭキャパシタと比較して、Ｑが８５％改善されたことを示した。側壁の酸化を増加することによって、さらに容量が減少するであろう。
【００２４】
以上において、本発明に従って、応力が小さい低容量分離タブを形成する構造および方法が提供されたことは明らかである。タブは、半導体装置フローに容易に集積されるので、製造コストが節約できる。応力の小さいタブは、装置性能の増強ならびに改善された歩留まりおよび信頼性を提供する。ボイドおよびエア・ギャップを除去または減少することによって、さらに本発明の構造および方法は、付随するいかなる汚染問題も低減し、または消去する。
【００２５】
本発明は、その特定の実施例に関して記述され図示されたが、本発明がこれらの実施例に制限されることを意図するものではない。例えば、追加の蒸着または平坦化工程が、あらゆる残存するボイドまたはギャップを充填するため、あるいは、より平坦な主表面を提供するために、誘電体層９１の形成後に使用される。さらに、マトリックス１２内の形状は、同一であってもよく、あるいは異なる形状およびわずかに異なる形状の組合せであってもよい。当業者であれば、本発明の精神から逸脱することなく、修正および変更を行うことができることを理解するであろう。したがって、本発明は、添付する請求の範囲内における変更および修正はすべて包含することを意図するものである。
【図面の簡単な説明】
【００２６】
【図１】本発明に従って、低減された容量領域の実施例の平面図を示す。
【図２】図１の低減された容量領域の平面図および製造工程の中間段階を示す。
【図３】基準線３−３に沿って切断した図２の装置の部分断面図を示す。
【図４】低減された容量領域および活性領域を含む半導体装置の部分平面図を示す。
【図５】製造工程の初期段階における低減された容量領域を含む半導体装置を図示する。
【図６】製造工程の後期段階における図５の半導体装置を図示する。
【図７】製造工程のより後期段階における図６の半導体装置を図示する。
【図８】製造工程のさらに後期段階における図７の半導体装置を図示する。
【図９】製造工程のなおさらに後期段階における図８の半導体装置を図示する。
【符号の説明】
【００２７】
１０  分離領域、誘電体領域、低容量領域、またはタブ
１１  境界外周
１２  マトリックス
１２１，１２２  行
１３  半導体の突出、形状、柱、柱領域、半導体材料の柱、またはポスト
１４  ギャップ
１５  誘電材料
１６  凹部
３０  半導体材料または半導体層の領域
３１  装置または能動素子の領域
３３  半導体または集積回路装置
３４  トレンチ分離
３６  半導体基盤または領域
４１  第１誘電体層
４２  第２誘電体層
４６  フォトレジスト層
４７  開口
４８  開口
７１  誘電体層
７３  多結晶層
９３  受動装置
１１５  誘電体層
３４０  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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