(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された多結晶半導体層からなる第１チャネル層と、
前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、
前記第２チャネル層の凸形状の上面に形成された絶縁層と、
前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に形成された２つのコンタクト層と、
前記コンタクト層の一方の上に形成されたソース電極及び前記コンタクト層の他方の上に形成されたドレイン電極と、を具備し、
前記２つのコンタクト層は、第１の導電形式を有しており、
前記第２チャネル層の凸形状の上部は、前記第１の導電形式とは逆の第２の導電形式を有している、
表示装置用薄膜半導体装置。
【請求項２】
前記第２チャネル層の凸形状の両側の下部は、前記ソース電極及び前記ドレイン電極と前記第１チャネル層との間の電荷の移動経路となる、
請求項１記載の表示装置用薄膜半導体装置。
【請求項３】
前記絶縁層の幅は、前記第２チャネル層の凸形状の上部の上面の幅と同一幅である、
請求項１乃至請求項２のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項４】
前記第２チャネル層の凸形状の上部は、前記第１の導電形式とは逆の第２の導電形式を付与する不純物がドーピングされている、
請求項１乃至請求項３のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項５】
前記第１の導電形式はＰ型であり、
前記第２の導電形式はＮ型である、
請求項１乃至請求項４のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項６】
前記第１の導電形式はＮ型であり、
前記第２の導電形式はＰ型である、
請求項１乃至請求項４のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項７】
前記絶縁層はＰＳＧ（Phosphorus Silicate Glass）を含む
請求項５記載の表示装置用薄膜半導体装置。
【請求項８】
前記絶縁層はＢＳＧ（Boron Silicate Glass）を含む
請求項６記載の表示装置用薄膜半導体装置。
【請求項９】
前記多結晶半導体層は多結晶シリコンであり、
前記非晶質半導体層は非晶質シリコンである、
請求項１乃至請求項８のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１０】
前記多結晶半導体層は、平均粒径が２０ｎｍから５０ｎｍの微結晶性半導体層を含む、
請求項１乃至請求項９のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１１】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に多結晶半導体層からなる第１チャネル層を形成する第４工程と、
前記第１チャネル層上に非晶質半導体層からなる第２チャネル層を形成する第５工程と、
前記第２チャネル層の上層を第２の導電形式を有するよう不純物をドープする第６工程と、
前記第２チャネル層上に絶縁層を形成する第７工程と、
前記絶縁層上に所定幅のレジストを配置する第８工程と、
所定のドライエッチング方法により前記レジストをマスクにして前記絶縁層と前記第２チャネル層の不純物がドープされた上層とをエッチングして前記第２チャネル層の表面を凸形状とする第９工程と、
前記レジストを前記絶縁層から除去する第１０工程と、
前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に、前記第２の導電形式とは逆の第１の導電形式を有する２つのコンタクト層を形成する第１１工程と、
前記コンタクト層の一方の上にソース電極を形成し、前記コンタクト層の他方の上にドレイン電極を形成する第１２工程と、を含む、
表示装置用薄膜半導体装置の製造方法。
【請求項１２】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に多結晶半導体層からなる第１チャネル層を形成する第４工程と、
前記第１チャネル層上に非晶質半導体層を形成する第５工程と、
前記非晶質半導体層上に第２の導電形式を有するよう不純物を含有する層を形成し、前記非晶質半導体層及び前記第２の導電形式を有するよう不純物を含有する層よりなる第２チャネル層を形成する第６工程と、
前記第２チャネル層上に絶縁層を形成する第７工程と、
前記絶縁層上に所定幅のレジストを配置する第８工程と、
所定のドライエッチング方法により前記レジストをマスクにして前記絶縁層と前記第２チャネル層内の前記不純物を含有する層とをエッチングして前記第２チャネル層の表面を凸形状とする第９工程と、
前記レジストを前記絶縁層から除去する第１０工程と、
前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に、前記第２の導電形式とは逆の第１導電形式を有する２つのコンタクト層を形成する第１１工程と、
前記コンタクト層の一方の上にソース電極を形成し、前記コンタクト層の他方の上にドレイン電極を形成する第１２工程と、を含む、
表示装置用薄膜半導体装置の製造方法。
【請求項１３】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に多結晶半導体層からなる第１チャネル層を形成する第４工程と、
前記第１チャネル層上に非晶質半導体層からなる第２チャネル層を形成する第５工程と、
前記第２チャネル層上に、第２の導電形式を前記第２チャネル層に付与する不純物が添加された絶縁層を形成する第６工程と、
前記絶縁層上に所定幅のレジストを配置する第７工程と、
所定のドライエッチング方法により前記レジストをマスクにして前記絶縁層と前記第２チャネル層の上層とをエッチングして前記第２チャネル層の表面を凸形状とする第８工程と、
前記レジストを前記絶縁層から除去する第９工程と、
前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に、前記第２の導電形式とは逆の第１の導電形式を有する２つのコンタクト層を形成する第１０工程と、
前記コンタクト層の一方の上にソース電極を形成し、前記コンタクト層の他方の上にドレイン電極を形成する第１１工程と、を含み、
前記第６工程から前記第１０工程の間のいずれかの工程は、前記絶縁層を加熱して前記絶縁層にドープされた不純物を前記第２チャネル層の上層に拡散させる工程を含む、
表示装置用薄膜半導体装置の製造方法。
【請求項１４】
前記第１の導電形式はＰ型であり、前記第２の導電形式はＮ型である、
請求項１１乃至請求項１２のいずれかに１項に記載の表示装置用薄膜半導体装置の製造方法。
【請求項１５】
前記第１の導電形式はＮ型であり、前記第２の導電形式はＰ型である、
請求項１１乃至請求項１２のいずれか１項に記載の表示装置用薄膜半導体装置の製造方法。
【請求項１６】
前記第１の導電形式はＰ型であり、
前記第２の導電形式はＮ型であり、
前記絶縁層はＰＳＧ（Phosphorus Silicate Glass）を含む
請求項１３記載の表示装置用薄膜半導体装置の製造方法。
【請求項１７】
前記第１の導電形式はＮ型であり、
前記第２の導電形式はＰ型であり、
前記絶縁層はＢＳＧ（Boron Silicate Glass）を含む
請求項１３記載の表示装置用薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の液晶ディスプレイ及び有機ＥＬディスプレイを駆動する薄膜半導体装置に関し、特にチャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造にした表示装置用薄膜半導体装置の構造及び製造方法に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Electroluminescence）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。
【０００３】
従来、液晶ディスプレイの駆動回路の薄膜半導体装置として、チャネル層に非晶質半導体からなる層を単層として用いた薄膜半導体装置が存在する。この種の薄膜半導体装置は、バンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低いという問題がある。
【０００４】
また、液晶ディスプレイの駆動回路の薄膜半導体装置として、チャネル層に多結晶半導体からなる層を単層として用いた薄膜半導体装置が存在する。この種の薄膜半導体装置は、チャネル層に非晶質半導体層からなる層を単層として用いた薄膜半導体装置とは逆に、移動度が高いためにオン電流は大きいものの、多結晶半導体中の粒界及び欠陥の存在によりオフ電流も高いという問題がある。
【０００５】
これらの問題に対しては、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造にした薄膜半導体装置が提案されている（例えば非特許文献１参照）。チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とすることで、相互の利点が作用して、単層の非晶質半導体層からなるチャネル層の場合に比較してオン電流も高く、単層の多結晶半導体層からなるチャネル層の場合に比較してオフ電流が低いという特性が、理想的には得られると言われている。
【０００６】
しかしながら、現実の薄膜半導体装置としては、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とすることで、相互の欠点も作用するので、必ずしも、オン電流を増大しつつオフ電流を低下させることができるわけではない。すなわち、電荷の移動経路として、ソースドレイン電極間において、非晶質半導体層からなるチャネル層及び多結晶半導体層からなるチャネル層の双方を経由するフロントチャネルでは、電荷は抵抗の大きな非晶質半導体層からなるチャネル層を横断して移動するため、オン電流が低下してしまう問題がある。また、電荷の移動経路として、ソースドレイン電極間において、非晶質半導体層からなるチャネル層及び多結晶半導体層からなるチャネル層の双方を経由するフロントチャネルだけでなく、非晶質半導体層からなるチャネル層のみを経由するバックチャネルが生ずると、非晶質半導体層からなるチャネル層が寄生の電流経路として作用し、リーク電流としてオフ電流が増加してしまう。
【０００７】
これらの問題に対し、オン電流を増大させる開示技術として、チャネル層を凸形状の構造とした薄膜半導体装置が開示されている（例えば特許文献１参照）。この開示技術では、電流経路となるチャネル層の凸形状の下部において、ソースドレイン電極間にチャネル層の凸形状の両側の下部を介して電流が流れる際、チャネル層の凸形状の両側の下部はチャネル層の凸形状の上部よりは膜厚が薄いので、チャネル層の垂直方向の抵抗成分を小さくできる。そのため、チャネル層の凸形状の下部の横断抵抗を低く抑えることができ、オン電流を増加することができる。また、チャネル層の凸形状の上部は、ソース電極とドレイン電極との間では抵抗になる。これにより、ソース電極とドレイン電極との間でのバックチャネルにおける電荷の移動を抑制させている。
【０００８】
他方、オフ電流を低下させる開示技術として、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とした薄膜半導体装置において、非晶質半導体層からなるチャネル層にオーバーエッチングにより形成された凹部を有し、その凹部の内部にコンタクト層の導電形式（導電型）とは逆の導電形式を持つ領域を形成する技術がある（例えば特許文献２参照）。この開示技術では、非晶質半導体層からなるチャネル層に形成された凹部では、コンタクト層と逆の導電形式となるため電荷の移動が抑えられるという利点がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６７９４６８２号明細書
【特許文献２】特開２００９−０６００９６号公報
【非特許文献】
【００１０】
【非特許文献１】Hatzopoulos et al., IEEE ELECTRON DEVICE LETTERS 28, 803 (2007)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の開示技術では、チャネル層を凸形状の上部を抵抗として用いて電荷の移動を抑制するに過ぎないので、抵抗として電荷の移動を抑えられる範囲内においてソース電極とドレイン電極との間でのバックチャネルでの電荷の移動を抑制するに過ぎない。従って、上記従来技術では、オフ電流を低下させるとしても、抵抗としての限界を超えて大幅に低下することはできないという問題がある。
【００１２】
また、特許文献２の開示技術では、ソース電極とドレイン電極との間において電荷は、非晶質半導体層からなるチャネル層に形成された凹部の膜厚が厚い両側部を介して多結晶半導体層からなるチャネル層を移動する。そのため、非晶質半導体層からなるチャネル層に形成された膜厚が厚い凹部の両側部の上部領域を経由する際の横断抵抗が大きいという問題がある。そのため、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とした場合でも、オン電流が下がり、特性が低下するという問題がある。しかも、この開示技術は、非晶質半導体層からなるチャネル層の中央をオーバーエッチングにより凹部にする構成であるため、オーバーエッチングにより削られる膜厚を考慮すると、非晶質半導体層からなるチャネル層自体を薄くするにも限界があり、そのため、凹部の両端部を薄くするにも限界がある。
【００１３】
従って、特許文献１及び２の２つの開示技術では、オン電流を増大させる作用とオフ電流を減少させる作用とを、それぞれ片方ずつ有するものの、オン電流を増大させる作用とオフ電流を減少させる作用とを両立させることが十分配慮されておらず、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造にした薄膜半導体装置において、相互の利点を十分に引き出すことができないという問題がある。
【００１４】
そこで、本発明は、上記課題に鑑みてなされたものであって、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とした場合において、抵抗としての層の限界を超えてオフ電流を大幅に低下させつつ、非晶質半導体層からなるチャネル層の全体の膜厚を薄くすることなくオン電流を大幅に増加させることができる表示装置用薄膜半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の一態様に係る表示装置用薄膜半導体装置は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体層からなる第１チャネル層と、前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、前記第２チャネル層の凸形状の上面に形成された絶縁層と、前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に形成された２つのコンタクト層と、前記コンタクト層の一方の上に形成されたソース電極及び前記コンタクト層の他方の上に形成されたドレイン電極と、を具備し、前記２つのコンタクト層は、第１の導電形式を有しており、前記第２チャネル層の凸形状の上部は、前記第１の導電形式とは逆の第２の導電形式を有していることを特徴とする。
【発明の効果】
【００１６】
本発明の一態様に係る表示装置用薄膜半導体装置によれば、オン電流を大幅に増加させつつ、オフ電流を大幅に低下させることが可能な表示装置用薄膜半導体装置及びその製造方法を実現することができるという効果が奏される。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の実施形態の表示装置用薄膜半導体装置の構成を模式的に示す断面図である。
【図２】図２は同実施形態に係る表示装置用薄膜半導体装置の製造方法を模式的に説明するための断面図である。
【図３】図３は同実施形態に係る表示装置用薄膜半導体装置の製造方法を模式的に説明するための断面図である。
【図４Ａ】図４Ａは一般的な表示装置用薄膜半導体装置の構成を模式的に示す断面図である。
【図４Ｂ】図４Ｂは同実施形態に係る表示装置用薄膜半導体装置の構成を模式的に示す断面図である。
【図５Ａ】図５Ａはドレイン電圧Ｖｄｓが０Ｖのときの図４Ａの破線Ａ−Ｂ及び図４Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示す図である。
【図５Ｂ】図５Ｂはドレイン電圧Ｖｄｓが０Ｖより大きいときの図４Ａの破線Ａ−Ｂ及び図４Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示す図である。
【図６Ａ】図６Ａは一般的な表示装置用薄膜半導体装置の構成を模式的に示す断面図である。
【図６Ｂ】図６Ｂは同実施形態に係る表示装置用薄膜半導体装置の構成を模式的に示す断面図である。
【図７Ａ】図７Ａはドレイン電圧Ｖｄｓが０Ｖのときの図６Ａの破線Ａ−Ｂ及び図６Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示す図である。
【図７Ｂ】図７Ｂはドレイン電圧Ｖｄｓが０Ｖより大きいときの図６Ａの破線Ａ−Ｂ及び図６Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示す図である。
【図８Ａ】図８Ａはゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。
【図８Ｂ】図８Ｂはドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの変化を示す図である。
【図８Ｃ】図８Ｃは第２チャネル層の平坦部の膜厚に対するドレイン電流Ｉｄｓの変化を示す図である。
【図９】図９は有機ＥＬ表示装置の構成を模式的に示す図である。
【図１０】図１０は同実施形態に係る表示装置用薄膜半導体装置の製造方法の変形例１を模式的に説明するための断面図である。
【図１１】図１１は同実施形態に係る表示装置用薄膜半導体装置の製造方法の変形例１を模式的に説明するための断面図である。
【図１２】図１２は同実施形態に係る表示装置用薄膜半導体装置の製造方法の変形例２を模式的に説明するための断面図である。
【図１３】図１３は同実施形態に係る表示装置用薄膜半導体装置の製造方法の変形例２を模式的に説明するための断面図である。
【発明を実施するための形態】
【００１８】
本発明の一態様に係る表示装置用薄膜半導体装置は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体層からなる第１チャネル層と、前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、前記第２チャネル層の凸形状の上面に形成された絶縁層と、前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に形成された２つのコンタクト層と、前記コンタクト層の一方の上に形成されたソース電極及び前記コンタクト層の他方の上に形成されたドレイン電極と、を具備し、前記２つのコンタクト層は、第１の導電形式を有しており、前記第２チャネル層の凸形状の上部は、前記第１の導電形式とは逆の第２の導電形式を有していることを特徴とする。
【００１９】
本態様によると、第２チャネル層において凸形状の両側の膜厚を凸形状の膜厚より薄くできるので、ソース電極及びドレイン電極と第１チャネル層との間の第２チャネル層の膜厚を薄くできる。従って、ソース電極及びドレイン電極から第１チャネル層を経由して流れる電流経路（フロントチャネル）での横断抵抗を低く抑えることができる。その結果、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とした場合において、非晶質半導体層からなるチャネル層の全体の膜厚を薄くすることなくオン電流を大幅に増加させることができる。
【００２０】
また、絶縁層は固定電荷を含んでおり、第２チャネル層はこの絶縁層に接している。この固定電荷によって第２チャネル層に印加される電圧が、絶縁層と第２チャネル層との界面におけるバックチャネル形成のしきい値電圧を超えた場合、バックチャネル伝導が起こりリーク電流としてオフ電流が増大してしまう。しかし、非晶質半導体層からなる第２チャネル層表面は凸形状とされ、コンタクト層は第１の導電形式を有し、第２チャネル層の凸形状の上部は第２の導電形式を有している。従って、第２チャネル層の凸形状の上部ではバックチャネル形成のしきい値電圧が大きくなるので、ソースドレイン電極間での第２チャネル層の凸形状の上部を介したバックチャネルの電荷の移動が大幅に抑制される。その結果、第２チャネル層の凸形状を単なる抵抗として構成した場合と比較して抵抗が電荷の移動を抑えられる限度を超えてオフ電流を大幅に低下させることができる。
【００２１】
ここで、本発明の一態様に係る表示装置用薄膜半導体装置は、前記第２チャネル層の凸形状の両側の下部は、前記ソース電極及び前記ドレイン電極と前記第１チャネル層との間の電荷の移動経路となってもよい。
【００２２】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記絶縁層の幅は、前記第２チャネル層の凸形状の上部の上面の幅と同一幅であってもよい。
【００２３】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記第２チャネル層の凸形状の上部は、前記第１の導電形式とは逆の第２の導電形式を付与する不純物がドーピングされていてもよい。
【００２４】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記第１の導電形式はＰ型であり、前記第２の導電形式はＮ型であってもよい。
【００２５】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記第１の導電形式はＮ型であり、前記第２の導電形式はＰ型であってもよい。
【００２６】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記絶縁層はＰＳＧ（Phosphorus Silicate Glass）を含んでいてもよい。
【００２７】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記絶縁層はＢＳＧ（Boron Silicate Glass）を含んでいてもよい。
【００２８】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記多結晶半導体層は多結晶シリコンであり、前記非晶質半導体層は非晶質シリコンであってもよい。
【００２９】
また、本発明の一態様に係る表示装置用薄膜半導体装置は、前記多結晶半導体層は、平均粒径が２０ｎｍから５０ｎｍの微結晶性半導体層を含んでいてもよい。
【００３０】
また、本発明の一態様に係る表示装置用薄膜半導体装置の製造方法は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に多結晶半導体層からなる第１チャネル層を形成する第４工程と、前記第１チャネル層上に非晶質半導体層からなる第２チャネル層を形成する第５工程と、前記第２チャネル層の上層を第２の導電形式を有するよう不純物をドープする第６工程と、前記第２チャネル層上に絶縁層を形成する第７工程と、前記絶縁層上に所定幅のレジストを配置する第８工程と、所定のドライエッチング方法により前記レジストをマスクにして前記絶縁層と前記第２チャネル層の不純物がドープされた上層とをエッチングして前記第２チャネル層の表面を凸形状とする第９工程と、前記レジストを前記絶縁層から除去する第１０工程と、前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に、前記第２の導電形式とは逆の第１の導電形式を有する２つのコンタクト層を形成する第１１工程と、前記コンタクト層の一方の上にソース電極を形成し、前記コンタクト層の他方の上にドレイン電極を形成する第１２工程とを含むことを特徴とする。
【００３１】
また、本発明の一態様に係る表示装置用薄膜半導体装置の製造方法は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に多結晶半導体層からなる第１チャネル層を形成する第４工程と、前記第１チャネル層上に非晶質半導体層を形成する第５工程と、前記非晶質半導体層上に第２の導電形式を有するよう不純物を含有する層を形成し、前記非晶質半導体層及び前記第２の導電形式を有するよう不純物を含有する層よりなる第２チャネル層を形成する第６工程と、前記第２チャネル層上に絶縁層を形成する第７工程と、前記絶縁層上に所定幅のレジストを配置する第８工程と、所定のドライエッチング方法により前記レジストをマスクにして前記絶縁層と前記第２チャネル層内の前記不純物を含有する層とをエッチングして前記第２チャネル層の表面を凸形状とする第９工程と、前記レジストを前記絶縁層から除去する第１０工程と、前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に、前記第２の導電形式とは逆の第１導電形式を有する２つのコンタクト層を形成する第１１工程と、前記コンタクト層の一方の上にソース電極を形成し、前記コンタクト層の他方の上にドレイン電極を形成する第１２工程と、を含むことを特徴とする。
【００３２】
また、本発明の一態様に係る表示装置用薄膜半導体装置の製造方法は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に多結晶半導体層からなる第１チャネル層を形成する第４工程と、前記第１チャネル層上に非晶質半導体層からなる第２チャネル層を形成する第５工程と、前記第２チャネル層上に、第２の導電形式を前記第２チャネル層に付与する不純物が添加された絶縁層を形成する第６工程と、前記絶縁層上に所定幅のレジストを配置する第７工程と、所定のドライエッチング方法により前記レジストをマスクにして前記絶縁層と前記第２チャネル層の上層とをエッチングして前記第２チャネル層の表面を凸形状とする第８工程と、前記レジストを前記絶縁層から除去する第９工程と、前記絶縁層の端部の上面及び側面、前記絶縁層の側面につらなる前記第２チャネル層の凸形状の側面、並びに前記第２チャネル層の前記凸形状の側面につらなる前記第２チャネル層の上面に、前記第２の導電形式とは逆の第１の導電形式を有する２つのコンタクト層を形成する第１０工程と、前記コンタクト層の一方の上にソース電極を形成し、前記コンタクト層の他方の上にドレイン電極を形成する第１１工程と、を含み、前記第６工程から前記第１０工程の間のいずれかの工程は、前記絶縁層を加熱して前記絶縁層にドープされた不純物を前記第２チャネル層の上層に拡散させる工程を含むことを特徴とする。
【００３３】
これらの態様によると、チャネル層を多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とした場合において、非晶質半導体層からなるチャネル層の全体の膜厚を薄くすることなくオン電流を大幅に増加させることが可能な表示装置用薄膜半導体装置の製造方法を実現できる。また、第２チャネル層の凸形状を単なる抵抗として構成した場合と比較して抵抗が電荷の移動を抑えられる限度を超えてオフ電流を大幅に低下させることが可能な表示装置用薄膜半導体装置の製造方法を実現できる。
【００３４】
ここで、本発明の一態様に係る表示装置用薄膜半導体装置の製造方法は、前記第１の導電形式はＰ型であり、前記第２の導電形式はＮ型であってもよい。
【００３５】
また、本発明の一態様に係る表示装置用薄膜半導体装置の製造方法は、前記第１の導電形式はＮ型であり、前記第２の導電形式はＰ型であってもよい。
【００３６】
また、本発明の一態様に係る表示装置用薄膜半導体装置の製造方法は、前記第１の導電形式はＰ型であり、前記第２の導電形式はＮ型であり、前記絶縁層はＰＳＧ（Phosphorus Silicate Glass）を含んでいてもよい。
【００３７】
また、本発明の一態様に係る表示装置用薄膜半導体装置の製造方法は、前記第１の導電形式はＮ型であり、前記第２の導電形式はＰ型であり、前記絶縁層はＢＳＧ（Boron Silicate Glass）を含んでいてもよい。
【００３８】
以下、本発明の実施の形態における表示装置用薄膜半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３９】
図１は、本発明の実施形態の表示装置用薄膜半導体装置の構成を模式的に示す断面図である。
【００４０】
この表示装置用薄膜半導体装置は、ボトムゲート型の薄膜トランジスタ装置であって、基板１００と、その基板１００上に順次連続的に積層されたゲート電極１１０、ゲート絶縁膜１２０、第１チャネル層１３０、第２チャネル層１４０、絶縁層１５０、一対のコンタクト層１６０及び１６１、並びに一対のソース電極１７０及びドレイン電極１７１とを備える。
【００４１】
基板１００は、例えば石英ガラス等から構成されている。
【００４２】
ゲート電極１１０は、金属例えばモリブデンタングステン（ＭｏＷ）等から構成され、基板１００上に形成されている。
【００４３】
ゲート絶縁膜１２０は、例えば酸化シリコン（ＳｉＯｘ）、窒化珪素（ＳｉＮｙ）及びその積層膜等から構成され、ゲート電極１１０を覆うように基板１００及びゲート電極１１０上に形成されている。
【００４４】
第１チャネル層１３０は、ゲート絶縁膜１２０上に形成された多結晶半導体層、例えば多結晶シリコン等からなり、オン電流を増やしている。なお、多結晶半導体層は、平均粒径が２０ｎｍから５０ｎｍの微結晶性半導体層を含んでいてもよい。また、多結晶半導体層は、平均粒径が２０ｎｍから５０ｎｍの微結晶性半導体層から構成されていてもよい。
【００４５】
第２チャネル層１４０は、第１チャネル層１３０上に形成された非晶質半導体層、例えば非晶質シリコン層等からなり、そのバンドギャップエネルギー（Ｅｇ）は第１チャネル層１３０のＥｇより大きいためオフ電流が低減される。例えば第２チャネル層１４０は１．８ｅＶ、第１チャネル層１３０は１．１ｅＶのＥｇを持つ。
【００４６】
第２チャネル層１４０は、表面に凸形状（凸部）及び平坦形状（平坦部）を持ち、第２チャネル層１４０の凸部の上部の第２導電形式（第１の導電形式とは逆の導電形式）の第２層１４２と、凸部の下部及び凸部以外の平坦部から構成される第１層１４１とから構成されている。第２層１４２によりバックチャネルでの電荷の移動が抑制される一方、第１層１４１の薄膜化によりソース及びドレイン間の横断抵抗が低減されて線形領域での電流量が増大する。
【００４７】
第２チャネル層１４０の凸部とは、例えば図１に示すように、第２チャネル層の一部が台形状に凸となる態様である。
【００４８】
ここで、第２チャネル層１４０の凸部の両側の下部、つまり第２チャネル層１４０の凸部の両側の平坦部の第１層１４１は、ソース電極１７０及びドレイン電極１７１と第１チャネル層１３０との間の電荷の移動経路となる。第２チャネル層では、平坦部の膜厚は凸部の膜厚（凸部の高さ）より薄い。
【００４９】
また、第２層１４２の第２導電形式は、第１の導電形式とは逆の第２の導電形式を付与する不純物が、第２チャネル層１４０へドーピングされることで形成されている。
【００５０】
さらに、第２チャネル層１４０の凸部は、ゲート電極１１０の上方に位置し、その両端がゲート電極１１０の両端より内側に位置する。
【００５１】
さらにまた、第２層１４２は、第２チャネル層１４０の凸部のコンタクト層１６０及び１６１並びに絶縁層１５０と接する部分に、第２チャネル層１４０の凸部をソース電極１７０及びドレイン電極１７１が並ぶ方向に横切る形で連続的に形成される。つまり、第２層１４２は、第２チャネル層１４０の凸部の上面の全面に形成される。
【００５２】
絶縁層１５０は、例えば酸化シリコン（ＳｉＯｘ）及び窒化シリコン（ＳｉＮｙ）等から構成され、第２チャネル層１４０の凸形状（第２層１４２）の上面にのみ形成されている。このことにより、絶縁層１５０は、コンタクト層１６０及び１６１形成におけるエッチングにおいて、第２チャネル層１４０のエッチングを抑えるチャネルエッチングストッパ（ＣＥＳ）層として機能することができる。
【００５３】
ここで、絶縁層１５０の幅は、第２チャネル層１４０の凸部の上部（第２層１４２）の上面の幅と同一幅であり、絶縁層１５０の側面と第２チャネル層１４０の凸部（第２層１４２）の側面とは面一となっている。なお、絶縁層１５０の幅及び第２チャネル層１４０の凸部の幅とは、ソース電極１７０及びドレイン電極１７１の並び方向の幅つまりチャネル電荷の導電方向の幅をいう。
【００５４】
また、第１の導電形式がＰ型であり、第２の導電形式がＮ型である場合、絶縁層１５０はＰＳＧ（Phosphorus Silicate Glass）である態様を含む。一方、第１の導電形式がＮ型であり、第２の導電形式はＰ型である場合、絶縁層１５０はＢＳＧ（Boron Silicate Glass）である態様を含む。
【００５５】
一対のコンタクト層１６０及び１６１は、第２チャネル層１４０（第２層１４２）よりも高不純物濃度の第１の導電形式を有する例えば非晶質シリコン等から構成され、第２チャネル層１４０及び絶縁層１５０の上に離間して設けられている。具体的には、２つのコンタクト層１６０及び１６１は、第２チャネル層１４０の凸部の両側に別々に設けられ、絶縁層１５０の端部の上面及び側面、絶縁層１５０の側面につらなる第２チャネル層１４０の凸部の側面、並びに第２チャネル層１４０の凸部の側面につらなる第２チャネル層１４０の上面（平坦部の上面）に形成されている。
【００５６】
一対のソース電極１７０及びドレイン電極１７１は、離間して設けられている。具体的には、ソース電極１７０は一対のコンタクト層１６０及び１６１の一方であるコンタクト層１６０の上に形成され、ドレイン電極１７１は一対のコンタクト層１６０及び１６１の他方であるコンタクト層１６１の上に形成されている。ソース電極１７０及びドレイン電極１７１は、それぞれ導電性材料及び合金等の単層構造又は多層構造、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、モリブデンタングステン(ＭｏＷ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等により構成されている。
【００５７】
図２及び図３は本実施形態に係る表示装置用薄膜半導体装置の製造方法を模式的に説明するための断面図である。
【００５８】
まず、図２（ａ）に示されるように、基板１００が準備される。
【００５９】
次に、図２（ｂ）に示されるように、基板１００上にゲート電極１１０が形成される。例えば、基板１００上に例えばスパッタ法により金属膜が形成され、フォトレジストマスクを用いたウェットエッチングが行われ、金属膜が所望の形状にパターニングされる。パターニングされた金属膜はゲート電極１１０として形成される。
【００６０】
次に、図２（ｃ）に示されるように、ゲート電極１１０上にゲート絶縁膜１２０が形成される。
【００６１】
次に、図２（ｄ）に示されるように、ゲート絶縁膜１２０上に多結晶半導体層からなる第１チャネル層１３０が例えばプラズマＣＶＤ法等により形成される。
【００６２】
次に、図２（ｅ）に示されるように、第１チャネル層１３０上に非晶質半導体層からなる第２チャネル層１４０が形成される。
【００６３】
次に、図２（ｆ）に示されるように、第２チャネル層１４０の上層を第２の導電形式とするために、第２の導電形式の不純物、例えばＢ（ボロン）等が第２チャネル層１４０の上層領域の全面にドープされる。これにより、第１層１４１及び第２層１４２が形成される。
【００６４】
次に、図２（ｇ）に示されるように、第２チャネル層１４０上に絶縁層１５０が形成される。
【００６５】
次に、図２（ｈ）に示されるように、絶縁層１５０上に所定幅のレジスト２００が配置される。
【００６６】
次に、図２（ｉ）に示されるように、所定のドライエッチング方法によりレジスト２００をマスクにして絶縁層１５０と第２チャネル層１４０の不純物がドープされた上層（第２層１４２）とが一括してエッチングされて第２チャネル層１４０の表面が凸形状（凸部）とされる。
【００６７】
次に、図３（ａ）に示されるように、レジスト２００が絶縁層１５０から除去される。
【００６８】
次に、図３（ｂ）に示されるように、絶縁層１５０の上面及び側面、絶縁層１５０の側面につらなる第２チャネル層１４０の凸部の側面、並びに第２チャネル層１４０の凸部の側面につらなる第２チャネル層１４０の上面に、第２の導電形式とは逆の第１の導電形式を有するコンタクト層２１０が例えばプラズマＣＶＤ法等により形成される。
【００６９】
次に、図３（ｃ）に示されるように、コンタクト層２１０上にソースドレイン電極２２０が例えばスパッタ法により形成される。
【００７０】
次に、図３（ｄ）に示されるように、コンタクト層２１０及びソースドレイン電極２２０における第２チャネル層１４０の凸部上方に位置する部分が、所定のドライエッチング方法によりレジストをマスクにし、絶縁層１５０をエッチングストッパ層としてエッチングされる。これにより、絶縁層１５０の端部の上面及び側面、絶縁層１５０の側面につらなる第２チャネル層１４０の凸部の側面、並びに第２チャネル層１４０の凸部の側面につらなる第２チャネル層１４０の上面に、第２の導電形式とは逆の第１の導電形式を有する２つのコンタクト層１６０及び１６１が第２チャネル層１４０の凸部の両側に別々に形成される。同時に、コンタクト層１６０及び１６１の一方のコンタクト層１６０の上にソース電極１７０が形成され、コンタクト層１６０及び１６１の他方のコンタクト層１６１上にドレイン電極１７１が形成される。
【００７１】
最後に、図３（ｅ）に示されるように、表示装置用薄膜半導体装置の全体を覆うように、パッシベーション膜２３０が形成される。
【００７２】
上記構造を有する表示装置用薄膜半導体装置によれば、第１チャネル層１３０を経由する電荷は移動し易くなってオン特性が改善され、また、第２チャネル層１４０を経由する電荷の移動は制限されてオフ特性が改善される。これらの効果が得られる原理について図４Ａ〜図７Ｂを用いて以下に説明する。
【００７３】
まず、オン電流の増大という効果が得られる原理について説明する。
【００７４】
図４Ａは、基板４００、ゲート電極４１０、ゲート絶縁膜４２０、第１チャネル層４３０、第２チャネル層４４０、絶縁層４５０、一対のコンタクト層４６０及び４６１、並びに一対のソース電極４７０及びドレイン電極４７１を備える一般的な表示装置用薄膜半導体装置の構成を模式的に示す断面図である。図４Ｂは、図１の本実施形態に係る表示装置用薄膜半導体装置の構成を模式的に示す断面図である。図５Ａは、ドレイン電圧Ｖｄｓが０Ｖのときの図４Ａの破線Ａ−Ｂ及び図４Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイル（電荷の移動経路の１つであるフロントチャネルにおけるエネルギーバンドプロファイル）を示している。図５Ｂは、ドレイン電圧Ｖｄｓが０Ｖより大きいときの図４Ａの破線Ａ−Ｂ及び図４Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイル（電荷の移動経路の１つであるフロントチャネルにおけるエネルギーバンドプロファイル）を示している。
【００７５】
なお、図４Ａ及び図４Ｂでは、コンタクト層としてｎ＋非晶質シリコン層（ｎ＋層）、第１チャネル層として微結晶シリコン層（ｕｃ−Ｓｉ層）、第２チャネル層として非晶質シリコン層（ａ−Ｓｉ層）を想定している。
【００７６】
また、図５Ａ及び図５Ｂにおいて、実線は図４Ａの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示し、破線は図４Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示している。
【００７７】
第２チャネル層は非晶質半導体層であるため高抵抗である。しかし、図４Ｂの第２チャネル層は、図４Ａの第２チャネル層に比べて厚さΔｄだけ電荷の移動経路上の厚さが縮小するため、第２チャネル層の厚さ２×Δｄ分の横断抵抗が図４Ａの表示装置用薄膜半導体装置と比べて減少し、図４Ｂの表示装置用薄膜半導体装置ではオン電流が増大する。また、図４Ｂのように第２チャネル層が薄い場合、大きな電圧Ｖｄｓを印加したとき、第２チャネル層が厚い場合に比べて点Ｃにおけるポテンシャル障壁Δφ１の低下が容易に誘起され、キャリアはポテンシャル障壁Δφ１の低下分だけ第１チャネル層と第２チャネル層との間を電荷が移動しやすくなる。従って、第２チャネル層の厚さΔｄの縮小により、単なる横断抵抗の減少以上に第２チャネル層の厚さ２×Δｄ分の横断抵抗を減少させてオン電流を大幅に増大することができる。
【００７８】
次に、オフ電流の低減という効果が得られる原理について説明する。
【００７９】
図６Ａは、図４Ａと同様の一般的な表示装置用薄膜半導体装置の構成を模式的に示す断面図であり、図６Ｂは、図４Ｂと同様の本実施形態に係る表示装置用薄膜半導体装置の構成を模式的に示す断面図である。図７Ａは、ドレイン電圧Ｖｄｓが０Ｖのときの図６Ａの破線Ａ−Ｂ及び図６Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイル（電荷の移動経路の１つであるバックチャネルにおけるエネルギーバンドプロファイル）を示している。図７Ｂは、ドレイン電圧Ｖｄｓが０Ｖより大きいときの図６Ａの破線Ａ−Ｂ及び図６Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイル（電荷の移動経路の１つであるバックチャネルにおけるエネルギーバンドプロファイル）を示している。
【００８０】
なお、図６Ａ及び図６Ｂでは、コンタクト層としてｎ＋非晶質シリコン層（ｎ＋層）、第１チャネル層として微結晶シリコン層（ｕｃ−Ｓｉ層）、第２チャネル層として非晶質シリコン層（ａ−Ｓｉ層）を想定している。
【００８１】
また、図７Ａ及び図７Ｂにおいて、実線は絶縁層に正電荷がない場合の図６Ａの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示し、破線は図６Ｂの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示し、点線は絶縁層に正電荷がある場合の図６Ａの破線Ａ−Ｂにおけるエネルギーバンドプロファイルを示している。
【００８２】
図７Ａ及び図７Ｂのエネルギーバンドプロファイル（図７Ａの実線）に着目すると、コンタクト層と第２チャネル層との間にポテンシャル障壁Δφ２が生じ、コンタクト層から第２チャネル層に至るバックチャネルの形成及びコンタクト層から第２チャネル層への電荷流入が防がれている。しかしながら、第２チャネル層に接する絶縁層に、コンタクト層の導電形式（ここではＮ型）と逆の導電形式（ここではＰ型）と一致する符号を持つ固定電荷（ここでは正の固定電荷）が存在する場合、図７Ａ及び図７Ｂのエネルギーバンドプロファイル（図７Ａの点線）に示すように、固定電荷の存在により第２チャネル層に印加される電圧のためポテンシャル障壁Δφ２の低下が誘起される。その結果、固定電荷の存在により第２チャネル層に印加される電圧が、絶縁層と第２チャネル層との界面におけるバックチャネル形成のしきい値電圧を超え、バックチャネルでの電荷伝導が起こりリーク電流としてオフ電流が増加してしまう。これに対し、図６Ｂのように第２チャネル層の凸部の上部がコンタクト層の導電形式と逆の導電形式（ここではＰ型）を有する場合、第２チャネル層１４０の凸部の上部でポテンシャル障壁Δφ２は図７Ａ及び図７Ｂの破線に示すように大きくなり、絶縁層と第２チャネル層との界面におけるバックチャネル形成のしきい値電圧が大きくなるので、第２チャネル層に印加される固定電荷の存在による電圧が、絶縁層と第２チャネル層との界面におけるバックチャネル形成のしきい値電圧を超えることが抑えられる。その結果、バックチャネルでの電荷伝導によるリーク電流を抑制でき、オフ電流を大幅に低下させることができる。
【００８３】
以上の本実施形態に係る表示装置用薄膜半導体装置により得られる効果が電流−電圧特性に対して与える影響を図８Ａ、図８Ｂ及び図８Ｃに示す。
【００８４】
図８Ａは、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図であり、表示装置用薄膜半導体装置の伝達特性を示している。図８Ｂは、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの変化を示す図であり、表示装置用薄膜半導体装置の出力特性を示している。
【００８５】
なお、図８Ａ及び図８Ｂにおいて、破線は図４Ｂで示した本実施形態に係る表示装置用薄膜半導体装置の特性を示し、実線は図４Ａで示した一般的な表示装置用薄膜半導体装置の特性を示している。
【００８６】
図８Ａに着目すると、一般的な表示装置用薄膜半導体装置に比べて本実施形態に係る表示装置用薄膜半導体装置では、オン電流のトップレベルが上昇している。これは、ディスプレイの大画面化及び高解像度化に伴い要求される表示装置用薄膜半導体装置の電流供給能力の向上の点から好ましい特性となる。例えば、表示装置用薄膜半導体装置は、図９に示す走査線駆動回路３１１、信号線駆動回路３１２、表示部３１３及びＴＦＴ電源３１０を備える有機ＥＬ表示装置（ＥＬディスプレイ）に用いられる。具体的に、表示装置用薄膜半導体装置は、表示部３１３の画素回路を構成するゲート線３２０、ソース線３２１、ＴＦＴ電源線３２２、ＥＬ電源３２３、画素スイッチング用薄膜半導体装置（選択トランジスタ）３２４と、有機ＥＬ素子電流供給用薄膜半導体装置（駆動トランジスタ）３２５、付加容量３２６及び有機ＥＬ素子３２７のうちの駆動トランジスタ３２５に用いられる。この場合、表示装置用薄膜半導体装置の優れたオン特性から駆動トランジスタ３２５のサイズを小さくできるため、ＥＬディスプレイにおいて、開口率の向上と共に歩留まりの向上を実現できる。また、低消費電力化も実現できる。
【００８７】
また、図８Ａより、一般的な表示装置用薄膜半導体装置に比べて本実施形態に係る表示装置用薄膜半導体装置では、オフ電流のボトムレベルが減少している。従って、例えば表示装置用薄膜半導体装置が図９のＥＬディスプレイの選択トランジスタ３２４に用いられた場合、表示装置用薄膜半導体装置の優れたオフ特性からリーク電流によるコントラストの低下及びパネル内の画質不均一を防ぐことができ、優れたデータ保持特性を確保することができる。
【００８８】
また、一般的な表示装置用薄膜半導体装置に比べて本実施形態に係る表示装置用薄膜半導体装置では、オン電流及びオフ電流の特性改善によりオンオフ比が取れる。従って、例えば表示装置用薄膜半導体装置が図９のＥＬディスプレイの駆動トランジスタ３２５に用いられた場合、ＥＬディスプレイにおいてコントラスト比が取れるようになり、画質向上を実現できる。
【００８９】
次に、図８Ｂに着目すると、一般的な表示装置用薄膜半導体装置はドレイン電圧Ｖｄｓが小さい領域でドレイン電流Ｉｄｓが減少しているのに対し、本実施形態に係る表示装置用薄膜半導体装置は特にドレイン電圧Ｖｄｓが小さい領域においてドレイン電流Ｉｄｓが増大している。従って、例えば表示装置用薄膜半導体装置が図９のＥＬディスプレイの選択トランジスタ３２４に用いられた場合、ＥＬディスプレイにおいて、走査線選択期間における画素電位とデータ電位との充電誤差を防ぐことができる。
【００９０】
次に、第２チャネル層１４０の凸部の両側の平坦部の膜厚を薄くすることにより得られる効果を図８Ｃに示す。
【００９１】
図８Ｃは、ドレイン電圧Ｖｄｓを０．１Ｖ、ゲート電圧Ｖｇｓを２０Ｖとしたときの第２チャネル層１４０の平坦部の膜厚（図１の膜厚Ｂ）に対するドレイン電流Ｉｄｓの変化を示す図である。
【００９２】
なお、図８Ｃは、ゲート絶縁膜１２０を膜厚１７０ｎｍのＳｉＯ２より構成し、第１チャネル層１３０を膜厚３０ｎｍの微結晶シリコンより構成し、第２チャネル層１４０の凸部の膜厚を１５０ｎｍの非晶質シリコン層より構成し、絶縁層１５０を膜厚１５０ｎｍのＳｉＯ２より構成し、コンタクト層１６０及び１６１を膜厚２５ｎｍのＮ＋型層としたときに得られたものである。
【００９３】
図８Ｃより、第２チャネル層１４０の平坦部の膜厚が薄くなるに従ってドレイン電流Ｉｄｓが増大するのが分かる。従って、表示装置用薄膜半導体装置が図９のＥＬディスプレイの駆動トランジスタ３２５に用いられる場合、オン特性を向上させるために、第２チャネル層１４０の平坦部の膜厚を薄くすることが好ましい。
【００９４】
以上のように本実施の形態の表示装置用薄膜半導体装置によれば、チャネル層として多結晶半導体層からなるチャネル層と非晶質半導体層からなるチャネル層との二層構造とした場合において、オン電流を大幅に増加させつつ、オフ電流を大幅に低下させることができ、優れたオンオフ特性を有する表示装置用薄膜半導体装置を実現することができる。
【００９５】
（変形例１）
図１０及び図１１は本変形例に係る表示装置用薄膜半導体装置の製造方法を模式的に説明するための断面図である。
【００９６】
まず、図１０（ａ）に示されるように、基板１００が準備される。
【００９７】
次に、図１０（ｂ）に示されるように、基板１００上にゲート電極１１０が形成される。例えば、基板１００上に例えばスパッタ法により金属膜が形成され、フォトレジストマスクを用いたウェットエッチングが行われ、金属膜が所望の形状にパターニングされる。パターニングされた金属膜はゲート電極１１０として形成される。
【００９８】
次に、図１０（ｃ）に示されるように、ゲート電極１１０上にゲート絶縁膜１２０が形成される。
【００９９】
次に、図１０（ｄ）に示されるように、ゲート絶縁膜１２０上に多結晶半導体層からなる第１チャネル層１３０が例えばプラズマＣＶＤ法等により形成される。
【０１００】
次に、図１０（ｅ）に示されるように、第１チャネル層１３０上に非晶質半導体層からなる第１層１４１が形成される。
【０１０１】
次に、図１０（ｆ）に示されるように、第１層１４１上の全面に第２の導電形式を有するよう不純物を含有する第２層１４２が形成され、第１層１４１及び第２の導電形式を有するよう不純物を含有する第２層１４２よりなる第２チャネル層１４０が形成される。
【０１０２】
次に、図１０（ｇ）に示されるように、第２チャネル層１４０上に絶縁層１５０が形成される。
【０１０３】
次に、図１０（ｈ）に示されるように、絶縁層１５０上に所定幅のレジスト２００が配置される。
【０１０４】
次に、図１０（ｉ）に示されるように、所定のドライエッチング方法によりレジスト２００をマスクにして絶縁層１５０と第２チャネル層１４０の不純物がドープされた上層（第２層１４２）とが一括してエッチングされて第２チャネル層１４０の表面が凸形状（凸部）とされる。
【０１０５】
次に、図１１（ａ）に示されるように、レジスト２００が絶縁層１５０から除去される。
【０１０６】
次に、図１１（ｂ）に示されるように、絶縁層１５０の上面及び側面、絶縁層１５０の側面につらなる第２チャネル層１４０の凸部の側面、並びに第２チャネル層１４０の凸部の側面につらなる第２チャネル層１４０の上面に、第２の導電形式とは逆の第１の導電形式を有するコンタクト層２１０が例えばプラズマＣＶＤ法等により形成される。
【０１０７】
次に、図１１（ｃ）に示されるように、コンタクト層２１０上にソースドレイン電極２２０が例えばスパッタ法等により形成される。
【０１０８】
次に、図１１（ｄ）に示されるように、コンタクト層２１０及びソースドレイン電極２２０における第２チャネル層１４０の凸部上方に位置する部分が、所定のドライエッチング方法によりレジストをマスクにし、絶縁層１５０をエッチングストッパ層としてエッチングされる。これにより、絶縁層１５０の端部の上面及び側面、絶縁層１５０の側面につらなる第２チャネル層１４０の凸部の側面、並びに第２チャネル層１４０の凸部の側面につらなる第２チャネル層１４０の上面に、第２の導電形式とは逆の第１の導電形式を有する２つのコンタクト層１６０及び１６１が第２チャネル層１４０の凸部の両側に別々に形成される。同時に、コンタクト層１６０及び１６１の一方のコンタクト層１６０の上にソース電極１７０が形成され、コンタクト層１６０及び１６１の他方のコンタクト層１６１上にドレイン電極１７１が形成される。
【０１０９】
最後に、図１１（ｅ）に示されるように、表示装置用薄膜半導体装置の全体を覆うように、パッシベーション膜２３０が形成される。
【０１１０】
（変形例２）
図１２及び図１３は本変形例に係る表示装置用薄膜半導体装置の製造方法を模式的に説明するための断面図である。
【０１１１】
まず、図１２（ａ）に示されるように、基板１００が準備される。
【０１１２】
次に、図１２（ｂ）に示されるように、基板１００上にゲート電極１１０が形成される。例えば、基板１００上に例えばスパッタ法により金属膜が形成され、フォトレジストマスクを用いたウェットエッチングが行われ、金属膜が所望の形状にパターニングされる。パターニングされた金属膜はゲート電極１１０として形成される。
【０１１３】
次に、図１２（ｃ）に示されるように、ゲート電極１１０上にゲート絶縁膜１２０が形成される。
【０１１４】
次に、図１２（ｄ）に示されるように、ゲート絶縁膜１２０上に多結晶半導体層からなる第１チャネル層１３０が例えばプラズマＣＶＤ法等により形成される。
【０１１５】
次に、図１２（ｅ）に示されるように、第１チャネル層１３０上に非晶質半導体層からなる第２チャネル層１４０が形成される。
【０１１６】
次に、図１２（ｆ）に示されるように、第２チャネル層１４０上に第２の導電形式を第２チャネル層１４０に付与する不純物が添加された絶縁層１５０が形成される。
【０１１７】
ここで、第２の導電形式がＰ型であり、第１の導電形式がＮ型である場合、絶縁層１５０はＢＳＧ（Boron Silicate Glass）を含む。一方、第２の導電形式がＮ型であり、第１の導電形式はＰ型である場合、絶縁層１５０はＰＳＧ（Phosphorus Silicate Glass）を含む。
【０１１８】
次に、図１２（ｇ）に示されるように、絶縁層１５０を加熱して絶縁層１５０にドープされた不純物を第２チャネル層１４０の上層に拡散させて第１層１４１及び第２層１４２が形成される。加熱方法としては、例えばレーザアニール、及び絶縁層１５０形成時の自然拡散等がある。
【０１１９】
次に、図１２（ｈ）に示されるように、絶縁層１５０上に所定幅のレジスト２００が配置される。
【０１２０】
次に、図１３（ａ）に示されるように、所定のドライエッチング方法によりレジスト２００をマスクにして絶縁層１５０と第２チャネル層１４０の上層とが一括してエッチングされて第２チャネル層１４０の表面が凸形状（凸部）とされる。
【０１２１】
次に、図１３（ｂ）に示されるように、レジスト２００が絶縁層１５０から除去される。
【０１２２】
次に、図１３（ｃ）に示されるように、絶縁層１５０の上面及び側面、絶縁層１５０の側面につらなる第２チャネル層１４０の凸部の側面、並びに第２チャネル層１４０の凸部の側面につらなる第２チャネル層１４０の上面に、第２の導電形式とは逆の第１の導電形式を有するコンタクト層２１０が例えばプラズマＣＶＤ法等により形成される。
【０１２３】
次に、図１３（ｄ）に示されるように、コンタクト層２１０上にソースドレイン電極２２０が例えばスパッタ法等により形成される。
【０１２４】
次に、図１３（ｅ）に示されるように、コンタクト層２１０及びソースドレイン電極２２０における第２チャネル層１４０の凸部上方に位置する部分が、所定のドライエッチング方法によりレジストをマスクにし、絶縁層１５０をエッチングストッパ層としてエッチングされる。これにより、絶縁層１５０の端部の上面及び側面、絶縁層１５０の側面につらなる第２チャネル層１４０の凸部の側面、並びに第２チャネル層１４０の凸部の側面につらなる第２チャネル層１４０の上面に、第２の導電形式とは逆の第１の導電形式を有する２つのコンタクト層１６０及び１６１が第２チャネル層１４０の凸部の両側に別々に形成される。同時に、コンタクト層１６０及び１６１の一方のコンタクト層１６０の上にソース電極１７０が形成され、コンタクト層１６０及び１６１の他方のコンタクト層１６１上にドレイン電極１７１が形成される。
【０１２５】
最後に、図１３（ｆ）に示されるように、表示装置用薄膜半導体装置の全体を覆うように、パッシベーション膜２３０が形成される。
【０１２６】
なお、図１２（ｆ）で示す絶縁層１５０を形成する工程の後の図１２（ｇ）で示す工程で、絶縁層１５０を加熱して絶縁層１５０にドープされた不純物を第２チャネル層１４０の上層に拡散させて第２層１４２を形成するとした。しかし、絶縁層１５０の不純物を第２チャネル層１４０の上層に拡散させて第２層１４２を形成する工程は、コンタクト層の形成前であればいずれの工程で行われてもよく、図１２（ｆ）で示す工程から図１３（ｃ）で示すコンタクト層を形成する工程の間のいずれかの工程で行われてもよい。
【０１２７】
以上、本発明の表示装置用薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【０１２８】
例えば、第１の導電形式と第２の導電形式とは、以上説明した組み合わせと逆の構成となっていてもよいことは言うまでもない。
【産業上の利用可能性】
【０１２９】
本発明は、表示装置用薄膜半導体装置に利用でき、特に液晶ディスプレイ及び有機ＥＬディスプレイ等に利用することができる。
【符号の説明】
【０１３０】
１００、４００    基板
１１０、４１０    ゲート電極
１２０、４２０    ゲート絶縁膜
１３０、４３０    第１チャネル層
１４０、４４０    第２チャネル層
１４１    第１層
１４２    第２層
１５０、４５０    絶縁層
１６０、１６１、２１０、４６０、４６１    コンタクト層
１７０、４７０    ソース電極
１７１、４７１    ドレイン電極
２００    レジスト
２２０    ソースドレイン電極
２３０    パッシベーション膜
３１０    ＴＦＴ電源
３１１    走査線駆動回路
３１２    信号線駆動回路
３１３    表示部
３２０    ゲート線
３２１    ソース線
３２２    ＴＦＴ電源線
３２３    ＥＬ電源
３２４    画素スイッチング用薄膜半導体装置
３２５    有機ＥＬ素子電流供給用薄膜半導体装置
３２６    付加容量
３２７    有機ＥＬ素子
【図１】
0005421357.tif 000002
【図２】
0005421357.tif 000003
【図３】
0005421357.tif 000004
【図４Ａ】
0005421357.tif 000005
【図４Ｂ】
0005421357.tif 000006
【図５Ａ】
0005421357.tif 000007
【図５Ｂ】
0005421357.tif 000008
【図６Ａ】
0005421357.tif 000009
【図６Ｂ】
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【図７Ａ】
0005421357.tif 000011
【図７Ｂ】
0005421357.tif 000012
【図８Ａ】
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【図８Ｂ】
0005421357.tif 000014
【図８Ｃ】
0005421357.tif 000015
【図９】
0005421357.tif 000016
【図１０】
0005421357.tif 000017
【図１１】
0005421357.tif 000018
【図１２】
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【図１３】
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