(57)【特許請求の範囲】
【請求項１】
入力クロックを、整数ＣＴＳと整数Ｎの比であるＮ／ＣＴＳ分周した出力クロックを出力することができる分数分周回路であって、
ＣＴＳ／Ｎの商をＣＴＳｑｕｏとし、ＣＴＳ／Ｎの余りをＣＴＳｒｅｍとした場合、
入力クロックを１／ＣＴＳ分周する第１の分周回路と、
入力クロックを１／ＣＴＳｑｕｏ分周する第２の分周回路と、
前記第２の分周回路の出力に１クロックを加えるクロック追加回路と、
前記第２の分周回路の出力の周期数を前記第２の分周回路のキャリーもしくは前記クロック追加回路の出力でカウントするカウンタと、
Ｎ／ＣＴＳｒｅｍの整数倍と前記カウンタの値とが一致するか否かを判断する一致検出回路と、
前記一致検出回路によって一致が検出された場合、前記クロック追加回路からの出力を出力クロックとして出力し、一致が検出されない場合、前記第２の分周回路からの出力を出力クロックとして出力するセレクタ回路とを備える、分数分周回路。
【請求項２】
入力クロックを、整数ＣＴＳと整数Ｎの比であるＮ／ＣＴＳ分周した出力クロックを出力することができる分数分周回路であって、
ＣＴＳ／Ｎの商をＣＴＳｑｕｏとし、ＣＴＳ／Ｎの余りをＣＴＳｒｅｍとした場合、
前記入力クロックを１／ＣＴＳ分周し、１／ＣＴＳ分周されたＣＴＳクロック内において、ＣＴＳｑｕｏの周期数をカウントし、そのカウント値がＮ／ＣＴＳｒｅｍの整数倍と一致する場合に、周期がＣＴＳｑｕｏ＋１となるクロックを出力し、一致しない場合に、周期がＣＴＳｑｕｏとなるクロックを出力することを特徴とする、分数分周回路。
【請求項３】
変動するＣＴＳ及びＮに対してクロックを随時出力することを特徴とする、請求項１又は２に記載の分数分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、原発振クロックに対して分数比で表されるクロック周波数をディジタル分周器を用いて生成するクロック生成回路に用いられる分数分周回路に関するものである。
【背景技術】
【０００２】  ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）においてシンク・デバイスは、オーディオ・クロックを再生するためにパラメータＣＴＳとＮを受信する。ＣＴＳとＮは、ＴＭＤＳクロックとオーディオ・クロックの分周比を表すものであり、シンク・デバイスは、これらのパラメータを用いて分数分周を行い、ＴＭＤＳクロックからオーディオ・クロックを再生する。分数分周回路に関する先行技術として、特許文献１〜９がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５４−０２５６５８号公報
【特許文献２】特開平０２−０９６４２９号公報
【特許文献３】特開平０２−２７１７１７号公報
【特許文献４】特開平０８−２４２１６５号公報
【特許文献５】特開平１１−０９８００７号公報
【特許文献６】特開２００６−１７４１９７号公報
【特許文献７】特開平０３−１５５２１９号公報
【特許文献８】特開平０４−０８３４２５号公報
【特許文献９】特開２００９−２６７６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】  入力クロックｆｃｌｋと出力クロックｆｏｕｔに、
0005407087.tif 000002
の関係があるとする。図１に示すようにｆｃｌｋを１／ＣＴＳ分周した周期にＮ個のクロックが存在するとｆｏｕｔ０の平均周波数は上記関係式を満足する。しかし、図１に示すように分周すると、Ｎ個のクロックにエッジが偏りジッタが大きくなる。
それゆえ、本発明の目的は、クロックエッジを偏りが少なく配置して、ジッタを小さくすることができる分数分周回路を提供することである。
【課題を解決するための手段】
【０００５】  本発明を回路構成で捉えると、以下のような特徴を有する。本発明は、入力クロックを、整数ＣＴＳと整数Ｎの比であるＮ／ＣＴＳ分周した出力クロックを出力することができる分数分周回路（１０）であって、ＣＴＳ／Ｎの商をＣＴＳｑｕｏとし、ＣＴＳ／Ｎの余りをＣＴＳｒｅｍとした場合、入力クロックを１／ＣＴＳ分周する第１の分周回路（２０）と、入力クロックを１／ＣＴＳｑｕｏ分周する第２の分周回路（５１）と、第２の分周回路の出力に１クロックを加えるクロック追加回路（５２，５３，５４）と、第２の分周回路の出力の周期数を第２分周回路のキャリーもしくはクロック追加回路の出力でカウントするカウンタ（４４）と、Ｎ／ＣＴＳｒｅｍの整数倍とカウンタの値とが一致するか否かを判断する一致検出回路（４１）と、一致検出回路によって一致が検出された場合、クロック追加回路からの出力を出力クロックとして出力し、一致が検出されない場合、第２の分周回路からの出力を出力クロックとして出力するセレクタ回路とを備える。【０００６】  また、本発明を機能的に捉えると、以下のような特徴と有する。本発明は、入力クロックを、整数ＣＴＳと整数Ｎの比であるＮ／ＣＴＳ分周した出力クロックを出力することができる分数分周回路であって、ＣＴＳ／Ｎの商をＣＴＳｑｕｏとし、ＣＴＳ／Ｎの余りをＣＴＳｒｅｍとした場合、入力クロックを１／ＣＴＳ分周し、１／ＣＴＳ分周されたＣＴＳクロック内において、ＣＴＳｑｕｏの周期数をカウントし、そのカウント値がＮ／ＣＴＳｒｅｍの整数倍と一致する場合に、周期がＣＴＳｑｕｏ＋１となるクロックを出力し、一致しない場合に、周期がＣＴＳｑｕｏとなるクロックを出力することを特徴とする。【０００７】  また、本発明は、出力クロックの周期を入力クロック周期×ＣＴＳの周期ごとにリアルタイムで演算するために、変動するＣＴＳ及びＮに対してクロックを随時出力することを特徴とする。
【発明の効果】
【０００８】  ｆｏｕｔの周期のばらつきをｆｃｌｋの１周期以下にすることによってｆｏｕｔのクロックジッタが低減する。演算した周期の変動に偏りが少なく低周波ジッタが低減する。出力クロックの周期をＣＴＳ／Ｎの商と余りを使用してリアルタイムに演算するので、変動するＣＴＳ及びＮにおいても動作可能である。整数ＣＴＳ以下の整数Ｎであればどのような値であっても演算可能である。【０００９】  本発明のこれら、及び他の目的、特徴、局面、効果は、添付図面と照合して、以下の詳細な説明から一層明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】ＣＴＳとＮのよる分数分周例
【図２】分数分周回路実施例
【図３】ＣＴＳ／Ｎの商と余りを用いた分数分周例
【図４】Ｎ／ＣＴＳｒｅｍの整数商と有理数商の関係
【図５】従来回路
【図６】ＰＬＬを用いてジッタ除去した分数分周回路
【図７】Ｍ逓倍クロックを使用した分数分周回路
【図８】分数分周回路を使用した任意クロック周波数のクロック生成器
【図９】ＣＴＳ＝７，Ｎ＝７とした場合のタイムチャート
【図１０】ＣＴＳ＝１２，Ｎ＝４とした場合（ＣＴＳがＮで割り切れる場合）のタイムチャート
【図１１】ＣＴＳ＝１１，Ｎ＝３とした場合（ＣＴＳ／Ｎに余りがある場合で単純な場合）のタイムチャート
【図１２】ＣＴＳ＝２２，Ｎ＝６とした場合（ＣＴＳ／Ｎに余りがある場合）のタイムチャート
【図１３】ＣＴＳ＝１３，Ｎ＝７とした場合（ＣＴＳ／Ｎの余りが最大の場合）のタイムチャート
【図１４】ＣＴＳ＝２９，Ｎ＝８とした場合（ＣＴＳ／Ｎの余りがある場合で、余りがＮの半分くらいの値の場合）のタイムチャート
【発明を実施するための形態】
【００１１】  以下、本発明に係わる分数分周回路の実施形態について説明する。
【００１２】  図２は、本発明に係わる分数分周回路の実施形態を示す回路図である。図２において、１０は分数分周回路、２０はＣＴＳカウント用ダウンカウンタ、３０はＣＴＳ余り演算回路、３１はＣＴＳ商演算回路、３２はＮ値ラッチ回路、３３はＣＴＳ余り値ラッチ回路、３４はＣＴＳ商値ラッチ回路、４０はｆｏｕｔクロック数比較演算回路、４１はｆｏｕｔクロック数一致検出回路、４２は非０検出回路、４３は論理積回路、４４はｆｏｕｔクロックカウント用アップカウンタ、４５はＣＴＳｒｅｍカウント用アップカウンタ、４６は論理積回路、５０は論理和回路、５１はｆｏｕｔ周期用ダウンカウンタ、５２はフリップフロップ回路、５３はインバータ回路、５４は論理積回路、５５は２：１セレクタ回路、６０は論理積回路である。
【００１３】  図１で示したように、入力クロックｆｃｌｋをＮ／ＣＴＳ分周する場合、ｆｃｌｋを１／ＣＴＳ分周した一周期内にＮ個のクロックが存在する必要がある。したがって、ＣＴＳをＮで割ったときの商と余りの関係式を利用して、Ｎ／ＣＴＳ分周を行うことができる。
【００１４】  ＣＴＳをＮで割ったときの商をＣＴＳｑｕｏ、余りをＣＴＳｒｅｍとすると以下の関係がある。
0005407087.tif 000003
図３にＣＴＳｑｕｏとＣＴＳｒｅｍの関係を示す。ＣＴＳがＮで割り切れない場合、ＣＴＳｑｕｏ周期のクロックエッジがＮ個均等に並び、ＣＴＳｒｅｍクロック領域にはクロックエッジが存在しないため、周期が偏ることとなる。ＣＴＳがＮで割り切れる場合はＣＴＳｒｅｍが０となりｆｏｕｔ１の周期はＣＴＳｑｕｏクロックであるからジッタは０になる。したがって、ＣＴＳがＮで割り切れない場合に、クロックエッジを分散させる必要がある。
【００１５】  ＣＴＳｒｅｍクロック領域を分散させＣＴＳｒｅｍ個の（ＣＴＳｑｕｏ＋１）クロック周期と（Ｎ‐ＣＴＳｒｅｍ）個のＣＴＳｑｕｏクロック周期にクロックエッジを配置する。そのようにクロック
0005407087.tif 000004
ＣＴＳｒｅｍ）ＣＴＳｑｕｏの関係式が成立するので、Ｎ／ＣＴＳ分周が実現される。クロックエッジの数はＮであるので、
0005407087.tif 000005
の関係を満足し、クロックの揺らぎはｆｃｌｋの１周期以下になる。
【００１６】  次に、図４を参照しながら、クロックエッジを配置する方法について検討する。図４に縦軸にＣＴＳｒｅｍを横軸にＮを割振ったグラフを示す。Ｎの（１／ＣＴＳｒｅｍ）倍から（ＣＴＳｒｅｍ／ＣＴＳｒｅｍ）倍の一次関数ｙ＝（ＣＴＳｒｅｍ／Ｎ）ｘについて、ｙを１〜ＣＴＳｒｅｍまで変化させた場合のｘの値である有理数の解は、（０，０）と（Ｎ，ＣＴＳｒｅｍ）を結ぶ直線と縦軸の１〜ＣＴＳｒｅｍから水平に引いた線の交点から垂直に下ろした直線の横軸と交わる点である。なお、ＮをＣＴＳｒｅｍで割ったときの商について、割り切れる場合の整数の商と、割り切れ
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【００１７】  ここで横軸の一目盛りをＣＴＳｑｕｏクロック間隔としＮカウンタのカウント値がＣＴＳ／Ｎの整数商と一致する場合はＣＴＳｒｅｍのクロックを分散配置するためにｆｃｌｋの１クロック分を追加する。すると、間隔はＣＴＳｑｕｏもしくはＣＴＳｑｕｏ＋１となり、ＣＴＳｑｕｏの個数は（Ｎ‐ＣＴＳｒｅｍ）でＣＴＳｑｕｏ＋１の個数はＣＴＳｒｅｍとなる。
【００１８】  Ｎカウンタがカウントするごとにｆｃｌｋをゲートして１クロックを出力する。出力されるクロック（ｆｏｕｔ）は、クロックエッジの個数がＮとなり、（Ｎ‐ＣＴＳｒｅｍ）個のＣＴＳｑｕｏ周期のクロックとＣＴＳｒｅｍ個の（ＣＴＳｑｕｏ＋１）周期のクロックとなる。これにより、
0005407087.tif 000007
の関係を満足し、クロックの揺らぎはｆｃｌｋの１周期以下になる。ＣＴＳｑｕｏと（ＣＴＳｑｕｏ＋１）は偏りが少なく分散配置される。
上記のようにしてクロックの分散配置を実現する分数分周回路を図２に示す回路によって実現する。
【００１９】  図２の２０はＣＴＳカウント用ダウンカウンタである。ＣＴＳの値はｆｃｌｋがＣＴＳクロックごとにアップデートされる。ＣＴＳカウント用ダウンカウンタはＱ＝１の時にキャリー信号を発生しＣＴＳの値をロードしカウントダウンする。したがって１／ＣＴＳの分周回路（第１の分周回路）となる。このときＣＴＳは固定値である必要はなく、随時変動してもよい。
【００２０】  ３２はＮ値ラッチ回路である。なお、Ｎは、固定値である必要はなく、随時変動してもよい。３２は、２０のダウンカウンタがキャリー信号を発生するごとにＮの値をラッチする。３３はＣＴＳ／Ｎの余りを保持するラッチ回路である。３３は、２０のダウンカウンタがキャリー信号を発生するごとに３０のＣＴＳ余り演算回路が出力するＣＴＳ／Ｎの余りの値をラッチする。３４はＣＴＳ／Ｎの商を保持するラッチ回路である。３４は、２０のダウンカウンタがキャリー信号を発生するごとに３１のＣＴＳ商演算回路が出力するＣＴＳ／Ｎの商の値をラッチする。
【００２１】  ４４はｆｏｕｔクロック用アップカウンタである。４４は、２０のダウンカウンタがキャリー信号を発生するごとに１をロードし、５５の２：１セレクタが１を発生するごとにカウント値をアップしてクロック数（Ｎｎｕｍ）を算出する。
【００２２】  ４５はＣＴＳｒｅｍカウント用アップカウントである。４５は、２０のダウンカウンタがキャリー信号を発生するごとに１をロードし、５５の２：１セレクタ回路かつ４３の論理和回路が１を発生するごとにカウント値をアップしてＣＴＳｒｅｍの挿入数（Ｃｒｅｍ）を算出する。
【００２３】
0005407087.tif 000008
した結果を４１の一致検出回路でｆｏｕｔクロック数比較値とクロック数（Ｎｎｕｍ）を比較し、値が一致した場合４１は１を出力する。ＣＴＳがＮで割り切れる場合、ＣＴＳｒｅｍ＝０なのでＣＴＳｒｅｍを分散する必要がない。したがって、４２の非０検出回路でＣＴＲＳｒｅｍ＝０の場合は、４２は０を出力し、４３の論理積回路で４１の一致検出回路の出力信号をマスクする。
【００２４】  ５１はｆｏｕｔ周期カウント用ダウンカウンタである。２０のダウンカウンタがキャリー信号を発生するごともしくは、５５の２：１セレクタ回路から１が出力されるごとにＣＴＳ／Ｎの商の値（ＣＴＳｑｕｏ）がロードされる。５１のダウンカウンタはＱの値が１に等しくなると１を出力する。５２はフリップフロップ回路で５１のキャリー信号で１クロックシフトする。５３のインバータ回路の出力は５１のダウンカウンタのキャリー信号の反転信号である。５４の論理積回路は５１のダウンカウンタがキャリー信号に１を出力している時は５２のフリップフロップの出力をマスクし、それ以外は５２のフリップフロップ出力信号を出力する。５２，５３，及び５４は、５１から出力されるクロックに１クロックを加えるクロック追加回路である。
【００２５】  ５５の２：１セレクタ回路のセレクト信号が０の場合は５１のダウンカウンタのキュアリー信号がロード信号となり、セレクト信号が１の場合は５１のダウンカウンタのキュアリー信号を１クロックシフトした信号がロード信号となる。したがって、５１のダウンカウンタは、５５のセレクト信号が０の場合は入力クロックを１／ＣＴＳｑｕｏ分周するための１／ＣＴＳｑｕｏ分周回路として機能し、５５のセレクト信号が１の場合は入力クロックを１／（ＣＴＳｑｕｏ＋１）分周するための１／（ＣＴＳｑｕｏ＋１）分周回路として機能することとなる。ダウンカウンタ５１を第２の分周回路と呼ぶことにする。
【００２６】  ４４から出力されるクロック数Ｎｎｕｍが図４で説明した横軸の整数の値に対応し、４
0005407087.tif 000009
セレクト信号１が出力されて、５１のダウンカウンタが１／（ＣＴＳｑｕｏ＋１）分周回路として機能し、一致しない場合やＣＴＲＳｒｅｍ＝０の場合には、４３からセレクト信号０が出力されて、５１のダウンカウンタが１／ＣＴＳｑｕｏ分周回路として機能する。これにより、周期がＣＴＳｑｕｏのクロックが（Ｎ‐ＣＴＳｒｅｍ）個出力され、周期がＣＴＳｑｕｏ＋１のクロックがＣＴＳｒｅｍ出力され、しかも、周期がＣＴＳｑｕｏ＋１のクロックが出力されるタイミングは、分散配置されることとなる。
【００２７】  ６０の論理積回路は、ｆｃｌｋを５５の２：１セレクタから出力されるキャリー信号でマスクする。このときｆｏｕｔから出力されるクロック信号のクロックエッジは、
0005407087.tif 000010
の関係を満足し、クロックの揺らぎはｆｃｌｋの１周期以下になる。ＣＴＳｑｕｏと（ＣＴＳｑｕｏ＋１）は偏りが少なく分散配置される。
【００２８】  図５に従来回路の実施例を示す。１００は従来回路の実施例である。１０１は１／ＣＴＳ分周回路、１０２は位相比較器、１０３はローパスフィルタ、１０４はＶＣＯ回路、１０５は１／Ｎ分周回路である。１０１の分周回路でｆｃｌｋを１／ＣＴＳ分周し、１０２，１０３、１０４，１０５の回路で構成するＰＬＬでＮ逓倍するので、
0005407087.tif 000011
の関係を満足する。位相比較周波数はｆｃｌｋ／ＣＴＳとなる。
【００２９】  図６にＰＬＬを用いてＮ／ＣＴＳ分数分周回路の出力信号のジッタを除去した実施例を示す。１０は本発明に係わるＮ／ＣＴＳ分数分周回路である。２０１は位相比較器、２０２はローパスフィルタ、２０３はＶＣＯ回路である。２０１，２０２，２０３でＰＬＬを構成する。２０２のローパスフィルタによって高周波位相ジッタは除去される。１０のＮ／ＣＴＳ分数分周器から出力される信号はｆｃｌｋクロックの１／（ＩＮＴ（ＣＴＳ／Ｎ））分周もしくは１／（ＩＮＴ（ＣＴＳ／Ｎ）＋１）分周のクロックの組み合わせであり、周期の揺らぎはｆｃｌｋの１クロック分の周期以下である。
【００３０】  位相比較周波数はｆｏｕｔの周波数であるから図５に示す従来回路より高くなるので、２０２のローパスフィルタのカットオフ周波数を高く設定できる。従来回路と同じカットオフ周波数ならば、位相誤差をより多く除去できるので、出力クロックのジッタが低減する。また、ローパスフィルタを構成するキャパシタ容量が小さくなるためＬＳＩに実装することが可能になる。
【００３１】  図７にＭ逓倍クロックを使用したＮ／ＣＴＳ分数分周回路の実施例を示す。１０は本発明に係わるＮ／ＣＴＳ分数分周回路である。Ｍをｆｃｌｋを逓倍する倍数とする。３１０は
0005407087.tif 000012
である。３０３はＶＣＯ回路である。３０１，３０２，３０３でＰＬＬを構成する。
0005407087.tif 000013
であるからクロック逓倍しない場合と同じである。１０の分数分周回路に入力されるクロックの周期は１／Ｍになる。したがってｆｏｕｔの周期のバラツキは入力されるクロックの１周期分以下であるから、周期のバラツキも１／Ｍになる。よって、３０２のローパスフィルタによる位相誤差の除去量が少なくてすむ。
【００３２】  ＨＤＭＩはデータ線３組とクロック１組で信号を伝送し、パケットによってＣＴＳとＮの値を伝送することによってオーディオクロックを再生している。本発明においてはクロック信号と同時にＣＴＳとＮの値を伝送できればいいのであるから、Ｓ／ＰＤＩＦでもＣＴＳとＮで周波数を変更するクロック再生は可能である。Ｓ／ＰＤＩＦは１本の信号線でクロックとデータ情報を伝送している。ユーザビットにＣＴＳとＮの値情報をのせて、受信側で分離したＣＴＳとＮを分数分周回路に与えれば任意のＣＴＳとＮによる周波数のクロックが再生できる。
【００３３】  図８に分数分周回路を使用した任意クロック周波数のクロック生成回路の実施例を示す。１０は本発明に係わるＮ／ＣＴＳ分数分周器である。４１０はＣＴＳとＮの値を設定するプログラマである。４１１はｆｃｌｋに基準クロックを供給する発振器である。４０１は位相比較器である。４０２はローパスフィルタである。４０３はＶＣＯ回路である。４０１，４０２，４０３でＰＬＬを構成する。出力するｆｃｌｋは、
0005407087.tif 000014
の関係を満足し、設定する任意のＣＴＳとＮの値の周波数を出力する。分数分周回路はｆｏｕｔの出力信号の周期をリアルタイムで演算しているのでＣＴＳとＮの値は随時、変更することが出来る。
【実施例】
【００３４】  ＣＴＳ，Ｎにいくつかの値を代入した場合のタイムチャートの実施例を図９〜図１４にします。なお、これらのタイムチャートはあくまでも理解を助けるための一例に過ぎず、ＣＴＳ，Ｎの値としては、あらゆる整数が利用可能である。図９〜図１３に示すタイムチャートのように、余りの有無に関わらず、本実施形態が所望通りに動作することが分かる。【００３５】  図１４には、本実施形態を理解しやすくするために、注釈をつけた。図１４に示すタイムチャートでは、ＣＴＳ＝２９，Ｎ＝８としている。
この場合、
ＣＴＳｑｕｏ＝ＩＮＴ（ＣＴＳ／Ｎ）＝３
ＣＴＳｒｅｍ＝ＭＯＤ（ＣＴＳ，Ｎ）＝５
であり、ｆｏｕｔの周期は３もしくは４になる。Ｆｃｌｋ１クロック分を追加するＣＴＳｑｕｏ＋１は５カ所になる。
３４出力はＣＴＳ／Ｎの商＝３が、３３出力はＣＴＳ／Ｎの余り＝５がラッチされている。２０のカウンタ値はＣＴＳ＝２９からカウントダウンしている。カウント値が１のとき２０キャリーに１を出力している。
４４のＮｎｕｍカウンタおよび４６のＣｒｅｍカウンタは２０キャリーが１のとき１をｌｏａｄしている。４４は５５のセレクタが１を出力するとき、４６は５５のセレクタが１かつ４３の論理積が１のときにカウントアップしている。４３出力はＮ／ＣＴＳｒｅｍの整数倍（４０出力）と４４のカウンタ値が一致した場合１を出力し、不一致の場合０を出力している。
４３出力が１の場合はクロック追加しＣＴＳｑｕｏ＋１、０の場合は５１キャリー出力によりＣＴＳｑｕｏの周期になっている。
６０の論理積で入力クロックをゲートすることによりｆｏｕｔにクロックが出力される。
結果として
１．クロックエッジがＮ＝８個
２．ＣＴＳｒｅｍ＝５を分散してＣＴＳｑｕｏ＋１を作成
３．周期がＣＴＳｑｕｏ＝３もしくはＣＴＳｑｕｏ＋１＝４なのでバラツキが入力クロック１周期分以下になる
４．ＣＴＳｑｕｏ＋１が偏りが少なく配置される
が実現される。【００３６】  以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。
【産業上の利用可能性】
【００３７】  本発明は、分数分周回路に関し、産業上利用可能である。
【符号の説明】
【００３８】１０  分数分周回路
２０  ＣＴＳカウント用ダウンカウンタ
３０  ＣＴＳ余り演算回路
３１  ＣＴＳ商演算回路
３２  Ｎ値ラッチ回路
３３  ＣＴＳ余りラッチ回路
３４  ＣＴＳ商ラッチ回路
４０  ｆｏｕｔクロック数比較演算回路
４１  ｆｏｕｔクロック数一致検出回路
４２  非０検出回路
４３，５４，６０  論理積回路
４４  ｆｏｕｔクロックカウント用アップカウンタ
４５  ＣＴＳｒｅｍカウント用アップカウンタ
４６  論理積回路
５０  論理和回路
５１  ｆｏｕｔ周期用ダウンカウンタ
５２  フリップフロップ回路
５３  インバータ回路
５５  ２：１セレクタ回路
１００  従来回路
１０１  １／ＣＴＳ分周回路
１０２，２０１，３０１，４０１  位相比較器
１０３，２０２，３０２，４０２  ローパスフィルタ
１０４，２０３，３０３，４０３  ＶＣＯ回路
１０５  １／Ｎ分周回路
２００  ＰＬＬを用いて出力クロックのジッタを除去した分数分周回路
３００  Ｍ逓倍クロックを使用した分数分周回路
0005407087.tif 000015
３１１  Ｍ倍クロック逓倍回路
0005407087.tif 000016
４００  分数分周回路を使用した任意クロック周波数のクロック生成器
４１０  ＣＴＳとＮを設定するプログラマ
４１１  基準クロック発振器
【要約】
【課題】クロックエッジを偏りが少なく配置して、ジッタを小さくすることができる分数分周回路を提供する。
【解決手段】
本発明の分数分周回路１０は、ＣＴＳ／Ｎの商をＣＴＳｑｕｏとし、ＣＴＳ／Ｎの余りをＣＴＳｒｅｍとした場合、入力クロックを１／ＣＴＳ分周するダウンカウンタ２０と、入力クロックを１／ＣＴＳｑｕｏ分周するダウンカウンタ５１と、ダウンカウンタ５１の出力に１クロックを加えるクロック追加回路５２，５３，５４と、ＣＴＳｑｕｏの周期数を５１のキャリーもしくはクロック追加回路の出力でカウントするアップカウンタ４４と、ＣＴＳｒｅｍをカウントするアップカウンタ４６と、Ｎ／ＣＴＳｒｅｍの整数倍とカウンタの値とが一致するか否かを判断する一致検出回路４１と、一致検出回路４１によって一致が検出された場合、クロック追加回路５２，５３，５４からの出力を出力クロックとして出力し、一致が検出されない場合、ダウンカウンタ５１からの出力を出力クロックとして出力するセレクタ回路５５とを備える。
【選択図】図２【図１】
0005407087.tif 000017
【図２】
0005407087.tif 000018
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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