(57)【特許請求の範囲】
【請求項１】
それぞれが順に積層搭載され、互いに隣接して積層された第１および第２半導体チップを含んだ複数の半導体チップを備え、
前記第１半導体チップは、
第１および第２貫通ビアと、
所定の動作を行い、第１出力データを出力する第１回路部と、
前記第１貫通ビアから入力された転送データか前記第１出力データかを選択し、その選択されたデータを前記第２貫通ビアへ転送する第１選択回路とを有し、
前記第２半導体チップは、
第３および第４貫通ビアと、
所定の動作を行い、第２出力データを出力する第２回路部と、
前記第３貫通ビアから入力された転送データか前記第２出力データかを選択し、その選択されたデータを前記第４貫通ビアへ転送する第２選択回路とを有し、
前記第２貫通ビアは、前記第３貫通ビアに電気的に接続され、
前記第１および第２回路部のそれぞれは、第１クロック周波数で動作し、
前記第１および第２選択回路のそれぞれは、前記第１クロック周波数よりも速い第２クロック周波数で動作することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１クロック周波数の１周期の間で、まず、前記第２選択回路が前記第２出力データを選択した後に前記第３貫通ビアから入力された転送データを選択し、次いで、前記第１選択回路が前記第１出力データを選択した後に前記第１貫通ビアから入力された転送データを選択する動作が行われることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２半導体チップは、さらに、
第５および第６貫通ビアと、
第２分岐選択回路とを有し、
前記第２回路部は、さらに、第２入力データを受けて所定の動作を行い、
前記第２分岐選択回路は、前記第５貫通ビアから入力された転送データを前記第６貫通ビアへ転送するか前記第２入力データとして前記第２回路部へ転送するかを選択し、
前記第１半導体チップは、さらに、
第７および第８貫通ビアと、
第１分岐選択回路とを有し、
前記第１回路部は、さらに、第１入力データを受けて所定の動作を行い、
前記第１分岐選択回路は、前記第７貫通ビアから入力された転送データを前記第８貫通ビアへ転送するか前記第１入力データとして前記第１回路部へ転送するかを選択し、
前記第６貫通ビアは、前記第７貫通ビアに電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１回路部は、前記第１クロック周波数の第１クロック信号に同期して動作し、
前記第２回路部は、前記第１クロック周波数でかつ前記第１クロック信号と位相差を持った第２クロック信号に同期して動作し、
前記第１および第２回路部からの前記第１および第２出力データを転送する際には、前記第１クロック周波数の１周期の間で、まず、前記第２回路部が前記第２クロック信号に同期して前記第２出力データを出力すると共に前記第２選択回路が前記第２出力データを選択し、その後に前記第２選択回路が前記第３貫通ビアから入力された転送データを選択し、次いで、前記第１回路部が前記第１クロック信号に同期して前記第１出力データを出力すると共に前記第１選択回路が前記第１出力データを選択し、その後に前記第１選択回路が前記第１貫通ビアから入力された転送データを選択する動作が行われ、
前記第１および第２回路部へ前記第１および第２入力データを転送する際には、前記第１クロック周波数の１周期の間で、まず、前記第２分岐選択回路が前記第２入力データ側を選択すると共に前記第２回路部が前記第２クロック信号に同期して前記第２入力データを取り込み、その後に前記第２分岐選択回路が前記第６貫通ビア側を選択し、次いで、前記第１分岐選択回路が前記第１入力データ側を選択すると共に前記第１回路部が前記第１クロック信号に同期して前記第１入力データを取り込み、その後に前記第１分岐選択回路が前記第８貫通ビア側を選択する動作が行われることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記複数の半導体チップの中には、さらに、第３半導体チップが含まれ、
前記第３半導体チップは、
前記第２半導体チップの前記第４貫通ビアを介して転送されたデータが入力される第９貫通ビアと、
前記第２半導体チップの前記第５貫通ビアへ転送データを送出する第１０貫通ビアと、
前記第９貫通ビアを入力とする第１レジスタと、
前記第１０貫通ビアを出力とする第２レジスタとを有し、
前記第１および第２半導体チップのそれぞれは、前記第３半導体チップによってアクセスされるメモリチップであることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第３半導体チップは、さらに、制御データを出力する第１１貫通ビアを有し、
前記第２半導体チップは、さらに、
前記第１１貫通ビアから出力された前記制御データが入力される第１２貫通ビアと、
前記第１２貫通ビアから入力された前記制御データを前記第１半導体チップへ転送する第１３貫通ビアと、
前記制御データに基づいて前記第２選択回路および前記第２分岐選択回路を制御する第２入出力制御回路とを有し、
前記第１半導体チップは、さらに、
前記第１３貫通ビアを介して転送された前記制御データが入力される第１４貫通ビアと、
前記第１４貫通ビアから入力された前記制御データを転送する第１５貫通ビアと、
前記制御データに基づいて前記第１選択回路および前記第１分岐選択回路を制御する第１入出力制御回路とを有することを特徴とする半導体装置。
【請求項７】
少なくとも一つの半導体チップを備え、
前記半導体チップは、
第１および第２貫通ビアと、
所定の動作を行い、出力データを出力する回路部と、
前記第１貫通ビアから入力された転送データか前記出力データかを選択し、その選択されたデータを前記第２貫通ビアへ転送する選択回路とを有し、
前記回路部は、第１クロック周波数で動作し、
前記選択回路は、前記第１クロック周波数よりも速い第２クロック周波数で動作することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記半導体チップは、メモリチップであり、
前記回路部は、読み出し命令に応じて自身に記憶されたデータを前記出力データとして出力することを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記半導体チップは、さらに、
第３および第４貫通ビアと、
分岐選択回路とを有し、
前記回路部は、さらに、入力データを受けて所定の動作を行い、
前記分岐選択回路は、前記第３貫通ビアから入力された転送データを前記第４貫通ビアへ転送するか前記入力データとして前記回路部へ転送するかを選択することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記分岐選択回路は、前記第２クロック周波数で動作することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記半導体チップは、さらに、
前記半導体チップの外部からの制御データが入力される第５貫通ビアと、
前記制御データを前記半導体チップの外部へ転送する第６貫通ビアと、
前記制御データに基づいて前記選択回路および前記分岐選択回路を制御する入出力制御回路とを有することを特徴とする半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に３次元積層チップ間の効率の良いアクセスを実現するための論理構成方法に関するものである。
【背景技術】
【０００２】
情報処理装置、あるいは情報処理装置内に設置されるプロセッサやメモリの性能を向上させるには、情報処理装置あるいはプロセッサやメモリで用いられる半導体装置の集積度向上と同時に、効率の良いデータ転送が可能となる論理方式が重要である。半導体装置の集積度向上については近年、複数の半導体チップを積層し、各半導体チップ間をインタフェース電極である貫通ビアで接続することで、垂直方向の集積度向上を目指す、いわゆる３次元積層技術が提案されている。これによれば、半導体チップ当たりのサイズを大幅に増加する必要が無いため、高い歩留まりを確保しつつ、さらなる集積度向上を実現できるものと期待されている。【０００３】
このような３次元積層技術に関して、例えば、特許文献１の半導体記憶装置が知られている。特許文献１の半導体記憶装置は、インタフェースチップに複数のメモリチップを積層搭載し、各メモリチップにおける貫通ビア経路上にそれぞれラッチ回路を設け、このラッチ回路を用いたパイプライン動作によってデータ転送を行うものとなっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３３０９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２は、本発明の前提として検討した半導体装置において、３次元積層を用いた論理構成方法の一例を示す概略図を示す。図２の半導体装置は、特許文献１の技術を反映したものとなっており、複数のメモリチップ１００，２００，３００，４００を、メモリデータの入出力を制御するＩ／Ｏチップ１０に３次元積層することで、大容量メモリ装置を構成した例となっている。この例の様に複数のメモリチップを積層して大容量メモリ装置を構成する場合、通常はインタリーブ等を用いてデータを各メモリチップへ均等に分散して配置する手法が取られる。例えば、図２においては、８バイト単位のデータを２バイトずつ４つのメモリチップに分散して配置する、と言う手法が考えられる。【０００６】
Ｉ／Ｏチップ１０は該大容量メモリ装置の底部に積層され、メモリからの読出データを一時保存する読出バッファ２１、メモリへの書込データを一時保存する書込バッファ２２、各メモリチップに対してデータ転送を制御する転送制御信号３５を送出する転送制御論理３０から構成される。【０００７】
またメモリチップ１００，２００，３００，４００はＩ／Ｏチップ１０の上部に順番に３次元積層される。メモリチップ１００を例に取ると、メモリチップはメモリデータを保存するメモリコア部１０１とその制御およびデータ転送を取り持つメモリコア制御論理１０２、ＦＴ（フェッチ）セレクト信号１３１に従い、メモリコア部１０１または上位層チップからの読出データを選択するＦＴセレクタ１２１とその出力を一時保存するＦＴバッファ１１１、下位層チップからの書込データを一時保存するＳＴ（ストア）バッファ１１２とその出力をＳＴセレクト信号１３２に従い、メモリコア部１０１または上位層チップへ書込データの転送先を選択するＳＴセレクタ１２２、転送制御信号３５に従いＦＴセレクト信号１３１およびＳＴセレクト信号１３２を制御する入出力制御論理１３０、から構成される。また他のメモリチップ２００，３００，４００も同様に構成される。【０００８】
図３は、図２の半導体装置において、メモリの読出データ転送の流れを示すシーケンス図である。Ｉ／Ｏチップ１０からメモリチップ１００，２００，３００，４００（以下メモリチップ群）へメモリコア読出要求がタイミングｔ０で送出される。それを受けたメモリコア部１０１，２０１，３０１，４０１はそれぞれ読出データＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４をタイミングｔ１で出力する。【０００９】
一方、Ｉ／Ｏチップ１０内の転送制御論理３０は、タイミングｔ１でメモリチップ群へ転送制御信号３５を送出し、読出データＤＴ１〜ＤＴ４がそれぞれＦＴバッファ１１１，２１１，３１１，４１１（以下ＦＴバッファ群）へ転送される様に入出力制御論理１３０，２３０，３３０，４３０（以下入出力制御論理群）を制御する。これを受け入出力制御論理群はＦＴセレクト信号１３１，２３１，３３１，４３１を用いてＦＴセレクタ１２１，２２１，３２１，４２１（以下ＦＴセレクタ群）を制御し、読出データＤＴ１〜ＤＴ４をＦＴバッファ群へタイミングｔ２で転送する。【００１０】
次に転送制御論理３０は、ＦＴバッファ群のデータを順番に読出バッファ２１に転送するため、タイミングｔ２において、転送制御信号３５を介してメモリチップ群内の入出力制御論理群に対して、ＦＴセレクタ群が上位層からの転送データを選択する様に制御する。これにより、タイミングｔ３においてＦＴバッファ４１１の読出データはＦＴバッファ３１１へ、ＦＴバッファ３１１の読出データはＦＴバッファ２１１へ、ＦＴバッファ２１１の読出データはＦＴバッファ１１１へ、ＦＴバッファ１１１の読出データは読出バッファ２１内のＤＴ１を格納する部分へ、それぞれパイプライン状に転送される。【００１１】
以下同様にパイプライン状の転送が繰り返される様に、タイミングｔ３〜ｔ５において転送制御論理３０はＦＴセレクタ群を制御することで、転送データ（ＤＴ２〜ＤＴ４）が読出バッファ２１内のＤＴ２〜ＤＴ４を格納する部分へ、それぞれ転送される。これにより、最終的に読出データＤＴ１〜ＤＴ４はタイミングｔ６で全て読出バッファ２１へ転送されることになる。【００１２】
ここで、読出データＤＴ１〜ＤＴ４に対して最速のタイミングで次の読出データを読出バッファ２１へ転送する場合、転送制御論理３０はタイミングｔ４でメモリチップ群へ転送制御信号３５を送出し、読出データＤＴ１１〜ＤＴ１４がＦＴバッファ群へ転送される様に入出力制御論理群を制御する。これを受け入出力制御論理群は先述と同様にＦＴセレクタ群を制御し、読出データＤＴ１１〜ＤＴ１４をＦＴバッファ群へタイミングｔ６で転送する。上述のタイミングが最速である理由は、前回の読出データＤＴ１〜ＤＴ４の転送において、ＦＴバッファ１１１がタイミングｔ５まで使用されており、読出データＤＴ１１〜ＤＴ１４がＦＴバッファ１１１へ転送可能になるのがタイミングｔ６以降だからである。【００１３】
次にＩ／Ｏチップ１０内の転送制御論理３０は、ＦＴバッファ群のデータを順番に読出バッファ２１に転送するため、タイミングｔ６において、転送制御信号３５を介してメモリチップ群内の入出力制御論理群に対して、ＦＴセレクタ群が上位層からの転送データを選択する様に制御する。これにより、ＦＴバッファ４１１の読出データはＦＴバッファ３１１へ、ＦＴバッファ３１１の読出データはＦＴバッファ２１１へ、ＦＴバッファ２１１の読出データはＦＴバッファ１１１へ、ＦＴバッファ１１１の読出データは読出バッファ２１内のＤＴ１１を格納する部分へ、それぞれパイプライン状に転送される。【００１４】
以下同様にパイプライン状の転送が繰り返される様に、タイミングｔ７〜ｔ９において転送制御論理３０はＦＴセレクタ群を制御することで、転送データ（ＤＴ１２〜ＤＴ１４）が読出バッファ２１内のＤＴ１２〜ＤＴ１４を格納する部分へ、それぞれ転送される。これにより、最終的に読出データＤＴ１１〜ＤＴ１４はタイミングｔ１０で全て読出バッファ２１へ転送されることになる。【００１５】
図４は、図２の半導体装置において、メモリの書込データ転送の流れを示すシーケンス図である。書込バッファ２２に準備された書込データＤＴ１〜ＤＴ４をメモリチップ群へ転送するため、転送制御論理３０はタイミングｔ１でメモリチップ群へ転送制御信号３５を送出し、書込データＤＴ４がＳＴバッファ１１２へ転送される様に入出力制御論理群を制御する。これを受け入出力制御論理群はＳＴセレクト信号１３２，２３２，３３２，４３２を用いてＳＴセレクタ１２２，２２２，３２２，４２２（以下ＳＴセレクタ群）を制御し、書込データＤＴ４をＳＴバッファ１１２へタイミングｔ２で転送する。【００１６】
次に転送制御論理３０は、ＳＴバッファ１１２内の書込データＤＴ４を上位層のメモリチップ２００内のＳＴバッファ２１２へ、書込バッファ２２内の書込データＤＴ３をＳＴバッファ１１２へ転送するため、タイミングｔ２で入出力制御論理群を制御する。これを受け入出力制御論理群はＳＴセレクタ群を制御し、書込データＤＴ４をＳＴバッファ２１２へ、書込データＤＴ３をＳＴバッファ１１２へ、それぞれタイミングｔ３で転送する。【００１７】
以下、同様の制御を繰り返すことで、タイミングｔ５で書込データＤＴ１〜ＤＴ４がそれぞれメモリチップ群へ転送される。最後にＩ／Ｏチップ１０からメモリチップ群へメモリコア書込要求がタイミングｔ５で送出される。それを受けたメモリコア部１０１，２０１，３０１，４０１はそれぞれ書込データＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４をタイミングｔ６で書き込む。【００１８】
ここで、書込データＤＴ１〜ＤＴ４に対して最速のタイミングで次の書込データＤＴ１１〜ＤＴ１４をＳＴバッファ１１２，２１２，３１２，４１２（以下ＳＴバッファ群）へ転送する場合、転送制御論理３０はタイミングｔ５でメモリチップ群へ転送制御信号３５を送出し、書込データＤＴ１４がＳＴバッファ１１２へ転送される様に入出力制御論理群を制御する。これを受け入出力制御論理群はＳＴセレクタ群を制御し、書込データＤＴ１４をＳＴバッファ１１２へタイミングｔ６で転送する。上述のタイミングが最速である理由は、前回の書込データＤＴ１〜ＤＴ４の転送において、ＳＴバッファ１１２がタイミングｔ５まで使用されており、書込データＤＴ１１〜ＤＴ１４がＳＴバッファ１１２へ転送可能になるのがタイミングｔ６以降だからである。【００１９】
次に転送制御論理３０は、ＳＴバッファ１１２内の書込データＤＴ１４を上位層のメモリチップ２００内のＳＴバッファ２１２へ、書込バッファ２２内の書込データＤＴ１３をＳＴバッファ１１２へ転送するため、タイミングｔ６で入出力制御論理群を制御する。これを受け入出力制御論理群はＳＴセレクタ群を制御し、書込データＤＴ１４をＳＴバッファ２１２へ、書込データＤＴ１３をＳＴバッファ１１２へ、それぞれタイミングｔ７で転送する。【００２０】
以下、同様の制御を繰り返すことで、タイミングｔ９で書込データＤＴ１１〜ＤＴ１４がそれぞれメモリチップ群へ転送される。最後にＩ／Ｏチップ１０からメモリチップ群へメモリコア書込要求がタイミングｔ９で送出される。それを受けたメモリコア部１０１，２０１，３０１，４０１はそれぞれ書込データＤＴ１１，ＤＴ１２，ＤＴ１３，ＤＴ１４をタイミングｔ１０で書き込む。【００２１】
しかしながら、図３を用いて説明した様に、図２の半導体装置は、読出データを連続して読出バッファに転送する場合に、読出データＤＴ１〜ＤＴ４の転送が完了したタイミングｔ６に対して、次の読出データＤＴ１１〜ＤＴ１４の転送が完了するのは、最速の場合でもタイミングｔ１０となるため、４タイミング（４サイクル）毎にしか読出データを取得できない。また同様に、図４を用いて説明した様に、書込データを連続してメモリコア部に書き込む場合に、書込データＤＴ１〜ＤＴ４の書込みが完了したタイミングｔ６に対して、次の書込データＤＴ１１〜ＤＴ１４の書込みが完了するのは、最速の場合でもタイミングｔ１０となるため、４タイミング（４サイクル）毎にしか書込データを書き込めない。【００２２】
この様に従来技術であるパイプライン状にデータを転送する論理構成方法では、読出データを連続して処理したい場合、あるいは書込データを連続して処理したい場合、４サイクル毎にしか処理が出来ず、メモリ装置全体のスループットが上がらないと言う問題があった。この例では、積層するメモリチップ数が４つであるため、処理のスループットが４サイクル毎に制限されているが、積層するメモリチップ数がさらに増えた場合、メモリチップ数に応じて処理のスループットが低下することは明らかである。【００２３】
そこで、本発明の目的の一つは、上述の様な３次元積層されたチップ間でのデータ転送においても、高い転送スループットを実現可能な半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。【００２５】
本実施の形態による半導体装置は、従来技術においてパイプライン状に配置されたＦＴバッファの替わりに、ＦＴバッファからの転送データか、上位または下位層からの転送データかのどちらか一方を選択するセレクタが各チップ内に設けられ、該セレクタの出力が上位または下位層のチップにおける該セレクタの入力となるように各チップ内のセレクタが従属接続されたものとなっている。あるいは、パイプライン状に配置されたＳＴバッファの替わりに、ＳＴバッファへの転送パスか上位または下位層への転送パスかのどちらか一方を選択する分岐セレクタが各チップ内に設けられ、該分岐セレクタの上位または下位層への転送パスが上位または下位層のチップにおける該分岐セレクタの入力となるように各チップ内の分岐セレクタが従属接続されたものとなっている。【００２６】
これにより、各チップ内のＦＴバッファは、それぞれ独立にＩ／Ｏチップ内の読出バッファに対して転送が可能となり、またＩ／Ｏチップ内の書込バッファも、各チップ内のＳＴバッファに対してそれぞれ独立に転送が可能となる。したがって、互いに従属接続されたセレクタまたは分岐セレクタで構成される転送パスを、各チップ内で所定の動作を行う回路部（例えば、メモリ回路や、演算回路や、それらの入力出バッファとなるＳＴバッファ、ＦＴバッファ等）の動作クロックに対して独立した、より高速なクロックに同期して動作させることで、高い転送スループットを実現可能となる。
【発明の効果】
【００２７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、３次元積層された半導体チップ間で高い転送スループットを実現可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施の形態による半導体装置において、その構成の一例を示す概略図である。
【図２】本発明の前提として検討した半導体装置において、３次元積層を用いた論理構成方法の一例を示す概略図を示す。
【図３】図２の半導体装置において、メモリの読出データ転送の流れを示すシーケンス図である。
【図４】図２の半導体装置において、メモリの書込データ転送の流れを示すシーケンス図である。
【図５】図１の半導体装置において、一部のチップを例に貫通ビアを含めた構成例を示す概略図である。
【図６】図１の半導体装置において、メモリの読出データ転送の流れを示すシーケンス図である。
【図７】図１の半導体装置において、メモリの書込データ転送の流れを示すシーケンス図である。
【図８】図１の半導体装置において、その転送制御論理および入出力制御論理周りの構成例を示す概念図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
図１は、本発明の一実施の形態による半導体装置において、その構成の一例を示す概略図である。図１には、複数のメモリチップ１００，２００，３００，４００を、メモリデータの入出力を制御するＩ／Ｏチップ１０に３次元積層することで、大容量メモリ装置を構成した場合の例が示されている。この例の様に複数のメモリチップを積層して大容量メモリ装置を構成する場合、通常はインタリーブ等を用いてデータを各メモリチップへ均等に分散して配置する手法が取られる。例えば、本実施の形態においては、８バイト単位のデータを２バイトずつ４つのメモリチップに分散して配置する、と言う手法が考えられる。
【００３１】
Ｉ／Ｏチップ１０は該大容量メモリ装置の底部に積層され、メモリからの読出データを一時保存する読出バッファ２１、メモリへの書込データを一時保存する書込バッファ２２、各メモリチップに対してデータ転送を制御する転送制御信号３５を送出する転送制御論理３０から構成される。
【００３２】
また、メモリチップ１００，２００，３００，４００はＩ／Ｏチップ１０の上部に順番に３次元積層される。メモリチップ１００を例に取ると、メモリチップ１００は、メモリデータを保存するメモリコア部１０１と、その制御およびデータ転送を取り持つメモリコア制御論理１０２と、ＦＴセレクト信号１３１に従ってＦＴバッファ１１１または上位層チップからの読出データを選択し、その出力を下位層チップへ転送するＦＴセレクタ１２１と、ＳＴセレクト信号１３２に従って下位層チップからのデータの転送先をＳＴバッファ１１２または上位層チップのどちらかに選択するＳＴセレクタ１２２と、転送制御信号３５に従ってＦＴセレクト信号１３１およびＳＴセレクト信号１３２を制御する入出力制御論理１３０と、から構成される。また他のメモリチップ２００，３００，４００も同様に構成される。
【００３３】
図５は、図１の半導体装置において、一部のチップを例に貫通ビアを含めた構成例を示す概略図である。メモリチップ１００の読み出し経路を例に取ると、貫通ビア１４１ｒを経由して上位層チップからの読出データがＦＴセレクタ１２１の入力の１つに接続される。そして、ＦＴセレクタ１２１から出力された読出データは、貫通ビア１４１ｔを経由して下位層チップへ転送される。また、メモリチップ１００の書き込み経路を例に取ると、貫通ビア１４２ｒを経由して下位層チップからの書込データがＳＴセレクタ１２２に転送され、該ＳＴセレクタ１２２の出力の１つが貫通ビア１４２ｔを経由して上位層チップへ接続される。さらに、メモリチップ１００の転送制御経路を例に取ると、貫通ビア１５２ｒを経由して下位層チップから転送された転送制御信号３５はメモリチップ１００内で入出力制御論理１３０および上位層への転送経路である貫通ビア１５２ｔへ分配される。
【００３４】
これら貫通ビア１４１ｒと１４１ｔ、あるいは１４２ｒと１４２ｔ、１５２ｒと１５２ｔはそれぞれ独立したものであり、２つの貫通ビア間に論理が構成されている構造となっている。また、メモリチップ２００に関しても、メモリチップ１００における貫通ビア１４１ｒ，１４１ｔ，１４２ｒ，１４２ｔ，１５２ｒ，１５２ｔと同様に、貫通ビア２４１ｒ，２４１ｔ，２４２ｒ，２４２ｔ，２５２ｒ，２５２ｔが備わっている。
【００３５】
一方、Ｉ／Ｏチップ１０の貫通ビアである４１ｒ，４２ｔ，５２ｔは、それぞれ、読出バッファ２１の入力、書込バッファ２２の出力、転送制御論理３０の出力に対して接続される。これらメモリチップ１００，２００およびＩ／Ｏチップ１０を積層する場合、貫通ビア１４１ｔと４１ｒ、１４２ｒと４２ｔ、１５２ｒと５２ｔ、１４１ｒと２４１ｔ、１４２ｔと２４２ｒ、１５２ｔと２５２ｒが、それぞれ接続されることで、大容量メモリ装置として構成される様になっている。
【００３６】
図６は、図１の半導体装置において、メモリの読出データ転送の流れを示すシーケンス図である。Ｉ／Ｏチップ１０に供給されているクロック（Ｉ／Ｏチップクロック）は、メモリチップ群に供給されているクロックに比べて４倍高速であり、そのタイミングがｔ０，ｔ１，ｔ２，…で表されるものとする。さらに、各メモリチップ１００，２００，３００，４００に供給されているクロック（メモリチップクロック）は、同一周波数であるが、それぞれ独立して異なる位相を備えており、それらのタイミングはそれぞれＴ１０，Ｔ１１，…、Ｔ２０，Ｔ２１，…、Ｔ３０，Ｔ３１，…、Ｔ４０，Ｔ４１，…で表される。各クロックｔ０，ｔ１，ｔ２，…とＴ１０，Ｔ１１，…、Ｔ２０，Ｔ２１，…、Ｔ３０，Ｔ３１，…、Ｔ４０，Ｔ４１，…のタイミング上の関係は、図６に示される通り、ｔ０とＴ１０、ｔ１とＴ２０、ｔ２とＴ３０、ｔ３とＴ４０がそれぞれ同一タイミングとなる様に、位相が調整されているものとする。
【００３７】
ここで各メモリチップ内の論理は、メモリチップ１００を例に取ると、メモリコア部１０１、メモリコア制御論理１０２、ＦＴバッファ１１１およびＳＴバッファ１１２がメモリチップクロックＴ１０，Ｔ１１，…に同期して動作し、残りの論理であるＦＴセレクタ１２１、ＳＴセレクタ１２２、ＦＴセレクト信号１３１、ＳＴセレクト信号１３２および入出力制御論理１３０がＩ／Ｏチップクロックｔ０，ｔ１，…に同期して動作している。これは、ＦＴセレクタ１２１、ＳＴセレクタ１２２、ＦＴセレクト信号１３１、ＳＴセレクト信号１３２および入出力制御論理１３０は全てその内部にクロックが必要となるフリップフロップを持たないため、メモリチップクロックと同期しなくても動作できることから、可能となる。
【００３８】
図６において、先ず、Ｉ／Ｏチップ１０からメモリチップ群へメモリコア読出要求がタイミングｔ７で送出される。全てのメモリチップ群が受信可能とするため、該メモリコア読出要求はタイミングｔ７〜タイミングｔ１０の期間送出され続ける。これを受け、メモリコア部１０１，２０１，３０１，４０１はそれぞれ該メモリコア読出要求が送出されてから該当するメモリコア部が動作しているメモリチップクロックにおいて最短のタイミング（例えばメモリコア部１０１ならばタイミングＴ１２、メモリコア部２０１ならばタイミングＴ２２、…）でそれぞれ読出データＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４を出力する。該読出データＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４はそれぞれ次のタイミング、例えばＤＴ１ならばタイミングＴ１３、ＤＴ２ならばタイミングＴ２３、…、で各メモリチップのＦＴバッファ１１１，２１１，３１１，４１１へ転送される。
【００３９】
次に転送制御論理３０は、タイミングｔ１２において、転送制御信号３５を介してメモリチップ１００内の入出力制御論理１３０に対して、ＦＴセレクタ１２１がＦＴバッファ１１１からの転送データを選択する様にＦＴセレクト信号１３１を制御する。これにより、ＦＴバッファ１１１の読出データは読出バッファ２１内のＤＴ１を格納する部分へ転送される。次に転送制御論理３０は、タイミングｔ１３において、転送制御信号３５を介してＦＴセレクタ１２１が上位層チップからの転送データを選択する様にＦＴセレクト信号１３１を制御し、さらにメモリチップ２００内の入出力制御論理２３０に対して、ＦＴセレクタ２２１がＦＴバッファ２１１からの転送データを選択する様にＦＴセレクト信号２３１を制御する。これにより、ＦＴバッファ２１１の読出データは読出バッファ２１内のＤＴ２を格納する部分へ転送される。
【００４０】
以下、上述と同様の制御により、タイミングｔ１４においてＤＴ３が、タイミングｔ１５においてＤＴ４が、読出バッファ２１内のＤＴ３，ＤＴ４を格納する部分へ、それぞれ転送される。
【００４１】
ここで、読出データＤＴ１〜ＤＴ４に対して最速のタイミングで次の読出データを読出バッファ２１へ転送する場合、Ｉ／Ｏチップ１０からメモリチップ群へメモリコア読出要求がタイミングｔ１１で送出される。全てのメモリチップ群が受信可能とするため、該メモリコア読出要求はタイミングｔ１１〜ｔ１４の期間送出され続ける。これを受け、メモリコア部１０１，２０１，３０１，４０１は、それぞれ該メモリコア読出要求が送出されてから該当するメモリコア部が動作しているメモリチップクロックにおいて最短のタイミング（例えばメモリコア部１０１ならばタイミングＴ１３、メモリコア部２０１ならばタイミングＴ２３、…）でそれぞれ読出データＤＴ１１，ＤＴ１２，ＤＴ１３，ＤＴ１４を出力する。該読出データＤＴ１１，ＤＴ１２，ＤＴ１３，ＤＴ１４はそれぞれ次のタイミング、例えばＤＴ１１ならばタイミングＴ１４、ＤＴ１２ならばタイミングＴ２４、…、で各メモリチップのＦＴバッファ１１１，２１１，３１１，４１１へ転送される。
【００４２】
上述のタイミングが最速である理由は、前回の読出データＤＴ１の転送において、ＦＴバッファ１１１がタイミングＴ１３まで使用されており、読出データＤＴ１１がＦＴバッファ１１１へ転送可能になるのがタイミングＴ１４以降だからである。他の読出データＤＴ１２，ＤＴ１３，ＤＴ１４についても同様に、ＦＴバッファ２１１，３１１，４１１へ転送可能になるのがタイミングＴ２４，Ｔ３４，Ｔ４４以降だからである。
【００４３】
次に転送制御論理３０は、タイミングｔ１６において、転送制御信号３５を介してメモリチップ１００内の入出力制御論理１３０に対して、ＦＴセレクタ１２１がＦＴバッファ１１１からの転送データを選択する様にＦＴセレクト信号１３１を制御する。これにより、ＦＴバッファ１１１の読出データは読出バッファ２１内のＤＴ１１を格納する部分へ転送される。次に転送制御論理３０は、タイミングｔ１７において、転送制御信号３５を介してＦＴセレクタ１２１が上位層チップからの転送データを選択する様にＦＴセレクト信号１３１を制御し、さらに、メモリチップ２００内の入出力制御論理２３０に対して、ＦＴセレクタ２２１がＦＴバッファ２１１からの転送データを選択する様にＦＴセレクト信号２３１を制御する。これにより、ＦＴバッファ２１１の読出データは読出バッファ２１内のＤＴ１２を格納する部分へ転送される。
【００４４】
以下、上述と同様の制御により、タイミングｔ１８においてＤＴ１３が、タイミングｔ１９においてＤＴ１４が、読出バッファ２１内のＤＴ１３，ＤＴ１４を格納する部分へ、それぞれ転送される。
【００４５】
以上、説明した図１および図６の例によれば、読出バッファにおいてメモリチップ群の読出データが揃うタイミングは、最初の読出データＤＴ１〜ＤＴ４がタイミングｔ１５であり、次の読出データＤＴ１１〜ＤＴ１４がタイミングｔ１９である。これは、Ｉ／Ｏチップクロックであるｔ０，ｔ１，ｔ２，…が各メモリチップクロックに対して４倍高速で動作していることを考慮すると、各メモリチップクロックから見て１タイミング（１サイクル）間隔で読出データが揃うことを意味する。したがって、図１の構成例と図２の構成例とでメモリチップクロックの速度が同一とすると、図１の構成例は、図２の構成例に比べて４倍のスループットが実現可能となる。
【００４６】
図７は、図１の半導体装置において、メモリの書込データ転送の流れを示すシーケンス図である。Ｉ／Ｏチップ１０に供給されているクロック（Ｉ／Ｏチップクロック）は、メモリチップ群に供給されているクロックに対して４倍高速であり、そのタイミングがｔ０，ｔ１，ｔ２，…で表されるものとする。さらに、各メモリチップ１００，２００，３００，４００に供給されているクロック（メモリチップクロック）は、同一周波数であるが、それぞれ独立して異なる位相を備えており、それらのタイミングはそれぞれＴ１０，Ｔ１１，…、Ｔ２０，Ｔ２１，…、Ｔ３０，Ｔ３１，…、Ｔ４０，Ｔ４１，…で表される。各クロックｔ０，ｔ１，ｔ２，…とＴ１０，Ｔ１１，…、Ｔ２０，Ｔ２１，…、Ｔ３０，Ｔ３１，…、Ｔ４０，Ｔ４１，…のタイミング上の関係は図７に示される通り、ｔ０とＴ１０、ｔ１とＴ２０、ｔ２とＴ３０、ｔ３とＴ４０がそれぞれ同一タイミングとなる様に、位相が調整されているものとする。
【００４７】
ここで各メモリチップ内の論理は、メモリチップ１００を例に取ると、メモリコア部１０１、メモリコア制御論理１０２、ＦＴバッファ１１１およびＳＴバッファ１１２はメモリチップクロックＴ１０，Ｔ１１，…に同期して動作し、残りの論理であるＦＴセレクタ１２１、ＳＴセレクタ１２２、ＦＴセレクト信号１３１、ＳＴセレクト信号１３２および入出力制御論理１３０はＩ／Ｏチップクロックｔ０，ｔ１，…に同期して動作している。これは、ＦＴセレクタ１２１、ＳＴセレクタ１２２、ＦＴセレクト信号１３１、ＳＴセレクト信号１３２および入出力制御論理１３０が全てその内部にクロックが必要となるフリップフロップを持たないため、メモリチップクロックと同期しなくても動作できることから、可能となる。
【００４８】
図７において、先ず書込バッファ２２に準備された書込データをＳＴバッファ群へ転送するため、転送制御論理３０はタイミングｔ７において転送制御信号３５を介してメモリチップ１００内の入出力制御論理１３０に対して、ＳＴセレクタ１２２がＳＴバッファ１１２へ転送データを送出する様にＳＴセレクト信号１３２を制御する。これにより、読出バッファ２１内の書込データＤＴ１はＳＴバッファ１１２へ転送される。次に転送制御論理３０は、タイミングｔ８において、転送制御信号３５を介してＳＴセレクタ１２２が上位層チップへ転送データを送出する様にＳＴセレクト信号１３２を制御し、さらに、メモリチップ２００内の入出力制御論理２３０に対して、ＳＴセレクタ２２２がＳＴバッファ２１２へ転送データを送出する様にＳＴセレクト信号２３２を制御する。これにより、書込バッファ２２内のＤＴ２はＳＴバッファ２１２へ転送される。以下、上述と同様の制御により、タイミングｔ９においてＤＴ３が、タイミングｔ１０においてＤＴ４が、ＳＴバッファ３１２，４１２へ、それぞれ転送される。
【００４９】
最後に、Ｉ／Ｏチップ１０からメモリチップ群へメモリコア書込要求がタイミングｔ１１で送出される。全てのメモリチップ群が受信可能とするため、該メモリコア書込要求はタイミングｔ１１〜ｔ１４の期間送出され続ける。これを受け、メモリコア部１０１，２０１，３０１，４０１はそれぞれ該メモリコア書込要求が送出されてから該当するメモリコア部が動作しているメモリチップクロックにおいて最短のタイミング（例えばメモリコア部１０１ならばタイミングＴ１３、メモリコア部２０１ならばタイミングＴ２３、…）で、それぞれＳＴバッファ１１２，２１２，３１２，４１２へ転送された書込データＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４をメモリコア部１０１，２０１，３０１，４０１へ書き込む。
【００５０】
ここで、書込データＤＴ１〜ＤＴ４に対して最速のタイミングで次の書込データＤＴ１１〜ＤＴ１４をメモリチップ群へ転送する場合、転送制御論理３０はタイミングｔ１１において転送制御信号３５を介してメモリチップ１００内の入出力制御論理１３０に対して、ＳＴセレクタ１２２がＳＴバッファ１１２へ転送データを送出する様にＳＴセレクト信号１３２を制御する。これにより、書込バッファ２２内の書込データＤＴ１１はＳＴバッファ１１２へ転送される。上述のタイミングが最速である理由は、前回の書込データＤＴ１〜ＤＴ４の転送において、書込バッファ２２がタイミングｔ１０まで使用されており、次の書込データＤＴ１１〜ＤＴ１４が書込バッファ２２へ転送可能になるのがタイミングｔ１１以降だからである。
【００５１】
次に転送制御論理３０は、タイミングｔ１２において、転送制御信号３５を介してＳＴセレクタ１２２が上位層チップへ転送データを送出する様にＳＴセレクト信号１３２を制御し、さらに、メモリチップ２００内の入出力制御論理２３０に対してＳＴセレクタ２２２がＳＴバッファ２１２へ転送データを送出する様にＳＴセレクト信号２３２を制御する。これにより、書込バッファ２２内のＤＴ１２はＳＴバッファ２１２へ転送される。
【００５２】
以下、上述と同様の制御により、タイミングｔ１３においてＤＴ１３が、タイミングｔ１４においてＤＴ１４が、ＳＴバッファ３１２，４１２へそれぞれ転送される。
【００５３】
最後に、Ｉ／Ｏチップ１０からメモリチップ群へメモリコア書込要求がタイミングｔ１５で送出される。全てのメモリチップ群が受信可能とするため、該メモリコア書込要求はタイミングｔ１５〜ｔ１８の期間送出され続ける。これを受け、メモリコア部１０１，２０１，３０１，４０１はそれぞれ該メモリコア書込要求が送出されてから該当するメモリコア部が動作しているメモリチップクロックにおいて最短のタイミング（例えばメモリコア部１０１ならばタイミングＴ１４、メモリコア部２０１ならばタイミングＴ２４、…）で、それぞれＳＴバッファ１１２，２１２，３１２，４１２へ転送された書込データＤＴ１１，ＤＴ１２，ＤＴ１３，ＤＴ１４をメモリコア部１０１，２０１，３０１，４０１へ書き込む。
【００５４】
以上、説明した図１および図７の例によれば、ＳＴバッファ群に対して書込データが揃うタイミングは、最初の書込データＤＴ１〜ＤＴ４がタイミングｔ１０であり、次の書込データＤＴ１１〜ＤＴ１４がタイミングｔ１４である。これは、Ｉ／Ｏチップクロックであるｔ０，ｔ１，ｔ２，…が各メモリチップクロックに対して４倍高速で動作していることを考慮すると、各メモリチップクロックから見て１タイミング（１サイクル）間隔で書込データが揃うことを意味する。したがって、図１の構成例と図２の構成例とでメモリチップクロックの速度が同一とすると、図１の構成例は、図２の構成例に比べて４倍のスループットが実現可能となる。
【００５５】
なお、ここでは、各メモリチップ１００，２００，３００，４００のメモリチップクロックに位相差を持たせたが、仮に各メモリチップがＲＯＭ（Read Only Memory）であった場合には、特に位相差を持たせなくてもよい。すなわち、同一のクロック信号に同期して各メモリチップから同時に読出データを出力させ、そのクロック信号の１サイクルの間で、各ＦＴセレクタ１２１，２２１，３２１，４２１を順に制御すればよい。ただし、この場合、書き込み動作が困難となるため、本実施の形態では、位相差を持たせることによって書き込み動作を可能にしている。
【００５６】
図８は、図１の半導体装置において、その転送制御論理および入出力制御論理周りの構成例を示す概念図である。図８に示すように、各メモリチップ内の入出力制御論理１３０，２３０，３３０，４３０は、ワンインクリメント加算器１３０ａ，２３０ａ，３３０ａ，４３０ａと、判定部１３０ｂ，２３０ｂ，３３０ｂ，４３０ｂを備えている。また、Ｉ／Ｏチップ１０内の転送制御論理３０は、ＩＤ生成部３０ａと命令生成部３０ｂを備えている。
【００５７】
ＩＤ生成部３０ａの出力は、各メモリチップの貫通ビアを介してワンインクリメント加算器１３０ａ，２３０ａ，３３０ａ，４３０ａに従属接続される。命令生成部３０ｂの出力は、各メモリチップの貫通ビアを介して判定部１３０ｂ，２３０ｂ，３３０ｂ，４３０ｂの一方の入力に接続される。判定部１３０ｂの他方の入力には、ワンインクリメント加算器１３０ａの入力が接続され、同様に、判定部２３０ｂ，３３０ｂ，４３０ｂの他方の入力にも、ワンインクリメント加算器２３０ａ，３３０ａ，４３０ａの入力がそれぞれ接続される。
【００５８】
このような構成において、例えば、ＩＤ生成部３０ａが“００”という信号を出力した場合、判定部１３０ｂ，２３０ｂ，３３０ｂ，４３０ｂの他方の入力には、それぞれ、“００”、“０１”、“１０”、“１１”が伝送されるため、これを各メモリチップの識別番号とすることができる。したがって、例えば、メモリチップ２００のＦＴセレクタ２２１を制御したい場合、命令生成部３０ｂが、識別番号“０１”の情報と、対象がＦＴセレクタである旨の情報を示す命令（ここではＲｅａｄ“０１”）を発行すれば、判定部２３０ｂが、それを認識してＦＴセレクタ２２１を制御することができる。なお、ＳＴセレクタおよびＦＴセレクタの制御方式は、勿論、これに限定されるものではなく、一般的に知られている様々な制御方式を利用して実現可能である。
【００５９】
以上、本実施の形態の半導体装置によって得られる代表的な効果を纏めると次のようになる。特許文献１のような従来方式においては、転送データがＦＴバッファ間あるいはＳＴバッファ間をパイプライン状に移動するため、転送データが揃うまでには、全ての転送データがＦＴバッファ間あるいはＳＴバッファ間を順番に転送されるのを待たなければならない分、スループットが低下していた。これに対して、本実施の形態の方式においては、各チップ内のＦＴバッファはそれぞれ独立に読出バッファに対して転送が可能であり、また書込バッファも各チップ内のＳＴバッファに対してそれぞれ独立に転送が可能である。したがって、各チップ内のＦＴバッファから読出バッファへの転送あるいは書込バッファから各チップ内のＳＴバッファへの転送を、各チップ内論理（例えばＦＴバッファあるいはＳＴバッファおよびメモリコア部）が動作するクロックに対して独立した、より高速なクロックに同期して行わせることができ、従来方式よりも高いスループットでの転送が実現可能となる。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００６１】
例えば、前述した実施の形態では、メモリチップを４チップ積層した場合を例に説明しているが、積層されるチップ数が異なる場合でも同様の論理構成方法で対応可能であることは自明である。この場合、例えば、メモリチップ数が８チップの場合は、Ｉ／Ｏチップクロックはメモリチップクロックに対して例えば８倍高速なものを用いることで対応が可能となる。
【００６２】
また、Ｉ／Ｏチップクロックは、メモリチップクロックに対してメモリチップ数の分だけ高速なクロックである必要も無く、任意の値を用いることが可能なことは自明である。この場合、例えばメモリチップ数が４チップの際に、Ｉ／Ｏチップクロックはメモリチップクロックの２倍高速あるいは８倍高速なクロックを用いても、転送スループットの向上が可能である。２倍高速なクロックを用いた場合は、メモリチップクロックの２サイクルで読み出し又は書き込み動作が完了し、８倍高速なクロックを用いた場合は、メモリチップクロックの半サイクルで読み出し又は書き込み動作が完了する。
【００６３】
さらに、本実施の形態は、メモリチップを積層する場合だけでなく、例えばプロセッサチップ等、メモリチップ以外を積層する場合でも適用可能であることは自明である。またその際、異なるチップ種、例えばメモリチップとプロセッサチップを混在して積層する場合でも応用が可能であることは自明である。
【００６４】
また、本実施の形態では、読み出しと書き込みの並行動作を可能にするため、書き込み経路と読み出し経路を別経路で設けたが、勿論、共通経路とすることも可能である。この場合、例えば、図５において、ＦＴセレクタ１２１からの出力とＳＴセレクタ１２２への入力が共通の貫通ビアに接続される構成として、同様に、ＦＴセレクタ１２１への入力とＳＴセレクタ１２２からの出力も共通の貫通ビアに接続される構成とし、この共通の貫通ビア経路上に例えば双方向のトライステートバッファ等を設ければよい。
【産業上の利用可能性】
【００６５】
本実施の形態による半導体装置は、特に、複数のメモリチップの積層搭載によって構成された大容量メモリ装置に適用して有益な技術であり、これに限らず、メモリチップやロジックチップ等を適宜組み合わせて構成された様々な積層装置や、それに用いられるチップ単体を含めて広く適用可能である。
【符号の説明】
【００６６】
１０  Ｉ／Ｏチップ
１００，２００，３００，４００  メモリチップ
１０１，２０１，３０１，４０１  メモリコア部
１０２，２０２，３０２，４０２  メモリコア制御論理
１１１，２１１，３１１，４１１  ＦＴバッファ
１１２，２１２，３１２，４１２  ＳＴバッファ
１２１，２２１，３２１，４２１  ＦＴセレクタ
１２２，２２２，３２２，４２２  ＳＴセレクタ
１３０，２３０，３３０，４３０  入出力制御論理
１３０ａ，２３０ａ，３３０ａ，４３０ａ  ワンインクリメント加算器
１３０ｂ，２３０ｂ，３３０ｂ，４３０ｂ  判定部
１３１，２３１，３３１，４３１  ＦＴセレクト信号
１３２，２３２，３３２，４３２  ＳＴセレクト信号
２１  読出バッファ
２２  書込バッファ
３０  転送制御論理
３０ａ  ＩＤ生成部
３０ｂ  命令生成部
３５  転送制御信号
４１ｒ，１４１ｒ，１４２ｒ，１５２ｒ，２４１ｒ，２４２ｒ，２５２ｒ  貫通ビア（入力）
４２ｔ，５２ｔ，１４１ｔ，１４２ｔ，１５２ｔ，２４１ｔ，２４２ｔ，２５２ｔ  貫通ビア（出力）
【図１】
0005416211.tif 000002
【図２】
0005416211.tif 000003
【図３】
0005416211.tif 000004
【図４】
0005416211.tif 000005
【図５】
0005416211.tif 000006
【図６】
0005416211.tif 000007
【図７】
0005416211.tif 000008
【図８】
0005416211.tif 000009