(57)【特許請求の範囲】
【請求項１】
金属を含み、１５〜５０μｍの厚さを有するキャリア基板と、
前記キャリア基板上の真性なＧａＮまたはＦｅ、Ｃ、Ｍｇのうちの少なくとも１つを５×１０１８ｃｍ−３未満の濃度で含むＧａＮで形成された第１の半導体層と、
前記第１の半導体層上のＡｌＧａＮまたはＩｎＧａＮで形成された第２の半導体層と、
前記第２の半導体層上のゲート領域と、
ソース領域およびドレイン領域であって、ドレイン領域が前記キャリア基板と電気的に接続され、前記第２の半導体層上に形成され前記ゲート領域を覆う絶縁層の表面から前記絶縁層および前記第１および第２の半導体層を介して前記キャリア基板まで延在する１つの導電性領域により構成され、かつＴｉ／Ａｌまたはドープされた半導体材料で形成されており、ソース領域が、前記第２の半導体層に電気的に接続され、前記絶縁層の表面から前記絶縁層を介して前記第２の半導体層の表面に延在する、ソース領域およびドレイン領域と、
前記キャリア基板と前記第１の半導体層との間にＡｌＮを含む第３の半導体層を含む、半導体デバイス。
【請求項２】
前記キャリア基板がＣｕからなる、請求項１に記載の半導体デバイス。
【請求項３】
前記第１の半導体層の底部の電気伝導度が、前記第２の半導体層に隣接する前記第１の半導体層の頂部の前記電気伝導度より小さい、請求項１または２に記載の半導体デバイス。
【請求項４】
前記第１および第２の半導体層間の界面に平行に延在する横方向に沿った、前記ゲート領域と前記ドレイン領域との間の距離が、前記界面に直交して延在する垂直方向に沿った前記第１の半導体層の厚さより大きい、請求項１〜３のいずれか１項に記載の半導体デバイス。
【請求項５】
前記半導体デバイスの後ろ側の前記キャリア基板が、リードフレームおよびボンドワイヤを介して前記半導体デバイスの前側のコンタクト領域と電気的に接続される、請求項１に記載の半導体デバイス。
【請求項６】
前記請求項１に記載の半導体デバイスの製造方法であって、
後ろ側から前側の順で、半導体キャリア基板と、ＡｌＮを含むバッファ層により形成された前記第３の半導体層と、前記第１の半導体層と、前記第２の半導体層と、を含む半導体本体の前記前側を、第１のキャリアに取り付け、
前記半導体キャリア基板を前記後ろ側から除去し、
前記後ろ側に金属による前記キャリア基板を形成することを含む、半導体デバイスの製造方法。
【請求項７】
前記金属によるキャリア基板を形成することが、
Ｃｕのシード層を前記後ろ側に形成し、
浸漬めっきによってＣｕを前記後ろ側に形成することを含む、請求項６に記載の方法。
【請求項８】
前記半導体キャリア基板を除去した後かつ前記金属によるキャリア基板を形成する前に前記バッファ層を除去することを含む、請求項６または７に記載の方法。
【請求項９】
前記半導体キャリア基板を前記後ろ側から除去した後かつ前記後ろ側で前記金属によるキャリア基板を形成する前に、
前記後ろ側から前記第１の半導体層の底部に不純物を注入することをさらに含む、請求項６〜８のいずれか１項に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
電界効果トランジスタ（ＦＥＴ）および高電子移動度トランジスタ（ＨＥＭＴ）などのパワー半導体デバイスが、電源スイッチ回路などの用途に広く用いられている。これらのデバイスに対する要件の例として、単位面積あたりのオン抵抗ＲＯＮｘＡが低いこと、高い降伏電圧ＶＢＲ、電気的降伏条件下での高い堅牢性があげられる。
【０００２】
ＧａＮなどのワイドバンドギャップ半導体材料を主成分とするパワー半導体デバイスでは、特性オン抵抗を低くすることが可能である。特性オン抵抗の低下には、放熱性の改善やデバイス堅牢性の改善に対する要件が付随する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
放熱性が改善され、かつデバイス堅牢性が改善された窒化物半導体パワーデバイスに、需要が存在する。
【０００４】
上記の理由および他の理由で、本発明に対する需要がある。
【０００５】
添付の図面は、実施形態の理解を深めてもらうためのものであり、本明細書に取り込まれ、本明細書の一部をなすものである。これらの図面は実施形態を例示し、説明内容と合わせて実施形態の原理を説明する機能を果たす。他の実施形態ならびに、実施形態の意図した利点の多くは、以下の詳細な説明を参照することで一層よく理解されるため、容易に高く評価されるであろう。図面の要素は必ずしも互いに縮尺どおりとはかぎらない。同様の参照符号は、対応する類似の部分を示す。ここに例示するさまざまな実施形態の特徴を、互いに除外するのでなければ任意に組み合わせることも可能である。異なる層を区別するために、第１の層、第２の層、第３の層といった番号付けを用いる。この番号付けは単にこれらの層を区別するだけのためのものであり、製造順序とは何ら無関係である。
【図面の簡単な説明】
【０００６】
【図１Ａ】金属製のキャリア基板を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図１Ｂ】金属製のキャリア基板と、デバイスのアクティブエリアの上に配置されたコンタクトパッドに電気的に接続されたソース領域と、を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図１Ｃ】金属製のキャリア基板と、頂部より底部のほうが電気伝導度の低いＡｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ層（ｘ１＋ｙ１＋ｚ１＝１、ｘ１≧０、ｙ１≧０、ｚ１≧０）と、を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図２Ａ】金属製のキャリア基板と、アバランシェ降伏を固定するためのドープされた窒化物半導体層と、を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図２Ｂ】金属製のキャリア基板ならびに、ドープされた窒化物半導体層と、アバランシェ降伏を固定するためのＡｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ層（ｘ１＋ｙ１＋ｚ１＝１、ｘ１≧０、ｙ１≧０、ｚ１≧０）（Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ層の電気伝導度は頂部よりも底部が高い）と、を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図３】アバランシェ降伏を固定するためのドープされた窒化物半導体領域を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図４】アバランシェ降伏を固定するための、同一導電性型のドープされた窒化物半導体領域を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図５】アバランシェ降伏を固定するための、異なる導電性型のドープされた窒化物半導体領域を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図６】ドープされた窒化物半導体領域と、アバランシェ降伏を固定するためのトレンチコンタクトと、を含む窒化物半導体パワーデバイスの一部を含む、半導体デバイスの一実施形態を示す断面図である。
【図７】実施形態による窒化物半導体パワーデバイスを製造するための方法の一実施形態を示す簡単なフローチャートである。
【図８Ａ】図１Ａに示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図８Ｂ】図１Ａに示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図８Ｃ】図１Ａに示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図８Ｄ】図１Ａに示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図８Ｅ】図１Ａに示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図８Ｆ】Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ層（ｘ１＋ｙ１＋ｚ１＝１、ｘ１≧０、ｙ１≧０、ｚ１≧０）の底部において電気伝導度を下げるための後ろ側からの不純物注入時の、半導体部の一実施形態を示す断面図である。
【図９Ａ】図２に示す窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図９Ｂ】図２に示す窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図９Ｃ】図２に示す窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図１０Ａ】図３〜図６に示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図１０Ｂ】図３〜図６に示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図１０Ｃ】図３〜図６に示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【図１０Ｄ】図３〜図６に示すものと同様の窒化物半導体パワーデバイス製造時の半導体部の一実施形態を示す断面図である。
【発明を実施するための形態】
【０００７】
以下の詳細な説明では、本明細書の一部をなす添付の図面を参照する。図中、一例として本発明を実施できる特定の実施形態が示されている。これに関して、「頂」、「底」、「前」、「後ろ」、「先頭」、「後尾」などの方向を示す表現は、説明対象となる図の向きに対して用いられる。実施形態の構成要素は多数の異なる向きで配置可能であるため、方向を示す表現は例示目的で用いられており、何ら限定するものではない。他の実施形態を利用してもよく、本発明の範囲から逸脱することなく構造的または論理的な変更をほどこしてもよい旨は理解できよう。したがって、以下の詳細な説明は、限定的な意味で取られるものではなく、本発明の範囲は添付の特許請求の範囲によって規定される。
【０００８】
図１Ａは、半導体デバイスの概略断面図の一実施形態すなわち、一実施形態では、横方向チャネルＨＥＭＴ１００の一部を示す。ＨＥＭＴ１００は、Ｃｕなどの金属製のキャリア基板１０５を含む。キャリア基板１０５上には、ＡｌＮバッファ層などの任意のバッファ層１１０が配されている。バッファ層１１０の上には、Ｆｅ、Ｃ、Ｍｇのうちの少なくとも１つを、５×１０１７ｃｍ−３未満または１０１８ｃｍ−３未満または５×１０１８ｃｍ−３未満の濃度で含む真性ＧａＮまたはＧａＮなど、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｘ１≧０、ｙ１≧０、ｚ１≧０）からなる第１の半導体層１１５が配されている。第１の半導体層１１５の上には、ＡｌＧａＮまたはＩｎＧａＮなど、Ａｌｘ２Ｇａｙ２Ｉｎｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１、ｘ２＞ｘ１、ｙ２≧０、ｚ２≧０）からなる第２の半導体層１２０が配され、ドープされているかまたはドープされておらず、ＧａＮの薄層でキャッピングされていてもよい。
【０００９】
第２の半導体層１２０には、ソース領域１２５ａ，１２５ｂおよびドレイン領域１３０が電気的に接続されている。また、第２の半導体層１２０の上にはゲート領域１３５ａ…１３５ｄが配されている。ゲート領域１３５ａ…１３５ｄは、金属および／またはドープされたポリシリコンまたはｐドープＧａＮなどの導電性半導体材料を含むものであってもよい。ゲート領域１３５ａ…１３５ｄは、導電性ゲート領域の下に、たとえばＭＩＳＦＥＴ（金属絶縁半導体型ＦＥＴ）と同様の別の誘電体層を含むものであってもよい。ゲート領域１３５ｂなどのゲート領域１３５ａ…１３５ｄに電圧を印可することで、ソース領域１２５ａとドレイン領域１３０との間などのソースドレイン間の導電性を制御してもよい。第２の半導体層１２０の上には、Ｓｉ３Ｎ４またはＳｉＯ２層などの絶縁層１４０が形成される。
【００１０】
ドレイン領域１３０は、Ｔｉ／Ａｌなどの金属またはドープされた半導体材料で形成された１つまたはいくつかの導電性部分を含むものであってもよく、キャリア基板１０５に電気的に接続され、第２の半導体層１２０、第１の半導体層１１５、バッファ層１１０を介してキャリア基板１０５まで延在する導電性部分を含む。ソース領域１２５ａ，１２５ｂは、前側でコンタクトパッドなどのコンタクトエリアと電気的に接続されている。このコンタクトパッドは、デバイスのアクティブエリアの上に配置される多金属層系の一部として形成されるものであってもよい。もうひとつの例によれば、ソース領域は、後ろ側でキャリア基板と電気的に接続され、ドレイン領域は、前側でコンタクトパッドなどのコンタクトエリアと電気的に接続される。
【００１１】
キャリア基板１０５の厚さは、その上に配置される層スタックに機械的安定性を持たせられるよう適切に選択される。また、キャリア基板は、デバイスが動作モードにあるときに基板上に配置されるデバイスで生じる熱の放散を助ける。一例として、Ｃｕで作られたキャリア基板１０５の厚さは、１５μｍ〜５０μｍ、特に３０μｍ〜４０μｍであればよい。キャリア基板１０５が形成される後ろ側と対向する前側に、キャリア基板１０５と同一または異なる材料からなる金属層を形成してもよい。この場合、後ろ側のキャリア基板と前側の金属層の各々が機械的な安定性の一助となることがあり、それぞれの厚さは１０μｍ〜４０μｍ、一実施形態では２０〜３０μｍであればよい。金属キャリア基板によって、その上に形成されるパワー半導体デバイスの動作モード時における熱の放散が改善される。バッファ層１１０をなくすことで、放熱性が改善されることもある。最初のケイ素基板上でのＧａＮ層の成長を助けるこうしたバッファ層は、界面熱抵抗が高く放熱性低下の原因となり得ることがその理由である。
【００１２】
図１Ｂは、ソース領域１２５ａ，１２５ｂが、前側でコンタクトパッド１５５などのコンタクトエリアと電気的に接続されている点で図１Ａに示す実施形態とは異なる、横方向チャネルＨＥＭＴ１００の一部を含む半導体デバイスの一実施形態の断面図を示す。コンタクトパッド１５５は、デバイスのアクティブエリアの頂部に配置されるＣｕなどの金属を含む多金属層系または単金属層系の一部として形成される。さらに、上述したような放熱を改善する目的で、図１Ａに示すバッファ層１１０が設けられていない。中間層誘電体１６０を設け、導電性領域同士を電気的に絶縁してもよい。
【００１３】
図１Ｃは、任意のバッファ層１１０と接している第１の半導体層１１５の底部１１５ａの電気伝導度が、第２の半導体層１２０と接している第１の半導体層１１５の頂部１１５ｂの電気伝導度よりも小さい点で図１Ａに示す実施形態とは異なる、横方向チャネルＨＥＭＴ１００の一部を含む半導体デバイスの一実施形態の断面図を示す。底部１１５ａの比抵抗ρは、１０６Ωｍより大きくてもよく、あるいは１０８Ωｍより大きい場合すらあり得る。図８Ｆなどに示すような任意のバッファ層１１０を介して後ろ側から不純物を注入することで、底部１１５ａの導電性を頂部よりも低くしてもよい。不純物を底部１１５ａに注入すると、この部分１１５ａの内部にディープトラップなどのトラップが生成されることがある。これらのディープトラップは、底部での電気伝導度の低減につながる。底部は、絶縁性であっても半絶縁性であってもよい。一例として、Ｈ、Ｈｅ、Ａｒ、Ｇａ、Ｎを後ろ側から底部に注入し、ディープトラップを生成すればよい。底部の厚さは、１００ｎｍ〜５μｍ、特に０．５μｍ〜２μｍの範囲内などであればよい。底部の形成によって、漏れ電流を低減し、ＨＥＭＴ１００の降伏電圧を高めることが可能である。
【００１４】
図２Ａは、横方向チャネルＨＥＭＴ２００の一部を含む半導体デバイスの一実施形態を示す断面図である。ＨＥＭＴ２００は、バッファ層１１０の代わりにＡｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１、ｘ２＞ｘ３、ｙ３≧０、ｚ３≧０）を含む第３の半導体層２４５を用いた点で、図１Ａに示すＨＥＭＴ１００とは異なる。第３の半導体層２４５は、第１の半導体層２１５と接触し、ドーパントの平均濃度が１０１７ｃｍ−３よりも高い。
【００１５】
ＯＦＦ状態では、第２の半導体層２２０、第１の半導体層２１５、第３の半導体層間の垂直方向のアバランシェ降伏電圧が、ゲート領域２３５ｄなどのゲートとドレイン領域２３０などのドレインとの間の横方向の降伏電圧よりも小さく設定される。よって、第１の半導体層２１５と第２の半導体層２２０との間の界面２５０に存在するＨＥＭＴ２００のチャネル領域を、ホットキャリアの分解または他の電気的ストレス機構による損傷から守ることができる。
【００１６】
一例として、ゲート領域２３５ｂなどのゲートとドレイン領域２３０などのドレインとの間の横方向２５５に沿った距離ｌを、横方向２５５に直交して延在する第１の半導体層２１５の垂直方向２６０に沿った厚さよりも大きく設定すればよい。
【００１７】
第３の半導体層２４５のドーパントの濃度については、１０１７ｃｍ−３より高い、１０１８ｃｍ−３より高い、あるいは１０１９ｃｍ−３より高いなど、キャリア基板２０５に対する有益なオーム接触が得られるよう十分に高く選択すればよい。第３の半導体層２４５の導電性の型と第２の半導体層２２０の導電性の型がいずれもｎ型またはｐ型であるなど、両方の導電性の型が等しくてもよい。もうひとつの実施形態では、第３の半導体２４５の導電性の型がｐ型で、第２の半導体層の導電性の型がｎ型であるなど、第３の半導体層２４５の導電性の型と第２の半導体層２２０の導電性の型とが異なっていてもよい。
【００１８】
図２Ｂは、第３の半導体層２４５と接している第１の半導体層２１５の底部２１５ａの電気伝導度が、第２の半導体層２２０と接している第１の半導体層２１５の頂部２１５ｂの電気伝導度よりも小さい点で図２Ａに示す実施形態とは異なる、横方向チャネルＨＥＭＴ２００の一部を含む半導体デバイスの一実施形態の断面図を示す。底部２１５ａの比抵抗ρは、１０６Ωｍより大きくてもよく、あるいは１０８Ωｍより大きい場合すらあり得る。図８Ｆなどに示す実施形態と同様の第３の半導体層２４５を介して後ろ側から不純物を注入することで、底部２１５ａの導電性を頂部よりも低くしてもよい。不純物を底部２１５ａに注入すると、この部分２１５ａの内部にディープトラップなどのトラップが生成されることがある。これらのディープトラップは、底部での電気伝導度の低減につながる。底部は、絶縁性であっても半絶縁性であってもよい。一例として、Ｈ、Ｈｅ、Ａｒ、Ｇａ、Ｎを後ろ側から底部に注入し、ディープトラップを生成すればよい。底部の厚さは、１００ｎｍ〜５μｍの範囲内などであればよい。
【００１９】
図３は、横方向チャネルＨＥＭＴ３００の一部を含む半導体デバイスの一実施形態を示す断面図である。ＨＥＭＴ３００は、Ｃｕ、ドープされたＳｉ（ｎ＋型Ｓｉなど）、ＳｉＣまたはＧａＮといった金属製のキャリア基板３０５を含む。キャリア基板３０５の上には、第３の半導体層３４５が配置される。第３の半導体層３４５は、図２に示す第３の半導体層２４５と同様であっても構わない。キャリア基板３０５と第３の半導体層３４５とで、ＨＥＭＴ３００のドレインを構成する。
【００２０】
第３の半導体層３４５の上には、図１Ａおよび図２に示す第１の半導体層１１５、２１５と同様の第１の半導体層３１５が配置される。第１の半導体層３１５の上には、ＡｌＧａＮなどのＡｌｘ２Ｇａｙ２Ｉｎｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１、ｘ２＞ｘ１、ｙ２≧０、ｚ２≧０）の第２の半導体層３２０が配置される。１つ以上の実施形態において、第２の半導体層３２０は、縞模様、柱状、環状、六角形、相補的構造などの形であればよい。
【００２１】
第２の半導体層３２０の上には、ゲート領域３３５ａ，３３５ｂが配置される。ゲート領域３３５ａ，３３５ｂは、ドープされたポリシリコンなどの金属および／または導電性半導体材料を含むものであってもよい。ゲート領域３３５ａ，３３５ｂは、第２の半導体層３２０と一致するものであってもよい。
【００２２】
ソース領域３２５ａ，３２５ｂは、第１の半導体層３１５に包埋され、ソース領域のドーパント濃度は１０１７ｃｍ−３より高い。このソース領域３２５ａ，３２５ｂは、第２の半導体層３２０およびゲート領域３３５ａ，３３５ｂと自己整合するものであってもよい。
【００２３】
活性化されたドーパントの濃度が１０１４ｃｍ−３であるドリフト領域３６５が、第１の半導体層３１５を介して延在する。デバイスがＯＮになると、ドリフト領域が、第３の半導体層３４５と、第１の半導体層３１５と第２の半導体層３２０との界面３５０に存在するチャネル領域との間の導電性の経路となる。デバイスがＯＦＦになると、ドリフト領域が部分的に空乏化し、ソースとドレインとの間を電気的に絶縁する役目を果たす。これに応じてドリフト領域の形状とドーピングプロファイルを選択すればよい。ドリフト領域３６５は、１つのドープされた半導体領域を含むものであってもよいし、あるいは垂直方向３６０で互いに重なった複数のドープされた半導体領域を含むものであってもよい。重なり合う複数のドープされた半導体領域の場合、図３に示すたとえばｎ−型領域３６６およびｎ型領域３６７など、これらの領域各々の内部での平均濃度が、第３の半導体層３４５から第２の半導体層３２０の方向に低くなることがある。
【００２４】
ゲートすなわちゲート領域３３５ａに電圧を印加することで、ソースとドレインとの間すなわち、ソース領域３２５ａとドリフト領域３６５との間の導電性を制御してもよい。第２の半導体層３２０およびソース領域３２５ａ，３２５ｂの上には、ＳｉＮまたはＳｉＯ２層などの絶縁層３４０が形成される。絶縁層３４０の開口部内にコンタクトプラグ３７０ａ，３７０ｂが形成され、ソース領域３２５ａ，３２５ｂを金属層などの配線レベル３７５と電気的に接続する。
【００２５】
第１の半導体層３１５内には第１のアバランシェ領域３８０ａ，３８０ｂが形成されるが、この第１のアバランシェ領域３８０ａ，３８０ｂは、ソース領域３２５ａ，３２５ｂなどのソースと対向して配置される。第１のアバランシェ領域３８０ａ，３８０ｂは、第３の半導体層３４５と接しており、活性化されたドーパントの平均濃度が１０１７ｃｍ−３より高い。
【００２６】
ＯＦＦ状態では、第１のアバランシェ領域３８０ａ，３８０ｂの寸法およびドーパント濃度を適宜選択することで、ソース領域３２５ａなどのソースと第３の半導体層３４５などのドレインとの間の垂直方向のアバランシェ降伏電圧を、ゲート領域３３５ｂなどのゲートとドリフト領域３６５との横方向の降伏電圧より低く設定する。よって、第１の半導体層３１５と第２の半導体層３２０との間の界面２５０に存在するＨＥＭＴ３００のチャネル領域を、ホットキャリアの分解または他の電気的ストレス機構による損傷から守ることができる。
【００２７】
一実施形態では、ソース領域３２５ａなどのソースとドリフト領域３６５の空乏化していない部分との間の横方向３５５に沿った距離ｌ１を、横方向３５５に直交して延在する垂直方向３６０に沿った第１のアバランシェ領域３８０ａなどの第１のアバランシェ領域の頂部側とソース領域３２５ａなどのソースの底側との間の距離ｌ２より大きく設定してもよい。
【００２８】
ゲート材料、第２の半導体層３２０の厚さ、第２の半導体層３２０内のドーパント濃度、圧電効果などを選択することで、ＨＥＭＴ３００の閾値電圧Ｖｔｈを調整してもよい。ＨＥＭＴ３００は、空乏モードのトランジスタ（Ｖｔｈ＜０Ｖ）であってもよいし、エンハンスメントモードのトランジスタ（Ｖｔｈ＞０Ｖ）であってもよい。
【００２９】
ソース領域３２５ａ，３２５ｂ、ドリフト領域３６５および第１のアバランシェ領域３８０ａ，３８０ｂについては、Ｓｉ、ＧｅまたはＯなどのドーパントを第１の半導体層３１５などに注入して形成すればよい。また、これらの領域を、エピタキシャル再成長などによって形成してもよい。さらに、これらの領域は、導電性の型がｎ型など同一であってもよい。
【００３０】
ＨＥＭＴ３００は、アバランシェ堅牢性が改善されている。ソースおよびドレインの配置の別の例として、両方とも前側で電気的に接続し、アバランシェ領域３８０ａ，３８０ｂを、半導体デバイスの前側で、キャリア基板、リードフレームおよびボンドワイヤを介してコンタクト領域と電気的に接続してもよい。
【００３１】
図４は、横方向チャネルＨＥＭＴ４００の一部を含む半導体デバイスの一実施形態を示す断面図である。ＨＥＭＴ４００は、第２のアバランシェ領域４８２ａ，４８２ｂが設けられ、この第２のアバランシェ領域４８２ａ，４８２ｂが第１のアバランシェ領域４８０ａ，４８０ｂとは対向して配されている点で、図３に示すＨＥＭＴ３００とは異なる。第２のアバランシェ領域４８２ａ，４８２ｂの導電性の型は、第１のアバランシェ領域の導電性の型と等しい。第２のアバランシェ領域のドーパントの寸法および濃度は、第１のアバランシェ領域４８０ａ，４８０ｂと同様であってもよい。
【００３２】
ＯＦＦ状態では、第１および第２のアバランシェ領域４８０ａ，４８０ｂ、４８２ａ，４８２ｂの寸法およびドーパント濃度を適宜選択することで、ソース領域４２５ａなどのソースと第３の半導体層４４５などのドレインとの間の垂直方向のアバランシェ降伏電圧を、ゲート領域４３５ｂなどのゲートとドリフト領域４６５との間の横方向の降伏電圧より小さく設定する。一実施形態では、ソース領域４２５ａなどのソースとドリフト領域４６５の空乏化していない部分との間の横方向４５５に沿った距離ｌ１を、横方向４５５に直交して延在する垂直方向４６０に沿った第１および第２のアバランシェ領域４８０ａ，４８０ｂ、４８２ａ，４８２ｂ間の距離ｌ２より大きく設定してもよい。よって、第１の半導体層４１５と第２の半導体層４２０との間の界面４５０に存在するＨＥＭＴ４００のチャネル領域を、ホットキャリアの分解または他の電気的ストレス機構による損傷から守ることができる。
【００３３】
図５は、横方向チャネルＨＥＭＴ５００の一部を含む半導体デバイスの一実施形態を示す断面図である。ＨＥＭＴ５００は、第２のアバランシェ領域５８２ａ，５８２ｂの導電性の型が第１のアバランシェ領域５８０ａ，５８０ｂとは逆である点で、図４に示すＨＥＭＴ４００とは異なる。図５に示す一実施形態では、第２のアバランシェ領域５８２ａ，５８２ｂはｐ＋型であり、第１のアバランシェ領域５８０ａ，５８０ｂはｎ＋型である。アバランシェ電流がｐ＋型領域に流入するホール電流であるため、上述の配置は第２のアバランシェ領域５８２ａ，５８２ｂに流入するアバランシェ電流を効果的に放電する観点で有益である。ｎ型である第２のアバランシェ領域５８２ａ，５８２ｂの場合、ホールアバランシェ電流がこれらの領域に注入され、注入されたホールがこれらの領域内で再結合する。一例として、第２のアバランシェ領域５８２ａ，５８２、４８２ａ，４８２ｂ内および／またはこれらの領域の底側の下に再結合中心を形成し、アバランシェ降伏動作時に注入されるキャリアの再結合を促進してもよい。
【００３４】
図６は、横方向チャネルＨＥＭＴ６００の一部を含む半導体デバイスの一実施形態を示す断面図である。ＨＥＭＴ６００は、第１のアバランシェ領域４８２ａ，４８２ｂが設けられておらず、コンタクトプラグ６７０ａ，６７０ｂが、ソース領域６２５ａ，６２５ｂおよびトレンチコンタクトとしての第２のアバランシェ領域６８２ａ，６８２ｂに部分的に延在している点で、図４に示すＨＥＭＴ４００とは異なる。
【００３５】
ＯＦＦ状態では、第２のアバランシェ領域６８２ａ，６８２ｂおよびトレンチコンタクトの寸法およびドーパント濃度を適宜選択するなどの方法で、ソース領域６２５ａなどのソースと第３の半導体層６４５などのドレインとの間の垂直方向のアバランシェ降伏電圧が、ソース領域６２５ａなどのソースとドリフト領域６６５の空乏化していない部分との間の横方向の降伏電圧より小さく設定される。一例として、ソース領域６２５ａなどのソースとドリフト領域６６５との間の横方向６５５に沿った距離ｌ１を、横方向６５５に直交して延在する垂直方向６６０に沿った第２のアバランシェ領域６８２ａ，６８２ｂと第３の半導体層６４５との間の距離ｌ２より大きく設定してもよい。
【００３６】
図７は、一実施形態による窒化物半導体パワーデバイスを製造するための方法の簡易フローチャートを示す。
【００３７】
Ｓ１００では、半導体本体の前側を第１のキャリアに取り付ける。半導体本体は、後ろ側から前側の順で、半導体キャリア基板と、ＡｌＮを含むバッファ層と、一実施形態ではＡｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｘ１≧０、ｙ１≧０、ｚ１≧０）からなる第１の半導体層と、一実施形態ではＡｌｘ２Ｇａｙ２Ｉｎｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１、ｘ２＞ｘ１、ｙ２≧０、ｚ２≧０）からなる第２の半導体層とを含む。
【００３８】
Ｓ２００では、半導体キャリア基板を後ろ側から除去する。
【００３９】
Ｓ３００では、後ろ側に金属基板キャリアを形成する。
【００４０】
この金属基板キャリアを用いると、その上に形成された窒化物半導体パワーデバイスの動作時に生成される熱の放散が改善される。
【００４１】
図８Ａ〜図８Ｅは、図１Ａに示すものと同様の窒化物半導体パワーデバイス製造時の一例における半導体部を含む半導体デバイスの一実施形態を示す断面図である。
【００４２】
図８Ａの概略断面図を参照すると、半導体本体８００が設けられている。この半導体本体８００は、後ろ側から前側の順で、Ｓｉ基板などの半導体キャリア基板８０３と、ＡｌＮを含むバッファ層８１０と、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｘ１≧０、ｙ１≧０、ｚ１≧０）の第１の半導体層８１５と、Ａｌｘ２Ｇａｙ２Ｉｎｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１、ｘ２＞ｘ１、ｙ２≧０、ｚ２≧０）の第２の半導体層８２０とを含む。ソース領域８２５ａ，８２５ｂおよびドレイン領域８３０は、第２の半導体層８２０と電気的に接続されている。ゲート領域８３５ａ…８３５ｄは、第２の半導体層８２０の上に配されている。ゲート領域８３５ａ…８３５ｄは、金属を含むものであってもよく、かつ／またはＳｉＮまたはＳｉＯ２層などのＡｎ絶縁層８４０が第２の半導体層８２０上に形成される。
【００４３】
図８Ｂの概略断面図を参照すると、半導体本体８００は、その前側でガラスキャリアまたは金属キャリアなどの第１のキャリア８８０に取り付けられている。キャリア８８０と半導体本体８００との間では、接着剤８８２を用いてもよい。次に、研削またはエッチングなどによって半導体キャリア基板８０３を除去する。半導体キャリア基板８０３の除去は、バッファ層８１０まで、純粋に機械的なものであってもよいし、機械的な除去プロセスからはじめてエッチングプロセスを続けてもよい。
【００４４】
図８Ｃの概略断面図を参照すると、半導体本体８００の後ろ側でバッファ層８１０の上にＣｕシード層などのシード層８８５を形成してもよい。シード層８８５はスパッタリングなどで形成できるものであり、絶縁層８４０、第２の半導体層８２０、第１の半導体層８１５およびバッファ層８１０を貫通して延在するドレイン領域８３０の底側を覆っている。
【００４５】
図８Ｄの概略断面図を参照すると、Ｃｕメッキなどによってシード層８８５の上に金属が形成され、金属キャリア基板８０５を形成している。また、シード層８８５を設けずにおいてもよく、金属キャリア基板８０５の金属、金属合金または複数の金属／金属合金をバッファ層８１０の上に形成してもよい。
【００４６】
図８Ｅの概略断面図を参照すると、積層されるなどして半導体本体８００がソーイングフォイル８８８に取り付けられ、第１のキャリア８８０ならびに接着剤８８２がリリースされる。
【００４７】
さらに別のプロセスステップを実施して、窒化物半導体パワーデバイスの動作時における熱の放散を改善するための金属基板キャリアを含む窒化物半導体パワーデバイスを仕上げてもよい。
【００４８】
図８Ｆの概略断面図は、図８Ａ〜図８Ｅに示す窒化物半導体パワーデバイスの製造方法に加えてもよいプロセスの特徴を示す。このプロセスの特徴は、図８Ｂと図８Ｃに示すプロセスの特徴間で実施できるものである。よって、半導体キャリア基板８０３の除去後、後ろ側からバッファ層８１０を介して第１の半導体層８１５の底部８１５ａに不純物を注入する。図示の矢印は、後ろ側への不純物注入方向の一例を示す。半導体キャリア基板８０３の除去に加えて、バッファ層８１０の下側部分をドライエッチングなどによって除去してもよい。注入量などの注入パラメータを適宜選択し、第１の半導体層８１５の底部８１５ａに不純物を注入するが、底部８１５ａに隣接した第１の半導体層８１５の頂部８１５ｂにはこれを注入しない。底部８１５ａに不純物を注入することで、この部分８１５ａ内にディープトラップなどのトラップが生成される。これらのディープトラップは、底部８１５ａの電気伝導度の低減につながる。一例として、底部は、絶縁状態であっても半絶縁状態であってもよい。一例として、Ｈ、Ｈｅ、Ａｒ、Ｇａ、Ｎを後ろ側から底部に注入し、ディープトラップを生成すればよい。注入量１０１１ｃｍ−２〜５×１０１３ｃｍ−２など注入パラメータを適宜選択することで、底部の厚さが１００ｎｍ〜５μｍの範囲内になればよい。
【００４９】
図９Ａ〜図９Ｃは、図２に示すものと同様の窒化物半導体パワーデバイス製造時の一例における半導体部の一実施形態の断面図である。
【００５０】
図９Ａの概略断面図を参照すると、半導体本体９００が設けられている。この半導体本体は、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１、ｘ２＞ｘ３、ｙ３≧０、ｚ３≧０）を含む第３の半導体層がバッファ層９１０と第１の半導体層９１５との間に配されていること以外は、図８Ａに示す半導体本体８００の構造と同様の構造を含む。図８Ｂを参照して説明したプロセスと同様に、半導体本体９００は、その前側でガラスキャリアまたは金属キャリアなどの第１のキャリア９８０に取り付けられている。キャリア９８０と半導体本体９００との間では、接着剤９８２を用いてもよい。次に、研削またはエッチングなどによって半導体キャリア基板９０３を除去する。半導体キャリア基板９０３の除去は、バッファ層９１０まで、純粋に機械的なものであってもよいし、機械的な除去プロセスからはじめてエッチングプロセスを続けてもよい。
【００５１】
図９Ｂに示すように、キャリア基板９０３の除去後、プラズマエッチングなどによってバッファ層９１０を除去する。こうして、半導体本体９００の後ろ側で第３の半導体層９４５が露出される。
【００５２】
次に、図９Ｃに示すように、図８Ｃを参照して説明したシード層８８５と同様のシード層９８５を形成する。シード層については、低オーム接触の目的で多層金属スタックとしてもよい。その後、金属または金属合金によってシード層の厚さを増せばよく、別のプロセスを実施して図２に示すような窒化物半導体パワーデバイスを得るようにすればよい。
【００５３】
図１０Ａ〜図１０Ｄは、図３〜図６に示すものと同様の窒化物半導体パワーデバイス製造時の一例における半導体部を含む半導体デバイスの一実施形態を示す断面図である。特に、図１０Ａ〜図１０Ｄは、ドープされたドリフト領域の最下部領域形成の一実施形態を示す。
【００５４】
図１０Ａに示す概略断面図を参照すると、Ｓｉ、ＳｉＣまたはＧａＮなどからなる半導体キャリア基板１５５上に、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１、ｘ３≧０、ｙ３≧０、ｚ３≧０）のドープされた第３の半導体層と第１の半導体層とが形成される。
【００５５】
図１０Ｂに示す概略断面図を参照すると、第１の半導体層１６５にハードマスク１９８をパターニングし、このハードマスク１９８を介して第１の半導体層１６５をエッチングするなどして第１の半導体層１６５内に開口部１９１を形成する。
【００５６】
次に、図１０Ｃの概略断面図に示すように、選択的エピタキシーによって開口部１９１内にドリフト領域の最下部の窒化物半導体領域１８１を形成する。この領域１８１については、ｉｎ−ｓｉｔｕでドープして活性化ドーパント濃度が第１の半導体層１６５より高くなるようにしてもよい。
【００５７】
次に、図１０Ｄの概略断面図に示すように、化学機械的ポリシング（ＣＭＰ）などによってドリフト領域の最下部の窒化物半導体領域１８１の上面を平坦にする。それによって、ハードマスク１９８を除去すればよい。また、こうしてならした面の表面にバリア層１９９を形成してもよい。
【００５８】
図１０Ａ〜図１０Ｄを参照して説明した一連のプロセスを繰り返し、アバランシェ領域、ソース、ドレイン領域などの複数のドープされた半導体領域を形成してもよい。別の例として、上記の一連のプロセスを繰り返すことで、互いに接触した複数の半導体領域による連続した半導体領域を形成してもよく、この場合の半導体領域は、それぞれのドーパント濃度が異なっていてもよい。これによって、たとえば垂直方向に所望のドーパントプロファイルを達成できる。一例として、ドーパント濃度が後ろ側すなわち第３の半導体層１９５との界面から前側（図３に示す領域３６６および３６７を含むドリフト領域３６５参照）に向かって低くなるように、ドーパント濃度の異なる複数のドープされた半導体領域によってドリフト領域を形成してもよい。
【００５９】
特に明記しないかぎり、本明細書に記載のさまざまな実施形態の特徴同士を組み合わせてもよいことは理解できよう。
【００６０】
以上、本明細書では特定の実施形態について図示して説明してきたが、本発明の範囲を逸脱することなく、ここに示して説明した特定の実施形態に代えて多岐にわたる別のおよび／または等価な実施例を用いてもよいことは、当業者であればわかるであろう。本出願は、本明細書にて論じた特定の実施形態の応用例または改変例を包含することを意図したものである。したがって、本発明は特許請求の範囲ならびにその等価物によってのみ限定されると想定される。
【符号の説明】
【００６１】
１００、２００、３００、４００、５００、６００  横方向チャネルＨＥＭＴ
１０５、２０５、３０５  キャリア基板
１１０、８１０、９１０  バッファ層
１１５、２１５、３１５、４１５、８１５、９１５、１６５  第１の半導体層
１２０、２２０、３２０、４２０、８２０  第２の半導体層
１２５ａ、１２５ｂ、３２５ａ、３２５ｂ、４２５ａ、４２５ｂ、６２５ａ、６２５ｂ、８２５ａ、８２５ｂ  ソース領域
１３０、２３０、８３０  ドレイン領域
１３５ａ…１３５ｄ、２３５ａ…２３５ｄ、３３５ａ…３３５ｄ、４３５ａ…４３５ｄ、８３５ａ…８３５ｄ  ゲート領域
１４０、３４０、８４０  絶縁層
１５５  コンパクトパッド
１６０  中間層誘電体
２４５、３４５、４４５、６４５、９４５、１９５  第３の半導体層
２５０、３５０、４５０  界面
２５５、３５５、４５５、６５５  横方向
２６０、３６０、４６０、６６０  垂直方向
２１５ａ、８１５ａ  底部
２１５ｂ、８１５ｂ  頂部
３６５、４６５、６６５  ドリフト領域
３６６  ｎ−型領域
３６７  ｎ型領域
３７０ａ、３７０ｂ、６７０ａ、６７０ｂ  コンタクトプラグ
３７５  配線レベル
３８０ａ、３８０ｂ、４８０ａ、４８０ｂ、５８０ａ、５８０ｂ  第一のアバランシェ領域
４８２ａ、４８２ｂ、５８２ａ、５８２ｂ、６８２ａ、６８２ｂ  第一のアバランシェ領域
８００、９００  半導体本体
８０３、９０３、１５５  半導体キャリア基板
８８０、９８０  第１のキャリア
８８２、９８２  接着剤
８８５、９８５  シード層
８０５  金属キャリア層
８８８  ソーイングフォイル
１８１  ドリフト領域の最下部の窒化物半導体領域
１９１  開口部
１９８  ハードマスク
１９９  バリア層
【図１Ａ】
0005611020.tif 000002
【図１Ｂ】
0005611020.tif 000003
【図１Ｃ】
0005611020.tif 000004
【図２Ａ】
0005611020.tif 000005
【図２Ｂ】
0005611020.tif 000006
【図３】
0005611020.tif 000007
【図４】
0005611020.tif 000008
【図５】
0005611020.tif 000009
【図６】
0005611020.tif 000010
【図７】
0005611020.tif 000011
【図８Ａ】
0005611020.tif 000012
【図８Ｂ】
0005611020.tif 000013
【図８Ｃ】
0005611020.tif 000014
【図８Ｄ】
0005611020.tif 000015
【図８Ｅ】
0005611020.tif 000016
【図８Ｆ】
0005611020.tif 000017
【図９Ａ】
0005611020.tif 000018
【図９Ｂ】
0005611020.tif 000019
【図９Ｃ】
0005611020.tif 000020
【図１０Ａ】
0005611020.tif 000021
【図１０Ｂ】
0005611020.tif 000022
【図１０Ｃ】
0005611020.tif 000023
【図１０Ｄ】
0005611020.tif 000024