(57)【特許請求の範囲】
【請求項１】
外部コントローラからの複数の許可信号の受信に応じてレーザーダイオードを駆動させるためのハイブリッドレーザーダイオードドライバ（ＬＤＤ）であって、
読み出し電流を出力する読み出しチャネルと、
それぞれが異なる書き込み電流を選択的に出力する複数の書き込みチャネルと、
オシレータ電流を選択的に出力するオシレータチャネルと、
外部コントローラから前記複数の許可信号を受信し、前記複数の許可信号に基づいて、少なくとも前記書き込みチャネルにより出力される前記電流のタイミングを制御するプログラマブルＬＤＤコントローラと、
を含み、
前記プログラマブルＬＤＤコントローラは、
前記複数の許可信号を受信し、それに応じて複数のデコーダ出力ラインの１つをアクティブにするデコーダと、
１つ以上のアクティブな前記デコーダ出力ラインに応じた出力の生成をそれぞれがプログラムすることができる複数の出力コントローラと、
を含み、
前記ＬＤＤコントローラにより、前記外部コントローラから受信される前記複数の許可信号はグレイコード化された複数の書き込み許可信号を含み、一度に前記複数の書き込み許可信号のうちのただ１つが変化し、
前記複数の書き込み許可信号のうちの同じ信号が連続して変化することを避けるように前記複数の書き込み許可信号が変化する、
ハイブリッドＬＤＤ。
【請求項２】
前記プログラマブルＬＤＤコントローラは、前記複数の許可信号に基づいて、前記オシレータチャネルにより出力される前記電流のタイミングも制御する、
請求項１に記載のハイブリッドＬＤＤ。
【請求項３】
前記複数の出力コントローラは、少なくとも書き込み出力コントローラおよびオシレータコントローラを含む、
請求項１に記載のハイブリッドＬＤＤ。
【請求項４】
前記書き込みチャネルのそれぞれは、前記外部コントローラから、前記書き込みチャネルにより生成される信号の振幅を制御するために用いられる書き込みレベル信号を受信する、
請求項１に記載のハイブリッドＬＤＤ。
【請求項５】
前記プログラマブルＬＤＤコントローラは、それぞれの書き込みチャネルのためのプログラマブルプログラマブルレジスタを含み、
それぞれの書き込みチャネルのための前記プログラマブルプログラマブルレジスタは、どの２つ以上のアクティブなデコーダ出力ラインが前記書き込みチャネルを許可するかを指定する、
請求項１に記載のハイブリッドＬＤＤ。
【請求項６】
前記プログラマブルＬＤＤコントローラは、前記オシレータチャネルのためのプログラマブルレジスタを含み、
前記オシレータチャネルのための前記プログラマブルレジスタは、どの２つ以上のアクティブなデコーダ出力ラインが前記オシレータチャネルを許可するかを指定する、
請求項５に記載のハイブリッドＬＤＤ。
【請求項７】
前記読み出しチャネルは、前記読み出し電流を選択的に出力し、
前記プログラマブルＬＤＤコントローラは、前記読み出しチャネルのためのプログラマブルレジスタを含み、
前記読み出しチャネルのための前記プログラマブルレジスタは、どの２つ以上のアクティブなデコーダ出力ラインが前記読み出しチャネルを許可するかを指定する、
請求項５に記載のハイブリッドＬＤＤ。
【請求項８】
それぞれの書き込みチャネルは、前記プログラマブルＬＤＤコントローラの前記デコーダにより制御されるスイッチを含み、
前記書き込みチャネルの前記タイミングは、前記複数の許可信号に基づいて、前記スイッチを制御することにより制御される、
請求項１に記載のハイブリッドＬＤＤ。
【請求項９】
前記ＬＤＤコントローラは、前記複数の許可信号に基づいて、前記書き込みチャネル、および前記オシレータチャネルにより出力される前記電流のタイミングを制御する、
請求項１に記載のハイブリッドＬＤＤ。
【請求項１０】
前記ハイブリッドＬＤＤは前記レーザーダイオードと同じ光ピックアップユニット（ＯＰＵ）上に設置されるように構成され、前記ＯＰＵはフレックスケーブルによって前記外部コントローラに接続され、前記外部コントローラはメイン基板上にある、
請求項１に記載のハイブリッドＬＤＤ。
【請求項１１】
読み出し電流を出力する読み出しチャネル、それぞれが異なる書き込み電流を選択的に出力する複数の書き込みチャネル、およびオシレータ電流を選択的に出力するオシレータチャネルを含むレーザーダイオードドライバ（ＬＤＤ）とともに使用するためのレーザーダイオードを駆動させる方法であって、
外部コントローラから複数の許可信号を受信し、前記複数の許可信号はグレイコード化された複数の書き込み許可信号を含み、一度に前記複数の書き込み許可信号のうちのただ１つが変化し、前記複数の書き込み許可信号のうちの同じ信号が連続して変化することを避けるように前記複数の書き込み許可信号が変化し、
前記複数の許可信号をデコードし、それに応じて、少なくとも前記書き込みチャネルによって出力される前記電流のタイミングを制御する、
ことを含む方法。
【請求項１２】
前記デコードするステップは、前記オシレータチャネルによって出力される前記電流のタイミングの制御をさらに含む、
請求項１１に記載の方法。
【請求項１３】
各々の書き込みチャネルはスイッチを含み、
前記書き込みチャネルの前記タイミングの前記制御は、前記複数の許可信号のデコーディングの結果に基づいた、前記スイッチの制御を含む、
請求項１１に記載の方法。
【請求項１４】
前記デコードおよび制御するステップは、前記複数の許可信号に基づいた、前記書き込みチャネル、および前記オシレータチャネルによって出力される前記電流のタイミングの制御を含む、
請求項１１に記載の方法。
【請求項１５】
前記ＬＤＤは、レーザーダイオードと同じ光ピックアップユニット（ＯＰＵ）上に設置されるように構成され、
前記受信するステップは、前記ＯＰＵを前記外部コントローラに接続するフレックスケーブルを介した、前記外部コントローラからの、前記複数の許可信号の受信を含み、前記外部コントローラはメイン基板上にある、
請求項１１に記載の方法。
【請求項１６】
読み出し電流を出力する読み出しチャネル、それぞれが異なる書き込み電流を選択的に出力する複数の書き込みチャネル、およびオシレータ電流を選択的に出力するオシレータチャネルを含むレーザーダイオードドライバ（ＬＤＤ）とともに使用するためのレーザーダイオードを駆動させる方法であって、
グレイコード化された複数の書き込み許可信号を含む複数の許可信号をコントローラから受信し、一度に前記複数の書き込み許可信号のうちのただ１つが変化し、前記複数の書き込み許可信号のうちの同じ信号が連続して変化することを避けるように前記複数の書き込み許可信号が変化し、
前記複数の許可信号をデコードし、それに応じて、少なくとも前記書き込みチャネルによって出力される前記電流のタイミングを制御する、
ことを含む方法。
【請求項１７】
前記デコードおよび制御するステップは、前記オシレータチャネルによって出力される前記電流のタイミングの制御をさらに含む、
請求項１６に記載の方法。
【請求項１８】
外部コントローラからの複数の許可信号の受信に応じてレーザーダイオードを駆動させるためのハイブリッドレーザーダイオードドライバ（ＬＤＤ）であって、
読み出し電流を選択的に出力する読み出しチャネルと、
書き込み電流を選択的に出力する書き込みチャネルと、
外部コントローラから前記複数の許可信号を受信し、前記複数の許可信号に基づいて、前記読み出しチャネルおよび前記書き込みチャネルにより出力される前記電流のタイミングを制御するプログラマブルＬＤＤコントローラと、
を含み、
前記プログラマブルＬＤＤコントローラは、
前記複数の許可信号を受信し、それに応じて複数のデコーダ出力ラインの１つをアクティブにするデコーダと、
１つ以上のアクティブな前記デコーダ出力ラインに応じた出力の生成をそれぞれがプログラムすることができる複数の出力コントローラと、
を含み、
前記ＬＤＤコントローラにより、前記外部コントローラから受信される前記複数の許可信号はグレイコード化された複数の書き込み許可信号を含み、一度に前記複数の書き込み許可信号のうちのただ１つが変化し、
前記複数の書き込み許可信号のうちの同じ信号が連続して変化することを避けるように前記複数の書き込み許可信号が変化する、
ハイブリッドＬＤＤ。
【請求項１９】
前記読み出しチャネルは、前記読み出し電流を選択的に出力し、
前記プログラマブルＬＤＤコントローラは、前記複数の許可信号に基づいて、前記読み出しチャネルによって出力される前記電流のタイミングも制御する、
請求項１に記載のハイブリッドＬＤＤ。
【請求項２０】
前記外部コントローラから受信された前記複数の許可信号は、前記読み出しチャネルにより出力される前記電流のタイミングを制御する前記プログラマブルＬＤＤコントローラにより用いられる、読み出し許可信号と読み出し書き込みモード信号の少なくとも一方も含む、
請求項１９に記載のハイブリッドＬＤＤ。
【請求項２１】
前記ＬＤＤの前記読み出しチャネルは、前記読み出し電流を選択的に出力し、
前記デコードおよび制御するステップは、前記読み出しチャネルによって出力される前記電流のタイミングの制御を含む、
請求項１１に記載の方法。
【請求項２２】
前記外部コントローラから受信された前記複数の許可信号は、前記読み出しチャネルにより出力される前記電流のタイミングを制御するために用いられる、読み出し許可信号と読み出し書き込みモード信号の少なくとも一方も含む、
請求項２１に記載の方法。
【請求項２３】
前記ＬＤＤの前記読み出しチャネルは、前記読み出し電流を選択的に出力し、
前記デコードおよび制御するステップは、前記読み出しチャネルによって出力される前記電流のタイミングの制御を含む、
請求項１６に記載の方法。
【請求項２４】
前記外部コントローラから受信された前記複数の許可信号は、前記読み出しチャネルにより出力される前記電流のタイミングを制御するために用いられる、読み出し許可信号と読み出し書き込みモード信号の少なくとも一方も含む、
請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
〔優先権の主張〕
本出願は、２００８年１１月２５日に出願された米国特許出願第１２／２７７９１２号（代理人整理番号ＥＬＡＮ−０１１６８ＵＳ２）に基づいた優先権を主張する。本出願は、また、２００８年９月１６日に出願された米国仮特許出願第６１／０９７５１１号（代理人整理番号ＥＬＡＮ−０１１６８ＵＳ１）に基づいた優先権も主張する。本出願は、また、２００８年６月９日に出願された米国仮特許出願第６１／０６００８６号（代理人整理番号ＥＬＡＮ−０１１６８ＵＳ０）に基づいた優先権を主張する。上記の出願の各々は、参照することにより本出願に取り入れられる。
【０００２】
本出願は、２００７年５月１６日に出願された題名がHYBRID LASER DIODE DRIVERS THAT INCLUDE A DECODERである米国特許出願第１１／７４９６３６号（代理人整理番号ＥＬＡＮ−０１１４４ＵＳ１）に関連する。本出願は、２００７年５月１６日に出願された題名がHYBRID LASER DIODE DRIVERS THAT INCLUDE A STATE MACHINEである米国特許出願第１１／７４９７０３号（代理人整理番号ＥＬＡＮ−０１１４４ＵＳ２）に関連する。上記の出願の各々は、参照することにより本出願に取り入れられる。
【背景技術】
【０００３】
ＣＤ、ＤＶＤなどのような光ディスク技術に関する製品の分野において、記憶容量とデータ転送の速度の両方を上げる傾向がある。その上、メディア・タイプ、書き込み速度、ディスクフォーマットおよびドライブオプティクス（drive optics）のような因子は、特殊なライトストラテジー（write strategy)を必要とする。競争力を持ち、市場占有率を獲得するために、単一のレーザーダイオードドライバ（ＬＤＤ）によりサポートされる機能（例えば、フォーマット）の数が増える傾向にあり、それにより単一のＬＤＤがＣＤ技術とＤＶＤ技術の両方、そしてブルーレイディスク（ＢＤ）（これに限られないが）のような新技術をサポートすることが可能になる。
【０００４】
ＬＤＤによりサポートされる機能の数が増えるにつれて、従来型ＬＤＤはより多くのピンの必要性に苦しめられる。例えば、従来型ＬＤＤは、サポートされるあらゆる出力電流レベルのためのアナログ線および／またはデジタル線（または一組）を必要とし、それにより、サポートされる出力電流レベルの数が増えるにつれてピン総数（pin count）が増える。さらに、各々の線はノイズピックアップまたはタイミング誤りを起こしやすく、それが正確性に乏しい波形の原因となる。その上、書き込み電流と発振器タイミングのための出力装置の遠隔操作のために、従来型ＬＤＤは、タイミングエラーにも苦しめられる。
【０００５】
従来型レーザードライバの問題を解決するため、製造業者らは、ライトストラテジージェネレータ（ＷＳＧ： write strategy generator）をＬＤＤに組み込み始めた。しかしながら、上述された従来型レーザードライバの問題をＷＳＧ・ＬＤＤが解決する一方、ＷＳＧ・ＬＤＤは大量の複雑な（complex） デジタル回路を含む。そのような回路は高価である。その上、そのような回路は、ＬＤＤの電力消費と熱出力を増やす。さらに、多くの顧客は、複雑な（complex） コントローラチップを従来のタイプからＷＳＧタイプに変えることを望まない。もし彼らがそうするならば、彼らは多くの場合、ＷＳＧ・ＬＤＤの中でのＷＳＧの使い方およびサポートの仕方を学ぶのに苦労する。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の実施例は、外部コントローラからの受信許可信号（receiving enable signals）に応じてレーザーダイオードを動かすハイブリッドレーザーダイオードドライバ（ＬＤＤ）に関する。具体的な実施例においては、ハイブリッドＬＤＤはレーザーダイオードと同じ光ピックアップユニット（ＯＰＵ）の上に位置するように構成され、ＯＰＵはフレックスケーブルによってコントローラへ接続され、コントローラはメイン基板（main board）上にある。
【０００７】
一実施例によれば、ハイブリッドＬＤＤは、選択的に読み出し電流（read current）を出力する読み出しチャネル（read channel）、各々が選択的に異なる書き込み電流（write current）を出力する複数の書き込みチャネル（write channels）、および選択的にオシレータ電流を出力するオシレータチャネルを含む。さらに、ハイブリッドＬＤＤは、外部コントローラから複数の許可信号を受信し、その許可信号に基づいて、少なくとも書き込みチャネルによって出力される電流のタイミングを制御するプログラマブルＬＤＤコントローラを含む。プログラマブルＬＤＤコントローラは、許可信号に基づいて、読み出しチャネルおよびオシレータチャネルによって出力される電流のタイミングを制御することもできる。
【０００８】
一実施例によれば、プログラマブルＬＤＤコントローラは、複数の許可信号を受信し、それに応じて複数のデコーダ出力ラインのうちの１つをアクティブにするデコーダを含む。その上、プログラマブルＬＤＤコントローラは、各々が１つ以上のアクティブなデコーダ出力ラインに応じて出力を出すようにプログラムできる複数の出力コントローラを含むことができる。複数の出力コントローラは、少なくとも書き込み出力コントローラ（write output controller）とオシレータコントローラを含むことができる。
【０００９】
一実施例によれば、ＬＤＤコントローラにより外部コントローラから受信される許可信号は、許可信号の１つのみが一度に変わるようにグレイコード化される。その上、一実施例によれば、いずれの許可信号も、その間に他の１つの許可信号がその状態を変えることなしに、二度その状態を変えない。ＬＤＤコントローラは、許可信号に基づき、読み出しチャネル、書き込みチャネル、およびオシレータチャネルによって出力される電流のタイミングを制御する。
【００１０】
この概要は、本発明の実施例を完全に説明することを目的としたものではない。更なる他の実施例、ならびに本発明の特徴、形態および利点は、以下に記載の詳細な説明、図面および請求項からより明らかになるだろう。
【図面の簡単な説明】
【００１１】
【図１】図１は、典型的な従来型レーザーダイオードドライバ（ＬＤＤ）を示すハイレベル・ブロック図である。
【図２】図２は、図１の従来型ＬＤＤのための典型的なタイミング図である。
【図３】図３は、典型的なライトストラテジージェネレータ（ＷＳＧ）ＬＤＤを示しているハイレベル・ブロック図である。
【図４】図４は、図３のＷＳＧ・ＬＤＤのための典型的なタイミング図である。
【図５Ａ】図５Ａは、典型的なハイブリッドＬＤＤのハイレベル・ブロック図である。
【図５Ｂ】図５Ｂは、本発明の他の実施例に係るハイブリッドＬＤＤのハイレベル・ブロック図である。
【図５Ｃ】図５Ｃは、本発明のさらに別の実施例に係るハイブリッドＬＤＤのハイレベル・ブロック図である。
【図５Ｄ】図５Ｄは、本発明の実施例に係る図５ＣのＬＤＤコントローラのある付加的な詳細を表す。
【図５Ｅ】図５Ｅは、本発明の実施例に係る、シリアル制御レジスタがデコードされた信号をもってデバイス動作（device activity）のプログラム可能な選択を行うように作動する方法を示す。
【図６Ａ】図６Ａは、本発明の実施例に係る、ＷＳＧハイブリッドＬＤＤと呼ばれるもう一つのハイブリッドＬＤＤのハイレベル・ブロック図である。
【図６Ｂ】図６Ｂは、本発明の実施例に係る他のＷＳＧハイブリッドＬＤＤのハイレベル・ブロック図である。
【図７】図７は、本発明の実施例に係る、スイッチドゲートハイブリッドＬＤＤと呼ばれるよりハイブリッドなＬＤＤのハイレベル・ブロック図である。
【図８】図８は、タイプＲメディアへの書き込みに用いられる任意のマーク・スペース信号のために生成されることができるいろいろな典型的なＩＯＵＴ信号を示す。
【図９】図９は、タイプＲＷメディアへの書き込みに用いられる任意のマーク・スペース信号のために生成されることができるいろいろな典型的なＩＯＵＴ信号を示す。
【図１０Ａ】図１０Ａは、典型的な２ビットのグレイコード変換ダイヤグラムを示す。
【図１０Ｂ】図１０Ｂは、典型的な３ビットのグレイコード変換ダイヤグラムを示す。
【図１０Ｃ】図１０Ｃは、典型的な４ビットのグレイコード変換ダイヤグラムを示す。
【図１１Ａ】図１１Ａは、４つの異なる状態を含む典型的なＩＯＵＴ信号を示す。
【図１１Ｂ】図１１Ｂは、１ビットがどのようにして、図１１Ａで示されるＩＯＵＴレベルのいずれかから次のレベルへ遷移するように一度に変えられることができるかについて示すグレイコード変換ダイヤグラムである。
【図１２Ａ】図１２Ａは、７つの異なる状態を含む典型的なＩＯＵＴ信号を示す。
【図１２Ｂ】図１２Ｂは、１ビットがどのようにして、図１２Ａで示されるＩＯＵＴレベルのいずれかから次のレベルへ遷移するように一度に変えられることができるかについて示すグレイコード変換ダイヤグラムである。
【図１３Ａ】図１３Ａは、９つの異なるレベルを含む典型的なＩＯＵＴ信号を示す。
【図１３Ｂ】図１３Ｂは、４つの許可ラインがチップ許可（ＥＮＡ）ラインの他に用いられるとした場合に、１ビットがどのようにして、図１３Ａで示されるＩＯＵＴレベルのいずれかおよび次のレベルから遷移するように一度に変えられることができるかについて示すグレイコード変換ダイヤグラムである。
【図１３Ｃ】図１３Ｃは、チップ許可（ＥＮＡ）ラインおよび追加の書き込み許可ラインに加えて３つの許可ラインだけを用いて、図１３ＡのＩＯＵＴ信号の遷移がどのように達成されることができるかについて述べるために用いられるグレイコード変換ダイヤグラムである。
【図１４Ａ】図１４Ａは、１０の異なる状態を含む典型的なＩＯＵＴ信号を示す。
【図１４Ｂ】図１４Ｂは、１ビットがどのようにして、図１４Ａで示されるＩＯＵＴレベルのいずれかから次のレベルへ遷移するように一度に変えられることができるかについて示すグレイコード変換ダイヤグラムである。
【図１５Ａ】図１５Ａは、Ｕターンと呼ばれるものを含む、典型的なグレイコード化された書き込み許可（ＷＥＮ）信号を示すタイミング・ダイヤグラムである。
【図１５Ｂ】図１５Ｂは、本発明の特定の実施例に係る、Ｕターンを避ける典型的なグレイコード化された書き込み許可（ＷＥＮ）信号を示すタイミング・ダイヤグラムである。
【図１５Ｃ】図１５Ｃは、Ｕターンの発生を示す、図１５Ａに示される５Ｔのマークおよび７Ｔのマークのためのグレイコード変換ダイヤグラムである。
【図１５Ｄ】図１５Ｄは、Ｕターンの回避を示す、図１５Ｂに示される５Ｔのマークおよび７Ｔのマークのためのグレイコード変換ダイヤグラムである。
【図１６Ａ】図１６Ａは、本発明の実施例に係る、デコーダのシリアル可変読み出し許可ロジックのダイヤグラムである。
【図１６Ｂ】図１６Ｂは、本発明の実施例に係る、デコーダのシリアル可変書き込みレベル許可ロジックのダイヤグラムである。
【図１７】図１７は、本発明の実施例に係る、デコーダのシリアル可変オシレータレベル許可ロジックのダイヤグラムである。
【図１８Ａ】図１８Ａは、典型的な状態機械の典型的なダイヤグラムを示す。
【図１８Ｂ】図１８Ｂは、任意の状態機械のための典型的な状態ダイヤグラムを示す。
【図１９Ａ】図１９Ａは、１０の異なる状態を含む典型的なＩＯＵＴ信号を示す。
【図１９Ｂ】図１９Ｂは、図１９ＡのＩＯＵＴ信号を生成するライトストラテジーのための対応する状態ダイヤグラムである。
【図１９Ｃ】図１９Ｃは、出力ラインが図１９Ａのライトストラテジーのための状態ラインとしても用いられる状態機械を示す。
【図２０】図２０は、図１９Ａのライトストラテジーの実装例のための図１９Ｃの状態機械のための典型的な状態ダイヤグラムを示す。
【図２１】図２１は、図２０の状態ダイヤグラムがどのように機能するかについて述べることに役立つ典型的なグレイコード変換ダイヤグラムである。
【図２２】図２２は、本発明の実施例に係る、どのようにして２つのビットがダイヤグラムの状態の間で遷移するために用いられることができるかを示すために用いられる典型的な状態ダイヤグラムを示す。
【図２３】図２３は、本発明の実施例に係る、どのようにして３つの許可ラインがダイヤグラムの状態の間で遷移するために用いられることができるかを示すために用いられる典型的な状態ダイヤグラムを示す。
【図２４】図２４は、本発明の実施例に係る、出力で加えられるデコーダを伴う標準的な状態機械の典型的な詳細を示す。
【図２５】図２５は、本発明の実施例に係る、内蔵されたデコーダを伴う状態機械を示す。
【図２６】図２６は、本発明の実施例に係る、内蔵されたデコーダおよび状態メモリを伴う状態機械を示す。
【発明を実施するための形態】
【００１２】
図の中では、全体を通して参照番号および文字などが同一または類似した素子を識別する。しかし、これは、異なる図で同じ番号を付された素子が同一のものでなければならないことを意味しない。また、参照番号の一番左側の桁は、素子が最初に述べられた図を示す。
【００１３】
図１は、フレックスケーブル１０４を介してドライブコントローラ１０２（例えば、ホスト）と通信する、典型的な従来型データ記憶装置のレーザーダイオードドライバ（ＬＤＤ）を示すハイレベル図（high level diagram）である。データ記憶装置は、例えば、ユーザデータを格納することができる光ディスクメディアを含む光学式記憶装置であってもよい。ＬＤＤ１１０は、光ディスクメディアからデータを読み込み、またデータを書き込むために、レーザーダイオード１０８を駆動させる。ＬＤＤ１１０は光ピックアップユニット（ＯＰＵ）の上に設置され、コントローラ１０２は主回路基板の上に設置され、フレックスケーブル１０４がそれらの間の通信を可能にする。
【００１４】
示される典型的な実施例において、ＬＤＤ１１０は１つの読み出しチャネル、４つの書き込みチャネル、および１つのオシレータチャネルを含むものとして表される。ＬＤＤは、コントローラ１０２からのチップ許可（ＥＮＡ）信号を受信するバイアス回路１１２を含むものとしても表される。ＬＤＤ１１０がＥＮＡ信号を介して許可されるとき、バイアス回路はＬＤＤ１１０のアナログ回路（例えば、アンプ、ドライバ、その他）にバイアスをかけるために用いられるバイアス電圧およびバイアス電流を生成する。ＬＤＤ１１０がＥＮＡ信号を介して許可されないとき、ＬＤＤはレーザーダイオード１０８を駆動させないであろう。ＥＮＡ信号は、直接、論理的に出力を無効にする場合がある。
【００１５】
読み出しチャネルは、アンプ１２１、電子スイッチＳ１と読み出しドライバ１３１を含む。読み出しチャネルは、レベル入力（level input: ＩＮＲ、ＩＮ１とも称される）信号および読み出し許可（read enable: ＲＥＮ）信号をコントローラ１０２から受信する。コントローラ１０２で生成されるアナログ電流または電圧信号であるＩＮＲ信号は、読み出しチャネルが許可されるときに読み出しチャネルにより出力される信号の振幅を指定するために用いられる。ＲＥＮ信号は、読み出しチャネルがいつ許可されるかを指定し、それゆえにタイミング信号または許可信号と呼ばれる場合がある。アンプ１２１は、ＩＮ１信号の中間増幅（pre-amplification）を実行する。読み出しチャネルが許可されるとき、読み出しドライバ１３１はアンプ１２１により出力される信号の更なる増幅を行う。ＲＥＮ信号によって制御されるスイッチＳ１は、読み出しチャネルを許可または不許可にするために用いられる。スイッチＳ１は読み出しドライバ１３１の外側にあるものとして表されるが、読み出しドライバ１３１の内部にあってもよい。
【００１６】
４つの書き込みチャネルが示されているが、より多い、またはより少ない書き込みチャネルがあってもよい。各々の書き込みチャネルは、アンプ、電子スイッチ、および書き込みドライバを含むものとして表される。例えば、ＩＮ２信号および書き込み許可（write enable: ＷＥＮ２）信号を受信する書き込みチャネルの１つは、アンプ１２２、電子スイッチＳ２、および書き込みドライバ１３２を含むものとして表される。高速なスイッチングを可能にするために、スイッチＳ２が書き込みドライバ１３２の中にあることが好ましい。コントローラ１０２で生成されるアナログ電流または電圧信号であるＩＮ２信号は、書き込みチャネルが許可されるときに書き込みチャネルによって出力される信号の振幅を指定するために用いられる。ＷＥＮ２信号は、書き込みチャネルがいつ許可されるかを指定するタイミング信号である。アンプ１２２は、ＩＮ２信号の中間増幅を実行する。書き込みチャネルが許可されるとき、書き込みドライバ１３２はアンプ１２２により出力される信号の更なる増幅を行う。ＷＥＮ２信号によって制御されるスイッチＳ２は、書き込みチャネルを許可または不許可にするために用いられる。残りの書き込みチャネルも同様であり、より詳細に記述される必要はない。書き込み許可信号がタイミングを制御するために用いられるので、このような信号はタイミング信号または許可信号と呼ばれる場合もある。
【００１７】
オシレータチャネルは、アンプ１５１、アンプ１５２、オシレータ１５３、スイッチＳ６とオシレータドライバ１５４を含むものとして表される。レジスタＲＡＭＰ（ＯＰＵの上にあるが、ＬＤＤ１１０の外側にある）を用いることにより、アンプ１５１はオシレータドライバ１５４に、オシレータドライバ１５４によって出力される信号の振幅を指定するために用いられる信号を供給する。レジスタＲＰＲＥＱ（ＯＰＵの上にあるが、ＬＤＤ１１０の外側にある）を用いることにより、アンプ１５２はオシレータ１５３に、オシレータ１５３によって出力される信号の周波数を指定するために用いられる信号を供給する。オシレータ１５３の発振出力（oscillating output）はオシレータドライバ１５４のスイッチＳ６を制御し、それによって、振幅と周波数がレジスタＲＡＭＰとレジスタＲＦＲＥＱを用いて指定される発振信号を出力する。オシレータ１５３は、フレックスケーブル１０４を介して供給されるオシレータ許可（oscillator enable: ＯＳＣＥＮ）信号を介してコントローラ１０２により許可される。このように、オシレータチャネルはオシレータ１５３が許可されるときに発振出力を供給するだけである。
【００１８】
図１には、１つのレーザーダイオード（すなわち、１０８）のみが表される。１つ以上のより多くのレーザーダイオードが加えられてもよく、そのため、従来型ＬＤＤは複数の（例えば、ＣＤ、ＤＶＤ、ＢＤ）フォーマットをサポートする。この場合には、どのレーザーダイオードを駆動させるべきかを指定するために用いられる選択ネットワークがあるであろう。コントローラ１０２は、フレックスケーブル１０４を通した更なる接続を介して選択ネットワークを制御するだろう。
【００１９】
ＥＮＡ信号、ＩＮＲ〜ＩＮ５信号、ＲＥＮ信号、ＷＥＮ２〜ＷＥＮ５信号、およびＯＳＥＮ信号はすべて、フレックスケーブル１０４を介してコントローラ１０２からＬＤＤ１１０に供給される。複数のチャネルが同時に許可されるとき、複数のチャンネルの出力はレーザーダイオード１０８を駆動させる出力電流ＩＯＵＴ駆動信号を生成するために合計される。一度に１つのチャンネルが許可される場合もある。図２に示される典型的なタイミング図は、レーザーダイオード１０８を駆動するＩＯＵＴ信号を生成するために様々なドライバの出力がどのように加算されるか、また、どのように個々に用いられるか、を示した図である。一見したところ、ＲＥＮ信号、ＯＳＣＥＮ信号、およびＷＥＮ２〜ＷＥＮ５信号のあらゆる組合せのために使うことのできる出力電流ＩＯＵＴが存在しうるように見えるかもしれない。しかし、それは正しくない。ライトストラテジーは、正確にメディアをマークするために、非常に正確な振幅と時間を要求する。このため、通常は、使うことができる出力電流の組合せの数は、非常に限られる。メディアへの書き込みの際、読み出し電流は常にオンである。その結果、読み出し電流は１つ以上の選択された書き込みチャネルの電流に加算され、ＩＯＵＴが生成される。メディアからの読み出しの際、オシレータは通常オンである。その結果、オシレータチャネルの出力が読み出しチャネルの出力に加算され、ＩＯＵＴが生成される。書き込みの間、オシレータはドライブデザイナーの決定に応じてオンになる、またはオンでなくなる。
【００２０】
書き込み許可を用いる１つの可能な方法は、ただ１つのＷＥＮが許可されるときに決定される異なる出力電流を有することである。このアプローチに関する問題は、そのときのすべての出力ドライバの総サイズが過大であり、過剰なコストおよび低速反応の原因となることである。実際には、様々な出力レベルは、（すべての可能な組合せを用いることと対照的に）ほんの少しの具体的な組合せのみで様々な書き込み電流を合計することによって得られる。この結果、書き込みプロセスの正確な電流条件のために、通常、制御ピンあたり１つの出力レベルになる。書き込み電流が必然的に合計されるので、電流がロー値（low value）からハイ値（high value）の間で切り替わるときに最も厳しくなるタイミング誤り（timing glitch）問題がある。これはマークの始めと終わりの最も肝心な時に発生する。
【００２１】
今、図３を参照すると、典型的なライトストラテジージェネレータ（ＷＳＧ）ＬＤＤ３１０は、以下に記されるバイアス回路１１２、基準回路（reference circuit）３１４、ライトストラテジージェネレータ（ＷＳＧ）３１６、シリアルインターフェース３１８、様々なレジスタ、デジタル／アナログ変換器（ＤＡＣ）、オシレータ、アンプ、およびドライバを含むものとして表される。コントローラ１０２は、フレックスケーブル１０４を介してＬＤＤ３１０と通信する。
【００２２】
バイアス回路１１２は、コントローラ１０２からチップ許可（ＥＮＡ）信号を受信するとき、ＬＤＤ３１０のアナログ回路にバイアスをかけるために用いられるバイアス電圧とバイアス電流を生成する。ＥＮＡ信号は、出力を直接許可もする。コントローラ１１２からＩＳＬＯＰＥ信号を受信し、ＯＰＵ上のＲＳＥＴレジスタに接続された基準回路３１４は、ＬＤＤ３１０の様々なＤＡＣに供給される様々なバイアス電圧とバイアス電流を生成する。
【００２３】
シリアルインターフェース３１８は、シリアル許可（serial enable: ＳＥＮ）信号およびシリアルクロック（serial clock: ＳＣＬＫ）シグナルをコントローラ１０２から受信する。また、双方向シリアルデータ入力/出力（ＳＤＩＯ）ラインは、コントローラ１０２にＳＥＲバス３１９を介してＬＤＤ３１０の中のレジスタにデータを書き込ませ、また、レジスタからデータを読み込ませる。例えば、ライトストラテジーのアップデート（write strategy updates）は、ＳＤＩＯ、シリアルインターフェース、およびシリアル（ＳＥＲ）バス３１９を用いて供給されることができる。ＳＥＲバス３１９は、データバス部（例えば８ビット長）およびアドレスバス部（例えば、７ビット長）を含む。
【００２４】
デジタル回路を含むライトストラテジージェネレータ（ＷＳＧ）３１６は、デジタル信号（例えば、様々なタイミング信号の集合）をＷＳＧバス３１７に供給する。ＷＳＧバス３１７は、適切なライトストラテジー（例えば、ＣＤ標準、ＤＶＤ標準またはＢＤ標準のメディア、および／またはサポートされるスピードに依存する場合がある）を実装（implement）するために用いられる。ＷＳＧ３１６は、コントローラ１０２からデータクロック（ＣＬＫ）および読み出し書き込みモード信号（ＲＷＢ）を受信する。例えば、ＬＯＷ  ＲＷＢ信号がＷＲＩＴＥを指定することができ、ＨＩＧＨ  ＲＷＢ信号がＲＥＡＤを指定することができ、また、その逆であってもよい。ＷＳＧ３１６は、いつマークがディスクに書き込まれるかを指定するＮＲＺ（Non-Return-to-Zero）と表示されたデータラインも受信する。ＷＳＧ３１６は、ＤＶＤ  ＲＡＭタイプのメディアのために用いられるランド／グルーブバー（land/groove bar: ＬＢＧ）信号を受信するものとしても表される。このメディアでは、マークはメディアのランド部とグルーブ部の両方において形成される。ランドまたはグルーブへ書き込むとき、書き込み電流条件は異なる。
【００２５】
ＬＤＤ３１０の読み出しチャネルは、読み出しＤＡＣ３２２、アンプ３２６、および読み出しドライバ３２８を含むものとして表される。読み出しＤＡＣ３２２は、読み出しレジスタ３２１内で指定されたデジタルデータレベルにより特定されたレベルのアナログ信号を出力する。読み出しレジスタ３２１は、シリアルインターフェース３１８とＳＥＲバス３１９を介してコントローラ１０２によりアップデートされることができる。コントローラ１０２は、加算機３２４によって読み出しＤＡＣの出力に加算されるアナログのＩＮＲ信号を供給することもできる。読み出しＤＡＣ３２２の出力（加算されたＩＮＲを伴う、または伴わない）はアンプ３２６に供給され、アンプ３２６の出力は読み出しドライバ３２８に供給される。ＷＳＧ３１６は、いつ読み出しチャネルがＷＳＧバス３１７の１つ以上のラインを介してスイッチＳ１を制御することにより出力を生むかを制御することができる。例えば、シリアル読み出し許可信号は、ＷＳＧ３１６にスイッチＳ１を開閉させてもよい。
【００２６】
ＬＤＤ３１０の書き込みチャネルは、書き込みレジスタ３３８からのデジタル入力を受信する書き込みＤＡＣ３３２を含むものとして表される。ＷＳＧ３１６は、ＷＳＧバス３１７を介して、書き込みレジスタ３３８のどのレジスタが書き込みＤＡＣ３３２にデジタル入力を供給するかを選択し、それにより、書き込みチャネルによって出力される信号の振幅を制御する。ＰＭＡＸ・ＤＡＣ３３６は、ＰＭＡＸレジスタから受信されるデジタル入力を書き込みＤＡＣ３３２の基準入力に適用されるアナログ出力（単にＰＭＡＸと称される）に変換する。書き込みＤＡＣ３３２は、増倍率（multiplication factor）を指定するＰＭＡＸを伴う増倍型（multiplier type）ＤＡＣでもよい。より詳しくは、書き込みＤＡＣ３３２の出力は、基準入力（すなわち、ＰＭＡＸ）によって増倍されるマルチビットデジタル書き込み値（書き込みレジスタ３３８の１つによって適用される）と比例していてもよい。例えば、書き込みＤＡＣ３３２の出力は、ＰＭＡＸによって増倍され、ＲＳＥＴとＩＳＬＯＰＥによってセットされる基準によってさらに増倍されるマルチビットデジタル入力値（レジスタ３３８の１つからの）の積に等しくてもよい。書き込みレジスタ３３８とＰＭＡＸレジスタ３３４の内容は、シリアルインターフェース３１８とＳＥＲバス３１９を介してコントローラ１０２によりアップデートされることができる。特定の実施例においては、ＤＡＣ３３２は、レーザーダイオード１０８を駆動させるために十分な電流を供給する。他の実施例においては、ドライバが出力ＤＡＣ３３２で加えられてもよい。
【００２７】
オシレータチャネル（別名、高周波数変調（high frequency modulation: ＨＦＭ）チャネル）は、振動様式（oscillating manner）の様々なレベルを出力することができるオシレータ（ＯＳＣ）ＤＡＣ３７２を含むものとして表される。示される実施例においては、ＯＳＣ  ＤＡＣ３７２への入力は、複数のパラレルＡＮＤゲート３６５の出力である。ＡＮＤゲート３６５の各々は、オシレータ３５９の出力とオシレータ振幅選択回路（oscillator amplitude selection circuit）３６０の出力を受信する。オシレータ周波数ＤＡＣ３５２、スペクトル拡散（spread spectrum: ＳＳ）周波数ＤＡＣ３５４、およびＳＳ振幅（amplitude）ＤＡＣ３５６は、デジタル入力をレジスタ３５１、３５３および３５５からそれぞれ受信する。コントローラは、シリアルインターフェース３１８とＳＥＲバス３１９を介して、レジスタ３５１、３５３と３５５の内容をアップデートすることができる。レジスタ３５１とオシレータ周波数ＤＡＣ３５２は、オシレータ３５９の周波数を指定するために用いられる。レジスタ３５３およびＳＳ周波数ＤＡＣ３５４はＳＳオシレータ３５７の周波数を指定するために用いられ、レジスタ３５５およびＳＳ振幅ＤＡＣ３５６はＳＳオシレータ３５７の振幅を指定するために用いられる。ＳＳオシレータ３５７のスペクトル拡散出力は加算機３５８によってオシレータ周波数ＤＡＣ３５２の出力に加算され、それによって、オシレータチャネルによって生成される高調波を拡散する。オシレータ振幅回路３６０は、２つのレジスタ３６１、３６２およびセレクタ３６３から成る。ライトストラテジープログラミングによれば、ＷＳＧバス３１７は、セレクタ３６３を介してこれらの２つのレジスタの１つを選択するために用いられる１つ、または２つのタイミングラインを含む。ＷＳＧバス３１７は、オシレータ３５９のモードを制御するために、いくつかのタイミングラインも有する。オシレータは、ＷＳＧバス３１７からの制御により、ロー（low）、ハイ（high）、または振動していることができる。したがって、ＷＳＧ３１６によって指示されるように、オシレータ３５９は、ゼロ、ＤＣターム（DC term）としてのＯＳＣ−ＬＯ３６２の値、またはＤＣタームと振動ターム（oscillating term）のいずれか一方としてのＯＳＣ−ＨＩ３６１の値を出力させられることができる。特定の実施例においては、ＤＡＣ３７２はレーザーダイオード１０８を駆動させるために十分な電流を供給する。他の実施例においては、ドライバが出力ＤＡＣ３７２で加えられてもよい。
【００２８】
制御レジスタ３４０の内容は、シリアルインターフェース３１８およびＳＥＲバス３１９を介してコントローラ１０２によってアップデートされることもできる。例えば、制御レジスタ３４０は、読み出しチャネル、書き込みチャネル、およびオシレータチャネルを許可するための部分（bits）を含んでもよい。制御レジスタ３４０は、いくつかのＩｏｕｔピンのどれが動作中かを選択するための制御ビットを含んでもよい。制御レジスタ３４０は、位相同期回路（phase lock loop: ＰＬＬ）のための独立した許可ビット（separate enable bits）も有してよい。制御レジスタ３４０は、様々な役割のための様々なモードビットも有してよい。
【００２９】
図４に示される典型的なタイミング図は、ＩＯＵＴのための様々な出力レベルがＷＳＧ・ＬＤＤ３１０を用いてどのように生成されることができるかを示す。図４からわかるように、ＷＳＧ・ＬＤＤ３１０は書き込みＤＡＣ３３２の入力に多くのデジタル値の１つを送る能力を有する。書き込みレジスタ３３８を選択する制御ラインにはタイミングエラーがありえるかもしれないが、全てのタイミング問題（timing problem）が１つのシリコンに限定されるので、それらは最小限に抑えられる。対照的に、従来型ＬＤＤ１１０において、タイミングはコントローラ１０２、フレックスケーブル１０４、およびＬＤＤ１１０に影響を与え、それによってチャネル間の遅延の変化量を増やす。また、ＷＳＧ・ＬＤＤ３１０は、サポートされるあらゆる出力電流レベルのための追加のアナログラインやデジタルライン（またはそれらの組）を必要としない。したがって、サポートされる出力電流レベルの数が増えたときに、ＷＳＧ・ＬＤＤ３１０のためのピンの数は同じに保たれることができる。さらに、コントローラ１０２からＷＳＧ・ＬＤＤ３１０へ送られる大部分の信号はデジタルであるため、信号は雑音に影響されにくく、より忠実度が高い波形（higher fidelity waveforms）になる。さらに、制御信号へのコード（flex）のフィルタリング効果（filtering effect）がタイミング忠実度（timing fidelity）を直接制限しないので、ＷＳＧ・ＬＤＤ３１０は高い速度（例えば、１６Ｘ  ＤＶＤ速度）をより簡単にサポートすることができる。しかし、ＷＳＧ・ＬＤＤ３１０が従来型ＬＤＤ１１０の問題の多くを解決する一方、ＷＳＧ・ＬＤＤ３１０は大量の複雑なデジタル回路を含み、その生産にコストと試験時間を追加する場合がある。その上、このような回路は、ＷＳＧ・ＬＤＤ３１０の電力消費および熱出力を従来型ＬＤＤ１１０のそれよりも高くする。さらに、多くのＯＰＵユーザー／顧客は、彼らの従来型のコントローラおよびＬＤＤソリューション（LDD solutions）から大きな変更を行うことを望まない。上記の理由で、ハイブリッドタイプＬＤＤはここに提供される。
【００３０】
典型的なタイプのハイブリッドＬＤＤ５１０Ａは、図５Ａで示される。このハイブリッドＬＤＤ５１０Ａは、従来型の読み出し入力、書き込み入力、およびオシレータ入力（ＩＮＲ、ＲＥＮ、ＷＥＮ２〜ＷＥＮ５、およびＯＳＥＮ）をコントローラ１０２から受け入れ、従来型の読み出しドライバ１３１、従来型の書き込みドライバ１３２〜１３５、および従来型のオシレータドライバ１５４を含む。しかし、ハイブリッドＬＤＤ５１０Ａは、ＷＳＧ・ＬＤＤ（例えば、図３を参照）に一般的に含まれる読み出しチャネルのためのシリアルインターフェース３１８、ＳＥＲバス３１９、基準回路３１４、レジスタ３２１、および読み出しＤＡＣ３２２、ならびに、オシレータチャネルのための更なるレジスタ（３５１、３５３、３５５）、ＤＡＣ（３５２、３５４、３５６）、およびＳＳオシレータ３５７を含むため、従来型ＬＤＤ１１０と異なる。その上、ハイブリッドＬＤＤ５１０Ａは、各々の書き込みチャネルのためのレジスタ（５２２、５２３、５２４、および５２５）および書き込みＤＡＣ（５３２、５３３、５３４、および５３５）を含む。そして、それらのいずれも従来型ＬＤＤ１１０には提供されない。また、ハイブリッドＬＤＤ５１０Ａは、オシレータチャネルによって生成される信号の振幅を制御するために、振幅レジスタ（amplitude register）５６０およびＤＡＣ５６１を含む。
【００３１】
図５Ａの実施例においては、読み出しチャネルと複数の書き込みチャネルによって生成される出力の振幅を制御するために、コントローラ１０２は、ＳＥＲバス３１９を介して様々なレジスタと通信するシリアルインターフェース３１８にＳＤＩＯラインを介してアップデートを送ることによって、様々な振幅レジスタ（例えば、３２１、５２２〜５２５、および５６０）をアップデートすることができる。したがって、コントローラ１０２は、もはや雑音に影響されやすいアナログ入力ライン（例えば、ＩＮＲ〜ＩＮ５）をフレックスケーブル１０４を介して送る必要はない。同様に、オシレータチャネルによって生成される信号の振幅と周波数を制御するために、コントローラ１０２は、ＳＤＩＯラインを介してこのようなアップデートを送ることによって、様々な振幅レジスタと周波数レジスタ（例えば、３５１〜３５５と５６０）をアップデートすることができる。したがって、オシレータチャネルの振幅および周波数を調節するために、ＲＡＭＰレジスタおよびＲＦＲＥＱレジスタをＯＰＵ上に設置／調整する必要はない。ハイブリッドＬＤＤ５１０Ａは、ＬＤＤの中にスペクトル拡散機能を含んでもよい。従来型ＬＤＤが、これらのＳＳ機能を有しうる可能性はある。しかし、従来型ＬＤＤにおいては、ＳＳ周波数とＳＳ振幅は、ＤＡＣの代わりにレジスタで調節されるであろう。読み出しレジスタ、書き込みレジスタ、およびＤＡＣが除去されて従来型ＬＤＤのＩＮラインと交換され、シリアルインターフェースがオシレータを制御するために用いられるだけになる可能性もある。
【００３２】
コントローラ１０２がなおタイミング許可ライン（例えば、ＲＥＮ、ＷＥＮ２〜ＷＥＮ５、およびＯＳＣＥＮ）を用いて書き込みチャネル、読み出しチャネル、およびオシレータチャネルのタイミングを制御するという点で、ハイブリッドＬＤＤ５１０ＡはＷＳＧ・ＬＤＤ３１０（図３を参照）と異なる。言い換えると、コントローラ１０２は、ハイブリッドＬＤＤ５１０ＡのＩＯＵＴ信号のタイミングを制御するために、従来型ＬＤＤ１１０のＯＵＴ信号のタイミングを制御するために用いられるタイミングと同様のタイミングを用いることができる。ハイブリッドＬＤＤ５１０Ａと従来型ＬＤＤ１１０との間の比較により、ハイブリッドＬＤＤが同様の方法、すなわち様々な読み出しドライバと書き込みドライバ１３１〜１３５に関連したスイッチを制御する方法、で許可ラインを用いることも分かる。さらに、ＷＳＧはハイブリッドＬＤＤ５１ＯＡに実装されない。このことは、ＷＳＧ３１０と比較して、ハイブリッドＬＤＤ５１０Ａのコスト、試験、熱出力、および複雑さを減らす可能性がある。上記の理由により、もしユーザー／顧客が彼らの従来型のＬＤＤソリューションに大きな変更を行うことを望んでおらず、しかし、ピン総数および／またはフレックスケーブル１０４を介して送られるアナログラインの数を減らすことを望んでいるならば、ＯＰＵユーザー／顧客はハイブリッドＬＤＤ５１０Ａが望ましいと気付く可能性がある。
【００３３】
本発明の一実施例に係るハイブリッドＬＤＤ５１０Ｂは、図５Ｂに示される。このハイブリッドＬＤＤ５１０Ｂは、ハイブリッドＬＤＤ５１０Ａと同様に、従来型の読み出し入力、書き込み入力、およびオシレータ入力（ＩＮＲ、ＲＥＮ、ＷＥＮ２〜ＷＥＮ５、およびＯＳＣＥＮ）をコントローラ１０２から受け入れ、従来型の読み出しドライバ１３１、従来型の書き込みドライバ１３２〜１３５、および従来型のオシレータドライバ１５４を含む。しかしながら、読み出しチャネル、書き込みチャネル、およびオシレータチャネル内のスイッチを直接制御するためにこれらの許可ラインを用いずに、読み出し許可ラインおよび書き込み許可ライン（ＲＥＮおよびＷＥＮ２〜ＷＥＮ５）ならびにＯＳＣＥＮラインは、デコーダ５７０に供給される。デコーダ５７０は、様々な読み出しチャネル、書き込みチャネル、およびオシレータチャネルの様々なスイッチを制御するために、デコーダバス５７２上に様々なタイミング信号を出力する。例えば、デコーダ５７０は、ＥＮＲラインまたはシリアル信号に基づいて、またはコントローラ１０２から受信されるＷＥＮ信号のデコーディングに基づいて、読み出しチャネルのスイッチＳ１を制御する場合がある。同様に、デコーダ５７０は、ＷＥＮ２〜ＷＥＮ５ラインに基づいて、従来型ＬＤＤの場合とは異なる方法で、書き込みチャネルのスイッチＳ２〜Ｓ５を制御する場合がある。さらに、デコーダ５７０は、ＯＳＣＥＮのライン、またはＲＥＮラインおよびＷＥＮのラインに基づいて、オシレータチャネルのスイッチＳ６を制御する。下の更なる詳細で説明されるように、他の実施例において、状態機械（state machine）がデコーダの代わりに用いられることができる。
【００３４】
ハイブリッドＬＤＤ５１０Ａのためのタイミング図は、先に述べたような従来型ＬＤＤ１１０のためのタイミング図である図２のタイミング図と基本的に同じである。これは、独立した書き込みチャネルのタイミングを基本的に制御する各々の書き込み許可信号とともに、従来型ＬＤＤ１１０のために用いられるものと同じタイミング信号がハイブリッドＬＤＤ５１０Ａのために用いられるためである。このように、ハイブリッドＬＤＤ５１０Ａの従来型ＬＤＤ１１０に対するいくらかの利点がある一方、ハイブリッドＬＤＤ５１０Ａは従来型ＬＤＤ１１０と同じ問題のいくらかで苦しむ場合がある。例えば、ハイブリッドＬＤＤ５１０Ａのためのタイミング制御は従来型ＬＤＤ１１０と同一であり、そのため、従来型ＬＤＤ１１０と同じタイミングエラーがあるだろう。しかし、ハイブリッドＬＤＤ５１０Ｂについては、ＷＥＮラインがどのように出力を制御するかの定義（definition）を変えることができ、それによって、従来型ＬＤＤ１１０のタイミングを変更し、場合によっては改善することができるかもしれない。従来型ＬＤＤ１１０に対するハイブリッドＬＤＤ５１０Ａおよび５１０Ｂの利点は、より少ないアナログ信号がフレックスケーブル１０４を介してコントローラ１０２からハイブリッドＬＤＤまで送られるということである。より詳しくは、ハイブリッドＬＤＤ５１０Ａおよび５１０Ｂは、コントローラ１０２からのアナログ書き込みレベル（すなわち、振幅調節）信号ＩＮ２〜ＩＮ５に依存せず、オシレータ周波数およびオシレータ振幅を制御するための多数のピンおよびレジスタも必要としない。むしろ、様々なチャネルのための振幅レベルは、レジスタを用いて制御され、また、ＳＤＩＯライン、シリアルインターフェース３１８、およびＳＥＲバス３１９を用いてコントローラ１０２により読み込まれ、アップデートされる。このフレックスケーブル１０４を介して送られるアナログ信号の減少は、信号忠実度（signal fidelity）を改善し、ピン総数を減らすはずである。
【００３５】
ハイブリッドＬＤＤ５１０Ｂは、ハイブリッドＬＤＤ５１０Ａに対する多くの利点を有する。例えば、ハイブリッドＬＤＤ５１０Ｂでは、ハイブリッドＬＤＤ５１０Ａと比較して、より少ないフレックスケーブル１０４の導線または配線が同量のＷＥＮ信号を受け入れるために用いられる場合がある。例えば、８つのＷＥＮ信号を受け入れるために、ハイブリッドＬＤＤ５１０Ｂは、ハイブリッドＬＤＤ５１０Ａが８つ必要とするであろうコード（flex）のＷＥＮラインを３つ必要とするのみである場合がある。その上、ハイブリッドＬＤＤ５１０Ｂでは、ハイブリッドＬＤＤ５１０Ａの場合と異なり、更なるＷＥＮ信号ラインを加えることなく更なる書き込みパワーレベルをコードに加えることができる。また、まさに上に説明されたように、ＬＤＤ５１０Ａが従来型ＬＤＤ１１０と同じタイミングエラーを生成する場合がある一方、ハイブリッドＬＤＤ５１０Ｂでは、このようなエラーを避けるためにＷＥＮラインがどのように出力を制御するかという定義が修正される（modified）ことができる。
【００３６】
本発明の更なる実施例に係るハイブリッドＬＤＤ５１０Ｃは、図５Ｃに示される。図１の従来型ＬＤＤのように、ハイブリッドＬＤＤ５１０Ｃは書き込みレベル入力信号ＩＮ２、ＩＮ３、およびＩＮ４（およびオプションとしてＩＮ５）を受信して、読み出しレベル入力信号ＩＮＲを受信することもできる。しかし、ハイブリッドＬＤＤ５１０Ｃと従来型ＬＤＤ１１０の違いである、外部コントローラ１０２で生成されるハイブリッドＬＤＤ５１０Ｃの書き込み許可信号ＷＥＮ２〜ＷＥＮ４（ならびにオプションとして読み出し許可信号ＲＥＮ、およびオプションとしてオシレータ許可信号ＯＳＣＥＮ）は、書き込みチャネル（そして、おそらく読み出しチャネルおよびオシレータチャネル）のドライバ（例えば、１３２〜１３４）ではなく、内蔵ＬＤＤコントローラ５８０により受信される。したがって、ハイブリッドＬＤＤ５１０Ｃは、従来型のレベル入力信号（振幅入力とも呼ばれる）と従来型の許可入力信号（タイミング入力とも呼ばれる）を受け入れるため、従来型ハイブリッドＬＤＤ５１０Ｃと呼ばれる場合があるが、下記の説明から理解されるように、内蔵ＬＤＤコントローラ５８０を用いることにより、より高い適応性（flexibility）を許容する。
【００３７】
図１の従来型ＬＤＤ１１０は、図２のタイミング図を参照して一例が上で記述されたサムエンコーディング（sum encoding）の利用に基本的に制限されている。対照的に、本発明の実施例の従来型ハイブリッドＬＤＤ５１０Ｃは、外部コントローラ１０２からグレイコード（Gray codes）を受け入れることができ、それによってさらに多くの書き込みレベルオプションを許容する。以下に詳細に説明されるように、このようなグレイコードは、許可タイミング入力（enable timing inputs）のうちの１つ以上が同時に状態（state）を変えることになった場合に発生するタイミング誤り問題を避けるために用いられることができる。さらに、図１５Ａ〜１５Ｄを参照して以下に記載される、グレイコードを減少させる特定のデータ信号速度は、従来型ハイブリッドＬＤＤ５１０Ｃによって受け入れられることができる。また、従来型ハイブリッドＬＤＤ５１０Ｃは、ＬＤＤコントローラ５８０を含むので、ＲＷＢ信号およびＷＥＮ信号の使用（例えば、エンコード）により、ＬＤＤの更なる機能を制御、および修正することができる。このことは従来型ＬＤＤ１１０では不可能であった。実装例（implementation）によれば、図５Ｃと５Ｄにおいて、書き込み許可（ＷＥＮ）信号、書き込み許可バー（ＷＥＢ）信号、またはＲＷＢ信号が書き込みモードを許可するために用いられることができるのであれば、ＷＥＮ信号またはＷＥＢ信号はＲＷＢ信号の代わりに用いられることができる。
【００３８】
図１のケースであったように、ＩＮＲ信号は、外部コントローラ１０２により生成されるアナログ電流信号またはアナログ電圧信号であり、読み出しチャネルが許可されるときに読み出しチャネルによって信号出力の振幅を指定するために用いられる。ＩＮ２〜ＩＮ４（およびオプションとしてＩＮ５）信号は、外部コントローラ１０２で生成されるアナログ電流または電圧信号であり、書き込みチャネルが許可されるときに様々な書き込みチャネルによって出力される信号の振幅を指定するために用いられる。図２を参照して記述されるように、図１の従来型ＬＤＤ１１０は、様々な書き込み電流を合計することによってその様々な書き込みレベルおよびタイミングを生成する。これは、サムエンコーディングと呼ばれる場合がある。対照的に、図５Ｃの従来のハイブリッドＬＤＤ５１０ＣのＬＤＤコントローラ５８０は、外部コントローラ１０２から受信した許可信号をデコードし、デコードの結果およびプログラマブルレジスタの内容に基づいて、どの書き込みチャネルが許可されるか、およびオプションとして読み出しチャネルおよび／またはオシレータチャネルが許可されるかどうかを制御する。他の実施例においては、読み出しチャネルのスイッチＳ１は、レジスタの内容によって制御される。言い換えると、読み出しチャネルは、ＬＤＤコントローラ５８０の出力によって、または、レジスタの内容によって許可されることができる。
【００３９】
図１の従来型ＬＤＤ１１０と図５Ｃの従来型ハイブリッドＬＤＤ５１０Ｃとのもう一つの違いは、従来型ハイブリッドＬＤＤ５１０Ｃがシリアルインターフェース３１８を含むということである。シリアルインターフェース３１８は、外部コントローラ１０２から、シリアル許可（ＳＥＮ）信号、シリアルクロック（ＳＣＬＫ）信号、および双方向性シリアルデータ入力／出力（serial data input/output: ＳＤＩＯ）を受信する。ＳＤＩＯラインは、外部コントローラ１０２に、シリアル（ＳＥＲ）バス３１９を介したＬＤＤ５１０Ｃ内のレジスタへのデータの書き込みおよびレジスタからのデータの読み込みを行わせることができる。例えば、ＬＤＤコントローラ５８０の内部または外部の制御レジスタは、ＳＤＩＯ、シリアルインターフェース３１８、およびシリアルバス（serial bus）３１９を用いて、書き込みおよび読み込みを行うことができる。シリアルバス３１９は、データバス部（例えば８または９ビット長）とアドレスバス部（例えば、７ビット長）を含む。制御レジスタ３４０は、許可ライン（外部コントローラ１０２から受信される）のどの組合せによって、１つ以上の書き込みチャネルが許可されるか、読み出しドライバが許可されるか、オシレータドライバが許可されるか、等を制御するために用いられることができる。制御レジスタ３４０は、ＬＤＤコントローラ５８０から独立したものとして図５Ｃに示されるが、これも制御レジスタ３４０がＬＤＤコントローラ５８０の内部にある本発明の範囲にある。さらに、コントローラ１０２をシリアルインターフェース３１８に接続する３つのラインバス（ＳＥＮライン、ＳＣＬＫライン、およびＳＤＩＯラインを含む）が他のバス、例えば、２つのラインバス（例えばＩ２Ｃバスなど）または１つのラインバスとさえも入れ替えられることができ、しかしそれに限られない点に注意する。
【００４０】
図１の従来型ＬＤＤ１１０においては、オシレータチャネルは、オシレータ１５３が生成されるＯＳＣＥＮラインを介して外部コントローラ１０２により許可されるときに、発振出力を供給するだけである。対照的に、従来型ハイブリッドＬＤＤ５１０Ｃにおいては、ＯＳＣＥＮ信号はＬＤＤコントローラ５８０に直接供給されることができる。別の場合、ＯＳＣＥＮ信号の使用は完全に除かれることができ、従来型ハイブリッドＬＤＤ５１０Ｃのオシレータチャネルは書き込み許可ＲＷＢラインおよび書き込み許可ＷＥＮラインによって制御されることができる。ＯＳＣＥＮラインの除去は、下記の図５Ｄの説明から、よりよく理解されることができる。
【００４１】
図５Ｄは、図５Ｃで紹介されたＬＤＤコントローラ５８０のいくつかの付加的な詳細を供給する。ここで、ＬＤＤコントローラ５８０は、ＲＷＢライン、ＷＥＮ２ライン、ＷＥＮ３ライン、およびＷＥＮ４ラインを受信するだけのものとして表される。しかし、一つ以上の更なるラインは、もし用いられるならば（例えば、ＷＥＮ５、ＲＥＮおよび／またＯＳＣＥＮ）、ＬＤＤコントローラ５８０により受信されることができる。図５Ｄを参照すれば、ＬＤＤコントローラ５８０は、デコーダ５８１、制御バス５８２、読み出しおよび書き込み出力コントローラ５８３、オシレータ出力コントローラ５８４、光学的電流電圧サンプルコントローラ（optical current-to-voltage sample controller）５８５、およびレーザー電圧サンプルコントローラ（laser voltage sample controller）５８６を含む。読み出しおよび書き込み出力コントローラ５８３は２台のコントローラに分けられることができ、あるいは、読み出しチャネルはレジスタによって制御されることができる。図５Ｄにおいては、ＲＷＢ信号は、読み出し／書き込み許可信号（読み出し／書き込みバーとも呼ばれる）であり、書き込みモードまたは読み込みモードのいずれかを許可する。図５Ａ〜５Ｃには示されていないが、ＲＷＢ信号は、それらの実施例で用いられることもできる。上記のように、実装例によれば、書き込み許可（ＷＥＮ）信号、書き込み許可バー（ＷＥＢ）信号、またはＲＷＢ信号が書き込みモードを許可するために用いられることができるのであれば、ＷＥＮ信号またはＷＥＢ信号はＲＷＢ信号の代わりに用いられることができる。
【００４２】
デコーダ５８１は、ＮＯＮＥ、０００、００１．．．１１１と名前を付けられた９つの出力を有するものとして表されるが、より多くまたはより少ない出力を有することができる。デコーダ５８１のための例示的な真理値表が表１において以下に示されるが、限定を目的とするものではない。
【表１】
0005421989.tif 000002
【００４３】
実施例においては、表１から理解されるように、デコーダ５８１の出力のただ１つが一度に動作中になる。出力コントローラおよびサンプルコントローラ５８３、５８４、５８５、５８６等の様々な出力は、デコーダ５８１の出力に基づいて許可、または不許可される。例えば、デコーダ５８１のＮＯＮＥ出力が動作中であるならば、図５Ｃに示されるスイッチＳｌおよびＳ６が閉じている場合があり、ＬＤＤ５１０Ｃは読み出しモードにあるであろう。もう一つの例としては、デコーダ５８１の０００出力が動作中であるならば、図５Ｃの中のスイッチＳ４が閉じている場合があり、ＬＤＤ５１０Ｃが第１の書き込み電流レベルでレーザーダイオード１０８を動作させる。動作中のデコーダ５８１の０００出力は、例えば、光学的電流電圧サンプルコントローラ５８５にサンプリング信号を出力させることができ、かつ／または、レーザー電圧サンプルコントローラにサンプリング信号を出力させることができる。言い換えると、デコーダ５８１の特定の動作中の出力は、１つ以上のコントローラ５８３、５８４、５８５、５８６の１つ以上の出力を作動させるために用いられることができる。もう一つの例として、デコーダの１１０出力が動作中であるならば、図５Ｃ中のスイッチＳ２およびＳ３が閉じられる場合があり、ＬＤＤ５１０Ｃが、書き込みドライバ１３２および１３３によって生成される電流を加えることにより生成される電流レベルでレーザーダイオード１０８を動作させる。
【００４４】
オシレータコントローラ５８４の一部の典型的な詳細は、図５Ｅに示される。より一般的には、図５Ｅは、シリアル制御レジスタ５９３が装置動作（device activity）のプログラム可能な選択（programmable selection）をするためにデコードされた信号（例えば、デコーダ５８１により出力されたもの）でどのように作動することができるかを表す。図５Ｅを参照すれば、ＡＮＤ−ＯＲロジック（ＡＮＤゲート５９６とＯＲゲート５９７を含む）、レジスタ５９３、アドレスデコーダ５９１、更なるＡＮＤゲート５９２および５９４、ならびに選択的に許可されたバッファ５９５は、オシレータコントローラ５８４の出力を選択的に作動させるために用いられることができる。類似した回路は、オシレータコントローラ５８４の各々の出力のために供給されることができる。さらに、類似した回路は、コントローラ５８３、５８４、５８５、５８６の各々の、各々の出力のために供給されることができる。代わりの回路が用いられることができるが、それは本発明の範囲内である。
【００４５】
図５Ｅの典型的な回路のいくつかの付加的な詳細がこれから記述される。図５Ｅに示される様々なアドレスラインは、シリアルバス３１９の一部、例えば、アドレスデコーダ５９１に供給されるシリアルアドレス部（例えば、７ビット長）およびレジスタ５９３に供給される（またはレジスタ５９３から読み出される）シリアルデータ部（例えば、９ビット長）を伴う、として表される。また、シリアル書き込みストロボ（write strobe: ＷＳ）信号がＡＮＤゲート５９２に供給され、シリアル読み出しストロボ（read strobe: ＲＳ）はＡＮＤゲート５９４に供給される。シリアルＷＳ信号およびシリアルＲＳ信号は、例えば、ＲＷＢ信号によって制御されることができる。シリアルアドレスがアドレスデコーダ５９１に記憶されるアドレスと同じであるならば、アドレスデコーダの出力はハイ（high）になり、２つのＡＮＤゲート５９２および５９４に供給される。ＷＳ信号とＲＳ信号のいずれがハイであるかによって、レジスタ５９３（例えば、９ビットのレジスタ）は書き込むか、読み出される。レジスタ５９３の出力は、ＡＮＤゲート５９６の１つの入力に供給されるレジスタ５９３の各々のビット（bit）で、バス５９８（例えば、９ビットのバス）に接続される。この方式では、デコーダ５８１の出力のいずれがＡＮＤゲート５９６の出力をハイにするか、ひいてはＯＲゲート５９７の出力をハイにするかをレジスタ５９３の内容が定義する。言い換えると、図５Ｅの回路は、完全にプログラム可能な制御ブロックを提供する。
【００４６】
図６Ａは、本発明の他の実施例に係るハイブリッドＬＤＤ６１０を示す。ハイブリッドＬＤＤ５１０Ｂの様に、ハイブリッドＬＤＤ６１０は、様々な読み出し許可ライン、書き込み許可ライン、およびオシレータ許可ライン（ＲＥＮ、ＷＥＮ１〜ＷＥＮ５、およびＯＳＣＥＮ）をコントローラ１０２から受信するデコーダ５７０を含む。また、ハイブリッドＬＤＤ６１０Ｂは、コントローラがＤＩＯラインを介してシリアルデータを送ることによりＬＤＤ６１０内でレジスタをアップデートすることを許可するシリアルインターフェース３１８を含む。しかし、ハイブリッドＬＤＤ６１０とハイブリッドＬＤＤ５１ＯＢの違いは、ハイブリッドＬＤＤ６１０の残りの構成要素（remaining components）が、従来型ＬＤＤ１１０よりもむしろ、ＷＳＧ・ＬＤＤ３１０に似ているということである。したがって、ハイブリッドＬＤＤ６１０は、従来型の許可入力（タイミング入力とも呼ばれる）を受け入れるため、ＷＳＧハイブリッドＬＤＤ６１０と呼ばれる場合があるが、ＷＳＧ・ＬＤＤ３１０と同様に内部的に動作する。ＷＳＧハイブリッドＬＤＤ６１０とＷＳＧ・ＬＤＤ３１０（図３に描かれる）との大きな類似点は、それらが両方とも、１つの書き込みチャネルにつき１つの書き込みＤＡＣを必要とする（例えば、図５Ａおよび５Ｂのように）のではなく、ただ１つの書き込みチャネル（１つの書き込みＤＡＣ３３６を伴う）を有することである。好ましくは、ＷＳＧハイブリッドＬＤＤ６１０のデコーダ５７０は、ただ１つの書き込みＤＡＣレジスタ３３８が一度に許可されるような様々なＷＥＮ信号を変換する。しかし、デコーディングが従来型ＬＤＤを単に模倣するのであれば、ハイブリッドＬＤＤは従来型ＬＤＤと同じタイプのタイミング誤り（timing glitch）問題で苦しむであろう。しかし、グリッチエラー（glitch errors）が減少するか、または取り除かれさえするような方法でＷＥＮラインをデコードすることは可能である。
【００４７】
ハイブリッドＷＳＧ・ＬＤＤ６１０のためのタイミング図は、それは先に述べたようなＷＳＧ・ＬＤＤ３１０のためのタイミング図である図４のタイミング図に似ているだろう。図６Ａを参照すると、ハイブリッドＷＳＧ・ＬＤＤ６１０のデコーダ５７０は、様々な許可タイミング信号（enable timing signals）ＲＥＮ、ＷＥＮ２〜ＷＥＮ５、およびＯＳＥＮをコントローラ１０２から受信する。もしデコーダが従来型ＬＤＤを模倣するならば、ＲＥＮ信号に基づいて、デコーダ５７０はデコードバス５７２を用いて読み出しチャネルのスイッチＳｌを制御する。もしデコーダが従来型ＬＤＤを模倣するならば、ＷＥＮ２〜ＷＥＮ５信号に基づいて、デコーダ５７０は、デコードバス５７２を用いて書き込みレジスタ３３８から書き込みＤＡＣ３３２へデジタル値を選択的に提供することによって、書き込みチャネルの出力のタイミングと振幅を制御する。もしデコーダが従来型ＬＤＤを模倣するならば、ＯＳＣＥＮ信号に基づいて、デコーダ５７０は、デコードバス５７２を用いてオシレータチャネルのオシレータ３５９およびセレクタ３６３を制御する。しかし、デコーダは、従来型ＬＤＤを模倣する必要がなかった。例えば、デコーダ５７０は、ＲＥＮラインおよびＯＳＣＥＮライン、ならびにおそらく一つ以上のＷＥＮラインを除外して、ＥＮＡラインおよびいくつかのＷＥＮラインを受け入れるだけのように変更される場合がある。また、後述するように、デコーダ５７０は、グレイコード化された入力を様々な出力チャネルを制御するために用いられる出力に変換するように設計されることができる。もしグレイコードがＷＥＮライン上で用いられるならば、コントローラ１０２は、デコーダ５７０で行われるデコーディングに合致（match）するように修正される必要がある場合がある。
【００４８】
ＷＳＧハイブリッドＬＤＤ６１０は、ＷＳＧ・ＬＤＤ３１０の利益の多くを許容するだろうが、ユーザー／顧客に彼らの従来型タイミング信号の使用を続けることを許すだろう。その上、ＷＳＧハイブリッドＬＤＤ６１０は、ライトストラテジー制御の多くをコントローラ１０２内に維持することをユーザー／顧客に認めるだろう。適応性のあるデコーダ（flexible decoder）（すなわち、ＳＥＲバス３１９を介して修正されることができるデコーダ）を提供することによって、ＷＳＧ型のハイブリッド（WSG type of hybrid）は、ユーザーがコントローラ１０２に異なったプログラムするような移動経路（migration path）を提供する、または向上したデコーダの可能性を生かすように制御ハードウェアを修正することができる。
【００４９】
本発明の一実施例によれば、図６Ｂは、他のＷＳＧハイブリッドＬＤＤ６１０Ｂのハイレベル・ブロック図である。ＷＳＧハイブリッドＬＤＤ６１０ＢはＷＳＧハイブリッドＬＤＤ６１０Ａと類似しているが、ＬＤＤコントローラ５８０（図５Ｃ〜５Ｅを参照して先に述べたような）は、デコーダ／状態機械の代わりに用いられる。上記のように、実装例によれば、書き込み許可（ＷＥＮ）信号、書き込み許可バー（ＷＥＢ）信号、またはＲＷＢ信号が書き込みモードを許可するために用いられるのであれば、ＷＥＮ信号またはＷＥＢ信号はＲＷＢ信号の代わりに用いられることができる。
【００５０】
図７に示される更なるハイブリッドＬＤＤ７１０は、ＤＡＣ３２２、５３２、５３３、５３４、および５３５の１つの出力をトランジスタＱｌの制御ターミナル（すなわち、ゲートまたはベース）に接続する選択スイッチ７０２を含む。トランジスタＱｌの電流経路（すなわち、ソース−ドレイン経路またはエミッタ−コレクタ経路）を流れる電流の量は、トランジスタＱｌの制御ターミナル（すなわち、ゲートまたはベース）に供給される電圧によって制御される。スイッチ７０２は、デコーダ５７０により、デコーダバス５７２を用いて制御される。詳細は示さないが、ＤＡＣ（３２２および５３２〜５３５）およびアンプ（１２１〜１２５）からの回路は、Ｑｌのゲートに供給される制御電圧がレジスタ値（３２１および５２２〜５２５）に比例するＱｌのドレイン電流を生成することができるように設計される場合がある。この実施例において、異なる振幅レジスタ３２１および５２２〜５２５に記憶される異なるデジタル値は、トランジスタＱｌのゲート（またはベース）に必要とされる電圧レベルを供給し、それによってＩＯＵＴのために望ましい異なるレベル生成するために用いられる。この実施例においては、レジスタ３２１および５２２〜５２５、ＤＡＣ３２２および５３２〜５３５、アンプ１２１〜１２５、スイッチ７０２、ならびにトランジスタＱｌは、読み出し／書き込みチャネルの一部であるとみなされることができる。図６Ａの実施例と同様に動作するオシレータチャネルの出力は、トランジスタＱｌによって生成される電流（すなわち、読み出し／書き込みチャネルによって生成される電流）に加算され、レーザーダイオード１０８を動かす。図５および図６の場合のように、読み出しチャネルが独立したドライバを有することは、この構成においてもあり得る。他の実施例においては、ＬＤＤコントローラ５８０（図５Ｃ〜５Ｅを参照して先に述べたような）が、図７に示されるデコーダ／状態機械５７０の代わりに用いられることができる。
【００５１】
図８は、タイプＲメディア（レコードワンスメディア）への書き込みに用いられる任意のマーク−スペース信号８０２のために生成されることができる様々な典型的なＩＯＵＴ信号を示す。信号８０４は、２つの異なるレベルである、Ｐｅｒ（Power Erase）レベルおよび書き込みのためのＰｆｗ（Power First Write）レベルのみを含む。信号８０６は、書き込みのためのＰｆｗレベルおよびＰｂ（Power Bias）レベル、ならびにＰｅｒレベルを含む３つの異なるレベルを含む。信号８０８と８１０は、書き込みのためのＰｆｗレベルおよびＰｂレベル、Ｐｅｒレベル、ならびにメディアの冷却のためのＰｃｌ（Power Cool）レベルを含む４つのレベルを含む。信号８１２は、Ｐｍｆｐ（Power Middle first Pulse）レベル、書き込みのためのＰｆｗレベルおよびＰｂレベル、並びにＰｅｒレベルおよびＰｃｌレベルを含む５つの異なるレベルを含む。信号８１２の右端の部分は、Ｐｅｒレベルに加算されるオシレータ出力も示す。
【００５２】
図９は、タイプＲＷメディア（リライタブルメディア）への書き込みに用いられる任意のマーク−スペース信号９０２のために生成されることができる様々な典型的なＩＯＵＴ信号を示す。信号９０４と９０６は、書き込みのためのＰｆｗレベルおよびＰｂレベル、ならびにＰｅｒレベルを含む３つの異なるレベルを含む。信号９０８、９１０、および９１２は、書き込みのためのＰｆｗレベル、Ｐｂレベル、およびＰｍｗ（Power Middle Write）レベル、Ｐｅｒレベル、ならびにＰｃｌレベルを含む４つの信号を含む。信号９１４は、書き込みのためのＰｆｗレベル、Ｐｂレベル、Ｐｍｗレベル、およびＰｌｗ（Power Last Write）レベル、Ｐｅｒレベル、ならびにＰｃｌレベルを含む６つの信号を含む。信号９１６は、書き込みのためのＰｆｗレベル、Ｐｍｆｗレベル、Ｐｂレベル、Ｐｍｗレベル、およびＰｌｗレベル、Ｐｅｒレベル、ならびにＰｃｌレベルを含む７つの信号を含む。信号９１８は、書き込みのためのＰｆｗレベル、Ｐｍｆｗレベル、Ｐｂレベル、Ｐｍｗレベル、およびＰｌｗレベルレベル、Ｐｅｒレベル、更なる消去レベルＰｅｅｒ、ならびにＰｃｌレベルを含む８つの信号を含む。
【００５３】
用いられている特定のライトストラテジーに係わらず、ＬＤＤは概して読み出しのために用いられるパワーリード（Power Read: Ｐｒｅａｄ）レベルおよびオフレベル（off level）も生成する必要があるだろう。Ｐｒｅａｄレベルは、例えば、オフレベルとＰｅｒレベルの間にあることができるが、ある必要はない。場合によっては、読み出しレベルは、読み出し電流およびオシレータ−オフレベル（oscillator-off level）から成るだろう。
【００５４】
図５〜７を参照して先に述べたハイブリッドＬＤＤにおいて、様々な許可ライン（例えば、ＲＥＮ、ＷＥＮ２〜ＷＥＮ５、およびＯＳＣＥＮ）は、ＩＯＵＴ信号のタイミングを制御するために用いられる。例えば、ＷＥＮ２ハイ（high）、ＷＥＮ３〜５ロー（low）（すなわち、ＷＥＮ２〜ＷＥＮ５は１０００）は、Ｐｅｒ書き込みレベルを生成するために用いられ、ＷＥＮ３ハイ、ＷＥＮ２、ＷＥＮ４、およびＷＥＮ５ロー（すなわち、ＷＥＮ２〜ＷＥＮ５は、０１００）は、Ｐｆｗ書き込みレベルを生成するために用いられたと仮定する。ここでまた、図８中の典型的なＩＯＵＴ信号８０４、８０６、および８０８に見られるように、ライトストラテジーがＰｅｒレベルからＰｆｗレベルへの変換をもたらす場合があると仮定する。ＷＥＮ２〜ＷＥＮ５を１０００から０１００まで変えるとき、２つのビット（すなわち、ＷＥＮ２ビットおよびＷＥＮ３ビット）が変化する。もしこれら２つのビットが同時に変化しないのであれば、ハイブリッドＬＤＤはタイミング誤り問題に見舞われるだろう。例えば、もしＷＥＮ３が０から１に変化する前にＷＥＮ２が１から０に変化するならば、ハイブリッドＬＤＤは一時的にラインＷＥＮ２〜ＷＥＮ５上の００００を受信し、これに基づいた誤ったＩＯＵＴ信号を一時的に生成するだろう。他の例として、もしＷＥＮ３が０から１に変化した後にＷＥＮ２が１から０に変化するならば、ハイブリッドＬＤＤは一時的にラインＷＥＮ２〜ＷＥＮ５上の１１００を受信し、これに基づいた誤ったＩＯＵＴ信号を一時的に生成するだろう。
【００５５】
より一般には、もし許可タイミング入力のうちの１つ以上が同時に状態を変化させることが求められるならば、タイミング誤り問題が発生する場合がある点に注意する。これは、もしそれらがちょうど同時に状態を変化させるならば、両方の入力が望ましい状態に変わる前に生じるいくつかの予測できない状態が存在することになるためである。
【００５６】
このような問題を避けるために、本発明の特定の実施例は、ただ１つのビットが１つの状態から次の状態に変化するコードであるグレイコードの原則を利用する。したがって、このような実施例を記述する前に、いくつかの典型的なグレイコード変換ダイヤグラムを簡単に提供して、グレイコーディングに関連するいくつかの性質を議論することは最初に役立つ。第１に、一度にただ１つのビットが変えられることができるため、Ｎビットのワード（N bit word）には、可能な変化がＮ個だけある。もしグレイコードが用いられないならば、２＾Ｎ−１個の可能な変化がある。このように、グレイコードに従うとき、多くの変化の可能性が捨てられる。第２には、どんなコードワード（code word）でも、Ｎ個だけ、またはより少ないステップで、他のどのコードワードにも変えられることができる。これは、以下のダイヤグラムの中でレベルが言及することである。グレイコードのもう一つの制限は、ダイヤグラムの中のループ（loop）が偶数のステップでも生じることである。このことは、いくつかのストラテジーが奇数のステップにおいてループを作るため、ライトストラテジーのためにグレイコードを用いる際に有用である。この場合、余分な「何もしない（do-nothing）」ステップは、ライトストラテジーに挿入されるはずである。グレイコードの使用は、変換における「誤り（glitches）」の発生をなくすが、様々なＷＥＮタイミングラインのタイミング違い（timing differences）をなくさない。このように、タイミングエラーはまだ起こる場合があるが、それらはもはや、変換の際に求められないパワーの低下または急増（誤り）を生まない。「Ｕターン（U-Turns）」を避けるグレイコードを作成するためのこつは、状態機械を通して同じことをする代わりの経路を作成することである。しかし、このことは選択されることができる使用可能な出力レベルの数を減らすため、代償を伴う。
【００５７】
図１０Ａは、３レベル（レベル０、レベル１、およびレベル２）を含む典型的な２ビットのグレイコード変換ダイヤグラムを示す。ダイヤグラムに示される実線をたどるとき、１ビットだけ変化する。どんな状態から他のどの状態へも２ステップ以下で変換できることは、図１０Ａから理解することができる。図１０Ｂは、４レベル（レベル０、レベル１、レベル２、およびレベル３）を含む典型的な３ビットのグレイコード変換ダイヤグラムを示す。ここでも、ダイヤグラムに示される実線をたどるとき、１ビットだけ変化する。どんな状態から他のどの状態へも３ステップ以下で変換できることは、図１０Ｂから理解することができる。図１０Ｃは、５レベル（レベル０、レベル１、レベル２、レベル３、およびレベル４）を含む典型的な４ビットのグレイコード変換ダイヤグラムを示す。ここでも、ダイヤグラムに示される実線をたどるとき、１ビットだけ変化する。どんな状態から他のどの状態へも４ステップ以下で変換できることは、図１０Ｃから理解することができる。
【００５８】
ここで図１１Ａを参照すれば、典型的なＩＯＵＴ信号は、オフレベル、Ｐｒｅａｄレベル、Ｐｅｒレベル、およびＰｆｗレベルを含む４つの異なるレベルを含むものとして表される。オフレベルからは、Ｐｒｅａｄレベルへの変換があり得る。Ｐｒｅａｄレベルからは、Ｐｅｒレベルまたはオフレベルへの変換があり得る。Ｐｅｒレベルからは、ＰｆｗレベルまたはＰｒｅａｄレベルへの変換があり得る。Ｐｆｗレベルからは、Ｐｅｒレベルへの変換のみがあり得る。
【００５９】
もし従来のエンコーディングを用いるならば、２つのＷＥＮライン（例えば、ＷＥＮ２およびＷＥＮ３）が必要とされ、Ｐｆｗ=１１、Ｐｅｒ=０１であり、Ｒｅａｄは独立している。この単純な２つのレベルでは、Ｐｆｗ=０１、およびＰｅｒ=１０でない限り、書き込みパワー誤りを避けることができる。
【００６０】
本発明の特定の実施例を用いて、このようなタイミング誤りを避けることができ、そして、１つ少ない許可ラインを用いることができる。図１１Ａおよび図１１Ｂを参照して議論される例として、ＥＮＡラインは、オフではない（non-off）条件に対して１に等しく、オフ条件に対して０に等しいと仮定することができる。オシレータがＰｒｅａｄの間オンになり、Ｐｅｒの間オフになるということになる場合は、ＰｒｅａｄはＰｅｒと異なるということも仮定される。そうであれば、全部で４つのＩＯＵＴレベル（すなわち、オフ、Ｐｒｅａｄ、Ｐｅｒ、およびＰｆｗ）のみが必要とされるため、チップ許可（ＥＮＡ）ラインに加えて、２つの許可ライン（例えば、ＷＥＮ２およびＷＥＮ３）のみが必要になる。ＥＮＡラインを無視すれば（ＩＯＵＴがオフでないときに常に１であると仮定されるため）、ＷＥＮ２入力およびＷＥＮ３入力は、オフレベルのために００、Ｐｒｅａｄレベルのために０１、Ｐｅｒレベルのために１１、およびＰｆｗレベルのために１０であるとすることができる。図１１Ｂから理解されるように、このような可能なレベルへのグレイコードのマッピングは、一度に１つのビットのみを変化させ、それによって上記の誤り問題を防ぎ、１つ少ない制御ラインが用いられる（例えば、ＲＥＮは必要ない）。
【００６１】
ここで、わずかにより複雑な例が、図１２Ａおよび図１２Ｂを参照して議論される。図１２Ａを参照すると、典型的なＩＯＵＴ信号は、オフレベル、Ｐｒｅａｄレベル、Ｐｅｒレベル、ならびにＰｍｆｐレベル、Ｐｆｗレベル、Ｐｃｌレベル、およびＰｂレベルを含む７つの異なるレベルを含むものとして表される。オフレベルについては、Ｐｒｅａｄレベルへの変換があり得る。Ｐｒｅａｄレベルからは、Ｐｅｒレベルまたはオフレベルへの変換があり得る。Ｐｅｒレベルからは、ＰｍｆｐレベルまたはＰｒｅａｄレベルへの変換があり得る。Ｐｃｌレベルからは、Ｐｅｒレベルへの変換があり得る。Ｐｆｗレベルからは、ＰｃｌレベルまたはＰｂレベルへの変換があり得る。Ｐｍｆｐレベルからは、Ｐｆｗレベルへの変換があり得る。Ｐｂレベルからは、Ｐｆｗレベルへの変換のみがあり得る。
【００６２】
図１２Ａと１２Ｂを参照して議論される例として、ＥＮＡラインは、非オフ（non-off）条件に対して１に等しく、オフ条件に対して０に等しいと仮定することができる。オシレータがＰｒｅａｄの間オンになり、Ｐｅｒの間オフになることがありえる場合は、ＰｒｅａｄはＰｅｒと異なるということも仮定される。そうであれば、全部で７つのＩＯＵＴレベル（すなわち、オフ、Ｐｒｅａｄ、Ｐｅｒ、Ｐｅｌ、Ｐｍｆｐ、Ｐｆｗ、およびＰｂ）が必要とされるため、チップ許可（ＥＮＡ）ラインに加えて、３つの許可ライン（例えば、ＷＥＮ２、ＷＥＮ３、およびＷＥＮ４）のみが必要になる。ＥＮＡラインを無視すれば（ＩＯＵＴがオフでないときに常に１であると仮定されるため）、ＷＥＮ２入力、ＷＥＮ３入力、およびＷＥＮ４入力は、オフレベルのために０００、Ｐｒｅａｄレベルのために００１、Ｐｅｒレベルのために０１１、Ｐｃｌレベルのために０１０、Ｐｆｗレベルのために０１０、Ｐｂレベルのために１００、およびＰｍｆｐレベルのために１１１であるとすることができる。図１２Ｂから理解されるように、このような可能なレベルへのグレイコードのマッピングは、一度に１つのビットのみを変化させ、それによって上記の誤り問題を防ぐ。
【００６３】
もし同じライトストラテジーが従来型ＬＤＤで実装されるならば、ＲＥＮとＯＳＣＥＮに加えて５つのＷＥＮラインが必要とされるだろう。したがって、グレイコーディングがタイミング誤り問題をなくすだけでなく、限られた数の制御ラインに対して得ることができる書き込み状態の数を大きく増やすことがわかる。
【００６４】
ここで、さらにより複雑な例を、図１３Ａ〜１３Ｃを参照して議論する。図１３Ａを参照すると、典型的なＩＯＵＴ信号は、オフレベル、Ｐｒｅａｄレベル、Ｐｅｒレベル、Ｐｍｆｐレベル、Ｐｆｗレベル、Ｐｃｌレベル、Ｐｂレベル、Ｐｌｗレベル、およびＰｍｗレベルを含む９つの異なるレベルを含むものとして表される。オフレベルからは、Ｐｒｅａｄレベルへの変換があり得る。Ｐｒｅａｄレベルからは、Ｐｅｒレベルまたはオフレベルへの変換があり得る。Ｐｅｒレベルからは、ＰｍｆｐレベルまたはＰｒｅａｄレベルへの変換があり得る。Ｐｃｌレベルからは、Ｐｅｒレベルへの変換があり得る。Ｐｆｗレベルからは、ＰｃｌレベルまたはＰｂレベルへの変換があり得る。Ｐｍｆｐレベルからは、Ｐｆｗレベルへの変換があり得る。Ｐｂレベルからは、ＰｌｗレベルまたはＰｍｗレベルへの変換があり得る。Ｐｌｗレベルからは、Ｐｃｌレベルへの変換があり得る。Ｐｍｗレベルからは、Ｐｂレベルへの変換のみがあり得る。
【００６５】
図１３Ｂを参照すると、ＥＮＡラインは、非オフ条件に対して１に等しく、オフ条件に対して０に等しいと仮定することができる。図１３Ｂのグレイコード変換ダイヤグラムは、ＥＮＡラインに加えて、４つの許可ライン（ＷＥＮ２、ＷＥＮ３、ＷＥＮ４、およびＷＥＮ５）を、いかなる変換であっても一度にただ１つのビットが変化することを保証するためにどのように用いることができるかについて示す。図１３Ａの例は、３つの許可ラインＷＥＮ２、ＷＥＮ３、およびＷＥＮ４を用いる機能の限度を超えている。したがって、図１３Ｂは、第４の書き込み許可ラインＷＥＮ５をどのように用いることができるかについて示した。
【００６６】
ここでは、３つのＷＥＮラインで利用できる状態は８つだけであるが、９つの電流出力状態があるため、３つのＷＥＮ制御ラインの機能の限度を超えている。しかし、もし余分なシリアルビットまたはＲＥＮライン、またはＥＮＡ、またはＲＷＢがオフからＰｒｅａｄへ進むために用いられるならば、書き込みのために３つのＷＥＮラインは十分であろう。ＥＮＡが動作中のときＰｒｅａｄが常にハイ（high）である、もしくは、シリアルＲＥＮラインまたはビットが読み出しを許可する、もしくは、ＲＷＢラインまたはビットがオフからＰｒｅａｄまで状態を動かすために用いられるという条件があるならば、３つのタイミング許可ライン状況を審査して、３つの許可ラインＷＥＮ２、ＷＥＮ３、およびＷＥＮ４を用いることができる。
これは、図１３Ｃのグレイコード変換ダイヤグラムの中で示される。言い換えると、図１３Ｃにおいては、（図１３Ｂと比較して）１つ少ない書き込みタイミング制御ビットをもって、図１３Ａと同じライトストラテジーが試みられる。もしＰｍｆｗが存在しないならば、偶数のステップでＰｅｒからＰｅｒへのループを作るために、００１状態は二重のＰｅｒでなければならないだろうということに注意する。ここでは、シリアル制御ビットはオフからＰｒｅａｄへ遷移するために用いられ、書込許可ラインはＰｒｅａｄからＰｅｒへ遷移するために用いられる。このように、図１３Ａのストラテジーは、実際には少なくとも４つの制御ラインを必要とする。
【００６７】
さらに別の例を、図１４Ａおよび１４Ｂを参照して議論する。図１４Ａを参照すると、典型的なＩＯＵＴ信号は、オフレベル、Ｐｒｅａｄレベル、Ｐｅｒレベル、Ｐｅｅｒレベル、Ｐｍｆｐレベル、Ｐｆｗレベル、Ｐｃｌレベル、Ｐｂレベル、ＰｍｗレベルとＰＩｗレベルを含む１０の異なるレベルを含むものとして表される。オフレベルからは、Ｐｒｅａｄレベルへの変換があり得る。Ｐｒｅａｄレベルからは、Ｐｅｒレベルまたはオフレベルへの変換があり得る。Ｐｅｒレベルからは、ＰｅｅｒレベルまたはＰｒｅａｄレベルへの変換があり得る。Ｐｅｅｒレベルからは、Ｐｍｆｗレベルへの変換があり得る。Ｐｍｆｗレベルからは、Ｐｆｗレベルへの変換があり得る。Ｐｆｗレベルからは、ＰｃｌレベルまたはＰｂレベルへの変換があり得る。Ｐｃｌレベルからは、Ｐｅｒレベルへの変換があり得る。Ｐｂレベルからは、ＰｍｗレベルまたはＰｌｗレベルへの変換があり得る。Ｐｌｗレベルからは、Ｐｃｌレベルへの変換のみがあり得る。Ｐｍｗレベルからは、Ｐｂレベルへの変換のみがあり得る。
【００６８】
図１４Ｂを参照すると、ＥＮＡラインは、非オフ条件に対して１に等しく、オフ条件に対して０に等しいと仮定することができる。図１４Ｂのグレイコード変換ダイヤグラムは、ＥＮＡラインに加えて、４つの許可ライン（ＷＥＮ２、ＷＥＮ３、ＷＥＮ４、およびＷＥＮ５）を、いかなる変換であっても一度にただ１つのビットが変化することを保証するためにどのように用いることができるかについて示す。図１４Ｂにおいては、Ｐｅｒの２つの異なるビットの組合せが存在し、両方は、ＰｅｒからＰｅｅｒへ遷移するために通り抜けられることがわかる。より詳しくは、図１４Ｂに示されるエンコーディングの組合せを用いてＰｅｒからＰｅｅｒへ遷移するとき、ＷＥＮ２ライン、ＷＥＮ３ライン、ＷＥＮ４ライン、およびＷＥＮ５ラインは、初めに００１１に（Ｐｅｒのために）なり、それから、１１１１に（Ｐｅｅｒのために）変わる前に、０１１１に（やはりＰｅｒのために）変わる。このことが、複数のラインが一度に変わることを防ぐことになる。また、二重のＰｅｒ条件は、奇数のＰｅｒからＰｅｒへの遷移に起因して生じる。
【００６９】
図１５Ａは、２Ｔから８Ｔのマークを書き込むための典型的なＮＲＺＩ信号を、レーザーダイオード１０８を駆動させるために用いられる光波形（すなわち、書き込み電流信号またはＩＯＵＴ信号）とともに示す。グレイコード化された書き込み許可信号ＷＥＮ２、ＷＥＮ３、およびＷＥＮ４、ならびに読み出し／書き込み許可信号ＲＷＢ（別名読込み／書込みバー信号）も、図１５Ａに示される。ＷＥＮ２、ＷＥＮ３、およびＷＥＮ４はグレイコード化され、これらの１つのみが一度に変化する。言い換えると、ＷＥＮ２、ＷＥＮ３、およびＷＥＮ４のうちの２つ以上が一度に０から１（またはその逆）に変わる点はない。しかし、５Ｔのマークの間、ＷＥＮ３信号は０から１へ変わり、それからすぐに１から０へ戻る。同様に、７Ｔのマークの間、ＷＥＮ３信号は１から０へ変わり、それからすぐに０から１へ戻る。各々のＷＥＮ信号が、０から１（またはその逆）への遷移の後、かつ１から０へ戻ることが可能になる前に、十分な整定時間（settling time）を必要とするため、この同じＷＥＮ信号の連続的な変化（ここでは「Ｕターン」と称する）は、書き込み周波数を制限する。言い換えると、他の１つの許可信号がその間に状態を変えることなく、同じ許可信号がその状態を二度変えるならば、Ｕターンが発生する。図５Ａの５Ｔのマークと７Ｔのマークの遷移ダイヤグラムが、Ｕターンの発生を強調して図５Ｃに示される。
【００７０】
図１５Ｂは、２Ｔから８Ｔのマークを書き込むための更なる典型的なＮＲＺＩ信号を、レーザーダイオード１０８を駆動させるために用いられる光波形（すなわち、書き込み電流信号またはＩＯＵＴ信号）とともに示す。グレイコード化された書き込み許可信号ＷＥＮ２、ＷＥＮ３、およびＷＥＮ４、ならびに読み出し／書き込み許可信号ＲＷＢ（別名読込み／書込みバー信号）も、図１５Ｂに示される。図１５ＢのＷＥＮ２、ＷＥＮ３、およびＷＥＮ４は再びグレイコード化され、これらの１つのみが一度に変化する。しかし、本発明の実施例によれば、図１５Ｂから理解されるように、ＷＥＮ信号においてすべてのＵターンは意図的に避けられる。言い換えると、他の１つの許可信号がその間に状態を変えることなく、状態を二度変える許可信号はない。このことは、Ｕターンを含む（例えば、図１５Ａの場合のように）グレイコード化されたＷＥＮ信号を用いるときよりも、書き込み速度を２倍速くする。図１５Ｂの５Ｔのマークと７Ｔのマークの遷移ダイヤグラムが、Ｕターンがないことを強調して図１５Ｄに示される。Ｕターンを避けるためのこつは、同じ出力レベルを２つの異なる行程で得ることができる４つの状態を伴う状態機械を実装することである。しかし、グレイコードに従い、ライトストラテジーの要求によって状態ダイヤグラムのループに入り、そしてループから出る必要性も存在する場合がある。例えば、トライアンドエラー検索（これに限られないが）を用いて、状態図の中でこのような経路を見つけることができる。図１５Ａと１５Ｂで示されるパルス幅および他の値は例示的なもので、限定を目的とするものではないことに注意する。
【００７１】
図１に示されるＬＤＤ１１０のような従来型のＬＤＤは、必要とされるすべての使用可能なＩＯＵＴレベルを生成するために、サムエンコーディングに依存する場合がある。グレイコーディング技術の使用により従来型ＬＤＤのタイミング誤り問題を避けられるので、本発明のハイブリッドＬＤＤは、従来型ＬＤＤに改善をもたらすために上述のグレイコーディング技術を用いる。しかし、何人かのユーザー／顧客が、グレイスケール・エンコーディングに対応するために彼らのコントローラを変更することを望まない場合がある。したがって、本発明のデコーダ５７０でシリアルプログラマブルロジックを使用し、サムエンコーディングと旧版互換性を持つロジックを許可することは有用であろう。より詳しくは、デコーダ５７０が、従来のタイミング許可信号ＲＥＮおよびＷＥＮ２〜ＷＥＮ５を用いるときに生じるおそれがある誤り問題を防ぐため、または従来型ＬＤＤのサムエンコーディングごとに構成される（configured）ために、コントローラ１０２から受信されるＷＥＮ２〜ＷＥＮ５ラインをグレイコード化された体系（gray encoded scheme）に変換することができるならば、それは有用である。こうするためにデコーダの中で用いることができる典型的なロジックを、図１６Ａ、１６Ｂ、およびｌ７を参照して議論する。
【００７２】
図１６Ａは、本発明の実施例に係る、デコーダ５７０で用いることができるシリアル可変読み出し許可ロジックのダイヤグラムである。様々なユーザー／顧客の要求に沿った制御ロジックを提供するために、読み出し許可レジスタ１６０２に記憶されるビットにより制御ロジックを調整可能（adjustable）にすることができる。読み出し許可レジスタ１６０２は、ＳＤＩＯラインおよびＳＥＲバス３１９を用いてコントローラ１０２によりアップデートすることができる。
【００７３】
パワーオン・リセット（power on reset: ＰＯＲ）信号入力の結果として、３から７までのシリアルビットは、すべてゼロ（０）になる。ビット３が０になるとき、それはＡＮＤゲート１６０４とＡＮＤゲート１６０６の出力を強制的にゼロにし、それによってデコードバス５７２の読み出し許可ラインを０にする。ビット３が１にセットされるならば、ＥＮＡ信号はＡＮＤゲート１６０６の入力に移る（pass）ことができる。ビット３がゼロ、またはＥＮＡがゼロであるならば、読み出しは無効になる。
【００７４】
ビット４、５、および６がゼロになるとき、それらはＮＡＮＤゲート１６０８、１６１０、および１６１２の出力を強制的に１（ones）にする。それにより、ビット３が１にセットされ、かつＥＮＡがハイであるとき、ＡＮＤゲート１６０６の出力がハイに（すなわち、１に）なることができる。したがって、ビット４、５、および６のゼロは、それぞれの信号を無視することを意味する。ビット６、５、または４が１にセットされるならば、それらはそれぞれＮＡＮＤゲート１６０８、１６１０、１６１２の入力がＡＮＤゲート１６０６に進むことができるようにする。
【００７５】
ビット７がゼロになるとき、ＲＥＮの極性は変わらない。ビット７が１にセットされるならば、ＲＥＮ信号の極性は逆になる。ＲＥＮがアクティブロー（active low）であることは一般的であり、この場合、ＲＥＮがロジックに含まれることになっているならば、ビット７は０にセットされるだろう。それによって、このロジック実装例（logic implementation）で入力信号がアクティブローになる。したがって、従来型の実装例では、ビット７=０、ビット６=１、ビット５=０、ビット４=０、およびビット３=１である。
【００７６】
デコーダを用いるとき、デコーダへの入力が０００でなかった場合に許可される読み出し権（read）を有することは理にかなっている。したがって、ビット６および５をゼロにセットし、ビット４を１にセットすることにより、デコードバス５７２のデコードライン０００が０００でないときに、１６０６からの読み込み許可ラインをハイにすることができる。１６０２のビット５をゼロにセットするかそれとも１にセットするかによって、追加のシリアルＥＮＲビット（serial ENR BIT）を無視する、または用いることもできる。
【００７７】
図１６Ｂは、本発明の実施例に係る、シリアル可変書き込みレベル許可ロジックのダイヤグラムである。上述の５１０Ａ、５１０Ｂ、６１０、および７１０を含むさまざまなハイブリッドＬＤＤがある。ＷＥＮ入力条件のいくつかの組合せが書き込みチャネルの出力可能性（output possibilities）の１つを選択するという点で、６１０および７１０のハイブリッドＬＤＤは類似している。対照的に、ハイブリッドＬＤＤ５１０Ａおよび５１０Ｂでは、複数の書き込みチャネルが同時に出力を生成することができる。
【００７８】
すべてのハイブリッドＬＤＤはＷＥＮタイプの制御入力信号を用いるが、従来のタイプのサムエンコーディングは改善される可能性があると考えられる。たとえば、マークの始まりと終わりの主な電流遷移（main current transitions）において、書き込み電流の和から書き込み電流のどれでもないまたは１つへ切り替えることは、普通である。これは、書き込みプロセスで最も重要な時間（most critical time）でのグリッチ生成の最大確率（maximum probability）を与える。したがって、これらの大きな遷移をグレイコード化することにより、書き込みプロセスは適切なデコーダを伴ってあらゆるハイブリッドＬＤＤのために改善される可能性がある。用いられているコントローラ１０２がＷＥＮラインのグレイスケール・エンコーディングを提供できるかどうかは、わからない場合がある。したがって、ロジックは、サムエンコーディングと旧版互換性を持ちながら、望ましくはグレイエンコーディングの可能性を提供するべきである。
【００７９】
図１６Ｂにおいては、ＰＯＲはパワーを上げるとき（on power up）すべての書き込み選択ビットをゼロにセットし、ＡＮＤゲートを介してビット３のすべての出力を無効にする。各々のパワーレベル出力は、入力のためのプログラム可能な極性（programmable polarities）を持つ単純なアンド−オアロジックを有する。通常、Ｐｅｒのみに２つの入力条件を使わせれば十分である。シリアル書き込み選択レジスタ（serial write select register）のプログラミングは、まさに望ましいＷＥＮコードワードを補うものである。示されるように、選択レジスタを１１１０にプログラムすることにより、Ｐｒｅａｄはコード０００１に応答するようにセットされる。Ｐｒｅａｄが特別であることに注意する。読み出し電流を続けて許可する前に前述の読み出し許可ロジックになる。ＷＥＮラインの１つだけが一度に変わるため、他の書き込み許可ラインをオンにするときとの非常に小さい時間差で書き込み許可ラインの１つをオフにすることが、慎重なゲートデザイン（careful gate design）で可能になる。類似したアンド−オアロジックおよび更なるレジスタを、他の出力レベル（例えば、Ｐｅｒ、Ｐｅｅｒ...Ｐｃｌ）を実装するために用いることができる。
【００８０】
図１７は、本発明の実施例に係る、シリアル可変オシレータレベル許可ロジックのダイヤグラムである。オシレータは、通常、読み出しまたは書き込み条件に拘束される。したがって、オシレータは、読み出しの間だけ、読み出しおよび消去の間だけ、または全ての時間において、常にオフであるかもしれない。完全な適応性（flexibility）のために、特定の状態がアクティブのときだけ、それは許可されてもよい。オシレータ制御レジスタは、各々の状態または出力許可のためにビットを有することができる。オシレータがすばやくオフになり、ゆっくりオンになることが望ましい場合がある。
【００８１】
図１７において、パワーが上る（comes up）とき、ＰＯＲは両方のレジスタを出力上ですべてゼロにセットする。このことが、ＥＮＡと結びつく１つのＡＮＤゲートを通して、デコーダバス５７２のＯＳＣ許可ラインを無効にする。このとき、レジスタＡのビット２に１がセットされ、ＥＮＡが１であるならば、オシレータが許可される場合がある。しかし、通常、いくつかの他の条件が、ＯＳＣ許可のために求められる。例えば、レジスタＡのビット１が１にセットされるならば、ＯＳＣＥＮラインも、オシレータを許可するために、１でなければならない。他の読み出し状態条件および書き込み状態条件は、ＯＳＣＥＮラインと同じロジックを有する。したがって、それらは、制御ビットがゼロにセットされる場合に無視され、制御ビットが１にセットされる場合に許可される。このようにして、オシレータは、読み出し条件または書き込み条件のいかなる組合せにおいても許可されることができる。
【００８２】
上記のように、そして、図５Ｂ、６Ａ、および７に示されるように、状態機械はデコーダ５７０の代わりに用いられることができ、状態バスはデコードバス５７２の代わりに用いられることができる。先のグレイコード化された実装例においては、ＷＥＮ制御ワードは、ＬＤＤの状態への固定された道に位置する。ＬＤＤのそれぞれの状態においては、読み出し電流、オシレータ電流、および書き込み電流のいくつかの選択が適用される。状態機械を用いる他の実施例においては、ＬＤＤは、なお同じ状態を有することができるが、ＬＤＤの状態へのＷＥＮ制御ワードの１対１のマッピングの組み合わせを用いる代わりに、状態は制御された方法で順序づけられる。たとえば、通常の動作において、ＬＤＤは通常の反復可能な順序（オフ、読み出し、消去、Ｐｆｗ、Ｐｃｌ、またはＰｂなど）を経由することができる。与えられたライトストラテジーのために状態の順序づけが固定されるので、固定されたマッピング・アプローチで用いられるより少ないＷＥＮ制御ラインでこの順序づけを生じさせることが可能である。状態機械を用いるとき、状態それ自身ではなく、状態がどのように変化するかを指定すれば十分である。
【００８３】
状態機械（例えば、５７０）を用いるとき、少しの入力状態が多くの出力状態を表すことができる。したがって、エラー条件の中で、コントローラ１０２より求められる状態がＬＤＤ内に存在している状態と異なることがあり得る。このことは、いくつかの種類のエラーによって引き起こされるだろう。ひとたびコントローラとＬＤＤの間の状態条件間の理解（understanding）に差があれば、訂正されるまで、エラーは存在するだろう。したがって、状態機械アプローチ（state machine approach）において、エラーが発生するかもしれないと仮定し、ＬＤＤをコントローラ１０２に一致させるメカニズムを有することが望ましい。ＥＮＡラインはこれを行うが、通常の動作においては、ＥＮＡラインを用いることは望ましくない。シリアルビットが用いられるかもしれないが、これは自動であるべき工程へのプロセッサの介入を必要とするだろう。したがって、同期関数（sync function）は、望ましい結果を得るために、状態機械のタイミングラインにエンコードされることができる。
【００８４】
図１８Ａは、典型的な状態機械の典型的な図を示す。図１８Ｂは、任意の状態機械のための典型的な状態ダイヤグラムを示す。円の中の数は、状態数（state numbers）である。ラインの隣の数は、入力ライン上の数である。この例では、追加出力ラインの状態は示されない。クロック（clock）が増加するとき、状態機械はダイヤグラムに従って応答する。
【００８５】
図１４Ａと同一である図１９Ａは、オフレベル、Ｐｒｅａｄレベル、Ｐｅｒレベル、Ｐｅｅｒレベル、Ｐｍｆｐレベル、Ｐｆｗレベル、Ｐｃｌレベル、Ｐｂレベル、Ｐｍｗレベル、およびＰｆｗレベルを含む１０の異なるレベルを含むものとして表される典型的なＩＯＵＴ信号である。図１９Ｂは、図１９ＡのＩＯＵＴ信号を生成するライトストラテジーに対応する状態ダイヤグラムである。ここでは、ライトストラテジーは決定論的（deterministic）であるので、１ビットの入力だけで決定されることができる。Ｐｅｒ、Ｐｆｗ、およびＰｂではこの１つの入力ビットだけが必要である。しかし、同期関数を加算して、出力エンコーディングを単純化することが好ましい。状態をエンコードするために、出力許可ライン（Ｐｒｅａｄ、Ｐｅｒ、その他）を用いて出力エンコーディングを実行することができる。第２の入力されたラインは、同期のために強制された状態を生じさせるために用いられる。
【００８６】
図１９Ｃは、状態としての役割を果たすために出力条件が倍になる状態ダイヤグラムである。これは状態機械の中でロジックを単純化する利点を有するが、それはより多くのフリップフロップを加算による。状態ダイヤグラムをナビゲート（navigate）するために入力ＷＥＮ２を用いることができ、一方、状態機械を同期させるために入力ＷＥＮ３を用いることができる。ＷＥＮ４は、状態機械のためのクロックである。このようにして追加のフリップフロップを用いるとき、１に等しい２つ以上の出力を同時に有することによって、エラー条件を通して状態ダイヤグラム内にない状態を得ることが可能である。これらの付加的なエラー状態は、付加的なロジックで抑えることができる。
【００８７】
図２０は、図１９Ｃのための状態ダイヤグラムであり、図１９Ａのライトストラテジーおよび図１９Ｂの状態ダイヤグラムに相当する。図２０のダイヤグラムから分かるように、最高でも１つの状態はクロックされることに応じて３つの方向のうちの１つに分岐しなければならない。したがって、従来の方法では、これは２つの入力とクロックで達成されることができる。
【００８８】
しかし、セットアップを必要とせず、かつコントローラからのクロックおよびデータの制限を持つＷＥＮ入力を用いるもう一つの方法は、状態ダイヤグラムのナビゲーションを指定するために変化する３つのＷＥＮラインの１つを用いる。図２０の状態ダイヤグラムにおいて、ＣＸＸはＰｃｌから進行するために、常に用いられる。このことは、任意の状態でＣＸＸがＰｅｒ状態へ移るならば、エラー伝達を妨げる同期の役割をする。まるで長いマークが存在するかのように、ＸＸＣ手段は移動する。ＸＣＸは、マークを終わらせるため、Ｐｅｒからの書き込みプロセスを終わらせるため、または読み出しを終わらせるために生じる。
【００８９】
状態機械を用いるとき、例えば、２つの方向ビット（例えば、００、０１、１０）で提供されることができる３つの方向指示器があってもよい。たとえば、０１は長いマークの方向に進行するために指示する場合があり、００はマークからスペースに戻り、オフになるために指示する場合があり、１０は同期として、同期関数を達成するためにＰｅｒレベルに移動するために用いられる場合がある。ライトストラテジーの実行を可能にするためには、その時に必要なライトストラテジーを実行することができるように構成されることができる状態機械を有することが好ましい。このために従来の状態機械が用いられる場合があるが、従来の状態機械は目前の作業（task at hand）に完全には適していない。従来の状態機械の１つの欠点は、あらゆる状態変化のためにクロックラインが２つの遷移を作成する必要があるということである。光学式ドライブにおいては、クロックは、ＬＤＤから少し離れて設置され、フレックス回路１０４により分離されるコントローラ１０２から伝わる。この構成には、帯域幅制限がある。クロックライン上で反復可能なタイミングを得るために、信号は次の遷移を作成する前に落ちつく（settle）必要がある。したがって、状態機械の最大速度は、したがってフレックスケーブル１０４上の２つの整定時間からなる期間に限られる。このクロック制限は、クロックの両端を用いることにより半減することができる。これを達成するために、コントローラ１０２において、２つのフリップフロップによる分割をクロックするために実クロック（real clock）を用いることができる。２つのフリップフロップによる分割は、実クロックのすべての立ち上がり（rising edge）のための変更を出力する。この分割されたクロックは、それからコード１０４を介してＬＤＤに送られる。ＬＤＤにおいては、実クロックは双方向性ワンショットを用いることにより再構成される。しかし、トリック（trick）を半分にするこのクロックは、より高い速度のためには不十分な場合がある。
【００９０】
コントローラ１０２がライトストラテジージェネレータを含む場合、コントローラ１０２のライトストラテジージェネレータは多分、２つの入力ビットおよびクロックを出す（put out）ようには構成されないだろう。その代わりに、僅かずつ調節されることができるいくつかのタイミングラインを出すように構成される。各々のタイミングラインはタイマーにより生成され、それはそのタイミングを完了させる時間を必要とし、そして、再度タイムアウトすることが求められる前に、次のタイミングのためのセットアップの状態になる。したがって、ただ１つのタイマーが状態変化を引き起こすために用いられるのであれば、タイマーの制限は、達成される速度の問題にもなる。
【００９１】
特定の実施例によれば、クロックラインの速度制限と１つのタイマーの制限の両方を避けるために、ＷＥＮタイマーはシーケンスで用いられる。例えば、シーケンスが順方向（forward）（００、０１、１１、１０、００、その他）であるならば、状態機械は、先に概説されたデータ０１条件（data 01 condition）と類似する長いマークに向かって進むだろう。シーケンスが逆方向（reverse）（００、１０、１１、０１、１１、その他）であるならば、状態機械はＰｅｒへ戻り、オフになるだろう。この体系（scheme）では、２つのビットは、グレイエンコーディングを継続する間、同期関数を取り入れるのにも十分ではない。ループ（Ｐｂ−Ｐｍｗ−Ｐｂ、その他）はまた、その変化を繰り返すために１つのタイマーに依存するかもしれないこともわかる。したがって、より多くのビットまたはＷＥＮラインが用いられる場合がある。３つのＷＥＮラインでは、シーケンスは３つの方向を進むことができ、なおグレイエンコーディングを継続することができる。例えば、第１のビットが変化するならば、それは１つの状態へ移動することを意味し、第２のビットが変化するならば、それはもう１つの状態へ移動することを意味し、そして、第３のビットが変化するならば、それはさらに第３の状態へ進むことを意味する。これまでの例から、これは、すべてのライトストラテジーを実行し、同期関数を含むのに十分である。
【００９２】
１つのライン上の整定時間の速度制限、および通常の動作における１つのタイマーの制限を除去するために、新しいビットを各々の状態遷移で変えることができる。例えば、図２２に示される状態ダイヤグラムにおいて、もしビット０が状態Ｐｂに入ることを変えるならば、ビット１の変化は状態Ｐｍｗへ移るかもしれず、また、ビット２の変化は状態Ｐｌｗへ移るかもしれない。ここでは、速度条件の違反であるビット０の変化を繰り返すことのない同期条件としてＰｅｒへ移動する能力がない。誤り訂正のために高速な同期を得るために、第４のＷＥＮラインは用いられることができる。しかし、それは望ましくない場合がある。別の手段は、進む１つの新しい状態を通常有するだけである状態機械経路（state machine paths）のためにＰｅｒへ移る強くない同期を有することである。したがって、通常の動作のために２方向への分岐を必要とするこれらの状態からエラーの場合の再同期が起こらないであろうという欠点を伴って、状態からの３方向への分岐は避けられる。図２２の状態ダイヤグラムは、この解法を示している図２３の中で描き直される。
【００９３】
図２３の状態ダイヤグラムは、どのように、３つの許可ライン（例えば、ＷＥＮ２、ＷＥＮ３、およびＷＥＮ４）が１つのラインだけが一度に変わるように用いられることができるか、変化の交互ライン（alternating lines）が用いられるか、および状態ダイヤグラムはいくつかの同期性能（sync capability）でナビゲートされることができるかを示すために用いられる。“ｈｈＣ”はＷＥＮ２が変化することを意味し、“ｆｗｄ”は変化が前方のまたは増加する様式（forward or increasing manner）で循環する（rotate）ことを意味する。これは、ラインが０００から００１へ、０１１へ、１１１へ、１１０へ、１００へ、０００へのように進むかのようになるだろう。“ｒｅｖ”は変化が逆方向のまたは減少する様式（reverse or decreasing manner）で循環することを意味する。これは、ラインが０００から１００へ、１１０へ、１１１へ、０１１へ、００１へ、０００へのように進むかのようになるだろう。これを実行するコントローラ１０２のために、それぞれのＷＥＮラインは、それぞれｄｉｖｉｄｅ−ｂｙ−ｔｗｏフリップフロップを切り換える（toggle）だろう。コントローラのタイマーも、状態機械に従って変化するようにプログラムされるべきである。この変化検知（change sensing）を実行するＬＤＤのために、ＷＥＮライン、最後に変化したレジスタ、ｆｗｄ／ｒｅｖロジック、および状態ダイヤグラムによって応答させるための状態機械の修正のそれぞれの上に双方向性フリップフロップが存在することができる。
【００９４】
出力デコーダ２４０４を伴う典型的な標準的な状態機械２４０２を示す図２４から理解されるように、状態機械をデコーダと共に用いることも可能である。標準的な状態機械においては、それぞれの状態は、一般的にＤフリップフロップによって決定される。フリップフロップは、それぞれアンド−オアロジックネットワークを介して信号を供給される。アンド−オアロジックネットワークはそれぞれの出力およびその補数（complement）、ならびに入力およびその補数へアクセスできる。したがって、アンド−オアロジックを通して実行される選択に従って、それぞれの出力は変えられる、または同じ状態のままでいることができる。状態機械２４０２はクロックの立ち上がりで変化する。実際には、標準的な状態機械は、入力された信号（ＷＥＮ信号およびｃｌｋ入力（clk input））を出力許可信号に変換するタスクにあまり適していない。さらに、それはｃｌｋ入力で先に述べられた帯域幅問題を有する。それでも、従来型ＬＤＤまたはハイブリッドＬＤＤとして機能する標準的な状態機械を許可するように変えられる可能性があるものを知るために有用である。
【００９５】
図２５においては、状態機械２５０２は、バイナリエンコードされた状態よりもむしろ、出力パワー選択状態をその状態として用いるように修正された。状態機械２５０２の前に、３つの双方向性ワンショットが加えられた。ＷＥＮラインのいずれかがどちらにでも変えるならば、クロックは生成され、ＷＥＮラインの状態に従って状態機械２５０２を１つの状態から他の状態にクロックする。この構成の利点は、アンド−オアロジックが単純化されること、および追加のデコーダ（図２４の２４０４）が取り除かれることである。しかし、追加のロジックが含まれないならば、複数の出力を同時に許可することが可能である。また、それはより多くのフィードバックラインを用いて、より多くのフリップフロップを有する。従来型ＬＤＤのサムエンコーディングを実行する上記のダイヤグラムのために、出力は無視され、そして、それぞれのＷＥＮ入力の状態は１つの出力に直接マップされる。したがって、もしＷＥＮの任意の変化の間にＷＥＮ４がハイであるならば、出力の１つ（チャネル４に対応する）は許可されるだろう。
【００９６】
図２５の状態機械２５０２も、グレイコード化されたハイブリッドを実装することができる。特定のグレイコード化されたハイブリッドにおいて、それぞれの出力状態が固有のＷＥＮ状態と関係していることを思い出されたい。状態機械は、ＷＥＮ状態がどのように発生したかについては構わないだろう。出力条件を無視している間、状態機械は出力状態にＷＥＮ入力条件を直接デコードするだろう。状態機械の変化を決定するためにＷＥＮの任意の変化がＷＥＮ状態と結合されるように、図２５の状態機械は構成されることもできる。この実装例は、３つの入力のみを伴う任意の状態からの同期関数（sync function）も含む。それは、グレイコード化された入力に応答するように構成される場合もある。
【００９７】
図２５の状態機械２５０２は、１つのラインでの変化が前に進むことを意味し、２つめのラインでの変化が逆に進むことを意味し、かつ３つめのラインでの変化がＰｅｒに進むことを意味するように構成されることができる。しかし、図２５の状態機械は、ＷＥＮ変化（WEN changes）のポジティブな循環が前に進むことを意味し、ＷＥＮラインのネガティブな循環が逆に進むことを意味するように構成されることはできない。それを実行するためには、ＷＥＮ状態が記憶される必要がある。
【００９８】
図２６は、追加されたＷＥＮ状態メモリおよび内蔵されたデコーダを含む状態機械２６０２を示す。この構成は、先のＷＥＮ状態、および前方または逆方向の循環の変化が入力にあるかどうかを判断する次のＷＥＮ状態を用いることができる。この追加された機能は、入力に順番に変化するようにエンコードされることを許可し、したがって、コントローラ時間のタイマーに他のタイマーがタイムアウトする時間中にセットアップされることを許可する。それは、ＷＥＮラインのいずれかの上の時間間隔（time interval）が増加することも許可し、したがって、ＷＥＮラインの信号のためのより多くの時間が整定する（settle）ことを許可し、そのため、タイミングエラーを減少させる。この実施例および先の実施例において、シリアルインターフェースおよびシリアルバスは、アンド−オアロジックを構成するために用いられることができる。
【００９９】
上述の本発明のハイブリッド構想は、レーザープリンタのＬＤＤにも適用されることができる。現在のところ、それが書き込みでなく、発振閾値以下のレーザーであるとき、トリクル電流（trickle current）（別名閾値電流）をレーザープリンタのレーザーに提供することは一般的である。書き込みの間、レーザー装置は高い電流レベルで駆動するように切り替えられる。紙ドラム（paper drum）後の各々のレーザーの掃射の間の自動パワー制御を行うために確保される期間が存在する。
【０１００】
レーザープリンタにおいては、より高い書き込み速度に達することを必要とする傾向があり、グレイスケール制御を必要とした。グレイスケール制御の方法の１つは、パルス光を用いることである。もう一つの方法は、異なる書き込み電流を用いることである。パルス化された方法については、レーザーのターンオン遅延を最小にするために、電流を閾値レベルへ制御することが望ましい。これの全ては、レーザープリンタ市場におけるより多くの出力レベルの必要性を示している。ここに記述されるハイブリッド構想は、デコーダと状態機械の使用を含み、最小限の制御ラインで多くの出力レベルを許容する。
【０１０１】
本発明は、指定された機能およびその関連のパフォーマンスを示す機能的な単位（functional building blocks）を用いて上に記述された。これらの機能的な単位の境界は、説明の便宜のために、ここにしばしば任意に定義された。指定された機能およびその関連が適切に実行される限り、代わりの境界が定義されることができる。任意のこのような代わりの境界は、したがって、発明の範囲と精神の中にある。
【０１０２】
前述の説明は、本発明の好ましい実施例のものである。これらの実施例は図示および説明を目的として提供されたが、網羅的であること、または発明を開示された厳密な形に制限することを意図しない。多くの変形実施例とバリエーションは、当業者にとって明らかだろう。実施例は、発明の原理およびその実際の適用の原則を最もよく記述するために選ばれ、記述され、他の当業者が発明を理解することを可能にした。発明の範囲が以下の請求項とそれと等価なものによって定義されることが意図される。
【図１】
0005421989.tif 000003
【図２】
0005421989.tif 000004
【図３】
0005421989.tif 000005
【図４】
0005421989.tif 000006
【図５Ａ】
0005421989.tif 000007
【図５Ｂ】
0005421989.tif 000008
【図５Ｃ】
0005421989.tif 000009
【図５Ｄ】
0005421989.tif 000010
【図５Ｅ】
0005421989.tif 000011
【図６Ａ】
0005421989.tif 000012
【図６Ｂ】
0005421989.tif 000013
【図７】
0005421989.tif 000014
【図８】
0005421989.tif 000015
【図９】
0005421989.tif 000016
【図１０Ａ】
0005421989.tif 000017
【図１０Ｂ】
0005421989.tif 000018
【図１０Ｃ】
0005421989.tif 000019
【図１１Ａ】
0005421989.tif 000020
【図１１Ｂ】
0005421989.tif 000021
【図１２Ａ】
0005421989.tif 000022
【図１２Ｂ】
0005421989.tif 000023
【図１３Ａ】
0005421989.tif 000024
【図１３Ｂ】
0005421989.tif 000025
【図１３Ｃ】
0005421989.tif 000026
【図１４Ａ】
0005421989.tif 000027
【図１４Ｂ】
0005421989.tif 000028
【図１５Ａ】
0005421989.tif 000029
【図１５Ｂ】
0005421989.tif 000030
【図１５Ｃ】
0005421989.tif 000031
【図１５Ｄ】
0005421989.tif 000032
【図１６Ａ】
0005421989.tif 000033
【図１６Ｂ】
0005421989.tif 000034
【図１７】
0005421989.tif 000035
【図１８Ａ】
0005421989.tif 000036
【図１８Ｂ】
0005421989.tif 000037
【図１９Ａ】
0005421989.tif 000038
【図１９Ｂ】
0005421989.tif 000039
【図１９Ｃ】
0005421989.tif 000040
【図２０】
0005421989.tif 000041
【図２１】
0005421989.tif 000042
【図２２】
0005421989.tif 000043
【図２３】
0005421989.tif 000044
【図２４】
0005421989.tif 000045
【図２５】
0005421989.tif 000046
【図２６】
0005421989.tif 000047