(57)【特許請求の範囲】
【請求項１】
信号検知部は、試験対象の半導体装置の動作状態を監視し、前記半導体装置が第１の動作速度で動作し、試験内容を設定する第１の動作状態から、前記第１の動作速度よりも速い第２の動作速度で動作し、試験を実行する第２の動作状態に遷移する際の前記半導体装置の特定の動作状態を検知して検知信号を出力し、
供給電圧制御部は、前記検知信号に応答して、前記半導体装置の電源に供給する電圧を、前記半導体装置が前記第１の動作状態から前記第２の動作状態に遷移する前までに、前記半導体装置に供給しながら第１の電圧値から第２の電圧値に上昇させることを特徴とする半導体装置の試験方法。
【請求項２】
前記信号検知部は、前記特定の動作状態として、前記半導体装置の動作状態を一時的に維持するポーズモードを検知して前記検知信号を出力することを特徴とする請求項１に記載の半導体装置の試験方法。
【請求項３】
前記供給電圧制御部は、前記半導体装置が前記第２の動作状態に遷移した後は、前記半導体装置の電源電圧値と前記第１の電圧値との差が、前記第２の動作状態に遷移した直後よりも小さくなるように前記供給する電圧を補正することを特徴とする請求項１に記載の半導体装置の試験方法。
【請求項４】
試験対象の半導体装置の動作状態を監視し、第１の動作速度で動作し、試験内容を設定する第１の動作状態から、前記第１の動作速度よりも速い第２の動作速度で動作し、試験を実行する第２の動作状態に遷移する際の前記半導体装置の特定の動作状態を検知して検知信号を出力する信号検知部と、
前記検知信号に応答して、前記半導体装置の電源に供給する電圧を、前記半導体装置が前記第１の動作状態から前記第２の動作状態に遷移する前までに、前記半導体装置に供給しながら第１の電圧値から第２の電圧値に上昇させる供給電圧制御部と、
を有することを特徴とする半導体装置の試験装置。
【請求項５】
前記供給電圧制御部は、前記半導体装置が前記第２の動作状態に遷移した後は、前記半導体装置の電源電圧値と前記第１の電圧値との差が、前記第２の動作状態に遷移した直後よりも小さくなるように前記供給する電圧を補正することを特徴とする請求項４に記載の半導体装置の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の試験方法及びその装置に関し、特に、出荷試験時に用いる半導体装置の試験方法及びその装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated circuit）の出荷試験において、実速度動作での保証のため、実機と同じ周波数での試験（Ａｔ−Ｓｐｅｅｄ試験）が行われている。
試験手法としては、ＢＩＳＴ（Build In Self Test）が主流である。その動作は、試験対象のＬＳＩのフリップフロップへのテストデータの読み込みなどの試験内容の設定を行うスキャンシフトモードと、実際の試験であるテストクロックモードから構成されている。スキャンシフトモードは低速で行い、テストクロックモードは実機相当の高い周波数で行う。
【０００３】
図１２は、半導体装置の試験装置の構成の一例を示す図である。
ＬＳＩ８００を搭載する試験ボード８０１と、ＬＳＩテスタ８０２を有している。また、ＬＳＩ８００の電源とＧＮＤ間に、消費電流の変動を緩和するためバイパスコンデンサ（以下パスコンという）８０３を接続している。
【０００４】
ＬＳＩテスタ８０２は、ＬＳＩ８００に対して、図示しないテスト用のデータ（テストパターン）を供給するとともに、ＶＤＤ端子から電源電圧を供給する。
さらに、ＬＳＩテスタ８０２は、ＬＳＩ８００の直近の電圧をＳｅｎｓｅ端子により検出する。そして、検出された情報にもとづいて、供給する電源電圧を補正することで、目標値に近い電源電圧をＬＳＩ８００へ供給するようにしていた。
【０００５】
なお、たとえば、特許文献１には、試験対象のＬＳＩ内のスイッチングトランジスタによる、スイッチングの過渡現象による電源ノイズを抑制するために、補助電源により追加充電電流を試験対象のＬＳＩに供給することが開示されている。
【特許文献１】特表２００５−５１６２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、Ａｔ−Ｓｐｅｅｄ試験では、スキャンシフトモードとテストクロックモードとの間で試験対象のＬＳＩの動作周波数が急激に変化するため、ＬＳＩの消費電流が試験中に変化する。消費電流の変化は、ＬＳＩテスタや試験冶具部分などによる抵抗や、インダクタンス成分などのインピーダンスによって、ＬＳＩテスタとＬＳＩ間の電源電圧の不一致をもたらす問題があった。
【０００７】
補正機能のあるＬＳＩテスタであっても、この急激な変化には追従できず電源電圧は一時的に低下あるいは上昇してしまう。そのため、その時間の間に実施される試験は正しい電源電圧で実施できないという問題があった。
【０００８】
また、図１２のようなパスコン８０３を試験ボード８０１のＬＳＩ８００の電源とＧＮＤ間に並列に多数搭載する手法があるが、試験ボードに搭載できる数には限度があった。  上記の点を鑑みて、本発明者は、適切な電圧で半導体装置の試験を行うことが可能な半導体装置の試験方法及びその装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、以下のような半導体装置の試験方法が提供される。この半導体装置の試験方法において、信号検知部は、試験対象の半導体装置の動作状態を検知し、第１の動作速度で動作する第１の動作状態群から、前記第１の動作速度よりも速い第２の動作速度で動作する第２の動作状態に遷移する際の前記第１の動作状態群の何れかの前記動作状態を検知すると、検知信号を出力し、供給電圧制御部は、前記検知信号を検出すると前記半導体装置に供給する電圧を上昇させる。
【００１０】
また、以下のような構成を有する半導体装置の試験装置が提供される。この半導体装置の試験装置は、試験対象の半導体装置の動作状態を検知し、第１の動作速度で動作する第１の動作状態群から、前記第１の動作速度よりも速い第２の動作速度で動作する第２の動作状態に遷移する際の前記第１の動作状態群の何れかの前記動作状態を検知すると、検知信号を出力する信号検知部と、前記検知信号を検出すると前記半導体装置に供給する電圧を上昇させる供給電圧制御部と、を有する。
【発明の効果】
【００１１】
試験時の周波数変動に起因する電圧変動を抑制できる。そのため、適切な電圧で試験を行うことが可能となり、試験精度を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の試験装置の構成を示す図である。
本実施の形態の半導体装置の試験装置は、ＬＳＩテスタ１と、試験ボード２と、試験対象のＬＳＩ３を有している。
【００１３】
ＬＳＩテスタ１は、ＬＳＩ３に電源電圧を供給する供給電圧制御部１ａと、テストパターンを供給するテストパターン供給部１ｂを有している。
供給電圧制御部１ａは、ＬＳＩテスタ１のＳｅｎｓｅ端子に入力される信号をもとに、ＶＤＤ端子からＬＳＩ３に供給する電源電圧を制御する。本実施の形態において、供給電圧制御部１ａが検出する信号は、ＬＳＩ３の直近の電圧と、後述の検知信号である。
【００１４】
テストパターン供給部１ｂは、ＬＳＩ３に各種の試験を実行させるためのテストパターンを供給する。たとえば、ＴＤＩ（Test Data Input）信号、ＴＭＳ（Test Mode Select）信号、ＴＣＫ（Test Clock）信号などを供給する。
【００１５】
試験対象のＬＳＩ３は、試験制御回路として、各種試験を実行するための命令コードを格納するＩＲ（Instruction Register）３ａ、ＴＭＳ信号、ＴＣＫ信号に応じて後述の状態遷移図に従い所定の動作状態を実行するためのＴＡＰＣ（Test Access Port Controller）３ｂを有している。なお、試験制御回路の１つであるＤＲ（Data Register）については図示を省略している。
【００１６】
ＴＡＰＣ３ｂは、バウンダリースキャン試験のコントローラである。命令の拡張が可能で、ＪＴＡＧ（Joint Test Action Group）規格（ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１１４９．１）で定義された試験内容以外も取り扱うことが可能である。付随するＩＲ３ａに設定した値にしたがって、ＬＳＩ３内部の試験用回路の活性化を行う。
【００１７】
さらに、本実施の形態の半導体装置の試験装置において、ＬＳＩ３は、特定の動作状態を検知すると検知信号を出力する信号検知部３ｃを有している。検知信号は、ＬＳＩ３の外部ピンと、試験ボード２上に配置された負荷抵抗２ａを介して、ＬＳＩテスタ１のＳｅｎｓｅ端子に入力される。負荷抵抗２ａは、ＬＳＩテスタ１とＬＳＩ３との短絡を防止するために設けられている。
【００１８】
なお、ＬＳＩテスタ１及びＬＳＩ３はＧＮＤに接続されている。
図１の半導体装置の試験装置の動作を説明する前に、まず、図１２で示したような通常の試験装置を用いた場合における、Ａｔ−Ｓｐｅｅｄ試験時の、試験対象ＬＳＩ直近の電圧波形及び消費電流の電流波形を説明する。
【００１９】
図２は、Ａｔ−Ｓｐｅｅｄ試験時の各動作モードでの信号波形を示す図である。
図２の上段は動作モードの流れを示しており、中段は電流波形、下段は電圧波形を示している。中段と下段において、縦軸は電流、電圧であり、横軸は時間である。
【００２０】
Ａｔ−Ｓｐｅｅｄ試験時の動作モードは、始めにリセットを行い、次に試験内容を設定するスキャンシフトモードを実行し、実際の試験を行うテストクロックモードに遷移する。その後、結果を読み出すためのスキャンシフトモードを実行する。
【００２１】
初めのスキャンシフトモードは、試験の準備のための動作であり、高速動作するような設計はなされていないため低速で実施される。これに対し、テストクロックモードは、実機相当の高い周波数で行う。
【００２２】
消費電流は、動作周波数に比例するので、スキャンシフトモードからテストクロックモードへ遷移した瞬間に変化する（図２のタイミングｔ１）。電圧は、消費電流の変化が小さいときには一定に保たれるが、変化が大きいと変動してしまう。特に、スキャンシフトモードからテストクロックモードへの遷移直後、電圧が基準となる電源電圧と大きく異なるため、正しい電源電圧での試験が行われなくなる。
【００２３】
そのため、本実施の形態の半導体装置の試験方法では、スキャンシフトモードからテストクロックモードへ遷移する直前に、供給電圧制御部１ａによって一時的に供給する電源電圧を基準となる電源電圧より上昇させ、遷移時に電圧が低下しても、基準となる電源電圧との差が少なくなるようにした。
【００２４】
スキャンシフトモードからテストクロックモードへ遷移する直前を検出するために、信号検知部３ｃは、ＬＳＩ３内に搭載されるＩＲ３ａに格納される情報とＴＡＰＣ３ｂの情報を利用し、スキャンシフトモードにおける特定の動作状態を検知することで、検知信号を出力する。
【００２５】
図２で示したようなＡｔ−Ｓｐｅｅｄ試験の各動作モードは、たとえば、以下に示すＩＥＥＥ１１４９．１規格で規定されたＴＡＰＣ３ｂの状態遷移図に従って実行される。
図３は、ＩＥＥＥ１１４９．１規格のＴＡＰＣの状態遷移図である。
【００２６】
状態遷移は、ＬＳＩテスタ１のテストパターン供給部１ｂからＬＳＩ３に供給されるＴＤＩ信号、ＴＭＳ信号、ＴＣＫ信号によって制御される。図中の数字（０または１）がＴＭＳ信号の値と遷移の関係を示している。
【００２７】
たとえば、Ｓｈｉｆｔ−ＩＲの状態において、ＴＭＳ＝０とすると、状態はＳｈｉｆｔ−ＩＲに固定され、ＴＤＩ信号からの複数ビットの命令信号がＩＲ３ａに格納される。その後、ＴＭＳ＝１に固定した場合、Ｅｘｉｔ１−ＩＲ、Ｕｐｄａｔｅ−ＩＲへと状態が遷移する。Ｕｐｄａｔｅ−ＩＲになると、ＴＡＰＣ３ｂからの命令が、ＬＳＩ３内の図示しない試験関連の各回路に伝搬し、回路を活性化する。さらに、ＴＭＳ＝０にすると、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移し、試験実施可能となる。
【００２８】
Ａｔ−Ｓｐｅｅｄ試験では、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅの状態で、ＬＳＩ３の試験対象回路を実機相当の高い周波数で高速動作させる。動作が終わったら、ＴＭＳ＝１にして、図３の状態遷移図に従って動作状態をＳｈｉｆｔ−ＤＲへ遷移させ、ＬＳＩ３の図示しないスキャンＯＵＴ端子から結果を読み出す。ＬＳＩテスタ１は、このデータを検査して試験結果を判定する。
【００２９】
ところで、Ｓｈｉｆｔ−ＩＲの後、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅに至るまでに、２つの経路がある。１つは、Ｅｘｉｔ１−ＩＲとＵｐｄａｔｅ−ＩＲを経てＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅへ至る３ステップの経路（経路Ａ）と、もう１つは、Ｅｘｉｔ１−ＩＲ、Ｐａｕｓｅ−ＩＲ、Ｅｘｉｔ２−ＩＲ及びＵｐｄａｔｅ−ＩＲを経てＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅへ至る５ステップの経路（経路Ｂ）である。経路Ａ，Ｂは、テストパターンにより選択可能である。
【００３０】
図４は、図２の動作モードと、図３において経路Ｂを選択した場合の状態遷移との対応を示す図である。
Ｔｅｓｔ−Ｌｏｇｉｃ−Ｒｅｓｅｔによる初期リセット後に、図３のＲｕｎ−Ｔｅｓｔ／ＩｄｌｅからＵｐｄａｔｅ−ＩＲまで経路Ｂによるスキャンシフトモードが実行される。その後、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移してテストクロックモードによる試験が行われる。テストクロックモードが終了すると、Ｓｅｌｅｃｔ−ＤＲ−Ｓｃａｎに遷移して、たとえば、図３の状態遷移図に従って、たとえば、Ｃａｐｔｕｒｅ−ＤＲ、Ｓｈｉｆｔ−ＤＲ、Ｅｘｉｔ１−ＤＲ、Ｕｐｄａｔｅ−ＤＲに至る経路でスキャンシフトモードを実行し、試験結果の読み出しを行う。
【００３１】
本実施の形態の半導体装置の試験装置では、Ａｔ−Ｓｐｅｅｄ試験が定められた動作状態の遷移により行われることを利用し、信号検知部３ｃは、スキャンシフトモードからテストクロックモードに遷移する際の、スキャンシフトモードの動作状態群の何れかを検知することで、スキャンシフトモードからテストクロックモードへ遷移する直前を検出する。
【００３２】
たとえば、信号検知部３ｃは、Ｐａｕｓｅ−ＩＲを検知したときに、たとえば、Ｌ（Low）レベルの検知信号を出力する。Ｐａｕｓｅ−ＩＲはその状態に複数サイクルの間とどまることが可能であるので、時間調整を行いやすい。信号検知部３ｃは、それ以外の動作状態のときには、Ｚ（ハイインピーダンス）状態にしておく。検知信号は、負荷抵抗２ａを介して、ＬＳＩテスタ１のＳｅｎｓｅ端子に入力される。
【００３３】
なお、スキャンシフトモードからテストクロックモードへ遷移する直前を検出する必要がない場合には、経路Ａを選択するようにテストパターンで設定すればよい。
ＬＳＩテスタ１の供給電圧制御部１ａは、Ｌレベルの検知信号が出力されるなどして、Ｓｅｎｓｅ端子の電位レベルが下がると、ＬＳＩ３に供給する電源電圧を基準となる値よりも上昇させる。
【００３４】
図５は、本実施の形態の手法を用いた場合にＬＳＩに供給される電源電圧の電圧波形を示す図である。
本実施の形態の手法を用いた場合のＬＳＩ３の直近の電圧波形（Ａ）の他に、図１２で示した試験装置を用いた場合の電圧波形（Ｂ）と、パスコンを、たとえば、１０個搭載した試験装置を用いた場合の電圧波形（Ｃ）を図示している。縦軸が電圧、横軸が時間である。
【００３５】
信号検知部３ｃによって、特定の動作状態（たとえば、Ｐａｕｓｅ−ＩＲ）が検知されると（タイミングｔ１０）、供給電圧制御部１ａは電源電圧を基準の値から上昇させる。タイミングｔ１１で、スキャンシフトモードからテストクロックモードに遷移すると、電圧が急激に下がるが、電圧波形Ａのように、遷移の直前に電圧を上昇させているために、基準電源電圧との差が、図１２の試験装置を用いた場合や多数のパスコンを用いた場合よりも少ない。
【００３６】
タイミングｔ１１以降は、供給電圧制御部１ａは、ＬＳＩ３の直近の電圧を検出して補正する。本実施の形態の試験装置を用いた場合には、遷移直後の基準電源電圧との差が少ないため、速く補正が可能になる。
【００３７】
このように、本実施の形態の半導体装置の試験方法によれば、試験時の周波数変動に起因する電圧変動を抑制できる。そのため、適切な電圧で出荷試験を行うことが可能となり、試験精度を向上させることができる。
【００３８】
以下、信号検知部３ｃの詳細を説明する。
図６は、Ｐａｕｓｅ−ＩＲを繰り返す状態であることを検知する信号検知部の回路構成を示す図である。
【００３９】
なお、ここでは、Ａｔ−Ｓｐｅｅｄ試験が命令コード＝（１１００１）のときに実施されるものとする。
ＬＳＩ３の外部ピン１０，１１，１２、ＩＲ３ａ及びＴＡＰＣ３ｂを併せて図示している。
【００４０】
ＩＲ３ａは、直列に接続されたレジスタ２０，２１，２２，２３，２４からなるシフトレジスタを有しており、外部ピン１０から入力されるＴＤＩ信号により命令コードが設定される。
【００４１】
ＴＡＰＣ３ｂは、外部ピン１１から入力されるＴＭＳ信号によって、動作状態が設定される。ＴＡＰＣ３ｂの動作状態がＰａｕｓｅ−ＩＲを繰り返す状態（すなわちポーズモード）であるときの内部ノードＡ，Ｂ，Ｃ，Ｄが（Ｄ，Ｃ，Ｂ，Ａ）＝（１，０，１，１）で、ＴＭＳ信号が“０”であるとしたとき、この動作状態を検知する信号検知部３ｃは以下のようになる。
【００４２】
信号検知部３ｃは、一方の入力端子にレジスタ２０〜２４からの出力信号を入力するＥｘＮＯＲ回路３０，３１，３２，３３，３４を有している。ＥｘＮＯＲ回路３０，３３，３４の他方の入力端子は“１”に固定（クリップ）されている。ＥｘＮＯＲ回路３１，３２の他方の入力端子は“０”にクリップされている。ＥｘＮＯＲ回路３０〜３４の出力端子は、ＡＮＤ回路３５の入力端子に接続されている。
【００４３】
また、一方の入力端子に外部ピン１１を接続したＥｘＮＯＲ回路４０と、ＴＡＰＣ３ｂの内部ノードＡ，Ｂ，Ｃ，Ｄにそれぞれの一方の入力端子を説明したＥｘＮＯＲ回路４１，４２，４３，４４を有している。ＥｘＮＯＲ回路４１，４２，４４の他方の入力端子は“１”にクリップされている。ＥｘＮＯＲ回路４０，４３の他方の入力端子は“０”にクリップされている。ＥｘＮＯＲ回路４０〜４４の出力端子は、ＡＮＤ回路４５の入力端子に接続されている。
【００４４】
ＡＮＤ回路３５，４５の出力端子は、ＮＡＮＤ回路５０の入力端子に接続されている。ＮＡＮＤ回路５０の出力端子は、トライステートバッファ５１の制御端子に接続されている。トライステートバッファ５１の入力端子は“０”にクリップされている。トライステートバッファ５１は、ＮＡＮＤ回路５０の出力が“０”の場合には、“０”（すなわちＬレベルの検知信号）を外部ピン１２から出力し、ＮＡＮＤ回路５０の出力が“１”の場合には、外部ピン１２を“Ｚ”（ハイインピーダンス）とする。
【００４５】
このような信号検知部３ｃにおいて、ＩＲ３ａに命令コード（１１００１）が左から順にレジスタ２０〜２４に入力されセットされると、ＥｘＮＯＲ回路３０〜３４の出力は全て“１”となり、ＡＮＤ回路３５は“１”を出力する。また、ＴＡＰＣ３ｂにおいて、Ｐａｕｓｅ−ＩＲが次サイクルも維持される条件（（Ｄ，Ｃ，Ｂ，Ａ）＝（１，０，１，１）で、ＴＭＳ信号が“０”）の場合、ＥｘＮＯＲ回路４０〜４４の出力は全て“１”となり、ＡＮＤ回路４５は“１”を出力する。このときＮＡＮＤ回路５０は、“０”を出力し、トライステートバッファ５１は外部ピン１２からＬレベルの検知信号を出力する。
【００４６】
ところで、上記では、スキャンシフトモードからテストクロックモードへ遷移する直前を検出するため、Ｐａｕｓｅ−ＩＲを繰り返す状態であることを検知する場合について示したが、これに限定されない。
【００４７】
たとえば、動作状態がＰａｕｓｅ−ＩＲであって、次に、図３に示したＥｘｉｔ２−ＩＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、ＴＭＳ信号が“１”となるので、この状態を検知するために、図６の信号検知部３ｃにおいて、ＥｘＮＯＲ回路４０の他方の入力端子を“１”にクリップすればよい。それにより、動作状態がＰａｕｓｅ−ＩＲであって、次に、Ｅｘｉｔ２−ＩＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００４８】
また、動作状態がＥｘｉｔ２−ＩＲであって、次にＵｐｄａｔｅ−ＩＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“１”である。Ｅｘｉｔ２−ＩＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（１，０，０，０）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４０，４４の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４１，４２，４３の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＥｘｉｔ２−ＩＲであって、次にＵｐｄａｔｅ−ＩＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００４９】
また、動作状態がＵｐｄａｔｅ−ＩＲであって、次にＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“０”である。Ｕｐｄａｔｅ−ＩＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（１，１，０，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４１，４３，４４の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４０，４２の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＵｐｄａｔｅ−ＩＲであって、次にＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５０】
また、動作状態がＥｘｉｔ１−ＩＲであって、次にＵｐｄａｔｅ−ＩＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“１”である。Ｅｘｉｔ１−ＩＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（１，０，０，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４０，４１，４４の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４２，４３の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＥｘｉｔ１−ＩＲであって、次にＵｐｄａｔｅ−ＩＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５１】
また、動作状態がＥｘｉｔ１−ＩＲであって、次にＰａｕｓｅ−ＩＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“０”である。Ｅｘｉｔ１−ＩＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（１，０，０，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４１，４４の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４０，４２，４３の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＥｘｉｔ１−ＩＲであって、次にＰａｕｓｅ−ＩＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５２】
以上の説明では、ＩＲ３ａを操作する際の動作状態のうち、特定の動作状態を検知することでスキャンシフトモードからテストクロックモードへ遷移する直前を検出しているが、図示しないＤＲを用いたスキャンシフトモードからテストクロックモードへ遷移する場合もある。そのため、ＤＲの動作状態のうち、特定の動作状態を検知することで、スキャンシフトモードからテストクロックモードへ遷移する直前を検出するようにしてもよい。
【００５３】
たとえば、図３のＰａｕｓｅ−ＤＲを繰り返す状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“０”である。Ｐａｕｓｅ−ＤＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（０，０，１，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４１，４２の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４０，４３，４４の他方の入力端子を“０”でクリップすればよい。それにより、Ｐａｕｓｅ−ＤＲを繰り返す状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５４】
また、動作状態がＰａｕｓｅ−ＤＲであって、次にＥｘｉｔ２−ＤＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“１”である。Ｐａｕｓｅ−ＤＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（０，０，１，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４０，４１，４２の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４３，４４の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＰａｕｓｅ−ＤＲであって、次にＥｘｉｔ２−ＤＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５５】
また、動作状態がＥｘｉｔ２−ＤＲであって、次にＵｐｄａｔｅ−ＤＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“１”である。Ｅｘｉｔ２−ＤＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（０，０，０，０）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４０の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４１〜４４の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＥｘｉｔ２−ＤＲであって、次にＵｐｄａｔｅ−ＤＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５６】
また、動作状態がＵｐｄａｔｅ−ＤＲであって、次にＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“０”である。Ｕｐｄａｔｅ−ＤＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（０，１，０，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４１，４３の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４０，４２，４４の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＵｐｄａｔｅ−ＤＲであって、次にＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５７】
また、動作状態がＥｘｉｔ１−ＤＲであって、次にＵｐｄａｔｅ−ＤＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“１”である。Ｅｘｉｔ１−ＤＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（０，０，０，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４０，４１の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４２，４３，４４の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＥｘｉｔ１−ＤＲであって、次にＵｐｄａｔｅ−ＤＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５８】
また、動作状態がＥｘｉｔ１−ＤＲであって、次にＰａｕｓｅ−ＤＲに遷移する直前の状態であることを検知するようにしてもよい。その場合、図３よりＴＭＳ信号は“０”である。Ｅｘｉｔ１−ＤＲのときのＴＡＰＣ３ｂの内部状態を（Ｄ，Ｃ，Ｂ，Ａ）＝（０，０，０，１）とした場合、この状態を検知するための信号検知部３ｃは、ＥｘＮＯＲ回路４１の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４０，４２，４３，４４の他方の入力端子を“０”でクリップすればよい。それにより、動作状態がＥｘｉｔ１−ＤＲであって、次にＰａｕｓｅ−ＤＲに遷移する直前の状態であることを検知した場合には、Ｌレベルの検知信号が出力される。
【００５９】
ところで、上記では、ある特定の１つの動作状態を検知することで、スキャンシフトモードからテストクロックモードへ遷移する直前を検出する場合について説明したが、特定の複数の動作状態を検知するようにしてもよい。
【００６０】
図７は、複数の動作状態を検知して、スキャンシフトモードからテストクロックモードへ遷移する直前を検出する信号検知部の回路構成を示す図である。
ＴＡＰＣ３ｂの動作状態が、Ｕｐｄａｔｅ−ＤＲまたはＵｐｄａｔｅ−ＩＲであって、次にＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態であることを検知する信号検知部３ｃについて示している。
【００６１】
なお、図６と同一の構成要素については同一符号を付している。また、ＮＡＮＤ回路５０の一方の入力側の回路（ＩＲ３ａ側の回路）については、図６と同じであるので図示を省略している。
【００６２】
Ｕｐｄａｔｅ−ＤＲでＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態は、前述のＥｘＮＯＲ回路４０〜４４において、ＥｘＮＯＲ回路４１，４３の他方の入力端子を“１”でクリップし、ＥｘＮＯＲ回路４０，４２，４４の他方の入力端子を“０”でクリップすることで検出できる。
【００６３】
図７では、一方の入力端子を外部ピン１１に接続したＥｘＮＯＲ回路６０、一方の入力端子をＴＡＰＣ３ｂの内部ノードＡ，Ｂ，Ｃ，Ｄに接続したＥｘＮＯＲ回路６１，６２，６３，６４を有している。Ｕｐｄａｔｅ−ＩＲでＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態を検出するために、ＥｘＮＯＲ回路６１，６３，６４の他方の入力端子を“１”にクリップしている。また、ＥｘＮＯＲ回路６０，６２の他方の入力端子を“０”にクリップしている。
【００６４】
また、ＥｘＮＯＲ回路６０〜６４の出力信号を入力するＡＮＤ回路６５と、ＡＮＤ回路４５，６５の出力信号を入力するＯＲ回路７０を有している。ＯＲ回路７０の出力信号は、ＮＡＮＤ回路５０の他方の入力端子に入力される。
【００６５】
このような信号検知部３ｃでは、Ｕｐｄａｔｅ−ＤＲまたはＵｐｄａｔｅ−ＩＲであって、次にＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態になり、ＡＮＤ回路４５，６５の何れかから“１”が出力されると、ＡＮＤ回路７０は、“１”を出力し、前述のような命令コード（１１００１）がＩＲ３ａにセットされている場合にはＮＡＮＤ回路５０の出力が“０”となり、トライステートバッファ５１は、Ｌレベルの検知信号を外部ピン１２から出力する。
【００６６】
他の複数の動作状態についても、ＥｘＮＯＲ回路４０〜４４，６０〜６４において、検知したい動作状態に応じて他方の入力端子を“１”または“０”でクリップするかを選択することで、同様に検知することができる。また、ＥｘＮＯＲ回路６０〜６４及びＡＮＤ回路６５を更に追加することで、３種以上の動作状態を検知することもできる。
【００６７】
ところで、上記の例では、ＴＡＰＣ３ｂの内部ノードＤが、“１”のときＩＲ３ａの操作に関する動作状態であり、“０”のときＤＲの操作に関する動作状態となっている。そのため、図７のように、ＩＲ３ａの操作に関する動作状態であるかＤＲの操作に関する動作状態であるかという点以外は、同じ動作状態を検知する場合には、以下のように回路構成を簡略化することができる。
【００６８】
図８は、図７の信号検知部の回路構成を論理圧縮した回路の構成を示す図である。
図７と同じ構成要素については同一符号を付している。
ＡＮＤ回路４５において、ＴＡＰＣ３ｂの内部ノードＤに関した信号が入力される入力端子を“１”でクリップしている。これにより、Ｕｐｄａｔｅ−ＤＲまたはＵｐｄａｔｅ−ＩＲであって、次にＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅに遷移する直前の状態を、簡単な回路構成で検知することができる。
【００６９】
以下、本実施の形態の半導体装置の試験方法を適用する場合のＬＳＩの開発フローを説明する。
図９は、Ａｔ−Ｓｐｅｅｄ試験を実施するＬＳＩの開発の流れを示すフローチャートである。
【００７０】
始めに仕様作成を行い、機能と試験の手法などを決定する（ステップＳ１）。次に、仕様に応じて基本ネットリストを作成する（ステップＳ２）。なお、この段階では前述した信号検知部３ｃは作成されない。信号検知部３ｃは以下のように作成される。
【００７１】
ステップＳ１の工程で仕様が決定すると、仕様を参照して試験内容、試験周波数情報などを抽出する（ステップＳ３）。次に、試験内容とＩＲコードの対応関係が管理されているライブラリ８０を参照して、Ａｔ−Ｓｐｅｅｄ試験のＩＲコードを特定する（ステップＳ４）。
【００７２】
図１０は、ライブラリに格納された試験内容とＩＲコードの対応関係の例を示す図である。
ＢＹＰＡＳＳ、ＥＸＴＥＳＴ、Ａｔ−Ｓｐｅｅｄ試験などの具体的な試験内容と、その試験を行う際に、ＩＲ３ａにセットするＩＲコードの対応が格納されている。
【００７３】
次に、信号検知部３ｃの基本ネットリストが格納されているライブラリ８１を参照して、製造するＬＳＩ３に組み込む信号検知部３ｃのネットリストを生成する（ステップＳ５）。
【００７４】
ライブラリ８１には、図６に示したような、ＥｘＮＯＲ回路３０〜３４，４０〜４４、ＡＮＤ回路３５，４５、ＮＡＮＤ回路５０、トライステートバッファ５１などが登録されている。このとき、ＥｘＮＯＲ回路３０〜３４，４０〜４４の片方の入力端子が、“１”または“０”でクリップされた状態で格納されている。
【００７５】
これらの回路に対して、Ａｔ−Ｓｐｅｅｄ試験時に、スキャンシフトモードからテストクロックモードへ遷移する直前を検出したときに、検知信号を出力するようにネットリストを加工する。
【００７６】
具体的には、図１０に示したようなＡｔ−Ｓｐｅｅｄ試験に対応するＩＲコードが設定された場合には、ＡＮＤ回路３５が“１”を出力するように、ＥｘＮＯＲ回路３０〜３４の片方の端子を“１”または“０”でクリップする（図６参照）。また、ＴＡＰＣ３ｂの動作状態のうち、スキャンシフトモードからテストクロックモードへ遷移する直前を検知するために用いる動作状態に応じて、ＥｘＮＯＲ回路４０〜４４の片方の端子を“１”または“０”でクリップする。
【００７７】
図１１は、ＴＡＰＣの動作状態と内部ノードとＴＭＳ端子の値の関係を示す図である。
たとえば、スキャンシフトモードからテストクロックモードへ遷移する直前を検知するために、Ｐａｕｓｅ−ＩＲを用いる場合には、内部コードとＴＭＳ端子の値（Ａ，Ｂ，Ｃ，Ｄ，ＴＭＳ）＝“１１０１０”になった場合に、ＡＮＤ回路４５が“１”を出力するようにＥＸＮＯＲ回路４０〜４４の片方の端子を“１”または“０”でクリップする。
【００７８】
このようにして生成した信号検知部３ｃのネットリストを基本ネットリストに合成する（ステップＳ６）。その後、レイアウトを行い（ステップＳ７）、マスクデータを作成し（ステップＳ８）、実際のＬＳＩを製造する（ステップＳ９）。
【００７９】
一方、レイアウト後に、電流量と検知信号を“Ｌ”とする期間の対応情報（実験用のＬＳＩを用いて事前にデータを取り作成される）を格納したライブラリ８２を参照して、消費電力の見積もりを行い（ステップＳ１０）、出荷試験時に用いるテストパターン８３の生成を行う（ステップＳ１１）。
【００８０】
テストパターン８３は、図３の状態遷移図に従って、たとえば、Ｐａｕｓｅ−ＩＲを検出することで、スキャンシフトモードからテストクロックモードへ遷移する直前を検知するＡｔ−Ｓｐｅｅｄ試験を行う場合には、経路Ｂを遷移するようなテストパターン８３を生成し、スキャンシフトモードからテストクロックモードへ遷移する直前を検知する必要がない場合には、経路Ａを遷移するようなテストパターン８３を生成する。
【００８１】
なお、経路Ｂを遷移する場合、Ｐａｕｓｅ−ＩＲのサイクル数の算出が必要である。検知信号を“Ｌ”にする期間を“ＴＳ”、テストパターンの試験周期を“ＴＴ”とすると、Ｐａｕｓｅ−ＩＲのサイクル数＝ＴＳ／ＴＴとなる。
【００８２】
このように作成したテストパターン８３を用いて出荷試験を行う（ステップＳ１２）。ここで、異常がなければ出荷となる（ステップＳ１３）。
以上、本実施の形態の半導体装置の試験方法及びその装置について説明してきたが、上記の記載に限定されるものではない。
【００８３】
たとえば、上記の説明では信号検知部３ｃはＬＳＩ３内に設けたが、ＬＳＩ３の外部に設けてもよい。たとえば、ＬＳＩテスタ１に搭載する場合には、テストパターン供給部１ｂからのテストパターンをもとに、ＬＳＩ３に供給するテストパターンを認識して、直前の動作状態を検知して、前述の供給電圧制御部１ａに検知信号を出力することで、上記と同様の効果を得ることができる。
【図面の簡単な説明】
【００８４】
【図１】本実施の形態の半導体装置の試験装置の構成を示す図である。
【図２】Ａｔ−Ｓｐｅｅｄ試験時の各動作モードでの信号波形を示す図である。
【図３】ＩＥＥＥ１１４９．１規格のＴＡＰＣの状態遷移図である。
【図４】図２の動作モードと、図３において経路Ｂを選択した場合の状態遷移との対応を示す図である。
【図５】本実施の形態の手法を用いた場合にＬＳＩに供給される電源電圧の電圧波形を示す図である。
【図６】Ｐａｕｓｅ−ＩＲを繰り返す状態であることを検知する信号検知部の回路構成を示す図である。
【図７】複数の動作状態を検知して、スキャンシフトモードからテストクロックモードへ遷移する直前を検出する信号検知部の回路構成を示す図である。
【図８】図７の信号検知部の回路構成を論理圧縮した回路の構成を示す図である。
【図９】Ａｔ−Ｓｐｅｅｄ試験を実施するＬＳＩの開発の流れを示すフローチャートである。
【図１０】ライブラリに格納された試験内容とＩＲコードの対応関係の例を示す図である。
【図１１】ＴＡＰＣの動作状態と内部ノードとＴＭＳ端子の値の関係を示す図である。
【図１２】半導体装置の試験装置の構成の一例を示す図である。
【符号の説明】
【００８５】
１  ＬＳＩテスタ
１ａ  供給電圧制御部
１ｂ  テストパターン供給部
２  試験ボード
２ａ  負荷抵抗
３  ＬＳＩ
３ａ  ＩＲ
３ｂ  ＴＡＰＣ
３ｃ  信号検知部
【図１】
0005458504.tif 000002
【図２】
0005458504.tif 000003
【図３】
0005458504.tif 000004
【図４】
0005458504.tif 000005
【図５】
0005458504.tif 000006
【図６】
0005458504.tif 000007
【図７】
0005458504.tif 000008
【図８】
0005458504.tif 000009
【図９】
0005458504.tif 000010
【図１０】
0005458504.tif 000011
【図１１】
0005458504.tif 000012
【図１２】
0005458504.tif 000013