(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された前記第１導電型とは反対の導電型である第２導電型の低濃度拡散領域と、
前記低濃度拡散領域の表面上に前記第１導電型と前記第２導電型との接触によって成るＰＮ接合にまたがって形成されたゲート酸化膜と、
前記ゲート酸化膜の上部に形成されたゲート電極と、
前記半導体基板より不純物濃度の高い前記第１導電型の第１高濃度拡散領域と、
前記低濃度拡散領域より不純物濃度の高い前記第２導電型の第２高濃度拡散領域と、
前記第１高濃度拡散領域と電気的に接続された第１電極と、
前記ゲート電極および前記第２高濃度拡散領域と電気的に接続された第２電極と
を備え、
前記第１電極および前記第２電極を端子としてダイオードを構成するものであり、
前記半導体基板の表面上に形成されたフィールド酸化膜を更に備え、
前記ゲート電極は前記ゲート酸化膜と前記フィールド酸化膜とにまたがって両者の上部に形成され、
前記第１導電型の半導体領域の表面層に形成された前記第２導電型のウェル領域と、前記ウェル領域とは離して選択的に前記半導体領域の表面層に形成された前記第１導電型のドレイン領域と、前記ウェル領域の表面層に形成された前記第２導電型のソース領域と、前記ウェル領域に対しゲート酸化膜を介して配設されたゲート電極と、前記ウェル領域上の前記第２導電型のウェル給電領域および前記ソース領域と接触するソース電極とを備えて成るＬＤＭＯＳトランジスタが更に前記ダイオードと共に共通の前記半導体基板上に一体に形成されることにより前記ダイオードが前記ＬＤＭＯＳを保護するように構成される半導体装置であって、
前記低濃度拡散領域は前記半導体基板上に前記ＬＤＭＯＳトランジスタの前記ウェル領域と同時に形成され、
前記第１高濃度拡散領域は前記ＬＤＭＯＳトランジスタの前記ドレイン領域と同時に形成され、
前記第２高濃度拡散領域は前記ＬＤＭＯＳトランジスタの前記ウェル給電領域と同時に形成され、
前記ゲート酸化膜、前記フィールド酸化膜、および前記ゲート電極は互いに同時に形成される
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ダイオードの前記フィールド酸化膜の長さは前記ＬＤＭＯＳトランジスタのフィールド酸化膜より短い
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記ダイオードの前記ＰＮ接合から前記フィールド酸化膜までの長さが１．７μm以上である
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記第１電極を有する領域および前記第２電極を有する領域のいずれか一方に対し２つ以上のドリフト領域と対となる電極を有する領域を含むことによりマルチチャネル構造を成す
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記半導体基板はシリコン層内部に絶縁層が形成されて成るＳＯＩ基板である
ことを特徴とする半導体装置。
【請求項６】
第１電極と、前記第１電極とは異なる第２電極とを端子とするダイオードが半導体基板上に形成されて成る半導体装置の製造方法であって、
（ａ）第１導電型の前記半導体基板を用意する工程と、
（ｂ）前記半導体基板上に前記第１導電型とは反対の導電型である第２導電型の低濃度拡散領域を形成する工程と、
（ｃ）前記低濃度拡散領域の表面上に前記第１導電型と前記第２導電型との接触によって成るＰＮ接合にまたがってゲート酸化膜を形成する工程と、
（ｄ）前記ゲート酸化膜の上部にゲート電極を形成する工程と、
（ｅ）前記半導体基板より不純物濃度の高い前記第１導電型の第１高濃度拡散領域を形成する工程と、
（ｆ）前記低濃度拡散領域より不純物濃度の高い前記第２導電型の第２高濃度拡散領域を形成する工程と、
（ｇ）前記第１高濃度拡散領域と電気的に接続されるように第１電極を形成する工程と、
（ｈ）前記ゲート電極および前記第２高濃度拡散領域と電気的に接続されるように第２電極を形成する工程と
を有し、
（ｉ）前記半導体基板の表面上にフィールド酸化膜を形成する工程
を更に有し、
前記（ｄ）の工程は、前記ゲート電極を前記ゲート酸化膜と前記フィールド酸化膜とにまたがって両者の上部に形成する工程であり、
前記第１導電型の半導体領域の表面層に形成される前記第２導電型のウェル領域と、前記ウェル領域とは離して選択的に前記半導体領域の表面層に形成される前記第１導電型のドレイン領域と、前記ウェル領域の表面層に形成される前記第２導電型のソース領域と、前記ウェル領域に対しゲート酸化膜を介して配設されるゲート電極と、前記ウェル領域上の前記第２導電型のウェル給電領域および前記ソース領域と接触するソース電極とを備えて成るＬＤＭＯＳトランジスタを前記ダイオードと共に共通の前記半導体基板上に一体に形成する半導体装置の製造方法であって、
前記（ｂ）の工程は、前記低濃度拡散領域を前記半導体基板上に前記ＬＤＭＯＳトランジスタの前記ウェル領域と同時に形成する工程であり、
前記（ｅ）の工程は、前記第１高濃度拡散領域を前記ＬＤＭＯＳトランジスタの前記ドレイン領域と同時に形成する工程であり、
前記（ｆ）の工程は、前記第２高濃度拡散領域を前記ＬＤＭＯＳトランジスタの前記ウェル給電領域と同時に形成する工程であり、
前記（ｃ）、前記（ｄ）、および前記（ｉ）の各工程は、互いに同時に実行される
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記ダイオードの前記ＰＮ接合から前記フィールド酸化膜までの長さが１．７μｍ以上である
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６において、
前記第１電極を有する領域および前記第２電極を有する領域のいずれか一方に対し２つ以上のドリフト領域と対となる電極を有する領域を含むことによりマルチチャネル構造を成す
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６において、
前記半導体基板はシリコン層内部に絶縁層が形成されて成るＳＯＩ基板である
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６において、
前記ダイオードの前記フィールド酸化膜の長さは前記ＬＤＭＯＳトランジスタのフィールド酸化膜より短い
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６において、
前記ダイオードの前記ＰＮ接合から前記フィールド酸化膜までの長さが１．７μm以上である
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項６において、
前記第１電極を有する領域および前記第２電極を有する領域のいずれか一方に対し２つ以上のドリフト領域と対となる電極を有する領域を含むことによりマルチチャネル構造を成す
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項６において、
前記半導体基板はシリコン層内部に絶縁層が形成されて成るＳＯＩ基板である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アバランシェ降伏が発生する最小のアノード・カソード間電圧が通常のダイオードよりも高い高耐圧ダイオードが形成されて成る半導体装置およびその製造方法に関し、特に、OFF時にソース・ドレイン間にかかる電圧が通常のトランジスタよりも高く設定される高耐圧トランジスタを保護するのに好適なESD保護用の高耐圧ダイオードが形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の入出力保護素子として、低濃度N型半導体基板にアノード領域のP型高濃度拡散領域とその両側のカソード領域のN型高濃度拡散領域とによって形成されるPN接合を用いたPN接合ダイオードがあった（例えば、特許文献１参照）。
【０００３】
また、従来、半導体装置の入出力保護素子として、保護素子である高耐圧ダイオードが保護対象素子である高耐圧NLDMOSと同一の半導体基板上に形成され、高耐圧ダイオードのP型低濃度拡散領域は高耐圧NLDMOSのウェルとなるP型低濃度拡散領域と同時に、P型高濃度拡散領域領域はNLDMOSのウェル給電領域を目的としたP型高濃度拡散領域と同時に、それぞれ形成されて成る半導体装置があった（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３１６４８０号公報
【特許文献２】特開２０００−１１４２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置では、静電気放電(ElectoroStatic Discharge, ESD)やサージ電圧・電流によって半導体装置に不具合が生じるのを防止するため、半導体装置の入出力保護素子として、主にPN接合型ダイオードが使用されている。この種のPN接合ダイオードとして、例えば、特許文献１には図２、３に示すような高耐圧のPN接合ダイオードが記載されている。図２は特許文献１の技術に係る従来のPN接合ダイオードの半導体表面における平面図であり、図３は図２におけるA-A’線に沿った拡大断面図である。図２、３に示す従来のPN接合ダイオードでは、低濃度N型半導体基板１にアノード領域７に含まれるP型高濃度拡散領域２が配置され、その両側にカソード領域８に含まれるN型高濃度拡散領域３が配置されており、PN接合が形成され、PN接合ダイオードが構成されている。
【０００６】
ESDのようなサージ電圧がカソード電極８、カソードプラグ２７を介して、N型高濃度拡散領域３に逆方向の大電圧が印加されると、PN接合領域が空乏化しアバランシェ降伏が発生し、アバランシェ電流がカソード領域８内のN型高濃度拡散領域３からアノード領域７内のP型高濃度拡散領域２に流れる。ここで、アバランシェ降伏が発生する電圧(耐圧)はIC内部の素子を保護するため、内部素子の耐圧以下とする必要がある。
【０００７】
この点を考慮し、工程を追加しないで保護する高耐圧トランジスタより耐圧の低い高耐圧ダイオードを形成し、以て、高耐圧トランジスタを確実に保護することを可能にした高耐圧ダイオードとその製造方法が、例えば、特許文献２に記載されている。図４、５は、それぞれ特許文献２の技術に係るESD保護用の高耐圧ダイオードおよび高耐圧トランジスタであるNLDMOSの断面構造図である。
【０００８】
高耐圧ダイオードと高耐圧NLDMOSを同一半導体基板上に形成し、高耐圧ダイオードのP型低濃度拡散領域１０は高耐圧NLDMOSのウェルとなるP型低濃度拡散領域１０と同時に、P型高濃度拡散領域領域２はNLDMOSのウェル給電領域を目的としたP型高濃度拡散領域２と同時に、それぞれ形成する。また、N型高濃度拡散領域３はNLDMOSのドレイン領域に含まれるN型高濃度拡散領域３と同時に形成する。更に、ゲート酸化膜１２、フィールド酸化膜４を同時に形成し、高耐圧ダイオードは両酸化膜にまたがるゲート電極１３をアノード電極とゲートプラグ２８を介して電気的に接続する。ここで、高耐圧ダイオードの耐圧は、空乏層が広がるP型低濃度拡散層１０からN型高濃度拡散層３までの距離Xで決定される。同様に高耐圧NLDMOSの耐圧は空乏層が広がるP型低濃度拡散層１０からN型高濃度拡散層３までの距離Yで決定される。保護しようとする高耐圧NLDMOSの距離Yよりも高耐圧ダイオードの距離Xを小さくすることで、高耐圧NLDMOSの耐圧より本発明のダイオードの耐圧を小さくすることができる。これにより、ESD時に流れ込む電荷を高耐圧ダイオードのアバランシェ電流により放電でき、内部の高耐圧NLDMOSの不具合を防ぐことができる。
【０００９】
ESD保護ダイオードを搭載したICにおいて、ESD耐圧はESD保護用のダイオードの素子破壊に至るダイオードのアバランシェ電流値(破壊耐量)により決定する。一般に、目標のESD耐圧値に対し、ESD保護用のダイオードの破壊耐量を増加するためには、アバランシェ電流に寄与する領域を増加する必要があり、素子サイズを増加する必要がある。このため、大きな保護ダイオードが必要であり、チップコスト増大の一因となる。従って、素子サイズを縮小するためには、単位面積当たりの破壊耐量向上が重要である。
【００１０】
一方で、上記のようなフィールド酸化膜を形成したESD保護用のダイオードにおいては、アバランシェ降伏時に電界集中が起こることで、例えば静電破壊も含めた何らかの不具合が生じる可能性があり、破壊耐量が低いという問題がある。
【００１１】
以下にその根拠を説明する。図７は、図６に示した本発明に先立って発明者が独自に検討したダイオード構造、すなわち、ウェル領域内チャネル領域をゲート電極に対しセルフアラインで形成でき、且つチャネル長を熱拡散により制御できることを特徴とした高耐圧LDMOSと同一工程で作成できるダイオード構造において、オフ状態での電位分布をデバイスシミュレーションにて計算し、その結果を等電位線(20Vと30Vの境界線23, 40Vと50Vの境界線24, 60Vと70Vの境界線25)の形で示した図である。なお、シミュレーションにおいて、N型半導体基板１は3.0E14cm-2のボロンドープのP型半導体基板に7.5E11cm-2のリンを2.5MeVでイオン注入により形成し、アノード領域７内P型低濃度拡散領域１４は4.4E13cm-2のボロンを30keVでイオン注入により形成し、アノード領域７内P型高濃度拡散領域２は5E15cm-2のボロンを40keVでイオン注入により形成し、カソード領域８内N型高濃度領域３は4E15cm-2の砒素を69keVでイオン注入により形成した。N型高濃度拡散領域３とP型高濃度拡散領域２の間隔は15.5μmとした。図７にて判るように、オフ状態では、フィールド酸化膜直下のPN接合部２２において電位勾配が急であり、高電界領域となる。従ってこの部位において発熱し易いため、不具合発生に至るまでに流せる電荷量は低く、当該構造では破壊耐量が低くなる。特許文献１、２に記載のダイオード構造においては、PN接合部がフィールド酸化膜直下に存在するため、上記問題が存在し、従って、高耐圧ICのESD保護ダイオードとして適用した場合には、大きな素子サイズが必要となると考える。
【００１２】
そこで本発明においては、このような電界集中を緩和し、工程を追加しないで保護する高耐圧LDMOSより耐圧の低く、アバランシェ耐量の高い高耐圧ダイオードを形成し、以て、小さい素子サイズで高耐圧LDMOSを確実に保護することを可能にした新規なESD保護用の高耐圧ダイオードとその製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の代表的なものの一例を示せば、以下の通りである。
【００１４】
すなわち、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された前記第１導電型とは反対の導電型である第２導電型の低濃度拡散領域と、前記低濃度拡散領域の表面上に前記第１導電型と前記第２導電型との接触によって成るＰＮ接合にまたがって形成されたゲート酸化膜と、前記ゲート酸化膜の上部に形成されたゲート電極と、前記半導体基板より不純物濃度の高い前記第１導電型の第１高濃度拡散領域と、前記低濃度拡散領域より不純物濃度の高い前記第２導電型の第２高濃度拡散領域と、前記第１高濃度拡散領域と電気的に接続された第１電極と、前記ゲート電極および前記第２高濃度拡散領域と電気的に接続された第２電極とを備え、前記第１電極および前記第２電極を端子としてダイオードを構成することを特徴とする。
【００１５】
また、本発明の半導体装置の製造方法は、第１電極と、前記第１電極とは異なる第２電極とを端子とするダイオードが半導体基板上に形成されて成る半導体装置の製造方法であって、（ａ）第１導電型の前記半導体基板を用意する工程と、（ｂ）前記半導体基板上に前記第１導電型とは反対の導電型である第２導電型の低濃度拡散領域を形成する工程と、（ｃ）前記低濃度拡散領域の表面上に前記第１導電型と前記第２導電型との接触によって成るＰＮ接合にまたがってゲート酸化膜を形成する工程と、（ｄ）前記ゲート酸化膜の上部にゲート電極を形成する工程と、（ｅ）前記半導体基板より不純物濃度の高い前記第１導電型の第１高濃度拡散領域を形成する工程と、（ｆ）前記低濃度拡散領域より不純物濃度の高い前記第２導電型の第２高濃度拡散領域を形成する工程と、前記第１高濃度拡散領域と電気的に接続されるように第１電極を形成する工程と、前記ゲート電極および前記第２高濃度拡散領域と電気的に接続されるように第２電極を形成する工程とを有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、電界集中を緩和し、工程を追加しないで保護対象の高耐圧LDMOSトランジスタより耐圧が低く、アバランシェ耐量が高い高耐圧ダイオードを形成し、以て、小さい素子サイズの保護ダイオードで高耐圧LDMOSトランジスタを保護することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置に係る基本的なダイオード構造を示す部分断面図である。
【図２】特許文献１に記載の従来のダイオード構造を示す部分平面図である。
【図３】特許文献１に記載の従来のダイオード構造を示す部分断面図である。
【図４】特許文献２に記載の従来のダイオード構造を示す部分断面図である。
【図５】特許文献２に記載の従来のダイオードが保護するＮＬＤＭＯＳを示す部分断面図である。
【図６】本発明に先立って発明者がデバイスシミュレーションを実施したダイオード構造を示す部分断面図である。
【図７】図６のダイオード構造についてデバイスシミュレーションを実施した結果を示す説明図である。
【図８】図１の本発明の半導体装置に係るダイオード構造についてデバイスシミュレーションを実施した結果を示す説明図である。
【図９Ａ】本発明の効果を実測にて確認するために設定したデバイス構成上の条件を示す図である。
【図９Ｂ】本発明の効果を確認するために図９Ａの条件にて実施した実測の結果を示す図である。
【図１０】本発明の第１実施例である実施例１に係るダイオード構造を示す部分断面図である。
【図１１】本発明の第１実施例である実施例１に係るダイオードが保護するＮＬＤＭＯＳを示す部分断面図である。
【図１２】本発明の第１実施例である実施例１に係るダイオードの製造工程の各工程および製造工程の流れを示す部分断面図である。
【図１３】本発明の第２実施例である実施例２に係るダイオード構造を示す部分平面図である。
【図１４】本発明の第３実施例である実施例３に係るダイオード構造を示す部分平面図である。
【図１５】図１３の実施例２のダイオード構造および図１４の実施例３のダイオード構造の両者に対応する共通の部分断面図である。
【発明を実施するための形態】
【００１８】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１９】
即ち、本発明に関わる高耐圧ダイオードの第１態様は、第１導電型の半導体基板上に第２導電型の低濃度拡散領域を形成し、その表面上には両導電型の接触によるPN接合にまたがったゲート酸化膜とその上部にゲート電極を形成し、前記ゲート電極は第２導電型の高濃度拡散領域を介して形成した第２電極と電気的に接続し、かつ第１導電型の高濃度拡散領域を介して第１電極を形成したことを特徴とするものであり、又、第２態様は、前記第１導電型の半導体基板の表面上にはフィールド酸化膜を形成し、かつゲート電極はゲート酸化膜とフィールド酸化膜両者にまたがって上部に形成したことを特徴とするものであり、又、第３態様は、第１導電型の半導体領域の表面層にそれぞれ離して選択的に形成された第２導電型のウェル領域と第２導電形のドレイン領域と前記ウェル領域の表面層に第１導電型のソース領域が形成され、さらに、前記ウェル領域に対しゲート酸化膜を介してゲート電極が配置されるとともに、ウェル領域上の第２導電型のウェル給電領域及びソース領域と接触するソース電極が設けられた高耐圧LDMOSを保護するダイオードにおいて、前記半導体基板上に前記トランジスタのウェル領域と同時に形成した第２導電型の低濃度拡散領域と、第１導電形のドレイン領域と同時に形成した第１導電型の高濃度拡散領域と、第２導電型のウェル給電領域と同時に形成した第２導電型の高濃度拡散領域と、同時に形成したゲート酸化膜、フィールド酸化膜、ゲート電極を有することを特徴とするものであり、又、第４態様は、フィールド酸化膜の長さは前記トランジスタのフィールド酸化膜より短いことを特徴とするものであり、又、第５態様は、PN接合からフィールド酸化膜までの長さが1.7μm以上であることを特徴とするものであり、又、第６態様は、１つの第一電極を有する領域若しくは、第二電極を有する領域に対し２つ以上のドリフト領域と対となる電極を有する領域が存在し、マルチチャネル構造を特徴とするものであり、又、第７態様は、SOI基板上に形成したことを特徴とするものである。
【００２０】
又、本発明に関わる高耐圧ダイオードの製造方法の第１態様は、前記半導体基板上に前記トランジスタのウェル領域と同時に形成した第２導電型の低濃度拡散領域と、第１導電形のドレイン領域と同時に形成した第１導電型の高濃度拡散領域と、第２導電型のウェル給電領域と同時に形成した第２導電型の高濃度拡散領域と、同時に形成したゲート酸化膜、フィールド酸化膜、ゲート電極を有することを特徴とするものであり、又、第２態様は、前記高耐圧ダイオードをSOI基板上に形成したことを特徴とするものである。
【００２１】
より具体的には、本発明の半導体装置は、半導体基板と低濃度拡散領域とゲート酸化膜とゲート電極と第１高濃度拡散領域と第２高濃度拡散領域と第１電極と第２電極とを備え、第１電極および第２電極を端子としてダイオードを構成する半導体装置であって、ゲート酸化膜が低濃度拡散領域の表面上に第１導電型と第２導電型との接触によって成るＰＮ接合にまたがって形成されるものである。半導体基板は第１導電型であり、低濃度拡散領域は第１導電型とは反対の導電型である第２導電型であって半導体基板上に形成される。ゲート電極はゲート酸化膜の上部に形成される。第１高濃度拡散領域は第１導電型であり、半導体基板より不純物濃度が高い。第２高濃度拡散領域は第２導電型であり、低濃度拡散領域より不純物濃度が高い。第１電極は第１高濃度拡散領域と電気的に接続され、第２電極はゲート電極および第２高濃度拡散領域と電気的に接続される。
【００２２】
この構成において、半導体基板の表面上に形成されたフィールド酸化膜を更に備えるものとすれば好適である。その場合、ゲート電極はゲート酸化膜とフィールド酸化膜とにまたがって両者の上部に形成される。
【００２３】
この構成において、ダイオードのＰＮ接合からフィールド酸化膜までの長さが１．７μｍ以上であるようにすれば好適である。
【００２４】
また、第１電極を有する領域および第２電極を有する領域のいずれか一方に対し２つ以上のドリフト領域と対となる電極を有する領域を含むことによりマルチチャネル構造を成すようにすれば好適である。
【００２５】
また、半導体基板をシリコン層内部に絶縁層が形成されて成るＳＯＩ基板とすれば好適である。
【００２６】
さらに、本発明の半導体装置は、上記の構成において、第１導電型の半導体領域の表面層に形成された第２導電型のウェル領域と、そのウェル領域とは離して選択的に半導体領域の表面層に形成された第１導電型のドレイン領域と、ウェル領域の表面層に形成された第２導電型のソース領域と、ウェル領域に対しゲート酸化膜を介して配設されたゲート電極と、ウェル領域上の第２導電型のウェル給電領域およびソース領域と接触するソース電極とを備えて成るＬＤＭＯＳトランジスタが更にダイオードと共に共通の半導体基板上に一体に形成されることによりダイオードがＬＤＭＯＳを保護するように構成される半導体装置としても好適である。その場合、低濃度拡散領域は半導体基板上にＬＤＭＯＳトランジスタのウェル領域と同時に形成され、第１高濃度拡散領域はＬＤＭＯＳトランジスタのドレイン領域と同時に形成され、第２高濃度拡散領域はＬＤＭＯＳトランジスタのウェル給電領域と同時に形成され、ゲート酸化膜、フィールド酸化膜、およびゲート電極は互いに同時に形成される。
【００２７】
この構成において、ダイオードのフィールド酸化膜の長さがＬＤＭＯＳトランジスタのフィールド酸化膜より短くなるようにすれば好適である。
【００２８】
尚、ダイオードのＰＮ接合からフィールド酸化膜までの長さ、マルチチャネル構造、および半導体基板の種類に関する好適な構成は、先の基本構成についての好適な構成と同様である。
【００２９】
一方、本発明の半導体装置の製造方法は、第１電極と、その第１電極とは異なる第２電極とを端子とするダイオードが半導体基板上に形成されて成る半導体装置の製造方法であって、以下の（ａ）〜（ｈ）の各工程を有するものである。
【００３０】
（ａ）第１導電型の半導体基板を用意する工程、
（ｂ）その半導体基板上に第１導電型とは反対の導電型である第２導電型の低濃度拡散領域を形成する工程、
（ｃ）その低濃度拡散領域の表面上に第１導電型と第２導電型との接触によって成るＰＮ接合にまたがってゲート酸化膜を形成する工程、
（ｄ）そのゲート酸化膜の上部にゲート電極を形成する工程、
（ｅ）半導体基板より不純物濃度の高い第１導電型の第１高濃度拡散領域を形成する工程、
（ｆ）低濃度拡散領域より不純物濃度の高い第２導電型の第２高濃度拡散領域を形成する工程、
（ｇ）第１高濃度拡散領域と電気的に接続されるように第１電極を形成する工程、
（ｈ）ゲート電極および第２高濃度拡散領域と電気的に接続されるように第２電極を形成する工程。
【００３１】
この構成において、下記（ｉ）の工程を更に有するようにすれば好適である。
【００３２】
（ｉ）半導体基板の表面上にフィールド酸化膜を形成する工程。
その場合、（ｄ）の工程は、ゲート電極をゲート酸化膜とフィールド酸化膜とにまたがって両者の上部に形成する工程となる。
【００３３】
本発明の半導体装置の製造方法は、この構成において、第１導電型の半導体領域の表面層に形成される第２導電型のウェル領域と、そのウェル領域とは離して選択的に半導体領域の表面層に形成される第１導電型のドレイン領域と、ウェル領域の表面層に形成される第２導電型のソース領域と、ウェル領域に対しゲート酸化膜を介して配設されるゲート電極と、ウェル領域上の第２導電型のウェル給電領域およびソース領域と接触するソース電極とを備えて成るＬＤＭＯＳトランジスタをダイオードと共に共通の半導体基板上に一体に形成する半導体装置の製造方法とすれば好適である。その場合、（ｂ）の工程は、低濃度拡散領域を半導体基板上にＬＤＭＯＳトランジスタのウェル領域と同時に形成する工程となり、（ｅ）の工程は、第１高濃度拡散領域をＬＤＭＯＳトランジスタのドレイン領域と同時に形成する工程となり、（ｆ）の工程は、第２高濃度拡散領域をＬＤＭＯＳトランジスタのウェル給電領域と同時に形成する工程となり、（ｃ）、（ｄ）、および（ｉ）の各工程は、互いに同時に実行されることとなる。
【００３４】
この構成において、ダイオードのフィールド酸化膜の長さがＬＤＭＯＳトランジスタのフィールド酸化膜より短くなるようにすれば好適である。
【００３５】
尚、本発明の半導体装置の製造方法においても、ダイオードのＰＮ接合からフィールド酸化膜までの長さ、マルチチャネル構造、および半導体基板の種類に関する好適な構成は、上述した本発明の半導体装置の基本構成についての好適な構成と同様である。
【００３６】
以上、本発明の上記実施形態によれば、以下の効果を得ることができる。
【００３７】
すなわち、上記を適用した図１のようなダイオード構造において、オフ状態での電位分布をデバイスシミュレーションにて計算し、等電位線(20Vと30Vの境界線23, 40Vと50Vの境界線24)を示した結果を図８に示す。なお、シミュレーションは、N型半導体基板１は3.0E14cm-2のボロンドープのP型半導体基板に7.5E11cm-2のリンを2.5MeVでイオン注入により形成し、アノード領域７内P型低濃度拡散領域１４は4.4E13cm-2のボロンを30keVでイオン注入により形成し、アノード領域７内P型高濃度拡散領域２は5E15cm-2のボロンを40keVでイオン注入により形成し、カソード領域８内N型高濃度領域３は4E15cm-2の砒素を69keVでイオン注入により形成した。N型高濃度拡散領域３とP型高濃度拡散領域２の間隔は15.5μmとした。本図８のように、PN接合部２２上部にゲート酸化膜を介してゲート電極を形成することで、ゲート電極がフィールドプレートとして働き、PN接合部２２において電界が緩和する。従って、発熱し難くなり、不具合発生に至る電圧が上昇すると共に、流すことができる電荷量が大きくなる。よって、アバランシェ耐量が高くなる。
【００３８】
図９Ａは上記の効果を実測にて確認するために設定したデバイス構成上の条件を示す図であり、図９Ｂはその実測の結果を示すグラフである。これらの図から、フィールド酸化膜端部とPN接合部までの距離１８を1.7μm確保すると、0μmのときに対して約10倍、破壊耐量が向上することが解る。
【００３９】
また、上記のダイオードにおいては、フィールド酸化膜の長さを同一工程で作成するLDMOSに対し短くすることで、オフ耐圧がLDMOSに対し低くなり、ESD時高耐圧LDMOSを保護することができる。
【００４０】
以上より、本発明の半導体装置およびその製造方法に係るダイオードは、従来構造を適用した場合に対し、小さい素子サイズで、LDMOSを保護することができる。
【００４１】
以下、本発明の各実施例について、図面を用いて詳細に説明する。尚、以下の説明は第１導電形をｎ型、第２導電形をｐ型としたが、逆の場合も同様の効果が期待できる。
【実施例１】
【００４２】
図１０は本発明に関わる高耐圧ダイオードの具体例の構造を示す断面図であり、これらの図には、カソード領域８を構成するN型低濃度半導体基板１上に形成したアノード領域７を構成するP型低濃度拡散領域１４と、前記アノード領域７の表面に形成したP型高濃度拡散領域２と、前記カソード領域の表面に形成したN型高濃度拡散領域３と、このP型高濃度拡散領域２上にアノードプラグ２６を介して形成されたアノード電極５と、前記N型高濃度拡散領域３上にカソードプラグ２７を介して形成されたカソード電極６と、P型低濃度拡散領域１４とN型低濃度半導体基板１とにまたがり、上記基板表面上に設けたゲート酸化膜１２と、上記ゲート酸化膜とフィールド酸化膜にまたがって設けたゲート電極１３と、このゲート電極１３がアノード電極２０とゲートプラグ２８を介して電気的に接続した高耐圧ダイオードが示されている。
【００４３】
以下に、本発明を更に詳細に説明する。図１０は本発明の高耐圧ダイオードの断面図、図１１は保護する高耐圧NLDMOSの断面図であり、この高耐圧ダイオードと高耐圧トランジスタとは同一基板上に同時に形成される。ダイオード、NLDMOSの形成工程を図１２に示す。本発明のダイオードはN型低濃度半導体基板１上にアノード・カソード領域を形成するため、フィールド酸化膜４をパターニングし、次にゲート酸化膜１２とゲート電極１３を形成する。次に形成したゲート電極１３に対し、セルフアラインでP型低濃度拡散領域１４をイオン注入により形成する。そして、P型低濃度拡散領域１４・N型半導体基板１の領域表面上に高濃度領域２、３を形成し、ゲート電極とアノード電極が電気的に接続する様、配線を加工する。一方、保護される高耐圧NLDMOSにおいては、N型低濃度半導体基板１に、ソース、ドレイン領域を形成するため、フィールド酸化膜をパターニングし、次にゲート酸化膜１２とゲート電極１３を形成する。次に形成したゲート電極１３に対し、セルフアラインでウェル領域であるP型低濃度拡散領域１４をイオン注入により形成する。そして、ソース領域とウェル給電領域とドレイン領域をそれぞれ、N型高濃度領域３、P型高濃度拡散領域２、N型高濃度拡散領域３のイオン注入により形成し、配線を加工する。
【００４４】
このように形成した高耐圧ダイオードにおいては、カソードであるN型高濃度拡散領域３に電圧が印加されると、耐圧でアバランシェ降伏が起こり、電流が増加する。ここで、基板内部の電位分布はアノード領域側のフィールド酸化膜下付近で勾配が急になるが、形成したゲート電極１３のフィールドプレート効果により、基板表面付近における電位勾配が緩やかになる。従って、アバランシェ降伏が開始してから、熱的な不具合が起こるまでに電荷を多く流せるため、所定のESD耐圧を得るのに必要なダイオードの素子サイズの縮小化が望める。また、上記工程にて作成したダイオードとNLDMOSの耐圧は、フィールド酸化膜の長さに依存する。ダイオードのフィールド酸化膜の長さXをNLMDMOSのフィールド酸化膜の長さYに対し、短くなるように設定すれば、NLDMOSの耐圧より本発明のダイオードの耐圧を低くすることができる。従って、ESD電荷がICに導入された際は、耐圧の低いダイオードのアバランシェが起こり、ダイオードが放電素子となり、NLDMOSを保護する役割を担う。
【実施例２】
【００４５】
図１３、１５は本発明を適用した高耐圧ダイオードの他の実施例を示したものである。図１３が半導体表面付近の部分平面図、図１５が部分断面図を示している。１つのアノード領域（又はカソード領域）に対し、両側に２つのカソード領域(又はアノード領域)を設けており、マルチチャネル構造となっている。また、全てのアノード領域、カソード領域は電極を配線によって電気的に接続している。
【００４６】
カソード電極に高電圧が印加されると、耐圧でアバランシェ降伏が起こり、電流が増加する。ここで、マルチチャネル構造のダイオードのフィールド酸化膜の長さを全て等しく設定すると、アバランシェ降伏が起こる耐圧は全チャネルにおいて等しくなる。基板内部の電位分布はアノードのフィールド酸化膜端付近で勾配が急になるが、形成したFG電極のフィールドプレート効果が働き、基板表面付近で、電位勾配が緩やかになる。従って、アバランシェ降伏が開始してから、熱的な不具合が起こるまでに電荷を多く流せる。フィールド酸化膜の長さが全チャネルにおいて等しいマルチチャネル構造では、流せる電荷もチャネル数倍となる。本マルチチャネル構造を適用する場合は、１チャネル構造の素子を目標ESD耐圧に対し必要数並べる場合に比べ、素子分離領域と隣接するアノード領域(又はカソード領域) 分だけ削減できるため、素子サイズ縮小効果がある。
【実施例３】
【００４７】
図１４、１５は本発明を適用した高耐圧ダイオードの更に他の実施例を示したものである。図１４が半導体表面付近の部分平面図、図１５が部分断面図を示している。１つのアノード領域（又はカソード領域）に対し、両側に２つのカソード領域(又はアノード領域)を設けており、マルチチャネル構造となっている点、および全てのアノード領域、カソード領域について電極が配線によって電気的に接続されている点については、上述の実施例２の構造と同様である。実施例２の構造と異なる点は、アノード・カソードの各領域がある点を中心とする同心円上に配置され、各領域が環状に形成されることにより端部を持たない構成となっている点である。
【００４８】
本実施例の構造においても、実施例２の構造と同様に、カソード電極に高電圧が印加されると、耐圧でアバランシェ降伏が起こり、電流が増加する。ここで、マルチチャネル構造のダイオードのフィールド酸化膜の長さを全て等しく設定すると、アバランシェ降伏が起こる耐圧は全チャネルにおいて等しくなる。基板内部の電位分布はアノードのフィールド酸化膜端付近で勾配が急になるが、形成したFG電極のフィールドプレート効果が働き、基板表面付近で、電位勾配が緩やかになる。従って、アバランシェ降伏が開始してから、熱的な不具合が起こるまでに電荷を多く流せる。フィールド酸化膜の長さが全チャネルにおいて等しいマルチチャネル構造では、流せる電荷もチャネル数倍となる。本マルチチャネル構造を適用する場合は、１チャネル構造の素子を目標ESD耐圧に対し必要数並べる場合に比べ、素子分離領域と隣接するアノード領域(又はカソード領域) 分だけ削減できるため、素子サイズ縮小効果がある。
【符号の説明】
【００４９】
１  低濃度Ｎ型半導体基板、
２  Ｐ型高濃度拡散領域、
３  Ｎ型高濃度拡散領域、
４  フィールド酸化膜（ＬＯＣＯＳ）、
５  アノード電極、
６  カソード電極、
７  アノード領域、
８  カソード領域、
９  素子分離領域、
１０  Ｐ型低濃度拡散領域、
１１  Ｎ型低濃度拡散領域、
１２  ゲート酸化膜、
１３  ゲート電極、
１４  低濃度Ｐ型半導体基板、
１５  ソース領域、
１６  ドレイン領域、
１７  Ｐ型低濃度領域の拡散長、
１８  フィールド酸化膜端部からＰ型低濃度領域端部までの距離ａ、
１９  フィールド酸化膜の長さ（Ｘ，Ｙ）、
２０  ソース電極、
２１  ドレイン電極、
２２  ＰＮ接合部、
２３  等電位線（２０Ｖと３０Ｖの境界線）、
２４  等電位線（４０Ｖと５０Ｖの境界線）、
２５  等電位線（６０Ｖと７０Ｖの境界線）、
２６  アノードプラグ、
２７  カソードプラグ、
２８  ゲートプラグ、
２９  ソースプラグ、
３０  ドレインプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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