(57)【特許請求の範囲】
【請求項１】
入力信号を受信して、前記入力信号と複数の第１基準信号の比較を行い、前比較結果および粗比較結果を順番に生成する粗比較モジュールと、
前記前比較結果を受信して、前記前比較結果に基づいて、前選択信号を生成する少なくとも１つのプリスイッチング検出モジュールと、
前記粗比較モジュールに結合され、前記粗比較結果に基づいて、前エンコード結果を生成するエンコーダと、
前記プリスイッチング検出モジュールおよび前記エンコーダに結合され、前記入力信号、前記前選択信号および前記前エンコード結果を受信して、前記前選択信号に基づいて、複数の第２基準信号から複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記入力信号と比較したい基準信号を選択して選定基準信号とし、精比較結果を生成する少なくとも１つの精比較モジュールと
を含み、
前記粗比較モジュールが、
Ｎコンパレータを含み、前記粗比較モジュールが、それぞれ前記入力信号と前記複数の第1基準信号を比較して、Ｎビットの比較結果を生成し、前記複数の比較結果が、Ｎビットの前記前比較結果またはＮビットの前記粗比較結果を提供するために用いられ、Ｎが１よりも大きい整数であり、
前記プリスイッチング検出モジュールが、
基準電源を受信し、制御信号によって制御されるプリチャージスイッチ回路と、
前記複数の比較結果のうちの１つの逆信号を受信する第１バッファと、
前記比較結果の別の信号を受信するために配置された第２バッファと、
前記第１、前記第２出力端子および前記第１、前記第２バッファに結合される電圧伝送スイッチ回路と
を含み、
前記電圧伝送スイッチ回路が、前記第１バッファの出力電圧によって制御されて、前記第２バッファの出力電圧を前記第１出力端子に伝送するとともに、前記第２バッファの前記出力電圧によって制御されて、前記第１バッファの前記出力電圧を前記第２出力端子に伝送するアナログ‐デジタル変換装置。
【請求項２】
前記精比較モジュールが、
それぞれ前記複数の第２基準信号を受信して、共同で前記入力信号を受信する複数のコンパレータを含み、前記精比較モジュールが、前記前選択信号に基づいて、前記複数のコンパレータから複数の一次コンパレータを選択し、前記前エンコード結果に基づいて、前記複数の一次コンパレータから少なくとも１つを選択して選定コンパレータとした請求項１記載のアナログ‐デジタル変換装置。
【請求項３】
前記複数の一次コンパレータが対応して受信した基準信号が、それぞれ前記複数の一次基準信号であり、前記選択されたコンパレータが対応して受信した基準信号が、前記選定基準信号である請求項２記載のアナログ‐デジタル変換装置。
【請求項４】
前記精比較モジュールが、
複数のコンパレータを含み、前記精比較モジュールが、前記前選択信号に基づいて、前記複数の一次基準信号を前記複数のコンパレータに提供し、前記前エンコード結果に基づいて、前記複数のコンパレータから少なくとも１つを選択して選定コンパレータとし、比較動作を行う請求項１記載のアナログ‐デジタル変換装置。
【請求項５】
前記選定コンパレータが対応して受信した基準信号が、前記選定基準信号である請求項４記載のアナログ‐デジタル変換装置。
【請求項６】
前記プリチャージスイッチ回路が、前記制御信号に基づいて導通され、前記基準電源を第１出力端子および第２出力端子に伝送する請求項１記載のアナログ‐デジタル変換装置。
【請求項７】
前記プリチャージスイッチ回路が、
第１端子、第２端子および制御端子を有し、前記第１端子が、前記基準電源を受信し、前記制御端子が、前記制御信号を受信し、前記第２端子が、前記第１出力端子に結合された第１トランジスタと、
第１端子、第２端子および制御端子を有し、前記第１端子が、前記基準電源を受信し、前記制御端子が、前記制御信号を受信し、前記第２端子が、前記第２出力端子に結合された第２トランジスタと
を含む請求項６記載のアナログ‐デジタル変換装置。
【請求項８】
前記第１および前記第２トランジスタが、Ｐ型トランジスタである請求項７記載のアナログ‐デジタル変換装置。
【請求項９】
前記電圧伝送スイッチ回路が、
第１端子、第２端子および制御端子を有し、前記第２端子が、前記第１出力端子に結合され、前記制御端子が、前記第１バッファの出力端子に結合され、前記第１端子が、前記第２バッファの出力端子に結合された第３トランジスタと、
第１端子、第２端子および制御端子を有し、前記第２端子が、前記第２出力端子に結合され、前記制御端子が、前記第２バッファの出力端子に結合され、前記第１端子が、前記第１バッファの出力端子に結合された第４トランジスタと
を含む請求項７記載のアナログ‐デジタル変換装置。
【請求項１０】
前記第３および前記第４トランジスタが、Ｎ型トランジスタである請求項９記載のアナログ‐デジタル変換装置。
【請求項１１】
前記第１および前記第２バッファが、それぞれ第１および第２インバーターである請求項６記載のアナログ‐デジタル変換装置。
【請求項１２】
前記プリスイッチング検出モジュールが、さらに、
入力端子が前記第１出力端子に結合され、前記前選択信号の１つのビットを生成する第３バッファと、
入力端子が前記第２出力端子に結合され、前記前選択信号の別のビットを生成する第４バッファと
を含む請求項６記載のアナログ‐デジタル変換装置。
【請求項１３】
前記第３および前記第４バッファが、それぞれ第３および第４インバーターである請求項１２記載のアナログ‐デジタル変換装置。
【請求項１４】
前記エンコーダが、さらに、前記粗比較結果および前記精比較結果に基づいて、アナログ‐デジタル変換結果を生成する請求項１記載のアナログ‐デジタル変換装置。
【請求項１５】
入力信号を受信して、前記入力信号と複数の第１基準信号を比較し、前比較結果および粗比較結果を順番に生成するステップと、
前記前比較結果および前記粗比較結果に基づいて、それぞれ前選択信号および前エンコード結果を生成するステップと、
前記前選択信号に基づいて、複数の第２基準信号から複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記入力信号と比較したい基準信号を選択して選定基準信号とし、精比較結果を生成するステップと
を含み、
前記入力信号と前記複数の第１基準信号を比較して、前記前比較結果および前記粗比較結果を順番に生成する前記ステップが、
それぞれ前記入力信号と前記複数の第１基準信号を比較して、Ｎビットの前記前比較結果およびＮビットの前記粗比較結果を順番に生成することを含み、Ｎが１より大きい整数であり、
前記前比較結果および前記粗比較結果に基づいて、それぞれ前記前選択信号および前記前エンコード結果を生成する前記ステップは、
基準電源の受信が制御信号によって制御され、前記複数の比較結果のうちの１つの逆信号及び前記比較結果の別の信号を受信し、
前記別の信号に基づく信号の制御により前記逆信号に基づく信号を出力し、前記逆信号に基づく信号の制御により前記別の信号に基づく信号を出力するアナログ‐デジタル変換方法。
【請求項１６】
前記前選択信号に基づいて、前記複数の第２基準信号から前記複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記選定基準信号を選択し、前記入力信号と比較して、前記精比較結果を生成する前記ステップが、
前記前選択信号に基づいて、複数のコンパレータから複数の一次コンパレータを選択するステップと、
前記前エンコード結果に基づいて、前記一次コンパレータから少なくとも１つを選択して選定コンパレータとし、比較動作を行うステップと
を含み、前記複数のコンパレータが、それぞれ前記複数の第２基準信号を受信し、共同で前記入力信号を受信する請求項１５記載のアナログ‐デジタル変換方法。
【請求項１７】
前記前選択信号に基づいて、前記複数の第２基準信号から前記複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記選定基準信号を選択し、前記入力信号と比較して、前記精比較結果を生成する前記ステップが、
前記前選択信号に基づいて、前記複数の一次基準信号を複数のコンパレータに提供するステップと、
前記前エンコード結果に基づいて、前記複数のコンパレータから少なくとも１つを選択して選定コンパレータとし、比較結果を行うステップと
を含む請求項１５記載のアナログ‐デジタル変換方法。
【請求項１８】
前記粗比較結果および前記精比較結果のエンコードを行って、アナログ‐デジタル変換結果を生成する請求項１５記載のアナログ‐デジタル変換方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ‐デジタル変換（analog-to-digital converting, ADC）装置に関するものである。
【背景技術】
【０００２】
図１に示した従来のサブレンジング型（sub-ranging）アナログ‐デジタル変換装置１００のブロック図を参照すると、アナログ‐デジタル変換装置１００は、複数の段階の比較モジュール１０１、１０２および１０３と、エンコーダ（encoder）１２０と、基準信号発生器（reference signal generator）１３０とを含む。比較モジュール１０１、１０２および１０３は、いずれもアナログ形式の入力信号ＶＩＮを受信する。比較モジュール１０１は、入力信号ＶＩＮと基準信号ＶＲＥＦ１の粗比較動作（coarse comparing action）を行い、デジタル比較結果Ｄ１を生成する。
【０００３】
比較モジュール１０１が粗比較動作を終えた後、比較モジュール１０２は、エンコーダ１２０により生成された第1段階の前エンコード結果ＤＥＮ１を受信する。比較モジュール１０２は、まず、その第1段階の前エンコード結果ＤＥＮ１に基づいて、基準信号ＶＲＥＦ２から１組の基準信号を選択して選定基準信号とし、入力信号と選定基準信号の比較動作を行って、それに基づいてデジタル比較結果Ｄ２を生成する。同様に、比較モジュール１０２が精比較動作（fine comparing action）を終えた後、次段階の比較モジュールが、エンコーダ１２０により生成された第２段階の前エンコード結果ＤＥＮ２に基づいて、さらなる精比較動作を行う。最終段階の比較モジュール１０３が、エンコーダ１２０により生成された最後から２番目の段階の前エンコード結果ＤＥＮ（ｉ‐１）に基づいて、入力信号ＶＩＮと基準信号ＶＲＥＦｉから選択された選定基準信号である１組の基準信号の比較動作を終えた後、エンコーダ１２０が、比較モジュール１０１〜１０３により生成された複数のデジタル比較結果Ｄ１〜Ｄｉ（ｉは、正の整数を示す）に基づいてエンコードを行い、入力信号ＶＩＮのアナログ‐デジタル変換結果としてエンコード結果ＤＯＵＴを生成する。
【発明の概要】
【０００４】
したがって、本発明は、アナログ‐デジタル変換のデータ変換時間を削減するためのアナログ‐デジタル変換装置およびその変換方法を提供する。
【０００５】
本発明は、アナログ‐デジタル変換のデータ変換時間を削減するためのアナログ‐デジタル変換方法を提供する。本発明は、粗比較モジュールと、少なくとも１つのプリスイッチング（pre-switching）検出モジュールと、少なくとも１つの精比較モジュールと、エンコーダとを含むアナログ‐デジタル変換装置を提供する。粗比較モジュールは、入力信号を受信して、その入力信号と複数の第１基準信号の比較を行い、前比較結果および粗比較結果を順番に生成する。プリスイッチング検出モジュールは、前比較結果を受信して、その前比較結果に基づいて、前選択信号を生成する。エンコーダは、粗比較結果に基づいて、前エンコード結果を生成する。精比較モジュールは、プリスイッチング検出モジュールに結合され、入力信号、前選択信号および第１前エンコード結果を受信し、前選択信号および前エンコード結果に基づいて、複数の第２基準信号から複数の一次基準信号（primary reference signal）を選択して選定基準信号とし、入力信号と一次基準信号からの選定基準信号を比較して、精比較結果を生成する。
【０００６】
本発明は、入力信号を受信して、その入力信号と複数の第１基準信号を比較し、前比較結果および粗比較結果を順番に生成することと、前比較結果に基づいて、前選択信号を生成することと、さらに、前選択信号および前エンコード結果に基づいて、複数の第２基準信号から複数の一次基準信号を選択して選定基準信号とすることと、入力信号と一次基準信号で選択された選定基準信号を比較して、精比較結果を生成することとを含むアナログ‐デジタル変換方法を提供する。
【０００７】
以上のように、本発明において、粗比較モジュールが相対的に広い範囲の比較動作を行った時、速く生成された前比較結果を利用して前選択信号が生成され、粗比較モジュールによって生成された粗比較結果を利用して第１段階の前エンコード結果が生成される。このようにして、精比較モジュールは、前エンコード結果と前選択信号に基づいて、一次基準信号から入力信号と比較したい基準信号を選択して選定基準信号とし、精比較結果を生成することができる。このように、現段階の比較モジュールが入力信号の比較動作を行った時、次段階の精比較モジュールに対応する一次基準信号の選択を同時に行うことができる。そのため、アナログ‐デジタル変換の変換時間を効果的に節約することができ、それによって、データ変換の迅速化の目的を達成することができる。
【０００８】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【発明が解決しようとする課題】
【０００９】
従来のアナログ‐デジタル変換装置１００では、比較モジュール１０１が、入力信号と基準信号発生器１３０によって生成された第１基準信号ＶＲＥＦ１の差に基づいて、粗比較動作を終えた後、エンコーダが、粗比較結果Ｄ１に基づいて、第１段階の前エンコード結果ＤＥＮ１を生成する。アナログ‐デジタル変換装置の次の段階の比較モジュール、すなわち１０２は、同じ入力信号と第２基準信号ＶＲＥＦ２に基づいて、精比較動作を行う。ＶＲＥＦ２は、第１段階の前エンコード結果に基づいて基準信号発生器１３０から選択された１組の基準信号である。
【００１０】
しかしながら、データ変換の手順において、比較モジュールは、前比較モジュールが終了するだけでなく、精基準電圧またはサブレンジ電圧が安定するのを待たなければならない。比較モジュールは、その後でデータ変換を行うことができる。そのため、従来の多段階またはサブレンジング型のアナログ‐デジタル変換装置では、前段階におけるコンパレータ（comparator）の比較結果の遅れとサブレンジ電圧の安定時間によって、データ変換速度が制限される。
【課題を解決するための手段】
【００１１】
アナログ‐デジタル変換装置の粗比較モジュール、すなわち、第1段階比較モジュールが比較を行った時、それに応じて、前に生成された前比較結果により前選択信号が生成され、次の比較モジュール、すなわち、精比較モジュールで使用される一次基準信号またはプリアンプが、前選択信号を介してプリセットされる。粗比較モジュールが粗比較動作を終了してから、エンコーダによって前エンコード結果が生成される。前エンコード結果に基づいて、アナログ‐デジタル変換装置の次段階比較モジュールは、入力信号と、一次基準信号または前エンコード結果により使用可能なプリアンプから選択された1組の基準信号または使用可能なプリアンプとの差に基づいて、精比較動作を行う。そのため、第1比較モジュールによって生成された前選択信号は、精基準電圧またはプリアンプを早く切換える、または使用可能にするために使用することができる。これを、プリスイッチング技術と呼ぶ。
【発明の効果】
【００１２】
プリスイッチング技術によると、アナログ‐デジタル変換装置のデータ変換速度は、前段階におけるコンパレータの比較結果の遅れによってのみ制限され、サブレンジ電圧の安定時間を待たなくてよい。同様に、その概念も、２つの隣接する段階の精比較モジュールの操作プロセスに適用することができる。そのため、アナログ‐デジタル変換装置のサンプリングレート（sampling rate）が効果的に向上する。
【図面の簡単な説明】
【００１３】
【図１】従来のサブレンジング型アナログ‐デジタル変換装置１００のブロック図である。
【図２】本発明の実施形態に係るアナログ‐デジタル変換装置２００の概略図である。
【図３Ａ】粗比較モジュール２０１の実施方式の概略図である。
【図３Ｂ】制御信号ＣＴＬによりコンパレータが使用可能になってから出力結果が安定したことを確定するまでの遅延時間と、対応するコンパレータの比較信号の入力電圧差との関係を示す図である。
【図４Ａ】粗比較モジュール２０１の異なる実施方式を示したものである。
【図４Ｂ】粗比較モジュール２０１の異なる実施方式を示したものである。
【図５】本発明の実施形態に係るプリスイッチング検出モジュールの実施方式を示したものである。
【図６Ａ】本発明の実施形態に係るプリスイッチング検出回路６００の実施方式を示したものである。
【図６Ｂ】プリスイッチング検出回路６００の動作の概略図である。
【図６Ｃ】プリスイッチング検出回路６００の動作の概略図である。
【図６Ｄ】プリスイッチング検出回路６００の動作の概略図である。
【図７Ａ】本発明の実施形態に係る精比較モジュールの実施方式を示したものである。
【図７Ｂ】本発明の実施形態に係る精比較モジュールの異なる実施方式を示したものである。
【図８】本発明の実施形態に係るアナログ‐デジタル変換方法のフローチャートである。
【発明を実施するための形態】
【００１４】
以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。
【００１５】
図２を参照すると、図２は、本発明の実施形態に係るアナログ‐デジタル変換装置２００の概略図である。アナログ‐デジタル変換装置２００は、粗比較モジュール２０１と、精比較モジュール２１１〜２１Ｐと、プリスイッチング検出モジュール２２１〜２２Ｐと、エンコーダ２３０と、基準信号発生器２５０とを含む。基準信号発生器２５０は、粗比較モジュール２０１および精比較モジュール２１１〜２１Ｐに結合され、基準信号発生器２５０は、基準信号ＶＲＥＦＣおよびＶＲＥＦ１〜ＶＲＥＦｉ（ｉは正の整数）を提供するために使用される。粗比較モジュール２０１は、アナログ入力信号ＶＩＮを受信して、入力信号ＶＩＮと複数の基準信号ＶＲＥＦＣを比較し、前比較結果ＤＰ１および粗比較結果ＤＣを順番に生成する。プリスイッチング検出モジュール２２１〜２２Ｐにおいて、第１段階のプリスイッチング検出モジュール２２１は、粗比較モジュール２０１および精比較モジュール２１１に結合される。注意すべきこととして、前比較結果ＤＰ１は、粗比較結果ＤＣの前に生成される。つまり、粗比較モジュール２０１の最後の粗比較結果ＤＣが生成される前に、前比較結果ＤＰ１が先に生成される。
【００１６】
プリスイッチング検出モジュール２２１は、前比較結果ＤＰ１を受信して、その前比較結果ＤＰ１に基づいて、前選択信号ＰＳ１を生成する。また、エンコーダ２３０は、粗比較結果ＤＣに基づいて、前エンコード結果ＤＥＮ１を生成する。前選択信号ＰＳ１および前エンコード結果ＤＥＮ１は順番に提供され、精比較モジュール２１１に結合される。前選択信号ＰＳ１を受信した後、精比較モジュール２１１は、複数の基準信号ＶＲＥＦＦ１またはプリアンプ（図示せず）から、入力信号ＶＩＮと比較したい複数の第１基準信号またはプリアンプ（pre-amplifier）を選択する。さらに、前エンコード結果ＤＥＮ１が安定して生成された後、精比較モジュール２１１は、複数の一次基準信号から１組の基準信号を選択して選定基準信号とする。選定基準信号である選択された基準信号は、その後、入力信号ＶＩＮと比較され、精比較結果ＤＦ１を生成する。あるいは、精比較モジュール２１１は、精比較モジュール２１１内に設置された複数の使用可能なプリアンプから、１組の使用可能なプリアンプを選択してもよい。選択された使用可能なプリアンプは、その後、入力信号ＶＩＮと比較され、精比較結果ＤＦ１を生成する。
【００１７】
ここで、精比較モジュール２１１が入力信号ＶＩＮと選択された基準信号または使用可能なプリアンプの比較動作を行った時、粗比較モジュール２０１と同様に、まず、前比較結果ＤＰ２が生成され、それから、精比較結果ＤＦ１が生成される。前比較結果ＤＰ２は、次段階のプリスイッチング検出モジュール２２２に提供される。プリスイッチング検出モジュール２２２は、それに基づいて、次段階の精比較モジュールに提供したい前選択信号を生成する。プリスイッチング検出モジュール２２Ｐは、受信した前比較結果ＤＰｉに基づいて、前選択信号ＰＳｉを生成する。精比較モジュール２１Ｐは、プリスイッチング検出モジュール２２Ｐによって生成された前選択信号ＰＳｉを受信して、精比較動作を行う。
【００１８】
注意すべきこととして、精比較モジュールの個数は固定されないが、アナログ‐デジタル変換装置２００が属するシステムの要求に基づいて設定することができる。精比較モジュールの個数は、少なくとも１より大きいかそれに等しい整数である。
【００１９】
エンコーダ２３０は、粗比較モジュール２０１および精比較モジュール２１１〜２１Ｐに結合され、粗比較結果ＤＣおよび精比較結果ＤＦ１〜ＤＦｉ（ｉは正の整数）を受信してエンコードを行い、エンコード結果ＤＯＵＴを得る。エンコード結果は、入力信号ＶＩＮに対応するアナログ‐デジタル変換結果である。
【００２０】
粗比較モジュール２０１の実施方式に関し、図３Ａを参照すると、図３Ａは、粗比較モジュール２０１の実施方式の概略図である。粗比較モジュール２０１は、制御信号ＣＴＬと、複数のコンパレータ（comparator）ＣＭＰ１〜ＣＭＰ３と、複数の基準信号ＣＲＥＦ１１〜ＣＲＥＦ１３とを含む。基準信号ＣＲＥＦ１１〜ＣＲＥＦ１３は、それぞれコンパレータＣＭＰ１〜ＣＭＰ３に結合される。基準信号の電圧量の関係は、基準信号ＣＲＥＦ１１＜基準信号ＣＲＥＦ１２＜基準信号ＣＲＥＦ１３である。
【００２１】
コンパレータＣＭＰ１〜ＣＭＰ３は、共同で入力信号ＶＩＮを受信し、制御信号ＣＴＬに基づいて、入力信号ＶＩＮと基準信号ＣＲＥＦ１１〜ＣＲＥＦ１３の比較動作を行う時間を決定し、比較結果Ｔ０〜Ｔ２を生成する。図３Ｂを参照すると、図３Ｂは、制御信号ＣＴＬによりコンパレータが使用可能になってから出力結果が安定したことを確定するまでの遅延時間と、対応するコンパレータの比較された信号の入力電圧差との関係を示す図である。図３から明らかなように、コンパレータが受信した比較された信号の入力電圧差が比較的小さい時、コンパレータが比較動作に必要とする時間遅延は比較的大きい（比較結果はよりゆっくり生成される）。反対に、コンパレータが受信した比較された信号の入力電圧差が比較的大きい時、コンパレータが比較動作に必要とする時間遅延は比較的小さい（比較結果はより速く生成される）。
【００２２】
図３Ａを参照すると、図３Ｂの関係図と比較して、入力信号ＶＩＮが基準信号ＣＲＥＦ１３に接近した時、コンパレータＣＭＰ３の比較結果Ｔ２は最も遅い速度で生成されるが、コンパレータＣＭＰ１の比較結果Ｔ０は最も速い速度で生成される。つまり、この状況では、比較結果Ｔ０が決定された時、この時の比較結果Ｔ０〜Ｔ２のロジック状態は前比較結果である。比較結果Ｔ２が決定された後、この時の比較結果Ｔ０〜Ｔ２のロジック状態は粗比較結果である。さらに詳しく説明すると、コンパレータによって生成された比較結果の前比較結果（例えば、比較結果Ｔ０）が決定された時、比較結果Ｔ０のロジック状態のみが決定される。しかしながら、比較結果Ｔ１およびＴ２のロジック状態は、この時点では不明である。同様に、比較結果Ｔ２のロジック状態が決定された後、比較結果Ｔ１のロジック状態が確定されている。
【００２３】
これに対応して、入力信号ＶＩＮが基準信号ＣＲＥＦ１１に接近した時、コンパレータＣＭＰ３の比較結果Ｔ２は最も速い速度で生成され、コンパレータＣＭＰ１の比較結果Ｔ０は最も遅い速度で生成される。つまり、この状況では、比較結果Ｔ２が決定された時、この時の比較結果Ｔ０〜Ｔ２のロジック状態は、前比較結果として使用される。比較結果Ｔ０が決定された後、この時の比較結果Ｔ０〜Ｔ２のロジック状態は、粗比較結果として使用される。さらに詳しく説明すると、前比較結果が決定された時、比較結果Ｔ２のロジック状態のみが決定される。しかしながら、比較結果Ｔ１およびＴ０のロジック状態は、この時点では不明である。同様に、比較結果Ｔ０のロジック状態が決定された後、比較結果Ｔ１のロジック状態が確定されている。
【００２４】
もちろん、上述した粗比較モジュール２０１は、３つのコンパレータＣＭＰ１〜ＣＭＰ３を使用する場合のみに限定されない。図４Ａおよび図４Ｂを参照すると、図４Ａおよび図４Ｂは、粗比較モジュール２０１の異なる実施方式を示したものである。図４Ａにおいて、基準信号ＣＲＥＦ１１およびＣＲＥＦ１２は、それぞれコンパレータＣＭＰ１およびＣＭＰ２に結合される。基準信号の電圧量の関係は、基準信号ＣＲＥＦ１１＜基準信号ＣＲＥＦ１２である。コンパレータＣＭＰ１およびＣＭＰ２は、共同で入力信号ＶＩＮを受信し、制御信号ＣＴＬに基づいて、入力信号ＶＩＮと基準信号ＣＲＥＦ１１およびＣＲＥＦ１２の比較動作を行う時間を決定し、比較結果Ｔ０およびＴ１を生成する。
【００２５】
図４Ｂにおいて、基準信号ＣＲＥＦ１１〜ＣＲＥＦ１７は、それぞれコンパレータＣＭＰ１〜ＣＭＰ７に結合される。基準信号ＣＲＥＦ１１〜ＣＲＥＦ１７は、等差級数（arithmetic series）に基づいて順番に配置される。基準信号ＣＲＥＦ１１は、最小基準電圧を有し、基準信号ＣＲＥＦ１７は、最大基準電圧を有する。コンパレータＣＭＰ１〜ＣＭＰ７は、共同で入力信号ＶＩＮを受信し、制御信号ＣＴＬに基づいて、入力信号ＶＩＮと基準信号ＣＲＥＦ１１〜ＣＲＥＦ１７の比較動作を行う時間を決定し、比較結果Ｔ０〜Ｔ６を生成する。
【００２６】
注意すべきこととして、図４Ｂの実施方式において、入力信号ＶＩＮが基準信号ＣＲＥＦ１１〜ＣＲＥＦ１３の範囲内にある場合を例とすると、比較結果Ｔ４〜Ｔ６は、比較結果Ｔ０〜Ｔ２よりも速く生成される。つまり、比較結果Ｔ０〜Ｔ２は、比較結果Ｔ４〜Ｔ６よりも遅く生成される。すなわち、比較結果Ｔ４〜Ｔ６が決定された時、この時の比較結果Ｔ０〜Ｔ６のロジック状態は前比較結果である。比較結果Ｔ０〜Ｔ２が決定された後、この時の比較結果Ｔ０〜Ｔ６のロジック状態は粗比較結果である。さらに詳しく説明すると、前比較結果が決定された時、比較結果Ｔ４〜Ｔ６のロジック状態が決定される。しかしながら、比較結果Ｔ０〜Ｔ３のロジック状態は、この時点では不明である。同様に、比較結果Ｔ０〜Ｔ２のロジック状態が決定された後、比較結果Ｔ３のロジック状態が確定されている。
【００２７】
図５を参照すると、図５は、本発明の実施形態に係るプリスイッチング検出モジュールの実施方式を示したものである。プリスイッチング検出モジュール２２１を例として説明する。プリスイッチング検出モジュール２２１は、プリスイッチング検出回路５１０〜５３０を含む。図４Ｂの粗比較モジュール２０１を参照すると、プリスイッチング検出モジュール２２１は、粗比較モジュール２０１により生成された比較結果Ｔ０〜Ｔ２およびＴ４〜Ｔ６に結合される。プリスイッチング検出回路５１０は、比較結果Ｔ０およびＴ６を受信する。プリスイッチング検出回路５２０は、比較結果Ｔ１およびＴ５を受信する。一方、プリスイッチング検出回路５３０は、比較結果Ｔ２およびＴ４を受信する。入力信号ＶＩＮが基準信号ＣＲＥＦ１１〜ＣＲＥＦ１３の範囲内にある場合を例とすると、比較結果Ｔ４〜Ｔ６のロジック状態が決定された時、この時の前比較結果として、比較結果Ｔ０〜Ｔ６のうち比較結果Ｔ０〜Ｔ２および比較結果Ｔ４〜Ｔ６がプリスイッチング検出回路５１０〜５３０に影響を及ぼし、それぞれ前選択信号ＰＳＡ１〜ＰＳＡ３およびＰＳＢ１〜ＰＳＢ３を生成する。言い換えると、本実施形態のプリスイッチング検出モジュール２２１により生成された前選択信号ＰＳ１は、前選択信号ＰＳＡ１〜ＰＳＡ３およびＰＳＢ１〜ＰＳＢ３を含む１組の６ビット信号である。
【００２８】
注意すべきこととして、プリスイッチング検出モジュールに設置されたプリスイッチング検出回路の数は、前段階の粗比較モジュール（または精比較モジュール）のコンパレータの数に基づいて決定される。前段階の粗比較モジュール（または精比較モジュール）のコンパレータの数がＮ（Ｎは正の整数）に等しい時、プリスイッチング検出モジュールに設置されたプリスイッチング検出回路の数は、Ｎ／２（残数は無条件に切り捨て、商を取る）に等しい。
【００２９】
図６Ａを参照すると、図６Ａは、本発明の実施形態に係るプリスイッチング検出回路６００の実施方式を示したものである。プリスイッチング検出回路６００は、プリチャージスイッチ回路６１０と、バッファＢＵＦ１〜ＢＵＦ４と、電圧伝送スイッチ回路６２０とを含む。プリチャージスイッチ回路６１０は、基準電源（reference power supply）ＶＤＤを受信し、制御信号ＣＴＲＬ１によって制御される。プリチャージスイッチ回路６１０は、制御信号ＣＴＲＬ１がロジック低レベル（logic low-level）電圧の時に導通され、エンドポイントＰＳＡｂおよびＰＳＢｂの電位を基準電源ＶＤＤに充電して、プリチャージ動作を終了する。
【００３０】
制御信号ＣＴＲＬ１がロジック高レベル（logic high-level）電圧の時、プリチャージスイッチ回路６１０がオフに切り換わる。バッファＢＵＦ１およびＢＵＦ２は、それぞれ前比較モジュール（粗比較モジュールまたは精比較モジュール）によって生成された比較結果Ｔ２の逆信号Ｔ２ｂおよび比較結果Ｔ０を受信する（図６Ｂの比較モジュールの概略図を参照）。バッファＢＵＦ１およびＢＵＦ２は、生成された出力を電圧伝送スイッチ回路６２０に提供する。本実施形態において、バッファＢＵＦ１およびＢＵＦ２は、いずれもインバーターである。
【００３１】
電圧伝送スイッチ回路６２０は、バッファＢＵＦ１の出力に基づいて、バッファＢＵＦ２の出力をエンドポイントＰＳＡｂに伝送するかどうかを決定する。また、電圧伝送スイッチ回路６２０は、バッファＢＵＦ２の出力に基づいて、バッファＢＵＦ１の出力をエンドポイントＰＳＢｂに伝送するかどうかを決定する。
【００３２】
本実施形態において、プリチャージスイッチ回路６１０は、トランジスタＭ１およびＭ２によって形成される。トランジスタＭ１およびＭ２の第１端子（例えば、ソース）は、基準電源ＶＤＤに結合される。トランジスタＭ１およびＭ２の制御端子（例えば、ゲート）は、制御信号ＣＴＲＬ１に結合される。一方、トランジスタＭ１およびＭ２の第２端子（例えば、ドレイン）は、それぞれエンドポイントＰＳＡｂおよびＰＳＢｂに結合される。トランジスタＭ１およびＭ２がＰ型トランジスタである場合を例として説明する。トランジスタＭ１およびＭ２はＰ型トランジスタであり、制御信号ＣＴＲＬ１がロジック低レベル電圧の時に導通され、基準電源ＶＤＤに対してエンドポイントＰＳＡｂおよびＰＳＢｂを充電するプリチャージ動作を行う。
【００３３】
バッファＢＵＦ１およびＢＵＦ２は、インバーターによって形成され、寄生キャパシタンス負荷（parasitic capacitance load）を駆動するために使用される。バッファＢＵＦ１は、逆信号Ｔ２ｂと反対の出力信号を電圧伝送スイッチ回路６２０に伝送する。一方、バッファＢＵＦ２は、比較信号Ｔ０と反対の出力信号を電圧伝送スイッチ回路６２０に伝送する。電圧伝送スイッチ回路６２０は、トランジスタＭ３およびＭ４によって形成される。トランジスタＭ３およびＭ４がＮ型トランジスタである場合を例として説明する。トランジスタＭ３およびＭ４の第２端子（例えば、ドレイン）は、それぞれエンドポイントＰＳＡｂおよびＰＳＢｂに結合される。トランジスタＭ３およびＭ４の制御端子（例えば、ゲート）は、それぞれバッファＢＵＦ１およびＢＵＦ２の出力端子に結合される。トランジスタＭ３およびＭ４の第１端子（例えば、ソース）は、それぞれバッファＢＵＦ２およびＢＵＦ１の出力端子に結合される。
【００３４】
プリスイッチング検出回路６００は、さらに、バッファＢＵＦ３およびＢＵＦ４を含み、寄生キャパシタンス負荷を駆動するために使用される。バッファＢＵＦ３およびＢＵＦ４の入力端子は、それぞれエンドポイントＰＳＡｂおよびＰＳＢｂに結合される。バッファＢＵＦ３およびＢＵＦ４は、これらの出力端子でそれぞれ前選択信号ＰＳＡおよびＰＳＢを生成する。
【００３５】
プリスイッチング検出回路６００の動作の詳細に関しては、図６Ａ、図６Ｂ、図６Ｃおよび図６Ｄを同時に参照されたい。図６Ｃおよび図６Ｄは、プリスイッチング検出回路６００に対応する回路の操作概略図である。まず、時間ポイントｔ０において、制御信号ＣＴＲＬ１およびＣＴＬ１は、いずれもロジック低レベル電圧である。図６Ｂを参照すると、前段階の比較モジュール（粗比較モジュールまたは精比較モジュール）の比較結果Ｔ０〜Ｔ２およびＴ０ｂ〜Ｔ２ｂは、いずれもロジック低レベル電圧にリセットされる。プリチャージスイッチ回路６１０は、基準電源ＶＤＤをエンドポイントＰＳＡｂおよびＰＳＢｂに提供し、ロジック低レベル電圧に等しい（例えば、接地電圧に等しい）前選択信号ＰＳＡおよびＰＳＢを作る。図６Ｄからわかるように、一次基準信号は、基準信号０．２５ＦＳ〜−０．２５ＦＳの範囲内に設定される。ＦＳは、アナログ‐デジタル変換装置の全振動振幅範囲（full-oscillating amplitude range）を示す。制御信号ＣＴＲＬ１およびＣＴＬ１がともにロジック高レベル電圧まで増加した後、上述したプリチャージ動作および前段階の比較モジュールにおけるコンパレータのリセット機構が終了する。 
【００３６】
続いて、図６Ａ、図６Ｂ、図６Ｃおよび図６Ｄを同時に参照すると、入力信号ＶＩＮが基準信号０．２５ＦＳにほぼ等しい場合を例として説明する。この時のコンパレータＣＭＰ１〜ＣＭＰ３を用いて、入力信号ＶＩＮと３つの基準信号−０．２５ＦＳ、０、０．２５ＦＳを比較する。図６Ｃからわかるように、時間ポイントｔ１において、比較結果Ｔ０およびＴ２ｂは、対応するコンパレータによって生成された中間電圧（intermediate voltage）Ｖｃｍに等しい電圧レベルまで増加する。この状態において、コンパレータの比較結果は、プリスイッチング検出回路６００のバッファＢＵＦ１およびＢＵＦ２のロジックしきい電圧（logic threshold voltage）Ｖｌｔを超過することができない。そのため、バッファＢＵＦ１およびＢＵＦ２の出力は、そのままロジック高レベル電圧を維持するため、その結果、トランジスタＭ３およびＭ４が効果的に導通されない。この時、一次基準信号は、基準信号０．２５ＦＳ〜−０．２５ＦＳの範囲内に設定される。続いて、比較結果Ｔ０が比較結果Ｔ２ｂよりも速く生成される。そのため、時間ポイントｔ２において（この時の比較結果Ｔ０〜Ｔ２およびＴ０ｂ〜Ｔ２ｂのロジック状態は、前比較結果を示す）、比較結果Ｔ０は、バッファＢＵＦ２のロジックしきい電圧Ｖｌｔを超過するため、バッファＢＵＦ２は、トランジスタＭ４のしきい電圧ＶＴＨｎよりも低い出力を生成し、トランジスタＭ４が遮断領域（cut-off region）に進入する。
【００３７】
また、バッファＢＵＦ１は、継続して中間電圧Ｖｃｍに等しい比較結果Ｔ２ｂを受信する。そのため、バッファＢＵＦ１の出力は、そのままロジック高レベル電圧を維持し、トランジスタＭ３が時間ポイントｔ２において効果的に導通される。こうして、バッファＢＵＦ２によって生成されたトランジスタＭ４のしきい電圧ＶＴＨｎよりも低い出力が、トランジスタＭ３を介してエンドポイントＰＳＡｂに伝送される。つまり、時間ポイントｔ２において、エンドポイントＰＳＡｂの電圧は、トランジスタＭ４のしきい電圧ＶＴＨｎよりも低い電圧値である。一方、バッファＢＵＦ３によって生成された前選択信号ＰＳＡの電圧値は、ロジック低レベル電圧からロジック高レベル電圧に変化する。一次基準信号は、マルチプレクサ（multiplexer）ＭＵＸ１を介して基準信号０．５ＦＳ〜０の範囲に設定されるよう変化する（図６Ｄ参照）。こうして、一次基準信号は、前選択信号に基づいて効果的に設定される。
【００３８】
時間ポイントｔ３において、図６ＢのコンパレータＣＭＰ３の比較結果Ｔ２ｂは、入力信号ＶＩＮおよび基準信号０．２５ＦＳの間の差が変動するにつれ変化し始める。入力信号ＶＩＮが基準信号０．２５ＦＳよりもわずかに小さいものと仮定する。その後、比較結果Ｔ２の逆信号Ｔ２ｂは、ロジック高レベル電圧まで増加する。図６Ｄにおいて、時間とともに変化する電圧値を線分（line segment）Ｔ２ｂ１で示す。この結果により、バッファＢＵＦ１の出力がロジック低レベル電圧まで減少する。あるいは、入力信号ＶＩＮが基準信号０．２５ＦＳよりもわずかに大きい場合、比較結果Ｔ２の逆信号Ｔ２ｂは、ロジック低レベル電圧まで下がる。図６Ｄにおいて、時間とともに変化する電圧値を線分Ｔ２ｂ２で示す。バッファＢＵＦ１の出力は、そのままロジック高レベル電圧を維持する。そのため、図６Ａ〜図６Ｄの説明に基づいて、プリスイッチング検出回路、前段階の比較モジュール（粗比較モジュールまたは精比較モジュール）および基準信号の間の回路操作関係を明確に示すことができる。
【００３９】
したがって、上述した制御信号ＣＴＲＬ１およびＣＴＬ１は、同じ信号であってもよい。
【００４０】
図７Ａおよび図７Ｂを参照すると、図７Ａおよび図７Ｂは、それぞれ、本発明の実施形態に係る精比較モジュールの異なる実施方式を示したものである。図７Ａにおいて、精比較モジュール７１０は、プリアンプ７０１〜７０Ｑと、コンパレータ７１１〜７１Ｑとを含む。プリアンプ７０１〜７０Ｑは、共同で入力信号ＶＩＮを受信する。プリアンプ７０１〜７０Ｑは、それぞれ基準信号ＶＲＥＦ１１〜ＶＲＥＦ１Ｑを受信する。注意すべきこととして、本実施形態において、プリアンプ７０１〜７０Ｑが受信する受信信号ＶＲＥＦ１１〜ＶＲＥＦ１Ｑは、固定されている。また、プリアンプ７０１〜７０Ｑは、前段階のプリスイッチング検出モジュールによって提供された前選択信号ＰＳを受信する。さらに、プリアンプ７０１〜７０Ｑの一部は、受信した前選択信号ＰＳに基づいて使用可能（enable）状態に入るかどうかを決定する。プリアンプの残りの部分は、使用停止（disable）状態に維持される。
【００４１】
コンパレータ７１１〜７１Ｑは、それぞれ制御信号ＣＴＬ、および前段階の粗比較モジュール（または精比較モジュール）によって提供された粗比較結果ＤＣ（または精比較結果ＤＦ）に基づいて、エンコーダにより生成された前エンコード結果ＤＥＮを受信する。複数のコンパレータは、前エンコード結果ＤＥＮと制御信号ＣＴＬに基づいて、コンパレータ７１１〜７１Ｑから選択され、比較動作を行う。注意すべきこととして、コンパレータ７１１〜７１Ｑの入力は、それぞれプリアンプ７０１〜７０Ｑの出力に結合されるが、入力信号ＶＩＮおよび基準信号ＶＲＥＦ１１〜ＶＲＥＦ１Ｑには接続されない。
【００４２】
例えば、前選択信号ＰＳにより設定された一次プリアンプがプリアンプ７０１および７０２である時、プリアンプ７０１および７０２は、使用可能な一次プリアンプに設定される。プリアンプ７０１および７０２は、入力信号ＶＩＮと基準信号ＶＲＥＦ１１およびＶＲＥＦ１２の間のそれぞれの電圧差に基づいて、プリアンプの機能を実施する。（前エンコード結果ＤＥＮが粗比較結果ＤＣまたは精比較結果ＤＦに基づいて）生成された後、前エンコード結果によって選択されたプリアンプ７０１が、選択された使用可能なプリアンプである場合、コンパレータ７１１も選択されたコンパレータに設定される。この時、コンパレータ７１１は、実際に、選択された使用可能なプリアンプ７０１のプリアンプ出力結果に基づいて、比較動作を行う。
【００４３】
図７Ｂにおいて、精比較モジュール７２０は、コンパレータ７２１〜７２Ｊと、セレクタ（selector）７３０とを含む。セレクタ７３０は、基準信号ＶＲＥＦおよび前選択信号ＰＳを受信する。セレクタ７３０は、前選択信号ＰＳに基づいて、基準信号ＶＲＥＦから複数の基準信号を一次基準信号ＶＲＥＦＳ１〜ＶＲＥＦＳＪとして選択する。コンパレータ７２１〜７２Ｊは、セレクタ７３０に結合され、一次基準信号ＶＲＥＦＳ１〜ＶＲＥＦＳＪを受信する。また、コンパレータ７２１〜７２Ｊは、さらに、制御信号ＣＴＬ、および前段階の粗比較モジュール（または精比較モジュール）によって提供された粗比較結果ＤＣ（または精比較結果ＤＦ）が生成する前エンコード結果ＤＥＮを受信する。複数のコンパレータは、前エンコード結果ＤＥＮおよび制御信号ＣＴＬに基づいて、コンパレータ７２１〜７２Ｊから選択され、比較動作を行う。基準信号ＶＲＥＦＳ１が選択された基準信号である場合を例として説明する。コンパレータ７２１〜７２Ｊは、前エンコード結果ＤＥＮに基づいて、コンパレータ７２１を選択されたコンパレータとして設定する。つまり、コンパレータ７２１は、前エンコード結果ＤＥＮに基づいて、選択された基準信号ＶＲＥＦＳ１および入力信号ＶＩＮの比較動作を行う。
【００４４】
続いて、図８を参照すると、図８は、本発明の実施形態に係るアナログ‐デジタル変換方法のフローチャートである。本実施形態におけるアナログ‐デジタル変換方法は、以下の通りである。まず、入力信号を受信して、その入力信号と複数の基準信号を比較し、前比較結果および粗比較結果を順番に生成する（Ｓ８１０）。さらに、前比較結果および粗比較結果に基づいて、それぞれ前選択信号および前エンコード結果を生成する（Ｓ８２０）。そして、それぞれ前選択信号および前エンコード結果に基づいて、複数の基準信号から複数の一次基準信号を選択し、一次基準信号から選択された基準信号と入力信号を比較して、精比較結果を生成する（Ｓ８３０）。同様に、このプロセスは、２つの隣接する段階の精比較モジュールにも適用可能である。各ステップの詳細については、上述した実施形態および実施方式で説明しているため、ここでは繰り返し説明しない。
【産業上の利用可能性】
【００４５】
本発明の実施形態に係るアナログ‐デジタル変換装置は、アナログデータとデジタルデータ間のデータ変換速度を速めることができ、アナログ‐デジタル変換装置のデータ変換時間を削減することができるため、それによって、データ処理効率を上げることができる。
【符号の説明】
【００４６】
１００、２００    アナログ‐デジタル変換装置
１０１、１０２、１０３    比較モジュール
２０１    粗比較モジュール
２１１〜２１Ｐ    精比較モジュール
２２１〜２２Ｐ    プリスイッチング検出モジュール
１２０、２３０    エンコーダ
１３０、２５０    基準信号発生器
５１０〜５３０    プリスイッチング検出回路
ＤＥＮ１〜ＤＥＮ（ｉ−１）    前エンコード比較結果
ＤＣ    粗比較結果
ＤＰ、ＤＰ〜ＤＰｉ    前比較結果
ＶＩＮ    入力信号
ＶＲＥＦ、ＶＲＥＦ１〜ＶＲＥＦｉ、ＶＲＥＦＣ、ＣＲＥＦ１１〜ＣＲＥＦ１７、ＶＲ  ＥＦ１１〜ＶＲＥＦ１Ｑ    基準信号
ＤＦ１〜ＤＦｉ    精比較結果
ＤＯＵＴ    エンコード結果
ＰＳ１〜ＰＳｉ、ＰＳＡ、ＰＳＢ、ＰＳＡ１〜ＰＳＡ３、ＰＳＢ１〜ＰＳＢ３    前選択信号
Ｄ１〜Ｄｉ、Ｔ０〜Ｔ６、Ｔ０ｂ〜Ｔ２ｂ    比較結果
７０１〜７０Ｑ    プリアンプ
ＣＭＰ１〜ＣＭＰ７、７１１〜７１Ｑ、７２１〜７２Ｊ    コンパレータ
ＣＴＲＬ１、ＣＴＬ１、ＣＴＬ    制御信号
６１０    プリチャージスイッチ回路
６２０    電圧伝送スイッチ回路
７３０    セレクタ
Ｖｃｍ    中間電圧
Ｖｌｔ    ロジックしきい電圧
ＶＲＥＦＳ１〜ＶＲＥＦＳＪ    一次基準信号
ＰＳＡｂ、ＰＳＢｂ    エンドポイント
ＭＵＸ１、ＭＵＸ２    マルチプレクサ
ＶＤＤ    基準電源
ＢＵＦ１〜ＢＵＦ４    バッファ
Ｍ１〜Ｍ４    トランジスタ
ｔ０〜ｔ３    時間ポイント
Ｓ８１０〜Ｓ８３０    アナログ‐デジタル変換ステップ
【図１】
0005412561.tif 000002
【図２】
0005412561.tif 000003
【図３Ａ】
0005412561.tif 000004
【図３Ｂ】
0005412561.tif 000005
【図４Ａ】
0005412561.tif 000006
【図４Ｂ】
0005412561.tif 000007
【図５】
0005412561.tif 000008
【図６Ａ】
0005412561.tif 000009
【図６Ｂ】
0005412561.tif 000010
【図６Ｃ】
0005412561.tif 000011
【図６Ｄ】
0005412561.tif 000012
【図７Ａ】
0005412561.tif 000013
【図７Ｂ】
0005412561.tif 000014
【図８】
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