(57)【特許請求の範囲】
【請求項１】
メモリセルにデータを記憶するメモリセルアレイを有すると共に、不良メモリセルのアドレスを不良アドレスとしてアンチフューズ素子の絶縁を破壊することにより記憶し、前記不良メモリセルを他の記憶回路に置換して救済する半導体記憶装置において、前記アンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するための半導体記憶装置のアンチフューズ置換判定回路であって、
前記アンチフューズ素子の節点を所定の電圧まで充電すると共に、充電終了後は前記節点の電荷を当該アンチフューズ素子を通して自然放電させるアンチフューズ素子充電回路と、
前記アンチフューズ素子の節点への充電終了後の所定時間経過後に、前記アンチフューズ素子の節点の電圧を、複数種類の基準電圧と比較する比較判定回路と、
前記比較判定回路における複数種類の基準電圧との判定結果を基にアンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するＡＦ破壊結果判定部と、
を備えることを特徴とする半導体記憶装置のアンチフューズ置換判定回路。
【請求項２】
前記比較判定回路は、３つの比較判定回路で構成され、
前記アンチフューズ素子の節点の電圧を、第１の基準電圧ＶＲＥＦ１と比較する第１の比較判定回路と、
前記第１の比較判定回路の判定結果を保持する第１のラッチ回路と、
前記アンチフューズ素子の節点の電圧を、第２の基準電圧ＶＲＥＦ２（ＶＲＥＦ１＞ＶＲＥＦ２）と比較する第２の比較判定回路と、
前記第２の比較判定回路の判定結果を保持する第２のラッチ回路と、
前記アンチフューズ素子の節点の電圧を、第３の基準電圧ＶＲＥＦ０（ＶＲＥＦ１＞ＶＲＥＦ０＞ＶＲＥＦ２）と比較する第３の比較判定回路と、
前記第３の比較判定回路の判定結果を保持する第３のラッチ回路と、
前記各ラッチ回路に保持された判定結果を選択して前記ＡＦ破壊結果判定部に伝達するためのトランスファーゲート部と、
を備えることを特徴とする請求項１に記載の半導体記憶装置のアンチフューズ置換判定回路。
【請求項３】
前記第１の比較判定回路によりアンチフューズ素子の節点の電圧と前記第１の基準電圧ＶＲＥＦ１とを比較させると共に、第１のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記ＡＦ破壊結果判定部に伝達させる第１の判定実行部と、
前記第２の比較判定回路によりアンチフューズ素子の節点の電圧と前記第２の基準電圧ＶＲＥＦ２とを比較させると共に、第２のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記ＡＦ破壊結果判定部に伝達させる第２の判定実行部と、
前記第３の比較判定回路によりアンチフューズ素子の節点の電圧と前記第３の基準電圧ＶＲＥＦ０とを比較させると共に、第３のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記ＡＦ破壊結果判定部に伝達させる第３の判定実行部と、
を備えることを特徴とする請求項２に記載の半導体記憶装置のアンチフューズ置換判定回路。
【請求項４】
前記比較判定回路は、１つの比較判定回路で構成され、
前記アンチフューズ素子の節点の電圧と比較するための第１の基準電圧ＶＲＥＦ１と、第２の基準電圧ＶＲＥＦ２と、第３の基準電圧ＶＲＥＦ０（ＶＲＥＦ１＞ＶＲＥＦ０＞ＶＲＥＦ２）のいずれかを選択して前記比較判定回路に伝達するためのトランスファーゲート部と、
前記トランスファーゲート部に前記第１の基準電圧ＶＲＥＦ１に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記１の基準電圧ＶＲＥＦ１との比較を行わせる第１の判定実行部と、
前記トランスファーゲート部に前記第２の基準電圧ＶＲＥＦ２に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記２の基準電圧ＶＲＥＦ２との比較を行わせる第２の判定実行部と、
前記トランスファーゲート部に前記第３の基準電圧ＶＲＥＦ０に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記３の基準電圧ＶＲＥＦ０との比較を行わせる第３の判定実行部と、
前記比較判定回路における判定結果を保持する１つのラッチ回路と、
を備えることを特徴とする請求項１に記載の半導体記憶装置のアンチフューズ置換判定回路。
【請求項５】
前記第１の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ１以上であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第１の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ１以下であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定し、
前記第２の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ２以下であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第２の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ２以上であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する、
ＡＦ破壊結果判定部を備えることを特徴とする請求項３または請求項４に記載の半導体記憶装置のアンチフューズ置換判定回路。
【請求項６】
前記ＡＦ破壊結果判定部は、
アンチフューズ素子の期待値が破壊である場合に、
前記第１の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第１の基準電圧ＶＲＥＦ１以下であると判定され、かつ、前記第２の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第２の基準電圧ＶＲＥＦ２以上であると判定された場合には、
当該アンチフューズ素子を再度破壊すべきと判定する信号を生成すること
を特徴とする請求項５に記載の半導体記憶装置のアンチフューズ置換判定回路。
【請求項７】
前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以上であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以下であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定し、
前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以下であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以上であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する、
ＡＦ破壊結果判定部を備えることを特徴とする請求項５または請求項６に記載の半導体記憶装置のアンチフューズ置換判定回路。
【請求項８】
前記アンチフューズ素子の節点への充電電圧が１．４Ｖであり、
前記第１の基準電圧ＶＲＥＦ１が１．３５Ｖであり、
前記第２の基準電圧ＶＲＥＦ２が０．９５Ｖであり、
前記第３の基準電圧ＶＲＥＦ０が１．１Ｖであること、
を特徴とする請求項２から請求項７のいずれかに記載の半導体記憶装置のアンチフューズ置換判定回路。
【請求項９】
メモリセルにデータを記憶するメモリセルアレイを有すると共に、不良メモリセルのアドレスを不良アドレスとしてアンチフューズ素子の絶縁を破壊することにより記憶し、前記不良メモリセルを他の記憶回路に置換して救済する半導体記憶装置において、前記アンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するための半導体記憶装置のアンチフューズ置換判定方法であって、
前記アンチフューズ素子の節点を所定の電圧まで充電すると共に、充電終了後は前記節点の電荷を当該アンチフューズ素子を通して自然放電させるアンチフューズ素子充電手順と、
前記アンチフューズ素子の節点への充電終了後の所定時間経過後に、前記アンチフューズ素子の節点の電圧を、複数種類の基準電圧と比較する比較判定手順と、
前記比較判定手順による複数種類の基準電圧との判定結果を基にアンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するＡＦ破壊結果判定手順と、
を含むことを特徴とする半導体記憶装置のアンチフューズ置換判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のアンチフューズ置換判定回路に関し、特に、アンチフューズ素子による置換が確実に行われたことを検出できる、半導体記憶装置のアンチフューズ置換判定回路、およびアンチフューズ置換判定方法に関する。
【背景技術】
【０００２】
ダイナミックメモリ回路において、半導体素子（容量素子やＭＯＳトランジスタ）を破壊することにより不良ビット（不良メモリセル）のアドレスを記憶し、そのアドレスが選択された際には通常のＤＲＡＭメモリセルとは異なる、ＳＲＡＭ素子（またはフリップフロップ回路）にデータを記憶する回路構成を一般にＡｎｔｉ−Ｆｕｓｅ（アンチフューズ）回路と言う。以下、このＡｎｔｉ−Ｆｕｓｅ回路（単に「ＡＦ回路」ともいう）による通常メモリセルからＳＲＡＭ素子またはフリップフロップ回路への置換動作を「ＡＦによる置換」と表現する。また破壊する半導体素子を「ＡＦ素子」と呼ぶ。
【０００３】
ＡＦ回路はメモリデバイス実使用の初期化の際に、ＡＦにより置換されるアドレスを定義する必要があり(この動作はＬｏａｄと呼ばれ、詳細については後述する)、それはＡＦ素子が破壊されているかどうかを判定することで行われる。この判定はＡＦ素子節点の近辺に、あるレベルの電荷をチャージしておき、このチャージ電荷がＡＦ素子の破壊により節点から抜けていくかどうかをリファレンスレベルとで比較することにより行われる。一般にこのリファレンスレベルはＡＦ素子が破壊されているかいないか（以後、ＡＦ破壊判定と記す）を判定するために最適な特定のレベルに設定される。
【０００４】
ＤＲＡＭでは選別工程において正常動作せず不良と判定されるデバイスが発生することで、歩留が低下し、選別出荷コスト削減が妨げられてしまう。近年の傾向として、不良を引き起こすのはメモリセルの物理的欠陥による１ビット、多くとも２ビット程度の場合が大半を占める。したがってこれら１、２ビットをＡＦ（アンチフューズ）回路にて置換して良品とすることで、選別歩留りを向上させコストを削減させることができる。
【０００５】
ＡＦ回路は具体的には１ビットを置換する場合、そのアドレス本数、例えばＸ＝Ｘ０〜Ｘ１３、Ｙ=Ｙ０〜Ｙ９、Ｂａｎｋ０〜１、の計２６のアドレスに相当するＡＦ素子とそれを破壊／判定するＡＦ回路、およびこの１ビットのＡＦを活性にするかどうかを決定するもう１つのＡＦ素子とＡＦ回路の計２７のＡＦ素子およびＡＦ回路で構成される。
【０００６】
選別工程にて不良が発生した場合、まず不良ビットのアドレスを確認し、そのアドレスに相当するＡＦ素子を破壊する。この動作をＳｔｏｒｅ（ストア）と呼び、この動作を行う工程をＳｔｏｒｅ（ストア）工程と呼ぶ。つぎにＡＦ素子を破壊したことにより記憶したアドレスが期待したアドレスと一致しているかどうかを確認する。この動作をＶｅｒｉｆｙ（ベリファイ）と呼び、この動作を行う工程をＶｅｒｉｆｙ工程と呼ぶ。
【０００７】
この後、再度ＡＦ置換を行うことにより正しくＤＲＡＭが動作するかどうかを再選別により確認する。再選別またはその後の通常使用における通常ファンクションでは、まずパワー・オン（Ｐｏｗｅｒ−ＯＮ）直後のＤＲＡＭイニシャライズ中に、Ｖｅｒｉｆｙと同様のＡＦ破壊判定を行い、この判定結果をラッチする。この動作をＬｏａｄ（ロード）と呼び、この動作を行う工程をＬｏａｄ工程と呼ぶ。そしてＡＦ置換されたビットは、そのアドレスが選択された際に、Ｌｏａｄにてラッチされた判定結果をもとにＡＦ回路からＡＦヒット信号が発せられることにより、ＤＲＡＭメモリセルではなく、ＳＲＡＭまたはフリップフロップ回路にデータを書き込む動作、あるいは、読み出す動作を行う。このようにして不良メモリセルがＳＲＡＭまたはフリップフロップ回路に置換されることで、ＡＦによる置換をしなければ不良品となるデバイスが良品化される。
【０００８】
従来技術のＡＦ破壊判定回路を、図５に示す。図５中の、ＡＦ破壊判定シーケンス制御部１Ａは、図５に示す各部の動作を制御してＡＦ破壊判定を行うための制御部であり、充電制御部２は、ＡＦ素子１１の節点Ｘ０を充電するための信号である／Ｃｈａｒｇｅを生成する。Ｖｅｒｉｆｙ実行部３Ａは、Ｖｅｒｉｆｙ工程の実行を指示するＶｅｒｉｆｙ信号を生成する。Ｌｏａｄ実行部５は、Ｌｏａｄ工程の実行を指示するＬｏａｄ信号を生成する。また、ＡＦ破壊結果判定部６は、Ｖｅｒｉｆｙ工程およびＬｏａｄ工程で得られた判定結果ＢＢを基に、ＡＦ破壊の判定結果が期待したものであるかどうかの判定を行う。
【０００９】
ＡＦ素子１１およびＡＦ素子破壊回路１２については詳細な説明は省略するが、ＡＦ素子１１には、ＤＲＡＭセル容量やＮｃｈトランジスタが使用され、ＡＦ素子破壊回路１２はこの容量またはトランジスタのゲート酸化膜を破壊することが可能な高電圧を生成／制御する。ＡＦ素子１１の節点がＸ１であり、もう片側は通常ＶＳＳ（ソース電位）に接続される。従ってＡＦ破壊されたＡＦ素子１１の節点Ｘ１はＶＳＳと導通（低抵抗値を持って導通）している。
【００１０】
ＰｃｈトランジスタＰ１のゲートはノア（ＮＯＲ）回路１３の出力に接続されており、ノア（ＮＯＲ）回路１３に入力されるＶｅｒｉｆｙ信号、またはＬｏａｄ信号が“１”になると、ＰＣＨトランジスタＰ１は導通する。すなわち、Ｖｅｒｉｆｙ工程とＬｏａｄ工程の際にＡＦ素子の節点Ｘ１と比較判定回路（ＡＭＰ）２０の節点Ｘ０を導通させる制御を行う。
【００１１】
ＰｃｈトランジスタＰ０はＶｅｒｉｆｙ工程とＬｏａｄ工程の際に、節点Ｘ０およびＸ１を初期プリチャージレベルＶＣＨＡＲＧＥ（例えば、１．４Ｖ）まで充電するときにＯＮさせる。比較判定回路（ＡＭＰ）２０は節点Ｘ０の電位とリファレンスレベルＶＲＥＦ０（例えば、１．１Ｖ）とを比較する。比較判定回路（ＡＭＰ）２０の上のフリップフロップ回路３０は比較判定回路（ＡＭＰ）２０の判定結果ＢＢをラッチする。
【００１２】
次に従来技術によるＡＦ破壊判定動作を、図５および図６を参照して説明する。図５で説明したＡＦ破壊判定では、まずＶｅｒｉｆｙ信号またはＬｏａｄ信号によりＰｃｈトランジスタＰ１をＯＮさせてＸ１とＸ０を導通させると共に／Ｃｈａｒｇｅ信号によりＰｃｈトランジスタＰ０をＯＮさせることで（図６の時刻ｔ１の時点）、Ｘ０およびＸ１をＶＣＨＡＲＧＥまでプリチャージする。この動作内容が、図６に示される「ＶＣＨＡＲＧＥによるプリチャージ期間Ｔ１」にあたる。
【００１３】
つぎに、／Ｃｈａｒｇｅ信号を切り替えてＰ０をＯＦＦさせて、Ｘ０、Ｘ１をフローティングにする（図６の時刻ｔ２の時点）。ＡＦ素子１１が破壊されていない場合は、節点Ｘ０、Ｘ１は電荷が失われないのでＶＣＨＡＲＧＥ（１．４Ｖ）レベルを保つ（図６の放電曲線Ｄｓ１を参照）。このレベルは比較判定回路（ＡＭＰ）２０のもう一方の入力であるリファレンスレベルＶＲＥＦ０（１．１Ｖ）よりも高く、ＡＦ破壊判定は「ＡＦ素子は破壊されていない」となり、結果がＢＢにラッチされる。そしてこの場合のＶｅｒｉｆｙの期待値が「ＡＦ素子は破壊されていない」であるから、ＢＢの結果は期待値と一致するためＶｅｒｉｆｙ結果はＰａｓｓ（パス：合格）となる。
【００１４】
ＡＦ素子１１が破壊されている場合は、節点Ｘ１がＡＦ素子１１の片側節点ＶＳＳと導通しているので節点Ｘ０、Ｘ１からは電荷が失われ、レベルが下降していく（図６の放電曲線Ｄｓ２を参照）。下降したレベルがＶＲＥＦ０（１．１Ｖ）よりも低ければＡＦ破壊判定は「ＡＦ素子は破壊されている」となり、結果がＢＢにラッチされる。この場合のＶｅｒｉｆｙの期待値は「ＡＦ素子は破壊されている」であり、ＢＢの結果は期待値と一致するためＶｅｒｉｆｙ結果はＰａｓｓとなる。
【００１５】
この節点Ｘ０,１の下降の速度と下降レベルはＡＦ素子１１の破壊の度合いにより大きく影響されることになる。すなわちＡＦ素子が十分に破壊されていれば、ＡＦ素子の抵抗値は十分に小さく節点Ｘ０の電位はＶＲＥＦ０（１．１Ｖ）よりも十分に低くなるため判定は正確に行われる。しかしＡＦ素子の破壊が不十分な場合にはＡＦ素子の抵抗値が高く、そのために節点Ｘ０の電位の下降スピードが遅くなり、またレベルはＶＲＥＦ０（１．１Ｖ）に近い値にとどまる（図６の放電曲線Ｄｓ３を参照）。節点Ｘ０の電位がＶＲＥＦ０（１．１Ｖ）よりも高いレベルに留まる場合には、ＡＦ素子１１を破壊したつもりでも、ＡＦ破壊判定では「ＡＦ素子は破壊されていない」となり、誤判定結果がＢＢにラッチされるため、期待値と一致せずＶｅｒｉｆｙはＦａｉｌとなる。
【００１６】
このように、／Ｃｈａｒｇｅ信号がｈｉｇｈレベルでＰｃｈトランジスタＰ０がＯＦＦの期間において比較判定回路（ＡＭＰ）２０が活性化されることで、「リファレンスレベルとＸ０とのレベル比較判定期間Ｔ２」が実施される。このように、Ｖｅｒｉｆｙ工程において、Ｆａｉｌとされたデバイスは、実使用時のＬｏａｄ工程でもＡＦ素子１１よるアドレス置換がなされない。このようなデバイスはＡＦ置換後の再選別工程または実使用において、先の選別において不良となったＤＲＡＭメモリセルが選択されるために不良となり、歩留り向上に貢献しなので、再度Ｓｔｏｒｅ工程から実行し直すこととなる。
【００１７】
このような従来技術でのＡＦ置換作業工程を、図７に示す。選別工程５１において、選別にて不良となったデバイスは不良アドレスを抽出し、Ｓｔｏｒｅ工程５２にてそのアドレスに対応するＡＦ素子１１を破壊する。Ｖｅｒｉｆｙ工程５３では、ＡＦ素子１１の破壊結果を、ＶＲＥＦ０（１．１Ｖ）をリファレンスとしたＶｅｒｉｆｙ動作により確認し、Ｐａｓｓしたデバイスは次工程の再選別工程５４に移行する。
【００１８】
再選別工程５４では、ＤＲＡＭデバイス初期化シーケンスにて、Ｖｅｒｉｆｙ工程５３と同様のＡＦ素子破壊判定がＬｏａｄ動作によって行われて、その結果がラッチされ、不良ビットはＡＦ素子１１に置換されることでデバイスは再選別をＰａｓｓし出荷される。
【００１９】
また、Ｖｅｒｉｆｙ工程５３においてＦａｉｌしたデバイスは、再度Ｓｔｏｒｅ工程５２からやり直し、Ｖｅｒｉｆｙ工程５３にてＰａｓｓするまで繰り返すことで良品化させる。
【００２０】
このようなＡＦ置換作業で最大の問題は、ＡＦ素子の抵抗値が中途半端であることが原因で節点Ｘ０の電位の到達レベルがＶＲＥＦ０（１．１Ｖ）とほぼ同レベルとなるために、ＡＦ置換判定を実行するたびに結果が異なる場合が発生することである。例えば、Ｖｅｒｉｆｙ工程５３では、ぎりぎり「Ｘ０レベル＜ＶＲＥＦ０レベル」となって、「ＡＦ素子は破壊されている」と判定されてＰａｓｓしたデバイスが、再選別工程５４のＬｏａｄ動作では「Ｘ０レベル＞ＶＲＥＦ０レベル」となり「ＡＦ素子は破壊されていない」と判定されると、このデバイスは再選別で不良となってしまうため歩留り向上に貢献できない。このようなデバイスが再選別工程５４でたまたま「ＡＦ素子は破壊されている」と判定されてＰａｓｓし、出荷後の通常使用時のＬｏａｄにおいて「ＡＦ素子は破壊されていない」と判定された場合は市場不良という最悪の状況を引き起こすこととなる。
【００２１】
なお、従来技術の半導体集積回路装置がある（特許文献１を参照）。この特許文献１の半導体集積回路装置は、特定のノード（例えば、図１のＦＵＡＤＤ）を監視してヒューズのプログラム可否を制御するものある。しかしながら、本発明は、「ＡＦ素子の節点電圧を複数の基準電圧と比較する電圧比較回路を設けて、ＡＦ素子の破壊・非破壊をより確実に判定する」ものであり、本発明と、特許文献１の半導体集積回路装とは判定方法および構成が異なるものである。
【特許文献１】特開２００２−０７４９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述したように、従来技術では、破壊されたＡＦ素子の抵抗値が中途半端なためにＡＦ置換判定が安定しないデバイスが存在し、選別歩留り向上に貢献できないか、もしくは最悪の場合は、市場不良を引き起こすという問題があった。
【００２３】
本発明は、斯かる実情に鑑みなさされたものであり、本発明の目的は、ＡＦ素子による置換が確実に行われたことを検出できるようにし、再選別工程でＡＦ素子の誤判定による不良の発生をなくすことにより、期待した歩留まりの向上を達成し、また出荷後の実使用でもＡＦの誤判定が発生することのない、半導体記憶装置のアンチフューズ置換判定回路、およびアンチフューズ置換判定方法を提供することにある。
【課題を解決するための手段】
【００２４】
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置のアンチフューズ置換判定回路は、メモリセルにデータを記憶するメモリセルアレイを有すると共に、不良メモリセルのアドレスを不良アドレスとしてアンチフューズ素子の絶縁を破壊することにより記憶し、前記不良メモリセルを他の記憶回路に置換して救済する半導体記憶装置において、前記アンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するための半導体記憶装置のアンチフューズ置換判定回路であって、前記アンチフューズ素子の節点を所定の電圧まで充電すると共に、充電終了後は前記節点の電荷を当該アンチフューズ素子を通して自然放電させるアンチフューズ素子充電回路と、前記アンチフューズ素子の節点への充電終了後の所定時間経過後に、前記アンチフューズ素子の節点の電圧を、複数種類の基準電圧と比較する比較判定回路と、前記比較判定回路における複数種類の基準電圧との判定結果を基にアンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するＡＦ破壊結果判定部と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、アンチフューズ素子の節点を所定の電圧まで充電し、充電終了後に、節点の電荷がアンチフューズ素子を通して自然放電される状態にする。そして、放電開始から所定時間の経過後に、アンチフューズ素子の節点の電圧を、複数の種類（例えば、３種類）のリファレンスレベルと比較する。そして、例えば、最低リファレンスレベルでの判定にて破壊不十分のモードを不良判定し、最高リファレンスレベルでの判定にて誤破壊モードを不良判定とすることにより、より厳しい判定を行う。
これにより、ＡＦ素子による置換が確実に行われることを検出できるようになる。このため、再選別工程などでＡＦ素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
【００２５】
また、本発明の半導体記憶装置のアンチフューズ置換判定回路は、前記比較判定回路は、３つの比較判定回路で構成され、前記アンチフューズ素子の節点の電圧を、第１の基準電圧ＶＲＥＦ１と比較する第１の比較判定回路と、前記第１の比較判定回路の判定結果を保持する第１のラッチ回路と、前記アンチフューズ素子の節点の電圧を、第２の基準電圧ＶＲＥＦ２（ＶＲＥＦ１＞ＶＲＥＦ２）と比較する第２の比較判定回路と、前記第２の比較判定回路の判定結果を保持する第２のラッチ回路と、前記アンチフューズ素子の節点の電圧を、第３の基準電圧ＶＲＥＦ０（ＶＲＥＦ１＞ＶＲＥＦ０＞ＶＲＥＦ２）と比較する第３の比較判定回路と、前記第３の比較判定回路の判定結果を保持する第３のラッチ回路と、前記各ラッチ回路に保持された判定結果を選択して前記ＡＦ破壊結果判定部に伝達するためのトランスファーゲート部と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、３つの比較判定回路を含み、アンチフューズ素子の節点電圧を第１の基準電圧ＶＲＥＦ１と比較する第１の比較判定回路と、第２の基準電圧ＶＲＥＦ２（ＶＲＥＦ１＞ＶＲＥＦ２）と比較する第２の比較判定回路と、第３の基準電圧ＶＲＥＦ０（ＶＲＥＦ１＞ＶＲＥＦ０＞ＶＲＥＦ２）と比較する第３の比較判定回路を備える。そして、各比較判定回路における判定結果は、トランスファーゲート部を介して、ＡＦ破壊結果判定部に伝達される。
これにより、アンチフューズ素子の節点の電圧を３種類の基準電圧と比較することができる。このため、ＡＦ素子による置換が確実に行われることを検出できるようになる。また、再選別工程などでＡＦ素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
【００２６】
また、本発明の半導体記憶装置のアンチフューズ置換判定回路は、前記第１の比較判定回路によりアンチフューズ素子の節点の電圧と前記第１の基準電圧ＶＲＥＦ１とを比較させると共に、第１のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記ＡＦ破壊結果判定部に伝達させる第１の判定実行部と、前記第２の比較判定回路によりアンチフューズ素子の節点の電圧と前記第２の基準電圧ＶＲＥＦ２とを比較させると共に、第２のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記ＡＦ破壊結果判定部に伝達させる第２の判定実行部と、前記第３の比較判定回路によりアンチフューズ素子の節点の電圧と前記第３の基準電圧ＶＲＥＦ０とを比較させると共に、第３のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記ＡＦ破壊結果判定部に伝達させる第３の判定実行部と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、第１の判定実行部（Ｖｅｒｉｆｙ１実行部）は、第１の比較判定回路によりアンチフューズ素子の節点の電圧と第１の基準電圧ＶＲＥＦ１とを比較させ、判定結果をトランスファーゲート部を通して、ＡＦ破壊結果判定部に伝達させる。第２の判定実行部（Ｖｅｒｉｆｙ２実行部）は、第２の比較判定回路によりアンチフューズ素子の節点の電圧と第２の基準電圧ＶＲＥＦ２とを比較させ、判定結果をトランスファーゲート部を通して、ＡＦ破壊結果判定部に伝達させる。第３の判定実行部（Ｌｏａｄ実行部）は、第３の比較判定回路によりアンチフューズ素子の節点の電圧と第３の基準電圧ＶＲＥＦ０とを比較させ、判定結果をトランスファーゲート部を通して、ＡＦ破壊結果判定部に伝達させる。
これにより、アンチフューズ素子の節点の電圧を３種類の基準電圧と比較することができるようになる。このため、ＡＦ素子による置換が確実に行われることを検出できるようになる。また、再選別工程などでＡＦ素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
【００２７】
また、本発明の半導体記憶装置のアンチフューズ置換判定回路は、前記比較判定回路は、１つの比較判定回路で構成され、前記アンチフューズ素子の節点の電圧と比較するための第１の基準電圧ＶＲＥＦ１と、第２の基準電圧ＶＲＥＦ２と、第３の基準電圧ＶＲＥＦ０（ＶＲＥＦ１＞ＶＲＥＦ０＞ＶＲＥＦ２）のいずれかを選択して前記比較判定回路に伝達するためのトランスファーゲート部と、前記トランスファーゲート部に前記第１の基準電圧ＶＲＥＦ１に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記１の基準電圧ＶＲＥＦ１との比較を行わせる第１の判定実行部と、前記トランスファーゲート部に前記第２の基準電圧ＶＲＥＦ２に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記２の基準電圧ＶＲＥＦ２との比較を行わせる第２の判定実行部と、前記トランスファーゲート部に前記第３の基準電圧ＶＲＥＦ０に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記３の基準電圧ＶＲＥＦ０との比較を行わせる第３の判定実行部と、前記比較判定回路における判定結果を保持する１つのラッチ回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、比較判定回路は１つとし、この１つの比較判定回路に入力する基準電圧を切り換えることにより、アンチフューズ素子の節点の電圧を３つの基準電圧と比較できるようにする。
これにより、アンチフューズ素子の節点の電圧を３種類の基準電圧と比較することができる効果に加えて、アンチフューズ置換判定回路の面積を縮小することができる。
【００２８】
また、本発明の半導体記憶装置のアンチフューズ置換判定回路は、前記第１の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ１以上であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定し、前記第１の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ１以下であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定し、前記第２の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ２以下であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、前記第２の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ２以上であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する、ＡＦ破壊結果判定部を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、ＡＦ破壊結果判定部は、第１の判定実行部（Ｖｅｒｉｆｙ１実行部）の動作により、アンチフューズ素子の節点の電圧が基準電圧ＶＲＥＦ１（最高リファレンスレベル）以上であると判定され、かつ、ＡＦ素子の期待値が非破壊である場合は、アンチフューズ素子は正常であると判定し、アンチフューズ素子の節点の電圧が基準電圧ＶＲＥＦ１以下であると判定され、かつ、ＡＦ素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定する。
また、第２の判定実行部（Ｖｅｒｉｆｙ２実行部）の動作により、アンチフューズ素子の節点の電圧が基準電圧ＶＲＥＦ２（最低リファレンスレベル）以下であると判定され、かつ、ＡＦ素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、アンチフューズ素子の節点の電圧が前記基準電圧ＶＲＥＦ２以上であると判定され、かつ、ＡＦ素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する。
これにより、第１の基準電圧ＶＲＥＦ１（最高リファレンスレベル）での判定にて誤破壊モードを不良判定とすることができ、第２の基準電圧ＶＲＥＦ２（最低リファレンスレベル）での判定にて破壊不十分のモードを不良判定でき、より厳しい判定を行うことができる。このため、再選別工程または通常使用におけるＬｏａｄ工程では第３の基準電圧ＶＲＥＦ０（ＶＲＥＦ１＞ＶＲＥＦ０＞ＶＲＥＦ２）のリファレンスレベル（中間リファレンスレベル）での判定を使用することで安定な判定結果を得、再選別工程または通常使用での不良発生を著しく低下させることが可能となる。
【００２９】
また、本発明の半導体記憶装置のアンチフューズ置換判定回路は、前記ＡＦ破壊結果判定部は、アンチフューズ素子の期待値が破壊である場合に、前記第１の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第１の基準電圧ＶＲＥＦ１以下であると判定され、かつ、前記第２の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第２の基準電圧ＶＲＥＦ２以上であると判定された場合には、当該アンチフューズ素子を再度破壊すべきと判定する信号を生成することを特徴とする。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、アンチフューズ素子の期待値が破壊である場合に、第１の判定実行部（Ｖｅｒｉｆｙ１実行部）の動作により、アンチフューズ素子の節点電圧が基準電圧ＶＲＥＦ１（最高リファレンスレベル）以下であると判定され、かつ、第２の判定実行部（Ｖｅｒｉｆｙ２実行部）の動作により、アンチフューズ素子の節点の電圧が基準電圧ＶＲＥＦ２（最低リファレンスレベル）以上であると判定された場合には（すなわち、ＶＲＥＦ１＞節点電圧＞ＶＥＲＦ２）、当該アンチフューズ素子を再度破壊すべきと判定する。
これにより、ＡＦ素子の破壊状態が中途半端な製品を救済することができる。このため、再選別工程でＡＦ素子の誤判定による不良は発生しなくなり、期待した歩留まり向上が達成される。また出荷後の実使用でもＡＦ素子の誤判定が発生しないので、市場不良は発生しない。
【００３０】
また、本発明の半導体記憶装置のアンチフューズ置換判定回路は、前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以上であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定し、前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以下であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定し、前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以下であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、前記第３の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第３の基準電圧ＶＲＥＦ０以上であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する、ＡＦ破壊結果判定部を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、第３の判定実行部（Ｌｏａｄ実行部）の動作により、アンチフューズ素子の節点の電圧が第３の基準電圧ＶＲＥＦ０（中間リファレンスレベル）以上であると判定され、かつ、ＡＦ素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定する。また、アンチフューズ素子の節点の電圧が基準電圧ＶＲＥＦ０以下であると判定され、かつ、ＡＦ素子の期待値が破壊である場合に、アンチフューズ素子は正常であると判定する。
このように、第１の判定実行部（Ｖｅｒｉｆｙ１実行部）、および第２の判定実行部（Ｖｅｒｉｆｙ２実行部）の動作により、ＡＦ素子破壊の判定を行った後に、第３の判定実行部（Ｌｏａｄ実行部）によりＡＦ素子破壊判定を行うことができるので、安定な判定結果を得ることができ、再選別工程または通常使用での不良発生を著しく低下させることが可能となる。
【００３１】
また、本発明の半導体記憶装置のアンチフューズ置換判定回路は、前記アンチフューズ素子の節点への充電電圧が１．４Ｖであり、前記第１の基準電圧ＶＲＥＦ１が１．３５Ｖであり、前記第２の基準電圧ＶＲＥＦ２が０．９５Ｖであり、前記第３の基準電圧ＶＲＥＦ０が１．１Ｖであること、を特徴とする。
これにより、半導体記憶装置の電源電圧を利用して、アンチフューズ素子のＡＦ破壊判定を確実に行うことができる。
【００３２】
また、本発明の半導体記憶装置のアンチフューズ置換判定方法は、メモリセルにデータを記憶するメモリセルアレイを有すると共に、不良メモリセルのアドレスを不良アドレスとしてアンチフューズ素子の絶縁を破壊することにより記憶し、前記不良メモリセルを他の記憶回路に置換して救済する半導体記憶装置において、前記アンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するための半導体記憶装置のアンチフューズ置換判定方法であって、前記アンチフューズ素子の節点を所定の電圧まで充電すると共に、充電終了後は前記節点の電荷を当該アンチフューズ素子を通して自然放電させるアンチフューズ素子充電手順と、前記アンチフューズ素子の節点への充電終了後の所定時間経過後に、前記アンチフューズ素子の節点の電圧を、複数種類の基準電圧と比較する比較判定手順と、前記比較判定手順による複数種類の基準電圧との判定結果を基にアンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するＡＦ破壊結果判定手順と、を含むことを特徴とする。
上記手順を含む本発明の半導体記憶装置のアンチフューズ置換判定方法では、アンチフューズ素子の節点を所定の電圧まで充電し、充電終了後に、節点の電荷がアンチフューズ素子を通して自然放電される状態にする。そして、放電開始から所定時間の経過後に、アンチフューズ素子の節点の電圧を、複数の種類（例えば、３種類）のリファレンスレベルと比較する。そして、例えば、最低リファレンスレベルでの判定にて破壊不十分のモードを不良判定し、最高リファレンスレベルでの判定にて誤破壊モードを不良判定とすることにより、より厳しい判定を行う。
これにより、ＡＦ素子による置換が確実に行われることを検出できるようになる。このため、再選別工程などでＡＦ素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
【発明の効果】
【００３３】
本発明においては、ＡＦ素子の節点電圧を複数種類の基準電圧と比較するようにしたので、ＡＦ素子による置換が確実に行われたことを検出できる。このため、再選別工程でＡＦ素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。また、出荷後の実使用でもＡＦ素子破壊判定において誤判定が発生することがなくなる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態を、図面を参照して説明する。
【００３５】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる半導体記憶装置のアンチフューズ置換判定回路の構成を示す図である。
【００３６】
図１中の、ＡＦ破壊判定シーケンス制御部１は、図１に示す各部の動作を制御してＡＦ破壊判定を行うための制御部であり、充電制御部２は、ＡＦ素子１１の節点Ｘ０、Ｘ１を充電するための信号である／Ｃｈａｒｇｅを生成する。Ｖｅｒｉｆｙ１実行部３は、Ｖｅｒｉｆｙ１工程の実行を指示するＶｅｒｉｆｙ１信号を生成する。Ｖｅｒｉｆｙ２実行部４は、Ｖｅｒｉｆｙ２工程の実行を指示するＶｅｒｉｆｙ２信号を生成する。Ｌｏａｄ実行部５は、Ｌｏａｄ工程の実行を指示するＬｏａｄ信号を生成する。また、ＡＦ破壊結果判定部６は、Ｖｅｒｉｆｙ１、２工程およびＬｏａｄ工程において比較判定回路により得られた判定結果ＢＢを基に、ＡＦ破壊の判定結果が期待値（破壊または非破壊）と一致するかどうかの判定を行う。
【００３７】
なお、前述した第１の判定実行部は、Ｖｅｒｉｆｙ１実行部３が相当し、第２の判定実行部は、Ｖｅｒｉｆｙ２実行部４が相当し、第３の判定実行部は、Ｌｏａｄ実行部５が相当する。また、前述のアンチフューズ素子充電回路は、ＰｃｈトランジスタＰ０、およびＰｃｈトランジスタＰ１で構成される回路が相当する。また、前述の第１の基準電圧はＶＲＥＦ１が、第２の基準電圧はＶＲＥＦ２が、第３の基準電圧はＶＲＥＦ０が、それぞれ相当する。また、第１の比較判定回路は比較判定回路２１が、第２の比較判定回路は比較判定回路２２が、第３の比較判定回路は比較判定回路２３が、それぞれ相当する。また、第１のラッチ回路はフリップフロップ回路３１が、第２のラッチ回路はフリップフロップ回路３２が、第３のラッチ回路はフリップフロップ回路３３が、それぞれ相当する。
【００３８】
ＡＦ素子１１とＡＦ素子破壊回路１２を含むＡＦ回路１０については、図５に示す従来技術において既に説明したので重複した説明は省略する。ＰｃｈトランジスタＰ１のゲートは、ノア（ＮＯＲ）回路１４の出力に接続され、ノア（ＮＯＲ）回路１４にはＶｅｒｉｆｙ１信号、Ｖｅｒｉｆｙ２信号、およびＬｏａｄ信号が入力される。本発明においては、Ｖｅｒｉｆｙ工程に２つの動作モード、すなわちＶｅｒｉｆｙ１工程とＶｅｒｉｆｙ２工程を設けているために、Ｖｅｒｉｆｙ１またはＶｅｒｉｆｙ２またはＬｏａｄ動作の際に、ＰｃｈトランジスタＰ１をオンにし、節点Ｘ１とＸ０導通させる制御を行う。
【００３９】
ＰｃｈトランジスタＰ０はＶｅｒｉｆｙ１、Ｖｅｒｉｆｙ２およびＬｏａｄ動作の際に、節点Ｘ０およびＸ１を初期プリチャージレベルＶＣＨＡＲＧＥ（例えば、１．４Ｖ）まで充電するときにＯＮさせる。比較判定回路（ＡＭＰ−Ｖ１）２１は、Ｖｅｒｉｆｙ１の際に、節点Ｘ０の電位とリファレンスレベルＶＲＥＦ１（例えば、１．３５Ｖ）とを比較する。比較判定回路（ＡＭＰ−Ｖ２）２２は、Ｖｅｒｉｆｙ２の際に、節点Ｘ０の電位とリファレンスレベルＶＲＥＦ２（例えば、０．９５Ｖ）とを比較する。アンプ（ＡＭＰ−Ｖ２）２３はＬｏａｄの際に、節点Ｘ０の電位とリファレンスレベルＶＲＥＦ０（例えば、１．１Ｖ）とを比較する。
【００４０】
比較判定回路（ＡＭＰ−Ｖ１、−Ｖ２、−Ｌ）２１、２２、２３に対応付けて接続されるフリップフロップ回路３１、３２、３３は、対応付けて接続されている比較判定回路２１、２２、２３ｎの判定結果をラッチする。また、フリップフロップ回路３１、３２、３３の各出力信号は、対応付けて接続されているトランスファーゲート部４１、４２、４２の入力信号となる。なお、トランスファーゲート部４１、４２、４３は、Ｐｃｈトランジスタ、Ｎｃｈトランジスタおよびゲート回路から構成され、複数の入力信号（フリップフロップ回路３１、３２、３３から入力される信号）から１つの信号を選択して出力するための回路である。
【００４１】
Ｖｅｒｉｆｙ１動作の際には、Ｖｅｒｉｆｙ１信号により、フリップフロップ回路３１に保持された比較判定回路（ＡＭＰ−Ｖ１）２１の判定結果を、トランスファーゲート部４１を通して伝達し、判定結果ＢＢとして出力する。
【００４２】
また、Ｖｅｒｉｆｙ２動作の際には、Ｖｅｒｉｆｙ２信号により、フリップフロップ回路３２に保持された比較判定回路（ＡＭＰ−Ｖ２）２２の判定結果を、トランスファーゲート部４２を通して伝達し、判定結果ＢＢとして出力する。
【００４３】
また、Ｌｏａｄ動作の際には、Ｌｏａｄ信号により、フリップフロップ回路３３に保持された比較判定回路（ＡＭＰ−Ｌ）２３の判定結果を、トランスファーゲート部４３を通して伝達し、判定結果ＢＢとして出力する。
【００４４】
次に、図１に示すアンチフューズ置換判定回路におけるＡＦ破壊判定動作について、図２を参照して説明する。ＡＦ破壊判定ではまず、図１に示すＶｅｒｉｆｙ１信号、Ｖｅｒｉｆｙ２信号、またはＬｏａｄ信号によりＰｃｈトランジスタＰ１をＯＮさせて節点Ｘ１とＸ０を導通させると共に／Ｃｈａｒｇｅ信号を、Ｌｏｗレベル（ローレベル）に切り替えることにより（時刻ｔ１）、ＰｃｈトランジスタＰ０をＯＮさせることで節点Ｘ０およびＸ１をＶＣＨＡＲＧＥレベル（１．４Ｖ）までプリチャージする。この動作内容が、図２に示される「ＶＣＨＡＲＧＥによるプリチャージ期間Ｔ１」にあたる。
【００４５】
つぎに、／Ｃｈａｒｇｅ信号をＨｉｇｈレベル（ハイレベル）切り替えて、リファレンスレベルと節点Ｘ０とのレベル比較判定期間Ｔ２に移行する。この／Ｃｈａｒｇｅ信号がＨｉｇｈレベル（ハイレベル）になると（時刻ｔ２）、ＰｃｈトランジスタＰ０がＯＦＦし、節点Ｘ０、Ｘ１はフローティング状態になる。この状態において、ＡＦ素子１１が破壊されていない場合は、節点Ｘ０、Ｘ１に蓄積された電荷が失われないので、節点Ｘ０、Ｘ１はＶＣＨＡＲＧＥ（１．４Ｖ）レベルを保つ。
【００４６】
上記状態において、最初に、比較判定回路（ＡＭＰ−Ｖ１）２１により、Ｖｅｒｉｆｙ１による比較判定が行われる。ＡＦ素子１１が真に破壊されていなければ、このレベルすなわち１．４Ｖは比較判定回路（ＡＭＰ−Ｖ１）２１のもう一方の入力であるリファレンスレベルＶＲＥＦ１（１．３５Ｖ）よりも高く、ＡＦ破壊判定は「ＡＦ素子は破壊されていない」となり、結果（Ｐａｓｓ）がフリップフロップ回路３１にラッチされ、トランスファーゲート部４２を通して、判定結果ＢＢ（Ｐａｓｓ）として出力される。
【００４７】
しかしながらＡＦ素子が製造プロセス工程で正常に形成されていない、またはなんらかの事情で破壊するつもりがないのにもかかわらず破壊さるような場合（半破壊）には、ＡＦ素子１１は非常に高い抵抗値持ちながらも節点Ｘ１と反対側の節点ＶＳＳに電荷を放電して、ＶＲＥＦ１（１．３５Ｖ）よりも低くなってしまう可能性がある。その場合には「ＡＦ素子は破壊されている」との判定結果（Ｆａｉｌ）がフリップフロップ回路３２にラッチされ、トランスファーゲート部４２を通して、判定結果ＢＢ（Ｆａｉｌ）として出力される。これは、Ｖｅｒｉｆｙ１の期待値「ＡＦ素子は破壊されていない」に反するためにＦａｉｌと判定される。このようなデバイスはＡＦ置換が不可能なので不良品として破棄される（すなわち、製造段階で不良があるため）。
【００４８】
次に、比較判定回路（ＡＭＰ−Ｖ２）２２により、Ｖｅｒｉｆｙ２による比較判定が行われる。Ｖｅｒｉｆｙ２の比較判定において、ＡＦ素子１１が破壊されていなければ、Ｖｅｒｉｆｙ１の場合と同様に、節点Ｘ０のレベルはＶｅｒｉｆｙ２でのリファレンスレベルＶＲＥＦ２（０．９５Ｖ）よりも高いためにＡＦ破壊判定は「ＡＦ素子は破壊されていない」となって、フリップフロップ回路３２に結果がラッチされ、トランスファーゲート部４２を介して、判定結果ＢＢとして出力される。すなわち、期待値と一致してＶｅｒｉｆｙ２の出力結果ＢＢはＰａｓｓとなる。
【００４９】
また、ＡＦ素子が破壊されている場合は、ＡＦ素子の破壊が十分に行われることで低抵抗となりＸ０がＶｅｒｉｆｙ２のリファレンスレベルであるＶＲＥＦ２（０．９５Ｖ）よりも低くなれば、ＡＦ破壊判定は「ＡＦ素子は破壊されている」となって期待値と一致してＶｅｒｉｆｙ２の結果はＰａｓｓとなる。しかし、ＡＦ素子を破壊したにも係わらず、ＡＦ素子の破壊状態が不十分である場合には節点Ｘ０の電位のレベルはＶＲＥＦ２（０．９５Ｖ）以下まで下降せず、「ＡＦ素子は破壊されていない」と判定され、期待値と不一致のため比較判定回路（ＡＭＰ−Ｖ２）２２におけるＶｅｒｉｆｙ２の結果はＦａｉｌとなる。従来技術でのＡＦ置換作業と同様このようなデバイスは再度Ｓｔｏｒｅからやり直しとなる（すなわち、ＡＦ素子の破壊が不十分であるため）。
【００５０】
ここで従来技術において重大な問題を引き起こした場合、すなわち節点Ｘ０の電位がＶＲＥＦ０とほぼ同じ１．１Ｖ程度の場合を考えてみると、このレベル（１．１Ｖ）はＶＲＥＦ２のレベル（０．９５Ｖ）よりはるかに高いために、比較判定回路（ＡＭＰ−Ｖ２）２２により「ＡＦ素子は破壊されていない」と明確に判定されて再度Ｓｔｏｒｅ作業が繰り返されることになる。
【００５１】
最後に、Ｌｏａｄ動作の場合を説明する。Ｌｏａｄの場合は従来技術と同様リファレンスレベルとしてＶＲＥＦ０（１．１Ｖ）をＸ０とのレベル比較対象とする。ＡＦ素子が破壊されていなければ、すでにＶｅｒｉｆｙ１にてＸ０はＶＲＥＦ１（１．３５Ｖ）よりも高いレベルであることが判定されているので、Ｌｏａｄでの比較対象ＶＲＥＦ０(１．１Ｖ)よりもはるかに高いレベルであり、「ＡＦ素子は破壊されていない」と明確に判定される。
【００５２】
ＡＦ素子が破壊されている場合も、すでにＶｅｒｉｆｙ２にてＸ０はＶＲＥＦ２（０．９５Ｖ）よりも低いレベルであることが判定されているのでＬｏａｄでの比較対象ＶＲＥＦ０(１．１Ｖ)よりもはるかに低く、「ＡＦ素子は破壊されている」と明確に判定される。
【００５３】
このように、本発明の構成とすることで、従来技術での問題、すなわちＡＦ素子の破壊状態が中途半端であることが原因でＸ０の到達レベルがＶＲＥＦ０（１．１Ｖ）とほぼ同レベルであるために、ＡＦ置換判定を実行するたびに結果が異なるという状況は発生しなくなる。したがって、ＡＦによる置換が確実に行われるために再選別でのＡＦ破壊の誤判定による不良は発生しなくなり、期待した歩留まり向上が達成される。また出荷後の実使用でもＡＦの誤判定が発生しないので、市場不良は発生しない。
【００５４】
また、図３は、本発明におけるＡＦ置換作業の工程の流れを示す図である。以下、図３を参照して、その工程の流れについて説明する。なお、図中のＶｅｒｉｆｙ１工程５３Ａ、Ｖｅｒｉｆｙ２工程５３Ｂ、およびＬｏａｄ工程が、本発明のアンチフューズ置換判定回路が関係する処理である。
【００５５】
選別工程５１において、メモリ内に欠陥ビットがあると判定され不良となったデバイスは不良アドレスを抽出し、ＳＴＯＲＥ工程５２において、Ｓｔｏｒｅ動作により、不良アドレスに対応するＡＦ素子を破壊する。
【００５６】
選別工程５１において不良と判断されずＡＦ素子が破壊されていない状態では、ストア工程５２においてＡＦ素子の破壊は行われず、Ｖｅｒｉｆｙ１工程５３Ａ、Ｖｅｒｉｆｙ２工程５３ＢともＰＡＳＳ判定される（Ｓ１で示すフロー）。
【００５７】
ストア工程５２においてＡＦ素子が破壊されていないにもかかわらず、Ｖｅｒｉｆｙ１工程５３Ａ、Ｖｅｒｉｆｙ２工程５３Ｂにおいて、節点Ｘ０のレベルがＶｅｒｉｆｙ１、２等における判定電圧よりも低い電圧レベルの場合は、Ｖｅｒｉｆｙ判定でＦＡＩＬと判定される（Ｓ２、Ｓ３で示すフロー）。
【００５８】
また不良アドレスが定義され、ＡＦ素子が破壊されていると思われるサンプルでも、Ｖｅｒｉｆｙ１工程５３Ａにおいて、基準電圧との判定結果ＦＡＩＬと判断されたサンプルは不良品と判断する（Ｓ４で示すフロー）。
【００５９】
同様にＡＦ素子が破壊されていると思われるサンプルの場合、Ｖｅｒｉｆｙ１工程５３ＡでＰＡＳＳ判定（節点Ｘ０が１．３５Ｖ以下）され（Ｓ５で示すフロー）、Ｖｅｒｉｆｙ２工程５３Ｂでの判定結果ＰＡＳＳ（節点Ｘ０が０．９５Ｖ以下）の場合（Ｓ７で示すフロー）、再選別工程５４によりＰＡＳＳの状態でＡＦ素子の破壊が確認される（Ｓ８で示すフロー）。再選別工程５４においてＦＡＩＬと判断された場合は、不良品で破棄される（Ｓ９で示すフロー）。
【００６０】
また、ＡＦ素子が破壊されていると思われるサンプルの場合に、Ｖｅｒｉｆｙ１工程５３ＡでＰＡＳＳ判定（節点Ｘ０が１．３５Ｖ以下）されたサンプルが、Ｖｅｒｉｆｙ２工程５３ＢでＦＡＩＬ判定（節点Ｘ０が０．９５以上）の場合は（Ｓ６で示すフロー）、再度ＳＴＯＲＥ工程５２から繰り返し、Ｖｅｒｉｆｙ１、Ｖｅｒｉｆｙ２判定でＰＡＳＳと判断されるまで繰り返す。
【００６１】
再選別工程５４では、ＤＲＡＭデバイス初期化シーケンス（ＭＲＳ等）にて、Ｖｅｒｉｆｙ１、Ｖｅｒｉｆｙ２と同様のＡＦ素子破壊判定がＶＲＥＦ０（１．１Ｖ）をリファレンスとしてＬｏａｄによって行われて、その結果がラッチされ、不良ビットはＡＦに置換されることでデバイスは再選別をＰａｓｓし出荷される。
【００６２】
なお、図３の左下の表に、Ｓ１〜Ｓ９の各フローにおける、「ＡＦ素子の破壊状態」、「Ｖｅｒｉｆｙ判定条件」、「Ｖｅｒｉｆｙ判定」、「サンプルの適用方法」を、まとめて示している。
【００６３】
上述したように、本発明においては、従来技術での問題、すなわちＡＦ素子の破壊状態が中途半端であることが原因で節点Ｘ０の到達レベルがＶＲＥＦ０（１．１Ｖ）とほぼ同レベルであるために、ＡＦ置換判定を実行するたびに結果が異なるという状況は発生しなくなる。したがって、ＡＦ素子による置換が確実に行われるために、再選別工程でＡＦ素子の誤判定による不良は発生しなくなり、期待した歩留まり向上が達成される。また出荷後の実使用でもＡＦ素子の誤判定が発生しないので、市場不良は発生しない。
【００６４】
［第２の実施の形態］
図４に、本発明の第２の実施の形態に係わる半導体記憶装置のアンチフューズ置換判定回路の構成を示す。図４に示すアンチフューズ置換判定回路においては、図１に示すアンチフューズ置換判定回路において使用した３つの比較判定回路２１、２２、２３を１つの比較判定回路（ＡＭＰ）２０とし、また、フリップフロップ回路３１、３２、３３についても１つのフリップフロップ回路３０としたものである。
【００６５】
そして、トランスファーゲート部６１、６２、６３により、リファレンスレベルＶＲＥＦ１（１．３５Ｖ）、ＶＲＥＦ２（０．９５Ｖ）、ＶＲＥＦ０（１．１Ｖ）、をそれぞれのモード、すなわちＶｅｒｉｆｙ１信号、Ｖｅｒｉｆｙ２信号、Ｌｏａｄ信号に応じて切り替えて、比較判定回路（ＡＭＰ）２０に入力する。このように、比較判定回路を１つにすることで、アンチフューズ置換判定回路の面積を縮小することができる。なお、回路動作については、図１に示すアンチフューズ置換判定回路と同様なので、重複した説明は省略する。
【００６６】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置のアンチフューズ置換判定回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態に係わる半導体記憶装置のアンチフューズ置換判定回路の構成を示す図である。
【図２】本発明によるＡＦ破壊判定の説明図である。
【図３】本発明におけるＡＦ置換作業の工程の流れを示す図である。
【図４】本発明の第２の実施の形態に係わる半導体記憶装置のアンチフューズ置換判定回路の構成を示す図である。
【図５】従来技術の半導体記憶装置の構成を示す図である。
【図６】従来技術におけるＡＦ破壊判定の説明図である。
【図７】従来技術でのＡＦ置換作業工程の説明図である。
【符号の説明】
【００６８】
１、１Ａ・・・ＡＦ破壊判定シーケンス制御部、２・・・充電制御部、３・・・Ｖｅｒｉｆｙ１実行部、３Ａ・・・Ｖｅｒｉｆｙ実行部、４・・・Ｖｅｒｉｆｙ２実行部、５・・・Ｌｏａｄ実行部、６・・・ＡＦ破壊結果判定部、１０・・・ＡＦ回路、１１・・・ＡＦ素子、１２・・・ＡＦ素子破壊回路、１３、１４・・・ノア（ＮＯＲ）回路、２０、２１、２２、２３・・・比較判定回路、３０、３１、３２、３３・・・フリップフロップ回路、４１、４２、４３、６１、６２、６３・・・トランスファーゲート部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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