(57)【特許請求の範囲】
【請求項１】
第１表面および前記第１表面の反対側にある第２表面を有する金属基板と、
前記第１表面の上に配置されたパッドと、
前記第１表面の上に配置され、前記パッドを覆い、厚さが１５０μｍよりも小さい第１誘電体層と、
前記第１誘電体層の中に埋め込まれ、前記パッドに接続された第１回路層と
を含むパッケージキャリア。
【請求項２】
前記第１回路層の線幅が、１５μｍよりも小さい請求項１に記載のパッケージキャリア。
【請求項３】
前記第１誘電体層の上に配置され、前記第１回路層を露出するパッシベーション層をさらに含む請求項１または２に記載のパッケージキャリア。
【請求項４】
前記第１回路層の上に配置された表面処理層をさらに含む請求項１から３のいずれか１項に記載のパッケージキャリア。
【請求項５】
前記金属基板を封入する導電層をさらに含む請求項１から４のいずれか１項に記載のパッケージキャリア。
【請求項６】
前記第１誘電体層の上に配置され、前記第１回路層を覆う第２誘電体層と、
前記第２誘電体層の中に埋め込まれた第２回路層と、
前記第２誘電体層の中に配置され、前記第１回路層および前記第２回路層に接続された導電性ビアと
をさらに含む請求項１から５のいずれか１項に記載のパッケージキャリア。
【請求項７】
前記第２回路層の線幅が、１５μｍよりも小さい請求項６に記載のパッケージキャリア。
【請求項８】
前記第２誘電体層の上に配置され、前記第２回路層を露出するパッシベーション層をさらに含む請求項６または７に記載のパッケージキャリア。
【請求項９】
前記第２回路層の上に配置された表面処理層をさらに含む請求項６から８のいずれか１項に記載のパッケージキャリア。
【請求項１０】
第１表面および前記第１表面の反対側にある第２表面を有する金属基板と、
前記第１表面の上に配置されたパッドと、
前記第１表面の上に配置され、前記パッドを覆い、厚さが１５０μｍよりも小さい第１誘電体層と、
前記第１誘電体層の上に配置された第１回路層と、
前記第１誘電体層の中に配置され、前記第１回路層および前記パッドに接続された第１導電性ビアと
を含むパッケージキャリア。
【請求項１１】
前記第１回路層の線幅が、１５μｍよりも大きいか、または実質的に等しい請求項１０に記載のパッケージキャリア。
【請求項１２】
前記第１誘電体層の上に配置され、前記第１回路層を露出するパッシベーション層をさらに含む請求項１０または１１に記載のパッケージキャリア。
【請求項１３】
前記第１回路層の上に配置された表面処理層をさらに含む請求項１０から１２のいずれか１項に記載のパッケージキャリア。
【請求項１４】
前記金属基板を封入する導電層をさらに含む請求項１０から１３のいずれか１項に記載のパッケージキャリア。
【請求項１５】
前記第１誘電体層の上に配置され、前記第１回路層を覆う第２誘電体層と、
前記第２誘電体層の上に配置された第２回路層と、
前記第２誘電体層の中に配置され、前記第１回路層および前記第２回路層に接続された第２導電性ビアと
をさらに含む請求項１０から１４のいずれか１項に記載のパッケージキャリア。
【請求項１６】
前記第２回路層の線幅が、１５μｍよりも大きいか、または実質的に等しい請求項１５に記載のパッケージキャリア。
【請求項１７】
前記第２誘電体層の上に配置され、前記第２回路層を露出するパッシベーション層をさらに含む請求項１５または１６に記載のパッケージキャリア。
【請求項１８】
前記第２回路層の上に配置された表面処理層をさらに含む請求項１５から１７のいずれか１項に記載のパッケージキャリア。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ構造に関するものであり、特に、パッケージキャリア（package carrier）に関するものである。
【背景技術】
【０００２】
チップパッケージは、適切な信号伝送経路および適切な放熱経路を有するチップを提供し、チップ構造を保護するという両方の機能を果たす。従来のワイヤボンディング（wire bonding）技術では、チップのキャリア（carrier）としてリードフレーム（leadframe）が使用される。チップの接触密度が徐々に増えるにつれ、リードフレームは、高接触密度の要求を満たすことができなくなるため、好ましい接触密度を有するパッケージキャリアに置き換えられる。また、チップは、金属導線またはバンプ（bump）等の導電媒体を介してパッケージキャリアに実装される。
【０００３】
一般的に、パッケージキャリアを形成するために、コア（core）誘電体層がコア材料としてよく使用され、フルアディティブ法（fully additive process）、セミアディティブ法（semi-additive process）、サブトラクティブ法（subtractive process）またはその他のプロセスを行うことによって、コア誘電体層の上に回路層および誘電体層が交互に積層される。しかし、装置サイズの縮小および回路複雑性の増加とともに、多くの場合、複数の回路層と誘電体層をコア誘電体層の上に積層する必要があるため、コア誘電体層は十分な厚さを持たなければならない。それによって、パッケージキャリアの全体の厚さが相当大きくなり、パッケージ構造の厚さを減らすのが困難になる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、比較的薄い厚さを有するパッケージキャリアを提供する。
【課題を解決するための手段】
【０００５】
本発明のある実施形態中、パッケージキャリアは、金属基板と、パッドと、第１誘電体層と、第１回路層とを含む。金属基板は、第１表面と、第１表面の反対側にある第２表面とを有する。パッドは、第１表面の上に配置される。第１誘電体層は、第１表面の上に配置され、パッドを覆う。第１誘電体層の厚さは、１５０μｍよりも小さい。第１回路層は、第１誘電体層の中に埋め込まれ、パッドに接続される。
【０００６】
本発明のある実施形態中、第１回路層の線幅は、例えば、１５μｍよりも小さい。
【０００７】
本発明のある実施形態中、パッケージキャリアは、さらに、第１誘電体層の上に配置されたパッシベーション層（passivation layer）を含み、パッシベーション層は、第１回路層を露出する。
【０００８】
本発明のある実施形態中、パッケージキャリアは、さらに、第１回路層の上に配置された表面処理層を含む。
【０００９】
本発明のある実施形態中、パッケージキャリアは、さらに、金属基板を封入する導電層を含む。
【００１０】
本発明のある実施形態中、パッケージキャリアは、さらに、第２誘電体層と、第２回路層と、導電性ビア（conductive via）とを含む。第２誘電体層は、第１誘電体層の上に配置され、第１回路層を覆う。第２回路層は、第２誘電体層の中に埋め込まれる。導電性ビアは、第２誘電体層の中に配置され、第１回路層および第２回路層に接続される。
【００１１】
本発明のある実施形態中、第２回路層の線幅は、例えば、１５μｍよりも小さい。
【００１２】
本発明のある実施形態中、パッケージキャリアは、さらに、第２誘電体層の上に配置されたパッシベーション層を含み、パッシベーション層は、第２回路層を露出する。
【００１３】
本発明のある実施形態中、パッケージキャリアは、さらに、第２回路層の上に配置された表面処理層を含む。
【００１４】
本発明のある実施形態中、金属基板と、パッドと、第１誘電体層と、第１回路層と、第１導電性ビアとを含む別のパッケージキャリアを提供する。金属基板は、第１表面と、第１表面の反対側にある第２表面とを有する。パッドは、第１表面の上に配置される。第１誘電体層は、第１表面の上に配置され、パッドを覆う。第１誘電体層の厚さは、１５０μｍよりも小さい。第１回路層は、第１誘電体層の上に配置される。第１導電性ビアは、第１誘電体層の中に配置され、第１回路層およびパッドに接続される。
【００１５】
本発明のある実施形態中、第１回路層の線幅は、例えば、１５μｍよりも大きいか、または実質的に等しい。
【００１６】
本発明のある実施形態中、パッケージキャリアは、さらに、第１誘電体層の上に配置されたパッシベーション層を含み、パッシベーション層は、第１回路層を露出する。
【００１７】
本発明のある実施形態中、パッケージキャリアは、さらに、第１回路層の上に配置された表面処理層を含む。
【００１８】
本発明のある実施形態中、パッケージキャリアは、さらに、金属基板を封入する導電層を含む。
【００１９】
本発明のある実施形態中、パッケージキャリアは、さらに、第２誘電体層と、第２回路層と、第２導電性ビアとを含む。第２誘電体層は、第１誘電体層の上に配置され、第１回路層を覆う。第２回路層は、第２誘電体層の上に配置される。第２導電性ビアは、第２誘電体層の中に配置され、第１回路層および第２回路層に接続される。
【００２０】
本発明のある実施形態中、第２回路層の線幅は、例えば、１５μｍよりも大きいか、または実質的に等しい。
【００２１】
本発明のある実施形態中、パッケージキャリアは、さらに、第２誘電体層の上に配置されたパッシベーション層を含み、パッシベーション層は、第２回路層を露出する。
【００２２】
本発明のある実施形態中、パッケージキャリアは、さらに、第２回路層の上に配置された表面処理層を含む。
【発明の効果】
【００２３】
以上のように、本発明の実施形態で説明するパッケージキャリアは、誘電体層の厚さが１５０μｍよりも小さいため、パッケージキャリアおよびこのパッケージキャリアにより形成されたチップパッケージ構造は、比較的薄い厚さを有することができる。さらに、誘電体層に埋め込まれた回路層が超微細回路（ultra-fine circuit）である時、または、誘電体層の上に配置された回路層が微細回路である時、パッケージキャリアにおける回路層のレイアウト密度を増やし、且つ回路層の数を減らすことができる。このようにして、パッケージキャリアの厚さと形成されるチップパッケージ構造の全体の厚さの両方を減らすことができる。
【００２４】
本発明の他の特徴および利点は、本発明の実施形態により説明したさらなる技術特徴からさらに理解されるであろう。本発明の実施形態は、単に本発明の実施に最も適した形式を説明する形で示してある。
【図面の簡単な説明】
【００２５】
【図１】本発明のある実施形態に係るパッケージキャリアを示す概略的断面図である。
【図２】本発明のある実施形態に係るチップパッケージ構造を示す概略的断面図である。
【図３】本発明の別の実施形態に係るパッケージキャリアを示す概略的断面図である。
【図４】本発明のさらに別の実施形態に係るパッケージキャリアを示す概略的断面図である。
【図５】本発明の別の実施形態に係るチップパッケージ構造を示す概略的断面図である。
【図６】本発明のさらに別の実施形態に係るチップパッケージ構造を示す概略的断面図である。
【発明を実施するための形態】
【００２６】
図１は、本発明のある実施形態に係るパッケージキャリアを示す概略的断面図である。図１を参照すると、パッケージキャリア１０は、金属基板１００と、導電層１０２と、パッド１０４と、誘電体層１０６と、回路層１０８とを含む。図１に示した本実施形態において、２つのパッド１０４が示されているが、本発明を限定する意図はない。金属基板１００は、表面１００ａと、表面１００ａの反対側にある表面１００ｂとを有する。金属基板１００の材料は、例えば、アルミニウム、銅、またはその合金であるが、本発明を限定する意図はない。導電層１０２は、金属基板１００を封入する。パッド１０４は、表面１００ａに配置される。導電層１０２は、例えば、化学銅層であり、めっき（plating）によりパッド１０４を形成するプロセスにおいて種層（seed layer）として用いられる。もちろん、別の実施形態において、パッド１０４は、沈積（deposition）により表面１００ａに形成されてもよい。この場合、導電層１０２は必要ない。
【００２７】
誘電体層１０６は、表面１００ａに配置され、パッド１０４を覆う。ここで、誘電体層１０６の厚さは、１５０μｍより小さく、誘電体層１０６の材料は、例えば、ガラス粒子を含むエポキシ樹脂（例えば、ＡＢＦ樹脂）である。回路層１０８は、誘電体層１０６の中に埋め込まれ、パッド１０４に接続される。
【００２８】
また、本実施形態で説明するパッケージキャリア１０は、さらに、パッシベーション層１１０と、表面処理層１１２とを含む。パッシベーション層１１０は、誘電体層１０６の上に配置され、回路層１０８を露出する。また、パッシベーション層１１０は、はんだマスク層（solder mask layer）として機能することができる。表面処理層１１２は、回路層１０８の上に配置される。ここで、表面処理層１１２は、例えば、ニッケル層、金層、銀層、またはニッケルパラジウム金層であるが、本発明を限定する意図はない。表面処理層１１２は、ワイヤボンディング（wire bonding）によりチップが実質的に構成された時に導線を回路層１０８に電気接続しやすくする。もちろん、別の実施形態において、実際の要求に応じて、パッシベーション層１１０および／または表面処理層１１２を選択的に省略してもよい。
【００２９】
本実施形態において、回路層１０８の線幅は、例えば、１５μｍよりも小さい。つまり、回路層１０８は、いわゆる超微細回路である。それによって、誘電体層１０６中の回路層のレイアウト密度を効果的に増やし、且つパッケージキャリアおよびパッケージキャリアにより形成されるチップパッケージ構造内の回路層の数を減らすことができる。
【００３０】
また、パッケージキャリア１０にチップを接合した後、および成形コンパウンドを形成した後、金属基板１００および導電層１０２を取り除き、その後、パッド１０４の上にはんだボール（solder ball）を形成することによって、チップパッケージ構造を形成する。チップパッケージ構造については、図２を参照しながら以下に説明する。
【００３１】
図２に示すように、チップパッケージ構造２０において、チップ１１４は、回路層１０８の一部の上に構成され、導線１１６を介して表面処理層１１２に接続されるため、チップ１１４は、回路層１０８に電気接続される。また、接着層１１８は、各チップ１１４の下方に構成されるため、チップ１１４は、回路層１０８の上に固定される。成形コンパウンド１２０は、パッシベーション層１１０、表面処理層１１２、チップ１１４および導線１１６を封入する。はんだボール１２２は、パッド１０４の上に配置されるため、チップパッケージ構造２０を外部の電子装置に接続することができる。
【００３２】
チップパッケージ構造２０において、誘電体層１０６の厚さは、１５０μｍよりも小さいため、チップパッケージ構造２０は、比較的薄い厚さを有することができる。また、回路層１０８は、超微細回路であってもよい。そのため、誘電体層１０６における回路層のレイアウト密度を増やすことができ、且つチップパッケージ構造２０における回路層の数を減らすことができる。このようにして、チップパッケージ構造２０の全体の厚さが減少する。
【００３３】
言及すべきこととして、パッケージキャリア１０において、パッド１０４および回路層１０８は、誘電体層１０６の中に埋め込まれる。つまり、パッケージキャリア１０は、２層の回路を有するが、本発明を制限する意図はない。別の実施形態において、パッケージキャリアは、３層またはそれ以上の回路を有してもよい。
【００３４】
図３は、本発明の別の実施形態に係るパッケージキャリアを示す概略的断面図である。図１および図３の同じ構成要素については、同じ参照番号で示し、説明を省略する。図３を参照すると、パッケージキャリア３０とパッケージキャリア１０の間の相違点は、パッケージキャリア３０が、さらに、誘電体層３００と、回路層３０２と、導電性ビア３０４とを含むことである。誘電体層３００は、誘電体層１０６の上に配置され、回路層１０８を覆う。誘電体層３００の材料は、例えば、ガラス粒子を含むエポキシ樹脂（例えば、ＡＢＦ樹脂）である。回路層３０２は、誘電体層３００の中に埋め込まれる。導電性ビア３０４は、誘電体層３００の中に配置され、回路層１０８および回路層３０２に接続される。パッシベーション層１１０は、誘電体層３００の上に配置され、回路層３０２を露出する。表面処理層１１２は、回路層３０２の上に配置される。
【００３５】
本実施形態において、誘電体層１０６の厚さおよび誘電体層３００の厚さは、いずれも１５０μｍより小さく、回路層１０８の線幅および回路層３０２の線幅は、例えば、いずれも１５μｍよりも小さい。それによって、３層の回路を含むパッケージキャリア３０も、比較的薄い厚さおよび高いレイアウト密度を有することができる。
【００３６】
前の実施形態において、回路層は、誘電体層の中に埋め込まれるが、回路層は、別の実施形態において、誘電体層の上に配置されてもよい。
【００３７】
図４は、本発明のさらに別の実施形態に係るパッケージキャリアを示す概略的断面図である。図４を参照すると、パッケージキャリア４０とパッケージキャリア１０の間の相違点は、パッケージキャリア４０の回路層４０８が、誘電体層４０６の上に配置され、導電性ビア４１０を介してパッド１０４に接続されることである。回路層４０８の線幅は、例えば、１５μｍより大きいか、または実質的に等しい。つまり、回路層４０８は、いわゆる微細回路であってもよい。このようにして、誘電体層４０６における回路層のレイアウト密度を効果的に改善することができる。誘電体層４０６の厚さは、１５０μｍよりも小さい。回路層４０８は、誘電体層４０６の中に埋め込まれずに、誘電体層４０６の上に配置されるため、誘電体層４０６の材料は、ＡＢＦ樹脂を含むが、本発明はこれに限定されない。もちろん、別の実施形態において、実際の要求に応じて、パッシベーション層１１０および／または表面処理層１１２を選択的に省略することも可能である。
【００３８】
同様にして、パッケージキャリア４０にチップを接合した後、および成形コンパウンドを形成した後、金属基板１００および導電層１０２を取り除き、その後、パッド１０４の上にはんだボールを形成することによって、図５に示すチップパッケージ構造５０を形成する。図２および図５の同じ構成要素については、同じ参照番号で示し、説明を省略する。図５を参照すると、チップパッケージ構造５０において、誘電体層４０６の厚さは、１５０μｍよりも小さいため、チップパッケージ構造５０は、比較的薄い厚さを有することができる。また、回路層４０８は、微細回路であってもよい。そのため、誘電体層４０６における回路層のレイアウト密度を増やすことができ、且つチップパッケージ構造５０における回路層の数を減らすことができる。このようにして、チップパッケージ構造５０の全体の厚さが減少する。
【００３９】
図６は、本発明のさらに別の実施形態に係るチップパッケージ構造を示す概略的断面図である。図４および図６の同じ構成要素については、同じ参照番号で示し、説明を省略する。図６を参照すると、パッケージキャリア６０とパッケージキャリア４０の間の相違点は、パッケージキャリア６０が、さらに、誘電体層６００と、回路層６０２と、導電性ビア６０４とを含むことである。誘電体層６００は、誘電体層４０６の上に配置され、回路層４０８を覆う。誘電体層６００の材料は、例えば、誘電体層４０６の材料と同じである。回路層６０２は、誘電体層６００の上に配置される。導電性ビア６０４は、誘電体層６００の中に配置され、回路層４０８および回路層６０２に接続される。パッシベーション層１１０は、誘電体層６００の上に配置され、回路層６０２を覆う。表面処理層１１２は、回路層６０２の上に配置される。
【００４０】
本実施形態において、誘電体層４０６の厚さおよび誘電体層６００の厚さは、いずれも１５０μｍよりも小さく、回路層４０８の線幅および回路層６０２の線幅は、例えば、いずれも１５μｍよりも大きいか、または実質的に等しい（すなわち、回路層４０８および６０２は、いわゆる微細回路である）。それによって、３層の回路を含むパッケージキャリア６０も、比較的薄い厚さおよび高いレイアウト密度を有することができる。
【００４１】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００４２】
本発明は、比較的薄い厚さを有するパッケージキャリアとして使用される。
【符号の説明】
【００４３】
１０、３０、４０、６０    パッケージキャリア
２０、５０    チップパッケージ構造
１００    金属基板
１００ａ、１００ｂ    表面
１０２    導電層
１０４    パッド
１０６、３００、４０６、６００    誘電体層
１０８、３０２、４０８、６０２    回路層
１１０    パッシベーション層
１１２    表面処理層
１１４    チップ
１１６    導線
１１８    接着層
１２０    成形コンパウンド
１２２    はんだボール
３０４、４１０、６０４    導電性ビア
【図１】
0005611315.tif 000002
【図２】
0005611315.tif 000003
【図３】
0005611315.tif 000004
【図４】
0005611315.tif 000005
【図５】
0005611315.tif 000006
【図６】
0005611315.tif 000007