(57)【特許請求の範囲】
【請求項１】
レファレンス電圧を生成するレファレンス電圧生成手段を備えた半導体集積回路装置であって、
前記レファレンス電圧生成手段は、
前記レファレンス電圧を生成するレファレンス電圧生成部と、
低消費電力モードの１つであるスタンバイモード時に、前記レファレンス電圧生成部を間欠動作させて前記レファレンス電圧を生成する間欠動作制御部とを備え、
前記間欠動作制御部は、
基準クロック信号を任意の分周信号に変換し、第１の制御信号、および第２の制御信号を生成する制御信号生成部と、
前記スタンバイモード時に、前記第１の制御信号に基づいて動作し、前記レファレンス電圧生成部が生成したレファレンス電圧を安定化させる充電用レギュレータと、
前記充電用レギュレータが安定化させた電源電圧を、前記第２の制御信号に基づいて、サンプル／ホールドするサンプル／ホールド回路と、
前記サンプル／ホールド回路の電源電圧をバッファして前記レファレンス電圧として出力するバッファ部と、
前記スタンバイモード時に、前記レファレンス電圧生成部と前記レファレンス電圧生成手段の出力部とを非導通状態とし、前記バッファ部と前記出力部とを導通状態として前記バッファ部から出力される電源電圧をレファレンス電圧として出力するスイッチ部とを備え、
前記レファレンス電圧生成部は、
前記制御信号生成部が生成する前記第１の制御信号に基づいて間欠動作することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記間欠動作制御部は、
前記制御信号生成部に供給する基準クロック信号を生成する発振回路を備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記間欠動作制御部は、
外部供給される外部電源電圧を降圧した発振用電源電圧を生成し、前記発振回路に電源電圧として供給する発振回路用レギュレータを備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記間欠動作制御部は、
前記スタンバイモードから通常動作モードに遷移した際に、前記レファレンス電圧生成部から出力されるレファレンス電圧の上昇を検知して任意の遅延時間が経過した後にスイッチ制御信号を出力し、前記レファレンス電圧生成部と前記レファレンス電圧生成手段の前記出力部とが導通状態となり、前記バッファ部と前記出力部とが非導通状態となるように前記スイッチ部を切り換える接続切り換え制御部を備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記レファレンス電圧生成部は、
トリミング信号により、生成するレファレンス電圧を調整することのできる機能を有し、前記スタンバイモードに移行した際に、前記トリミング信号による調整を行うリセット期間中に間欠動作しないことを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記レファレンス電圧生成手段は、
前記レファレンス電圧生成手段の周囲が取り囲まれるようにガードリングが形成されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記レファレンス電圧生成手段は、
前記レファレンス電圧生成手段が形成された上方を覆うようにメッシュ状のメタルシールド配線が形成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の低消費電力化技術に関し、特に、半導体集積回路装置がスタンバイモードに遷移した際のレファレンス回路における消費電力の低減に有効な技術に関する。
【背景技術】
【０００２】
近年、携帯機器や非接触用途のマイコン、ＳＯＣ製品などにおいて、電池寿命を延ばすことや、ＲＦ(Radio Frequency)より微弱なＤＣ電圧／電流を取り出して動作しなければならないなどの理由で、チップの通常動作モード、およびスタンバイ（待機）モードにおける低消費電力化の要求が高まっており、チップ内部電源電圧レベルの可変制御、基板バイアス制御、電源遮断技術などを利用したチップレベルの低リーク化技術が発展する一方で、従来から通常動作モード、およびスタンバイ（待機）モードにおいて、チップ内部で定常的に動作する回路自身の低消費電流化は必然的に行われてきた。
【０００３】
一般のチップ性能、ならびに価格帯におけるローエンドからミドルクラスのマイコン製品などでは、ＣＰＵ(Central Processing Unit)などの動作する内部電源電圧（Vint）とＩ／Ｏ(Input/Output)用の外部電源電圧（Vext）の電圧が異なることが多く、実装コスト削減を目的とした外部電源電圧（Vext）の単一電源化のため内部電源電圧（Vint）生成レギュレータを搭載すること、フラッシュメモリに例示される不揮発性メモリの読み出し、書き込み電圧生成用の正・負高電圧生成用チャージポンプ回路のレファレンス電圧生成回路が必要なこと、スタンバイモードにおいて、ＲＡＭ（Random Access Memory）の状態保持のため、ＲＡＭ供給電圧（Vint#RAM）を保持するためチップ内部にＲＡＭ保持専用レギュレータを持たせるなどの理由から、チップに電源回路を搭載することが多い。
【０００４】
この電源回路が上述した通常動作モード、およびスタンバイモードにおいて常に動作する回路に相当するため、低消費電流化を満足できるかどうかがマイコン製品の重要スペックの一つとして考えられている。
【０００５】
一般に、電源回路内のレファレンス電圧などを生成するアナログ回路（レファレンス電圧生成回路）の消費電流が電源回路の消費電流と面積の大半を占めることが多いが、このレファレンス電圧生成回路の自己消費電流は、回路内に用いた抵抗素子の抵抗値によって決まることが多い。したがって、この抵抗値を大きくしていくことが低消費電流化としては容易である。
【０００６】
また、抵抗を用いないレファレンス電圧の生成技術としては、たとえば、ＭＯＳ(Metal Oxide Semiconductor)トランジスタのしきい値差、ＭＯＳトランジスタのサブスレッショルドスロープを利用したレファレンス電圧生成回路を用いて抵抗による面積増大を回避し低消費電流化する方法が知られている。
【０００７】
また、この種の電源回路の低消費電力化技術においては、たとえば、基準電圧発生回路を構成するオペアンプにオシレータを接続し、オシレータの出力電圧に応じてオペアンプを完結的に動作させるものが知られている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２５０６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、上記のようなレファレンス電圧生成回路の低消費電力化技術では、次のような問題点があることが本発明者により見い出された。
【００１０】
すなわち、レファレンス電圧生成回路における抵抗素子の抵抗値を大きくして消費電流を低減する技術では、抵抗値を大きくすることにより、抵抗素子の面積が増大してしまい、特にローエンドのマイコン製品ではチップサイズの増大がチップコスト増大につながり、低消費電流化とチップコストの両立がうまく図れないという問題がある。
【００１１】
また、ＭＯＳトランジスタのしきい値差、あるいはＭＯＳトランジスタのサブスレッショルドスロープを利用したレファレンス電圧生成回路の場合、これらの回路は出力するレファレンス電圧精度を犠牲にしていることが多い。
【００１２】
一方、チップの通常動作モードにおいては、レファレンス電圧精度が高くないと、不揮発性メモリの読み出し、書き込みがうまくいかないなど、チップ内部回路の安定動作、素子信頼性の点から、低精度のレファレンス電圧生成回路をスタンバイモード時専用として用い、通常動作モード時には、別の高精度のレファレンス電圧生成回路を用意して、通常動作モード時とスタンバイモード時でレファレンス電圧生成回路を切り替える手法もあるが、この場合、通常動作モード時とスタンバイモード時のレファレンス電圧生成回路方式の違いからレファレンス電圧レベルが異なることが多いため、切り替え時にレファレンス電圧のレベル変動が問題となってしまう。
【００１３】
本発明の目的は、面積の大幅な増大なくレファレンス電圧生成回路を低消費電流化するとともに通常動作モード時とスタンバイモード時においてレファレンス電圧精度の大幅な劣化を抑制することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、レファレンス電圧を生成するレファレンス電圧生成手段を備えた半導体集積回路装置であって、レファレンス電圧生成手段は、該レファレンス電圧を生成するレファレンス電圧生成部と低消費電力モードの１つであるスタンバイモード時に、レファレンス電圧生成部を間欠動作させて前記レファレンス電圧を生成する間欠動作制御部とを備えたものである。
【００１７】
また、本発明は、間欠動作制御部が、基準クロック信号を任意の分周信号に変換し、第１の制御信号、および第２の制御信号を生成する制御信号生成部と、スタンバイモード時に、前記第１の制御信号に基づいて動作し、前記レファレンス電圧生成部が生成したレファレンス電圧を安定化させる充電用レギュレータと、前記充電用レギュレータが安定化させた電源電圧を、前記第２の制御信号に基づいて、サンプル／ホールドするサンプル／ホールド回路と、前記サンプル／ホールド回路の電源電圧をバッファして前記レファレンス電圧として出力するバッファ部と、スタンバイモード時に、前記レファレンス電圧生成部と前記レファレンス電圧生成手段の出力部とを非導通状態とし、前記バッファ部と前記出力部とを導通状態として前記バッファ部から出力される電源電圧をレファレンス電圧として出力するスイッチ部とを備え、前記レファレンス電圧生成部は、制御信号生成部が生成する第１の制御信号に基づいて間欠動作するものである。
【００１８】
さらに、本発明は、前記間欠動作制御部が、制御信号生成部に供給する基準クロック信号を生成する発振回路を備えたものである。
【００１９】
また、本発明は、前記間欠動作制御部が、外部供給される外部電源電圧を降圧した発振用電源電圧を生成し、前記発振回路に電源電圧として供給する発振回路用レギュレータを備えたものである。
【００２０】
さらに、本発明は、前記間欠動作制御部が、スタンバイモードから通常動作モードに遷移した際に、前記レファレンス電圧生成部から出力されるレファレンス電圧上昇を検知して任意の遅延時間が経過した後にスイッチ制御信号を出力し、前記レファレンス電圧生成部と前記レファレンス電圧生成手段の出力部とが導通状態となり、前記バッファ部と前記出力部とが非導通状態となるように前記スイッチ部を切り換える接続切り換え制御部を備えたものである。
【００２１】
また、本発明は、前記レファレンス電圧生成部が、トリミング信号により、生成するレファレンス電圧を調整することのできる機能を有し、前記スタンバイモードに移行した際に、前記トリミング信号による調整を行うリセット期間中に間欠動作しないものである。
【００２２】
さらに、本願のその他の発明の概要を簡単に示す。
【００２３】
本発明は、前記レファレンス電圧生成手段の周囲が取り囲まれるようにガードリングが形成されているものである。
【００２４】
また、本発明は、前記レファレンス電圧生成手段が形成された上方を覆うようにメッシュ状のメタルシールド配線が形成されているものである。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
（１）半導体集積回路装置がスタンバイモードとなった際に、消費電流の大きいレファレンス電圧生成部を間欠的に動作させることで、消費電流を大幅に低減させることができる。
【００２７】
（２）また、レファレンス電圧生成手段から発生されるノイズなどを低減させることが可能となり、半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態１による間欠動作基準電圧発生回路の一例を示すブロック図である。
【図２】図１の間欠動作基準電圧発生回路における動作例を示すタイミングチャートである。
【図３】図１の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【図４】図１の間欠動作基準電圧発生回路における外部電源投入時の動作波形と電圧精度との関係を示す説明図である。
【図５】図１の間欠動作基準電圧発生回路における外部電源投入時の動作波形と電圧精度との他の関係を示す説明図である。
【図６】図１の間欠動作基準電圧発生回路におけるスタンバイモードから通常動作モードへの遷移時における電圧ドロップの一例を示す説明図である。
【図７】図１の間欠動作基準電圧発生回路における状態遷移図である。
【図８】図１の間欠動作基準電圧発生回路を用いて構成した半導体チップにおけるレイアウトの一例を示す説明図である。
【図９】図８の半導体チップに搭載された間欠動作基準電圧発生回路におけるレイアウトの一例を示す説明図である。
【図１０】図９の間欠動作基準電圧発生回路の上層に形成されたメタルシールド配線の一例を示す説明図である。
【図１１】図９のＡ−Ｂ断面図である。
【図１２】図９の間欠動作基準電圧発生回路の上層に形成されたメタルシールド配線の他の例を示す説明図である。
【図１３】図１２のＡ−Ｂ断面図である。
【図１４】図１の間欠動作基準電圧発生回路を用いて構成した半導体チップに搭載された間欠動作基準電圧発生回路におけるガードリングの形成例を示すレイアウト図である。
【図１５】図１４のＡ−Ｂ断面図である。
【図１６】本発明の実施の形態１による間欠動作基準電圧発生回路の他の例を示すブロック図である。
【図１７】図１６の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【図１８】本発明の実施の形態２による間欠動作基準電圧発生回路の一例を示すブロック図である。
【図１９】図１８の間欠動作基準電圧発生回路を用いて構成した半導体チップにおけるレイアウトの一例を示す説明図である。
【図２０】図１８の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【図２１】図１８の間欠動作基準電圧発生回路における状態遷移図である。
【図２２】本発明の実施の形態３による間欠動作基準電圧発生回路の一例を示すブロック図である。
【図２３】図２２の間欠動作基準電圧発生回路における状態遷移図である。
【図２４】図２２の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【図２５】本発明の実施の形態４による間欠動作基準電圧発生回路の一例を示すブロック図である。
【図２６】図２５の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【図２７】本発明の実施の形態５による間欠動作基準電圧発生回路に設けられたバイアス回路の一例を示す回路図である。
【図２８】本発明の実施の形態６による間欠動作基準電圧発生回路に設けられた基準電圧発生回路の一例を示す回路図である。
【図２９】本発明の実施の形態７による間欠動作基準電圧発生回路に設けられた基準電圧発生回路の一例を示す回路図である。
【図３０】本発明の実施の形態８による間欠動作基準電圧発生回路に設けられた基準電圧生成回路の一例を示す回路図である。
【図３１】本発明の実施の形態９による間欠動作基準電圧発生回路に設けられた発振回路の一例を示す回路図である。
【図３２】本発明の実施の形態１０による間欠動作基準電圧発生回路に設けられた分周制御回路の一例を示す回路図である。
【図３３】図３２の分周制御回路における動作波形の一例を示すタイミングチャートである。
【図３４】本発明の実施の形態１１による間欠動作基準電圧発生回路に設けられた低精度レファレンス回路の一例を示す回路図である。
【図３５】本発明の実施の形態１１による間欠動作基準電圧発生回路に設けられた接続用ディレイの一例を示す回路図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１による間欠動作基準電圧発生回路の一例を示すブロック図、図２は、図１の間欠動作基準電圧発生回路における動作例を示すタイミングチャート、図３は、図１の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図、図４は、図１の間欠動作基準電圧発生回路における外部電源投入時の動作波形と電圧精度との関係を示す説明図、図５は、図１の間欠動作基準電圧発生回路における外部電源投入時の動作波形と電圧精度との他の関係を示す説明図、図６は、図１の間欠動作基準電圧発生回路におけるスタンバイモードから通常動作モードへの遷移時における電圧ドロップの一例を示す説明図、図７は、図１の間欠動作基準電圧発生回路における状態遷移図、図８は、図１の間欠動作基準電圧発生回路を用いて構成した半導体チップにおけるレイアウトの一例を示す説明図、図９は、図８の半導体チップに搭載された間欠動作基準電圧発生回路におけるレイアウトの一例を示す説明図、図１０は、図９の間欠動作基準電圧発生回路の上層に形成されたメタルシールド配線の一例を示す説明図、図１１は、図９のＡ−Ｂ断面図、図１２は、図９の間欠動作基準電圧発生回路の上層に形成されたメタルシールド配線の他の例を示す説明図、図１３は、図１２のＡ−Ｂ断面図、図１４は、図１の間欠動作基準電圧発生回路を用いて構成した半導体チップに搭載された間欠動作基準電圧発生回路におけるガードリングの形成例を示すレイアウト図、図１５は、図１４のＡ−Ｂ断面図、図１６は、本発明の実施の形態１による間欠動作基準電圧発生回路の他の例を示すブロック図、図１７は、図１６の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【００３１】
本実施の形態１において、間欠動作基準電圧発生回路(IMVREF)１は、たとえば、ＳＯＣなどの半導体集積回路装置に設けられている。
【００３２】
この間欠動作基準電圧発生回路１は、図１に示すように、バイアス回路２、基準電圧発生回路３、基準電圧生成回路４、発振回路５、サンプル／ホールド回路である保持容量回路６、バッファ部となるアナログバッファ７、低精度レファレンス回路８、発振回路用レギュレータであるＶＯＳＣレギュレータ９、レベルシフタ１０、充電用レギュレータである容量充電レギュレータ１１、制御信号生成部、および接続切り換え制御部を構成する接続判定コンパレータ１２、制御信号生成部、および接続切り換え制御部を構成する接続用ディレイ１３、分周制御回路１４、およびスイッチ部を構成するスイッチＳＷ１，ＳＷ２から構成されている。
【００３３】
また、基準電圧発生回路３、ならびに基準電圧生成回路４によって、レファレンス電圧生成部が構成されており、発振回路５、保持容量回路６、アナログバッファ７、ＶＯＳＣレギュレータ９、容量充電レギュレータ１１、接続判定コンパレータ１２、接続用ディレイ１３、分周制御回路１４、ならびにスイッチＳＷ１，ＳＷ２により、間欠動作制御部が構成されている。
【００３４】
間欠動作基準電圧発生回路１は、これらの回路のうち、消費電流の大きい基準電圧発生回路３、基準電圧生成回路４、ならびに容量充電レギュレータ１１を比較的長い周期で間欠的にＯＮ／ＯＦＦさせることで、平均自己消費電流を下げ、回路全体として低消費電流化を図ったものである（図２）。
【００３５】
なお、図１における太線で示すブロックは、半導体集積回路装置の通常動作モード時、およびスタンバイ動作モード時のいずれのモードであっても常時動作を行うブロックを示しており、図１の細線で示すブロックは、半導体集積回路装置がスタンバイ動作モードに遷移すると常時動作ではなく、間欠動作を行うブロックを示している。
【００３６】
バイアス回路２は、間欠動作基準電圧発生回路１内のオペアンプなどで用いられる定電流を決める回路であるとともに電圧精度は低いが、発振回路５の動作電圧や基準電圧発生回路３、または基準電圧生成回路４の出力電圧レベルを判定するレファレンス電圧などを生成する。
【００３７】
なお、図１において、’ＮＢＩＡＳ’が定電流のアナログレファレンス信号であり、’ＣＶＲＥＦ’が低精度のアナログレファレンス電圧信号である。
【００３８】
基準電圧発生回路３は、バイポーラトランジスタの電流密度差から生じるベース−エミッタ間電圧Ｖｂｅの差（△Ｖｂｅ）から取り出した正の温度依存性を持つ電圧（または電流）とバイポーラトランジスタ自身が持つベース−エミッタ間電圧Ｖｂｅの負の温度依存性を持つ電圧（または電流）を加算［Ｖｂｇｒ＝Ｖｂｅ＋α×△ＶｂｅまたはＶｂｇｒ＝
Ｉｂｇｒ×Ｒ＝（Ｉｂｅ＋α×△Ｉｂｅ）×Ｒ：α、Ｒは任意］により得られる温度依存性の小さいレファレンス電圧ＰＲＥＶＢＧＲを生成する。
【００３９】
基準電圧生成回路４は、レファレンス電圧ＰＲＥＶＢＧＲをレベル変換し、チップ内の所望のレファレンス電圧、たとえば、ＣＰＵの動作電圧である内部電源電圧ＶｉｎｔやＲＡＭ保持電圧Ｖｉｎｔ＿ＲＡＭ用レギュレータのようなスタンバイモード時にレファレンス電圧を保持しておきたいレファレンス電圧ＰＲＥＶＲＥＦやＰＬＬ／ＲＯＭなどに供給するレファレンス電圧（レファレンス電圧ＶＲＥＦ  ＰＬＬ，ＶＲＥＦ  ＲＯＭ）のようなスタンバイモード時に必ずしも保持する必要のないレファレンス電圧ＶＲＥＦ２を生成するものである。
【００４０】
なお、ｉビットのトリミング信号ＴＲＩＭによりレファレンス電圧ＰＲＥＶＲＥＦ，ＶＲＥＦ２をリセット、および通常動作モードにおいて調整できる。
【００４１】
発振回路５は、間欠動作を行うための周波数の遅い基準クロックＣＬＫを生成する。なお、この基準クロックＣＬＫの周波数変動は、一般に、発振回路５にアナログレファレンス信号ＮＢＩＡＳにより供給される定電流の精度よりも発振回路５自身の動作電圧ＶＯＳＣ変動に対する感度が高い。
【００４２】
したがって、動作電圧ＶＯＳＣとして外部電源電圧となる外部電源電圧Ｖｅｘｔを利用すると周波数変動が大きく安定した間欠動作が得られないため、バイアス回路２で生成したアナログレファレンス電圧信号ＣＶＲＥＦを低精度レファレンス回路８により約２倍の電圧レベルに変換したレファレンス電圧ＣＶＲＥＦ２（＝ＣＶＲＥＦ×２）から、ＶＯＳＣレギュレータ９を通じて動作電圧ＶＯＳＣを生成することで周波数変動を低減することが必要である。
【００４３】
周波数変動を低減した基準クロックＣＬＫをレベルシフタ１０により、外部電源電圧Ｖｅｘｔ振幅に変換したクロックＣＬＫＵＰから分周制御回路１４により間欠動作時に基準電圧発生回路３、基準電圧生成回路４、および容量充電レギュレータ１１のＯＮ／ＯＦＦを決めるイネーブル信号ＶＲＥＦＯＮと基準電圧発生回路３、基準電圧生成回路４、ならびに容量充電レギュレータ１１がＯＮしている期間に、保持容量回路６内の保持容量ＣＨに充電し（サンプリング）、ＯＦＦ期間にこの保持容量ＣＨに対してリーク電流パス以外は存在しないように制御する第２の制御信号となるサンプリング／ホールド信号ＣＨＯＬＤＳＷを生成する（ホールド）。
【００４４】
また、分周制御回路１４は、ｎビットの分周比切り替え信号ＦＤＳＥＬを有し、ＯＮ／ＯＦＦ期間を２n通り設定可能としており、通常／スタンバイ状態選択信号ＡＣＴが通常動作モードとすることを示すと、Ｈｉレベルのイネーブル信号ＶＲＥＦＯＮを出力する。
【００４５】
アナログバッファ７は、保持容量ＣＨよりスタンバイモード時や、スタンバイモードから通常動作モードに遷移した時にレファレンス電圧を取り出すものであるが、保持容量ＣＨに対して、スイッチＳＷＨ以外にリーク電流パスを低減するため、ＭＯＳトランジスタのゲート入力で受けるために必要な回路である。
【００４６】
接続判定コンパレータ１２、および接続用ディレイ１３は、スタンバインモードから通常動作モードに遷移した時に、アナログバッファ７の出力とレファレンス電圧ＰＲＥＶＲＥＦとを外部入力される通常／スタンバイ状態選択信号ＡＣＴの切り替えにより単純に接続してしまうと、図６に示すインピーダンスの違いにより出力電圧ドロップが生じることを回避するため、レファレンス電圧ＰＲＥＶＲＥＦの上昇を検知した後、一定の遅延時間後にアナログバッファ７の出力とレファレンス電圧ＰＲＥＶＲＥＦとをスイッチＳＷ１，ＳＷ２を制御して切り替えるためのものである。
【００４７】
図２は、間欠動作基準電圧発生回路１の主な動作波形の一例を示したタイミングチャートである。なお、間欠動作基準電圧発生回路１全体は、外部電源電圧Ｖｅｘｔで動作するため、’Ｈ’は外部電源電圧Ｖｅｘｔ、’Ｌ’は基準電位Ｖｓｓである。
【００４８】
図２において、上方から下方にかけては、通常／スタンバイ状態選択信号ＡＣＴ、第１の制御信号となるイネーブル信号ＶＲＥＦＯＮ、サンプリング／ホールド信号ＣＨＯＬＤＳＷ、基準電圧発生回路３または基準電圧生成回路４における出力電圧の上昇や下降を検知した際に接続判定コンパレータ１２から出力される出力電圧上昇／下降検知信号ＣＮＴＯＫ、スタンバイモードから通常動作モードに遷移した際に接続用ディレイ１３から出力されるレファレンス切り替え信号ＣＮＴＳＷ、レファレンス電圧ＰＲＥＶＢＧＲ、レファレンス電圧ＰＲＥＶＲＥＦ、保持容量回路６のレファレンス保持容量電圧ＰＯＳＴＣＨＯＬＤ、間欠動作基準電圧発生回路１から出力されるレファレンス電圧ＶＲＥＦ、および間欠動作基準電圧発生回路１の自己消費電流ＩＥＸＴにおける波形をそれぞれ示している。
【００４９】
まず、通常動作モード時は、基準電圧発生回路３、ならびに基準電圧生成回路４が生成するレファレンス電圧ＰＲＥＶＲＥＦが定常的に間欠動作基準電圧発生回路１の出力として生成されるため、電圧変動のない安定したレファレンス電位が得られる。
【００５０】
一方、スタンバイモード時においては、基準電圧発生回路３、および基準電圧生成回路４がＯＮした期間は通常動作モードとレファレンス電圧レベルが変わらないが、ＯＦＦ期間はＭＯＳトランジスタのリーク電流（接合リーク、サブスレッショルドリーク、ゲートリークなど）で主にスイッチＳＷＨ、および保持容量ＣＨから電荷が抜け電圧レベル低下が起こる。
【００５１】
したがって、スタンバイモード期間中、レファレンス電圧ＶＲＥＦは、電圧リップルを持った波形となる。このレベル低下を低減するためには、基準電圧発生回路３、および基準電圧生成回路４のＯＦＦ期間を短くすることが有効だが、低消費電流化の効果が薄れるため、チップの使用環境、プロセス、ならびに製品スペックに合った最適値を見つける必要がある。
【００５２】
また、図２において、スタンバイモードから通常動作モードに遷移した時にそれらの状態が重なるオーバラップ期間があり、遷移時の電圧ドロップ低減に寄与している。なお、スタンバイモードにおいて、サンプリング／ホールド信号ＣＨＯＬＤＳＷのＨ期間が、イネーブル信号ＶＲＥＦＯＮのＨ期間の後半部分に設定されている理由は、イネーブル信号ＶＲＥＦＯＮがＨとなった瞬間に、基準電圧発生回路３、基準電圧生成回路４、および容量充電レギュレータ１１がＯＮするが、回路が安定した出力電圧を供給する本来のバイアス状態に達する過渡状態において、一般的に出力電圧のオーバシュートやリンギングが見られることが多いため、電圧が安定した状態で、保持容量ＣＨに電圧を取り込めるようにするためである。
【００５３】
図３は、間欠動作基準電圧発生回路１における低消費電流効果の一例を示す説明図である。
【００５４】
ある外部電源電圧Ｖｅｘｔ（＝３．３Ｖ程度）、およびある温度（約２７℃）において、通常動作モードでは、間欠動作基準電圧発生回路１内の全てのモジュールがＯＮすることで、消費電流の総和は１３６２ｎＡ程度となっているが、スタンバイモード時に、たとえば、分周比切り替え信号ＦＤＳＥＬによって１／８分周を選択すると、消費電流は３８２ｎＡ程度となり、約７２％も消費電流を低減することが可能である。
【００５５】
図４は、間欠動作基準電圧発生回路１が設けられた半導体集積回路装置への外部電源電圧Ｖｅｘｔ投入時の動作波形と基準電圧生成回路４にて行うトリミング前後の電圧精度の関係の一例を示す説明図である。
【００５６】
電源投入開始よりチップはリセット状態に入り、内部電源電圧ＶｉｎｔとＣＰＵの動作周波数の安定を待つことになる。
【００５７】
間欠動作基準電圧発生回路１としては、このリセット期間中に不揮発メモリから製品出荷前にチップ毎にテストした結果最適な内部電源電圧Ｖｉｎｔになる様に設定した情報を元にトリミングを行う。
【００５８】
図４では、基準電圧発生回路３、および基準電圧生成回路４を構成するＣＭＯＳ、抵抗、寄生バイポーラトランジスタなど素子の絶対精度、ならびに相対精度ばらつきにより決まるトリミング前精度（たとえば、±５％以内）がトリミング後精度（たとえば、±１％以内）となっている。
【００５９】
したがって、通常動作モードでは、トリミング後精度（たとえば、±１％以内）のレファレンス電圧ＶＲＥＦ，ＶＲＥＦ２が得られる。一方、スタンバイモード時では、基準電圧発生回路３、および基準電圧生成回路４がＯＮする期間において、トリミング後精度（たとえば、±１％以内）で変わらないが、ＯＦＦ期間においては、リーク電流による電圧レベル低下が影響するため、スタンバイモード時の実精度は、トリミング後精度（たとえば、±１％以内）より劣化する。
【００６０】
このリーク電流による劣化は、チップの使用環境、プロセスなどに左右されるため、製品の消費電流スペックとスタンバイモード時のＲＡＭのメモリ保持電圧の下限値などを参考に、基準電圧発生回路３、および基準電圧生成回路４のＯＮ／ＯＦＦ期間で調整される。図４では、一例として、±１〜５％程度に決められている。
【００６１】
なお、チップのリセット期間中に、間欠動作基準電圧発生回路１は、通常動作モードのように、基準電圧発生回路３と基準電圧生成回路４とを常時ＯＮすべきか、スタンバイモード時のように間欠的にＯＮ／ＯＦＦ動作すべきかについて、図５に示すように間欠的にＯＮ／ＯＦＦ動作すると、低消費電流化のためにＯＦＦ期間を長く取る動作のため、起動時間が遅延してしまい、長いリセット期間が必要となるだけでなく、先に述べたリーク電流による電圧レベル低下により、レファレンス電圧ＰＲＥＶＢＧＲ、レファレンス電圧ＰＲＥＶＲＥＦが十分安定した状態でトリミングを行えないため、トリミング後精度の向上が不十分（たとえば、±５％以内）となる。
【００６２】
したがって、リセット期間中は、基準電圧発生回路３、および基準電圧生成回路４を常時ＯＮしておくことが必要である。なお、リセット期間中に間欠動作するＯＦＦ期間を短く（たとえば、分周比１／２程度）することで、このリーク電流による劣化を低減しトリミング後精度を向上させることも可能だが、電圧リップルの影響を完全に無視できないため常時ＯＮさせている場合程の電圧精度は得られない。
【００６３】
図７は、間欠動作基準電圧発生回路１における状態遷移の一例を示す説明図である。
【００６４】
前述したチップのリセット期間中においては、間欠動作基準電圧発生回路１の状態として通常状態Ｊ１に当たり、他にスタンバイ状態Ｊ２とスタンバイモードから通常状態に遷移するオーバラップ状態Ｊ３が存在する。
【００６５】
図８は、間欠動作基準電圧発生回路１が設けられた半導体集積回路装置における半導体チップＣＨＰのレイアウトの一例を示す説明図である。
【００６６】
正方形状の半導体チップＣＨＰにおけるそれぞれの外周辺部には、Ｉ／Ｏ領域１５がレイアウトされている。Ｉ／Ｏ領域１５より内側の右上方には、間欠動作基準電圧発生回路１がレイアウトされている。
【００６７】
間欠動作基準電圧発生回路１の左側には、レギュレータ１７がレイアウトされており、その下方には、ＰＬＬ１８がレイアウトされている。このＰＬＬ１８の下方には、レギュレータ１９がレイアウトされており、該レギュレータ１９の右側には、レギュレータ２０がレイアウトされている。
【００６８】
また、これら間欠動作基準電圧発生回路１、ならびにレギュレータ１７，１９，２０によってシステム電源回路１６が構成されている。
【００６９】
レギュレータ１９の下方には、ＲＡＭ２１がレイアウトされており、該ＲＡＭ２１の右側には、ＣＰＵ２２がレイアウトされている。このＣＰＵ２２の右側には、フラッシュメモリに例示される不揮発性メモリ２３がレイアウトされている。
【００７０】
そして、ＲＡＭ２１、ＣＰＵ２２、およびＰＬＬ１８などの内部回路に対してレギュレータ１７，１９，２０により、外部電源電圧Ｖｅｘｔから内部電源電圧Ｖｉｎｔ，Ｖｉｎｔ＿ＲＡＭ，Ｖｉｎｔ＿ＰＬＬなどに降圧した電圧が供給される。
【００７１】
また、不揮発性メモリ２３の周辺回路、たとえば、正負チャージポンプ回路のレファレンス電圧ＶＲＥＦ＿ＮＶＭなどにも利用される。
【００７２】
図９は、図８の半導体チップＣＨＰに設けられた間欠動作基準電圧発生回路１におけるレイアウトの一例を示す説明図である。
【００７３】
間欠動作基準電圧発生回路１は、図９の左上方に、バイアス回路２がレイアウトされており、その右側には、基準電圧発生回路３がレイアウトされている。基準電圧発生回路３の右側には、基準電圧生成回路４がレイアウトされている。
【００７４】
バイアス回路２、および基準電圧発生回路３の下方には、低精度レファレンス回路８がレイアウトされており、該低精度レファレンス回路８の下方には、ＶＯＳＣレギュレータ９がレイアウトされている。
【００７５】
低精度レファレンス回路８、ならびにＶＯＳＣレギュレータ９の右側には、接続判定コンパレータ１２がレイアウトされており、該接続判定コンパレータ１２の右側には、接続用ディレイ１３がレイアウトされている。
【００７６】
この接続用ディレイ１３の右側には、アナログバッファ７がレイアウトされている。接続用ディレイ１３、ならびにアナログバッファ７の下方には、保持容量回路６がレイアウトされており、該保持容量回路６の左側には、容量充電レギュレータ１１がレイアウトされている。容量充電レギュレータ１１の左側には、分周制御回路１４がレイアウトされており、該分周制御回路１４の左側には、発振回路５がレイアウトされている。
【００７７】
また、間欠動作基準電圧発生回路１がレイアウトされている外側には、該間欠動作基準電圧発生回路１を取り囲むようにガードリング２４が形成されており、分周制御回路１４、レベルシフタ１０、および発振回路５の外側には、これら分周制御回路１４、レベルシフタ１０、および発振回路５を取り囲むようにガードリング２５が形成されている。
【００７８】
さらに、レベルシフタ１０の間には、該レベルシフタ１０を２分割するようにガードリング２６が形成されている。そして、これらガードリング２４，２５，２６には、基準電位Ｖｓｓがそれぞれ給電されている。
【００７９】
間欠動作基準電圧発生回路１は、間欠動作を行うため発振回路５から生成される基準クロックＣＬＫが存在する。この基準クロックＣＬＫを、レベルシフタ１０を介して分周制御回路１４により分周、および波形制御を行っているが、発振回路５、レベルシフタ１０、ならびに分周制御回路１４のＣＭＯＳ論理回路がスイッチング動作する際にノイズを発生する可能性がある。
【００８０】
したがって、バイアス回路２や基準電圧発生回路３などのノイズの影響を低減したい回路に対して、発振回路５、レベルシフタ１０、ならびに分周制御回路１４のような主要なノイズ発生源に基準電位Ｖｓｓが給電されるガードリング２５，２６を設けることによりノイズ伝播を抑制する。
【００８１】
また、間欠動作基準電圧発生回路１を囲むように形成されたガードリング２４を設けることにより、間欠動作基準電圧発生回路１外部の近接する内部回路などにもスイッチングノイズの影響が伝播することを防止することができる。
【００８２】
さらに、間欠動作基準電圧発生回路１の上層には、図１０に示すように、メタルシールド配線２７，２７ａが形成されている。メタルシールド配線２７は、メタルシールド配線２７ａと直交するようにメッシュ状にそれぞれ配線されている。
【００８３】
このメタルシールド配線２７，２７ａによって間欠動作基準電圧発生回路１の上層を覆うことにより、該間欠動作基準電圧発生回路１内部で発生するノイズを外部に伝播するのを防止するだけでなく、外部からのノイズの影響を軽減することができる。
【００８４】
図１１は、図９（図１０）のＡ−Ｂ断面図である。
【００８５】
たとえば、Ｐ型の半導体基板２８の左上方には、ＤＥＥＰ−ＮＷＥＬＬ２９が形成されており、このＤＥＥＰ−ＮＷＥＬＬ２９の上部には、左から右にかけて、ＮＷＥＬＬ３０、ＰＷＥＬＬ３１、およびＮＷＥＬＬ３２が形成されている。
【００８６】
ＮＷＥＬＬ３０の左側には、ガードリング２５が形成されている。このガードリング２５は、半導体基板２８の上部に形成されたＰＷＥＬＬ３３、およびそのＰＷＥＬＬ３３の上部に形成されたＰ＋型半導体領域３４から構成されている。Ｐ＋型半導体領域３４は、ＰＷＥＬＬ３３よりも不純物濃度の高い領域である。
【００８７】
ＮＷＥＬＬ３２の右側には、半導体基板２８の上部に形成されたＰＷＥＬＬ３５、ならびに該ＰＷＥＬＬ３５の上部に形成されたＰ＋型半導体領域３６からなるガードリング２６が形成されている。
【００８８】
ガードリング２６の右下方には、ＤＥＥＰ−ＮＷＥＬＬ３７が形成されており、このＤＥＥＰ−ＮＷＥＬＬ３７の上部には、左から右にかけて、ＮＷＥＬＬ３８、ＰＷＥＬＬ３９、およびＮＷＥＬＬ４０が形成されている。
【００８９】
ＮＷＥＬＬ４０の右側には、半導体基板２８の上部に形成されたＰＷＥＬＬ４１、およびそのＰＷＥＬＬ４１の上部に形成されたＰ＋型半導体領域４２からなるガードリング２５が形成されている。
【００９０】
このガードリング２５の右下方には、ＤＥＥＰ−ＮＷＥＬＬ４３が形成されており、該ＤＥＥＰ−ＮＷＥＬＬ４３の上部には、左から右にかけて、ＮＷＥＬＬ４４、ＰＷＥＬＬ４５、ＮＷＥＬＬ４６、ＰＷＥＬＬ４７、ならびにＮＷＥＬＬ４８が形成されている。
【００９１】
そして、ＮＷＥＬＬ４８の右側には、半導体基板２８の上部に形成されたＰＷＥＬＬ４９、ならびに該ＰＷＥＬＬ４９の上部に形成されたＰ＋型半導体領域５０からなるガードリング２４が形成されている。
【００９２】
また、ＮＷＥＬＬ３０とＰＷＥＬＬ３１の一部は、発振回路５を構成する半導体素子が形成される半導体素子形成領域となり、ＰＷＥＬＬ３１の残りの部分、ＮＷＥＬＬ３８、ならびにＰＷＥＬＬ３９の一部は、レベルシフタ１０を構成する半導体素子が形成される半導体素子形成領域となる。
【００９３】
さらに、ＰＷＥＬＬ３９の残りの部分、およびＮＷＥＬＬ４０は、分周制御回路１４を構成する半導体素子が形成される半導体素子形成領域となり、ＮＷＥＬＬ４４、ＰＷＥＬＬ４５、およびＮＷＥＬＬ４６の一部は、容量充電レギュレータ１１を構成する半導体素子が形成される半導体素子形成領域となる。
【００９４】
そして、ＮＷＥＬＬ４６の残りの部分、ＰＷＥＬＬ４７、ならびにＮＷＥＬＬ４８は、保持容量回路６を構成する半導体素子が形成される半導体素子形成領域となる。
【００９５】
Ｐ＋型半導体領域３４，３６，４２，５０は、ビア５１を介して、たとえば、配線層ＭＨ１〜ＭＨ５のうち、第４の配線層ＭＨ４に形成されるメタルシールド配線２７ａ、および該配線層ＭＨ４の上層である第５の配線層ＭＨ５に形成されるメタルシールド配線２７に接続されている。
【００９６】
メタルシールド配線２７，２７ａは、基準電位Ｖｓｓに給電されており、メタルシールド配線２７とメタルシールド配線２７ａとは、前述したように、それぞれが直交してメッシュ状となるように形成されている。
【００９７】
また、メタルシールド配線は、第４の配線層ＭＨ４と第５の配線層ＭＨ５の２つの配線層により構成するのではなく、たとえば、図１２に示すように、１つの配線層でメッシュ状に、メタルシールド配線２７を形成するようにしてもよい。
【００９８】
この場合、メタルシールド配線２７は、図１３に示すように、第４の配線層ＭＨ４にメッシュ状の配線を形成し、該メタルシールド配線２７に基準電位Ｖｓｓに給電する構成とする。また、その他の断面構成については、図１１と同様であるので説明は省略する。
【００９９】
さらに、ガードリングは、図１４に示すように、間欠動作基準電圧発生回路１の外側に該間欠動作基準電圧発生回路１をすべて取り囲むように形成されるガードリング２４と、発振回路５、レベルシフタ１０、および分周制御回路１４を取り囲むように形成されたガードリング２５、レベルシフタ１０を２分割するように形成されたガードリング２６、およびガードリング２５の外側を取り囲むように形成されたガードリング２５ａとを設け、発振回路５、レベルシフタ１０、ならびに分周制御回路１４を取り囲むガードリングを２重化する構成としてもよい。
【０１００】
また、ガードリング２４、およびガードリング２５ａは、基準電位Ｖｓｓが給電されており、ガードリング２５、ならびにガードリング２６は、発振回路５の基準電位となる基準電位Ｖｓｓｏｓｃが給電されている。これにより、ノイズによる悪影響をより効果的に低減することができる。
【０１０１】
図１５は、図１４のＡ−Ｂ断面図である。
【０１０２】
Ｐ型の半導体基板２８の左側には、ＤＥＥＰ−ＮＷＥＬＬ２９が形成されており、該ＤＥＥＰ−ＮＷＥＬＬ２９の左上方には、ＰＷＥＬＬ５２、およびそのＰＷＥＬＬ５２の上部に形成されたＰ＋型半導体領域５３から構成されているガードリング２４が形成されている。このガードリング２４には、基準電位Ｖｓｓが給電されている。
【０１０３】
このガードリング２４の右側には、ＰＷＥＬＬ５４、および該ＰＷＥＬＬ５４の上部に形成されたＰ＋型半導体領域５５から構成されているガードリング２５が形成されている。ガードリング２５には、基準電位Ｖｓｓｏｓｃが給電される。
【０１０４】
ガードリング２５の右側には、ＮＷＥＬＬ３０、ＰＷＥＬＬ３１、ＮＷＥＬＬ３２を挟んで、基準電位Ｖｓｓｏｓｃが給電されるガードリング２６が形成されている。このガードリング２６は、半導体基板２８の上部に形成されたＰＷＥＬＬ５６、およびそのＰＷＥＬＬ５６の上部に形成されたＰ＋型半導体領域５７から構成されている。
【０１０５】
また、ガードリング２６の右側には、ＮＷＥＬＬ３８、ＰＷＥＬＬ３９、ＮＷＥＬＬ４０を挟んで、ガードリング２５が形成されている。このガードリング２５は、半導体基板２８の上部に形成されたＰＷＥＬＬ５８、およびそのＰＷＥＬＬ５８の上部に形成されたＰ＋型半導体領域５９から構成されている。
【０１０６】
ガードリング２５の右側には、基準電位Ｖｓｓが給電されるガードリング２５ａが形成されている。このガードリング２５ａは、半導体基板２８の上部に形成されたＰＷＥＬＬ６０、およびそのＰＷＥＬＬ６０の上部に形成されたＰ＋型半導体領域６１から構成されている。
【０１０７】
ガードリング２５ａの右側には、ＮＷＥＬＬ４４、ＰＷＥＬＬ４５、ＮＷＥＬＬ４６、ＰＷＥＬＬ４７、ＮＷＥＬＬ４８を挟んで、ガードリング２４が形成されている。ガードリング２４は、半導体基板２８の上部に形成されたＰＷＥＬＬ６２、およびそのＰＷＥＬＬ６２の上部に形成されたＰ＋型半導体領域６３から構成されている。
【０１０８】
図１６は、図１の間欠動作基準電圧発生回路１の構成に、保持電圧検知コンパレータ６４を加えた一例を示すブロック図である。
【０１０９】
保持電圧検知コンパレータ６４は、バイアス回路２から生成される、低精度のアナログレファレンス電圧信号ＣＶＲＥＦより、保持容量回路６のレファレンス保持容量電圧ＰＯＳＴＣＨＯＬＤの電圧レベルを比較し、低い場合には、極性信号ＦＯＲＣＥＯＮを反転させ強制的に基準電圧発生回路３、基準電圧生成回路４、ならびに容量充電レギュレータ１１をＯＮさせる。
【０１１０】
このように、保持電圧検知コンパレータ６４は、通常動作モード、およびスタンバイモード中に保持容量ＣＨのレファレンス保持容量電圧ＰＯＳＴＣＨＯＬＤのレベルが低いことを判断すると、チップ内外のなんらかの原因で、内部電源電圧Ｖｉｎｔが内部回路の論理が不定となる電圧低下する前に、該内部電源電圧Ｖｉｎｔのレファレンス電圧を本来の動作電圧まで復帰させる効果を有している。なお、消費電流は、図１７に示すように、保持電圧検知コンパレータ６４分が加算されることになる。
【０１１１】
なお、低精度のアナログレファレンス電圧信号ＣＶＲＥＦは、ＣＰＵ２２などの内部回路で用いられるＣＭＯＳ回路のＰＭＯＳトランジスタのしきい値Ｖｔｈｐ、ＮＭＯＳトランジスタのしきい値Ｖｔｈｎ、しきい値の和（Ｖｔｈｐ＋Ｖｔｈｎ）より高い電圧であるため、内部回路の論理が不確定になったかの判断基準となる。
【０１１２】
それにより、本実施の形態によれば、消費電流の大きい基準電圧発生回路３、基準電圧生成回路４、ならびに容量充電レギュレータ１１を間欠的にＯＮ／ＯＦＦさせることで、消費電流を大幅に低減させることができる。
【０１１３】
（実施の形態２）
図１８は、本発明の実施の形態２による間欠動作基準電圧発生回路の一例を示すブロック図、図１９は、図１８の間欠動作基準電圧発生回路を用いて構成した半導体チップにおけるレイアウトの一例を示す説明図、図２０は、図１８の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図、図２１は、図１８の間欠動作基準電圧発生回路における状態遷移図である。
【０１１４】
本実施の形態２において、間欠動作基準電圧発生回路１ａは、図１８に示すように、前記実施の形態１の図１の構成に、スイッチＳＷ３〜ＳＷ６が新たに追加された構成となっている。図１では、レファレンス切り替え用のスイッチＳＷ１，ＳＷ２により、レファレンス電圧ＶＲＥＦとして、基準電圧生成回路４の出力であるレファレンス電圧ＰＲＥＶＲＥＦか、アナログバッファ７の出力かを接続用ディレイ１３から出力されるレファレンス切り替え信号ＣＮＴＳＷにより切り替えていた。
【０１１５】
一方、図１８では、レファレンス切り替え用のスイッチＳＷ３〜ＳＷ６と、通常／スタンバイ状態選択信号ＡＣＴ１，ＡＣＴ２を利用し、保持容量ＣＨに基準電圧発生回路３から出力されるレファレンス電圧ＰＲＥＶＢＧＲ，または基準電圧生成回路４の出力であるレファレンス電圧ＰＲＥＶＲＥＦのいずれかを保持する。
【０１１６】
これにより、スタンバイモードとして、基準電圧発生回路３と基準電圧生成回路４とを間欠動作させるスタンバイ（間欠ＶＲＥＦ）モードと、基準電圧発生回路３のみ間欠動作し、基準電圧生成回路４が常時ONとなるスタンバイ（間欠ＶＢＧＲ）モードを生成することができる。
【０１１７】
このように、間欠動作基準電圧発生回路１ａの構成により、スタンバイモードにおいても容量保持しないレファレンス電圧ＶＲＥＦ２を利用することができる。
【０１１８】
図１９は、間欠動作基準電圧発生回路１ａが設けられた半導体集積回路装置における半導体チップＣＨＰのレイアウトの一例を示す説明図である。
【０１１９】
正方形状の半導体チップＣＨＰのそれぞれの外周辺部には、Ｉ／Ｏ領域１５がレイアウトされている。Ｉ／Ｏ領域１５より内側の右上方には、間欠動作基準電圧発生回路１ａがレイアウトされている。
【０１２０】
間欠動作基準電圧発生回路１ａの左側には、レギュレータ１７がレイアウトされており、その下方には、ＰＬＬ１８がレイアウトされており、該ＰＬＬ８の右側には、電圧低下検知回路６５（ＬＶＤ３）がレイアウトされている。
【０１２１】
ＰＬＬ１８の下方には、レギュレータ１９がレイアウトされており、該レギュレータ１９の右側には、レギュレータ２０がレイアウトされている。そして、レギュレータ２０の右側には、電圧低下検知回路６６（ＬＶＤ４）がレイアウトされている。
【０１２２】
レギュレータ１９の下方には、電圧低下検知回路６７（ＬＶＤ１）がレイアウトされており、該電圧低下検知回路６７の下方には、ＲＡＭ２１がレイアウトされている。このＲＡＭ２１の右側には、ＣＰＵ２２がレイアウトされている。
【０１２３】
ＣＰＵ２２の上方には、レジスタ６８、および電圧低下検知回路６９（ＬＶＤ２）がそれぞれレイアウトされている。ＣＰＵ２２の右側には、不揮発性メモリ２３がレイアウトされている。
【０１２４】
この図１９に示すような構成では、半導体チップＣＨＰ内部の電源電圧（Ｖｉｎｔ，Ｖｉｎｔ＿ＲＡＭ，Ｖｉｎｔ＿ＰＬＬ）や外部電源電圧（Ｖｅｘｔ）を電圧低下検知回路６５，６６，６７，６９により通常動作モードだけでなく、電圧精度が通常動作時より劣化するがスタンバイモードにおいても電圧低下検知が行うことが可能となる。
【０１２５】
なお、スタンバイ（間欠ＶＲＥＦ）モードにおける低消費電流効果は図２のとおりであるが、スタンバイ（間欠ＶＢＧＲ）モードにおける低消費電流効果は、図２０に示すようになる。
【０１２６】
低消費電流効果は、基準電圧生成回路４が常時ONしている分スタンバイ（間欠ＶＢＧＲ）モードの方が小さい。また、通常動作モード、スタンバイ（間欠ＶＲＥＦ）モード、スタンバイ（間欠ＶＢＧＲ）モード、およびオーバラップ状態の遷移は、図２１に示す通りとなる。
【０１２７】
（実施の形態３）
図２２は、本発明の実施の形態３による間欠動作基準電圧発生回路の一例を示すブロック図、図２３は、図２２の間欠動作基準電圧発生回路における状態遷移図、図２４は、図２２の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【０１２８】
本実施の形態３においては、間欠動作基準電圧発生回路１ｂが、図２２に示すように、前記実施の形態１の図１の構成からレファレンス切り替え用のスイッチＳＷ１，ＳＷ２、接続判定コンパレータ１２、ならびに接続用ディレイ１３を取り除き、分周制御回路１４の分周比切り替え信号ＦＤＳＥＬと通常／スタンバイ状態選択信号ＡＣＴとのみで通常動作モードとスタンバイモード間の遷移を行う（図２３）ものである。
【０１２９】
接続判定コンパレータ１２、および接続用ディレイ１３は、スタンバイモードから通常動作モードに遷移する際に、アナログバッファ７の出力とレファレンス電圧ＰＲＥＶＲＥＦを通常／スタンバイ状態選択信号ＡＣＴの切り替えにより単純に接続してしまうとインピーダンスの違いにより出力電圧ドロップが生じることを回避するために使用されていたが、図２２の回路構成の場合には、常にアナログバッファ７の出力がレファレンス電圧ＶＲＥＦの出力となっているため、接続判定コンパレータ１２と接続用ディレイ１３とを不要とすることができる。
【０１３０】
これにより、図２４に示すように、消費電流を低減することができるとともに、レファレンス電圧ＰＲＥＶＲＥＦとアナログバッファ７の出力とを切り換える際に生じる電圧ドロップを低減することができるので、オーバラップ期間を不要にすることができる。
【０１３１】
（実施の形態４）
図２５は、本発明の実施の形態４による間欠動作基準電圧発生回路の一例を示すブロック図、図２６は、図２５の間欠動作基準電圧発生回路による低消費電力効果の一例を示す説明図である。
【０１３２】
本実施の形態４においては、間欠動作基準電圧発生回路１ｃが、図２５に示すように、前記実施の形態３の図２２の構成から、発振回路５の動作電圧ＶＯＳＣを生成するＶＯＳＣレギュレータ９とレベルシフタ１０とを削除した構成とし、発振回路５を外部電源電圧Ｖｅｘｔで動作させている。
【０１３３】
この構成は、システム電源に用いる間欠動作基準電圧発生回路１ｃを動作させる上で最小限必要な回路となる。このように、接続判定コンパレータ１２、ならびに接続用ディレイ１３だけでなく、ＶＯＳＣレギュレータ９、レベルシフタ１０も削除することで、これら回路の自己消費電流がなくなり、図２６に示すように、スタンバイモード時の消費電流を低減する効果を大きくすることができる。
【０１３４】
（実施の形態５）
図２７は、本発明の実施の形態５による間欠動作基準電圧発生回路に設けられたバイアス回路の一例を示す回路図である。
【０１３５】
本実施の形態５においては、間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）に用いられるバイアス回路２の一例を示す。
【０１３６】
バイアス回路２は、図２７に示すように、ワイドラー型電流源回路からなり、ＣＭＯＳのトランジスタＭ０〜Ｍ３からなるカレントミラー回路と抵抗Ｒ０から定電流を生成する。
【０１３７】
定電流は、ＮＢＩＡＳを介して間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）内の他回路へ供給される。一方、ＰＭＯＳからなるトランジスタＭ４〜Ｍ７で構成される低精度のアナログレファレンス電圧信号ＣＶＲＥＦは、ダイオード接続により飽和動作するＰＭＯＳのトランジスタＭ７のゲート−ソース間電圧Ｖｇｓがもつ負の温度依存性と、ゲートを基準電位Ｖｓｓ固定することにより線形動作するＰＭＯＳのトランジスタＭ５，Ｍ６のドレイン−ソース間電圧Ｖｄｓが持つ正の温度依存性を加算することにより、温度依存性を低減している。
【０１３８】
なお、ＰＭＯＳのトランジスタＭ５〜Ｍ７は、抵抗や寄生バイポーラ素子に比べプロセス変動の影響をうけやすいため、基準電圧発生回路３のようなトリミング前電圧精度は期待できない。
【０１３９】
また、トランジスタＭ１０〜Ｍ１７は、ワイドラー型電流源回路を起動させるスタートアップ回路である。ワイドラー型電流源回路は、自己バイアス回路構成であるため、リーク電流以外流れず回路動作しない安定状態と定電流を供給できる通常動作モードが存在する。スタートアップ回路は、外部電源電圧Ｖｅｘｔ投入後にバイアス回路２が前者の回路動作しない安定状態に陥ることを回避するためのものである。
【０１４０】
（実施の形態６）
図２８は、本発明の実施の形態６による間欠動作基準電圧発生回路に設けられた基準電圧発生回路の一例を示す回路図である。
【０１４１】
本実施の形態６においては、間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）に用いられる基準電圧発生回路３の一例を示す。
【０１４２】
基準電圧発生回路３は、図２８に示すように、オペアンプＡＭＰ２がＰＮＰ寄生バイポーラのトランジスタＱ１０のベース−エミッタ間電圧Ｖｂｅ１０と抵抗Ｒ１１と抵抗Ｒ１２の中間電位が等しくなるように動作する。
【０１４３】
このとき、ＰＮＰ寄生バイポーラのトランジスタＱ１０，Ｑ１１に流れる電流密度の差より、トランジスタＱ１０のベース−エミッタ間電圧Ｖｂｅ１０とトランジスタQ１１のベース−エミッタ間電圧Ｖｂｅ１１に電位差△Ｖｂｅが生じるが、この電位差△Ｖｂｅは正の温度依存性を持つため、電位差△Ｖｂｅを抵抗比（Ｒ１３／Ｒ１１）倍した電圧とベース−エミッタ間電圧Ｖｂｅ１０自体が持つ負の温度依存性を加算することで、温度依存性の小さいレファレンス電圧ＰＲＥＶＢＧＲ＝Ｖｂｅ１０＋（Ｒ１３／Ｒ１１）×△Ｖｂｅが生成できる。
【０１４４】
なお、ＰＮＰ寄生バイポーラのトランジスタＱ１０，Ｑ１１は、標準ＣＭＯＳプロセスで形成可能な素子であり、プロセスコストの増大はない。
【０１４５】
（実施の形態７）
図２９は、本発明の実施の形態７による間欠動作基準電圧発生回路に設けられた基準電圧発生回路の一例を示す回路図である。
【０１４６】
本実施の形態７においては、前記実施の形態６に示した基準電圧発生回路３における他の構成例を示す。
【０１４７】
この場合、基準電圧発生回路３は、図２９に示すように、寄生バイポーラトランジスタとしてＮＰＮ型のトランジスタＱ１〜Ｑ３を用い、かつ寄生ＮＰＮのトランジスタＱ１，Ｑ２を３端子素子として利用することで、オペアンプＡＭＰ０，ＡＭＰ１の入力電圧オフセットを低減し、レファレンス電圧ＰＲＥＶＢＧＲのトリミング前電圧精度を向上することのできる回路構成となっている。
【０１４８】
これは、図２８の基準電圧発生回路３と同じくオペアンプＡＭＰ０，ＡＭＰ１からＮＰＮ型のトランジスタＱ１，Ｑ２のベース−エミッタ間電圧△Ｖｂｅを抵抗Ｒ１により取り出すが、トランジスタＱ１，Ｑ２のコレクタ側で電圧比較を行うため、結果としてコレクタ電流Ｉｃとベース電流Ｉｂの比ｈｆｅ＝Ｉｃ／Ｉｂ分入力電圧オフセットが低減されることになる。
【０１４９】
なお、ｈｆｅ比の大きな寄生ＮＰＮバイポーラトランジスタを構成するには、コレクタをＤＥＥＰ−ＮＷＥＬＬで形成することが多く、標準ＣＭＯＳプロセスに、該ＤＥＥＰ−ＮＷＥＬＬを加えた３重ウェル構造のＣＭＯＳプロセスが必要となってくる。
【０１５０】
ＤＥＥＰ−ＮＷＥＬＬを追加することはプロセスコスト増であるが、このＤＥＥＰ−ＮＷＥＬＬをＩ／Ｏ領域に用いられるトランジスタのＥＳＤ（静電気放電）保護用素子の一部として利用したり、基板ノイズ分離のためＡＤＣ（アナログ／デジタル変換）などのチップ内モジュールで用いたりするなど一般的に用いられることが多く、基準電圧発生回路３の電圧精度向上のため寄生ＮＰＮトランジスタが用いられることも多い。
【０１５１】
（実施の形態８）
図３０は、本発明の実施の形態８による間欠動作基準電圧発生回路に設けられた基準電圧生成回路の一例を示す回路図である。
【０１５２】
本実施の形態８においては、間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）に用いられる基準電圧生成回路４の一例を示す。
【０１５３】
基準電圧生成回路４は、図３０に示すように、オペアンプＡＭＰ１０、トランジスタＭ６０，Ｍ７０〜Ｍ７２、論理和回路ＯＲ２、スイッチＳＷ１０〜ＳＷ１２、および抵抗Ｒ５０〜Ｒ６３，Ｒ７０〜Ｒ７２，Ｒ８０〜Ｒ８３，Ｒ９０〜Ｒ９３からなる。
【０１５４】
基準電圧生成回路４は、基準電圧発生回路３などの出力電圧を入力電圧ＶＩＮとして抵抗比により電圧変換し、チップに必要なレファレンス電圧ＰＲＥＶＲＥＦ，ＶＲＥＦ２を生成する回路である。
【０１５５】
なお、このレファレンス電圧の調整はｉビットのトリミング信号ＴＲＩＭにより、抵抗分圧比を調整することで行われる。
【０１５６】
（実施の形態９）
図３１は、本発明の実施の形態９による間欠動作基準電圧発生回路に設けられた発振回路の一例を示す回路図である。
【０１５７】
本実施の形態９においては、間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）に用いられる発振回路５における構成の一例を示す。
【０１５８】
発振回路５は、図３１に示すように、トランジスタＭ８０〜Ｍ８９，Ｍ９０〜Ｍ９５，Ｍ１００〜Ｍ１０５，Ｍ１１０，Ｍ１１１、静電容量素子Ｃ０〜Ｃ３、およびインバータＩＮＶ０，ＩＮＶ１からなり、奇数段（図３１では５段）のインバータ回路からなるリングオシレータで構成され、バイアス回路２で決められる定電流と、ＶＯＳＣレギュレータ９が生成する発振回路５の動作電圧である動作電圧ＶＯＳＣ、および静電容量素子Ｃ０〜Ｃ３の値により生成する基準クロックＣＬＫの発振周波数が決定される。
【０１５９】
（実施の形態１０）
図３２は、本発明の実施の形態１０による間欠動作基準電圧発生回路に設けられた分周制御回路の一例を示す回路図、図３３は、図３２の分周制御回路における動作波形の一例を示すタイミングチャートである。
【０１６０】
本実施の形態１０においては、間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）に用いられる分周制御回路１４における構成の一例を示す。
【０１６１】
分周制御回路１４は、図３２に示すように、発振回路５が生成した基準クロックＣＬＫ、またはこの基準クロックＣＬＫをレベルシフタ１０により電圧振幅を変換したクロックＣＬＫ＿ＵＰをエッジトリガDフリップフロップからなるフリップフロップＤＦＦ０〜ＤＦＦ３とインバータＩＮＶ２０〜ＩＮＶ２３からなる分周回路で分周した後、論理回路（インバータＩＮＶ１１、および論理積回路ＡＮＤ０〜ＡＮＤ２）により、イネーブル信号ＶＲＥＦＯＮ、ならびにサンプリング／ホールド信号ＣＨＯＬＤＳＷを生成する。
【０１６２】
また、図３３に分周制御回路１４の動作波形例を示す。なお、この図３３においては、クロックＣＬＫＩＮを１６分周し、イネーブル信号ＶＲＥＦＯＮがＨｉレベルとなる２クロック期間と、保持容量ＣＨに電圧をチャージするためサンプリング／ホールド信号ＣＨＯＬＤＳＷをＨｉレベルとする１クロック期間を生成するとともに、１４クロック期間はイネーブル信号ＶＲＥＦＯＮなどをＯＦＦすることで、基準電圧発生回路３、および基準電圧生成回路４のＯＮ／ＯＦＦ期間は１／８分周動作となっている。
【０１６３】
（実施の形態１１）
図３４は、本発明の実施の形態１１による間欠動作基準電圧発生回路に設けられた低精度レファレンス回路の一例を示す回路図、図３５は、本発明の実施の形態１１による間欠動作基準電圧発生回路に設けられた接続用ディレイの一例を示す回路図である。
【０１６４】
本実施の形態１１においては、間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）に用いられる低精度レファレンス回路８における構成の一例を示す。
【０１６５】
低精度レファレンス回路８は、図３４に示すように、オペアンプＡＭＰ２０、トランジスタＭ１４０，Ｍ１５０〜Ｍ１５２から構成されている。
【０１６６】
この場合、低精度レファレンス回路８は、基準電圧生成回路４に類似の回路であるが、高い電圧精度を求められていないこと、入力電圧ＶＩＮとして入力される低精度のアナログレファレンス電圧信号ＣＶＲＥＦの２倍程度の電圧をレファレンス電圧ＣＶＲＥＦ２として生成できればよいので、ダイオード接続したＭＯＳのトランジスタＭ１５１，Ｍ１５２などを抵抗の代わりとして用いることで、低消費電流で面積の小さい回路を実現している。
【０１６７】
また、図３５は、間欠動作基準電圧発生回路１（１ａ，１ｂ、１ｃ）に用いられる接続用ディレイ１３における構成の一例を示した回路図である。
【０１６８】
接続用ディレイ１３は、アナログ、またはデジタルディレイ回路かその両方で構成されており、図３５は、アナログまたはデジタルディレイ回路の両方を含むものである。
【０１６９】
アナログディレイ回路は、図３５におけるＣＭＯＳのトランジスタＭ１４０〜Ｍ１４５、インバータＩＮＶ４３，ＩＮＶ４４、および静電容量素子Ｃ１０から構成され、アナログレファレンス信号ＮＢＩＡＳの定電流を元に、静電容量素子Ｃ１０に電荷を充電し、インバータＩＮＶ４３の論理しきい値を超えるまでの期間の遅延時間が得られるものである。
【０１７０】
一方、デジタルディレイ回路は、エッジトリガＤフリップフロップからなるフリップフロップＤＦＦ２０，ＤＦＦ２１と論理回路（インバータＩＮＶ４１，ＩＮＶ４２、および論理積回路ＡＮＤ１１）から構成されており、入力クロックＣＬＫＩＮを元に遅延時間を生成するものである。
【０１７１】
これらのディレイ期間を利用し、スタンバイモードから通常動作モードへの遷移時の電圧ドロップの発生を低減する。なお、アナログディレイを用いるかデジタルディレイを用いるかは、通常動作モード時に発振回路５が動作中かどうかで切り替わる仕組みとなっている。
【０１７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１７３】
本発明は、レファレンス電圧を生成するレファレンス電圧生成回路を有する半導体集積回路装置に適している。
【符号の説明】
【０１７４】
１  間欠動作基準電圧発生回路
１ａ  間欠動作基準電圧発生回路
１ｂ  間欠動作基準電圧発生回路
１ｃ  間欠動作基準電圧発生回路
２  バイアス回路
３  基準電圧発生回路
４  基準電圧生成回路
５  発振回路
６  保持容量回路
７  アナログバッファ
８  低精度レファレンス回路
９  ＶＯＳＣレギュレータ
１０  レベルシフタ
１１  容量充電レギュレータ
１２  接続判定コンパレータ
１３  接続用ディレイ
１４  分周制御回路
１５  Ｉ／Ｏ領域
１６  システム電源回路
１７  レギュレータ
１８  ＰＬＬ
１９  レギュレータ
２０  レギュレータ
２１  ＲＡＭ
２２  ＣＰＵ
２３  不揮発性メモリ
２４  ガードリング
２５  ガードリング
２５ａ  ガードリング
２６  ガードリング
２７  メタルシールド配線
２７ａ  メタルシールド配線
２８  半導体基板
２９  ＤＥＥＰ−ＮＷＥＬＬ
３０  ＮＷＥＬＬ
３１  ＰＷＥＬＬ
３２  ＮＷＥＬＬ
３３  ＰＷＥＬＬ
３４  Ｐ＋型半導体領域
３５  ＰＷＥＬＬ
３６  Ｐ＋型半導体領域
３７  ＤＥＥＰ−ＮＷＥＬＬ
３８  ＮＷＥＬＬ
３９  ＰＷＥＬＬ
４０  ＮＷＥＬＬ
４１  ＰＷＥＬＬ
４２  Ｐ＋型半導体領域
４３  ＤＥＥＰ−ＮＷＥＬＬ
４４  ＮＷＥＬＬ
４５  ＰＷＥＬＬ
４６  ＮＷＥＬＬ
４７  ＰＷＥＬＬ
４８  ＮＷＥＬＬ
４９  ＰＷＥＬＬ
５０  Ｐ＋型半導体領域
５１  ビア
５２  ＰＷＥＬＬ
５３  Ｐ＋型半導体領域
５４  ＰＷＥＬＬ
５５  Ｐ＋型半導体領域
５６  ＰＷＥＬＬ
５７  Ｐ＋型半導体領域
５８  ＰＷＥＬＬ
５９  Ｐ＋型半導体領域
６０  ＰＷＥＬＬ
６１  Ｐ＋型半導体領域
６２  ＰＷＥＬＬ
６３  Ｐ＋型半導体領域
６４  保持電圧検知コンパレータ
６５  電圧低下検知回路
６６  電圧低下検知回路
６７  電圧低下検知回路
６８  レジスタ
６９  電圧低下検知回路
Ｍ１〜Ｍ７  トランジスタ
Ｍ１０〜Ｍ１７  トランジスタ
Ｍ６０  トランジスタ
Ｍ７０〜Ｍ７２  トランジスタ
Ｍ８０〜Ｍ８９  トランジスタ
Ｍ９０〜Ｍ９５  トランジスタ
Ｍ１００〜Ｍ１０５  トランジスタ
Ｍ１１０〜Ｍ１１２  トランジスタ
Ｍ１４０  トランジスタ
Ｍ１５０〜Ｍ１５２  トランジスタ
Ｑ１〜Ｑ３  トランジスタ
Ｑ１０，Ｑ１１  トランジスタ
ＣＨ  保持容量
ＳＷＨ  スイッチ
ＳＷ１〜ＳＷ６  スイッチ
ＣＨＰ  半導体チップ
ＭＨ１〜ＭＨ５  配線層
Ｒ０，Ｒ１１，Ｒ１２  抵抗
Ｒ５０〜Ｒ６３  抵抗
Ｒ７０〜Ｒ７２  抵抗
Ｒ８０〜Ｒ８３  抵抗
Ｒ９０〜Ｒ９３  抵抗
ＡＭＰ０〜ＡＭＰ２  オペアンプ
ＡＭＰ１０，ＡＭＰ２０  オペアンプ
ＯＲ２  論理和回路
Ｃ０  静電容量素子
ＩＮＶ０，ＩＮＶ１  インバータ
ＩＮＶ２０〜ＩＮＶ２３  インバータ
ＩＮＶ４１〜ＩＮＶ４４  インバータ
ＤＦＦ０〜ＤＦＦ３  フリップフロップ
ＤＦＦ２０，ＤＦＦ２１  フリップフロップ
ＡＮＤ０〜ＡＮＤ２，ＡＮＤ１１  論理積回路
Ｃ１０  静電容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005412190.tif 000006
【図６】
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【図７】
0005412190.tif 000008
【図８】
0005412190.tif 000009
【図９】
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【図１０】
0005412190.tif 000011
【図１１】
0005412190.tif 000012
【図１２】
0005412190.tif 000013
【図１３】
0005412190.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0005412190.tif 000018
【図１８】
0005412190.tif 000019
【図１９】
0005412190.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
0005412190.tif 000035
【図３５】
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