(57)【特許請求の範囲】
【請求項１】
多段のシフトレジスタを備える走査線駆動回路であって、
前記多段のシフトレジスタの各段は、
出力信号を出力するための出力端子と、
前段の出力信号を受ける第１入力端子と、
次段の出力信号を受ける第２入力端子と、
第１電圧信号が供給される第１電圧信号端子と、
第２電圧信号が供給される第２電圧信号端子と、
クロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードと前記第１電圧信号端子との間に接続する第３トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続する第４トランジスタと
を備え、前記第１および第２電圧信号のレベルを切り替えることで、走査方向を変更可能であり、
前記多段のシフトレジスタの最前段の前記第１入力端子と最後段の前記第２入力端子には同一のスタートパルスが入力され、
前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後、次のフレーム期間に前記スタートパルスが活性化されるまで、前記特定段の前記クロック端子に供給されるクロック信号が非活性レベルに維持され、
前記特定段の出力信号の活性期間後に、一定期間、前記第１および第２電圧信号の両方が非活性レベルにされると共に前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項２】
多段のシフトレジスタを備える走査線駆動回路であって、
前記多段のシフトレジスタの各段は、
出力信号を出力するための出力端子と、
前段の出力信号を受ける第１入力端子と、
次段の出力信号を受ける第２入力端子と、
第１電圧信号が供給される第１電圧信号端子と、
第２電圧信号が供給される第２電圧信号端子と、
クロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードと前記第１電圧信号端子との間に接続する第３トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続する第４トランジスタと
を備え、前記第１および第２電圧信号のレベルを切り替えることで、走査方向を変更可能であり、
前記多段のシフトレジスタの最前段の前記第１入力端子と最後段の前記第２入力端子には同一のスタートパルスが入力され、
前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後、次のフレーム期間に前記スタートパルスが活性化されるまで、前記特定段の前記クロック端子に供給されるクロック信号が非活性レベルに維持され、
前記多段のシフトレジスタの各段において前記第２トランジスタの制御電極が接続するノードを第２ノードとすると、
前記最前段および前記最後段以外の各段は、
前記第１入力端子に接続した制御電極を有し、前記第２ノードと前記第２電圧信号端子との間に接続する第５トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第２ノードと前記第１電圧信号端子との間に接続する第６トランジスタとをさらに備え、
前記最前段は、
第１制御信号が供給される第１制御信号端子と、
前記第１入力端子に接続した制御電極を有し、前記第２ノードと前記第１制御信号端子との間に接続する第７トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第２ノードと前記第１電圧信号端子との間に接続する第８トランジスタとをさらに備え、
前記最後段は、
第２制御信号が供給される第２制御信号端子と、
前記第１入力端子に接続した制御電極を有し、前記第２ノードと前記第２電圧信号端子との間に接続する第９トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第２ノードと前記第２制御信号端子との間に接続する第１０トランジスタとをさらに備え、
前記特定段の出力信号の活性期間後に、一定期間、前記第１および第２電圧信号の両方が非活性レベルにされると共に前記第１および第２制御信号と前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項３】
請求項２記載の走査線駆動回路であって、
前段から後段へ向けて信号をシフトさせる順方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第１制御信号が非活性レベルにされると共に前記第２制御信号が活性レベルにされ、
後段から前段へ向けて信号をシフトさせる逆方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第１制御信号が活性レベルにされると共に前記第２制御信号が非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項４】
請求項２または請求項３記載の走査線駆動回路であって、
前記第１制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の１つであり、
前記第２制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の他の１つである
ことを特徴とする走査線駆動回路。
【請求項５】
多段のシフトレジスタを備える走査線駆動回路であって、
前記多段のシフトレジスタの各段は、
出力信号を出力するための出力端子と、
前段の出力信号を受ける第１入力端子と、
次段の出力信号を受ける第２入力端子と、
第１電圧信号が供給される第１電圧信号端子と、
第２電圧信号が供給される第２電圧信号端子と、
クロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードと前記第１電圧信号端子との間に接続する第３トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続する第４トランジスタと
を備え、前記第１および第２電圧信号のレベルを切り替えることで、走査方向を変更可能であり、
前記多段のシフトレジスタの各段において前記第２トランジスタの制御電極が接続するノードを第２ノードとすると、
前記最前段および前記最後段以外の各段は、
前記第１入力端子に接続した制御電極を有し、前記第２ノードと前記第２電圧信号端子との間に接続する第５トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第２ノードと前記第１電圧信号端子との間に接続する第６トランジスタとをさらに備え、
前記最前段は、
第１制御信号が供給される第１制御信号端子と、
前記第１入力端子に接続した制御電極を有し、前記第２ノードと前記第１制御信号端子との間に接続する第７トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第２ノードと前記第１電圧信号端子との間に接続する第８トランジスタとをさらに備え、
前記最後段は、
第２制御信号が供給される第２制御信号端子と、
前記第１入力端子に接続した制御電極を有し、前記第２ノードと前記第２電圧信号端子との間に接続する第９トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第２ノードと前記第２制御信号端子との間に接続する第１０トランジスタとをさらに備え、
前記多段のシフトレジスタの最前段の前記第１入力端子と最後段の前記第２入力端子には同一のスタートパルスが入力され、
前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後に、一定期間、前記第１および第２電圧信号の両方が非活性レベルにされる共に前記第１および第２制御信号と前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項６】
請求項５記載の走査線駆動回路であって、
前段から後段へ向けて信号をシフトさせる順方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第１制御信号が非活性レベルにされると共に前記第２制御信号が活性レベルにされ、
後段から前段へ向けて信号をシフトさせる逆方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第１制御信号が活性レベルにされると共に前記第２制御信号が非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項７】
請求項５または請求項６記載の走査線駆動回路であって、
前記第１制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の１つであり、
前記第２制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の他の１つである
ことを特徴とする走査線駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される走査線駆動回路に関し、特に、同一導電型の電界効果トランジスタのみを用いた構造のシフトレジスタによって構成され、双方向走査が可能な走査線駆動回路に関するものである。
【背景技術】
【０００２】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示素子（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するための走査線駆動回路（ゲート線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【０００４】
シフトレジスタを用いたゲート線駆動回路は、走査線（ゲート線）ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【０００５】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１５７５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の図１６には、２相のクロック信号を用いて駆動される双方向走査が可能なゲート線駆動回路の例が示される。同図のゲート線駆動回路では、実際にゲート線の駆動を行う単位シフトレジスタ（ＳＲＣ１〜ＳＲＣ４）に加えて、２つのダミー単位シフトレジスタ（ダミーステージ０、ダミーステージ１）が用いられている。最後段（ＳＲＣ４）のさらに後段に設けられたダミー単位シフトレジスタ（ダミーステージ１）は、順方向（ＳＲＣ１からＳＲＣ４への方向）走査時に、最後段（ＳＲＣ４）をリセットさせる目的で設けられている。最前段（ＳＲＣ１）のさらに前段に設けられたダミー単位シフトレジスタ（ダミーステージ０）は、逆方向（ＳＲＣ４からＳＲＣ１への方向）走査時に、最前段（ＳＲＣ１）をリセットさせる目的で設けられている。
【０００８】
このように、特許文献１では、実際にゲート線の駆動を行うものの他に、２つのダミー単位シフトレジスタが設けられるため、その分だけゲート線駆動回路に必要とされる形成面積が大きくなる。回路の形成面積の増大は、表示装置のコスト増大の要因となるため好ましくない。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、ダミー単位シフトレジスタを必要としない双方向走査型のゲート線駆動回路およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る走査線駆動回路は、多段のシフトレジスタを備え、前記多段のシフトレジスタの各段は、出力信号を出力するための出力端子と、前段の出力信号を受ける第１入力端子と、次段の出力信号を受ける第２入力端子と、第１電圧信号が供給される第１電圧信号端子と、第２電圧信号が供給される第２電圧信号端子と、クロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードと前記第１電圧信号端子との間に接続する第３トランジスタと、前記第２入力端子に接続した制御電極を有し、前記第１ノードと前記第２電圧信号端子との間に接続する第４トランジスタとを備え、前記第１および第２電圧信号のレベルを切り替えることで、走査方向を変更可能であり、前記多段のシフトレジスタの最前段の前記第１入力端子と最後段の前記第２入力端子には同一のスタートパルスが入力され、前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後、次のフレーム期間に前記スタートパルスが活性化されるまで、前記特定段の前記クロック端子に供給されるクロック信号が非活性レベルに維持され、前記特定段の出力信号の活性期間後に、一定期間、前記第１および第２電圧信号の両方が非活性レベルにされると共に前記スタートパルスが活性レベルにされるものである。
【発明の効果】
【００１１】
本発明に係る走査線駆動回路によれば、ダミー単位シフトレジスタが不要であるため、走査線駆動回路の形成面積の増大を抑えることができ、電気光学装置の低コスト化に寄与できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る液晶表示装置の構成を示す概略ブロック図である。
【図２】実施の形態１に係るゲート線駆動回路の構成を示す図である。
【図３】実施の形態１に係るゲート線駆動回路に適用可能な単位シフトレジスタの一例を示す回路図である。
【図４】実施の形態１に係るゲート線駆動回路の回路図である。
【図５】実施の形態１に係るゲート線駆動回路の回路図である。
【図６】実施の形態１に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図７】実施の形態１に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【図８】実施の形態１の第１の変更例に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図９】実施の形態１の第１の変更例に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【図１０】実施の形態１の第２の変更例に係るゲート線駆動回路の構成を示す図である。
【図１１】実施の形態１の第２の変更例に係るゲート線駆動回路の回路図である。
【図１２】実施の形態１の第２の変更例に係るゲート線駆動回路の回路図である。
【図１３】実施の形態１の第２の変更例に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図１４】実施の形態１の第２の変更例に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１４】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００１５】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００１６】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００１７】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００１８】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００１９】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２０】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２１】
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（例えば図１３の時刻ｔ3とｔ4の間隔）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
【００２２】
＜実施の形態１＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
【００２３】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００２４】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００２５】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２６】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００２７】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２８】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００２９】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００３０】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３１】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００３２】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００３３】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００３４】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００３５】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００３６】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００３７】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部２０とを一体的に形成し、ソースドライバ４０については液晶アレイ部２０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３８】
図２は、本実施の形態に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、信号のシフト方向を変更可能な双方向シフトレジスタを用いて構成されている。即ち、当該ゲート線駆動回路３０は、縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…，ＳＲnから成る多段のシフトレジスタを備えている（以下、単位シフトレジスタＳＲ1，ＳＲ2，…，ＳＲnを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。
【００３９】
図２に示すクロック信号発生器３１は、互いに位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、互いに逆相であり、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【００４０】
スタートパルス発生器３２は、画像信号の各フレーム期間の先頭に対応するタイミングで活性化するスタートパルスＳＰを生成する。
【００４１】
電圧信号発生器３３は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。第１および第２電圧信号Ｖｎ，Ｖｒは互いに相補な信号であり、電圧信号発生器３３は、前段から後段への向き（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には、第１電圧信号ＶｎをＨレベルにし、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn−２，…の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベルにし、第１電圧信号ＶｎをＬレベルにする。
【００４２】
それぞれの単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。
【００４３】
各単位シフトレジスタＳＲにおいて、出力信号Ｇを出力するための出力端子ＯＵＴは、対応するゲート線ＧＬに接続される。つまり、各単位シフトレジスタＳＲの出力信号Ｇは、ゲート線ＧＬを活性化するための垂直（又は水平）走査パルスとなる。
【００４４】
各単位シフトレジスタＳＲのクロック端子ＣＫには、その前後に隣接する単位シフトレジスタＳＲと異なるクロック信号が入力されるよう、クロック信号ＣＬＫ，／ＣＬＫの片方が入力される。図２の例では、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。ここではｎを偶数と仮定し、最後段の単位シフトレジスタＳＲnにはクロック信号／ＣＬＫが供給されるものとする。
【００４５】
スタートパルス発生器３２が出力するスタートパルスＳＰは、最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１と、最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲnの第２入力端子ＩＮ２とに入力される。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１は、自身の前段の出力端子ＯＵＴに接続される。また第ｎ−１段目以前の第２入力端子ＩＮ２は、自身の次段の出力端子ＯＵＴに接続される。
【００４６】
また電圧信号発生器３３が出力する第１電圧信号Ｖｎは、各単位シフトレジスタＳＲの第１電圧信号端子Ｔ１に入力され、第２電圧信号Ｖｒは、各単位シフトレジスタＳＲの第２電圧信号端子Ｔ２に入力される。第１および第２電圧信号Ｖｎ，Ｖｒのレベルが変化すると、各単位シフトレジスタＳＲにおける信号のシフト方向が切り替わる。
【００４７】
各単位シフトレジスタＳＲは、順方向シフトの場合には前段の出力信号Ｇを時間的にシフトさせて次段の単位シフトレジスタＳＲへと伝達し、逆方向シフトの場合には、次段の出力信号Ｇを時間的にシフトさせて前段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００４８】
図３は、本実施の形態のゲート線駆動回路３０に適用可能な単位シフトレジスタＳＲの一例を示す図である。また図４および図５は、図３の単位シフトレジスタＳＲを用いて構成したゲート線駆動回路３０の回路図である。図４は最前の２段（第１段目と第２段目）である単位シフトレジスタＳＲ1，ＳＲ2の部分を示し、図５は最後の２段（第ｎ−１段目と第ｎ段目）である単位シフトレジスタＳＲn-1，ＳＲnの部分を示している。
【００４９】
ゲート線駆動回路３０において、各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では代表的に第ｋ段目の単位シフトレジスタＳＲkについて説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるとする。
【００５０】
単位シフトレジスタＳＲkは、図２で示した第１および第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、第１および第２電圧信号端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳ（以下「ロー側電源電位」）が供給される第１電源端子Ｓ１および、高電位側電源電位ＶＤＤ（以下「ハイ側電源電位」）が供給される第２電源端子Ｓ２を有している。以下の説明では、ロー側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００５１】
単位シフトレジスタＳＲkの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することで、出力信号Ｇkを活性レベル（Ｈレベル）にする出力プルアップトランジスタである。トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給することで、出力信号Ｇkを比活性レベル（Ｌレベル）に維持する出力プルダウントランジスタである。単位シフトレジスタＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。
【００５２】
ノードＮ１と第１電圧信号端子Ｔ１との間には、トランジスタＱ３が接続し、そのゲートは第１入力端子ＩＮ１に接続する。ノードＮ１と第２電圧信号端子Ｔ２との間には、トランジスタＱ４が接続し、そのゲートは第２入力端子ＩＮ２に接続される。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５が接続されている。このトランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）の期間、ノードＮ１を非活性レベル（Ｌレベル）に維持するよう機能する。
【００５３】
ノードＮ２と第２電源端子Ｓ２との間にはトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ６は、ゲートがドレインと同じく第２電源端子Ｓ２に接続し、いわゆるダイオード接続されている。トランジスタＱ７のゲートはノードＮ１に接続する。
【００５４】
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく設定されている。よってノードＮ１がＨレベルになってトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになる。反対にノードＮ１がＬレベルのときはトランジスタＱ７がオフするので、ノードＮ２はトランジスタＱ６によって充電されてＨレベルになる。即ちトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。当該インバータは、トランジスタＱ２（出力プルダウントランジスタ）を駆動する「プルダウン駆動回路」として機能する。
【００５５】
図３の単位シフトレジスタＳＲkの動作を説明する。説明の簡単のため、当該単位シフトレジスタＳＲkのクロック端子ＣＫにはクロック信号ＣＬＫが入力されるものと仮定する（奇数段の単位シフトレジスタＳＲ1，ＳＲ3等がこれに該当する）。またクロック信号ＣＬＫ，／ＣＬＫ、第１および第２電圧信号Ｖｎ，Ｖｒ、並びに第１および第２制御パルスＳＴｎ，ＳＴｒにおいては、Ｈレベル（活性レベル）の電位はハイ側電源電位ＶＤＤと等しく、Ｌレベル（非活性レベル）の電位はロー側電源電位ＶＳＳ（＝０）に等しいものとする。さらに単位シフトレジスタＳＲkを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
【００５６】
ゲート線駆動回路３０が順方向シフトの動作を行うとき（以下、単に「順方向シフト時」と称することもある）の単位シフトレジスタＳＲkの動作を説明する。順方向シフト時では、第１電圧信号端子Ｔ１に供給される第１電圧信号ＶｎはＨレベル（ＶＤＤ）に設定され、第２電圧信号端子Ｔ２に供給される第２電圧信号Ｖｒは、Ｌレベル（ＶＳＳ）に設定される。よってトランジスタＱ３は、ノードＮ１を充電（プルアップ）するトランジスタとして機能し、トランジスタＱ４は、ノードＮ１を放電（プルダウン）するトランジスタとして機能する。
【００５７】
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）の状態であるとする。このときトランジスタＱ７はオフしているので、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また当該初期状態では、クロック信号ＣＬＫ、前段（単位シフトレジスタＳＲk-1）の出力信号Ｇk-1、並びに次段（単位シフトレジスタＳＲk+1）の出力信号Ｇk+1は、全てＬレベルであるとする。
【００５８】
ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態（以下「リセット状態」）では、トランジスタＱ１がオフ、トランジスタＱ２がオンになるので、単位シフトレジスタＳＲkの出力信号Ｇkは、クロック信号ＣＬＫのレベルに関係なくＬレベルに維持される。即ち、単位シフトレジスタＳＲkに接続されたゲート線ＧＬkは非選択状態にある。またリセット状態では、トランジスタＱ５がオンし、ノードＮ１は低インピーダンスでＬレベルに維持される。
【００５９】
その状態から、前段の出力信号Ｇk-1（第１段目の場合はスタートパルスとしてのスタートパルスＳＰ）がＨレベルになると、トランジスタＱ３がオンし、ノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ７がオンし、ノードＮ２はＬレベル（≒ＶＳＳ：トランジスタＱ６，Ｑ７のオン抵抗比により決まる電位）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下「セット状態」）になると、トランジスタＱ１がオン、トランジスタＱ２がオフになる。
【００６０】
その後、前段の出力信号Ｇk-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態のＨレベルになるので、単位シフトレジスタＳＲkのセット状態は維持される。
【００６１】
続いてクロック信号ＣＬＫがＨレベルになると、トランジスタＱ１がオン、トランジスタＱ２がオフになっているため、出力端子ＯＵＴが充電されて、出力信号Ｇkのレベルが上昇する。このときトランジスタＱ１の寄生容量（ゲート・ソース間、ゲート・ドレイン間およびゲート・チャネル間の容量成分）および容量素子Ｃを介した結合により、ノードＮ１が昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。
【００６２】
従って、出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫと同じ電位ＶＤＤまで上昇する。このように出力信号ＧkがＨレベルになると、ゲート線ＧＬkが選択状態になる。
【００６３】
その後クロック信号ＣＬＫがＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬkは非選択状態に戻る。またこのときノードＮ１は昇圧される前の電位（ＶＤＤ−Ｖｔｈ）に戻る。
【００６４】
一方、単位シフトレジスタＳＲkの出力信号Ｇkは、次段である単位シフトレジスタＳＲk+1の第１入力端子ＩＮ１に入力されるため、単位シフトレジスタＳＲk+1は、先ほど出力信号ＧkがＨレベルになったときにセット状態になっている。
【００６５】
よってクロック信号／ＣＬＫがＨレベルになると、次段の出力信号Ｇk+1がＨレベルになる。すると単位シフトレジスタＳＲkでは、トランジスタＱ４がオンになり、ノードＮ１が放電されてＬレベル（ＶＳＳ）になる。応じてトランジスタＱ７がオフになり、ノードＮ２はトランジスタＱ６により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。即ち、単位シフトレジスタＳＲはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２，Ｑ５がオンになる。
【００６６】
その後、クロック信号／ＣＬＫがＬレベルになるのと共に次段の出力信号Ｇk+1がＬレベルに戻る。応じてトランジスタＱ４はオフになるが、トランジスタＱ５がオンしているため、ノードＮ１は低インピーダンスのＬレベルに維持される。
【００６７】
以降、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬkの非選択期間の間、出力信号Ｇkは低インピーダンスでＬレベルに維持される。
【００６８】
以上の順方向シフトの動作をまとめると、単位シフトレジスタＳＲkは、第１入力端子ＩＮ１に入力される前段の出力信号Ｇk-1（単位シフトレジスタＳＲ1ではスタートパルスＳＰ）の非活性期間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力信号Ｇkは低インピーダンスで非活性レベル（Ｌレベル）に維持される。そして前段の出力信号Ｇk-1が活性化すると、単位シフトレジスタＳＲkはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるので、クロック端子ＣＫに供給されるクロック信号（クロック信号ＣＬＫまたは／ＣＬＫ）が活性化する間、出力信号Ｇkが活性レベル（Ｈレベル）になる。そしてその後、第２入力端子ＩＮ２に入力される次段の出力信号Ｇk+1（単位シフトレジスタＳＲnではスタートパルスＳＰ）が活性化すると、元のリセット状態に戻る。
【００６９】
この結果、順方向シフト時のゲート線駆動回路３０では、図６に示すタイミング図のように、スタートパルスＳＰの活性化（時刻ｔ1）を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…がこの順に活性化する。それにより、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ３，…をこの順に駆動することができる。
【００７０】
ここで本実施の形態に係るゲート線駆動回路３０の駆動方法について説明する。図２，図５に示すように、本実施の形態では、スタートパルスＳＰは最後段である単位シフトレジスタＳＲnの第２入力端子ＩＮ２にも入力される。そのため順方向シフト時に単位シフトレジスタＳＲnのノードＮ１がトランジスタＱ４によって放電されるタイミングは、各フレーム期間の先頭にスタートパルスＳＰが活性化したとき（図６の時刻ｔ1）になる。
【００７１】
よって、単位シフトレジスタＳＲnは、単位シフトレジスタＳＲn-1の出力信号Ｇn-1の活性化に応じてセット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベル）になると、フレーム期間の最後（時刻ｔ２〜ｔ3）に出力信号Ｇnを活性化した後も、直ぐにはリセット状態に戻らず、次のフレーム期間でスタートパルスＳＰが活性化したとき（時刻ｔ1）にリセット状態に戻る（ノードＮ１のリーク電流は無視している）。つまり単位シフトレジスタＳＲnは、各フレーム期間同士の間のブランキング期間（時刻ｔ3〜次のフレームの時刻ｔ1）も、セット状態に維持されることになる。
【００７２】
ブランキング期間では、全てのゲート線ＧＬが非活性状態になるようにゲート線駆動回路３０の出力信号Ｇ1〜Ｇnが全てＬレベルに維持される必要がある。しかしブランキング期間に単位シフトレジスタＳＲnがセット状態のままであると、クロック信号／ＣＬＫが活性化したとき出力信号ＧnがＨレベルになるという誤動作が生じる。
【００７３】
そこで本実施の形態に係るゲート線駆動回路３０の駆動方法では、順方向シフト時のブランキング期間を通して、最終段（単位シフトレジスタＳＲn）のクロック端子ＣＫに入力されるクロック信号／ＣＬＫを非活性レベル（Ｌレベル）に維持する。クロック信号／ＣＬＫが活性化しなければ単位シフトレジスタＳＲnの出力信号Ｇnは活性化しないので、上記の誤動作は生じない。
【００７４】
順方向シフト時におけるブランキング期間は、フレーム期間の最後に活性化する出力信号Ｇnの活性期間（ゲート線ＧＬnの選択期間）が終了した時刻ｔ3から、次フレームのスタートパルスＳＰが活性化する時刻ｔ1までの期間として定義される。クロック信号／ＣＬＫは少なくともその間、非活性レベルに維持されればよいが、ブランキング期間が終わる時刻ｔ1と同時に活性化させるのは好ましくない。
【００７５】
時刻ｔ1では、単位シフトレジスタＳＲnのノードＮ１が放電されてトランジスタＱ１がオフするため、理論的にはそのときクロック信号／ＣＬＫが活性化しても出力信号Ｇnは活性化しない。しかしノードＮ１の放電速度によっては、トランジスタＱ１がオフするタイミングが遅れ、時刻ｔ1に出力信号Ｇnが活性化するという誤動作が生じる。よってブランキング期間の後にクロック信号／ＣＬＫの活性化させるタイミングは、時刻ｔ1に対してある程度遅らせることが好ましい。例えば図６のように、ブランキング期間後もスタートパルスＳＰの活性期間が終わるまで、クロック信号／ＣＬＫを活性化させないようにしてもよい。
【００７６】
なお、順方向シフト時には、単位シフトレジスタＳＲnのクロック端子ＣＫに供給されるクロック信号／ＣＬＫのみを、ブランキング期間を通して非活性レベルに維持させればよいが、図６のようにクロック信号ＣＬＫ，／ＣＬＫの両方を非活性レベル時に維持させてもよい。
【００７７】
以上のように本実施の形態では、順方向シフト時のブランキング期間に最後段の単位シフトレジスタＳＲnがセット状態になったままになるが、その間、単位シフトレジスタＳＲnのクロック端子ＣＫに供給されるクロック信号／ＣＬＫを非活性レベルに維持させることにより、単位シフトレジスタＳＲnの誤動作を防止することができる。よって単位シフトレジスタＳＲnのさらに後段に、ダミー単位シフトレジスタを設ける必要がない。
【００７８】
次に、ゲート線駆動回路３０が逆方向シフトの動作を行う場合（以下、単に「逆方向シフト時」と称することもある）における単位シフトレジスタＳＲの動作を説明する。逆方向シフト時には、各単位シフトレジスタＳＲの第１電圧信号端子Ｔ１に供給される第１電圧信号ＶｎがＬレベル（ＶＳＳ）に設定され、第２電圧信号端子Ｔ２に供給される第２電圧信号ＶｒがＨレベル（ＶＤＤ）に設定される。よって順方向シフトのときとは反対に、トランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。その結果、各段の単位シフトレジスタＳＲにおいて、トランジスタＱ３およびトランジスタＱ４の動作が、順方向シフトの場合と互いに入れ替わることになる。
【００７９】
従って逆方向シフト時の単位シフトレジスタＳＲkは、第２入力端子ＩＮ２に入力される次段の出力信号Ｇk+1（単位シフトレジスタＳＲnではスタートパルスＳＰ）の非活性期間はリセット状態を維持し、その間、出力信号Ｇkは低インピーダンスでＬレベル（ＶＳＳ）に維持される。そして出力信号Ｇk+1が活性化されると、単位シフトレジスタＳＲkはセット状態に切り替わり、クロック端子ＣＫに供給されるクロック信号（クロック信号ＣＬＫまたは／ＣＬＫ）が活性化する間、出力信号ＧkがＨレベルになる。そしてその後、第１入力端子ＩＮ１に入力される前段の出力信号Ｇk-1（単位シフトレジスタＳＲ1ではスタートパルスＳＰ）が活性化すると、元のリセット状態に戻る。
【００８０】
この結果、逆方向シフト時のゲート線駆動回路３０では、図７に示すタイミング図のように、スタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…がこの順に活性化する。それにより、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…をこの順に駆動することができる。
【００８１】
図２，図４に示すように、本実施の形態では、スタートパルスＳＰは最前段である単位シフトレジスタＳＲ1の第１入力端子ＩＮ１にも入力される。そのため逆方向シフト時に単位シフトレジスタＳＲ1のノードＮ１がトランジスタＱ３によって放電されるタイミングは、各フレーム期間の先頭にスタートパルスＳＰが活性化したとき（図７の時刻ｔ11）になる。
【００８２】
よって、単位シフトレジスタＳＲ1は、単位シフトレジスタＳＲ2の出力信号Ｇ2の活性化に応じてセット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベル）になると、フレーム期間の最後（時刻ｔ12〜ｔ13）に出力信号Ｇ1を活性化した後も、直ぐにはリセット状態に戻らず、次のフレーム期間でスタートパルスＳＰが活性化したとき（時刻ｔ11）にリセット状態に戻る（ノードＮ１のリーク電流は無視している）。つまり単位シフトレジスタＳＲ1は、ブランキング期間（時刻ｔ13〜次のフレームの時刻ｔ11）もセット状態に維持されることになる。
【００８３】
ブランキング期間に単位シフトレジスタＳＲ1がセット状態のままであると、クロック信号ＣＬＫが活性化したとき出力信号Ｇ1がＨレベルになるという誤動作が生じる。そこで逆方向シフト時には、ブランキング期間を通して、最前段（単位シフトレジスタＳＲ1）のクロック端子ＣＫに入力されるクロック信号ＣＬＫを非活性レベル（Ｌレベル）に維持する。クロック信号ＣＬＫが活性化しなければ単位シフトレジスタＳＲ1の出力信号Ｇ1は活性化しないので、上記の誤動作は生じない。
【００８４】
逆方向シフト時におけるブランキング期間は、フレーム期間の最後に活性化する出力信号Ｇ1の活性期間（ゲート線ＧＬ1の選択期間）が終了した時刻ｔ13から、次フレームのスタートパルスＳＰが活性化する時刻ｔ11までの期間として定義される。クロック信号ＣＬＫは少なくともその間、非活性レベルに維持されればよいが、時刻ｔ11に出力信号Ｇ1が活性化するという誤動作を防止するため、ブランキング期間の後にクロック信号ＣＬＫの活性化させるタイミングは、時刻ｔ11に対してある程度遅らせることが好ましい。例えば図７のように、ブランキング期間後もスタートパルスＳＰの活性期間が終わるまで、クロック信号ＣＬＫを活性化させないようにしてもよい。
【００８５】
以上のように本実施の形態では、逆方向シフト時のブランキング期間に最前段の単位シフトレジスタＳＲ1がセット状態になったままになるが、その間、単位シフトレジスタＳＲ1のクロック端子ＣＫに供給されるクロック信号ＣＬＫを非活性レベルに維持させることにより、単位シフトレジスタＳＲ1の誤動作を防止することができる。よって単位シフトレジスタＳＲ1のさらに前段に、ダミー単位シフトレジスタを設ける必要がない。
【００８６】
なお、逆方向シフト時には、単位シフトレジスタＳＲ1のクロック端子ＣＫに供給されるクロック信号ＣＬＫのみを、ブランキング期間を通して非活性レベルに維持させればよいが、図７のようにクロック信号ＣＬＫ，／ＣＬＫの両方を非活性レベル時に維持させてもよい。
【００８７】
以上の説明では、ゲート線駆動回路３０を２相のクロック信号ＣＬＫ、／ＣＬＫを用いて駆動する場合について説明したが、もちろん本発明は３相以上のクロック信号を用いて駆動されるゲート線駆動回路３０に対しても適用可能である。
【００８８】
［第１の変更例］
液晶表示装置などの電気光学装置の走査線駆動回路には、非晶質シリコン（ａ−Ｓｉ）を用いて形成したトランジスタ（ａ−Ｓｉトランジスタ）が広く使用されている。ａ−Ｓｉトランジスタは、ゲートが直流的にバイアスされるとしきい値電圧がシフトする特性があり、それが原因で走査線駆動回路の誤動作を引き起こすことが懸念される。
【００８９】
例えば図６に示したゲート線駆動回路３０の制御方法では、単位シフトレジスタＳＲnのトランジスタＱ１のゲート（ノードＮ１）がブランキング期間を通して正バイアスされ続けるので、トランジスタＱ１のしきい値電圧が正方向へシフトする。その結果、トランジスタＱ１の駆動能力が低下するため、ゲート線駆動信号Ｇnの立ち上がりおよび立ち下がりの速度が遅くなり、液晶アレイ部２０における表示不良を引き起こすという問題が生じる。
【００９０】
ここでは、実施の形態１のゲート線駆動回路３０の駆動方法において、この問題の発生を防止できる変更例を示す。図８、図９は、実施の形態１の第１の変更例に係るゲート線駆動回路３０の駆動方法を説明するための図であり、図８は、順方向シフトにおけるゲート線駆動回路３０の動作を示すタイミング図、図９は逆方向シフト時におけるゲート線駆動回路３０の動作を示すタイミング図である。
【００９１】
順方向シフト時には、図８に示すように、ブランキング期間内に入る時刻ｔ3直後の一定期間（時刻ｔ4〜ｔ5）、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＬレベルにすると共にスタートパルスＳＰをＨレベルにする。
【００９２】
スタートパルスＳＰがＨレベルにされることにより、最後段の単位シフトレジスタＳＲnはリセット状態になる。つまり単位シフトレジスタＳＲnのトランジスタＱ１のゲート（ノードＮ１）が、トランジスタＱ４により放電されてＬレベルになる。よって単位シフトレジスタＳＲnのトランジスタＱ１のゲートがブランキング期間を通して正バイアスされることが防止され、上記の問題の発生を抑えることができる。
【００９３】
時刻ｔ4〜ｔ5にスタートパルスＳＰを活性化させるとき、第１電圧信号ＶｎはＬレベルにされる。これは、ブランキング期間にスタートパルスＳＰを活性化させたときに最前段の単位シフトレジスタＳＲ1がセット状態になるのを防止して、単位シフトレジスタＳＲ1のトランジスタＱ１のしきい値電圧が正方向にシフトするのを防ぐためである。スタートパルスＳＰをＬレベルに戻した後、第１電圧信号Ｖｎは、次のフレームにおける順方向シフトの動作に備えてＨレベルに戻される。
【００９４】
また本変更例に係るゲート線駆動回路３０の駆動方法によれば、順方向シフト時のブランキング期間になった直後に、第１および第２電圧信号Ｖｎ，ＶｒをＬレベル、スタートパルスＳＰをＨレベルにすることによって、最後段の単位シフトレジスタＳＲnをリセット状態にできる。よって単位シフトレジスタＳＲnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【００９５】
一方、逆方向シフト時には、図９に示すように、ブランキング期間内に入る時刻ｔ13直後の一定期間（時刻ｔ14〜ｔ15）、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＬレベルにすると共にスタートパルスＳＰをＨレベルにする。スタートパルスＳＰがＨレベルにされることにより、最前段の単位シフトレジスタＳＲ1はリセット状態になる。つまり逆方向シフト時には、ブランキング期間になった直後の時刻ｔ14において、単位シフトレジスタＳＲ1のトランジスタＱ１のゲート（ノードＮ１）が、トランジスタＱ３により放電されてＬレベルになる。よって単位シフトレジスタＳＲ1のトランジスタＱ１のゲートがブランキング期間を通して正バイアスされることが防止され、上記の問題の発生を抑えることができる。
【００９６】
ブランキング期間内の時刻ｔ14〜ｔ15にスタートパルスＳＰを活性化させるとき、第２電圧信号ＶｒはＬレベルにされる。これは、ブランキング期間にスタートパルスＳＰを活性化させたときに最後段の単位シフトレジスタＳＲnがセット状態になるのを防止して、単位シフトレジスタＳＲnのトランジスタＱ１のしきい値電圧が正方向にシフトするのを防ぐためである。スタートパルスＳＰをＬレベルに戻した後、第２電圧信号Ｖｒは、次のフレームにおける逆方向シフトの動作に備えてＨレベルに戻される。
【００９７】
また本変更例に係るゲート線駆動回路３０の駆動方法によれば、逆方向シフト時のブランキング期間になった直後に、第１および第２電圧信号Ｖｎ，ＶｒをＬレベル、スタートパルスＳＰをＨレベルにすることによって、最前段の単位シフトレジスタＳＲ1をリセット状態にできる。よって単位シフトレジスタＳＲnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【００９８】
本変更例では、本実施の形態に係るゲート線駆動回路３０の駆動方法によって生じる、単位シフトレジスタＳＲ1，ＳＲnのトランジスタＱ１のしきい値電圧シフトの問題に着目し、その対策を示した。しかしゲート線駆動回路３０の単位シフトレジスタＳＲkは殆どの期間（次段の出力信号Ｇk+1の活性化から、その次のフレームで前段の出力信号Ｇk-1が活性化するまでの期間）リセット状態に維持されるので、トランジスタＱ２，Ｑ５のゲート（ノードＮ２）が直流的に正バイアスされてトランジスタＱ２，Ｑ５のしきい値電圧シフトも発生する。この対策としては、例えば本発明者による特許出願に対応する特開２００７−２５００５２号公報などに開示されている。
【００９９】
［第２の変更例］
高解像度の表示装置や撮像装置を実現するためには、ゲート線駆動回路３０を高速に動作させる必要があり、各単位シフトレジスタＳＲにおいて、出力信号Ｇの活性化および非活性化を行うトランジスタＱ１，Ｑ２の動作の高速化が要求される。そのためには、トランジスタＱ１，Ｑ２のゲートが接続するノードＮ１，Ｎ２それぞれの充電速度を高めることが効果的である。
【０１００】
しかし図３の単位シフトレジスタＳＲkでは、例えば順方向シフト時において前段の出力信号Ｇk-1が活性化したとき、ノードＮ１がトランジスタＱ３により充電されてＨレベルになり、応じてトランジスタＱ７がオンすることでノードＮ２の放電が行われる。つまり前段の出力信号Ｇk-1の活性化からノードＮ２の放電までの間に、ノードＮ１の充電時間相当の遅延がある。しかもトランジスタＱ３がノードＮ１の充電を開始するときトランジスタＱ５がオンしており、これはノードＮ１の充電時間が長くなる一因となっている。
【０１０１】
また次段の出力信号Ｇk+1が活性化したときは、ノードＮ１がトランジスタＱ４により放電されてＬレベルになり、応じてトランジスタＱ７がオフし、ノードＮ２はトランジスタＱ６によって充電されてＨレベルになる。トランジスタＱ６，Ｑ７はレシオ型インバータを構成しており、当該インバータが出力するＬレベルのオフセットを小さくすると共に貫通電流を抑制するために、トランジスタＱ６のオン抵抗は大きく設定される。そのためノードＮ２の充電速度の高速化には限界がある。
【０１０２】
図１０は、本変更例に係るゲート線駆動回路３０のブロック図である。当該ゲート線駆動回路３０は、図２とほぼ同じ構成であるが、最前段の単位シフトレジスタＳＲ1が第１制御信号端子ＣＴ１が設けられ、最後段の単位シフトレジスタＳＲnが第２制御信号端子ＣＴ２が設けられている。第１制御信号端子ＣＴ１および第２制御信号端子ＣＴ２にはそれぞれ所定の制御信号が供給されるが、ここでは第１制御信号端子ＣＴ１に供給される第１制御信号としてクロック信号ＣＬＫを用い、第２制御信号端子ＣＴ２に供給される第２制御信号としてクロック信号／ＣＬＫを用いる。これら第１および第２制御信号の選定手法については後述する。
【０１０３】
図１１および図１２は、本変更例に係るゲート線駆動回路３０の回路図である。図１１は最前の２段（第１段目と第２段目）である単位シフトレジスタＳＲ1，ＳＲ2の部分を示し、図１２は最後の２段（第ｎ−１段目と第ｎ段目）である単位シフトレジスタＳＲn-1，ＳＲnの部分を示している。
【０１０４】
本変更例のゲート線駆動回路３０では、最前段の単位シフトレジスタＳＲ1と、最後段の単位シフトレジスタＳＲnと、その間の単位シフトレジスタＳＲ2〜ＳＲn-1とでは、それぞれ構成が異なっている。
【０１０５】
まず第２段目から第ｎ−１段目までの単位シフトレジスタＳＲ2〜ＳＲn-1について説明する。単位シフトレジスタＳＲ2〜ＳＲn-1は全て同じ構成を有している。図１１の単位シフトレジスタＳＲ2および図１２の単位シフトレジスタＳＲn-1に示すように、単位シフトレジスタＳＲ2〜ＳＲn-1のそれぞれは、図３の回路に対し、ノードＮ２に接続したトランジスタＱ８，Ｑ９を設けた構成を有している。トランジスタＱ８は、ノードＮ２と第１電圧信号端子Ｔ１との間に接続し、そのゲートは第２入力端子ＩＮ２（トランジスタＱ４のゲート）に接続する。トランジスタＱ９は、ノードＮ２と第２電圧信号端子Ｔ２との間に接続し、そのゲートは第１入力端子ＩＮ１（トランジスタＱ３のゲート）に接続される。トランジスタＱ８，Ｑ９は、トランジスタＱ６よりもオン抵抗が充分小さく設定されている。
【０１０６】
この単位シフトレジスタＳＲk（２≦ｋ≦ｎ−１）の動作は図３の回路とほぼ同様であるので説明は省略するが、ノードＮ２の充放電が主にトランジスタＱ８，Ｑ９によって行われる点で、図３の場合と異なっている。
【０１０７】
即ち単位シフトレジスタＳＲkでは、例えば順方向シフト時において、前段の出力信号Ｇk-1が活性化すると、すぐにトランジスタＱ９がオンしてノードＮ２の放電を開始する。つまり図３の回路と異なり、前段の出力信号Ｇk-1の活性化からノードＮ２の放電までの間に、ノードＮ１の充電時間に相当する遅延はない。しかもノードＮ２が放電されてＬレベルになると、トランジスタＱ５がオフするためノードＮ１の充電時間も短縮される。
【０１０８】
さらに、次段の出力信号Ｇk+1が活性化すると、トランジスタＱ４によりノードＮ１が放電されてＬレベルになりトランジスタＱ７がオフする。このときトランジスタＱ８がオンしてノードＮ２を充電する。トランジスタＱ８はトランジスタＱ６よりもオン抵抗が小さく設定されているため、図３の回路よりもノードＮ２の充電速度は速くなる。
【０１０９】
また逆方向シフト時においては、次段の出力信号Ｇk+1が活性化すると、すぐにトランジスタＱ８がオンしてノードＮ２の放電を開始するので、順方向シフト時と同様にノードＮ１の充電時間が短縮される。さらに、前段の出力信号Ｇk-1が活性化したときはトランジスタＱ９がオンしてノードＮ２を充電するので、順方向シフト時と同様にノードＮ２の充電速度は速くなる。
【０１１０】
このように本変更例の単位シフトレジスタＳＲkでは、ノードＮ１，Ｎ２の充電速度が速いため、トランジスタＱ１，Ｑ２の動作が高速化される。従って、表示装置や撮像装置の高解像度化に寄与できる。
【０１１１】
一方、最前段の単位シフトレジスタＳＲ1は、図１１に示すように、単位シフトレジスタＳＲ2〜ＳＲnの回路に対し、トランジスタＱ９をノードＮ２と第１制御信号端子ＣＴ１との間に接続させたものである。また最後段の単位シフトレジスタＳＲnは、図１２に示すように、単位シフトレジスタＳＲ2〜ＳＲn-1の回路に対し、トランジスタＱ８をノードＮ２と第２制御信号端子ＣＴ２との間に接続させたものである。
【０１１２】
ここで本変更例に係るゲート線駆動回路３０の駆動方法について説明する。図１３は、順方向シフト時におけるゲート線駆動回路３０の動作を示すタイミング図である。順方向シフト時においては、図１３のように、フレーム期間の先頭でスタートパルスＳＰが活性化されるとき（時刻ｔ1）、単位シフトレジスタＳＲ1の第１制御信号端子ＣＴ１に供給される第１制御信号としてのクロック信号ＣＬＫはＬレベルに設定され、単位シフトレジスタＳＲnの第２制御信号端子ＣＴ２に供給される第２制御信号としてのクロック信号／ＣＬＫはＨレベルに設定される。
【０１１３】
このとき単位シフトレジスタＳＲ1では、トランジスタＱ９がノードＮ２を放電すると共に、トランジスタＱ３がノードＮ１を充電し、単位シフトレジスタＳＲ1はノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態になる。
【０１１４】
一方、単位シフトレジスタＳＲnでは、トランジスタＱ８のゲートがＨレベルになるが、第２制御信号端子ＣＴ２（クロック信号／ＣＬＫ）がＨレベルになっているのでノードＮ２の放電は行われない。また単位シフトレジスタＳＲnのトランジスタＱ４もオンするが第２電圧信号端子Ｔ２（第２電圧信号Ｖｒ）がＬレベルに設定されているので、ノードＮ１の充電も行われない。よって、単位シフトレジスタＳＲnはノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態に維持される。
【０１１５】
この後、スタートパルスＳＰとクロック信号／ＣＬＫ（第２制御信号）をＬレベルにするが、そのときクロック信号／ＣＬＫをスタートパルスＳＰよりも遅らせてＬレベルにすることが好ましい。クロック信号／ＣＬＫがスタートパルスＳＰより早くＬレベルになると、単位シフトレジスタＳＲnのノードＮ２がトランジスタＱ８を通して放電されるためである。
【０１１６】
以降は図３を用いたゲート線駆動回路３０と同様に、各単位シフトレジスタＳＲが動作して、出力信号Ｇ1，Ｇ2，Ｇ3，…が順に活性化される。
【０１１７】
そして最後から２段目の出力信号Ｇn-1が活性化すると、単位シフトレジスタＳＲnにおいて、トランジスタＱ９がノードＮ２を放電すると共に、トランジスタＱ３がノードＮ１を充電し、単位シフトレジスタＳＲnはノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態になる。単位シフトレジスタＳＲnの出力信号Ｇnは、クロック信号／ＣＬＫの活性期間（時刻ｔ２〜ｔ3）にＬレベルに戻る。
【０１１８】
本変更例では、ブランキング期間内に入る時刻ｔ3直後の一定期間（時刻ｔ4〜ｔ5）、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＬレベルにすると共に、スタートパルスＳＰと第１および第２の制御信号であるクロック信号ＣＬＫ，／ＣＬＫを何れもＨレベルにする。
【０１１９】
このとき最後段の単位シフトレジスタＳＲnでは、第２制御信号端子ＣＴ２（クロック信号／ＣＬＫ）がＨレベルなので、トランジスタＱ８がノードＮ２を充電してＨレベルにする。また第２電圧信号端子Ｔ２（第２電圧信号Ｖｒ）がＬレベルなのでトランジスタＱ４がノードＮ１を放電してＬレベルにする。よって単位シフトレジスタＳＲnはリセット状態になる。
【０１２０】
単位シフトレジスタＳＲ1では、トランジスタＱ３，Ｑ９がオンするが、第１電圧信号端子Ｔ１（第１電圧信号Ｖｎ）がＬレベル、第１制御信号端子ＣＴ１（クロック信号ＣＬＫ）がＨレベルなので、単位シフトレジスタＳＲ1は、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態で維持される。
【０１２１】
このように本変更例に係るゲート線駆動回路３０の駆動方法によれば、順方向シフト時のブランキング期間になった直後に、第１および第２電圧信号Ｖｎ，ＶｒをＬレベル、スタートパルスＳＰおよびクロック信号ＣＬＫ，／ＣＬＫ（第１および第２制御信号）をＨレベルにすることによって、最後段の単位シフトレジスタＳＲnをリセット状態にできる。よって単位シフトレジスタＳＲnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【０１２２】
なお、ブランキング期間に第１および第２電圧信号Ｖｎ，ＶｒをＬレベル、スタートパルスＳＰ、クロック信号ＣＬＫ，／ＣＬＫをＨレベルにするとき（時刻ｔ4）、クロック信号／ＣＬＫ（第２制御信号）は、スタートパルスＳＰよりも遅らせてＨレベルにすることが好ましい。単位シフトレジスタＳＲnのノードＮ１がトランジスタＱ４によって充分放電される前（つまりトランジスタＱ１がオフする前）に、クロック信号／ＣＬＫがＨレベルになると、出力信号Ｇnが活性化する誤動作が生じるからである。
【０１２３】
図１４は、逆方向シフト時におけるゲート線駆動回路３０の動作を示すタイミング図である。逆方向シフト時においては、図１４のように、フレーム期間の先頭でスタートパルスＳＰが活性化されるとき（時刻ｔ11）、単位シフトレジスタＳＲnの第２制御信号端子ＣＴ２に供給されるクロック信号／ＣＬＫ（第２制御信号）はＬレベルに設定され、単位シフトレジスタＳＲ1の第１制御信号端子ＣＴ１に供給されるクロック信号ＣＬＫ（第１制御信号）はＨレベルに設定される。
【０１２４】
このとき単位シフトレジスタＳＲnでは、トランジスタＱ８がノードＮ２を放電すると共に、トランジスタＱ４がノードＮ１を充電し、単位シフトレジスタＳＲnはノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態になる。
【０１２５】
一方、単位シフトレジスタＳＲ1では、トランジスタＱ９のゲートがＨレベルになるが、第１制御信号端子ＣＴ１（クロック信号ＣＬＫ）がＨレベルになっているのでノードＮ２の放電は行われない。また単位シフトレジスタＳＲ1のトランジスタＱ３もオンするが第１電圧信号端子Ｔ１（第１電圧信号Ｖｎ）がＬレベルに設定されているので、ノードＮ１の充電も行われない。よって、単位シフトレジスタＳＲ1はノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態に維持される。
【０１２６】
この後、スタートパルスＳＰとクロック信号ＣＬＫ（第１制御信号）をＬレベルにするが、そのときクロック信号ＣＬＫをスタートパルスＳＰよりも遅らせてＬレベルにすることが好ましい。クロック信号ＣＬＫがスタートパルスＳＰより早くＬレベルになると、単位シフトレジスタＳＲ1のノードＮ２がトランジスタＱ９を通して放電されるためである。
【０１２７】
以降は図３を用いたゲート線駆動回路３０と同様に、各単位シフトレジスタＳＲが動作して、出力信号Ｇn，Ｇn-1，Ｇn-2，…が順に活性化される。
【０１２８】
そして第２段目の出力信号Ｇ2が活性化すると、単位シフトレジスタＳＲ1において、トランジスタＱ８がノードＮ２を放電すると共に、トランジスタＱ４がノードＮ１を充電し、単位シフトレジスタＳＲ1はノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態になる。単位シフトレジスタＳＲ1の出力信号Ｇ1は、クロック信号ＣＬＫの活性期間（時刻ｔ12〜ｔ13）にＨレベルになる。
【０１２９】
本変更例では、ブランキング期間内に入る時刻ｔ13直後の一定期間（時刻ｔ14〜ｔ15）、第１および第２電圧信号Ｖｎ，Ｖｒの両方をＬレベルにすると共に、スタートパルスＳＰとクロック信号ＣＬＫ，／ＣＬＫ（第１および第２制御信号）を何れもＨレベルにする。
【０１３０】
このとき最前段の単位シフトレジスタＳＲ1では、第１制御信号端子ＣＴ１（クロック信号ＣＬＫ）がＨレベルなので、トランジスタＱ９がノードＮ２を充電してＨレベルにする。また第１電圧信号端子Ｔ１（第１電圧信号Ｖｎ）がＬレベルなのでトランジスタＱ３がノードＮ１を放電してＬレベルにする。よって単位シフトレジスタＳＲ1はリセット状態になる。
【０１３１】
単位シフトレジスタＳＲnでは、トランジスタＱ４，Ｑ８がオンするが、第２電圧信号端子Ｔ２（第２電圧信号Ｖｒ）がＬレベル、第２制御信号端子ＣＴ２（クロック信号／ＣＬＫ）がＨレベルなので、単位シフトレジスタＳＲnは、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態で維持される。
【０１３２】
このように本変更例に係るゲート線駆動回路３０の駆動方法によれば、逆方向シフト時のブランキング期間になった直後に、第１および第２電圧信号Ｖｎ，ＶｒをＬレベル、スタートパルスＳＰおよびクロック信号ＣＬＫ，／ＣＬＫ（第１および第２制御信号）をＨレベルにすることによって、最前段の単位シフトレジスタＳＲ1をリセット状態にできる。よって単位シフトレジスタＳＲ1のさらに前段にダミー単位シフトレジスタを設ける必要がない。
【０１３３】
なお、ブランキング期間に第１および第２電圧信号Ｖｎ，ＶｒをＬレベル、スタートパルスＳＰ、クロック信号ＣＬＫ，／ＣＬＫをＨレベルにするとき（時刻ｔ14）、クロック信号ＣＬＫ（第１制御信号）は、スタートパルスＳＰよりも遅らせてＨレベルにすることが好ましい。単位シフトレジスタＳＲ1のノードＮ１がトランジスタＱ３によって充分放電される前（つまりトランジスタＱ１がオフする前）に、クロック信号ＣＬＫがＨレベルになると、出力信号Ｇ1が活性化する誤動作が生じるからである。
【０１３４】
最後に、第１制御信号端子ＣＴ１に供給する第１制御信号と、第２制御信号端子ＣＴ２に供給する第２制御信号の選定手法について説明する。
【０１３５】
上記した単位シフトレジスタＳＲ1の動作から分かるように、第１制御信号端子ＣＴ１に供給される第１制御信号は、
条件ａ１：順方向シフト時には、各フレーム期間の最初にスタートパルスＳＰが活性レベルになる間、第１制御信号は非活性レベルになる
条件ａ２：逆方向シフト時には、各フレーム期間の最初にスタートパルスＳＰが活性レベルになる間、第１制御信号も活性レベルになる
という２つの条件を満たすように制御される。
【０１３６】
また単位シフトレジスタＳＲnの動作から分かるように、第２制御信号端子ＣＴ２に供給される第２制御信号は、
条件ｂ１：順方向シフト時には、各フレーム期間の最初にスタートパルスＳＰが活性レベルになる間、第２制御信号も活性レベルになる
条件ｂ２：逆方向シフト時には、各フレーム期間の最初にスタートパルスＳＰが活性レベルになる間、第２制御信号は非活性レベルになる
という２つの条件を満たすように制御される。
【０１３７】
つまり、第１および第２制御信号は、各フレームの先頭（時刻ｔ1および時刻ｔ11）で上記の４つの条件を満たすように制御可能で、且つ、ブランキング期間になったとき（時刻ｔ4および時刻ｔ14）共に活性レベルになるように制御可能な信号であればよい。しかし、そのような制御信号を別途用意すると、その分だけ信号線が多く必要になるため好ましくない。
【０１３８】
一方、各単位シフトレジスタＳＲを駆動するクロック信号は、スタートパルスＳＰの活性期間やブランキング期間には実質的に不要である（単位シフトレジスタＳＲの動作に影響しない）ので、これを第１および第２制御信号として兼用させることができる。そうすれば信号線の数を増やさずに済む。このような観点から、本変更例では、第１制御信号としてクロック信号ＣＬＫを用い、第２制御信号としてクロック信号／ＣＬＫを用いた。
【０１３９】
さらに、図１０に示したゲート線駆動回路３０の構成では、本来的に、クロック信号ＣＬＫは条件ａ１、ａ２を満たす周期で活性化する信号であり、クロック信号／ＣＬＫは条件ｂ１、ｂ２を満たす周期で活性化する信号である。よって、第１制御信号としてクロック信号ＣＬＫを用い、第２制御信号としてクロック信号／ＣＬＫを用いれば、各フレームの先頭（時刻ｔ1または時刻ｔ11）においてクロック信号ＣＬＫ，／ＣＬＫに対する例外的な制御を行わずとも自ずと条件ａ１，ａ２，ｂ１，ｂ２が満たされることになり、第１および第２制御信号の制御が簡略化されるという利点も得られる。
【符号の説明】
【０１４０】
１０  液晶表示装置、２０  液晶アレイ部、２５  画素、３０  ゲート線駆動回路、３１  クロック信号発生器、３２  スタートパルス発生器、３３  電圧信号発生器、ＧＬ  ゲート線、ＳＲ  単位シフトレジスタ、ＩＮ１  第１入力端子、ＩＮ２  第２入力端子、ＯＵＴ  出力端子、ＣＫ  クロック端子、Ｔ１  第１電圧信号端子、Ｔ２  第２電圧信号端子、ＣＴ１  第１制御信号端子、ＣＴ２  第２制御信号端子、ＳＰ  スタートパルス、ＣＬＫ，／ＣＬＫ  クロック信号、Ｖｎ  第１電圧信号、Ｖｒ  第２電圧信号。
【図１】
0005473686.tif 000002
【図２】
0005473686.tif 000003
【図３】
0005473686.tif 000004
【図４】
0005473686.tif 000005
【図５】
0005473686.tif 000006
【図６】
0005473686.tif 000007
【図７】
0005473686.tif 000008
【図８】
0005473686.tif 000009
【図９】
0005473686.tif 000010
【図１０】
0005473686.tif 000011
【図１１】
0005473686.tif 000012
【図１２】
0005473686.tif 000013
【図１３】
0005473686.tif 000014
【図１４】
0005473686.tif 000015