(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリデバイスであって、
−  インターフェースを有し、該インターフェースは：
−  入力クロック信号を受信するための入力ポートと；
−  コントローラから発行され、消去命令を含む、一組の命令を受信するためのデータラインとを有し、
更に、当該不揮発性半導体メモリデバイスは：
−  フィードバックループ構造をなす回路構成要素を有し、基準クロックに基づいて同期クロック信号を出力するモジュールと；
−  前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態、および前記基準クロックが前記入力クロック信号から切り離される第２のオペレーション状態の間で制御可能に切り換えをすることが可能なクロック制御回路と；
−  前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記クロック制御回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えさせる命令処理ユニットと；
を有し、
−  前記基準クロックが前記入力クロック信号をトラッキングする場合は、前記モジュールは第１の量のパワーを消費し、かつ前記基準クロックが前記入力クロック信号から切り離された場合は、前記モジュールは前記第１の量より小さいパワーの第２の量のパワーを消費し、
前記命令処理ユニットは、前記コントローラによって前記デバイスが非選択とならない限り、前記クロック制御回路が前記第２のオペレーション状態へ切り換わるのを防止する、
不揮発性半導体メモリデバイス。
【請求項２】
前記消去命令を認識した前記命令処理ユニットに応答して、ビジーであることを示す信号を出力するための制御回路を更に有する、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項３】
前記命令処理ユニットは、前記消去命令を認識することに応答して、制御ロジックに、消去動作を開始させる、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項４】
前記消去動作が終了した後、前記命令処理ユニットは、前記クロック制御回路を前記第１のオペレーション状態に切換復帰させる、
請求項３記載の不揮発性半導体メモリデバイス。
【請求項５】
前記消去動作が終了する前に、前記命令処理ユニットは、前記クロック制御回路を、前記第１のオペレーション状態に切換復帰させる、
請求項３記載の不揮発性半導体メモリデバイス。
【請求項６】
前記デバイスの準備ができていることを示す信号を、前記命令処理ユニットが前記クロック制御回路を前記第１のオペレーション状態に切換復帰させた後に出す、制御回路、
を有する請求項５記載の不揮発性半導体メモリデバイス。
【請求項７】
複数の不揮発性メモリ・セルを更に有し、
前記命令処理ユニットは、少なくともいくつかの前記不揮発性メモリ・セルが消去された後、前記クロック制御回路を、前記第１のオペレーション状態に切換復帰させる、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項８】
前記モジュールは、
前記基準クロックに基づいて、同期クロック信号を生成するクロック同期回路、
を有する請求項１記載の不揮発性半導体メモリデバイス。
【請求項９】
前記命令は、更にプログラム命令を有し、かつ
前記命令処理ユニットは、前記コントローラ発行の前記プログラム命令を認識することに応答して、前記クロック制御回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換える、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１０】
複数の不揮発性メモリ・セルを更に有し
前記プログラム命令は、少なくともいくつかの前記不揮発性メモリ・セルをプログラムする命令である、請求項９記載の不揮発性半導体メモリデバイス。
【請求項１１】
前記インターフェースは、前記コントローラからデバイス選択信号を受信するための入力ポートを有し、前記デバイス選択信号は、前記デバイスが選択されたかまたは非選択とされたかどうかを示す、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１２】
前記命令処理ユニットは、前記デバイス選択信号が前記デバイスを選択したことを示すときでも、前記クロック制御回路を前記第２のオペレーション状態へ切り換えることを可能とする、
請求項１１記載の不揮発性半導体メモリデバイス。
【請求項１３】
前記命令処理ユニットは、前記デバイスが非選択とされたことを、前記デバイス選択信号が示さない限り、前記クロック制御回路が前記第２のオペレーション状態へ切り換わるのを防止する、
請求項１１記載の不揮発性半導体メモリデバイス。
【請求項１４】
前記基準クロックが前記入力クロック信号をトラッキングする場合、前記モジュールはユニット時間につき第１の平均数の信号遷移を遂行し、かつ、
前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはユニット時間につき前記第１の平均数の信号遷移より少ない、ユニット時間につき第２の平均数の信号遷移を遂行する、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１５】
前記コントローラ発行の前記命令は、エンコードされ、
前記命令処理ユニットは、デコーダを含み、かつ、
前記コントローラ発行の特定の命令を認識するために、前記デコーダは、前記特定の命令をデコードする  
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１６】
前記消去命令は、ＢＬＯＣＫ  ＥＲＡＳＥ命令である、請求項１記載の不揮発性半導体メモリデバイス。
【請求項１７】
当該不揮発性半導体メモリデバイスが、ＮＡＮＤフラッシュメモリ・デバイスとしてインプリメントされる、請求項１記載の不揮発性半導体メモリデバイス。
【請求項１８】
前記コントローラ発行の前記命令を認識するために、前記命令処理ユニットは、少なくとも一つのレジスタに前記データラインを経て受信される情報をロードし、かつ前記情報を前記命令にデコードする、
請求項１記載の不揮発性半導体メモリデバイス。
【請求項１９】
不揮発性半導体メモリデバイスであって：
−  入力クロック信号を提供するための第１の手段と；
−  フィードバックループ構造の回路構成要素を有し、かつ基準クロックに基づいて同期クロック信号を出力する第２の手段と；
−  前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離された第２のオペレーション状態との間で制御可能に切り換えをするための第３の手段と；
−  コントローラ発行の消去命令を含む命令を認識し、前記消去命令を認識することに応答して前記第３の手段の前記オペレーション状態を変化させるための第４の手段と；
を有し、
−  前記基準クロックが前記入力クロック信号をトラッキングする場合、前記第２の手段はパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記第２の手段はパワーの前記第１の量より少ないパワーの第２の量を消費し、
前記第４の手段は、前記コントローラによって前記デバイスが非選択とならない限り、前記第３の手段が前記第２のオペレーション状態へ切り換わるのを防止する、
不揮発性半導体メモリデバイス。
【請求項２０】
入力クロック信号が提供され、かつ、フィードバックループ構造の、基準クロックに基づいて同期クロック信号を出力する回路構成要素を有するモジュールを含む不揮発性半導体メモリデバイスによってインプリメントされる方法であって：
−  前記デバイスの第１のオペレーション状態において前記入力クロック信号に追従するようにし、かつ、前記デバイスの第２のオペレーション状態において前記入力クロック信号から切り離されるようにする、前記基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号を追従する場合、前記モジュールはパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量が消費されるより、少ないパワーの第２の量を消費するところのステップと；
−  コントローラから受信される消去命令を認識することに応答して、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えるために前記デバイスを作動させるステップと；
を有し、
前記デバイスを作動させるステップは、前記コントローラによって前記デバイスが非選択とならない限り、前記第２のオペレーション状態へ切り換わるのを防止する、
方法。
【請求項２１】
システムであって：
−  マスタークロック信号を出し、かつ消去命令を含む命令を出すコントローラと；
−  不揮発性半導体メモリデバイスとを有し、
該不揮発性半導体メモリデバイスは：
−  インターフェースを有し、
該インターフェースは：
−  前記マスタークロック信号に関連する入力クロック信号を受信するための入力ポートと；
−  前記コントローラ発行の前記命令を受信するための一組のデータラインと；
−  フィードバックループ構造の回路構成要素を有する、基準クロックに基づいて同期クロック信号を出力するモジュールと；
−  前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離される第２のオペレーション状態との間で制御可能に切り換えすることが可能なクロック制御回路と；
−  前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記クロック制御回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換える命令処理ユニットと；
を有し、
−  前記基準クロックが前記入力クロック信号をトラッキングする場合、前記モジュールはパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量より少ないパワーの第２の量を消費し、
前記命令処理ユニットは、前記コントローラによって前記デバイスが非選択とならない限り、前記クロック制御回路が前記第２のオペレーション状態へ切り換わるのを防止する、
システム。
【請求項２２】
コンピュータ可読の命令が記録されたコンピュータ可読の記憶媒体であって、命令が処理された場合：
不揮発性半導体メモリデバイスの第１のオペレーション状態の場合に入力クロック信号に追従するように、かつ、前記デバイスの第２のオペレーション状態の場合に前記入力クロック信号から切り離されるように、基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号に追従する場合、パワーの第１の量が、前記基準クロックに基づいて同期クロック信号を出力するフィードバックループ構造の回路構成要素を有するモジュールによって消費され、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量より少ないパワーの第２の量を消費するところのステップ；および、
−  コントローラから受信される消去命令を認識することに応答して、前記デバイスを、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えるようにするステップ；
の機能を有し、
前記切り換えるようにするステップは、前記コントローラによって前記デバイスが非選択とならない限り、前記第２のオペレーション状態へ切り換わるのを防止し、
前記不揮発性半導体メモリデバイスを提供するために使用される、コンピュータに実行させる命令が記録されたコンピュータ可読の記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力削減機能を有する不揮発性半導体メモリデバイスに関する。
【背景技術】
【０００２】
［出願についてのクロス・リファレンス］
本出願は、米国特許法（３５ＵＳＣ）１１９条（ｅ）の下で２００７年１２月２１日に出願された米国仮出願の出願番号第６１／０１５７２４号の利益を享受し、この引用をもって本願明細書に組み込まれたものとする。
【０００３】
本出願は、また、米国特許法（３５ＵＳＣ）１１９条（ｅ）の下で２００８年４月２９日に出願された米国仮出願の出願番号第６１／０４８７３７号の利益を享受し、この引用をもって、本願明細書に組み込まれたものとする。
［背景］
不揮発性メモリは、主に変更される可能性がある持続的なデータを記憶する様々な目的のために使用される。不揮発性の書き換え可能メモリの現実的応用としては、デジタル画像、コンピュータファイル、デジタル的に記録された音楽その他の記憶が含まれる。したがって、不揮発性の書換え可能メモリ素子は、電子機器（例えばコンピュータ、デジタル・カメラ、ＭＰ３プレーヤ、留守番電話、携帯電話、など）に日常的に利用される。
【０００４】
書換えを可能とする不揮発性メモリデバイスによって物理的にデータが記憶される状況をよく目にする。多くのコンピュータ・ハードディスクにおいて見られるように、１つの例は磁気ディスクを使用することが挙げられる。他の例としては、ＣＤ−Ｒ／Ｗのような光ディスクの使用である。他の例としては、電気的に消去可能、およびプログラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）のような固体メモリ回路がある。この具体例はフラッシュメモリ・デバイスである。フラッシュメモリ・デバイスは、１つのオペレーションにおいて、１つの大きな不揮発性メモリ・セルを消去するために高電圧を利用する。これらのセルを新しいデータによって再プログラムすることを可能とする。それらのロバスト性、利便性、および低コストによって、フラッシュメモリ・デバイスは不揮発性メモリの市場において大きく普及している。そして、不揮発性メモリを求める要求は、高くなってきている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願第１１／７７９，６８５号（発明の名称：フラッシュメモリに対する部分的なブロック消去アーキテクチャ）
【特許文献２】米国特許第５，７０８，６１１号明細書
【特許文献３】米国特許第５，７９６，６７３号明細書
【特許文献４】米国特許第５，９０３，４９６号明細書
【特許文献５】米国特許第６，０２６，４６５号明細書
【特許文献６】米国特許第６，０８７，８６８号明細書
【特許文献７】米国特許第６，４３８，０６０号明細書
【特許文献８】米国特許第６，４４２，６４４号明細書
【特許文献９】米国特許第６，５７０，７９１号明細書
【特許文献１０】米国特許第６，６０５，９６９号明細書
【特許文献１１】米国特許第６，７９１，８８９号明細書
【特許文献１２】米国特許第６，８０９，９９０号明細書
【特許文献１３】米国特許第６，８５０，４５８号明細書
【特許文献１４】米国特許第７，０７８，９５０号明細書
【特許文献１５】米国特許第７，０９６，２８３号明細書
【特許文献１６】米国特許第７，１７７，２０８号明細書
【特許文献１７】米国特許第７，２２７，３８３号明細書
【特許文献１８】米国特許第７，２９８，６７０号明細書
【特許文献１９】米国特許第５，４５２，２５９号明細書
【特許文献２０】米国特許第５，４７３，５６３号明細書
【特許文献２１】米国特許第５，５２６，３１１号明細書
【特許文献２２】米国特許第５，５４１，８７９号明細書
【特許文献２３】米国特許第５，５４６，３４１号明細書
【特許文献２４】米国特許第５，７７８，４１９号明細書
【特許文献２５】米国特許第５，８０６，０７０号明細書
【特許文献２６】米国特許第６，０９１，６６０号明細書
【特許文献２７】米国特許第６，１４８，３６３号明細書
【特許文献２８】米国特許第６，３１７，８１２号明細書
【特許文献２９】米国特許第６，７１５，０４４号明細書
【特許文献３０】米国特許第７，０３１，２２１号明細書
【特許文献３１】米国特許第６，０５２，３３１号明細書
【特許文献３２】米国特許第６，７０７，７４７号明細書
【特許文献３３】米国特許第６，８４２，３９６号明細書
【特許文献３４】米国特許第６，６９６，８６５号明細書
【特許文献３５】米国特許第５，９７３，５５２号明細書
【特許文献３６】米国特許第７，２９２，０６１号明細書
【特許文献３７】米国特許出願第２００２−０１２２３４７号明細書
【特許文献３８】米国特許出願第２００６−００４４０２９号明細書
【特許文献３９】米国特許出願第２００７−００５８４８０号明細書
【特許文献４０】米国特許出願第２００７−０２５８２９５号明細書
【特許文献４１】米国特許出願第２００７−０１５３５７６号明細書
【特許文献４２】米国特許出願第２００８−０１９８６８２号明細書
【特許文献４３】米国特許出願第２００８−０２２６００４号明細書
【特許文献４４】米国特許出願第２００７−００９６７７４号明細書
【特許文献４５】米国特許出願第２００８−０１６８２９６号明細書
【特許文献４６】米国特許出願第２００８−０２０１５８８号明細書
【特許文献４７】米国特許出願第２００６−０１１９９９１号明細書
【特許文献４８】米国特許出願第２００４−００２７８６６号明細書
【特許文献４９】米国特許出願第２００４−０１４８４８２号明細書
【特許文献５０】米国特許出願第２００５−０２３２００８号明細書
【特許文献５１】米国特許出願第２００７−００７６５０２号明細書
【特許文献５２】米国特許出願第２００７−０１０９８３３号明細書
【特許文献５３】米国特許出願第２００７−０２７９１１２Ａ１号明細書
【特許文献５４】米国特許出願第２００５−０１０５３６３Ａ１号明細書
【特許文献５５】米国特許出願第２００１−００１０６５０Ａ１号明細書
【特許文献５６】米国特許出願第２００８−００８８３５８号明細書
【特許文献５７】米国特許出願第２００９−０１６４８３０Ａ１号明細書
【特許文献５８】米国特許出願第２００９−０２５９８７３Ａ１号明細書
【特許文献５９】米国特許出願第２００８−０２１９０５３号明細書
【特許文献６０】米国特許出願第６１／０１５，３６６号明細書
【非特許文献】
【０００６】
【非特許文献１】「Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ」、Ｒｅｖｉｓｉｏｎ  ２．０、２００８年２月２７日
【非特許文献２】Ｅｌｐｉｄａ  Ｍｅｍｏｒｙ，Ｉｎｃ．，Ｐｒｅｌｉｍｉｎａｒｙ  Ｄａｔａ  Ｓｈｅｅｔ  Ｅ１１２８Ｅ１０（Ｖｅｒ  １．０），”１Ｇ  ｂｉｔｓ  ＤＤＲ３  ＳＤＲＡＭ“，ｈｔｔｐ：／／ｅｌｐｉｄａ．ｃｏｍ，Ａｕｓｔｕｓｔ  ２００７，Ｊａｐａｎ，１３０  ｐａｇｅ．
【非特許文献３】Ｊｉｍ  ＣＯＯＫＥ，Ｍｉｃｒｏｎ  Ｔｅｃｈ．  Ｉｎｃ．，ＣｏｍｍｓＤｅｓｉｇｎ−Ｆｌａｓｈ  ｍｅｍｏｒｙ  １０１：Ａｎ  Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  ＮＡＮＤ  ｆｌａｓｈ，０３／３１／２００８，１２  ｐｇｓ，ｈｔｔｐ：／／ｗｗｗ．ｃｏｍｍｓｄｅｓｉｇｎ．ｃｏｍ／ｓｈｏｗ／Ａｒｔｉｃｌｅ．ｊｈｔｍｌ？ａｒｔｉｃｌｅＩＤ＝１８３７００９５７．
【非特許文献４】Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，“Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ（ＤＤＲ）ＳＤＲＡＭ”，１Ｇｂ：ｘ４，ｘ８，ｘ１６  ＤＤＲ  ＳＤＲＡＭ，Ｒｅｖ．Ａ  ５／０７，ｃｏｐｙ  ｒｉｇｈｔ  ２００３  Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，８１  ｐａｇｅｓ．
【非特許文献５】Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，“ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，４Ｇｂ，８Ｇｂ，  ａｎｄ  １６Ｇｂ  ｘ８  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ，Ｒｅｖ．Ｂ  ２／０７，ｃｏｐｙ  ｒｉｇｈｔ  ２００６  Ｍｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．，８１  ｐａｇｅｓ．
【非特許文献６】Ｂｕｓｉｎｅｓｓ  Ｗｉｒｅ，“ＯＮＦｉ  Ｂｒｅａｋｓ  Ｓｐｅｅｄ  Ｂａｒｒｉｅｒ  ｆｏｒ  ＮＡＮＤ  Ｆｌａｓｈ”，Ｎｏｖｅｍｂｅｒ  １４，２００７，ｃｏｐｙ  ｒｉｇｈｔ  Ｂｕｓｉｎｅｓｓ  Ｗｉｒｅ  ２００７，３  ｐａｇｅｓ．
【非特許文献７】ＯＮＦＩ  Ｗｏｒｋｇｒｏｕｐ，“Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  １．０，Ｄｅｃｅｍｂｅｒ  ２８，２００６，１０６  ｐａｇｅｓ．
【非特許文献８】ＯＮＦＩ  Ｗｏｒｋｇｒｏｕｐ，“Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ２．０，Ｆｅｂｒｕａｒｙ  ２７，  ２００８，１７４  ｐａｇｅｓ．
【非特許文献９】Ｓａｍｓｕｎｇ  Ｅｌｅｃｔｒｏｎｉｃｓ，ＤＤＲ２  ＳＤＲＡＭ，Ｄｅｖｉｃｅ  Ｏｐｅｒａｔｉｎｇ  ＆  Ｔｉｍｉｎｇ  Ｄｉａｇｒａｍ，Ｄｅｖｉｃｅ  Ｏｐｅｒａｔｉｏｎｓ，ＤＤＲ２  ＳＤＲＡＭ，Ｍａｙ  ２００７，４６  ｐａｇｅｓ．
【非特許文献１０】Ｓａｍｓｕｎｇ  Ｅｌｅｃｔｒｏｎｉｃｓ，１Ｇｂ  Ｑ−ｄｉｅ  ＤＤＲ２  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，６０ＦＢＧＡ  ＆  ８４ＦＢＧＡ  ｗｉｔｈ  Ｐｂ−Ｆｒｅｅ  ＆  Ｈａｌｏｇｅｎ−Ｆｒｅｅ，（ＲｏＨＳ  ｃｏｍｐｌｉａｎｔ），Ｒｅｖ．１．０，Ｓｅｐｔｅｍｂｅｒ  ２００７，４４  ｐａｇｅｓ．
【非特許文献１１】ＴＡＫＥＵＣＨＩ  ｅｔ  ａｌ．，Ａ  ５６−ｎｍ  ＣＭＯＳ  ９９−ｍｍ２  ８−Ｇｂ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  １０−ＭＢ／ｓ  Ｐｒｏｇｒａｍ  Ｔｈｒｏｕｇｈｐｕｔ，ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４２，Ｎｏ．１，Ｊａｎｕａｒｙ  ２００７，ｐｇｓ．２１９−２３２
【非特許文献１２】Ｊａｍｅｓ  Ｔ．ＫＡＯ  ｅｔ  ａｌ．，Ｄｕａｌ−Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔｓ，ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３５，Ｎｏ．７，Ｊｕｌｙ  ２０００，ｐｇｓ．１００９−１０１８
【非特許文献１３】“ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｉ／Ｏ  Ｌｉｎｋ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ２．００ｂ，Ｄｏｃｕｍｅｎｔ  ＃  ＨＴＣ２００３１２１７−００３６−００１０，ｃｏｐｙ  ｒｉｇｈｔ  ２００１−２００５  ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｓｏｒｔｉｕｍ，Ａｐｒｉｌ  ２７，２００５，３２５  ｐａｇｅｓ．
【非特許文献１４】“ＩＥＥＥ  Ｓｔａｎｄａｒｄ  ｆｏｒ  Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ  Ｂａｓｅｄ  ｏｎ  Ｓｃａｌａｂｌｅ  Ｃｏｈｅｒｅｎｔ  Ｉｎｔｅｒｆａｃｅ（ＳＣＩ）Ｓｉｇｎａｌｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ（ＲａｍＬｉｎｋ）”，ＩＥＥＥ  Ｓｔａｎｄａｒｓ  Ｂｏａｒｄ  ０３／１９／１９９６，９８  ｐａｇｅｓ．
【非特許文献１５】ＦＢＤＩＭＭ−“ＤＤＲ２  Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  ＤＩＭＭ”２４０ｐｉｎ  ＦＢＤＩＭＭｓ  ｂａｓｅｄ  ｏｎ  ５１２Ｍｂ  Ｃ−ｄｉｅ（ＲｏＨＳ  ｃｏｍｐｌｉａｎｔ）−ＤＤＲ２  ＳＤＲＡＭ，Ｒｅｖ．１．３−Ｓｅｐ．２００６，Ｓａｍｓｕｎｇ  Ｅｌｅｃｔｒｏｎｉｃｓ，３２  ｐａｇｅｓ．
【非特許文献１６】“ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｉ／Ｏ  Ｌｉｎｋ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ３．００，Ｄｏｃｕｍｅｎｔ  ＃  ＨＴＣ２００５１２２２−００４６−０００８，ｃｏｐｙ  ｒｉｇｈｔ  ２００１−２００６  ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｓｏｒｔｉｕｍ，４／２１／２００６，４２８  ｐａｇｅｓ．
【非特許文献１７】Ｊｏｈｎ  Ｇ．  ＭＡＮＥＡＴＩＳ，“Ｌｏｗ−Ｊｉｔｔｅｒ  Ｐｒｏｃｅｓｓ−Ｉｎｄｅｐｅｎｄｅｎｔ  ＤＬＬ  ａｎｄ  ＰＬＬ  Ｂａｓｅｄ  ｏｎ  Ｓｅｌｆ−Ｂｉａｓｅｄ  Ｔｅｃｈｎｉｑｕｅｓ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３１，Ｎｏ．１１，Ｎｏｖ．１９９６，ｐａｇｅｓ  １７２３−１７３２．
【非特許文献１８】Ｉｎｔｅｌ，“Ｃｌｏｃｋｉｎｇ−Ｌｅｃｔｕｒｅ  ２  ａｎｄ  ３，Ｐｕｒｐｏｓｅ−Ｃｌｏｃｋｉｎｇ  Ｄｅｓｉｇｎ  Ｔｏｐｉｃｓ”，ｈｔｔｐ：／／ｄｏｗｎｌｏａｄ．ｉｎｔｅｌ．ｃｏｍ／ｅｄｕｃａｔｉｏｎ／ｈｉｇｈｅｒｅｄ／ｓｉｇｎａｌ／ＥＬＣＴ８６５／Ｃｌａｓｓ２＿３＿４＿Ｃｌｏｃｋｉｎｇ．ｐｐｔ，１２／４／２００２，４２  ｐａｇｅｓ．
【非特許文献１９】“ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｉ／Ｏ  Ｌｉｎｋ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，Ｒｅｖｉｓｉｏｎ  ３．００ａ，Ｄｏｃｕｍｅｎｔ  ＃  ＨＴＣ２００５１２２２−００４６−００１７，ｃｏｐｙ  ｒｉｇｈｔ  ２００１−２００６  ＨｙｐｅｒＴｒａｎｓｐｏｒｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｓｏｒｔｉｕｍ，１１／２２／２００６，４４３  ｐａｇｅｓ．
【非特許文献２０】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｅａｒｃｈ  Ｒｅｐｏｒｔ  ｏｆ  ｃｏｒｒｅｓｐｏｎｄｉｎｇ  ｉｎｔｅｒｎａｔｉｏｎａｌ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏ．ＰＣＴ／ＣＡ２００８／００１６２３  ｍａｉｌｅｄ  ｏｎ  Ｎｏｖｅｍｂｅｒ  ２０，２００８，３  ｐａｇｅｓ．
【非特許文献２１】Ｗｒｉｔｔｅｎ  Ｏｐｉｎｉｏｎ  ｏｆ  ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｅａｒｃｈｉｎｇ  Ａｕｔｈｏｒｉｔｙ  ｏｆ  ｃｏｒｒｅｓｐｏｎｄｉｎｇ  ｉｎｔｅｒｎａｔｉｏｎａｌ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏ．ＰＣＴ／ＣＡ２００８／００１６２３  ｍａｉｌｅｄ  ｏｎ  Ｎｏｖｅｍｂｅｒ  ２０，  ２００８，３  ｐａｇｅｓ．
【非特許文献２２】Ｙ．ＮＡＫＡＧＯＮＭＥ  ｅｔ  ａｌ．，“Ｒｅｖｉｅｗ  ａｎｄ  ｆｕｔｕｒｅ  ｐｒｏｓｐｅｃｔｓ  ｏｆ  ｌｏｗ−ｖｏｌｔａｇｅ  ＲＡＭ  ｃｉｒｃｕｉｔｓ”，ＩＢＭ  Ｊ．ＲＥＳ．＆  ＤＥＶ．，ＶＯＬ．４７，ＮＯ．５／６，Ｓｅｐｔｅｍｂｅｒ／Ｎｏｖｅｍｂｅｒ  ２００３，ｐａｇｅｓ  ５２５−５５２
【非特許文献２３】Ｊ．ＫＡＯ，“Ｐａｒｔ  ＩＩ  Ｌｅａｋａｇｅ  Ｒｅｄｕｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅｓ”，ＩＣＣＡＤ  ２００２，５０  ｐａｇｅｓ．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
フラッシュメモリが始めて導入されて以降、技術的改良がなされ、高速で作動するフラッシュメモリ・デバイスが可能となった。このことは、例えば民生用への応用の幅を更に拡大し、例えば、ビデオおよび写真に関連して、フラッシュメモリ・デバイスが使用され得るようになってきている。しかしながら、複数のデバイスから大量で高速のメモリ記憶を伝送する場合に、フラッシュメモリ・デバイスにおける、より速いオペレーションは、ある種の課題を伴うこととなる。特に、フラッシュメモリの消費電力は、動作周波数につれて増加するため、作成されたメモリ記憶の全体の容量は、かなり制限されることとなる。このような状況において、少ない電力消費を有する不揮発性半導体メモリデバイスの必要性が明らかに存在する。
【課題を解決するための手段】
【０００８】
［概要］
本発明の第１の態様は、不揮発性の半導体メモリデバイスを提供する。不揮発性半導体メモリデバイスであって、（ｉ）インターフェースを有し、該インターフェースは、入力クロック信号を受信するための入力ポートと、コントローラから発行され、消去命令を含む、一組の命令を受信するためのデータラインとを有し、（ｉｉ）フィードバックループ構造をなす回路構成要素を有し、基準クロックによってドライブされるモジュールと、（ｉｉｉ）前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態、および前記基準クロックが前記入力クロック信号から切り離される第２のオペレーション状態の間で制御可能に切り換えをすることが可能なクロック制御回路と、（ｉｖ）前記消去命令を認識することに応答して、前記コントローラ発行の前記命令を認識し、前記クロック制御回路を、前記オペレーション状態から前記第２のオペレーション状態に切り換えさせる命令処理ユニットとを有する。前記基準クロックが前記入力クロック信号をトラッキングする場合は、前記モジュールは第１の量のパワーを消費し、かつ前記基準クロックが前記入力クロック信号から切り離された場合は、前記モジュールは前記第１の量より小さいパワーの第２の量のパワーを消費する。
【０００９】
本発明の第２の態様は不揮発性半導体メモリデバイスを提供する。不揮発性半導体メモリデバイスであって、入力クロック信号を提供するための第１の手段と、フィードバックループ構造の回路構成要素を有し、かつ基準クロックによってドライブされる第２の手段と、前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離された第２のオペレーション状態との間で制御可能に切り換えをするための第３の手段と、コントローラ発行の消去命令を含む命令を認識し、前記消去命令を認識することに応答して前記第３の手段の前記オペレーション状態を変化させるための第４の手段とを有する。前記基準クロックが前記入力クロック信号をトラッキングする場合、前記第２の手段はパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記第２の手段はパワーの前記第１の量より少ないパワーの第２の量を消費する。
【００１０】
第３の本発明の態様は、不揮発性半導体メモリデバイスによってインプリメントされる方法を提供する。本方法は、入力クロック信号が提供され、かつ、フィードバックループ構造の、基準クロックによってドライブされる回路構成要素を有するモジュールを含む不揮発性半導体メモリデバイスによってインプリメントされる方法であって、前記デバイスの第１のオペレーション状態において前記入力クロック信号に追従するようにし、かつ、前記デバイスの第２のオペレーション状態において前記入力クロック信号から切り離されるようにする、前記基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号を追従する場合、前記モジュールはパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量が消費されるより、少ないパワーの第２の量を消費するところのステップと、コントローラから受信される消去命令を認識することに応答して、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えるために前記デバイスを作動させるステップと、を有する。
【００１１】
第４の本発明の態様はシステムを提供する。これは、システムであって、マスタークロック信号を出し、かつ消去命令を含む命令を出すコントローラと、不揮発性半導体メモリデバイスとを有する。該不揮発性半導体メモリデバイスは、（ｉ）インターフェースを有し、前記マスタークロック信号に関連する入力クロック信号を受信するための入力ポートと、前記コントローラ発行の前記命令を受信するための一組のデータラインと、（ｉｉ）フィードバックループ構造の回路構成要素を有する、基準クロックによってドライブされる、モジュールと（ｉｉｉ）前記基準クロックが前記入力クロック信号をトラッキングする第１のオペレーション状態と、前記基準クロックが前記入力クロック信号から切り離される第２のオペレーション状態との間で制御可能に切り換えすることが可能なクロック制御回路と、（ｉｖ）前記コントローラ発行の前記命令を認識し、かつ前記消去命令を認識することに応答して、前記クロック制御回路を、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換える命令処理ユニットと、を有する。前記基準クロックが前記入力クロック信号をトラッキングする場合、前記モジュールはパワーの第１の量を消費し、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量より少ないパワーの第２の量を消費する。
【００１２】
第５の本発明の態様は、コンピュータ可読の記憶媒体を有する。コンピュータ可読の命令を有するコンピュータ可読の記憶媒体であって、命令が処理された場合、前記デバイスの第１のオペレーション状態の場合に入力クロック信号に追従するように、かつ、前記デバイスの第２のオペレーション状態の場合に前記入力クロック信号から切り離されるように、基準クロックを生成するステップであって、前記基準クロックが前記入力クロック信号に追従する場合、パワーの第１の量が、前記基準クロックによってドライブされるフィードバックループ構造の回路構成要素を有するモジュールによって消費され、かつ、前記基準クロックが前記入力クロック信号から切り離された場合、前記モジュールはパワーの前記第１の量より少ないパワーの第２の量を消費するところのステップ、前記デバイスを、コントローラから受信される消去命令を認識することに応答して、前記第１のオペレーション状態から前記第２のオペレーション状態に切り換えるようにするステップ、の機能を有する不揮発性半導体メモリデバイスを提供するために使用される、コンピュータ可読の命令を有するコンピュータ可読の記憶媒体を提供する。
【発明の効果】
【００１３】
したがって、改良された不揮発性半導体メモリデバイスが提供される。
【図面の簡単な説明】
【００１４】
【図１】非限定的な実施例に従って、コントローラ、および不揮発性メモリデバイスを有するメモリシステムを示すブロック図である。
【図２】非限定的な実施例に従って、クロック同期ユニットを含む図１の不揮発性メモリデバイスを示すブロック図である。
【図３Ａ】非限定的な実施例に従って、図２のクロック同期ユニットを示すブロック図である。
【図３Ｂ】他の実施例に従って、図２のクロック同期ユニットを示すブロック図である。
【図４Ａ】図３Ａのクロック同期ユニットに関連づけられた各種信号の信号遷移を示すタイミング図である。
【図４Ｂ】図３のクロック同期ユニットに関連づけられた各種信号の信号遷移を示すタイミング図である。
【発明を実施するための形態】
【００１５】
［詳細な説明］
図１を参照する。これは、実施例に従って、メモリシステム８０を例示している。メモリシステム８０は、不揮発性メモリデバイス１００に信号接続されたコントローラ９０を有する。コントローラ９０は、また、他のメモリ素子１００Ａに信号接続されてもよい。
【００１６】
コントローラ９０は、９２Ａ．．．９２Ｈの一組のポートを有し、これらは、不揮発性メモリデバイス１００の一組のポート９３Ａ．．．９３Ｈにそれぞれ接続される。コントローラ９０および不揮発性メモリデバイス１００は、それぞれの一組のポート９２Ａ．．．９２Ｈおよび９３Ａ．．．９３Ｈを介して、外部の電気信号９４Ａ．．．９４Ｈを交換する。不揮発性メモリデバイス１００のポート９３Ａ．．．９３Ｈおよびデバイス−外部信号９４Ａ．．．９４Ｈの詳細は、以下に詳述する。
【実施例】
【００１７】
図２は、例示の実施例に従う不揮発性メモリデバイス１００のブロック図である。不揮発性メモリデバイス１００内において、不揮発性メモリ・セルアレイ１１５は、列、および行にアレンジした複数の不揮発性メモリ・セルを有する。各々の不揮発性メモリ・セルは、不揮発性のデータ記憶装置のためのチャージを保持することが可能なフローティングゲート電界効果トランジスタを含む。不揮発性メモリ・セルアレイ１１５の不揮発性メモリ・セルは、フローティングゲートにチャージすることによって、電気的にプログラムされてもよい。
【００１８】
不揮発性メモリ・セルアレイ１１５の列は、ページのブロックに配列されてもよい。非限定的な実施例として、不揮発性メモリ・セルアレイ１１５の列は、１ブロックにつき６４ページの、２０４８ブロックにより構成されてもよい。
【００１９】
この不揮発性メモリデバイス１００は、上述した一組のポート９３Ａ．．．９３Ｈを含むインターフェースを備えている。これらのうち、ポート９３Ｂ、９３Ｃ、９３Ｄ、９３Ｅ、９３Ｆは（また、それぞれ、ＣＥ＃、ＣＬＥ、ＡＬＥ、Ｗ／Ｒ＃、ＣＬＫとラベルが付けられており）、コントローラ９０から不揮発性メモリデバイス１００にデバイス−外部信号を伝送する。ポート９３Ａは（また、Ｒ／Ｂ＃とラベル付けさされており）、不揮発性メモリデバイス１００からコントローラ９０までデバイス−外部信号を伝送する。最後に、ポート９３Ｇおよび９３Ｈは（また、ＤＱＳ、およびＤＱ［０：７］とラベル付けさされており）、不揮発性メモリデバイス１００のオペレーティングモードに従い、いずれの方向にもデバイス−外部信号を伝送可能である。より詳細には、限定されるものではないが、デバイス１００の不揮発性メモリデバイスのポートは以下のものを含む：
−  チップイネーブルポート（９３Ｂ、あるいはＣＥ＃とラベル付けされる）：
チップイネーブルポートＣＥ＃は、不揮発性メモリデバイス１００がコントローラ９０によってアクティベートされたかを知ることを可能とする入力ポートである。本願明細書の非限定的な実施例において、チップイネーブルポートＣＥ＃のデバイス−外部信号が付勢（アサート）されていない（ＬＯＷ）場合、このことは、不揮発性メモリデバイス１００が選択されたことを意味する。これに対して、チップイネーブルポートＣＥ＃のデバイス−外部信号が付勢される（ＨＩＧＨ）場合、不揮発性メモリデバイス１００は、選択されていないことを意味する。
【００２０】
−  入力クロックポート（９３Ｆ、ＣＬＫとラベル付けされる）：
入力クロックポートＣＬＫは、不揮発性メモリデバイス１００のオペレーションに同期させるために使用されるクロック信号（システムクロック）を伝達する入力ポートである。したがって、不揮発性メモリデバイス１００がシステムクロックに同期するということは、非同期のものや、独立同期（ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ）なメモリ素子とは異なると理解すべきである。
【００２１】
−  複数のデータライン（９３Ｈは、ＤＱ［０：７］とラベル付けされる）：
データラインＤＱ［０：７］は、コントローラ９０からアドレス、命令、および書込データを伝送し、同じく読込みデータをコントローラ９０へ伝送する。例示の実施例においては、８つのデータラインがあるが、このことは限定と認識してはならない。例えば、他の実施例では、１６個のような、異なる数のデータラインが提供されてもよい。さらに他の可能性も存在する。
【００２２】
−  命令ラッチイネーブルポート（９３Ｃは、ＣＬＥとラベル付けされる）およびアドレスラッチイネーブルポート（９３Ｄは、ＡＬＥとラベル付けされる）：
命令ラッチ・イネーブルＣＬＥおよびアドレスラッチイネーブルポートＡＬＥは、デバイス−外部信号を伝送する。そして、データラインＤＱ［０：７］と並列になっており、アドレス並びに命令および／または書込データのスタートおよび終了を表す。
【００２３】
−  データストローブ・ポート（９３Ｇは、ＤＱＳとラベル付けされる）：
データストローブ・ポートＤＱＳは、データラインＤＱ［０：７］の有効データの存在を示すデバイス−外部信号を伝送する。データが不揮発性メモリデバイス１００に書き込まれる場合（非制限的な倍データレートの実施例において）、データストローブ・ポートＤＱＳのデバイス−外部信号がコントローラ９０によって生成され、入力クロックポートＣＬＫのデバイス−外部信号と同じ周波数を有し、９０°−シフトされデータラインＤＱ［０：７］のデバイス−外部信号と中心が合わせられている。データが不揮発性メモリデバイス１００から読み込まれる場合（非制限的な倍データレートの実施例において）、データストローブ・ポートＤＱＳのデバイス−外部信号は、不揮発性メモリデバイス１００によって生成され、入力クロックポートＣＬＫのデバイス−外部信号と同じ周波数を有し、かつデータラインＤＱ［０：７］のデバイス−外部信号とエッジが合わせられている。もちろん、データラインＤＱ［０：７］に有効データがない場合、データストローブ・ポートＤＱＳのデバイス−外部信号は、発振信号が出ていない状態となる。このように、データストローブ・ポートＤＱＳのデバイス−外部信号に発振信号が乗っていない期間と、乗っている期間が存在する。
【００２４】
−  書込／読出ポート（９３Ｅは、Ｗ／Ｒ＃とラベル付けされている）：
書込／読出ポートＷ／Ｒ＃は、データラインＤＱ［０：７］が、コントローラ９０からの書込データを伝送している（すなわち、デバイス−外部信号Ｗ／Ｒ＃がＨＩＧＨである）か、メモリ素子１００からの読込みデータを伝送している（すなわち、デバイス−外部信号Ｗ／Ｒ＃がＬＯＷである）か、を示すデバイス−外部信号を伝送する入力ポートである。
【００２５】
−  レディ／ビジー・ポート（９３Ａは、Ｒ／Ｂ＃とラベル付けされている）：
このレディ／ビジー・ポートＲ／Ｂ＃は、不揮発性メモリデバイス１００が、メモリ・セルアレイ１１５にアクセスするための命令を受信できるか（デバイス−外部信号がＨＩＧＨとなる）、または、メモリ・セルアレイ１１５にアクセスするための命令を処理することに対してビジーである（デバイス−外部信号がＬＯＷとなる）かどうかを示すデバイス−外部信号を伝送する出力ポートである。
【００２６】
コントローラ９０は、さまざまな入力ポートにおいて、デバイス−外部信号を変化させることによって、不揮発性メモリデバイス１００の、およびデータラインの挙動を制御する。したがって、不揮発性メモリデバイス１００は、入力ポートおよびデータラインがコントローラ９０からの特定の信号が伝送される時を認識し、かつこれらの信号に基づいて、決定論的な形で応答するように構成される制御ロジック１０１を有する。例えば、制御ロジック１０１は、命令ラッチイネーブルポートＣＬＥのデバイス−外部信号がＨＩＧＨである時、デバイス・ラッチ・イネーブル・ポートＡＬＥのデバイス−外部信号がＬＯＷである時を認識するように構成される。この場合、制御ロジック１０１は、データラインＤＱ［０：７］がコマンド情報であると認識する。したがって、データラインＤＱ［０：７］は、入力レシーバ１０６によって受信され、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫの立ち上がりエッジにおいて、入力レジスタ１１２にラッチされ（これは、入力クロックポートＣＬＫのデバイス−外部信号のバッファされたバージョンであって、かつ同じ極性を有し）、コマンド処理ユニット１０９に提供される。命令処理ユニット１０９は、情報がロードされるレジスタ、およびロードした情報を一つ以上の命令にデコードするためのデコーダを含んでもよい。命令処理ユニット１０９は、制御信号を生成し、その幾つかは制御ロジック１０１に供給され、かつ、その他は、クロック同期ユニット２００に供給される。これについては、以下に詳述する。
【００２７】
いくつかの実施例では、メモリ素子１００において、コマンド処理１０９は、制御ロジック１０１と一体化され、他の実施例では、命令処理ユニット１０９は、制御ロジック１０１とは異なったコンポーネントであってもよい。さらに他の実施例において、命令処理ユニット１０９の部分（例えばレジスタ）が制御ロジック１０１と分離され、他の残りの部分が命令処理ユニット１０９と一体化されてもよい。
【００２８】
不揮発性メモリデバイス１００によって処理され得る命令のいくつかの例としては、ブロック消去（ＢＬＯＣＫ  ＥＲＡＳＥ）、ページプログラム（ＰＡＧＥ  ＰＲＯＧＲＡＭ）、ページリード（ＰＡＧＥ  ＲＥＡＤ）、ステータスリード（ＳＴＡＴＵＳ  ＲＥＡＤ）が挙げられる。なお、これに限定されるものではない。これらの命令、およびそれらの効果は、非限定的な実施例として、下記に記載されている。
【００２９】
Ａ）  ブロック消去（ＢＬＯＣＫ  ＥＲＡＳＥ）
制御ロジック１０１がＢＬＯＣＫ  ＥＲＡＳＥ命令を認識した場合（より正確には：ＢＬＯＣＫ  ＥＲＡＳＥ命令の第1の命令サイクルの指示）、制御ロジック１０１は、その後データラインＤＱ［０：７］においてアドレス情報を受信することを予定するように構成される。命令ラッチイネーブルポートＣＬＥのデバイス−外部信号がＬＯＷであり、かつアドレスラッチイネーブルポートＡＬＥのデバイス−外部信号がＨＩＧＨである場合、データラインＤＱ［０：７］にアドレス情報が存在すると考えられる。データラインＤＱ［０：７］に関する情報は、入力レシーバ１０６によって受信され、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫの立ち上がりエッジで、入力レジスタ１１２にラッチされ、かつアドレス・レジスタ１０８に転送される。アドレス情報は、複数アドレス・サイクルにわたっていてもよく、消去される所望のブロックのアドレスを特定する複数のバイトを含んでもよい。完全なアドレス情報は、列ラッチおよびデコーダ１１４へロードされてもよい。
【００３０】
制御ロジック１０１は、その後、データラインＤＱ［０：７］において、ＢＬＯＣＫ  ＥＲＡＳＥ命令の第２の命令サイクルの受信を予定するように構成される。命令ラッチイネーブルポートＣＬＥのデバイス−外部信号がＨＩＧＨであり、かつ、アドレスラッチイネーブルポートＡＬＥのデバイス−外部信号がＬＯＷである場合、データラインＤＱ［０：７］の情報は入力レシーバ１０６によって受信され、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫの立ち上がりエッジで、入力レジスタ１１２にラッチされ、命令処理ユニット１０９に転送される。命令処理ユニット１０９は、ＢＬＯＣＫ  ＥＲＡＳＥ命令の第２の命令サイクルを認識する。
【００３１】
命令処理ユニット１０９は、それから、本願明細書において後述するように、クロック同期ユニット２００によって使用されるＥＲＡＳＥ信号を付勢する。制御ロジック１０１によって、レディ／ビジー・ポートＲ／Ｂ＃のデバイス−外部信号をＬＯＷに変化させ、不揮発性メモリデバイス１００がビジーであることを示す。また、制御ロジック１０１は、所望のブロック内の不揮発性メモリ・セルを消去する高い電圧を印加するために、高電圧発生器１０３を作動させる。現在の技術では、種々の要因に依存して、このオペレーションに、約２ミリ秒〜約１５ミリ秒の範囲の追加の期間が必要な場合がある。
【００３２】
所望のブロックの中の不揮発性メモリ・セルが消去された後、命令処理ユニット１０９は、ＥＲＡＳＥ信号の付勢を解除（de-assert）する。それから、同期を再び回復するための、クロック同期ユニット２００の特定のコンポーネントに必要とされる時間間隔の後、制御ロジック１０１によって、レディ／ビジー・ポートＲ／Ｂ＃のデバイス−外部信号がＨＩＧＨとなる。これによって、不揮発性メモリデバイス１００が他の命令の受信の準備ができたことを示す。
【００３３】
Ｂ）  ページプログラム（ＰＡＧＥ  ＰＲＯＧＲＡＭ）
制御ロジック１０１が、ＰＡＧＥ  ＰＲＯＧＲＡＭ命令を認識（より正確には：ＰＡＧＥ  ＰＲＯＧＲＡＭ命令の第１の命令サイクルの指示）した場合、制御ロジック１０１は、その後、データラインＤＱ［０：７］からアドレス情報の受信を予定するように構成される。命令ラッチイネーブルポートＣＬＥのデバイス−外部信号がＬＯＷで、かつアドレスラッチイネーブルポートＡＬＥのデバイス−外部信号がＨＩＧＨである場合、アドレス情報は、データラインＤＱ［０：７］に存在すると考えられる。したがって、データラインＤＱ［０：７］の情報が入力レシーバ１０６によって受信され、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫの立ち上がりエッジで入力レジスタ１１２にラッチされ、かつアドレス・レジスタ１０８に転送される。アドレス情報（これは複数アドレス・サイクルにわたってもよい）は、プログラムされる所望のページを特定する複数のバイトを含んでもよい。アドレス情報は、列ラッチおよびデコーダ１１４、および／または、行ラッチおよびデコーダ１１７にロードされてもよい。
【００３４】
制御ロジック１０１は、データラインＤＱ［０：７］の書込データの受信を予定する。これは、コマンドラッチイネーブルポートＣＬＥとアドレスラッチイネーブルポートＡＬＥとの両方のデバイス−外部信号、加えて、書込／読出ポートＷ／Ｒ＃のデバイス−外部信号の全てがＨＩＧＨである場合に生じる。データストローブ・ポートＤＱＳのデバイス−外部信号が追加的に利用される。この場合、入力レシーバ１０６によって受信された書込データは、データストローブ・ポートＤＱＳのデバイス−外部信号の両方のエッジで入力レジスタ１１２にラッチされ、行ラッチおよびデコーダ１１７によって選択され、ページバッファ１１６へロードされる。
【００３５】
コマンドラッチイネーブルポートＣＬＥ、およびアドレスラッチイネーブルポートＡＬＥのデバイス−外部信号の両方がもはやＨＩＧＨでない場合、不揮発性メモリデバイス１００は書込データをラッチすることを停止する。したがって、不揮発性メモリデバイス１００に書き込まれる書込データの量は、コマンドラッチイネーブルポートＣＬＥのデバイス−外部信号、およびアドレスラッチイネーブルポートＡＬＥの両方がＨＩＧＨである時間で判断される。例えば、コマンドラッチイネーブルポートＣＬＥのデバイス−外部信号、およびアドレスラッチイネーブルポートＡＬＥの両方が１０２４のクロックサイクルに対してＨＩＧＨのままであった場合、不揮発性メモリデバイス１００は、（８−ビット幅データバスに対して倍のデータレート・シナリオの場合）２０４８バイトの書込データを受信したこととなろう。
【００３６】
制御ロジック１０１は、その後、データラインＤＱ［０：７］のＰＡＧＥ  ＰＲＯＧＲＡＭ命令の第２の命令サイクルの受信を予定するように構成される。
【００３７】
したがって命令ラッチイネーブルポートＣＬＥのデバイス−外部信号がＨＩＧＨ、かつアドレスラッチイネーブルポートＡＬＥのデバイス−外部信号がＬＯＷである場合、データラインＤＱ［０：７］の情報が、入力レシーバ１０６によって受信され、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫの立ち上がりエッジで入力レジスタ１１２にラッチされ、かつ命令処理ユニット１０９に転送される。命令処理ユニット１０９は、ＰＡＧＥ  ＰＲＯＧＲＡＭ命令の第２の命令サイクルを認識する。
【００３８】
命令処理ユニット１０９は、それから、本願明細書において後述するように、クロック同期ユニット２００によって使用されるＰＲＯＧＲＡＭ信号を付勢する。加えて、制御ロジック１０１によって、レディ／ビジー・ポートＲ／Ｂ＃のデバイス−外部信号をＬＯＷにし、不揮発性メモリデバイス１００がビジーであることを示す。制御ロジック１０１は、それから、不揮発性メモリ・セルアレイ１１５の所望のページにページバッファ１１６の書込データを転送するために、高電圧を印加し、高電圧発生器１０３を作動させる。種々の要因によって、現在の技術において、このオペレーションには、約２００マイクロ秒〜約２ミリ秒の範囲の期間が必要とされてもよい。
【００３９】
所望のページの範囲内の不揮発性メモリ・セルがプログラムされた後、命令処理ユニット１０９は、ＰＲＯＧＲＡＭ信号の付勢を解除する。それから、クロック同期ユニット２００の特定のコンポーネントが同期を再び回復するのに必要な時間間隔の後に、制御ロジック１０１によって、レディ／ビジー・ポートＲ／Ｂ＃のデバイス−外部信号をＨＩＧＨとし、不揮発性メモリデバイス１００が他の命令を受信する準備ができていることを示す。
【００４０】
Ｃ）  ページリード（ＰＡＧＥ  ＲＥＡＤ）
制御ロジック１０１がＰＡＧＥ  ＲＥＡＤ命令を認識した場合（より正確には：ＰＡＧＥ  ＲＥＡＤ命令の第1の命令サイクルの指示）、制御ロジック１０１はその後、データラインＤＱ［０：７］のアドレス情報の受信を予定するように構成される。命令ラッチイネーブルポートＣＬＥのデバイス−外部信号がＬＯＷで、かつアドレスラッチイネーブルポートＡＬＥのデバイス−外部信号がＨＩＧＨである場合、アドレス情報はデータラインＤＱ［０：７］に存在すると考えられる。したがって、データラインＤＱ［０：７］の情報は、入力レシーバ１０６によって受信され、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫの立ち上がりエッジにおいて、入力レジスタ１１２にラッチされ、そして、アドレス・レジスタ１０８に転送される。複数アドレス・サイクルにわたって転送され得るアドレス情報は、読み込む必要のある所望のページを特定する複数のバイトを有する。アドレス情報は、列ラッチおよびデコーダ１１４および／または行ラッチおよびデコーダ１１７へロードされてもよい。
【００４１】
制御ロジック１０１は、その後データラインＤＱ［０：７］のＰＡＧＥ  ＲＥＡＤ命令の第２の命令サイクルの受信を予定するように構成される。命令ラッチイネーブルポートＣＬＥのデバイス−外部信号がＨＩＧＨで、かつアドレスラッチイネーブルポートＡＬＥのデバイス−外部信号がＬＯＷである場合、データラインＤＱ［０：７］の情報は、入力レシーバ１０６によって受信され、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫの立ち上がりエッジで入力レジスタ１１２にラッチされ、そして、命令処理ユニット１０９に転送される。命令処理ユニット１０９は、ＰＡＧＥ  ＲＥＡＤ命令の第２の命令サイクルを認識する。
【００４２】
加えて、制御ロジック１０１によって、レディ／ビジー・ポートＲ／Ｂ＃のデバイス−外部信号がＬＯＷとされ、これによって不揮発性メモリデバイス１００がビジーであることを示す。制御ロジック１０１は、それから、不揮発性メモリ・セルアレイ１１５の所望のページのセルデータをページバッファ１１６から転送するために、高電圧を印加するべく高電圧発生器１０３を作動させる。種々の要因によって、現在の技術においては、このオペレーションは、約２０マイクロ秒〜約６０マイクロ秒程度の延長期間がかかることもある。
【００４３】
所望のページのコンテンツがページバッファ１１６に転送された後、制御ロジック１０１によって、レディ／ビジー・ポートＲ／Ｂ＃のデバイス−外部信号がＨＩＧＨとなり、不揮発性メモリ１００が、ページバッファ１１６の読込みデータを出力するか、他の命令を受信する用意ができていることを示す。
【００４４】
それから、制御ロジック１０１は、データラインＤＱ［０：７］へ読込みデータを出力するのを予定する。これを実行するために、コマンドラッチイネーブルポートＣＬＥ、およびアドレスラッチイネーブルポートＡＬＥの両方のデバイス−外部信号は、ＨＩＧＨでなければならず、かつ、書込／読出ポートＷ／Ｒ＃のデバイス−外部信号はＬＯＷでなければならない。それから、ページバッファ１１６のデータは、出力レジスタ１１１、および出力ドライバ１０５を経て、データラインＤＱ［０：７］へ出力される。これは、同期した形で行われる。具体的には、ページバッファ１１６からのデータは、行ラッチおよびデコーダ１１７によって選択され、出力レジスタ１１１にロードされる。出力ドライバ１０５は、出力レジスタ１１１から受信した読込みデータをデータラインＤＱ［０：７］へ出力する。読込みデータに対して、クロック同期ユニット２００から受信した同期クロック信号ＳＤＬＬ＿ＣＬＫの立ち上がりおよび立下りエッジを参照する。この点については、詳細に後述する。
【００４５】
一方、出力ドライバ１０５は、データストローブ信号発生器１１３によって生成され、内部的に生成されたデータストローブ信号ＳＤＱＳ＿Ｉを受信する。データラインＤＱ［０：７］に出力される読込みデータがある場合は、内部的に生成されたデータストローブ信号ＳＤＱＳ＿ＩはＨＩＧＨであり、それ以外の場合には、ＬＯＷである。出力ドライバ１０５は内部的に生成されたデータストローブ信号ＳＤＱＳ＿Ｉをデータストローブ・ポートＤＱＳに転送し、上述した同期クロック信号ＳＤＬＬ＿ＣＬＫの立ち上がり及び立下りエッジに同期させる。読込みオペレーションの間、データラインＤＱ［０：７］のデータをラッチするために、データストローブ・ポートＤＱＳのデバイス−外部信号がコントローラ９０によって利用される。
【００４６】
コマンドラッチイネーブルポートＣＬＥのデバイス−外部信号、およびアドレスラッチイネーブルポートＡＬＥの両方は、もはやＨＩＧＨではなくなると、不揮発性メモリデバイス１００は読込みデータを出力することを停止する。したがって、コマンドラッチイネーブルポートＣＬＥおよびアドレスラッチイネーブルポートＡＬＥの両方のデバイス−外部信号がＨＩＧＨである時間の長さによって、不揮発性メモリデバイス１００から読み込まれる読込みデータの量が決定される。例えば、コマンドラッチイネーブルポートＣＬＥおよびアドレスラッチイネーブルポートＡＬＥのデバイス−外部信号が１０２４のクロックサイクルの間ＨＩＧＨであった場合、（８−ビット幅のデータバスに対して倍のデータレート・シナリオの場合）不揮発性メモリデバイス１００は２０４８バイトの読込みデータを出力したことになる。
【００４７】
Ｄ）  ステータスリード（ＴＡＴＵＳ  ＲＥＡＤ）
制御ロジック１０１がＳＴＡＴＵＳ  ＲＥＡＤ命令を認識した場合、制御ロジック１０１は、その後データラインＤＱ［０：７］にステータス情報を出力することを必要とすると予想される。この状況が起きるためには、コマンドラッチイネーブルポートＣＬＥおよびアドレスラッチイネーブルポートＡＬＥの両方のデバイス−外部信号がＨＩＧＨでなければならず、かつ書込／読出ポートＷ／Ｒ＃のデバイス−外部信号はＬＯＷでなければならない。この場合、ステータスレジスタ１０７のコンテンツは、出力レジスタ１１１、および出力ドライバ１０５を介して、データラインにＤＱ［０：７］に出力される。このステータスの読込みオペレーションは、ＤＱＳ信号に同期する形でなされる。
【００４８】
したがって、ＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号は、コントローラ９０から受信される命令に基づいて、命令処理ユニット１０９によって付勢、または付勢解除（デアサート）されることは明らかである。具体的には、命令処理ユニット１０９は、ＢＬＯＣＫ  ＥＲＡＳＥ命令の受信に応答して、ＥＲＡＳＥ信号を付勢する。命令処理ユニット１０９は、ＰＡＧＥ  ＰＲＯＧＲＡＭ命令の受信に応答して、ＰＲＯＧＲＡＭ信号を付勢する。
【００４９】
不揮発性メモリデバイス１００は他のポートを有しもよく、また、他のデバイス−外部信号を生成するかまたは受信するように構成されてもよいことは、理解されなければならない。例えば、不必要なプログラミングまたは抹消オペレーション（erasure  operation）に対してハードウェア保護を提供するライト・プロテクト・ポートが提供され得る。したがって、ライト・プロテクト・ポートのデバイス−外部信号がＬＯＷであると検出された場合、不揮発性メモリデバイス１００は、上述したＰＡＧＥ  ＰＲＯＧＲＡＭまたはＢＬＯＣＫ  ＥＲＡＳＥ命令を受け入れないよう設定してもよい。
【００５０】
また、不揮発性メモリデバイス１００はレディ／ビジー表示ロジック１０２を有する。これは制御ロジック１０１に接続され、かつ不揮発性メモリデバイス１００がビジーか否かを示す。
【００５１】
クロック同期ユニット２００についての１つの非制限的な例示のための実施例が、図３Ａに記載されている。クロック同期ユニット２００は、上述したバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫ、および上述したＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号から基準クロックＳＲＥＦ＿ＣＬＫを得るクロック制御回路２１０を有する。クロック制御回路２１０は、遅延ロックループ（ＤＬＬ）２２０に基準クロックＳＲＥＦ＿ＣＬＫを入力する。遅延ロックループ（ＤＬＬ）２２０は、基準クロック信号ＳＤＬＬ＿ＣＬＫを生成する
基準クロック信号ＳＲＥＦ＿ＣＬＫを生成するために、クロック制御回路２１０は、基準クロック信号ＳＲＥＦ＿ＣＬＫがバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫをトラッキングする第１のオペレーション状態と、基準クロック信号ＳＲＥＦ＿ＣＬＫがバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫから切り離された第２のオペレーション状態とを、制御できるように切り換える。特に、ＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号が、基準クロック信号ＳＲＥＦ＿ＣＬＫが、バッファリングされたＳＢＵＦ＿ＣＬＫをトラッキングするか、この信号から切断されるかのいずれかにおける役割を果たす。詳細には、非制限的な例示において、ＥＲＡＳＥ信号もＰＲＯＧＲＡＭ信号も命令処理ユニット１０９によって付勢されない場合、クロック制御回路２１０は、第１のオペレーション状態（すなわち、基準クロックＳＲＥＦ＿ＣＬＫが、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫをトラッキングする状態）に入る／止まる。逆に、ＥＲＡＳＥ、およびＰＲＯＧＲＡＭ信号のうちの少なくとも１つが命令処理ユニット１０９によって付勢された場合、クロック制御回路２１０は、第２のオペレーション状態（すなわち、基準クロックＳＲＥＦ＿ＣＬＫが、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫから切り離された状態）に入る／止まる。
【００５２】
したがって、特定の非限定的な実施例で、クロック制御回路２１０は、ＡＮＤ論理ゲート２１１、およびＮＯＲ論理ゲート２１３を含むように設計されてもよい。ＮＯＲ論理ゲート２１３には、命令処理ユニット１０９からＥＲＡＳＥ、およびＰＲＯＧＲＡＭ信号が供給される。ＡＮＤ論理ゲート２１１の第１の入力は、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫである。ＡＮＤ論理ゲート２１１の第２の入力は、ＮＯＲ論理ゲート２１３の出力である信号ＳＤＬＬ＿ＥＮ２である。したがって、ＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号が付勢された場合、ＮＯＲ論理ゲート２１３の信号ＳＤＬＬ＿ＥＮ２はＬＯＷとなり、これによって、ＡＮＤ論理ゲート２１１がディスエーブルされ、その出力信号（すなわち基準クロックＳＲＥＦ＿ＣＬＫ）がＬＯＷとなる。このことは、基準クロックＳＲＥＦ＿ＣＬＫをバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫから切り離すこととなる。他方、ＥＲＡＳＥ、およびＰＲＯＧＲＡＭが、付勢されていない場合、ＮＯＲ論理ゲート２１３は、信号ＳＤＬＬ＿ＥＮ２をＨＩＧＨとし、これは、ＡＮＤ論理ゲート２１１をイネーブルとし、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫが基準クロック信号ＳＲＥＦ＿ＣＬＫをトラッキングし、この信号は、ＤＬＬ２２０に提供される。
【００５３】
１つの別の実施例において、ＡＮＤ論理ゲート２１１は、第三の入力信号ＳＤＬＬ＿ＥＮ１を含む３入力ＡＮＤ論理ゲートであってもよい。入力信号ＳＤＬＬ＿ＥＮ１は、バッファリングされたチップ・イネーブル信号ＳＣＥｂを入力とするインバータ論理ゲート２１２の出力である。バッファリングされたチップ・イネーブル信号ＳＣＥｂは、バッファリングされたバージョンのチップイネーブルポートＣＥ＃のデバイス−外部信号であって、同じ極性を有する。このクロック制御回路２１０の変更態様によって、バッファリングされたチップ・イネーブル信号ＳＣＥｂがＬＯＷの場合（すなわち、不揮発性メモリデバイス１００が選択された場合）には、上述のようにＡＮＤ論理ゲート２１１を動作させる。しかし、バッファリングされたチップ・イネーブル信号ＳＣＥｂがＨＩＧＨの場合、（すなわち、不揮発性メモリデバイス１００が、選択されていない場合）には、ＥＲＡＳＥかＰＲＯＧＲＡＭ信号が付勢されるかどうかにかかわりなく、ＡＮＤ論理ゲート２１１の出力はＬＯＷとなる。
【００５４】
他の代替実施形態では、ＮＯＲ論理ゲート２１３の機能は、クロック制御回路２１０内よりも、他の場所でインプリメントされる。例えば、ＮＯＲ論理ゲート２１３の機能は、命令処理ユニット１０９においてインプリメントすることが可能である。ここでは、ＮＯＲ論理ゲート２１３の出力として例示しているが、処理ユニット１０９自体が、信号ＳＤＬＬ＿ＥＮ２を出力してもよい。
【００５５】
ＤＬＬ２２０は、基準クロックＳＲＥＦ＿ＣＬＫと関連して制御可能な遅延を回路構成要素に含み、同期クロック信号ＳＤＬＬ＿ＣＬＫを生成するためのフィードバックループ構造を有する。制御可能な遅延は、同期クロック信号ＳＤＬＬ＿ＣＬＫを受信する、不揮発性メモリデバイス１００のためのタイミング仕様を満たすよう、出力ドライバ１０５が、データラインＤＱ［０：７］およびデータストローブ・ポートＤＱＳに、デバイス−外部信号を出力することを保証するよう、調整され得る。必要な遅延を達成するために、ＤＬＬ２２０は、可変遅延線２２１を含む従来のＤＬＬとしてインプリメントされてもよい。可変遅延線２２１は、遅延調整信号ＳＳＨＩＦＴに応答して、基準クロックＳＲＥＦ＿ＣＬＫと関連して同期クロック信号ＳＤＬＬ＿ＣＬＫの遅延を変化させる。
【００５６】
フィードバック遅延モデル２２４は、同期クロック信号ＳＤＬＬ＿ＣＬＫに応答して、フィードバック・クロック信号ＳＦＢ＿ＣＬＫを生成する。フィードバック遅延モデル２２４は、以下の内部回路ブロックによって生じる一部の内部遅延を補償するレプリカ遅延モデルを有する。すなわち、
・クロック制御回路２１０のＡＮＤ論理ゲート２１１；
・入力クロックポートＣＬＫでバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫをデバイス−外部信号から出力する入力バッファ（図示せず）；および／または
・データラインＤＱ［０：７］およびデータストローブ・ポートＤＱＳのデバイス−外部信号のための出力バッファ。
である。
【００５７】
ＤＬＬ２２０は、フィードバック・クロック信号ＳＦＢ＿ＣＬＫ、および基準クロックＳＲＥＦ＿ＣＬＫを受信し、基準クロックＳＲＥＦ＿ＣＬＫとフィードバック・クロック信号ＳＦＢ＿ＣＬＫとの間の位相差を示す値を有する位相エラー信号ＳＰＥを生成する、位相検出器２２２を更に含む。遅延制御２２３は、位相検出器２２２からの位相エラー信号ＳＰＥに応答して、遅延調整信号ＳＳＨＩＦＴを生成し、かつ可変遅延線２２１によって適用される遅延を調整するために、遅延調整信号ＳＳＨＩＦＴを可変遅延線２２１に印加する。
【００５８】
位相検出器２２２、および遅延制御２２３は、基準クロックＳＲＥＦ＿ＣＬＫとフィードバック・クロック信号ＳＦＢ＿ＣＬＫとの間の検出位相差の関数として、可変遅延線２２１によって適用される遅延を調整するために共に作動する。より詳細には、位相検出器２２２、および遅延制御２２３は、基準クロックＳＲＥＦ＿ＣＬＫとフィードバック・クロック信号ＳＦＢ＿ＣＬＫとの間の位相差がほぼ０になるまで、同期クロック信号ＳＤＬＬ＿ＣＬＫの可変遅延を調整するために共に作動する。より詳細には、同期クロック信号ＳＤＬＬ＿ＣＬＫの遅延が調整されるということは、基準クロック信号ＳＲＥＦ＿ＣＬＫの位相がフィードバック・クロック信号ＳＦＢ＿ＣＬＫとほぼ同じになるまで、それに応じてフィードバック遅延モデル２２４からのフィードバック・クロック信号ＳＦＢ＿ＣＬＫが調整されることになる。ＤＬＬ２２０が、可変遅延を、基準クロック信号ＳＲＥＦ＿ＣＬＫとフィードバック・クロック信号ＳＦＢ＿ＣＬＫとの位相シフトがほぼ０に等しくなるような値に調整すると、ＤＬＬ２２０はロックされる。この点で、フィードバック遅延モデル２２４が正確にさまざまな内部遅延をモデル化している場合、入力クロックポートＣＬＫおよび同期クロック信号ＳＤＬＬ＿ＣＬＫのデバイス−外部信号は同期化される。ＤＬＬ２２０の可変遅延線２２１が、多数の遅延段を含み得ることを考えれば、発振クロック信号が可変遅延線２２１で伝搬するように、これらの多数の遅延段の全てが切り換えられる。そして、ＤＬＬ２２０が発振クロック信号を供給されない場合は、省電力化がこの時間の間になされることは明らかである。これは、基準クロック信号ＳＲＥＦ＿ＣＬＫがバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫから切り離された場合に起こる。そして、これは上述したように、ＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号が付勢された直接的な結果である。全体として、ＤＬＬ２２０によってなされる１秒当たりの信号の遷移の平均は、基準クロックＳＲＥＦ＿ＣＬＫがバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫから切り離されているときよりも、基準クロックＳＲＥＦ＿ＣＬＫがバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫにトラッキングしているときの方が少ないことが観測される。これは、特にクロック信号周波数が高い場合に、顕著に省電力がなされることとなる。
【００５９】
ここで図３Ｂを参照すると、これは、他の非制限的な例示のための実施例に従ったクロック同期ユニット２００Ｂを例示している。図３Ｂのクロック同期ユニット２００Ｂは、図３Ａのクロック同期ユニット２００のクロック制御回路２１０と類似している修正されたクロック制御回路２１０Ｂを有する。これらの主な差違は、以下の通りである。具体的には、ＡＮＤ論理ゲート２１１Ｂの第２の入力は、２入力ＯＲ論理ゲート２３４の出力による信号ＳＤＬＬ＿ＥＮである。２入力ＯＲ論理ゲート２３４は、ＮＯＲ論理ゲート２１３（これには、前述のＥＲＡＳＥおよびＰＲＯＧＲＡＭ信号が供給される）の出力、およびインバータ論理ゲート２１２（これには、前述のバッファリングされたチップ・イネーブル信号ＳＣＥｂが供給される）の出力が供給される。
【００６０】
動作において、以下の状況のいずれか一つが満たされるときはいつでも、修正されたクロック制御回路２１０Ｂは、ＡＮＤ論理ゲート２１１Ｂに対し、バッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫを出力させる（これは、基準クロックＳＲＥＦ＿ＣＬＫを伝送する）。すなわち、（ｉ）バッファリングされたチップ・イネーブル信号ＳＣＥｂがＬＯＷであるとき（すなわち、不揮発性メモリデバイス１００が選択されたとき）、または、（ｉｉ）ＥＲＡＳＥおよびＰＲＯＧＲＡＭ信号が付勢されていない場合（＝ＬＯＷ）、が挙げられる。逆にいえば、（ｉ）バッファリングされたチップ・イネーブル信号ＳＣＥｂがＨＩＧＨで、（すなわち、不揮発性メモリデバイス１００が、選択されておらず）、かつ（ｉｉ）ＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号が付勢されている場合（＝ＨＩＧＨ）の両方が成り立つ場合、基準クロックＳＲＥＦ＿ＣＬＫはバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫから切り離される。
【００６１】
簡単に言えば、図３Ａのクロック制御回路２１０と比較した場合、ＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号が付勢されたとき、図３Ｂの修正されたクロック制御回路２１０Ｂは基準クロックＳＲＥＦ＿ＣＬＫをバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫから自動的に切り離さず、不揮発性メモリデバイス１００が選択されていないという更なる条件を必要とする。換言すると、不揮発性メモリデバイス１００を選択することは、ＤＬＬ２２０を作動させることとなる。これは、したがってＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号の効果をオーバーライドすることとなる。このことは、結果として図３Ａの回路よりも省電力化は小さいものとなる。これは、それにもかかわらずコントローラ９０から直接に不揮発性メモリデバイス１００のオペレーションに対するより強力なコントロールを可能とする。
【００６２】
図４Ａは、ＢＬＯＣＫ  ＥＲＡＳＥオペレーションの間、図３Ａのクロック同期ユニット２００に関連づけられた各種信号の信号遷移を示す、非限定的な実施例のタイミング図である。当業者は、他の命令（例えばＰＡＧＥ  ＰＲＯＧＲＡＭ）に対しても類似したタイミング図が提供されることを理解するであろう。例示の実施例を理解するに際して、それらは必要とされないと考えられるため省略する。図４Ａの上部に記載されている制御信号は、コントローラ９０によって出力される。（すなわち、入力クロックポートＣＬＫ、チップイネーブルポートＣＥ＃、書込／読出ポートＷ／Ｒ＃、命令ラッチイネーブルポートＣＬＥ、アドレスラッチイネーブルポートＡＬＥ、データラインＤＱ［０：７］、データストローブ・ポートＤＱＳ、およびレディ／ビジー・ポートＲ／Ｂ＃である。）
時刻ＴｌとＴ７との間で、不揮発性メモリデバイス１００は、第１のサイクルのＢＬＯＣＫ  ＥＲＡＳＥ命令（６０ｈ）、行アドレス情報（ＲＡｌ、ＲＡ２及びＲＡ３）、および第二サイクルのＢＬＯＣＫ  ＥＲＡＳＥ命令（Ｄ０ｈ）を受信する。不揮発性メモリデバイス１００がＢＬＯＣＫ  ＥＲＡＳＥ命令（Ｄ０ｈ）の第二サイクルを受信しデコードした場合、ＥＲＡＳＥ信号が時刻Ｔ８において付勢され、ＳＤＬＬ＿ＥＮ２信号が（ＮＯＲ論理ゲート２１３の出力で）ＬＯＷとなる。それからＡＮＤ論理ゲート２１１は、ＳＤＬＬ＿ＥＮ２信号のＬＯＷ状態によって、ディスエーブルされる。したがって、基準クロックＳＲＥＦ＿ＣＬＫは、時刻Ｔ８付近でＬＯＷ状態となる。その結果、同期クロック信号ＳＤＬＬ＿ＣＬＫは、バッファリングされたコック信号ＳＢＵＦ＿ＣＬＫが周期的動作（toggle）を保つ場合であっても、周期動作を停止する。加えて、レディ／ビジー・ポートＲ／Ｂ＃信号のデバイス−外部信号は、ＬＯＷとなる。
【００６３】
不揮発性メモリデバイス１００は、不揮発性メモリ・セルアレイ１１５において、ｔＢＥＲｓ（ブロック消去時間）として指定される時間、内部「消去・ベリファイ（erase  and  verify）」オペレーションを実行する。これは、例えば、ＳＬＣ（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）タイプＮＡＮＤフラッシュメモリ・デバイスで２ｍｓ、ＭＬＣ（Ｍｕｌｔｉ−Ｌｅｖｅｌ−Ｃｅｌｌ）ＮＡＮＤフラッシュメモリ・デバイスで１５ｍｓであってもよい。不揮発性メモリデバイス１００が、内部「消去・ベリファイ（erase  and  verify）」オペレーションを実行している間に、ＤＬＬ２２０は、効果的にディスエーブルされる。したがって、それがこの間にイネーブルであった場合より小さい電力消費となる。
【００６４】
時刻Ｔ１４とＴ１５との間の近辺で、不揮発性メモリデバイス１００は、最後の「消去・ベリファイ（erase  and  verify）」オペレーションを終了させ、かつＥＲＡＳＥ信号はＬＯＷ状態となる。その結果、ＳＤＬＬ＿ＥＮ２信号は時刻Ｔ１５でＨＩＧＨ状態に戻る。それはＡＮＤ論理ゲート２１１をイネーブルする。したがって、基準クロックＳＲＥＦ＿ＣＬＫは再びバッファリングされたクロック信号ＳＢＵＦ＿ＣＬＫをトラッキングし始め、かつ、ＤＬＬ２２０は、基準クロックＳＲＥＦ＿ＣＬＫおよびフィードバック・クロック信号ＳＦＢ＿ＣＬＫに従って、同期クロック信号ＳＤＬＬ＿ＣＬＫをロックしようとする。ＤＬＬ２２０が遅延ロックループを有する場合、同期クロック信号ＳＤＬＬ＿ＣＬＫに対して、再び同期を獲得するのに、一定のクロックサイクルが必要となることは、同業者に明らかである（すなわち、「再ロック（ｒｅ−ｌｏｃｋ）」）。図４Ａのタイミング図は、同期クロック信号ＳＤＬＬ＿ＣＬＫが時刻Ｔ１６ですでにロックされるように、単純化し、短い再ロックシーケンスを前提としている。適切な再ロッキング・シーケンスは、従来技術で公知であり、したがって、ここには記載しない。
【００６５】
同期クロック信号ＳＤＬＬ＿ＣＬＫが再び同期を獲得した場合、レディ／ビジー・ポートＲ／Ｂ＃信号のデバイス−外部信号は、時刻Ｔ１６とＴ１７との間でＨＩＧＨとなる。不揮発性メモリデバイス１００は、そして「レディ（ready）」となり、かつ、コントローラ９０は他の命令（例えば、限定されるものではないがＳＴＡＴＵＳ  ＲＥＡＤ、ＰＡＧＥ  ＲＥＡＤ、およびＰＡＧＥ  ＰＲＯＧＲＡＭ）を発行してもよい。
【００６６】
図４Ｂは、ＢＬＯＣＫ  ＥＲＡＳＥオペレーションの間における、図３Ｂのクロック同期ユニット２００Ｂの信号の非限定的な実施例のタイミング図である。以下の例外を除いては、図４Ｂのタイミング図は、図４Ａのそれと類似している。具体的には、時刻Ｔ７とＴ８との間で、ＥＲＡＳＥ信号が付勢された場合であっても、ＡＮＤ論理ゲート２１１Ｂの第２の入力のＳＤＬＬ＿ＥＮ信号がＬＯＷ状態に落ちない点に留意すべきである。これは、バッファリングされたチップ・イネーブル信号ＳＣＥｂ信号がまだ、ＬＯＷ状態（不揮発性メモリデバイス１００が選択されたままであることを意味する）であるという理由からである。これは本実施例においては、クロック信号の分離の効果をオーバーライドする。さもなければ、ＥＲＡＳＥ信号によって制御される。そして、チップイネーブルポートＣＥ＃のデバイス−外部信号が（時刻Ｔ８とＴ９との間で）ＨＩＧＨ状態のとき、バッファリングされたチップ・イネーブル信号ＳＣＥｂもＨＩＧＨ状態となり、そして、ＳＤＬＬ＿ＥＮ信号はＬＯＷ状態となる。このことはＡＮＤ論理ゲート２１１Ｂをディスエーブルにし、そして、ＤＬＬ２２０が不必要にパワーを消費しないように、基準クロック信号ＳＲＥＦ＿ＣＬＫの周期的動作を止める。当業者は、ＤＬＬ２２０の代わりに、クロック同期ユニット２００を利用し、フィードバックループ構造の回路要素を含む他のモジュールを有するようにすることも可能であろう。他のモジュールの実施例としては、フェーズロックドループ（ＰＬＬ）が挙げられる。したがって、ＥＲＡＳＥまたはＰＲＯＧＲＡＭ信号が付勢されるときは、フェーズロックループは停止し得る。
【００６７】
当業者はまた、ＢＬＯＣＫ  ＥＲＡＳＥ、ＰＡＧＥ  ＰＲＯＧＲＡＭ、ＰＡＧＥ  ＲＥＡＤ、およびＳＴＡＴＵＳ  ＲＥＡＤ命令の前記説明は単に例示に止まるものであり、そのさまざまな変更態様は本発明の実施例の範囲内において可能であることを理解するであろう。加えて、他の現在または将来の命令は、ＥＲＡＳＥおよび／またはＰＲＯＧＲＡＭ信号の付勢を生起させてもよい。例えば、上述のＢＬＯＣＫ  ＥＲＡＳＥ命令に対応する仮想的なＰＡＧＥ  ＥＲＡＳＥ命令が考えられる。これは、複数のページ・ブロックの一つのページを消去し、その他のページのブロックには影響を与えないものである。この種の命令の実例はＪｉｎ−Ｋｉ  ＫＩＭによる特許文献１に記載されている。そして、この引用をもって、本願明細書に組み入れたものとする。
【００６８】
上記の不揮発性メモリデバイス１００、１００Ａは、様々なタイプの不揮発性メモリ集積回路技術を使用してインプリメントされてもよいことが理解される。たとえば、ＮＡＮＤ  Ｆｌａｓｈ  ＥＥＰＲＯＭ、ＮＯＲ  Ｆｌａｓｈ  ＥＥＰＲＯＭ、ＡＮＤ  Ｆｌａｓｈ  ＥＥＰＲＯＭ、ＤｉＮＯＲ  Ｆｌａｓｈ  ＥＥＰＲＯＭ、Ｓｅｒｉａｌ  Ｆｌａｓｈ  ＥＥＰＲＯＭ、Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ（ＲＯＭ）、Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ（ＥＰＲＯＭ）、Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＦＲＡＭ）、Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ（ＭＲＡＭ）、Ｐｈａｓｅ−Ｃｈａｎｇｅ  ＲＡＭ（ＰＣＲＡＭ）が含まれるが、これらに限られるものではない。
【００６９】
実施例においては、特定の信号、クロック信号、およびデータストローブ信号は、シングルエンド信号でもよく、また他の実施例においてこれらの信号は、差動信号でもよい。いずれにしても、これらに限られない。
【００７０】
実施例においては、特定のデバイス特に入力レジスタ１１２、および出力ドライバ１０５が立ち上がりエッジ、立下りエッジまたは立ち上がりエッジおよび立下りエッジの両方に応答してもよい。そして、シングルデータレート（ＳＤＲ）、ダブルデータレート（ＤＤＲ）またはクワドラプルデータレート（ＱＤＲ）の機能を発揮すると理解されなければならない。
【００７１】
図１を再度参照すると、一部の実施例において、このメモリシステム８０は、少なくとも実質的に非特許文献１のフラッシュ標準に準拠してもよい。この引用によって、この文献の全内容は本願明細書に組み込まれたものとする。もちろん、メモリシステム８０は、他の実施例において、ＤＬＬおよび／またはＰＬＬを含むメモリ素子の仕様に基づく一部の他のフラッシュ標準に準拠してもよい。また、一部の実施例において、メモリ素子１００、１００Ａは、少なくとも部分的に上記の機能を、コンピュータ上で動作するソフトウェアプログラムによって提供されてもよい。この種のソフトウェアプログラムは、コンピュータ可読の記憶媒体上において、コンピュータ可読の命令としてエンコードされてもよい。命令は、上述の機能を実現する下位レベルの回路図及び／又は集積回路の構成に変換するものであってもよい。
【００７２】
記載された実施例の適合および修正がなされてもよい。したがって、上記の実施例は、例示的であり限定的でないと捉えるべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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