(57)【特許請求の範囲】
【請求項１】
Ｎチャネル型ＦＥＴを駆動する駆動回路であって、
前記Ｎチャネル型ＦＥＴ素子を駆動する駆動手段と、
前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を保持するコンデンサと、
前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサに保持された電圧が供給されることにより前記Ｎチャネル型ＦＥＴをオフさせるＰＮＰ型トランジスタと、
前記コンデンサに保持された電圧を前記ＰＮＰ型トランジスタに供給するためのダイオードと、を有し、
前記Ｎチャネル型ＦＥＴのゲート端子に、前記ＰＮＰ型トランジスタのエミッタ端子が接続され、かつ、前記Ｎチャネル型ＦＥＴのソース端子に、前記ＰＮＰ型トランジスタのコレクタ端子が接続されており、
前記Ｎチャネル型ＦＥＴのソース端子に、前記ダイオードのカソード端子に接続され、前記コンデンサは、前記ダイオードのアノード端子と、前記Ｎチャネル型ＦＥＴのゲート端子に接続されており、
前記ＰＮＰ型トランジスタのベース端子は、前記ダイオードのアノード端子と前記コンデンサの接続点に接続されており、
前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を前記コンデンサに充電し、前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサから前記ＰＮＰ型トランジスタにベース電流が供給されることを特徴とする駆動回路。
【請求項２】
Ｎチャネル型ＦＥＴを駆動する駆動回路を備えたコンバータであって、
前記Ｎチャネル型ＦＥＴ素子を駆動する駆動手段と、
前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を保持するコンデンサと、
前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサに保持された電圧が供給されることにより前記Ｎチャネル型ＦＥＴをオフさせるＰＮＰ型トランジスタと、
前記コンデンサに保持された電圧を前記ＰＮＰ型トランジスタに供給するためのダイオードと、を有し、
前記Ｎチャネル型ＦＥＴのゲート端子に、前記ＰＮＰ型トランジスタのエミッタ端子が接続され、かつ、前記Ｎチャネル型ＦＥＴのソース端子に、前記ＰＮＰ型トランジスタのコレクタ端子が接続されており、
前記Ｎチャネル型ＦＥＴのソース端子に、前記ダイオードのカソード端子に接続され、前記コンデンサは、前記ダイオードのアノード端子と、前記Ｎチャネル型ＦＥＴのゲート端子に接続されており、
前記ＰＮＰ型トランジスタのベース端子は、前記ダイオードのアノード端子と前記コンデンサの接続点に接続されており、
前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を前記コンデンサに充電し、前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサから前記ＰＮＰ型トランジスタにベース電流が供給されることを特徴とするコンバータ。
【請求項３】
前記コンバータへの入力電圧が所定電圧のときに、前記ＮチャネルＦＥＴが駆動され、前記コンバータへの入力電圧が前記所定電圧より低い電圧に切り換えられた際に、前記ＮチャネルＦＥＴがオン状態を維持するように駆動されることを特徴とする請求項２に記載のコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子としてのＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）の駆動回路に関するものである。
【背景技術】
【０００２】
図１１に一般的なＦＥＴゲート駆動回路を搭載した直流電圧変換機（以降、ＤＣ／ＤＣコンバータという）を示す。図１１はＤＣ／ＤＣコンバータの一例である降圧型ＤＣ／ＤＣコンバータである。この降圧型ＤＣ／ＤＣコンバータの入力電圧Ｖｉｎは、ＦＥＴ３０に供給される。降圧型ＤＣ／ＤＣコンバータに使用されるＦＥＴは、一般にはＰチャネル型ＦＥＴが適用される。ＦＥＴ３０のゲート端子には、抵抗２９を介してスイッチ素子であるトランジスタ２７及びトランジスタ２８からなるプッシュプル回路が接続される。このプッシュプル回路は、ＦＥＴのゲート入力電荷の充放電を高速化してＦＥＴのスイッチング速度を高速化するための回路である。プッシュプル回路には、抵抗２５，２４、トランジスタ２６、比較器２３，２２、三角波発生器（図中のＯＳＣ）２０、定電圧源２１からなるＰＷＭ回路が接続される。よってＦＥＴ３０に、比較器２２に帰還される出力電圧の差分情報に基づいてＰＷＭスイッチングパルスが供給されてスイッチング動作を行う。これによりインダクタ３１及びダイオード３２にパルス電圧が供給される。
【０００３】
このパルス電圧は、インダクタ３１、ダイオード３２、電解コンデンサ３３によって直流化され、出力電圧Ｖｏｕｔとなる。出力電圧Ｖｏｕｔは、抵抗３４，３５によって分圧され、比較器２２に供給される。よって、前述したとおりＦＥＴ３０は、Ｖｏｕｔの差分情報に基づいてＰＷＭスイッチングを行うこととなる。これによりＶｏｕｔは定電圧化される。このような構成は、特許文献1に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２３３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体の微細化技術が進歩し、上記のような駆動回路に適用されるＦＥＴとして、ＦＥＴのゲートソース間電圧Ｖｇｓの閾値電圧（以下、オンスレッシュ電圧と言う）の低いＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が一般的になっている。このオンスレッシュ電圧、及び、ＭＯＳＦＥＴがオフする電圧（以下、カットオフ電圧と言う）は、例えば、旧世代のＭＯＳＦＥＴでは以下に示す仕様が一般的であった。
Ｖｇｓオンスレッシュ電圧：４．０Ｖ（最小）
Ｖｇｓカットオフ電圧：１．５Ｖ（最小）〜２．５Ｖ（最大）
しかし、近年では半導体の微細化により以下に示す仕様が一般的になってきている。
Ｖｇｓオンスレッシュ電圧：２．５Ｖ（最小）
Ｖｇｓカットオフ電圧：０．５Ｖ（最小）〜１．５Ｖ（最大）
このように、Ｖｇｓのオンスレッシュ電圧の低下とともに、Ｖｇｓのカットオフ電圧も低下する傾向にある。
【０００６】
さて、上記の降圧型ＤＣ／ＤＣコンバータ（図１１）に適用されるスイッチング駆動されるＦＥＴとして、上記のようなＶｇｓオンスレッシュ電圧の低いＭＯＳＦＥＴを使用した場合、以下に説明するような課題がある。なお、ここでは、Ｖｇｓのオンスレッシュ電圧が２．５Ｖ（最小）のＭＯＳＦＥＴを使用した場合を例に説明する。
【０００７】
図１２は、Ｖｇｓオンスレッシュ電圧の低いＭＯＳＦＥＴを使用した降圧型ＤＣ／ＤＣコンバータの回路動作を示している。また、図１２の降圧型ＤＣ／ＤＣコンバータを動作した際のＭＯＳＦＥＴ（以下、ＦＥＴ３０と言う）のゲート端子の電圧波形を図１３に表す。図１３において、トランジスタ２６がオフしている期間（ｔ３〜ｔ５の期間）にトランジスタ２７がオンする。この期間では、ＦＥＴ３０をオフさせようとしている。トランジスタ２７はエミッタフォロア回路として動作するため、トランジスタ２７のベースエミッタ間電圧Ｖｂｅは、コレクタエミッタ間Ｖｃｅと概ね等しくなる。一般的にトランジスタのＶｂｅは０．７Ｖ程度である。したがって、ＦＥＴ３０のＶｇｓも、概ねトランジスタ２７のＶｂｅに等しく０．７Ｖ程度となる。
【０００８】
一方、先に説明したとおり、Ｖｇｓのオンスレッシュ電圧の低いＦＥＴは、Ｖｇｓのカットオフ電圧も低くなる。Ｖｇｓのオンスレッシュ電圧２．５Ｖ（最小）のＦＥＴであれば、そのカットオフ電圧は０．５Ｖ（最小）〜１．５Ｖ（最大）の範囲に設定されることが一般的である。したがって、この場合、ＦＥＴを確実にオフさせるためには、Ｖｇｓを０．５Ｖ以下にする必要がある。ところが、上述したとおり、図１１の回路構成（図１２の回路動作）では、Ｖｇｓ＝０．７Ｖ程度となり、Ｖｇｓを０．５Ｖ以下にすることができない。つまり、ＦＥＴ３０を確実にオフすることができず、ＦＥＴ３０がオンし続けることによって発熱したり、また、ＤＣ／ＤＣコンバータの動作不良を招くという課題がある。
【０００９】
本発明は、このような課題を鑑みてなされたものであり、ＦＥＴとしてＶｇｓオンスレッシュ電圧の低いＦＥＴを用いる場合に、ＦＥＴを確実にオフさせて回路動作を安定化することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための、本発明の駆動回路は、Ｎチャネル型ＦＥＴを駆動する駆動回路であって、前記Ｎチャネル型ＦＥＴ素子を駆動する駆動手段と、前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を保持するコンデンサと、前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサに保持された電圧が供給されることにより前記Ｎチャネル型ＦＥＴをオフさせるＰＮＰ型トランジスタと、前記コンデンサに保持された電圧を前記ＰＮＰ型トランジスタに供給するためのダイオードと、を有し、前記Ｎチャネル型ＦＥＴのゲート端子に、前記ＰＮＰ型トランジスタのエミッタ端子が接続され、かつ、前記Ｎチャネル型ＦＥＴのソース端子に、前記ＰＮＰ型トランジスタのコレクタ端子が接続されており、前記Ｎチャネル型ＦＥＴのソース端子に、前記ダイオードのカソード端子に接続され、前記コンデンサは、前記ダイオードのアノード端子と、前記Ｎチャネル型ＦＥＴのゲート端子に接続されており、前記ＰＮＰ型トランジスタのベース端子は、前記ダイオードのアノード端子と前記コンデンサの接続点に接続されており、前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を前記コンデンサに充電し、前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサから前記ＰＮＰ型トランジスタにベース電流が供給されることを特徴とする。
【００１１】
また、本発明のコンバータは、Ｎチャネル型ＦＥＴを駆動する駆動回路を備えたコンバータであって、前記Ｎチャネル型ＦＥＴ素子を駆動する駆動手段と、前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を保持するコンデンサと、前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサに保持された電圧が供給されることにより前記Ｎチャネル型ＦＥＴをオフさせるＰＮＰ型トランジスタと、前記コンデンサに保持された電圧を前記ＰＮＰ型トランジスタに供給するためのダイオードと、を有し、前記Ｎチャネル型ＦＥＴのゲート端子に、前記ＰＮＰ型トランジスタのエミッタ端子が接続され、かつ、前記Ｎチャネル型ＦＥＴのソース端子に、前記ＰＮＰ型トランジスタのコレクタ端子が接続されており、前記Ｎチャネル型ＦＥＴのソース端子に、前記ダイオードのカソード端子に接続され、前記コンデンサは、前記ダイオードのアノード端子と、前記Ｎチャネル型ＦＥＴのゲート端子に接続されており、前記ＰＮＰ型トランジスタのベース端子は、前記ダイオードのアノード端子と前記コンデンサの接続点に接続されており、前記Ｎチャネル型ＦＥＴのオン期間に、前記Ｎチャネル型ＦＥＴのゲート端子とソース端子との間に印加される電圧を前記コンデンサに充電し、前記Ｎチャネル型ＦＥＴのオフ期間に、前記コンデンサから前記ＰＮＰ型トランジスタにベース電流が供給されることを特徴とする。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、ＦＥＴとしてＶｇｓオンスレッシュ電圧の低いＦＥＴを用いる場合において、回路動作を安定化することができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の降圧型ＤＣ／ＤＣコンバータの回路図
【図２】実施例１の降圧型ＤＣ／ＤＣコンバータの回路動作を示す図
【図３】実施例１の降圧型ＤＣ／ＤＣコンバータの回路動作時の電圧波形を示す図
【図４】実施例１の降圧型ＤＣ／ＤＣコンバータの変形回路図
【図５】実施例２の昇圧型ＤＣ／ＤＣコンバータの回路動作を示す図
【図６】実施例２の昇圧型ＤＣ／ＤＣコンバータの回路動作時の電圧波形を示す図
【図７】実施例２の調光回路図
【図８】実施例３の電子機器の電源回路ブロック図
【図９】実施例３の電源の回路図
【図１０】実施例３の電源回路の動作時の電圧波形を示す図
【図１１】従来例の回路図
【図１２】従来例の回路動作を示す図
【図１３】従来例の回路動作時の電圧波形を示す図
【発明を実施するための形態】
【００１４】
上述した課題を解決するための本発明の具体的な構成について、以下の実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１５】
（実施例１）
本実施例の降圧型ＤＣ／ＤＣコンバーターの回路構成を図１に示す。また、図１の回路動作を図２に示し、回路が動作した際の電圧波形を図３に示す。なお、本実施例における降圧型ＤＣ／ＤＣコンバータにおいてはスイッチング素子であるＦＥＴとしてＰチャネル型ＦＥＴ（Ｐチャネル型ＭＯＳＦＥＴ）を適用する例で説明する。なお、上記の背景技術で説明した、スイッチ素子であるトランジスタ２７，２８からなるプッシュプル回路等、図１１と同様の個所や素子には、同一符号を付し説明を省略する。
【００１６】
本実施例は、図１１、図１２、図１３で説明した降圧型ＤＣ／ＤＣコンバータに加えて、ダイオード１とコンデンサ２からなるブートストラップ回路を備え、ＦＥＴのオン期間（ターンオンしている期間）にコンデンサ２に電荷を充電する。つまり電圧保持部としてのコンデンサ２にＦＥＴのオン期間に電圧を保持しておく。そして、ＦＥＴのオフ期間（ターンオフしている期間）にコンデンサ２の充電電圧を用いてトランジスタ２７をオンする。つまり、コンデンサ２に保持した電圧をＦＥＴに供給してオンする。これにより、トランジスタ２７の飽和電圧を低下させ、ＦＥＴを確実にオフすることを特徴とするものである。
【００１７】
図１において、ＤＣ／ＤＣコンバータの入力電圧Ｖｉｎは、ＦＥＴ３０に供給される。ＦＥＴ３０のゲート端子には、前述した図１２と同様のプッシュプル回路が接続される。プッシュプル回路、及び、それによるＰＷＭスイッチング、電圧出力の動作については図１２と同様であるため説明を省略する。
【００１８】
次に、ＦＥＴ３０として、ＦＥＴのＶｇｓのオンスレッシュ電圧（ＦＥＴのゲート端子とソース端子との間であるゲートソース間電圧Ｖｇｓの閾値電圧）の低いＦＥＴを使用した場合の動作を説明する。本実施例では、Ｖｇｓのオンスレッシュ電圧２．５Ｖ（最小）のＦＥＴを使用した場合を例に説明する。
【００１９】
図３において、トランジスタ２６がオンしている期間（ｔ１〜ｔ３の期間）、トランジスタ２８がオンする。すると、ＦＥＴ３０のゲート端子の電圧は、概ね０Ｖまで引き下げられる。そして、ＦＥＴ３０のＶｇｓは、概ねＤＣ／ＤＣコンバータの入力電圧Ｖｉｎと等しくなりＦＥＴ３０がオンする。すると、ダイオード１→コンデンサ２→抵抗２９→トランジスタ２８のルートで電流が流れ、コンデンサ２が、概ねＶｉｎと等しい電圧Ｖｃｒｇに充電される。
【００２０】
次に、トランジスタ２６がオフすると、トランジスタ２７がオンする（ｔ３〜ｔ５の期間）。トランジスタ２７がオンすると、ＦＥＴ３０のゲート端子電圧はＶｉｎに向けて上昇する。このとき、コンデンサ２は概ねＶｉｎと等しい電圧Ｖｃｒｇに充電されているため、ダイオード１が逆バイアス状態となるとなる。したがって、コンデンサ２の充電電圧は、抵抗３→トランジスタ２７のベース端子→トランジスタ２７のエミッタ端子→抵抗２９のルートで放電される。
【００２１】
図３におけるＶｂｏｏｔで示す電圧波形が、ダイオード１とコンデンサ２の接続点の電圧を表している。Ｖｂｏｏｔの電圧波形の下降曲線が、上記放電の様子を表している。上記放電電流は、トランジスタ２７のベース電流となり、トランジスタ２７を飽和させる。したがって、このときのトランジスタ２７のＶｃｅは、Ｖｂｅ（≒０．７Ｖ）よりも低く、概ね０．３Ｖ程度となる。従って、ＦＥＴ３０のＶｇｓも、概ね０．３Ｖ程度まで引き下げられる。
【００２２】
ここでＶｇｓのオンスレッシュ電圧２．５Ｖ（最小）のＦＥＴ３０は、そのカットオフ電圧が０．５Ｖ（最小）〜１．５Ｖ（最大）に設定されている。したがって、このＦＥＴ３０を確実にオフさせるためには、Ｖｇｓを０．５Ｖ以下にする必要がある。本実施例では、上述したようにＶｇｓが概ね０．３Ｖ程度まで引き下げられるため、ＦＥＴ３０を確実にオフすることができ、回路動作を安定化することができる。
【００２３】
なお、図１の回路及び回路動作をまとめると以下のとおりである。
【００２４】
＜回路接続関係＞
ＦＥＴ３０のゲート端子と、ＮＰＮ型トランジスタ２７のエミッタ端子が接続され、ＦＥＴ３０のソース端子に、ＮＰＮ型トランジスタ２７のコレクタ端子が接続される。ＦＥＴのソース端子に、ダイオード１のアノード端子が接続され、コンデンサ２は、ダイオード１のカソード端子と、ＦＥＴのゲート端子に接続される。ＮＰＮ型トランジスタ２７のベース端子は、ダイオード１のカソード端子とコンデンサ２の接続点に接続される。
【００２５】
＜回路動作＞
ＦＥＴ３０のオン期間に、ＦＥＴ３０のゲート端子とソース端子との間に印加される電圧をコンデンサ２に充電し、ＦＥＴ３０のオフ期間に、コンデンサ２からＮＰＮ型トランジスタ２７にベース電流が供給される。
【００２６】
ところで、図１のＤＣ／ＤＣコンバータでは、ＦＥＴ３０のゲート駆動回路として、トランジスタ２７と２８からなるプッシュプル回路を用いた。しかし、図４に示すように、トランジスタ２８をダイオード３６に置き換えたゲート駆動回路であっても、ダイオード１とコンデンサ２からなるブートストラップ回路を設けて、上記と同様にＦＥＴ３０を確実にオフすることができ、回路動作を安定化することができる。
【００２７】
（実施例２）
実施例１では降圧型のＤＣ／ＤＣコンバータの回路構成を前提として説明した。本実施例ではの昇圧型のＤＣ／ＤＣコンバータ回路構成が前提となっている。図５に本実施例の回路構成を示す。図６に本実施例の回路動作を示す。本実施例における昇圧型ＤＣ／ＤＣコンバータにおいては、スイッチング素子であるＦＥＴとしてＮチャネル型ＦＥＴ（Ｎチャネル型ＭＯＳＦＥＴ）を適用する例で説明する。なお、ＤＣ／ＤＣコンバータとして、上述した図１２と同様の個所や素子には、同一符号を付し説明を省略する。
【００２８】
本実施例の特徴は、実施例１と同様にダイオード１とコンデンサ２からなるブートストラップ回路を備え、ＦＥＴ４１のターンオン期間にコンデンサ２を充電する。ＦＥＴ４１のオフ期間（ターンオフしている期間）に、コンデンサ２の充電電圧を用いて、トランジスタ２８をオンすることでトランジスタ２８の飽和電圧を低下させ、ＦＥＴ４１を確実にオフするものである。
【００２９】
図５において、ＤＣ／ＤＣコンバータの入力電圧Ｖｉｎは、ＦＥＴ４１に供給される。ＦＥＴ４１のゲート端子には、前述した図１２と同様のプッシュプル回路が接続される。プッシュプル回路、及び、それによるＰＷＭスイッチング、電圧出力の動作については図１２と同様であるため説明を省略する。
【００３０】
次に、ＦＥＴ４１として、ＦＥＴのＶｇｓのオンスレッシュ電圧（ＦＥＴのゲート端子とソース端子との間であるゲートソース間電圧Ｖｇｓの閾値電圧）の低いＦＥＴを使用した場合の動作を説明する。本実施例においても実施例１と同様、Ｖｇｓのオンスレッシュ電圧２．５Ｖ（最小）のＦＥＴを使用した場合を例に説明する。
【００３１】
図６において、スイッチ素子としてのトランジスタ２６がオフしている期間（ｔ１〜ｔ３の期間）、スイッチ素子としてのトランジスタ２７がオンする。トランジスタ２７がオンすると、ＦＥＴ４１のゲート端子電圧は、概ねＶｉｎまで引き上げられる。これにより、ＦＥＴ４１のＶｇｓは、概ねＤＣ／ＤＣコンバータの入力電圧Ｖｉｎと等しくなり、ＦＥＴ４１はオンする。ＦＥＴ４１がオンすると、トランジスタ２７→抵抗２９→コンデンサ２→ダイオード１のルートで電流が流れ、コンデンサ２が、概ねＶｉｎと等しい電圧Ｖｃｒｇに充電される。
【００３２】
次に、トランジスタ２６がオンすると、スイッチ素子としてのトランジスタ２８がオンする（ｔ３〜ｔ５）。トランジスタ２８がオンすると、ＦＥＴ４１のゲート端子電圧は、０Ｖに向けて下降する。このとき、コンデンサ２は概ねＶｉｎと等しい電圧Ｖｃｒｇに充電されているから、ダイオード１が逆バイアス状態となる。したがって、コンデンサ２の充電電圧は、抵抗２９→トランジスタ２８のエミッタ端子→トランジスタ２８のベース端子→抵抗３のルートで放電される。図６におけるＶｂｏｏｔの電圧波形が、ダイオード１とコンデンサ２の接続点の電圧を表している。また、Ｖｂｏｏｔの電圧波形の上昇曲線が、上記放電の様子を表している。上記放電電流は、トランジスタ２８のベース電流となり、トランジスタ２８を飽和させる。したがって、このときのトランジスタ２８のＶｃｅは、Ｖｂｅ（≒０．７Ｖ）よりも低く、概ね０．３Ｖ程度となる。つまり、ＦＥＴ４１のＶｇｓも、概ね０．３Ｖ程度まで引き下げられる。
【００３３】
ここでＶｇｓのオンスレッシュ電圧２．５Ｖ（最小）のＦＥＴ３０は、そのカットオフ電圧が０．５Ｖ（最小）〜１．５Ｖ（最大）に設定されている。従って、このＦＥＴを確実にオフさせるには、Ｖｇｓを０．５Ｖ以下にする必要がある。本実施例では、Ｖｇｓが概ね０．３Ｖ程度まで引き下げられるため、ＦＥＴ４１は確実にオフすることができ、回路動作を安定化することができる。
【００３４】
なお、図５の回路及び回路動作をまとめると以下のとおりである。
【００３５】
＜回路構成＞
ＦＥＴ３０のゲート端子に、ＰＮＰ型トランジスタ２８のエミッタ端子が接続され、ＦＥＴ３０のソース端子に、ＰＮＰ型トランジスタ２８のコレクタ端子が接続される。
【００３６】
ＦＥＴ３０のソース端子に、ダイオード１のカソード端子に接続され、コンデンサ２は、ダイオード１のアノード端子と、ＦＥＴ３０のゲート端子に接続される。ＰＮＰ型トランジスタ２８のベース端子は、ダイオード１のアノード端子とコンデンサ２の接続点に接続される。
【００３７】
＜回路動作＞
ＦＥＴ３０のオン期間に、ＦＥＴ３０のゲート端子とソース端子との間に印加される電圧をコンデンサ２に充電し、ＦＥＴ３０のオフ期間に、コンデンサ２からＰＮＰ型トランジスタ２８にベース電流が供給される。
【００３８】
なお、本実施例を適用する構成としては、ＤＣ／ＤＣコンバータに限らず、例えば、図７に示すように、光源５２を駆動する調光回路にも本実施例を適用することができる。
【００３９】
（実施例３）
本実施例は、実施例１で説明したＤＣ／ＤＣコンバータをＡＣ／ＤＣコンバータの後段に搭載した例である。近年、電子機器の待機電力をより低減することが強く求められており、電子機器の電源も待機電力を低減する構成が求められている。
【００４０】
本実施例では、ＡＣ／ＤＣコンバータとＤＣ／ＤＣコンバータを有する電源を通常モードと通常モードに比べて消費電力を低減したパワーセーブモードを設けた機器に適用する例を説明する。機器がパワーセーブモードに以降した状態で、スイッチング素子としＦＥＴを適用したスイッチング電源の動作状態を変化させて、待機電力を低減する構成を前提としている。なお、上述した実施例１、実施例２と同様の個所や素子には、同一符号を付し説明を省略する。
【００４１】
図８に、本実施例の機器のブロック図を示す。図８において、ＡＣ／ＤＣコンバータ１００は、商用電源６０の交流電圧を直流電圧Ｖｏｕｔ１に変圧する。Ｖｏｕｔ１は、機器におけるモータ等のアクチュエータ１０１に供給される。一方、Ｖｏｕｔ１は、ＤＣ／ＤＣコンバータ１０２に供給される。ＤＣ／ＤＣコンバータ１０２は、Ｖｏｕｔ１を直流電圧Ｖｏｕｔ２に変圧する。Ｖｏｕｔ２は、機器の制御を司る制御部１０３に供給される。
【００４２】
アクチュエータ１０１の電源電圧Ｖｏｕｔ１は、制御部１０３の電源電圧Ｖｏｕｔ２よりも高く設定される。例えば、Ｖｏｕｔ１＝２４．０Ｖ（ＤＣ電圧）に対して、Ｖｏｕｔ２＝３．３０Ｖ（ＤＣ電圧）の設定が一般的である。
【００４３】
以降では、Ｖｏｕｔ１＝２４．０Ｖ，Ｖｏｕｔ２＝３．３０Ｖの設定を例として説明を行う。
【００４４】
図９は、図８のＡＣ／ＤＣコンバータ及びＤＣ／ＤＣコンバータの詳細回路構成を示した図である。図９におけるＡＣ／ＤＣコンバータ１００の説明を行う。
【００４５】
商用電源６０の交流電圧は、ブリッジダイオード６１および一次平滑コンデンサ６２によって整流平滑されて直流電圧となる。この直流電圧は、トランスの一次巻線１０ｐを介してＦＥＴ９に供給される。ＦＥＴ９のゲート端子には、比較器５、三角波発生器（ＯＳＣ）４、定電圧源６、抵抗７、フォトカプラ８ｐからなるＰＷＭ回路が接続されている。よってＦＥＴ９は、フォトカプラ８ｐに帰還される出力電圧の誤差情報に基づいて、ＰＷＭスイッチングを行う。するとトランスの二次巻線１０ｓに、パルス電圧が誘起される。このパルス電圧は、ダイオード１１および二次平滑コンデンサ１２によって整流平滑され、直流電圧Ｖｏｕｔ１となる。Ｖｏｕｔ１は、抵抗１５，１６，１３、シャントレギュレータ１４、フォトカプラ８ｓからなるエラーアンプ回路に供給される。よって、ＦＥＴ９は、Ｖｏｕｔ１の誤差情報に基づいてＰＷＭスイッチングを行うこととなる。これによりＶｏｕｔ１は定電圧化される。
【００４６】
次に、ＤＣ／ＤＣコンバータ１０２については、供給される電圧がＡＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ１である点以外は、実施例１で説明した降圧型のＤＣ／ＤＣコンバータと同様であるため、動作説明を省略する。
【００４７】
次に、本実施例における図８に示す電源について、パワーセーブモードにおける各コンバータの動作を図８及び図９を用いて説明する。図８において、制御部１０３から、ＡＣ／ＤＣコンバータ１００へ、パワーセーブ信号（以下、／ＰＳＡＶＥという）が供給されている。制御部１０３は、／ＰＳＡＶＥ信号を用いて機器（電源）をパワーセーブモードに移行させる。
【００４８】
制御部１０３は、機器を通常モードに設定する時には、／ＰＳＡＶＥ信号をＨレベルとし、機器をパワーセーブモードに設定する時には、／ＰＳＡＶＥ信号をＬレベルとする。／ＰＳＡＶＥ信号は、ＡＣ／ＤＣコンバータ１００のエラーアンプ回路のＦＥＴ１８に供給される。通常モード時、即ち／ＰＳＡＶＥ信号がＨレベルの場合、ＦＥＴ１８はオンし、抵抗１６と抵抗１７が並列に接続される。出力電圧Ｖｏｕｔ１を、抵抗１５と、この並列抵抗（以下、抵抗１６／／抵抗１７という）で分圧した電圧がシャントレギュレータ１４のｒｅｆ端子に供給される。したがって、抵抗１５，１６，１７の抵抗値をそれぞれＲａ，Ｒｂ，Ｒｃとし、シャントレギュレータのリファレンス電圧をＶｒｅｆ１とすると、通常モードの出力電圧Ｖｏｕｔ１−Ｎは、概ね下式（１）で表される。
【００４９】
【数１】
0005460138.tif 000002
【００５０】
ただし、（Ｒｂ／／Ｒｃ）は、ＲｂとＲｃの並列抵抗値であり、下式（２）で表される。
【００５１】
【数２】
0005460138.tif 000003
【００５２】
一方、パワーセーブモード時、即ち／ＰＳＡＶＥ信号がＬレベルの場合、ＦＥＴ１８はオフし、抵抗１７は切り離される。よって、シャントレギュレータ１４のｒｅｆ端子に供給される電圧は、Ｖｏｕｔ１を抵抗１５と抵抗１６で分圧した電圧となる。したがって、パワーセーブモードの出力電圧Ｖｏｕｔ１−Ｓは、概ね下式（３）で表される。
【００５３】
【数３】
0005460138.tif 000004
【００５４】
したがって、パワーセーブモードの出力電圧Ｖｏｕｔ１−Ｓは、通常モードの出力電圧Ｖｏｕｔ１−Ｎよりも低下することとなる。
【００５５】
同様にＤＣ／ＤＣコンバータ１０２の出力電圧Ｖｏｕｔ２についても求めると以下のとおりである。Ｖｏｕｔ２を抵抗３４と抵抗３５で分圧した電圧が、エラーアンプ回路内の比較器２２に供給され、定電圧源２１の電圧と比較される。よって、抵抗３４，３５の抵抗値をそれぞれＲｄ，Ｒｅ、定電圧源２１の電圧をＶｒｅｆ２とすると、出力電圧Ｖｏｕｔ２は概ね下式（４）で表される。
【００５６】
【数４】
0005460138.tif 000005
【００５７】
以上で説明した式により、ＡＣ／ＤＣコンバータ１００およびＤＣ／ＤＣコンバータ１０２の出力電圧を、以下に示す式（５）、（６）、（７）で示す値となるように各抵抗値Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅを設定する。ここで、パワーセーブモードにおけるＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１−Ｓを、ＤＣ／ＤＣコンバータ１０２の出力電圧Ｖｏｕｔ２よりも僅かに低く設定することがポイントとなる。本実施例では、Ｖｏｕｔ２が所定電圧３．３０Ｖに対して、Ｖｏｕｔ１−Ｓが所定電圧よりも低い電圧３．２０Ｖに設定する例として説明を行う。なお、Ｖｏｕｔ１−ＳをＶｏｕｔ２よりも僅かに低い値に設定することがポイントであって、本実施例の出力電圧の設定値はあくまで一例である。この設定値は回路構成や出力対象等によって適宜設定可能である。また、Ｖｏｕｔ１−Ｓは、制御部１０３が動作する電圧範囲内に設定する必要がある。
【００５８】
【数５】
0005460138.tif 000006
【００５９】
【数６】
0005460138.tif 000007
【００６０】
【数７】
0005460138.tif 000008
【００６１】
以上の設定で、通常モードからパワーセーブモードへの切り替え時の動作を図１０を用いて説明する。図１０において、時刻ｔ１０以前、制御部１０３は／ＰＳＡＶＥ信号をＨレベルとして機器を通常モードに設定している。よって、ＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１−Ｎ＝２４．０Ｖ、ＤＣ／ＤＣコンバータ１０２の出力電圧Ｖｏｕｔ２＝３．３０Ｖである。ＦＥＴ３０のゲート端子にはＰＷＭスイッチングパルスが供給されており、ＦＥＴ３０はスイッチング動作を行っている。時刻ｔ１０において、制御部１０３が／ＰＳＡＶＥ信号をＬレベルとして機器をパワーセーブモードに移行させる。すると、ＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１は低下し始めて、時刻ｔ２以降において３．２０Ｖとなる。この過程で、ＤＣ／ＤＣコンバータ１０２の動作に着目する。ＡＣ／ＤＣコンバータ１００の出力電圧が３．３０Ｖ以上の領域では、ＦＥＴ３０のゲート端子にＰＷＭスイッチングパルスが供給され、ＦＥＴ３０はスイッチング動作を行う。これによって、ＤＣ／ＤＣコンバータ１０２の出力電圧は３．３０Ｖに定電圧化される。
【００６２】
時刻ｔ１１以降、ＡＣ／ＤＣコンバータ１００の出力電圧が３．３０Ｖを下回ると、ＤＣ／ＤＣコンバータ１０２の出力電圧は制御ターゲットである３．３０Ｖを維持できなくなるため、ＦＥＴ３０は常時オン状態となる。即ち、ＦＥＴ３０はスイッチング動作を行わず、常時導通状態となる。これにより、ＤＣ／ＤＣコンバータ１０２の出力電圧は、ＡＣ／ＤＣコンバータ１００の出力電圧と概ね等しくなり、時刻ｔ１２以降３．２０Ｖとなる。
【００６３】
以上説明したように、パワーセーブモードにおいては、ＡＣ／ＤＣコンバータ１００の出力電圧を、ＤＣ／ＤＣコンバータ１０２の制御ターゲット電圧以下に低下させてＤＣ／ＤＣコンバータ１０２のＦＥＴ３０を常時オン状態にする。
【００６４】
これにより、ＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１が低下することで、アクチュエータ１０１で消費される電力損失が低下する。さらに、ＦＥＴ３０のスイッチング動作が停止することでスイッチング損失が無くなる。つまり、電力損失の低減及びスイッチング損失を無くすことができる。
【００６５】
さて、以上では、Ｖｏｕｔ１−Ｓ＝３．２０ＶのときＦＥＴ３０を常時オン状態にする構成を説明した。Ｖｏｕｔ１−Ｓ＝３．２０Ｖになった場合も、ＦＥＴ３０を確実にオンさせるために、ＦＥＴとしては、そのＶｇｓのオンスレッシュ電圧が、少なくとも３．２０Ｖ以下の素子を使用する必要がある。本実施例においても、実施例１と同様にＦＥＴのＶｇｓのオンスレッシュ電圧２．５Ｖ（最小）であり、カットオフ電圧が０．５Ｖ（最小）〜１．５Ｖ（最大）に設定されているＦＥＴを使用する。
【００６６】
本実施例においても実施例１と同様のＦＥＴを使用する構成であるため、実施例１で説明したように、ダイオード１とコンデンサ２からなるブートストラップ回路を備え、ＦＥＴのターンオン期間にコンデンサ２を充電する。そして、ＦＥＴのターンオフ期間にコンデンサ２の充電電圧を用いてトランジスタ２７をオンする。これにより、トランジスタ２７の飽和電圧を低下させ、ＦＥＴを確実にオフする回路構成を適用することができる。なお、回路構成及び動作については、実施例１で説明したものと同様であるため説明を省略する。
【００６７】
以上説明したように、パワーセーブモードを設けた機器（電源）においても、ＤＣ／ＤＣコンバータに使用されるＦＥＴを確実にオンすることができ、回路動作を安定化することあできる。
【符号の説明】
【００６８】
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
２０  三角波発生器
２１  定電圧源
２２，２３  比較器
１，３２  ダイオード
２，３３  コンデンサ
３，２４，２９，３４，３５  抵抗
３０  ＦＥＴ
２６，２７，２８  トランジスタ
３１  インダクタ
【図１】
0005460138.tif 000009
【図２】
0005460138.tif 000010
【図３】
0005460138.tif 000011
【図４】
0005460138.tif 000012
【図５】
0005460138.tif 000013
【図６】
0005460138.tif 000014
【図７】
0005460138.tif 000015
【図８】
0005460138.tif 000016
【図９】
0005460138.tif 000017
【図１０】
0005460138.tif 000018
【図１１】
0005460138.tif 000019
【図１２】
0005460138.tif 000020
【図１３】
0005460138.tif 000021