(57)【特許請求の範囲】
【請求項１】
基板から垂直に延長され、内側壁及び外側壁を各々含む多数の下部キャパシタ電極と、
前記多数の下部キャパシタ電極の内側壁上の犠牲パターンと、
前記基板と反対側にある前記下部キャパシタ電極の上部から、前記下部キャパシタ電極の外側壁に沿って前記基板に向かって、前記多数の下部キャパシタ電極のうち何れかの下部キャパシタ電極らの間に垂直に延長される少なくとも一つのサポートパターンと、
前記サポートパターン上及び前記多数の下部キャパシタ電極の外側壁上の誘電膜と、
前記誘電膜上の上部キャパシタ電極と、
を含み、
前記多数の下部キャパシタ電極は、前記基板の表面に平行な平面において第一方向及び前記第一方向と交差する第二方向に配置され、
前記サポートパターンは、前記第二方向に直線状に連続して延長され前記第一方向に配置される前記多数の下部キャパシタ電極間に配置され、
前記サポートパターンの厚さは、前記第一方向に配置される前記多数の下部キャパシタ電極のうち互いに隣接する下部キャパシタ電極間の側距離より大きいことを特徴とする半導体装置。
【請求項２】
前記サポートパターンは、フッ酸を含むエッチング溶液に対してエッチング選択性を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サポートパターンは、タンタル酸化膜を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記下部キャパシタ電極は、チタン窒化膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記サポートパターンは、前記多数の下部キャパシタ電極の外部側壁の間に交互に延長することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記誘電膜は、前記サポートパターンの対向する面上に延長することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記多数の下部キャパシタ電極は、各々前記基板から突出するシリンダ形状の電極を含み、前記内部側壁は、空洞を定義するシリンダ形状の電極の内部面を含み、外部側壁は、シリンダ形状の電極の外部面を含むことを特徴とする請求項１に記載の半導体装置。
【請求項８】
基板から垂直に延長され、内側壁及び外側壁を各々含む多数の下部キャパシタ電極を形成するステップと、
前記基板と反対側である前記下部キャパシタ電極の上部から、前記下部キャパシタ電極の外側壁に沿って前記基板に向かって、前記多数の下部キャパシタ電極のうち何れかの下部キャパシタ電極の間に垂直に延長される少なくとも一つのサポートパターンを形成するステップと、
前記サポートパターン上及び前記多数の下部キャパシタ電極の外側壁上に誘電膜を形成するステップと、
前記誘電膜上に上部キャパシタ電極を形成するステップと、
を含み、
前記多数の下部キャパシタ電極を形成するステップは、
前記基板上に多数のリセスを含む鋳型膜を形成するステップと、
前記鋳型膜上に下部キャパシタ電極膜を前記多数のリセスの側壁に沿ってコンフォーマルに形成するステップと、
前記下部キャパシタ電極膜上に犠牲膜を形成して、前記多数のリセスを実質的に満たすステップと、
前記犠牲膜及び前記下部キャパシタ電極膜を平坦化して、前記鋳型膜を露出し、前記多数のキャパシタ電極及び前記内側壁上の犠牲パターンを定義するステップと、
を含み、
少なくとも一つのサポートパターンを形成するステップは、
前記露出された鋳型膜を選択的にリセスさせて、前記基板から離隔し、前記外側壁に沿って、前記基板に隣接する下部から前記多数の下部キャパシタ電極の間に垂直に延長される鋳型パターンを形成するステップと、
前記鋳型パターン及び前記犠牲パターン上に、前記基板に向かって外側壁の露出された上部に沿って、前記多数の下部キャパシタ電極の間に垂直に延長されたサポート膜を形成するステップと、
前記サポート膜を平坦化して、前記多数の下部キャパシタ電極の上部及び前記犠牲パターンを露出し、サポート絶縁パターンを形成するステップと、
前記サポート絶縁パターンをパターニングして、前記多数の下部キャパシタ電極のうち何れかの下部キャパシタの間に垂直に延長される少なくとも一つのサポートパターンを形成するステップと、
を含み、
前記誘電膜を形成するステップは、
前記サポートパターンを形成した後、
前記犠牲パターンを実質的に除去せず、前記鋳型パターンを実質的に除去して、前記多数の下部キャパシタ電極の外側壁を露出するステップと、
前記多数の下部キャパシタ電極の露出された外側壁上に誘電膜を形成するステップと、
を含み、
前記多数の下部キャパシタ電極は、前記基板の表面に平行な平面において第一方向及び前記第一方向と交差する第二方向に配置され、
前記サポートパターンは、前記第二方向に直線状に連続して延長され前記第一方向に配置される前記多数の下部キャパシタ電極間に配置され、
前記サポートパターンの厚さは、前記第一方向に配置される前記多数の下部キャパシタ電極のうち互いに隣接する下部キャパシタ電極間の側距離より厚いことを特徴とする半導体装置の形成方法。
【請求項９】
前記多数の下部キャパシタ電極は、チタン窒化膜を含むことを特徴とする請求項８に記載の半導体装置の形成方法。
【請求項１０】
前記サポート膜は、フッ酸を含むエッチング溶液に対してエッチング選択性を有することを特徴とする請求項８に記載の半導体装置の形成方法。
【請求項１１】
前記サポート膜は、タンタル酸化膜を含むことを特徴とする請求項１０に記載の半導体装置の形成方法。
【請求項１２】
前記鋳型膜を選択的にリセスさせるステップは、
ウェットエッチング工程を用いて前記鋳型膜を選択的にリセスするステップを含むことを特徴とする請求項８に記載の半導体装置の形成方法。
【請求項１３】
前記外側壁に平行な方向に、前記下部キャパシタ電極の外側壁の露出された上部の距離は、下部キャパシタ電極のうち隣接する下部キャパシタ間の側距離より大きいことを特徴とする請求項８に記載の半導体装置の形成方法。
【請求項１４】
前記サポート絶縁パターンをパターニングするステップは、
前記サポート絶縁パターンの一部上及び前記多数の下部キャパシタ電極のうち何れかの下部キャパシタ電極の一部と重なるマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして前記サポート絶縁パターンをエッチングし、前記鋳型パターンを露出するステップと、
を含むことを特徴とする請求項８に記載の半導体装置の形成方法。
【請求項１５】
前記マスクパターンを形成するステップは、前記多数の下部キャパシタ電極の重なる一部に交互に前記マスクパターンを形成するステップを含むことを特徴とする請求項１４に記載の半導体装置の形成方法。
【請求項１６】
前記サポートパターン及び前記犠牲パターンは、前記鋳型パターンに対してエッチング選択性を有することを特徴とする請求項８に記載の半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその形成方法に関し、特にストレージキャパシタを有する半導体装置及びその形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ記憶素子は、セルアレイ（ｃｅｌｌ  ａｒｒａｙ）及び周辺回路（ｐｅｒｉｐｈｅｒａｌ  ｃｉｒｃｕｉｔ）を含む。セルアレイは、情報を保存するセル（ｃｅｌｌ）の集合体である。周辺回路は、情報を外部に正確且つ迅速に伝達する。ＤＲＡＭ記憶素子の記憶セルは、トランジスタ及びキャパシタを含む。トランジスタはスイッチ機能をし、キャパシタは情報を保存する。ＤＲＡＭ記憶素子の重要な要素の一つは、情報を保存するセルキャパシタの静電容量である。素子の高集積化に伴う最小線幅の減少により、小さい面積に極大化された静電容量を持つキャパシタを集積する方法が、ＤＲＡＭにおける核心技術となっている。
【０００３】
ＤＲＡＭ素子の高集積化によって、デザインルールが減少している。従って、工程上のミスアライメント及び工程マージンの不足により、異なるセルの下部電極（ストレージ電極）間にブリッジ（ｂｒｉｄｇｅ）が発生し得る。前記ブリッジは、ツインビット（ｔｗｉｎ  ｂｉｔ）またはマルチビット（ｍｕｌｔｉ  ｂｉｔ）などの不良の原因となり得る。特に、スタックセル（ｓｔａｃｋ  ｃｅｌｌ）構造で、前記ブリッジの問題は下部電極間の間隔に反比例する。すなわち、その間隔を拡大すれば、前記下部電極間のブリッジ発生を減少させることができる。しかしながら、下部電極の使用可能な表面積が減少するため、キャパシタの静電容量が減少する。
【０００４】
このような問題点を補う方法として、コンケーブ（ｃｏｎｃａｖｅ）構造が提示されている。コンケーブ構造の形成方法は、半導体基板に鋳型膜を形成するステップと、前記鋳型膜をエッチングして下部電極孔を形成するステップと、前記下部電極孔に下部電極用物質を満たした後、前記物質を平坦化して、セル単位で前記下部電極を分離するステップと、前記鋳型膜を除去して、下部電極を露出するステップとを含むことができる。前記コンケーブ構造の形成方法は、コンタクトホール内部に下部電極用物質を全部満たしてボックス形態にする方法と、コンタクトホールの内側壁にのみ下部電極用物質を形成してシリンダ形態にする方法とを含む。
【０００５】
制限された面積でキャパシタの容量を極大化するために、下部電極の高さはその幅に比べて非常に高く形成される。それにより、前記鋳型膜を除去して下部電極を露出する際、高い縦横比を有する下部電極が倒れる恐れがあり、前記下部電極間にブリッジが発生する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、下部キャパシタ電極間のブリッジを防止できる半導体装置及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様によると、半導体装置は、基板から垂直に延長され、内側壁及び外側壁を各々含む多数の下部キャパシタ電極と、前記基板と反対側である前記下部キャパシタ電極の上部から、前記下部キャパシタ電極の外側壁に沿って前記基板に向かって、前記多数の下部キャパシタ電極のうち何れかの下部キャパシタ電極らの間に垂直に延長される少なくとも一つのサポートパターンと、前記サポートパターン上及び前記多数の下部キャパシタ電極の外側壁上の誘電膜と、前記誘電膜上の上部キャパシタ電極と、を含む。
【０００８】
本発明の一態様によれば、前記多数の下部キャパシタ電極は、前記基板の表面に平行な平面において第一方向及び前記第一方向と交差する第二方向に配置され、前記サポートパターンは、前記第二方向に直線状に連続して延長され前記第一方向に配置される前記多数の下部キャパシタ電極間に配置され、前記サポートパターンは、前記第一方向に配置される前記多数の下部キャパシタ電極のうち互いに隣接する下部キャパシタ電極間の側（ｌａｔｅｒａｌ）距離より厚さを厚くすることができる。
【０００９】
本発明一態様によれば、前記下部キャパシタ電極は、チタン窒化膜（ＴｉＮ）を有することが可能である。前記誘電膜は、前記多数の下部キャパシタ電極の内側壁上に延長されることができる。前記誘電膜は、前記サポートパターンの対向する面上に延長可能である。
本発明の一態様によれば、前記多数の下部キャパシタ電極の内側壁上の犠牲パターンをさらに含むことが可能である。前記サポートパターンは、前記多数の下部キャパシタ電極の外部側壁の間に交互に延長可能である。
【００１０】
本発明の一態様によれば、前記多数の下部キャパシタ電極は、各々前記基板から突出するシリンダ形状の電極を含み、前記内部側壁は、空洞を定義するシリンダ形状の電極の内部面を含み、外部側壁は、シリンダ形状の電極の外部面を含むことができる。
【００１１】
上記目的を達成すべく、本発明は半導体装置の形成方法を提供する。前記方法は、基板から垂直に延長され、内側壁及び外側壁を各々含む多数の下部キャパシタ電極を形成するステップと、前記基板と反対側である前記下部キャパシタ電極の上部から、前記下部キャパシタ電極の外側壁に沿って前記基板に向かって、前記多数の下部キャパシタ電極のうち何れかの下部キャパシタ電極の間に垂直に延長される少なくとも一つのサポートパターンを形成するステップと、前記サポートパターン上及び前記多数の下部キャパシタ電極の外側壁上に誘電膜を形成するステップと、前記誘電膜上に上部キャパシタ電極を形成するステップと、を含む。
【００１２】
前記多数の下部キャパシタ電極は、前記基板の表面に平行な平面において第一方向及び前記第一方向と交差する第二方向に配置され、前記サポートパターンは、前記第二方向に直線状に連続して延長され前記第一方向に配置される前記多数の下部キャパシタ電極間に配置され、前記サポートパターンの厚さは、前記第一方向に配置される前記多数の下部キャパシタ電極のうち互いに隣接する下部キャパシタ電極間の側（ｌａｔｅｒａｌ）距離より厚くすることができる。
本発明の一態様によれば、前記多数の下部キャパシタ電極を形成するステップは、前記基板上に多数のリセスを含む鋳型膜を形成するステップと、前記鋳型膜上に下部キャパシタ電極膜を前記多数のリセスの側壁に沿ってコンフォーマルに形成するステップと、前記下部キャパシタ電極膜上に犠牲膜を形成して、前記多数のリセスを実質的に満たすステップと、前記犠牲膜及び前記下部キャパシタ電極膜を平坦化して、前記鋳型膜を露出し、前記多数のキャパシタ電極及び前記内側壁上の犠牲パターンを定義するステップと、を含むことができる。
【００１３】
本発明の一態様によれば、少なくとも一つのサポートパターンを形成するステップは、前記露出された鋳型膜を選択的にリセスさせて、前記基板から離隔し前記外側壁に沿って、前記基板に隣接する下部から前記多数の下部キャパシタ電極の間に垂直に延長される鋳型パターンを形成するステップと、前記鋳型パターン及び前記犠牲パターン上に、前記基板に向かって外側壁の露出された上部に沿って、前記多数の下部キャパシタ電極の間に垂直に延長されたサポート膜を形成するステップと、前記サポート膜を平坦化して、前記多数の下部キャパシタ電極の上部及び前記犠牲パターンを露出し、サポート絶縁パターンを形成するステップと、前記サポート絶縁パターンをパターニングして、前記多数の下部キャパシタ電極のうち何れかの下部キャパシタの間に垂直に延長される少なくとも一つのサポートパターンを形成するステップと、を含むことができる。
【００１４】
本発明の一態様によれば、前記多数の下部キャパシタ電極は、チタン窒化膜（ＴｉＮ）を含むことができる。
本発明の一態様によれば、前記サポート膜は、フッ酸を含むエッチング溶液に対してエッチング選択性を有することができる。前記サポート膜は、タンタル酸化膜（ＴａＯ）を含むことができる。
【００１５】
本発明の一態様によれば、前記鋳型膜を選択的にリセスさせるステップは、ウェットエッチング工程を用いて前記鋳型膜を選択的にリセスするステップを含むことができる。
本発明の一態様によれば、前記外側壁に平行な方向に、前記下部キャパシタ電極の外側壁の露出された上部の距離は、下部キャパシタ電極のうち隣接する下部キャパシタ間の側距離（ｌａｔｅｒａｌ  ｄｉｓｔａｎｃｅ）より大きくすることが可能である。
【００１６】
本発明の一態様によれば、前記マスクパターンを形成するステップは、前記多数の下部キャパシタ電極の重なる一部に交互に前記マスクパターンを形成するステップを含むことができる。
本発明の一態様によれば、前記誘電膜を形成するステップは、前記サポートパターンを形成した後、前記鋳型パターンを実質的に除去して、前記多数の下部キャパシタ電極の外側壁を露出するステップと、前記犠牲パターンを実質的に除去して、前記多数の下部キャパシタ電極の内側壁を露出するステップと、前記多数の下部キャパシタ電極の露出された内側壁及び外側壁上に前記誘電膜を形成するステップと、を含むことができる。前記サポートパターンは、前記犠牲パターン及び前記鋳型パターンに対してエッチング選択性を有することができる。
【００１７】
本発明の一態様によれば、前記誘電膜を形成するステップは、前記サポートパターンを形成した後、前記犠牲パターンを実質的に除去せず、前記鋳型パターンを実質的に除去して、前記多数の下部キャパシタ電極の外側壁を露出するステップと、前記多数の下部キャパシタ電極の露出された外側壁上に誘電膜を形成するステップと、を含むことができる。前記サポートパターン及び前記犠牲パターンは、前記鋳型パターンに対してエッチング選択性を有することができる。
【００１８】
（発明の効果）
本発明による半導体装置及びその形成方法によると、縦横比の大きい下部キャパシタ電極を保持することができ、下部電極が倒れることを防止して、下部キャパシタ電極間のブリッジの発生を防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を説明するための断面図である。
図１を参照すれば、半導体基板１００上に第１層間絶縁膜１１０が提供される。第１層間絶縁膜１１０は、シリコン酸化膜（ＳｉＯ2）であり得る。第１層間絶縁膜１１０は、半導体基板１００に形成されたソース領域（図示せず）と電気的に連結された導電体（図示せず）を含むことができる。第１層間絶縁膜１１０上に、第２層間絶縁膜１２０が提供される。第２層間絶縁膜１２０は、シリコン酸化膜（ＳｉＯ2）であり得る。第２層間絶縁膜１２０を貫通するコンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）１２２が提供される。コンタクトプラグ１２２は、前記導電体と連結されることができる。第２層間絶縁膜１２０上に、コンタクトプラグ１２２を露出するマスクパターン１２６ａが提供される。マスクパターン１２６ａは、シリコン窒化膜（ＳｉＮ）を含むことができる。
【００２１】
露出されたコンタクトプラグ１２２上に、内側壁及び外側壁をそれぞれ含む下部ゲート電極１３４ａが提供される。例えば、下部ゲート電極１３４ａの前記外側壁は各電極１３４ａに外部面を提供し、前記内部側壁は各電極１３４ａの内部面を提供する。下部ゲート電極１３４ａは、実質的に空洞を定義するシリンダ形状からなり得る。下部ゲート電極１３４ａは、キャパシタのストレージ（ｓｔｏｒａｇｅ）電極であり得る。例えば、下部ゲート電極１３４ａは、チタン窒化膜（ＴｉＮ）を含むことができる。下部ゲート電極１３４ａは、コンタクトプラグ１２２の上部面と接触する。
【００２２】
下部ゲート電極１３４ａのうち隣接する下部ゲート電極１３４ａ間に、少なくとも一つのサポートパターン１３６ｂが介在する。
サポートパターン１３６ｂは、フッ酸（ＨＦ）を含むエッチング溶液に対してエッチング選択性を有することが好ましい。例えば、サポートパターン１３６ｂは、タンタル酸化膜（ＴａＯ）を含むことができる。サポートパターン１３６ｂは、下部ゲート電極１３４ａの外側壁に平行な方向、すなわち、実質的に垂直方向に定義された厚さを持つことができる。サポートパターン１３６ｂの厚さは、隣接する下部ゲート電極１３４ａ間の側距離より大きくすることが可能である。すなわち、サポートパターン１３６ｂは、隣接する下部ゲート電極１３４ａ間の距離より大きい深さまで、下部ゲート電極１３４ａの外部側壁に沿って、基板１００に向かって延長される。従って、サポートパターン１３６ｂは、相対的に大きい縦横比を有することができる。
【００２３】
サポートパターン１３６ｂは様々な形態に配置することができる。例えば、サポートパターン１３６ｂは、下部ゲート電極１３４ａの間に連続して配置することができる。または、サポートパターン１３６ｂは、下部ゲート電極１３４ａの間に交互に配置することができる。サポートパターン１３６ｂは、様々な形態に配置され、下部ゲート電極１３４ａを保持する。
【００２４】
下部ゲート電極１３４ａの内部面及び外部面上、サポートパターン１３６ｂの上部面上に、誘電膜１３８が提供される。誘電膜１３８は、キャパシタの誘電膜であり得る。誘電膜１３８は、サポートパターン１３６ｂの一面より多い面、例えば、サポートパターン１３６ｂの対向する上部面及び下部面上に延長されることができる。上部電極１３９が誘電膜１３８上に配置される。上部電極１３９は、キャパシタのプレート（ｐｌａｔｅ）電極であり得る。
【００２５】
図２〜図８、及び図９Ａ〜図１２Ａは、本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
図２を参照すれば、半導体基板１００上に第１層間絶縁膜１１０が形成可能である。第１層間絶縁膜１１０は、シリコン酸化膜（ＳｉＯ2）であり得る。第１層間絶縁膜１１０は、半導体基板１００に形成されたソース領域（図示せず）と電気的に連結された導電体（図示せず）を含むことができる。第１層間絶縁膜１１０上に、第２層間絶縁膜１２０が形成されることができる。第１層間絶縁膜１１０は、シリコン酸化膜であり得る。第２層間絶縁膜１２０を貫通するコンタクトプラグ１２２が形成される。コンタクトプラグ１２２は、導電体と電気的に連結される。コンタクトプラグ１２２を持つ第２層間絶縁膜１２０上に、第１マスク膜１２６が形成される。第１マスク膜１２６は、シリコン窒化膜（ＳｉＮ）であり得る。第１マスク膜１２６は、エッチング停止膜であり得る。
【００２６】
図３を参照すれば、鋳型膜１２８が第１マスク膜１２６上に形成される。鋳型膜１２８は、シリコン酸化（ＳｉＯ2）膜、シリコンゲルマニウム（ＳｉＧｅ）膜、シリコン（Ｓｉ）膜、または炭素（Ｃａｒｂｏｎ）系膜であり得る。鋳型膜１２８上に、第２マスクパターン１３０が形成される。第２マスクパターン１３０は、フォトレジストパターンであり得る。
【００２７】
図４を参照すれば、第２マスクパターン１３０をエッチングマスクとして、第１マスク膜１２６が露出されるまで鋳型膜１２８をエッチングして、第１ホールが形成される。第２マスクパターン１３０は除去され得る。前記除去工程は、アッシング工程（ａｓｈｉｎｇ  ｓｔｅｐ）であり得る。前記ホールを有する鋳型膜１２８ａをエッチングマスクとして、コンタクトプラグ１２２が露出するまで露出した第１マスク膜１２６をエッチングして、第１ホールから延長される第２ホール１３２及び第１マスクパターン１２６ａが形成される。
【００２８】
図５を参照すれば、第２ホール１３２を持つ鋳型膜１２８ａ上に、下部電極膜１３４がコンフォーマルに形成される。下部電極膜１３４は、チタン窒化膜（ＴｉＮ）またはポリシリコン膜であり得る。下部電極膜１３４は、露出されたコンタクトプラグ１２２の上部面と接触する。下部電極膜１３４上に犠牲膜１３５を形成して、ホール１３２が満たされる。犠牲膜１３５は、鋳型膜１２８ａ及び下部電極膜１３４に対してエッチング選択性を有することができる。また、犠牲膜１３５は、流動性の優れた物質で形成可能である。例えば、犠牲膜１３５は、シリコン酸化膜またはフォトレジスト膜であり得る。
【００２９】
図６を参照すれば、犠牲膜１３５及び下部電極膜１３４を、鋳型膜１２８ａが露出されるまで平坦化して、犠牲パターン１３５ａ及び下部ゲート電極１３４ａが形成される。前記平坦化工程は、化学機械研磨工程であり得る。下部ゲート電極１３４ａは、キャパシタのストレージ（ｓｔｏｒａｇｅ）電極であり得る。例えば、下部ゲート電極１３４ａは、チタン窒化膜（ＴｉＮ）を含むことができる。
【００３０】
図７を参照すれば、鋳型膜１２８ａを選択的にリセスさせて、隣接する下部ゲート電極１３４ａ上部の上部面を露出する鋳型パターン１２８ｂが形成される。リセス工程は、ウェットエッチング工程であり得る。下部ゲート電極１３４ａの側壁に沿って露出させた外部面の長さは、隣接する下部ゲート電極１３４ａ間の距離より長くすることができる。下部ゲート電極１３４ａの側壁に沿って露出された外部面の長さを隣接する下部ゲート電極１３４ａ間の距離より長くすることにより、犠牲パターン１３５ａの一部を含む下部ゲート電極１３４ａ上部（ｕｐｐｅｒ  ｐｏｒｔｉｏｎ）が鋳型パターン１２８ｂのリセスした表面から突出する。犠牲パターン１３５ａと下部ゲート電極１３４ａの上部面は、実質的に共面であり得る。
【００３１】
図８を参照すれば、鋳型パターン１２８ｂ上にサポート膜１３６を形成して、犠牲パターン１３５ａを含む下部ゲート電極１３４ａの露出された上部が覆われる。サポート膜１３６は、フッ酸（ＨＦ）を含むエッチング溶液に対してエッチング選択性を有することができる。また、サポート膜１３６は、鋳型パターン１２８ｂ及び犠牲パターン１３５ａに対してエッチング選択性を有することができる。サポート膜１３６は、下部ゲート電極１３４ａへの接着性（ａｄｈｅｓｉｏｎ）が良好な物質で形成された膜であり得る。例えば、サポート膜１３６はタンタル酸化膜（ＴａＯ）であり得る。
【００３２】
図９Ｂ〜図１２Ｂは、本発明の第１実施形態による半導体装置の形成方法を説明するための平面図である。
図９Ａ及び図９Ｂを参照すれば、サポート膜１３６を、下部ゲート電極１３４ａが露出するまで平坦化して、下部ゲート電極１３４ａの間にサポート絶縁パターン１３６ａが形成される。前記平坦化工程は、化学機械研磨工程であり得る。下部ゲート電極１３４ａの外部側壁に沿って延長されたサポート絶縁パターン１３６ａの厚さは、隣接する下部ゲート電極１３４ａ間の距離より大きくすることが可能である。
【００３３】
図１０Ａ及び図１０Ｂを参照すれば、サポート絶縁パターン１３６ａ上に、第３マスクパターン１３７が形成可能である。第３マスクパターン１３７は、隣接する下部ゲート電極１３４ａの一部と重ねることができる。第３マスクパターン１３７は、フォトレジスト膜または炭素（Ｃａｒｂｏｎ）系膜を含むことができる。炭素（Ｃａｒｂｏｎ）系膜を使用する場合、Ｃ／Ｏの比（ｒａｔｉｏ）は１〜５であり、Ｃ／Ｆの比（ｒａｔｉｏ）は１〜０．２であり得る。サポート絶縁パターン１３６ａ上に第３マスクパターン１３７が存在するので、第３マスクパターン１３７の形態は、容易に且つ様々に形成可能である。
【００３４】
図１１Ａ及び図１１Ｂを参照すれば、第３マスクパターン１３７をエッチングマスクとしてサポート絶縁パターン１３６ａをエッチングして、隣接する下部ゲート電極１３４ａの間に少なくとも一つのサポートパターン１３６ｂが形成される。鋳型パターン１２８ｂの上部面のうち、サポートパターン１３６ｂが形成された上部面を除いた鋳型パターン１２８ｂの上部面は露出される。
【００３５】
第３マスクパターン１３７の形態は、容易に且つ様々に形成されることができるので、サポートパターン１３６ｂも様々な形態に配置することができる。例えば、サポートパターン１３６ｂは、下部ゲート電極１３４ａの間に連続して配置することができる。または、サポートパターン１３６ｂは、下部ゲート電極１３４ａの間に交互に配置することができる。第３マスクパターン１３７が除去される。前記除去工程は、アッシング工程であり得る。
【００３６】
図１２Ａ及び図１２Ｂを参照すれば、鋳型パターン１２８ｂ及び犠牲パターン１３５ａを除去して、下部ゲート電極１３４ａの外側壁及び内側壁が露出する。前記除去工程はウェットエッチング工程であり得る。前記ウェットエッチング工程のエッチング溶液はフッ酸（ＨＦ）を含む。サポートパターン１３６ｂは、鋳型パターン１２８ｂ及び犠牲パターン１３５ａに対してエッチング選択性を有する。サポートパターン１３６ｂは、下部ゲート電極１３４ａへの接着性が良好な物質からなり得る。それによって、サポートパターン１３６ｂは、互いに隣接する下部ゲート電極１３４ａの外側壁に接着され、下部ゲート電極１３４ａの間に配置することができる。
【００３７】
従って、下部ゲート電極１３４ａが倒れることを防止して、下部ゲート電極１３４ａ間のブリッジの発生を防止することができる。
図１を再び参照すれば、下部ゲート電極１３４ａの露出させた外側壁及び内側壁上とサポートパターン１３６ｂ上とに、誘電膜１３８が形成可能である。誘電膜１３８はキャパシタの誘電膜であり得る。誘電膜１３８上に上部電極１３９が形成されることができる。上部電極１３９はキャパシタのプレート電極であり得る。
【００３８】
（第２実施形態）
図１３は、本発明の第２実施形態による半導体装置を説明するための断面図である。
図１３を参照すれば、半導体基板１００上に、第１層間絶縁膜１１０が提供される。第１層間絶縁膜１１０は、シリコン酸化膜（ＳｉＯ２）であり得る。第１層間絶縁膜１１０は、半導体基板１００に形成されたソース領域（図示せず）と電気的に連結される導電体（図示せず）を含むことができる。第１層間絶縁膜１１０上に、第２層間絶縁膜１２０が提供される。第２層間絶縁膜１２０は、シリコン酸化膜（ＳｉＯ2）であり得る。第２層間絶縁膜１２０を貫通するコンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）１２２が提供される。コンタクトプラグ１２２は、前記導電体と連結することができる。第２層間絶縁膜１２０上に、コンタクトプラグ１２２を露出するマスクパターン１２６ａが提供される。マスクパターン１２６ａは、シリコン窒化膜（ＳｉＮ）を含むことができる。
【００３９】
露出されたコンタクトプラグ１２２上に、内側壁及び外側壁を含む下部ゲート電極１３４ａが提供される。下部ゲート電極１３４ａは、キャパシタのストレージ（ｓｔｏｒａｇｅ）電極であり得る。例えば、下部ゲート電極１３４ａは、チタン窒化膜（ＴｉＮ）を含むことができる。下部ゲート電極１３４ａは、コンタクトプラグ１２２の上部面と接触する。下部ゲート電極１３４ａに満たされた犠牲パターン１３５ａが提供される。犠牲パターン１３５ａは、シリコン酸化膜またはフォトレジスト膜を含むことができる。
【００４０】
隣接する下部ゲート電極１３４ａの間に、少なくとも一つのサポートパターン１３６ｂが介在される。
サポートパターン１３６ｂは、フッ酸（ＨＦ）を含むエッチング溶液に対してエッチング選択性を有することが好ましい。例えば、サポートパターン１３６ｂは、タンタル酸化膜（ＴａＯ）を含むことができる。サポートパターン１３６ｂは、下部電極１３４ａの外側壁に平行な方向、すなわち、実質的に垂直方向に定義された厚さを有することができる。サポートパターン１３６ｂの厚さは、隣接する下部ゲート電極１３４ａ間の側距離より大きくすることができる。すなわち、サポートパターン１３６ｂは、隣接する下部ゲート電極１３４ａ間の距離より深い位置まで、下部ゲート電極１３４ａの外部側壁に沿って基板１００に向かって延長される。従って、サポートパターン１３６ｂは、相対的に大きい縦横比を有することができる。
【００４１】
サポートパターン１３６ｂは、様々な形態に配置することができる。例えば、サポートパターン１３６ｂは、下部ゲート電極１３４ａの間に連続して配置され得る。または、サポートパターン１３６ｂは、下部ゲート電極１３４ａの間に交互に配置され得る。サポートパターン１３６ｂは、様々な形態に配置され、下部ゲート電極１３４ａを保持する。
【００４２】
誘電膜１３８が、下部ゲート電極１３４ａの外側壁及びサポートパターン１３６ｂの上部面上に提供される。誘電膜１３８は、キャパシタの誘電膜であり得る。誘電膜１３８は、サポートパターン１３６ｂの一面より多い面、例えば、サポートパターン１３６ｂの対向する上部及び下部面上に延長されることができる。上部電極１３９ａが誘電膜１３８上に配置される。上部電極１３９ａは、キャパシタのプレート（ｐｌａｔｅ）電極であり得る。
【００４３】
図１４Ａは、本発明の第２実施形態による半導体装置の形成方法を説明するための断面図である。図１４Ｂは、本発明の第２実施形態による半導体装置の形成方法を説明するための平面図である。
図１４Ａ及び図１４Ｂを参照すれば、図１１Ａを参照して説明した鋳型パターン１２８ｂを除去して、一部の下部ゲート電極１３４ａの外側壁が露出する。前記除去工程は、ウェットエッチング工程であり得る。前記ウェットエッチング工程のエッチング溶液は、フッ酸（ＨＦ）を含むことができる。サポートパターン１３６ｂ及び犠牲パターン１３５ａは、鋳型パターン１２８ａに対してエッチング選択性を有することができる。サポートパターン１３６ｂは、下部ゲート電極１３４ａへの接着性が良好な物質からなり得る。下部ゲート電極１３４ａへの接着性が良好な物質で形成されたサポートパターン１３６ｂは、互いに隣接する下部ゲート電極１３４ａの外側壁に接着されて、下部ゲート電極１３４ａの間に配置することができる。
【００４４】
従って、下部ゲート電極１３４ａが倒れることを防止して、下部ゲート電極１３４ａ間のブリッジの発生を防止することができる。
図１３を再び参照すれば、誘電膜１３８が、下部ゲート電極１３４ａの露出された外側壁上に形成されることができる。誘電膜１３８は、キャパシタの誘電膜であり得る。上部電極１３９ａが誘電膜１３８を覆う。上部電極１３９ａはキャパシタのプレート電極であり得る。
【００４５】
（その他の実施形態）
下部ゲート電極１３４ａの縦横比が増加しつつある。従って、キャパシタの形成工程の単純化が要求されている。本発明の第２実施の形態によれば、犠牲パターン１３５ａを除去しないので、キャパシタの形成工程を単純化することができる。
図面において、層（または膜）及び領域の厚さは、明確性のために誇張されたものである。また、層（または膜）が他の層（または膜）または半導体基板「上」にあると言及される場合、それは他の層（または膜）または半導体基板上に直接形成されるか、またはその間に第３の層（または膜）が介在することもできる。
本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施の形態は、開示される内容が徹底且つ完全になるように、そして当業者に本発明の思想が十分に伝達されるように提供されるものである。
上述した実施の形態は、本発明を単に例示する目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、本発明の技術的範囲に属するものである。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態による半導体装置を説明するための断面図である。
【図２】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図３】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図４】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図５】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図６】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図７】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図８】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図９Ａ】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図１０Ａ】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図１１Ａ】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図１２Ａ】本発明の第１実施形態による半導体装置の形成方法を説明するための断面図である。
【図９Ｂ】本発明の第１実施形態による半導体装置の形成方法を説明するための平面図である。
【図１０Ｂ】本発明の第１実施形態による半導体装置の形成方法を説明するための平面図である。
【図１１Ｂ】本発明の第１実施形態による半導体装置の形成方法を説明するための平面図である。
【図１２Ｂ】本発明の第１実施形態による半導体装置の形成方法を説明するための平面図である。
【図１３】本発明の第２実施形態による半導体装置を説明するための断面図である。
【図１４Ａ】本発明の第２実施形態による半導体装置の形成方法を説明するための断面図である。
【図１４Ｂ】本発明の第２実施形態による半導体装置の形成方法を説明するための平面図である。
【符号の説明】
【００４７】
１００：半導体基板、１１０：第１層間絶縁膜、１２０：第２層間絶縁膜、１２２：コンタクトプラグ、１３４ａ：下部キャパシタ電極、１３６ｂ：サポートパターン、１３８：誘電膜、１３９、１３９ａ：上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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