(57)【特許請求の範囲】
【請求項１】
半導体基板上に導電性ポリシリコン膜及び第１金属シリサイド膜を順に形成する工程と、
前記第１金属シリサイド膜上にＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜上に結晶質のＴｉ、Ｔａ、Ｚｒ、Ｈｆ及びＳｉから形成される群から選択される少なくとも一つの物質から形成されるバッファ層を形成する工程と、
前記バッファ層上に金属膜を形成する工程と、
前記導電性ポリシリコン膜、第１金属シリサイド膜、前記ＴｉＮ膜、前記バッファ層、及び前記金属膜をパターニングしてゲート電極を形成する工程と、を含む
ことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１金属シリサイド膜は、金属に対するシリコンの原子比が２．０〜１０．０の組成を持つように形成される
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１金属シリサイド膜は、タングステンシリサイド膜、モリブデンシリサイド膜、チタンシリサイド膜、タンタルシリサイド膜、ハフニウムシリサイド膜、またはコバルトシリサイド膜の少なくともいずれか一つから形成される
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ＴｉＮ膜及びバッファ層は、それぞれ物理蒸着法、化学蒸着法、または原子層蒸着法によって形成される
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記ＴｉＮ膜は、３０Å〜３００Åの厚さに形成され、前記バッファ層は、１０Å〜２００Åの厚さに形成される
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
バリアー膜を形成するステップを更に含み、前記バリアー膜を形成するステップは、
前記第１金属シリサイド膜上にＴｉＮ膜を形成するステップと、
前記ＴｉＮ膜上に非晶質の第２金属シリサイド膜を形成するステップと、を含む
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第２金属シリサイド膜は、タングステンシリサイド膜、モリブデンシリサイド膜、チタンシリサイド膜、タンタルシリサイド膜、ハフニウムシリサイド膜、またはコバルトシリサイド膜の少なくともいずれか一つから形成される
ことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記ＴｉＮ膜及び第２金属シリサイド膜は、それぞれ物理蒸着法、化学蒸着法、または原子層蒸着法によって形成される
ことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記ＴｉＮ膜は、３０Å〜３００Åの厚さに形成され、前記第２金属シリサイド膜は、１０Å〜２００Åの厚さに形成される
ことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１０】
前記金属膜は、タングステンまたはモリブデンから形成される
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記ゲート電極を形成した後、前記ゲート電極中の前記導電性ポリシリコン膜の側壁を酸化させるステップをさらに含む
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特にポリメタルゲート電極を持つ半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化されてデザインルールが１００ｎｍ以下に減少するにつれて、ゲート電極を構成するワードラインのような配線層での抵抗が大きくなって信号遅延が急増しつつある。これにより、低抵抗の配線を具現化するための努力のうち一つとして、半導体基板上に導電性ポリシリコン層、バリアー膜、及び金属膜が順に形成される積層構造を備えるポリメタルゲート電極が提案された。
【０００３】
ポリメタルゲート電極を形成するに当って、これまで提案された構造では、バリアー膜として主にＷＮまたはＷＳｉＮを使用した（例えば、特許文献１参照）。しかし、バリアー膜としてＷＮまたはＷＳｉＮを使用する場合、ワードラインの抵抗は低めることができる。しかし、これらの膜は熱に対する安定性が不良であって、後続の高温熱処理工程、例えば、ワードラインパターニングした後にパターニング時に損傷した膜質を復旧するための選択的酸化工程時、約８００℃またはそれ以上の高温熱処理によってバリアー膜が局部的に破壊される現象が発生する。その結果、前記導電性ポリシリコン層のＳｉと前記金属膜の金属とが相互反応して金属シリサイドが形成される現象が発生する。
【０００４】
図１Ａ及び図１Ｂは、ポリメタルゲート構造で、前記バリアー膜としてＷＮを使用した場合に、熱処理時に発生する問題点を確認した結果を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）イメージである。
図１Ａには、Ｓｉ基板上にゲート酸化膜（Ｇｏｘ）、ポリシリコン層（Ｐｏｌｙ−Ｓｉ）、約５０ÅのＷＮバリアー膜、そして、約４００ÅのＷ膜が形成されている断面構造が示されている。
【０００５】
図１Ｂには、図１Ａの構造を約８５０℃の温度下で約４０分間熱処理した結果得られた断面構造が示されている。図１Ｂで、ポリシリコン層とＷ膜との間にあるＷＮ膜が熱処理によりＷ及びＮに分解されて局部的に破壊され、ポリシリコン層及びＷ膜の大部分がタングステンシリサイド化したことが確認できる。
【０００６】
したがって、ポリメタルゲート構造でバリアー膜の熱的安定性を改善できる新たな技術が必要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６，７７４，４４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、前記した従来技術での問題点を解決しようとするものであって、高集積化された半導体素子に必要な低抵抗配線を具現化すると同時に熱的に安定した配線構造を持つ半導体素子を提供することである。
本発明の他の目的は、高集積化された半導体素子に必要な低抵抗配線を具現化すると同時に熱的に安定した配線構造を形成できる半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明による半導体素子は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に前記半導体基板側から順に積層された導電性ポリシリコン膜、第１金属シリサイド膜、バリアー膜、及び金属膜から形成されるポリメタルゲート電極と、を備え、前記バリアー膜は、前記第１金属シリサイド膜上に形成されるＴｉＮ膜と、前記ＴｉＮ膜と前記金属膜との間に介在されるバッファ層と、を備える。
【００１０】
前記バッファ層は、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ及びＳｉから形成される群から選択される少なくとも一つの物質からなる。または、前記バッファ層は、非晶質の第２金属シリサイド膜から形成される。
【００１１】
前記他の目的を達成するために、本発明による半導体素子の製造方法では、半導体基板上に導電性ポリシリコン膜及び第１金属シリサイド膜を順に形成する。前記第１金属シリサイド膜上にＴｉＮ膜及びバッファ層で構成されるバリアー膜を形成する。前記バッファ層上に金属膜を形成する。前記導電性ポリシリコン膜、第１金属シリサイド膜、バリアー膜及び金属膜をパターニングしてゲート電極を形成する。
【発明の効果】
【００１２】
本発明によれば、ポリメタルゲートのバリアー膜としてＴｉＮ膜を使用することによってゲート積層構造の熱安定性を改善でき、バリアー膜として使われるＴｉＮ膜と上部の金属膜との間に前記金属膜の粒径を増大させるためのバッファ層を挿入することによって、ワードライン抵抗を低めることができる。このバッファ層として、結晶質の金属膜（例えば、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｓｉなど）または非晶質の金属シリサイド膜が使われることができる。また、ポリシリコン膜とバリアー膜との間に金属シリサイド膜を挿入することによって、上部の金属膜と下部のポリシリコン膜との界面抵抗を低減させることができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】従来技術によるポリメタルゲート構造で、バリアー膜としてＷＮを使用した場合の熱処理前のＳＥＭイメージである。
【図１Ｂ】従来技術によるポリメタルゲート構造で、バリアー膜としてＷＮを使用した場合の熱処理後のＳＥＭイメージである。
【図２Ａ】本発明の望ましい実施形態による半導体素子の製造方法を説明するために、工程順序によって示す断面図である。
【図２Ｂ】本発明の望ましい実施形態による半導体素子の製造方法を説明するために、工程順序によって示す断面図である。
【図２Ｃ】本発明の望ましい実施形態による半導体素子の製造方法を説明するために、工程順序によって示す断面図である。
【図２Ｄ】本発明の望ましい実施形態による半導体素子の製造方法を説明するために、工程順序によって示す断面図である。
【図３】本発明による半導体素子であるゲート電極のバリアー膜を構成するＴｉＮ膜に対して熱に対する安定性を確認した結果を示すＳＥＭイメージである。
【図４】ポリメタルゲート構造で、バリアー膜の構成物質によってゲート電極のＷ膜での粒径及び比抵抗を評価した例を示すグラフである。
【図５】ポリメタルゲート構造で、バリアー膜の構成物質によってゲート電極のＷ膜でのシート抵抗を評価した例を示すグラフである。
【図６】ポリメタルゲート構造で、バリアー膜の構造及びタングステンシリサイドコンタクトの存否による金属膜とポリシリコン膜との界面抵抗変化を評価した結果を示すグラフである。
【図７】比較例として示したポリメタルゲート構造での金属膜とポリシリコン膜との界面抵抗変化を評価した結果を示すグラフである。
【発明を実施するための形態】
【００１４】
次いで、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。
図２Ａないし図２Ｄは、本発明の望ましい実施形態による半導体素子の製造方法を説明するために、工程順序によって示す断面図である。
【００１５】
図２Ａを参照すれば、半導体基板１００にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法で素子分離領域１０２を形成して、前記半導体基板１００に活性領域１０４を画定する。
【００１６】
その後、前記半導体基板１００上にゲート絶縁膜１１０を形成する。例えば、前記ゲート絶縁膜１１０は約５０Å厚さの酸化膜から形成されることができる。
前記ゲート絶縁膜１１０上に導電性ポリシリコン膜１２０及び第１金属シリサイド膜１２２を順に形成する。前記導電性ポリシリコン膜１２０は、約５００Å〜１０００Åの厚さに形成できる。前記第１金属シリサイド膜１２２は、約５０Åの厚さに形成できる。前記第１金属シリサイド膜１２２は、形成しようとする配線構造でオームコンタクトを形成するために挿入されたものであって、例えば、タングステン（Ｗ）シリサイド膜、モリブデン（Ｍｏ）シリサイド膜、チタン（Ｔｉ）シリサイド膜、タンタル（Ｔａ）シリサイド膜、ハフニウム（Ｈｆ）シリサイド膜、またはコバルト（Ｃｏ）シリサイド膜の少なくともいずれか一つから形成されることができる。前記第１金属シリサイド膜１２２は、金属（Ｍ）に対するシリコン（Ｓｉ）の原子比（Ｓｉ／Ｍ）が２．０〜１０．０である組成を持つように形成できる。
【００１７】
前記第１金属シリサイド膜１２２上に、ＴｉＮ膜１３２及びバッファ層１３４で構成されるバリアー膜１３０を形成する。前記ＴｉＮ膜１３２及びバッファ層１３４はそれぞれ形成しようとする配線の設計寸法によってその厚さが変わることができる。例えば、前記ＴｉＮ膜１３２は約３０Å〜３００Åの厚さに形成でき、前記バッファ層１３４は約１０Å〜２００Åの厚さに形成できる。また、前記ＴｉＮ膜１３２及びバッファ層１３４は、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：物理蒸着法）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学蒸着法）、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：原子層蒸着法）方法によって形成でき、これら方法のみに制限されるものではない。
【００１８】
望ましくは、前記バッファ層１３４は、結晶質のＴｉ、Ｔａ、Ｚｒ、Ｈｆ及びＳｉから形成される群から選択される少なくとも一つの物質から形成されることができる。また望ましくは、前記バッファ層１３４は、Ｗシリサイド膜、Ｍｏシリサイド膜、Ｔｉシリサイド膜、Ｔａシリサイド膜、Ｈｆシリサイド膜、またはＣｏシリサイド膜で構成される非晶質の第２金属シリサイド膜から形成されることができる。
【００１９】
前記バリアー膜１３０上に金属膜１４０を形成する。前記金属膜１４０は、ＷまたはＭｏからなる。
前記バリアー膜１３０を構成する前記ＴｉＮ膜１３２は、その粒径が比較的小さくてその構造が柱状構造をなしているので、その上に直ちに前記金属膜１４０を形成すれば、金属成長が制限されて前記金属膜１４０内での金属粒径が小さくなることがある。これは、前記金属膜１４０のシート抵抗を増大させる結果を招く恐れがある。このような結果を回避するために、本発明では、前記バリアー膜１３０を前記ＴｉＮ膜１３２とそれを覆う前記バッファ層１３４との積層構造で形成したので、前記バッファ層１３４上に前記金属膜１４０が形成される。このような構造では、前記バッファ層１３４によりその上での金属成長が制限されず、したがって、前記金属膜１４０の粒径を大きくすることで、シート抵抗を低減させることができる。
【００２０】
図２Ｂを参照すれば、絶縁膜パターン１５０、例えば、窒化膜パターンを利用して前記導電性ポリシリコン膜１２０、第１金属シリサイド膜１２２、バリアー膜１３０及び金属膜１４０を異方性ドライエッチング方法によりパターニングして、前記半導体基板１００側から導電性ポリシリコン膜パターン１２０ａ、第１金属シリサイド膜パターン１２２ａ、バリアー膜パターン１３０ａ及び金属膜パターン１４０ａが順に積層されたゲート電極１５２を形成する。前記バリアー膜パターン１３０ａは、ＴｉＮ膜パターン１３２ａとバッファ層パターン１３４ａとの積層構造で構成される。
【００２１】
図２Ｃを参照すれば、前記ゲート電極１５２の形成のためのエッチング工程時に損傷したゲート絶縁膜１１０を復旧するために選択的酸化工程を実施する。前記選択的酸化工程のために、例えば、約７００〜１１００℃の温度下で熱処理工程を行なうことができる。その結果、前記ゲート電極１５２中の導電性ポリシリコン膜パターン１２０ａの側壁に酸化膜１６０が形成され、前記半導体基板１００の活性領域１０４表面が酸化する。
【００２２】
図２Ｄを参照すれば、前記ゲート電極１５２及びこれを覆っている絶縁膜パターン１５０をイオン注入マスクとして利用して、前記半導体基板１００に低濃度イオン、例えば、Ｎ−型またはＰ−型イオンを注入して前記半導体基板１００内にエクステンション領域（図示せず）を形成した後、前記ゲート電極１５２及び絶縁膜パターン１５０の側壁に絶縁スペーサ１７０を形成する。前記絶縁スペーサ１７０は、例えばシリコン窒化膜から形成される。その後、前記絶縁膜パターン１５０及び絶縁スペーサ１７０をイオン注入マスクとして利用して、前記半導体基板１００に高濃度イオン、例えば、Ｎ＋型またはＰ＋型イオンを注入して前記半導体基板１００の活性領域１０４内にソース／ドレーン領域（図示せず）を形成する。
【００２３】
図３は、本発明による半導体素子を形成するために、ゲート電極形成のための配線構造内のバリアー膜を構成するＴｉＮ膜に対して熱に対する安定性を確認した結果を示すＳＥＭイメージである。
より詳細に説明すれば、図３には、ＷＮバリアー膜の代わりにＴｉＮバリアー膜を形成したことを除いては、図１Ａと同じ構造を持つ積層構造について、約８５０℃で約４０分間熱処理した結果得られた断面構造が示されている。図３で、バリアー膜としてＴｉＮ膜を適用した場合は、ポリシリコン膜（Ｐｏｌｙ−Ｓｉ）とＷ膜との反応が抑制されて均一なＷ膜が観察される。これより、ＴｉＮ膜は熱に対する安定性が比較的優秀であって、高温熱処理後にも破壊されずにバリアー特性を維持することが分かる。
【００２４】
ポリメタルゲート構造でバリアー膜の熱に対する安定性を確保するために、熱に対して安定性が立証されたＴｉＮ膜をバリアー膜として適用する場合は、ＴｉＮ膜上に金属膜、例えば、Ｗ膜をＰＶＤ方法で形成する時にＷの粒径が減少する現象が観察される。その結果、ＷＮバリアー膜を使用する場合に比べて、配線ラインでの抵抗が約２倍以上増大して、それを改善する必要がある。
【００２５】
図４は、導電性ポリシリコン膜上にＷ膜が形成されたポリメタルゲート構造で、前記ポリシリコン膜とＷ膜との間に挿入されるバリアー膜の構成物質によってゲート電極のＷ膜での粒径及び比抵抗を評価した例を示すグラフである。
【００２６】
図４の評価のために、半導体基板側からゲート絶縁膜上にポリシリコン、タングステンシリサイド、バリアー膜、及びＷ膜を順に形成し、前記バリアー膜としてＷＮを形成した場合（“Ｗ／ＷＮ”と表示）、前記バリアー膜として半導体基板側からＴｉＮ膜及びＴｉ膜を順に形成した場合（“Ｗ／Ｔｉ／ＴｉＮ”と表示）、そして、前記バリアー膜としてＴｉＮ膜を形成した場合（“Ｗ／ＴｉＮ”と表示）それぞれに対して、Ｗ膜での粒径及び比抵抗を測定した。
【００２７】
図４の結果で分かるように、本発明によってバリアー膜としてＴｉＮ膜上にＴｉ膜を形成し、その上に前記金属膜としてＷ膜を形成した場合、Ｔｉ膜上に蒸着されるＷの粒径が増大して、Ｗ膜での比抵抗がＷ／ＷＮ構造でのＷの比抵抗である１５μΩ・cm〜２０μΩ・cmレベルに減少する。
【００２８】
図５は、導電性ポリシリコン膜上にＷ膜が形成されるポリメタルゲート構造で、前記ポリシリコン膜とＷ膜との間に挿入されるバリアー膜の構成物質によってゲート電極のＷ膜でのシート抵抗を評価した例を示すグラフである。
図５の評価のために、半導体基板側からゲート絶縁膜上にポリシリコン、タングステンシリサイド、バリアー膜、及びＷ膜を順に形成し、前記バリアー膜としてＷＮを形成した場合（“Ｗ／ＷＮ／ＷＳｉ／Ｐｏｌｙ”と表示）、前記バリアー膜として半導体基板側からＴｉＮ膜及びタングステンシリサイド膜を順に形成した場合（“Ｗ／ＷＳｉ／ＴｉＮ／ＷＳｉ／Ｐｏｌｙ”と表示）、前記バリアー膜として半導体基板側からＴｉＮ膜及びＴｉ膜を順に形成した場合（“Ｗ／Ｔｉ／ＴｉＮ／ＷＳｉ／Ｐｏｌｙ”と表示）、そして、前記バリアー膜としてＴｉＮ膜を形成した場合（“Ｗ／ＴｉＮ／ＷＳｉ／Ｐｏｌｙ”と表示）それぞれに対して、Ｗ膜でのシート抵抗（Ｒｓ）を測定した。
【００２９】
図５の結果から分かるように、バリアー膜としてＴｉＮ膜のみを形成した場合には、Ｗ膜でのＲｓがＷＮ膜をバリアー膜として使用した場合より約２倍以上増大することが分かる。これは、バリアー膜としてＴｉＮ膜のみを形成した場合には、ＴｉＮ膜の真上に蒸着されるＷの粒径がＴｉＮの粒径に影響されて小さくなるためである。
【００３０】
一方、本発明のように、バリアー膜としてＴｉＮ膜とタングステンシリサイド膜との積層構造、またはＴｉＮ膜とＴｉ膜との積層構造を使用した場合には、Ｗ膜でのＲｓがＷＮ膜をバリアー膜として使用した場合とほぼ同等なレベルまで減少した。これは、ＴｉＮ膜上に結晶質のＴｉ膜または非晶質のタングステンシリサイド膜を形成した結果であって、Ｗ膜が非晶質膜上に形成されることによってＷ膜内での粒径が増大したためである。したがって、本発明による半導体素子では、ポリメタルゲート構造でポリシリコン膜と金属膜との間に挿入されるバリアー膜として、ＴｉＮ膜と非晶質の金属シリサイド膜、またはＴｉＮ膜と結晶質のＴｉ膜との積層構造を使用することによって、前記ＴｉＮ膜によって熱安定性を確保すると同時に前記バッファ層によって上部金属膜の粒径を大きくして、熱に対して安定した構造及び低抵抗配線を同時に具現化できる。
【００３１】
図６は、ポリメタルゲート構造で、バリアー膜の構造及びポリシリコン膜とバリアー膜との間でのタングステンシリサイドコンタクトの存否による、金属膜とポリシリコン膜との界面抵抗変化を評価した結果を示すグラフである。
図６の評価のために、半導体基板側からポリシリコン膜上にＷＮバリアー膜及びＷ膜を形成したポリメタルゲート構造（“Ｗ／ＷＮ／Ｐｏｌｙ−Ｓｉ”と表示）と、半導体基板側からポリシリコン膜上にタングステンシリサイド膜、ＴｉＮ膜及びＴｉ膜が順に積層されたバリアー膜、及びＷ膜を形成したポリメタルゲート構造（“Ｗ／Ｔｉ／ＴｉＮ／ＷＳｉｘ／Ｐｏｌｙ−Ｓｉ”と表示）を形成し、これら各構造についてＷ膜とポリシリコン膜との界面抵抗変化を測定した。
【００３２】
本発明による構造であるＷ／Ｔｉ／ＴｉＮ／ＷＳｉｘ／Ｐｏｌｙ−Ｓｉ構造では、Ｔｉ／ＴｉＮバリアー膜の下部にタングステンシリサイド膜を挿入することによって、Ｗ膜とポリシリコン膜との間にオームコンタクトを形成できるということが分かる。また、ＴｉＮ膜上に蒸着されたＴｉ膜によりＴｉＮ膜とタングステンシリサイド膜との界面の窒化及び酸化が抑制されて、従来構造であるＷ／ＷＮ／Ｐｏｌｙ−Ｓｉ構造に比べて、Ｗ膜とポリシリコン膜との界面抵抗を約１０−３倍以下に低減させることができる。
【００３３】
図７は、比較例として示したポリメタルゲート構造での金属膜とポリシリコン膜との界面抵抗変化を評価した結果を示すグラフである。
図７には、半導体基板側からポリシリコン膜上にＷＮバリアー膜及びＷ膜を形成したポリメタルゲート構造（“Ｗ／ＷＮ／Ｐｏｌｙ−Ｓｉ”と表示）と、半導体基板側からポリシリコン膜上にタングステンシリサイド膜、ＷＮバリアー膜及びＷ膜を形成したポリメタルゲート構造（“Ｗ／ＷＮ／ＷＳｉｘ／Ｐｏｌｙ−Ｓｉ”と表示）とに対して測定されたＷ膜とポリシリコン膜との界面抵抗変化が示されている。
【００３４】
図７から分かるように、ＷＮバリアー膜を使用するポリメタルゲート構造では、ＷＮの分解によって発生するＮによりシリサイドコンタクトを形成すべく挿入されたタングステンシリサイド膜が窒化されて、Ｗ膜とポリシリコン膜との界面にオームコンタクトが形成されない。
【００３５】
前記した実験結果から分かるように、本発明によれば、ポリメタルゲートのバリアー膜としてＴｉＮ膜を使用することによって、ゲート積層構造の熱安定性を改善でき、バリアー膜として使われるＴｉＮ膜と上部の金属膜との間に前記金属膜の粒径を増大させるためのバッファ層を挿入することによって、ワードライン抵抗を低めることができる。また、ポリシリコン膜とバリアー膜との間に金属シリサイド膜を挿入することによって、上部の金属膜と下部のポリシリコン膜との界面抵抗を従来の構造に比べて約１０−３倍以下に低減させることができる。したがって、１００ｎｍ以下のデザインルールを持つ高集積半導体素子でパフォーマンスを顕著に改善できる。
【００３６】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によりいろいろな変形及び変更が可能である。
【産業上の利用可能性】
【００３７】
本発明は、半導体素子の関連技術分野に好適に用いられる。
【符号の説明】
【００３８】
１００ 半導体基板
１０２ 素子分離領域
１０４ 活性領域
１１０ ゲート絶縁膜
１２０ 導電性ポリシリコン膜
１２０ａ 導電性ポリシリコン膜パターン
１２２ 第１金属シリサイド膜
１２２ａ 第１金属シリサイド膜パターン
１３０ バリアー膜
１３０ａ バリアー膜パターン
１３２ ＴｉＮ膜
１３２ａ ＴｉＮ膜パターン
１３４ バッファ層
１３４ａ バッファ層パターン
１４０ 金属膜
１４０ａ 金属膜パターン
１５０ 絶縁膜パターン
１５２ ゲート電極
１７０ 絶縁スペーサ
【図１Ａ】
0005604540.tif 000002
【図１Ｂ】
0005604540.tif 000003
【図２Ａ】
0005604540.tif 000004
【図２Ｂ】
0005604540.tif 000005
【図２Ｃ】
0005604540.tif 000006
【図２Ｄ】
0005604540.tif 000007
【図３】
0005604540.tif 000008
【図４】
0005604540.tif 000009
【図５】
0005604540.tif 000010
【図６】
0005604540.tif 000011
【図７】
0005604540.tif 000012