(57)【特許請求の範囲】
【請求項１】
第１の面方位を有するシリコン基板上の一部に、アモルファス層を形成する工程と、前記アモルファス層にマイクロ波を照射し、前記アモルファス層を前記シリコン基板と前記アモルファス層の界面から第１の面方位を有する結晶層とする工程と、
を有しており、
前記結晶層を形成する工程において、前記第１の面方位を有する前記シリコン基板の温度が摂氏２００度以上摂氏５５０度以下であることを特徴とする半導体装置の製造方法。
【請求項２】
前記結晶層上にトランジスタやメモリを形成する工程をさらに有していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アモルファス層は、前記第１の面方位を有するシリコン基板上に第２の面方位を有するシリコン基板を形成し、前記第２の面方位を有するシリコン基板にイオン注入を行うことで形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記アモルファス層は、前記第１の面方位を有するシリコン基板上にシリコン酸化膜を形成し、前記シリコン酸化膜の一部を除去して、前記第１の面方位を有するシリコン基板の一部を露出した後、前記露出した第１の面方位を有するシリコン基板上及び前記シリコン酸化膜上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１の面方位が（１００）であり、前記第２の面方位が（１１０）であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、例えば固相エピタキシャル成長の方法に関する。
【背景技術】
【０００２】
ＬＳＩの製造における結晶成長技術のひとつとして、固相エピタキシャル成長が知られている（例えば、特許文献１）。
【０００３】
固相エピタキシャル成長は、例えば次のような方法で行われる。ある面方位を有するシリコン基板を下地とし、シリコン基板上にアモルファスシリコンを形成する。その後、ランプ加熱を行い、アモルファスシリコンを下地のシリコン基板と同じ面方位を有する結晶シリコンに変える。
【０００４】
このように、固相エピタキシャル成長にランプ加熱を用いる場合、結晶成長のためには摂氏５５０度以上の高温が必要である。しかし、高温のランプ加熱を行うと、面方位が崩れる、単結晶シリコンではなく多結晶シリコンが形成され、所望の面方位を有する結晶が得られないという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１６６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、固相エピタキシャル成長によって、所望の面方位を有する結晶を得ることが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる半導体装置の製造方法は、第１の面方位を有するシリコン基板上の一部に、アモルファス層を形成する工程と、前記アモルファス層にマイクロ波を照射し、前記アモルファス層を前記シリコン基板と前記アモルファス層の界面から第１の面方位を有する結晶層とする工程と、を有しており、前記結晶層を形成する工程において、前記第１の面方位を有する前記シリコン基板の温度が摂氏２００度以上摂氏５５０度以下であることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、固相エピタキシャル成長によって、所望の面方位を有する結晶を得ることが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体の製造方法を示す断面図。
【図２】本発明の実施例１に係る半導体の製造方法を示す断面図。
【図３】本発明の実施例１に係る半導体の製造方法を示す断面図。
【図４】本発明の実施例１に係る半導体の製造方法を示す断面図。
【図５】本発明の実施例１に係る半導体の製造方法を示す断面図。
【図６】従来技術に係る半導体の製造方法を示す断面図。
【図７】従来技術に係る半導体の製造方法を示す断面図。
【図８】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図９】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１０】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１１】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１２】従来技術に係る半導体の製造方法を示す断面図。
【図１３】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１４】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１５】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１６】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１７】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１８】本発明の実施例２に係る半導体の製造方法を示す断面図。
【図１９】本発明の実施例２に係る半導体の製造方法を示す断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
【実施例１】
【００１１】
図１はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを模式的に示した断面図である。
【００１２】
図１に示すように、シリコン基板１は第１の面方位（１００）を有する（１００）シリコン基板１１と、第２の面方位（１１０）を有する（１１０）シリコン基板１２からなり、ＰＭＯＳＦＥＴ（P-ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）形成領域は、シリコン基板１の表面側の面方位が（１１０）の領域であり、ＮＭＯＳＦＥＴ（Ｎ-ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）形成領域は、シリコン基板１の表面側の面方位が（１００）の領域である。このように、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴをそれぞれ異なる面方位のシリコン基板上に形成することでＣＭＯＳトランジスタの動作速度を高めることができる。
【００１３】
さらにＰＭＯＳＦＥＴ形成領域とＮＭＯＳＦＥＴ形成領域を分離するように、素子分離絶縁膜２がある。また、ＰＭＯＳＦＥＴ形成領域とＮＭＯＳＦＥＴ形成領域のそれぞれに、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴがある。ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴは、例えば膜厚１．５ｎｍのシリコン酸化膜からなるゲート絶縁膜３、膜厚１００ｎｍのホウ素あるいはリンを含む多結晶シリコン膜からなるゲート電極４、シリコン窒化膜からなる側壁絶縁膜５および拡散層６を有するトランジスタである。
【００１４】
ゲート絶縁膜３は、例えば膜厚２ｎｍのＨｆＳｉＯＮなどの高誘電率絶縁膜を用いても良く、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴでゲート絶縁膜３の組成が異なっていても良い。またゲート電極４は、例えば膜厚２０ｎｍのＴｉＮと膜厚８０ｎｍの多結晶シリコン膜の積層構造であっても良く、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴで膜厚および膜種が異なっていても良い。
【００１５】
次に、図２乃至図５を参照して、実施例１に係るＣＭＯＳトランジスタの製造方法を説明する。
【００１６】
図２に示すように、（１００）シリコン基板１１上に（１１０）シリコン基板１２を張り付けた後、研磨して（１１０）シリコン基板１２を薄膜化する。このとき、（１１０）シリコン基板１２は、少なくともトランジスタのチャネル部に存在すれば良く、（１１０）シリコン基板１２の膜厚は、後で形成する素子分離絶縁膜２の膜厚よりも薄いことが必要である。
【００１７】
次に、図３に示すように、レジスト７でＰＭＯＳＦＥＴ形成領域を覆い、ＮＭＯＳＦＥＴ形成領域に、例えばＧｅイオンを注入する。ＮＭＯＳＦＥＴ形成領域の（１１０）シリコン基板１２はアモルファス層であるアモルファスシリコン領域１３となる。このとき、アモルファスシリコン領域１３と（１００）シリコン基板１１の界面付近にはイオン注入による結晶欠陥が生じる。また、ＰＭＯＳＦＥＴ形成領域を覆うマスクとして用いるのはレジストに限らず、シリコン酸化膜、シリコン窒化膜でも良い。アモルファスシリコン形成のためのイオン注入は、Ｇｅイオンに限らず、例えば高加速でＢＦ２イオンを注入しても良い。
【００１８】
次に、図４に示すように、レジスト７を除去したのち２．４５ＧＨｚ以上２５ＧＨｚ以下のマイクロ波を照射する。このとき照射するマイクロ波のパワーは、１０Ｗ／ｃｍ２以上１０ｋＷ／ｃｍ２以下、照射時間は３０秒以上１時間以下である。このようなマイクロ波の照射によって、アモルファスシリコン領域１３を(１００)シリコン基板１１と同じ面方位を有する結晶層とする。つまり、固相エピタキシャル成長により、アモルファスシリコン領域１３を結晶化し、（１００）シリコンからなる結晶層とする。これによって、表面側に（１１０）シリコン基板１２と（１００）シリコン基板１１の２種類の面方位を有するシリコン基板１が得られる。
【００１９】
またマイクロ波を照射することでシリコンの分極反転が周期的に起こり、この影響によりシリコンの振動が始まる。その結果、シリコン基板１の温度が上昇するが、シリコン基板１の温度は摂氏２００度以上、摂氏５５０度以下である。
【００２０】
マイクロ波の周波数は、ＩＳＭ（工業・科学・医療用 ／ Industrial，Scientific and Medical Use ）バンドとして指定されている２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚが望ましい。それは、マイクロ波を発生させるマグネトロン等が安価に入手できるためである。なお、通常、使用するマイクロ波は、一定の周波数幅があり、上記の２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚは、使用するマイクロ波の周波数幅に含まれる周波数である。
【００２１】
さらに、図５に示すように、ＰＭＯＳＦＥＴ形成領域とＮＭＯＳＦＥＴ形成領域を分離するために、既知の方法で素子分離絶縁膜２を形成する。このとき、素子分離絶縁膜２の底面は、ＰＭＯＳＦＥＴ形成領域における（１１０）シリコン基板１２と（１００）シリコン基板１１の界面よりも深くする必要がある。
【００２２】
この後は、既知の方法で、ＰＭＯＳＦＥＴ形成領域とＮＭＯＳＦＥＴ形成領域のそれぞれに、ゲート絶縁膜３、ゲート電極４、側壁絶縁膜５および拡散層６を形成し、図１のようなＣＭＯＳトランジスタを形成する。
【００２３】
本実施形態では、マイクロ波照射により、固相エピタキシャル成長が進行したが、マイクロ波照射の代わりに従来のようなランプ加熱を行うと、次のような問題が生じる。
【００２４】
図３のように、イオン注入によってアモルファスシリコン領域１３を形成するときに、アモルファスシリコン領域１３と（１００）シリコン基板１１の界面付近には結晶欠陥が生じる。固相エピタキシャル成長の時のランプ加熱が不十分な場合、例えば摂氏１０００度、１０秒程度のランプ加熱の場合には、図６に示すように結晶欠陥が残存し、接合リークを引き起こすという問題がある。
【００２５】
また、結晶欠陥が消失する程度までランプ加熱温度が高い場合、またはランプ加熱温度が低い場合でもランプ加熱時間が長い場合には、図７に示すように（１１０）シリコン基板１２が徐々に（１００）シリコン基板１１に変化し、（１１０）シリコン基板１２の領域が小さくなるか、消失してしまう。これは、（１００）シリコン基板１１が、（１１０）シリコン基板１２よりも表面エネルギーが小さく、安定なためである。
【００２６】
このように、固相エピタキシャル成長にランプ加熱を用いた場合、（１１０）と（１００）の２種類の面方位を有するシリコン基板を形成することができない。
【００２７】
本実施形態では、固相エピタキシャル成長にマイクロ波照射を用いている。アモルファスシリコン領域１３にマイクロ波が照射されると、アモルファスシリコン領域１３中のシリコン原子が振動し、結晶格子位置に移動することで結晶化する。また、（１００）シリコン基板１１とアモルファスシリコン領域１３との界面から、アモルファスシリコン領域１３の結晶化は進行する。よって、イオン注入によって生じた結晶欠陥を除去することができ、さらに、アモルファスシリコン領域１３を多結晶シリコンではなく、（１００）シリコン基板１１の結晶情報を引き継いだ（１００）単結晶にすることができる。
【００２８】
また、マイクロ波照射時にシリコン基板１をヒーターなどで加熱しても良いが、マイクロ波を照射することでシリコン基板１の温度が上昇する。そのため、マイクロ波以外の加熱源を使用しなくても良い。さらに、マイクロ波を照射したときのシリコン基板１の温度は摂氏５５０度以下である。よって、（１１０）シリコン基板１２の領域が縮小することはない。
【００２９】
さらに、固相エピタキシャル成長の速度は、マイクロ波のパワーのみで制御可能である。例えば、マイクロ波のパワーを１０００Ｗ／ｃｍ２以上にすると、５分以内の処理時間でアモルファスシリコン領域１３を結晶化することができる。
【００３０】
また、本実施例では、ゲート絶縁膜３、ゲート電極４、側壁絶縁膜５および拡散層６を形成し、図１のようなＣＭＯＳトランジスタを形成したが、トランジスタに限らず、例えばメモリを形成しても良い。
【実施例２】
【００３１】
図８乃至図１１を参照して、実施例２に係る半導体装置の製造方法を説明する。
【００３２】
実施例２では、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）領域へのトランジスタ形成において、ＳＯＩ領域の形成にマイクロ波照射による固相エピタキシャル成長を適用した例を示す。
【００３３】
図８に示すように、シリコン基板１０１上に、例えば膜厚２００ｎｍのシリコン酸化膜１０２を熱酸化法により形成した後、例えばレジストをマスクにしたＲＩＥ法により、シリコン酸化膜１０２の一部を開口する。開口部においては、シリコン基板１０１が露出している。
【００３４】
次に、図９に示すように、露出したシリコン基板１０１およびシリコン酸化膜１０２の表面上に、ＳｉＨ４を用いた減圧ＣＶＤ法により堆積温度摂氏５５０度で、膜厚２００ｎｍのアモルファス層となるアモルファスシリコン膜１０３を形成する。
【００３５】
次に、図１０に示すように、２．４５ＧＨｚ以上２５ＧＨｚ以下のマイクロ波を照射する。このとき、マイクロ波のパワーは１０Ｗ／ｃｍ２以上１０ｋＷ／ｃｍ２以下、照射時間は３０秒以上１時間以下である。このようなマイクロ波照射によって、アモルファスシリコン膜１０３をシリコン基板１０１と同じ面方位を有する結晶層とする。マイクロ波を照射することにより、アモルファスシリコン層１０３中のシリコン原子が振動し、結晶格子位置に移動する。このような固相エピタキシャル成長により、アモルファスシリコン膜１０３が結晶化し、単結晶シリコン膜１０４になる。
【００３６】
図１１（ａ）に示すように、結晶化はまずシリコン基板１０１とアモルファスシリコン膜１０３の界面から、アモルファスシリコン膜１０３の膜厚方向に向かって進み、アモルファスシリコン膜１０３の上面と同じ高さまで進行する。その後、図１１（ｂ）に示すように、シリコン酸化膜１０２上をシリコン基板１０１の上面と平行方向に進行する。このようにして、ＳＯＩ領域を形成する。
【００３７】
さらに、ＳＯＩ領域とＳＯＩ領域以外の高さを合わせるために、例えばＣＭＰ処理を行っても良い。その後、ＳＯＩ領域上に、既知の方法でゲート絶縁膜１０５、ゲート電極１０６、側壁絶縁膜１０７および拡散層１０８からなるＭＯＳＦＥＴを形成し、図１２のようなトランジスタとする。
【００３８】
従来のように、固相エピタキシャル成長にランプ加熱を用いる場合、摂氏６００度では、処理に数時間かかるため、スループットを考慮すると摂氏６００度以上の温度で加熱することが必要である。その場合、図１３のように、アモルファスシリコン膜１０３の内部や、アモルファスシリコン膜１０３とシリコン酸化膜１０２との界面に微結晶が形成される。この微結晶の平均的な大きさは、核生成頻度Ｎ（個／ｓ）と核成長速度Ｖｃ（ｍ／ｓ）により決まり、Ｖｃ／Ｎ（個／ｍ）と表される。このような微結晶が結晶核となり、多結晶シリコン膜が形成され易くなる。よって、トランジスタ形成が可能な十分広い領域に単結晶シリコン膜１０４を形成することは難しい。
【００３９】
それに対して、本実施形態では、マイクロ波照射により固相エピタキシャル成長をしている。マイクロ波照射によって、シリコン基板１０１は摂氏２００度以上、摂氏５５０度以下、典型的には摂氏５２５度以下になる。摂氏５２５度という低温のため、図１３に示したような微結晶の生成が抑制される。つまり、微結晶による多数の結晶核が存在することはなく、シリコン基板１０１を結晶核とした固相成長のみが進行する。また、この場合の処理時間は３０秒以上、１時間以下であり、従来プロセスに比較してスループットを向上することができる。
【００４０】
本実施形態では、アモルファスシリコン膜１０３を結晶化したが、結晶化するのはアモルファスシリコンに限らず、シリコンにゲルマニウムや炭素が含まれていても構わない。
【００４１】
また、アモルファスシリコン膜１０３の成膜後に、シリコン基板１０１の全面に、ＧｅやＡｒ等のイオン注入を行い、シリコン基板１０１とアモルファスシリコン膜１０３の界面の自然酸化膜を除去しても良い。
【００４２】
この場合には、図１４に示すように、シリコン酸化膜１０２の開口部Ｘ上のアモルファスシリコン膜１０３を通過できる程度の加速電圧で、イオン注入を行う必要がある。そのため、シリコン基板１０１とシリコン酸化膜１０２の界面にもイオンが注入される。その結果、シリコン基板１０１とシリコン酸化膜１０２の界面がミキシングされて、シリコン基板１０１の上面がアモルファスシリコンとなる。
【００４３】
また、イオン注入によってシリコン基板１０１に生じた結晶欠陥は、固相エピタキシャル成長のときに行うマイクロ波照射によって回復できる。
【００４４】
さらに、シリコン酸化膜１０２は、本実施形態のようにシリコン基板１０１に対して垂直に加工される必要はなく、図１５のようにシリコン酸化膜１０２の開口部Ｙが曲線に加工されていても良い。例えば、シリコン酸化膜１０２の一部を開口するときに、フッ酸のような薬液を用いてシリコン酸化膜１０２をエッチングすることで、図１５の形状となる。
【００４５】
図１５のような形状のときに、アモルファスシリコン膜１０３の成膜後にイオン注入を行い、シリコン基板１０１とアモルファスシリコン膜１０３の界面の自然酸化膜を除去しても良い。
【００４６】
この場合には、シリコン酸化膜１０２の開口部Ｙ上のアモルファスシリコン膜１０３を通過できる程度の加速電圧で、イオン注入を行ったとしても、シリコン基板１０１とシリコン酸化膜１０２の界面にはイオンが注入されない。これは、シリコン酸化膜１０２の開口部Ｙにおけるアモルファスシリコン膜１０３の膜厚が、開口されていない部分におけるシリコン酸化膜１０２とアモルファスシリコン膜１０３の合計膜厚よりも薄いためである。
【００４７】
よって、イオン注入後の形状は図１６のように、シリコン酸化膜１０２とシリコン基板１０１の界面よりも下方まで、アモルファスシリコン膜１０３となる。しかし、シリコン基板１０１とシリコン酸化膜１０２の界面は、アモルファスシリコンにはならない。
【００４８】
また、アモルファスシリコン膜１０３の成膜前に、摂氏８００度程度のＨ２アニールを行うことによっても、露出したシリコン基板１０１上の自然酸化膜を除去することができる。さらに、Ｈ２アニールをアモルファスシリコン膜１０３の成膜と同一の炉で行うかＨ２アニールとアモルファスシリコン膜１０３の形成を、真空を破らないクラスター装置を用いて行うことが望ましい。Ｈ２アニール後、アモルファスシリコン膜１０３の成膜前に、露出したシリコン基板１０１が大気に曝されることがないため、シリコン基板１０１とアモルファスシリコン膜１０３との界面における自然酸化膜を消失させるかまたはより薄膜化することが可能となる。
【００４９】
また、シリコン酸化膜１０２は、本実施形態のようにシリコン基板１０１に対して垂直に加工される必要はなく、図１７のようにシリコン基板１０１に対して斜めに加工されていても良い。
【００５０】
図１７のような形状は、例えば、図１８のような方法で形成することができる。図１８（ａ）のように、シリコン基板１０１上の一部にシリコン窒化膜１０９を形成する。その後、図１８（ｂ）のようにシリコン基板１０１の全面を酸化し、シリコン酸化膜１０２を形成する。図１８（ｃ）のようにシリコン窒化膜１０９を薬液で除去し、開口部Ｚを形成する。さらに、開口部Ｚの自然酸化膜をフッ酸のような薬液を用いて除去した後、全面にアモルファスシリコン膜１０３を形成する。
【００５１】
この場合には、図１５の形状のときと同様に、シリコン酸化膜１０２の開口部Z上のアモルファスシリコン膜１０３を通過できる程度の加速電圧で、イオン注入を行ったとしても、シリコン基板１０１とシリコン酸化膜１０２の界面にはイオンが注入されない。
【００５２】
よって、イオン注入後の形状は図１９のように、シリコン酸化膜１０２とシリコン基板１０１の界面よりも下方まで、アモルファスシリコン膜１０３となる。しかし、シリコン基板１０１とシリコン酸化膜１０２の界面は、アモルファスシリコンにはならない。
【００５３】
アモルファスシリコン膜１０３の成膜前にＨ２アニールを行うこと、Ｈ２アニールとアモルファスシリコン膜１０３の成膜を同一の炉で行っても良いことは言うまでもない。
【００５４】
また、本実施例では、ＳＯＩ領域上に図１２のようなトランジスタを形成しているが、トランジスタに限らず、例えばメモリを形成しても良い。
【００５５】
本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００５６】
１・・・  シリコン基板
１１・・・  （１００）シリコン基板
１２・・・  （１１０）シリコン基板
１３・・・  アモルファスシリコン領域
２・・・  素子分離絶縁膜
３・・・  ゲート絶縁膜
４・・・  ゲート電極
５・・・  側壁絶縁膜
６・・・  拡散層
７・・・  レジスト
１０１・・・  シリコン基板
１０２・・・  シリコン酸化膜
１０３・・・  アモルファスシリコン膜
１０４・・・  単結晶シリコン膜
１０５・・・  ゲート絶縁膜
１０６・・・  ゲート電極
１０７・・・  側壁絶縁膜
１０８・・・  拡散層
１０９・・・  シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005537102.tif 000017
【図１７】
0005537102.tif 000018
【図１８】
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【図１９】
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