(57)【特許請求の範囲】
【請求項１】
複数の導電体を介して互いに接続された複数のメモリデバイスダイであって、該メモリデバイスダイの各々が複数のメモリセルを含む、メモリデバイスダイと、
複数の導電体を介して前記メモリデバイスダイに結合されたロジックダイであって、該ロジックダイは、受信したメモリコマンドに応答して、受信したアドレスに対応する位置で、前記メモリデバイスダイにデータを書き込むように、また、前記メモリデバイスダイからデータを読み出すように、動作可能である、ロジックダイと、
を備えるメモリデバイスシステムであって、
前記ロジックダイは、シーケンサを含むコマンドレジスタを備えたコマンド処理回路を備え、
前記コマンドレジスタは、前記メモリコマンドを受信するように構成されており、
前記コマンドレジスタは、第１の動作モード又は第２の動作モードのいずれかに従って動作し、
前記コマンドレジスタは、前記第１の動作モードにおいては、前記受信したメモリコマンドを、間接モードに対応する第１のフォーマットを有するメモリコマンド信号に変換し、かつ、前記第１のフォーマットを有する前記メモリコマンド信号を前記メモリデバイスダイに与えるように動作可能であり、前記間接モードにおいては、前記シーケンサが、前記メモリコマンド信号をメモリインターフェースを介して前記メモリデバイスダイに、正確な順序及び正確な時間で送信し、
前記コマンドレジスタは、前記第２の動作モードにおいては、前記受信したメモリコマンドを、前記第１のフォーマットとは異なる、直接モードに対応する第２のフォーマットを有するメモリコマンド信号として提供し、かつ、前記第２のフォーマットを有する前記メモリコマンド信号を前記メモリデバイスダイに与えるように動作可能であり、前記直接モードにおいては、前記メモリコマンド信号が、その受信された通りに、前記メモリデバイスダイに与えられる、メモリデバイスシステム。
【請求項２】
前記第１のフォーマットを有する前記メモリコマンド信号は、該メモリコマンド信号が対応するコマンドを含むメモリ要求を識別するタグ信号を備える、請求項１記載のメモリデバイスシステム。
【請求項３】
前記メモリコマンド信号は、読み出しコマンドを含むメモリ要求を識別する第１の組のタグ信号を有するメモリ読み出しコマンド信号を備え、
前記メモリコマンド信号は、書き込みコマンドを含むメモリ要求を認識する第２の組のタグ信号を更に備える、請求項２記載のメモリデバイスシステム。
【請求項４】
前記第２のフォーマットを有する前記メモリコマンド信号は、行アドレスストローブ信号、列アドレスストローブ信号、及び書き込みイネーブル信号を備える、請求項１記載のメモリデバイスシステム。
【請求項５】
複数の導電体を介して互いに接続された複数のメモリデバイスダイであって、該メモリデバイスダイの各々は複数のメモリセルを含む、メモリデバイスダイと、
複数の導電体を介して前記メモリデバイスダイに結合されたロジックダイであって、該ロジックダイは、受信したコマンドに応答して、前記メモリデバイスダイにおける受信したアドレスに対応する位置にデータを書き込み、また、前記メモリデバイスダイにおける受信したアドレスに対応する位置からデータを読み出すように動作可能である、ロジックダイと、
前記ロジックダイに結合されたメモリアクセスデバイスであって、該メモリアクセスデバイスは、前記コマンド、前記アドレス、及び前記書き込みデータを前記ロジックダイに与え、前記ロジックダイからの前記読み出しデータを受信するよう動作可能である、メモリアクセスデバイスと、
を備えるメモリデバイスシステムであって、
前記ロジックダイは、
前記コマンドを受信するように結合され、かつ、前記ロジックダイ及び前記メモリデバイスダイに結合されたコマンド処理回路であって、該コマンド処理回路は、第１の動作モード又は第２の動作モードのいずれかに従って動作し、前記コマンド処理回路は、前記第１の動作モードにおいては、前記受信したコマンドを第１の態様で処理するよう動作可能であり、また、前記第２の動作モードにおいては、前記受信したコマンドを、前記第１の態様とは異なる第２の態様で処理するよう動作可能である、コマンド処理回路と、
デュアルモードコマンドレジスタであって、該デュアルモードコマンドレジスタは、第１のモードで動作する時には、前記受信したコマンドに応答して第１の組のコマンド信号を前記メモリデバイスダイに与えるよう動作可能であり、また、第２のモードで動作する時には、前記受信したコマンドに応答して第２の組のコマンド信号を前記メモリデバイスダイに与えるよう動作可能であり、前記第２の組における前記コマンド信号と前記第１の組における前記コマンド信号とは少なくとも一部が異なっている、デュアルモードコマンドレジスタと、
を含み、
前記メモリアクセスデバイスが前記ロジックダイに与える前記アドレスは、前記デュアルモードコマンドレジスタによって受信され、前記デュアルモードコマンドレジスタは、前記アドレスを受信して、前記第１のモードにおいては、前記受信したアドレスを第１の態様で処理し、また、前記第２のモードにおいては、前記受信したアドレスを、前記第１の態様とは異なる第２の態様で処理するよう動作可能であり、前記デュアルモードコマンドレジスタは、前記処理したアドレスを前記メモリデバイスダイに与えるよう動作可能である、メモリデバイスシステム。
【請求項６】
前記メモリアクセスデバイスが前記第２のモードにおいて前記ロジックダイに与える前記コマンドは、行アドレスストローブ信号、列アドレスストローブ信号、及び書き込みイネーブル信号を備える、請求項５記載のメモリデバイスシステム。
【請求項７】
前記デュアルモードコマンドレジスタは、前記第２のモードにおいては、前記デュアルモードコマンドレジスタが前記メモリアクセスデバイスから受信する前記行アドレスストローブ信号、前記列アドレスストローブ信号、及び前記書き込みイネーブル信号を、前記メモリデバイスダイに結合するよう動作可能である、請求項６記載のメモリデバイスシステム。
【請求項８】
前記デュアルモードコマンドレジスタが前記第２のモードにおいて前記メモリデバイスダイに与える前記コマンドは、行アドレスストローブ信号、列アドレスストローブ信号、及び書き込みイネーブル信号を備える、請求項５記載のメモリデバイスシステム。
【請求項９】
前記メモリデバイスダイ中の前記メモリセルは、行アドレス及び列アドレスにそれぞれ対応する行及び列に配置されており、
前記メモリアクセスデバイスが前記ロジックダイに与える前記アドレスは、前記メモリデバイスダイ中のいずれの行又は列のメモリセルにも特定されない、請求項５記載のメモリデバイスシステム。
【請求項１０】
前記デュアルモードコマンドレジスタが、いずれの行又は列のメモリセルにも特定されない前記アドレスを受信するよう動作可能であり、
前記デュアルモードコマンドレジスタは、前記第１のモードにおいては、前記メモリアクセスデバイスから受信された前記特定されないアドレスに応答して、不特定のアドレス信号を前記メモリデバイスダイに与えるよう動作可能であり、
前記不特定のアドレス信号を受信する前記メモリデバイスダイは、前記不特定のアドレス信号を行アドレス信号及び列アドレス信号に変換するよう動作可能である、請求項９記載のメモリデバイスシステム。
【請求項１１】
前記メモリアクセスデバイスはプロセッサを備える、請求項５記載のメモリデバイスシステム。
【請求項１２】
前記ロジックダイは、前記第１のモードにおいては、前記メモリデバイスダイから受信した読み出しデータをパケットへとフォーマット化して、該パケットを前記メモリアクセスデバイスに送信するよう動作可能であり、また、前記第２のモードにおいては、前記ロジックダイが前記メモリデバイスダイから前記読み出しデータを受信したのと同じフォーマットで、前記読み出しデータを前記メモリアクセスデバイスに送信するよう動作可能である、請求項５記載のメモリデバイスシステム。
【請求項１３】
前記メモリデバイスダイは複数のヴォールトに分割され、該複数のヴォールトの各々が前記複数のメモリデバイスダイの対応する組のアドレスを備える、請求項５記載のメモリデバイスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はメモリデバイスに関し、特に、１つ以上の実施形態においては、一般的なメモリ制御信号がメモリデバイスに結合される直接モードと、コマンドパケットがメモリデバイスに結合される間接モードのうちの、どちらかのモードで動作され得るメモリデバイスに関する。
【背景技術】
【０００２】
あらゆるタイプのメモリデバイスが進化していくに伴い、それらの種々の点での性能改善において継続的な進歩がなされている。例えば、メモリデバイスの記憶容量は、等比比例で増加し続けている。この増加した容量は、メモリデバイスを含む電子システムの幾何数列的に高まる動作速度と合わさって、メモリデバイスの高帯域幅を、より一層重要なものにしている。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のメモリデバイスが一層の高帯域幅を必要とするような用途には、コンピュータシステムにおけるシステムメモリとしての使用がある。プロセッサの動作速度が増大するのに伴い、プロセッサはそれに対応した一層速い速度でデータを読み出したり、書き込んだりすることが可能になる。しかし、従来のＤＲＡＭデバイスの多くは、より速い速度でデータの読み出し及び書き込みを行なうための帯域幅を有しておらず、よって、従来のコンピュータシステムの性能（パフォーマンス）を低下させている。この問題は、マルチコアプロセッサ及びマルチプロセッサコンピュータシステムへと向かう傾向によって、一層悪化する。現在、ハイエンドのサーバとして動作するコンピュータシステムは、システムメモリデバイスの制限されたデータ帯域幅のために、４つのクロックサイクルのうちの３つほどが、アイドル状態となる。事実、システムメモリとして動作するＤＲＡＭデバイスの制限された帯域幅は、コンピュータシステムの性能を、帯域幅の制限されない場合における性能の１０％ほどにまでも低下させてしまい得る。
【０００３】
メモリデバイスのデータ帯域幅を増大させるために、種々の試みがなされている。例えば、より高帯域幅でアレイへ（及びアレイから）データを転送するために、より広い内部データバスが使用されている。しかし、そのようにするためには、通常、書き込みデータのシリアライズ及び読み出しデータのデシリアライズをメモリデバイスインターフェースにおいて行なうことが要求される。その他のアプローチとしては、メモリデバイスのサイズを単純にスケールアップしたり、又は、逆にそれらのフィーチャサイズを縮小したりすることがなされているが、種々の理由により、一層高いデータ帯域幅への要求の幾何数列的な増大には追従できずにいる。
【０００４】
より最近では、同一パッケージ内に幾つかの集積回路メモリデバイスを積層するという提案もなされてきているが、そのようにすると、解消すべき多くの他の問題を生じる恐れがある。これらの問題は、相互接続されたメモリデバイスのスタック（積層構造）を、これらメモリデバイスが上に積層されたロジックダイに接続することによって、ほとんど解決することができる。その場合、ロジックダイは、メモリデバイスに対する高速インターフェースとして動作し得る。しかし、このような配置構造によって高まった能力を利用することは、メモリコマンド及びアドレス信号がパケット内に配置され、高速バスを介してロジックダイに結合される場合に、より容易に達成される。しかし、多くのコンピュータ及びその他のシステムは、一般的なメモリコマンド信号及び一般的な行及び列アドレス信号を用いてメモリデバイスとインターフェースするよう設計されている。そのようなシステムは、ロジックダイ上にメモリデバイスを積層することによって形成される、進歩したメモリシステムを使用できない。しかし、メモリデバイスの製造者は、一般に、製造、売買等される異なるメモリデバイスの数を可能な限り減らし、製品提供を標準化したいと考えている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、相互接続されたメモリデバイスダイを積層することによって形成される、進歩したメモリシステムが、一般的なメモリコマンド及びアドレスを用いるか、或いは、コマンド及びアドレスを含むパケットを用いることにより、システムとインターフェースできるようになる方法及びシステムの需要が存在する。
【課題を解決するための手段】
【０００６】
（原文に記載なし）
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係るデュアルモードメモリシステムを含むコンピュータシステムのブロック図である。
【図２】本発明の一実施形態に係るデュアルモードメモリシステムのブロック図である。
【図３】本発明の一実施形態に係るデュアルモードメモリシステムのより詳細なブロック図である。
【図４】図１、図２、又は図３のメモリシステム（或いは、本発明の幾つかの他の実施形態に係るメモリシステム）に結合され得る、間接動作モード用の下りパケットのフォーマットを示すパケット図である。
【図５】図４の下りパケットの第１のフィールド内のコマンドを直接動作モード用に変更する方法を示す図である。
【図６】間接動作モード用の図４の下りパケット内のコマンドを示す図である。
【図７】図１、図２、又は図３のメモリシステム（或いは、本発明の幾つかの他の実施形態に係るメモリシステム）から結合され得る上りパケットのフォーマットを示すパケット図である。
【図８】間接動作モード用の図７の上りパケット内のコマンドを示す図である。
【発明を実施するための形態】
【０００８】
本発明の一実施形態に係る高容量かつ高帯域幅のメモリデバイス１０を含むコンピュータシステムが図１に示されており、このメモリデバイス１０は、（図１には示されていない）下りレーン及びこれとは別個の上りレーンに分割され得る比較的狭い高速バス１４を介して、プロセッサ１２に接続されている。メモリデバイス１０は、互いの最上面上に積層される４つのＤＲＡＭダイ２０、２２、２４、２６を含んでおり、これらは互いに同じものであってもよい。メモリデバイス１０は４つのＤＲＡＭダイ２０、２２、２４、２６を含んでいるが、メモリデバイスの他の実施形態はそれよりも多い又は少ない数のＤＲＡＭダイを使用し得る。ＤＲＡＭダイ２０、２２、２４、２６は、プロセッサ１２とのインターフェースとして動作するロジックダイ３０と共に（例えば、その最上面上に）積層されている。ロジックダイ３０は、ＤＲＡＭダイ２０、２２、２４、２６で実行される機能の数を制限する等、メモリデバイス１０内の種々の機能を実行可能である。例えば、ロジックダイ３０は、ＤＲＡＭダイ２０、２２、２４、２６内のメモリセルの電力管理やリフレッシュ等のような、メモリ管理機能を実行する。幾つかの実施形態においては、ロジックダイ３０は試験及び／又は修理の能力を実行し、また、エラーのチェック及び訂正（ＥＣＣ）機能を実行する。
【０００９】
ＤＲＡＭダイ２０、２２、２４、２６は互いに接続され、かつ、比較的広いバス３４によってロジックダイ３０に接続されている。バス３４は貫通シリコンビア（ＴＳＶ）で実現されてもよく、このような貫通シリコンビアは、ＤＲＡＭダイ上の同一位置でＤＲＡＭダイ２０、２２、２４、２６を貫通して延びる多数の導電体であって、ダイ２０、２２、２４、２６上に形成されたそれぞれの導電体に接続された多数の導電体を備えている。一実施形態においては、ＤＲＡＭダイ２０、２２、２４、２６の各々が１６個の独立したパーティションに分割されており、これらパーティションの各々が２個又は４個の独立したメモリバンクを含んでいてもよい。その場合、互いの最上面上に積層された各ダイ２０、２２、２４、２６のパーティションは、読み出し動作及び書き込み動作のために、独立してアクセスされてもよい。１６個の積層されたパーティションの各組は、「ヴォールト（vault）」と言われることがある。従って、メモリデバイス１０は１６個のヴォールトを含み得る。
【００１０】
図２に示されるように、一実施形態においては、バス３４は１６個の３６ビット双方向サブバス３８ａ〜３８ｐに分割されてもよく、この場合、これら１６個の３６ビットサブバスはそれぞれのヴォールト内の４個のパーティションに結合される。これらサブバスの各々は、ロジックダイ３０とＤＲＡＭダイ２０、２２、２４、２６との間に、３２ビットのデータ及び４個のＥＣＣビットを結合する。ただし、積層されるＤＲＡＭダイ２０、２２、２４、２６の数、各ＤＲＡＭダイ内のパーティションの数、各パーティション内のバンクの数、及びサブバス３８ａ〜３８ｐの各々内のビットの数は、所望に応じて変更可能である。プロセッサ１２をロジックダイに接続する比較的狭い高速バス１４は、４個の１６ビット下りレーン４０ａ〜４０ｄ及びそれとは別個の４個の１６ビット上りレーン４２ａ〜４２ｄに分割されてもよい。４個の下りレーン４０ａ〜４０ｄは、図１に示されるように、マルチコアプロセッサ等の１個のプロセッサ１２に接続されてもよく、（不図示の）複数のプロセッサに接続されてもよく、又はメモリコントローラのような他の幾つかのメモリアクセスデバイスに接続されてもよい。４個の下りレーン４０ａ〜４０ｄは、パケット（間接モードの場合）或いはメモリコマンド信号、アドレス信号、及びデータ信号（直接モードの場合）が、異なる時間に、同一又は異なるヴォールトに、レーン４０ａ〜４０ｄを介して結合されるよう、互いに独立して動作してもよい。
【００１１】
以下に一層詳しく説明するように、ロジックダイ３０によって実行される機能の１つとして、ＤＲＡＭダイ２０、２２、２４、２６から結合される読み出しデータビットを、バス１４の各上りレーン４２ａ〜４２ｄの１６個のパラレルビットを介して結合される１６個のシリアルデータビットのシリアルストリームへとシリアライズすることが可能である。同様に、ロジックダイ３０は、バス１４の１６ビット下りレーン４０ａ〜４０ｄのうちの１つを介して結合される１６個のシリアルデータビットをデシリアライズして、２５６個のパラレルデータビットを得る機能を実行することが可能である。続いて、ロジックダイ３０は、これら２５６ビットを、３２ビットサブバス３８ａ〜３８ｐのうちの１つを介して、８ビットのシリアルストリームで結合する。ただし、その他の実施形態においては、異なる幅を有する異なる数のレーン４０、４２を用いてもよく、又は、異なる幅を有する異なる数のサブバス３８ａ〜３８ｐを用いてもよく、そしてそれらは、異なる構造を有するデータビットを結合してもよい。当業者によって理解されるように、多数のＤＲＡＭダイを積層すると、その結果、メモリデバイスが非常に大きな容量を有することになる。更に、ＤＲＡＭダイを接続する非常に広いバスを用いることで、データをＤＲＡＭダイに（及びＤＲＡＭダイから）非常に高い帯域幅で結合することが可能になる。
【００１２】
本発明の一実施形態に係るロジックダイ３０が図３に示されており、このロジックダイはプロセッサ１２及びＤＲＡＭダイ２０、２２、２４、２６に接続されている。図３に示されるように、４個の下りレーン４０ａ〜４０ｄの各々はそれぞれのリンクインターフェース５０ａ〜５０ｄに接続されてもよい。各リンクインターフェース５０ａ〜５０ｄは、１６ビットレーン４０ａ〜４０ｄの各々上における１６個のデータビットの各シリアルストリームを、２５６個のパラレルビットに変換するデシリアライザ５４を含んでいる。４個のリンクインターフェース５０ａ〜５０ｄが存在する場合、これらリンクインターフェースは一度に１０２４個の出力パラレルビットを出力可能である。
【００１３】
リンクインターフェース５０ａ〜５０ｄは、その２５６個のパラレルビットをそれぞれの下りターゲット６０ａ〜６０ｄに与え、これら下りターゲットは、受信されたパケットのコマンド部分及びアドレス部分（間接モードの時）、或いはコマンド及びアドレス（直接モードの時）をデコードし、メモリ要求が書き込み動作用である場合には書き込みデータをバッファする。下りターゲット６０ａ〜６０ｄは、それらのそれぞれのコマンド、アドレス、及び（場合によっては）書き込みデータを、スイッチ６２へ出力する。スイッチ６２は、１６個のマルチプレクサ（ＭＵＸ）６４を含んでおり、その各々が、下りターゲット６０ａ〜６０ｄのいずれかからのコマンド、アドレス、及び任意の書き込みデータを、そのＤＲＡＭダイ２０、２２、２４、２６のそれぞれのヴォールト（ＶＡＵＬＴ）に導く。従って、下りターゲット６０ａ〜６０ｄの各々が、ＤＲＡＭダイ２０、２２、２４、２６内の１６個のヴォールトのいずれかにアクセスすることができる。マルチプレクサ６４は、受信されたメモリ要求内のアドレスを用いて、そのそれぞれのヴォールトがメモリ要求のターゲットであるかどうかを判断する。マルチプレクサ６４の各々は、メモリ要求を、１６個のヴォールトコントローラ７０ａ〜７０ｐのうちのそれぞれ１個に与える。
【００１４】
各ヴォールトコントローラ７０ａ〜７０ｐはそれぞれのメモリコントローラ８０を含んでおり、その各々が、書き込みバッファ（ＷＲＩＴＥ  ＢＦＲ）８２、読み出しバッファ（ＲＥＡＤ  ＢＦＲ）８４、及びコマンドパイプライン（ＣＭＤ  ＰＩＰＥＬＩＮＥ）８６を含んでいる。スイッチ６２から受信されたメモリ要求内のコマンド及びアドレスは、コマンドパイプライン８６内にロードされ、このコマンドパイプラインが、その後、その受信されたコマンド及びそれに対応するアドレスを出力する。メモリ要求内の任意の書き込みデータは、書き込みバッファ８２内に格納される。読み出しバッファ８４は、以下で一層詳しく説明するように、それぞれのヴォールトからの読み出しデータを格納するために使用され得る。書き込みバッファ８２からの書き込みデータは、メモリインターフェース（ＭＩ）８８に与えられる。
【００１５】
本発明の一実施形態によれば、コマンドパイプライン８６からのコマンド及びアドレスは、コマンドレジスタ（ＣＭＤ  ＲＥＧ）９０等のコマンド処理回路を介して、メモリインターフェース８８に与えられる。コマンドレジスタ９０は、フリーランニングのインターフェースレジスタであり得る。直接モードにおいては、コマンドパイプラインからのコマンド及びアドレスは、メモリインターフェース８８に与えられる。これらのコマンド及びアドレスは、メモリデバイス１０によって受信されるに伴って、メモリインターフェース８８に与えられる。間接モードにおいては、コマンドレジスタ９０がコマンド及びアドレスを作成し、それをメモリインターフェース８８へ送信する。コマンドレジスタ９０は、コマンド及びアドレスを正確な順序及び正確な時間でメモリインターフェースに送信するシーケンサ（不図示）を含んでいる。
【００１６】
メモリインターフェース８８は、コマンドレジスタ９０から受信されたコマンド信号及びアドレス信号を、コマンド／アドレスバス９２を介してＤＲＡＭダイ２０、２２、２４、２６に結合する。メモリインターフェース８８は、書き込みバッファ８２からの３２ビットの書き込みデータをも結合する。幾つかの実施形態においては、メモリインターフェース８８はＥＣＣシステム（不図示）を含んでおり、このＥＣＣシステムは、ＥＣＣ技術を用いて、ＤＲＡＭダイ２０、２２、２４、２６から読み出されたデータのチェック及び訂正を行なう。その場合、メモリインターフェース８８は、書き込みデータをＤＲＡＭダイ２０、２２、２４、２６に結合することに加え、ＥＣＣシステムからの４ビットのＥＣＣを、３６ビットのデータバス９４を介してＤＲＡＭダイ２０、２２、２４、２６に結合する。
【００１７】
書き込みデータは２５６個のパラレルビットとして書き込みバッファ８２内にロードされるが、それらは、各組が１２８個のパラレルビットである２つの組になって、バッファ８２から出力される。これら１２８個のビットは、次に、ＥＣＣシステム（不図示）によって更にシリアライズされて４組の３２ビットデータにされてもよく、これらはデータバス９４を介して結合される。図３に示された実施形態では、書き込みデータは、毎秒１６ギガバイト（ＧＢ）で書き込みバッファ８２内に格納されるよう、５００ＭＨｚのクロックに同期して書き込みバッファ８２に結合される。この書き込みデータは、書き込みバッファ８２から８ＧＢ／秒で出力されるよう、２ＧＨｚのクロックを用いて書き込みバッファ８２からＤＲＡＭダイ２０、２２、２４、２６に結合される。従って、メモリ要求の半分以上が同一のヴォールトへの書き込み動作でない限り、書き込みバッファ８２は、書き込みデータを、それが書き込みバッファ８２に結合される速度と少なくとも同じ速度で、ＤＲＡＭダイ２０、２２、２４、２６に結合することができる。
【００１８】
メモリ要求が読み出し動作用である場合、その要求のためのコマンド及びアドレスは、上述した書き込み要求の場合と同じようにしてＤＲＡＭダイに結合される。読み出し要求に応答して、３２ビットの読み出しデータ及び４個のＥＣＣビットが、ＤＲＡＭダイ２０、２２、２４、２６から３６ビットのデータバス９４を介して出力される。ＥＣＣビットはＥＣＣシステム（不図示）へと通過し、このＥＣＣシステムは、読み出しデータを読み出しバッファ８４へと通過させる前に、ＥＣＣビットを用いて読み出しデータのチェック及び訂正を行なう。ＥＣＣシステムはまた、３２ビットの読み出しデータを２組の１２８ビットの読み出しデータへとデシリアライズする。ただし、幾つかの実施形態では、メモリシステムはＥＣＣシステムを含んでいない。
【００１９】
２組の１２８ビットの読み出しデータが読み出しバッファ８４内に格納された後、この読み出しバッファは２５６個のビットをスイッチ６２へ送信する。このスイッチは、それぞれの上りマスタ１１０ａ〜１１０ｄに結合された４個の出力マルチプレクサ（ＭＵＸ）１０４を含んでいる。各マルチプレクサ１０４は、ヴォールトコントローラ７０ａ〜７０ｐのうちのいずれか１個からの２５６ビットのパラレルデータを、そのそれぞれの上りマスタ１１０ａ〜１１０ｄに結合することができる。上りマスタ１１０ａ〜１１０ｄは、２５６ビットの読み出しデータを、パケットデータへとフォーマット化し（間接モードの時）、このパケットをそれぞれの上りリンクインターフェース１１４ａ〜１１４ｄに結合する。直接モードにおいては、読み出しデータは、単に、それぞれの上りリンクインターフェース１１４ａ〜１１４ｄに結合される。リンクインターフェース１１４ａ〜１１４ｄの各々はそれぞれのシリアライザ１２０を含んでおり、このシリアライザは、入力してくる２５６個のビットを１６ビットのシリアルストリームに変換して、１６ビットの上りリンク４２ａ〜４２ｄのそれぞれ１つにおける各ビット上に与える。
【００２０】
図１、図２、又は図３のメモリシステム或いは本発明のその他の実施形態に係るメモリシステムに結合可能な下りパケット１５０のフォーマットが、図４に示されている。下りパケット１５０は、上述したように３２ビットの幅であり、第１のフィールド１５２を含んでいる。間接動作モードにおいては、第１のフィールド１５２は、４ビットのコマンド１５６（Ｃｍｄ  ３：０）と、２８ビットの上位アドレス１５８（ＵＡｄｄｒｅｓｓ）とを含んでいる。コマンド１５６及び上位アドレス１５８の性質は、図６と関連させて説明する。
【００２１】
図５に示されているように、直接モードにおいては、下りパケット１５０の第１のフィールド１５２は、メモリアクセスデバイスがＤＲＡＭダイ２０、２２、２４、２６に直接アクセスできるように変更されてもよい。第１のフィールド１５２の第１のビットは行アドレスストローブ（ＲＡＳ）信号１６０でもよく、第２のビットは列アドレスストローブ（ＣＡＳ）信号１６２でもよく、第３のビットは書き込みイネーブル（ＷＥ）信号１６４でもよい。第１のフィールド１５２はまた、４ビットの列アドレス（ＣＯＬＵＭＮ  ＡＤＤＲ．）１６６及び１４ビットの行アドレス（ＲＯＷ  ＡＤＤＲ．）１６８を含んでいる。最後に、第１のフィールド１５２は４ビットのヴォールトアドレス（ＶＡＵＬＴ  ＡＤＤＲ．）１７０を含んでいる。ヴォールトアドレス１７０は、１６個のヴォールトのうちのどれがアクセスされているのかを特定する。
【００２２】
図４に戻る。下りパケット１５０はまた、間接動作モードにおいて使用されてもよい第２のフィールド１８０を含んでいる。この第２のフィールド１８０は、３ビットのコマンド拡張（ＣＭＤ  ＥＸＴ）及び５ビットの下位アドレス（ＬＡｄｄｒｅｓｓ）を含む第１の群の８ビット１８２を含んでいる。後に説明するように、ＣＭＤ  ＥＸＴビット１８２は、４個のコマンドビット１５６によって指定されるコマンドを更に定義するために使用される。第２のフィールド１８０における次の８ビット（ＲＳＶ）１８４はリザーブされる。その次の８ビット１８６は、２個のリザーブビット（ＲＳＶ）及び６個のヘッダエラーチェック及び訂正ビット（ＨＣＲＣ）を含んでおり、このＨＣＲＣビットは、第１のフィールド１５２中のエラーの検出及び（場合によっては）訂正を可能にする。第２のフィールド１８０における最後の８ビット１８８は、各メモリ要求を一意に識別するタグビット（ＴＡＧ）である。以下に一層詳しく説明するように、これらタグビット１８８は、例えば、読み出しデータに対応しているメモリ要求が識別され得るよう、読み出しデータを含んだ上りパケット内に含まれている。また、後に説明するように、これらのタグビット１８８を書き込み用の上りパケット内に含めることで、データの書き込みを上りパケット内で認識することが可能になる。
【００２３】
下りパケット１５０は第３のフィールド１９０をも含んでおり、この第３のフィールドは、書き込みがマスクされるかどうかを特定するマスクビット１９２と、３１ビットの書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）１９６とを含んでいる。この第３のフィールド１９０の後に、１個以上の書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）のフィールド２００が続いている。最後のフィールドは１組のエラーチェックビット２１０を含んでおり、このビットは、サイクリック冗長チェック（ＣＲＣ）ビット、ＥＣＣビット、又はその他のタイプのエラーチェックビットであってもよい。このエラーチェックビット２１０は書き込みデータに対応しており、書き込みデータの送信に何らかのエラーがあるかどうかをメモリシステムが決定できるようにしている。エラーチェックビットがＥＣＣビットであって、エラーの数がそれほど多くない場合、ビット２１０は、書き込みデータ中のエラーの訂正を可能にしてもよい。
【００２４】
第１のフィールド１５２内の４個のコマンドビット１５６に対応する可能性のあるコマンドが、間接モード用として、図６に示されている。直接モード用には、メモリコマンドは、図５に示されたＷＥ信号、ＣＡＤ信号、及びＲＡＳ信号の組み合わせによって形成される。図６に示されるように、ＣＭＤ“００００”はノーオペレーション（ＮＯＰ）コマンドであり、これはメモリシステム１０にどんなメモリアクセスも行なわせない。コマンド“０００１”は読み出しコマンド（ＲＥＡＤ）としてデコードされ、読み出しにおけるバイト数をコマンド拡張（ＣＭＤ  ＥＸＴ）ビット１８２によって指定する。コマンド“０１００”は書き込みコマンド（ＷＲＩＴＥ）としてデコードされ、バイト数がコマンド拡張ビット１８２に再度書き込まれる。最後に、コマンド“０１０１”はマスク書き込みコマンド（ＭＡＳＫＥＤ  ＷＲＩＴＥ）としてデコードされ、バイト数がまたコマンド拡張ビット１８２に書き込まれる。ＣＭＤビット１５６内の残りのコマンドは、追加の機能のためにリザーブ（ＲＥＳＥＲＶＥＤ）される。
【００２５】
図６を更に参照すると、２８ビットの上位アドレス（ＵＡｄｄｒｅｓｓ）１５８と、ビット群１８２中の５ビットの下位アドレス（ＬＡｄｄｒｅｓｓ）１８２とが、メモリ要求の対象であるメモリシステ内の位置を特定する。ロジックダイ３０は、これらのアドレスビットを用いて、メモリ要求を、それに対応するヴォールト及びこのヴォールト内の対応する行及び列アドレスへ送信する。上述したように、ビット群１８２中のコマンド拡張“ＣＭＤ  ＥＸＴ”は、読み出し及び書き込み（又はマスク書き込み）のために読み出され又は書き込まれるバイト数を特定する。第１のフィールド１５２内のコマンド（ＣＭＤ）１５６が読み出し用であった場合、コマンド拡張（ＣＭＤ  ＥＸＴ）“０１１”〜“１１１”は８〜１２８バイトの読み出し要求を指定する。その残りのコマンド拡張は、追加の機能を実行するために使用される。第１のフィールド１５２内のコマンド（ＣＭＤ）１５６が書き込み用であった場合、コマンド拡張（ＣＭＤ  ＥＸＴ）“０１１” 〜“１１１”は同様に８〜１２８バイトの書き込み要求を指定する。最後に、第１のフィールド１５２内のコマンド（ＣＭＤ）１５６がマスク書き込み用であった場合、コマンド拡張（ＣＭＤ  ＥＸＴ）“０１１”〜“１１１”は８〜１２８バイトのマスク書き込み要求を指定する。その残りのコマンド拡張は、追加の拡張を実行するのに使用される。
【００２６】
図６にも示されているように、ビット群１８６内の６個のエラーチェックビット“ＨＣＲＣ”は、第１のフィールド１５２内のデータがエラーを含んでいるかどうかを検出する。最後の８ビットのタグ（ＴＡＧ）１８８は、前述したように、各メモリ要求を一意に識別する。
【００２７】
上りパケット２５０のフォーマットが、図７に示されている。上りパケット２５０の第１のフィールド２６０は、４ビットのコマンド（ＣＭＤ０）２６２及び２個のエラーチェックビット（ＣＲＣ）２６４を含んでいる。次に、２個のリザーブビット（ＲＳＶ０）２６６と、その後に続く８ビットのタグ（ＴＡＧ０）２６８があり、このタグは、上述したように、読み出しデータが応答する下りパケット１５０中のタグに対応している。第１のフィールド２６０はまた、上述したビットの第２の組、すなわち４ビットのコマンド（ＣＭＤ１）２７２及び２個のエラーチェックビット（ＣＲＣ）２７４を含んでいる。これらエラーチェックビット２７４は、上記２個のエラーチェックビット２６４と共に、第１のフィールド２６０の３２ビット中のエラーの検出及び（場合によっては）訂正を可能にする。第１のフィールド２６０はまた、２個のリザーブビット（ＲＳＶ１）２７６及び８ビットのタグ（ＴＡＧ１）２７８を含んでいる。上りパケット２５０は、通常、２個のメモリ要求用の読み出しデータを含むことはない。ただし、第１のフィールド２６０中に第２のタグ２７８及び第２のコマンド２７２を含むことができれば、読み出しデータ及びそれに関連するタグを含んだ上りパケットと同じ上りパケット２５０において、書き込み要求を認識することが可能になる。第１のフィールド２６０の後に、読み出しデータの１個以上の３２ビットフィールド（ＲＥＡＤ  ＤＡＴＡ）２８０と、エラーチェックビットの３２ビットフィールド（ＣＲＣ  ＦＩＥＬＤ）２９０とが続く。これらエラーチェックビットにより、読み出しデータを受信するメモリコントローラ又はその他のメモリアクセスデバイスが、読み出しデータの中の何らかの送信エラーのチェック及び（場合によっては）訂正を行なうことが可能になる。
【００２８】
上りパケット２５０中のＣＭＤビット２６２、２７２に対応するコマンドが、図８に示されている。上りパケット２５０が読み出しデータを含むべき場合は、４ビットのコマンド（ＣＭＤ０）２６２が読み出しに対応する。再度述べるが、コマンド“００００”はノーオペレーション（ＮＯＰ）コマンドである。次のコマンド“０００１”はネイキッドコマンド（ＮＡＫ）であり、このネイキッドコマンドは、読み出しメモリ要求を認識するが、エラーのためにデータを読み出すことができない旨を示す。コマンド“０１００”は前の書き込み要求を認識し、また、コマンド“０１０１”はネイキッドコマンド（ＮＡＫ）であり、このネイキッドコマンドは、前の書き込み要求を認識するが、書き込みデータにエラーがある旨を示す。コマンド“１０１１”〜“１１１１”は、それぞれ、上りパケット２５０が８バイト、１６バイト、３２バイト、６４バイト、又は１２８バイトの読み出しデータを含むことを示す。コマンド（ＣＭＤ０）における残りのコマンドは、その他の機能を実行するためにリザーブ（ＲＥＳＥＲＶＥＤ）される。
【００２９】
コマンド（ＣＭＤ１）ビット２７２に対応するコマンドが、図８にも示されている。コマンド“００００”は、再度述べるが、ノーオペレーション（ＮＯＰ）コマンドであり、また、コマンド“０００１”は、再度述べるが、ネイキッドコマンド（ＮＡＫ）であり、このネイキッドコマンドは、読み出しメモリ要求を認識するが、エラーのためにデータを読み出すことができない旨を示す。コマンド“０１００”は前の書き込み要求を認識し、また、コマンド“０１０１”はネイキッドコマンドであり、このネイキッドコマンドは、前の書き込み要求を認識するが、書き込みデータにエラーがある旨を示す。コマンド（ＣＭＤ１）における残りのコマンドは、その他の機能を実行するためにリザーブ（ＲＥＳＥＲＶＥＤ）される。
【００３０】
以上に述べたことから、本発明の特定の実施形態はここでは例示の目的で記載されたものだが、本発明の趣旨及び範囲から逸脱することなしに各種の変更がなされ得る、ということが理解されよう。例えば、本発明の上記実施形態は、積層されたＤＲＡＭダイという背景の中で説明されたが、この積層されたダイは、例えばフラッシュメモリデバイスダイ等、その他のタイプのメモリデバイスダイであってもよい、ということが理解されよう。従って、本発明は、特許請求の範囲による限定を除き、限定されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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