(57)【特許請求の範囲】
【請求項１】
集積回路と不揮発性メモリとを備える情報処理システムであって、
前記集積回路は、
リセットが解除された後、予め設定された開始アドレスから命令語をフェッチして、実行を開始するＣＰＵと、
前記ＣＰＵからアクセス可能なＲＡＭと、
外部に設けられる不揮発性メモリを、前記ＣＰＵから読出し可能に接続することが可能な第１インターフェース部と、
前記ＲＡＭへの書込アクセスを受け付ける第２インターフェース部と、
前記第１インターフェース部から前記ＣＰＵがリセット解除後に実行すべきブートコードを取得する第１ブートモードと、前記第２インターフェース部から前記ブートコードを取得する第２ブートモードとのいずれか一方のモードの設定指示を選択的に受け付けるモード設定受付部と、
前記モード設定受付部によって前記第１ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記開始アドレスを含むように前記第１インターフェース部に接続された不揮発性メモリのアドレスをマッピングし、前記モード設定受付部によって前記第２ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記開始アドレスを含むように前記ＲＡＭのアドレスをマッピングするアドレスマッピング部と、
前記リセットを示すリセット信号を受け付けると共に前記第２インターフェース部を介して外部からアクセス可能に構成され、かつ前記モード設定受付部によって前記第１ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記リセット信号に応じて前記ＣＰＵのリセットを解除し、前記モード設定受付部によって前記第２ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記第２インターフェース部を介したアクセスに応じて前記ＣＰＵのリセットを解除するリセット制御部とを備え、
前記不揮発性メモリは、前記第１インターフェース部に接続され、
前記不揮発性メモリには、
前記ブートコードと、
前記不揮発性メモリに記憶されたブートコードを前記ＣＰＵによって前記ＲＡＭに転送させた後、前記ＣＰＵの実行を前記ＲＡＭに転送されたブートコードにジャンプさせる命令コードである初期処理コードとが記憶されており、
前記アドレスマッピング部は、前記モード設定受付部によって前記第１ブートモードを設定すべき旨の設定指示が受け付けられている場合、前記初期処理コードの先頭アドレスが、前記開始アドレスとなるように前記不揮発性メモリのアドレスをマッピングし、前記開始アドレスから所定番地以降に前記ＲＡＭのアドレスをマッピングし、
前記初期処理コードは、前記ＣＰＵに、前記ブートコードを、前記所定番地以降の前記ＲＡＭのアドレスに転送させることを特徴とする情報処理システム。
【請求項２】
前記第２インターフェース部に接続されたマスタ回路とを備え、
前記モード設定受付部によって前記第２ブートモードを設定すべき旨の設定指示が受け付けられており、
前記マスタ回路は、
前記第２インターフェース部を介して前記ＲＡＭに、前記開始アドレスが先頭となるように前記ブートコードを書き込んだ後、前記第２インターフェース部を介して前記リセット制御部にアクセスすることにより、前記ＣＰＵのリセットを解除することを特徴とする請求項１記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵを内蔵した集積回路を用いた情報処理システムに関する。
【背景技術】
【０００２】
従来から、ＣＰＵ（Central Processing Unit）のリセットが解除された後に実行すべきブートコード（パワーオンコード）を、フラッシュメモリなどの不揮発性メモリに記憶しておき、この不揮発性メモリを、ＣＰＵのスタートアドレスを含むようにマッピングすることで、ブートコードの実行を開始させるようにした情報処理システムが知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３１２４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、近年、半導体プロセスの微細化に伴い、ＣＰＵと、メモリとを１チップに集積化したＡＳＩＣ（Application Specific Integrated Circuit）が広く用いられるようになっている。このようなＡＳＩＣでは、ＣＰＵは、ＡＳＩＣの外部に接続したメモリよりも、チップに内蔵されたメモリへのアクセスの方が、高速に実行できる。また、システムの柔軟性を確保する観点からは、ＡＳＩＣの内蔵メモリは、読み書きが自由なＲＡＭ（Random Access Memory）が望ましい。
【０００５】
そこで、図５に示すようなシステムが考えられる。図５は、このようなＡＳＩＣを用いた情報処理システムを示すブロック図である。
【０００６】
図５に示す情報処理システムは、ＡＳＩＣ１０１とメインシステム１０２とを備えている。メインシステム１０２は、例えばマイクロコンピュータを用いて構成されており、ＡＳＩＣ１０１へのアクセス要求が可能なマスタとして動作するマスタ回路である。
【０００７】
ＡＳＩＣ１０１は、ＣＰＵ１１１、ＲＡＭ１１２、インターフェース回路１１３、及びアドレスデコーダ１１４を備えている。そして、ＣＰＵ１１１、ＲＡＭ１１２、インターフェース回路１１３、及びアドレスデコーダ１１４は、内部バス１１５によって、互いに接続されている。
【０００８】
インターフェース回路１１３は、メインシステム１０２に接続され、メインシステム１０２からのアクセスを受け付ける。アドレスデコーダ１１４は、ＣＰＵ１１１の出力するアドレスをデコードし、ＲＡＭ１１２をアクセスするための選択信号を生成する。アドレスデコーダ１１４は、ＲＡＭ１１２を、ＣＰＵのスタートアドレスを含むようにマッピングする。
【０００９】
そして、ＣＰＵ１１１の起動時には、まず、メインシステム１０２が、ＲＡＭ１１２にブートコードを書き込んで記憶させる。そして、ＣＰＵ１１１のリセットが解除されると、ＣＰＵ１１１からスタートアドレスが出力され、このスタートアドレスがアドレスデコーダ１１４でデコードされて、ＲＡＭ１１２が選択されることで、ＣＰＵ１１１がＲＡＭ１１２に記憶されているブートコードを読み出して、実行するようにする。
【００１０】
このような構成にすれば、ＡＳＩＣ１０１にＲＡＭ１１２を内蔵して、ＣＰＵ１１１によるブートコードの実行速度の高速化とシステムの柔軟性の確保とを両立させることが可能になると考えられる。
【００１１】
ところで、図５に記載のＡＳＩＣ１０１は、ＲＡＭ１１２にブートコードを書き込むことができるマスタ回路がないと、動作することができない。しかしながら、ＲＡＭ１１２にブートコードを書き込むことができるマスタ回路は、ＣＰＵやメモリなどを備えたマイクロコンピュータシステムとして構成する必要があるため、回路規模が大きく、かつ高価である。
【００１２】
そのため、例えばＡＳＩＣ１０１をテストしたい場合などは、マスタ回路を用いずに、小規模な回路でＡＳＩＣ１０１を動作させたいというニーズがある。また、ＡＳＩＣ１０１を、図５に示すようなマスタ回路と組み合わされた情報処理システムと、マスタ回路を備えない小規模な情報処理システムとに共用したい、というニーズもある。
【００１３】
本発明の目的は、ＣＰＵを内蔵した集積回路において、ＣＰＵによるブートコードの実行速度の高速化とシステムの柔軟性の確保とを両立させつつ、マスタ回路と集積回路とを組み合わせた情報処理システムと、マスタ回路を備えない小規模な情報処理システムとに共用することが容易な集積回路を用いた情報処理システムを提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る情報処理システムは、集積回路と不揮発性メモリとを備える情報処理システムであって、前記集積回路は、リセットが解除された後、予め設定された開始アドレスから命令語をフェッチして、実行を開始するＣＰＵと、前記ＣＰＵからアクセス可能なＲＡＭと、外部に設けられる不揮発性メモリを、前記ＣＰＵから読出し可能に接続することが可能な第１インターフェース部と、前記ＲＡＭへの書込アクセスを受け付ける第２インターフェース部と、前記第１インターフェース部から前記ＣＰＵがリセット解除後に実行すべきブートコードを取得する第１ブートモードと、前記第２インターフェース部から前記ブートコードを取得する第２ブートモードとのいずれか一方のモードの設定指示を選択的に受け付けるモード設定受付部と、前記モード設定受付部によって前記第１ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記開始アドレスを含むように前記第１インターフェース部に接続された不揮発性メモリのアドレスをマッピングし、前記モード設定受付部によって前記第２ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記開始アドレスを含むように前記ＲＡＭのアドレスをマッピングするアドレスマッピング部と、前記リセットを示すリセット信号を受け付けると共に前記第２インターフェース部を介して外部からアクセス可能に構成され、かつ前記モード設定受付部によって前記第１ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記リセット信号に応じて前記ＣＰＵのリセットを解除し、前記モード設定受付部によって前記第２ブートモードを設定すべき旨の設定指示が受け付けられた場合、前記第２インターフェース部を介したアクセスに応じて前記ＣＰＵのリセットを解除するリセット制御部とを備え、前記不揮発性メモリは、前記第１インターフェース部に接続され、前記不揮発性メモリには、前記ブートコードと、前記不揮発性メモリに記憶されたブートコードを前記ＣＰＵによって前記ＲＡＭに転送させた後、前記ＣＰＵの実行を前記ＲＡＭに転送されたブートコードにジャンプさせる命令コードである初期処理コードとが記憶されており、前記アドレスマッピング部は、前記モード設定受付部によって前記第１ブートモードを設定すべき旨の設定指示が受け付けられている場合、前記初期処理コードの先頭アドレスが、前記開始アドレスとなるように前記不揮発性メモリのアドレスをマッピングし、前記開始アドレスから所定番地以降に前記ＲＡＭのアドレスをマッピングし、前記初期処理コードは、前記ＣＰＵに、前記ブートコードを、前記所定番地以降の前記ＲＡＭのアドレスに転送させる。
【００１５】
この構成によれば、ＲＡＭにブートコードを書き込むことができるマスタ回路を備えない小規模な情報処理システムにおいて、この集積回路を用いる場合には、ブートコードと、そのブートコードをＣＰＵによってＲＡＭに転送させた後、ＣＰＵの実行をＲＡＭに転送されたブートコードにジャンプさせる命令コードである初期処理コードとが記憶された不揮発性メモリを第１インターフェース部に接続し、モード設定受付部に第１ブートモードの設定指示を入力することにより、この集積回路にブートコードを実行させることが可能となる。
【００１６】
一方、この集積回路を、マスタ回路と組み合わせて用いる場合には、モード設定受付部に第２ブートモードの設定指示を入力し、第２インターフェース部にマスタ回路を接続する。そして、マスタ回路が、第２インターフェース部を介してＲＡＭに、前記開始アドレスが先頭となるようにブートコードを書き込ませた後、マスタ回路が、第２インターフェース部を介してリセット制御部にアクセスすることにより、ＣＰＵのリセットを解除することで、この集積回路にブートコードを実行させることが可能となる。
【００１７】
このように、上述の構成によれば、マスタ回路と集積回路とを組み合わせた情報処理システムと、マスタ回路を備えない小規模な情報処理システムとにおいて、同一の構成を有する集積回路を共用して用いることができる。そして、いずれの情報処理システムにおいてもＣＰＵは、集積回路に内蔵されたＲＡＭに記憶されたブートコードを実行することができるので、ブートコードの実行速度の高速化が容易である。さらに、ブートコードを変更する際も、集積回路を変更する必要がなく、不揮発性メモリに記憶されているブートコードや外部のマスタ回路によってＲＡＭに書き込むブートコードを変更するだけでよいので、システムの柔軟性を確保することが容易である。
また、この構成によれば、リセットが解除されると、ＣＰＵによって、不揮発性メモリの開始アドレスから命令語のフェッチが開始され、初期処理コードが実行される。そして、初期処理コードが実行されると、不揮発性メモリに記憶されたブートコードがＣＰＵによってＲＡＭに転送されて記憶される。さらに、ブートコードのＲＡＭへの転送が終わると、ＣＰＵの実行がＲＡＭに転送されたブートコードにジャンプし、ブートコードが実行される。
これにより、マスタ回路を備えない小規模な情報処理システムにおいて、ＣＰＵが、ブートコードを実行することができる。そして、ＣＰＵは、集積回路に内蔵されたＲＡＭに記憶されたブートコードを実行することができるので、ブートコードの実行速度の高速化が容易である。さらに、ブートコードを変更する際も、集積回路を変更する必要がなく、不揮発性メモリに記憶されているブートコードを変更するだけでよいので、システムの柔軟性を確保することが容易である。そして、この集積回路は、上述したようにマスタ回路と組み合わせて用いることも可能である。
【００２１】
また、本発明に係る情報処理システムは、上述の集積回路と、前記第２インターフェース部に接続されたマスタ回路とを備え、前記モード設定受付部によって前記第２ブートモードを設定すべき旨の設定指示が受け付けられており、前記マスタ回路は、前記第２インターフェース部を介して前記ＲＡＭに、前記開始アドレスが先頭となるように前記ブートコードを書き込んだ後、前記第２インターフェース部を介して前記リセット制御部にアクセスすることにより、前記ＣＰＵのリセットを解除する。
【００２２】
この構成によれば、マスタ回路によって、ＲＡＭに前記開始アドレスが先頭となるようにブートコードが書き込まれる。その後、マスタ回路によって、リセット制御部がアクセスされてＣＰＵのリセットが解除される。そうすると、ＣＰＵによって、ＲＡＭの開始アドレスから命令語のフェッチが開始され、ブートコードが実行される。
【００２３】
これにより、マスタ回路と集積回路とが組み合わされた情報処理システムにおいて、ＣＰＵがブートコードを実行することができる。そして、ＣＰＵは、集積回路に内蔵されたＲＡＭに記憶されたブートコードを実行することができるので、ブートコードの実行速度の高速化が容易である。さらに、ブートコードを変更する際も、集積回路を変更する必要がなく、外部のマスタ回路によってＲＡＭに書き込むブートコードを変更するだけでよいので、システムの柔軟性を確保することが容易である。そして、この集積回路は、上述したようにマスタ回路を備えない小規模なシステムにおいても用いることも可能である。
【発明の効果】
【００２４】
このような構成の情報処理システムは、マスタ回路と集積回路とを組み合わせた情報処理システムと、マスタ回路を備えない小規模な情報処理システムとにおいて、同一の構成を有する集積回路を共用して用いることができる。そして、いずれの情報処理システムにおいてもＣＰＵは、集積回路に内蔵されたＲＡＭに記憶されたブートコードを実行することができるので、ブートコードの実行速度の高速化が容易である。さらに、ブートコードを変更する際も、集積回路を変更する必要がなく、不揮発性メモリに記憶されているブートコードや外部のマスタ回路によってＲＡＭに書き込むブートコードを変更するだけでよいので、システムの柔軟性を確保することが容易である。 
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る集積回路を用いた情報処理システムの一例を示すブロック図である。
【図２】本発明の一実施形態に係る集積回路を用いた情報処理システムの他の一例を示すブロック図である。
【図３】図１、図２に示すリセット制御部の構成の一例を示すブロック図である。
【図４】図２に示す不揮発性メモリのメモリマップを示す説明図である。
【図５】マスタ回路と集積回路とを組み合わせた情報処理システムの一例を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。図１、図２は、本発明の一実施形態に係る集積回路を用いた情報処理システムの一例を示すブロック図である。
【００２７】
図１に示す情報処理システム１は、例えば、ＡＳＩＣ２（集積回路）と、メインシステム３（マスタ回路）とがＳＰＩ（Serial Peripheral Interface）４を介して接続されて、構成されている。
【００２８】
図２に示す情報処理システム１ａは、例えば、ＡＳＩＣ２と、不揮発性メモリ５とが、ＳＰＩ６を介して接続されて、構成されている。不揮発性メモリ５としては、ＦｌａｓｈＲＯＭや、ＥＥＰＲＯＭ等、種々の不揮発性記憶素子を用いることができる。そして、図２に示す情報処理システム１ａは、図１に示す情報処理システム１と同じ構成のＡＳＩＣ２を備え、マスタ回路となるメインシステム３は備えていない。
【００２９】
また、メインシステム３、不揮発性メモリ５は、ＳＰＩ４，６によってＡＳＩＣ２に接続される例に限られず、例えばパラレルバスで接続されてもよく、他のシリアルバスによって接続されていてもよい。
【００３０】
ＡＳＩＣ２は、ＣＰＵ２１と、ＳＲＡＭ（Static Random Access Memory）２２（ＲＡＭ）と、ＳＰＩマスタ２３（第１インターフェース部）と、ＳＰＩスレーブ２４（第２インターフェース部）と、アドレスマッピング部２５と、リセット制御部２６と、内部バス２７と、接続端子２８（モード設定受付部）と、接続端子２９とを備えている。ＣＰＵ２１、ＳＲＡＭ２２、ＳＰＩマスタ２３、ＳＰＩスレーブ２４、及びリセット制御部２６は、内部バス２７を介して相互にアクセス可能に接続されている。
【００３１】
ＣＰＵ２１は、リセットが解除された後、予め設定された開始アドレス（例えば０番地）から命令語をフェッチして、命令実行を開始する。
【００３２】
ＳＲＡＭ２２は、ＲＡＭの一例であり、例えばＤＲＡＭ（Dynamic Random Access Memory）等、他の種類のＲＡＭであってもよい。
【００３３】
ＳＰＩマスタ２３は、図２に示すように外部に接続された不揮発性メモリ５を、ＣＰＵ２１から読出し可能に接続することが可能なＳＰＩのインターフェース回路である。
【００３４】
ＳＰＩスレーブ２４は、メインシステム３と接続されたＳＰＩのインターフェース回路である。そして、ＳＰＩスレーブ２４は、メインシステム３から、ＳＲＡＭ２２への書込アクセスを受け付ける。
【００３５】
ＡＳＩＣ２は、ＳＰＩマスタ２３からリセット解除後に実行すべきブートコードを取得する第１ブートモードと、ＳＰＩスレーブ２４からブートコードを取得する第２ブートモードとを有している。
【００３６】
接続端子２８は、第１及び第２ブートモードのいずれかを選択的に設定するための設定端子である。そして、接続端子２８に印加された信号が、モードを示すモード信号ＭＯＤＥとしてアドレスマッピング部２５及びリセット制御部２６へ出力される。
【００３７】
ＡＳＩＣ２は、例えば接続端子２８がローレベルにされてモード信号ＭＯＤＥがローレベルになると第１ブートモードが設定され、接続端子２８がハイレベルにされてモード信号ＭＯＤＥがハイレベルになると第２ブートモードが設定される。
【００３８】
アドレスマッピング部２５は、例えばアドレスデコード回路や論理回路等を用いて構成されている。そして、アドレスマッピング部２５は、内部バス２７のアドレス信号をデコードして、ＳＲＡＭ２２、ＳＰＩスレーブ２４、及びリセット制御部２６の選択信号を生成することにより、これらをアドレスに割り付けて、マッピングする。また、アドレスマッピング部２５は、同様に、ＳＰＩマスタ２３、すなわちＳＰＩマスタ２３に接続される不揮発性メモリ５をアドレスに割り付けて、マッピングする。
【００３９】
具体的には、アドレスマッピング部２５は、接続端子２８がローレベルにされて第１ブートモードが設定されると、開始アドレス（例えば０番地）を含むように、ＳＰＩマスタ２３に接続される不揮発性メモリ５のアドレスをマッピングする。また、アドレスマッピング部２５は、接続端子２８がハイレベルにされて第２ブートモードが設定されると、開始アドレスを含むようにＳＲＡＭ２２のアドレスをマッピングする。
【００４０】
接続端子２９には、外部から、パワーオンリセット信号ＲＥＳＥＴ（リセット信号）が入力される。このパワーオンリセット信号ＲＥＳＥＴは、接続端子２９を介してリセット制御部２６へ入力される。
【００４１】
リセット制御部２６は、メインシステム３からＳＰＩ４、及びＳＰＩスレーブ２４を介してアクセス可能に構成されている。そして、リセット制御部２６は、接続端子２８がローレベルにされて第１ブートモードが設定されると、パワーオンリセット信号ＲＥＳＥＴをＣＰＵリセット信号ＲＥＳとしてＣＰＵ２１へ供給することで、パワーオンリセット信号ＲＥＳＥＴが解除されるとＣＰＵ２１のリセットが解除されるようにする。
【００４２】
また、リセット制御部２６は、接続端子２８がハイレベルにされて第２ブートモードが設定されると、メインシステム３からの指示に応じてＣＰＵリセット信号ＲＥＳを生成する。これにより、リセット制御部２６は、メインシステム３からＣＰＵ２１のリセット解除を要求する要求指示が出力されたとき、ＣＰＵ２１のリセットを解除する。
【００４３】
図３は、図１、図２に示すリセット制御部２６の構成の一例を示すブロック図である。図３に示すリセット制御部２６は、リセット制御レジスタ２６１と、マルチプレクサ２６２とを備えている。リセット制御レジスタ２６１は、内部バス２７に接続されている。
【００４４】
そして、メインシステム３がリセット制御部２６をアクセスすると、アドレスマッピング部２５によってラッチ信号が生成されて、リセット制御レジスタ２６１のクロック端子に入力される。これにより、メインシステム３からの、リセット要求、及び解除を示すリセット信号ＲＥＳｍが、リセット制御レジスタ２６１でラッチされるようになっている。
【００４５】
リセット制御レジスタ２６１でラッチされたリセット信号ＲＥＳｍは、マルチプレクサ２６２へ出力される。マルチプレクサ２６２は、モード信号ＭＯＤＥがローレベルにされて第１ブートモードが設定されると、パワーオンリセット信号ＲＥＳＥＴをＣＰＵリセット信号ＲＥＳとしてＣＰＵ２１へ供給する。また、マルチプレクサ２６２は、モード信号ＭＯＤＥがハイレベルにされて第２ブートモードが設定されると、リセット信号ＲＥＳｍをＣＰＵリセット信号ＲＥＳとしてＣＰＵ２１へ供給する。
【００４６】
まず、図１に示す情報処理システム１について説明する。
【００４７】
メインシステム３は、例えば所定のアプリケーションを実現するための演算処理を実行するＣＰＵ３１と、所定の制御プログラムが記憶された不揮発性のＲＯＭ３２と、データを一時的に記憶するＲＡＭ３３と、ＨＤＤ（Hard Disk Drive）３４と、Ｉ／Ｆ（インターフェース）回路３５と、その周辺回路等とを備えて構成されている。
【００４８】
例えばＨＤＤ３４やＲＯＭ３２には、ＣＰＵ２１がリセット解除後に実行すべきブートコードが記憶されている。
【００４９】
Ｉ／Ｆ回路３５は、ＳＰＩのインターフェース回路であり、ＣＰＵ３１が、ＳＰＩ４及びＳＰＩスレーブ２４を介してＳＲＡＭ２２へアクセスすることを可能としている。
【００５０】
図１に示す情報処理システム１では、接続端子２８が電源に接続されてモード信号ＭＯＤＥがハイレベルにされ、第２ブートモードが設定されている。これにより、アドレスマッピング部２５によって、開始アドレス（例えば０番地）を含むようにＳＲＡＭ２２のアドレスがマッピングされる。
【００５１】
そして、ＡＳＩＣ２のＣＰＵ２１がリセット制御部２６によってリセットされているときに、メインシステム３のＣＰＵ３１が、例えばＲＯＭ３２に記憶されている制御プログラムを実行することで、ＨＤＤ３５に記憶されているブートコードを読み出して、Ｉ／Ｆ回路３５、ＳＰＩ４、及びＳＰＩスレーブ２４を介して、ＳＲＡＭ２２に記憶させる。
【００５２】
このとき、ＣＰＵ３１は、ＳＲＡＭ２２の開始アドレス（例えば０番地）がブートコードの先頭になるように、ブートコードの書込を行う。
【００５３】
そして、ＣＰＵ３１は、ＳＲＡＭ２２へのブートコードの書込が終了すると、Ｉ／Ｆ回路３５、ＳＰＩ４、及びＳＰＩスレーブ２４を介してリセット制御部２６にアクセスし、リセットの解除要求をリセット制御レジスタ２６１にラッチさせることで、ＣＰＵ２１のリセットを解除する。
【００５４】
そうすると、リセット制御部２６からＣＰＵ２１へ、リセット解除を示すＣＰＵリセット信号ＲＥＳが出力されてリセットが解除され、ＣＰＵ２１がＳＲＡＭ２２の開始アドレス（例えば０番地）に記憶されているブートコードの先頭をフェッチし、ブートコードの実行が開始される。
【００５５】
次に、図２に示す情報処理システム１ａについて説明する。
【００５６】
図２に示す情報処理システム１ａでは、接続端子２８がグラウンドに接続されてモード信号ＭＯＤＥがローレベルにされ、第１ブートモードが設定されている。
【００５７】
これにより、アドレスマッピング部２５によって、不揮発性メモリ５のアドレスが、開始アドレス（例えば０ｘ００００００００番地）を含むように、マッピングされている。また、ＳＲＡＭ２２のアドレスは、不揮発性メモリ５と重複しないように、アドレスマッピング部２５によって、例えば０ｘ１０００００００番地以降にマッピングされている。また、マルチプレクサ２６２によってパワーオンリセット信号ＲＥＳＥＴが選択されて、ＣＰＵリセット信号ＲＥＳとしてＣＰＵ２１へ出力されている。
【００５８】
図４は、図２に示す不揮発性メモリ５のメモリマップを示す説明図である。図４に示すように、開始アドレスである０ｘ００００００００番地から、０ｘ０００００ＦＦＦの領域に初期処理コードが記憶され、アドレス０ｘ００００１０００番地以降に、ブートコードが記憶されている。
【００５９】
初期処理コードは、０ｘ００００１０００番地以降に記憶されているブートコードを、ＣＰＵ２１によってＳＲＡＭ２２に転送させた後、ＣＰＵ２１の実行をＳＲＡＭ２２に転送されたブートコードにジャンプさせる命令コード（プログラム）である。
【００６０】
これにより、パワーオンリセット信号ＲＥＳＥＴによるリセットが解除されると、リセット制御部２６から、ＲＥＳリセット解除を示すＣＰＵリセット信号ＲＥＳが出力されてＣＰＵ２１のリセットが解除され、ＣＰＵ２１が不揮発性メモリ５の開始アドレス（０ｘ００００００００番地）に記憶されている初期処理コードの先頭をフェッチし、初期処理コードの実行が開始される。
【００６１】
初期処理コードが実行されると、ＣＰＵ２１によって、不揮発性メモリ５のアドレス０ｘ００００１０００番地以降に記憶されているブートコードが、ＳＲＡＭ２２のアドレス０ｘ１０００００００番地以降に転送され、記憶される。
【００６２】
そして、ブートコードの転送が終了すると、ＣＰＵ２１によって、ＳＲＡＭ２２の、例えばアドレス０ｘ１０００００００番地へのＪＵＭＰ命令が実行されて、ＣＰＵ２１によるブートコードの実行が開始される。
【００６３】
以上、図１、図２に示す情報処理システム１，１ａによれば、マスタ回路と集積回路とを組み合わせた情報処理システム１と、マスタ回路を備えない小規模な情報処理システム１ａとにおいて、同一の構成を有するＡＳＩＣ２を共用して用いることができる。そして、情報処理システム１，１ａのいずれにおいてもＡＳＩＣ２は、内蔵されたＳＲＡＭ２２に記憶されたブートコードを実行することができるので、ブートコードの実行速度の高速化が容易である。さらに、ブートコードを変更する際も、ＡＳＩＣ２を変更する必要がなく、メインシステム３や不揮発性メモリ５に記憶されているブートコードを変更するだけでよいので、システムの柔軟性を確保することが容易である。
【符号の説明】
【００６４】
１，１ａ  情報処理システム
２  ＡＳＩＣ
３  メインシステム
４  ＳＰＩ
５  不揮発性メモリ
２１，３１  ＣＰＵ
２２  ＳＲＡＭ
２３  ＳＰＩマスタ
２４  ＳＰＩスレーブ
２５  アドレスマッピング部
２６  リセット制御部
２７  内部バス
２８，２９  接続端子
３２  ＲＯＭ
３３  ＲＡＭ
３４  ＨＤＤ
３５  Ｉ／Ｆ回路
２６１  リセット制御レジスタ
２６２  マルチプレクサ
ＭＯＤＥ  モード信号
ＲＥＳ  ＣＰＵリセット信号
ＲＥＳＥＴ  パワーオンリセット信号
ＲＥＳｍ  リセット信号
【図１】
0005460409.tif 000002
【図２】
0005460409.tif 000003
【図３】
0005460409.tif 000004
【図４】
0005460409.tif 000005
【図５】
0005460409.tif 000006