(57)【特許請求の範囲】
【請求項１】
１対のＮチャネルＭＯＳトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
１対のＰチャネルＭＯＳトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された第１の抵抗と、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された第２の抵抗素子と
からなることを特徴とする差動増幅回路。
【請求項２】
１対のＮチャネルＭＯＳトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
１対のＰチャネルＭＯＳトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続されたＰチャネルＭＯＳトランジスタと、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された抵抗素子と、
そのＰチャネルＭＯＳトランジスタのゲートに出力が接続されたバイアス制御用の差動増幅回路であって、その負入力端子が前記カレントミラー負荷の一方のトランジスタのドレインに接続され、正入力端子が他方のトランジスタのドレインに接続されたものと
からなることを特徴とする差動増幅回路。
【請求項３】
１対のＮチャネルＭＯＳトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
１対のＰチャネルＭＯＳトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された抵抗素子と、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続されたＮチャネルＭＯＳトランジスタと、
そのＮチャネルＭＯＳトランジスタのゲートに出力が接続されたバイアス制御用の差動増幅回路であって、その負入力端子が前記カレントミラー負荷の一方のトランジスタのドレインに接続され、正入力端子が他方のトランジスタのドレインに接続されたものと
からなることを特徴とする差動増幅回路。
【請求項４】
１対のＮチャネルＭＯＳトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
１対のＰチャネルＭＯＳトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された第１の抵抗素子と、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された第１のＮチャネルＭＯＳトランジスタと、
前記カレントミラー負荷回路の他方のトランジスタのドレインにソースを接続され、ゲートとドレインが第１のＮチャネルＭＯＳトランジスタのゲートに接続された第２のＮチャネルＭＯＳトランジスタと
電源と第２のＮチャネルＭＯＳのゲートの間に接続された第２の抵抗素子と
からなることを特徴とする差動増幅回路。
【請求項５】
前記第１の抵抗素子と第２の抵抗素子を各々ＭＯＳトランジスタで置き換えた
ことを特徴とする請求項４に記載の差動増幅回路。
【請求項６】
前記差動入力信号端子の一方と、前記カレントミラー負荷回路の一方のトランジスタのドレインとを接続することでボルテージフォロワ回路を形成している
ことを特徴とする請求項１〜５のいずれか１項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負帰還型演算増幅器として用いて好適な差動増幅回路に関する。
【背景技術】
【０００２】
負荷回路にカレントミラー負荷回路を用いた差動増幅回路は、ゲインが高い為演算増幅器（オペアンプ；Operational Amplifier）として用いられる。最も簡単な演算増幅器の応用例として、特許文献１の図３に参照符号17で示されているような、入力電圧と出力電圧が等しいボルテージフォロワ回路がある。なお、本願において、演算増幅器とは、強いフィードバックをかけて用いるように高い増幅度をもたせた差動増幅回路であるとする。
【０００３】
本願発明の関連技術を開示するものとして他に特許文献２〜５などがある。
【０００４】
【特許文献１】特開２００５−３４０３３７号公報
【特許文献２】特開平０３−１６９１０７号公報
【特許文献３】特開平０５−０１４０７５号公報
【特許文献４】特開昭６２−１０４３０５号公報
【特許文献５】実開平０１−０８６３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１１に演算増幅器によるボルテージフォロワ回路の構成を示す。差動増幅回路DA1の差動入力対in（＋）、in（−）のうちの負極性の入力in（−）と出力outが接続された構成である。他方の正入力端子in（＋）に印加された入力電圧Vinと出力電圧Voutの関係は、差動増幅回路DA1のゲインをAとすると、Vout＝A（Vin−Vout）より、Vout＝（1−δ）Vin≒Vinと表される。ここで、δは、δ＝1／（A＋1）である。ゲインA＝∞であれば、δ＝0となり、正確にVout＝Vinである。しかしながら、無限大のゲインを実現する事は不可能であり、必ず入力オフセット電圧δVinが発生する。
【０００６】
このオフセットの発生に関して図１２のボルテージフォロワ回路を用いて詳しく説明する。PチャネルMOS（Metal Oxide Semiconductor）トランジスタM3とNチャネルMOSトランジスタM1のドレイン電圧をV（OUTb）、PチャネルMOSトランジスタM4とNチャネルMOSトランジスタM2のドレイン電圧をV（OUT）とする。理想的には、V（OUT）＝V（IN）であり、V（OUTb）＝VDD−|VGS3|である。ここで、VDDは電源電圧、VGS3はトランジスタM3のゲート・ソース間電圧である。また、夫々の電流には、I1＝I2＝I0／2の関係が成り立つ。ところが実際には、図１２のトランジスタM3とトランジスタM4のドレイン電圧が異なるので、I1≠I2である。その電流誤差ΔIは、トランジスタM4のドレイン微分抵抗をrds4とすれば、ΔI＝I2−I1＝（V（OUTb）−V（OUT））／rds4で表される。この電流誤差に起因して、トランジスタM1とトランジスタM2のゲート・ソース間電圧VGSにも誤差が生じる。トランジスタM2の相互コンダクタンスをgm2で表せば、VGSの変動量ΔVGSは、ΔVGS＝ΔI／gm2で表される。従って、このボルテージフォロワ回路の入力オフセット電圧Voffsetは、以下の様に求まる。
【０００７】
【数１】
0005543059.tif 000002
【０００８】
この式から、次のことが分かる。
１）V（OUTb）とV（OUT）が等しい時、即ちトランジスタM3とトランジスタM4のドレイン電圧が等しい時にオフセット電圧はゼロになる。
２）上記以外の条件では、有限のrds4（即ち有限のゲインrds4・gm2）では、オフセットをゼロにする事はできない。
【０００９】
なお、上記の計算において、差動対のNチャネルMOSトランジスタの微分ドレイン抵抗を無視したが、これを考慮に入れて計算しても上記の結論に変わりは無い。
【００１０】
オフセットを小さくする為にカレントミラー負荷回路のトランジスタM4のrds4を高くするには、トランジスタM4のゲート長を大きくする方法があるが、トランジスタM4の面積とのトレードオフとなり、オフセットを無視できるほどゲート長を大きくする事はチップ面積増加によるコスト増加の問題がある。
【００１１】
また別の手段として、トランジスタM4のドレインに直列に新たなPチャネルMOSトランジスタを直列に接続し、そのゲートに所定のバイアス電圧を加えたカスコード型のカレントミラー回路にする手段があるが、直列に接続したカスコードMOSトランジスタのドレイン電圧だけ動作電源電圧マージンが減少してしまうという問題がある。
【００１２】
なお、図１２において、VSSは接地電圧（グランド電圧）である。また、NチャネルMOSトランジスタM0は電流I0の定電流回路として機能するもので、ドレイン・ソース電流がI0となるようにゲート電圧が図示しないカレントミラー回路（バイアス電圧発生回路）によって制御されている。
【００１３】
本発明は、上記の事情に鑑みてなされたものであり、動作電源電圧マージンを損なう事無く、また、チップ面積を増大させずに、入力オフセット電圧を小さくすることができる差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、請求項１記載の発明は、１対のNチャネルMOSトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、差動トランジスタ対のソースと接地との間に接続された定電流源回路と、１対のPチャネルMOSトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備えたことを特徴とする。
【００１５】
請求項２記載の発明は、前記バイアス発生回路が、前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された第１の抵抗と、前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された第２の抵抗素子とからなることを特徴とする。
【００１６】
請求項３記載の発明は、前記バイアス発生回路が、前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続されたPチャネルMOSトランジスタと、前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された抵抗素子と、そのPチャネルMOSトランジスタのゲートに出力が接続されたバイアス制御用の差動増幅回路であって、その負入力端子が前記カレントミラー負荷の一方のトランジスタのドレインに接続され、正入力端子が他方のトランジスタのドレインに接続されたものとからなることを特徴とする。
【００１７】
請求項４記載の発明は、前記バイアス発生回路が、前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された抵抗素子と、前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続されたNチャネルMOSトランジスタと、そのＮチャネルMOSトランジスタのゲートに出力が接続されたバイアス制御用の差動増幅回路であって、その負入力端子が前記カレントミラー負荷の一方のトランジスタのドレインに接続され、正入力端子が他方のトランジスタのドレインに接続されたものとからなることを特徴とする。
【００１８】
請求項５記載の発明は、前記バイアス発生回路が、前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された第１の抵抗素子と、前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された第１のNチャネルMOSトランジスタと、前記カレントミラー負荷回路の他方のトランジスタのドレインにソースを接続され、ゲートとドレインが第１のNチャネルMOSトランジスタのゲートに接続された第２のＮチャネルMOSトランジスタと電源と第２のNチャネルMOSのゲートの間に接続された第２の抵抗素子とからなることを特徴とする。
【００１９】
請求項６記載の発明は、請求項５記載の前記第１の抵抗素子と第２の抵抗素子を各々MOSトランジスタで置き換えたことを特徴とする。
【００２０】
請求項７記載の発明は、前記差動入力信号端子の一方と、前記カレントミラー負荷回路の一方のトランジスタのドレインとを接続することでボルテージフォロワ回路を形成していることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、バイアス発生回路が、カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するので、カレントミラー負荷回路のドレイン電圧が揃う事により、オフセット電圧を小さくできる。また、カスコード型のカレントミラー負荷回路のように動作電源電圧マージンを損なうという欠点も無い。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態について説明する。
【００２３】
［第１の実施の形態］
図１は、本発明の差動増幅回路の基本的構成を示すブロック図であり、図２は、図１の差動増幅回路の具体的構成例（第１の実施の形態）で構成したボルテージフォロワ回路を示す回路図である。
【００２４】
まず、図１を参照して本発明の差動増幅回路の基本的構成について説明する。図１は、本発明の差動増幅回路の基本的構成を示すブロック図である。本発明の差動増幅回路は、１対のNチャネルMOSトランジスタM1、M2のゲートに差動入力端子IN（＋）、IN（−）を接続し、そのソースが互いに接続された差動トランジスタ対１と、差動トランジスタ対１のトランジスタM1およびM2のソースと接地VSSとの間に接続されたNチャネルMOSトランジスタM0からなる定電流源回路２と、１対のPチャネルMOSトランジスタM3、M4のゲートが互いに接続され、ソースが電源VDDに接続され、ドレインが差動トランジスタ対１の各ドレインに接続されたカレントミラー負荷回路３と、カレントミラー負荷回路３の各トランジスタM3およびM4の各ドレインの一方の電位（V（OUTｂ））と他方の電位（V（OUT））を等しくするようにゲートバイアスおよびドレインバイアスを発生するバイアス発生回路４とを備えている。
【００２５】
なお、図１において、NチャネルMOSトランジスタM0のゲート電圧は、ドレイン電流が所定の定電流となるようにVbias端子に接続されている図示しないカレントミラー回路（バイアス電圧発生回路）によって制御されている。
【００２６】
図２は、図１の差動増幅回路においてバイアス発生回路４を直列に接続された抵抗R1およびR2で構成したもの（第１の実施の形態とする）で、ボルテージフォロワ回路を構成した場合の一例の回路図を示す。１対のNチャネルMOSトランジスタM1とM2のゲートが差動入力端子IN（＋）、IN（−）である。一方の差動入力端子であるトランジスタM1のゲートは入力端子INに接続し、他方の入力端子であるトランジスタM2のゲートは、ボルテージフォロワ回路とする為にトランジスタM2のドレインに接続されるとともに、出力端子OUTに接続されている。トランジスタM1とM2のソースは互いに接続され、差動トランジスタ対を構成している。差動トランジスタ対のソースと接地VSSとの間に接続されたNチャネルMOSトランジスタM0は、ゲートに所定の一定電圧であるVbiasが印加され、一定の電流I0を流す定電流源回路を構成する。
【００２７】
一方、１対のPチャネルMOSトランジスタM3とM4のゲートは互いに接続され、ソースは電源VDDに接続され、ドレインは差動トランジスタ対を構成するトランジスタM1とM2の各々のドレインに接続され、カレントミラー負荷回路を構成している。カレントミラー負荷回路のゲートバイアスおよびトランジスタM3のドレインバイアスを発生する為に、トランジスタM3、M4のゲートと電源VDDの間に抵抗R1が接続されるとともに、トランジスタM3のゲートとドレインの間に抵抗R2が接続され、この抵抗R1、R2でバイアス発生回路（図１のバイアス発生回路４に対応する）を構成している。
【００２８】
次に図２の第１の実施の形態で構成したボルテージフォロワ回路の回路動作について説明する。この実施の形態は、予め入力電圧（入力端子INの電圧）や出力電圧（出力端子OUTの電圧）の目標値が決まっているような場合に適している。例えば、一定の基準電圧をバッファリングして比較的重い負荷に同じ電圧を印加するような場合である。もちろん、定倍回路などの場合においても同様である。
【００２９】
図２のトランジスタM3のドレイン・ソース間電圧VDS3は、トランジスタM3のゲート・ソース間電圧をVGS3とすると、VDS3＝VGS3・（R1＋R2）／R1で表される。VGS3は、トランジスタM3にI0／2の電流を流すのに必要な電圧で、一定と見做して良い。一方トランジスタM4のドレイン・ソース間電圧VDS4は、目標電圧（出力端子OUTにおける一定の出力電圧）をV0とすれば、VDS4＝V0−VDDである。従って、VDS3＝VDS4とするには、R1とR2の比を次のように設定すれば良い事がわかる。
【００３０】
【数２】
0005543059.tif 000003
【００３１】
但し、抵抗R1、R2に流れる電流I3が、トランジスタM0のドレイン電流I0、トランジスタM3のドレイン電流I1およびトランジスタM4のドレイン電流I2に対して、I0／2＝I1＝I2≫I3となるように十分大きな抵抗値を選ぶようにする。式２を満たすように抵抗R1、R2を設定した場合、目標電圧V0で、VDS3＝VDS4となるので、すなわち式１においてV（OUTb）−V（OUT）＝0が成り立つので、入力オフセット電圧Voffsetはゼロになる。
【００３２】
図１３は、従来のボルテージフォロワ回路である図１２の入力電圧と出力電圧の関係を示している。図１３の横軸は入力端子INの電圧V(IN)を示し、縦軸は出力端子OUTの電圧V(OUT)、接点OUTbの電圧V（OUTb）および入力電圧INの電圧V(IN)を示している。この図では、接点OUTbと出力端子OUTの電位が等しくなるのは入力電圧が1.04Vの時である。仮に目標電圧を0.65Vとすると、40mV程度のオフセットが発生しており、この誤差は6.1%と無視できない大きさである。
【００３３】
一方、図３は、本発明の第１の実施の形態を用いた場合の図２の回路の入力電圧と出力電圧の関係を示している。この図では、R1＝R2としてV（OUT）とV（OUTb）の交点を目標電圧のV0＝0.65Vに近くなるように設定しており、目標電圧V0＝0.65V付近でオフセットがゼロである事が分かる。
【００３４】
次に本発明の他の実施の形態について図面を用いて詳細に説明する。
【００３５】
［第２の実施の形態］
図４は本発明の第２の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。第１の実施の形態の場合には、予め目標電圧が与えられている場合に適しているが、図４の場合は、比較的広い範囲で任意の電圧に対してオフセットを抑制する事が可能である。なお、図４において、図２と同一の構成には同一の参照符号を付けている。
【００３６】
図４の回路は、図２の第１の実施の形態の抵抗R1をPチャネルMOSトランジスタM5で置き換え、そのゲート電圧を出力電圧V（OUT）に応じて制御する事で（より詳細には出力電圧V（OUT）と接点OUTbの電圧V（OUTb）の電位差を無くすように制御する事で）、任意の目標電圧に対応できるようにしたものである。トランジスタM5のゲート電圧制御手段として差動増幅回路A1を設け、その正入力端子を出力端子OUTに、負入力端子を接点OUTbに接続している。この回路の場合、トランジスタM5は可変抵抗素子として動作しており、接点OUTbの電位を出力端子OUTと等しくする動作の原理は、第１の実施の形態と同じである。
【００３７】
図５は、図４のゲート電圧制御手段の具体的な回路例である。トランジスタM6〜M10で図４の差動増幅回路A1を構成している。図５において、トランジスタM9およびM10は互いにゲートが接続されたPチャネルMOSトランジスタ、トランジスタM7およびM8はトランジスタM9およびM10と各ドレインが接続されるとともに、それぞれのゲートが接点OUTbおよび出力端子OUTに接続されたNチャネルMOSトランジスタ、そしてトランジスタM6はドレインがトランジスタM7およびM8のソースに、ゲートがVbias端子に接続されたNチャネルMOSトランジスタである。また、トランジスタM9およびM10のソースが電源VDDに、トランジスタM9のゲートがトランジスタM9のドレインに、トランジスタM8のドレインがトランジスタM5のゲートに、そしてトランジスタM6のソースが接地VSSに、それぞれ接続されている。
【００３８】
図６は、図５の回路の入力電圧と出力電圧の関係を示している。0.4V〜1.1V程度の比較的広い範囲でオフセット電圧が抑制されている事が分かる。
【００３９】
［第３の実施の形態］
図７は、本発明の第３の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。図２の第１の実施の形態の抵抗R2をNチャネルMOSトランジスタM11で置き換え、そのゲート電圧を出力電圧V（OUT）に応じて制御する事で（より詳細には出力電圧V（OUT）と接点OUTbの電圧V（OUTb）の電位差を無くすように制御する事で）、任意の目標電圧に対応できるようにしたものである。トランジスタM11のゲート電圧制御手段として差動増幅回路A1を設け、その正入力端子を出力端子OUTに、負入力端子を接点OUTbに接続している。この回路の場合、トランジスタM11は可変抵抗素子というよりは、ソースフォロワ回路として動作する事になる。即ち、トランジスタM11のゲート電位は、トランジスタM11のゲート・ソース間電圧をVGS11とすると、V（OUT）＋VGS11であり、このVGS11は抵抗R1の電圧降下R1・I3がトランジスタM3のゲート・ソース間電圧VGS3になるように決まる。このVGS3とVGS11はV（OUT）にはあまり依存しないので、ほぼ一定と見做す事ができるので、トランジスタM11はソースフォロワ回路として動作する事が分かる。トランジスタM11と差動増幅回路A1によって、接点OUTbと出力端子OUTは等しい電圧に制御されるので、式１に従ってオフセット電圧がゼロになる。
【００４０】
［第４の実施の形態］
図８は、本発明の第４の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。図７のゲート電圧制御手段である差動増幅回路A1を抵抗R3とNチャネルMOSトランジスタM12で置き換えた構成になっている。すなわち、差動増幅回路A1を無くし、一端が電源VDDに接続され他端がトランジスタM12のドレインに接続された抵抗R3と、ゲートがドレインおよびトランジスタM11のゲートに接続されソースが出力端子OUTに接続されたトランジスタM12を設けている。
【００４１】
説明を簡単にする為に、仮定として、R1＝R3であり、トランジスタM11とM12のトランジスタサイズは等しいとする。また、抵抗R1とR3に流れる電流I3とI4は、トランジスタM3とM4に流れる電流I1とI2に比較して無視できる程度に小さいものとする。この時、トランジスタM11とM12のゲート電位V（Ngate）は、V（Ngate）＝V（OUT）＋VGS12である。従って、接点OUTbの電位は、V（OUTb）＝V（Ngate）−VGS11＝V（OUT）＋VGS12−VGS11となり、上記の仮定よりVGS11＝VGS12であるから、V（OUTb）＝V（OUT）である事が分かる。これにより、式１に従ってオフセット電圧がゼロになる。この例では、差動増幅回路A1が不要であり、回路の面積増加も抑えられる。
【００４２】
図９は、図８の回路の入力電圧と出力電圧の関係を示している。0.4V〜1.1V程度の比較的広い範囲でオフセット電圧が抑制されている事が分かる。
【００４３】
［第５の実施の形態］
図１０は、本発明の第５の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。図８の抵抗R1とR3をPチャネルMOSトランジスタM13、M14に置き換えたものである。すなわち、抵抗R1とR3を無くし、ソースを電源VDDにドレインをトランジスタM11のドレインに接続したトランジスタM13と、ソースを電源VDDにドレインをトランジスタM12のドレインに接続したトランジスタM14を設けている。抵抗よりもMOSトランジスタで抵抗手段を代替したほうが面積の節約ができる場合に有効である。
【００４４】
［効果の説明］
これまでの説明で既に明らかであるように、上記の各実施の形態は、図１の出力端子OUTと接点OUTbの電位を等しくする事により、差動増幅回路の入力オフセット電圧を抑制する事が可能である。
【００４５】
また、動作電源電圧マージンを損なう事が無いという利点もある。この点について多少の説明を加えると、従来の差動増幅回路の図１２の例と、本発明の図２を比較した場合、回路の各トランジスタの動作点は、接点OUTbの電位の違いしか生じていない。一方、図２のトランジスタM0−トランジスタM2−トランジスタM4のパスで必要な最低電圧とトランジスタM0−トランジスタM1−トランジスタM3のパスで必要な最低電圧は等しいので、この回路の最低動作電圧はトランジスタM0−トランジスタM2−トランジスタM4のパスのみで決まると考えて差し支えない。図２の構成におけるこのパスの動作点は図１２の従来の差動増幅回路と等しいので、少なくとも従来の差動増幅回路の動作電源電圧マージンを損なう事は無いのである。
【００４６】
上記の実施の形態の説明では、入力オフセットの説明の為に、便宜上本発明をボルテージフォロワ回路に適用した場合について説明して来たが、決してボルテージフォロワ回路に限定されるものではなく、演算増幅器として使用される差動増幅回路として一般的に適用可能である。
【００４７】
なお、上記の本発明の実施の形態は、上記のものに限定されず、例えば位相補償用などのために容量を付加することや、抵抗素子を直列あるいは並列に複数に分けて構成することや、トランジスタを並列に分けて構成することなどの変更が適宜可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の差動増幅回路の基本構成を示すブロック図である。
【図２】本発明の差動増幅回路の第１の実施の形態で構成したボルテージフォロワ回路の回路図である。
【図３】図２のボルテージフォロワ回路の入力電圧と出力電圧の関係を示す図である。
【図４】本発明の差動増幅回路の第２の実施の形態で構成したボルテージフォロワ回路の回路図である。
【図５】図４の演算増幅器A1の構成例を説明するための回路図である。
【図６】図４のボルテージフォロワ回路の入力電圧と出力電圧の関係を示す図である。
【図７】本発明の差動増幅回路の第３の実施の形態で構成したボルテージフォロワ回路の回路図である。
【図８】本発明の差動増幅回路の第４の実施の形態で構成したボルテージフォロワ回路の回路図である。
【図９】図８のボルテージフォロワ回路の入力電圧と出力電圧の関係を示す図である。
【図１０】本発明の差動増幅回路の第５の実施の形態で構成したボルテージフォロワ回路の回路図である。
【図１１】演算増幅器によって構成したボルテージフォロワ回路を示す回路図である。
【図１２】従来の差動増幅器を演算増幅器として用いて構成したボルテージフォロワ回路を示す回路図である。
【図１３】図１２のボルテージフォロワ回路の入力電圧と出力電圧の関係を示す図である。
【符号の説明】
【００４９】
１  差動トランジスタ対
２  定電流源回路
３  カレントミラー負荷回路
４  バイアス発生回路
M3、M4、M5、M9、M10、M13、M14  PチャネルMOSトランジスタ
M0、M1、M2、M6、M7、M8、M11、M12  NチャネルMOSトランジスタ
R1、R2、R3  抵抗
A1、DA1  差動増幅回路
【図１】
0005543059.tif 000004
【図２】
0005543059.tif 000005
【図３】
0005543059.tif 000006
【図４】
0005543059.tif 000007
【図５】
0005543059.tif 000008
【図６】
0005543059.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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