(57)【特許請求の範囲】
【請求項１】
電子デバイスの完全性をモニタするための保護回路であって、
それぞれのラインが前記電子デバイスに対して第１の基準電位を配電する第１の導体ラインセット間に、交互に配置された第１のグリッドチェックラインと、
それぞれのラインが前記電子デバイスに対して第２の基準電位を配電する第２の導体ラインセット間に、交互に配置された第２のグリッドチェックラインと、
前記第１および第２のグリッドチェックラインに接続されたグリッドチェック回路と、を備え、前記第１および第２のグリッドチェックラインは、前記電子デバイスの完全性のモニタのために、前記グリッドチェック回路に、第１および第２の基準電圧をそれぞれ提供するように構成されている、保護回路。
【請求項２】
請求項１に記載の保護回路であって、
前記第１および第２の基準電位はそれぞれＶＤＤおよびＶＳＳであり、
前記第１および第２の基準電圧はそれぞれＳＳＳおよびＳＤＤであり、更に、
前記ＶＤＤ基準電位は実質的に前記ＳＤＤ基準電圧と類似であり、かつ前記ＶＳＳ基準電位は実質的に前記ＳＳＳ基準電圧と類似している、保護回路。
【請求項３】
請求項１に記載の保護回路であって、
前記電子デバイスは多層デバイスであり、
前記第１のグリッドチェックラインと前記第１の導体ラインセットは前記多層デバイスの単一の層に配置されており、かつ、
前記第２のグリッドチェックラインと前記第２の導体ラインセットは前記多層デバイスの別の単一の層に配置されている、保護回路。
【請求項４】
請求項１に記載の保護回路であって、
前記電子デバイスは金属化層を含み、
前記第１および第２の導体ラインセットはそれぞれ、前記電子デバイス中に配電グリッドを形成するために、隣接する金属化層中に埋め込まれており、更に、
前記第１および第２のグリッドチェックラインは、それぞれ、前記グリッドチェック回路中に電圧差を形成するために同じ前記隣接する金属化層中に埋め込まれている、保護回路。
【請求項５】
請求項１に記載の保護回路であって、
前記電子デバイスは金属化層を含み、
前記第１の導体ラインセットは相互に接続されかつ一個の金属化層内で縦方向に分布しており、
前記第２の導体ラインセットは相互に接続されかつ別の金属化層内で横方向に分布しており、
前記第１のグリッドチェックラインは、相互に接続されかつ前記一個の金属化層内で縦方向に分布した複数の第１のグリッドチェックラインを含み、さらに、前記第２のグリッドチェックラインは、相互に接続されかつ前記別の金属化層において横方向に分布した複数の第２のグリッドチェックラインを含む、保護回路。
【請求項６】
請求項１に記載の保護回路であって、
前記第１のグリッドチェックラインは、相互に接続された複数の第１のグリッドチェックラインを含み、
前記第２のグリッドチェックラインは、相互に接続された複数の第２のグリッドチェックラインを含み、かつ
前記第１および第２のグリッドチェックラインは、ラインメッシュを形成するために、相互に直交するように方向付けられている、保護回路。
【請求項７】
請求項１に記載の保護回路であって、
前記グリッドチェック回路は、前記電子デバイスの異なる部分に配置された少なくとも２個の独立したグリッドチェック回路を含む、保護回路。
【請求項８】
請求項１に記載の保護回路であって、更に、
ユーザに前記電子デバイスの完全性ステータスを提供するために、前記グリッドチェック回路に接続されたフォールトコレクタ回路を含む、保護回路。
【請求項９】
請求項１に記載の保護回路であって、さらに、
前記第１および第２の基準電圧を前記第１および第２のグリッドチェックライン上にそれぞれ設定するためのステートマシンを含み、更に
前記グリッドチェック回路は、前記第１および第２の基準電圧がそれぞれ、前記第１および第２のグリッドチェックライン上に存在することを検証する、保護回路。
【請求項１０】
請求項１に記載の保護回路であって、更に、
前記第１および第２のグリッドチェックラインの前記第１および第２の基準電圧をそれぞれ別個に活性化しかつオフとするためのステートマシンを含み、かつ
前記グリッドチェック回路は、前記第１の基準電圧が前記第１のグリッドチェックライン上に存在し、その後前記第１のグリッドチェックライン上に存在しないことを順次検証し、更に
前記グリッドチェック回路は、前記第２の基準電圧が前記第２のグリッドチェックライン上に存在し、その後第２のグリッドチェックライン上に存在しないことを順次検証する、保護回路。
【請求項１１】
請求項１に記載の保護回路であって、
前記電子デバイスは複数の金属化層を有する集積回路（ＩＣ）を含む、保護回路。
【請求項１２】
請求項１に記載の保護回路であって、
前記電子デバイスは高密度パッケージでありかつシリコン基板を含む、保護回路。
【請求項１３】
多層電子デバイスにおいてグリッドを形成する導電体メッシュであって、
一個の層に平行ラインを形成するように前記一個の層に配置された第１の導体セットと、別の層に平行ラインを形成するように前記別の層に配置された第２の導体セットとであって、前記第１の導体セットは第１の基準電圧を提供するように構成され、前記第２の導体セットは第２の基準電圧を提供するように構成されている、前記第１および第２の導体セットと、更に、
前記第１の導体セットと前記第２の導体セットに接続され、前記第１または第２の基準電圧の少なくとも一方の存在および／または欠如をモニタするための、少なくとも一個のグリッドチェック回路と、を備え、
前記多層電子デバイスは、前記電子デバイスに電位差を提供するために、第１の電力ラインセットと第２の電力ラインセットを含み、
前記第１および第２の電力ラインセットは、前記第１および第２の導体セットとは異なっており、
前記第１の電力ラインセットは、前記電子デバイスに正の基準電圧を提供し、
前記第１の導体セットは、前記第1の基準電圧として接地基準電圧を提供し、更に、
前記第１の電力ラインセットは、前記一個の層において前記第１の導体セットと交互に配置されている、導体メッシュ。
【請求項１４】
請求項１３に記載の導体メッシュであって、
前記一個の層中の前記平行ラインと前記別の層中の前記平行ラインは実質的に相互に直交している、導体メッシュ。
【請求項１５】
請求項１３に記載の導体メッシュであって、
前記第２の電力ラインセットは、前記電子デバイスに対して接地基準電圧を提供し、
前記第２の導体セットは、前記第２の基準電圧として正の基準電圧を提供し、かつ
前記第２の電力ラインセットは、前記別の層で前記第２の導体セットと交互に配置されている、導体メッシュ。
【請求項１６】
請求項１３に記載の導体メッシュであって、更に、
前記少なくとも一個のグリッドチェック回路に接続され、前記第１および第２の基準電圧をイネーブルしかつディスエーブルするための、制御装置を含み、
前記少なくとも一個のグリッドチェック回路は、前記第１または第２の基準電圧のイネーブルおよび／またはディスイネーブルを検出するように構成されている、導体メッシュ。
【請求項１７】
請求項１６に記載の導体メッシュであって、
前記制御装置は、前記第１および第２の基準電圧を周期的にイネーブルとしディスイネーブルとするように構成され、かつ
前記少なくとも一個のグリッドチェック回路は、前記第１または第２の基準電圧のイネーブルおよび／またはディスイネーブルをそれぞれ周期的に検出するように構成されている、導体メッシュ。
【請求項１８】
多層電子デバイスの完全性をモニタする方法であって、
（ａ）前記多層電子デバイスの一個の層に設けた第１の導体ラインを介して第１の基準電位を配電し、
（ｂ）前記多層電子デバイスの他の層に設けた第２の導体ラインを介して第２の基準電位を配電し、
（ｃ）前記一個の層に設けた第３の導体ラインに、前記第１の基準電位とは相違する、第１の基準電圧を配電し、
（ｄ）前記他の層に設けた第４の導体ラインに、前記第２の基準電位とは相違する、第２の基準電圧を配電し、更に
（ｅ）前記多層電子デバイスの完全性を決定するために、配電された前記第１および第２の基準電圧を周期的にモニタする、各ステップを備える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ユーザによる権限のないアクセスから集積回路を保護することに関する。さらに特定すると、本発明は、ダイの表面に物理的なメッシュを埋め込んで権限のないアクセスを阻止することに関し、この物理的なメッシュは、ダイ表面への攻撃に能動的な自己チェックを提供する。
【背景技術】
【０００２】
権限のない人間によるアクセスからダイ表面を保護することは、過去において、ダイの表面へのアクセスを困難にする種々のアッセンブリ技術に限られていた。表面を攻撃から隠しかつ保護するために、ダイの表面を見えなくするダイコーティングが過去において使用されて来た。このコーティングの中に物理的メッシュを埋め込んでアクセスを阻止する幾つかの試みがなされているが、このメッシュは能動的でも自己チェック的でもない。
【０００３】
貼付された固定メッシュを伴うダイコーティングとアッセンブリ技術は、分解して模倣しようとする、あるいはデバイスから情報を得ようと試みる攻撃者に対する、受身的な抑止である。それぞれの技術には利点もあるが、一つの欠点は、チップの動作中に攻撃を検出し、かつデバイスをこの攻撃に対して反撃を行う能力がないことである。この静的な保護特性故に、攻撃者が動作中にデバイスセキュリティを傷つけ、情報を獲得しようとする余地が有る。
【０００４】
イオンミリング／電子ビーム装置に対するアクセスを有する攻撃者は、保護コーティングを通してエッチングしあるいは研磨し、ダメージを受けた結合を再縫合し、その後、デバイス表面中とデバイス内の電子ビームプローブ信号とにイオンミルすることが可能である。ダイ表面への物理的な侵入を検出するためには、このタイプの攻撃を阻止し検出することが必要である。
【０００５】
イオンミリングでは、絶縁層の表面から掘り下げ表面の下側を走る金属線にアクセスすることができる。金属を堆積することによって、これらの金属線上を走る埋め込まれた信号をダイ表面に取り出すことが可能である。これらの信号は、電子ビームプローブによって測定することができ、あるいはダイ上の他の信号と接続しても良い。
【０００６】
後で説明するように、本発明は、製造過程において、ダイ表面に物理的メッシュを有利に埋め込んで、権限のないアクセスを阻止する。さらに、この物理的メッシュは、ダイ表面への攻撃に対して能動的な自己チェックを提供する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この及びその他の必要性を満足するために、およびその目的を考慮して、本発明は、電子デバイスを完全にモニタするための保護回路を提供する。
【課題を解決するための手段】
【０００８】
この保護回路は、（１）それぞれが電子デバイスに第１の基準電位を配電する第１の導体ラインセットとインターリーブ（交互に配置）された、第１のグリッドチェックラインと、（２）それぞれが電子デバイスに第２の基準電位を配電する第２の導体ラインセットとインターリーブ（交互に配置）された、第２のグリッドチェックラインと、（３）第１および第２のグリッドチェックラインに接続されたグリッドチェック回路と、を含む。第１および第２のグリッドチェックラインは、電子デバイスの完全性をモニタするために、グリッドチェック回路に、それぞれ第１および第２の基準電圧を提供するように構成されている。
【０００９】
第１および第２の基準電位は、それぞれＶＤＤおよびＶＳＳである。第１および第２の基準電圧は、それぞれＳＳＳおよびＳＤＤである。ＶＤＤ基準電位は実質的にＳＤＤ基準電圧に類似しており、ＶＳＳ基準電位は実質的にＳＳＳ基準電圧に類似している。
【００１０】
電子デバイスは、多層デバイスである。第１のグリッドチェックラインと第１の導体ラインセットは、多層デバイスの単一の層上に配置されており、第２のグリッドチェックラインおよび第２の導体ラインセットは多層デバイスの別の単一の層上に配置されている。第１および第２の導体ラインセットはそれぞれ、電子デバイスにおける配電グリッドを形成するために隣接する金属化層中に埋め込まれている。第１および第２のグリッドチェックラインはそれぞれ、グリッドチェック回路において電圧差を形成するために、同じ隣接する金属化層中に埋め込まれている。
【００１１】
第１の導体ラインセットは相互に接続されており、１個の金属化層において縦方向に配置されている。第２の導体ラインセットは相互に接続されており、別の金属化層において横方向に配置されている。第１のグリッドチェックラインは、相互に接続されかつ１個の金属化層において縦方向に配置された複数の第１グリッドチェックラインを含んでおり、さらに、第２のグリッドチェックラインは相互に接続されかつ別の金属化層において横方向に配置された複数の第２のグリッドチェックラインを含んでいる。
【００１２】
本発明の他の実施形態は、多層電子デバイスにおいてグリッドを形成する導体のメッシュである。このメッシュは、一個の層に配置されこの一個の層において平行ラインを形成する第１の導体セットと、別の一個の層に配置されこの別の一個の層において平行ラインを形成する第２の導体セットとを含んでいる。第１の導体セットは、第１の基準電圧を提供するように構成され、第２の導体セットは第２の基準電圧を提供するように構成される。少なくとも１個のグリッドチェック回路が、第１の導体セットおよび第２の導体セットに接続され、第１および第２の基準電圧の少なくとも一個の存在／欠如をモニタする。一個の層における平行ラインと他の層における平行ラインは相互に実質的に直交している。
【００１３】
多層電子デバイスは、この電子デバイスに電位差を提供するために、第１の電力ラインセットおよび第２の電力ラインセットを含んでいる。第１および第２の電力ラインセットは、第１および第２の導体セットとは異なっている。第１の電力ラインセットは、電子デバイスに対して正の基準電圧を提供し、第１の導体セットは接地基準電圧を提供する。第１の電力ラインセットは、一個の層において、第１の導体セットと交互に配置されている。第２の電力ラインセットは、電子デバイスに対して接地基準電圧を提供し、さらに、第２の導体セットは正の基準電圧を提供する。第２の電力ラインセットは、他の層において、第２の導体セットと交互に配置されている。
【００１４】
本発明のさらに別の実施形態は、多層電子デバイスの完全性をモニタするための方法である。この方法は、（ａ）電子デバイスの一個の金属化層を通して、第１の基準電位を配電し、（ｂ）電子デバイスの別の金属化層を通して、第２の基準電位を配電し、（ｃ）前記の一個の金属化層上に第１の基準電位とは異なる第１の基準電圧を配電し、（ｄ）前記の他の金属化層上に第２の基準電位とは異なる第２の基準電圧を配電し、さらに、（ｅ）第１および第２の基準電圧の配電を周期的にモニタして、多層電子デバイスの完全性を決定する、各ステップを含んでいる。
【００１５】
上記の一般的な説明および以降の詳細な説明は、本発明の限定的でない一例であることを理解すべきである。本発明は、添付の図面と関連して以下の詳細な説明を読むことによって、最もよく理解される。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る、多層デバイスの完全性をモニタするためにグリッドチェック回路に給電する導体ラインのメッシュを含む、多層デバイスである。
【図２ａ】本発明の一実施形態に係る、図１の多層デバイスの電力配電ラインと交互に配置される導体ラインの説明図である。
【図２ｂ】本発明の一実施形態に係る、図１の多層デバイスの電力配電ラインと交互に配置される導体ラインの説明図である。
【図２ｃ】本発明の一実施形態に係る、図１の多層デバイスの電力配電ラインと交互に配置される導体ラインの説明図である。
【図３ａ】グリッドチェック回路の典型的な実施形態である。
【図３ｂ】グリッドチェック回路の典型的な実施形態である。
【図３ｃ】グリッドチェック回路からのステータス出力を収集するためのフォールトコレクトモジュールの、典型的な実施形態である。
【図３ｄ】グリッドチェック回路を制御するためのステートマシンの典型的な実施形態である。
【図４】本発明の一実施形態に係るグリッドチェック回路の回路図である。
【図５ａ−ｇ】本発明の一実施形態に従って図４のグリッドチェック回路の信号間のタイミング関係を示す、タイミング図である。
【図６】本発明の他の実施形態に係る、グリッドチェック回路である。
【図７ａ−ｊ】本発明の一実施形態に従って図６のグリッドチェック回路の信号間のタイミング関係を示す、タイミング図である。
【図８ａ−ｊ】ＳＤＤ信号が１−レベルにスタックされた（貼り付いた）場合の、図６に示すグリッドチェック回路の種々の信号間のタイミング関係を示すタイミング図である。
【図９ａ−ｊ】ＳＤＤ信号が０−レベルにスタックされた場合の、図６に示すグリッドチェック回路の種々の信号間のタイミング関係を示すタイミング図である。
【図１０ａ−ｊ】ＳＳＳ信号が１−レベルにスタックされた場合の、図６に示すグリッドチェック回路の種々の信号間のタイミング関係を示すタイミング図である。
【図１１ａ−ｊ】ＳＳＳ信号が０−レベルにスタックされた場合の、図６に示すグリッドチェック回路の種々の信号間のタイミング関係を示すタイミング図である。
【発明を実施するための形態】
【００１７】
本発明は、一例として、集積回路の金属層の上部２層を使用する。最も高い性能を有するサブミクロンプロセスでは、７−８層の金属層を利用しており、上部２層が通常、電力配電、クロック分配およびアッセンブリに使用される。後述するように、上部２個の金属層内で、各層において平行に走るグリッドチェックラインを電力グリッドに混在させる。グリッドチェックラインは、好ましくは、金属オーバーレイ層によって遮蔽され、ダイの周りの種々の場所に位置するグリッドチェック回路によって刺激されかつ感知されるように構成されている。後述するように、同様に、グリッドチェック回路はグリッドチェックラインを感知すると同時に刺激するように構成されている。これによって、グリッドを、能動的な送受信能力を持って、ダイの周辺の複数の位置から検証することが可能となる。
【００１８】
図１を参照すると、一般に１０で示される多層デバイスが示されている。図示するように、多層デバイス１０は、１１ａ、１１ｂ、１１ｃおよび１１ｄで示される４個のグリッドチェック回路を含んでいる。このグリッドチェック回路は、デバイスの複数の位置に配置することができる。４個以上の、あるいは４個以下のグリッドチェック回路が多層デバイス１０上にあっても良く、図１に示すようなコーナー位置以外に配置されていても良い。
【００１９】
一般に１２で示されるフォールトコレクタが、デバイス上に配置され、それぞれのグリッドチェック回路によって周期的に実行されるテスト結果を収集する。図１に示すように、多層デバイス１０の中心に４個のフォールトコレクタ１２が配置されている。
【００２０】
典型的には２個の上部金属層における従来の配電グリッドは、ＶＤＤ導体ライン１４によって配電されるＶＤＤ基準電位と、ＶＳＳ導体ライン１３によって配電されるＶＳＳ基準電位（通常、接地基準）とを含んでいる。典型的な実施形態では、ＶＤＤ導体ライン１４とＶＳＳ導体ライン１３とは、相互に直交するように配置されている。さらに、図２ａ、２ｂおよび２ｃに最も良く示すように、ＶＤＤ導体ラインは、絶縁体酸化物層２０（図２ｂおよび２ｃに示す）中に配置されている。なお、絶縁体酸化物層２０では、ＶＤＤ導体ライン１４はＶＳＳ導体ライン１３上の金属層である。
【００２１】
ＶＤＤ導体ライン１４間に交互に配置されるのは、グリッドチェックラインＳＳＳ１６であり、ＶＳＳ導体ライン１３間に交互に配置されるのはグリッドチェックラインＳＤＤ１５である。図２ａ、２ｂおよび２ｃに最も良く示すように、グリッドチェックラインＳＳＳ１６は、ＶＤＤ導体ライン１４と同じ金属層中に配置されている。同様に、グリッドチェックラインＳＤＤ１５が、ＶＳＳ導体ライン１３と同じ金属層中に配置されている。この方法において、グリッドチェックラインＳＳＳ１６とＳＤＤ１５は、相互に直交するように配置され、上下に隣接する２個の金属層中に配置されている。
【００２２】
図１に示しかつ後述するように、グリッドチェックラインＳＳＳ１６およびＳＤＤ１５は２個の分離された基準電圧を、各グリッドチェック回路１１ａ、１１ｂ、１１ｃおよび１１ｄに提供する。
【００２３】
図１の説明を完了すると、一例として、薄膜導体ライン１７ａ、１７ｂおよび１７ｃが示されている。導体ライン１７ａおよび１７ｂは、２個の各入力制御信号を各グリッドチェック回路１１ａ、１１ｂ、１１ｃおよび１１ｄに提供する。導体ライン１７ｃは各グリッドチェック回路１１ａ、１１ｂ、１１ｃおよび１１ｄからの出力制御信号を提供する。２個の入力制御信号および１個の出力制御信号のみが、明瞭化のために図１に示されていることを理解すべきである。後述するように、２個以上の入力制御信号を各グリッドチェック回路に提供しても良い。最後に、導体ライン１７ｃ上に配置された各出力制御信号は、多層デバイス１０の、例えば、中心に存在するフォールトコレクタ１２中に存在する一個のフォールトコレクタに導かれる。
【００２４】
図２ｂおよび２ｃに示すように、グリッドチェックラインＳＳＳ１６およびＳＤＤ１５は、ＶＳＳ導体ライン１３およびＶＤＤ導体ライン１４と同様に、一般に２０として示される絶縁体酸化物層によって相互に電気的に絶縁されている。
【００２５】
次に、図３ａおよび３ｂを参照すると、それぞれが一般に３０および３２で示されるグリッドチェック回路の典型的な実施形態が示されている。グリッドチェック回路３０は３個の入力制御信号、即ち、感知グリッド（ＳＥＮＳＥＧＲＤ）、チェッククロック（ＣＨＫＣＬＫ）およびタンパチェック（ＴＡＭＰＥＲＣＨＫ）を含む。グリッドチェック回路１１ａ、１１ｂ、１１ｃおよび１１ｄ（例えば、図１）は同じ入力制御信号を受信するので、図３に示すグリッドチェック回路は、多層デバイス１０上の次のグリッドチェック回路に向かって連続する、同じ３個の入力信号を機能的に示している（これは、図３ａにおいて点線で示されている）。
【００２６】
図３ａに、各層に接続されたグリッドチェックライン、即ち、グリッドチェックラインＳＤＤおよびＳＳＳが示されている。これらは、それぞれ、論理“１”基準電圧および論理“０”基準電圧として提供されている。もし、グリッドチェック回路３０が、２個のグリッドチェックラインＳＤＤおよびＳＳＳはその完全性が改ざんされていない（後で説明する）と決定した場合、グリッドチェック回路３０は（例えば）フォールトコレクタ１２にＧＲＩＤＯＫ信号を提供する。
【００２７】
グリッドチェック回路３０と類似のグリッドチェック回路３２が、図３ｂに示されている。後で説明するように、グリッドチェック回路３２は、グリッドチェック回路３０によって提供される電力チェックよりもより広範囲のグリッド電力チェックを提供する。これは、センスグリッド（ＳＥＮＳＥＧＲＤＳ）１，２，３および４として示される、４個の異なるセンスグリッド信号を提供することによって行われる。従って、３個の入力制御ラインしか有さないグリッドチェック回路３０と比較して、図３ｂに示すようにグリッドチェック回路３２は６個の入力制御ラインを含んでいる。典型的な両回路は、さらに、グリッドチェックラインＳＤＤおよびＳＳＳを電力入力信号として含んでいる。典型的な両回路は、さらに、ＧＲＩＤＯＫ信号を含んでいる。このＧＲＩＤＯＫ（ＧＲＩＤＯＫ）信号は、グリッドチェック回路によって行われた完全性のチェックに基づいてフォールトコレクタにステータス出力を提供する。
【００２８】
次に、図３ｃを参照すると、一般に３３として示されるフォールトコレクタ（ＦＡＵＬＴＣＯＬ）が示されている。図示するように、フォールトコレクタ３３はＮ個のフォールトコレクタモジュール３４ａ、３４ｂ、・・・および３４ｎを含んでいる。多層デバイス１０上に設けられたグリッドチェック回路毎に、好ましくは２個のフォールトコレクタモジュールがある（例えば、図１は４個のグリッドチェック回路１１ａ、１１ｂ、１１ｃおよび１１ｄを示す）。従って、Ｎ個のフォールトコレクタモジュール３４ａ−３４ｎに対して設けられた、Ｎ個のグリッドチェック回路に対応してＮ個のＧＲＩＤＯＫ（ＧＲＩＤＯＫ）入力信号がある。図３ｃはＮ個の独立したフォールトコレクタモジュールを示しており、当然のことながら、単一のモジュールは、多層デバイス１０上の各グリッドチェック回路から提供されるステータス出力信号を収集するように構成されていても良い。
【００２９】
図３ｄは、入力制御信号（センスグリッド（ＳＥＮＳＥＧＲＤ）１−４、チェッククロック（ＣＨＫＣＬＫ）およびタンパチェック（ＴＡＭＰＥＲＣＨＫ））を多層デバイス上の各グリッドチェック回路に提供するための、一般に３５として示される典型的なステートマシンを示している。図示するように、ステートマシン３５は更に、グリッドチェックラインＳＤＤおよびＳＳＳに、＋論理“１”基準電圧および論理“０”基準電圧を提供する。このラインＳＤＤおよびＳＳＳは、交互に各グリッドチェック回路に送信される。
【００３０】
本発明は、異なるタイプのグリッドチェック回路を含んでいても良い。典型的なグリッドチェック回路が図４および６に示されている。これらの回路の動作を次に説明する。
【００３１】
図４を参照すると、グリッドチェック回路４０は２個のグリッドチェックラインＳＤＤとＳＳＳを含んでいる。ＳＤＤおよびＳＳＳラインは信号センスグリッドによって制御される。この信号センスグリッドは、２個のトライステートドライバ４１ａおよび４１ｂがＳＤＤをハイにしかつＳＳＳをローにさせる。ＳＤＤおよびＳＳＳライン上の容量性付加は非常に高く、かつ、その結果、ＳＤＤおよびＳＳＳ基準電圧の遷移時間は長い。このことは、図５ａ−５ｃのタイミング図に示されている。
【００３２】
受信インバータ４２ａおよび４２ｂは、ＳＤＤおよびＳＳＳ基準電圧の遷移の間に非常に高い電流状態を引起すクロウバー電流の如何なる可能性をも排除するために、シュミットトリガーである。一旦安定化すると、フリップフロップ４５への入力、即ちＮｏｒＯｕｔは、図５ｄおよび５ｅに示すように、タンパチェック信号（ＴＡＭＰＥＲＣＫ）によって制御される。
【００３３】
タンパチェック信号は更に、ＮＡＮＤゲート４３をイネーブルにする。ＳＤＤが１−基準でありＳＳＳが０−基準であると、ＮＯＲゲート４４は出力信号として１−基準を提供し、ＳＳＳおよびＳＤＤ基準信号が正しい状態にあることを示す。図５ｄおよび５ｅに、このタイミングが示されている。
【００３４】
チェッククロック信号は、Ｄフリップフロップ（ＤＦＦ）４５のＤ端子に入力されたＮｏｒＯｕｔの値をラッチするために使用される。ＤＦＦの出力、即ちＧＲＩＤＯＫ信号は、フォールトコレクタ（図３ｃ）に送られる。タンパチェック信号をディスエーブルした後、図５ｆおよび５のタイミング図に示すように、ＤＦＦ４５は自身をクリアする。ＮｏｒＯｕｔ（図５ｄ）の後でＧＲＩＤＯＫ信号は０−基準に戻る。ＮｏｒＯｕｔの千以後に、ＧＲＩＤＯＫ信号は０−基準に復帰する（図５ｄ）。
【００３５】
グリッドチェック回路４０の説明を終了するために、図５ｂおよび５ｃの斜線部分は、センスグリッド信号が１−レベル（図５ａ−５ｃ）に遷移する以前の、トライステートドライバ４１ａおよび４１ｂが非活性状態であることに基づくフローティング状態のＳＳＳおよびＳＤＤ基準信号を現している。ＳＳＳおよびＳＤＤ基準信号の遷移時間は、１００−２００ナノ秒程度である。
【００３６】
従って、チップ（あるいは回路基板）の表面を走りかつ導体ラインＶＳＳおよびＶＤＤと交互に配置されるグリッドチェックラインＳＤＤおよびＳＳＳの構造は、それぞれ本発明による回路制御の下で、グリッド（あるいはメッシュ）の完全性を能動的にチェックすることを可能とする。もし、デバイス（例えば、１０）の電源が切られ、イオンミルされた場合、グリッドチェックラインの一本が切断されあるいはショートした可能性が非常に高い。更に、センスグリッド制御信号をそれぞれ独立に活性化する能力は、テストシーケンスを生成する一個のテスト回路（例えば、図３ｄのステートマシン３５）によってチップ／ダイの全体にわたってチェックが実行されることを可能とする。一方で、残りの回路（例えば、図１のグリッドチェック回路１１ａ、１１ｂ、１１ｃおよび１１ｄ）は、ＳＳＳおよびＳＤＤ基準ラインを検査して、それらが正しい極性を有しているかを検証する。
【００３７】
ＳＳＳおよびＳＤＤ基準電位に正しい極性を割り当てることで追加された利益は、全てのイオンミリング操作および金属堆積操作中において、表面全体にわたるスパッタおよびイオンミリングが特別でないということである。その結果、金属堆積操作の間、ＳＳＳまたはＳＤＤラインと対応する隣接の電源供給ラインＶＤＤまたはＶＳＳとの間で、電圧ショートが起こる可能性が高くなる。ＳＳＳあるいはＳＤＤ基準電位を正確に選択することによって、隣接する電源供給ラインへの電圧ショートの検出に対して、本発明は有効である。
【００３８】
更に包括的なグリッドチェック回路が図６に例示されている。グリッドチェック回路６０は、ＳＳＳおよびＳＤＤグリッドチェックライン上の高および低極性の両方を別個にチェックする能力がある。高および低極性の両方をチェックすることによって、グリッドチェックラインが高あるいは低基準電位にスタックされていない（貼り付いていない）ことを、高いレベルで確信することができる。
【００３９】
図６を参照すると、グリッドチェック回路６０は４個のトライステートドライバ６１ａ、６１ｂ、６１ｃおよび６１ｄを含んでいる。これらのトライステートドライバは、制御信号であるセンスグリッド（ＳＥＮＳＥＧＲＤ）１、センスグリッド（ＳＥＮＳＥＧＲＤ）２、センスグリッド（ＳＥＮＳＥＧＲＤ）３およびセンスグリッド（ＳＥＮＳＥＧＲＤ）４の一個によって制御される。ＳＳＳおよびＳＤＤグリッドチェックラインをフロートさせる能力は、図４に示す回路によって行われるテストと同様に、ポイントツーポイントテストを可能とする。
【００４０】
図４に示す要素と同様に、インバータ６２ａおよび６２ｂはシュミットトリガーであり、ＳＳＳ基準をＮＡＮＤゲート６３への入力信号としかつＳＤＤ基準をＮＯＲゲート６４への入力とする。ＮｏｒＯｕｔ信号はＮＯＲゲート６４によってＤＦＦ６５に提供される。
【００４１】
図７ａ−７ｊを参照して、グリッドチェック回路６０の動作を説明する。図７ａ、７ｂ、７ｃおよび７ｄに示すように、センスグリッド１、センスグリッド２、センスグリッド３およびセンスグリッド４がそれぞれ１−レベルである期間に、トライステートドライバ６１ａ、６１ｂ、６１ｃおよび６１ｄの活性化が実行される。同じ期間に、センスグリッド１およびセンスグリッド２は１−レベル（ＯＮ状態）を占めなくても良い。センスグリッド３およびセンスグリッド４が１−レベル（ＯＮ状態）を占めなくても良いという、同じような制約があっても良い。
【００４２】
図７ｅに示すように、ＳＤＤ基準信号は、まず０−レベルに、次に１−レベルに、更にその後、０−レベルに設定される。図７ｃ、７ｄおよび７ｅに示すように、センスグリッド３およびセンスグリッド４がＳＤＤ基準信号を活性化することに注意されたい。図７ｆに示すように、同様にして、ＳＳＳ基準信号も、まず１−レベルに、次に０−レベルに、更にその後、１−レベルに設定される。図７ａ、７ｂおよび７ｃに示すように、センスグリッド１およびセンスグリッド２がＳＳＳ基準信号を活性化することに注意されたい。
【００４３】
ＳＤＤ信号が１−レベルでＳＳＳ信号が０−レベルである場合、図７ｅ、７ｆおよび７ｇのタイミングのように、ＮＯＲゲート６４は１−レベルのＮｏｒＯｕｔ信号を提供する。
【００４４】
タンパチェックおよびチェッククロック制御信号はそれぞれ、図７ｈおよび７ｉに示されている。タンパチェック信号はＮＡＮＤゲート６３とＤＦＦ６５をイネーブルとする。図７ｉに示すように、タンパチェック信号がＯＮ−状態の期間に、３個のパルスによってＤＦＦはクロックされる。第１のパルスはＮｏｒＯｕｔ信号がＯＦＦ状態（０−レベル）であることを検証する。第２のパルスはＮｏｒＯｕｔ信号がＯｎ状態（１−レベル）であることを検証する。第３のパルスはＮｏｒＯｕｔ信号がＯＦＦ状態に戻ったことを検証する。
【００４５】
図７ｇおよび７ｉに示すように、ＮｏｒＯｕｔ信号とチェッククロック信号間のタイミング関係が正しければ、図７ｊに示すようにＯＮ状態を有する、成功した（エラーのない）ＧＲＩＤＯＫ信号がフォールトコレクタに提供される。
【００４６】
次に図８ａ−８ｊ、図９ａ−９ｊ、図１０ａ−１０ｊおよび図１１ａ−１１ｊを参照すると、図６のグリッドチェック回路６０が種々のエラー状態に対して生成した波形が示されている。当然のことながら、図８，９，１０および１１に示すタイミング関係は、図７に示すタイミング関係と類似している。しかしながら、（１）図８ｅにおいて、ＳＤＤ基準信号が１−レベルにスタックされている場合、（２）図９ｅにおいて、ＳＤＤ基準信号が０−レベルにスタックされている場合、（３）図１０ｆにおいて、ＳＳＳ基準信号が１−レベルにスタックされている場合、および（４）図１１ｆにおいて、ＳＳＳ基準信号が０−レベルにスタックされている場合に、違いが起こる。
【００４７】
図８ｅにおいて、ＳＤＤ基準信号は１−レベルにスタックされている。従って、図８ｇに示すように、ＮｏｒＯｕｔが先に遷移する。更に、図８ｊに示すように、ＧＲＩＤＯＫ信号は先に遷移する。１−レベルにスタックされたＳＤＤ基準信号は従って、フォールトコレクタによって検出可能となる。
【００４８】
図９ｅにおいて、ＳＤＤ基準は０−レベルにスタックされる。その結果、図９ｇに示すように、ＮｏｒＯｕｔは全く遷移しない。更に、図９ｊに示すように、ＧＲＩＤＯＫ信号も全く遷移しない。０−レベルにスタックされたＳＤＤ基準信号は、このようにして、フォールトコレクタによって検出可能となる。
【００４９】
図１０ｆにおいて、ＳＳＳ基準信号は１−レベルにスタックされる。その結果、図１０ｇに示すように、ＮｏｒＯｕｔは全く遷移しない。更に、図１０ｊに示すように、ＧＲＩＤＯＫ信号も全く遷移しない。１−レベルにスタックされたＳＳＳ基準信号は、このようにして、フォールトコレクタによって検出可能となる。
【００５０】
図１１ｆにおいて、ＳＳＳ基準信号は０−レベルにスタックする。その結果、図１１ｇに示すように、ＮｏｒＯｕｔはしばらくたって、ＯＦＦ状態に遷移する。更に、図１１ｊに示すように、ＧＲＩＤＯＫ信号はＯＦＦ状態に遷移しない。０−レベルにスタックしたＳＳＳ基準信号は、このようにして、フォールトコレクタによって検出可能となる。
【００５１】
当然のことながら、３個の別々の回路として示されているが、（１）グリッドチェック回路、（２）フォールトコレクタモジュールおよび（３）ステートマシン（あるいは制御装置）を一個または二個の回路に集積することができ、更に金属化層とは異なった層上に設置することができる。
【００５２】
更に、本発明は、ステートマシン（あるいは制御装置）を介してグリッドチェック回路を周期的にイネーブル／ディスイネーブルとすることによって、多層デバイスの完全性を検証することを意図している。従って、権限を有しないユーザによる全ての改ざんを、連続してモニタすることができる。例えば、一回の完全性チェックを１秒間に何回という程度に頻繁に行うことも可能であり、あるいは一時間毎に一回という少ない回数で行うことも可能である。完全性のチェックは、電子デバイスのブートアップ（電源オン）の期間に実施することも可能である。
【００５３】
グリッドチェック回路は、その製造過程で多層の金属化層を用いる殆ど全ての集積回路（ＩＣ）に対して使用することができる。応用の観点から、シリコン基板あるいは微細リソグラフィー基板材料に依存する、新しい高密度パッケージ形状において使用することが可能である。配電は、これらのパッケージの特定の平面に割り付けることができ、かつ特別のオンボードセンサ／テスト回路が、シリコンチップ表面への攻撃が試みられる以前であっても、パッケージ自身への全ての侵入に対してチェックを行うことにより、パッケージの完全性、即ち健全性をモニタすることができる。オンチップ金属化平面を使用することによって、製造後コーティングあるいはその他の機械的保護手段に関連した追加的な取り扱いステップに基づく、追加的な製造および生産コストの必要性を減少させることができる、という利点もある。
【００５４】
本発明を特定の実施形態を参照して記載し説明したが、本発明は、示された詳細に限定されるものではない。むしろ、請求の範囲およびその等価の範囲内においてかつ本発明を離れることなく、種々の変更が詳細部分に対して可能である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４】
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【図５ａ−ｇ】
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【図６】
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【図７ａ−ｊ】
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【図８ａ−ｊ】
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【図９ａ−ｊ】
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【図１０ａ−ｊ】
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【図１１ａ−ｊ】
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