(57)【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、
を有する薄膜トランジスタの製造方法であって、
基板の主面に前記ゲート電極を形成し、前記ゲート電極の上にシリコン酸化膜からなる前記ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜を形成し、前記酸化物膜の上に、シリコン酸化膜からなるチャネル保護層を形成し、前記酸化物膜が、前記チャネル保護層で覆われる構成を形成して、前記ゲート電極と、前記ゲート絶縁膜と、前記酸化物膜と、前記チャネル保護層と、の積層膜を形成する工程と、
前記積層膜をアニール炉で３２０℃以上３８０℃以下で加熱処理して、前記酸化物膜中に、３次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、
前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、
を備え、
前記複数の微細粒を形成する工程は、前記酸化物膜の下面が前記ゲート絶縁膜で覆われた状態であり、前記酸化物膜の上面が前記チャネル保護層で覆われた状態で実施され、
前記複数の微細粒のうちの粒径が２ナノメートル以上の前記微細粒の粒径の平均値は、３．５ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記微細粒を形成する工程は、窒素雰囲気下で行われることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項４】
ゲート電極と、
前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、
を有する薄膜トランジスタの製造方法であって、
基板の主面に、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜を形成し、前記酸化物膜の上に、シリコン酸化膜からなる前記ゲート絶縁膜を形成して、前記酸化物膜が、前記ゲート絶縁膜に覆われる構成を形成し、前記ゲート絶縁膜の上に前記ゲート電極を形成して、前記酸化物膜と、前記ゲート絶縁膜と、前記ゲート電極と、の積層膜を形成する工程と、
前記積層膜をアニール炉で３２０℃以上３８０℃以下で加熱処理して、前記酸化物膜中に、３次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、
前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、
を備え、
前記複数の微細粒を形成する工程は、前記酸化物膜が、前記ゲート絶縁膜で覆われた状態で実施され、
前記複数の微細粒のうちの粒径が２ナノメートル以上の前記微細粒の粒径の平均値は、３．５ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法。
【請求項５】
前記微細粒を形成する工程は、窒素雰囲気下で行われることを特徴とする請求項４記載の薄膜トランジスタの製造方法。
【請求項６】
前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項４記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、液晶表示装置や有機ＥＬ表示装置等に広く用いられている。特に、アモルファスシリコンを活性層に用いたＴＦＴが、現在大型液晶表示装置に広く用いられているが、今後のさらなる大型化、高信頼性化、高移動度化などに対応できる新規な活性層の実用化が望まれている。【０００３】
例えば、特許文献１には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物を用いたＴＦＴが開示されている。上記の酸化物は、低温で成膜でき、かつ可視域で透明であるため、プラスチック基板上に形成可能で透明なＴＦＴの実現の可能性がある。さらには、アモルファスシリコンに対して１０倍程度の移動度が得られている。【０００４】
このような酸化物を用いたＴＦＴにおいて、さらなる移動度の向上が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１０３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、酸化物半導体を用いた高移動度の薄膜トランジスタの製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、ゲート電極と、前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、を有する薄膜トランジスタの製造方法であって、基板の主面に前記ゲート電極を形成し、前記ゲート電極の上にシリコン酸化膜からなる前記ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜を形成し、前記酸化物膜の上に、シリコン酸化膜からなるチャネル保護層を形成し、前記酸化物膜が、前記チャネル保護層で覆われる構成を形成して、前記ゲート電極と、前記ゲート絶縁膜と、前記酸化物膜と、前記チャネル保護層と、の積層膜を形成する工程と、前記積層膜をアニール炉で３２０℃以上３８０℃以下で加熱処理して、前記酸化物膜中に、３次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、を備え、前記複数の微細粒を形成する工程は、前記酸化物膜の下面が前記ゲート絶縁膜で覆われた状態であり、前記酸化物膜の上面が前記チャネル保護層で覆われた状態で実施され、前記複数の微細粒のうちの粒径が２ナノメートル以上の前記微細粒の粒径の平均値は、３．５ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法が提供される。
【０００８】
本発明の別の一態様によれば、ゲート電極と、前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、を有する薄膜トランジスタの製造方法であって、基板の主面に、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜を形成し、前記酸化物膜の上に、シリコン酸化膜からなる前記ゲート絶縁膜を形成して、前記酸化物膜が、前記ゲート絶縁膜に覆われる構成を形成し、前記ゲート絶縁膜の上に前記ゲート電極を形成して、前記酸化物膜と、前記ゲート絶縁膜と、前記ゲート電極と、の積層膜を形成する工程と、前記積層膜をアニール炉で３２０℃以上３８０℃以下で加熱処理して、前記酸化物膜中に、３次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、を備え、前記複数の微細粒を形成する工程は、前記酸化物膜が、前記ゲート絶縁膜で覆われた状態で実施され、前記複数の微細粒のうちの粒径が２ナノメートル以上の前記微細粒の粒径の平均値は、３．５ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、酸化物半導体を用いた高移動度の薄膜トランジスタの製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】薄膜トランジスタを示す模式図である。
【図２】薄膜トランジスタの製造方法を示す工程順模式的断面図である。
【図３】薄膜トランジスタの特性を示すグラフ図である。
【図４】薄膜トランジスタの特性を示すグラフ図である。
【図５】薄膜トランジスタの半導体層の透過電子顕微鏡写真像である。
【図６】半導体層の透過電子顕微鏡写真像のフーリエ変換像である。
【図７】薄膜トランジスタの半導体層の透過電子顕微鏡写真像である。
【図８】半導体層の透過電子顕微鏡写真像のフーリエ変換像である。
【図９】薄膜トランジスタの特性を示すグラフ図である。
【図１０】半導体層の構成を示す模式図である。
【図１１】薄膜トランジスタを示す模式図である。
【図１２】薄膜トランジスタの製造方法を示す工程順模式的断面図である。
【図１３】薄膜トランジスタを示す模式図である。
【図１４】薄膜トランジスタの製造方法を示す工程順模式的断面図である。
【図１５】アクティブマトリクス型表示装置を示す模式図である。
【図１６】アクティブマトリクス型表示装置の等価回路図である。
【図１７】アクティブマトリクス型表示装置を示す模式図である。
【図１８】薄膜トランジスタ及びアクティブマトリクス型表示装置の製造方法を示す工程順模式的断面図である。
【図１９】アクティブマトリクス型表示装置を示す模式図である。
【図２０】着色層を示す模式的平面図である。
【図２１】アクティブマトリクス型表示装置の等価回路図である。
【図２２】薄膜トランジスタの製造方法を示すフローチャート図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る薄膜トランジスタの構成を例示する模式図である。  
すなわち、同図（ｂ）は模式的平面図であり、同図（ａ）は同図（ｂ）のＡ−Ａ’線断面図である。  
図１に表したように、本発明の第１の実施形態に係る薄膜トランジスタ１０は、ゲート電極１１０と、ゲート電極１１０に対向して設けられた半導体層１３０と、ゲート電極１１０と半導体層１３０との間に設けられたゲート絶縁膜１２０と、半導体層１３０に電気的に接続され、互いに離間したソース電極１８１及びドレイン電極１８２と、を備える。
【００１３】
ここで、説明の便宜上、半導体層１３０とゲート絶縁膜１２０との界面に垂直な方向をＺ軸方向とし、その界面に対して平行な１つの方向をＸ軸方向とし、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。そして、Ｘ軸方向を、ソース電極１８１とドレイン電極１８２とが互に対向する方向とする。  
ゲート電極１１０とゲート絶縁膜１２０と半導体層１３０とは、Ｚ軸方向に積層されている。
【００１４】
そして、半導体層１３０は、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む。すなわち、半導体層１３０は、例えばＩｎとＧａとＺｎとを含む酸化物膜（すなわち、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜）である。また、半導体層１３０は、ＩｎとＧａとを含む酸化物膜（すなわち、Ｉｎ−Ｇａ−Ｏ酸化物膜）でも良い。また、半導体層１３０は、ＩｎとＺｎとを含む酸化物膜（すなわち、Ｉｎ−Ｚｎ−Ｏ酸化物膜）でも良い。以下、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜、Ｉｎ−Ｇａ−Ｏ酸化物膜及びＩｎ−Ｚｎ−Ｏ酸化物膜を総称して、「ＩｎＧａＺｎＯ膜」と言うことにする。
【００１５】
そして、半導体層１３０は、原子の配列に周期性を有する複数の微細粒を含む。すなわち、微細粒のそれぞれは、その内部に周期性を有する。例えば、微細粒のそれぞれにおいては、半導体層１３０に含まれる原子の配列が、何らかの周期性を有する。より典型的には、微細粒のそれぞれは、上記の酸化物に含まれる金属元素の配列に関する周期性を有する。
【００１６】
微細粒は、半導体層１３０内に３次元的に分散されている。すなわち、微細粒は、半導体層１３０の内部に、Ｚ軸方向、Ｘ軸方向及びＹ軸方向のいずれの方向にも分散されている。半導体層１３０内における微細粒の分散の状態に関しては、後述する。
【００１７】
なお、上記において、ソース電極１８１とドレイン電極１８２とを互いに入れ替えても良い。
【００１８】
また、本具体例では、ソース電極１８１及びドレイン電極１８２は、Ｍｏ膜１６１、Ａｌ膜１６２、及び、Ｍｏ膜１６３の積層構造を有しているが、本発明はこれに限らず、ソース電極１８１及びドレイン電極１８２の構造及びそれらに用いられる材料は任意である。
【００１９】
なお、基板１０５には、例えば、透光性のガラス基板や、透光性のプラスチック基板などを用いることができる。ただし、これに限らず、例えば、シリコンやステンレスのような非透光性の基体の上に絶縁層を設けたものを用いても良い。基板１０５は、例えば、ゲート電極１１０が設けられる部分の表面が絶縁性であれば良い。
【００２０】
ゲート電極１１０には、例えば、ＭｏＷ、Ｔａ、Ｗのような高融点金属を用いることができ、また、ヒロック対策を施したＡｌを主成分とするＡｌ合金や、より低抵抗のＣｕを用いても良い。ただし、本発明はこれに限らず、ゲート電極１１０には、導電性の任意の材料を用いることができる。
【００２１】
本具体例においては、半導体層１３０の上にチャネル保護層１４０が設けられている。ソース電極１８１及びドレイン電極１８２は、チャネル保護層１４０の一部の上を覆う。半導体層１３０は、チャネル保護層１４０、ソース電極１８１及びドレイン電極１８２のいずれかに覆われている。  
チャネル保護層１４０には、シリコン酸化膜を用いることができる。
【００２２】
なお、薄膜トランジスタ１０の耐久性を向上するために、図１に例示した構造（ゲート電極１１０、ゲート絶縁膜１２０、半導体層１３０、チャネル保護層１４０、ソース電極１８１及びドレイン電極１８２）を覆うように、例えば、ＳｉＮｘ等の絶縁物からなるパッシベーション膜が設けられても良い。
【００２３】
なお、後述するように、例えばチャネル保護層１４０としてシリコン酸化膜を用い、チャネル保護層１４０が、半導体層１３０、ソース電極１８１及びドレイン電極１８２を覆い、さらに、その上に、ＳｉＮｘ等のパッシベーション膜を設けても良い。
【００２４】
以下、本実施形態に係る薄膜トランジスタ１０の製造方法の例について説明する。  
図２は、本発明の第１の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。  
なお、これらの図において左側の部分は、薄膜トランジスタ１０が形成されるＴＦＴ領域ＴＦＲに対応し、右側の部分は、薄膜トランジスタ１０のゲート電極１１０に接続された配線の接続部１１５が形成される接続部領域ＣＰＲに対応する。
【００２５】
まず、図２（ａ）に表したように、例えば、ガラスからなる基板１０５の主面１０５ａの上に、ゲート電極１１０となるＡｌ膜１１０ａ及びＭｏ膜１１０ｂを、それぞれ１５０ｎｍ（ナノメートル）及び３０ｎｍの厚さで、例えばスパッタリングにより成膜し、所定のパターン形状に加工する。この時、接続部領域ＣＰＲにおいても、接続部１１５の一部となるＡｌ膜１１０ａ及びＭｏ膜１１０ｂが、所定のパターン形状に加工される。  
この加工においては、フォトリソグラフィが用いられ、また、エッチングには、例えば、燐酸、酢酸及び硝酸の混酸が用いられる。
【００２６】
その後、図２（ｂ）に表したように、ゲート絶縁膜１２０となるＳｉＯ２膜１２０ａを、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたプラズマＣＶＤ（ＰＥ−ＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）法で、例えば３５０ｎｍの厚さで成膜する。このときの成膜温度は、例えば３００℃以上が好ましい。
【００２７】
なお、ゲート絶縁膜１２０の上に成膜される半導体層１３０の膜構造は、ゲート絶縁膜１２０の表面のモフォロジーによって変化するため、ゲート絶縁膜１２０の表面ができるだけ平坦になるように、ゲート絶縁膜１２０となるＳｉＯ２膜１２０ａの成膜条件が選ばれる。表面が平坦なゲート絶縁膜１２０を用いることで、ゲート電界ストレスに起因した薄膜トランジスタ１０の特性変動が小さくなる。成膜後のゲート絶縁膜１２０の表面を平滑にする方法として、表層を僅かにエッチングする、ＣＭＰ（Chemical Mechanical Polishing）処理、ＲＩＥ処理及び逆スパッタ処理等を用いてもよい。
【００２８】
さらに、ＳｉＯ２膜１２０ａの上に、半導体層１３０となるＩｎＧａＺｎＯ膜１３０ａ（例えばＩｎ２Ｏ３−Ｇａ２Ｏ３−ＺｎＯ膜）を、例えばリアクティブＤＣスパッタリング法で、例えば３０ｎｍの厚さで成膜する。この時、用いるターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎの原子数比で、例えば１：１：１である。また、この成膜は、酸素とアルゴンとを含む雰囲気中で行われ、酸素の割合は、アルゴンに対して例えば５％程度とされる。成膜温度は、特に加熱等を施していないので、おおよそ数十℃程度である。
【００２９】
さらに、チャネル保護層１４０となるＳｉＯ２膜１４０ａを、例えば２００ｎｍの厚さで、例えばＴＥＯＳを用いたＰＥ−ＣＶＤ法で成膜する。このときの、成膜時の基板温度は２３０℃とされる。すなわち、チャネル保護層１４０となるＳｉＯ２膜１４０ａの成膜時の基板温度は、２３０℃以上が望ましい。ＳｉＯ２膜１４０ａの成膜時の基板温度が２３０℃よりも低い場合は、膜中に炭素や水素の残留が多くなり、ソース・ドレイン電極からの電荷注入やゲートの負電位による電界ストレスにより、膜中に固定電荷を生じやすくなり、薄膜トランジスタの特性の変動が大きくなる。
【００３０】
この後、ＳｉＯ２膜１４０ａを所定のパターン形状に加工して、チャネル保護層１４０を形成する。このＳｉＯ２膜１４０ａの加工においては、マスク露光と、ゲート電極１１０をマスクとして用いる裏面露光と、が組み合わされて、フォトリソグラフィが実施される。また、ＳｉＯ２膜１４０ａのエッチングには、例えばＣＦ４を用いたＲＩＥ（Reactive Ion Etching）法が採用される。
【００３１】
この後、図２（ｃ）に表したように、大気雰囲気のアニール炉で、所定のアニール温度Ｔａで１時間保持し、アニール処理（加熱処理）が施される。なお、本具体例では、酸素を含む大気雰囲気における処理が採用されているが、アニール炉中の雰囲気は窒素でも良い。
【００３２】
この時、実験的に、アニール温度Ｔａが、２５０℃、２８０℃、３００℃、３２０℃、３４０℃、３６０℃、３８０℃及び４００℃の８種類とされ、また、アニール処理を施さない試料も、比較例として、作製された。
【００３３】
後述するように、アニール温度Ｔａを適切に設定することで、ＩｎＧａＺｎＯ膜１３０ａ内に、原子の配列に周期性を有する微細粒が形成され、微細粒を含む半導体層１３０が形成できる。
【００３４】
このアニール処理の後、図２（ｄ）に表したように、接続部領域ＣＰＲにおいて、半導体層１３０（ＩｎＧａＺｎＯ膜１３０ａ）及びゲート絶縁膜１２０（ＳｉＯ２膜１２０ａ）を選択的に除去し、接続部１１５を形成するためのコンタクトホール１１５ｈを形成する。この加工においては、半導体層１３０のＩｎＧａＺｎＯ膜１３０ａを例えば希塩酸でエッチングした後、ゲート絶縁膜１２０のＳｉＯ２膜１２０ａを例えばＣＦ４を用いたＲＩＥによってエッチングする。このコンタクトホール１１５ｈは、例えば、接続部１１５の一部であるのＭｏ膜１１０ｂに到達する。
【００３５】
その後、図２（ｅ）に表したように、ソース電極１８１及びドレイン電極１８２となるＭｏ膜１６１、Ａｌ膜１６２及びＭｏ膜１６３を、例えばそれぞれ３０ｎｍ、３００ｎｍ及び５０ｎｍの厚さで、例えばスパッタリング法により成膜する。そして、Ｍｏ膜１６１、Ａｌ膜１６２及びＭｏ膜１６３を、例えば、燐酸、酢酸及び硝酸の混酸を用いて、所定のパターン形状に加工して、ソース電極１８１及びドレイン電極１８２を形成する。このとき、ソース電極１８１及びドレイン電極１８２と、チャネル保護層１４０と、に覆われていない部分の半導体層１３０がエッチングによって除去される。これにより、薄膜トランジスタ１０の形状が形成され、また、ゲート電極１１０に接続された配線の取り出し部となる接続部１１５が形成される。
【００３６】
この後、適宜図示しないパッシベーション膜を形成し、また、プロセス中のダメージを除去するために、例えば２３０℃で１時間程度のダメージ除去処理を行い、図１に例示した薄膜トランジスタ１０が完成する。
【００３７】
このようにして製造された薄膜トランジスタの特性について説明する。  
図３は、本発明の第１の実施形態に係る薄膜トランジスタの特性を例示するグラフ図である。  
すなわち、同図（ａ）〜（ｉ）は、それぞれ、図２（ｃ）に関して説明したアニール処理を施さなかった条件、並びに、アニール処理のアニール温度Ｔａが、２５０℃、２８０℃、３００℃、３２０℃、３４０℃、３６０℃、３８０℃及び４００℃である条件の薄膜トランジスタの電圧−電流特性を例示している。これらの図の横軸はゲート電圧Ｖｇであり、縦軸はドレイン電流Ｉｄである。
【００３８】
なお、薄膜トランジスタ１０のチャネル幅は２６μｍ（マイクロメートル）であり、チャネル長は１１μｍである。そして、ソース電極１８１とドレイン電極１８２との間のソース−ドレイン電圧Ｖｄは、１５Ｖ（ボルト）とした。なお、電圧−電流特性の測定においては、ゲート電圧Ｖｇの上昇時と下降時との往復の測定が行われた。
【００３９】
図３（ａ）〜（ｃ）に表したように、アニール処理無し、並びに、アニール温度Ｔａが２５０℃及び２８０℃の場合は、電圧−電流特性はヒステリシスを示した。
【００４０】
これに対し、図３（ｄ）〜（ｉ）に表したように、アニール温度Ｔａが３００℃以上の場合は、電圧−電流特性はヒステリシスを示さなかった。  
このように、アニール温度Ｔａが３００℃以上において、ヒステリシスのない良好な電圧−電流特性が得られる。
【００４１】
さらに、これらの結果から、薄膜トランジスタの移動度μ及びしきい値電圧Ｖｔｈを算出した。なお、移動度μ及びしきい値電圧Ｖｔｈは、図３（ａ）〜（ｉ）に例示した電圧−電流特性における、ソース−ドレイン電圧Ｖｄが１５Ｖでの飽和領域の特性（Ｉｄ＝１／２・Ｃｏｘ・μ・Ｗ／Ｌ・（Ｖｇ−Ｖｔｈ）２：ここで、Ｃｏｘは単位面積あたりのゲート絶縁膜容量であり、Ｗはチャネル幅であり、Ｌはチャネル長である）より算出した。
【００４２】
図４は、本発明の第１の実施形態に係る薄膜トランジスタの特性を例示するグラフ図である。  
すなわち、同図（ａ）は、移動度μとアニール温度Ｔａとの関係を表し、同図（ｂ）は、しきい値電圧Ｖｔｈとアニール温度Ｔａとの関係を表している。これらの図の横軸はアニール温度Ｔａであり、同図（ａ）の縦軸は移動度μであり、同図（ｂ）の縦軸はしきい値電圧Ｖｔｈである。
【００４３】
図４（ａ）及び（ｂ）に表したように、アニール温度Ｔａが２８０℃以下の場合は、移動度μは７ｃｍ２／Ｖｓ以下であり、しきい値電圧Ｖｔｈは３．８Ｖ以上であった。
【００４４】
一方、アニール温度Ｔａが３００℃以上の場合は、移動度μは１２ｃｍ２／Ｖｓ以上であり、しきい値電圧Ｖｔｈは３．５Ｖ以下であった。  
すなわち、アニール温度Ｔａが３００以上になると、急激に移動度μが上昇する。
【００４５】
そして、アニール温度Ｔａが３２０℃〜３８０℃においては、移動度μは１３〜１６ｃｍ２／Ｖｓになり、しきい値電圧Ｖｔｈは２．７〜０．５Ｖとなる。
【００４６】
さらに、アニール温度Ｔａが４００℃の場合は、移動度μは１７ｃｍ２／Ｖｓとさらに上昇するものの、しきい値電圧Ｖｔｈが大幅に下がり−２Ｖと、負の値になった。
【００４７】
このように、アニール温度Ｔａが２８０℃以下の第１温度帯ＴＲ１では、移動度μが小さく、しきい値電圧Ｖｔｈが大きい。
【００４８】
そして、アニール温度Ｔａが３００℃以上で４００℃未満の第２温度帯ＴＲ２では、移動度μが大幅に上昇し、しきい値電圧Ｖｔｈが低下する。  
すなわち、移動度μは、アニール温度Ｔａが２８０℃から３００℃に上昇したときに、不連続的に急激に上昇している。そして、しきい値電圧Ｖｔｈは、アニール温度Ｔａが２５０℃から２８０℃に上昇したときに、不連続的に急激に低下している。
【００４９】
そして、アニール温度Ｔａが４００℃以上の第３温度帯ＴＲ３では、移動度μが上昇するが、しきい値電圧Ｖｔｈが急激に減少する。
【００５０】
この内、第２温度帯ＴＲ２と第３温度帯ＴＲ３が、本実施形態に係る薄膜トランジスタに相当する。ここで、アニール温度Ｔａが３６０℃の場合を実施形態に係る薄膜トランジスタ１０ａとし、アニール温度Ｔａが４００℃の場合を実施形態に係る薄膜トランジスタ１０ｂとする。  
一方、第１温度帯ＴＲ１は、比較例に相当する。ここで、第１温度帯ＴＲ１であるアニール温度Ｔａが２５０℃の場合を、比較例に係る薄膜トランジスタ１９とする。
【００５１】
以下、これら薄膜トランジスタ１０ａ、１０ｂ及び１９の半導体層１３０の構造を透過電子顕微鏡（ＴＥＭ:Transmission Electron Microscope）によって解析した結果を説明する。また、ＴＥＭ像をデジタルフーリエ変換した像がさらに解析され、この結果についても説明する。
【００５２】
図５は、本発明の第１の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像である。  
すなわち、同図（ａ）は、上記のアニール温度Ｔａが３６０℃である薄膜トランジスタ１０ａの半導体層１３０のＴＥＭ像である。また、同図（ｂ）は、同図（ａ）の像のうちでフーリエ変換される領域Ａ１及び領域Ｂ１を表している。同図（ｃ）は、同図（ａ）の像のうちの領域Ａ１及び領域Ｂ１をそれぞれフーリエ変換して得られたフーリエ変換像Ａ１ｆ及びフーリエ変換像Ｂ１ｆを表している。なお、同図（ｃ）においては、図の見易さのために、フーリエ変換像Ａ１ｆ及びフーリエ変換像Ｂ１ｆの表示位置は、それぞれの基となるＴＥＭ像の領域Ａ１及び領域Ｂ１とは異なる位置に配置されている。
【００５３】
図６は、本発明の第１の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像のフーリエ変換像を例示している。  
すなわち、同図（ａ）及び（ｂ）は、それぞれ、図５（ｃ）に例示したフーリエ変換像Ａ１ｆ及びフーリエ変換像Ｂ１ｆを拡大して表示した像である。
【００５４】
図７は、本発明の第１の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像である。  
すなわち、同図（ａ）は、上記のアニール温度Ｔａが４００℃である薄膜トランジスタ１０ｂの半導体層１３０のＴＥＭ像である。また、同図（ｂ）は、同図（ａ）の像のうちでフーリエ変換される領域Ｃ１及び領域Ｄ１を表している。同図（ｃ）は、同図（ａ）の像のうちの領域Ｃ１及び領域Ｄ１をそれぞれフーリエ変換して得られたフーリエ変換像Ｃ１ｆ及びフーリエ変換像Ｄ１ｆを表している。なお、同図（ｃ）においては、図の見やすさのために、フーリエ変換像Ｃ１ｆ及びフーリエ変換像Ｄ１ｆの表示位置は、それぞれの基となる像の領域Ｃ１及び領域Ｄ１とは異なる位置に配置されている。また、同図（ｄ）は、同図（ａ）によって観察された微細粒を、図を見易くするために、実線で示したものである。
【００５５】
図８は、本発明の第１の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像のフーリエ変換像を例示している。  
すなわち、同図（ａ）及び（ｂ）は、それぞれ、図７（ｃ）に例示したフーリエ変換像Ｃ１ｆ及びフーリエ変換像Ｄ１ｆを拡大して表示した像である。
【００５６】
図７（ａ）及び（ｄ）に表したように、アニール温度Ｔａが４００℃の場合は、半導体層１３０内に複数の微細粒１３３が観察される。微細粒１３３は、内部に周期性を有する領域である。微細粒１３３と領域１３４との間には、境界１３５が認識できる。微細粒１３３の内部には、周期性に基づく縞模様が観察される。一方、領域１３４には縞模様が観察されず、領域１３４の周期性は微細粒１３３よりも低い。この縞模様は、微細粒１３３が有する周期性に基づく格子像に対応する。すなわち、アニール温度Ｔａが４００℃の場合は、半導体層１３０のＴＥＭ像において格子像が観察される。
【００５７】
また、図７（ｂ）に表したように、半導体層１３０のＴＥＭ像の一部の領域（フーリエ変換領域Ｃ１及びフーリエ変換領域Ｄ１）が、フーリエ変換される。
【００５８】
図７（ｃ）に表したように、このＴＥＭ像のフーリエ変換領域Ｃ１及びフーリエ変換領域Ｄ１をそれぞれフーリエ変換して得られたフーリエ変換像Ｃ１ｆ及びフーリエ変換像Ｄ１ｆにおいては、微細粒１３３の内部の周期性に基づいて、原理的に電子線回折パターンと同じ像が観察される。
【００５９】
すなわち、図８（ａ）に例示したように、フーリエ変換像Ｃ１ｆにおいては、中央の輝点Ｃｆ０の他に、輝点Ｃｆ０を中心とした点対称の位置に、輝点Ｃｆ１〜Ｃｆ４が観察されている。この輝点Ｃｆ１〜Ｃｆ４は、フーリエ変換領域Ｃ１の内部の周期構造に基づく回折パターン像である。
【００６０】
また、図８（ｂ）に例示したように、フーリエ変換像Ｄ１ｆにおいては、中央の輝点Ｄｆ０の他に、輝点Ｄｆ０を中心とした点対称の位置に、輝点Ｄｆ１〜Ｄｆ６が観察されている。この輝点Ｄｆ１〜Ｄｆ６は、フーリエ変換領域Ｄ１の内部の周期性に基づく回折パターン像である。なお、図８（ｂ）の像において、図中の上下方向において互いに近接している輝点Ｄｆ３と輝点Ｄｆ４との組み合わせと、輝点Ｄｆ５と輝点Ｄｆ６との組み合わせとは、ＴＥＭ像を撮像した際の試料において撮像の奥行き方向に存在した２つの異なる微細粒に相当していると推測される。
【００６１】
このように、アニール温度Ｔａが４００℃である半導体層１３０においては、原子の配列に周期性を有する微細粒１３３が形成されている。すなわち、ＴＥＭ像において、微細粒１３３の形状が認識でき、格子像が観察される。さらに、ＴＥＭ像をフーリエ変換した像において、回折パターン像が観察される。
【００６２】
一方、図５（ａ）に表したように、アニール温度Ｔａが３６０℃の場合のＴＥＭ像においては、半導体層１３０内に微細粒は明確には観察されない。
【００６３】
図５（ｂ）に表したように、半導体層１３０のＴＥＭ像の一部の領域（フーリエ変換領域Ａ１及びフーリエ変換領域Ｂ１）が、フーリエ変換される。
【００６４】
図５（ｃ）に表したように、このＴＥＭ像のフーリエ変換領域Ａ１及びフーリエ変換領域Ｂ１をそれぞれフーリエ変換して得られたフーリエ変換像Ａ１ｆ及びフーリエ変換像Ｂ１ｆにおいては、回折パターン像は明確には観察されないものの、周期性に基づく輝点（スポット）が観察される。
【００６５】
すなわち、図６（ａ）に例示したように、フーリエ変換像Ａ１ｆにおいては、中央の輝点Ａｆ０の他に、輝点Ａｆ０を中心とした点対称の位置に、輝点Ａｆ１及びＡｆ２が観察されている。この輝点Ａｆ１及びＡｆ２は、フーリエ変換領域Ａ１の内部の周期性に基づく回折現象による像である。
【００６６】
また、図６（ｂ）に例示したように、フーリエ変換像Ｂ１ｆにおいても、輝点Ｂｆ０を中心とした点対称の位置に、輝点Ｂｆ１及びＢｆ２が観察されている。この輝点Ｂｆ１及びＢｆ２も、フーリエ変換領域Ｂ１の内部の周期性に基づく回折現象による像である。
【００６７】
このように、アニール温度Ｔａが３６０℃においては、ＴＥＭ像において明確な微細粒１３３の形状は認識できず、格子像が観察されないものの、ＴＥＭ像をフーリエ変換した像において、周期性に基づく輝点Ａｆ１及びＡｆ２、並びに、輝点Ｂｆ１及びＢｆ２が観察される。このことから、半導体層１３０内に、周期性を有する微細粒１３３が形成されていると判定できる。
【００６８】
一方、図示しないが、アニール温度Ｔａが２５０℃である薄膜トランジスタ１９の場合は、半導体層１３０のＴＥＭ像において、微細粒は全く認識できず、格子像が観察されず、また、ＴＥＭ像をフーリエ変換した像においても周期性に基づく輝点は観察されなかった。
【００６９】
すなわち、アニール温度Ｔａが低い２５０℃では、微細粒は形成されておらず、アニール温度が３６０℃では、非常に小さい領域ではあるが、内部に周期性を有する微細粒１３３が形成されており、アニール温度Ｔａの上昇と共に、微細粒１３３の大きさが大きくなり、アニール温度Ｔａが４００℃になると、ＴＥＭ像で微細粒１３３が観察される大きさにまで微細粒１３３が成長したものと考えられる。
【００７０】
現状の観察手段（ＴＥＭ）の性能から考えると、半導体層１３０が比較的重い原子（Ｉｎ等）を含むため、微細粒１３３内には５周期程度以上の金属元素の配列の周期性があり、微細粒１３３における結晶軸と観察方向の軸が一致したときに、ＴＥＭ像をフーリエ変換した像において輝点が観察されたと考えられる。
【００７１】
そして、半導体層１３０のＩｎＧａＺｎＯ膜１３０ａを正方形（立方体）で近似すると、５周期の結晶の大きさは、１．５ｎｍ程度と見積もることができる。このことから、アニール温度Ｔａが３６０℃及び４００℃である薄膜トランジスタ１０ａ及び１０ｂにおける半導体層１３０は、大きさが１．５ｎｍ以上の微細粒１３３を含むと判断される。
【００７２】
図７（ｄ）に表したように、アニール温度Ｔａが４００℃の場合には、微細粒１３３の像が比較的明確に観察される。半導体層１３０において、内部が実質的に均質な領域のそれぞれが、微細粒１３３のそれぞれに対応する。そして、図７（ｄ）に例示したＴＥＭ像から微細粒１３３の大きさを読み取ると、観察される微細粒１３３の大きさは、５ｎｍ以下である。
【００７３】
ＴＥＭ像において、内部が実質的に均質な領域の面積の平方根を、微細粒１３３の粒径と定義する。そして、粒径が２ｎｍ以上である微細粒１３３に関して粒径の平均値を求めた。すなわち、ＴＥＭ像において、比較的明確に微細粒１３３の形状が認識できる大きさである２ｎｍ以上の微細粒１３３に関して粒径を計測し、その平均値を微細粒１３３の粒径の平均値とする。アニール温度Ｔａが４００℃の場合には、微細粒１３３の粒径の平均値は、３．５ｎｍであった。
【００７４】
すなわち、本実施形態に相当する、アニール温度Ｔａが３００℃〜４００℃の範囲においては、半導体層１３０に、原子の配列に周期性を有する微細粒１３３が形成されており、微細粒１３３の粒径の平均値は、３．５ｎｍ以下である。
【００７５】
なお、アニール温度Ｔａが４００℃よりも高くなると、微細粒１３３の粒径の平均値は、アニール温度Ｔａが４００℃である場合よりも大きくなり、複数の微細粒１３３のうちの粒径が２ｎｍ以上の微細粒１３３の粒径の平均値は、３．５ｎｍよりも大きくなる。
【００７６】
このように、ＩｎＧａＺｎＯ膜１３０ａ（半導体層１３０）は、アニール温度Ｔａが低い場合（例えば第１温度帯ＴＲ１）、アモルファス状態の膜であるか、結晶構造（周期性）を有しているとしても、粒径が１．５ｎｍに満たない状態の微細粒を含む膜である。  
そして、アニール温度Ｔａが高い場合（第２温度帯ＴＲ２及び第３温度帯ＴＲ３）においては、ＩｎＧａＺｎＯ膜１３０ａの結晶が成長し、ＩｎＧａＺｎＯ膜１３０ａは、粒径が１．５ｎｍ以上の微細粒１３３を含むようになる。
【００７７】
このように、アニール温度Ｔａの上昇につれて微細粒１３３が形成され、微細粒１３３の粒径が大きくなる現象と、薄膜トランジスタの特性と、に相関がある。例えば、アニール温度Ｔａの上昇に対して移動度μが急激に上昇する温度で、微細粒１３３の形成が促進され、微細粒１３３の粒径の拡大が促進されているものと推測される。
【００７８】
既に説明したように、アニール温度Ｔａが２８０℃から３００℃に上昇したときに移動度μが不連続的に急激に上昇し、アニール温度Ｔａが２５０℃から２８０℃に上昇したときにしきい値電圧Ｖｔｈが不連続的に急激に低下していることから、アニール温度Ｔａが２８０℃付近〜３００℃において、半導体層１３０の微細粒１３３の成長の促進が始まるものと推定できる。
【００７９】
そして、アニール温度Ｔａが第２温度帯ＴＲ２（３００℃以上で４００℃未満であり、具体的には３００℃以上で３８０℃以下）においては、半導体層１３０のＴＥＭ像において、格子像が観察されず、ＴＥＭ像をフーリエ変換して得られた像において、微細粒１３３の周期性に基づく輝点が観察され、半導体層１３０が微細粒１３０を含むと判定できる。
【００８０】
また、アニール温度Ｔａが比較的高い温度（例えば、第３温度帯ＴＲ３）においては、半導体層１３０のＴＥＭ像において格子像が観察され、また、ＴＥＭ像をフーリエ変換して得られた像においては、微細粒１３３の内部の周期性に基づく明確な回折パターン像が観察される。
【００８１】
図４（ａ）に例示したように、移動度μは、アニール温度Ｔａが３００℃以上において、低温の第１温度帯ＴＲ１に比べて不連続に急激に上昇することから、３００℃以上において、微細粒１３３が存在すると判定できる。さらに、より確実には、アニール温度Ｔａが３２０℃以上で、微細粒１３３が存在すると判定できる。
【００８２】
このように、アニール温度Ｔａは３２０℃以上が望ましく、これにより、移動度μが向上できる。
【００８３】
すなわち、アニール温度Ｔａが第２温度帯ＴＲ２の少なくとも３２０℃以上４００℃未満において、ＴＥＭ像においては、半導体層１３０内に格子像は観察されないものの、ＴＥＭ像をフーリエ変換して得られた像において、微細粒１３３の周期性に基づく輝点が観察され、半導体層１３０が微細粒１３０を含むと判定できる。
【００８４】
そして、既に説明したように、アニール温度Ｔａが４００℃の場合には、移動度μは向上するものの、しきい値電圧Ｖｔｈの低下が大きくなり、しきい値電圧Ｖｔｈは負極性となる。このしきい値電圧Ｖｔｈの低下は、アニール温度Ｔａの上昇によって微細粒１３３が大きくなり、半導体層１３０と、半導体層１３０の上下のゲート絶縁膜１２０及びチャネル保護層１４０と、のそれぞれの界面や、微細粒１３３どうしの粒界に、酸素欠損が発生し、これによるドナー準位によってもたらされたものと推測される。
【００８５】
薄膜トランジスタを、液晶表示装置や有機ＥＬ表示装置等に応用する場合、移動度μは大きいことが好ましいが、しきい値電圧Ｖｔｈは、回路構成の制約から、０Ｖ〜３Ｖ程度が好ましい。特に、表示装置の画素のスイッチングの他に、駆動回路にも薄膜トランジスタを用いる場合には、しきい値電圧Ｖｔｈは、正の値であることが好ましい。
【００８６】
このため、アニール温度Ｔａは４００℃未満（例えば３８０℃以下）であることが、さらに望ましい。すなわち、半導体層１３０内の微細粒１３３が比較的小さく、ＴＥＭ像においては、半導体層１３０内に格子像は観察されないものの、ＴＥＭ像をフーリエ変換して得られた像において、微細粒１３３の周期性に基づく輝点が観察される条件がさらに望ましい。この条件においては、複数の微細粒１３３のうちの粒径が２ｎｍ以上の微細粒１３３の粒径の平均値は、３．５ｎｍよりも小さい。
【００８７】
これにより、しきい値電圧Ｖｔｈが正の値に設定でき、薄膜トランジスタを表示装置などに応用した場合などにおいて、回路構成が簡単になり、また、画素以外に駆動回路にも薄膜トランジスタを適用でき、さらに高集積度で高信頼性の表示装置が実現し易くなる。
【００８８】
なお、ＩｎＧａＺｎＯ膜１３０ａの固相での微結晶化は、膜中の含有酸素量と関係がある。すなわち、酸素欠損量が多いと低温から微結晶化が始まるが、酸素欠損量が著しく多いと、膜が低抵抗化し、良好な電流−電圧特性を得ることが難しい。
【００８９】
これに対し、本実施形態に係る薄膜トランジスタ１０、１０ａ、１０ｂにおいては、半導体層１３０（ＩｎＧａＺｎＯ膜１３０ａ）を、チャネル保護層１４０（ＳｉＯ２膜１４０ａ）で覆い、この状態でアニールを行うことで、上記の著しい酸素欠損を抑制している。これにより、適切な粒径の微細粒１３３を半導体層１３０内に形成することと、良好な電流−電圧特性と、を両立することができる。
【００９０】
さらに、本実施形態に係る薄膜トランジスタ１０ａの動作信頼性について、比較例を参しながら説明する。  
図９は、本発明の第１の実施形態に係る薄膜トランジスタの特性を例示するグラフ図である。  
すなわち、同図は、本実施形態に係る薄膜トランジスタ１０ａ、及び、比較例の薄膜トランジスタ１９における高温動作寿命試験の結果を例示している。この高温動作寿命試験は、バイアス・温度ストレス試験であり、８０℃の温度で、薄膜トランジスタにＶｇ＝１５Ｖ及びＶｄ＝０Ｖの電圧ストレスを印加し続けた時の、薄膜トランジスタのしきい値電圧Ｖｔｈの初期値からのシフト量（しきい値電圧シフトΔＶｔｈ）が評価された。同図の横軸は、バイアス印加の経過時間ｔ１であり、縦軸は、しきい値電圧シフト量ΔＶｔｈである。
【００９１】
図９に表したように、アニール温度Ｔａが２５０℃である比較例の薄膜トランジスタ１９においては、経過時間ｔ１が１００００秒の時に、しきい値電圧シフト量ΔＶｔｈは約２．１Ｖと、バイアス印加の時間ｔ１の経過と共に、しきい値電圧Ｖｔｈが大きくシフトする。これに対し、アニール温度Ｔａが３６０℃であり微細粒１３３を含む、本実施形態に係る薄膜トランジスタ１０ａにおいては、経過時間ｔ１が１００００秒の時に、しきい値電圧シフト量ΔＶｔｈは０．３３Ｖと非常に小さい。
【００９２】
このように、本実施形態に係る薄膜トランジスタにおいては、バイアス・温度ストレス試験において良好な結果を示したが、これは、適切なアニール温度Ｔａを用いることで半導体層１３０中に微細粒１３３が形成され、アモルファス状態から結晶化状態へ変化することで、電圧ストレスへの耐性が向上したことが原因であると考えられる。
【００９３】
半導体層１３０内における微細粒１３３の分散状態について説明する。  
図１０は、薄膜トランジスタにおける半導体層の構成を例示する模式図である。  
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、上記の薄膜トランジスタ１０ａ、１０ｂ及び１９における半導体層１３０の構成をモデル的に例示している。また、同図（ｄ）は、別の比較例の薄膜トランジスタ１９ａのおける半導体層１３０の構成をモデル的に例示している。
【００９４】
図１０（ａ）に表したように、アニール温度Ｔａが３６０℃である、実施形態に係る薄膜トランジスタ１０ａの半導体層１３０には、粒径が小さい微細粒１３３が、Ｘ、Ｙ及びＺ軸方向に分散されている。微細粒１３３において粒径が２ｎｍを超えるものは非常に少量である（２ｎｍ以上の粒径をもつものの粒径の平均値は３．５ｎｍよりも小さい）。なお、微細粒１３３の周囲の領域１３４は、主に１．５ｎｍ〜２ｎｍの粒径を有する微細粒の集合であるが、その一部はアモルファス状態であっても良い。
【００９５】
図１０（ｂ）に表したように、アニール温度Ｔａが４００℃である、実施形態に係る薄膜トランジスタ１０ｂの半導体層１３０内には、粒径が大きい微細粒１３３が、Ｘ、Ｙ及びＺ軸方向に分散されている。微細粒１３３の粒径の平均値は、３．５ｎｍである。なお、この場合も、微細粒１３３の周囲の領域１３４は、主に１．５〜２ｎｍの粒径を有する微細粒の集合であるが、その一部はアモルファス状態であっても良い。
【００９６】
本実施形態に係る薄膜トランジスタ１０ａ及び１０ｂにおいては、微細粒１３３が半導体層１３０内に３次元的に分散されており、所望の電流−電圧特性とすることができ、そして高移動度の良好な特性を有する薄膜トランジスタを実現できる。
【００９７】
図１０（ｃ）に表したように、アニール温度Ｔａが２５０℃である比較例の薄膜トランジスタ１９の半導体層１３０には、微細粒１３３が形成されておらず、半導体層１３０の全体が、アモルファス状態である。このため、移動度μが低い。
【００９８】
図１０（ｄ）に表したように、別の比較例の薄膜トランジスタ１９ａの半導体層１３０には、柱状の結晶粒１３６が形成されている。柱状の結晶粒１３６は、例えば半導体層１３０の下地であるゲート絶縁膜１２０から半導体層１３０中に向かって成長している。このような柱状の結晶粒１３６は、半導体層１３０の金属酸化物が比較的結晶成長し易い場合に形成される。このような結晶粒１３６は、Ｚ軸方向に対して平行な軸を有しており、結晶粒１３６は、Ｘ−Ｙ平面内に２次元的に配置され、半導体層１３０において３次元的に分散されていない。このため、例えば、Ｚ軸方向において過度に抵抗が低くなり、所望の電流−電圧特性を発揮することができない。
【００９９】
このように、本実施形態に係る薄膜トランジスタにおいては、半導体層１３０は、半導体層１３０内に３次元的に分散され、原子の配列に周期性を有する複数の微細粒１３３を含むことが望ましい。
【０１００】
なお、ＩｎＧａＺｎＯ膜１３０ａを用いた薄膜トランジスタにおいて、例えば、ソース電極１８１及びドレイン電極１８２を形成した後に、３００℃以上の高温でアニールをすると、ＩｎＧａＺｎＯ膜１３０ａから、ソース電極１８１及びドレイン電極１８２の側に向けて、酸素が移動することがある。
【０１０１】
例えば、ソース電極１８１及びドレイン電極１８２のバリアメタルとして、Ｍｏ膜やＴｉ膜を用いた場合にも、ＩｎＧａＺｎＯ膜１３０ａからソース電極１８１及びドレイン電極１８２の側に酸素が移動し、薄膜トランジスタの電流−電圧特性において、しきい値電圧Ｖｔｈが負方向にシフトする等の特性劣化を示すことがある。
【０１０２】
従って、半導体層１３０内に微細粒１３３を形成するための上記のアニール処理は、ＩｎＧａＺｎＯ膜１３０ａと、ソース電極１８１及びドレイン電極１８２と、が接していない状態で行うことが好ましい。
【０１０３】
すなわち、図２（ｃ）〜図２（ｅ）に関して説明したように、ＩｎＧａＺｎＯ膜１３０ａにおける微細粒１３３の形成のためのアニール処理（図２（ｃ）に例示した処理）は、ソース電極１８１及びドレイン電極１８２となる膜の形成（図２（ｅ）に例示した工程）よりも前に行われることが望ましい。
【０１０４】
図１１は、本発明の第１の実施形態に係る別の薄膜トランジスタの構成を例示する模式図である。  
すなわち、同図（ｂ）は模式的平面図であり、同図（ａ）は同図（ｂ）のＢ−Ｂ’線断面図である。  
図１１に表したように、本実施形態に係る別の薄膜トランジスタ１１も、ゲート電極１１０と、ゲート電極１１０に対向して設けられた半導体層１３０と、ゲート電極１１０と半導体層１３０との間に設けられたゲート絶縁膜１２０と、半導体層１３０に電気的に接続され、互いに離間したソース電極１８１及びドレイン電極１８２と、を備える。
【０１０５】
半導体層１３０は、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む。そして、半導体層１３０は、半導体層１３０内に３次元的に分散され、原子の配列に周期性を有する複数の微細粒を含む。
【０１０６】
薄膜トランジスタ１１においては、Ｚ軸方向からみたときのチャネル保護層１４０の平面パターン形状は、ゲート電極１１０上を横切る半導体層１３０のエッジを覆うパターン形状である。すなわち、チャネル保護層１４０は、半導体層１３０のＹ軸方向の端を覆う。
【０１０７】
このような構成の薄膜トランジスタ１１は、既に説明した薄膜トランジスタ１０の製造方法の一部を変形することで製造できる。
【０１０８】
図１２は、本発明の第１の実施形態に係る別の薄膜トランジスタの製造方法を例示する工程順模式的断面図である。  
なお、同図において左側の部分は、ＴＦＴ領域ＴＦＲに対応し、右側の部分は、接続部領域ＣＰＲに対応する。
【０１０９】
まず、図１２（ａ）に表したように、図２（ａ）に関して説明した方法と同様にして、基板１０５の主面１０５ａの上に、ゲート電極１１０となるＡｌ膜１１０ａ及びＭｏ膜１１０ｂを成膜し、所定のパターン形状に加工する。そして、接続部領域ＣＰＲにおいても、接続部１１５の一部となるＡｌ膜１１０ａ及びＭｏ膜１１０ｂとが、所定のパターン形状に加工される。
【０１１０】
その後、図１２（ｂ）に表したように、図２（ｂ）に関して説明したのと同様にして、ゲート絶縁膜１２０となるＳｉＯ２膜１２０ａを成膜する。このときの成膜温度は、例えば３００℃以上が好ましい。さらに、ＳｉＯ２膜１２０ａの上に、半導体層１３０となるＩｎＧａＺｎＯ膜１３０ａを、例えば２０ｎｍの厚さで成膜する。  
そして、フォトリソグラフィとエッチングによって、ＩｎＧａＺｎＯ膜１３０ａを所定のパターン形状に加工する。なお、エッチング液としては、希釈したシュウ酸を用いることができる。
【０１１１】
さらに、チャネル保護層１４０となるＳｉＯ２膜１４０ａを、例えば２００ｎｍの厚さで、例えばＳｉＨ４及びＮ２Ｏを用いたＰＥ−ＣＶＤ法で成膜する。このときの、成膜時の基板温度は２７０℃とされる。この後、ＳｉＯ２膜１４０ａを所定のパターン形状に加工する。この際、チャネル保護層１４０のパターン形状は、ゲート電極１１０上を横切るＩｎＧａＺｎＯ膜１３０ａの端（Ｙ軸方向における端）を覆うパターン形状とされる。なお、ＳｉＯ２膜１４０ａの加工において、基板１０５が透光性である場合は、裏面露光とマスク露光とを組み合わせて適用することができる。また、このときのエッチングには、ＣＦ４を用いたＲＩＥを適用できる。
【０１１２】
この後、図１２（ｃ）に表したように、窒素雰囲気のアニール炉で、例えば３４０℃のアニール温度Ｔａで１時間保持し、アニール処理を行う。これにより、アモルファス状態のＩｎＧａＺｎＯ膜１３０ａ内に微細粒１３３が形成される。
【０１１３】
その後、図１２（ｄ）に表したように、図２（ｄ）に関して説明した方法と同様の方法によって、接続部領域ＣＰＲにおいて、半導体層１３０及びゲート絶縁膜１２０（ＳｉＯ２膜１２０ａ）を選択的に除去し、接続部１１５を形成するためのコンタクトホール１１５ｈを形成する。ＳｉＯ２膜１２０ａのエッチングにおいては、例えばバファードフッ酸を用いることができる。
【０１１４】
その後、図１２（ｅ）に表したように、図２（ｄ）に関して説明した方法と同様の方法によって、ソース電極１８１及びドレイン電極１８２を形成する。
【０１１５】
この後、例えばパッシベーション膜として、ＳｉＯ２膜を形成し、その上にさらにＳｉＮ膜を形成した後、電極取り出しのための開口を形成する。そして、プロセス中のダメージを除去するために、例えば２６０℃で１時間程度のダメージ除去処理を行い、図１１に例示した薄膜トランジスタ１１が完成する。なお、この時のダメージ除去処理は、窒素中で行うことができる。
【０１１６】
薄膜トランジスタ１１においては、半導体層１３０が微細粒１３３を含むことで、高移動度を実現できる。
【０１１７】
なお、例えば上記のパッシベーション膜の上に、ドレイン電極１８２と接続された画素電極を形成することで、ＴＦＴ−ＬＣＤ用のアクティブマトリクス基板が作製される。この時、パッシベーション膜の上に、透明樹脂層やカラーフィルタ層（着色層）を形成し、その上に画素電極を形成しても良い。
【０１１８】
なお、ＩｎＧａＺｎＯ膜１３０ａを半導体層１３０に用いたＴＦＴ−ＬＣＤ用のアクティブマトリクス基板の薄膜トランジスタにおいて、４００ｎｍ付近の波長を有する光が照射されつつ駆動されると、特性劣化を起こすことがある。
【０１１９】
このとき、本実施形態に係る薄膜トランジスタ１０、１０ａ、１０ｂ及び１１においては、ＩｎＧａＺｎＯ膜１３０ａ内に微細粒１３３が形成されることで、４００ｎｍ付近の波長を有する光が照射されつつ駆動されたときの特性劣化が格段に改善される。
【０１２０】
さらに、この劣化を抑制するために、薄膜トランジスタへの光の照射量を低減する構成を採用することができる。すなわち、薄膜トランジスタ１０、１０ａ、１０ｂ及び１１の構成においては、基板１０５の側からの光に対してはゲート電極１１０が遮光膜となるため、半導体層１３０の上側（基板１０５とは反対側）に遮光層を設けると良い。
【０１２１】
アクティブマトリクス基板にカラーフィルタ層を設ける場合、４００ｎｍ付近の光に対する透過率は、Ｇ色（緑色）のカラーフィルタ層が低いので、画素の色にかかわらず、薄膜トランジスタの上に緑色のカラーフィルタ層を設けることが望ましい。この構成に関しては後述する。
【０１２２】
上記の薄膜トランジスタ１０、１０ａ、１０ｂ及び１１は、ボトムゲート構造の薄膜トランジスタである。すなわち、ゲート電極１１０は、基板１０５の主面１０５ａ上に設けられ、半導体層１３０は、ゲート電極１１０の基板１０５とは反対の側に設けられる。  
そして、チャネル保護層１４０が設けられる場合には、チャネル保護層１４０は、半導体層１３０のゲート電極１１０とは反対の側に設けられる。  
ただし、本発明はこれに限らず、トップゲート構造でも良い。
【０１２３】
（第２の実施の形態）
本実施形態に係る薄膜トランジスタは、トップゲート構造を有する。  
図１３は、本発明の第２の実施形態に係る別の薄膜トランジスタの構成を例示する模式図である。  
すなわち、同図（ｂ）は模式的平面図であり、同図（ａ）は同図（ｂ）のＢ−Ｂ’線断面図である。  
図１３に表したように、本発明の第２の実施形態に係る薄膜トランジスタ１２も、ゲート電極１１０と、ゲート電極１１０に対向して設けられた半導体層１３０と、ゲート電極１１０と半導体層１３０との間に設けられたゲート絶縁膜１２０と、半導体層１３０に電気的に接続され、互いに離間したソース電極１８１及びドレイン電極１８２と、を備える。
【０１２４】
そして、この場合には、半導体層１３０は、基板１０５の主面１０５ａの上に設けられ、ゲート電極１１０は、半導体層１３０の基板１０５とは反対の側に設けられている。すなわち、基板１０５の主面１０５ａの上に、半導体層１３０、ゲート絶縁膜１２０及びゲート電極１１０が、この順で設けられている。  
なお、この場合の基板１０５も、半導体層１３０が設けられる部分の表面が、絶縁性である。
【０１２５】
そして、半導体層１３０、絶縁膜１２０及びゲート電極１１０は、層間絶縁膜１７０に覆われ、層間絶縁膜１７０の一部に、半導体層１３０に連通する電極用ホール１８１ｈ及び１８２ｈが設けられ、その内部に導電材料が埋め込まれて、ソース電極１８１及びドレイン電極１８２が形成されている。本具体例においては、その上にさらにパッシベーション膜１７５が設けられている。これにより、外部からの水分等からの影響を抑制し、信頼性を向上できる。
【０１２６】
この場合も、半導体層１３０は、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む。そして、半導体層１３０は、半導体層１３０に３次元的に分散され、原子の配列に周期性を有する複数の微細粒を含む。
【０１２７】
そして、電極用ホール１８１ｈとゲート電極１１０との間の領域１８１ｒの半導体層１３０（ＩｎＧａＺｎＯ膜１３０ａ）、及び、電極用ホール１８２ｈとゲート電極１１０との間の領域１８２ｒの半導体層１３０、においては、半導体層１３０の他の部分に比べて電気抵抗が低く設定されている。これにより、ソース電極１８１及びドレイン電極１８２と、ゲート電極１１０と、の間において所望の電流を流すことができ、所望の動作を実現し易い。
【０１２８】
図１４は、本発明の第２の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。  
なお、同図において左側の部分は、ＴＦＴ領域ＴＦＲに対応し、右側の部分は、接続部領域ＣＰＲに対応する。
【０１２９】
まず、図１４（ａ）に表したように、ガラスからなる基板１０５の主面１０５ａ上に、半導体層１３０となるＩｎＧａＺｎＯ膜１３０ａを、例えばリアクティブＤＣスパッタリング法で２０ｎｍの厚さで成膜し、所定のパターン形状に加工する。
【０１３０】
なお、基板１０５の主面１０５ａに、図示しない薄いバリアアンダーコート膜を設け、その上にＩｎＧａＺｎＯ膜１３０ａを形成しても良い。平坦な基板１０５上、または、平坦な薄いバリアアンダーコート膜上にＩｎＧａＺｎＯ膜１３０ａが成膜されると、良質なＩｎＧａＺｎＯ膜１３０ａを得易い。
【０１３１】
この後、図１４（ｂ）に表したように、ゲート絶縁膜１２０となるＳｉＯ２膜１２０ａを、例えばＳｉＨ４及びＮ２Ｏを用いたＰＥ−ＣＶＤ法で、１００ｎｍの厚さで形成する。  
この時、ゲート絶縁膜１２０の電気的安定性を向上させ、ＴＦＴのゲート電圧ストレス耐性を上げるために、ゲート絶縁膜１２０となるＳｉＯ２膜１２０ａの成膜温度をできるだけ高温にすることが望ましいが、ＩｎＧａＺｎＯ膜１３０ａは高温に曝すことによって、表面の酸素の脱離が生じ低抵抗化するので、ＳｉＯ２膜１２０ａの成膜の際には、成膜チャンバーのＮ２Ｏプラズマ中で基板温度の昇温を行い、Ｎ２Ｏプラズマ中にＳｉＨ４ガスを徐々に供給する方法が有効である。特に、ＳｉＯ２膜１２０ａの成膜の初期においては、ＳｉＨ４／Ｎ２Ｏのガス流量比を１／１００以下に設定することで、ＳｉＯ２の成膜温度を３５０℃まで上げても、ＩｎＧａＺｎＯ膜１３０ａの低抵抗化を防ぐことができ、信頼性の高いゲート絶縁膜１２０を成膜することが可能になる。
【０１３２】
ゲート絶縁膜１２０となるＳｉＯ２膜１２０ａの成膜温度によっては、ＳｉＯ２膜１２０ａの成膜中に、ＩｎＧａＺｎＯ膜１３０ａの結晶化を進行させ、ＩｎＧａＺｎＯ膜１３０ａ内に微細粒１３３を形成することが可能である。しかし、ＳｉＯ２膜１２０ａの成膜温度は、微細粒１３３の形成のためには不十分であることが多い。このため、より安定して所望の微細粒１３３を形成して、所望の特性の薄膜トランジスタ１２を得るために、大気雰囲気のアニール炉で例えば３４０℃で１時間保持するアニール処理を実施することが望ましい。これにより、ＩｎＧａＺｎＯ膜１３０ａ内に微細粒１３３を、より安定して形成することができる。
【０１３３】
その後、例えば、ゲート電極１１０となるＴｉ膜１１０ｃ、Ａｌ膜１１０ｄ及びＴｉ膜１１０ｅをそれぞれ３０ｎｍ、１５０ｎｍ及び３０ｎｍの厚さで、スパッタリングにより成膜した後、ゲート電極１１０及びゲート絶縁膜１２０を所定のパターン形状に加工する。
【０１３４】
なお、このパターン加工においては、塩素及び三塩化ホウ素を用いたリアクティブドライエッチングによってゲート電極１１０を所定のパターン形状にパターニング加工し、ガスをＣ４Ｆ８に切り替えることで、同じパターン形状でゲート絶縁膜１２０を引き続きエッチングして、ゲート絶縁膜１２０をパターニング加工する方法を採用できる。
【０１３５】
その後、図１４（ｃ）に表したように、層間絶縁膜１７０としてＳｉＯ２膜１７１を、例えばＴＥＯＳを用いたＰＥ−ＣＶＤ法で３５０ｎｍの厚さで成膜する。  
このとき、ＳｉＯ２膜１７１の成膜温度を例えば２３０℃とすることで、電極用ホール１８１ｈとゲート電極１１０との間の領域１８１ｒ、及び、電極用ホール１８２ｈとゲート電極１１０との間の領域１８２ｒ、の電気抵抗を下げることができる。なお、このときのＴＥＯＳと酸素のガス比は、７：５００である。  
なお、ＳｉＨ４とＮ２Ｏを用いたＰＥ−ＣＶＤ法でＳｉＯ２膜１７１を堆積しても良い。その際のＳｉＨ４とＮ２Ｏのガス比は、例えば５：３００である。
【０１３６】
この後、フォトリソグラフィにより、ＩｎＧａＺｎＯ膜１３０ａ上に、ソース電極１８１及びドレイン電極１８２のための電極用ホール１８１ｈ及び１８２ｈを形成する。この加工には、例えばＣＨＦ３を用いたリアクティブイオンエッチングを用いることができる。なお、この時、接続部領域ＣＰＲにおいては、層間絶縁膜１７０（ＳｉＯ２膜１７１）には、接続部１１５と連通したコンタクトホール１７０ｈが形成される。
【０１３７】
この後、図１４（ｄ）に表したように、ソース電極１８１及びドレイン電極１８２となるＴｉ膜１６４、Ａｌ膜１６５及びＴｉ膜１６６が、それぞれ３０ｎｍ、２００ｎｍ及び３０ｎｍの膜厚で成膜される。なお、この積層膜は、電極用ホール１８１ｈ及び１８２ｈ、並びに、コンタクトホール１７０ｈの内部に埋め込まれる。その後、この積層膜は、所定のパターン形状に加工される。なお、この加工の際には、ゲート電極１１０の加工と同様に、塩素及び三塩化ホウ素を用いたリアクティブドライエッチングを用いることができる。
【０１３８】
さらに、図１４（ｅ）に表したように、この上に、パッシベーション膜１７５となるＳｉＮ膜を、例えば厚さ２００ｎｍで、ＰＥ−ＣＶＤで成膜し、電極の取り出し部等の開口１７５ｈを形成する。この後、プロセス中の素子ダメージを除去するために、窒素雰囲気において２６０℃で１時間程度のダメージ除去処理を行うことで、図１３に例示した薄膜トランジスタ１２が作製できる。
【０１３９】
薄膜トランジスタ１２においては、半導体層１３０が、半導体層１３０内に３次元的に分散され、原子の配列に周期性を有する複数の微細粒１３３を含むことで、高移動度が実現できる。また、トップゲート構造を採用し、さらに、パッシベーション膜１７５を設けることで、半導体層１３０が効果的に保護され、長期信頼性が向上できる。
【０１４０】
なお、パッシベーション膜１７５に用いたＳｉＮ膜は、膜中に比較的多量に水素を含む方が、水に対する阻止能が高いという性質がある。水に対する阻止能を向上させるために、比較的多量の水素を含むＳｉＮ膜をパッシベーション膜１７５に用いた場合において、例えば、紫外線等による素子ダメージを除するためのアニールによって、パッシベーション膜１７５中の水素が、ゲート電極１１０の下のチャネル部（半導体層１３０）に拡散し、薄膜トランジスタ１２のしきい値電圧Ｖｔｈが低下することがある。この時、本実施形態に係る薄膜トランジスタ１２のように、ゲート電極１１０として、水素の拡散を抑制する効果が高い、Ｔｉ膜１６４、Ａｌ膜１６５及びＴａ膜１６６を挿入した構成を適用することで、このしきい値電圧Ｖｔｈの低下を抑制することができる。
【０１４１】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の実施形態に係る薄膜トランジスタを用いたアクティブマトリクス型表示装置である。以下、一例として、第１の実施形態に係る薄膜トランジスタ１０を用いたアクティブマトリクス型液晶表示装置について説明する。
【０１４２】
図１５は、本発明の第３の実施形態に係るアクティブマトリクス型表示装置の要部の構成を例示する模式図である。  
すなわち、図１５（ａ）は、本実施形態に係るアクティブマトリクス型表示装置３０の２つの画素の構成を例示する模式的平面図であり、図１５（ｂ）は、図１５（ａ）のＣ−Ｃ’線断面図である。なお、図１５（ｂ）は、図１５（ａ）よりも拡大して図示されている。
【０１４３】
図１５（ａ）及び（ｂ）に表したように、アクティブマトリクス型表示装置３０は、マトリクス状に配置された複数の薄膜トランジスタ１０と、それぞれの薄膜トランジスタ１０のゲート電極１１０に接続された走査線２１０と、それぞれの薄膜トランジスタ１０のソース電極１８１に接続された信号線２２０と、それぞれの薄膜トランジスタ１０のドレイン電極１８２に接続された画素電極１９０と、画素電極１９０に与えられる電気信号によって、光学特性が変化する光学素子３００（この場合は液晶層３０１）と、を備える。
【０１４４】
なお、液晶層３０１は、画素電極１９０に対向して設けられた対向基板３０５の対向電極３１０と、画素電極１９０と、の間に設けられる。  
すなわち、アクティブマトリクス基板１０６（基板１０５）の主面１０５ａ上に、薄膜トランジスタ１０と、走査線２１０と、信号線２２０と、画素電極１９０と、が設けられ、アクティブマトリクス基板１０６に対向して、対向電極３１０を有する対向基板３０５が設置され、画素電極１９０と対向電極３１０との間に、液晶層３０１が設けられる。  
なお、上記において、ソース電極１８１とドレイン電極１８２とは互いに入れ替えても良い。
【０１４５】
また、図１５に例示したアクティブマトリクス型表示装置３０は、走査線２１０に対して平行に設けられた補助容量線２３０と、補助容量線２３０に接続された補助容量電極２４０と、をさらに有している。
【０１４６】
薄膜トランジスタ１０の上には、パッシベーション膜１７５が設けられている。パッシベーション膜１７５には画素開口部１７５ｏが設けられており、画素開口部１７５ｏにおいて、画素電極１９０は露出している。なお、図１５（ａ）においては、パッシベーション膜１７５は省略され、パッシベーション膜１７５の画素開口部１７５ｏが、実線で示されている。
【０１４７】
なお、画素電極１９０には、半導体層１３０となるＩｎＧａＺｎＯ膜１３０ａが低抵抗化された膜が用いられている。
【０１４８】
なお、図示しないが、例えば、画素電極１９０及び対向電極３１０の表面に液晶層３０１のための配向膜が設けられ、また、アクティブマトリクス基板１０６と対向基板１０５とを挟むように２枚の偏光板が設けられ、また、必要に応じて、アクティブマトリクス基板１０６及び対向基板１０５と、偏光板と、のそれぞれの間に位相差板が設けられ、さらに、必要に応じてバックライトを設けることができる。
【０１４９】
光学素子３００は、液晶層３０１に限らず、例えば有機ＥＬ層のように電気信号によって発光するものでも良い。すなわち、光学素子３００は、電気信号によって、光学特性が変化する、及び、発光する、の少なくともいずれかを行う。
【０１５０】
図１６は、本発明の第３の実施形態に係るアクティブマトリクス型表示装置の等価回路を例示する回路図である。  
図１６に表したように、本発明の第３の実施形態に係るアクティブマトリクス型表示装置３０の１つの要素においては、光学素子３００となる液晶層３０１は、画素電極１９０と対向電極３１０とに挟まれた電気的負荷であり、それが、補助容量電極２４０で形成される補助容量Ｃｓと並列に接続される。そして、これらは、薄膜トランジスタ１０を介して信号線２２０と接続され、走査線２１０によって薄膜トランジスタ１０のゲート電極１１０を、順次オン・オフし、所望の電荷を液晶層３０１に書き込み、アクティブマトリクス型表示装置３０は表示を行う。
【０１５１】
アクティブマトリクス型表示装置３０は、薄膜トランジスタ１０の半導体層１３０が微細粒１３３を含むことで、電流駆動性能が高く、高い表示性能を実現できる。また、パッシベーション膜１７５が設けられており、長期信頼性が高い。
【０１５２】
なお、上記においては、薄膜トランジスタ１０を用いる例として説明したが、本発明の実施形態に係る任意の薄膜トランジスタ、及び、その変形の薄膜トランジスタを用いることができる。
【０１５３】
図１７は、本発明の第３の実施形態に係る別のアクティブマトリクス型表示装置の要部の構成を例示する模式図である。  
すなわち、図１７（ａ）は、本実施形態に係る別のアクティブマトリクス型表示装置３０ａの要部の構成を例示する模式的平面図であり、図１７（ｂ）は、図１７（ａ）のＤ−Ｄ’線断面図である。  
図１７（ａ）及び（ｂ）に表したように、アクティブマトリクス型表示装置３０ａも、薄膜トランジスタ１３と、走査線２１０と、信号線２２０と、画素電極１９０と、光学素子３００（この場合は液晶層３０１）と、を備える。
【０１５４】
図１７（ａ）に表したように、この場合の薄膜トランジスタ１３においては、ゲート絶縁膜１２０の上に、ソース電極１８１及びドレイン電極１８２が設けられ、その上に、半導体層１３０となるＩｎＧａＺｎＯ膜１３０ａが設けられ、その上に、チャネル保護層１４１が設けられている。このチャネル保護層１４１には、シリコン酸化膜が用いられる。
【０１５５】
なお、図１７（ａ）においては、チャネル保護層１４１は省略され、チャネル保護層１４１の画素開口部１４１ｏが、実線で示されている。チャネル保護層１４１は、パッシベーション膜としての機能も有する。
【０１５６】
なお、図示しないが、チャネル保護層１４１の上に、例えばＳｉＮからなるパッシベーション膜１７５をさらに設けても良い。この場合には、パッシベーション膜１７５には、画素電極１９０が露出されるように、画素開口部が設けられる。
【０１５７】
薄膜トランジスタ１３も、半導体層１３０が、半導体層１３０内に３次元的に分散され、原子の配列に周期性を有する微細粒１３３を含むことで、移動度が高い。そして、アクティブマトリクス型表示装置３０ａは、電流駆動特性が高く、高い表示性能を実現できる。
【０１５８】
以下、このような構成の薄膜トランジスタ１３及びアクティブマトリクス型表示装置３０ａの製造方法の例について説明する。
【０１５９】
図１８は、本発明の第３の実施形態に係る薄膜トランジスタ及びアクティブマトリクス型表示装置の製造方法を例示する工程順模式的断面図である。
なお、同図において左側の部分は、ＴＦＴ領域ＴＦＲに対応し、右側の部分は、接続部領域ＣＰＲに対応し、中央部分は、画素電極１９０が形成される画素領域ＰＰＲに対応する。
【０１６０】
まず、図１８（ａ）に表したように、図２（ａ）に関して説明した方法と同様にして、基板１０５の主面１０５ａの上に、ゲート電極１１０となるＡｌ膜１１０ａ及びＭｏ膜１１０ｂを成膜し、所定のパターン形状に加工する。そして、接続部領域ＣＰＲにおいても、接続部１１５の一部となるＡｌ膜１１０ａ及びＭｏ膜１１０ｂとが、所定のパターン形状に加工される。
【０１６１】
その後、図１８（ｂ）に表したように、図２（ｂ）に関して説明したのと同様にして、ゲート絶縁膜１２０となるＳｉＯ２膜１２０ａを成膜する。このときの成膜温度は、例えば３００℃以上が好ましい。
【０１６２】
その後、図１８（ｃ）に表したように、さらに、ＳｉＯ２膜１２０ａの上に、信号線２２０、並びに、ソース電極１８１及びドレイン電極１８２となるＭｏ膜１６１、Ａｌ膜１６２及びＭｏ膜１６３を、例えば、それぞれ３０ｎｍ、２００ｎｍ及び５０ｎｍの厚さで、スパッタリング法により成膜し、所定のパターン形状に、燐酸、酢酸及び硝酸の混酸を用いて加工する。
【０１６３】
この後、図１８（ｄ）に表したように、半導体層１３０及び画素電極１９０となるＩｎＧａＺｎＯ膜１３０ａを、例えば、リアクティブＤＣスパッタリング法で、例えば３０ｎｍの厚さで成膜する。この時、用いるターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎの原子数比で、例えば１：１：１である。
【０１６４】
なお、ＩｎＧａＺｎＯ膜１３０ａ（半導体層１３０）の厚さとＴＦＴの特性との関係に関する実験結果から、ＩｎＧａＺｎＯ膜１３０ａの厚さは１０ｎｍ〜３０ｎｍが望ましい。
【０１６５】
なお、ソース電極１８１及びドレイン電極１８２の端でＩｎＧａＺｎＯ膜１３０ａが段切れしないように、ソース電極１８１及びドレイン電極１８２の端部が斜面となるように、前述のＭｏ膜１６１、Ａｌ膜１６２及びＭｏ膜１６３の加工は、テーパーエッチング加工とされる。
【０１６６】
そして、フォトリソグラフィとエッチングによって、ＩｎＧａＺｎＯ膜１３０ａを、半導体層１３０と、画素電極１９０と、のパターン形状の島状に加工する。このとき、エッチング液としては、希釈したシュウ酸を用いることができる。
【０１６７】
この後、図１８（ｅ）に表したように、チャネル保護層１４１となるＳｉＯ２膜１４１ａを、例えば厚さ２００ｎｍで、ＳｉＨ４及びＮ２Ｏを用いたＰＥ−ＣＶＤ法で成膜する。このとき、ＳｉＯ２膜１４１ａの成膜時の基板１０５の温度は２７０℃とされ、成膜チャンバーのＮ２Ｏプラズマ中で基板１０５の昇温が行われ、Ｎ２Ｏプラズマ中にＳｉＨ４ガスが徐々に供給される。また、ＳｉＯ２膜１４１ａの成膜の初期においては、ＳｉＨ４／Ｎ２Ｏのガス流量比が１／１００以下に設定される。これにより、ＩｎＧａＺｎＯ膜１３０ａに接触するＳｉＯ２膜１４１ａの下側の部分において酸素が十分に供給され、ＩｎＧａＺｎＯ膜１３０ａの表面における酸素の不足が抑制でき、良好な特性が得られる。
【０１６８】
この後、大気雰囲気のアニール炉で、例えば３４０℃のアニール温度Ｔａにおいて、１時間保持するアニール処理を施し、アモルファス状態のＩｎＧａＺｎＯ膜１３０ａの結晶化を促進し、半導体層１３０内に微細粒１３３を形成する。  
なお、本具体例では、ＩｎＧａＺｎＯ膜１３０ａとソース電極１８１及びドレイン電極１８２が接した状態でアニールが行われるため、アニール温度は、微細粒１３３の形成が可能な低めの温度に設定されている。また、ソース電極１８１及びドレイン電極１８２に用いられる材料がＴｉ、Ａｌ及びＴｉの場合は、ＴｉがＩｎＧａＺｎＯ膜１３０ａから酸素を奪い易いため、ソース電極１８１及びドレイン電極１８２に用いられる材料は、Ｍｏ、Ａｌ及びＭｏの構成の方が望ましい。
【０１６９】
なお、必要に応じて、水分等の進入防止のために、パッシベーション膜としてＳｉＮ膜を、例えばＰＥ−ＣＶＤによって例えば５０ｎｍの厚さで成膜しても良い。なお、この際の基板温度は２６０℃前後が適当である。
【０１７０】
その後、電極取り出しのために、接続部１１５に対応した部分のＳｉＯ２膜１４１ａと、画素電極１９０の上の部分のＳｉＯ２膜１４１ａと、を除去する。
【０１７１】
なお、ＳｉＯ２膜１４１ａが除去されて露出されたＩｎＧａＺｎＯ膜１３０ａの電気抵抗は、例えばシート抵抗が１ＭΩ／ｓｑｕａｒｅ以上の非常に高抵抗であるが、例えば、水素プラズマ等の還元性のプラズマで処理をすることにより低抵抗化することができ、例えばシート抵抗は１０ｋΩ／ｓｑｕａｒｅ以下にすることができる。
【０１７２】
その後、プロセス中の素子ダメージを除去するために、例えば窒素雰囲気で２６０℃の温度で１時間程度のダメージ除去処理を行うことで、図１７に例示した薄膜トランジスタ１３及びアクティブマトリクス基板１０６が形成できる。
【０１７３】
この後、アクティブマトリクス基板１０６と、例えばカラーフィルタを有する対向基板３０５と、が互いに対向して設置され、その間に、液晶層３０１が、滴下法または注入法によって配置される。そして、必要に応じて偏光板や位相差板が配置され、また、所定の駆動回路を接続し、そして必要に応じてバックライトを配置して、図１７に例示したアクティブマトリクス型表示装置３０ａが作製できる。
【０１７４】
図１９は、本発明の第３の実施形態に係る別のアクティブマトリクス型表示装置の要部の構成を例示する模式図である。  
すなわち、図１９（ａ）は、本実施形態に係る別のアクティブマトリクス型表示装置３０ｂの赤色の画素の構成を例示する模式的平面図であり、図１９（ｂ）は、図１９（ａ）のＥ−Ｅ’線断面図である。
【０１７５】
図１９（ａ）及び（ｂ）に表したように、本実施形態に係る別のアクティブマトリクス型表示装置３０ｂにおいては、薄膜トランジスタ１０の上に着色層３３０が設けられている。以下では、着色層３３０として、緑色着色層、青色着色層及び赤色着色層を用いる場合として説明する。なお、本発明はこれに限らず、着色層３３０として、例えば、シアン色、マジェンタ色及びイエロー色の着色層を用いても良い。
【０１７６】
本具体例では、アクティブマトリクス基板１０６（基板１０５）の上に、複数の薄膜トランジスタ１０がマトリクス状に配置され、その上に、緑色着色層３３０Ｇが設けられている。そして、赤色の画素電極１９０に対応する部分に赤色着色層３３０Ｒが設けられ、その上に画素電極１９０が設けられている。画素電極１９０は、赤色着色層３３０Ｒに設けられたコンタクトホール１９０ｈを介してドレイン電極１８２と電気的に接続されている。なお、緑色及び青色の画素電極１９０のそれぞれには、それぞれの色に対応する着色層３３０が設けられる。
【０１７７】
図２０は、本発明の第３の実施形態に係る別のアクティブマトリクス型表示装置の着色層の構成を例示する模式的平面図である。  
すなわち、同図は、着色層３３０として、緑色着色層３３０Ｇ、青色着色層３３０Ｂ及び赤色着色層３３０Ｒがこの順番で形成される場合の各工程における着色層３３０の状態を例示している。同図（ａ）は、緑色着色層３３０Ｇの形成後の状態に対応し、同図（ｂ）は、青色着色層３３０Ｂの形成後の状態に対応し、同図（ｃ）は、赤色着色層３３０Ｒの形成後の状態に対応している。
【０１７８】
図２０（ａ）〜（ｃ）に表したように、アクティブマトリクス基板１０６には、緑色画素配列１９２Ｇ、青色画素配列１９２Ｂ及び赤色画素配列１９２Ｒが設けられる。本具体例では、これらの画素配列は帯状方式で配列しているが、本発明はこれに限らず、画素配列の方式は任意である。  
緑色画素配列１９２Ｇ、青色画素配列１９２Ｂ及び赤色画素配列１９２Ｒのそれぞれに、緑色画素１９１Ｇ、青色画素１９１Ｂ及び赤色画素１９１Ｒが設けられる。
【０１７９】
図２０（ａ）に表したように、緑色着色層３３０Ｇは、緑色画素１９１Ｇに対応する部分と、全ての色の画素の薄膜トランジスタ１０（緑色画素用薄膜トランジスタ１０Ｇ、青色画素用薄膜トランジスタ１０Ｂ及び赤色画素用薄膜トランジスタ１０Ｒ）の上と、に形成される。
【０１８０】
そして、図２０（ｂ）に表したように、青色着色層３３０Ｂは、青色画素１９１Ｂに対応する部分と、青色画素用薄膜トランジスタ１０Ｂの上と、に設けられている。
【０１８１】
そして、図２０（ｃ）に表したように、赤色着色層３３０Ｒは、赤色画素１９１Ｒに対応する部分と、緑色画素用薄膜トランジスタ１０Ｇ及び赤色画素用薄膜トランジスタ１０Ｒの上と、に形成される。
【０１８２】
なお、緑色着色層３３０Ｇ、青色着色層３３０Ｂ及び赤色着色層３３０Ｒのそれぞれには、画素電極１９０とドレイン電極１８２との接続のためのコンタクトホール１９０ｈが設けられる。
【０１８３】
このように、本具体例においては、薄膜トランジスタ１０の上に、３色の着色層のうち、４００ｎｍ付近の光の透過率が最も低い、緑色着色層３３０Ｇが積層されて形成される。これにより、薄膜トランジスタ１０の半導体層１３０への４００ｎｍ付近の波長の光の入射を遮蔽することができる。これにより、アクティブマトリクス基板１０６に４００ｎｍ付近の波長を有する光が照射されつつ、薄膜トランジスタ１０が駆動されたときにおける特性劣化がさらに改善される。
【０１８４】
なお、上記においては、薄膜トランジスタ１０の上に、緑色着色層３３０Ｇと赤色着色層３３０Ｒとの積層膜が形成される例であるが、本発明はこれに限らず、４００ｎｍ付近の光の透過率が最も低い着色層が薄膜トランジスタ１０の上に形成されれば良い。薄膜トランジスタ上に設けられる着色層３３０（遮光層）を積層構造とする場合、薄膜トランジスタが設けられるアクティブマトリクス基板１０６と、対向基板３０５と、の間の間隔を揃えるため、薄膜トランジスタ上の着色層３３０の厚さを、各画素でできるだけ均一になるようにすると良い。例えば、緑色画素用薄膜トランジスタ１０Ｇ、青色画素用薄膜トランジスタ１０Ｂ及び赤色画素用薄膜トランジスタ１０Ｒの上に、緑色着色層３３０Ｇ、青色着色層３３０Ｂ及び赤色着色層３３０Ｒの３層を、積層して形成しても良い。これにより、光の遮光性がさらに向上する。
【０１８５】
また、緑色着色層３３０Ｇ、青色着色層３３０Ｂ及び赤色着色層３３０Ｒの形成の順番は任意である。  
なお、緑色着色層３３０Ｇ、青色着色層３３０Ｂ及び赤色着色層３３０Ｒには、それぞれの色を有する着色レジストを用いても良く、また、それぞれの色を有する樹脂層を設け、別のレジストを用いてその樹脂層を所定のパターン形状に加工しても良い。また、薄膜トランジスタの上に設ける遮光層として、黒色レジストを用いても良い。
【０１８６】
（第４の実施の形態）
本発明の第４の実施形態に係るアクティブマトリクス型表示装置は、本発明の実施形態に係る薄膜トランジスタのいずれかを用いたアクティブマトリクス型有機ＥＬ（Electro Luminescence）表示装置である。  
図２１は、本発明の第４の実施形態に係るアクティブマトリクス型表示装置の等価回路を例示する回路図である。  
図２１（ａ）及び（ｂ）は、有機ＥＬを用いた２種類のアクティブマトリクス型表示装置６０及び６１の等価回路の例である。
【０１８７】
図２１（ａ）に表したように、本実施形態に係るアクティブマトリクス型表示装置６０は、画素選択用の第１トランジスタＴｒ１と、電源線３２０に接続され、有機ＥＬ層３０２を駆動する画素駆動用のトランジスタＤＴｒと、を備えている。これら第１トランジスタＴｒ１及び画素駆動用のトランジスタＤＴｒに上記の実施形態に係る薄膜トランジスタを使用できる。
【０１８８】
また、図２１（ｂ）に表したように、本実施形態に係る別のアクティブマトリクス型表示装置６１は、画素選択用の第１〜第４トランジスタＴｒ１〜Ｔｒ４と、画素駆動用のトランジスタＤＴｒと、を備えている。第２トランジスタＴｒ２のゲートは、ｎ番目の走査線２１０ｎに接続され、第１トランジスタＴｒ１及び第４トランジスタＴｒ４のゲートは、（ｎ−１）番目の走査線２１０ｎ−１に接続されている。これら第１〜第４トランジスタＴｒ１〜Ｔｒ４及び画素駆動用のトランジスタＤＴｒに、上記の実施形態に係る任意の薄膜トランジスタを使用できる。
【０１８９】
これらのアクティブマトリクス型表示装置６０及び６１も、マトリクス状に配置された複数の薄膜トランジスタ１０と、それぞれの薄膜トランジスタ１０のゲート電極１１０に接続された走査線２１０と、それぞれの薄膜トランジスタ１０のソース電極１８１に接続された信号線２２０と、それぞれの薄膜トランジスタ１０のドレイン電極１８２に接続された画素電極１９０と、画素電極１９０に与えられる電気信号によって、光学特性が変化する光学素子３００（この場合は有機ＥＬ層３０２）と、を備える。
【０１９０】
これらのアクティブマトリクス型表示装置６０及び６１は、本発明の実施形態に係る薄膜トランジスタを使用しているので、高移動度が実現でき、高表示性能、高信頼性、高生産性のアクティブマトリクス型表示装置を提供できる。
【０１９１】
（第５の実施の形態）
本発明の第５の実施形態に係る薄膜トランジスタの製造方法は、ゲート電極１１０と、ゲート電極１１０に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含み、３次元的に分散され、原子の配列に周期性を有する複数の微細粒１３３を含む半導体層１３０と、ゲート電極１１０と半導体層１３０との間に設けられたゲート絶縁膜１２０と、半導体層１３０に電気的に接続され、互いに離間したソース電極１８１及びドレイン電極１８２と、を有する薄膜トランジスタの製造方法である。
【０１９２】
図２２は、本発明の第５の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。  
図２２に表したように、本実施形態に係る薄膜トランジスタの製造方法は、ゲート電極１１０と、ゲート絶縁膜１２０と、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜（ＩｎＧａＺｎＯ膜１３０ａ）と、の積層膜を形成する工程（ステップＳ１１０）と、積層膜を３２０℃以上３８０℃以下の酸素雰囲気で加熱処理（アニール処理）して、酸化物膜内に、微細粒１３３を形成する工程（ステップＳ１２０）と、酸化物膜に接続されるように、ソース電極１８１及びドレイン電極１８２を形成する工程（ステップＳ１３０）と、を備える。
【０１９３】
そして、上記の記積層膜の形成（ステップＳ１１０）は、基板１０５の主面１０５ａに酸化物膜を形成し、酸化物膜の上にシリコン酸化膜からなるゲート絶縁膜１２０を形成し、ゲート絶縁膜１２０の上にゲート電極１１０を形成して、酸化物膜が、ゲート絶縁膜１２０に覆われる構成を形成する工程（例えば、図１４（ａ）及び（ｂ）に関して説明した工程）、または、基板１０５の主面１０５ａにゲート電極１１０を形成し、ゲート電極１１０の上にゲート絶縁膜１２０を形成し、ゲート絶縁膜１２０の上に酸化物膜を形成し、酸化物膜の上に、シリコン酸化膜からなるチャネル保護層１４０（またはチャネル保護層１４１）を形成し、酸化物膜が、チャネル保護層に覆われる構成する工程（例えば、図２（ａ）及び（ｂ）に関して説明した工程、または、図１８（ａ）〜（ｅ）に関して説明した工程）のいずれかを含む。
【０１９４】
そして、上記の微細粒１３３を形成する工程（ステップＳ１２０）は、酸化物膜が、ゲート絶縁膜１２０及びチャネル保護層１４０（またはチャネル保護層１４１）であるシリコン酸化膜に覆われた状態で実施される。すなわち、ステップＳ１２０として、例えば、図１４（ｂ）に関して説明した工程、図２（ｃ）に関して説明した工程、または、図１８（ｅ）に関して説明した工程が実施される。
【０１９５】
このように、半導体層１３０となる酸化物膜（ＩｎＧａＺｎＯ膜１３０ａ）が、ゲート絶縁膜１２０及びチャネル保護層１４０（またはチャネル保護層１４１）であるシリコン酸化膜に覆われた状態で、積層膜が３２０℃以上３８０℃以下で加熱処理されることで、酸化物膜中に酸素不足を生じさせることなく、酸化物膜中に所望の大きさの微細粒１３３を形成することができる。これにより、酸化物半導体を用いた高移動度の薄膜トランジスタを製造することができる。
【０１９６】
なお、既に説明したように、ソース電極１８１及びドレイン電極１８２を形成した後に、３００℃以上の高温で加熱処理を実施するとＩｎＧａＺｎＯ膜１３０ａから酸素が、ソース電極１８１及びドレイン電極１８２の側に移動し、しきい値電圧Ｖｔｈが負方向にシフトする等の特性劣化を示すことがあるため、上記の加熱処理は、ソース電極１８１及びドレイン電極１８２と、が接していない状態で行うことが好ましい。すなわち、ステップ１２０は、ステップＳ１３０よりも前に実施されることが望ましい。これにより、より安定した特性の薄膜トランジスタを製造できる。
【０１９７】
また、例えば、チャネル保護層１４０（またはチャネル保護層１４１）となるＳｉＯ２膜１４０ａ（またはＳｉＯ２膜１４１ａ）は、基板温度が２３０℃以上のＰＥ−ＣＶＤ法で成膜されることが望ましい。チャネル保護層１４０となるＳｉＯ２膜１４０ａの成膜時の基板温度が２３０℃よりも低い場合は、珪素及び酸素以外の、原料ガスに起因する水素や場合によると炭素等が膜中に残留し、化学的及び電気的にも弱い絶縁膜になり易いが、基板温度を２３０℃以上にすることで、化学的及び電気的に強い絶縁膜が実現できる。
【０１９８】
ＳｉＯ２膜１４０ａ中に大量に水素が残留すると、その後のアニール工程によって、水素がＩｎＧａＺｎＯ膜１３０ａへ拡散し、チャネル層の低抵抗化を起こす。また、膜中に大量に水素を含むＳｉＯ２膜は、水素のサイトが電荷のトラップとなり、薄膜トランジスタのバックチャネルの電界を変化させ、薄膜トランジスタの信頼性を劣化させる原因となる。
【０１９９】
また、成膜方法として、スパッタリング法に比べＰＥ−ＣＶＤ法を採用することで、カバレッジのよい均一な構造のＳｉＯ２膜１４０ａが形成でき、ガスバリア性が向上できる。
【０２００】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、薄膜トランジスタを構成する基板、ゲート電極、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極、チャネル保護層、パッシベーション膜、着色層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２０１】
その他、本発明の実施の形態として上述した薄膜トランジスタを基にして、当業者が適宜設計変更して実施し得る全ての薄膜トランジスタも、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２０２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【産業上の利用可能性】
【０２０３】
本発明によれば、酸化物半導体を用いた高移動度の薄膜トランジスタ及びその製造方法が提供される。
【符号の説明】
【０２０４】
１０、１０ａ、１０ｂ、１１、１２、１３、１９、１９ａ…薄膜トランジスタ、
１０Ｂ…青色画素用薄膜トランジスタ、
１０Ｇ…緑色画素用薄膜トランジスタ、
１０Ｒ…赤色画素用薄膜トランジスタ、
３０、３０ａ、３０ｂ、６０、６１…アクティブマトリクス型表示装置、
１０５…基板、
１０５ａ…主面、
１０６…アクティブマトリクス基板、
１１０…ゲート電極、
１１０ａ…Ａｌ膜、
１１０ｂ…Ｍｏ膜、
１１０ｃ…Ｔｉ膜、
１１０ｄ…Ａｌ膜、
１１０ｅ…Ｔｉ膜、
１１５…接続部、
１１５ｈ…コンタクトホール、
１２０…ゲート絶縁膜、
１２０ａ…ＳＩＯ２膜、
１３０…半導体層、
１３０ａ…酸化物膜（ＩｎＧａＺｎＯ膜）、
１３３…微細粒、
１３４…領域、
１３５…境界、
１３６…結晶粒、
１４０、１４１…チャネル保護層、
１４０ａ、１４１ａ…ＳｉＯ２膜、
１４１ｏ…画素開口部、
１６１…Ｍｏ膜、
１６２…Ａｌ膜、
１６３…Ｍｏ膜、
１６４…Ｔｉ膜、
１６５…Ａｌ膜、
１６６…Ｔｉ膜、
１７０…層間絶縁膜、
１７０ｈ…コンタクトホール、
１７１…ＳｉＯ２膜、
１７５…パッシベーション膜、
１７５ｈ…開口、
１７５ｏ…画素開口部、
１８１…ソース電極、
１８１ｈ…電極用ホール、
１８１ｒ…領域、
１８２…ドレイン領域、
１８２ｈ…電極用ホール、
１８２ｒ…領域、
１９０…画素電極、
１９０ｈ…コンタクトホール、
１９１Ｂ…青色画素、
１９１Ｇ…緑色画素、
１９１Ｒ…赤色画素、
１９２Ｂ…青色画素配列、
１９２Ｇ…緑色画素配列、
１９２Ｒ…赤色画素配列、
２１０、２１０ｎ、２１０ｎ−１…走査線、
２２０…信号線、
２３０…補助容量線、
２４０…補助容量電極、
３００…光学素子、
３０１…液晶層、
３０２…有機ＥＬ層、
３０５…対向基板、
３１０…対向電極、
３２０…電源線、
３３０…着色層、
３３０Ｂ…青色着色層、
３３０Ｇ…緑色着色層、
３３０Ｒ…赤色着色層、
Ａ１、Ｂ１、Ｃ１、Ｄ１…フーリエ変換領域、
Ａ１ｆ、Ｂ１ｆ、Ｃ１ｆ、Ｄ１ｆ…フーリエ変換像、
Ａｆ０〜Ａｆ２、Ｂｆ０〜Ｂｆ２、Ｃｆ０〜Ｃｆ４、Ｄｆ０〜Ｄｆ６…輝点、
ＣＰＲ…接続部領域、
Ｃｓ…補助容量、
ＤＴｒ…トランジスタ、
Ｉｄ…ドレイン電流、
ＰＰＲ…画素領域、
Ｔａ…アニール温度、
ＴＦＲ…ＴＦＴ領域、
ＴＲ１〜ＴＲ３…第１〜第３温度帯、
Ｔｒ１〜Ｔｒ４…第１〜第４トランジスタ、
Ｖｄ…ドレイン電圧、
Ｖｇ…ゲート電圧、
Ｖｔｈ…しきい値電圧
【図１】
0005458102.tif 000002
【図２】
0005458102.tif 000003
【図４】
0005458102.tif 000004
【図９】
0005458102.tif 000005
【図１０】
0005458102.tif 000006
【図１１】
0005458102.tif 000007
【図１２】
0005458102.tif 000008
【図１３】
0005458102.tif 000009
【図１４】
0005458102.tif 000010
【図１５】
0005458102.tif 000011
【図１６】
0005458102.tif 000012
【図１７】
0005458102.tif 000013
【図１８】
0005458102.tif 000014
【図１９】
0005458102.tif 000015
【図２０】
0005458102.tif 000016
【図２１】
0005458102.tif 000017
【図２２】
0005458102.tif 000018
【図３】
0005458102.tif 000019
【図５】
0005458102.tif 000020
【図６】
0005458102.tif 000021
【図７】
0005458102.tif 000022
【図８】
0005458102.tif 000023