(57)【特許請求の範囲】
【請求項１】
入力電圧が入力される入力端子と、
前記入力電圧に基づいた出力信号が出力される出力端子と、
ゲートに前記入力電圧が入力され、前記入力電圧がローレベルの時に第１のノードを充電する第１のＰＭＯＳトランジスタと、
ゲートに前記入力電圧が入力され、前記入力電圧がハイレベルの時に前記第１のノードを放電する第１のＮＭＯＳトランジスタと、
ゲートに前記入力電圧が入力され、前記入力電圧がローレベルの時に前記第１のノードを充電する第２のＰＭＯＳトランジスタと、
前記第１のノードの電圧がローレベルの時に、前記第２のＰＭＯＳトランジスタの前記第１のノードへの充電経路を遮断する第１の遮断手段と、
前記第１のノードの電圧がハイレベルの時に、前記第１のノードを充電する第３のＰＭＯＳトランジスタと、を備え、
前記第２のＰＭＯＳトランジスタは他のトランジスタより駆動能力が小さく、前記第３のＰＭＯＳトランジスタは前記第２のＰＭＯＳトランジスタより駆動能力が小さく、
電源電圧が低いときは前記第３のＰＭＯＳトランジスタのみがヒステリシス回路として機能することを特徴とする入力回路。
【請求項２】
前記第１の遮断手段は、ＰＭＯＳトランジスタで構成したことを特徴とする請求項１記載の入力回路。
【請求項３】
前記第１のノードと前記出力端子の間に反転回路を備え、前記出力信号は前記反転回路の出力信号である請求項１または２記載の入力回路。
【請求項４】
入力電圧が入力される入力端子と、
前記入力電圧に基づいた出力信号が出力される出力端子と、
ゲートに前記入力電圧が入力され、前記入力電圧がローレベルの時に第１のノードを充電する第１のＰＭＯＳトランジスタと、
ゲートに前記入力電圧が入力され、前記入力電圧がハイレベルの時に前記第１のノードを放電する第１のＮＭＯＳトランジスタと、
ゲートに前記入力電圧が入力され、前記入力電圧がハイレベルの時に前記第１のノードを放電する第２のＮＭＯＳトランジスタと、
前記第１のノードの電圧がハイレベルの時に、前記第２のＮＭＯＳトランジスタの前記第１のノードへの充電経路を遮断する第２の遮断手段と、
前記第１のノードの電圧がローレベルの時に、前記第１のノードを放電する第３のＮＭＯＳトランジスタと、を備え、
前記第２のＮＭＯＳトランジスタは他のトランジスタより駆動能力が小さく、前記第３のＮＭＯＳトランジスタは前記第２のＮＭＯＳトランジスタより駆動能力が小さく、
電源電圧が低いときは前記第３のＮＭＯＳトランジスタのみがヒステリシス回路として機能することを特徴とする入力回路。
【請求項５】
前記第２の遮断手段は、ＮＭＯＳトランジスタで構成したことを特徴とする請求項４記載の入力回路。
【請求項６】
前記第１のノードと前記出力端子の間に反転回路を備え、前記出力信号は前記反転回路の出力信号である請求項４または５記載の入力回路。
【請求項７】
入力電圧が入力される入力端子と、
前記入力電圧に基づいた出力信号が出力される出力端子と、
ゲートに前記入力電圧が入力され、前記入力電圧がローレベルの時に第１のノードを充電する第１のＰＭＯＳトランジスタと、
ゲートに前記入力電圧が入力され、前記入力電圧がハイレベルの時に前記第１のノードを放電する第１のＮＭＯＳトランジスタと、
ゲートに前記入力電圧が入力され、前記入力電圧がローレベルの時に前記第１のノードを充電する第２のＰＭＯＳトランジスタと、
前記第１のノードの電圧がローレベルの時に、前記第２のＰＭＯＳトランジスタの前記第１のノードへの充電経路を遮断する第１の遮断手段と、
前記第１のノードの電圧がハイレベルの時に、前記第１のノードを充電する第３のＰＭＯＳトランジスタと、
ゲートに前記入力電圧が入力され、前記入力電圧がハイレベルの時に前記第１のノードを放電する第２のＮＭＯＳトランジスタと、
前記第１のノードの電圧がハイレベルの時に、前記第２のＮＭＯＳトランジスタの前記第１のノードへの充電経路を遮断する第２の遮断手段と、
前記第１のノードの電圧がローレベルの時に、前記第１のノードを放電する第３のＮＭＯＳトランジスタと、を備え、
前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタは他のトランジスタより駆動能力が小さく、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタは前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタより駆動能力が小さく、
電源電圧が低いときは前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのみがヒステリシス回路として機能することを特徴とする入力回路。
【請求項８】
前記第１の遮断手段は、ＰＭＯＳトランジスタで構成し、
前記第２の遮断手段は、ＮＭＯＳトランジスタで構成した、
ことを特徴とする請求項７記載の入力回路。
【請求項９】
前記第１のノードと前記出力端子の間に反転回路を備え、前記出力信号は前記反転回路の出力信号である請求項７または８記載の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における入力回路に関し、より詳しくは、ヒステリシス付き入力回路の電源電圧特性の改善に関する。
【背景技術】
【０００２】
従来のヒステリシス特性を有する入力回路を説明する（特許文献１参照。）。
【０００３】
図１４は、従来のヒステリシス付き入力回路を示す回路図である。入力端子４０１の入力電圧ＶＩＮがハイレベルからローレベルに移行する際は、ヒステリシス発生用のＰＭＯＳトランジスタ８０３はオフしている。従って、インバータ回路のしきい値電圧はＰＭＯＳトランジスタ８０１とＮＭＯＳトランジスタ９０１のオン抵抗の比で決まる。入力電圧ＶＩＮがローレベルからハイレベルに移行する際は、ヒステリシス発生用のＰＭＯＳトランジスタ８０３がオンしている。このため、その分だけＰＭＯＳトランジスタ８０１側のオン抵抗が、ＮＭＯＳトランジスタ９０１側に比べ小さくなる。従って、インバータ回路のしきい値電圧は２個のＰＭＯＳトランジスタ８０１及び８０３とＮＭＯＳトランジスタ９０１のオン抵抗の比で決まる。よって、インバータ回路のしきい値は、入力電圧ＶＩＮがローレベルからハイレベルに移行する時、入力電圧ＶＩＮがハイレベルからローレベルに移行する時より上昇する。すなわち、インバータ回路のしきい値はヒステリシスを有する。
【０００４】
また、図１５は、従来のヒステリシス付き入力回路の他の例を示す回路図である。入力電圧ＶＩＮがローレベルからハイレベルに移行する際、ＰＭＯＳトランジスタ８０４がオン状態になるのと連動して、スイッチング用のＰＭＯＳトランジスタ８０５がオフ状態となるため、図１４の回路より、スイッチング時の消費電流が低減できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２２９３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、以下に述べるように、ヒステリシス電圧や応答速度に電源電圧依存性が現れる。
【０００７】
先ず、図１５のヒステリシス付き入力回路について説明する。低電源電圧条件下で入力電圧ＶＩＮがローレベルからハイレベルに移行する時、入力電圧ＶＩＮがローレベルから回路のしきい値電圧に近づく。そしてＰＭＯＳトランジスタ８０１及び８０４のゲート−ソース間電圧がトランジスタしきい値を下回る。この時、弱反転領域に入るため、高電源電圧時よりオン抵抗が大きくなる。そのため、低電源電圧条件下では、ヒステリシス電圧が小さくなってしまう。また、低電源電圧時のヒステリシス電圧を大きくするため、ＰＭＯＳトランジスタ８０１側のオン抵抗に対する、ＮＭＯＳトランジスタ９０１側のオン抵抗の比を大きくすると、電源電圧が高い時回路のしきい値が高くなり、スイング幅の小さい入力信号を受け付けなくなる。そして、ＮＭＯＳトランジスタ９０１のオン抵抗を大きくすることに付随し、低電源電圧での応答速度も低下してしまう。
【０００８】
次に、図１４のヒステリシス付き入力回路について説明する。低電源電圧条件下で入力電圧がローレベルからハイレベルに移行する際、ＰＭＯＳトランジスタ８０１のゲート−
ソース間電圧がしきい値を下回り弱反転領域に入る。こうして、高電源電圧時よりオン抵抗が大きくなる。しかし、ＰＭＯＳトランジスタ８０３のゲート−ソース間電圧は、回路の出力端子４０２がハイレベルに反転するまでは、電源電圧に等しくなっている。このため、入力電圧がローレベルからハイレベルに移行する際のＰＭＯＳトランジスタ８０３のオン抵抗は、電源電圧がトランジスタしきい値以上あれば、電源電圧にほとんど依存しない。そして、低電源電圧条件下では、ＰＭＯＳトランジスタ８０３の電流駆動能力の影響が大きく見えるため、ＰＭＯＳトランジスタ側のオン抵抗が小さくなる。こうして、低電源電圧条件下では、ヒステリシス電圧が大きくなる。前述したように、回路のしきい値が高くなると、スイング幅の小さい入力信号を受け付けなくなる。そして、低電源電圧条件下で回路しきい値が高くなりすぎない様に設計すると、ＰＭＯＳトランジスタ８０１が回路のしきい値付近で、強反転領域で動作するような電源電圧条件下では、ヒステリシス電圧が小さくなってしまう。また、低電源電圧条件下では、ＰＭＯＳトランジスタ側に対するＮＭＯＳトランジスタ９０１の電流駆動能力が小さいため、低電源電圧条件下での応答速度が低下してしまう。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作するヒステリシス付き入力回路を提供する。
【課題を解決するための手段】
【００１０】
従来の課題を解決するために、本発明のヒステリシス付き入力回路は以下のような構成とした。
【００１１】
入力電圧が入力される入力端子と、入力電圧に基づいた出力信号が出力される出力端子と、入力電圧がローレベルの時に第１のノードを充電する第１のＰＭＯＳトランジスタと、入力電圧がハイレベルの時に第１のノードを放電する第１のＮＭＯＳトランジスタと、入力電圧がローレベルの時に第１のノードを充電する第２のＰＭＯＳトランジスタと、第１のノードの電圧がローレベルの時に第２のＰＭＯＳトランジスタの第１のノードへの充電経路を遮断する第１の遮断手段と、第１のノードの電圧がハイレベルの時に第１のノードを充電する第３のＰＭＯＳトランジスタと、を備えることを特徴とする入力回路。
【００１２】
また、入力電圧が入力される入力端子と、入力電圧に基づいた出力信号が出力される出力端子と、入力電圧がローレベルの時に第１のノードを充電する第１のＰＭＯＳトランジスタと、入力電圧がハイレベルの時に第１のノードを放電する第１のＮＭＯＳトランジスタと、入力電圧がハイレベルの時に第１のノードを放電する第２のＮＭＯＳトランジスタと、第１のノードの電圧がハイレベルの時に第２のＮＭＯＳトランジスタの第１のノードへの充電経路を遮断する第２の遮断手段と、第１のノードの電圧がローレベルの時に第１のノードを放電する第３のＮＭＯＳトランジスタと、を備えることを特徴とする入力回路。
【発明の効果】
【００１３】
本発明では、論理回路や演算増幅回路等を使用することなく、幅広い電源電圧条件下で大きなヒステリシス電圧を確保できる。また、ＰＭＯＳトランジスタ側のオン抵抗に対するＮＭＯＳトランジスタ側のオン抵抗比を従来技術より小さくすることができるので、従来技術と比較して低電源電圧動作での応答速度が低下を防止できる。さらに、従来回路より電源電圧依存性の小さいヒステリシス特性を得ることができるため、回路規模を大きくすることなく設計できる。
【００１４】
以上より、本発明の回路は、従来技術と比較し、回路規模を増大させることなく、ヒステリシス電圧や応答速度の電源電圧依存性を緩和する効果がある。
【図面の簡単な説明】
【００１５】
【図１】本実施形態の入力回路を示す回路図である。
【図２】第二の実施形態の入力回路を示す回路図である。
【図３】第三の実施形態の入力回路を示す回路図である。
【図４】第四の実施形態の入力回路を示す回路図である。
【図５】第五の実施形態の入力回路を示す回路図である。
【図６】第六の実施形態の入力回路を示す回路図である。
【図７】第七の実施形態の入力回路を示す回路図である。
【図８】第八の実施形態の入力回路を示す回路図である。
【図９】第九の実施形態の入力回路の第１の例を示す回路図ある。
【図１０】第九の実施形態の入力回路の第２の例を示す回路図ある。
【図１１】第九の実施形態の入力回路の第３の例を示す回路図ある。
【図１２】第九の実施形態の入力回路の第４の例を示す回路図ある。
【図１３】第十の実施形態の入力回路を示す回路図である。
【図１４】従来の入力回路の第１の例を示す回路図である。
【図１５】従来の入力回路の第２の例を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を、図面を参照して説明する。
【第一の実施形態】
【００１７】
図１は、本実施形態のヒステリシス特性を有する入力回路である。
【００１８】
本実施形態のヒステリシス特性を有する入力回路は、ＰＭＯＳトランジスタ１０１〜１０４と、ＮＭＯＳトランジスタ２０１と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。
【００１９】
ＰＭＯＳトランジスタ１０１、１０２及び、１０４のソースはＶＤＤ、ＮＭＯＳトランジスタ２０１のソースはＶＳＳに接続する。ＰＭＯＳトランジスタ１０１及び、ＮＭＯＳトランジスタ２０１は共に、ゲートは入力端子４０１に、ドレインはノードＮ１にそれぞれ接続する。インバータ５０１は、入力はノードＮ１、出力は出力端子４０２に接続する。ＰＭＯＳトランジスタ１０２は、ゲートは入力端子４０１に接続し、ドレインはノードＮ２に接続する。ＰＭＯＳトランジスタ１０３は、ゲートは出力端子４０２に接続し、ソースはノードＮ２に接続し、ドレインはノードＮ１に接続する。ＰＭＯＳトランジスタ１０３は、ノードＮ１とノードＮ２の間に遮断手段として設けられている。ＰＭＯＳトランジスタ１０４は、ゲートは出力端子４０２に接続し、ドレインはノードＮ１に接続する。ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ２０１はインバータ回路を構成している。
【００２０】
なお、図示はしないが、ＰＭＯＳトランジスタ１０１〜１０４のバックゲートはＶＤＤまたはソース電位より高い電位に接続し、ＮＭＯＳトランジスタ２０１のバックゲートはＶＳＳまたはソース電位より低い電位に接続する。
【００２１】
次に、本実施形態のヒステリシス特性を有する入力回路の動作について説明する。
【００２２】
入力端子４０１の入力電圧がハイレベルからローレベルに移行する時、出力端子４０２の電圧は、入力電圧が回路全体のしきい値を下回るまではハイレベルである。このため、ＰＭＯＳトランジスタ１０３及び１０４はオフ状態である。次に、入力電圧がＰＭＯＳト
ランジスタ１０１及びＮＭＯＳトランジスタ２０１から成る回路のしきい値を下回ると、ノードＮ１がハイレベルに移行し、出力端子４０２がハイレベルからローレベルに移行する。つまり、回路全体のしきい値はＰＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ２０１から成る回路のしきい値で決まり、この値は、ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ２０１のオン抵抗の比で決まる。
【００２３】
入力電圧がローレベルからハイレベルに移行する時、出力端子４０２の電圧は、入力電圧が回路全体のしきい値を超えるまではローレベルであり、ＰＭＯＳトランジスタ１０３及び１０４はオン状態である。このため、入力がハイレベルからローレベルに移行する時と比較し、ＰＭＯＳトランジスタ１０２及び、１０４の分だけＰＭＯＳトランジスタ１０１側のオン抵抗が小さくなる。こうして、回路全体のしきい値が上昇して、入力回路はヒステリシスを有する。
【００２４】
ここで、図１の回路図からＰＭＯＳトランジスタ１０４を除外して、ＰＭＯＳトランジスタ１０１〜１０３、ＮＭＯＳトランジスタ２０１、インバータ５０１から成る構成で電源電圧依存性を考える。低電源電圧で入力電圧がローレベルからしきい値電圧に近づく時、ＰＭＯＳトランジスタ１０１及び１０２は弱反転領域に入る。この時のＰＭＯＳトランジスタ１０１及び１０２のオン抵抗は、入力電圧がしきい値電圧付近であって強反転領域で動作する高電源電圧の時より大きくなる。このため、低電源電圧条件下では、ヒステリシス電圧が小さくなる。
【００２５】
次に、図１の回路図からＰＭＯＳトランジスタ１０２及び、１０３を除外して、ＰＭＯＳトランジスタ１０１及び１０４、ＮＭＯＳトランジスタ２０１、インバータ５０１から成る構成で電源電圧依存性を考える。前述したように、低電源電圧条件下では、入力電圧がローレベルから回路のしきい値電圧に近づく時、ＰＭＯＳトランジスタ１０１及び１０４は弱反転領域に入り、高電源電圧条件下よりオン抵抗が大きくなる。ここで、ＰＭＯＳトランジスタ１０４のゲート−ソース間電圧は、出力端子４０２がハイレベルに反転するまでは電源電圧に等しくなる。このため、ＰＭＯＳトランジスタ１０４のオン抵抗は、電源電圧がＰＭＯＳトランジスタ１０４のトランジスタしきい値以上あれば電源電圧にほとんど依存しない。また、電源電圧が小さくなるほどＰＭＯＳトランジスタ１０４の電流駆動能力の影響が大きくなりＰＭＯＳトランジスタ側のオン抵抗が小さくなる。そのため、低電源電圧条件下では、ヒステリシス電圧が大きくなる。
【００２６】
本実施形態の入力回路は２つの回路を設けることで、低電源電圧条件下ではＰＭＯＳトランジスタ１０１、１０４及び、インバータ５０１の回路が働きヒステリシス電圧を大きく保つことができ、高電源電圧条件下でもＰＭＯＳトランジスタ１０１〜１０３及び、インバータ５０１の回路が働きヒステリシス電圧を大きく保つことができる。このようにしてヒステリシス電圧の電源電圧依存性を緩和することができる。このため、高電源電圧時にＰＭＯＳトランジスタ１０２の電流駆動能力を大きくする必要性がなく、ＰＭＯＳトランジスタ１０２の電流駆動能力を小さくできる。また、スイッチング時の消費電流も低減することできる。さらに、ＮＭＯＳトランジスタ２０１に対するＰＭＯＳトランジスタ１０２の電流駆動能力の比をより小さく出来るため、低電源電圧時に、入力ローレベルからハイレベルの応答速度が低下しない。
【００２７】
以上説明したように、第一の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することできる。
【第二の実施形態】
【００２８】
図２は、第二の実施形態のヒステリシス特性を有する入力回路である。
【００２９】
第二の実施形態のヒステリシス特性を有する入力回路は、ＰＭＯＳトランジスタ１０１〜１０４と、ＮＭＯＳトランジスタ２０１と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。第二の実施形態は、以下の点で第一の実施形態と異なる。ＰＭＯＳトランジスタ１０２は、ドレインはノードＮ１に接続し、ソースはＮ２に接続し、遮断手段であるＰＭＯＳトランジスタ１０３は、ドレインはノードＮ２に接続し、ソースはＶＤＤに接続する。
【００３０】
次に第二の実施形態のヒステリシス特性を有する入力回路について説明する。
【００３１】
第二の実施形態は、第一の実施形態と比較してＰＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３を入れ替えた構成になっている。この場合も、第一の実施形態と同様の動作をし、同様の効果を得ることができる。
【００３２】
従って、第二の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することできる。
【第三の実施形態】
【００３３】
図３は、第三の実施形態のヒステリシス特性を有する入力回路である。
【００３４】
第三の実施形態のヒステリシス特性を有する入力回路は、ＮＭＯＳトランジスタ２０１〜２０４と、ＰＭＯＳトランジスタ１０１と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。
【００３５】
ＮＭＯＳトランジスタ２０１、２０２及び、２０４のソースはＶＳＳ、ＰＭＯＳトランジスタ１０１のソースはＶＤＤに接続する。ＰＭＯＳトランジスタ１０１及び、ＮＭＯＳトランジスタ２０１は共に、ゲートは入力端子４０１に、ドレインはノードＮ１にそれぞれ接続する。インバータ５０１は、入力はノードＮ１に接続し、出力は出力端子４０２に接続する。ＮＭＯＳトランジスタ２０２は、ゲートは入力端子４０１に接続し、ドレインはノードＮ３に接続する。ＮＭＯＳトランジスタ２０３は、ゲートは出力端子４０２に接続し、ソースはノードＮ３に接続し、ドレインはノードＮ１に接続する。ＮＭＯＳトランジスタ２０３は、ノードＮ１とノードＮ３の間に遮断手段として設けられている。ＮＭＯＳトランジスタ２０４は、ゲートは出力端子４０２に接続し、ドレインはノードＮ１に接続する。
【００３６】
なお、図示はしないが、ＮＭＯＳトランジスタ２０１〜２０４のバックゲートはＶＳＳまたはソース電位より低い電位に接続し、ＰＭＯＳトランジスタ１０１のバックゲートはＶＳＳまたはソース電位より高い電位に接続する。
【００３７】
次に第三の実施形態のヒステリシス特性を有する入力回路について説明する。
【００３８】
入力電圧がローレベルからハイレベルに移行する時、出力端子４０２の電圧は、入力電圧が回路全体のしきい値を下回るまではローレベルである。このため、ＮＭＯＳトランジスタ２０３及び、２０４はオフ状態になる。次に、入力電圧がＰＭＯＳトランジスタ１０１及び、ＮＭＯＳトランジスタ２０１から成る回路のしきい値を越えると、ノードＮ１が
ローレベルに移行し、出力端子４０２がローレベルからハイレベルに移行する。つまり、回路全体のしきい値はＰＭＯＳトランジスタ１０１及び、ＮＭＯＳトランジスタ２０１から成る回路のしきい値で決まり、この値は、ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ２０１のオン抵抗の比で決まる。
【００３９】
入力電圧がハイレベルからローレベルに移行する時、出力端子４０２の電圧は、入力電圧が回路全体のしきい値を下回るまではハイレベルである。このため、ＮＭＯＳトランジスタ２０３及び、２０４はオン状態になる。このため、入力がローレベルからハイレベルに移行する際と比較し、ＮＭＯＳトランジスタ２０２及び、２０４の分だけＮＭＯＳトランジスタ２０１側のオン抵抗が小さくなる。こうして、回路全体のしきい値が上昇して、入力回路はヒステリシスを有する。
【００４０】
ここで、図３の回路図からＮＭＯＳトランジスタ２０４を除外して、ＮＭＯＳトランジスタ２０１〜２０３、ＰＭＯＳトランジスタ１０１、インバータ５０１から成る構成で電源電圧依存性を考える。低電源電圧で入力電圧がハイレベルからしきい値電圧に近づく時、ＮＭＯＳトランジスタ２０１及び２０２は弱反転領域に入る。この時のＮＭＯＳトランジスタ２０１及び２０２のオン抵抗は、入力電圧がしきい値電圧付近であって強反転領域で動作する時より大きくなる。このため、低電源電圧条件下では、ヒステリシス電圧が小さくなる。
【００４１】
次に、図３の回路図からＮＭＯＳトランジスタ２０２及び、２０３を除外して、ＮＭＯＳトランジスタ２０１及び２０４、ＰＭＯＳトランジスタ１０１、インバータ５０１から成る構成で電源電圧依存性を考える。前述したように、ＮＭＯＳトランジスタ２０１及び２０４は、低電源電圧条件下では、入力電圧がハイレベルから回路のしきい値電圧に近づく時、弱反転領域に入り、高電源電圧条件下よりオン抵抗が大きくなる。ここで、ＮＭＯＳトランジスタ２０４のゲート−ソース間電圧は、出力端子４０２がローレベルに反転するまでは電源電圧に等しくなる。このため、ＮＭＯＳトランジスタ２０４のオン抵抗は、電源電圧がＮＭＯＳトランジスタ２０４のトランジスタしきい値以上あれば電源電圧にほとんど依存しない。また、電源電圧が小さくなるほどＮＭＯＳトランジスタ１０４の電流駆動能力の影響が大きくなりＮＭＯＳトランジスタ側のオン抵抗が小さくなる。そのため、低電源電圧条件下では、ヒステリシス電圧が大きくなる。
【００４２】
本実施形態の入力回路は２つの回路を設けることで、低電源電圧条件下ではＮＭＯＳトランジスタ２０１、２０４及び、インバータ５０１の回路が働きヒステリシス電圧を大きく保つことができ、高電源電圧条件下でもＮＭＯＳトランジスタ２０１〜２０３及び、インバータ５０１の回路が働きヒステリシス電圧を大きく保つことができる。このようにしてヒステリシス電圧の電源電圧依存性を緩和することができる。このため、高電源電圧時にＮＭＯＳトランジスタ２０２の電流駆動能力を大きくする必要性がなく、ＮＭＯＳトランジスタ２０２の電流駆動能力を小さくできる。このため、スイッチング時の消費電流を低減することできる。さらに、ＰＭＯＳトランジスタ１０１に対するＮＭＯＳトランジスタ２０２の電流駆動能力の比をより小さく出来るため、低電源電圧時に、入力ローレベルからハイレベルの応答速度が低下しない。
【００４３】
以上説明したように、第三の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することできる。
【第四の実施形態】
【００４４】
図４は、第四の実施形態のヒステリシス特性を有する入力回路である。
【００４５】
第四の実施形態のヒステリシス特性を有する入力回路は、ＮＭＯＳトランジスタ２０１〜２０４と、ＰＭＯＳトランジスタ１０１と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。第四の実施形態は、以下の点で第三の実施形態と異なる。ＮＭＯＳトランジスタ２０２は、ドレインはノードＮ１に接続し、ソースはＮ３に接続し、遮断手段であるＮＭＯＳトランジスタ２０３は、ドレインはノードＮ３に接続し、ソースはＶＳＳに接続する。
【００４６】
次に第四の実施形態のヒステリシス特性を有する入力回路について説明する。
【００４７】
第四の実施形態は第三の実施形態と比較してＮＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０３を入れ替えた構成になっている。この場合も、第三の実施形態と同様の動作をし、同様の効果を得ることができる。
【００４８】
従って、第四の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することできる。
【第五の実施形態】
【００４９】
図５は、第五の実施形態のヒステリシス特性を有する入力回路である。
【００５０】
第五の実施形態のヒステリシス特性を有する入力回路は、ＮＭＯＳトランジスタ２０１〜２０４と、ＰＭＯＳトランジスタ１０１〜１０４と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。
【００５１】
ＮＭＯＳトランジスタ２０１、２０２及び、２０４のソースはＶＳＳ、ＰＭＯＳトランジスタ１０１、１０２及び、１０４のソースはＶＤＤに接続する。ＰＭＯＳトランジスタ１０１及び、ＮＭＯＳトランジスタ２０１は共に、ゲートは入力端子４０１、ドレインはノードＮ１にそれぞれ接続する。インバータ５０１は、入力はノードＮ１、出力は出力端子４０２に接続する。ＮＭＯＳトランジスタ２０２は、ゲートは入力端子４０１に接続し、ドレインはノードＮ３に接続する。ＮＭＯＳトランジスタ２０３は、ゲートは出力端子４０２に接続し、ソースはノードＮ３に接続し、ドレインはノードＮ１に接続する。ＮＭＯＳトランジスタ２０４は、ゲートは出力端子４０２に接続し、ドレインはノードＮ１に接続する。ＰＭＯＳトランジスタ１０２は、ゲートは入力端子４０１に接続し、ドレインはノードＮ２に接続する。ＰＭＯＳトランジスタ１０３は、ゲートは出力端子４０２に接続し、ソースはノードＮ２に接続し、ドレインはノードＮ１に接続する。ＰＭＯＳトランジスタ１０４は、ゲートは出力端子４０２に接続し、ドレインはノードＮ１に接続する。
【００５２】
なお、図示はしないが、ＮＭＯＳトランジスタ２０１〜２０４のバックゲートはＶＳＳまたはソース電位より低い電位に接続し、ＰＭＯＳトランジスタ１０１〜１０４のバックゲートはＶＳＳまたはソース電位より高い電位に接続する。
【００５３】
次に第五の実施形態のヒステリシス特性を有する入力回路について説明する。
【００５４】
第五の実施形態のヒステリシス特性を有する入力回路は、第一の実施形態と、第三の実施形態を合わせた回路構成である。従って、低電源電圧時にヒステリシス電圧が小さくなる構成（ＰＭＯＳトランジスタ１０１〜１０３、ＮＭＯＳトランジスタ２０１〜２０３及
び、インバータ５０１）と、低電源電圧時にヒステリシス電圧が大きくなる構成（ＰＭＯＳトランジスタ１０１、１０４、ＮＭＯＳトランジスタ２０１、２０４及び、インバータ５０１）が夫々２つ存在する。
【００５５】
本実施形態の入力回路は２つの回路を設けることで、低電源電圧条件下ではＰＭＯＳトランジスタ１０１、１０４、ＮＭＯＳトランジスタ２０１、２０４及び、インバータ５０１の回路が働きヒステリシス電圧を大きく保つことができ、高電源電圧条件下でもＰＭＯＳトランジスタ１０１〜１０３、ＮＭＯＳトランジスタ２０１〜２０３及び、インバータ５０１の回路が働きヒステリシス電圧を大きく保つことができる。このようにしてヒステリシス電圧の電源電圧依存性を緩和することができる。このため、高電源電圧時にＮＭＯＳトランジスタ２０２、ＰＭＯＳトランジスタ１０２の電流駆動能力を大きくする必要性がなく、ＰＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ２０２の電流駆動能力を小さくできる。また、スイッチング時の消費電流も低減することできる。さらに、ＰＭＯＳトランジスタ１０１に対するＮＭＯＳトランジスタ２０２の電流駆動能力の比及び、ＮＭＯＳトランジスタ２０１に対するＰＭＯＳトランジスタ１０２の電流駆動能力の比をより小さく出来るため、低電源電圧時に、入力ローレベルからハイレベルの応答速度が低下しない。また、このような構成にすることでヒステリシス電圧を大きく取ることができる。
【００５６】
以上より、第五の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することでき、ヒステリシス電圧を大きく取ることができる。
【第六の実施形態】
【００５７】
図６は、第六の実施形態のヒステリシス特性を有する入力回路である。
【００５８】
第六の実施形態のヒステリシス特性を有する入力回路は、ＮＭＯＳトランジスタ２０１〜２０４と、ＰＭＯＳトランジスタ１０１〜１０４と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。第六の実施形態は、以下の点で第五の実施形態と異なる。ＮＭＯＳトランジスタ２０２は、ドレインはノードＮ１に接続し、ソースはＮ３に接続し、ＮＭＯＳトランジスタ２０３は、ドレインはノードＮ３に接続し、ソースはＶＳＳに接続する。
【００５９】
次に第六の実施形態のヒステリシス特性を有する入力回路について説明する。
【００６０】
第六の実施形態は第五の実施形態と比較してＮＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０３を入れ替えた構成になっている。この場合も、第五の実施形態と同様の動作をし、同様の効果を得ることができる。
【００６１】
以上、第六の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することでき、ヒステリシス電圧を大きく取ることができる。
【第七の実施形態】
【００６２】
図７は、第七の実施形態のヒステリシス特性を有する入力回路である。
【００６３】
第七の実施形態のヒステリシス特性を有する入力回路は、ＮＭＯＳトランジスタ２０１
〜２０４と、ＰＭＯＳトランジスタ１０１〜１０４と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。第七の実施形態は、以下の点で第五の実施形態と異なる。ＰＭＯＳトランジスタ１０２は、ドレインはノードＮ１に接続し、ソースはＮ２に接続し、ＰＭＯＳトランジスタ１０３は、ドレインはノードＮ２に接続し、ソースはＶＤＤに接続する。
【００６４】
次に第七の実施形態のヒステリシス特性を有する入力回路について説明する。
【００６５】
第七の実施形態は第五の実施形態と比較してＰＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３を入れ替えた構成になっている。この場合も、第五の実施形態と同様の動作をし、同様の効果を得ることができる。
【００６６】
以上、第七の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することでき、ヒステリシス電圧を大きく取ることができる。
【第八の実施形態】
【００６７】
図８は、第八の実施形態のヒステリシス特性を有する入力回路である。
【００６８】
第八の実施形態のヒステリシス特性を有する入力回路は、ＮＭＯＳトランジスタ２０１〜２０４と、ＰＭＯＳトランジスタ１０１〜１０４と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。第八の実施形態は、以下の点で第五の実施形態と異なる。ＰＭＯＳトランジスタ１０２は、ドレインはノードＮ１に接続し、ソースはＮ２に接続し、ＰＭＯＳトランジスタ１０３は、ドレインはノードＮ２に接続し、ソースはＶＤＤに接続し、ＮＭＯＳトランジスタ２０２は、ドレインはノードＮ１に接続し、ソースはＮ３に接続し、ＮＭＯＳトランジスタ２０３は、ドレインはノードＮ３に接続し、ソースはＶＳＳに接続する。
【００６９】
次に第八の実施形態のヒステリシス特性を有する入力回路について説明する。
【００７０】
第八の実施形態は第五の実施形態と比較してＰＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３、ＮＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０３を入れ替えた構成になっている。この場合も、第五の実施形態と同様の動作をし、同様の効果を得ることができる。
【００７１】
以上、第八の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することでき、ヒステリシス電圧を大きく取ることができる。
【第九の実施形態】
【００７２】
図９は、第九の実施形態のヒステリシス特性を有する入力回路である。
【００７３】
第九の実施形態のヒステリシス特性を有する入力回路は、ＰＭＯＳトランジスタ１０１〜１０４と、ＮＭＯＳトランジスタ２０１と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２と、スイッチング素子６０１と、７０１を備える。第一の実
施形態との違いは、スイッチング素子６０１をＰＭＯＳトランジスタ１０１とＶＤＤの間に追加し、ノードＮ１とＶＳＳとの間にスイッチング素子７０１を追加した点である。
【００７４】
次に第九の実施形態のヒステリシス特性を有する入力回路について説明する。
【００７５】
第九の実施形態は、第一の実施形態の回路にスイッチング素子６０１、７０１を追加した構成になっている。このようにすることで、スイッチング素子に入力するイネーブル信号によってイネーブルなら電気的に遮断し、ディセーブルなら電気的に接続するように制御できる。スイッチング素子はその他の動作には影響しない。このため、第一の実施形態と変わらず、第一の実施形態と同等の効果を得ることができる。また、このスイッチング素子は、図示はしないが第二から第八の実施形態に用いても同様の効果がある。
【００７６】
図１０から図１２は、スイッチング素子の挿入箇所を変更した本実施形態の他の例を示す回路図である。このように、スイッチング素子の挿入箇所を変更しても同様の効果がある。また、このスイッチング素子は、図示はしないが第二から第八の実施形態に用いても同様の効果がある。
【００７７】
以上、第九の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。また、回路規模を増大させることなく、スイッチング時の消費電流を低減することでき、ヒステリシス電圧を大きく取ることができる。
【第十の実施形態】
【００７８】
図１３は、第十の実施形態のヒステリシス特性を有する入力回路である。
【００７９】
第十の実施形態のヒステリシス特性を有する入力回路は、ＰＭＯＳトランジスタ１０１〜１０４と、ＮＭＯＳトランジスタ２０１と、インバータ５０１と、第１の電源３０１（以下ＶＤＤ）と、第１の電源より電圧の低い第２の電源３０２（以下ＶＳＳ）と、入力端子４０１と、出力端子４０２を備える。第十の実施形態は、以下の点で第一の実施形態と異なる。インバータ５０１の接続する位置を変更し、出力端子４０２とノードＮ１を接続し、出力端子４０２の論理を反転する。
【００８０】
次に第十の実施形態のヒステリシス特性を有する入力回路について説明する。
【００８１】
第十の実施形態は第一の実施形態と比較して出力端子４０２とノードＮ１を接続した構成になっている。このため、出力端子４０２の論理が変わるだけでその他の動作に影響はしない。従って、第一の実施形態と反転した出力論理の入力回路であっても、第一の実施形態と同様の効果を得ることができる。また、図示はしないが第二から第九の実施形態に用いても同様の効果がある。
【００８２】
以上、第十の実施形態のヒステリシス特性を有す入力回路によれば、ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作することが可能となる。
【符号の説明】
【００８３】
３０１  第１の電源（ＶＤＤ）
３０２  第２の電源（ＶＳＳ）
４０１  入力端子
４０２  出力端子
５０１  インバータ回路
６０１〜６０４、７０１〜７０２  スイッチング素子
【図１】
0005421075.tif 000002
【図２】
0005421075.tif 000003
【図３】
0005421075.tif 000004
【図４】
0005421075.tif 000005
【図５】
0005421075.tif 000006
【図６】
0005421075.tif 000007
【図７】
0005421075.tif 000008
【図８】
0005421075.tif 000009
【図９】
0005421075.tif 000010
【図１０】
0005421075.tif 000011
【図１１】
0005421075.tif 000012
【図１２】
0005421075.tif 000013
【図１３】
0005421075.tif 000014
【図１４】
0005421075.tif 000015
【図１５】
0005421075.tif 000016