(57)【特許請求の範囲】
【請求項１】
半導体基板が第一導電型で低不純物濃度のドリフト層と、該ドリフト層の主表面に所定の間隔で平行に複数設けられるストライプ状の第二導電型のベース領域と、該ベース領域内の表面層の長辺に沿って配置される高不純物濃度の第一導電型ソース領域とを備え、オン抵抗全体に対する前記ドリフト層の抵抗成分比率が５０％以上であって、前記ドリフト層表面および前記ソース領域表面の間に挟まれる前記ベース領域の長辺に沿った表面にチャネルを有し、該チャネルの抵抗成分比率が２０％であり、該チャネルの表面上にはそれぞれゲート絶縁膜を介してゲート電極を有し、さらに前記ベース領域のうち前記チャネルを除く表面部分と前記ソース領域表面には、前記ベース領域と前記ソース領域とを短絡させるように共通に接触する主電極を有する高耐圧縦型ＭＯＳＦＥＴにおいて、
前記ソース領域が前記チャネルとは部分的に接しチャネル全域では接しないパターンにされており、
前記ベース領域の短辺幅Ｌｐと前記ベース領域間隔の幅Ｌｎの和であるセルピッチ（Ｌｐ＋Ｌｎ）が２０μｍ以下、Ｌｎ≦７μｍを基準にして、Ｌｎ／Ｌｐ＞１／３．５を満たす関係を有し、
前記ソース領域の表面パターンが、前記ベース領域の長辺にそれぞれ平行な部分と、該平行な部分を相互に接続するパターン屈曲部を有するストライプ形状を有し、前記長辺に沿った前記チャネルとは、該チャネルに平行な部分で接していることを特徴とする高耐圧縦型ＭＯＳＦＥＴ。
【請求項２】
前記屈曲部が直角であることを特徴とする請求項１に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項３】
前記屈曲部が直角より大きい角度であることを特徴とする請求項１に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項４】
半導体基板が第一導電型で低不純物濃度のドリフト層と、該ドリフト層の主表面に所定の間隔で平行に複数設けられるストライプ状の第二導電型のベース領域と、該ベース領域内の表面層の長辺に沿って配置される高不純物濃度の第一導電型ソース領域とを備え、オン抵抗全体に対する前記ドリフト層の抵抗成分比率が５０％以上であって、前記ドリフト層表面および前記ソース領域表面の間に挟まれる前記ベース領域の長辺に沿った表面にチャネルを有し、該チャネルの抵抗成分比率が２０％であり、該チャネルの表面上にはそれぞれゲート絶縁膜を介してゲート電極を有し、さらに前記ベース領域のうち前記チャネルを除く表面部分と前記ソース領域表面には、前記ベース領域と前記ソース領域とを短絡させるように共通に接触する主電極を有する高耐圧縦型ＭＯＳＦＥＴにおいて、
前記ソース領域が前記チャネルとは部分的に接しチャネル全域では接しないパターンにされており、
前記ベース領域の短辺幅Ｌｐと前記ベース領域間隔の幅Ｌｎの和であるセルピッチ（Ｌｐ＋Ｌｎ）が２０μｍ以下、Ｌｎ≦７μｍを基準にして、Ｌｎ／Ｌｐ＞１／３．５を満たす関係を有し、
前記ソース領域の表面パターンが、前記ベース領域の長辺に平行なパターンであって、一定の間隔で前記長辺に沿った前記チャネルにそれぞれに交互に接するように、一定の間隔のソース領域を交互にそれぞれの長辺側に移動させたパターンを有することを特徴とする高耐圧縦型ＭＯＳＦＥＴ。
【請求項５】
半導体基板が第一導電型で低不純物濃度のドリフト層と、
該ドリフト層の主表面に所定の間隔で平行に複数設けられるストライプ状の第二導電型のベース領域と、
該ベース領域内の表面層の長辺に沿って配置される高不純物濃度の第一導電型ソース領域とを備え、
オン抵抗全体に対する前記ドリフト層の抵抗成分比率が５０％以上であって、
前記ドリフト層表面および前記ソース領域表面の間に挟まれる前記ベース領域の長辺に沿った表面にチャネルを有し、
該チャネルの抵抗成分比率が２０％以下であり、
該チャネルの表面上にはそれぞれゲート絶縁膜を介してゲート電極を有し、
さらに前記ベース領域のうち前記チャネルを除く表面部分と前記ソース領域表面には、前記ベース領域と前記ソース領域とを短絡させるように共通に接触する主電極を有する高耐圧縦型ＭＯＳＦＥＴにおいて、
前記ソース領域が前記チャネルとは部分的に接しチャネル全域では接しないパターンにされており、
前記ベース領域の長辺方向に沿って前記チャネルと前記ソース領域とが接しない領域の距離Ｌｓ−ｂが、前記チャネルと前記ソース領域とが接する領域の距離Ｌｓ−ａよりも長いことを特徴とする高耐圧縦型ＭＯＳＦＥＴ。
【請求項６】
前記ベース領域の短辺幅Ｌｐと前記ベース領域間隔の幅Ｌｎの和であるセルピッチ（Ｌｐ＋Ｌｎ）が２０μｍ以下、Ｌｎ≦７μｍを基準にして、Ｌｎ／Ｌｐ＞１／３．５を満たす関係を有することを特徴とする請求項５に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項７】
前記ソース領域の表面パターンが、前記ベース領域の二つの長辺にそれぞれ平行な二本のストライプ形状を交互に一定の間隔で間歇的とする非連続の平行パターンを有し、前記チャネルとは、前記非連続の平行パターン部分で接することを特徴とする請求項６に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項８】
前記ソース領域の表面パターンが、前記ベース領域の長辺にそれぞれ平行な部分と、該平行な部分を相互に接続する接続部を有し、
前記ソース領域は、前記長辺に沿った前記チャネルと、該チャネルに平行な部分で接することを特徴とする請求項６に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項９】
前記接続部が、前記ベース領域の長辺にそれぞれ平行な部分から屈曲した屈曲部を有することを特徴とする請求項８に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項１０】
前記屈曲部が直角であることを特徴とする請求項９に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項１１】
前記屈曲部が直角より大きい角度であることを特徴とする請求項９に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項１２】
前記ソース領域の表面パターンが、前記ベース領域の長辺に平行なパターンであって、一定の間隔で前記長辺に沿った前記チャネルにそれぞれに交互に接するように、一定の間隔のソース領域を交互にそれぞれの長辺側に移動させたパターンを有することを特徴とする請求項６に記載の高耐圧縦型ＭＯＳＦＥＴ。
【請求項１３】
前記距離Ｌｓ−ｂは、電流が流れる方向の前記チャネルの距離Ｌｃｈの１０倍以上であることを特徴とする請求項５〜１２のいずれか一項に記載の高耐圧縦型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレーナ型高耐圧ＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴ）と称する半導体装置に関する。
【背景技術】
【０００２】
高耐圧の縦型ＭＯＳＦＥＴは、一般的にスイッチング電源装置，インバータ装置，モーター制御装置などの電力変換回路において１０ｋＨｚ〜１ＭＨｚ程度の周波数で動作する回路の高電位側に接続される。図６は、そのような一般的な高耐圧の縦型ＭＯＳＦＥＴの斜視断面図である。この高耐圧縦型ＭＯＳＦＥＴは図示しない高濃度のドレイン層となる半導体基板上にエピタキシャル形成される低濃度のｎ−ドリフト層１から上を示している。このｎ−ドリフト層１の表面層にはｐ−ベース領域２と、このｐ−ベース領域２の表面層に長辺に沿って平行にそれぞれ２本づつ形成されるｎ＋ソース領域３が作り込まれる。このｎ＋ソース領域３表面と前記ｎ−ドリフト層１表面とに挟まれるｐ−ベース領域２の長辺に沿った表面はチャネル４となる。ここで言うチャネルとはゲート電極に閾値以上のゲート電圧が加えられたときにｐ−ベース領域２の表面に形成される反転層の領域である。このチャネル４表面にはゲート酸化膜（ＳｉＯ２膜）５を介してゲート電極（導電性Ｐｏｌｙ−Ｓｉ）６が形成される。ソース電極（Ａｌ−Ｓｉ）８は前記ｐ−ベース領域２表面とｎ＋ソース領域３表面(図６の一点鎖線の枠内のソース電極コンタクト領域９)とに共通に接触し、前記ゲート電極６上では層間絶縁膜（ＰＳＧ）７を介して被覆される。さらに、図６ではこれらのゲート酸化膜５、ゲート電極６、ソース電極８の下部に隠れる表面パターンを明示するためにそれら５、６、７を一部除去している。
【０００３】
図６に示す高耐圧縦型ＭＯＳＦＥＴは、そのオン抵抗性能とスイッチング性能を改善するためには、図６に示すｐ−ベース領域２の短辺の幅Ｌｐ＋ｐ−ベース領域間の間隔Ｌｎからなるセルピッチをできる限り小さくしてチャネル密度を高くしている。ｐ−ベース領域２を基板表面の主電流の流れる活性領域表面層に相互に平行な稠密パターンに配置するように設計することも有効である。さらに、ｐ−ベース領域２とドリフト層１の間のｐｎ主接合を平面接合に近づけて平面接合に近い発生耐圧を得られるようにして高耐圧を確保している。また、前記ｐ−ベース領域２の間隔Ｌｎを狭くして、ゲート電極６とｎ−ドリフト層１表面との間の絶縁膜に生じる帰還容量Ｃｒｓｓが小さくなり、スイッチング性能を向上させている。しかし、前記ｐ−ベース領域の間隔ＬｎにはＪＦＥＴ効果によって前記Ｌｎが空乏化するほど狭くし過ぎると、たとえば、Ｌｎを１．５μｍ以下にすると、オン抵抗が次第に大きくなるという問題が発生することもよく知られている。
前述のように、高耐圧縦型ＭＯＳＦＥＴはオン抵抗性能とスイッチング性能を改善するために、ｐ−ベース領域を稠密に平面配置した結果、チャネル密度が高くなりゲイン特性Ｇｍが増加する一方で、ｐ−ベース領域の間隔Ｌｎが短くされるので、帰還容量Ｃｒｓｓが減少する。
【０００４】
これに関し、高耐圧縦型ＭＯＳＦＥＴのトランジョン周波数
0005407182.tif 000002
を用いて説明すると以下のように言える。トランジョン周波数
0005407182.tif 000003
は一般的に、
【数１】
0005407182.tif 000004
【０００５】
にて表すことができる。前記ｐ−ベース領域２を前述のように稠密に平面配置すると、すなわち、Ｇｍが大きくなり、Ｃｒｓｓが小さくなるので、式１から高耐圧縦型ＭＯＳＦＥＴのトランジョン周波数
0005407182.tif 000005
は高くなる。
一方、前述のような高耐圧縦型ＭＯＳＦＥＴについての公知技術について、ｐ−ベース領域を前述のように稠密に平面配置にして、耐圧とオン抵抗とのトレードオフ関係を改善し、高耐圧、低オン抵抗でしかも高速スイッチングを可能にする技術については、既に公開されている（特許文献１、２）。
また、ＩＧＢＴをマルチエミッタショート構造にすることにより、ＩＧＢＴのラッチアップ電流を高くすることについての技術報告がされている（非特許文献１）。
【特許文献１】特開２００２−３６８２１５号公報
【特許文献２】特開２００３−８０１４号公報
【非特許文献１】Ｈ．ＹＩＬＭＡＺ，ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，ＶＯＬ．ＮＯ．８  ＡＵＧＵＳＴ  １９８５  「ＣＥＬＬ  ＧＥＯＭＥＴＲＹ  ＥＦＦＥＣＴ  ＯＮ  ＩＧＴ  ＬＡＴＣＨ−ＵＰ」（ＦＩＧ２（ｄ））
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述のような高耐圧縦型ＭＯＳＦＥＴでは、チャネル密度を高くしていくと、トランジョン周波数
0005407182.tif 000006
が極端に高くなるので、一般的な電力変換回路に適用した場合、スイッチング動作過程における波形リンギングの増大、発振現象によるデバイス破壊などの異常動作がおき易くなるという問題が生じる。
本発明の目的は、オン抵抗性能とスイッチング性能を改善するために、高耐圧の縦型ＭＯＳＦＥＴのチャネル密度を高くした場合でも、これら性能を低下させずに、所要のゲイン特性が得られ、波形リンギングや発振現象などの異常動作の発生を抑制することができ、さらに寄生トランジスタの動作を抑制してアバランシェ耐量を向上させ、デバイス破壊の起き難い高耐圧縦型ＭＯＳＦＥＴを提供することにある。
【課題を解決するための手段】
【０００７】
特許請求の範囲に記載の発明によれば、半導体基板が第一導電型で低不純物濃度のドリフト層と、該ドリフト層の主表面に所定の間隔で平行に複数設けられるストライプ状の第二導電型のベース領域と、該ベース領域内の表面層の長辺に沿って配置される高不純物濃度の第一導電型ソース領域とを備え、前記ドリフト層表面および前記ソース領域表面の間に挟まれる前記ベース領域の長辺に沿った表面にチャネルを有し、該チャネルの表面上にはそれぞれゲート絶縁膜を介してゲート電極を有し、さらに前記ベース領域のうち前記チャネルを除く表面部分と前記ソース領域表面には、前記ベース領域と前記ソース領域とを短絡させるように共通に接触する主電極を有する高耐圧縦型ＭＯＳＦＥＴにおいて、前記ソース領域が前記チャネルとは部分的に接しチャネル全域では接しないパターンにされており、前記ベース領域の短辺幅Ｌｐと前記ベース領域間隔の幅Ｌｎの和であるセルピッチ（Ｌｐ＋Ｌｎ）が２０μｍ以下、Ｌｎ≦７μｍを基準にして、Ｌｎ／Ｌｐ＞１／３．５を満たす関係を有し、前記ソース領域の表面パターンが、前記ベース領域の長辺にそれぞれ平行な部分と、該平行な部分を相互に接続するパターン屈曲部を有するストライプ形状を有し、前記長辺に沿った前記チャネルとは、該チャネルに平行な部分で接している高耐圧縦型ＭＯＳＦＥＴとする。
【０００８】
前記屈曲部が直角であってもよい。
前記屈曲部が直角より大きい角度であってもよい。
半導体基板が第一導電型で低不純物濃度のドリフト層と、該ドリフト層の主表面に所定の間隔で平行に複数設けられるストライプ状の第二導電型のベース領域と、該ベース領域内の表面層の長辺に沿って配置される高不純物濃度の第一導電型ソース領域とを備え、オン抵抗全体に対する前記ドリフト層の抵抗成分比率が５０％以上であって、前記ドリフト層表面および前記ソース領域表面の間に挟まれる前記ベース領域の長辺に沿った表面にチャネルを有し、該チャネルの抵抗成分比率が２０％であり、該チャネルの表面上にはそれぞれゲート絶縁膜を介してゲート電極を有し、さらに前記ベース領域のうち前記チャネルを除く表面部分と前記ソース領域表面には、前記ベース領域と前記ソース領域とを短絡させるように共通に接触する主電極を有する高耐圧縦型ＭＯＳＦＥＴにおいて、前記ソース領域が前記チャネルとは部分的に接しチャネル全域では接しないパターンにされており、前記ベース領域の短辺幅Ｌｐと前記ベース領域間隔の幅Ｌｎの和であるセルピッチ（Ｌｐ＋Ｌｎ）が２０μｍ以下、Ｌｎ≦７μｍを基準にして、Ｌｎ／Ｌｐ＞１／３．５を満たす関係を有し、前記ソース領域の表面パターンが、前記ベース領域の長辺に平行なパターンであって、一定の間隔で長辺に沿った前記チャネルにそれぞれに交互に接するように、一定の間隔のソース領域を交互にそれぞれの長辺側に移動させたパターンを有する高耐圧縦型ＭＯＳＦＥＴとする。
半導体基板が第一導電型で低不純物濃度のドリフト層と、該ドリフト層の主表面に所定の間隔で平行に複数設けられるストライプ状の第二導電型のベース領域と、該ベース領域内の表面層の長辺に沿って配置される高不純物濃度の第一導電型ソース領域とを備え、オン抵抗全体に対する前記ドリフト層の抵抗成分比率が５０％以上であって、前記ドリフト層表面および前記ソース領域表面の間に挟まれる前記ベース領域の長辺に沿った表面にチャネルを有し、該チャネルの抵抗成分比率が２０％以下であり、該チャネルの表面上にはそれぞれゲート絶縁膜を介してゲート電極を有し、さらに前記ベース領域のうち前記チャネルを除く表面部分と前記ソース領域表面には、前記ベース領域と前記ソース領域とを短絡させるように共通に接触する主電極を有する高耐圧縦型ＭＯＳＦＥＴにおいて、
前記ソース領域が前記チャネルとは部分的に接しチャネル全域では接しないパターンにされており、前記ベース領域の長辺方向に沿って前記チャネルと前記ソース領域とが接しない領域の距離Ｌｓ−ｂが、前記チャネルと前記ソース領域とが接する領域の距離Ｌｓ−ａよりも長い高耐圧縦型ＭＯＳＦＥＴとする。
さらに、前記ベース領域の短辺幅Ｌｐと前記ベース領域間隔の幅Ｌｎの和であるセルピッチ（Ｌｐ＋Ｌｎ）が２０μｍ以下、Ｌｎ≦７μｍを基準にして、Ｌｎ／Ｌｐ＞１／３．５を満たす関係を有してもよい。
前記ソース領域の表面パターンが、前記ベース領域の二つの長辺にそれぞれ平行な二本のストライプ形状を交互に一定の間隔で間歇的とする非連続の平行パターンを有し、前記チャネルとは、前記非連続の平行パターン部分で接してもよい。
前記ソース領域の表面パターンが、前記ベース領域の長辺にそれぞれ平行な部分と、該平行な部分を相互に接続する接続部を有し、前記ソース領域は、前記長辺に沿った前記チャネルと、該チャネルに平行な部分で接してもよい。
前記接続部が、前記ベース領域の長辺にそれぞれ平行な部分から屈曲した屈曲部を有してもよい。
前記屈曲部が直角であってもよい。
前記屈曲部が直角より大きい角度であってもよい。
前記ソース領域の表面パターンが、前記ベース領域の長辺に平行なパターンであって、一定の間隔で前記長辺に沿った前記チャネルにそれぞれに交互に接するように、一定の間隔のソース領域を交互にそれぞれの長辺側に移動させたパターンを有してもよい。
前記距離Ｌｓ−ｂは、電流が流れる方向のチャネルの距離Ｌｃｈの１０倍以上でもよい。
【０００９】
上記課題解決のため本発明は、オン抵抗の上昇と帰還容量の増加を抑制するように、実効的なチャネル密度を制御しながら低下させるために高耐圧縦型ＭＯＳＦＥＴのチャネルの一部に接し、全辺には接しないソース領域の表面パターン形状を有する高耐圧縦型ＭＯＳＦＥＴとする。具体的には、ソース領域を形成する際に、部分的にマスキングを行いソース領域を形成しない部分を作る。このソース領域形成において、ソース領域を作る部分、すなわち、個々のｎ＋ソース領域の長辺方向の距離Ｌｓ−ａとソース拡散層の無い部分、すなわち、個々の切り取られたｎ＋ソース領域間の長辺方向の距離Ｌｓ−ｂを所定の割合に設定することにより、セルピッチ（Ｌｐ＋Ｌｎ）に関係なくチャネル幅を変えることができる。これにより所要のゲイン特性Ｇｍが実現できる。また、前記Ｌｓ−ｂを前記Ｌｓ−ａより大きくすることで、ソース電極（Ａｌ−Ｓｉ）に対するベース領域の接触面積を大きくして、アバランシェ降伏動作時の寄生バイポーラトランジスタに流れ込むアバランシェ電流を低減して、アバランシェ耐量を向上させるものである。
【発明の効果】
【００１０】
本発明によれば、オン抵抗性能とスイッチング性能を改善するために、高耐圧の縦型ＭＯＳＦＥＴのチャネル密度を高くした場合でも、これら性能を低下させずに、所要のゲイン特性が得られ、波形リンギングや発振現象などの異常動作の発生を抑制することができ、さらに寄生トランジスタの動作を抑制してアバランシェ耐量を向上させ、デバイス破壊の起き難い高耐圧縦型ＭＯＳＦＥＴを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の高耐圧縦型ＭＯＳＦＥＴにかかる一実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図５は、それぞれ、本発明のｎチャネル高耐圧縦型ＭＯＳＦＥＴにかかるそれぞれ異なるソース領域の表面パターンを示す斜視断面図である。
〔実施例１〕
【００１２】
図１は実施例１にかかるｎチャネル高耐圧縦型ＭＯＳＦＥＴの斜視断面図である。この図１も前記図６と同様に、ドレイン層が省かれている。前記図６と異なる点はｎ＋ソース領域３ａの表面パターン部分である。前記図６ではｎ＋ソース領域３の表面パターンは、ｐ−ベース領域２の表面層に長辺に沿って平行にそれぞれ２本づつ連続的なストライプ状に形成されていたが、実施例１では図１に示すように、２本のストライプをそれぞれ一定の間隔で間歇的に、両ストライプ間では相互に互い違いになるように切り取った非連続な形状にされている。残っている個々のｎ＋ソース領域３ａの長辺方向の距離をＬｓ−ａとし、個々の切り取られた、ｎ＋ソース領域３ａ間の長辺方向の距離をＬｓ−ｂとする。さらに、実施例１では２本のストライプに対して、残っている個々のｎ＋ソース領域３ａと個々の切り取られた、ｎ＋ソース領域３ａ間の領域とが、前述のように、交互配置となる表面パターンにされていることが特徴である。このようなｎ＋ソース領域３ａの表面パターンとすることにより、セルピッチ（Ｌｎ＋Ｌｐ）を小さくしたまま、電流の流れる有効なチャネルの幅（電流の流れる方向と直角の方向の距離）を適宜変えれば、一チップあたりの全チャネル幅を制御することができ、ゲイン特性を制御することができるのである。
実施例１では、このような非連続なｎ＋ソース領域３ａの表面パターンとすることにより、セルピッチを変えることなく、切り取り領域のない従来の連続的なストライプ状ｎ＋ソース領域３に比べてゲインＧｍを小さくすることができるので、前述のトランジョン周波数ｆＴが低くなり、波形リンギングや発振現象などの異常動作の発生を抑制することができる。
【００１３】
一方、ゲインＧｍが小さくなることにより、オン抵抗の増大が懸念される。しかし、本発明にかかる高耐圧ＭＯＳＦＥＴではオン抵抗に占めるドリフト層１の抵抗成分が５０％以上と大きく、チャネルの抵抗成分は２０％以下と小さいことを前提としている。従って、ｎ＋ソース領域の表面パターンを適宜に制御することにより、チャネル部分の抵抗成分が多少増加しても、オン抵抗全体からすれば、チャネル部分の抵抗成分の増加を実用的には問題ない程度に充分に抑制することができるのである。
実施例１を含む本発明の高耐圧縦型ＭＯＳＦＥＴにかかる具体的なｎ＋ソース領域の表面パターンの形状を設計する際の考え方について説明する。
本発明の高耐圧縦型ＭＯＳＦＥＴは、そのオン抵抗性能とスイッチング性能を改善するために、ｐ−ベース領域２の短辺の幅Ｌｐとｐ−ベース領域間の間隔Ｌｎからなるセルピッチ（Ｌｐ＋Ｌｎ）は、ＪＦＥＴ効果によるオン抵抗の増加が現われる間隔を下限として、できる限り小さくしてチャネル密度を高くすることができる。たとえば、セルピッチ（Ｌｐ＋Ｌｎ）が２０μｍ以下となる範囲で、ｐ−ベース領域間の間隔Ｌｎを７μｍ以下にすることを基準にして、ＬｎとＬｐの比、Ｌｎ／Ｌｐを１／３．５より大きく、すなわち、Ｌｎ／Ｌｐ＞１／３．５となるｐ−ベース領域２の短辺の幅Ｌｐを決めることが好ましい。
【００１４】
たとえば、ｐ−ベース領域間の間隔Ｌｎを７μｍとすると、セルピッチ２０μｍから７μｍを引くと、残り１３μｍとなるから、ｐ−ベース領域２の短辺の幅Ｌｐは１３μｍ以下となる。従ってＬｐ≦１３μｍであって、Ｌｎ／Ｌｐ＞１／３．５を満たす範囲で、ソースコンタクト領域として必要な面積やｎ＋ソース領域を形成するフォトリソグラフィー能力を考慮してＬｐ値、たとえば、Ｌｐ＝１０μｍを決めればよい。
さらに、前記ソース領域の表面パターンが前記チャネル表面とは部分的に接し全域では接しないパターンについて、図１に示す実施例１では、チャネルとソース領域とが接しない領域の長手方向の距離Ｌｓ−ｂが、チャネルの、電流が流れる方向の距離であるチャネル長Ｌｃｈの１０倍以上、すなわち、Ｌｓ−ｂ＞１０×Ｌｃｈであって、かつ、Ｌｓ−ｂがＬｓ−ａより大きく、すなわち、Ｌｓ−ｂ／Ｌｓ−ａ＞１とされることが好ましい。１０倍未満またはＬｓ−ｂがＬｓ−ａより小さい場合では、ゲインＧｍの低減への影響が小さく、トランジョン周波数ｆＴの低減が小さく発明の効果が大きくないためである。
また、Ｌｓ−ｂ／Ｌｓ−ａ＞１とすることにより、ｐ−ベース領域２の表面面積が大きくなり、ソース電極に対するｐ−ベース領域２の接触面積を大きくすることができる。その結果、アバランシェ降伏時に寄生バイポーラトランジスタ（ｎ−ドリフト層１−ｐ−ベース領域２−ｎ＋ソース領域３ａ）のｐ−ベース領域に流れ込む電流を少なくして、トランジスタ動作を抑制することができ、アバランシェ耐量を向上させ、デバイス破壊を少なくすることができる。
〔実施例２〕
【００１５】
図２は実施例２にかかるｎチャネル高耐圧縦型ＭＯＳＦＥＴの斜視断面図である。図２では図１とは異なるｎ＋ソース領域の表面パターンを示している。図２では、図１のように、ｎ＋ソース領域３ａが非連続パターンとなって、従来の図６ｎ＋ソース領域３に比べてｎ＋ソース領域３ａの面積が小さくなる上に、さらに、個々のｎ＋ソース領域３ａが小さくなることに起因してパターンずれやレジスト剥がれなどのフォトプロセストラブルによるソース電極８との接触面積が減少する懸念がある。図２はこの懸念に対する対策となるｎ＋ソース領域３ｂパターンにされることが特徴である。前記懸念に対応するために、ｎ＋ソース領域３ｂを、前記図１のように、それぞれ一定の間隔で間歇的に切り取った非連続な長方形ではないパターンにしたものである。すなわち、前記図１のｎ＋ソース領域３ａの長方形の短辺方向に凸形状部分を追加して設けることにより、図１で説明したような非連続ｎ＋ソース領域３ａの長手方向のパターンの無い部分の間隔はそのままにして、前記フォトプロセストラブルによるｎ＋ソース領域３ａの減少を防止するパターンにしたことが特徴である。このようなパターンとすることにより、一方のチャネルに接するソース領域の長辺に沿った距離をＬｓ−ａ、この一方のチャネルに接しない（他方のチャネルに接する）距離をＬｓ−ｂとする。Ｌｓ−ａとＬｓ−ｂとの関係は前記実施例１と同じである。
【００１６】
実施例２では、このような非連続なｎ＋ソース領域３ｂの表面パターンとすることにより、セルピッチを変えることなく、切り取り領域のない従来の連続的なストライプ状ｎ＋ソース領域３に比べてゲインＧｍを小さくすることができるので、前述のトランジョン周波数ｆＴが低くなり、波形リンギングや発振現象などの異常動作の発生を抑制することができる。
また、実施例１と同様に、トランジスタ動作を抑制することができるので、アバランシェ耐量を向上させ、デバイス破壊を少なくすることができる。
〔実施例３、４〕
【００１７】
図３、図４はそれぞれ、実施例３、４にかかるｎチャネル高耐圧縦型ＭＯＳＦＥＴの斜視断面図である。図３、図４では前記図１、図２とは異なるｎ＋ソース領域３ｃ、３ｄの表面パターンを示している。図３、図４では、前記図１に示す２本の非連続なｎ＋ソース領域３ａが相互に互い違いに配置された表面パターンを一本のストライプパターンとなるように、２本のストライプパターンを非連続部分で接続したパターンである。図３は、図１のソースパターンの非連続部分で、ストライプに直角な方向に屈曲する領域で接続させたパターンであり、図４は、同様に、直角よりも大きい角度で屈曲させた領域で交互に接続させたパターンである。このようなパターンとすることにより、一方のチャネルに接するソース領域３ｃ、３ｄの長辺に沿った距離をＬｓ−ａ、この一方のチャネルに接しない（他方のチャネルに接する）距離をＬｓ−ｂとする。Ｌｓ−ａとＬｓ−ｂとの関係は前記実施例１と同じである。
実施例３、４でも、このようなｎ＋ソース領域３ｃ、３ｄの表面パターンとすることにより、セルピッチを変えることなく、従来のチャネルの全域で接触するｎ＋ソース領域３に比べてゲインＧｍを小さくすることができるので、前述のトランジョン周波数ｆＴが低くなり、波形リンギングや発振現象などの異常動作の発生を抑制することができる。
【００１８】
また、実施例３、４では、前記実施例１のソース領域３ａに比べて、ソース領域３ｃ、３ｄの面積が連続しているので、実施例１で問題となるような個々のソース領域３ａ面積が小さいことによるフォトプロセストラブルが少なくなる特徴がある。
また、実施例１と同様の理由で、トランジスタ動作を抑制することができるので、アバランシェ耐量を向上させ、デバイス破壊を少なくすることができる。
〔実施例５〕
【００１９】
図５は実施例５にかかるｎチャネル高耐圧縦型ＭＯＳＦＥＴの斜視断面図である。図５では前記図１、３、４、５とは異なるｎ＋ソース領域３ｅの表面パターンを示している。図５ではベース領域２の長辺に平行に形成される一本のソース領域を一定の間隔で少なくとも一方の長辺側にソース領域が分離しない程度の距離だけ移動させてベース領域の両長辺に沿って形成されるチャネルに交互に接するようにした表面パターンとすることを特徴としている。このようなパターンとすることにより、一方のチャネルに接するソース領域３ｅの長辺に沿った距離をＬｓ−ａ、この一方のチャネルに接しない（他方のチャネルに接する）距離をＬｓ−ｂとする。Ｌｓ−ａとＬｓ−ｂとの関係は前記実施例１と同じである。
実施例５においても、このようなｎ＋ソース領域３ｅの表面パターンとすることにより、セルピッチを変えることなく、従来のチャネルの全域で接触するｎ＋ソース領域３に比べてゲインＧｍを小さくすることができるので、前述のトランジョン周波数ｆＴが低くなり、波形リンギングや発振現象などの異常動作の発生を抑制することができる。
また、実施例５では、前記実施例１のソース領域３ａに比べて、ソース領域３ｅの面積が大きいので、実施例１で問題となるような個々のソース領域３ａ面積が小さいことによるフォトプロセストラブルが少なくなる特徴がある。また、実施例１と同様の理由で、トランジスタ動作を抑制することができるので、アバランシェ耐量を向上させ、デバイス破壊を少なくすることができる。
【００２０】
また、実施例２〜５では、前記実施例１のソース領域３ａに比べて、短辺方向に幅広部分があるので、マスクパターンに製造ズレがあってもソース電極と個々のソース領域の接触が確実に行える。
【図面の簡単な説明】
【００２１】
【図１】本発明のｎチャネル高耐圧縦型ＭＯＳＦＥＴにかかるソース領域を示す斜視断面図である。
【図２】本発明のｎチャネル高耐圧縦型ＭＯＳＦＥＴにかかる異なるソース領域を示す斜視断面図である。
【図３】本発明のｎチャネル高耐圧縦型ＭＯＳＦＥＴにかかる異なるソース領域を示す斜視断面図である。
【図４】本発明のｎチャネル高耐圧縦型ＭＯＳＦＥＴにかかる異なるソース領域を示す斜視断面図である。
【図５】本発明のｎチャネル高耐圧縦型ＭＯＳＦＥＴにかかる異なるソース領域を示す斜視断面図である。
【図６】従来のｎチャネル高耐圧縦型ＭＯＳＦＥＴの斜視断面図である。
【符号の説明】
【００２２】
１          ドリフト層、ｎ−ドリフト層
２          ベース領域、ｐ−ベース領域
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ    ソース領域、ｎ＋ソース領域
４          チャネル
５          ゲート酸化膜、ＳｉＯ２膜
６          ゲート電極、導電性Ｐｏｌｙ−Ｓｉ
７          層間絶縁膜、ＰＳＧ
８          ソース電極、Ａｌ−Ｓｉ
９          ソース電極コンタクト領域９
Ｌｃｈ      チャネル長
Ｌｐ        ベース領域の短辺幅
Ｌｎ        ベース領域間の間隔
Ｌｓ−ａ    個々のｎ＋ソース領域の長辺方向の距離
Ｌｓ−ｂ    個々の切り取られたｎ＋ソース領域間の長辺方向の距離。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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