(57)【特許請求の範囲】
【請求項１】
Ｉ／Ｏ回路と、
前記Ｉ／Ｏ回路の入力又は出力と電気的に接続される端子と、
前記端子と所与のクランプ電圧が供給される電源線との間に電流を流して前記端子の電圧を変化させるクランプ回路と、
前記端子の電圧を検出する電圧検出部と、
前記電圧検出部による検出結果に基づいて、前記クランプ回路に流れる電流を制御するクランプ制御部とを含み、
前記クランプ制御部が、
保護制御信号と前記端子との論理演算結果に対応した制御信号を生成して前記クランプ回路を制御し、
前記保護制御信号が第１のレベルのとき、前記端子の電圧が所与の閾値電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御することを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記クランプ電圧は、
前記Ｉ／Ｏ回路の高電位側電源電圧又は低電位側電源電圧として供給される第１の電源電圧であり、
前記クランプ回路は、
ソースに前記第１の電源電圧が供給され、ドレインが前記端子に電気的に接続される第１導電型の電界効果トランジスターを含み、
前記電界効果トランジスターのゲートが、前記制御信号に基づいて制御されることを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記電界効果トランジスターは、ｎ型ＭＯＳトランジスターであり、
前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、
前記電界効果トランジスターのゲートに、前記制御信号として前記端子の電圧と前記保護制御信号との論理積演算結果に対応した信号が供給されることを特徴とする集積回路装置。
【請求項４】
請求項２において、
前記電界効果トランジスターは、ｐ型ＭＯＳトランジスターであり、
前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、
前記電界効果トランジスターのゲートに、前記制御信号として前記端子の電圧と前記保護制御信号との否定論理積演算結果に対応した信号が供給されることを特徴とする集積回路装置。
【請求項５】
Ｉ／Ｏ回路と、
前記Ｉ／Ｏ回路の入力又は出力と電気的に接続される端子と、
前記端子と所与のクランプ電圧が供給される電源線との間に電流を流して前記端子の電圧を変化させるクランプ回路と、
前記端子の電圧を検出する電圧検出部と、
前記電圧検出部による検出結果に基づいて、前記クランプ回路に流れる電流を制御するクランプ制御部とを含み、
前記電圧検出部は、
所与の基準電圧と前記端子の電圧とを比較する電圧比較回路を含み、
前記クランプ制御部が、
保護制御信号に基づいて前記電圧比較回路の出力をイネーブル制御することで制御信号を生成して前記クランプ回路を制御し、
前記保護制御信号が第１のレベルのとき、前記端子の電圧が前記基準電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御することを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記端子の電圧を抵抗分割する抵抗分割回路を含み、
前記電圧比較回路は、
所与の基準電圧と前記抵抗分割回路によって前記端子の電圧が分割された分割電圧とを比較し、前記端子の電圧又は前記分割電圧と前記基準電圧との比較結果と、前記保護制御信号とに基づいて前記制御信号を生成し、
前記クランプ制御部が、
前記保護制御信号が第１のレベルのとき、前記分割電圧が前記基準電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御することを特徴とする集積回路装置。
【請求項７】
請求項５又は６において、
前記クランプ電圧は、
前記Ｉ／Ｏ回路の高電位側電源電圧又は低電位側電源電圧として供給される第１の電源電圧であり、
前記クランプ回路は、
ソースに前記第１の電源電圧が供給され、ドレインが前記端子に電気的に接続される第１導電型の電界効果トランジスターを含み、
前記電界効果トランジスターのゲートが、前記制御信号により制御されることを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記電界効果トランジスターは、ｎ型ＭＯＳトランジスターであり、
前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、
前記電界効果トランジスターのゲートに、前記制御信号が供給されることを特徴とする集積回路装置。
【請求項９】
請求項７において、
前記電界効果トランジスターは、ｐ型ＭＯＳトランジスターであり、
前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、
前記電界効果トランジスターのゲートに、前記制御信号が供給されることを特徴とする集積回路装置。
【請求項１０】
請求項１において、
前記端子の電圧を抵抗分割する抵抗分割回路を含み、
前記クランプ制御部が、
前記保護制御信号が第１のレベルのとき、前記抵抗分割回路によって分割された分割電圧が所与の閾値電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御することを特徴とする集積回路装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記端子が、ハイインピーダンス状態に設定可能に構成されることを特徴とする集積回路装置。
【請求項１２】
請求項１乃至１１のいずれか記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１３】
低電圧電源系が供給される請求項１乃至１１のいずれか記載の集積回路装置と、
前記集積回路装置と電気的に接続され、前記集積回路装置によってアクセスされる第１のデバイスと、
高電圧電源系が供給される制御ブロックと、
前記制御ブロックと電気的に接続され、前記制御ブロックによってアクセスされる第２のデバイスとを含むことを特徴とする電子機器。
【請求項１４】
集積回路装置が内蔵するＩ／Ｏ回路の入力又は出力と電気的に接続される端子を保護する集積回路装置の端子保護方法であって、
前記端子の電圧を検出する電圧検出ステップと、
保護制御信号と前記端子とのとの論理演算結果に対応した制御信号を生成するステップと、
前記保護制御信号が第１のレベルのとき、前記電圧検出ステップにおいて検出された前記端子の電圧が所与の閾値電圧以上であることを条件に、前記制御信号が前記端子と所与のクランプ電圧が供給される電源線との間に電流が流れるように制御する第１のクランプ制御ステップと、
前記保護制御信号が第２のレベルのとき、前記制御信号が前記電圧検出ステップの電圧検出結果にかかわらず前記端子と前記電源線との間に電流が流れないように制御する第２のクランプ制御ステップとを含むことを特徴とする集積回路装置の端子保護方法。
【請求項１５】
集積回路装置が内蔵するＩ／Ｏ回路の入力又は出力と電気的に接続される端子を保護する集積回路装置の端子保護方法であって、
所与の基準電圧と前記端子の電圧とを比較する電圧比較ステップと、
保護制御信号に基づいて前記電圧比較ステップの出力をイネーブル制御することで制御信号を生成するステップと、
前記保護制御信号が第１のレベルのとき、前記端子の電圧を抵抗分割した分割電圧が所与の閾値電圧以上であることを条件に、前記制御信号が前記端子と所与のクランプ電圧が供給される電源線との間に電流が流れるように制御する第１のクランプ制御ステップと、
前記保護制御信号が第２のレベルのとき、前記制御信号が前記端子と前記電源線との間に電流が流れないように制御する第２のクランプ制御ステップとを含むことを特徴とする集積回路装置の端子保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、電子機器及び集積回路装置の端子保護方法等に関する。
【背景技術】
【０００２】
近年、集積回路装置の製造工程の微細化が進み、集積回路装置を構成する素子の耐圧が低くなっている。その一方、市場からの多機能化及び低コスト化の要求が高く、集積回路装置には高電圧電源系を含めた多種の電源系の回路を混在させることが求められており、他の電源系からの短絡やリークに起因した端子の保護が重要な課題となっている。
【０００３】
この端子の保護については、例えば特許文献１に開示されている。この特許文献１には、絶縁ゲートトランジスターの制御出力信号をモニターすることで短絡状態を検知し、短絡状態を検知した場合に強制的に絶縁ゲートトランジスターの制御出力信号を停止するようにした技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２２３３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、トランジスターが短絡状態になると制御出力信号にも影響が及ぶことを利用している。そのため、制御出力信号に影響が及ぶことがない場合を含めて、電源端子等の接点不良、ゴミや異物による端子の短絡又は端子間リーク、集積回路装置が実装される基板自体の絶縁性不良、その他素子の不良等に起因した短絡等の場合には、端子を保護できない可能性がある。
【０００６】
また、電源端子等の接点不良等の起因した短絡等から端子を保護する場合であっても、部品点数の増加によってコスト高や集積回路装置の実装上の制約を設けることなく、端子を保護できることが望ましい。更に、同一電源系同士の短絡であっても、端子を保護できることが望ましい。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、低コストで、端子を保護できる集積回路装置、電子機器及び集積回路装置の端子保護方法を提供することができる。
【課題を解決するための手段】
【０００８】
（１）本発明の一態様は、集積回路装置が、Ｉ／Ｏ回路と、前記Ｉ／Ｏ回路の入力又は出力と電気的に接続される端子と、前記端子と所与のクランプ電圧が供給される電源線との間に電流を流して前記端子の電圧を変化させるクランプ回路と、前記端子の電圧を検出する電圧検出部と、前記電圧検出部による検出結果に基づいて、前記クランプ回路に流れる電流を制御するクランプ制御部とを含み、前記クランプ制御部が、保護制御信号が第１のレベルのとき、前記端子の電圧が所与の閾値電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御する。
【０００９】
本態様によれば、所与の閾値電圧を基準に端子の電圧をモニターし、端子の電圧が該閾値電圧以上になったときに端子の電圧をクランプ電圧側に変化させるようにしたので、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子をモニターしてクランプ回路のクランプ制御を行うため、必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子の電圧は閾値電圧に保たれるため、クランプ回路に流れる電流値自体を抑えることができるようになる。その結果、低コストで、端子を保護できる集積回路装置を提供できるようになる。
【００１０】
（２）本発明の他の態様に係る集積回路装置では、前記クランプ電圧は、前記Ｉ／Ｏ回路の高電位側電源電圧又は低電位側電源電圧として供給される第１の電源電圧であり、前記クランプ回路は、ソースに前記第１の電源電圧が供給され、ドレインが前記端子に電気的に接続される第１導電型の電界効果トランジスターを含み、前記電界効果トランジスターのゲートが、前記端子の電圧及び前記保護制御信号に基づいて制御される。
【００１１】
ここで、第１導電型は、ｎ型又はｐ型である。本態様によれば、外部に付加回路を設けることなく、簡素な構成で、且つ、低コストで、Ｉ／Ｏ回路の高電位側電源電圧又は低電位側電源電圧に端子の電圧を変化させることができる集積回路装置を提供できるようになる。
【００１２】
（３）本発明の他の態様に係る集積回路装置では、前記電界効果トランジスターは、ｎ型ＭＯＳトランジスターであり、前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、前記電界効果トランジスターのゲートに、前記端子の電圧と前記保護制御信号との論理積演算結果に対応した信号が供給される。
【００１３】
（４）本発明の他の態様に係る集積回路装置では、前記電界効果トランジスターは、ｐ型ＭＯＳトランジスターであり、前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、前記電界効果トランジスターのゲートに、前記端子の電圧と前記保護制御信号との否定論理積演算結果に対応した信号が供給される。
【００１４】
上記のいずれかの態様によれば、上記の効果に加えて、短絡時におけるクランプ制御により、端子の電圧は論理閾値電圧に保たれるため、トランジスターに流れる電流値自体を抑えることができるようになる。
【００１５】
（５）本発明の他の態様に係る集積回路装置では、前記電圧検出部は、所与の基準電圧と前記端子の電圧とを比較し、前記クランプ制御部が、保護制御信号が第１のレベルのとき、前記端子の電圧が前記基準電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御する。
【００１６】
本態様によれば、上記の効果に加えて、基準電圧を調整することで、高精度なクランプ制御を行うことができるようになる。また、短絡時におけるクランプ制御により、端子の電圧は基準電圧に保たれるため、クランプ回路に流れる電流値自体を抑えることができるようになる。
【００１７】
（６）本発明の他の態様に係る集積回路装置では、前記端子の電圧を抵抗分割する抵抗分割回路を含み、前記電圧検出部は、所与の基準電圧と前記抵抗分割回路によって前記端子の電圧が分割された分割電圧とを比較し、前記クランプ制御部が、保護制御信号が第１のレベルのとき、前記分割電圧が前記基準電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御する。
【００１８】
本態様によれば、上記の効果に加えて、端子の電圧の分圧比や基準電圧を調整することで、低コストで高精度なクランプ制御を行うことができるようになる。
【００１９】
（７）本発明の他の態様に係る集積回路装置では、前記クランプ電圧は、前記Ｉ／Ｏ回路の高電位側電源電圧又は低電位側電源電圧として供給される第１の電源電圧であり、前記クランプ回路は、ソースに前記第１の電源電圧が供給され、ドレインが前記端子に電気的に接続される第１導電型の電界効果トランジスターを含み、前記電界効果トランジスターのゲートが、前記端子の電圧又は前記分割電圧、前記基準電圧及び前記保護制御信号に基づいて制御される。
【００２０】
（８）本発明の他の態様に係る集積回路装置では、前記電界効果トランジスターは、ｎ型ＭＯＳトランジスターであり、前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、前記電界効果トランジスターのゲートに、前記端子の電圧又は前記分割電圧と前記基準電圧との比較結果に対応した信号と、前記保護制御信号とに基づいて生成された信号が供給される。
【００２１】
（９）本発明の他の態様に係る集積回路装置では、前記電界効果トランジスターは、ｐ型ＭＯＳトランジスターであり、前記第１の電源電圧は、前記Ｉ／Ｏ回路の低電位側電源電圧であり、前記電界効果トランジスターのゲートに、前記端子の電圧又は前記分割電圧と前記基準電圧との比較結果に対応した信号と、前記保護制御信号とに基づいて生成された信号が供給される。
【００２２】
上記のいずれかの態様において、第１導電型は、ｎ型又はｐ型である。上記のいずれかの態様によれば、上記の効果に加えて、外部に付加回路を設けることなく、簡素な構成で、且つ、低コストで、Ｉ／Ｏ回路の高電位側電源電圧又は低電位側電源電圧に端子の電圧を変化させることができる集積回路装置を提供できるようになる。
【００２３】
（１０）本発明の他の態様に係る集積回路装置では、前記端子の電圧を抵抗分割する抵抗分割回路を含み、前記クランプ制御部が、保護制御信号が第１のレベルのとき、前記抵抗分割回路によって分割された分割電圧が所与の閾値電圧以上であることを条件に、前記端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように前記クランプ回路を制御する。
【００２４】
本態様によれば、上記の効果に加えて、端子の電圧の分圧比を調整することで、低コストで高精度なクランプ制御が可能となる。
【００２５】
（１１）本発明の他の態様に係る集積回路装置では、前記端子が、ハイインピーダンス状態に設定可能に構成される。
【００２６】
本態様によれば、上記の効果に加えて、同一電源系同士の短絡の場合であっても端子を保護できるようになる。
【００２７】
（１２）本発明の他の態様は、電子機器が、上記のいずれか記載の集積回路装置を含む。
【００２８】
本態様によれば、低コストで、端子を保護できる集積回路装置が適用された電子機器を提供できる。これにより、電子機器の低コスト化に寄与できる。
【００２９】
（１３）本発明の他の態様は、電子機器が、低電圧電源系が供給される上記のいずれか記載の集積回路装置と、前記集積回路装置と電気的に接続され、前記集積回路装置によってアクセスされる第１のデバイスと、高電圧電源系が供給される制御ブロックと、前記制御ブロックと電気的に接続され、前記制御ブロックによってアクセスされる第２のデバイスとを含む。
【００３０】
本態様によれば、高電圧電源系からの短絡のみならず低電圧電源系同士の短絡の場合でも端子を保護できる電子機器を提供できるようになる。
【００３１】
（１４）本発明の他の態様は、集積回路装置が内蔵するＩ／Ｏ回路の入力又は出力と電気的に接続される端子を保護する集積回路装置の端子保護方法が、前記端子の電圧を検出する電圧検出ステップと、保護制御信号が第１のレベルのとき、前記電圧検出ステップにおいて検出された前記端子の電圧が所与の閾値電圧以上であることを条件に、前記端子と所与のクランプ電圧が供給される電源線との間に電流が流れるように制御する第１のクランプ制御ステップと、前記保護制御信号が第２のレベルのとき、前記電圧検出ステップの電圧検出結果にかかわらず前記端子と前記電源線との間に電流が流れないように制御する第２のクランプ制御ステップとを含む。
【００３２】
本態様によれば、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子をモニターしてクランプ回路のクランプ制御を行うため、必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子の電圧は閾値電圧に保たれるため、クランプ回路に流れる電流値自体を抑えることができるようになる。その結果、低コストで、端子を保護できる集積回路の端子保護方法を提供できるようになる。
【００３３】
（１５）本発明の他の態様は、集積回路装置が内蔵するＩ／Ｏ回路の入力又は出力と電気的に接続される端子を保護する集積回路装置の端子保護方法であって、保護制御信号が第１のレベルのとき、前記端子の電圧を抵抗分割した分割電圧が所与の閾値電圧以上であることを条件に、前記端子と所与のクランプ電圧が供給される電源線との間に電流が流れるように制御する第１のクランプ制御ステップと、前記保護制御信号が第２のレベルのとき、前記端子と前記電源線との間に電流が流れないように制御する第２のクランプ制御ステップとを含む。
【００３４】
本態様によれば、上記の効果に加えて、端子の電圧の分圧比を調整することで、低コストで高精度なクランプ制御が可能となる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る実施形態１における集積回路装置が搭載された電子機器の構成例のブロック図。
【図２】実施形態１の第１の比較例における端子保護方法の説明図。
【図３】実施形態１の第２の比較例における端子保護方法の説明図。
【図４】実施形態１の第３の比較例における端子保護方法の説明図。
【図５】実施形態１における制御デバイスの構成例のブロック図。
【図６】図５のクランプ制御部の動作説明図。
【図７】実施形態１における制御デバイスによる端子保護方法のフロー図。
【図８】実施形態１の第１の構成例における制御デバイスの回路構成例を示す図。
【図９】実施形態１の第２の構成例における制御デバイスの回路構成例を示す図。
【図１０】実施形態１の第３の構成例における制御デバイスの回路構成例を示す図。
【図１１】実施形態１の第４の構成例における制御デバイスの回路構成例を示す図。
【図１２】実施形態１の第１の構成例の変形例における制御デバイスの回路構成例を示す図。
【図１３】実施形態２におけるクランプ制御部の動作説明図。
【図１４】実施形態２の第１の構成例における制御デバイスの回路構成例を示す図。
【図１５】実施形態２の第２の構成例における制御デバイスの回路構成例を示す図。
【図１６】実施形態２の第３の構成例における制御デバイスの回路構成例を示す図。
【図１７】実施形態２の第４の構成例における制御デバイスの回路構成例を示す図。
【図１８】実施形態２の第５の構成例における制御デバイスの回路構成例を示す図。
【図１９】実施形態２の第６の構成例における制御デバイスの回路構成例を示す図。
【図２０】実施形態３の第１の構成例における制御デバイスの回路構成例を示す図。
【図２１】実施形態３の第２の構成例における制御デバイスの回路構成例を示す図。
【図２２】実施形態３の第３の構成例における制御デバイスの回路構成例を示す図。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００３７】
〔実施形態１〕
図１に、本発明に係る実施形態１における集積回路装置が搭載された電子機器の構成例のブロック図を示す。
【００３８】
電子機器１０は、１又は複数のモジュールから構成される。各モジュールは、基板上に複数のデバイス（集積回路装置）が実装され、各デバイス間は基板上に形成された配線により電気的に接続される。図１では、電子機器１０は、第１のモジュール２０１〜第Ｎ（Ｎは２以上の整数）のモジュール２０Ｎを有し、各モジュール同士が電気的に接続されて互いに信号の送受信を行う。
【００３９】
第１のモジュール２０１は、制御デバイス（広義には集積回路装置）３０と、第１のデバイス４２と、第２のデバイス５２とを含む。制御デバイス３０は、第１の制御ブロック４０と、第２の制御ブロック５０とを含む。制御デバイス３０は、複数の電源系を有し、各電源系の制御ブロックが、対応するデバイスへのアクセス制御を行う。第１の制御ブロック４０は、例えば３．３Ｖ等のロジック電源の低電圧電源系で動作し、制御信号線群４４を介して制御信号の送受信を行うことで第１のデバイス４２にアクセスする。第１のデバイス４２は、不揮発性メモリーを採用することができる。第２の制御ブロック５０は、低電圧電源系より高電圧の高電圧電源系（例えば数十Ｖ）で動作し、制御信号線群５４を介して制御信号の送受信を行うことで第２のデバイス５２にアクセスする。
【００４０】
第１のモジュール２０１では、低電圧電源系の制御信号線群４４のいずれかの制御信号線と高電圧電源系の制御信号線群５４のいずれかの制御信号線とが並んで配列される。そのため、第１のモジュール２０１では、同一電源系同士の短絡や、高電圧電源系の制御信号線や端子との短絡やリークが発生する可能性がある。また、端子等の接点不良、ゴミや異物による端子の短絡又は端子間リーク、制御デバイス３０が実装される基板自体の絶縁性不良、その他素子の不良等に起因して、短絡或いは端子間リークが発生する場合がある。短絡等が発生すると、低電圧電源系のデバイスの端子破壊に至ることがある。図１では、第１のモジュール２０１について図示するが、他のモジュールでも同様に短絡或いは端子間リークが発生する場合がある。従って、少なくとも制御デバイス３０の入力端子、出力端子及び入出力端子、第１のデバイス４２の入力端子、出力端子及び入出力端子を、過電圧から保護する必要がある。
【００４１】
そこで、制御デバイス３０や第１のデバイス４２の端子を、例えば次のように保護することが考えられる。
【００４２】
図２に、実施形態１の第１の比較例における端子保護方法の説明図を示す。図２において、図１と同一部分には同一符号を付し、適宜説明を省略する。
図３に、実施形態１の第２の比較例における端子保護方法の説明図を示す。図３において、図２と同一部分には同一符号を付し、適宜説明を省略する。
図４に、実施形態１の第３の比較例における端子保護方法の説明図を示す。図４において、図３と同一部分には同一符号を付し、適宜説明を省略する。なお、図４において、出力バッファーの一部の構成のみを示している。
【００４３】
第１の比較例において第１のデバイス４２にアクセスする制御デバイス１３０は、端子ＴＭ１〜ＴＭ３を有する。端子ＴＭ１は、第１の制御ブロック１４０の入出力端子として機能し、端子ＴＭ２、ＴＭ３は、第２の制御ブロック５０の入力端子又は出力端子として機能する。ここで、第１の制御ブロック１４０は、図１の第１の制御ブロック４０に対応し、第２の制御ブロック１５０は、図１の第２の制御ブロック１５０に対応する。第１の制御ブロック１４０は、入力／出力（Input/Output：以下、Ｉ／Ｏと略す）回路を有する。このＩ／Ｏ回路は、トライステートバッファー（出力バッファー）ＯＢと、入力バッファーＩＢとを含み、入出力バッファーとして機能する。トライステートバッファーＯＢの出力（入力バッファーＩＢの入力）は、端子ＴＭ１に電気的に接続される。ここで、制御デバイス１３０が、インターフェース部７０を介して、第１のデバイス４２及び第２のデバイス５２と電気的に接続されるものとする。このとき、高電圧電源の制御信号線と低電圧電源系の制御信号線とが並んで配置され、短絡又はリークが発生する場合がある。
【００４４】
第１の比較例では、図２に示すように、低電圧電源系の制御信号線と接地電源ＶＳＳとの間にツェナーダイオードＺＤを接続することで電圧規制を行い、端子ＴＭ１と第１のデバイス４２の端子とを保護する。ここで、ツェナーダイオードＺＤのアノードが接地電源ＶＳＳに接続され、ツェナーダイオードＺＤのカソードが制御信号線と電気的に接続される。
【００４５】
ところが、第１の比較例では、制御デバイス１３０の外部又は内部にツェナーダイオードＺＤを設ける必要があり、部品点数の増加によるコストアップや実装上の制約を受ける可能性がある。
【００４６】
これに対して、第２の比較例では、図３に示すように、端子ＴＭ１と接地電源ＶＳＳとの間に電流駆動能力の高い保護トランジスターＰＴを接続することで、端子ＴＭ１の電圧を接地電源ＶＳＳ側に固定して電圧上昇を防いで端子ＴＭ１と第１のデバイス４２の端子とを保護する。ここで、保護トランジスターＰＴは、ｎ型金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳと略す）トランジスターであり、このＭＯＳトランジスターのソースに接地電源ＶＳＳが供給され、ドレインが端子ＴＭ１に電気的に接続される。第２の制御ブロック１５０と第２のデバイス５２との間の信号の送受信が行われる期間において、保護トランジスターＰＴのゲートが制御されて、端子ＴＭ１の電圧を接地電源ＶＳＳ側に固定する。
【００４７】
ところが、第２の比較例では、高電圧電源系との間の短絡又はリークのみならず低電圧電源系同士が短絡した場合であっても、過電流が発生し、発熱による配線溶断が発生する。そのため、端子ＴＭ１は、未使用期間においてハイインピーダンス状態に設定されることが望ましい。
【００４８】
また、第３の比較例では、寄生ダイオードＰＤで端子ＴＭ１の電圧規制を行い、端子ＴＭ１と第１のデバイス４２の端子とを保護する。ここで、寄生ダイオードＰＤのアノードが端子ＴＭ１に電気的に接続され、寄生ダイオードＰＤのカソードがＩ／Ｏ回路の高電位側電源ＶＤＤに接続される。他の電源系からの短絡又はリークが発生すると、他の電源系（図４では模式的に電流源ＣＳとして表す）からの電流が、寄生ダイオードＰＤを介して高電位側電源ＶＤＤに流れる。
【００４９】
ところが、第３の比較例では、制御デバイス１３０の絶対最大定格を超える電圧が端子ＴＭ１に印加される可能性があり、信頼性に問題が生ずる可能性がある。
【００５０】
そこで、実施形態１では、端子ＴＭ１の電圧をモニターして、クランプ回路により端子ＴＭ１の電圧をクランプする。この端子ＴＭ１は、ハイインピーダンス状態に設定可能に構成されることが望ましい。
【００５１】
図５に、実施形態１における制御デバイス３０の構成例のブロック図を示す。図５において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【００５２】
制御デバイス３０の第１の制御ブロック４０は、Ｉ／Ｏ回路６０と、電圧検出部６２と、クランプ回路６４と、クランプ制御部６６とを含む。Ｉ／Ｏ回路６０は、入力バッファー、出力バッファー又は入出力バッファーのいずれかにより構成される。入力バッファーとして機能する場合には、Ｉ／Ｏ回路６０は、端子ＴＭ１を介して入力された信号を増幅して信号Ｓｉｇとして第１の制御ブロック４０内の回路に供給する。出力バッファーとして機能する場合には、Ｉ／Ｏ回路６０は、信号Ｓｉｇを増幅して端子ＴＭ１を介して第１のデバイス４２に出力する処理を行うと共に、端子ＴＭ１をハイインピーダンス状態に設定することができるようになっている。電圧検出部６２は、端子ＴＭ１の電圧を検出する。クランプ回路６４は、クランプ電圧が供給される電源線と端子ＴＭ１との間に電流を流して端子ＴＭ１の電圧を変化させる。クランプ制御部６６は、所与の保護制御信号と電圧検出部６２の電圧検出結果に基づいてクランプ回路６４のクランプ制御を行う。
【００５３】
図６に、図５のクランプ制御部６６の動作説明図を示す。
【００５４】
クランプ制御部６６には、保護制御信号が入力される。保護制御信号は、例えば制御デバイス３０（第１の制御ブロック４０）内において、端子ＴＭ１の保護期間にアクティブレベルとなるように生成される。保護制御信号は、Ｈレベル（第１のレベル）又はＬレベル（第２のレベル）に変化する論理信号である。以下では、Ｈレベルが保護制御信号のアクティブレベルであり、Ｌレベルが保護制御信号の非アクティブレベルであるものとする。従って、クランプ制御部６６は、保護制御信号がＨレベルのときに、電圧検出部６２の電圧検出結果に基づくクランプ制御のオン・オフを切り換える制御を行う。またクランプ制御部６６は、保護制御信号がＬレベルのときに、電圧検出部６２の電圧検出結果にかかわらずクランプ制御をオフする制御を行う。
【００５５】
より具体的には、電圧検出部６２は、端子ＴＭ１の電圧が所与の閾値電圧以上となったか否かを検出する。保護制御信号がＨレベルで、且つ、電圧検出部６２によって端子ＴＭ１の電圧が閾値電圧以上となったことが検出されたとき、クランプ制御部６６は、クランプ回路６４によるクランプ制御をオンにする制御を行い、端子ＴＭ１とクランプ電圧が供給される電源線との間に電流を流す。一方、保護制御信号がＨレベルで、且つ、電圧検出部６２によって端子ＴＭ１の電圧が閾値電圧以上ではないことが検出されたとき、クランプ制御部６６は、クランプ回路６４によるクランプ制御をオフにする制御を行い、端子ＴＭ１とクランプ電圧が供給される電源線との間を電気的に遮断する。同様に、保護制御信号がＬレベルのとき、クランプ制御部６６は、クランプ回路６４によるクランプ制御をオフにする制御を行い、端子ＴＭ１とクランプ電圧が供給される電源線との間を電気的に遮断する。
【００５６】
以上のように、実施形態１における制御デバイス３０による端子ＴＭ１は、次のような手順で保護する制御を行う。
【００５７】
図７に、実施形態１における制御デバイス３０による端子保護方法のフロー図を示す。
【００５８】
まず、制御デバイス３０（第１の制御ブロック４０）において、電圧検出部６２が、電圧監視ステップとして、端子ＴＭ１の電圧を監視しており、端子ＴＭ１の電圧が変化したことが検出されると（ステップＳ１０：Ｙ）、電圧検出ステップとして端子ＴＭ１の電圧が所与の閾値電圧以上となったか否かを検出する（ステップＳ１２）。ステップＳ１０において、端子ＴＭ１の電圧の変化が検出されないとき（ステップＳ１０：Ｎ）、クランプ制御部６６は、クランプ回路６４によるクランプ制御をオフする制御を行い（ステップＳ１８、第２のクランプ制御ステップ）、ステップＳ１０に戻る（リターン）。
【００５９】
ステップＳ１２において端子ＴＭ１の電圧が所与の閾値電圧以上となったことが検出されると（ステップＳ１２：Ｙ）、クランプ制御部６６が、第１のクランプ制御ステップとして、保護制御信号がアクティブであることを条件に（ステップＳ１４：Ｙ）、クランプ回路６４によるクランプ制御をオンする制御を行い（ステップＳ１６）、ステップＳ１０に戻る（リターン）。
【００６０】
ステップＳ１２において端子ＴＭ１の電圧が所与の閾値電圧以上ではないことが検出されたとき（ステップＳ１２：Ｎ）、或いはステップＳ１４において保護制御信号がアクティブレベルではないとき（ステップＳ１４：Ｎ）、クランプ制御部６６が、第２のクランプ制御ステップとして、クランプ回路６４によるクランプ制御をオフする制御を行い（ステップＳ１８）、ステップＳ１０に戻る（リターン）。
【００６１】
このような実施形態１によれば、Ｉ／Ｏ回路６０が端子ＴＭ１をハイインピーダンス状態に設定して、低電圧電源系同士の短絡の場合でも過電流が発生することを防止できる。その上、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子ＴＭ１をモニターしてクランプ回路６４のクランプ制御を行うため、必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は閾値電圧に保たれるため、クランプ回路６４に流れる電流値自体を抑えることができるようになる。
【００６２】
次に、図５の制御デバイス３０（第１の制御ブロック４０）の構成例について具体的に説明する。
【００６３】
〔実施形態１の第１の構成例〕
図８に、実施形態１の第１の構成例における制御デバイス３０の回路構成例を示す。図８において、図５と同一部分には同一符号を付し、適宜説明を省略する。なお、図８では、Ｉ／Ｏ回路としてトライステートバッファーを示すが、実施形態１はこれに限定されるものではない。
【００６４】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、２入力１出力のＡＮＤ回路Ｌ１と、電界効果トランジスターであるｎ型ＭＯＳトランジスター（以下、単にトランジスターと略す）ＮＴＲ１とを含む。ＡＮＤ回路Ｌ１は、図５の電圧検出部６２の機能及びクランプ制御部６６の機能を実現する。トランジスターＮＴＲ１は、図５のクランプ回路６４の機能を実現し、クランプ電圧としての接地電源ＶＳＳ（広義には、Ｉ／Ｏ回路の低電位側電源電圧）側にクランプする。
【００６５】
トライステートバッファーＯＢには、低電圧電源系である高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳ（接地電源）が供給される。トライステートバッファーＯＢは、ｐ型ＭＯＳトランジスターｐＴｒ１、ｐＴｒ２、ｎ型ＭＯＳトランジスターｎＴｒ１、ｎＴｒ２、インバーター素子ＩＮＶ１、ＩＮＶ２を有する。トランジスターｐＴｒ１のソースには高電位側電源電圧ＶＤＤが供給され、ドレインにトランジスターｐＴｒ２のソースが接続される。トランジスターｐＴｒ１のゲートには、インバーター素子ＩＮＶ２の入力が接続される。トランジスターｐＴｒ２のドレインに、トランジスターｎＴｒ２のドレインが接続される。トランジスターｐＴｒ２、ｎＴｒ２のドレインが、端子ＴＭ１に電気的に接続される。トランジスターｐＴｒ２、ｎＴｒ２のゲートには、信号Ｓｉｇが供給される。トランジスターｎＴｒ２のソースには低電位側電源電圧ＶＳＳが供給され、ゲートにはインバーター素子ＩＮＶ２の出力が接続される。インバーター素子ＩＮＶ１の出力はインバーター素子ＩＮＶ２の入力に接続され、インバーター素子ＩＮＶ１の入力にはトライステート制御信号Ｃｔｒｌが入力される。このようなトライステートバッファーＯＢにおいて、トライステート制御信号ＣｔｒｌがＬレベルになると、トランジスターｐＴｒ１、ｎＴｒ１がオフとなり、端子ＴＭ１がハイインピーダンス状態に設定される。また、トライステート制御信号ＣｔｒｌがＨレベルのとき、信号Ｓｉｇに対応したレベルの信号を、端子ＴＭ１を介して出力する。
【００６６】
トランジスターＮＴＲ１のソースには低電位側電源電圧ＶＳＳが供給され、ドレインには端子ＴＭ１が電気的に接続される。トランジスターＮＴＲ１のゲートは、ＡＮＤ回路Ｌ１の出力が接続される。またトランジスターＮＴＲ１の基板電位は、低電位側電源電圧ＶＳＳに固定される。
【００６７】
ＡＮＤ回路Ｌ１の一方の入力には、保護制御信号が供給され、他方の入力には端子ＴＭ１が電気的に接続される。即ち、トランジスターＮＴＲ１のゲートには、端子ＴＭ１の電圧と保護制御信号との論理積演算結果に対応した信号が供給される。ＡＮＤ回路Ｌ１は、公知の相補型金属酸化膜半導体（Complementary Metal Oxide Semiconductor：以下、ＣＭＯＳと略す）回路により構成され、閾値電圧が（ＶＤＤ＋ＶＳＳ）／２（＝Ｖｌｏｇｉｃ、論理閾値電圧）である電圧検出部として機能する。
【００６８】
図８の構成において、保護制御信号がＬレベルのとき、ＡＮＤ回路Ｌ１の出力がＬレベルとなり、トランジスターＮＴＲ１が非導通状態（オフ状態）となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【００６９】
図８の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上になると、ＡＮＤ回路Ｌ１の出力がＨレベルとなり、トランジスターＮＴＲ１が導通状態（オン状態）となる。これにより、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【００７０】
このように、図８の構成によれば、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧Ｖｌｏｇｉｃまでの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上のとき、クランプ回路としてのトランジスターＮＴＲ１をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。
【００７１】
従って、図８の構成によれば、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子ＴＭ１をモニターして、制御デバイス３０の内部に設けられるトランジスターＮＴＲ１のクランプ制御を行うため、外部に付加回路を設けることなく、低コストで必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は電圧Ｖｌｏｇｉｃに保たれるため、トランジスターＮＴＲ１に流れる電流値自体を抑えることができるようになる。
【００７２】
〔実施形態１の第２の構成例〕
図８では、クランプ回路６４としてｎ型ＭＯＳトランジスターを採用していたが、実施形態１はこれに限定されるものではなく、クランプ回路６４としてｐ型ＭＯＳトランジスターを採用してもよい。
【００７３】
図９に、実施形態１の第２の構成例における制御デバイス３０の回路構成例を示す。図９において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【００７４】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、２入力１出力のＮＡＮＤ回路ＮＬ１と、ｐ型ＭＯＳトランジスターＰＴＲ１とを含む。ＮＡＮＤ回路ＮＬ１は、図５の電圧検出部６２の機能及びクランプ制御部６６の機能を実現する。トランジスターＰＴＲ１は、図５のクランプ回路６４の機能を実現し、クランプ電圧としての接地電源ＶＳＳ側にクランプする。
【００７５】
図９の構成が図８の構成と異なる点は、トランジスターＮＴＲ１に代えてトランジスターＰＴＲ１が設けられる点と、ＡＮＤ回路Ｌ１に代えてＮＡＮＤ回路ＮＬ１が設けられている点である。
【００７６】
トランジスターＰＴＲ１のドレインには低電位側電源電圧ＶＳＳが供給され、ソースには端子ＴＭ１が電気的に接続される。トランジスターＰＴＲ１のゲートは、ＮＡＮＤ回路ＮＬ１の出力が接続される。またトランジスターＰＴＲ１の基板電位は、端子ＴＭ１の電圧に固定される。
【００７７】
ＮＡＮＤ回路ＮＬ１の一方の入力には、保護制御信号が供給され、他方の入力には端子ＴＭ１が電気的に接続される。即ち、トランジスターＰＴＲ１のゲートには、端子ＴＭ１の電圧と保護制御信号との否定論理積演算結果に対応した信号が供給される。ＮＡＮＤ回路ＮＬ１は、公知のＣＭＯＳ回路により構成され、閾値電圧が（ＶＤＤ＋ＶＳＳ）／２（＝Ｖｌｏｇｉｃ）である電圧検出部として機能する。
【００７８】
図９の構成において、保護制御信号がＬレベルのとき、ＮＡＮＤ回路ＮＬ１の出力がＨレベルとなり、トランジスターＰＴＲ１が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【００７９】
図９の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上になると、ＮＡＮＤ回路ＮＬ１の出力がＬレベルとなり、トランジスターＰＴＲ１が導通状態となる。これにより、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【００８０】
このような図９の構成によれば、図８の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧Ｖｌｏｇｉｃまでの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上のとき、クランプ回路としてのトランジスターＰＴＲ１をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。従って、図９の構成によれば、図８の構成と同様の効果を得ることができる。
【００８１】
〔実施形態１の第３の構成例〕
図８及び図９では、Ｉ／Ｏ回路の低電位側電源電圧ＶＳＳ側にクランプしていたが、実施形態１はこれに限定されるものではなく、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤ側にクランプするようにしてもよい。
【００８２】
図１０に、実施形態１の第３の構成例における制御デバイス３０の回路構成例を示す。図１０において、図９と同一部分には同一符号を付し、適宜説明を省略する。
【００８３】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、２入力１出力のＮＡＮＤ回路ＮＬ１と、ｐ型ＭＯＳトランジスターＰＴＲ２とを含む。トランジスターＰＴＲ２は、図５のクランプ回路６４の機能を実現し、クランプ電圧としてのＩ／Ｏ回路の高電位側電源電圧ＶＤＤ側にクランプする。
【００８４】
図１０の構成が図９の構成と異なる点は、トランジスターＰＴＲ１に代えてトランジスターＰＴＲ２が設けられる点と、クランプ電圧として高電位側電源電圧ＶＤＤが採用されている点である。
【００８５】
トランジスターＰＴＲ２のソースには高電位側電源電圧ＶＤＤが供給され、ドレインには端子ＴＭ１が電気的に接続される。トランジスターＰＴＲ２のゲートは、ＮＡＮＤ回路ＮＬ１の出力が接続される。またトランジスターＰＴＲ２の基板電位は、高電位側電源電圧ＶＤＤに固定される。
【００８６】
図１０の構成において、保護制御信号がＬレベルのとき、ＮＡＮＤ回路ＮＬ１の出力がＨレベルとなり、トランジスターＰＴＲ２が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【００８７】
図１０の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上になると、ＮＡＮＤ回路ＮＬ１の出力がＬレベルとなり、トランジスターＰＴＲ２が導通状態となる。これにより、端子ＴＭ１の電圧は、高電位側電源電圧ＶＤＤ側に変化させられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【００８８】
このような図１０の構成によれば、図９の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧Ｖｌｏｇｉｃまでの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上のとき、クランプ回路としてのトランジスターＰＴＲ２をオンにして、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に変化させることができる。従って、図１０の構成によれば、図９の構成と同様の効果を得ることができる。
【００８９】
〔実施形態１の第４の構成例〕
図１０では、クランプ回路６４としてｐ型ＭＯＳトランジスターを採用していたが、実施形態１はこれに限定されるものではなく、クランプ回路６４としてｎ型ＭＯＳトランジスターを採用してＩ／Ｏ回路の高電位側電源電圧ＶＤＤ側にクランプするようにしてもよい。
【００９０】
図１１に、実施形態１の第４の構成例における制御デバイス３０の回路構成例を示す。図１１において、図８又は図１０と同一部分には同一符号を付し、適宜説明を省略する。
【００９１】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、２入力１出力のＡＮＤ回路Ｌ１と、ｎ型ＭＯＳトランジスターＮＴＲ２とを含む。トランジスターＮＴＲ２は、図５のクランプ回路６４の機能を実現し、クランプ電圧としてのＩ／Ｏ回路の高電位側電源電圧ＶＤＤ側にクランプする。
【００９２】
図１１の構成が図１０の構成と異なる点は、トランジスターＰＴＲ２に代えてトランジスターＮＴＲ２が設けられる点と、ＮＡＮＤ回路ＮＬ１に代えてＡＮＤ回路Ｌ１が設けられる点と、昇圧回路Ｂ１が設けられる点である。
【００９３】
トランジスターＮＴＲ２のソースには高電位側電源電圧ＶＤＤが供給され、ドレインには端子ＴＭ１が電気的に接続される。トランジスターＮＴＲ２のゲートは、昇圧回路Ｂ１の出力が接続される。昇圧回路Ｂ１は、ＡＮＤ回路Ｌ１の出力を昇圧するレベルシフターであり、高電位側の論理レベルの電位を上昇させることでトランジスターＮＴＲ２をオンさせる。またトランジスターＮＴＲ２の基板電位は、低電位側電源電圧ＶＳＳに固定される。
【００９４】
図１１の構成において、保護制御信号がＬレベルのとき、ＡＮＤ回路Ｌ１の出力がＬレベルとなり、トランジスターＮＴＲ２が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【００９５】
図１１の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上になると、ＡＮＤ回路Ｌ１の出力がＨレベルとなる。昇圧回路Ｂ１は、ＡＮＤ回路Ｌ１からのＨレベルの電位を上昇させた昇圧電位の信号をトランジスターＮＴＲ２のゲートに供給し、トランジスターＮＴＲ２が導通状態となる。これにより、端子ＴＭ１の電圧は、高電位側電源電圧ＶＤＤ側に変化させられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【００９６】
このような図１１の構成によれば、図１０の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧Ｖｌｏｇｉｃまでの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃ以上のとき、クランプ回路としてのトランジスターＮＴＲ２をオンにして、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に変化させることができる。従って、図１１の構成によれば、図１０の構成と同様の効果を得ることができる。
【００９７】
〔実施形態１の第１の構成例の変形例〕
図８〜図１１では、Ｉ／Ｏ回路としてトライステートバッファーを採用する例を説明したが、実施形態１はこれに限定されるものではなく、Ｉ／Ｏ回路として入力バッファー、又は入出力バッファーを採用してもよい。
【００９８】
図１２に、実施形態１の第１の構成例の変形例における制御デバイス３０の回路構成例を示す。図１２において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【００９９】
図１２に示す構成が図８に示す構成と異なる点は、トライステートバッファーＯＢに代えて入力バッファーＩＢが設けられている点である。
【０１００】
入力バッファーＩＢにも、トライステートバッファーＯＢと同様に、低電圧電源系である高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳが供給される。入力バッファーＩＢは、ｐ型ＭＯＳトランジスターｐＴｒ３、ｎ型ＭＯＳトランジスターｎＴｒ３を有する。トランジスターｐＴｒ３のソースには高電位側電源電圧ＶＤＤが供給され、ドレインにトランジスターｎＴｒ３のドレインが接続される。トランジスターｐＴｒ３、ｎＴｒ３のゲートには端子ＴＭ１が接続される。トランジスターｎＴｒ３のソースには、低電位側電源電圧ＶＳＳが供給される。このような入力バッファーＩＢにおいて、端子ＴＭ１に入力信号が印加されると、トランジスターｐＴｒ３、ｎＴｒ３のいずれかがオンとなり、高電位側電源電圧ＶＤＤ又は低電位側電源電圧ＶＳＳが信号Ｓｉｇとなる。
【０１０１】
図１２のような入力バッファーＩＢを採用しても、図８と同様にトランジスターＮＴＲ１が動作し、図８の構成と同様の効果を得ることができる。また、図９〜図１１の構成についても、図１２のような入力バッファーＩＢを採用することができ、トライステートバッファーＯＢを採用した場合と同様の効果を得ることができる。
【０１０２】
〔実施形態２〕
実施形態１では、電圧検出部６２の閾値電圧としてＶｌｏｇｉｃである例を説明したが、本発明に係る実施形態はこれに限定されるものではない。実施形態２では、電圧検出部として電圧比較回路を用い、基準電圧Ｖｒｅｆと端子ＴＭ１の電圧を比較することで、クランプ回路を制御するようにしている。即ち、閾値電圧として基準電圧Ｖｒｅｆが採用されることを意味する。
【０１０３】
図１３に、実施形態２におけるクランプ制御部の動作説明図を示す。
【０１０４】
実施形態２におけるクランプ制御部は、保護制御信号がＨレベルのときに、電圧検出部における基準電圧Ｖｒｅｆとの比較結果に基づくクランプ制御のオン・オフを切り換える制御を行う。またクランプ制御部は、保護制御信号がＬレベルのときに、電圧検出部における基準電圧Ｖｒｅｆとの比較結果にかかわらずクランプ制御をオフする制御を行う。
【０１０５】
より具体的には、電圧検出部は、端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上となったか否かを検出する。保護制御信号がＨレベルで、且つ、電圧検出部によって端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上となったことが検出されたとき、クランプ制御部は、クランプ回路によるクランプ制御をオンにする制御を行い、端子ＴＭ１とクランプ電圧が供給される電源線との間に電流を流す。一方、保護制御信号がＨレベルで、且つ、電圧検出部によって端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上ではないことが検出されたとき、クランプ制御部は、クランプ回路によるクランプ制御をオフにする制御を行い、端子ＴＭ１とクランプ電圧が供給される電源線との間を電気的に遮断する。同様に、保護制御信号がＬレベルのとき、クランプ制御部は、クランプ回路によるクランプ制御をオフにする制御を行い、端子ＴＭ１とクランプ電圧が供給される電源線との間を電気的に遮断する。
【０１０６】
このような実施形態２によれば、Ｉ／Ｏ回路６０が端子ＴＭ１をハイインピーダンス状態に設定して、低電圧電源系同士の短絡の場合でも過電流が発生することを防止できる。その上、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子ＴＭ１をモニターしてクランプ回路のクランプ制御を行うため、低コストで、必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は閾値電圧に保たれるため、クランプ回路に流れる電流値自体を抑えることができるようになる。また、基準電圧Ｖｒｅｆを調整することで、実施形態１よりも精度良くクランプ制御を行うことができ、無駄な電流消費を低減できるようになる。
【０１０７】
次に、実施形態２における制御デバイス（第１の制御ブロック）の構成例について具体的に説明する。
【０１０８】
〔実施形態２の第１の構成例〕
図１４に、実施形態２の第１の構成例における制御デバイスの回路構成例を示す。図１４において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１０９】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、電圧比較回路ＣＭＰ１と、ｎ型ＭＯＳトランジスターＮＴＲ３とを含む。電圧比較回路ＣＭＰ１は、オペアンプにより構成され、図５の電圧検出部６２の機能及びクランプ制御部６６の機能を実現する。トランジスターＮＴＲ３は、図５のクランプ回路６４の機能を実現し、クランプ電圧としての接地電源ＶＳＳ側にクランプする。
【０１１０】
トランジスターＮＴＲ３のソースには低電位側電源電圧ＶＳＳが供給され、ドレインには端子ＴＭ１が電気的に接続される。トランジスターＮＴＲ３のゲートは、電圧比較回路ＣＭＰ１の出力が接続される。またトランジスターＮＴＲ３の基板電位は、低電位側電源電圧ＶＳＳに固定される。
【０１１１】
電圧比較回路ＣＭＰ１を構成するオペアンプの非反転入力端子は端子ＴＭ１が電気的に接続され、該オペアンプの反転入力端子には基準電圧Ｖｒｅｆが供給される。従って、電圧比較回路ＣＭＰ１は、閾値電圧が基準電圧Ｖｒｅｆである電圧検出部として機能する。この電圧比較回路ＣＭＰ１は、保護制御信号により内部の電流源制御が行われることで、電圧比較動作のイネーブル制御が行われる。
【０１１２】
図１４の構成において、保護制御信号がＬレベルのとき、電圧比較回路ＣＭＰ１の出力がＬレベルに設定され、トランジスターＮＴＲ３が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【０１１３】
図１４の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上になると、電圧比較回路ＣＭＰ１の出力がＨレベルとなり、トランジスターＮＴＲ３が導通状態となる。これにより、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【０１１４】
このように、図１４の構成によれば、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから基準電圧Ｖｒｅｆまでの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上のとき、クランプ回路としてのトランジスターＮＴＲ３をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。
【０１１５】
従って、図１４の構成によれば、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子ＴＭ１をモニターして、制御デバイス３０の内部に設けられるトランジスターＮＴＲ３のクランプ制御を行うため、外部に付加回路を設けることなく必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は基準電圧Ｖｒｅｆに保たれるため、トランジスターＮＴＲ３に流れる電流値自体を抑えることができるようになる。また、基準電圧Ｖｒｅｆを自由に設定できるようになり、実施形態１と比較して高精度にクランプ制御を行うことができるようになる。
【０１１６】
〔実施形態２の第２の構成例〕
図１４では、クランプ回路としてｎ型ＭＯＳトランジスターを採用していたが、実施形態２はこれに限定されるものではなく、クランプ回路としてｐ型ＭＯＳトランジスターを採用してもよい。
【０１１７】
図１５に、実施形態２の第２の構成例における制御デバイスの回路構成例を示す。図１５において、図１４と同一部分には同一符号を付し、適宜説明を省略する。
【０１１８】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、電圧比較回路ＣＭＰ２と、ｐ型ＭＯＳトランジスターＰＴＲ３とを含む。電圧比較回路ＣＭＰ２は、オペアンプにより構成され、図５の電圧検出部６２の機能及びクランプ制御部６６の機能を実現する。トランジスターＰＴＲ３は、図５のクランプ回路６４の機能を実現し、クランプ電圧としての接地電源ＶＳＳ側にクランプする。
【０１１９】
図１５の構成が図１４の構成と異なる点は、トランジスターＮＴＲ３に代えてトランジスターＰＴＲ３が設けられる点と、電圧比較回路ＣＭＰ１に代えて電圧比較回路ＣＭＰ２が設けられている点である。
【０１２０】
トランジスターＰＴＲ３のドレインには低電位側電源電圧ＶＳＳが供給され、ソースには端子ＴＭ１が電気的に接続される。トランジスターＰＴＲ３のゲートは、電圧比較回路ＣＭＰ２の出力が接続される。またトランジスターＰＴＲ３の基板電位は、端子ＴＭ１の電圧に固定される。
【０１２１】
電圧比較回路ＣＭＰ２を構成するオペアンプの反転入力端子は端子ＴＭ１が電気的に接続され、該オペアンプの非反転入力端子には基準電圧Ｖｒｅｆが供給される。従って、電圧比較回路ＣＭＰ２は、閾値電圧が基準電圧Ｖｒｅｆである電圧検出部として機能する。この電圧比較回路ＣＭＰ２は、電圧比較回路ＣＭＰ１と同様に、保護制御信号により内部の電流源制御が行われることで、電圧比較動作のイネーブル制御が行われる。
【０１２２】
図１５の構成において、保護制御信号がＬレベルのとき、電圧比較回路ＣＭＰ２の出力がＨレベルに設定され、トランジスターＰＴＲ３が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【０１２３】
図１５の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上になると、電圧比較回路ＣＭＰ２の出力がＬレベルとなり、トランジスターＰＴＲ３が導通状態となる。これにより、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【０１２４】
このような図１５の構成によれば、図１４の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから基準電圧Ｖｒｅｆまでの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上のとき、クランプ回路としてのトランジスターＰＴＲ３をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。従って、図１５の構成によれば、図１４の構成と同様の効果を得ることができる。
【０１２５】
〔実施形態２の第３の構成例〕
図１４及び図１５では、Ｉ／Ｏ回路の低電位側電源電圧ＶＳＳ側にクランプしていたが、実施形態２はこれに限定されるものではなく、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤ側にクランプするようにしてもよい。
【０１２６】
図１６に、実施形態２の第３の構成例における制御デバイスの回路構成例を示す。図１６において、図１０と同一部分には同一符号を付し、適宜説明を省略する。
【０１２７】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、電圧比較回路ＣＭＰ２と、ｐ型ＭＯＳトランジスターＰＴＲ４とを含む。トランジスターＰＴＲ４は、図５のクランプ回路６４の機能を実現し、クランプ電圧としてのＩ／Ｏ回路の高電位側電源電圧ＶＤＤ側にクランプする。
【０１２８】
図１６の構成が図１５の構成と異なる点は、トランジスターＰＴＲ３に代えてトランジスターＰＴＲ４が設けられる点と、クランプ電圧として高電位側電源電圧ＶＤＤが採用されている点である。
【０１２９】
トランジスターＰＴＲ４のソースには高電位側電源電圧ＶＤＤが供給され、ドレインには端子ＴＭ１が電気的に接続される。トランジスターＰＴＲ４のゲートは、電圧比較回路ＣＭＰ２の出力が接続される。またトランジスターＰＴＲ４の基板電位は、高電位側電源電圧ＶＤＤに固定される。
【０１３０】
図１６の構成において、保護制御信号がＬレベルのとき、電圧比較回路ＣＭＰ２の出力がＨレベルに設定され、トランジスターＰＴＲ４が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【０１３１】
図１６の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上になると、電圧比較回路ＣＭＰ２の出力がＬレベルとなり、トランジスターＰＴＲ４が導通状態となる。これにより、端子ＴＭ１の電圧は、高電位側電源電圧ＶＤＤ側に変化させられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【０１３２】
このような図１６の構成によれば、図１５の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから基準電圧Ｖｒｅｆまでの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が基準電圧Ｖｒｅｆ以上のとき、クランプ回路としてのトランジスターＰＴＲ４をオンにして、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に変化させることができる。従って、図１６の構成によれば、図１５の構成と同様の効果を得ることができる。
【０１３３】
〔実施形態２の第４の構成例〕
図１４〜図１６では、電圧比較回路ＣＭＰ１、ＣＭＰ２が端子ＴＭ１の電圧と基準電圧Ｖｒｅｆとを比較することで、クランプ回路を構成するトランジスターを制御するものとして説明したが、実施形態２はこれに限定されるものではない。
【０１３４】
図１７に、実施形態２の第４の構成例における制御デバイスの回路構成例を示す。図１７において、図１４と同一部分には同一符号を付し、適宜説明を省略する。
【０１３５】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、電圧比較回路ＣＭＰ１と、ｎ型ＭＯＳトランジスターＮＴＲ３と、抵抗素子ＤＲ１、ＤＲ２とを含む。
【０１３６】
図１７の構成が図１４の構成と異なる点は、電圧比較回路ＣＭＰ１を構成するオペアンプの非反転入力端子に端子ＴＭ１が接続されるのではなく、該非反転入力端子に、端子ＴＭ１の電圧と低電位側電源電圧ＶＳＳとの間の電圧を抵抗分割した分割電圧が供給されている点である。
【０１３７】
即ち、図１７では、抵抗素子ＤＲ１、ＤＲ２により構成される抵抗分割回路によって分割電圧が生成される。この抵抗分割回路において、抵抗素子ＤＲ１の一端は低電位側電源電圧ＶＳＳが供給され、抵抗素子ＤＲ１の他端は抵抗素子ＤＲ２の一端及びオペアンプの非反転入力端子が接続される。抵抗素子ＤＲ２の他端は、端子ＴＭ１に接続される。電圧比較回路ＣＭＰ１を構成するオペアンプの非反転入力端子は上記の分割電圧が供給され、該オペアンプの反転入力端子には基準電圧Ｖｒｅｆが供給される。従って、電圧比較回路ＣＭＰ１は、閾値電圧が上記の分割電圧である電圧検出部として機能する。
【０１３８】
このような図１７の構成によれば、図１４の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから分割電圧までの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が分割電圧以上のとき、クランプ回路としてのトランジスターＮＴＲ３をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。従って、図１７の構成によれば、図１４の構成と同様の効果を得ることができる。このとき、抵抗素子ＤＲ１、ＤＲ２により抵抗分割による分圧比を調整することで、クランプ制御をより一層精度良く行うことができるようになる。
【０１３９】
〔実施形態２の第５の構成例〕
図１７の構成では、クランプ回路としてｎ型ＭＯＳトランジスターを採用していたが、実施形態２はこれに限定されることなく、クランプ回路としてｐ型ＭＯＳトランジスターを採用するようにしてもよい。
【０１４０】
図１８に、実施形態２の第５の構成例における制御デバイスの回路構成例を示す。図１８において、図１５又は図１７と同一部分には同一符号を付し、適宜説明を省略する。
【０１４１】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、電圧比較回路ＣＭＰ２と、ｐ型ＭＯＳトランジスターＰＴＲ３と、抵抗素子ＤＲ１、ＤＲ２とを含む。
【０１４２】
図１８の構成では、電圧比較回路ＣＭＰ２を構成するオペアンプの反転入力端子に端子ＴＭ１の電圧と低電位側電源電圧ＶＳＳとの間の電圧を抵抗分割した分割電圧が供給され、該オペアンプの非反転入力端子に基準電圧Ｖｒｅｆが供給される。従って、電圧比較回路ＣＭＰ２は、閾値電圧が該分割電圧である電圧検出部として機能する。
【０１４３】
このような図１８の構成によれば、図１７の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから分割電圧までの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が分割電圧以上のとき、クランプ回路としてのトランジスターＰＴＲ３をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。従って、図１８の構成によれば、図１７の構成と同様の効果を得ることができる。
【０１４４】
〔実施形態２の第６の構成例〕
図１７及び図１８では、Ｉ／Ｏ回路の低電位側電源電圧ＶＳＳ側にクランプしていたが、実施形態２はこれに限定されるものではなく、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤ側にクランプするようにしてもよい。
【０１４５】
図１９に、実施形態２の第６の構成例における制御デバイスの回路構成例を示す。図１９において、図１６又は図１８と同一部分には同一符号を付し、適宜説明を省略する。
【０１４６】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、電圧比較回路ＣＭＰ２と、ｐ型ＭＯＳトランジスターＰＴＲ４と、抵抗素子ＤＲ１、ＤＲ２とを含む。
【０１４７】
図１９の構成では、電圧比較回路ＣＭＰ２を構成するオペアンプの反転入力端子に端子ＴＭ１の電圧と低電位側電源電圧ＶＳＳとの間の電圧を抵抗分割した分割電圧が供給され、該オペアンプの非反転入力端子に基準電圧Ｖｒｅｆが供給される。従って、電圧比較回路ＣＭＰ２は、閾値電圧が該分割電圧である電圧検出部として機能する。
【０１４８】
このような図１９の構成によれば、図１８の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから分割電圧までの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が分割電圧以上のとき、クランプ回路としてのトランジスターＰＴＲ４をオンにして、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に変化させることができる。従って、図１９の構成によれば、図１８の構成と同様の効果を得ることができる。
【０１４９】
なお、実施形態２において、Ｉ／Ｏ回路としてトライステートバッファーを採用する例を説明したが、実施形態２はこれに限定されるものではなく、Ｉ／Ｏ回路として入力バッファーや入出力バッファーを採用してもよい。
【０１５０】
〔実施形態３〕
実施形態１では、ＡＮＤ回路Ｌ１又はＮＡＮＤ回路ＮＬ１の入力の１つに端子ＴＭ１を電気的に接続するように構成したが、本発明に係る実施形態はこれに限定されるものではない。例えば、ＡＮＤ回路Ｌ１又はＮＡＮＤ回路ＮＬ１の入力の１つに端子ＴＭ１を接続することなく、端子ＴＭ１の電圧と低電位側電源電圧ＶＳＳとの間の電圧を抵抗分割した分割電圧を、ＡＮＤ回路Ｌ１又はＮＡＮＤ回路ＮＬ１の入力の１つに供給するようにしてもよい。
【０１５１】
こうすることで、抵抗分割による分圧比と論理回路の閾値電圧とにより決まる基準電圧を基準にクランプ制御を行うことができるようになるので、実施形態１の効果に加えて、分圧比を自在に調整することで精度良いクランプ制御が可能となる。
【０１５２】
〔実施形態３の第１の構成例〕
図２０に、実施形態３の第１の構成例における制御デバイスの回路構成例を示す。図２０において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１５３】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、２入力１出力のＮＡＮＤ回路ＮＬ２と、インバーター回路ＩＶ１と、ｎ型ＭＯＳトランジスターＮＴＲ１と、抵抗素子ＤＲ３、ＤＲ４とを含む。ＮＡＮＤ回路ＮＬ２及びインバーター回路ＩＶ１は、それぞれ公知のＣＭＯＳ回路により構成される。インバーター回路ＩＶ１の入力はＮＡＮＤ回路ＮＬ２の出力に接続され、ＮＡＮＤ回路ＮＬ２とインバーター回路ＩＶ１とにより、図８のＡＮＤ回路Ｌ１の機能を実現する。
【０１５４】
図２０において、抵抗素子ＤＲ３、ＤＲ４により構成される抵抗分割回路によって分割電圧が生成される。この抵抗分割回路において、抵抗素子ＤＲ３の一端は低電位側電源電圧ＶＳＳが供給され、抵抗素子ＤＲ３の他端は抵抗素子ＤＲ４の一端及びＮＡＮＤ回路ＮＬ２の入力の１つに接続される。抵抗素子ＤＲ４の他端は、端子ＴＭ１に接続される。ＮＡＮＤ回路ＮＬ２の入力の一方に、端子ＴＭ１の電圧と低電位側電源電圧ＶＳＳとの間の電圧を抵抗分割した分割電圧が供給され、ＮＡＮＤ回路ＮＬ２の入力の他方に、保護制御信号が供給される。従って、ＮＡＮＤ回路ＮＬ２は、ＮＡＮＤ回路の電圧Ｖｌｏｇｉｃ（＝（ＶＤＤ＋ＶＳＳ）／２）と抵抗分割による分圧比とにより決まる基準電圧を閾値電圧とする電圧検出部として機能する。
【０１５５】
図２０の構成において、保護制御信号がＬレベルのとき、ＮＡＮＤ回路ＮＬ２の出力がＨレベル、インバーター回路ＩＶ１の出力がＬレベルとなり、トランジスターＮＴＲ１が非導通状態（オフ状態）となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【０１５６】
図２０の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにすることで、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が、電圧Ｖｌｏｇｉｃと抵抗分割による分圧比とにより決まる基準電圧以上になると、ＮＡＮＤ回路ＮＬ１の出力がＬレベル、インバーター回路ＩＶ１の出力がＨレベルとなり、トランジスターＮＴＲ１が導通状態（オン状態）となる。これにより、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【０１５７】
このように、図２０の構成によれば、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧Ｖｌｏｇｉｃと抵抗分割による分圧比とにより決まる基準電圧までの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧Ｖｌｏｇｉｃと抵抗分割による分圧比とにより決まる基準電圧以上のとき、クランプ回路としてのトランジスターＮＴＲ１をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。
【０１５８】
従って、図２０の構成によれば、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子ＴＭ１をモニターして、制御デバイス３０の内部に設けられるトランジスターＮＴＲ１のクランプ制御を行うため、外部に付加回路を設けることなく、必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は、電圧Ｖｌｏｇｉｃと抵抗分割による分圧比とにより決まる基準電圧に保たれるため、トランジスターＮＴＲ１に流れる電流値自体を抑えることができるようになる。また、基準電圧は分圧比により自在に決定することができ、高精度なクランプ制御が可能となる。
【０１５９】
〔実施形態３の第２の比較例〕
図２１に、実施形態３の第２の構成例における制御デバイスの回路構成例を示す。図２１において、図２０又は図９と同一部分には同一符号を付し、適宜説明を省略する。
【０１６０】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、２入力１出力のＮＡＮＤ回路ＮＬ２と、ｐ型ＭＯＳトランジスターＰＴＲ１と、抵抗素子ＤＲ３、ＤＲ４とを含む。
【０１６１】
図２１の構成が図２０の構成と異なる点は、トランジスターＮＴＲ１に代えてトランジスターＰＴＲ１が設けられる点と、インバーター回路ＩＶ１が省かれている点である。
【０１６２】
図２１の構成において、保護制御信号がＬレベルのとき、ＮＡＮＤ回路ＮＬ２の出力がＨレベルとなり、トランジスターＰＴＲ１が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【０１６３】
図２１の構成では、図２０の構成と同様に、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにしたとき、端子ＴＭ１の電圧が、電圧Ｖｌｏｇｉｃ（＝（ＶＤＤ＋ＶＳＳ）／２）と抵抗分割による分圧比とにより決まる基準電圧以上になると、ＮＡＮＤ回路ＮＬ２の出力がＬレベルとなり、トランジスターＰＴＲ１が導通状態となる。これにより、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【０１６４】
このような図２１の構成によれば、図２０の構成と同様に、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。従って、図２１の構成によれば、図２０の構成と同様の効果を得ることができる。
【０１６５】
〔実施形態３の第３の構成例〕
図２２に、実施形態３の第３の構成例における制御デバイスの回路構成例を示す。図２２において、図２１又は図１０と同一部分には同一符号を付し、適宜説明を省略する。
【０１６６】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、２入力１出力のＮＡＮＤ回路ＮＬ２と、ｐ型ＭＯＳトランジスターＰＴＲ２と、抵抗素子ＤＲ３、ＤＲ４とを含む。
【０１６７】
図２２の構成が図２１の構成と異なる点は、トランジスターＰＴＲ１に代えてトランジスターＰＴＲ２が設けられる点と、クランプ電圧として高電位側電源電圧ＶＤＤが採用されている点である。
【０１６８】
図２２の構成において、保護制御信号がＬレベルのとき、ＮＡＮＤ回路ＮＬ２の出力がＨレベルとなり、トランジスターＰＴＲ１が非導通状態となる。この状態は、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。
【０１６９】
図２２の構成では、図２１の構成と同様に、端子ＴＭ１をハイインピーダンス状態にしたまま、保護制御信号をＨレベルにしたとき、端子ＴＭ１の電圧が、電圧Ｖｌｏｇｉｃ（＝（ＶＤＤ＋ＶＳＳ）／２）と抵抗分割による分圧比とにより決まる基準電圧以上になると、ＮＡＮＤ回路ＮＬ２の出力がＬレベルとなり、トランジスターＰＴＲ１が導通状態となる。これにより、端子ＴＭ１の電圧は、高電位側電源電圧ＶＤＤ側に変化させられ、過電圧を抑える方向に端子ＴＭ１の電圧を変化させることができるようになる。
【０１７０】
このような図２２の構成によれば、図２１の構成と同様に、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に変化させることができる。従って、図２２の構成によれば、図２１の構成と同様の効果を得ることができる。
【０１７１】
以上、本発明に係る集積回路装置、電子機器及び集積回路装置の端子保護方法等を上記の実施形態形に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１７２】
（１）上記の実施形態では、Ｉ／Ｏ回路としてトライステートバッファーを例に説明したが、入力バッファーや入出力バッファーを採用しても同様である。
【０１７３】
（２）本発明に係る集積回路装置が有する端子毎に、それぞれが上記のいずれかの実施形態において示した異なるクランプ制御によって保護されるようにしてもよい。
【０１７４】
（３）上記の実施形態では、ＭＯＳトランジスターを例に説明したが、本発明はこれに限定されるものではなく、電界効果トランジスターを用いることができる。
【０１７５】
（４）上記の実施形態における集積回路装置が適用される電子機器として、携帯電話機、パーソナルコンピューター、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、プロジェクター、液晶表示装置、タッチパネルを備えた機器等が挙げられる。
【０１７６】
（５）上記のいずれかの実施形態において、本発明を、集積回路装置、電子機器及び集積回路装置の端子保護方法等として説明したが、本発明はこれに限定されるものではない。
【符号の説明】
【０１７７】
１０…電子機器、  ２０１…第１のモジュール、  ２０Ｎ…第Ｎのモジュール、
３０，１３０…制御デバイス、  ４０，１４０…第１の制御ブロック、
４２…第１のデバイス、  ４４，５４…制御信号線群、
５０，１５０…第２の制御ブロック、  ５２…第２のデバイス、  ６０…Ｉ／Ｏ回路、
６２…電圧検出部、  ６４…クランプ回路、  ６６…クランプ制御部、
７０…インターフェース部、  Ｂ１…昇圧回路、  ＣＭＰ１，ＣＭＰ２…電圧比較回路、
ＤＲ１，ＤＲ２，ＤＲ３，ＤＲ４…抵抗素子、  ＩＢ…入力バッファー、
ＩＮＶ１，ＩＮＶ２…インバーター素子、  ＩＶ１…インバーター回路、
ｐＴｒ１，ｐＴｒ２，ＰＴＲ１，ＰＴＲ２，ＰＴＲ３，ＰＴＲ４…ｐ型ＭＯＳトランジスター、  Ｌ１…ＡＮＤ回路、  ＮＬ１…ＮＡＮＤ回路、
ｎＴｒ１，ｎＴｒ２，ＮＴＲ１，ＮＴＲ２，ＮＴＲ３…ｎ型ＭＯＳトランジスター、
ＯＢ…トライステートバッファー、  ＴＭ１，ＴＭ２，ＴＭ３…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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