(57)【特許請求の範囲】
【請求項１】
トランジスタ領域を有する半導体層と、
前記トランジスタ領域で前記半導体層の第１の面上にゲート絶縁膜を介して形成されたゲート電極と、
前記トランジスタ領域で前記半導体層のｎ型のトランジスタ領域の前記第１の面と反対側の第２の面上にシリサイド膜を用いて形成された引っ張り応力膜と、
前記トランジスタ領域で前記半導体層のｐ型のトランジスタ領域の前記第１の面と反対側の第２の面上に絶縁膜を用いて形成された圧縮応力膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記引っ張り応力膜の成膜処理に先立って、前記第２の面上をフォトレジスト膜で覆っておき、
その後、前記圧縮応力膜の形成に先立ち、前記フォトレジスト膜を剥離する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリサイド膜は、ＮｉＳｉ、ＣｏＳｉ又はＴｉＳｉである
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の面上に形成された前記引っ張り応力膜の上に、絶縁膜からなる他の引っ張り応力膜が形成される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記他の引っ張り応力膜は、ＳｉＮ、ＳｉＯ２又はＳｉＯＮである
ことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置に関し、特に、ＭＯＳ(Metal Oxide Semiconductor)トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
従来、トランジスタの性能はサイズを縮小することで、オン電流等の性能向上を図ってきたが、６５ｎｍ（ナノメートル）以降、ショートチャネル領域の閾値電圧の極端な劣化等により、単純にサイズを縮小するだけでは、従来のスケーリング則にしたがった改善率を達成することが困難になってきている。そこで近年においては、ＭＯＳトランジスタに応力を与えることにより、キャリア（電子、正孔）の移動度を高めてトランジスタの性能向上を図る技術が検討されている。
【０００３】
トランジスタに付与する応力は圧縮応力と引っ張り応力に分けられる。これに対して、ｎチャネル型（以下、単に「ｎ型」と記す）のＭＯＳトランジスタとｐチャネル型（以下、単に「ｐ型」と記す）のＭＯＳトランジスタでは、キャリアの移動度を高めるために半導体層に作用させる応力の方向が異なる。具体的には、ゲート電極Ｇ、ソース領域Ｓ及びドレイン領域Ｄが形成されたＭＯＳトランジスタにおいて、ｎ型のＭＯＳトランジスタでは、図１５（Ａ）に示すように、ゲート長方向Ｘとゲート幅方向Ｙの双方で、それぞれ引っ張り応力を作用させることが好ましい。これに対して、ｐ型のＭＯＳトランジスタでは、図１５（Ｂ）に示すように、ゲート長方向Ｘでは圧縮応力を作用させることが好ましく、ゲート幅方向Ｙでは引っ張り応力を作用させることが好ましい。
【０００４】
従来技術の一つとして、例えばｐ型のＭＯＳトランジスタにおいて、トランジスタ領域に設けられるソース・ドレインとして、シリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長によって形成することにより、半導体層のチャネル領域に応力を付与する技術が提案されている（例えば、下記非特許文献1参照）。また、他の従来技術として、ゲート電極上にコンタクトのエッチングストッパーとして利用される窒化シリコン膜を応力膜として利用する技術も提案されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Ghai et al.,“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”, IED M Tech Dig.,pp.978-980,(2003)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術においては、トランジスタ領域のレイアウト上の都合で、隣り合うゲート電極間の距離（以下、「ゲート間距離」と記す）が短くなった場合に、ＳｉＧｅ層による応力や窒化シリコン膜による応力が半導体層のチャネル領域に有効に作用せず、トランジスタの性能を十分に向上させることができないという難点があった。
【課題を解決するための手段】
【０００７】
本技術に係る半導体装置は、トランジスタ領域を有する半導体層と、トランジスタ領域で半導体層の第１の面上にゲート絶縁膜を介して形成されたゲート電極と、トランジスタ領域で半導体層の第１の面と反対側の第２の面上に形成された応力膜とを備え、応力膜は、シリサイド膜を用いて形成されたものである。
【０００８】
本技術に係る半導体装置においては、ゲート電極が形成される面とは反対側となる半導体層の第２の面上に応力膜を形成し、この応力膜によって半導体層に応力を印加する構成になっているため、トランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層のチャネル領域に有効に応力を作用させることが可能となる。また、シリサイド膜は強力な引っ張り応力を発生するため、半導体層の第２の面上にシリサイド層を用いて応力膜を形成することにより、半導体層のチャネル領域に強い引っ張り応力を作用させることが可能となる。
【発明の効果】
【０００９】
本技術の半導体装置によれば、トランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層のチャネル領域に有効に応力を作用させて、トランジスタの性能を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本技術の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】本技術の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】本技術の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】本技術の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】本技術の第１実施形態に係る半導体装置の構成例を示す図である。
【図６】本技術の第１実施形態に係る半導体装置において、半導体層に印加される応力の方向を説明する図である。
【図７】本技術の第１実施形態におけるＣＭＯＳトランジスタの構成例を示す図である。
【図８】ＣＭＯＳインバータ回路への第１の適用例を示す図である。
【図９】ＣＭＯＳインバータ回路への第２の適用例を示す図である。
【図１０】ＳＲＡＭセルへの適用例を示す図である。
【図１１】本技術の第１実施形態に係る半導体装置の他の製造工程を示す断面図である。
【図１２】本技術の第１実施形態に係る半導体装置のさらに他の製造工程を示す断面図である。
【図１３】本技術の第２実施形態に係る半導体装置の構成例を示す図である。
【図１４】本技術の第２実施形態に係る半導体装置の製造工程を示す図である。
【図１５】ＭＯＳトランジスタの導電型と好ましい応力方向の関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、本技術の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００１２】
まず、本技術の実施形態に係る半導体装置の製造方法について説明する。
【００１３】
［第１実施形態］
図１〜図４は本技術の第１実施形態に係る半導体装置の製造工程を示す断面図である。まず、図１（Ａ）に示すように、ＳＯＩ(silicon on insulator)構造のシリコン基板１を用いてＣＭＯＳトランジスタ（相補型ＭＯＳトランジスタ）を形成する。
【００１４】
シリコン基板１の一方の面上には、酸化シリコンからなるＢＯＸ(Buried Oxide)層２を介して、シリコンからなる半導体層３が形成されている。ＳＯＩ基板は、シリコン基板１、ＢＯＸ層２及び半導体層３によって構成されるものである。ＢＯＸ層２は、後段の工程でＳＯＩ基板を薄膜化する際に、エッチングストッパー層として用いられるものである。
【００１５】
半導体層３は、素子分離層４によって区分（素子分離）されている。より具体的に記述すると、半導体層３は、平面的にみて、導電型の異なるｎ型のＭＯＳトランジスタ領域とｐ型のＭＯＳトランジスタ領域に区分されている。ただし、ここでは一方の導電型のＭＯＳトランジスタ領域だけを表示している。素子分離層４は、ＳＴＩ(shallow trench isolation)法によるトレンチ型の分離層である。半導体層３のＭＯＳトランジスタ領域には、ゲート絶縁膜５、ゲート電極６、エクステンション領域７、サイドウォール８、ソース・ドレイン領域９、シリサイド層１０が形成され、さらにそれらを覆う状態で半導体層３の第１の面上にキャップ層１１が形成されている。また、半導体層３においては、一対のソース・ドレイン領域９の間でかつゲート電極６の下にチャネル領域が形成されている。
【００１６】
ここで、ＭＯＳトランジスタの製造方法の一例を記述する。まず、シリコン基板１の一方の面にＢＯＸ層２及び半導体層３を順に形成する。次に、半導体層３にＳＴＩ法によって素子分離層４を形成した後、素子分離層４で区画された半導体層３のトランジスタ形成領域に導電性不純物を導入することにより、半導体層３にウェル領域を形成する。なお、素子分離層４については、半導体層３にウェル領域を形成した後で形成してもよい。また。ここでは加工精度の点からＳＯＩ基板を採用しているが、ＳＯＩ基板に代えて通常のバルク基板を採用することも可能である。
【００１７】
次に、半導体層３の第１の面上に、酸化シリコンからなるゲート絶縁膜５とポリシリコンからなるゲート電極６をそれぞれパターニングによって形成する。次いで、ゲート電極６をマスクとして、半導体層３に導電性不純物を導入することにより、ゲート電極６の両側にエクステンション領域７を形成する。
【００１８】
次に、ゲート電極６の側面上に、絶縁膜からなるサイドウォール８を形成する。続いて、ゲート電極６とサイドウォール８をマスクとして、半導体層３に導電性不純物を導入することにより、ゲート電極６の両側にソース・ドレイン領域９を形成する。ソース・ドレイン領域９に関しては、ソース・ドレインを形成する位置にシリコンよりも格子定数が大きいシリコンゲルマニウムをエピタキシャル成長させることにより、シリコンゲルマニウム層で形成することも可能である。
【００１９】
次いで、ゲート電極６とソース・ドレイン領域９の上にシリサイド層１０を形成した後、このシリサイド層１０を覆う状態で半導体層３の第１の面上にキャップ層１１を形成する。シリサイド層１０は、コンタクト抵抗を下げるために形成されるものである。シリサイド材料としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等を用いることができる。特に、低温形成の点ではＮｉＳｉ層で形成することが好ましい。キャップ層１１は、後段の工程でコンタクトホールを形成する際に、エッチングストッパー層として用いられるものである。また、キャップ層１１は、高い伸縮性を有する窒化シリコン膜等によって形成されるもので、引っ張り応力を発生する。キャップ層１１としては、ｎ型ＭＯＳトランジスタ領域とｐ型ＭＯＳトランジスタ領域で応力の方向が異なるＤＳＬ(Dual Stress Line)膜を採用することも可能である。
【００２０】
以上の製造方法によって半導体層３にＭＯＳトランジスタ領域が形成される。このＭＯＳトランジスタ領域が、ｎ型のＭＯＳトランジスタ領域であれば、半導体層３がｐ型で、エクステンション領域７及びソース・ドレイン領域９がそれぞれｎ型となり、ｐ型のＭＯＳトランジスタ領域であれば、半導体層３がｎ型で、エクステンション領域７及びソース・ドレイン領域９がそれぞれｐ型となる。
【００２１】
その後、多層配線形成のためのＢＥＯＬ（Back End Of the Line）工程では、図１（Ｂ）に示すように、半導体層３の第１の面上にキャップ層１１を介して第１の層間絶縁膜１２を形成した後、ゲート電極６上のシリサイド層１０とソース・ドレイン領域９上のシリサイド層１０に到達するコンタクトホール（不図示）を第１の層間絶縁膜１２に形成して、各々のコンタクトホールをタングステン（Ｗ）等の導電材料で埋め込むことにより、コンタクトプラグ１３を形成する。次に、第１の層間絶縁膜１２上に第２の層間絶縁膜１４を形成した後、第２の層間絶縁膜１４に銅（Ｃｕ）等の配線材料を用いて配線層１５を形成する。次いで、第２の層間絶縁膜１４の上に第３の層間絶縁膜１６を形成する。
【００２２】
続いて、図２（Ａ）に示すように、第３の層間絶縁膜１６上に接着層１７を介して支持基板１８を張り合わせる。接着層１７には、ポリイミドや、ＢＣＢ(benzocyclobutene)、ＳｉＬＫなどの樹脂を用いることができる。また、支持基板１８には、Ｓｉ基板やＳｉＯ2基板を用いることができる。次いで、図２（Ｂ）に示すように、基板の表裏を反転させて、支持基板１８の反対側に位置するシリコン基板１をＣＭＰ(Chemical Mechanical Polishing；化学的機械研磨)やウェットエッチングによって除去することにより、ＳＯＩ基板を薄膜化する。その際、ＢＯＸ層２をエッチングストッパー層として利用することにより、ＳＯＩ基板を精度良く薄膜化することができる。
【００２３】
次に、図３（Ａ）に示すように、半導体層３の第２の面からＢＯＸ層２を除去した後、図３（Ｂ）に示すように、半導体層３の第２の面上に例えばＳｉＯ2からなる絶縁膜１９を形成する。なお、ＢＯＸ層２は、必要に応じて除去すればよい。次いで、図４（Ａ）に示すように、絶縁膜１９をパターニングすることにより、半導体層３の第２の面上に応力伝達パターン１９Ａを形成する。応力伝達パターン１９Ａは、半導体層３の厚み方向に凹凸をなすパターンであって、ゲート幅方向（図４の奥行き方向）に沿って筋状に形成される。また、応力伝達パターン１９Ａは、筋状をなす複数の直線パターンからなるもので、半導体層３の面方向では、素子分離層４で素子分離された半導体層３のトランジスタ領域に形成されている。
【００２４】
その後、図４（Ｂ）に示すように、半導体層３の第２の面上に、上記応力伝達パターン１９Ａを覆う状態で、絶縁膜からなる応力膜２０を形成する。応力膜２０には、例えば、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ等のＣＶＤ(Chemical Vapor Deposition)膜や、ポリイミド、ＢＣＢ、ＳｉＬＫ、ポリシラザン等の塗布系膜などを適用することが可能である。
【００２５】
応力膜２０は、半導体層３に応力を印加する膜である。応力膜２０は、引っ張り応力を発生する膜（以下、「引っ張り応力膜」とも記す）と、圧縮応力を発生する膜（以下、「圧縮応力膜」とも記す）に分けられる。このうち、引っ張り応力膜はｎ型のＭＯＳトランジスタ領域に形成され、圧縮応力膜は、ｐ型のＭＯＳトランジスタ領域に形成される。
【００２６】
以上のような製造方法によって得られる半導体装置においては、図５（Ａ），（Ｂ）に示すように、半導体層３においてゲート電極６が形成される第１の面とは反対側の第２の面上に応力膜２０を形成し、この応力膜２０によって半導体層３に応力を印加する構成となっている。このため、ＭＯＳトランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層３のチャネル領域に有効に応力を作用させることができる。また、半導体層３の第２の面上に応力伝達パターン１９Ａを形成し、この応力伝達パターン１９Ａを覆う状態で応力膜２０を形成した構成となっている。かかる構成においては、応力膜２０によって発生する応力が、半導体層３の面方向で応力伝達パターン１９Ａに強く作用するため、この応力伝達パターン１９Ａを介して半導体層３に効率良く応力が伝達される。このため、応力伝達パターン１９Ａを形成しない場合に比較すると、応力膜２０によって半導体層３に印加される応力が増幅する。つまり、応力膜２０によって半導体層３に印加される応力が応力伝達パターン１９Ａの存在によって強化される。したがって、応力伝達パターン１９Ａを形成しない場合に比較して、より強い応力を半導体層３のチャネル領域に作用させることができる。
【００２７】
また、本技術の第１実施形態に係る半導体装置においては、応力膜２０によって半導体層３に印加される応力の方向が、応力伝達パターン１９Ａの向きによって規制される。具体的には、筋状をなす応力伝達パターン１９Ａの向きに対して、これに直交する方向で半導体膜３に応力が印加される。このため、ｎ型のＭＯＳトランジスタ領域に形成される応力膜２０を引っ張り応力膜とすることにより、図６（Ａ）に示すように、ゲート電極６下のチャネル領域に対して、ゲート長方向（チャネル長方向）Ｘに引っ張り応力を作用させることができる。また、ｐ型のＭＯＳトランジスタ領域に形成される応力膜２０を圧縮応力膜とすることにより、図６（Ｂ）に示すように、ゲート電極６下のチャネル領域に対して、ゲート長方向Ｘに圧縮応力を作用させることができる。したがって、ｎ型ＭＯＳトランジスタ領域とｐ型ＭＯＳトランジスタ領域の双方で、それぞれキャリアの移動度を高めてトランジスタの性能を向上させることができる。
【００２８】
さらに、ＣＭＯＳトランジスタの構成として、図７（Ａ），（Ｂ）に示すように、素子分離層４で素子分離されたｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲに対して、ｎ型ＭＯＳトランジスタ領域ｎＴＲには、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で引っ張り応力膜２０ｔを形成するとともに、半導体層３の第１の面上に引っ張り応力膜となるキャップ層１１ｔを形成し、ｐ型ＭＯＳトランジスタ領域ｐＴＲには、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で圧縮応力膜２０ｃを形成するとともに、半導体層３の第１の面上に圧縮応力膜となるキャップ層１１ｃを形成することも可能である。
【００２９】
上記図７（Ａ），（Ｂ）に示す構成を採用した場合は、ｎ型ＭＯＳトランジスタ領域ｎＴＲにおいて、半導体層３の第１の面上に形成されたキャップ層１１ｔと、半導体層３の第２の面上に形成された引っ張り応力膜２０ｔの相乗効果により、半導体層３の第１の面と第２の面の両方から、それぞれ半導体層３に引っ張り応力が印加される。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲのゲート電極６下のチャネル領域に対して、より強力に引っ張り応力を作用させることができる。同様に、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいては、半導体層３の第１の面上に形成されたキャップ層１１ｃと、半導体層３の第２の面上に形成された圧縮応力膜２０ｃの相乗効果により、半導体層３の第１の面と第２の面の両方から、それぞれ半導体層３に圧縮応力が印加される。このため、ｐ型ＭＯＳトランジスタ領域ｐＴＲのゲート電極６下のチャネル領域に対して、より強力に圧縮応力を作用させることができる。
【００３０】
図８（Ａ），（Ｂ）はＣＭＯＳインバータ回路への適用例を示す図である。図において、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲは、素子分離層４によって素子分離されている。ｎ型ＭＯＳトランジスタ領域ｎＴＲには、ｎ型のソース・ドレイン領域９ｎが形成され、ｐ型ＭＯＳトランジスタ領域ｐＴＲには、ｐ型のソース・ドレイン領域９ｐが形成されている。ゲート電極６は、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで共通の電極となっている。
【００３１】
これに対して、応力伝達パターン１９Ａは、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで、いずれもゲート長方向Ｘに沿って筋状に形成されている。また、応力伝達パターン１９Ａは、平面的にみて、ゲート電極６に交差する状態で形成されている。この応力伝達パターン１９Ａは、半導体層３の第２の面上において、引っ張り応力を発生する応力膜２０によって覆われている。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲでは、いずれも応力伝達パターン１９Ａを覆う応力膜２０の引っ張り応力がゲート幅方向Ｙに作用する。このようにゲート幅方向Ｙに引っ張り応力を作用させると、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲの双方で、キャリアの移動度が高まる。したがって、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで応力膜２０を作り分けなくても、それぞれのトランジスタの性能を向上させることができる。
【００３２】
さらに、ＣＭＯＳインバータ回路への適用に際しては、図９（Ａ），（Ｂ）に示すように、ｎ型ＭＯＳトランジスタ領域ｎＴＲにおいて、半導体層３の第１の面上にゲート電極６を覆うように引っ張り応力膜２１ｔを形成する一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいて、半導体層３の第１の面上にゲート電極６を覆うように圧縮応力膜２１ｃを形成することも可能である。
【００３３】
かかる構成を採用した場合は、ｎ型ＭＯＳトランジスタ領域ｎＴＲにおいて、半導体層３の第１の面上に形成された引っ張り応力膜２１ｔにより、半導体層３の第１の面側から引っ張り応力が印加されるとともに、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で形成された応力膜（引っ張り応力膜）２０により、半導体層３の第２の面側からゲート幅方向Ｙの引っ張り応力が印加される。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲのチャネル領域に対しては、ゲート長方向Ｘの引っ張り応力とゲート幅方向Ｙの引っ張り応力が同時に作用する。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲのチャネル領域に対して、トランジスタの性能向上に有効な応力を効率良く作用させることができる。
【００３４】
一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいては、半導体層３の第１の面上に形成された圧縮応力膜２１ｃにより、半導体層３の第１の面側から圧縮応力が印加されるとともに、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で形成された応力膜（引っ張り応力膜）２０により、半導体層３の第２の面側からゲート幅方向Ｙの引っ張り応力が印加される。このため、ｐ型ＭＯＳトランジスタ領域ｐＴＲのチャネル領域に対しては、ゲート長方向Ｘの圧縮応力とゲート幅方向Ｙの引っ張り応力が同時に作用する。このため、ｐ型ＭＯＳトランジスタ領域ｐＴＲのチャネル領域に対して、トランジスタの性能向上に有効な応力を効率良く作用させることができる。
【００３５】
また、図１０に示すように、それぞれＭＯＳトランジスタからなるドライブトランジスタＴｒ１、アクセストランジスタＴｒ２、ロードトランジスタＴｒ３等を含むＳＲＡＭセルへの適用に際しても、上記同様に半導体層の第２の面上にゲート長方向Ｘに沿って筋状の応力伝達パターンＰｔを形成し、この応力伝達パターンＰｔを、引っ張り応力を発生する応力膜（不図示）で覆うことにより、各々のトランジスタ領域でゲート幅方向Ｙに引っ張り応力を作用させ、トランジスタの性能を向上させることができる。
【００３６】
なお、上記第１実施形態においては、半導体層３の第２の面上に絶縁膜１９を形成し、この絶縁膜１９をパターニングすることにより、半導体層３の第２の面上に応力伝達パターン１９Ａを形成するものとしたが、これに限らず、例えば、上記図２（Ｂ）に示すようにＳＯＩ基板を薄膜化した後で、半導体層３の第２の面を覆っているＢＯＸ層２をパターニングすることにより、図１１（Ａ）に示すように、半導体３の第２の面上に応力伝達パターン２Ａを形成した後、図１１（Ｂ）に示すように、応力伝達パターン２Ａを覆う状態で半導体層３の第２の面に応力膜２０を形成してもよい。
【００３７】
また、他の例として、上記図２（Ｂ）に示すようにＳＯＩ基板を薄膜化した後で、半導体層３の第２の面を覆っているＢＯＸ層２を含めて、図１２（Ａ）に示すように、半導体層３の第２の面上に溝加工を施して、半導体層３の厚み方向に凹凸をなす応力伝達パターン３Ａを形成した後、図１２（Ｂ）に示すように、応力伝達パターン３Ａを覆う状態で半導体層３の第２の面上に応力膜２０を形成してもよい。また、ＢＯＸ膜２は、溝加工の前に除去してもよい。
【００３８】
［第２実施形態］
図１３（Ａ），（Ｂ）は本技術の第２実施形態に係る半導体装置の構成例を示す図である。なお、本技術の第２実施形態においては、上記第１実施形態で記述した半導体装置の構成要素と同様の部分に同じ符号を付して説明する。図１３においては、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲが、素子分離層４によって素子分離されている。
【００３９】
ｎ型ＭＯＳトランジスタ領域ｎＴＲには、半導体層３の第１の面上にゲート電極６が形成され、その反対側となる半導体層３の第２の面上に、シリサイド層からなる第１の引っ張り応力膜３１と、絶縁膜からなる第２の引っ張り応力膜３２が形成されている。これらの引っ張り応力膜３１，３２は、ｎ型ＭＯＳトランジスタ領域ｎＴＲに半導体層３の第２の面を覆う状態で形成されている。第１の引っ張り応力膜３１は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ等のシリサイド膜を用いて形成されるものである。これに対して、第２の引っ張り応力膜３２は、例えば、ＳｉＮ、ＳｉＯ2、ＳｉＯＮなどの絶縁膜を用いて形成されるものである。
【００４０】
これに対して、ｐ型ＭＯＳトランジスタ領域ｐＴＲには、半導体層３の第１の面上にゲート電極６が形成され、その反対側となる半導体層３の第２の面上に、絶縁膜からなる圧縮応力膜３３が形成されている。この圧縮応力膜３３は、ｐ型ＭＯＳトランジスタ領域ｐＴＲに半導体層３の第２の面を覆う状態で形成されている。圧縮応力膜３３は、例えば、ＳｉＮ、ＳｉＯ2、ＳｉＯＮなどの絶縁膜を用いて形成されるものである。
【００４１】
上記構成の半導体装置を製造するにあたっては、例えば、上記第１実施形態と同様の方法にしたがって上記図２（Ｂ）に示すようにＳＯＩ基板を薄膜化した後、ｎ型ＭＯＳトランジスタ領域ｎＴＲでは、図１４（Ａ）に示すように、半導体層３の第２の面上にスパッタ等の成膜処理とアニール処理により、シリサイド層からなる第１の引っ張り応力膜３１を形成し、その後、図１４（Ｂ）に示すように、第１の引っ張り応力膜３１を覆う状態で半導体層３の第２の面上に、絶縁膜からなる第２の引っ張り応力膜３２を形成する。また、ｐ型ＭＯＳトランジスタ領域ｐＴＲでは、図示はしないが、上記第１の引っ張り応力膜３１の成膜処理に先立って、例えば、半導体層３の第２の面をフォトレジスト膜で覆っておき、その後、圧縮応力膜３３の形成に先立って、フォトレジスト膜を剥離する。これにより、ｎ型ＭＯＳトランジスタ領域ｎＴＲだけに第１の引っ張り応力膜３１を形成することができる。
【００４２】
本技術の第２実施形態に係る半導体装置においては、半導体層３においてゲート電極６が形成される第１の面とは反対側の第２の面上に応力膜（３１〜３３）を形成し、この応力膜（３１〜３３）によって半導体層３に応力を印加することにより、ＭＯＳトランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層３のチャネル領域に有効に応力を作用させることができる。また、ｎ型ＭＯＳトランジスタ領域ｎＴＲに対しては、強力な引っ張り応力を発生するシリサイド層を用いて第１の引っ張り応力膜３３を形成しているため、第１の引っ張り応力膜３１と第２の引っ張り応力膜３２の相乗効果により、半導体層３のチャネル領域にチャネル長方向Ｘの引っ張り応力を強く作用させることができる。このため、ｎ型ＭＯＳトランジスタの性能を確実に向上させることができる。一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいては、圧縮応力膜３３による圧縮応力が半導体層３に印加されるため、半導体層３のチャネル領域にチャネル長方向Ｘの圧縮応力を作用させることができる。このため、ｐ型ＭＯＳトランジスタの性能を向上させることができる。
【００４３】
さらに、シリサイド膜を用いた応力膜と、絶縁膜を用いた応力膜とを比較すると、シリサイド膜を用いた応力膜の方が、絶縁膜を用いた応力膜よりも相対的に強い応力を発生する。このため、例えば、基板上の同じ領域に、シリサイド膜からなる引っ張り応力膜と、絶縁膜からなる圧縮応力膜を形成した場合は、引っ張り応力膜の応力が、圧縮応力膜の応力に打ち勝つため、基板には引っ張り応力が印加される。したがって、ｎ型ＭＯＳトランジスタ領域ｎＴＲにシリサイド膜からなる引っ張り応力膜を形成し、この引っ張り応力膜を覆う状態で、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲの両方に、絶縁膜からなる圧縮応力膜を形成した場合は、ｎ型ＭＯＳトランジスタ領域ｎＴＲで半導体層３のチャネル領域にゲート長方向Ｘの引っ張り応力を作用させる一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲで半導体層３のチャネル領域にゲート長方向Ｘの圧縮応力を作用させることができる。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲの双方で、トランジスタの性能を向上させることができる。また、絶縁膜を用いた応力膜を、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで作り分ける必要がないため、製造工程を削減することが可能となる。
【００４４】
ちなみに、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ等のシリサイド膜を用いた応力膜は、上記第１実施形態において、ｎ型ＭＯＳトランジスタ領域ｎＴＲに形成される引っ張り応力膜２０ｔ（図７参照）や、ゲート長方向Ｘに沿う応力伝達パターン１９Ａを覆う応力膜２０（図８、図９参照）に適用することも可能である。
【符号の説明】
【００４５】
３  半導体層
４  素子分離層
５  ゲート絶縁膜
６  ゲート電極
９、９ｎ、９ｐ  ソース・ドレイン領域
２Ａ、３Ａ、１９Ａ  応力伝達パターン
２０、２０ｔ、２０ｃ  応力膜
３１  第１の引っ張り応力膜（シリサイド膜）
３２  第２の引っ張り応力膜
３３  圧縮応力膜
Ｘ  ゲート長方向
Ｙ  ゲート幅方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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