(57)【特許請求の範囲】
【請求項１】
ヘテロ接合を有するＧａＮ系積層体と、
上記ＧａＮ系積層体上に形成されているフィンガー状のドレイン電極と、
上記ＧａＮ系積層体上に、上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極と、
平面視において、上記ドレイン電極とソース電極との間に形成されたゲート電極と
を備え、
上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さよりも短く、かつ、
上記ソース電極の長手方向の一端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差しており、
上記ソース電極の長手方向の他端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差し、
上記ＧａＮ系積層体上に形成された絶縁層と、
上記絶縁層上に形成されたソース配線と
を備え、
上記ソース電極は、
上記絶縁層に形成されたスルーホールを経由して上記ソース配線に電気的に接続され、 上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備え、
上記複数のフィンガー状のドレイン電極と上記複数のフィンガー状のソース電極とが上記長手方向と交差する方向に交互に配置されており、
さらに、上記絶縁層上に形成されたドレイン配線を備え、
上記ドレイン電極は、
上記絶縁層に形成されたスルーホールを経由して上記ドレイン配線に電気的に接続されていることを特徴とするヘテロ接合電界効果トランジスタ。
【請求項２】
請求項１に記載のヘテロ接合電界効果トランジスタにおいて、
上記ゲート電極は、
平面視において、上記フィンガー状のドレイン電極と上記フィンガー状のソース電極との間で長手方向に延在していると共に上記ドレイン電極の長手方向の両側の端部を囲むように延在していることを特徴とするヘテロ接合電界効果トランジスタ。
【請求項３】
請求項１または２に記載のヘテロ接合電界効果トランジスタにおいて、
上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域の下のＧａＮ系積層体に、２次元電子ガスが存在していない２次元電子ガス除去領域が形成されていることを特徴とするヘテロ接合電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＧａＮ系のＨＦＥＴ(ヘテロ接合電界効果トランジスタ)に関する。
【背景技術】
【０００２】
従来、ＧａＮ系のＨＦＥＴとしては、図１３に示すように、ソース電極３０１とドレイン電極３０２を、それぞれ、くし型フィンガー構造としてものが特許文献１(特開２０１０−１８６９２５号公報)に開示されている。上記ソース電極３０１は、複数のソース電極フィンガー３０３と、この複数のソース電極フィンガー３０３の一端が接続されたソース接続部３０５とで構成されている。また、上記ドレイン電極３０２は、複数のドレイン電極フィンガー３０６と、この複数のドレイン電極フィンガー３０６の一端が接続されたドレイン接続部３０７とで構成されている。なお、図１３では、上記ドレイン電極フィンガー３０６とソース電極フィンガー３０３との間に配置されるゲート電極は省略している。このＧａＮ系のＨＦＥＴは、ソース電極フィンガー３０３とドレイン電極フィンガー３０６を複数備え、くし形フィンガー構造としたことで、大電流動作が可能なパワーデバイスを実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８６９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、近年、ＧａＮ系ＨＦＥＴにおいて、オフ時の静的な耐圧(オフ耐圧)として、６００Ｖ以上の高耐圧のものが得られている。この静的なオフ耐圧は、ノーマリオンのＧａＮ系ＨＦＥＴにおいて、ゲート電極に−１０Ｖを印加し続けているオフ状態において、ソース電極に０Ｖを印加すると共にドレイン電極に印加する電圧が何ボルトのときに絶縁破壊に至るのかを表す。この静的なオフ耐圧における絶縁破壊は、図１３に示すソース電極フィンガー３０３とドレイン電極フィンガー３０６とが対向する領域で発生している。
【０００５】
ところが、本発明者らは、ＧａＮ系ＦＥＴを検討して行くうちに、短絡耐量と関連するスイッチング動作時の動的な耐圧がオフ時の静的な耐圧の３分の１乃至４分の１である問題に直面した。
【０００６】
具体的には、ノーマリオンのＧａＮ系ＨＦＥＴにおいて、ソース電極に印加する電圧を０(Ｖ)とし、ドレイン電極に印加する電圧を電圧Ｘ(Ｖ)として、ゲート電極に−１０(Ｖ)を加えているオフ状態から、パルス幅５μ秒で０Ｖのパルス波を１パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なった。上記ドレイン電極に印加する電圧Ｘ(Ｖ)は、例えば、１００Ｖ,１１０Ｖ,１２０Ｖ,…等のように、１０Ｖずつ増加させ、それぞれのドレイン印加電圧Ｘ(Ｖ)において、上記実験を行ない、絶縁破壊に至る電圧Ｘ(Ｖ)を測定した。なお、この明細書では、上記パルス波印加による実験で求めた絶縁破壊電圧Ｘ(Ｖ)をダイナミック耐圧と言う。
【０００７】
このダイナミック耐圧実験の結果、静的なオフ時の耐圧が６００Ｖであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の４分の１(１５０Ｖ)に低下しているという予想外の現象が生じていることが判明した。この実験後のサンプルを解析したところ、ドレイン電極の端部で絶縁破壊が起こっていることが観察された。図１３に例示するように、ドレイン電極フィンガー３０６の端部３０６Ａとソース接続部３０５との間隔は、ドレイン電極フィンガー３０６とソース電極フィンガー３０３とが対向する間隔よりも長い(例えば１.５倍)ことから、上記ドレイン電極の端部で絶縁破壊が発生するのは予想外であった。
【０００８】
そこで、本発明者らは、上記静的なオフ耐圧に対する動的な耐圧である上記ダイナミック耐圧の低下について様々な検討を行なった結果、次のように、推定した。すなわち、ゲート電極にパルス波を印加したときのスイッチング動作による電界の時間的変化の影響によって、図１３に矢印Ｙで例示するように、局所的に電流が集中し、ドレイン電極の端部での絶縁破壊が起こっていると考えられた。つまり、上記ダイナミック耐圧の低下は、スイッチング時の電流集中が影響していると考えられた。
【０００９】
そこで、この発明の課題は、動的な耐圧であるダイナミック耐圧の低下を抑制できるＧａＮ系のＨＦＥＴを提供することにある。
【課題を解決するための手段】
【００１０】
本発明者らは、上記ダイナミック耐圧の低下の問題に対して様々な検討を行なった結果、上述のようにドレイン電極の端部に電子流が集中していることが、低下の要因ではないかと推察し、ドレイン電極端部への電子流の集中を抑制する構造を発明し、この発明の構造によって、ダイナミック耐圧の低下抑制に有効な結果が得られた。
【００１１】
すなわち、この発明の電界効果トランジスタは、ヘテロ接合を有するＧａＮ系積層体と、
上記ＧａＮ系積層体上に形成されているフィンガー状のドレイン電極と、
上記ＧａＮ系積層体上に、上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極と、
平面視において、上記ドレイン電極とソース電極との間に形成されたゲート電極と
を備え、
上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さよりも短く、かつ、
上記ソース電極の長手方向の一端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差しており、
上記ソース電極の長手方向の他端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差し、
上記ＧａＮ系積層体上に形成された絶縁層と、
上記絶縁層上に形成されたソース配線と
を備え、
上記ソース電極は、
上記絶縁層に形成されたスルーホールを経由して上記ソース配線に電気的に接続され、
上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備え、
上記複数のフィンガー状のドレイン電極と上記複数のフィンガー状のソース電極とが上記長手方向と交差する方向に交互に配置されており、
さらに、上記絶縁層上に形成されたドレイン配線を備え、
上記ドレイン電極は、
上記絶縁層に形成されたスルーホールを経由して上記ドレイン配線に電気的に接続されていることを特徴としている。
【００１２】
この発明によれば、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さ未満で、かつ、上記ソース電極の長手方向の一端と他端から上記長手方向と直交する短手方向に伸ばした仮想線が上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差している。
【００１３】
このような本発明の構成によれば、理論的な確かな根拠は不明であるが、具体的な事実として、上記ダイナミック耐圧の低下を抑制できることが判明した。本発明のように、上記ソース電極の長手方向の両端が上記ドレイン電極の長手方向の両端よりも長手方向外方へ突出していない構成によれば、スイッチング時の動的な電界変動によって上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなるからであると想像される。
【００１４】
これに対し、ソース電極の長手方向の長さがドレイン電極の長手方向の長さよりも長い場合のように、ソース電極の長手方向の両端もしくは一端がドレイン電極の長手方向の両端よりも長手方向外方へ突出している場合には、本発明の構成に比べて、上記ダイナミック耐圧が著しく低下していることが判明した。
【００１５】
【００１６】
また、上記ソース電極上に上記スルーホールを介して電気的に接続されたソース配線を配置している立体的構造によって、チップ面積の縮小を図れる。
【００１７】
【００１８】
また、上記ドレイン電極,ソース電極上にスルーホールを介して電気的に接続されたドレイン配線,ソース配線を配置している立体的構造によって、チップ面積の縮小を図れると共に、上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備えることで、大電流動作が可能となる。
【００１９】
しかも、上記フィンガー状のドレイン電極およびソース電極を複数備える場合に、上述の上記ソース電極の長手方向の両端が上記ドレイン電極の長手方向の両端よりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極の端部から中央のドレイン電極の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
【００２０】
また、一実施形態では、上記ゲート電極は、平面視において、
上記フィンガー状のドレイン電極と上記フィンガー状のソース電極との間で長手方向に延在していると共に上記ドレイン電極の長手方向の端部を囲むように延在している。
【００２１】
この実施形態によれば、上記ゲート電極は上記ドレイン電極の長手方向の端部を囲むように延在しているので、上記オフ耐圧試験時にドレイン電極の端部への電界の集中を抑制でき、静的なオフ耐圧の向上を図れる。
【００２２】
また、一実施形態では、上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域の下のＧａＮ系積層体に、２次元電子ガスが存在していない２次元電子ガス除去領域が形成されている。
【００２３】
この実施形態によれば、上記ソース電極の長手方向の端に隣接して上記２次元電子ガス除去領域が形成されているので、上記ダイナミック耐圧試験時に上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなって、動的な耐圧の向上を図れる。
【００２４】
なお、本明細書において、上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域とは、上記フィンガー状のソース電極の長手方向の端に長手方向外側に間隙を挟むことなく接している領域、または、上記フィンガー状のソース電極の長手方向の端に長手方向外側に僅かな間隙を隔てて隣り合う領域を意味している。この僅かな間隙は、例えば、２０μｍ以下であり、例えば、上記２次元電子ガス除去領域は上記ＧａＮ系積層体にリセスを形成し、あるいは、不純物を注入して製造することが可能である。
【発明の効果】
【００２５】
この発明の電界効果トランジスタでは、ソース電極の長手方向の長さがドレイン電極の長手方向の長さよりも短く、ソース電極の長手方向の両端がドレイン電極の長手方向の両端よりも長手方向外方へ突出していないという構成により、動的な耐圧であるダイナミック耐圧を向上することができる。
【図面の簡単な説明】
【００２６】
【図１】この発明の第１実施形態であるＧａＮ ＨＦＥＴの平面模式図である。
【図２】図１のＢ−Ｂ線断面を示す図である。
【図３】図１のＡ−Ａ線断面を示す図である。
【図４】この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。
【図５】図４のＣ−Ｃ線断面の一部を示す図である。
【図６】図４のＤ−Ｄ線断面の一部を示す図である。
【図７】この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。
【図８】図７のＥ−Ｅ線断面を示す図である。
【図９】図７のＦ−Ｆ線断面を示す図である。
【図１０】上記第２実施形態の変形例を示す平面模式図である。
【図１１】上記第１実施形態の比較例を示す平面模式図である。
【図１２】上記第１実施形態と上記比較例の耐圧特性を示す図である。
【図１３】従来例の電極構造を模式的に示す平面図である。
【発明を実施するための形態】
【００２７】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２８】
(第１の実施の形態)
図１は、この発明の第１実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図２は、図１のＢ−Ｂ線断面を示す図である。また、図３は、図１のＡ−Ａ線断面を示す図である。
【００２９】
図２,図３に示すように、この第１実施形態は、Ｓｉ基板１上に、アンドープＧａＮ層２,アンドープＡｌＧａＮ層３を形成している。アンドープＧａＮ層２とアンドープＡｌＧａＮ層３がヘテロ接合を有するＧａＮ系積層体５を構成している。上記アンドープＧａＮ層２とアンドープＡlＧａＮ層３との界面に２ＤＥＧ(２次元電子ガス)６が発生する。また、上記ＧａＮ系積層体５上には、保護膜７、層間絶縁膜８が順次形成されている。上記保護膜７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００３０】
また、上記ＧａＮ系積層体５には、アンドープＧａＮ層２に達するリセスが形成され、このリセスにドレイン電極１１とソース電極１２がオーミック電極として形成されている。このドレイン電極１１とソース電極１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜７には開口が形成され、この開口にゲート電極１３が形成されている。このゲート電極１３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層３とショットキー接合するショットキー電極として形成されている。
【００３１】
また、図２に示すように、上記層間絶縁膜８上にドレイン配線１５が形成されている。上記層間絶縁膜８には、スルーホール１７が形成され、このスルーホール１７を通して、上記ドレイン配線１５がドレイン電極１１に電気的に接続されている。また、図３に示すように、上記層間絶縁膜８上にソース配線２０が形成されている。上記層間絶縁膜８には、スルーホール１８が形成され、このスルーホール１８を通して、上記ソース配線２０がソース電極１２に電気的に接続されている。上記ドレイン配線１５,ソース配線２０としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
【００３２】
図１に示すように、この実施形態は、３本のフィンガー状のドレイン電極１１と４本のフィンガー状のソース電極１２を備えている。上記ドレイン電極１１と上記ソース電極１２は、上記ドレイン電極１１,ソース電極１２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極１１と上記ソース電極１２は、互いに略平行に延在している。
【００３３】
また、この実施形態では、各ソース電極１２の長手方向の長さＬ２と各ドレイン電極１１の長手方向の長さＬ１とが同じ長さである。また、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ１,Ｍ２が上記ドレイン電極１１の端１１Ａ,１１Ｂと接している。つまり、上記ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置は、上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致している。
【００３４】
また、上記ゲート電極１３は、平面視において、上記フィンガー状のドレイン電極１１と上記フィンガー状のソース電極１２との間で長手方向に延在している長手方向延在部１３Ａと湾曲部１３Ｂ,１３Ｃとを有している。この湾曲部１３Ｂは、平面視において、ドレイン電極１１の端１１Ａを囲むように延在しており、ドレイン電極１１を挟んで隣り合う２つの長手方向延在部１３Ａの一端に連なっている。また、上記湾曲部１３Ｃは、平面視において、ドレイン電極１１の端１１Ｂを囲むように延在しており、ドレイン電極１１を挟んで隣り合う２つの長手方向延在部１３Ａの他端に連なっている。また、上記２つの長手方向延在部１３Ａと湾曲部１３Ｂと湾曲部１３Ｃとが構成する環状部は、上記長手方向に延在する枝部１３Ｄに連なり、この枝部１３Ｄは上記長手方向と直交する方向に延在している連接部１３Ｅに連なっている。図１に示すように、上記ゲート電極１３の各長手方向延在部１３Ａは、ソース電極１２との間の短手方向の距離がドレイン電極１１との間の短手方向の距離よりも短い。
【００３５】
上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。
【００３６】
次に、図１２に、本実施形態のＧａＮ ＨＦＥＴと比較例のＧａＮ ＨＦＥＴとの耐圧実験結果を示す。
【００３７】
この比較例は、図１１に示すように、ソース電極１２に替えてソース電極２１２を備える点だけが、本実施形態と異なる。すなわち、この比較例では、ソース電極２１２は、ソース電極１２に相当する長手方向延在部２１２Ａと、この長手方向延在部２１２Ａの長手方向の一端から上記ゲート電極１３の湾曲部１３Ｂを囲むように延在している湾曲部２１２Ｂと上記長手方向延在部２１２Ａの長手方向の他端から上記ゲート電極１３の湾曲部１３Ｃを囲むように延在している湾曲部２１２Ｃとを有している。
【００３８】
この比較例において、ドレイン電極１１とソース電極２１２の長手方向延在部２１２Ａとの間の短手方向の距離Ｄ１とドレイン電極１１の端１１Ａと上記ソース電極１２の湾曲部２１２Ｂとの間の長手方向の距離Ｄ２との比は、１：１．５であり、ドレイン電極１１の端１１Ａと上記ソース電極２１２の湾曲部２１２Ｂとの間の長手方向の距離Ｄ２は、ドレイン電極１１とソース電極２１２の長手方向延在部２１２Ａとの間の短手方向の距離Ｄ１の１.５倍もある。
【００３９】
この比較例のＧａＮ ＨＦＥＴの静的なオフ耐圧は、図１２に示すように、６００Ｖであった。なお、この静的なオフ耐圧は、ゲート電極１３に−１０Ｖを印加し続けているオフ状態において、ソース電極２１２に０Ｖを印加すると共にドレイン電極１１に何ボルトの電圧を印加したときに短絡(絶縁破壊)に至るのかを表す。この静的なオフ耐圧では、ソース電極２１２の長手方向延在部２１２Ａとドレイン電極１１との間で短絡が発生していた。一方、この比較例のダイナミック耐圧は、１５０Ｖであり、静的なオフ耐圧６００Ｖの４分の１まで低下していた。
【００４０】
上記ダイナミック耐圧は、前述した通り、ソース電極に印加する電圧を０(Ｖ)とし、ドレイン電極に印加する電圧を電圧Ｘ(Ｖ)として、ゲート電極に−１０(Ｖ)を加えているオン状態から、パルス幅５μ秒で０Ｖのパルス波を１パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なうことで求める。上記ドレイン電極に印加する電圧Ｘ(Ｖ)は、例えば、１００Ｖ,１１０Ｖ,１２０Ｖ,…等のように、１０Ｖずつ増加させ、それぞれのドレイン印加電圧Ｘ(Ｖ)において、上記実験を行ない、短絡(絶縁破壊)に至る電圧Ｘ(Ｖ)を測定した。
【００４１】
上記比較例においては、上記実験の結果、静的なオフ時の耐圧が６００Ｖであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の４分の１(１５０Ｖ)に低下しているという予想外の現象が生じていることが判明した。この実験後のサンプルを解析したところ、ドレイン電極１１の端１１Ａ,１１Ｂの部分で絶縁破壊が起こっていることが観察された。上記比較例における上記静的なオフ耐圧に対する上記ダイナミック耐圧の低下については、次のように、推定される。すなわち、ゲート電極１３にパルス波を印加したときのスイッチング動作による電界の時間的変化によって、局所的に電流が集中し、ドレイン電極１１の端１１Ａ,１１Ｂの部分での絶縁破壊が起こっていると考えられる。つまり、この耐圧低下は、スイッチング時の動的な電界変動が影響していると想像される。
【００４２】
これに対して、この実施形態のＧａＮ ＨＦＥＴのダイナミック耐圧は、２５０Ｖであり、上記比較例のダイナミック耐圧１５０Ｖに比べて、６０％以上向上していた。また、この実施形態の静的なオフ耐圧は、６００Ｖであり、上記比較例と同じであった。
【００４３】
したがって、この第１実施形態によれば、上記ダイナミック耐圧の低下を抑制できることが判明した。その理由は、本実施形態によれば、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂが上記ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、上記ソース電極１２から上記ドレイン電極１１の端１１Ａ,１１Ｂへ向かって電子流が集中することを回避できるからであると想像される。
【００４４】
また、この実施形態によれば、上記ゲート電極１３は、湾曲部１３Ｂ,１３Ｃにより、上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂを囲むように延在しているので、オフ耐圧試験時にドレイン電極１１の端部１１Ａ,１１Ｂへの電界の集中を抑制できて、静的なオフ耐圧の向上を図れる。
【００４５】
特に、この実施形態では、フィンガー状のドレイン電極１１およびソース電極１２を複数備えるので、上述の上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂが上記ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極１２から中央のドレイン電極１１の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
【００４６】
尚、上記第１実施形態では、各ソース電極１２の長手方向の長さＬ２を各ドレイン電極１１の長手方向の長さＬ１と同じ長さにすると共に各ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置を上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致させたが、上記ソース電極１２の長手方向の長さを上記ドレイン電極１１の長手方向の長さよりも短くしてもよい。この場合、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線が上記ドレイン電極１１と交差するようにソース電極とドレイン電極を配置する。また、上記ソース電極１２の長手方向の長さを上記ドレイン電極１１の長手方向の長さよりも短くした場合に、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極１１の長手方向の端に接していて、両端１２Ａ,１２Ｂのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極１１に交差していてもよい。
【００４７】
(第２の実施の形態)
図４は、この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図５は、図４のＣ−Ｃ線断面を示す図である。また、図６は、図４のＤ−Ｄ線断面を示す図である。
【００４８】
図５,図６に示すように、この第２実施形態は、Ｓｉ基板５１上に、アンドープＧａＮ層５２,アンドープＡｌＧａＮ層５３を形成している。アンドープＧａＮ層５２とアンドープＡｌＧａＮ層５３がヘテロ接合を有するＧａＮ系積層体５５を構成している。上記アンドープＧａＮ層５２とアンドープＡlＧａＮ層５３との界面に２ＤＥＧ(２次元電子ガス)５６が発生する。また、上記ＧａＮ系積層体５５上には、保護膜５７、層間絶縁膜５８が順次形成されている。上記保護膜５７の材料としては、ここでは、例えば、ＳｉＮとしたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜５８の材料としては、ここでは、例えば、ポリイミドを用いたが、ＳＯＧやＢＰＳＧなどの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜５７の膜厚は、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００４９】
また、上記ＧａＮ系積層体５５には、アンドープＧａＮ層５２に達するリセスが形成され、このリセスにドレイン電極６１とソース電極６２がオーミック電極として形成されている。このドレイン電極６１とソース電極６２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜５７には開口が形成され、この開口にゲート電極６３が形成されている。このゲート電極６３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層５３とショットキー接合するショットキー電極として形成されている。
【００５０】
また、図５に示すように、上記層間絶縁膜５８上にドレイン配線６５が形成されている。上記層間絶縁膜５８には、スルーホール６７が形成され、このスルーホール６７を通して、上記ドレイン配線６５がドレイン電極６１に電気的に接続されている。また、上記保護膜５７上には、もう１つのドレイン配線７２が形成され、このドレイン配線７２は層間絶縁膜５８に形成されたスルーホール７１を通して上記ドレイン配線６５に電気的に接続されている。
【００５１】
また、図６に示すように、上記層間絶縁膜５８上にソース配線７３が形成されている。上記層間絶縁膜５８には、スルーホール６８が形成され、このスルーホール６８を通して、上記ソース配線７３がソース電極６２に電気的に接続されている。また、上記保護膜５７上には、もう１つのソース配線７５が形成され、このソース配線７５は層間絶縁膜５８に形成されたスルーホール７６を通して上記ソース配線７３に電気的に接続されている。上記ドレイン配線６５,７２,ソース配線７３,７５としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
【００５２】
図４に示すように、この実施形態は、３本のフィンガー状のドレイン電極６１と４本のフィンガー状のソース電極６２を備えている。上記ドレイン電極６１と上記ソース電極６２は、上記ドレイン電極６１,ソース電極６２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極６１と上記ソース電極６２は、互いに略平行に延在している。
【００５３】
また、この実施形態では、各ソース電極６２の長手方向の長さＬ５２が各ドレイン電極６１の長手方向の長さＬ５１よりも短い。そして、上記ソース電極６２の長手方向の端６２Ａ,６２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ２１,Ｍ２２が上記ドレイン電極６１と交差している。つまり、上記ドレイン電極６１の長手方向の両端６１Ａ,６１Ｂは、上記ソース電極６２の長手方向の端６２Ａ,６２Ｂの長手方向の位置よりも長手方向外方へ突出している。
【００５４】
また、上記ゲート電極６３は、平面視において、上記フィンガー状のドレイン電極６１と上記フィンガー状のソース電極６２との間で長手方向に延在している長手方向延在部６３Ａと湾曲部６３Ｂおよび短手方向延在部６３Ｃを有している。この湾曲部６３Ｂは、ドレイン電極６１の端６１Ａを囲むように延在しており、ドレイン電極６１を挟んで隣り合う２つの長手方向延在部６３Ａの一端に連なっている。また、上記短手方向延在部６３Ｃは、各ドレイン電極６１の端６１Ｂと所定間隔を隔てて短手方向に延在しており、各長手方向延在部６３Ａの他端に接続されている。図４に示すように、上記ゲート電極６３の各長手方向延在部６３Ａは、ソース電極６２との間の短手方向の距離がドレイン電極６１との間の短手方向の距離よりも短い。
【００５５】
上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。
【００５６】
この第２実施形態のＧａＮ ＨＦＥＴの耐圧実験結果は、前述の第１実施形態のＧａＮ ＨＦＥＴよりも向上し、静的なオフ耐圧が６００Ｖで、ダイナミック耐圧が２６０Ｖであり、図１１に示す上記比較例のダイナミック耐圧１５０Ｖに比べて、７０％以上向上していた。
【００５７】
したがって、本実施形態によれば、上記ダイナミック耐圧の低下を抑制できることが判明した。その理由は、この第２実施形態の構成によれば、上記ソース電極６２の長手方向の両端６２Ａ,６２Ｂが上記ドレイン電極６１の長手方向の両端６１Ａ,６１Ｂよりも長手方向内方へ引っ込んでいる構成により、上記ソース電極６２から上記ドレイン電極６１の端６１Ａ,６１Ｂへ向かって電子流が集中することを回避できるからであると想像される。
【００５８】
また、この実施形態によれば、上記ゲート電極６３は、湾曲部６３Ｂ,短手方向延在部６３Ｃにより、上記ドレイン電極６１の長手方向の端６１Ａ,６１Ｂを囲むように延在しているので、オフ耐圧試験時にドレイン電極６１の端６１Ａ,６１Ｂへの電界の集中を抑制できて、静的なオフ耐圧の向上を図れると考えられる。
【００５９】
特に、この実施形態では、フィンガー状のドレイン電極６１およびソース電極６２を複数備えるので、上述の上記ソース電極６２の長手方向の両端６２Ａ,６２Ｂが上記ドレイン電極６１の長手方向の両端６１Ａ,６１Ｂよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極６２から中央のドレイン電極６１の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
【００６０】
尚、上記第２実施形態では、上記ソース電極６２の長手方向の端６２Ａ,６２Ｂから短手方向に伸ばした仮想線Ｍ２１,Ｍ２２の両方が上記ドレイン電極６１と交差するように、ソース電極６２を配置したが、上記ソース電極６２の両端６２Ａ,６２Ｂのうちの一方から短手方向に伸ばした仮想線がドレイン電極６１と交差する一方、両端６２Ａ,６２Ｂのうちの他方から短手方向に伸ばした仮想線がドレイン電極６１の長手方向の端６１Ａまたは端６１Ｂに接するように、ソース電極６２を配置してもよい。上記第２実施形態において、各ソース電極６２の長手方向の長さＬ５２を各ドレイン電極６１の長手方向の長さＬ５１と同じ長さにすると共に各ソース電極６２の長手方向の端６２Ａ,６２Ｂの長手方向の位置を上記ドレイン電極６１の長手方向の端６１Ａ,６１Ｂの長手方向の位置と一致させてもよい。
【００６１】
(第３の実施の形態)
図７は、この発明の第３実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図８は、図７のＥ−Ｅ線断面を示す図である。また、図９は、図７のＦ−Ｆ線断面を示す図である。
【００６２】
図８,図９に示すように、この第３実施形態は、Ｓｉ基板８１上に、アンドープＧａＮ層８２,アンドープＡｌＧａＮ層８３を形成している。アンドープＧａＮ層８２とアンドープＡｌＧａＮ層８３がヘテロ接合を有するＧａＮ系積層体８５を構成している。上記アンドープＧａＮ層８２とアンドープＡlＧａＮ層８３との界面に２ＤＥＧ(２次元電子ガス)８６が発生する。また、上記ＧａＮ系積層体８５上には、保護膜８７、層間絶縁膜８８が順次形成されている。上記保護膜８７の材料としては、ここでは、例えば、ＳｉＮとしたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜８８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧやＢＰＳＧなどの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜８７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００６３】
また、上記ＧａＮ系積層体８５には、アンドープＧａＮ層８２に達するリセスが形成され、このリセスにドレイン電極９１とソース電極９２がオーミック電極として形成されている。このドレイン電極９１とソース電極９２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜８７には開口が形成され、この開口にゲート電極９３が形成されている。このゲート電極９３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層８３とショットキー接合するショットキー電極として形成されている。
【００６４】
また、図８に示すように、上記層間絶縁膜８８上にドレイン配線９５が形成されている。上記層間絶縁膜８８には、スルーホール９７が形成され、このスルーホール９７を通して、上記ドレイン配線９５がドレイン電極９１に電気的に接続されている。また、図９に示すように、上記層間絶縁膜８８上にソース配線１０３が形成されている。上記層間絶縁膜８８には、スルーホール９８が形成され、このスルーホール９８を通して、上記ソース配線１０３がソース電極９２に電気的に接続されている。上記ドレイン配線９５,ソース配線１０３としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
【００６５】
また、図７に示すように、この第３実施形態は、３本のフィンガー状のドレイン電極９１と４本のフィンガー状のソース電極９２を備えている。上記ドレイン電極９１と上記ソース電極９２は、上記ドレイン電極９１,ソース電極９２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極９１と上記ソース電極９２は、互いに略平行に延在している。
【００６６】
また、図７に示すように、この実施形態では、各ソース電極９２の長手方向の長さＬ９２と各ドレイン電極９１の長手方向の長さＬ９１とが同じ長さである。また、上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ３１,Ｍ３２が上記ドレイン電極９１の両端９１Ａ,９１Ｂと接している。つまり、上記ソース電極９２の長手方向の端９２Ａ,９２Ｂの長手方向の位置は、上記ドレイン電極９１の長手方向の端９１Ａ,９１Ｂの長手方向の位置と一致している。また、各ドレイン電極９１の両端９１Ａ,９１Ｂは、長手方向外方へ凸の湾曲形状である。
【００６７】
また、上記ゲート電極９３は、上記フィンガー状のドレイン電極９１と上記フィンガー状のソース電極９２との間で長手方向に延在している長手方向延在部９３Ａと湾曲部９３Ｂ,９３Ｃとを有している。この湾曲部９３Ｂは、ドレイン電極９１の端９１Ａを囲むように延在しており、ドレイン電極９１を挟んで隣り合う２つの長手方向延在部９３Ａの一端に連なっている。また、上記湾曲部９３Ｃは、ドレイン電極９１の端９１Ｂを囲むように延在しており、ドレイン電極９１を挟んで隣り合う２つの長手方向延在部９３Ａの他端に連なっている。また、上記２つの長手方向延在部９３Ａと湾曲部９３Ｂと湾曲部９３Ｃとが構成する環状部は、上記長手方向に延在する枝部９３Ｄに連なり、この枝部９３Ｄは上記長手方向と直交する方向に延在している連接部９３Ｅに連なっている。図７に示すように、上記ゲート電極９３の各長手方向延在部９３Ａは、ソース電極９２との間の短手方向の距離がドレイン電極９１との間の短手方向の距離よりも短い。
【００６８】
さらに、この実施形態では、図７に示すように、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙を隔てて２次元電子ガス除去領域１１１,１１１Ａが形成されている。この僅かな間隙は、例えば、２０μｍ以下である。上記２次元電子ガス除去領域１１１,１１１Ａは、上記ＧａＮ系積層体８５に後述するリセスを形成することによって形成している。
【００６９】
上記２次元電子ガス除去領域１１１は、上記ソース電極９２の端９２Ａ近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極９３の湾曲部９３Ｂに沿って延在している。また、上記２次元電子ガス除去領域１１１Ａは、上記ソース電極９２の端９２Ｂ近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極９３の湾曲部９３Ｃに沿って延在している。
【００７０】
この２次元電子ガス除去領域１１１では、図８に示すように、ゲート電極９３の湾曲部９３Ｂに対して外周側へ隣接していると共にアンドープＧａＮ層８２に達するリセス１０８を形成することにより、２次元電子ガス８６が除去されている。このリセス１０８は、図９に示すように、上記ソース電極９２の端９２Ａに対して長手方向外方へ隣接している。また、上記ソース電極９２の端９２Ｂに対して長手方向外方へ隣接していると共にアンドープＧａＮ層８２に達するリセス１０９を形成することにより、２次元電子ガス８６が除去されて上記２次元電子ガス除去領域１１１Ａが形成されている。
【００７１】
上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。
【００７２】
この第３実施形態のＧａＮ ＨＦＥＴの耐圧実験結果は、静的なオフ耐圧が６００Ｖで、ダイナミック耐圧が３００Ｖであり、図１１に示す上記比較例のダイナミック耐圧１５０Ｖに比べて、１００％以上向上していた。このように、この第３実施形態によれば、前述の第１実施形態よりもダイナミック耐圧が５０Ｖ向上していた。その理由は、上記２次元電子ガス除去領域１１１を形成すると共に上記ドレイン電極９１の両端９１Ａ,９１Ｂを湾曲形状としたことにより、ダイナミック耐圧試験時にドレイン電極９１の端９１Ａ,９１Ｂへの電子流の集中をより抑制できたためと考えられる。
【００７３】
特に、この実施形態では、フィンガー状のドレイン電極９１およびソース電極９２を複数備えるので、上述の上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂが上記ドレイン電極９１の長手方向の両端９１Ａ,９１Ｂよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極９２の端部から中央のドレイン電極９１の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
【００７４】
なお、上記第３実施形態において、ソース電極９２の長手方向の長さをドレイン電極９１の長手方向の長さよりも短くしてもよい。この場合、ソース電極９２の長手方向の両端９２Ａ,９２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線がドレイン電極９１と交差するようにソース電極９２とドレイン電極９１を配置する。また、上記ソース電極９２の長手方向の長さを上記ドレイン電極９１の長手方向の長さよりも短くした場合に、上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極９１の長手方向の端に接していて、両端９２Ａ,９２Ｂのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極９１に交差していてもよい。
【００７５】
また、上記第３実施形態では、図７に示すように、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙(例えば、２０μｍ以下)を隔てて２次元電子ガス除去領域１１１を形成したが、図１０に示すように、上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙(例えば、２０μｍ以下)を隔てて２次元電子ガス除去領域１５１,１５２を形成してもよい。この２次元電子ガス除去領域１５１,１５２は、上記ソース電極９２の短手方向の寸法とほぼ同様の短手方向寸法を有し、ほぼ四角形状である。このような四角形状の２次元電子ガス除去領域１５１,１５２を有する場合にも、上記ソース電極９２の両端９２Ａ,９２Ｂから上記ドレイン電極９１の両端９１Ａ,９１Ｂへの電流パスが形成されることが抑制されると考えられ、ダイナミック耐圧の向上を図れる。なお、上記ソース電極９２の両端９２Ａ,９２Ｂの長手方向に隣接する領域下の２次元電子ガス除去領域１５１,１５２だけでなく、ドレイン電極９１の両端９１Ａ,９１Ｂに隣接する領域下にも２次元電子ガス除去領域(図示せず)を形成してもよい。また、上記ソース電極９２またはドレイン電極９１の長手方向の片方の端だけに長手方向に隣接する領域下に２次元電子ガス除去領域を形成してもよい。
【００７６】
また、上記第３実施形態では、アンドープＧａＮ層８２に達するリセス１０８,１０９を形成することで上記２次元電子ガス除去領域１１１,１１１Ａを形成したが、上記リセス１０８,１０９を形成する替わりに上記領域のＧａＮ系積層体８５に、ホウ素(Ｂ)または鉄(Ｆｅ)等の不純物を注入することで、上記２次元電子ガス除去領域１１１,１１１Ａを形成してもよい。なお、上記ソース電極９２の両端９２Ａ,９２Ｂの長手方向に隣接する領域下の２次元電子ガス除去領域１５１,１５２だけでなく、ドレイン電極９１の両端９１Ａ,９１Ｂに隣接する領域下にも２次元電子ガス除去領域(図示せず)を形成してもよい。また、上記ソース電極９２,ドレイン電極９１の長手方向の片方の端だけに長手方向に隣接する領域下に２次元電子ガス除去領域を形成してもよい。
【００７７】
また、上記２次元電子ガス除去領域１１１は、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ間隙を隔てることなく隣り合っていてもよく、上記２次元電子ガス除去領域１１１,１１１Ａは、上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ間隙を隔てることなく隣り合っていてもよい。本明細書において、２次元電子ガス除去領域がソース電極やゲート電極に隣接しているとは、間隙を隔てることなく隣り合っている場合と、上記僅かな間隙(例えば、２０μｍ以下)を隔てて隣り合っている場合とを含んでいる。
【００７８】
尚、上記第１〜第３実施形態において、フィンガー状のドレイン電極１１,６１,９１を３本備え、フィンガー状のソース電極１２,６２,９２を４本備えたが、フィンガー状のドレイン電極を２本備え、フィンガー状のソース電極を３本備えて、ドレイン電極とソース電極を長手方向と交差する短手方向に交互に配置してもよい。また、フィンガー状のドレイン電極を１本備え、フィンガー状のソース電極６２を２本備えてもよく、フィンガー状のドレイン電極を３本以上備え、フィンガー状のドレイン電極を４本以上備えて、ドレイン電極とソース電極を上記短手方向に交互に配置してもよい。また、上記第１〜第３実施形態では、ゲート電極１３,６３,９３が各フィンガー状ドレイン電極１１,６１,９７を環状に取り囲む構造としたが、湾曲部１３Ｂ,６３Ｂ,９３Ｂは必ずしも有していなくてもよい。もっとも、ゲート電極１３,６３,９３が湾曲部１３Ｂ,６３Ｂ,９３Ｂを有することで、ダイナミック耐圧試験時にドレイン電極１１,６１,９１の端１１Ａ,６１Ａ,９１Ａへの電子流の集中を抑制できて、動的な耐圧の向上を図れる。
【００７９】
また、上記第１〜第３実施形態において、基板１,５１,８１をＳｉ基板としたが、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、Ｇａ系半導体からなる基板上にＧａ系半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、アンドープＧａＮ層２,５２,８２とアンドープＡｌＧａＮ層３,５３,８３との間に、ＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記アンドープＡｌＧａＮ層３,５３,８３上にＧａＮキャップ層を形成してもよい。また、上記第１〜第３実施形態では、アンドープＧａＮ層に達するリセスを形成し、このリセスにドレイン電極とソース電極をオーミック電極として形成したが、上記リセスを形成せずに上記アンドープＧａＮ層上のアンドープＡlＧａＮ層上にドレイン電極とソース電極を形成し、アンドープＡlＧａＮ層の層厚を薄くすることでドレイン電極とソース電極がオーミック電極になるようにしてもよい。
【００８０】
また、上記第１〜第３実施形態では、ゲート電極１３,６３,９３をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極をＴｉ/ＡｕやＮｉ/Ａｕで作製してもよい。また、上記第１〜第３実施形態では、このドレイン電極１１,６１,９１とソース電極１２,６２,９２は、一例として、Ｔｉ/Ａｌ/ＴｉＮ電極としたが、Ｔｉ/Ａｌ電極としてもよく、Ｈｆ/Ａｌ電極としてもよく、Ｔｉ/ＡｌＣｕ/ＴｉＮ電極としてもよい。また、上記ドレイン電極,ソース電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
【００８１】
また、上記第１〜第３実施形態では、保護膜７,５７,８７をＳｉＮで作製したが、ＳｉＯ２、Ａｌ２Ｏ３などで作製してもよく、ＳｉＮ膜上にＳｉＯ２膜を積層した積層膜としてもよい。
【００８２】
また、この発明の電界効果トランジスタにおけるＧａＮ系積層体は、ＡlＸＩｎＹＧａ１−Ｘ−ＹＮ(Ｘ≧０、Ｙ≧０、０≦Ｘ＋Ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、ＧａＮ系積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものでもよい。
【００８３】
また、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。またショットキーゲートで説明したが絶縁ゲート構造でも構わない。
【００８４】
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【符号の説明】
【００８５】
１,５１,８１  Ｓｉ基板
２,５２,８２  アンドープＧａＮ層
３,５３,８３  アンドープＡｌＧａＮ層
５,５５,８５  ＧａＮ系積層体
６,５６,８６  ２ＤＥＧ(２次元電子ガス)
７,５７,８７  ＳｉＮ保護膜
８,５８,８８  層間絶縁膜
１１,６１,９１  ドレイン電極
１１Ａ,１１Ｂ,６１Ａ,６１Ｂ,９１Ａ,９１Ｂ  端
１２,６２,９２  ソース電極
１２Ａ,１２Ｂ,６２Ａ,６２Ｂ,９２Ａ,９２Ｂ  端
１３,６３,９３  ゲート電極
１３Ａ,６３Ａ,９３Ａ  長手方向延在部
１３Ｂ,１３Ｃ,６３Ｂ,９３Ｂ,９３Ｃ  湾曲部
１５,６５,９５  ドレイン配線
１７,１８,６７,６８,７１,７６,９７,９８  スルーホール
２０,７３,１０３  ソース配線
１０８,１０９  リセス
１１１,１１１Ａ  ２次元電子ガス除去領域
【図１】
0005604490.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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