(57)【特許請求の範囲】
【請求項１】
第１の電源と出力端子とを接続する第１のトランジスタと、
前記第１のトランジスタのゲート端子に第１の入力信号を印加する、前記第１のトランジスタと同じ導電型の第２のトランジスタと、
入力を時間遅延させて出力する信号遅延回路と、
入力を直流電圧分オフセットさせて出力する直流バイアス回路と、
を備え、
前記第１の入力信号に対してレベル反転し、前記信号遅延回路により遅延させ、さらに前記直流バイアス回路により直流バイアスされた第２の入力信号を、前記第２のトランジスタのゲート端子に入力することを特徴とするブートストラップ回路。
【請求項２】
前記第２のトランジスタのゲート端子側に、前記信号遅延回路を設け、前記第２のトランジスタのソースまたはドレイン端子側に、前記直流バイアス回路を設けることを特徴とする請求項１記載のブートストラップ回路。
【請求項３】
第２の電源と前記出力端子とを接続する、前記第１のトランジスタと同じ導電型の第３のトランジスタをさらに備え、
前記第３のトランジスタのゲート端子に前記第１の入力信号のレベル反転信号を与えることを特徴とする請求項１に記載のブートストラップ回路。
【請求項４】
前記第２の電源と前記信号遅延回路の出力端子とを接続する、前記第１のトランジスタと同じ導電型の第４のトランジスタをさらに備え、
前記第４のトランジスタのゲート端子と前記第１のトランジスタのゲート端子を結ぶことを特徴とする請求項１または２記載のブートストラップ回路。
【請求項５】
前記直流バイアス回路は、少なくとも前記第２のトランジスタの閾値電圧以上の直流バイアス電圧を加えることを特徴とする請求項１または２記載のブートストラップ回路。
【請求項６】
前記直流バイアス回路は、入力端と出力端を接続する容量素子と、前記出力端とバイアス電圧源を接続するスイッチ素子とで構成されることを特徴とする請求項１、２又は５に記載のブートストラップ回路。
【請求項７】
前記直流バイアス回路は、
入力端と出力端を接続する第１の容量素子と、
前記入力端の信号の反転信号が一端に与えられる第２の容量素子と、
前記出力端とバイアス電圧源とを接続する第１のスイッチ素子と、
前記第２の容量素子の他端と前記バイアス電圧源とを接続する第２のスイッチ素子と、
を備え、
前記第１のスイッチ素子のゲート端子と前記第２の容量素子の他端とを接続し、前記第２のスイッチ素子のゲート端子と前記出力端とを接続することを特徴とする請求項１、２又は５に記載のブートストラップ回路。
【請求項８】
前記信号遅延回路は、直列接続される複数の反転回路で構成されることを特徴とする請求項１または２記載のブートストラップ回路。
【請求項９】
前記信号遅延回路は、
入力端と出力端を接続する直列抵抗と、
一方を前記出力端に接続し、他方に固定電位が与えられる容量素子と、
を備えることを特徴とする請求項１または２記載のブートストラップ回路。
【請求項１０】
前記直列抵抗は、一端をソース端子とし、他端をドレイン端子とするトランジスタであることを特徴とする請求項９記載のブートストラップ回路。
【請求項１１】
前記容量素子は、一端をソース端子およびドレイン端子とし、他端をゲート端子とするトランジスタであることを特徴とする請求項９記載のブートストラップ回路。
【請求項１２】
請求項１乃至１１のいずれか一に記載のブートストラップ回路を出力回路として備えることを特徴とするレベルシフト回路。
【請求項１３】
請求項１乃至１１のいずれか一に記載のブートストラップ回路を出力回路として備えることを特徴とするワード線駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブートストラップ回路に関し、特に入力信号の振幅を拡大させるレベルシフト回路やメモリ装置のワード線駆動回路に好適なブートストラップ回路に関する。
【背景技術】
【０００２】
半導体装置を構成する回路としては、一般に低消費電力であることから、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを用いたＣＭＯＳ回路が用いられることが多い。２値のパルス信号を出力する場合、電源として高電位（ＶＤＤ）と低電位（ＶＳＳ）を用いて、それぞれのレベルの電位を出力することができる。すなわち高電位を出力するためにＰ型ＭＯＳトランジスタを、低電位を出力するためにＮ型ＭＯＳトランジスタをそれぞれ導通するように回路を構成することができる。しかしながら、ＣＭＯＳ半導体装置を製造するには、成膜、マスク露光、エッチングなどの工程に加えて、Ｐ型ＭＯＳおよびＮ型ＭＯＳを作るために複数回の不純物注入工程があり、製造コストが増加する。
【０００３】
一方、Ｐ型ＭＯＳもしくはＮ型ＭＯＳの単一導電型ＭＯＳトランジスタのみで構成される半導体装置は、その製造工程において不純物注入などの工程数を減らすことが可能なため、製造コストを低減することができる。しかしながら、導電特性が単一であるためにＣＭＯＳに比べて消費電力の増加や出力マージンの低下が生じる。例えば、Ｐ型ＭＯＳトランジスタのみで回路を構成した場合、低電位のＶＳＳの出力時にはトランジスタの閾値電圧に対応する電位だけ高い電圧が出力され、またＮ型ＭＯＳトランジスタのみで回路を構成した場合、高電位のＶＤＤの出力時にはトランジスタの閾値電圧に対応する電位だけ低い電圧が出力される。
【０００４】
そこで振幅を拡大するために、ブートストラップ効果を用いたダイナミック回路が提案され、利用されている。従来のブートストラップ回路の一例を特許文献１から引用して図１８に示す。このブートストラップ回路は、電源ＶＤＤと出力端子ＯｕｔをつなぐＮ型ＭＯＳトランジスタ１０１と、トランジスタ１０１のゲート電極（ノードＮ１）に入力パルス信号Ｉｎを入力するＮ型ＭＯＳトランジスタ１０２と、トランジスタ１０１のソース電極とゲート電極につながるカップリング容量１０３と、電源ＶＳＳと出力端子ＯｕｔをつなぐＮ型ＭＯＳトランジスタ１０４で構成される。トランジスタ１０２のゲート電極には電源ＶＤＤをつなぎ、トランジスタ１０４のゲート電極には入力パルスＩｎｂを入力する。入力パルス信号Ｉｎは高電位がＶＤＤ、低電位がＶＳＳであり、ＩｎｂはＩｎの反転信号である。
【０００５】
図１９は、以上のようなブートストラップ回路の動作を示すタイミング図である。まず、期間ｔ２において、パルス信号Ｉｎｂが高電位のＶＤＤ、Ｉｎが低電位のＶＳＳとなると、トランジスタ１０２および１０４が導通してノードＮ１および出力Ｏｕｔは低電位のＶＳＳに下がる。次に期間ｔ３になると、パルス信号Ｉｎｂは低電位のＶＳＳ、Ｉｎは高電位のＶＤＤとなる。そのときトランジスタ１０４は非導通になる。またトランジスタ１０２を介してノードＮ１の電位はＶＳＳから上昇する。この場合、ＶＤＤよりもトランジスタ１０２の閾値電圧Ｖｔｈ分下がった電位に達したところで、トランジスタ１０２が非導通状態となるため、ノードＮ１の電位はそれ以上には上がらない。このとき低電位のＶＳＳのままであるＯｕｔの電位をソース、ＶＤＤ−ＶｔｈであるノードＮ１の電位をゲートとして、ゲート・ソース間電圧がトランジスタ１０１の閾値電圧を超えていれば、トランジスタ１０１は導通状態になる。すなわち、トランジスタ１０１を介して出力Ｏｕｔが高電位ＶＤＤに向けて上昇し、またカップリング容量１０３で結合されたノードＮ１の電位も上昇する。その際、トランジスタ１０２は、ゲート電位およびソース電位がＶＤＤとなるため非導通であり、ノードＮ１の電位の上昇の妨げにはならない。ノードＮ１は高電位ＶＤＤ以上に上昇して出力Ｏｕｔは高電位のＶＤＤまで達する。なお、ここでは閾値電圧Ｖｔｈとはソース・ドレインの間に有効な量の電流、例えば１０の−７乗アンペアを流すのに必要なゲート・ソース間電圧と定義する。
【０００６】
また、特許文献２ではブートストラップの対象となるノードの電位を、ＶＤＤ−Ｖｔｈまで落さずにＶＤＤにする方法が開示されている。図２０で開示されている回路は、出力Ｖｗにつながるトランジスタ１１１、１１３、トランジスタ１１１のゲートに入力信号Ｓを伝えるトランジスタ１１２、信号Ｓを反転するインバータ１１５、インバータ１１５の出力を遅延させてトランジスタ１１３のゲートおよびトランジスタ１１４のドレイン（ノードＮ３）に与える遅延回路１１６、トランジスタ１１２のゲートとノードＮ３をつなぐトランジスタ１１４で構成される。この回路は、ブートストラップの対象となるノードＮ２の電位をトランジスタ１１２の閾値電圧に依存せず、ＶＤＤとするために、ノードＮ６の電位を別のブートストラップによってＶＤＤよりも昇圧するように動作する。図２１は、図２０のタイミングチャートである。
【０００７】
さらに、特許文献３においてもブートスラップの対象となるノードの電位を、ＶＤＤ−Ｖｔｈまで落さずにＶＤＤとする電圧発生回路が開示されている。図２２に示されている電圧発生回路は、図１８に示したトランジスタ１０２のゲートに接続される回路に相当する。信号φ０、φ１が高電位のＶＤＤのとき、ノードＮ２１を低電位のＶＳＳ、ノードＮ２３をＶＤＤ−Ｖｔｈとして容量Ｃ１を充電する。ノードＮ２１が高電位ＶＤＤに反転したとき、ノードＮ２３を、ＶＤＤ−Ｖｔｈ＋ＶＤＤ−ＶＳＳまで上昇させてトランジスタＴ１１を導通させ、出力ＧをＶＤＤ近くにまで充電する。さらにノードＮ２１が低電位ＶＳＳに反転したときにノードＮ２２のＶＤＤへの上昇により、出力ＧはＶＤＤ以上に上昇する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−６４５２８
【特許文献２】特開平１１−３９８６５
【特許文献３】特開平１−９４５９１
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
ここで、先の図１８のブートストラップ回路が動作するための条件を考えてみる。トランジスタ１０１、１０２の閾値電圧を共にＶｔｈとする。図１９の期間ｔ３でブートストラップ効果が起こる前のノードＮ１、すなわちトランジスタ１０１のゲートは、ＶＤＤ−Ｖｔｈであり、出力Ｏｕｔすなわちトランジスタ１０１のソースはＶＳＳである。ブートストラップ効果が起こるためには、少なくともトランジスタ１０１が導通状態とならなければならず、ゲートとソースの電位差が閾値電圧以上、すなわち、（ＶＤＤ−Ｖｔｈ）−ＶＳＳ≧Ｖｔｈが必要である。これは入力信号Ｉｎ、Ｉｎｂの振幅である、ＶＤＤ−ＶＳＳが閾値電圧Ｖｔｈの２倍以上であることを意味する。
【００１１】
また、図２０において、別のブートストラップの対象であるノードＮ６をＶＤＤよりも昇圧させるためには、トランジスタ１１４にブートストラップ効果が起こらなければならず、結局ＶＤＤ−ＶＳＳは、トランジスタの閾値電圧の２倍以上が必要となる。すなわち、図２１の期間ｔ１において、信号Ｓ（ノードＮ１）が低電位のＶＳＳ、ノードＮ３が高電位のＶＤＤのとき、トランジスタ１１４によってノードＮ６の電圧は上昇するが、ＶＤＤよりも閾値電圧分低い電圧までである。トランジスタ１１２のソース（ノードＮ１）はＶＳＳ、ゲート（ノードＮ６）はＶＤＤ−Ｖｔｈであるから、ＶＤＤ−Ｖｔｈ−ＶＳＳ＞Ｖｔｈでなければ、トランジスタ１１２は導通状態とならない。そのため、次に期間ｔ２において、信号Ｓが高電位のＶＤＤに上がったとしても、ノードＮ６にブートストラップ効果は働かず、電圧は上昇しない。したがって、図２０の回路が動作する条件は、特許文献１に示された回路と同等であり、閾値電圧に対して回路の動作マージンを改善するものではない。
【００１２】
一方、図２２において、出力Ｇは少なくとも、ＶＤＤ＋Ｖｔｈとされる。よってトランジスタにより充電される電位は少なくともＶｔｈであり、ゲート電位は少なくとも２Ｖｔｈが必要である。ノードＮ２３の上昇した電位が、２ＶＤＤ−Ｖｔｈであることから、回路の動作条件は、２ＶＤＤ−Ｖｔｈ＞２Ｖｔｈである。すなわち閾値電圧に対する回路の動作マージンは、ＶＤＤ＞１．５Ｖｔｈまでは改善される。
【００１３】
以上のように、従来のブートストラップ効果を用いた回路において、トランジスタの閾値電圧による電圧降下を受けるため、ブートストラップ効果を起こすのに回路を構成するトランジスタの閾値電圧の１．５〜２倍以上の振幅を持った入力信号が必要である。このため、小さい振幅の入力信号では回路が動作せず、動作マージンが狭くなってしまう。すなわち、扱う信号の振幅や電圧に対して回路を構成するトランジスタの閾値電圧が十分に小さくない場合に問題が生じる。このような回路の例として、小さい振幅の入力信号を大振幅に拡大するレベルシフト回路がある。
【００１４】
また、トランジスタの閾値電圧の製造ばらつきが大きい場合にも問題であり、回路の動作マージンが狭まってしまう。例えば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）技術を用いて表示装置の基板上に単一導電性薄膜トランジスタによって画素トランジスタやワード線駆動回路等を同時に形成すると、製造コストの低減や走査配線接続の信頼向上などの優位性が生まれる。しかしながら、一般に薄膜トランジスタの閾値電圧は大きく、製造ばらつきも大きい。そのため、薄膜トランジスタを用いてレベルシフト回路を構成するためには、ばらつきが少なく、制御された閾値電圧の薄膜トランジスタ製造技術が必要となる。
【課題を解決するための手段】
【００１５】
本発明の１つのアスペクト（側面）に係るブートストラップ回路は、第１の電源と出力端子とを接続する第１のトランジスタと、前記第１のトランジスタのゲート端子に第１の入力信号を印加する、前記第１のトランジスタと同じ導電型の第２のトランジスタと、入力を時間遅延させて出力する信号遅延回路と、入力を直流電圧分オフセットさせて出力する直流バイアス回路と、を備え、前記第１の入力信号に対してレベル反転し、前記信号遅延回路により遅延させ、さらに前記直流バイアス回路により直流バイアスされた第２の入力信号を、前記第２のトランジスタのゲート端子に入力する。
【発明の効果】
【００１６】
本発明によれば、ブートストラップ効果を起こすために、回路を構成するトランジスタの閾値電圧の１．５〜２倍以上の振幅の入力信号を必要としない。したがって、入力信号の振幅に対して動作マージンの広い回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施例に係るブートストラップ回路の回路図である。
【図２】遅延回路のタイミングチャートである。
【図３】遅延回路の一例を示す回路図である。
【図４】遅延回路の他の例を示す回路図である。
【図５】遅延回路のさらに他の例を示す回路図である。
【図６】直流バイアス回路の一例を示す回路図である。
【図７】直流バイアス回路のタイミングチャートである。
【図８】直流バイアス回路の他の例を示す回路図である。
【図９】本発明の第１の実施例に係るブートストラップ回路のタイミングチャートである。
【図１０】本発明の第２の実施例に係るブートストラップ回路の回路図である。
【図１１】本発明の第２の実施例に係るブートストラップ回路のタイミングチャートである。
【図１２】本発明の第３の実施例に係るブートストラップ回路の回路図である。
【図１３】本発明の第３の実施例に係るブートストラップ回路のタイミングチャートである。
【図１４】本発明の第４の実施例に係るレベルシフト回路の回路図である。
【図１５】本発明の第４の実施例に係るレベルシフト回路のタイミングチャートである。
【図１６】本発明の第５の実施例に係るワード線駆動回路の回路図である。
【図１７】本発明の第５の実施例に係るワード線駆動回路のタイミングチャートである。
【図１８】従来のブートストラップ回路の回路図である。
【図１９】従来のブートストラップ回路のタイミングチャートである。
【図２０】従来のワード線駆動回路の回路図である。
【図２１】従来のワード線駆動回路のタイミングチャートである。
【図２２】従来のワード線駆動用の電圧発生回路の回路図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態に係るブートストラップ回路は、第１の電源（図１のＶ５に相当）と出力端子（図１のＯｕｔに相当）とを接続する第１のトランジスタ（図１の１に相当）と、第１のトランジスタのゲート端子に第１の入力信号（図１のＩｎに相当）を印加する、第１のトランジスタと同じ導電型の第２のトランジスタ（図１の２に相当）と、入力を時間遅延させて出力する信号遅延回路（図１の５に相当）と、入力を直流電圧分オフセットさせて出力する直流バイアス回路（図１の６に相当）と、を備え、第１の入力信号に対してレベル反転して、前記信号遅延回路により遅延させ、さらに前記直流バイアス回路により直流バイアスされた第２の入力信号（図１のＩｎｂｄに相当）を、第２のトランジスタのゲート端子に入力する。
【００１９】
第２のトランジスタによって第１の入力信号を第１のトランジスタのゲート端子に印加し、ブートストラップ効果により、このゲート端子の電位が変化する際に、第２の入力信号を遅延させているので、第２のトランジスタが非導通状態となる。したがって、このゲート端子の電位変化を妨げることがない。この場合、第２のトランジスタのゲート端子に、直流バイアスされた電圧を印加するので、第１の入力信号がトランジスタの閾値電圧による電圧降下を受けることなく第１のトランジスタのゲート端子に印加され、この印加電圧が第１のトランジスタの閾値電圧を超えていればブートストラップ効果が起こる。
【００２０】
以上のことから、回路を構成するトランジスタの閾値電圧と同程度の小さい振幅を持った入力信号でブートストラップ回路を動作させることができる。このため、消費電力の低いブートストラップ回路を提供することができる。
【００２１】
また、製造時や長期使用中にトランジスタの特性にばらつきが生じたとしても、トランジスタの閾値電圧に対して広い動作マージンが確保されている。したがって、歩留まりおよび信頼性の高いブートストラップ回路を提供することができる。
【００２３】
ブートストラップ回路において、第２のトランジスタのゲート端子側に、信号遅延回路を設け、第２のトランジスタのソースまたはドレイン端子側に、直流バイアス回路を設けるようにしてもよい。
【００２４】
ブートストラップ回路において、信号遅延回路は、第２のトランジスタのゲート端子との間に直流バイアス回路を設け、信号遅延回路の出力端と第２の電源との間を接続し、ゲート端子が第１のトランジスタのゲート端子に接続される、第１のトランジスタと同じ導電型の第４のトランジスタ（図１２の７に相当）をさらに備えるようにしてもよい。
【００２５】
このようなブートストラップ回路によれば、第２のトランジスタによって第１の入力信号を第１のトランジスタのゲート端子に印加した時点で、第４のトランジスタにより第２のトランジスタが強制的に非導通状態となる。したがって、ブートストラップ効果により、第１のトランジスタのゲート端子の電位が変化する際に電位変化を妨げることがない。
【００２６】
また、遅延回路による信号遅れが大きくなったとしても、ブートストラップ回路を動作させることができる。それは遅延回路による第２のトランジスタの非導通が遅れたとしても、第４のトランジスタにより第２のトランジスタが非導通となるからである。
【００２７】
ブートストラップ回路において、第２の電源（図１のＶ１に相当）と出力端子とを接続する、第１のトランジスタと同じ導電型の第３のトランジスタ（図１の４に相当）をさらに備え、第３のトランジスタのゲート端子に第１の入力信号のレベル反転信号（図１のＩｎｂに相当）を与えるようにしてもよい。
【００２８】
このようなブートストラップ回路によれば、第１の入力信号が第１の出力トランジスタを導通させるフェーズのとき、反転信号である第２の入力信号は第２のトランジスタを非導通させる。すなわち、信号源として第１の入力信号一つでブートストラップ回路を動作させることができる。
【００２９】
ブートストラップ回路において、直流バイアス回路は、少なくとも第２のトランジスタの閾値電圧以上の直流バイアス電圧を加えるようにしてもよい。
【００３０】
このようなブートストラップ回路によれば、第２の入力信号を直流バイアス回路によって閾値電圧以上にバイアスすることで第２のトランジスタを導通状態に保ち、第１のトランジスタのゲート端子に第１の入力信号を、第２のトランジスタの閾値電圧分降下すること無く印加することができる。
【００３１】
ブートストラップ回路において、直流バイアス回路は、入力端と出力端を接続する容量素子（図６の２１に相当）と、出力端とバイアス電圧源（図６の２３に相当）を接続するスイッチ素子（図６の２２に相当）とで構成されるようにしてもよい。
【００３２】
ブートストラップ回路において、直流バイアス回路は、入力端と出力端を接続する第１の容量素子（図８の２１に相当）と、入力端の信号（図８のＩｎｂ２に相当）の反転信号（図８のＩｎ２に相当）が一端に与えられる第２の容量素子（図８の２４に相当）と、出力端とバイアス電圧源（図８の２３に相当）とを接続する第１のスイッチ素子（図８の２２に相当）と、第２の容量素子の他端とバイアス電圧源とを接続する第２のスイッチ素子（図８の２５に相当）と、を備え、第１のスイッチ素子のゲート端子と第２の容量素子の他端とを接続し、第２のスイッチ素子のゲート端子と出力端とを接続するようにしてもよい。
【００３３】
このような直流バイアス回路によれば、入力端の信号およびこの反転信号の振幅が、第１および第２のスイッチ素子の閾値電圧を超えていれば、直流バイアス動作を起こすことができる。
【００３４】
ブートストラップ回路において、信号遅延回路は、直列接続される複数の反転回路（図３の３１に相当）で構成されるようにしてもよい。
【００３５】
ブートストラップ回路において、信号遅延回路は、入力端と出力端を接続する直列抵抗（図４の３２に相当）と、一方を出力端に接続し、他方に固定電位が与えられる容量素子（図４の３３に相当）と、を備えるようにしてもよい。
【００３６】
ブートストラップ回路において、直列抵抗は、一端をソース端子とし、他端をドレイン端子とするトランジスタ（図５の３４に相当）であってもよい。
【００３７】
ブートストラップ回路において、容量素子は、一端をソース端子およびドレイン端子とし、他端をゲート端子とするトランジスタ（図５の３５に相当）であってもよい。
【００３８】
本発明のレベルシフト回路において、上記のブートストラップ回路を出力回路として備えるようにしてもよい。また、本発明のワード線駆動回路において、上記のブートストラップ回路を出力回路として備えるようにしてもよい。このようなレベルシフト回路やワード線駆動回路によれば、振幅の小さい入力信号であっても広い動作マージンが保証された回路を提供することができる。
【００３９】
以下、本発明の実施例について図面を参照して詳細に説明する。
【実施例１】
【００４０】
図１は、本発明の第１の実施例に係るブートストラップ回路の回路図である。図１において、ブートストラップ回路は、電源Ｖ５と出力Ｏｕｔをつなぐトランジスタ１、トランジスタ１のゲート（ノードＮ１）と入力信号Ｉｎをつなぐトランジスタ２、トランジスタ１のソースとゲート間につながるカップリング容量３、出力Ｏｕｔと電源Ｖ１をつなぐトランジスタ４、入力信号Ｉｎｂとトランジスタ２のゲートの間に入る遅延回路５および直流バイアス回路６で構成される。なお、トランジスタ１、２、４は、ＮＭＯＳトランジスタである。
【００４１】
ここで入力信号Ｉｎは、ハイレベルがＶ２、ロウレベルがＶ１のパルス信号であり、ＩｎｂはＩｎの論理反転信号である。また出力Ｏｕｔは、ハイレベルがＶ５、ロウレベルがＶ１のパルス信号である。なお、電源Ｖ５の電位は電源Ｖ２と同じであっても良い。また、カップリング容量３は、回路が動作するように種々の構成が可能である。例えば、トランジスタ１のソースとゲート間の結合容量のみで形成してもよいし、これに加えて配線間の寄生容量を用いてもよい。さらに別途容量を形成するように設計し付加してもよい。遅延回路５は、入力信号を時間シフトした信号Ｉｎｂ２を直流バイアス回路６に出力し、直流バイアス回路６は、信号Ｉｎｂ２に直流バイアス電圧ＶＢを加えた信号Ｉｎｂｄをトランジスタ２のゲートに出力する。
【００４２】
次に、遅延回路５の詳細について説明する。遅延回路５の構成を示す前に、遅延回路５のタイミングチャートを図２に示す。遅延回路５は、入力信号Ｉｎｂに対して時間シフトすることで、信号Ｉｎｂ２を出力する。この場合、信号の遅延はパルスの立ち上がり、立下り時間のなまりによって発生させても、同様の効果を与える。
【００４３】
このような出力信号を生成する遅延回路５ａは、図３に示すように複数の反転回路３１を直列接続して伝播遅延を生じさせる回路で実現してもよい。
【００４４】
また、図４に示すように、入力信号Ｉｎｂと信号Ｉｎｂ２の間を抵抗３２で接続し、信号Ｉｎｂ２と接地間に容量３３を接続し、抵抗３２と容量３３によるＣＲ時定数によって立ち上がり、立下り時間になまりを与える遅延回路５ｂとして構成してもよい。
【００４５】
さらに、図４の遅延回路５ｂにおける抵抗３２を、図５に示すようにトランジスタのソース・ドレイン抵抗３４に置き換えたり、図４の遅延回路５ｂにおける容量３３をトランジスタのＭＯＳ容量３５に置き換えたりしてもよい。図５の遅延回路５ｃの特徴は、各トランジスタのゲートバイアス電圧を調整することで、抵抗３４と容量３５の値を変化させて、遅延時間を調節することができる点である。なお、図３から図５に示した遅延回路を直列にさらに複数つないだとしても同様に遅延回路とすることができる。
【００４６】
次に、直流バイアス回路について、図６の回路図および図７のタイミングチャートを用いて説明する。図６において、直流バイアス回路６ａは、入力をＩｎｂ２、出力をＩｎｂｄとし、容量２１を介してＩｎｂ２とＩｎｂｄをつなぎ、電圧Ｖ１＋ＶＢを出力するバイアス電源２３とＩｎｂｄとをスイッチ２２を介してつなぐ。このような回路の動作は、図７に示すように入力Ｉｎｂ２がロウレベル（Ｖ１）のときスイッチ２２を導通させて出力Ｉｎｂｄの電位をＶ１＋ＶＢとし、容量２１にバイアス電源２３の電圧を充電する。そして信号Ｉｎｂ２がハイレベルのＶ２に反転したときにスイッチ２２を切断して、ＩｎｂｄにおいてＶ２に容量２１の電圧を加えたＶ２＋ＶＢに昇圧した電圧を出力する。すなわち、ＩｎｂｄはＩｎｂ２にＶＢだけ直流バイアスがかかった信号となる。
【００４７】
図８は、直流バイアス回路の他の例を示す回路図である。図８において、直流バイアス回路６ｂは、図６のスイッチ２２をＮ型ＭＯＳトランジスタとする。スイッチ２２およびスイッチ２５は、トグル動作をするＮ型ＭＯＳトランジスタである。すなわち、Ｉｎｂ２がハイレベルのＶ２のとき、Ｉｎｂｄは、Ｖ２＋ＶＢに昇圧されるため、スイッチ２５が導通し、Ｉｎｄの電位はバイアス電源の電位Ｖ１＋ＶＢであるロウレベルとなる。よってスイッチ２２は非導通となる。これに対し、Ｉｎｂ２がロウレベルのＶ１のとき、代わりにＩｎｄが昇圧され、ＩｎｂｄはロウレベルであるＶ１＋ＶＢとなる。スイッチ２５は、導通する際、ゲート端子（Ｉｎｂｄ）の電位がＶ２＋ＶＢであって、ソース端子（Ｉｎｄ）の電位が最大でＶ１＋ＶＢである。すなわち、スイッチ２５を構成するＮ型ＭＯＳトランジスタのゲート・ソース間電圧は、ＶＢであり、これが閾値電圧Ｖｔｈを超えていれば、直流バイアス回路６ｂは機能する。
【００４８】
次に、ブートストラップ回路の動作について説明する。図９は、図１に示したブートストラップ回路のタイミングチャートである。まず、期間ｔ１において、Ｉｎｂがハイレベル（Ｖ２）になるので、トランジスタ４が導通して出力Ｏｕｔの電位はロウレベルのＶ１となる。また、トランジスタ２のゲートに印加される信号Ｉｎｂｄは、Ｉｎｂを時間シフトさせた上、直流バイアス電圧ＶＢ分オフセットされた信号であり、ハイレベルは、Ｖ２＋ＶＢ、ロウレベルは、Ｖ１＋ＶＢである。信号Ｉｎがロウレベルになると、トランジスタ２は導通状態となる。なぜならば、トランジスタ２のゲートＩｎｂｄは、ＩｎやＩｎｂよりも電圧ＶＢ分高くなっているからである。そして、トランジスタ１のゲート（ノードＮ１）の電位は、ロウレベルのＶ１に下がり、トランジスタ１は非導通となる。
【００４９】
次に、期間ｔ２において、ＩｎｂはロウレベルのＶ１に、ＩｎはハイレベルのＶ２にそれぞれ反転するが、Ｉｎｂｄは時間遅延があるため、まだハイレベルのＶ２＋ＶＢのままである。このときバイアス電圧ＶＢをトランジスタのゲート・ソース間電圧Ｖｇｓとしたときにトランジスタを導通できるレベルに設定しておくことで、トランジスタ２は導通状態を保ち、ノードＮ１はハイレベルのＶ２まで充電される。ここでトランジスタ１のゲート（ノードＮ１）がハイレベルのＶ２で、ソース（Ｏｕｔ）がロウレベルのＶ１であるから、トランジスタ１は導通状態になり、ソースＯｕｔの電位は電源Ｖ５に向けて上昇する。このとき、カップリング容量３で結合されたゲートＮ１の電位も上昇するブートストラップ効果が起こる。
【００５０】
そして、期間ｔ３において、遅延していたＩｎｂｄが反転してロウレベルのＶ１＋ＶＢに下がることで、トランジスタ２は非導通状態になる。よってノードＮ１は浮遊状態となるため、ブートストラップ効果によって電源Ｖ５以上の電位にまで上昇する。これにより出力ＯｕｔのハイレベルはＶ５まで達する。
【００５１】
このようなブートストラップ回路の特徴は、第一に、期間ｔ２において、ノードＮ１の電位をトランジスタ２の閾値電圧で低下させず、入力信号ＩｎのハイレベルＶ２まで上げている点である。これによりブートストラップ効果を起こすための最低条件は、トランジスタ１の閾値電圧をＶｔｈとして、Ｖ２−Ｖ１＞Ｖｔｈ、すなわち「信号振幅が閾値電圧以上」まで緩和される。第二に、期間ｔ３において、トランジスタ２を非導通状態とすることで、ブートスラップ効果によるノードＮ１の電圧上昇を妨げないことである。これらの特徴は、入力信号ＩｎやＩｎｂに対して、遅延回路５と直流バイアス回路６を用いて、Ｉｎｂに遅延と直流オフセットを加えていることで得られている。
【００５２】
ここでバイアス電圧ＶＢの範囲について説明する。ＮＭＯＳトランジスタの場合、閾値電圧をＶｔｈとすると、ＶＢの電位はＶｔｈ以上が必要である。なぜならば、期間ｔ２において、Ｖｇｓ＞Ｖｔｈでトランジスタ２を導通させるからである。また、入力信号Ｉｎの振幅（Ｖ２−Ｖ１）とＶｔｈの和より低い必要がある。なぜならば、期間ｔ３において、Ｖｇｓ＜Ｖｔｈでトランジスタ２を非導通させるからである。バイアス電圧ＶＢは上記範囲内で適宜選択できるが、一例として入力信号のハイレベルＶ２が挙げられる。
【００５３】
上記の説明では、信号遅延回路５、直流バイアス回路６の順に接続されているが、本発明の目的、効果を達するならば順序が逆になっていてもよい。また、直流バイアスの効果は、Ｉｎ、Ｉｎｂに対するＩｎｂｄの相対的なものであるから、Ｉｎｂｄではなく入力信号Ｉｎ、Ｉｎｂに直流バイアスがかかっている場合においても本発明の効果は有効である。この点について次の第２の実施例で述べる。
【実施例２】
【００５４】
図１０は、本発明の第２の実施例に係るブートストラップ回路の回路図である。図１０において、ブートストラップ回路は、電源Ｖ１と出力Ｏｕｔをつなぐトランジスタ１ａ、トランジスタ１ａのゲート（ノードＮ１）と信号ＩＮをつなぐトランジスタ２ａ、トランジスタ１ａのソースとゲート間につながるカップリング容量３ａ、出力Ｏｕｔと電源Ｖ５をつなぐトランジスタ４ａ、トランジスタ４ａのゲートに入力される信号ＩＮＢ、入力信号Ｉｎｂとトランジスタ２ａのゲートの間に入る遅延回路５ｄ、入力信号ＩｎおよびＩｎｂにそれぞれ直流バイアスを与え、それぞれ信号ＩＮおよびＩＮＢに変換する直流バイアス回路６ｃ、６ｄで構成される。なお、トランジスタ１ａ、２ａ、４ａは、ＰＭＯＳトランジスタである。遅延回路５ｄと直流バイアス回路６ｃ、６ｄは、第１の実施例で説明した各種の遅延回路、直流バイアス回路と同等の構成で実現される。
【００５５】
入力信号ＩｎおよびＩｎｂは、ハイレベルがＶ２、ロウレベルがＶ１の信号であり、信号ＩＮおよびＩＮＢは、Ｉｎｂに対して、ＶＢだけ直流バイアスがかかった信号である。ＶＢの極性はＰＭＯＳトランジスタの場合、Ｉｎｂに対してＩＮ、ＩＮＢがプラスにバイアスする。すなわちトランジスタ２ａのゲート端子に入力する信号に対して、トランジスタ１ａのゲート端子Ｎ１に入力される信号はプラスにバイアスされる。これは実施例１のＮＭＯＳトランジスタの場合と逆である。出力Ｏｕｔは、ハイレベルがＶ５、ロウレベルがＶ１のパルス信号である。ここで、直流バイアス電圧ＶＢは、Ｖ２＋ＶＢがＶ５と同等となるようにする。カップリング容量３ａは、回路が動作するように種々の構成が可能である。例えば、トランジスタ１ａのソースとゲート間の結合容量のみで構成してもよいし、これに加えて配線間の寄生容量を用いてもよい。さらに別途容量を構成するように設計し付加してもよい。信号遅延回路５ｄは、入力信号Ｉｎｂを時間シフトした信号Ｉｎｂ２をトランジスタ２ａのゲートに出力する。
【００５６】
次に、以上のブートストラップ回路の動作について説明する。図１１は、本発明の第２の実施例に係るブートストラップ回路のタイミングチャートである。まず、期間ｔ１において、ＩＮＢがロウレベルになるので、トランジスタ４ａが導通して出力Ｏｕｔの電位はハイレベルのＶ５となる。また、トランジスタ２ａのゲートに印加される信号Ｉｎｂ２は、Ｉｎｂを時間シフトさせた信号である。信号ＩＮがハイレベルになると、トランジスタ２は導通状態となる。なぜならば、トランジスタ２のゲート（信号Ｉｎｂ２）は、ＩＮよりも電圧ＶＢ分低くなっているからである。そして、トランジスタ１ａのゲート（ノードＮ１）の電位は、ハイレベルのＶ２＋ＶＢに上昇し、トランジスタ１ａは非導通となる。
【００５７】
次に、期間ｔ２において、ＩＮＢはハイレベルＶ２＋ＶＢに、ＩＮはロウレベルＶ１＋ＶＢにそれぞれ反転する。しかし、Ｉｎｂ２は時間遅延があるため、まだロウレベルのＶ１のままである。このときバイアス電圧ＶＢを、トランジスタのゲート・ソース間電圧Ｖｇｓとしたときに、トランジスタを導通できるレベルに設定しておくことで、トランジスタ２ａは導通状態を保ち、ノードＮ１はＩＮのロウレベルであるＶ１＋ＶＢまで充電される。ここでトランジスタ１ａのゲート（ノードＮ１）がロウレベルのＶ１＋ＶＢで、ソース（Ｏｕｔ）がハイレベルのＶ５であるから、トランジスタ１ａは導通状態になり、ソース（Ｏｕｔ）の電位は電源Ｖ１に向けて低下する。このとき、カップリング容量３ａで結合されたノードＮ１の電位も低下するブートストラップ効果が起こる。
【００５８】
そして期間ｔ３において、遅延していたＩｎｂ２が反転してハイレベルのＶ２になることでトランジスタ２ａは非導通状態に入る。よってノードＮ１は、浮遊状態となるため、ブートストラップ効果によって電源Ｖ１以下の電位にまで低下することができる。これにより出力ＯｕｔのロウレベルはＶ１まで達する。
【実施例３】
【００５９】
図１２は、本発明の第３の実施例に係るブートストラップ回路の回路図である。図１２において、図１と同一の符号は同一物を表し、その説明を省略する。第３の実施例のブートストラップ回路は、ゲート端子をノードＮ１に、ドレイン端子を遅延回路５の出力（信号Ｉｎｂ２）、ソース端子を電源Ｖ１に接続したトランジスタ７を図１に追加して備える。トランジスタ７の機能は、図１３の期間ｔ２において、ノードＮ１がＶ１よりも閾値電圧Ｖｔｈ分高くなった時点で導通して、遅延回路５の出力を強制的にロウレベルのＶ１に落すことである。これにより直流バイアスされた信号ＩｎｂｄもロウレベルであるＶ１＋ＶＢに落ちる。したがって、トランジスタ２は非導通となりノードＮ１を浮遊状態にして、トランジスタ１のブートストラップ効果を妨げることがない。トランジスタ７が無く、仮に遅延回路５による信号遅延が図１３の点線のように長くなり過ぎると、期間ｔ２でノードＮ１が電位Ｖ２に固定され続けるため、トランジスタ１のブートストラップ効果によるノードＮ１および出力Ｏｕｔの電位上昇を妨げてしまい、出力Ｏｕｔの高速な反転が行えない。
【００６０】
なお、実施例１〜３において、ブートストラップ回路を構成するトランジスタをＮ型ＭＯＳトランジスタあるいはＰ型ＭＯＳトランジスタとして示したが、本発明の目的、効果を達することができるならば、その他、薄膜トランジスタなどを用いてもよい。
【実施例４】
【００６１】
図１４は、本発明の第４の実施例に係るレベルシフト回路の回路図である。図１４において、図１と同一の符号は同一物を表し、その説明を省略する。図１４のレベルシフト回路は、図１のブートストラップ回路を、低振幅の論理信号を高振幅に拡大する回路として適用した例である。レベルシフト回路は、振幅がＶＤＤである入力信号ＩｎおよびＩｎｂを振幅がＶＤＨ（＞ＶＤＤ）である信号Ｏｕｔに変換する。
【００６２】
図１５は、本発明の第４の実施例に係るレベルシフト回路のタイミングチャートである。図１５において、図９と信号名が異なるだけであって、実質同一のタイミングを有し、その説明を省略する。ここで図１５に示すように、信号Ｉｎｂｄは遅延回路５によって入力信号Ｉｎｂから遅延した上、直流バイアス回路６によってＶＤＤ分オフセットのかかった信号である。
【００６３】
以上のようなレベルシフト回路によれば、振幅の小さい入力信号Ｉｎであっても広い動作マージンが保証された回路を実現することができる。
【実施例５】
【００６４】
図１６は、本発明の第５の実施例に係るワード線駆動回路の回路図である。図１６において、実施例１で説明したブートストラップ回路をメモリ装置のワード線駆動回路に適用した例について説明する。ワード線駆動回路は、ワード線駆動電圧ＶＰＰと出力信号端子Ｏｕｔをつなぐトランジスタ１１、トランジスタ１１のゲートＮ２と入力信号Ｓをつなぐトランジスタ１２、出力信号端子Ｏｕｔと電源ＶＳＳをつなぐトランジスタ１３、入力信号Ｓを反転するインバータ１４、インバータ１４の出力を遅延する遅延回路５、遅延回路５の出力に直流オフセットを与え、トランジスタ１２のゲートに供給する直流バイアス回路６を備える。このようなワード線駆動回路は、図１のブートストラップ回路と実質同一の構成を有する。なお、トランジスタ１１、１２、１３は、図１のトランジスタ１、２、４に相当する。
【００６５】
次にワード線駆動回路の動作について説明する。図１７は、本発明の第５の実施例に係るワード線駆動回路のタイミングチャートである。ここで入力信号Ｓは、ハイレベルがＶＤＤ、ロウレベルがＶＳＳのパルス信号である。まず、期間ｔ１において、ノードＮ１の信号ＳがロウレベルのＶＳＳであるので、ノードＮ３はハイレベルのＶＤＤであり、トランジスタ１３が導通して出力ノードＮ４の電位はロウレベルのＶＳＳとなる。また、ノードＮ６は、ＶＤＤ＋ＶＢとハイレベルであるから、トランジスタ１２が導通していて、トランジスタ１１のゲート（ノードＮ２）は、信号Ｓと同じロウレベルのＶＳＳである。
【００６６】
次に、期間ｔ２に移ると、信号Ｓ（ノードＮ１）はハイレベルのＶＤＤに反転し、ノードＮ３はロウレベルのＶＳＳに落ちてトランジスタ１３は非導通となるが、遅延回路５によってノードＮ６はまだハイレベルのままである。そこでトランジスタ１２は導通状態を保ってノードＮ２の電位をＶＤＤまで充電する。このときトランジスタ１１において、ノードＮ４が浮遊状態でのロウレベルのＶＳＳ、ノードＮ２がＶＤＤであるから、トランジスタ１１は導通状態になり、出力ノードＮ４の電位はＶＰＰに向けて上昇する。
【００６７】
そして期間ｔ３に移って、遅れていたゲートＮ６の反転が起こりロウレベルに落ちるとトランジスタ１２が非導通状態となるため、トランジスタ１１のゲート（ノードＮ２）が浮遊状態になる。ノードＮ２およびノードＮ４がともに浮遊状態となったトランジスタ１１のブートストラップ効果によって出力ノードＮ４はＶＰＰまで上昇する。このときノードＮ２も同時にＶＰＰ以上まで上昇してトランジスタ１１の導通状態は保たれる。
【００６８】
ここで本回路の特徴は、期間ｔ１および期間ｔ２において、ゲートＮ６の電位を直流バイアス回路６により、ＶＤＤ＋ＶＢとハイレベルに保つことでノードＮ２の電位をトランジスタ１２の閾値電圧で低下させていない点である。これによりブートストラップ効果を起こすための最低条件は、ＶＤＤ−ＶＳＳ＞Ｖｔｈまで緩和される。
【００６９】
先に図２０で説明したワード線駆動回路では、図２１の期間ｔ２において、トランジスタ１１２のゲート（ノードＮ６）の電位をＶＤＤ以上に昇圧するために、トランジスタ１１２のブートストラップ効果を用いている。そのため期間ｔ１でノードＮ６に充電される電位は、ノードＮ３よりもトランジスタ１１４の閾値電圧分低下した電圧となる。なぜならば、トランジスタ１１４は、ゲート電位ＶＤＤ、ドレイン（ノードＮ３）の電位ＶＤＤの状態で通電するため、ソース（ノードＮ６）の上昇は、ＶＤＤより閾値電圧分低い電位までとなる。これは特許文献１の従来のブートストラップ回路と同じ構成のため、ブートストラップ効果を起こす条件は、ＶＤＤ−ＶＳＳ＞２Ｖｔｈとなり、条件は緩和されない。
【００７０】
また、本実施例のワード線駆動回路の別の特徴は、図１６において、トランジスタ１１にワード線を駆動する直流電圧ＶＰＰを接続することで、小振幅の信号Ｓのみで大振幅のワード線駆動信号を生成している点である。これは信号Ｓが反転する期間ｔ２の開始直後から、トランジスタ１１のブートストラップ効果が始まっているからである。
【００７１】
一方、図２０において、ハイレベルがＶＰＰ、ロウレベルがＶＳＳのクロック信号をノードＮ４に入力している。そのため期間ｔ２の間には、ノードＮ２のＶＤＤ電位充電および浮遊状態への移行がなされるが、トランジスタ１１１のブートストラップ効果は、ノードＮ４の電位が反転する期間ｔ３まで働かない。すなわちワード線駆動信号の生成は、（１）信号Ｓの反転、（２）遅延回路１１６による遅延、（３）クロック信号の反転、の３つの手順で進められる。この利点はワード線駆動信号のタイミングを、パルス出力を選択する論理回路の遅延に依存する信号Ｓや遅延回路１１６の遅延変動に依存せず、クロック信号に同期させることができる点である。しかしながら、入力信号が信号Ｓとクロック信号と複数必要となる。
【００７２】
また、一般にＶＰＰはＶＤＤよりも高いことから、クロック信号は、ハイレベルがＶＤＤ、ロウレベルがＶＳＳである信号Ｓに比べて振幅が大きい。すなわち、このクロック信号は、別のレベルシフト回路を用いて振幅を拡大して生成する必要がある。それに対して、本実施例のワード線駆動回路では、ワード線の駆動には高圧の直流電圧ＶＰＰを用い、入力信号はハイレベルがＶＤＤ、ロウレベルがＶＳＳの信号Ｓのみである。そのため別途、レベルシフト回路を用いずとも、小振幅の入力信号から大振幅のワード線駆動信号を生成することができる。
【産業上の利用可能性】
【００７３】
本発明によれば、ブートストラップ回路を用いた半導体装置、例えばアクティブマトリクスを有する表示装置を組み込んだ携帯端末や携帯電話、光学系２次元センサー装置を組み込んだ指紋読み取り装置、さらにはアドレスデコード機能を有した半導体メモリ装置等に適用することができる。
【００７４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７５】
１、１ａ、２、２ａ、４、４ａ、７、１１、１２、１３  トランジスタ
３、３ａ  カップリング容量
５、５ａ、５ｂ、５ｃ、５ｄ  遅延回路
６、６ａ、６ｂ、６ｃ、６ｄ  直流バイアス回路
１４、２６、３１  反転回路
２１、２４、３３  容量
２２、２５  スイッチ
２３  バイアス電源
３２  抵抗
３４  トランジスタ抵抗
３５  トランジスタ容量
【図１】
0005467454.tif 000002
【図２】
0005467454.tif 000003
【図３】
0005467454.tif 000004
【図４】
0005467454.tif 000005
【図５】
0005467454.tif 000006
【図６】
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【図７】
0005467454.tif 000008
【図８】
0005467454.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005467454.tif 000014
【図１４】
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【図１５】
0005467454.tif 000016
【図１６】
0005467454.tif 000017
【図１７】
0005467454.tif 000018
【図１８】
0005467454.tif 000019
【図１９】
0005467454.tif 000020
【図２０】
0005467454.tif 000021
【図２１】
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【図２２】
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