(57)【特許請求の範囲】
【請求項１】
画像を捕らえる複数の画素セルのアレイを備える集積回路であって、前記アレイの少なくとも１つの画素セルは、
フォトセンサを有するシリコン基板を有し、
前記フォトセンサは、第１ドープド領域と第２ドープド領域と、格子を形成する複数の矩形波状又は階段状の溝と、を有し、前記格子は、前記フォトセンサによって検出される光の波長に応じて、反射を低減するための所定の周期と１又は複数の深さと、を有し、
前記複数の溝は完全に前記第１ドープド領域内に配置され、それにより前記第１ドープド領域の一部だけが隣り合う２つの溝の間に直接的に位置する、
集積回路。
【請求項２】
前記フォトセンサはフォトダイオードである請求項１に記載の集積回路。
【請求項３】
前記フォトダイオードはピンフォトダイオードである請求項２に記載の集積回路。
【請求項４】
前記複数の溝は各溝内に少なくとも２つの別個の段を有し、各段は特有の深さを有する、請求項１に記載の集積回路。
【請求項５】
各溝内の第１の別個の段は約１００ｎｍの第１深さを有し、且つ、前記複数の溝の周期は約３４０ｎｍである、請求項４に記載の集積回路。
【請求項６】
各溝内の少なくとも２つの第２の別個の段は、前記第１深さよりも深い第２深さを有する、請求項４に記載の集積回路。
【請求項７】
前記第２の段の深さは、１００ｎｍから約２５０ｎｍの間の範囲にある、請求項６に記載の集積回路。
【請求項８】
前記複数の溝内にあり且つ前記第１ドープド領域の最表面上にある材料をさらに備え、前記材料は前記第１ドープド領域と異なる屈折率を有し、前記材料と基板は各格子の屈折率を与え、それは前記第１ドープド領域の屈折率よりも小さく且つ前記材料の屈折率よりも大きい、請求項１に記載の集積回路。
【請求項９】
複数の画素セルを含む撮像アレイを有する撮像装置であって、
少なくとも１つの画素セルは、
フォトセンサであって、第１ドープド領域と第２ドープド領域を有するシリコン基板の上部に形成され、前記第１ドープド領域は第１屈折率を有する、フォトセンサと、
酸化膜であって、前記第１屈折率と異なる第２屈折率を有し、前記フォトセンサの上に設けられて、前記酸化膜と前記フォトセンサとがハイブリッド屈折率を有する格子界面を備える、酸化膜と、
を備え、
前記格子界面は、完全に前記第１ドープド領域内に配列された矩形波状又は階段状の複数の溝を有し、前記第１ドープド領域の一部だけが２つの隣り合う溝間に直接置かれており、前記複数の溝は、前記フォトセンサによって検出される光の波長に応じて、反射を低減するための所定の周期と１又は複数の深さと、を有しており、
さらに
前記酸化膜は、前記複数の溝内に且つ第１ドープド領域の最表面上に、設けられ、且つ、前記半導体基板内の読み出し回路はフォトセンサからの信号を出力する、
撮像装置
【請求項１０】
前記画素セルは前記酸化膜上に材料層をさらに備える請求項９に記載の撮像装置。
【請求項１１】
前配酸化膜は格子界面を有する請求項１０に記載の撮像装置。
【請求項１２】
前記フォトセンサはフォトダイオードである請求項９に記載の撮像装置。
【請求項１３】
前記フォトセンサはピンフォトダイオードである請求項１２に記載の撮像装置。
【請求項１４】
前記複数の溝のそれぞれは、
第１深さを有する第１の段と、
第２深さを有する第２の段と、
を有する請求項９に記載の撮像装置。
【請求項１５】
前詑撮像装置からの画像を受けるための画像処理装置をさらに備える請求項9に記載の撮像装置。
【請求項１６】
前記酸化膜は前記複数の溝を全体的に満たし、且つ、前記酸化膜の前記最表面は実質的に平面である請求項９に記載の撮像装置。
【請求項１７】
アレイ状の複数の画素セルを備える集積回路であって、
各画素セルは基板に形成されたフォトセンサを有し、前記基板は第１ドープド領域と第２ドープド領域を備え且つ対応する格子界面を有し、
各フォトセンサの前記格子界面は階段状の複数の溝を備え、前記複数の溝は前記第１ドープド領域内に完全に配列されそれにより前記第１ドープド領域の一部のみが隣り合う２つの溝の間に直接配置されており、ここにおいて、前記各溝は各溝内に複数の階段領域を有し、さらにここにおいて、前記基板の表面から各溝内の前記複数の階段領域のあるものまでの深さは、前記基板の表面から各溝内の複数の階段領域の他のステップまでの深さとは異なり、
複数のフォトセンサのそれぞれの格子界面は、複数の前記フォトセンサによって検出される光の波長に応じて、反射を低減するための所定の周期と複数の溝の深さと、を有する、
集積回路。
【請求項１８】
前記基板の表面から各溝内の階段領域までの深さは、約１０から約２５０ｎｍの範囲内である請求項１７に記載の集積回路。
【請求項１９】
前記格子界面は、約３４０ｎｍの周期を有し、且つ、前記基板の前記表面から前記複数の階段領域の最下の階段領域までの深さは最大約１００ｎｍである請求項１７に記載の集積回路。
【請求項２０】
画像を捕らえる画素セルのアレイを備える集積回路であって、前記アレイはシリコン基板に形成されており、前記アレイの複数の画素セルのそれぞれは、
前記シリコン基板内に形成され且つ互いに異なる第１及び第２導電性型領域を有する、フォトセンサと、
フォトセンサ上にあり、且つ、前記シリコン基板と被覆する酸化膜との間にある、格子界面と、
を備え、
前記格子界面は階段状の複数の溝を有し、前記複数の溝は前記シリコン基板内に形成され且つ完全に第１導電性型領域に配置されており、それにより前記第１導電性型領域の一部だけが隣り合う２つの溝間に直接設置され、各溝は複数の階段領域を有し、前記溝内の各階段領域は前記第１導電性型領域の表面から対応する深さを有し、ここにおいて、前記溝内の第１階段領域の対応する深さは、前記溝内の第２階段領域とは異なり、
前記格子界面は、前記フォトセンサによって検出される光の波長に応じて、反射を低減するための所定の周期と複数の階段状の領域の深さとを有する、
集積回路。
【請求項２１】
前記フォトセンサはフォトダイオードである請求項２０に記載の集積回路。
【請求項２２】
前記第１導電性型領域の表面上にあり且つ前記複数の溝を完全に満たす材料をさらに備え、前記材料及び前記シリコン基板は各格子の屈折率を与え、それは前記シリコン基板のそれよりは低く且つ前記材料のそれよりは高い、請求項２１に記載の集積回路。
【請求項２３】
前記フォトダイオードはピンフォトダイオードである請求項２０に記載の集積回路。
【請求項２４】
前記アレイの１つの画素セルの第１フォトセンサの格子界面は、予め決められた周期と階段領域を有し、それらは、前記アレイの他の画素セルの第２フォトセンサの予め決められた周期と階段領域とは異なる、請求項２０に記載の集積回路。
【請求項２５】
半導体基板に形成された複数のフォトダイオードを備える画素アレイであって、
各フォトダイオードは、
前記半導体基板の上表面上の第１導電性型領域と、
前記第１導電性型領域の下の第２導電性型領域と、
を備え、
前記画素アレイはさらに複数の格子界面を備え、前記格子界面のそれぞれは入射光が通過する前記フォトダイオードと対応付けられており、前記各格子界面は矩形波状又は階段状の複数の溝を有し、前記溝はそれぞれのフォトダイオードの前記第１導電性型領域内に完全に配列され、それにより前記第１導電性型領域の一部だけが隣り合う２つの溝間に直接配置され、
前記各格子界面はさらに材料を有し、前記材料は、前記第１導電性型領域の上表面上に設けられ且つ前記溝を満たしており、前記材料の屈折率は前記半導体基板とは異なり、前記材料と前記基板は各格子の屈折率を与え、それは前記半導体基板のそれよりは小さく且つ前記材料のそれよりは大きく、
各格子界面は、複数の前記フォトセンサによって検出される光の波長に応じて、反射を低減するための所定の周期と１又は複数の溝の深さと、を有する、
画素アレイ。
【請求項２６】
前記第１導電性型領域はｐ型であり、前記第２導電性型領域はｎ型であり、前記半導体基板はｐ型である請求項２５に記載の画素アレイ。
【請求項２７】
前記第１導電性型領域はｎ型であり、前記第２導電性型領域はｐ型であり、前記半導体基板はｎ型である請求項２５に記載の画素アレイ。
【請求項２８】
各フォトダイオードの前記第１導電性型領域の前記複数の溝は半長方形である請求項２５に記載の画素アレイ。
【請求項２９】
各フォトダイオードの前記第１導電性型領域複数の前記溝の少なくとも１つの深さは約１０ｎｍから約２５０ｎｍの範囲にあり、且つ、前記格子界面の周期は約１００ｎｍから約１０００ｎｍの範囲にある、請求項２５に記載の画素アレイ。
【請求項３０】
各フォトダイオードの前記第１導電性型領域の複数の溝は複数の異なる深さを有する請求項２５に記載の画素アレイ。
【請求項３１】
前記材料上の層をさらに備え、前記層は、金属化膜と絶縁膜からなるグループから選択される、請求項２５に記載の画素アレイ。
【請求項３２】
前記材料上の絶縁膜をさらに備え、前記絶縁膜はオルトケイ酸テトラエチルを有する、請求項２５に記載の集積回路。
【請求項３３】
前記画素アレイの複数のフォトダイオードは、前記画素アレイの他のフォトダイオードとは異なる格子界面を有する請求項２５に記載の画素アレイ。
【請求項３４】
光の第１波長を検出する第１の複数のフォトダイオードと光の第２波長を検出する第２の複数のフォトダイオードをさらに備え、前記第１の複数のフォトダイオードに対応する前記格子界面は、前記第２の複数のフォトダイオードに対応する前記格子界面と異なる、請求項２５に記載の画素アレイ。
【請求項３５】
半導体基板に形成された複数のフォトダイオードを備える画素アレイであって、
各フォトダイオードは、
前記半導体基板の上表面上の第１導電性型領域と、
前記第１導電性型領域の下の第２導電性型領域と、
を備え、
前記画素アレイはさらに複数の格子界面を備え、前記格子界面のそれぞれは入射光が通過する前記フォトダイオードと対応付けられており、前記各格子界面は矩形波状又は階段状の複数の溝を有し、前記溝はそれぞれのフォトダイオードの前記第１導電性型領域内に完全に配列され、それにより前記第１導電性型領域の一部だけが隣り合う２つの溝間に直接配置され、
前記各格子界面はさらに材料を有し、前記材料は、前記第１導電性型領域の上表面上に設けられ且つ前記溝を満たしており、ここにおいて、第１の複数のフォトダイオードの格子界面は、前記アレイの他の複数のフォトダイオードのそれとは異なり、
格子界面は、複数の前記フォトセンサによって検出される光の波長に応じて、反射を低減するための所定の周期と複数の溝の深さと、を有する、
画素アレイ。
【請求項３６】
第１の前記複数のフォトダイオードの格子界面は前記半導体基板内の複数の溝を有し、複数のフォトダイオードの各溝は、
第１の深さの第１の段と、
第１の深さとは異なる第２の深さの第２の段と、
を有する、請求項３５に記載の画素アレイ。
【請求項３７】
前記第１の複数のフォトダイオードの前記格子界面は前記半導体基板内の複数の溝を有し、前記第１の複数のフォトダイオードは複数の側壁を有し、ここにおいて、第１エッジ側壁は溝の一端にあり、第２エッジ側壁は前記一端に対する他端にあり、且つ、前記一端の側壁と前記他端の側壁との間に中間の側壁がある、請求項３５に記載の画素アレイ。
【請求項３８】
前記第１の複数のフォトダイオードの前記格子界面は複数の溝を有し、各溝は各溝内の複数の階段領域を有し、ここにおいて、前記基板の表面から各溝内のある前記複数の階段領域までの深さは、前記基板の表面から各溝内の前記複数の階段領域の他の階段までの深さとは異なる、請求項３５に記載の画素アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に撮像素子（imaging device）、および特に格子界面（grated interface）を有する画素セル（pixel cell）、ならびに格子界面を有する画素セルを形成する方法に関する。
【背景技術】
【０００２】
ダイ、たとえば、電荷結合素子（ＣＣＤ）や相補型金属酸化膜半導体（ＣＭＯＳ）ダイなどのイメージャダイを含む集積回路は、一般にフォトイメージング用途に使用されてきた。
【０００３】
ＣＭＯＳイメージャダイなどのイメージャダイは、通常、単一チップ上の画素アレイに数千個の画素を含む。画素は光を電気信号に変換し、その後この電気信号は、たとえばプロセッサなどの電気デバイスに記憶され、リコールすることができる。記憶されている電気信号は、たとえば、コンピュータスクリーンまたは印刷可能な媒体上にイメージを生成するためにリコールすることができる。
【０００４】
例示的ＣＭＯＳ撮像回路、その処理ステップ、および撮像回路の様々なＣＭＯＳ素子の機能の詳細な説明は、たとえば米国特許第６１４０６３０号、米国特許第６３７６８６８号、米国特許第６３１０３６６号、米国特許第６３２６６５２号、米国特許第６２０４５２４号、および米国特許第６３３３２０５号に記載されていて、これらの特許はいずれもＭｉｃｒｏｎ  Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．に譲渡されている。前述の各特許の開示は、全体として参照により本明細書に組み込まれている。
【０００５】
図１は、イメージャダイ１０のブロック図を示し、その中にＣＭＯＳイメージャデバイス８が形成されている。ＣＭＯＳイメージャデバイス８は、所定の数の列および行内に配列された複数の画素を備える画素アレイ１５を有する。画素アレイ１５内の各行の画素セルは行選択ラインによって全て同時にオンにされ、各列の画素セルはそれぞれの列選択ラインによって選択的に出力される。複数の行ラインおよび列ラインは画素アレイ１５全体に備えられるる。行ラインは、行アドレスデコーダ２に応答して行ドライバ１によって順次選択的に活性化され、列選択ラインは列アドレスデコーダ４に応答して列ドライバ３によって各行の活性化のために順次選択的に活性化される。ＣＭＯＳイメージャデバイス８は、画素読み出しに適当な行ラインおよび列ラインを選択するアドレスデコーダ２、４、および選択された行ラインおよび列ラインの駆動トランジスタに駆動電圧を印加する行駆動回路および列駆動回路１、３を制御する、制御回路５によって作動される。
【０００６】
画素出力信号は、通常、リセットされた場合に電荷蓄積ノードから取り出される画素リセット信号Ｖｒｓｔ、および画像によって生成された電荷がノードに移動された後で蓄積ノードから取り出される画素画像信号Ｖｓｉｇを含む。Ｖｒｓｔ信号およびＶｓｉｇ信号は、サンプルアンドホールド回路６によって読み出され、画素に影響を与える光の量を表す画素セルごとの差信号（Ｖｒｓｔ−Ｖｓｉｇ）を生成する差動増幅器７によって減算される。この差信号は、アナログデジタルコンバータ（ＡＤＣ）９によってデジタル化される。次いで、デジタル化された画素差信号は、デジタル画像を形成し出力する画像プロセッサ１１に供給される。さらに、図１に示されているように、ＣＭＯＳイメージャデバイス８は、イメージャダイ１０を形成する単一半導体チップ上に含まれてもよい。
【０００７】
図１の画素アレイ１５に組み込まれることができる従来の画素セル１３の部分的断面図が図２に示されている。図示されている画素セル１３は、通常、ｐ型基板１４にｐ領域１２ａおよびｎ領域１２ｂを有するフォトセンサ１２を含む。基板１４は、通常、ｐ型シリコン基板である。フォトセンサ１２のｐ領域１２ａは、通常、フォトセンサ１２の効率の良い動作のためにｐ型基板１４の電位に結合される。画素セル１３はまた、関連するゲート１６を備えたトランスファトランジスタ、より高濃度にドープされたｐ型ウェル２０内に形成されたフローティング拡散領域１８、および関連するゲート２２を備えたリセットトランジスタを有する。リセットトランジスタ２２は、電荷移動の前にフローティング拡散領域１８を所定の電荷レベル（すなわち、電源電圧Ｖａａ−ｐｉｘレベル）にリセットするために使用される電源電圧Ｖａａ−ｐｉｘに接続された関連するソース／ドレイン領域３０を有する。
【０００８】
実施過程では、フォトセンサ１２のｐ領域１２ａの表面に当たる光源３８からの入射光３６は電子を発生し、これらの電子はｎ領域１２ｂに集められる。トランスファゲート１６がオンの場合、ｎ領域１２ｂ内の発生された電子は、フォトセンサ１２とフローティング拡散領域１８の間に存在する電位差の結果としてフローティング拡散領域１８に移動される。フローティング拡散領域１８は、フローティング拡散領域１８によって蓄積された電荷を受け取るソースフォロアトランジスタ２４のゲートに結合され、電荷に対応する電圧を行選択トランジスタ２６の第１ソース／ドレイン端子に移動する。行選択制御信号ＲＳが高くなった場合、発生された電荷に対応する電圧は、列ライン２８に移動され、そこでサンプルアンドホールド回路６（図１）などのサンプル／ホールド回路および処理回路によってさらに処理される。
【０００９】
図示されている画素セル１３は２つの分離（アイソレーション）領域、すなわちシャロートレンチ分離（ＳＴＩ）領域３２間に形成される。画素セル１３はイメージャダイの画素アレイ（たとえば、イメージャダイ１０の画素アレイ１５（図１））に組み込まれることができる何百または何千もの画素のうちの１つだけなので、ＳＴＩ領域３２は隣接する画素間のクロストークを防止する。
【００１０】
画素セル１３は、通常、基板１４の表面の上を覆う酸化層３４と共に形成される。様々な他の層（図示されていない）が、通常、画素セル１３の上方に堆積される。たとえば、オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）（ＴＥＯＳ）層が酸化層３４の上方に堆積されてもよい。同様に、ホウ素−リン−ケイ酸塩ガラス（ＢＰＳＧ）層がＴＥＯＳ層の上方に堆積されることもできる。金属化層および絶縁層も画素セル１３の上方に堆積されることができる。
【００１１】
基板１４の上方に酸化層３４を堆積する１つの悪影響は、入射光３６の反射である。動作において、光源３８からの入射光３６は、フォトセンサ１２のｐ領域１２ａに当たる前に酸化層３４に出会う。酸化層の屈折率は１．６ほどに低いことがある；一方、（シリコンで形成された）基板１４の屈折率は４．０ほどに高いことがある。屈折率の１．６から４．０への急激な変化の結果、高いパーセンテージの入射光反射４０が生じる。反射される入射光３６のパーセンテージは以下の式を使用して決定されることができる：
（１）              反射＝｜Ｘ−Ｙ｜２／（Ｘ＋Ｙ）２；
式中、Ｘは酸化層３４の屈折率を表し、Ｙは基板１４の屈折率を表す。前述の例では、反射パーセンテージは｜４．０−１．６｜２／（４．０＋１．６）２〜１８％である。したがって、フォトセンサ１２は、フォトセンサ１２がさらされる入射光３６の約１８％を捕捉しそこなう。これは望ましくない。
【００１２】
したがって、反射される入射光のパーセンテージを低減することによってより大きなパーセンテージの入射光を捕捉することができる画素セルに対する要望および必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、従来の画素に比較して、より大きなパーセンテージの入射光を捕捉することがきる画素セルを提供する。
【課題を解決するための手段】
【００１４】
本発明は、シリコン基板の中のフォトセンサと、前記フォトセンサの上方に設けられた酸化層と、を有する画素セルに関し、前記酸化層はシリコン基板との間に格子界面を有する。格子界面はより大きなパーセンテージの入射光が捕捉されることができることを許容し、これは当技術分野に関する大きな改善である。
【００１５】
本発明の前述の特徴および利点は、添付の図面に関して提供される以下の詳細な説明から、より明瞭に理解されるであろう。
【発明を実施するための最良の形態】
【００１６】
以下の詳細な説明では、本明細書の一部を形成し、本発明が実施されてもよい具体的な実施形態を例として示す添付の図面が参照される。これらの実施形態は、当業者が本発明を実施することができるようにするのに十分詳細に説明され、他の実施形態が利用されてもよいこと、および、構造的、論理的、および電気的変更が本発明の主旨および範囲から逸脱することなく行われてもよいことが理解されるものとする。説明された処理ステップの進行は本発明の実施形態の例示である；ただし、一連のステップは、本明細書中で説明されたことに限定されず、必然的にある順序で発生するステップを除いて、当技術分野で知られているように変更されてもよい。
【００１７】
用語「半導体基板」、「シリコン基板」、および「基板」は、いかなる半導体ベースの構造体をも含むと理解されるものとする。半導体構造体は、シリコン、シリコン−オン−インシュレータ（ＳＯＩ）、シリコン−オン−サファイア（ＳＯＳ）、シリコン−ゲルマニウム、ドープされた半導体およびドープされていない半導体、ベース半導体基盤によって支持されるシリコンのエピタキシャル層、ならびにその他の半導体構造体を含むと理解されるべきである。以下の説明で基板が参照される場合、前の諸プロセスステップは、ベース半導体または基板内にまたはその上方に領域または接合部を形成するために利用されていてもよい。
【００１８】
本明細書中で使用される用語「画素」は、光子を電気信号に変換するフォトセンサを含む光素子ユニットセルを指す。例示のために、単一の代表画素およびその形成方式が本明細書中の図および説明において示される。ただし、通常、複数の同様の画素の製作が同時に進行する。したがって、以下の詳細な説明は限定的な意味で取られるのではなく、本発明の範囲は添付の特許請求の範囲によってだけ規定される。
【００１９】
本明細書中で使用される用語「格子界面（grated interface）」または「格子（grating）」は、２つの材料層間の界面を指し、２つの材料層のうちの１つが少なくとも１つの溝を有し、２つの材料層のうちのもう１つは少なくとも１つの溝の中におよび上方に備えられる。
【００２０】
次に、同様の参照番号は同様の要素を示す図を参照すると、図３は本発明の一実施形態に従って構成された例示的画素セル１１３を示す。画素セル１１３は、フォトセンサ１１２を含む基板１１４の酸化層１３４と感光性領域１５２の間に格子界面１３５を有するというかなり大きな改善を除けば、図２の画素セル１３と同様である。
【００２１】
画素セル１１３の格子界面１３５は、酸化層１３４と基板１１４の間のハイブリッド屈折率を生成するのに役立つ。図２の画素セル１３とは対照的に、入射光３６が画素セル１１３に当たるとき、この光は酸化層３４（図２）と基板１４（図２）の間の屈折率の急激な変化にあわない。そうではなく、ハイブリッド屈折率は酸化層１３４のそれより高いが、シリコン基板１１４のそれより低く、それによって、従来の画素セル１３（図２）に見られる入射光の反射４０（図２）のパーセンテージを低減する。
【００２２】
図４は、図３の画素セル１１３の感光性領域１５２（フォトセンサ１１２を含む）の拡大された部分を示す。図４は酸化層１３４が基板１１４の中に形成された溝１４４の中に且つ上方に備えられることを示す。（１つの溝１４４の起点から次の溝１４４の起点までの（矢印Ｇで示されている）距離として測定される）各格子は、Λで表されている所定の周期を有する。格子Ｇの所定の周期Λは約１００ｎｍから約１０００ｎｍの範囲にあってよい。溝１４４はまた、ｄで表される所定の深さも有する。溝１４４の深さｄは約１０ｎｍから約２５０ｎｍの範囲にあるべきである。
【００２３】
前述の範囲は、本発明の単なる例示的実施形態であって、決して限定的ではないことに留意されたい。たとえば、格子は１０００ｎｍより長いまたは１００ｎｍより短い周期Λを有することができる。同様に、溝１４４の深さｄは２５０ｎｍより深くても、あるいは１０ｎｍより浅くてもよい。実際の周期Λおよび深さｄは、フォトセンサ１１２によって捕捉されることを意図された入射光の特定の波長に合わせて最適化されることができる。図４の溝１４４は、半長方形（semi-rectangular）として示されているが、そのようには限定されない。そうではなく、溝１４４の実際の寸法は、意図された用途に依存する。
【００２４】
図５Ａおよび５Ｂは、入射光３６（図３）の反射のパーセンテージを本発明の例示的実施形態の格子の周期Λおよび溝の深さｄを変える関数として表すグラフである。図５Ａは入射光反射のパーセンテージを本発明の画素セル１１３内の格子の周期Λを変える関数として示す。図５Ａに示されているように、格子は１００ｎｍに等しい一定の深さｄを有する。入射光反射のパーセンテージは、図２に関して上記で論じられたように、格子なしでは約１８％である。入射光反射のパーセンテージは周期Λが１０００ｎｍのところでは続いて高いままである。しかし、格子の周期Λが低減されるにつれて、入射光反射のパーセンテージは３４０ｎｍの周期Λのところではほとんどなくされる。格子がさらに低減されるにつれて、入射光反射のパーセンテージは増加する。
【００２５】
図５Ｂは入射光反射のパーセンテージを溝１４４（図４）の深さｄの関数として示す。図示されているように、格子は３４０ｎｍに等しい一定の周期Λを有する。入射光反射は、溝１４４（図４）の深さが増加するにつれて減少し、溝が１００ｎｍの深さｄを有するとき、ほとんどなくされる。しかし、溝の深さが１００ｎｍの後で増加するにつれて、入射光反射のパーセンテージも増加する。したがって、実際の周期Λおよび深さｄは、所望の反射量に応じて変えられることができる。
【００２６】
図６〜８は、図４の感光性領域１５２を形成する例示的方法の諸段階を示す。図６はシリコン基板１１４の中に形成されたフォトセンサ１１２を示す。フォトセンサ１１２は基板１１４内に形成された第１ドープド領域１１２ａおよび第２ドープド領域１２ｂを有する。フォトセンサ１１２の第１ドープド領域１１２ａは、通常、効率のよい動作のために基板１１４の電位に結合される。たとえば、基板１１４がｐ型基板の場合、第１ドープド領域１１２ａは、通常、ｐ領域である。逆に、第２ドープド領域１１２ｂは、通常、ｐ型またはｎ型領域の他方の型の領域である。たとえば、基板１１４がｐ型基板の場合、第２ドープド領域１１２ｂは、通常、ｎ型領域である。前述の例は決して限定的ではないことに留意されたい。たとえば、第１ドープド領域１１２ａおよび基板１１４は、ｎ型ドーパントでドープされることもでき、第２ドープド領域１１２ｂはｐ型ドーパントでドープされることもできる。
【００２７】
フォトセンサ１１２は、フォトダイオードとして図示されているが、決して限定されることを意図するものではない。たとえば、フォトセンサ１１２は、光子を入射光から蓄積され呼び戻されることができる電荷に変換することが可能な、いかなる感光性領域でもよい。
【００２８】
図７は、フォトセンサ１１２の上を覆っているシリコン基板の中に形成された複数の溝１４４を示す。溝１４４は、シリコン基板１１４内に凹みを生成する化学エッチング、反応性イオンエッチング（ＲＩＥ）、またはその他の技法によって形成されることができる。格子界面のための基部を形成する溝１４４を生成する前述の方法は、決して限定的ではないことに留意されたい。たとえば、溝１４４はまた、フォトレジストパターンをシリコン基板に張り付け、エピタキシャル成長によってシリコン基板材料の列を生成することによって形成されることもでき、この場合、溝１４４は各シリコン基板材料の列の間に形成される。
【００２９】
図８は、溝１４４の上方におよびその中に提供され、それによって所定の周期Λを有し所定の深さｄを有する格子界面Ｇを生成する酸化層１３４を示す。
【００３０】
図６〜８は、画素セル１１３を形成する単に１つの例示的方法を示すだけであり、この方法が限定的であることを意図するものではないことに留意されたい。たとえば、複数の溝１４４は、フォトセンサ１１２を形成する前に（すなわち、前述のドーピングステップの前に）形成されることができる。また、様々な材料層（図示されていない）が酸化層１３４の上方に堆積されてもよいことにも留意されたい。たとえば、オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）（ＴＥＯＳ）層は酸化層１３４の上方に堆積されてもよい。同様に、ホウ素−リン−ケイ酸塩ガラス（ＢＰＳＧ）層がＴＥＯＳ層の上方に堆積されることもできる。また、金属化層および絶縁層も酸化層１３４の上方に堆積されることができる。
【００３１】
図９は本発明の第２の例示的実施形態を示す。画素セル２１３は、材料層１５０が酸化層１３４を有する格子界面１５５を有することを除いて、図３の画素セル１１３と同様である。格子界面１５５は、入射光１３６（図３）が材料層１５０を通って酸化層１３４に移動するときにあう可能性のある急激な変化をさらに低減してもよい。材料層１５０は、酸化層１３４に関して非常に高いまたは低い屈折率を有してもよく、その結果として、入射光反射４０（図２）の高いパーセンテージが生じてもよい。格子界面は、フォトセンサ１１２によって捕捉される入射光３６（図３）の量を増大してもよい。
【００３２】
図１０および１１は、本発明の第３の例示的実施形態に従って構成された画素セル３１３の部分的な横断面を示す。図１０の画素セル３１３は、シリコン基板２１４と酸化層２３４の間の格子界面２３５のための基部を形成する溝が図３の画素セル１１３の格子界面１３５の半長方形ではなくブレーズされた（blazed）（すなわち階段のような）形を有することを除いて、図３の画素セル１１３と同様である。画素セル３１３の感光性領域２５２の上を覆っているブレーズド（blazed）格子は、酸化層２３４とシリコン基板２１４の間の屈折率の相違のさらなる低減のために備えさせられる。酸化層２３４とシリコン基板２１４の間の図示されたブレーズされた界面２３５は、反射される入射光の３０％までの減少、またはフォトセンサ１１２によって捕捉される入射光３６の３０％までの増加を達成する。
【００３３】
図１１は、図１０の画素セル３１３の感光性領域２５２の拡大部分を示す。シリコン基板２１４は複数の溝２４４を有する。溝２４４は図４に関して上で説明された方法のうちのいずれ（たとえばエッチングまたはエピタキシャル成長）によってでも形成されることができる。図示されている溝２４４はそれぞれ少なくとも３つの側壁２４４ａ、２４４ｂ、２４４ｃを有する。図示されている溝２４４はｄ’によって表された所定の深さを有する第１側壁領域２４４ａを有する。溝２４４はまた、ｄ’’によって表された所定の深さを有する第２側壁領域２４４ｂを有する。第２側壁領域２４４ｂの所定の深さｄ’’は第１側壁領域２４４ａの深さｄ’より小さい、それと等しい、またはそれより大きい値を有することができる。第３側壁領域２４４ｃは、通常、ｄ’’’によって表される所定の深さを有する。第３側壁領域２４４ｃの深さｄ’’’は、通常、第１側壁領域および第２側壁領域２４４ａ、２４４ｂの深さを合わせた深さに等しい値（すなわちｄ’＋ｄ’’＝ｄ’’’）を有する。所定の深さｄ’、ｄ’’、ｄ’’’は約１０ｎｍから約２５０ｎｍの範囲の値を有する。
【００３４】
格子（すなわち、（矢印Ｇ’で示されている）１つの溝の起点から次の溝の起点までの距離）はΛ’によって表される所定の周期を有する。格子Ｇ’の所定の周期Λ’は、約１００ｎｍから約１０００ｎｍの範囲にあってよい。
【００３５】
前述の範囲は本発明の単なる例示的実施形態であり、決して限定的ではないことに留意されたい。たとえば、格子Ｇ’は１０００ｎｍより長いまたは１００ｎｍより短い周期Λを有することもできる。同様に、溝２４４の深さｄ’、ｄ’’、ｄ’’’は２５０ｎｍより深くても、１０ｎｍより浅くてもよい。実際の周期Λ’および深さｄ’、ｄ’’、ｄ’’’は意図された用途に応じて操作されることができる。
【００３６】
図１２は、本発明の第４の例示的実施形態に従って構成された画素セル４１３を示す。画素セル４１３は、基板３１４の表面の下に形成された、第１ドープド領域２１２ａおよび第２ドープド領域２１２ｂを有するピンフォトダイオード（pined photodiode）２１２を有する。図示された画素セル４１３は、そうでない場合は、（格子界面１３５を含めて）図３の画素セル１１３と同様である。
【００３７】
本発明の画素セル１１３、２１３、３１３、４１３は、図１に示されたものと同様のイメージャダイ上の周辺回路に組み合わせられてもよい。たとえば、図１のイメージャダイの画素アレイ１５は、本発明の例示的実施形態に従って構成された１つまたは複数の画素セル１１３、２１３、３１３、４１３を含むことができる。本発明の１つまたは複数の画素セル１１３、２１３、３１３、４１３を有する画素アレイを有するイメージャダイは、撮像素子に含まれることができる。撮像素子は、図１３に示されているプロセッサシステム１１００にさらに組み込まれることができる。プロセッサベースのシステムの例には、限定なしに、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、車両ナビゲーションシステム、ビデオ電話、監視システム、オートフォーカスシステム、スタートラッカシステム、動き検出システム、画像安定化システム、および高精細テレビ用データ圧縮システムなどがあり、それらのうちいずれのシステムも本発明を利用することができる。
【００３８】
システム１１００は、本発明の様々な実施形態のいずれかに従って構成された画素アレイ１５（図１）の少なくとも１つの画素セル（たとえば、画素セル１１３、２１３、３１３、４１３）を有する図１に示されている構成全体を有するイメージャダイを含む撮像素子１１０８を含む。システム１１００は一般に、バス１１０４を介して入力／出力（Ｉ／Ｏ）デバイス１１０６と通信するマイクロプロセッサなどの中央処理ユニット（ＣＰＵ）１１０２を備える。また、撮像素子１１０８もバス１１０４を介してＣＰＵ１１０２と通信する。また、システム１１００はランダムアクセスメモリ（ＲＡＭ）１１１０を含み、やはりバス１１０４を介してＣＰＵ１１０２と通信する、フラッシュメモリなどのリムーバブルメモリ１１１５を含むことができる。撮像素子１１０８は、単一集積回路上に、あるいはプロセッサとは異なるチップ上にメモリストレージを有するまたは有しない、ＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと組み合わされてもよい。
【００３９】
本発明は、シリコン基板と酸化層の間の格子界面を有するＣＭＯＳ画素セルに関して具体的に説明されてきたが、本発明は、より広い適用性を有し、いかなる撮像装置に使用されてもよいことに留意されたい。たとえば、本発明は電荷結合素子（ＣＣＤ）イメージャと共に使用されてもよい。上記の説明および図面は本発明の目的、特徴、および利点を達成する好ましい実施形態を示す。いくつかの利点および好ましい実施形態が上記で説明されてきたが、代用、追加、削除、修正および／またはその他の変更が、本発明の主旨または範囲から逸脱することなく行われてもよいことを当業者は理解するであろう。したがって、本発明は前述の説明によっては限定されないが、添付の特許請求の範囲の範囲によって限定されるだけである。
【図面の簡単な説明】
【００４０】
【図１】ＣＭＯＳイメージャダイのブロック図である。
【図２】従来の画素セルの部分的横断面図である。
【図３】本発明の一例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図４】図３の画素セルの感光性領域の拡大部分の図である。
【図５Ａ】反射のパーセンテージを、格子界面の基部を形成する溝の深さおよび格子界面の周期を変える関数として示す、グラフである。
【図５Ｂ】反射のパーセンテージを、格子界面の基部を形成する溝の深さおよび格子界面の周期を変える関数として示す、グラフである。
【図６】図４の感光性領域の製作におけるある段階の図である。
【図７】図４の感光性領域の製作におけるある段階の図である。
【図８】図４の感光性領域の製作におけるある段階の図である。
【図９】本発明の第２の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図１０】本発明の第３の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図１１】本発明の第３の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図１２】本発明の第４の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図１３】本発明の一例示的実施形態に従って構成されたプロセッサシステムの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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