(57)【特許請求の範囲】
【請求項１】
標本化されず量子化されていない連続的な信号を伝達するコンテニアス部と、
前記コンテニアス部に接続され、標本化されかつ量子化されていない信号を伝達するサンプル・ホールド部と、
前記サンプル・ホールド部に接続され、標本化及び量子化がされた信号を伝達するデジタル部と、
を備え、
前記サンプル・ホールド部は第１のクロック信号に基づいて動作し、
前記コンテニアス部は第２のクロック信号に基づいて動作し、
前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であり、
前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であることを特徴とするサンプリング回路。
【請求項２】
前記コンテニアス部は入力されたアナログ信号をサンプリングし、
前記サンプル・ホールド部は、前記コンテニアス部によってサンプリングされた信号を保持することを特徴とする請求項１に記載のサンプリング回路。
【請求項３】
前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項２に記載のサンプリング回路。
【請求項４】
前記サンプル・ホールド部は、前記デジタル部からのデジタル信号に基づく基準信号をサンプリングし、
前記コンテニアス部は、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送することを特徴とする請求項１に記載のサンプリング回路。
【請求項５】
前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項４に記載のサンプリング回路。
【請求項６】
入力されたアナログ信号をサンプリングするコンテニアス部と、前記コンテニアス部によってサンプリングされた信号を保持するサンプル・ホールド部と、前記サンプル・ホールド部からの信号をデジタル信号として出力するデジタル部と、を含むサンプリング回路、及び前記サンプル・ホールド部に第１のクロック信号を供給し前記コンテニアス部に第２のクロック信号を供給するクロック信号供給部を備え、
前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であり、
前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であることを特徴とするＡ／Ｄ変換器。
【請求項７】
前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項８】
前記サンプル・ホールド部は、前記アナログ信号によって生じる電荷を蓄積する容量素子と、前記容量素子に蓄積された電荷を保持し、前記デジタル部に転送する第１のスイッチング素子と、を含み、
前記第１のスイッチング素子は、前記第１のクロック信号にしたがってオン動作及びオフ動作をすることを特徴とする請求項６または請求項７に記載のＡ／Ｄ変換器。
【請求項９】
前記クロック信号供給部は、前記デジタル部に前記第１のクロック信号を供給することを特徴とする請求項６から請求項８のいずれか１項に記載のＡ／Ｄ変換器。
【請求項１０】
デジタル信号を出力するデジタル部と、前記デジタル信号に基づく基準信号をサンプリングするサンプル・ホールド部と、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送するコンテニアス部と、を含むサンプリング回路、及び前記サンプル・ホールド部に第１のクロック信号を供給し前記コンテニアス部に第２のクロック信号を供給するクロック信号供給部を備え、
前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であり、
前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であることを特徴とするＤ／Ａ変換器。
【請求項１１】
前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項１０に記載のＤ／Ａ変換器。
【請求項１２】
前記サンプル・ホールド部は、前記基準信号によって生じる電荷を蓄積する容量素子と、前記容量素子に電荷を蓄積する第１のスイッチング素子と、を含み、
前記第１のスイッチング素子は、前記第１のクロック信号にしたがってオン動作及びオフ動作をすることを特徴とする請求項１０または請求項１１に記載のＤ／Ａ変換器。
【請求項１３】
前記クロック信号供給部は、前記デジタル部に前記第１のクロック信号を供給することを特徴とする請求項１０から請求項１２のいずれか１項に記載のＤ／Ａ変換器。
【請求項１４】
請求項６から請求項９のいずれか１項に記載のＡ／Ｄ変換器と、
請求項１０から請求項１３のいずれか１項に記載のＤ／Ａ変換器と、
を混載したことを特徴とするＣＯＤＥＣ。
【請求項１５】
前記Ａ／Ｄ変換器と前記Ｄ／Ａ変換器とは非同期動作することを特徴とする請求項１４に記載のＣＯＤＥＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプリング回路、サンプリング回路を含むＡ／Ｄ変換器、Ｄ／Ａ変換器、及びＣＯＤＥＣに関する。
【背景技術】
【０００２】
現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。【０００３】
電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。【０００４】
しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。【０００５】
ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器がある。Ｄ／Ａ変換器、Ａ／Ｄ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。【０００６】
Ｄ／Ａ変換器、Ａ／Ｄ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。特許文献１に記載された発明では、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１記載の発明によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。
このような従来技術は、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６２−６５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術のように、Ｄ／Ａ変換器、Ａ／Ｄ変換器が各々発生する輻射ノイズを低減しても、発生したノイズが他方に与える影響を十分に低減することはできない。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。【０００９】
また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器、Ａ／Ｄ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。【００１０】
本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、この回路を備えたＡ／Ｄ変換器、Ｄ／Ａ変換器、このようなＡ／Ｄ変換器とＤ／Ａ変換器とを混載したＣＯＤＥＣを提供することを目的とする。
【課題を解決するための手段】
【００１１】
以下、デジタル部は一般的なデジタル回路を備え、量子化され、標本化された信号を伝達する。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）を備え、量子化されず、標本化された信号を伝達する。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）を備え、量子化されず、標本化されていない信号を伝達する。【００１２】
本発明の一態様は、連続的な信号を伝達するコンテニアス部（例えば図１８に示したコンテニアス部１３０ａ）と、第１のクロック信号（例えば図１８に示すクロック信号φ2’）に基づいて動作し、前記コンテニアス部に接続され、標本化されかつ量子化されていない信号を伝達するサンプル・ホールド部（例えば図１８に示したサンプル・ホールド部１３０ｂ）と、前記サンプル・ホールド部に接続され、標本化及び量子化がされた信号を伝達するデジタル部（例えば図１８に示したデジタル部１３０ｃ）と、を備え、前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするサンプリング回路、である。【００１３】
前記コンテニアス部は入力されたアナログ信号をサンプリングし、前記サンプル・ホールド部は、前記コンテニアス部によってサンプリングされた信号を保持するものであってよい。
前記コンテニアス部（例えば図１８に示すコンテニアス部１３０ａ）は第２のクロック信号（例えば図１８に示すクロック信号φ1）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、つまり基になるクロック信号そのものであり、さらに前記第１のクロック信号（例えば図１８に示すクロック信号φ2’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。【００１４】
前記コンテニアス部（例えば図２２に示すコンテニアス部１３０ａ）は第２のクロック信号（例えば図２２に示すクロック信号φ1”）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、かつ動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であり、さらに前記第１のクロック信号（例えば図２２に示すクロック信号φ2’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。【００１５】
前記サンプル・ホールド部（例えば図２４に示すサンプル・ホールド部１５０ｂ）は、前記デジタル部（例えば図２４に示すデジタル部１５０ｃ）からのデジタル信号に基づく基準信号をサンプリングし、前記コンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）は、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送するようになっていてよい。【００１６】
前記コンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）は第２のクロック信号（例えば図２４に示すクロック信号φ12）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号、つまり基になる信号そのものであり、さらに前記第１のクロック信号（例えば図２４に示すクロック信号φ11’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。【００１７】
前記コンテニアス部（例えば図２８に示すコンテニアス部１５０ａ）は第２のクロック信号（例えば図２８に示すクロック信号φ12”）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、さらに前記第１のクロック信号（例えば図２８に示すクロック信号φ11’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。【００１８】
本発明の他の態様は、入力されたアナログ信号をサンプリングするコンテニアス部（例えば図１８に示すコンテニアス部１３０ａ）と、前記コンテニアス部によってサンプリングされた信号を保持するサンプル・ホールド部（例えば図１８に示すサンプル・ホールド部１３０ｂ）と、前記サンプル・ホールド部からの信号をデジタル信号として出力するデジタル部（例えば図１８に示す１３０ｃ）と、を含むサンプリング回路（例えば図１８に示すサンプリング回路１４０）、及び前記サンプル・ホールド部に第１のクロック信号（例えば図１８に示すクロック信号φ2’を供給するクロック信号供給部（例えば図１８に示す制御回路１３９）を備え、前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするＡ／Ｄ変換器、である。【００１９】
前記クロック信号供給部は、前記コンテニアス部（例えば図１８に示すコンテニアス部１３０ａ）に第２のクロック信号（例えば図１８に示すクロック信号φ1）を供給し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号、つまり基になるクロック信号そのものであり、さらに、前記第１のクロック信号（例えば図１８に示すクロック信号φ2’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。【００２０】
前記サンプル・ホールド部（例えば図１７に示すサンプル・ホールド部１３０ｂ）は、前記アナログ信号によって生じる電荷を蓄積する容量素子（例えば図１７に示すキャパシタ１３２）と、前記容量素子に蓄積された電荷を保持し、前記デジタル部（例えば図１８に示すデジタル部１３０ｃ）に転送する第１のスイッチング素子（例えば図１７に示すスイッチ１３３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図１７に示すクロック信号φ2’）にしたがってオン動作及びオフ動作をするものであってよい。【００２１】
前記クロック信号供給部（例えば図２２に示す制御回路１３９）は、前記コンテニアス部（例えば図２２に示すコンテニアス部１３０ａ）に第２のクロック信号（例えば図２２に示すクロック信号φ1”）を供給し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であってよい。【００２２】
前記サンプル・ホールド部（例えば図２１に示すサンプル・ホールド部１３０ｂ）は、前記アナログ信号によって生じる電荷を蓄積する容量素子（例えば図２１に示すキャパシタ１３２）と、前記容量素子に蓄積された電荷を保持し、前記デジタル部（例えば図２２に示すデジタル部１３０ｃ）に転送する第１のスイッチング素子（例えば図２１に示すスイッチ１３３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図２１に示すクロック信号φ2’）によってオン動作及びオフ動作し、前記コンテニアス部（例えば図２１に示すコンテニアス部１３０ａ）は、前記容量素子に電荷を蓄積する第２のスイッチング素子（例えば図２１に示すスイッチ１３１、１３５）を含み、前記第２のスイッチング素子は、前記第２のクロック信号（例えば図２１に示すクロック信号φ1”）によってオン動作及びオフ動作をするものであってよい。【００２３】
前記クロック信号供給部（例えば図１８に示す制御回路１３９）は、前記デジタル部（例えば図１８に示すデジタル部１３０ｃ）に前記第１のクロック信号（例えば図１８に示すクロック信号φ2’）を供給するものであってよい。【００２４】
本発明の他の態様は、デジタル信号を出力するデジタル部（例えば図２４のデジタル部１５０ｃ）と、前記デジタル信号に基づく基準信号をサンプリングするサンプル・ホールド部（例えば図２４に示すサンプル・ホールド部１５０ｂ）と、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送するコンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）と、を含むサンプリング回路（例えば図２４に示すサンプリング回路１６０）、及び前記サンプル・ホールド部に第１のクロック信号（例えば図２４に示すクロック信号φ11’）を供給するクロック信号供給部（例えば図２４に示す制御回路１５９-1）を備え、前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするＤ／Ａ変換器、である。【００２５】
前記クロック信号供給部（例えば図２４に示す制御回路１５９-1）は、前記コンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）に第２のクロック信号（例えば図２４に示すクロック信号φ12）を供給し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号、つまり、基になるクロック信号そのものであり、さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。【００２６】
前記サンプル・ホールド部（例えば図２３に示すサンプル・ホールド部１５０ｂ）は、前記基準信号によって生じる電荷を蓄積する容量素子（例えば図２３に示すキャパシタ１５２）と、前記容量素子に電荷を蓄積する第１のスイッチング素子（例えば図２３に示すスイッチ１５１、１５３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図２３に示すクロック信号φ11’）にしたがってオン動作及びオフ動作をするものであってよい。【００２７】
前記クロック信号供給部（例えば図２８に示す制御回路１５９-2）は、前記コンテニアス部（例えば図２８に示すコンテニアス部１５０ａ）に第２のクロック信号（例えば図２８に示すクロック信号φ12”）を供給し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、さらに前記第１のクロック信号（例えば図２８のφ11’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。【００２８】
前記サンプル・ホールド部（例えば図２７に示すサンプル・ホールド部１５０ｂ）は、前記基準信号によって生じる電荷を蓄積する容量素子（例えば図２７に示すキャパシタ１５２）と、前記容量素子に電荷を蓄積する第１のスイッチング素子（例えば図２７に示すスイッチ１５１、１５３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図２７に示すクロック信号φ11’）にしたがってオン動作及びオフ動作し、前記コンテニアス部（例えば図２７に示すコンテニアス部１５０ａ）は、前記容量素子（例えば図２７に示すキャパシタ１５２）に蓄積された電荷を転送する第２のスイッチング素子（例えば図２７に示すスイッチ１５６、１５７）を含み、前記第２のスイッチング素子は前記第２のクロック信号（例えば図２７に示すクロック信号φ12”）によってオン動作及びオフ動作をするものであってよい。【００２９】
前記クロック信号供給部（例えば図２４に示す制御回路１５９-1）は、前記デジタル部（例えば図２４に示すデジタル部１５０ｃ）に前記第１のクロック信号（例えば図２４に示すクロック信号φ11’）を供給するようになっていてよい。【００３０】
本発明の他の態様は、請求項８から請求項１３のいずれか１項に記載のＡ／Ｄ変換器（例えば図３１に示すＡ／Ｄ変換器ＡＤＣ）と、請求項１４から請求項１９のいずれか１項に記載のＤ／Ａ変換器（例えば図３１に示すＤ／Ａ変換器ＤＡＣ）と、を混載したことを特徴とするＣＯＤＥＣ、である。
前記Ａ／Ｄ変換器と前記Ｄ／Ａ変換器とは非同期動作するものであってよい。
【発明の効果】
【００３１】
本発明の一態様によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、この回路を備えたＡ／Ｄ変換器、Ｄ／Ａ変換器、このようなＡ／Ｄ変換器とＤ／Ａ変換器とを混載したＣＯＤＥＣを提供することができる。そして、このような効果を、ジッタが加えられたクロック信号に基づいてサンプル・ホールド部を動作させることによって得られるので、電子部品の小型化が妨げられることがない。また、プロセス技術を高度化する必要もない。
さらに、ジッタが加えられたクロック信号に基づいてコンテニアス部を動作させることで、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１態様のサンプリング回路を説明するための図である。
【図２】サンプリング回路の、参照信号Ｖrefに周期ノイズがない場合の動作を説明するための図である。
【図３】サンプリング回路から出力される信号を説明するための図である。
【図４】サンプリング回路の、参照信号Ｖrefに周期ノイズがある場合の動作を説明するための図である。
【図５】周期ノイズについて説明するための図である。
【図６】サンプリング回路を含むＤ／Ａ変換器において、デジタル部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図７】サンプリング回路を含むＤ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図８】本発明の第２態様のサンプリング回路を説明するための図である。
【図９】本発明の第２態様のサンプリング回路の動作を説明するための図である。
【図１０】サンプリング回路において、図９に示した動作をする場合の信号を説明するための図である。
【図１１】本発明の第２態様のサンプリング回路の動作を説明するための他の図である。
【図１２】図８に示したサンプリング回路において、動作をする場合に発生する周期ノイズを説明するための図である。
【図１３】本発明の第２態様のＡ／Ｄ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図１４】本発明の第２態様のＡ／Ｄ変換器のデジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図１５】実施形態１のパイプライン型Ａ／Ｄ変換器を示した図である。
【図１６】パイプライン型Ａ／Ｄ変換器の、デジタル出力信号を算出する演算を例示するための図である。
【図１７】実施形態１−１のサンプリング回路を説明するための図である。
【図１８】実施形態１−１の、サンプリング回路と、制御回路とを含むＡ／Ｄ変換器を説明するための機能ブロック図である。
【図１９】クロック信号φ1、φ1’、φ1”、φ2、φ2’のタイミングチャートを表した図である。
【図２０】ジッタ選択部の具体的な構成を説明するための図である。
【図２１】実施形態１−２のサンプリング回路を説明するための図である。
【図２２】実施形態１−２の、サンプリング回路と、制御回路とを含むＡ／Ｄ変換器を説明するための機能ブロック図である。
【図２３】実施形態２−１のサンプリング回路を説明するための図である。
【図２４】実施形態２−１の、サンプリング回路と、制御回路とを含むＤ／Ａ変換器を説明するための機能ブロック図である。
【図２５】クロック信号φ11、φ11’、φ12、φ12’のタイミングチャートを示した図である。
【図２６】ジッタ選択部の具体的な構成を説明するための図である。
【図２７】実施形態２−２のサンプリング回路を説明するための図である。
【図２８】実施形態２−２の、サンプリング回路と、制御回路とを含むＤ／Ａ変換器を説明するための機能ブロック図である。
【図２９】クロック信号φ11、φ11’、φ12、φ12’、φ12”のタイミングチャートを示した図である。
【図３０】ジッタ選択部の具体的な構成を説明するための図である。
【図３１】実施形態３のＣＯＤＥＣを説明するための図である。
【図３２】実施形態３の効果を説明するための図である。
【図３３】実施形態３のその他のＣＯＤＥＣを説明するための図である。
【発明を実施するための形態】
【００３３】
以下、本発明を説明する。
まず、本発明の実施形態の説明に先立って、本発明のサンプリング回路の考え方について説明する。なお、この説明では、本実施形態のサンプリング回路を適用したＤ／Ａ変換器を例にする。
以下、デジタル部は一般的なデジタル回路を備え、、量子化され、標本化された信号を伝達する。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）を備え、量子化されず、標本化された信号を伝達する。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）を備え、量子化されず、標本化されていない信号を伝達する。
【００３４】
図１に示したサンプリング回路は、本実施形態の基礎となる態様（以下、「第１態様」とも記す）のサンプリング回路であり、第１態様のＤ／Ａ変換器におけるサンプリング回路を説明するための図である。
図１に示したサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部とを有し、キャパシタ１１１-1、１１２、１１３と、演算増幅器１２１-1と、を含んでいる。図１において、デジタル信号を扱うデジタル部は図示していない。
【００３５】
キャパシタ１１１-1には、スイッチ１０１-1、１０２-1によってサンプリングされた参照信号Ｖref（サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）が加えられ、電荷が蓄積される。キャパシタ１１１-1に蓄積された電荷は、スイッチ１０１-1、１０２-1の切り替えにしたがって演算増幅器１２１-1の反転入力端子に入力される。演算増幅器１２１-1は、基準信号Ｖcomを非反転入力端子から入力し、アナログの出力信号Ｖoutを出力する。
【００３６】
ここで、図１に示す回路構成では、参照信号Ｖref、基準信号Ｖcomにノイズが重畳した場合、ノイズが、ゲイン０ｄＢで出力波形に現れる。そのため、ゲイン０ｄＢでノイズに対する感度が最も高い。第１態様では参照信号Ｖrefにノイズが重畳した場合について述べるが、参照信号Ｖref以外にノイズが重畳した場合でも同様の考察が適応できる。一例として、基準信号Ｖcomが挙げられる。
【００３７】
図２（ａ）〜（ｄ）は、参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。
図２（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図２（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを示し、図２（ｃ）は直流電圧である参照信号Ｖrefを示し、図２（ｄ）は演算増幅器１２１-1から出力される、アナログ信号である出力信号Ｖoutを示している。なお、図２（ｄ）において、実線で示した信号がキャパシタ１１１-1から転送されてきた電荷によって生じる入力信号Ｖinであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号Ｖoutが生成される。
【００３８】
図３は、入力信号Ｖinの、出力信号Ｖoutへの表れ方を説明するための図である。図３中、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図３中、グラフ（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図３中、グラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
【００３９】
図３に示した（ａ）、（ｂ）、（ｃ）のいずれのグラフにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、図３中の、グラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図３中、グラフ（ａ）に示したように、キャパシタ１１１-1から出力された信号（図中にスペクトルｐ1で示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖinにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ1、ｑがスイッチ１０１-1、１０２-1によってサンプリングされ、ホールド、放出されると、畳み込みによってグラフ（ｃ）に示す出力信号Ｖoutが生成される。出力信号Ｖoutにおいて、スペクトルｐ1、ｑが、グラフ（ｃ）中に示す破線を軸として対称にミラーされている。
【００４０】
次に、参照信号Ｖrefに周期ノイズがある場合について説明する。
図４（ａ）〜（ｄ）は、図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
図４（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。
図４（ｂ）はキャパシタ１１１-1が参照信号Ｖrefによって蓄積された電荷をホールド、放出するタイミングを示している。図４（ａ）、（ｂ）に示すクロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間でオンとなり、クロック信号がＬｏｗである区間でオフされるよう駆動される。
【００４１】
図４（ｃ）は直流電圧である参照信号Ｖrefを示し、図４（ｄ）は演算増幅器１２１-1から出力される、アナログ信号である出力信号Ｖoutを示している。
図４（ｃ）に示す周期ノイズＮ1が参照信号Ｖrefに発生している場合、Ｄ／Ａ変換器では、図４（ｄ）に示す出力信号Ｖoutにも周期ノイズＮ1に対応する周期ノイズＮ2が発生することになる。
【００４２】
図４（ｃ）、（ｄ）に示した周期ノイズを、図５に示すグラフ（ａ）、（ｂ）、（ｃ）を使って説明する。
図５は、入力信号Ｖinと、周期ノイズと、の出力信号Ｖoutへの表れ方を説明するための図である。図５中、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
【００４３】
図５中、グラフ（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。グラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図５中の、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。グラフ（ａ）、（ｂ）、（ｃ）の各グラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００４４】
図５中のグラフ（ａ）で示したスペクトルを図１に示したスイッチ１０１-1、１０２-1でサンプリングし、ホールド、放出すると、周期ノイズＮ2は折り返され、周期ノイズＮ2’がＤＣ付近に現れる。そして、図５中のグラフ（ｃ）に示すように、畳み込みによって周期ノイズＮ2’がグラフ（ｃ）中の破線を軸として対称にミラーされ出力信号Ｖoutが生成される。周期ノイズＮ2’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。
【００４５】
第１態様は、サンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
【００４６】
次に、本発明と従来技術との相違を明確にするため、前記した特許文献１に記載された従来技術について説明する。
Ａ／Ｄ変換器、Ｄ／Ａ変換器は、非連続的な信号であるデジタル信号を処理するデジタル部、信号をサンプル、ホールドするサンプル・ホールド部（Ｓ／Ｈ部）、連続的な信号であるアナログ信号を処理するコンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）、を備えるサンプリング回路を含んでいる。
【００４７】
図６は、Ｄ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、入力信号Ｖinと、周期ノイズと、の出力信号Ｖoutへの表れ方を説明するための図ある。
図６中、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
【００４８】
図６中、グラフ（ｂ）は、キャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図６中、グラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
図６中の、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、グラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００４９】
従来技術では、Ｄ／Ａ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図６中のグラフ（ａ）に示したように、周期ノイズＮ3のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ3のスペクトルのピークは、図５に示した周期ノイズＮ2のスペクトルのピークよりも低くなる。また、ｉｎ−ｂａｎｄ内に発生する周期ノイズＮ3’のスペクトルのピークも、周期ノイズＮ3と同様に低くなる。このような構成によれば、Ｄ／Ａ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。
【００５０】
上記した特許文献１に記載の発明に対し、第１態様では、図６に示した周期ノイズＮ3’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、自身で打ち消すことができるサンプリング回路等を提供することを目的としている。
第１態様は、上記した目的を実現するため、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
【００５１】
図７は、Ｄ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、入力信号Ｖinと、周期ノイズと、の出力信号Ｖoutへの表れ方を説明するための図である。
図７中の、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
【００５２】
図７中のグラフ（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図７中のグラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、グラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００５３】
グラフ（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を供給すると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ4のスペクトルのピークを、図６に示した周期ノイズＮ3のスペクトルのピークより小さくできる。さらに、動作クロックにジッタが加えられているため、折り返し時に変調がかかり、ｉｎ−ｂａｎｄ内に発生する周期ノイズＮ4’のスペクトルのピークが、周期ノイズＮ4のスペクトルのピークよりもさらに小さくなっている。このことから、第１態様は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。
【００５４】
このような第１態様によれば、図７に示した周期ノイズＮ4から周期ノイズＮ4’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＤ／Ａ変換器が発生する周期ノイズのみに限定されるものではなく、一例としては同一基板上に搭載されたＡ／Ｄ変換器からの周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に第１態様を適用することにより、この電子部品の周期ノイズを低減することができる。このような第１態様は、電子機器の小型化、構成の簡易化において有利である。
【００５５】
次に、本実施形態のサンプリング回路を適用したＡ／Ｄ変換器を例に、本発明のサンプリング回路の考え方について説明する。
図８に示したサンプリング回路は、本実施形態の基礎となる態様（以下、「第２態様」とも示す）のサンプリング回路である。
このサンプリング回路は、コンテニアス部と、サンプル・ホールド部と、デジタル部と、を有している。このような構成のうち、デジタル部は、一般的なデジタル回路を有し、量子化され、標本化された信号を出力する。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）を有し、量子化されず、標本化された信号を出力する。また、コンテニアス部は、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）を有し、量子化されず、標本化されていない信号を出力する。
【００５６】
なお、図８に示したサンプリング回路において、コンテニアス部はアナログ入力信号Ａinを入力する。サンプル・ホールド部はコンテニアス部によって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送する。なお、図８において、デジタル信号を扱うデジタル部は図示していない。
【００５７】
図８に示したサンプリング回路は、キャパシタ１１１-2と、演算増幅器１２１-2と、を含んでいる。キャパシタ１１１-2には、スイッチ１０１-2、１０２-2によってサンプリングされたアナログ入力信号Ａin（サンプリング後のアナログ入力信号Ａinを入力信号Ｖinと記す）が加えられ、電荷が蓄積される。キャパシタ１１１-2に蓄積された電荷は、スイッチ１０１-2、１０２-2、１０３の切り替えにしたがって演算増幅器１２１-2の反転入力端子に入力される。演算増幅器１２１-2は、基準信号Ｖcomを非反転入力端子から入力し、アナログ信号ＶＡinを出力する。
【００５８】
ここで、図８に示す回路構成では、基準信号Ｖcomに周期ノイズが重畳した場合、周期ノイズは、ゲイン０ｄＢで出力波形に現れる。そのためゲイン０ｄＢで周期ノイズに対する感度が最も高い。第２態様では、先ず、基準信号Ｖcomに周期ノイズが重畳した場合について述べる。
【００５９】
図９（ａ）〜（ｆ）は、基準信号Ｖcomに周期ノイズがない場合の、第２態様のサンプリング回路の動作を説明するための図である。
図９（ａ）はアナログ入力信号Ａinのサンプリングタイミングを示している。
図９（ｂ）はキャパシタ１１１-2がアナログ入力信号Ａinによって蓄積された電荷をホールド、放出するタイミングを示している。
【００６０】
図９（a）、（ｂ）に示すクロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間でオンとなり、クロック信号がＬｏｗである区間でオフされるよう駆動される。
図９（ｃ）はアナログ入力信号Ａinを示し、図９（ｄ）は直流電圧である基準信号Ｖcomを示し、図９（ｅ）はキャパシタ１１１-2から転送されてきた電荷によって生じるアナログ信号Ｖinを示している。
図９（ｆ）は、演算増幅器１２１-2から出力されるアナログ信号である出力信号ＶＡinを示している。
【００６１】
なお、図９（ｅ）において、破線で示した信号がアナログ入力信号Ａinであり、スイッチ１０１-2、１０２-2、１０３によってサンプリングされ、ホールド、放出されると、入力信号Ｖinが生成される。図９（ｆ）において、破線で示した信号がキャパシタ１１１-2から転送されてきた電荷によって生じるアナログ信号Ｖinであり、スイッチ１０３を介したフィードバックによって実線で示した出力信号ＶＡinが生成される。
【００６２】
図１０中のグラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
図１０中のグラフ（ｂ）は、演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルを示している。
【００６３】
図１０中の、グラフ（ａ）及び（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１０のグラフ（ａ）及びグラフ（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１０中のグラフ(ａ)に示したように、キャパシタ１１１-2から出力された信号（図中にスペクトルＰ2で示す）は一定の周波数を有している。スペクトルＰ2がスイッチ１０１-2、１０２-2、１０３によってサンプリングされ、ホールド、放出されると、図１０中のグラフ（ｂ）に示す出力信号ＶＡin（図中にスペクトルｐ2で示す）が生成される。
【００６４】
次に、基準信号Ｖcomに周期ノイズがある場合について説明する。
図１１（ａ）〜（ｆ）は、図８に示したサンプリング回路の、基準信号Ｖcomに周期ノイズがある場合の動作を説明するための図である。
図１１（ａ）はアナログ入力信号Ａinのサンプリングタイミングを示している。
図１１（ｂ）はキャパシタ１１１-2がアナログ入力信号Ａinによって蓄積された電荷をホールド、放出するタイミングを示している。
【００６５】
図１１（ｃ）はアナログ入力信号Ａinを示し、図１１（ｄ）は直流電圧である基準信号Ｖcomを示し、図１１（ｅ）はキャパシタ１１１-2から転送されてきた電荷によって生じるアナログ信号Ｖinを示している。
図１１（ｆ）は、演算増幅器１２１-2から出力されるアナログ信号である出力信号ＶＡinを示している。
図１１（ｄ）に示す周期ノイズＮ11が基準信号Ｖcomに発生している場合、サンプリング回路では、周期ノイズＮ11を、演算増幅器１２１-2を介して出力信号Ｖinに重畳することになる。そのため周期ノイズを含んだ出力信号Ｖinをサンプル、ホールドすると出力信号ＶＡinにも周期ノイズＮ11に対応する周期ノイズＮ12が発生する。
図１１（ｄ）、（ｅ）、（ｆ）に示した周期ノイズを、図１２に示すグラフ（ａ）、（ｂ）を使って説明する。
【００６６】
図１２に示すグラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルＰ2を示す。
図１２中（ｂ）に示したグラフは演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルｐ2を示している。
【００６７】
図１２に示したグラフ（ａ）及び（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１２中のグラフ（ａ）、（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１２中、グラフ（ａ）で示したスペクトルを図８に示したスイッチ１０１-2、１０２-2、１０３でサンプリングし、ホールド、放出すると、周期ノイズＮ12は折り返され、図１２（ｂ）に示すように周期ノイズＮ12’がＤＣ付近に現れる。周期ノイズＮ12’は、Ａ／Ｄ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域、すなわちｉｎ−ｂａｎｄ内に現れる。
【００６８】
第２態様は、サンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされている。
【００６９】
次に、以上説明した第２態様と従来技術との相違を明確にするため、前記した特許文献１に記載された従来技術について説明する。
Ａ／Ｄ変換器は、コンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）と、サンプル・ホールド部（Ｓ／Ｈ部）と、デジタル部と、を備えるサンプリング回路を含んでいる。ここでは、図８に示したサンプリング回路をＡ／Ｄ変換器が備えるものとして説明する。
図１３中、グラフ（ａ）及び（ｂ）は、Ａ／Ｄ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【００７０】
１３に示すグラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルＰ2を示す。
図１３に示すグラフ（ｂ）は演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルｐ2を示している。
図１３中、（ａ）及び（ｂ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１３中のグラフ（ａ）及び（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００７１】
従来技術では、Ａ／Ｄ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図１３中、グラフ（ａ）に示したように、周期ノイズＮ13のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ13のスペクトルのピークは、図１２に示した周期ノイズＮ12のスペクトルのピークよりも低くなっている。また、ｉｎ−ｂａｎｄ内に発生する周期ノイズＮ13’のスペクトルのピークも、周期ノイズＮ13と同様に低くなる。このような構成によれば、Ａ／Ｄ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。
【００７２】
上記した特許文献１記載の発明に対し、第２態様では、図１３に示した周期ノイズＮ13’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、自身で打ち消すことができるサンプリング回路等を提供することを目的としている。
第２態様は、上記した目的を実現するため、Ａ／Ｄ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
【００７３】
図１４に示すグラフ（ａ）、（ｂ）は、Ａ／Ｄ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
図１４中の、グラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルＰ2を示す。
【００７４】
図１４中の、グラフ（ｂ）は演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルｐ2を示している。
図１４中のグラフ（ａ）、（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１４に示すグラフ（ａ）、（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００７５】
図１４中、グラフ（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を加えると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ14のスペクトルのピークを、図１３に示した周期ノイズＮ13のスペクトルのピークより小さくできる。さらに、動作クロック信号にジッタが加えられているため、折り返し時に変調がかかり、周期ノイズＮ14’のスペクトルのピークが、周期ノイズＮ14のスペクトルのピークよりもさらに小さくなっている。このことから、第２態様は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。
【００７６】
このような第２態様によれば、図１４に示した周期ノイズＮ14から周期ノイズＮ14’への変調において周波数拡散効果が得られるため、Ａ／Ｄ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＡ／Ｄ変換器が発生する周期ノイズのみに限定されるものではなく、特に周期ノイズが動作に影響する電子部品に第２態様を適用し、この電子部品の周期ノイズを低減することができる。このような第２態様は、電子機器の小型化、構成の簡易化において有利である。
【００７７】
次に、以上述べた考え方に基づく、本発明の実施形態１、実施形態２、実施形態３について説明する。
まず、本発明のサンプリング回路を適用した実施形態１のＡ／Ｄ変換器を説明する。実施形態１では、Ａ／Ｄ変換器をパイプライン型Ａ／Ｄ変換器として構成している。
図１５は、実施形態１のパイプライン型Ａ／Ｄ変換器を示した図である。
【００７８】
実施形態１のパイプライン型Ａ／Ｄ変換器は、アナログ入力信号ＡinをＮビットのデジタル出力信号Ｄoutに変換する変換器である。このため、アナログ入力信号Ａinをサンプル、ホールドするサンプリング回路（図中にＳ／Ｈと記す）８０１と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ８０３と、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号ＡinのＡ／Ｄ変換値であるデジタル出力信号Ｄoutを演算する演算回路８０４と、を有している。
【００７９】
また、実施形態１では、Ａ／Ｄ変換器が、複数のステージを制御する制御回路１３９を備えるものとする。制御回路１３９は、各ステージに動作クロック信号を示すジッタを含まないクロック信号φ1、クロック信号φ1と同時にＨｉｇｈとならない逆相のノンオーバーラップクロックであって、ジッタを含まないクロック信号φ2、クロック信号φ1にジッタを加えたクロック信号φ1’、φ1”、クロック信号φ2にジッタを加えたクロック信号φ2’の少なくとも１つを出力する。
【００８０】
サンプリング回路８０１は、アナログ入力信号Ａinをサンプルし、ホールドした値をアナログの入力信号ＶＡinとして第１番目のステージＳ１に送出する回路である。サンプリング回路８０１には、アナログスイッチとキャパシタとを含む無帰還サンプリング回路等が適用される。
ステージＳ１〜Ｓｋは直列に接続され、各々入力される入力信号ＶＡinに基づいてｎ桁のデジタル出力信号ｄｊをメモリ８０３に送出する。また、各ステージでは、前段から入力信号ＶＡinが入力され、デジタル出力信号ｄｊと入力信号ＶＡinとによって生成されたアナログの出力信号ＶＡoutが、次のステージに出力される。図中にステージＳ１を基準にした入力信号ＶＡin、出力信号ＶＡoutを示す。
【００８１】
メモリ８０３は、ｋ個のステージＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ８０３には、少なくとも、ｎビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
演算回路８０４は、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄoutを出力する。デジタル出力信号Ｄoutを算出するための演算は、次のように行われる。
【００８２】
すなわち、演算回路８０４は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ−１）のデジタル出力ｄ（ｋ−１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ−１）の最上位桁と、ステージＳ（ｋ−２）のデジタル出力ｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄoutとして出力される。
【００８３】
図１６は、以上述べたデジタル出力信号Ｄoutを算出する演算を例示するための図である。
図１６の例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図１５に示したメモリ８０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
図１６の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄoutとして、「０１００１１０１１」の値が得られる。
【００８４】
次に、実施形態１のサンプリング回路の具体例として、実施形態１−１、及び実施形態１−２について説明する。実施形態１−１は、クロック信号として、ジッタを含まないクロック信号φ1、φ2と、ジッタを含むクロック信号φ1’、φ2’とを用いるサンプリング回路である。実施形態１−２は、上記クロック信号φ1、φ2、φ1’、φ2’に加えてさらに、クロック信号φ1の立ち上がりにのみジッタを加えたクロック信号φ1”も用いたサンプリング回路である。なお、実施形態１−１及び実施形態１−２においてサンプリング回路の基本的な構成は同一である。
【００８５】
図１７は、実施形態１−１のサンプリング回路を説明するための図であって、図１５におけるサンプリング回路８０１を示し、複数のＡ／Ｄ変換器に共通の制御回路１３９を同時に示している。
図１７に示したサンプリング回路１４０（図１５のサンプリング回路８０１に対応）は、アナログ入力信号Ａinを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。このような実施形態１では、図１５に示したメモリ８０３と演算回路８０４とが、後述の図１８に示すデジタル部１３０ｃとして機能する。
【００８６】
パイプライン型Ａ／Ｄ変換器の各ステージに共通の制御回路１３９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ1’、φ2’、クロック信号φ1の立ち上がりエッジにのみジッタが加えられたクロック信号φ1”を生成する。それらクロック信号のうち、クロック信号φ1はコンテニアス部１３０ａに入力され、クロック信号φ2’はサンプル・ホールド部１３０ｂに入力される。
【００８７】
コンテニアス部１３０ａは、スイッチ１３１とスイッチ１３５と、を含んでおり、スイッチ１３１及びスイッチ１３５は、クロック信号φ1にしたがってオン、オフする。スイッチ１３１とスイッチ１３５と、のオン、オフ動作により、アナログの入力信号Ａinがサンプリングされて、入力信号Ｖinになる。
サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１３２と、キャパシタ１３２に保持された電荷を後段のステージに転送するスイッチ１３３と、を含む。スイッチ１３３は、クロック信号φ2’にしたがってスイッチング動作を行っている。
【００８８】
なお、実施形態１−１では、コンテニアス部１３０ａをクロック信号φ1で動作させ、サンプル・ホールド部１３０ｂを、ジッタを加えたクロック信号φ2’で動作させている。ただし、実施形態１−１は、このような構成に限定されるものでなく、例えばスイッチ１３１とスイッチ１３５と、を、異なるクロック信号によって動作させてもよく、クロック信号にジッタを加えたクロック信号によって動作させてもよい。ただし、この場合、先にスイッチオフするスイッチにはジッタを加えてはならない。すなわち、スイッチ１３５を先にオフし、スイッチ１３１を後にオフする場合、スイッチ１３５を動作させるクロックにはジッタを加えないクロック信号φ1を用い、スイッチ１３１を動作させるクロックにはジッタを加えたクロック信号φ1’を用いても良い。
【００８９】
図１８は、図１７に示したサンプリング回路１４０と、制御回路１３９とを含むＡ／Ｄ変換器（図中、ＡＤＣと記す）を説明するための機能ブロック図である。
制御回路１３９は、コンテニアス部１３０ａに対しては、ジッタを加えていないクロック信号φ1を供給し、デジタル部１３０ｃに対しては、ジッタを加えたクロック信号φ2’を供給し、サンプル・ホールド部１３０ｂに対しては、ジッタを加えたクロック信号φ2’を供給する。また、デジタル部１３０ｃに供給されるクロックはサンプル・ホールド部１３０ｂに供給されるクロックとの位相関係が反転であるクロック信号φ1’であっても良い。
【００９０】
すなわち、制御回路１３９は、クロック信号生成部１４３と、ジッタ生成部（図１８中にＪｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、ジッタ選択部（図１８中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１４２と、を含んでいる。クロック信号生成部１４３は、クロック信号φ1と、クロック信号φ1とは同時にＨｉｇｈとならない、逆相のノンオーバーラップクロック信号φ2と、を生成する。ジッタ生成部１４１は、クロック信号φ1にジッタを加えてクロック信号φ1’を生成し、クロック信号φ2にジッタを加えてクロック信号φ1’と同時にＨｉｇｈとならない、逆相の、ジッタを含むノンオーバーラップクロック信号φ2’を生成する。また、クロック信号φ1の立ち上がりエッジにのみジッタを加えてクロック信号φ1”を生成する。このクロック信号φ1”は、クロック信号φ2、φ2’のそれぞれに対して、これらと同時にＨｉｇｈとならない、逆相のクロック信号である。これらクロック信号φ1及びこのクロック信号φ1にジッタが付加されて生成されるクロック信号φ1’、φ1”と、クロック信号φ2、φ2’とは、同時にＨｉｇｈとならない、逆相の、オーバーラップの関係にある。
【００９１】
そして、ジッタ生成部１４１によって生成されたジッタを含むクロック信号φ2’をサンプル・ホールド部１３０ｂに出力し、ジッタを加えないクロック信号φ1をコンテニアス部１３０ａに出力し、ジッタを含むクロック信号φ2’をデジタル部１３０ｃに出力するように動作する。なお、ジッタ生成部１４１は、クロック信号を遅延させる遅延回路等によって比較的簡易に構成することができる。
【００９２】
ここで、制御回路１３９で生成されるクロック信号φ1、φ2、φ1’、φ2’、φ1”について、具体的に説明する。
図１９（ａ）〜（ｅ）は、クロック信号φ1、φ1’、φ2、φ2’、φ1”のタイミングチャートを表した図である。
図１９において、（ａ）はクロック信号φ1のタイミングチャートを表し、（ｂ）はクロック信号φ1’のタイミングチャートを表し、（ｃ）はクロック信号φ1”のタイミングチャートを表し、（ｄ）はクロック信号φ2のタイミングチャートを表し、（ｅ）はクロック信号φ2’のタイミングチャートを表す。
【００９３】
各クロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間にスイッチがオンとなり、クロック信号がＬｏｗである区間にオフするように駆動される。
なお、クロック信号の立ち上りにのみジッタが付加されるクロック信号φ1”は、例えば、クロック信号φ1とクロック信号φ1’とをＡＮＤ回路に入力することによって生成される。
【００９４】
図２０は、図１８に示したジッタ選択部１４２の具体的な構成を説明するための図である。
図２０に示したように、ジッタ選択部１４２は、各々が５つのスイッチを含むスイッチユニット１３０１、１３０２及び１３０３を備えている。スイッチユニット１３０１はコンテニアス部１３０ａに出力されるクロック信号を選択する。スイッチユニット１３０２はサンプル・ホールド部１３０ｂに出力されるクロック信号を選択する。スイッチユニット１３０３はデジタル部１３０ｃに出力されるクロック信号を選択する。
【００９５】
ジッタが加えられたクロック信号φ1’、φ2’は、ジッタ選択部１４２に出力される。このとき、ジッタ選択部１４２には、ジッタが加えられていないクロック信号φ1、φ2も入力されている。
ジッタ選択部１４２は、クロック信号φ1、φ2、φ1’、φ2’、φ1”、からクロック信号φ1を選択し、コンテニアス部１３０ａに出力する。また、クロック信号φ2’を選択し、サンプル・ホールド部１３０ｂに出力し、クロック信号φ2’を選択し、デジタル部１３０ｃに出力する。
【００９６】
なお、図１８に示した構成からジッタ選択部１４２をなくし、クロック信号生成部１４３からクロック信号φ1をコンテニアス部１３０ａに直接出力し、ジッタ生成部１４１からクロック信号φ2’をサンプル・ホールド部１３０ｂ、デジタル部１３０ｃに直接出力してもよい。
【００９７】
このような実施形態１−１によれば、サンプル・ホールド部１３０ｂは標本化された信号を伝達しており、信号成分はＤＣ成分であるため、動作クロックに加えられたジッタにより信号成分は変調がかからない。しかし、Ａ／Ｄ変換器自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロックに加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。換言すれば、ＳＴＦ（Ｓｉｇｎａｌ  Ｔｒａｎｓｆｅｒ  Ｆｕｎｃｔｉｏｎ）には変化せず、ＮＴＦ（Ｎｏｉｓｅ  Ｔｒａｎｓｆｅｒ  Ｆｕｎｃｔｉｏｎ）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。したがって、ジッタ生成部は、周波数変調をするための信号を生成する周波数変調信号生成部とも言うことができる。また、ジッタとは、周波数が変動する信号とも言うことができる。
このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
【００９８】
以上説明した実施形態１−１によれば、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減するのではなく、Ａ／Ｄ変換器自身のノイズに対する耐性を強化することができる。このため、Ａ／Ｄ変換器周辺の他の機器の構成を変更することなく、Ａ／Ｄ変換器のみを変更してＡ／Ｄ変換器に対するノイズの影響を低減することができる。
【００９９】
また、実施形態１−１は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ａ／Ｄ変換器の高コスト化を防ぐことができる。さらに、実施形態１−１によれば、ノイズの影響を考慮することなくＡ／Ｄ変換器を他の機器に充分近接させて配置することができるから、Ａ／Ｄ変換器を含む機器の小型化に効果を奏する。
【０１００】
また、実施形態１−１では、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態１−１によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【０１０１】
なお、以上説明した実施形態１−１では、デジタル部１３０ｃを、ジッタが加えられたクロック信号φ2’によって動作させている。しかし、実施形態１−１は、このような構成に限定されるものでなく、デジタル部１３０ｃにジッタが加えられていないクロック信号φ2を入力するようにしても、Ａ／Ｄ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。デジタル部１３０ｃのクロック信号にジッタを加えるようにすれば、Ａ／Ｄ変換器から出力される信号のノイズのピークを低減し、Ａ／Ｄ変換器が他の機器に対するノイズの影響を低減することができる。
【０１０２】
さらに、実施形態１−１は、Ａ／Ｄ変換器を単体の構成とする場合、図１５に示した制御回路１３９が１つのサンプリング回路に対応付けて設けられる。また、実施形態１−１は、Ａ／Ｄ変換器のクロック信号生成部１４３をＡ／Ｄ変換器の外部に設けるものであってもよい。さらに、実施形態１−１は、図１７、１８に示したＡ／Ｄ変換器のサンプリング回路を他の機器として構成する場合、制御回路１３９を機器の外部に設けるものであってもよい。
【０１０３】
次に、本発明の実施形態１−２のサンプリング回路、このサンプリング回路を使ったＡ／Ｄ変換器を説明する。
実施形態１−２と上記した実施形態１−１との相違は、コンテニアス部で発生する突入電流起因の輻射ノイズを拡散するため、コンテニアス部にもジッタを加えたクロック信号φ1”を入力させる点である。そして、コンテニアス部に入力させるクロック信号の動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガであるエッジにジッタを加えられていないことにより、アナログ部の突入電流起因の輻射ノイズを拡散し輻射ノイズをさらに効果的に抑制することができるものにした点である。
【０１０４】
図２１は、実施形態１−２のサンプリング回路を説明するための図であって、図１５におけるサンプリング回路８０１と、複数のＡ／Ｄ変換器に共通の制御回路１３９と、を示している。
図２１に示した、実施形態１−２におけるサンプリング回路１４０は、上記実施形態１−１におけるサンプリング回路１４０と同様に、アナログ入力信号Ａinを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。このような実施形態１−２では、図１５に示したメモリ８０３と、演算回路８０４とが、後述の図２２に示すデジタル部１３０ｃとして機能する。
【０１０５】
制御回路１３９は、クロック信号φ1の立ち上り、立ち下りにジッタが加えられたクロック信号φ1’、クロック信号φ1の立ち上りにはジッタが加えられ、立ち下がりエッジにはジッタが加えられていないクロック信号φ1”、クロック信号φ1と同時にＨｉｇｈになることがない、ノンオーバーラップ信号であるクロック信号φ2の立ち上がり、立ち下りにジッタが加えられたクロック信号φ2’を生成し、出力する。
【０１０６】
制御回路１３９は、上記したクロック信号のうち、コンテニアス部１３０ａに対しては、立ち上りにはジッタが加えられ、立ち下がりエッジにはジッタが加えられていないクロック信号φ1”を供給し、デジタル部１３０ｃに対しては、ジッタを加えたクロック信号φ2’を供給し、サンプル・ホールド部１３０ｂに対しては、ジッタを加えたクロック信号φ2’を供給する。また、本実施形態１−２は、デジタル部１３０ｃには任意のクロック信号を供給することができ、例えば、サンプル・ホールド部１３０ｂに供給されるクロック信号と位相関係が反転されたクロック信号φ1’を供給することが考えられる。
【０１０７】
コンテニアス部１３０ａは、クロック信号φ1”にしたがってオン、オフするスイッチ１３１と、スイッチ１３５と、を含んでいる。スイッチ１３１と、スイッチ１３５と、のオン、オフ動作により、アナログの入力信号Ａinが入力信号Ｖinになる。
サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１３２と、キャパシタ１３２に保持された電荷を後段のステージに転送するスイッチ１３３と、を含む。スイッチ１３３は、クロック信号φ2’にしたがってスイッチング動作を行っている。
【０１０８】
なお、本実施形態１−２では、コンテニアス部１３０ａをクロック信号φ1”で動作させ、サンプル・ホールド部１３０ｂをクロック信号φ2’で動作させている。ただし、本実施形態１−２は、このような構成に限定されるものでなく、例えば、スイッチ１３１とスイッチ１３５とを、異なるクロック信号によって動作させてもよく、クロック信号にジッタを加えたクロック信号によって動作させてもよい。ただし、この場合、先にスイッチオフするスイッチにはジッタを加えてはならない。すなわち、スイッチ１３５を先にオフし、スイッチ１３１を後にオフする場合、スイッチ１３５を動作させるクロックには、立ち上りにはジッタが加えられ立ち下がりエッジにはジッタが加えられていないクロック信号φ1”とし、スイッチ１３１を動作させるクロックにはジッタを加えたクロック信号φ1’としてもよい。
【０１０９】
図２２は、図２１に示したサンプリング回路１４０と、制御回路１３９とを含むＡ／Ｄ変換器（図中、ＡＤＣと記す）を説明するための機能ブロック図である。
制御回路１３９は、クロック信号生成部１４３と、ジッタ生成部（図２２中にＪｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、ジッタ選択部（図２２中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１４２と、を含んでいる。クロック信号生成部１４３は、ジッタを加えないクロック信号φ1、φ2を生成する。ジッタ生成部１４１は、クロック信号φ1、φ2にジッタを加えたクロック信号φ1’、φ2’と、クロック信号φ1の動作開始時刻を確定するためのトリガである立ち上りエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガである立ち下りエッジにはジッタが加えられていないクロック信号φ1”と、を生成する。ジッタ選択部１４２は、クロック信号φ1、φ2、φ1’、φ2’、φ1”、を入力し、ジッタ生成部１４１によって生成されたクロック信号φ2’を選択してサンプル・ホールド部１３０ｂ及びデジタル部１３０ｃに出力し、クロック信号φ1”を選択してコンテニアス部１３０ａに出力するように動作する。
【０１１０】
そして、クロック信号φ1、φ2、φ1’、φ2’、φ1”は、前記図１９（ａ）〜（ｅ）より明らかなように、クロック信号φ1’、φ2’は、いずれもクロック信号の立ち上り及び立ち下りにジッタが付加されている。しかし、クロック信号φ1”には、クロック信号の立ち上りにのみジッタが付加されている。
【０１１１】
実施形態１−２におけるコンテニアス部１３０ａでは、アナログ入力信号をＡinとしてサンプル、ホールドする動作の終了時刻の揺らぎは信号成分に周波数変調を起こすが、本実施形態１−２は、このようなクロック信号φ1”によってコンテニアス部１３０ａのスイッチ１３１、１３５を動作させることにより、アナログ入力信号をＡinとしてサンプル、ホールドする動作の終了時刻にはジッタの影響を与えることがない。このため、クロック信号φ1”は、アナログ入力信号Ａinの信号成分に変調をかけることがない。また、クロック信号φ1”は、その動作開始が確定するタイミングがジッタによって拡散されるので、このとき発生する突入電流起因の輻射ノイズをジッタによって拡散することができる。
【０１１２】
以上のような構成において、実施形態１−２におけるジッタ選択部１４２によれば、クロック信号φ2’が選択され、図２２に示したサンプル・ホールド部１３０ｂ、デジタル部１３０ｃに供給される。そして、クロック信号φ1”が図２２に示したコンテニアス部１３０ａに供給される。
【０１１３】
このような構成によれば、コンテニアス部１３０ａのサンプル、ホールド動作における信号成分はＡＣ成分であるため、動作クロック信号の動作終了時刻を確定するトリガであるエッジにジッタを加えないことにより信号成分は変調がかからない。一方、動作開始を確定するためのトリガであるエッジにジッタを加えることで、コンテニアス部のサンプル、ホールド動作の開始時に発生する突入電流起因の輻射ノイズを拡散し、輻射ノイズをさらに効果的に抑制することができる。
【０１１４】
以上説明した本実施形態１−２によれば、Ａ／Ｄ変換器自身から発生するノイズを低減し、Ａ／Ｄ変換器自身のノイズに対する耐性を強化し、加えてコンテニアス部で発生する突入電流起因の輻射ノイズをも拡散し、ノイズをさらに低減することができる。このため、Ａ／Ｄ変換器周辺にある他の機器の構成を変更することなく、Ａ／Ｄ変換器のみを変更してＡ／Ｄ変換器に対するノイズの影響を低減することができる。また、複数個のＡ／Ｄ変換器を並列に接続して多チャンネル化する場合、あるいは複数個のＡ／Ｄ変換器を並列に接続して時間インターリーブ動作によって高速動作させる場合において、隣接する個々のＡ／Ｄ変換器から生じるキックバックノイズによるＡ／Ｄ変換器間の符号間干渉を低減することができる。
【０１１５】
なお、以上説明した本実施形態１−２では、デジタル部１３０ｃを、ジッタが加えられたクロック信号φ2’によって動作させている。しかし、本実施形態は、このような構成に限定されるものでなく、デジタル部１３０ｃにジッタが加えられていないクロック信号φ2を入力するようにしても、Ａ／Ｄ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。デジタル部１３０ｃのクロック信号にジッタを加えるようにすれば、Ａ／Ｄ変換器から出力される信号のノイズのピークを低減し、Ａ／Ｄ変換器が他の機器に対するノイズの影響を低減することができる。
【０１１６】
さらに、クロック信号生成部１４３は、Ａ／Ｄ変換器の外部に設けられるものであってもよい。また、図２２に示したＡ／Ｄ変換器のサンプリング回路を他の機器として構成する場合、制御回路１３９をＡ／Ｄ変換器の外部に設けるようにしてもよい。
【０１１７】
なお、上記実施形態１では、制御回路１３９は、クロック信号φ1、φ2、φ1’、φ2’、φ1”を生成し、ジッタ選択部１４２では、これら５種のクロック信号からいずれかの信号を選択する構成としている。そのため、サンプリング回路を、実施形態１−１のようにクロック信号φ1”を用いずに動作させるモードと、実施形態１−２のようにコンテニアス部１３０ａにクロック信号φ1”を供給して動作させるモードと、のいずれかのモードを任意に選択することができる。また、上記実施形態１−１では、クロック信号φ1”を用いていないため、制御回路１３９では、クロック信号φ1、φ2、φ1’、φ2’を生成し、ジッタ選択部１４２では、４種のクロック信号からいずれかの信号を選択する構成としてもよい。
【０１１８】
次に、実施形態２を説明する。
実施形態２は、本発明のサンプリング回路を、Ｄ／Ａ変換器に適用したものである。
実施形態２のサンプリング回路の具体例として、実施形態２−１、及び実施形態２−２について説明する。実施形態２−１は、クロック信号として、ジッタを含まないクロック信号φ11、φ12と、ジッタを含むクロック信号φ11’、φ12’とを用いるサンプリング回路である。実施形態２−２は、上記クロック信号φ11、φ12、φ11’、φ12’に加えて、さらにクロック信号φ11の立ち上がりにのみジッタを加えたクロック信号φ11”も用いたサンプリング回路である。
【０１１９】
まず、実施形態２−１について説明する。図２３は、実施形態２−１のＤ／Ａ変換器を説明するための図である。
図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９-1と、を備えている。
サンプリング回路１６０は、入力されたデジタル信号Ｄinに基づく入力信号（参照信号Ｖref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａと、を含んでいる。
【０１２０】
制御回路１５９-1は、ジッタを含まないクロック信号φ11、φ12、ジッタが加えられたクロック信号φ11’、φ12’を生成し、出力する。ジッタが加えられていないクロック信号φ12はコンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ11’はサンプル・ホールド部１５０ｂに入力される。
サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ11’にしたがってスイッチング動作を行っている。
【０１２１】
コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、ジッタがないクロック信号φ12が出力され、コンテニアス部１５０ａはクロック信号φ12によって動作する。
【０１２２】
コンテニアス部１５０ａは、さらにキャパシタ１５４を含む。このキャパシタ１５４によってＬＰＦが形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。
【０１２３】
図２４は、図２３に示したサンプリング回路１６０と、制御回路１５９-1と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）を説明するための図である。
制御回路１５９-1は、コンテニアス部１５０ａに対しては、ジッタを加えないクロック信号φ12を供給し、デジタル部１５０ｃに対しては、ジッタを加えたクロック信号φ11’を供給し、サンプル・ホールド部１５０ｂに対しては、ジッタを加えたクロック信号φ11’を供給する。
【０１２４】
すなわち、制御回路１５９-1は、ジッタを加えないクロック信号φ11、φ12を生成するクロック信号生成部１６３と、ジッタを加えたクロック信号φ11’、φ12’を生成するジッタ生成部（図２４中にJｉｔｔｅｒ_Ｇｅｎ．と記す）１６１と、クロック信号φ11、φ12、φ11’、φ12’を入力し、ジッタ生成部１６１によって生成されたクロック信号φ11’を選択してサンプル・ホールド部１５０ｂに出力し、クロック信号φ11’を選択してデジタル部１５０ｃに出力し、クロック信号φ12を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図２４中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１６２-1と、を含んでいる。
【０１２５】
なお、ジッタ選択部１６２-1をなくし、ジッタ生成部１６１からクロック信号φ11’をサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに直接出力し、クロック信号生成部１６３からクロック信号φ12をコンテニアス部１５０ａに直接出力してもよい。
このような実施形態２−１によれば、実施形態１−１と同様に、Ｄ／Ａ変換器の信号伝達関数には変調をかけず、ノイズ伝達関数にだけ変調をかけることができる。このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
なお、キャパシタ１５４を介したフィードバック経路はなくしてもよい。
【０１２６】
図２５（ａ）〜（ｄ）は、図２３、図２４で説明したクロック信号φ11、φ11’、φ12、φ12’のタイミングチャートである。
図２５（ａ）は、クロック信号φ11のタイミングチャートを表し、図２５（ｂ）はクロック信号φ11’のタイミングチャートを表し、図２５（ｃ）はクロック信号φ12のタイミングチャートを表し、図２５（ｄ）はクロック信号φ12’のタイミングチャートを表す。
【０１２７】
各クロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間でオンとなり、クロック信号がＬｏｗである区間でオフされるよう駆動される。図２５（ｂ）、（ｄ）に示したように、クロック信号φ11’、φ12’のジッタは、クロック信号φ11、クロック信号φ12の立ち上り及び立ち下りにだけ付加される。なお、クロック信号φ11、φ12、φ11’、φ12’の立ち上がりは、各クロック信号によって動作する回路素子の動作開始時刻確定トリガとなる。また、各クロック信号の立ち下がりは、各クロック信号によって動作する回路素子の動作終了時刻確定トリガとなる。
【０１２８】
なお、クロック信号φ12はクロック信号φ11と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。また、クロック信号φ12’はクロック信号φ11’と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。これらクロック信号は、クロック信号φ11及びこのクロック信号φ11にジッタを付加して生成したクロック信号φ11’と、クロック信号φ12及びこのクロック信号φ12にジッタを付加して生成したクロック信号φ12’とは、同時にＨｉｇｈとなることのない、逆相の、ノンオーバーラップの関係にある。
【０１２９】
図２６は、図２４に示したジッタ選択部１６２-1の具体的な構成を説明するための図である。
図２６に示したように、ジッタ選択部１６２-1は、各々が４つのスイッチを含むスイッチユニット１５０１-1、１５０２-1、１５０３-1を備えている。スイッチユニット１５０１-1は、コンテニアス部１５０ａに出力されるクロック信号を選択する。スイッチユニット１５０２-1はサンプル・ホールド部１５０ｂに出力されるクロック信号、スイッチユニット１５０３-1はデジタル部１５０ｃに出力されるクロック信号を選択する。ジッタ選択部１６２-1によれば、クロック信号φ11、φ11’、φ12、φ12’からクロック信号φ12が選択され、図２４に示したコンテニアス部１５０ａに供給される。また、クロック信号φ1、φ1’、φ2、φ2’からクロック信号φ11’が選択され、図２４に示したサンプル・ホールド部１５０ｂに供給され、クロック信号φ11、φ11’、φ12、φ12’からクロック信号φ11’が選択され、図２４に示したデジタル部１５０ｃに供給される。
【０１３０】
以上説明した実施形態２−１によれば、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
【０１３１】
また、実施形態２−１は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、実施形態２−１によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。
【０１３２】
また、実施形態２−１では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態２−１によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【０１３３】
なお、実施形態２−１は、デジタル部１５０ｃにジッタが加えられたクロック信号φ11’を入力するものに限定されるものではない。デジタル部１５０ｃにジッタを加えないクロック信号φ11を入力するようにしても、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、実施形態２−１においても、クロック信号生成部１６３はＤ／Ａ変換器の外部に設けられるものであってもよい。また、図２３、２４に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９-1を機器の外部に設けるものであってもよい。
【０１３４】
次に、本発明の実施形態２−２のサンプリング回路、このサンプリング回路を使ったＤ／Ａ変換器を説明する。
本発明のサンプリング回路、Ｄ／Ａ変換器の発明者等は、その後、実施形態２−１のサンプリング回路のコンテニアス部における信号のサンプル、ホールド動作においてもＤ／Ａ変換器自身、または、他の電子機器から混入する周期ノイズが折り返されることを発見した。コンテニアス部１５０ａは、動作開始時刻を確定するためのトリガである立ち上がりエッジでは、サンプル・ホールド部１５０ｂによって転送された信号をアナログ信号Ａoutとして出力することを開始し、動作終了時刻を確定するためのトリガである立ち下りエッジでは、動作終了時刻のアナログ信号Ａoutを次の動作開始までサンプル、ホールドする。前記したサンプリング回路同様、動作終了時刻におけるサンプル、ホールド時に周期ノイズが重畳すると、アナログ信号Ａoutにノイズが折り返す。
【０１３５】
本実施形態２−２は、コンテニアス部で混入するノイズをも拡散し、低減するためになされたものである。
本実施形態２−２と上記した実施形態２−１との相違は、コンテニアス部で混入するノイズを拡散するため、コンテニアス部にもジッタを加えたクロック信号を入力させる点である。そして、コンテニアス部に入力させるクロック信号の動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず動作終了時刻を確定するためのトリガであるエッジにジッタを加える。これによりアナログ出力信号Ａoutの信号成分に変調をかけることなく、周期ノイズのみにジッタによる変調をかけることで、混入する周期ノイズと信号成分とを効率的に分離することができる。
【０１３６】
図２７は、本実施形態２−２のＤ／Ａ変換器を説明するための図である。
なお、本実施形態２−２で示した図面に記された構成のうち、上記した実施形態２−１の説明に用いた図面に記された構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【０１３７】
図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９-2と、を備えている。サンプリング回路１６０は、デジタル部（図２７には図示せず）に入力されたデジタル信号Ｄin（図示せず）に基づく入力信号（参照信号をＶref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａoutとして出力するコンテニアス部１５０ａと、を含んでいる。
【０１３８】
コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、前記したクロック信号φ12”が入力され、コンテニアス部１５０ａはクロック信号φ12”によって動作する。また、コンテニアス部１５０ａにおいては、キャパシタ１５４によってＬＰＦ（Low Pass Filter）が形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、本実施形態２−２では、このようなキャパシタ１５４はないものであってもよい。
【０１３９】
サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ11’にしたがってスイッチング動作を行っている。
【０１４０】
制御回路１５９-2は、クロック信号φ11の立ち上がり及び立ち下がりにジッタが加えられたクロック信号φ11’と、クロック信号φ12の立ち上がり及び立ち下がりにジッタが加えられたクロック信号φ12’と、その立ち上がりにはジッタが加えられず、立ち下がりエッジにはジッタが加えられたクロック信号φ12”と、を生成する。クロック信号φ12”は、コンテニアス部１５０ａのスイッチ１５６、１５７に出力され、コンテニアス部１５０ａはクロック信号φ12”によって動作する。また、クロック信号φ11’はサンプル・ホールド部１５０ｂのスイッチ１５１、１５３に入力される。
【０１４１】
図２８は、図２７に示したサンプリング回路１６０と、制御回路１５９-2と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）を説明するための機能ブロック図である。
制御回路１５９-2は、ジッタを加えないクロック信号φ11、φ12を生成するクロック信号生成部１６３と、クロック信号φ11、φ12にジッタを加えたクロック信号φ11’、φ12’、動作開始時刻を確定するためのトリガである立ち上がりエッジにはジッタが加えられず動作終了時刻を確定するためのトリガである立下りエッジにはジッタが加えられたクロック信号φ12”を生成するジッタ生成部（図２８中にＪｉｔｔｅｒ_Ｇｅｎ．と記す）１６１と、クロック信号φ11、φ12、φ11’、φ12’、φ12”を入力し、ジッタ生成部１６１によって生成されたクロック信号φ11’を選択してサンプル・ホールド部１５０ｂ及びデジタル部１５０ｃに出力し、クロック信号φ12”を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図２８中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１６２-2と、を含んでいる。一例として、クロック信号φ12とクロック信号φ12’とをＯＲ回路に入力することにより、信号の立ち下りにのみジッタが表れるクロック信号φ12”が生成される。
【０１４２】
なお、クロック信号φ12はクロック信号φ11と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。また、クロック信号φ12’はクロック信号φ11’と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。これらクロック信号は、クロック信号φ11及びこのクロック信号φ11にジッタを付加して生成したクロック信号φ11’と、クロック信号φ12及びこのクロック信号φ12にジッタを付加して生成したクロック信号φ12’、φ12”とは、同時にＨｉｇｈとなることのない、逆相の、ノンオーバーラップの関係にある。
【０１４３】
このような本実施形態２−２によれば、コンテニアス部１５０ａのサンプル、ホールド動作における信号成分はＤＣ成分であるため、動作クロック信号に加えられたジッタにより信号成分は変調がかからない。
一方、Ｄ／Ａ変換器自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロック信号に加えられたジッタによりノイズ成分に変調がかかり、ノイズ拡散効果が得られる。
【０１４４】
換言すれば、本実施形態２−２は、ＳＴＦには変化せず、ＮＴＦのみにジッタによる変調をかけることができ、アナログ出力信号に混入される周期ノイズを信号成分と効率的に分離することができる。このため、本実施形態２−２は、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、このノイズのスペクトルのピークを低減することができる。
【０１４５】
図２９（ａ）〜（ｅ）は、図２７、図２８で説明したクロック信号φ11、φ11’、φ12、φ12’、φ12”のタイミングチャートを表した図である。
図２９（ａ）はクロック信号φ11のタイミングチャートを表し、図２９（ｂ）はクロック信号φ11’のタイミングチャートを表し、図２９（ｃ）はクロック信号φ12のタイミングチャートを表し、図２９（ｄ）はクロック信号φ12’のタイミングチャートを表し、図２９（ｅ）はクロック信号φ12”のタイミングチャートを表す。
【０１４６】
各クロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間にスイッチがオンとなり、クロック信号がＬｏｗである区間にオフするように駆動される。
図２９（ａ）〜（ｅ）より明らかなように、クロック信号φ11’、φ12’は、いずれもクロック信号の立ち上り及び立ち下りにジッタが付加されている。しかし、クロック信号φ12”には、クロック信号の立ち下りにのみジッタが付加されている。
【０１４７】
コンテニアス部１５０ａでは、サンプル・ホールド部１５０ｂによって転送された信号をアナログ信号Ａoutとして出力する動作の開始時刻の揺らぎは信号成分に周波数変調を起こすが、本実施形態２−２は、このようなクロック信号φ12”によってコンテニアス部１５０ａのスイッチ１５６、１５７を動作させることにより、サンプル・ホールド部１５０ｂによって転送された信号をアナログ信号Ａoutとして出力する動作の開始にはジッタの影響を与えることがない。このため、クロック信号φ12”は、アナログ出力信号Ａoutの信号成分に変調をかけることがない。また、φ12”は、その動作終了が確定するタイミングがジッタによって拡散されるので、混入する周期ノイズをジッタによって拡散することができる。
【０１４８】
図３０は、図２８に示したジッタ選択部１６２-2の具体的な構成を説明するための図である。
図３０に示したように、ジッタ選択部１６２-2は、各々が５つのスイッチを含むスイッチユニット１５０１-2、１５０２-2、１５０３-2と、を備えている。スイッチユニット１５０１-2はコンテニアス部１５０ａに出力されるクロック信号を選択する。スイッチユニット１５０２-2はサンプル・ホールド部１５０ｂに出力されるクロック信号を選択する。スイッチユニット１５０３-2はデジタル部１５０ｃに出力されるクロック信号を選択する。
ジッタ選択部１６２-2によれば、クロック信号φ11’が選択され、図２８に示したサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに供給される。そして、クロック信号φ12”が図２８に示したコンテニアス部１５０ａに供給される。
【０１４９】
以上説明した本実施形態２−２は、先に説明した実施形態２−１のサンプリング回路、Ｄ／Ａ変換器と同様に、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
【０１５０】
また、本実施形態２−２は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、本実施形態２−２は、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。
【０１５１】
また、本実施形態２−２では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、本実施形態によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【０１５２】
さらに、本実施形態２−２は、上記効果に加えて、コンテニアス部１５０ａにもジッタを付加したクロック信号φ12”を入力しているので、コンテニアス部１５０ａにおけるサンプル・ホールド動作によって生じる周期ノイズを拡散させ、そのピークを低くすることができる。また、本実施形態は、クロック信号φ12”の立ち上りにジッタを加えないことにより、アナログ出力信号Ａoutにノイズが重畳されることを防ぐことができる。
【０１５３】
なお、本実施形態２−２は、ジッタが加えられたクロック信号φ11’をデジタル部１５０ｃに入力するものに限定されるものではない。すなわち、ジッタを加えないクロック信号φ11をデジタル部１５０ｃに入力するようにしても、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、クロック信号生成部１６３は、Ｄ／Ａ変換器の外部に設けられるものであってもよい。また、図２７、図２８に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９-2をＤ／Ａ変換器の外部に設けるようにしてもよい。
【０１５４】
また、上記実施形態２−２は、クロック信号φ11、φ12、φ11’、φ12’と、クロック信号φ11の立ち上がりにのみジッタを加えたクロック信号φ11”とを用いたサンプリング回路であるため、実施形態２−２のサンプリング回路において、クロック信号φ11、φ12、φ11’、φ12’のみを用い、その出力先を切り替えることによって、上記実施形態２−１のサンプリング回路を実現することができる。したがって、実施形態２−２におけるサンプリング回路を、実施形態２−１のようにクロック信号φ1”を用いずに動作させるモードと、実施形態２−２のようにクロック信号φ1”も用いて動作させるモードと、のいずれかのモードを任意に選択できるように構成することも可能である。
【０１５５】
次に、本発明の実施形態３を説明する。
実施形態３は、実施形態１で説明したＡ／Ｄ変換器と、実施形態２で説明したＤ／Ａ変換器とを混載した、コーデック（ＣＯＤＥＣ）である。
まず、実施形態３−１にかかるＣＯＤＥＣを説明する。
図３１は、実施形態３−１のＣＯＤＥＣを説明するための図である。
図３１において、実施形態１−１、実施形態２−１で先に説明した構成と同様の符号には同様の符号を付し、その説明を略すものとする。
【０１５６】
このように、Ａ／Ｄ変換器とＤ／Ａ変換器とを混載すると、Ａ／Ｄ変換器、Ｄ／Ａ変換器が近接して配置されることになり、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生するノイズが、互いに他方に影響を及ぼす。
しかし、実施形態３−１のＣＯＤＥＣによれば、Ａ／Ｄ変換器、Ｄ／Ａ変換器のいずれもが、サンプル・ホールド部を、ジッタを加えたクロック信号で動作させることにより、アナログ部の突入電流起因の周期ノイズを効果的に拡散することができ、支配的な輻射ノイズの発生そのものを抑制することができる。
【０１５７】
また、実施形態３−１のＣＯＤＥＣによれば、Ａ／Ｄ変換器、Ｄ／Ａ変換器のいずれもが、サンプル・ホールド部を、ジッタを加えたクロック信号で動作させることにより、ＳＴＦには変調をかけず、ＮＴＦにのみ変調をかけることにより、Ａ／Ｄ変換器、Ｄ／Ａ変換器それぞれ自身が発生する輻射ノイズの自身への影響を抑制することができ、さらに、Ｄ／Ａ変換器、Ａ／Ｄ変換器が発生する輻射ノイズの他者からの影響を抑制することができる。よって、輻射ノイズの発生の抑制と、輻射ノイズへの耐性強化と、による相乗的なノイズ抑制効果が期待できる。
【０１５８】
このため、ＣＯＤＥＣにおいて、ノイズを考慮することなく、Ａ／Ｄ変換器とＤ／Ａ変換器とを十分に近接して配置することができる。このような実施形態３−１は、小型のＣＯＤＥＣを構成するのに有利である。
また、実施形態３−１では、ＣＯＤＥＣ周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態３−１によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【０１５９】
図３２（ａ）、（ｂ）は、実施形態３−１の効果を説明するための図である。
なお、図３２（ｂ）は、サンプル・ホールド部とともに、デジタル部にもジッタを加えたクロック信号を入力した例である。
図３２（ａ）は従来技術のＣＯＤＥＣの特性を説明するための図である。
また、図３２（ｂ）は、実施形態３−１のＣＯＤＥＣの特性を説明するための図である。
【０１６０】
図３２（ａ）、（ｂ）の縦軸ＴＨＤ＋Ｎは、ＣＯＤＥＣの出力信号のディストーション（２０Ｈｚ〜２０ｋＨｚにおける出力信号のシグナル部分とノイズの割合）を示している。また、図３２（ａ）、（ｂ）の横軸は、Ａ／Ｄ変換器のサンプリング周波数（サンプリング動作の周波数）とＤ／Ａ変換器のサンプリング周波数との周波数差を示している。
【０１６１】
図３２（ａ）、（ｂ）を比較すると明らかなように、実施形態３−１のＣＯＤＥＣは、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が等しい（横軸の動作周波数差０）場合であっても、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合であっても、従来技術よりも出力信号のディストーションが小さい。このような実施形態３−１は、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるサンプリングクロックで動作する非同期型のＣＯＤＥＣにおいても、同一のサンプリングクロックで動作する同期型のＣＯＤＥＣにおいても、出力信号のディストーションを従来技術よりも低減することができる。
【０１６２】
また、実施形態３−１では、動作クロックに加えるジッタの周波数を４８ｋＨｚ〜３８４ｋＨｚとした。４８ｋＨｚ〜３８４ｋＨｚのジッタの周波数のいずれにおいても、実施形態３−１は、図３２（ｂ）に示した結果と同様に、出力信号のディストーションを従来技術よりも低減することができた。
なお、図３１では、実施形態１−１で説明したＡ／Ｄ変換器と実施形態２−１で説明したＤ／Ａ変換器とを混載したコーデックを構成した場合について説明したが、コンテニアス部へもジッタを付加したクロック信号を供給するようにした、実施形態１−２で説明したＡ／Ｄ変換器及び実施形態２−２で説明したＤ／Ａ変換器とを混載したコーデックを構成することも可能である。
【０１６３】
次に、実施形態３−２にかかるＣＯＤＥＣを説明する。
図３３は、実施形態３−２のＣＯＤＥＣを説明するための図である。
この実施形態３−２は、実施形態１−１で説明したＡ／Ｄ変換器と、実施形態２−１で説明したＤ／Ａ変換器とを混載した、コーデック（ＣＯＤＥＣ）において、ジッタ選択部１４２、１６２-1がない構成となっている。この形態であっても、実施形態３−１のＣＯＤＥＣと同様の効果が得られる。
【０１６４】
なお、本発明のサンプリング回路は、以上説明したように、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣとして構成されるものに限定されるものではなく、例えば、チャージポンプ等に利用することができる。
また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、各請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【０１６５】
本発明は、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣの他、Ｄ／Ａ変換、Ａ／Ｄ変換の機能を持った電子機器全般に利用することができる。
【符号の説明】
【０１６６】
１０１-1、１０１-2、１０２-1、１０２-2、１３１、１３３、１３５、１５１、１５３、１５６、１５７  スイッチ
１１１-1、１１１-2、１１２、１１３、１３２、１５２、１５４、１６１  キャパシタ
１２１-1、１２１-2、１３４、１５５  演算増幅器
１３０ａ、１５０ａ  コンテニアス部
１３０ｂ、１５０ｂ  サンプル・ホールド部
１３０ｃ、１５０ｃ  デジタル部
１３８、１５８  フィードバック経路
１３９、１５９-1、１５９-2  制御回路
１４０、１６０  サンプリング回路
１４１、１６１  ジッタ生成部
１４２、１６２-1、１６２-2  ジッタ選択部
１４３、１６３  クロック信号生成部
【要約】
コンテニアス部（１３０ａ）と、コンテニアス部（１３０ａ）によって入力されたアナログ信号に基づく入力信号を間欠的にサンプリングし、サンプリングされた信号を保持、転送するサンプル・ホールド部（１３０ｂ）と、サンプル・ホールド部（１３０ｂ）によって転送された信号を、デジタル信号として出力するデジタル部（１３０ｃ）と、を含むサンプリング回路（１４０）と、コンテニアス部（１３０ａ）に対しては、ジッタを加えないクロック信号（φ1）を供給し、サンプル・ホールド部（１３０ｂ）に対しては、ジッタを加えたクロック信号（φ2’）を供給する制御回路（１３９）と、によってＡ／Ｄ変換器を構成する。【図１】
0005395983.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005395983.tif 000009
【図９】
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【図１０】
0005395983.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0005395983.tif 000016
【図１６】
0005395983.tif 000017
【図１７】
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【図１８】
0005395983.tif 000019
【図１９】
0005395983.tif 000020
【図２０】
0005395983.tif 000021
【図２１】
0005395983.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
0005395983.tif 000026
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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