(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層を、その表面から掘り下げて形成された第１トレンチおよび前記第１トレンチよりも幅狭の第２トレンチと、
前記第１トレンチおよび前記第２トレンチのそれぞれの内面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１トレンチに埋設された、シリコンからなる第１ゲート電極と、
前記ゲート絶縁膜を介して前記第２トレンチに埋設された、シリコンからなる第２ゲート電極と、
前記第１ゲート電極に電気的に接続され、かつ前記第２ゲート電極には接続されていないゲート配線とを備え、
前記第１ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する第１高導電率部分と、その第１高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する第１低導電率部分とを有し、
前記第２ゲート電極は、前記第１トレンチに占める前記第１高導電率部分の割合よりも大きい割合で、前記ゲート絶縁膜上を覆うように前記第１高導電率部分と同一材料で形成された第２高導電率部分を含む、半導体装置。
【請求項２】
前記第１高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、
前記第１低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなる、請求項１記載の半導体装置。
【請求項３】
前記第１高導電率部分は、その不純物濃度が前記第１トレンチの深さ方向において均一である、請求項２記載の半導体装置。
【請求項４】
前記第２高導電率部分は、前記第２トレンチ内を埋め尽くすように形成されており、
前記第２ゲート電極は、前記第２高導電率部分からなる、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２高導電率部分は、その内側に領域が形成されるように形成されており、
前記第２ゲート電極は、前記第２高導電率部分の内側に埋め込まれた前記第２高導電率部分よりも低い導電率を有する第２低導電率部分をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、
前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第１トレンチ内に空間が残り、かつ、前記第２トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、
前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、
エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第１トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第２トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
【請求項７】
半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、
前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内にそれぞれ空間が残るような厚さの第１ノンドープポリシリコン層を形成する工程と、
前記第１ノンドープポリシリコン層に不純物を注入し、前記第１ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、
前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内の各空間を埋め尽くすような厚さの第２ノンドープポリシリコン層を形成する工程と、
エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を除去し、前記第１トレンチおよび前記第２トレンチ内に、前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００３】
この半導体装置１０１は、Ｎ＋型（高濃度Ｎ型）基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型（低濃度Ｎ型）エピタキシャル層１０３が積層されている。Ｎ−型エピタキシャル層１０３の基層部は、Ｎ−型領域１０４とされ、Ｎ−型エピタキシャル層１０３の表層部には、Ｐ−型ボディ領域１０５がＮ−型領域１０４と上下に隣接して形成されている。
【０００４】
Ｎ−型エピタキシャル層１０３には、第１トレンチ１０６およびこの第１トレンチ１０６よりも幅狭の第２トレンチ１０７がその表面から掘り下げて形成されている。
第１トレンチ１０６は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。第１トレンチ１０６内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０８が形成されている。そして、ゲート絶縁膜１０８の内側には、Ｎ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極１０９が埋設されている。
【０００５】
第２トレンチ１０７は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。第２トレンチ１０７内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１１０が形成されている。そして、ゲート絶縁膜１１０の内側には、ドープドポリシリコンからなるゲート電極１１１が埋設されている。
Ｐ−型ボディ領域１０５の表層部には、Ｎ＋型ソース領域１１２が形成されている。また、Ｐ−型ボディ領域１０５の表層部には、Ｐ＋型のボディコンタクト領域１１３がＮ＋型ソース領域１１２を貫通して形成されている。
【０００６】
Ｎ＋型基板の裏面には、ドレイン電極１１４が形成されている。
図示しないが、Ｎ−型エピタキシャル層１０３上には、層間絶縁膜が積層される。層間絶縁膜上には、たとえばＡＬ（アルミニウム）合金配線からなるゲート配線が形成される。層間絶縁膜には、ゲート配線と相対的に幅広のゲート電極１０９とが対向する部分に、コンタクト孔が貫通して形成されており、このコンタクト孔を介して、ゲート電極１０９とゲート配線とがコンタクト（電気接続）される。一方、相対的に幅狭のゲート電極１１１とゲート配線とはコンタクトされていない。すなわち、ゲート配線とコンタクトされるゲート電極１０９は、ゲート配線とコンタクトされないゲート電極１１１よりも幅広に形成されている。
【０００７】
ゲート電極１０９，１１１を形成する手段として、第１トレンチおよび第２トレンチ１０７をノンドープドポリシリコン（不純物がドーピングされていないポリシリコン）で埋め尽くし、このノンドープドポリシリコンに不純物を注入する手法がある。具体的に、この手法では、第１トレンチ１０６および第２トレンチ１０７の内面を含むＮ−型エピタキシャル層１０３の表面に酸化膜が形成され、この酸化膜上に、ノンドープポリシリコンの堆積層が、第１トレンチ１０６を埋め尽くすような厚さに形成される。その後、ノンドープポリシリコンの堆積層の表層部に不純物が注入される。この不純物の注入および熱処理により、ノンドープポリシリコンの堆積層がドープドポリシリコンの堆積層に変化する。その後、エッチバックにより、ドープドポリシリコンの堆積層における第１トレンチ１０６および第２トレンチ１０７外の部分が除去されて、各トレンチ１０６，１０７内に、ドープドポリシリコンからなるゲート電極１０９，１１１が形成される。
【０００８】
ところが、ノンドープポリシリコンの堆積層の表面側から不純物が注入されるので、各ゲート電極１０９，１１１の不純物濃度に、ゲート電極１０９，１１１の深い位置ほど低くなるような勾配が生じる。このため、ゲート電極１０９，１１１の底部における導電率が低く、ゲート電極１０９，１１１の抵抗が比較的大きいという問題がある。
この問題を回避するため、不純物の注入時間を、ゲート電極１０９，１１１の底部まで不純物が十分に注入される時間に設定することも考えられるが、その場合、不純物の注入に非常に長い時間を要してしまう。
【０００９】
一方、ゲート電極１０９，１１１を形成する別の手法として、ゲート電極１０９、１０１の導電率を高めるために、Ｎ−型エピタキシャル層１０３の表面に形成された酸化膜上に、不純物をドーピングしながらポリシリコンを堆積させることにより、第１トレンチ１０６を埋め尽くすような厚さのドープドポリシリコンの堆積層を形成し、その後、エッチバックによって、ドープドポリシリコンの堆積層における第１トレンチ１０６および第２トレンチ１０７外に存在する部分を除去する手法がある。
【００１０】
ところが、この手法では、第２トレンチ１０７に対して、第１トレンチ１０６のトレンチ幅が広いため、シリコンの埋め込み性が悪くなる。このために、幅広の第１トレンチ１０６の上方において、ドープドポリシリコンの堆積層の表面に凹みが形成される。この凹みは、ドープドポリシリコンの堆積層のエッチバックにより大きくなる。その結果、図５に示すように、幅広のゲート電極１０９の表面に大きな凹みが形成される。また、ゲート電極１０９の形成後に酸化・ふっ酸処理の繰り返しによる表面洗浄が行われると、ゲート電極１０９の表面の凹みはさらに大きくなる。
【００１１】
ドープドポリシリコンの堆積層のエッチバック時や表面洗浄時に、凹みが大きくなり、酸化工程において凹部が酸化されることによるストレスがゲート電極１０９に加わり、ゲート電極１０９に結晶欠陥が生じるおそれがある。ゲート電極の結晶欠陥は、ソース・ドレイン耐圧の低下の原因となる。
また、ゲート電極１０９の表面に大きな凹みが形成されていると、Ｎ−型エピタキシャル層１０３に積層される層間絶縁膜の表面からゲート電極１０９の表面までの距離が大きくなるので、Ｎ−型エピタキシャル層１０３の表面を基準にコンタクト孔を形成するためのエッチング時間を設定すると、コンタクト孔が層間絶縁膜を貫通せず、ゲート電極１０９とゲート配線とのコンタクト不良を生じるおそれがある。一方、ゲート電極１０９の表面を基準にコンタクト孔を形成するための時間を設定すると、そのコンタクト孔とともに、Ｎ＋型ソース領域１１２およびボディコンタクト領域１１３とのコンタクトのためのコンタクト孔が形成される場合に、Ｎ−型エピタキシャル層１０３（Ｎ＋型ソース領域１１２およびボディコンタクト領域１１３）が掘れ下がり、いわゆるジャンクションリークを生じるおそれがある。
【００１２】
また、ゲート電極１０９の表面に凹みが生じないように、ドープドポリシリコンの堆積層の表面をＣＭＰ技術により平坦化することも考えられるが、この場合、製造工程が増えるために加工コストが上昇してしまう。
【特許文献１】特開２００１−３６０７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、この発明の目的は、ゲート電極の低抵抗化を図ることができるとともに、ゲート電極の表面に大きな凹みが形成されるのを防止することができる構造の半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層を、その表面から掘り下げて形成された第１トレンチおよび前記第１トレンチよりも幅狭の第２トレンチと、前記第１トレンチおよび前記第２トレンチのそれぞれの内面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋設された、シリコンからなる第１ゲート電極と、前記ゲート絶縁膜を介して前記第２トレンチに埋設された、シリコンからなる第２ゲート電極と、前記第１ゲート電極に電気的に接続され、かつ前記第２ゲート電極には接続されていないゲート配線とを備え、前記第１ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する第１高導電率部分と、その第１高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する第１低導電率部分とを有し、前記第２ゲート電極は、前記第１トレンチに占める前記第１高導電率部分の割合よりも大きい割合で、前記ゲート絶縁膜上を覆うように前記第１高導電率部分と同一材料で形成された第２高導電率部分を含む、半導体装置である。
【００１５】
請求項１記載の構成によれば、第１ゲート電極は、ゲート絶縁膜を覆う第１高導電率部分を有している。そのため、第１ゲート電極は、第１トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、第１ゲート電極の低抵抗化を図ることができる。
また、第１ゲート電極は、第１高導電率部分の内側に、第１高導電率部分よりも導電率の低い第１低導電率部分を有している。このような第１ゲート電極は、たとえば、ゲート絶縁膜上に第１高導電率部分を形成した後、第１低導電率部分の材料を第１トレンチを埋め尽くす厚さに堆積させ、その堆積層をエッチバックすることにより形成することができる。よって、第１低導電率部分の材料としてノンドープポリシリコンのような不純物濃度の低い材料を用いれば、第１低導電率部分の表面に大きな凹みが形成されることを防止することができる。その結果、第１ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
また、第２ゲート電極は、第１ゲート電極の第１高導電率部分と同一の導電率を有する第２高導電率部分を有している。そのため、第２ゲート電極においても、第２トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、第２ゲート電極の低抵抗化を図ることができる。
【００１６】
請求項２に記載のように、前記第１高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、前記第１低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなることが好ましい。この場合、前述したように、第１ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
また、請求項３に記載のように、前記第１高導電率部分は、その不純物濃度が前記第１トレンチの深さ方向において均一であることが好ましい。この場合、第１ゲート電極は、第１トレンチ深さ方向の全域で均一な高導電性を発揮することができる。その結果、第１ゲート電極の低抵抗化を図ることができ、良好なトランジスタ性能を発揮させることができる。
請求項４に記載の発明は、前記第２高導電率部分は、前記第２トレンチ内を埋め尽くすように形成されており、前記第２ゲート電極は、前記第２高導電率部分からなる、請求項１〜３のいずれか一項に記載の半導体装置である。
請求項５に記載の発明は、前記第２高導電率部分は、その内側に領域が形成されるように形成されており、前記第２ゲート電極は、前記第２高導電率部分の内側に埋め込まれた前記第２高導電率部分よりも低い導電率を有する第２低導電率部分をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
である。
【００１７】
請求項６記載の発明は、半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第１トレンチ内に空間が残り、かつ、前記第２トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第１トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第２トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法である。
【００１８】
この製造方法によれば、第１トレンチ内に空間が残る厚さのドープドポリシリコン層が形成され、そのドープドポリシリコン層上に、第１トレンチ内の空間を埋め尽くす厚さのノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層およびノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチの中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
【００１９】
その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
【００２０】
こうして形成される第１トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分と低導電率部分とを有している。そのため、第２トレンチよりもトレンチ自身の導電性は低くなるが、コンタクトをとってゲート配線と接続しているので影響がなく、全域で高い導電性を発揮することができる。
また、第２トレンチ内に埋設されるゲート電極は、第２トレンチ内に不純物濃度が均一なドープドポリシリコン層を埋め尽くすことにより形成されているため、その不純物濃度が第２トレンチの深さ方向において均一になる。
【００２１】
その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
請求項７記載の発明は、半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内にそれぞれ空間が残るような厚さの第１ノンドープポリシリコン層を形成する工程と、前記第１ノンドープポリシリコン層に不純物を注入し、前記第１ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内の各空間を埋め尽くすような厚さの第２ノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を除去し、前記第１トレンチおよび前記第２トレンチ内に、前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法である。
【００２２】
この製造方法によれば、第１トレンチおよび第２トレンチ内に空間が残る厚さの第１ノンドープポリシリコン層が形成され、その第１ノンドープポリシリコン層に不純物が注入されることにより、第１トレンチおよび第２トレンチ内にドープドポリシリコン層が形成される。そして、そのドープドポリシリコン層上に、第１トレンチおよび第２トレンチ内の空間を埋め尽くす厚さの第２ノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層および第２ノンドープポリシリコン層がエッチバックされる。
【００２３】
ノンドープポリシリコンは、トレンチ中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、第２ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
【００２４】
その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
【００２５】
こうして形成される第１トレンチおよび第２トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第１トレンチ内のゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。また、第２トレンチ内のゲート電極も、トレンチの深さ方向の全域で高い導電性を発揮することができる。
【００２６】
その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１０１６／ｃｍ３）にドーピングされたシリコンからなる、半導体層としてのＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型領域４をなしている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ−型のボディ領域５がＮ−型領域４に接して形成されている。
【００２８】
エピタキシャル層３には、相対的に幅Ｗａ（たとえば、０．８μｍ）が広い第１トレンチ６と、相対的に幅Ｗｂ（たとえば、０．３μｍ）が狭い第２トレンチ７とが形成されている。各トレンチ６，７のトレンチ深さは、たとえば１．０μｍに設定されている。
第１トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。第１トレンチ６内には、その内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜８が形成されている。そして、第１トレンチ６内には、ゲート絶縁膜８の内側に第１ゲート電極９が埋設されている。第１ゲート電極９は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）にドーピングされたドープドポリシリコンからなる高濃度部分（高導電率部分）９Ａと、高濃度部分９ＡのＮ型不純物濃度よりも低いＮ型不純物濃度（たとえば、１０１７／ｃｍ３）のドープドポリシリコンからなる低濃度部分（低濃度部分）９Ｂとを備えている。高濃度部分９Ａは、ゲート絶縁膜８上に形成された薄膜状のものであり、その厚みＴ１がたとえば０．２μｍに設定されている。低濃度部分９Ｂは、高濃度部分９Ａの内側の領域に形成されている。高濃度部分９Ａおよび低濃度部分９ＢにドーピングされているＮ型不純物としては、たとえば、Ｐ（リン）やＡｓ（ヒ素）を例示することができる。
【００２９】
第２トレンチ７は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。第２トレンチ７内には、その内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜１０が形成されている。そして、第２トレンチ７内には、ゲート絶縁膜１０の内側に第２ゲート電極１１が埋設されている。第２ゲート電極１１は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）にドーピングされたポリシリコンからなる。第２ゲート電極１１にドーピングされているＮ型不純物としては、たとえば、Ｐ（リン）やＡｓ（ヒ素）を例示することができる。
【００３０】
また、エピタキシャル層３の表層部には、各トレンチ６，７に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０２０／ｃｍ３）を有するＮ＋型のソース領域１２が形成されている。ソース領域１２は、各トレンチ６，７に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域１２の中央部には、Ｐ＋型のボディコンタクト領域１３がソース領域１２を貫通して形成されている。
【００３１】
エピタキシャル層３上には、層間絶縁膜１４が積層されている。層間絶縁膜１４上には、たとえばＡＬ（アルミニウム）配線からなるゲート配線１５が形成されている。ゲート配線１５は、層間絶縁膜１４を上下方向に貫通して形成されたコンタクト孔１６を介して、第１ゲート電極９にコンタクトされている。ソース領域１２およびボディコンタクト領域１３には、層間絶縁膜１４に形成されたコンタクト孔（図示せず）を介して、ソース配線１７が電気的に接続されている。ソース配線１７は、接地されている。なお、ゲート配線１５は、第２ゲート電極１１にコンタクトされていない。
【００３２】
Ｎ＋型基板２の裏面には、ドレイン電極１８が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、各ゲート電極９，１１の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域１２とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜図２Ｉは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
【００３３】
まず、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、図２Ａに示すように、エピタキシャル層３に第１トレンチ６および第２トレンチ７が形成される。
その後、図２Ｂに示すように、熱酸化処理によって、エピタキシャル層３の表面および第１トレンチ６および第２トレンチ７の内面に、ＳｉＯ２からなる酸化膜２０が形成される。
【００３４】
次いで、図２Ｃに示すように、ＣＶＤ法により、酸化膜２０上に、Ｎ型不純物が高濃度にドーピングされたドープドポリシリコンの堆積層であるドープドポリシリコン層２１が形成される。このドープドポリシリコン層２１は、第２トレンチ７内を埋め尽くすが、第１トレンチ６内を埋め尽くさず、その第１トレンチ６内には空間２２が残る。ドープドポリシリコン層２１は、第１トレンチ６および第２トレンチ７外における酸化膜２０上にも形成される。
【００３５】
次いで、図２Ｄに示すように、ＣＶＤ法により、ドープドポリシリコン層２１上に、ノンドープポリシリコンの堆積層であるノンドープポリシリコン層２３が形成される。ノンドープポリシリコン層２３は、第１トレンチ６内の空間２２を埋め尽くし、第１トレンチ６および第２トレンチ７外におけるドープドポリシリコン層２１上にも形成される。ノンドープポリシリコンは、トレンチ６，７の中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチ６の上方においても、ノンドープポリシリコン層２３の表面に凹みは生じない。
【００３６】
その後、エッチバックによって、ドープドポリシリコン層２１およびノンドープポリシリコン層２３における第１トレンチ６および第２トレンチ７外に存在する部分が除去される。ドープドポリシリコン層２１およびノンドープポリシリコン層２３は、図２Ｅに示すように、その表面が、エピタキシャル層３の表面とほぼ面一になるまでエッチバックされる。これにより、第１トレンチ６内に、ゲート絶縁膜８の内面上に形成される薄膜状のドープドポリシリコン部分２５と、ドープドポリシリコン部分２５の内側に形成されるノンドープポリシリコン部分２６とが得られる。また、第２トレンチ７内には、ドープドポリシリコン部分３０が形成される。エッチバック後のドープドポリシリコン部分２５，３０およびノンドープポリシリコン部分２６の表面にも凹みは生じない。
【００３７】
次いで、図２Ｆに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２０が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、熱酸化処理により、エピタキシャル層３、ドープドポリシリコン部分３０およびノンドープポリシリコン部分２６の表面に、犠牲酸化膜が形成される。その後、エッチングにより、エピタキシャル層３、ドープドポリシリコン部分２５，３０およびノンドープポリシリコン部分２６の表面に形成された犠牲酸化膜が除去されることにより、エピタキシャル層３の表面が洗浄される。
【００３８】
その後、図２Ｇに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分を覆うパターンのマスク２８が形成される。そして、マスク２８の開口を介して、エピタキシャル層３の表層部、ドープドポリシリコン部分２５，３０およびノンドープポリシリコン部分２６に、Ｎ型不純物のイオンが注入される。イオン注入後、マスク２８は除去される。
【００３９】
さらに、図２Ｈに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分と対向する部分に開口を有するマスク２９が形成される。そして、マスク２９の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２９は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｉに示すように、エピタキシャル層３の表層部に、ソース領域１２およびボディコンタクト領域１３が形成される。また、ノンドープポリシリコン部分２６に注入されたＮ型不純物のイオンが活性化され、図２Ｉに示すように、ノンドープポリシリコン部分２６がドープドポリシリコンに変化し、低濃度部分９Ｂとなる。これにより、第１トレンチ６内に、高濃度部分９Ａおよび低濃度部分９Ｂからなる第１ゲート電極９が得られる。また、第２トレンチ７内に、高濃度部分からなる第２ゲート電極１１が得られる。
【００４０】
以上の工程を経た後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１４が形成される。そして、エッチングにより、層間絶縁膜１４にコンタクト孔１６などが形成された後、ゲート配線１５、ソース配線１７およびドレイン電極１８が形成されることにより、図１に示す半導体装置１が得られる。
この実施形態によれば、第１ゲート電極９は、コンタクトを介してゲート配線１５に裏打ちされているので低抵抗であり、高い導電性を発揮する。そのため、第１ゲート電極９は、第１トレンチ６の深さ方向の全域で高い導電性を発揮することができる。
【００４１】
また、第２ゲート電極１１は、第２トレンチ７内に不純物濃度が均一なドープドポリシリコン層２１を埋め尽くすことにより形成されているため、その不純物濃度が第２トレンチ７の深さ方向において均一になる。
その結果、第１ゲート電極９および第２ゲート電極１１の低抵抗化を図ることができる。
【００４２】
また、第１トレンチ６内に空間２２が残る厚さのドープドポリシリコン層２１が形成され、そのドープドポリシリコン層２２上に、第１トレンチ６内の空間２２を埋め尽くす厚さのノンドープポリシリコン層２３が形成された後に、そのドープドポリシリコン層２１およびノンドープポリシリコン層２３がエッチバックされる。
ノンドープポリシリコンは、トレンチ６，７の中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチ６の上方においても、ノンドープポリシリコン層２３の表面に凹みが生じない。したがって、エッチバック後の第１ゲート電極９の表面には、凹みが生じない。
【００４３】
その結果、第１ゲート電極９の表面に、大きな凹みが形成されるのを防止することができる。これにより、第１ゲート電極９に結晶欠陥が生じるのを防止することができる。また、第１ゲート電極９の表面をほぼ平坦に形成することができるので、第１ゲート電極９とゲート配線１５とのコンタクト不良の発生を防止することができるとともに、エピタキシャル層３が掘り下がることによるジャンクションリークの発生を防止することができる。
【００４４】
図３は、本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。
図３では、図１に示す実施形態における各部に相当する部分には、それら各部と同一の参照符号が付されている。また、以下では、その同一の参照符号を付した各部についての詳細な説明を省略する。
この実施形態にかかる半導体装置５１には、図１に示す第１ゲート電極９に代えて、第１ゲート電極５９が採用されている。また、図１に示す第２ゲート電極１１に代えて、第２ゲート電極６１が採用されている。
【００４５】
第１ゲート電極５９は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）のドープドポリシリコン高濃度部分（高導電率部分）５９Ａと、Ｎ型不純物が高濃度部分９ＡのＮ型不純物濃度よりも低い濃度（たとえば、１０１７／ｃｍ３）のドープドポリシリコンからなる低濃度部分（低濃度部分）５９Ｂとを備えている。高濃度部分９Ａは、ゲート絶縁膜８上に形成された薄膜状のものであり、その厚みＴ２がたとえば０．１μｍに設定されている。低濃度部分５９Ｂは、高濃度部分５９Ａの内側の領域に形成されている。
【００４６】
第２ゲート電極６１は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）のドープドポリシリコン高濃度部分（高導電率部分）６１Ａと、Ｎ型不純物が高濃度部分９ＡのＮ型不純物濃度よりも低い濃度（たとえば、１０１７／ｃｍ３）のドープドポリシリコンからなる低濃度部分（低濃度部分）６１Ｂとを備えている。高濃度部分６１Ａは、ゲート絶縁膜１０上に形成された薄膜状のものであり、その厚みが、第１ゲート電極５９の高濃度部分５９Ａと同じ厚みＴ２に設定されている。低濃度部分６１Ｂは、高濃度部分６１Ａの内側の領域に形成されている。
【００４７】
図４Ａ〜図４Ｉは、半導体装置５１の製造方法を工程順に示す模式的な断面図である。
まず、Ｎ＋型基板２上に形成されたエピタキシャル層３に、フォトリソグラフィ技術およびエッチング技術により、第１トレンチ６および第２トレンチ７が形成される。その後、図４Ａに示すように、熱酸化処理によって、エピタキシャル層３の表面および第１トレンチ６および第２トレンチ７の内面に、ＳｉＯ２からなる酸化膜２０が形成される。
【００４８】
次いで、図４Ｂに示すように、ＣＶＤ法により、酸化膜２０上に、ノンドープポリシリコンの堆積層である第１ノンドープポリシリコン層３１が形成される。この第１ノンドープポリシリコン層３１は、第１トレンチ６および第２トレンチ７内を埋め尽くさず、第１トレンチ６内に空間３２が残り、第２トレンチ７内に空間３３が残る。第１ノンドープポリシリコン層３１は、第１トレンチ６および第２トレンチ７外における酸化膜２０上にも形成される。
【００４９】
その後、図４Ｃに示すように、第１ノンドープポリシリコン層３１に、Ｎ型不純物のイオンが注入される。その後、アニール処理が行われる。このアニール処理により、第１ノンドープポリシリコン層３１に注入されたＮ型不純物の拡散およびイオンが活性化される。第１ノンドープポリシリコン層３１の全域にＮ型不純物のイオンが拡散し、第１ノンドープポリシリコン層３１がドープドポリシリコン層３４に変化する。第１ノンドープポリシリコン層３１の厚みが小さいので、ドープドポリシリコン層３４のＮ型不純物濃度は均一になる。
【００５０】
次いで、図４Ｄに示すように、ＣＶＤ法により、ドープドポリシリコン層３４上に、第２ノンドープポリシリコン層３５が形成される。第２ノンドープポリシリコン層３５は、第１トレンチ６内の空間３２および第２トレンチ７内の空間３３を埋め尽くし、第１トレンチ６および第２トレンチ７外におけるドープドポリシリコン層３４上にも形成される。ノンドープポリシリコンは、ドープドポリシリコンのようにトレンチ６，７の中央部にできるシリコン膜表面同士の接触部に不純物の偏折がない。そのため、比較的幅広の第１トレンチ６の上方においても、第２ノンドープポリシリコン層３５の表面にエッチバック後の凹みは生じない。
【００５１】
エッチバックによって、ドープドポリシリコン層３４および第２ノンドープポリシリコン層３５における第１トレンチ６および第２トレンチ７外に存在する部分が除去される。ドープドポリシリコン層３４および第２ノンドープポリシリコン層３５は、図４Ｅに示すように、その表面が、エピタキシャル層３の表面とほぼ面一となるまでエッチバックされる。これにより、第１トレンチ６内に、ゲート絶縁膜８の内面上に形成される薄膜状のドープドポリシリコン部分３７と、ドープドポリシリコン部分３７の内側に形成されるノンドープポリシリコン部分３８とが得られる。また、第２トレンチ７内に、ゲート絶縁膜１０の内面上に形成される薄膜状のドープドポリシリコン部分３９と、ドープドポリシリコン部分３９の内側に形成されるノンドープポリシリコン部分４０とが得られる。エッチバック後のドープドポリシリコン部分３７，３９およびノンドープポリシリコン部分３８，４０の表面にも凹みは生じない。
【００５２】
次いで、図４Ｆに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２０が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、熱酸化処理により、エピタキシャル層３、ドープドポリシリコン部分３７，３９およびノンドープポリシリコン部分３８，４０の表面に、犠牲酸化膜が形成される。その後、エッチングにより、エピタキシャル層３、ドープドポリシリコン部分３７，３９およびノンドープポリシリコン部分３８，４０の表面に形成された犠牲酸化膜が除去されることにより、エピタキシャル層３の表面が洗浄される。
【００５３】
その後、図４Ｇに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分を覆うパターンのマスク２８が形成される。そして、マスク２８の開口を介して、エピタキシャル層３の表層部、第１トレンチ６内の各部分３７，３８、第２トレンチ６内の各部分３９，４０に、Ｎ型不純物のイオンが注入される。イオン注入後、マスク２８は除去される。
【００５４】
さらに、図４Ｈに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分と対向する部分に開口を有するマスク２９が形成される。そして、マスク２９の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２９は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図４Ｉに示すように、エピタキシャル層３の表層部に、ソース領域１２およびボディコンタクト領域１３が形成される。また、第１トレンチ６のノンドープポリシリコン部分３８および第２トレンチ７のノンドープポリシリコン部分４０に注入されたＮ型不純物のイオンが活性化され、図４Ｉに示すように、ノンドープポリシリコン部分３８が低濃度部分５９Ｂとなり、ノンドープポリシリコン部分４０が低濃度部分６１Ｂとなる。これにより、第１トレンチ６内に、高濃度部分５９Ａおよび低濃度部分５９Ｂからなる第１ゲート電極５９が得られる。また、第２トレンチ７内に、高濃度部分６１Ａおよび低濃度部分６１Ｂからなる第２ゲート電極６１が得られる。
【００５５】
以上の工程を経た後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１４が形成される。そして、エッチングにより、層間絶縁膜１４にコンタクト孔１６などが形成された後、ゲート配線１５、ソース配線１７およびドレイン電極１８が形成されることにより、図３に示す半導体装置５１が得られる。
この図３に示す実施形態によれば、第１ゲート電極５９は、ゲート絶縁膜８を覆う高濃度部分５９Ａを有している。そのため、第１ゲート電極５９は、第１トレンチ６の深さ方向の全域で高い導電性を発揮することができる。また、第２ゲート電極６１も、第２トレンチ７の深さ方向の全域で高い導電性を発揮することができる。
【００５６】
その結果、第１ゲート電極５９および第２ゲート電極６１の低抵抗化を図ることができる。
以上、本発明の２つの実施形態を説明したが、この発明は、さらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、ゲート電極９，５９，６１の内側部分を、Ｎ型不純物が低濃度にドーピングされたポリシリコンからなる低濃度部分９Ｂ，５９Ｂ，６１Ｂとしたが、不純物を含まないノンドープポリシリコンにより形成されていてもよい。かかる構成は、エピタキシャル層３の表面にＮ型不純物を注入する際に、ノンドープポリシリコン部分２６，３８，４０の表面をマスク２８で被覆しておくことにより実現される。
【００５７】
また、半導体装置１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，５１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
項１．半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設された、シリコンからなるゲート電極とを備え、前記ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する高導電率部分と、その高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する低導電率部分とを有している、半導体装置。
この構成によれば、ゲート電極は、ゲート絶縁膜を覆う高導電率部分を有している。そのため、ゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、ゲート電極の低抵抗化を図ることができる。
また、ゲート電極は、高導電率部分の内側に、高導電率部分よりも導電率の低い低導電率部分を有している。このようなゲート電極は、たとえば、ゲート絶縁膜上に高導電率部分を形成した後、低導電率部分の材料をトレンチを埋め尽くす厚さに堆積させ、その堆積層をエッチバックすることにより形成することができる。よって、低導電率部分の材料としてノンドープポリシリコンのような不純物濃度の低い材料を用いれば、低導電率部分の表面に大きな凹みが形成されることを防止することができる。その結果、ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
項２．前記高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、前記低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなる、項１記載の半導体装置。
この構成によれば、前述したように、ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
項３．前記高導電率部分は、その不純物濃度が前記トレンチの深さ方向において均一である、項２記載の半導体装置。
この構成によれば、ゲート電極は、トレンチの深さ方向の全域で均一な高導電性を発揮することができる。その結果、ゲート電極の低抵抗化を図ることができ、良好なトランジスタ性能を発揮させることができる。
項４．半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第１トレンチ内に空間が残り、かつ、前記第２トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第１トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第２トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
この製造方法によれば、第１トレンチ内に空間が残る厚さのドープドポリシリコン層が形成され、そのドープドポリシリコン層上に、第１トレンチ内の空間を埋め尽くす厚さのノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層およびノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチの中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
こうして形成される第１トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第２トレンチよりもトレンチ自身の導電性は低くなるが、コンタクトをとってゲート配線と接続しているので影響がなく、全域で高い導電性を発揮することができる。
また、第２トレンチ内に埋設されるゲート電極は、第２トレンチ内に不純物濃度が均一なドープドポリシリコン層を埋め尽くすことにより形成されているため、その不純物濃度が第２トレンチの深さ方向において均一になる。
その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
項５．半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内にそれぞれ空間が残るような厚さの第１ノンドープポリシリコン層を形成する工程と、前記第１ノンドープポリシリコン層に不純物を注入し、前記第１ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内の各空間を埋め尽くすような厚さの第２ノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を除去し、前記第１トレンチおよび前記第２トレンチ内に、前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
この製造方法によれば、第１トレンチおよび第２トレンチ内に空間が残る厚さの第１ノンドープポリシリコン層が形成され、その第１ノンドープポリシリコン層に不純物が注入されることにより、第１トレンチおよび第２トレンチ内にドープドポリシリコン層が形成される。そして、そのドープドポリシリコン層上に、第１トレンチおよび第２トレンチ内の空間を埋め尽くす厚さの第２ノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層および第２ノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチ中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、第２ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
こうして形成される第１トレンチおよび第２トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第１トレンチ内のゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。また、第２トレンチ内のゲート電極も、トレンチの深さ方向の全域で高い導電性を発揮することができる。
その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図３】本発明の他の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す図解的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す図解的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す図解的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す図解的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す図解的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す図解的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す図解的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す図解的な断面図である。
【図５】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００５９】
１，５１    半導体装置
３    エピタキシャル層（半導体層）
４    Ｎ−型領域
５    ボディ領域
６    第１トレンチ
７    第２トレンチ
８    ゲート絶縁膜
９，５９  第１ゲート電極
９Ａ，５９Ａ，６１Ａ  高濃度部分（高導電率部分）
９Ｂ，５９Ｂ，６１Ｂ  低濃度部分（低導電率部分）
１０    ゲート絶縁膜
１１，６１  第２ゲート電極
１２  ソース領域
１３  ボディコンタクト領域
２０  酸化膜
２１  ドープドポリシリコン層
２２  空間
２３  ノンドープポリシリコン層
３１  第１ノンドープポリシリコン層
３２  空間
３３  空間
３４  第２ノンドープポリシリコン層
３５  ドープドポリシリコン層
【図１】
0005604029.tif 000002
【図２Ａ】
0005604029.tif 000003
【図２Ｂ】
0005604029.tif 000004
【図２Ｃ】
0005604029.tif 000005
【図２Ｄ】
0005604029.tif 000006
【図２Ｅ】
0005604029.tif 000007
【図２Ｆ】
0005604029.tif 000008
【図２Ｇ】
0005604029.tif 000009
【図２Ｈ】
0005604029.tif 000010
【図２Ｉ】
0005604029.tif 000011
【図３】
0005604029.tif 000012
【図４Ａ】
0005604029.tif 000013
【図４Ｂ】
0005604029.tif 000014
【図４Ｃ】
0005604029.tif 000015
【図４Ｄ】
0005604029.tif 000016
【図４Ｅ】
0005604029.tif 000017
【図４Ｆ】
0005604029.tif 000018
【図４Ｇ】
0005604029.tif 000019
【図４Ｈ】
0005604029.tif 000020
【図４Ｉ】
0005604029.tif 000021
【図５】
0005604029.tif 000022