(57)【特許請求の範囲】
【請求項１】
キャップウェーハと、
該キャップウェーハ上に形成された複数の接合バンプと、
該複数の接合バンプの外側部に整列され形成された複数の整列パッドと、
該複数の整列パッドが露出するように前記キャップウェーハ上に接合されるＭＥＭＳ素子用ウェーハと、
前記複数の接合バンプを取り囲むように該複数の接合バンプと前記整列パッドとの間に形成されたシールラインを更に備え、
前記接合バンプ及び前記シールラインが、同一層上に形成され、
前記複数の接合バンプが、前記複数の整列パッドより厚く形成されるＭＥＭＳ素子のパッケージにおいて、  
前記キャップウェーハが、  
複数の内部パッドと、
複数の外部パッドと、  
前記内部パッド及び外部パッドの上部に形成された複数のプラグを含むことを特徴とするＭＥＭＳ素子のパッケージ。
【請求項２】
前記整列パッドは、絶縁膜上に形成されたＡＬがパターニングされて形成されることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
【請求項３】
前記接合バンプとシールラインの厚さは１０〜３０μｍであり、幅は１０〜１００μｍに形成されることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
【請求項４】
前記キャップウェーハが、
複数の内部パッドと、
複数の外部パッドと、
前記複数の内部パッドと前記複数の外部パッドとをそれぞれ電気的に接続する複数の内
部配線と、
前記複数の内部パッド、前記複数の外部パッド及び前記複数の内部配線を覆う絶縁膜と
をさらに含み、
前記プラグは、前記絶縁膜内に形成され、前記複数の内部パッドと前記複数の接合バンプとをそれぞれ接続する複数の第１プラグと、
前記絶縁膜内に形成され、複数の外部パッドと前記複数の整列パッドとをそれぞれ接続
する複数の第２プラグと、
を備えることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
【請求項５】
前記複数の内部パッド、前記複数の外部パッド及び前記内部配線が、同一層上に形成されることを特徴とする請求項４に記載のＭＥＭＳ素子のパッケージ。
【請求項６】
前記複数の第１プラグ及び第２プラグが、同一層上に形成されることを特徴とする請求項４に記載のＭＥＭＳ素子のパッケージ。
【請求項７】
前記ＭＥＭＳ素子用ウェーハが、
ＳＯＩ基板と、
該ＳＯＩ基板上に形成されたＭＥＭＳ素子用絶縁膜と、
該ＭＥＭＳ素子用絶縁膜上に形成された複数のＭＥＭＳ素子用内部パッドと、
該複数のＭＥＭＳ素子用内部パッドと分離されて、前記シールラインと接合する隔壁と、
前記複数のＭＥＭＳ素子用内部パッドによって支持される流動部と
を備えることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
【請求項８】
前記複数のＭＥＭＳ素子用内部パッドが、前記複数の接合バンプとそれぞれ接着されることを特徴とする請求項７に記載のＭＥＭＳ素子のパッケージ。
【請求項９】
前記流動部が、前記隔壁間に形成されることを特徴とする請求項７に記載のＭＥＭＳ素子のパッケージ。
【請求項１０】
前記複数のＭＥＭＳ素子用内部パッド、前記隔壁及び前記流動部が、同一物質で形成されることを特徴とする請求項７に記載のＭＥＭＳ素子のパッケージ。
【請求項１１】
前記複数のＭＥＭＳ素子用内部パッド、前記隔壁及び前記流動部が、シリコン層で形成されることを特徴とする請求項１０に記載のＭＥＭＳ素子のパッケージ。
【請求項１２】
前記キャップウェーハ及び前記ＭＥＭＳ素子用ウェーハが、前記シールライン及び前記
隔壁によって間隔が保持されることを特徴とする請求項７に記載のＭＥＭＳ素子のパッケージ。
【請求項１３】
前記複数のＭＥＭＳ素子用内部パッドが、接着促進剤を介して前記複数の接合バンプとそれぞれ接着されることを特徴とする請求項７に記載のＭＥＭＳ素子のパッケージ。
【請求項１４】
前記隔壁が、接着促進剤を介して前記シールラインと接着されることを特徴とする請求項７に記載のＭＥＭＳ素子のパッケージ。
【請求項１５】
前記接着促進剤が、ＴｉＷ／Ａｕ，Ｔｉ／Ａｌ，Ｔｉ／ＴｉＮ／Ａｌ及びＴｉＮ／Ａｌのうちの選択されたいずれか１つで構成されることを特徴とする請求項１３又は１４に記載のＭＥＭＳ素子のパッケージ。
【請求項１６】
前記複数の接合バンプが、前記シールラインと同じ高さで形成されることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
【請求項１７】
前記接合バンプと前記整列パッドとの段差は１０μｍ以上であることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
【請求項１８】
前記複数の接合バンプ及び前記シールラインを含む総密度が、前記キャップウェーハ全体の面積対比７％〜３５％の範囲の密度で形成されることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
【請求項１９】
開放ライン用第１トレンチが形成されたＭＥＭＳ素子用ウェーハを準備するステップと、
複数の接合バンプ、及び前記第１トレンチと対応する部位に前記接合バンプと内部配線とを介して互いに接続された複数の整列パッドが形成されたキャップウェーハを準備するステップと、
前記第１トレンチと前記複数の整列パッドとが対応するように前記ＭＥＭＳ素子用ウェーハと前記キャップウェーハとを接合させるステップと、
前記複数の接合バンプが、前記複数の整列パッドより厚く形成されるＭＥＭＳ素子のパッケージにおいて、  
前記キャップウェーハを準備するステップが、
複数の内部パッド及び外部パッドを形成するステップと、
前記複数の内部パッド及び前記複数の外部パッド上に複数のプラグを形成するステップと、  
前記複数のプラグ上に前記複数の接合バンプと前記複数の整列パッドを形成するステップと、  
前記複数の接合バンプと前記複数の整列パッド間にシールラインを形成するステップとを含むことを特徴とするＭＥＭＳ素子のパッケージ製造方法。
【請求項２０】
前記ＭＥＭＳ素子用ウェーハを準備するステップが、
ＳＯＩ基板上にＭＥＭＳ素子用絶縁膜を形成するステップと、
該ＭＥＭＳ素子用絶縁膜上にシリコン層を形成するステップと、
該シリコン層内に前記第１トレンチを形成するステップと、
前記シリコン層内に前記第１トレンチより浅い深さに第２トレンチを形成するステップ
と、
前記第１トレンチ及び第２トレンチの底部を拡張させて前記複数の接合バンプとそれぞ
れ対応する複数のＭＥＭＳ素子用内部パッド、複数の隔壁、及び流動部を形成するステップと
を含むことを特徴とする請求項１９に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２１】
前記第２トレンチが、前記ＭＥＭＳ素子用絶縁膜が露出するように形成されることを特徴とする請求項２０に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２２】
前記第１トレンチを形成するステップが、ソーイング工程で行われることを特徴とする請求項２０に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２３】
前記第１トレンチを形成するステップが、エッチング工程で行われることを特徴とする請求項２０に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２４】
前記キャップウェーハを準備するステップが、
前記複数の内部パッドおよび複数の外部パッドを形成しながら、前記複数の内部パッド及び複数の外部パッドをお互い接続する複数の内部配線を形成するステップと、
前記複数の内部パッド、前記複数の外部パッド、及び前記複数の内部配線を覆うように絶縁膜を形成するステップと、  
前記複数の内部パッドと前記複数の外部パッドが各々露出する複数の第１ビア及び第２ビアを形成するステップをさらに含み、  
前記プラグを形成するステップは、前記複数の第１及び第２ビアが各々埋め込まれるように前記複数の接合バンプ及び前記複数の整列パッドと各々連結する複数の第１及び第２プラグを形成するステップを含むことを特徴とする請求項１９に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２５】
前記複数の接合バンプが、Ａｕ，Ｎｉ及びＣｕのうちの選択されたいずれか１つで形成されることを特徴とする請求項２４に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２６】
前記第１トレンチが、３０μｍ〜２００μｍの範囲の幅に形成されることを特徴とする請求項２４に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２７】
前記第１トレンチが、１００μｍ〜４００μｍの範囲の深さに形成されることを特徴とする請求項２４に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２８】
前記接合バンプが、１０μｍ〜３０μｍの範囲の厚さ、１０μｍ〜１００μｍの範囲の幅に形成されることを特徴とする請求項２４に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項２９】
前記ＭＥＭＳ素子用ウェーハと前記キャップウェーハとを接合させるステップが、前記ＭＥＭＳ素子用ウェーハ上に接着促進剤を形成させて接着することを特徴とする請求項２４に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項３０】
前記接着促進剤が、ＴｉＷ／Ａｕ，Ｔｉ／Ａｌ，Ｔｉ／ＴｉＮ／Ａｌ及びＴｉＮ／Ａｌのうちの選択されたいずれか１つで形成されることを特徴とする請求項２９に記載のＭＥＭＳ素子のパッケージ製造方法。
【請求項３１】
前記ＭＥＭＳ素子用ウェーハと前記キャップウェーハとを接合させるステップが、複数の接合バンプと前記ＭＥＭＳ素子のウェーハとに形成される複数のＭＥＭＳ素子用内部パッドが接着され、前記隔壁及び前記シールラインがそれぞれ接着されるように行われることを特徴とする請求項２４に記載のＭＥＭＳ素子のパッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのパッケージ技術に関し、特に、ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子のパッケージ及びその製造方法に関する。
【背景技術】
【０００２】
通常、ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ、以下、ＭＥＭＳとする）は、半導体チップ内に内蔵されたセンサー、弁、ギア、反射鏡、駆動器などのような非常に小さい機械装置とコンピュータとを組み合わせる技術であって、「利発な物」と呼ばれている。基本的にＭＥＭＳ技術は、反射鏡やセンサーのような一部の機械装置が備えられた非常に小さいシリコンチップ上のマイクロ回路を含む。
【０００３】
このようなＭＥＭＳ技術は、同じレベルのコストで電子部品をマイクロ電子技術によって製造することができるため、大きく注目されている。また、ＭＥＭＳ技術は、次世代融合技術の根幹となっているのみならず、ユビキタス（ｕｂｉｑｕｉｔｏｕｓ）の最重要構成技術となっているため、韓国政府の「ＩＴ８３９政策」において一つの柱となっている。このようなＭＥＭＳ技術は、一回に一個ずつマイクロアクチュエータ及びセンサーを製造する代わりに、シリコンウェーハで一度に数百個ずつ製作することができ、これまで開発されて立証されたシリコンチップの製造技術をそのまま適用することができる。このため、既に構築されているこれまでのウェーハ半導体生産工場をそのまま利用して、シリコンウェーハ上で相当の数のＭＥＭＳ素子を生産することができる。
【０００４】
現在、ＭＥＭＳ技術は、さらに発展し続けており、このため、製品のクラスを標準化し、製造過程も、製品の設計者がほとんどの電子製品に適用したものと同じ方法を基にしたデザインルールに集中できるようにした。
【０００５】
しかし、ＭＥＭＳ素子、例えば、センサーは、パッケージ費用が３０％〜７０％に達する程、非常に高いため、パッケージの高性能化及び低費用の実現ができないと、実用化は非常に難しくなると判断される。近年は、このようなセンサーなどの費用節減のために、量産化工程を可能とするウェーハレベルチップスケールパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌｅｄ  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ、以下、ＷＬＣＳＰとする）工程を適用する試みが多くなっている。このようなＷＬＣＳＰ工程は、ＭＥＭＳセンサーの最重要工程であるのみならず、一般のＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）工程においても最重要技術として注目されている。しかし、ＷＬＣＳＰ工程を適用するためには、接合（ｂｏｎｄｉｎｇ）技術の確立が最重要技術として台頭している。
【０００６】
以下、現在、適用している接合技術について簡単に説明する。
【０００７】
第１に、陽極接合（ａｎｏｄｉｃ  ｂｏｎｄｉｎｇ）法は、シリコンウェーハにパイレックス（ｐｙｒｅｘ）を接合する方法であって、上昇した温度でガラスの両端に電圧を印加すると、ガラス内部のＮａ２Ｏ成分がイオン化されて陰極側には陽イオンのＮａ＋が集中し、それに対して、陽極側には相対的に陰イオンのＯ２−が電荷層を形成する。このように形成された陰イオンの電荷層とＡｌ電極との間には強い停電力が発生し、界面に化学反応による強い接合が形成される。このようなウェーハレベル工程は、シリコンウェーハにパイレックスを３００℃〜５００℃の範囲の温度で３００Ｖ〜１０００Ｖの範囲の電圧を印加した状態で３分〜１０分程度加熱と冷却とを繰り返し実施して接合を完成する。このとき、接合強度（ｂｏｎｄｉｎｇ  ｆｏｒｃｅ）は、重要な要求事項ではない。
【０００８】
このような方法は、表面粗さ（ｓｕｒｆａｃｅ  ｒｏｕｇｈｎｅｓｓ）、ウェーハ曲げ（ｗａｆｅｒ  ｂｏｗｉｎｇ）、粒子（ｐａｒｔｉｃｌｅ）などによる影響にはそれほど敏感ではなく、接合しようとする基板の間に媒介物質や緩衝層などが挿入されていないため、清潔な環境で簡単に接合することが可能であり、約４００℃以下、１０００Ｖ以下の接合条件で接合が可能という長所がある。また、金属とガラス、ガラスとガラス、シリコンとガラスなど、様々な物質間の接合が可能である。さらに、パッケージ材料としてガラスを用いることによって外部で製作した素子の内部及び動作を視覚的に観察することができるという長所があり、接合した素子の内部には、真空に対するハーメチック特性（空気が通らない特性）を有することによって様々な真空素子のパッケージへの適用が可能である。また、多層構造の接合の提供によって様々な３次元状のＭＥＭＳ素子の製作技術にも使用が可能であるなど、応用範囲が広い。特にパッケージは、生体親和性（ｂｉｏｃｏｍｐａｔｉｂｌｅ）が高いため、様々な医療用センサーへの適用が可能である。
【０００９】
しかし、このような方法の最も大きい短所は、アルカリイオンが増えて、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）との互換性がよくない点である。特に、このような方法に適用されるガラスは、半導体の生産工程において、タブーとなっているＮａ成分で構成されていることから、半導体の一括工程ラインにおける適用が不可能であるという短所がある。また、工程を行う際にＯ２の離脱（ｄｅｓｏｒｐｔｉｏｎ）によって空洞（ｃａｖｉｔｙ）内部の圧力の増加という問題も有する。
【００１０】
第２に、融着接合（ｆｕｓｉｏｎ  ｂｏｎｄｉｎｇ）、又は、ＳＤＢ（Ｓｉｌｉｃｏｎ  Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ、以下、ＳＤＢとする）法は、接合しようとする２つのシリコンウェーハを整列し、両ウェーハの間に機械的スペーサ（ｍｅｃｈａｎｉｃａｌ  ｓｐａｃｅｒ）を挿入した後、圧力を加えると、ウェーハの真ん中から接合し始める。このような方法は、表面清潔（ｓｕｒｆａｃｅ  ｃｌｅａｎｌｉｎｅｓｓ）及び粗さが接合特性（ｂｏｎｄｉｎｇ  ｑｕａｌｉｔｙ）に非常に大きな影響を与える。第１の接合技術として説明した陽極接合法は、表面粗さが１μｍ以下の条件である一方、ＳＤＢ法は、表面粗さが４ｎｍ以下の条件であって、表面粗さは非常に重要な条件となる。
【００１１】
融着接合の接合原理（ｂｏｎｄｉｎｇ  ｍｅｃｈａｎｉｓｍ）は、４つのステップで行われ、次のとおりである。まず、第１ステップは、常温で３００℃まで加熱するステップであって、基板の表面に存在する酸素、水素、ＯＨ基、Ｈ２Ｏ分子が互いに結合し、これを介して基板間の水素結合が発生し、初期接合が行われる。第２ステップは、３００℃から７００℃まで加熱するステップであって、脱水反応によってＨ２Ｏ分子が、結合から離脱して外部へと拡散し、主にＯＨ基による水素結合が行われる。また、シリコン基板の弾性的な変形が発生して未接触領域に対する接触を行い始める。第３ステップは、７００℃から１０００℃まで加熱するステップであって、Ｈ２Ｏ分子のみならず水素も結合から離脱し、外部へと活発に拡散し、このため、酸素原子が接合界面に存在する結合をなす。また、シリコン基板の弾性的な変形がさらに活発となって、さらに強い接合が形成される。最後に第４ステップは、１０００℃以上の高温熱処理を行うステップであって、接合界面に存在する元素がシリコンの内部及び外部への拡散を介してほとんど消滅し、これと共にシリコン基板の弾性変形が発生して完全な接合をなす。
【００１２】
このような融着接合は、媒介物質として緩衝層などが挿入されていないため、酸化や拡散などの高温熱処理工程を適用することができ、同じ物質を接合するため、熱膨張係数が一致して熱応力（ｔｈｅｒｍａｌ  ｓｔｒｅｓｓ）の影響をほとんど受けないという長所がある。また、様々な構造物が加工されたシリコン基板を接合したり、接合後に様々な工程を経た後、再び機械的加工を行うことができるため、シリコン微細加工（ｍｉｃｒｏｍａｃｈｉｎｉｎｇ）を用いるセンサー及びアクチュエータの製作に効果的に活用することができる。
【００１３】
しかし、このような融着接合は、表面粗さ、不均一性、粒子などに非常に敏感である。特に、ウェーハの表面粗さは、オングストロームレベルで（ａｎｇｓｔｒｏｍ  ｌｅｖｅｌ）管理しなければならない問題がある。このような問題のため、たとえ１１００℃の高温アニールを介して非常に強い共有結合を形成してハーメチックシール（ｈｅｒｍｅｔｉｃ  ｓｅｅｌｉｎｇ）を実現しても、半導体の生産工程への適用には非常に困難な面がある。近年は、このような問題を解決するための改善方法として前プラズマ処理を介する低温工程に関する研究が活発に行われている。
【００１４】
第３に、フリットガラス接合（ｆｒｉｔ  ｇｌａｓｓ  ｂｏｎｄｉｎｇ、シールガラス接合）法は、鉛成分を主に有するガラスパウダーをバインダーと混合してペースト（ｐａｓｔｅ）状にしたものを、スクリーンプリンター、押し出し成形（ｅｘｔｒｕｓｉｏｎ）などの様々な方法で接合するためにＭＥＭＳ製造が行われる位置に置いて約４５０℃の温度で接合させる方法である。このような方法は、ハーメチックシールが可能であり、様々な真空素子への適用が可能という長所があるが、環境問題のため、タブーとなっている鉛成分を利用し、ウェーハにおいて、チップ以外の領域の占有率が高いため、事実上、半導体生産工場の一括工程への適用は不可能な工程である。
【００１５】
第４に、エポキシ接合（ｅｐｏｘｙ  ｂｏｎｄｉｎｇ、有機接合）法は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）やエポキシの高分子を中間接合媒介物質として用いて接合するものであって、低温工程が可能という長所がある。しかし、このような方法は、ハーメチックでないし、時間の経過による老化現象（ａｇｉｎｇ  ｅｆｆｅｃｔｓ）により、製作される素子の特性が揺れる移動（ｄｒｉｆｔ）特性を示す可能性もあって、現在は、考慮の対象となっていない接合工程である。
【００１６】
上述のように、これまで提案された接合技術、特に、陽極接合法においては、同じシリコンウェーハを用いるという長所があるが、高温熱処理による熱崩壊（ｔｈｅｒｍａｌ  ｄｅｇｒａｄａｔｉｏｎ）現象を引き起こす可能性があるため、信頼性の高いＭＥＭＳ素子の特性を確保するためには、熱係数（ｔｈｅｒｍａｌ  ｃｏｅｆｆｉｃｉｅｎｔ）による応力誘発が少なく、低温でも接合可能な新たなウェーハレベル接合技術についての研究が必要である。
【００１７】
これについての接合技術の開発一環として、深いビア（ｄｅｅｐ  ｖｉａ）形成技術、及び金属間接合（ｍｅｔａｌ  ｔｏ  ｍｅｔａｌ  ｂｏｎｄｉｎｇ）、又は、金属とシリコンウェーハとの間の接合（ｍｅｔａｌ  ｔｏ  Ｓｉ  ｂｏｎｄｉｎｇ）法が提案された。しかし、深いビア形成技術は、次のような問題がある。
【００１８】
まず、深いビア形成技術及び金属間接合工程を連携した接合技術は、ＭＥＭＳセンサーのウェーハ内に金属層（又は、金属配線）を形成するエッチング工程の際にセンサーの劣化を引き起こし、上部のパッケージの役割を果すキャップウェーハ内に深いビアを形成するエッチング工程の制御が困難な問題がある。このような問題は、均一の電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）の蒸着にも影響を与え、ウェーハ間の接合領域の均一度の確保が困難であることから、接合マージン（ｂｏｎｄｉｎｇ  ｍａｒｇｉｎ）が非常に少ないため、歩止まりの確保が非常に難しくなると予想される。また、グラインディング工程の際に〜１００μｍまでキャップウェーハを加工しなければならないため、同様に製造コストが高くなり、歩止まりの損失も非常に大きくなると予想される。
【００１９】
また、深いビア形成技術、及び金属とシリコンウェーハとの間の接合工程を連携した接合技術は、金属間接合工程と同様、キャップウェーハのビアの深さの制御が困難であり、パッドとセンサーウェーハとの接続問題、ウェーハ間の接合領域の均一度の確保が困難であるという問題があり、このため、接合マージンが非常に少なく、歩止まりの確保が困難であると予想される。また、この技術もグラインディング工程の際に〜１００μｍまでキャップウェーハを加工しなければならないため、製造コストが高くなり、歩止まりの損失も非常に大きくなると予想される。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、半導体生産工場の一括工程に適用することのできるウェーハレベルパッケージ（ｗａｆｅｒ  ｌｅｖｅｌ  ｐａｃｋａｇｅ）を適用するＭＥＭＳ素子のパッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記の本発明の目的を達成するための本発明は、キャップウェーハと、該キャップウェーハ上に形成された複数の接合バンプと、該複数の接合バンプの外側部に整列され形成された複数の整列パッドと、該複数の整列パッドが露出するように前記キャップウェーハ上に接合されるＭＥＭＳ素子用ウェーハと、前記複数の接合バンプを取り囲むように該複数の接合バンプと前記整列パッドとの間に形成されたシールラインを更に備え、前記接合バンプ及び前記シールラインが、同一層上に形成され、前記複数の接合バンプが、前記複数の整列パッドより厚く形成されるＭＥＭＳ素子のパッケージにおいて、前記キャップ  ワイパーが、複数の内部パッドと、複数の外部パッドと、前記内部パッド及び外部パッドの上部に形成された複数のプラグを含むことを特徴とする。
【００２２】
また、本発明の目的を達成するための他の発明は、開放ライン用第１トレンチが形成されたＭＥＭＳ素子用ウェーハを準備するステップと、複数の接合バンプ、及び前記第１トレンチと対応する部位に前記接合バンプと内部配線とを介して互いに接続された複数の整列パッドが形成されたキャップウェーハを準備するステップと、前記第１トレンチと前記複数の整列パッドとが対応するように前記ＭＥＭＳ素子用ウェーハと前記キャップウェーハとを接合させるステップと、前記複数の接合バンプが、前記複数の整列パッドより厚く形成されるＭＥＭＳ素子のパッケージにおいて、前記キャップウェーハを準備するステップが、複数の内部パッド及び外部パッドを形成するステップと、前記複数の内部パッド及び前記複数の外部パッド上に複数のプラグを形成するステップと、前記複数のプラグ上に前記複数の接合バンプと前記複数の整列パッドを形成するステップと、前記複数の接合バンプと前記複数の整列パッド間にシールラインを形成するステップとを含むことを特徴とする。
【発明を実施するための最良の形態】
【００２３】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００２４】
また、図面において、層及び領域の厚さは、明確性を期するために誇張されているものであり、層が他の層又は基板上にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在し得るものである。
【００２５】
なお、明細書全体にわたり、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を示している。
【００２６】
実施形態
図１は、本発明の好ましい実施形態に係るＭＥＭＳ素子のパッケージ構造を示す平面図であって、図２は、図１に示すＩ−Ｉ’の切り取り線に沿って示す断面図である。ここでは、様々なＭＥＭＳ素子のうち、センサー（加速度、角速度、音響センサー、地磁気、Ｆ−Ｂａｒなど）を示した。
【００２７】
図１及び図２に示すように、本発明の実施形態に係るＭＥＭＳ素子のパッケージは、キャップウェーハ２００（以下、第１基板とする）と、第１基板２００の中央部を取り囲むように形成された複数の接合バンプ（ｂｏｎｄｉｎｇ  ｂｕｍｐ）ＢＢ１〜ＢＢ８と、複数の接合バンプＢＢ１〜ＢＢ８の外側部に整列した複数の整列パッド（ａｒｒａｙ  ｐａｄ）ＡＰ１〜ＡＰ８と、複数の整列パッドＡＰ１〜ＡＰ８が露出するように第１基板２００と接合されるＭＥＭＳ素子用ウェーハ１００（以下、第２基板とする）とを備える。また、複数の接合バンプＢＢ１〜ＢＢ８を取り囲むように複数の接合バンプＢＢ１〜ＢＢ８と複数の整列パッドＡＰ１〜ＡＰ８との間に形成されたシールライン（ｓｅａｌｉｎｇ  ｌｉｎｅ）ＳＬを更に含む。
【００２８】
図３及び図４を関連付けて具体的に説明すると次のとおりである。
【００２９】
まず、第１基板２００は、複数の接合バンプＢＢ１〜ＢＢ８とそれぞれ接続された複数の内部パッド１〜８と、複数の内部配線Ｍ１を介して複数の内部パッド１〜８とそれぞれ接続された複数の外部パッド１’〜８’とを備える。このとき、複数の内部パッド１〜８、外部パッド１’〜８’及び内部配線Ｍ１は、同一層上で同じ金属配線工程を介して同時に形成される。また、第１基板２００は、複数の内部パッド１〜８及び複数の接合バンプＢＢ１〜ＢＢ８を電気的に互いにそれぞれ接続する複数のビアプラグＶ１〜Ｖ８（以下、第１プラグとする）と、複数の外部パッド１’〜８’と整列パッドＡＰ１〜ＡＰ８とを電気的に互いにそれぞれ接続する複数のビアプラグＶ１’〜Ｖ８’（以下、第２プラグとする）とを備える。このとき、複数の第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’は、シングルダマシン（ｓｉｎｇｌｅ  ｄａｍａｓｃｅｎｅ）工程を介して同一層上で同時に形成される。また、図面符号２１及び２４Ｂは、シリコン酸化層及びパターニングされた絶縁層をそれぞれ示す。
【００３０】
複数の接合バンプＢＢ１〜ＢＢ８は、シールラインＳＬによって取り囲まれるように第１基板２００上に、例えば、合計８個が形成される。４個は、シールラインＳＬの各隅部に１つずつ形成され、残りの４個は、シールラインＳＬの各隅の間に１つずつ形成される。このような複数の接合バンプＢＢ１〜ＢＢ８は、第１基板２００及び第２基板１００を接合する際に第２基板１００の接合バンプＢＢ１〜ＢＢ８に対応するように形成された複数の内部パッド１〜８とそれぞれ電気的に接続される。ここで、接合バンプＢＢ１〜ＢＢ８の数、及び位置は制限されず、設計によって調整することができる。
【００３１】
シールラインＳＬは、第１基板２００と第２基板１００とを接合する際にハーメチックシールを実現するためのものであって、複数の接合バンプＢＢ１〜ＢＢ８を取り囲むように形成される。このようなシールラインＳＬは、接合する際に第２基板１００のハーメチックシール用隔壁ＨＳと接合される。
【００３２】
上記のように、複数の接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬは、それぞれＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｉｚａｔｉｏｎ）工程を介して形成することができる。このとき、複数の接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬは、それぞれＴｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成されるか、これらの物質のうちの選択されたいずれか１つの物質上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質を積層した積層構造で形成する。また、複数の接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬは、それぞれＵＢＭ層／Ｃｕ／はんだキャップ（ｓｏｌｄｅｒ  ｃａｐ）、又は、ＵＢＭ層／Ａｕ／はんだキャップ構造で形成することもできる。このとき、ＵＢＭ層は、Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成するか、又は、これらの物質のうちの選択されたいずれか１つの物質上にＡｕ，Ｃｕ及びＮｉのうち、選択されたいずれか１つの物質を積層した構造で形成することもできる。また、複数の接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬは、それぞれＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質で形成することができる。
【００３３】
複数の整列パッドＡＰ１〜ＡＰ８は、外部装置とのワイヤー接合（ｗｉｒｅ  ｂｏｎｄｉｎｇ）のためのパッドとして機能しており、ワイヤー接合を介して外部装置、例えば、ＰＣＢと電気的に接続される。このような複数の整列パッドＡＰ１〜ＡＰ８は、四角囲い状を有するシールラインＳＬの４面のうちのいずれか１つの面の外側部に一列に形成される。そして、第１基板２００と第２基板１００とが接合するとき、第２基板１００によって覆われず、露出する。
【００３４】
第２基板１００は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１１、２次パターニングされた酸化膜系の絶縁膜１２Ｂ及び３次パターニングされた低抵抗シリコン層１３Ｃで構成される。ここで、シリコン層１３Ｃは、エピタキシャル層（ｅｐｉ−ｌａｙｅｒ）であって、互いに分割し、複数のパターンで形成される流動部（Ｍｏｖｉｎｇ  Ｐａｒｔ）ＭＰ、固定部であって、複数の内部パッドＩＰ１〜ＩＰ８、ハーメチックシール用隔壁ＨＳとして機能する。
【００３５】
流動部ＭＰは、図２〜図４に示すように、複数のパターンが互いに分割して第２基板１００と分離されているが、事実上、固定部として機能する内部パッドＩＰ１〜ＩＰ８によって支持される。
【００３６】
内部パッドＩＰ１〜ＩＰ８は、第１基板２００と第２基板１００とが接合するとき，第１基板２００に形成される接合バンプＢＢ１〜ＢＢ８と接触するために内部パッド１〜８と互いに対応するよう形成される。
【００３７】
ハーメチックシール用隔壁ＨＳは、第１基板２００と第２基板１００とが接合するとき、第１基板２００のシールラインＳＬと接合され、第１基板２００と第２基板１００との接合を介して形成されるパッケージ内部をシールさせる。
【００３８】
以下、図１〜図４を介して説明した本発明のＭＥＭＳ素子のパッケージ製作方法を説明する。
【００３９】
図５は、本発明のＭＥＭＳ素子のパッケージ製作方法を示すフローチャートである。ここで、同図は、まず、キャップウェーハを製作し、ＭＥＭＳ素子を製作する工程順で行われたが  、これは、説明の便宜上のものであって、その逆又は同時に行うことも可能である。
【００４０】
同図を参照すれば、次のとおりである。
【００４１】
キャップウェーハの製作工程
まず、シリコン酸化層（ＳｉＯ２）２１が形成された第１基板２００上に複数の内部パッド１〜８、外部パッド１’〜８’、及び内部配線Ｍ１を形成する（Ｓ５１）。ステップ「Ｓ５１」の過程を図６、図７Ａ〜図７Ｄと関連付けて具体的に説明する。ここで、図６は、平面図であって、図７Ａ〜図７Ｄは、図６に示すII−II’の切り取り線に沿って示す断面図である。
【００４２】
図７Ａに示すように、シリコン酸化層２１が形成された第１基板２００上に導電性物質としてアルミニウム（Ａｌ，以下、Ａｌという）層２２を形成する。続いて、図７Ｂに示すように、Ａｌ層２２上に感光膜を塗布した後、フォトマスク（ｐｈｏｔｏｍａｓｋ）を用いた露光及び現像工程を行って第１感光膜パターンＰＭ１を形成する。続いて、図７Ｃに示すように、第１感光膜パターンＰＭ１をエッチングマスクとして用いるエッチング工程を行い、Ａｌ層２２（図７Ｂ参照）をエッチングする。これによって、内部パッド１〜８と外部パッド１’〜８’と、このパッド（１〜８，１’〜８’）を互いに接続する内部配線Ｍ１とでそれぞれ機能する複数のパターン２２Ａが形成される。続いて、図７Ｄに示すように、第１感光膜パターンＰＭ１を除去する。
【００４３】
上記図７Ａ〜図７Ｄに示す工程を全て完了すると、図６に示すように、内部パッド１〜８と、外部パッド１’〜８’と、このパッドら（１〜８，１’〜８’）を互いに接続する内部配線Ｍ１とが形成される。このとき、内部パッド１〜８が形成される位置は、図８に示すＭＥＭＳセンサーダイ（ｄｉｅ）の内部パッドＩＰ１〜ＩＰ８とそれぞれ対応する部位となり、図９に示すように、第１基板２００と第２基板１００とが接合するとき、互いに対応するように接合される。
【００４４】
次の工程として、第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’を形成する（Ｓ５２）。ステップ「Ｓ５２」の過程を図１０、図１１Ａ〜図１１Ｄと関連付けて具体的に説明する。ここで、図１０は、平面図であって、図１１Ａ〜図１１Ｄは、図１０に示すIII−III’の切り取り線に沿って示す断面図である。
【００４５】
図１１Ａに示すように、内部パッド１〜８と、外部パッド１’〜８’と、内部配線Ｍ１とが形成された全体構造の上部を覆うように絶縁膜２４を蒸着する。このとき、絶縁膜２４は、酸化膜系の物質で形成することができる。例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ），ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ），ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ），ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ），ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜で形成することができる。続いて、図１１Ｂに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を行って絶縁膜２４（図１１Ａ参照）を平坦化した後、平坦化された絶縁膜２４Ａ上に第２感光膜パターンＰＭ２を形成する。続いて、図１１Ｃに示すように、第２感光膜パターンＰＭ２をエッチングマスクとして用いるエッチング工程を行って内部パッド１〜８と外部パッド１’〜８’とがそれぞれ露出するビア（ｖｉａ）（矢印参照）を形成する。続いて、図１１Ｄに示すように、第２感光膜パターンＰＭ２を除去した後、ビアが埋め込まれるようにタングステン（Ｗ）を蒸着した後、ＣＭＰ工程を行ってパッド（１〜８，１’〜８’）とそれぞれ接続される第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’を形成する。ここで、「２４Ｂ」は、平坦化された絶縁膜２４Ａ内にビアが形成された状態の絶縁膜を示す。
【００４６】
上記図１１Ａ〜図１１Ｄに示す工程が全て完了すると、図１０に示すようにパッド１〜８，１’〜８’とそれぞれ接続される第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’が形成される。このとき、第１プラグＶ１〜Ｖ８が形成される位置は、図１２及び図１３に示すように、第１基板２００と、第２基板１００とが接合するとき、内部パッドＩＰ１〜ＩＰ８とそれぞれ対応する部位となり、第２プラグＶ１’〜Ｖ８’が形成される位置は、第２基板１００によって覆われない部位となる。
【００４７】
次の工程として、整列パッドＡＰ１〜ＡＰ８を形成する（Ｓ５３）。ステップ「Ｓ５３」の過程を図１４、図１５Ａ〜図１５Ｃと関連付けて具体的に説明する。ここで、図１４は平面図であって、図１５Ａ〜図１５Ｃは、図１４に示すIV−IV’の切り取り線に沿って示す断面図である。
【００４８】
図１５Ａに示すように、第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’が形成された全体構造上にＡｌ層２６を形成する。このとき、Ａｌ層２６は、１５００Å〜１００００Åの範囲の厚さに形成する。続いて、図１５Ｂに示すように、第３感光膜パターンＰＭ３を形成する。続いて、図１５Ｃに示すように、第３感光膜パターンＰＭ３をエッチングマスクとして利用するエッチング工程を行い、第２プラグＶ１’〜Ｖ８’上にそれぞれ複数の整列パッドＡＰ１〜ＡＰ８用パターン２６Ａを形成する。このとき、パターン２６Ａを形成するエッチング工程は、第１プラグＶ１〜Ｖ８が形成された領域における段差が発生しないという工程条件で行わなければならず、シールラインＳＬが形成された領域においても不均一な段差が発生しない工程条件に設定しなければならない。このとき、段差を形成させない方法の１つとして整列パッドＡＰ１〜ＡＰ８をエッチング工程によって形成せず、通称リフトアップ（ｌｉｆｔ−ｕｐ）法であるシングルダマシン工程で形成することができる。このとき、リフトアップ法は、Ａｌ金属を蒸着する前に整列パッドＡＰ１〜ＡＰ８が形成される領域に開口部を有する感光膜パターンを形成した後、前記開口部が埋め込まれるようにＡｌ金属を蒸着した後、感光膜パターンを除去する過程で行われる。
【００４９】
上記図１５Ａ〜図１５Ｃに示す工程を全て完了すると、図１４に示すように第２プラグＶ１’〜Ｖ８’とそれぞれ接続される複数の整列パッドＡＰ１〜ＡＰ８が形成される。このとき、整列パッドＡＰ１〜ＡＰ８が形成される位置は、図１７に示すように、第１基板２００と第２基板１００とが接合するとき、第２基板１００によって覆われない外側の部位である。
【００５０】
次の工程として、接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬを形成する（Ｓ５４）。ステップ「Ｓ５４」の過程を図１８、図１９Ａ〜図１９Ｄと関連付けて具体的に説明する。ここで、図１８は、平面図であって、図１９Ａ〜図１９Ｄは、図１８に示すV−V’の切り取り線に沿って示す断面図である。
【００５１】
図１９Ａに示すように、整列パッドＡＰ１〜ＡＰ８を含む全体構造の上面の段差に沿ってシード層２７を形成する。続いて、図１９Ｂに示すように、第４感光膜パターンＰＭ４を形成する。続いて、図１９Ｃに示すように、第４感光膜パターンＰＭ４を用いる電気メッキ法を行って接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬ用金属層２９を形成する。続いて、図１９Ｄに示すように、第４感光膜パターンＰＭ４を除去した後、シード層２７をエッチングして接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬを形成する。
【００５２】
このとき、接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬは、高さの変動を最小化するために、同じ幅に形成することが好ましい。もし、接合強度を高めるためにシールラインＳＬの幅をさらに大きく形成する必要がある場合、シールラインＳＬを、幅の広い単一金属配線を用いて形成するより、接合バンプＢＢ１〜ＢＢ８の幅を有するＮ（Ｎは整数）倍数の金属配線で形成することが有利であり、このとき、配線間の距離は、パターンの密度を鑑み、段差を低減する方向で決定することが好ましい。また、接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬの面積は、第１基板２００の全体面積対比７％〜３５％程度になるように形成することが好ましいが、その理由は、第１基板２００と第２基板１００との間の接合強度が、接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬの面積の影響を大きく受けるからである。すなわち、第１基板２００と第２基板１００との接合後に行われる後続のバックグラインディング（ｂａｃｋ  ｇｒｉｎｄｉｎｇ）処理の際、この２つの基板（１００，２００）の間の充分な接合強度を保持するためには、ある程度の面積を確保しなければならない。例えば、接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬの厚さは、ＭＥＭＳセンサーの流動部ＭＰが内蔵される空間の確保のために、１０μｍ〜３０μｍの範囲内で形成することが好ましく、その幅は、接着強度を鑑みて１０μｍ〜１００μｍの範囲内で形成することが好ましい。また、整列パッドＡＰ１〜ＡＰ８との段差を少なくとも１０μｍ以上とするようにすることが好ましいが、その理由は、後続のワイヤボンディングの際の工程自由度を確保するためである。
【００５３】
上記図１９Ａ〜図１９Ｄに示す工程を全て完了すると、図１８、図２０及び図２１に示すように、接合バンプＢＢ１〜ＢＢ８がそれぞれ第１プラグＶ１〜Ｖ８と接続するように形成される。そして、シールラインＳＬが接合バンプＢＢ１〜ＢＢ８を取り囲むように形成される。
【００５４】
一方、ＭＥＭＳセンサーの製作工程は、次のような方法で行われる。
【００５５】
ＭＥＭＳセンサーの製作工程
整列パッドＡＰ１〜ＡＰ８と対応する部位に開放ラインを形成した後、センサーを形成する（Ｓ５５，Ｓ５６）。ステップ「Ｓ５５」及び「Ｓ５６」の過程を図２２Ａ〜図２２Ｊと関連付けて具体的に説明する。ここでは、低抵抗のＳＯＩ基板を利用してセンサーボディーを電極として用いる構造を例に説明するが、ノーマルウェーハにおいてもセンサー部位に金属電極の蒸着を介して同じ方法でウェーハレベルパッケージを行うこともできる。
【００５６】
まず、図２２Ａに示すように、低抵抗のＳＯＩ基板１１上に絶縁膜１２及びシリコン層１３を形成する。続いて、図２２Ｂに示すように、シリコン層１３上に窒化膜系のハードマスク１４を形成する。続いて、図２２Ｃに示すように、ハードマスク１４上に感光膜パターンＰＭを形成する。続いて、図２２Ｄに示すように、感光膜パターンＰＭ（図２２Ｃ参照）を用いるエッチング工程を行い、ハードマスクパターン１４Ａを形成した後、感光膜パターンＰＭを除去する。
【００５７】
続いて、図２２Ｅに示すように、ソーイング（ｓａｗｉｎｇ）工程を行って、整列パッドＡＰ１〜ＡＰ８と対応する部位に開放ラインを画定する第１トレンチ１５を３０μｍ〜２００μｍの範囲の幅に形成する。図面符号１１Ａ、１２Ａ及び１３は、それぞれパターニングされたＳＯＩ基板、絶縁膜、及びシリコン層を示す。このようなソーイング工程は、図２２Ｅに示すように、ハードマスクパターン１４Ａの形成後に行うこともできるが、工程によってリリース工程の前ステップである図２２Ｈのステップで行うこともできる。このとき、ソーイング工程は、図２２Ｄのハードマスクパターン１４Ａを形成するドライエッチング工程において、別途の整列マークを用いる。一方、第１トレンチ１５は、ドライ又はウェットエッチング工程を用いることによっても形成できるが、この場合は、別途のマスク（第１トレンチ１５の部位のみ開放したマスク）を用いて形成する。
【００５８】
続いて、図２２Ｆに示すように、ハードマスクパターン１４Ａをエッチングマスクとして用いるエッチング工程を行い、センサー構造物層（ＭＥＭＳセンサーの流動部）を形成する複数の第２トレンチ１６を形成する。図面符号１３Ｂは、３次パターニングされたシリコン層を示す。
【００５９】
続いて、図２２Ｇに示すように、第２トレンチ１６を含む全体構造の上面の段差に沿って保護膜１７を蒸着する。続いて、図２２Ｈに示すように、エッチング工程を行って第１トレンチ１５をさらに深く拡張して開放ライン１５Ａを画定する。このとき、第２トレンチ１６も絶縁膜１２Ａの上面まで深く拡張される。図面符号１６Ａ及び１７Ａは、パターニングされた第２トレンチ（すなわち、拡張された第２トレンチ）及び保護膜パターンをそれぞれ示す。この過程を介して開放ライン１５Ａは１００μｍ〜４００μｍの範囲の深さを有するように形成される。一方、図２２Ｈにおいて、エッチング工程の代りにソーイング工程によって開放ライン１５Ａを画定することもできる。
【００６０】
続いて、図２２Ｉに示すように、保護膜パターン１７Ａをエッチングバリア層として用いて、通称シリコンリリース工程と呼ばれるウェットエッチング工程を行って開放ライン１５Ａの底部及び前記拡張された第２トレンチ１６Ａ（図２２Ｈ参照）の底部を水平方向にエッチングする。図面符号１１Ｃ、１５Ｂ及び１８は、前記ウェットエッチング後に得られるＳＯＩ基板の結果物及び空洞をそれぞれ示す。これによって、開放ライン１５Ａ及び第２トレンチ１６Ａの底部は、幅が拡張されると同時に、流動部ＭＰ（図２２Ｊ参照）が形成される。続いて、図２２Ｊに示すように、ハードマスクパターン１４Ａ及び保護膜パターン１７Ａを除去してセンサー構造物、すなわち、流動部ＭＰ及び複数の内部パッドＩＰ１〜ＩＰ８を形成する。
【００６１】
一方、図示してはいないが、接合バンプＢＢ１〜ＢＢ８と第１基板２００のシリコン層との間の接着力、及び反応性を調節するために製作したＭＥＭＳセンサーウェーハ上に接着促進剤（ａｄｈｅｓｉｏｎ  ｐｒｏｍｏｔｅｒ）を蒸着することもできる。このとき、接着促進剤としては、接合バンプＢＢ１〜ＢＢ８の物質と反応して接合を引き起こすことができる物質で形成する。例えば、金属物質として、ＴｉＷ／Ａｕ，Ｔｉ／Ａｌ，Ｔｉ／ＴｉＮ／Ａｌ，ＴｉＮ／Ａｌなどで形成することができる。また、接着促進剤蒸着工程の際、ステップカバレッジがよくないスパッタ（ｓｐｕｔｔｅｒ）法を用いて電極ボディー上に電気的な短絡が起らないようにすることが好ましい。一方、キャップウェーハは、上部が平担化された状態に製作されるため、接着促進剤をキャップウェーハに蒸着する場合は、電気的な短絡が発生し得る。
【００６２】
一方、パッケージ工程は、次のような方法で行われる。
【００６３】
パッケージ工程
図５及び図２３Ａに示すように、前記キャップウェーハ製作工程とＭＥＭＳセンサー製作工程とを介してそれぞれ製作された第１基板２００及び第２基板１００を互いに対向する方向に位置させた後、接合させる（Ｓ５７）。このとき、第１基板２００及び第２基板１００は、イメージ（ｉｍａｇｅ）投影方式で互いに整列させた後、接合を行う。
【００６４】
続いて、図２３Ｂに示すように、第２基板１００に対し、バックグラインディング工程を行って、第２基板１００の背面をグラインディングする（Ｓ５８）。これによって、同図の「Ｂ」に示すように開放ライン１５Ｂ（図２３Ａ参照）が完全に開放されて第１基板２００に形成された整列パッドＡＰ１〜ＡＰ８が露出する。一方、バックグラインディング工程は、第１基板２００に対しても行うことができるが、その理由は、工程を行う際にチップ全体の厚さを最大限薄くするためである。この場合、第１基板２００に対してバックグラインディング工程を行い、一定の厚さの分低減させた後、残りの厚さの低減は、第２基板１００のバックグラインディング工程を介して確保する。
【００６５】
続いて、図２３Ｃに示すように、ダイシング（ｄｉｃｉｎｇ）工程を行って、第１基板２００及び第２基板１００を切断する（Ｓ５９）。このとき、ダイシング工程を行う地点は、図２３Ｂに点線で示す「Ａ」部位であって、この処理を行うことによって同図に示す「Ｃ」部位が除去される。
【００６６】
続いて、図２３Ｄに示すようにチップを１８０゜回転させて第１基板２００を下部に位置させ、第２基板１００を上部に位置させた後、第２基板１００によって覆われず、露出する整列パッドＡＰ１〜ＡＰ８に金（Ａｕ）でワイヤー接合を行うことによって最終結果物を製作する。続いて、パッケージ工程を行って、工程を完了する（Ｓ６０）。
【００６７】
以上で説明したように、本発明によって、次のような効果を得ることができる。
【００６８】
第１に、本発明によると、多層構造のＡｌ金属配線形成技術を用いたキャップウェーハに内部パッド１〜８、外部パッド１’〜８’及び内部配線Ｍ１を形成することによって、これまでの深いビア（ｄｅｅｐ  ｖｉａ）を用いる配線形成処理の際に表れ得る接合バンプＢＢ１〜ＢＢ８に対する高さ変動（ｈｅｉｇｈｔ  ｖａｒｉａｔｉｏｎ）を低減させて接合歩止まりを向上させることができるという効果がある。
【００６９】
第２に、本発明によると、キャップウェーハにＤＬＭ（Ｄｕａｌ  Ｌａｙｅｒ  Ｍｅｔａｌａｚａｔｉｏｎ）工程を用いて下部配線として内部パッド１〜８、外部パッド１’〜８’及び内部配線Ｍ１を形成した後、その上にビアプラグを介して電気的に接続した上部配線として形成し、このように形成された上部配線を整列パッドＡＰ１〜ＡＰ８として用いることによって配線レイアウトに対する自由度を高めることができ、ハーメチックシールが可能で、さらには、チップサイズの定形化を図ることができるという効果がある。
【００７０】
第３に、本発明によると、接合物質として用いる金属バンプＢＢ１〜ＢＢ８の高さを利用してＭＥＭＳ素子の流動部ＭＰが必要とする空間を確保することによって、空洞（ｃａｖｉｔｙ）製作のための別途の工程の省略ができるため、工程の単純化を図ることができるという効果がある。
【００７１】
第４に、本発明によると、ＭＥＭＳセンサーのウェーハでない平らなキャップウェーハに金属配線工程を介して配線（パッド、内部配線）を形成することによって、配線のみならず、ロジックチップ製作工程をキャップウェーハ製作工程で行うことができ、これを介してＭＥＭＳセンサーの高集積化を図ることができる。
【００７２】
第５に、本発明によると、ＭＥＭＳセンサーウェーハにソーイング工程を用いて、開放ライン用トレンチを形成した後、バックグラインディング工程の際に、自動的に前記トレンチを完全開放させてキャップウェーハの整列パッドが露出する開放ラインを形成することによって、これまでの工程同様、ＭＥＭＳセンサーのウェーハの背面に別途の整列マーク工程を必要としないという効果がある。
【００７３】
第６に、本発明によると、ＭＥＭＳセンサーウェーハの全面にソーイング工程を用いてキャップウェーハの整列パッドＡＰ１〜ＡＰ８に対応する部位に深いトレンチ（開放ラインを形成するトレンチ）を予め形成した後、ＭＥＭＳセンサーウェーハに対するダイシング工程を行うことによって前記ダイシング工程の際、発生することができる整列パッドＡＰ１〜ＡＰ８の損傷を低減させることができるという効果がある。
【００７４】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態に係るＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子のパッケージ構造を示す平面図である。
【図２】図１に示すＩ−Ｉ’の切り取り線に沿って示す断面図である。
【図３】図２に示すキャップウェーハを示す断面図である。
【図４】図２に示すＭＥＭＳセンサーを示す断面図である。
【図５】本発明の実施形態に係るＭＥＭＳ素子のパッケージの製造方法を示すフローチャートである。
【図６】図５に示すステップ「Ｓ５１」を説明するために示す平面図である。
【図７Ａ】図６に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。
【図７Ｂ】図６に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。
【図７Ｃ】図６に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。
【図７Ｄ】図６に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。
【図８】図６に示すキャップウェーハに対応するＭＥＭＳセンサーを示す平面図である。
【図９】図６に示すキャップウェーハと図８に示すＭＥＭＳセンサーとの組み合わせ状態を示す平面図である。
【図１０】図５に示すステップ「Ｓ５２」を説明するために示す平面図である。
【図１１Ａ】図１０に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。
【図１１Ｂ】図１０に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。
【図１１Ｃ】図１０に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。
【図１１Ｄ】図１０に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。
【図１２】図１０に示すキャップウェーハに対応するＭＥＭＳセンサーを示す平面図である。
【図１３】図１０に示すキャップウェーハと図１２に示すＭＥＭＳセンサーとを組み合わせた状態を示す平面図である。
【図１４】図５に示すステップ「Ｓ５３」を説明するために示す平面図である。
【図１５Ａ】図１４に示すIV−IV’の切り取り線に沿って示す工程を説明するための断面図である。
【図１５Ｂ】図１４に示すIV−IV’の切り取り線に沿って示す工程を説明するための断面図である。
【図１５Ｃ】図１４に示すIV−IV’の切り取り線に沿って示す工程を説明するための断面図である。
【図１６】図１４に示すキャップウェーハに対応するＭＥＭＳセンサーを示す平面図である。
【図１７】図１４に示すキャップウェーハと図１６に示すＭＥＭＳセンサーとを組み合わせた状態を示す平面図である。
【図１８】図５に示すステップ「Ｓ５４」を説明するために示す断面図である。
【図１９Ａ】図１８に示すV−V’の切り取り線に沿って示す工程を説明するための断面図である。
【図１９Ｂ】図１８に示すV−V’の切り取り線に沿って示す工程を説明するための断面図である。
【図１９Ｃ】図１８に示すV−V’の切り取り線に沿って示す工程を説明するための断面図である。
【図１９Ｄ】図１８に示すV−V’の切り取り線に沿って示す工程を説明するための断面図である。
【図２０】図１８に示すキャップウェーハに対応するＭＥＭＳセンサーを示す平面図である。
【図２１】図１８に示すキャップウェーハと図２０に示すＭＥＭＳセンサーとを組み合わせた状態を示す平面図である。
【図２２Ａ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｂ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｃ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｄ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｅ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｆ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｇ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｈ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｉ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２２Ｊ】図５に示すステップ「Ｓ５５」及び「Ｓ５６」を説明するために示す断面図である。
【図２３Ａ】図５に示すステップ「Ｓ５７」〜「Ｓ５９」を説明するために示す断面図である。
【図２３Ｂ】図５に示すステップ「Ｓ５７」〜「Ｓ５９」を説明するために示す断面図である。
【図２３Ｃ】図５に示すステップ「Ｓ５７」〜「Ｓ５９」を説明するために示す断面図である。
【図２３Ｄ】図５に示すステップ「Ｓ５７」〜「Ｓ５９」を説明するために示す断面図である。
【符号の説明】
【００７６】
１〜８，ＩＰ１〜ＩＰ８      内部パッド
１’〜８’          外部パッド
１１                ＳＯＩ基板
１２                絶縁膜
１３                シリコン層
１４                ハードマスク
１５                第１トレンチ
１６                第２トレンチ
１７                保護膜
１８                空洞
２１                シリコン酸化層
２２                Ａｌ層
２４                絶縁膜
２６                Ａｌ層
２７                シード層
２９                パターン
１００              ＭＥＭＳセンサーウェーハ（第２基板）
２００              キャップウェーハ（第１基板）
１２Ａ              １次パターニングされた絶縁膜
１２Ｂ              ２次パターニングされた絶縁膜
１３Ａ              １次パターニングされたシリコン層
１３Ｂ              ２次パターニングされたシリコン層
１３Ｃ              ３次パターニングされたシリコン層
１４Ａ              ハードマスクパターン
１５Ｂ              拡張された開放ライン
１６Ａ              拡張された第２トレンチ
１７Ａ              保護膜パターン
２２Ａ              １次パターニングされたＡｌ層
２４Ａ              平坦化された絶縁膜
２４Ｂ              パターニングされた絶縁膜
２６Ａ              整列パッド用パターン
ＡＰ１〜ＡＰ８      整列パッド
ＢＢ１〜ＢＢ８      接合バンプ
ＨＳ                ハーメチックシール用隔壁
Ｍ１                内部配線
ＭＰ                流動部
ＰＭ                感光膜パターン
ＰＭ１              第１感光膜パターン
ＰＭ２              第２感光膜パターン
ＰＭ３              第３感光膜パターン
ＰＭ４              第４感光膜パターン
ＳＬ                シールライン
Ｖ１〜Ｖ８          第１プラグ
Ｖ１’〜Ｖ８’      第２プラグ
【図１】
0005543683.tif 000002
【図２】
0005543683.tif 000003
【図３】
0005543683.tif 000004
【図４】
0005543683.tif 000005
【図５】
0005543683.tif 000006
【図６】
0005543683.tif 000007
【図７Ａ】
0005543683.tif 000008
【図７Ｂ】
0005543683.tif 000009
【図７Ｃ】
0005543683.tif 000010
【図７Ｄ】
0005543683.tif 000011
【図８】
0005543683.tif 000012
【図９】
0005543683.tif 000013
【図１０】
0005543683.tif 000014
【図１１Ａ】
0005543683.tif 000015
【図１１Ｂ】
0005543683.tif 000016
【図１１Ｃ】
0005543683.tif 000017
【図１１Ｄ】
0005543683.tif 000018
【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
0005543683.tif 000022
【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
0005543683.tif 000026
【図１８】
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【図１９Ａ】
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【図１９Ｂ】
0005543683.tif 000029
【図１９Ｃ】
0005543683.tif 000030
【図１９Ｄ】
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【図２０】
0005543683.tif 000032
【図２１】
0005543683.tif 000033
【図２２Ａ】
0005543683.tif 000034
【図２２Ｂ】
0005543683.tif 000035
【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
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【図２２Ｆ】
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【図２２Ｇ】
0005543683.tif 000040
【図２２Ｈ】
0005543683.tif 000041
【図２２Ｉ】
0005543683.tif 000042
【図２２Ｊ】
0005543683.tif 000043
【図２３Ａ】
0005543683.tif 000044
【図２３Ｂ】
0005543683.tif 000045
【図２３Ｃ】
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【図２３Ｄ】
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