(57)【特許請求の範囲】
【請求項１】
電圧を印加することにより電気抵抗が変化する抵抗体と、
前記抵抗体に所定の電圧を印加するための電圧印加用の電極と
を有するメモリ素子であって、
前記抵抗体は、Ｗ層を有し希土類元素を含有した層状三角格子構造の化合物で構成され、外部から電場を作用させることによりＷ層中に正電荷の役割を有する領域と負電荷の役割を有する領域を生じさせて電気双極子の状態を制御し、該電気双極子の状態に応じて異なる電気抵抗を生じさせるものであり、
前記抵抗体を、Ｒを、Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ceから選ばれる少なくとも１種類の元素、
Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、
ｎを１以上の整数、
ｍを０以上の整数、
δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される層状三角格子構造を有する化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物で構成したメモリ素子。
【請求項２】
前記電圧印加用の電極は２つ１組として前記抵抗体を挟んで対向させて設けるとともに、前記電圧印加用の電極を前記抵抗体の電気抵抗を検出するための電圧検出用の電極と兼用している請求項１に記載のメモリ素子。
【請求項３】
前記電圧印加用の電極は、前記抵抗体を構成している前記化合物のｃ軸方向に離隔させ
て設けている請求項２に記載のメモリ素子。
【請求項４】
電圧を印加することにより電気抵抗が変化する抵抗体と、
前記抵抗体に所定の電圧を印加するための電圧印加用の電極と
を有するメモリ素子の製造方法であって、
前記抵抗体は、Ｗ層を有し希土類元素を含有した層状三角格子構造の化合物で構成され、外部から電場を作用させることによりＷ層中に正電荷の役割を有する領域と負電荷の役割を有する領域を生じさせて電気双極子の状態を制御し、該電気双極子の状態に応じて異なる電気抵抗を生じさせるものであり、
前記抵抗体を、Ｒを、Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ceから選ばれる少なくとも１種類の元素、
Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、
ｎを１以上の整数、
ｍを０以上の整数、
δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される層状三角格子構造を有する化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物で形成する工程を有するメモリ素子の製造方法。
【請求項５】
電圧を印加することにより電気抵抗が変化する抵抗体と、
前記抵抗体に所定の電圧を印加するための電圧印加用の電極と
をそれぞれ有する複数のメモリ素子を備えた記憶装置であって、
前記抵抗体は、Ｗ層を有し希土類元素を含有した層状三角格子構造を有する化合物で構成され、外部から電場を作用させることによりＷ層中に正電荷の役割を有する領域と負電荷の役割を有する領域を生じさせて電気双極子の状態を制御し、該電気双極子の状態に応じて異なる電気抵抗を生じさせるものであり、
前記抵抗体を、Ｒを、Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ceから選ばれる少なくとも１種類の元素、
Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、
ｎを１以上の整数、
ｍを０以上の整数、
δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される層状三角格子構造を有する化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物で構成した記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子及びその製造方法、並びにメモリ素子を備えた記憶装置に関する。
【背景技術】
【０００２】
従来、電子計算機では、いわゆるＤＲＡＭ(Dynamic Random Access Memory)と呼ばれている記憶装置が一般的に用いられている。【０００３】
このＤＲＡＭは、半導体基板に形成したコンデンサとトランジスタで構成しており、トランジスタによってコンデンサに蓄積する電荷量を制御することにより、「０」または「１」の１ビット分のデータを記憶している。【０００４】
ＤＲＡＭでは、コンデンサに蓄積した電荷が経時的に減少するために、一定時間ごとにコンデンサに対して再充電を行って、記憶しているデータを保持するリフレッシュ処理が必要となっている。【０００５】
また、最近では、ＤＲＡＭのようにリフレッシュ処理を行うことなくデータを長期間記憶可能とした、いわゆるＭＲＡＭ(Magnetroresistive Random Access Memory)も用いられるようになっている。【０００６】
ＭＲＡＭでは、自由な方向に磁化可能とした自由磁化層と、一定の方向に磁化された固定磁化層とを積層させて、強磁性トンネル接合素子を形成しており、この強磁性トンネル接合素子で「０」または「１」の１ビット分のデータを記憶している。【０００７】
すなわち、強磁性トンネル接合素子では、自由磁化層の磁化の方向と固定磁化層の磁化の方向とが平行状態となっている場合と、反平行状態となっている場合とで電気抵抗の大きさが異なっており、この異なる電気抵抗の状態を利用して１ビット分のデータを記憶している（例えば、特許文献１参照。）。【０００８】
したがって、ＭＲＡＭでは、自由磁化層を所定の方向に向けて磁化することによりデータを書き込むことができる。
【特許文献１】特開平１１−０９７７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＭＲＡＭでは、自由磁化層を所定の方向に向けて磁化するために、アンペールの法則に基づいて所定の電流を流しており、しかも、自由磁化層に所定の閾値以上の磁場を作用させる必要があるため、比較的大きな電流を流す必要があって、消費電力が大きいという問題があった。【００１０】
また、ＤＲＡＭの場合でも、リフレッシュ処理にともなって電力が消費されるため、消費電力をより小さくすることが困難となっていた。【００１１】
本発明者らは、希土類元素を含有した層状三角格子構造を有する化合物の研究を行う中で、この化合物の誘電特性を利用することにより消費電力の小さいメモリ素子を提供できることに思い至り、本発明を成したものである。
【課題を解決するための手段】
【００１２】
本発明のメモリ素子では、電圧を印加することにより電気抵抗が変化する抵抗体と、この抵抗体に所定の電圧を印加するための電圧印加用の電極とを有するメモリ素子であって、前記抵抗体は、Ｗ層を有し希土類元素を含有した層状三角格子構造の化合物で構成され、外部から電場を作用させることによりＷ層中に正電荷の役割を有する領域と負電荷の役割を有する領域を生じさせて電気双極子の状態を制御し、該電気双極子の状態に応じて異なる電気抵抗を生じさせるものであり、前記抵抗体を、Ｒを、Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ceから選ばれる少なくとも１種類の元素、Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、ｎを１以上の整数、ｍを０以上の整数、δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される層状三角格子構造を有する化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物で構成することとした。
【００１３】
さらに、本発明のメモリ素子では以下の点にも特徴を有するものである。すなわち、
（１）電圧印加用の電極は２つ１組として抵抗体を挟んで対向させて設けるとともに、電圧印加用の電極を抵抗体の電気抵抗を検出するための電圧検出用の電極と兼用していること。
（２）電圧印加用の電極は抵抗体を構成している化合物のｃ軸方向に離隔させて設けたこと。
【００１４】
また、本発明のメモリ素子の製造方法では、電圧を印加することにより電気抵抗が変化する抵抗体と、抵抗体に所定の電圧を印加するための電圧印加用の電極とを有するメモリ素子の製造方法であって、前記抵抗体は、Ｗ層を有し希土類元素を含有した層状三角格子構造の化合物で構成され、外部から電場を作用させることによりＷ層中に正電荷の役割を有する領域と負電荷の役割を有する領域を生じさせて電気双極子の状態を制御し、該電気双極子の状態に応じて異なる電気抵抗を生じさせるものであり、前記抵抗体を、Ｒを、Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ceから選ばれる少なくとも１種類の元素、Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、ｎを１以上の整数、ｍを０以上の整数、δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される層状三角格子構造を有する化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物で形成する工程を有することとした。
【００１５】
また、本発明の記憶装置では、電圧を印加することにより電気抵抗が変化する抵抗体と、抵抗体に所定の電圧を印加するための電圧印加用の電極とをそれぞれ有する複数のメモリ素子を備えた記憶装置であって、前記抵抗体は、Ｗ層を有し希土類元素を含有した層状三角格子構造を有する化合物で構成され、外部から電場を作用させることによりＷ層中に正電荷の役割を有する領域と負電荷の役割を有する領域を生じさせて電気双極子の状態を制御し、該電気双極子の状態に応じて異なる電気抵抗を生じさせるものであり、前記抵抗体を、Ｒを、Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ceから選ばれる少なくとも１種類の元素、Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、ｎを１以上の整数、ｍを０以上の整数、δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される層状三角格子構造を有する化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物で構成することとした。
【発明の効果】
【００１６】
本発明によれば、抵抗体の異なる抵抗値を利用して所定のデータを記憶するメモリ素子及びその製造方法、並びにメモリ素子を備えた記憶装置において、抵抗体を希土類元素を含有した層状三角格子構造を有する化合物で構成することにより、抵抗体に所定の電圧を印加することにより電気抵抗を変化させて、データを記憶させることができる。【００１７】
しかも、この抵抗体を用いて形成したメモリ素子では、リフレッシュ処理が不要となることにより消費電力の低減を図ることができ、さらに、抵抗体が微細化することができることによって、小型化による消費電力の低減を図ることもできる。
【図面の簡単な説明】
【００１８】
【図１】図１は層状三角格子構造を有する化合物の平面視における各元素の配置の概略説明図である。
【図２】図２は層状三角格子構造を有する化合物の側面視における各元素の配置の概略説明図である。
【図３】図３は本発明の実施形態にかかるメモリ素子の概略模式図である。
【図４】図４は他の実施形態のメモリ素子の概略模式図である。
【図５】図５は他の実施形態のメモリ素子の概略模式図である。
【図６】図６は他の実施形態のメモリ素子の概略模式図である。
【図７】図７は他の実施形態のメモリ素子の概略模式図である。
【図８】図８は他の実施形態のメモリ素子の概略模式図である。
【図９】図９は本発明の実施形態にかかる記憶装置の概略模式図である。
【符号の説明】
【００１９】
10,40,70  絶縁基板
21,21",51,81  第１電極
22,22',22",52,82  第２電極
30,30',30",60,90  抵抗体
【発明を実施するための最良の形態】
【００２０】
本発明のメモリ素子及びその製造方法、並びにメモリ素子を備えた記憶装置では、電圧を印加することにより電気抵抗が変化する抵抗体を用いてメモリ素子を構成しているものである。【００２１】
特に、抵抗体は、希土類元素を含有した層状三角格子構造を有する化合物で構成したものである。【００２２】
具体的には、Ｒを、Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ceから選ばれる少なくとも１種類の元素、Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、ｎを１以上の整数、ｍを０以上の整数、δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物である。
【００２３】
以下において、ＲをLuとし、Ma及びMbをFeとしたLuFe2O4を代表例として、層状三角格子構造を有する化合物を説明する。【００２４】
LuFe2O4は、以下の手順により生成できる。
（１）酸化ルテチウム(Lu2O3)と酸化鉄(III)(Fe2O3)とを１：２の割合で混合するとともに、ボールミルで約１時間混合し、混合物を生成する。
（２）前記混合物を所定形状に成形して、酸素雰囲気下で、24時間、800℃に加熱して仮焼成体を生成する。
（３）ＦＺ(Floating Zone)法によって前記仮焼成体を本焼成することにより、単結晶のLuFe2O4とする。このとき、一酸化炭素と二酸化炭素の混合ガスであるCO−CO2混合ガスの雰囲気下で結晶成長させている。【００２５】
なお、単結晶を生成する本焼成では、CO−CO2混合ガスの代わりにCO2−H2混合ガスを用いてもよく、還元雰囲気で酸素分圧を制御しながら焼成することにより酸素の量を調整している。【００２６】
単結晶のLuFe2O4の結晶構造について、図１及び図２を用いて説明する。なお、説明の便宜上、LuFe2O4の結晶構造は、結晶中のFeイオンにおいてFe3+とFe2+の規則構造が出現していない、いわゆる電荷秩序化前の状態としている。【００２７】
図１は、平面視における各元素の配置の概略説明図であり、元素Ａの三角格子と、元素Ｂの三角格子と、元素Ｃの三角格子の位置関係を示している。以下において、元素Ａの三角格子における格子点の位置を「Ａ位置」、元素Ｂの三角格子における格子点の位置を「Ｂ位置」、元素Ｃの三角格子における格子点の位置を「Ｃ位置」と呼ぶこととする。【００２８】
図２は、側面視における各元素の配置の概略説明図であり、最上層から下方に向けて以下の順番で所定の位置に各元素が位置している。
Lu−Ｂ位置
O −Ｃ位置
Fe−Ｃ位置
O −Ｂ位置
O −Ｃ位置
Fe−Ｂ位置
O −Ｂ位置
Lu−Ｃ位置
O −Ａ位置
Fe−Ａ位置○
O −Ｃ位置○
O −Ａ位置○
Fe−Ｃ位置○
O −Ｃ位置
Lu−Ａ位置
O −Ｂ位置
Fe−Ｂ位置
O −Ａ位置
O −Ｂ位置
Fe−Ａ位置
O −Ａ位置
Lu−Ｂ位置【００２９】
このうち、○印を付した４層で構成される部分をＷ層(W-Layer)と呼んでおり、このＷ層を有していることがLuFe2O4の特徴点となっている。【００３０】
また、LuFe2O4以外の層状三角格子構造を有する化合物でも同様にＷ層が形成されていることが知られている。【００３１】
Ｗ層は三角格子の積層構造となっており、LuFe2O4において同数のFe2+とFe3+とを存在させることにより、電荷のフラストレーションを生じさせている。【００３２】
これにより、LuFe2O4では、Ｗ層中においてFe3+の多い領域が正電荷の役割を持ち、一方、Fe2+の多い領域が負電荷の役割を持つこととなって、電気双極子（電気分極）が現れることとなっている。【００３３】
しかも、LuFe2O4では、外部から電場を作用させることにより電気双極子の状態を制御でき、この電気双極子の状態に応じてLuFe2O4が異なる電気抵抗を有することとなっている。【００３４】
このように、希土類元素を含有した層状三角格子構造を有する化合物はＷ層を有するとともに、外部から加えた電場によってＷ層中の電荷秩序構造を制御して異なる電気抵抗の状態を生じさせることができることから、メモリ素子を構成できる。【００３５】
すなわち、本発明のメモリ素子は、図３に示すように、所定の絶縁基板10上に第１電極21と、抵抗体30と、第２電極22とを下から順次積層させて形成しており、第１電極21と第２電極22を所定の電位として抵抗体30に電場を作用させることにより抵抗体30の電気抵抗を変更可能としている。【００３６】
第１電極21と第２電極22には、図示しない電圧印加装置を接続して、第１電極21と第２電極22の間の抵抗体30に所定の電場を作用させることとしている。【００３７】
すなわち、電圧印加装置では、第１電極21の方を第２電極22よりも高電位とするか、第２電極22の方を第１電極21よりも高電位とするかによって抵抗体30に作用させる電場の向きを調整し、抵抗体30を電気抵抗の異なる２つの状態に変更可能としている。ただし、抵抗体30の電気抵抗を変更するためには、所定の閾値以上の電場を抵抗体30に作用させる必要がある。【００３８】
第１電極21及び第２電極22は、AuやCuなどの導電性の高い金属を用いて構成している。【００３９】
抵抗体20は、本実施形態ではLuFe2O4としている。なお、抵抗体20はLuFe2O4に限定するものではなく、Ｒを、In,Sc,Y,Dy,Ho,Er,Tm,Yb,Lu,Ti,Ca,Sr,Ce,Sn,Hfから選ばれる少なくとも１種類の元素、Ma及びMbを、Ti,Mn,Fe,Co,Cu,Ga,Zn,Al,Mg,Cdから重複を許して選ばれる少なくとも１種類の元素、ｎを１以上の整数、ｍを０以上の整数、δを０以上0.2以下の実数として、(RMbO3-δ)n(MaO)mとして表される層状三角格子構造を有する化合物、またはその化合物のＲの一部を正二価以下の元素により置換した化合物を用いることができる。以下においては、抵抗体20はLuFe2O4として説明する。【００４０】
上述したメモリ素子は、次のようにして形成することができる。【００４１】
まず、絶縁基板10上にスパッタ法などによって第１金属層を形成する。【００４２】
次いで、この第１金属層上に微粒子状としたLuFe2O4を用いて、ＣＶＤ(Chemical Vapor Deposition)法、スパッタ法、ＭＢＥ(Molecular Beam Epitaxy)法、あるいはエアロゾルデポジション法などによって形成して抵抗体層を形成する。【００４３】
次いで、この抵抗体層上にスパッタ法などによって第２金属層を形成する。【００４４】
その後、この第２金属層の上面にエッチング用のマスクを形成して、エッチングあるいは電子線リソグラフィーにより第２金属層と、抵抗体層と、第１金属層を順次エッチングすることにより、第１電極21、抵抗体30、第２電極22を形成している。なお、抵抗体層は、LuFe2O4の単結晶である方が望ましいが、多結晶であってもよい。【００４５】
抵抗体層を形成する場合には、LuFe2O4のｃ軸方向を、第１電極21と第２電極22の対向方向に一致させている。なお、LuFe2O4のｃ軸方向は、第１電極21と第２電極22の対向方向に必ずしも完全に一致させておく必要はなく、少なくともLuFe2O4のｃ軸方向が、第１電極21と第２電極22の対向方向と直交していなければよい。【００４６】
このように、抵抗体に希土類元素を含有した層状三角格子構造を有する化合物を用いることにより、抵抗体の電気抵抗を容易に切り替えることができるので、消費電力の小さいメモリ素子とすることができる。【００４７】
特に、抵抗体に所定の電圧を印加する２つ１組の第１電極21と第２電極22を、化合物のｃ軸方向に離隔させて設けることにより、第１電極21と第２電極22で形成した電場によって抵抗体30の電気抵抗を効果的に変えることができ、さらなる低消費電力化を図ることができる。【００４８】
図１に示したメモリ素子では、第１電極21と第２電極22、及び抵抗体30の幅寸法を同寸法としているが、例えば、図４に示すように、第２電極22'を第１電極21及び抵抗体30よりも小さい幅寸法としてもよい。【００４９】
さらには、図５に示すように、第２電極22'を抵抗体30'よりも小さい幅寸法とするとともに、抵抗体30'を第１電極21よりも小さい幅寸法としてもよい。【００５０】
あるいは、図６に示すように、第１電極21"と第２電極22"の幅寸法を、抵抗体30"の幅寸法よりも小さくしてもよい。【００５１】
また、第１電極21と第２電極22は上下方向に離隔させて形成する場合だけでなく、例えば、図７に示すように、絶縁基板40の面方向に所定寸法だけ離隔させて第１電極51と第２電極52を設け、第１電極51と第２電極52の間に希土類元素を含有した層状三角格子構造を有する化合物からなる抵抗体60を設けてもよい。【００５２】
この場合、絶縁基板40上には、微粒子状としたLuFe2O4を用いて、ＣＶＤ法、スパッタ法、ＭＢＥ法、あるいはエアロゾルデポジション法などによって抵抗体層をあらかじめ形成し、この抵抗体層を電子線リソグラフィーなどによって所定のセル形状として抵抗体60を形成している。【００５３】
その後、絶縁基板40上には、スパッタ法などによって金属層を形成して抵抗体60を被覆し、第１電極51及び第２電極52を形成するためのエッチング用の第１マスクを形成して金属層をエッチングすることにより、絶縁基板40の面方向に第１電極51と、抵抗体60と、第２電極52を配設している。なお、抵抗体60を第１電極51と第２電極52よりも先に形成するのではなく、第１電極51と第２電極52を抵抗体60よりも先に形成してもよい。【００５４】
ここで、図７に示すように絶縁基板40の面方向に第１電極51と、抵抗体60と、第２電極52を配設する場合には、抵抗体60を構成する化合物のｃ軸方向を絶縁基板40の面方向としている。【００５５】
すなわち、表面の結晶面を調整した絶縁基板40を用いて抵抗体60を形成することにより、抵抗体60を構成する化合物のｃ軸方向を絶縁基板10の面方向とすることができる。本実施形態では、絶縁基板40にはScAlMgO4を用いている。【００５６】
上述した実施形態では、第１電極21,51と第２電極22,52によって抵抗体30,60に作用させる電場の方向が、絶縁基板10の垂直方向と、絶縁基板40の面方向とのいずれかとなっているが、場合によっては、図８に示すように、絶縁基板70の上面に設けた第１電極81に対して、抵抗体90を挟んで第２電極82を斜め上方位置に設けてもよい。【００５７】
上述したメモリ素子を用いて記憶装置を構成することができる。記憶装置では、図９に示すように、記憶容量に応じた数のメモリ素子ｍを行列状に配設している。【００５８】
メモリ素子ｍの第１電極には第１配線101を接続し、メモリ素子ｍの第２電極には、制御用トランジスタｔを介して第２配線102を接続している。【００５９】
本実施形態の記憶装置では、図９中において縦方向に並んだメモリ素子ｍは１本の第１配線101を共用しており、図９中において横方向に並んだメモリ素子ｍは１本の第２配線102を共用している。【００６０】
第１配線101は第１ドライバ回路103に接続し、第２配線102は第２ドライバ回路104にして、第１ドライバ回路103と第２ドライバ回路104によって、第１配線101及び第２配線102を介してメモリ素子ｍに所定の電場を作用させるようにしている。【００６１】
第１ドライバ回路103と第２ドライバ回路104は、それぞれ図示しない主制御部から入力された制御信号によって制御している。【００６２】
制御用トランジスタｔのゲートには、それぞれ制御信号線105を接続しており、この制御信号線105は第３ドライバ回路106に接続して、第３ドライバ回路106から制御信号線105に出力された制御信号によって制御用トランジスタｔのオン・オフの切替制御を行っている。【００６３】
図９中において横方向に並んだ制御用トランジスタｔは１本の制御信号線105を共用している。第３ドライバ回路106も図示しない主制御部から入力された制御信号によって制御している。【００６４】
このように構成した記憶装置において所定のデータを記憶する場合には、第１ドライバ回路103で所定のデータを記憶するメモリ素子ｍに接続した第１配線101を第１の電位とし、第２ドライバ回路104で所定のデータを記憶するメモリ素子ｍに接続した第２配線102を第２の電位として、第３ドライバ回路106で所定のデータを記憶するメモリ素子ｍに接続した制御用トランジスタｔにオン信号を入力している。【００６５】
したがって、第１の電位となった第１電極と、第２の電位となった第２電極によって、メモリ素子ｍの抵抗体に所定の電場を作用させることができ、抵抗体の電気抵抗を所定の電気抵抗としている。【００６６】
なお、図９中において横方向に並んだ制御用トランジスタｔは１本の制御信号線105を共用しているため、所定のデータを記憶するメモリ素子ｍに接続した制御用トランジスタｔだけでなく、横方向に並んだ全ての制御用トランジスタｔがオン状態となっている。【００６７】
このとき、所定のデータを記憶するメモリ素子ｍ以外のメモリ素子ｍには、第１ドライバ回路103と第２ドライバ回路104によって、それぞれのメモリ素子ｍの第１電極と第２電極を同電位とすることにより、メモリ素子ｍに無意味なデータが書き込まれることを防止している。【００６８】
一方、所定のメモリ素子ｍからデータを読み出す場合には、第３ドライバ回路106でデータを読み出すメモリ素子ｍに接続した制御用トランジスタｔにオン信号を入力し、第１ドライバ回路103と第２ドライバ回路104とによって第１配線101及び第２配線102を介してデータを読み出すメモリ素子ｍに所定の読み出し用の電流を流している。【００６９】
そして、この読み出し用の電流の値を第１ドライバ回路103または第２ドライバ回路104で検出し、この電流の値と所定の閾値との比較を行って、メモリ素子ｍの抵抗状態を検出してデータを読み出している。【００７０】
なお、メモリ素子ｍからデータを読み出す際には、メモリ素子ｍにおける抵抗体において抵抗状態が変化する電場よりも小さい電場でが作用する状態として、データの読み出しにともなってメモリ素子ｍで記憶されているデータが書き換えられないようにしている。【００７１】
このように、メモリ素子ｍでは、データを書き込む場合と、データを読み出す場合とで第１電極及び第２電極を共用し、第１電極と第２電極を抵抗体の電気抵抗を検出するための電圧検出用の電極としても用いることにより、メモリ素子ｍの構造が複雑化することを防止でき、極めて容易にメモリ素子ｍを形成することができる。
【産業上の利用可能性】
【００７２】
本発明によれば、低消費電力のメモリ装置を提供できる。
【図１】
0005467241.tif 000002
【図２】
0005467241.tif 000003
【図３】
0005467241.tif 000004
【図４】
0005467241.tif 000005
【図５】
0005467241.tif 000006
【図６】
0005467241.tif 000007
【図７】
0005467241.tif 000008
【図８】
0005467241.tif 000009
【図９】
0005467241.tif 000010