(57)【特許請求の範囲】
【請求項１】
行列状に配置され、入射光量に応じた画素信号を出力する複数の画素部と、
前記複数の画素部を駆動する駆動信号、および、前記複数の画素部を行単位に選択する選択信号を生成し、前記画素部に行毎に供給する垂直走査回路と、
前記複数の画素部の列毎に設けられ、前記画素部から出力される前記画素信号を転送するための列信号線と、
前記列信号線毎に設けられ、前記列信号線から転送される前記画素信号を記憶するための複数の記憶部と、
前記列信号線毎に設けられ、相関二重検出により、前記記憶部に記憶された前記画素信号からノイズを除去するＣＤＳ回路とを備え、
前記画素部は、
入射光量に応じた電荷を生成するフォトダイオードと、
前記フォトダイオードに接続された転送トランジスタと、
前記フォトダイオードから前記転送トランジスタを介して転送された電荷を電圧信号に変換するフローティングディフュージョンと、
前記フローティングディフュージョンをリセットするリセットトランジスタと、
前記フローティングディフュージョンにゲートが接続され、前記電圧信号および前記フローティングディフュージョンがリセットされたときのリセット信号を前記画素信号として出力する出力トランジスタとを備え、
各行に供給される前記駆動信号の有効期間の長さは同じであり、
前記垂直走査回路は、各駆動信号の有効期間内に、他の行に対する駆動信号の有効期間を開始し、
前記列信号線に、異なる行の前記リセット信号と前記電圧信号とが一行分ずつ交互に出力される
固体撮像素子。
【請求項２】
前記駆動信号は、前記リセットトランジスタを駆動するリセットゲート駆動信号、または、前記転送トランジスタを駆動する転送ゲート駆動信号を含む
請求項１に記載の固体撮像素子。
【請求項３】
前記垂直走査回路は、
一の行の前記画素部に前記リセットゲート駆動信号を供給し、他の行の前記画素部に前記リセットゲート駆動信号を供給した後に、前記一の行の前記画素部に前記転送ゲート駆動信号を供給する
請求項２に記載の固体撮像素子。
【請求項４】
前記垂直走査回路は、前記駆動信号の有効期間の一部で同じ行に対する前記選択信号を供給し、前記画素信号を列信号線に出力させる
請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項５】
前記垂直走査回路は、前記駆動信号の有効期間の終了直前の所定期間に、同じ行に対する前記選択信号を供給し、前記画素信号を列信号線に出力させる
請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項６】
各列において、
一の行の前記画素部から出力された前記リセット信号を一の記憶部に記憶した後に、
他の行の前記画素部から出力された前記電圧信号を他の記憶部に記憶する
請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記画素信号を記憶する前記記憶部を選択するメモリ走査回路をさらに備え、
前記メモリ走査回路は、前記垂直走査回路と同期して、前記リセット信号および前記電圧信号をそれぞれ記憶させる前記記憶部を選択する
請求項１〜６のいずれか１項に記載の固体撮像素子。
【請求項８】
前記列信号線は、前記出力トランジスタとともにソースフォロア回路を構成する負荷トランジスタを備え、
前記ソースフォロア回路は、前記複数の画素部からの前記画素信号を前記列信号線に順に出力する
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項９】
前記列信号線は、前記出力トランジスタとともに電流増幅型アンプ回路を構成する負荷トランジスタを備え、
前記電流増幅型アンプ回路は、前記複数の画素部からの前記画素信号を前記列信号線に順に出力する
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項１０】
前記複数の記憶部は、前記複数の画素部と同数個配置され、
前記画素信号は、前記画素信号が出力された前記画素部に対応する前記記憶部に記憶される
請求項１〜９のいずれか１項に記載の固体撮像素子。
【請求項１１】
固体撮像素子の駆動方法であって、
前記固体撮像素子は、
行列状に配置され、入射光量に応じた画素信号を出力する複数の画素部と、
前記複数の画素部を駆動する駆動信号、および、前記複数の画素部を行単位に選択する選択信号を生成し、前記画素部に行毎に供給する垂直走査回路と、
前記複数の画素部の列毎に設けられ、前記画素部から出力される前記画素信号を転送するための列信号線と、
前記列信号線毎に設けられ、前記列信号線から転送される前記画素信号を記憶するための複数の記憶部と、
前記列信号線毎に設けられ、相関二重検出により、前記記憶部に記憶された前記画素信号からノイズを除去するＣＤＳ回路とを備え、
各行に供給される前記駆動信号の有効期間の長さは同じであり、
前記垂直走査回路は、各駆動信号の有効期間内に、他の行に対する前記駆動信号の有効期間を開始し、
前記画素信号は、前記画素部のフローティングディフュージョンにより入射光量に応じた電荷を電圧信号に変換した電圧信号と、前記フローティングディフュージョンをリセットしたときのリセット信号とを含み、
前記列信号線に、異なる行の前記リセット信号と前記電圧信号とが一行分ずつ交互に出力される
固体撮像素子の駆動方法。
【請求項１２】
前記駆動信号は、前記画素部のリセットトランジスタを駆動するリセットゲート駆動信号と、前記画素部の転送トランジスタを駆動する転送ゲート駆動信号とを含み、
前記垂直走査回路は、一の行の前記画素部に前記リセットゲート駆動信号を供給し、他の行の前記画素部に前記リセットゲート駆動信号を供給した後に、前記一の行の前記画素部に前記転送ゲート駆動信号を供給する
請求項１１に記載の固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ等に用いられる固体撮像素子に関し、特に、ＭＯＳイメージセンサの画質改善に関する技術である。
【背景技術】
【０００２】
従来のＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサのシャッター方式は、全画素で同時にフォトダイオードの信号電荷を転送領域に転送し、その後順次読み出しを行うグローバルシャッター方式である。そのため、ＣＣＤイメージセンサでは、全画素で同時刻の画像を得ることができる。
【０００３】
これに対し、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを用いたＭＯＳイメージセンサのシャッター方式は、行走査によりフォトダイオードからの信号読出しを行うローリングシャッター方式である。これまでのＭＯＳイメージセンサにおいては、ローリングシャッターが一般的であり、この点は、グローバルシャッターを基本とするＣＣＤイメージセンサとの主な違いの一つである（例えば、特許文献１）。
【０００４】
図５は、特許文献１に記載の固体撮像素子の動作タイミングを示すタイミングチャートである。この固体撮像素子は、奇数行と偶数行の２セットのブロックを持ち、画素からメモリへの信号転送は複数行ずつブロックに分割し、ブロック毎にリセットゲート駆動と転送ゲート駆動を行い、その後メモリへ順次転送する方式となっている。
【０００５】
例えば、図８の２行目（１）〜（９）のタイミングをみるとＰＲＥＳ２、ＰＳＥＬ２、ＰＴＸ２、ＰＣ０Ｒ、ＰＴ２が激しく動いている最中にＨ１、Ｈ２、Ｈ３、ＰＣＨＲＥＳも同時に激しく動いている。これは、２行目の画素信号の回路ブロックに含まれる偶数行用のＣＴ群に転送している最中にも同時並行して、１行目の画素データが回路ブロックに含まれる奇数行用のＣＴ群から水平走査されながら読み出される動作である。
【０００６】
また、図８の３行目（１）〜（９）のタイミングになるとＰＲＥＳ３、ＰＳＥＬ３、ＰＴＸ３、ＰＣ０Ｒ、ＰＴが激しく動いている最中にＨ６１、Ｈ６２、Ｈ６３、ＰＣＨＲＥＳも同時に激しく動いている。これは、３行目の画素信号の回路ブロックに含まれる奇数行用のＣＴ群に転送している最中にも同時並行して、２行目の画素データが回路ブロックに含まれる偶数行用のＣＴ群から水平走査されながら読み出される動作である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−９３８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ローリングシャッター方式の固体撮像素子は、画面の行によって撮影時刻が異なる。したがって、ブロック内の先頭行と最終行では、画素信号の転送から読み出しまでの時間が異なるため、移動する物体を撮影したときに、画像が歪むといった現象が生じる。
【０００９】
そこで、本発明は、ＭＯＳ型固体撮像素子における画像の歪みを軽減した固体撮像素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一形態における固体撮像素子は、行列状に配置され、入射光量に応じた画素信号を出力する複数の画素部と、前記複数の画素部を駆動する駆動信号、および、前記複数の画素部を行単位に選択する選択信号を生成し、前記画素部に行毎に供給する垂直走査回路と、前記複数の画素部の列毎に設けられ、前記画素部から出力される前記画素信号を転送するための列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される前記画素信号を記憶するための複数の記憶部と、前記列信号線毎に設けられ、相関二重検出により、前記記憶部に記憶された前記画素信号からノイズを除去するＣＤＳ回路とを備え、各行に供給される前記駆動信号の有効期間の長さは同じであり、前記垂直走査回路は、各駆動信号の有効期間内に、他の行に対する駆動信号の有効期間を開始する。
【００１１】
この構成によれば、垂直走査回路は、各駆動信号の有効期間内に他の行に対する駆動信号の有効期間を開始するので、ある行の駆動パルス期間中に次の行を駆動することにより、複数行に渡り駆動パルスが与えられ画素信号を読み出すことができる。また、駆動信号を所定のタイミングで各行に少しずつ遅らせて供給し、複数の行を同時に駆動するので、画素信号が高速に転送され、行毎のシャッター時間差を小さくし画像歪みを軽減することができる。
【００１２】
ここで、前記画素部は、入射光量に応じた電荷を生成するフォトダイオードと、前記フォトダイオードに接続された転送トランジスタと、前記フォトダイオードから前記転送トランジスタを介して転送された電荷を電圧信号に変換するフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンにゲートが接続され、前記電圧信号および前記フローティングディフュージョンがリセットされたときのリセット信号を前記画素信号として出力する出力トランジスタとを備え、前記駆動信号は、前記リセットトランジスタを駆動するリセットゲート駆動信号を含むようにしてもよい。
【００１３】
また、前記画素部は、入射光量に応じた電荷を生成するフォトダイオードと、前記フォトダイオードに接続された転送トランジスタと、前記フォトダイオードから前記転送トランジスタを介して転送された電荷を電圧信号に変換するフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンにゲートが接続され、前記電圧信号および前記フローティングディフュージョンがリセットされたときのリセット信号を前記画素信号として出力する出力トランジスタとを備え、前記駆動信号は、前記転送トランジスタを駆動する転送ゲート駆動信号を含むようにしてもよい。
【００１４】
この構成によれば、垂直走査回路から駆動信号としてリセットゲート駆動信号および転送ゲート駆動信号の少なくとも一方が生成され、画素部に供給される。したがって、画素部は、リセット信号と画素信号を所定のタイミングで出力して、行毎のシャッター時間差を小さくすることができる。
【００１５】
また、前記垂直走査回路は、一の行の前記画素部に前記リセットゲート駆動信号を供給し、他の行の前記画素部に前記リセットゲート駆動信号を供給した後に、前記一の行の前記画素部に前記転送ゲート駆動信号を供給するようにしてもよい。
【００１６】
この構成によれば、画素部は、一の行の画素部にリセットゲート駆動信号を供給した後、一の行の画素部に転送ゲート駆動信号を供給する前に、他の行の画素部にリセットゲート駆動信号を供給するので、複数の行を同時に駆動して行毎のシャッター時間差を小さくすることができる。
【００１７】
また、前記垂直走査回路は、前記駆動信号の有効期間の一部で同じ行に対する前記選択信号を供給し、前記画素信号を列信号線に出力させるようにしてもよい。
【００１８】
また、前記垂直走査回路は、前記駆動信号の有効期間の終了直前の所定期間に、同じ行に対する前記選択信号を供給し、前記画素信号を列信号線に出力させるようにしてもよい。
【００１９】
この構成によれば、駆動信号の有効期間の一部で選択信号が画素部に供給されることにより、画素信号を各行の画素部から所定のタイミングで効率よく列信号線に出力することができる。
【００２０】
また、前記列信号線に、異なる行の前記リセット信号と前記電圧信号とが順に出力されるようにしてもよい。
【００２１】
この構成によれば、異なる行の画素部からリセット信号と電圧信号が順に出力されるので、これらの信号をより高速に転送して、行毎のシャッター時間差を小さくすることができる。
【００２２】
また、各列において、一の行の前記画素部から出力された前記リセット信号を一の記憶部に記憶した後に、他の行の前記画素部から出力された前記電圧信号を他の記憶部に記憶するようにしてもよい。
【００２３】
この構成によれば、異なる行の画素部から転送されたリセット信号および電圧信号を、それぞれ効率よく異なる記憶部に記憶して、行毎のシャッター時間差を小さくことができる。
【００２４】
また、前記画素信号を記憶する前記記憶部を選択するメモリ走査回路をさらに備え、前記メモリ走査回路は、前記垂直走査回路と同期して、前記リセット信号および前記電圧信号をそれぞれ記憶させる前記記憶部を選択するようにしてもよい。
【００２５】
この構成によれば、メモリ走査回路が垂直走査回路と同期して駆動するので、画素部から出力された画素信号を効率よく記憶部に記憶して、行毎のシャッター時間差を小さくすることができる。
【００２６】
また、前記列信号線は、前記出力トランジスタとともにソースフォロア回路を構成する負荷トランジスタを備え、前記ソースフォロア回路は、前記複数の画素部からの前記画素信号を前記列信号線に順に出力するようにしてもよい。
【００２７】
また、前記列信号線は、前記出力トランジスタとともに電流増幅型アンプ回路を構成する負荷トランジスタを備え、前記電流増幅型アンプ回路は、前記複数の画素部からの前記画素信号を前記列信号線に順に出力するようにしてもよい。
【００２８】
この構成によれば、列信号線にソースフォロア回路または電流増幅型アンプ回路が設けられているので、画素部から列信号線に効率よく画素信号を出力することができる。
【００２９】
また、前記複数の記憶部は、前記複数の画素部と同数個配置され、前記画素信号は、前記画素信号が出力された前記画素部に対応する前記記憶部に記憶されるようにしてもよい。
【００３０】
この構成によれば、記憶部が画素部と同数個配置され、各記憶部が各画素部とそれぞれ対応しているので、効率よく画素信号を記憶部に記憶することができる。
【００３１】
また、上記課題を達成するために、本発明の一形態における固体撮像素子の駆動方法は、前記固体撮像素子は、行列状に配置され、入射光量に応じた画素信号を出力する複数の画素部と、前記複数の画素部を駆動する駆動信号、および、前記複数の画素部を行単位に選択する選択信号を生成し、前記画素部に行毎に供給する垂直走査回路と、前記複数の画素部の列毎に設けられ、前記画素部から出力される前記画素信号を転送するための列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される前記画素信号を記憶するための複数の記憶部と、前記列信号線毎に設けられ、相関二重検出により、前記記憶部に記憶された前記画素信号からノイズを除去するＣＤＳ回路とを備え、各行に供給される前記駆動信号の有効期間の長さは同じであり、前記垂直走査回路は、各駆動信号の有効期間内に、他の行に対する前記駆動信号の有効期間を開始する。
【００３２】
この構成によれば、垂直走査回路は、各駆動信号の有効期間内に他の行に対する駆動信号の有効期間を開始するので、ある行の駆動パルス期間中に次の行を駆動することにより、複数行に渡り駆動パルスが与えられ画素信号を読み出すことができる。また、駆動信号を所定のタイミングで各行に少しずつ遅らせて供給し、複数の行の画素信号を同時に駆動するので、画素信号が高速に転送され、行毎のシャッター時間差を小さくし画像歪みを軽減することができる。
【００３３】
また、前記駆動信号は、前記画素部のリセットトランジスタを駆動するリセットゲート駆動信号と、前記画素部の転送トランジスタを駆動する転送ゲート駆動信号とを含み、前記垂直走査回路は、一の行の前記画素部に前記リセットゲート駆動信号を供給し、他の行の前記画素部に前記リセットゲート駆動信号を供給した後に、前記一の行の前記画素部に前記転送ゲート駆動信号を供給するようにしてもよい。
【００３４】
この構成によれば、画素部は、一の行の画素部にリセットゲート駆動信号を供給した後、一の行の画素部に転送ゲート駆動信号を供給する前に、他の行の画素部にリセットゲート駆動信号を供給するので、複数の行を同時に駆動して行毎のシャッター時間差を小さくすることができる。
【００３５】
また、前記画素信号は、前記画素部のフローティングディフュージョンにより入射光量に応じた電荷を電圧信号に変換した電圧信号と、前記フローティングディフュージョンをリセットしたときのリセット信号とを含み、前記列信号線に、異なる行の前記リセット信号と前記電圧信号とが順に出力されるようにしてもよい。
【００３６】
この構成によれば、異なる行の画素部からリセット信号と電圧信号が順に出力されるので、これらの信号をより高速に転送して、行毎のシャッター時間差を小さくすることができる。
【発明の効果】
【００３７】
本発明にかかる固体撮像素子の駆動方法によれば、ＭＯＳ型固体撮像素子における画像の歪みを軽減することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明にかかる固体撮像素子の構成を示す概略図
【図２】固体撮像素子の構成を示す回路図
【図３】固体撮像素子の駆動タイミングを示す図
【図４】固体撮像素子の駆動タイミングを示す図
【図５】固体撮像素子の駆動タイミングを示す図
【図６】本発明の変形例にかかる固体撮像素子の構成を示す回路図
【図７】本発明の変形例にかかる固体撮像素子のバッファ回路の構成を示す回路図
【図８】従来の固体撮像素子の駆動タイミングを示す図
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態について、デジタルカメラに代表されるＭＯＳイメージセンサを例にとり、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００４０】
本実施の形態における固体撮像素子は、行列状に配置され入射光量に応じた画素信号を出力する複数の画素部と、複数の画素部を駆動する駆動信号および複数の画素部を行単位に選択する選択信号を生成し画素部に行毎に供給する垂直走査回路と、複数の画素部の列毎に設けられ画素部から出力される画素信号を転送するための列信号線と、列信号線毎に設けられ列信号線から転送される画素信号を記憶するための複数の記憶部と、列信号線毎に設けられ相関二重検出により記憶部に記憶された前記画素信号からノイズを除去するＣＤＳ回路とを備え、各行に供給される駆動信号の有効期間の長さは同じであり、垂直走査回路は各駆動信号の有効期間内に他の行に対する駆動信号の有効期間を開始する固体撮像素子について説明する。この構成によれば、画素信号が高速に転送され、行毎のシャッター時間差を小さくし画像歪みを軽減することができる。
【００４１】
図１は、本発明における固体撮像素子としてのＭＯＳイメージセンサ１の構成を示している。図１に示すように、ＭＯＳイメージセンサ１は、画素アレイ部２と、カラムアンプ部３と、メモリアレイ部４と、ＣＤＳ回路部５と、水平走査回路６と、垂直走査回路７と、メモリ走査回路８とを備えている。
【００４２】
画素アレイ部２は、複数の画素部２０を含む。カラムアンプ部３は、複数のカラムアンプ３０を含む。メモリアレイ部４は、複数の記憶部４０を含む。また、ＣＤＳ回路部５は、複数のＣＤＳ回路５０と、選択トランジスタ１２とを含む。
【００４３】
また、ＭＯＳイメージセンサ１は、各列に第１列信号線９と、ＣＤＳ回路５０の入力線である第２列信号線１０と、ＣＤＳ回路５０の出力線である第３列信号線１１と、列選択信号線１３と、出力信号線１４とを備えている。なお、図１では、これらの線を１列分についてのみ示している。
【００４４】
画素部２０から出力された画素信号は、第１列信号線９を介してカラムアンプ３０および記憶部４０に搬送される。また、記憶部４０から出力された信号は、第２列信号線１０を介してＣＤＳ回路５０に入力される。ＣＤＳ回路５０から出力された信号は、選択トランジスタ１２に搬送される。また、水平走査回路６から、列選択信号線１３を介して選択トランジスタ１２に駆動信号が供給される。
【００４５】
図１に示されるＭＯＳイメージセンサ１の詳細な構成を図２に示す。
図２において、画素部２０は、フォトダイオード２１と、転送トランジスタ２２と、リセットトランジスタ２３と、出力トランジスタ２４と、選択トランジスタ２５とを備え、フォトダイオード２１で光信号を光電変換し電気信号である画素信号を得る。
【００４６】
詳細には、フォトダイオード２１は入射光量に応じた電荷を生成する。フォトダイオード２１のアノードは接地され、カソードは転送トランジスタ２２のドレインに接続される。
【００４７】
転送トランジスタ２２のゲート端子は、図１における垂直走査回路７に接続され、転送ゲート駆動信号ＴＲＡＮが供給される。また、転送トランジスタ２２のソースは、リセットトランジスタ２３のソースおよび出力トランジスタ２４のゲートに接続され、この領域はフローティングディフュージョン２６と呼ばれる拡散容量を形成する。フローティングディフュージョン２６はフォトダイオード２１から転送トランジスタ２２を介して転送された電荷を電圧信号に変換する。
【００４８】
リセットトランジスタ２３のドレインは、電源ＶＲＳＴに接続され、ゲート端子は図１における垂直走査回路７に接続されている。リセットトランジスタ２３には、リセットゲート駆動信号ＲＥＳＥＴが供給され、フローティングディフュージョン２６に転送された電荷をリセットする。
【００４９】
出力トランジスタ２４は、フローティングディフュージョン２６にゲートが接続され、電圧信号およびフローティングディフュージョンがリセットされたときのリセット信号を画素信号として出力する。
【００５０】
ここで、第１列信号線９に接続された負荷トランジスタ２７は、出力トランジスタ２４とともにソースフォロア回路２８を構成し、画素部２０からの画素信号を第１列信号線９に順に出力する。負荷トランジスタ２７のゲートはＬＧ１に接続され、ＤＣバイアスされている。
【００５１】
選択トランジスタ２５は、そのゲートが垂直走査回路７に接続され、垂直走査回路７から出力される選択信号ＯＥに応じて導通または非導通となり、導通している期間は、出力トランジスタ２４からの出力を第１列信号線９に出力する。
【００５２】
また、カラムアンプ３０は、画素部２０から第１列信号線９に出力された画素信号を増幅して記憶部４０へ出力する。
【００５３】
また、記憶部４０は、各画素部２０に対応して設けられ、画素部２０のフローティングディフュージョン２６から出力された電圧信号およびリセット信号を記憶する。つまり、その各々はリセット信号用書込みトランジスタ４１と、リセット信号用キャパシタ４２と、電圧信号用書込みトランジスタ４３と、電圧信号用キャパシタ４４と、リセット信号用読出しトランジスタ４５と、電圧信号用読み出しトランジスタ４６と、選択トランジスタ４７と、出力トランジスタ４８とを備えている。なお、リセット信号用書込みトランジスタ４１、電圧信号用書込みトランジスタ４３、リセット信号用読出しトランジスタ４５、電圧信号用読み出しトランジスタ４６のゲートは、メモリ走査回路８に接続されている。
【００５４】
第２列信号線１０に接続された負荷トランジスタ４９は、負荷トランジスタ２７と同様に、出力トランジスタ４８とともにソースフォロア回路２９を構成する。負荷トランジスタ４９のゲートはＬＧ２に接続され、ＤＣバイアスされている。
【００５５】
ＣＤＳ回路５０は、容量５１、５２と、ＭＯＳトランジスタ５３とで構成されている。第２列信号線１０は、容量５１の第１の端子に接続され、容量５１の第２の端子は容量５２の第１の端子とＭＯＳトランジスタ５３のドレインとに接続されている。容量５２の第２の端子は接地されている。また、ＭＯＳトランジスタ５３のゲートは端子ＶＧに、ソースは端子ＶＲＥＦにそれぞれ接続されている。端子ＶＲＥＦは基準電圧Ｖｒｅｆに設定されている。このような構成により、ＣＤＳ回路５０は、記憶部４０からフレーム単位で出力された電圧信号およびリセット信号を相関二重検出し、固定パターンノイズを除去して、画素部２０のフォトダイオード２１で検出された電圧信号に応じた出力信号を第３列信号線１１に出力する。
【００５６】
また、ＣＤＳ回路５０の接続点Ｍは、図１に示す選択トランジスタ１２に接続されている。選択トランジスタ１２は、列選択信号線１３を介して水平走査回路６から出力される信号に従って導通または非導通となり、選択トランジスタ１２が導通している期間に、接続点Ｍの差電圧が出力信号線１４へ出力される。
【００５７】
次に、ＭＯＳイメージセンサ１の基本動作の一具体例を図３に示す。
図３は、画素アレイ部２における第ｍ行から第ｍ＋３行までに配置された各画素部２０に対して、垂直走査回路７から供給されるリセットゲート駆動信号ＲＥＳＥＴおよび転送ゲート駆動信号ＴＲＡＮの供給タイミングの一例を示すタイミングチャートである。
【００５８】
各行のリセットトランジスタ２３のゲートおよび転送トランジスタ２２のゲートには、駆動信号であるリセットゲート駆動信号ＲＥＳＥＴおよび転送ゲート駆動信号ＴＲＡＮがそれぞれ供給される。図３に示すように、リセットゲート駆動信号ＲＥＳＥＴおよび転送ゲート駆動信号ＴＲＡＮは、所定期間Ｈｉｇｈレベルの信号を供給した後、Ｌｏｗレベルの信号を供給する。なお、本実施の形態では、上記したＨｉｇｈレベルの信号が供給される期間を有効期間といい、リセットゲート駆動信号ＲＥＳＥＴおよび転送ゲート駆動信号ＴＲＡＮの有効期間は同一である。
【００５９】
また、リセットゲート駆動信号ＲＥＳＥＴの有効期間の終了直前の所定期間には、画素部２０のフローティングディフュージョン２６のリセット信号が記憶部４０に転送される転送期間が設けられている。また、転送ゲート駆動信号ＴＲＡＮの有効期間の終了直前の所定期間には、画素部２０のフローティングディフュージョン２６の電圧信号が記憶部４０に転送される転送期間が設けられている。
【００６０】
また、図３に示すように、例えば、第ｍ＋１行のリセットゲート駆動信号ＲＥＳＥＴの有効期間内に、第ｍ行の転送ゲート駆動信号ＴＲＡＮの供給が開始され、第ｍ−３行（図示せず）の転送ゲート駆動信号ＴＲＡＮの有効期間内に、第ｍ＋３行のリセットゲート駆動信号ＲＥＳＥＴの供給が開始される。つまり、一の行の画素部２０においてリセット信号または電圧信号がフローティングディフュージョン２６に転送されている間に、他の行に転送ゲート駆動信号ＴＲＡＮまたはＲＥＳＥＴの供給が開始され、複数の行の画素部２０においてリセット信号または電圧信号がフローティングディフュージョン２６に転送される。この動作は、画素アレイ部２の全ての行について、例えば先頭の行から最終の行まで順に行われる。
【００６１】
図４は、第ｍ行に供給されるリセットゲート駆動信号ＲＥＳＥＴ、転送ゲート駆動信号ＴＲＡＮ、選択信号ＯＥ、リセット書込み信号ＷＲ、電圧書込み信号ＷＳ、メモリ選択信号ＲＤ、リセット読出し信号ＲＲ、電圧読出し信号ＲＳの供給タイミングを示すタイミングチャートである。
【００６２】
図４に示すように、第ｍ行のリセットゲート駆動信号ＲＥＳＥＴの転送期間には、垂直走査回路７は、第ｍ行の画素部２０の選択トランジスタ２５のゲートに選択信号ＯＥを供給し、選択トランジスタ２５をオンにする。同時に、メモリ走査回路８は、第ｍ行の画素部２０に対応する記憶部４０のリセット信号用書込みトランジスタ４１のゲートへリセット書込み信号ＷＲを供給し、リセット信号用書込みトランジスタ４１オンにする。これにより、第ｍ行の画素部２０のフローティングディフュージョン２６のリセット信号は、第１列信号線９に出力され、第ｍ行の画素部２０に対応する記憶部４０のリセット信号用キャパシタ４２に記憶される。
【００６３】
また、転送ゲート駆動信号ＴＲＡＮの転送期間には、垂直走査回路７は、第ｍ行の画素部２０の選択トランジスタ２５のゲートに選択信号ＯＥを供給し、選択トランジスタ２５をオンにする。同時に、メモリ走査回路８は、第ｍ行の画素部２０に対応する記憶部４０の電圧信号用書込みトランジスタ４３のゲートへ電圧書込み信号ＷＳを供給し、電圧信号用書込みトランジスタ４３をオンにする。これにより、フォトダイオード２１から転送された電荷を保持するフローティングディフュージョン２６の電圧信号は、第１列信号線９に出力され、第ｍ行の画素部２０に対応する記憶部４０の電圧信号用キャパシタ４４に記憶される。
【００６４】
このような動作により、第１列信号線９には、図３および図４に示すように、第ｍ行における画素部２０のリセット信号Ｒｍ→第ｍ行からｎ行（図４では、ｎ＝３）の間隔をおいた第ｍ−ｎ行における画素部２０の電圧信号Ｓｍ−ｎ→第ｍ＋１行における画素部２０のリセット信号Ｒｍ＋１→第ｍ＋１行からｎ行の間隔をおいた第ｍ＋１−ｎ行における画素部２０の電圧信号Ｓｍ＋１−ｎ→・・・という順に、異なる行のリセット信号と電圧信号が順に出力され、記憶部４０に記憶される。
【００６５】
その後、第ｍ行について、メモリ走査回路８は、記憶部４０の選択トランジスタ４７のゲートへメモリ選択信号ＲＤを供給し、選択トランジスタ４７をオンにし、リセット信号用読出しトランジスタ４５のゲートへリセット読出し信号ＲＲを供給し、リセット信号用読出しトランジスタ４５をオンにする。これにより、図４に示すように、リセット信号用キャパシタ４２に記憶されていたリセット信号Ｒｍは、第２列信号線１０に出力される。
【００６６】
続けて、メモリ走査回路８は、記憶部４０の電圧信号用読出しトランジスタ４６のゲートへ電圧読出し信号ＲＳを供給し、電圧信号用読出しトランジスタ４６をオンにする。これにより、リセット信号用キャパシタ４２に記憶されていた電圧信号Ｓｍ＋３−ｎ（ｎ＝３）が、第２列信号線１０に出力される。
【００６７】
その後、第２列信号線１０に出力されたリセット信号Ｒｍ、電圧信号Ｓｍ＋３−ｎ（ｎ＝３）は、ＣＤＳ回路５０により相関二重検出され、画素部２０のフォトダイオード２１の入射光量に応じた出力信号Ｄｍ＋３−ｎ（ｎ＝３）、つまり、Ｄｍが出力される。
【００６８】
なお、第ｍ行以外のその他の行についても、それぞれ同様の動作である。
また、図５は、第ｍ−４行から第ｍ＋３行までに配置された各画素部２０に対して垂直走査回路７から供給されるリセットゲート駆動信号ＲＥＳＥＴおよび転送ゲート駆動信号ＴＲＡＮの供給タイミングを示すタイミングチャートである。以下、図５においてｎ＝３としたときの、ＭＯＳイメージセンサ１の基本動作の詳細を説明する。
【００６９】
（１）時刻ｔ１
垂直走査回路７は、第ｍ行の画素部２０のリセットトランジスタ２３のゲートにリセットゲート駆動信号ＲＥＳＥＴの有効期間を開始する。この信号により、リセットトランジスタ２３がオンになり、第ｍ行の画素部２０のフローティングディフュージョン２６のリセットが開始される。
【００７０】
（２）時刻ｔ２
垂直走査回路７は、第ｍ−３行の画素部２０の転送トランジスタ２２のゲートに転送ゲート駆動信号ＴＲＡＮの有効期間を開始する。この信号により、転送トランジスタ２２がオンになり、第ｍ−３行の画素部２０のフォトダイオード２１からフローティングディフュージョン２６に電荷の転送が開始される。
【００７１】
（３）時刻ｔ３
垂直走査回路７は、第ｍ＋１行の画素部２０のリセットトランジスタ２３にリセットゲート駆動信号ＲＥＳＥＴの有効期間を開始する。この信号により、第ｍ＋１行の画素部２０のリセットトランジスタ２３がオンになり、第ｍ＋１行の画素部２０のフローティングディフュージョン２６のリセットが開始される。
【００７２】
（４）時刻ｔ４
垂直走査回路７は、第ｍ−２行の画素部２０の転送トランジスタ２２のゲートに転送ゲート駆動信号ＴＲＡＮの有効期間を開始する。この信号により、転送トランジスタ２２がオンになり、第ｍ−２行の画素部２０のフォトダイオード２１からフローティングディフュージョン２６に電荷の転送が開始される。
【００７３】
（５）時刻ｔ５
垂直走査回路７は、図４に示したように、第ｍ行の画素部２０の選択トランジスタ２５に選択信号ＯＥを供給し、選択トランジスタ２５をオンにし、記憶部４０へリセット信号の転送を開始する。同時に、メモリ走査回路８は、第ｍ行の画素部２０に対応する記憶部４０のリセット信号用書込みトランジスタ４１へリセット書込み信号ＷＲを供給し、リセット信号用書込みトランジスタ４１オンにする。これにより、時刻ｔ１でリセットされた第ｍ行の画素部２０のフローティングディフュージョン２６のリセット信号Ｒｍは、第１列信号線９に出力され、第ｍ行の画素部２０に対応する記憶部４０のリセット信号用キャパシタ４２に記憶される。
【００７４】
また、ｔ５からｔ６の期間に、垂直走査回路７は、第ｍ−１行に転送ゲート駆動信号ＴＲＡＮの有効期間を開始する。
【００７５】
（６）時刻ｔ６
垂直走査回路７は、図４に示したように、第ｍ−３行の画素部２０の選択トランジスタ２５に選択信号ＯＥを供給し、選択トランジスタ２５をオンにし、記憶部４０へ電圧信号の転送を開始する。同時に、メモリ走査回路８は、第ｍ−３行の画素部２０に対応する記憶部４０の電圧信号用書込みトランジスタ４３へ電圧書込み信号ＷＳを供給し、電圧信号用書込みトランジスタ４３をオンにする。これにより、時刻ｔ２においてフォトダイオード２１からフローティングディフュージョン２６に転送された電荷に応じた電圧信号Ｓｍ−３は、第１列信号線９に出力され、第ｍ−３行の画素部２０に対応する記憶部４０の電圧信号用キャパシタ４４に記憶される。
【００７６】
また、ｔ６からｔ７の期間に、垂直走査回路７は、第ｍ＋３行にリセットゲート駆動信号ＲＥＳＥＴの有効期間を開始する。
【００７７】
（７）時刻ｔ７
垂直走査回路７は、図４に示したように、第ｍ＋１行の画素部２０の選択トランジスタ２５に選択信号ＯＥを供給し、選択トランジスタ２５をオンにし、記憶部４０へリセット信号の転送を開始する。同時に、メモリ走査回路８は、第ｍ＋１行の画素部２０に対応する記憶部４０のリセット信号用書込みトランジスタ４１へリセット書込み信号ＷＲを供給し、リセット信号用書込みトランジスタ４１をオンにする。これにより、時刻ｔ３でリセットされた第ｍ＋１行の画素部２０のフローティングディフュージョン２６のリセット信号Ｒｍ＋１は、第１列信号線９に出力され、第ｍ＋１行の画素部２０に対応する記憶部４０のリセット信号用キャパシタ４２に記憶される。
【００７８】
また、ｔ７からｔ８の期間に、垂直走査回路７は、第ｍ行に転送ゲート駆動信号ＴＲＡＮの有効期間を開始する。
【００７９】
（８）時刻ｔ８
垂直走査回路７は、図４に示したように、第ｍ−２行の画素部２０の選択トランジスタ２５に選択信号ＯＥを供給し、選択トランジスタ２５をオンにし、記憶部４０へ電圧信号の転送を開始する。同時に、メモリ走査回路８は、第ｍ−２行の画素部２０に対応する記憶部４０の電圧信号用書込みトランジスタ４３へ電圧書込み信号ＷＳを供給し、電圧信号用書込みトランジスタ４３をオンにする。これにより、時刻ｔ４においてフォトダイオード２１からフローティングディフュージョン２６に転送された電荷に応じた電圧信号Ｓｍ−２は、第１列信号線９に出力され、第ｍ−２行の画素部２０に対応する記憶部４０の電圧信号用キャパシタ４４に記憶される。
【００８０】
また、ｔ８からｔ９（図示せず）の期間に、垂直走査回路７は、第ｍ＋４行（図示せず）に転送ゲート駆動信号ＴＲＡＮの有効期間を開始する。
【００８１】
このような読出し動作を繰り返すことにより、第ｍ行のリセット信号Ｒｍ→第ｍ−３行の電圧信号Ｓｍ−３→第ｍ＋１行のリセット信号Ｒｍ＋１→第ｍ−２行の電圧信号Ｓｍ−２→第ｍ＋２行のリセット信号Ｒｍ＋２→・・・が順に列信号線に出力される。つまり、第ｍ行のリセット信号Ｒｍ→第ｍ−ｎ行の電圧信号Ｓｍ−ｎ→第ｍ＋１行のリセット信号Ｒｍ＋１→第ｍ−（ｎ−１）行の電圧信号Ｓｍ−（ｎ−１）→第ｍ＋２行のリセット信号Ｒｍ＋２→・・・が順次列信号線に出力される。さらに、それぞれの画素部２０に対応する記憶部４０にこれらのリセット信号、電圧信号が記憶され、後に記憶部４０からフレーム単位でこれらの信号を読み出すことになる。具体的には、各記憶部４０のリセット信号用読出しトランジスタ４５、電圧信号用読出しトランジスタ４６、選択トランジスタ４７により、ＣＤＳ回路５０にリセット信号用キャパシタ４２、電圧信号用キャパシタ４４の信号レベルを転送し、固定パターンノイズが除去されて、各画素部２０の画素信号が得られる。
【００８２】
これにより、例えば、図５に示したｔ５からｔ６の期間では、第ｍ−３行から第ｍ＋２行までの６行が、転送ゲート駆動信号ＴＲＡＮまたはリセットゲート駆動信号ＲＥＳＥＴにより同時に駆動されている状態となっている。
【００８３】
他方、従来のＭＯＳイメージセンサでは画素部から一行分の情報を一括してＣＤＳ回路に読出した後に、水平転送を行い一行分の画素信号を出力してから次の行の画素信号の読み出しをしているため、一行毎に（一行の画素数）×（転送レート）分の時間が必要となり、一画面分の読み読出しを行うのに相当の時間がかかる。そのため一行目と最後の行ではフレームレートに相当する時刻のズレが生じるため、動きのあるものを撮影したりすると歪んで見える。
【００８４】
これに対し、本ＭＯＳイメージセンサでは、上述の通り、読出しの際には、ある行の駆動期間中に他の行の駆動が開始され、複数行に渡り駆動信号が供給されることで、メモリアレイ部４に一画面分の信号を高速に転送し、そして、その後記憶部４０の情報を読み出すことで、信号の出力転送時間に寄らず、ほぼ同時刻のズレの少ない画像を得ることが可能となり、ローリングシャッターによる画像歪を低減することができる。
【００８５】
また、上述の読出し方式によると、フォトダイオード２１からフローティングディフュージョン２６への電荷転送から、フローティングディフュージョン２６からの信号読出しまでの間隔が一定となるので、従来技術における各画素部で上記間隔が異なることに基づくノイズ発生量のバラつきという問題点を解消することができる。
【００８６】
なお、メモリアレイ部４に配置される記憶部４０は、画素部２０の数だけ配置してもよいし、各列に少なくとも同時に駆動される行数分の記憶部４０を備えていればよい。例えば、図５に示した駆動方法（ｎ＝３）の場合には、各列に少なくとも６つの記憶部を備えていればよい。
【００８７】
（変形例）
本発明における実施の形態の変形例について説明する。本変形例では、ＭＯＳイメージセンサ１が、負荷トランジスタ２７を利用したソースフォロア回路ではなく、電流増幅型アンプ回路を用いている点であり、これ以外は上記した実施の形態と同様である。
【００８８】
図６は、本変形例におけるＭＯＳイメージセンサ１の構成を示す回路図である。
図６に示すように、本変形例におけるＭＯＳイメージセンサ１は、画素部２０と、カラムアンプ３０と、記憶部４０と、ＣＤＳ回路５０とを備え、さらに電流増幅型アンプ回路６０を備えている。
【００８９】
電流増幅型アンプ回路６０は、負荷トランジスタ６６、６７、６８、６９を備えている。負荷トランジスタ６６、６７のドレインは電源ＶＤＤに接続されている。負荷トランジスタ６６、６７のゲートは共通接続され、負荷トランジスタ６６のソースに接続されている。負荷トランジスタ６６のソースは、共通信号線６２に接続される。
【００９０】
負荷トランジスタ６８のドレインとゲートは、負荷トランジスタ６７のソースに共通に接続され、第１列信号線９およびカラムアンプ３０を介して記憶部４０に接続されている。負荷トランジスタ６８のソースは、共通信号線６１に接続される。
【００９１】
負荷トランジスタ６９のドレインは、共通信号線６１に接続され、ソースは接地されている。また、ゲートはＬＧ１に接続され、ＤＣバイアスされている。
【００９２】
このとき、ＭＯＳイメージセンサ１は、等価的に図７に示すバッファ回路として動作する。画素部２０の出力トランジスタ２４が、図７に示すバッファ回路の入力トランジスタとして機能する。
【００９３】
図６の共通信号線６２は、図７の回路部分Ｇに相当し、バッファ回路の入力端子であるフローティングディフュージョン２６に大きい振幅の信号電圧が入力されても、共通信号線６２に相当する回路部分Ｇの電圧振幅は小さく、共通信号線６２の浮遊容量の影響が少なくなり、高速動作が可能となる。すなわち、出力トランジスタ２４に対応するフローティングディフュージョン２６の初期化電圧は高速に記憶部４０に転送される。
【００９４】
このように、ＭＯＳイメージセンサ１の構成を、図６に示すような電流増幅型アンプ回路６０を用いた構成とすることにより、画素信号の記憶部４０への高速な転送動作が可能となる。
【００９５】
画素部２０から記憶部４０に情報を転送する際に、図２に示したようなソースフォロア回路２８では出力が安定するまでに時間がかかるため、高速転送にあまり適していない。そこで、図６に示すように、電流増幅型アンプ回路６０を用いれば、第１列信号線９の振幅がソースフォロア型より小さくなるため、高速に出力電圧を安定化することが可能となる。
【００９６】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００９７】
例えば、同時に駆動される画素の行数は、上記した実施の形態に示した例に限らず、適宜変更してもよい。
【００９８】
また、記憶部は、画素部と同数だけ配置してもよいし、各列に少なくとも同時に駆動される行数分の記憶部を備えていればよい。
【００９９】
また、本発明にかかる固体撮像素子には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明にかかる固体撮像素子を備えた各種デバイスなども本発明に含まれる。例えば、本発明にかかる固体撮像素子を備えたムービーカメラも本発明に含まれる。
【産業上の利用可能性】
【０１００】
本発明にかかる固体撮像素子は、ＭＯＳイメージセンサ特有のローリングシャッターによるデジタル一眼レフカメラ、高級コンパクトカメラなど高画質、高機能が求められる撮像機器向けイメージセンサとして有用である。
【符号の説明】
【０１０１】
１  ＭＯＳイメージセンサ（固体撮像素子）
７  垂直走査回路
８  メモリ走査回路
９  第１列信号線（列信号線）
１０  第２列信号線（列信号線）
１１  第３列信号線（列信号線）
１２、２５、４７  選択トランジスタ
２０  画素部
２１  フォトダイオード
２２  転送トランジスタ
２３  リセットトランジスタ
２４、４８  出力トランジスタ
２６  フローティングディフュージョン
２７、４９、６６、６７、６８、６９  負荷トランジスタ
２８、２９  ソースフォロア回路
４０  記憶部
５０  ＣＤＳ回路
６０  電流増幅型アンプ回路
６１、６２  共通信号線（列信号線）
ＯＥ  選択信号
ＲＥＳＥＴ  リセットゲート駆動信号
ＴＲＡＮ  転送ゲート駆動信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005460342.tif 000007
【図７】
0005460342.tif 000008
【図８】
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