(57)【特許請求の範囲】
【請求項１】
バッファ層と、
前記バッファ層上のチャネル層と、
前記チャネル層に電気的に接続されるソース電極と、
前記チャネル層に電気的に接続されるドレイン電極と、
前記ソース及びドレイン電極の間にあり、前記チャネル層に電気的に接続されるガンマ（Γ）形状のゲートと、
前記ゲートと前記ドレイン電極との間にあり、前記チャネル層の少なくとも一部の上にあるスペーサ層と、
前記スペーサ層上のフィールドプレートと
を備え、
前記フィールドプレートは、前記チャネル層及び前記ゲートから電気的に絶縁され、前記ゲートの側面上にて前記ゲートに少なくとも部分的に重なり、水平な張り出し部分を有さず、前記ゲートと前記ソース電極との間の前記スペーサ層の最表面の全てを覆うわけではない少なくとも１つの導電性パスによって、前記ソース電極に電気的に接続され、
それぞれの前記導電性パスは、前記スペーサ層上に形成され、アクティブ領域及び前記スペーサ層の外側を通る
金属半導体電界効果トランジスタ。
【請求項２】
前記フィールドプレートは、前記ゲートの端からの距離Ｌｆを前記ドレイン電極へ向かって、前記スペーサ層上で拡張する請求項１に記載の金属半導体電界効果トランジスタ。
【請求項３】
前記スペーサ層は、前記ゲートを少なくとも部分的に覆い、前記フィールドプレートは、前記ゲートの端からの距離Ｌｆを前記ドレイン電極へ向かって、前記スペーサ層上で拡張する請求項１に記載の金属半導体電界効果トランジスタ。
【請求項４】
前記少なくとも１つの導電性パスは、前記フィールドプレートと前記ソース電極との間を通り、それぞれの前記パスは、前記フィールドプレートに前記ソース電極との電気的接続を提供する請求項１から３のいずれか一項に記載の金属半導体電界効果トランジスタ。
【請求項５】
前記スペーサ層は、前記ゲートと前記ソース電極との間にある前記チャネル層の表面上にさらに形成される請求項１から３のいずれか一項に記載の金属半導体電界効果トランジスタ。
【請求項６】
前記少なくとも１つの導電性パスは、前記スペーサ層上の、前記フィールドプレートと前記ソース電極との間を通り、前記ソース電極との電気的接続を前記フィールドプレートに提供する請求項５に記載の金属半導体電界効果トランジスタ。
【請求項７】
前記スペーサ層は、誘電体材料、または誘電体材料の複数の層を含む請求項１から６のいずれか一項に記載の金属半導体電界効果トランジスタ。
【請求項８】
前記ゲートは、障壁層内に少なくとも部分的に埋め込まれる請求項１から７のいずれか一項に記載の金属半導体電界効果トランジスタ。
【請求項９】
バッファ層及びチャネル層を有するアクティブ領域と、
前記チャネル層に電気的に接続し、ソース電極、ドレイン電極、並びに、前記ソース及びドレイン電極間にあるガンマ（Γ）形状のゲートと、
前記ゲートと前記ドレイン電極との間にある前記チャネル層の表面の少なくとも一部の上のスペーサ層と、
前記スペーサ層上のフィールドプレートと
を備え、
前記フィールドプレートは、前記ゲートの側面上にて前記ゲートに少なくとも部分的に重なり、水平な張り出し部分を有さず、前記ゲート及び前記チャネル層から電気的に絶縁され、前記ソース電極へ少なくとも１つの導電性パスによって電気的に接続され、それぞれの前記導電性パスは、前記スペーサ層上に形成され、前記アクティブ領域及び前記スペーサ層の外側を通り、
前記フィールドプレートは、前記ゲートと前記ソース電極との間の前記スペーサ層の全表面の一部の上にあり、トランジスタ内におけるピーク操作電界を低減する電界効果トランジスタ。
【請求項１０】
ピーク操作電界における前記低減は、前記トランジスタの絶縁破壊電圧を増大させる請求項９に記載の電界効果トランジスタ。
【請求項１１】
ピーク操作電界における前記低減は、前記トランジスタ内の捕獲を低減する請求項９に記載の電界効果トランジスタ。
【請求項１２】
ピーク操作電界における前記低減は、前記トランジスタ内における漏洩電流を低減する請求項９に記載の電界効果トランジスタ。
【請求項１３】
前記スペーサ層は、誘電体材料、または誘電体材料の複数の層を含む請求項９から１２のいずれか一項に記載の電界効果トランジスタ。
【請求項１４】
金属半導体電界効果トランジスタであって、
バッファ層及びチャネル層を有するアクティブ層と、
前記チャネル層に電気的に接続し、ソース電極、ドレイン電極、並びに、前記ソース及びドレイン電極間にあるガンマ（Γ）形状のゲートと、
前記ゲートの端からの距離Ｌｆを前記ドレイン電極へ向かって拡張するフィールドプレートであって、前記ゲート上に少なくとも部分的に形成されたスペーサ層によって前記ゲート及び前記アクティブ層から電気的に絶縁されるフィールドプレートと、
前記フィールドプレートを前記ソース電極に電気的に接続する、前記スペーサ層上の少なくとも1つの導電性パスと
を備え、
それぞれの前記導電性パスは、前記ゲートと前記ソース電極との間の前記金属半導体電界効果トランジスタの最表面上にあり、当該最表面の全てを覆うわけではなく、スペーサ層によって前記アクティブ層から絶縁され、該スペーサ層は前記ゲートを覆い前記ゲートの水平部分の下方のスペースを満たす
金属半導体電界効果トランジスタ。
【請求項１５】
チャネルを有するアクティブ領域と、
前記アクティブ領域に電気的に接続して形成される、ソース電極、ドレイン電極、並びに、前記ソース及びドレイン電極間の前記アクティブ領域上にあるガンマ（Γ）形状のゲートと、
前記ゲートと前記ドレイン電極との間にある前記アクティブ領域の少なくとも一部の上にあるスペーサ層と、
前記ゲート上に少なくとも部分的に形成された前記スペーサ層によって前記アクティブ領域及び前記ゲートから電気的に絶縁される、前記スペーサ層上のフィールドプレートと
を備え、
前記フィールドプレートは、少なくとも１つの導電性パスによって前記ソース電極に電気的に接続され、前記ゲートの端から前記ドレイン電極の方へ距離Ｌｇｆだけ離れた位置から始まり、前記ゲートの端から測定される距離Ｌｆを前記ドレイン電極へ、前記スペーサ層上を拡張し、
前記導電性パスは、前記アクティブ領域によって覆われる領域の外側を通り、前記アクティブ領域上に存在しない
トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、トランジスタに関し、より具体的には、フィールドプレートを利用する電界効果トランジスタに関する。
【背景技術】
【０００２】
ＡｌＧａＮ／ＧａＮ半導体材料の製造方法における向上は、高周波、高温、かつ、高電力用途のための高電子移動度トランジスタ（ＨＥＭＴ）などの、ＡｌＧａＮ／ＧａＮトランジスタの開発を進めるのに役立っている。ＡｌＧａＮ／ＧａＮは、大きなバンドギャップ、高いピーク及び飽和電子速度を有する（非特許文献１参照）。
【０００３】
電子捕獲（electron trapping）、及び、その結果生じるＤＣとＲＦ特性との間の違いは、これらのデバイスの性能を制限する要因になっている。窒化ケイ素（ＳｉＮ）保護（passivation）をうまく使用して、１０Ｇｈｚにおいて１０Ｗ／ｍｍを超える出力密度（power density）を有する高性能デバイスにおけるこの捕獲問題は軽減される（特許文献１参照）。しかしながら、これらの構造において存在する高電場のために、電荷捕獲（charge trapping）は、以前として問題である。
【０００４】
【特許文献１】米国特許第６，５８６，７８１号
【特許文献２】米国特許第５，２９０，３９３号
【特許文献３】米国特許第５，６８６，７３８号
【特許文献４】米国特許第５，３９３，９９３号
【特許文献５】米国特許第５，５２３，５８９号
【特許文献６】米国特許第５，７３９，５５４号
【非特許文献１】Ｂ．Ｇｅｌｍｏｎｔ，  Ｋ．Ｋｉｍ  ａｎｄ  Ｍ．Ｓｈｕｒ，  Ｍｏｎｔｅ  Ｃａｒｌｏ  Ｓｉｍｕｌａｔｉｏｎ  ｏｆ  Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｐｏｒｔ  ｉｎ  Ｇａｌｌｉｕｍ  Ｎｉｔｒｉｄｅ，  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７４，  （１９９３），  ｐｐ．１８１８−１８２１
【非特許文献２】Ｓ  Ｋａｍａｌｋａｒ  ａｎｄ  Ｕ．Ｋ．  Ｍｉｓｈｒａ，  Ｖｅｒｙ  Ｈｉｇｈ  Ｖｏｌｔａｇｅ  ＡｌＧａＮ／ＧａＮ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｕｓｉｎｇ  ａ  Ｆｉｅｌｄ  Ｐｌａｔｅ  Ｄｅｐｏｓｉｔｅｄ  ｏｎ  ａ  Ｓｔｅｐｐｅｄ  Ｉｎｓｕｌａｔｏｒ，Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ  ４５，（２００１），  ｐｐ．１６４５−１６６２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フィールドプレート（ＦＰ）は、マイクロ波周波数において、ＧａＮベースのＨＥＭＴの性能を高める（非特許文献２参照）。しかしながら、この方法は、チャネルのドレイン側の最上部にある、トランジスタのゲートに接続されたフィールドプレートを必要とする。これは、ドレインキャパシタンス（drain capacitance）にとって重要なフィールドプレートとなり、ゲートに接続されたこのフィールドプレートは、デバイスに追加のゲート−ドレイン間キャパシタンス（Ｃｇｄ）を与える。これは、捕獲（gain）を抑えることができるだけでなく、より弱い入出力絶縁のために不安定さを生じさせることもある。
【課題を解決するための手段】
【０００６】
本発明は、ソース電極に接続されたフィールドプレートを有する、向上した電界効果トランジスタを提供する。本発明に係る電界効果トランジスタの一実施形態は、基板上のバッファ層と、バッファ層上のチャネル層とを有し、バッファ層がチャネル層と基板との間に挟まれた形の、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含む。ソース電極は、チャネル層に電気的に接続するドレイン電極と同様に、複数のチャネル層に電気的に接続して含まれる。ゲートは、チャネル層に電気的に接続して含まれ、ソースとドレイン電極との間にある。スペーサ層（spacer layer）は、ゲートとドレイン電極との間のチャネル層の少なくとも一部を覆う。フィールドプレートは、スペーサ層上に形成され、チャネル層及びゲートからは電気的に絶縁され、少なくとも１つの導電性パス（conductive path）によってソース電極に電気的に接続される。
【０００７】
本発明に係る電界効果トランジスタの別の実施形態は、基板上に連続的に（successively）形成されたバッファ層及びチャネル層を備える。ソース電極、ドレイン電極、並びに、ソースとドレイン電極との間にあるゲートはすべて、チャネル層に電気的に接続して形成される。スペーサ層は、ゲートとドレイン電極との間のチャネル層の、少なくとも一部の表面上に形成され、フィールドプレートは、ゲート及びチャネル層から絶縁されたスペーサ層上に離れて形成される。スペーサ層は、少なくとも１つの導電性パスによってソース電極に電気的に接続され、フィールドプレートは、トランジスタ内のピーク操作電界（peak operating electric field）を抑える。
【０００８】
本発明に係るトランジスタのさらに別の実施形態は、基板上に連続的に形成されるバッファ層及びチャネル層を有する、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含む。ソース電極、ドレイン電極、並びに、ソース及びドレイン電極との間にあるゲートはすべて、チャネル層に電気的に接続して形成される。フィールドプレートは、ゲートの端からの距離Ｌｆをドレイン電極へ伸ばし、ゲート及びアクティブ層から絶縁されている。少なくとも１つの導電性パスは、フィールドプレートをソース電極に電気的に接続し、ゲートとソース電極との間の表面の最上部のすべてを覆うわけではない。
【０００９】
本発明に係るトランジスタのさらに別の実施形態は、チャネルと、チャネル層に電気的に接続されるソース電極、ドレイン電極、及びゲートとを有するアクティブ領域を備え、ゲートは、アクティブ領域上のソース電極とドレイン電極との間にある。本実施形態はさらに、ゲートとドレイン電極との間のアクティブ領域の少なくとも一部の上にスペーサ層を備える。本実施形態はさらに、アクティブ領域及びゲートから絶縁されるスペーサ層上にフィールドプレートを備え、フィールドプレートは、少なくとも１つの導電性パスによってソース電極に電気的に接続され、ゲートの端から測定された距離Ｌｆを、ドレイン電極へ拡張する。
【００１０】
本発明についての、これらの及びその他の更なる特徴及び利点は、添付の図面と併せて以下の詳細な説明から、当業者に明らかとなるだろう。
【発明を実施するための最良の形態】
【００１１】
本発明に係るフィールドプレートの配置は、様々なトランジスタ構造に用いることができる。ワイドバンドギャップトランジスタ（wide bandgap transistor）構造は、一般的に、アクティブ領域を含み、金属ソース及びドレイン電極は、アクティブ領域に電気的に接続して形成され、ゲート電極は、アクティブ領域内の電界を調整するために、ソースとドレイン電極との間に形成される。スペーサ層は、アクティブ領域上に形成される。スペーサ層は、１つの誘電体層、または複数の誘電体層の組み合わせを含むことができる。導電性フィールドプレートは、スペーサ層上に形成され、ゲート電極の端からの距離Ｌｆを、ドレイン電極へ向かって拡張する。
【００１２】
フィールドプレートは、ソース電極に電気的に接続されることができる。このフィールドプレートの配置は、デバイスにおけるピーク電界を抑えることができ、絶縁破壊電圧（breakdown voltage）を増大させ、捕獲（trapping）を低減する。この電界の低減はまた、漏洩電流を減少させ、信頼性を高めるなどのその他の利点ももたらす。ソース電極に電気的に接続されたフィールドプレートを有することによって、フィールドプレートに接続されたゲートから生じる減少した捕獲（gain）、及び不安定さは低減される。本発明に係る配置がなされると、ソース接続フィールドプレート（source-connected field plate）の遮蔽効果は、入出力絶縁を高めるＣｇｄを小さくすることができる。
【００１３】
本発明に係るフィールドプレートの配置を利用することができるトランジスタの１つは、電界効果トランジスタであり、特に、通常、バッファ層、及びバッファ層上のチャネル層を含む、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）である。ゲート電極は、ソースとドレイン電極との間にあるチャネル層上に形成される。
【００１４】
本発明に係る一実施形態では、フィールドプレートをチャネル層からの電気的遮蔽内のスペーサ層上に形成することができるように、ゲートとソース電極との間のチャネル層の少なくとも一部を覆うスペーサ層は、チャネル層上に形成される。その他の実施形態では、スペーサ層は、ゲートの全てまたは一部を覆うこともでき、ゲート及びチャネル層からの電気的絶縁を残しながら、フィールドプレートがゲートの一部を覆うことができるようにする。好ましい実施形態では、スペーサ層は、ゲート、並びに、ゲートとソース及びドレイン電極との間にある障壁層（barrier layer）の表面を覆う。スペーサ層は、誘電体層、若しくは複数の誘電体層の組み合わせを含むことができる。ＳｉＮ、ＳｉＯ２、Ｓｉ、Ｇｅ、ＭｇＯｘ、ＭｇＮｘ、ＺｎＯ、ＳｉＮｘ、ＳｉＯｘ、それらの合金またはレイヤシーケンス（layer sequence）、若しくは以下でさらに説明するエピタキシャル材料などの、様々な誘電体材料を用いることができる。
【００１５】
導電性フィールドプレートは、スペーサ層上に形成され、ゲートの端から測定される距離Ｌｆを、ドレイン電極に向かって拡張する。ここで、フィールドプレート及びゲート電極は通常、別の堆積ステップの間に形成される。フィールドプレートは、通常様々な方法で配置される導電性パスによって、ソース電極に電気的に接続される。
【００１６】
要素または層が、その他の要素または層に対して「〜上に」、「接続される」、「結合される」、または「接続して」と記載される場合、その他の要素または層、若しくは介在要素または層に対して、直接〜上に、接続される、結合される、または接続してということを表すことが理解されるであろう。その一方、要素がその他の要素または層と「直接的に〜上に」、「直接的に接続される」、「直接的に結合される」、または「直接的に接続して」と言及される場合、介在要素または層は存在しない。同様に、第１の要素または層が第２の要素または層に対して「電気的に接続して」または「電気的に結合して」と記載される場合、第１の要素または層と、第２の要素または層との間の電流フローを可能にする電気経路が存在する。電流経路は、キャパシタ、結合インダクタ、及び／または、導電性要素との間に直接的接触がなくても電流フローを可能にするその他の要素を含むことができる。
【００１７】
図１及び図２は、本発明に係る、好ましくは炭化ケイ素ベースである、様々な半導体材料系から形成されるＭＥＳＦＥＴ１０の一実施形態を示す図である。ＭＥＳＦＥＴ１０は、炭化ケイ素の成長が可能である様々な材料から形成することができる、基板１２を備える。好ましい基板材料は、炭化ケイ素であり、いくつかの実施形態では、基板１２は、本件特許出願人が販売する半絶縁性４Ｈ−ＳｉＣを含むことができる。
【００１８】
ＭＥＳＦＥＴ１０はさらに、基板上に形成される炭化ケイ素バッファ層１４を備える。炭化ケイ素チャネル層１６は、バッファ層上に形成され、バッファ層１４は、チャネル層１６と基板１２との間に挟まれる。バッファ層１４及びチャネル層１６は、金属酸化物化学気相堆積（ＭＯＣＶＤ：Metal Oxide Chemical Vapor Deposition）、水素化物気相成長（ＨＶＰＥ：Hydride Vapor Phase Epitaxy）、または分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）などの従来の半導体成長技法を用いて、基板１２上に形成することができる。
【００１９】
核生成層（nucleation layer）（不図示）を、基板１２とバッファ層１４との間に含め、その２つの間の格子不整合を低減することができる。核生成層は、様々な材料からなり、ＭＯＣＶＤ、ＨＶＰＥ、またはＭＢＥを用いて基板１２上に形成することもできる。核生成層の形成は、基板１２に用いられる材料に依存する。例えば、様々な基板上に核生成層を形成する方法は、特許文献２や特許文献３に開示されている。炭化ケイ素基板上に核生成層を形成する方法は、特許文献４、特許文献５、及び特許文献６に開示されている。
【００２０】
金属ソース及びドレイン電極１８、２０は、チャネル層１６に接続して形成され、ゲート２２は、ソース及びドレイン電極１８、２０の間のチャネル層１６上に形成される。電流は、ゲート２２に適切なレベルでバイアスがかけられると、チャネル層１６を介して、ソース及びドレイン電極１８、２０の間を流れる。ソース及びドレイン電極１８、２０は、チタン、アルミニウム、金、ニッケル、白金、クロムの合金、チタンとタングステンの合金、または白金シリサイドなど、これらに限定されるわけではないが、様々な材料で形成することができる。ゲート２２は、様々な長さをとることができ、好ましいゲート長（Ｌｇ）は、０．５ミクロンである。図１に最もよく示されるように、ゲート２２は、ゲートコンタクト２４に接続され、ゲートコンタクト２４と接する。
【００２１】
図２に最もよく示されるように、第１のスペーサ層２６は、ゲート２２、並びに、ゲート２２とソース及びドレイン電極１８、２０との間のチャネル層１６の表面を覆うように形成される。一方、上述したように、スペーサ層２６は、チャネル層及びゲートを覆うほど長くはなく、ゲート及びチャネル層からフィールドプレートを絶縁するために提供される。スペーサ層２６は、上述した様々な材料を、単独でまたはその組み合わせで含むことができるが、好ましくは、上述した１つの誘電体材料の層、または誘電体材料の複数の異なる層を含む。スペーサ層２６は、様々な厚さをとることができ、厚さの適切な範囲は、好ましくは、０．０５から２ミクロンである。デバイス間の電気的遮蔽は、ＭＥＳＦＥＴのアクティブ領域の外側でメサエッチングまたはイオン注入で成される。
【００２２】
スペーサ層２６が、デバイスの金属化の前に形成されると、スペーサ層２６は、Ａｌ、Ｇａ、またはＩｎ合金などの、様々な３族要素を有する３族窒化物などのエピタキシャル材料を含むことができ、適切なスペーサ層の材料は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）であらわされる。チャネル層１６のエピタキシャル成長の後に、スペーサ層２６は、同じエピタキシャル成長法を使用して、成長させることができる。次いでスペーサ層２６は、ゲート２２、ソース電極１８、及びドレイン電極２０を、チャネル層１６に接続して、適切に形成できるようにエッチングされる。次いでフィールドプレートは、ゲート２２とドレイン電極２０との間のスペーサ層上に堆積することができる。フィールドプレートがゲートの一部を覆う諸実施形態では、誘電体材料の追加のスペーサ層が、フィールドプレートからゲートを絶縁するために、少なくともゲートを部分的に覆うように含まれるべきである。
【００２３】
フィールドプレート３０は、ゲート２２とドレイン電極２０との間のスペーサ層２６上に形成され、ゲート２２の近くに、重ならないように形成される。ゲート２２とフィールドプレート（Ｌｇｆ）との間のスペースは残り、フィールドプレート３０によってもたらされる電界効果を最大化するために十分に小さいながらも、フィールドプレート３０から絶縁するのに十分な幅があるべきである。Ｌｇｆが広すぎると、電界効果は低減されうる。本発明に係る一実施形態では、Ｌｇｆは、およそ０．４ミクロンとすることができ、より大きいまたはより小さいスペースを使用することもできる。
【００２４】
フィールドプレート３０は、ゲート２２の端からの、様々な距離Ｌｆを拡張することができ、距離の適切な範囲は、およそ０．１から２ミクロンである。フィールドプレート３０は、様々な導電性材料を含むことができ、適切な材料は、標準的な金属化方法を用いて堆積された、金属または金属化合物である。本発明に係るいくつかの実施形態では、フィールドプレート３０は、チタン／金合金、またはニッケル／金合金を含む。
【００２５】
フィールドプレート３０は、ソースコンタクト１８に電気的に接続され、図１は、本発明のおいて用いることのできる２つの接続構造を示すが、その他の接続構造を用いることもできることが理解されるだろう。スペーサ層がゲート、並びに、ゲート２２とソース電極１８との間のチャネル層の表面を覆う諸実施形態では、導電性バス３２を、フィールドプレート３０とソース電極１８との間を拡張するために、スペーサ層２６上に形成することができる。複数のバス３２を用いることができるが、バスの数が多いほど、バスによって導かれる不要なキャパシタンスは増大する。バスは、ＭＥＳＦＥＴの多くのアクティブ領域を覆わないように、電流がソースコンタクト１８とフィールドプレート３０との間を効果的に流れるように、十分な数持つべきであり、バス３２の適切な数は２つである。一実施形態では、導電性パスは、スペーサ層２６が好ましい、ゲートとソース電極との間の最上部の層の全てを覆わない。
【００２６】
また、スペーサ層２６は、縞模様状に（不図示）、ゲートとソース電極との間の、チャネル層の表面だけを覆うことができ、縞模様は、導電性バス３２をサポートするに十分な幅を有する。バス３２は、チャネル層を覆うスペーサ層領域に渡って、フィールドプレート３０から拡張する。
【００２７】
フィールドプレート３０は、ＭＥＳＦＥＴ１０のアクティブ領域及びスペーサ層２６の外側を通り、ソースコンタクト２０に接続する導電性パス３４を介して、ソースコンタクト２０に電気的に接続することもできる。この配置は、他の実施形態においても用いることができるが、スペーサ層２６がゲート２２とソース１８との間のチャネル層１６を覆わない実施形態において特に適合する。図１に示されるように、パス３４は、ゲートコンタクト２４の反対側の、ＭＥＳＦＥＴのアクティブ領域の外側を通る。本発明に係るその他の実施形態では、導電性パスは、ゲートコンタクト２４側の、ＭＥＳＦＥＴ１０のアクティブ領域の外側を通ることもでき、ＭＥＳＦＥＴ１０は、ＭＥＳＦＥＴ１０に対して同じ若しくは異なる側を通る、２つ以上の導電性パスを含むこともできる。
【００２８】
フィールドプレート３０、及びソース電極１８への接続を堆積した後、アクティブ構造を、窒化ケイ素などの誘電体保護層（dielectric passivation layer）（不図示）によって覆うことができる。この保護層は、既知の成長技法を用いて形成することができる。
【００２９】
図３及び図４は、ＭＥＳＦＥＴ１０の特徴に類似する多くの特徴を有する、本発明に係るＭＥＳＦＥＴ４０の別の実施形態を示す。同じ特徴については同じ参照番号を用い、その特徴は、上述した特徴についての説明がＭＥＳＦＥＴ４０に対して等しく適用されるという理解と共に、詳細な説明は行わずに記載する。
【００３０】
ＭＥＳＦＥＴ４０は、好ましくは、炭化ケイ素ベースであり、炭化ケイ素基板１２、炭化ケイ素バッファ層１４、炭化ケイ素チャネル層１６、ソースコンタクト１８、ドレインコンタクト２０、ゲート２２、ゲートコンタクト２４、及びスペーサ層２６を含む。ＭＥＳＦＥＴ４０は、ゲート２２の一部に重なるだけでなく、主にゲート２２とドレインコンタクト２２との間にあるスペーサ層２６上に形成されるフィールドプレート４２も含む。図１及び図２におけるＭＥＳＦＥＴ１０に対して、Ｌｇｆは小さく、製造過程においていくつかの問題がある。ゲート２２に重なるフィールドプレート４２を有することによって、ＨＥＭＴ４０は、Ｌｇｆの許容範囲に触れることなく作ることができる。しかしながら、フィールドプレート４２の重複部分は、追加の不要なキャパシタンスを生じさせることがある。フィールドプレート３０または４２のどちらを使うかの判断において、フィールドプレート４２を用いた製造の容易さは、図１及び図２におけるフィールドプレート３０によってもたらされる、低減されたキャパシタンスとバランスをとらなければならない。ＭＥＳＦＥＴ４０は、フィールドプレート４２をソースコンタクト１８へ電気的に接続する、バス４４または導電性パス４６も備える。
【００３１】
本発明に係る、ソース接続フィールドプレートの配置は、上述したＭＥＳＦＥＴに限らず、様々なＭＥＳＦＥＴにおいて用いることができる。例えば、図５は、ＭＥＳＦＥＴ１０及び４０における特徴に類似する多くの特徴を有し、基板１２、バッファ層１４、チャネル層１６、ソース電極１８、及びドレイン電極２０を含む、本発明に係るＭＥＳＦＥＴ５０の別の実施形態を示す。一方で、ＭＥＳＦＥＴ５０は、特に高周波操作に適応する、ガンマ（Γ）形状のゲート５２を有する。ゲート長（Ｌｇ）は、デバイスの速度の判断において重要な特徴であり、高周波デバイスであるほど、ゲート長はより短い。より短いゲート長は、高周波操作に悪影響を与えることのある高い抵抗をもたらしうる。Ｔ−ゲートは、一般に、高周波操作において用いられるが、Ｔ−ゲートを有するフィールドプレートの良く結合した配置を達成するのは困難でありうる。
【００３２】
ガンマゲート５２は、低ゲート抵抗をもたらし、ゲート設置面積の控えめな定義づけ（controlled definition）を許容する。スペーサ層５４が含まれ、スペーサ層５４は、ガンマゲート５２、並びに、ガンマゲート５２とソース及びドレイン電極１８、２０との間の障壁層１６の表面を覆う。スペースは、ガンマゲート５２の水平部分と、ゲート５２とソース電極との間にあるスペーサ層５４の上部との間に残りうる。ＭＥＳＦＥＴ５０は、ガンマゲート５２に一部重なる、スペーサ層５４上のフィールドプレート５６も含み、フィールドプレート５６は、好ましくは、ガンマゲート５２の側面上に堆積し、水平な張り出し部分を有さない。この配置は、密接な配置（tight placement）、並びにフィールドプレート５６と、その下のアクティブ層との間の効果的な結合を可能にする。その他のガンマゲートの実施形態では、フィールドプレートは、フィールドプレート５６と同じように配置され、ゲートに一部重なる代わりに、図２に示されるスペースＬｇｆに類似した、ゲートの端とフィールドプレートとの間のスペースが存在しうる。
【００３３】
フィールドプレート５６は、様々な方法で、ソース電極１８に電気的に接続されうる。ゲート５２の水平部分の下側の表面とスペーサ層５４との間のスペースのために、フィールドプレート５６とソース電極１８との間に直接的に導電性パスを提供することは困難である。その代わりに、ＭＥＳＦＥＴ５０のアクティブ領域の外側を通る導電性パスは、フィールドプレート５６とソース電極１８との間に含まれうる。また、ガンマゲート５２は、スペーサ層５４によって完全に覆われ、ゲートの水平部分のスペースを満たされうる。導電性パスは、フィールドプレート５６からスペーサ層５４をまたいでソース電極へ、直接的に通されうる。アクティブ構造は、誘電体保護層（不図示）によって覆われうる。
【００３４】
図６は、本発明に係る、ソース接続フィールドプレートも配置しうる、さらに別のＭＥＳＦＥＴ６０を示す。ＭＥＳＦＥＴ６０は、図１〜４におけるＭＥＳＦＥＴ１０及び４０の特徴と類似する多くの特徴を有し、基板１２、バッファ層１４、チャネル層１６、ソース電極１８、及びドレイン電極２０を含む。一方、ゲート６２は、チャネル層１６内に埋め込まれ、スペーサ層６４によって覆われる。その他の実施形態では、ゲートの底面が部分的に埋め込まれるだけか、あるいは、ゲートの様々な部分がチャネル層１６内に異なる深さで埋め込まれうる。フィールドプレート６６は、スペーサ層６４上に配置され、ソース電極１８に電気的に接続され、アクティブ構造は、誘電体保護層（不図示）によって覆われうる。ＭＥＳＦＥＴ６０について上述したように、フィールドプレート６６は、ゲートの端とフィールドプレートとの間のスペースＬｇｆが存在するように配置されうる。
【００３５】
上述の実施形態は、マイクロ波及びミリメートル波周波数において向上したパワーを有する、ワイドバンドギャップトランジスタ、特にＭＥＳＦＥＴを実現する。ＭＥＳＦＥＴは、より高い入出力絶縁のおかげで、同時に存在する高利得、高出力、及びより安定な動作を示す。この構造は、より低い周波数における高電圧用途のための、より大きな容量にまで拡張することができる。
【００３６】
本発明を、特定の望ましい配置を参照しながら詳細に渡って説明してきたが、その他の変形も可能である。このフィールドプレートの配置は、様々なデバイスにおいて用いることができる。フィールドプレートはまた、様々な形状をとることができ、様々な方法でソースコンタクトに接続することができる。本発明の趣旨及び範囲は、上述した発明の好ましい形態に限定されるわけではない。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る、ＭＥＳＦＥＴの平面図である。
【図２】図１のＭＥＳＦＥＴの断面図である。
【図３】本発明の一実施形態に係る、ＭＥＳＦＥＴの平面図である。
【図４】図３のＭＥＳＦＥＴの断面図である。
【図５】本発明の一実施形態に係る、ガンマゲートを備えるＭＥＳＦＥＴの断面図である。
【図６】本発明の一実施形態に係る、埋め込みゲートを備えるＭＥＳＦＥＴの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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