(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極ソース側の前記半導体基板中に第２導電型のチャネル領域及び第１導電型のソース領域が形成されたＤＭＯＳトランジスタを含む半導体装置の製造方法において、
前記半導体基板中に第１ボディー領域を形成する工程と、
前記半導体基板上にゲート絶縁膜となる絶縁膜を形成し、該絶縁膜上にゲート電極膜を積層する工程と、
前記ゲート電極膜上に、前記第１ボディー領域上に開口部を有するフォトレジストパターンを形成し、前記開口部内に露出する前記ゲート電極膜を除去し、前記絶縁膜を露出させる工程と、
前記フォトレジストを残したまま前記開口部内に露出する前記絶縁膜を通して、不純物イオンを注入し、前記第１ボディー領域に連続し少なくとも一部が前記ゲート電極膜直下に達し前記チャネル領域を構成する第２ボディー領域と、前記第１ボディー領域及び第２ボディー領域表面に第１ソース領域を形成する工程と、
前記ゲート電極膜をパターニングし、前記ドレイン領域形成予定領域を露出するようにゲート電極を形成する工程と、
前記第１ソース領域に接続する第２ソース領域と、前記半導体基板中にドレイン領域とを同時に形成する工程と、
前記第２ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極とを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極ソース側の前記半導体基板中に第２導電型のチャネル領域及び第１導電型のソース領域が形成されたＤＭＯＳトランジスタを含む半導体装置の製造方法において、
前記半導体基板上にゲート絶縁膜となる絶縁膜を形成し、該絶縁膜上にゲート電極膜を積層する工程と、
前記ゲート電極膜上に、第１ボディー領域形成予定領域上に開口部を有するフォトレジストパターンを形成し、前記開口部内に露出する前記ゲート電極膜を除去し、前記絶縁膜を露出させる工程と、
前記フォトレジストを残したまま前記開口部内に露出する前記絶縁膜を通して、不純物イオンを注入し、第１ボディー領域と、該第ボディー領域に連続し少なくとも一部が前記ゲート電極膜直下に達し前記チャネル領域を構成する第２ボディー領域と、前記第１ボディー領域及び第２ボディー領域表面に第１ソース領域を形成する工程と、
前記ゲート電極膜をパターニングし、前記ドレイン領域形成予定領域を露出するようにゲート電極を形成する工程と、
前記第１ソース領域に接続する第２ソース領域と、前記半導体基板中にドレイン領域とを同時に形成する工程と、
前記第２ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極とを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２いずれか記載の半導体装置の製造方法において、
前記ゲート電極を形成した後、該ゲート電極の側壁部にサイドスペーサーを形成し、該サイドスペーサーをマスクとして使用し、前記第２ソース領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＤＭＯＳトランジスタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタは、空乏層を低濃度のドレイン領域に形成するため、チャネル領域を延ばさず、低濃度ドレイン領域を延ばすことで耐圧を高くすることができる。また、ＤＭＯＳトランジスタはチャネル領域を短くできるので、オン抵抗を低くすることができる。このオン抵抗は、ドレイン抵抗、チャネル抵抗、ソース抵抗にそれぞれ依存する。そのため、オン抵抗のバラツキを抑えるには、それぞれの抵抗値のバラツキを最小限にする必要がある。
【０００３】
抵抗値のバラツキは、抵抗の長さと不純物濃度のバラツキが原因であり、抵抗の長さのバラツキを抑える製造方法が種々提案されている。例えば特許文献１には、図１４に示すような製造方法により、抵抗の長さのバラツキを抑える方法が提案されている。
【０００４】
従来のＤＭＯＳトランジスタを製造する工程では、まず、Ｎ型のシリコン基板１０１上にＬＯＣＯＳ技術によるフィールド酸化膜１０２とゲート酸化膜１０３を形成し、更にその上にポリシリコンからなるゲート電極膜１０４を積層形成する（図１４ａ）。
【０００５】
次にシリコン基板１０１上に、フォトレジスト１０５を形成し、ＤＭＯＳトランジスタの深いボディー領域の形成予定領域を開口させ、開口内に露出するゲート電極膜１０４およびゲート酸化膜１０３をエッチング除去し、フォトレジスト１０５とポリシリコン層１０４をマスクとして使用し、露出するシリコン基板１０１中に硼素等のＰ型ドーパントをイオン注入し、ＤＭＯＳトランジスタのＰ型の深いボディー領域１０６を形成する（図１４ｂ）。
【０００６】
次に、フォトレジスト１０５を完全に除去し、ゲート電極膜１０４をマスクとして使用し、硼素等のＰ型ドーパントを、シリコン基板１０１表面に対し、３０〜４５度傾斜した方向からイオン注入する。例えば、注入ドーズ量７．５×１０12原子／ｃｍ2、注入エネルギー１５０ＫｅＶの条件でイオン注入すると、ゲート電極が形成されるゲート酸化膜１０３の直下までＰ型チャネル領域１０７を形成することができる（図１４ｃ）。
【０００７】
９００℃以下の温度で熱処理を行い、注入したイオンを活性化させた後、通常のフォトリソグラフ法によりゲート電極膜１０４をパターニングし、ＤＭＯＳトランジスタのゲート電極１０８を形成する（図１４ｄ）。
【０００８】
その後、図示しないフォトレジストをマスクとして使用し、Ｎ型ドーパントのイオン注入を行い、ゲート電極１０８の側縁にＮ型の低濃度ソース領域１０９を形成し、ゲート電極１０８の側壁部にサイドスペーサーを形成した後、低濃度ソース領域９と連続する高濃度ソース領域１１０と、高濃度ドレイン領域１１１を同時に形成し、さらに高濃度ボディー領域１１２を形成する（図１４ｅ）。その後、高濃度ソース領域１１０に接続するソース電極、高濃度ドレイン領域１１１に接続するドレイン電極等を形成し、ＤＭＯＳトランジスタを完成させることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−３２１５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来の製造方法では、チャネル領域を形成するため、傾斜した方向から不純物イオンを注入する際、ゲート電極膜上にはフォトレジストが存在していない。そのため、イオン注入の加速エネルギーを高くすると不純物がゲート電極膜を突き抜けてしまう場合があった。一般的にゲート電極膜として用いられるポリシリコンは、結晶方向がばらばらで、ポリシリコン膜を突き抜けるイオンにバラツキが生じてしまう。その結果、チャネル抵抗にバラツキが生じてしまうという問題があった。
【００１１】
本発明は、上記問題点を解消し、ＤＭＯＳトランジスタのオン抵抗のバラツキをなくすために、チャネル抵抗のバラツキが生じない製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本願請求項１に係る発明は、第１導電型の半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極ソース側の前記半導体基板中に第２導電型のチャネル領域及び第１導電型のソース領域が形成されたＤＭＯＳトランジスタを含む半導体装置の製造方法において、前記半導体基板中に第１ボディー領域を形成する工程と、前記半導体基板上にゲート絶縁膜となる絶縁膜を形成し、該絶縁膜上にゲート電極膜を積層する工程と、前記ゲート電極膜上に、前記第１ボディー領域上に開口部を有するフォトレジストパターンを形成し、前記開口部内に露出する前記ゲート電極膜を除去し、前記絶縁膜を露出させる工程と、前記フォトレジストを残したまま前記開口部内に露出する前記絶縁膜を通して、不純物イオンを注入し、前記第１ボディー領域に連続し少なくとも一部が前記ゲート電極膜直下に達し前記チャネル領域を構成する第２ボディー領域と、前記第１ボディー領域及び第２ボディー領域表面に第１ソース領域を形成する工程と、前記ゲート電極膜をパターニングし、前記ドレイン領域形成予定領域を露出するようにゲート電極をう形成する工程と、前記第１ソース領域に接続する第２ソース領域と、前記半導体基板中にドレイン領域とを同時に形成する工程と、前記第２ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極とを形成する工程と、を含むことを特徴とする。
【００１３】
本願請求項２に係る発明は、第１導電型の半導体基板上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極ソース側の前記半導体基板中に第２導電型のチャネル領域及び第１導電型のソース領域が形成されたＤＭＯＳトランジスタを含む半導体装置の製造方法において、前記半導体基板上にゲート絶縁膜となる絶縁膜を形成し、該絶縁膜上にゲート電極膜を積層する工程と、前記ゲート電極膜上に、第１ボディー領域形成予定領域上に開口部を有するフォトレジストパターンを形成し、前記開口部内に露出する前記ゲート電極膜を除去し、前記絶縁膜を露出させる工程と、前記フォトレジストを残したまま前記開口部内に露出する前記絶縁膜を通して、不純物イオンを注入し、第１ボディー領域と、該第ボディー領域に連続し少なくとも一部が前記ゲート電極膜直下に達し前記チャネル領域を構成する第２ボディー領域と、前記第１ボディー領域及び第２ボディー領域表面に第１ソース領域を形成する工程と、前記ゲート電極膜をパターニングし、前記ドレイン領域形成予定領域を露出するようにゲート電極を形成する工程と、前記第１ソース領域に接続する第２ソース領域と、前記半導体基板中にドレイン領域とを同時に形成する工程と、前記第２ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極とを形成する工程と、を含むことを特徴とする。
【００１４】
本願請求項３に係る発明は、請求項１または２いずれか記載の半導体装置の製造方法において、前記ゲート電極を形成した後、該ゲート電極の側壁部にサイドスペーサーを形成し、該サイドスペーサーをマスクとして使用し、前記第２ソース領域を形成することを特徴とする。
【発明の効果】
【００１５】
本発明の製造方法によれば、第２ボディー領域を形成するために使用するイオン注入マスクを使用して、低濃度のソース領域を形成するため、チャネル長さが自己整合的に形成でき、チャネル抵抗のバラツキを抑えることができる。更に、ゲート電極の側壁部にサイドスペーサーを形成した後、イオン注入で高濃度ソース領域を形成すると、低濃度ソース領域と高濃度ソース領域が自己整合的に形成でき、ソース抵抗のバラツキも抑えることができ、オン抵抗のバラツキのない半導体装置を形成することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図４】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図５】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図６】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図７】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図８】本発明の第１の実施例に係る半導体装置の製造方法の説明図である。
【図９】本発明の第２の実施例に係る半導体装置の製造方法の説明図である。
【図１０】本発明の第２の実施例に係る半導体装置の製造方法の説明図である。
【図１１】本発明の第２の実施例に係る半導体装置の製造方法の説明図である。
【図１２】本発明の第２の実施例に係る半導体装置の製造方法の説明図である。
【図１３】本発明の第２の実施例に係る半導体装置の製造方法の説明図である。
【図１４】従来のこの種のＤＭＯＳトランジスタの製造方法の説明図である。
【発明を実施するための形態】
【００１７】
本発明の半導体装置の製造方法は、第２ボディー領域を形成するためのイオン注入の際、フォトレジストとゲート電極膜の積層膜をマスクとして使用する。その結果、イオン注入の加速エネルギーの制限を受けず、第２ボディー領域を形成することが可能となる。そして同じマスクを使用して第１ソース領域を形成するため、チャネル長のバラツキ、即ちチャネル抵抗の少ない半導体装置を形成することができる。さらにサイドスペーサーを形成して第２ソース領域を形成するため、第２ソース領域の形成寸法のバラツキ、即ちソース抵抗のバラツキの少ない半導体装置を形成することができる。以下、本発明の実施例について、詳細に説明する。
【実施例１】
【００１８】
本発明の第１の実施例について、ＮチャネルＤＭＯＳトランジスタの製造方法を例にとり説明する。まず、Ｎ型のシリコン基板１上に、薄い酸化膜２とフィールド酸化膜３を通常の熱酸化法により形成する。フォトレジスト４を第１ボディー領域形成予定領域を開口するようにパターニングし、開口内に露出する酸化膜２を通して、シリコン基板１中に、硼素をドーズ量１×１０12〜１×１０13原子／ｃｍ2、加速エネルギー１８０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板の法線方向に対して７度の傾斜で行われ、第１ボディー領域５が形成される（図１）。
【００１９】
次に、フォトレジスト４とシリコン基板１表面の酸化膜２を除去し、熱酸化法により、ゲート酸化膜６を形成した後、ポリシリコンからなるゲート電極膜７を全面に形成する（図２）。
【００２０】
ゲート電極膜７の表面にフォトレジスト８を形成し、先に形成した第１ボディー領域５を開口するようにパターニングする。その後、フォトレジスト８をマスクとして使用し、ゲート電極膜７をパターニングする。本実施例では、フォトレジスト８とゲート電極膜７との積層膜とフィールド酸化膜３によって囲まれた領域に、第１ボディー領域５が形成されている。次に、フォトレジスト８とゲート電極膜７の積層膜と、フォールド酸化膜３をマスクとして使用し、開口内に露出するゲート酸化膜６を通して、シリコン基板１中に、硼素をドーズ量１×１０13〜１×１０14原子／ｃｍ2、加速エネルギー１２０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板１の法線方向に対して４５〜６０度の傾斜で行われ、第２ボディー領域９が形成される。傾斜をつけたイオン注入は、回転させながら、あるいは段階的に方向を変えながら行うことができる。また、イオン注入のマスクとしてフィールド酸化膜と、ゲート電極膜７とフォトレジスト８の積層膜を用いるため、イオン注入の加速エネルギーの制約が少なくなる。その結果、先に形成した第１ボディー領域５に連続し、ゲート電極膜直下の深くまで達する構造を形成することが可能となる。この第２ボディー領域９は、チャネルを構成する（図３）。
【００２１】
なお、本実施例では、第１ボディー領域５とフォトレジスト８の位置合わせズレが生じる可能性がある。しかしながら、第２のボディー領域９を形成するイオン注入を行う際、フォトレジスト８とゲート電極膜７の積層膜をマスクとして使用するため、第２ボディー領域９が従来よりゲート電極膜７の直下深くまで形成することができるため、チャネル抵抗のバラツキは小さく抑えることができる。
【００２２】
引き続きフォトレジスト８とゲート電極膜７の積層膜と、フィールド酸化膜３をマスクとして使用し、開口内に露出するゲート酸化膜６を通して、第１ボディー領域５中に、燐をドーズ量１×１０13〜１×１０14原子／ｃｍ2、加速エネルギー４０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板の法線方向に対して７度の傾斜で行われ、低濃度ソース領域１０が形成される（図４）。このイオン注入は、回転させながら、あるいは段階的に方向をかえながら行うことで、開口表面に低濃度ソース領域１０を形成することもできる。その場合は、先に形成したゲート電極直下の第２ボディー領域９が残る条件とする必要がある。
【００２３】
このように第２ボディー領域９と低濃度ソース領域１０を、同一のマスクを使用して自己整合的に形成することができる。その結果、ＤＭＯＳトランジスタのチャネル長のバラツキがほとんど無くなる。
【００２４】
次に、ゲート電極を形成するため、ゲート電極膜７上にフォトレジスト１１をパターニングし、ゲート電極７Ａを形成する（図５）。
【００２５】
ＣＶＤ法により全面に酸化膜を形成し、等方性エッチングを行うことにより、ゲート電極７Ａの側壁部にサイドスペーサー１２を形成する（図６）。このサイドスペーサー１２の形成と同時に、ソース電極及びドレイン電極が接触する領域の低濃度ソース領域１０及びシリコン基板１表面の酸化膜６は除去される。なお、サイドスペーサー１２を形成することで、サイドスペーサー１２分の低濃度ソース領域１０を形成することができ好ましいが、必ずしも必須ではない。
【００２６】
フォトレジスト１３、サイドスペーサー１２、ゲート電極１２及びフィールド酸化膜３をマスクとして使用し、開口する低濃度ソース領域１０及びシリコン基板１中に、砒素をドーズ量１×１０15〜１×１０16原子／ｃｍ2、加速エネルギー７０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板１の法線方向に対して７度の傾斜で行われ、高濃度ソース領域１４及び高濃度ドレイン領域１５が形成される。さらにこのイオン注入により、ゲート電極７Ａ中に不純物が注入される（図７）。
【００２７】
このように低濃度ソース領域１０と高濃度ソース領域１４の形成は、形成バラツキの少ないサイドスペーサー１２を使用して自己整合的に行うことができる。その結果、低濃度ソース領域１０の形成寸法のバラツキが少なくなり、ソース抵抗のバラツキが少なくなる。
【００２８】
フォトレジスト１３を除去した後、別のフォトレジスト１６をパターニングし、開口する低濃度ソース領域１０中に、フッ化硼素をドーズ量１×１０15〜１×１０16原子／ｃｍ2、加速エネルギー４５ｋｅＶでイオン注入する。このイオン注入は、シリコン基板の法線方向に対して７度の傾斜で行われ、第１ボディー領域５に接続する高濃度ボディー領域１７を形成される（図８）。
【００２９】
以下、通常のフォトリソグラフ法により、高濃度ソース領域１４に接続するソース電極（図示せず）、高濃度ドレイン領域１５に接続するドレイン電極（図示せず）、高濃度ボディー領域１７に接続するボディー電極を形成し、ＤＭＯＳトランジスタが完成する。以上のように、本実施例によれば、ソース抵抗のバラツキがほとんど無く、チャネル抵抗のバラツキも少ないＤＭＯＳトランジスタを形成することができる。
【実施例２】
【００３０】
次に本発明の第２の実施例ついて、ＮチャネルＤＭＯＳトランジスタの製造方法を例にとり説明する。まず、Ｎ型のシリコン基板１上に、熱酸化法により、フィールド酸化膜３を形成した後、ゲート酸化膜６を形成する。ゲート酸化膜６を形成する。その後、全面にポリシリコンからなるゲート電極膜７を形成する（図９）。
【００３１】
ゲート電極膜７の表面にフォトレジスト８を形成し、第１ボディー領域形成予定領域を開口するようにパターニングする。その後、フォトレジスト８をエッチングマスクとして使用し、ゲート電極膜７を開口させる。そして、開口内に露出するゲート酸化膜６を通して、シリコン基板１中に、硼素をドーズ量１×１０12〜１×１０13原子／ｃｍ2、加速エネルギー１８０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板の法線方向に対して７度の傾斜で行われ、第１ボディー領域５が形成される（図１０）。
【００３２】
次に、フォトレジスト８とゲート電極膜７の積層膜と、フィールド酸化膜３をマスクとして使用し、開口内に露出するゲート酸化膜６を通して、シリコン基板１中に、硼素をドーズ量１×１０13〜１×１０14原子／ｃｍ2、加速エネルギー１２０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板１の法線方向に対して４５〜６０度の傾斜で行われ、第２ボディー領域９が形成される。傾斜をつけたイオン注入は、回転させながら、あるいは段階的に方向を変えながら行うことができる。その結果、先に形成した第１ボディー領域５に連続し、ゲート電極膜直下に達する構造となる。この第２ボディー領域９は、チャネルを構成することになる（図１１）。
【００３３】
このように同一マスクを使用して第１ボディー領域５と第２ボディー領域９を連続して形成することにより、先に説明した第１の実施例に比べて、本実施例ではチャネル抵抗のバラツキをされに抑えることが可能となる。
【００３４】
引き続きフォトレジスト８とゲート電極膜７の積層膜をマスクとして使用し、開口内に露出するゲート酸化膜６を通じて、第１ボディー領域５中に、燐をドーズ量１×１０13〜１×１０14原子／ｃｍ2、加速エネルギー４０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板の法線方向に対して７度の傾斜で行われ、低濃度ソース領域１０が形成される（図１２）。このイオン注入は、回転させながら、あるいは段階的に方向をかえながら行うことで、開口表面に低濃度ソース領域１０を形成することもできる。その場合は、先に形成したゲート電極直下の第２ボディー領域９が残る条件とする必要がある。
【００３５】
このように第２ボディー領域９と低濃度ソース領域１０の形成は、同一のマスクを使用して自己整合的に行うことができる。その結果、ＤＭＯＳトランジスタのチャネル長のバラツキがほとんど無くなる。
【００３６】
次に、ゲート電極を形成するため、フォトレジスト１１をパターニングし、ゲート電極７Ａを形成する（図１３）。
【００３７】
以下、第１の実施例同様、フォトレジスト１１を除去した後、ＣＶＤ法により全面に酸化膜を形成し、等方性エッチングを行うことにより、ゲート電極７Ａの側壁部にサイドスペーサー１２を形成する（図６）。このサイドスペーサー１２の形成と同時に、ソース電極及びドレイン電極が接触する領域の低濃度ソース領域１０及びシリコン基板１表面の酸化膜６は除去される。なお、サイドスペーサー１２を形成することで、サイドスペーサー１２分の低濃度ソース領域１０を形成することができ好ましいが、必ずしも必須ではない。
【００３８】
フォトレジスト１３、サイドスペーサー１２、ゲート電極１２及びフィールド酸化膜３をマスクとして使用し、開口する低濃度ソース領域１０及びシリコン基板１中に、砒素をドーズ量１×１０15〜１×１０16原子／ｃｍ2、加速エネルギー７０ｋｅＶでイオン注入する。このイオン注入は、シリコン基板の法線方向に対して７度の傾斜で行われ、高濃度ソース領域１４及び高濃度ドレイン領域１５が形成される。さらにこのイオン注入により、ゲート電極７Ａ中に不純物が注入される（図７）。
【００３９】
このように低濃度ソース領域１０と高濃度ソース領域１４の形成は、形成バラツキの少ないサイドスペーサー１２を使用して自己整合的に行うことができる。その結果、低濃度ソース領域１０の形成寸法のバラツキがすくなくなり、ソース抵抗のバラツキが少なくなる。
【００４０】
フォトレジスト１３を除去した後、別のフォトレジスト１６をパターニングし、開口する低濃度ソース領域１０中に、フッ化硼素をドーズ量１×１０15〜１×１０16原子／ｃｍ2、加速エネルギー４５ｋｅＶでイオン注入する。このイオン注入は、シリコン基板の法線方向に対して７度の傾斜で行われ、第１ボディー領域５に接続する高濃度ボディー領域１７を形成される（図８）。
【００４１】
以下、通常のフォトリソグラフ法により、高濃度ソース領域１４に接続するソース電極（図示せず）、高濃度ドレイン領域１５に接続するドレイン電極（図示せず）、高濃度ボディー領域１７に接続するボディー電極を形成し、ＤＭＯＳトランジスタが完成する。以上のように本実施例によれば、ソース抵抗に加えてチャネル抵抗のばらつくがほとんど無いＤＭＯＳトランジスタを形成することができる。
【符号の説明】
【００４２】
１：シリコン基板、２：酸化膜、３：フィールド酸化膜、４、８、１１、１３、１６：フォトマスク、５：第１ボディー領域、６：ゲート酸化膜、７：ゲート電極膜、７Ａ：ゲート電極、９：第２ボディー領域、１０：低濃度ソース領域、１２：サイドスペーサー、１４：高濃度ソース領域、１５：高濃度ドレイン領域、１７：高濃度ボディー領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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