(57)【特許請求の範囲】
【請求項１】
集積回路の作動パラメータを監視する方法において、
複数の直列に接続された反転ステージを備えているリング発振器を用いて振動周波数で振動信号を生成する工程と、
前記反転ステージに電流を供給する少なくとも１つのトランジスタが、中の電流フローと、前記反転ステージの出力信号スルーレートを制限し、それによって、前記振動周波数を制御するように、前記反転ステージの少なくとも１つを作動させる工程と、
前記トランジスタの閾値下領域である漏洩モードで前記トランジスタを作動するために、ゲート電圧を前記トランジスタに供給する工程と、から成り、
前記振動周波数は、前記作動パラメータに依存するように、前記作動パラメータは、前記電流漏洩の大きさを制御する、方法。
【請求項２】
前記作動パラメータは、所与のゲート電圧で前記トランジスタを通過する漏洩電流である、請求項１に記載の方法。
【請求項３】
前記作動パラメータは、前記ゲート電圧の閾値であり、
前記閾値は、
ゲート電圧を用いる前記振動周波数の増加率が最大になるゲート電圧として前記トランジスタの最大相互コンダクタンスゲート電圧を特定する工程と、
前記振動周波数がゼロになる外挿ゲート電圧を特定するために、前記最大相互コンダクタンスゲート電圧と、前記最大相互コンダクタンスゲート電圧時の振動周波数の前記増加率と、から線形に逆方向に外挿する工程と、
前記外挿ゲート電圧を前記閾値として使用する工程と、によって決定される、請求項１に記載の方法。
【請求項４】
前記作動パラメータは、前記トランジスタの作動温度である、請求項１に記載の方法。
【請求項５】
前記トランジスタは、ソース電圧とバルク電圧を有するＭＯＳＦＥＴであり、前記トランジスタは、前記ゲート電圧と前記ソース電圧の電圧差ＶＧＳが、前記バルク電圧と前記ソース電圧の電圧差ＶＢＳに等しくなるように動作する、請求項４に記載の方法。
【請求項６】
前記漏洩電流は、ｅＶＢＳ／ｋＴに比例し、ここにおいて、ｅは、自然対数の底であり、ｋは、Ｂｏｌｔｚｍａｎｎ定数であり、Ｔは、前記作動温度である、請求項５に記載の方法。
【請求項７】
（ａ）前記リング発振器を含む前記集積回路を提供する工程であって、前記集積回路の温度は周知の温度Ｔｋｎｏｗｎである、工程と、
（ｂ）前記バルク電圧と前記ソース電圧の前記電圧差ＶＢＳを第１の値ＶＢＳ０に設定する工程と、
（ｃ）前記リング発振器の第１の振動周波数Ｆ０を測定する工程と、
（ｄ）前記バルク電圧と前記ソース電圧の前記電圧差ＶＢＳを第２の値ＶＢＳ１に設定する工程と、
（ｅ）前記リング発振器の第２の振動周波数Ｆ１を測定する工程と、
（ｆ）計算温度Ｔｃａｌを（ＶＢＳ１−ＶＢＳ０）／（ｋ＊１ｎ（Ｆ０／Ｆ１））と決定する工程と、
（ｇ）オフセット温度ＴｏｆｆｓｅｔをＴｃａｌ−Ｔｋｎｏｗｎとして計算する工程と、を備えていて、それによって、前記集積回路の未知の温度Ｔｕｎｋｎｏｗｎは、その後、工程（ｂ）から（ｆ）まで繰り返す工程と、ＴｕｎｋｎｏｗｎをＴｃａｌ−Ｔｏｆｆｓｅｔと決定する工程と、によって決定することができる、較正工程を備えている、請求項６に記載の方法。
【請求項８】
前記リング発振器内部の複数の反転ステージは、それぞれが、前記漏洩モードで作動し、中の電流フローと、前記反転ステージの出力スルーレートを制限するトランジスタを含んでいる、請求項１に記載の方法。
【請求項９】
前記リング発振器内部の全ての反転ステージは、それぞれが、前記漏洩モードで作動し、中の電流フローと、前記反転ステージの出力スルーレートを制限するトランジスタを含んでいる、請求項１に記載の方法。
【請求項１０】
前記反転ステージを形成するインバータは、トライステートインバータである、請求項１に記載の方法。
【請求項１１】
前記トライステートインバータは、それぞれが、前記トライステートインバータの出力信号が生成されるレールではなく、前記集積回路を通る異なるレール上で形成されるヘッダトランジスタとフッタトランジスタを含み、
前記フッタトランジスタは、前記トランジスタである、請求項１０に記載の方法。
【請求項１２】
前記漏洩モードで作動する前記トランジスタは、前記インバータを形成する他のトランジスタとは異なる大きさを有している、請求項１に記載の方法。
【請求項１３】
前記漏洩モードで作動する前記トランジスタは、ＮＭＯＳＦＥＴである、請求項１に記載の方法。
【請求項１４】
前記漏洩モードで作動する前記トランジスタは、ＰＭＯＳＦＥＴである、請求項１に記載の方法。
【請求項１５】
集積回路の作動パラメータを監視するように構成されている監視回路において、
振動周波数で振動信号を生成するように構成された複数の直列に接続された反転ステージを有するリング発振器であって、前記反転ステージの少なくとも１つは、電流を前記反転ステージへ供給し、中の電流フロー及び前記反転ステージの出力信号スルーレートを制限するように構成される少なくとも１つのトランジスタを有し、それによって前記振動周波数を制御する、リング発振器と、
前記トランジスタの閾値下領域である漏洩モードで前記トランジスタを作動させるためにゲート電圧を前記トランジスタに供給するように構成されたゲート電圧供給回路と、を備えており、
前記振動周波数が、前記作動パラメータに依存するように、前記作動パラメータは、前記電流漏洩の大きさを制御している、監視回路。
【請求項１６】
集積回路の作動パラメータを監視するように構成されている監視回路において、
振動周波数で振動信号を生成するために複数の直列に接続された反転ステージ手段を有するリング発振器手段であって、前記反転ステージ手段の少なくとも１つは、電流を前記反転ステージ手段に提供するために少なくとも１つのトランジスタ手段を有し、且つ中の電流フロー及び前記反転ステージ手段の出力信号スルーレートを制限するために、それによって、前記振動周波数を制御している、リング発振器手段と、
前記トランジスタの閾値下領域である漏洩モードで前記トランジスタ手段を作動させるために、ゲート電圧を前記トランジスタ手段に供給するためのゲート電圧供給手段と、を備えており、
前記振動周波数が、前記作動パラメータに依存するように、前記作動パラメータは、前記電流漏洩の大きさを制御している、監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関する。より厳密には、本発明は、集積回路内部における作動パラメータの監視に関する。
【背景技術】
【０００２】
集積回路の作動パラメータに関する情報の監視を提供しようとする１つ又はそれ以上の監視回路を備える集積回路を提供することは知られている。監視される代表的な作動パラメータは、作動温度である。監視される他の作動パラメータは、作動電圧を含む。この情報は、集積回路の正確な動作を保証するために使用することができ、状況によっては、フィードバックメカニズムを用いて動作を調整するために使用される場合もある。
【０００３】
振動周波数が、集積回路の作動温度の目安となるリング発振器回路を提供することは知られている。集積回路の温度が上昇するにつれて、リング発振器内部のインバータチェーンを構成するトランジスタは、より迅速に作動し、それに応じて振動周波数は高まる。このようなメカニズムの問題は、振動周波数と温度の関係が、複雑になっている可能性があること、且つリング発振器が、比較的に複雑な付勢回路及び／又はアナログ出力を必要とすることである。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】“ＣＯＭＰＵＴＥＲ−ＡＩＤＥＤ  ＤＥＳＩＧＮ  ＯＦ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＳＹＳＴＥＭＳ”に関するＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ、１９９７年４月、第４号、１６巻
【発明の概要】
【発明が解決しようとする課題】
【０００５】
プロセス幾何学のサイズが減少すると、基本的なＭＯＳＦＥＴ特性の局所的な変化は、非常に大きくなるので、単純チップレベルの保護周波数帯設計は、ひどく複雑化し、非効率的なものになる。更に、埋め込みシャドーイング又は応力工学の影響などの重要な系統的な影響は、系統的な影響周辺の過剰に複雑な設計を最小限に抑えるために監視される必要のあるＭＯＳＦＥＴ実装の順列数を増やす。そのような影響のせいで、ＭＯＳＦＥＴ特性は、ロケーション及び文脈上特異的になった。従って、単純な一連の境界提供ウェーハ承認試験に依存すると、ＭＯＳＦＥＴパラメータは、文脈依存影響と、ウェーハモニターが設置される離れた場所からは監視することができない局所的な変化と、が原因で、システムオンチップ埋め込みＭＯＳＦＥＴモニターに比べて精度が低くなると考えられる。この様な次第で、シリコン承認試験、性能ビニング及び適応用回路に加え、埋め込みＭＯＳＦＥＴ監視用の小型且つ低電力の監視回路の必要性が存在する。
【課題を解決するための手段】
【０００６】
１つの態様から見れば、本発明は、集積回路の作動パラメータの監視方法を提供しており、前述の方法は、
複数の直列に接続された反転ステージを備えているリング発振器を用いて振動周波数で振動信号を生成する工程と、
前述の反転ステージに電流を供給する少なくとも１つのトランジスタが、中の電流フローと、前述の反転ステージの出力信号スルーレートを制限し、それによって、前述の振動周波数を制御するように、前述の反転ステージの少なくとも１つを作動させる工程と、
実質的には前述のトランジスタを通過する全ての電流フローが電流漏洩によるものである、漏洩モードで前述のトランジスタを作動するために、ゲート電圧を前述のトランジスタに供給する工程と、から成り、
前述の振動周波数は、前述の作動パラメータに依存するように、前述の作動パラメータは、前述の電流漏洩の大きさを制御する。
【０００７】
反転ステージで制限電流フローを供給するトランジスタを有する少なくとも１つの反転ステージを備えるリング発振器は、その様な反転ステージのスルーレートを制限する働きをし、結果的に、リング発振器の振動周波数を制御する（反転ステージは、単一インバータ、ＮＡＮＤゲートなど様々な異なる形態を有することができる）。本技法は、振動周波数を制御する働きをするこのトランジスタが、実質的には、トランジスタを通過する電流フローの全てが電流漏洩によるものである漏洩モードで作動され、その後、電流漏洩が、複数の作動パラメータを伴う予想可能な変動がある場合には、監視することが望ましく、従って、それらのパラメータは、リング発振器の振動周波数を観察することによって監視されてもよいものと認める。この方法でリング発振器を作動させると、集積回路の様々なパラメータを監視する能力を提供しながら、同時に小さい、低コスト及び低電力である監視回路を提供することになる。
【０００８】
幾つかの実施形態では、監視するように所望される作動パラメータは、所与のゲート電圧でトランジスタを通過する漏洩電流である。漏洩モードで作動するトランジスタは、集積回路内部の他のトランジスタの特色を有しており、全てのそれらのトランジスタの重要なパラメータは、電圧を伴う漏洩電流変動である。この方法では、適切な制御電圧は、電流漏洩を通して電力消耗を減らすために決めることができる。
【０００９】
特別に関心のある更なる作動パラメータは、漏洩電流が実質的にはゼロになるゲート電圧の閾値である。集積回路を、漏洩電流を実質的にゼロまで減らすことが所望される低電力モードに入れることは低電力集積回路では多くの場合望ましい。従って、監視回路は、実質的にゼロ漏洩電流を実現するために、監視回路のトランジスタ及び集積回路全体で実質的にゼロ漏洩を実現するために使用されるゲート電圧を能動的に決定することができる。
【００１０】
いくつかの実施形態では、当該閾値は、
ゲート電圧を用いる前述の振動周波数の増加率が最大になるゲート電圧として前述のトランジスタの最大相互コンダクタンスゲート電圧を特定する工程と、
前述の振動周波数がゼロになる外挿ゲート電圧を特定するために、前述の最大相互コンダクタンスゲート電圧と、前述の最大相互コンダクタンスゲート電圧時の振動周波数の前述の増加率と、から線形に逆方向に外挿する工程と、
前述の外挿ゲート電圧を前述の閾値として使用する工程と、によって決定されてもよい。
【００１１】
本技法が監視するのに適切な別の作動パラメータは、リング発振器内部のトランジスタの作動温度である。この作動温度は、集積回路の周辺部分の作動温度と十分な相関性があってもよい。
【００１２】
トランジスタが、ソース電圧とバルク電圧を有するＭＯＳＦＥＴであり、ゲート電圧とソース電圧の電圧差が、バルク電圧とソース電圧の電圧差と実質的に等しくなるように、トランジスタが、作動される時には、作動温度と振動周波数の簡素化した関係は、多数の装置特有のパラメータが関連性から実質的に無効になることで獲得される。
【００１３】
具体的には、当該実施形態では、漏洩電流は、ｅＶＢＳ／ｋＴに比例し、ここにおいて、ｅは、自然対数の底であり、ｋは、Ｂｏｌｔｚｍａｎｎ定数であり、Ｔは、前述の作動温度である。
【００１４】
当該温度監視回路を較正するために、以下の工程を実行してもよい、
（ａ）周知の温度Ｔｋｎｏｗｎで前述のリング発振器を含む前述の集積回路を提供する工程と、
（ｂ）前述のバルク電圧と前述のソース電圧の前述の電圧差ＶＢＳを第１の値ＶＢＳ０に設定する工程と、
（ｃ）前述のリング発振器の第１の振動周波数Ｆ０を測定する工程と、
（ｄ）前述のバルク電圧と前述のソース電圧の前述の電圧差ＶＢＳを第２の値ＶＢＳ１に設定する工程と、
（ｅ）前述のリング発振器の第２の振動周波数Ｆ１を測定する工程と、
（ｆ）計算温度Ｔｃａｌを（ＶＢＳ１−ＶＢＳ０）／（ｋ＊１ｎ（Ｆ０／Ｆ１））と決定する工程と、
（ｇ）オフセット温度ＴｏｆｆｓｅｔをＴｃａｌ−Ｔｋｎｏｗｎとして計算する工程と、それによって、前述の集積回路の未知の温度Ｔｕｎｋｎｏｗｎは、その後、工程（ｂ）から（ｆ）まで繰り返す工程と、ＴｕｎｋｎｏｗｎをＴｃａｌ−Ｔｏｆｆｓｅｔと決定する工程と、によって決定することができる。
【００１５】
リング発振器内部の１つのステージだけが、漏洩モードで作動し、中の電流フロー及びその関係付けられる反転ステージの出力スルーレートを制限するトランジスタを含んでいてもよい。しかしながら、好適な実施形態では、複数の反転ステージが漏洩モードで作動する当該トランジスタを含む時には、より強い影響が達成され得る。幾つかの実施形態では、リング発振器内部の反転ステージは、それぞれが漏洩モードで作動するトランジスタを含んでいてもよい。
【００１６】
インバータは、様々な異なる形態を有していてもよいが、トライステートインバータであれば望ましい。
【００１７】
トライステートインバータを使用する時には、ヘッダトランジスタ及びフッタトランジスタは、それらのトランジスタが反転ステージの出力と同じレールに提供される時と比較して本体の影響を減らす目的で、トライステートインバータの出力が生成されるレールよりも、集積回路の中を通る異なるレール上に形成されてもよい
【００１８】
漏洩モードで作動するトランジスタは、異なるパラメータ及び異なる測定領域に対してモニター回路を敏感にするために、インバータを形成する他のトランジスタとは異なる大きさで形成されてもよい。
【００１９】
漏洩モードで作動するトランジスタは、ＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴであってもよい。
【００２０】
別の態様から見れば、本発明は、集積回路の作動パラメータを監視するように構成されている監視回路を提供し、前述の監視回路は、
振動周波数で振動信号を生成するように構成された複数の直列に接続された反転ステージを有するリング発振器であって、前述の反転ステージの少なくとも１つは、電流を前述の反転ステージへ供給し、中の電流フロー及び前述の反転ステージの出力信号スルーレートを制限するように構成される少なくとも１つのトランジスタを有し、それによって前述の振動周波数を制御する、リング発振器と、
実質的には、前述のトランジスタを通過する全ての電流フローは、電流漏洩によるものであるような漏洩モードで前述のトランジスタを作動させるためにゲート電圧を前述のトランジスタに供給するように構成されたゲート電圧供給回路と、を備えており、
前述の振動周波数が、前述の作動パラメータに依存するように、前述の作動パラメータは、前述の電流漏洩の大きさを制御している。
【００２１】
更に別の態様から見れば、本発明は、集積回路の作動パラメータを監視するように構成された監視回路を提供し、前述の監視回路は、
振動周波数で振動信号を生成するために複数の直列に接続された反転ステージ手段を有するリング発振器手段であって、前述の反転ステージ手段の少なくとも１つは、電流を前述の反転ステージ手段に提供するために少なくとも１つのトランジスタ手段を有し、且つ中の電流フロー及び前述の反転ステージ手段の出力信号スルーレートを制限するために、それによって、前述の振動周波数を制御している、リング発振器手段と、
実質的には、前述のトランジスタ手段を通過する全ての電流フローは、電流漏洩によるものであるような漏洩モードで前述のトランジスタ手段を作動させるために、ゲート電圧を前述のトランジスタ手段に供給するためのゲート電圧供給手段と、を備えており、
前述の振動周波数が、前述の作動パラメータに依存するように、前述の作動パラメータは、前述の電流漏洩の大きさを制御している。
【００２２】
本発明の上記の及び他の物、特徴及び利点は、添付図面と関連させて読まれるべきである、以下に示す例証的な実施形態の詳細説明から明らかになるであろう。
【図面の簡単な説明】
【００２３】
【図１】集積回路の作動パラメータを監視するための複数の監視回路を含む集積回路を概略的に示している図である。
【図２】リング発振器（ＲＯ）の形態の監視回路を概略的に示している図である。
【図３】図２のリング発振器内部で使用されるトライステートインバータを概略的に示している図である。
【図４】集積回路内部の実質的なゼロ漏洩電流用の閾値電圧を決定する技法を概略的に図解する流れ図である。
【図５】電界効果トランジスタの断面を概略的に示している図である。
【図６】温度監視回路を較正する技法を概略的に示しているフローチャートである。
【図７】温度監視回路を用いて未知の温度を測定する技法を概略的に示している図である。
【図８】閾値電圧監視回路として働き、シミュレーション目的で設けられた（即ち、作業用設計では必要ではない）トランジスタＰ２を含むリング発振器の内部で使用されるトライステートインバータを示している図である。
【図９】閾値電圧を監視し、リング発振器を可能にするＮＡＮＤゲートを含む、リング発振器回路を概略的に示している図である。
【図１０】理想電流源又は図８のトランジスタＮ１の何れかによって制御されるトライステート反転工程の間の電流を用いてリング発振器周波数の変動を概略的に示している図である。
【図１１】（共に０．３Ｖの値に標準化された）リング発振器周波数と漏洩モードで作動するトランジスタを通過する電流との間の関係をトランジスタのゲート電圧を用いて概略的に示している図である。
【図１２】リング発振器周波数及びリング発振器周波数の変化率を、漏洩モードで作動するトランジスタに印加されるゲート電圧の変動と共に変化する、電圧を用いて概略的に示している図である。
【図１３】様々なトランジスタ用の閾値電圧の半導体製造会社の定義と比較して先に検討した監視回路を用いて決定される閾値電圧の変動を概略的に示している図である。
【図１４】温度監視回路として働くリング発振器で使用されるトライステートインバータを概略的に示す図である。
【図１５】温度監視回路として用いられるリング発振器回路を概略的に示している図である。
【図１６】図１４のＰＭＯＳＦＥＴを通過するドレイン電流の間における、漏洩モードで作動する電流制限トランジスタのバルク及びソース間の電圧との関係を概略的に示している図である。
【図１７】図１５で図示する監視回路を使用する測定時の、測定温度とシミュレーション温度の間の変化を示している図である。
【図１８】温度の関数として、漏洩モードで作動するトランジスタを通過する電流、ゲートとソース間の電圧、バルクとソース間の電圧、ドレインとソース間の電圧を表す等式を示している図である。
【図１９】発振器の本体をトランジスタのゲートと結合したリング発振器の中のＰＭＯＳＦＥＴ電流制限トランジスタを用いて、測定温度とシミュレーション温度の関係を示している図である。
【図２０】漏洩モードで作動するトランジスタを理想電流源と置き換えた時の、リング発振器周波数とトライステートインバータを通過する電流の関係を示している図である。
【図２１】トライステートインバータを通過する電流に関して測定周波数の絶対誤差を示している図である。
【図２２】トランジスタを通過する飽和電流に加えて漏洩モードで作動するトランジスタのゲート電圧を伴う発振器周波数変動を示している図である。
【図２３】様々な入力電圧ペアに関して温度の関数として周波数比を概略的に示している図である。
【図２４】監視回路と、２９８Ｋで較正を実行する先に検討した技法と、を用いる抽出温度測定を概略的に示している図である。
【図２５】温度の関数として発振器周波数の変動を示している図である。
【図２６】代替方法が温度情報を抽出するために使用される時に、シミュレート温度対測定温度を示している図である。
【発明を実施するための形態】
【００２４】
図１は、システムバス４を介して相互接続される複数の機能ユニットを含むシステムオンチップ集積回路２を概略的に図示している。機能ユニットは、プロセッサコア６、グラフィック処理ユニット８、デジタル信号プロセッサ１０及びメモリ１２を含んでいる。理解されるように、本技法は、多種多様の異なる集積回路に適用できる。
【００２５】
集積回路２内部には、複数の監視回路１４、１６、１８、２０が設置されている。監視回路１６は、プロセッサ６の内部に設置され、プロセッサ６の作動パラメータを監視する働きをする。この作動パラメータは、例えば、漏洩電流を減らす低電力状態と関連付けられる閾値電圧レベル、作動温度などであってもよい。同様に、グラフィック処理ユニット８は、グラフィック処理ユニット８に埋め込まれるモニター回路１８を有している。更に、監視回路１４、２０は、作動温度及び／又は閾値電圧の様なパラメータを監視するために集積回路２の上に間隔をとった位置に提供される。
【００２６】
理解されるように、現代の集積回路では、作動温度などの作動パラメータは、集積回路２の内部では様々であるので、集積回路の１つの特定の部分は、別の部分が許容可能な温度で作動している時と同じくして、非常に熱い温度で作動している場合がある。従って、集積回路内部に分散して複数の監視回路１４、１６、１８、２０を設置することで、不適切な作動からより強力に保護し、より精度の高い微細なレベルの作動パラメータ監視を実現することが可能になる。更に、アライメント、ドーピング、層厚さ等の変動の様な、集積回路２全体に亘るプロセス変動は、同じ集積回路内部の異なるロケーションで発生する異なる作動パラメータをもたらす可能性があるので、集積回路２の至る所に複数の監視回路１４、１６、１８、２０を分散させることで、その様な異なる作動パラメータを正確に感知することが可能になる。
【００２７】
図２は、振動周波数ＦＯＳＣを有するリング発振器の形態の監視回路２２を概略的に図示している。このリング発振器は、直列に配置され、直列の最後のインバータ２８から直列の最初のインバータ２４の入力へ戻るフィードバック経路を備えている３つのインバータ２４、２６、２８で形成されている。１つの経路内に奇数のインバータ２４、２６、２８（又はより概略的には信号反転）を設置すると、その結果、振動信号出力は、インバータチェーン２４、２６、２８を通過する遅延によって制御される周波数ＦＯＳＣを備えて生成されるであろう。ＡＮＤゲート３０は、信号経路内に設けられ、リング発振器を通ってフィードバックする信号経路を有効及び無効にすることで、有効信号に依存してリング発振器のオン、オフを切り替える働きをする。
【００２８】
個々のインバータ２４、２６、２８は、トライステートインバータとして形成され、これらのトライステートインバータ内のトランジスタの１つは、ゲート電圧源回路３２を用いて制御されるゲート電圧を有する。このゲート電圧源回路３２は、インバータ２４、２６、２８内部の制御トランジスタを、このトランジスタを通過する電流フローが電流漏洩によって実質的に全てになる、作動の漏洩モードに入れる、ゲート電圧を生成する。このトランジスタは、反転ステージ用の電流制限装置としての機能を果たす。当業者には認識されるように、電流漏洩とは、トランジスタへの制御信号が、オフに切り替えられたと標準的には判断されるような時に、限られた量の電流がトランジスタを通過するためのプロセスである。何れにしても、量子トンネルの様な影響は、有限漏洩電流をもたらす。
【００２９】
図３は、２つのＰＭＯＳＦＥＴトランジスタ３６、３８及び２つのＮＭＯＳＦＥＴトランジスタ４０、４２を積み重ねて形成されるトライステートインバータ３４を概略的に図示している。トランジスタ３６及び４２は、信号Ａ及びＺをそれぞれ運ぶ入力及び出力レールに比べて、集積回路を通り抜ける異なるレール上に形成されている。これは、本体影響を減らす。トランジスタ３６及び４２は、トランジスタ３８及び４０よりも大きい装置幅を有しており、これは、通常のレール電圧、例えばＯＥ側で接地及びＥＮ側でＶｄｄ、でより信頼性のある作動を可能にするためである。
【００３０】
動作中、トランジスタ４２に印加されるゲート電圧ＯＥは、トランジスタ４２を動作の漏洩モードへ入れる。トランジスタ４２は、而して、インバータ３４によって生成される出力信号Ｚのスルーレートを制限する電流制限装置として機能を果たす。理解されるように、関連付けられる接続及び信号伝送ラインと共に、トランジスタ３６、３８、４０及び４２は、有限電気容量を有しており、従って、インバータ３４を通過する電流フローを制限すると、出力信号Ｚで達成することができるスルーレートを抑制し、結果的には、トライステートインバータ３４を通過する伝搬遅延を制限する。而して、１つ又はそれ以上の当該トライステートインバータ３４は、図２で図示する様なリング発振器２２の中に設置される時には、トライステートインバータ３４を通過する電流フローを制御するゲート電圧ＯＥは、リング発振器２２の振動周波数ＦＯＳＣを順々に制御するであろう。
【００３１】
先に述べたことから理解されるように、リング発振器２２の振動周波数ＦＯＳＣは、電流制限トランジスタとして機能している１つ又はそれ以上のトランジスタ４２を通過する漏洩電流の測定を提供する。リング発振器からの出力信号は、感知し易さのためにレール間信号まで拡張され得るように、波形調整回路を必要とする場合もあるが、振動周波数ＦＯＳＣは、十分に低いので、その様な状態の回路は、例えば、基本Ｓｃｈｍｉｄｔｔトリガーのように容易に形成され得る。リング発振器２２は、近代の非常に複雑な集積回路と比べて単純な構造及び動作を有している。その様な小さいリング発振器２２は、比較的小さい回路オーバーヘッドとなる。リング発振器信号ＦＯＳＣの出力周波数は、十分に低いので測定するのが困難ではない。漏洩電流を伴うリング発振器信号ＦＯＳＣの比較的大きな度合いの変動は、良好な度合いの感度を提供して実現される。
【００３２】
集積回路２の様々な作動パラメータは、電流限定装置として働くトランジスタ４２を通過する漏洩電流への影響、及び結果的には発振器信号ＦＯＳＣへの影響を検出することによって監視されてもよい。当該パラメータの１つの実例は、トランジスタ４２を通過する漏洩電流が実質的にゼロであるゲート電圧ＯＥの閾値である。検出時のこの閾値電圧は、集積回路２（又は集積回路２の一部）を個々の集積回路及び現在の作動状態／環境に適合する低漏洩モードに入れるために、集積回路２全体で使用されてもよい。
【００３３】
図４は、閾値電圧を決定するためのプロセスを図示している。工程４４では、ゲート電圧を用いた振動周波数の変化率の測定は、異なるゲート電圧で行われる。工程４６では、次に、ゲート電圧を用いた振動周波数の変化率が最大になる位置に対応するゲート電圧Ｖｔｒａｎｓ及び周波数Ｆｔｒａｎｓを特定する。これは、トランジスタ４２内部の最大相互伝導点に対応する。
【００３４】
工程４８及び工程５０（結合されることも考え得る）は、外挿がゼロ振動周波数に終わったことを示す電圧を見つけるために最大相互伝導Ｆｔｒａｎｓ、Ｖｔｒａｎｓ点から戻って外挿する働きをする。而して、電圧は、振動周波数を用いたゲート電圧の変化率が、最大相互伝導点で検出される変化の最大率である、工程５０で図示する数式を用いて線形外挿によって計算される。
【００３５】
図５は、電界効果トランジスタ５２の断面を概略的に図示している。電界効果トランジスタは、ソース領域５４、ドレイン領域５６及びソース領域５４とドレイン領域５６の間に伸張するチャネル領域５８を含んでいる。絶縁層６２によってチャネル領域５８から隔てられているゲート６０は、チャネル領域５８を通してソース領域５４とドレイン領域５６の間で電流フローを制御する働きをする。チャネル領域５８及び電界効果トランジスタ５２の他の部分は、バルク半導体領域６４の上に形成される。ゲート６０は、ゲート電位ＶＧに保持される。ソース５４は、ソース電位ＶＳに保持される。ドレインは、ドレイン電位ＶＤに保持される。バルク半導体６４は、バルク電位ＶＢに保持される。
【００３６】
温度センサーとして機能するように働く、ここで説明される監視回路の実施形態では、温度とトランジスタ５２を通過する漏洩電流の簡素化された関係は、ゲート及びソース間の電圧差ＶＧＳ（即ちＶＧ−ＶＳ）が、バルク及びソース間の電圧差ＶＢＳ（即ちＶＢ−ＶＳ）と等しい時には実現される。これについて、下文で更に説明してゆく。
【００３７】
図６及び図７は、温度を監視するために監視回路１４、１６、１８及び２０を較正し、未知の温度を測定するためにこの監視回路１４、１６、１８及び２０を使用するプロセスをそれぞれ概略的に図示している。図６は、周知の温度Ｔｋｎｏｗｎを、埋め込み監視回路１４、１６、１８、２０を含む集積回路２用に設定する工程６６で始まる。工程６８は、バルクとソース間の電圧差ＶＢＳを第１値ＶＢＳ０に設定する。ゲート及びソース間の電圧ＶＧＳは、温度モニターとして使用されるインバータと内部接続されているので同じ値である。工程７０は、周知温度Ｔｋｎｏｗｎと第１の電圧ＶＢＳ０で振動周波数Ｆ０を測定する。
【００３８】
工程７２は、電圧ＶＢＳを第２の値ＶＢＳ１に設定する（ゲート及びソース間の電圧は同様に変化する）。工程７２は、この第２の制御電圧ＶＢＳ１で振動周波数Ｆ１を測定する。
【００３９】
工程７４は、ＶＢＳ０、ＶＢＳ１及び工程７４で示す関係に従って関連付けられる振動周波数Ｆ０、Ｆ１を使用して集積回路２用の温度を計算する。計算された温度Ｔｃａｌと周知の温度Ｔｋｎｏｗｎの差は、工程７６でオフセット温度Ｔｏｆｆｓｅｔを計算するのに使用される。このオフセット温度Ｔｏｆｆｓｅｔは、次に、図７に従った未知の温度の測定時に較正値として使用することができる。
【００４０】
図７は、監視回路１４、１６、１８、２０が図６のプロセスに従って較正された後で未知の温度を測定するプロセスを図示している。工程７８では、バルク及びソース間の電圧ＶＢＳは、第１の値ＶＢＳ０に設定される。工程８０は、この第１の制御電圧で振動周波数Ｆ０を測定する。工程８２は、電圧ＶＢＳを第２の値ＶＢＳ１に設定し、工程８４は、この第２の制御電圧で振動周波数Ｆ１を測定する。工程８６は、２つの測定周波数Ｆ０及びＦ１を、図７の工程８６に示される関係に従う制御電圧ＶＢＳ１及びＶＢＳ０と共に使用して計算温度を決定する。工程８８は、工程８６から計算された温度Ｔｃａｌを、先に計算したオフセット温度Ｔｏｆｆｓｅｔと共に使用して未知の温度を計算する。
【００４１】
監視回路のコアは、図８に図示するような標準型又は改良型トライステートインバータセル（ＩＮＶＺ）を使用して形成されるリング発振器である。標準型ＩＮＶＺと比較すると、図８の例示のＩＮＶＺ概略図は、トライステートスイッチを隣接するレールに移動している。これは、必要なことではないが、装置Ｐ１／Ｎ１が出力Ｚの隣にある時と比較して本体影響が減っているので、潜在的に精度を増加する可能性がある。Ｐ２装置は、シミュレーション目的のものであり、機能する実装では必要ではない。例えば、Ｎ１ＥＮが信号を送ることができる発振器と接続される場合には、発振器が使用可能でない時には、本技法のリング発振器の周波数結果と対照するために、装置Ｎ１のドレイン電流を測定してもよい。
【００４２】
このＩＮＶＺゲートは、その後、図９に示される１つの可能な実施形態と共にリング発振器を形成するために使用される。
【００４３】
この場合、機能を有効にする発振器を提供するために、１つのＮＡＮＤゲートが追加された。示される実例では、ＯＥピンは、ＶＤＤに結合され、ＯＥＮピンは、この使用においては可変アナログ信号であるＰＯＷＥＲ＿ＥＮ＿Ｎに結合される。ステージの数は任意であるが、この発振器は、ｎＡ領域電流制限動作に起因する低い作動速度及び電力消費の結果、表記より少ないステージを用いても確実に作動され得るものと留意されたい。奇数の総数のステージ（ＮＡＮＤを含む）の基本のリング発振器要件が観察される。観察は、周波数カウンタ回路又は外部試験機周波数カウンタから直接実施することができる。
【００４４】
この回路の動作は、発振器電流リミッタとして使用される単数又は複数のＭＯＳＦＥＴは、振動周波数が電流に比例するように、閾値領域付近又は閾値下で（即ち、動作の漏洩モードで）付勢されるものである。業界を代表する３２ｎｍ  ＭＯＳＦＥＴ  ＰＳＰ  ＨＳＰＩＣＥモデルを使用するシミュレーションは、この仮定が適切な付勢温度、電圧、及びプロセスコーナー全域で妥当であることを示す。図１０では、ＮＭＯＳプルダウンＦＥＴ（図８の装置Ｎ１）は、ＳＰＩＣＥシミュレーションの理想的な電流源に置き換えられた。このシミュレーションは、ＦがＩに直接的に比例する仮定の精度を示している。ＩＮＶＺラインは、電流源からの供給電流の関数として回路周波数を表わす。
【００４５】
図１０は、理想電流源置換トランジスタＮ１と比較したリング発振器周波数を示している。実際の回路（図１０の電流源の代わりのＭＯＳＦＥＴ  Ｎ１）をシミュレートすると、ＲＯ  ＦｒｅｑｕｅｎｃｙとＭＯＳＦＥＴ  Ｎ１ドレイン電流には、図１１について下文で示すように、良好な一致が存在している。同じグラフに描画するために、両方の曲線は、０．３Ｖ（〜Ｖｔ）での値に標準化された。
【００４６】
図１１は、共にＶＯＥ＝０．３Ｖに標準化されたＭＯＳＦＥＴ  Ｎ１ドレイン電流及びＲＯ周波数を示している。
【００４７】
制限された精度の中で、この図は、閾値下体制のＲＯ周波数は、ＭＯＳＦＥＴドレイン電流に十分に追尾しており、従って、ＭＯＳＦＥＴドレイン電流（ｍＶ／デケードまでのＭＨｚ／デケード）の閾値下勾配を近似的に測定するために、閾値下領域のＲＯ周波数の勾配を直接的に使用することが可能であることを図示している。
【００４８】
次に、ＲＯ周波数は、閾値電圧に至るまでずっとＭＯＳＦＥＴドレイン電流に適度に十分に追尾しているので、ＲＯ周波数の勾配は、ＭＯＳＦＥＴ  Ｖｔの最大相互コンダクタンス外挿の方法と同様に使用することができる。この方法では、ピーク相互コンダクタンス点が決定され、ＭＯＳＦＥＴ  Ｉ−Ｖ曲線は、Ｘインタセプトまで戻って外挿される。この同じ方法は、ＲＯ周波数を用いて、図１２について下文で示される。勾配のピークは、Ｙインタセプトが外挿されるＶＯＥ点を決定するために使用される。
【００４９】
図１３では、装置Ｎ１の実際Ｖｔが、ＲＯ周波数特性から外挿されるＶｔと比較されている。この特殊な場合では、Ｖｔの半導体製造会社の定義は、定電流密度定義である。そうであっても、一致は、好ましいことである。標準的には、ＲＯ周波数外挿方法は、Ｖｔを〜２０ｍＶから３０ｍＶだけ多く見積もる。
【００５０】
抽出ＲＯと実際Ｖｔの間には僅かな勾配差が存在しているが、この結果は、シリコン承認試験及び適度な適応用方法にとって十分な精度である。
【００５１】
差異の理由
１．回路それ自体（図８参照）が、ＲＯ周波数を制限する電流源と比較して、勾配に或る種の非理想性を呈している。
２．定電流値としての半導体製造会社によるＶｔの定義は、プロセスコーナー全域に歪みを発生させる場合がある。
３．厳格には、Ｖｔは、Ｖドレイン／２を差し引いた最大相互コンダクタンス点のＸインタセプトと定義される。装置Ｎ１に対してＶドレイン／２を決定する工程及び任意の追加的な精度を付与された量を差し引く工程を提示することはできなかった。
【００５２】
最終的には、多くの場合、ＭＯＳＦＥＴ  Ｖｔは、周知の電流密度（例えば、ｎＡ＊Ｗ／Ｌ）と定義することができるので、抽出ＶｔでのＲＯの周波数は、絶対電流と直接的に関係し得る。即ち、ＲＯ勾配外挿法を用いてＶｔ値を決定し、次に、それを、Ｖｇ＝ＶｔのＭＯＳＦＥＴ用の半導体製造会社定義の定電流値と同等に見なす。その後、以下の式、  ＶＯＥ＝Ｖｔ＊定電流定義＠Ｖｔの場合における、ＶＯＥ＝０／周波数の場合における、Ｉオフ＝ＲＯ周波数、を用いて、ＶＧ＝０オフ状態漏洩の近似値を求めることができる。
【００５３】
ＭＯＳＦＥＴ  Ｉオフを決定するこの方法には、ＲＯ  Ｖｔ測定の誤差、ＲＯ閾値下勾配の誤差及び微弱電流時のＲＯ周波数の誤差を含む多数の誤差の原因が存在するが、図４から分かるように、この方法は、２−３の因数までは正確であり得るので、ＭＯＳＦＥＴオフ状態漏洩電流の任意の一桁分の差異を的確に解消するために使用することができる。
【００５４】
上記の実例は、ＩＮＶＺセルのＯＥＮピンに対して可変アナログ入力を使用している。しかしながら、ＰＭＯＳＦＥＴ制限動作も妥当である（ＯＥＮをＶＳＳと結合し、ＯＥの電圧を変える）。
【００５５】
ＩＮＶＺセルを正式に使用する必要はない。例えば、ＩＮＶセルを使用することも可能であり、発振器周波数を電流制限するために、ＮＭＯＳフッタ又はＰＭＯＳヘッダＭＯＳＦＥＴを使用することも可能である。
【００５６】
装置幅比率Ｎ０／Ｎ１は、結果精度を最適化するために変えることができる。例えば、Ｗ（Ｎ１）＝１０×Ｗ（Ｎ０）を行うと、応答曲線を一桁分シフトし、より精度の高い結果をもたらすことができる。
【００５７】
作動温度を監視するこの監視回路のコアは、標準型又は改良型トライステートインバータセル（ＩＮＶＺ）を使用して形成されるリング発振器である。この例示のＩＮＶＺ回路図では、標準型ＩＮＶＺセルと比較して３つの改良箇所が以下のように存在し、
１．  トライステートスイッチＰ１及びＮ１は、大きい装置幅を有する。これは、設計の必要要件ではないが、これらの装置幅を増すことで、通常のレール電圧（ＯＥで０Ｖ、ＯＥＮでＶＤＤ）でより信頼性のある動作が潜在的に可能になる。上述の通り、これは入力電圧生成の要件を簡素化し得る。
２．  トライステートスイッチが、移動されてレールに隣接している。これは、必要なことではないが、装置Ｐ１／Ｎ１が出力Ｚに隣接する場合と比較して本体影響が減っているので、潜在的に精度を増加することができる。
３．  この実例では、Ｐ１の本体は、ＯＥＮにも結合されているが、一般的なようにＶＮＷには結合されていない。この変更理由を以下で説明してゆく。
【００５８】
図１４のトライステートインバータは、図１５に示される１つの可能性のある実装でリング発振器を形成するために使用される。図１５のリング発振器では、機能を有効にする発振器を提供するために、１つのＮＡＮＤゲートが、追加された。示している実例では、ＯＥピンは、ＶＤＤに結合され、ＯＥＮピンは、この使用において可変アナログ信号であるＰＯＷＥＲ＿ＥＮ＿Ｎに結合される。ステージの数は任意であるが、この発振器は、ｎＡ領域電流制限動作に起因する非常に低い作動速度及び電力消費の結果、表記より少ないステージを用いても確実に作動され得るものと留意されたい。奇数の総数のステージ（ＮＡＮＤを含む）の基本のリング発振器要件が観察される。
【００５９】
本発明の動作の基本方針は、発振器電流リミッタとして用いられる単数又は複数のＭＯＳＦＥＴは、閾値下領域で付勢されること、及び使用される装置は、理想閾値勾配を示すことであり、ここにおいて、電流は、ｅ（Ｖｇ−Ｖｔ）／ｋＴに比例しており、ｋは、Ｂｏｌｔｚｍａｎｎ定数（８．６２ｅ−５ｅＶ／Ｋ）であり、Ｔは、Ｋｅｌｖｉｎ絶対温度である。
【００６０】
業界を代表する３２ｎｍ  ＭＯＳＦＥＴ  ＰＳＰ  ＨＳＰＩＣＥモデルを使用するシミュレーションは、この仮定が、適切な付勢温度及び電圧全域で妥当であることを示す。指数傾向線の完璧に近いＲ２値は、この実装では同じノードに結合されているので「ＶＧＳ」と等しい「ＶＢＳ」の関数として図１から装置Ｐ１を通過する電流を示す下記の図に適合するものと留意されたい。
【００６１】
図１６は、ＶＢＳ（＝ＶＧＳ）の関数としてＰＭＯＳＦＥＴドレイン電流を示している。この機器構成では、ＰＭＯＳＦＥＴ電流はｅＶＢＳ／ｋＴに比例している。図１６に組み込まれた傾向線の指数勾配を使用して、結果をＴ＝２５Ｃに較正すれば、その後に、任意のその後の測定で電流を測定し、ｅｘｐ（１／ｋＴ）に比例するように温度を外挿することができる。結果は、プロセスコーナー全域で精度を有していることが図１７に示され、較正温度を超えて少なくとも１００Ｃまでは実際温度の僅かなパーセントの範囲内である。
【００６２】
図１７は、上記のアルゴリズム、Ｔ＝２５Ｃで較正された測定を用いて、ＰＭＯＳドレイン電流から抽出された測定温度を示している。ＶＧＳ＝ＶＢＳを設定する特徴は、電流が、１／ｎｋＴではなく、１／ｋＴに指数的に依存することを可能にし、ここにおいて、「ｎ」は、閾値下の勾配の非理想性因数である。これは、図１８の説明で示すように、「集積回路及びシステムのコンピュータ支援設計」“ＣＯＭＰＵＴＥＲ−ＡＩＤＥＤ  ＤＥＳＩＧＮ  ＯＦ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＳＹＳＴＥＭＳ”に関するＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ、１９９７年４月、第４号、１６巻、３４３頁でＣｈｅｎ及びＨｏによって提示された閾値下のＭＯＳＦＥＴモデルに基づいて、以下のように説明することができる。
【００６３】
ＶＤＳに依存する、第３の指数期間は、熱電圧（２５ＣでｋＴ＝２６ｍＶ）の数倍より大きい任意のＶＤＳに関して無視することができる。電流制限ＲＯ設計に関しては、リング発振器の任意のその後のステージ「Ｎ＋１」がこの値で切り替わり始める際には、電流制限装置によって見られるＶＤＳは、通常ＶＤＤ／２以上であり、ステージ「Ｎ」に何が起きても、ＲＯ遅延には無関係である。従って、この実装では、第３の指数期間は、完全に無視することができる。ここで示すシミュレーションは、全て完全な飽和状態（ＶＤＳ＝ＶＤＤ）に関している。
【００６４】
ＶＢＳ＝０ＶでＭＯＳＦＥＴを作動させることができ、第２の指数期間は、消失する。この場合、Ｉドレインがｅｘｐ（ＶＧＳ／ｎｋＴ）に比例する、古典的挙動を獲得する。この方法における動作は、更に「設計代案」“Ａｌｔｅｒｎａｔｉｖｅ  Ｄｅｓｉｇｎ”セクション、第３号で更に説明されている。
【００６５】
本発明の第１の形態では、ＶＢＳ＝ＶＧＳを設定し、次にＶＢＳ／ｎｋＴ及びＶＧＳ／ｎｋＴ期間は無効になり、先に図１６で示したＶＢＳ／ｋＴ依存が続く。
【００６６】
周知のように、適切な電流水準のために、電流制限リング発振器の周波数は、フィーダ電流の値に直接的に追尾するであろう。従って、予想外というわけではなく、図１４及び図１５で示す回路の完全なシミュレーションは、図１８のＭＯＳＦＥＴ電流シミュレーションと非常に似ている、図１９で示す結果をもたらす。
【００６７】
図１９の測定もたらすために、以下の手順が用いられた。
１）  「周知の」温度２５Ｃを設定
２）  ＶＢ＝ＶＧ＝０．８Ｖ（ＶＢＳ＝ＶＧＳ＝０．２Ｖ）で発振器周波数を測定
３）  ＶＢ＝ＶＧ＝０．８４Ｖで発振器周波数を測定
４）  （０．８４Ｖ−０．８Ｖ）／（ｋ＊Ｉｎ（Ｆｒｅｑ１／Ｆｒｅｑ２）として中間Ｔｃａｌを計算
５）  Ｔｃａｌ−２５Ｃでオフセット温度Ｔｏｆｆｓｅｔを計算
６）  温度を変更
７）  工程２から工程４を反復
８）  Ｔｃａｌ−Ｔｏｆｆｓｅｔとして測定Ｔを計算
【００６８】
シミュレートされた制限電圧空間に関して、０．８Ｖ及び０．８４Ｖの電圧水準は、良好な適合を生み出した。
【００６９】
上記のコア回路に加えて、入力電圧水準を生成するために完全な解決策として回路の追加を要求してもよく、この場合、レール電圧で単一の入力電圧は使用されない。更に、上述のリング発振器出力は、デジタル読み出し用のカウンタへ送られる必要がある。カウンタは、フルチップ設計で既に存在していてもよい。
【００７０】
上記の実例は、ＩＮＶＺセルのＯＥＮピンに対して可変アナログ入力を使用している。しかしながら、異極性動作も妥当である（ＯＥＮをＶＳＳに結合し、ＯＥの電圧を変える）。
【００７１】
ＩＮＶＺセルを正式に使用する必要はない。例えば、ＩＮＶセルを使用することもでき、発振器周波数を電流制限するためにＮＭＯＳフッタ又はＰＭＯＳヘッダＭＯＳＦＥＴを使用することもできる。
【００７２】
同じ回路を、通常の井戸型電位に結合される電流制限ＭＯＳＦＥＴ本体と一体となって構成することができる。この場合、閾値下勾配は、１／ＫＴではなく１／ｎＫＴに比例し、ここにおいて、ｎは、周知の「理想因数」である。この回路を使用するために、最初に、同じＴの２つの測定を使用して「ｎ」について解き、この「ｎ」は、電圧及び温度には依存しないと仮定する（これは、ほとんどの場合正しい仮定である）。第１の実施形態の利点は、「ｎ」には依存しないことである。この理想因数は、最終的な精度に幾つかの制限を提示し、
ａ．  「ｎ」は、技術間で非常に広範に変化し得る。
ｂ．  「ｎ」は、本体付勢依存性を有する。
ｃ．  「ｎ」は、酸化物捕獲電荷に依存するので、同じ集積回路内部において装置から装置へ変化し得る。
【００７３】
図２０の結果では、ＮＭＯＳプルダウンＦＥＴ（図１４の装置Ｎ１）は、ＳＰＩＣＥシミュレーションの理想電流源と置き換えられた。このシミュレーションは、Ｆが直接的にＩに比例するという仮定の精度を示している。緑の線は、回路周波数を電流源からの供給電流の関数として表している。
【００７４】
高電流では、プルダウン遅延は、プルアップ遅延と同程度に十分短くなるので、全体的遅延は、電流制限装置によって支配されない。低電流では、他の寄生的漏洩電流が、有意になり始める。そのためこの実例では、最適な動作は、１００ｋＨｚと１００ＭＨｚの間の周波数に対応する供給電流の１ｎＡ及び１ｕＡの間である。入力電流に関する周波数の絶対誤差は、図２１の表に示される。
【００７５】
装置Ｎ１を含む完全ＩＮＶＺを用いて、入力電圧ＯＥと比較した周波数応答は、図２２に示される。
【００７６】
ＩＮＶＺ線は、図１４の装置Ｎ１によって供給される電流である。このＮＭＯＳＦＥＴのＶｔｓａｔは、約３６０ｍＶである。
【００７７】
第１の実例で見られるように、所与のＯＥ電圧に関する絶対閾値下電流は、Ｖｔ及び他の因数に応じて大幅に変化するであろうと考えられるが、異なるＯＥ電圧での２つの周波数比は、比較的に安定している。図２３では、異なるＯＥ電圧差での温度全域の周波数比は、以下の様に示され、
温度測定アルゴリズムは、次のようになるであろう、
１．  周知の温度及び精度のある感知領域内の２つのＯＥ電圧（これらのシミュレーションでは、５０ｍＶから２００ｍＶまでが最適である）での周波数を測定する。
２．  理想因数ｎを解く。
３．  温度測定を計算ｎ及び周知のＴに関して較正する。
【００７８】
２９８度Ｋｅｌｖｉｎでの初期較正を用いた実例結果は、図２４に示される。
【００７９】
温度変化を伴う閾値電圧の変化を無効にするために、２つの周波数の比率を用いる第１の測定アルゴリズムが使用される。しかしながら、精度の低い温度測定が許容可能である場合には（例えば、過熱センサー）、１つの付勢電位で１つの周波数測定だけを使用することができる。回路が適正に設計されている場合には、任意のアナログ入力電圧水準を生成する必要性がなくなり、供給電圧（ＶＧＳ＝０Ｖ）での電流制限装置のゲート電位を用いて作動することができる。
【００８０】
温度の関数として周波数（周波数比ではなく）の変動は、第１の回路及びＶＢＳ＝ＶＧＳ＝０Ｖに関して図２５で示される。
【００８１】
温度の関数として絶対周波数の大きな変動が、勾配の変動に加えて、図２５では見られる。勾配の変動が原因で、単一周波数測定方法は、第１の本発明で説明された２つの周波数比の方法よりも精度が落ちるであろう。この依存性は本質的にはＶｔ依存であるという事実は、この方法を技術間で移動できないものにさせる。ここでシミュレートされる代表的な３２ｎｍ技術に関して、しかしながら、ＨＳＰＩＣＥシミュレーション（ＴＴ）コーナーから仮定勾配を引き出し、初期の周知の温度で測定した後、周波数はｅｘｐ（０．０３６１Ｖ／ｋＴ）に比例すると仮定してその次の温度を計算することによって、温度測定を作り出すためにその勾配（０．０３６１Ｖ）を適用することが可能である。この技法から得られた結果を図２６で示す。
【００８２】
図２６の結果は、図１８及び図２２で示す２つの周波数比の方法と比較して同等の精度を有しているように見えるが、勾配を決定するＨＳＰＩＣＥシミュレーションの信頼性及びプロセス変化に伴う勾配の変動は、この方法は精度が低いことを暗示している。
【００８３】
本発明の例証的な実施形態を、添付図面を参照しながらここでは詳細に説明してきたが、本発明は、それらの実施形態そのものに限定されるものではなく、添付の特許請求の範囲によって画定される本発明の範囲及び精神から逸脱すること無く当業者によって様々な変更及び修正がもたらされることが可能であるものと理解頂きたい。
【符号の説明】
【００８４】
４  システムバス
６  プロセッサコア
８  グラフィック処理ユニット
１０  デジタル信号プロセッサ
１２  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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