(57)【特許請求の範囲】
【請求項１】
電源電圧を昇圧して第１の電圧を生成する第１の電圧生成回路と、
前記第１の電圧生成回路と第１のノードとの間に接続された第１のスイッチと、
電源電圧を昇圧して第２の電圧を生成する第２の電圧生成回路と、
前記第２の電圧生成回路と第２のノードとの間に接続された第２のスイッチと、
前記第１のノードと前記第２のノードとの間に接続されたキャパシタと、
前記第１のノードに駆動電極が接続された静電型アクチュエータと、
を具備し、
前記静電型アクチュエータの駆動時に、前記第１のスイッチがオン、前記第１のスイッチがオフ、前記第２のスイッチがオンの順に動作し、
前記静電型アクチュエータは、前記第１のスイッチがオン、前記第１のスイッチがオフ、前記第２のスイッチがオンの順に動作することによって前記第１の電圧が昇圧された電圧を用いて駆動されることを特徴とする静電型アクチュエータ装置。
【請求項２】
前記第１の電圧は、前記静電型アクチュエータの駆動電圧より低いことを特徴とする請求項１に記載の静電型アクチュエータ装置。
【請求項３】
前記第１のスイッチは、第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴのゲート電圧を制御する第１のローカルブースタとを含み、
前記第２のスイッチは、第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのゲート電圧を制御する第２のローカルブースタとを含むことを特徴とする請求項１又は２に記載の静電型アクチュエータ装置。
【請求項４】
前記第１のローカルブースタは、前記第１のＭＯＳＦＥＴがオフ時に、前記第１のＭＯＳＦＥＴのゲート電圧を、接地電圧より高い第３の電圧に設定することを特徴とする請求項３に記載の静電型アクチュエータ装置。
【請求項５】
前記第１の電圧は、前記第２の電圧と同じであることを特徴とする請求項１乃至４のいずれかに記載の静電型アクチュエータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電型アクチュエータ装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro-Electro-Mechanical Systems）技術を用いた高周波（ＲＦ：Radio Frequency）−ＭＥＭＳ可変容量やＲＦ−ＭＥＭＳスイッチが開発されており、これらＭＥＭＳ可変容量やＭＥＭＳスイッチには静電型アクチュエータが使用されている（例えば、特許文献１を参照）。
【０００３】
静電型アクチュエータの駆動電圧は、半導体装置内に設けられた昇圧回路により生成される（例えば、特許文献２及び３を参照）。静電型アクチュエータを駆動させるには、例えば１０Ｖ以上の高い電圧が必要である。この高電圧を昇圧回路で生成するには時間がかかり、この結果、ＭＥＭＳのスイッチング速度が遅くなってしまう。また、高電圧を生成する昇圧回路は回路面積が大きくなり、製造コストが高くなってしまう。
【０００４】
また、高い電圧で静電型アクチュエータを駆動した場合、チャージングによるスティクションが増加し、不良が起きやすくなる。したがって、短時間で静電型アクチュエータを駆動するために必要な高電圧を生成でき、チャージングを起きにくくすることが望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２３１１０号公報
【特許文献２】特開平７−１６０２１５号公報
【特許文献３】特開２００４−３３６９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、短時間で静電型アクチュエータの駆動に必要な高電圧を生成することが可能な静電型アクチュエータ装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る静電型アクチュエータ装置は、電源電圧を昇圧して第１の電圧を生成する第１の電圧生成回路と、前記第１の電圧生成回路と第１のノードとの間に接続された第１のスイッチと、電源電圧を昇圧して第２の電圧を生成する第２の電圧生成回路と、前記第２の電圧生成回路と第２のノードとの間に接続された第２のスイッチと、前記第１のノードと前記第２のノードとの間に接続されたキャパシタと、前記第１のノードに駆動電極が接続された静電型アクチュエータとを具備し、前記静電型アクチュエータの駆動時に、前記第１のスイッチがオン、前記第１のスイッチがオフ、前記第２のスイッチがオンの順に動作する。前記静電型アクチュエータは、前記第１のスイッチがオン、前記第１のスイッチがオフ、前記第２のスイッチがオンの順に動作することによって前記第１の電圧が昇圧された電圧を用いて駆動される。
【発明の効果】
【０００８】
本発明によれば、短時間で静電型アクチュエータの駆動に必要な高電圧を生成することが可能な静電型アクチュエータ装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る静電型アクチュエータ装置１０の構成を示すブロック図。
【図２】１個のスイッチユニット１５と１個の静電型アクチュエータ１６との構成を示す概略図。
【図３】可変容量デバイス２６の構成を示す断面図。
【図４】複数個の静電型アクチュエータ１６を示す概略図。
【図５】スイッチユニット１５の具体的な構成例を示す回路図。
【図６】静電型アクチュエータ装置１０の他の構成を示す回路図。
【図７】ローパスフィルタ３１の構成例を示す回路図。
【図８】静電型アクチュエータ１６のアップ状態とダウン状態とを示す概略図。
【図９】静電型アクチュエータ１６に印加される電圧を説明するタイミングチャート。
【図１０】図５に示したローカルブースタ３０−１の構成を示す回路ブロック図。
【図１１】昇圧回路３２の構成例を示す回路図。
【図１２】第２の実施形態に係る静電型アクチュエータ装置１０の構成を示すブロック図
【図１３】１個のスイッチユニット１５と１個の静電型アクチュエータ１６との構成を示す概略図。
【図１４】第３の実施形態に係る静電型アクチュエータ装置１０の主要部を示すブロック図。
【図１５】第４の実施形態に係る静電型アクチュエータ装置１０の主要部を示すブロック図。
【図１６】ゲートキャパシタＣｂの特性を示すグラフ。
【図１７】ＭＯＳキャパシタＣｂの構成を示す断面図。
【図１８】ＭＯＳキャパシタＣｂの特性を示すグラフ。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る静電型アクチュエータ装置１０の構成を示すブロック図である。静電型アクチュエータ装置１０は、ｎ（ｎは１以上の整数）個の静電型アクチュエータ１６と、静電型アクチュエータ１６を駆動する駆動回路１１と、駆動回路１１の動作を制御する制御回路１７とを備えている。駆動回路１１は、発振器（ＯＳＣ）１２、電圧生成回路１３、リミッタ（ＬＩＭ）１４、及びｎ個（静電型アクチュエータ１６と同じ数）のスイッチユニット１５を備えている。駆動回路１１と静電型アクチュエータ１６とは、例えば同一基板上に形成される。
【００１２】
電圧生成回路１３は、例えば昇圧回路から構成され、電源電圧Ｖｄｄを昇圧して、電源電圧Ｖｄｄより高い電圧Ｖｐｐを生成する。昇圧回路は、例えばチャージポンプにより構成される。このチャージポンプは、発振器１２から供給されるクロックＣＬＫを用いてポンプ動作を実行する。
【００１３】
電圧生成回路１３には、リミッタ１４が接続されている。リミッタ１４は、電圧生成回路１３の出力が所定電圧より高くなるのを防ぐ。これにより、電圧生成回路１３は、安定した電圧を出力することができる。
【００１４】
図２は、１個のスイッチユニット１５と１個の静電型アクチュエータ１６との構成を示す概略図である。
【００１５】
静電型アクチュエータ１６は、例えば絶縁性の基板２０上に設けられた第１の電極２１と、第１の電極２１上に設けられた絶縁膜２２と、絶縁膜２２の上方に設けられかつ上下に移動可能である第２の電極２３とを備えている。第２の電極２３は、弾性体（例えばバネ）２４を介して固定部２５に接続されている。絶縁性の基板２０は、ガラス基板や、シリコン基板上に形成された絶縁層等からなる。なお、絶縁膜２２は、第１の電極２１と第２の電極２３とが電気的に接触するのを防ぐ役割を果たせばよく、従って、絶縁膜２２は、第１の電極２１と第２の電極２３との間に設けられていればよい。例えば、絶縁膜２２は、第２の電極２３の下のみに設けられていてもよいし、第１の電極２１上及び第２の電極２３の下の両方に設けられていてもよい。
【００１６】
第１の電極２１は接地されており、すなわち、第１の電極２１には、接地電圧Ｖｓｓが供給される。第２の電極２３は、ノードＮ１を介してスイッチユニット１５に接続されている。よって、第２の電極２３は、これに印加される電圧に応じて上下に移動することが可能となる。
【００１７】
静電型アクチュエータは、例えば図３のような可変容量デバイス２６の一部を構成していてもよい。第１の静電型アクチュエータ１６Ａは、第１の電極２１Ａ、絶縁膜２２Ａ、第２の電極２３Ａ、バネ２４Ａ、及び固定部２５Ａから構成されている。第２の静電型アクチュエータ１６Ｂは、第１の電極２１Ｂ、絶縁膜２２Ｂ、第２の電極２３Ｂ、バネ２４Ｂ、及び固定部２５Ｂから構成されている。可変容量１６Ｃは、基板２０上に設けられた第１の電極２１Ｃと、第１の電極２１Ｃ上に設けられた絶縁膜２２Ｃと、絶縁膜２２Ｃの上方に設けられかつ上下に移動可能である第２の電極２３Ｃとを備えている。
【００１８】
第２の電極２３Ｃは、その両側がそれぞれ絶縁層を介して第２の電極２３Ａ及び２３Ｂに固定されており、第２の電極２３Ａ及び第２の電極２３Ｂの動きに合わせて上下に移動することができる。よって、第１の電極２１Ｃ、絶縁膜２２Ｃ、及び第２の電極２３Ｃは、可変容量として機能する。なお、静電型アクチュエータは、可変容量デバイス以外のデバイスにも適用することが可能であり、例えばスイッチにも適用できる。
【００１９】
スイッチユニット１５は、スイッチＳＷ１及びＳＷ２と、キャパシタＣｂとを備えている。スイッチＳＷ１の一端は、電圧生成回路１３の出力に接続され、スイッチＳＷ１の他端は、ノードＮ１を介してキャパシタＣｂの第１の電極に接続されている。スイッチＳＷ２の一端は、電圧生成回路１３の出力に接続され、スイッチＳＷ２の他端は、ノードＮ２を介してキャパシタＣｂの第２の電極に接続されている。スイッチユニット１５は、スイッチＳＷ１及びＳＷ２の動作を制御することで、静電型アクチュエータ１６の第２の電極２３に駆動電圧を供給することができる。
【００２０】
静電型アクチュエータ１６の数は、複数であっても勿論構わない。図４は、複数個の静電型アクチュエータ１６を示す概略図である。この場合、静電型アクチュエータ装置１０は、複数個の静電型アクチュエータ１６−１〜１６−ｎに対応する複数個のスイッチユニット１５−１〜１５−ｎを備えている。１個のスイッチユニット１５は、これに接続される１個の静電型アクチュエータ１６にのみ駆動電圧を供給する役割をもつ。電圧生成回路１３は、複数個の静電型アクチュエータ１６−１〜１６−ｎに対して１個のみ設けられる。なお、以下の説明では、１個の静電型アクチュエータ１６の構成及び動作について説明するが、他の静電型アクチュエータの構成及び動作も以下の説明と同じである。
【００２１】
図５は、スイッチユニット１５の具体的な構成例を示す回路図である。スイッチＳＷ１及びＳＷ２としては、高耐圧用のＭＯＳＦＥＴ（Metal Semiconductor Field Effect Transistor）が用いられ、例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）が用いられる。
【００２２】
ＮＭＯＳＦＥＴ（ＳＷ１）のドレインは、電圧生成回路１３の出力に接続され、ＮＭＯＳＦＥＴ（ＳＷ１）のソースは、ノードＮ１を介してキャパシタＣｂの第１の電極に接続されている。ＮＭＯＳＦＥＴ（ＳＷ１）のゲート電圧は、ローカルブースタ３０−１によって制御される。
【００２３】
ＮＭＯＳＦＥＴ（ＳＷ２）のドレインは、電圧生成回路１３の出力に接続され、ＮＭＯＳＦＥＴ（ＳＷ２）のソースは、ノードＮ２を介してキャパシタＣｂの第２の電極に接続されている。ＮＭＯＳＦＥＴ（ＳＷ２）のゲート電圧は、ローカルブースタ３０−２によって制御される。
【００２４】
ノードＮ１は、第１の放電回路Ｄ１に接続されている。第１の放電回路Ｄ１は、制御回路１７からの制御信号ＣＳ１に基づいてノードＮ１を放電する。ノードＮ２は、第２の放電回路Ｄ２に接続されている。第２の放電回路Ｄ２は、制御回路１７からの制御信号ＣＳ２に基づいてノードＮ２を放電する。第１の放電回路Ｄ１及び第２の放電回路Ｄ２の各々は、例えばＮチャネルＭＯＳＦＥＴから構成される。
【００２５】
ノードＮ１に接続されたキャパシタＣｐａｒａは配線の寄生容量を示しており、Ｃａｃｔは静電型アクチュエータ１６の容量である。ＣｐａｒａとＣａｃｔとを合わせてＣＬと表記する。
【００２６】
図６に示すように、スイッチユニット１５と静電型アクチュエータ１６との間にローパスフィルタ（ＬＰＦ）３１を挿入してもよい。図７は、ローパスフィルタ３１の構成例を示す回路図である。ローパスフィルタ３１は、２個の抵抗３１−１及び３１−２と、キャパシタ３１−３から構成されている。ローパスフィルタ３１を用いることで、電圧生成回路１３からのノイズやリップル（ripple）を低減できるため、静電型アクチュエータ１６の動作が安定する。
【００２７】
本実施形態では、スイッチユニット１５と静電型アクチュエータ１６との間、具体的には、キャパシタＣｂの第１の電極と静電型アクチュエータ１６との間には、抵抗素子以外のものは接続されていない。これは、スイッチユニット１５からの出力電圧をそのまま静電型アクチュエータ１６に伝えるために必要な条件である。
【００２８】
（動作）
次に、このように構成された静電型アクチュエータ装置１０の動作について説明する。静電型アクチュエータ１６は、第２の電極２３に印加される電圧に応じて、アップ状態とダウン状態とを取り得る。スイッチユニット１５からの出力が静電型アクチュエータ１６の駆動電圧以上になった場合に、静電型アクチュエータ１６は、アップ状態からダウン状態に遷移する。
【００２９】
図８は、静電型アクチュエータ１６のアップ状態とダウン状態とを示す概略図である。アップ状態とは、静電型アクチュエータ１６が駆動していない状態であり、アップ状態時の第２の電極２３の電圧は、接地電圧Ｖｓｓ以上かつプルイン電圧未満である。プルイン電圧とは、第２の電極２３が下に駆動するために要する電圧であり、第２の電極２３が第１の電極２１に引き付けられる静電引力がバネ２４の復元力よりも大きくなる電圧である。
【００３０】
静電型アクチュエータ１６を駆動する、すなわちアップ状態からダウン状態にするには、次の順番でスイッチＳＷ１及びＳＷ２を動作させる。
【００３１】
（１）ＳＷ１：オン
（２）ＳＷ１：オフ
（３）ＳＷ２：オン
図９は、静電型アクチュエータ１６に印加される電圧を説明するタイミングチャートである。図９には、図５のノードＮ１及びＮ２の電圧を示している。電圧生成回路１３の出力電圧をＶｐｐ、静電型アクチュエータ１６のアップ状態及びダウン状態における容量値をそれぞれＣａｃｔ[up]及びＣａｃｔ[down]とする。
【００３２】
スイッチＳＷ１をオンすると、静電型アクチュエータ１６には電圧Ｖｐｐが供給される。この電圧Ｖｐｐは、静電型アクチュエータ１６のホールド電圧以上、静電型アクチュエータ１６のプルイン電圧未満に設定される。したがって、この時点では、静電型アクチュエータ１６はアップ状態のままである。ホールド電圧とは、第２の電極２３が下に駆動して絶縁膜２２と接触した後、この状態を保持するのに要する電圧である。ホールド電圧は、プルイン電圧未満である。
【００３３】
ついで、スイッチＳＷ１をオフした後に、スイッチＳＷ２をオンする。ノードＮ２に電圧Ｖｐｐが供給されると、キャパシタＣｂの容量結合によりノードＮ１が電圧Ｖｐｐ及びプルイン電圧の各々より高い駆動電圧Ｖａｃｔ１まで上昇する。駆動電圧Ｖａｃｔ１は、次式で表される。
【００３４】
Ｖact1＝{（２Ｃｂ＋Ｃpara＋Ｃact[up]）／（Ｃｂ＋Ｃpara＋Ｃact[up]）}・Ｖpp
Ｖｐｐ＝２２Ｖ、Ｃｂ＝ＣＬ（＝Ｃｐａｒａ＋Ｃａｃｔ）とすると、Ｖａｃｔ１＝３３Ｖである。この電圧Ｖａｃｔ１により静電型アクチュエータ１６を駆動させ、静電型アクチュエータ１６をダウン状態にできる。この方式によれば、電圧Ｖａｃｔ１よりも低い電圧Ｖｐｐを生成する電圧生成回路１３を用いて静電型アクチュエータ１６を駆動できる。このため、直接駆動電圧Ｖａｃｔ１を生成する場合に比べて、電圧生成回路１３の面積を縮小できる。また、電圧生成回路１３は、駆動電圧Ｖａｃｔ１より低い電圧Ｖｐｐを生成すればよいため、昇圧時間も短縮できる。
【００３５】
さらに、本方式では、静電型アクチュエータ１６のチャージングも抑制できる。チャージングとは、静電型アクチュエータ１６が駆動を繰り返すことで、絶縁膜２２に電荷が蓄えられ、この電荷に起因して第２の電極２３が絶縁膜２２から離れにくくなる現象である。このチャージングは、駆動電圧が高くなるほどその影響が大きくなる。以下に、チャージングを抑制できる理由を説明する。
【００３６】
静電型アクチュエータ１６に駆動電圧Ｖａｃｔ１が供給されるとアップ状態からダウン状態に遷移するが、その前後でノードＮ１の電荷量は保持される。一方、静電型アクチュエータ１６の容量値はＣａｃｔ[up]からＣａｃｔ[down]に増加する。この結果、ノードＮ１の電圧は、Ｖａｃｔ１からＶａｃｔ２に減少する。電圧Ｖａｃｔ２は、静電型アクチュエータ１６のホールド電圧以上、電圧Ｖａｃｔ１未満に設定される。電圧Ｖａｃｔ２は、次式で表される。
【００３７】
Ｖact2＝{（Ｃｂ＋Ｃpara＋Ｃact[up]）／（Ｃｂ＋Ｃpara＋Ｃact[down]）}・Ｖact1
これにより、静電型アクチュエータ１６の絶縁膜２２に印加される電界が緩和され、チャージングが抑制される。静電型アクチュエータ１６をアップ状態に戻す場合には、第１の放電回路Ｄ１及び第２の放電回路Ｄ２によりノードＮ１及びノードＮ２をそれぞれ放電する。
【００３８】
ここで、図９の動作を実現するためには、スイッチユニット１５の出力電圧（駆動電圧）を、この出力電圧がドロップすることなく、静電型アクチュエータ１６に直接印加することが必要である。このため、スイッチユニット１５と静電型アクチュエータ１６との間には、スイッチユニット１５の出力電圧を変化させる素子（例えば、スイッチや電源）が挿入されていない。抵抗素子を含むローパスフィルタ３１は、電圧のノイズやリップルを低減する回路であり、スイッチユニット１５と静電型アクチュエータ１６との間にローパスフィルタ３１が接続されている場合でも、スイッチユニット１５の出力電圧を静電型アクチュエータ１６に直接印加することが可能である。換言すると、スイッチユニット１５と静電型アクチュエータ１６との間には、抵抗素子以外の電圧を変化させる素子が挿入されていない。
【００３９】
なお、スイッチＳＷ２がオンとなりノードＮ１が駆動電圧Ｖａｃｔ１に上昇したときは、スイッチＳＷ１を構成するＮＭＯＳＦＥＴのゲート−ソース間に大きな電位差が印加される。この動作が何度も繰り返されると、ＮＭＯＳＦＥＴ（ＳＷ１）のゲート絶縁膜が劣化する。これを防ぐため、スイッチＳＷ２をオンさせるときはＮＭＯＳＦＥＴ（ＳＷ１）のゲート電圧を０Ｖとせず、０より大きくかつ電圧Ｖｐｐより低い中間電圧に設定する。この動作を実現するためのローカルブースタ３０−１の構成例について説明する。図１０は、図５に示したローカルブースタ３０−１の構成を示す回路ブロック図である。ローカルブースタ３０−２の構成も、図１０と同じである。
【００４０】
ローカルブースタ３０−１は、昇圧回路３２、リミッタ（ＬＩＭ）３３、第１の放電回路３４、及び第２の放電回路３５を備えている。昇圧回路３２は、電源電圧Ｖｄｄを用いて、スイッチＳＷ１を構成するＮＭＯＳＦＥＴをオンさせるゲート電圧を生成する。昇圧回路３２の出力は、ノードＮ３を介してスイッチＳＷ１に接続されている。昇圧回路３２は、例えばチャージポンプにより構成される。このチャージポンプは、発振器１２から供給されるクロックＣＬＫを用いてポンプ動作を実行する。
【００４１】
昇圧回路３２には、リミッタ３３が接続されている。リミッタ３３は、昇圧回路３２の出力が所定電圧より高くなるのを防ぐ。これにより、昇圧回路３２は、安定した電圧を出力することができる。
【００４２】
ノードＮ３には、第１の放電回路３４が接続されている。第１の放電回路３４は、ＮＭＯＳＦＥＴから構成される。ＮＭＯＳＦＥＴ３４のドレインは、ノードＮ３に接続され、ＮＭＯＳＦＥＴ３４のソースは接地され、ＮＭＯＳＦＥＴ３４のゲートには、制御回路１７から制御信号ＣＳ３が供給されている。第１の放電回路３４は、ノードＮ３をほぼ０Ｖまで放電する。
【００４３】
ノードＮ３には、第２の放電回路３５が接続されている。第２の放電回路３５は、複数のダイオード３５Ａが直列接続（縦続接続）されたダイオード群と、スイッチ素子としてのＮＭＯＳＦＥＴ３５Ｂとから構成される。各ダイオード３５Ａは、例えば、ＮＭＯＳＦＥＴがダイオード接続されて構成される。１段目のダイオード３５Ａのアノードは、ノードＮ３に接続されている。
【００４４】
ＮＭＯＳＦＥＴ３５Ｂのドレインは、最終段のダイオード３５Ａのカソードに接続され、ＮＭＯＳＦＥＴ３５Ｂのソースは接地され、ＮＭＯＳＦＥＴ３５Ｂのゲートには、制御回路１７から制御信号ＣＳ４が供給されている。第２の放電回路３５は、ノードＮ３を複数のダイオード３５Ａの電圧降下分の電圧付近まで放電する。よって、ダイオード３５Ａの数を最適に設定することで、ノードＮ３の電圧を０Ｖより高い所望の電圧まで放電することが可能となる。
【００４５】
図１１は、昇圧回路３２の構成例を示す回路図である。ＮＡＮＤ回路ＮＤの第１の入力端子には、発振器１２からクロックＣＬＫが供給され、ＮＡＮＤ回路ＮＤの第２の入力端子には、制御回路１７からイネーブル信号ＥＮが供給されている。ＮＡＮＤ回路ＮＤの出力は、インバータ回路ＩＮＶ１の入力に接続されている。インバータ回路ＩＮＶ１の出力は、インバータ回路ＩＮＶ２の入力に接続されている。
【００４６】
インバータ回路ＩＮＶ１は、イネーブル信号ＥＮがハイレベルの間、クロックＣＬＫを出力する。インバータ回路ＩＮＶ２は、イネーブル信号ＥＮがハイレベルの間、クロックＣＬＫを反転したクロックｂＣＬＫを出力する。
【００４７】
キャパシタ３２Ａの第１の電極は、ダイオード３２Ｂのアノードに接続されている。ダイオード３２Ｂのカソードは、次段のダイオードのアノードに接続されている。このような関係を維持しつつ、１個のキャパシタ３２Ａと１個のダイオード３２Ｂとからなるユニットが、ダイオード３２Ｂが直列接続されるようにして、複数個接続されている。
【００４８】
ダイオード３２Ｂは、例えば、Ｉ（intrinsic）タイプのＮＭＯＳＦＥＴがダイオード接続されて構成されている。ＩタイプＮＭＯＳＦＥＴは、そのしきい値電圧がほぼ０Ｖであるため、ダイオード３２Ｂの電圧降下もほぼ０Ｖに抑えることができる。
【００４９】
１段目のダイオード３２Ｂのアノードには、電圧生成回路１３から電圧Ｖｐｐが供給されている。最終段のダイオード３２Ｂのカソードは、ノードＮ３に接続されている。複数のキャパシタ３２Ａには、クロックＣＬＫ及びｂＣＬＫが交互に供給されている。これにより、昇圧回路３２は、キャパシタ３２Ａに蓄えられた電荷を次段のキャパシタに転送することで、電圧Ｖｐｐより高い電圧を生成することができる。
【００５０】
このように構成されたローカルブースタ３０−１の動作について説明する。スイッチＳＷ１をオンさせるときは、昇圧回路３２によってスイッチＳＷ１にオン電圧を供給する。ついで、スイッチＳＷ１をオフさせるときは、ローカルブースタ３０−１の第１の放電回路３４によりノードＮ３を放電する。これにより、スイッチＳＷ１のＮＭＯＳＦＥＴのゲート電圧はほぼ０Ｖになり、スイッチＳＷ１はオフする。
【００５１】
ついで、スイッチＳＷ２をオンさせるときは、ローカルブースタ３０−１の第２の放電回路３５のＮＭＯＳＦＥＴ３５Ｂをオンさせる。この時、ローカルブースタ３０−１の第１の放電回路３４は、オフである。これにより、ノードＮ３は、接地電圧Ｖｓｓから複数のダイオード３５Ａの電圧降下分だけ高い電圧、例えば１０Ｖ程度に設定される。例えばＶａｃｔ１＝３３Ｖとすると、スイッチＳＷ１のＮＭＯＳＦＥＴのゲート−ソース間の電位差は２３Ｖ程度となり、ゲート電圧を０Ｖにした場合より１０Ｖ程度低い電位差に設定される。この結果、スイッチＳＷ１のゲート絶縁膜が劣化するのを抑制することができる。
【００５２】
（効果）
以上詳述したように第１の実施形態では、電圧Ｖｐｐを生成する電圧生成回路１３と静電型アクチュエータ１６との間にスイッチユニット１５を接続し、このスイッチユニット１５が、電圧Ｖｐｐより高い、静電型アクチュエータ１６の駆動電圧Ｖａｃｔ１を生成するようにしている。スイッチユニット１５は、キャパシタＣｂと、電圧生成回路１３とキャパシタＣｂの第１の電極との間に接続されたスイッチＳＷ１と、電圧生成回路１３とキャパシタＣｂの第２の電極との間に接続されたスイッチＳＷ２とを備えている。そして、静電型アクチュエータ１６の駆動時に、スイッチＳＷ１がオン、スイッチＳＷ１がオフ、スイッチＳＷ２がオンの順に動作するようにしている。
【００５３】
従って第１の実施形態によれば、スイッチユニット１５を用いて、電圧生成回路１３が生成する電圧Ｖｐｐより高い駆動電圧Ｖａｃｔ１を静電型アクチュエータ１６に供給することができる。これにより、電圧生成回路１３の面積を縮小することが可能となり、製造コストの低減が可能である。
【００５４】
また、非常に短い時間で駆動電圧Ｖａｃｔ１を生成することができる。これにより、静電型アクチュエータ１６のスイッチング速度を速くすることが可能となる。
【００５５】
また、静電型アクチュエータ１６を駆動させる際、静電型アクチュエータ１６に駆動電圧Ｖａｃｔ１を印加した後、静電型アクチュエータ１６をダウン状態に維持しつつ、Ｖａｃｔ１より低い電圧Ｖａｃｔ２に自動的に低くすることが可能である。これにより、静電型アクチュエータ１６のチャージングを抑制することができ、ひいてはスティクション不良を低減することができる。
【００５６】
また、スイッチＳＷ１がオフ、及びスイッチＳＷ２がオン時に、ローカルブースタ３０−１を用いて、スイッチＳＷ１のＮＭＯＳＦＥＴのゲート−ソース間の電位差を小さくするようにしている。これにより、スイッチＳＷ１のＮＭＯＳＦＥＴのゲート絶縁膜が劣化するのを防ぐことができる。
【００５７】
［第２の実施形態］
第１の実施形態では、スイッチＳＷ１及びＳＷ２に供給される電圧は共に、電圧生成回路１３が生成した電圧Ｖｐｐであるが、これに限定されるものではなく、スイッチＳＷ１に供給される電圧とスイッチＳＷ２に供給される電圧とが異なっていてもよい。第２の実施形態は、異なる電圧Ｖｐｐ１及びＶｐｐ２をそれぞれ生成する第１の電圧生成回路１３−１及び第２の電圧生成回路１３−２を駆動回路１１が備え、第１の電圧生成回路１３−１は、スイッチＳＷ１に電圧Ｖｐｐ１を供給し、第２の電圧生成回路１３−２は、スイッチＳＷ２に電圧Ｖｐｐ２を供給するようにしている。
【００５８】
図１２は、本発明の第２の実施形態に係る静電型アクチュエータ装置１０の構成を示すブロック図である。駆動回路１１は、第１の電圧生成回路１３−１及び第２の電圧生成回路１３−２を備えている。第１の電圧生成回路１３−１にはリミッタ１４−１が接続され、第２の電圧生成回路１３−２にはリミッタ１４−２が接続されている。
【００５９】
第１の電圧生成回路１３−１は、例えば昇圧回路から構成され、電源電圧Ｖｄｄを昇圧して、電源電圧Ｖｄｄより高い電圧Ｖｐｐ１を生成する。第２の電圧生成回路１３−２は、例えば昇圧回路から構成され、電源電圧Ｖｄｄを昇圧して、電源電圧Ｖｄｄより高い電圧Ｖｐｐ２を生成する。
【００６０】
図１３は、１個のスイッチユニット１５と１個の静電型アクチュエータ１６との構成を示す概略図である。第１の電圧生成回路１３−１の電圧Ｖｐｐ１は、スイッチＳＷ１の一端に供給される。第２の電圧生成回路１３−２の電圧Ｖｐｐ２は、スイッチＳＷ２の一端に供給される。その他の構成は、図２と同じである。
【００６１】
電圧Ｖｐｐ１は、静電型アクチュエータ１６のホールド電圧以上、静電型アクチュエータ１６のプルイン電圧未満に設定される。駆動電圧Ｖａｃｔ１は、次式で表される。
【００６２】
Ｖact1＝Ｖpp1＋{Ｃｂ／（Ｃｂ＋Ｃpara＋Ｃact[up]）}・Ｖpp2
電圧Ｖａｃｔ２の式は、第１の実施形態と同じである。電圧Ｖｐｐ２は、駆動電圧Ｖａｃｔ１が静電型アクチュエータ１６のプルイン電圧以上になるように設定される。具体的には、電圧Ｖｐｐ２は、以下の式で表される。Ｖｐｉは、静電型アクチュエータ１６のプルイン電圧である。
【００６３】
Ｖpp2≧{（Ｃｂ＋Ｃpara＋Ｃact[up]）／Ｃｂ}・（Ｖｐｉ−Ｖpp1）
このように、前述した電圧条件を満たしつつ、スイッチＳＷ１及びＳＷ２に異なる電圧を印加した場合でも、第１の実施形態と同じ動作を実現できる。よって、第２の実施形態の静電型アクチュエータ装置１０は、第１の実施形態と同じ効果を得ることができる。
【００６４】
［第３の実施形態］
第３の実施形態は、静電型アクチュエータ１６の第１の電極２１及び第２の電極２３のそれぞれにスイッチユニットを接続する。そして、２個のスイッチユニットを用いて、第１の電極２１及び第２の電極２３の電圧を制御するようにしている。
【００６５】
図１４は、第３の実施形態に係る静電型アクチュエータ装置１０の主要部を示すブロック図である。
【００６６】
電圧生成回路１３の出力は、スイッチユニット１５Ａ及び１５Ｂに接続されている。スイッチユニット１５Ａの出力は、ローパスフィルタ（ＬＰＦ）３１Ａを介して、静電型アクチュエータ１６の第２の電極２３に接続されている。スイッチユニット１５Ｂの出力は、ローパスフィルタ（ＬＰＦ）３１Ｂを介して、静電型アクチュエータ１６の第１の電極２１に接続されている。スイッチユニット１５Ａ及び１５Ｂの各々の構成は、図５に示したスイッチユニット１５と同じである。
【００６７】
次に、このように構成された静電型アクチュエータ装置１０の動作について説明する。静電型アクチュエータ１６の第２の電極２３に駆動電圧Ｖａｃｔ１及び電圧Ｖａｃｔ２を印加する場合、スイッチユニット１５Ａが第１の実施形態で説明した動作を実行する。この時、スイッチユニット１５Ｂは、静電型アクチュエータ１６の第１の電極２１をほぼ０Ｖに設定する。具体的には、スイッチＳＷ１及びＳＷ２をオフし、かつ、ノードＮ１及びＮ２をそれぞれ放電回路Ｄ１及びＤ２によって放電することで、静電型アクチュエータ１６の第１の電極２１をほぼ０Ｖに設定する。
【００６８】
一方、静電型アクチュエータ１６の第１の電極２１に駆動電圧Ｖａｃｔ１及び電圧Ｖａｃｔ２を印加する場合、スイッチユニット１５Ｂが第１の実施形態で説明した動作を実行する。この時、スイッチユニット１５Ａは、静電型アクチュエータ１６の第１の電極２１をほぼ０Ｖに設定する。
【００６９】
従って第３の実施形態では、静電型アクチュエータ１６をアップ状態からダウン状態に遷移する動作を実現しつつ、第１の電極２１及び第２の電極２３間の電界の向きを反転させることができる。例えば、一方向のみの電界を印加し続けると、静電型アクチュエータ１６の絶縁膜２２に電荷が蓄えられ、チャージングの問題が発生する。しかし、第３の実施形態では、例えば所定時間ごとに第１の電極２１及び第２の電極２３間の電界の向きを変えることで、絶縁膜２２に蓄えられた電荷を抜くことができる。これにより、チャージングを抑制することができる。その他の効果は、第１の実施形態と同じである。
【００７０】
また、第３の実施形態を第２の実施形態に適用することも可能である。
【００７１】
［第４の実施形態］
第４の実施形態は、図２のキャパシタＣｂに変えて、ノードＮ１及びノードＮ２間の電位差に依存して容量値が変化する容量素子を用いるようにしている。具体的には、ノードＮ１及びノードＮ２間の電位差が小さくなると、容量値が減少する特性を有する容量素子を用いることができる。このような特性を有する容量素子としては、（１）正のしきい値を有するＮＭＯＳＦＥＴを用いたゲートキャパシタ、（２）ＭＯＳキャパシタなどが挙げられる。
【００７２】
（ゲートキャパシタ）
図１５は、第４の実施形態に係る静電型アクチュエータ装置１０の主要部を示すブロック図である。図２のキャパシタＣｂがゲートキャパシタに入れ替わった以外は、第１の実施形態の静電型アクチュエータ装置１０と同じである。
【００７３】
ゲートキャパシタＣｂは、正のしきい値電圧を有するＮＭＯＳＦＥＴのドレインとソースとを接続して構成される。ゲートキャパシタＣｂのゲートは、ノードＮ１に接続され、ゲートキャパシタＣｂのドレイン及びソースは、ノードＮ２に接続されている。
【００７４】
図１６は、ゲートキャパシタＣｂの特性を示すグラフである。図１６において、横軸はゲート電圧Ｖｇ［Ｖ］、縦軸は容量値Ｃｂ［ｆＦ］である。図１６には、しきい値電圧の異なる２種類のゲートキャパシタの特性を示している。
【００７５】
図１６に示す通り、ゲートキャパシタＣｂは、ゲート電圧がフラットバンド電圧としきい値電圧との間で、その容量値が小さくなる。よって、ゲートキャパシタＣｂのゲート電圧（すなわち、ノードＮ１の電圧）がしきい値電圧より小さくなると、ゲートキャパシタＣｂの容量値が小さくなる。この結果、ノードＮ１の電圧、すなわち静電型アクチュエータの駆動電圧Ｖａｃｔを大きくすることができる。
【００７６】
従って第４の実施形態によれば、電圧生成回路１３の電圧Ｖｐｐを低くすることができるため、電圧生成回路１３のサイズを小さくできる。また、静電型アクチュエータ装置１０の消費電力を低減することができる。
【００７７】
（ＭＯＳキャパシタ）
キャパシタＣｂとしてＭＯＳキャパシタを用いることも可能である。図１７は、ＭＯＳキャパシタＣｂの構成を示す断面図である。
【００７８】
Ｐ型半導体基板（図示せず）内には、Ｎ型ウェル（Ｎ−ｗｅｌｌ）４０が形成されている。Ｎ型ウェル４０内には、互いに離間して設けられた不純物領域４１及び４２が設けられている。不純物領域４１及び４２は、Ｎ型ウェル４０と同じ導電型であり、高濃度のＮ＋型不純物をＮ型ウェル４０内に導入して形成される。不純物領域４１及び４２間かつＮ型ウェル４０上には、ゲート絶縁膜４３が設けられ、ゲート絶縁膜４３上にはゲート電極４４が設けられている。ゲート電極４４は、例えば、Ｎ型不純物が導入された多結晶シリコンから構成される。
【００７９】
ゲート電極４４に接続された端子Ｔ１は、ノードＮ１に接続され、不純物領域４１及び４２に接続された端子Ｔ２は、ノードＮ２に接続される。
【００８０】
ＭＯＳキャパシタＣｂは、Ｎ型ウェル４０の不純物濃度を制御することで、その容量値が変化する。図１８は、ＭＯＳキャパシタＣｂの特性を示すグラフである。図１８において、横軸はゲート電圧Ｖｇ［Ｖ］、縦軸は容量値Ｃｂ［ｆＦ］である。
【００８１】
図１８に示す通り、不純物のインプラ条件を変えることで、ＭＯＳキャパシタＣｂの容量値を変化させることができる。具体的には、不純物濃度を低くするに従って、ＭＯＳキャパシタＣｂの容量値の変動量を大きくすることができる。このＭＯＳキャパシタＣｂを用いた場合でも、ゲートキャパシタと同じ効果を得ることができる。
【００８２】
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
【符号の説明】
【００８３】
Ｃｂ…キャパシタ、ＳＷ１，ＳＷ２…スイッチ、Ｄ１，Ｄ２…放電回路、１０…静電型アクチュエータ装置、１１…駆動回路、１２…発振器、１３…電圧生成回路、１４…リミッタ、１５…スイッチユニット、１６…静電型アクチュエータ、１６Ｃ…可変容量、１７…制御回路、２０…基板、２１，２３…電極、２２…絶縁膜、２４…弾性体、２５…固定部、２６…可変容量デバイス、３０…ローカルブースタ、３１…ローパスフィルタ、３２…昇圧回路、３２Ａ…キャパシタ、３２Ｂ…ダイオード、３３…リミッタ、３４，３５…放電回路、４０…Ｎ型ウェル、４１，４２…不純物領域、４３…ゲート絶縁膜、４４…ゲート電極、ＮＤ…ＮＡＮＤ回路、ＩＮＶ１，ＩＮＶ２…インバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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