(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
該シリコン基板上にエピタキシャル工程を介して成長し、所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層と、
該シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介して成長させたアンドープのシリコンエピタキシャル層と、
該アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さに形成されたフォトダイオード領域と
を備え、
前記シリコンゲルマニウムエピタキシャル層が、
ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第１シリコンゲルマニウムエピタキシャル層と、
該第１シリコンゲルマニウムエピタキシャル層上で成長し、高濃度のＰ型不純物がドーピングされた第２シリコンゲルマニウムエピタキシャル層と、
該第２シリコンゲルマニウムエピタキシャル層上で成長し、低濃度のＰ型不純物がドーピングされた第３シリコンゲルマニウムエピタキシャル層と
を備えたことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記第１シリコンゲルマニウムエピタキシャル層が、ゲルマニウム濃度が０％〜２０％まで漸進的に増加し、前記第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、２０％で一定に保たれることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層にドーピングされたＰ型不純物が、ボロンであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記第２シリコンゲルマニウムエピタキシャル層にドーピングされたボロンの濃度が、１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３の範囲であることを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記第３シリコンゲルマニウムエピタキシャル層にドーピングされたボロンの濃度が、１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３の範囲であることを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記第１シリコンゲルマニウムエピタキシャル層の厚さが１μｍ〜５μｍの範囲の厚さにあり、前記第２シリコンゲルマニウムエピタキシャル層の厚さが１μｍ〜５μｍの範囲の厚さにあり、前記第３シリコンゲルマニウムエピタキシャル層の厚さが３μｍ〜８μｍの範囲の厚さにあることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項７】
前記シリコン基板が、Ｐ型不純物がドーピングされたことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項８】
前記シリコン基板が、ボロンがドーピングされたことを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記シリコン基板にドーピングされたボロンの濃度が１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３の範囲であることを特徴とする請求項８に記載のＣＭＯＳイメージセンサ。
【請求項１０】
シリコン基板上に、エピタキシャル工程を介して所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層を成長させるステップと、
前記シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介してアンドープのシリコンエピタキシャル層を成長させるステップと、
イオン注入を介して前記アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さのフォトダイオード領域を形成するステップと
を含み、
前記シリコンゲルマニウムエピタキシャル層を成長させるステップが、
ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第１シリコンゲルマニウムエピタキシャル層を成長させるステップと、
アニールを実施し、前記第１シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるステップと、
前記アニールが実施された第１シリコンゲルマニウムエピタキシャル層上に、高濃度のＰ型不純物がドーピングされた第２シリコンゲルマニウムエピタキシャル層を成長させるステップと、
前記第２シリコンゲルマニウムエピタキシャル層上に、低濃度のＰ型不純物がドーピングされた第３シリコンゲルマニウムエピタキシャル層を成長させるステップとを含み、
前記フォトダイオード領域が、前記アンドープのシリコンエピタキシャル層の表面から前記第３シリコンゲルマニウムエピタキシャル層の一部に至るまでの深さに形成されることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記第１シリコンゲルマニウムエピタキシャル層が、その成長過程において、ゲルマニウム濃度が０％〜２０％まで漸進的に増加し、前記第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、２０％で一定に保たれることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層にドーピングされるＰ型不純物が、
ボロンがインサイチュウでドーピングされることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１３】
前記第２シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３の範囲であることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１４】
前記第３シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３の範囲であることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１５】
前記第１シリコンゲルマニウムエピタキシャル層を１μｍ〜５μｍの範囲の厚さに成長させ、前記第２シリコンゲルマニウムエピタキシャル層を１μｍ〜５μｍの範囲の厚さに成長させ、前記第３シリコンゲルマニウムエピタキシャル層を３μｍ〜８μｍの範囲の厚さに成長させることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１６】
前記第１シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるためのアニールが、
炉アニールで行われることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１７】
前記炉アニールが、窒素（Ｎ２）雰囲気又は水素（Ｈ２）雰囲気において、８００℃〜１１００℃の範囲の温度下で行われることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１８】
前記シリコン基板が、Ｐ型不純物がドーピングされたことを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１９】
前記シリコン基板が、ボロンがドーピングされたことを特徴とする請求項１８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項２０】
前記シリコン基板にドーピングされたボロンの濃度が、１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３の範囲であることを特徴とする請求項１９に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関し、特に、ＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
通常、イメージセンサは、半導体物質が光に反応する性質を利用して映像情報をキャプチャーする装置であって、光の明るさ及び波長等が、他の被写体を感知する各画素（Ｐｉｘｅｌ）において、それぞれ異なって現れる電気的な値を信号処理の可能なレベルに作る装置を称する。
【０００３】
このようなイメージセンサとしては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサとＣＭＯＳイメージセンサとがあり、外部の被写体映像を撮像した光を吸収し、光電荷を集積する受光素子としてフォトダイオードを用いる。
【０００４】
通常のＣＭＯＳイメージセンサの単位画素は、１つのフォトダイオードと、４つのＮＭＯＳとからなり、４つのＮＭＯＳは、フォトダイオードで集束された光電荷をフローティング拡散領域に運送するトランスファートランジスタ、所望の値にノードの電位をセットし、電荷（Ｃｐｄ）を排出してフローティング拡散領域をリセットするリセットトランジスタ、ソースフォロワー−バッファ増幅器の役目をするドライブトランジスタ、スイッチングによってアドレッシングできるようにするセレクトトランジスタからなる。ここで、トランスファートランジスタ及びリセットトランジスタは、ネイティブトランジスタ（Ｎａｔｉｖｅ  ＮＭＯＳ）を用い、ドライブトランジスタ及びセレクトトランジスタは、通常のトランジスタを用いており、リセットトランジスタは、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）のためのトランジスタである。
【０００５】
上記のようなＣＭＯＳイメージセンサの単位画素は、ネイティブトランジスタを用いてフォトダイオードにおいて可視光線の波長帯域の光を感知した後、感知された光電荷をフローティング拡散領域に、すなわち、ドライブトランジスタのゲートに伝えられた量を出力端Ｖｏｕｔから電気的信号として出力する。
【０００６】
図１は、従来の技術に係るＣＭＯＳイメージセンサの構造を示した図であり、フォトダイオードとトランスファートランジスタのみを示している。
【０００７】
図１に示すように、Ｐ型不純物が高濃度でドーピングされたＰ＋＋基板１１に、Ｐ型不純物をインサイチュウでドーピングし、エピタキシャル成長させたＰ型エピタキシャル層１２が形成され、Ｐ型エピタキシャル層１２の一部に素子間を隔離させるためのフィールド酸化膜１３が形成される。
【０００８】
そして、Ｐ型エピタキシャル層１２の一側面上にゲート酸化膜１４が形成され、ゲート酸化膜１４上にトランスファートランジスタのゲート電極１５が形成され、ゲート酸化膜１４及びゲート電極１５の両壁には、スペーサ１６が形成されている。
【０００９】
そして、ゲート電極１５の一側のスペーサ１６エッジに整列するとともにＰ型エピタキシャル層１２の内部に所定の深さを有するＮ型不純物領域１７が形成され、Ｎ型不純物領域１７の上及びＰ型エピタキシャル層１２の表面下にスペーサ１６に整列されるＰ型不純物領域１８が形成される。ここで、Ｎ型不純物領域１７は深いＮ−領域であると称し、Ｐ型不純物領域１８はＰ０領域であると称する。
【００１０】
図１の従来の技術は、Ｎ型不純物領域１７及びＰ型エピタキシャル層１２からなるＰＮ接合付近において、光による電子ホール対（ＥＨＰ）キャリアが発生し、このキャリアが印加されたバイアスによってトランスファートランジスタに移動して電流を発生することによって、光エネルギーを電流に切り換える。
【００１１】
結局、Ｎ型不純物領域１７及びＰ型エピタキシャル層１２からなるＰＮ接合がフォトダイオードになる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の技術によるフォトダイオードは、基本的にシリコン（Ｐ型エピタキシャル層及びＮ型不純物領域が全てシリコン物質）を媒質としているため、光エネルギーを入射の際、電子ホール対（ＥＨＰ）の生成率が低下し、低い電流を発生させる。このような特性は、ノイズに対する抵抗性を低下させる。
【００１３】
本発明は、上記のような従来の技術における問題を解決するためになされたものであって、その目的は、フォトダイオードの電子ホール対生成率を増加させ、ノイズに対する抵抗性の高いＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するための本発明のＣＭＯＳイメージセンサは、シリコン基板と、該シリコン基板上にエピタキシャル工程を介して成長し、所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層と、該シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介して成長させたアンドープのシリコンエピタキシャル層と、該アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さに形成されたフォトダイオード領域とを備えたことを特徴とする。
【００１５】
前記シリコンゲルマニウムエピタキシャル層が、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第１シリコンゲルマニウムエピタキシャル層と、該第１シリコンゲルマニウムエピタキシャル層上で成長し、高濃度のＰ型不純物がドーピングされた第２シリコンゲルマニウムエピタキシャル層と、該第２シリコンゲルマニウムエピタキシャル層上で成長し、低濃度のＰ型不純物がドーピングされた第３シリコンゲルマニウムエピタキシャル層とを備えることが望ましい。
【００１６】
前記第１シリコンゲルマニウムエピタキシャル層が、ゲルマニウム濃度が０％〜２０％まで漸進的に増加し、前記第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、２０％程度で一定に保たれることが望ましい。
【００１７】
前記第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層にドーピングされたＰ型不純物が、ボロンであることが望ましい。
【００１８】
前記第２シリコンゲルマニウムエピタキシャル層にドーピングされたボロンの濃度が、１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３の範囲であることが望ましい。
【００１９】
そして、本発明のＣＭＯＳイメージセンサの製造方法は、シリコン基板上に、エピタキシャル工程を介して所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層を成長させるステップと、前記シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介してアンドープのシリコンエピタキシャル層を成長させるステップと、イオン注入を介して前記アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さのフォトダイオード領域を形成するステップとを含むことを特徴とする。
【００２０】
前記シリコンゲルマニウムエピタキシャル層を成長させるステップが、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第１シリコンゲルマニウムエピタキシャル層を成長させるステップと、アニールを実施し、前記第１シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるステップと、前記アニールが実施された第１シリコンゲルマニウムエピタキシャル層上に、高濃度のＰ型不純物がドーピングされた第２シリコンゲルマニウムエピタキシャル層を成長させるステップと、前記第２シリコンゲルマニウムエピタキシャル層上に、低濃度のＰ型不純物がドーピングされた第３シリコンゲルマニウムエピタキシャル層を成長させるステップとを含み、前記フォトダイオード領域が、前記アンドープのシリコンエピタキシャル層の表面から前記第３シリコンゲルマニウムエピタキシャル層の一部に至るまでの深さに形成されることが望ましい。
【００２１】
前記第１シリコンゲルマニウムエピタキシャル層が、その成長過程において、ゲルマニウム濃度が０％〜２０％まで漸進的に増加し、前記第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、２０％程度で一定に保たれることが望ましい。
【００２２】
前記第２シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３の範囲であることが望ましい。
【００２３】
前記第３シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３の範囲であることが望ましい。
【００２４】
前記第１シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるためのアニールが、炉アニールで行われることが望ましい。
【発明の効果】
【００２５】
本発明は、フォトダイオード領域をシリコンゲルマニウムエピタキシャル層に形成し、高い量子効率（Ｑｕａｎｔｕｍ  ｅｆｆｉｃｉｅｎｃｙ）を確保することによって、シリコンエピタキシャル層に比べ、より多くの電子ホール対を生成し、フォトダイオードの感度を向上させるという効果がある。
【００２６】
また、本発明は、シリコンゲルマニウムエピタキシャル層上に形成され、引張応力を有するアンドープのシリコンエピタキシャル層にトランジスタを製造することによって、電子及びホールの移動度を増加させ、高速素子を製造できるばかりでなく、ノイズ特性をも改善できるという効果がある。
【図面の簡単な説明】
【００２７】
【図１】従来の技術に係るＣＭＯＳイメージセンサの構造を示した図である。
【図２】本発明の実施形態に係るＣＭＯＳイメージセンサの構造を示した図である。
【図３Ａ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した工程を説明するための断面図である。
【図３Ｂ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した工程を説明するための断面図である。
【図３Ｃ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した工程を説明するための断面図である。
【図３Ｄ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した工程を説明するための断面図である。
【図３Ｅ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した工程を説明するための断面図である。
【図３Ｆ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した工程を説明するための断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
【００２９】
図２は、本発明の実施形態に係るＣＭＯＳイメージセンサの構造を示した図である。
【００３０】
図２に示すように、Ｐ型不純物がドーピングされたシリコン基板２１と、シリコン基板２１上にエピタキシャル工程を介して成長し、所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層１００と、該シリコンゲルマニウムエピタキシャル層１００上にエピタキシャル工程を介して成長したアンドープのシリコンエピタキシャル層２５と、該アンドープのシリコンエピタキシャル層２５の表面からシリコンゲルマニウムエピタキシャル層１００の一部に至るまでの所定の深さに形成されたフォトダイオード領域３０とを備え、アンドープのシリコンエピタキシャル層２５の所定の表面上にゲート酸化膜２７、ゲート電極２８及びスペーサ２９からなるゲートパターンが形成され、アンドープのシリコンエピタキシャル層２５及びシリコンゲルマニウムエピタキシャル層１００の一部を貫通するフィールド酸化膜２６が、フォトダイオード領域３０に隣接して形成される。したがって、フォトダイオード領域３０は、フィールド酸化膜２６及びゲートパターンの間に形成される。
【００３１】
さらに詳しく説明すると、シリコンゲルマニウムエピタキシャル層１００は、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第１シリコンゲルマニウムエピタキシャル層２２、該第１シリコンゲルマニウムエピタキシャル層２２上で成長し、高濃度のＰ型不純物がドーピングされた第２シリコンゲルマニウムエピタキシャル層２３、及び第２シリコンゲルマニウムエピタキシャル層２３上で成長し、低濃度のＰ型不純物がドーピングされた第３シリコンゲルマニウムエピタキシャル層２４を備える。
【００３２】
上記のようなシリコンゲルマニウムエピタキシャル層１００において、第１シリコンゲルマニウムエピタキシャル層２２は、ゲルマニウム濃度が０％〜２０％まで漸進的に増加することにより変位が生成されたものであり、第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層２３，２４のゲルマニウム濃度は、２０％程度で一定に保たれる。
【００３３】
そして、第２シリコンゲルマニウムエピタキシャル層及び第３シリコンゲルマニウムエピタキシャル層２３，２４にドーピングされたＰ型不純物はボロンであり、第２シリコンゲルマニウムエピタキシャル層２３にドーピングされたボロンの濃度は、１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３になって第２シリコンゲルマニウムエピタキシャル層２３は、Ｐ＋＋導電型となり、第３シリコンゲルマニウムエピタキシャル層２４にドーピングされたボロンの濃度は、１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３であって、第３シリコンゲルマニウムエピタキシャル層２４は、Ｐ−導電型となる。
【００３４】
そして、第１及び第２シリコンゲルマニウムエピタキシャル層２２，２３の厚さは１μｍ〜５μｍであり、第３シリコンゲルマニウムエピタキシャル層２４の厚さは３μｍ〜８μｍである。
【００３５】
そして、シリコン基板２１は、Ｐ型不純物がドーピングされているが、ボロンが１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３の範囲の低濃度でドーピングされ、シリコン基板２１は、Ｐ−導電型となる。
【００３６】
そして、アンドープのシリコンエピタキシャル層２５は、ゲート電極２８の下でチャネル領域となる。
【００３７】
そして、フォトダイオード領域３０は、深いＮ−不純物領域３０Ａ及び浅いＰ０不純物領域３０Ｂからなり、フォトダイオード領域３０は、アンドープのシリコンエピタキシャル層２５の表面から第３シリコンゲルマニウムエピタキシャル層２４の一部に至るまでの深さに形成される。
【００３８】
図２に示すように、本発明のＣＭＯＳイメージセンサは、フォトダイオード領域３０が形成される部分が、シリコンゲルマニウムエピタキシャル層１００であるため、シリコンエピタキシャル層で形成されたフォトダイオードより高い量子効率を確保し、同じ光子に対し、より多くの電子ホール対が生成されるため、高い感度を実現できる。
【００３９】
また、アンドープのシリコンエピタキシャル層２５は、引張応力が印加されているが、この構造にトランジスタを製造する場合、電子及びホールの移動度が増加し、素子の速度を大きく改善できるため、高速素子を製造できるだけでなく、ノイズ特性をも大きく改善することができる。
【００４０】
図３Ａ〜図３Ｆは、本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した工程を説明するための断面図である。
【００４１】
図３Ａに示すように、低濃度Ｐ型不純物（ボロン）がドーピングされたＰ型シリコン基板２１上に、エピタキシャル工程を介し、第１シリコンゲルマニウムエピタキシャル層２２を成長させる。
【００４２】
この時、第１シリコンゲルマニウムエピタキシャル層２２は、ゲルマニウムをドーピングするためのゲルマニウムソースとしてＧｅＨ４を用いて１μｍ〜５μｍの範囲の厚さに成長させ、第１シリコンゲルマニウムエピタキシャル層２２の内部のゲルマニウム濃度を、０％〜２０％まで漸進的に増加させる。すなわち、第１シリコンゲルマニウムエピタキシャル層２２の成長の際、成長初期において、ゲルマニウム濃度を０％にし、成長が進むにつれてゲルマニウム濃度を漸進的に２０％程度まで増加させ、第１シリコンゲルマニウムエピタキシャル層２２内におけるエピタキシャルの成長過程において、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有するようにする。
【００４３】
一方、第１シリコンゲルマニウムエピタキシャル層２２の内部のゲルマニウム濃度は、成長初期から漸進的に増加させるものではなく、１０％程度から漸進的に増加させることも可能であり、最大５０％程度まで増加させることも可能である。
【００４４】
図３Ｂに示すように、第１シリコンゲルマニウムエピタキシャル層２２の成長後に炉アニールを行う。この時、炉アニールは窒素雰囲気又は水素雰囲気において８００℃〜１１００℃の範囲の温度下で行う。
【００４５】
こうした炉アニール工程を行うと、ゲルマニウムの大きな格子定数によって発生した応力により、変位が生成される。ゲルマニウムは、シリコンより格子定数が大きいため、シリコン上部にエピタキシャル工程を介して成長させるとき、応力が誘発される。ゲルマニウム濃度が高いほど、また、第１シリコンゲルマニウムエピタキシャル層２２の厚みが厚いほど応力の強度は高くなる。
【００４６】
図３Ａに示すように、１μｍ〜５μｍの範囲の厚さに第１シリコンゲルマニウムエピタキシャル層２２を成長させる場合、既にその成長段階で変位が生成される。その後、１０００℃の温度下で、約１時間炉アニールを行うと、変位は、十分に生成され、このような変位によって、第１シリコンゲルマニウムエピタキシャル層２２に印加されていた応力は、全て解消される。
【００４７】
次に、図３Ｃに示すように、エピタキシャル工程を利用してボロンが高濃度（１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３）でインサイチュウドーピングされた第２シリコンゲルマニウムエピタキシャル層２３を１μｍ〜５μｍの範囲の厚さまで成長させる。
【００４８】
この時、第２シリコンゲルマニウムエピタキシャル層２３のゲルマニウム濃度は、第１シリコンゲルマニウムエピタキシャル層２２の表面ゲルマニウム濃度と同様に２０％程度にし、全領域にわたって２０％程度に一定に保つようにする。
【００４９】
ここで、ゲルマニウムをドーピングするためのゲルマニウムソースとしてＧｅＨ４を用い、ボロンをドーピングするためのボロンソースとしてはＢ２Ｈ６を用い、ボロンが高濃度（１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３）でドーピングされることにより、Ｐ＋＋導電型の第２シリコンゲルマニウムエピタキシャル層２３となる。
【００５０】
上述したように、第２シリコンゲルマニウムエピタキシャル層２３の成長時には、下部の第１シリコンゲルマニウムエピタキシャル層２２の応力が全て解消され、シリコンゲルマニウムの正常な格子定数を回復した状態であるため、応力はほとんど発生しない。したがって、第２シリコンゲルマニウムエピタキシャル層２３の成長時には、厚みを増やしても、変位を生成しない、完璧な単結晶層を成長させることができる。
【００５１】
図３Ｄに示すように、第２シリコンゲルマニウムエピタキシャル層２３上に、ボロンが低濃度（１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３）でドーピングされた第３シリコンゲルマニウムエピタキシャル層２４を３μｍ〜８μｍの範囲の厚さに成長させる。ここで、第３シリコンゲルマニウムエピタキシャル層２４のボロン濃度は、第２シリコンゲルマニウムエピタキシャル層２３のボロン濃度より、１オーダー程度低い濃度を有する。そして、第３シリコンゲルマニウムエピタキシャル層２４のゲルマニウム濃度は、第２シリコンゲルマニウムエピタキシャル層２３のゲルマニウム濃度と等しく２０％程度にし、全領域にわたって２０％程度に一定にする。このように、ゲルマニウムをドーピングするためのゲルマニウムソースとしてＧｅＨ４を用い、ボロンをドーピングするためのボロンソースとしてはＢ２Ｈ６を用い、ボロンが第２シリコンゲルマニウムエピタキシャル層２３に比べて相対的に低濃度（１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３）でドーピングされるため、Ｐ−導電型の第３シリコンゲルマニウムエピタキシャル層２４となる。参考に、Ｐ型シリコン基板２１は、ボロンが低濃度（１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３）でドーピングされたＰ−導電型のシリコン基板である。
【００５２】
この時、第３シリコンゲルマニウムエピタキシャル層２４も、応力が発生していない第２シリコンゲルマニウムエピタキシャル層２３上に成長するため、変位を生成しない完璧な単結晶層として成長する。
【００５３】
前述のように、本発明は、フォトダイオードが形成される予定のエピタキシャル層をシリコンエピタキシャル層として形成するものではなく、シリコンゲルマニウムエピタキシャル層１００として形成するものであり、第１シリコンゲルマニウムエピタキシャル層２２、第２シリコンゲルマニウムエピタキシャル層２３及び第３シリコンゲルマニウムエピタキシャル層２４として形成する。
【００５４】
ここで、第１シリコンゲルマニウムエピタキシャル層２２は、エピタキシャルの成長中に、ゲルマニウム濃度が０％〜２０％まで漸進的に増加するドーピングプロファイルを有し、第２シリコンゲルマニウムエピタキシャル層２３は、一定（約２０％）のゲルマニウム濃度を有すると共にボロンが高濃度（１Ｅ１５／ｃｍ３〜１Ｅ１８／ｃｍ３）でドーピングされており、第３シリコンゲルマニウムエピタキシャル層２４は、一定（約２０％）のゲルマニウム濃度を有すると共にボロンが低濃度（１Ｅ１４／ｃｍ３〜１Ｅ１７／ｃｍ３）でドーピングされている。
【００５５】
図３Ｅに示すように、第３シリコンゲルマニウムエピタキシャル層２４上にエピタキシャル工程を利用し、不純物がドーピングされていないアンドープのシリコンエピタキシャル層２５を１５０Å〜５００Åの範囲の厚さに成長させる。この時、アンドープのシリコンエピタキシャル層２５を形成するためのシリコンソースとしてはＤＣＳ（ＳｉＨ２Ｃｌ２）又はＳｉＨ４を用いる。
【００５６】
ここで、アンドープのシリコンエピタキシャル層２５は、単位画素を構成するトランジスタのチャネルが形成される予定の領域であり、その下の層は、第３シリコンゲルマニウムエピタキシャル層２４であるため、アンドープのシリコンエピタキシャル層２５には、応力、特に引張応力が印加される。
【００５７】
図３Ｆに示すように、アンドープのシリコンエピタキシャル層２５及び第３シリコンゲルマニウムエピタキシャル層２４の一部をエッチングしてトレンチを形成し、このトレンチにフィールド酸化膜２６を埋め込む。
【００５８】
続いて、アンドープのシリコンエピタキシャル層２５の選択された表面上にゲート酸化膜２７を形成した後、ゲート酸化膜２７の上に単位画素の４つのトランジスタのゲート電極２８を形成する。ここで、ゲート電極２８は、トランスファートランジスタのゲート電極という。
【００５９】
続いて、ゲート電極２８の両壁に接するスペーサ２９を形成する。この時、スペーサ２９は、窒化膜蒸着及びエッチバックを介して形成する。
【００６０】
上記のように、単位画素を構成するトランジスタのゲート電極２８を形成した後、フォトダイオード領域を形成するための工程に入る。
【００６１】
すなわち、ゲート電極２８の一側（フィールド酸化膜とゲート電極との間）のアンドープのシリコンエピタキシャル層２５及び第３シリコンゲルマニウムエピタキシャル層２４の一部に至るまでわたる深さに、スペーサ２９エッジに整列されるフォトダイオード領域３０を形成する。この時、フォトダイオード領域３０は、深いＮ−不純物領域３０Ａ及び浅いＰ０不純物領域３０Ｂからなり、フォトダイオード領域３０は、アンドープのシリコンエピタキシャル層２５の表面から第３シリコンゲルマニウムエピタキシャル層２４の一部に至るまでの深さに形成される。
【００６２】
上記のようなＮ型不純物領域３０Ａの形成を介し、Ｐ型エピタキシャル層及びＮ型不純物領域３０ＡからなるＰＮ接合が形成され、このＰＮ接合は、フォトダイオードを構成する。
【００６３】
このようにして、フォトダイオードが形成される部分は、既存のシリコンエピタキシャル層からシリコンゲルマニウムエピタキシャル層へと交替される。この場合、シリコンエピタキシャル層に形成されたフォトダイオードより、高い量子効率が確保され、同じ光子に対し、より多くの電子ホール対が生成されることから高い感度を実現することができる。
【００６４】
また、上部のアンドープのシリコンエピタキシャル層２５は、引張応力が印加されているが、この構造にトランジスタを製造する場合、電子及びホールの移動度が増加し、素子の速度を大きく改善させることができ、高速素子を製造できるだけでなく、ノイズ特性をも大きく改善できる。
【００６５】
そして、本発明は、フォトダイオードをエピタキシャル工程を介して成長させたシリコンゲルマニウムエピタキシャル層、すなわち単結晶のシリコンゲルマニウムエピタキシャル層を用いるため、欠陥が発生しない。参考に、シリコンゲルマニウムをエピタキシャル工程を介さず、単純な蒸着法を介して形成する場合には、単結晶ではなく、多結晶の特性を有することになり、多量の欠陥が存在することは避けられなくなる。また、本発明は、第１シリコンゲルマニウムエピタキシャル層〜第３シリコンゲルマニウムエピタキシャル層をそれぞれ異なる濃度で形成することによって充分な厚さのシリコンゲルマニウムエピタキシャル層を成長させることが可能であり、そのドーピング濃度もまた、高濃度での実現が可能である。このように、高濃度で形成すると、ブルー系の波長はもちろん、グリーン系の波長に対する光特性をも改善させることができる。
【００６６】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【符号の説明】
【００６７】
２１  シリコン基板
２２  第１シリコンゲルマニウムエピタキシャル層
２３  第２シリコンゲルマニウムエピタキシャル層
２４  第３シリコンゲルマニウムエピタキシャル層
２５  アンドープのシリコンエピタキシャル層
３０  フォトダイオード領域
１００  シリコンゲルマニウムエピタキシャル層
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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