(57)【特許請求の範囲】
【請求項１】
第１の回路に連続して入力される複数のパルスからなる入力信号の周期が第１の周期以下の場合に、前記入力信号の最初のパルスのエッジに応じて第２のレベルから第１のレベルに変化した第１の信号を前記複数のパルスの数に応じた期間出力する第１のパルス発生器と、
入力される前記第１の信号が前記第１のレベルに変化してから第２の期間のパルス幅を有する第２の信号を出力する第２のパルス発生器と、
第１の電圧を供給する第１のノードと前記第１の回路に前記第１の電圧よりも低い第２の電圧を供給する第２のノードとの間に接続され、前記第２のノードの電圧値に応じて前記第１のノードと前記第２のノードとの間に電気的に接続された可変抵抗の抵抗値を制御するとともに、前記第２の信号に応じて前記抵抗値を変える電圧調整回路と
を有する電圧レギュレータ回路。
【請求項２】
前記可変抵抗は、ソースが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第１の電界効果トランジスタを有し、
前記電圧調整回路は、
前記第１の電界トランジスタのドレイン電圧を抵抗分割するための第１の抵抗と、
前記第１の抵抗により抵抗分割された電圧とリファレンス電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力するエラーアンプと、
前記第２のパルス発生器により出力される前記第２の信号を制御信号として、前記第１の電界効果トランジスタのゲート電圧を制御する第１のスイッチとを有する請求項１記載の電圧レギュレータ回路。
【請求項３】
前記第１のスイッチは、前記第２のパルス発生器により出力される前記第２の信号を制御信号として、前記第１の電界効果トランジスタのゲートを定電位ノードに接続する請求項２記載の電圧レギュレータ回路。
【請求項４】
前記第１のスイッチは、前記第２のパルス発生器により出力される前記第２の信号をゲートに入力し、ソースが定電位ノードに接続される第２の電界効果トランジスタを有し、
前記第１の電界効果トランジスタは、ゲートが前記第２の電界効果トランジスタのドレインに接続される請求項２又は３記載の電圧レギュレータ回路。
【請求項５】
さらに、前記第１の回路のリセット信号が変化してから第３の期間のパルス幅を有する第３の信号を出力する第３のパルス発生器を有し、
前記第１のスイッチは、前記第２のパルス発生器により出力される前記第２の信号及び前記第３のパルス発生器により出力される前記第３の信号を制御信号として、前記第１の電界効果トランジスタのゲートを強制的に定電位にする請求項２〜４のいずれか１項に記載の電圧レギュレータ回路。
【請求項６】
前記第１のスイッチは、前記第２のパルス発生器により出力される前記第２の信号を制御信号として、前記第１の抵抗により抵抗分割された電圧のノードを定電位ノードに接続する請求項２記載の電圧レギュレータ回路。
【請求項７】
前記電圧調整回路は、さらに、前記第２のパルス発生器により出力される前記第２の信号を制御信号として、前記エラーアンプの出力端子及び前記第１の電界効果トランジスタのゲートの間を切断する第２のスイッチを有し、
前記第１のスイッチは、前記第２のパルス発生器により出力される前記第２の信号を制御信号として、前記第１の電界効果トランジスタのゲートを定電位ノードに接続する請求項２記載の電圧レギュレータ回路。
【請求項８】
さらに、複数の前記第１の回路の入力信号の最初のパルスのエッジに応じて前記第１の信号をそれぞれ出力する複数の前記第１のパルス発生器と、
前記複数の第１のパルス発生器により出力される前記第１の信号の論理和信号を出力する論理和回路とを有し、
前記第２のパルス発生器は、前記論理和回路により出力される論理和信号が前記第１のレベルに変化してから前記第２の期間のパルス幅を有する前記第２の信号を出力する請求項２〜７のいずれか１項に記載の電圧レギュレータ回路。
【請求項９】
さらに、クロック信号及びイネーブル信号の論理積信号を前記第１の回路の入力信号として出力する論理積回路を有し、
前記第１のパルス発生器は、前記イネーブル信号の最初のパルスのエッジに応じて前記第１の信号を出力する請求項２〜８のいずれか１項に記載の電圧レギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータ回路に関する。
【背景技術】
【０００２】
近年、携帯機器のバッテリ持続時間増加や、半導体素子の放熱部品のコスト削減のため、半導体回路の低消費電力化が求められている。半導体回路の低消費電力化のためには、できるだけ低い電源電圧で動作させることが必要である。例えば、プロセッサコアと周辺回路を含む半導体回路では、プロセッサコアには１．２Ｖ、周辺回路には０．８Ｖと、別々の電源電圧を供給することがある。そして、各回路に供給する電源は、電圧レギュレータ回路の出力が利用されることが多い。
【０００３】
電圧レギュレータ回路の出力電圧は、出力電流に依存しないことが望ましい。例えば、プロセッサコアの消費電流が、０Ａから１Ａに変化したとしても、出力は１．２Ｖ一定になっていることが望ましい。しかしながら、電圧レギュレータ回路の出力電圧は、出力トランジスタ抵抗成分で電位差を発生しており、かつ、その制御には一定の時間を要するため、それより速い時間で急峻に出力電流が増加した場合は、抵抗成分による電圧降下が発生し、出力電圧が低下する。電圧の低下は、半導体回路の誤動作の原因となるので、避けなければならない。
【０００４】
図１（Ａ）は電圧レギュレータ回路の構成例を示す図であり、図１（Ｂ）はその動作を示すタイミングチャートである（例えば、米国特許第４，９５２，８６３号明細書参照）。電圧レギュレータ回路は、差動アンプ１０、ドライバ回路１２、ディレイ回路１４、単安定マルチバイブレータ回路１６、トランジスタＴ６，Ｔ１１〜Ｔ１３及び容量ＣＬを有する。差動アンプ１０は、トランジスタＴ１〜Ｔ５を有する。ドライバ回路１２は、トランジスタＴ７〜Ｔ１０を有する。
【０００５】
この電圧レギュレータ回路は、出力電流急増に対する出力電圧Ｖｏｕｔの低下を抑えるため、電圧供給先のドライバ回路１２の入力信号Ｖｉｎを単安定マルチバイブレータ回路１６に通して得られる信号を使って、出力トランジスタＴ６の抵抗を急峻に小さくする。図１（Ｂ）に示すように、入力信号Ｖｉｎの立ち上がりエッジに反応して、ノードＥで一定期間のパルスを生成し、そのパルスが発生している期間だけ、ｎチャネル出力トランジスタＴ６がオンする。出力電圧Ｖｏｕｔは、ドライバ回路１２の電源電圧として供給される。破線は、トランジスタＴ１３がない場合に時刻ｔ１後に出力電流が急増して出力電圧Ｖｏｕｔが低下してしまうことを示す。実線は、トランジスタＴ１３の働きにより、出力電圧Ｖｏｕｔの低下を抑制できることを示す。
【０００６】
また、回路の動作モードに応じて擬似負荷を制御する技術が知られている（例えば、特開２００５−３１００６０号公報参照）。この技術では、スリープ状態からアクティブ状態になる際に、擬似負荷の大きさを徐々に変更して、出力電流値が急峻に変化しないようにする。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第４，９５２，８６３号明細書
【特許文献２】特開２００５−３１００６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
プロセッサコアの消費電流のほとんどはクロック信号によるものであり、入力されるクロック信号が停止している状態から、活性化される状態へ変化するときが、最も消費電流の増加が大きい。クロック信号の活性化は、クロック信号に繰り返しパルス信号が入力されている状態である。
【０００９】
図２は、図１（Ａ）の電圧レギュレータ回路に入力信号Ｖｉｎとしてクロック信号を入力した場合の動作を示すタイミングチャートである。入力信号Ｖｉｎとしてクロック信号を入力したとすると、クロック信号Ｖｉｎが供給されている間、常に出力電圧Ｖｏｕｔは、電源電圧Ｖｃｃまで上昇し、本来必要な電圧最小レベルを維持できない。このため、無駄な電力を消費することになる。
【００１０】
また、特開２００５−３１００６０号公報の方法を用いた場合、擬似負荷を徐々に変化させるための時間が必要であり、クロック信号が入力されてすぐに電流を消費するプロセッサ回路では、電流増加に対応できない。
【００１１】
本発明の目的は、クロック信号が入力された場合に無駄な電力消費を防止することができる電圧レギュレータ回路を提供することである。
【課題を解決するための手段】
【００１２】
電圧レギュレータ回路は、第１の回路に連続して入力される複数のパルスからなる入力信号の周期が第１の周期以下の場合に、前記入力信号の最初のパルスのエッジに応じて第２のレベルから第１のレベルに変化した第１の信号を前記複数のパルスの数に応じた期間出力する第１のパルス発生器と、入力される前記第１の信号が前記第１のレベルに変化してから第２の期間のパルス幅を有する第２の信号を出力する第２のパルス発生器と、第１の電圧を供給する第１のノードと前記第１の回路に前記第１の電圧よりも低い第２の電圧を供給する第２のノードとの間に接続され、前記第２のノードの電圧値に応じて前記第１のノードと前記第２のノードとの間に電気的に接続された可変抵抗の抵抗値を制御するとともに、前記第２の信号に応じて前記抵抗値を変える電圧調整回路とを有する。
【発明の効果】
【００１３】
入力信号としてクロック信号が入力された場合には、クロック信号の入力開始時のみ、第２のノードの第２の電圧を上げることができるので、無駄な電力消費を防止し、安定した電源電位を供給することができる。
【図面の簡単な説明】
【００１４】
【図１】図１（Ａ）は電圧レギュレータ回路の構成例を示す図であり、図１（Ｂ）はその動作を示すタイミングチャートである。
【図２】図１（Ａ）の電圧レギュレータ回路に入力信号としてクロック信号を入力した場合の動作を示すタイミングチャートである。
【図３】本発明の第１の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図４】図３の電圧レギュレータ回路の動作例を示すタイミングチャートである。
【図５】本発明の第２の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図６】図５の電圧レギュレータ回路の動作例を示すタイミングチャートである。
【図７】図７（Ａ）は図５の第１のパルス発生器の構成例を示す図であり、図７（Ｂ）は図７（Ａ）のＲＳラッチ回路の構成例を示す図である。
【図８】図７（Ａ）の第１のパルス発生器の動作例を示すタイミングチャートである。
【図９】本発明の第３の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図１０】図９の電圧レギュレータ回路の動作例を示すタイミングチャートである。
【図１１】図９の第２のパルス発生器の構成例を示す図である。
【図１２】本発明の第４の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図１３】図１２の電圧レギュレータ回路の動作例を示すタイミングチャートである。
【図１４】図１２の第１のパルス発生器の構成例を示す図である。
【図１５】本発明の第５の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図１６】図１５の電圧レギュレータ回路の動作例を示すタイミングチャートである。
【図１７】図１５のクロックパルス検出回路の構成例を示す図である。
【図１８】図１７のクロックパルス検出回路の動作例を示すタイミングチャートである。
【図１９】図１５のパルス発生器の構成例を示す図である。
【図２０】図１９のパルス発生器の動作例を示すタイミングチャートである。
【図２１】本発明の第６の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図２２】本発明の第７の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図２３】図１５のポジティブエッジ検出器の構成例を示す図である。
【図２４】本発明の第８の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図２５】図２４の電圧レギュレータ回路の動作例を示すタイミングチャートである。
【図２６】本発明の第９の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図２７】図２６の電圧レギュレータ回路の動作例を示すタイミングチャートである。
【図２８】図２６のポジティブエッジ検出器の構成例を示す図である。
【図２９】図２８のポジティブエッジ検出器の動作例を示すタイミングチャートである。
【図３０】本発明の第１０の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図３１】本発明の第１１の実施形態による電圧レギュレータ回路の構成例を示す図である。
【図３２】本発明の第１２の実施形態による電圧レギュレータ回路の構成例を示す図である。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
図３は本発明の第１の実施形態による電圧レギュレータ回路の構成例を示す図であり、図４は図３の電圧レギュレータ回路の動作例を示すタイミングチャートである。電圧レギュレータ回路は、直流電源３０１，３０２、エラーアンプ３０３、第１の電界効果トランジスタ３０４、第２の電界効果トランジスタ（第１のスイッチ）３０５、第１のパルス発生器３０７、第２のパルス発生器３０８、及び抵抗Ｒ１，Ｒ２を有する。
【００１６】
第１の半導体回路３０６は、例えばバッファ３１１を有し、電源電位端子に出力電圧Ｖｏｕｔが入力され、基準電位端子に基準電位（グランド電位）ＧＮＤが入力され、入力信号ＣＫを入力して動作する。例えば、第１の半導体回路３０６は、プロセッサコア又は周辺回路を有し、１．２Ｖ又は０．８Ｖの出力電圧Ｖｏｕｔの供給を受ける。電圧レギュレータ回路は、電源電位Ｖｃｃを降圧して出力電圧Ｖｏｕｔを生成し、第１の半導体回路３０６に電源電圧として供給する。第１の半導体回路３０６は、入力信号ＣＫとしてクロック信号が入力された場合には、クロック信号の入力開始時刻Ｔ１に第１の半導体回路３０６の消費電流が増大し、出力電圧Ｖｏｕｔが低下する作用が働く。本実施形態では、クロック信号の入力開始時にのみ、第１の電界効果トランジスタ３０４のドレイン電圧Ｖｏｕｔを上げ、無駄な電力消費を防止し、安定した電源電位を供給することができる。
【００１７】
直流電源３０１は、一端が基準電位ＧＮＤのノードに接続され、他端が電源電位Ｖｃｃを出力する。直流電源３０２は、一端が基準電位ＧＮＤのノードに接続され、他端がリファレンス電圧Ｖｒｅｆを出力する。
【００１８】
第１のパルス発生器３０７は、第１の半導体回路３０６の入力信号ＣＫのエッジを検出するとハイレベル（第１のレベル）の出力を維持し、その後の第１の期間内にエッジが検出されないときにはローレベル（第２のレベル）の出力を維持するパルスＸを出力する。第２のパルス発生器３０８は、第１のパルス発生器３０７により出力されるパルスＸがハイレベル（第１のレベル）になってから第２の期間Ｔｗまでの間にハイレベルのパルスＹを出力する。
【００１９】
第２の電界効果トランジスタ３０５は、ｎチャネル電界効果トランジスタであり、第２のパルス発生器３０８により出力されるパルスＹをゲートに制御信号として入力し、ソースが基準電位ノード（第１の電位ノード）に接続される。第１の電界効果トランジスタ３０４は、ゲートが第２の電界効果トランジスタ３０５のドレインに接続され、ソースが電源電位Ｖｃｃのノードに接続され、ドレインが第１の半導体回路３０６の電源電位端子に接続される。
【００２０】
ノードＮ１１は、第１の電界効果トランジスタ３０４のドレインに接続される。抵抗Ｒ１は、ノードＮ１１及びＮ１２間に接続される。抵抗Ｒ２は、ノードＮ１２及び基準電位ＧＮＤのノード間に接続される。エラーアンプ３０３は、正入力端子がノードＮ１２に接続され、負入力端子がリファレンス電圧Ｖｒｅｆのノードに接続され、出力端子が第１の電界効果トランジスタ３０４のゲートに接続される。
【００２１】
抵抗Ｒ１及びＲ２は、第２の電界トランジスタ３０４のドレイン電圧Ｖｏｕｔを抵抗分割するための抵抗である。エラーアンプ３０３は、抵抗Ｒ１及びＲ２により抵抗分割されたノードＮ１２の電圧とリファレンス電圧Ｖｒｅｆとの差電圧を第１の電界効果トランジスタ３０４のゲートに出力する。
【００２２】
なお、エラーアンプ３０３の正入力端子は、ノードＮ１１に接続してもよい。エラーアンプ３０３は、第１の電界効果トランジスタ３０４のドレイン電圧Ｖｏｕｔ又はそれに応じたノードＮ１２の電圧とリファレンス電圧Ｖｒｅｆとの差電圧を第１の電界効果トランジスタ３０４のゲートに出力する。
【００２３】
ノードＮ１２の電圧がリファレンス電圧Ｖｒｅｆより低くなると、エラーアンプ３０３の出力電圧Ｂは下降し、第１の電界効果トランジスタ３０４はオン方向に作用し、出力電圧Ｖｏｕｔは上昇する。逆に、ノードＮ１２の電圧がリファレンス電圧Ｖｒｅｆより高くなると、エラーアンプ３０３の出力電圧Ｂは上昇し、第１の電界効果トランジスタ３０４はオフ方向に作用し、出力電圧Ｖｏｕｔは下降する。これにより、出力電圧Ｖｏｕｔは、所望の一定電圧を維持することができる。電圧レギュレータ回路は、電源電位Ｖｃｃを降圧して出力電圧Ｖｏｕｔを生成する。
【００２４】
時刻Ｔ１において、入力信号ＣＫのクロック信号の入力開始時に、第１の半導体回路３０６の消費電流が増大し、エラーアンプ３０３が追従できず、出力電圧Ｖｏｕｔが低下する作用が働く。そこで、パルス発生器３０７，３０８及び第２の電界効果トランジスタ３０５を設けることにより、出力電圧Ｖｏｕｔの低下を防止する。
【００２５】
第１のパルス発生器３０７は、第１の半導体回路３０６の入力信号ＣＫのエッジを検出するとハイレベルの出力を維持し、その後の第１の期間内にエッジが検出されないときにはローレベルの出力を維持するパルスＸを出力する。すなわち、パルスＸは、入力信号ＣＫのクロック信号が入力中であるときにはハイレベルを維持し、入力信号ＣＫのクロック信号の入力が終了するとローレベルを維持する。第２のパルス発生器３０８は、第１のパルス発生器３０７により出力されるパルスＸがハイレベルになってから第２の期間Ｔｗまでの間にハイレベルのパルスＹを出力する。
【００２６】
時刻Ｔ１において、パルスＹがハイレベルになると、ｎチャネル電界効果トランジスタ３０５がオンし、電圧Ｂがローレベル（基準電位）になる。すると、ｐチャネル電界効果トランジスタ３０４はオンし、出力電圧Ｖｏｕｔは電源電位Ｖｃｃまで上昇し、電源電位Ｖｃｃを維持する。これにより、第１の半導体回路３０６の消費電流が増大しても、出力電圧Ｖｏｕｔの低下を防止することができる。
【００２７】
次に、時刻Ｔ２において、パルスＹがローレベルになると、ｎチャネル電界効果トランジスタ３０５がオフし、電圧Ｂはエラーアンプ３０３の出力電圧になる。すると、ｐチャネル電界効果トランジスタ３０４はゲート電圧Ｂに応じて動作し、出力電圧Ｖｏｕｔは電源電位Ｖｃｃより低い一定電圧を維持する。時刻Ｔ２以降では、エラーアンプ３０３の動作により、出力電圧Ｖｏｕｔは所望の一定電圧を維持することができる。図２では、クロック信号入力中は、出力電圧Ｖｏｕｔが電源電位Ｖｃｃを維持していたために、無駄な電力を消費していた。
【００２８】
本実施形態では、入力信号ＣＫとしてクロック信号が入力された場合には、クロック信号の入力開始時のみ、ｐチャネル電界効果トランジスタ３０４のドレイン電圧Ｖｏｕｔを上げることができるので、無駄な電力消費を防止し、安定した電源電位を供給することができる。
【００２９】
以上のように、クロック信号が入力された時刻Ｔ１に、第１のパルス発生器３０７の出力パルスＸは、ハイレベルになる。これにより、第２のパルス発生器３０８の出力パルスＹもハイレベルになる。これを受けて、ｐチャネル電界効果トランジスタ３０４のゲート電圧Ｂは、急峻にローレベルに変化し、ｐチャネル電界効果トランジスタ３０４のソース及びドレイン間の抵抗は急激に小さくなる。これにより、出力電圧Ｖｏｕｔは電源電位Ｖｃｃまで上昇する。その後、クロック信号が持続している間でも、一定期間Ｔｗ経過すると、パルスＹはローレベルに戻る。このため、ｐチャネル電界効果トランジスタ３０４のゲート電圧Ｂは、再びエラーアンプ３０３による出力電圧と同一の電圧になる。これにより、出力電圧Ｖｏｕｔはエラーアンプ３０３による目標電圧に下降し、目標電圧を維持する。
【００３０】
本実施形態によれば、一定期間Ｔｗ経過後の時刻Ｔ２以降は出力電圧Ｖｏｕｔが電源電位Ｖｃｃに固定されることはなく、目標電圧まで低下する。これにより、第１の半導体回路３０６と電圧レギュレータ回路の合計の消費電力は３０％程度削減が可能である。また、第１の半導体回路３０６の外に大きな容量素子が必要なくなるため、実装費用や実装面積が不要になる。
【００３１】
（第２の実施形態）
図５は本発明の第２の実施形態による電圧レギュレータ回路の構成例を示す図であり、図６は図５の電圧レギュレータ回路の動作例を示すタイミングチャートである。図５の回路は、図３の回路に対して、パルス幅設定回路５０１，５０２、第３のパルス発生器５０３、論理和（ＯＲ）回路５０４、フリップフロップ５０５、及び容量ＣＬを追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００３２】
第１の半導体回路３０６は、バッファ３１１の他、フリップフロップ５０５を有する。フリップフロップ５０５は、バッファ３１１の出力信号を入力し、リセット信号ＲＳがハイレベルになるとリセット解除する。フリップフロップ５０５がリセット解除されると、フリップフロップ５０５及びその後段の回路において消費電流が増大し、出力電圧Ｖｏｕｔが低下する。そこで、第３のパルス発生器５０３及び論理和回路５０４を設けることにより、リセット信号ＲＳが変化したときの出力電圧Ｖｏｕｔの低下を防止する。
【００３３】
容量ＣＬは、出力電圧Ｖｏｕｔを安定化させるための容量であり、ノードＮ１１及び基準電位ＧＮＤのノード間に接続される。パルス幅設定回路５０１は、設定されたパルス幅ＴＷ２を出力する。パルス幅設定回路５０２は、設定されたパルス幅ＴＷ１を出力する。第１のパルス発生器３０７は、パルス幅設定回路５０２により出力されたパルス幅Ｔｗ１に応じて、第１の半導体回路３０６の入力信号ＣＫのエッジを検出するとハイレベルの出力を維持し、その後のパルス幅ＴＷ１の期間内にエッジが検出されないときにはローレベルの出力を維持するパルスＸを出力する。クロック停止期間６０１及び６０２は、入力信号ＣＫとしてのクロック信号が停止している期間である。クロック停止期間６０１は、時刻Ｔ５〜Ｔ６の期間であり、パルス幅Ｔｗ１の期間より短いため、パルスＸはハイレベルを維持する。これに対し、クロック停止期間６０２は、時刻Ｔ７〜Ｔ９の期間であり、パルス幅Ｔｗ１の期間より長いため、クロック信号の停止からパルス幅Ｔｗ１の期間経過時刻Ｔ８にパルスＸはローレベルになる。その後、時刻Ｔ９において、入力信号ＣＫとしてのクロック信号の入力が開始すると、パルスＸはハイレベルになる。
【００３４】
第２のパルス発生器３０８は、パルス幅設定回路５０１により出力されたパルス幅Ｔｗ２に応じて、第１のパルス発生器３０７により出力されるパルスＸがハイレベルになってからパルス幅Ｔｗ２の期間までの間にハイレベルのパルスＹを出力する。パルスＹは、時刻Ｔ１〜Ｔ２及び時刻Ｔ９〜Ｔ１０においてハイレベルになり、その他の期間ではローレベルになる。
【００３５】
リセット信号ＲＳは、例えば、時刻Ｔ３以前ではローレベルであり、時刻Ｔ３以降ではハイレベルである。第３のパルス発生器５０３は、パルス幅設定回路５０１により出力されたパルス幅Ｔｗ２に応じて、第１の半導体回路３０６のリセット信号ＲＳがハイレベルになってからパルス幅Ｔｗ２の期間までの間にハイレベルのパルスＥを出力する。パルスＥは、時刻Ｔ３〜Ｔ４においてハイレベルになる。
【００３６】
論理和回路５０４は、第２のパルス発生器３０８の出力パルスＹ及び第３のパルス発生器５０３の出力パルスＥの論理和のパルスＺを出力する。第２の電界効果トランジスタ３０５は、ゲートに論理和回路５０４の出力パルスＺを入力する。すなわち、第２の電界効果トランジスタ３０５は、第２のパルス発生器３０８により出力されるパルスＹ及び第３のパルス発生器５０３により出力されるパルスＥをゲートに入力し、パルスＹ又はＥがハイレベルになるとオンし、パルスＹ及びＥがローレベルになるとオフする。第１の電界効果トランジスタ３０４は、パルスＹ又はＥがハイレベルになるとオンし、出力電圧Ｖｏｕｔが電源電位Ｖｃｃに上昇する。パルスＹがハイレベルのときの動作は、第１の実施形態と同様である。
【００３７】
本実施形態は、リセット信号ＲＳがハイレベルになると、パルスＥがハイレベルになり、第１の電界効果トランジスタ３０４がオンし、出力電圧Ｖｏｕｔが電源電位Ｖｃｃに上昇し、第１の半導体回路３０６の消費電流増大による出力電圧Ｖｏｕｔの低下を防止することができる。また、パルス幅Ｔｗ２経過後はパルスＥがローレベルになり、出力電圧Ｖｏｕｔは目標電圧に低下するので、無駄な電力消費を防止することができる。
【００３８】
以上のように、本実施形態は、第１の実施形態に対して、第１の半導体回路３０６においてクロック信号に次いで電力の大きいリセット信号ＲＳと、リセット信号ＲＳを入力とする第３のパルス発生器５０３と、第２のパルス発生器３０８の出力パルスＹと第３のパルス発生器５０３の出力パルスＥを入力とする論理和回路５０４と、第１のパルス発生器３０７のパルス幅Ｔｗ１を制御するパルス幅設定回路５０２と、第２のパルス発生器３０８及び第３のパルス発生器５０３のパルス幅Ｔｗ２を制御するパルス幅設定回路５０１とが追加されている。パルス幅設定回路５０２は、出力電流が変化して出力電圧Ｖｏｕｔが変化してから第１の電界効果トランジスタ３０４のゲート電圧Ｂが制御され安定になるために必要な時間、もしくは、それ以下の時間Ｔｗ１に設定されている。パルス幅設定回路５０１は、第２の電界効果トランジスタ３０５により出力電圧Ｖｏｕｔが目標電圧から電源電位Ｖｃｃ近傍になるまでに必要な時間、もしくは、それ以上の時間Ｔｗ２に設定されている。
【００３９】
図６において、初期状態では、入力信号ＣＫはローレベルであり、パルス発生器３０７，３０８，５０３の出力パルスＸ,Ｙ,Ｅは、ローレベルである。この状態では、電圧レギュレータ回路は、電圧Ｖｏｕｔ×｛Ｒ２／（Ｒ１＋Ｒ２）｝とリファレンス電圧Ｖｒｅｆが等しくなるように、電圧Ｂを保つことで、出力電圧Ｖｏｕｔを目標電圧Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２に設定している。
【００４０】
時刻Ｔ１で、入力信号ＣＫが活性化され、連続クロックパルスが入力されたとする。第１のパルス発生器３０７は、入力クロック信号ＣＫの立ち上がりエッジを検出して、出力パルスＸをハイレベルにする。入力クロック信号ＣＫのパルス周期が、パルス幅Ｔｗ１より短い場合は、パルスＸがハイレベルの状態で、次の入力クロック信号ＣＫの立ち上がりエッジが到達するので、パルスＸはハイレベルを維持する。第２のパルス発生器３０８は、パルスＸの立ち上がりエッジを検出して、パルスＹをハイレベルにする。時刻Ｔ１からパルス幅Ｔｗ２の期間にパルスＸがローレベルにならないならば、時刻Ｔ２でパルスＹはローレベルになる。時刻Ｔ２までリセット信号ＲＳはローレベルであるとすると、第３のパルス発生器５０３の出力パルスＥはローレベルのままである。従って、パルスＺは時刻Ｔ1〜Ｔ２の期間ハイレベルになり、時刻Ｔ２でローレベルに戻る。つまり、時刻Ｔ１〜Ｔ２の期間に第２の電界効果トランジスタ３０５がオンする。これにより、電圧Ｂは時刻Ｔ１でローレベルになり、出力電圧Ｖｏｕｔは電源電位Ｖｃｃに近づくように上昇する。時刻Ｔ２で、出力電圧Ｖｏｕｔは目標電圧Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２になるように減少し始める。
【００４１】
次に、時刻Ｔ３でリセット信号ＲＳが解除されハイレベルになったとする。第３のパルス発生器５０３の出力パルスＥは、パルス幅Ｔｗ２の期間ハイレベルになり、時刻Ｔ４でローレベルに戻る。従って、パルスＺは時刻Ｔ３〜Ｔ４の期間ハイレベルになり、出力電圧Ｖｏｕｔは時刻Ｔ１〜Ｔ２の期間と同じ動作を繰り返す。
【００４２】
次に、時刻Ｔ５で、入力クロック信号ＣＫが一旦停止し、時刻Ｔ６で再活性させるとする。時間Ｔ５〜Ｔ６の期間が、パルス幅Ｔｗ１よりも短い場合、パルスＸはハイレベルを維持したままであるので、パルスＹはハイレベルになることはない。リセット信号ＲＳは変化していないので、パルスＺもローレベルを維持しており、第２の電界効果トランジスタ３０５がオンすることはない。この期間、出力電流が一旦減少するため、出力電圧Ｖｏｕｔは上昇するが、再び時刻Ｔ６で消費電流が時刻Ｔ５以前と同じになる。ところが、この期間はパルス幅Ｔｗ１より短いので、電圧Ｂはほとんど変化せず、時刻Ｔ６においても出力電圧Ｖｏｕｔが低下することはない。
【００４３】
次に、時刻Ｔ７で、入力クロック信号ＣＫが一旦停止し、時刻Ｔ９で再活性させるとする。ただし、時刻Ｔ７〜Ｔ９の時間は、パルス幅Ｔｗ１よりも長い。時刻Ｔ７直前の入力クロック信号ＣＫの最後の立ち上がりよりパルス幅Ｔｗ１後の時刻Ｔ８にパルスＸは、ローレベルになる。その後、入力クロック信号ＣＫが最初に立ち上がる時刻Ｔ９で、パルスＸは再びハイレベルになる。この立ち上がりエッジを検出して、パルスＹがパルス幅Ｔｗ２の期間ハイレベルになる。リセット信号ＲＳは変化していないので、パルスＺは時刻Ｔ９でハイレベルになる。時刻Ｔ７で入力クロック信号ＣＫが停止したことによる出力電流低減のため、電圧Ｂは上昇し、時刻Ｔ８では安定している。つまり、時刻Ｔ１以前の状態と同じになっている。従って、時刻Ｔ９〜Ｔ１０では、時刻Ｔ１〜Ｔ２の期間と同じ動作をする。
【００４４】
このように、入力クロック信号ＣＫが停止及び活性を繰り返しても、出力電圧Ｖｏｕｔは目標電圧未満になることはなく、出力電圧Ｖｏｕｔが供給される第１の半導体回路３０６は安定して動作する。また、クロック信号供給期間は、第２の電界効果トランジスタ３０５がオンの期間を除き、出力電圧Ｖｏｕｔは目標電圧になっている。そのため、本実施形態は、常時、電源電位Ｖｃｃ近傍の電位Ｖｏｕｔを出力する場合よりも第１の半導体回路３０６の電力を削減できる。
【００４５】
図７（Ａ）は図５の第１のパルス発生器３０７の構成例を示す図であり、図７（Ｂ）は図７（Ａ）のＲＳラッチ回路７０６の構成例を示す図であり、図８は図７（Ａ）の第１のパルス発生器３０７の動作例を示すタイミングチャートである。第１のパルス発生器３０７は、エッジ検出器７０１、インバータ７０４、論理積（ＡＮＤ）回路７０５、ＲＳラッチ回路７０６、リング発振器７０７、カウンタ７１１、及びＲＳラッチ回路７１２を有する。エッジ検出器７０１は、インバータ７０２及び論理積回路７０３を有する。リング発振器７０７は、否定論理積（ＮＡＮＤ）回路７０８、及びインバータ７０９，７１０を有する。
【００４６】
図７（Ｂ）に示すように、ＲＳラッチ回路７０６は、否定論理積回路７２１及び７２２を有し、リセット信号ｒｅｓｅｔがハイレベルかつセット信号ｓｅｔがローレベルになると出力信号ｏｕｔがローレベルになり、リセット信号ｒｅｓｅｔがローレベルかつセット信号ｓｅｔがハイレベルになると出力信号ｏｕｔがハイレベルになる。ＲＳラッチ回路７１２も、ＲＳラッチ回路７０６と同じ構成を有する。カウンタ７１１は、パルス幅Ｔｗ１に応じて例えば８ビットカウンタに設定される。８ビットのカウント期間がパルス幅Ｔｗ１に対応する。
【００４７】
初期状態ではカウンタ７１１には０がセットされている。入力クロック信号ＣＫのパルス繰返し周期は十分短く、リング発振器７０７の出力信号Ｎ３のパルスによって後段のカウンタ７１１の出力信号Ｎ４が変化しないとする。時刻Ｔ１で入力クロック信号ＣＫのエッジが検出され、信号Ｎ１にパルスが生成される。これにより、８ビットカウンタ７１１は０にリセットされ、信号Ｎ４はローレベルになり、ＲＳラッチ回路７０６の出力信号Ｎ２及びＲＳラッチ回路７１２の出力信号Ｘはハイレベルになる。この後、時刻Ｔ５までは継続的に信号Ｎ１にパルスが生成されるため、８ビットカウンタ７１１は０にリセットされ、信号Ｎ４はローレベルになり、ＲＳラッチ回路７０６の出力信号Ｎ２及びＲＳラッチ回路７１２の出力信号Ｘはハイレベルを維持する。時刻Ｔ５で入力クロック信号ＣＫが停止することにより、カウンタ７１１はリセットされず、カウントアップするが、時刻Ｔ６までの期間に出力が変化しない場合、時刻Ｔ６で入力信号ＣＫにパルスが入力されると同時にカウンタ７１１はリセットされるため、信号Ｎ４は変化しない。時刻Ｔ７で同様に、入力クロック信号ＣＫが停止し、再度カウントアップする。今度は、時刻Ｔ８でカウンタ７１１の出力信号Ｎ４がハイレベルになったとする。これにより、ＲＳラッチ回路７１２はリセットされ、信号Ｘがローレベルに戻る。同時に、ＲＳラッチ回路７０６の出力信号Ｎ２はローレベルになり、リング発振器７０７は停止する。時刻Ｔ９で再び時刻Ｔ１と同じ状態になる。これにより、第１のパルス発生器３０７の機能を実現できる。また、パルス幅Ｔｗ１の制御は、カウンタ７１１が出力を変化させるカウント数を変えることで実現できる。
【００４８】
図５の第２のパルス発生器３０８は、図７（Ａ）の第１のパルス発生器３０７と同様の構成を有し、第１のパルス発生器３０７により出力されるパルスがハイレベルになってからカウンタによるパルス幅Ｔｗ２の期間経過までの間にハイレベルのパルスＹを出力する。図５の第３のパルス発生器５０３は、図７（Ａ）の第１のパルス発生器３０７と同様の構成を有し、第１の半導体回路３０６のリセット信号ＲＳが変化してからカウンタによるパルス幅Ｔｗ２の期間経過までの間にハイレベルのパルスＥを出力する。
【００４９】
（第３の実施形態）
図９は、本発明の第３の実施形態による電圧レギュレータ回路の構成例を示す図であり、図１０は図９の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態（図９）は、第２の実施形態（図５）に対して、第２のパルス発生器３０８及び第３のパルス発生器５０３が出力電圧Ｖｏｕｔに応じてパルス幅を設定する点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。第２のパルス発生器３０８及び第３のパルス発生器５０３は、パルス幅設定回路５０１からパルス幅Ｔｗ２を入力する代わりに、出力電圧Ｖｏｕｔを入力する。第２のパルス発生器３０８は、出力電圧Ｖｏｕｔが第１の電圧Ｖｔより高くなると、出力パルスＹをローレベルにする。同様に、第３のパルス発生器５０３は、出力電圧Ｖｏｕｔが第１の電圧Ｖｔより高くなると、出力パルスＥをローレベルにする。すなわち、第２のパルス発生器３０８は、第１のパルス発生器３０７により出力されるパルスＸがハイレベルになってから第１の電界効果トランジスタ３０４のドレイン電圧Ｖｏｕｔが第１の電圧Ｖｔを超えるまでの間にハイレベルのパルスＹを出力する。同様に、第３のパルス発生器５０３は、第１の半導体回路３０６のリセット信号ＲＳが変化してから第１の電界効果トランジスタ３０４のドレイン電圧Ｖｏｕｔが第１の電圧Ｖｔを超えるまでの間にハイレベルのパルスＥを出力する。これにより、本実施形態は、第２の実施形態に比べ、出力電圧Ｖｏｕｔが電源電位Ｖｃｃ近傍で待機する時間が短くなり、低電力化できる。
【００５０】
図１１は、図９の第２のパルス発生器３０８の構成例を示す図である。第３のパルス発生器５０３も第２のパルス発生器３０８と同様の構成を有するので、第２のパルス発生器３０８の構成を例に説明する。第２のパルス発生器３０８は、インバータ７０２、論理積回路７０３、インバータ７０４、論理積回路７０５、ＲＳラッチ回路７０６、コンパレータ１１０１及び直流電源１１０２を有する。直流電源１１０２は、第１の電圧Ｖｔを供給する。パルスＸは、インバータ７０２及び論理積回路７０３に入力される。パルスＹは、ＲＳラッチ回路７０６から出力される。コンパレータ１１０１は、出力電圧Ｖｏｕｔが第１の電圧Ｖｔより高いときにはハイレベルを出力し、出力電圧Ｖｏｕｔが第１の電圧Ｖｔ以下のときにはローレベルを出力する。コンパレータ１１０１がハイレベルを出力すると、ＲＳラッチ回路７０６はリセットされ、ローレベルのパルスＹを出力する。
【００５１】
（第４の実施形態）
図１２は、本発明の第４の実施形態による電圧レギュレータ回路の構成例を示す図であり、図１３は図１２の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態（図１２）は、第２の実施形態（図５）に対して、第１のパルス発生器３０７、第２のパルス発生器３０８及び第３のパルス発生器５０３にクロック信号ＣＫ２が入力されている点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。図１３は、図６に対して、クロック信号ＣＫ２が追加されている以外は同じである。
【００５２】
図１４は、図１２の第１のパルス発生器３０７の構成例を示す図である。図１４の第１のパルス発生器３０７は、図７（Ａ）の第１のパルス発生器３０７に対して、リング発振器７０７の代わりに論理積回路１４０１を設けたものである。以下、図１４の第１のパルス発生器３０７が図７（Ａ）の第１のパルス発生器３０７と異なる点を説明する。論理積回路１４０１は、ＲＳラッチ回路７０６の出力信号Ｎ２及びクロック信号ＣＫ２の論理積信号Ｎ３をカウンタ７１１に出力する。クロック信号ＣＫ２は、ＲＳラッチ回路７０６の出力信号Ｎ２に応じて、そのままカウンタ７１１に入力されるか、ハイレベル固定としてカウンタ７１１に入力される。従って、本実施形態は、図７（Ａ）のリング発振器７０７の周波数と図１４のクロック信号ＣＫ２の周波数とが同じであれば、図８と同じ動作をする。これにより、本実施形態は、入力信号ＣＫの立ち上がりエッジをトリガとして、所定の時間ハイレベルのパルスＸを出力することができる。本実施形態は、リング発振器７０７の発振周波数より安定したクロック信号ＣＫ２を使用できることから、第２の実施形態に比べて製造ばらつきに依存することがない回路が実現できる。このため、本実施形態は、第２の電界効果トランジスタ３０５をオンする時間を最小限にすることができ、消費電力を低減できる。
【００５３】
（第５の実施形態）
図１５は本発明の第５の実施形態による電圧レギュレータ回路の構成例を示す図であり、図１６は図１５の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態（図１５）は、第２の実施形態（図５）に対して、第１のパルス発生器３０７の代わりにクロックパルス検出回路（第１のパルス発生器）１５０２を設け、ポジティブエッジ検出器１５０１を追加したものである。また、図１６は、図６に対して、パルスＸの波形のみ異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。
【００５４】
クロックパルス検出回路１５０２は、パルス幅設定回路５０２により出力されたパルス幅Ｔｗ１を入力し、第１の半導体回路３０６の入力信号（クロック信号）ＣＫがパルス幅Ｔｗ１の期間ローレベルになった後にポジティブエッジ（立ち上がりエッジ）を検出すると、所定期間ハイレベルのパルスＸをパルス発生器３０８に出力する。すなわち、クロックパルス検出回路１５０２は、第１の半導体回路３０６の入力信号ＣＫがパルス幅Ｔｗ１の期間（第１の期間）ではレベル変化せずにその後に第１の半導体回路３０６の入力信号ＣＫのポジティブエッジを検出するとローレベル（第２のレベル）の出力からハイレベル（第１のレベル）の出力に変化する。パルス発生器３０８の動作は、第２の実施形態と同様であり、後に図１９及び図２０を参照しながら説明する。ポジティブエッジ検出器１５０１は、第１の半導体回路３０６のリセット信号ＲＳのポジティブエッジを検出すると、所定期間ハイレベルのパルスをパルス発生器５０３に出力する。パルス発生器５０３の動作は、第２の実施形態と同様であり、後に図１９及び図２０を参照しながら説明する。
【００５５】
図２３は、図１５のポジティブエッジ検出器１５０１の構成例を示す図である。ポジティブエッジ検出器１５０１は、図７（Ａ）と同様にインバータ７０２及び論理積回路７０３を有し、入力端子Ｉｎにリセット信号ＲＳを入力し、図８の信号Ｎ１と同様のパルスを出力端子Ｏｕｔから出力する。
【００５６】
図１７は図１５のクロックパルス検出回路１５０２の構成例を示す図であり、図１８は図１７のクロックパルス検出回路１５０２の動作例を示すタイミングチャートである。ポジティブエッジ検出器７０１は、図７（Ａ）と同様にインバータ７０２及び論理積回路７０３を有し、入力信号（クロック信号）ＣＫのポジティブエッジを検出し、信号Ｎ１を出力する。インバータ１７０４は、信号Ｎ１の論理反転信号を出力する。論理積回路１７０５は、インバータ１７０４の出力信号及び信号Ｎ５の論理積信号を出力する。Ｄ型フリップフロップ１７０１は、入力端子に電源電位Ｖｃｃを入力し、クロック端子に信号Ｎ１を入力し、リセットバー端子ＲＢに信号Ｎ５を入力し、出力端子から信号Ｎ２を出力する。ポジティブエッジ検出器１７０６は、インバータ及び論理積回路を有し、信号Ｎ２のポジティブエッジを検出し、パルスＸを出力する。リング発振器７０７は、図７（Ａ）と同様に否定論理積（ＮＡＮＤ）回路７０８、及びインバータ７０９，７１０を有し、信号Ｎ２がハイレベルの期間に発振信号Ｎ３を出力する。カウンタ１７０７は、リセットバー端子ＲＢが論理積回路１７０５の出力端子に接続され、信号Ｎ３のパルスをカウントし、ｍビットのカウント値を出力する。比較器１７０８は、入力端子Ｃにカウンタ１７０７のｍビットのカウント値を入力し、入力端子Ｒにｍビットのパルス幅Ｔｗ１（例えば８）を入力し、出力端子ＯＵＴから比較結果の信号Ｎ４を出力する。具体的には、比較器１７０８は、カウント値及びパルス幅Ｔｗ１が同じであればハイレベルの信号Ｎ４を出力し、異なればローレベルの信号Ｎ４を出力する。Ｄ型フリップフロップ１７０２は、入力端子に信号Ｎ４を入力し、クロック端子に信号Ｎ３を入力し、リセットバー端子ＲＢに信号Ｎ５を入力する。Ｄ型フリップフロップ１７０３は、入力端子に電源電位Ｖｃｃを入力し、クロック端子にＤ型フリップフロップ１７０２の出力信号を入力し、リセットバー端子ＲＢに信号Ｎ５を入力する。インバータ１７０９は、Ｄ型フリップフロップ１７０３の出力信号の論理反転信号を出力する。論理積回路１７１０は、インバータ１７０９の出力信号及びリセット信号ＲＳ１の論理積信号Ｎ５を出力する。
【００５７】
時刻Ｔ１において、入力信号ＣＫとしてクロック信号が入力されると、ポジティブエッジ検出器７０１はワンショットパルスの信号Ｎ１を生成する。ワンショットパルスの信号Ｎ１は、Ｄ型フリップフロップ１７０１のクロック端子に入力される。すると、Ｄ型フリップフロップ１７０１は、ハイレベルの信号Ｎ２を出力する。信号Ｎ２がローレベルからハイレベルに変化すると、ポジティブエッジ検出器１７０６はワンショットパルスを生成し、ワンショットパルスＸが出力される。信号Ｎ２がハイレベルになると、リング発振器７０７が発振し、クロックパルスの信号Ｎ３を出力する。入力信号ＣＫとしてクロック信号が入力され続ける状態が続くと、信号Ｎ１としてワンショットパルスが生成され続け、カウンタ１７０７のリセットバー端子ＲＢにはハイレベルとローレベルが交互に入力されるので、カウンタ１７０７は常にリセットがかかった状態になる。ここで、リセットバー端子ＲＢにローレベルが入力されると、カウンタ１７０７はリセットされる。つまり、入力信号ＣＫとしてクロック信号が入力されている限り、カウンタ１７０７の出力値は０である。しかし、入力信号ＣＫとしてクロック信号が入力されなくなると、カウンタ１７０７のリセットバー端子ＲＢはリセット解除された状態になる。そうすると、カウンタ１７０７の出力値は、リング発振器７０７の発振クロック信号Ｎ３によってインクリメントされる。比較器１７０８は、カウンタ１７０７の出力値がパルス幅Ｔｗ１と同じ値になったときにハイレベルの信号Ｎ４を出力する。信号Ｎ４がハイレベルになると、信号Ｎ４を入力するＤ型フリップフロップ１７０２はハイレベルをＤ型フリップフロップ１７０３のクロック端子に出力する。そうすると、Ｄ型フリップフロップ１７０３はハイレベルを出力し、信号Ｎ５はローレベルになる。信号Ｎ５がローレベルになると、Ｄ型フリップフロップ１７０１〜１７０３及びカウンタ１７０７は、リセットバー端子ＲＢにローレベルを入力し、リセットがかかる。Ｄ型フリップフロップ１７０１がリセットされて、ローレベルの信号Ｎ２を出力すると、リング発振器７０７は発振を停止する。Ｄ型フリップフロップ１７０３は、リセットされ、ローレベルを出力する。すると、信号Ｎ５はハイレベルとなり、Ｄ型フリップフロップ１７０１〜１７０３及びカウンタ１７０７のリセットは解除される。その後、時刻Ｔ９以降の動作は、時刻Ｔ１以降の動作と同様である。なお、クロック停止期間６０１は、時刻Ｔ５〜Ｔ６の期間であり、パルス幅Ｔｗ１の期間より短いため、パルスＸはローレベルを維持する。これに対し、クロック停止期間６０２は、時刻Ｔ７〜Ｔ９の期間であり、パルス幅Ｔｗ１の期間より長いため、クロック信号の再開時刻Ｔ９にパルスＸはハイレベルになる。
【００５８】
図１９は図１５のパルス発生器３０８の構成例を示す図であり、図２０は図１９のパルス発生器３０８の動作例を示すタイミングチャートである。図１５のパルス発生器５０３も、パルス発生器３０８と同じ構成を有する。
【００５９】
Ｄ型フリップフロップ１７０１は、入力端子に電源電位Ｖｃｃを入力し、クロック端子にパルスＸを入力し、リセットバー端子ＲＢに信号Ｎ４を入力し、出力端子から信号Ｎ１を出力する。バッファ１９０１は、信号Ｎ１をバッファリングし、パルスＹを出力する。リング発振器７０７は、図７（Ａ）と同様に否定論理積回路７０８、及びインバータ７０９，７１０を有し、信号Ｎ１がハイレベルの期間に発振信号Ｎ２を出力する。カウンタ１７０７は、リセットバー端子ＲＢに信号Ｎ４を入力し、信号Ｎ２のパルスをカウントし、ｍビットのカウント値を出力する。比較器１７０８は、入力端子Ｃにカウンタ１７０７のｍビットのカウント値を入力し、入力端子Ｒにｍビットのパルス幅Ｔｗ２（例えば１５）を入力し、出力端子ＯＵＴから比較結果の信号Ｎ３を出力する。具体的には、比較器１７０８は、カウント値及びパルス幅Ｔｗ２が同じであればハイレベルの信号Ｎ３を出力し、異なればローレベルの信号Ｎ３を出力する。Ｄ型フリップフロップ１７０２は、入力端子に信号Ｎ３を入力し、クロック端子に信号Ｎ２を入力し、リセットバー端子ＲＢに信号Ｎ４を入力する。Ｄ型フリップフロップ１７０３は、入力端子に電源電位Ｖｃｃを入力し、クロック端子にＤ型フリップフロップ１７０２の出力信号を入力し、リセットバー端子ＲＢに信号Ｎ４を入力する。インバータ１７０９は、Ｄ型フリップフロップ１７０３の出力信号の論理反転信号を出力する。論理積回路１７１０は、インバータ１７０９の出力信号及びリセット信号ＲＳ１の論理積信号Ｎ４を出力する。
【００６０】
図１９のパルス発生器３０８は、図１７のクロックパルス検出回路１５０２に対して、２個のポジティブエッジ検出器７０１及び１７０６を取り除いたものである。時刻Ｔ１において、パルスＸとしてワンショットパルスが入力されると、Ｄ型フリップフロップ１７０１は、ハイレベルの信号Ｎ１を出力する。パルスＹの信号は、信号Ｎ１と論理的に同じ信号である。信号Ｎ１がハイレベルになると、リング発振器７０７は、発振クロック信号Ｎ２を出力する。信号Ｎ２としてクロック信号が出力されると、カウンタ１７０７はカウント値をインクリメントする。比較器１７０８は、カウント値がパルス幅Ｔｗ２と同じ値になったとき、ハイレベルの信号Ｎ３を出力し、Ｄ型フリップフロップ１７０２は、ハイレベルを出力する。すると、Ｄ型フリップフロップ１７０３は、クロック端子がローレベルからハイレベルに変化し、出力端子からハイレベルを出力する。その結果、信号Ｎ４はハイレベルからローレベルに変化し、Ｄ型フリップフロップ１７０１〜１７０３及びカウンタ１７０７はリセットされる。リセットされた結果、時刻Ｔ５において、Ｄ型フリップフロップ１７０１はローレベルの信号Ｎ１を出力する。Ｄ型フリップフロップ１７０３は、リセットされた結果、ローレベルを出力し、信号Ｎ４はハイレベルになる。すると、Ｄ型フリップフロップ１７０１〜１７０３及びカウンタ１７０７はリセット解除される。その後、時刻Ｔ７〜Ｔ９の動作は、時刻Ｔ１〜Ｔ５の動作と同様である。
【００６１】
図７（Ａ）、図１１及び図１４のパルス発生器ではＲＳラッチ回路７０６を用いたのに対し、図１７のクロックパルス検出回路１５０２及び図１９のパルス発生器３０８，５０３ではＤ型フリップフロップ１７０１〜１７０３を用いる。Ｄ型フリップフロップ１７０１〜１７０３を使うことの利点は、標準的な半導体集積回路の設計フローである同期回路設計環境をそのまま使えることである。ＲＳラッチ回路７０６は、非同期回路的な振る舞いをするので、図７（Ａ）、図１１及び図１４のパルス発生器はハードマクロとして作り、半導体集積回路に実装することになる。これに対し、Ｄ型フリップフロップ１７０１〜１７０３を使った図１７のクロックパルス検出回路１５０２及び図１９のパルス発生器３０８，５０３は、ネットリスト及び設計制約を作れば（つまりソフトマクロとして作れば）、半導体集積回路の標準的な設計フローにのっとって実装できる利点がある。
【００６２】
（第６の実施形態）
図２１は、本発明の第６の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態（図２１）は、第５の実施形態（図１５）に対して、入力信号ＣＫとして複数の入力信号ＣＫａ〜ＣＫｎを設け、クロックパルス検出回路１５０２として複数のクロックパルス検出回路１５０２ａ〜１５０２ｎを設け、半導体回路３０６として複数の半導体回路３０６ａ〜３０６ｎを設け、論理和（ＯＲ）回路２１０１を追加したものである。以下、本実施形態が第５の実施形態と異なる点を説明する。
【００６３】
半導体回路３０６ａ〜３０６ｎは、それぞれ例えばバッファを有し、電源電位端子に出力電圧Ｖｏｕｔが入力され、基準電位端子に基準電位ＧＮＤが入力され、それぞれ入力信号ＣＫａ〜ＣＫｎを入力して動作する。クロックパルス検出回路１５０２ａ〜１５０２ｎは、それぞれ入力信号ＣＫａ〜ＣＫｎを入力する。論理和回路２１０１は、クロックパルス検出回路１５０２ａ〜１５０２ｎ及びポジティブエッジ検出器１５０１の出力信号の論理和信号をパルスＸとして出力する。パルス発生器３０８は、パルスＸ及びパルス幅Ｔｗ２を入力し、パルスＺをｎチャネル電界効果トランジスタ３０５のゲートに出力する。
【００６４】
半導体集積回路には、複数のクロックドメインが存在することがある。本実施形態は、複数の入力信号ＣＫａ〜ＣＫｎを使用する半導体回路３０６ａ〜３０６ｎに適用することができる。複数の入力信号ＣＫａ〜ＣＫｎとしてのクロック信号のうちのいずれか一つでも活性化すれば、パルスＸとしてワンショットパルスが発生する。ワンショットパルスが発生した場合の動作は、第５の実施形態と同様である。なお、その他の実施形態についても、同様に、本実施形態を適用することができる。
【００６５】
（第７の実施形態）
図２２は、本発明の第７の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態（図２２）は、第５の実施形態（図１５）に対して、論理積回路２２０１を追加したものである。以下、本実施形態が第５の実施形態と異なる点を説明する。論理積回路２２０１は、クロック信号ＣＫ１及びイネーブル信号ＣＥＮ（図２５）の論理積信号（入力信号）ＣＫを出力する。クロック信号ＣＫ１は、図１６の入力信号ＣＫと同一周波数の連続クロック信号である。入力信号ＣＫは、図１６の入力信号ＣＫと同一の信号であり、イネーブル信号ＣＥＮがハイレベルのときにはクロック信号ＣＫ１と同一の信号になり、イネーブル信号ＣＥＮがローレベルのときにはローレベルになる。論理積回路２２０１は、クロックゲーティングセルとして動作し、イネーブル信号ＣＥＮによりクロック信号を通過させたり、停止させたりすることができる。
【００６６】
（第８の実施形態）
図２４は本発明の第８の実施形態による電圧レギュレータ回路の構成例を示す図であり、図２５は図２４の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態（図２４）は、第７の実施形態（図２２）に対して、クロックパルス検出回路１５０２の代わりにポジティブエッジ検出器２４０１を設けたものである。以下、本実施形態が第７の実施形態と異なる点を説明する。ポジティブエッジ検出器２４０１は、図２３に示すように、インバータ７０２及び論理積回路７０３を有し、イネーブル信号ＣＥＮのポジティブエッジを検出し、パルスＸをパルス発生器３０８に出力する。なお、イネーブル信号ＣＥＮがローレベルのときにクロック信号ＣＫ１を通過させる場合には、ポジティブエッジ検出器２４０１の代わりにネガティブエッジ検出器を設ければよい。
【００６７】
（第９の実施形態）
図２６は本発明の第９の実施形態による電圧レギュレータ回路の構成例を示す図であり、図２７は図２６の電圧レギュレータ回路の動作例を示すタイミングチャートである。本実施形態（図２６）は、第８の実施形態（図２４）に対して、ポジティブエッジ検出器２４０１の代わりにパルス幅チェック機能付ポジティブエッジ検出器２６０１を設けたものである。以下、本実施形態が第８の実施形態と異なる点を説明する。図２７は、図１６に対応し、イネーブル信号ＣＥＮがハイレベルのときには入力信号ＣＫがクロック信号ＣＫ１と同じになり、イネーブル信号ＣＥＮがローレベルのときには入力信号ＣＫもローレベルになる。ポジティブエッジ検出器２６０１は、パルス幅Ｔｗ１より長いクロック停止期間６０２の後に、イネーブル信号ＣＥＮのポジティブエッジを検出すると、ワンショットパルスのパルスＸを出力する。これに対し、ポジティブエッジ検出器２６０１は、パルス幅Ｔｗ１より短いクロック停止期間６０１の後に、イネーブル信号ＣＥＮのポジティブエッジを検出した時には、ローレベルのパルスＸを維持する。
【００６８】
図２８は図２６のポジティブエッジ検出器２６０１の構成例を示す図であり、図２９は図２８のポジティブエッジ検出器２６０１の動作例を示すタイミングチャートである。以下、図２８のポジティブエッジ検出器２６０１の構成が図１７のクロックパルス検出回路１５０２の構成と異なる点を説明する。イネーブル信号ＣＥＮは、ポジティブエッジ検出器７０１に入力される。インバータ１７０４は、イネーブル信号ＣＥＮの論理反転信号を出力する。論理積回路１７０５は、インバータ１７０４の出力信号及び信号Ｎ５の論理積信号を、カウンタ１７０７のリセットバー端子ＲＢに出力する。パルス幅Ｔｗ１より短いクロック停止期間６０１では、イネーブル信号ＣＥＮがローレベルになり、時刻Ｔ６においてイネーブル信号ＣＥＮが立ち上がっても、パルスＸはローレベルを維持する。これに対し、パルス幅Ｔｗ１より長いクロック停止期間６０２では、イネーブル信号ＣＥＮがローレベルになり、時刻Ｔ９においてイネーブル信号ＣＥＮが立ち上がると、パルスＸはワンショットパルスになる。なお、パルス幅Ｔｗ１は、例えば８である。
【００６９】
（第１０の実施形態）
図３０は、本発明の第１０の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態（図３０）は、第５の実施形態（図１５）に対して、ｎチャネル電界効果トランジスタ３０５の代わりに電界効果トランジスタ３００２，３００３及びインバータ３００１を設けたものである。以下、本実施形態が第５の実施形態と異なる点を説明する。インバータ３００１は、パルスＺの論理反転信号を出力する。ｎチャネル電界効果トランジスタ３００２は、ゲートがパルスＺのノードに接続され、ソースが基準電位ＧＮＤのノードに接続され、ドレインがｐチャネル電界効果トランジスタ３０４のゲートに接続される。ｐチャネル電界効果トランジスタ３００３は、ゲートがインバータ３００１の出力端子に接続され、ソースがｐチャネル電界効果トランジスタ３０４のゲートに接続され、ドレインが基準電位ＧＮＤのノードに接続される。電界効果トランジスタ３００２及び３００３は、ＣＭＯＳトランスファゲート（第１のスイッチ）を構成し、図１５のｎチャネル電界効果トランジスタ３０５と同じ機能を有する。本実施形態の動作は、第５の実施形態の動作と同じである。
【００７０】
（第１１の実施形態）
図３１は、本発明の第１１の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態（図３１）は、第１０の実施形態（図３０）に対して、電界効果トランジスタ３１０１及び３１０２を追加したものである。以下、本実施形態が第１０の実施形態と異なる点を説明する。ｎチャネル電界効果トランジスタ３１０１は、ゲートがインバータ３００１の出力端子に接続され、ドレインがエラーアンプ３０３の出力端子に接続され、ソースがｐチャネル電界効果トランジスタ３０４のゲートに接続される。ｐチャネル電界効果トランジスタ３１０２は、ゲートがパルスＺのノードに接続され、ソースがエラーアンプ３０３の出力端子に接続され、ドレインがｐチャネル電界効果トランジスタ３０４のゲートに接続される。電界効果トランジスタ３１０１及び３１０２は、ＣＭＯＳトランスファゲートを構成する。ＣＭＯＳトランスファゲート（第２のスイッチ）３１０１，３１０２は、パルスＺを制御信号として、エラーアンプ３０３の出力端子及びｎチャネル電界効果トランジスタ３０４のゲートの間を切断する。
【００７１】
図３０のように、エラーアンプ３０３の出力端子からｐチャネル電界効果トランジスタ３０４のゲートに接続された状態で、ｐチャネル電界効果トランジスタ３０４のゲートを基準電位ＧＮＤのノードに接続すると、エラーアンプ３０３から不要な貫通電流が流れてしまい、電力損失となってしまう。本実施形態では、電界効果トランジスタ３００２及び３００３がオンし、ｐチャネル電界効果トランジスタ３０４のゲートを基準電位ＧＮＤのノードに接続するときには、電界効果トランジスタ３１０１及び３１０２をオフすることにより、ｐチャネル電界効果トランジスタ３０４のゲートをエラーアンプ３０３の出力端子から切り離す。これにより、エラーアンプ３０３からの不要な貫通電流を防止し、電力損失を防止することができる。
【００７２】
（第１２の実施形態）
図３２は、本発明の第１２の実施形態による電圧レギュレータ回路の構成例を示す図である。本実施形態（図３２）は、第５の実施形態（図１５）に対して、ｎチャネル電界効果トランジスタ３０５の代わりにｎチャネル電界効果トランジスタ（第１のスイッチ）３２０１を設けたものである。以下、本実施形態が第５の実施形態と異なる点を説明する。ｎチャネル電界効果トランジスタ３２０１は、ゲートが論理和回路５０４の出力端子に接続され、ソースが基準電位ＧＮＤのノードに接続され、ドレインがノードＮ１２に接続される。パルスＺがハイレベルになると、ｎチャネル電界効果トランジスタ３２０１がオンし、エラーアンプ３０３の正入力端子が基準電位ＧＮＤになり、パルスＢがローレベルになる。逆に、パルスＺがローレベルになると、ｎチャネル電界効果トランジスタ３２０１がオフする。エラーアンプ３０３は、正入力端子の電圧レベルが負入力端子の電圧レベルより高ければハイレベルを、低ければローレベルを出力する。ゆえに、エラーアンプ３０３の正入力端子がローレベルに落ちれば、エラーアンプ３０３の出力端子はローレベルに落ちる。ｎチャネル電界効果トランジスタ３２０１は、パルスＺを制御信号として、ｎチャネル電界効果トランジスタ３０４のゲートを強制的に基準電位（第１の電位）ＧＮＤにする。これにより、本実施形態は、第５の実施形態と同様の動作を行うことができる。
【００７３】
なお、第１〜第１２の実施形態では、第２の電界効果トランジスタ３０５，３２０１がｎチャネル電界効果トランジスタであり、第１の電界効果トランジスタ３０４がｐチャネル電界効果トランジスタである場合について説明してきたが、第１の電界効果トランジスタ３０４がｎチャネル電界効果トランジスタの場合は、第２の電界効果トランジスタ３０５，３２０１はｐチャネル電界効果トランジスタになることは明らかである。
【００７４】
以上のように、第１〜第１２の実施形態の電圧レギュレータ回路は、入力信号ＣＫとしてクロック信号が入力された場合には、クロック信号の入力開始時のみ、第１の電界効果トランジスタ３０４のドレイン電圧Ｖｏｕｔを上げることができるので、無駄な電力消費を防止し、安定した電源電位を供給することができる。
【００７５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７６】
以上の実施形態に関し、さらに以下の付記を開示する。
【００７７】
（付記１）
第１の回路の入力信号が第１の期間ではレベル変化せずにその後に前記第１の回路の入力信号のエッジを検出すると第２のレベルの出力から第１のレベルの出力に変化する第１のパルス発生器と、
前記第１のパルス発生器により出力されるパルスが第１のレベルになってから第２の期間までの間にパルスを出力する第２のパルス発生器と、
ソースが電源電位ノードに接続され、ドレインが前記第１の回路の電源電位端子に接続される第１の電界効果トランジスタと、
前記第２のパルス発生器により出力されるパルスを制御信号として、前記第１の電界効果トランジスタのゲートを第１の電位にする第１のスイッチと
を有することを特徴とする電圧レギュレータ回路。
（付記２）
前記第１のパルス発生器は、前記第１の回路の入力信号のエッジを検出すると第１のレベルの出力を維持し、その後の第１の期間内にエッジが検出されないときには第２のレベルの出力を維持することを特徴とする付記１記載の電圧レギュレータ回路。
（付記３）
前記第１のスイッチは、前記第２のパルス発生器により出力されるパルスを制御信号として、前記第１の電界効果トランジスタのゲートを第１の電位ノードに接続することを特徴とする付記１記載の電圧レギュレータ回路。
（付記４）
前記第１のスイッチは、前記第２のパルス発生器により出力されるパルスをゲートに入力し、ソースが第１の電位ノードに接続される第２の電界効果トランジスタを有し、
前記第１の電界効果トランジスタは、ゲートが前記第２の電界効果トランジスタのドレインに接続されることを特徴とする付記１記載の電圧レギュレータ回路。
（付記５）
さらに、前記第１の電界効果トランジスタのドレイン電圧又はそれに応じた電圧とリファレンス電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力するエラーアンプを有することを特徴とする付記１記載の電圧レギュレータ回路。
（付記６）
前記第２のパルス発生器は、前記第１のパルス発生器により出力されるパルスが第１のレベルになってからカウンタによる第２の期間経過までの間にパルスを出力することを特徴とする付記１記載の電圧レギュレータ回路。
（付記７）
前記第２のパルス発生器は、前記第１のパルス発生器により出力されるパルスが第１のレベルになってから前記第１の電界効果トランジスタのドレイン電圧が第１の電圧を超えるまでの間にパルスを出力することを特徴とする付記１記載の電圧レギュレータ回路。
（付記８）
さらに、前記第１の回路のリセット信号が変化してから第３の期間までの間にパルスを出力する第３のパルス発生器を有し、
前記第１のスイッチは、前記第２のパルス発生器により出力されるパルス及び前記第３のパルス発生器により出力されるパルスを制御信号として、前記第１の電界効果トランジスタのゲートを強制的に第１の電位にすることを特徴とする付記１記載の電圧レギュレータ回路。
（付記９）
前記第３のパルス発生器は、前記第１の回路のリセット信号が変化してからカウンタによる第３の期間経過までの間にパルスを出力することを特徴とする付記８記載の電圧レギュレータ回路。
（付記１０）
前記第３のパルス発生器は、前記第１の回路のリセット信号が変化してから前記第１の電界効果トランジスタのドレイン電圧が第１の電圧を超えるまでの間にパルスを出力することを特徴とする付記８記載の電圧レギュレータ回路。
（付記１１）
前記第２の電界効果トランジスタは、ｎチャネル電界効果トランジスタであり、ソースが基準電位ノードに接続され、
前記第１の電界効果トランジスタは、ｐチャネル電界効果トランジスタであり、
前記第２のパルス発生器は、前記第１のパルス発生器により出力されるパルスが第１のレベルになってから第２の期間までの間にハイレベルのパルスを前記第２の電界効果トランジスタのゲートに出力することを特徴とする付記４記載の電圧レギュレータ回路。
（付記１２）
前記第１のパルス発生器は、前記第１の期間をカウントするカウンタを有することを特徴とする付記１記載の電圧レギュレータ回路。
（付記１３）
さらに、前記第２の電界トランジスタのドレイン電圧を抵抗分割するための抵抗を有し、
前記エラーアンプは、前記抵抗により抵抗分割された電圧とリファレンス電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力することを特徴とする付記５記載の電圧レギュレータ回路。
（付記１４）
前記第１のスイッチは、前記第２のパルス発生器により出力されるパルスを制御信号として、前記抵抗により抵抗分割された電圧のノードを第１の電位ノードに接続することを特徴とする付記１３記載の電圧レギュレータ回路。
（付記１５）
さらに、前記第２のパルス発生器により出力されるパルスを制御信号として、前記エラーアンプの出力端子及び前記第１の電界効果トランジスタのゲートの間を切断する第２のスイッチを有し、
前記第１のスイッチは、前記第２のパルス発生器により出力されるパルスを制御信号として、前記第１の電界効果トランジスタのゲートを第１の電位ノードに接続することを特徴とする付記５記載の電圧レギュレータ回路。
（付記１６）
さらに、複数の前記第１の回路の入力信号のエッジをそれぞれ検出する複数の前記第１のパルス発生器と、
前記複数の第１のパルス発生器により出力されるパルスの論理和パルスを出力する論理和回路とを有し、
前記第２のパルス発生器は、前記論理和回路により出力される論理和パルスが第１のレベルになってから第２の期間までの間にパルスを出力することを特徴とする付記１記載の電圧レギュレータ回路。
（付記１７）
前記第１のパルス発生器は、ポジティブエッジ検出器、リング発振器、カウンタ、Ｄ型フリップフロップ及び比較器を有し、
前記第２のパルス発生器は、リング発振器、カウンタ、Ｄ型フリップフロップ及び比較器を有することを特徴とする付記１記載の電圧レギュレータ回路。
（付記１８）
さらに、クロック信号及びイネーブル信号の論理積信号を前記第１の回路の入力信号として出力する論理積回路を有し、
前記第１のパルス発生器は、前記イネーブル信号を基に前記第１の回路の入力信号のエッジを検出することを特徴とする付記１記載の電圧レギュレータ回路。
【符号の説明】
【００７８】
３０１，３０２  直流電源
３０３  エラーアンプ
３０４  第１の電界効果トランジスタ
３０５  第２の電界効果トランジスタ
３０６  第１の半導体回路
３０７  第１のパルス発生器
３０８  第２のパルス発生器
３１１  バッファ
【図１】
0005458825.tif 000002
【図２】
0005458825.tif 000003
【図３】
0005458825.tif 000004
【図４】
0005458825.tif 000005
【図５】
0005458825.tif 000006
【図６】
0005458825.tif 000007
【図７】
0005458825.tif 000008
【図８】
0005458825.tif 000009
【図９】
0005458825.tif 000010
【図１０】
0005458825.tif 000011
【図１１】
0005458825.tif 000012
【図１２】
0005458825.tif 000013
【図１３】
0005458825.tif 000014
【図１４】
0005458825.tif 000015
【図１５】
0005458825.tif 000016
【図１６】
0005458825.tif 000017
【図１７】
0005458825.tif 000018
【図１８】
0005458825.tif 000019
【図１９】
0005458825.tif 000020
【図２０】
0005458825.tif 000021
【図２１】
0005458825.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
0005458825.tif 000027
【図２７】
0005458825.tif 000028
【図２８】
0005458825.tif 000029
【図２９】
0005458825.tif 000030
【図３０】
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【図３１】
0005458825.tif 000032
【図３２】
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