(57)【特許請求の範囲】
【請求項１】
互いに接続され、順次に出力信号をそれぞれ生成する複数のステージを有する表示装置用駆動回路であって、
前記各ステージは、複数のトランジスタを有し、
前記各トランジスタは、制御電極と、
前記制御電極上に形成される第１絶縁膜と、
前記第１絶縁膜上に形成される半導体層と、
前記半導体層上に少なくとも一部分が形成される入力電極と、
前記半導体層上に少なくとも一部分が形成される出力電極と、
前記入力電極及び出力電極上に形成される第２絶縁膜とを備え、
前記第１絶縁膜の厚さに対する前記半導体層の厚さの比が、０．３〜１．５であり、
前記第１絶縁膜の誘電率に対する前記半導体層の誘電率の比は、１より小さく、
前記各トランジスタは、前記半導体層と前記入力電極または前記出力電極の間に形成されるオーミックコンタクト層を更に有し、
前記半導体層の静電容量に対する前記オーミックコンタクト層の静電容量の比は、０．５より大きいことを特徴とする表示装置用駆動回路。
【請求項２】
前記第１絶縁膜両端の電圧Ｖｉと前記制御電極に印加される電圧Ｖｇとの関係は、下記の数式１を満たすことを特徴とする請求項１に記載の表示装置用駆動回路。
【数１】
0005412660.tif 000010
ここで、Ｃｓｉ及びＲｓｉはそれぞれ前記半導体層の静電容量及び抵抗値であり、Ｃｉ及びＲｉはそれぞれ前記第１絶縁膜の静電容量及び抵抗値であり、τは時定数である。
【請求項３】
前記第１絶縁膜の電圧Ｖｉと前記制御電極に印加される電圧Ｖｇとの関係は、下記の数式２を満たすことを特徴とする請求項１に記載の表示装置用駆動回路。
【数２】
0005412660.tif 000011
ここで、Ｃｉ及びＲｉはそれぞれ前記第１絶縁膜の静電容量及び抵抗値であり、Ｃｓｉ及びＲｓｉはそれぞれ前記半導体層の静電容量及び抵抗値であり、Ｃｅｘ及びＲｅｘはそれぞれ前記オーミックコンタクト層の静電容量及び抵抗値であり、τは時定数である。
【請求項４】
前記第１絶縁膜両端の電圧は、前記制御電極に印加される電圧より小さいことを特徴とする請求項２又は請求項３に記載の表示装置用駆動回路。
【請求項５】
前記半導体層は、非晶質シリコンからなることを特徴とする請求項１に記載の表示装置用駆動回路。
【請求項６】
前記表示装置用駆動回路を有するゲート駆動部が、表示装置内の表示板部に集積されていることを特徴とする請求項１に記載の表示装置用駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用駆動回路に関し、特に長時間の駆動に対しても信頼性の高い表示装置用駆動回路に関する。
【背景技術】
【０００２】
近年、重くて大きい陰極線管（ＣＲＴ）の代わりに有機発光表示装置（ＯＬＥＤ）、プラズマ表示装置（ＰＤＰ）、液晶表示装置（ＬＣＤ）のような平板表示装置の開発が盛んに進められている。
ＰＤＰは、気体放電によって発生するプラズマを利用して文字及び画像を表示する装置であり、ＯＬＥＤは、特定有機物または高分子等の電界発光を利用して文字及び画像を表示する。液晶表示装置は、二つの表示板の間に入っている液晶層に電場を印加し、この電場の強度を調節して、液晶層を通過する光の透過率を調節することによって所望の画像を表示する。
【０００３】
このような平板表示装置のうち、例えば液晶表示装置及びＯＬＥＤは、スイッチング素子を有する画素と表示信号線が具備された表示板、及び表示信号線のうちのゲート線にゲート信号を送って画素のスイッチング素子を導通／遮断するゲート駆動部、つまりシフトレジスタを備える。
シフトレジスタは、互いに接続されている複数のステージを備え、各ステージは、複数のトランジスタを有し、前段及び後段ステージの出力に基づき複数のクロック信号のいずれか一つに同期して出力を送信する。
【０００４】
このようなシフトレジスタは、画素のスイッチング素子と同一な工程で形成されて表示板部に集積している場合がある。この時、ステージを構成する各トランジスタは、半導体層として非晶質シリコンまたは多結晶シリコンを用いる。例えば、非晶質シリコンを半導体層として用いる場合、その上にオーミックコンタクト層とドレイン電極またはソース電極を順に形成し、その下には、ゲート絶縁膜とゲート電極を順に形成する。この時、ゲート電極に一定の電圧を加えると、半導体層にチャンネルが形成されてドレイン電極からソース電極に電流が流れる。
【０００５】
しかし、シフトレジスタを長時間動作させると、各トランジスタの導電性が劣化し、シフトレジスタの動作に不良を起こす可能性がある。即ち、ゲート電圧が低いときは、半導体層の不飽和結合（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）の増加のためにキャリアである電子が減少し、ゲート電圧が高いときは、電子が下方のゲート絶縁膜に移動するいわゆるトンネリング（ｔｕｎｎｅｌｉｎｇ）現象によって電子が減少する現象が発生する。これは、ゲート絶縁膜両端の電位差を増加させ、その結果しきい電圧の増加を招く。これにより、ゲートソース間電圧としきい電圧との差の自乗に比例するドレイン電圧が減少し、必要とする出力を発生できないと共にシフトレジスタが誤動作を起こす可能性があるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来の表示装置用駆動回路における問題点に鑑みてなされたものであって、本発明の目的は、長時間の駆動に対しても信頼性の高い表示装置用駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による表示装置用駆動回路は、互いに接続され、順次に出力信号をそれぞれ生成する複数のステージを有する表示装置用駆動回路であって、前記各ステージは、複数のトランジスタを有し、前記各トランジスタは、制御電極と、前記制御電極上に形成される第１絶縁膜と、前記第１絶縁膜上に形成される半導体層と、前記半導体層上に少なくとも一部分が形成される入力電極と、前記半導体層上に少なくとも一部分が形成される出力電極と、前記入力電極及び出力電極上に形成される第２絶縁膜とを備え、前記第１絶縁膜の厚さに対する前記半導体層の厚さの比が、０．３〜１．５であり、前記第１絶縁膜の誘電率に対する前記半導体層の誘電率の比は、１より小さく、
前記各トランジスタは、前記半導体層と前記入力電極または前記出力電極の間に形成されるオーミックコンタクト層を更に有し、前記半導体層の静電容量に対する前記オーミックコンタクト層の静電容量の比は、０．５より大きいことを特徴とする。
【０００８】
ここで、前記第１絶縁膜両端の電圧Ｖｉと前記制御電極に印加される電圧Ｖｇの関係は、下記の数式３を満たすことが好ましい。
【数３】
0005412660.tif 000002
ここで、Ｃｓｉ及びＲｓｉはそれぞれ前記半導体層の静電容量及び抵抗値であり、Ｃｉ及びＲｉはそれぞれ前記第１絶縁膜の静電容量及び抵抗値であり、τは時定数である。
前記第１絶縁膜の電圧Ｖｉと前記制御電極に印加される電圧Ｖｇとの関係は、下記の数式４を満たすことが好ましい。
【数４】
0005412660.tif 000003
ここで、Ｃｉ及びＲｉはそれぞれ前記第１絶縁膜の静電容量及び抵抗値であり、Ｃｓｉ及びＲｓｉはそれぞれ前記半導体層の静電容量及び抵抗値であり、Ｃｅｘ及びＲｅｘはそれぞれ前記オーミックコンタクト層の静電容量及び抵抗値であり、τは時定数である。
前記第１絶縁膜両端の電圧は、前記制御電極に印加される電圧より小さいのが好ましい。
前記半導体層は、非晶質シリコンからなることが好ましい。
前記表示装置用駆動回路を有するゲート駆動部が、表示装置内の表示板部に集積されていることが好ましい。
【発明の効果】
【０００９】
本発明に係る表示装置用駆動回路によれば、半導体層と第１絶縁膜の厚さの比（ｔｓｉ／ｔｉ）または誘電率の比（εｓｉ／εｉ）を調節して第１絶縁膜両端の電圧Ｖｉを減少させることによって、しきい電圧の増加を防ぐことができるという効果がある。また、オーミックコンタクト層と半導体層の静電容量の比（Ｃｅｘ／Ｃｓｉ）を調節することによって、電圧Ｖｉを減少させることができるという効果がある。従って、長時間の駆動に対しても信頼性の高い表示装置用駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明に係る表示装置用駆動回路を実施するための最良の形態の具体例を図面を参照しながら説明する。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一の参照符号を付けている。層、膜、領域、板などの部分が、他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
【００１１】
図１は、本発明の一実施形態による表示装置のブロック図であり、図２は、本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
図１に示すように、本発明の一実施形態による表示装置は、表示板部３００及びこれに接続されたゲート駆動部４００とデータ駆動部５００、データ駆動部５００に接続された階調電圧生成部８００、並びにこれらを制御する信号制御部６００を備える。
【００１２】
表示板部３００は、等価回路から見れば、複数の表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍと、これに接続されほぼ行列状に配列された複数の画素を備える。
表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍは、ゲート信号（走査信号とも言う）を伝達する複数のゲート線Ｇ１−Ｇｎと、データ信号を伝達するデータ線Ｄ１−Ｄｍを備える。ゲート線Ｇ１−Ｇｎは、ほぼ行方向に延びて互いにほぼ平行であり、データ線Ｄ１−Ｄｍは、ほぼ列方向に延びて互いにほぼ平行である。
各画素は、表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍに接続されたスイッチング素子Ｑと、これに接続された画素回路ＰＸを備える。
スイッチング素子Ｑは、三端子素子として、その制御端子及び入力端子は、それぞれゲート線Ｇ１−Ｇｎ及びデータ線Ｄ１−Ｄｍに接続され、出力端子は、画素回路ＰＸに接続されている。また、スイッチング素子Ｑは、薄膜トランジスタであることが好ましく、特に非晶質シリコンであるのが良い。
【００１３】
平板表示装置を代表する液晶表示装置の場合、図２に示すように、表示板部３００が下部表示板１００と上部表示板２００及びその間の液晶層３を備え、表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍとスイッチング素子Ｑは、下部表示板１００に備えられている。液晶表示装置の画素回路ＰＸは、スイッチング素子Ｑに並列に接続された液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴを備える。ストレージキャパシタＣＳＴは必要に応じて省略することができる。
液晶キャパシタＣＬＣは、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０を二つの端子とし、二つの電極１９０、２７０間の液晶層３は誘電体として機能する。画素電極１９０はスイッチング素子Ｑに接続され、共通電極２７０は上部表示板２００の前面に形成され、共通電圧（Ｖｃｏｍ）の印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に具備される場合もあり、その場合は二つの電極１９０、２７０がいずれも線形または棒形に作られる。
【００１４】
ストレージキャパシタＣＳＴは、下部表示板１００に具備された別個の信号線（図示せず）及び画素電極１９０が重畳してなり、この別個の信号線には共通電圧（Ｖｃｏｍ）等の定められた電圧が印加される。しかし、ストレージキャパシタＣＳＴは、画素電極１９０が絶縁体を媒介として、すぐ上の前段ゲート線と重畳してなることもできる。
なお、色表示を実現するために各画素が色相を表示できる必要があるが、これは画素電極１９０に対応する領域に三原色、例えば赤色、緑色、または青色のカラーフィルタ２３０を備えることによって可能である。図２で、カラーフィルタ２３０は上部表示板２００に形成されているが、これとは異なって、下部表示板１００の画素電極１９０の上または下に形成することもできる。
【００１５】
液晶表示装置の表示板部３００の二つの表示板１００、２００のうちの少なくとも一つの外側面には、光を偏光させる偏光子（図示せず）が付着されている。
再び図１を参照すれば、階調電圧生成部８００は、画素の輝度に関わる一組または二組の複数の階調電圧を生成する。二組である場合、そのうち一組は、共通電圧Ｖｃｏｍに対しプラスの値を有し、もう一組はマイナスの値を有する。
ゲート駆動部４００は、表示板部３００に集積されており、ゲート線Ｇ１−Ｇｎと接続されスイッチング素子Ｑを導通させることができるゲートオン電圧Ｖｏｎと、スイッチング素子Ｑを遮断させることができるゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線Ｇ１−Ｇｎに印加する。
データ駆動部５００は、表示板部３００のデータ線Ｄ１−Ｄｍに接続され、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００等の動作を制御する。
【００１６】
次に、このような表示装置の表示動作についてより詳細に説明する。
信号制御部６００は、外部のグラフィック制御部（図示せず）から入力画像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号、例えば垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥ等の提供を受ける。
信号制御部６００は、入力制御信号及び入力画像信号Ｒ、Ｇ、Ｂに基づいてゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２等を生成し、画像信号Ｒ、Ｇ、Ｂを表示板部３００の動作条件に合わせて適切に処理した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送信し、データ制御信号ＣＯＮＴ２及び処理した画像信号ＤＡＴはデータ駆動部５００に送信する。
【００１７】
ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧Ｖｏｎの出力開始を指示する走査開始信号ＳＴＶ、ゲートオン電圧Ｖｏｎの出力時期を制御するゲートクロック信号ＣＰＶ、及びゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥ等を含む。
データ制御信号ＣＯＮＴ２は、画像データＤＡＴの入力開始を知らせる水平同期開始信号ＳＴＨと、データ線Ｄ１−Ｄｍに当該データ電圧の印加を指示するロード信号ＬＯＡＤ及びデータクロック信号ＨＣＬＫを含む。図２に示した液晶表示装置等の場合、共通電圧Ｖｃｏｍに対するデータ電圧の極性（以下、共通電圧に対するデータ電圧の極性を略してデータ電圧の極性と言う）を反転させる反転信号ＲＶＳを含むこともできる。
【００１８】
データ駆動部５００は、信号制御部６００からのデータ制御信号ＣＯＮＴ２によって一つの行の画素に対応する画像データＤＡＴを順に受信し、階調電圧生成部８００からの階調電圧のうちの各画像データＤＡＴに対応する階調電圧を選択することによって、画像データＤＡＴを該当データ電圧に変換し、これをデータ線Ｄ１−Ｄｍに印加する。
ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖｏｎをゲート線Ｇ１−Ｇｎに印加し、このゲート線Ｇ１−Ｇｎに接続されたスイッチング素子Ｑを導通させる。データ線Ｄ１−Ｄｍに供給されたデータ電圧は、導通したスイッチング素子Ｑを通じて該当する画素に印加される。
【００１９】
図２に示した液晶表示装置の場合、画素に印加されたデータ電圧と共通電圧Ｖｃｏｍの差は、液晶キャパシタＣＬＣの充電電圧、つまり画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列が異なる。そのため液晶層３を通過する光の偏光が変化する。このような偏光の変化は、上下部表示板２００、１００に付着された偏光子によって光透過率の変化として現れる。
【００２０】
１水平周期（または１Ｈ）（水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、ゲートクロックＣＰＶの一周期）が経過すると、データ駆動部５００とゲート駆動部４００は、次行の画素に対し同一な動作を繰り返す。このような方法で、１フレーム期間の間全てのゲート線Ｇ１−Ｇｎに対し順次にゲートオン電圧Ｖｏｎを印加し、全ての画素にデータ電圧を印加する。図２に示した液晶表示装置等の場合、特に１フレームが終了すれば次のフレームが開始され、各画素に印加されるデータ電圧の極性が直前フレームでの極性と逆になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（フレーム反転）。この時、１フレーム内でも反転信号ＲＶＳの特性に応じて一つのデータ線を通じて流れるデータ電圧の極性が変化したり（ライン反転）、一つの画素行に印加されるデータ電圧の極性も互いに異なることもある（ドット反転）。
【００２１】
次に、本発明の一実施形態による表示装置のゲート駆動部について図３乃至図１５（ｂ）を参照してより詳細に説明する。
図３は、本発明の一実施形態によるゲート駆動部のブロック図である。図４は、図３に示したゲート駆動部用シフトレジスタのｊ番目ステージの回路図の例であり、図５は、図３に示したゲート駆動部の信号波形図である。
【００２２】
図３に示したゲート駆動部４００は、一列に配列され、ゲート線Ｇ１−Ｇｎにそれぞれ接続されている複数のステージ４１０を有するシフトレジスタであって、走査開始信号ＳＴＶ、初期化信号ＩＮＴ、複数のクロック信号ＣＬＫ１、ＣＬＫ２、及びゲートオフ電圧Ｖｏｆｆが入力される。
各ステージ４１０は、セット端子Ｓ、ゲート電圧端子ＧＶ、一対のクロック端子ＣＫ１、ＣＫ２、リセット端子Ｒ、フレームリセット端子ＦＲ、並びにゲート出力端子ＯＵＴ１及びキャリー出力端子ＯＵＴ２を有する。
【００２３】
各ステージ、例えばｊ番目ステージＳＴｊのセット端子Ｓには前段ステージＳＴｊ−１のキャリー出力、つまり前段キャリー出力Ｃｏｕｔ（ｊ−１）が、リセット端子Ｒには後段ステージＳＴｊ＋１のゲート出力、つまり後段ゲート出力Ｇｏｕｔ（ｊ＋１）が入力され、クロック端子ＣＫ１、ＣＫ２にはクロック信号ＣＬＫ１、ＣＬＫ２が入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力される。ゲート出力端子ＯＵＴ１は、ゲート出力Ｇｏｕｔ（ｊ）を送出し、キャリー出力端子ＯＵＴ２は、キャリー出力Ｃｏｕｔ（ｊ）を送出する。
【００２４】
ただし、シフトレジスタの第１ステージには、前段キャリー出力の代わりに走査開始信号ＳＴＶが入力される。また、ｊ番目ステージＳＴｊのクロック端子ＣＫ１にクロック信号ＣＬＫ１が、クロック端子ＣＫ２にクロック信号ＣＬＫ２が入力される場合、これに隣接した（ｊ−１）番目及び（ｊ＋１）番目ステージＳＴｊ−１、ＳＴｊ＋１のクロック端子ＣＫ１にはクロック信号ＣＬＫ２が、クロック端子ＣＫ２にはクロック信号ＣＬＫ１が入力される。
各クロック信号ＣＬＫ１、ＣＬＫ２は、画素のスイッチング素子Ｑを駆動できるように、電圧レベルがハイであるときはゲートオン電圧Ｖｏｎと同一で、ローであるときはゲートオフ電圧Ｖｏｆｆと同一であることが好ましい。図５に示すように、各クロック信号ＣＬＫ１、ＣＬＫ２は、デューティ比が５０％であり、二つのクロック信号ＣＬＫ１、ＣＬＫ２の位相差は１８０°であり得る。
【００２５】
図４を参照すると、本発明の一実施形態によるゲート駆動部４００の各ステージ、例えばｊ番目ステージは、図４に示すように、入力部４２０、フルアップ駆動部４３０、フルダウン駆動部４４０及び出力部４５０を備える。これらは、少なくとも一つのＮＭＯＳトランジスタＴ１−Ｔ１４を有し、フルアップ駆動部４３０及び出力部４５０は、キャパシタＣ１−Ｃ３を更に有する。しかし、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることもできる。また、キャパシタＣ１−Ｃ３は実際に工程時に形成されるゲートとドレイン／ソース間の寄生容量であり得る。
【００２６】
入力部４２０は、セット端子Ｓ及びゲート電圧端子ＧＶに順次に直列に接続されている三つのトランジスタＴ１１、Ｔ１０、Ｔ５を有する。トランジスタＴ１１、Ｔ５のゲートはクロック端子ＣＫ２に接続され、トランジスタＴ１０のゲートはクロック端子ＣＫ１に接続されている。トランジスタＴ１１とトランジスタＴ１０の間の接続点は接続点Ｊ１に接続され、トランジスタＴ１０とトランジスタＴ５の間の接続点は接続点Ｊ２に接続されている。
【００２７】
フルアップ駆動部４３０は、セット端子Ｓと接続点Ｊ１の間に接続されているトランジスタＴ４と、クロック端子ＣＫ１と接続点Ｊ３の間に接続されているトランジスタＴ１２、及びクロック端子ＣＫ１と接続点Ｊ４の間に接続されているトランジスタＴ７を有する。トランジスタＴ４のゲート及びドレインはセット端子Ｓに共通に接続され、ソースは接続点Ｊ１に接続されており、トランジスタＴ１２のゲート及びドレインはクロック端子ＣＫ１に共通に接続され、ソースは接続点Ｊ３に接続されている。トランジスタＴ７のゲートは接続点Ｊ３に接続されると同時に、キャパシタＣ１を通じてクロック端子ＣＫ１に接続され、ドレインはクロック端子ＣＫ１に、ソースは接続点Ｊ４に接続されており、接続点Ｊ３と接続点Ｊ４の間にキャパシタＣ２が接続されている。
【００２８】
フルダウン駆動部４４０は、ソースを通じてゲートオフ電圧Ｖｏｆｆを受信し、ドレインを通じて接続点Ｊ１、Ｊ２、Ｊ３、Ｊ４に出力する複数のトランジスタＴ６、Ｔ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２を備える。トランジスタＴ６のゲートはフレームリセット端子ＦＲに、ドレインは接続点Ｊ１に接続され、トランジスタＴ９のゲートはリセット端子Ｒに、ドレインは接続点Ｊ１に接続され、トランジスタＴ１３、Ｔ８のゲートは接続点Ｊ２に共通に接続され、ドレインはそれぞれ接続点Ｊ３、Ｊ４に接続されている。トランジスタＴ３のゲートは接続点Ｊ４に、トランジスタＴ２のゲートはリセット端子Ｒに接続され、二つのトランジスタＴ３、Ｔ２のドレインは接続点Ｊ２に接続されている。
【００２９】
出力部４５０は、ドレイン及びソースがそれぞれクロック端子ＣＫ１及び出力端子ＯＵＴ１、ＯＵＴ２の間に接続され、ゲートが接続点Ｊ１に接続されている一対トランジスタＴ１、Ｔ１４と、トランジスタＴ１のゲートとドレインの間、つまり接続点Ｊ１と接続点Ｊ２の間に接続されているキャパシタＣ３を有する。更に、トランジスタＴ１のソースも接続点Ｊ２に接続されている。
【００３０】
次に、このようなステージの動作について説明する。
説明の便宜上、クロック信号ＣＬＫ１、ＣＬＫ２のハイレバルに相当する電圧を高電圧と言い、クロック信号ＣＬＫ１、ＣＬＫ２のローレベルに相当する電圧の大きさはゲートオフ電圧Ｖｏｆｆと同じで、これを低電圧と言う。
まず、クロック信号ＣＬＫ２及び前段キャリー出力Ｃｏｕｔ（ｊ−１）がハイになると、トランジスタＴ１１、Ｔ５及びトランジスタＴ４が導通する。すると二つのトランジスタＴ１１、Ｔ４は高電圧を接続点Ｊ１に伝達し、トランジスタＴ５は低電圧を接続点Ｊ２に伝達する。これにより、トランジスタＴ１、Ｔ１４が導通し、クロック信号ＣＬＫ１が出力端ＯＵＴ１、ＯＵＴ２に出力されるが、この時、接続点Ｊ２の電圧及びクロック信号ＣＬＫ１がいずれも低電圧であるため出力電圧Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）は低電圧になる。これと同時に、キャパシタＣ３は高電圧と低電圧との差に相当する大きさの電圧を充電する。
【００３１】
この時、クロック信号ＣＬＫ１及び後段ゲート出力Ｇｏｕｔ（ｊ＋１）はローで、接続点Ｊ２もローであるため、これにゲートが接続されているトランジスタＴ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２はいずれもオフ状態である。
次に、クロック信号ＣＬＫ２がローになるとトランジスタＴ１１、Ｔ５が遮断され、これと同時に、クロック信号ＣＬＫ１がハイになるとトランジスタＴ１の出力電圧及び接続点Ｊ２の電圧が高電圧になる。この時、トランジスタＴ１０のゲートには高電圧が印加されるが、接続点Ｊ２に接続されているソースの電位も同じく高電圧であるため、ゲートソース間の電位差が０となり、トランジスタＴ１０は遮断状態を維持する。従って、接続点Ｊ１は浮遊状態になり、そのためキャパシタＣ３によって高電圧の分電位が更に上昇する。
【００３２】
なお、クロック信号ＣＬＫ１及び接続点Ｊ２の電位が高電圧であるため、トランジスタＴ１２、Ｔ１３、Ｔ８が導通する。この状態でトランジスタＴ１２とトランジスタＴ１３が高電圧と低電圧の間で直列に接続され、これにより、接続点Ｊ３の電位は二つのトランジスタＴ１２、Ｔ１３の導通時、抵抗状態の抵抗値によって分圧された電圧値を有する。ところが、トランジスタＴ１３の導通時抵抗状態の抵抗値がトランジスタＴ１２の導通時抵抗状態の抵抗値に比べて極めて大きく、例えば約１０，０００倍程度に設定されたとすると、接続点Ｊ３の電圧は高電圧とほぼ同一である。従って、トランジスタＴ７が導通しトランジスタＴ８と直列に接続され、そのため接続点Ｊ４の電位は、二つのトランジスタＴ７、Ｔ８の導通時抵抗状態の抵抗値によって分圧された電圧値を有する。この時、二つのトランジスタＴ７、Ｔ８の抵抗状態の抵抗値がほぼ同一に設定されていれば、接続点Ｊ４の電位は高電圧と低電圧の中間値を有し、そのためトランジスタＴ３は遮断状態を維持する。この時、後段ゲート出力Ｇｏｕｔ（ｊ＋１）が依然としてローであるため、トランジスタＴ９、Ｔ２も遮断状態を維持する。従って、出力端ＯＵＴ１、ＯＵＴ２は、クロック信号ＣＬＫ１にのみ接続され、低電圧とは遮断されて高電圧を送出する。
また、キャパシタＣ１及びキャパシタＣ２は、両端の電位差に相当する電圧をそれぞれ充電するが、接続点Ｊ３の電圧が接続点Ｊ５の電圧より低い。
【００３３】
次いで、後段ゲート出力Ｇｏｕｔ（ｊ＋１）及びクロック信号ＣＬＫ２がハイになり、クロック信号ＣＬＫ１がローになると、トランジスタＴ９、Ｔ２が導通し、接続点Ｊ１、Ｊ２に低電圧を伝達する。この時、接続点Ｊ１の電圧は、キャパシタＣ３が放電しながら低電圧になるが、キャパシタＣ３の放電時間のため完全に低電圧になるにはある程度の時間が必要である。これにより、二つのトランジスタＴ１、Ｔ１４は、後段ゲート出力Ｇｏｕｔ（ｊ＋１）がハイになってもしばらくの間導通状態を維持するようになり、そのため出力端ＯＵＴ１、ＯＵＴ２がクロック信号ＣＬＫ１と接続されて低電圧を送出する。そして、キャパシタＣ３が完全に放電されて接続点Ｊ１の電位が低電圧に到達すると、トランジスタＴ１４が遮断され出力端ＯＵＴ２がクロック信号ＣＬＫ１と遮断されるため、キャリー出力Ｃｏｕｔ（ｊ）は浮遊状態になり、低電圧を維持する。これと同時に、出力端ＯＵＴ１はトランジスタＴ１が遮断されても、トランジスタＴ２を通じて低電圧と接続されるため、継続して低電圧を送出する。
【００３４】
そして、トランジスタＴ１２、Ｔ１３が遮断されるために接続点Ｊ３が浮遊状態になる。また、接続点Ｊ５の電圧が接続点Ｊ４の電圧より低くなるが、キャパシタＣ１によって接続点Ｊ３の電圧が接続点Ｊ５の電圧より低い状態を維持するためトランジスタＴ７は遮断される。これと同時に、トランジスタＴ８も遮断状態になるため、接続点Ｊ４の電圧もその分低くなり、トランジスタＴ３も遮断状態を維持する。また、トランジスタＴ１０は、ゲートがクロック信号ＣＬＫ１の低電圧に接続され、接続点Ｊ２の電圧もローであるため遮断状態を維持する。
次に、クロック信号ＣＬＫ１がハイになると、トランジスタＴ１２、Ｔ７が導通され、接続点Ｊ４の電圧が上昇してトランジスタＴ３を導通させて低電圧を接続点Ｊ２に伝達するため、出力端ＯＵＴ１は継続して低電圧を送出する。即ち、たとえ後段ゲート出力Ｇｏｕｔ（ｊ＋１）の出力がローであっても接続点Ｊ２の電圧が低電圧になるようにする。
【００３５】
そして、トランジスタＴ１０のゲートがクロック信号ＣＬＫ１の高電圧に接続され、接続点Ｊ２の電圧が低電圧であるため、導通して接続点Ｊ２の低電圧を接続点Ｊ１に伝達する。一方、二つのトランジスタＴ１、Ｔ１４のドレインにはクロック端子ＣＫ１が接続されていてクロック信号ＣＬＫ１が継続して印加される。特に、トランジスタＴ１は、残りのトランジスタに比べて相対的に大きく作るが、そのためゲートドレイン間の寄生容量が大きく、ドレインの電圧変化がゲート電圧に影響を及ぼす可能性がある。従って、クロック信号ＣＬＫ１がハイになるとき、ゲートドレイン間の寄生容量のためゲート電圧が上昇してトランジスタＴ１が導通することもあり得る。従って、接続点Ｊ２の低電圧を接続点Ｊ１に伝達することによってトランジスタＴ１のゲート電圧を低電圧に維持することでトランジスタＴ１が導通することを防止する。
【００３６】
その後は前段キャリー出力Ｃｏｕｔ（ｊ−１）がハイになるまで接続点Ｊ１の電圧は低電圧を維持し、接続点Ｊ２の電圧は、クロック信号ＣＬＫ１がハイであり、クロック信号ＣＬＫ２がローであるときは、トランジスタＴ３を通じて低電圧になり、その逆の場合はトランジスタＴ５を通じて低電圧を維持する。
なお、トランジスタＴ６は、最後のダミーステージＳＴｎ＋１（図示せず）で発生する初期化信号ＩＮＴを受信してゲートオフ電圧Ｖｏｆｆを接続点Ｊ１に伝達し、接続点Ｊ１の電圧をもう一度低電圧に設定する。
このような方法で、ステージ４１０は、前段キャリー信号Ｃｏｕｔ（ｊ−１）及び後段ゲート信号Ｇｏｕｔ（ｊ＋１）に基づき、クロック信号ＣＬＫ１、ＣＬＫ２に同期して、キャリー信号Ｃｏｕｔ（ｊ）及びゲート信号Ｇｏｕｔ（ｊ）を生成する。
【００３７】
また、ゲート駆動部４００は、表示板部３００の一側縁に集積されており、このような表示装置の表示板部３００について図６乃至図９を参照して詳細に説明する。
図６は、本発明の一実施形態による表示装置用薄膜トランジスタ表示板の一つの画素の配置図であり、図７は、図６に示した薄膜トランジスタ表示板を図６に示すＶＩＩ−ＶＩＩ’線に沿って切断した断面図である。図８（ａ）及び図８（ｂ）は、図４に示したゲート駆動部のステージのトランジスタの構造を示す例であり、図９は、図８（ａ）及び図８（ｂ）に示したトランジスタをＩＸ−ＩＸ’線に沿って切断した断面図である。
【００３８】
図６乃至図９を参照すると、絶縁基板１１０、ＧＬＳ上に複数のゲート線１２１及びゲート駆動部４００のゲート電極ＧＴが形成されている。
ゲート線１２１は、ゲート信号を伝達し、主に横方向にゲート駆動部４００側に延びている。各ゲート線１２１の一部は、複数の制御電極１２４をなし、他の一部は、下方向に突出して複数の突出部１２７をなす。また、各ゲート線Ｇ１−Ｇｎは、ゲート駆動部４００に隣接した端部に面積の広い接続部（図示せず）を有する。
【００３９】
ゲート線１２１及びゲート電極ＧＴは、低い比抵抗の銀（Ａｇ）や銀合金等の銀系金属、アルミニウム（Ａｌ）やアルミニウム合金等のアルミニウム系金属、銅（Ｃｕ）や銅合金等の銅系金属等からなる導電膜を有し、このような導電膜に加えて他の物質、特にＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）との物理的、化学的、電気的接触特性が良いクロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）及びこれらの合金（例：モリブデン−タングステン（ＭｏＷ）合金）等からなる他の導電膜を有する多層膜構造であることもできる。
なお、下部膜と上部膜の組み合わせの例には、クロム／アルミニウム−ネオジム（Ｎｄ）合金がある。
【００４０】
ゲート線１２１及びゲート電極ＧＴの側面は基板１１０、ＧＬＳの表面に対し傾斜しており、その傾斜角は約３０〜８０°の範囲である。
ゲート線１２１及びゲート電極ＧＴ上には、窒化ケイ素（ＳｉＮｘ）等からなるゲート絶縁膜１４０、ＧＩが形成されている。
【００４１】
ゲート絶縁膜１４０、ＧＩ上部には、水素化非晶質シリコン（非晶質シリコンはａ−Ｓｉと略称する）等からなる複数の線状半導体１５１及び島状半導体ＳＩが形成されている。
線状半導体１５１は主に縦方向に延びており、ここから複数の突出部１５４が制御電極１２４に向けて延びている。また、線状半導体１５１は、ゲート線１２１と出会う地点の付近で幅が大きくなってゲート線１２１の広い面積を覆う。島状半導体ＳＩは、ゲート電極ＧＴ上に位置している。
線状及び島状半導体１５１、ＳＩ上部には、シリサイドまたはｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコン等の物質からなる複数の線状及び島状オーミック接触部材（抵抗性接触部材）１６１、１６５、ＯＣ１、ＯＣ２が形成されている。
【００４２】
線状オーミック接触部材１６１は複数の突出部１６３を有し、この突出部１６３と島状オーミック接触部材１６５は対をなして線状半導体１５１の突出部１５４上に位置する。島状オーミック接触部材ＯＣ１、ＯＣ２も対をなして島状半導体ＳＩ上に位置する。
線状半導体１５１、突出部１５４及び線状及び島状オーミック接触部材１６１、１６５、ＯＣ１、ＯＣ２の側面も傾斜しており、その傾斜角は３０〜８０°である。
線状及び島状オーミック接触部材１６１、１６５、ＯＣ１、ＯＣ２及びゲート絶縁膜１４０、ＧＩ上には、それぞれ複数のデータ線１７１、複数の出力電極１７５、複数のストレージキャパシタ用導電体１７７とドレイン電極ＤＲ、及びソース電極ＳＯが形成されている。
【００４３】
データ線１７１は、主に縦方向に延びてゲート線１２１と交差し、データ電圧を伝達する。各データ線１７１から出力電極１７５に向けて延びた複数の枝が入力電極１７３をなす。一対の入力電極１７３と出力電極１７５は互いに分離されて制御電極１２４に対し互いに反対側に位置する。また、ドレイン電極ＤＲとソース電極ＳＯも互いに分離されてゲート電極ＧＴに対し互いに反対側に位置する。
図８（ａ）に示したトランジスタの場合、縦方向に複数の枝が斜線状に一定の間隔を置いて延びてドレイン電極ＤＲをなし、ドレイン電極ＤＲの間に複数の枝が延びてソース電極ＳＯをなす。図８（ｂ）に示したトランジスタの場合は、広い板状の一つの枝がドレイン電極ＤＲ及びソース電極ＳＯをなす。
【００４４】
制御電極１２４、入力電極１７３及び出力電極１７５は、線状半導体１５１の突出部１５４と共に画素の薄膜トランジスタ（ＴＦＴ）をなし、薄膜トランジスタのチャンネルは、それぞれ入力電極１７３と出力電極１７５の間の突出部１５４に形成される。また、ゲート電極ＧＴ、ドレイン電極ＤＲ及びソース電極ＳＯも半導体ＳＩと共に、ゲート駆動部４００のトランジスタＴ１−Ｔ１４である薄膜トランジスタをなし、薄膜トランジスタのチャンネルは、ドレイン電極ＤＲとソース電極ＳＯの間の半導体ＳＩに形成される。図８（ａ）に示したトランジスタの場合、ソース電極ＳＯがドレイン電極ＤＲと交互に配列されているため、ドレイン電極ＤＲとソース電極ＳＯの間に形成されるチャンネル部は馬蹄状を有する。
また、前述したように、ソース電極ＳＯとゲート電極ＧＴがその間のゲート絶縁膜ＧＩを介して重畳するが、この部分がゲート駆動部４００のキャパシタＣ３の一成分になる。
ストレージキャパシタ用導電体１７７は、ゲート線１２１の拡張部１２７と重畳している。
【００４５】
データ線１７１、出力電極１７５、ストレージキャパシタ用導電体１７７、ドレイン電極ＤＲ及びソース電極ＳＯも低い比抵抗の銀（Ａｇ）や銀合金等の銀系金属、アルミニウム（Ａｌ）やアルミニウム合金等のアルミニウム系金属等からなる導電膜を有し、このような導電膜に加えて他の物質、特にＩＴＯまたはＩＺＯとの物理的、化学的、電気的接触特性が良いクロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）及びこれらの合金（例：モリブデン−タングステン（ＭｏＷ）合金）等からなる他の導電膜を有する多層膜構造であることもできる。下部膜と上部膜の組み合わせの例には、クロム／アルミニウム−ネオジム（Ｎｄ）合金がある。
データ線１７１、出力電極１７５、ストレージキャパシタ用導電体１７７、ドレイン電極ＤＲ及びソース電極ＳＯの側面も傾斜しており、その傾斜角は基板１１０、ＧＬＳの表面に対し約３０〜８０°の範囲である。
【００４６】
線状及び島状オーミック接触部材１６１、１６５、ＯＣ１、ＯＣ２は、その下部の線状及び島状半導体１５１、ＳＩとその上部のデータ線１７１及び出力電極１７５とドレイン電極ＤＲ及びソース電極ＳＯの間にのみ存在し、接触抵抗を低くする役割を果たす。
データ線１７１、出力電極１７５、ストレージキャパシタ用導電体１７７、ドレイン電極ＤＲ及びソース電極ＳＯと露出された線状及び島状半導体１５１、ＳＩ部分の上には、平坦化特性が優れて感光性を有する有機物質、プラズマ化学気相蒸着（ＰＥＣＶＤ）で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆ等、誘電率が４．０以下の低誘電率絶縁物質、または無機物質である窒化ケイ素等からなる保護膜１８０、ＰＡが形成されている。
【００４７】
これとは異なって、保護膜１８０、ＰＡは有機物と窒化ケイ素の二重層からなることもできる。
保護膜１８０には、データ線１７１の端部１７９と出力電極１７５、ストレージキャパシタ用導電体１７７の一部分をそれぞれ露出する複数のコンタクトホール（接触孔）１８２、１８５、１８７が形成されている。
保護膜１８０上には、ＩＴＯまたはＩＺＯからなる複数の画素電極１９０と複数の接触補助部材８２が形成されている。
画素電極１９０は、コンタクトホール１８５、１８７を通じて出力電極１７５及びストレージキャパシタ用導電体１７７とそれぞれ物理的・電気的に接続され、出力電極１７５からデータ電圧の印加を受けて導電体１７７にデータ電圧を伝達する。
【００４８】
図２を再び参照すれば、データ電圧が印加された画素電極１９０は、共通電圧の印加を受ける上部表示板２００の共通電極２７０と共に電場を生成することによって、二つの電極、画素電極１９０、共通電極２７０間の液晶層３の液晶分子を再配列する。
また、前述したように、画素電極１９０と共通電極２７０はキャパシタをなして薄膜トランジスタが遮断された後にも印加された電圧を維持しており、電圧維持能力を強化するために液晶キャパシタと並列に接続された他のキャパシタを設けるが、これをストレージキャパシタＣＳＴという。ストレージキャパシタＣＳＴは、図２とは異なって、画素電極１９０及びこれと隣接するゲート線１２１（これを前段ゲート線と言う）の重畳等からなり、ストレージキャパシタの静電容量、つまり保持容量を増やすためにゲート線１２１を拡張した拡張部１２７を設けて重畳面積を大きくし、更に画素電極１９０と接続され、拡張部１２７と重畳するストレージキャパシタ用導電体１７７を保護膜１８０の下に設けて、両者間の距離を近くする。
【００４９】
また画素電極１９０は、隣接するゲート線１２１及びデータ線１７１と重畳して開口率を上昇させているが、重畳しない場合もある。
接触補助部材８２は、コンタクトホール１８２を通じてデータ線の端部１７９と接続する。接触補助部材８２は、データ線１７１の端部１７９と外部装置との接着性を補完し、これらを保護する役割を果たすものであって、これらの適用は必須ではなく選択的である。
【００５０】
本発明の他の実施形態によれば、画素電極１９０の材料に透明な導電性ポリマー等を使用し、反射型液晶表示装置の場合、不透明な反射性金属を使用しても良い。この時、接触補助部材８２は、画素電極１９０と異なる物質、特にＩＴＯまたはＩＺＯで作ることができる。
【００５１】
次に、本発明の実施形態による表示装置用駆動回路について、図１０乃至図１５を参照してより詳細に説明する。
図１０は、図９に示したトランジスタの断面図のＡ領域に対する等価回路図で、島状オーミック接触部材ＯＣ１、ＯＣ２を形成しない場合に対する等価回路である。
ゲート電極ＧＴ、ゲート絶縁膜ＧＩと半導体層ＳＩは図９に示したように、一部が重畳しており、その重畳領域を‘Ａ’で示す。この時、ゲート電極ＧＴと島状半導体ＳＩは、ゲート絶縁膜ＧＩを介し重畳してキャパシタＣ４をなし、ゲート絶縁膜ＧＩとドレイン電極ＤＲまたはソース電極ＳＯが島状半導体ＳＩを介し重畳してキャパシタＣ５をなす。また、ゲート絶縁膜ＧＩ及び島状半導体ＳＩは、固有の抵抗成分を有しており、その抵抗をそれぞれＲ１及びＲ２で示す。なお、領域Ａはゲート絶縁膜ＧＩを共有する形態で、図示したように、ゲート電極ＧＴとソース電極ＳＯまたはドレイン電極ＤＲの間に並列に形成される回路で示すことができる。
【００５２】
この時、ゲート電極ＧＴに印加される電圧をゲート電圧Ｖｇとし、ドレイン電極ＤＲまたはソース電極ＳＯに印加される電圧は計算の便宜上０Ｖとするとき、絶縁膜ＧＩ両端に印加される電圧Ｖｉは、以下の数式５で表すことができる。
【数５】
0005412660.tif 000004
ここで、Ｃｓｉ及びＣｉは、二つのキャパシタＣ４、Ｃ５それぞれの静電容量を示し、Ｒｓｉ及びＲｉは、それぞれ抵抗Ｒ１及びＲ２の抵抗値示し、τは時定数である。
この時、絶縁膜ＧＩ両端の電圧Ｖｉ（ｔ）は時間の関数で、二つのキャパシタＣ４、Ｃ５にかかる電圧Ｖｇを分圧してキャパシタＣ４両端にかかる電圧値を初期値Ｖｉ（０）と定め、最終値Ｖｉ（∞）をゲート電圧Ｖｇと定めて得られる。また、時定数（τ）は合成抵抗と合成静電容量の積であるため、合成静電容量は二つの静電容量の合計であり、合成抵抗は各抵抗値の逆数を足し、その逆数を取って得られる。
【００５３】
一方、静電容量Ｃｓｉ、Ｃｉ及び抵抗値Ｒｓｉ、Ｒｉは、以下の数式６で表すことができる。
【数６】
0005412660.tif 000005
ここで、Ｘｓｉ、ｉはＸｓｉ及びＸｉを共に示したものである。εｓｉ、ｉとｔｓｉ、ｉは半導体ＳＩ及び絶縁膜ＧＩの誘電率及び厚さをそれぞれ示し、ρｓｉ、ｉは半導体ＳＩ及び絶縁膜ＧＩの比抵抗を示し、Ｗはチャンネルの幅を、ＯＬｄは領域Ａの重畳距離を示す。
【００５４】
この時、数式５及び６の指数関数の係数Ｃｉ／（Ｃｓｉ＋Ｃｉ）と時定数（τ）を半導体ＳＩと絶縁膜ＧＩの厚さ及び誘電率の比で示すと、以下の数式７及び数式８のように表すことができる。
【数７】
0005412660.tif 000006
【数８】
0005412660.tif 000007
この時、数式８で、比抵抗（ρｓｉ）は半導体の性質によって温度に反比例して変化するため、時定数（τ）は温度に依存する値を有する。
【００５５】
なお、数式５で、入力電圧に該当するゲート電圧Ｖｇで両辺を割ると、左辺は電圧利得（ｖｏｌｔａｇｅ  ｇａｉｎ）に相当する関数を得ることができる。このような電圧利得の関数をＦ（ＶＧ）とし、数式７の指数関数の係数をＥ１、数式８の比抵抗（ρｓｉ）を除いた残りをＥ２として整理すると、以下の数式９のように表すことができる。
【数９】
0005412660.tif 000008
ここで、Ｅ１及びＥ２は定数または変数である。
【００５６】
図１１は、図４に示したトランジスタＴ１−Ｔ１４及び画素のスイッチング素子Ｑの様々な電圧特性を示す表である。
第１列にはトランジスタＴ１−Ｔ１４、Ｑを、第２列には各トランジスタに印加されるゲート電圧のうちの高電圧及び低電圧を示した。第３列にはドレイン電圧を、第４列にはゲートドレイン間の電圧差を示し、第５列には１フレーム間の高電圧比を、最後の列にはしきい電圧の変化量を示した。
ここで、高電圧はゲート電圧に印加される電圧のうちの最高電圧を意味する。１フレームの間の高電圧比は、トランジスタのゲートに１フレームの間にどれくらいの間高電圧が印加されるかに対する比である。例えば、トランジスタＴ５では、図４のように、トランジスタＴ５のゲートがクロック信号ＣＬＫ２に接続され、クロック信号ＣＬＫ２はデューティ比が５０％の信号であるので、１フレームの間には半分が高電圧に接続され、高電圧比は０．５になる。
【００５７】
また、最後の列のしきい電圧の変化量は、高温条件（６０℃以上）で２０００時間動作させたときの各トランジスタのしきい電圧変化量で、単位はボルト（Ｖ）である。この時、しきい電圧変化量が相対的に大きいトランジスタＴ３、Ｔ５、Ｔ１０、Ｔ１１があるが、これらは変化量が１０Ｖ以上で、ステージ４１０の誤動作を起こす原因になる。既に説明したように、このようなしきい電圧は、ゲート絶縁膜ＧＩ両端の電位差Ｖｉに比例して増加する傾向があり、そのため絶縁膜両端の電位差をＶｉ減らすことが好ましい。以下、これについて説明する。
【００５８】
図１２乃至図１３は、電圧利得をパルス幅または厚さの比の関数として示したグラフで、本発明の実施形態を説明するために参照される図である。ここで、図１２（ａ）及び（ｂ）は、温度を媒介変数（ｐａｒａｍｅｔｅｒ）として用い、図１３（ａ）はパルス幅を、図１３（ｂ）は誘電率の比を媒介変数として用いた。
また、縦軸は、百分率で示した電圧利得を使用し、温度が２５℃である場合と、６０℃である場合の二つの条件に分けた。２５℃は室温と類似し、６０℃は表示装置の駆動時にこの程度までは表示装置の温度が上昇するためそれを考慮したものである。パルス幅はゲート電圧のハイ区間の幅を意味し、誘電率の比及び厚さの比は、半導体ＳＩと絶縁膜ＧＩの誘電率の比（εｓｉ／εｉ）及び厚さの比（ｔｓｉ／ｔｉ）を意味する。
【００５９】
図１２（ａ）によれば、２５℃である場合は島状半導体ＳＩの比抵抗（ρｓｉ）が４×１０１０Ωｍであり、６０℃である場合は島状半導体ＳＩの比抵抗（ρｓｉ）が２×１０９Ωｍである時、数式９の時定数（τ）は各温度に対し一定値に決められ、更に一定の誘電率の比及び厚さの比を用いればＥ１及びＥ２は定数になる。
この時、電圧利得関数Ｆ（ＧＶ）において時間に該当するパルス幅を変化させると、各温度に対するグラフ（ａ、ｂ）が得られる。ここで、時定数は６０℃の場合が２５℃の場合より２０倍くらい小さいため、６０℃である場合のグラフがより速く１００％に到達する。要するに、絶縁膜ＧＩ両端の電圧Ｖｉがゲート電圧Ｖｇに到達することにおいて、６０℃である場合がより速いという意味である。この時、図１２（ａ）に示した６０Ｈｚはフレーム周波数であって、これを１Ｈｚに対する時間に換算すると０．０１６秒であることを示すもので、６０℃ではこれよりも短時間で１００％に到達することが分かる。
【００６０】
図１２（ｂ）によれば、比抵抗（ρｓｉ）は図１２（ａ）と同様であり、ただしＥ１及びＥ２が厚さの比を含むため定数ではなく厚さの比の関数になり、時定数もまた厚さの比の関数になる。この時、パルス幅、つまり数式９の時間（ｔ）を０．０１とし、厚さの比を変化させると、二つの温度に対するグラフが得られる。２５℃である場合のグラフ（ｂ’）は一定に減少するが、６０℃である場合のグラフ（ａ’）はある程度減少してから再び増加する。
【００６１】
次に、図１３（ａ）は、パルス幅による４つの曲線（ｃ、ｄ、ｅ、ｆ）が示されており、これらの曲線（ｃ、ｄ、ｅ、ｆ）は、パルス幅がそれぞれ０．００１、０．００５、０．０１、０．０５秒である時の厚さの比の変化に対するグラフである。前述したように、パルス幅は、１フレーム間の時間より大きくならないため、曲線（ｆ）は考慮しなくても良い。この時、厚さの比の増加に伴って曲線（ｃ）の場合は一定に減少し、曲線（ｄ）の場合はある程度減少してから一定値を維持し、曲線（ｅ）の場合は一定に減少してから再び増加することが分かる。
【００６２】
ここで、最もパルス幅の小さい曲線（ｃ）の場合、パルス幅が０．００１秒であるが、実際はこれよりパルス幅が小さいこともあり得る。例えば、ゲート線の数が１００個であれば、１フレーム間の時間である０．０１６秒を１００で割った時間が１Ｈであり、この１Ｈがパルス幅になる。ところが、ゲート電圧Ｖｇは図４で説明したように、パルス幅が長くても２Ｈであるため、パルス幅は０．００１秒より遥かに小さい。従って、パルス幅が０．００１秒より小さい場合、曲線（ｃ）より下方に形成されることが予想できる。
この時、厚さの比は０．３〜１．５の範囲が好ましい。ここで、０．３より小さい厚さでは島状半導体ＳＩが薄過ぎてチャンネルが形成されない可能性があり、１．５より大きい厚さでは絶縁膜ＧＩの光感度が向上して漏洩電流を増加すると共に、今度は絶縁膜ＧＩが薄過ぎて破れる可能性もあるためである。
【００６３】
図１３（ｂ）は、誘電率の比による曲線（ｈ、ｉ、ｊ、ｋ）を示す。これらの曲線（ｈ、ｉ、ｊ、ｋ）は、誘電率の比が１／４〜１であるときの厚さの比による変化を示し、時間（ｔ）は０．０１秒である。
曲線（ｈ）は、厚さの比１を過ぎても継続して減少し、曲線（ｉ）は厚さの比０．８まで減少してから緩慢に増加し、曲線（ｊ）は厚さの比０．５まで減少してから緩慢に増加し、曲線（ｋ）は厚さの比０．２と０．３の間まで減少してから増加する。この時、図１３（ａ）で説明したように、厚さの比０．３〜１．５の範囲で誘電率の比は１より小さいのが好ましい。これは、誘電率の比が１より大きいと、図１３（ｂ）のように厚さの比が０．３〜１．５の範囲では電圧利得が継続して増加し、結局電圧Ｖｉの増加を招くためである。
そして、既知のように、プラズマ、水素またはヘリウム等の気体処理によって材料の誘電率は一定の範囲内で可変である。
【００６４】
以下、本発明の他の実施形態について図１４、図１５を参照して説明する。
図１４（ａ）は、本発明の他の実施形態による表示装置の駆動回路用トランジスタの断面図で、抵抗接触層を形成した場合を示し、図１４（ｂ）は、（ａ）に示したトランジスタのＡ領域に対する等価回路であり、図１５（ａ）及び（ｂ）は、誘電率の比の変化による時間に対する電圧利得を示す図である。
【００６５】
図１４（ａ）及び（ｂ）は、図９及び図１０に示した断面図及び等価回路と実質的に同様であるのでこれに対する説明は省略する。ただし、図１４（ｂ）に示したように、抵抗接触層ＥＸによるキャパシタＣ６及び抵抗Ｒ３が追加されている。以下、数式５で示した絶縁膜ＧＩの電圧Ｖｉは、更に以下の数式１０のように表すことができる。
【数１０】
0005412660.tif 000009
ここで、Ｃｉ、Ｃｓｉ、ＣｅｘはそれぞれキャパシタＣ４、Ｃ５、Ｃ６の静電容量であり、Ｒｉ、Ｒｓｉ、Ｒｅｘは抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値である。
【００６６】
この時、絶縁膜ＧＩの抵抗値Ｒｉ及び静電容量Ｃｉを７．７×１０１２Ω及び０．００７９ｐＦとし、半導体ＳＩの抵抗値Ｒｓｉ及び静電容量Ｃｓｉを１．７×１０１２Ω及び０．０２４ｐＦとし、抵抗接触層ＥＸの抵抗値Ｒｅｘを１．７×１０１２Ωとした。これと同時に、図１５（ａ）では、抵抗接触層ＥＸの静電容量Ｃｅｘを０．０１２ｐＦとし、図１５（ｂ）では、０．２４ｐＦとして、島状半導体ＳＩとの静電容量の比（Ｃｅｘ／Ｃｓｉ）をそれぞれ０．５及び１０にした後、スパイスシミュレーションを行った。縦軸は電圧利得の百分率を示し、横軸は時間を示す。この時、ゲート電圧Ｖｇのパルス幅を０．０５秒としてシミュレーションを行っており、これが１フレームの時間を越える。ところが、それ以下の時間でシミュレーションを行ってもパルスの大きさは同じである。
【００６７】
図示したように、図１５（ａ）及び（ｂ）で、電圧利得が５０％を越えないことが分かり、静電容量の比（Ｃｅｘ／Ｃｓｉ）が増加するほど電圧利得が減少することが分かる。
ここで、静電容量の比率（Ｃｅｘ／Ｃｓｉ）の調節は、数式６から分かるように、重畳する面積を調節したり厚さを調節して実現することができる。厚さを調節する場合は、前述したように、島状半導体ＳＩと絶縁膜ＧＩの厚さの比が０．３〜１．５の範囲であることが好ましい。
【００６８】
以上説明したように、島状半導体ＳＩと絶縁膜ＧＩの厚さの比（ｔｓｉ／ｔｉ）または誘電率の比（εｓｉ／εｉ）を調節して絶縁膜ＧＩ両端の電圧Ｖｉを減少させることによって、しきい電圧の増加を防ぐことができる。また、抵抗接触層ＥＸと半導体層ＳＩの静電容量の比（Ｃｅｘ／Ｃｓｉ）を調節することによって、電圧Ｖｉを減少させることができる。従って、長時間の駆動に対しても信頼性の高い表示装置用駆動回路を提供することができる。
【００６９】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態による表示装置のブロック図である。
【図２】本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
【図３】本発明の一実施形態によるゲート駆動部のブロック図である。
【図４】図３に示したゲート駆動部用シフトレジスターのｊ番目ステージの回路図の例である。
【図５】図３に示したゲート駆動部の信号波形図である。
【図６】本発明の一実施形態による表示装置用薄膜トランジスタ表示板の配置図である。
【図７】図６に示した薄膜トランジスタ表示板を図６に示すＶＩＩ−ＶＩＩ’線に沿って切断した断面図である。
【図８】図４に示したトランジスタの概略図であり、（ａ）はドレイン電極ＤＲの間に複数の枝が延びてソース電極ＳＯをなすもの、（ｂ）は広い板状の一つの枝がドレイン電極ＤＲ及びソース電極ＳＯをなすである。
【図９】図８（ａ）及び（ｂ）に示したトランジスタをＩＸ−ＩＸ’線に沿って切断した断面図である。
【図１０】図９に示したトランジスタのＡ領域の等価回路を示す図である。
【図１１】図４に示したトランジスタの様々な電圧関係を示す表である。
【図１２】電圧利得をパルス幅または厚さの比の関数として示したグラフであり、（ａ）は温度を媒介変数として電圧利得とパルス幅の関係を示すグラフであり、（ｂ）は温度を媒介変数として電圧利得と厚さの比の関係を示すグラフである。
【図１３】電圧利得をパルス幅または厚さの比の関数として示したグラフであり、（ａ）はパルス幅を媒介変数として電圧利得と厚さの比の関係を示すグラフであり、（ｂ）は誘電率の比を媒介変数として電圧利得と厚さの比の関係を示すグラフである。
【図１４】本発明の他の実施形態による表示装置用駆動回路トランジスタで、（ａ）はトランジスタの断面図であり、（ｂ）は（ａ）に示したトランジスタのＡ領域に対する等価回路図である。
【図１５】抵抗接触層と半導体層の誘電率の比による時間に対する電圧利得曲線を示すグラフであり、（ａ）は抵抗接触層ＥＸの静電容量Ｃｅｘを０．０１２ｐＦ、島状半導体ＳＩとの静電容量の比（Ｃｅｘ／Ｃｓｉ）０．５の時のグラフであり、（ｂ）は抵抗接触層ＥＸの静電容量Ｃｅｘを０．２４ｐＦ、島状半導体ＳＩとの静電容量の比（Ｃｅｘ／Ｃｓｉ）１０の時のグラフである。
【符号の説明】
【００７１】
３        液晶層
１００      下部表示板
１２１      ゲート線
１２４      制御電極
１４０、ＧＩ    ゲート絶縁膜
１５１、ＳＩ    線状及び島状半導体
１６１、１６５、ＯＣ１、ＯＣ２  線状及び島状オーミック接触部材
１７１      データ線
１７３      入力電極
１７５      出力電極
１７７      ストレージキャパシタ用導電体
１８０、ＰＡ    保護膜
１９０      画素電極
２００      上部表示板
２３０      カラーフィルタ
２７０      共通電極
３００      表示板部
４００      ゲート駆動部
５００      データ駆動部
６００      信号制御部
８００      階調電圧生成部
ＧＴ        ゲート電極
ＤＲ        ドレイン電極
ＳＯ        ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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