(57)【特許請求の範囲】
【請求項１】
高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置であって、
奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第１導電型の第１ＭＯＳトランジスタであり、
偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタであり、
前記偶数段の前記第２ＭＯＳトランジスタのゲートが、当該偶数段の前段の奇数段における前記第１ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続されることを特徴とする集積回路装置。
【請求項２】
初段を除く前記奇数段の前記第１ＭＯＳトランジスタのゲートが、当該奇数段の前段の偶数段における前記第２ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続されることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
各々の前記被電源遮断回路は、第２電源端子を含み、
前記集積回路装置は、各々の前記被電源遮断回路における前記第１および第２電源端子間に設けられた安定化容量を有する、
ことを特徴とする請求項１または２に記載の集積回路装置。
【請求項４】
前記第１ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタのソースは、前記高電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記低電位電源線に接続されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の集積回路装置。
【請求項５】
前記第１ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタのソースは、前記低電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記高電位電源線に接続されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体の製造技術の進歩に伴って回路の集積度が向上し、また、同一の半導体チップ（集積回路装置）に対して複数の回路ブロックが搭載されるようになってきている。
【０００３】
一方、集積回路装置は、携帯電話等の電池駆動される電子機器に幅広く使用され、また、近年の省エネの推進によって、集積回路装置の消費電力は、より一層の低減が望まれている。
【０００４】
ところで、従来、複数の回路ブロックを有する集積回路装置における低消費電力化を図るものとして、電源遮断機能（パワーゲーティング：Power Gating）を搭載した集積回路装置が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−０８２９５０号公報
【特許文献２】特開２００７−３２９９２０号公報
【非特許文献】
【０００６】
【非特許文献１】K. Kawasaki et al., "A Sub-μs Wake-Up Time Power Gating Technique With Bypass Power Line for Rush Current Support," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.44, NO.4, pp.1178-1183, APPIL 2009
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、近年、集積回路装置（ＬＳＩ）に対する低消費電力化の要求に伴って、内部に電源遮断機能（電源遮断スイッチ）を搭載するＬＳＩが採用されるケースが増加している。
【０００８】
すなわち、これは、ＬＳＩの回路ブロック毎の使用の有無に応じて、使用していない回路は積極的に電源を遮断することによって、さらなる低消費電力化を達成せんとする技術である。特に、待機時の電力削減の要求が厳しい通信用の携帯機器においては、必須の技術となってきている。
【０００９】
ところで、ＬＳＩに電源遮断スイッチを搭載すると、総回路面積が増大するといった課題が挙げられる。これは、必要な電源遮断スイッチのゲート容量は、被電源遮断回路の動作時の消費電流を供給している状態において、その被電源遮断回路が動作するに当たっての要求動作速度を満足できる値で決まるからである。
【００１０】
すなわち、電源遮断スイッチのゲート容量は、例えば、回路の内部容量に対して１０分の１程度の大きさになるため、大規模な回路に対してその回路規模に適した電源遮断スイッチを搭載すると、そのサイズが無視できない大きさとなってしまう。
【課題を解決するための手段】
【００１１】
一実施形態によれば、高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置が提供される。奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第１導電型の第１ＭＯＳトランジスタである。
【００１２】
また、偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタである。前記偶数段の前記第２ＭＯＳトランジスタのゲートが、当該偶数段の前段の奇数段における前記第１ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続される。
【発明の効果】
【００１３】
開示の集積回路装置は、被電源遮断回路の十分な安定化容量を確保しつつ、総回路面積を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】電源遮断機能（パワーゲーティング）を搭載した集積回路装置の一例の全体構成を示すブロック図である。
【図２】電源遮断機能を搭載した集積回路装置の一例を説明するための図である。
【図３】第１実施例の集積回路装置の要部を示す回路図である。
【図４】図３に示す集積回路装置の動作を説明するための波形図である。
【図５】第１実施例が適用される集積回路装置の第１例を示す回路図である。
【図６】第１実施例が適用される集積回路装置の第２例を示す回路図である。
【図７】第１実施例が適用される集積回路装置の第３例のレイアウトを示す図である。
【図８】第１実施例が適用される集積回路装置の第４例のレイアウトを示す図である。
【図９】図８に示す集積回路装置を図２の例と比較して示す図である。
【図１０】第２実施例の集積回路装置の要部を示す回路図である。
【図１１】図１０に示す集積回路装置の動作を説明するための波形図である。
【図１２】第３実施例の集積回路装置の要部を示す回路図である。
【図１３】図１２に示す集積回路装置の動作を説明するための波形図である。
【図１４】第４実施例の集積回路装置の要部を示す回路図である。
【図１５】図１４に示す集積回路装置の動作を説明するための波形図である。
【発明を実施するための形態】
【００１５】
まず、集積回路装置の実施例を詳述する前に、図１および図２を参照して、電源遮断機能（パワーゲーティング）を搭載した集積回路装置の一例を説明する。図１は、電源遮断機能を搭載した集積回路装置の一例の全体構成を示すブロック図である。
【００１６】
ここで、図１（ａ）は、全ての回路ブロックが動作しているフル稼働状態を示し、また、図１（ｂ）は、電源遮断機能が働いて一部の回路ブロックのみが動作している状態を示す。さらに、図１（ｃ）は、電源遮断機能を搭載した集積回路装置と、搭載しない集積回路装置における消費電流（リーク電流）の変化を比較して示す。
【００１７】
なお、図１（ａ）および図１（ｂ）において、参照符号１００は集積回路装置（ＬＳＩ）、１０１〜１０６は回路ブロックＡ〜Ｆ、そして、１０７は電源管理部（ＰＭＵ：Power Management Unit：スイッチ制御回路）を示す。
【００１８】
図１（ａ）のように、電源遮断機能を停止して全ての回路ブロックがオンするフル稼働状態から、図１（ｂ）のように、例えば、ＬＳＩ１００の使用状況により、必要に応じて各機能ブロック（回路ブロック）の電源を遮断するパワーゲーティング状態に制御する。
【００１９】
具体的に、図１（ｂ）は、回路ブロック１０４（回路Ｄ）のみがオンしている状態を示す。なお、ＰＭＵ１０７は、電源遮断機能の動作状態に関わらず、常にオンして各回路ブロック１０１〜１０６の電源管理を行う。
【００２０】
図１（ｃ）の参照符号ＬＣ１のように、電源遮断機能を搭載しないＬＳＩでは、例えば、全ての回路ブロックがオンするフル稼働状態から、全ての回路ブロックが動作を停止する期間に変化しても、所定のリーク電流Ｉ１が流れる。
【００２１】
これに対して、図１（ｃ）の参照符号ＬＣ２のように、電源遮断機能を搭載したＬＳＩでは、例えば、全ての回路ブロックが動作を停止する期間（パワーゲーティング期間）において、リーク電流Ｉ１をＩ２に低減することができる。
【００２２】
すなわち、パワーゲーティング技術は、例えば、ＬＳＩ上の休止状態の各回路ブロックのリーク電力を遮断し、ＬＳＩ全体としての消費電力の削減を可能とするものである。
【００２３】
具体的に、例えば、電源遮断機能を搭載しないＬＳＩにおける１００ｍＡのリーク電流は、電源遮断機能を搭載したＬＳＩでは約１万分の１の１０μＡ程度に低減することが可能になる。そのため、例えば、待ち受け時間等の仕様が厳しい携帯機器において、パワーゲーティング技術は、必須なものとなりつつある。
【００２４】
図２は、電源遮断機能を搭載した集積回路装置の一例を説明するための図であり、図２（ａ）は、電源遮断機能を搭載した集積回路装置の一例を示す回路図であり、また、図２（ｂ）は、図２（ａ）におけるトランジスタＰＳＷのサイズを説明するための図である。
【００２５】
図２（ａ）において、参照符号ＣＣは被電源遮断回路、ＰＳＷは電源遮断スイッチ、ＤＦは電源遮断スイッチＰＳＷを駆動するためのバッファ（スイッチ制御回路）、そして、Ｃｐは安定化容量を示す。
【００２６】
図２（ａ）に示されるように、電源遮断機能を搭載した集積回路装置（ＬＳＩ）は、例えば、バッファＤＦ、電源遮断スイッチＰＳＷ、被電源遮断回路ＣＣ、および、安定化容量Ｃｐを有する。
【００２７】
ここで、図２（ａ）において、電源遮断スイッチＰＳＷは、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）として描かれているが、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）であってもよい。
【００２８】
図２（ａ）に示されるように、電源遮断スイッチＰＳＷおよび被電源遮断回路ＣＣは、高電位電源線ＶＤＤと低電位電源線ＶＳＳとの間に、直列に接続されている。
【００２９】
すなわち、電源遮断スイッチＰＳＷはｐＭＯＳトランジスタとされ、そのソースは高電位電源線ＶＤＤに接続され、そのドレインは被電源遮断回路ＣＣの高電位電源端子に接続され、そのゲートにはバッファＤＦの出力信号が供給されている。
【００３０】
また、被電源遮断回路ＣＣの低電位電源端子は低電位電源線ＶＳＳに接続され、被電源遮断回路ＣＣの高電位電源端子および低電位電源端子間には、安定化容量Ｃｐが接続されている。ここで、安定化容量Ｃｐは、被電源遮断回路ＣＣが動作する際に発生する電源ノイズ量を許容範囲に収めることで動作を安定化するためのものである。
【００３１】
バッファＤＦは、スイッチ制御回路からのスイッチ制御信号Ｖinを受け取って増幅し、電源遮断スイッチ（ｐＭＯＳトランジスタ）ＰＳＷを駆動してオン／オフ制御する。なお、スイッチ制御回路は、例えば、図１におけるＰＭＵ１０７に相当する。
【００３２】
ここで、電源遮断スイッチＰＳＷと被電源遮断回路ＣＣの高電位電源端子の接続ノードの電圧、すなわち、ｐＭＯＳトランジスタ（ＰＳＷ）のドレイン電圧ＶＤＤＶが被電源遮断回路ＣＣの供給電圧になる。
【００３３】
ところで、電源遮断スイッチＰＳＷに必要とされる容量（ゲート容量）は、例えば、被電源遮断回路ＣＣの動作時である消費電流を供給している状態において、その被電源遮断回路ＣＣが動作するにあたって要求される動作速度を満足できる値により決まる。
【００３４】
従って、被電源遮断回路ＣＣの回路規模が大きくなって消費電流（消費電力）が大きくなると、それに伴って、電源遮断スイッチＰＳＷのサイズ（例えば、ｐＭＯＳトランジスタのサイズ、すなわち、ゲート容量）も大きくしなければならない。
【００３５】
例えば、電源遮断スイッチＰＳＷのゲート容量は、被電源遮断回路ＣＣの内部容量（回路規模）に対して、１０分の１程度の大きさにしなければならない。具体的に、図２（ｂ）に示されるように、供給電圧ＶＤＤＶが高電位電源線ＶＤＤの電圧（高電位電源電圧）のときに必要とされる電源遮断スイッチＰＳＷのサイズ（ゲート幅）Ｗ０は、例えば、５００００μｍ程度になる。
【００３６】
そのため、大規模な被電源遮断回路ＣＣに対して電源遮断スイッチＰＳＷを搭載するには、その電源遮断スイッチＰＳＷのサイズが無視できない大きさとなり、ＬＳＩの総回路面積の増大を招き、チップコストが高くなってしまう。
【００３７】
以下、添付図面を参照して、集積回路装置の実施例を詳述する。図３は、第１実施例の集積回路装置（ＬＳＩ）の要部を示す回路図である。
【００３８】
図３において、参照符号ＣＣ１，ＣＣ２は被電源遮断回路、ＰＳＷ１，ＰＳＷ２は電源遮断スイッチ、ＤＦは電源遮断スイッチＰＳＷ１を駆動するためのバッファ（スイッチ制御回路）、そして、Ｃｐ１，Ｃｐ２は安定化容量を示す。
【００３９】
図３に示されるように、本第１実施例の電源遮断機能を搭載したＬＳＩは、バッファＤＦ，電源遮断スイッチＰＳＷ１，ＰＳＷ２、被電源遮断回路ＣＣ１，ＣＣ２、および、安定化容量Ｃｐ１，Ｃｐ２を有する。
【００４０】
ここで、図３において、電源遮断スイッチＰＳＷ１はｐＭＯＳトランジスタで、電源遮断スイッチＰＳＷ２はｎＭＯＳトランジスタとして描かれているが、後述するように、それぞれ逆の導電型のトランジスタとしてもよい。
【００４１】
図３に示す第１実施例のＬＳＩは、被電源遮断回路を２つに分割して第１（初段の）被電源遮断回路ＣＣ１および第２（２段目の）被電源遮断回路ＣＣ２とし、それぞれ対応する第１および第２電源遮断スイッチＰＳＷ１およびＰＳＷ２でオン／オフ制御している。
【００４２】
図３に示されるように、第１電源遮断スイッチＰＳＷ１および第１被電源遮断回路ＣＣ１、並びに、第２被電源遮断回路ＣＣ２および第２電源遮断スイッチＰＳＷ２は、高電位電源線ＶＤＤと低電位電源線ＶＳＳとの間に、直列に接続されている。ここで、第１電源遮断スイッチＰＳＷ１と第２電源遮断スイッチＰＳＷ２は、異なる導電型のＭＯＳトランジスタとされている。
【００４３】
すなわち、第１電源遮断スイッチＰＳＷ１はｐＭＯＳトランジスタとされ、そのソースは高電位電源線ＶＤＤに接続され、そのドレインは第１被電源遮断回路ＣＣ１の高電位電源端子に接続され、そのゲートにはバッファＤＦの出力信号が供給されている。なお、第１被電源遮断回路ＣＣ１の低電位電源端子は、低電位電源線ＶＳＳに接続されている。
【００４４】
また、第２電源遮断スイッチＰＳＷ２はｎＭＯＳトランジスタとされ、そのソースは低電位電源線ＶＳＳに接続され、そのドレインは第２被電源遮断回路ＣＣ２の低電位電源端子に接続され、そのゲートはノードＮ１に接続されている。なお、第２被電源遮断回路ＣＣ２の高電位電源端子は、高電位電源線ＶＤＤに接続されている。
【００４５】
ここで、ノードＮ１は、第１電源遮断スイッチＰＳＷ１と第１被電源遮断回路ＣＣ１の接続ノード、すなわち、ｐＭＯＳトランジスタ（ＰＳＷ１）のドレインと第１被電源遮断回路ＣＣ１の高電位電源端子の接続ノードである。そして、ノードＮ１の電圧、すなわち、ｐＭＯＳトランジスタ（ＰＳＷ１）のドレイン電圧VDDV1が第１被電源遮断回路ＣＣ１の供給電圧になる。
【００４６】
同様に、ノードＮ２は、第２電源遮断スイッチＰＳＷ２と第２被電源遮断回路ＣＣ２の接続ノード、すなわち、ｎＭＯＳトランジスタ（ＰＳＷ２）のドレインと第２被電源遮断回路ＣＣ１の低電位電源端子の接続ノードである。そして、ノードＮ２の電圧、すなわち、ｎＭＯＳトランジスタ（ＰＳＷ２）のドレイン電圧VSSV2が第２被電源遮断回路ＣＣ２の供給電圧になる。
【００４７】
さらに、第１被電源遮断回路ＣＣ１の高電位電源端子および低電位電源端子間には、安定化容量Ｃｐ１が接続され、また、第２被電源遮断回路ＣＣ２の高電位電源端子および低電位電源端子間には、安定化容量Ｃｐ２が接続されている。
【００４８】
バッファＤＦは、スイッチ制御回路からのスイッチ制御信号Ｖinを受け取って増幅し、第１電源遮断スイッチ（ｐＭＯＳトランジスタ）ＰＳＷ１を駆動してオン／オフ制御する。なお、スイッチ制御回路は、例えば、図１におけるＰＭＵ１０７に相当する。
【００４９】
ところで、上述した本第１実施例において、安定化容量Ｃｐ１およびＣｐ２は、それぞれ第１および第２被電源遮断回路ＣＣ１およびＣＣ２が動作する際に発生する電源ノイズ量を許容範囲に収めるのに必要な容量に設定する必要がある。
【００５０】
ここで、第２電源遮断スイッチ（ｎＭＯＳトランジスタ）ＰＳＷ２のゲートおよびソースは、第１被電源遮断回路ＣＣ１の電源端子間に設けられた安定化容量Ｃｐ１と並列に接続されることになる。
【００５１】
すなわち、第２電源遮断スイッチＰＳＷ２のゲート容量は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１に加算されることになる。なお、初段の第１電源遮断スイッチＰＳＷ１のゲート容量は、例えば、他の被電源遮断回路の安定化容量として利用することはできない。
【００５２】
従って、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１は、次の式により決めることができる。
Ｃｐ１＝［第１被電源遮断回路ＣＣ１に本来必要とされる安定化容量］−［第２電源遮断スイッチＰＳＷ２のゲート容量］
【００５３】
なお、電源遮断スイッチに必要とされるゲート容量は、被電源遮断回路の回路規模（内部容量）に従って決まるため、例えば、第２被電源遮断回路ＣＣ２の回路規模を第１被電源遮断回路ＣＣ１の回路規模よりも大きくなるように回路分割を行うのが好ましい。
【００５４】
これは、前述したように、第１電源遮断スイッチＰＳＷ１のゲート容量は、他に利用することができないが、第２電源遮断スイッチＰＳＷ２のゲート容量は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することができるからである。
【００５５】
すなわち、大きな回路規模として分割された第２被電源遮断回路ＣＣ２の第２電源遮断スイッチＰＳＷ２は、大きなゲート容量を持つことになり、その第２電源遮断スイッチＰＳＷ２大きなゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１に利用する。
【００５６】
このように、第２電源遮断スイッチＰＳＷ２の大きなゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することで、実際に設ける安定化容量Ｃｐ１のサイズを大幅に低減することが可能となる。
【００５７】
図４は、図３に示す集積回路装置の動作を説明するための波形図である。図４に示されるように、まず、スイッチ制御信号Ｖinが高レベル『Ｈ（ＶＤＤの電圧レベル）』から低レベル『Ｌ（ＶＳＳの電圧レベル）』に変化すると、バッファＤＦを介して駆動されるｐＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。
【００５８】
これにより、ノードＮ１の電圧VDDV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１を経て高電位電源線ＶＤＤの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。
【００５９】
このように、ノードＮ１の電圧VDDV1が高電位電源線ＶＤＤの電圧に変化すると、ノードＮ１にゲートが接続されたｎＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。
【００６０】
これにより、ノードＮ２の電圧VSSV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２を経て低電位電源線ＶＳＳの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。
【００６１】
ここで、バッファＤＦは、初段の電源遮断スイッチ（第１電源遮断スイッチＰＳＷ１）を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。また、電源遮断スイッチの極性（導電型）は、後述するように、第１電源遮断スイッチＰＳＷ１ｎチャネル型とし、第２電源遮断スイッチＰＳＷ２をｐチャネル型としてもよい。
【００６２】
なお、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２のスイッチング時間間隔ΔＴ１，ΔＴ２は、例えば、被電源遮断回路ＣＣ１，ＣＣ２と安定化容量Ｃｐ１，Ｃｐ２の電荷充放電時間と、電源遮断スイッチＰＳＷ１，ＰＳＷ２の閾値電圧により決まる。
【００６３】
図５および図６は、第１実施例が適用される集積回路装置の例を示す回路図であり、図５に示す第１例は、被電源遮断回路が論理回路の場合を示し、また、図６に示す第２例は、被電源遮断回路がメモリ（ＳＲＡＭ：Static Random Access Memory）の場合を示す。
【００６４】
すなわち、図５に示されるように、集積回路装置の第１例において、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、例えば、ＡＮＤゲート，ＮＡＮＤゲート，バッファおよびフリップフロップ等を有する論理回路とされている。
【００６５】
なお、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２を構成する論理回路は、図５のような回路に限定されず、様々な論理回路とすることができる。
【００６６】
また、図６に示されるように、集積回路装置の第２例において、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、例えば、ＳＲＡＭとされている。
【００６７】
ここで、図６では、１つのＳＲＡＭセル６つのトランジスタで構成され、それぞれワード線ＷＬ1〜ＷＬn+1により選択されたセルに対して相補のデータ線（ビット線）Ｄ1，Ｄ'1〜Ｄ（n+m），Ｄ'（n+m）を介してデータの読み出し／書き込みが行われる。
【００６８】
また、図６は、必要とされる容量（ｎ＋ｍ個のＳＲＡＭセル）を有するＳＲＡＭを、ｎ個のＳＲＡＭセルを有する第１被電源遮断回路ＣＣ１と、ｍ個のＳＲＡＭセルを有する第２被電源遮断回路ＣＣ２に分割した場合を示す。
【００６９】
なお、図６において、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、ＳＲＡＭとされているが、ＤＲＡＭやフラッシュメモリ等の他のメモリであってもよい。
【００７０】
さらに、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、上述した論理回路またはメモリに限定されるものではなく、論理回路およびメモリを両方とも含むもの、或いは、他の様々な回路であってもよいのはもちろんである。
【００７１】
図７および図８は、第１実施例が適用される集積回路装置の第３例および第４例のレイアウトを示す図である。
【００７２】
ここで、図７および図８において、メタル層１〜５（Metal１〜Metal５）は、基板側から順に設けられた金属層を示し、メタル層１，３，５の配線とメタル層２，４の配線は、直交するようになっている。すなわち、Metal１〜Metal５の数値が大きくなるほど、上層の金属配線を示す。さらに、図７では、メタル層３は図示されておらず、また、図８では、メタル層５は図示されていない。
【００７３】
図７に示す第１実施例が適用される集積回路装置の第３例のレイアウトでは、Metal４およびMetal５はチップ（集積回路装置）全体へ電源電圧（ＶＤＤ，ＶＳＳ）を供給のための電源幹線に使用され、また、Metal１は基本回路セルの給電線に使用されている。
【００７４】
さらに、第１電源遮断スイッチＰＳＷ１は、例えば、ＶＤＤ，ＶＳＳの電源幹線（Metal４，Metal５）の直下に配置され、そして、第２電源遮断スイッチＰＳＷ２は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１としても使用されるようになっている。
【００７５】
図８に示す第１実施例が適用される集積回路装置の第４例のレイアウトでは、第１および第２被電源遮断回路ＣＣ１，ＣＣ２、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２、並びに、安定化容量Ｃｐ１，Ｃｐ２が、それぞれ並列に複数設けられている。
【００７６】
なお、図７および図８に示すレイアウトにおいて、レイアウトを確認し易くするために第２被電源遮断回路ＣＣ２が、第１被電源遮断回路ＣＣ１よりも回路規模が小さく描かれている。
【００７７】
しかしながら、前述したように、第２被電源遮断回路ＣＣ２の回路規模を第１被電源遮断回路ＣＣ１の回路規模よりも大きくなるように回路分割を行って、第２電源遮断スイッチＰＳＷ２のゲート容量を大きくすることができる。
【００７８】
すなわち、第２被電源遮断回路ＣＣ２の回路規模に対応した第２電源遮断スイッチＰＳＷ２の大きなゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することで、Ｃｐ１の占有面積を低減することが可能になる。
【００７９】
図９は、図８に示す集積回路装置を図２の例と比較して示す図であり、図９（ａ）は、図２の例を適用した集積回路装置を示し、また、図９（ｂ）は、図８に示す集積回路装置を示す。なお、図９（ｂ）において、図８におけるメタル層３（Metal３）は、簡略化のために省略されている。
【００８０】
図９（ｂ）と図９（ａ）の比較から明らかなように、第１実施例が適用される集積回路装置では、第２電源遮断スイッチＰＳＷ２のゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用するようになっている。
【００８１】
これにより、図９（ａ）における第１被電源遮断回路ＣＣ１’の安定化容量Ｃｐ１’の占有面積を低減し、すなわち、ＭＯＳ容量の数を低減することができる。なお、図９（ｂ）では、図９（ａ）の安定化容量Ｃｐ１’のスペースに対して、第１電源遮断スイッチＰＳＷ１および安定化容量Ｃｐ１を設けるようになっている。
【００８２】
なお、図９（ｂ）は、図９（ａ）における電源遮断スイッチＰＳＷ１’のスペースに対して、新たな回路（ＮＡＮＤゲート）の領域ＩＳを設けることができる様子を示す。
【００８３】
ここで、図９（ａ）の集積回路装置では、第１被電源遮断回路ＣＣ１’および第２被電源遮断回路ＣＣ２’は、分割されずに１つの被電源遮断回路とされている。そして、バッファＤＦ’により駆動される電源遮断スイッチは、ＰＳＷ１’およびＰＳＷ２’の両方であるため、バッファＤＦ’は、図９（ｂ）の集積回路装置のバッファＤＦよりも大きな駆動能力が要求される。
【００８４】
なお、図９（ａ）に示す本実施例の集積回路装置では、第２電源遮断スイッチＰＳＷ２は、第１被電源遮断回路ＣＣ１と第１電源遮断スイッチＰＳＷ１の接続ノード（Ｎ１）の電圧VDDV1により制御される。すなわち、バッファＤＦは、第１電源遮断スイッチＰＳＷ１だけを駆動すればよいため、図９（ａ）のバッファＤＦ’よりも小さいサイズのものでよい。
【００８５】
このように、本実施例の集積回路装置によれば、第２電源遮断スイッチＰＳＷ２のゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することができるため、Ｃｐ１の占有面積を低減することが可能になる。また、バッファＤＦは、第１電源遮断スイッチＰＳＷ１だけを駆動すればよいため、大きな駆動能力が必要とされず、これも回路の占有面積を低減させることに繋がる。
【００８６】
具体的に、例えば、集積回路装置の内部容量を１０とし、電源遮断スイッチ（ＰＳＷ２）のゲート容量を１程度とすると、本実施例により、そのゲート容量の半分以上を安定化容量Ｃｐ１に代用した場合、総回路内部容量を５％〜１０％程度の削減が可能となる。
【００８７】
さらに、本実施例によれば、例えば、第１電源遮断スイッチＰＳＷ１をＶＤＤ，ＶＳＳの電源幹線（Metal４）の直下に配置すれば、設計が自由に行えるチップ上のスペースを増加することが可能となる。
【００８８】
図１０は、第２実施例の集積回路装置の要部を示す回路図であり、被電源遮断回路ＣＣおよび電源遮断スイッチＰＳＷをＮ個に分割した場合を示すものである。なお、上述した第１実施例の集積回路装置は、被電源遮断回路ＣＣおよび電源遮断スイッチＰＳＷを２個に分割した場合に対応する。また、図１０は、Ｎが偶数として描かれているが、奇数であってもよい。
【００８９】
図１０に示されるように、本第２実施例の集積回路装置は、バッファＤＦ、第１被電源遮断回路ＣＣ１〜第Ｎ被電源遮断回路ＣＣＮ、第１電源遮断スイッチＰＳＷ１〜第Ｎ電源遮断スイッチＰＳＷＮ、並びに、安定化容量Ｃｐ１〜ＣｐＮを有する。
【００９０】
ここで、奇数段の電源遮断スイッチＰＳＷ１，ＰＳＷ３，ＰＳＷ５，…は、ｐＭＯＳトランジスタとされ、また、偶数段の電源遮断スイッチＰＳＷ２，ＰＳＷ４，ＰＳＷ６，…は、ｎＭＯＳトランジスタとされている。すなわち、電源遮断スイッチを構成するＭＯＳトランジスタの導電型は、交互に変化するようになっている。
【００９１】
各被電源遮断回路ＣＣ１〜ＣＣＮおよび各電源遮断スイッチＰＳＷ１〜ＰＳＷＮは、それぞれ高電位電源線ＶＤＤと低電位電源線ＶＳＳとの間に直列に接続されている。
【００９２】
すなわち、奇数段において、ｐＭＯＳトランジスタＰＳＷ１，ＰＳＷ３，…のソースは高電位電源線にＶＤＤに接続され、ドレインは対応する被電源遮断回路ＣＣ１，ＣＣ３，…の高電位電源端子に接続される。なお、被電源遮断回路ＣＣ１，ＣＣ３，…の低電位電源端子は、低電位電源線にＶＳＳに接続される。
【００９３】
また、偶数段において、ｎＭＯＳトランジスタＰＳＷ２，ＰＳＷ４，…のソースは低電位電源線にＶＳＳに接続され、ドレインは対応する被電源遮断回路ＣＣ２，ＣＣ４，…の低電位電源端子に接続される。なお、被電源遮断回路ＣＣ２，ＣＣ４，…の高電位電源端子は、高電位電源線にＶＤＤに接続される。
【００９４】
ここで、初段の電源遮断スイッチＰＳＷ１のゲートには、バッファＤＦの出力が与えられ、また、２段目以降の電源遮断スイッチＰＳＷ２，ＰＳＷ３，…，ＰＳＷＮのゲートには、前段の被電源遮断回路の供給電圧が与えられる。
【００９５】
すなわち、２段目の電源遮断スイッチＰＳＷ２のゲートには、第１被電源遮断回路ＣＣ１と第１電源遮断スイッチＰＳＷ１の接続ノードＮ１における第１被電源遮断回路ＣＣ１の供給電圧VDDV1が印加される。
【００９６】
また、３段目の電源遮断スイッチＰＳＷ３のゲートには、第２被電源遮断回路ＣＣ２と第１電源遮断スイッチＰＳＷ２の接続ノードＮ２における第２被電源遮断回路ＣＣ２の供給電圧VSSV2が印加される。
【００９７】
同様に、例えば、偶数であるＮ段目の電源遮断スイッチＰＳＷＮのゲートには、第N-1被電源遮断回路ＣＣN-1と第N-1電源遮断スイッチＰＳＷN-1の接続ノードＮN-1における第N-1被電源遮断回路ＣＣN-1の供給電圧ＶＤＤＶN-1が印加される。
【００９８】
すなわち、被電源遮断回路ｉ（ｉ＝１，２，３，…，Ｎ）の供給電圧ＶＤＤＶｉ（ＶＳＳＶｉ）（ｉ＝１，２，３，…，Ｎ）が、電源遮断スイッチＰＳＷｉ（ｉ＝１，２，３，…，Ｎ）のドレインとＰＳＷｉ＋１のゲートに繋がっている。
【００９９】
ここで、電源遮断スイッチＰＳＷｉのサイズは、対応する被電源遮断回路ＣＣｉへ供給電圧ＶＤＤＶｉをＶＤＤ付近まで上昇、或いは、供給電圧ＶＳＳＶｉをＶＳＳ付近まで下降させるのに必要なサイズである。
【０１００】
なお、後述するように、奇数段の電源遮断スイッチＰＳＷ１，ＰＳＷ３，ＰＳＷ５，…をｎＭＯＳトランジスタとし、また、偶数段の電源遮断スイッチＰＳＷ２，ＰＳＷ４，ＰＳＷ６，…をｐＭＯＳトランジスタとしてもよい。
【０１０１】
本第２実施例の集積回路装置では、２段目以降の電源遮断スイッチＰＳＷ２〜ＰＳＷＮのゲート容量を、その前段の被電源遮断回路ＣＣ１〜ＣＣN-1の安定化容量Ｃｐ１〜ＣｐN-1として利用するようになっている。
【０１０２】
従って、例えば、第１（初段の）被電源遮断回路ＣＣ１の回路規模を２段目以降の被電源遮断回路ＣＣ２〜ＣＣＮよりも小さくして、第１電源遮断スイッチＰＳＷ１のゲート容量を小さく設定すると、利用できないゲート容量を小さくすることができる。
【０１０３】
これは、２段目以降の電源遮断スイッチＰＳＷ２〜ＰＳＷＮのゲート容量は、その前段の被電源遮断回路ＣＣ１〜ＣＣN-1の安定化容量Ｃｐ１〜ＣｐN-1に利用できるが、第１電源遮断スイッチＰＳＷ１のゲート容量は、他に利用できないからである。
【０１０４】
このように、２段目以降の電源遮断スイッチＰＳＷ２〜ＰＳＷＮのゲート容量を、その前段の被電源遮断回路ＣＣ１〜ＣＣN-1の安定化容量Ｃｐ１〜ＣｐN-1に利用することで、実際に設ける安定化容量のサイズを大幅に低減することが可能となる。
【０１０５】
図１１は、図１０に示す集積回路装置の動作を説明するための波形図である。図１１に示されるように、まず、スイッチ制御信号Ｖinが高レベル『Ｈ（ＶＤＤの電圧レベル）』から低レベル『Ｌ（ＶＳＳの電圧レベル）』に変化すると、バッファＤＦを介して駆動されるｐＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。
【０１０６】
これにより、ノードＮ１の電圧VDDV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１を経て高電位電源線ＶＤＤの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。
【０１０７】
このように、ノードＮ１の電圧VDDV1が高電位電源線ＶＤＤの電圧に変化すると、ノードＮ１にゲートが接続されたｎＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。
【０１０８】
これにより、ノードＮ２の電圧VSSV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２を経て低電位電源線ＶＳＳの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。
【０１０９】
さらに、ノードＮ２の電圧VSSV2が低電位電源線ＶＳＳの電圧に変化すると、ノードＮ２にゲートが接続されたｐＭＯＳトランジスタである第３電源遮断スイッチＰＳＷ３もオンする。
【０１１０】
これにより、ノードＮ３の電圧VDDV3は、第３電源遮断スイッチＰＳＷ３の所定のスイッチング時間間隔ΔＴ３を経て高電位電源線ＶＤＤの電圧に変化して、第３被電源遮断回路ＣＣ３に対して電源電圧が印加された状態となる。
【０１１１】
さらに、同様の処理を交互に繰り返すことで、最終段の第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が段階的に印加された状態となる。すなわち、ノードＮNの電圧VSSVNは、第Ｎ電源遮断スイッチＰＳＷＮの所定のスイッチング時間間隔（ΔＴＮ）を経て低電位電源線ＶＳＳの電圧に変化して、第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が印加された状態となる。
【０１１２】
ここで、バッファＤＦは、初段の電源遮断スイッチ（第１電源遮断スイッチＰＳＷ１）を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第１〜第Ｎ電源遮断スイッチＰＳＷ１〜ＰＳＷＮのスイッチング時間間隔ΔＴ１〜ΔＴＮは、例えば、被電源遮断回路ＣＣ１〜ＣＣＮと安定化容量Ｃｐ１〜ＣｐＮの電荷充放電時間と、電源遮断スイッチＰＳＷ１〜ＰＳＷＮの閾値電圧により決まる。
【０１１３】
以上、詳述したように、第１および第２実施例によれば、例えば、近年の多機能化に伴って回路（被電源遮断回路）が大規模化される集積回路装置において、その被電源遮断回路を分割してサイズの小さい電源遮断スイッチで制御する。そして、２段目以降の電源遮断スイッチのゲート容量を、その前段の被電源遮断回路の安定化容量に利用することで、集積回路装置の総回路面積を低減して低コスト化を可能とする。
【０１１４】
これは、将来的に製造テクノロジの微細化が進歩すると、回路の集積度が向上してますます電源を遮断制御する回路規模も大きくなるため、上述した効果の有用性は将来的にも大きくなるものと考えられる。なお、これらは、以下に説明する第３および第４実施例でも同様である。
【０１１５】
図１２は、第３実施例の集積回路装置の要部を示す回路図であり、また、図１３は、図１２に示す集積回路装置の動作を説明するための波形図である。
【０１１６】
ここで、図１２および図１３に示す第３実施例は、前述した図３および図４の第１実施例において、初段の第１電源遮断スイッチＰＳＷ１をｎＭＯＳトランジスタとしたものに対応する。この場合、第２電源遮断スイッチＰＳＷ２は、ｐＭＯＳトランジスタとなる。
【０１１７】
図１２および図１３に示されるように、まず、スイッチ制御信号Ｖinが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、バッファＤＦを介して駆動されるｎＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。
【０１１８】
これにより、ノードＮ１の電圧VSSV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１’を経て低電位電源線ＶＳＳの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。
【０１１９】
このように、ノードＮ１の電圧VSSV1が低電位電源線ＶＳＳの電圧に変化すると、ノードＮ１にゲートが接続されたｐＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。
【０１２０】
これにより、ノードＮ２の電圧VDDV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２’を経て高電位電源線ＶＤＤの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。
【０１２１】
ここで、バッファＤＦは、第１電源遮断スイッチＰＳＷ１を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２のスイッチング時間間隔ΔＴ１’，ΔＴ２’は、例えば、被電源遮断回路ＣＣ１，ＣＣ２と安定化容量Ｃｐ１，Ｃｐ２の電荷充放電時間と、電源遮断スイッチＰＳＷ１，ＰＳＷ２の閾値電圧により決まる。
【０１２２】
このように、本第３実施例の集積回路装置は、前述した第１実施例において、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２の導電型、並びに、各信号レベルを反転したものに対応する。
【０１２３】
なお、第２電源遮断スイッチＰＳＷ２のゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１に利用するのは、第１実施例と同様なのはいうまでもない。
【０１２４】
図１４は、第４実施例の集積回路装置の要部を示す回路図であり、また、図１５は、図１４に示す集積回路装置の動作を説明するための波形図である。
【０１２５】
ここで、図１４および図１５に示す第４実施例は、前述した図１０および図１１の第３実施例において、初段の第１電源遮断スイッチＰＳＷ１をｎＭＯＳトランジスタとしたものに対応する。
【０１２６】
すなわち、奇数段の電源遮断スイッチＰＳＷ１，ＰＳＷ３，…をｎＭＯＳトランジスタとし、偶数段の電源遮断スイッチＰＳＷ２，ＰＳＷ３，…をｐＭＯＳトランジスタとしたものに対応する。
【０１２７】
図１４および図１５に示されるように、まず、スイッチ制御信号Ｖinが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、バッファＤＦを介して駆動されるｎＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。
【０１２８】
これにより、ノードＮ１の電圧VSSV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１’を経て低電位電源線ＶＳＳの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。
【０１２９】
このように、ノードＮ１の電圧VSSV1が低電位電源線ＶＳＳの電圧に変化すると、ノードＮ１にゲートが接続されたｐＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。
【０１３０】
これにより、ノードＮ２の電圧VDDV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２’を経て高電位電源線ＶＤＤの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。
【０１３１】
さらに、ノードＮ２の電圧VDDV2が高電位電源線ＶＤＤの電圧に変化すると、ノードＮ２にゲートが接続されたｎＭＯＳトランジスタである第３電源遮断スイッチＰＳＷ３もオンする。
【０１３２】
これにより、ノードＮ３の電圧VSSV3は、第３電源遮断スイッチＰＳＷ３の所定のスイッチング時間間隔ΔＴ３’を経て低電位電源線ＶＳＳの電圧に変化して、第３被電源遮断回路ＣＣ３に対して電源電圧が印加された状態となる。
【０１３３】
さらに、同様の処理を交互に繰り返すことで、最終段の第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が段階的に印加された状態となる。すなわち、ノードＮNの電圧VSSVNは、第Ｎ電源遮断スイッチＰＳＷＮの所定のスイッチング時間間隔（ΔＴＮ’）を経て低電位電源線ＶＳＳの電圧に変化して、第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が印加された状態となる。
【０１３４】
なお、前述した第２実施例を示す図１０では、Ｎを偶数と仮定して、ｐＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１に対して、第Ｎ電源遮断スイッチＰＳＷＮをｎＭＯＳトランジスタとして描いたが、図１４では、Ｎを奇数としている。
【０１３５】
すなわち、第４実施例を示す図１４では、Ｎを奇数と仮定して、ｎＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１に対して、第Ｎ電源遮断スイッチＰＳＷＮもｎＭＯＳトランジスタとして描いている。このように、Ｎは、２以上の整数であれば、偶数でも奇数でもよい。
【０１３６】
ここで、バッファＤＦは、第１電源遮断スイッチＰＳＷ１を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第１〜第Ｎ電源遮断スイッチＰＳＷ１〜ＰＳＷＮのスイッチング時間間隔ΔＴ１’〜ΔＴＮ’は、例えば、被電源遮断回路ＣＣ１〜ＣＣＮと安定化容量Ｃｐ１〜ＣｐＮの電荷充放電時間と、電源遮断スイッチＰＳＷ１〜ＰＳＷＮの閾値電圧により決まる。
【０１３７】
このように、本第４実施例の集積回路装置は、前述した第２実施例において、電源遮断スイッチＰＳＷ１，ＰＳＷ２，ＰＳＷ３，…の導電型、並びに、各信号レベルを反転したものに対応する。
【０１３８】
なお、２段目以降の電源遮断スイッチＰＳＷ２，ＰＳＷ３，ＰＳＷ４，…のゲート容量を、その前段の被電源遮断回路ＣＣ１，ＣＣ２，ＣＣ３，…の安定化容量Ｃｐ１，Ｃｐ２，Ｃｐ３，…に利用するのは、第２実施例と同様なのはいうまでもない。
【０１３９】
以下、電源遮断スイッチを構成するＭＯＳトランジスタの導電型、並びに、各電源遮断スイッチの要件について考察する。
【０１４０】
まず、電源遮断スイッチＰＳＷ１，ＰＳＷ２，ＰＳＷ３，…のサイズについて考察する。初段の第１電源遮断スイッチＰＳＷ１は、前述したように、被電源遮断回路の安定化容量Ｃｐとして利用することができない。そこで、集積回路装置の回路面積増大によるコストの増加の問題を考えると、第１電源遮断スイッチＰＳＷ１のサイズは、小さい方が好ましい。
【０１４１】
一方、２段目以降、例えば、第２電源遮断スイッチＰＳＷ２は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用できるため、第２電源遮断スイッチのサイズが大きいのは問題ない。
【０１４２】
すなわち、２段目以降の電源遮断スイッチは、回路ドメインのＶＤＤ−ＶＳＳＶ間、或いは、ＶＤＤＶ−ＶＳＳ間に接続することで安定化容量として使うことができるが、初段の第１電源遮断スイッチＰＳＷ１のゲートは、バッファＤＦに繋がなければならない。
【０１４３】
このように、第１電源遮断スイッチＰＳＷ１は、安定化容量Ｃｐとしては使用することができない。これに対して、例えば、第２電源遮断スイッチＰＳＷ２のサイズを大きくしてゲート容量を増大すると、その分だけ、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１のサイズを低減することができる。
【０１４４】
次に、電源遮断スイッチＰＳＷの導電型について考察する。電源遮断スイッチＰＳＷ１，ＰＳＷ２，ＰＳＷ３，…のサイズは、例えば、被電源遮断回路ＣＣ１，ＣＣ２，ＣＣ３，…に対して電源電圧（ＶＤＤ，ＶＳＳ）を供給できるようなオン抵抗になるサイズとして決まる。
【０１４５】
ところで、オン抵抗を一定とした条件で比較すると、ｎＭＯＳトランジスタよりもｐＭＯＳトランジスタの方が２〜３倍サイズが大きい。
【０１４６】
そのため、第１電源遮断スイッチＰＳＷ１をｎＭＯＳトランジスタとした方が、そのサイズ（ＰＳＷ１）を小さくすることができ、そして、第２電源遮断スイッチＰＳＷ２をｐＭＯＳトランジスタとした方が、そのサイズ（ＰＳＷ２）を大きくすることができる。
【０１４７】
従って、上述した第１電源遮断スイッチＰＳＷ１は他の安定化容量Ｃｐとして利用することができず、そのサイズは小さい方がよいという点を考慮すると、第１電源遮断スイッチＰＳＷ１は、ｎＭＯＳトランジスタとした方が好ましい。
【０１４８】
すなわち、同じオン抵抗でもサイズの小さいｎＭＯＳトランジスタを、他の安定化容量Ｃｐとして利用することができない第１電源遮断スイッチＰＳＷ１に適用する。そして、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することができる第２電源遮断スイッチＰＳＷ２に対しては、ｎＭＯＳトランジスタよりも同じオン抵抗でサイズが大きい（ゲート容量が大きい）ｐＭＯＳトランジスタを適用する。
【０１４９】
これにより、ｐＭＯＳトランジスタの第２電源遮断スイッチＰＳＷ２による大きなゲート容量を、第１電源遮断スイッチＰＳＷ１の安定化容量Ｃｐ１として利用することで、トランジスタのサイズによる特性を有効に生かすことが可能になる。これにより、集積回路装置の回路面積を有効に利用することが可能になり、コスト的にも有利となる。
【０１５０】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置であって、
奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第１導電型の第１ＭＯＳトランジスタであり、
偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタであり、
前記偶数段の前記第２ＭＯＳトランジスタのゲートが、当該偶数段の前段の奇数段における前記第１ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続されることを特徴とする集積回路装置。
【０１５１】
（付記２）
初段を除く前記奇数段の前記第１ＭＯＳトランジスタのゲートが、当該奇数段の前段の偶数段における前記第２ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続されることを特徴とする付記１に記載の集積回路装置。
【０１５２】
（付記３）
各々の前記被電源遮断回路は、第２電源端子を含み、
前記集積回路装置は、各々の前記被電源遮断回路における前記第１および第２電源端子間に設けられた安定化容量を有する、
ことを特徴とする付記１または２に記載の集積回路装置。
【０１５３】
（付記４）
前記第１ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタのソースは、前記高電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記低電位電源線に接続されることを特徴とする付記１乃至付記３のいずれか１項に記載の集積回路装置。
【０１５４】
（付記５）
前記第１ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタのソースは、前記低電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記高電位電源線に接続されることを特徴とする付記１乃至付記３のいずれか１項に記載の集積回路装置。
【０１５５】
（付記６）
前記集積回路装置は、さらに、
初段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチのスイッチングを制御するスイッチ制御回路を含む、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の集積回路装置。
【０１５６】
（付記７）
初段を除く各段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチのスイッチングは、当該各段の前記被電源遮断回路の前段における前記電源遮断スイッチのスイッチングに従って制御される、
ことを特徴とする付記６に記載の集積回路装置。
【０１５７】
（付記８）
前記スイッチ制御回路により、前記初段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチがオン制御されるとき、前記初段を除く各段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチもオン制御される、
ことを特徴とする付記７に記載の集積回路装置。
【０１５８】
（付記９）
前記被電源遮断回路は、少なくとも１つ以上の論理ゲートまたはメモリを含む、
ことを特徴とする付記１乃至付記８のいずれか１項に記載の集積回路装置。
【０１５９】
（付記１０）
初段の前記電源遮断スイッチのトランジスタサイズは、２段目の前記電源遮断スイッチのトランジスタサイズよりも小さい、
ことを特徴とする付記１乃至付記９のいずれか１項に記載の集積回路装置。
【符号の説明】
【０１６０】
１００    集積回路装置（ＬＳＩ）
１０１〜１０６    回路ブロック
１０７    電源管理部（ＰＭＵ：スイッチ制御回路）
ＣＣ，ＣＣ１，ＣＣ２，ＣＣ３，…    被電源遮断回路
Ｃｐ，Ｃｐ１，Ｃｐ２，Ｃｐ３，…    安定化容量
ＤＦ    バッファ（スイッチ制御回路）
ＰＳＷ，ＰＳＷ１，ＰＳＷ２，ＰＳＷ３，…    電源遮断スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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