(57)【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜上に設けられる結晶性シリコンからなる第一半導体膜と、前記絶縁膜上で前記第一半導体膜を被覆する非晶質シリコンからなる第二半導体膜と、
前記第二半導体膜の少なくとも一部領域を覆う保護膜と、
前記保護膜を挟んでチャネル長方向に対向する一対の不純物半導体膜と、
前記一対の不純物半導体膜上に形成されたソース電極及びドレイン電極と、
を備え、
前記第二半導体膜は、前記第一半導体膜と重なっている積層領域と前記第一半導体膜と重なっていない単層領域とを有し、
前記積層領域の一方の端部と前記第二半導体膜の前記単層領域との境界は前記保護膜端部よりも内側に位置し、前記積層領域の他方の端部は前記一対の不純物半導体膜における一方の不純物半導体膜の下面側に位置し、
前記一対の不純物半導体膜における他方の不純物半導体膜の下面側には、前記第二半導体膜の前記単層領域が位置していることを特徴とするトランジスタ。
【請求項２】
前記積層領域の前記一方の端部は前記保護膜端部よりも０．２〜２μｍ内側に位置していることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記保護膜のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さ以下となることを特徴とする請求項１又は２に記載のトランジスタ。
【請求項４】
当該トランジスタは、前記一対の不純物半導体膜の前記他方の不純物半導体膜側の前記単層領域から前記積層領域を通じて前記一方の不純物半導体膜側の前記単層領域に向かう一方向に電流を流す駆動素子として用いられることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
ゲート電極が形成された基板を被覆する絶縁膜上における、前記ゲート電極の上方に対応する位置に少なくとも一方の端部を配し、結晶性シリコンからなる第一半導体膜を形成する第一半導体膜形成工程と、
非晶質シリコンからなる第二半導体層を、前記第一半導体膜に重ねて前記絶縁膜上に成膜して、前記第二半導体膜が前記第一半導体膜に重なっている積層領域と前記第一半導体膜と重なっていない単層領域とを有するように形成する第二半導体層成膜工程と、
前記ゲート電極の上方に位置し、前記第二半導体層の前記積層領域上に、保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、不純物半導体層を成膜し、前記不純物半導体層及び前記半導体層をパターニングして、前記保護膜を挟んでチャネル長方向に対向する一対の不純物半導体膜と、その下に配される第二半導体膜と、を形成する半導体膜形成工程と、
前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成するソース・ドレイン形成工程と、
を備え、
前記積層領域の一方の端部と前記第二半導体膜の前記単層領域との境界が前記保護膜端部よりも内側に位置し、前記積層領域の他方の端部が前記一対の不純物半導体膜における一方の不純物半導体膜の下面側に位置し、前記一対の不純物半導体膜における他方の不純物半導体膜の下面側に前記第二半導体膜の前記単層領域が位置するように設けられることを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ及びトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来のトランジスタ（例えば、トランジスタ；Thin Film Transistor）において、チャネル領域が形成される半導体層には一般的に、非晶質シリコン（アモルファスシリコン）が用いられる。
また、トランジスタのオン電流を向上させることを目的に、半導体層に結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン：結晶粒径が概ね５０〜１００ｎｍの結晶性（多結晶）シリコン）を用いる試みが行われているが、結晶性シリコンを用いた場合には、リーク電流が増大してしまうという問題がある。
これは、結晶性シリコンからなる半導体層の表面には凹凸が多く、その半導体層上に形成されるチャネル保護膜との界面がその凹凸により乱れてしまうことが、界面リーク電流の発生原因となるためである。
このリーク電流を低減させるために、非晶質シリコン層と結晶性シリコン層を積層してなる半導体層をトランジスタに適用する技術が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１６７０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１の場合、例えば、図２４（ａ）（ｂ）に示すように、結晶性シリコン層５６１を非晶質シリコン層５６２で覆うことにより、半導体層５６ｂの表面凹凸を抑えてチャネル保護膜５６ｄとの界面の乱れを低減することはできるものの、電界が集中する半導体層５６ｂのドレイン端側で空乏化される範囲に結晶性シリコン層５６１が含まれ、その空乏化された結晶性シリコン層５６１が電流経路に含まれるため、そこでリーク電流が発生してしまうことがあった。これは結晶性シリコンには内在する電気的欠陥が多く、電界集中により空乏化された結晶性シリコン層５６１において、その欠陥を核にホールエレクトロンペア（電子正孔対）が発生してしまうことが、リーク電流の原因となるためである。
【０００５】
本発明の課題は、オン電流の向上とリーク電流の低減を図ることである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の一の態様は、トランジスタであって、
基板上に形成されたゲート電極と、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜上に設けられる結晶性シリコンからなる第一半導体膜と、前記絶縁膜上で前記第一半導体膜を被覆する非晶質シリコンからなる第二半導体膜と、
前記第二半導体膜の少なくとも一部領域を覆う保護膜と、
前記保護膜を挟んでチャネル長方向に対向する一対の不純物半導体膜と、
前記一対の不純物半導体膜上に形成されたソース電極及びドレイン電極と、
を備え、
前記第二半導体膜は、前記第一半導体膜と重なっている積層領域と前記第一半導体膜と重なっていない単層領域とを有し、
前記積層領域の一方の端部と前記第二半導体膜の前記単層領域との境界は前記保護膜端部よりも内側に位置し、前記積層領域の他方の端部は前記一対の不純物半導体膜における一方の不純物半導体膜の下面側に位置し、
前記一対の不純物半導体膜における他方の不純物半導体膜の下面側には、前記第二半導体膜の前記単層領域が位置していることを特徴とする。
好ましくは、前記積層領域の前記一方の端部は前記保護膜端部よりも０．２〜２μｍ内側に位置している。
好ましくは、前記保護膜のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さ以下となる。
当該トランジスタは、前記一対の不純物半導体膜の前記他方の不純物半導体膜側の前記単層領域から前記積層領域を通じて前記一方の不純物半導体膜側の前記単層領域に向かう一方向に電流を流す駆動素子として用いられる。
【０００７】
また、本発明の他の態様は、トランジスタの製造方法であって、
ゲート電極が形成された基板を被覆する絶縁膜上における、前記ゲート電極の上方に対応する位置に少なくとも一方の端部を配し、結晶性シリコンからなる第一半導体膜を形成する第一半導体膜形成工程と、
非晶質シリコンからなる第二半導体層を、前記第一半導体膜に重ねて前記絶縁膜上に成膜して、前記第二半導体膜が前記第一半導体膜に重なっている積層領域と前記第一半導体膜と重なっていない単層領域とを有するように形成する第二半導体層成膜工程と、
前記ゲート電極の上方に位置し、前記第二半導体層の前記積層領域上に、保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、不純物半導体層を成膜し、前記不純物半導体層及び前記半導体層をパターニングして、前記保護膜を挟んでチャネル長方向に対向する一対の不純物半導体膜と、その下に配される第二半導体膜と、を形成する半導体膜形成工程と、
前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成するソース・ドレイン形成工程と、
を備え、
前記積層領域の一方の端部と前記第二半導体膜の前記単層領域との境界が前記保護膜端部よりも内側に位置し、前記積層領域の他方の端部が前記一対の不純物半導体膜における一方の不純物半導体膜の下面側に位置し、前記一対の不純物半導体膜における他方の不純物半導体膜の下面側に前記第二半導体膜の前記単層領域が位置するように設けられることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、トランジスタにおけるオン電流の向上とリーク電流の低減を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】ＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】トランジスタの製造過程におけるゲート形成工程を示す説明図である。
【図８】トランジスタの製造過程における二層成膜工程を示す説明図である。
【図９】トランジスタの製造過程において第一絶縁膜上に形成された半導体層に施すパターニングに関する説明図である。
【図１０】トランジスタの製造過程において半導体層上に形成されたレジストを示す説明図である。
【図１１】トランジスタの製造過程における第一半導体膜形成工程を示す説明図である。
【図１２】トランジスタの製造過程における半導体層成膜工程を示す説明図である。
【図１３】トランジスタの製造過程における保護絶縁膜成膜工程を示す説明図である。
【図１４】トランジスタの製造過程における保護膜形成工程を示す説明図である。
【図１５】トランジスタの製造過程における不純物半導体層成膜工程を示す説明図である。
【図１６】トランジスタの製造過程における半導体膜形成工程を示す説明図である。
【図１７】トランジスタの製造過程におけるソース・ドレイン形成工程を示す説明図である。
【図１８】３つのトランジスタを１画素に備えるＥＬパネルの回路を示した回路図である。
【図１９】表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。
【図２０】表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図２１】表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図２２】空乏層に関する説明図であり、トランジスタ構造（ａ）、半導体層における反転層（ｂ）、空乏層の幅（ｃ）について示している。
【図２３】スイッチトランジスタの電流経路に関する説明図（ａ）と、電流経路において空乏化される範囲を示す説明図（ｂ）である。
【図２４】従来技術のトランジスタにおける電流経路に関する説明図（ａ）と、電流経路において空乏化される範囲を示す説明図（ｂ）である。
【発明を実施するための形態】
【００１０】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１１】
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１２】
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
【００１３】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。
【００１４】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、トランジスタであるスイッチトランジスタ５と、トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。
【００１５】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。
【００１６】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
【００１７】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００１８】
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００１９】
図４〜図６に示すように、トランジスタ基板１０上の一面にゲート絶縁膜となる第一絶縁膜１１が成膜されており、その第一絶縁膜１１の上に第二絶縁膜１２が成膜されている。信号線３は第一絶縁膜１１とトランジスタ基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。
【００２０】
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造のトランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。
【００２１】
ゲート電極５ａは、トランジスタ基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、第一絶縁膜１１上に形成された結晶性シリコンからなる第一半導体膜５１と、第一絶縁膜１１上で第一半導体膜５１を被覆するように形成された非晶質シリコンからなる第二半導体膜５２と、を有しており、この半導体膜５ｂにチャネルが形成される。なお、第一半導体膜５１と第二半導体膜５２とが重なっている積層領域は、半導体膜５ｂにおけるゲート電極５ａの上方に位置しており、この積層領域の両側がそれぞれ第二半導体膜５２の単層領域となっている。
また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。チャネル保護膜５ｄは、半導体膜５ｂにおける第一半導体膜５１と第二半導体膜５２とが重なった積層領域を覆い、そのチャネル保護膜５ｄの両端側は、積層領域寄りの単層領域である第二半導体膜５２の一部を覆っている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部側の第二半導体膜５２の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部側の第二半導体膜５２の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されており、不純物半導体膜５ｆ，５ｇは、半導体膜５ｂ上であってチャネル保護膜５ｄを挟んで対向する配置に形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンからなる。
【００２２】
このように、ＥＬパネル１において駆動素子として用いられるスイッチトランジスタ５は、図６に示すように、第一半導体膜５１とその第一半導体膜５１を被覆する第二半導体膜５２とにより構成される半導体膜５ｂを有している。この半導体膜５ｂにおける中央側に、第一半導体膜５１と第二半導体膜５２とが重なった積層領域が位置しており、不純物半導体膜５ｆ，５ｇがチャネル保護膜５ｄを挟んで対向する方向に沿う積層領域の両側に第二半導体膜５２の単層領域が位置している。
また、スイッチトランジスタ５のチャネル保護膜５ｄは、半導体膜５ｂにおける第一半導体膜５１部分に相当する積層領域を覆いつつ、そのチャネル保護膜５ｄの両端側で、積層領域側の単層領域である第二半導体膜５２の一部を覆っている。また、半導体膜５ｂにおける単層領域は、不純物半導体膜５ｆ，５ｇに覆われている。
つまり、半導体膜５ｂにおける第一半導体膜５１と第二半導体膜５２とが重なった積層領域は、チャネル保護膜５ｄの下面側に位置し、半導体膜５ｂにおける単層領域は、積層領域の両側であって不純物半導体膜５ｆ，５ｇの下面側に位置しており、半導体膜５ｂにおける積層領域の両端と単層領域との境界は、チャネル保護膜５ｄの下面側に位置している。
そして、ゲート電極５ａの上方に位置するチャネル保護膜５ｄの長さであって、一対の不純物半導体膜５ｆ，５ｇが対向する方向（チャネル長方向）に沿う長さは、半導体膜５ｂにおける積層領域である第一半導体膜５１部分の長さより長く、ゲート電極５ａの長さ以下となるように形成されている。
なお、第一半導体膜５１部分に相当する積層領域の端部は、チャネル保護膜５ｄの端部よりもチャネル長方向に、片端０．２〜２μｍ程度ずつ内側に位置していることが好ましい。
【００２３】
そして、チャネル領域となる半導体膜５ｂは、結晶性シリコンからなる第一半導体膜５１と、非晶質シリコンからなる第二半導体膜５２とを有しているが、ソース・ドレイン領域となる不純物半導体膜５ｆ，５ｇは、半導体膜５ｂにおける第二半導体膜５２の単層領域と接しており、第一半導体膜５１とは直接接触していない。
不純物半導体膜５ｆ，５ｇが、結晶性シリコンからなる第一半導体膜５１と接触せずに、非晶質シリコンからなる第二半導体膜５２と接して半導体膜５ｂと電気的に接続するので、不純物半導体膜５ｆ，５ｇが結晶性シリコン部分と直接接触する場合に比べて、リーク電流が発生し難くなっている。
更に、第一半導体膜５１は第二半導体膜５２で覆われており、第一半導体膜５１の表面の凹凸が第二半導体膜５２によってカバーされているため、半導体層５ｂ上に形成されるエッチングストッパとしてのチャネル保護膜５ｄとの界面の乱れが抑えられるので、半導体層５ｂとチャネル保護膜５ｄとの界面でのリーク電流の発生が低減されている。
【００２４】
そして、スイッチトランジスタ５は、図３、図４に示すように、ドレイン電極５ｈが信号線３に接続されて、ソース電極５ｉが駆動トランジスタ６のゲート電極６ａに接続されており、ＥＬ素子８を発光させるためのスイッチングに伴うソース・ドレイン間の電流の向きが定まっていないが、不純物半導体膜５ｆ，５ｇが共に結晶性シリコンからなる第一半導体膜５１と直接接触していないので、結晶性シリコン内の欠陥に起因する電子的欠陥の発生が抑えられる。
それによって、ドレイン電極５ｈおよび不純物半導体膜５ｆからソース電極５ｉおよび不純物半導体膜５ｇへの電流（一方の単層領域から積層領域を通じて他方の単層領域に向かう電流）が半導体膜５ｂに流れる場合であっても、ソース電極５ｉおよび不純物半導体膜５ｇからドレイン電極５ｈおよび不純物半導体膜５ｆへの電流（他方の単層領域から積層領域を通じて一方の単層領域に向かう電流）が半導体膜５ｂに流れる場合であっても、それぞれリーク電流の発生を抑えた好適な電流制御が可能となっている。
そして、半導体膜５ｂの積層領域における電流経路が、結晶性シリコンからなる第一半導体膜５１側にとられることで、オン電流の向上が図られている。
【００２５】
ここで、第一半導体膜５１部分に相当する積層領域の端部が、チャネル保護膜５ｄの端部よりもチャネル長方向に、片端０．２〜２μｍ程度ずつ内側に位置するメリットについて説明する。
例えば、図２２（ａ）に模式的に示すトランジスタにおいて、ゲート（Ｇ）に−２０Ｖの負バイアスをかけた際（図２２（ｂ）参照）、チャネル中のホール濃度（ｎｈ）は、以下のように求められる。
Ｑ＝ＣＶ
＝（１／ｄ）×ε・ε0×２０
＝（１／４Ｅ−５）×（６．５×８．８６Ｅ−１４）×２０
＝２．８８Ｅ−７［Ｃ］
図２２（ｂ）に示すように、半導体層（ａ−Ｓｉ）に５０［Å］の反転層が生成しているとし、ホールの電荷が１．６Ｅ−１９であるとすると、
ｎｈ＝Ｑ／｛（１．６Ｅ−１９）×（５Ｅ−７）｝
＝３．６Ｅ１８［／ｃｍ３］
これに対し、不純物半導体層（ｎ＋）における電子濃度（ｎｅ）は、１Ｅ−２０［／ｃｍ３］のオーダである。（例えば、不純物半導体の成膜時のガス流量が、ＳｉＨ４／Ｈ２／ＰＨ３＝３０／２４０／６０［ｓｃｃｍ］、Ｓｉの格子定数が５．４３［Å］で原子密度が６．２５Ｅ２１［／ｃｍ３］の場合。）
そして、ホール濃度（ｎｈ）と電子濃度（ｎｅ）の差が大きいので、図２２（ｃ）に示す空乏層の幅Ｗは、周知の片側階段接合で近似でき、以下の数１に示す式で求めることができる。
【００２６】
【数１】
0005458770.tif 000002
【００２７】
そして、Ｋｓ＝１１．７、ε0＝８．８６Ｅ−１８［Ｆ／μｍ］、ｑ＝１．６Ｅ−１９［Ｃ］、ＮＡ＝ｎｈ＝３．６Ｅ１８［／ｃｍ３］＝３．６Ｅ６［／μｍ３］、φＢ＝０．７［Ｖ］、ソース・ドレイン電圧Ｖ＝１０［Ｖ］であると、数１に示す式によりＷ≒０．０６＜０．１［μｍ］と、半導体層（ａ−Ｓｉ）における空乏層の幅Ｗを見積もることができる。
【００２８】
このように電界が集中する半導体層のドレイン端側で空乏化される空乏層の幅Ｗは、０．１［μｍ］以下であるので、図２３（ａ）（ｂ）に示すように、第一半導体膜５１部分に相当する積層領域の端部が、チャネル保護膜５ｄの端部よりもチャネル長方向に０．２［μｍ］内側に位置していれば、その空乏化される範囲には積層領域が含まれなくなり、空乏化される半導体層部分は、内在欠陥の少ない非晶質シリコンからなる第二半導体膜５２で構成されるようになるので、結晶性シリコンの電子的欠陥に起因するリーク電流の発生を低減することができるのである。
また、オン時のチャネル抵抗を考えると、一般的なＴＦＴのチャネル長は１０［μｍ］程度であるので、チャネル領域に占める第二半導体膜５２（単層領域）の形成領域は片側２［μｍ］（両側で４［μｍ］）程度であることが、オン電流の低下を防ぐ観点からみて好ましい。つまり、チャネル領域に占める、第一半導体膜５１（積層領域）の割合が６割以上あることが、オン電流を高めるために必要であるので、第二半導体膜５２（単層領域）の形成領域の上限である２［μｍ］が、積層領域の端部がチャネル保護膜５ｄの端部よりも内側に入り込む上限値となる。
以上の考察から、第一半導体膜５１部分に相当する積層領域の端部が、チャネル保護膜５ｄの端部よりもチャネル長方向に０．２［μｍ］以上、２［μｍ］以下の寸法で内側に位置するようにスイッチトランジスタ５を形成すれば、結晶性シリコンの電子的欠陥に起因するリーク電流の低減を好適に図ることが可能になるのである。
【００２９】
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造のトランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。
【００３０】
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様にトランジスタ基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが設けられており、この半導体膜６ｂが第一絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂは、例えば、第一絶縁膜１１上に形成された結晶性シリコンからなる第一半導体膜６１と、第一絶縁膜１１上で第一半導体膜６１を被覆するように形成された非晶質シリコンからなる第二半導体膜６２と、を有しており、この半導体膜６ｂにチャネルが形成される。なお、第一半導体膜６１と第二半導体膜６２とが重なっている積層領域は、半導体膜６ｂにおけるゲート電極６ａの上方中央側から不純物半導体膜６ｇ側の範囲に位置しており、この積層領域の両側がそれぞれ第二半導体膜６２の単層領域となっている。なお、積層領域の一端側であり不純物半導体膜６ｇの下面側が比較的小さな単層領域となっており、積層領域の他端側であり不純物半導体膜６ｆの下面側が比較的大きな単層領域となっている。
また、半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。チャネル保護膜６ｄは、ゲート電極６ａの上方であって、半導体膜６ｂにおける中央側に位置する第一半導体膜６１と第二半導体膜６２とが重なった積層領域部分を覆い、そのチャネル保護膜６ｄの一端側は積層領域上にあり、チャネル保護膜６ｄの他端側は、比較的大きな単層領域の一部を覆っている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部側の積層領域と第二半導体膜６２の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部側の第二半導体膜６２の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されており、不純物半導体膜６ｆ，６ｇは、半導体膜６ｂ上であってチャネル保護膜６ｄを挟んで対向する配置に形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、第二絶縁膜１２によって覆われるようになっている。
【００３１】
このように、ＥＬパネル１において駆動素子として用いられる駆動トランジスタ６は、図５に示すように、第一半導体膜６１とその第一半導体膜６１を被覆する第二半導体膜６２とにより構成される半導体膜６ｂを有している。この半導体膜６ｂにおける中央側のチャネル保護膜６ｄ側から、半導体膜６ｂの一端側である不純物半導体膜６ｇ側にかけて、第一半導体膜６１と第二半導体膜６２とが重なった積層領域が位置しており、不純物半導体膜６ｆ，６ｇがチャネル保護膜６ｄを挟んで対向する方向に沿う積層領域の両側に第二半導体膜６２の単層領域が位置している。なお、一方の不純物半導体膜６ｇの下面側に比較的小さな単層領域が位置し、他方の不純物半導体膜６ｆの下面側に比較的大きな単層領域が位置している。
また、駆動トランジスタ６のチャネル保護膜６ｄは、ゲート電極６ａの上方に位置する積層領域部分を覆いつつ、そのチャネル保護膜６ｄの他端部で不純物半導体膜６ｆ側の比較的大きな単層領域の一部を覆っている。また、チャネル保護膜６ｄで覆われない一端側の積層領域部分と半導体膜６ｂにおける比較的小さな単層領域は、不純物半導体膜６ｇに覆われており、半導体膜６ｂにおける比較的大きな単層領域は、不純物半導体膜６ｆに覆われている。
つまり、半導体膜６ｂにおける第一半導体膜６１と第二半導体膜６２とが重なった積層領域はチャネル長方向に沿い、チャネル保護膜６ｄのチャネル領域内の下面側から一対の不純物半導体膜における一方の不純物半導体膜６ｇの下面側に位置し、半導体膜６ｂにおける比較的小さな単層領域は、一対の不純物半導体膜における他方の不純物半導体膜６ｇの下面側に位置している。また、半導体膜６ｂにおける比較的大きな単層領域は、一対の不純物半導体膜における他方の不純物半導体膜６ｆの下面側に位置している。
なお、積層領域の一端と比較的小さな単層領域との境界は、一方の不純物半導体膜６ｇの下面側に位置し、積層領域の他端と比較的大きな単層領域との境界は、チャネル保護膜６ｄのチャネル領域内の下面側に位置している。特に、第一半導体膜６１部分に相当する積層領域の他端部は、チャネル保護膜６ｄの端部よりもチャネル長方向に、０．２〜２μｍ程度内側に位置していることが好ましい。この積層領域の他端部がチャネル保護膜６ｄの端部よりもチャネル長方向に０．２〜２μｍ程度内側に位置することで、リーク電流の低減が図られるメリットは上述したスイッチトランジスタ５の場合と同様であるので、説明は省略する。
また、半導体膜６ｂにおける一対の不純物半導体膜６ｆ，６ｇが対向する方向に沿う積層領域の長さは、スイッチトランジスタ５の半導体膜５ｂの積層領域の長さより長い。
【００３２】
そして、チャネル領域となる半導体膜６ｂは、結晶性シリコンからなる第一半導体膜６１と、非晶質シリコンからなる第二半導体膜６２とを有しているが、ソース・ドレイン領域となる不純物半導体膜６ｆ，６ｇは、半導体膜６ｂにおける第二半導体膜６２と接しており、第一半導体膜６１とは直接接触していない。特に、積層領域の他端と比較的大きな単層領域との境界は、チャネル保護膜６ｄのチャネル領域内の下面側に位置しており、不純物半導体膜６ｆの下面側には、結晶性シリコンからなる第一半導体膜６１が配されていない。
ここで、不純物半導体膜６ｆが、第一半導体膜６１の上方に位置せずに、非晶質シリコンからなる第二半導体膜６２の単層領域と接して半導体膜６ｂと電気的に接続するので、不純物半導体膜６ｆが結晶性シリコン部分と直接接触する場合に比べて、リーク電流が発生し難くなっている。
更に、第一半導体膜６１は第二半導体膜６２で覆われており、第一半導体膜６１の表面の凹凸が第二半導体膜６２によってカバーされているため、半導体層６ｂ上に形成されるエッチングストッパとしてのチャネル保護膜６ｄとの界面の乱れが抑えられるので、半導体層６ｂとチャネル保護膜６ｄとの界面でのリーク電流の発生が低減されている。
【００３３】
そして、駆動トランジスタ６は、図３、図４に示すように、ドレイン電極６ｈが電圧供給線４に接続されて、ソース電極６ｉがＥＬ素子８に接続されており、ＥＬ素子８を発光させるためのスイッチング駆動に伴うソース・ドレイン間の電流の向きが、不純物半導体膜６ｆ側の比較的大きな単層領域から、不純物半導体膜６ｇ側の比較的小さな単層領域に向かう一方向に定まっており、また、不純物半導体膜６ｆが結晶性シリコンからなる第一半導体膜６１と直接接触していないので、結晶性シリコン内の欠陥に起因する電気的欠陥の発生が抑えられる。
それによって、ドレイン電極６ｈおよび不純物半導体膜６ｆからソース電極６ｉおよび不純物半導体膜６ｇへの電流（比較的大きな単層領域から積層領域を通じて比較的小さな単層領域に向かう電流）が半導体膜６ｂに流れる場合に、リーク電流の発生を抑えた好適な電流制御が可能となっている。
そして、半導体膜６ｂの積層領域における電流経路が、結晶性シリコンからなる第一半導体膜６１側にとられることで、オン電流の向上が図られている。
特に、電流の向きが定まっている駆動トランジスタ６の場合、電流の上流側（ドレイン側）となる不純物半導体膜６ｆと接触する半導体膜６ｂ部分を非晶質シリコンからなる第二半導体膜６２の単層領域とし、ドレイン側における積層領域と単層領域の境界をチャネル保護膜６ｄの下面側としておけば、リーク電流の発生を好適に抑えるとともにオン電流の低下を最小限に抑えることができる。この際、ソース側において、一対の不純物半導体膜６ｆ，６ｇが対向する方向に沿ってチャネル保護膜６ｄの下面側から不純物半導体膜６ｇ側にはみ出す積層領域の長さは、０．５［μｍ］以上であることが好ましく、より好ましくは２［μｍ］以上であり、不純物半導体膜６ｇの端まで達していてもよい。
また、結晶性シリコンからなる第一半導体膜６１が含まれている積層領域部分の長さを電流方向に長くすることで、トランジスタに電流が流れ易くなる。つまり、トランジスタサイズを小さくしても、より大きな電流を流すことが可能になって、ＥＬ素子８の発光輝度を向上させ、ＥＬパネル１の表示性能を良好なものにすることができる。
【００３４】
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されており、図４、図６に示すように、トランジスタ基板１０と第一絶縁膜１１との間に一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。
【００３５】
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、トランジスタ基板１０に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【００３６】
また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００３７】
画素電極８ａは、第一絶縁膜１１を介してトランジスタ基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。
【００３８】
そして、トランジスタ基板１０の表面に走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａ及び第二絶縁膜１２が形成されてなるパネルがトランジスタアレイパネルとなっている。
【００３９】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。
【００４０】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
【００４１】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００４２】
このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。
【００４３】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、トランジスタ基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、トランジスタ基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００４４】
そして、このＥＬパネル１においては、画素電極８ａ、トランジスタ基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及びトランジスタ基板１０を透過して出射する。そのため、トランジスタ基板１０の裏面が表示面となる。
なお、トランジスタ基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００４５】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
【００４６】
次に、本発明にかかるＥＬパネル１において、駆動素子として用いられているトランジスタの製造方法を、スイッチトランジスタ５を例に説明する。
【００４７】
まず、トランジスタ基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図７に示すように、ゲート電極５ａを形成する（ゲート形成工程）。
なお、ゲート電極６ａとともにトランジスタ基板１０上に、駆動トランジスタ６のゲート電極６ａ、信号線３、キャパシタ７の電極７ａが形成されている（図５、図６参照）。
【００４８】
次いで、図８に示すように、プラズマＣＶＤによって、窒化シリコン等の第一絶縁膜１１と、結晶性シリコン（マイクロクリスタルシリコン）からなり半導体膜５ｂ（６ｂ）における第一半導体膜となる半導体層９１ｂとを連続して堆積し、二層を成膜する（二層成膜工程）。
【００４９】
次いで、図９に示すように、半導体層９１ｂ上に、ポジタイプのフォトレジスト層４０を成膜する。
さらに、図９に示すように、フォトレジスト層４０の上方に、マスク部５０ａを有するフォトマスク５０を配置して、フォトリソグラフィー法及びエッチング法等によるパターニングを行い、図１０に示すように、ゲート電極５ａの上方の半導体層９１ｂ上にレジスト４０ａを形成する。このレジスト４０ａのサイズは、半導体膜５ｂにおける積層領域の範囲に対応させている。なお、駆動トランジスタ６のゲート電極６ａの上方となる半導体層９１ｂ上にも、半導体膜６ｂにおける積層領域の範囲に対応するレジストが形成されている。
【００５０】
そして、レジスト４０ａが形成された半導体層９１ｂに対してドライエッチング又はウェットエッチングを施した後、レジスト４０ａの剥離を行って、図１１に示すように、結晶性シリコンからなる第一半導体膜５１を第一絶縁膜１１上に形成する（第一半導体膜形成工程）。この第一半導体膜５１は、半導体膜５ｂにおける積層領域の範囲に応じたサイズを有しており、その両端部がゲート電極５ａの上方に位置している。
なお、駆動トランジスタ６の半導体膜６ｂにおける第一半導体膜６１も同様に第一絶縁膜１１上に形成されており、第一半導体膜６１は、半導体膜６ｂの積層領域の範囲に応じて、その一端部がゲート電極６ａの上方からはみ出し、他端部がゲート電極６ａの上方に位置するサイズを有している。
【００５１】
次いで、図１２に示すように、非晶質シリコンからなる半導体層９２ｂを、第一半導体膜５１に重ねて第一絶縁膜１１上に成膜する（半導体層成膜工程）。なお、駆動トランジスタ６の第一半導体膜６１上にも同様に、非晶質シリコンからなる半導体層９２ｂが成膜される。
ここで成膜される半導体層９２ｂは、少なくとも第一半導体膜５１（６１）と同等の厚みを有しており、より好ましくは第一半導体膜５１（６１）の厚みよりも僅かに厚い膜厚を有する。そして、成膜された半導体層９２ｂは、第一半導体膜５１（６１）の上面を覆い、第一半導体膜５１（６１）の表面の凹凸をカバーするようになっている。
例えば、第一半導体膜５１（６１）となる半導体層９１ｂの膜厚と、半導体層９２ｂの膜厚は、切れ目無く連続した良好な半導体膜を成膜するために、２０［ｎｍ］以上であることが好ましく、また、過剰な膜厚増加によるリーク電流の増大を抑えたり、膜厚方向の抵抗によるオン電流の低下を防いだりするなど、好適な電流制御を可能とするために、１００［ｎｍ］以下であることが好ましい。
【００５２】
次いで、図１３に示すように、半導体層９２ｂ上に、ＣＶＤ法などによってチャネル保護膜となるシリコン窒化物などの保護絶縁膜９ｄを成膜する。
そして、図１４に示すように、保護絶縁膜９ｄをフォトリソグラフィー法・エッチング法等によってパターニングして、チャネル保護膜５ｄを形成する（保護膜形成工程）。このチャネル保護膜５ｄは、ゲート電極５ａの上方に位置する半導体層９２ｂにおける第一半導体膜５１と重なっている領域を覆っている。
なお、駆動トランジスタ６のチャネル保護膜６ｄも同様に形成されており、そのチャネル保護膜６ｄは、ゲート電極６ａの上方に位置する半導体層９２ｂにおける第一半導体膜６１と重なっている領域を覆っている。
【００５３】
次いで、図１５に示すように、チャネル保護膜５ｄが形成された半導体層９２ｂ上に、ＣＶＤ法などによって不純物半導体膜となる不純物半導体層９ｆを成膜する（不純物半導体層成膜工程）。
次いで、図１６に示すように、フォトリソグラフィーによって不純物半導体層９ｆ及び半導体層９２ｂを連続してパターニングして、不純物半導体膜５ｆ，５ｇ及び第二半導体膜５２を形成する（半導体膜形成工程）。そして、この第二半導体膜５２と、第二半導体膜５２で被覆された第一半導体膜５１とを有する半導体膜５ｂが形成される。
ここで、チャネル保護膜５ｄは、半導体膜５ｂにおける第一半導体膜５１と第二半導体膜５２とが重なった積層領域を覆いつつ、そのチャネル保護膜５ｄの両端側で、積層領域側の単層領域である第二半導体膜５２の一部を覆っている。また、半導体膜５ｂにおける第二半導体膜５２の単層領域は、不純物半導体膜５ｆ，５ｇに覆われている。
また、フォトリソグラフィーによってコンタクトホール１１ａ〜１１ｃが形成され、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃが形成される。
【００５４】
なお、半導体膜形成工程において、駆動トランジスタ６の不純物半導体膜６ｆ，６ｇ及び第二半導体膜６２も同様に形成され、第二半導体膜６２と、第二半導体膜６２で被覆された第一半導体膜６１とを有する半導体膜６ｂが形成されている（図５参照）。そして、駆動トランジスタ６のチャネル保護膜６ｄは一端側で、半導体膜６ｂにおける第一半導体膜６１と第二半導体膜６２とが重なった積層領域部分を覆いつつ、そのチャネル保護膜６ｄの他端部で不純物半導体膜６ｆ側の比較的大きな単層領域の一部を覆っている。また、チャネル保護膜６ｄで覆われない一端側の積層領域部分と半導体膜６ｂにおける比較的小さな単層領域は、不純物半導体膜６ｇに覆われており、半導体膜６ｂにおける比較的大きな単層領域は、不純物半導体膜６ｆに覆われている。
【００５５】
次いで、図１７に示すように、トランジスタ基板１０上における不純物半導体膜５ｆ，５ｇと、チャネル保護膜５ｄと、半導体膜５ｂと、第一絶縁膜１１とを覆う金属膜をスパッタリングで成膜し、その金属膜をフォトリソグラフィーによってパターニングして、一対の不純物半導体膜５ｆ，５ｇ上にソース電極５ｉ及びドレイン電極５ｈを形成する（ソース・ドレイン形成工程）。
こうしてスイッチトランジスタ５が製造される。なお、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈも同様に形成されて、駆動トランジスタ６が製造される。
【００５６】
また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
更に、スイッチトランジスタ５および駆動トランジスタ６が形成された後に、ＩＴＯ膜を堆積してからパターニングして画素電極８ａを形成する（図５参照）。
次いで、スイッチトランジスタ５や駆動トランジスタ６を覆うように、第二絶縁膜１２を成膜する（図５、図６参照）。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。この第二絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５、図６参照）、ＥＬパネル１が製造される。
【００５７】
以上のように、スイッチトランジスタ５は、結晶性シリコンの第一半導体膜５１と非晶質シリコンの第二半導体膜５２とが重なっている積層領域の両端側が、非晶質シリコンである第二半導体膜５２の単層領域となっている半導体膜５ｂを有しており、チャネル保護膜５ｄは、半導体膜５ｂにおける積層領域を覆いつつ、そのチャネル保護膜５ｄの両端側で、積層領域側の単層領域の一部を覆っている。
また、一対の不純物半導体膜５ｆ，５ｇが対向する方向に沿うチャネル保護膜５ｄの長さは、半導体膜５ｂにおける第一半導体膜５１と第二半導体膜５２とが重なっている積層領域の長さより長く、ゲート電極５ａの長さより短く形成されている。
そして、ソース・ドレイン領域となる不純物半導体膜５ｆ，５ｇは、結晶性シリコンの第一半導体膜５１と直接接触せず、半導体膜５ｂにおける非晶質シリコンの単層領域である第二半導体膜５２と接することで、ドレイン電極５ｈとソース電極５ｉとが不純物半導体膜５ｆ，５ｇを介して半導体膜５ｂと電気的に接続するので、結晶性シリコン内の欠陥に起因する電気的欠陥の発生が抑えられて、リーク電流が発生し難くなっている。また、半導体膜５ｂの積層領域における電流経路に、結晶性シリコンからなる第一半導体膜５１が設けられていることで、オン電流の向上が図られている。
【００５８】
また、駆動トランジスタ６は、結晶性シリコンの第一半導体膜６１と非晶質シリコンの第二半導体膜６２とからなる半導体膜６ｂを有しており、第一半導体膜６１と第二半導体膜６２とが重なっている積層領域が、チャネル保護膜６ｄから不純物半導体膜６ｇの下面にかけて配されており、チャネル保護膜６ｄの他端側から不純物半導体膜６ｆの下面にかけて非晶質シリコンの単層領域である第二半導体膜６２が配されている。
この駆動トランジスタ６は、ソース・ドレイン間の電流の向きが、不純物半導体膜６ｆ側の単層領域（第二半導体膜６２）から、不純物半導体膜６ｇ側の単層領域（第二半導体膜６２）に向かう一方向に定まっているものであり、電流の上流側となる不純物半導体膜６ｆが、結晶性シリコンの第一半導体膜６１と直接接触せず、半導体膜６ｂにおける非晶質シリコンの単層領域である第二半導体膜６２と接している。
そして、ドレイン電極６ｈとソース電極６ｉとが不純物半導体膜６ｆ，６ｇを介して半導体膜６ｂにおける非晶質シリコンの第二半導体膜６２と電気的に接続するので、結晶性シリコンに起因するホールエレクトロンペアの発生が抑えられて、リーク電流が発生し難くなっている。また、半導体膜６ｂの積層領域における電流経路に、結晶性シリコンからなる第一半導体膜６１が設けられていることで、オン電流の向上が図られている。
特に、電流方向に対し、結晶性シリコンの第一半導体膜６１と非晶質シリコンの第二半導体膜６２とが重なっている積層領域の長さをより長くして、半導体膜６ｂにおける結晶性シリコンの割合を多くすることで、トランジスタに電流が流れ易くなるので、トランジスタサイズを小さくしても、より大きな電流を流すことが可能になって、ＥＬ素子８の発光輝度を向上させ、ＥＬパネル１の表示性能を良好なものにすることができる。
【００５９】
このように、結晶性シリコンの第一半導体膜（５１、６１）と非晶質シリコンの第二半導体膜（５２、６２）とからなる半導体膜（５ｂ、６ｂ）を有するスイッチトランジスタ５、駆動トランジスタ６は、結晶性シリコンによるオン電流の向上が図られつつ、リーク電流の低減が図られており、高いオン電流と低いリーク電流を両立した好適なトランジスタであるといえる。
【００６０】
また、図１８に示すように、１つの画素Ｐにつき、３つのトランジスタ（スイッチトランジスタ５、駆動トランジスタ６、保持トランジスタ５５）及びキャパシタ７及びＥＬ素子８が設けられているＥＬパネルの場合、保持トランジスタ５５は、スイッチトランジスタ５と同様に、ソース・ドレイン間の電流の向きが定まっていないので、結晶性シリコンの第一半導体膜と非晶質シリコンの第二半導体膜とが重なっている積層領域の両端側が非晶質シリコンの単層領域となっているスイッチトランジスタ５と同じタイプの半導体膜を備えるトランジスタとすればよい。
【００６１】
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図１９に示す、携帯電話機２００の表示パネル１ａや、図２０（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図２１に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
【００６２】
なお、以上の実施の形態においては、第一絶縁膜１１上に、結晶性シリコン（マイクロクリスタルシリコン）からなる半導体層９１ｂを成膜し、その半導体層９１ｂをパターニングして第一半導体膜５１、６１を形成したが、本発明はこれに限定されるものではなく、例えば、非晶質シリコンの第一半導体膜５１、６１を形成した後に、その非晶質シリコンを結晶性シリコンに結晶化させる処理を施して、結晶性シリコンからなる第一半導体膜５１、６１を形成してもよい。
【００６３】
また、以上の実施の形態においては、駆動トランジスタ６の半導体膜６ｂにおける積層領域の一端側に比較的小さな単層領域があり、その積層領域の他端側に比較的大きな単層領域があるとしたが、本発明はこれに限定されるものではなく、例えば、積層領域の一端側には単層領域がなく、ソース側の不純物半導体膜６ｇの端まで積層領域が達していてもよい。
【００６４】
また、以上の実施の形態においては、電界が集中する半導体層のドレイン端側で空乏化される空乏層の幅が０．１［μｍ］以下であるので、第一半導体膜部分に相当する積層領域の端部が、チャネル保護膜の端部よりもチャネル長方向に０．２［μｍ］内側に位置していれば、その空乏化される範囲には積層領域が含まれなくなり、空乏化される半導体層部分は、内在欠陥の少ない非晶質シリコンからなる第二半導体膜で構成されるようになるので、結晶性シリコンの電子的欠陥に起因するリーク電流の発生を低減することができるとしたが、空乏化される半導体層部分全てが非晶質シリコンからなる第二半導体膜で構成されるようにする必要はなく、空乏化される半導体層部分に占める第二半導体膜の構成領域が多ければ多いほどリーク電流の発生をより低減することができる。
【００６５】
また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。
【符号の説明】
【００６６】
１      ＥＬパネル
２      走査線
３      信号線
４      電圧供給線
５      スイッチトランジスタ（トランジスタ）
６      駆動トランジスタ（トランジスタ）
５ａ、６ａ  ゲート電極
５ｂ、６ｂ  半導体膜
５１、６１  第一半導体膜
５２、６２  第二半導体膜
５ｄ、６ｄ  チャネル保護膜（保護膜）
５ｆ、６ｆ  不純物半導体膜
５ｇ、６ｇ  不純物半導体膜
５ｈ、６ｈ  ドレイン電極
５ｉ、６ｉ  ソース電極
７      キャパシタ
８      ＥＬ素子
９１ｂ、９２ｂ  半導体層
９ｄ    保護絶縁膜
９ｆ    不純物半導体層
１０    トランジスタ基板
１１    第一絶縁膜
１２    第二絶縁膜
１３    バンク
５５    保持トランジスタ（トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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