(57)【特許請求の範囲】
【請求項１】
行および列に配列された画素（ｐｉｘｉ、ｊ）を含む、有機発光ダイオード表示画面用のアクティブマトリックスであって、各画素が、有機発光ダイオード（ＯＬＥＤ）を表面に収容できる画素電極（Ｅ１）と、前記画素電極（Ｅ１）に接続された第１および第２の電流ドライバ（ＣＯＭ、ＣＯＭ’）とを含み、各第１の電流ドライバ（ＣＯＭ）および各第２の電流ドライバ（ＣＯＭ’）が、供給電圧Ｖｄｄと前記画素電極（Ｅ１）との間に接続された制御トランジスタ（Ｔ２、Ｔ２’）と、前記制御トランジスタのゲートを制御するための少なくとも第１のスイッチングトランジスタ（Ｔ１、Ｔ１’）とを含み、前記第１のスイッチングトランジスタが、マトリックスの列データ線（ＤＡＴＡｊ）と前記制御トランジスタ（Ｔ２）のゲートとの間に接続されて、そのゲートを、前記マトリックスの行選択線（Ｓｃａｎｉ）に接続させ、前記第１のスイッチングトランジスタおよび前記制御トランジスタのソースまたはドレイン電極、ならびに前記画素電極が、ソース−ドレイン金属レベル（Ｍｓｄ）に作製され、該トランジスタのゲート電極が、それぞれ、ゲート金属レベル（Ｍｇ）に作製され、
●各画素が、前記マトリックスの２つの行選択線（Ｓｃａｎｉ、Ｓｃａｎｉ＋１）の間に配置され、前記第１の電流ドライバ（ＣＯＭ）が、これらの２つの行選択線の第１の行選択線（Ｓｃａｎｉ）と各画素の画素電極（Ｅ１）との間に配置され、前記第１の行選択線が、該第１の電流ドライバ（ＣＯＭ）の前記第１のスイッチングトランジスタ（Ｔ１）のゲートを形成し、前記第２の電流ドライバが、これらの２つの行選択線の第２の行選択線（Ｓｃａｎｉ＋１）と前記画素電極との間に配置され、前記第２の行選択線が、該第２の電流ドライバ（ＣＯＭ’）の前記第１のスイッチングトランジスタ（Ｔ１’）のゲートを形成し、
●前記制御トランジスタ（Ｔ２、Ｔ２’）のソース−ドレイン電極（ｅ２’ｓｄ）が、前記ソース−ドレイン金属レベルに作製された供給バスＶｄｄによって形成され、前記制御トランジスタのもう一方のソース−ドレイン電極（ｅ２ｓｄ）が、少なくとも１つのフィンガによって形成され、このフィンガが、同じソース−ドレイン金属レベルにおける前記画素電極（Ｅ１）の突出部であり、
●各列データ線が、前記マトリックスの画素の２つの列の間に配置されて、前記ソース−ドレイン金属レベル（Ｍｓｄ）の前記第１および第２の電流ドライバの前記第１のスイッチングトランジスタが作製される前記画素電極間のゾーンおよび前記ゲート金属レベル（Ｍｇ）の前記画素電極（Ｅ１）に沿った部分に作製される
ことを特徴とするアクティブマトリックス。
【請求項２】
前記供給電圧Ｖｄｄが、行／列マトリックス化配列を備えた供給バスにより前記マトリックスにわたって分配される、請求項１に記載のアクティブマトリックス。
【請求項３】
画素の２つの連続的な列の間の各隙間が、供給バス列導体Ｖｄｄおよび少なくとも１つの列データ線導体（ＤＡＴＡｊ）を含む、請求項２に記載のアクティブマトリックス。
【請求項４】
画素のための前記第１の電流ドライバ（ＣＯＭ）の前記第１のスイッチングトランジスタ（Ｔ１）、および別の画素の第２の電流ドライバ（ＣＯＭ’）の前記第１のスイッチングトランジスタ（Ｔ１’）が、行選択線（Ｓｃａｎｉ）の両側に背中合わせで配置される、請求項２に記載のアクティブマトリックス。
【請求項５】
画素の２つの連続的な列の間の各隙間が、供給バス列導体Ｖｄｄおよび列データ線導体（ＤＡＴＡｊ）を含み、背中合わせに配置された前記第１のスイッチングトランジスタが、同じ列データ線（ＤＡＴＡｊ＋１）のソース−ドレイン金属列導体の一部によって形成されたソース−ドレイン電極（ｅ１ｓｄ）を有する、請求項４に記載のアクティブマトリックス。
【請求項６】
列における画素の前記第１の電流ドライバ（ＣＯＭ）の前記制御トランジスタ（Ｔ２）、および同じ列における前または次の画素の前記第２の電流ドライバ（ＣＯＭ’）の前記制御トランジスタ（Ｔ２’）が、行選択線（Ｓｃａｎｉ）の両側に対称的に配列される、請求項２に記載のアクティブマトリックス。
【請求項７】
前記第１および第２の電流ドライバの前記制御トランジスタが、インターデジテート型ソース−ドレイン電極を有し、各ソース−ドレイン電極が２つ以上のフィンガを含む、請求項２に記載のアクティブマトリックス。
【請求項８】
各第１の電流ドライバ（ＣＯＭ）および各第２の電流ドライバ（ＣＯＭ’）が、前記第１の電流ドライバ（ＣＯＭ）の前記第１のスイッチングトランジスタ（Ｔ１）のゲートに接続された前記行選択線（Ｓｃａｎｉ）と前記制御トランジスタ（Ｔ２）のゲートとの間に接続された第２のスイッチングトランジスタ（Ｔ３）を含み、
前記第２のスイッチングトランジスタ（Ｔ３）が別の行選択線（Ｓｃａｎｉ＋１）に接続され、
各行選択線が、画素（ｐｉｘｉ、ｊ）の対応する行の両側に配置された第１のブランチ（Ｓｃａｎｂｉ）および第２のブランチ（Ｓｃａｎｂｉ）に、活性ゾーン（ＡＺ）において分割される、請求項１に記載のアクティブマトリックス。
【請求項９】
前記供給電圧が列導体によって分配され、供給列導体Ｖｄｄが、２つの画素列の間の各隙間にあり、画素の前記第１および第２の電流ドライバの前記制御トランジスタ（Ｔ２、Ｔ２’）が、前記制御トランジスタ（Ｔ２、Ｔ２’）の第１のソース−ドレイン電極（ｅ２ｓｄ）および第２のソースドレイン電極（ｅ２’ｓｄ）をそれぞれ形成する前記画素電極（Ｅ１）および前記供給列導体Ｖｄｄ間に、前記画素電極に沿って作製される、請求項８に記載のアクティブマトリックス。
【請求項１０】
有機発光ダイオードを有する表示画面であって、請求項１〜９のいずれか一項に記載のアクティブマトリックスを含む表示画面。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光ダイオード表示画面用のアクティブマトリックス、またはＡＭＯＬＥＤ（アクティブマトリックス有機発光ダイオード）マトリックスに関し、特に、かかるマトリックスにおける画素の配列に関する。
【背景技術】
【０００２】
有機発光ダイオード表示画面において、画素は、有機発光ダイオードに基づいた構造である。かかる表示画面は、ＬＣＤ（液晶表示）装置などの他の表示装置と異なり、追加的な光源を必要としない。この表示画面には、他の利点として、低電力消費、高輝度および低製造コストがある。ＯＬＥＤダイオードによるビデオデータ表示の根底にある原理は、ダイオード電流の変調である。これは、表示されるビデオデータに対応する電圧を自身のゲートで受け取り、対応する電流をダイオードに送出する電流制御トランジスタによって達成される。したがって、実際には、表示画面は、２つの基板からなっており、典型的には、一方の基板が、電流ドライバおよび画素電極を備えたアクティブマトリックスを支持するガラスで作製され、有機発光ダイオードが、各画素電極と基準電圧面との間で各画素電極の上に形成され、もう一方の基板がまたガラスで作製されて、発光ダイオードおよびそれらの電極を水および空気から分離することによって、それらを含むゾーンを封止する。
【０００３】
図１に概略的に示すように、ＡＭＯＬＥＤ表示画面のアクティブマトリックスには、通常、ｎ×ｍの画素ｐｉｘｉ、ｊ（ここでｉ＝１〜ｍおよびｊ＝１〜ｎ）と、ｍ行選択線Ｓｃａｎｉと、表示画面のｎ画素をアドレス指定できるようにするｎ列ＤＡＴＡｊと、が含まれる。たとえば、画素ｐｉｘｉ、ｊは、列ＤＡＴＡｊ（これを介して、表示されるビデオ情報に対応する電圧が印加される）および行選択線Ｓｃａｎｉによってビデオ情報を表示するように、制御可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、有機発光ダイオードを駆動する電流制御トランジスタの閾値電圧のドリフトによる、ＡＭＯＬＥＤ表示画面における表示劣化の周知の問題を解決することを可能にする、画素のための特定の電流制御構造に関する。
【課題を解決するための手段】
【０００５】
これらの構造は、２つの電流ドライバを有する構造により、各画素用の電流制御トランジスタの閾値電圧におけるドリフトを回復するためのフェーズの提供を可能にする。より正確には、図２に示すように、各画素ｐｉｘｉ、ｊには、画素の有機ダイオードＯＬＥＤを駆動するための２つのドライバＣＯＭおよびＣＯＭ’を有する構造が含まれる。これらの２つのドライバＣＯＭおよびＣＯＭ’が、それぞれ、アクティブマトリックスに作製される画素電極に相当するＯＬＥＤダイオードの電極Ｅ１を制御する出力を有するのに対して、対向電極に相当するダイオードのもう一方の電極Ｅ２（陰極）は、全ての画素に共通な電位Ｖｋに接続される。
【０００６】
ドライバＣＯＭおよびＣＯＭ’は、同一の構造を有し、少なくとも、スイッチングトランジスタ、電流制御トランジスタおよび保持キャパシタを含む。慣例により、Ｔ１、Ｃ１およびＴ２は、最初に言及したドライバＣＯＭのこれらの要素を示し、Ｔ１’、Ｃ１’、Ｔ２’は、次に言及したドライバＣＯＭ’のこれらの要素を示す。
【０００７】
これらのドライバＣＯＭおよびＣＯＭ’は、それらが各ビデオフレームで異なる機能を有するように、マトリックスの行選択線および／または列データ線によって制御され、これらの機能は、周期的に逆にされる。これらの機能は、１）電流制御トランジスタのゲートにビデオ電圧を印加し、対応する電流をＯＬＥＤダイオードに送出することによって、ビデオ情報を表示することと、２）電流制御トランジスタのゲートに阻止電圧を印加することによって、第１の機能により引き起こされた歪みを補償することと、である。
【０００８】
したがって、所与のビデオフレーム中に、２つのドライバのうちの１つ、たとえばドライバＣＯＭは、その電流制御トランジスタＴ２のゲートに、対応するビデオ電圧を印加することにより、ＯＬＥＤダイオードを介してビデオ情報を表示する機能を有し、一方で、もう一方のドライバ、この例ではＣＯＭ’は、その電流制御トランジスタＴ２’のゲートに阻止電圧を印加し、それによって、このトランジスタを、閾値電圧ドリフト回復フェーズに置く機能を有する。
【０００９】
２つのドライバの機能は周期的に逆にされ、その結果、各ドライバに対しては平均して２つに１つのフレームが用いられ、そのドライバの電流制御トランジスタの過剰な歪みを取り除く。アクティブマトリックスの各電流制御トランジスタの平均閾値電圧ドリフトは、ゼロまたはほぼゼロである。これは、ビデオ電圧をＯＬＥＤダイオードに印加するための負荷サイクルに影響せずに達成可能であり、その結果、ダイオードは継続的に制御され続ける（１００％の負荷サイクル）。
【００１０】
上記で示したように、２つのドライバＣＯＭおよびＣＯＭ’を適切に制御するために、マトリックスの行および／または列が用いられ、適切な場合には、ドライバの構造に依存して追加的な行または列が特に設けられる。より正確には、第１の実施形態は、ドライバＣＯＭ、ＣＯＭ’当たり２つで４つのトランジスタ（すなわち、スイッチングトランジスタＴ１、Ｔ１’および電流制御トランジスタＴ２、Ｔ２’）に基づいた制御構造を有し、また追加的な行または列がマトリックスに挿入されて、これらのトランジスタを適切に駆動するようにする。別の実施形態は、ドライバＣＯＭ、ＣＯＭ’当たり３つのトランジスタ（すなわち、２つのスイッチングトランジスタおよび１つの電流制御トランジスタ）で６つのトランジスタに基づいた制御構造を有し、またドライバＣＯＭおよびＣＯＭ’のトランジスタを適切に駆動するために、通常の行選択線および列線に加えて、マトリックスの先行および後続画素のための行選択線が用いられる。
【００１１】
本発明に生じる１つの技術的問題は、画素当たりのトランジスタの数および／または各画素を制御するために必要な行もしくは列の数をどのように増加させるかであり、一方でやはり、所与の画素サイズ（およびしたがってアクティブマトリックスサイズ）のための開口率ならびに最適な製造歩留まりを達成することである。
【００１２】
この技術的問題に対して本発明が提供する１つの解決法は、画素を制御するための要素の特定の配列と、所望の機能を備えたＯＬＥＤ画素を制御するためのこれらの構造に対応するアクティブマトリックスの最適化されたトポロジーとであり、特に、画素電極当たり４つまたは６つのＴＦＴトランジスタに基づいたＡＭＯＬＥＤ表示画面用のアクティブマトリックスのトポロジーである。
【００１３】
したがって、記載のように、本発明は、行および列に配列された画素を含む、有機発光ダイオード表示画面用のアクティブマトリックスであって、各画素が、有機発光ダイオードを表面に収容できる画素電極と、前記画素電極に接続された第１および第２の電流ドライバとを含み、各第１のドライバおよび各第２のドライバが、供給電圧Ｖｄｄと前記画素電極との間に接続された電流制御トランジスタと、前記電流制御トランジスタのゲートを制御するための少なくとも第１のスイッチングトランジスタとを含み、前記第１のスイッチングトランジスタが、マトリックスの列データ線と前記電流制御トランジスタのゲートとの間に接続されて、そのゲートを、マトリックスの行選択線に接続させ、スイッチングおよび制御トランジスタのソースまたはドレイン電極、ならびに画素電極が、ソース−ドレイン金属レベルに作製され、これらのトランジスタのゲート電極が、それぞれ、マトリックスの行選択線によって、ゲート金属レベルに作製されるアクティブマトリックスであって、
●各画素が、マトリックスの２つの行選択線の間に配置され、ドライバが、これらの２つの行選択線の第１の行選択線と各画素の画素電極との間に配置され、前記第１の行選択線が、このドライバの第１のスイッチングトランジスタのゲートを形成し、もう一方のドライバが、これらの２つの行選択線の第２の行選択線と画素電極との間に配置され、前記第２の行選択線が、このドライバの第１のスイッチングトランジスタのゲートを形成することと、
●制御トランジスタのソース−ドレイン電極が、ソース−ドレイン金属レベルに作製された供給バスＶｄｄによって形成され、制御トランジスタのもう一方のソース−ドレイン電極が、少なくとも１つのフィンガによって形成され、このフィンガが、同じソース−ドレイン金属レベルにおける画素電極の突出部であることと、
●各列データ線が、マトリックスの画素の２つの列の間に配置されて、前記ソース−ドレイン金属レベルおよび前記ゲート金属レベルを用いて形成され、前記ゲート金属レベルが、画素電極に沿って用いられ、前記ソース−ドレイン金属レベルが、前記ドライバのスイッチングトランジスタが作製される、前記画素電極間のゾーンで用いられることと、
を特徴とするアクティブマトリックスに関する。
【００１４】
一実施形態において、関連するドライバの第１のスイッチングトランジスタのゲートが接続された行選択線と、前記制御トランジスタのゲートとの間に接続された第２のスイッチングトランジスタであって、そのゲートが別の行選択線に接続された第２のスイッチングトランジスタをドライバが含むマトリックスのために、各行選択線が、対応する画素行の両側に配置される第１のブランチおよび第２のブランチに、活性ゾーンにおいて分割される。
【００１５】
本発明は、本発明によるアクティブマトリックスを含む有機発光ダイオード表示画面に適用される。
【００１６】
本発明の他の利点および特徴は、非限定的な例として提示した本発明の実施形態において図示した図面に関連する次の記載において詳細に説明する。
【発明を実施するための最良の形態】
【００１７】
次の記載において、２つのドライバＣＯＭおよびＣＯＭ’を有する３つの電流制御構造を提示し、また各構造に対して、本発明による画素の配列およびアクティブマトリックスの対応するインプリメンテーションを説明する。
【００１８】
説明の明瞭性および簡略性のために、様々な図に共通の要素は、同じ参照符号を有する。
【００１９】
スイッチングトランジスタのゲートを制御する行選択線は、ＳｃａｎｉまたはＳｃａｎｉ’と呼ばれる。プライム符号は、その線が、通常の行選択線に加えてマトリックスに設けられることを意味する。
【００２０】
ビデオまたは阻止電圧がスイッチングトランジスタに伝送される際に経由する列データ線は、ＤＡＴＡｊまたはＤＡＴＡｊ’と呼ばれる。プライム符号は、その線が、通常の列データ線に加えてマトリックスに設けられることを示す。
【００２１】
トランジスタＴｋのチャネルの両側における２つの電極は、両方とも、ソース−ドレイン電極と呼ばれるが、それらの機能は同じである。これらの２つの電極は、ｅｋｓｄおよびｅｋ’ｓｄとして示される。
【００２２】
図３および６は、４つのトランジスタ（すなわち、ドライバＣＯＭ、ＣＯＭ’当たり２つ）に基づいた制御構造の回路図の２つの例である。この場合、各ドライバには、２つのトランジスタ、すなわちスイッチングトランジスタＴ１、Ｔ１’および電流制御トランジスタＴ２、Ｔ２’が含まれる。スイッチングトランジスタ（Ｔ１、Ｔ１’）は、列データ線と制御トランジスタ（Ｔ２、Ｔ２’）のゲートとの間に接続され、そのゲートは行選択線に接続されて、画素が選択されるときに制御（ビデオまたは阻止）電圧を制御トランジスタ（Ｔ２、Ｔ２’）のゲートに印加できるようにする。制御トランジスタ（Ｔ２、Ｔ２’）は、供給電圧ＶｄｄとＯＬＥＤダイオードの制御電極Ｅ１との間に電流発生器として接続される。保持キャパシタ（Ｃ１、Ｃ１’）は、制御トランジスタのゲートと供給電圧Ｖｄｄとの間に接続される。保持キャパシタを接続する様々な方法が存在することに留意されたい。たとえば、ドライバのうちの１つの保持キャパシタは、もう一方のドライバのスイッチングトランジスタのゲートを制御する行選択線に接続することが可能である（図示せず）。
【００２３】
２つの構造間の差異は、関連するドライバＣＯＭおよびＣＯＭ’の表示機能または回復機能を交互に制御するためにスイッチングトランジスタＴ１およびＴ１’をアドレス指定する方法から生じる。
【００２４】
図３は、このアドレス指定を実行する第１の方法を示す基本回路図である。図４は、本発明に対応する画素のインプリメンテーションに対応する回路図であり、図５は、対応するアクティブマトリックスのトポロジーインプリメンテーションを示す。
【００２５】
この第１の実施形態において、画素当たり２つの列データ線が設けられ、また画素ｐｉｘｉ、ｊの２つのスイッチングトランジスタのビデオ表示モードおよび回復フェーズにおける交互制御のために、画素に関連する２つの列データ線ＤＡＴＡｊおよびＤＡＴＡｊ’が用いられ、各列データ線が、ビデオ電圧および阻止電圧を交互に受け取り、スイッチングトランジスタＴ１およびＴ１’のゲートが、画素の行選択線Ｓｃａｎｉによって駆動される。第１の列データ線ＤＡＴＡｊは、スイッチングトランジスタＴ１のドレインまたはソースに接続され、一方で第２の列データ線ＤＡＴＡｊ’は、スイッチングトランジスタＴ１’に接続される。したがって、画素のｎ列×ｍ行の対応するマトリックスは、２ｎの列データ線（列当たり２つ）およびそれをアドレス指定するためのｍ行選択線、すなわち、標準マトリックスと比較してｎの追加的な列を必要とする。さらに、これには、画素当たりそれぞれ、２つの２トランジスタドライバが含まれる。
【００２６】
本発明による配列において、各画素ｐｉｘｉ、ｊは、図４の回路図および図５のトポロジー図に明示されているように、ドライバＣＯＭおよびＣＯＭ’の対称的な配列を備え、２つの行選択線ＳｃａｎｉとＳｃａｎｉ＋１との間に配置されている。この配列は、図３に示す図と比較して、スイッチングトランジスタＴ１およびＴ１’の制御を修正することによって、容易になる。これらのトランジスタは、同じ線によってではなく、表示画面の２つの異なる行選択線、すなわちＳｃａｎｉおよびＳｃａｎｉ＋１によって制御される。この例において、スイッチングトランジスタＴ１’のゲートは、行選択線Ｓｃａｎｉによって駆動され、一方でスイッチングトランジスタＴ１のゲートは、行選択線Ｓｃａｎｉ＋１によって駆動される。
【００２７】
有利なことに、この配列には、次のことが含まれる。
●画素電極Ｅ１を基準にした、画素ｐｉｘｉ、ｊ内におけるトポロジーの対称性。各ドライバは、それを駆動する行選択線、この例では、ドライバＣＯＭ’の場合のＳｃａｎｉおよびドライバＣＯＭの場合のＳｃａｎｉ＋１に、できるだけ接近して位置している。
●２つの行の間の行選択線を基準に、次の（または前の）行の画素のトランジスタＴ２’に対する、ある行の画素のトランジスタＴ２の対称的な位置決め（逆の場合も同様である）。この例では、トランジスタＴ２が、各行選択線の上に位置し、トランジスタＴ２’が、各行選択線の下に位置する。
●ある画素のための第１のドライバの第１のスイッチングトランジスタと、別の画素のための第２のドライバの第１のスイッチングトランジスタとの、行選択線の両側における背面配列。したがって、トランジスタＴ１、Ｔ１’のペアが、これらの２つのトランジスタＴ１およびＴ１’を駆動する共通の行選択線行に対して背中合わせに配列されるが、これは、たとえば、画素ｐｉｘｉ＋１、ｊのトランジスタＴ１および画素ｐｉｘｉ、ｊ＋１のトランジスタＴ１’によって形成されたペアなどであり、図４で見ることができ、図５のトポロジー図の右下部分で実証可能である。行選択線を基準にしたこの背面位置決めによって、スペースを最適化し、したがって、開口率を向上させることが可能になる。その理由は、ゲート金属Ｍｇ（典型的には、ＴｉＭｏすなわちチタンモリブデン）から通常は作製される行選択線が、スイッチングトランジスタＴ１およびＴ１’のゲートｇを形成するために適した設計（図５）を有するからである。さらに、これらのトランジスタのソース電極が、この線の突出部を設ける必要なく、関連する列データ線によって形成される。スペースは、最もよく最適化される。
【００２８】
図１３に示すように、供給部Ｖｄｄは、列だけ（または行だけ）でなく、行導体および列導体ｒｃおよびｃｃのマトリックス化された配列にわたって、マトリックス全体に電気的に連続して分配されるのが有利であり、これによって、ノードｎ１およびｎ２における電流制御トランジスタＴ２およびＴ２’のソース／ドレイン電極にＶｄｄを送出することが可能になるが、これらのノードはまた、それぞれ、対応するドライバの電流制御トランジスタと保持キャパシタとの間の共通ノードに相当する。供給部Ｖｄｄのこの分配は、ＯＬＥＤダイオードが作製される画素電極Ｅ１のゾーンを浸食せずに達成される。供給バスＶｄｄのかかるマトリックス化された分配に関して、アクセス抵抗は低く、全ての画素に対してほぼ同じである。マトリックス化された分配によって、冗長性機能が有利に提供され、その結果、マトリックスの製造歩留まりははるかによい。製造プロセスにおいて供給列または行に生じる可能性がある破損の場合であってさえ、マトリックス化された分配によって、活性ゾーンの全ての画素に対して電流が分配されることが保証される。マトリックス化された分配によって、マトリックスにおける、Ｖｄｄへの全ての接続ノード（ｎ１、ｎ２）に達することが可能になる一方で、やはり、各画素で利用可能な光領域が最適化される。
【００２９】
供給バスＶｄｄは、（典型的にはモリブデン（Ｍｏ）で作製された）、マトリックスのソース−ドレイン金属レベルＭｓｄに典型的に作製される。したがって、それは、各供給列Ｖｄｄの両側における行に沿って横に延びることによって、トランジスタＴ２およびＴ２’のソース−ドレイン電極を自然に作製し、かくしてマトリックス配列を形成する。
【００３０】
ソース−ドレイン金属レベルはまた、通常、列データ線ＤＡＴＡｊ、ＤＡＴＡｊ’のレベルであり、したがって、これらの列データ線は、もちろん、スイッチングトランジスタＴ１、Ｔ１’のソース−ドレイン電極、たとえばトランジスタＴ１の電極ｅ１ｓｄ（図５）を形成する。
【００３１】
したがって、画素の２つの列の間に、３つの垂直な導体、すなわち１つの供給列導体Ｖｄｄと、その両側に配置された２つの列データ線導体たとえばＤＡＴＡｊ’、ＤＡＴＡｊ＋１がある。
【００３２】
共面列導体間の、ソース−ドレイン金属レベルにおける短絡リスクを制限するため、およびこれらの様々な列導体を共に近くに作製して開口率を増加させるために、列データ線は、マトリックスの２つの金属レベル間のニッティング（ｋｎｉｔｔｉｎｇ）法を用いて、すなわち、ソース−ドレイン金属レベルおよびゲート金属レベルを用いること、ならびにこれらの間に接触ポイントを設けることによって、作製するのが有利である。ソース−ドレイン金属レベルＭｓｄは、スイッチングトランジスタＴ１およびＴ１’のソース／ドレイン電極ｅ１ｓｄを作製するための、トランジスタの地理的ゾーンにおいてのみ用いられる。ゲート金属レベルＭｇは、他のどの場所でも、特に画素電極Ｅ１に沿って用いられ、それによって、供給列Ｖｄｄおよびその両側の列データ線を共に非常に接近させる。列データ線に関して、２つの金属レベルＭｓｄおよびＭｇ間の経路は、典型的には、ゲート絶縁層における開口部Ｏｉｇによって得られる接触ポイントｃｔ１、ｃｔ２によって形成され、これらのポイントにおいてソース−ドレイン金属レベルＭｓｄは、ゲート金属レベルと接触することが可能になる。
【００３３】
ソース−ドレイン金属で作製された、スイッチングトランジスタＴ１、Ｔ１’のもう一方のソース−ドレイン電極ｅ１’ｓｄは、接点（ｃｔ３）を作製するためにゲート絶縁層に開口部を設けることによって、関連する電流制御トランジスタＴ２またはＴ’２のゲートに接続される。
【００３４】
供給バスＶｄｄのマトリックス化された分配によって、２つの接触ポイントｃｔ１とｃｔ２との間のゾーンにおけるソース−ドレイン金属導体Ｍｓｄの通過が防止される。ソース−ドレイン金属Ｍｓｄで作製された列導体Ｖｄｄは、両側において、ｃｔ１の前で供給線導体に分割されて、行選択線を基準に互いに対称的に対面しかつｃｔ２の後のもう一方の側で結合する、トランジスタＴ２およびＴ２’のソース−ドレイン電極ｅ２ｓｄおよびｅ２’ｓｄを形成するようにする。換言すれば、マトリックス化された分配Ｖｄｄは、背中合わせのトランジスタＴ１およびＴ１’のペアのそれぞれを迂回するように作製される。このように、光開口部は、製造プロセスの信頼性および製造歩留まりを決して犠牲にすることなく最適化される。
【００３５】
画素電極Ｅ１は、典型的には、ソース−ドレイン金属レベルＭｓｄ（図５）に作製される。開口部Ｏｐは、マトリックスのパッシベーション層に作製されて、この電極Ｅ１に対する接触ゾーン、すなわち有機発光ダイオードが配置される画素の光ゾーンを露出するようにする。
【００３６】
ＯＬＥＤダイオード用に必要な電流を供給するための十分に大きなサイズのチャネルの幅Ｗを有しなければならない電流制御トランジスタが占める領域を最適化するために、これらのトランジスタＴ２、Ｔ２’は、図５に示すように、いわゆる、インターデジテート型ソース−ドレイン電極を備えたトポロジーを有するのが有利であり、それによって、最小幅（行選択線の方向に幅を考える）に関して所望の比率を得ることが可能になり、したがって、画素の開口率を低下させることがない。より正確には、これらのトランジスタのソース−ドレイン電極ｅ２ｓｄが、画素電極Ｅ１（ソース−ドレイン金属Ｍｓｄ）の突出部（フィンガ）によって形成されるのに対して、もう一方のソース−ドレイン電極ｅ２’ｓｄは、供給バスＶｄｄからの突出部によって形成される。各行選択線に対する、２つのトランジスタＴ２およびＴ２’の対称的な位置決めによって、供給線導体Ｖｄｄの同じ部分から、これらの２つのトランジスタのそれぞれにおける対応する電極ｅ２ｓｄを作製することが可能になる。このポイントにおいて、（Ｍｓｄ金属で作製された）供給導体Ｖｄｄが、ゲート金属Ｍｇで作製された行選択線の上に位置し、その結果、使用スペースが最適に管理されることに留意されたい。さらに、複数の電極フィンガを備えたこのインプリメンテーションによって、単一のフィンガを有するインプリメンテーションと比較して、フィンガの破損の場合には、画素の欠陥問題を制限することが可能になる。
【００３７】
したがって、２つの画素列の間では、２つの列データ線導体、たとえばＤＡＴＡｊ’およびＤＡＴＡｊ＋１が、供給列導体Ｖｄｄの各側で側面に位置している。
【００３８】
本発明による配列によって、特に、有利な開口率を備えた、４トランジスタ画素によって占められた領域を最適化することが可能になる。
【００３９】
トランジスタは、典型的には、アモルファスシリコンで作製されたＴＦＴ（薄膜トランジスタ）であるのが好ましい。これらのトランジスタのチャネルは、ソース−ドレイン電極（Ｍｓｄレベル）間においてアモルファスシリコンａ−Ｓｉで作製され、特に図５におけるトランジスタの１つで示すように、（Ｍｇレベルにおける）ゲートによって制御される。
【００４０】
図６は、関連するドライバＣＯＭおよびＣＯＭ’の表示機能または回復機能を交互に制御するために４トランジスタ制御構造のスイッチングトランジスタＴ１およびＴ１’をアドレス指定する別の方法を示す基本回路図である。図７は、本発明による対応する画素のインプリメンテーションに対応する回路図であり、図８は、対応するアクティブマトリックスのトポロジーインプリメンテーションを示す。
【００４１】
図３におけるようにドライバＣＯＭおよびＣＯＭ’の表示および回復機能の交替を可能にするために追加的な列データ線を挿入する代わりに、行選択線が用いられる。列データ線の数を２倍にする代わりに、行選択線の数が２倍にされる。したがって、対応するマトリックスには、２×ｍ行選択線（画素当たり２つ）と、表示画面のｍ×ｎ画素ｐｉｘｉ、ｊに関連するｎ列データ線と、が含まれる。
【００４２】
この実施形態において、スイッチングトランジスタＴ１のゲートは、画素ｐｉｘｉ、ｊの行選択線Ｓｃａｎｉに接続され、デュアルスイッチングトランジスタＴ１’のゲートは、Ｓｃａｎｉ’で示された別の行選択線に接続される。図８に示すように、同じ列データ線、たとえばＤＡＴＡｊ＋２は、この線の右の列における画素の全トランジスタＴ１のソース−ドレイン電極ｅ１ｓｄ、およびこの線の左の列における画素の全トランジスタＴ１’のソース−ドレイン電極ｅ１’ｓｄに接続される。
【００４３】
マトリックスの配列およびトポロジーの観点から見れば、図３〜６に関連して上記で説明した全てが、同じように当てはまる。なぜなら、両方の場合において、各画素は、この画素のスイッチングトランジスタ（Ｔ１、Ｔ１’）の１つをそれぞれ制御する２つの行選択線が側面に配置されているからであるが、しかし、ここでは、画素を作製するための必要なスペースがより大きい。なぜなら、画素の２つの列の間に、１つの供給導体および１つの列データ線があるだけだからである。
【００４４】
したがって、さらに、同じ列データ線および同じ行選択線に関連する２つのトランジスタＴ１およびＴ１’の背面位置決めによって、同じ列データ線導体、すなわち２つの接点ｃｔ１とｃｔ２との間のソース−ドレイン金属Ｍｓｄの部分（その設計を適合させる必要なしに）を用いて、これらの２つのトランジスタＴ１およびＴ１’のためのソース−ドレイン電極ｅ１ｓｄを作製することが可能になる。このように、スペースは、最もよく最適化される。
【００４５】
図９は、６つのトランジスタ（すなわちドライバＣＯＭ当たり３つ）に基づいた制御構造を備えたＯＬＥＤ画素の原理を示すダイアグラムを例示する。かかる構造の利点は、それが、ドライバＣＯＭおよびＣＯＭ’の交互の回復およびビデオ表示機能を制御する追加的な行選択または列データ線を必要としないということである。したがって、ｎ×ｍ画素からなる画面に対して、先行技術（図１）におけるようにｍ行選択線Ｓｃａｎｉおよびｎ列データ線ＤＡＴＡｊがある。
【００４６】
これは、回路トポロジー（線の交差、線の制御）および使用スペースの点から見て貴重な利点である。これが達成されるのは、電流制御トランジスタを交互に制御する手段となる追加的なスイッチングトランジスタを設けることによってである。この追加的なドライバスイッチングトランジスタは、ドライバＣＯＭの場合にはＴ３、ドライバＣＯＭ’の場合にはＴ３’で示される。以下において、トランジスタＴ１およびＴ１’は、第１のスイッチングトランジスタと呼ばれ、トランジスタＴ３およびＴ３’は、第２のスイッチングトランジスタと呼ばれる。
【００４７】
図８および９に示すように、各画素ｐｉｘｉ、ｊのために、２つのドライバＣＯＭおよびＣＯＭ’の第１のスイッチングトランジスタＴ１およびＴ１’に接続された単一の列データ線ＤＡＴＡｊと、ドライバのうちの１つの第１のスイッチングトランジスタのゲートが接続された第１の行選択線と、もう一方のドライバの第１のスイッチングトランジスタのゲートが接続された、マトリックスの別の行選択線、好ましくは前の線と、がある。この例において、画素ｐｉｘｉ、ｊの場合には、行選択線Ｓｃａｎｉは、ドライバＣＯＭのスイッチングトランジスタＴ１のゲートに接続され、一方で行選択線Ｓｃａｎｉ−１は、ドライバＣＯＭ’のスイッチングトランジスタＴ１’のゲートに接続される。ドライバＣＯＭの構成要素Ｔ１、Ｃ１およびＴ２、ならびにドライバＣＯＭ’のＴ１’、Ｃ１’およびＴ２’がまた、特に図３に関して前に示したように、ＯＬＥＤダイオードに一緒に接続される。前述のように、ｎ１およびｎ２はそれぞれ、Ｖｄｄへの、トランジスタＴ２およびＴ２’それぞれのソース−ドレイン電極の接続のためのノードを示し、一方でｃｔ３およびｃｔ４はそれぞれ、制御トランジスタＴ２およびＴ２’それぞれのゲートへの、第１のスイッチングトランジスタＴ１およびＴ１’それぞれのソース−ドレイン電極の接続のためのノードを示す。
【００４８】
各ドライバに設けられた第２のスイッチングトランジスタＴ３、Ｔ３’は、電流制御トランジスタのゲートと、これらのトランジスタが属するドライバの第１のスイッチングトランジスタの行選択線Ｓｃａｎｉ、Ｓｃａｎｉ−１との間にそれぞれ接続される。ドライバの第２のスイッチングトランジスタのゲートは、もう一方のドライバに関連する行選択線に接続される。したがって、図示の例において、画素ｐｉｘｉ、ｊのトランジスタＴ３は、スイッチングトランジスタＴ１の行選択線Ｓｃａｎｉと、電流制御トランジスタＴ２のゲートとの間に接続される。さらに、そのゲートは、行選択線Ｓｃａｎｉ−１に接続される。トランジスタＴ３’は、スイッチングトランジスタＴ１’の行選択線Ｓｃａｎｉ−１と、電流制御トランジスタＴ２’のゲートとの間に接続される。さらに、そのゲートは、行選択線Ｓｃａｎｉに接続される。
【００４９】
本発明によれば、スペースを最も良く最適化するために、対応する画素配列を提供する一方で、やはり技術的制約を考慮する。特に、既に上記で示したように、目標は、ドライバＣＯＭおよびＣＯＭ’を画素内に対称的に配列して最適な開口率を得るようにすることである。スイッチングトランジスタを背中合わせにを配列して、必要なスペースを制限し、接続部をより簡単にできることが特に有利である。行選択線に対して、電流制御トランジスタを対称的に配列できることがまた有利である。
【００５０】
本発明による対応する配列を図１０、１１および１２に示す。図１０および１１は、画素のための回路図（図１０）、および４つの隣接画素のための回路図（図１１）である。図１２は、対応するマトリックスのトポロジー図である。
【００５１】
この配列において、光領域の両側に行選択線Ｓｃａｎｉの２つのブランチＳｃａｎａｉおよびＳｃａｎｂｉがあるように、二重の行選択線が設けられる。したがって、各画素は、２つの行選択線が側面に位置するが、これらの行選択線は、同じ行選択線の上部および底部ブランチＳｃａｎａｉおよびＳｃａｎｂｉである。この配列によって、画素のスイッチングトランジスタを、画素を横切らずに都合よく実現することが可能になる。それによってまた、画素の２つのドライバＣＯＭおよびＣＯＭ’を、画素電極Ｅ１の両側に対称的に配列することが可能になる。実際には、二重の線は、活性ゾーンＡＺの境界に設けられる。
【００５２】
画素の電流制御トランジスタＴ２およびＴ２’は、これらのトランジスタのソース−ドレイン電極ｅ２ｓｄを形成する画素電極Ｅ１と、これらのトランジスタのもう一方の電極ｅ２’ｓｄを形成する供給列Ｖｄｄとの間で、画素電極に沿って配置される。ここで、これらのトランジスタはＬであり、単一のソース−ドレイン電極フィンガを備えている。これらのトランジスタのために大きくなければならないチャネルの幅Ｗは、ここでは、画素電極Ｅ１の長さを利用することによって実現される。２つのトランジスタＴ２とＴ２’との間の分離は、これらのトランジスタの２つのゲートｇ間の分離部Ｏｇによって達成される。
【００５３】
図１４に示すように、供給バスＶｄｄは、上部メインバスＢｔまたは底部メインバスＢｂから来る供給列導体ｃｃを介して分配される。したがって、画素の各列に対して１つの供給列導体ｃｃがあるが、この導体ｃｃは、画素の２つの列の各隙間に配置される（図１２）。確かに、図１３におけるようなマトリックス化された分配は、６トランジスタ制御構造の場合には有利ではない。画素における電流消費による、供給列導体ｃｃ間の電圧降下を制限するために、図１２で分かるであろうように、幅広の供給列導体を作製して、可能な最低限のアクセス抵抗を達成するようにする。
【００５４】
ドライバ当たり１つの追加的なスイッチングトランジスタの存在に関連するこれらの差異は別として、４トランジスタ制御構造のための前の実施形態に関連して見た、本発明による配列の他の特徴は、同じ効果を伴い同じ方法で当てはまる。繰り返すと、特に、接触ポイントｃｔ１およびｃｔ２を用いたニッティングがある。スイッチングトランジスタは、主として、行選択線の底部ブランチたとえばＳｃａｎｂｉと、次の行選択線の上部ブランチすなわちこの例ではＳｃａｎａｉ＋１との間の２つの連続的な行選択線に集中される。この配列によって、作製される様々な接続部、特にドライバのスイッチングトランジスタのソース−ドレイン電極を、電流制御トランジスタのゲートに共通に接続する接続部を最適化することが可能になる。したがって、トランジスタＴ１のソース−ドレイン電極ｅ’１ｓｄおよびトランジスタＴ３のソース−ドレイン電極ｅ’３ｓｄを、トランジスタＴ２のゲートに接続するための一接触ポイントｃｔ３と、トランジスタＴ１’のソース−ドレイン電極ｅ’１ｓｄおよびトランジスタＴ３’のソース−ドレイン電極ｅ’３ｓｄを、トランジスタＴ２’のゲートに接続するための一接触ポイントｃｔ４と、がある。
【００５５】
接触ポイントｃｔ１およびｃｔ２はまた、トランジスタＴ１’のソース−ドレイン電極ｅ１ｓｄを、対応する画素に関連する列データ線に接続する役割をするが、この列データ線は、列における前の画素のトランジスタＴ１のソース−ドレイン電極ｅ１ｓｄを形成する。
【００５６】
接触ポイントｃｔ５、ｃｔ６のそれぞれによって、トランジスタＴ３、Ｔ３’のそれぞれの電極ｅ３ｓｄを、対応する行選択線に接続することが可能になる。
【００５７】
本発明を示すためにたった今提示した配列の様々な例は、次のことを示す。すなわち、各画素を、この画素のスイッチングトランジスタを駆動する２つの行選択線（第１の例ではＳｃａｎｉおよびＳｃａｎｉ’、第２の例ではＳｃａｎａｉおよびＳｃａｎｂｉで）間に配列することによって、画素電極と、問題のドライバのスイッチングトランジスタを駆動する行選択線との間で、画素電極の両側に２つのドライバを対称的に配列することが可能になることと、トランジスタのソース−ドレイン電極の導体レベルと、トランジスタのゲート導体レベルとの間の列データ線のニッティングによって、最大化された光開口部および最適な製造信頼性（共面の導体間の過度の金属による短絡の危険はない）を備えたアクティブマトリックスを作製することが可能になることと、を示す。
【００５８】
同じ行選択線によって駆動されるスイッチングトランジスタの背面配列によって、光開口部が有利に増加される。
【００５９】
図示の例において、保持キャパシタＣ１、Ｃ１’は、典型的には、電流制御トランジスタのゲート−ソース（またはゲート−ドレイン）キャパシタンスによって作製される。
【００６０】
ドライバが単一のスイッチングトランジスタを含む場合に有利に用いることが可能な供給バスのマトリックス化された分配（図１３）によって、アクセス抵抗を改善し、したがってマトリックスにわたるよりよい電力分配を得る一方で、さらに製造プロセスの信頼性（冗長性）を改善することが可能になる。
【００６１】
たった今説明した本発明は、ＴＦＴ（アモルファスシリコン）トランジスタに基づいたアクティブマトリックスを用いる有機発光ダイオード表示画面に最もよく適用される。本発明は、より一般的には、任意のアクティブマトリックス有機発光ダイオード表示画面に適用される。
【図面の簡単な説明】
【００６２】
【図１】先行技術によるＯＬＥＤアクティブマトリックス構造を概略的に示す。
【図２】本発明が適用されるマトリックスにおけるＯＬＥＤ画素の原理を示す図である。
【図３】第１のＯＬＥＤダイオード画素構造の等価回路図を示す。
【図４】本発明による対応するインプリメンテーションを示す。
【図５】本発明による対応するインプリメンテーションを示す。
【図６】第２のＯＬＥＤダイオード画素構造の等価回路図を示す。
【図７】本発明による対応するインプリメンテーションを示す。
【図８】本発明による対応するインプリメンテーションを示す。
【図９】本発明の別の実施形態による第３のＯＬＥＤダイオード画素構造を示す。
【図１０】本発明による対応するインプリメンテーションを示す。
【図１１】本発明による対応するインプリメンテーションを示す。
【図１２】本発明による対応するインプリメンテーションを示す。
【図１３】特に図３〜８に適用可能な電圧Ｖｄｄのマトリックス化された分配を示す。
【図１４】特に図９〜１２に適用される電圧Ｖｄｄの分配を示す。
【符号の説明】
【００６３】
ＣＯＭ  ドライバ
ＣＯＭ’  ドライバ
Ｖｋ  電位
ＤＡＴＡｊ  列データ線
ＤＡＴＡｊ＋１  列データ線
ＤＡＴＡｊ＋２  列データ線
ＤＡＴＡｊ’  列データ線
Ｔｋ  トランジスタ
ｅｋｓｄ  電極
ｅｋ’ｓｄ  電極
Ｖｄｄ  供給電圧、供給バス
Ｔ１  スイッチングトランジスタ
Ｔ１’  スイッチングトランジスタ
Ｔ２  電流制御トランジスタ
Ｔ２’  電流制御トランジスタ
Ｔ３  スイッチングトランジスタ
Ｔ３’  スイッチングトランジスタ
Ｃ１  保持キャパシタ
Ｃ１’  保持キャパシタ
Ｓｃａｎｉ  行選択線
Ｓｃａｎｉ＋１  行選択線
Ｓｃａｎｉ−１  行選択線
Ｓｃａｎａｉ  行選択線ブランチ
Ｓｃａｎｂｉ  行選択線ブランチ
ｐｉｘｉ、ｊ  画素
Ｍｇ  ゲート金属レベル
Ｍｓｄ  ソース−ドレイン金属レベル
ｎ１  ノード
ｎ２  ノード
Ｅ１  画素電極
ｃｔ１〜ｃｔ６  接触ポイント
ｅ１ｓｄ  ソース−ドレイン電極
ｅ１’ｓｄ  ソース−ドレイン電極
ｅ２ｓｄ  ソース−ドレイン電極
ｅ２’ｓｄ  ソース−ドレイン電極
ｅ３ｓｄ  ソース−ドレイン電極
ｅ’３ｓｄ  ソース−ドレイン電極
ｒｃ  行導体
ｃｃ  列導体
Ｗ  チャネル幅
Ｏｉｇ  開口部
Ｏｐ  開口部
ａ−Ｓｉ  アモルファスシリコン
ＡＺ  活性ゾーン
Ｏｇ  分離部
ｇ  ゲート
Ｂｔ  上部メインバス
Ｂｂ  底部メインバス
【図１】
0005560487.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005560487.tif 000008
【図８】
0005560487.tif 000009
【図９】
0005560487.tif 000010
【図１０】
0005560487.tif 000011
【図１１】
0005560487.tif 000012
【図１２】
0005560487.tif 000013
【図１３】
0005560487.tif 000014
【図１４】
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