(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎ≧２）のＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に、それぞれ前記埋め込み酸化膜に達する素子絶縁分離トレンチにより絶縁分離されて形成され、
前記ＳＯＩ層に前記埋め込み酸化膜に達するｎ重の島絶縁分離トレンチが形成され、
前記ｎ個のＭＯＳトランジスタ素子が、前記ｎ重の島絶縁分離トレンチにより囲まれた各島領域に一個ずつ配置されてなり、
前記ｎ個のＭＯＳトランジスタ素子が、グランド（ＧＮＤ）側で基準となる所定の低基準電位と電源側で基準となる所定の高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、
ｎ個の抵抗素子が、前記低基準電位と高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、
第１段の前記ＭＯＳトランジスタ素子を除いた各段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子の間に、それぞれ、順次接続されてなり、
前記各島領域のＳＯＩ層をそれぞれ一方の電極とするｎ個の容量素子が、前記低基準電位と高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、
第１段の前記ＭＯＳトランジスタ素子を除いた少なくとも中央より低段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の容量素子の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子を介して、それぞれ、順次接続されてなり、
残りの高段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の容量素子の間に、それぞれ、順次接続されてなり、
第１段の前記ＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、
第ｎ段の前記ＭＯＳトランジスタ素子における前記電源側の端子から出力が取り出されることを特徴とする半導体装置。
【請求項２】
ｎ個（ｎ≧２）のＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に、それぞれ前記埋め込み酸化膜に達する素子絶縁分離トレンチにより絶縁分離されて形成され、
前記ＳＯＩ層に前記埋め込み酸化膜に達するｎ重の島絶縁分離トレンチが形成され、
前記ｎ個のＭＯＳトランジスタ素子が、前記ｎ重の島絶縁分離トレンチにより囲まれた各島領域に一個ずつ配置されてなり、
前記ｎ個のＭＯＳトランジスタ素子が、グランド（ＧＮＤ）側で基準となる所定の低基準電位と電源側で基準となる所定の高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、
ｎ個の抵抗素子が、前記低基準電位と高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、
第１段の前記ＭＯＳトランジスタ素子を除いた各段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子の間に、それぞれ、順次接続されてなり、
前記各島領域のＳＯＩ層をそれぞれ一方の電極とするｎ個の容量素子が、前記低基準電位と高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、
第１段の前記ＭＯＳトランジスタ素子を除いた残りの各段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の容量素子の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子を介して、それぞれ、順次接続されてなり、
第１段の前記ＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、
第ｎ段の前記ＭＯＳトランジスタ素子における前記電源側の端子から出力が取り出され
ることを特徴とする半導体装置。
【請求項３】
前記ｎ個の容量素子が、それぞれ、前記ＳＯＩ層の上に形成されたフィールド酸化膜を誘電体層とする容量素子であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ個の容量素子に、それぞれ、前記ＳＯＩ層の上方に形成された層間絶縁膜を誘電体層とする第２の容量素子が並列接続されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記各島領域に一個ずつ配置されたｎ個のＭＯＳトランジスタ素子は、順次、内側の島領域のＭＯＳトランジスタ素子が電源側であり、外側の島領域のＭＯＳトランジスタ素子がＧＮＤ側であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体装置が、
前記低基準電位を基準とするＧＮＤ基準ゲート駆動回路、前記低基準電位と前記高基準電位をパルス的に変化させた電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号を前記低基準電位と前記高基準電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、
前記レベルシフト回路に適用されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置に関する。
【背景技術】
【０００２】
高耐圧（１２００Ｖ程度）が要求される電気自動車（ＥＶ）やハイブリッド車（ＨＥＶ）等の自動車用モータ制御に好適で、例えば耐圧１５０Ｖ〜１２００Ｖを包括カバーできるインバータ駆動用等の高電圧ＩＣが、例えば、特開２００６−１４８０５８号公報（特許文献１）と特開２００６−３２４６２６号公報（特許文献２）に開示されている。
【０００３】
上記高電圧ＩＣでは、低電圧領域（例えば±１５Ｖ）と高電圧領域（例えば６００Ｖ以上）の間で信号伝達を行うために、レベルシフト回路が用いられる。しかし、ＳＯＩ（Silicon On Insulator）基板に形成したＭＯＳトランジスタ素子で該レベルシフト回路を構成するにあたり、単体のＭＯＳトランジスタ素子では６００Ｖ以上の耐圧が必要となり困難であるため、絶縁分離された耐圧６００Ｖ以下のＭＯＳトランジスタ素子を直列接続して耐圧を確保する、特許文献１，２に開示された半導体装置が発明された。
【０００４】
図８は、インバータ駆動回路の高電圧ＩＣに用いられている特許文献１に開示された半導体装置で、半導体装置１０の基本的な等価回路図である。
【０００５】
図８に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）側で基準となる低基準電位（ＧＮＤ電位）と電源側で基準となる所定の高基準電位Ｖｓの間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されている。第１段のＭＯＳトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１０の入力端子となっている。半導体装置１０の出力は、第ｎ段のＭＯＳトランジスタ素子Ｔｒｎにおける電源側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。このようにして、出力信号の基準電位は、入力信号のＧＮＤ側のＧＮＤ電位から電源側の高基準電位Ｖｓに変換（レベルシフト）されており、出力信号は、入力信号に対して反転した状態で取り出される。
【０００６】
図８の半導体装置１０の動作においては、ＧＮＤ電位と高基準電位Ｖｓの間の電圧がｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と高基準電位Ｖｓの間の電圧を１個のＭＯＳトランジスタ素子で分担する場合に較べて、各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するＭＯＳトランジスタ素子であっても、図８の半導体装置１０においてＭＯＳトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【０００７】
図９は、回路図で示した図８の半導体装置１０の具体化例を示す図で、高電圧ＩＣ１００のレベルシフト回路に適用された半導体装置１０の各回路素子の配置を示す図である。また、図１０は、図９の一点鎖線Ａ−Ａにおける断面図で、各ＭＯＳトランジスタ素子の構造を示す図である。
【０００８】
図１０の断面図に示すように、高電圧ＩＣ１００では、レベルシフト回路に適用された図８の半導体装置１０におけるｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１のｎ導電型ＳＯＩ層１ａに形成されている。尚、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっており、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものである。
【０００９】
ｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎは、横型ＭＯＳ（ＬＤＭＯＳ）トランジスタ素子で、埋め込み酸化膜３に達する素子絶縁分離トレンチ４により、互いに絶縁分離されている。尚、図１０に示す半導体装置１０においては、浮遊基準ゲート駆動回路でのスイッチングに伴う高周波電位干渉をシールドするために、ＳＯＩ層１ａにおける埋め込み酸化膜３上に高濃度不純物層１ｂが形成されている。
【００１０】
図９に示すように、高電圧ＩＣ１００の半導体装置１０においては、ｎ重の島絶縁分離トレンチＴ１〜Ｔｎが形成され、互いに絶縁分離されたｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、ｎ重の島絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各島領域に、高段のＭＯＳトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。
【００１１】
図１１は、特許文献２に開示されている半導体装置の一例を示す図で、半導体装置２０の基本構成を示した模式図である。
【００１２】
図１１に示す半導体装置２０は、低基準電位であるＧＮＤ電位と所定の高基準電位Ｖｓの間を、ｎ個（ｎ≧２）のトランジスタ素子Ｔｒと、並列接続された抵抗素子（分圧抵抗）Ｒと容量素子（平滑コンデンサ）Ｃを並列ＲＣ素子として、ｎ個の並列ＲＣ素子とで分割する構成である。図１１の半導体装置２０の構成は、別の見方をすれば、図８と同様の低基準電位と高基準電位Ｖｓの間で直列接続されたトランジスタ素子Ｔｒのラインおよび抵抗素子Ｒのラインからなる構成に対して、低基準電位と高基準電位Ｖｓの間で直列接続された容量素子Ｃのラインを付け加えた構成となっている。図１１に示す半導体装置２０においては、直列接続された抵抗素子Ｒのラインが、直流に対してトランジスタ素子Ｔｒの各ゲート電圧間を分圧する。また、直列接続された容量素子Ｃのラインが、交流に対してトランジスタ素子Ｔｒの各ゲート電圧間を分圧する。従って、図１１の半導体装置２０では、直流、交流ともに分圧可能である。また、直列接続された容量素子Ｃのラインは、抵抗素子Ｒの抵抗値が大きい場合には、ｄＶ／ｄｔサージが入った場合に、サージ電流を逃がすラインとしても機能する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献２】特開２００６−１４８０５８号公報
【特許文献１】特開２００６−３２４６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１１に示す半導体装置２０の容量素子Ｃは、特許文献２に開示されているように種々の構造で実現することが可能であるが、比較的大きな容量値が必要である。
【００１５】
図１２は、回路図で示した図１１の半導体装置２０の具体化例で、半導体装置２１を示す図である。図１２（ａ）は半導体装置２１の各回路素子の配置を示す模式的な平面図であり、図１２（ｂ）は図１２（ａ）の一点鎖線Ｂ−Ｂにおける断面図であり、図１２（ｃ）は図１２（ａ）の一点鎖線Ｃ−Ｃにおける断面図である。尚、図１２の半導体装置２１において、図９と図１０に示した半導体装置１０と同様の部分については、同じ符号を付した。
【００１６】
図１２（ａ）においては、各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２の素子絶縁分離トレンチ４、および各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２が配置される島領域を分離している１２重の島絶縁分離トレンチＴ１〜Ｔ１２を太線で示している。また、図１２においては、埋め込み酸化膜３、素子絶縁分離トレンチ４および島絶縁分離トレンチＴ１〜Ｔ１２に付随する寄生容量を、点線符号で各位置に示した。
【００１７】
図１２に示す半導体装置２１は、Ｌｏｗ側ＧＮＤとＨｉｇｈ側Ｖｓの間で、１２個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２を順次直列接続している。また、図１１の分圧抵抗Ｒに相当する１２個の抵抗素子Ｒ１〜Ｒ１２、および平滑コンデンサＣに相当する容量素子Ｃ１〜Ｃ１２を、Ｌｏｗ側ＧＮＤとＨｉｇｈ側Ｖｓの間で順次直列接続している。
【００１８】
図１２（ｂ）に示すように、抵抗素子Ｒ１〜Ｒ１２は、ＳＯＩ基板１の上方に薄膜で形成している。また、容量素子Ｃ１〜Ｃ１２は、記号で図示したように、２つの並列接続された容量素子で構成している。並列接続された一方の容量素子は、ＳＯＩ基板１上のフィールド酸化膜５を誘電体層とする容量素子である。該容量素子は、１２重の島絶縁分離トレンチＴ１〜Ｔｎで絶縁分離されたＳＯＩ層１ａの各島領域を一方の電極としており、この構造によって各島領域を同時に電位固定することができる。並列接続されたもう一方の容量素子は、層間絶縁膜６を誘電体層とする容量素子である。
【００１９】
図１２の半導体装置２１においては、比較的大きな容量値が必要な容量素子Ｃ１〜Ｃ１２を上記２つの並列接続された容量素子で構成しているため、容量素子Ｃ１〜Ｃ１２の占有面積が小さくなり、小型化が可能である。また、容量素子Ｃ１〜Ｃ１２は、フィールド酸化膜５や層間絶縁膜６を誘電体層とする容量素子であるため、特別な製造工程が不要で、安価に製造することができる。しかしながら、図１２の半導体装置２１では、予備的な試験において、パルス的に変化する高基準電位ＶｓのＯＦＦ直後の一定期間、過渡的にスイッチング動作ができなくなるデッドタイムの問題が発生した。
【００２０】
そこで本発明は、ｎ個（ｎ≧２）のＭＯＳトランジスタ素子が低基準電位と高基準電位の間で直列接続された、高耐圧を確保することのできる半導体装置であって、ＧＮＤ側の第１段を除いた各段のＭＯＳトランジスタ素子のゲート端子を直流的および交流的にそれぞれバイアスする、低基準電位と高基準電位の間で直列接続された抵抗素子および容量素子の各ラインを有してなり、パルス的に変化する高基準電位のＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２１】
請求項１に記載の半導体装置は、ｎ個（ｎ≧２）のＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に、それぞれ前記埋め込み酸化膜に達する素子絶縁分離トレンチにより絶縁分離されて形成され、前記ＳＯＩ層に前記埋め込み酸化膜に達するｎ重の島絶縁分離トレンチが形成され、前記ｎ個のＭＯＳトランジスタ素子が、前記ｎ重の島絶縁分離トレンチにより囲まれた各島領域に一個ずつ配置されてなり、前記ｎ個のＭＯＳトランジスタ素子が、グランド（ＧＮＤ）側で基準となる所定の低基準電位と電源側で基準となる所定の高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、ｎ個の抵抗素子が、前記低基準電位と高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、第１段の前記ＭＯＳトランジスタ素子を除いた各段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子の間に、それぞれ、順次接続されてなり、前記各島領域のＳＯＩ層をそれぞれ一方の電極とするｎ個の容量素子が、前記低基準電位と高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、第１段の前記ＭＯＳトランジスタ素子を除いた少なくとも中央より低段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の容量素子の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子を介して、それぞれ、順次接続されてなり、残りの高段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の容量素子の間に、それぞれ、順次接続されてなり、第１段の前記ＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、第ｎ段の前記ＭＯＳトランジスタ素子における前記電源側の端子から出力が取り出されることを特徴としている。
【００２２】
上記半導体装置は、ＳＯＩ構造半導体基板のＳＯＩ層に絶縁分離されて形成されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子が低基準電位と高基準電位の間で直列接続されてなる、高耐圧の確保が可能な半導体装置である。
【００２３】
上記半導体装置は、低基準電位と高基準電位の間で直列接続されたｎ個の抵抗素子からなるラインを有しており、第１段のＭＯＳトランジスタ素子を除いた各段のＭＯＳトランジスタ素子におけるゲート端子が、前記ラインを構成しているｎ個の抵抗素子の間に順次接続されている。すなわち、前記ラインを構成しているｎ個の抵抗素子は、第１段を除いた各段のＭＯＳトランジスタ素子のゲート端子をバイアスする、低基準電位と高基準電位の間における直流の分圧抵抗として機能する。
【００２４】
また、上記半導体装置は、低基準電位と高基準電位の間で直列接続されたｎ個の容量素子からなるラインを有しており、第１段の前記ＭＯＳトランジスタ素子を除いた少なくとも中央より低段のＭＯＳトランジスタ素子におけるゲート端子が、直列接続された各段の容量素子の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子を介して、それぞれ、順次接続され、残りの高段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の容量素子の間に、それぞれ、順次接続されている。前記ラインを構成しているｎ個の容量素子は、低基準電位と高基準電位の間における交流の分圧素子として機能し、第１段を除いた各段のＭＯＳトランジスタ素子のゲート端子を交流状態（例えば前記高基準電位がパルス的に変化する場合において、該パルスの立ち上り時および立ち下り時）においてバイアスする。
【００２５】
上記半導体装置における前記ｎ個の容量素子は、ｎ重の島絶縁分離トレンチにより囲まれた各島領域のＳＯＩ層をそれぞれ一方の電極とする容量素子であり、安価に製造することが可能である。一方、予備的な試験によれば、各島領域のＳＯＩ層をそれぞれ一方の電極とするｎ個の容量素子からなる交流的な分圧ラインを有した半導体装置においては、パルス的に変化する高基準電位のＯＦＦ直後の一定期間、過渡的にスイッチング動作ができなくなるデッドタイムの問題が発生した。
【００２６】
シミュレーションによって上記デッドタイムの問題を詳細に解析したところ、デッドタイムは、以下のようにして発生することが判明した。すなわち、低基準電位と高基準電位の間で直列接続された直流の分圧素子である抵抗素子と交流の分圧素子である容量素子がそれぞれ同じＭＯＳトランジスタ素子のゲート端子をバイアスしている半導体装置においては、高基準電位のＯＮ状態において、埋め込み酸化膜下の支持基板の電位が高基準電位の約半分となり、中央より低段のＭＯＳトランジスタ素子が配置される島領域の電位が、支持基板の電位より低くなる。このため、該島領域では、そこに配置されたＭＯＳトランジスタ素子のゲート電位をバイアスしている抵抗素子とそれに繋がる容量素子の電極であるＳＯＩ層を介して、埋め込み酸化膜の寄生容量が充電された状態にある。次に高基準電位がＯＦＦすると、充電されていた埋め込み酸化膜の寄生容量の放電が間に合わず、ＧＮＤ側の低段のＭＯＳトランジスタ素子におけるドレイン電圧が０Ｖ以下になる。このため、高基準電位のＯＦＦ直後の一定期間、過渡的にスイッチング動作ができなくなるデッドタイムが発生することがわかった。
【００２７】
そこで、上記半導体装置においては、第１段のＭＯＳトランジスタ素子を除いた少なくとも中央より低段のＭＯＳトランジスタ素子におけるゲート端子が、直列接続された各段の容量素子の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子を介して、それぞれ、順次接続されてなる構成を採用している。該構成によれば、同じＭＯＳトランジスタ素子のゲート端子をバイアスする抵抗素子と容量素子が、直接繋がれずに上記ダイオード素子でクランプされることとなり、高基準電位のＯＮ状態において、抵抗素子を介した埋め込み酸化膜の寄生容量の充電が抑制される。従って、次に高基準電位がＯＦＦした直後においても、ＧＮＤ側の低段のＭＯＳトランジスタ素子におけるドレイン電圧が０Ｖ以下になることはなく、スイッチング動作ができなくなるデッドタイムの発生を防止することができる。尚、上記半導体装置においても、容量素子は、ｎ重の絶縁分離トレンチで絶縁分離されたＳＯＩ層の各島領域を一方の電極としており、この構造によって各島領域を同時に電位固定することができる。
【００２８】
以上のようにして、上記半導体装置は、ｎ個（ｎ≧２）のＭＯＳトランジスタ素子が低基準電位と高基準電位の間で直列接続された、高耐圧を確保することのできる半導体装置であって、ＧＮＤ側の第１段を除いた各段のＭＯＳトランジスタ素子のゲート端子を直流的および交流的にそれぞれバイアスする、低基準電位と高基準電位の間で直列接続された抵抗素子および容量素子の各ラインを有してなり、パルス的に変化する高基準電位のＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置とすることができる。
【００２９】
特に、請求項２に記載の半導体装置のように、第１段のＭＯＳトランジスタ素子を除いた残りの各段のＭＯＳトランジスタ素子におけるゲート端子が、直列接続された各段の容量素子の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子を介して、それぞれ、順次接続されてなることが好ましい。これによれば、ｎ個のＭＯＳトランジスタ素子の動作特性を、より均一にすることができる。
【００３０】
上記半導体装置においては、請求項３に記載のように、前記ｎ個の容量素子が、それぞれ、前記ＳＯＩ層の上に形成されたフィールド酸化膜を誘電体層とする容量素子であることが好ましい。これによれば、該容量素子を製造するための特別な工程が不要となり、安価に製造することができる。
【００３１】
また、請求項４に記載のように、前記ｎ個の容量素子に、それぞれ、前記ＳＯＩ層の上方に形成された層間絶縁膜を誘電体層とする第２の容量素子が並列接続されてなる構成としてもよい。前記容量素子は、低基準電位と高基準電位の間で交流の分圧素子として機能させるために比較的大きな容量値が必要であるが、上記第２の容量素子を付加することで、占有面積を拡大したり特別な製造工程を追加したりすることなく前記容量素子の容量値を実質的に増大することができ、小型で安価な半導体装置とすることが可能である。
【００３２】
上記半導体装置においては、例えば請求項５に記載のように、前記各島領域に一個ずつ配置されたｎ個のＭＯＳトランジスタ素子は、順次、内側の島領域のＭＯＳトランジスタ素子が電源側であり、外側の島領域のＭＯＳトランジスタ素子がＧＮＤ側である構成とすることが、配線の取り回しやノイズの影響を低減する上で好ましい。
【００３３】
請求項６に記載のように、前記半導体装置は、前記低基準電位を基準とするＧＮＤ基準ゲート駆動回路、前記低基準電位と前記高基準電位をパルス的に変化させた電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号を前記低基準電位と前記高基準電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、前記レベルシフト回路に好適である。
【００３４】
インバータ駆動用の高電圧ＩＣにおける浮遊基準ゲート駆動回路では、低基準電位と高基準電位の間をパルス的に変化する２つの電位を基準としており、レベルシフト回路に適用する半導体装置は、先に例示した高基準電位がパルス的に変化する場合に相当する。
【００３５】
前記高電圧ＩＣは、例えば、請求項７に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項８に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【図面の簡単な説明】
【００３６】
【図１】図１２に示した半導体装置２１のシミュレーションモデルである。
【図２】半導体装置２１の動作シミュレーション結果で、（ａ）は、高基準電位Ｖｓが１５Ｖと１２１５Ｖの間でパルス的に変化した場合の各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２のドレイン電位および出力信号パルスＶｐを重ねて示した図であり、（ｂ）は、（ａ）において一点鎖線で囲った部分の拡大図である。
【図３】本発明に係る半導体装置の一例で、（ａ）は半導体装置２２の各回路素子の配置を示す模式的な平面図であり、（ｂ）は（ａ）の一点鎖線Ｄ−Ｄにおける断面図であり、（ｃ）は（ａ）の一点鎖線Ｅ−Ｅにおける断面図である。
【図４】図３に示した半導体装置２２のシミュレーションモデルである。
【図５】半導体装置２２の動作シミュレーション結果で、（ａ）は、高基準電位Ｖｓが１５Ｖと１２１５Ｖの間でパルス的に変化した場合の各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２のドレイン電位および出力信号パルスＶｐを重ねて示した図であり、（ｂ）は、（ａ）において一点鎖線で囲った部分の拡大図である。
【図６】（ａ），（ｂ）は、それぞれ、ダイオード素子Ａａ，Ａｂの平面図と断面図である。
【図７】抵抗素子Ｒｃ，容量素子Ｃｃおよびダイオード素子Ａｃの平面図と断面図である。
【図８】インバータ駆動回路の高電圧ＩＣに用いられている特許文献１に開示された半導体装置で、半導体装置１０の基本的な等価回路図である。
【図９】回路図で示した図８の半導体装置１０の具体化例を示す図で、高電圧ＩＣ１００のレベルシフト回路に適用された半導体装置１０の各回路素子の配置を示す図である。
【図１０】図９の一点鎖線Ａ−Ａにおける断面図で、各ＭＯＳトランジスタ素子の構造を示す図である。
【図１１】特許文献２に開示されている半導体装置の一例を示す図で、半導体装置２０の基本構成を示した模式図である。
【図１２】回路図で示した図１１の半導体装置２０の具体化例で、半導体装置２１を示す図である。
【発明を実施するための形態】
【００３７】
以下、本発明を実施するための形態を、図に基づいて説明する。
【００３８】
最初に、図１２に示した半導体装置２１の問題点であるデッドタイムの発生要因を明らかにするため、半導体装置２１の動作シミュレーションを行った。
【００３９】
図１は、図１２に示した半導体装置２１のシミュレーションモデルである。尚、図１において、符号ＰＣ３は埋め込み酸化膜３に付随する寄生容量であり、符号ＰＣ４は素子絶縁分離トレンチ４に付随する寄生容量であり、符号ＰＣＴは島絶縁分離トレンチＴ１〜Ｔ１２に付随する寄生容量であり、符号ＰＣ６は層間絶縁膜６に付随する寄生容量である。また、一点鎖線で囲った部分が、島絶縁分離トレンチで絶縁分離された一つの島領域とそれに付随するＭＯＳトランジスタ素子、抵抗素子および容量素子に対応している。
【００４０】
図２は、図１２に示した半導体装置２１の動作シミュレーション結果で、図２（ａ）は、高基準電位Ｖｓが１５Ｖと１２１５Ｖの間でパルス的に変化した場合の各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２のドレイン電位および出力信号パルスＶｐを重ねて示した図であり、図２（ｂ）は、図２（ａ）において一点鎖線で囲った部分の拡大図である。
【００４１】
半導体装置２１の１２個の容量素子Ｃ１〜Ｃ１２は、１２重の島絶縁分離トレンチＴ１〜Ｔ１２により囲まれた各島領域のＳＯＩ層１ａをそれぞれ一方の電極としている。このため、図１に示すように、半導体装置２１のシミュレーションモデルには、容量素子Ｃ１〜Ｃ１２から各島領域のＳＯＩ層１ａを電位固定するラインＬ１〜Ｌ１２が存在する。
【００４２】
図１２の半導体装置２１においては、パルス的に変化する高基準電位Ｖｓ（＝１２００Ｖ）のＯＦＦ直後の一定期間、図２（ｂ）に示すように、過渡的にスイッチング動作ができなくなるデッドタイムの問題が発生する。
【００４３】
図２（ｂ）に示すデッドタイムは、シミュレーション結果の詳細な解析によって、以下のようにして発生することが判明した。すなわち、低基準電位と高基準電位Ｖｓの間で直列接続された直流の分圧素子である抵抗素子Ｒ１〜Ｒ１２と交流の分圧素子である容量素子Ｃ１〜Ｃ１２がそれぞれ同じＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２のゲート端子をバイアスしている半導体装置２１においては、高基準電位ＶｓのＯＮ状態において、埋め込み酸化膜３下の支持基板２の電位が高基準電位Ｖｓの約半分の６００Ｖとなり、中央より低段のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ６が配置される島領域の電位が、支持基板２の電位より低くなる。このため、該島領域では、そこに配置されたＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ６のゲート電位をバイアスしている抵抗素子Ｒ１〜Ｒ６とそれに繋がる容量素子Ｃ１〜Ｃ６の電極であるＳＯＩ層１ａを介して、埋め込み酸化膜３の寄生容量ＰＣ３が充電された状態にある。次に高基準電位ＶｓがＯＦＦすると、充電されていた埋め込み酸化膜３の寄生容量ＰＣ３の放電が間に合わず、図２（ｂ）に示すように、グランド（ＧＮＤ）側の低段のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ５におけるドレイン電圧が０Ｖ以下になる。このため、高基準電位ＶｓのＯＦＦ直後の一定期間、過渡的にスイッチング動作ができなくなるデッドタイムが発生することが判明した。
【００４４】
以上の解析結果より、デッドタイムの発生を防止した図３の半導体装置２２が発明された。
【００４５】
図３は、本発明に係る半導体装置の一例で、半導体装置２２を示す図である。図３（ａ）は半導体装置２２の各回路素子の配置を示す模式的な平面図であり、図３（ｂ）は図３（ａ）の一点鎖線Ｄ−Ｄにおける断面図であり、図３（ｃ）は図３（ａ）の一点鎖線Ｅ−Ｅにおける断面図である。尚、図３の半導体装置２２において、図１２に示した半導体装置２１と同様の部分については、同じ符号を付した。また、図３（ｃ）に示す半導体装置２２の一点鎖線Ｅ−Ｅでの断面構造は、図１２（ｃ）に示した半導体装置２１の一点鎖線Ｃ−Ｃでの断面構造と同じである。
【００４６】
図４は、図３に示した半導体装置２２のシミュレーションモデルである。図４の半導体装置２２のシミュレーションモデルにおいても、図１の半導体装置２１のシミュレーションモデルと同様の部分については、同じ符号を付した。
【００４７】
図５は、図４に示した半導体装置２２の動作シミュレーション結果で、図５（ａ）は、高基準電位Ｖｓが１５Ｖと１２１５Ｖの間でパルス的に変化した場合の各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２のドレイン電位および出力信号パルスＶｐを重ねて示した図であり、図５（ｂ）は、図５（ａ）において一点鎖線で囲った部分の拡大図である。
【００４８】
図３に示す半導体装置２２は、図１２に示した半導体装置２１と較べて、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた残りのＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２におけるゲート端子が、直列接続された各段の容量素子Ｃ１〜Ｃ１２の間に直接繋がれずに、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ２〜Ａ１２を介して、それぞれ、順次接続されている点だけが異なっている。図３に示す半導体装置２２のその他の構成は、図１２に示した半導体装置２１と同様である。
【００４９】
すなわち、図３に示す半導体装置２２は、ｎ個（ｎ≧２で、図３の半導体装置２２の例ではｎ＝１２）のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２が、埋め込み酸化膜３を有するＳＯＩ構造半導体基１のＳＯＩ層１ａに、それぞれ埋め込み酸化膜３に達する素子絶縁分離トレンチ４により絶縁分離されて形成されている。また、ＳＯＩ層１ａに埋め込み酸化膜３に達するｎ重の島絶縁分離トレンチＴ１〜Ｔ１２が形成され、ｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２が、ｎ重の島絶縁分離トレンチＴ１〜Ｔ１２により囲まれた各島領域に一個ずつ配置されている。ｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２は、グランド（ＧＮＤ）側で基準となる所定の低基準電位と電源側で基準となる所定の高基準電位Ｖｓの間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されている。
【００５０】
また、ｎ個の抵抗素子Ｒ１〜Ｒ１２が、前記低基準電位と高基準電位の間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されており、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた残りの各段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２におけるゲート端子が、前記直列接続された各段の抵抗素子Ｒ１〜Ｒ１２の間に、それぞれ、順次接続されている。
【００５１】
さらに、ｎ重の島絶縁分離トレンチＴ１〜Ｔ１２により囲まれた各島領域のＳＯＩ層１ａをそれぞれ一方の電極とするｎ個の容量素子Ｃ１〜Ｃ１２が、前記低基準電位と高基準電位Ｖｓの間で、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されている。
【００５２】
該ｎ個の容量素子Ｃ１〜Ｃ１２をより詳細に説明すると、図３（ｂ）に示すように、それぞれ、並列接続た第１の容量素子と第２の容量素子とで構成されている。第１の容量素子は、ＳＯＩ層１ａの上に形成されたフィールド酸化膜５を誘電体層とする容量素子であり、フィールド酸化膜５下の各島領域のＳＯＩ層１ａを一方の電極とし、フィールド酸化膜５上に形成された配線層をもう一方の電極としている。また、第２の容量素子は、ＳＯＩ層１ａの上方に形成された層間絶縁膜６を誘電体層とする容量素子であり、層間絶縁膜６を間に挟む上下の配線層を電極としている。上記フィールド酸化膜５を誘電体層とする第１の容量素子も層間絶縁膜６を誘電体層とする第２の容量素子も、製造するための特別な工程は不要であり、安価に製造することができる。また、フィールド酸化膜５を誘電体層とする第１の容量素子だけで、容量素子Ｃ１〜Ｃ１２を構成するようにしてもよい。しかしながら、後述するように、容量素子Ｃ１〜Ｃ１２は、低基準電位と高基準電位Ｖｓの間で交流の分圧素子として機能させるために比較的大きな容量値が必要であり、第１の容量素子だけで構成すると該容量素子の占有面積が大きくなる。上記層間絶縁膜６を誘電体層とする第２の容量素子を付加することで、占有面積を拡大したり特別な製造工程を追加したりすることなく容量値を増大することができ、小型で安価な半導体装置とすることが可能である。
【００５３】
尚、図３の半導体装置２２においては、ｎ重の島絶縁分離トレンチＴ１〜Ｔ１２により囲まれた各島領域に一個ずつ配置されたｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２は、順次、内側の島領域のＭＯＳトランジスタ素子が電源側であり、外側の島領域のＭＯＳトランジスタ素子がＧＮＤ側である構成としていた。該構成は、配線の取り回しやノイズの影響を低減する上で好ましい。しかしながらこれに限らず、逆に、ｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２は、順次、内側の島領域のＭＯＳトランジスタ素子がＧＮＤ側であり、外側の島領域のＭＯＳトランジスタ素子が電源側である構成としてもよい。
【００５４】
図３の半導体装置２２においては、図１２の半導体装置２１と異なり、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた残りの各段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２におけるゲート端子が、前記直列接続された各段の容量素子Ｃ１〜Ｃ１２の間に、容量素子Ｃ１〜Ｃ１２側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ２〜Ａ１２を介して、それぞれ、順次接続されている。
【００５５】
尚、図３の半導体装置２２は、図１２の半導体装置２１と同様に、第１段のＭＯＳトランジスタ素子Ｔｒ１におけるゲート端子を入力端子とし、第ｎ段のＭＯＳトランジスタ素子Ｔｒ１２における電源側の端子から出力が取り出される。
【００５６】
図３に示す半導体装置２２は、ＳＯＩ構造半導体基板１のＳＯＩ層１ａに絶縁分離されて形成されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２が低基準電位と高基準電位Ｖｓの間で直列接続されてなる、高耐圧の確保が可能な半導体装置である。
【００５７】
上記半導体装置２２は、図４に示すように、低基準電位と高基準電位Ｖｓの間で直列接続されたｎ個の抵抗素子Ｒ１〜Ｒ１２からなるラインを有しており、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた各段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２におけるゲート端子が、前記ラインを構成しているｎ個の抵抗素子Ｒ１〜Ｒ１２の間に順次接続されている。すなわち、前記ラインを構成しているｎ個の抵抗素子Ｒ１〜Ｒ１２は、第１段を除いた各段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２のゲート端子をバイアスする、低基準電位と高基準電位の間における直流の分圧抵抗として機能する。
【００５８】
また、上記半導体装置２２は、低基準電位と高基準電位Ｖｓの間で直列接続されたｎ個の容量素子Ｃ１〜Ｃ１２からなるラインを有しており、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた残りの各段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２におけるゲート端子が、直列接続された各段の容量素子Ｃ１〜Ｃ１２の間に、容量素子Ｃ１〜Ｃ１２側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ２〜Ａ１２を介して、それぞれ、順次接続されている。従って、図４からわかるように、抵抗素子Ｒ２〜Ｒ１２は、図１の半導体装置２１と異なり、ｎ重の島絶縁分離トレンチＴ１〜Ｔ１２により囲まれた各島領域に直接繋がっていない。前記ラインを構成しているｎ個の容量素子Ｃ１〜Ｃ１２は、低基準電位と高基準電位Ｖｓの間における交流の分圧素子として機能し、第１段を除いた各段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２のゲート端子を交流状態（例えば図５（ａ）に示す高基準電位Ｖｓがパルス的に変化する場合において、該パルスの立ち上り時および立ち下り時）においてバイアスする。
【００５９】
上記半導体装置２２における前記ｎ個の容量素子Ｃ１〜Ｃ１２は、ｎ重の島絶縁分離トレンチＴ１〜Ｔ１２により囲まれた各島領域のＳＯＩ層１ａをそれぞれ一方の電極とする容量素子であり、前述したように安価に製造することが可能である。一方、予備的な試験によれば、同じ各島領域のＳＯＩ層１ａをそれぞれ一方の電極とするｎ個の容量素子Ｃ１〜Ｃ１２からなる交流的な分圧ラインを有した図１２の半導体装置２１においては、図１と図２で説明したように、パルス的に変化する高基準電位ＶｓのＯＦＦ直後の一定期間、過渡的にスイッチング動作ができなくなるデッドタイムの問題が発生した。
【００６０】
また、同じく図１と図２で説明したように、シミュレーションによって上記デッドタイムの問題を解析したところ、上記デッドタイムは、以下のようにして発生することが判明した。すなわち、低基準電位と高基準電位Ｖｓの間で直列接続された直流の分圧素子である抵抗素子Ｒ１〜Ｒ１２と交流の分圧素子である容量素子Ｃ１〜Ｃ１２がそれぞれ同じＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２のゲート端子をバイアスしている半導体装置２１においては、高基準電位ＶｓのＯＮ状態において、埋め込み酸化膜３下の支持基板２の電位が高基準電位Ｖｓの約半分となり、中央より低段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ６のゲート電位をバイアスしている抵抗素子Ｒ１〜Ｒ７とそれに繋がる容量素子Ｃ１〜Ｃ７の電極であるＳＯＩ層１ａを介して、埋め込み酸化膜３の寄生容量ＰＣ３が充電されている。次に高基準電位ＶｓがＯＦＦすると、充電されていた埋め込み酸化膜３の寄生容量ＰＣ３の放電が間に合わず、ＧＮＤ側の低段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ６におけるドレイン電圧が０Ｖ以下になる。このため、高基準電位ＶｓのＯＦＦ直後の一定期間、過渡的にスイッチング動作ができなくなるデッドタイムが発生することがわかった。
【００６１】
そこで、上記図３と図４に示す半導体装置２２においては、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた各段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２におけるゲート端子が、直列接続された各段の容量素子Ｃ１〜Ｃ１２の間に、容量素子Ｃ１〜Ｃ１２側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ２〜Ａ１２を介して、それぞれ、順次接続されてなる構成を採用している。該構成によれば、同じＭＯＳトランジスタ素子のゲート端子をバイアスする抵抗素子Ｒｉ（ｉ＝２，・・・，ｎ）と容量素子Ｃｉが、直接繋がれずに上記ダイオード素子Ａｉでクランプされることとなり、高基準電位ＶｓのＯＮ状態において、抵抗素子Ｒｉを介した埋め込み酸化膜３の寄生容量ＰＣ３の充電が抑制される。従って、上記半導体装置２２においては、図５に示すように、次に高基準電位ＶｓがＯＦＦした直後においても、図２のシミュレーション結果のようにＧＮＤ側の低段のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ６におけるドレイン電圧が０Ｖ以下になることがなく、スイッチング動作ができなくなるデッドタイムの発生を防止することができる。尚、上記図３と図４に示す半導体装置２２においても、直列接続された容量素子Ｃ１〜Ｃ１２は、ｎ重の島絶縁分離トレンチＴ１〜Ｔ１２で絶縁分離されたＳＯＩ層１ａの各島領域を一方の電極としており、この構造によって各島領域を高基準電位ＶｓのＯＮ時およびＯＦＦ時の過渡状態において同時に電位固定することができる。
【００６２】
上記説明からわかるように、ダイオード素子の挿入は、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた全てのＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２に対して必要である訳ではない。第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた少なくとも中央より低段のＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ６におけるゲート端子が、前記直列接続された各段の容量素子Ｃ１〜Ｃ７の間に、容量素子Ｃ１〜Ｃ７側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ２〜Ａ６を介して、それぞれ、順次接続されてなり、残りの高段のＭＯＳトランジスタ素子Ｔｒ７〜Ｔｒ１２におけるゲート端子が、直列接続された各段の容量素子Ｃ７〜Ｃ１２の間に、それぞれ、順次接続されてなる構成としてもよい。しかしながら、図３の半導体装置２２のように、第１段のＭＯＳトランジスタ素子Ｔｒ１を除いた全てのＭＯＳトランジスタ素子Ｔｒ２〜Ｔｒ１２に対してダイオード素子Ａ２〜Ａ１２を挿入することで、１２個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒ１２の動作特性を、より均一にすることができる。
【００６３】
図６と図７は、それぞれ、上記ダイオード素子Ａ２〜Ａ１２の形成例を示した図である。図６（ａ），（ｂ）は、それぞれ、ダイオード素子Ａａ，Ａｂの平面図と断面図であり、図７は、抵抗素子Ｒｃ，容量素子Ｃｃおよびダイオード素子Ａｃの平面図と断面図である。尚、図６と図７において、図３と同様の部分については、同じ符号を付した。
【００６４】
図６（ａ），（ｂ）に示すダイオード素子Ａａ，Ａｂは、いずれも多結晶シリコンからなるダイオード素子で、図６（ａ）に示すダイオード素子Ａａは、ｐ導電型領域とｎ導電型領域がフィールド酸化膜５上に横並べに配置されたダイオード素子である。図６（ｂ）に示すダイオード素子Ａｂは、ｐ導電型領域とｎ導電型領域がフィールド酸化膜５上に積層されて縦並べに配置されたダイオード素子である。
【００６５】
図７に示すダイオード素子Ａｃも、多結晶シリコンからなるダイオード素子であり、ｐ導電型領域とｎ導電型領域が層間絶縁膜６上に横並べに配置されたダイオード素子である。図７のダイオード素子Ａｃのように、分圧抵抗Ｒｃと共に容量素子Ｃｃ上に作製することで、省スペース化を図ることが出来る。
【００６６】
尚、図３の半導体装置２２におけるダイオード素子Ａ２〜Ａ１２は、上記図６と図７の形成例に限らず、例えば素子絶縁分離トレンチ４により絶縁分離されたＳＯＩ層１ａ中に形成されるダイオード素子であってもよいし、ＳＯＩ基板１とは異なる基板に別素子として形成されるダイオード素子であってもよい。
【００６７】
以上のようにして、上記した半導体装置は、いずれも、ｎ個（ｎ≧２）のＭＯＳトランジスタ素子が低基準電位と高基準電位Ｖｓの間で直列接続された、高耐圧を確保することのできる半導体装置であって、ＧＮＤ側の第１段を除いた各段のＭＯＳトランジスタ素子のゲート端子を直流的および交流的にそれぞれバイアスする、低基準電位と高基準電位Ｖｓの間で直列接続された抵抗素子および容量素子の各ラインを有してなり、パルス的に変化する高基準電位ＶｓのＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置とすることができる。
【００６８】
従って、上記半導体装置は、前記低基準電位を基準とするＧＮＤ基準ゲート駆動回路、前記低基準電位と前記高基準電位Ｖｓをパルス的に変化させた電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号を前記低基準電位と前記高基準電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、前記レベルシフト回路に好適である。
【００６９】
インバータ駆動用の高電圧ＩＣにおける浮遊基準ゲート駆動回路では、低基準電位と高基準電位の間をパルス的に変化する２つの電位を基準としており、レベルシフト回路に適用する半導体装置は、先に例示した高基準電位がパルス的に変化する場合に相当する。
【００７０】
前記高電圧ＩＣは、例えば、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【符号の説明】
【００７１】
１０，２０〜２２  半導体装置
Ｔｒ１〜Ｔｒ１２  ＭＯＳトランジスタ素子
Ｒ，Ｒ１〜Ｒ１２，Ｒｃ  抵抗素子
Ｃ，Ｃ１〜Ｃ１２，Ｃｃ  容量素子
Ａ２〜Ａ１２，Ａａ〜Ａｃ  ダイオード素子
１  ＳＯＩ構造半導体基板（ＳＯＩ基板）
１ａ  ＳＯＩ層
２  支持基板
３  埋め込み酸化膜
Ｔ１〜Ｔ１２  島絶縁分離トレンチ
４  素子絶縁分離トレンチ
５  フィールド酸化膜
６  層間絶縁膜
【図１】
0005458760.tif 000002
【図２】
0005458760.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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