(57)【特許請求の範囲】
【請求項１】
フェールセーフ装置と、
前記フェールセーフ装置とパラレルバスのデータバスライン及びアドレスバスラインで接続した周辺装置のインタフェース部と
を備えた保安装置において、
前記フェールセーフ装置が、
前記周辺装置に対して、前記パラレルバスの前記データバスラインのデータバス幅に対応するビット数を有し、前記データバスラインの全ビットを０／１両方に書き換える複数のチェック用データのパターンを前記インタフェース部のメモリ上の指定アドレスへ周期的にライト／リードし、
リードした前記複数のチェック用データに基づいて、前記データバスラインの全ビットのデータ変化を確認することにより
前記パラレルバスの前記データバスラインの固定故障及び隣接信号ライン同士の混触を含む異常を検出し、
前記フェールセーフ装置が、
前記パラレスバスのアドレスバスラインの全ビットを０／１両方に書き換える前記データバスラインの複数のチェック用データのパターンと同じパターンを組み合わせた前記インタフェース部のメモリ上のアドレスバスチェック用アドレスの複数のエリアに予め書き込まれた前記アドレスバスチェック用アドレスごとに全て異なるアドレスバスチェック用固定データを、周期的にリードし、
前記アドレスバスチェック用固定データが前記アドレスバスチェック用アドレスのエリアに格納されていることを確認することにより、
前記アドレスバスラインの固定故障発生による異常を検出すること
を特徴とするパラレルバスの健全性チェック機能を備えた保安装置。
【請求項２】
請求項１に記載の保安装置において、
前記フェールセーフ装置が前記パラレルバスのデータバスライン異常もしくはアドレスバスライン異常を検出した場合は、前記フェールセーフ装置が故障検知出力を行い、パラレルバスラインのデータを用いた演算を停止し、装置を安全側動作とすること
を特徴とするパラレルバスの健全性チェック機能を備えた保安装置。
【請求項３】
請求項１または請求項２に記載されたパラレルバスの健全性チェック機能を備えた保安装置において、
前記フェールセーフ装置がバス照合同期方式２重系フェールセーフ装置であり、前記フェールセーフ装置内のバス照合同期方式２重系ＣＰＵが、前記パラレルバスのチェック用データの生成とライト／リードチェック処理を実行することにより、片系ＣＰＵで前記チェック用データのライト／リード演算の演算誤りが発生した際には、２重系照合不一致による故障検知となり、前記パラレルバスの異常検知処理誤りを検知し、装置を安全側動作とすること
を特徴とするパラレルバスの健全性チェック機能を備えた保安装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自列車の位置を演算し、地上からの制御情報に基づいて算出した制限速度と自列車速度との速度照査を行ない、自列車速度が制限速度を超過した場合にブレーキ出力を行う車上制御装置のフェールセーフ技術に関する。
【背景技術】
【０００２】
従来のＡＴＣ（Ａｕｔｏｍａｔｉｃ  Ｔｒａｉｎ  Ｃｏｎｔｒｏｌ）装置は、特許文献１に示すように、軌道側から送信される周波数変調されたＡＴＣ信号を受信し、この信号の表わすＡＴＣ制御速度を判別する受信部と、この制限速度と速度発電機で検出された車両速度とを比較し、車両速度が制限速度を超過した際にＡＴＣブレーキ指令を発する速度照査部とから構成する。受信部、速度照査部ともに非同期方式２重系により、演算結果の比較照合を実施することでフェールセーフ装置を実現してきた。
【０００３】
さらにデジタルＡＴＣでは、地上から車上へ送信する信号をデジタル情報とする事で、停止する軌道回路を地上システムから列車に送信することを可能とする。デジタルＡＴＣの車上制御装置では、デジタル信号を受信可能とした受信部と速度照査部に加え、車両性能や路線条件をもとに停止点に停止する一段階のブレーキ曲線を作成する演算部を設けることで、列車の時隔短縮や乗り心地向上を図ってきた。この演算部におけるソフトウェア処理には高信頼化・高安全化が求められており、演算部にバス照合同期方式２重系構成を採用することで、ソフトウェア演算の信頼性を上げている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平４−４６０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
列車制御装置を構成するバス照合同期方式２重系のフェールセーフ装置と、このフェールセーフ装置とパラレルバスで接続する周辺装置で構成したシステムにおいて、フェールセーフ装置と周辺装置間を接続するバスラインの故障を検知し、フェールセーフ装置と周辺装置間の伝送路上の健全性を確認することで、システムの安全性を確保することが課題である。
【課題を解決するための手段】
【０００６】
本発明のパラレルバスの健全性チェック機能を備えた保安装置は、フェールセーフ装置と、前記フェールセーフ装置とパラレルバスのデータバスライン及びアドレスバスラインで接続した周辺装置のインタフェース部とを備えた保安装置において、前記フェールセーフ装置が、前記周辺装置に対して、前記パラレルバスの前記データバスラインのデータバス幅に対応するビット数を有し、前記データバスラインの全ビットを０／１両方に書き換える複数のチェック用データのパターンを前記インタフェース部のメモリ上の指定アドレスへ周期的にライト／リードし、リードした前記複数のチェック用データに基づいて、前記データバスラインの全ビットのデータ変化を確認することにより前記パラレルバスの前記データバスラインの固定故障及び隣接信号ライン同士の混触を含む異常を検出し、前記フェールセーフ装置が、前記パラレスバスのアドレスバスラインの全ビットを０／１両方に書き換える前記データバスラインの複数のチェック用データのパターンと同じパターンを組み合わせた前記インタフェース部のメモリ上のアドレスバスチェック用アドレスの複数のエリアに予め書き込まれた前記アドレスバスチェック用アドレスごとに全て異なるアドレスバスチェック用固定データを、周期的にリードし、前記アドレスバスチェック用固定データが前記アドレスバスチェック用アドレスのエリアに格納されていることを確認することにより、前記アドレスバスラインの固定故障発生による異常を検出することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、フェールセーフ装置と周辺装置とを接続したパラレルバス伝送路の健全性チェックを行うことにより、バスライン異常に伴い発生した誤ったデータによる危険側動作を防ぐ効果がある。
【図面の簡単な説明】
【０００９】
【図１】図１は本発明の実施例のフェールセーフ演算部とインタフェース部によって構成された車上装置のシステム構成を示す図である。
【図２】図２は本発明の実施例のバス照合同期方式２重系のフェールセーフ演算部とインタフェース部の接続構成を示す図である。
【図３】図３は本発明の実施例のデータバス，アドレスバスのチェックデータの構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて、本発明の実施の形態について説明する。
【実施例】
【００１１】
バス照合同期方式２重系のフェールセーフ演算部１４と外部機器２１を接続するために設けたインタフェース部２０で構成した車上ＡＴＣシステムにおいて、本発明によって、フェールセーフ演算部１４とインタフェース部２０間のパラレルバスの健全性チェックを行い、バスライン異常に伴い発生した誤ったデータによる危険側動作を防ぐ。
【００１２】
本発明により、データバス３０８ラインとアドレスバス３０９ラインのそれぞれの故障検知を行う。
【００１３】
まず、パラレルバス２１２のデータバス３０８ラインの異常を検出するために、フェールセーフ演算部３０１よりインタフェース部３０２のインタフェースメモリであるＤＰＲＡＭ３１０へチェック用データを周期的にライト／リードし、データバス３０８ラインの変化をチェックする。
【００１４】
具体的なチェック方法は、以下の通りである。まず、フェールセーフ演算部３０１がパラレルバス２１２（データバス幅：１６ｂｉｔ）上の指定アドレスへチェック用データ「０ｘ５５５５（０１０１０１０１０１０１０１０１）」、「０ｘＡＡＡＡ（１０１０１０１０１０１０１０１０）」、「０ｘ００００（００００００００００００００００）」、「０ｘＦＦＦＦ（１１１１１１１１１１１１１１１１）」を書込む（０ｘ５５５５〜０ｘＦＦＦＦは、１６進数表記である）。
【００１５】
ここで、指定アドレス先は、インタフェース部３０２のＤＰＲＡＭ３１０上にある。フェールセーフ演算部３０１は、１回書き込みを行う度に、書き込んだエリアに対してリード処理を行い、フェールセーフ演算部３０１が書き込んだデータがＤＰＲＡＭ３１０に格納されることを確認する。
【００１６】
これによって、バスラインのデータ変化（「０ｘ５５５５」⇒「０ｘＡＡＡＡ」⇒「０ｘ００００」⇒「０ｘＦＦＦＦ」）を確認することで、データバス３０８ライン上において、データの固着状態が発生していないことを確認する。つまり、チェック用データのパターンはデータバス３０８ラインの全ｂｉｔを０／１両方に書き換えるため、データバス３０８ラインの固定故障や隣接信号ライン同士の混触を検知することができる。
【００１７】
フェールセーフ演算部３０１は、データバス３０８ラインの異常を検出すると、故障検知を行い、安全側動作とすることによって、フェールセーフ演算部３０１とインタフェース部３０２間の伝送誤りによる車上ＡＴＣシステムの誤動作を防ぐ。
【００１８】
データバス３０８ラインの異常は、ＤＰＲＡＭ３１０に加え、ライン上のバッファＩＣ３０５、バスコントローラ３０４、さらにはライン上のコネクタ（３０６，３０７）故障による固定故障発生が要因として挙げられる。これら異常モードについても、本処理によってデータバス３０８ライン異常として故障検知に至る。
【００１９】
フェールセーフ演算部３０１は、上記エラーチェック処理をデータ取り込み周期で実施することによって、バスラインの診断を行い、バスライン異常の潜在化を防ぐ。
【００２０】
次に、パラレルバス２１２のアドレスバス３０９ラインの異常を検出するために、フェールセーフ演算部３０１が、インタフェース部３０２のインタフェースメモリであるＤＰＲＡＭ３１０のアドレスバスチェック用のアドレスへ書込み済みのチェック用データを、周期的にリードし、アドレスバス３０９ラインの変化をチェックする手法について述べる。
【００２１】
インタフェース部３０２のＤＰＲＡＭ３１０上の「０ｘ５５５５（０１０１０１０１０１０１０１０１）」、「０ｘＡＡＡＡ（１０１０１０１０１０１０１０１０）」、「０ｘ００００（００００００００００００００００）」、「０ｘＦＦＦＦ（１１１１１１１１１１１１１１１１）」といったアドレスバス３０９の変化を確認することを目的とした複数のアドレスエリアに対し、インタフェース部３０２のＣＰＵ３１１があらかじめ決めたチェック用固定データを書込む。
【００２２】
フェールセーフ演算部３０１がそのアドレスエリアをリードし、チェック用固定データが書き込まれていることを確認することで、アドレスバス３０９ラインの正常動作を確認する。チェック用アドレスは、アドレスバス３０９ラインの全ｂｉｔを０／１両方に書き換えるパターンを組合せる。チェック用固定データは、各チェック用アドレスで全て異なるデータとする。
【００２３】
さらに、フェールセーフ演算部２０２と複数のインタフェース部（例えば、インタフェース部（１）２０３ａとインタフェース部（２）２０３ｂ）を接続する際には、チェック用固定データは、インタフェース部（２０３ａ，２３０ｂ）毎に異なるパターンを使用して、インタフェース部（２０３ａ，２３０ｂ）へのアクセス間違いも検知する。
【００２４】
以上によって、フェールセーフ演算部２０２は、アドレスバスラインの異常を検出すると、故障検知を行い、安全側動作とすることによって、フェールセーフ演算部２０２とインタフェース部（２０３ａ，２３０ｂ）間の伝送誤りによる車上ＡＴＣシステムの誤動作を防ぐ。
【００２５】
アドレスバス３０９ラインの異常は、インタフェースメモリであるＤＰＲＡＭ３１０に加え、ライン上のバッファＩＣ３０５、バスコントローラ３０４、さらにはライン上のコネクタ故障（３０６，３０７）による固定故障発生が要因として挙げられる。
【００２６】
これら異常モードについても、本処理によってアドレスバス３０９ライン異常として故障検知に至る。
【００２７】
フェールセーフ演算部３０１は、上記エラーチェック処理をデータ取り込み周期で実施することによって、バスラインの診断を行い、バスライン異常の潜在化を防ぐ。診断処理に問題がなければ、ＤＰＲＡＭ３１０の任意アドレスに格納された制御データを、フェールセーフ演算部３０１とインタフェース部３０２の双方で受け渡しを行ない、列車制御を行なう。
【００２８】
上記に記したデータバス３０８ラインとアドレスバス３０９ラインの異常検知処理は、フェールセーフ演算部２０２よって実行する。バス照合同期方式２重系のフェールセーフ演算部２０２の片系のソフトウェア演算が判断を誤った場合は、バス照合回路２０８において２重系照合不一致が発生し、各系ＣＰＵ（２０７ａ，２０７ｂ）に対してエラー信号が出力され、システム動作停止による安全側動作に至る。
【００２９】
つまり、データバス３０８やアドレスバス３０９に対して行うライト／リードチェックにおいて、ソフトウェア処理を誤った場合は、故障検知に伴い安全側動作となり、異常検知処理の誤りによる車上ＡＴＣシステムの危険側動作を防ぐ。
【産業上の利用可能性】
【００３０】
本発明の保安装置は、鉄道における列車制御を行なうフェールセーフ車上制御装置に適用する。また、鉄道産業以外の高信頼性・安全性の求められる計算機にも適用する。
【符号の説明】
【００３１】
１１  ＡＴＣ送信部
１２  列車
１３  車上ＡＴＣシステムにおけるＡＴＣ受信部
１４  車上ＡＴＣシステムにおけるフェールセーフ演算部
１５  車上ＡＴＣシステムにおけるＡＴＣ速度照査部
１６  速度発電機
１７  車輪
１８  軌道回路
１９  受電器
２０  インタフェース部
２１  外部機器
２０１  ＡＴＣ受信部
２０２  フェールセーフ演算部
２０３ａ  インタフェース部（１）
２０３ｂ  インタフェース部（２）
２０４ａ  Ａ系ＤＳＰ
２０４ｂ  Ｂ系ＤＳＰ
２０５ａ  Ａ系タイマ
２０５ｂ  Ｂ系タイマ
２０６ａ  Ａ系ＲＡＭ
２０６ｂ  Ｂ系ＲＡＭ
２０７ａ  Ａ系ＣＰＵ
２０７ｂ  Ｂ系ＣＰＵ
２０８  バス照合回路
２０９  バス照合方式２重系マイコン
２１１  速度照査部
２１２  パラレルバス
２１３ａ  インタフェース部（１）ＤＰＲＡＭ＿１
２１３ｂ  インタフェース部（２）ＤＰＲＡＭ＿２
２１４ａ  インタフェース部（１）ＣＰＵ＿１
２１４ｂ  インタフェース部（２）ＣＰＵ＿２
２１５ａ  インタフェース部（１）インタフェース回路＿１
２１５ｂ  インタフェース部（２）インタフェース回路＿２
３０１  フェールセーフ演算部
３０２  インタフェース部
３０３  バス照合２重系マイコン
３０４  バスコントローラ
３０５  バッファＩＣ
３０６  フェールセーフ演算部コネクタ
３０７  インタフェース部コネクタ
３０８  パラレルバス（データバス）
３０９  パラレルバス（アドレスバス）
３１０  インタフェース部ＤＰＲＡＭ
３１１  インタフェース部ＣＰＵ
【図１】
0005467925.tif 000002
【図２】
0005467925.tif 000003
【図３】
0005467925.tif 000004