(57)【特許請求の範囲】
【請求項１】
半導体基板の画素アレイ内に設けられた単位セル形成領域と、
前記単位セル形成領域内に設けられ、被写体からの光信号に基づいた信号電荷を生成する画素と、
前記単位セル形成領域内に設けられ、前記画素からフローティングディフュージョンに転送された前記信号電荷に対応した電位を増幅するアンプトランジスタと、
前記単位セル形成領域内の前記画素と前記フローティングディフュージョンとの間に設けられ、前記フローティングディフュージョンに対する前記信号電荷の転送を制御するトランスファゲートと、
を具備し、
前記アンプトランジスタのゲート電極は、前記半導体基板の第１の溝内にゲート絶縁膜を介して埋め込まれた第１の埋め込み部を含み、
前記トランスファゲートのゲート電極は、前記半導体基板の第２の溝内にゲート絶縁膜を介して埋め込まれた第２の埋め込み部を含み、
前記半導体基板の表面に対して垂直方向において、前記フローティングディフュージョン側における前記第２の埋め込み部の底部の位置は、前記画素側における前記第２の埋め込み部の底部の位置と前記半導体基板の表面との間の位置に設けられている、
ことを特徴とする固体撮像装置。
【請求項２】
トランジスタのチャネル幅方向において、前記第１の埋め込み部の側面は半導体領域に対向する、ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記半導体基板の表面に対して垂直方向において、前記第２の埋め込み部の底部の位置は、前記画素を形成している不純物層の不純物濃度の中心の近傍に配置されている、ことを特徴とする請求項１又は２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、多画素化や光学サイズの縮小により、画素サイズの微細化が進められている。
【０００３】
画素からの信号の出力を制御するための素子（例えば、電界効果トランジスタ）の一部は、画素アレイ内の画素近傍に設けられている。そのため、画素の微細化が推進されるのに伴って、画素アレイ内の制御素子も、微細化される。
【０００４】
このような画素及び素子の微細化に起因して、素子の特性が劣化し、画素からの信号に対するノイズの影響が大きくなる可能性がある。その結果として、画素からの信号に基づいて形成される画像の画質が、劣化する可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１１４２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
イメージセンサの画質を改善する技術を提案する。
【課題を解決するための手段】
【０００７】
本実施形態の固体撮像装置は、半導体基板の画素アレイ内に設けられた単位セル形成領域と、前記単位セル形成領域内に設けられ、被写体からの光信号に基づいた信号電荷を生成する画素と、前記単位セル形成領域内に設けられ、前記画素からフローティングディフュージョンに転送された前記信号電荷に対応した電位を増幅するアンプトランジスタと、前記単位セル形成領域内の前記画素と前記フローティングディフュージョンとの間に設けられ、前記フローティングディフュージョンに対する前記信号電荷の転送を制御するトランスファゲートと、を含み、前記アンプトランジスタのゲート電極は、前記半導体基板の第１の溝内にゲート絶縁膜を介して埋め込まれた第１の埋め込み部を含み、前記トランスファゲートのゲート電極は、前記半導体基板の第２の溝内にゲート絶縁膜を介して埋め込まれた第２の埋め込み部を含み、前記半導体基板の表面に対して垂直方向において、前記フローティングディフュージョン側における前記第２の埋め込み部の底部の位置は、前記画素側における前記第２の埋め込み部の底部の位置と前記半導体基板の表面との間の位置に設けられている。
【図面の簡単な説明】
【０００８】
【図１】実施形態の固体撮像装置のチップレイアウトの一例を示す図。
【図２】実施形態の固体撮像装置の画素アレイの構造の一例を示す断面図。
【図３】実施形態の固体撮像装置の画素アレイの回路構成の一例を示す図。
【図４】実施形態の固体撮像装置の画素アレイの構造の一例を示す平面図。
【図５】実施形態の固体撮像装置の単位セル内の素子の構造を示す鳥瞰図。
【図６】実施形態の固体撮像装置の単位セル内の素子の構造を示す断面図。
【図７】実施形態の固体撮像装置の単位セル内の素子の構造を示す断面図。
【図８】実施形態の固体撮像装置における光電変換素子の電荷の転送を説明する図。
【図９】実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図１０】実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図１１】実施形態の固体撮像装置の変形例を示す図。
【図１２】実施形態の固体撮像装置の変形例を示す図。
【図１３】実施形態の固体撮像装置の変形例を示す図。
【図１４】実施形態の固体撮像装置の変形例を示す図。
【図１５】実施形態の固体撮像装置の変形例を示す図。
【発明を実施するための形態】
【０００９】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１０】
（１）  第１の実施形態  
図１乃至図１０を参照して、第１の実施形態に係る固体撮像装置について説明する。
【００１１】
（ａ）  構成  
図１乃至図８を用いて、第１の実施形態に係る固体撮像装置の構成について、説明する。
【００１２】
図１は、本実施形態の固体撮像装置（以下、イメージセンサとよぶ）のチップのレイアウト例を示す模式図である。図２は、画素アレイ及びその近傍の回路構成を示す図である。  
図１に示されるように、本実施形態のイメージセンサ１００において、画素アレイ１２０及び画素アレイ１２０の動作を制御するための回路（アナログ回路又はロジック回路）１３０が、１つの半導体基板（チップ）１１０内に設けられている。
【００１３】
画素アレイ１２０は、複数の単位セルＵＣを含む。
【００１４】
各単位セルＵＣは、外部からの入射光を電気信号へ変換するための光電変換部（以下では、画素とよぶ）を含む。１つの単位セルＵＣは、少なくとも１つの画素を含む。画素は、例えば、フォトダイオードのような光電変換素子を用いて、形成される。
【００１５】
各単位セルＵＣは、画素に対応するように、画素からの信号の出力を制御する画素制御ユニット（信号走査部ともよばれる）を含む。画素制御ユニット内の制御素子は、例えば、電界効果トランジスタを用いて形成される。画素制御ユニットは、トランスファゲートやアンプトランジスタとよばれる制御素子を含んでいる。
【００１６】
各単位セルＵＣは、信号検出部を含む。信号検出部は、画素の信号が出力され、その信号を保持する。例えば、半導体基板内の不純物半導体層（拡散層）を用いて形成される。信号検出部としての拡散層は、フローティングディフュージョンとよばれる。
【００１７】
単位セルＵＣの内部構成の詳細については、後述する。
【００１８】
互いに隣接する単位セルＵＣ及びそれに含まれる画素は、半導体基板１１０内の素子分離領域（素子分離部）９によって、電気的に分離されている。各単位セルＵＣ及び画素の形成領域は、素子分離領域５に取り囲まれている。
【００１９】
画素アレイ１２０とアナログ／ロジック回路（周辺回路ともよばれる）１３０との間において、素子分離領域が、半導体基板１１０内に設けられている。
【００２０】
図２は、本実施形態における画素アレイ１２０の断面構造を示している。尚、図２において、図示の簡単化のため、単位セルＵＣの構成要素として、画素１としてのフォトダイオード１及び制御素子２としてのトランスファゲート２のみが図示されている。また、図２において、図示の簡単化のため、画素アレイ１２０と同じチップ１１０内に形成されたアナログ／ロジック回路は、図示を省略する。
【００２１】
半導体基板１１０の画素アレイ１２０内に、複数の単位セルＵＣが設けられている。
【００２２】
画素としてのフォトダイオード１は、例えば、Ｐ型の半導体基板１１０内に設けられている。フォトダイオード１は、例えば、Ｐ型の半導体基板１０内に設けられた少なくとも１つの不純物半導体層１０を含んでいる。不純物半導体層１０は、例えば、Ｎ型の導電型を有する。フォトダイオード１は、被写体からの光信号を、その光量に応じた電荷（信号電荷）に変換する。フォトダイオード１は、変換した電荷を蓄積する。
【００２３】
フローティングディフュージョン６は、半導体基板１１０内に設けられたＮ型の不純物半導体層６０によって、形成されている。
【００２４】
トランスファゲート２としての電界効果トランジスタは、フォトダイオード１とフローティングディフュージョン６との間に設けられている。トランスファゲート２のゲート電極２０は、ゲート絶縁膜（例えば、シリコン酸化膜）を介して、半導体基板１１０上に形成されている。
【００２５】
フォトダイオード１が蓄積している信号電荷を読み出す際に、トランスファゲートは、オンされる。オン状態のトランスファゲート２のゲート電極２０下方の半導体基板１１０内、即ち、トランジスタ２のチャネル領域内に、チャネル（反転層）が形成される。このチャネルを経由して、フォトダイオード１の不純物半導体層１０内の信号電荷が、フローティングディフュージョン６に転送される。
【００２６】
フローティングディフュージョン６に出力された信号電荷は、画素に接続された画素制御ユニット内の制御素子によって検知及び増幅され、単位セルＵＣ及び画素アレイ１２０の外部へ出力される。
【００２７】
フォトダイオード１の表面（層間絶縁膜７５側）に、表面シールド層７８が、設けられている。表面シールド層７８は、不純物半導体層（例えば、Ｐ型不純物半導体層）である。例えば、表面シールド層７８は、トランスファゲート１１のチャネル領域から離間するように、フォトダイオード１が含む不純物半導体層１０の表層に設けられている。表面シールド層７８の上面は、層間絶縁膜７５に接触する。表面シールド層７８は、層間絶縁膜７５に起因する不純物（例えば、炭素）が、フォトダイオード１が含む不純物半導体層１０内に拡散するのを抑制する。
【００２８】
上述のように、各単位セルＵＣ間に、素子分離領域９が設けられている。素子分離領域９内において、素子分離層９０が、半導体基板１１０内に設けられている。素子分離層９０によって、互いに隣接する単位セルＵＣが、電気的に分離される。素子分離層９０は、半導体基板１１０内に形成された不純物半導体層でもよいし、半導体基板１１０内の素子分離溝に埋め込まれた絶縁体でもよい。
【００２９】
層間絶縁膜７５は、半導体基板１１０上に形成された電界効果トランジスタ２のゲート電極２０を、覆っている。層間絶縁膜７５内には、配線や遮光層としての複数のメタル層７０が、設けられている。層間絶縁膜７５及びメタル層７０は、多層配線技術によって、層間絶縁膜７５内に形成されている。異なる配線レベルのメタル層７０は、層間絶縁膜７５内に埋め込まれたプラグ７２によって、接続されている。例えば、メタル層７０は、アルミニウム（Ａｌ）或いは銅（Ｃｕ）を用いて、形成される。配線としてのメタル層７０及びプラグ７２によって、素子分離層９０によって分離された各素子が、互いに接続される。
【００３０】
以下では、電界効果トランジスタ２のゲート電極２０及び層間絶縁膜７５が設けられた面（第１の面）を半導体基板１０の表面とよび、その面に対して垂直方向において、その面に対向する面（第２の面）を半導体基板１０の裏面とよぶ。尚、半導体基板１１０は、シリコン単結晶基板でもよいし、ＳＯＩ（Silicon On Insulator）基板でもよい。
【００３１】
例えば、本実施形態のイメージセンサ１００は、単板式の画素アレイ１２０を含む。単板式の画素アレイ１２０は、単一の画素アレイ１２０で複数の色情報を取得する。１つの画素にそれぞれ対応するように、赤、青及び緑のうち少なくとも１色のフィルタが取り付けられている。
【００３２】
図２に示されるように、カラーフィルタＣＦは、半導体基板１０上の層間絶縁膜７５を介して、画素アレイ１２０上方に設けられている。カラーフィルタＣＦと層間絶縁膜７５との間には、保護膜（図示せず）や接着層（図示せず）が設けられている。カラーフィルタＣＦは、例えば、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のうちいずれか１つの色（対応する波長帯域の光）を透過する各フィルタが、複数個配列されたパターンを有する。１つの画素に対して１色のフィルタが対応するように、複数のフィルタが所定のパターンで配列されている。これによって、単板式のイメージセンサが形成される。尚、カラーフィルタＣＦは、赤、緑、青に加え、可視光の全波長域を透過させる白（Ｗ）のフィルタや黄色のフィルタを含んでいてもよい。カラーフィルタＣＦは、例えば、ベイヤー配列や、ＷＲＧＢ配列などの配列パターンを有する。
【００３３】
マイクロレンズアレイＭＬは、カラーフィルタＣＦを介して、画素アレイ１２０上方に設けられている。マイクロレンズアレイＭＬは、１つの画素（フォトダイオード）に対応する１つのマイクロレンズが、２次元に配列されることによって、形成されている。マイクロレンズアレイＭＬは、被写体からのイメージセンサに対する光を集光する。被写体からの光は、マイクロレンズＭＬ、カラーフィルタＣＦ及び層間絶縁膜７５を経由して、単位セルＵＣ内のフォトダイオード１に照射される。
【００３４】
本実施形態のイメージセンサ１００は、多層配線を含む層間絶縁膜７５が設けられた面（素子が形成された面）が、被写体からの光の受光面となる。
【００３５】
本実施形態のように、半導体基板１１０表面上の層間絶縁膜７５上に、マイクロレンズＭＬ及びカラーフィルタＣＦが設けられ、半導体基板１０の表面側から入射した光が光電変換されるイメージセンサのことを、表面照射型イメージセンサとよぶ。
【００３６】
尚、アナログ回路及びロジック回路が設けられた領域の上方において、層間絶縁膜７５上に、パッド（図示せず）が設けられてもよい。パッドは、層間絶縁膜７５内に設けられたプラグによって、配線７０及び素子（トランジスタ）に接続される。また、半導体基板１０の裏面に、パッドが設けられてもよい。半導体基板１０の裏面に設けられたパッドは、半導体基板１０を貫通する電極（貫通電極ともよばれる）によって、配線７０及び素子に接続される。パッドによって、イメージセンサを含むチップが、他のチップ（例えば、ドライバチップ）又は電源に、電気的に接続される。
【００３７】
図３は、画素アレイ１２０及びその近傍の回路の回路構成例を示す図である。
【００３８】
複数の単位セルＵＣは、画素アレイ１２０内に、配置されている。各単位セルＵＣは、読み出し信号線ＲＤ１，ＲＤ２と垂直信号線ＶＳＬとの交差位置に、設けられている。
【００３９】
図３に示される単位セルＵＣは、１つの単位セルＵＣが２つの画素１Ａ，１Ｂを含む２画素１セル構造を有している。２画素１セル構造の単位セルＵＣにおいて、画素制御ユニットの一部及び信号検出部が、２つの画素（光電変換部）１Ａ，１Ｂに対して共通化されている。
【００４０】
単位セルＵＣの画素制御ユニットは、例えば、５つの電界効果トランジスタ２Ａ，２Ｂ，３，４，５によって形成される。各電界効果トランジスタ２Ａ，２Ｂ，３，４，５は、例えば、ｎチャネル型ＭＯＳトランジスタである。単位セルＵＣに含まれる５つの電界効果トランジスタのことを、トランスファゲート２Ａ，２Ｂ、アンプトランジスタ５、アドレストランジスタ４及びリセットトランジスタ３とそれぞれよぶ。
【００４１】
２画素１セル構造の単位セルＵＣにおいて、２つのトランスファゲート２Ａ，２Ｂが、各画素１Ａ，１Ｂにそれぞれ対応するように、設けられている。
【００４２】
単位セルＵＣの画素１Ａ，１Ｂは、フォトダイオード１Ａ，１Ｂによって形成される。
【００４３】
フォトダイオード１Ａ，１Ｂのアノードは、接地されている（グランド端子に接続されている）。フォトダイオード１Ａ，１Ｂのカソードは、トランスファゲート２Ａ，２Ｂの電流経路を介して、信号検出部６としてのフローティングディフュージョンに、接続されている。上述のように、フォトダイオード１Ａ，１Ｂは、マイクロレンズ及びカラーフィルタを通過した光を電気信号（信号電荷）に変換し、その電荷を蓄積する。フォトダイオード１Ａ，１Ｂ内の電荷によって、フォトダイオード１Ａ，１Ｂの端子間に電位差が生じる。以下では、フォトダイオード１Ａ，１Ｂを区別しない場合には、フォトダイオード１と示す。
【００４４】
トランスファゲート２Ａ，２Ｂは、各フォトダイオード１Ａ，１Ｂの信号電荷の蓄積及び放出をそれぞれ制御する。トランスファゲート２Ａ，２Ｂのゲートは、読み出し信号線ＲＤ１，ＲＤ２にそれぞれ接続されている。トランスファゲート２Ａ，２Ｂの電流経路の一端は、フォトダイオード１Ａ，１Ｂのカソードにそれぞれ接続される。トランスファゲート２Ａ，２Ｂの電流経路の他端は、フローティングディフュージョンＦＤに接続されている。以下では、トランスファゲート２Ａ，２Ｂを区別しない場合には、トランスファゲート２と示す。トランスファゲート２は、リードトランジスタともよばれる。
【００４５】
２画素１セル構造の単位セルＵＣにおいて、リセットトランジスタ３、アドレストランジスタ４及びアンプトランジスタ５は、２つの画素１Ａ，１Ｂに共有されている。
【００４６】
リセットトランジスタ３は、フローティングディフュージョンＦＤの電位（アンプトランジスタ５のゲート電位）をリセットする。リセットトランジスタ３のゲートは、リセット信号線ＲＳＴに接続されている。リセットトランジスタ３の電流経路の一端は、フローティングディフュージョンＦＤに接続され、リセットトランジスタ３の電流経路の他端は、電源端子（例えば、グランド端子）に接続されている。リセットトランジスタ３は、リセットゲートともよばれる。
【００４７】
アドレストランジスタ４は、単位セルＵＣを選択する（活性化する）ための選択素子として機能する。アドレストランジスタ４のゲートは、アドレス信号線ＡＤＲに接続されている。アドレストランジスタ４の電流経路の一端は、アンプトランジスタ５の電流経路の他端に接続され、アドレストランジスタ１３４の電流経路の他端は、電源端子（例えば、グランド端子）に接続されている。アドレストランジス４は、アドレスゲート又は行選択トランジスタともよばれる。
【００４８】
アンプトランジスタ５は、フローティングディフュージョンＦＤが保持する画素１からの信号を増幅する。アンプトランジスタ５のゲートは、フローティングディフュージョンＦＤに接続されている。アンプトランジスタ５の電流経路の一端は、垂直信号線ＶＳＬに接続され、アンプトランジスタ５の電流経路の他端は、アドレストランジスタ４の電流経路の一端に接続されている。アンプトランジスタ５によって増幅された信号は、単位セル（又は画素）の信号として垂直信号線ＶＳＬに出力される。アンプトランジスタ５は、単位セルＵＣ内において、ソースフォロワとして機能する。アンプトランジスタ５は、アンプゲートともよばれる。
【００４９】
尚、単位セルＵＣは、アドレストランジスタ４を含まなくともよい。この場合、アドレス信号線ＡＤＲも設けられず、アンプトランジスタ５の電流経路の他端は、電源端子（例えば、グランド端子）に接続される。
【００５０】
本実施形態のイメージセンサ１００において、単位セルＵＣは、２画素１セル構造に限定されない。例えば、４画素１セル構造や８画素１セル構造のように、１つの単位セルＵＣが、３以上の画素（フォトダイオード）を含み、１つの単位セルＵＣ内において、３以上の画素が１つのフローティングディフュージョン（信号検出部）６及び１つの画素制御ユニット３，４，５を共有する構造でもよい。本実施形態のイメージセンサ１００は、１つの単位セルＵＣが１つの画素（フォトダイオード）を含む１画素１セル構造でもよい。
【００５１】
例えば、複数の単位セルＵＣは、２μｍから３μｍ程度のピッチ、又は２μｍ以下のピッチで、画素アレイ１２０内に配置されている。
【００５２】
画素アレイ１２０の動作を制御する周辺回路１３０として、タイミング生成回路８０、垂直シフトレジスタ８１、水平シフトレジスタ８２、アンプ回路８３及び水平選択スイッチトランジスタ８４、負荷トランジスタ８６が、画素アレイ１２０と同じチップ１１０内に設けられている。なお、これら以外の周辺回路が、画素アレイ１２０と同じチップ１１０内に設けられている。
【００５３】
タイミング生成回路８０は、画素アレイ１２０の動作タイミングを制御する。タイミング生成回路８０は、垂直シフトレジスタ８１及び水平シフトレジスタ８２が出力する制御信号を生成するタイミングを、制御する。
【００５４】
垂直シフトレジスタ８１は、読み出し信号線ＲＤ１，ＲＤ２、アドレス信号線ＡＤＲ及びリセット信号線ＲＳＴに接続されている。垂直シフトレジスタ８１は、タイミング発生回路８０から指示された動作タイミングに基づいて、読み出し制御線ＲＤ１，ＲＤ２、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴの電位を制御し、画素アレイ１２０内の複数の単位セルＵＣをロウ単位で制御及び選択する。すなわち、垂直シフトレジスタ８１は、各単位セル内のトランジスタ２Ａ，２Ｂ，３，４，５のオン及びオフを制御するための制御信号（電圧パルス）を、所定の動作タイミングで、各制御線ＲＤ１，ＲＤ２，ＲＳＴ，ＡＤＲに出力する。そして、垂直シフトレジスタ８１は、共通の制御線ＲＤ１，ＲＤ２，ＲＳＴ，ＡＤＲに接続された複数のトランジスタを、一括にオン又はオフにする。
【００５５】
水平シフトレジスタ８２は、水平選択トランジスタ８４のゲートに接続されている。水平シフトレジスタ８２は、タイミング発生回路８０から指示された動作タイミングに基づいて、水平選択トランジスタ８４のゲートに、水平選択パルスを供給し、画素アレイ１２０のカラムを制御する。
【００５６】
水平選択トランジスタ８４の電流経路の一端は、水平信号線ＨＳＬに接続され、水平選択トランジスタ８４の電流経路の他端は、垂直信号線ＶＳＬの一端に接続されている。水平選択トランジスタ８４は、水平シフトレジスタ８２からの水平選択パルスによって、活性化又は非活性化される。
【００５７】
負荷トランジスタ８６の電流経路の一端は、垂直信号線ＶＳＬの他端に接続されている。負荷トランジスタ８６は、ダイオード接続されている。すなわち、負荷トランジスタ８６の電流経路の他端は、負荷トランジスタ８６のゲートに接続されている。負荷トランジスタ８６の電流経路の他端は、電源端子（例えば、グランド端子）に接続されている。負荷トランジスタ８６は、垂直信号線ＶＳＬに対する定電流源として用いられる。
【００５８】
アンプ回路８８の入力端子は、水平信号線ＨＳＬに接続されている。アンプ回路８８は、オン状態の水平選択トランジスタを介して垂直信号線ＶＳＬから水平信号線ＨＳＬに出力された単位セルＵＣからの信号を、検知及び増幅する。
【００５９】
アンプ回路８８によって増幅された単位セルＵＣの信号は、後段の回路、例えば、ＡＤ変換回路または画像処理回路に出力される。
【００６０】
画素アレイ１２０からの信号は、ＡＤ変換回路によって、アナログ−デジタル変換処理やＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理が施される。そして、ＡＤ変換回路からの出力信号（デジタルデータ）は、画像処理回路によって補正処理や特徴量の計算処理が実行される。これによって、例えば、画素アレイ１２０の１フレーム分に対応する画像が、形成される。
【００６１】
ここで、イメージセンサの動作の一例について、説明する。
【００６２】
タイミング発生回路８０から指示された動作タイミングに基づいて、選択された画素アレイ１２０のロウに対応するリセット制御線ＲＳＴが、垂直シフトレジスタ８１によって、“Ｈ”レベルに設定され、リセットトランジスタ３がオンされる。これによって、フローティングディフュージョン６の電位がリセットされる。
【００６３】
また、タイミング発生回路８０から指示された動作タイミングに基づいて、選択された画素アレイ１２０のロウに対応するアドレス制御線ＡＤＲが、垂直シフトレジスタ８１によって、“Ｈ”レベルに設定される。これによって、アドレストランジスタ４がオンされる。オン状態のアドレストランジスタ４を経由して、アンプトランジスタ５の電流経路の他端が、電源端子（例えば、グランド端子）に接続される。
【００６４】
リセット状態のフローティングディフュージョン６の電位が、アンプトランジスタ５のゲートに印加される。フローティングディフュージョン６の電位の大きさに応じて、アンプトランジスタ５が駆動する。リセット状態の電位が印加されたアンプトランジスタ５の駆動力に応じて、垂直信号線ＶＳＬの電位が変動する。
【００６５】
このように、リセット状態のフローティングディフュージョン６の電位によって駆動されたアンプトランジスタ５からの出力が、単位セルＵＣの出力として、垂直信号線ＶＳＬに出力される。本実施形態において、フローティングディフュージョン６がリセット状態である場合における単位セルからの出力信号のことを、リセット信号又はリセット電圧とよぶ。
【００６６】
タイミング発生回路８０から指示された動作タイミングに基づいて、水平選択トランジスタ８４が、水平シフトレジスタ８２からの水平選択パルスによって、それぞれオンされる。これによって、垂直信号線ＶＳＬに出力されたリセット信号が、オン状態の水平選択トランジスタ８４の電流経路（チャネル）及び水平信号線ＨＳＬを経由して、アンプ回路８８に出力される。アンプ回路８８は、取得したリセット信号を検知及び増幅し、後段の回路（例えば、ＡＤ変換回路、画像処理回路）に出力する。
【００６７】
リセット制御線ＲＳＴが“Ｌ”レベルに設定され、リセットトランジスタ３がオフされる。フローティングディフュージョン６の電位は、フローティング状態となる。単位セルＵＣ内のフォトダイオード１Ａ，１Ｂは、所定の動作タイミングで、被写体から光を取得し、その光信号を電気信号（信号電荷）に変換する。フォトダイオード１Ａ，１Ｂは、信号電荷を蓄積している。
【００６８】
この間において、読み出し制御線ＲＤ１，ＲＤ２の信号レベルは、“Ｌ”レベル（例えば、−１．０Ｖ程度）に設定されている。単位セルＵＣ内の２つのフォトダイオード１Ａ，１Ｂにそれぞれ対応するトランスファゲート２Ａ，２Ｂは、オフされている。
【００６９】
タイミング発生回路８０から指示された動作タイミングに基づいて、垂直シフトレジスタ８１が、“Ｈ”レベル（例えば、５Ｖ程度の信号）の読み出し信号を出力する。読み出し信号線ＲＤ１，ＲＤ２を介して、“Ｈ”レベルの信号は、トランスファゲート２Ａ，２Ｂとしてのトランジスタのゲートに印加され、トランスファゲート２Ａ，２Ｂが、オンする。単位セルＵＣ内の２つのフォトダイオード１Ａ，１Ｂに蓄積された信号電荷は、オン状態のトランスファゲートの電流経路（チャネル）を経由して、フローティングディフュージョン６に、読み出される。
【００７０】
また、所定のタイミングで、アドレストランジスタ４がオンされ、アンプトランジスタ５の電流経路の他端が、電源端子に接続される。
【００７１】
フォトダイオード１からの信号電荷量に対応したフローティングディフュージョン６の電位が、アンプトランジスタ５のゲートに印加される。フローティングディフュージョン６の電位の大きさ（フォトダイオード１からの信号電荷量）に応じて、アンプトランジスタ５が駆動する。信号電荷量に対応した電位が印加されたアンプトランジスタ５の駆動力に応じて、垂直信号線ＶＳＬの電位が変動する。
【００７２】
このように、信号電荷の保持状態のフローティングディフュージョン６の電位によって駆動されたアンプトランジスタ５からの出力が、単位セルＵＣの出力として、垂直信号線ＶＳＬに出力される。フローティングディフュージョン６がフォトダイオードからの信号電荷を保持している場合における単位セルからの出力信号のことを、画素信号又は画素電圧とよぶ。
【００７３】
そして、水平選択トランジスタ８４が、指示された動作タイミングで水平シフトレジスタ８２からの水平選択パルスによって、それぞれオンされる。これによって、垂直信号線ＶＳＬに出力された画素信号が、オン状態の水平選択トランジスタの電流経路（チャネル）を経由して、アンプ回路８８に出力される。アンプ回路８８は、取得した画素信号を検知及び増幅し、後段の回路（例えば、ＡＤ変換回路、画像処理回路）に出力する。
【００７４】
以上の処理が、画素アレイ１２０のロウ単位で、順次実行される。
【００７５】
例えば、単位セルＵＣからのリセット信号及び画素信号は、後段の回路（例えば、ＡＤ変換回路）によって、デジタル変換処理及び相関２重サンプリング（ＣＤＳ：Correlated Double Sampling）処理され、デジタルの画素データが形成される。形成された画素データに基づいて、後段の回路（例えば、画像処理装置）によって、画素アレイ１２０の１フレーム分の画像が形成される。
【００７６】
ここでは、１つの単位セルＵＣ内の２つのフォトダイオード１Ａ，１Ｂの両方が、同時にフローティングディフュージョン６に導通させる例が示している。しかし、それぞれのフォトダイオード１Ａ，１Ｂの特性（例えば、光感度）に応じて、フォトダイオード１Ａ，１Ｂが片方ずつフローティングディフュージョン６に導通するように、２つの読み出し制御線ＲＤ１，ＲＤ２の電位が制御されてもよい。これによって、単位セルＵＣ内のトランスファゲート２Ａ，２Ｂが片方ずつ活性化（オン）される。
【００７７】
尚、本実施形態において述べられたイメージセンサの動作は一例であって、単位セルＵＣの回路構成や、画素アレイ及び周辺回路の構成に応じて、イメージセンサの動作は、適宜変更される。
【００７８】
図４は、画素アレイ１２０の平面構造を示す図である。
【００７９】
図４において、画素アレイ１２０内における２画素１セル構造の単位セルＵＣのレイアウトが示されている。
【００８０】
図４に示されるように、単位セルＵＣの形成領域ＵＡ内において、２つの画素１Ａ，１Ｂが形成される領域ＰＡＡ，ＰＡＢと画素制御ユニットが形成される領域ＡＡとが設けられている。単位セルＵＣが形成される領域ＵＡのことを、単位セル形成領域ＵＡとよぶ。画素が形成される領域ＰＡＡ，ＰＡＢのことを、画素形成領域ＰＡＡ，ＰＡＢとよぶ。画素形成領域ＰＡＡ，ＰＡＢを区別しない場合には、画素形成領域ＰＡと表記する。
【００８１】
画素制御ユニットが形成される領域ＡＡのことを、画素制御ユニット形成領域ＡＡとよぶ。
【００８２】
単位セル形成領域ＵＡは、画素アレイ１２０内の単位セルＵＣごとに、素子分離領域９０，９５によって区画されている。単位セル形成領域ＵＡは、素子分離領域９０，９５によって、取り囲まれている。
【００８３】
画素形成領域ＰＡ及び画素制御ユニット形成領域ＡＡは、半導体基板（チップ）１１０内に設けられた半導体領域である。１つの単位セル形成領域ＵＡにおいて、２つの画素形成領域ＰＡＡ，ＰＡＢ及び１つの画素制御ユニット形成領域ＡＡは、半導体基板１１０内において連続した半導体領域である。１つの単位セル形成領域ＵＡ内において、２つの画素形成領域ＰＡＡ，ＰＡＢの互いに隣接する一角が、長方形状の画素制御ユニット形成領域ＡＡの長手方向（延在方向）の一端に、それぞれ接続されている。
【００８４】
画素形成領域ＰＡは、矩形状（四角形状）の平面形状を有する。画素制御ユニット形成領域ＡＡは、ライン状（長方形状）の平面形状を有する。
【００８５】
１つの単位セル形成領域内の２つの画素形成領域ＰＡＡ，ＰＡＢは、素子分離領域（素子分離層）９０を挟んで、ｙ方向に隣接している。例えば、１つの単位セル形成領域ＵＡ内の２つの画素形成領域ＰＡＡ，ＰＡＢは、素子分離層９０としての不純物半導体層によって、区画されている。但し、絶縁体からなる素子分離層９０が、単位セル形成領域ＵＡ内の２つの画素形成領域ＰＡＡ，ＰＡＢを区画してもよい。例えば、互いに異なる単位セル形成領域ＵＡの画素形成領域ＰＡは、素子分離層としての絶縁体によって、電気的に分離されている。
【００８６】
単位セル形成領域ＵＡ内の２つの画素形成領域ＰＡＡ，ＰＡＢは、ｙ方向において、互いに異なる２つの単位セル形成領域ＵＡの画素制御ユニット形成領域ＡＡに挟まれたレイアウトになっている。互いに異なる単位セル形成領域ＵＡの複数の画素形成領域ＰＡＡ，ＰＡＢが、ｙ方向に互い違いに（ジグザグに）ずれるように、ｘ方向に沿って配列されている。ｘ方向に隣接する２つの単位セル形成領域ＵＡの２つの画素形成領域間に、ｘ−ｙ平面に対して斜め方向に隣接する単位セル形成領域ＵＡの画素形成領域が、レイアウトされている。
【００８７】
画素制御ユニット形成領域ＡＡは、素子分離層９５としての絶縁体によって、区画されている。
【００８８】
ｘ方向に沿って配列された複数の単位セル形成領域ＵＡにおいて、複数の画素制御ユニット形成領域ＡＡは、ｘ方向に沿って同一直線上に配列するように、画素アレイ１２０内にレイアウトされている。
【００８９】
複数の画素制御ユニット形成領域ＡＡは、ｙ方向において、互いに異なる単位セル形成領域ＵＡに属する２つの画素形成領域ＰＡＡ，ＰＡＢ間に挟まれるように、画素アレイ１２０内に、レイアウトされている。
【００９０】
画素制御ユニット形成領域ＡＡの長手方向の他端は、ｘ方向に隣接する他の単位セル形成領域ＵＡの２つの画素形成領域ＰＡＡ，ＰＡＢ間に、配置されている。
【００９１】
図４に示されるように、トランスファゲート（リードトランジスタ）２のゲート電極２０は、ゲート絶縁膜を介して、画素形成領域ＰＡと画素制御ユニット形成領域ＡＡとの接続部（半導体領域）上に、設けられている。
【００９２】
トランスファゲート２のゲート電極２０は、画素制御ユニット形成領域ＡＡの延在方向に対して、斜め方向に傾いている。トランスファゲート２のチャネル長方向は、画素制御ユニット形成領域ＡＡの延在方向に対して、斜め方向になっている。
【００９３】
２つの画素１Ａ，１Ｂに対応するトランスファゲート２Ａ，２Ｂのオン／オフによって、連続した半導体領域からなる画素形成領域ＰＡＡ，ＰＡＢと画素制御ユニット形成領域ＡＡとが、電気的に接続される、又は、電気的に分離される。
【００９４】
画素形成領域ＰＡは、フォトダイオード１を形成するための不純物半導体層を含む。フォトダイオード１を形成するための不純物半導体層１０Ａ，１０Ｂは、１つの層でもよいし、不純物濃度の異なる複数の層からなる積層構造でもよい。
【００９５】
例えば、画素形成領域ＰＡ内のフォトダイオード１の不純物半導体層が、トランスファゲート２の電流経路の一端（ソース／ドレイン領域）として、用いられている。
【００９６】
フローティングディフュージョン６としての不純物半導体層６０は、画素制御ユニット形成領域ＡＡ内に設けられる。フローティングディフュージョン６は、２つのトランスファゲート２Ａ，２Ｂのゲート電極２０とリセットトランジスタ３のゲート電極３０とに囲まれるように、画素制御ユニット形成領域ＡＡ内にレイアウトされる。
【００９７】
不純物半導体層６０上に、コンタクトプラグ（図示せず）が設けられている。
【００９８】
フローティングディフュージョン６は、トランスファゲート２の電流経路の他端（ソース／ドレイン領域）として、用いられている。
【００９９】
リセットトランジスタ３のゲート電極３０は、ゲート絶縁膜を介して、画素制御ユニット形成領域ＡＡ上に設けられている。リセットトランジスタ３のチャネル長方向は、画素制御ユニット形成領域ＡＡの延在方向（長手方向）に、一致している。トランジスタのチャネル幅方向におけるリセットトランジスタ３のゲート電極３０の一端及び他端は、素子分離領域上に配置されている。
【０１００】
フローティングディフュージョン６が、実質的に、リセットトランジスタ３の電流経路の一端（ソース／ドレイン領域）となる。リセットトランジスタ３の電流経路の他端は、画素ユニット形成領域ＡＡ内に設けられた不純物半導体層である。
【０１０１】
アドレストランジスタ４は、画素制御ユニット形成領域ＡＡの長手方向において、フローティングディフュージョンが設けられている側（一端）とは反対側の端部に、配置されている。
【０１０２】
アドレストランジスタ４のゲート電極４０は、ゲート絶縁膜を介して、画素制御ユニット形成領域ＡＡ上に設けられている。アドレストランジスタ４の電流経路の一端及び他端は、画素ユニット形成領域ＡＡ内に設けられた不純物半導体層である。アドレストランジスタ４の電流経路の他端としての不純物半導体層は、画素制御ユニット形成領域ＡＡの延在方向の端部（フローティングディフュージョン６が設けられた側と反対側）に設けられている。アドレストランジスタ４の電流経路の他端としての不純物半導体層は、他のトランジスタと共有されない。アドレストランジスタ４の他のトランジスタと共有されない不純物半導体層上に、例えば、コンタクトプラグ（図示せず）が設けられている。
【０１０３】
アンプトランジスタ５は、画素制御ユニット形成領域ＡＡ内において、リセットトランジスタ３とアドレストランジスタ４との間に、レイアウトされている。
【０１０４】
リセットトランジスタ３のゲート電極３０とアドレストランジスタ４のゲート電極４０との間において、アンプトランジスタ５のゲート電極５０が、ゲート絶縁膜を介して、画素制御ユニット形成領域ＡＡ上に設けられている。
【０１０５】
アンプトランジスタ５の電流経路の一端としての不純物半導体層は、リセットトランジスタ３の電流経路の他端としての不純物半導体層と、共有されている。アンプトランジスタ５の電流経路の他端としての不純物半導体層は、アドレストランジスタ４の電流経路の一端としての不純物半導体層と、共有される。
【０１０６】
アンプトランジスタ５のゲート電極５０は、配線及びプラグを介して、フローティングディフュージョン６に接続されている。
【０１０７】
このように、画素制御ユニット内の各トランジスタ２，３，４，５は、隣接するトランジスタ間でソース／ドレイン（電流経路の一端及び他端）としての不純物半導体層を共有する。これによって、単位セル形成領域ＵＣの占有面積が縮小され、単位セルＵＣの微細化が図られる。
【０１０８】
尚、リセットトランジスタ３と同様に、アドレストランジスタ４及びアンプトランジスタ５のチャネル長方向は、画素制御ユニット形成領域ＡＡの延在方向（長手方向）に、対応する。リセットトランジスタ３、アドレストランジスタ４及びアンプトランジスタ５のチャネル幅方向は、画素制御ユニット形成領域ＡＡの幅方向に対応する。トランジスタのチャネル幅方向において、アドレストランジスタ４及びアンプトランジスタ５のゲート電極４０，５０の一端及び他端は、素子分離領域上に配置されている。
【０１０９】
図５乃至図７を用いて、本実施形態の固体撮像装置（イメージセンサ）の単位セルが含むトランジスタの断面構造について、説明する。  
図５は、本実施形態の固体撮像装置における単位セルＵＣ内のトランジスタの構造を示す鳥瞰図である。図６及び図７は、本実施形態の固体撮像装置における単位セルＵＣ内のトランジスタの構造を示す断面図である。尚、図５乃至図７において、図示の明確化のため、単位セル内のトランジスタのゲート電極を覆う層間絶縁膜の図示は、省略される。
【０１１０】
図５に示されるように、本実施形態のイメージセンサ１００において、単位セルＵＣが含むトランジスタのゲート電極５０は、半導体基板１１０内に埋め込まれた部分１５１を有する。トランジスタ５のゲート電極５０の半導体基板に埋め込まれた部分１５１のことを、埋め込み部１５１とよぶ。ゲート電極５０の埋め込み部１５０以外の部分のことを、上層部１５０とよぶ。上層部１５０は、半導体基板表面に対して垂直方向において、半導体基板１１０の上面（ソース／ドレイン領域５２の上面）の位置より上側（層間絶縁膜側）に位置する部分であって、上層部１５０の上部及び側部は、層間絶縁膜（図示せず）によって、覆われている。ゲート電極５０の上層部１５０は、半導体基板１１０の上面よりも半導体基板の底部に対して反対側（層間絶縁膜側）へ突出している。上層部１５０のことを、突起部１５０とよぶ場合もある。
【０１１１】
ゲート電極５０の一部分（埋め込み部）１５１が、半導体基板１１０内に埋め込まれることによって、ゲート絶縁膜５１を介して対向するゲート電極５０と半導体基板（チャネル領域）１１０との面積が、増大する。その結果として、トランジスタ（ゲート電極）の平面的なサイズが小さくなっても、トランジスタのチャネル領域の寸法（チャネル長／チャネル幅）を大きくできる。
【０１１２】
例えば、埋め込み部１５１を含むゲート電極５０を有するトランジスタ５は、アンプトランジスタ５である。
【０１１３】
図６は、本実施形態のイメージセンサ１００が含むアンプトランジスタ５の断面構造を示す図である。
【０１１４】
図６の（ａ）は、図４のＶＩＡ−ＶＩＡに沿う断面であって、トランジスタのチャネル長方向に沿うアンプトランジスタ５の断面構造を示している。図６の（ｂ）は、図４のＶＩＢ−ＶＩＢに沿う断面であって、トランジスタのチャネル幅方向に沿うアンプトランジスタ５の断面構造を示している。
【０１１５】
図５及び図６に示されるように、アンプトランジスタ５のゲート電極５０の埋め込み部１５１は、半導体基板１１０内に形成された溝ＲＣ１内に、設けられている。  
アンプトランジスタ５のゲート絶縁膜５１は、溝ＲＣ１の内側面及び底面に沿って設けられている。
【０１１６】
ゲート電極５０の埋め込み部１５１は、ゲート電極５０の上層部（突起部）１５０の底面から半導体基板１２０側へ突出している。半導体基板表面に対して垂直方向において、ゲート電極５０の底面の一部分は、埋め込み部１５１が形成されていることによって、半導体基板１１０の上面（ソース／ドレイン領域の上面）より、半導体基板１１０の底部側へ後退している。
【０１１７】
図６の（ａ）に示されるように、チャネル長方向における埋め込み部１５１の側面は、ゲート絶縁膜５２を挟んで、ソース／ドレイン領域としての不純物半導体層５２に隣り合っている。トランジスタのチャネル長方向におけるゲート電極５０の断面形状は、ほぼ矩形状になっている。
【０１１８】
図６の（ｂ）に示されるように、チャネル幅方向における埋め込み部１５１の側面と素子分離層９５との間には、ゲート絶縁膜５１と半導体領域１１０とが、設けられている。チャネル幅方向における埋め込み部１５１の両側面は、ゲート絶縁膜５１を挟んで、半導体領域（半導体基板）１１０に対向する。
【０１１９】
トランジスタのチャネル幅方向におけるゲート電極５０の断面形状は、下向きに凸型の断面形状になっている。
【０１２０】
ゲート絶縁膜５１は、半導体基板１１０と上層部１５０との間、及び、半導体基板１１０と埋め込み部１５１の側面及び底面との間に設けられている。
【０１２１】
トランジスタのチャネル幅方向における埋め込み部１５１の寸法（幅）Ｗ１は、トランジスタのチャネル幅方向における上層部１５２の幅より小さい。埋め込み部１５１の幅Ｗ１は、ゲート絶縁膜５２の膜厚の２倍の寸法より大きい。例えば、トランジスタのチャネル長方向における埋め込み部１５１の寸法Ｌ１は、トランジスタのチャネル長方向における上層部１５０の寸法Ｌ２と実質的に同じである。
【０１２２】
トランジスタのチャネル幅方向における埋め込み部１５１の幅Ｗ１は、トランジスタのチャネル幅方向における画素制御ユニット形成領域ＡＡの幅ＷＡＡより小さいことが好ましい。これは、埋め込み部１５１の幅Ｗ１と画素制御ユニット形成領域ＡＡの幅ＷＡＡとが同じ大きさである場合、素子分離層９５と埋め込み部１５１の側面とが接触し、埋め込み部１５１のチャネル幅方向の側面と半導体領域１１０との対向面積が、素子分離層９５と埋め込み部１５１の側面とが接触しない場合に比較して、減少するからである。
【０１２３】
それゆえ、埋め込み部１５１の幅Ｗ１が画素制御ユニット形成領域ＡＡの幅ＷＡＡよりも小さくなるように、埋め込み部１５１及びそれを埋め込む溝ＲＣ１の寸法が設定されることが好ましい。
【０１２４】
半導体基板１１０表面に対して垂直方向（深さ方向）において、ゲート電極５０の埋め込み部１５１の底面の位置は、ソース／ドレイン領域５２の上面よりも半導体基板１１０の底部側に位置（後退）している。例えば、半導体基板１１０表面に対して垂直方向（深さ方向）において、ゲート電極５０の埋め込み部１５１の底面の位置は、素子分離層９５の底面の位置よりも半導体基板１１０の底部側に位置している。尚、ゲート電極５０の埋め込み部１５１の底面の位置は、ソース／ドレイン領域５２の上面の位置と素子分離層９５の底面の位置との中間の位置に、設定されてもよい。
【０１２５】
例えば、半導体基板１１０表面に対して垂直方向（深さ方向）において、ゲート電極５０の埋め込み部１５１は、寸法（厚さ）ｄ１を有している。埋め込み部１５１の寸法ｄ１は、半導体基板１１０表面に対して垂直方向における上層部１５０の寸法より大きくともよいし、小さくともよい。
【０１２６】
本実施形態のイメージセンサ１００のように、アンプトランジスタ５が、半導体基板１１０内に埋め込まれた部分１５１を有する場合、アンプトランジスタ５のチャネル幅（ゲート幅）の寸法は、ほぼ“ＷＡＡ＋２×ｄ１”となる。このように、チャネル幅方向における埋め込み部１５１の側面が、半導体領域１１０と対向する寸法ｄ１に応じて、アンプトランジスタ５のチャネル幅が、大きくなる。すなわち、本実施形態のイメージセンサ１００において、埋め込み部１５１の寸法ｄ１を大きくすることによって、半導体基板表面に対して水平方向における平面的なゲート電極５０と半導体基板１１０との対向面積に比較して、アンプトランジスタ５のチャネル幅を、大きくできる。
【０１２７】
また、アンプトランジスタ５のチャネル長（ゲート長）は、ゲート電極５０が埋め込み部１５１を有することによって、寸法（厚さ）ｄ１に応じて、大きくなる。例えば、埋め込み部１５１が設けられた部分において、アンプトランジスタ５のチャネル長（ゲート長）は“ＷＡＡ＋２×ｄ１”となる。
【０１２８】
このように、トランジスタ５のゲート電極５０が半導体基板１１０に埋め込まれた部分１５１を有することによって、アンプトランジスタ５のゲート電極５０と半導体領域１１０との対向面積を大きくでき、トランジスタのチャネル寸法（チャネル幅及びチャネル長）を大きくできる。
【０１２９】
尚、図５及び図６に示される例では、溝ＲＣ１の断面形状は、矩形状になっている。ただし、溝ＲＣ１の断面形状は、半円状又は半楕円状でもよい。この場合、溝ＲＣ１の底部は所定の曲率を有し、溝ＲＣ１及びゲート電極５０の埋め込み部１５１の底面は曲面になる。
【０１３０】
図７に示されるように、トランスファゲート（リードトランジスタ）２が、埋め込み部１２１を含むゲート電極２０を有していてもよい。  
図７の（ａ）は、図４のＶＩＩＡ−ＶＩＩＡ線に沿う断面であって、トランジスタのチャネル長方向に沿うトランスファゲート２の断面構造を示している。図７の（ｂ）は、図４のＶＩＩＢ−ＶＩＩＢ線に沿う断面であって、トランジスタのチャネル幅方向に沿うトランスファゲート２の断面構造を示している。
【０１３１】
図７に示されるように、図６に示された画素制御ユニットのトランジスタ（アンプトランジスタ５）のゲート電極５０と同様に、トランスファゲート２は、上層部（突起部）１２０と埋め込む部１２１とを含むゲート電極２０を有している。
【０１３２】
トランスファゲート２のゲート電極２０の埋め込み部１２１は、半導体基板１１０内に形成された溝ＲＣ２内に設けられている。半導体基板１１０と埋め込み部１２１との間には、ゲート絶縁膜２１が設けられている。
【０１３３】
図７の（ａ）に示されるように、埋め込み部１２１のチャネル長方向における一方の側面は、ゲート絶縁膜２１を挟んで、フローティングディフュージョンとしての不純物半導体層６０に隣り合う。埋め込み部１２１のチャネル長方向における他方の側面は、ゲート絶縁膜２１を挟んで、半導体領域１１０及び表面シールド層７８，７９に隣り合う。
【０１３４】
フォトダイオード１を形成するための不純物半導体層と埋め込み部１２１の側面上のゲート絶縁膜２１との間には、半導体領域が設けられている。但し、フォトダイオードの不純物層１０の側面は、埋め込み部１２１の側面上のゲート絶縁膜２１に接触してもよい。
【０１３５】
例えば、埋め込み部１２１に隣り合う表面シールド層７８の部分８９の不純物濃度は、フォトダイオード１の不純物半導体層１０の表層における表面シールド層７８の不純物濃度より低い。埋め込み部１２１に隣り合う表面シールド層７８の部分７９のことを、低濃度シールド層７９とよぶ。低濃度シールド層７９は、低濃度の不純物半導体層が形成された後、ゲート電極２０の側面に側壁膜を形成し、再度イオン注入を行って、高濃度の表面シールド層７８を形成することによって、形成される。
【０１３６】
図７の（ｂ）に示されるように、トランジスタのチャネル幅方向において、トランスファゲート２のゲート電極２０の埋め込み部の幅Ｗ２は、トランスファゲート２のチャネル領域を挟んでいる素子分離層９０間の間隔ＷＡＡ’より小さい。それゆえ、埋め込み部１２１のチャネル幅方向における両側面は、ゲート絶縁膜２１を挟んで、半導体領域１１０に対向する。尚、トランスファゲートのチャネル幅方向に設けられた素子分離層９０は、絶縁体でもよい。
【０１３７】
例えば、半導体基板１１０の表面に対して垂直方向において、フォトダイオードの不純物半導体１０の底面の位置は、トランスファゲート２のゲート電極２０の埋め込み部１２１の底面の位置よりも半導体基板１１０の底部（裏面）側に、設定されている。半導体基板１１０の表面に対して垂直方向において、フローティングフュージョン６の不純物半導体層６０の底面の位置は、フォトダイオード１の不純物半導体１０の底面の位置と埋め込み部１２１の底面の位置との間の位置（深さ）に設定されている。例えば、画素形成領域ＰＡを区画する素子分離層（不純物半導体層）９０の底面の位置は、フォトダイオード１の不純物半導体１０の底面の位置よりも半導体基板１１０の底部側に設定されている。
【０１３８】
トランスファゲート２のゲート電極２０が、埋め込み部１２１を含むことによって、半導体基板１１０表面に対して垂直方向（深さ方向）において、トランスファゲート２のゲート電極２０の底面の位置が、画素としてのフォトダイオード１の不純物半導体層１０における不純物濃度が高い領域（フォトダイオード１のポテンシャルの中心、不純物濃度の中心）に、近接する。例えば、半導体基板１１０表面に対して垂直方向において、トランスファゲート２のゲート電極２０の底面の位置が、フォトダイオード１の不純物半導体層１０の不純物濃度の中心（最も不純物濃度が高い位置）の位置と、実質的に同じ位置（深さ）に配置されることが好ましい。
【０１３９】
これによって、図８に示されるように、被写体からの光に応じてフォトダイオード１が蓄積した電荷のほぼ全てを、フローティングディフュージョン６へ転送できる。
【０１４０】
図８は、本実施形態のイメージセンサ１００において、フォトダイオード１に蓄積された電荷（信号電荷）がフローティングディフュージョン６としての不純物半導体層６０に転送される場合における、信号電荷の移動経路を模式的に示している。
【０１４１】
図８の“Ａ１”は、半導体基板１１０の表面の位置を示している。図８の“Ａ２”は、半導体基板表面に対して垂直方向における、トランスファゲート２のゲート電極２０の埋め込み部１２１の位置（深さ）を示している。図８の“Ａ３”は、半導体基板表面に対して垂直方向における、フォトダイオード１の不純物半導体層１０の不純物濃度が最も高い位置（不純物濃度の中心）を示している。
【０１４２】
トランスファゲート２のゲート電極２０の埋め込み部１２１の底部は、半導体基板１１０の表面に対して垂直方向において、半導体基板１１０の表面Ａ１と不純物半導体層からなるフォトダイオード１の不純物濃度の中心の位置Ａ３との間の位置Ａ２に、設けられている。
【０１４３】
例えば、Ａ１−Ａ２間の寸法を示す“ｄ２”は、半導体基板１１０表面に対して垂直方向における埋め込み部１２１の寸法（厚さ）に相当する。尚、アンプトランジスタ５の埋め込み部１５１の厚さｄ１は、トランスファゲートの埋め込み部１２１の厚さｄ２と同じでもよいし、異なってもよい。
【０１４４】
フォトダイオード１からの信号電荷は、トランスファゲート２のゲート電極２０の底面に形成されたチャネルを経由して、フローティングディフュージョン６に移動する。
【０１４５】
本実施形態のイメージセンサ１００において、トランスファゲート２のゲート電極２０が埋め込む部１２１を含み、そのゲート電極２０の底面が、半導体基板１１０の表面Ａ１よりも半導体基板１１０の底部側に突出する。
【０１４６】
そのため、半導体基板１０の表面に対して垂直方向において、プレーナ構造のトランジスタのようにゲート電極の底面が半導体基板１０表面Ａ１と実質的に同じ位置に配置されている構造（ゲート電極が埋め込み部を有さない構造）に比較して、埋め込み部１２１を含むゲート電極２０の底面は、フォトダイオード１の不純物濃度の中心（ポテンシャルの中心）Ａ３の近傍に、配置される。そして、フォトダイオード１の不純物濃度の中心Ａ３とトランスファゲート２のチャネル（ゲート電極２０の底面）Ａ２との距離が小さくなる。
【０１４７】
それゆえ、フォトダイオード１の不純物濃度の中心Ａ３から半導体基板１１０の表面Ａ１へ向かって信号電荷が移動する場合に比較して、フォトダイオード１からフローティングディフュージョン６への電荷の転送が、容易になる。その結果として、フォトダイオード１が蓄積している信号電荷が、フローティングディフュージョン６へほぼ完全に転送される。
【０１４８】
図５乃至図７に示されるように、本実施形態のイメージセンサ１００において、単位セルＵＣ内の電界効果トランジスタ２，５は、半導体基板１１０の溝ＲＣ１，ＲＣ２内に埋め込まれた部分（埋め込み部）１２１，１５１を含むゲート電極２０，５０を有している。
【０１４９】
例えば、フローティングディフュージョン６０の電位を増幅するアンプトランジスタ５は、埋め込み部１５１を含むゲート電極５０を有する。
【０１５０】
アンプトランジスタ５のゲート電極５０の埋め込み部１５１は、ゲート電極５０の上層部（突起部）１５０の底面から半導体基板１１０の底部側（半導体基板１１０の裏面側）へ、突出している。埋め込み部５０のチャネル幅方向の側面は、ゲート絶縁膜５１を介して、半導体領域１１０と対向する。
【０１５１】
これによって、アンプトランジスタ５のチャネル幅が、トランジスタ形成領域（画素制御ユニット領域）の幅より大きくなり、アンプトランジスタ５の実効的なチャネル幅が増大する。例えば、アンプトランジスタ５のゲート電極５０の埋め込み部１５１によって、アンプトランジスタ５のチャネル長も、大きくなる。
【０１５２】
このように、トランジスタの平面的なサイズが微細化されたとしても、トランジスタ５のゲート電極５０の埋め込み部１５１の側面と半導体領域（チャネル領域）との間で、半導体基板の表面に対して水平方向におけるゲート電極と半導体領域との対向面積を確保できる。
【０１５３】
本実施形態のイメージセンサ１００は、単位セルＵＣ内のトランジスタのゲート電極５０と半導体領域１１０との対向面積を増大でき、そのトランジスタのチャネル領域を拡大できる。この結果として、本実施形態のイメージセンサ１００によれば、単位セルＵＣ内の電界効果トランジスタの微細化に伴って、例えば、１／ｆノイズ（フリッカーノイズ）のような、トランジスタ５に起因するノイズが悪化するのを抑制できる。本実施形態のイメージセンサ１００によれば、画素の動作を制御する単位セルＵＣ内のトランジスタのチャネル領域の面積の増大によって、ノイズを低減できる。
【０１５４】
それゆえ、アンプトランジスタ５のチャネル領域を経由して垂直信号線ＶＳＬに出力される画素（単位セル）からの信号に、トランジスタのノイズが含まれるのを抑制できる。
【０１５５】
また、電界効果トランジスタのチャネル幅を大きくできることによって、トランジスタの電流駆動力を大きくできる。電界効果トランジスタのチャネル長が大きくできることによって、トランジスタのリーク電流を、小さくできる。
【０１５６】
例えば、画素からの信号を増幅するためのアンプトランジスタ５のように、トランジスタの動作特性が、画素からの信号、すなわち、画像の画質に影響を及ぼす可能性がある単位セル内のトランジスタに、埋め込み部を含むゲート電極を有するトランジスタを用いることが好ましい。
【０１５７】
したがって、本実施形態のイメージセンサ１００によれば、イメージセンサによって形成される画像の画質を、向上できる。
【０１５８】
また、本実施形態のイメージセンサ１００において、フォトダイオードの電荷を転送するためのトランスファゲート２は、埋め込み部１２１を含むゲート電極を有する。
【０１５９】
これによって、半導体基板表面に対して垂直方向において、トランスファゲート２のゲート電極２０の底面の位置が、フォトダイオード１の不純物濃度の中心（ポテンシャルの中心）の領域の近傍に、配置される。それゆえ、フォトダイオード１からフローティングディフュージョン６への信号電荷の転送経路を、フォトダイオード１の不純物濃度の中心の近くに形成でき、フォトダイオード１が蓄積した信号電荷のほとんどを、フローティングディフュージョンＦＤへ、比較的容易に転送できる。
【０１６０】
この結果として、本実施形態のイメージセンサ１００は、信号電荷がフォトダイオード１内に残存した場合において画像に生じる残像を、抑制できる。
【０１６１】
例えば、画素サイズの微細化に追従して、単位セルＵＣ内のトランジスタ及びトランジスタ形成領域の面積は微細化され、トランジスタの平面的なサイズは縮小される。本実施形態のように、ゲート電極２０，５０の一部分を半導体基板１１０内に埋め込み、３次元的にゲート電極−半導体領域の対向面積を確保し、トランジスタの実効的なチャネル寸法を増大することによって、単位セル（画素）の微細化に起因するトランジスタの動作特性の劣化を抑制できる。
【０１６２】
本実施形態では、アンプトランジスタ５及びトランスファゲート２の両方のゲート電極２０，５０が、埋め込み部１５１，１２１を有する例について述べた。但し、本実施形態のイメージセンサ１００は、アンプトランジスタ５のみが、埋め込む部１５１を含むゲート電極５０を有してもよい。また、本実施形態のイメージセンサ１００は、トランスファゲート２のみが、埋め込む部１２１を含むゲート電極２０を有してもよい。さらには、リセットトランジスタ３及びアドレストランジスタ４が、埋め込み部を含むゲート電極を有していてもよい。
【０１６３】
尚、実施形態のイメージセンサは、表面照射型イメージセンサを例に説明されているが、裏面照射型イメージセンサに適用にされてもよい。すなわち、裏面照射型イメージセンサの単位セルＵＣにおいて、トランスファゲート２及びアンプトランジスタ５の少なくとも一方が、図５乃至図７に示される構造を有する。裏面照射型イメージセンサは、半導体基板１１０の裏面が、被写体からの光の受光面となる。裏面照射型イメージセンサは、半導体基板の裏面側に、カラーフィルタ及びマイクロレンズが設けられている。埋め込み部１２１，１５１を含むゲート電極２０，５０を有する電界効果トランジスタが単位セルＵＣ内に設けられた裏面照射型イメージセンサにおいても、上述で述べた表面照射型イメージセンサと実質的に同じ効果が得られる。
【０１６４】
以上のように、本実施形態の固体撮像装置によれば、イメージセンサが形成する画像の画質を改善できる。
【０１６５】
（ｂ）  製造方法  
図５乃至図１０を参照して、第１の実施形態の固体撮像装置（例えば、イメージセンサ）の製造方法について説明する。
【０１６６】
図９は、第１の実施形態のイメージセンサの製造方法の一工程を示す断面工程図を示している。図９の（ａ）は、トランジスタのチャネル長方向に沿うトランスファゲートが形成される領域２００及びアンプトランジスタが形成される領域５００の断面工程図を示している。図９の（ｂ）は、トランジスタのチャネル幅方向に沿うトランスファゲートが形成される領域２００及びアンプトランジスタが形成される領域５００の断面工程図を示している。以下では、トランスファゲートが形成される領域２００のことを、トランスファゲート形成領域２００とよび、アンプトランジスタが形成される領域５００のことを、アンプトランジスタ形成領域５００とよぶ。
【０１６７】
図９に示されるように、半導体基板１１０内に、素子分離層９０，９５が形成され、単位セル形成領域ＵＣの画素形成領域ＰＡＡ及び画素制御ユニット形成領域ＡＡが、区画される。例えば、画素形成領域ＰＡＡを区画するために、素子分離層９０としての不純物半導体層９０が、半導体基板１１０内に形成される。また、画素制御ユニット形成領域ＡＡを区画するために、素子分離層９５としての絶縁体が、半導体基板１１０内に形成される。
【０１６８】
パターニングされたマスク（例えば、レジストマスク）が、フォトリソグラフィ技術及びエッチングによって、半導体基板１１０上に形成される。そのマスク（図示せず）は、画素形成領域ＰＡＡに開口部を有している。そのマスクが画素形成領域ＰＡＡ以外の領域を覆った状態で、フォトダイオードの構成部材を形成するためのイオン注入が、実行される。これによって、フォトダイオード１が、半導体基板１１０の画素形成領域ＰＡＡ内に、形成される。
【０１６９】
フォトダイオード１を形成するためのマスクが除去された後、マスク９９Ａが、半導体基板１１０上に形成される。マスク９９Ａは、トランスファゲート及びアンプトランジスタのゲート電極の位置に、開口部が形成されるように、パターニングされている。
【０１７０】
開口部を有するマスク９９Ａに基づいて、半導体基板１１０が、例えば、ＲＩＥ（Reactive Ion Etching）を用いて、エッチングされる。これによって、トランスファゲート形成領域２００及びアンプトランジスタ形成領域５００内において、電界効果トランジスタのゲート電極の形成位置に、溝ＲＣ１，ＲＣ２が、半導体基板１１０内に実質的に同時に形成される。
【０１７１】
アンプトランジスタ形成領域５００内において、形成された溝ＲＣ１の幅Ｗ１が、アンプトランジスタ形成領域（画素制御ユニット形成領域）５００の幅ＷＡＡより小さくなるように、開口部がマスク９９Ａ内に形成されている。それゆえ、トランジスタのチャネル幅方向において、溝ＲＣ１と素子分離層９５との間のマスク９９Ａで覆われた領域において、半導体領域（半導体基板）１１０が残存している。溝ＲＣ１の幅Ｗ１は、後の工程で形成されるトランジスタのゲート絶縁膜の膜厚の２倍以上の寸法に設定されている。
【０１７２】
トランスファゲート形成領域２００内において、半導体基板１１０の表面に対して垂直方向における溝ＲＣ２の寸法（深さ）ｄ２は、半導体基板１１０の表面に対して垂直方向におけるフォトダイオード１の不純物濃度の中心（不純物濃度が最も高い位置）の近傍の位置に、設定されることが好ましい。例えば、アンプトランジスタ形成領域５００内の溝ＲＣ１の深さ（溝ＲＣ１の底面の位置）ｄ１は、溝ＲＣ１の底面が素子分離層９５の底面より半導体基板１１０の底部側に位置する寸法に、設定される。
【０１７３】
トランスファゲート形成領域２００内の溝ＲＣ２とアンプトランジスタ形成領域５００内の溝ＲＣ１が、共通の工程で形成される場合、アンプトランジスタ形成領域５００内の溝ＲＣ１の深さｄ１は、トランスファゲート形成領域２００内の溝ＲＣ２の深さｄ２と実質的に同じ大きさに設定される。但し、アンプトランジスタ形成領域５００内の溝ＲＣ１の深さｄ１は、トランスファゲート形成領域２００内の溝ＲＣ２の深さｄ２と異なってもよい。溝ＲＣ１，ＲＣ２の深さｄ１，ｄ２が互いに異なる場合、溝ＲＣ１，ＲＣ２はそれぞれ異なる工程で形成される。
【０１７４】
例えば、リセットトランジスタの形成領域及びアドレストランジスタの形成領域において、マスク９９Ａに開口部は形成されない。リセットトランジスタ及びアドレストランジスタの形成領域は、溝ＲＣ１，ＲＣ２の形成のためのエッチング時に、マスク９９Ａに覆われている。それゆえ、リセットトランジスタ及びアドレストランジスタの形成領域内において、半導体基板１１０内に溝は、形成されない。
【０１７５】
図１０は、第１の実施形態のイメージセンサの製造方法の一工程を示す断面工程図を示している。図１０の（ａ）は、トランジスタのチャネル長方向に沿うトランスファゲート形成領域２００及びアンプトランジスタ形成領域５００の断面工程図を示している。図１０の（ｂ）は、トランジスタのチャネル幅方向に沿うトランスファゲート形成領域２００及びアンプトランジスタ形成領域５００の断面工程図を示している。
【０１７６】
図１０に示されるように、溝ＲＣ１，ＲＣ２を形成するためのマスクが除去された後、トランジスタのゲート絶縁膜２１，５１が、例えば、熱酸化法によって、半導体基板１１０上に、形成される。これによって、半導体基板１１０の露出面及び溝ＲＣ１，ＲＣ２の内部に、ゲート絶縁膜２１，５１が、形成される。
【０１７７】
トランジスタのチャネル幅方向及びチャネル長方向における溝ＲＣ１，ＲＣ２の寸法は、ゲート絶縁膜２１，５１の膜厚の２倍より大きい寸法に設定されている。それゆえ、溝ＲＣ１，ＲＣ２は、ゲート絶縁膜２１，５１によって埋め込まれることは無い。
【０１７８】
半導体基板１１０上及びゲート絶縁膜２１，５１上に、導電体（例えば、導電性ポリシリコン層）９７が、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、堆積される。溝ＲＣ１，ＲＣ２内に、導電体９７が埋め込まれる。
【０１７９】
導電体９７上に、所定のゲート電極のパターンに対応したマスク（図示せず）が、フォトリソグラフィ技術及びエッチングによって、形成される。パターニングされたマスクに基づいて、導電体９７が、例えば、ＲＩＥ法によって、加工される。
【０１８０】
これによって、図６乃至図７に示されるように、トランスファゲート２及びアンプトランジスタ５のゲート電極２０，５０が、ゲート絶縁膜２１，５１上に、形成される。本実施形態のイメージセンサ１００の製造方法において、形成されたゲート電極２０，５０は、半導体基板１１０の溝ＲＣ１，ＲＣ２内に形成された埋め込み部１２１，１５１と、埋め込み部１２１，１５１より上側（半導体基板１１０の底部側と反対側）の上層部１２０，１５０と、を含んでいる。形成されたゲート電極２０，５０の埋め込み部１２１，１５１の側面は、ゲート絶縁膜２１，５１を挟んで、半導体領域に対向する。
【０１８１】
尚、トランスファゲート２及びアンプトランジスタ５のゲート絶縁膜２１，５２及びゲート電極２０，５０の形成と同時に、リセットトランジスタ、アドレストランジスタ及び周辺回路の電界効果トランジスタのゲート絶縁膜及びゲート電極が、形成される。
【０１８２】
形成されたゲート電極５０をマスクに用いて、トランジスタ５０のソース／ドレイン領域としての不純物半導体層５２が、例えば、イオン注入法によって、半導体基板１１０内に形成される。また、フローティングディフュージョン６としての不純物半導体層６０、フォトダイオード１の上面の表面シールド層８０が、順次形成される。例えば、ゲート電極に対する側壁絶縁膜の形成及びゲート電極上にシリサイド層を形成するためのシリサイド処理が、実行される。
【０１８３】
そして、図２に示されるように、層間絶縁膜７５、遮光膜又は配線としてのメタル層７０及び配線間を接続するプラグ７２が、多層配線技術によって、形成される。  
そして、フォトダイオード１の位置に対応するように、カラーフィルタＣＦ及びマイクロレンズＭＬが、層間絶縁膜７５上に、形成される。パッドが、層間絶縁膜７５上又は半導体基板１１０の裏面上に、形成される。
【０１８４】
以上の工程によって、本実施形態のイメージセンサ１００が完成する。
【０１８５】
本実施形態のイメージセンサの製造方法において、トランスファゲート形成領域２００とアンプトランジスタ形成領域５００との両方に、溝ＲＣ１，ＲＣ２を形成し、埋め込み部１２１，１５１を含むゲート電極を有する電界効果トランジスタ２，５を形成する例について述べた。但し、トランスファゲート領域２００内にのみ、又は、アンプトランジスタ形成領域５００内にのみ、ゲート電極２０，５０の一部１２１，１５１を埋め込む溝ＲＣ１，ＲＣ２が形成され、トランスファゲート２又はアンプトランジスタ５のいずれか一方のゲート電極２０，５０のみに、埋め込み部１２１，１５１が形成されてもよい。
【０１８６】
また、リセットトランジスタ及びアドレストランジスタの形成領域内においても、トランスファゲート形成領域２００及びアンプトランジスタ形成領域５００と同様に、ゲート電極の一部を埋め込む溝を形成し、埋め込み部を含むゲート電極を有する電界効果トランジスタを形成してもよい。
【０１８７】
また、電界効果トランジスタ、フォトダイオード及びフローティングディフュージョンの構成部材の形成順序は、整合性が確保されていれば、上記の順序に限定されない。例えば、単位セルＵＣのトランジスタが形成された後に、フォトダイオードが形成されてもよい。
【０１８８】
以上のように、本実施形態のイメージセンサの製造方法において、半導体基板１１０内に形成された溝ＲＣ１，ＲＣ２内に、導電体が埋め込まれ、その導電体を所定のゲートパターンに加工する。これによって、半導体基板１１０内に埋め込まれた部分１２１，１５１を含むゲート電極２０，５０を有するトランジスタとフォトダイオード１とを含む単位セルＵＣが、形成される。
【０１８９】
本実施形態のイメージセンサの製造方法において、埋め込み部１５１を含むゲート電極を有するアンプトランジスタ５が、形成される。形成されたアンプトランジスタ５のゲート電極５０において、上層部１５０の底面及び埋め込み部１５１の底面に加えて、埋め込み部１５１の側面が、半導体領域（半導体基板）１１０に対向する。
【０１９０】
これによって、本実施形態のイメージセンサ１００において、フォトダイオード１の動作を制御する単位セルＵＣ内のトランジスタの実効的なチャネル領域の寸法が増大できる。その結果として、素子の微細化に伴うトランジスタのノイズ（例えば、１／ｆノイズ）の増大を抑制できる。それゆえ、本実施形態のイメージセンサ１００は、画像にノイズが含まれるのを低減できる。
【０１９１】
また、本実施形態のイメージセンサの製造方法において、埋め込み部１２１を含むゲート電極を有するトランスファゲート２が、形成される。形成されたトランスファゲート２のゲート電極２０が、埋め込み部１２１を有することによって、ゲート電極２０の底面の位置が、フォトダイオード１の不純物濃度の中心の位置に近づく。
【０１９２】
これによって、フォトダイオード１の不純物濃度の中心とフローティングディフュージョン６との間における信号電荷の移動距離が、信号電荷を半導体基板１１０の表面近傍まで移動させる場合よりも、短くなる。その結果として、フォトダイオード１が蓄積する信号電荷のほとんどを、比較適容易に、フローティングディフュージョン６としての不純物半導体層６０に転送できる。それゆえ、本実施形態の製造方法によって形成されたイメージセンサは、形成される画像に残像が生じるのを抑制できる。
【０１９３】
以上のように、本実施形態のイメージセンサの製造方法によれば、画質を改善できるイメージセンサを提供できる。
【０１９４】
（２）  変形例  
図１１乃至図１５を参照して、本実施形態の固体撮像装置（例えば、イメージセンサ）の変形例について述べる。
【０１９５】
単位セルＵＣ内の電界効果トランジスタ（例えば、アンプトランジスタ）の構造は、トランジスタが、上層部及び埋め込み部を含むゲート電極５０を有していれば、上述の例（例えば、図６及び図７）に限定されない。
【０１９６】
図１１乃至図１３は、本実施形態のイメージセンサ１００の単位セルＵＣが含むアンプトランジスタ５の変形例を示す図である。
【０１９７】
図１１の（ａ）は、アンプトランジスタ５のチャネル幅方向の断面構造を示している。
【０１９８】
図１１の（ａ）に示されるように、単位セルＵＣ内のトランジスタのゲート電極５０の断面形状は、下向きの凹型の断面形状でもよい。例えば、トランジスタのチャネル幅方向の一端及び他端において、埋め込み部１５１１，１５１２が、ゲート電極５０内に設けられる。
【０１９９】
２つの埋め込み部１５１１，１５１２のうち、一方の埋め込み部１５１１の片側の側面は、素子分離層９５の側面に接触し、他方の埋め込み部１５１２の片側の側面は、素子分離層９５の側面に接触する。２つの埋め込み部１５１１，１５１２の素子分離層９５に接しない側の側面間には、半導体領域（半導体基板）１１０が、設けられている。  
チャネル幅方向の断面において、下向きに凹型の断面形状のゲート電極５０を有するアンプトランジスタ５のチャネル幅は、“ＷＡＡ＋２×ｄ１”となる。
【０２００】
図１１の（ｂ）は、図１１の（ａ）に示されるアンプトランジスタ５の製造方法の一例を示す図である。
【０２０１】
例えば、図１１の（ｂ）に示されるように、図９に示されるイメージセンサの製造工程において、チャネル幅方向におけるアンプトランジスタ形成領域の素子分離層９５の側面が露出するように、開口部がマスク９９内に形成される。これによって、チャネル幅方向において凹型の断面形状のゲート電極５０を有するアンプトランジスタ５を、形成できる。
【０２０２】
尚、トランジスタのチャネル長方向の断面において、ゲート電極５０が下向きに凹型の断面形状を有していてもよい。
【０２０３】
図６のアンプトランジスタ５において、アンプトランジスタ５のゲート電極５０が、１つの埋め込み部１５１を含む例が示されている。  
図１２に示されるように、２以上の埋め込み部１５１１，１５１２が、ゲート電極５０に設けられてもよい。例えば、複数の埋め込み部１５１１，１５１２は、トランジスタのチャネル長方向に延在する。
【０２０４】
図１２は、図１１と異なる変形例におけるアンプトランジスタ５のチャネル幅方向の断面構造を示している。
【０２０５】
図１２に示されるように、２つの埋め込み部１５１１，１５１２がゲート電極５０に設けられた場合、トランジスタのチャネル幅方向における２つの埋め込み部１５１１，１５１２の両側面が、ゲート絶縁膜５１を挟んで、半導体領域１１０とそれぞれ対向する。
【０２０６】
この場合、２つの埋め込み部１５１１，１５１２を含むゲート電極５０を有するアンプトランジスタ５のチャネル幅は、“ＷＡＡ＋４×ｄ１”となる。
【０２０７】
図１２に示される構造の場合、図９及び図１１に示されるイメージセンサの製造工程において、アンプトランジスタ形成領域５００内のチャネル幅方向におけるアンプトランジスタ形成領域の素子分離層９５の側面が露出しないように、複数の開口部が、アンプトランジスタ形成領域５００を覆うマスク９９内に、形成される。
【０２０８】
このように、複数の埋め込み部１５１１，１５１２が、トランジスタ５のゲート電極５０の上層部１５０に接続されるように、ゲート電極５０内に設けられることによって、ゲート電極５０と半導体領域１１０との対向面積を、さらに増大できる。  
尚、図１２に示される例では、２つの埋め込み部１５１１，１５１２が、ゲート電極５０内に設けられているが、３以上の埋め込み部が、ゲート電極５０内に設けられてもよい。
【０２０９】
図１３を用いて、図１１及び図１２と異なる変形例のアンプトランジスタ５の構造について説明する。  
図１３は、アンプトランジスタ５のチャネル長方向の断面構造を示している。
【０２１０】
図１３に示されるように、チャネル長方向におけるアンプトランジスタ５のゲート電極５０の断面形状において、埋め込み部１５１の側面上のゲート絶縁膜５１とソース／ドレイン領域としての不純物半導体層５２との間に、半導体領域（半導体基板）１１０が設けられていてもよい。この場合、チャネル長方向におけるゲート電極２０の断面形状は、下向きの凸型の断面形状となる。チャネル長方向の断面形状が、図１３に示される構造で、チャネル幅方向の断面形状が、図６の（ｂ）に示される構造である場合、埋め込み部の平面形状は、十字状の平面形状となる。
【０２１１】
図１３に示されるアンプトランジスタにおいて、トランジスタのチャネル長方向におけるゲート電極５０の埋め込み部１５１の寸法Ｌ１は、ゲート電極５０の上層部１５０の寸法Ｌ２より小さい。例えば、チャネル長方向における溝ＲＣ１の寸法は、ゲート絶縁膜５２の膜厚の２倍の寸法より大きい。
【０２１２】
図１３に示されるアンプトランジスタ５において、トランジスタ５のチャネル長は、“Ｌ２＋２×ｄ１”で示される。すなわち、アンプトランジスタのチャネル長は、埋め込み部の深さ方向の寸法ｄ１の２倍の寸法に応じて、大きくなる。トランジスタのチャネル長が増大することによって、トランジスタ５がオフ状態時におけるリーク電流を、低減できる。
【０２１３】
尚、トランジスタのチャネル長方向の断面において、ゲート電極５０が複数の埋め込み部を含むように、アンプトランジスタ５が形成されてもよい。この場合、埋め込み部は、トランジスタのチャネル幅方向に延在し、アンプトランジスタ５のチャネル長が、増大する。例えば、トランスファゲート、リセットトランジスタ及びアドレストランジスタのゲート電極が、図１１乃至図１３に示されるゲート電極を有していてもよい。
【０２１４】
図１４及び図１５は、本実施形態のイメージセンサの単位セルＵＣが含むトランスファゲート２の変形例を示す図である。
【０２１５】
図１４の（ａ）に示されるように、トランスファゲート２のゲート電極２０が含む埋め込み部１２１の断面形状は、矩形状に限定されない。例えば、トランジスタのチャネル長方向におけるトランスファゲート２における埋め込み部１２５及び埋め込み部が設けられる溝ＲＣ３の断面形状は、三角形状でもよい。
【０２１６】
図１４の（ａ）に示されるトランスファゲート２において、トランジスタのチャネル長方向において、埋め込み部１２５のフォトダイオード１側の一端の底部は、フォトダイオード１の不純物濃度の中心の位置Ａ３近傍に、配置されている。また、トランジスタのチャネル長方向において、埋め込み部１２５のフローティングディフュージョン６側の他端の底部は、半導体基板１１０の表面Ａ１近傍に、配置されている。
【０２１７】
埋め込み部１２５のフローティングディフュージョン６側の底部の位置は、フローティングディフュージョン６の上面の位置と実質的に同じ位置に配置されている。埋め込み部１２５のフォトダイオード１側の底部は、フォトダイオード１の不純物濃度の中心の位置Ａ３と実質的に同じ位置に、配置されることが好ましい。
【０２１８】
図１４の（ａ）に示されるトランスファゲート２において、トランジスタ２のチャネル長方向におけるゲート電極２０の埋め込み部１２５の一端の底部の位置と他端の底部の位置とが、互いに異なっている。トランスファゲート２のゲート電極２０において、埋め込み部１２５のフローティングディフュージョン６側の底部は、埋め込み部１２５のフォトダイオード１側の底部よりも、半導体基板の表面に対して垂直方向において半導体基板１１０の表面側（層間絶縁膜７５側）に位置している。半導体基板１１０表面に対して垂直方向において、埋め込み部１２５のフローティングディフュージョン６側の底部の位置は、埋め込み部１２５のフォトダイオード１側の底部の位置Ａ２と半導体基板１１０の表面Ａ１との間の位置に、配置されている。
【０２１９】
図７に示されるトランスファゲート２の構造において、フォトダイオード１からの信号電荷を取り込むために、フローティングディフュージョン６としての不純物半導体層６の底部の位置が、埋め込み部１２１の底部よりも深い位置に形成される。図７に示される例のように、ゲート電極２０の埋め込み部の底部の全体が、フォトダイオードの不純物濃度の中心Ａ３の位置に設定されている場合、フローティングディフュージョン６としての不純物半導体層６０は、半導体基板１１０の深い位置まで形成される。
【０２２０】
トランスファゲート２のゲート電極２０の埋め込み部１２１の底部の位置は、フローティングディフュージョン６側からフォトダイオード１側に向かうにしたがって、徐々に半導体基板１０の底部側に後退する。尚、トランスファゲート２のゲート電極２０の埋め込み部１２１は、例えば、フォトダイオード１側の底部の位置がフローティングディフュージョン６側の底部の位置よりも半導体基板１１０の底部側に位置していれば、例えば、階段状のように、段階的に急峻に変化してもよい。
【０２２１】
図１４の（ｂ）は、図１４の（ａ）に示されるトランスファゲートの製造工程の一工程を示している。図１４の（ｂ）に示されるように、図１４の（ａ）のトランジスタのチャネル長方向におけるゲート電極２０の埋め込み部１２５の断面形状が三角形状のトランスファゲート２において、例えば、グレーティングマスクやハーフトーンマスクを用いた中間露光によって、溝ＲＣ３の形成領域内において膜厚の異なるレジストマスク９９Ｃが、形成される。例えば、レジストマスク９９Ｃは、フォトダイオード形成領域ＰＡ側の膜厚が薄く、フローティングディフュージョン形成領域側の膜厚がフォトダイオード形成領域ＰＡ側の膜厚より厚くされる。このような膜厚が異なるマスク９９Ｃを用いて、三角形状の断面構造を有する溝ＲＣ１が、トランスファゲート形成領域２００内の半導体基板１１０内に、形成される。  
埋め込み部１２５の底部の位置が段階的に変化するゲート電極２０を有するトランスファゲート２の製造工程において、埋め込み部１５１を含むゲート電極５０を有するアンプトランジスタ５の製造工程とそれぞれ異なる工程によって、各領域２００，５００内に、溝ＲＣ１，ＲＣ２が、形成されてもよい。
【０２２２】
図１４の（ａ）に示されるように、埋め込む部１２５のフローティングディフュージョン６側の端部が、フローティングディフュージョン６の上面の近傍に位置することによって、フローティングディフュージョン６としての不純物半導体層６０を半導体基板１１０の深い位置まで形成しなくともよくなる。その結果として、フローティングディフュージョン６を形成するためのプロセスの難度を低減でき、イメージセンサの製造コストを低減できる。
【０２２３】
この場合においても、トランスファゲートの埋め込む部１２５のフォトダイオード１側の底部は、半導体基板１１０表面に対して垂直方向におけるフォトダイオード１の不純物濃度の中心の位置Ａ３の近傍に配置されているため、フォトダイオード１の信号電荷の転送を、比較的容易に実行できる。
【０２２４】
図１５に示されるように、トランスファゲート２のゲート電極２０において、チャネル幅方向における埋め込み部１２１の側面上のゲート絶縁膜２１は、素子分離層（例えば、不純物半導体層）９０に接触してもよい。つまり、チャネル幅方向において、トランスファゲート２において、その埋め込み部１２１と素子分離層９０との間に、半導体領域１１０が存在しなくともよい。トランジスタのチャネル幅方向における埋め込み部１２１の幅Ｗ２は、トランジスタのチャネル幅方向におけるトランスファゲート形成領域内の素子分離層９０間の間隔ＷＡＡ’と実質的に同じ大きさを有している。
【０２２５】
このように、トランスファゲート２において、埋め込み部１２１の底部の全体の位置が、フォトダイオードの不純物濃度の中心の位置に近づくことによって、フォトダイオード１からの信号電荷を、フローティングディフュージョン６に、効率よく転送できる。
【０２２６】
以上のように、実施形態のイメージセンサの変形例は、実施形態のイメージセンサと同様に、イメージセンサが形成する画像の画質を改善できる。
【０２２７】
［その他］  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２８】
１００：固体撮像装置、１１０：半導体基板（チップ）、１２０：画素アレイ、ＵＣ：単位セル、１Ａ，１Ｂ：フォトダイオード、２Ａ，２Ｂ：トランスファゲート、３：リセットトランジスタ、４：アドレストランジスタ、５：アンプトランジスタ、２０，５０：ゲート電極、６：フローティングディフュージョン、１２０，１５０：上層部（突起部）、１５１，１２１，１２５：埋め込み部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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