(57)【特許請求の範囲】
【請求項１】
半導体チップ上にマウントされ、金属／絶縁体／金属キャパシタ（ＭＩＭＣＡＰ）及び垂直ネイティブキャパシタ（ＶＮＣＡＰ）並びにそれらの組み合わせから成る群から選択される少なくとも１つの固定値キャパシタと、
前記キャパシタの総静電容量を調整するために前記固定値キャパシタの各々と並列に接続される可変ＭＯＳキャパシタとを備え、
前記固定値キャパシタの各々の静電容量値は調整前には設計値の±１０％の範囲内であり、前記固定値キャパシタと前記可変ＭＯＳキャパシタの前記総静電容量は調整後には設計値の±１％〜５％の範囲内であり、
前記可変ＭＯＳキャパシタは、バック・ツー・バック接続された一対のＭＯＳキャパシタを含む、静電容量回路アセンブリ。
【請求項２】
前記ＭＩＭＣＡＰ及びＶＮＣＡＰはチップのＢＥＯＬ中にマウントされ、前記可変ＭＯＳキャパシタはチップのＦＥＯＬ中にマウントされる、請求項１に記載の回路アセンブリ。
【請求項３】
前記ＶＮＣＡＰ又はＭＩＭＣＡＰの各々は、金属とポリシリコンとの間のタングステン・コンタクト（ＣＡ）及びポリシリコンで対応するＭＯＳキャパシタに接続される、請求項２に記載の回路アセンブリ。
【請求項４】
前記ＭＩＭＣＡＰ及びＶＮＣＡＰの各々の静電容量は、１ピコファラドである、請求項１に記載の回路アセンブリ。
【請求項５】
前記ＶＮＣＡＰ又はＭＩＭＣＡＰの各対は互いに並列で接続され、かつ２つのポートを有し、一方のポートは前記ＭＯＳキャパシタのうちの１つのドレインの中へと接続され、他方のポートは他の前記ＭＯＳキャパシタのドレインへと接続される、請求項１に記載の回路アセンブリ。
【請求項６】
前記ＭＯＳキャパシタの各々は、前記ＭＩＭＣＡＰ及び前記ＶＮＣＡＰの静電容量値の１０％以内の静電容量値を有する、請求項１に記載の回路アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ上のキャパシタに関する。より詳細には、本発明は、その目標値の約１％と５％との間の範囲内で正確に較正される容量値を有するキャパシタがその上にマウントされた、シリコン半導体チップに関する。
【背景技術】
【０００２】
この後に続く議論の理解を高めるために、以下に列挙される略語及び用語は下記の通りの定義を有する。
ＡＤＣ−  アナログ・デジタル変換器
ＢＥＯＬ−  後工程（バックエンドオブライン）
ＣＡ−  金属とポリシリコンとの間のタングステン・コンタクト
Ｃｓｕｂ−  調整可能なキャパシタ
ＤＡＣ−  デジタル・アナログ変換器
ＦＥＯＬ−  前工程（フロントエンドオブライン）
ＭＩＭＣＡＰ−  金属−絶縁体−金属キャパシタ
ＭＯＳ−  金属酸化膜シリコン
ＲＦ−  無線周波数
ＶＮＣＡＰ−  垂直ネイティブキャパシタ
【０００３】
オンチップ・キャパシタは、シリコン半導体上で製作される集積回路の重要な構成要素である。これらのキャパシタは、バイパス及び容量整合、並びに結合及び減結合を含む様々な目的のため使用される。これらのキャパシタの様々な用途は一般に周知であり、詳述する必要はない。
【０００４】
従来のオンチップ・キャパシタ設計における短所の１つは、オンチップ・キャパシタの値を正確に予測することが不能なことである。実際、キャパシタの設計値において５％又はそれ以上の誤差は一般的であり、結果として高キャパシタ値と低キャパシタ値との間に１０％又はそれ以上の差異を生じることになる。これらの変化量は、シリコン技術製造プロセス値における変数及び温度といった要因に基づくものであり、特にＶＮＣＡＰ及びＭＩＭＣＡＰオンチップ・キャパシタの製造において顕著である。残念なことに、キャパシタの製造後にその静電容量値を調整又は調節する既知の手順はない。
【０００５】
正確なオンチップ・キャパシタは、精度を必要とする集積回路での使用には特に重要である。そのような使用の例は、正確に調整可能な静電容量を有する、ＤＡＣ、ＡＤＣ及びスイッチキャパシタ・フィルタのような、無線周波数整合回路及びアナログ回路である。精度に対する要求は、結果として、チップ製造における高い不良品発生率及び歩留りの低下をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、その目標値の約１％と５％との間の範囲内で正確に較正される容量値を有するキャパシタがその上にマウントされた、シリコン半導体チップを提供することである。
【課題を解決するための手段】
【０００７】
本発明は、目標静電容量に向けて調整するために可変ＭＯＳキャパシタが付加されたＶＮＣＡＰ及び／又はＭＩＭＣＡＰに関する。
【０００８】
本発明のまた別の態様は、目標オンチップ静電容量値に向けて調整するために２つのバック・ツー・バック（back to back)可変ＭＯＳキャパシタを使用することである。
【０００９】
本発明はまた、ＦＥＯＬキャパシタ及びＢＥＯＬキャパシタをそれと並列な可変ＭＯＳキャパシタを用いて最適化することに関する。
【００１０】
本発明のさらに別の態様は、ＭＩＭ及びＶＮキャパシタのポートをＤＣ減結合するための、一対の可変ＭＯＳキャパシタ間のバック・ツー・バック接続の使用である。
【００１１】
別の態様は、ＦＥＯＬ可変キャパシタを調整することによる、オンチップＢＥＯＬ静電容量補償の並列化（parallelization）である。
【００１２】
これらの特性は、ＭＩＭＣＡＰ及びＶＮＣＡＰ並びにそれらの組み合わせから成る群から選択される少なくとも１つの固定値キャパシタを含む、半導体チップ上にマウントされた静電容量回路を提供することにより、達成される。群内の各キャパシタの総出力値を調整するために、一対の可変ＭＯＳキャパシタが、固定値キャパシタの各々に並列に結合される。固定値キャパシタの各々の固定値は、調整前には設計値の±５％から１０％の値の範囲内である。バック・ツー・バック可変ＭＯＳキャパシタの使用により、調整後には、この値を設計値の１％と５％との間の値の範囲内に改善することができる。ＭＩＭＣＡＰ及びＶＮＣＡＰキャパシタは、典型的にはチップのＢＥＯＬ中にマウントされ、可変ＭＯＳキャパシタは、チップのＦＥＯＬ中にマウントされる。ＭＯＳキャパシタの各々は、通常、ＭＩＭＣＡＰ及びＶＮＣＡＰの値の約１０％の設計静電容量を有する。
【００１３】
本発明はまた、少なくとも１つのＶＮＣＡＰ又はＭＩＭＣＡＰと、一対の調整可能なサブキャパシタとを含む、半導体チップ上にマウントされた集積回路に関する。これらのサブキャパシタはバック・ツー・バックにマウントされたＭＯＳキャパシタであり、各固定値キャパシタに並列に接続される。固定値キャパシタの各々の値は、調整前は設計値の±５％から１０％の値の範囲内であり、調整後には設計値の１％と５％との間の値の範囲内である。ＭＩＭＣＡＰ及びＶＮＣＡＰキャパシタは、通常は半導体チップのＢＥＯＬ中にマウントされ、可変ＭＯＳキャパシタは、チップのＦＥＯＬ中にマウントされる。一般に、ＭＯＳキャパシタの各々は、それらが並列に接続しているＭＩＭＣＡＰ及びＶＮＣＡＰの値に対してわずかの（fraction of)値を有する。ＭＩＭＣＡＰ又はＶＮＣＡＰの値の約１０％の静電容量値で、ＭＯＳにとって十分であることが見出された。
【００１４】
本発明はまた、ＭＩＭＣＡＰキャパシタ及びＶＮＣＡＰキャパシタの群から選択されるオンチップ固定値キャパシタの静電容量を調整するための方法に関する。本方法は、一対のバック・ツー・バック可変ＭＯＳキャパシタを固定値キャパシタに並列に接続するステップを含む。ＶＮＣＡＰ及びＭＩＭＣＡＰの各々の総静電容量は、次式
【数１】
0005464697.tif 000002
に従って計算される。
【発明を実施するための最良の形態】
【００１５】
様々な図は、本発明の特徴の完全な理解を補助することを目的とするものであり、その範囲を限定するものとして提示されるものではない。
図１は、現在の最先端のオンチップ・キャパシタＶＮＣＡＰ（１２０）及びＭＩＭＣＡＰ（１２８）、並びに測定された静電容量カラーマップを示す。ＶＮＣＡＰ（１２０）は、２つの垂直なキャパシタポートである、ポート１（１２２）及びポート２（１２４）を有し、静電容量を生み出すための交互の並列な導電板及び絶縁体からなる。ＭＩＭＣＡＰ（１２８）もまた、上部プレート（１１２）及び底部プレート（１１４）である２つのポートを有し、２つのプレートの間に絶縁体（又は誘電体）を有する。これらのオンチップ・キャパシタは、より単純にキャパシタ記号（１２６）によって示されることができる。オンチップ・キャパシタは、図１（Ｅ）で示されるように測定された場合、目標値から大きな変動（＞±１０％）を呈することがある。
【００１６】
静電容量マップは、オンチップ・キャパシタの静電容量値がどれだけ変化し得るかを示す。この例は、目標とされる静電容量からの変動を表すための異なるパターンの７７個の部位を含む、３００ｍｍウェハ（１３０）を示す。網掛けの無い部位（１３２）は、最も高い静電容量値を表す。単一の斜影線を有する部位（１３４）は、中間の静電容量値を有する。二重の斜影腺を有する部位（１３６）は、最も低い静電容量を有する。多くの場合、オンチップ・キャパシタは、設計値の±１０％程度で変化し得るので、総計で２０％以上の差異を与えることになる。この静電容量の変動は、製造による変動に起因するだけではなく、温度変動にも起因している。
【００１７】
チップ間の静電容量変動における問題を克服するために、目標の静電容量に調整するために可変ＭＯＳキャパシタがＶＮＣＡＰ及び／又はＭＩＭＣＡＰに並列に結合される。そのようなＭＯＳキャパシタをＶＮＣＡＰ構造体に追加することが図２及び図３に示されており、ここで、図２は従来技術を示し、図３が本発明による新規な構造体を示す。
【００１８】
図２において、全体としてのチップアセンブリ（２００）は、固体基板（２０２）、基板上のシリコン層（２０４）、及びシリコンの上部のポリシリコン層（２０６）を含む。ＣＡの層（２０８）は、ポリシリコン（２０６）と、Ｍ１からＭ４として示される第１の金属層（２１０）との間のコンタクト・インターフェイスを提供する。基板、シリコン、ポリシリコン、及びＣＡ層が、アセンブリのＦＥＯＬを構成する。第２の金属層（２１２）が第１層（２１０）上にマウントされ、第３の金属層（２１４）が第２の層（２１２）の上にマウントされる。これらの金属層は全て、チップアセンブリのＢＥＯＬを構成する。
【００１９】
図３は、本発明によるアセンブリ（２５０）を示す。ＦＥＯＬは、基板（２５２）、基板上にマウントされたシリコンの層（２５４）、及びポリシリコンの層（２５６）を含む。これらのポリシリコン層は、ＣＡの層（２５８）を介してＶＮＣＡＰに結合される。図２と同様に、ＶＮＣＡＰは、第１の金属層（２６０）、第２の金属層（２６２）及び第３の金属層（２６４）を備える。本発明によれば、ＭＯＳキャパシタがＦＥＯＬの中に設計され、これは典型的にはＣＡ及びポリシリコンでＶＮＣＡＰ（又はＭＩＭＣＡＰ）へと接続される。
【００２０】
図４は、図３に記載されるようなチップ・アセンブリ（３００）の異なる表示を示し、ＶＮＣＡＰのポートから可変ＭＯＳキャパシタへの接続を含む。図２と同様に、ＦＥＯＬは、基板（３０２）、並びにシリコン及びポリシリコンの連続的な層（図示せず）を含む。ＢＥＯＬは、第１金属層（３１０）及び第２金属層（３１２）を備えたＶＮＣＡＰを含む。本発明によれば、点線（３４０）によって表されるＭＯＳキャパシタがチップアセンブリ（３００）のＦＥＯＬ区域の中に設計され、これは、典型的にはＣＡ及びポリシリコン（図示せず）でＶＮＣＡＰ（又はＭＩＭＣＡＰ）へと接続される。ＶＮＣＡＰのポート１（３２２）及びポート２（３２４）は、ＣＡ及びポリシリコンでＭＯＳキャパシタのソース（３４２）及びドレイン（３４４）へと接続される。ＭＯＳキャパシタの静電容量は、ＶＴＵＮＥポート（３４８）を調節することによって、ゲート（３４６）において調整される。この構造体の簡略化された略図が、図４の右側に示される。総静電容量は、ＶＮＣＡＰ（３２０）キャパシタ及びＭＯＳ（３４０）キャパシタの静電容量の合計である。この略図は、互いに接続されたソース及びドレインを示す。
【００２１】
図５は、調整可能なオンチップ・キャパシタに対してどのように配線がなされるかを示す。
２つのＶＮＣＡＰ（４２０ａ、４２０ｂ）は並列で接続され、この並列配置は総静電容量Ｃｔｏｔａｌを減少させない。ポート１（４２２）及びポート２（４２４）は、２つの可変ＭＯＳキャパシタ（４４０ａ、４４０ｂ）の端子へと接続され、これらの２つのＭＯＳキャパシタのＶＡＤＪのために調整可能ポート（４４８）が使用される。ポート（４２２、４２４）におけるＤＣ調整電圧（４０２）を減結合するために、２つのＭＯＳキャパシタ（４４０ａ及び４４０ｂ）は、バック・ツー・バック接続される。ポート１（４２２）は、ＭＯＳキャパシタ（４４０ａ）の「−」符号付きの垂直並列プレートに接続する。ポート２（４２４）は、ＭＯＳキャパシタ（４４０ｂ）の「＋」符号付きの垂直並列プレートに接続する。２つのＭＯＳキャパシタのゲートは、総静電容量を調整するために互いに結合される。
【００２２】
図５のチップアセンブリの簡略化された回路図が図６に示され、ＣＭＡＩＮは、並列に結合された２つのＶＮＣＡＰ（５２０ａ及び５２０ｂ）及び直列に結合された２つのＭＯＳサブキャパシタ（５４０ａ及び５４０ｂ）の総静電容量である。２つのＭＯＳキャパシタの直列接続は、２つの静電容量値が同一である場合には、総静電容量の二分の一を表す。
【００２３】
総静電容量Ｃｔｏｔａｌは、次式
【数２】
0005464697.tif 000003
に従って計算される。したがって、ＣＭＡＩＮ静電容量値は、２つのＣｓｕｂキャパシタによって調整されることができる。
【００２４】
図７は、本発明（右側に示す）と従来技術（左側に示す）を比較した２つの簡略化された回路図を示す。確立された実施技法によれば、チップアセンブリのＢＥＯＬの中のキャパシタは、設計静電容量と負の寄生容量が互いに直列に接続され、かつ正の寄生容量と並列に接続されるように接続される。しかしながら、本発明は、ポート１とポート２との間に、他のキャパシタと並列に可変キャパシタを付加する。本発明を用いることにより、実際の主静電容量が目標値の９０％以内である場合、総静電容量を可変キャパシタによって増大させて、不足分を補償することができる。同様に、実際の主静電容量が目標値の１１０％である場合、総静電容量は、主キャパシタと並列な可変キャパシタの使用によって下方に調整されることができる。
【００２５】
本発明の利点はとりわけ、
・集積回路を改良するための、正確なオンチップ・キャパシタの製造、
・正確に調節可能な静電容量を有する、ＤＡＣ、ＡＤＣ及びスイッチキャパシタ・フィルタのような、改良されたＲＦ整合回路及びアナログ回路、
・目標静電容量に向けて調整するためにＭＯＳキャパシタが付加された、ＶＮＣＡＰのための新しい設計、
・目標オンチップ静電容量に向けて調整するために２つのＣＳＵＢＭＯＳキャパシタを使用することによる、新しい設計、
・ＢＥＯＬキャパシタ及びＦＥＯＬ可変キャパシタのための最適化の方法、
・ポートに対するＤＣ減結合のための、ＦＥＯＬキャパシタ間のバック・ツー・バック接続方法、及び
・ＦＥＯＬ可変キャパシタを調整することによる、オンチップＢＥＯＬ静電容量補償のための並列化方法、
である。
【００２６】
本発明の特定の実施形態を本明細書において説明してきたが、その範囲から逸脱することなく、変形物を作られることができることが理解されるべきであり、そのような変形物は本明細書に示された技術分野の当業者並びに他の技術分野業者にも明らかであろう。上記の材料は、ＶＮＣＡＰ及びＭＩＭＣＡＰキャパシタの製造に適した唯一の材料では決してなく、代替材料は当業者には容易に明らかであろう。
【図面の簡単な説明】
【００２７】
【図１】ＶＮＣＡＰ及びＭＩＭＣＡＰキャパシタのようなオンチップ・キャパシタの計測された変動を表す。
【図２】従来技術のＶＮＣＡＰ構造体を示す。
【図３】本発明のＶＮＣＡＰ構造体を示す。
【図４】本発明の構造図並びに概略図を示す。
【図５】本発明によるキャパシタ形状を示す。
【図６】図５に示される形状の回路図である。
【図７】現行のオンチップ・キャパシタの静電容量と本発明の静電容量との比較を表す。
【符号の説明】
【００２８】
１２０、３２０、４２０、５２０：ＶＮＣＡＰ
１２２、３２２、４２２：ポート１
１２４、３２４、４２４：ポート２
１２８：ＭＮＣＡＰ
１３０：ウェハ
２００、２５０、３００：チップアセンブリ
２０２、２５２、３０２：基板
２０４、２５４：シリコン層
２０６、２５６：ポリシリコン層
２０８、２５８：ＣＡ層
２１０、２６０、３１０：第１の金属層
２１２、２６２、３１２：第２の金属層
２１４、２６４：第３の金属層
３４０、４４０、５４０：ＭＯＳキャパシタ
３４２：ソース
３４４：ドレイン
３４６：ゲート
３４８：ＶＴＵＮＥポート
【図１】
0005464697.tif 000004
【図２】
0005464697.tif 000005
【図３】
0005464697.tif 000006
【図４】
0005464697.tif 000007
【図５】
0005464697.tif 000008
【図６】
0005464697.tif 000009
【図７】
0005464697.tif 000010