(57)【特許請求の範囲】
【請求項１】
被実装体に設けられた凹部に半導体チップが実装された構造を有する電子部品内蔵基板の製造方法であって、
第１絶縁層と、部品実装領域に対応する部分の前記第１絶縁層の下に形成されたストッパ金属層と、前記ストッパ金属層の下に形成された第２絶縁層とを含む前記被実装体を用意する工程と、
前記ストッパ金属層をストッパにして、前記第１絶縁層の前記部品実装領域に対応する部分を貫通加工して開口部を形成することにより、前記凹部を得る工程と、
前記凹部の底部の前記ストッパ金属層を除去して前記第２絶縁層を露出させる工程と、
前記凹部の底部の前記第２絶縁層の上に、半導体チップをその接続端子を下側にした状態で、接着剤で接着すると共に、前記半導体チップの側面と前記開口部の側面との隙間を前記接着剤で埋め込む工程と、
前記半導体チップ及び前記第１絶縁層の上に第３絶縁層を形成する工程と、
前記第２絶縁層及び前記接着剤に、前記半導体チップの接続端子に到達する第１ビアホールを形成する工程と、
前記第２絶縁層の上に、前記第１ビアホールを介して前記半導体チップの接続端子に接続される第２配線層を形成する工程とを有することを特徴とする電子部品内蔵基板の製造方法。
【請求項２】
前記第１絶縁層は、両面側に貫通電極を介して相互接続された第１配線層がそれぞれ設けられたコア基板であり、前記ストッパ金属層は前記コア基板の下面側の前記第１配線層と同一層から形成されることを特徴とする請求項１に記載の電子部品内蔵基板の製造方法。
【請求項３】
前記第１ビアホールを形成する工程において、前記第２絶縁層及び第３絶縁層に、前記第１絶縁層の両面側の前記第１配線層に到達する第２ビアホールをそれぞれ形成し、
前記第２配線層は、前記第２ビアホールを介して前記第１配線層に接続されることを特徴とする請求項２に記載の電子部品内蔵基板の製造方法。
【請求項４】
前記第１絶縁層を貫通加工して凹部を得る工程において、前記第１絶縁層は、レーザ又はエッチングにより加工されることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品内蔵基板の製造方法に係り、さらに詳しくは、受動部品又は半導体チップなどが絶縁層に埋設されて実装された電子部品内蔵基板の製造方法に関する。
【背景技術】
【０００２】
従来、キャパシタなどの電子部品が絶縁層に埋設されて実装された電子部品内蔵基板がある。従来技術の電子部品内蔵基板の第１の製造方法としては、図１（ａ）に示すように、まず、両面側に配線層１４０がそれぞれ設けられたコア基板１００を用意する。コア基板１００にはスルーホールＴＨが設けられており、スルーホールＴＨ内に貫通電極１２０が設けられている。コア基板１００の両面側の配線層１４０は貫通電極１２０を介して相互接続されている。
【０００３】
次いで、図１（ｂ）に示すように、両端側に接続電極２２０を備えたキャパシタ部品２００を用意し、キャパシタ部品２００の両端側の接続電極２２０をはんだ２４０によってコア基板１００の上面側の配線層１４０に接続する。
【０００４】
続いて、図１（ｃ）に示すように、キャパシタ部品２００の面積より一回り大きな面積の開口部３２０が設けられ、キャパシタ部品２００の厚みに対応する絶縁性スペーサ３００を用意する。そして、開口部３２０内にキャパシタ部品２００が配置されるようにして絶縁スペーサ３００をコア基板１００の上に固定する。これにより、キャパシタ部品２００の段差が絶縁性スペーサ３００の厚みによって概ね解消される。
【０００５】
その後に、図１（ｄ）に示すように、半硬化の樹脂フィルム４００をキャパシタ部品２００及び絶縁性スペーサ３００の上に圧着する。さらに、図１（ｅ）に示すように、樹脂フィルム４００を熱処理して流動させながら硬化させることにより、絶縁性スペーサ３００と樹脂フィルム４００から形成される層間絶縁層５００を得る。これにより、キャパシタ部品２００の全体が層間絶縁層５００に埋設される。
【０００６】
従来技術の電子部品内蔵基板の第２の製造方法としては、図２（ａ）に示すように、図１（ａ）と同様に、コア基板１００上の配線層１４０にキャパシタ部品２００の接続電極２２０をはんだ２４０によって接続する。次いで、図２（ｂ）に示すように、半硬化の樹脂フィルム４２０をキャパシタ部品２００の上に圧着して樹脂フィルム４２０の中にキャパシタ部品２００を埋設させる。その後に、樹脂フィルム４２０を熱処理して硬化させることにより、キャパシタ部品２００の全体を埋め込む層間絶縁層５００を得る。
【０００７】
上述した従来技術に関連する技術としては、特許文献１には、受動素子内蔵基板の製造方法において、基板に形成されたキャビティに、モールディングされた受動素子を実装することにより基板の反りを防止することが記載されている。
【０００８】
また、特許文献２には、一方の面に銅箔が貼られ、他方の面に接着層が設けられた絶縁層にそれらを貫通する穴を形成し、両端にはんだ端子部が設けられた電子部品をその穴に挿入した後に、接着層に銅箔を貼り合わせることにより、電子部品を介して層間接続された部品内蔵両面基板を得ることが記載されている。
【特許文献１】特開２００７−１１６１５５号公報
【特許文献２】特開２００５−３０２８５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述した従来技術の第１の製造方法（図１（ａ）〜（ｅ））では、キャパシタ部品２００の段差を解消するため、機械加工で形成した開口部３２０を備えた絶縁性スペーサ３００を予め用意する必要があり、プロセスの工数が多くなる。また、絶縁性スペーサ３００に接着機能をもたせる場合、絶縁性スペーサ３００として半硬化の樹脂フィルムを使用する必要があるが、半硬化の樹脂フィルムに機械加工で開口部を形成することは困難であり、各種のプロセスに容易に対応できない。
【００１０】
さらに、絶縁性スペーサ３００の開口部３２０をキャパシタ部品２００に位置合わせする必要があるので、特にキャパシタ部品が小型化する場合、精度よく位置合わせすることは困難を極める。
【００１１】
また、前述した従来技術の第２の製造方法（図２（ａ）〜（ｃ））では、キャパシタ部品２００を半硬化の樹脂フィルム４２０で埋め込んで層間絶縁層５００を得る際に、キャパシタ部品２００の段差を十分に解消することは困難であり、層間絶縁層５００の上面に段差が残ってしまう場合が多い。このため、層間絶縁層５００の上に配線層を形成する際に、精度よく配線層を形成することが困難になる。また、コア基板１００と層間絶縁層５００などとの間の熱膨張係数の差によって反りが発生しやすい問題もある。
【００１２】
本発明は以上の課題を鑑みて創作されたものであり、電子部品が絶縁層に埋設されて実装される電子部品内蔵基板の製造方法において、不具合が発生することなく電子部品の段差を容易に解消できる方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明は電子部品内蔵基板の製造方法に係り、被実装体に設けられた凹部に電子部品が実装された構造を有する電子部品内蔵基板の製造方法であって、第１絶縁層と、部品実装領域に対応する部分の前記第１絶縁層の下に形成されたストッパ金属層とを含む前記被実装体を用意する工程と、前記ストッパ金属層をストッパにして、前記第１絶縁層の前記部品実装領域に対応する部分を貫通加工して開口部を形成することにより、前記凹部を得る工程とを含むことを特徴とする。
【００１４】
本発明の製造方法で使用される被実装体では、第１絶縁層（コア基板など）の下面の部品実装領域に対応する部分に、レーザ加工などのストッパとして機能するストッパ金属層が設けられている。そして、ストッパ金属層をストッパにして、第１絶縁層を貫通加工して開口部を形成することにより凹部を得る。このような手法を採用することにより、凹部の深さは第１絶縁層の厚みで決定されるので、凹部の深さのばらつきを抑制することができる。
【００１５】
本発明の一つの好適な態様では、第１絶縁層（コア基板など）の下面にストッパ金属層を被覆する第２絶縁層が形成されている。凹部の底面に露出するストッパ金属層は、除去してもよいし、パターン化して接続パッドを配置してもよいし、あるいは残した状態としてもよい。
【００１６】
ストッパ金属層を除去する場合は、凹部の底部に第２絶縁層が露出し、第２絶縁層の上に電子部品（キャパシタ部品や半導体チップなど）が実装されて、電子部品の段差が凹部によって解消される。さらに、電子部品の上に第３絶縁層が形成されて電子部品が絶縁層に埋設される。その後に、電子部品の接続端子に到達する第１ビアホールを第２絶縁層又は第３絶縁層（あるいは両者）に形成した後に、第１ビアホールを介して電子部品の接続端子に接続される第２配線層を第２絶縁層又は第３絶縁層（あるいは両者）の上に形成する。
【００１７】
さらに、本発明の一つの好適な態様では、第１絶縁層の両面側には貫通電極を介して相互接続された第１配線層が形成されており、ストッパ金属層は第１絶縁層の下面側の第１配線層と同一層で形成される。この場合、第１ビアホールを形成する際に、第２、第３絶縁層に第１配線層に到達する第２ビアホールを形成し、第２配線層は第２ビアホールを介して第１配線層に接続される。
【００１８】
また、被実装体の凹部の底部のストッパ金属層をパターン化して接続パッドを配置する場合は、電子部品の接続端子がその接続パッドに接続される。そして、第２絶縁層に、接続パッドに到達する第１ビアホールが形成され、第１ビアホールを介して接続パッドに接続される第２配線層が第２絶縁層の上に形成される。
【００１９】
また、被実装体の凹部の底部のストッパ金属層を全て残す場合は、平行平板型の受動部品の下部電極がストッパ金属層に接続されて実装される。そして、第２絶縁層に、ストッパ金属層に到達する第１ビアホールが形成され、第１ビアホールを介してストッパ金属層に接続される第２配線層が第２絶縁層の上に形成される。また、第３絶縁層に受動部品の上部電極に到達する第１ビアホールが形成され、第１ビアホールを介して上部電極に接続される第２配線層が第３絶縁層の上に形成される。
【００２０】
あるいは、ストッパ金属層の上に半導体チップの背面を接着剤で固着してもよい。
【００２１】
本発明の好適な態様では、第１絶縁層に内蔵させた電子部品が第２絶縁層と第３絶縁層で挟まれており、電子部品を対称軸として対称な構造となる。従って、第１絶縁層としてコア基板（ガラスクロス入り樹脂など）を使用する場合であっても、第２絶縁層と第３絶縁層を同一材料から形成することにより、反りに強い構造とすることができる。
【００２２】
さらには、第１〜第３絶縁層を同一材料から形成することもできる。この場合、電子部品の周りの絶縁層の熱膨張係数を同一に設定できるので、反りの発生をさらに抑えることができる。
【発明の効果】
【００２３】
以上説明したように、本発明では、不具合が発生することなく電子部品の段差を容易に解消して電子部品を絶縁層に埋設して実装することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２５】
（第１の実施の形態）
図３〜図５は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図である。本実施形態の電子部内蔵基板の製造方法では、まず、図３（ａ）に示すように、両面側に第１配線層１２がそれぞれ設けられたコア基板１０を用意する。コア基板１０はガラスクロス入りのエポキシ樹脂などからなり、コア基板１０には厚み方向に貫通するスルーホールＴＨが設けられている。コア基板１０のスルーホールＴＨ内には貫通電極１４が充填されており、コア基板１０の両面側の第１配線層１２は貫通電極１４を介して相互接続されている。
【００２６】
あるいは、コア基板１０のスルーホールＴＨの内面にスルーホールめっき層が設けられ、その内部の孔に樹脂が充填され、コア基板１０の両面側の第１配線層１２がスルーホールめっき層を介して相互接続されていてもよい。
【００２７】
コア基板１０には電子部品が実装される部品実装領域Ａが画定されている。コア基板１０の上面側では、部品実装領域Ａには第１配線層１２が配置されておらず、コア基板１０の下面側では、部品実装領域Ａに対応する領域にストッパ金属層１２ａが形成されている。ストッパ金属層１２ａは、後述するように、コア基板１０の部品実装領域Ａを貫通加工して凹部を形成する際のストッパとして機能する。
【００２８】
ストッパ金属層１２ａの面積は部品実装領域Ａの面積よりも一回り大きく設定される。また、ストッパ金属層１２ａはコア基板１０の下面側の第１配線層１２と同一層から形成される。第１配線層１２及びストッパ金属層１２ａの材料としては、銅などの配線として使用できる金属材料が使用される。
【００２９】
コア基板１０の実装領域Ａは基板内に１つで画定されていてもよいし、コア基板１０として多面取りの大型基板を使用し、その基板に複数の部品実装領域Ａが画定されていてもよい。
【００３０】
さらに、コア基板１０の下面には第１配線層１２を被覆する下側層間絶縁層２０が形成されている。下側層間絶縁層２０はコア基板１０の下面に樹脂フィルムを貼着するなどして形成される。
【００３１】
本実施形態では、図３（ａ）の構造体を電子部品が実装される被実装体５として使用する。コア基板１０が第１絶縁層の一例であり、下側層間絶縁層２０が第２絶縁層の一例である。
【００３２】
次いで、図３（ｂ）に示すように、ストッパ金属層１２ａをストッパとして、コア基板１０の部品実装領域Ａをレーザにより貫通加工してストッパ金属層１２ａの上に開口部１０ａを形成する。これにより、被実装体５に、コア基板１０の開口部１０ａの側面とストッパ金属層１２ａの上面とによって構成される凹部Ｃ（キャビティ）が設けられる。一般的に、レーザは樹脂材料を加工しやすく、銅など金属層は加工しにくい特性を有するので、コア基板１０のレーザ加工が終了してストッパ金属層１２ａが露出するとストッパ金属層１２ａでレーザ加工が概ね止まるようになっている。
【００３３】
従って、凹部Ｃの深さはコア基板１０の厚みによって決定されるので、所望の深さの凹部Ｃを安定して形成することができる。また、多面取りの大型基板を使用する場合であっても、基板内に設けられる複数の凹部Ｃの間で深さのばらつきを抑制することができる。
【００３４】
本実施形態と違って、コア基板１０の厚みの途中までレーザ加工して凹部を形成する場合は、深さの制御が困難であり凹部の深さがかなりばらつきやすい。しかも、樹脂材料のレーザ加工は比較的時間がかかるので、レーザ出力を大きく設定することが多く、この場合は凹部の深さのばらつきがさらに顕著となる。
【００３５】
本実施形態では、レーザ出力を大きく設定する場合であっても、ストッパ金属層１２ａでレーザ加工が止まるので、深さ制御を考慮する必要がなく、生産効率の向上にも寄与できる。
【００３６】
レーザとしてはＣＯ2レーザやＹＡＧレーザなどが使用され、コア基板１０とストッパ金属層１２ａとのより高い加工選択性を必要とする場合は、ＣＯ2レーザを使用することが好ましい。
【００３７】
また、図３（ｂ）の縮小平面図に示すように、被実装体５の上面側の４隅には第１配線層１２と同一層から形成されたアライメントマークＡＭが配置されている。コア基板１０の部品実装領域Ａをレーザ加工する際に、レーザ装置の位置合わせ機構がアライメントマークＡＭを検出し、これに基づいてレーザを部品実装領域Ａに精度よく位置合わせすることができる。従って、小型化された電子部品を実装する場合であっても、それに対応するコア基板１０の部品実装領域Ａにレーザで精度よく開口部１０ａを形成することができる。
【００３８】
なお、レーザでコア基板１０を加工する代わりに、エッチング（ウェットエッチング又はドライエッチング）によってコア基板１０の部品実装領域Ａを加工してもよい。この場合も同様に、コア基板１０をエッチングする際に、ストッパ金属層１２ａでエッチングを概ね止めることが可能である。エッチングを採用する場合は、コア基板１０の上面に部品実装領域Ａに開口部が設けられたマスク（レジストなど）が形成され、そのマスクの開口部を通してコア基板１０がエッチングされる。
【００３９】
続いて、図３（ｃ）に示すように、被実装体５の凹部Ｃの底部に露出したストッパ金属層１２ａをウェットエッチングなどにより除去する。これにより、凹部Ｃの底に下側層間絶縁層２０の上面が露出した状態となる。
【００４０】
次いで、図３（ｄ）に示すように、両端側に接続端子３２をそれぞれ備えたキャパシタ部品３０（電子部品）を用意する。そのような構造のキャパシタ部品３０としては、例えば積層セラミックキャパシタなどがある。そして、キャパシタ部品３０をその接続端子３２が水平方向に並ぶようにして被実装体５の凹部Ｃに接着剤３４によって接着して実装する。
【００４１】
このとき、キャパシタ部品３０の側面と被実装体５の凹部Ｃの側面との隙間にも接着剤３４が充填される。また、上記したアライメントマークＡＭを使用することにより、マウンタによってキャパシタ部品３０を精度よく凹部Ｃに実装することができる。
【００４２】
第１実施形態では、凹部Ｃの底部のストッパ金属層１２ａが全て除去されるので、キャパシタ部品３０の接続端子３２が凹部Ｃの底部に接触することがあってもキャパシタ部品３０の両端側の接続端子３２が電気的にショートするおそれがない。
【００４３】
なお、本実施形態では、電子部品としてキャパシタ部品３０を例示するが、同様な接続端子を備えた抵抗やインダクタなどの受動部品を実装してもよい。
【００４４】
続いて、図４（ａ）に示すように、半硬化の樹脂フィルム４０ａをコア基板１０の上面側に圧着し、熱処理する。これにより、図４（ｂ）に示すように、樹脂フィルム４０ａが流動しながら硬化することにより、キャパシタ部品３０を被覆する上側層間絶縁層４０（第３絶縁層）がコア基板１０の上面側に形成される。キャパシタ部品３０は凹部Ｃに実装されてその段差が解消されているので、上側層間絶縁層４０はその上面が平坦な状態で形成される。
【００４５】
このようにして、キャパシタ部品３０がコア基板１０の内部に内蔵されると共に、上側層間絶縁層４０と下側層間絶縁層２０との間に挟まれた状態となる。
【００４６】
次いで、図４（ｃ）に示すように、上側層間絶縁層４０をレーザ加工することにより、キャパシタ部品３０の両端側の接続端子３２の上面に到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。また、同様に、下側層間絶縁層２０及び接着剤３４をレーザ加工することにより、キャパシタ部品３０の両端側の接続端子３２の下面に到達する深さの第１ビアホールＶＨ１を形成すると共に、下側層間絶縁層２０をレーザ加工してコア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
【００４７】
さらに、図５（ａ）に示すように、コア基板１０の両面側の上側、下側層間絶縁層４０，２０の上に、第１ビアホールＶＨ１を介してキャパシタ部品３０の接続端子３２に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の第１配線層１２に接続される第２配線層１６をそれぞれ形成する。
【００４８】
第２配線層１６の形成方法としては、例えばセミアディティブ法が採用される。詳しく説明すると、まず、コア基板１０の両面側において、第１、第２ビアホールＶＨ１，ＶＨ２の内面及び、上側、下側層間絶縁層４０，２０の上にシード層（不図示）を形成する。
【００４９】
さらに、第２配線層１６が配置される部分に開口部が設けられためっきレジスト（不図示）をシード層の上に形成する。続いて、シード層をめっき給電経路に利用する電解めっきにより、第１、第２ビアホールＶＨ１，ＶＨ２内及びめっきレジストの開口部に金属めっき層を形成する。次いで、めっきレジストを除去した後に、金属めっき層をマスクにしてシード層をエッチングする。
【００５０】
図５（ａ）では、コア基板１０の両面側に２層の配線層（第１、第２配線層１２，１６）をそれぞれ積層した形態を例示するが、配線層の積層数は任意に設定することができる。
【００５１】
続いて、図５（ｂ）に示すように、コア基板１０の両面側において、第２配線層１６のパッド上に開口部１８ａが設けられたソルダレジスト１８をそれぞれ形成する。
【００５２】
次いで、コア基板１０の両面側において、ソルダレジスト１８の開口部１８ａ内の第２配線層１６のパッドに、下から順にＮｉめっき層１９ａ／Ａｕめっき層１９ｂを形成して接続部１９を得る（コア基板１０の下面側では不図示）。さらに、コア基板１０の下面側の第２配線層１６の接続部にはんだボールを搭載するなどして外部接続端子３６を形成する。
【００５３】
次いで、図５（ｃ）に示すように、コア基板１０の上面側の第２配線層１６の接続部に半導体チップ３８のバンプ３８ａをフリップチップ接続する。さらに、半導体チップ３８の下側にアンダーフィル樹脂３９を充填する。
【００５４】
これにより、第１実施形態の電子部品内蔵基板１ａ（半導体装置）が得られる。
【００５５】
なお、本実施形態の電子部品内蔵基板は、図５（ａ）の構造体に基づいてマザーボードなどにも適用することもできる。
【００５６】
以上説明したように、本実施形態の電子部品内蔵基板の製造方法では、まず、両面側に相互接続された第１配線層１２を備えたコア基板１０（第１絶縁層）の下に下側層間絶縁層２０（第２絶縁層）が形成された構造の被実装体５を用意する。部品実装領域Ａに対応するコア基板１０の下面には第１配線層１２と同一層から形成されたストッパ金属層１２ａが形成されている。
【００５７】
次いで、ストッパ金属層１２ａをレーザ加工のストッパとして使用して、コア基板１０の部品実装領域Ａをレーザによって貫通加工することにより、コア基板１０に開口部１０ａを形成する。これにより、被実装体５に凹部Ｃが設けられた状態となる。本実施形態では、ストッパ金属層１２ａをレーザ加工のストッパとして利用するので、凹部Ｃの深さがコア基板１０の厚みによって決定されることから、所望の深さの凹部Ｃを安定して形成することできる。
【００５８】
続いて、第１実施形態では、凹部Ｃの底部のストッパ金属層１２ａが全て除去される。さらに、凹部にキャパシタ部品３０を実装した後に、キャパシタ部品３０の上に上側層間絶縁層４０（第３絶縁層）を形成することにより、キャパシタ部品をコア基板１０の中に内蔵させて埋め込む。
【００５９】
本実施形態では、コア基板１０の開口部１０ａに内蔵されたキャパシタ部品３０を、同一の樹脂材料からなる下側層間絶縁層２０と上側層間絶縁層４０とによって挟み込むことができる。下側層間絶縁層２０及び上側層間絶縁層４０の樹脂材料としては、エポキシ樹脂やポリイミド樹脂などが好適に使用される。
【００６０】
これにより、本実施形態の電子部品内蔵基板１ａでは、キャパシタ部品３０（コア基板１０）を対称軸として層間絶縁層２０，４０が対象に配置された構造となる。従って、キャパシタ部品３０、コア基板１０及び上側、下側層間絶縁層４０，２０の間の熱膨張係数の差に基づいて熱応力が発生するとしても、その熱応力が相殺されて反りが発生することが防止される。
【００６１】
さらには、本実施形態では、従来技術と違って、半硬化の樹脂フィルムの中に電子部品を埋め込んだり、開口部を備えた絶縁性スペーサを使用したりしないので、コア基板１０と上側、下側層間絶縁層４０，２０とを同一材料（ガラスクロス入り樹脂やプリプレグなど）から形成することができる。この形態の場合は、電子部品の周りの絶縁層の熱膨張係数を同一に設定できるので、反りの発生をさらに抑えることができる。
【００６２】
その後に、コア基板１０の両面側の上側、下側層間絶縁層４０，２０に、キャパシタ部品３０の接続端子３２及び第１配線層１２に到達する第１、第２ビアホールＶＨ１，ＶＨ２がそれぞれ形成される。さらに、コア基板１０の両面側の上側、下側層間絶縁層４０，２０に、第１、第２ビアホールＶＨ１，ＶＨ２を介してキャパシタ部品３０の接続端子３２及び第１配線層１２に接続される第２配線層１６がそれぞれ形成される。
【００６３】
本実施形態では、コア基板１０にキャパシタ部品３０を内蔵させた後に、一般的なビルドアップ配線の技術を利用して多層配線層を形成できるので、既存の製造ラインを共通して使用することができ、膨大な設備投資を回避できる面でも有利である。
【００６４】
なお、第１実施形態では、凹部が形成される第１絶縁層としてコア基板１０を例示したが、コア基板の上にビルドアップ配線を形成する際の層間絶縁層の下にストッパ金属層を形成しておき、層間絶縁層を貫通加工して凹部を形成し、同様に電子部品を実装してもよい。
【００６５】
また、凹部が形成される第１絶縁層として、リジッド基板（コア基板１０）を例示したが、フレキシブル基板であってもよい。
【００６６】
（第２の実施の形態）
図６〜図７は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図である。
【００６７】
第２実施形態では、第１実施形態において、キャパシタ部品の代わりに半導体チップが実装される。第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
【００６８】
第２実施形態の電子部品内蔵基板の製造方法では、図６（ａ）に示すように、まず、第１実施形態の図３（ｃ）と同様に、被実装体５の凹部Ｃの底部のストッパ金属層１２ａが除去された構造体を得る。
【００６９】
次いで、図６（ｂ）に示すように、接続端子５２（接続パッド又は接続バンプ）備えた半導体チップ５０（ＬＳＩチップ）を用意し、半導体チップ５０をその接続端子５２を下側にして（フェイスダウン）、被実装体５の凹部Ｃに接着剤３４によって接着して実装する。
【００７０】
続いて、図６（ｃ）に示すように、第１実施形態と同様に、コア基板１０及び半導体チップ５０の上に上側層間絶縁層４０を形成する。
【００７１】
さらに、図７（ａ）に示すように、下側層間絶縁層２０及び接着剤３４をレーザ加工することにより、半導体チップ５０の接続端子５２に到達する深さの第１ビアホールＶＨ１を形成すると共に、下側層間絶縁層２０をレーザ加工してコア基板１０の下面側の第１配線層１２に到達す深さの第２ビアホールＶＨ２を形成する。また、上側層間絶縁層４０をレーザ加工することにより、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
【００７２】
なお、レーザ照射による半導体チップ５０へのダメージが問題になる場合は、開口部が設けられたマスク（レジストなど）を形成し、その開口部を通して下側層間絶縁層２０及び接着剤３４をドライエッチングすることにより第１ビアホールＶＨ１を形成することも可能である。
【００７３】
その後に、図７（ｂ）に示すように、第１実施形態と同様な方法により、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介して半導体チップ５０の接続端子５２に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。また、上側層間絶縁層４０の上に、第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。
【００７４】
これにより、第２実施形態の電子部品内蔵基板１ｂが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。第２実施形態は、第１実施形態と同様な効果を奏する。
【００７５】
（第３の実施の形態）
図８は本発明の第３実施形態の電子部品内蔵基板の製造方法を示す断面図である。
【００７６】
第３実施形態では、第２実施形態において、半導体チップがフェイスアップで実装される。第３実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
【００７７】
第３実施形態の電子部品内蔵基板の製造方法では、図８（ａ）に示すように、前述した第２実施形態の図６（ｂ）の工程において、半導体チップ５０をその接続端子５２を上側にして（フェイスアップ）、被実装体５の凹部Ｃに接着剤３４によって接着して実装する。
【００７８】
次いで、図８（ｂ）に示すように、第１実施形態と同様な方法により、半導体チップ５０及びコア基板１０の上に上側層間絶縁層４０を形成する。
【００７９】
さらに、図８（ｃ）に示すように、上側層間絶縁層４０に、半導体チップ５０の接続端子５２に到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の上面側の第１配線層１２に到達す深さの第２ビアホールＶＨ２を形成する。また、下側層間絶縁層２０に、コア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
【００８０】
その後に、上側層間絶縁層４０の上に、第１ビアホールＶＨ１を介して半導体チップ５０の接続端子５２に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。また、下側層間絶縁層２０の上に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。
【００８１】
これにより、第３実施形態の電子部品内蔵基板１ｃが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。第３実施形態は、第１実施形態と同様な効果を奏する。
【００８２】
（第４の実施の形態）
図９及び図１０は本発明の第４実施形態の電子部品内蔵基板の製造方法を示す断面図である。第４実施形態の特徴は、第１実施形態において、被実装体の凹部の底部のストッパ金属層をパターニングして電子部品を電気接続するための接続パッドを形成することにある。第４実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
【００８３】
第４実施形態では、図９（ａ）に示すように、第１実施形態の図３（ｂ）と同一の構造体を得る。次いで、図９（ｂ）に示すように、被実装体５の凹部Ｃの底部のストッパ金属層１２ａ上において、接続パッドが配置される部分にレジスト２４をパターン化して残す。凹部Ｃ以外のコア基板１０の上はその全体がレジスト２４で被覆される。
【００８４】
次いで、レジスト２４をマスクにしてストッパ金属層１２ａをウェットエッチングした後に、レジスト２４を除去する。これにより、図９（ｃ）に示すように、被実装体５の凹部Ｃ内の下側層間絶縁層２０の上に接続パッド１３が形成される。接続パッド１３はコア基板１０の下面側の第１配線層１２に繋がって電気接続されていてもよいし、第１配線層１２と分離されていてもよい。
【００８５】
さらに、図９（ｄ）に示すように、第１実施形態と同様な両端側に接続端子３２を備えたキャパシタ部品３０を用意し、キャパシタ部品３０の接続端子３２をはんだ２６によって被実装体５の接続パッド１３に接合して実装する。はんだ２６の他に各種の導電性ペーストを使用することができる。
【００８６】
次いで、図１０（ａ）に示すように、キャパシタ部品３０及びコア基板１０の上に上側層間絶縁層４０を形成してキャパシタ部品３０を埋め込む。このとき、キャパシタ部品３０の下面側の隙間を完全に埋め込めない場合は、上側層間絶縁層４０を形成する前に、液状樹脂をキャパシタ部品３０の周りの隙間に充填してもよい。
さらに、図１０（ｂ）に示すように、下側層間絶縁層２０をレーザ加工することにより、接続パッド１３の下面に到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
【００８７】
さらに、上側層間絶縁層４０をレーザ加工することにより、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
【００８８】
第４実施形態では、接続パッド１３の上にキャパシタ部品３０の接続端子３２が実装されているので、第１ビアホールＶＨ１を形成する際に、キャパシタ部品３０の接続端子３２がレーザに曝されない構造となっている。従って、ダメージに弱いキャパシタ部品３０を使用する場合であっても、キャパシタ部品３０を信頼性よくコア基板１０に内蔵させることができる。
【００８９】
その後に、図１０（ｃ）に示すように、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介して接続パッド１３に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。また、上側層間絶縁層４０の上に第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。コア基板１０の下面側の第２配線層１６は、接続パッド１３及びはんだ２６を介してキャパシタ部品３０の接続端子３２に電気接続される。
【００９０】
なお、必要に応じて、キャパシタ部品３０の上面側の接続端子３２の上の上側層間絶縁層４０にビアホールを形成し、第２配線層１６がキャパシタ部品３０の上面側の接続端子３２に接続されるようにしてもよい。
【００９１】
これにより、第４実施形態の電子部品内蔵基板１ｄが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。
【００９２】
第４実施形態は第１実施形態と同様な効果を奏する。これに加えて、第１〜第３実施形態より電子部品を信頼性よく基板に内蔵させることができる。
【００９３】
（第５の実施の形態）
図１１は本発明の第５実施形態の電子部品内蔵基板の製造方法を示す断面図である。
【００９４】
第５実施形態では、第４実施形態において、キャパシタ部品の代わりに半導体チップが実装される。第５実施形態では、第１実施形態と同一工程については、その詳しい説明を省略する。
【００９５】
第５実施形態の電子部品内蔵基板の製造方法では、図１１（ａ）に示すように、第４実施形態の図９（ｃ）と同様に、被実装体５の凹部Ｃの底部のストッパ金属層１２ａをパターン化して接続パッド１３を形成する。
【００９６】
次いで、図１１（ｂ）に示すように、接続端子５２（接続パッド又は接続バンプ）を備えた半導体チップ５０を用意し、半導体チップ５０の接続端子５２をはんだ２６を介して接続パッド１３にフリップチップ接続する。
【００９７】
続いて、図１１（ｃ）に示すように、半導体チップ５０及びコア基板１０の上に上側層間絶縁層４０を形成する。このとき、半導体チップ５０の下側の隙間を完全に埋め込めない場合は、上側層間絶縁層４０を形成する前に、液状樹脂を半導体チップ５０の周りの隙間に充填してもよい。
【００９８】
その後に、図１１（ｄ）に示すように、第４実施形態と同様に、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介して接続パッド１３に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。また、上側層間絶縁層４０の上に第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。
【００９９】
コア基板１０の下面側の第２配線層１６は、接続パッド１３及びはんだ２６を介して半導体チップ５０の接続端子５２に電気接続される。これにより、第５実施形態の電子部品内蔵基板１ｅが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。
【０１００】
第５実施形態は第１実施形態と同様な効果を奏する。これに加えて、第５実施形態においても、第４実施形態と同様に、第１ビアホールＶＨ１を形成する際に、半導体チップ５０の接続端子５２がレーザに曝されない構造となっているので、ダメージに弱い半導体チップ５０を使用する場合であっても、半導体チップ５０を信頼性よくコア基板１０に内蔵させることができる。
【０１０１】
（第６の実施の形態）
図１２及び図１３は本発明の第６実施形態の電子部品内蔵基板の製造方法を示す断面図である。第６実施形態の特徴は、被実装体の凹部の底部にストッパ金属層の全体を残した状態で電子部品を実装することにある。第６実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
【０１０２】
第６実施形態の電子部品内蔵基板の製造方法では、図１２（ａ）に示すように、前述した第１実施形態の図３（ｃ）のストッパ金属層１２ａを除去する工程を省略し、被実装体５の凹部Ｃの底部にストッパ金属層１２ａを残した状態とする。
【０１０３】
次いで、図１２（ｂ）に示すように、誘電体層６０ａが上部電極６０ｂ及び下部電極６０ｃ（接続端子）に挟まれた構造の平行平板型のキャパシタ部品６０を用意し、キャパシタ部品６０の下部電極６０ｃを被実装体５の凹部Ｃのストッパ金属層１２ａにはんだ２６によって接合する。ストッパ金属層１２ａはコア基板１０の下面側の第１配線層１２に繋がって電気接続されるパッドとしてもよいし、第１配線層１２と分離されていてもよい。
【０１０４】
次いで、図１２（ｃ）に示すように、キャパシタ部品６０及びコア基板１０の上に上側層間絶縁層４０を形成する。さらに、図１３（ａ）に示すように、上側層間絶縁層４０に、キャパシタ部品６０の上部電極６０ｂに到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。同様に、下側層間絶縁層２０に、ストッパ金属層１２ａに到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
【０１０５】
その後に、図１３（ｂ）に示すように、上側層間絶縁層４０の上に、第１ビアホールＶＨ１を介してキャパシタ部品６０の上部電極６０ｂに接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。
【０１０６】
さらに、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介してストッパ金属層１２ａに接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。コア基板１０の下面側の第２配線層１６は、ストッパ金属層１２ａ及びはんだ２６を介してキャパシタ部品６０の下部電極６０ｃに電気接続される。これにより、第６実施形態の電子部品内蔵基板１ｆが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。
【０１０７】
第６実施形態では、電子部品として、平行平板型のキャパシタ部品６０を例示したが、同様な電極構造を有する抵抗やインダクタを実装することも可能である。あるいは、半導体チップの接続端子を上側にし、その背面側をストッパ金属層１２ａの上に接着剤で実装してもよい。
【０１０８】
第６実施形態は第１実施形態と同様な効果を奏する。第６実施形態では、ストッパ金属層１２ａを除去したり、パターン化したりする必要がないので、第１〜第５実施形態よりも製造工程を簡易とすることができる。
【０１０９】
なお、第１実施形態のように、ストッパ金属層１２ａを全て除去した状態で平行平板型のキャパシタ部品６０を実装してもよい。この場合、コア基板１０の下面側の第１ビアホールＶＨ１はキャパシタ部品６０の下部電極６０ｃに到達して形成される。
【図面の簡単な説明】
【０１１０】
【図１】図１（ａ）〜（ｅ）は従来技術の電子部品内蔵基板の第１の製造方法を示す断面図である。
【図２】図２（ａ）〜（ｃ）は従来技術の電子部品内蔵基板の第２の製造方法を示す断面図である。
【図３】図３（ａ）〜（ｄ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（一部平面図）（その１）である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。
【図６】図６（ａ）〜（ｃ）は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。
【図７】図７（ａ）及び（ｂ）は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。
【図８】図８（ａ）〜（ｃ）は本発明の第３実施形態の電子部品内蔵基板の製造方法を示す断面図である。
【図９】図９（ａ）〜（ｄ）は本発明の第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。
【図１１】図１１（ａ）〜（ｄ）は本発明の５実施形態の電子部品内蔵基板の製造方法を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の６実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。
【図１３】図１３（ａ）及び（ｂ）は本発明の６実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。
【符号の説明】
【０１１１】
１ａ〜１ｆ…電子部品内蔵基板、５…被実装体、１０…コア基板（第１絶縁層）、１０ａ…開口部、１２…第１配線層、１２ａ…ストッパ金属層、１３…接続パッド、１４…貫通電極、１６…第２配線層、１９ａ…Ｎｉめっき層、１９ｂ…Ａｕめっき層、１９…接続部、２０…下側層間絶縁層（第２絶縁層）、２４…レジスト、２６…はんだ、３０…キャパシタ部品、３２，５２…接続端子、３４…接着剤、３６…外部接続端子、３８，５０…半導体チップ、３８ａ…バンプ、４０…上側層間絶縁層（第３絶縁層）、６０…平行平板型のキャパシタ部品、６０ａ…誘電体層、６０ｂ…上部電極、６０ｃ…下部電極、Ａ…部品実装領域、ＡＭ…アライメントマーク、Ｃ…凹部、ＴＨ…スルーホール、ＶＨ…ビアホール。
【図１】
0005395360.tif 000002
【図２】
0005395360.tif 000003
【図３】
0005395360.tif 000004
【図４】
0005395360.tif 000005
【図５】
0005395360.tif 000006
【図６】
0005395360.tif 000007
【図７】
0005395360.tif 000008
【図８】
0005395360.tif 000009
【図９】
0005395360.tif 000010
【図１０】
0005395360.tif 000011
【図１１】
0005395360.tif 000012
【図１２】
0005395360.tif 000013
【図１３】
0005395360.tif 000014