(57)【特許請求の範囲】
【請求項１】
カソードが接地電位VSSに、アノードが第１の電圧検出端子IN1に接続された第１のダイオードD1と、
カソードが接地電位VSSに接続され、第１のダイオードD1とは接合面積の異なる第２のダイオードD2と、
一端が第１の電圧検出端子IN1に接続され、他端が基準電圧出力端子BG_REFに接続された第１の抵抗R1と、
一端が第２の電圧検出端子IN2に接続され、他端が基準電圧出力端子BG_REFに接続された第２の抵抗R2と、
一端が第２の電圧検出端子IN2に接続され、他端が第２のダイオードD2のアノードに接続された第３の抵抗R3と
からなるバンドギャップ基準電源のダイオード対回路と、
ソースが電源VDDに接続され、ドレインが基準電圧出力端子BG_REFに接続された第１の第１導電型トランジスタMP1と、
正入力端子IN（＋）が前記第１の電圧検出端子IN1に接続され、負入力端子IN（−）が前記第２の電圧検出端子IN2に接続され、出力端子OUTBが前記第１の第１導電型トランジスタMP1のゲートに接続された第１の差動増幅回路A1と
からなる第１のオープンドレイン出力差動増幅回路AMP1と、
ソースが電源VDDに接続され、ドレインが基準電圧出力端子BG_REFに接続された第２の第１導電型トランジスタMP2と、
正入力端子IN（＋）が前記基準電圧出力端子BG_REFの所定の出力電圧よりも低い第１のバイアス電圧VR1に接続され、負入力端子IN（−）が前記基準電圧出力端子BG_REFに接続され、出力端子OUTBが前記第２の第１導電型トランジスタMP2のゲートに接続された第２の差動増幅回路A2と
からなる第２のオープンドレイン出力差動増幅回路AMP2と
を備えたことを特徴とするバンドギャップ基準電源回路。
【請求項２】
前記第１の差動増幅回路A1が、
ソースが電源VDDに接続され、ドレインが前記第１の第１導電型トランジスタMP1のゲートに接続された第３の第１導電型トランジスタMP3と、
ソースが電源VDDに接続され、ゲートとドレインが前記第３の第１導電型トランジスタMP3のゲートに接続された第４の第１導電型トランジスタMP4と、
ゲートが前記第１の電圧検出端子IN1に接続され、ドレインが前記第３の第１導電型トランジスタMP3のドレインに接続された第１の第２導電型トランジスタMN1と、
ソースが前記第１の第２導電型トランジスタMN1のソースに接続され、ゲートが前記第２の電圧検出端子IN2に接続され、ドレインが前記第４の第１導電型トランジスタMP4のドレインに接続された第２の第２導電型トランジスタMN2と、
ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第１の第２導電型トランジスタMN1のソースに接続された第３の第２導電型トランジスタMN3と
から構成され、
前記第２の差動増幅回路A2が、
ソースが電源VDDに接続され、ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続された第５の第１導電型トランジスタMP5と、
ソースが電源VDDに接続され、ゲートとドレインが前記第５の第１導電型トランジスタMP5のゲートに接続された第６の第１導電型トランジスタMP6と、
ゲートが前記第１のバイアス電圧VR1に接続され、ドレインが前記第５の第１導電型トランジスタMP5のドレインに接続された第４の第２導電型トランジスタMN4と、
ソースが前記第４の第２導電型トランジスタMN4のソースに接続され、ゲートが前記基準電圧出力端子BG_REFに接続され、ドレインが前記第６の第１導電型トランジスタMP6のドレインに接続された第５の第２導電型トランジスタMN5と、
ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第４の第２導電型トランジスタMN4のソースに接続された第６の第２導電型トランジスタMN6と
から構成され、
前記第１のバイアス電圧VR1と、前記第１の定電流源ゲートバイアスV_BIAS_Nとが、
ソースが接地VSSに接続され、ゲートが前記第１の定電流源ゲートバイアスV_BIAS_Nに接続されたダイオード接続の第７の第２導電型トランジスタMN7と、
一端が電源VDDに接続され、他端が前記第１のバイアス電圧VR1に接続された第４の抵抗R4と、
一端が前記第１のバイアス電圧VR1に接続され、他端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続された第５の抵抗R5と
から構成される回路によって発生される
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
【請求項３】
前記第１のバイアス電圧VR1と、前記第１の定電流源ゲートバイアスV_BIAS_Nとを発生する回路がさらに、
一端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続され、他端が前記第７の第２導電型トランジスタMN7のドレインに接続された第７の抵抗R7と、
一端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続され、他端が接地VSSに接続された第８の抵抗R8と
を備えていることを特徴とする請求項２に記載のバンドギャップ基準電源回路。
【請求項４】
前記第２のオープンドレイン出力差動増幅回路AMP2が、
ソースが電源VDDに接続され、ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続された第５の第１導電型トランジスタMP5と、
ソースが電源VDDに接続され、ゲートとドレインが前記第５の第１導電型トランジスタMP5のゲートに接続された第６の第１導電型トランジスタMP6と、
ゲートが第１のバイアス切り替え信号EXVRに接続され、ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続された第１０の第２導電型トランジスタMN10と、
ゲートが前記第１のバイアス電圧VR1に接続され、ドレインが前記第１０の第２導電型トランジスタMN10のソースに接続された第４の第２導電型トランジスタMN4と、
ソースが前記第４の第２導電型トランジスタMN4のソースに接続され、ゲートが前記基準電圧出力端子BG_REFに接続され、ドレインが前記第６の第１導電型トランジスタMP6のドレインに接続された第５の第２導電型トランジスタMN5と、
ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続され、ゲートが第２のバイアス電圧VR2に接続され、ソースが前記第４の第２導電型トランジスタMN4のソースに接続された第１１の第２導電型トランジスタMN11と、
ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第４の第２導電型トランジスタMN4のソースに接続された第６の第２導電型トランジスタMN6と、
ソースが電源VDDに接続され、ドレインが前記第１のバイアス切り替え信号EXVRに接続され、ゲートが前記第２の第１導電型トランジスタMP2のゲートに接続された第１１の第１導電型トランジスタMP11と、
ソースが電源VDDに接続され、ゲートが第２の定電流源ゲートバイアスV_BIAS_Pに接続された第１０の第１導電型トランジスタMP10と、
ソースが接地VSSに接続され、ゲートとドレインが前記第１０の第１導電型トランジスタMP10のドレインに接続された第１２の第２導電型トランジスタMN12と、
ソースが接地VSSに接続され、ゲートが前記第１２の第２導電型トランジスタMN12のドレインに接続され、ドレインが前記第１のバイアス切り替え信号EXVRに接続された第１３の第２導電型トランジスタMN13と
から構成され、
前記第１のバイアス電圧VR1と、記第２のバイアス電圧VR2と、前記第１の定電流源ゲートバイアスV_BIAS_Nと、前記第２の定電流源ゲートバイアスV_BIAS_Pとが、
ソースが接地VSSに接続され、ゲートとドレインが前記第１の定電流源ゲートバイアスV_BIAS_Nに接続された第７の第２導電型トランジスタMN7と、
一端が電源VDDに接続され、他端が前記第１のバイアス電圧VR1に接続された第４の抵抗R4と、
一端が前記第１のバイアス電圧VR1に接続され、他端が前記第２のバイアス電圧VR2に接続された第５の抵抗R5と、
一端が前記第２のバイアス電圧VR2に接続され、他端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続された第６の抵抗R6と、
ソースが接地VSSに接続され、ゲートが前記第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第２の定電流源ゲートバイアスV_BIAS_Pに接続された第８の第２導電型トランジスタMN8と、
ソースが電源VDDに接続され、ゲートとドレインが前記第２の定電流源ゲートバイアスV_BIAS_Pに接続された第９の第１導電型トランジスタMP9と
から構成される回路によって発生される
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
【請求項５】
前記バイアス電圧VR1が複数の直列接続された抵抗で電源電圧VDDを分圧することで発生されるものである
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
【請求項６】
前記第２の差動増幅回路A2の正入力端子IN（＋）に接続される前記第１のバイアス電圧VR1を、前記基準電圧出力端子BG_REFのレベルに応じて複数の値に切り替える切り替え手段を備えている
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
【請求項７】
電源電圧線VDDの電源電圧によらず一定な所定電圧を発生し、基準電圧出力端子BG_REFへ出力するバンドギャップ基準電源回路は、
前記電源電圧線VDDに接続され、前記所定電圧より低い第１のバイアス電圧を生成するバイアス発生回路BGと、
対となるそれぞれの抵抗値が異なり、抵抗とダイオードが直列に接続され、前記基準電圧出力端子BG_REFに並列に接続されるダイオード対回路と、
ソースが前記電源電圧線VDDに接続され、ドレインが前記基準電圧出力端子BG_REFに接続された第１導電型の第１トランジスタMP1と第１導電型の第２トランジスタMP2と、
第１および第２の入力端子が、前記ダイオード対回路のそれぞれの前記抵抗と前記ダイオードとの間のノードに接続される第１の差動増幅器と、
第３の入力端子が前記バイアス発生器BGに接続され、第４の入力端子が前記基準電圧出力端子BG_REFに接続される第２の差動増幅器と、
を有し、
前記第１トランジスタMP1のゲートが、前記第１の差動増幅器の出力に接続され、
前記第２トランジスタMP2のゲートが、前記第２の差動増幅器の出力に接続され、
前記第１のバイアス電圧により前記第２の差動増幅器が動作し、
前記第２トランジスタMP2が前記ダイオード対回路に電流を流すことによって、前記第１の差動増幅器が動作し、
前記第１トランジスタMP1が前記ダイオード対回路に電流を流すことによって、前記所定電圧が前記基準電圧出力端子BG_REFに発生する、ことを特徴とするバンドギャップ基準電源回路。
【請求項８】
請求項７に記載のバンドギャップ基準電源回路であって、
前記バイアス発生回路BGは、２つの抵抗間に接続された前記第１のバイアス電圧を出力するノードと、前記２つの抵抗に直列に接続されたダイオードで構成される、ことを特徴とするバンドギャップ基準電源回路。
【請求項９】
請求項７に記載のバンドギャップ基準電源回路であって、
前記バイアス発生回路BGは、更に前記第１のバイアス電圧よりも低い第２のバイアス電圧を備え、
前記バンドギャップ基準電源回路は、更に、前記第１の差動増幅器が動作した後、前記第２の差動増幅器の前記第３の入力端子に対する入力を、前記第１のバイアス電圧から前記第２のバイアス電圧へ切り換える切り換え部を備える、ことを特徴とするバンドギャップ基準電源回路。
【請求項１０】
請求項９に記載のバンドギャップ基準電源回路であって、
前記第２のバイアス電圧の値は、前記所定電圧の値よりも小さい値である、ことを特徴とするバンドギャップ基準電源回路。
【請求項１１】
請求項１０に記載のバンドギャップ基準電源回路であって、
前記第２のバイアス電圧への切り換えにより、前記第２トランジスタMP2が、停止する、ことを特徴とするバンドギャップ基準電源回路。
【請求項１２】
請求項９に記載のバンドギャップ基準電源回路であって、
前記切り替え部は、前記電源電圧の値に比例する第１の所定電圧と、前記基準電圧出力端子BG_REFの電圧に比例する第２の所定電圧を比較する、ことを特徴とするバンドギャップ基準電源回路。
【請求項１３】
請求項７に記載のバンドギャップ基準電源回路であって、
前記第１のバイアス電圧は、前記電源電圧が第１の領域において第１の傾き係数を備え、前記第１の領域よりも高い第２の領域において前記第１の傾き係数よりも小さな傾き係数を備える、ことを特徴とするバンドギャップ基準電源回路。
【請求項１４】
請求項１３に記載のバンドギャップ基準電源回路であって、
前記第２の領域における前記第１のバイアス電圧の値は、前記所定電圧の値よりも小さい値である、ことを特徴とするバンドギャップ基準電源回路。
【請求項１５】
請求項１４に記載のバンドギャップ基準電源回路であって、
前記第１の領域において、前記第１の差動増幅器が動作し、前記第２トランジスタMP2が停止する、ことを特徴とするバンドギャップ基準電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内において基準電源として用いられるバンドギャップ基準電源回路に関する。
【背景技術】
【０００２】
まず、バンドギャップ基準電源回路の動作について、図５の回路図で説明する。図５の破線で囲んだバンドギャップ基準電源のダイオード対回路BGR_Diode_Pairのブロックでは、接合面積の異なる２つのダイオードD1とD2に、各々負荷抵抗R1とR2が接続され、接合面積の大きなダイオードD2には、さらに抵抗R3が接続されている。このダイオードD1と抵抗R1の間の接点IN1と、抵抗R3とR2の間の接点IN2が、差動アンプAMP1の入力端子に接続されている。差動アンプAMP1の出力は、抵抗R1とR2の接続された出力端子BG_REFに接続されている。差動AMP1の電圧増幅率が十分高いと、ΔVIN=V_IN2−V_IN1がゼロとなるように作動アンプAMP1は動作する。ここで、V_IN1は接点IN1の電位、V_IN2は接点IN2の電位である。ダイオードD1とD2に流れる電流I1とI2は、次式となる。
【０００３】
【数１】
0005458234.tif 000002
【０００４】
【数２】
0005458234.tif 000003
【０００５】
ここで、V_BG_REFは、出力端子BG_REFの電位である。R1及びR2は抵抗R1及びR2の抵抗値である。簡単にする為に、R1=R2と仮定する。接点IN1とIN2の電位が等しいので、電流I1=I2である。
【０００６】
なお、図５に示す差動アンプAMP１は、電源VDDにソースが接続されたPチャネルMOS（金属酸化膜半導体）トランジスタMP1、MP3、MP4と、接地電位VSSにソースが接続されたNチャネルMOSトランジスタMN3と、PチャネルMOSトランジスタMP3又はMP4のドレインとNチャネルMOSトランジスタMN3のドレインとにドレインとソースとを接続したNチャネルMOSトランジスタMN1及びMN2と、位相補償用の容量C1とから構成されている。PチャネルMOSトランジスタMP3とMP4のゲートは互いに接続されるとともに、PチャネルMOSトランジスタMP4のドレインに接続されている。 PチャネルMOSトランジスタMP1のゲートはPチャネルMOSトランジスタMP3のドレインに接続され、PチャネルMOSトランジスタMP1のゲート・ソース間に容量C1が接続されている。また、NチャネルMOSトランジスタMN3のゲートには図示していないカレントミラー回路などからなるバイアス電圧発生回路の出力電圧V_BISA_Nが入力され、NチャネルMOSトランジスタMN3のドレイン電流（テール電流）Ioが一定の値に制御される。
【０００７】
差動アンプAMP１において、NチャネルMOSトランジスタMN1、MN2、MN3と、PチャネルMOSトランジスタMP3及びMP4が差動増幅回路を構成し、NチャネルMOSトランジスタMN1のゲートとNチャネルMOSトランジスタMN2のゲートとが差動入力端子となる。また、出力段に設けられたPチャネルMOSトランジスタMP1のドレインが  差動アンプAMP１の出力端子である。
【０００８】
図５のバンドギャップ基準電源回路において、ダイオードD1の接合面積に対して、ダイオードD2の接合面積がN倍（N＞1）の大きさであるとすると、ダイオードD1とD2の順方向電圧VD1とVD2には次の関係が成り立つ。
【０００９】
【数３】
0005458234.tif 000004
【００１０】
【数４】
0005458234.tif 000005
【００１１】
ここでJ0は単位面積あたりの逆方向飽和電流、A1，A2は接合面積、kはボルツマン定数、Tは絶対温度、qは電子の電荷量である。また、式（３）、（４）から次の式が得られる。
【００１２】
【数５】
0005458234.tif 000006
【００１３】
【数６】
0005458234.tif 000007
【００１４】
このΔVDは抵抗R3の両端に掛かる電圧であるから、
【００１５】
【数７】
0005458234.tif 000008
【００１６】
となる。ここでR3は抵抗R3の抵抗値である。これより、出力電圧V_BG_REFは、次の様に表される。
【００１７】
【数８】
0005458234.tif 000009
【００１８】
この式の第１項（VD1）の温度依存性は負の係数を持ち、第２項は正の温度係数をもつので、温度Tで微分してゼロとおくと、温度依存性がキャンセルされる条件を求める事ができる。詳細な計算は省略するが、大体バンドギャップEg程度（1.1〜1.2V程度）の時、温度依存性がキャンセルされる。
【００１９】
具体的な数値例として、V_BG_REF=1.2V、VD1=0.6V，N=8，T=300K，R1=R2と仮定する。式（８）より、次式が得られる。
【００２０】
【数９】
0005458234.tif 000010
【００２１】
これより、R1/R3=11.15が得られる。この時の電流I1=1μAに設計したとすれば、
【００２２】
【数１０】
0005458234.tif 000011
【００２３】
が得られる。
【００２４】
以上の計算は、バンドギャップ基準電源回路が正常に立ち上がった場合の定常状態についてのものであるが、電源投入時では、差動アンプAMP1が過渡状態にあり、接点IN1とIN2の電位が等しいとは限らない。従って、出力電圧V_BG_REFが所望のレベル以外の場合のバンドギャップ基準電源のダイオード対回路ブロックBGR_Diode_Pair内の回路の状態について考察する。
【００２５】
任意の電流I1に対して、出力電圧V_BG_REFは次式となる。
【００２６】
【数１１】
0005458234.tif 000012
【００２７】
ここで、ダイオードの電流（対数）と電圧の特性の傾きは、T=300Kでは、(kT/q)ln10=60mV/decadeであるから、上記の数値例を用いて、VD1は次のように表す事ができる。
【００２８】
【数１２】
0005458234.tif 000013
【００２９】
これより、次式が得られる。
【００３０】
【数１３】
0005458234.tif 000014
【００３１】
同様に、任意のI2に対して、V_BG_REFは次式となる。
【００３２】
【数１４】
0005458234.tif 000015
【００３３】
VD2は、VD1に対してN=8倍の面積なので、
【００３４】
【数１５】
0005458234.tif 000016
【００３５】
と表す事ができるので、次式が得られる。
【００３６】
【数１６】
0005458234.tif 000017
【００３７】
式（９）と（１０）は端子BG_REFの電圧なので互いに等しいので、次式を得る。
【００３８】
【数１７】
0005458234.tif 000018
【００３９】
あるいは、0.06V=(kT/q)ln10より次の様に書き換えられる。
【００４０】
【数１８】
0005458234.tif 000019
【００４１】
式（１１）または（１２）より、任意のI1を与えた時のI2を計算する事ができる。式（１１）に基づいて、電流I1，I2とBG_REFの電位V_BG_REFの関係について計算した結果が、図６、図７および図８に示されている。
【００４２】
図６は、バンドギャップ基準電源回路の出力電圧V_BG_REFとダイオードD1に流れる電流I1とダイオードD2に流れる電流I2の和である電流I1+I2の関係を示している。この図から明らかなように、V_BG_REFが0.5V以下になると急速に流れる電流は減少していく。
【００４３】
図７は、V_BG_REFと端子IN1，IN2の電位V_IN1，V_IN2の関係を示している。この図から、V_VB_REFが0.5V以下ではIN1とIN2との間の電位差が急速に小さくなる事が分かる。
【００４４】
図８は、V_BG_REFと端子IN1，IN2の電位差ΔVIN=V_IN2−V_IN1の関係を示している。この図からも、V_VB_REFが0.5V以下ではIN1とIN2との間の電位差が急速に小さくなる事が分かる。
【００４５】
パワーオンの初期では、電源電圧が低いので、バンドギャップ基準電源のダイオード対回路ブロックBGR_Diode_Pair内の回路には電流が流れていない状態である。しかも、V_IN1とV_IN2の電位は0.4V付近と低い電位にある。図５の差動アンプAMP1のテール電流Ioが流れるためには、NチャネルMOSトランジスタMN1のゲート・ソース間電圧がトランジスタMN1の閾値電圧VT(MN1)以上であることと、定電流源をなすNチャネルMOSトランジスタMN3のドレイン・ソース間電圧VDS(MN3)が少なくとも3kT/q程度であることが必要である。即ち、少なくとも次式が成り立たないと差動アンプAMP1は動作できない。
【００４６】
【数１９】
0005458234.tif 000020
【００４７】
ここで注意しなければいけないのは、上記の式の閾値電圧VTは、VTを測定する際の所定の条件において所定の電流を流すのに必要な電圧であるという事である。例えば、VTの測定条件が、単位ゲート幅あたりのドレイン電流Ivt=0.1μA/μmで、NチャネルMOSトランジスタMN1のゲート幅Wが10μmであれば、トランジスタMN1に1μAを流せるゲートバイアスがVT(MN1)という事になる。しかしながら、差動アンプAMP1はこれよりも低い電流でも動作できる。差動アンプの動作限界となるテール電流をIocとすれば、テーリング領域でのドレイン電流（対数）とゲート電圧の特性の傾きをS係数とすると、以下のように書き換える必要がある。
【００４８】
【数２０】
0005458234.tif 000021
【００４９】
例えば、VT(MN1)=0.55V，S=90mV/decade，Ioc=10nA，W=10μm，Ivt=0.1μA/μm，T=300Kとすれば、V_IN1≧0.55V−0.18V＋0.078V＝0.448Vとなる。
【００５０】
この数値例と図７あるいは図８から分かる事は、パワーオンの初期でバンドギャップ基準電源のダイオード対回路ブロックBGR_Diode_Pair内のダイオード対D1,D2に電流が流れない時には、式（１３）を満足できず、差動アンプAMP1はテール電流Ioが流れないので動作しない可能性が高いという事である。即ち、V_IN1およびV_IN2の電位が0.4V程度と低い為、差動アンプは動作できず、図５のPチャネルMOSトランジスタ MP1はOFF（オフ）したままであるので、V_IN1とV_IN2の電位を引き上げる手段が存在しない状態となる。この状態になると、バンドギャップ基準電源は立ち上がらず、電流ゼロ状態となってしまう。
【００５１】
このような電流ゼロの状態（バンドギャップ電源が立ち上がらない状態）を回避する方法として、電源電圧VDDの立ち上がり遷移を検知して、その期間だけバンドギャップ電源回路の適切な箇所に電流を強制的に流す方法が考えられる。その一例を図９に示す。
【００５２】
図９に示す回路では、図５のバンドギャップ基準電源回路に、VDD Detectorブロックが追加されている。なお、図９において、図５と同一の構成には、同一の参照符号を用い、説明を省略する。このVDD Detectorブロックは、電源VDDとVSSとの間に直列接続された抵抗R9及びR10と、抵抗R9とR10の接点N1にゲートが接続されたNチャネルMOSトランジスタMN14と、NチャネルMOSトランジスタMN14のドレイン（節点N2）と電源VDD間を接続する抵抗R11と、節点N2を入力とするPチャネルMOSトランジスタMP12とNチャネルMOSトランジスタMN15とからなるインバータと、このインバータの出力N3を入力とするPチャネルMOSトランジスタMP13とNチャネルMOSトランジスタMN16とからなるインバータと、このインバータの出力N4を入力とするPチャネルMOSトランジスタMP14とNチャネルMOSトランジスタMN17とからなるインバータと、このインバータの出力N5をゲートに接続するPチャネルMOSトランジスタMP15とから構成されている。
【００５３】
VDD Detectorブロックでは、抵抗R9とR10によって電源電圧を抵抗分割した電圧が、NチャネルMOSトランジスタMN14のゲートに印加されている。NチャネルMOSトランジスタMN14に流れる電流が電源電圧の上昇と共に増加して、抵抗R11による抵抗電圧降下が十分大きくなったところで、PチャネルMOSトランジスタMP12とNチャネルMOSトランジスタMN15からなるインバータの出力が反転してLOW（ロー）からHIGH（ハイ）に遷移する。節点N5のレベルは、節点N4の反転レベルすなわち節点3のレベルとなるので、従って、PチャネルMOSトランジスタMP15のゲート電位もLOWからHIGHに遷移する。即ち、電源電圧VDDが低い時はPチャネルMOSトランジスタMP15がON（オン）してBG_REFのノードに電流を流し込む。VDDが高くなるとPチャネルMOSトランジスタMP15がOFFして、図５のバンドギャップ基準電源回路と同じ動作をする。この電源電圧が低い時にPチャネルMOSトランジスタMP15がONする事で、上記の電流ゼロの状態（バンドギャップ電源が立ち上がらない状態）を回避する事が可能になる。
【００５４】
図９のVDD DetectorブロックにおいてNチャネルMOSトランジスタNM14がOFFからONに遷移する時の電源電圧である遷移電圧Vtripは、抵抗R11の値が十分高い場合には、NチャネルMOSトランジスタMN14の閾値電圧VT(MN14)で決まると考えられる。従って、抵抗R9とR10の分圧比をα=R10/(R9+R10)とすると、遷移電圧Vtripは、次式となる。
【００５５】
【数２１】
0005458234.tif 000022
【００５６】
電源電圧の立ち上がり時間Tr、電源電圧の定常値をVDD0とすると、遷移時間Ttは以下のように表される。
【００５７】
【数２２】
0005458234.tif 000023
【００５８】
一方、PチャネルMOSトランジスタMP15によって出力端子BG_REFを電源電圧にプルアップしているので、電源電圧がPチャネルMOSトランジスタ MP15の閾値電圧|VT(MP15)|以上となった時から出力端子BG_REFをVDDにプルアップできる。出力端子BG_REFがVDDレベルに保持される時間Thは、次式となる。
【００５９】
【数２３】
0005458234.tif 000024
【００６０】
即ち、出力端子BG_REFをVDDレベルに保持できる時間Thは、Trに比例する。以上の関係を模式的に図１０に示しておく。図１０は、横軸に時間をとり、時間＝０で電源を立ち上げたときの出力端子BG_REFの電圧の時間変化を表したものである。破線が電源電圧VDDの電圧変化を示し、実線が出力端子BG_REFの電圧変化を表している。
【００６１】
式（１７）に示す保持時間Thが、差動アンプAMP1の立ち上がりに要する時間よりも長ければ、バンドギャップ基準電源回路は立ち上がる事になる。そこで、差動アンプAMP1の立ち上がり時間がどの程度になるのか考察する。
【００６２】
図９の差動アンプAMP1で、この回路が立ち上がるというのは、PチャネルMOSトランジスタMP1がONして電流を流せる状態になる事であると考えられる。PチャネルMOSトランジスタMP1のゲートA1_OUTBの電位が初期状態ではVDDの電位にあって、PチャネルMOSトランジスタMP1の閾値電圧VT(MP1)分だけVDDから下がる時間が、立ち上がりに要する時間のワーストケースと考えられる。
【００６３】
差動対NチャネルMOSトランジスタMN1，MN2の相互コンダクタンスgmは、ドレイン電流（対数）とゲート・ソース間電圧の傾きであるS係数を用いて、次式で表される。
【００６４】
【数２４】
0005458234.tif 000025
【００６５】
ここで、Ioは差動アンプAMP1のテール電流であり、NチャネルMOSトランジスタMN1，MN2はサブスレッショルド領域で動作していると仮定した。トランジスタMN1，MP3，MP1のゲート容量をCmn1，Cmp3，Cmp1とすると、負荷容量CLは次式で表せる。
【００６６】
【数２５】
0005458234.tif 000026
【００６７】
ここでAVは、ソース接地されたPチャネルMOSトランジスタMP1の電圧増幅率で、（AV+1）からなる係数はミラー効果を表す。但し、ここではPチャネルMOSトランジスタMP1がONするまでの時間について考えているので、AV=0と見做して良い。
【００６８】
差動入力振幅ΔVINの1/2がNチャネルMOSトランジスタMN1の入力振幅になるので、A1_OUTBをPチャネルMOSトランジスタMP1の閾値電圧VT（MP1）だけ下げる時間Tampは次のように表す事ができる。
【００６９】
【数２６】
0005458234.tif 000027
【００７０】
数値例として、Io=1μA、S=100mV/decade、CL=1pF、VT(MP1)=−0.55V、ΔVIN=−10mVとすれば、Tamp=9.55μsとなる。
【００７１】
一方、式（１７）において、α=0.5，VT(MN14)=0.55V，VT(MP15)=−0.55V，VDD0=1.8Vとすれば、Th=0.3056・Trとなるので、Th＞Tampとなるには、Tr＞31μsとなる。即ち、31μsよりも立ち上がり時間が速い電源電圧波形の場合には、図９の回路ではバンドギャップ電源が立ち上がらない危険性が高い。
【００７２】
なお、本発明の背景技術を示すものとしては、特許文献１〜３などがある。
【特許文献１】特開平１０−２３２７２４号公報
【特許文献２】特開平１０−１４３２６５号公報
【特許文献３】特開２００７−２４９９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００７３】
以上説明した通り、図５の様な従来のバンドギャップ基準電源回路では、電源電圧の立ち上げ時にバンドギャップ基準電源回路にほとんど電流が流れず、基準電圧が立ち上がらないという状態（電流ゼロ状態）が存在する。これを回避する為の図９の例のような、電源電圧VDDの立ち上がりを検出して電流を流すという対策を行っても、電流ゼロ状態を回避できない条件が存在する。更に、プロセスばらつきや、個々のトランジスタ間のばらつきを考慮すると、その条件はますます厳しくなると考えられる。図１１に、図９の回路でシミュレーションした波形を示す。
【００７４】
図１１の波形１（太い破線）は電源電圧VDD、波形２（細い一点鎖線）はトランジスタ間の閾値ばらつきを考慮しない場合の出力BG_REFの波形、波形３（太い実線）はトランジスタ間の閾値ばらつきを考慮した場合の出力BG_REFの波形を示している。波形２では所定の電圧まで立ち上がっているが、波形３ではVDDにプルアップされる時間が短くなり、立ち上がらない事がわかる。
【００７５】
従来の電源立ち上がり検出信号を用いたバンドギャップ基準電源回路の立ち上げ回路では、電源電圧の立ち上がり時間、プロセスばらつき、トランジスタ間ばらつき、温度などの種々のパラメータの影響でVDDにプルアップできる時間や電位が変化してしまい、差動アンプAMP1が動作できるまで十分な電位に十分な時間保持できているか保証できない。従って、差動アンプAMP1が立ち上がるまで十分な電位に十分な時間保持できる事が保証できる立ち上げ回路は、バンドギャップ基準電源を利用するあらゆるLSI（大規模集積回路）の電源投入時にハングアップしてしまうような不良を防止する為に必要である。
【００７６】
本発明は、上記の事情に鑑みてなされたものであり、パワーアップ時に、回路が立ち上がらないという現象の発生を防止することができるバンドギャップ基準電源回路を提供することを目的とする。より具体的には、バンドギャップ基準電源回路の出力よりも低い所定の電圧を出力する補助電源回路を並列に設けることでバンドギャップ基準電源回路が安定して立ち上がることができるようにするバンドギャップ基準電源回路を提供することを目的とする。
【課題を解決するための手段】
【００７７】
上記問題を解決するため、本発明のバンドギャップ基準電源回路は、カソードが接地電位VSSに、アノードが第１の電圧検出端子IN1に接続された第１のダイオードD1と、カソードが接地電位VSSに接続され、第１のダイオードD1とは接合面積の異なる第２のダイオードD2と、一端が第１の電圧検出端子IN1に接続され、他端が基準電圧出力端子BG_REFに接続された第１の抵抗R1と、一端が第２の電圧検出端子IN2に接続され、他端が基準電圧出力端子BG_REFに接続された第２の抵抗R2と、一端が第２の電圧検出端子IN2に接続され、他端が第２のダイオードD2のアノードに接続された第３の抵抗R3とからなるバンドギャップ基準電源のダイオード対回路と、ソースが電源VDDに接続され、ドレインが基準電圧出力端子BG_REFに接続された第１の第１導電型トランジスタMP1と、正入力端子IN（＋）が前記第１の電圧検出端子IN1に接続され、負入力端子IN（−）が前記第２の電圧検出端子IN2に接続され、出力端子OUTBが前記第１の第１導電型トランジスタMP1のゲートに接続された第１の差動増幅回路A1とからなる第１のオープンドレイン出力差動増幅回路AMP1と、ソースが電源VDDに接続され、ドレインが基準電圧出力端子BG_REFに接続された第２の第１導電型トランジスタMP2と、正入力端子IN（＋）が前記基準電圧出力端子BG_REFの所定の出力電圧よりも低い第１のバイアス電圧VR1に接続され、負入力端子IN（−）が前記基準電圧出力端子BG_REFに接続され、出力端子OUTBが前記第２の第１導電トランジスタMP2のゲートに接続された第２の差動増幅回路A2とからなる第２のオープンドレイン出力差動増幅回路AMP2とを備えたことを特徴とする。
【発明の効果】
【００８３】
本発明によれば、オープンドレイン出力の差動アンプAMP2からなりバンドギャップ基準電源回路の出力よりも低い所定の電圧を出力する補助電源回路を、バンドギャップ基準電源回路の出力回路に並列に設けることで、電源パワーアップ時に、バンドギャップ基準電源回路の出力回路を確実に立ち上げる事ができる。
【発明を実施するための最良の形態】
【００８４】
以下、図面を参照して本発明の実施の形態について説明する。
【００８５】
［第１の実施の形態］
本発明の第１の実施形態を図１と図２を参照しながら説明する。図１は、図２に示す回路をブロック化して示したものである。図１及び図２において、図５に示すものと同一の構成には同一の参照符号を用いている。図１及び図２に示すバンドギャップ基準電源のダイオード対回路BGR_Diode_Pairと差動アンプAMP1の各ブロックは、従来技術の図５と同様にバンドギャップ基準電源回路を構成している。本実施の形態では、これにブロックAMP2の差動アンプからなる、バンドギャップ基準電源回路の出力よりも低い所定の電圧を出力する補助電源回路を並列に設けることでバンドギャップ基準電源回路が安定して立ち上がることができるようにしている。
【００８６】
差動アンプAMP2は、差動入力を有する差動増幅回路A2と、出力段に設けられたPチャネルMOSトランジスタMP2とから構成されている。差動アンプAMP2の正入力端子IN（＋）にはバイアス発生回路Bias Generatorの出力VR1が入力され、負入力端子IN(−)は出力BG_REFと接続されている。
【００８７】
すなわち、図１に示すように、本実施の形態のバンドギャップ基準電源回路は、ブロックBGR_Diode_Pairとして、カソードが接地電位VSSに、アノードが第１の電圧検出端子（あるいは節点）IN1に接続された第１のダイオードD1と、カソードが接地電位VSSに接続され、第１のダイオードD1とは接合面積の異なる第２のダイオードD2（ダイオードD1のN倍の接合面積を有するものとする）と、一端が第１の電圧検出端子IN1に接続され、他端が基準電圧出力端子BG_REFに接続された第１の抵抗R1と、一端が第２の電圧検出端子（あるいは節点）IN2に接続され、他端が基準電圧出力端子BG_REFに接続された第２の抵抗R2と、一端が第２の電圧検出端子IN2に接続され、他端が第２のダイオードD2のアノードに接続された第３の抵抗R3とからなるバンドギャップ基準電源のダイオード対回路BGR_Diode_Pairを備えている。
【００８８】
また、本実施の形態のバンドギャップ基準電源回路は、ソースが電源に接続され、ドレインが基準電圧出力端子BG_REFに接続された第１のPチャネルMOSトランジスタMP1と、正入力端子IN(＋)が第１の電圧検出端子IN1（あるいは節点IN1）に接続され、負入力端子IN(−)が第２の電圧検出端子IN2（あるいは節点IN2）に接続され、出力端子OUTBが第１のPチャネルMOSトランジスタMP1のゲートに接続された第１の差動増幅回路A1とからなる第１の差動アンプすなわち第１のオープンドレイン出力差動増幅回路AMP1を備えている。
【００８９】
さらに、本実施の形態のバンドギャップ基準電源回路は、ソースが電源に接続され、ドレインが基準電圧出力端子BG_REFに接続された第２のPチャネルMOSトランジスタ MP2と、正入力端子IN(+)がバイアス電圧VR1に接続され、負入力端子IN(−)が基準電圧出力端子BG_REFに接続され、出力端子OUTBが第２のPチャネルMOS トランジスタMP2のゲートに接続された第２の差動増幅回路A2とからなる第２の差動アンプすなわち第２のオープンドレイン出力差動増幅回路AMP2を備えている。
【００９０】
また、バイアス発生回路Bias_Generatorは、バイアス電圧VR1を発生する回路であり、図２に示すようにカレントミラー回路などから構成される。バイアス発生回路Bias_Generatorは、バンドギャップ基準電源回路に専用のもととし設けるようにしてもよいし、他の回路において用いられているものを共通に使用するようにしてもよい。
【００９１】
また、図１に示す各ブロック内の構成は、図２に示すようにして構成することができる。すなわち、図１の第１の差動増幅回路A1は、ソースが電源VDDに接続され、ドレインが第１のPチャネルMOSトランジスタMP1のゲートに接続された第３のPチャネルMOSトランジスタMP3と、ソースが電源VDDに接続され、ゲートとドレインが第３のPチャネルMOS トランジスタMP3のゲートに接続された第４のPチャネルMOSトランジスタMP4と、ゲートが第１の電圧検出端子IN1に接続され、ドレインが第３のPチャネルMOSトランジスタMP3のドレインに接続された第１のNチャネルMOS トランジスタMN1と、ソースが第１のNチャネルMOSトランジスタMN1のソースに接続され、ゲートが第２の電圧検出端子IN2に接続され、ドレインが第４のPチャネルMOSトランジスタMP4のドレインに接続された第２のNチャネルMOSトランジスタMN2と、ソースが接地VSSに接続され、ゲートがバイアス発生回路Bias_Generatorで発生される第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが第１のNチャネルMOSトランジスタMN1のソースに接続された第３のNチャネルMOSトランジスタMN3とから構成されている。
【００９２】
また、第２の差動増幅回路A2は、ソースが電源VDDに接続され、ドレインが第２のPチャネルMOSトランジスタMP2のゲートに接続された第５のPチャネルMOSトランジスタMP5と、ソースが電源VDDに接続され、ゲートとドレインが第５のPチャネルMOSトランジスタMP5のゲートに接続された第６のPチャネルMOSトランジスタMP6と、ゲートが第１のバイアス電圧VR1に接続され、ドレインが第５のPチャネルMOSトランジスタMP5のドレインに接続された第４のNチャネルMOSトランジスタMN4と、ソースが第４のNチャネルMOSトランジスタMN4のソースに接続され、ゲートが基準電圧出力端子BG_REFに接続され、ドレインが第６のPチャネルMOSトランジスタMP6のドレインに接続された第５のNチャネルMOSトランジスタMN5と、ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが第４のNチャネルMOSトランジスタMN4のソースに接続された第６のNチャネルMOSトランジスタMN6とから構成されている。
【００９３】
また、図２に示すバイアス発生回路Bias Generatorは、ソースが接地VSSに接続され、ゲートとドレインが第１の定電流源ゲートバイアスV_BIAS_Nに接続された第７のNチャネルMOSトランジスタMN7と、一端が電源VDDに接続され、他端が第１のバイアス電圧VR1に接続された第４の抵抗R4と、一端が第１のバイアス電圧VR1に接続され、他端が第１の定電流源ゲートバイアスV_BIAS_Nに接続された第５の抵抗R5とから構成されている。
【００９４】
なお、図２では、図１の差動増幅回路A1の出力OUTBを符号A1_OUTB（PチャネルMOSトランジスタMP3のドレイン）で、差動増幅回路A2の出力OUTBを符号A2_OUTB（PチャネルMOSトランジスタMP5のドレイン）でそれぞれ示している。また、差動アンプA1の出力段のPチャネルMOSトランジスタMP1のゲートとドレイン間には位相補償用の容量C1が接続されている。
【００９５】
図１に示すように、差動アンプAMP2はボルテージフォロワ回路として動作するので、差動アンプAMP1が動作していない時には差動アンプAMP2によって出力端子BG_REFは第１のバイアス電圧VR1と等しい電圧となる。つまり、出力端子BG_REFはバイアス電圧VR1までかならずプルアップされる。この状態で差動アンプAMP1が立ち上がるのに必要な時間経過すれば、差動アンプAMP1がたちあがって出力端子BG_REFが所定の電圧（1.2V程度の電圧）までプルアップされる。
【００９６】
バイアス電圧VR1を所定の電圧（1.2V程度の電圧）より低く設定しておくと、差動アンプAMP1とAMP2はそれぞれPチャネルMOSトランジスタMP1とMP2のオープンドレイン出力なので、PチャネルMOSトランジスタMP1の出力が所定の電圧まで上昇した時にPチャネルMOSトランジスタMP2は自動的にOFFする。即ち、バイアス電圧VR1まで差動アンプAMP2でプルアップして、差動アンプAMP1の動作に必要な保持時間経過したところで、出力端子BG_REFの電圧出力を差動アンプAMP2の出力から差動アンプAMP1の出力へ自動的に切り替える事ができる。
【００９７】
差動アンプAMP1が動作開始するまでは、出力端子BG_REFの電位が、差動アンプAMP2によってバイアス電圧VR1に保持されるので、このバンドギャップ回路は必ず立ち上がる事が可能である。
【００９８】
図２は図１の具体的回路構成であるが、図２では、差動アンプAMP1，AMP2のテール電流を流す定電流源のNチャネルMOSトランジスタ（MN3，MN6）のゲートバイアスV_BIAS_Nがバイアス発生回路Bias Generatorから出力されるようになっている。ただし、ゲートバイアスV_BIAS_Nは、バイアス発生回路Bias Generator以外の回路から供給されるようにしてもよい。
【００９９】
図２に示すバイアス発生回路Bias Generatorの構成は、ゲートがドレインに接続されたNチャネルMOSトランジスタMN7と抵抗R4，R5の直列接続で構成され、NチャネルMOSトランジスタMN7のゲートがゲートバイアスV_BIAS_Nとなり、抵抗R4，R5の接点がバイアス電圧VR1を出力する。この場合、バイアス電圧VR1は、次式のように表す事ができる。
【０１００】
【数２７】
0005458234.tif 000028
【０１０１】
但し、VDD＜VT(MN7)の場合は、VR1=VDDである。
【０１０２】
図１２は図２の回路のシミュレーション波形である。横軸にパワーアップ後の経過時間を示し、縦軸に電圧値を示している。図１２の波形１（太い破線）は電源VDD、波形２（太い実線）は出力端子BG_REF、波形３（細い一点鎖線）はバイアス電圧VR1の波形を示している。立ち上げ初期は差動アンプAMP2によりバイアス電圧VR1までプルアップされ、差動アンプAMP1が立ち上がるのに十分な電位と保持時間が経過したところで（80ms程度経過したところで）、出力端子BG_REFが所定の電圧に差動アンプAMP1によって立ち上がる事がわかる。
【０１０３】
［第２の実施の形態］
次に図３を参照して本発明の第２の実施の形態について説明する。図３に示すバンドギャップ基準電源回路は、図２に示す回路と、図１の差動アンプAMP2とバイアス発生回路Bias Generatorとに対応する構成が異なっている（図３では、それぞれ差動アンプAMP2Aとバイアス発生回路Bias Generator Aとしている）。なお、各図と同一の構成には同一の参照符号を用いている。
【０１０４】
図３に示す差動アンプAMP2A、すなわち第２のオープンドレイン出力差動増幅回路AMP2Aは、ソースが電源に接続され、ドレインが基準電圧出力端子BG_REFに接続された第２のPチャネルMOSトランジスタMP2と、ソースが電源VDDに接続され、ドレインが第２のPチャネルMOSトランジスタMP2のゲートに接続された第５のPチャネルMOS トランジスタMP5と、ソースが電源VDDに接続され、ゲートとドレインが第５のPチャネルMOSトランジスタMP5のゲートに接続された第６のPチャネルMOSトランジスタMP6と、ゲートが第１のバイアス切り替え信号EXVRに接続され、ドレインが第２のPチャネルMOSトランジスタMP2のゲートに接続された第１０のNチャネルMOSトランジスタMN10と、ゲートが第１のバイアス電圧VR1に接続され、ドレインが第１０のNチャネルMOSトランジスタMN10のソースに接続された第４のNチャネルMOSトランジスタMN4と、ソースが第４のNチャネルMOSトランジスタMN4のソースに接続され、ゲートが基準電圧出力端子BG_REFに接続され、ドレインが第６のPチャネルMOSトランジスタMP6のドレインに接続された第５のNチャネルMOSトランジスタMN5と、ドレインが第２のPチャネルMOSトランジスタMP2のゲートに接続され、ゲートが第２のバイアス電圧VR2に接続され、ソースが第４のNチャネルMOSトランジスタMN4のソースに接続された第１１のNチャネルMOSトランジスタMN11と、ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが第４のNチャネルMOS MN4のソースに接続された第６のNチャネルMOSトランジスタMN6と、ソースが電源VDDに接続され、ドレインが第１のバイアス切り替え信号EXVRに接続され、ゲートが第２のPチャネルMOSトランジスタMP2のゲートに接続された第１１のPチャネルMOSトランジスタMP11と、ソースが電源VDDに接続され、ゲートが第２の定電流源ゲートバイアスV_BIAS_Pに接続された第１０のPチャネルMOSトランジスタMP10と、ソースが接地VSSに接続され、ゲートとドレインが第１０のPチャネルMOSトランジスタMP10のドレインに接続された第１２のNチャネルMOSトランジスタMN12と、ソースが接地VSSに接続され、ゲートが第１２のNチャネルMOSトランジスタMN12のドレインに接続され、ドレインが第１のバイアス切り替え信号EXVRに接続された第１３のNチャネルMOSトランジスタMN13とから構成されている。
【０１０５】
また、バイアス発生回路Bias Generator Aは、ソースが接地VSSに接続され、ゲートとドレインが第１の定電流源ゲートバイアスV_BIAS_Nに接続された第７のNチャネルMOSトランジスタMN7と、一端が電源VDDに接続され、他端が第１のバイアス電圧VR1に接続された第４の抵抗R4と、一端が第１のバイアス電圧VR1に接続され、他端が第２のバイアス電圧VR2に接続された第５の抵抗R5と、一端が第２のバイアス電圧VR2に接続され、他端が第１の定電流源ゲートバイアスV_BIAS_Nに接続された第６の抵抗R6と、ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが第２の定電流源ゲートバイアスV_BIAS_Pに接続された第８のNチャネルMOSトランジスタMN8と、ソースが電源VDDに接続され、ゲートとドレインが第２の定電流源ゲートバイアスV_BIAS_Pに接続された第９のPチャネルMOSトランジスタMP9とから構成されている。
【０１０６】
なお、図３に示す構成では、差動アンプAMP1内のNチャネルMOSトランジスタMN3のゲートは、定電流源ゲートバイアスV_BIAS_Nに接続されている。また、図２と同様に、図１の差動増幅回路A1の出力OUTBを符号A1_OUTB（PチャネルMOSトランジスタMP3のドレイン）で、差動増幅回路A2の出力OUTBを符号A2_OUTB（PチャネルMOSトランジスタMP5のドレイン）でそれぞれ示している。
【０１０７】
次に、図３に示す第２の実施の形態の動作について説明する。第１の実施の形態と同様に、差動アンプAMP1が動作していない電源立ち上げ初期には、差動アンプAMP2Aによって出力端子BG_REFの電位をバイアス電圧VR1にプルアップする。この時、PチャネルMOSトランジスタMP2のゲート電位A2_OUTBは低い電位にあるので、トランジスタMP10，MP11，MN12，MN13からなるレベル変換回路の出力であるバイアス切り替え信号EXVRはVDDレベルである。
【０１０８】
差動アンプAMP1が立ち上がって、出力BG_REFの電位がバイアス電圧VR1よりも高くなると、A2_OUTBの電位はVDDまで上がり、PチャネルMOSトランジスタMP2をOFFさせる。A2_OUTBがVDDなので、EXVRはVSSレベルとなる。これによって、NチャネルMOSトランジスタMN10がOFFするので、差動アンプAMP2Aの入力バイアス電圧がVR1からVR2に切り替えられる。VR1とVR2はバイアス発生回路Bias Generator Aから発生され、次式であらわされる。
【０１０９】
【数２８】
0005458234.tif 000029
【０１１０】
【数２９】
0005458234.tif 000030
【０１１１】
但し、VDD＜VT(MN7)の場合は、VR1=VR2=VDDである。
【０１１２】
バイアス電圧VR1は、出力端子BG_REFの所定の電圧（1.2V程度の電圧）より低く、かつ差動アンプのテール電流が確実に流せる電位よりも高く、適切な範囲に設定する必要がある。しかしながら、通常の動作電源電圧範囲ではこの条件を満足できても、バーンインなどの高い電源電圧条件になると、式（２２）の値が出力端子BG_REFの所定の電圧（1.2V程度の電圧）よりも高くなってしまう場合が起こり得る。この様子を、図１３に示す。
【０１１３】
図１３はバイアス電圧VR1とVR2の電源電圧VDD依存性を示しており、図中の（１）の範囲は通常の動作電源電圧範囲、（２）はバーンイン電圧範囲を示している。この図のように、（２）の領域では、バイアス電圧VR1は出力端子BG_REFの所定の電圧V_BG_REFよりも高くなってしまう。このようになると、再び差動アンプAMP2AがPチャネルMOSトランジスタMP2をONさせて、逆に差動アンプAMP1はPチャネルMOSトランジスタMP1をOFFさせてしまう。このような動作を防止する目的で、一旦差動アンプAMP2Aから差動アンプAMP1へ動作が切り替わったら、差動アンプAMP2Aの参照電位をVR1からVR2へ切り替えてしまう。VR2はバーンイン電圧でも出力端子BG_REFの所定の電圧V_BG_REFを超えない設定にしておく事で、差動アンプAMP2Aが再びチャネルMOSトランジスタMP2をONさせる事は発生しない。
【０１１４】
このような参照電位の切り替えは、VR1をより高い電位に設定できるので、電源のパワーアップ時に差動アンプAMP2Aをより低い電圧からも動作させる事ができるというメリットがある。
【０１１５】
［第３の実施の形態］
次に図４を参照して本発明の第３の実施の形態について説明する。図４に示すバンドギャップ基準電源回路は、図２に示す回路と、図１のバイアス発生回路Bias Generatorに対応する構成が異なっている（図４では、バイアス発生回路Bias Generator Bとしている）。なお、各図と同一の構成には同一の参照符号を用いている。
【０１１６】
図４に示すバイアス発生回路Bias Generator Bは、ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続された第７のNチャネルMOSトランジスタMN7と、一端が電源VDDに接続され、他端が第１のバイアス電圧VR1に接続された第４の抵抗R4と、一端が第１のバイアス電圧VR1に接続され、他端が第７のNチャネルMOSトランジスタMN7のドレインに接続された第５の抵抗R5と、一端が第１の定電流源ゲートバイアスV_BIAS_Nに接続され、他端が第７のNチャネルMOSトランジスタMN7のドレインに接続された第７の抵抗R7と、一端が第１の定電流源ゲートバイアスV_BIAS_Nに接続され、他端が接地VSSに接続された第８の抵抗R8とから構成されている。
【０１１７】
次に、図４の実施の形態の動作について説明する。動作自体は第１の実施の形態と同じであるが、バイアス電圧VR1の電位の発生レベルが異なる。抵抗R7とR8の抵抗値を十分高く設定して、抵抗R5から流れる電流のほとんどがNチャネルMOSトランジスタMN7に流れるように設定する。このように設定した場合、バイアス電圧VR1は次式で表される。
【０１１８】
【数３０】
0005458234.tif 000031
【０１１９】
但し、VDD＜V_pedestalの場合は、VR1=VDDである。ここで、V_pedestal（ペデスタル電圧）は次の通りである。
【０１２０】
【数３１】
0005458234.tif 000032
【０１２１】
図１４にバイアス電圧VR1と電源電圧VDDの関係を図示した。図１３と比較するとわかるように、バイアス電圧VR1は、V_pedestalまではVDDと等しい電圧で、それ以降はR5/(R5+R4)の比率で上昇する。V_pedestalはNチャネルMOSトランジスタMN7の閾値電圧VT(MN7)よりも大きいので、R5/(R5+R4)の比率を小さくでき、バーンイン電圧範囲（２）でもVR1はBG_REFの所定の電圧V_BG_REFを超えない。従って、VR1とVR2の切り替えを省略することができる。
【０１２２】
以上のように本発明の各実施の形態では、D1及びD2からなるダイオード対とオープンドレイン出力の差動アンプAMP1とを用いたバンドギャップ基準電源回路の出力端子BG_REFに、ボルテージフォロワ回路として動作するオープンドレイン出力の差動アンプAMP2を接続する。そして、差動アンプAMP2の出力電圧の基準となるバイアス電圧VR1をバンドギャップ基準電源回路の出力基準電圧である所定の電圧（1.2V程度の電圧）より低く設定しておく。こうすることで、パワーアップ時には、まず、出力端子BG_REFが差動アンプAMP2でバイアス電圧VR1までプルアップされ、その後、差動アンプAMP1の動作に必要な保持時間経過したところで、出力端子BG_REFの電圧出力は、差動アンプAMP2の出力から差動アンプAMP1の出力へと自動的に切り替えられる。これによれば、差動アンプAMP1が動作開始するまでは、差動アンプAMP2によってバイアス電圧VR1に保持されるので、このバンドギャップ基準電源回路は電源パワーアップ時に、確実に立ち上げる事ができる。
【０１２３】
なお、本発明の実施の形態は、上記のものに限定されず、たとえばトランジスタ、抵抗、容量などの各素子を、並列あるいは直列に接続した複数の素子から構成したり、各素子間に抵抗や容量を追加したりする変更が適宜可能である。
【図面の簡単な説明】
【０１２４】
【図１】本発明のバンドギャップ基準電源回路の実施の形態の基本的な構成を示すブロック図である。
【図２】本発明の第１の実施の形態の構成を示す回路図である。
【図３】本発明の第２の実施の形態の構成を示す回路図である。
【図４】本発明の第３の実施の形態の構成を示す回路図である。
【図５】バンドギャップ基準電源回路の構成例を示す回路図である。
【図６】図５のバンドギャップ基準電源回路の動作特性（バンドギャップ基準電源回路出力電圧とダイオード対合計電流との関係）を示す図である。
【図７】図５のバンドギャップ基準電源回路の動作特性（バンドギャップ基準電源回路出力電圧と差動アンプ入力電圧との関係）を示す図である。
【図８】図５のバンドギャップ基準電源回路の動作特性（バンドギャップ基準電源回路出力電圧と差動入力電圧との関係）を示す図である。
【図９】バンドギャップ基準電源回路の他の構成例を示す回路図である。
【図１０】図９のバンドギャップ基準電源回路の動作特性を示す図である。
【図１１】図９のバンドギャップ基準電源回路の素子ばらつきを考慮した動作特性（電源電圧とバンドギャップ基準電源回路出力電圧の動作波形）を示す図である。
【図１２】図２のバンドギャップ基準電源回路の動作特性（電源電圧とバンドギャップ基準電源回路出力電圧の動作波形）を示す図である。
【図１３】図３の構成におけるバイアス電圧VR1とVR2の電源電圧VDD依存性を示す図である。
【図１４】図４の構成におけるバイアス電圧VR1の電源電圧VDD依存性を示す図である。
【符号の説明】
【０１２５】
D1，D2…ダイオード
A1，A2…差動増幅回路
AMP1，AMP2，AMP2A…差動アンプ
R1〜R8…抵抗
MP1〜MP11…PチャネルMOSトランジスタ
NM1〜NM13…NチャネルMOSトランジスタ
【図１】
0005458234.tif 000033
【図２】
0005458234.tif 000034
【図３】
0005458234.tif 000035
【図４】
0005458234.tif 000036
【図５】
0005458234.tif 000037
【図６】
0005458234.tif 000038
【図７】
0005458234.tif 000039
【図８】
0005458234.tif 000040
【図９】
0005458234.tif 000041
【図１０】
0005458234.tif 000042
【図１１】
0005458234.tif 000043
【図１２】
0005458234.tif 000044
【図１３】
0005458234.tif 000045
【図１４】
0005458234.tif 000046