(57)【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程とを有し、
前記フラッシュランプアニール又は前記レーザアニールを行う工程では、照射するフラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、前記フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、前記レーザ光の照射時間を１０〜２００ｎｓｅｃに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
前記ニッケル合金シリサイド膜に対して、フラッシュランプアニール又はレーザアニールを行う工程とを有し、
前記フラッシュランプアニール又は前記レーザアニールを行う工程では、照射するフラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、前記フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、前記レーザ光の照射時間を１０〜２００ｎｓｅｃに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
フラッシュランプアニール又レーザアニールを行うことにより、前記ソース／ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程とを有し、
前記ドーパント不純物を活性化する工程では、照射するフラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、前記フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、前記レーザ光の照射時間を１０〜２００ｎｓｅｃに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程とを有し、
前記ニッケル合金膜を形成する工程は、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化して前記ニッケル合金膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
前記ニッケル合金シリサイド膜に対して、フラッシュランプアニール又はレーザアニールを行う工程とを有し、
前記ニッケル合金膜を形成する工程は、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化して前記ニッケル合金膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
フラッシュランプアニール又レーザアニールを行うことにより、前記ソース／ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程とを有し、
前記ニッケル合金膜を形成する工程は、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化して前記ニッケル合金膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１，２、４又は５記載の半導体装置の製造方法において、
前記ニッケル合金膜のうちの未反応の部分を除去する工程の後に、フラッシュランプアニール又はレーザアニールを行うことにより、前記ソース／ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化してニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項４、５、６又は８記載の半導体装置の製造方法において、
前記金属膜は、プラチナ、タンタル、タングステン及びレニウムのうちの少なくともいずれかを含む金属膜より成る
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、シリサイド化が行われる半導体装置の製造方法、及び金属シリサイド膜に接続されるコンタクトプラグが形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極、ソース／ドレイン拡散層の低抵抗化を図る技術として、これらの表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド（Self-Aligned Silicide）プロセスが知られている。サリサイドプロセスにおいてシリコンと反応させる金属材料としては、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等が用いられている。なかでもニッケルシリサイドは、微細なゲート電極の場合であってもゲート電極の抵抗が安定する等の利点を有することから、大きな注目を集めている。
【０００３】
さらに、ニッケルシリサイドについては、非特許文献１に、ニッケルシリサイド中にプラチナ（Ｐｔ）を添加することにより耐熱性が向上することが報告されている。
【０００４】
Ｐｔ等の耐熱性を向上する金属が添加されたニッケルシリサイドは、ＮｉとＰｔ等の金属との合金より成るＮｉ合金膜を用いたシリサイド化プロセスにより形成される。
【０００５】
Ｎｉ合金膜を用いたシリサイド化プロセスでは、まず、ゲート電極上、ソース／ドレイン拡散層上に、Ｎｉ合金膜を堆積する。次いで、必要に応じて、Ｎｉ合金膜上に、窒化チタン（ＴｉＮ）膜等より成る保護膜を堆積する。
【０００６】
次いで、シリサイド化のための第１回目の熱処理として、３００℃以下の比較的低温の熱処理を行い、ゲート電極上、ソース／ドレイン拡散層上に、Ｎｉ合金とＳｉとの組成比が２：１のシリサイド（（Ｎｉ合金）２Ｓｉ）膜を形成する。
【０００７】
次いで、ウェットエッチングにより、保護膜及びＮｉ合金膜の未反応部分を選択的に除去する。
【０００８】
次いで、シリサイド化のための第２回目の熱処理として、３００〜４００℃の比較的高温の熱処理を行い、ゲート電極上、ソース／ドレイン拡散層上に、低抵抗なニッケル合金モノシリサイド膜を形成する。
【０００９】
サリサイドプロセスによりゲート電極上、ソース／ドレイン拡散層上に金属シリサイド膜が形成されたトランジスタ上には、層間絶縁膜が形成される。層間絶縁膜には、金属シリサイド膜に達するコンタクトホールが形成される。コンタクトホール内には、金属シリサイド膜に接続されたコンタクトプラグが埋め込まれる。層間絶縁膜上に形成される配線は、コンタクトプラグを介して、ゲート電極上、ソース／ドレイン拡散層上に形成された金属シリサイド膜に接続される。
【００１０】
コンタクトプラグは、コンタクトホール内に形成されたバリアメタルと、バリアメタルが形成されたコンタクトホール内に埋め込まれたタングステン等より成る埋め込み金属とから構成されるのが一般的である（例えば特許文献１２乃至１４参照）。バリアメタルは、金属シリサイド膜とのコンタクト抵抗を安定化するとともに、金属シリサイド膜と埋め込み金属との反応や埋め込み金属の拡散を抑制するために形成される。また、バリアメタルは、金属シリサイド膜との密着性を高めるための密着層としても機能する。
【特許文献１】特開２００２−１２４４８７号公報
【特許文献２】特開２００５−１９９４３号公報
【特許文献３】特開２００５−１９５１５号公報
【特許文献４】特表平５−５００７３５号公報
【特許文献５】特開２００２−１１８０７８号公報
【特許文献６】特公平７−７０４９８号公報
【特許文献７】特開２００４−３５６４３１号公報
【特許文献８】特開２００２−３６７９２９号公報
【特許文献９】特開２００６−１３２８４号公報
【特許文献１０】特開２００２−１５１４２８号公報
【特許文献１１】特開２００５−１１８９１号公報
【特許文献１２】特開２００５−１２９８３１号公報
【特許文献１３】特開平９−２０５０７０号公報
【特許文献１４】特開平８−２１３３４３号公報
【非特許文献１】D. Mangelinck et al., “Effect of Co, Pt, and Au additions on the stability and epitaxy of NiSi2 films on (111)Si”, J. Appl. Phys., Vol. 84, No. 5, pp. 2583-2590 (1998)
【非特許文献２】V. Teodorescu et al., “In situ transmission electron microscopy study of Ni silicide phases formed on (001) Si active lines”, J. Appl. Phys., Vol. 90, No. 1, pp. 167-174 (2001)
【非特許文献３】J. P. Sullivan et al., “Control of interfacial morphology: NiSi2/Si(100)”, J. Appl. Phys., Vol. 72, No. 2, pp. 478-489 (1992)
【非特許文献４】Y.-J. Chang et al., “Diffusion layers and the Schottky-barrier height in nickel silicide-silicon interfaces”, Phys. Rev. B, vol. 28, No. 10, pp. 5766-5773 (1983)
【非特許文献５】M. G. Grimaldi et al., “Epitaxial NiSi2 formation by pulsed laser irradiation of thin Ni layers deposited on Si substrates”, Appl. Phys. Lett., Vol. 43, No. 3, pp. 244-246 (1983)
【非特許文献６】Y.-W. Ok et al., “Field emission from Ni-disilicide nanorods formed by using implantation of Ni in Si coupled with laser annealing”, Appl. Phys. Lett., Vol. 88, 043106 (2006)
【非特許文献７】B. I. Boyanov et al., “Growth of epitaxial CoSi2 on SiGe(001)”, J. Appl. Phys., Vol. 86, No. 3, pp. 1355-1362 (1999)
【非特許文献８】P. Baeri et al., “Epitaxial NiSi layers on <111>-oriented Si obtained by pulsed laser irradiation”, J. Appl. Phys., Vol. 66, No. 2, pp. 861-866 (1989)
【非特許文献９】F. L. Chow et al., “Pulsed laser-induced silicidation on TiN-capped Co/Si bilayers”, J. Appl. Phys., Vol. 99, 044902 (2006)
【非特許文献１０】K. Kawamura et al., “Dependence of CoSi2 Sheet Resistance on Cobalt Thickness for Gate Lengths of 50 nm or Less”, Jpn. J. Appl. Phys., Vol. 45, No. 5A, pp. 3972-3975 (2006)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、プラチナは、一般的に、濃塩酸と濃硝酸とを約３：１の体積比で混合した王水にしか溶けない。このため、シリサイド化に用いたニッケルプラチナ膜を、プラチナが添加されていないニッケル膜と同様の方法で除去したのでは、基板上にプラチナの残滓が生じることになる。プラチナの残滓は、基板上に形成されたＭＯＳトランジスタ等の特性に影響を及ぼすこととなる。
【００１２】
また、王水は腐食性が強いため、ニッケルプラチナ膜を除去するのに王水を用いる場合には、王水に対応した特別な薬液処理装置や廃液処理設備が必要となる。
【００１３】
他方、ニッケルシリサイド膜をトランジスタのソース／ドレイン拡散層上に形成した場合において、トランジスタのゲート幅Ｗが例えば１μｍ以下のように小さいと、シリサイド膜の下部にニッケルダイシリサイド（ＮｉＳｉ２）結晶がソース／ドレイン拡散層の接合部の近傍まで達するようにスパイク状に成長し、接合リーク電流が増加してしまう場合があった。シリサイド化にＮｉＰｔ膜等のＮｉ合金膜を用いた場合であっても、ＮｉＳｉ２結晶がスパイク状に成長するのを抑制することが困難な場合があった。
【００１４】
また、Ｎｉ膜又はＮｉ合金膜を用いてシリサイド化を行った後は、シリサイド膜の凝集を抑制するため、低温のプロセスを用いることが要求される。しかしながら、コンタクトプラグを構成するバリアメタルを従来の成膜プロセスにより形成すると、コンタクト抵抗が増加し、また、コンタクト抵抗のばらつきが大きくなってしまうことがあった。
【００１５】
本発明の目的は、王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供することにある。
【００１６】
また、本発明の他の目的は、Ｎｉ合金膜を用いてシリサイド化を行う場合において、シリサイド化されたゲート電極及びソース／ドレイン拡散層のシート抵抗及びそのばらつきを低減するとともに、接合リーク電流を低減しうる半導体装置の製造方法を提供することにある。
【００１７】
また、本発明の更に他の目的は、Ｎｉ膜又はＮｉ合金膜を用いたシリサイド化により形成された金属シリサイド膜に接続されるコンタクトプラグを形成する場合において、コンタクト抵抗及びそのばらつきを低減する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケルプラチナ膜を形成する工程と、熱処理を行うことにより、前記ニッケルプラチナ膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケルプラチナシリサイド膜を形成する第１の熱処理工程と、過酸化水素を含む７１℃以上の薬液を用いて、前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程とを有する半導体装置の製造方法が提供される。
【００１９】
また、本発明の他の観点によれば、シリコンを含む半導体層上に、ニッケルプラチナ膜を形成する工程と、熱処理を行うことにより、前記ニッケルプラチナ膜と前記半導体層の上部とを反応させ、前記半導体層上に、ニッケルプラチナシリサイド膜を形成する熱処理工程と、過酸化水素を含む７１℃以上の薬液を用いて、前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程とを有する半導体装置の製造方法が提供される。
【００２０】
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、フラッシュランプアニール又はレーザアニールを行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、前記ニッケル合金膜のうちの未反応の部分を除去する工程とを有する半導体装置の製造方法が提供される。
【００２１】
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、前記ニッケル合金膜のうちの未反応の部分を除去する工程と、前記ニッケル合金シリサイド膜に対して、フラッシュランプアニール又はレーザアニールを行う工程とを有する半導体装置の製造方法が提供される。
【００２２】
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、前記ニッケル合金膜のうちの未反応の部分を除去する工程と、フラッシュランプアニール又レーザアニールを行うことにより、前記ソース／ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程とを有する半導体装置の製造方法が提供される。
【００２３】
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化してニッケル合金膜を形成する工程と、熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程とを有する半導体装置の製造方法が提供される。
【００２４】
また、本発明の更に他の観点によれば、半導体基板上に、金属シリサイド膜を形成する工程と、前記金属シリサイド膜が形成された半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記金属シリサイド膜に達する開口部を形成する工程と、前記開口部内に、ＴｉＣｌ４ガスを原料ガスとして用いたＣＶＤ法によりＴｉ膜を形成する工程と、前記Ｔｉ膜上に、ＭＯＣＶＤ法によりＴｉＮ膜を形成する工程と、前記Ｔｉ膜と前記ＴｉＮ膜とから成るバリアメタルが形成された前記開口部内に、コンタクトプラグを埋め込む工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００２５】
本発明によれば、シリコンを含む半導体層上に、ニッケルプラチナ膜を形成し、熱処理を行うことにより、ニッケルプラチナ膜と半導体層の上部とを反応させ、半導体層上に、ニッケルプラチナシリサイド膜を形成し、過酸化水素を含む７１℃以上の薬液を用いて、ニッケルプラチナ膜のうちの未反応の部分を選択的に除去するので、王水を用いることなくニッケルプラチナ膜のうちの未反応の部分を選択的に除去することができるとともに、プラチナの残滓が半導体基板上に付着するのを防止することができる。
【００２６】
また、本発明によれば、半導体基板上に、ゲート電極及びソース／ドレイン拡散層を覆うようにニッケル合金膜を形成し、フラッシュランプアニール又はレーザアニールを行うことにより、ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成するので、シリサイド化されたソース／ドレイン拡散層のシート抵抗及びそのばらつきを低減するとともに、接合リーク電流を低減することができる。
【００２７】
また、本発明によれば、半導体基板上に、ゲート電極及びソース／ドレイン拡散層を覆うようにニッケル合金膜を形成し、熱処理を行うことにより、ニッケル合金膜とソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成し、ニッケル合金膜のうちの未反応の部分を除去し、フラッシュランプアニール又はレーザアニールを行うことにより、ニッケル合金シリサイド膜とソース／ドレイン拡散層の上部とを更に反応させるので、シリサイド化されたソース／ドレイン拡散層のシート抵抗及びそのばらつきを低減するとともに、接合リーク電流を低減することができる。
【００２８】
また、本発明によれば、ニッケル合金膜とソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成し、ニッケル合金膜のうちの未反応の部分を除去した後に、フラッシュランプアニール又レーザアニールを行うことにより、ソース／ドレイン拡散層のゲート電極側の端部に導入されたドーパント不純物を活性化するので、接合深さが深くなるのを防止しつつ、ドーパント不純物の活性化率を向上することができる。したがって、本発明によれば、トランジスタの駆動電流を増加することができる。
【００２９】
また、本発明によれば、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成し、フラッシュランプアニール又はレーザアニールを行うことにより、金属積層膜を合金化してニッケル合金膜を形成するので、金属積層膜と下地層との反応を抑制しつつ、金属積層膜を合金化してニッケル合金膜を形成することができる。しかも、本発明によれば、高価で作製が困難なニッケル合金のスパッタターゲットを用いる必要がないため、安価にニッケル合金膜を形成することができる。
【００３０】
また、本発明によれば、金属シリサイド膜に達する開口部内に、ＴｉＣｌ４ガスを原料ガスとして用いたＣＶＤ法によりＴｉ膜を形成し、Ｔｉ膜上に、ＭＯＣＶＤ法によりＴｉＮ膜を形成し、Ｔｉ膜とＴｉＮ膜とから成るバリアメタルが形成された開口部内に、コンタクトプラグを埋め込むので、バリアメタルを形成する際に、金属シリサイド膜が加熱される最大温度を６５０℃以下にすることができる。したがって、本発明によれば、コンタクト抵抗を低減するとともに、コンタクト抵抗のばらつきを低減することができる。
【発明を実施するための最良の形態】
【００３１】
［第１実施形態］
本発明による半導体装置の製造方法の説明に先立ち、ニッケルプラチナ（ＮｉＰｔ）膜を用いたシリサイド化プロセスについて図４７乃至図４９を用いて説明する。
【００３２】
図４７及び図４８は提案されている半導体装置の製造方法（その１）を示す工程断面図である。
【００３３】
まず、シリコン基板２００上に、通常のＭＯＳトランジスタの製造方法を用いて、ゲート電極２０６と、ソース／ドレイン拡散層２１４とを有するＭＯＳトランジスタ２１６を形成する。
【００３４】
図４７（ａ）は、シリコン基板２００上に、ＭＯＳトランジスタが形成された状態を示している。図示するように、シリコン基板２００には、素子分離領域２０２により素子領域が画定されている。素子領域が画定されたシリコン基板２００上には、ゲート絶縁膜２０４を介して、ポリシリコン膜より成るゲート電極２０６が形成されている。ゲート電極２０６の側壁部には、サイドウォール絶縁膜２０８が形成されている。ゲート電極２０６の両側のシリコン基板２００内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域２１０と、深い不純物拡散領域２１２とにより構成されるソース／ドレイン拡散層２１４が形成されている。こうして、シリコン基板２００上に、ゲート電極２０６と、ソース／ドレイン拡散層２１４とを有するＭＯＳトランジスタ２１６が形成されている。
【００３５】
次いで、全面に、例えばスパッタ法により、ＮｉＰｔ膜２１８を形成する（図４７（ｂ）参照）。
【００３６】
次いで、ＮｉＰｔ膜２１８上に、例えばスパッタ法により、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜等より成る保護膜２２０を形成する（図４７（ｃ）参照）。尚、この保護膜の形成はシリサイド形成に必須ではないので、必要に応じて行う。
【００３７】
次いで、シリサイド化のための熱処理として、例えばＲＴＡ（Rapid Thermal Annealing）法による熱処理を行う。これにより、ＮｉＰｔ膜２１８のうちの下層側の部分中のＮｉＰｔとゲート電極２０６のうちの上層側の部分中のＳｉとを反応させ、ＮｉＰｔ膜２１８のうちの下層側の部分中のＮｉＰｔとソース／ドレイン拡散層２１４のうちの上層側の部分中のＳｉとを反応させる。
【００３８】
このシリサイド化反応において、熱処理の初期の段階ではダイニッケルプラチナシリサイド（Ｎｉ２（Ｐｔ）Ｓｉ）相のニッケルプラチナシリサイド膜が形成され、最終的には、ニッケルプラチナモノシリサイド（Ｎｉ（Ｐｔ）Ｓｉ）相のニッケルプラチナシリサイド膜が形成される。
【００３９】
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、ゲート電極２０６上にＮｉ（Ｐｔ）Ｓｉ膜２２４ａを形成し、ソース／ドレイン拡散層２１４上にＮｉ（Ｐｔ）Ｓｉ膜２２４ｂを形成する（図４８（ａ）参照）。
【００４０】
次いで、王水を用いたウェットエッチングにより、保護膜２２０及びＮｉＰｔ膜２１８のうちの未反応の部分をそれぞれ選択的に除去する（図４８（ｂ）参照）。
【００４１】
こうして、ゲート電極２０６上にＮｉ（Ｐｔ）Ｓｉ膜２２４ａが形成され、ソース／ドレイン拡散層２１４上にＮｉ（Ｐｔ）Ｓｉ膜２２４ｂが形成される。
【００４２】
また、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて、２段階の熱処理によりシリサイド化を行うことも提案されている。図４９は提案されている半導体装置の製造方法（その２）を示す工程断面図である。
【００４３】
まず、図４７（ａ）乃至図４７（ｃ）に示す場合と同様にして、ＭＯＳトランジスタ２１６が形成されたシリコン基板２００上に、ＮｉＰｔ膜２１８及び保護膜２２０をそれぞれ形成する。
【００４４】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法による熱処理を行う。これにより、ＮｉＰｔ膜２１８のうちの下層側の部分中のＮｉＰｔとゲート電極２０６のうちの上層側の部分中のＳｉとを反応させ、ＮｉＰｔ膜２１８のうちの下層側の部分中のＮｉＰｔとソース／ドレイン拡散層２１４のうちの上層側の部分中のＳｉとを反応させる。
【００４５】
ここで、第１回目の熱処理の条件を適宜設定することにより、ゲート電極２０６上にＮｉ２（Ｐｔ）Ｓｉ膜２２２ａを形成し、ソース／ドレイン拡散層２１４上にＮｉ２（Ｐｔ）Ｓｉ膜２２２ｂを形成する（図４９（ａ）参照）。
【００４６】
次いで、王水を用いたウェットエッチングにより、保護膜２２０及びＮｉＰｔ膜２１８のうちの未反応の部分をそれぞれ選択的に除去する（図４９（ｂ）参照）。
【００４７】
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法による熱処理を行う。これにより、Ｎｉ２（Ｐｔ）Ｓｉ膜２２２ａ中のＮｉ２（Ｐｔ）Ｓｉとゲート電極２０６のうちの上層側の部分中のＳｉとを反応させ、Ｎｉ２（Ｐｔ）Ｓｉ膜２２２ｂ中のＮｉ２（Ｐｔ）Ｓｉとソース／ドレイン拡散層２１４のうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極２０６上にＮｉ（Ｐｔ）Ｓｉ膜２２４ａが形成され、ソース／ドレイン拡散層２１４上にＮｉ（Ｐｔ）Ｓｉ膜２２４ｂが形成される（図４９（ｃ）参照）。
【００４８】
このように、２段階の熱処理を行う場合には、第１回目の熱処理によりＮｉ２（Ｐｔ）Ｓｉ膜２２２ａ、２２２ｂが形成され、ＮｉＰｔ膜２１８のうちの未反応部分を除去した後の第２回目の熱処理によりＮｉ（Ｐｔ）Ｓｉ膜２２４ａ、２２４ｂが形成される。
【００４９】
上述のように、提案されている半導体装置の製造方法では、ニッケルプラチナ膜のうちの未反応部分を除去するために王水が用いられていた。しかしながら、王水は腐食性が強いため、未反応のニッケルプラチナ膜を王水を用いて除去する場合には、王水に対応した特別な薬液処理装置や廃液処理設備が必要であった。
【００５０】
本願発明者らは、鋭意検討した結果、王水を用いることなく、ニッケルプラチナ膜のうちの未反応の部分を選択的に除去しうる半導体装置の製造方法を想到した。以下、第１乃至第３実施形態において、王水を用いることなく、ニッケルプラチナ膜のうちの未反応の部分を選択的に除去しうる本発明による半導体装置の製造方法について詳述する。
【００５１】
まず、本発明の第１実施形態による半導体装置の製造方法について図１乃至図１４を用いて説明する。図１乃至図３及び図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図４は、本実施形態による半導体装置の製造方法においてＮｉＰｔ膜のうちの未反応の部分を除去した後のＮｉ（Ｐｔ）Ｓｉ膜のＳＥＭ（Scanning Electron Microscope）像を示す平面図である。図５は、比較的低温なＨＰＭ液によりＮｉＰｔ膜のうちの未反応の部分を除去した後のＮｉ（Ｐｔ）Ｓｉ膜のＳＥＭ像を示す平面図である。図６は、溶液中のＳｉ等の材料のゼータ電位と溶液のｐＨとの関係を示すグラフである。図７は、Ｐｔの残滓が付着するメカニズムを示す概略断面図である。図８は、本発明の原理を示す概略断面図である。図９は、過酸化水素を含む薬液の温度と基板表面に付着したＰｔパーティクル数との関係を示すグラフである。図１０は、過酸化水素を含む薬液に基板を浸漬する時間と基板表面に付着したＰｔパーティクル数との関係を示すグラフである。図１１は、ＳＰＭ薬液槽のライフタイムと基板表面に付着したＰｔパーティクル数との関係を示すグラフである。図１３は、本実施形態による半導体装置の製造方法の評価結果を示すグラフである。
【００５２】
まず、所定の導電型のウェル（図示せず）が形成されたシリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン酸化膜より成る素子分離領域１２を形成する。素子分離領域１２により、ＭＯＳトランジスタが形成される素子領域が画定される。
【００５３】
次いで、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜より成るゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜１４の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
【００５４】
次いで、全面に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚１００ｎｍのポリシリコン膜１６を形成する。
【００５５】
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜１６に導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。
【００５６】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜１６をパターニングし、ポリシリコン膜より成るゲート電極１６を形成する（図１（ａ）参照）。
【００５７】
次いで、ゲート電極１６をマスクとして、例えばイオン注入法により、ゲート電極１６の両側のシリコン基板１０にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域２０が形成される（図１（ｂ）参照）。
【００５８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜１８を形成する。
【００５９】
次いで、例えばＲＩＥ（Reactive Ion etching）法により、シリコン酸化膜１８を異方性エッチングする。これにより、ゲート電極１６の側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜１８が形成される（図１（ｃ）参照）。なお、ここではサイドウォール絶縁膜１８の材料としてシリコン酸化膜を用いたが、サイドウォール絶縁膜１８の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
【００６０】
次いで、ゲート電極１６及びサイドウォール絶縁膜１８をマスクとして、例えばイオン注入法により、ゲート電極１６及びサイドウォール絶縁膜１８の両側のシリコン基板１０にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を８ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域２２が形成される。
【００６１】
次いで、所定の熱処理を行うことにより、不純物拡散領域２０、２２に導入されたドーパント不純物を活性化する。
【００６２】
こうして、ゲート電極１６の両側のシリコン基板１０内に、エクステンション領域、すなわち、浅い不純物拡散領域２０と、深い不純物拡散領域２２とにより構成されるソース／ドレイン拡散層２４が形成される（図２（ａ）参照）。
【００６３】
こうして、シリコン基板１０上に、ゲート電極１６と、ソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６が形成される。
【００６４】
次いで、例えば希フッ酸処理により、ゲート電極１６の表面及びソース／ドレイン拡散層２４の表面に形成されている自然酸化膜を除去する。
【００６５】
次いで、全面に、例えばプラチナ（Ｐｔ）が添加されたニッケル（Ｎｉ）ターゲットを用いたスパッタ法により、例えば膜厚５〜３０ｎｍのＮｉＰｔ膜２８を形成する（図２（ｂ）参照）。ターゲットにおけるＰｔの組成比は、例えば１〜１０原子％（ａｔｏｍ％）とする。このようなターゲットを用いてＮｉＰｔ膜２８を形成すると、ＮｉＰｔ膜２８におけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％程度となる。
【００６６】
次いで、ＮｉＰｔ膜２８上に、例えばスパッタ法により、例えば膜厚５〜３０ｎｍのＴｉＮ膜より成る保護膜３０を形成する（図２（ｃ）参照）。保護膜３０は、ＮｉＰｔ膜２８の酸化を防止するためのものである。また、保護膜３０は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜３０は、ＴｉＮ膜に限定されるものではない。保護膜３０として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
【００６７】
次いで、シリサイド化のための熱処理として、例えばＲＴＡ法による熱処理を行う。これにより、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６の上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４の上部のＳｉとを反応させる。
【００６８】
このシリサイド化反応において、熱処理の初期の段階ではＮｉ２（Ｐｔ）Ｓｉ相のニッケルプラチナシリサイド膜が形成され、最終的には、Ｎｉ（Ｐｔ）Ｓｉ相のニッケルプラチナシリサイド膜が形成される。
【００６９】
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、ゲート電極１６上にＮｉ（Ｐｔ）Ｓｉ膜３４ａを形成し、ソース／ドレイン拡散層２４上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂを形成する（図３（ａ）参照）。熱処理条件は、例えば３００〜５００℃、３０秒間とする。
【００７０】
次いで、過酸化水素を含む比較的高温の薬液を用いたウェットエッチングにより、保護膜３０及びＮｉＰｔ膜２８のうちの未反応の部分をそれぞれ選択的に除去する（図３（ｂ）参照）。本実施形態では、過酸化水素を含む比較的高温の薬液を用いるため、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に、Ｓｉの酸化膜が形成されると考えられる。本実施形態においてＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に形成されるＳｉの酸化膜については、後に詳述することとする。
【００７１】
過酸化水素を含む薬液としては、例えば、硫酸と過酸化水素とが混合されて成る薬液である硫酸過水（ＳＰＭ液：Sulfuric acid - Hydrogen Peroxide Mixture）を用いる。ＳＰＭ液における硫酸の重量パーセント濃度は例えば５０〜９５％とし、ＳＰＭ液における過酸化水素の重量パーセント濃度は例えば５〜５０％とする。
【００７２】
また、ＳＰＭ液に代えて、塩酸と過酸化水素と水とが混合されて成る薬液である塩酸過水（ＨＰＭ液：Hydrochloric acid - Hydrogen Peroxide Mixture）を用いてもよい。ＨＰＭ液における塩酸の重量パーセント濃度は例えば０．１〜２５％とし、ＨＰＭ液における過酸化水素の重量パーセント濃度は例えば０．１〜２５％とし、ＨＰＭ液における水の重量パーセント濃度は例えば５０〜９９．８％とする。
【００７３】
また、ＳＰＭ液に代えて、アンモニアと過酸化水素と水とが混合されて成る薬液であるアンモニア過水（ＡＰＭ液：Ammonia - Hydrogen Peroxide Mixture）を用いてもよい。ＡＰＭ液におけるアンモニア（ＮＨ４ＯＨ）の重量パーセント濃度は例えば０．１〜２５％のとし、ＡＰＭ液における過酸化水素の重量パーセント濃度は例えば０．１〜２５％とし、ＡＰＭ液における水の重量パーセント濃度は例えば５０〜９９．８％とする。
【００７４】
薬液の温度は、例えば７１〜１５０℃と比較的高い温度に設定する。なお、薬液の温度を７１〜１５０℃に設定する理由については、後に詳述することにする。ＮｉＰｔ膜２８をエッチング除去するために基板を薬液に浸漬する時間は、例えば１２〜６０分に設定する。
【００７５】
このように、本実施形態による半導体装置の製造方法は、過酸化水素を含む比較的高温の薬液を用いて、ＮｉＰｔ膜２８の未反応の部分を除去することに主たる特徴がある。
【００７６】
図４（ａ）乃至図４（ｃ）は、本実施形態による半導体装置の製造方法においてＮｉＰｔ膜のうちの未反応の部分を除去した後のＮｉ（Ｐｔ）Ｓｉ膜のＳＥＭ像を示す平面図である。ＮｉＰｔ膜の除去には、８０℃のＳＰＭ液を用いている。図４（ａ）乃至図４（ｃ）において、色調の暗い領域はシリコン酸化膜より成る素子分離領域であり、色調の明るい領域はＮｉ（Ｐｔ）Ｓｉ膜が形成されたポリシリコン膜より成るゲート電極又は素子領域のシリコン基板である。
【００７７】
図４（ａ）乃至図４（ｃ）に示すＳＥＭ像から明らかなように、本実施形態による半導体装置の製造方法では、シリコン基板上及びゲート電極上にＰｔの残滓が生じることなく、ＮｉＰｔ膜のうちの未反応の部分が除去されている。
【００７８】
これに対して、図５（ａ）乃至図５（ｇ）は、比較的低温なＨＰＭ液を用いたウェットエッチングによりＮｉＰｔ膜のうちの未反応の部分を除去した後のＮｉ（Ｐｔ）Ｓｉ膜のＳＥＭ像を示す平面図である。ＮｉＰｔ膜の除去には、６５℃のＨＰＭ液を用いている。図５（ａ）乃至図５（ｇ）において、色調の暗い領域はシリコン酸化膜より成る素子分離領域であり、色調の明るい領域はＮｉ（Ｐｔ）Ｓｉ膜が形成されたポリシリコン膜より成るゲート電極又は素子領域のシリコン基板である。
【００７９】
図５（ａ）乃至図５（ｃ）は、それぞれ図４（ａ）乃至図４（ｃ）に示す本実施形態による場合と対応する領域のＳＥＭ像を示している。図５（ａ）乃至図５（ｃ）と図４（ａ）乃至図４（ｃ）との比較から明らかなように、ＮｉＰｔ膜の除去に６５℃のＨＰＭ液を用いた場合には、本実施形態による場合には生じなかったＰｔの残滓が生じている。
【００８０】
図５（ｄ）乃至図５（ｇ）は、Ｐｔの残滓を拡大したＳＥＭ像を示している。これらＳＥＭ像中に矢印で示すように、Ｎｉ（Ｐｔ）Ｓｉ膜が形成されたゲート電極上及び素子領域のシリコン基板上に、Ｐｔの残滓が生じている。
【００８１】
ここで、図５に示すようにＰｔの残滓が付着するメカニズムを説明するとともに、このようなＰｔの残滓を生じることなくＮｉＰｔ膜を除去することができる本発明の原理について図６乃至図８を用いて説明する。
【００８２】
未反応のＮｉＰｔ膜が除去されたシリコン基板の表面には、シリコン酸化膜、シリコン窒化膜、ポリシリコン膜、シリコン基板、Ｎｉ（Ｐｔ）Ｓｉ膜等が混在している。
【００８３】
図６は、溶液中のＳｉ等の材料のゼータ電位と溶液のｐＨとの関係を示すグラフであり、M. Itanoらによって報告されたものである（M. Itano et al, J. Electrochem. Soc., Volume 142, Issue 3, pp. 971-978 (1995)を参照）。
【００８４】
上記組成比を有するＳＰＭ液やＨＰＭ液のｐＨは、４以下である。図６に示すグラフから分かるように、ＳＰＭ液中やＨＰＭ液中では、ＳｉＯ２、Ｓｉ３Ｎ４がプラスのゼータ電位を有するのに対し、Ｓｉがマイナスのゼータ電位を有する。シリサイドは、Ｓｉ上に形成されるものであるため、Ｓｉと同様にマイナスのゼータ電位を有する。
【００８５】
他方、酸性薬液によりＮｉＰｔ膜を除去した際に酸性薬液中に存在するＰｔ微粒子は、プラスに帯電する。
【００８６】
図７は、低温の酸性薬液によりＮｉＰｔ膜を除去した際における酸性溶液中でのシリコン基板の表面の帯電状態を示している。
【００８７】
図示するように、酸性薬液３６中においては、ＳｉＯ２より成る素子分離領域１２の表面、及びＳｉＯ２より成るサイドウォール絶縁膜１８の表面は、それぞれプラスに帯電している。これに対し、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａの表面、及びＮｉ（Ｐｔ）Ｓｉ膜３４ｂの表面は、それぞれマイナスに帯電している。また、酸性薬液３６中に存在するＰｔ微粒子３８は、プラスに帯電している。
【００８８】
このため、プラスに帯電したＰｔ微粒子３８が、クーロン引力により、マイナスに帯電したＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂに引き寄せられる。こうして、Ｐｔの残滓が、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ上に付着する。図５に示すＳＥＭ像において、シリコン酸化膜より成る素子分離領域と比較して、Ｎｉ（Ｐｔ）Ｓｉ膜が形成されたゲート電極上及び素子領域のシリコン基板上に多く観察されるのは、このようにクーロン引力に起因してＰｔの残滓が付着しているためである。
【００８９】
これに対して、本実施形態では、過酸化水素を含む比較的高温の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を除去する。
【００９０】
図８は、過酸化水素を含む比較的高温の酸性薬液を用いて未反応のＮｉＰｔ膜を除去した際における酸性溶液中でのシリコン基板の表面の帯電状態を示している。
【００９１】
図示するように、酸性薬液４０中においては、ＳｉＯ２より成る素子分離領域１２の表面、及びＳｉＯ２より成るサイドウォール絶縁膜１８の表面は、それぞれプラスに帯電している。
【００９２】
また、本実施形態では、未反応のＮｉＰｔ膜を除去する際に用いられる酸性溶液４０が比較的高温であるため、酸性薬液４０に含まれる過酸化水素によって、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面にはＳｉの酸化膜が形成されていると考えられる。Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に形成されたＳｉの酸化膜は、酸性溶液４０中において、プラスに帯電する。
【００９３】
このように、本実施形態では、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面には、Ｐｔ微粒子３８と同じくプラスに帯電したＳｉの酸化膜が形成されていると考えられる。したがって、クーロン斥力により、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面へのＰｔ微粒子３８の付着が阻害されると考えられる。
【００９４】
また、酸性溶液４０は比較的高温に設定されているため、Ｐｔ微粒子３８の熱拡散が増大する。このように、Ｐｔ微粒子３８の熱拡散が増大することによっても、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面へのＰｔ微粒子３８の付着が阻害される。
【００９５】
なお、過酸化水素を含む薬液として比較的高温のＡＰＭ液を用いる場合は、上記図８に示すＳＰＭ液、ＨＰＭ液を用いる場合とは異なるメカニズムにより、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面へのＰｔ微粒子の付着が阻害される。すなわち、ＡＰＭ液はアルカリ性であるため、ＡＰＭ液中においては、シリコン酸化膜、シリコン窒化膜、ポリシリコン膜、シリコン基板、Ｎｉ（Ｐｔ）Ｓｉ膜の電位はマイナスとなる。また、ＡＰＭ液中に存在するＰｔ微粒子もマイナスに帯電する。このような帯電状態により生じるクーロン斥力により、Ｎｉ（Ｐｔ）Ｓｉ膜の表面へのＰｔ微粒子の付着が阻害される。
【００９６】
なお、ＨＰＭ液とＳＰＭ液との比較では、ＨＰＭ液の方がＳＰＭ液よりもＮｉＰｔ膜を除去する能力が高い。
【００９７】
このように、本実施形態では、過酸化水素を含む比較的高温の薬液を用いて未反応のＮｉＰｔ膜２８を除去するため、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ上へのＰｔの残滓の付着が阻害される。
【００９８】
次に、未反応のＮｉＰｔ膜を除去するための薬液処理における諸条件について図９、図１０、及び図１１を用いて説明する。
【００９９】
まず、過酸化水素を含む薬液の温度について図９を用いて説明する。
【０１００】
図９は、過酸化水素を含む薬液の温度と基板表面に付着したＰｔパーティクル数との関係を示すグラフである。図９では、試料として、シリコン基板上に形成した熱酸化膜上にＮｉＰｔ膜を堆積したものを用いた。この試料について、過酸化水素を含む薬液としてＳＰＭ液を用いてＮｉＰｔ膜を除去し、この際に基板表面に付着したＰｔパーティクル数を測定した。基板を薬液に浸漬する時間は６０分、硫酸重量パーセント濃度は約８０％とした。尚、この硫酸重量パーセント濃度については、後述する。
【０１０１】
図９に示すグラフから明らかなように、過酸化水素を含む薬液の温度を７１℃以上に設定することにより、Ｐｔパーティクルの基板表面への付着を十分に抑制することができる。グラフでは、薬液温度７０℃の場合のＰｔパーティクル数を１００個までしか表示していないが、実際には数万個のＰｔパーティクルが基板表面に付着した。
【０１０２】
なお、過酸化水素を含む薬液の温度は、１５０℃以下に設定することが望ましい。これは、過酸化水素の沸点が１５１．４℃であり、薬液に混合された過酸化水素が沸騰して薬液から失われるのを防止するためである。
【０１０３】
次に、過酸化水素を含む薬液にＮｉＰｔ膜を除去するために基板を浸漬する時間について図１０を用いて説明する。
【０１０４】
図１０は、過酸化水素を含む薬液に基板を浸漬する時間と基板表面に付着したＰｔパーティクル数との関係を示すグラフである。図１０では、試料として、図９と同様に、シリコン基板上に形成した熱酸化膜上にＮｉＰｔ膜を堆積したものを用いた。この試料について、過酸化水素を含む薬液としてＳＰＭ液を用いてＮｉＰｔ膜を除去し、この際に基板表面に付着したＰｔパーティクル数を測定した。測定は、薬液温度を８０℃に設定し、浸漬時間を１２分、３０分、５０分，６０分とした場合と、薬液温度を８５℃に設定し、浸漬時間を１２分、３０分とした場合とについて行った。尚、硫酸重量パーセント濃度は約８０％とした。
【０１０５】
図１０に示すグラフから明らかなように、浸漬時間が１２分と比較的短い場合には、薬液温度を８０℃、８５℃に設定したいずれの場合にも、多くのＰｔパーティクルが基板表面に付着している。なお、グラフでは、浸漬時間１２分の場合のＰｔパーティクル数を４０個までしか表示していないが、薬液温度を８０℃、８５℃に設定したいずれの場合にも、実際には数万個のＰｔパーティクルが基板上に付着した。
【０１０６】
これに対して、浸漬時間が３０分の場合には、薬液温度を８０℃に設定した場合には多くのＰｔパーティクルが基板表面に付着したが、薬液温度を８５℃に設定した場合にはＰｔパーティクルの基板表面への付着が十分に抑制されている。従って、８５℃に設定した場合に、浸漬時間５０分以上で基板表面への付着が抑制される事は明らかであるので、測定は行っていない。
【０１０７】
さらに、薬液温度を８０℃に設定し、浸漬時間が５０分以上の場合には、Ｐｔパーティクルの基板表面への付着が十分に抑制されている。このように、過酸化水素を含む薬液の温度に応じて、基板を薬液に浸漬する時間を例えば３０分以上に適宜設定することにより、Ｐｔパーティクルの基板表面への付着を十分に抑制することができる。
【０１０８】
なお、図９及び図１０ではＳＰＭ液を用いてＮｉＰｔ膜を除去した場合について示したが、ＨＰＭ液、ＡＰＭ液を用いてＮｉＰｔ膜を除去する場合も、ＳＰＭ液を用いる場合と同様に、薬液温度を７１℃以上に設定することにより、Ｐｔパーティクルの基板表面への付着を十分に抑制することができる。
【０１０９】
次にＳＰＭ薬液槽のライフタイムと硫酸重量パーセント濃度、基板表面に付着したＰｔパーティクル数との関係を図１１を用いて説明する。
【０１１０】
ＳＰＭ薬液槽を高温放置すると揮発等により硫酸重量パーセント濃度が少しづつ減少していく。尚、過水は揮発しやすいため、定期的に槽へ補充されている。放置時間約３０分、即ち液体混合直後と、放置時間約７００分の硫酸濃度を滴定法によって測定した結果、それぞれ硫酸重量パーセント濃度が８０．１％、７０．４％であった。ここで、ＳＰＭは硫酸と過水の混合液であるので、滴定法による測定から求められた硫酸重量パーセント濃度から単純に計算すると硫酸重量パーセント濃度約８０％の場合、過水重量パーセント濃度は約２０％と近似でき、硫酸重量パーセント濃度が約７０％の場合、過水重量パーセント濃度は約３０％と近似できる。
【０１１１】
次に、薬液温度を８０℃に設定し、浸漬時間を１２分とし、薬液放置時間３０分と６５０分、すなわち上記滴定法による硫酸重量パーセント濃度約７０％と８０％の場合でのＰｔパーティクル数を図１１に示す。薬液放置時間３０分では多くのＰｔパーティクルが基板表面に付着したが、薬液放置時間を６５０分とした場合にはＰｔパーティクルの基板表面への付着が十分に抑制されている。つまり、滴定法による測定結果から過水重量パーセント濃度が高い方が、パーティクル抑制効果が高いことを示している。このように、過酸化水素を含む薬液の温度、基板を薬液に浸漬する時間に応じて、例えば、硫酸過水混合溶液における硫酸重量パーセント濃度を８０％以下に適宜設定することにより、Ｐｔパーティクルの基板表面への付着を十分に抑制することができる。
【０１１２】
こうして、Ｐｔの残滓が生じるのを防止しつつ、ＮｉＰｔ膜２８のうちの未反応の部分が除去される（図３（ｂ）参照）。ＮｉＰｔ膜２８を除去した後のＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面には、上述のように、Ｓｉの酸化膜が形成されていると考えられる。
【０１１３】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜４４を形成する。
【０１１４】
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば１ｎｍ以下で非常に薄膜であるため、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂとシリコン窒化膜４４との界面に存在すると考えられるが、透過型電子顕微鏡でも確認することは困難である。
【０１１５】
次いで、シリコン窒化膜４４上に、例えばプラズマＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜４６を形成する。
【０１１６】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６を平坦化する（図３（ｃ）参照）。
【０１１７】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜４６及びシリコン窒化膜４４に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａに達するコンタクトホール４８ａ、及びＮｉ（Ｐｔ）Ｓｉ膜３４ｂに達するコンタクトホール４８ｂをそれぞれ形成する（図１２（ａ）参照）。
【０１１８】
次いで、コンタクトホール４８ａ、４８ｂが形成されたシリコン酸化膜４６上に、例えばスパッタ法により、例えば膜厚５ｎｍのチタン膜と例えば膜厚５ｎｍの窒化チタン膜とから成るバリアメタル５０を形成する。
【０１１９】
次いで、バリアメタル５０上に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのタングステン膜５２を形成する。
【０１２０】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６の表面が露出するまでタングステン膜５２及びバリアメタル５０を研磨する。こうして、コンタクトホール４８ａ、４８ｂ内に、バリアメタル５０及びタングステン膜５２より成るコンタクトプラグ５４ａ、５４ｂがそれぞれ形成される（図１２（ｂ）参照）。
【０１２１】
次いで、全面に、層間絶縁膜５６を形成する。
【０１２２】
次いで、例えばダマシン法により、層間絶縁膜５６に埋め込まれ、コンタクトプラグ５４ａ、５４ｂに接続された配線層５８を形成する（図１２（ｃ）参照）。
【０１２３】
（評価結果）
本実施形態による半導体装置の製造方法の評価結果について図１３を用いて説明する。
【０１２４】
本実施形態による半導体装置の製造方法により製造されたＭＯＳトランジスタについて、ゲート・ソース間のリーク電流を測定した。
【０１２５】
図１３は、リーク電流を測定した結果を示すグラフであり、以下に述べる実施例１、２、比較例１〜４の場合について、複数のサンプルのリーク電流を測定し、その累積確率をプロットしたものである。グラフの横軸はリーク電流を示し、縦軸は累積確率を示している。
【０１２６】
図１３中△印で示すプロットは、実施例１、すなわち本実施形態による半導体装置の製造方法により半導体装置を製造した場合の測定結果を示している。実施例１では、８０℃、硫酸重量パーセント濃度約７０％のＳＰＭ液により浸漬時間１２分にて未反応のＮｉＰｔ膜を除去した。
【０１２７】
図１３中▲印で示すプロットは、実施例２の場合の測定結果を示している。実施例２では、実施例１とは別のウェーハから製造されたサンプルを用意し、実施例１と同様にして未反応のＮｉＰｔ膜を除去した。
【０１２８】
図１３中○印で示すプロットは、６５℃のＨＰＭ液により浸漬時間１分にて未反応のＮｉＰｔ膜を除去した比較例１の場合の測定結果を示している。
【０１２９】
図１３中●印で示すプロットは、比較例２の場合の測定結果を示している。比較例２では、比較例１とは別のウェーハから製造されたサンプルを用意し、比較例１と同様にして未反応のＮｉＰｔ膜を除去した。
【０１３０】
図１３中□印で示すプロットは、６５℃のＨＰＭ液により浸漬時間３分にて未反応のＮｉＰｔ膜を除去した比較例３の場合の測定結果を示している。
【０１３１】
図１３中■印で示すプロットは、比較例４の場合の測定結果を示している。比較例４では、比較例３とは別のウェーハから製造されたサンプルを用意し、比較例３と同様にして未反応のＮｉＰｔ膜を除去した。
【０１３２】
図１３に示す各プロットの比較から明らかなように、実施例１、２の場合は、比較例１〜４の場合と比較して、リーク電流が極めて小さくなっている。実施例１、２の場合にリーク電流が極めて小さくなっているのは、Ｐｔの残滓が基板上に付着することなく未反応のＮｉＰｔ膜が除去されているためである。これに対して、比較例１〜４の場合には、未反応のＮｉＰｔ膜を除去した後にＰｔの残滓がソース・ドレイン間に付着し、この結果、実施例１、２の場合と比較してリーク電流が大きくなっている。
【０１３３】
このように、本実施形態によれば、過酸化水素を含む比較的高温の薬液を用いて、ＮｉＰｔ膜のうちの未反応の部分を除去するので、ニッケルプラチナシリサイド膜の表面に酸化膜が形成されると考えられる。このため、本実施形態によれば、薬液中においてプラチナ粒子と同じ極性に帯電する構成要素のみが、シリコン基板上に露出した状態となる。シリコン基板上に露出する構成要素とプラチナ粒子とが薬液中において同じ極性に帯電するため、本実施形態によれば、Ｐｔの残滓がシリコン基板上に付着するのを防止しつつ、ＮｉＰｔ膜のうちの未反応の部分を選択的に除去することができる。このように、本実施形態によれば、王水を用いることなくニッケルプラチナの未反応部分を選択的に除去しうるとともに、Ｐｔの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供することができる。
【０１３４】
（変形例）
本実施形態の変形例による半導体装置の製造方法について図１４を用いて説明する。図１４は本変形例による半導体装置の製造方法を示す工程断面図である。
【０１３５】
上記では、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて１段階の熱処理を行う場合について説明した。本変形例による半導体装置の製造方法は、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて２段階の熱処理を行うものである。
【０１３６】
まず、図１（ａ）乃至図２（ｃ）に示す場合と同様にして、ＭＯＳトランジスタ２６が形成されたシリコン基板１０上に、ＮｉＰｔ膜２８、保護膜３０を形成する。
【０１３７】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法による熱処理を行う。これにより、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６の上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４の上部分のＳｉとを反応させる。
【０１３８】
ここで、シリサイド化のための第１回目の熱処理の条件を適宜設定することにより、ゲート電極１６上にＮｉ２（Ｐｔ）Ｓｉ膜３２ａを形成し、ソース／ドレイン拡散層２４上にＮｉ２（Ｐｔ）Ｓｉ膜３２ｂを形成する（図１４（ａ）参照）。第１回目の熱処理の条件は、例えば２００〜４００℃、３０〜３００秒間とする。
【０１３９】
次いで、上記と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜３０及びＮｉＰｔ膜２８のうちの未反応の部分をそれぞれ選択的に除去する（図１４（ｂ）参照）。このとき、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂの表面には、比較的高温の薬液に含まれる過酸化水素によりＳｉの酸化膜が形成されると考えられる。
【０１４０】
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法による熱処理を行う。これにより、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａのＮｉ２（Ｐｔ）Ｓｉとゲート電極１６の上部のＳｉとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ｂのＮｉ２（Ｐｔ）Ｓｉとソース／ドレイン拡散層２４の上部のＳｉとを反応させる。
【０１４１】
ここで、シリサイド化のための第２回目の熱処理の条件を適宜設定することにより、ゲート電極１６上にＮｉ（Ｐｔ）Ｓｉ膜３４ａを形成し、ソース／ドレイン拡散層２４上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂを形成する（図１４（ｃ）参照）。すなわち、シリサイド化のための第２回目の熱処理により、ダイニッケルプラチナシリサイド相のニッケルプラチナシリサイド膜３２ａ、３２ｂをニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜３４ａ、３４ｂに変換する。第２回目の熱処理の条件は、例えば３００〜５００℃、３０秒間とする。
【０１４２】
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば１ｎｍ以下で非常に薄膜であるため、例えば透過型電子顕微鏡でもＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂと区別して認識することは困難である。
【０１４３】
こうして、２段階の熱処理により、ゲート電極１６上にＮｉ（Ｐｔ）Ｓｉ膜３４ａが形成され、ソース／ドレイン拡散層２４上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂが形成される。
【０１４４】
以後の工程は上記と同様であるので説明を省略する。
【０１４５】
本変形例のように、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて、２段階の熱処理を行うことにより、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成してもよい。
【０１４６】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図１５乃至図１８を用いて説明する。図１５乃至図１８は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【０１４７】
本実施形態による半導体装置の製造方法は、ＰＭＯＳトランジスタのチャネル領域に圧縮歪みを導入することに主な特徴がある。
【０１４８】
まず、図１（ａ）及び図１（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０に形成された素子分離領域１２により画定されたＮＭＯＳトランジスタ形成領域６０に、エクステンション領域を構成するｎ型の浅い不純物拡散層２０ｎまでを形成する。また、素子分離領域１２により画定されたＰＭＯＳトランジスタ形成領域６２に、エクステンション領域を構成するｐ型の浅い不純物拡散層２０ｐまでを形成する。
【０１４９】
図１５（ａ）は、ＮＭＯＳトランジスタ形成領域６０においてゲート電極１６ｎの両側のシリコン基板１０内にエクステンション領域を構成するｎ型の浅い不純物拡散層２０ｎが形成されており、ＰＭＯＳトランジスタ形成領域６２にゲート電極１６ｐの両側のシリコン基板１０内にエクステンション領域を構成するｐ型の浅い不純物拡散層２０ｐが形成されている状態を示している。
【０１５０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜６４を形成する。
【０１５１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜６６を形成する。
【０１５２】
次いで、例えばＲＩＥ法により、シリコン窒化膜６４及びシリコン酸化膜６６を異方性エッチングする。これにより、ゲート電極１６ｎ、１６ｐの側壁部分に、シリコン酸化膜６４とシリコン窒化膜６６とから成る２層構造のサイドウォール絶縁膜１８が形成される。
【０１５３】
次いで、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８をマスクとして、例えばイオン注入法により、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８の両側のシリコン基板１０にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用いる。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用いる。これにより、エクステンション領域２０ｎ、２０ｐを低抵抗化するための不純物拡散領域６８ｎ、６８ｐが形成される（図１５（ｂ）参照）。
【０１５４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜７０を形成する。
【０１５５】
次いで、例えばＲＩＥ法により、シリコン酸化膜７０を異方性エッチングする。これにより、サイドウォール絶縁膜１８の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜７０が更に形成される。
【０１５６】
次いで、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８、７０をマスクとして、例えばイオン注入法により、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８、７０の両側のシリコン基板１０にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用いる。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用いる。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域２２ｎ、２２ｐが形成される。
【０１５７】
次いで、所定の熱処理を行うことにより、不純物拡散領域２０ｎ、２０ｐ、６８ｎ、６８ｐ、２２ｎ、２２ｐに導入されたドーパント不純物を活性化する。
【０１５８】
こうして、ゲート電極１６ｎ、１６ｐの両側のシリコン基板１０内に、エクステンション領域、すなわち、浅い不純物拡散領域２０ｎ、２０ｐと、エクステンション領域２２ｎ、２２ｐを低抵抗化するための不純物拡散領域６８ｎ、６８ｐと、深い不純物拡散領域２２ｎ、２２ｐとにより構成されるソース／ドレイン拡散層２４ｎ、２４ｐが形成される（図１５（ｃ）参照）。
【０１５９】
この後、サイドウォール絶縁膜１８の外側に形成されているサイドウォール絶縁膜７０をエッチング除去する（図１６（ａ）参照）。
【０１６０】
こうして、ＮＭＯＳトランジスタ形成領域６０にＮＭＯＳトランジスタ２６ｎが形成され、ＰＭＯＳトランジスタ形成領域６２にＰＭＯＳトランジスタ２６ｐが形成される。
【０１６１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜７２を形成する。
【０１６２】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜７２をパターニングする。これにより、ＰＭＯＳトランジスタ形成領域６２上及びＰＭＯＳトランジスタ形成領域６２を画定する素子分離領域１２上のシリコン酸化膜７２を除去し、ＮＭＯＳトランジスタ形成領域６０上及びＮＭＯＳトランジスタ形成領域６０を画定する素子分離領域１２上にシリコン酸化膜７２を選択的に残存させる（図１６（ｂ）参照）。
【０１６３】
次いで、シリコン酸化膜７２をマスクとして、例えばＲＩＥ法により、シリコン酸化膜に対して高い選択比でシリコン基板１０をエッチングする。これにより、ゲート電極１６ｐ及びサイドウォール絶縁膜１８の両側のソース／ドレイン拡散層２４ｐ内に、例えば深さ５０ｎｍの凹部７４を形成する。このとき、ポリシリコン膜より成るゲート電極１６ｐの上部もエッチング除去される（図１６（ｃ）参照）。
【０１６４】
次いで、凹部７４等が形成されたシリコン基板１０の表面を、希フッ酸（例えば、ＨＦ：Ｈ２Ｏ＝５：１００）を用いて、例えば５秒間クリーニングする。この後、シリコン酸化膜７２をマスクとして、例えばＣＶＤ法により、ゲート電極１６ｐ上及び凹部７４内に、ドーパント不純物が導入されたシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ膜）７６ａ、７６ｂを選択的にエピタキシャル成長する。（図１７（ａ）参照）。ドーパント不純物としては、例えばボロンを用いる。Ｇｅの組成比Ｘは、０＜Ｘ＜１の範囲で適宜設定することができる。
【０１６５】
こうして、ＰＭＯＳトランジスタ形成領域６２において、ソース／ドレイン拡散層２４ｐの凹部７４内に、シリコンゲルマニウム膜７６ｂが埋め込まれる。また、ゲート電極１６ｐは、ポリシリコン膜上にシリコンゲルマニウム膜７６ａを有するものとして構成される。
【０１６６】
このように、本実施形態では、ＰＭＯＳトランジスタ２６ｐにおいて、ソース／ドレイン領域にＳｉ１−ＸＧｅＸ膜７６ｂが埋め込まれている。Ｓｉ１−ＸＧｅＸの格子定数がＳｉの格子定数より大きいため、ＰＭＯＳトランジスタ２６ｐのチャネル領域には圧縮歪みが加えられる。これにより、高いホール移動度が実現され、ＰＭＯＳトランジスタ２６ｐの動作速度の向上を図ることができる。
【０１６７】
次いで、ＮＭＯＳトランジスタ形成領域６０に形成されているシリコン酸化膜７２をエッチング除去する。
【０１６８】
次いで、例えばフッ酸処理により、ゲート電極１６ｎの表面、ソース／ドレイン拡散層２４ｎの表面、ゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの表面、及びソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの表面に形成されている自然酸化膜を除去する。
【０１６９】
次いで、全面に、例えばＰｔが添加されたＮｉターゲットを用いたスパッタ法により、例えば膜厚５〜３０ｎｍのＮｉＰｔ膜２８を形成する。ターゲットにおけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％とする。このようなターゲットを用いてＮｉＰｔ膜２８を形成すると、ＮｉＰｔ膜２８におけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％程度となる。
【０１７０】
次いで、ＮｉＰｔ膜２８上に、例えばスパッタ法により、例えば膜厚５〜３０ｎｍのＴｉＮ膜より成る保護膜３０を形成する（図１７（ｂ）参照）。保護膜３０は、ＮｉＰｔ膜２８の酸化を防止するためのものである。また、保護膜３０は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜３０は、ＴｉＮ膜に限定されるものではない。保護膜３０として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
【０１７１】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２００〜４００℃、３０〜３００秒間の熱処理を行う。
【０１７２】
第１回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、第１実施形態の変形例による半導体装置の製造方法と同様に、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｎの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ｂが形成される（図１７（ｃ）参照）。
【０１７３】
また、第１回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂが形成される（図１７（ｃ）参照）。
【０１７４】
次いで、第１実施形態による半導体装置の製造方法と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜３０及びＮｉＰｔ膜２８のうちの未反応の部分をそれぞれ選択的に除去する（図１８（ａ）参照）。過酸化水素を含む薬液としては、例えば、ＳＰＭ液を用いる。ＳＰＭ液における硫酸の重量パーセント濃度は例えば５０〜９５％とし、ＳＰＭ液における過酸化水素の重量パーセント濃度は例えば５〜５０％とする。また、ＳＰＭ液に代えて、ＨＰＭ液を用いてもよい。ＨＰＭ液における塩酸の重量パーセント濃度は例えば０．１〜２５％とし、ＨＰＭ液における過酸化水素の重量パーセント濃度は例えば０．１〜２５％とし、ＨＰＭ液における水の重量パーセント濃度は例えば５０〜９９．８％とする。また、ＳＰＭ液に代えて、ＡＰＭ液を用いてもよい。ＡＰＭ液におけるアンモニア（ＮＨ４ＯＨ）の重量パーセント濃度は例えば０．１〜２５％のとし、ＡＰＭ液における過酸化水素の重量パーセント濃度は例えば０．１〜２５％とし、ＡＰＭ液における水の重量パーセント濃度は例えば５０〜９９．８％とする。薬液の温度は、例えば７１〜１５０℃と比較的高い温度に設定する。ＮｉＰｔ膜２８をエッチング除去するために基板を薬液に浸漬する時間は、例えば１２〜６０分に設定する。
【０１７５】
このとき、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂの表面、及びＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａ、７８ｂの表面には、比較的高温の薬液に含まれる過酸化水素によりＳｉの酸化膜が形成されると考えられる。
【０１７６】
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば３００〜５００℃、３０秒間の熱処理を行う。
【０１７７】
第２回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、第１実施形態の変形例による半導体装置の製造方法と同様に、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａのＮｉ２（Ｐｔ）Ｓｉとゲート電極１６ｎの上部のＳｉとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ｂのＮｉ２（Ｐｔ）Ｓｉとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂが形成される（図１８（ｂ）参照）。
【０１７８】
また、第２回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ｂが形成される（図１８（ｂ）参照）。
【０１７９】
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば１ｎｍ以下で非常に薄膜であるため、例えば透過型電子顕微鏡でもＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａ、８０ｂと区別して認識することは困難である。
【０１８０】
以後、図３（ｃ）及び図１２に示す第１実施形態による半導体装置の製造方法と同様にしてコンタクトプラグ５４ａ、５４ｂ、配線層５８等を形成する。
【０１８１】
このように、本実施形態によれば、過酸化水素を含む比較的高温の薬液を用いて、ＮｉＰｔ膜のうちの未反応の部分を除去するので、Ｐｔの残滓を生じることなくＮｉＰｔ膜のうちの未反応の部分を選択的に除去することができる。これにより、ＭＯＳトランジスタのリーク電流を抑制し、ＭＯＳトランジスタの特性を向上することができる。
【０１８２】
（変形例）
本実施形態の変形例による半導体装置の製造方法について図１９を用いて説明する。図１９は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１８３】
上記では、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて２段階の熱処理を行う場合について説明した。本変形例による半導体装置の製造方法は、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて１回のみ熱処理を行うものである。
【０１８４】
まず、図１５（ａ）乃至図１７（ｂ）に示す場合と同様にして、ＮＭＯＳトランジスタ２６ｎ及びＰＭＯＳトランジスタ２６ｐが形成されたシリコン基板１０上に、ＮｉＰｔ膜２８、保護膜３０を形成する（図１９（ａ）参照）。
【０１８５】
次いで、シリサイド化のための熱処理として、例えばＲＴＡ法による熱処理を行う。
【０１８６】
これにより、ＮＭＯＳトランジスタ２６ｎについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｎの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。
【０１８７】
また、ＰＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。
【０１８８】
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、シリサイド化を最終的な段階まで進行させる。熱処理条件は、例えば３００〜５００℃、３０〜３００秒間とする。
【０１８９】
これにより、ＮＭＯＳトランジスタ２６ｎについては、ゲート電極１６ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａを形成し、ソース／ドレイン拡散層２４ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂを形成する（図１９（ｂ）参照）。
【０１９０】
また、ＰＭＯＳトランジスタ２６ｐについては、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａを形成し、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ｂを形成する（図１９（ｂ）参照）。
【０１９１】
次いで、上記と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜３０及びＮｉＰｔ膜２８のうちの未反応の部分をそれぞれ選択的に除去する（図１９（ｃ）参照）。
【０１９２】
以後の工程は上記と同様であるので説明を省略する。
【０１９３】
本変形例のように、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて、１回のみの熱処理を行うことにより、ＮＭＯＳトランジスタ２６ｎについてＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、ＰＭＯＳトランジスタ２６ｐについてＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａ、８０ｂを形成してもよい。
【０１９４】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図２０乃至図２２を用いて説明する。図２０乃至図２２は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【０１９５】
本実施形態による半導体装置の製造方法は、ＮＭＯＳトランジスタのチャネル領域に引っ張り歪みを導入することに主な特徴がある。
【０１９６】
まず、図１５（ａ）乃至図１６（ａ）に示す第２実施形態による半導体装置の製造方法と同様にして、ＮＭＯＳトランジスタ形成領域６０及びＰＭＯＳトランジスタ形成領域６２に、それぞれソース／ドレイン拡散層２４ｎ、２４ｐまでを形成する（図２０（ａ）参照）。
【０１９７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜８２を形成する。
【０１９８】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜８２をパターニングする。これにより、ＮＭＯＳトランジスタ形成領域６０上及びＮＭＯＳトランジスタ形成領域６０を画定する素子分離領域１２上のシリコン酸化膜８２を除去し、ＰＭＯＳトランジスタ形成領域６２上及びＰＭＯＳトランジスタ形成領域６２を画定する素子分離領域１２上にシリコン酸化膜８２を選択的に残存させる（図２０（ｂ）参照）。
【０１９９】
次いで、シリコン酸化膜８２をマスクとして、例えばＲＩＥ法により、シリコン酸化膜に対して高い選択比でシリコン基板１０をエッチングする。これにより、ゲート電極１６ｎ及びサイドウォール絶縁膜１８の両側のソース／ドレイン拡散層２４ｎ内に、例えば深さ５０ｎｍの凹部８４を形成する。このとき、ポリシリコン膜より成るゲート電極１６ｎの上部もエッチング除去される（図２０（ｃ）参照）。
【０２００】
次いで、凹部８４等が形成されたシリコン基板１０の表面を、希フッ酸（例えば、ＨＦ：Ｈ２Ｏ＝５：１００）を用いて、例えば５秒間クリーニングする。この後、シリコン酸化膜８２をマスクとして、例えばＣＶＤ法により、ゲート電極１６ｎ上及び凹部８４内に、ドーパント不純物が導入されたシリコンカーバイド膜（Ｓｉ１−ＸＣＸ膜）８６ａ、８６ｂを選択的にエピタキシャル成長する。（図２１（ａ）参照）。ドーパント不純物としては、例えばＰＨ３を用いる。Ｃの組成比Ｘは、０＜Ｘ＜１の範囲で適宜設定することができる。
【０２０１】
こうして、ＮＭＯＳトランジスタ形成領域６０において、ソース／ドレイン拡散層２４ｎの凹部８４内に、Ｓｉ１−ＸＣＸ膜８６ｂが埋め込まれる。また、ゲート電極１６ｎは、ポリシリコン膜上にＳｉ１−ＸＣＸ膜８６ａを有するものとして構成される。
【０２０２】
このように、本実施形態では、ＮＭＯＳトランジスタ２６ｎにおいて、ソース／ドレイン領域にＳｉ１−ＸＣＸ膜８６ｂが埋め込まれている。Ｓｉ１−ＸＣＸの格子定数がＳｉの格子定数より小さいため、ＮＭＯＳトランジスタ２６ｎのチャネル領域には引っ張り歪みが加えられる。これにより、高い電子移動度が実現され、ＮＭＯＳトランジスタ２６ｎの動作速度の向上を図ることができる。
【０２０３】
次いで、ＰＭＯＳトランジスタ形成領域６２に形成されているシリコン酸化膜８２をエッチング除去する。
【０２０４】
次いで、例えばフッ酸処理により、ゲート電極１６ｎのＳｉ１−ＸＣＸ膜８６ａの表面、ソース／ドレイン拡散層２４ｎの凹部８４内に埋め込まれたＳｉ１−ＸＣＸ膜８６ｂの表面、ゲート電極１６ｐの表面、及びソース／ドレイン拡散層２４ｐの表面に形成されている自然酸化膜を除去する。
【０２０５】
次いで、全面に、例えばＰｔが添加されたＮｉターゲットを用いたスパッタ法により、例えば膜厚５〜３０ｎｍのＮｉＰｔ膜２８を形成する。ターゲットにおけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％とする。このようなターゲットを用いてＮｉＰｔ膜２８を形成すると、ＮｉＰｔ膜２８におけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％程度となる。
【０２０６】
次いで、ＮｉＰｔ膜２８上に、例えばスパッタ法により、例えば膜厚５〜３０ｎｍのＴｉＮ膜より成る保護膜３０を形成する（図２１（ｂ）参照）。保護膜３０は、ＮｉＰｔ膜２８の酸化を防止するためのものである。また、保護膜３０は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜３０は、ＴｉＮ膜に限定されるものではない。保護膜３０として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
【０２０７】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２００〜４００℃、３０〜３００秒間の熱処理を行う。
【０２０８】
第１回目の熱処理により、ＮＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｎのＳｉ１−ＸＣＸ膜８６ａの上部のＳｉ１−ＸＣＸとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｎの凹部８４内に埋め込まれたＳｉ１−ＸＣＸ膜８６ｂの上部のＳｉ１−ＸＣＸとを反応させる。こうして、Ｓｉ１−ＸＣＸ膜８６ａ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＣＸ膜８８ａが形成され、Ｓｉ１−ＸＣＸ膜８６ｂ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＣＸ膜８８ｂが形成される（図２１（ｃ）参照）。
【０２０９】
また、第１回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、第１実施形態の変形例による半導体装置の製造方法と同様に、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｐの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｐの上部のＳｉとを反応させる。こうして、ゲート電極１６ｐ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ａが形成され、ソース／ドレイン拡散層２４ｐ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ｂが形成される（図２１（ｃ）参照）。
【０２１０】
次いで、第１実施形態による半導体装置の製造方法と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜３０及びＮｉＰｔ膜２８のうちの未反応の部分をそれぞれ選択的に除去する（図２２（ａ）参照）。過酸化水素を含む薬液としては、例えば、ＳＰＭ液を用いる。ＳＰＭ液における硫酸の重量パーセント濃度は例えば５０〜９５％とし、ＳＰＭ液における過酸化水素の重量パーセント濃度は例えば５〜５０％とする。また、ＳＰＭ液に代えて、ＨＰＭ液を用いてもよい。ＨＰＭ液における塩酸の重量パーセント濃度は例えば０．１〜２５％とし、ＨＰＭ液における過酸化水素の重量パーセント濃度は例えば０．１〜２５％とし、ＨＰＭ液における水の重量パーセント濃度は例えば５０〜９９．８％とする。また、ＳＰＭ液に代えて、ＡＰＭ液を用いてもよい。ＡＰＭ液におけるアンモニア（ＮＨ４ＯＨ）の重量パーセント濃度は例えば０．１〜２５％のとし、ＡＰＭ液における過酸化水素の重量パーセント濃度は例えば０．１〜２５％とし、ＡＰＭ液における水の重量パーセント濃度は例えば５０〜９９．８％とする。薬液の温度は、例えば７１〜１５０℃と比較的高い温度に設定する。ＮｉＰｔ膜２８をエッチング除去するために基板を薬液に浸漬する時間は、例えば１２〜６０分に設定する。
【０２１１】
このとき、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂの表面、及びＮｉ２（Ｐｔ）Ｓｉ１−ＸＣＸ膜８８ａ、８８ｂの表面には、比較的高温の薬液に含まれる過酸化水素により酸化膜が形成されると考えられる。
【０２１２】
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば３００〜５００℃、３０秒間の熱処理を行う。 
【０２１３】
第２回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＣＸ膜８８ａのＮｉ２（Ｐｔ）Ｓｉ１−ＸＣＸとＳｉ１−ＸＣＸ膜８６ａの上部のＳｉ１−ＸＣＸとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＣＸ膜８８ｂのＮｉ２（Ｐｔ）Ｓｉ１−ＸＣＸとＳｉ１−ＸＣＸ膜８６ｂの上部のＳｉ１−ＸＣＸとを反応させる。こうして、Ｓｉ１−ＸＣＸ膜８６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＣＸ膜９０ａが形成され、Ｓｉ１−ＸＣＸ膜８６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＣＸ膜９０ｂが形成される（図２２（ｂ）参照）。
【０２１４】
また、第２回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、第１実施形態の変形例による半導体装置の製造方法と同様に、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａのＮｉ２（Ｐｔ）Ｓｉとゲート電極１６ｐの上部のＳｉとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ｂのＮｉ２（Ｐｔ）Ｓｉとソース／ドレイン拡散層２４ｐの上部のＳｉとを反応させる。こうして、ゲート電極１６ｐ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａが形成され、ソース／ドレイン拡散層２４ｐ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂが形成される（図２２（ｂ）参照）。
【０２１５】
過酸化水素を含む薬液を用いた処理により形成されたと考えられる酸化膜は、例えば１ｎｍ以下で非常に薄膜であるため、例えば透過型電子顕微鏡でもＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＣＸ膜９０ａ、９０ｂと区別して認識することは困難である。
【０２１６】
以後、図３（ｃ）及び図１２に示す第１実施形態による半導体装置の製造方法と同様にしてコンタクトプラグ５４ａ、５４ｂ、配線層５８等を形成する。
【０２１７】
このように、本実施形態によれば、過酸化水素を含む比較的高温の薬液を用いて、ＮｉＰｔ膜のうちの未反応の部分を除去するので、Ｐｔの残滓を生じることなくＮｉＰｔ膜のうちの未反応の部分を選択的に除去することができる。これにより、ＭＯＳトランジスタのリーク電流を抑制し、ＭＯＳトランジスタの特性を向上することができる。
【０２１８】
（変形例）
本実施形態の変形例による半導体装置の製造方法について図２３を用いて説明する。図２３は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０２１９】
上記では、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて２段階の熱処理を行う場合について説明した。本変形例による半導体装置の製造方法は、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて１回のみ熱処理を行うことに主な特徴がある。
【０２２０】
まず、図２０（ａ）乃至図２１（ｂ）に示す場合と同様にして、ＮＭＯＳトランジスタ２６ｎ及びＰＭＯＳトランジスタ２６ｐが形成されたシリコン基板１０上に、ＮｉＰｔ膜２８、保護膜３０を形成する（図２３（ａ）参照）。
【０２２１】
次いで、シリサイド化のための熱処理として、例えばＲＴＡ法による熱処理を行う。
【０２２２】
これにより、ＮＭＯＳトランジスタ２６ｎについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｎのＳｉ１−ＸＣＸ膜８６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｎの凹部８４内に埋め込まれたＳｉ１−ＸＣＸ膜８６ｂの上部のＳｉ１−ＸＣＸとを反応させる。
【０２２３】
また、ＰＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｐの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｐの上部のＳｉとを反応させる。
【０２２４】
ここで、シリサイド化のための熱処理の条件を適宜設定することにより、シリサイド化を最終的な段階まで進行させる。熱処理条件は、例えば３００〜５００℃、３０〜３００秒間とする。
【０２２５】
これにより、ＮＭＯＳトランジスタ２６ｎについては、Ｓｉ１−ＸＣＸ膜８６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＣＸ膜９０ａを形成し、Ｓｉ１−ＸＣＸ膜８６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＣＸ膜９０ｂを形成する（図２３（ｂ）参照）。
【０２２６】
また、ＰＭＯＳトランジスタ２６ｎについては、ゲート電極１６ｐ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａを形成し、ソース／ドレイン拡散層２４ｐ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂを形成する（図２３（ｂ）参照）。
【０２２７】
次いで、上記と同様に、過酸化水素を含む比較的高温の薬液を用いて、保護膜３０及びＮｉＰｔ膜２８のうちの未反応の部分をそれぞれ選択的に除去する（図２３（ｃ）参照）。
【０２２８】
以後の工程は上記と同様であるので説明を省略する。
【０２２９】
本変形例のように、ＮｉＰｔ膜を用いたシリサイド化プロセスにおいて、１回のみの熱処理を行うことにより、ＮＭＯＳトランジスタ２６ｎについてＮｉ（Ｐｔ）Ｓｉ１−ＸＣＸ膜９０ａ、９０ｂを形成し、ＰＭＯＳトランジスタ２６ｐについてＮｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成してもよい。
【０２３０】
［第４実施形態］
トランジスタのソース／ドレイン拡散層上にニッケルシリサイド膜を形成した場合、トランジスタのゲート幅Ｗが例えば１μｍ以下と小さいと、ニッケルシリサイド膜の下部に高抵抗なＮｉＳｉ２結晶がソース／ドレイン拡散層の接合部の近傍まで達するようにスパイク状に成長し、接合リーク電流が増加してしまうことがあった。この結果、トランジスタのオフ電流Ｉｏｆｆ、特にＰＭＯＳトランジスタのオフ電流Ｉｏｆｆが増加する。スパイク状に成長したＮｉＳｉ２結晶は、シリコン基板が加熱されることによりＮｉの異常拡散が発生することに起因する。シリサイド化にＮｉＰｔ膜等のＮｉ合金膜を用いるだけでは、このようなスパイク状のＮｉＳｉ２結晶の成長を十分に抑制することは困難である。
【０２３１】
図５０は、Ｎｉ膜を用いたサリサイドプロセスが行われたＭＯＳトランジスタの構造を示す概略断面図である。
【０２３２】
図示するように、シリコン基板２００上に、ゲート絶縁膜２０４を介してゲート電極２０６が形成されている。ゲート電極２０６の側壁部分には、サイドウォール絶縁膜２０８が形成されている。
【０２３３】
ゲート電極２０６の両側のシリコン基板２００内には、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２１４が形成されている。
【０２３４】
ゲート電極２０６上及びソース／ドレイン拡散層２１４上には、Ｎｉ膜を用いたサリサイドプロセスにより形成されたニッケルモノシリサイド（ＮｉＳｉ）膜２２６が形成されている。ソース／ドレイン拡散層２１４上に形成されたＮｉＳｉ膜２２６中、或いはＮｉＳｉ膜２２６下には、スパイク状に成長したＮｉＳｉ２結晶２２８が不均一に形成されている。
【０２３５】
また、ＮｉＳｉ膜２２６は、高温に加熱されると凝集する。例えば、４００℃程度に加熱された場合であっても、ＮｉＳｉ膜２２６の凝集が生じる場合がある。
【０２３６】
このようなＮｉＳｉ２結晶２２８の成長やＮｉＳｉ膜２２６の凝集により、シリサイド膜と下地シリコンとの界面のラフネスが増加する。ラフネスの増加は、シート抵抗のばらつきの増加の原因となる。
【０２３７】
図５１は、Ｎｉ膜を用いたサリサイドプロセスが行われたＰＭＯＳトランジスタの駆動電流Ｉｏｎとオフ電流Ｉｏｆｆとの関係（Ｉｏｎ−Ｉｏｆｆ曲線）を示すグラフである。
【０２３８】
Ｉｏｎ−Ｉｏｆｆ曲線の測定は、ゲート幅Ｗ＝１μｍ、２０μｍの場合のそれぞれについて行った。
【０２３９】
図５２は、Ｉｏｎ−Ｉｏｆｆ曲線の測定を行ったＰＭＯＳトランジスタのゲートＧ、ソースＳ、及びドレインＤを示す概略平面図である。図５２（ａ）はゲート幅Ｗ＝１μｍの場合、図５２（ｂ）はゲート幅Ｗ＝２０μｍの場合を示している。図５１において、○印で示すＩｏｎ−Ｉｏｆｆ曲線はゲート幅Ｗ＝１μｍの場合について得られたものであり、●印で示すＩｏｎ−Ｉｏｆｆ曲線はゲート幅Ｗ＝２０μｍの場合について得られたものである。また、大小２つの×印は、大きい×印がゲート幅Ｗ＝１μｍの場合におけるオフ電流Ｉｏｆｆ＝７０ｎＡでのオン電流Ｉｏｎを示し、小さい×印がゲート幅Ｗ＝２０μｍの場合におけるオフ電流Ｉｏｆｆ＝７０ｎＡでのオン電流Ｉｏｎを示している。
【０２４０】
図５１に示すＩｏｎ−Ｉｏｆｆ曲線から明らかなように、ゲート幅Ｗ＝２０μｍの場合と比較して、ゲート幅１μｍの場合の方がオフ電流Ｉｏｆｆが大きくなっている。
【０２４１】
ＮｉＳｉ２結晶の成長を引き起こすＮｉの異常拡散については、これまで、シリサイド化に用いるＮｉ膜が比較的薄く形成された場合に発生することが報告されている（例えば非特許文献２乃至４参照）。
【０２４２】
Ｎｉの異常拡散により形成された高抵抗のＮｉＳｉ２結晶は、ＮｉＳｉ膜と下地シリコンとの界面におけるラフネスを大きくし、シート抵抗のばらつきの増加の原因となる。また、上述のように、接合リーク電流の増加の原因ともなる。
【０２４３】
６５ｎｍノードテクノロジにおける半導体装置では、ソース／ドレイン拡散層の接合深さは、９０ｎｍ程度である。さらに、４５ｎｍノードテクノロジにおける半導体装置では、ソース／ドレイン拡散層の接合深さは、８０ｎｍ程度である。このように接合深さが浅くなっている半導体装置において、ソース／ドレイン拡散層上に形成されるニッケルシリサイド膜の膜厚は、接合リークの発生を十分に抑制しうる２０ｎｍ以下でなければならない。したがって、ソース／ドレイン拡散層のシリサイド化に用いるＮｉ膜は、比較的薄く形成することが望ましい。その一方で、Ｎｉ膜を比較的薄く形成すると、上述のように、シート抵抗のばらつきや接合リーク電流の原因となるＮｉＳｉ２結晶が不均一に形成されてしまう。
【０２４４】
このように、微細化されたＭＯＳトランジスタに対してＮｉ膜を用いてシリサイド化を行う場合、従来の方法では、Ｎｉ膜を薄い膜厚で形成せざるを得ない。このため、トランジスタ特性の劣化を招くＮｉＳｉ２結晶が形成されるのを回避することは非常に困難であった。
【０２４５】
Ｎｉの異常拡散を抑制する方法としては、シリサイド化にＮｉ合金膜を用い、ニッケルシリサイドの耐熱性を向上する方法が考えられる。
【０２４６】
さらに、本願発明者らは、鋭意検討した結果、シリサイド化にＮｉ合金膜を用いるとともに、シリサイド化を行うための熱処理として、ミリ秒オーダー又はそれ以下のオーダーの極短い照射時間で光を照射して被アニール基板の極表層を高温に加熱するミリ秒アニールを行うことにより、Ｎｉの異常拡散を十分に抑制しうることに想到した。ミリ秒アニールとしては、具体的には、フラッシュランプアニール又はレーザアニールを用いる。
【０２４７】
ミリ秒アニールとして行うフラッシュランプアニールは、キセノンフラッシュランプ等のフラッシュランプを熱源に用い、フラッシュランプ光を極短い照射時間で被アニール基板に照射し、被アニール基板の極表層を数ミリ秒以下の極短時間で熱処理するものである。
【０２４８】
また、レーザアニールは、所定のビーム形状を有するレーザ光を走査しながら被アニール基板に照射し、被アニール基板の極表層を数ミリ秒以下の極短時間で熱処理するものである。
【０２４９】
以下、本発明の第４実施形態による半導体装置の製造方法について図２４乃至図３４を用いて説明する。図２４乃至図３４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２５０】
まず、例えばアンモニア過水を用いて、シリコン基板１０の表面を洗浄する。シリコン基板１０としては、例えば面方位（１００）のｐ型シリコン基板を用いる。
【０２５１】
次いで、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚５０ｎｍのシリコン酸化膜１を形成する（図２４（ａ）参照）。
【０２５２】
次いで、例えばスピンコート法により、フォトレジスト膜２を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜２をパターニングする。これにより、シリコン酸化膜１をパターニングするためのフォトレジストマスク２が形成される（図２４（ｂ）参照）。
【０２５３】
次いで、フォトレジスト膜２をマスクとして、シリコン酸化膜１をエッチングする（図２４（ｃ）参照）。
【０２５４】
次いで、フォトレジスト膜２及びシリコン酸化膜１をマスクとして、例えばイオン注入法により、シリコン基板１０にドーパント不純物を導入する。これにより、所定の導電型のウェル３が形成される（図２５（ａ）参照）。ＮＭＯＳトランジスタを形成するためのｐ型ウェルを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１２０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成するためのｎ型ウェルを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を３００ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【０２５５】
ウェル３を形成した後、フォトレジスト膜２を剥離する（図２５（ｂ）参照）。
【０２５６】
次に、シリコン酸化膜１をエッチング除去する（図２５（ｃ）参照）。
【０２５７】
次いで、例えばＳＴＩ法により、以下のようにして素子領域を画定する素子分離領域１２を形成する。
【０２５８】
まず、シリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜４を形成する（図２６（ａ）参照）。
【０２５９】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン窒化膜４をパターニングする。これにより、シリコン酸化膜が埋め込まれるトレンチを形成するためのハードマスク４が形成される（図２６（ｂ）参照）。
【０２６０】
次いで、シリコン窒化膜４をマスクとして、シリコン基板１０をエッチングする。こうして、シリコン基板１０に、トレンチ１１が形成される（図２６（ｃ）参照）。
【０２６１】
トレンチ１１を形成した後、例えばウェットエッチングにより、マスクとして用いたシリコン窒化膜４を除去する（図２７（ａ）参照）。
【０２６２】
次いで、トレンチ１１が形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜を形成する。
【０２６３】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン基板１０の表面が露出するまでシリコン酸化膜を研磨し、シリコン基板１０上のシリコン酸化膜を除去する。
【０２６４】
こうして、トレンチ１１に埋め込まれたシリコン酸化膜より成る素子分離領域１２が形成される（図２７（ｂ）参照）。素子分離領域１２により、素子領域が画定される。
【０２６５】
次いで、例えばスピンコート法により、フォトレジスト膜５を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５をパターニングする。これにより、チャネルドープ層を形成するためのフォトレジストマスク５が形成される（図２７（ｃ）参照）。なお、図２７（ｃ）以降の図面では、ＭＯＳトランジスタが形成される素子領域を拡大して示している。
【０２６６】
次いで、フォトレジスト膜５をマスクとして、例えばイオン注入法により、シリコン基板１０にドーパント不純物を導入する。これにより、シリコン基板１０内に、チャネルドープ層６が形成される（図２８（ａ）参照）。ＮＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１５ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を８０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【０２６７】
チャネルドープ層６を形成した後、マスクとして用いたフォトレジスト膜５を剥離する。
【０２６８】
次いで、例えば９５０℃、１０秒間の熱処理により、チャネルドープ層６中のドーパント不純物を活性化する。
【０２６９】
次いで、シリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚２ｎｍのシリコン酸化膜より成るゲート絶縁膜１４を形成する（図２８（ｂ）参照）。なお、ゲート絶縁膜１４の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜１４の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
【０２７０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜１６を形成する。
【０２７１】
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜１６に導入する（図２８（ｃ）参照）。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。
【０２７２】
次いで、例えばスピンコート法により、フォトレジスト膜７を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜７をパターニングする。これにより、ポリシリコン膜１６をパターニングするためのフォトレジストマスク７が形成される（図２９（ａ）参照）。
【０２７３】
次いで、フォトレジスト膜７をマスクとして、ポリシリコン膜１６をドライエッチングする。これにより、ポリシリコン膜より成るゲート電極１６が形成される（図２９（ｂ）参照）。
【０２７４】
ゲート電極１６を形成した後、マスクとして用いたフォトレジスト膜７を除去する。
【０２７５】
次いで、ゲート電極１６をマスクとして、例えばイオン注入法により、ゲート電極１６の両側のシリコン基板１０にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域２０が形成される（図２９（ｃ）参照）。
【０２７６】
図３０（ａ）は、ＮＭＯＳトランジスタ形成領域６０においてゲート電極１６ｎの両側のシリコン基板１０内にエクステンション領域を構成するｎ型の浅い不純物拡散層２０ｎが形成されおり、ＰＭＯＳトランジスタ形成領域６２にゲート電極１６ｐの両側のシリコン基板１０内にエクステンション領域を構成するｐ型の浅い不純物拡散層２０ｐが形成されている状態を示している。
【０２７７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜６４を形成する。
【０２７８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜６６を形成する。
【０２７９】
次いで、例えばＲＩＥ法により、シリコン窒化膜６４及びシリコン酸化膜６６を異方性エッチングする。これにより、ゲート電極１６ｎ、１６ｐの側壁部分に、シリコン酸化膜６４とシリコン窒化膜６６とから成る２層構造のサイドウォール絶縁膜１８が形成される。
【０２８０】
次いで、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８をマスクとして、例えばイオン注入法により、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８の両側のシリコン基板１０にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用いる。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用いる。これにより、エクステンション領域２０ｎ、２０ｐを低抵抗化するための不純物拡散領域６８ｎ、６８ｐが形成される（図３０（ｂ）参照）。
【０２８１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜７０を形成する。
【０２８２】
次いで、例えばＲＩＥ法により、シリコン酸化膜７０を異方性エッチングする。これにより、サイドウォール絶縁膜１８の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜７０が更に形成される。
【０２８３】
次いで、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８、７０をマスクとして、例えばイオン注入法により、ゲート電極１６ｎ、１６ｐ及びサイドウォール絶縁膜１８、７０の両側のシリコン基板１０にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用いる。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用いる。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域２２ｎ、２２ｐが形成される。
【０２８４】
次いで、所定の熱処理を行うことにより、不純物拡散領域２０ｎ、２０ｐ、６８ｎ、６８ｐ、２２ｎ、２２ｐに導入されたドーパント不純物を活性化する。
【０２８５】
こうして、ゲート電極１６ｎ、１６ｐの両側のシリコン基板１０内に、エクステンション領域、すなわち、浅い不純物拡散領域２０ｎ、２０ｐと、エクステンション領域２２ｎ、２２ｐを低抵抗化するための不純物拡散領域６８ｎ、６８ｐと、深い不純物拡散領域２２ｎ、２２ｐとにより構成されるソース／ドレイン拡散層２４ｎ、２４ｐが形成される（図３０（ｃ）参照）。
【０２８６】
この後、サイドウォール絶縁膜１８の外側に形成されているサイドウォール絶縁膜７０をエッチング除去する（図３１（ａ）参照）。
【０２８７】
こうして、ＮＭＯＳトランジスタ形成領域６０にＮＭＯＳトランジスタ２６ｎが形成され、ＰＭＯＳトランジスタ形成領域６２にＰＭＯＳトランジスタ２６ｐが形成される。
【０２８８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜７２を形成する。
【０２８９】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜７２をパターニングする。これにより、ＰＭＯＳトランジスタ形成領域６２上及びＰＭＯＳトランジスタ形成領域６２を画定する素子分離領域１２上のシリコン酸化膜７２を除去し、ＮＭＯＳトランジスタ形成領域６０上及びＮＭＯＳトランジスタ形成領域６０を画定する素子分離領域１２上にシリコン酸化膜７２を選択的に残存させる（図３１（ｂ）参照）。
【０２９０】
次いで、シリコン酸化膜７２をマスクとして、例えばＲＩＥ法により、シリコン酸化膜に対して高い選択比でシリコン基板１０をエッチングする。これにより、ゲート電極１６ｐ及びサイドウォール絶縁膜１８の両側のソース／ドレイン拡散層２４ｐ内に、例えば深さ５０ｎｍの凹部７４を形成する。このとき、ポリシリコン膜より成るゲート電極１６ｐの上部もエッチング除去される（図３１（ｃ）参照）。
【０２９１】
次いで、凹部７４等が形成されたシリコン基板１０の表面を、希フッ酸（例えば、ＨＦ：Ｈ２Ｏ＝５：１００）を用いて、例えば５秒間クリーニングする。この後、シリコン酸化膜７２をマスクとして、例えばＣＶＤ法により、ゲート電極１６ｐ上及び凹部７４内に、ドーパント不純物が導入されたシリコンゲルマニウム膜（Ｓｉ１−ＸＧｅＸ膜）７６ａ、７６ｂを選択的にエピタキシャル成長する。（図３２（ａ）参照）。ドーパント不純物としては、例えばボロンを用いる。Ｇｅの組成比Ｘは、０＜Ｘ＜１の範囲で適宜設定することができる。
【０２９２】
こうして、ＰＭＯＳトランジスタ形成領域６２において、ソース／ドレイン拡散層２４ｐの凹部７４内に、シリコンゲルマニウム膜７６ｂが埋め込まれる。また、ゲート電極１６ｐは、ポリシリコン膜上にシリコンゲルマニウム膜７６ａを有するものとして構成される。
【０２９３】
このように、本実施形態でも、第２実施形態の場合と同様に、ＰＭＯＳトランジスタ２６ｐにおいて、ソース／ドレイン領域にＳｉ１−ＸＧｅＸ膜７６ｂが埋め込まれている。したがって、高いホール移動度が実現され、ＰＭＯＳトランジスタ２６ｐの動作速度の向上を図ることができる。
【０２９４】
次いで、ＮＭＯＳトランジスタ形成領域６０に形成されているシリコン酸化膜７２をエッチング除去する。
【０２９５】
次いで、例えばフッ酸処理により、ゲート電極１６ｎの表面、ソース／ドレイン拡散層２４ｎの表面、ゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの表面、及びソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの表面に形成されている自然酸化膜を除去する。
【０２９６】
次いで、全面に、例えばＰｔが添加されたＮｉターゲットを用いたスパッタ法により、例えば膜厚８ｎｍのＮｉＰｔ膜２８を形成する。なお、ＮｉＰｔ膜２８の膜厚は、十分にシリサイド化を行うために７ｎｍ以上に設定すればよいが、後述するフラッシュランプアニール又はレーザアニールによりシリサイド化を確実に進行させるため厚くとも１０ｎｍ以下に設定することが望ましい。本実施形態において、後述する第５及び第６実施形態と比較してＮｉＰｔ膜２８を薄く形成しているのは次の理由による。すなわち、本実施形態ではＮｉＰｔ膜２８の堆積後にフラッシュランプアニール又はレーザアニールを行うため、ＮｉＰｔ膜２８が厚いとフラッシュランプ光又はレーザ光の反射が強くなり、ＮｉＰｔとＳｉとの反応が進行しなくなってしまうためである。なお、第５及び第６実施形態では、後述するように、ＮｉＰｔ膜２８の堆積、低温アニール、及びＮｉＰｔ膜２８の未反応部分のエッチングによる選択的除去を順次行った後、フラッシュランプアニール又はレーザアニールを行うため、ＮｉＰｔ膜２８の未反応部分をエッチングにより選択的に除去した後のシリサイド膜の膜厚は、初期のＮｉＰｔ膜２８の膜厚に依存していない。ターゲットにおけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％とする。このようなターゲットを用いてＮｉＰｔ膜２８を形成すると、ＮｉＰｔ膜２８におけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％程度となる。Ｐｔの組成比が例えば１〜１０ａｔｏｍ％程度となるようにしているのは、Ｐｔの組成比が大きすぎると、後工程で形成されるシリサイド膜の比抵抗が増加してしまうためである。
【０２９７】
次いで、ＮｉＰｔ膜２８上に、例えばスパッタ法により、例えば膜厚５〜３０ｎｍのＴｉＮ膜より成る保護膜３０を形成する（図３２（ｂ）参照）。保護膜３０は、ＮｉＰｔ膜２８の酸化を防止するためのものである。また、保護膜３０は、後工程で形成されるニッケルプラチナシリサイド膜の酸化も防止する。なお、保護膜３０は、ＴｉＮ膜に限定されるものではない。保護膜３０として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
【０２９８】
次いで、シリサイド化のための熱処理として、フラッシュランプアニールを行う。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃ、アシスト温度すなわち基板温度を１５０〜２５０℃とする。具体的には、例えば、エネルギ密度を２６Ｊ／ｃｍ２、照射時間を０．８ｍｓｅｃ、アシスト温度を２００℃とする。
【０２９９】
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、レーザ光の照射時間を１０〜２００ｎｓｅｃ、アシスト温度を１５０〜２５０℃とする。
【０３００】
これにより、ＮＭＯＳトランジスタ２６ｎについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｎの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａを形成し、ソース／ドレイン拡散層２４ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂを形成する（図３２（ｃ）参照）。
【０３０１】
また、ＰＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａを形成し、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ｂを形成する（図３２（ｃ）参照）。
【０３０２】
このように、本実施形態による半導体装置の製造方法は、ＮｉＰｔ膜２８を形成した後のシリサイド化のための熱処理として、被アニール基板の極表層を極短時間で熱処理するフラッシュランプアニール又はレーザアニールを行うことに主たる特徴がある。
【０３０３】
本実施形態による半導体装置の製造方法では、フラッシュランプアニール又はレーザアニールにより、ＮｉＰｔ膜２８、及びＮｉＰｔ膜２８との界面付近のＳｉ、Ｓｉ１−ＸＧｅＸのみを加熱する。
【０３０４】
すなわち、ＮＭＯＳトランジスタ２６ｎにおいては、フラッシュランプアニール又はレーザアニールにより、ＮｉＰｔ膜２８、ゲート電極１６ｎのＮｉＰｔ膜２８との界面付近の部分、及びソース／ドレイン拡散層２４ｎのＮｉＰｔ膜２８との界面付近の部分のみを加熱する。
【０３０５】
また、ＰＭＯＳトランジスタにおいては、フラッシュランプアニール又はレーザアニールにより、ＮｉＰｔ膜２８、Ｓｉ１−ＸＧｅＸ膜７６ａのＮｉＰｔ膜２８との界面付近の部分、及びＳｉ１−ＸＧｅＸ膜７６ｂのＮｉＰｔ膜２８との界面付近の部分のみを加熱する。
【０３０６】
このように、ＮｉＰｔ膜２８及びＮｉＰｔ膜２８との界面付近のＳｉ、Ｓｉ１−ＸＧｅＸのみを加熱してシリサイド化を行うため、Ｎｉの異常拡散を十分に抑制することができる。したがって、シリサイド化されたゲート電極１６ｎ、１６ｐ及びソース／ドレイン拡散層２４ｎ、２４ｐのシート抵抗及びそのばらつきを低減することができ、接合リーク電流も低減することができる。
【０３０７】
なお、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、形成するニッケルシリサイド膜を十分に低抵抗化することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、Ｎｉの異常拡散が生じてしまう。このような観点から、フラッシュランプアニールでは、フラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定することが望ましい。
【０３０８】
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、レーザ光の照射時間を１０〜２００ｎｓｅｃに設定することが望ましい。
【０３０９】
また、フラッシュランプアニール又はレーザアニールは、１回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、１回だけ行う場合と比較して小さく設定する。
【０３１０】
次いで、ウェットエッチングにより、保護膜３０及びＮｉＰｔ膜２８のうちのＳｉ又はＳｉ１−ＸＧｅＸと未反応の部分をそれぞれ選択的に除去する（図３３参照）。エッチング溶液としては、例えば硫酸と過酸化水素水とが混合されて成る薬液（ＳＰＭ液）を用いる。硫酸と過酸化水素水との混合比は、例えば３：１とする。また、ＳＰＭ液の温度は、例えば８０℃とする。なお、ＳＰＭ液に代えて、塩酸と過酸化水素と水とが混合されて成る薬液（ＨＰＭ液）を用いてもよい。
【０３１１】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜４４を形成する。シリコン窒化膜４４の成膜温度は、例えば５００℃とする。なお、サリサイドプロセス後の工程は、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａ、８０ｂの凝集を抑制するために、例えば５００℃以下の温度で行う。
【０３１２】
次いで、シリコン窒化膜４４上に、例えばプラズマＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜４６を形成する。シリコン酸化膜４６の成膜温度は、例えば４００℃とする。
【０３１３】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６を平坦化する。
【０３１４】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜４６及びシリコン窒化膜４４に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａに達するコンタクトホール４８ａ、及びＮｉ（Ｐｔ）Ｓｉ膜３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ｂに達するコンタクトホール４８ｂをそれぞれ形成する。
【０３１５】
次いで、コンタクトホール４８ａ、４８ｂが形成されたシリコン酸化膜４６上に、例えばスパッタ法により、例えば膜厚５０ｎｍの窒化チタン膜より成るバリアメタル５０を形成する。
【０３１６】
次いで、バリアメタル５０上に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのタングステン膜５２を形成する。
【０３１７】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６の表面が露出するまでタングステン膜５２及びバリアメタル５０を研磨する。こうして、コンタクトホール４８ａ、４８ｂ内に、バリアメタル５０及びタングステン膜５２より成るコンタクトプラグ５４ａ、５４ｂがそれぞれ形成される。
【０３１８】
次いで、例えばＣＶＤ法により、全面に、層間絶縁膜５６を形成する。
【０３１９】
次いで、フォトリソグラフィ技術を用い、層間絶縁膜５６に配線層９６を埋め込むための溝を形成する。
【０３２０】
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル９２を形成する。
【０３２１】
次に、例えば電気めっき法により、銅膜９４を形成する。
【０３２２】
次に、例えばＣＭＰ法により、層間絶縁膜５６の表面が露出するまで銅膜９４及びバリアメタル９２を研磨する。こうして、バリアメタル９２と銅膜９４とから成る配線層９６が形成される。
【０３２３】
次いで、例えばＣＶＤ法により、全面に、層間絶縁膜９８を形成する。
【０３２４】
次いで、フォトリソグラフィ技術を用い、層間絶縁膜９８に配線層１０４を埋め込むための溝を形成する。
【０３２５】
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル１００を形成する。
【０３２６】
次に、例えば電気めっき法により、銅膜１０２を形成する。
【０３２７】
次に、例えばＣＭＰ法により、層間絶縁膜９８の表面が露出するまで銅膜１０２及びバリアメタル１００を研磨する。こうして、バリアメタル１００と銅膜１０２とから成る配線層１０４が形成される。
【０３２８】
次に、例えば、スパッタ法により、アルミニウム膜を形成する。
【０３２９】
次に、フォトリソグラフィ技術を用い、アルミニウム膜をパターニングする。こうして、アルミニウム膜より成る電極１０６が形成される。
【０３３０】
このように、本実施形態によれば、ＮｉＰｔ膜２８を形成した後のシリサイド化のための熱処理としてフラッシュランプアニール又はレーザアニールを行うことにより、ＮｉＰｔ膜２８及びＮｉＰｔ膜２８との界面付近のＳｉ、Ｓｉ１−ＸＧｅＸのみを加熱してシリサイド化を行うため、Ｎｉの異常拡散を十分に抑制することができる。したがって、シリサイド化されたゲート電極１６ｎ、１６ｐ及びソース／ドレイン拡散層２４ｎ、２４ｐのシート抵抗及びそのばらつきを低減することができ、接合リーク電流も低減することができる。
【０３３１】
［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法について図３５及び図３６を用いて説明する。図３５及び図３６は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第４実施形態による半導体装置の製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【０３３２】
本実施形態による半導体装置の製造方法は、２段階の熱処理によりシリサイド化を行う場合において、ＮｉＰｔ膜２８のうちのＳｉ又はＳｉ１−ＸＧｅＸと未反応の部分を除去した後のシリサイド化のための第２回目の熱処理として、フラッシュランプアニール又はレーザアニールを行うことに主たる特徴がある。
【０３３３】
まず、図２５（ａ）乃至図３２（ｂ）に示す第４実施形態による半導体装置の製造方法と同様にして、保護膜３０までを形成する（図３５（ａ）参照）。ＮｉＰｔ膜２８の膜厚は、例えば２０ｎｍに設定する。なお、ＮｉＰｔ膜２８の膜厚は、十分にシリサイド化を行うために８ｎｍ以上に設定すればよいが、シリサイド化を行った後にＮｉＰｔ膜２８のうちの未反応の部分を確実に除去する必要があるため厚くとも２００ｎｍ以下に設定することが望ましい。
【０３３４】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２２０〜２６０℃、１０〜６００秒間の熱処理を行う。具体的には、例えば、２６０℃、３０秒間の熱処理を行う。
【０３３５】
第１回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｎの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ｂが形成される（図３５（ｂ）参照）。
【０３３６】
また、第１回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂが形成される（図３５（ｂ）参照）。
【０３３７】
次いで、第４実施形態による半導体装置の製造方法と同様に、ウェットエッチングにより、保護膜３０及びＮｉＰｔ膜２８のうちのＳｉ又はＳｉ１−ＸＧｅＸと未反応の部分をそれぞれ選択的に除去する（図３６（ａ）参照）。
【０３３８】
次いで、シリサイド化のための第２回目の熱処理として、フラッシュランプアニールを行う。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃ、アシスト温度すなわち基板温度を１５０〜２５０℃とする。具体的には、例えば、エネルギ密度を２６Ｊ／ｃｍ２、照射時間を０．８ｍｓｅｃ、アシスト温度を２００℃とする。
【０３３９】
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、レーザ光の照射時間を１０〜２００ｎｓｅｃ、アシスト温度を１５０〜２５０℃とする。
【０３４０】
第２回目の熱処理としてのフラッシュランプアニール又はレーザアニールにより、ＮＭＯＳトランジスタ２６ｎについては、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａのＮｉ２（Ｐｔ）Ｓｉとゲート電極１６ｎの上部のＳｉとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ｂのＮｉ２（Ｐｔ）Ｓｉとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂが形成される（図３６（ｂ）参照）。
【０３４１】
また、第２回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ｂが形成される（図３６（ｂ）参照）。
【０３４２】
以後の工程は、図３４に示す第４実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０３４３】
このように、本実施形態による半導体装置の製造方法は、ウェットエッチングによりＮｉＰｔ膜２８のうちのＳｉ又はＳｉ１−ＸＧｅＸと未反応の部分を除去した後のシリサイド化のための第２回目の熱処理として、被アニール基板の極表層を極短時間で熱処理するフラッシュランプアニール又はレーザアニールを行うことに主たる特徴がある。
【０３４４】
本実施形態による半導体装置の製造方法では、フラッシュランプアニール又はレーザアニールにより、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂ、及びＮｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂとの界面付近のＳｉのみを加熱するとともに、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａ、７８ｂ、及びＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａ、７８ｂとの界面付近のＳｉ１−ＸＧｅＸのみを加熱する。
【０３４５】
すなわち、ＮＭＯＳトランジスタ２６ｎにおいては、フラッシュランプアニール又はレーザアニールにより、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂ、ゲート電極１６ｎのＮｉ２（Ｐｔ）Ｓｉ膜３２ａとの界面付近の部分、及びソース／ドレイン拡散層２４ｎのＮｉ２（Ｐｔ）Ｓｉ膜３２ｂとの界面付近の部分のみを加熱する。
【０３４６】
また、ＰＭＯＳトランジスタにおいては、フラッシュランプアニール又はレーザアニールにより、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａ、７８ｂ、Ｓｉ１−ＸＧｅＸ膜７６ａのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａとの界面付近の部分、及びＳｉ１−ＸＧｅＸ膜７６ｂのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂとの界面付近の部分のみを加熱する。
【０３４７】
このように、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂ、及びＮｉ２（Ｐｔ）Ｓｉ膜３２ａ、３２ｂとの界面付近のＳｉのみを加熱してシリサイド化を行うとともに、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａ、７８ｂ、及びＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａ、７８ｂとの界面付近のＳｉ１−ＸＧｅＸのみを加熱してシリサイド化を行うため、Ｎｉの異常拡散を十分に抑制することができる。したがって、シリサイド化されたゲート電極１６ｎ、１６ｐ及びソース／ドレイン拡散層２４ｎ、２４ｐのシート抵抗及びそのばらつきを低減することができ、接合リーク電流も低減することができる。
【０３４８】
なお、本実施形態においても、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、形成するニッケルシリサイド膜を十分に低抵抗化することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、Ｎｉの異常拡散が生じてしまう。このような観点から、フラッシュランプアニールでは、ラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定することが望ましい。
【０３４９】
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、レーザ光の照射時間を１０〜２００ｎｓｅｃに設定することが望ましい。
【０３５０】
また、フラッシュランプアニール又はレーザアニールは、１回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、１回だけ行う場合と比較して小さく設定する。
【０３５１】
また、本実施形態では、フラッシュランプアニール又はレーザアニールを行う前に、保護膜３０及びＮｉＰｔ膜２８のうちのＳｉ又はＳｉ１−ＸＧｅＸと未反応の部分がそれぞれ除去されている。このため、フラッシュランプアニール又はレーザアニールの際には、サイドウォール絶縁膜１８越しにソース／ドレイン拡散層２４ｎ、２４ｐのエクステンション領域２０ｎ、２０ｐにフラッシュランプ光又はレーザ光が照射され、エクステンション領域２０ｎ、２０ｐが加熱される。これにより、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物を更に活性化し、その活性化率を向上することができる。したがって、本実施形態によれば、トランジスタ２６ｎ、２６ｐの駆動電流を増加することができる。
【０３５２】
［第６実施形態］
本発明の第６実施形態による半導体装置の製造方法について図３７及び図３８を用いて説明する。図３７及び図３８は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第４実施形態による半導体装置の製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【０３５３】
本実施形態による半導体装置の製造方法は、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａ、８０ｂを形成した後に、フラッシュランプアニール又はレーザアニールを行い、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物の活性化率を向上することに主たる特徴がある。
【０３５４】
まず、図２５（ａ）乃至図３２（ｂ）に示す第４実施形態による半導体装置の製造方法と同様にして、保護膜３０までを形成する（図３７（ａ）参照）。ＮｉＰｔ膜２８の膜厚は、例えば２０ｎｍに設定する。なお、ＮｉＰｔ膜２８の膜厚は、十分にシリサイド化を行うために８ｎｍ以上に設定すればよいが、シリサイド化を行った後にＮｉＰｔ膜２８のうちの未反応の部分を確実に除去する必要があるため厚くとも２００ｎｍ以下に設定することが望ましい。
【０３５５】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２２０〜２６０℃、１０〜６００秒間の熱処理を行う。具体的には、例えば、２６０℃、３０秒間の熱処理を行う。
【０３５６】
第１回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｎの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ｂが形成される（図３７（ｂ）参照）。
【０３５７】
また、第１回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜２８のＮｉＰｔとゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、ＮｉＰｔ膜２８のＮｉＰｔとソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂが形成される（図３７（ｂ）参照）。
【０３５８】
次いで、第４実施形態による半導体装置の製造方法と同様に、ウェットエッチングにより、保護膜３０及びＮｉＰｔ膜２８のうちのＳｉ又はＳｉ１−ＸＧｅＸと未反応の部分をそれぞれ選択的に除去する（図３７（ｃ）参照）。
【０３５９】
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば３００〜４００℃、１０〜６００秒間の熱処理を行う。具体的には、例えば、４００℃、３０秒間の熱処理を行う。
【０３６０】
第２回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａのＮｉ２（Ｐｔ）Ｓｉとゲート電極１６ｎの上部のＳｉとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ｂのＮｉ２（Ｐｔ）Ｓｉとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂが形成される（図３８（ａ）参照）。
【０３６１】
また、第２回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ｂが形成される（図３８（ａ）参照）。
【０３６２】
次いで、フラッシュランプアニールを行うことにより、ソース／ドレイン拡散層２４ｎ、２４ｐのエクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物の活性化率を向上する（図３８（ｂ）参照）。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃ、アシスト温度すなわち基板温度を４００〜４５０℃とする。具体的には、例えば、エネルギ密度を２６Ｊ／ｃｍ２、照射時間を０．８ｍｓｅｃ、アシスト温度を４５０℃とする。
【０３６３】
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、レーザ光の照射時間を１０〜２００ｎｓｅｃ、アシスト温度を４００〜４５０℃とする。
【０３６４】
フラッシュランプアニール又はレーザアニールにおいては、サイドウォール絶縁膜１８越しにソース／ドレイン拡散層２４ｎ、２４ｐのエクステンション領域２０ｎ、２０ｐにフラッシュランプ光又はレーザ光が照射され、エクステンション領域２０ｎ、２０ｐが加熱される。これにより、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物が更に活性化され、その活性化率が向上する。
【０３６５】
以後の工程は、図３４に示す第４実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０３６６】
このように、本実施形態による半導体装置の製造方法は、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａ、８０ｂを形成した後に、フラッシュランプアニール又はレーザアニールを行い、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物を更に活性化し、その活性化率を向上することに主たる特徴がある。
【０３６７】
ソース／ドレイン拡散層２４ｎ、２４ｐのゲート電極１６ｎ、１６ｐ側の端部、すなわちソース／ドレイン拡散層２４ｎ、２４ｐのエクステンション領域２０ｎ、２０ｐには、ＮＭＯＳトランジスタ２６ｎの場合には砒素等、ＰＭＯＳトランジスタ２６ｐの場合にはボロン等のドーパント不純物が１０ｎｍ以下と極浅く高濃度に導入されている。このようなドーパント不純物は、アニール処理により活性化される。しかしながら、通常のランプアニールを行った場合、ドーパント不純物の活性化率と接合深さとの間にトレードオフの関係が存在する。すなわち、ドーパント不純物の活性化率を上げようとすると、接合深さが深くなってしまう。このため、通常のランプアニールでは、エクステンション領域２０ｎ、２０ｐに極浅く導入されたドーパント不純物の活性化率を向上することは極めて困難であった。
【０３６８】
これに対して、本実施形態では、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物の活性化率を向上するためのアニール処理として、フラッシュランプアニール又はレーザアニールを行う。フラッシュランプアニール又はレーザアニールでは、シリコン基板１０の極表層を極短時間で熱処理するため、接合深さが深くなるのを防止しつつ、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物の活性化率を向上することができる。したがって、本実施形態によれば、トランジスタ２６ｎ、２６ｐの駆動電流を増加することができる。
【０３６９】
また、金属シリサイドの反射率は、シリコンの反射率と比較して大きい。すなわち、シリコンの反射率は０．３程度であるのに対して、金属シリサイドの反射率は０．５程度である。したがって、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａ、８０ｂを形成した後にフラッシュランプアニールを行うことにより、フラッシュランプ光をシリコン基板１０が吸収する吸収率を低減することができる。このため、フラッシュランプアニールを行う場合には、フラッシュランプアニールによるシリコン基板１０の反りを抑制しつつ、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物の活性化率を向上することができる。
【０３７０】
なお、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、ドーパント不純物の活性化率を向上することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、接合深さが深くなってしまう。このような観点から、フラッシュランプアニールでは、フラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定することが望ましい。
【０３７１】
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度は０．１〜３．０Ｊ／ｃｍ２、レーザ光の照射時間を１０〜２００ｎｓｅｃに設定することが望ましい。
【０３７２】
また、フラッシュランプアニール又はレーザアニールは、１回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、１回だけ行う場合と比較して小さく設定する。
【０３７３】
［第７実施形態］
本発明の第７実施形態による半導体装置の製造方法について図３９及び図４０を用いて説明する。図３９及び図４０は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第４実施形態による半導体装置の製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【０３７４】
本実施形態による半導体装置の製造方法は、フラッシュランプアニール又はレーザアニールを行うことにより、金属積層膜１１２を合金化してＮｉＰｔ膜１１４を形成することに主たる特徴がある。
【０３７５】
まず、図２４（ａ）乃至図３２（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＳｉＧｅ膜７６ａ、７６ｂまでを形成する。
【０３７６】
次いで、ＮＭＯＳトランジスタ形成領域６０に形成されているシリコン酸化膜７２をエッチング除去する。
【０３７７】
次いで、例えばフッ酸処理により、ゲート電極１６ｎの表面、ソース／ドレイン拡散層２４ｎの表面、ゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの表面、及びソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの表面に形成されている自然酸化膜を除去する。
【０３７８】
次いで、全面に、例えばスパッタ法により、例えば膜厚１０ｎｍのＮｉ膜１０８を形成する（図３９（ａ）参照）。
【０３７９】
次いで、Ｎｉ膜１０８上に、例えばスパッタ法により、例えば膜厚１ｎｍのＰｔ膜１１０を形成する。
【０３８０】
こうして、Ｎｉ膜１０８とＰｔ膜１１０とが順次積層されて成る金属積層膜１１２を形成する（図３９（ｂ）参照）。Ｐｔ膜１１０は、後工程で形成されるシリサイド膜の耐熱性を向上するためのものである。なお、Ｐｔ膜１１０に代えて、タンタル（Ｔａ）膜、タングステン（Ｗ）膜、又はレニウム（Ｒｅ）膜を形成してもよい。また、Ｐｔ、Ｔａ、Ｗ、及びＲｅのうちの少なくとも２つの金属の合金膜を形成してもよい。このようなＰｔ、Ｔａ、Ｗ、及びＲｅのうちの少なくともいずれかを含む金属膜によっても、後工程で形成されるシリサイド膜の耐熱性を向上することができる。また、Ｎｉ膜１０８と、Ｐｔ膜１１０とを形成する順序を逆にし、Ｐｔ膜１１０とＮｉ膜１０８とが順次積層されて成る金属積層膜を形成してもよい。
【０３８１】
Ｎｉ膜１０８とＰｔ膜１１０との合計の膜厚、すなわち金属積層膜１１２の膜厚は、金属積層膜１１２を合金化することにより形成される後述のＮｉＰｔ膜１１４を用いて十分にシリサイド化を行うために８ｎｍ以上に設定すればよい。但し、金属積層膜１１２の膜厚は、後述するフラッシュランプアニールにより合金化することができるように厚くとも２０ｎｍ以下に設定することが望ましい。
【０３８２】
なお、この後、金属積層膜１１２上に、ＴｉＮ膜又はＴｉ膜より成る保護膜を形成してもよい。
【０３８３】
次いで、フラッシュランプアニールを行うことにより、金属積層膜１１２を合金化してＮｉＰｔ膜１１４を形成する（図３９（ｃ）参照）。こうして合金化されたＮｉＰｔ膜１１４におけるＰｔの組成比は、例えば１〜１０ａｔｏｍ％程度である。フラッシュランプアニールの条件は、例えば、フラッシュランプ光のエネルギ密度を２６〜３０Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃ、アシスト温度すなわち基板温度を１５０〜２５０℃とする。具体的には、例えば、エネルギ密度を２６Ｊ／ｃｍ２、照射時間を０．８ｍｓｅｃ、アシスト温度を２００℃とする。
【０３８４】
なお、フラッシュランプアニールに代えて、レーザアニールを行ってもよい。レーザアニールを行う場合、その条件は、例えば、レーザ光のエネルギ密度を０．３〜３．０Ｊ／ｃｍ２、レーザ光の照射時間を３０〜２００ｎｓｅｃ、アシスト温度を１５０〜２５０℃とする。
【０３８５】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２２０〜３５０℃、１０〜６００秒間の熱処理を行う。具体的には、例えば、３００℃、３０秒間の熱処理を行う。
【０３８６】
第１回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、ＮｉＰｔ膜１１４のＮｉＰｔとゲート電極１６ｎの上部のＳｉとを反応させるとともに、ＮｉＰｔ膜１１４のＮｉＰｔとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ２（Ｐｔ）Ｓｉ膜３２ｂが形成される（図４０（ａ）参照）。
【０３８７】
また、第１回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、ＮｉＰｔ膜１１４のＮｉＰｔとゲート電極１６ｐのＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、ＮｉＰｔ膜１１４のＮｉＰｔとソース／ドレイン拡散層２４ｐの凹部７４内に埋め込まれたＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂが形成される（図４０（ｂ）参照）。
【０３８８】
次いで、第４実施形態による半導体装置の製造方法と同様に、ウェットエッチングにより、ＮｉＰｔ膜１１４のうちのＳｉ又はＳｉ１−ＸＧｅＸと未反応の部分をそれぞれ選択的に除去する（図４０（ｂ）参照）。
【０３８９】
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば３００〜４００℃、１０〜６００秒間の熱処理を行う。具体的には、例えば、４００℃、３０秒間の熱処理を行う。
【０３９０】
第２回目の熱処理により、ＮＭＯＳトランジスタ２６ｎについては、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ａのＮｉ２（Ｐｔ）Ｓｉとゲート電極１６ｎの上部のＳｉとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ膜３２ｂのＮｉ２（Ｐｔ）Ｓｉとソース／ドレイン拡散層２４ｎの上部のＳｉとを反応させる。こうして、ゲート電極１６ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ａが形成され、ソース／ドレイン拡散層２４ｎ上にＮｉ（Ｐｔ）Ｓｉ膜３４ｂが形成される（図４０（ｃ）参照）。
【０３９１】
また、第２回目の熱処理により、ＰＭＯＳトランジスタ２６ｐについては、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ａのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ａの上部のＳｉ１−ＸＧｅＸとを反応させるとともに、Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜７８ｂのＮｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸとＳｉ１−ＸＧｅＸ膜７６ｂの上部のＳｉ１−ＸＧｅＸとを反応させる。こうして、Ｓｉ１−ＸＧｅＸ膜７６ａ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａが形成され、Ｓｉ１−ＸＧｅＸ膜７６ｂ上にＮｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ｂが形成される（図４０（ｃ）参照）。
【０３９２】
以後の工程は、図３４に示す第４実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０３９３】
このように、本実施形態による半導体装置の製造方法は、フラッシュランプアニール又はレーザアニールを行うことにより、金属積層膜１１２を合金化してＮｉＰｔ膜１１４を形成することに主たる特徴がある。
【０３９４】
Ｎｉ合金膜をスパッタ法により形成する場合、Ｎｉ合金のスパッタターゲットが高価であり、作製が困難であるといった難点が存在していた。
【０３９５】
一方、本実施形態では、フラッシュランプアニール又はレーザアニールを行うことにより、金属積層膜１１２を合金化してＮｉＰｔ膜１１４を形成する。フラッシュランプアニール又はレーザアニールを用いることにより、金属積層膜１１２のみを加熱することができるため、金属積層膜１１２とＳｉ、Ｓｉ１−ＸＧｅＸを含む下地層との反応を抑制しつつ、金属積層膜１１２を合金化してＮｉＰｔ膜１１４を形成することができる。
【０３９６】
しかも、本実施形態によれば、高価で作製が困難なＮｉ合金のスパッタターゲットを用いる必要がないため、安価にＮｉＰｔ膜１１４を形成することができる。
【０３９７】
なお、フラッシュランプアニールにおいて、フラッシュランプ光のエネルギ密度が小さすぎたり、照射時間が短すぎたりすると、金属積層膜１１２を合金化してＮｉＰｔ膜１１４を形成することができない。また、フラッシュランプ光のエネルギ密度が大きすぎたり、照射時間が長すぎたりすると、金属積層膜１１２とＳｉ、Ｓｉ１−ＸＧｅＸとの反応が生じてしまう。このような観点から、フラッシュランプアニールでは、フラッシュランプ光のエネルギ密度を２６〜３０Ｊ／ｃｍ２、フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定することが望ましい。
【０３９８】
また、フラッシュランプアニールに代えてレーザアニールを行う場合も、同様の観点から、レーザ光のエネルギ密度を０．３〜３．０Ｊ／ｃｍ２、照射時間を３０〜２００ｎｓｅｃに設定することが望ましい。
【０３９９】
また、フラッシュランプアニール又はレーザアニールは、１回だけ行うのではなく、複数回行ってもよい。フラッシュランプアニール又はレーザアニールを複数回行う場合には、各回のフラッシュランプ光又はレーザ光のエネルギ密度を、１回だけ行う場合と比較して小さく設定する。
【０４００】
［第８実施形態］
サリサイドプロセスによりゲート電極上、ソース／ドレイン拡散層上に形成された金属シリサイド膜に接続されるコンタクトプラグを構成するバリアメタルは、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ法等の種々の成膜方法により形成されている。
【０４０１】
金属シリサイド膜がニッケルシリサイド膜より成る場合には、ニッケルシリサイド膜の凝集を凝集するために、ニッケルシリサイド膜の形成後のプロセスは低温プロセスであることが要求される。このため、金属シリサイド膜がニッケルシリサイド膜より成る場合においては、バリアメタルの成膜方法に、成膜温度が比較的低温であるＰＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法が用いられる。
【０４０２】
金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法について図５３乃至図５６を用いて説明する。図５３乃至図５６は、金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図である。
【０４０３】
図５３（ａ）は、サリサイドプロセスによりゲート電極２０６上、ソース／ドレイン拡散層２１４上にニッケルシリサイド膜より成る金属シリサイド膜２３０ａ、２３０ｂが形成されたＭＯＳトランジスタ２１６を示している。図示するように、シリコン基板２００には、素子分離領域２０２により素子領域が画定されている。素子領域が画定されたシリコン基板２００上には、ゲート絶縁膜２０４を介して、ポリシリコン膜又はアモルファスシリコン膜より成るゲート電極２０６が形成されている。ゲート電極２０６の側壁部には、サイドウォール絶縁膜２０８が形成されている。ゲート電極２０８の両側のシリコン基板２００内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域２１０と、深い不純物拡散領域２１２とにより構成されるソース／ドレイン拡散層２１４が形成されている。ゲート電極２０６上には、ニッケルシリサイド膜より成る金属シリサイド膜２３０ａが形成されている。ソース／ドレイン拡散層上には、ニッケルシリサイド膜より成る金属シリサイド膜２３０ｂが形成されている。こうして、シリコン基板２００上に、ゲート電極２０６と、ソース／ドレイン拡散層２１４とを有するＭＯＳトランジスタ２１６が形成されている。
【０４０４】
次いで、全面に、例えばＣＶＤ法により、層間絶縁膜２３２を形成する（図５３（ｂ）参照）。
【０４０５】
次いで、例えばＣＭＰ法により、層間絶縁膜２３２を平坦化する（図５３（ｃ）参照）。
【０４０６】
次いで、層間絶縁膜２３２上に、フォトレジスト膜２３４を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜２３４をパターニングする。これにより、コンタクトホールを形成するためのフォトレジストマスク２３４が形成される（図５４（ａ）参照）。
【０４０７】
次いで、フォトレジスト膜２３４をマスクとして層間絶縁膜２３２をドライエッチングすることにより、層間絶縁膜２３２に、金属シリサイド膜２３０ａに達するコンタクトホール２３６ａ、及び金属シリサイド膜２３０ｂに達するコンタクトホール２３６ｂをそれぞれ形成する（図５４（ｂ）参照）。
【０４０８】
コンタクトホール２３６ａ、２３６ｂを形成した後、マスクとして用いたフォトレジスト膜２３４を除去する（図５４（ｃ）参照）。
【０４０９】
次いで、アルゴン（Ａｒ）ガスのプラズマを用いたスパッタ処理により、金属シリサイド膜の表面に形成されている自然酸化膜を除去する（図５５（ａ）参照）。
【０４１０】
次いで、層間絶縁膜２３２上、並びにコンタクトホール２３６ａ、２３６ｂ内の側壁及び底部に、ＰＶＤ法により、チタン（Ｔｉ）膜２３８を堆積する（図５５（ｂ）参照）。Ｔｉ膜２３８の形成に用いるＰＶＤ法としては、具体的にはスパッタ法を用いる。
【０４１１】
次いで、Ｔｉ膜２３８上に、ＭＯＣＶＤ法により、窒化チタン（ＴｉＮ）膜２４０を堆積する。
【０４１２】
こうして、Ｔｉ膜２３８とＴｉＮ膜２４０とが順次積層されて成るバリアメタル２４２が形成される（図５５（ｃ）参照）。
【０４１３】
次いで、バリアメタル２４２上に、熱ＣＶＤ法により、タングステン（Ｗ）膜２４４を堆積する（図５６（ａ）参照）。
【０４１４】
次いで、例えばＣＭＰ法により、層間絶縁膜２３２の表面が露出するまでＷ膜２４４及びバリアメタル２４２を研磨する。こうして、コンタクトホール２３６ａ、２３６ｂ内に、バリアメタル２４２及びＷ膜２４４より成るコンタクトプラグ２４６ａ、２４６ｂがそれぞれ埋め込まれる（図５６（ｂ）参照）。
【０４１５】
このように、金属シリサイド膜２３０ａ、２３０ｂがニッケルシリサイド膜より成る場合には、バリアメタル２４２の成膜方法に、低温プロセスであるＰＶＤ法、ＭＯＣＶＤ法が用いられる。
【０４１６】
これに対して、金属シリサイド膜がコバルトシリサイド膜より成る場合は、コバルトシリサイド膜の形成後のプロセスとして、ニッケルシリサイド膜の場合よりも高温のプロセスを用いることができる。具体的には、６８０℃以上の高温プロセスを用いることができる。このため、金属シリサイド膜がコバルトシリサイド膜より成る場合には、バリアメタルの成膜方法に、プラズマＣＶＤ法、熱ＣＶＤ法が用いられている。
【０４１７】
金属シリサイド膜がコバルトシリサイド膜より成る場合のコンタクトプラグの形成方法について図５７を用いて説明する。図５７は、金属シリサイド膜がコバルトシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図である。
【０４１８】
まず、図５４（ａ）乃至図５４（ｃ）に示す場合と同様にして、コンタクトホール２３６ａ、２３６ｂまでを形成する（図５７（ａ）参照）。なお、ゲート電極２０６上には、コバルトシリサイド膜より成る金属シリサイド膜２４８ａが形成されている。また、ソース／ドレイン拡散層２１４上には、コバルトシリサイド膜より成る金属シリサイド膜２４８ｂが形成されている。
【０４１９】
次いで、層間絶縁膜２３２上、並びにコンタクトホール２３６ａ、２３６ｂ内の側壁及び底部に、四塩化チタン（ＴｉＣｌ４）ガスを原料ガスとして用いたプラズマＣＶＤ法により、Ｔｉ膜２５０を堆積する（図５７（ｂ）参照）。
【０４２０】
次いで、Ｔｉ膜２５０上に、ＴｉＣｌ４ガスを原料ガスとして用いた熱ＣＶＤ法により、ＴｉＮ膜２５２を堆積する。
【０４２１】
こうして、Ｔｉ膜２５０とＴｉＮ膜２５２とが順次積層されて成るバリアメタル２５４が形成される（図５７（ｃ）参照）。
【０４２２】
バリアメタル２５４形成した後の工程は、図５６（ａ）及び図５６（ｂ）に示す金属シリサイド膜がニッケルシリサイド膜より成る場合と同様であるので説明を省略する。
【０４２３】
上述のように、金属シリサイド膜の種類に応じて、異なる方法により形成されたバリアメタルが用いられていた。
【０４２４】
すなわち、金属シリサイド膜がニッケルシリサイド膜より成る場合には、バリアメタルとして、ＰＶＤ法により形成されたＴｉ膜（以後、適宜「ＰＶＤ−Ｔｉ膜」と表記する）と、ＭＯＣＶＤ法により形成されたＴｉＮ膜（以後、適宜「ＭＯＣＶＤ−ＴｉＮ膜」と表記する）とを組み合わせたものが用いられる。
【０４２５】
これに対して、金属シリサイド膜がコバルトシリサイド膜より成る場合には、バリアメタルとして、ＴｉＣｌ４ガスを原料ガスとして用いたプラズマＣＶＤ法により形成されたＴｉ膜（以後、適宜「ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜」と表記する）と、ＴｉＣｌ４ガスを原料ガスとして用いた熱ＣＶＤ法により形成されたＴｉＮ膜（以後、適宜「ＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜」と表記する）とを組み合わせたものが用いられる。
【０４２６】
ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜とＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルは、ＰＶＤ−Ｔｉ膜とＭＯＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルよりもコンタクト抵抗を低減することができることが分かっている。これは、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜が、ＰＶＤ−Ｔｉ膜よりも被覆性が良好であるためである。また、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜を成膜する際に、原料ガスとして用いられるＴｉＣｌ４ガスの還元作用により、金属シリサイド膜の表面に形成されている自然酸化膜を除去することができるためである。
【０４２７】
しかしながら、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜及びＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜は、いずれも成膜温度が高温である。すなわち、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜の成膜温度は６５０℃であり、ＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜の成膜温度は６８０℃である。
【０４２８】
金属シリサイド膜がコバルトシリサイド膜より成る場合には、７００℃以上に加熱されてもコンタクト抵抗が上昇する等の不都合は生じない。したがって、上述のように、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜とＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルが用いられる。
【０４２９】
これに対して、金属シリサイド膜がニッケルシリサイド膜より成る場合は、高温に加熱されると、ニッケルシリサイド膜の凝集が生じる。ニッケルシリサイド膜が凝集すると、コンタクト抵抗が上昇し、また、コンタクト抵抗のばらつきが大きくなってしまう。このため、成膜温度が高温である、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜とＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルを用いることはできない。
【０４３０】
そこで、金属シリサイド膜がニッケルシリサイド膜より成る場合には、上述のように、成膜温度が低温である、ＰＶＤ−Ｔｉ膜とＭＯＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルが用いられるのが一般的になっている。ＰＶＤ−Ｔｉ膜の成膜温度は２５０〜４００℃であり、ＭＯＣＶＤ−ＴｉＮ膜の成膜温度は４００℃である。このようなＰＶＤ−Ｔｉ膜とＭＯＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルを用いることにより、ニッケルシリサイド膜の凝集を抑制することができる。但し、この場合、コンタクト抵抗が多少増加することになる。
【０４３１】
本願発明者らは、Ｎｉ膜又はＮｉ合金膜を用いたシリサイド化プロセスにより形成された金属シリサイド膜にコンタクトプラグを接続する場合において、コンタクト抵抗を低減するとともに、コンタクト抵抗のばらつきを低減するバリアメタルの形成方法について鋭意検討を重ねてきた。
【０４３２】
そして、ニッケルプラチナシリサイド等のシリサイドの耐熱性に関する知見に基づき、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜と、ＭＯＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルを用いることにより、コンタクト抵抗を低減するとともに、コンタクト抵抗のばらつきを低減することができることに想到するに至った。
【０４３３】
以下、本発明の第８実施形態による半導体装置の製造方法について図４１乃至図４６を用いて説明する。図４１乃至図４４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図４５は、ニッケルプラチナモノシリサイドの耐熱性を示すグラフである。図４６は、本実施形態による半導体装置の製造方法の評価結果を示すグラフである。
【０４３４】
本実施形態による半導体装置の製造方法は、ＴｉＣｌ４ガスを原料ガスとして用いたプラズマＣＶＤ法によりＴｉ膜１２４を堆積し、ＭＯＣＶＤ法によりＴｉＮ膜１２６を堆積することにより、Ｔｉ膜１２４とＴｉＮ膜１２６とが順次積層されて成るバリアメタル１２８を形成することに主たる特徴がある。
【０４３５】
まず、通常のＭＯＳトランジスタの形成方法により、シリコン基板１０上にＭＯＳトランジスタ２６を形成する。次いで、ニッケルプラチナ膜を用いたサリサイドプロセスにより、ゲート電極１６上及びソース／ドレイン拡散層２４上に、ニッケルプラチナモノシリサイド膜より成る金属シリサイド膜１１６ａ、１１６ｂを形成する。
【０４３６】
図４１（ａ）は、サリサイドプロセスによりゲート電極１６上及びソース／ドレイン拡散層２４上に金属シリサイド膜１１６ａ、１１６ｂが形成されたＭＯＳトランジスタ２６を示している。図示するように、シリコン基板１０には、素子分離領域１２により素子領域が画定されている。素子領域が画定されたシリコン基板１０上には、ゲート絶縁膜１４を介して、ポリシリコン膜又はアモルファスシリコン膜より成るゲート電極１６が形成されている。ゲート電極１６の側壁部には、サイドウォール絶縁膜１８が形成されている。ゲート電極１６の両側のシリコン基板１０内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域２０と、深い不純物拡散領域２２とにより構成されるソース／ドレイン拡散層２４が形成されている。ゲート電極１６上には、ニッケルプラチナモノシリサイド膜より成る金属シリサイド膜１１６ａが形成されている。ソース／ドレイン拡散層２４上には、ニッケルプラチナモノシリサイド膜より成る金属シリサイド膜１１６ｂが形成されている。こうして、シリコン基板１０上に、ゲート電極１６と、ソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６が形成されている。
【０４３７】
なお、ＭＯＳトランジスタ２６がＰＭＯＳトランジスタである場合には、第２実施形態による半導体装置の製造方法と同様に、ソース／ドレイン拡散層２４にＳｉ１−ＸＧｅＸ膜を形成してもよい。また、ＭＯＳトランジスタ２６がＮＭＯＳトランジスタである場合には、第３実施形態による半導体装置の製造方法と同様に、ソース／ドレイン拡散層２４にＳｉ１−ＸＣＸ膜を形成してもよい。
【０４３８】
次いで、全面に、例えばＣＶＤ法により、層間絶縁膜１１８を形成する（図４１（ｂ）参照）。
【０４３９】
次いで、例えばＣＭＰ法により、層間絶縁膜１１８を平坦化する（図４１（ｃ）参照）。
【０４４０】
次いで、層間絶縁膜１１８上に、フォトレジスト膜１２０を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜１２０をパターニングする。これにより、コンタクトホールを形成するためのフォトレジストマスク１２０が形成される（図４２（ａ）参照）。
【０４４１】
次いで、フォトレジスト膜１２０をマスクとして層間絶縁膜１１８をドライエッチングすることにより、層間絶縁膜１１８に、金属シリサイド膜１１６ａに達するコンタクトホール１２２ａ、及び金属シリサイド膜１１６ｂに達するコンタクトホール１２２ｂをそれぞれ形成する（図４２（ｂ）参照）。
【０４４２】
コンタクトホール１２２ａ、１２２ｂを形成した後、マスクとして用いたフォトレジスト膜１２０を除去する（図４２（ｃ）参照）。
【０４４３】
次いで、例えばＡｒガスのプラズマを用いたスパッタ処理により、金属シリサイド膜１１６ａ、１１６ｂの表面に形成されている自然酸化膜を除去する（図４３（ａ）参照）。なお、金属シリサイド膜１１６ａ、１１６ｂの表面に形成されている自然酸化膜を除去するための処理は、Ａｒガスのプラズマを用いたスパッタ処理に限定されるものではない。例えば、Ａｒガスと水素（Ｈ２）ガスとの混合ガスのプラズマを用いたスパッタ処理により、自然酸化膜を除去してもよい。また、三フッ化窒素（ＮＦ３）ガスのプラズマ又はＨ２ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元除去してもよい。
【０４４４】
次いで、層間絶縁膜１１８上、並びにコンタクトホール１２２ａ、１２２ｂ内の側壁及び底部に、ＴｉＣｌ４ガスを原料ガスとして用いたプラズマＣＶＤ法により、Ｔｉ膜１２４を堆積する（図４３（ｂ）参照）。Ｔｉ膜１２４の膜厚は、例えば１〜１０ｎｍとする。Ｔｉ膜１２４の成膜条件は、原料ガスとしてＴｉＣｌ４ガス、Ｈ２ガス、及び不活性ガスを用い、成膜温度すなわち基板温度を６５０℃以下、例えば１５０〜６５０℃とする。
【０４４５】
次いで、プラズマＣＶＤ法によりＴｉ膜１２４の成膜を行った成膜装置から基板を搬出し、ＭＯＣＶＤ法により後述のＴｉＮ膜１２６（図４４（ａ）参照）の成膜を行う別の成膜装置に基板を搬入する。この間に、Ｔｉ膜１２４は大気に暴露されることになる。このため、Ｔｉ膜１２４の表面には、自然酸化膜が形成される。
【０４４６】
このように、プラズマＣＶＤ法によるＴｉ膜１２４とＭＯＣＶＤ法によるＴｉＮ膜１２６とは互いに別の成膜装置で成膜するのが通常であるため、大気に曝露されることによりＴｉ膜１２４の表面に自然酸化膜が形成される。そこで、Ｔｉ膜１２４上にＴｉＮ膜１２６を成膜するための前処理として以下の処理を行う。
【０４４７】
すなわち、例えばＡｒガスのプラズマを用いたスパッタ処理により、Ｔｉ膜１２４の表面に形成されている自然酸化膜を除去する（図４３（ｃ）参照）。なお、Ｔｉ膜１２４の表面に形成されている自然酸化膜を除去するための処理は、Ａｒガスのプラズマを用いたスパッタ処理に限定されるものではない。例えば、ＡｒガスとＨ２ガスとの混合ガスのプラズマを用いたスパッタ処理により、自然酸化膜を除去してもよい。また、ＮＦ３ガスのプラズマ又はＨ２ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元除去してもよい。また、Ｈ２ガス又はアンモニア（ＮＨ３）ガスを含むガス雰囲気中にて、例えば３００〜４５０℃の熱処理を行うことにより、自然酸化膜を除去してもよい。
【０４４８】
なお、プラズマＣＶＤ法によるＴｉ膜１２４とＭＯＣＶＤ法によるＴｉＮ膜１２６とを同一成膜装置により成膜することが可能である場合には、上記の前処理を行う必要はない。
【０４４９】
次いで、Ｔｉ膜１２４上に、ＭＯＣＶＤ法により、ＴｉＮ膜１２６を堆積する（図４４（ａ）参照）。ＴｉＮ膜１２６の膜厚は、例えば１〜１０ｎｍとする。ＴｉＮ膜１２６の成膜条件は、例えば、原料ガスとしてテトラジメチルアミノチタン（ＴＤＭＡＴ）ガスを用い、成膜温度すなわち基板温度を４５０℃以下、例えば３００〜４５０℃とする。
【０４５０】
なお、ＴｉＮ膜１２６は、ＭＯＣＶＤ法により例えば１〜５ｎｍのＴｉＮ膜を堆積する工程と、堆積されたＴｉＮ膜中の炭素を含む化合物をプラズマ処理により除去する工程とを繰り返して行うことにより、形成してもよい。この場合において、ＴｉＮ膜の成膜条件は、例えば上記と同様の条件とする。また、炭素を含む化合物を除去するプラズマ処理には、例えば、Ａｒガス、窒素（Ｎ２）ガス、Ｈ２ガス、ヘリウム（Ｈｅ）ガス、及びＮＨ３ガスのうちの少なくとも１つ以上のガスのプラズマを用いる。
【０４５１】
こうして、Ｔｉ膜１２４とＴｉＮ膜１２６とが順次積層されて成るバリアメタル１２８が形成される（図４４（ａ）参照）。すなわち、本実施形態では、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜１２４とＭＯＣＶＤ−ＴｉＮ膜１２６とを組み合わせたバリアメタル１２８を形成する。バリアメタル１２８は、後述のコンタクトプラグ１３２ａ、１３２ｂと金属シリサイド膜１１６ａ、１１６ｂとのコンタクト抵抗を安定化する。また、バリアメタル１２８は、金属シリサイド膜１１６ａ、１１６ｂと後述のＷ膜１３０とが反応するのを抑制し、また、Ｗ膜１３０のＷが拡散するのを抑制する。さらに、バリアメタル１２８は、コンタクトＷ膜１３０と金属シリサイド膜１１６ａ、１１６ｂとの密着性を高めるための密着層としても機能する。
【０４５２】
次いで、バリアメタル１２８上に、例えば熱ＣＶＤ法により、Ｗ膜１３０を堆積する（図４４（ｂ）参照）。Ｗ膜１３０の膜厚は、例えば１００〜３００ｎｍとする。Ｗ膜１３０の成膜条件は、例えば、原料ガスとしてに六フッ化タングステン（ＷＦ６）ガス、シラン（ＳｉＨ４）ガス、及びＨ２ガスを用い、成膜温度すなわち基板温度を５００℃以下、例えば２００〜５００℃とする。
【０４５３】
次いで、例えばＣＭＰ法により、層間絶縁膜１１８の表面が露出するまでＷ膜１３０及びバリアメタル１２８を研磨する。こうして、コンタクトホール１２２ａ、１２２ｂ内に、バリアメタル１２８及びＷ膜１３０より成るコンタクトプラグ１３２ａ、１３２ｂがそれぞれ埋め込まれる（図４４（ｃ）参照）。コンタクトプラグ１３２ａ、１３２ｂは、金属シリサイド膜１１６ａ、１１６ｂにそれぞれ接続される。
【０４５４】
このように、本実施形態による半導体装置の製造方法は、ＴｉＣｌ４ガスを原料ガスとして用いたプラズマＣＶＤ法によりＴｉ膜１２４を堆積し、ＭＯＣＶＤ法によりＴｉＮ膜１２６を堆積することにより、Ｔｉ膜１２４とＴｉＮ膜１２６とが順次積層されて成るバリアメタル１２８を形成することに主たる特徴がある。
【０４５５】
ＴｉＣｌ４ガスを原料ガスとして用いたプラズマＣＶＤ法によりＴｉ膜１２４を形成する際の成膜温度は、６５０℃以下である。また、ＭＯＣＶＤ法によりＴｉＮ膜１２６を形成する際の成膜温度が４５０℃以下である。したがって、本実施形態では、バリアメタル１２８を形成する際に、金属シリサイド膜１１６ａ、１１６ｂが加熱される最大温度を６５０℃以下にすることができる。
【０４５６】
このように、本実施形態による半導体装置の製造方法において、金属シリサイド膜１１６ａ、１１６ｂが加熱される最大温度が６５０℃以下になる成膜方法を用いてバリアメタル１２８を形成するのは、以下に述べるニッケルプラチナモノシリサイドの耐熱性に関する評価に基づくものである。
【０４５７】
ニッケルモノシリサイドにプラチナが添加されたニッケルプラチナモノシリサイドは、プラチナが添加されていないニッケルモノシリサイドと比較して耐熱性が向上することが知られている（例えば非特許文献１を参照）。
【０４５８】
図４５は、ニッケルプラチナモノシリサイドの耐熱性を測定した結果を示すグラフである。耐熱性の測定を行うサンプルとして、ウェーハ上に膜厚１０ｎｍのニッケルプラチナ膜を堆積し、窒素雰囲気中にてＲＴＡ法により４００℃、３０秒間の熱処理を行い、ニッケルプラチナモノシリサイド膜を形成したものを用意した。このサンプルについて、窒素雰囲気中にてＲＴＡ法により異なる熱処理温度で熱処理を行い、熱処理後のシリサイド膜のシート抵抗をそれぞれ測定した。グラフの横軸は熱処理温度を示し、縦軸はシート抵抗を示している。
【０４５９】
図４５に示すグラフから分かるように、熱処理温度が６５０℃の場合、シート抵抗の増加が観察されるものの、僅かな増加にとどまっている。このときのシート抵抗の増加は、２６％であった。
【０４６０】
一方、熱処理温度が６８０℃の場合には、シート抵抗が大きく増加してしまっている。このときのシート抵抗の増加は、６８％であった。
【０４６１】
したがって、金属シリサイド膜がニッケルプラチナモノシリサイド膜より成る場合に、成膜温度が６８０℃であるＴｉＣｌ４ガスを原料ガスとして用いた熱ＣＶＤ法によりＴｉＮ膜を形成したのでは、金属シリサイド膜が高抵抗になってしまう。このため、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜とＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜とを組み合わせたバリアメタルを用いたのでは、コンタクト抵抗が上昇してしまう。
【０４６２】
これに対して、本実施形態による半導体装置の製造方法では、ＴｉＣｌ４ガスを原料ガスとして用いたプラズマＣＶＤ法によりＴｉ膜１２４を堆積し、ＭＯＣＶＤ法によりＴｉＮ膜１２６を堆積するので、バリアメタル１２８を形成する際に、金属シリサイド膜１１６ａ、１１６ｂが加熱される最大温度を６５０℃以下にすることができる。したがって、金属シリサイド膜１１６ａ、１１６ｂの高抵抗化を抑制することができる。こうして、本実施形態によれば、金属シリサイド膜１１６ａ、１１６ｂに接続されたコンタクトプラグ１３２ａ、１３２ｂを形成する場合に、コンタクト抵抗を低減することができる。
【０４６３】
（評価結果）
本実施形態による半導体装置の製造方法の評価結果について図４６を用いて説明する。
【０４６４】
以下に述べる実施例１、及び比較例１、２の場合のそれぞれについて、コンタクト抵抗の測定を行った。
【０４６５】
実施例１は、本実施形態による半導体装置の製造方法によりコンタクトプラグを形成した場合、すなわちコンタクトプラグのバリアメタルとして、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜とＭＯＣＶＤ−ＴｉＮ膜とを組み合わせたものを形成した場合である。
【０４６６】
比較例１は、コンタクトプラグのバリアメタルとして、ＰＶＤ−Ｔｉ膜とＭＯＣＶＤ−ＴｉＮ膜とを組み合わせたものを形成した場合である。
【０４６７】
比較例２は、コンタクトプラグのバリアメタルとして、ＴｉＣｌ４−ＣＶＤ−Ｔｉ膜とＴｉＣｌ４−ＣＶＤ−ＴｉＮ膜とを組み合わせたものを形成した場合である。
【０４６８】
コンタクト抵抗の測定に用いたサンプルは、次のようにして作製した。まず、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース／ドレインに相当するシリコン基板をそれぞれ用意した。このようなシリコン基板上に、ニッケルプラチナ膜を用いたシリサイド化プロセスによりニッケルプラチナモノシリサイド膜を形成し、次いで、ニッケルプラチナモノシリサイド膜に接続されたコンタクトプラグを形成した。コンタクトプラグの直径は９０ｎｍとした。また、コンタクトプラグは、ボーダレスコンタクトで接続した。
【０４６９】
図４６（ａ）は、ＮＭＯＳトランジスタソース／ドレインに相当する場合のコンタクト抵抗の測定結果を示している。図４６（ｂ）は、ＰＭＯＳトランジスタに相当する場合のコンタクト抵抗の測定結果を示している。
【０４７０】
ＮＭＯＳトランジスタに相当する場合及びＰＭＯＳトランジスタのソース／ドレインに相当する場合のいずれについても、図４６（ａ）及び図４６（ｂ）から明らかなように、実施例１の場合は、比較例１、２の場合と比較して、コンタクト抵抗が小さく、コンタクト抵抗のばらつきも小さくなっている。
【０４７１】
このように、本実施形態によれば、ＴｉＣｌ４ガスを原料ガスとして用いたプラズマＣＶＤ法によりＴｉ膜１２４を堆積し、ＭＯＣＶＤ法によりＴｉＮ膜１２６を堆積することにより、Ｔｉ膜１２４とＴｉＮ膜１２６とが順次積層されて成るバリアメタル１２８を形成するので、バリアメタル１２８を形成する際に、金属シリサイド膜１１６ａ、１１６ｂが加熱される最大温度を６５０℃以下にすることができる。したがって、本実施形態によれば、コンタクト抵抗を低減するとともに、コンタクト抵抗のばらつきを低減することができる。
【０４７２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０４７３】
また、上記第１乃至第３実施形態では、シリサイド化のための熱処理として、ＲＴＡ法による熱処理を行う場合について説明したが、シリサイド化のための熱処理は、ＲＴＡ法による熱処理に限定されるものではない。例えば、シリサイド化のための熱処理として、炉アニール、スパイクアニール、フラッシュアニール等を行ってもよい。また、２段階の熱処理を行う場合には、第１回目、第２回目の熱処理として、ＲＴＡ法による熱処理、炉アニール、スパイクアニール、フラッシュアニール等を適宜組み合わせて行ってもよい。
【０４７４】
また、上記第１乃至第３実施形態では、スパッタ法によりＮｉＰｔ膜２８を形成する場合について説明したが、ＮｉＰｔ膜２８の形成方法は、スパッタ法に限定されるものではない。ＮｉＰｔ膜２８は、スパッタ法のほか、例えば電子ビーム蒸着法等の蒸着法により形成してもよい。
【０４７５】
また、上記第１乃至第６実施形態では、ＮｉＰｔ膜２８上に保護膜３０を形成する場合について説明したが、保護膜３０を形成しなくてもよい。
【０４７６】
また、上記第１乃至第３実施形態では、ゲート電極１６、１６ｎ、１６ｐ、ソース／ドレイン拡散層２４、２４ｎ、２４ｐ、Ｓｉ１−ＸＧｅＸ膜７６ａ、７６ｂ、Ｓｉ１−ＸＣＸ膜８６ａ、８６ｂ上にＮｉＰｔ膜２８を直接形成する場合について説明したが、ＮｉＰｔ膜２８の下地として、Ｐｔを含まない純粋なＮｉ膜を形成し、このＰｔを含まない純粋なＮｉ膜を介して、これらゲート電極１６等の上にＮｉＰｔ膜２８を形成してもよい。Ｐｔを含まない純粋なＮｉ膜を介してＮｉＰｔ膜２８を形成することにより、Ｐｔ添加によるＮｉＳｉ耐熱性向上を維持しつつ、Ｐｔ添加による抵抗上昇を抑えることができる。
【０４７７】
また、ＮｉＰｔ膜２８としては、チタニウム（Ｔｉ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）、ニオビウム（Ｎｂ）、モリブデン（Ｍｏ）及びレニウム（Ｒｅ）のうちの少なくとも１つを含むものを形成してもよい。これら金属がＮｉＰｔ膜２８中に含まれていることにより、ニッケルシリサイドの耐熱性を向上することができる。
【０４７８】
また、上記第１乃至第３実施形態では、ＮｉＰｔ膜を用いてゲート電極及びソース／ドレイン拡散層をシリサイド化する場合について説明したが、本発明は、ＮｉＰｔ膜を用いてシリコンを含む半導体層をシリサイド化し、未反応のＮｉＰｔ膜を除去する場合に広く適用することができる。
【０４７９】
また、上記第４乃至第７実施形態では、ＰＭＯＳトランジスタ２６ｐのソース／ドレイン拡散層２４ｐに、Ｓｉ１−ＸＧｅＸ膜７６ｂを形成する場合について説明したが、ＮＭＯＳトランジスタ２６ｎのソース／ドレイン拡散層２４ｎに、第３実施形態による場合と同様にしてＳｉ１−ＸＣＸ膜８６ｂを形成してもよい。
【０４８０】
また、上記第４乃至第６実施形態においては、ＮｉＰｔ膜２８を用いてシリサイド化を行う場合について説明したが、シリサイド化に用いるＮｉ合金膜は、ＮｉＰｔ膜２８に限定されるものではない。例えば、ＮｉＰｔ膜２８に代えて、ＮｉＴａ膜、ＮｉＷ膜、又はＮｉＲｅ膜等のＮｉ合金膜を用いてシリサイド化を行うことにより、ニッケル合金モノシリサイド膜を形成してもよい。このようなＮｉ合金膜を用いてシリサイド化を行うことによっても、形成されるシリサイド膜の耐熱性を向上することができる。なお、ＮｉＴａ膜におけるＴａの組成比は、例えば１〜１０ａｔｏｍ％とする。また、ＮｉＷ膜におけるＷの組成比は、例えば１〜１０ａｔｏｍ％とする。また、ＮｉＲｅ膜におけるＲｅの組成比は、例えば１〜１０ａｔｏｍ％とする。
【０４８１】
また、上記第４、第５及び第７実施形態の場合においても、上記第６実施形態の場合と同様にして、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂ、Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜８０ａ、８０ｂを形成した後にフラッシュランプアニール又はレーザアニールを行うことにより、エクステンション領域２０ｎ、２０ｐに導入されたドーパント不純物の活性化率を向上してもよい。
【０４８２】
また、上記第４乃至第６実施形態の場合においても、スパッタ法によるＮｉＰｔ膜２８に代えて、上記第７実施形態の場合と同様にして、フラッシュランプアニール又はレーザアニールにより金属積層膜１１２を合金化してＮｉＰｔ膜１１４を形成してもよい。
【０４８３】
また、上記第８実施形態では、金属シリサイド膜１１６ａ、１１６ｂとして、ニッケルプラチナ膜を用いたシリサイド化プロセスにより、ニッケルプラチナモノシリサイド膜を形成する場合について説明したが、金属シリサイド膜１１６ａ、１１６ｂはこれに限定されるものではない。例えば、金属シリサイド膜１１６ａ、１１６ｂとして、ニッケル合金膜又はニッケル膜を用いたシリサイド化プロセスにより、ニッケルモリブデンモノシリサイド膜、ニッケルレニウムモノシリサイド膜、ニッケルタンタルモノシリサイド膜、ニッケルタングステンモノシリサイド膜、ニッケルプラチナレニウムモノシリサイド膜、又はニッケルモノシリサイド膜を形成してもよい。
【０４８４】
また、上記第８実施形態では、ＴＤＭＡＴガスを原料ガスとして用いたＭＯＣＶＤ法によりＴｉＮ膜１２６を形成する場合について説明したが、ＴｉＮ膜１２６は、ＴＤＭＡＴのほか、種々の有機チタン化合物のガスを原料ガスとして用いたＭＯＣＶＤ法により形成してもよい。
【０４８５】
また、上記第８実施形態では、コンタクトプラグ１３２ａ、１３２ｂを構成する金属膜としてＷ膜１３０を形成する場合について説明したが、Ｗ膜１３０に代えて、種々の金属膜を形成してもよい。
【０４８６】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
【０４８７】
（付記１）
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケルプラチナ膜を形成する工程と、
熱処理を行うことにより、前記ニッケルプラチナ膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケルプラチナシリサイド膜を形成する第１の熱処理工程と、
過酸化水素を含む７１℃以上の薬液を用いて、前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【０４８８】
（付記２）
付記１記載の半導体装置の製造方法において、
前記薬液の温度は１５０℃以下である
ことを特徴とする半導体装置の製造方法。
【０４８９】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程の後に、第２の熱処理工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０４９０】
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記ソース／ドレイン拡散層は、Ｓｉ層、Ｓｉ１−ＸＧｅＸ層、又はＳｉ１−ＸＣＸ層を含む
ことを特徴とする半導体装置の製造方法。
【０４９１】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第１の熱処理工程により形成される前記ニッケルプラチナシリサイド膜は、ダイニッケルプラチナシリサイド相のニッケルプラチナシリサイド膜、又はニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜である
ことを特徴とする半導体装置の製造方法。
【０４９２】
（付記６）
付記３記載の半導体装置の製造方法において、
前記第１の熱処理工程では、ダイニッケルプラチナシリサイド相の前記ニッケルプラチナシリサイド膜を形成し、
前記第２の熱処理工程では、ダイニッケルプラチナシリサイド相の前記ニッケルプラチナシリサイド膜をニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜に変換する
ことを特徴とする半導体装置の製造方法。
【０４９３】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記薬液は、硫酸と過酸化水素とが混合されて成る薬液、塩酸と過酸化水素と水とが混合されて成る薬液、又はアンモニアと過酸化水素と水とが混合されて成る薬液である
ことを特徴とする半導体装置の製造方法。
【０４９４】
（付記８）
付記７記載の半導体装置の製造方法において、
前記薬液が硫酸と過酸化水素とが混合されて成る薬液である場合、前記薬液における前記硫酸の重量パーセント濃度は５０％〜９５％であり、前記薬液における前記過酸化水素の重量パーセント濃度は５％〜５０％であり、
前記薬液が塩酸と過酸化水素とが混合されて成る薬液である場合、前記薬液における前記塩酸の重量パーセント濃度は０．１〜２５％であり、前記薬液における前記過酸化水素の重量パーセント濃度は０．１〜２５％であり、前記薬液における前記水の重量パーセント濃度は５０〜９９．８％であり、
前記薬液がアンモニアと過酸化水素と水が混合されて成る薬液である場合、前記薬液における前記アンモニアの重量パーセント濃度は０．１〜２５％であり、前記薬液における前記過酸化水素の重量パーセント濃度は０．１〜２５％であり、前記薬液における水の重量パーセント濃度は５０〜９９．８％である
ことを特徴とする半導体装置の製造方法。
【０４９５】
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記ニッケルプラチナ膜は、ニッケル中に１〜１０ａｔｏｍ％のプラチナを有する
ことを特徴とする半導体装置の製造方法。
【０４９６】
（付記１０）
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記トランジスタを形成する工程の後、前記ニッケルプラチナ膜を形成する工程の前に、プラチナを含まないニッケル膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０４９７】
（付記１１）
付記１乃至１０のいずれかに記載の半導体装置の製造方法において、
前記ニッケルプラチナ膜を形成する工程では、チタニウム、ハフニウム、タンタル、ジルコニウム、タングステン、コバルト、クロム、パラジウム、バナジウム、ニオビウム、モリブデン及びレニウムのうちの少なくとも１つを含む前記ニッケルプラチナ膜を形成する
ことを特徴とする半導体装置の製造方法。
【０４９８】
（付記１２）
シリコンを含む半導体層上に、ニッケルプラチナ膜を形成する工程と、
熱処理を行うことにより、前記ニッケルプラチナ膜と前記半導体層の上部とを反応させ、前記半導体層上に、ニッケルプラチナシリサイド膜を形成する熱処理工程と、
過酸化水素を含む７１℃以上の薬液を用いて、前記ニッケルプラチナ膜のうちの未反応の部分を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【０４９９】
（付記１３）
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【０５００】
（付記１４）
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
前記ニッケル合金シリサイド膜に対して、フラッシュランプアニール又はレーザアニールを行う工程と
を有することを特徴とする半導体装置の製造方法。
【０５０１】
（付記１５）
付記１３又は１４記載の半導体装置の製造方法において、
前記フラッシュランプアニール又は前記レーザアニールを行う工程では、照射するフラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、前記フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、前記レーザ光の照射時間を１０〜２００ｎｓｅｃに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
【０５０２】
（付記１６）
付記１３乃至１５のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金膜のうちの未反応の部分を除去する工程の後に、フラッシュランプアニール又はレーザアニールを行うことにより、前記ソース／ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０５０３】
（付記１７）
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うようにニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と、
前記ニッケル合金膜のうちの未反応の部分を除去する工程と、
フラッシュランプアニール又レーザアニールを行うことにより、前記ソース／ドレイン拡散層の前記ゲート電極側の端部に導入されたドーパント不純物を活性化する工程と
を有することを特徴とする半導体装置の製造方法。
【０５０４】
（付記１８）
付記１６又は１７記載の半導体装置の製造方法において、
前記ドーパント不純物を活性化する工程では、照射するフラッシュランプ光のエネルギ密度を２４〜２８Ｊ／ｃｍ２、前記フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を０．１〜３．０Ｊ／ｃｍ２、前記レーザ光の照射時間を１０〜２００ｎｓｅｃに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
【０５０５】
（付記１９）
付記１３乃至１８のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金膜を形成する工程では、前記ニッケル合金膜として、１〜１０ａｔｏｍ％のプラチナを含むニッケルプラチナ膜、１〜１０ａｔｏｍ％のタンタルを含むニッケルタンタル膜、１〜１０ａｔｏｍ％のタングステンを含むニッケルタングステン膜、又は１〜１０ａｔｏｍ％のレニウムを含むニッケルレニウム膜を形成する
ことを特徴とする半導体装置の製造方法。
【０５０６】
（付記２０）
付記１３乃至１８のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金膜を形成する工程は、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化して前記ニッケル合金膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０５０７】
（付記２１）
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するトランジスタを形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース／ドレイン拡散層を覆うように、ニッケル膜と金属膜とが積層されて成る金属積層膜を形成する工程と、
フラッシュランプアニール又はレーザアニールを行うことにより、前記金属積層膜を合金化してニッケル合金膜を形成する工程と、
熱処理を行うことにより、前記ニッケル合金膜と前記ソース／ドレイン拡散層の上部とを反応させ、ニッケル合金シリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０５０８】
（付記２２）
付記２０又は２１記載の半導体装置の製造方法において、
前記金属膜は、プラチナ、タンタル、タングステン及びレニウムのうちの少なくともいずれかを含む金属膜より成る
ことを特徴とする半導体装置の製造方法。
【０５０９】
（付記２３）
付記２０乃至２２のいずれかに記載の半導体装置の製造方法において、
前記金属積層膜を合金化して前記ニッケル合金膜を形成する工程では、照射するフラッシュランプ光のエネルギ密度を２６〜３０Ｊ／ｃｍ２、前記フラッシュランプ光の照射時間を０．５〜１．５ｍｓｅｃに設定した前記フラッシュランプアニール、又は照射するレーザ光のエネルギ密度を０．３〜３．０Ｊ／ｃｍ２、前記レーザ光の照射時間を３０〜２００ｎｓｅｃに設定した前記レーザアニールを行う
ことを特徴とする半導体装置の製造方法。
【０５１０】
（付記２４）
半導体基板上に、金属シリサイド膜を形成する工程と、
前記金属シリサイド膜が形成された半導体基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記金属シリサイド膜に達する開口部を形成する工程と、
前記開口部内に、ＴｉＣｌ４ガスを原料ガスとして用いたＣＶＤ法によりＴｉ膜を形成する工程と、
前記Ｔｉ膜上に、ＭＯＣＶＤ法によりＴｉＮ膜を形成する工程と、
前記Ｔｉ膜と前記ＴｉＮ膜とから成るバリアメタルが形成された前記開口部内に、コンタクトプラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０５１１】
（付記２５）
付記２４記載の半導体装置の製造方法において、
前記ＴｉＮ膜を形成する工程では、テトラジメチルアミノチタンガスを原料ガスとして用いたＭＯＣＶＤ法により、前記ＴｉＮ膜を形成する
ことを特徴とする半導体装置の製造方法。
【０５１２】
（付記２６）
付記２４又は２５記載の半導体装置の製造方法において、
前記金属シリサイド膜は、前記半導体基板上に形成されたゲート電極上に形成されており、
前記ゲート電極は、ポリシリコン膜又はアモルファスシリコン膜より成る
ことを特徴とする半導体装置の製造方法。
【０５１３】
（付記２７）
付記２４又は２５記載の半導体装置の製造方法において、
前記金属シリサイド膜は、前記半導体基板内に形成されたソース／ドレイン拡散層上に形成されており、
前記ソース／ドレイン拡散層は、Ｓｉ層、Ｓｉ１−ＸＧｅＸ層、又はＳｉ１−ＸＣＸ層を含む
ことを特徴とする半導体装置の製造方法。
【０５１４】
（付記２８）
付記２４乃至２７のいずれかに記載の半導体装置の製造方法において、
前記金属シリサイド膜は、ニッケルプラチナモノシリサイド膜、ニッケルモリブデンモノシリサイド膜、ニッケルレニウムモノシリサイド膜、ニッケルタンタルモノシリサイド膜、ニッケルタングステンモノシリサイド膜、ニッケルプラチナレニウムモノシリサイド膜、又はニッケルモノシリサイド膜より成る
ことを特徴とする半導体装置の製造方法。
【０５１５】
（付記２９）
付記２４乃至２８のいずれかに記載の半導体装置の製造方法において、
前記Ｔｉ膜を形成する工程では、６５０℃以下の成膜温度で前記Ｔｉ膜を形成する
ことを特徴とする半導体装置の製造方法。
【０５１６】
（付記３０）
付記２４乃至２９のいずれかに記載の半導体装置の製造方法において、
前記Ｔｉ膜を形成する工程では、膜厚１〜１０ｎｍの前記Ｔｉ膜を形成する
ことを特徴とする半導体装置の製造方法。
【０５１７】
（付記３１）
付記２４乃至３０のいずれかに記載の半導体装置の製造方法において、
前記Ｔｉ膜を形成する工程では、原料ガスとしてＴｉＣｌ４ガス、Ｈ２ガス、及び不活性ガスを用いたプラズマＣＶＤ法により前記Ｔｉ膜を形成する
ことを特徴とする半導体装置の製造方法。
【０５１８】
（付記３２）
付記２４乃至３１のいずれかに記載の半導体装置の製造方法において、
前記ＴｉＮ膜を形成する工程では、４５０℃以下の成膜温度で前記ＴｉＮ膜を形成する
ことを特徴とする半導体装置の製造方法。
【０５１９】
（付記３３）
付記２４乃至３２のいずれかに記載の半導体装置の製造方法において、
前記ＴｉＮ膜を形成する工程では、膜厚１〜１０ｎｍの前記ＴｉＮ膜を形成する
ことを特徴とする半導体装置の製造方法。
【０５２０】
（付記３４）
付記２４乃至３３のいずれかに記載の半導体装置の製造方法において、
前記Ｔｉ膜を形成する工程の後、前記ＴｉＮ膜を形成する工程の前に、前記Ｔｉ膜の表面に形成されている自然酸化膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０５２１】
（付記３５）
付記２４乃至３４のいずれかに記載の半導体装置の製造方法において、
前記ＴｉＮ膜を形成する工程は、テトラジメチルアミノチタンガスを原料ガスとして用いたＭＯＣＶＤ法により膜厚１〜５ｎｍの前記ＴｉＮ膜を形成する工程と、Ａｒガス、Ｎ２ガス、Ｈ２ガス、Ｈｅガス、及びＮＨ３ガスのうちの少なくとも１つ以上のガスのプラズマを用いたプラズマ処理により前記ＴｉＮ膜中の炭素を含む化合物を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。
【０５２２】
（付記３６）
付記２４乃至３５のいずれかに記載の半導体装置の製造方法において、
前記コンタクトプラグを埋め込む工程では、タングステンより成る前記コンタクトプラグを埋め込む
ことを特徴とする半導体装置の製造方法。
【０５２３】
（付記３７）
付記３６記載の半導体装置の製造方法において、
前記コンタクトプラグを埋め込む工程では、５００℃以下で前記コンタクトプラグを埋め込む
ことを特徴とする半導体装置の製造方法。
【０５２４】
（付記３８）
付記３６又は３７記載の半導体装置の製造方法において、
前記コンタクトプラグを埋め込む工程では、ＷＦ６ガスを原料ガスとして用いた熱ＣＶＤ法により前記コンタクトプラグを埋め込む
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０５２５】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の第１実施形態による半導体装置の製造方法においてＮｉＰｔ膜のうちの未反応の部分を除去した後のＮｉ（Ｐｔ）Ｓｉ膜のＳＥＭ像を示す平面図である。
【図５】比較的低温なＨＰＭ液を用いたウェットエッチングによりＮｉＰｔ膜のうちの未反応の部分を除去した後のＮｉ（Ｐｔ）Ｓｉ膜のＳＥＭ像を示す平面図である。
【図６】溶液中のＳｉ等の材料のゼータ電位と溶液のｐＨとの関係を示すグラフである。
【図７】Ｐｔの残滓が付着するメカニズムを示す概略断面図である。
【図８】本発明の原理を示す概略断面図である。
【図９】過酸化水素を含む薬液の温度と基板表面に付着したＰｔパーティクル数との関係を示すグラフである。
【図１０】過酸化水素を含む薬液に基板を浸漬する時間と基板表面に付着したＰｔパーティクル数との関係を示すグラフである。
【図１１】ＳＰＭ薬液槽のライフタイムと基板表面に付着したＰｔパーティクル数との関係を示すグラフである。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法の評価結果を示すグラフである。
【図１４】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１９】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図２０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】本発明の第３実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図２４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２６】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２８】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図３２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図３３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図３４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図３５】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３７】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３８】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３９】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４０】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４１】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４２】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４３】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４４】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図４５】ニッケルプラチナモノシリサイドの耐熱性を示すグラフである。
【図４６】本発明の第８実施形態による半導体装置の製造方法の評価結果を示すグラフである。
【図４７】ニッケルプラチナ膜を用いたシリサイド化プロセスにおいて１段階の熱処理を行う場合を示す工程断面図（その１）である。
【図４８】ニッケルプラチナ膜を用いたシリサイド化プロセスにおいて１段階の熱処理を行う場合を示す工程断面図（その２）である。
【図４９】ニッケルプラチナ膜を用いたシリサイド化プロセスにおいて２段階の熱処理を行う場合を示す工程断面図である。
【図５０】Ｎｉ膜を用いたサリサイドプロセスが行われたＭＯＳトランジスタの構造を示す概略断面図である。
【図５１】Ｎｉ膜を用いたサリサイドプロセスが行われたＰＭＯＳトランジスタの駆動電流Ｉｏｎとオフ電流Ｉｏｆｆとの関係（Ｉｏｎ−Ｉｏｆｆ曲線）を示すグラフである。
【図５２】Ｉｏｎ−Ｉｏｆｆ曲線の測定を行ったＰＭＯＳトランジスタのゲート、ソース、及びドレインを示す概略平面図である。
【図５３】金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図（その１）である。
【図５４】金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図（その２）である。
【図５５】金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図（その３）である。
【図５６】金属シリサイド膜がニッケルシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図（その４）である。
【図５７】金属シリサイド膜がコバルトシリサイド膜より成る場合のコンタクトプラグの形成方法を示す工程断面図である。
【符号の説明】
【０５２６】
１…シリコン酸化膜
２…フォトレジスト膜
３…ウェル
４…シリコン窒化膜
５…フォトレジスト膜
６…チャネルドープ層
７…フォトレジスト膜
１０…シリコン基板
１１…トレンチ
１２…素子分離領域
１４…ゲート絶縁膜
１６、１６ｎ、１６ｐ…ゲート電極
１８…サイドウォール絶縁膜
２０、２０ｎ、２０ｐ…不純物拡散領域
２２、２２ｎ、２２ｐ…不純物拡散領域
２４、２４ｎ、２４ｐ…ソース／ドレイン拡散層
２６…ＭＯＳトランジスタ
２６ｎ…ＮＭＯＳトランジスタ
２６ｐ…ＰＭＯＳトランジスタ
２８…ＮｉＰｔ膜
３０…保護膜
３２ａ、３２ｂ…Ｎｉ２（Ｐｔ）Ｓｉ膜
３４ａ、３４ｂ…Ｎｉ（Ｐｔ）Ｓｉ膜
３６…酸性薬液
３８…Ｐｔ微粒子
４０…酸性薬液
４４…シリコン窒化膜
４６…シリコン酸化膜
４８ａ、４８ｂ…コンタクトホール
５０…バリアメタル
５２…タングステン膜
５４ａ、５４ｂ…コンタクトプラグ
５６…層間絶縁膜
５８…配線層
６０…ＮＭＯＳトランジスタ形成領域
６２…ＰＭＯＳトランジスタ形成領域
６４…シリコン酸化膜
６６…シリコン窒化膜
６８ｎ、６８ｐ…不純物拡散領域
７０…サイドウォール絶縁膜
７２…シリコン酸化膜
７４…凹部
７６ａ、７６ｂ…Ｓｉ１−ＸＧｅＸ層
７８ａ、７８ｂ…Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜
８０ａ、８０ｂ…Ｎｉ（Ｐｔ）Ｓｉ１−ＸＧｅＸ膜
８２…シリコン酸化膜
８４…凹部
８６ａ、８６ｂ…Ｓｉ１−ＸＣＸ膜
８８ａ、８８ｂ…Ｎｉ２（Ｐｔ）Ｓｉ１−ＸＣＸ膜
９０ａ、９０ｂ…Ｎｉ（Ｐｔ）Ｓｉ１−ＸＣＸ膜
９２…バリアメタル
９４…銅膜
９６…配線層
９８…層間絶縁膜
１００…バリアメタル
１０２…銅膜
１０４…配線層
１０６…電極
１０８…Ｎｉ膜
１１０…Ｐｔ膜
１１２…金属積層膜
１１４…ＮｉＰｔ膜
１１６ａ、１１６ｂ…金属シリサイド膜
１１８…層間絶縁膜
１２０…フォトレジスト膜
１２２ａ、１２２ｂ…コンタクトホール
１２４…Ｔｉ膜
１２６…ＴｉＮ膜
１２８…バリアメタル
１３０…Ｗ膜
１３２ａ、１３２ｂ…コンタクトプラグ
２００…シリコン基板
２０２…素子分離領域
２０４…ゲート絶縁膜
２０６…ゲート電極
２０８…サイドウォール絶縁膜
２１０、２１２…不純物拡散領域
２１４…ソース／ドレイン拡散層
２１６…ＭＯＳトランジスタ
２１８…ＮｉＰｔ膜
２２０…保護膜
２２２ａ、２２２ｂ…Ｎｉ２（Ｐｔ）Ｓｉ膜
２２４ａ、２２４ｂ…Ｎｉ（Ｐｔ）Ｓｉ膜
２２６…ＮｉＳｉ膜
２２８…ＮｉＳｉ２結晶
２３０ａ、２３０ｂ…金属シリサイド膜
２３２…層間絶縁膜
２３４…フォトレジスト膜
２３６ａ、２３６ｂ…コンタクトホール
２３８…Ｔｉ膜
２４０…ＴｉＮ膜
２４２…バリアメタル
２４４…Ｗ膜
２４６ａ、２４６ｂ…コンタクトプラグ
２４８ａ、２４８ｂ…金属シリサイド膜
２５０…Ｔｉ膜
２５２…ＴｉＮ膜
２５４…バリアメタル
【図１】
0005464239.tif 000002
【図２】
0005464239.tif 000003
【図３】
0005464239.tif 000004
【図６】
0005464239.tif 000005
【図７】
0005464239.tif 000006
【図８】
0005464239.tif 000007
【図９】
0005464239.tif 000008
【図１０】
0005464239.tif 000009
【図１１】
0005464239.tif 000010
【図１２】
0005464239.tif 000011
【図１３】
0005464239.tif 000012
【図１４】
0005464239.tif 000013
【図１５】
0005464239.tif 000014
【図１６】
0005464239.tif 000015
【図１７】
0005464239.tif 000016
【図１８】
0005464239.tif 000017
【図１９】
0005464239.tif 000018
【図２０】
0005464239.tif 000019
【図２１】
0005464239.tif 000020
【図２２】
0005464239.tif 000021
【図２３】
0005464239.tif 000022
【図２４】
0005464239.tif 000023
【図２５】
0005464239.tif 000024
【図２６】
0005464239.tif 000025
【図２７】
0005464239.tif 000026
【図２８】
0005464239.tif 000027
【図２９】
0005464239.tif 000028
【図３０】
0005464239.tif 000029
【図３１】
0005464239.tif 000030
【図３２】
0005464239.tif 000031
【図３３】
0005464239.tif 000032
【図３４】
0005464239.tif 000033
【図３５】
0005464239.tif 000034
【図３６】
0005464239.tif 000035
【図３７】
0005464239.tif 000036
【図３８】
0005464239.tif 000037
【図３９】
0005464239.tif 000038
【図４０】
0005464239.tif 000039
【図４１】
0005464239.tif 000040
【図４２】
0005464239.tif 000041
【図４３】
0005464239.tif 000042
【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図４】
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【図５】
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