(57)【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向に交差する第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との交点に設けられ、第１及び第２の端部の少なくとも一方にシリサイド層を有する非オーミック素子と抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子とを含むセルユニットと、
を具備し、
前記シリサイド層は、
Ｓｉ元素とシリサイドを形成する少なくとも１種類の３ｄ遷移金属元素と、
前記３ｄ遷移金属元素の原子半径より大きい原子半径を有する少なくとも１種類の添加元素とを含み、
前記シリサイド層において、前記３ｄ遷移金属元素が（Ｍ）で示され、前記添加元素が（Ｄ）で示され、前記Ｓｉ元素が（Ｓｉ）で示される場合、
前記シリサイド層の組成式は、
Ｍ１−ｘＤｘＳｉｙ  （０＜ｘ≦０．３０、０＜ｙ≦２）
で表されることを特徴とする抵抗変化メモリ。
【請求項２】
前記３ｄ遷移金属元素は、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎのグループから選択された少なくとも１種類の元素であることを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記添加元素は、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｉｎ、Ｔｌ、Ｇｅ、Ｓｎ、Ｐｂのグループから選択された少なくとも１種類の元素であることを特徴とする請求項２に記載の抵抗変化メモリ。
【請求項４】
基板上方に、非オーミック素子を形成するためのＳｉ元素を含む半導体層を形成する工程と、
前記Ｓｉ元素を含む半導体層上に、３ｄ遷移金属元素と前記３ｄ遷移金属元素の原子半径より大きい原子半径を有する添加元素とを含む金属膜を形成する工程と、
前記Ｓｉ元素を含む半導体層と前記金属膜とに対して、５００℃以上に加熱処理を施して、前記Ｓｉ元素とシリサイドを形成する前記３ｄ遷移金属元素と前記添加元素とを含むシリサイド層を、前記半導体層上に形成する工程と、
前記非オーミック素子内に含まれる前記シリサイド層に接続されるように、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子を形成する工程と、
を具備し、
前記シリサイド層において、前記３ｄ遷移金属元素が（Ｍ）で示され、前記添加元素が（Ｄ）で示され、前記Ｓｉ元素が（Ｓｉ）で示される場合、
前記シリサイド層の組成式は、
Ｍ１−ｘＤｘＳｉｙ  （０＜ｘ≦０．３０、０＜ｙ≦２）
で表されることを特徴とする抵抗変化メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【０００３】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるという点にある。
【０００４】
このような抵抗変化メモリが実用化されると、例えば、ファイルメモリとしてのＮＡＮＤフラッシュメモリとワークメモリとしてのＤＲＡＭとを、この抵抗変化メモリで置き換えることも可能である。
【０００５】
抵抗変化メモリを実用化するに当っては解決しなければならない課題もあり、その１つとして、抵抗変化メモリに用いられる材料（例えば、シリサイド）に関する問題がある。
【０００６】
特許文献１には、他の元素が添加されたニッケルシリサイドに関する技術が開示されている。
【０００７】
しかし、抵抗変化メモリの構造を考慮したシリサイドが用いられることが、望まれる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−０１９９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、抵抗変化メモリに用いられる素子特性の劣化を抑制する技術を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に関わる抵抗変化メモリは、第１の方向に延在する第１の配線と、前記第１の方向に交差する第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との交点に設けられ、第１及び第２の端部の少なくとも一方にシリサイド層を有する非オーミック素子と抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子とを含むセルユニットと、を具備し、前記シリサイド層は、Ｓｉ元素とシリサイドを形成する少なくとも１種類の３ｄ遷移金属元素と、前記３ｄ遷移金属元素の原子半径より大きい原子半径を有する少なくとも１種類の添加元素とを含み、前記シリサイド層において、前記３ｄ遷移金属元素が（Ｍ）で示され、前記添加元素が（Ｄ）で示され、前記Ｓｉ元素が（Ｓｉ）で示される場合、前記シリサイド層の組成式は、Ｍ１−ｘＤｘＳｉｙ  （０＜ｘ≦０．３０、０＜ｙ≦２）で表される。
【００１１】
本発明の例に関わる抵抗変化メモリの製造方法は、基板上方に、非オーミック素子を形成するためのＳｉ元素を含む半導体層を形成する工程と、前記Ｓｉ元素を含む半導体層上に、３ｄ遷移金属元素と前記３ｄ遷移金属元素の原子半径より大きい原子半径を有する添加元素とを含む金属膜を形成する工程と、前記Ｓｉ元素を含む半導体層と前記金属膜とに対して、５００℃以上に加熱処理を施して、前記Ｓｉ元素とシリサイドを形成する前記３ｄ遷移金属元素と前記添加元素とを含むシリサイド層を、前記半導体層上に形成する工程と、前記非オーミック素子内に含まれる前記シリサイド層に接続されるように、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子を形成する工程と、を具備し、前記シリサイド層において、前記３ｄ遷移金属元素が（Ｍ）で示され、前記添加元素が（Ｄ）で示され、前記Ｓｉ元素が（Ｓｉ）で示される場合、前記シリサイド層の組成式は、Ｍ１−ｘＤｘＳｉｙ  （０＜ｘ≦０．３０、０＜ｙ≦２）で表される。
【発明の効果】
【００１２】
本発明によれば、抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】抵抗変化メモリを示す図。
【図２】抵抗変化メモリのメモリセルアレイの構成例を示す図。
【図３】本実施形態に係る抵抗変化メモリのセルユニットを示す図。
【図４】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図５Ａ】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図５Ｂ】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図６】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図７Ａ】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図７Ｂ】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図８Ａ】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図８Ｂ】本実施形態のセルユニットが含むシリサイドの特性を説明するための図。
【図９】セルユニットの構成例を示す図。
【図１０】メモリ素子と整流素子との接続関係を示す図。
【図１１Ａ】第１及び第２制御回路のレイアウトを示す図。
【図１１Ｂ】第１及び第２制御回路のレイアウトを示す図。
【図１１Ｃ】第１及び第２制御回路のレイアウトを示す図。
【図１２】セルユニットの構造例を示す図。
【図１３】シリサイドの仕事関数を説明するための図。
【図１４Ａ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１４Ｂ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１４Ｃ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１４Ｄ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１４Ｅ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１４Ｆ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１４Ｇ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１４Ｈ】実施形態に係る抵抗変化メモリの第１の製造方法の一工程を示す図。
【図１５Ａ】実施形態に係る抵抗変化メモリの第２の製造方法の一工程を示す図。
【図１５Ｂ】実施形態に係る抵抗変化メモリの第２の製造方法の一工程を示す図。
【図１５Ｃ】実施形態に係る抵抗変化メモリの第２の製造方法の一工程を示す図。
【図１６Ａ】実施形態に係る抵抗変化メモリの第３の製造方法の一工程を示す図。
【図１６Ｂ】実施形態に係る抵抗変化メモリの第３の製造方法の一工程を示す図。
【図１６Ｃ】実施形態に係る抵抗変化メモリの第３の製造方法の一工程を示す図。
【図１７Ａ】実施形態に係る抵抗変化メモリの第４の製造方法の一工程を示す図。
【図１７Ｂ】実施形態に係る抵抗変化メモリの第４の製造方法の一工程を示す図。
【図１８Ａ】実施形態に係る抵抗変化メモリの第５の製造方法の一工程を示す図。
【図１８Ｂ】実施形態に係る抵抗変化メモリの第５の製造方法の一工程を示す図。
【図１９】抵抗変化メモリの動作を説明するための図。
【図２０Ａ】実施形態の抵抗変化メモリの変形例を示す図。
【図２０Ｂ】実施形態の抵抗変化メモリの変形例を示す図。
【図２１】実施形態の抵抗変化メモリの変形例を示す図。
【図２２】応用例の構造を説明するための図。
【図２３】応用例の製造方法を説明するための図。
【図２４】応用例の構造を説明するための図。
【図２５Ａ】応用例の構造を説明するための図。
【図２５Ｂ】応用例の構造を説明するための図。
【図２６】応用例の製造方法を説明するための図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１５】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【００１６】
［実施形態］
＜基本例＞  
（１）  構成  
図１乃至図３を用いて、本発明の実施形態に係る抵抗変化メモリについて、説明する。
【００１７】
図１は、抵抗変化メモリの主要部を示している。
【００１８】
抵抗変化メモリ（例えば、チップ）１は、メモリセルアレイ２を有する。
【００１９】
メモリセルアレイ２の第１方向の一端に、第１の制御回路３が配置され、第１方向に交差する第２方向の一端には、第２の制御回路４が配置される。
【００２０】
第１制御回路３は、例えば、ロウアドレス信号に基づいて、メモリセルアレイ２のロウを選択する。また、第２制御回路４は、例えば、カラムアドレス信号に基づいてメモリセルアレイ２のカラムを選択する。
【００２１】
第１及び第２制御回路３，４は、メモリセルアレイ２内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【００２２】
ここで、抵抗変化メモリ１においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
【００２３】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうちの１つのレベルを選択的に書き込めるようにすることによって、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【００２４】
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１内に配置されていてもよいし、チップ１とは別のチップ（ホスト装置）内に配置されていてもよい。
【００２５】
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
【００２６】
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
【００２７】
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
【００２８】
電位供給回路（パルスジェネレータ）１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
【００２９】
図２は、メモリセルアレイの構造を示す鳥瞰図である。図２に示されるメモリセルアレイは、クロスポイント型の構造を有している。
【００３０】
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。なお、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が形成されていてもよい。
【００３１】
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
【００３２】
図２は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイに絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
【００３３】
このように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１及び第２の制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【００３４】
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
【００３５】
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と非オーミック素子とから構成される。
【００３６】
また、基板１１上には、基板１１側から順に、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
【００３７】
基板１１側から奇数番目の配線、即ち、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
【００３８】
半導体基板１１側から偶数番目の配線、即ち、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第１方向に延びる。
【００３９】
これらの配線は、ワード線又はビット線として用いられる。ここで、第２方向に延びる配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１），Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１），Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）と第１方向に延びる配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１），Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、それぞれ交差する。
【００４０】
最も下の第１番目のメモリセルアレイＭ１は、第１番目の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４１】
メモリセルアレイＭ２は、第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作において、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４２】
メモリセルアレイＭ３は、第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作において、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４３】
メモリセルアレイＭ４は、第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作において、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４４】
図３は、１つのセルユニットの構造を模式的に示す鳥瞰図である。
【００４５】
クロスポイント型メモリセルアレイ２では、選択されたメモリ素子のみに電流を流すために、２つの配線（ワード線−ビット線）間にメモリ素子２０と非オーミック素子３０とが直列に接続される。
【００４６】
図３のセルユニットＣＵにおいて、メモリ素子２０は、非オーミック素子３０上にスタックされている。但し、図３に示されるセルユニットＣＵの構造は、一例であって、非オーミック素子３０が、メモリ素子２０上に積層されてもよい。
【００４７】
クロスポイント型メモリセルアレイにおいて、メモリ素子２０と非オーミック素子３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの配線６０，６５が交差する部分に配置される。積層方向（第３の方向）において、セルユニットＣＵが、２つの配線６０，６５に挟まれている。ここで、配線６０，６５は、図２の配線Ｌ１（ｊ）と配線Ｌ２（ｉ）、又は、配線Ｌ２（ｉ）と配線Ｌ３（ｊ）、又は、配線Ｌ３（ｊ）と配線Ｌ４（ｉ）など、連続して積層される２つの配線に相当する。
【００４８】
メモリ素子２０は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性（インピーダンス）が変化する材料からなる素子のことである。
【００４９】
相変化（相転移）とは以下のものを含む。
【００５０】
・  金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移  
・  量子状態の相変化（金属-超伝導体転移など）  
・  常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移  
・  常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移  
・  以上の転移の組み合わせからなる転移  
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになる。本発明の実施形態において、可変抵抗素子は、主として、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）、有機物薄膜、カーボン、カーボンナノチューブなどから構成される素子を意味するものとする。尚、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子も、その素子を構成する２つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【００５１】
メモリ素子２０の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。バイポーラ動作は、メモリ素子２０に印加される電圧の極性を変えることにより、メモリ素子２０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆変化させる。ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや印加時間又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆変化させる。  
バイポーラ動作は、例えば、スピン注入型ＭＲＡＭなどのように、書き込み時に、メモリ素子に対して双方向に電流が流れることが必要なメモリに採用される。
【００５２】
非オーミック素子３０は、その入出力特性に、線形性を有さない、つまり、非オーミック特性を有する素子である。
【００５３】
非オーミック素子３０には、例えば、ＰＮ接合ダイオード、ＰＩＮ接合ダイオード、ショットキーダイオード或いはＭＩＳ（Metal-Insulator-Semiconductor）ダイオードなどの整流素子が、用いられる。ＰＮ接合ダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）とがＰＮ接合を形成するダイオードのことである。ＰＩＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。ショットキーダイオードとは、半導体層と金属層とがショットキー接合を形成するダイオードのことである。ＭＩＳダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。
【００５４】
また、整流素子のほかに、ＳＩＳ（Semiconductor-Insulator-Semiconductor）構造やＭＩＭ（Metal-Insulator-Metal）構造などの積層構造が、非オーミック素子３０に用いられる。
【００５５】
ユニポーラ動作によって駆動する抵抗変化メモリでは、主に、ダイオードのような整流素子が非オーミック素子３０として用いられる。バイポーラ動作によって駆動する抵抗変化メモリでは、主に、ＭＩＭ構造やＳＩＳ構造が非オーミック素子３０として用いられる。
【００５６】
本実施形態において、主に、ユニポーラ動作を用いた抵抗変化メモリについて説明する。但し、本発明の実施形態の抵抗変化メモリは、バイポーラ動作を用いたメモリでもよいのはもちろんである。
【００５７】
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリとよぶ）をユニポーラ動作によって駆動させる場合、セット／リセット動作及び読み出し動作を正確に行うために、非オーミック素子としての整流素子３０には、順バイアスが印加されたときの電流（フォワード電流）が大きく、かつ、逆バイアスが印加されたときの電流（リバース電流）が小さく、絶縁耐圧が大きい、という特性が要求される。
【００５８】
図３に示されるように、本実施形態の抵抗変化メモリにおいて、セルユニットＣＵを構成している非オーミック素子３０は、その積層方向（第３方向）の一端（上端）及び他端（下端）の少なくとも一方に、シリサイド層３９を有する。
【００５９】
このシリサイド層（単にシリサイドともよぶ）３９は、シリコン元素５０、第１の原子半径ｒ１を有する３ｄ遷移金属元素５１及び第２の原子半径ｒ２を有する元素５２を含む。尚、図３において、図示の簡単化のため、３種類の元素５０，５１，５２がシリサイド層３９内にランダムに配置されているように示されているが、３種類の元素５０，５１，５２が、化学量論的組成比に基づいて化学的に結合し、１つの結晶粒又は１つの層を形成しているのは、もちろんである。
【００６０】
３ｄ遷移金属元素５１は、Ｓｉ元素５０とシリサイド層を形成する。
【００６１】
本実施形態において、３ｄ遷移金属元素５１とは、原子の３ｄ軌道に安定な不対電子を持つことが可能な金属元素のことである。３ｄ遷移金属元素として、例えば、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）が挙げられる。本実施形態において、３ｄ遷移金属元素として挙げられたこれらの元素のグループのことを、３ｄ遷移金属元素群（第１の元素群）とよぶ。
【００６２】
シリサイド層３９に含まれる元素５１は、３ｄ遷移金属元素群の中から選択された少なくとも１種類の元素である。
【００６３】
元素５２は、選択された３ｄ遷移金属元素の原子半径ｒ１より大きい原子半径ｒ２を有する。原子半径ｒ２を有する元素５２は、Ｓｉ元素と３ｄ遷移金属元素とから形成されるシリサイドに対して、添加される元素であり、そのシリサイドに対して、異元素である。本実施形態において、元素５２のことを、添加元素や異元素ともよぶ。
【００６４】
添加元素５２としては、４ｄ遷移金属元素、４ｆ遷移金属元素、１３族元素及び１４族元素が挙げられる。
【００６５】
本実施形態において、４ｄ遷移金属元素とは、原子の４ｄ軌道に安定な不対電子を持つことが可能な金属元素のことである。  
４ｄ遷移金属元素として、例えば、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、テクネチウム（Ｔｃ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、カドミウム（Ｃｄ）などが挙げられる。
【００６６】
本実施形態において、４ｆ遷移金属元素とは、原子の４ｆ軌道に安定な不対電子を持つことが可能な金属元素のことである。  
４ｆ遷移金属元素として、例えば、ランタン（Ｌａ）、セリウム（Ｃｅ）、プロセオジウム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などが、挙げられる。
【００６７】
１３族元素として、インジウム（Ｉｎ）、タリウム（Ｔｌ）等が挙げられる。また、１４族元素として、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）などが挙げられる。
【００６８】
３ｄ遷移金属元素５１として選択された元素より原子半径の大きい元素５２のグループのことを、添加元素群（第２の元素群）とよぶ。シリサイド３９に含まれる第２の元素５２は、第２の元素群の中から少なくとも１種類、選択される。
【００６９】
添加元素５２は、ここで例示された添加元素群に属する元素に限らず、添加元素５２の原子半径ｒ２が、３ｄ遷移元素群から選択された１種類の３ｄ遷移金属元素５１の原子半径ｒ１より大きければよい。また、３ｄ遷移金属元素として選択された元素の原子半径ｒ１より原子半径を有する元素であれば、３ｄ遷移金属元素群に属する元素が、添加元素５２に用いられてもよい。
【００７０】
尚、本実施形態において、元素の原子半径とは、選択された元素５２及び元素間の結合状態に応じて、金属結合半径、イオン半径、共有結合半径のいずれかによって、規定されるものとする。ここでは、元素毎の原子半径についての詳細な説明は、省略する。一般的に、元素（原子）の原子半径は、同一の族の元素においては、元素周期表の原子番号が大きいものほど、原子半径が大きく、同一周期の元素においては、原子番号の小さいものほど、原子半径が大きくなる傾向がある。
【００７１】
添加元素５２は、Ｓｉ元素５０と３ｄ遷移金属元素５１とから形成されるシリサイドの結晶構造において、主として、３ｄ遷移金属元素５１と格子置換して、シリサイド層３９内に存在する。つまり、添加元素５２を含むシリサイド層３９は、添加元素５２の添加によって、混晶となっている。
【００７２】
ただし、添加元素５２は、それとＳｉ元素５０との化合物の結晶粒、それと３ｄ遷移金属元素５１との化合物の結晶粒、それと２つの元素５０，５１との化合物、又は、添加元素５２単独の結晶粒として、シリサイド層３９内に存在する場合もある。
【００７３】
３ｄ遷移金属元素が“Ｍ”、３ｄ族遷移金属元素より原子半径の大きい元素が“Ｄ”、シリコンが“Ｓｉ”で示される場合、本実施形態の抵抗変化メモリが含むシリサイド３９は、“Ｍ１−ｘＤｘＳｉｙ”の化学式（組成式）で示される。ここで、“ｘ”は０．０１以上、０．９９以下の範囲であり、“ｙ”は１以上２以下の範囲である。
【００７４】
但し、３ｄ遷移金属元素５１とＳｉ元素５２とからなるシリサイドが、シリサイド３９の主成分（ベース材）であることが好ましく、“ｘ＝ｘ２”、“ｘ１＝１−ｘ＝１−ｘ２”で示される場合、つまり、Ｍｘ１Ｄｘ２Ｓｉｙで示される場合、ｘ１＞ｘ２の関係を有することが好ましい。
【００７５】
より具体的には、Ｓｉ元素と３ｄ遷移金属元素（Ｍ）とからなるシリサイド（ベース材）に対する添加元素Ｎの添加量（元素Ｍに対する元素Ｎの比率）は、３０atomic％以下であることが好ましい。つまり、本実施形態のシリサイドの組成式中の“ｘ”の値は、０．３以下であることが好ましい。
【００７６】
これは、以下の理由に基づく。元素“Ｄ（５２）”が過剰に添加されると、添加元素を含む化合物も、シリサイド層３９内で過剰に生成される可能性がある。過剰に形成された化合物によって、シリサイド層３９の結晶相が乱雑になったり、相分離が引き起こされたりする。これに起因して、所定の特性を有するシリサイド層が形成されず、シリサイド層３９の品質が大きく劣化してしまうのを、防止するためである。
【００７７】
また、添加元素５２は、３ｄ遷移金属元素５１より１周期以上離れた元素であることが好ましい。例えば、ＴｉやＮｉが３ｄ遷移金属元素５１として選択された場合、ＰｄやＰｔが添加元素５２として用いられることが好ましい。
【００７８】
これは、上述又は組成式で示されるように、添加された元素“Ｄ（５２）”は、シリサイドの結晶構造において、３ｄ遷移金属元素と格子置換し、シリサイド層３９は混晶となっている。それゆえ、添加された元素５２とＳｉ元素５０とから形成される化合物（例えば、シリサイド）の結晶構造や、添加元素５２を含む化合物の結晶構造が、Ｓｉ元素５０と３ｄ遷移金属元素５１とから形成されるシリサイドの結晶構造と近似した構造であることが好ましいためである。
【００７９】
例えば、ＮｉＳｉのように、ＭｎＰ構造の結晶構造を有する場合、Ｓｉと添加元素とから形成されるシリサイドの結晶構造がＭｎＰ構造と近似した結晶構造をとり得る元素（例えば、Ｐｔ、Ｐｄ）が、ベース材となるシリサイドに添加される元素５２として選択されることが好ましい。
【００８０】
このように、異元素５２の添加によるシリサイド層の組成や結晶構造の変化を考慮することによって、異元素５２の添加が悪影響を引き起こすことを、防止する。
【００８１】
本発明の実施形態に係る抵抗変化メモリにおいて、図３に示されるように、Ｓｉ元素５０とシリサイドを形成する３ｄ遷移金属元素５１とその元素５１の原子半径ｒ１より大きい原子半径ｒ２の元素５２とを含むシリサイド層３９が、抵抗変化メモリを構成している非オーミック素子（例えば、整流素子）の一端及び他端の少なくとも一方に設けられている。
【００８２】
このシリサイド層３９は、あるシリサイドに異元素５２が添加されることによって、高い耐熱性を有し、且つ、シリサイド層３９と他の部材との接合部における特性劣化を低減する。
【００８３】
したがって、本発明の実施形態の抵抗変化メモリによれば、抵抗変化メモリを構成する素子の特性、例えば、ダイオードの順バイアス／逆バイアス特性を、向上できる。
【００８４】
（２）  シリサイドの特性  
図４乃至図８Ｂを用いて、本発明の実施形態の抵抗変化メモリが含んでいるシリサイドの特性について、説明する。
【００８５】
図４は、本実施形態の抵抗変化メモリが含んでいるシリサイドにおいて、シリサイドに対する加熱処理温度とシリサイドの電気抵抗との関係を示すグラフである。図４において、横軸に加熱温度（図４中では、「Ａ」で表示，単位：℃）が示され、縦軸に電気抵抗（図４中では、「Ｂ」で表示）が示されている。図４において、電気抵抗は、シート抵抗（単位：Ω／□）で示されている。
【００８６】
図４には、パラジウム（Ｐｄ）が添加されたシリサイドと白金（Ｐｔ）が添加されたシリサイドの特性が示されている。ベース材となるシリサイドは、ニッケルシリサイド（ＮｉＳｉｙ（０＜ｙ≦２））である。この場合、図３において、Ｎｉが３ｄ遷移金属元素５１に相当し、Ｐｄ又はＰｔが添加元素５２に相当する。Ｐｄ又はＰｔを含むＮｉＳｉｙは、ＢドープＳｉＧｅ上に形成されている。ここで、シリサイドに対する加熱処理は、ＲＴＡ（Rapid Thermal Annealing）法によって、実行されている。
【００８７】
図４において、Ｐｄの濃度は８atomic％、１５atomic％及び３０atomic％であり、Ｐｔの濃度は、８atomic％及び１５atomic％である。
【００８８】
本実施形態において、Ｐｄ及びＰｔの濃度（原子パーセント）は、Ｎｉに対するＰｄ（又はＰｔ）の比率で規定されている。本実施形態において、この比率を、原子パーセントで示し、atomic％又はat.％で表記する。例えば、Ｐｄの濃度が８atomic％である場合、Ｐｄを含むＮｉＳｉｙは、Ｎｉ０．９２Ｐｄ０．０８Ｓｉｙ（０＜ｙ≦２）で示される。
【００８９】
図４に示されるように、５００℃から７００℃の加熱処理温度において、Ｐｄを添加したＮｉＳｉｙ及びＰｔを添加したＮｉＳｉｙのシート抵抗値は、大きな抵抗値の変化無しに、１０Ω／□から３０Ω／□の範囲内の値をそれぞれ示している。  
シリサイド層内における金属の凝集やシリサイド層の相分離が生じると、そのシリサイド層の電気抵抗（シート抵抗）は、高くなる。
【００９０】
それゆえ、Ｐｄ又はＰｔが添加されたＮｉＳｉｙは、５００℃〜７００℃の加熱処理を施しても、シリサイド層内における金属元素（Ｎｉ、Ｐｄ及びＰｔ）の凝集（アグロメ）の発生、シリサイドの相分離、或いは、シリサイド層の結晶性の劣化が生じないことが、図４の実験結果より示される。
【００９１】
特に、Ｐｄが８atomic％及びＰｄが１５atomic％添加されたＮｉＳｉｙの電気抵抗は、７５０℃の加熱処理を施しても、５００℃〜７００℃の加熱温度における抵抗値と同じレベルを維持している。
【００９２】
尚、Ｐｄを添加したＮｉＳｉｙにおいて、３５０℃程度の加熱処理を施したシート抵抗に比較して、５００℃〜７００℃の加熱処理を施したシート抵抗が低くなっている。これは、加熱処理によるシリサイドの結晶性の改善、または、金属（Ｎｉ、Ｐｄ）元素とＳｉ元素との化学反応が、５００℃〜７００℃の温度範囲で最適化される結果として、Ｎｉ、Ｐｄ及びＳｉからなるシリサイドの組成比が、より理想的な化学量論的組成比に近づくため、と考えられる。
【００９３】
一方、Ｐｔを添加したＮｉＳｉｙの抵抗値は、３５０℃〜７００℃の範囲で、大きな変化は生じていない。このことから、Ｐｔを含むＮｉＳｉｙのシリサイド化のための反応温度（以下、シリサイド反応温度ともよぶ）は、Ｐｄを含むＮｉＳｉｘのシリサイド反応温度より低い、と考えられる。
【００９４】
図５Ａ及び図５Ｂは、本実施形態の抵抗変化メモリが含むシリサイドにおいて、シリサイドに添加された元素（異元素）の濃度に対するシリサイドの電気抵抗の変化を示している。図５Ａ及び図５Ｂにおいて、横軸は添加された元素の濃度（図５Ａ及び図５Ｂ中では、「Ａ」で表示）を示し、縦軸は電気抵抗（ここでは、シート抵抗）（図５Ａ及び図５Ｂ中では、「Ｂ」で表示）を示している。添加された元素の濃度の単位は、at.％（atomic%）である。
【００９５】
図５Ａ及び図５Ｂは、図４に示される例と同様に、ＮｉＳｉｙにＰｄ又はＰｔが添加された場合について、示している。尚、図４と同様に、各シリサイド層は、ＢドープＳｉＧｅ上に形成されている。
【００９６】
図５Ａは、Ｐｄ又はＰｔが添加されたＮｉＳｉｙに対して７００℃の加熱処理が施された場合を示し、図５Ｂは、Ｐｄ又はＰｔが添加されたＮｉＳｉｙに対して７５０℃の加熱処理が施された場合を示している。
【００９７】
図５Ａ及び図５Ｂに示されるように、Ｐｄが添加されたＮｉＳｉｙは、Ｐｔが添加されたＮｉＳｉｙに比較して、低いシート抵抗を有する。
【００９８】
また、図４で示されたのと同様に、Ｐｔが添加されたＮｉＳｉｙは、加熱温度が７５０℃になると、加熱温度が７００℃の場合に比較して、シート抵抗が高くなる。一方、Ｐｄが添加されたＮｉＳｉｙは、加熱温度が７５０℃に達しても、加熱温度が７００℃の場合とほぼ同じレベルのシート抵抗を示している。
【００９９】
また、Ｐｄが添加されたＮｉＳｉｙにおいて、Ｐｄの濃度が８atomic％から３０atomic％程度の範囲であれば、Ｐｄの濃度に依存せずに、同じレベルのシート抵抗が得られている。
【０１００】
図４乃至図５Ｂによる実験結果より、ＮｉＳｉｙにＰｄが添加されたシリサイド層が、低い電気抵抗を有するとともに、最高の高温耐性に近い特性を実現できる。この特性は、ＮｉＳｉｙにＰｄが添加されたシリサイド層がＳｉＧｅ上に形成された場合に、特に顕著になる。
【０１０１】
また、Ｐ型シリコンを用いたＭＩＳダイオードのように、Ｐ型シリコン層上のシリサイド層の高温耐性において、Ｐｔを添加したＮｉＳｉｙよりも、Ｐｄを添加したＮｉＳｉｙが良好な高温耐性（高い耐熱性）を示す。尚、製造コストとシリサイドの特性とを対比させると、Ｐｔを添加したＮｉＳｉｙよりも、Ｐｄを添加したＮｉＳｉｙが、低コストで高性能な素子（例えば、整流素子）及びその素子を用いた抵抗変化メモリを実現できる。
【０１０２】
例えば、添加されるＰｄの濃度が１５atomic％以下である場合、Ｐｄが添加されたＮｉＳｉｙ（Ｎｉ０．８５Ｐｄ０．１５Ｓｉｙ）は、２０Ω／□程度の比較的低いシート抵抗を確保できるとともに、７５０℃程度の温度における高い耐熱性も得られる。
【０１０３】
以上の結果より、Ｓｉ元素（Ｓｉ）と３ｄ遷移金属元素（Ｍ）とからなるシリサイド（ベース材）に対する異元素（Ｄ）の添加量（元素Ｍに対する元素Ｎの比率）は、１５atomic％以下であることが、さらに好ましい。この場合、本実施形態のシリサイドの組成式中の“ｘ”の値は、０．１５以下である。
【０１０４】
図６を用いて、あるシリサイドに対する異元素の添加とシリサイドを構成する結晶粒との関係について、説明する。  
図６の（ａ）は、本実施形態の抵抗変化メモリが含んでいるシリサイド（ＮｉＳｉｙ）において、シリサイドに添加される元素の濃度［at.%］（図６中では、「Ａ」で表示）とシリサイドの結晶粒経［nm］（図６中では、「Ｂ」で表示）の関係を示している。図６の（ｂ）は、シリサイド層の表面の顕微鏡画像を示している。図６の（ｂ）において、異元素が添加されていないニッケルシリサイド（ＮｉＳｉｙ）の表面と、異元素が３０atomic％添加されたＮｉＳｉｙの表面を示している。
【０１０５】
図６の（ａ）に示されるように、ＮｉＳｉｙに添加される異元素の濃度が高くなると、１つのシリサイド層を構成する結晶の粒径が、小さくなる。
【０１０６】
また、図６の（ｂ）にそれぞれ示されるように、異元素が添加されないＮｉＳｉｙは、粒径の大きい結晶から１つのシリサイド層が形成され、異元素Ｄが添加されたＮｉＳｉｙは、３０ｎｍ以下の結晶（以下、微結晶とよぶ）から１つのシリサイド層が形成されている。
【０１０７】
図６に示されるように、あるシリサイド層に対して、そのシリサイド層を形成している３ｄ遷移金属元素の大きさと異なる大きさの元素、特に、その３ｄ遷移金属元素より大きな原子半径を有する元素Ｄが、添加されることによって、シリサイド層を構成する結晶の粒径は、微細になる。
【０１０８】
結晶が微細になる結果として、各結晶の表面積が小さくなり、結晶を維持するためのエネルギーが安定化する。このような、微結晶化による結晶のエネルギーの安定によって、大きな熱エネルギーがシリサイド層に与えられても、シリサイドの結晶（原子間の結合）の分解が生じず、金属の凝集やシリサイドの結晶相の劣化が抑制されると、考えられる。
【０１０９】
図４乃至図６に示されるように、Ｓｉとシリサイドを形成する３ｄ遷移金属元素と３ｄ遷移金属元素より大きな原子半径を有する元素を含むシリサイドは、高温耐性（高い耐熱性）を示す。
【０１１０】
一般的な半導体装置（例えば、集積回路）のバックエンドプロセスにおいて、５００℃程度の熱処理が用いられている。抵抗変化メモリは、６００℃〜７００℃程度の加熱処理が用いられる場合がある。  
本実施形態の抵抗変化メモリが含むシリサイド層は、７００℃以上の加熱処理に対しても、シリサイドの結晶性の品質が大きく劣化せずに、電気特性を維持できる。
【０１１１】
したがって、図４乃至図６に示されるように、Ｎｉ１−ｘＰｄｘＳｉｙ及びＮｉ１−ｘＰｔｘＳｉｙのように、３ｄ遷移金属元素とその原子半径より大きい原子半径を有する元素を含むシリサイドは、一般的なバックエンドプロセスの加熱処理に比較して高い温度に対する耐性（以下、高温耐性とよぶ）が得られ、抵抗変化メモリに用いられる高温の加熱処理に対しても耐性を有する。
【０１１２】
図７Ａ及び図７Ｂは、シリコンと本実施形態のシリサイドとの接合における電流−電圧特性（Ｉ−Ｖ特性）を示している。図７Ａ及び図７Ｂにおいて、横軸は、シリコン−シリサイド接合に印加される電圧（図７Ａ及び図７Ｂ中では、「Ａ」で表示，単位：［Ｖ］）を示し、縦軸は印加電圧によって接合を流れる電流（図７Ａ及び図７Ｂ中では、「Ｂ」で表示，単位：［Ａ］）を示している。
【０１１３】
図７Ａは、Ｎｉに対するＰｄの濃度が１３atomic％に設定されたシリサイド（Ｎｉ０．８７Ｐｄ０．１３Ｓｉｙ）とＰ型シリコンとの接合において、２５５Ｋ（絶対温度）、２７０Ｋ、２８５Ｋ及び３００Ｋの温度条件下で測定されたＩ−Ｖ特性をそれぞれ示している。図７Ｂは、Ｎｉに対するＰｄの濃度が３０atomic％に設定されたシリサイド（Ｎｉ０．７0Ｐｄ０．３0Ｓｉｙ）とＰ型シリコンとの接合において、２５５Ｋ（絶対温度）、２８５Ｋ及び３００Ｋの温度条件下で測定されたＩ−Ｖ特性をそれぞれ示している。尚、“ｙ”は、０＜ｙ≦２の範囲で示される値である。
【０１１４】
図７Ａに示されるように、Ｎｉ０．８７Ｐｄ０．１３ＳｉｙとＰ型シリコンとの接合は、ショットキー接合を形成している。そして、図７Ａに示される各Ｉ−Ｖ特性の温度依存性から、その接合のショットキー障壁の高さは、０．２８ｅＶ程度であることが測定される。
【０１１５】
図７Ａと同様に、Ｎｉ０．７0Ｐｄ０．３0ＳｉｙはＰ型シリコンとショットキー接合を形成し、図７Ｂに示される各Ｉ−Ｖ特性の温度依存性から、Ｎｉ０．７0Ｐｄ０．３0ＳｉｙとＰ型シリコンとのショットキー障壁の高さは、０．３１ｅＶ程度であることが測定される。
【０１１６】
通常、Ｐｄが添加されないＮｉＳｉｙ、チタンシリサイド（ＴｉＳｉｙ）及びタンタルシリサイド（ＴａＳｉｙ）のそれぞれとＰ型シリコンとのショットキー接合において、各ショットキー接合は０．４ｅＶ〜０．５ｅＶ程度のショットキー障壁の高さを、それぞれ有する。
【０１１７】
図７Ａ及び図７Ｂの測定結果から、以下のことが示される。
【０１１８】
“ＭＳｉｙ”で示されるシリサイドに対して、元素（３ｄ遷移金属元素）Ｍの原子半径より大きい原子半径を有する元素Ｄを添加することによって、シリサイドの仕事関数を変調することができる。また、図７Ａ及び図７Ｂに示されるように、シリサイドの仕事関数の変調は、添加される元素Ｄの濃度に依存する。
【０１１９】
さらに、異元素の添加によりシリサイドの仕事関数を変調することによって、シリコンに対するシリサイドの仕事関数を最適化でき、シリコン−シリサイド接合の界面抵抗を低減できる。
【０１２０】
例えば、上述のように、Ｐｄが添加されたＮｉＳｉｙは、Ｐｄが添加されないＮｉＳｉに比較して、Ｐ型シリコンに対するショットキー障壁を、低減する。つまり、異元素が添加されないＮｉＳｉｙ、ＴｉＳｉｙ及びＴａＳｉｙに比較して、Ｐｄが添加されたＮｉＳｉｙは、Ｐ型シリコンに対する界面抵抗を、低減できる。
【０１２１】
シリサイドに対する異元素（ＰｔやＰｄなど）の添加は、シリサイドとシリコンとの界面において、ＰｔやＰｄまたはシリコンが含む他の不純物の偏析を引き起こす傾向がある。このため、不純物が高濃度に偏析した層（高濃度偏析層とよぶ）が、シリサイド−シリコン界面に形成され、その結果として、シリコン−シリサイド接合の界面抵抗が低減される。
【０１２２】
図７Ａ及び７Ｂに示されるように、３ｄ遷移金属元素とその原子半径より大きい原子半径を有する異元素（添加元素）を含むシリサイドにおいて、異元素の添加によりシリサイドの仕事関数を変調でき、それに伴って、シリコン−シリサイド接合の界面抵抗を低減できる。
【０１２３】
尚、図４乃至図７Ｂにおいて、主に、ＮｉＳｉｙにＰｄ又はＰｔが添加された場合を主に例示して、本実施形態の抵抗変化メモリが含んでいるシリサイドの特性について、述べた。但し、本実施形態において、Ｓｉ元素と他の３ｄ遷移金属元素（例えば、Ｔｉ）からなるシリサイド、他の添加元素（異元素）が用いられた場合においても、図４乃至図７Ｂと実質的に同じ傾向が示され、同様の結果が得られる。
【０１２４】
図８Ａ及び図８Ｂを用いて、図３に示されるように、Ｓｉ元素５０、３ｄ遷移金属元素５１、３ｄ遷移金属元素の原子半径ｒ１より大きい原子半径ｒ２を有する少なくとも１種類の元素５２を含むシリサイド層（Ｍ１−ｘＤｘＳｉｙ）が、抵抗変化メモリに適用された場合の効果について、説明する。
【０１２５】
図８Ａは、高温の加熱処理が施された場合における抵抗変化メモリに含まれる非オーミック素子の状態を模式的に示す図である。図８Ａにおいて、クロスポイント型抵抗変化メモリのセルユニットを構成するダイオード３０Ｘ，３０が、それぞれ示されている。尚、図８Ａにおいて、ダイオード３０Ｘ，３０の一例として、３つの半導体層（シリコン層）３１，３２，３３から構成されるＰＩＮダイオードが、それぞれ示されている。
【０１２６】
ここで、ＰＩＮダイオードは、真性半導体層３２、Ｐ型の不純物を多く含む（アクセプタ不純物濃度が高い）半導体層３３及びＮ型の不純物を多く含む（ドナー不純物濃度が高い）半導体層３１の積層構造を有する。尚、Ｐ型の半導体層３３とＮ型の半導体層３１の積層位置（上下関係）は、図８Ａと反対であってもよい。
【０１２７】
図８Ａの（ａ）において、ダイオード３０Ｘは、異元素が添加されないシリサイド（ＭＳｉｙ）９０がダイオード３０Ｘの一端（半導体層３３側）に設けられている。図８Ａの（ｂ）において、ダイオード３０は、異元素Ｄが添加されたシリサイド（Ｍ１−ｘＤｘＳｉｙ）３９がダイオード３０の一端（半導体層３３側）に設けられている。
【０１２８】
抵抗変化メモリの製造工程において、非オーミック素子やメモリ素子の形成のため、６００℃〜８００℃程度の高温加熱処理が実行される場合がある。
【０１２９】
例えば、異元素が添加されないＮｉＳｉｙの高温耐性（耐熱性）は、６００℃程度である。６００℃以上の高温の加熱処理が実行された場合、図８Ａの（ａ）に示されるように、異元素が添加されないシリサイド（ＭｘＳｉｙ）が用いられたダイオード３０Ｘにおいて、シリサイドを形成する金属元素Ｍの凝集物５９が、シリサイド層９０が設けられる半導体層３３内やその下方の真性半導体層３２内に形成される可能性がある。
【０１３０】
また、遷移金属元素（遷移金属原子）Ｍは、高温の加熱処理によって、半導体層３３，３２内に拡散する可能性がある。特に、ＰＩＮダイオードは、Ｎ型／Ｐ型半導体層３１，３３間に、真性半導体層３２が設けられている。そのため、真性半導体層３２に対する金属原子の拡散は、真性半導体層３２内に不純物準位を形成し、ＰＩＮダイオードの電気的特性を大きく劣化させる。
【０１３１】
さらに、高温の加熱処理による過剰なシリサイド反応に起因して、半導体層３３の端部だけでなく、半導体層３３の内部や半導体層３２のように、シリサイド層を形成する必要がない領域まで、シリサイド層９１が侵食するように、形成される場合がある。この侵食によって、シリコン−シリコン接合が破壊される可能性がある。
【０１３２】
これらによって、ダイオード３０Ｘの電気的特性は劣化し、抵抗変化メモリの動作特性は悪くなる。また、半導体層３３の膜厚を厚くすることによって、金属元素の凝集／拡散及びシリサイドの侵食に起因する悪影響の低減を図ると、セルユニットの微細化（アスペクト比の低減）が困難になる。
【０１３３】
また、金属元素の凝集／拡散、半導体層に対するシリサイド層の侵食は、メモリセルアレイ内で不均一に発生するため、メモリセルアレイ内におけるセルユニット毎の特性のばらつきが、大きくなる。
【０１３４】
一方、Ｓｉ元素、３ｄ遷移金属元素（Ｍ）及び３ｄ遷移金属元素の原子半径より大きい原子半径の元素（Ｄ）を含むシリサイド層３９は、図４乃至図６を用いて説明したように、結晶粒の微結晶化によって、７００℃〜７５０℃までの高温耐性を有する。
【０１３５】
したがって、図８Ａに示されるように、シリサイド層３９を有するダイオード３０において、シリサイド（Ｍ１−ｘＤｘＳｉｙ）の高い耐熱性によって、５００℃以上の加熱処理が施されても、金属元素（Ｍ又はＤ）の凝集／拡散の発生及びシリサイドの侵食の発生は、抑制される。
【０１３６】
それゆえ、抵抗変化メモリの製造工程に含まれる高温の加熱処理に起因して、シリサイド層を含むセルユニットの特性、例えば、ダイオードの順バイアス特性及び逆バイアス特性が劣化することは、低減される。
【０１３７】
図８Ｂには、ダイオードのＩ−Ｖ特性の一例が示されている。図８Ｂにおいて、横軸は、ダイオードの両端に印加される電位差（図８Ｂ中では、「Ｄ」で表示，単位：［Ｖ］）を示し、縦軸は、印加された電位差によって接合内を流れる電流（図８Ｂ中では、「Ｅ」で表示，単位：［Ａ］）をｌｏｇスケールで示している。
【０１３８】
図８Ｂにおいて、特性線（実線）Ａは、例えば、図８Ａの（ｂ）に示されるダイオード３０のように、Ｓｉ元素、３ｄ遷移金属元素（Ｍ）及び添加元素（Ｄ）を含むシリサイド層３９が一端に設けられたダイオードのＩ−Ｖ特性の内製シミュレータによるシミュレーション結果を示している。特性線（一点鎖線）Ｂは、Ｓｉ元素及び３ｄ遷移金属元素（Ｍ）を含むシリサイド層、つまり、異元素が添加されないシリサイド層が一端に設けられたダイオードのＩ−Ｖ特性のシミュレーション結果を示している。これらの特性線Ａ，Ｂで示されるシミュレーションは、シリコン−シリサイド界面抵抗モデルが適用されている。
【０１３９】
特性線（破線）Ｃは、特性線Ｂで示されるダイオードのＩ−Ｖ特性の実測値を示している。特性線Ｂと特性線Ｃとによって、シミュレーションと実測値とが、実質的に一致することが示される。
【０１４０】
尚、図８Ｂに示されるシミュレーション及び実験において、シリサイド層はＰ型シリコン層と界面を形成している。また、特性線Ａ及び特性線Ｂ，Ｃにそれぞれ対応するダイオードにおいて、シリサイド層は、同じ種類の３ｄ遷移金属元素を含んでいる。
【０１４１】
順バイアス印加時における整流素子の出力電流（フォワード電流とよぶ）の大きさ（上限値）は、シリコン−シリサイド接合における界面抵抗の大きさの影響を受ける。具体的には、界面抵抗が大きくなると、フォワード電流の上限値は低下する。
【０１４２】
上述の図７Ａ及び図７Ｂに示したように、所望の濃度の添加元素（異元素）をあるシリサイドに対して添加することによって、シリサイドの仕事関数を変調できる。それゆえ、シリコンとシリサイドとの接合において、その界面に生じる抵抗（界面抵抗）を低減できる。つまり、界面抵抗が低減できる結果として、界面抵抗に起因する電流損失は低減できる。
【０１４３】
それゆえ、図８Ｂの特性線Ａで示されるように、特性線Ｂで示される異元素が添加されないシリサイドを用いている整流素子に比較して、本実施形態の抵抗変化メモリは、順バイアス印加時における整流素子のフォワード電流の上限を向上できる。
【０１４４】
したがって、整流素子（非オーミック素子）に印加されるある電圧において、整流素子はより大きいフォワード電流をメモリ素子に供給することができる。これは、抵抗変化メモリの消費電力を低減することにも貢献する。
【０１４５】
また、上記のように、本実施形態の抵抗変化メモリにおいて、異元素が添加されたシリサイド層は高温耐性を有するため、シリサイド層が含む金属元素の凝集及び拡散、他の部材に対するシリサイド層の侵食を抑制できる。これによって、半導体層内における不純物準位の形成や接合の破壊を防止できる。
【０１４６】
それゆえ、本実施形態の抵抗変化メモリにおいて、非オーミック素子として用いられた整流素子において、大きい絶縁耐圧を確保でき、逆バイアス印加時における整流素子の出力電流（リバース電流とよぶ）を、低減できる。
【０１４７】
また、本実施形態の抵抗変化メモリにおいて、シリコン層内で、ランダムに発生する凝集物の形成及び金属元素の拡散を抑制できるため、１つのメモリセルアレイ内におけるセルユニットの特性のばらつきを、小さくできる。
【０１４８】
さらに、整流素子の順バイアス／逆バイアス特性を改善できる結果として、整流素子を構成する各層の薄膜化及びセルユニットの面積の縮小に貢献できる。
【０１４９】
したがって、本発明の実施形態に係る抵抗変化メモリによれば、抵抗変化メモリの特性劣化を抑制できる。
【０１５０】
＜実施例＞
（１）  構成  
図９乃至図１９を用いて、本発明の実施形態に係る抵抗変化メモリの実施例について、より具体的に説明する。
【０１５１】
（ａ）  メモリセルアレイ及び制御回路の構成  
図９は、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を、具体的に示している。  
ここでは、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図２における２つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
【０１５２】
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子と非オーミック素子とから構成される。ここでは、非オーミック素子に、整流素子が用いられている。
【０１５３】
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
【０１５４】
図１０は、メモリ素子と整流素子の接続関係を示している。
【０１５５】
１つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。したがって、２つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
【０１５６】
図１０のａ〜ｐは、この１６通りの接続関係を表している。
【０１５７】
本発明の実施形態において、これら１６通りの接続関係の全てに対して適用可能であるが、以下の説明では、主として、図１０のａの接続関係を例にする。
【０１５８】
図１１Ａ及び図１１Ｂは、第１及び第２制御回路のレイアウトの第１例を示している。
【０１５９】
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図１１Ａに示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
【０１６０】
メモリセルアレイＭｓ＋１は、図１１Ｂに示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
【０１６１】
但し、ｓは、１，３，５，７，…とする。
【０１６２】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端には、スイッチ素子ＳＷ１を介して第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電荷効果トランジスタ(FET : Field effect Transistor)から構成される。
【０１６３】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２を介して第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、ＮチャネルＦＥＴから構成される。
【０１６４】
配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２’を介して第２制御回路４が接続される。スイッチ素子ＳＷ２’は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２’は、例えば、Ｎチャネル型電界効果トランジスタから構成される。
【０１６５】
図１１Ｃは、第１及び第２制御回路のレイアウトの第２例を示している。尚、図１１Ｃにおいて、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の内部構成は、図１１Ａ又は図１１Ｂに示されるメモリセルアレイと実質的に同じであるため、図１１Ｃにおいて、メモリセルアレイの内部構成の図示は省略する。
【０１６６】
第２例のレイアウトが第１例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第１方向の両端に、それぞれ第１制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第２方向の両端に、それぞれ第２制御回路４が配置されることにある。
【０１６７】
但し、ｓは、１，５，９，１３，…とする。
【０１６８】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の両端には、それぞれスイッチ素子ＳＷ１を介して第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電界効果トランジスタから構成される。
【０１６９】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の両端には、それぞれスイッチ素子ＳＷ２を介して第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型電界効果トランジスタから構成される。
【０１７０】
（ｂ）  セルユニットの構造  
図１２は、セルユニットの構造例を示している。
【０１７１】
１つのセルユニットＣＵは、２つの配線６０，６５間に配置される。１つのセルユニットＣＵは、１つのメモリ素子２０と１つの非オーミック素子３０とから構成される。
【０１７２】
１つのセルユニット内において、メモリ素子２０が非オーミック素子３０上に、又は、非オーミック素子３０がメモリ素子２０上に、積層される。
【０１７３】
ここでは、２つの素子２０，３０の積層方向において、配線６５側を上側（上端又は上部）とよび、配線６０側を下側（下端又は下部）とよぶ。
【０１７４】
ここでは、非オーミック素子３０として、ＰＩＮダイオードを例示している。上述のように、ＰＩＮダイオードは、真性半導体層がＰ型半導体層とＮ型半導体層との間に挟まれた構造を有する。尚、図１０に示されるような２つのメモリセルアレイ２のセルユニットの接続関係に応じて、ダイオード３０のアノード層とカソード層との積層方向における上下関係は、反対になる場合がある。
【０１７５】
例えば、図１２の（ａ）に示されるセルユニットＣＵにおいて、上側の半導体層３３がＰＩＮダイオードのＰ型半導体層（アノード層）である場合、下側の半導体層３１はＰＩＮダイオードのＮ型半導体層（カソード層）になる。これに対して、上側の半導体層３３がＰＩＮダイオードのＮ型半導体層（カソード層）である場合、下側の半導体層３１はＰＩＮダイオードのＰ型半導体層（アノード層）になる。これらのいずれの場合においても、２つの半導体層３１，３３間の半導体層３２は、ＰＩＮダイオードの真性半導体層となる。
【０１７６】
図１２の（ｂ）〜（ｆ）のセルユニットにおいても、整流素子（非オーミック素子）３０にＰＩＮダイオードが用いられている場合、真性半導体層３２を挟む２つの半導体層３１，３３は、図１２の（ａ）と同様の関係を有する。
【０１７７】
各半導体層３１，３２，３３は、例えば、シリコンを主成分とする材料から構成される。例えば、シリコンカーバイト（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン錫（ＳｉＳｎ）、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）、アモルファスシリコン、単結晶シリコンなどが、半導体層３１，３２，３３を形成するために用いられる。ＳｉＣにおいて、Ｓｉに対するＣ（炭素）の濃度は、０〜３atomic％程度である。ＳｉＧｅにおいて、Ｓｉに対するＧｅ（ゲルマニウム）の濃度は、０〜３０atomic％程度である。ＳｉＳｎにおいて、Ｓｉに対するＳｎ（錫）の濃度は、０〜３atomic％程度である。
【０１７８】
また、Ｐ型伝導型のシリコンを主成分とする半導体層３１，３２，３３には、ボロン（Ｂ）が添加され、Ｎ型伝導型のシリコンを主成分とする半導体層３１，３２，３３には、リン（Ｐ）やヒ素（ヒ素）が添加される。尚、真性半導体層には、Ｐ型／Ｎ型の不純物が含まれる場合もあるが、真性半導体層３２に含まれるＰ型／Ｎ型の不純物の濃度は、半導体層３１，３３に含まれる不純物の濃度よりも低い。
【０１７９】
メモリ素子２０は、抵抗変化膜２１が、２つの電極２５，２６に挟まれた構造を有する。図１２に示される例では、素子２０，３０の積層方向において、下側の電極２５を下部電極とよび、上側の電極２６を上部電極とよぶ。
【０１８０】
抵抗変化膜２１は、電圧、電流、熱などにより抵抗値が変化する材料からなる層、又は、相変化により抵抗値やキャパシタンス（インピーダンス）などの物性が変化する材料からなる。抵抗変化膜２１の抵抗値は、電圧などのエネルギーが印加されることによって、可逆的に変化し、且つ、それの抵抗値が変化した状態は、抵抗値を変化させるエネルギーが再び与えられるまで、不揮発に保持される。
【０１８１】
尚、メモリ素子２０は、電極２５，２６と抵抗変化膜２１との組み合わせによって、この特性を示す素子でもよいし、抵抗変化膜２１がこの特性を示す素子でもよい。
【０１８２】
配線６０，６５は、上述のように、ビット線及びワード線として用いられる。配線６０，６５は、例えば、Ｃｕ、Ａｌ、Ｗなどの金属、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）などの金属化合物、或いは、ＮｉＳｉｙやＴｉＳｉｙなどのシリサイドから構成される。
【０１８３】
図１２の（ａ）に示される例において、ダイオード３０上に、メモリ素子２０が積層されている。ダイオード３０は、配線６０上に配置されている。ダイオード３０の一端（底部）は、配線６０に電気的に接続されている。ダイオード３０の他端（上部）は、メモリ素子２０の一端（下部電極）に電気的に接続されている。メモリ素子２０の他端（上部電極）は、配線６５に電気的に接続されている。
【０１８４】
ダイオード３０は、その上端にシリサイド層３９Ａを有し、シリサイド層３９Ａは、上側の半導体層３３内の上部に設けられている。シリサイド層３９Ａは、半導体層３３とメモリ素子２０の下部電極２５との間に介在している。例えば、シリサイド層３９Ａは、下部電極２５に直接接触している。
【０１８５】
また、図１２の（ｂ）に示される例では、ダイオード３０は、メモリ素子２０上に積層される。この場合、メモリ素子２０が、配線６０上に配置されている。メモリ素子２０の一端（下部電極）は、配線６０に電気的に接続されている。メモリ素子２０の他端（上部電極）は、ダイオード３０の一端（底部）に電気的に接続されている。ダイオード３０の他端（上部）は、配線６５に電気的に接続されている。図１２の（ｂ）に示されるセルユニットにおいて、ダイオード３０は、その下端にシリサイド層３９Ｂを有し、シリサイド層３９Ｂは、下側の半導体層３１の底部に設けられている。シリサイド層３９Ｂは、半導体層３１と上部電極２６との間に介在している。例えば、シリサイド層３９Ｂは、上部電極２６に直接接触している。
【０１８６】
図１２の（ｃ）に示される例では、メモリ素子２０が、ダイオード３０上に積層されている。シリサイド層３９Ｂは、ダイオード３０の半導体層３１の底部に設けられている。シリサイド層３９Ｂは、半導体層３１と配線６０との間に介在している。例えば、シリサイド層３９Ｂは、配線６０に直接接触している。
【０１８７】
図１２の（ｄ）に示される例では、ダイオード３０が、メモリ素子２０上に積層されている。シリサイド層３９Ａは、ダイオード３０の半導体層３３の上部に設けられている。シリサイド層３９Ａは、半導体層３３と配線６５との間に介在している。例えば、シリサイド層３９Ａは、配線６５に直接接触している。
【０１８８】
図１２の（ａ）乃至（ｄ）に示されたように、ダイオードの片側の端部（一端）のみに、シリサイド層３９Ａ，３９Ｂを形成することにより、シリサイド層３９Ａ，３９Ｂを有するダイオードの製造工程を簡略化することができる。
【０１８９】
特に、本実施形態に用いられるようなＮｉ、Ｔｉ等の３ｄ遷移金属元素に、Ｐｔ、Ｐｄ、Ｏｓ、Ｉｒ、Ｒｈ、Ｒｕなどのように価電子帯に近い仕事関数を有する金属元素を添加したシリサイドが、本実施形態のシリサイド（Ｍ１−ｘＤｘＳｉｙ）として用いられる場合、シリサイド層３９Ａ，３９Ｂが、Ｐ型伝導型のシリコンを主成分とする半導体層に形成されることが、効果的である。上記のＰｔなどが属する系は、Ｐ型Ｓｉの価電子帯に近い値の仕事関数を有し、それらの元素によって、界面における不純物の偏析及び不純物の活性化率の向上が図れるため、上記の系を用いたシリサイドとＰ型の半導体（例えば、Ｐ型Ｓｉ）との電気的な接合を形成することが、素子の電気的特性に対して好ましいからである。
【０１９０】
また、図１２の（ｅ）及び（ｆ）に示されるように、シリサイド層３９Ａ，３９Ｂは、ダイオード３０の両端（上部／底部）にそれぞれ設けられてもよい。
【０１９１】
図１２の（ｅ）に示される例では、ダイオード３０の上部に設けられたシリサイド層３９Ａは、下部電極２５と半導体層３３との間に、介在している。また、ダイオード３０の底部に設けられたシリサイド層３９Ｂは、半導体層３１と配線６０との間に、介在している。例えば、素子の上部側のシリサイド層３９Ａは、下部電極２５に直接接触し、素子の底部側のシリサイド層３９Ｂは、配線６０に直接接触している。
【０１９２】
図１２の（ｆ）に示される例では、ダイオード３０の上部に設けられたシリサイド層３９Ａは、半導体層３３と配線６５との間に、介在している。また、ダイオード３０の底部に設けられたシリサイド層３９Ｂは、半導体層３１と上部電極２６との間に、介在している。例えば、素子の上部側のシリサイド層３９Ａは、配線６５に直接接触し、素子の底部側のシリサイド層３９Ｂは、上部電極２６に直接接触している。
【０１９３】
図１０に示される接続関係を満たすように、図１２に示されるセルユニットのいずれかが、ビット線とワード線との間に配置されて、メモリセルアレイ及びクロスポイント型メモリセルアレイが構成される。
【０１９４】
図１２の（ａ）〜（ｆ）にそれぞれ示されるセルユニットＣＵのように、非オーミック素子（例えば、整流素子）の一端（上部）及び他端（底部）の少なくとも一方に、シリサイド層３９Ａ，３９Ｂが設けられている。シリサイド層３９Ａ，３９Ｂは、図３で示したように、Ｓｉ元素５０、Ｓｉ元素とシリサイドを形成する３ｄ遷移金属元素５１、及び、３ｄ遷移金属元素の原子半径より大きい原子半径を有する添加元素（異元素）５２を、含んでいる。
【０１９５】
シリサイド層３９Ａ，３９Ｂとシリコン層３１，３２との接合部において、添加元素５２の添加によって、シリコン層が含む不純物（ドナー／アクセプタ）が高濃度に偏析した偏析層（図示せず）を有する場合がある。
【０１９６】
尚、シリサイド層３９Ａ，３９Ｂは、１種類の添加元素を含んでいてもよいし、２種類以上の添加元素を含んでいてもよい。
【０１９７】
図１２の（ａ）〜（ｆ）において、ＰＩＮダイオードのように３つの半導体層が積層された構造を例示しているが、ＭＩＳ（Metal-Insulator-Semiconductor）ダイオードや、ＳＩＳ構造、ＭＩＭ構造が、非オーミック素子３０に用いられてもよいし、ＰＮダイオードのように、２つの層が積層された構造が、非オーミック素子に用いられてもよい。さらに、非オーミック素子は、４つの層（膜）によって非オーミック特性が得られる素子でもよい。
【０１９８】
例えば、本実施形態のシリサイド層３９Ａを有する非オーミック素子３０が、ＭＩＳダイオードであれば、下側からメタル層、絶縁層、半導体層の順序、又は、下側から半導体層、絶縁層、メタル層の順序で、３つの層が積層される。尚、ＭＩＳダイオードであれば、半導体層のみにシリサイド層を設ける構造で十分である。ただし、メタル層と絶縁層との接合面の反対側のメタル層の面に、半導体層及びシリサイド層が設けられてもよい。
【０１９９】
尚、非オーミック素子３０は、３層構造のバイポーラトランジスタ型や、４層構造のサイリスタ型など、Ｐ型の半導体層とＮ型の半導体層とが３層以上交互に積層された構造でもよい。それらの積層構造において、特に、上部側の半導体層３３がＰ型の半導体層である場合、又は、半導体層３３がＮ型の半導体層である場合に、本実施形態で述べたシリサイド層３９Ａ，３９Ｂが、半導体層３３に設けられてもよい。
【０２００】
尚、図１２の（ａ）〜（ｆ）において、配線６０，６５と非オーミック素子３０との間、非オーミック素子３０とメモリ素子２０との間、メモリ素子２０と配線６０，６５との間に、拡散防止層や接着層が設けられてもよい。拡散防止層は、接合される部材間におけて、各部材の構成原子又は構成分子の拡散を防止する。接着層は、接合される部材間の結合力を確保し、部材間の剥離を防止する。尚、電極２５，２６が、拡散防止層または接着層と実質的に同じ機能を有していてもよい。
【０２０１】
図１３は、非オーミック素子（ここでは、整流素子）の一例及びシリサイドの仕事関数を示している。
【０２０２】
図１３の（ａ）及び（ｂ）には、非オーミック素子として、ＰＩＮダイオードが示されている。ＰＩＮダイオードのように、非オーミック素子が半導体層を含む場合、本実施形態で用いられるシリサイド層３９は、セルユニットの接続関係に応じて、Ｐ型半導体層３５内、又は、Ｎ型半導体層３７内に、設けられる。真性半導体層３６は、Ｐ型半導体層３５とＮ型半導体層３７との間に、設けられる。半導体層３５，３６，３７は、シリコンを主成分とする半導体層であり、シリコンに加えてＧｅやＣを含む層でもよいが、ここでは、説明の簡単化のため、単に、Ｐ型／Ｎ型シリコン層とよぶ。
【０２０３】
シリサイド層とＮ型のシリコン層とが界面（接合）を形成する場合、Ｎ型シリコン層の伝導帯とシリサイド層の仕事関数との関係が、シリサイド層とＰ型のシリコン層とが界面（接合）を形成する場合、Ｐ型シリコン層の価電子帯とシリサイド層の仕事関数との関係が、素子の電気的特性に影響を及ぼす。つまり、シリコンの伝導帯（Ｎ型Ｓｉ）／価電子帯（Ｐ型Ｓｉ）とシリサイドの仕事関数との差が、界面抵抗が発生する一因となる。
【０２０４】
シリコンの伝導帯（Ｎ型Ｓｉ）／価電子帯（Ｐ型Ｓｉ）とシリサイドの仕事関数とのエネルギー差が０ｅＶに近づくほど、界面抵抗が小さくなり、シリコン−シリサイド接合を経由して出力される電流及び電圧は大きくなる。
【０２０５】
シリサイド層と界面を形成するＰ型／Ｎ型シリコン層が、例えば、１０２０／ｃｍ３以上の高い不純物濃度のＰ＋／Ｎ＋シリコン層であれば、界面抵抗による損失を低減できるエネルギー差でよい。この場合の一例として、Ｐ型シリコンの価電子帯とシリサイドの仕事関数とのエネルギー差、及び、Ｎ型シリコンの伝導帯とシリサイドの仕事関数とのエネルギー差が、０．７ｅＶ以下でよい。
【０２０６】
図７Ａ及び図７Ｂにおいて述べたように、Ｓｉ元素と３ｄ遷移金属元素から構成されるシリサイド層に、３ｄ遷移金属元素の原子半径より大きい原子半径を有する少なくとも１種類の添加元素を添加することで、シリサイドの仕事関数の大きさを調整できる。
【０２０７】
それゆえ、シリサイドの材料と添加元素との組み合わせ及び添加元素の添加量を制御することで、整流素子を構成するシリコンに対してシリサイドの仕事関数を適した値に調整できる。これによって、Ｐ型／Ｎ型半導体（例えば、Ｐ型／Ｎ型シリコン）とシリサイドとの接合に生じる界面抵抗を低減できる。
【０２０８】
図１３の（ｃ）は、各シリサイドの仕事関数の大きさが示されている。図１３の（ｃ）の横軸は、本実施形態のシリサイド層３９を形成するためのベース材が示され、縦軸は、仕事関数（図１３の（ｃ）では、「Ａ」で表示，単位：［ｅＶ］）る。
【０２０９】
図１３の（ａ）に示されるように、シリサイド層３９とＰ型半導体層（例えば、Ｐ型シリコン層）との間に界面が形成される場合、図１３の（ｃ）内の実線で囲まれたグループＧ１に属するシリサイドが、Ｐ型シリコン層に対してシリサイド層３９を形成するためのベース材（本例では、ベースシリサイド材ともよぶ）に用いられることが好ましい。
【０２１０】
グループＧ１内のシリサイドにおいて、ＴｉＳｉｙ、ＶＳｉｙ、ＣｒＳｉｙ、ＭｎＳｉｙ、ＦｅＳｉｙ、ＣｏＳｉｙ、ＮｉＳｉｙ、ＮｄＳｉｙ、ＭｏＳｉｙ、ＨｆＳｉｙ、ＴａＳｉｙ、ＷＳｉｙ、ＰｄＳｉｙ、ＩｒＳｉｙ、ＰｔＳｉｙ、ＲｈＳｉｙ、ＲｅＳｉｙ、ＯｓＳｉｙのいずれかが、シリサイド層３９のベース材として用いられ、これらのシリサイドに異元素を添加することが、シリサイド層３９とＰ型シリコン層との界面抵抗を低減するために、好ましい。尚、各組成式中の“ｙ”は、０より大きい値、且つ、２以下の値で示される。
【０２１１】
図１３の（ｂ）に示されるように、シリサイド層３９とＮ型半導体層（例えば、Ｎ型シリコン層）３７との間に界面が形成される場合、図１３の（ｃ）内の破線で囲まれたグループＧ２に属するシリサイドが、Ｎ型シリコン層に対してシリサイド層３９を形成するためのベース材に用いられることが好ましい。
【０２１２】
グループＧ２内のシリサイドにおいて、ＴｉＳｉｙ、ＶＳｉｙ、ＣｒＳｉｙ、ＭｎＳｉｙ、ＦｅＳｉｙ、ＣｏＳｉｙ、ＮｉＳｉｙ、ＮｄＳｉｙ、ＭｏＳｉｙ、ＨｆＳｉｙ、ＴａＳｉｙ、ＹＳｉｙ、ＹｂＳｉｙ、ＥｒＳｉｙ、ＨｏＳｉｙ、ＤｙＳｉｙ、ＧｄＳｉｙ、ＴｂＳｉｙのいずれかが、シリサイド層３９のベース材として用いられ、これらのシリサイドに異元素を添加することが、シリサイド層３９とＮ型シリコン層との界面抵抗を低減するために、好ましい。尚、各組成式中の“ｙ”は、１〜２で示される値である。
【０２１３】
シリサイド層と接合を形成するシリコン層がＰ型シリコン層であるかＮ型シリコン層であるか応じて、シリサイド層３９に対する添加元素のドープ量を調整するだけでなく、シリサイド層３９のベース材となるシリサイドの材料を変えることによって、シリサイド層３９の高温耐性を向上させるとともに、より適した物性を有する材料を用いて、シリコン層とシリサイド層３９との界面抵抗を低減できる。
【０２１４】
尚、高温耐性の観点に基づくと、ＴｉＳｉｙ、ＣｏＳｉｙ、ＰｔＳｉｙ、ＴａＳｉｙ、ＷＳｉｙが、異元素が添加されたシリサイド層３９を形成するためのベース材として、有効である。
【０２１５】
尚、図１３において、シリサイド層３９がＰＩＮダイオードを構成するＰ型／Ｎ型シリコン層と界面を形成する場合が例示されている。但し、シリサイド層３９が、ＰＩＮ構造、ＭＩＳ構造（例えば、ＭＩＳダイオード）、ＰＮ構造（例えば、ＰＮダイオード）など、他の素子構造を構成するＰ型／Ｎ型シリコン層に設けられる場合においても、図１３に示された例と実質的に同じである。
【０２１６】
上述のメモリセルアレイ及びセルユニットの構成に応じて、図１２及び図１３に示されるように、３ｄ遷移金属元素の原子半径より大きい原子半径の添加元素を含むシリサイド層３９，３９Ａ，３９Ｂのセルユニット内における配置や、そのシリサイド層３９，３９Ｂ，３９のベース材となる材料を調整することで、シリサイド層の高温耐性の向上や界面抵抗の低減を図ることができる。
【０２１７】
本実施形態の抵抗変化型メモリにおいて、異元素の添加によるシリサイド層の高温耐性の向上によって、シリサイド層が含む金属元素（原子）の凝集や拡散、或いは、シリサイド層の侵食などが抑制できるため、整流素子の絶縁耐圧を大きくでき、逆バイアス印加時における整流素子のリバース電流を低減できる。
【０２１８】
また、本実施形態の抵抗変化メモリにおいて、異元素の添加によるシリコン−シリサイド接合の界面抵抗の低減によって、順バイアス印加時における整流素子のフォワード電流を増大できる。
【０２１９】
さらに、これらの素子特性の改善は、素子の薄膜化及びセル面積の縮小に貢献できる。以上のように、本発明の実施形態に係る抵抗変化メモリによれば、抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【０２２０】
（２）  製造方法  
（ａ）  第１の製造方法  
図１４Ａ乃至図１４Ｇを用いて、本実施形態の抵抗変化メモリの第１の製造方法について説明する。ここで、図１４Ａ乃至図１４Ｅは、本製造方法の一工程におけるメモリセルアレイの第２の方向に沿う断面工程図をそれぞれ示している。また、図１４Ｆ及び図１４Ｇは、本製造方法の一工程におけるメモリセルアレイの第１の方向に沿う断面工程図を、それぞれ示している。
【０２２１】
尚、本製造方法において、形成されるセルユニットの構造は、メモリ素子が非オーミック素子上に積層された場合を例示するが、本製造方法は、その構造に限定されない。
【０２２２】
図１４Ａに示されるように、配線となる導電層６０Ｘが、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法が用いられて、基板（例えば、層間絶縁膜）１上に、堆積される。
【０２２３】
導電層６０Ｘ上に、セルユニットの整流素子（非オーミック素子）を形成するための複数の層が、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、順次堆積される。
【０２２４】
例えば、整流素子がＰＩＮダイオードの場合、３つの半導体層３１Ｘ，３２Ｘ，３３Ｘが、積層される。半導体層３１Ｘ，３２Ｘ，３３Ｘは、シリコンを含む半導体層であって、例えば、ＳｉＣ層、ＳｉＧｅ層、ＳｉＳｎ層、多結晶Ｓｉ層、アモルファスシリコン層、単結晶Ｓｉ層、などのうち、いずれか１つからなる。ＳｉＣ層及びＳｉＳｎ層において、Ｓｉに対するＣの比率、Ｓｉに対するＳｎの比率は、例えば、それぞれ、０atomic％〜３atomic％程度である。ＳｉＧｅ層において、Ｓｉに対するＧｅの比率は、０atomic％〜３０atomic％程度である。
【０２２５】
セルユニットの整流素子がＰＩＮダイオードである場合、半導体層３１Ｘ及び半導体層３３Ｘのうち、一方の半導体層はＰ型半導体層（例えば、ＢドープＳｉ）であり、他方の半導体層はＮ型半導体層（例えば、ＰドープＳｉ）である。半導体層３１Ｘと半導体層３３Ｘとの間の半導体層３２Ｘは、真性半導体層である。
【０２２６】
ＰＮダイオードが整流素子として用いられる場合には、２つの半導体層が導電層６０Ｘ上に積層され、ＭＩＳダイオードの場合には、金属層、絶縁層及び半導体層が、導電層６０Ｘ上に積層される。
【０２２７】
半導体層など、整流素子を構成する２以上の層の積層順序は、セルユニットが図１０のａ〜ｐに示される回路構成のうち、どの構成を有するかによって適宜変更される。例えば、セルユニットが、図１０のａに示される構成を有する場合、図１４Ａにおいて、導電層６０Ｘ上に、Ｎ型半導体層（カソード層）３１Ｘが、５ｎｍ〜３０ｎｍ程度の膜厚で、堆積される。真性半導体層（Ｉ層）３２Ｘが、５０ｎｍ〜１２０ｎｍ程度の膜厚で、Ｎ型半導体層３１Ｘ上に堆積される。そして、真性半導体層３２Ｘ上に、Ｐ型半導体層（例えば、アノード層）３３Ｘが、５ｎｍ〜３０ｎｍ程度の膜厚で、堆積される。
【０２２８】
ここでは、積層された３つの層（半導体層）３１Ｘ，３２Ｘ，３３Ｘのことを、シリコン層３１Ｘ，３２Ｘ，３３Ｘとよぶ。
【０２２９】
尚、導電層６０Ｘとシリコン層３１Ｘとの間に、拡散防止層、接着層、高濃度不純物層が形成されてもよい。
【０２３０】
金属膜５９が、例えば、スパッタ法やＣＶＤ法を用いて、半導体層３３Ｘ上に堆積される。本実施形態の第１の製造方法において、金属膜５９は、合金膜である。その合金膜は、３ｄ遷移金属元素５１とその元素の原子半径より大きい原子半径を有する添加元素５２を含んでいる。
【０２３１】
３ｄ遷移金属元素５１は、上述のＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎの３ｄ遷移金属元素群から選択された１種類の元素である。また、添加元素５２は、上述のＹ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｉｎ、Ｔｌ、Ｇｅ、Ｓｎ、Ｐｂの添加元素群から選択された少なくとも１種類の元素である。
【０２３２】
例えば、３ｄ遷移金属元素５１としてＮｉ又はＴｉが用いられた場合、金属元素５２には、Ｐｄ又はＰｔが用いられる。尚、合金膜５９は、２種類以上の添加元素を含んでもよく、例えば、ＰｄとＰｔとを両方含んでもよい。
【０２３３】
この後、シリサイド層を形成するための加熱処理（シリサイド処理）が、基板１１に対して施される。例えば、シリコン層３３がシリサイド層を形成するためのシリコンの供給源（以下、ベース層とよぶ）となる。加熱処理の温度は、例えば、５００℃から８００℃の範囲内で実行される。シリサイド処理のための加熱方法は、ＲＴＡ（Rapid Thermal Annealing）法でもよいし、他の加熱方法でもよい。
【０２３４】
この加熱処理によって、シリコン層３３Ｘと合金膜５９とのシリサイド反応が生じる。それゆえ、図１４Ｂに示されるように、シリコン層３３Ｘの上部において、シリサイド層３９Ｘが形成される。シリサイド層３９Ｘは、シリコン層３３Ｘに起因するＳｉ元素５０と、合金膜に起因する３ｄ遷移金属元素５１と添加元素５２とを、含んでいる。形成されたシリサイド層３９Ｘを構成する結晶粒は、あるシリサイドに対して異元素が添加されていることによって、微結晶となっている。
【０２３５】
尚、図１４Ａにおいて、合金膜５９に含まれる３ｄ遷移金属元素５１及び添加元素５２の比率は、形成されるシリサイド層３９Ｘの化学量的組成比や、所望の高温耐性及び所望の仕事関数が得られる量に基づいて、適宜設定される。これと同様に、所定のシリサイド層３９Ｘが形成されるように、合金膜５９の膜厚も、半導体層３３Ｘの膜厚に対する相対的な厚さで設定される。シリサイド処理の加熱時間又は温度によって、形成されるシリサイド層３９の組成比及び膜厚が制御されてもよい。
【０２３６】
尚、異元素５２が添加されたシリサイド層３９が形成されることによって、シリサイド層３９とシリコン層３３との接合部に、シリコン層３３が含む不純物（ドナー又はアクセプタ）が偏析した偏析層（図示せず）が形成される場合がある。
【０２３７】
シリサイド処理の後、シリコン層とシリサイド反応しなかった合金膜５９は、例えば、ウェットエッチングを用いて、除去される。
【０２３８】
尚、シリサイド層３９Ｘは、シリコン層３３Ｘが含むＳｉ元素以外の元素（例えば、Ｂ、Ｇｅ）をさらに含んでいてもよい。
【０２３９】
図１４Ｃに示されるように、メモリ素子の構成部材として、第１の電極層２５Ｘ、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、シリサイド層３９Ｘ上に順次堆積される。電極層２５Ｘ，２６Ｘは、例えば、ＣＶＤ法又はスパッタ法を用いて、形成される。抵抗変化膜２６Ｘは、例えば、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal-Organic CVD）法などが用いられて、形成される。
【０２４０】
電極層２５Ｘ，２６Ｘ及び抵抗変化膜２１Ｘの材料は、抵抗変化膜２５Ｘの抵抗値が可逆的に変化し、かつ、変化した抵抗変化膜２５Ｘの抵抗値が不揮発に維持される材料の組み合わせに基づいて、選択される。但し、抵抗変化膜２５Ｘ自体が、外部から与えられたエネルギー（例えば、電圧又は熱）によって、抵抗値が可逆的に変化し、且つ、抵抗値が変化した状態を維持する材料であれば、電極層２５Ｘ，２６Ｘの材料は限定されない。
【０２４１】
抵抗変化膜２６Ｘは、上述したように、金属酸化物、金属化合物、又は、有機物などが用いられる。そのため、抵抗変化膜２６Ｘを形成するための材料に応じて、６００℃〜８００℃程度の高い形成温度が用いられる場合がある。
【０２４２】
本実施形態において、シリコン層３３Ｘ上に形成されたシリサイド層３９Ｘは、Ｓｉ元素及び３ｄ遷移金属元素の他に、３ｄ遷移金属元素の原子半径より大きい原子半径の添加元素を含んでいる。これによって、図４乃至図６で示したように、シリサイド層３９Ｘは、シリサイド層３９を構成する結晶粒は微結晶となり、高い高温耐性（耐熱性）を有している。
【０２４３】
それゆえ、本実施形態の製造方法において、高温の加熱処理によるシリサイド層３９Ｘを形成するための金属元素の凝集（アグロメ）は、発生しにくくなり、その凝集物がシリサイド層３９Ｘ及びその下方のシリコン層３２Ｘ，３３Ｘ内に形成されることは、抑制される。また、シリコン層３２Ｘ，３３Ｘ内に対するシリサイド層３９Ｘが含む金属元素の拡散も、抑制される。さらに、シリサイド層３９Ｘが高温の加熱処理によって過剰に形成されることに起因して、シリコン層３３Ｘが所定の厚さより薄くなったりすることや、シリサイド層３９Ｘが２つのシリコン層３２Ｘ，３３Ｘを侵食して、２つのシリコン層間の接合（界面）を破壊したりすることが、防止される。
【０２４４】
それゆえ、金属元素の拡散及びシリサイド層の侵食の悪影響を緩和するために、シリコン層３１Ｘ、３２Ｘ，３３Ｘの膜厚を厚くする必要性は、低くなる。
【０２４５】
図１４Ｄに示されるように、電極層２６Ｙ上に、所定の形状を有するマスク（図示せず）が形成される。例えば、ＲＩＥ（Reactive Ion Etching）法を用いたエッチングによって、マスクの下方の各層が、マスクの形状に応じて加工される。これによって、電極層２５Ｙ，２６Ｙ、抵抗変化膜２１Ｙ、シリサイド層３９Ｙ及びシリコン層３１Ｙ，３２Ｙ，３３Ｙが順次加工され、セルユニット毎に、所定の間隔を有して、第２方向に分割される。これによって、基板１１上に、積層体１００が形成される。形成された積層体１００は、第１方向に延在する。積層体１００が形成されるのと同時に、導電層６０が加工され、基板１１上に、第２方向に延在する配線６０が形成される。
【０２４６】
この後、層間絶縁膜６９が、例えば、ＣＶＤ法や塗布法によって、隣接する積層体１００間に埋め込まれる。
【０２４７】
尚、この工程において、積層体を第１方向に分割する加工及び第２方向に延在する配線を形成する工程を行って、図２に示される第１のメモリセルアレイＭ１を形成してもよい。但し、クロスポイント型メモリセルアレイにおいて、図１４Ｄに示される工程の直後に、積層体１００を第１の方向に分割する工程を行わずに、以下の図１４Ｅ乃至図１４Ｆに示される製造工程で、セルユニット及びメモリセルアレイを形成することが好ましい。
【０２４８】
図１４Ｅ及び図１４Ｆに示されるように、第１方向に延在する積層体１００及び層間絶縁膜６９上に、第２の配線となる導電層６５Ｘが、堆積される。そして、第２のメモリセルアレイのセルユニットを構成するための各層が、導電層６５Ｘ上に、順次堆積される。導電層６５Ｘ上に堆積される層の積層順序は、１つの配線（導電層６５Ｘ）を共通に用いる２つのセルユニットが、図１０のａ〜ｐに示される接続関係のうち、いずれの接続関係を有するかによって、異なる。ここでは、説明の簡単化のため、図１０のａに示される接続関係を有する場合について、述べる。
【０２４９】
図１４Ｅに示される例では、導電層６５Ｘ上に積層される各層３１Ｘ’，３２Ｘ’，３３Ｘ’，２５Ｘ’，２１Ｘ’，２６Ｘ’の積層順序は、積層体１００を構成する各層の積層順序と同じである。導電層６５Ｘ上に積層される各層は、積層体１００を構成する層と同じ製造工程によって、形成される。
【０２５０】
積層体１００の上方に、シリサイド層３９Ｘ’が形成されるとき、高温（５００℃〜８００℃程度）の加熱処理が、基板全体に施される。積層体１００内のシリサイド層３９Ｙは、異元素が添加されていることにより微結晶化されているため、高温耐性を有する。このため、シリサイド層３９Ｙを含む積層体１００において、シリサイド層３９Ｙが含む金属元素の拡散やシリコン層３３Ｙに対するシリサイド層３９Ｙの侵食など、高温の加熱処理の悪影響は、抑制される。
【０２５１】
この後、配線６０に対するエッチング選択比を確保して、フォトリソグラフィ技術及びＲＩＥ法によって、配線６０上の積層体１００及び積層体１００上の各層が加工され、第１方向に延在していた積層体１００は、セルユニット毎に、所定の間隔を有して、第１方向に分割される。積層体を第１方向に分割するための加工と同時に、積層体上の導電層６５Ｘが、第１方向に分割されたそれぞれ個別のパターンとなるように加工され、第２方向に延在する配線６５が、第１方向に延在する配線６０上の積層体上に、形成される。
【０２５２】
これによって、図１４Ｇに示されるように、第１方向に延在する配線６０と第２方向に延在する配線６５との間に、セルユニットＣＵ１が形成される。
【０２５３】
セルユニットＣＵ１において、整流素子（非オーミック素子）３０は、その上部にシリサイド層３９を有し、シリサイド層３９は、シリコン層３９の上部表面に設けられている。そして、シリサイド層３９上に、メモリ素子２０が設けられている。
【０２５４】
また、エッチングは上層から順次実行されるため、積層体１００’が配線６５を挟んで、セルユニットＣＵ１上に形成される。積層体１００’は、配線６５と同様に、第１方向に所定の間隔を有して分割されている。図１４Ｇに示される工程において、積層体１００’は、図１４Ｅに示されるのと同様に、第２方向に延在している。クロスポイント型メモリセルアレイにおいて、積層体１００’は、積層体１００’の第２方向に対する加工を実行することによって、１層目のメモリセルアレイの上層（２層目）のメモリセルアレイのセルユニットＣＵ２になる。
【０２５５】
この後、第１方向に隣接するセルユニットＣＵ１間、第１方向に隣接する積層体１００’間に、層間絶縁膜が埋め込まれる。
【０２５６】
ここで、積層体１００’上に、メモリセルアレイがさらに設けられる場合、図１４Ｅ乃至図１４Ｇに示される工程と同様の工程が、メモリセルアレイの積層数が所定の数になるまで、繰り返し実行される。
【０２５７】
図１４Ｅ乃至図１４Ｇに示されるように、基板１１上に、１層目のメモリセルアレイが形成されるのと同時に、２層目のメモリセルアレイに対する加工が行われる。
【０２５８】
このように、上層のメモリセルアレイを形成するための加工と下層のメモリセルアレイを加工するための工程が共通化されることによって、各層（配線レベル）のメモリセルアレイ毎に第１方向及び第２方向に対する加工を行う場合に比較して、クロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程が、簡便になり、且つ、その製造コストが削減される。
【０２５９】
尚、図１４Ａ乃至図１４Ｅにおいて、シリサイド層が、整流素子の上部に形成される場合について説明した。図１２の（ｂ），（ｃ）のように、シリサイド層３９が整流素子の底部に形成される場合、導電層６０Ｘとシリコン層と間に形成された合金膜が、シリコン層とシリサイド処理されることによって、シリサイド層３９がシリコン層の底部に形成される。シリサイド層３９を形成するためのシリコン層は、シリコン層３１Ｘでもよいし、シリコン層３１Ｘとは別途に形成された層でもよい。
【０２６０】
尚、図１４Ｂにおいては、シリサイド処理の後、シリコン層とシリサイド反応しなかった合金膜５９は、例えば、ウェットエッチングを用いて、除去する場合について、述べた。但し、シリサイド反応しなかった合金膜は、拡散防止層、接着層、又は、整流素子又はメモリ素子の電極の一部として用いるために、シリサイド層３９Ｘ上に残存させてもよい。
【０２６１】
例えば、図１４Ｈに示されるように、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、第１の電極層として用いられる金属膜（合金膜）５９上に、順次堆積されてもよい。この結果、メモリ素子の下部電極（第１の電極層）を別途に堆積する工程を削減でき、抵抗変化メモリの製造工程を簡略化できる。
【０２６２】
以上のように、本実施形態に係る抵抗変化メモリの第１の製造方法において、シリサイド層３９は、非オーミック素子（整流素子）３０の一端（上部）及び他端（底部）の少なくとも一方に、設けられる。シリサイド層３９は、Ｓｉ元素５０と３ｄ遷移金属元素５１と含むとともに、３ｄ遷移金属元素５１の原子半径より大きい原子半径を有する元素（添加元素）５２を含んでいる。本製造方法において、シリサイド層３９は、３ｄ遷移金属元素５１と添加元素５２とを含む金属膜（合金膜）とシリコン層とに対する５００℃以上の加熱処理によって、形成される。
【０２６３】
図４乃至図６で示したように、本実施形態の抵抗変化メモリが含むシリサイド層３９は、添加元素５２を含むことによって、高温耐性を有する。それゆえ、抵抗変化メモリのように、半導体装置の製造工程に高温の加熱処理が含まれていても、シリサイド層が含む金属元素（原子）の凝集や他の構成要素（例えば、シリコン層）に対する拡散、他の構成要素に対するシリサイドの侵食を、抑制できる。
【０２６４】
この結果として、本実施形態の抵抗変化メモリにおいて、例えば、逆バイアス印加時における整流素子のリバース電流の増大などのように、耐熱性の低いシリサイドを用いた場合に生じる非オーミック素子の特性劣化は、低減する。
【０２６５】
さらに、金属元素の拡散やシリサイド層の侵食の影響を緩和するために、シリコン層３３Ｘの膜厚を厚くせずともよくなる。それゆえ、非オーミック素子（整流素子）の膜厚（積層方向の高さ）は小さくなり、セルユニット（積層体）のアスペクト比を小さくなる。
【０２６６】
したがって、セルユニットを形成するための加工（エッチング）が比較的容易になり、隣接するセルユニット間の層間絶縁膜の埋め込み性も改善される。
【０２６７】
図１４Ｅ乃至図１４Ｇに示したように、積層された２つのメモリセルアレイ（セルユニット）を同時に加工する場合、アスペクト比が大きくなるので、非オーミック素子の膜厚を小さくすることで、アスペクト比の増大を抑制することは、有効である。
【０２６８】
加えて、非オーミック素子の高さが小さくなることによって、加工のためのマージンを確保するために、隣接するセルユニットの間隔を大きくしなくともよくなる。これによって、抵抗変化メモリのメモリセルアレイの面積を小さくできる。
【０２６９】
さらに、図７Ａ及び図７Ｂに示したように、あるシリサイドに異元素５２を添加することによって、シリサイドの仕事関数を調整することができる。これによって、シリサイド層３９と半導体層３３との間の界面抵抗を低減できる。
【０２７０】
これによって、界面抵抗による電流の損失は低減され、例えば、整流素子において、順バイアス印加時におけるフォワード電流の上限値が大きくなり、ある印加電圧値に対する整流素子のフォワード電流の出力が大きくなる。このため、選択セルユニットに印加されるある駆動電圧において、メモリ素子２０に供給できる電流（電圧）も大きくなる。
【０２７１】
以上のように、本発明の実施形態に係る抵抗変化メモリの製造方法によれば、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０２７２】
（ｂ）  第２の製造方法  
図１５Ａ乃至図１５Ｃを用いて、本発明の実施形態に係る抵抗変化メモリの第２の製造方法について、説明する。図１５Ａ乃至図１５Ｃは、本製造方法の一工程におけるメモリセルアレイの第２の方向に沿う断面工程図をそれぞれ示している。尚、第１の製造方法で述べた部材と共通する部材には、同じ符号を付して、その説明を省略する。また、図１４Ａ乃至図１４Ｇで述べた第１の製造方法と共通する工程について、ここでの説明は省略する。
【０２７３】
本実施形態の抵抗変化メモリの第２の製造方法は、１種類の３ｄ遷移金属元素５１を含む金属膜及び３ｄ遷移金属元素５１より大きい原子半径の元素５２とを少なくとも１種類含む金属膜が、それぞれ別途に堆積されることが、第１の製造方法と異なる。
【０２７４】
図１５Ａに示されるように、シリコン層３３Ｘ上に、３ｄ遷移金属元素５１を主成分とする金属膜５７が形成される。さらに、金属膜５７上に、添加元素５２を主成分とする金属膜５８が堆積される。
【０２７５】
これらの層３３Ｘ，５７，５８に対して加熱処理が施されることによって、２つの金属膜５７，５８中の元素５１，５２が、シリコン層３３Ｘ中のＳｉ元素とシリサイド反応し、図１４Ｂと同様に、半導体層３３Ｘ上に、シリサイド層３９Ｘが形成される。
【０２７６】
尚、図１５Ｂに示されるように、添加元素５２を含む金属膜５８がシリコン層３３Ｘ上に堆積され、３ｄ遷移金属元素３１を含む金属膜５７が金属膜５８上に堆積されてもよい。
【０２７７】
図１５Ａ及び図１５Ｂに示されるように、本実施形態の抵抗変化メモリの第２の製造方法も、上述の第１の製造方法と同様に、高温耐性を有し、且つ、シリコン層３３Ｘとの界面抵抗を低減できるシリサイド層を形成できる。
【０２７８】
また、シリコンとシリサイド反応しなかった金属膜５７，５８は、それをメモリ素子の電極の一部として用いるために、シリサイド層３８Ｘ上に残存させてもよい。
【０２７９】
例えば、図１５Ａの工程の後に、シリコン層とシリサイド反応しなかった金属膜を除去する工程を省略することにより、金属膜５８を第１の電極層（メモリ素子の下部電極）に用いることができる。
【０２８０】
例えば、図１５Ｃの（ａ）に示されるように、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、第１の電極層として用いられる金属膜５７上に、順次堆積される。この結果、第１の電極層を別途に堆積する工程を削減でき、製造工程を簡略化できる。
【０２８１】
これと同様に、図１５Ｂの工程の後に、シリコン層とシリサイド反応しなかった金属膜を除去する工程を省略することにより、金属膜５７を第１の電極層（メモリ素子の下部電極）に用いることができる。
【０２８２】
例えば、図１５Ｃの（ｂ）に示されるように、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、第１の電極層として用いられる金属膜５８上に、順次堆積される。この結果、第１の電極層を別途に堆積する工程を削減でき、製造工程を簡略化できる。
【０２８３】
したがって、本発明の実施形態に係る抵抗変化メモリの第２の製造方法においても、第１の製造方法と同様に、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０２８４】
（ｃ）  第３の製造方法  
図１６Ａ乃至図１６Ｃを用いて、本発明の実施形態に係る抵抗変化メモリの第３の製造方法について、説明する。図１６Ａ乃至図１６Ｃは、本製造方法の一工程におけるメモリセルアレイの第２の方向に沿う断面工程図をそれぞれ示している。尚、第１及び第２の製造方法で述べた部材と共通する部材には同じ符号を付し、その説明を省略する。また、第１及び第２の製造方法と共通する工程について、ここでの説明は省略する。
【０２８５】
本実施形態の抵抗変化メモリの第３の製造方法は、Ｓｉ元素５０と３ｄ遷移金属元素５１とを含むシリサイド層が形成された後、その形成されたシリサイド層に３ｄ遷移金属元素５１より大きい原子半径の添加元素５２が添加されることが、第１及び第２の製造方法と異なる。
【０２８６】
図１６Ａに示されるように、シリコン層３３Ｘ上に、Ｓｉ元素５０と３ｄ遷移金属元素５１を含むシリサイド層（以下、ベースシリサイド層とよぶ）３７が形成される。ベースシリサイド層３７は、例えば、シリコン層３３Ｘと３ｄ遷移金属元素を含む層とのシリサイド反応によって、形成される。ベースシリサイド層３７が形成された後、金属膜５８が、シリサイド層３７上に、堆積される。金属膜５８は、３ｄ遷移金属元素５１の原子半径より大きい原子半径を有する元素５２を含む。
【０２８７】
この後、ベースシリサイド層３７と金属膜５８とに対して加熱処理が施され、金属膜５８内に含まれる元素５２が、ベースシリサイド層３７内に拡散する。拡散した元素５２が、シリサイド層３７内のＳｉ元素５０及び金属元素５１と化学反応（結合）する。これによって、Ｓｉ元素５０と３ｄ遷移金属元素５１とを含むベースシリサイド層３７内に、元素５２が添加される。
【０２８８】
このように、図１４Ｂに示されるのと同様に、Ｓｉ元素５０、３ｄ遷移金属元素５１及びその元素５１より大きい原子半径の元素５２を含むシリサイド層３９が、シリコン層３３Ｘ上に形成される。
【０２８９】
図１６Ｂに示されるように、Ｓｉ元素５０と添加元素５２とを含む化合物層３８上に、３ｄ遷移金属元素５１を主成分とする金属膜５７が堆積されてもよい。この場合、加熱処理によって、化合物層３８内のＳｉ元素５０と金属膜５７内の３ｄ遷移金属元素５１とがシリサイド反応し、図１４Ｂに示されるシリサイド層３９が形成される。尚、化合物層３８は、選択された添加元素５２の種類に応じて、Ｓｉ元素５０と添加元素５２とのシリサイド層となる場合もある。
【０２９０】
図１６Ａ及び図１６Ｂに示されるように、本実施形態の抵抗変化メモリの第３の製造方法も、第１及び第２の製造方法と同様に、高温耐性を有し、半導体層３３Ｘとの界面抵抗を低減できるシリサイド層を形成できる。
【０２９１】
また、シリサイド層中に拡散しなかった金属膜５７，５８は、それをメモリ素子の電極の一部として用いるために、シリサイド層３８Ｘ上に残存させてもよい。
【０２９２】
例えば、図１６Ａの工程の後に、シリコン層とシリサイド反応しなかった金属膜を除去する工程を省略することにより、金属膜５８を第１の電極層（メモリ素子の下部電極）に用いることができる。
【０２９３】
例えば、図１６Ｃの（ａ）に示されるように、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、第１の電極層として用いられる金属膜５７上に、順次堆積される。この結果、第１の電極層を別途に堆積する工程を削減でき、製造工程を簡略化できる。
【０２９４】
これと同様に、図１６Ｂの工程の後に、シリコン層とシリサイド反応しなかった金属膜を除去する工程を省略することにより、金属膜５７を第１の電極層（メモリ素子の下部電極）に用いることができる。
【０２９５】
例えば、図１６Ｃの（ｂ）に示されるように、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、第１の電極層として用いられる金属膜５８上に、順次堆積される。この結果、第１の電極層を別途に堆積する工程を削減でき、製造工程を簡略化できる。
【０２９６】
したがって、本発明の実施形態に係る抵抗変化メモリの第３の製造方法においても、第１及び第２の製造方法と同様に、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０２９７】
（ｄ）  第４の製造方法  
図１７Ａ及び図１７Ｂを用いて、本発明の実施形態に係る抵抗変化メモリの第４の製造方法について、説明する。図１７Ａ及び図１７Ｂは、本製造方法の一工程におけるメモリセルアレイの第２の方向に沿う断面工程図をそれぞれ示している。尚、第１乃至第３の製造方法で述べた部材と共通する部材には同じ符号を付し、その説明を省略する。また、第１乃至第３の製造方法と共通する工程について、ここでの説明は省略する。
【０２９８】
本実施形態の抵抗変化メモリの第４の製造方法は、イオン注入によって、３ｄ遷移金属元素の原子半径より大きい原子半径の元素を、シリサイド層中に添加することが、第１乃至第３の製造方法と異なる。
【０２９９】
図１７Ａに示されるように、Ｓｉ元素５０及び３ｄ遷移金属元素５１を含むベースシリサイド層３７内に、イオン化された元素５２が、イオン注入法によって、所定のドーズ量で、注入される。元素５２が注入されたシリサイド層３７に対して、加熱処理が施される。この加熱処理によって、シリサイド層３７内に注入された元素５２が、シリサイド層３７内で活性化し、添加された元素５２がシリサイド層３７内のＳｉ元素５０や３ｄ遷移金属元素５１と化学反応（結合）する。
【０３００】
これによって、図１４Ｂに示されるのと同様に、Ｓｉ元素５０、３ｄ遷移金属元素５１及びその元素５１より大きい原子半径の元素５２を含むシリサイド層３９が、シリコン層３３Ｘ上に形成される。
【０３０１】
また、図１７Ｂに示されるように、Ｓｉ元素５０及び添加元素５２を含む化合物層３８に、イオン化された３ｄ遷移金属元素５１を注入してもよい。この後、図１７Ａで示したのと同様に加熱処理を行うことによって、注入された３ｄ遷移金属元素５１は、化合物層３８内のＳｉ元素５２とシリサイド反応し、シリサイド層３９がシリコン層３３Ｘ上に形成される。
【０３０２】
さらには、３ｄ遷移金属元素５１と添加元素５２との両方を、イオン注入法によって、シリコン層３３Ｘ内に注入してもよい。この場合においても、加熱処理が施されることによって、シリサイド層３９が形成される。
【０３０３】
図１７Ａ及び図１７Ｂに示されるように、本実施形態の抵抗変化メモリの第４の製造方法も、第１乃至第４の製造方法と同様に、高温耐性を有し、半導体層３３Ｘとの界面抵抗を低減できるシリサイド層を形成できる。
【０３０４】
また、上述の第４の製造方法のように、イオン注入法を用いて、添加元素５２を含むシリサイド層を形成することによって、加熱処理のみを用いて添加元素５２がシリサイド層に添加される場合よりも低い加熱温度で、添加元素を含むシリサイド層３９を形成できる。つまり、第４の製造方法は、シリサイド層３９を形成するための加熱処理の温度を、低くできる。
【０３０５】
これによって、クロスポイント型メモリセルアレイのように、複数のメモリセルアレイが積層される場合において、シリサイド層３９を形成するための熱が、下層に形成されたメモリセルアレイに繰り返し与えられることを抑制できる。これによって、複数回の高温処理の履歴によって、素子の特性が劣化したり、上層の素子と下層の素子とで素子の特性にばらつきが生じたりするのを、低減できる。
【０３０６】
また、シリサイド層３９を形成するための加熱処理によって、層間絶縁膜中の不純物（例えば、炭素）や配線又は電極内に含まれる金属原子が、半導体層３１Ｘ，３２Ｘ，３３Ｘや抵抗変化膜２１Ｘ内に拡散するのを抑制できる。これによって、不純物の拡散による素子特性の劣化を抑制できる。
【０３０７】
したがって、本発明の実施形態に係る抵抗変化メモリの第４の製造方法においても、第１及び第２の製造方法と同様に、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０３０８】
（ｅ）  第５の製造方法  
図１８Ａ及び図１８Ｂを用いて、本発明の実施形態に係る抵抗変化メモリの第５の製造方法について、説明する。図１８Ａ及び図１８Ｂは、本製造方法の一工程におけるメモリセルアレイの第２の方向に沿う断面工程図をそれぞれ示している。尚、第１乃至第４の製造方法で述べた部材と共通する部材には同じ符号を付し、その説明を省略する。また、第１乃至第４の製造方法と共通する工程について、ここでの説明は省略する。
【０３０９】
第１乃至第４の製造方法においては、セルユニットを構成する複数の層が、所定の形状（寸法）の積層体となるように加工される前に、Ｓｉ元素、３ｄ遷移金属元素及び添加元素を含むシリサイド層を形成する場合について説明した。但し、積層体が形成された後に、シリサイド層を形成してもよい。
【０３１０】
図１８Ａにおいて、セルユニットを構成する非オーミック素子（整流素子）が、メモリ素子上に積層された場合について説明する。
【０３１１】
例えば、図１８Ａに示されるように、導電層６０Ｘ上に、電極層２５Ｘ、抵抗変化膜２１Ｘ及び電極層２６Ｘが順次堆積される。さらに、電極層２６Ｘ上に、３つのシリコン層３１Ｘ，３２Ｘ，３３Ｘが、順次堆積される。
【０３１２】
この後、図１４Ｄに示す工程と同様に、フォトリソグラフィ技術及びＲＩＥ法によって、積層体１００が形成される。そして、隣接する積層体１００間に、層間絶縁膜６９が埋め込まれる。
【０３１３】
積層体１００が形成された後、例えば、金属膜５９が、半導体層３３Ｘ上及び層間絶縁膜６９上に堆積される。金属膜５９は、３ｄ遷移金属元素と３ｄ遷移金属元素の原子半径より大きい原子半径を有する元素を含んでいる。
【０３１４】
そして、金属膜５９とシリコン層３３Ｙとに対する加熱処理よって、金属膜５９に含まれる３ｄ遷移金属元素がシリコン層３３Ｙに含まれるＳｉ元素とシリサイド反応し、シリサイド層が形成される。金属膜５９内の添加元素は、シリサイド層内に添加される。
【０３１５】
これによって、積層体１００が形成された後のシリコン層３３Ｙの端部（上部）に、Ｓｉ元素、３ｄ遷移金属元素及びその元素より大きい原子半径の元素を含むシリサイド層３９が、形成される。
【０３１６】
本実施形態の抵抗変化メモリの第５の製造方法のように、積層体に加工された後に、本実施形態に用いられるシリサイド層が形成される工程は、例えば、図１２のｄ又はｆに示されるセルユニットＣＵのように、整流素子３０がメモリ素子２０上に積層された構造に対して、有効である。
【０３１７】
但し、メモリ素子が整流素子上に積層された場合おいても、図１８Ｂに示されるように、整流素子を構成するシリコン層３１Ｙ，３２Ｙ，３３Ｙを１度加工し、図１８Ａと同様の手法を用いて、シリサイド層を形成してもよい。
【０３１８】
尚、ここでは、上述の第１の製造方法を用いて、３ｄ遷移金属元素５１及び添加元素５１を含むシリサイド層が、積層体の加工後に形成される場合について述べた。しかし、図１８Ａ及び１８Ｃに示されるのと同様に、上述の第２乃至第４の製造方法を用いても、積層体の加工後に、シリサイド層が形成できるのは、もちろんである。
【０３１９】
したがって、本発明の実施形態に係る抵抗変化メモリの第５の製造方法においても、第１及び第２の製造方法と同様に、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０３２０】
（４）  動作  
上述の抵抗変化メモリの動作について説明する。
【０３２１】
図１９は、２つのメモリセルアレイを示している。
【０３２２】
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。セルユニットＣＵ１，ＣＵ２内のメモリ素子及び非オーミック素子（例えば、整流素子）の接続関係は、図４のａに相当する。
【０３２３】
Ａ.  セット動作  
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作を行う場合について説明する。
【０３２４】
選択セルユニットＣＵ１-selの初期状態は、消去（リセット）状態である。  
また、例えば、リセット状態を高抵抗状態（１００ｋΩ〜１ＭΩ）とし、セット状態を低抵抗状態（１ｋΩ〜１０ｋΩ）とする。
【０３２５】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）が低電位側の電源電位Ｖｓｓに接続される。
【０３２６】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の残りの非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０３２７】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０３２８】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源からのセット電流Ｉ-setは選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【０３２９】
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子に、例えば、１Ｖ〜２Ｖの電圧が印加され、そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流密度は、例えば、１×１０５〜１×１０７Ａ/ｃｍ２の範囲内の値にされる。尚、セット動作時におけるメモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合、セット電流のパルス幅は、所定のパルス幅に適宜設定される。
【０３３０】
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０３３１】
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０３３２】
したがって、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、絶縁耐圧が十分に大きい、という特性が要求される。
【０３３３】
Ｂ.  リセット動作  
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
【０３３４】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【０３３５】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の残りの非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０３３６】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０３３７】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【０３３８】
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、１Ｖ〜３Ｖの電圧が印加され、そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流密度としては、１×１０３〜１×１０６Ａ/ｃｍ2の範囲内の値にされる。尚、セット動作時におけるメモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合、セット電流のパルス幅は、所定のパルス幅に適宜設定される。
【０３３９】
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０３４０】
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０３４１】
したがって、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、絶縁耐圧が十分に大きい、という特性が要求される。
【０３４２】
尚、セット電流Ｉ-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット／リセット動作が、電流／電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、異なる。さらに、それらを生成するために選択セルユニットＣＵ１-sel内のメモリ素子に印加する電圧値／時間は、メモリ素子を構成する材料に依存する。
【０３４３】
Ｃ.  読み出し動作  
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
【０３４４】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【０３４５】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の残りの非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０３４６】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０３４７】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
【０３４８】
従って、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
【０３４９】
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅は、メモリ素子の抵抗値の変化が生じないパルス幅に、設定される。
【０３５０】
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０３５１】
また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
【０３５２】
このように、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、絶縁耐圧が十分に大きい、という特性が要求される。
【０３５３】
以上のように、抵抗変化メモリのセット／リセット動作、及び読み出し動作が実行される。
【０３５４】
上述のように、本実施形態の抵抗変化メモリは、図３に示されるように、そのセルユニットを構成している非オーミック素子（ここでは、整流素子）の両端の少なくとも一方に、シリサイド層３９を有している。シリサイド層３９は、Ｓｉ元素５０、Ｓｉ元素５０とシリサイドを形成する３ｄ遷移金属元素５１、３ｄ遷移金属元素の原子半径より大きい原子半径を有する添加元素（異元素）５２を含んでいる。
【０３５５】
本実施形態の抵抗変化メモリに含まれているシリサイド層３９は、異元素の添加により、高い高温耐性（高い耐熱性）を有しているため、シリサイド層が含む金属元素（原子）の凝集（アグロメ）や拡散、シリコン層に対するシリサイド層の侵食が生じにくくなる。
【０３５６】
本実施形態の抵抗変化メモリにおいて、このような高温加熱処理によるシリサイド層に対する悪影響を抑制できるため、例えば、逆バイアス印加時におけるリバース電流を低減でき、かつ、大きい絶縁耐圧を確保できる。
【０３５７】
このように、本実施形態の抵抗変化メモリにおいて、その製造プロセス中に高温の加熱処理が実行されても、整流素子の逆バイアス特性が劣化することを抑制できる。非選択セルユニットの逆バイアス特性の劣化を抑制できるため、非選択セルユニットに対する過大な電流の供給など、非選択セルユニットの誤動作（例えば、誤書き込み）の発生を低減できる。
【０３５８】
加えて、セット／リセット動作及び読み出し動作のいずれの場合においても、選択セルユニットの個数に比較して、非選択セルユニットの個数は多い。  
そのため、非選択セルユニットの逆バイアス特性が劣化していると、メモリセルアレイ全体で生じるリバース電流の総量は非常に大きくなる。この結果として、図２のクロスポイント型メモリセルアレイ２の消費電力が大きくなる。
【０３５９】
これに対して、本実施形態の抵抗変化メモリは、整流素子の逆バイアス特性の劣化を抑制できるため、抵抗変化メモリの消費電力が増大するのを抑制できる。
【０３６０】
また、本実施形態の抵抗変化メモリに含まれているシリサイド層は、シリサイドに対する異元素の添加により、そのシリサイド層の仕事関数を変調できる。つまり、あるシリサイドに添加される異元素の種類及び添加量を適宜選択することによって、シリコン−シリサイド接合の界面抵抗を低減でき、その界面抵抗に起因する電流損失を低減できる。
【０３６１】
このため、本実施形態の抵抗変化メモリにおいて、順バイアス印加時におけるフォワード電流の上限を向上でき、ある順バイアス電圧に対する整流素子のフォワード電流を大きくできる。
【０３６２】
それゆえ、本実施形態の抵抗変化メモリにおいて、選択セルユニットのメモリ素子に対して、セット／リセット動作を正確に実行するのに十分な大きさの電流を供給できる。順バイアス印加時における整流素子の特性改善は、抵抗変化メモリの消費電力の低減にも貢献できる。
【０３６３】
これらによって、シリサイドを含む構成素子（例えば、整流素子）の特性劣化は抑制される。
【０３６４】
このように、本発明の実施形態の抵抗変化メモリにおいて、Ｓｉ元素５０とシリサイドを形成する３ｄ遷移金属元素５１とその元素５１より原子半径の大きい添加元素５２とを含むシリサイド３９を用いて非オーミック素子（整流素子）が形成されることによって、高温処理によるシリサイド層の変質及びそれに起因した素子に対する悪影響を抑制し、且つ、シリサイド層の界面抵抗を低減し、素子の電気的特性を改善する。
【０３６５】
したがって、本発明の実施形態に係る抵抗変化メモリによれば、抵抗変化メモリの素子特性の劣化を抑制できる。
【０３６６】
＜変形例＞  
図２０Ａ乃至図２１を用いて、本発明の実施形態に係る抵抗変化メモリの変形例について説明する。
【０３６７】
（１）  変形例１  
図２０Ａ及び図２０Ｂを用いて、本発明の実施形態に係る抵抗変化メモリの変形例２について、説明する。
【０３６８】
図２０Ａは、セルユニットに用いられるシリサイド層３９の変形例を、模式的に示している。
【０３６９】
図２０Ａに示される変形例において、シリサイド層３９Ｄは、上述の添加元素群から選択された２種類以上の添加元素５２，５３が含まれている。
【０３７０】
第２の添加元素５３の原子半径ｒ３は、第１の添加元素５２の原子半径ｒ２より大きくてもよいし、原子半径ｒ２以下でもよい。
【０３７１】
ここで、ＮｉＳｉｙに、Ｐｄ及びＰｔが添加された場合を例示して、本変形例について、説明する。
【０３７２】
抵抗変化メモリのクロスポイント型メモリセルアレイが、層間絶縁膜を挟んで、周辺回路が形成された基板上方に設けられた場合、シリサイドを形成するための加熱処理が、例えば、素子分離絶縁膜のエッジに対する潜り込み効果のように、フロントエンドプロセスで形成された素子の劣化を引き起こす場合がある。また、例えば、メモリセルアレイを形成するバックエンドプロセスにおいても、加熱処理に用いられる温度を可能な範囲内で低くすることが好ましい。
【０３７３】
図４を用いて説明したように、Ｐｄを添加したＮｉＳｉｙ（Ｎｉ１−ｘＰｄｘＳｉｙ）は、Ｐｔを添加したＮｉＳｉｙ（Ｎｉ１−ｘＰｔｘＳｉｙ）に比較して、シリサイド反応が生じる温度が高い。換言すると、Ｎｉ１−ｘＰｔｘＳｉｙは比較的低い加熱温度で形成できる。
【０３７４】
また、Ｎｉ１−ｘＰｄｘＳｉｙは、Ｎｉ１−ｘＰｔｘＳｉｙに比較して、低い電気抵抗と高い高温耐性を有する。このような特性の違いを利用して、Ｎｉ１−ｘＰｄｘＳｉｙとＮｉ１−ｘＰｔｘＳｉｙとを組み合わせることによって、高い高温耐性及び低い電気抵抗を維持しつつ、低温で形成できるシリサイドを提供できる。
【０３７５】
Ｐｔ及びＰｄの両方を含むＮｉＳｉｙにおいて、シリサイド層３９Ｄの反応温度（加熱温度）を低くするには、Ｐｔの添加量がＰｄの添加量よりも多くなっていればよい。
【０３７６】
また、Ｐｔ及びＰｄの両方を含むＮｉＳｉｙにおいて、電気抵抗が低く、高温耐性が向上させるには、Ｐｄの添加量がＰｔの添加量よりも多くなっていればよい。
【０３７７】
このように、あるシリサイド層に対して、２種類以上の添加元素を添加することによって、シリサイド層３９Ｄの特性を、抵抗変化メモリの動作特性及び製造プロセスにより適応するように、調整できる。
【０３７８】
これによって、フロントエンドプロセス及びバックエンドプロセスのいずれの工程において形成された抵抗変化メモリの素子に対して、高温の加熱処理による抵抗変化メモリの素子特性の劣化を抑制できる。
【０３７９】
図２０Ｂは、図２０Ａとは異なる変形例を、模式的に示している。
【０３８０】
異元素が添加されたシリサイド層３９Ｅは、上述の製造方法によって、金属膜とＳｉ元素を含む層との加熱処理又はＳｉを含む層に対する元素のイオン注入などによって、形成される。
【０３８１】
このように、ベース層としてのＳｉを含む層は、ＳｉＣ、ＳｉＧｅ、ＳｉＳｎなどが用いられ、これらの材料に対して、シリサイド処理及び異元素の添加が行われている。
【０３８２】
また、非オーミック素子の構造及び特性に応じて、Ｎ型シリコン層やＰ型シリコン層の一部がシリサイド化されることによって、シリサイド層３９Ｅが形成される場合もある。そのため、Ｓｉに対してドナーとなる元素（例えば、Ｐ又はＡｓ）又はＳｉに対してアクセプタとなる元素（例えば、Ｂ）が、シリサイド層３９Ｅ内に含まれる可能性がある。
【０３８３】
また、メモリの製造工程において、シリコン層の表面に、酸化膜や窒化膜が形成される場合がある。
【０３８４】
それゆえ、図２０Ｂに示されるように、シリサイド層３９Ｅは、Ｓｉ元素５０、３ｄ遷移金属元素５１及び添加元素５２に加えて、例えば、Ｃ、Ｇｅ、Ｓｎ、Ｐ、Ａｓ、Ｂ、Ｏ及びＮなどのように、シリサイド層３９Ｅを形成するためのＳｉ元素を含む層（ベース層）に起因する１種類以上の元素５４を、含んでいてもよい。
【０３８５】
これらの元素５４は、主として、Ｓｉ元素５０と格子置換している。
【０３８６】
図２０Ａ及び図２０Ｂに示される抵抗変化メモリの変形例１においても、基本例及び実施例で述べた抵抗変化メモリと実質的に同様の効果が得られるのは、もちろんである。
【０３８７】
（２）変形例２  
図２１を用いて、本発明の実施形態に係る抵抗変化メモリの変形例２について、説明する。
【０３８８】
ワード線／ビット線として用いられる配線は、ＣｕやＡｌなどの金属や金属化合物以外に、シリサイドが用いられる場合がある。
【０３８９】
それゆえ、配線６０，６５に、Ｓｉ元素と３ｄ遷移金属元素と添加元素とを含んでいるシリサイド層が用いられてもよい。
【０３９０】
図２１の（ａ）では、下側の配線６０が、シリサイド層３９から形成される。図２１の（ｂ）では、上側の配線６５が、シリサイド層３９から形成される。また、図２１の（ｃ）は、２つの配線６０，６５の両方が、シリサイド層３９からなる。
【０３９１】
尚、配線６０，６５は、金属層とシリサイド層３９とを有する積層構造を有してもよい。
【０３９２】
図２１に示される抵抗変化メモリの変形例２においても、基本例及び実施例で述べた抵抗変化メモリと実質的に同様の効果が得られるのは、もちろんである。
【０３９３】
＜応用例＞  
図２２乃至図２６を用いて、本発明の実施形態の応用例について、説明する。
【０３９４】
（１）  トランジスタ  
抵抗変化メモリにおいて、図２に示されるメモリセルアレイ２は、例えば、バックエンドプロセスで形成される。一方、制御回路３，４などの周辺回路を構成する電界効果トランジスタ（ＦＥＴ:Field Effect Transistor）は、フロントエンドプロセスで形成される。図２２に示されるように、周辺回路の電界効果トランジスタＴｒは、メモリセルアレイ２の下方の半導体基板（シリコン基板）上に、形成される。
【０３９５】
図２２は、周辺回路に用いられる電界効果トランジスタＴｒの断面構造の一例を示している。図２２には、電界効果トランジスタのチャネル長方向の断面が示されている。
【０３９６】
図２２に示されるように、電界効果トランジスタＴｒのゲート電極２３，３９１、電界効果トランジスタＴｒのソース／ドレイン電極３９２，３９３に、本発明の実施形態のセルユニットが含むシリサイド層と同じ材料が、用いられてもよい。
【０３９７】
半導体基板７０内には、Ｐウェル７１Ａ及びＮウェル７１Ｂが設けられる。Ｐウェル７１Ａ及びＮウェル７１Ｂは、素子分離絶縁膜７９によって、半導体基板７０内で、それぞれ電気的に分離されている。
【０３９８】
Ｐウェル７１Ａ内には、Ｎチャネル型電界効果トランジスタＴｒが、設けられる。Ｎウェル７１Ｂ内には、Ｐチャネル型電界効果トランジスタが設けられる。Ｐチャネル型及びＮチャネル型電界効果トランジスタの構造は、実質的に同じであるため、ここでは、Ｐウェル７１Ａ内のトランジスタＴｒの構造について、説明する。
【０３９９】
Ｐウェル７１Ａ内には、２つの拡散層７４，７５が設けられている。拡散層７４，７５は、トランジスタＴｒのソース／ドレインとして用いられる。拡散層７４，７５の表面には、ソース／ドレイン電極３９２，３９３が設けられている。
【０４００】
２つの拡散層７４，７５間のウェル７１表面には、ゲート絶縁膜７２が設けられる。ゲート電極７３，３９１は、ゲート絶縁膜７２上に設けられる。ゲート電極の上部は、シリサイド層３９１から構成され、ゲート電極の下部は、シリコン層７３から構成される。
【０４０１】
ゲート電極７３，３９１の側部には、側壁絶縁膜７６が設けられている。
【０４０２】
ゲート電極７３，３９１及びソース／ドレイン電極３９２，３９３上には、コンタクトＣＰ１，ＣＰ２，ＣＰ３がそれぞれ設けられている。
【０４０３】
各電極７３，３９１，３９２，３９３は、コンタクトＣＰ１，ＣＰ２，ＣＰ３を経由して、配線Ｍ１，Ｍ２，Ｍ３に接続される。
【０４０４】
コンタクトＣＰ１，ＣＰ２，ＣＰ３及び配線Ｍ１，Ｍ２，Ｍ３は、層間絶縁膜７７Ａ，７７Ｂ内に設けられている。コンタクトＣＰ１，ＣＰ２，ＣＰ３には、Ｗなどの金属が用いられる。
【０４０５】
ゲート電極の上部電極３９１及びソース／ドレイン電極３９２，３９３は、Ｓｉ元素と３ｄ遷移金属元素とを含むシリサイドに異元素（添加元素）が添加されたシリサイド層３９１，３９２，３９３から形成される。
【０４０６】
電界効果トランジスタに用いられるシリサイド層３９１，３９２，３９３において、図３を用いて説明したセルユニットに用いられるシリサイド層と同様に、添加される異元素の原子半径は、３ｄ遷移金属元素の原子半径より大きい。尚、シリサイド層３９１，３９２，３９３内の添加元素は、１種類でもよいし、２種類以上でもよい。
【０４０７】
図２２に示される電界効果トランジスタは、以下の製造方法で形成される。
【０４０８】
図２３は、電界効果トランジスタの製造方法の一例を示している。
【０４０９】
図２３示されるように、半導体基板（シリコン基板）７０内に、ウェル７１Ａ，７１Ｂ及び素子分離絶縁膜７９が形成される。
【０４１０】
ウェル７１Ａ，７１Ｂ表面上に、ゲート絶縁膜７２が、例えば、熱酸化法やＣＶＤ法などによって、形成される。シリコン層が、例えば、ＣＶＤ法によって、ゲート絶縁膜７２上に堆積される。シリコン層は、フォトリソグラフィ技術及びＲＩＥ法を用いて、所定の形状のゲート電極７３に、加工される。
【０４１１】
そして、ゲート電極７３Ａがマスクに用いられて、拡散層７４，７５が、例えば、イオン注入法により、ウェル７１Ａ，７１Ｂ内に形成される。Ｐウェル７１Ａ内に、Ｎ型の拡散層が形成される場合、Ｎウェル７１Ｂ表面は、マスク（レジスト）によって、覆われている。これとは反対に、Ｎウェル７１Ｂ内に、Ｐ型の拡散層が形成される場合、Ｐウェル７１Ａ表面は、マスクによって覆われている。
【０４１２】
拡散層（ソース／ドレイン）７４，７５がウェル７１Ａ内に形成された後、側壁絶縁膜７６が、ＣＶＤ法及びＲＩＥ法によって、ゲート電極７３Ａの側面上に形成される。
【０４１３】
この後、シリコンの単層構造のゲート電極７３Ａ及びシリコン基板内の拡散層７４，７５表面に対して、シリサイド処理が実行される。Ｐウェル内に形成されるトランジスタに対してのみ、シリサイド処理が実行される場合、図２３に示されるように、Ｎウェル７１Ｂ表面は、マスク（絶縁膜）７８によって覆われている。
【０４１４】
図２３に示すように、図１４Ａ及び図１４Ｂで示された製造方法と同様に、ゲート電極７３Ａ上及び拡散層７４，７５上に、３ｄ遷移金属元素と他の元素（添加元素）とを含む合金膜５９が、スパッタ法又はＣＶＤ法によって形成される。そして、加熱処理が基板７０に対して施され、合金膜５９とシリコンとがシリサイド反応する。  
但し、トランジスタのゲート電極にシリサイド層を形成する方法は、実施例で述べた第２乃至第４の製造方法のいずれかが用いられてもよい。
【０４１５】
これによって、図２２に示されるように、トランジスタのゲート電極７３上に、シリサイド層３９１が形成される。また、トランジスタの拡散層７４，７５の表面に、ソース／ドレイン電極として、シリサイド層３９２，３９３が形成される。
【０４１６】
シリサイド層３９１，３９２，３９３は、Ｓｉ元素、３ｄ遷移金属元素及び３ｄ遷移金属元素より原子半径の大きい添加元素を含む。
【０４１７】
Ｐウェル７１Ａ内のトランジスタに対する処理と同様に、Ｎウェル２７Ｂ内に形成されるトランジスタに対してシリサイド処理が施される。
【０４１８】
尚、Ｐウェル７１Ａ内において、Ｎチャネル型トランジスタのソース／ドレインとしての拡散層７４，７５は、Ｎ型伝導型のシリコンであり、Ｎウェル７１Ｂ内において、Ｐチャネル型トランジスタのソース／ドレインとしての拡散層は、Ｐ型伝導性型シリコンである。それゆえ、Ｐチャネル型トランジスタとＮチャネル型トランジスタとにおいて、シリサイドの仕事関数を考慮して、シリサイド層３９１，３９２，３９３を形成するための３ｄ遷移金属元素及び添加元素が、ソース／ドレインとしてのＰ型又はＮ型拡散層に応じて、それぞれ異なってもよい。また、Ｐチャネル型トランジスタとＮチャネル型トランジスタとで、シリサイド層が同じ添加元素を含んでもよく、その場合には、ＰウェルとＮウェルに対するシリサイド処理を同時に行ってもよい。
【０４１９】
この後、Ｓｉとシリサイド反応しなかった合金膜が除去された後、周知の技術を用いて、トランジスタＴｒを覆うように、層間絶縁膜及び配線層などが形成され、本応用例の電界効果トランジスタが完成する。
【０４２０】
以上のように、図２２及び図２３に示される本応用例において、Ｓｉ元素と３ｄ遷移金属元素と添加元素を含むシリサイド層３９１，３９２，３９３は、トランジスタのゲート電極やソース／ドレイン電極に用いられる。添加元素の原子半径は、３ｄ遷移金属元素の原子半径よりも大きい。
【０４２１】
本応用例において、高い高温耐性を有するシリサイド層が、各電極３９１，３９２，３９３に用いられている。そのため、上述のように、メモリセルアレイが形成されるバックエンドプロセスにおいて高温の加熱処理が実行されたとしても、その高温の加熱処理に起因して、フロントエンドプロセスで形成され、且つ、シリサイド層を含む素子（例えば、基板上のＦＥＴ）の特性劣化の発生は、抑制される。
【０４２２】
拡散層７４，７５やゲート電極の下部７３は、シリコンから構成される。異元素が添加されたシリサイド層３９１，３９２，３９３によって、拡散層−ソース／ドレイン電極間など、シリコン−シリサイド接合の界面抵抗を低減できる。
【０４２３】
ゲート電極において、シリサイド層３９１が用いられたゲート電極の上部とシリコン層７３が用いられたゲート電極の下部との界面において、その界面抵抗は、低減する。界面抵抗に起因する電圧降下が低減する結果として、ゲート電極７３に印加するゲート電圧を低減でき、界面抵抗の悪影響なしに、低いゲート電圧でゲート電極３９１，７３下方にチャネルを形成できる。
【０４２４】
これと同様に、シリコン基板７０内に形成された拡散層７４，７５とソース／ドレイン電極３９１，３９２との間の界面抵抗は、低減する。この結果として、ある供給電位に対する電界トランジスタのドレイン電流は、増大する。
【０４２５】
尚、ここでは、抵抗変化メモリの周辺回路の電界効果トランジスタに、異元素を添加したシリサイド層３９１，３９２，３９３を用いた例について述べた。但し、そのシリサイド層は、電界効果トランジスタ以外のフロントエンドプロセスで形成される基板上の構成素子に適用されてもよい。
【０４２６】
また、本実施形態で述べたシリサイド３９１，３９２，３９３が、他の半導体メモリの周辺回路、或いは、半導体集積回路（例えば、ロジック回路）の構成素子としての電界効果トランジスタに、用いられてもよい。
【０４２７】
以上のように、本発明の実施形態の抵抗変化メモリにおいて、Ｓｉと３ｄ遷移金属元素から構成されるシリサイド層に、３ｄ遷移金属元素の原子半径より大きい原子半径を有する少なくとも１種類の元素が添加される。本応用例において、そのシリサイド層３９１，３９２，３９３は、メモリセルアレイだけでなく、例えば、電界効果トランジスタのゲート電極及びソース／ドレイン電極など、シリコン基板上に形成された周辺回路に用いられる。
【０４２８】
したがって、図２２及び図２３に示されるように、本発明の実施形態の応用例においても、抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【０４２９】
（２）  選択トランジスタ  
基本例及び実施例では、クロスポイント型メモリセルアレイを有する抵抗変化型メモリについて主に説明され、そのメモリのセルユニットは、メモリ素子と非オーミック素子とから構成されている。しかし、抵抗変化メモリの種類に応じて、セルユニットが、１つのメモリ素子と少なくとも１つのトランジスタとから構成される場合もある。
【０４３０】
図２４に示される例では、１つのセルユニットは、１つのメモリ素子２０と１つのトランジスタＳＴｒとから構成される、いわゆる、１Ｔ＋１Ｒ構造を有している。トランジスタ（以下、選択トランジスタとよぶ）は、メモリ素子に対する選択素子として用いられている。このような選択トランジスタＳＴｒを含むセルユニットは、例えば、ＭＲＡＭやＰＣＲＡＭに用いられる。尚、１つのメモリ素子に対して、２つ以上の選択トランジスタが設けられてもよい。
【０４３１】
図２４に示されるセルユニットにおいて、選択トランジスタＳＴｒのゲート電極及びソース／ドレイン電極に、本実施形態で述べたシリサイド層３９１，３９２，３９３が用いられる。選択トランジスタＳＴｒの構造は、図２２に示される周辺回路内のトランジスタＴｒの構造と実質的に同じであるため、ここでは、相違点についてのみ説明する。
【０４３２】
選択トランジスタＳＴｒは、半導体基板（例えば、シリコン基板）上に形成される電界効果トランジスタである。  
メモリ素子２０は、層間絶縁膜７７Ａ，７７Ｂを介して、選択トランジスタＳＴｒの上層に設けられる。
【０４３３】
メモリ素子２０の一端は、コンタクトＶ１を経由して、第１のビット線ＢＬに電気的に接続される。メモリ素子２０の他端は、中間配線Ｍ０及びコンタクトＣＰ１を経由して、選択トランジスタＳＴｒの電流経路の一端（ソース／ドレイン）３９２，７５に電気的に接続される。
【０４３４】
選択トランジスタＳＴｒの電流経路の他端（ソース／ドレイン）３９３，７４は、コンタクトＣＰ２を介して、第２のビット線ｂＢＬに電気的に接続される。
【０４３５】
選択トランジスタＳＴｒのゲート電極３９１，７３は、ワード線に接続される。図２４に示される例では、ゲート電極３９１，７３が、ワード線ＷＬとして用いられ、そのゲート電極３９１，７３は、チャネル幅方向に延在する。
【０４３６】
選択トランジスタＳＴｒのゲート電極及びソース／ドレイン電極に、シリサイド層３９１，３９２，３９３を形成する方法は、図２３を用いて説明した製造方法と同様であるので、ここでの説明は省略する。
【０４３７】
ＭＲＡＭやＰＣＲＡＭにおいて、データの書き込み又は読み出し時、選択セルユニット内の選択トランジスタのゲート電極（ワード線）に電位が印加され、その選択トランジスタＳＴｒがオンする。オン状態の選択トランジスタＳＴｒの電流経路（チャネル）を経由して、書き込み電流又は読み出し電流が、メモリ素子２０に供給される。
【０４３８】
例えば、ＭＲＡＭの書き込み動作にスピン注入磁化反転方式が用いられた場合、書き込むデータに応じて、メモリ素子（ＭＴＪ素子）に供給する書き込み電流Ｉの流れる向きを、変える。また、ＰＣＲＡＭにおいて、メモリ素子２０の抵抗変化膜の結晶相を変化させる熱量を与えるため、書き込み電流Ｉがメモリ素子２０に供給される。
【０４３９】
このため、メモリの動作時、書き込み電流又は読み出し電流は、シリコン−シリサイド接合を流れる。
【０４４０】
上述したように、シリサイド層３９１，３９２，３９３は、あるシリサイドに対して異元素を添加することによって、シリサイドの仕事関数を変調できる。その結果として、シリサイドと他の部材との接合における界面抵抗が、低減される。
【０４４１】
このため、本応用例の抵抗変化メモリは、界面抵抗に起因する電流の減衰なしに、書き込み電流又は読み出し電流を、メモリ素子２０に供給できる。
【０４４２】
また、図２２の電界効果トランジスタの例と同様に、選択トランジスタＳＴｒのゲート電極及びソース／ドレイン電極に用いられているシリサイド層３９１，３９２，３９３において、シリサイド層に添加元素を含むことによって、そのシリサイド層に含まれる金属元素の高温の加熱処理による凝集及び拡散は、抑制される。それゆえ、高温の加熱処理に起因する選択トランジスタＳＴｒの電流転送能力の劣化は、抑制される。
【０４４３】
したがって、メモリ素子２０にデータを書き込むために十分な大きさの書き込み電流を供給でき、書き込み電流の低減に起因する書き込み不良を防止できる。又、書き込み電流と同様に、界面抵抗による読み出し電流の低減も抑制できるため、データを判定するための電流又は電位（例えば、ビット線電位）の劣化を抑制でき、正確にデータを読み出すことができる。
【０４４４】
さらに、界面抵抗に起因する書き込み電流の低減の影響は小さくなるため、大きな界面抵抗によって電流が減少するのを考慮して、あらかじめ大きな電流を生成せずともよくなる。それゆえ、抵抗変化メモリの消費電力を低減できる。
【０４４５】
したがって、図２４に示されるように、本発明の実施形態の応用例においても、抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【０４４６】
（３）  フラッシュメモリ  
上述の例では、Ｓｉ元素と３ｄ遷移金属元素と３ｄ遷移金属元素の原子半径より大きい原子半径を有する添加元素とを含むシリサイド層を、抵抗変化メモリに用いる例について、説明した。
【０４４７】
但し、そのシリサイド層は、他の半導体メモリに用いることも可能である。上述のシリサイド層は、フラッシュメモリに適用できる。
【０４４８】
図２５Ａ及び図２５Ｂは、ＮＡＮＤ型フラッシュメモリの１つのセルユニット（ＮＡＮＤセルユニット）の断面構造を示している。図２５Ａは、ＮＡＮＤセルユニットのｙ方向に沿う断面を示し、図２５Ｂは、ＮＡＮＤセルユニットのｘ方向に沿う断面を示している。
【０４４９】
１つのＮＡＮＤセルユニットは、電流経路が直列接続された複数のメモリセルＭＣ（例えば、ｎ個）と、その一端及び他端に接続された選択トランジスタＳＧ１，ＳＧ２から構成される。
【０４５０】
図２５Ａ及び図２５Ｂに示されるように、ＮＡＮＤセルユニットは、半導体基板８０のアクティブ領域ＡＡ内に配置される。ｘ方向に隣接するアクティブ領域ＡＡは、素子分離絶縁膜８９によって電気的に分離されている。
【０４５１】
図２５Ａに示すように、メモリセルＭＣは、例えば、電荷蓄積層８２Ａ上にコントロールゲート電極３９，８４が積層されたゲート構造を有する電界効果トランジスタである。
【０４５２】
メモリセルＭＣのゲート構造は、電荷蓄積層８２Ａにフローティングゲート電極を用いたスタックゲート構造でもよいし、電荷蓄積層８２Ａにトラップ準位を含む絶縁膜（例えば、窒化シリコン膜）を用いたＭＯＮＯＳ構造でもよい。図２５Ａ及び図２５Ｂには、フローティングゲート電極が電荷蓄積層に用いられた場合が示されている。
【０４５３】
フローティングゲート電極８２Ａは、半導体基板１表面に形成されたゲート絶縁膜８１Ａ上に設けられる。
【０４５４】
コントロールゲート電極３９，８４Ａは、ゲート間絶縁膜８３Ａを介して、フローティングゲート電極３Ａ上に積層されている。コントロールゲート電極８４Ａ，３９は、多結晶Ｓｉ層８４Ａ上にシリサイド層３９が積層されたポリサイド構造を有する。尚、コントロールゲート電極は、コントロールゲート電極の上端から下端までの全体がシリサイド層からなるフルシリサイド構造（ＦＵＳＩ構造）を有してもよい。
【０４５５】
コントロールゲート電極３９，８４Ａは、ｘ方向に延在し、ｘ方向に隣接する複数のメモリセルＭＣで共有される。コントロールゲート線３９，８４Ａはワード線ＷＬとして用いられる。
【０４５６】
また、ｙ方向に隣接する複数のメモリセルＭＣは、拡散層８５Ａを共有して、直列接続されている。拡散層８５Ａは、メモリセルＭＣのソース／ドレインとして用いられる。
【０４５７】
直列接続されたメモリセルＭＣの一端（ドレイン側）及び他端（ソース側）には、選択トランジスタＳＧ１，ＳＧ２がそれぞれ設けられる。選択トランジスタＳＧ１，ＳＧ２は、拡散層８５Ｄ，８５Ｓを介して、隣接するメモリセルＭＣに接続される。
【０４５８】
選択トランジスタＳＧ１，ＳＧ２は、メモリセルＭＣと同時工程で形成されるため、スタックゲート構造の電界効果トランジスタとなる。選択トランジスタＳＧ１，ＳＧ２の下部ゲート電極８２Ｂは、フローティングゲート電極８２Ａと同時に形成される。選択トランジスタＳＧ１，ＳＧ２の上部ゲート電極３９，８４Ｂは、コントロールゲート電極３９，８４Ａと同時に形成される。選択トランジスタＳＧ１，ＳＧ２において、上部ゲート電極８２Ｂは、ゲート間絶縁膜４Ｂに形成された開口部Ｐを介して、下部ゲート電極３Ｂに電気的に接続している。
【０４５９】
上部ゲート電極３９，８４Ｂは、ポリサイド構造を有し、シリサイド層３９を含んでいる。選択トランジスタＳＧ１，ＳＧ２のゲート電極３９，８２Ｂ，８４Ｂは、ｘ方向に隣接する複数の選択トランジスタで共有される。２つの選択トランジスタＳＧ１，ＳＧ２のゲート電極３９，８２Ｂ，８４Ｂは、選択ゲート線としてそれぞれ用いられる。
【０４６０】
選択トランジスタＳＧ１のドレイン側の拡散層８６Ｄは、コンタクトＢＣ，Ｖ１及び中間配線Ｍ０を経由して、ビット線ＢＬに接続される。選択トランジスタＳＧ２のソース側の拡散層８６Ｓは、ソース線コンタクトＳＣを経由して、ソース線ＳＬに接続される。
【０４６１】
尚、コンタクトＢＣ，ＳＣ，Ｖ１及び配線Ｍ０，ＢＬ，ＳＬは、層間絶縁膜８８Ａ，８８Ｂ，８８Ｃ内に形成されている。
【０４６２】
図２６を用いて、本応用例のフラッシュメモリの製造方法について、説明する。
【０４６３】
図２６に示されるように、半導体基板８０上に、ＣＶＤ法、フォトリソグラフィ及びＲＩＥ法を用いて、メモリセル及び選択トランジスタのゲート電極８２Ａ，８４Ａ，８２Ｂ，８４Ｂが形成される。上述のように、メモリセルでは、コントロールゲート電極８４Ａが、ゲート間絶縁膜８３Ａを介して、フローティングゲート電極８２Ａ上に、形成されている。コントロールゲート電極８４Ａは、例えば、多結晶Ｓｉ層から構成されている。
【０４６４】
ゲート電極８２Ａ，８４Ａ，８２Ｂ，８４Ｂが形成された後、そのゲート電極８２Ａ，８４Ａを覆うように、層間絶縁膜８８Ａが形成される。そして、層間絶縁膜８８Ａに、エッチバックが施され、コントロールゲート電極８４Ａ及び選択トランジスタのゲート電極８３Ｂの上部が露出する。
【０４６５】
そして、図１４Ａ及び図１４Ｂで示された製造方法と同様に、合金膜５９が、層間絶縁膜８８Ａ上及び露出したコントロールゲート電極８４Ａ上に堆積される。合金膜５９は、３ｄ遷移金属元素と３ｄ遷移金属元素の原子半径より大きい原子半径を有する元素（添加元素）とを含んでいる。そして、加熱処理が基板８０に対して施され、合金膜５９とコントロールゲート電極の多結晶Ｓｉ層８４Ａの上部とが、シリサイド反応する。
【０４６６】
これによって、図２５Ａ及び図２５Ｂに示されるように、シリサイド層３９が、コントロールゲート電極の多結晶Ｓｉ層８４Ａ上に、形成される。シリサイド層３９は、Ｓｉ元素及び３ｄ遷移金属元素のほかに、３ｄ遷移金属元素の原子半径より大きい原子半径の元素を含んでいる。
【０４６７】
これと同様に、選択トランジスタのゲート電極（選択ゲート線）においても、シリサイド層３９が、多結晶Ｓｉ層８４Ｂ上に形成される。
【０４６８】
尚、メモリセルのゲート電極にシリサイド層３９を形成する方法は、実施例で述べた第２乃至第４の製造方法のいずれかが用いられてもよい。
【０４６９】
シリサイド反応しなかった合金膜が除去された後、層間絶縁膜８８Ｂ，８８Ｃ、コンタクトＢＣ，ＳＣ，Ｖ１及び配線Ｍ０，ＢＬ，ＳＬが、周知の技術を用いて、基板８０上に、順次形成される。これによって、図２５Ａ及び図２５Ｂに示されるフラッシュメモリが完成する。
【０４７０】
以上のように、図２５Ａ及び図２５Ｂに示されるように、Ｓｉ元素と３ｄ遷移金属元素と添加元素（異元素）を含むシリサイド層３９は、メモリセル及び選択トランジスタのゲート電極、つまり、フラッシュメモリの制御線（ワード線／選択ワード線）に適用できる。このシリサイド層３９において、抵抗変化メモリに用いられるシリサイド層と同様に、添加元素の原子半径は、３ｄ遷移金属元素の原子半径より大きい。
【０４７１】
これによって、ワード線ＷＬ内のシリコン−シリサイド接合の界面抵抗を低減できる。
【０４７２】
フラッシュメモリの書き込み動作において、選択セルユニット内の選択ワード線に書き込み電圧が印加されることによって、電荷蓄積層８２Ａに対して電荷が注入される。
【０４７３】
本応用例によれば、ポリサイド構造を有するワード線（コントロールゲート電極）において、界面抵抗に起因する書き込み電圧の低減は小さくなるため、書き込み電圧の界面抵抗による低減を考慮して、あらかじめ大きな電圧を生成せずともよくなる。それゆえ、フラッシュメモリの消費電力を、低減できる。
【０４７４】
尚、ここでは、フラッシュメモリを例に挙げて、説明したが、ＤＲＡＭやＳＲＡＭ、或いは、それらのメモリを含む混載メモリに対しても、本発明の実施形態で述べたシリサイド層３９を適用できる。尚、ＤＲＡＭやＳＲＡＭにおいて、本実施形態で述べた、シリサイド層は、メモリセルに含まれるトランジスタのゲート電極（ワード線）やソース／ドレイン電極に用いられる。
【０４７５】
［その他］
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０４７６】
１：抵抗変化メモリ、２：メモリセルアレイ、ＣＵ，ＣＵ１，ＣＵ２：セルユニット、２０：メモリ素子、３０：非オーミック素子、３９Ａ，３９Ｂ：シリサイド層、５０：Ｓｉ元素、５１：３ｄ遷移金属元素、５２，５３：添加元素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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