(57)【特許請求の範囲】
【請求項１】
スイッチング素子を含み、入力直流電圧を、前記スイッチング素子のオン時間とオフ時間との比に応じた大きさの直流電圧に変換して出力する変換回路を備え、
前記スイッチング素子は、オン信号が非活性化することによってオフ状態になり、オフ信号が非活性化することによってオン状態になり、
前記スイッチング素子のオン・オフを制御する制御回路をさらに備え、
前記制御回路は、
前記オン信号を生成するオン信号生成部と、
前記オフ信号を生成するオフ信号生成部とを含み、
前記オン信号生成部は、前記オフ信号が非活性化したときから、前記入力直流電圧の大きさに応じて決定される前記オン時間に対応する時間が経過するまでの間、前記オン信号を活性状態にし、
前記オフ信号生成部は、前記オン信号が非活性化したときから、前記入力直流電圧の大きさに応じて決定される前記オフ時間に対応する時間が経過するまでの間、前記オフ信号を活性状態にする、ＤＣ／ＤＣコンバータ。
【請求項２】
前記制御回路は、さらに、
前記入力直流電圧に比例した電流値の変換電流を生成する電圧・電流変換部と、
電流値が一定の定電流と前記変換電流とに基づいて、前記入力直流電圧が増加するほど電流値が増加する第１電流信号と、前記第１電流信号とは前記入力直流電圧に対する依存性が異なる第２電流信号とを生成する電流信号生成部とを含み、
前記オン信号生成部は、前記第１電流信号に基づいて前記オン信号を生成し、
前記オフ信号生成部は、前記第２電流信号に基づいて前記オフ信号を生成する、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記オン信号生成部は、
前記第１電流信号によって充電され、前記オフ信号が非活性化したとき充電電圧がリセットされる第１充電回路と、
前記第１充電回路の充電電圧と所定の第１参照電圧とを比較し、前記第１充電回路の充電電圧が前記第１参照電圧を超えたときに非活性化する前記オン信号を生成する第１の比較回路とを含み、
前記オフ信号生成部は、
前記第２電流信号によって充電され、前記オン信号が非活性化したとき充電電圧がリセットされる第２充電回路と、
前記第２充電回路の充電電圧と所定の第２参照電圧とを比較し、前記第２充電回路の充電電圧が前記第２参照電圧を超えたときに非活性化する前記オフ信号を生成する第２の比較回路とを含む、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記電流信号生成部は、所定の第３参照電圧から前記変換回路の出力電圧に比例した電圧を減算した電圧に比例した第３電流信号を生成する演算トランスコンダクタンス増幅器を含み、
前記電流信号生成部は、前記第２電流信号と前記第３電流信号とを加算した信号に基づいて、前記オフ信号を生成する請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記オン信号生成部は、
前記第１電流信号によって充電され、前記オフ信号が非活性化したとき充電電圧がリセットされる第１充電回路と、
前記第１充電回路の充電電圧と所定の第１参照電圧とを比較し、前記第１充電回路の充電電圧が前記第１参照電圧を超えたときに非活性化する前記オン信号を生成する第１の比較回路とを含み、
前記オフ信号生成部は、
前記第２電流信号および前記第３電流信号を加算した信号によって充電され、前記オン信号が非活性化したとき充電電圧がリセットされる第２充電回路と、
前記第２充電回路の充電電圧と所定の第２参照電圧とを比較し、前記第２充電回路の充電電圧が前記第２参照電圧を超えたときに非活性化する前記オフ信号を生成する第２の比較回路とを含む、請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記ＤＣ／ＤＣコンバータは、前記入力直流電圧を昇圧する昇圧コンバータであり、
前記電流信号生成部は、前記変換電流を前記第１電流信号として生成し、前記定電流から前記変換電流を減算することによって得られた電流を前記第２電流信号として生成する、請求項２〜５のいずれか１項に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記ＤＣ／ＤＣコンバータは、前記入力直流電圧を降圧する降圧コンバータであり、
前記電流信号生成部は、前記変換電流から前記定電流を減算することによって得られた信号を前記第１電流信号として生成し、前記定電流を前記第２電流信号として生成する、請求項２〜５のいずれか１項に記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記電圧・電流変換部は、前記変換回路から出力する直流電圧の目標値に応じて、前記入力直流電圧を前記変換電流に変換するときの変換率を切替える、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項９】
前記変換回路から出力される直流電圧を検出する出力電圧検出部をさらに備え、
前記制御回路は、さらに、
前記出力電圧検出部によって検出された直流電圧と所定の第４参照電圧とを比較し、比較結果を出力する比較回路と、
前記オン信号が活性化されたときにセット状態になり、前記オフ信号が活性化されたときにリセット状態になるラッチ回路と、
前記比較回路による比較結果と前記ラッチ回路の出力信号とを受け、前記出力電圧検出部によって検出された直流電圧が前記第４参照電圧以下のときに前記ラッチ回路の出力信号を前記スイッチング素子のオン・オフを制御する制御信号として通過させるゲート回路とを含む、請求項１に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直流電圧を別の直流電圧に変換するＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータの制御方式としてフィードバック機能を活用したＰＷＭ（Pulse  Width  Modulation）方式が広く使われている。フィードバック機能を活用することで入力電圧の値に応じて自動的にスイッチング素子のオン時間とオフ時間の比を決定し、正確に出力電圧を期待値に一致させることができる。【０００３】
しかしながら、フィードバック制御では、ゲインの高いアンプを用いる必要があるので発振の可能性が出てくる。発振の条件は出力負荷電流や出力負荷容量などによって変化するので、使用状況に応じて注意深く発振防止回路を付加する必要がある。発振防止に不慣れなユーザにとって非常に使い難い。【０００４】
他の問題点として、フィードバックによって出力電圧を設定するため、オン時間とオフ時間の比が最適値になるまでに時間を要するという点がある。このため、入力電圧や出力電圧が変動したとき安定状態になるまでに時間がかかる。【０００５】
反応性の向上のため、ＤＣ／ＤＣコンバータをフィードフォワード制御する方式も広く使われている。たとえば、M.  K.  Kazimierczuk等は、ＰＷＭ昇圧コンバータに適用されるフィードフォワード制御回路について開示している（特許文献１（米国特許第５９８２１５６号明細書）および非特許文献１（M.  K.  Kazimierczuk  and  A.  Massarini,  "Feedforward  control  of  ＤＣ／ＤＣ  PWM  boost  converter,"  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  vol.  44,  no.  2,  pp.143-148,  February  1997）参照）。【０００６】
M.  K.  Kazimierczuk等によって提案されたフィードフォワード制御回路では、比較器の非反転入力端子にピーク電圧が一定でありかつ周期一定の三角波が入力される。比較器の反転入力端子に昇圧コンバータの入力電圧を分圧した分圧電圧が入力される。比較器の出力電圧は、スイッチング素子のゲートに入力される。このとき、比較器の出力電圧がハイレベルのときに、スイッチング素子はオンする。【０００７】
M.  K.  Kazimierczuk等は、さらに、類似のフィードフォワード制御回路をＰＷＭ降圧コンバータに適用した場合についても開示している（非特許文献２（M.  K.  Kazimierczuk  and  A.  J.  Edstrom,  “Open-loop  peak  voltage  feedforward  control  of  a  PWM  buck  converter,”  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  Vol.  47,  pp.740-746,  May  2000）参照）。非特許文献２に記載されたフィードフォワード制御回路では、比較器の非反転入力端子に定電圧が入力され、比較器の反転入力端子に、ピーク電圧が降圧コンバータの入力電圧に比例するとともに周期が一定の三角波が入力される。比較器の出力電圧は、スイッチング素子のゲートに入力される。このとき、比較器の出力電圧がハイレベルのときに、スイッチング素子はオンする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５９８２１５６号明細書
【非特許文献】
【０００９】
【非特許文献１】M.  K.  Kazimierczuk  and  A.  Massarini,  "Feedforward  control  of  ＤＣ／ＤＣ  PWM  boost  converter,"  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  vol.  44,  no.  2,  pp.143-148,  February  1997
【非特許文献２】M.  K.  Kazimierczuk  and  A.  J.  Edstrom,  “Open-loop  peak  voltage  feedforward  control  of  a  PWM  buck  converter,”  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  Vol.  47,  pp.740-746,  May  2000
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、太陽電池や燃料電池の出力のような低電圧をＤＣ／ＤＣコンバータで昇圧する場合には、スイッチング素子のオン時間Ｔｏｎとオフ時間Ｔｏｆｆの比（以下、「Ｔｏｎ／Ｔｏｆｆ比」と称する）が大きくなる。このような場合に、上記の文献に記載されたＰＷＭ方式を用いると、オフ時間Ｔｏｆｆ自体が短くなるために、設定されたＴｏｎ／Ｔｏｆｆ比のばらつきが大きくなるという問題がある。【００１１】
この発明の目的は、フィードフォワード制御を利用したＤＣ／ＤＣコンバータにおいて、Ｔｏｎ／Ｔｏｆｆ比の設定精度を高めることである。
【課題を解決するための手段】
【００１２】
この発明の実施の一形態によるＤＣ／ＤＣコンバータは、変換回路と制御回路とを備える。変換回路は、スイッチング素子を含み、入力直流電圧を、スイッチング素子のオン時間とオフ時間との比に応じた大きさの直流電圧に変換して出力する。ここで、スイッチング素子は、オン信号が非活性化することによってオフ状態になり、オフ信号が非活性化することによってオン状態になる。制御回路は、スイッチング素子のオン・オフを制御する。具体的に制御回路は、オン信号を生成するオン信号生成部と、オフ信号を生成するオフ信号生成部とを含む。オン信号生成部は、オフ信号が非活性化したときから、入力直流電圧の大きさに応じて決定される上記のオン時間に対応する時間が経過するまでの間、オン信号を活性状態にする。オフ信号生成部は、オン信号が非活性化したときから、入力直流電圧の大きさに応じて決定される上記のオフ時間に対応する時間が経過するまでの間、オフ信号を活性状態にする。
【発明の効果】
【００１３】
上記の実施の形態によれば、オン時間とオフ時間とは、オン信号生成回路およびオフ信号生成回路によってそれぞれ個別に設定される。このため、入力電圧レベルに応じてオン時間およびオフ時間を調整することができるので、Ｔｏｎ／Ｔｏｆｆ比の設定精度を高めることができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１によるＤＣ／ＤＣコンバータ１の構成を示す回路図である。
【図２】図１のパルス発生器ＰＧの構成を示す回路図である。
【図３】図２のワンショットパルス発生器５０Ａ，５０Ｂの構成の一例を示す回路図である。
【図４】図３の遅延回路５１の構成の一例を示す回路図である。
【図５】図３の各部の電圧波形を示したタイミング図である。
【図６】図２の各部の電圧波形を示したタイミング図である。
【図７】図１のＤＣ／ＤＣコンバータ１で、Ｔｏｎ／Ｔｏｆｆ比を固定した場合におけるクロック信号ｃｌｋの波形図である。
【図８】昇圧コンバータの場合のインダクタ電流について説明するための図である。
【図９】三角波を用いてオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを決定する方法について説明するための図である。
【図１０】一般的な三角波発生回路９００の構成を示す回路図である。
【図１１】図１のＤＣ／ＤＣコンバータ１の変形例としてのＤＣ／ＤＣコンバータ２の構成を示す回路図である。
【図１２】図１１のノン・オーバラップ回路１００の構成の一例を示す回路図である。
【図１３】図１２の回路の各部の電圧波形を示すタイミング図である。
【図１４】この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるパルス発生器ＰＧＡの構成を示す回路図である。
【図１５】図１４のＯＴＡ１２０の構成の一例を示す回路図である。
【図１６】この発明の実施の形態３によるＤＣ／ＤＣコンバータ２００の構成を示す回路図である。
【図１７】図１６の制御回路２２０の構成を示す回路図である。
【図１８】最大電圧選択回路２４０の構成例を示す回路図である。
【図１９】図１７の制御回路の動作を説明するための図である。
【図２０】図１８のパルス発生器ＰＧＢの構成を示す回路図である。
【図２１】この発明の実施の形態４によるＤＣ／ＤＣコンバータ３の構成を示す回路図である。
【図２２】図２１のパルス発生器ＰＧＣの構成を示す回路図である。
【図２３】図２１のＤＣ／ＤＣコンバータ３で、Ｔｏｎ／Ｔｏｆｆ比を固定した場合におけるクロック信号の波形図である。
【図２４】降圧コンバータの場合のインダクタ電流について説明するための図である。
【図２５】この発明の実施の形態５によるＤＣ／ＤＣコンバータに適用されるパルス発生器ＰＧＤの構成を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１６】
＜実施の形態１＞
［ＤＣ／ＤＣコンバータ１の構成］
図１は、この発明の実施の形態１によるＤＣ／ＤＣコンバータ１の構成を示す回路図である。ＤＣ／ＤＣコンバータ１は、入力ノード１５に入力された電圧Ｖｉｎ（たとえば１Ｖ〜２Ｖ）を昇圧し、昇圧された電圧Ｖｏｕｔ（たとえば３Ｖ）を出力ノード１６から出力する昇圧コンバータである。
【００１７】
図１に示すように、ＤＣ／ＤＣコンバータ１は、変換回路（昇圧チョッパ）１０と、制御回路２０と、電流センサ３０と、出力ノード１６の電圧Ｖｏｕｔを抵抗素子３１Ａ，３１Ｂで分圧する分圧回路３１とを含む。入力ノード１５には太陽電池セルなどの直流電源９が接続され、出力ノード１６はパワースイッチとしてのＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタｐｐｓを介して負荷（負荷電流Ｉｌｏａｄ）に接続される。制御回路２０の電源電圧は出力ノード１６（以下、「電源ノードＶＤＤ」とも称する）から供給される。
【００１８】
（変換回路１０の構成および動作）
変換回路１０は、インダクタ１１と、ダイオード１２と、スイッチング素子としてのＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタｎ＿ｄｒと、コンデンサ１３とを含む。インダクタ１１およびダイオード１２は、入力ノード１５と出力ノード１６との間にこの順で直列に接続される。ＮＭＯＳトランジスタｎ＿ｄｒは、インダクタ１１およびダイオード１２の接続ノード１４と、接地ノードＧＮＤとの間に接続される。コンデンサ１３は、出力ノード１６と接地ノードＧＮＤとの間に接続される。
【００１９】
出力電圧Ｖｏｕｔを入力電圧Ｖｉｎより高くするには、インダクタ１１の電流を出力ノード１６に供給する一方で、出力ノード１６からインダクタ１１への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の２方式がある。図１にはダイオード整流方式の構成例が示されている。ダイオード１２は、接続ノード１４から出力ノード１６の方向が順方向となるように接続され、これによって電流の逆流が防止される。なお、同期整流方式については図１１で説明する。
【００２０】
昇圧は以下のように行われる。ＮＭＯＳトランジスタｎ＿ｄｒをオンするとインダクタ１１に電流が流れる。次にＮＭＯＳトランジスタｎ＿ｄｒをオフにする。ダイオード整流方式では、ダイオード１２を介してこのインダクタ電流が出力ノード１６に供給される。ＮＭＯＳトランジスタｎ＿ｄｒのオン・オフは、繰返し行なわれる。
【００２１】
オン時間をＴｏｎとし、オフ時間をＴｏｆｆとし、インダクタ１１のインダクタンスをＬとすれば、ＮＭＯＳトランジスタｎ＿ｄｒがオンの期間にインダクタ１１に流れる電流の増加分ΔＩｏｎは、
ΔIon＝Vin・Ton／L      …(1)
と表わされる。ＮＭＯＳトランジスタｎ＿ｄｒがオフの期間にインダクタ１１に流れる電流の減少分ΔＩｏｆｆは、
ΔIoff＝(Vout−Vin)・Toff／L      …(2)
と表わされる。ただし、上記の式（１）、（２）において、ダイオード１２の順方向電圧降下および寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ｉｏｎはオフ期間の減少分△Ｉｏｆｆと相殺する。すなわち、△Ｉｏｎ＝△Ｉｏｆｆとなるので、オン時間とオフ時間の比（Ｔｏｎ／Ｔｏｆｆ）は、
Ton／Toff＝Vout／Vin  −1      …(3)
の比率で安定する。
【００２２】
（制御回路２０の概略構成）
制御回路２０は、上記のＮＭＯＳトランジスタｎ＿ｄｒのオン時間およびオフ時間を制御するための回路であり、フィードフォワード制御によって、入力電圧ＶｉｎからＴｏｎ／Ｔｏｆｆ比を自動で設定する回路構成となっている。これによって、無駄な電流を発生させることなく、電力効率を向上させることができる。制御回路２０は、さらに、インダクタ電流が過電流の場合と、出力電圧Ｖｏｕｔがその期待値Ｖｏｕｔ＊を超えた場合とにＮＭＯＳトランジスタｎ＿ｄｒのスイッチングを停止させる機能を有している。
【００２３】
具体的には図１に示すように、制御回路２０は、パルス発生器ＰＧと、比較器ＣＭＰ１，ＣＭＰ２と、過電流保護回路２２と、ＡＮＤゲート２１とを含む。
【００２４】
パルス発生器ＰＧは、出力電圧Ｖｏｕｔがその期待値Ｖｏｕｔ＊にほぼ等しくなるように、入力電圧Ｖｉｎに基づいてオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを決定する。そして、パルス発生器ＰＧは、決定したオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの間、ハイレベル（Ｈレベル）およびロウレベル（Ｌレベル）となるクロック信号ｃｌｋを出力する。パルス発生器ＰＧの詳細は、図２を参照して後述する。
【００２５】
比較器ＣＭＰ１は、参照電圧Ｖｒｅｆと、分圧回路３１から出力された分圧電圧Ｖｏｕｔ２とを比較し、分圧電圧Ｖｏｕｔ２が参照電圧Ｖｒｅｆを超えているときＬレベルとなる信号を出力する。分圧回路３１の分圧比αと出力電圧の期待値Ｖｏｕｔ＊とを用いて、参照電圧Ｖｒｅｆはα×Ｖｏｕｔ＊で与えられる。
【００２６】
なお、分圧回路３１の分圧比は、分圧回路３１を構成する抵抗素子３１Ａ，３１Ｂの抵抗値Ｒ１，Ｒ２を用いて表わされる。分圧比αは、Ｒ１／（Ｒ１＋Ｒ２）に等しい。
【００２７】
過電流保護回路２２は、電流検出回路２３と、ＰＭＯＳトランジスタ２４，２５と、抵抗素子２６とを含む。電流検出回路２３は、電流センサ３０を用いてＮＭＯＳトランジスタｎ＿ｄｒを流れる電流（インダクタ電流ＩＬ）を検出する。電流検出回路２３の出力電流Ｉｄは、ＰＭＯＳトランジスタ２４，２５によって構成されるカレントミラーによってコピーされて抵抗素子２６に供給される。
【００２８】
比較器ＣＭＰ２は、参照電圧Ｖｒｅｆと、過電流保護回路２２の抵抗素子２６にかかる電圧とを比較し、抵抗素子２６の電圧が参照電圧Ｖｒｅｆを超えているときＬレベルとなる信号を出力する。抵抗素子２６にかかる電圧は、電流検出回路２３の出力電流Ｉｄと抵抗素子２６の抵抗値Ｒｍｘを用いて、Ｉｄ×Ｒｍｘで与えられる。
【００２９】
なお、図１では、簡単のために比較器ＣＭＰ１に入力される参照電圧Ｖｒｅｆと、比較器ＣＭＰ２に入力される参照電圧Ｖｒｅｆとを同じにしているが、これらは異なっていても構わない。比較器ＣＭＰ１に入力される参照電圧Ｖｒｅｆの値に応じて分圧回路３１の分圧比α（すなわち、抵抗素子３１Ａ，３１Ｂの抵抗値Ｒ１，Ｒ２の比）を調整する必要がある。同様に、比較器ＣＭＰ２に入力される参照電圧Ｖｒｅｆの値に応じて抵抗素子２６の抵抗値Ｒｍｘを調整する必要がある。
【００３０】
ＡＮＤゲート２１は、パルス発生器ＰＧから出力されるクロック信号ｃｌｋ、比較器ＣＭＰ１の出力、および比較器ＣＭＰ２の出力の論理積を、クロック信号ｃｌｋ＿ｄｒとしてＮＭＯＳトランジスタｎ＿ｄｒのゲートに出力する。
【００３１】
［パルス発生器ＰＧの詳細な構成］
図２は、図１のパルス発生器ＰＧの構成を示す回路図である。図２を参照して、パルス発生器ＰＧは、電圧・電流変換部６０と、電流信号生成部７０と、オン信号生成部４０Ａと、オフ信号生成部４０Ｂと、インバータ９１，９２と、ＲＳラッチ回路９０とを含む。
【００３２】
（電圧・電流変換部６０の構成）
電圧・電流変換部６０は、入力電圧Ｖｉｎに比例した電流値を有する変換電流Ｉａを生成する。
【００３３】
具体的には図２に示すように、電圧・電流変換部６０は、差動増幅器６１と、ＮＭＯＳトランジスタ６２と、抵抗素子６３とを含む。ＮＭＯＳトランジスタ６２および抵抗素子６３は、この順で電圧・電流変換部６０の出力ノード６４と接地ノードＧＮＤとの間に直列に接続される。差動増幅器６１の非反転入力端子には入力電圧Ｖｉｎが入力される。差動増幅器６１の反転入力端子は、ＮＭＯＳトランジスタ６２と抵抗素子６３の接続ノードに接続される。
【００３４】
上記の電圧・電流変換部６０の構成によれば、抵抗素子６３の抵抗値をＲｓとすると、変換電流Ｉａは、
Ia＝Vin／Rs      …(4)
で決まる。
【００３５】
（電流信号生成部７０の構成）
電流信号生成部７０は、電流値が一定の定電流Ｉｃｓと変換電流Ｉａとに基づいて、入力電圧Ｖｉｎが増加するほど電流値が増加する第１電流信号Ｉ１と、第１電流信号Ｉ１とは入力電圧Ｖｉｎに対する依存性が異なる第２電流信号Ｉ２とを生成する。第１電流信号Ｉ１はオン信号生成部４０Ａに供給され、第２電流信号Ｉ２はオフ信号生成部４０Ｂに供給される。
【００３６】
昇圧コンバータ用の制御回路の場合、第１電流信号Ｉ１は、
I1＝Ia      …(5)
で与えられ、第２電流信号Ｉ２は、
I2＝Ics−Ia      …(6)
で与えられる。
【００３７】
具体的には図２に示すように、電流信号生成部７０は、カレントミラーを構成するＰＭＯＳトランジスタ７１，７２，７３と、カレントミラーを構成するＮＭＯＳトランジスタ７４，７５と、定電流生成部８０とを含む。
【００３８】
カレントミラー回路によって、電圧・電流変換部６０の出力ノード６４を流れる変換電流Ｉａは、ＰＭＯＳトランジスタ７２のドレイン電流である第１電流信号Ｉ１としてコピーされる。さらに、変換電流Ｉａは、定電流生成部８０の出力ノード８４に接続されたＮＭＯＳトランジスタ７５のドレイン電流としてコピーされる。
【００３９】
定電流生成部８０は、定電流Ｉｃｓを生成する定電流源８１と、ＰＭＯＳトランジスタ８２，８３とを含む。定電流Ｉｃｓは、ＰＭＯＳトランジスタ８２，８３によって構成されるカレントミラー回路によってコピーされて、定電流生成部８０から出力される。最終的に出力ノード８４からオフ信号生成部４０Ｂに供給される第２電流信号Ｉ２は、前述の式（６）で与えられる。
【００４０】
（オン信号生成部４０Ａおよびオフ信号生成部４０Ｂの概略的な構成）
オン信号生成部４０Ａは、第１電流信号Ｉ１に基づいてオン信号Ｓｏｎを生成する。オフ信号生成部４０Ｂは、第２電流信号Ｉ２に基づいてオフ信号Ｓｏｆｆを生成する。図１の場合、オン信号Ｓｏｎおよびオフ信号Ｓｏｆｆは、Ｌレベルのとき活性状態になるＬアクティブの信号である。
【００４１】
より詳細には、オン信号生成部４０Ａは、オフ信号Ｓｏｆｆを受けて、オフ信号Ｓｏｆｆが非活性化した（Ｈレベルに切替わった）ときから、入力電圧Ｖｉｎの大きさに応じて決定される時間（オン時間Ｔｏｎに対応する）が経過するまでの間、オン信号Ｓｏｎを活性状態（Ｌレベル）にする。オフ信号生成部４０Ｂは、オン信号Ｓｏｎを受けて、オン信号Ｓｏｎが非活性化した（Ｈレベルに切替わった）ときから、入力電圧Ｖｉｎの大きさに応じて決定される時間（オフ時間Ｔｏｆｆに対応する）が経過するまでの間、オフ信号Ｓｏｆｆを活性状態（Ｌレベル）にする。図１の変換回路１０を構成するＮＭＯＳトランジスタｎ＿ｄｒは、オン信号Ｓｏｎが非活性化する（Ｈレベルに切替わる）ことによってオフ状態になり、オフ信号Ｓｏｆｆが非活性化する（Ｈレベルに切替わる）ことによってオン状態になる。
【００４２】
（オン信号生成部４０Ａの詳細な構成）
具体的には図２に示すように、オン信号生成部４０Ａは、充電回路４１Ａと比較回路４５Ａとを含む。
【００４３】
充電回路４１Ａは、第１電流信号Ｉ１によって充電され、オフ信号Ｓｏｆｆが非活性化した（Ｈレベルに切替わった）とき充電電圧がリセットされる。より詳細には、充電回路４１Ａは、オフ信号Ｓｏｆｆを受けるワンショットパルス（one  shot  pulse）発生器５０Ａと、第１電流信号Ｉ１によって充電されるコンデンサ４４Ａと、コンデンサ４４Ａと並列接続されたＮＭＯＳトランジスタｎ１とを含む。ワンショットパルス発生器５０Ａは、オフ信号ＳｏｆｆがＨレベルに切替わったときに所定の時間Ｈレベルになるパルスを発生する。ワンショットパルス発生器５０Ａで発生したパルスは、ＮＭＯＳトランジスタｎ１のゲートに入力され、ＮＭＯＳトランジスタｎ１を所定時間オン状態にする。ＮＭＯＳトランジスタｎ１がオン状態になることによって、コンデンサ４４Ａの電圧が放電（リセット）される。
【００４４】
比較回路４５Ａは、比較器４２Ａと、比較器４２Ａの出力を反転してオン信号Ｓｏｎとして出力するインバータ４３Ａとを含む。比較器４２Ａは、参照電圧Ｖｒｅｆとコンデンサ４４Ａの充電電圧とを比較し、コンデンサ４４Ａの充電電圧が参照電圧Ｖｒｅｆを超えているときにＬレベルの信号を出力する。比較回路４５Ａの出力がＬレベルとなることによって、オン信号Ｓｏｎが非活性化される（Ｈレベルになる）。
【００４５】
（オフ信号生成部４０Ｂの詳細な構成）
オフ信号生成部４０Ｂの構成は、オン信号生成部４０Ａの構成と同じである。すなわち、オフ信号生成部４０Ｂは、充電回路４１Ｂと比較回路４５Ｂとを含む。
【００４６】
充電回路４１Ｂは、第２電流信号Ｉ２によって充電され、オン信号Ｓｏｎが非活性化した（Ｈレベルに切替わった）とき充電電圧がリセットされる。より詳細には、充電回路４１Ｂは、オン信号Ｓｏｎを受けるワンショットパルス発生器５０Ｂと、第２電流信号Ｉ２によって充電されるコンデンサ４４Ｂと、コンデンサ４４Ｂと並列接続されたＮＭＯＳトランジスタｎ２とを含む。ワンショットパルス発生器５０Ｂは、オン信号ＳｏｎがＨレベルに切替わったときに所定の時間Ｈレベルになるパルスを発生する。ワンショットパルス発生器５０Ｂで発生したパルスは、ＮＭＯＳトランジスタｎ２のゲートに入力され、ＮＭＯＳトランジスタｎ２を所定時間オン状態にする。ＮＭＯＳトランジスタｎ２がオン状態になることによって、コンデンサ４４Ｂの電圧が放電（リセット）される。
【００４７】
比較回路４５Ｂは、比較器４２Ｂと、比較器４２Ｂの出力を反転してオフ信号Ｓｏｆｆとして出力するインバータ４３Ｂとを含む。比較器４２Ｂは、参照電圧Ｖｒｅｆとコンデンサ４４Ｂの充電電圧とを比較し、コンデンサ４４Ｂの充電電圧が参照電圧Ｖｒｅｆを超えているときにＬレベルの信号を出力する。比較回路４５Ｂの出力がＬレベルとなることによって、オフ信号Ｓｏｆｆが非活性化される（Ｈレベルになる）。
【００４８】
なお、比較器４２Ａ，４２Ｂに入力される参照電圧Ｖｒｅｆは、簡単のために、図１の比較器ＣＭＰ１，ＣＭＰ２に入力される参照電圧Ｖｒｅｆと同じにしているが異なっていても構わない。比較器４２Ａに入力される参照電圧Ｖｒｅｆと、比較器４２Ｂに入力される参照電圧Ｖｒｅｆとは原理的には異なってもよいが、オン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの設定精度を高めるためには等しく設定したほうが望ましい。
【００４９】
（ワンショットパルス発生器５０Ａ，５０Ｂの構成の一例）
図３は、図２のワンショットパルス発生器５０Ａ，５０Ｂの構成の一例を示す回路図である。図３を参照して、ワンショットパルス発生器５０Ａ，５０Ｂの各々は、遅延回路５１と、インバータ５２と、ＡＮＤゲート５３とを含む。入力ノードＩＮ１からの信号は、ＡＮＤゲート５３の第１の入力端子に入力されるとともに、遅延回路５１およびインバータ５２を順に通過してＡＮＤゲート５２の第２の入力端子に入力される。
【００５０】
図４は、図３の遅延回路５１の構成の一例を示す回路図である。図４を参照して、遅延回路５１は、入力ノードＩＮ２と出力ノードＯＵＴ２との間に直列接続されたインバータ５４Ａ，５４Ｂ，５４Ｃ，５４Ｄと、これらのインバータの各接続ノードと接地ノードＧＮＤとの間に接続されたコンデンサ５５Ａ，５５Ｂ，５５Ｃとを含む。
【００５１】
図５は、図３の各部の電圧波形を示したタイミング図である。図５のタイミング図は、上から順に、ワンショットパルス発生器の入力ノードＩＮ１の電圧波形、インバータ５２の出力ノードＩＮ＿ｄの電圧波形、およびワンショットパルス発生器の出力ノードＯＵＴ１の電圧波形を示している。
【００５２】
図５に示すように、入力ノードＩＮ１の電圧の立上がり時刻ｔ１よりも遅延回路５１の遅延時間の分遅れた時刻ｔ２に、インバータ５２の出力ノードＩＮ＿ｄの電圧が立下がる。入力ノードＩＮ１の電圧の立下がり時刻ｔ３よりも遅延回路５１の遅延時間の分遅れた時刻ｔ４に、インバータ５２の出力ノードＩＮ＿ｄの電圧が立上がる。この結果、ワンショットパルス発生器の出力ノードＯＵＴ１には、時刻ｔ１から時刻ｔ２の間にＨレベルとなるパルスが発生する。このように、ワンショットパルス発生器５０Ａ，５０Ｂによって発生するパルスのパルス幅は遅延回路５１の遅延値により決定できる。
【００５３】
（ＲＳラッチ回路９０について）
再び、図２を参照して、ＲＳラッチ回路９０のセット端子Ｓには、オン信号Ｓｏｎがインバータ９１によって反転されて入力され、ＲＳラッチ回路９０のリセット端子Ｒには、オフ信号がインバータ９２によって反転されて入力される。この結果、ＲＳラッチ回路の出力端子Ｑからは、オン信号Ｓｏｎが活性状態（Ｌレベル）のときＨレベルになり、オフ信号Ｓｏｆｆが活性状態（Ｌレベル）のときＬレベルになるクロック信号ｃｌｋが出力される。
【００５４】
［ＤＣ／ＤＣコンバータ１の動作］
次に、上記の構成のＤＣ／ＤＣコンバータ１の動作について説明する。図２を参照して、オン信号ＳｏｎがＬレベルの期間がＮＭＯＳトランジスタｎ＿ｄｒのオン期間となるので、オン時間Ｔｏｎは、コンデンサ４４Ａの容量値をＣ１として、
Ton＝C1・Vref／I1＝C1・Vref／Ia＝C1・Vref・Rs／Vin      …(7)
と表わされる。一方、オフ信号ＳｏｆｆがＬレベルの期間がＮＭＯＳトランジスタｎ＿ｄｒのオフ期間となるので、オフ時間Ｔｏｆｆは、コンデンサ４４Ｂの容量値をＣ２として、
Toff＝C2・Vref／I2＝C2・Vref／(Ics−Ia)＝C2・Vref・Rs／(Ics・Rs−Vin)  …(8)
と表わせる。これらの式から
Ton／Toff＝C1・(Ics・Rs/Vin  −1)／C2      …（9)
が得られる。したがって、
C1＝C2      …(10)
Ics・Rs＝Vout＊（期待値）      …(11)
となるように、コンデンサ４４Ａ，４４Ｂの容量値Ｃ１，Ｃ２、定電流源８１から出力される定電流Ｉｃｓ、および抵抗素子６３の抵抗値Ｒｓを設定すれば、上式（９）の右辺が前述の式（３）の右辺に等しくなるので、所望のＴｏｎ／Ｔｏｆｆ比が得られることになる。
【００５５】
図６は、図２の各部の電圧波形を示したタイミング図である。図６のタイミング図は、上から順に、コンデンサ４４Ａの電圧Ｖｏｎ、オン信号Ｓｏｎ、トランジスタｎ２のゲート電圧ＶＧ（ｎ２）、コンデンサ４４Ｂの電圧Ｖｏｆｆ、オフ信号Ｓｏｆｆ、およびトランジスタｎ１のゲート電圧ＶＧ（ｎ１）を示している。
【００５６】
図２、図６を参照して、コンデンサ４４Ａは、第１電流信号Ｉ１（＝Ｉａ）で充電される。時刻ｔ１でコンデンサ４４Ａの電圧Ｖｏｎが参照電圧Ｖｒｅｆに達すると、オン信号Ｓｏｎはハイレベルに変化する。同時にワンショットパルス発生器５０Ｂから発生するパルスによって、ＮＭＯＳトランジスタｎ２のゲート電圧ＶＧ（ｎ２）が時刻ｔ２まで所定時間立上がる。この結果、コンデンサ４４Ｂの電圧Ｖｏｆｆが接地電圧レベルに放電される。
【００５７】
コンデンサ４４Ｂは、第２電流信号Ｉ２（＝Ｉｃｓ−Ｉａ）で充電される。時刻ｔ３でコンデンサ４４Ｂの電圧Ｖｏｆｆが参照電圧Ｖｒｅｆに達すると、オフ信号Ｓｏｆｆはハイレベルに変化する。同時にワンショットパルス発生器５０Ａから発生するパルスによって、ＮＭＯＳトランジスタｎ１のゲート電圧ＶＧ（ｎ１）が時刻ｔ４まで所定時間立上がる。この結果、コンデンサ４４Ａの電圧Ｖｏｎが接地電圧レベルまで放電される。時刻ｔ５以降は、時刻ｔ１からの動作の繰返しになる。オン時間Ｔｏｎはオン信号ＳｏｎのＬレベルの期間に対応し、オフ時間Ｔｏｆｆはオフ信号ＳｏｆｆのＬレベルの期間に対応する。
【００５８】
［実施の形態１の効果］
（１．発振の虞がないこと）
実施の形態１のＤＣ／ＤＣコンバータ１によれば、フィードバックなしに入力電圧ＶｉｎからＴｏｎ／Ｔｏｆｆ比を決めることができるため、発振の心配がない。発振防止用の容量や抵抗など外付け素子が不要となる。
【００５９】
（２．高効率であること）
さらに、ＤＣ／ＤＣコンバータ１によれば、入出力電圧の変化に対して安定状態への遷移時間を短くできるとともに入力電圧Ｖｉｎに対応して最大の電力効率を得ることが可能となる。以下、入力電圧Ｖｉｎに応じてＴｏｎ／Ｔｏｆｆ比を調整しないで固定した場合と対比して説明する。
【００６０】
Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、入力電圧Ｖｉｎが最も低い条件で昇圧が可能となるようにＴｏｎ／Ｔｏｆｆ比を最も大きい値に設定する必要がある。入力電圧範囲が１Ｖ〜２Ｖ、出力電圧が３ＶのときＴｏｎ／Ｔｏｆｆ比の最も大きい条件は、
Ton／Toff＝3V／1V  −１＝2      …(12)
となる。クロック信号ｃｌｋの周期が１μｓのとき、Ｔｏｎ＝０．６７μｓ、Ｔｏｆｆ＝０．３３μｓに設定される。
【００６１】
図７は、図１のＤＣ／ＤＣコンバータ１で、Ｔｏｎ／Ｔｏｆｆ比を固定した場合におけるクロック信号ｃｌｋの波形図である。図７のグラフは、上から順にクロック信号ｃｌｋ＿ｄｒ、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔおよびインダクタ電流ＩＬを示している。
【００６２】
図７を参照して、出力電圧Ｖｏｕｔが所望の目標電圧Ｖｏｕｔ＊に到達した場合、図１の比較器ＣＭＰ１の出力によってクロック信号ｃｌｋ＿ｄｒが停止するので、ＤＣ／ＤＣコンバータの昇圧動作が停止する（図７の時刻ｔ１）。Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、Ｔｏｎ／Ｔｏｆｆ比を最も大きな値に設定する必要があるため、このクロック信号ｃｌｋ＿ｄｒが停止する期間（図７の時刻ｔ１から時刻ｔ２まで）が長くなる。これに対して、この実施の形態の場合には、入力電圧Ｖｉｎに応じてＴｏｎ／Ｔｏｆｆ比が設定されるので、クロック信号ｃｌｋ＿ｄｒの停止期間が短くて済む。
【００６３】
インダクタ電流ＩＬが規定値ＩＬｍａｘを超えた場合も同様である。この場合、スイッチング素子の破壊を防止するため、図１の比較器ＣＭＰ２の出力によって、クロック信号ｃｌｋ＿ｄｒが停止する（図７の時刻ｔ３）。Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、Ｔｏｎ期間が長く設定されるため、インダクタに必要以上の電流が流れことになるので、この場合のクロック信号ｃｌｋ＿ｄｒの停止期間（時刻ｔ３から時刻ｔ４まで）も長くなる。
【００６４】
次に、上記のクロック信号の停止期間の影響を定量的に説明する。
図８は、昇圧コンバータの場合のインダクタ電流について説明するための図である。図８を参照して、オン期間Ｔｏｎにインダクタ電流がΔＩｏｎ増加し、オフ期間Ｔｏｆｆにインダクタ電流がΔＩｆｆ減少する。これらの値は、前述の式（１），（２）で表わされる。平均的なインダクタ電流Ｉａｖは、平均出力電流Ｉｏｕｔを用いて、
Iav＝(Ton／Toff  ＋１)・Iout      …(13)
によって与えられる。
【００６５】
ＤＣ／ＤＣコンバータ１への入力電圧Ｖｉｎが２Ｖのときは、Ｔｏｎ／Ｔｏｆｆ比は、３Ｖ／２Ｖ  −１＝０．５でよいはずである。しかし、Ｔｏｎ／Ｔｏｆｆ比を入力電圧が最小である１Ｖの場合に対応して固定しているので、Ｔｏｎ／Ｔｏｆｆ比は２に設定されている。この場合、インダクタ１１のインダクタンスＬを２０ｕＨ、出力電流Ｉｏｕｔを２０ｍＡとすると、Ｔｏｎは０．６７μｓであるので、インダクタの最大電流ＩＬｍａｘは、式（１）、（１３）を用いて、
ILmax＝(Ton／Toff  ＋1)・Iout＋ΔIon／2
＝(Ton／Toff  ＋1)・Iout＋Vin・Ton／(2・L)
＝3×20mA＋2V×0.67μs／(2×20μH)＝93mA      …(14)
となる。
【００６６】
一方、本実施の形態の場合には、入力電圧Ｖｉｎに対してＴｏｎ／Ｔｏｆｆ比を最適化できるので、入力電圧Ｖｉｎが２Ｖの場合には、Ｔｏｎ／Ｔｏｆｆ＝０．５、オン時間Ｔｏｎ＝０．３３μｓ、オフ時間Ｔｏｆｆ＝０．６７μｓとなる。したがって、インダクタの最大電流ＩＬｍａｘは、
ILmax＝(Ton／Toff  ＋1)・Iout＋Vin・Ton／(2・L)
＝1.5×20mA＋2V×0.33μs／(2×20μH)＝46.5mA      …(15)
となる。
【００６７】
このように、Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、本来必要な電流の２倍の電流が流れることになる。不要な電流が多いほど、寄生抵抗で消費される熱量も増加するため、電力変換効率が低下する。これに対して、実施の形態１によるＤＣ／ＤＣコンバータ１の場合には、入力電圧Ｖｉｎに応じてＴｏｎ／Ｔｏｆｆ比が設定されるので、電力変換効率を向上させることができる。
【００６８】
（３．Ｔｏｎ／Ｔｏｆｆ比の設定精度が高いこと）
実施の形態１による昇圧ＤＣ／ＤＣコンバータ１は、前述の非特許文献１に記載された昇圧コンバータに比べて、Ｔｏｎ／Ｔｏｆｆ比の設定精度が高いという特徴がある。以下、具体的に説明する。
【００６９】
非特許文献１の場合、入力電圧ＶＩからＴｏｎ／Ｔｏｆｆ比を決めるフィードフォワード制御を用いている点はこの実施の形態の場合と同じであるが、Ｔｏｎ／Ｔｏｆｆの決定方法はこの実施の形態の場合と大きく異なる。非特許文献１の場合には、三角波を用いてオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを決定するＰＷＭ制御である。
【００７０】
図９は、三角波を用いてオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを決定する方法について説明するための図である。図９を参照して、非特許文献１の場合、入力電圧ＶＩを抵抗値Ｒ１，Ｒ２の抵抗素子で分圧した判定電圧ＶＲＥＦが入力され、三角波電圧ＶＴと比較される。そして、ＶＴ＞ＶＲＥＦの期間がオン期間（Ｔｏｎ）、ＶＴ＜ＶＲＥＦの期間がオフ期間（Ｔｏｆｆ）期間と設定される。三角波電圧の最大値をＶＴｍとし、出力電圧をＶＯとすると、
VO＝(R1／R2＋1)・VTm      …(16)
VREF＝R2・VI／(R1＋R2)      …(17)
の関係がある。三角波は、通常、定電流源と容量で作られる。
【００７１】
図１０は、一般的な三角波発生回路９００の構成を示す回路図である。図１０を参照して、三角波発生回路は、コンデンサ９０１と、ＮＭＯＳトランジスタ９０２と、ワンショットパルス発生器９０３と、比較器９０４と、定電流源９０５とを含む。コンデンサ９０１は、定電流源９０５からの電流によって充電される。比較器９０４は、コンデンサ９０１の充電電圧が参照電圧ＶＲを超えると出力をＬレベルに切替える。ワンショットパルス発生器９０３は、比較器９０４の出力信号がＨレベルからＬレベルに切替わったときに、所定時間Ｈレベルとなるパルスを出力する。ＮＭＯＳトランジスタ９０２は、ワンショットパルス発生器９０３からのパルス出力を受けて導通し、これによってコンデンサ９０１の電圧が放電される。
【００７２】
以上のような非特許文献１のＴｏｎ／Ｔｏｆｆ比の設定方法には次のような問題がある。
【００７３】
第１に、入力電圧ＶＩが低くなるにつれてＴｏｎ／Ｔｏｆｆ比の精度が劣化する。入力電圧ＶＩを０．５Ｖ、出力電圧ＶＯを５Ｖ、三角波電圧の最大値ＶＴｍを１Ｖとすると、式（１６）よりＲ１／Ｒ２＝４となる。式（１７）より、ＶＲＥＦ＝０．１Ｖとなる。したがって、ＰＷＭ比較器の入力オフセットを△Ｖとすると、Ｔｏｎ／Ｔｏｆｆ比は
Ton／Toff＝[(VTm−VREF)±ΔV］／(VREF±ΔV)      …(18)
となる。△Ｖ＝５０ｍＶの場合、Ｔｏｎ／Ｔｏｆｆ比は６．７〜１９まで大きくばらつく。この理由は、判定電圧ＶＲＥＦが低くなるにつれてオフセット電圧が相対的に大きくなるためである。
【００７４】
さらに、図９に示す三角波をリセットする際の遅延時間△ｔの影響が、Ｔｏｎ／Ｔｏｆｆ比が大きくなる（すなわちＶＩが低くなる）につれて大きくなるという問題もある。
【００７５】
第２に、非特許文献１の場合には、入力電圧ＶＩの電圧レベルに応じてＴｏｎ／Ｔｏｆｆ比を設定しなければならないので、図１０に示すコンデンサ９０１は、ダブルポリキャパシタ（double-poly  capacitor）などのように電圧依存のない素子が必須となる。このような素子は一般に面積が大きく、プロセス工数も増えるため、ローコストの半導体プロセスでは使用できない。
【００７６】
実施の形態１のＤＣ／ＤＣコンバータ１では上記の問題点が解消される。
第１の問題点に関して、この実施の形態の場合には、Ｔｏｎ時間の設定に入力電圧Ｖｉｎそのものを用いない。入力電圧Ｖｉｎに比例する変換電流Ｉａを生成し、その変換電流Ｉａでコンデンサ４４Ａを充電する。そして、コンデンサ４４Ａの端子電圧Ｖｏｎが一定値Ｖｒｅｆに達したときをＴｏｎ時間とする。変換電流Ｉａの大きさおよびコンデンサ４４Ａの容量を調整することによって、比較器４２Ａへの入力電圧を比較的高く設定することができるので、比較器４２Ａのオフセット電圧の影響を小さくする。
【００７７】
具体的に図２の各比較器４２Ａ，４２Ｂへの入力電圧Ｖｏｎ，Ｖｏｆｆは０．５Ｖ以上であり、参照電圧Ｖｒｅｆは０．８Ｖ〜１．２Ｖである。非特許文献１の場合の判定電圧ＶＲＥＦ＝０．１Ｖに比べて、比較器の入力オフセットの影響が大幅に緩和される。
【００７８】
さらに、この実施の形態の場合、図６の電圧Ｖｏｎ，Ｖｏｆｆのリセットに要する遅延時間は、オン時間Ｔｏｎおよびオフ時間Ｔｏｆｆがそれぞれ長くなるように影響する。これに対して、非特許文献の場合にはオン時間Ｔｏｎのみ長くなるため、Ｔｏｎ／Ｔｏｆｆ比への影響が大きい。
【００７９】
さらに、この実施の形態の場合には、オン時間Ｔｏｎは、入力電圧Ｖｉｎに比例した変換電流Ｉａでコンデンサ４４Ａが充電される時間で設定される。オフ時間Ｔｏｆｆは定電流Ｉｃｓから変換電流Ｉａを差し引いた電流Ｉ２でコンデンサ４４Ｂを充電する時間で設定される。このようにオン時間ＴｏｎおよびＴｏｆｆを設定することによって、入力電圧Ｖｉｎが低くなる（Ｔｏｎ／Ｔｏｆｆ比が大きくなる）につれて、周期Ｔｃｙｃｌｅ（＝Ｔｏｎ＋  Ｔｏｆｆ）が長くなる。このため、コンデンサ４４Ａ，４４Ｂの充電電圧Ｖｏｎ，Ｖｏｆｆをリセットする際の遅延時間の影響を小さくできる。
【００８０】
第２の問題点に関して、この実施の形態のＤＣ／ＤＣコンバータ１の場合には、オン時間Ｔｏｎおよびオフ時間Ｔｏｆｆは、図２のコンデンサ４４Ａ，４４Ｂの充電電圧ＶｏｎおよびＶｏｆｆが参照電圧Ｖｒｅｆに達するまでの時間として設定される。このため、コンデンサ４４Ａ，４４Ｂの容量Ｃ１、Ｃ２は線型容量である必要がない。たとえば、ローコストのＭＯＳトランジスタ・キャパシタを用いることができる。
【００８１】
その他のメリットとして、この実施の形態のＤＣ／ＤＣコンバータ１では、オン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを個別に設定できるため、Ｔｏｎ／Ｔｏｆｆ比が設計値からずれた場合は、オン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの長さを個別に調整することで容易に設計値に設定することが可能である。
【００８２】
［実施の形態１の変形例］
図１１は、図１のＤＣ／ＤＣコンバータ１の変形例としてのＤＣ／ＤＣコンバータ２の構成を示す回路図である。図１１の変換回路１０Ａは、ダイオード１２がＰＭＯＳトランジスタｐ＿ｓｗに置き換わっている点で、図１の変換回路１０と異なる。
【００８３】
ＤＣ／ＤＣコンバータ２による入力電圧Ｖｉｎの昇圧動作は、図１のＤＣ／ＤＣコンバータ１と同様である。すなわち、ＮＭＯＳトランジスタｎ＿ｄｒをオンするとインダクタ１１に電流が流れる。次にＮＭＯＳトランジスタｎ＿ｄｒをオフにする。図１１に示す同期整流方式では、ＰＭＯＳトランジスタｐ＿ｓｗをオンさせて出力に電流を供給する。
【００８４】
ここで、ＮＭＯＳトランジスタｎ＿ｄｒがオフする前にＰＭＯＳトランジスタｐ＿ｓｗがオンするオーバラップ期間があると、大きな貫通電流が流れる。ＮＭＯＳトランジスタｎ＿ｄｒのオン期間とＰＭＯＳトランジスタｐ＿ｓｗのオン期間が重ならないよう、図１２の制御回路２０Ａにはノン・オーバラップ回路１００がさらに設けられている。ノン・オーバラップ回路１００は、ＡＮＤゲート２１から受けたクロック信号ｃｌｋ＿ｄｒに基づいて、ＮＭＯＳトランジスタｎ＿ｄｒのゲートにクロック信号ｎｃｎｔを出力し、ＰＭＯＳトランジスタｐ＿ｓｗのゲートにクロック信号ｐｃｎｔを出力する。
【００８５】
図１２は、図１１のノン・オーバラップ回路１００の構成の一例を示す回路図である。図１２を参照して、ノン・オーバラップ回路１００は、インバータ１０７，１０８Ａ〜１０８Ｃ，１０９Ａ〜１０９Ｃと、ＰＭＯＳトランジスタ１０１〜１０３と、ＮＭＯＳトランジスタ１０４〜１０６とを含む。
【００８６】
ＰＭＯＳトランジスタ１０１およびＮＭＯＳトランジスタ１０４，１０５は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。ＰＭＯＳトランジスタ１０２，１０３およびＮＭＯＳトランジスタ１０６は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。クロック信号ｃｌｋ＿ｄｒは、インバータ１０７を介して、トランジスタ１０１，１０５，１０２，１０６のゲートに入力される。トランジスタ１０１，１０４の接続ノード１１０の電圧は、クロック信号ｐｃｎｔとして出力されるとともに、インバータ１０９Ａ〜１０９Ｃを介してトランジスタ１０３のゲートに入力される。トランジスタ１０３，１０６の接続ノード１１１の電圧は、クロック信号ｎｃｎｔとして出力されるとともに、インバータ１０８Ａ〜１０８Ｃを介してトランジスタ１０４のゲートに入力される。
【００８７】
図１３は、図１２の回路の各部の電圧波形を示すタイミング図である。以下、図１２、図１３を参照して、ノン・オーバラップ回路１００の動作について説明する。
【００８８】
図１３の時刻ｔ１で、クロック信号ｃｌｋ＿ｄｒがＨレベルからＬレベルに切替わると、ＰＭＯＳトランジスタ１０１，１０２がオフし、ＮＭＯＳトランジスタ１０５，１０６がオンする。これによって、クロック信号ｎｃｎｔがＨレベルからＬレベルに切替わる。
【００８９】
次に、直列接続されたインバータ１０８Ａ〜１０８Ｃ，１０９Ａ〜１０９Ｃに応じた遅延時間が経過した時刻ｔ２に、ＮＭＯＳトランジスタ１０４がオンし、ＰＭＯＳトランジスタ１０３がオフする。これによって、クロック信号ｐｃｎｔがＨレベルからＬレベルに切替わる。
【００９０】
次の時刻ｔ３で、クロック信号ｃｌｋ＿ｄｒがＬレベルからＨレベルに切替わると、ＰＭＯＳトランジスタ１０１，１０２がオンし、ＮＭＯＳトランジスタ１０５，１０６がオフする。これによって、クロック信号ｐｃｎｔがＬレベルからＨレベルに切替わる。
【００９１】
次に、直列接続されたインバータ１０８Ａ〜１０８Ｃ，１０９Ａ〜１０９Ｃに応じた遅延時間が経過した時刻ｔ４に、ＰＭＯＳトランジスタ１０３がオンし、ＮＭＯＳトランジスタ１０４がオフする。これによって、クロック信号ｎｃｎｔがＬレベルからＨレベルに切替わる。
【００９２】
＜実施の形態２＞
実施の形態１の制御回路２０では、Ｔｏｎ／Ｔｏｆｆ比の最適値が最初に設定され、その後はＴｏｎ／Ｔｏｆｆ比の値に変更がない。このため、入力電圧Ｖｉｎが出力電圧の期待値Ｖｏｕｔ＊に比べてかなり小さい場合（Ｔｏｎ／Ｔｏｆｆ比の最適値が比較的大きい場合）には、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊に到達するまでに時間がかかるという問題がある。もし、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊より低い期間にＴｏｎ／Ｔｏｆｆ比を最適値よりも大きく設定できれば、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊に到達するまでの時間を短縮できる。実施の形態２では、そのための回路構成が開示される。
【００９３】
図１４は、この発明の実施の形態２によるＤＣ／ＤＣコンバータに適用されるパルス発生器ＰＧＡの構成を示す回路図である。図１のＤＣ／ＤＣコンバータ１において、パルス発生器ＰＧが図１４のパルス発生器ＰＧＡに置き換えられる。パルス発生器ＰＧＡ以外の構成は、図１に示した実施の形態１の場合と同じである。
【００９４】
図１４を参照して、電流信号生成部７０Ａは、演算トランスコンダクタンス増幅器（ＯＴＡ：Operational  Transcondactance  Amplifier）１２０をさらに含む点で、図２の電流信号生成部７０と異なる。ＯＴＡ１２０の非反転入力端子には参照電圧Ｖｒｅｆが入力され、ＯＴＡ１２０の反転入力端子には図１の分圧回路３１の出力電圧Ｖｏｕｔ２が入力される。参照電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔの期待値Ｖｏｕｔ＊に応じて設定される。分圧回路３１の分圧比をαとすれば、参照電圧Ｖｒｅｆはα×Ｖｏｕｔ＊で与えられる。なお、ＯＴＡ１２０に入力される参照電圧は、これまで説明した比較器ＣＭＰ１，ＣＭＰ２，４２Ａ，４２Ｂに入力される参照電圧と同じにする必要はない。
【００９５】
ＯＴＡ１２０は、参照電圧Ｖｒｅｆと分圧回路３１の出力電圧Ｖｏｕｔ２との電圧差に応じた補正電流Ｉｍｄを定電流生成部８０の出力ノード８４に出力する。Ｖｒｅｆ＞Ｖｏｕｔ２の場合には補正電流Ｉｍｄは正になり、Ｖｒｅｆ＜Ｖｏｕｔ２の場合には補正電流Ｉｍｄは負になる。ＯＴＡ１２０の伝達コンダクタンスをＧとすれば、補正電流Ｉｍｄは、
Imd＝G・(Vref−Vout2)      …(19)
と表わされる。図１４のその他の構成は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００９６】
図１４の場合、電流信号生成部７０Ａからオフ信号生成部４０Ｂに出力される電流信号は、実施の形態１の第２電流信号Ｉ２に補正電流Ｉｍｄを加算した値Ｉ２’に修正され、
I2'＝I2＋Imd＝Ics＋Imd−Ia      …(20)
となる。したがって、オフ時間Ｔｏｆｆは、
Toff＝C2・Vref／I2'＝C2・Vref／(Ics＋Imd−Ia)
＝C2・Vref・R／[(Ics＋Imd)・R−Vin］      …(21)
と表わされる。
【００９７】
出力Ｖｏｕｔが期待値Ｖｏｕｔ＊より低い場合はＯＴＡ１２０から補正電流Ｉｍｄが供給される（Ｉｍｄ＞０）ので、オフ期間Ｔｏｆｆが短く設定される。すなわち、Ｔｏｎ／Ｔｏｆｆ比が大きく設定されるため、オン期間Ｔｏｎのインダクタ電流増加分が大きくなり、それが出力電圧の上昇に用いられる。出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊に到達すれば、ＯＴＡ１２０から出力される補正電流Ｉｍｄはゼロとなり、定常動作時のＴｏｎ／Ｔｏｆｆ比に設定される。
【００９８】
一方、出力Ｖｏｕｔが期待値Ｖｏｕｔ＊より高い場合は、ＯＴＡ１２０が補正電流Ｉｍｄを引き抜くため（Ｉｍｄ＜０）、オフ期間Ｔｏｆｆが長く設定される。負荷で消費される電流Ｉｏｕｔよりもインダクタ１１から供給される電流量が減少するため、より迅速に出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊に近づく。
【００９９】
図１５は、図１４のＯＴＡ１２０の構成の一例を示す回路図である。図１５を参照して、ＯＴＡ１２０は、ＰＭＯＳトランジスタ１２１〜１２４と、ＮＭＯＳトランジスタ１２５〜１２８と、電流源１３０とを含む。
【０１００】
トランジスタ１２１，１２５は、この順で直列に電源ノードＶＤＤおよび接地ノードＧＮＤ間に接続され、トランジスタ１２２，１２８は、この順で直列に電源ノードＶＤＤおよび接地ノードＧＮＤ間に接続される。トランジスタ１２３，１２６は、この順で直列にノード１２９と接地ノードＧＮＤとの間に接続され、トランジスタ１２４，１２７は、この順で直列にノード１２９と接地ノードＧＮＤとの間に接続される。定電流源１２０は、電源ノードＶＤＤとノード１２９との間に接続される。
【０１０１】
ＰＭＯＳトランジスタ１２１のゲートは、そのドレインに接続されるとともに、ＰＭＯＳトランジスタ１２２のゲートに接続される。すなわち、ＰＭＯＳトランジスタ１２１，１２２はカレントミラーを構成する。ＮＭＯＳトランジスタ１２６のゲートは、そのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２５のゲートに接続される。すなわち、ＮＭＯＳトランジスタ１２５，１２６はカレントミラーを構成する。ＮＭＯＳトランジスタ１２７のゲートは、そのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２８のゲートに接続される。すなわち、ＮＭＯＳトランジスタ１２７，１２８はカレントミラーを構成する。
【０１０２】
上記構成のＯＴＡ１２０において、ＰＭＯＳトランジスタ１２４のゲートがＯＴＡ１２０の非反転入力端子ＩＮｐとして用いられ、ＰＭＯＳトランジスタ１２３のゲートがＯＴＡ１２０の反転入力端子ＩＮｎとして用いられる。トランジスタ１２２，１２８の接続ノード１３１が、ＯＴＡ１２０の出力ノードＯＵＴ３として用いられる。したがって、非反転入力端子ＩＮｐの電圧が反転入力端子ＩＮｎの電圧よりも増加すれば、その増加量に応じてトランジスタ１２４，１２７，１２８を流れる電流が減少し、トランジスタ１２３，１２６，１２５，１２１，１２２を流れる電流が増加する。この結果、出力ノードからＯＵＴ３から外部に流出する電流が増加する。逆に、非反転入力端子ＩＮｐの電圧が反転入力端子ＩＮｎの電圧よりも減少すれば、その減少量に応じてトランジスタ１２４，１２７，１２８を流れる電流が増加し、トランジスタ１２３，１２６，１２５，１２１，１２２を流れる電流が減少する。この結果、外部から出力ノードＯＵＴ３に流入する電流が増加する。
【０１０３】
＜実施の形態３＞
入力が１系統、出力が複数系統あるＤＣ／ＤＣコンバータ２００の昇圧制御に対して、実施の形態１で説明したパルス発生器ＰＧを適用した例について説明する。
【０１０４】
図１６は、この発明の実施の形態３によるＤＣ／ＤＣコンバータ２００の構成を示す回路図である。図１６のＤＣ／ＤＣコンバータ２００は、同期整流方式で出力が２系統の場合の構成例である。ＤＣ／ＤＣコンバータ２００は、太陽光や屋内照明を利用した発電システムに適用でき、たとえば、ソーラセル２０１の電圧（０．５Ｖ〜３Ｖ）を４Ｖ〜５Ｖまで昇圧して出力する。ＤＣ／ＤＣコンバータ２００は、２系統の出力のうち第１の出力２０６から２次電池２０２を充電し、第２の出力２０７からマイコン２０３、ＲＦ送受信機２０４、およびセンサ２０５の電源を供給する。マイコン２０３、ＲＦ送受信機２０４、センサ２０５は、たとえば気温、気圧、太陽光や屋内照明の照度などを自動測定し、その結果を定期的に集計システムに自動送信するために準備される。
【０１０５】
具体的な回路構成について説明する。ＤＣ／ＤＣコンバータ２００は、変換回路２１０と、制御回路２２０と、分圧回路２１７，２１８と、パワースイッチ用のＰＭＯＳトランジスタｐｓｘ，ｐｓｙを含む。
【０１０６】
変換回路２１０は、図１１の変換回路１０Ａの出力側を２系統にしたものであり、インダクタ２１１と、スイッチ素子としてのＮＭＯＳトランジスタｎ＿ｄｒと、同期整流素子としてのＰＭＯＳトランジスタｐｒｘ，ｐｒｙと、コンデンサ２１２，２１３とを含む。
【０１０７】
インダクタ２１１およびＮＭＯＳトランジスタｎ＿ｄｒはこの順で入力ノード２０８と接地ノードＧＮＤとの間に直列に接続される。入力ノード２０８には、たとえば、ソーラセル２０１が接続される。ＰＭＯＳトランジスタｐｒｘは、インダクタ２１１およびＮＭＯＳトランジスタｎ＿ｄｒの接続ノード２１４と、第１の出力ノード２１５との間に接続される。ＰＭＯＳトランジスタｐｒｙは、接続ノード２１４と第２の出力ノード２１６との間に接続される。コンデンサ２１２は出力ノード２１５と接地ノードＧＮＤとの間に接続され、コンデンサ２１３は出力ノード２１６と接地ノードＧＮＤとの間に接続される。トランジスタｎ＿ｄｒ，ｐｒｘ，ｐｒｙの各ゲートには、制御回路２２０からクロック信号ｃｌｋ＿ｄｒ，ｃｌｋｘ，ｃｌｋｙがそれぞれ出力される。
【０１０８】
分圧回路２１７は、出力ノード２１５の電圧ｄｖｏｕｔｘを抵抗素子（抵抗値Ｒｘ０，Ｒｘ１）によって分圧し、分圧電圧ｆｂｘを制御回路２２０に出力する。分圧回路２１８は、出力ノード２１６の電圧ｄｖｏｕｔｙを抵抗素子（抵抗値Ｒｙ０，Ｒｙ１）によって分圧し、分圧電圧ｆｂｙを制御回路２２０に出力する。
【０１０９】
パワースイッチ用のＰＭＯＳトランジスタｐｓｘは、変換回路２１０の出力ノード２１５とＤＣ／ＤＣコンバータ２００の第１の出力２０６との間に設けられる。パワースイッチ用のＰＭＯＳトランジスタｐｓｙは、変換回路２１０の出力ノード２１６とＤＣ／ＤＣコンバータ２００の第２の出力２０７との間に設けられる。
【０１１０】
上記の構成のうち、制御回路２２０、ＮＭＯＳトランジスタｎ＿ｄｒ、ＰＭＯＳトランジスタｐｒｘ，ｐｒｙ，ｐｓｘ，ｐｓｙ、分圧回路２１７，２１８が、半導体基板上に集積された半導体装置２０９として構成される。
【０１１１】
図１７は、図１６の制御回路２２０の構成を示す回路図である。図１６、図１７を参照して、制御回路２２０は、比較器ＣＭＰＸ，ＣＭＰＹと、レベルシフタ２３１，２３２，２３３と、パルス発生器ＰＧＢと、ノン・オーバラップ回路２３０と、論理回路２２８とを含む。
【０１１２】
制御回路２２０は、図１６の出力ノード２１６の電圧ｄｖｏｕｔｙを電源電圧として用いる。以下では、出力ノード２１５の電圧ｄｖｏｕｔｘの期待値を５Ｖとし、出力ノード２１６の電圧ｄｖｏｕｔｙの期待値を３Ｖとする。パワースイッチ用のＰＭＯＳトランジスタｐｓｘおよびｐｓｙはともにオンしているとする。
【０１１３】
比較器ＣＭＰＸは、図１６の分圧回路２１７の出力電圧ｆｂｘと参照電圧Ｖｒｅｆとを比較し、出力電圧ｆｂｘが参照電圧Ｖｒｅｆより高い場合にＨレベルの信号を出力する。。比較器ＣＭＰＹは、分圧回路２１８の出力電圧ｆｂｙと参照電圧Ｖｒｅｆとを比較し、出力電圧ｆｂｙが参照電圧Ｖｒｅｆより高い場合にＨレベルの信号を出力する。
【０１１４】
参照電圧Ｖｒｅｆは、たとえば０．８Ｖに設定される。分圧回路２１７の出力電圧ｆｂｘは、出力ノード２１５の電圧ｄｖｏｕｔｘの電圧モニタ信号である。図１６においてＲｘ０：Ｒｘ１＝５．２５：１に設定すると、ｄｖｏｕｔｘ＝５Ｖのときｆｂｘ＝０．８Ｖになる。すなわち、出力ノード２１５の電圧ｄｖｏｕｔｘが期待値（５Ｖ）より高ければ比較器ＣＭＰＸはＨレベルを出力し、そうでなければＬレベルを出力する。
【０１１５】
出力ノード２１６の電圧ｄｖｏｕｔｙについても同様である。Ｒｙ０：Ｒｙ１＝２．７５：１に設定すると、電圧ｄｖｏｕｔｙが期待値（３Ｖ）より高ければ比較器ＣＭＰＹはＨレベルを出力し、そうでなければＬレベルを出力する。
【０１１６】
レベルシフタ（ＬＳ：Level  Shifter）２３１，２３２，２３３は、入力信号の電圧レベルを出力ノード２１６の電圧ｄｖｏｕｔｙからｖｍａｘに変換を行う。ｖｍａｘは、出力ノード２１５の電圧ｄｖｏｕｔｘと出力ノード２１６の電圧ｄｖｏｕｔｙのうち高い方の電圧である。電圧ｖｍａｘは、制御回路２２０に設けられた最大電圧選択回路によって決定される。
【０１１７】
図１８は、最大電圧選択回路２４０の構成例を示す回路図である。図１８を参照して、最大電圧選択回路２４０は、電圧ｄｖｏｕｔｙで動作する比較器２４１と、比較器２４１の出力信号の電圧レベルを電圧ｄｖｏｕｔｙからｖｍａｘに変換するレベルシフタ２４２と、電圧ｖｍａｘで動作するインバータ２４３と、ＰＭＯＳトランジスタ２２４，２４５とを含む。ＰＭＯＳトランジスタ２４４のソースには電圧ｄｖｏｕｔｙが入力され、ドレインは最大電圧選択回路２４０の出力ノード２４６（電圧ｖｍａｘ）に接続される。ＰＭＯＳトランジスタ２４４のゲートにはレベルシフタ２４２の出力信号が入力される。ＰＭＯＳトランジスタ２４５のソースには電圧ｄｖｏｕｔｘが入力され、ドレインは最大電圧選択回路２４０の出力ノード２４６に接続される。ＰＭＯＳトランジスタ２４５のゲートには、レベルシフタ２４２の出力信号をインバータ２４３によって反転した信号が入力される。
【０１１８】
再び図１７を参照して、ノン・オーバラップ回路２３０は、パルス発生器ＰＣＢから出力されたクロック信号ｃｌｋを受けて、ＰＭＯＳトランジスタｐｒｘ，ｐｒｙを駆動するためのクロック信号ｐｃｎｔと、ＮＭＯＳトランジスタｎ＿ｄｒを駆動するためのクロック信号ｎｃｎｔとを生成する。ノン・オーバラップ回路２３０の構成は、図１２に示したノン・オーバラップ回路１００と同じである。ただし、図１２において入力信号としてクロック信号ｃｌｋが入力される。ノン・オーバラップ回路２３０は、クロック信号ｎｃｎｔがＨレベルの期間にクロック信号ｐｃｎｔがＬレベルになる期間があると貫通電流が流れるため、そのような期間を防止するために設けられている。クロック信号ｎｃｎｔは、レベルシフタ２３３によってレベル変換され、クロック信号ｃｌｋ＿ｄｒとしてＮＭＯＳトランジスタｎ＿ｄｒのゲートに入力される。クロック信号ｐｃｎｔは、ＯＲゲート２２３，２２４に入力される。
【０１１９】
論理回路２２８は、ＡＮＤゲート２２１と、ＯＲゲート２２２〜２２４と、インバータ２２５〜２２７とを含む。
【０１２０】
比較器ＣＭＰＸの出力信号は、ＡＮＤゲート２２１の第１の入力端子に与えられるとともに、ＯＲゲート２２２の第１の入力端子に与えられる。比較器ＣＭＰＹの出力信号は、ＡＮＤゲート２２１の第２の入力端子に与えられるとともに、インバータ２２５によって反転された後、ＯＲゲート２２２の第２の入力端子に与えられる。ＡＮＤゲート２２１の出力信号はノン・オペレーション信号ｎｏｐとして用いられる。ＯＲゲート２２２の出力信号をインバータ２２６によって反転した信号は、選択信号ｓｃｔｘとして用いられる。比較器ＣＭＰＹの出力信号をインバータ２２７によって反転した信号は、選択信号ｓｃｔｙとして用いられる。
【０１２１】
ＯＲゲート２２３は、ＯＲゲート２２２の出力信号とクロック信号ｐｃｎｔの論理和を演算する。ＯＲゲート２２３の出力信号は、レベルシフタ２３１によってレベル変換され、クロック信号ｃｌｋｘとしてＰＭＯＳトランジスタｐｒｘのゲートに入力される。ＯＲゲート２２４は、比較器ＣＭＰＹの出力信号とクロック信号ｐｃｎｔの論理和を演算する。ＯＲゲート２２４の出力信号は、レベルシフタ２３２によってレベル変換され、クロック信号ｃｌｋｙとしてＰＭＯＳトランジスタｐｒｙのゲートに入力される。
【０１２２】
図１９は、図１７の制御回路の動作を説明するための図である。図１９に示す表は、図１７の比較器ＣＭＰＸ，ＣＭＰＹの出力信号の論理レベルに応じて、選択信号ｓｃｔｘ，ｓｃｔｙおよびノン・オペレーション信号ｎｏｐの論理レベルがどのように変化するかを示している。さらに、図１９に示す表は、比較器ＣＭＰＸ，ＣＭＰＹの出力信号の論理レベルに応じて、各クロック信号ｃｌｋｘ，ｃｌｋｙ，ｃｌｋ＿ｄｒが有効になるか無効になるかを示している。クロック信号が無効の場合、クロック信号は一定の論理レベルの信号になる。
【０１２３】
図１７、図１９を参照して、制御回路２２０は、出力ノード２１６の電圧ｄｖｏｕｔｙを駆動電圧として用いるため、出力ノード２１５の電圧ｄｖｏｕｔｘよりも出力ノード２１６の電圧ｄｖｏｕｔｙを優先して充電する。
【０１２４】
まず、出力ノード２１５，２１６の電圧ｄｖｏｕｔｘおよびｄｖｏｕｔｙが、ともに期待値よりも低い場合、比較器ＣＭＰＸおよびＣＭＰＹはともにＬレベルを出力する。しかし、出力ノード２１６の電圧ｄｖｏｕｔｙの充電を優先するため、選択信号ｓｃｔｙはＨレベルとなる。出力ノード２１５（電圧ｄｖｏｕｔｘ）の充電は阻止され、選択信号ｓｃｔｘはＬレベルになる。ノン・オペレーション信号ｎｏｐはＬレベルになる。ＮＭＯＳトランジスタｎ＿ｄｒを駆動するクロック信号ｃｌｋ＿ｄｒと、同期整流用のＰＭＯＳトランジスタｐｒｙを駆動するクロック信号ｃｌｋｙとが有効になるので、出力ノード２１６の充電が行なわれる。
【０１２５】
次に、出力ノード２１６の電圧ｄｖｏｕｔｙが期待値に達し、出力ノード２１５の電圧ｄｖｏｕｔｘが期待値に達していないときは、比較器ＣＭＰＸがＬレベルを出力し、比較器ＣＭＰＹがＨレベルを出力する。このとき、選択信号ｓｃｔｘがＨレベルになり、選択信号ｓｃｔｙがＬレベルになる。ノン・オペレーション信号ｎｏｐはＬレベルになる。ＮＭＯＳトランジスタｎ＿ｄｒを駆動するクロック信号ｃｌｋ＿ｄｒと、同期整流用のＰＭＯＳトランジスタｐｒｘを駆動するクロック信号ｃｌｋｘとが有効になるので、出力ノード２１５の充電が行なわれる。同期整流用のＰＭＯＳトランジスタｐｒｙを駆動するクロック信号ｃｌｋｙは無効になる。
【０１２６】
次に、出力ノード２１５，２１６の電圧ｄｖｏｕｔｘおよびｄｖｏｕｔｙが、ともに期待値に達した場合、比較器ＣＭＰＸおよびＣＭＰＹはともにＨレベルを出力する。このとき、選択信号ｓｃｔｘ，ｓｃｔｙがともにＬレベルになり、ノン・オペレーション信号ｎｏｐがＨレベルになる。この場合、パルス発生器ＰＧＢからの出力信号がＬレベルに固定され、昇圧動作が行なわれない。
【０１２７】
図２０は、図１７のパルス発生器ＰＧＢの構成を示す回路図である。図２０の電源ノードＶＤＤは、図１６の出力ノード２１６に相当する。
【０１２８】
図２０を参照して、パルス発生器ＰＧＢは、ＡＮＤゲート９３とインバータ９４とをさらに含む点で図２のパルス発生器ＰＧと異なる。ＡＮＤゲート９３の第１の入力端子には、ＲＳラッチ回路９０の出力信号が入力され、ＡＮＤゲート９３の第２の入力端子には、ノン・オペレーション信号ｎｏｐをインバータ９４によって反転した信号が入力される。ノン・オペレーション信号がＬレベルのときは、ＡＮＤゲート９３は、有効なクロック信号ｃｌｋを出力する。ノン・オペレーション信号がＨレベルのときは、ＡＮＤゲート９３は、Ｌレベルの信号を出力する。
【０１２９】
図２０のパルス発生器ＰＧＢでは、さらに、電圧・電流変換部６０Ａの構成が図２の電圧・電流変換部６０と異なる。電圧・電流変換部６０Ａは、図２の抵抗素子６３に代えて抵抗素子６３ｘ，６３ｙおよびＮＭＯＳトランジスタ６５を含む。抵抗素子６３ｘ，６３ｙは、この順で接地ノードＧＮＤとＮＭＯＳトランジスタ６２のソースとの間に接続される。ＮＭＯＳトランジスタ６５は、抵抗素子６３ｘと並列に接続される。ＮＭＯＳトランジスタ６５のゲートには、選択信号ｓｃｔｙが入力される。
【０１３０】
図２０において、パルス発生器ＰＧＢは、充電すべき電圧ｄｖｏｕｔｘ、ｄｖｏｕｔｙの切り替えに伴って、遅延無く最適なＴｏｎ／Ｔｏｆｆ比を決定する必要がある。このため、選択信号ｓｃｔｙに応じて、ＮＭＯＳトランジスタ６５のオン・オフを切替える。これによって、ＮＭＯＳトランジスタ６２のソースと接地ノードＧＮＤとの間の抵抗値が切替わるので、変換電流Ｉａの大きさが変化する。
【０１３１】
図１６の出力ノード２１５の電圧ｄｖｏｕｔｘを充電するときは、選択信号ｓｃｔｙはＬのため、ＮＭＯＳトランジスタ６５がオフ状態になる。この場合のＴｏｎ／Ｔｏｆｆ比は、式（９）および式（１０）から、
Ton／Toff＝Ics・(Rx＋Ry)／Vin  −1      …(22)
と設定される。ただし、抵抗素子６３ｘの抵抗値をＲｘとし、抵抗素子６３ｙの抵抗値をＲｙとした。一方、出力ノード２１６の電圧ｄｖｏｕｔｙを充電するときは、選択信号ｓｃｔｙはハイレベルのため、ＮＭＯＳトランジスタ６５がオン状態になる。この場合のＴｏｎ／Ｔｏｆｆ比は、式（９）および式（１０）から、
Ton／Toff＝Ics・Ry／Vin  −1      …(23)
となる。したがって、Ｉｃｓ×（Ｒｘ＋Ｒｙ）＝５Ｖ、Ｉｃｓ×Ｒｙ＝３Ｖとなるように、Ｉｃｓ、Ｒｘ、およびＲｙを設定することで、ＤＣ／ＤＣコンバータ２００の第１および第２出力の充電切替え時に、入力電圧Ｖｉｎから変換電流Ｉａへの変換率が切替わり、この結果、遅延なく最適なＴｏｎ／Ｔｏｆｆ比が得られる。
【０１３２】
以上のとおり、上記のパルス発生器ＰＧＢの構成によれば、ＤＣ／ＤＣコンバータの出力先が複数の場合において、充電すべき出力先が切替わるときに遅延に無く最適なＴｏｎ／Ｔｏｆｆ比に切り替えることができる。したがって、出力電圧が安定して得られる。
【０１３３】
図２０のその他の点は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１３４】
＜実施の形態４＞
［ＤＣ／ＤＣコンバータ３の構成］
図２１は、この発明の実施の形態４によるＤＣ／ＤＣコンバータ３の構成を示す回路図である。ＤＣ／ＤＣコンバータ３は、入力ノード１５に入力された電圧Ｖｉｎ（たとえば４Ｖ〜５Ｖ）を降圧し、降圧された電圧Ｖｏｕｔ（たとえば２Ｖ）に出力ノード１６から出力する降圧コンバータである。
【０１３５】
図２１に示すように、ＤＣ／ＤＣコンバータ３は、変換回路（降圧チョッパ）１０Ｂと、制御回路２０Ｂと、出力ノード１６の電圧を抵抗素子３１Ａ，３１Ｂ（抵抗値Ｒ１，Ｒ２）で分圧する分圧回路３１とを含む。入力ノード１５には太陽電池セルなどの直流電源９が接続され、出力ノード１６は負荷（負荷電流Ｉｏｕｔ）に接続される。制御回路２０Ｂの電源電圧は出力ノード１６（「電源ノードＶＤＤ」と称する）から供給される。
【０１３６】
（変換回路１０Ｂの構成および動作）
変換回路１０Ｂは、インダクタ１１と、スイッチング素子としてのＰＭＯＳトランジスタｐ＿ｄｒと、同期整流素子としてＮＭＯＳトランジスタｎ＿ｓｗと、コンデンサ１３とを含む。ＰＭＯＳトランジスタｐ＿ｄｒおよびインダクタ１１は、入力ノード１５と出力ノード１６との間にこの順で直列に接続される。ＮＭＯＳトランジスタｎ＿ｓｗは、ＰＭＯＳトランジスタｐ＿ｄｒおよびインダクタ１１の接続ノード１４と、接地ノードＧＮＤとの間に接続される。コンデンサ１３は出力ノード１６と接地ノードＧＮＤとの間に接続される。
【０１３７】
ＰＭＯＳトランジスタｐ＿ｄｒがオンしている期間をＴｏｎ、オフしている期間をＴｏｆｆとする。Ｔｏｎを長く設定すれば出力電圧Ｖｏｕｔは上昇し、Ｔｏｆｆ期間を長く設定すれば出力電圧Ｖｏｕｔは降下する。ＰＭＯＳトランジスタｐ＿ｄｒがオフする前にＮＭＯＳトランジスタｎ＿ｓｗがオンするオーバラップ期間があると、大きな貫通電流が流れる。ＰＭＯＳトランジスタｐ＿ｄｒのオン期間とＮＭＯＳトランジスタｎ＿ｓｗのオン期間が重ならないように、制御回路２０Ｂに設けられたノン・オーバラップ回路２９で制御する。
【０１３８】
インダクタ１１のインダクタンスをＬとすれば、ＰＭＯＳトランジスタｐ＿ｄｒがオンの期間にインダクタ１１に流れる電流の増加分ΔＩｏｎは、
ΔIon＝(Vin−Vout)・Ton／L      …(24)
と表わされる。ＰＭＯＳトランジスタｐ＿ｄｒがオフの期間にインダクタ１１に流れる電流の減少分ΔＩｏｆｆは、
ΔIoff＝Vout・Toff／L      …(25)
と表わされる。ただし、上記の式（２４）、（２５）において、寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ｉｏｎはオフ期間の減少分△Ｉｏｆｆと相殺する。すなわち、△Ｉｏｎ＝△Ｉｏｆｆより、Ｔｏｎ／Ｔｏｆｆ比は、
Ton／Toff＝Vout／(Vin−Vout）      …(26)
の比率で安定する。
【０１３９】
（制御回路２０Ｂの概略構成）
制御回路２０Ｂは、上記のＰＭＯＳトランジスタｐ＿ｄｒのオン時間およびオフ時間を制御するための回路であり、フィードフォワード制御によって、入力電圧ＶｉｎからＴｏｎ／Ｔｏｆｆ比を自動で設定する回路構成となっている。これによって、無駄な電流を発生させることなく、電力効率を向上させることができる。制御回路２０Ｂは、さらに、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊を超えた場合にＰＭＯＳトランジスタｐ＿ｄｒのスイッチングを停止させる機能を有している。
【０１４０】
具体的には図２１に示すように、制御回路２０Ｂは、パルス発生器ＰＧＣと、比較器ＣＭＰ１と、ＡＮＤゲート２７と、インバータ２８とを含む。
【０１４１】
パルス発生器ＰＧは、出力電圧Ｖｏｕｔがその期待値Ｖｏｕｔ＊にほぼ等しくなるように、入力電圧Ｖｉｎに基づいてオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを決定する。そして、パルス発生器ＰＧは、決定したオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの間、ＨレベルおよびＬレベルとなるクロック信号ｃｌｋを出力する。
【０１４２】
比較器ＣＭＰ１は、参照電圧Ｖｒｅｆと、分圧回路３１から出力された分圧電圧Ｖｏｕｔ２とを比較し、分圧電圧Ｖｏｕｔ２が参照電圧Ｖｒｅｆを超えているときＬレベルとなる信号を出力する。分圧回路３１の分圧比α（＝Ｒ１／（Ｒ１＋Ｒ２））と出力電圧の期待値Ｖｏｕｔ＊とを用いて、参照電圧Ｖｒｅｆはα×Ｖｏｕｔ＊で与えられる。
【０１４３】
ＡＮＤゲート２１は、パルス発生器ＰＧＣから出力されるクロック信号ｃｌｋと、比較器ＣＭＰ１出力の論理積をインバータ２８によって反転させた信号を、クロック信号ｃｌｋ＿ｄｒとしてＰＭＯＳトランジスタｐ＿ｄｒのゲートに出力する。
【０１４４】
［パルス発生器ＰＧの詳細な構成］
図２２は、図２１のパルス発生器ＰＧＣの構成を示す回路図である。図２２を参照して、パルス発生器ＰＧＣは、電圧・電流変換部６０と、電流信号生成部７０Ｂと、オン信号生成部４０Ａと、オフ信号生成部４０Ｂと、インバータ９１，９２と、ＲＳラッチ回路９０とを含む。
【０１４５】
図２２のパルス発生器ＰＧＣでは、電流信号生成部７０Ｂの構成が図２の電流信号生成部７０と異なる。パルス発生器ＰＧＣのその他の構成要素は図２のパルス発生器ＰＧと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１４６】
電流信号生成部７０Ｂは、図２の電流信号生成部７０の場合と同様に、電流値が一定の定電流Ｉｃｓと変換電流Ｉａとに基づいて、入力電圧Ｖｉｎが増加するほど電流値が増加する第１電流信号Ｉ１と、第１電流信号Ｉ１とは入力電圧Ｖｉｎに対する依存性が異なる第２電流信号Ｉ２とを生成する。第１電流信号Ｉ１はオン信号生成部４０Ａに供給され、第２電流信号Ｉ２はオフ信号生成部４０Ｂに供給される。
【０１４７】
ただし、降圧コンバータ用の制御回路の場合、第１電流信号Ｉ１は、
I1＝Ia−Ics      …(27)
で与えられ、第２電流信号Ｉ２は、
I2＝Ics      …(28)
で与えられる。
【０１４８】
具体的には図２２に示すように、電流信号生成部７０Ｂは、カレントミラーを構成するＰＭＯＳトランジスタ７１，７２と、カレントミラーを構成するＮＭＯＳトランジスタ７４，７５と、定電流生成部８０Ａとを含む。
【０１４９】
カレントミラー回路によって、電圧・電流変換部６０の出力ノード６４を流れる変換電流Ｉａは、ＰＭＯＳトランジスタ７２のドレイン電流としてコピーされる。さらに、定電流生成部８０Ａの出力信号Ｉｃｓが、ＮＭＯＳトランジスタ７５のドレイン電流としてコピーされる。電流信号生成部７０Ｂからオン信号生成部４０Ａに供給される第１電流信号Ｉ１は、ＰＭＯＳトランジスタ７２のドレイン電流からＮＭＯＳトランジスタ７５のドレイン電流を差し引いたものになるので、上式（２７）で与えられる。
【０１５０】
定電流生成部８０は、定電流Ｉｃｓを生成する定電流源８１と、ＰＭＯＳトランジスタ８２，８３，８５とを含む。定電流Ｉｃｓは、ＰＭＯＳトランジスタ８２，８３によって構成されるカレントミラー回路によってコピーされて、定電流生成部８０から第２電流信号Ｉ２として出力される（上式（２８）参照）。さらに、定電流Ｉｃｓは、ＰＭＯＳトランジスタ８２，８５で構成されるカレントミラー回路によってコピーされてＮＭＯＳトランジスタ７４に供給される。
【０１５１】
［ＤＣ／ＤＣコンバータ３の動作］
次に、上記の構成のＤＣ／ＤＣコンバータ３の動作について説明する。図２２を参照して、オン信号ＳｏｎがＬレベルの期間がＰＭＯＳトランジスタｐ＿ｄｒのオン期間となるので、オン時間Ｔｏｎは、Ｉｃｓ＝Ｖｏｕｔ／Ｒｓとなるように決めると、
Ton＝C1・Vref／(Ia−Ics)＝C1・Vref・Rs／(Vin−Vout)      …(29)
と表わされる。一方、信号ＳｏｆｆがＬレベルの期間がＰＭＯＳトランジスタｐ＿ｄｒのオフ期間となるので、オフ時間Ｔｏｆｆは、
Toff＝C2・Vref／Ics＝C2・Vref・Rs／Vout      …(30)
と表わせる。これらの式から
Ton／Toff＝C1・Vin／［C2・(Vin−Vout)］      …(31)
が得られる。したがって、Ｃ１＝Ｃ２となるよう設定すれば、所望のＴｏｎ／Ｔｏｆｆ比が得られる。
【０１５２】
［実施の形態４の効果］
実施の形態４のＤＣ／ＤＣコンバータ３によれば、フィードバックなしに入力電圧ＶｉｎからＴｏｎ／Ｔｏｆｆ比を決めることができるため、発振の心配がない。発振防止用の容量や抵抗など外付け素子が不要となる。
【０１５３】
さらに、ＤＣ／ＤＣコンバータ３によれば、入出力電圧の変化に対して安定状態への遷移時間を短くできるとともに入力電圧Ｖｉｎに対応して最大の電力効率を得ることが可能となる。以下、入力電圧Ｖｉｎに応じてＴｏｎ／Ｔｏｆｆ比を調整しないで固定した場合と対比して説明する。
【０１５４】
Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、入力電圧が最も低い場合でも降圧が可能となるようにＴｏｎ／Ｔｏｆｆ比を最も大きい値に設定する必要がある。入力電圧範囲が４Ｖ〜５Ｖ、出力電圧が２ＶのときＴｏｎ／Ｔｏｆｆ比の最も大きい条件は、
Ton／Toff＝Vout／(Vin−Vout）＝2V／(4V−2V)＝１      …(32)
となる。クロック信号ｃｌｋの周期が１μｓのとき、Ｔｏｎ＝０．５μｓ、Ｔｏｆｆ＝０．５μｓに設定される。
【０１５５】
図２３は、図２１のＤＣ／ＤＣコンバータ３で、Ｔｏｎ／Ｔｏｆｆ比を固定した場合におけるクロック信号の波形図である。図２３のグラフは、上から順にクロック信号ｃｌｋ＿ｄｒおよび出力電圧Ｖｏｕｔを示している。
【０１５６】
図２３を参照して、時刻ｔ１でオン期間からオフ期間に切替わったあと、オフ時間Ｔｏｆｆが経過する前に、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊を超えるため、比較器ＣＭＰ１の出力によってクロック信号ｃｌｋ＿ｄｒが停止する。時刻ｔ２で、出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊以下になるとクロック信号ｃｌｋ＿ｄｒの出力が開始する。
【０１５７】
Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、Ｔｏｎ／Ｔｏｆｆ比を最も大きな値に設定する必要があるため、このクロック信号ｃｌｋ＿ｄｒが停止する期間（図２３の時刻ｔ１から時刻ｔ２まで）が長くなる。これに対して、この実施の形態の場合には、入力電圧Ｖｉｎに応じてＴｏｎ／Ｔｏｆｆ比が設定されるので、クロック信号ｃｌｋ＿ｄｒの停止期間が短くて済む。以下、クロック信号の停止期間の電力変換効率への影響を定量的に説明する。
【０１５８】
図２４は、降圧コンバータの場合のインダクタ電流について説明するための図である。図２４を参照して、図２１のインダクタ１１を流れる平均電流について説明するための図である。オン期間Ｔｏｎにインダクタ電流がΔＩｏｎ増加し、オフ期間Ｔｏｆｆにインダクタ電流がΔＩｆｆ減少する。これらの値は、前述の式（２４），（２５）で表わされる。平均的なインダクタ電流Ｉａｖは、平均出力電流Ｉｏｕｔを用いて、
Iav＝Iout      …(33)
によって与えられる。
【０１５９】
ＤＣ／ＤＣコンバータ３への入力電圧が５Ｖのときは、Ｔｏｎ／Ｔｏｆｆ比は２Ｖ／（５Ｖ−２Ｖ）＝０．６７でよいはずである。しかし、Ｔｏｎ／Ｔｏｆｆ比を入力電圧が最小である４Ｖの場合に固定しているので、Ｔｏｎ／Ｔｏｆｆ比は１に設定されている。この場合、インダクタ１１のインダクタンスＬを２０μＨ、出力電流Ｉｏｕｔを２０ｍＡとすると、Ｔｏｎは０．５μｓであるので、インダクタの最大電流ＩＬｍａｘは、式（２４）、（３３）を用いて、
ILmax＝Iout＋(Vin−Vout)・Ton／(2・L)
＝20mA＋3V×0.5μs／(2×20μH)＝57.5mA      …(34)
となる。
【０１６０】
一方、本実施の形態の場合には、入力電圧の変化に対してＴｏｎ／Ｔｏｆｆ比を最適化できるので、入力電圧Ｖｉｎが５Ｖの場合には、Ｔｏｎ／Ｔｏｆｆ＝０．６７、Ｔｏｎ＝０．３３μｓ、Ｔｏｆｆ＝０．６７μｓとなる。したがって、インダクタの最大電流ＩＬｍａｘは、
ILmax＝Iout＋(Vin−Vout)・Ton／(2・L)
＝20mA＋3V×0.33μs／(2×20μH)=44.8mA      …(35)
となる。
【０１６１】
このように、Ｔｏｎ／Ｔｏｆｆ比を固定した場合には、本来必要な電流より13ｍＡ多くの電流が流れることになる。余分な電流は寄生抵抗で熱として消費され、電力変換効率を低下させる。これに対して、この実施の形態のＤＣ／ＤＣコンバータ３の場合には、入力電圧Ｖｉｎに応じてＴｏｎ／Ｔｏｆｆ比が設定されるので、電力変換効率を向上させることができる。
【０１６２】
＜実施の形態５＞
実施の形態４の制御回路２０Ｂでは、Ｔｏｎ／Ｔｏｆｆ比の最適値が最初に設定され、その後はＴｏｎ／Ｔｏｆｆ比の値に変更がない。もし、出力電圧Ｖｏｕｔが期待値より低い期間にＴｏｎ／Ｔｏｆｆ比を最適値よりも大きく設定できれば、期待値に到達するまでの時間を短縮できる。実施の形態５では、そのための回路構成が開示される。
【０１６３】
図２５は、この発明の実施の形態５によるＤＣ／ＤＣコンバータに適用されるパルス発生器ＰＧＤの構成を示す回路図である。図２１のＤＣ／ＤＣコンバータ３において、パルス発生器ＰＧＣが図２５のパルス発生器ＰＧＤに置き換えられる。パルス発生器ＰＧＤ以外の構成は、図２１に示した実施の形態４の場合と同じである。
【０１６４】
図２５を参照して、電流信号生成部７０Ｃは、ＯＴＡ１２０をさらに含む点で、図２２の電流信号生成部７０Ｂと異なる。ＯＴＡ１２０の構成は、図１４、図１５で説明したものと同じである。ＯＴＡ１２０の非反転入力端子には参照電圧Ｖｒｅｆが入力され、ＯＴＡ１２０の反転入力端子には図２１の分圧回路３１の出力電圧Ｖｏｕｔ２が入力される。参照電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔの期待値Ｖｏｕｔ＊に応じて設定される。分圧回路３１の分圧比をαとすれば、参照電圧Ｖｒｅｆはα×Ｖｏｕｔ＊で与えられる
ＯＴＡ１２０は、参照電圧Ｖｒｅｆと分圧回路３１の出力電圧Ｖｏｕｔ２との電圧差に応じた補正電流Ｉｍｄを定電流生成部８０Ａの出力ノード８４に出力する。ＯＴＡ１２０の伝達コンダクタンスをＧとすれば、補正電流Ｉｍｄは、
Imd＝G・(Vref−Vout2)      …(36)
と表わされる。図２５のその他の構成は図２２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１６５】
図２５の場合、電流信号生成部７０Ｃからオフ信号生成部４０Ｂに出力される電流信号は、実施の形態４の第２電流信号Ｉ２に補正電流Ｉｍｄを加算した値Ｉ２’に修正され、
I2'＝I2＋Imd＝Ics＋Imd      …(37)
となる。したがって、オフ時間Ｔｏｆｆは、
Toff＝C2・Vref／I2'＝C2・Vref／(Ics＋Imd)      …(38)
と表わされる。
【０１６６】
出力Ｖｏｕｔが期待値Ｖｏｕｔ＊より低い場合はＯＴＡ１２０から補正電流Ｉｍｄが供給される（Ｉｍｄ＞０）ので、オフ期間Ｔｏｆｆが短く設定される。すなわち、Ｔｏｎ／Ｔｏｆｆ比が大きく設定されるため、オン期間Ｔｏｎのインダクタ電流増加分が大きくなり、それが出力電圧の上昇に用いられる。出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊に到達すれば、ＯＴＡ１２０から出力される補正電流Ｉｍｄはゼロとなり、定常動作時のＴｏｎ／Ｔｏｆｆ比に設定される。
【０１６７】
一方、出力Ｖｏｕｔが期待値Ｖｏｕｔ＊より高い場合は、ＯＴＡ１２０が補正電流Ｉｍｄを引き抜くため（Ｉｍｄ＜０）、オフ期間Ｔｏｆｆが長く設定される。負荷で消費される電流Ｉｏｕｔよりもインダクタ１１から供給される電流量が減少するため、より迅速に出力電圧Ｖｏｕｔが期待値Ｖｏｕｔ＊に近づく。
【０１６８】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６９】
１〜３，２００  ＤＣ／ＤＣコンバータ、９  直流電源、１０，１０Ａ，１０Ｂ，２１０  変換回路、１１，２１１  インダクタ、１２  ダイオード、２０，２０Ａ，２０Ｂ，２２０  制御回路、ｎ＿ｄｒ  ＮＭＯＳトランジスタ（スイッチング素子）、ｐ＿ｄｒ  ＰＭＯＳトランジスタ（スイッチング素子）、４０Ａ  オン信号生成部、４０Ｂ  オフ信号生成部、４１Ａ，４１Ｂ  充電回路、４２Ａ，４２Ｂ  比較器、４５Ａ，４５Ｂ  比較回路、５０Ａ  ワンショットパルス発生器、６０，６０Ａ  電圧・電流変換部、７０，７０Ａ，７０Ｂ，７０Ｃ  電流信号生成部、８０，８０Ａ  定電流生成部、９０  ＲＳラッチ回路、１２０  ＯＴＡ、Ｉ１  第１電流信号、Ｉ２  第２電流信号、Ｉａ  変換電流、Ｉｃｓ  定電流、Ｉｍｄ  補正電流、ＰＧ，ＰＧＡ，ＰＣＢ，ＰＧＣ，ＰＧＤ  パルス発生器、Ｓｏｆｆ  オフ信号、Ｓｏｎ  オン信号、Ｔｏｆｆ  オフ時間、Ｔｏｎ  オン時間、Ｖｉｎ  入力電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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