(57)【特許請求の範囲】
【請求項１】
電子キャリア密度ｎ（ｃｍ−３）が１０１８＜ｎ＜１０２０であり、かつ、膜厚ｔ（ｎｍ）が１０≦ｔ＜３０の酸化物薄膜からなるチャンネル層と、
比誘電率が２〜９の誘電体材料からなるゲート絶縁膜と、
を有し、
前記酸化物薄膜が、アモルファス酸化物であり、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｇａ（ガリウム）及びＯ（酸素）を含み、かつ、Ｉｎ、Ｚｎ及びＧａを、原子比で下記式の範囲で含む電界効果型トランジスタ。
０．４５≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．７０
０．１０≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．５０
０．００＜Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．２５
【請求項２】
前記酸化物薄膜に含有される金属元素が、実質的にＩｎ、Ｇａ及びＺｎである請求項１に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物を活性層に用いた電界効果型トランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）等の電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用されている電子デバイスである。なかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、ＴＦＴが多用されている。
【０００３】
電界効果型トランジスタの主要部材である半導体層（チャンネル層）の材料としては、シリコン半導体化合物が最も広く用いられている。一般に、高速動作が必要な高周波増幅素子や集積回路用素子等には、シリコン単結晶が用いられている。一方、液晶駆動用素子等には、大面積化の要求から非晶性シリコン半導体（アモルファスシリコン）が用いられている。アモルファスシリコンの薄膜は、比較的低温で形成できるものの、結晶性のものに比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できない場合がある。具体的には、解像度がＶＧＡである液晶テレビでは、移動度が０．５〜１ｃｍ２／Ｖｓのアモルファスシリコンが使用可能であったが、解像度がＳＸＧＡ、ＵＸＧＡ、ＱＸＧＡあるいはそれ以上になると２ｃｍ２／Ｖｓ以上の移動度が要求される。また、画質を向上させるため駆動周波数を上げるとさらに高い移動度が必要となる。
【０００４】
一方、結晶性のシリコン系薄膜は、移動度は高いものの結晶化を図る際に、例えば、８００℃以上の高温や高価な設備を使用するレーザーアニールが必要となり、製造に際して多大なエネルギーと工程数を要する等の問題や大面積化が困難という問題があった。また、結晶性のシリコン系薄膜は、通常ＴＦＴの素子構成がトップゲート構成に限定されるためマスク枚数の削減等コストダウンが困難であった。
【０００５】
このような問題を解決するためにシリコン系半導体に変わる新たな半導体材料が必要とされていた。
シリコン系半導体の問題を解決するために、酸化インジウム、酸化亜鉛を含むｎ型半導体材料の検討や、酸化インジウム、酸化亜鉛、酸化ガリウムからなる電子キャリア濃度が１０１８／ｃｍ３未満である非晶質の酸化物半導体膜を作製し、電界効果型トランジスタを駆動させる方法が検討されている（特許文献１、２、３及び４）。
【０００６】
しかしながら、前記の電界効果型トランジスタはアモルファスシリコンよりも移動度等の特性がよいものの結晶シリコンには及ばず、ＳＯＧ（システムオングラス）等周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適用するためには移動度、ΔＶｔｈシフト等の特性の更なる改善が求められていた（Ｖｔｈは閾値電圧を意味し、ΔＶｔｈシフトはバイアスストレスを加えた際のＶｔｈの変化を意味する）。
【０００７】
更なる改良のため、酸化インジウム、酸化亜鉛、酸化ガリウムの組成比を変えた検討がなされているが、十分な結果は得られていなかった（特許文献３、４及び非特許文献１）。例えば、酸化インジウムの含有量を増加させると移動度は向上するが、閾値電圧が大きく負となりノーマリーオンとなってしまっていた（特許文献３）。一方、酸化ガリウムの含有量を削減すると移動度は向上するが、信頼性が低下してしまっていた（特許文献３及び４）。
【０００８】
一方、比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と電子キャリア濃度が１０１８／ｃｍ３以上であるＩＴＯを活性層に用いた電界効果型トランジスタが検討されている（特許文献５）。しかし、ヒステリシスが激しい等特性に問題があり、また大面積化が難しく工業的に採用が困難な誘電体材料をゲート電極としていたため実用性が乏しかった。
【０００９】
また、膜厚を調整し性能のよい電界効果型トランジスタを得る検討がなされていたが、閾値電圧が大きく負となりノーマリーオンとなってしまう、あるいは信頼性が低い等の問題点があった（非特許文献２）。また、チャンネル長（Ｌ）やチャンネル幅（Ｗ）が大きすぎて実用的ではなかった（非特許文献２）。
【００１０】
以上から、従来の方法では、閾値電圧が大きく負となりノーマリーオンとなる、信頼性が低下する（閾値電圧シフトが大きくなる）等の問題が起るため、高移動度で実用的な電界効果型トランジスタを得ることは困難であると思われていた。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許４３１８６８９
【特許文献２】国際公開第２００５／０８８７２６号パンフレット
【特許文献３】特開２００７−２８１４０９号公報
【特許文献４】国際公開第２００７／１２００１０号パンフレット
【特許文献５】特開２００６−１２１０２９号公報
【非特許文献】
【００１２】
【非特許文献１】Ｔａｔｓｕｙａ  Ｉｗａｓａｋｉ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．  Ｌｅｔｔ．９０，２４２１１４（２００７）
【非特許文献２】Ｈａｉ  Ｑ．Ｃｈｉａｎｇ  ｅｔ  ａｌ．，Ｊｏｕｒｎａｌ  ｏｆ  Ｎｏｎ−Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｏｌｉｄｓ，Ｖｏｌｕｍｅ  ３５４，Ｉｓｓｕｅｓ  １９−２５，１  Ｍａｙ  ２００８，Ｐａｇｅｓ２８２６−２８３０
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、移動度が高く、信頼性が高く（ΔＶｔｈが小さく）、閾値電圧（Ｖｔｈ）の絶対値が小さい電界効果型トランジスタを提供することである。
【課題を解決するための手段】
【００１４】
本発明者らは、上記目的を達成するため鋭意研究を行い、キャリア密度と膜厚と組成との組合せにより、工業的に採用しやすいＳｉＯ２やＳｉＮｘ（比誘電率が２〜８）をゲート電極に用いた場合でも、高い移動度と、高い信頼性（ΔＶｔｈが小さい）と、絶対値が小さい閾値電圧（Ｖｔｈ）とを持つことを両立させる電界効果型トランジスタの作製が可能であることを見出した。
さらに、システムオングラス（ＳＯＧ）等の周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適用するために必要な、高い移動度と、高い信頼性（ΔＶｔｈが小さい）と、絶対値が小さい閾値電圧（Ｖｔｈ）とを持つ電界効果型トランジスタを提供できることを見出した。
ΔＶｔｈが小さいと、有機ＥＬ素子の駆動や回路の駆動等を直流で長時間行っても特性に変化が無く、高い信頼性が得られる。また、閾値電圧（Ｖｔｈ）の絶対値が小さいと、駆動電圧が小さくて済み、省電力化が可能となることを見出し、本発明を完成させた。
【００１５】
本発明によれば、以下の電界効果型トランジスタが提供される。
１．電子キャリア密度ｎ（ｃｍ−３）が１０１８＜ｎ＜１０２０であり、かつ、膜厚ｔ（ｎｍ）が１≦ｔ＜３０の酸化物薄膜からなるチャンネル層と、
比誘電率が２〜９の誘電体材料からなるゲート絶縁膜と、
を有する電界効果型トランジスタ。
２．前記酸化物薄膜が、アモルファス酸化物である上記１に記載の電界効果型トランジスタ。
３．前記酸化物薄膜が、少なくともＩｎ（インジウム）を含む上記１又は２に記載の電界効果型トランジスタ。
４．前記酸化物薄膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｇａ（ガリウム）及びＯ（酸素）を含み、かつ、Ｉｎ、Ｚｎ及びＧａを、原子比で下記式の範囲で含む上記１〜３のいずれかに記載の電界効果型トランジスタ。
０．４５≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．７０
０．１０≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．５０
０．００＜Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．２５
５．前記酸化物薄膜に含有される金属元素が、実質的にＩｎ、Ｇａ及びＺｎである上記４に記載の電界効果型トランジスタ。
【発明の効果】
【００１６】
本発明によれば、移動度が高く、信頼性が高く（ΔＶｔｈが小さく）、閾値電圧（Ｖｔｈの絶対値）が小さい電界効果型トランジスタが提供できる。
【図面の簡単な説明】
【００１７】
【図１】実施例Ａ−１及び実施例Ｂ−１で作製したボトムゲート構造を有する電界効果型トランジスタの断面模式図である。
【図２】実施例Ａ−１及び実施例Ｂ−１で作製したボトムゲート構造を有する電界効果型トランジスタの平面模式図である。
【図３】実施例Ｃ−１で作製したボトムゲート構造を有するエッチストッパー型の電界効果型トランジスタの断面模式図である。
【図４】昇電圧時及び降電圧時の伝達曲線（Ｉ−Ｖ特性）の例を示すグラフであり、（Ａ）はヒステリシスの少ない例を示し、（Ｂ）はヒステリシスの大きい例を示す。
【図５】膜組成原子比の異なるＡ〜Ｃのチャンネル層（半導体層）を用いて製造した薄膜トランジスタにおける、チャンネル層膜厚と薄膜トランジスタ特性との関係を示すグラフである。（Ａ）はチャンネル層膜厚と電界効果移動度μ（ｃｍ２／Ｖｓ）の関係を示し、（Ｂ）はチャンネル層膜厚と閾値電圧Ｖｔｈ（Ｖ）の関係を示す。
【発明を実施するための形態】
【００１８】
本発明の電界効果型トランジスタは、電子キャリア密度ｎ（ｃｍ−３）が１０１８＜ｎ＜１０２０であり、かつ、膜厚ｔ（ｎｍ）が１≦ｔ＜３０の酸化物薄膜からなるチャンネル層と、比誘電率が２〜９の誘電体材料からなるゲート絶縁膜とを有することを特徴とする。
【００１９】
本発明の電界効果型トランジスタのチャンネル層を構成する酸化物薄膜の電子キャリア密度ｎ（ｃｍ−３）が、１０１８＜ｎ＜１０２０の範囲内であることにより、高い移動度で小さなＶｔｈ（絶対値）と高い信頼性（小さなΔＶｔｈ）が期待できる。
電子キャリア密度ｎは、１０１８＜ｎ＜１０１９の範囲内であることが好ましく、２×１０１８＜ｎ＜８×１０１８の範囲内であることが特に好ましい。
電子キャリア密度ｎ（ｃｍ−３）は、ホール測定装置によって測定できる。
【００２０】
ホール効果とは電流の流れているものに対し、電流に垂直に磁場をかけると、電流と磁場の両方に直交する方向に起電力が現れる現象であり、主に半導体に応用される。ホール効果によって抵抗率、キャリア密度、移動度など電気的特性を調べることが出来る。概要は、電流（ｘ方向）の流れている半導体に、その電流と垂直になるように磁界（ｚ方向）を印加する。そうすると、キャリアはローレンツ力を受け、ｙ方向に起電力が生じる現象を利用したものである。
【００２１】
即ち、電気伝導を担うキャリアが、印加された磁場によりＩ×Ｂの方向にローレンツ力を受けるために、Ｉ×Ｂの方向にキャリア濃度が非平衡な状態になることから電場が生じる。この生じた電場がキャリアに作用する力は、ちょうどローレンツ力を打ち消し、定常状態となる。このＩｙ＝０の定常状態における電場をホール電場という。具体的には試料に＋ｘ方向に電流を流し、磁場を＋ｚ方向に印加して、ｙ方向の電圧を測定する。ホール係数ＲＨは、ホール電場Ｅｙ、電流密度Ｊｘ、磁場Ｂにより
【数１】
0005604081.tif 000002
と定義される。ここでＶｙはホール電圧、ｔは試料の厚さ、Ｒｘｙは実際に測定するホール抵抗である。この式（１）から、ホール抵抗は磁場に比例することがわかる。
【００２２】
ホール係数はキャリア密度と
【数２】
0005604081.tif 000003
という関係がある。この式（２）からホール電圧を測定することによって、その符号からキャリアの種類（正ならば正孔、負ならば電子）を決定でき、その絶対値からキャリア密度を知ることができることがわかる。
【００２３】
電子キャリア密度ｎ（ｃｍ−３）は、ホール測定装置、例えば、東陽テクニカ製：Ｒｅｓｉ  Ｔｅｓｔ８３１０（ホール測定装置）などによって測定することができる。
【００２４】
本発明の電界効果型トランジスタのチャンネル層を構成する酸化物薄膜の膜厚ｔ（ｎｍ）が、１≦ｔ＜３０の範囲内であることにより、高い移動度と高い信頼性（小さなΔＶｔｈ）が期待できる。また、大面積で均一な膜が期待できる。膜厚ｔ（ｎｍ）は、３≦ｔ≦２５の範囲内であることが好ましく、１０≦ｔ≦２０の範囲内であることが特に好ましい。
膜厚は触針式表面形状測定器（例えば、Ｄｅｋｔａｋ  １５０（アルバック株式会社製））で測定することができる。
【００２５】
本発明の電界効果型トランジスタのゲート絶縁膜は、比誘電率が２〜９の誘電体材料からなる。ゲート絶縁膜の比誘電率が上記範囲内であると、ゲートリーク電流が小さい絶縁膜を選定することができる。ゲート絶縁膜の比誘電率は、２．５〜８の範囲内であることが好ましく、３〜６の範囲内であることがより好ましい。ゲート絶縁膜の比誘電率は、誘電率測定装置によって測定することができる。
比誘電率（ｒｅｌａｔｉｖｅ  ｐｅｒｍｉｔｔｉｖｉｔｙ、ｄｉｅｌｅｃｔｒｉｃ  ｃｏｎｓｔａｎｔ）とは媒質の誘電率と真空の誘電率の比ε／ε０＝εｒのことである。比誘電率は無次元量であり、用いる単位系によらず、一定の値をとる。
【００２６】
比誘電率が２〜９の誘電体材料としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３等が工業的な実績も高く、大面積に適用しやすく好ましい。特に、ＳｉＯ２、ＳｉＮｘがディスプレイへの適用が容易で好ましい。尚、上記誘電体材料である酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいてもよい。
尚、本発明の電界効果型トランジスタのゲート絶縁膜は、異なる２層以上の絶縁膜を積層した構造でもよい。
また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。
【００２７】
比誘電率が２〜９の誘電体材料からなるゲート絶縁膜の形成は、例えば、シリコン基板を用いる場合には、シリコン基板を熱酸化し、シリコン基板の表面を、ＳｉＯｘからなる熱酸化膜（層）とすることによって行うことができる。また、シリコン基板以外の基板を用いる場合には、例えば、プラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＮｘ及び／又はＳｉＯｘを成膜することによってゲート絶縁膜を形成することができる。
【００２８】
本発明の電界効果型トランジスタのチャンネル層を構成する酸化物薄膜は、アモルファス酸化物であることが好ましい。アモルファス酸化物であると、大面積での均一性に優れ、システムオングラス（ＳＯＧ）等の周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適しており好ましい。ここで、アモルファス酸化物とは、Ｘ線回折で明確なピークが確認できないものをいう。
【００２９】
本発明の電界効果型トランジスタのチャンネル層を構成する酸化物薄膜は、少なくともＩｎ（インジウム）を含むことが好ましい。Ｉｎ（インジウム）を含むと高い移動度が期待できる。
また、Ｉｎ（インジウム）の他にＺｎ（亜鉛）を含むと、安定した非晶質膜が得られ、大面積で均一な電界効果型トランジスタとなることが期待できる。
【００３０】
本発明の電界効果型トランジスタのチャンネル層を構成する酸化物薄膜は、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｇａ（ガリウム）及びＯ（酸素）を含み、かつ、Ｉｎ、Ｚｎ及びＧａを原子比で下記式の範囲で含むことが好ましい。
０．４５≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．７０
０．１０≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．５０
０．００＜Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．２５
【００３１】
Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）が０．４５以上であると高い移動度が期待でき、また、０．７０以下であると絶対値の小さな閾値（Ｖｔｈ）が期待できる。
Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）が０．１０以上であると安定した非晶質膜が得られることが期待でき、０．５０以下であると、酸化物薄膜の耐湿性や耐薬品性の向上が期待できる。
Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）が０超であると成膜時の酸素分圧を低くできることが期待でき、０．２５以下であると移動度の低下が抑制できる。
【００３２】
Ｉｎの割合（原子比）は、好ましくは、
０．５０≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．６５
であり、さらに好ましくは、
０．５５≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．６５
である。
【００３３】
Ｚｎの割合（原子比）は、好ましくは、
０．２０≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．４５
であり、さらに好ましくは、
０．２５≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．４０
である。
【００３４】
Ｇａの割合（原子比）は、好ましくは、
０．０８≦Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．２０
であり、さらに好ましくは、
０．１０≦Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．１５
である。
【００３５】
スパッタリングターゲットを構成する酸化物焼結体に含まれる各元素の原子比は、誘導結合プラズマ発光分析装置（ＩＣＰ−ＡＥＳ）により含有元素を定量分析して求めることができる。
【００３６】
具体的には、ＩＣＰ−ＡＥＳを用いた分析では、溶液試料をネブライザーで霧状にして、アルゴンプラズマ（約６０００〜８０００℃）に導入すると、試料中の元素は熱エネルギーを吸収して励起され、軌道電子が基底状態から高いエネルギー準位の軌道に移る。この軌道電子は１０−７〜１０−８秒程度で、より低いエネルギー準位の軌道に移る。この際にエネルギーの差を光として放射し発光する。この光は元素固有の波長（スペクトル線）を示すため、スペクトル線の有無により元素の存在を確認できる（定性分析）。
【００３７】
また、それぞれのスペクトル線の大きさ（発光強度）は試料中の原子数に比例するため、既知濃度の標準液と比較することで試料中における元素の濃度を求めることができる（定量分析）。
【００３８】
定性分析で含有されている元素を特定後、定量分析で含有量を求め、その結果から各元素の原子比を求める。
【００３９】
チャンネル層を構成する酸化物薄膜に含有される金属元素は、実質的にＩｎ、Ｇａ及びＺｎであることが好ましい。含有される金属元素が実質的に上記３種であることにより、可動イオンによる信頼性の低下の防止が期待できる。また、再現性を得るための管理が容易となる。ここで、「実質的に」とは、チャンネル層を構成する金属元素の９５％以上、好ましくは９８％以上、より好ましくは９９％以上が、特に好ましくは９９．９９％がＩｎ、Ｇａ及びＺｎで占められていることを意味する。
Ｉｎ、Ｇａ及びＺｎ以外に酸化物薄膜に含有されていてもよい金属元素としては、Ｓｎ、Ｇｅ、Ｓｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｃｕ等が挙げられる。
【００４０】
＜薄膜トランジスタの詳細＞
基板
基板の材料については特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）、ポリアミド等の高分子フィルム基材等が使用できる。
【００４１】
チャンネル層（半導体層ともいう）
本発明において、半導体層は非晶質膜であることが好ましい。非晶質膜であることにより、絶縁膜や保護層との密着性が改善でき、大面積でも均一なトランジスタ特性が容易に得られることとなる。ここで、半導体層が非晶質膜であるか否かは、Ｘ線結晶構造解析により確認できる。明確なピークが観測されない場合が非晶質である。
チャンネル長（Ｌ）は、１〜５０μｍが好ましく、３〜４０μｍがさらに好ましく、５〜２５μｍが特に好ましい。５０μｍ以上であると、トランジスタのサイズが大きくなりすぎ集積度が下がるおそれがある。１μｍ以下であるとフォトリソグラフィに高い精度が必要となり、大面積ディスプレイ等での採用が難しくなるおそれがある。
チャンネル幅（Ｗ）は、１〜５００μｍが好ましく、３〜１００μｍがさらに好ましく、５〜５０μｍが特に好ましい。５００μｍ以上であると、トランジスタが大きくなりすぎ集積度が下がるおそれがある。１μｍ以下であるとフォトリソグラフィに高い精度が必要となり、大面積ディスプレイ等での採用が難しくなるおそれがある。
【００４２】
チャンネル層（半導体層）の保護層
本発明の電界効果型トランジスタは、チャンネル層（半導体層）の保護層を有していてもよい。
チャンネル層（半導体層）の保護層を形成する材料は特に制限はない。本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３又はＡｌＮ等の酸化物を用いることができる。これらのなかでも、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３又はＣａＨｆＯ３を用いるのが好ましく、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３又はＣａＨｆＯ３であり、特に好ましくはＳｉＯ２，Ｙ２Ｏ３，Ｈｆ２Ｏ３又はＣａＨｆＯ３である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいてもよい。
このような保護膜は、異なる２層以上の絶縁膜を積層した構造でもよい。
【００４３】
ゲート絶縁膜
本発明の電界効果型トランジスタのゲート絶縁膜を構成する材料等については前述した通りである。
【００４４】
電極
ゲート電極、ソ−ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。
例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、ＺｎＯ、ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｃｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。
【００４５】
薄膜トランジスタ（電界効果型トランジスタ）の製造方法
電界効果型トランジスタの各構成部材（層）は、本技術分野で公知の手法で形成できる。
具体的には、成膜方法としては、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易く、膜質向上が容易であることから、物理的成膜方法を用いることが好ましく、中でも、生産性が高いことからスパッタ法を用いることがより好ましい。
形成した膜は、各種エッチング法によりパターニングできる。
【００４６】
本発明の電界効果型トランジスタのチャンネル層（半導体層）は、所定の材料から構成されたターゲットを用い、ＤＣ又はＡＣスパッタリングにより成膜することによって形成する。ＤＣ又はＡＣスパッタリングを用いることにより、ＲＦスパッタリングの場合と比べて、成膜時のダメージを低減できる。このため、電界効果型トランジスタとしたときに、移動度の向上等の効果が期待できる。
【００４７】
また、基板上にチャンネル層（半導体層）とチャンネル層（半導体層）の保護層を形成した後に、７０〜３５０℃で熱処理する。７０℃より低いと得られるトランジスタの熱安定性や耐熱性が低下したり、移動度が低くなったり、Ｓ値が大きくなったり、閾値電圧が高くなるおそれがある。一方、３５０℃より高いと耐熱性のない基板は使用できず、また、熱処理用の設備費用がかかるおそれがある。
熱処理は、不活性ガス中で酸素分圧が１０−３Ｐａ以下の環境下で行うか、あるいはチャンネル層（半導体層）を保護層で覆った後に行うことが好ましい。上記条件下であると再現性が向上する。
【００４８】
＜ターゲットの詳細＞
原料
原料粉の比表面積は、２〜１６ｍ２／ｇが好ましい。また、原料粉のメジアン径は０．１〜３μｍが好ましい。各原料粉の純度は、通常９９．９％（３Ｎ）以上、好ましくは９９．９９％（４Ｎ）以上、さらに好ましくは９９．９９５％以上、特に好ましくは９９．９９９％（５Ｎ）以上である。各原料粉の純度が９９．９％（３Ｎ）未満であると、不純物により半導体特性が低下したり、色むらや斑点等の外観上の不良が発生したり、信頼性が低下する等のおそれがある。
Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｇａ−Ｚｎ酸化物等の複合酸化物を原料としてもよい。特にＩｎ−Ｚｎ酸化物、あるいはＧａ−Ｚｎ酸化物を用いるとＺｎの昇華を抑制することができるため好ましい。
【００４９】
混合・成形
上記混合粉体を、例えば、湿式媒体撹拌ミルを使用して混合粉砕する。このとき、粉砕後の比表面積が原料混合粉体の比表面積より１．０〜３．０ｍ２／ｇ増加する程度か、又は粉砕後の原料混合粉体の平均メジアン径が０．６〜１μｍとなる程度に粉砕することが好ましい。このように調整した原料粉を使用することにより、仮焼工程を全く必要とせずに、高密度の酸化物焼結体を得ることができる。また、還元工程も不要となる。尚、原料混合粉体の比表面積の増加分が１．０ｍ２／ｇ未満又は粉砕後の原料混合粉の平均メジアン径が１μｍを超えると、焼結密度が十分に大きくならない場合がある。一方、原料混合粉体の比表面積の増加分が３．０ｍ２／ｇを超える場合又は粉砕後の平均メジアン径が０．６μｍ未満であると、粉砕時の粉砕器機等からのコンタミ（不純物混入量）が増加する場合がある。ここで、各粉体の比表面積はＢＥＴ法で測定した値である。各粉体の粒度分布のメジアン径は、粒度分布計で測定した値である。これらの値は、粉体を乾式粉砕法、湿式粉砕法等により粉砕することにより調整できる。粉砕工程後の原料混合粉体をスプレードライヤ等で乾燥した後、成形する。成形は公知の方法、例えば、加圧成形、冷間静水圧加圧が採用できる。
【００５０】
成形前に仮焼を行う場合は、原料混合粉体を電気炉等にて、大気雰囲気中や酸素雰囲気で、８００〜１０５０℃で、１〜２４時間程度保持し、仮焼粉をアトライターにジルコニアビーズと共に投入し、回転数５０〜１０００ｒｐｍ、回転時間１〜１０時間微粉砕を行うことが好ましい。微粉砕された原料粉の粒径は、平均粒径（Ｄ５０）で０．１〜０．７μｍが好ましく、０．２〜０．６μｍがより好ましく、０．３〜０．５５μｍ以下が特に好ましい。
仮焼した場合も、成形は公知の方法、例えば、加圧成形、冷間静水圧加圧が採用できる。
【００５１】
焼結
次いで、得られた成形物を焼結して焼結体を得る。焼結は、通常１１００〜１４５０℃で１〜１００時間焼行う。焼結は、１１６０〜１３８０℃で１〜８０時間焼結することが好ましく、１２００〜１３５０℃で２〜５０時間焼結することが特に好ましい。１１００℃以上であれば相対密度が向上し抵抗率が下がりやすい。１４５０℃以下であれば亜鉛の蒸散を防ぐことが容易で、焼結体の組成が変化したり、蒸散により焼結体中にボイド（空隙）が発生したりする危険性が少ない。また、炉が傷む危険性も少なくなる。また、焼結時間が１時間以上であれば焼結不足によるばらつきが防止でき、１００時間以下であれば反りや変形が防止できる。
【００５２】
また、焼結は酸素存在下が好ましく、炉内に酸素を流通させることにより酸素雰囲気中で焼結するか、加圧下にて焼結するのがより好ましい。これにより亜鉛の蒸散を抑えることができ、ボイド（空隙）のない焼結体が得られる。このようにして製造した焼結体は、密度が高いため、使用時におけるノジュールやパーティクルの発生が少ないことから、膜特性に優れた酸化物半導体膜を作製することができる。
【００５３】
ターゲット
上記のようにして得られた酸化物焼結体は、研磨等の加工を施すことによりターゲットとなる。具体的には、焼結体を、例えば、平面研削盤で研削して表面粗さＲａを５μｍ以下とする。さらに、ターゲットのスパッタ面に鏡面加工を施して、平均表面粗さＲａが１０００オングストローム以下としてもよい。この鏡面加工（研磨）は機械的な研磨、化学研磨、メカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、すでに知られている研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液：水）で＃２０００以上にポリッシングしたり、又は遊離砥粒ラップ（研磨材：ＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えてラッピングすることによって得ることができる。このような研磨方法には特に制限はない。
【００５４】
得られたターゲットは、バッキングプレートへボンディングすることにより、各種成膜装置に装着して使用できる。
尚、ターゲットの清浄処理には、エアーブローや流水洗浄等を使用できる。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。
エアーブローや流水洗浄の他に、超音波洗浄等を行なうこともできる。超音波洗浄では、周波数２５〜３００ＫＨｚの間で多重発振させて行なう方法が有効である。例えば周波数２５〜３００ＫＨｚの間で、２５ＫＨｚ刻みに１２種類の周波数を多重発振させて超音波洗浄を行なうのがよい。
【００５５】
還元工程
還元工程は、上記焼成工程で得られた焼結体の抵抗率をターゲット全体として均一化するために還元処理を行う、必要に応じて設けられる工程である。本工程で適用することができる還元方法としては、例えば、還元性ガスによる方法や真空焼成又は不活性ガスによる還元等が挙げられる。還元性ガスによる還元処理の場合、水素、メタン、一酸化炭素や、これらのガスと酸素との混合ガス等を用いることができる。不活性ガス中での焼成による還元処理の場合、窒素、アルゴンや、これらのガスと酸素との混合ガス等を用いることができる。尚、還元処理時の温度は、通常１００〜８００℃、好ましくは２００〜８００℃である。また、還元処理の時間は、通常０．０１〜１０時間、好ましくは０．０５〜５時間である。
【実施例】
【００５６】
［実施例Ａ−１］
［ターゲットの作製及び評価］
比表面積１５ｍ２／ｇのＩｎ２Ｏ３粉、比表面積１４ｍ２／ｇのＧａ２Ｏ３粉、及び比表面積４ｍ２／ｇのＺｎＯ粉末を配合し、ボールミルにて各原料粉末の粒度が１μｍ以下になるまで混合、粉砕を行った。こうして作製したスラリーを取り出して、スラリー供給速度１４０ｍＬ／ｍｉｎ、熱風温度１４０℃、熱風量８Ｎｍ３／ｍｉｎの条件で、スプレードライヤを用いて急速乾燥造粒し、造粒物を冷間静水圧プレスにて３ｔｏｎ／ｃｍ２の圧力で成形し、成形体を得た。
【００５７】
次に、この成形体を大気中にて、６００℃までは０．５℃／ｍｉｎの速度で昇温し、酸素ガスを１０Ｌ／ｍｉｎの流速で導入しながら、６００〜８００℃までは１℃／ｍｉｎの速度で、さらに８００〜１４００℃の温度範囲では３℃／ｍｉｎの速度で昇温した。その後、１４００℃にて２０時間保持し、焼結体を得た。
【００５８】
得られた焼結体を高周波誘導結合プラズマ（ＩＣＰ）で分析し組成が酸素を除く原子比でＩｎ：Ｇａ：Ｚｎ＝５０：１５：３５であることを確認した。
【００５９】
この焼結体からターゲット用焼結体を切り出した。ターゲット用焼結体の側辺をダイヤモンドカッターで切断して、表面を平面研削盤で研削して表面粗さＲａ５μｍ以下のターゲット素材とした。次に、表面をエアーブローし、さらに周波数２５〜３００ｋＨｚの間で２５ｋＨｚ刻みに１２種類の周波数を多重発振させて３分間超音波洗浄を行なった。この後、ターゲット素材をインジウム半田にて無酸素銅製のバッキングプレートにボンディングしてターゲットとした。ターゲットの表面粗さ（Ｒａ）は、Ｒａ≦０．５μｍであり、方向性のない研削面を備えていた。
【００６０】
［薄膜作製と評価］
ガラス基板（コーニング１７３７）上に、上記で製造したターゲットを使用して、膜厚１５ｎｍのチャンネル層（半導体層）に相当する膜を形成し評価した。
スパッタ条件は、基板温度；５０℃、到達圧力；１×１０−６Ｐａ、雰囲気ガス；Ａｒ９０％及び酸素１０％、スパッタ圧力（全圧）；４×１０−１Ｐａ、投入電力；１００Ｗ、Ｓ−Ｔ距離；１００ｍｍとした。
【００６１】
得られた薄膜をＩＣＰ法で分析した。Ｉｎの割合（原子比〔Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ）〕）が０．５５、Ｇａの割合（原子比〔Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）〕）が０．１５、及びＺｎの割合（原子比〔Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ）〕）が０．３０であった。
上記薄膜に対し、大気下、２８０℃で１時間の熱処理を２回行った。
【００６２】
得られた膜は、Ｘ線回折測定（ＸＲＤ）により、ハローパターンが観測され、明確なピークは確認できなかったため、非晶質であると判断した。また、ホール効果測定により、キャリア密度は５×１０１８ｃｍ−３であり、移動度は２０ｃｍ２／Ｖｓであった。ホール効果測定による移動度の７７〜３００Ｋまでの温度依存性から縮退半導体と判断した。
【００６３】
尚、Ｘ線回折測定（ＸＲＤ）、ホール測定の測定条件は下記の通りである。結果は表１−１に示す。
［Ｘ線回折測定（ＸＲＤ）］
・装置：（株）リガク製Ｕｌｔｉｍａ−ＩＩＩ
・Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
・２θ−θ反射法、連続スキャン（１．０°／分）
・サンプリング間隔：０．０２°
・スリット  ＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ
【００６４】
［電子キャリア密度とホール移動度（ｃｍ２／Ｖｓ）の測定］
東陽テクニカ製：Ｒｅｓｉ  Ｔｅｓｔ８３１０（ホール測定装置）
・測定条件
室温（２５℃）
０．５［Ｔ］
１０−４〜１０−１２Ａ
ＡＣ磁場ホール測定
【００６５】
［膜厚］
膜厚計：（株）小坂研究所  ＥＴ３０００
【００６６】
［比誘電率］
誘電率測定装置：アジレント・テクノロジー社製Ｅ４９８０Ａ型ＬＣＲメータ
【００６７】
［ＴＦＴの作製・評価］
図１及び図２に示すボトムゲート構造の電界効果型トランジスタを作製した。
スパッタリングターゲットを、スパッタ法の一つであるＲＦマグネトロンスパッタリング法の成膜装置に装着し、熱酸化膜（１００ｎｍ）付シリコン基板上に、膜厚が１５ｎｍのチャンネル層（半導体層）を成膜した。スパッタ条件は、上述の薄膜作製と同様とした。フォトリソグラフィにより半導体領域（いわゆる島）を構成した。
次に、半導体付き基板を、大気下２８０℃で１時間熱処理した。
リフトオフのために、フォトレジスト材料を塗布しフォトレジスト膜を形成後、ソース電極及びドレイン電極となる金属薄膜を成膜した。金属薄膜は、ＤＣスパッタリングでＴｉ／Ａｕ／Ｔｉの順に積層して成膜した。成膜後リフトオフでパターニングしてソース電極、ドレイン電極を形成した。
その後、金属薄膜付き基板を、再度大気下２８０℃で１時間熱処理して、Ｗ＝２０μｍ、Ｌ＝２０μｍのＳｉ基板をゲート電極としたボトムゲート構造の電界効果型トランジスタを製造した。
【００６８】
得られた電界効果型トランジスタについて、下記の評価を行った。結果は表１−１に示す。
（１）電界効果移動度（μ）、オンオフ比、オフ電流、Ｓ値、閾値電圧（Ｖｔｈ）
半導体パラメーターアナライザー（ケースレー４２００）を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で測定した。
【００６９】
（２）ヒステリシス
半導体パラメーターアナライザーを用い、昇電圧時の伝達曲線（Ｉ−Ｖ特性）と降電圧時の伝達曲線（Ｉ−Ｖ特性）を測定し、昇降時の電圧の差をΔＶｇとする。ΔＶｇの最大値が０．５Ｖ以下であるものを「少ない」、０．５Ｖを超え３Ｖ未満であるものを「ある」、３Ｖ以上であるものを「大きい」とした。
尚、図４は、昇電圧時及び降電圧時の伝達曲線（Ｉ−Ｖ特性）の例であり、（ａ）はヒステリシスの少ない例であり、（ｂ）はヒステリシスの大きい例を示す。
【００７０】
（３）閾値電圧のシフト（ストレス試験）
ストレス条件は、ゲート電圧２０Ｖで１０μＡの直流電圧を５０℃で１０５秒加えることとした。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。
【００７１】
（４）耐湿性
湿度８５％環境下に１２０時間放置し、閾値電圧のシフトを下記基準に従って評価した。
Ａ：変化量が０．５Ｖ未満
Ｂ：変化量が０．５Ｖ以上２Ｖ未満
Ｃ：変化量が２Ｖ以上５Ｖ未満
Ｄ：変化量が５Ｖ以上
【００７２】
実施例Ａ−３〜Ａ−１０、参考例Ａ−２及び比較例１〜５
ターゲット原子比、成膜条件、成膜方法及びＴＦＴ作製プロセスを表１−１〜１−３に示すように変更した以外は実施例Ａ−１と同様に薄膜作製及びＴＦＴ作製を行い、実施例Ａ−１と同様に特性評価を行った。得られた結果を表１−１〜１−３に示す。
【００７３】
表１−１〜１−３の結果から、電子キャリア密度ｎ（ｃｍ−３）が１０１８＜ｎ＜１０２０で、膜厚ｔ（ｎｍ）が１≦ｔ＜３０の酸化物薄膜をチャンネル層（半導体層）とする電界効果型トランジスタが高い電界効果移動度及び高いＴＦＴ信頼性を示すことが確認できた。
また、チャンネル層（半導体層）の電子キャリア密度ｎ（ｃｍ−３）を、安定して１０１８＜ｎ＜１０２０の範囲内とするには、
０．４５≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．７０
０．１０≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．５０
０．００＜Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）≦０．２５
とすることが効果的であることも確認できた。
【００７４】
［実施例Ｂ−１］
図１及び図２に示すボトムゲート構造の電界効果型トランジスタを作製した。
表１−２に示すターゲット原子を有するスパッタリングターゲットを、スパッタ法の一つであるＲＦマグネトロンスパッタリング法の成膜装置に装着し、熱酸化膜（１００ｎｍ）付シリコン基板上に、半導体層（膜厚１５ｎｍ）を成膜した。成膜は、表１−２に示すスパッタ条件で行った。フォトリソグラフィにより半導体領域（いわゆる島）を構成した。
次に、大気下２８０℃で１時間熱処理した。
【００７５】
リフトオフのために、フォトレジストを塗布しレジスト膜を形成後、ソース電極及びドレイン電極となる薄膜を成膜した。薄膜は、ＤＣスパッタリングでＴｉ／Ａｕ／Ｔｉの積層膜を成膜した。成膜後リフトオフでパターニングしてソース電極、ドレイン電極を形成した。
【００７６】
その後、再度大気下２８０℃で１時間熱処理して、Ｗ＝２０μｍ、Ｌ＝２０μｍのＳｉ基板をゲート電極としたボトムゲート構造電界効果型トランジスタを製造した。
次に、プラズマ化学気相成長装置（ＰＥＣＶＤ）にてＳｉＯｘ、ＳｉＮｘの順に成膜し、第一の保護層、第二の保護層を形成した。コンタクトホールを形成し、外部配線と接続した。
その後、大気下、２８０℃で１時間熱処理して、Ｗ＝２０μｍ、Ｌ＝２０μｍのボトムゲート構造電界効果型トランジスタを製造した。
【００７７】
得られたボトムゲート構造電界効果型トランジスタについて、実施例Ａ−１と同様に特性評価を行った。得られた結果を表１−２に示す。
【００７８】
［実施例Ｃ−１］
図３に示すボトムゲート構造のエッチストッパー（ＥＳ）型の電界効果型トランジスタを作製した。
ガラス基板上に、室温のＲＦスパッタリングでモリブデン金属を２００ｎｍ積層した後、ドライエッチングでパターニングし、ゲート電極を作製した。ゲート電極は、エッチング後に順テーパとなっていた。
次に、ゲート電極を作製した基板に、プラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＮｘ、ＳｉＯ２の順に成膜し、積層膜をゲート絶縁膜とした。
【００７９】
次に、スパッタリングターゲットを、スパッタ法の一つであるＲＦマグネトロンスパッタリング法の成膜装置に装着し、ゲート絶縁膜上にチャンネル層（半導体層）（膜厚１５ｎｍ）を成膜した。スパッタ条件は、表１−２に示す通りであった。
次に、２８０℃で１時間熱処理した。
次に、ＰＥＣＶＤにてＳｉＯｘを成膜し、薄膜を形成した。続けて、レジスト膜を成膜し、パターニングした。ドライエッチ（ＲＩＥ）で薄膜をパターニングして第一の保護層（エッチストッパー層）を形成した。
【００８０】
リフトオフのために、フォトレジストを塗布し、レジスト膜を形成後、ソース電極及びドレイン電極となる金属薄膜を成膜した。金属薄膜は、ＤＣスパッタリングでＴｉ／Ａｕ／Ｔｉの順に積層した。成膜後リフトオフでパターニングしてソース電極、ドレイン電極を形成した。
【００８１】
さらに、プラズマ化学気相成長装置（ＰＥＣＶＤ）にてＳｉＯ２を成膜し、第一の保護層とした。次いで、プラズマ化学気相成長装置（ＰＥＣＶＤ  ＳｉＮｘ：Ｈ）にてＳｉＮｘを成膜し第二の保護層とした。コンタクトホールを形成し、外部配線と接続した。
その後、大気下、２８０℃で１時間熱処理して、Ｗ＝２０μｍ、Ｌ＝２０μｍのボトムゲート構造エッチストッパー型電界効果型トランジスタを製造した。
【００８２】
得られたボトムゲート構造エッチストッパー型電界効果型トランジスタについて、実施例Ａ−１と同様に特性評価を行った。得られた結果を表１−２に示す。
【００８３】
［膜厚依存性の確認］
膜厚の違いによる効果を示すため、下記に示す条件以外は実施例Ａ−２と同様にしてＴＦＴを作製し評価した。
下記３種の膜組成からなるチャンネル層（半導体層）を有するＴＦＴにおける電界効果移動度μの膜厚依存性（グラフ（Ａ））、及び閾値電圧Ｖｔｈの膜厚依存性（グラフ（Ｂ））を図５に示す。
Ａ：Ｉｎ：Ｇａ：Ｚｎ＝４０：４０：２０
Ｂ：Ｉｎ：Ｇａ：Ｚｎ＝５０：１５：３５
Ｃ：Ｉｎ：Ｇａ：Ｚｎ＝８３：０：１７
【００８４】
図５の（Ａ）及び（Ｂ）のグラフから、膜組成がＩｎ：Ｇａ：Ｚｎ＝５０：１５：３５の組成で、チャンネル層（半導体層）の膜厚が１５ｎｍ付近の場合に、高い電界効果移動度μと絶対値が小さな閾値電圧（Ｖｔｈ）が両立していることが確認できる。
【００８５】
【表１−１】
0005604081.tif 000004
【００８６】
【表１−２】
0005604081.tif 000005
【００８７】
【表１−３】
0005604081.tif 000006
【産業上の利用可能性】
【００８８】
本発明の電界効果型トランジスタは、移動度が高く、信頼性が高く（ΔＶｔｈが小さく）、閾値電圧（Ｖｔｈ）の絶対値が小さいため、一般に、高速動作が必要な高周波増幅素子や集積回路用素子等に好適である。
本発明の電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いることができる。
本発明の電界効果型トランジスタは、ボトムゲート構造を採ることができるため、マスク枚数の削減等コストダウンが可能である。
【符号の説明】
【００８９】
１  チャンネルストッパー型薄膜トランジスタ
１０  基板（Ｓｉ基板）
１１  熱酸化膜
１２  ゲート電極
１４  ゲート絶縁膜
１６  チャンネル層（半導体層）
１８ａ  ソース電極
１８ｂ  ドレイン電極
２０  エッチングストッパー
【図４】
0005604081.tif 000007
【図５】
0005604081.tif 000008
【図１】
0005604081.tif 000009
【図２】
0005604081.tif 000010
【図３】
0005604081.tif 000011