(57)【特許請求の範囲】
【請求項１】
ゲート端子（１ａ）に印加される電圧に基づいて、ハイサイド側の端子となる第１端子（１ｂ）とローサイド側の端子となる第２端子（１ｃ）との間に流す電流を制御する半導体スイッチング素子にて構成されるパワー半導体素子（１）と、
前記パワー半導体素子（１）の前記ゲート端子（１ａ）に印加する電圧を制御するゲート駆動回路（４）とを有してなるパワー半導体素子の駆動回路であって、
前記第１端子（１ｂ）から所定距離離間した位置に配置され、サージ発生によって前記第１端子（１ｂ）の電圧が上昇して絶縁破壊電圧に達したときに、前記第１端子（１ｂ）との間において放電を発生させる放電端子（５、４０）と、
前記第１端子（１ｂ）と前記放電端子（５）との間の放電現象に基づいて、前記パワー半導体素子（１）のゲートを充電して該パワー半導体素子（１）をオンさせ、前記第１端子（１ｂ）と前記第２端子（１ｃ）との間に電流を流すことで前記第１端子（１ｂ）の電圧を低下させるゲート充電回路（６、１０、１４）とを備え、
前記放電端子は、前記ゲート駆動回路（４）に備えられたゲート制御端子（５）であり、
前記ゲート充電回路は、前記ゲート駆動回路（４）に備えられ、前記サージ発生によって前記ゲート制御端子（５）にサージ電圧が印加されると前記ゲート端子（１ａ）に対して所定電圧を印加した状態を所定期間中保持し、前記パワー半導体素子（１）をオンさせる電圧保持回路（１０）を有していることを特徴とするパワー半導体素子の駆動回路。
【請求項２】
前記放電端子は、ゲート制御端子（５）であり、
前記ゲート充電回路は、前記ゲート制御端子（５）と前記パワー半導体素子（１）の前記ゲート端子（１ａ）との間に備えられる抵抗（６）であり、
前記サージ発生によって前記ゲート制御端子（５）に印加されたサージ電圧が前記抵抗（６）を介して前記ゲート端子（１ａ）に印加されることにより、前記パワー半導体素子（１）のゲートを充電することを特徴とする請求項１に記載のパワー半導体素子の駆動回路。
【請求項３】
ゲート端子（１ａ）に印加される電圧に基づいて、ハイサイド側の端子となる第１端子（１ｂ）とローサイド側の端子となる第２端子（１ｃ）との間に流す電流を制御する半導体スイッチング素子にて構成されるパワー半導体素子（１）と、
前記パワー半導体素子（１）の前記ゲート端子（１ａ）に印加する電圧を制御するゲート駆動回路（４）とを有してなるパワー半導体素子の駆動回路であって、
前記第１端子（１ｂ）から所定距離離間した位置に配置され、サージ発生によって前記第１端子（１ｂ）の電圧が上昇して絶縁破壊電圧に達したときに、前記第１端子（１ｂ）との間において放電を発生させる放電端子（５、４０）と、
前記第１端子（１ｂ）と前記放電端子（５）との間の放電現象に基づいて、前記パワー半導体素子（１）のゲートを充電して該パワー半導体素子（１）をオンさせ、前記第１端子（１ｂ）と前記第２端子（１ｃ）との間に電流を流すことで前記第１端子（１ｂ）の電圧を低下させるゲート充電回路（６、１０、１４）とを備え、
前記放電端子は、前記第２端子（１ｃ）に接続される接続端子（４０）であり、
前記第２端子（１ｃ）と前記接続端子（４０）との間には分圧抵抗（４１、４２）が備えられていると共に、該分圧抵抗（４１、４２）で分圧された電圧が前記ゲート駆動回路（４）に備えられたゲート制御端子（５）に入力されており、
前記ゲート充電回路は、前記サージ発生によって前記ゲート制御端子（５）に前記分圧抵抗（４１、４２）で分圧された電圧が印加されると前記ゲート端子（１ａ）に対して所定電圧を印加した状態を所定期間中保持し、前記パワー半導体素子（１）をオンさせる電圧保持回路（１０）を有していることを特徴とするパワー半導体素子の駆動回路。
【請求項４】
前記パワー半導体素子（１）をフルオンさせるよりも小さな電圧を発生させる補助電源（１５）を備え、
前記ゲート充電回路は、前記電圧保持回路（１０）にて前記所定期間中オンされるスイッチ（１４）を有し、前記スイッチ（１４）がオンされると、前記所定電圧として前記ゲート端子（１ａ）に対して前記補助電源（１５）が発生させる補助電源電圧（Ｖａ）を印加することを特徴とする請求項１ないし３のいずれか１つに記載のパワー半導体素子の駆動回路。
【請求項５】
請求項１ないし４のいずれか１つに記載のパワー半導体素子の駆動回路が適用されるフルブリッジ回路であって、
前記パワー半導体素子（１）を二つ直列接続した回路を二つ備え、該二つのパワー半導体素子（１）を直列接続した二つの回路のうち、一方の回路における前記二つのパワー半導体素子（１）の間と、他方の回路における前記二つのパワー半導体素子（１）の間に、負荷（２）を接続することで、該負荷（２）に対して交流電圧を印加して駆動を行うフルブリッジ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷への電流供給のスイッチングを行うパワー半導体素子（半導体スイッチング素子）の駆動回路に関するものである。
【背景技術】
【０００２】
パワー半導体素子では、スイッチングにおけるターンオフ時に、Ｌ負荷やノイズなどによりパワー半導体素子のドレイン−ソース間に耐圧以上のサージ電圧（過電圧）が発生し、パワー半導体素子の破壊を招くことがある。一方、現在のパワー半導体素子は、一般的にはシリコン（Ｓｉ）を材料として製造されており、パワー半導体素子の耐圧はＳｉの材料限界に到達しつつある。そのため、窒化ガリウム（ＧａＮ）に代表されるワイドギャップ半導体素子の利用が検討されており、低オン抵抗、高耐圧を実現するパワー半導体素子としてＧａＮ半導体素子が期待されている。
【０００３】
ところが、ＧａＮ半導体素子では、従来のＳｉ半導体素子（例えば、ＭＯＳＦＥＴやＩＧＢＴなどの素子）では実施されている耐量対策が実施されておらず、単体では全くサージ負荷耐量がない。このことは実験でも確認されている。このため、車載用として適用するのに不可欠なサージ耐量を確保するために外付け回路などを備えるといった対策が必要になってしまう。
【０００４】
一方、サージ耐量の向上が図れるパワー半導体素子として、特許文献１に示されるものがある。図１１は、このパワー半導体素子の駆動回路を示している。この図に示すように、パワー半導体素子１００におけるゲート−ソース間に備えられたゲート保護用のツェナーダイオード１０１以外にパワー半導体素子１００のドレイン−ゲート間にクランプ用のツェナーダイオード１０２を配置した構造としている。これにより、ドレインにサージ電圧が印加されたときにツェナーダイオード１０２をブレークダウンさせることでサージを吸収している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−０７７５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載の駆動回路では、パワー半導体素子のターンオフ時、ドレイン−ソース間のサージ電圧がツェナー電圧を超えると、ドレイン−ゲート間が導通し、ゲート電圧を持ち上げる。これにより、サージ電圧をツェナー電圧＋パワー半導体素子の閾値電圧に制御する。
【０００７】
しかしながら、大電力システムになるほど、ツェナーダイオードの電圧定格が大きくなるため、回路の大型化が問題となり、コスト高にもなる。
【０００８】
また、上記したＧａＮ半導体素子は、素子容量が小さく、寄生容量の影響を従来の半導体装置より受け易い。このため、ゲートへの寄生容量付加は、高速スイッチング性能を低下させることになる。
【０００９】
本発明は上記点に鑑みて、高速スイッチング性能を低下させることなく、パワー半導体素子のサージ耐量向上と過電圧保護を図ることができるパワー半導体素子の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、第１端子（１ｂ）から所定距離離間した位置に配置され、サージ発生によって第１端子（１ｂ）の電圧が上昇して絶縁破壊電圧に達したときに、第１端子（１ｂ）との間において放電を発生させる放電端子（５、４０）と、第１端子（１ｂ）と放電端子（５）との間の放電現象に基づいて、パワー半導体素子（１）のゲートを充電して該パワー半導体素子（１）をオンさせ、第１端子（１ｂ）と第２端子（１ｃ）との間に電流を流すことで第１端子（１ｂ）の電圧を低下させるゲート充電回路（６、１０、１４）とを備えていることを特徴としている。
【００１１】
このように、第１端子（１ｂ）から所定距離離間した位置に放電端子（５、４０）を備え、サージ発生時に第１端子（１ｂ）と放電端子（５、４０）との間に放電が起こるようにしている。そして、この放電現象に伴って放電端子（５、４０）にサージ電圧が印加されることで、パワー半導体素子（１）のゲートを充電し、パワー半導体素子（１）をオンさせることでサージエネルギーが吸収されるようにしている。これにより、第１端子（１ｂ）に印加されるサージ電圧を抑制することが可能となり、パワー半導体素子（１）が破壊に至ることを抑制することが可能となる。したがって、パワー半導体素子（１）のサージ耐量向上が図れると共に第１端子（１ｂ）に過電圧が印加されることが抑制でき、過電圧保護を図ることが可能となる。
【００１２】
さらに、このような構成であれば、パワー半導体素子（１）のゲートへの寄生容量付加は小さいため、高速スイッチング性能を低下させることもない。よって、高速スイッチング性能を低下させることなく、パワー半導体素子の耐圧向上と過電圧保護を図ることができるパワー半導体素子（１）の駆動回路とすることが可能となる。
【００１４】
また、請求項１に記載の発明では、放電端子をゲート駆動回路（４）に備えられたゲート制御端子（５）とし、ゲート充電回路として、ゲート駆動回路（４）に備えられ、サージ発生によってゲート制御端子（５）にサージ電圧が印加されるとゲート端子（１ａ）に対して所定電圧を印加した状態を所定期間中保持し、パワー半導体素子（１）をオンさせる電圧保持回路（１０）を有していることを特徴としている。
【００１５】
このように、電圧保持回路（１０）により、サージエネルギーを消費する期間中にパワー半導体素子（１）のゲート端子（１ａ）に所定電圧が印加されるようにし、この期間中にサージエネルギーを消費することができる。したがって、放電の発生回数を低減できるため、ノイズの問題を抑制できる。
例えば、請求項２に記載したように、放電端子をゲート制御端子（５）とし、ゲート充電回路として、ゲート制御端子（５）とパワー半導体素子（１）のゲート端子（１ａ）との間に抵抗（６）を備え、サージ発生によってゲート制御端子（５）に印加されたサージ電圧が抵抗（６）を介してゲート端子（１ａ）に印加されるようにすることで、パワー半導体素子（１）のゲートを充電することができる。
【００１６】
請求項３に記載の発明では、放電端子は、第２端子（１ｃ）に接続される接続端子（４０）であり、第２端子（１ｃ）と接続端子（４０）との間には分圧抵抗（４１、４２）が備えられていると共に、該分圧抵抗（４１、４２）で分圧された電圧がゲート駆動回路（４）に備えられたゲート制御端子（５）に入力されており、ゲート充電回路は、サージ発生によってゲート制御端子（５）に分圧抵抗（４１、４２）で分圧された電圧が印加されるとゲート端子（１ａ）に対して所定電圧を印加した状態を所定期間中保持し、パワー半導体素子（１）をオンさせる電圧保持回路（１０）を有していることを特徴としている。
【００１７】
このように、第１端子（１ｂ）と第２端子（１ｃ）に接続される接続端子（４０）との間の放電現象に基づいて、第１端子（１ｂ）のサージ電圧の抑制およびサージエネルギーを吸収するようにしても、請求項３に記載の効果を得ることができる。
【００１８】
請求項４に記載の発明では、パワー半導体素子（１）をフルオンさせるよりも小さな電圧を発生させる補助電源（１５）を備え、ゲート充電回路は、電圧保持回路（１０）にて所定期間中オンされるスイッチ（１４）を有し、スイッチ（１４）がオンされると、所定電圧としてゲート端子（１ａ）に対して補助電源（１５）が発生させる補助電源電圧（Ｖａ）を印加することを特徴としている。
【００１９】
このように、パワー半導体素子（１）をフルオンさせるよりも小さな電圧をゲート端子（１ａ）に印加することで、パワー半導体素子（１）をフルオンする場合と比較して、第１端子（１ｂ）と第２端子（１ｃ）の間に流す電流を制限したオン状態となるようにしている。このため、パワー半導体素子（１）をフルオンする場合と比較して、サージエネルギーを消費する時間がより短時間となるようにすることが可能となる。
【００２０】
以上説明した請求項１ないし４に記載のパワー半導体素子の駆動回路は、例えば、請求項５に記載したように、パワー半導体素子（１）を二つ直列接続した回路を二つ備え、該二つのパワー半導体素子（１）を直列接続した二つの回路のうち、一方の回路における二つのパワー半導体素子（１）の間と、他方の回路における二つのパワー半導体素子（１）の間に、負荷（２）を接続することで、該負荷（２）に対して交流電圧を印加して駆動を行うフルブリッジ回路に適用できる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態にかかるパワー半導体素子の駆動回路を示した回路図である。
【図２】図１に示すパワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。
【図３】本発明の第２実施形態にかかるパワー半導体素子の駆動回路を示した回路図である。
【図４】図３に示すパワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。
【図５】本発明の第３実施形態にかかるパワー半導体素子の駆動回路を示した回路図である。
【図６】図５に示すパワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。
【図７】本発明の第４実施形態にかかるパワー半導体素子１の駆動回路を適用したフルブリッジ回路である。
【図８】図７に示すフルブリッジ回路でのターンオフ時の基本動作を示したタイミングチャートである。
【図９】本発明の第５実施形態にかかるパワー半導体素子の駆動回路を示した回路図である。
【図１０】図９に示すパワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。
【図１１】パワー半導体素子の駆動回路を示した図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２４】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるパワー半導体素子の駆動回路を示した回路図である。以下、この図を参照して本実施形態にかかるパワー半導体素子の駆動回路について説明する。
【００２５】
この図に示すように、半導体スイッチング素子にて構成されるパワー半導体素子１の制御端子１ａの電圧を制御することによって、パワー半導体素子１のハイサイド側の端子となる第１端子１ｂとローサイド側の端子となる第２端子１ｃとの間に流す電流を制御する。これにより、パワー半導体素子１の第１端子１ｂに接続される負荷２に対して流す電流を制御する。なお、ここでは負荷２がパワー半導体素子１における第１端子１ｂに接続される場合について説明するが、第２端子１ｃに接続されていてもよい。また、本実施形態ではパワー半導体素子１をＭＯＳＦＥＴとした場合について説明するが、ＩＧＢＴ、サイリスタ、ＧＴＯ（ゲートターンオフ）サイリスタなどの他の半導体スイッチング素子によって構成されていても良い。パワー半導体素子１をＭＯＳＦＥＴとする場合、制御端子はゲート端子、第１端子１ｂはドレイン端子、第２端子１ｃはソース端子となる。以下、制御端子１ａをゲート端子、第１端子１ｂをドレイン端子、第２端子１ｃをソース端子として説明する。
【００２６】
パワー半導体素子１のゲート端子１ａの電圧（以下、ゲート端子電圧という）は、ゲート抵抗３を介してゲート駆動回路４によって制御され、このゲート端子電圧が制御されることで、パワー半導体素子１がオンオフされる。ゲート駆動回路４は、例えば外部の制御装置から入力されるゲート信号に基づいてゲート端子電圧を制御している。
【００２７】
ドレイン端子１ｂから所定距離離間した位置には、放電端子となるゲート制御端子５が備えられている。ドレイン端子１ｂとゲート制御端子５との間は絶縁されており、例えば真空状態とされたり、空気もしくは所望のガスが介在した状態とされている。ドレイン端子１ｂとゲート制御端子５との間を真空状態としたり、これらの間に所望のガスを介在させる場合には、パワー半導体素子１の駆動回路全体、もしくは少なくともドレイン端子１ｂとゲート制御端子５との間を図示しないケースで密閉し、ケース内を真空状態もしくは所望のガスで充填させるようにしている。
【００２８】
また、ゲート抵抗３とゲート端子１ａとの接続配線とゲート制御端子５との間、つまりゲート制御端子５とゲート端子１ａとの間には、ゲート充電回路を構成するための抵抗６が備えられている。さらに、ゲート端子１ａと基準電位点、つまりソース端子１ｃと等電位とされる点（本実施形態の場合はＧＮＤ電位点）との間にはツェナーダイオード７が備えられ、ゲート−ソース間電圧がツェナー電圧以上に上昇しないようにされている。
【００２９】
このように構成されたパワー半導体素子１の駆動回路は、例えば抵抗６やツェナーダイオード７を外付け部品として構成し、ゲート抵抗３やゲート駆動回路４等をＩＣ内に作り込んでいるが、これらすべてをＩＣ内に作り込んでも良いし、必要に応じて外付け部品としても良い。
【００３０】
続いて、本実施形態にかかるパワー半導体素子１の駆動回路を用いた場合の動作について説明する。図２は、パワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、ターンオン時などの動作については従来と同様であるため、ここではターンオフ時の基本動作についてのみ説明する。
【００３１】
まず、時点Ｔ０では、ゲート駆動回路４によってゲート端子電圧が閾値電圧以上とされていてパワー半導体素子１がオンさせられている。この状態から、時点Ｔ１に示すようにゲート端子電圧が０とされることでパワー半導体素子１がオフさせられる。
【００３２】
このターンオフ時に、Ｌ負荷やノイズなどによってパワー半導体素子１のドレイン−ソース間にサージ電圧が発生することになる。このとき、何ら対策を取らなかった場合には、図２中において太破線で示したように、サージ電圧がドレイン端子電圧が電源電圧Ｖｃｃよりも高くなって更に絶縁破壊電圧を超えて上昇し、パワー半導体素子１の耐圧以上の電圧まで上昇して、パワー半導体素子１の破壊を招くことになる。
【００３３】
しかしながら、本実施形態にかかるパワー半導体素子１の駆動回路では、ドレイン端子１ｂから所定距離の位置にゲート制御端子５を配置し、これらの間を絶縁状態としている。このため、ドレイン端子１ｂとゲート制御端子５との間が絶縁破壊電圧に達したときに、放電現象により、ゲート制御端子５にサージ電圧が印加され、このサージ電圧が抵抗６を介してパワー半導体素子１のゲートに印加され、ゲートを充電する。これにより、時点Ｔ２においてパワー半導体素子１が瞬間的にオンし、ドレイン端子電圧が減少すると共に、この間に、サージ電圧に基づくエネルギー（以下、サージエネルギーという）がパワー半導体素子１のオン抵抗によって消費される。
【００３４】
その後、サージエネルギーの吸収に伴ってパワー半導体素子１のゲート電圧が閾値電圧まで低下すると、再びドレイン端子電圧が上昇する。したがって、時点Ｔ３でドレイン端子１ｂとゲート制御端子５との間が絶縁破壊電圧に達したときに、再び放電現象により、ゲート制御端子５に電圧が発生し、この電圧が抵抗６を介してパワー半導体素子１のゲートを充電する。このような動作がサージエネルギーが無くなるまで繰り返され、これによりドレイン端子１ｂに印加されるサージ電圧を抑制することが可能となる。
【００３５】
なお、絶縁破壊電圧［ｋＶ］は、パッシェンの法則により、例えば次式によって定義される。ここで、下記の数式中の３［ｋＶ］は大気中を想定したときの値であり、ドレイン端子１ｂとゲート制御端子５との間が真空状態とされていたり、これらの間に所望のガスが介在させられる場合には、それに応じた値となる。また、端子間距離とは、ドレイン端子１ｂとゲート制御端子５との間の距離を示している。
【００３６】
（数１）  絶縁破壊電圧［ｋＶ］＝３［ｋＶ］×端子間距離［ｍｍ］
この式に基づいて、ドレイン端子１ｂとゲート制御端子５との間の距離を調整することにより、絶縁破壊電圧がパワー半導体素子１の耐圧よりも小さくなるように選択している。これにより、パワー半導体素子１のドレイン−ソース間に発生させられるサージ電圧が絶縁破壊電圧に抑制され、パワー半導体素子１の耐圧より小さくされるため、サージ電圧によってパワー半導体素子１が破壊に至ることを抑制することが可能となる。
【００３７】
以上説明したように、本実施形態にかかるパワー半導体素子１の駆動回路では、ドレイン端子１ｂから所定距離離間した位置にゲート制御端子５を備え、サージ発生時にドレイン端子１ｂとゲート制御端子５との間に放電が起こるようにしている。そして、この放電現象に伴ってゲート制御端子５にサージ電圧が印加されることで、パワー半導体素子１のゲートを充電し、パワー半導体素子１をオンさせることでサージエネルギーが吸収されるようにしている。これにより、ドレイン端子１ｂに印加されるサージ電圧を抑制することが可能となり、パワー半導体素子１が破壊に至ることを抑制することが可能となる。したがって、パワー半導体素子１のサージ耐量向上が図れると共にドレイン端子１ｂに過電圧が印加されることが抑制でき、過電圧保護を図ることが可能となる。
【００３８】
さらに、このような構成であれば、パワー半導体素子１のゲートへの寄生容量付加は小さいため、高速スイッチング性能を低下させることもない。よって、高速スイッチング性能を低下させることなく、パワー半導体素子の耐圧向上と過電圧保護を図ることができるパワー半導体素子１の駆動回路とすることが可能となる。
【００３９】
なお、このような構成のパワー半導体素子１の駆動回路では、ドレイン端子１ｂとゲート制御端子５との間で放電が生じることから、他の素子などへの影響を無くせるように、ドレイン端子１ｂとゲート制御端子５だけを他の素子から隔離した場所で露出させるようにすると好ましい。
【００４０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート制御端子５の配置場所およびゲート駆動回路４の構成などを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４１】
図３は、本実施形態にかかるパワー半導体素子１の駆動回路の回路図である。この図に示すように、本実施形態では、ゲート制御端子５をゲート駆動回路４に備えると共に、ゲート駆動回路４内に電圧保持回路１０と論理回路１１および３つのスイッチ１２〜１４を備え、さらにゲート駆動回路４に接続された補助電源１５を備えている。本実施形態では、これらのうちの電圧保持回路１０やスイッチ１３および補助電源１５などによってゲート充電回路が構成されている。なお、第１実施形態で備えていた抵抗６およびツェナーダイオード７については無くしてある。
【００４２】
電圧保持回路１０には、ゲート制御端子５の電圧が印加されるようになっており、サージ発生時にドレイン端子１ｂとゲート制御端子５との間に放電が起こったときに、サージ電圧が印加される。この電圧保持回路１０は、サージ電圧が印加されたときに、サージエネルギーの消費に掛かる時間以上に設定された所定期間中、その旨を示す信号としてハイレベルを出力し、パワー半導体素子１のゲート端子電圧を後述するサージエネルギー吸収用の電圧に制御する。つまり、電圧保持回路１０は、ゲート制御端子５に印加されるサージ電圧を信号源として扱い、サージ電圧が印加されたときにパワー半導体素子１のゲート端子電圧を制御している。
【００４３】
論理回路１１は、ゲート信号および電圧保持回路１０の出力に基づいて、３つのスイッチ１２〜１４のいずれか１つを所望のタイミングでオンさせるようにするものである。具体的には、論理回路１１は、ＮＯＴ回路１１ａ、ＮＯＲ回路１１ｂおよびＮＡＮＤ回路１１ｃを有した構成とされている。ＮＯＴ回路１１ａは、第１スイッチ１２と第２スイッチ１３とに対して反転させた信号を入力するためのものであり、第１スイッチ１２にはゲート信号が入力され、第２スイッチ１２にはＮＯＴ回路１１ａによってゲート信号を反転した信号が入力されるようにしている。ＮＯＲ回路１１ｂは、ゲート信号（具体的にはゲート信号を反転した信号）だけでなく電圧保持回路１０の出力でも第２スイッチ１３をオンさせられるようにするものであり、ＮＯＴ回路１１ａの出力および電圧保持回路１０の出力を入力してそれらに応じて第２スイッチ１３を制御する。ＮＡＮＤ回路１１ｃは、ゲート信号と電圧保持回路１０の出力に基づいて第３スイッチ１４を制御する。
【００４４】
第１〜第３スイッチ１２〜１４は、パワー半導体素子１のゲート端子電圧を制御するスイッチである。第１、第２スイッチ１２、１３は、基本的には、パワー半導体素子１のオンオフを制御するためのスイッチとして用いられる。具体的には、第１スイッチ１２がオンで第２スイッチ１３がオフのときにはゲート端子電圧を電源電圧Ｖｃｃとし、第１スイッチ１２がオフで第２スイッチ１３がオンのときにはゲート端子電圧をＧＮＤ電位とする。第３スイッチ１４は、パワー半導体素子１のゲート端子電圧をサージエネルギー吸収用の電圧、具体的にはパワー半導体素子１の閾値電圧の近傍の電圧であって、閾値電圧よりも大きく、かつ、パワー半導体素子１がフルオンするときの電圧よりも小さな電圧にするスイッチとして用いられる。
【００４５】
補助電源１５は、サージエネルギー吸収用の電圧に相当する補助電源電圧Ｖａを生成するものであり、第３スイッチ１４がオンされたときにパワー半導体素子１のゲート端子１ａに対して補助電源電圧Ｖａを印加する。
【００４６】
以上のようにして、本実施形態にかかるパワー半導体素子１の駆動回路が構成されている。続いて、本実施形態にかかるパワー半導体素子１の駆動回路を用いた場合の動作について説明する。図４は、パワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。
【００４７】
まず、時点Ｔ０では、ゲート信号に基づいて第１スイッチ１２がオンされ第２スイッチ１３がオフされていることでパワー半導体素子１のゲート端子電圧が電源電圧Ｖｃｃとされ、パワー半導体素子１がオンさせられている。このときには、ゲート制御端子５には電圧が印加されていないため、電圧保持回路１０の出力はローレベルとなり、ＮＡＮＤ回路１１ｃの出力もローレベルとなるため、第３スイッチ１４はオフになっている。
【００４８】
この状態から、時点Ｔ１に示すように、ターンオフ時にゲート信号がローレベルからハイレベルに切り替えられると、第１スイッチ１２がオフ、第２スイッチ１３がオンされ、ゲート端子電圧が０になることでパワー半導体素子１がオフさせられる。このターンオフ時に、パワー半導体素子１のドレイン−ソース間にサージ電圧が発生し、時点Ｔ２でドレイン端子１ｂとゲート制御端子５との間が絶縁破壊電圧に達すると、放電現象により、ゲート制御端子５にサージ電圧が印加される。これが電圧保持回路１０に入力され、電圧保持回路１０の出力が所定期間中ハイレベルに切り替わる。
【００４９】
これにより、ＮＡＮＤ回路１１ｃの出力もハイレベルに切り替わり、論理回路１１での遅延時間を経た時点Ｔ３で第３スイッチ１４がオンされると共に、ＮＯＲ回路１１ｂの出力がハイレベルとなって第２スイッチ１３がオフされるため、第３スイッチ１４を介してパワー半導体素子１のゲート端子１ａに補助電源１５が発生させる補助電源電圧Ｖａが印加され、パワー半導体素子１のゲートが充電される。したがって、パワー半導体素子１がオンしてドレイン端子電圧が減少すると共に、この間に、サージエネルギーがパワー半導体素子１のオン抵抗によって消費される。
【００５０】
このとき、パワー半導体素子１のゲート端子１ａに印加される電圧を補助電源電圧Ｖａ、つまり閾値近傍の電圧であってパワー半導体素子１がフルオンするときの電圧よりも小さな電圧としている。このため、パワー半導体素子１がフルオンよりもチャネルが狭くなり、抵抗成分が大きくなってドレイン−ソース間に流す電流を制限したオン状態（例えばハーフオン状態）となる。したがって、パワー半導体素子１をフルオンする場合よりもサージエネルギーを消費し易くすることが可能となり、より短時間でサージエネルギーを消費することができる。
【００５１】
この後、サージエネルギーの消費に必要な時間が経過した後の時点Ｔ４で電圧保持回路１０の出力がローレベルに戻り、ＮＡＮＤ回路１１ｃの出力がローレベルになって第３スイッチ１４がオフに戻ると共に、ＮＯＲ回路１１ｂの出力がローレベルになって第２スイッチ１４がオンに戻ると、パワー半導体素子１のゲート端子１ａの電圧が０となる。これにより、パワー半導体素子１がオフとなる。このようにして、ターンオフ時にドレイン端子１ｂに印加されるサージ電圧を抑制することが可能となる。
【００５２】
以上説明したように、本実施形態では、ゲート制御端子５をゲート駆動回路４に備えると共に、ゲート駆動回路４内に電圧保持回路１０を備え、電圧保持回路１０によってサージエネルギーが消費されるまでパワー半導体素子１をオンしている。このような構成としても第１実施形態と同様の効果を得ることができる。
【００５３】
また、第１実施形態の構成の場合には、繰り返し放電が発生することによってサージエネルギーを吸収させることから、ノイズの問題が発生し得るが、本実施形態によれば放電の発生回数を低減できるため、ノイズの問題を抑制できる。
【００５４】
さらに、本実施形態の場合、電圧保持回路１０により、サージエネルギーを消費する期間中にパワー半導体素子１のゲート端子１ａに補助電源電圧Ｖａが印加されるようにしている。つまり、パワー半導体素子１をフルオンするのではなく、ドレイン−ソース間に流す電流を制限したオン状態となるようにしている。このため、パワー半導体素子１をフルオンする場合と比較して、サージエネルギーを消費する時間がより短時間となるようにすることが可能となる。
【００５５】
なお、本実施形態のように、論理回路１１を用いて第１〜第３スイッチ１２〜１４を制御する場合、電圧保持回路１０の出力がハイレベルに切り替わってから論理回路１１に発生する遅延時間分、第２スイッチ１３および第３スイッチ１４の切替えが遅くなる。このため、その遅延時間分、ドレイン端子１ｂのサージ電圧が絶縁破壊電圧よりも大きくなるが、遅延時間は短く、パワー半導体素子１の耐圧を超えないため、パワー半導体素子１が破壊に至らないようにできる。
【００５６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態と第２実施形態とを組み合わせたものであり、基本構造については第１、第２実施形態と同様であるため、主に第１、第２実施形態と異なる部分について説明する。
【００５７】
図５は、本実施形態にかかるパワー半導体素子１の駆動回路の回路図である。この図に示すように、本実施形態では、第１実施形態のようなゲート制御端子５や抵抗６およびツェナーダイオード７を備えつつ、ゲート駆動回路４に対してもゲート制御端子５を備えると共に、電圧保持回路１０と論理回路１１と第１〜第３スイッチ１２〜１４および補助電源１５を備えた構成としている。なお、ここでは抵抗６に接続されたゲート制御端子５と、ゲート駆動回路４に備えたゲート制御端子５を配線で繋いだ別々の構成として記載してあるが、同じものであっても良い。
【００５８】
上記第２実施形態のような構成の場合、パワー半導体素子１のゲート端子１ａを補助電源電圧Ｖａ、つまり閾値電圧の近傍に制御でき、サージエネルギーを短時間で消費させることが可能になるが、サージ電圧が発生した際、論理回路１１の遅延が発生する。このため、パワー半導体素子１のゲートへの充電動作が遅くなり、ゲートが十分にバイアスされず、サージ電圧抑制の効果が低減する可能性がある。
【００５９】
これに対して、本実施形態のように、第１実施形態と第２実施形態を組み合わせれば、第１実施形態の構成によって高速にゲートを充電しつつ、第２実施形態の構成によってより早くサージエネルギーを消費させることが可能になる。
【００６０】
図６は、パワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。
【００６１】
まず、時点Ｔ０では、ゲート信号に基づいて第１スイッチ１２がオンされ第２スイッチ１３がオフされていることでパワー半導体素子１のゲート端子電圧が電源電圧Ｖｃｃとされ、パワー半導体素子１がオンさせられている。このときには、ゲート制御端子５には電圧が印加されていないため、電圧保持回路１０の出力はローレベルとなり、ＮＡＮＤ回路１１ｃの出力もローレベルとなるため、第３スイッチ１４はオフになっている。
【００６２】
この状態から、時点Ｔ１に示すように、ターンオフ時にゲート信号がローレベルからハイレベルに切り替えられると、第１スイッチ１２がオフ、第２スイッチ１３がオンされ、ゲート端子電圧が０になることでパワー半導体素子１がオフさせられる。このターンオフ時に、パワー半導体素子１のドレイン−ソース間にサージ電圧が発生し、時点Ｔ２でドレイン端子１ｂとゲート制御端子５との間が絶縁破壊電圧に達すると、放電現象により、ゲート制御端子５にサージ電圧が印加される。これにより、パワー半導体素子１が瞬間的にオンし、ドレイン端子電圧が減少すると共に、この間に、サージエネルギーがパワー半導体素子１のオン抵抗によって消費される。
【００６３】
また、ゲート制御端子５にサージ電圧が印加されると、これが電圧保持回路１０にも入力され、電圧保持回路１０の出力が所定期間中ハイレベルに切り替わる。
【００６４】
このため、ゲート電圧が閾値以下に低下することで再びドレイン端子が上昇しても、その間に、論理回路１１の遅延時間が経過し、第２実施形態で説明したように、第３スイッチ１４がオンされると共に第２スイッチ１３がオフされる。したがって、パワー半導体素子１のゲート端子１ａに補助電源１５が発生させる補助電源電圧Ｖａが印加され、パワー半導体素子１のゲートが充電される。これにより、パワー半導体素子１がオンしてドレイン端子電圧を減少させられ、かつ、短時間にサージエネルギーがパワー半導体素子１のオン抵抗によって消費される。この後の動作は、第２実施形態と同様である。
【００６５】
以上説明したように、第１実施形態と第２実施形態を組み合わせることにより、第１実施形態の構成によって高速にゲートを充電しつつ、第２実施形態の構成によってより早くサージエネルギーを消費させることが可能になる。また、第１実施形態の構成の場合には、繰り返し放電が発生することによってサージエネルギーを吸収させることから、ノイズの問題が発生し得るが、本実施形態によれば、放電の発生回数を低減できるため、ノイズの問題を抑制できる。さらに、論理回路１１の遅延時間経過前からサージ電圧抑制効果を得ることが可能になる。
【００６６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第１〜第３実施形態に示すパワー半導体素子１の駆動回路の適用例について説明する。なお、ここでは第１実施形態で示したパワー半導体素子１の駆動回路の適用例にして説明するが、第２、第３実施形態についても適用可能である。
【００６７】
図７は、本実施形態にかかるパワー半導体素子１の駆動回路を適用したフルブリッジ回路である。例えば、ＤＣ−ＤＣコンバータやＰＷＭコンバータなどのシステムに対して本実施形態で説明するフルブリッジ回路を適用することができる。
【００６８】
図７に示すように、パワー半導体素子１の駆動回路を４つ、フルブリッジ状に配置した回路構成、つまり電源３０の正極と負極の間に二つのパワー半導体素子１を直列接続した回路を二つ備え、各回路における二つのパワー半導体素子１の接続部位（中点）同士の間に負荷２を接続した回路構成としている。このように、例えばパワー半導体素子１の駆動回路をフルブリッジ回路に適用することができる。
【００６９】
図８は、図７に示すフルブリッジ回路でのターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。なお、図７中に示したように、二つのパワー半導体素子１を直列接続した二つの回路のうち、一方の回路におけるハイサイド側のパワー半導体素子１をＳＷ１、そのドレイン−ソース間電圧をＶＤＳ１で表し、ローサイド側のパワー半導体素子１をＳＷ２、そのドレイン−ソース間電圧をＶＤＳ２で表す。また、二つのパワー半導体素子１を直列接続した二つの回路のうち、他方の回路におけるハイサイド側のパワー半導体素子１をＳＷ３、そのドレイン−ソース間電圧をＶＤＳ３で表し、ローサイド側のパワー半導体素子１をＳＷ４、そのドレイン−ソース間電圧をＶＤＳ４で表す。また、パワー半導体素子ＳＷ１〜ＳＷ４のゲート端子１ａをそれぞれＧ１〜Ｇ４、ゲート制御端子５をＧ’１〜Ｇ’４で表す。
【００７０】
フルブリッジ回路では、パワー半導体素子ＳＷ１、ＳＷ４が同期して動き、パワー半導体素子ＳＷ２、ＳＷ３が同期して動く。そして、パワー半導体素子ＳＷ１、ＳＷ４の組とパワー半導体素子ＳＷ２、ＳＷ３の組が交互にオンオフすることによって負荷２に対して交流電圧を印加して負荷２を駆動しているが、電源短絡防止のために、両方の組が共にオフになるデッドタイムを設けている。なお、図７中において、負荷２中に示した符号２ａ、２ｂは、負荷２のインダクタンス成分とリアクタンス成分を表している。
【００７１】
まず、パワー半導体素子ＳＷ１、４のターンオフ後に、パワー半導体素子ＳＷ１、ＳＷ４のドレイン端子電圧（ＶＤＳ１、ＶＤＳ４）がゲート制御端子Ｇ’１、Ｇ’４との絶縁破壊電圧に達したとき、放電現象により、ゲート制御端子Ｇ’１、Ｇ’４に電圧が発生する。発生した電圧が各抵抗６を介してパワー半導体素子ＳＷ１、ＳＷ４のゲートに印加され、ゲートが充電される。これにより、パワー半導体素子ＳＷ１、ＳＷ４がオンし、パワー半導体素子ＳＷ１、ＳＷ４のドレイン端子電圧が減少する。そして、この間、サージエネルギーがパワー半導体素子ＳＷ１、ＳＷ４で消費される。このような動作がサージエネルギーが無くなるまで繰り返され、パワー半導体素子ＳＷ１、ＳＷ４のドレイン端子電圧（ＶＤＳ１、ＶＤＳ４）に生じるサージ電圧が抑制される。
【００７２】
このパワー半導体素子ＳＷ１、ＳＷ４がオンするのは、デッドタイム中であるため、パワー半導体素子ＳＷ１、ＳＷ４とパワー半導体素子ＳＷ２、ＳＷ３が同時にオンすることはなく、電源短絡が発生することはない。なお、パワー半導体素子ＳＷ２、ＳＷ３のターンオフ時にも、パワー半導体素子ＳＷ１、ＳＷ４と同様の動作が行われ、サージエネルギーを消費できると共に、パワー半導体素子ＳＷ２、ＳＷ３のドレイン端子電圧（ＶＤＳ２、ＶＤＳ４）に生じるサージ電圧を抑制することができる。
【００７３】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第２実施形態に対して放電現象を発生させる場所を異ならせたものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００７４】
図９は、本実施形態にかかるパワー半導体素子１の駆動回路の回路図である。この図に示すように、本実施形態では、ゲート制御端子５をゲート駆動回路４に備えると共に、ゲート駆動回路４内に電圧保持回路１０と論理回路１１と３つのスイッチ１２〜１４および補助電源１５を備えている。第１実施形態で備えていた抵抗６およびツェナーダイオード７については無くしてある。
【００７５】
図９に示すように、本実施形態では、ソース端子１ｃに接続される接続端子としてのソース接続端子４０を放電端子として、ドレイン端子１ｂとソース接続端子４０との間において放電を発生させる。これらソース端子１ｃとソース接続端子４０との間には分圧抵抗４１、４２が備えられ、分圧抵抗４１、４２の間をゲート駆動回路４に備えられたゲート制御端子５に接続している。
【００７６】
以上のようにして、本実施形態にかかるパワー半導体素子１の駆動回路が構成されている。続いて、本実施形態にかかるパワー半導体素子１の駆動回路を用いた場合の動作について説明する。図１０は、パワー半導体素子１の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。
【００７７】
まず、時点Ｔ０では、第２実施形態において説明した図４の時点Ｔ０と同様の状態となっている。この状態から、時点Ｔ１に示すように、ターンオフ時にゲート信号がローレベルからハイレベルに切り替えられると、第１スイッチ１２がオフ、第２スイッチ１３がオンされ、ゲート端子電圧が０になることでパワー半導体素子１がオフさせられる。このターンオフ時に、パワー半導体素子１のドレイン−ソース間にサージ電圧が発生し、時点Ｔ２でドレイン端子１ｂとソース接続端子４０との間が絶縁破壊電圧に達すると、放電現象により、ソース接続端子４０にサージ電圧が印加される。これが分圧抵抗４１、４２にて分圧された電圧がゲート制御端子５を介して電圧保持回路１０に入力され、電圧保持回路１０の出力が所定期間中ハイレベルに切り替わる。
【００７８】
これにより、図４の時点Ｔ１以降と同様の動作が行われ、パワー半導体素子１がオンしてドレイン端子電圧が減少すると共に、この間に、サージエネルギーがパワー半導体素子１のオン抵抗によって消費される。そして、パワー半導体素子１のゲート端子１ａに印加される電圧を補助電源電圧Ｖａとしているため、パワー半導体素子１をフルオンする場合よりもサージエネルギーを消費し易くすることが可能となり、より短時間でサージエネルギーを消費することができる。
【００７９】
このように、ドレイン端子１ｂとソース接続端子４０との間の放電現象に基づいて、ドレイン端子１ｂのサージ電圧の抑制およびサージエネルギーを吸収するようにしても、第２実施形態と同様の効果を得ることができる。
【００８０】
（他の実施形態）
上記各実施形態ではパワー半導体素子１をＭＯＳＦＥＴとした場合について説明したが、ＩＧＢＴ、サイリスタ、ＧＴＯなどの他の半導体スイッチング素子によってパワー半導体素子１を構成しても良い。ただし、例えばＩＧＢＴの場合には、第１端子１ｂがコレクタ端子、第２端子１ｃがエミッタ端子となるように、第１、第２端子１ｂ、１ｃを表す各部が変ることになる。
【００８１】
また、上記第４実施形態では、パワー半導体素子１の駆動回路の適用例として、フルブリッジ回路を例に挙げたが、ハーフブリッジ回路や三相のブリッジ回路に対して適用しても良い。
【符号の説明】
【００８２】
１          パワー半導体素子
１ａ        ゲート端子
１ｂ        ドレイン端子（第１端子）
１ｃ        ソース端子（第２端子）
２          負荷
３          ゲート抵抗
４          ゲート駆動回路
５          ゲート制御端子
６          抵抗
７          ツェナーダイオード
１０        電圧保持回路
１１        論理回路
１２〜１４  第１〜第３スイッチ
１５        補助電源
３０        電源
４０        ソース接続端子
４１、４２  分圧抵抗
【図１】
0005464196.tif 000002
【図２】
0005464196.tif 000003
【図３】
0005464196.tif 000004
【図４】
0005464196.tif 000005
【図５】
0005464196.tif 000006
【図６】
0005464196.tif 000007
【図７】
0005464196.tif 000008
【図８】
0005464196.tif 000009
【図９】
0005464196.tif 000010
【図１０】
0005464196.tif 000011
【図１１】
0005464196.tif 000012