(57)【特許請求の範囲】
【請求項１】
ビット線対の複数の列を有するサブアレイを含むメモリにおいてデータを書き込む方法であって、
書き込みのために第１列を選択するステップと、
論理ハイを第１列の第１ビット線に印加し、並びに前記論理ハイよりも低い第１電位を前記第１列の第２ビット線に印加することによって、書き込みを開始するステップと、
前記第１電位よりも低い第２電位を供給するステップと、
前記第１電位を除去して、前記第２電位を第２ビット線に印加するステップと、
書き込みのために第２列を選択するステップと、
論理ハイを前記第２列の第１ビット線に印加し、前記第１電位を前記第２列の第２ビット線に印加するステップと、
前記第２ビット線を前記第１電位より小さくすることなく、前記第２列の第１ビット線及び前記第２ビット線を共通電圧に戻すステップと
を含む方法。
【請求項２】
前記書き込みを開始するステップにおいて、前記サブアレイが、前記論理ハイと前記第１電位との間の差よりも小さくない電位差によって電力を供給されることを更に特徴とする、請求項１に記載の方法。
【請求項３】
前記書き込みを開始するステップにおいて、前記第１電位は接地であることを更に特徴とする、請求項２に記載の方法。
【請求項４】
前記第１ビット線及び第２ビット線を共通の電圧に戻すステップを更に含む、請求項３に記載の方法。
【請求項５】
前記除去するステップに先立って、前記第１列と交差するワード線をイネーブルするステップと、
前記戻すステップに先立って、前記ワード線をディセーブルするステップと
を更に含む、請求項４に記載の方法。
【請求項６】
書き込みに弱いビットについて、前記第１列及び前記第２列をテストするステップと、
前記第１列における書き込みについて、弱いビットを識別するステップと、
前記第２列における書き込みについて、弱いビットを発見しないステップと
を更に含む、請求項１に記載の方法。
【請求項７】
論理ハイを前記第１列の第１ビット線に印加し、並びに第１電位を前記第１列の第２ビット線に印加することによって、書き込みを開始するステップと、
前記論理ハイを前記第２列の第１ビット線に印加し、前記第１電位を前記第２列の前記第２ビット線に印加するステップと
が同時に行なわれる、請求項６に記載の方法。
【請求項８】
前記論理ハイを前記第１列の第１ビット線に印加し、並びに第１電位を前記第１列の第２ビット線に印加することによって、書き込みを開始するステップは、前記論理ハイを前記第２列の第１ビット線に印加し、前記第１電位を前記第２列の第２ビット線に印加するステップの前に行われる、請求項６に記載の方法。
【請求項９】
前記第１電位を除去して、前記第２電位を第２ビット線に印加するステップにおいて、
前記第２電位は、該第２電位が第２ビット線に印加される間、少なくとも１０ミリボルト変化することを更に特徴とする、請求項１に記載の方法。
【請求項１０】
メモリであって、
複数の列を有するサブアレイであって、各列はビット線対を有する、前記サブアレイと、
論理ハイを第１の選択されたビット線対の第１の選択されたビット線において維持し、負の電源ノードを第２の選択されたビット線に結合することによって、論理ローを前記第１の選択されたビット線対の第２の選択されたビット線に供給する第１書き込みドライバと、
負電圧で出力を供給するチャージポンプと、
前記チャージポンプの出力に結合された第１入力と、前記負電圧より大きな低電圧を受け取るための低電源端子に結合された第２入力と、前記負の電源ノードに結合された出力とを有する第１マルチプレクサと
を備える、メモリ。
【請求項１１】
前記低電圧は接地電位であり、前記メモリが、所定電位のノードと前記チャージポンプの出力との間に接続されたキャパシタをさらに備える、請求項１０に記載のメモリ。
【請求項１２】
前記第１書き込みドライバは、該第１書き込みドライバによって受信されたデータ入力信号の論理状態に基づいて、前記論理ハイを前記第１の選択されたビット線に供給する、請求項１１に記載のメモリ。
【請求項１３】
前記第１マルチプレクサに接続されたコントローラを更に含み、該コントローラが、書き込みサイクルの初期部分の間に、前記低電源端子を前記第１書き込みドライバに接続するように、前記第１マルチプレクサに指示し、及び、前記書き込みサイクルの前記初期部分の後、前記チャージポンプの出力を前記第１書き込みドライバに接続するように、前記第１マルチプレクサに指示する、請求項１２に記載のメモリ。
【請求項１４】
前記第１マルチプレクサに接続されたコントローラを更に含み、該コントローラが、書き込みサイクルの初期部分の間に、前記低電源端子を前記負の電源ノードに接続するように、前記第１マルチプレクサに指示し、前記書き込みサイクルの前記初期部分の後、前記第１マルチプレクサが、前記チャージポンプの出力を前記負の電源ノードに接続すべきか否か、または前記書き込みサイクルの全ての間、前記第１マルチプレクサが、前記低電源端子を前記負の電源ノードに接続することを継続するべきか否かを決定する、請求項１２に記載のメモリ。
【請求項１５】
前記コントローラは、前記サブアレイにおけるどの列が、前記チャージポンプの出力に接続されたビット線の一つで書き込まれるかを示すテスト情報を受信することを更に特徴とする、請求項１４に記載のメモリ。
【請求項１６】
論理ハイを第２の選択されたビット線の第１の選択されたビット線で維持し、第２の負の電源ノードを第２の選択されたビット線対の第２の選択されたビット線に接続することによって、論理ローを前記第２の選択されたビット線対の第２の選択されたビット線に供給する第２書き込みドライバと、
前記チャージポンプの出力に接続された第１入力と、前記負電圧より大きな低電圧を受け取るための低電源端子に接続された第２入力と、前記第２の負の電源ノードに接続された出力とを有する第２マルチプレクサと
を更に備える、請求項１０に記載のメモリ。
【請求項１７】
方法であって、
複数の列を有するサブアレイを有するメモリを提供するステップであって、前記複数の列の各列はビット線対を有している、前記メモリを提供するステップと、
ビットセルに接続されたワード線をイネーブルし、論理ハイを第１の選択された列の第１ビット線に印加し、並びに論理ローを前記第１の選択された列の第２ビット線に印加することによって、前記複数の列の第１の選択された列におけるビットセルにデータを書き込むステップであって、前記論理ローを前記第１の選択された列の第２ビット線に印加することは、
第１書き込みサイクルの初期部分において、前記論理ハイよりも低い電圧の第１電位を前記第２ビット線に印加するステップと、
負電圧を供給するステップと、
前記第１書き込みサイクルの後続の部分の間、前記負電圧を前記第２ビット線に印加するステップと
を含む、前記複数の列の第１の選択された列におけるビットセルにデータを書き込むステップと、
ビットセルに接続されたワード線をイネーブルし、論理ハイを第２の選択された列の第１ビット線に印加し、並びに論理ローを前記第２の選択された列の第２ビット線に印加することによって、前記複数の列の第２の選択された列におけるビットセルにデータを書き込むステップであって、前記論理ローを前記第２の選択された列の第２ビット線に印加することは、
第２書き込みサイクルの始まりから前記第２書き込みサイクルの終わりまで、前記第１電位を前記第２の選択された列の前記第２ビット線に印加するステップと、
前記第１電位を前記第２の選択された列の前記第２ビット線に印加するステップの後、前記第２ビット線を前記第１電位より小さくすることなく、共通電圧を前記第２の選択された列の第１ビット線及び第２ビット線に印加するステップと
を含む、前記複数の列の第２の選択された列におけるビットセルにデータを書き込むステップと
を含む、方法。
【請求項１８】
前記メモリを提供するステップにおいて、前記第１の選択された列が、書き込みに弱いビットセルを有することを更に特徴とする、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にメモリに関し、特に、負電圧書き込み支援回路を有するメモリ及びその方法に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、データ処理システムにおけるメモリのような高速性を必要とする応用において一般に使用される。各ＳＲＡＭセルが、１ビットのデータを格納し、交差結合されたインバータ対として実装される。ＳＲＡＭセルは、２つの取りうる電圧レベルの１つにおいてのみ安定する。セルの論理状態は、２つのインバータ出力のうちのどちらが論理ハイであるかによって決定され、十分な大きさ及び持続時間の電圧を適切なセル入力に印加することによって状態を変更するようにすることが可能である。ＳＲＡＭセルの安定は重要事項である。ＳＲＡＭセルは、セルの論理状態を不本意に変化させ得る過渡電流、プロセス変動、ソフトエラー、電源揺らぎに対して安定していなければならない。また、読み取り動作の間、ＳＲＡＭセルはセルへ書き込む測度または能力に悪影響を与えることなく優れた安定性を提供しなければならない。
【０００３】
しかし、優れた読み取り安定性は、メモリセルへの書き込みを困難にし得る。また、プロセス変動により、アレイ中のあるセルへの書き込みが他のセルよりも困難になる可能性がある。優れた書き込み性能及び優れた読み取り安定性の両方を有するようにするための１つの方法は、書き込み動作のためのメモリアレイ電源電圧を低減し、読み取り動作のためのメモリアレイ電源電圧を増加させることである。更に、書き込み動作の間、論理ロービット線電圧を接地より低減することによって、書き込み性能は更に改善可能である。通常、ビット線電圧を負にブーストするために、キャパシタ・ブートストラップ回路が使用される。しかし、ブートストラップ回路は、比較的大きな複数のトランジスタを有する書き込みドライバ回路の使用を必要とする。また、ビット線と、ブートストラップ回路との間の容量の比率を、異なる電圧に対して調整することが困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、上述の問題を解消するメモリ及びメモリを動作させる方法が必要である。
【図面の簡単な説明】
【０００５】
【図１】実施形態に従う集積回路メモリのブロック図である。
【図２】書き込み動作の間の、図１のメモリの種々の信号のタイミングを表す図である。
【発明を実施するための形態】
【０００６】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。
【０００７】
概して、書き込み動作の間、ビット線電圧が接地レベルよりも低くなるようにブーストするための回路を有する集積回路メモリが提供される。一実施形態において、回路が、チャージポンプ、マルチプレクサ回路、キャパシタを含む。チャージポンプが負電圧を生成し、キャパシタに所定電圧レベルを継続的に充電または維持する。書き込み動作の間、マルチプレクサは非重複制御信号を受信して、ビット線が初めに接地され、または他の所定電圧レベルになるようにし、そして次に、例えば、２００ミリボルト（ｍＶ）の負電圧になるようにする。キャパシタは、負電荷を蓄積するために接続され、ビット線電圧を接地よりも下にブーストすることを支援する。一実施形態において、メモリはスタティックランダムアクセスメモリ（ＳＲＡＭ）である。また、一実施形態において、メモリアレイは、所定電源電圧での書き込みが比較的により困難であるメモリセルについて初めにテストされる。それらのセルの位置が蓄積され、それらのセルのみが、書き込み動作の間、そのセルのみがビット線負電圧ブーストを受ける。さらに、チャージポンプは各サブアレイに対して実装され、個別に調整されて、負ブースト電圧がサブアレイ毎に調整される。
【０００８】
一態様において、列のビット線対を有するサブアレイを含むメモリにデータを書き込む方法は、書き込みのために第１列を選択するステップ、論理ハイを第１列の第１ビット線に印加し、並びに論理ハイより小さい第１電位を第１列の第２ビット線に印加することによって書き込みを開始するステップ、第１電位より低い第２電位を供給するステップ、第１電位を除去して第２電位を第２ビット線に印加するステップを含む。書き込みを開始するステップにおいて、サブアレイは、論理ハイと第１電位との間の差より小さくない電位差によって電力を供給されることを更に特徴とする。書き込みを開始するステップにおいて、第１電位は接地であることを更に特徴とする。方法は、第１ビット線及び第２ビット線を共通電圧に戻すステップを更に含む。方法は、除去するステップに先立って、第１列と交差するワード線をイネーブルするステップ、戻すステップに先立って、ワード線をディセーブルするステップをさらに含む。方法が、書き込みのために第２列を選択するステップ、論理ハイを第２列の第１ビット線に印加し、第１電位を第２列の第２ビット線に印加するステップ、第２ビット線を第１電位より低くすることなく、第２列の第１ビット線及び第２ビット線を共通電圧に戻すステップを更に含む。方法は、書き込みに対して弱いビットについて第１列及び第２列をテストするステップ、第１列において、書き込みに対して弱いビットを識別するステップ、第２列において、書き込みに対して弱いビットを発見しないステップをさらに含む。以下のステップは同時に実行される：論理ハイを第１列の第１ビット線に印加し、並びに第１電位を第１列の第２ビット線に印加することによって書き込みを開始するステップ、論理ハイを第２列の第１ビット線に印加し、及び第１電位を第２列の第２ビット線に印加するステップを更に含む。論理ハイを第１列の第１ビット線に印加し、並びに第１電位を第１列の第２ビット線に印加することによって書き込みを開始するステップは、論理ハイを第２列の第１ビット線に印加し、第１電位を第２列の第２ビット線に印加するステップの前に発生する。第１電位を除去し、第２電位を第２ビット線に印加するステップにおいて、第２ビット線に印加する間、第２電位が少なくとも１０ミリボルト変化することを更に特徴とする。
【０００９】
他の態様において、メモリが提供され、メモリは、各々がビット線対を有する複数の列を有するサブアレイと、論理ハイを第１の選択されたビット線対の第１の選択されたビット線で維持し、負の電源ノードを第２の選択されたビット線に接続することによって、論理ローを第１の選択されたビット線対の第２の選択されたビット線に印加する第１書き込みドライバと、負電圧で出力を供給するチャージポンプと、チャージポンプの出力に接続された第１入力、低電源端子に接続されており負電圧より大きな低電圧を受け取るための第２入力、及び負の電源ノードに接続された出力を有する第１マルチプレクサとを備える。低電圧は接地電位であってよく、キャパシタは、接地電位のような所定の電位のノードとチャージポンプの出力との間に接続され得る。或いは、キャパシタが、チャージポンプの出力及び接地電位と異なる電位のノードとの間に接続される。第１書き込みドライバが、第１書き込みドライバによって受信されたデータ入力信号の論理状態に基づいて論理ハイを第１の選択されたビット線に供給する。コントローラが第１マルチプレクサに接続されてもよく、コントローラが、書き込みサイクルの初期部分の間、低電源端子を第１書き込みドライバに接続するように第１マルチプレクサに指示し、書き込みサイクルの初期部分の後、チャージポンプの出力を第１書き込みドライバに接続するように第１マルチプレクサに指示する。別の実施形態において、コントローラが第１マルチプレクサに接続されてもよく、コントローラは、書き込みサイクルの初期部分の間、低電源端子を負の電源ノードに接続するように第１マルチプレクサに指示し、書き込みサイクルの初期部分の間、第１マルチプレクサが、チャージポンプの出力を負の電源ノードに接続するべきか否か、または、全書き込みサイクルの間、第１マルチプレクサが、低電源端子を負の電源ノードに接続すること継続すべきか否かを決定する。コントローラが、前記サブアレイのうちのどの列が、前記チャージポンプの出力に接続されたビット線のうちの一つで書き込まれるかを示すテスト情報を受信することを更に特徴とする。メモリは、論理ハイを第２の選択されたビット線の第１の選択されたビット線に維持し、第２の負の電源ノードを第２の選択されたビット線対の第２の選択されたビット線に接続することによって、論理ローを第２の選択されたビット線の第２の選択されたビット線に供給する第２書き込みドライバと、チャージポンプの出力に接続された第１入力、負電圧より大きな低電圧を受け取るための低電源端子に接続された第２入力、及び第２の負の電源ノードに接続された出力を有する第２マルチプレクサとを更に備える。
【００１０】
更に他の態様において、方法は、複数の列を有するサブアレイを有するメモリを提供するステップであって、複数の列の各列がビット線対を有している、メモリを提供するステップと、ビットセルに接続されたワード線をイネーブルし、論理ハイを第１選択した列の第１ビット線に印加し、並びに論理ローを第１選択した列の第２ビット線に印加することによって複数の列の第１の選択された列におけるビットセルにデータを書き込むステップとを含み、論理ローを印加するステップが、第１書き込みサイクルの初期部分の間、論理ハイより低い電圧の第１電位を第２ビット線に印加するステップと、負電圧を供給するステップと、第１書き込みサイクルの後続の部分の間、負電圧を第２ビット線に印加するステップとを含む。方法は、ビットセルに接続されたワード線をイネーブルし、論理ハイを第２の選択された列の第１ビット線に印加し、並びに論理ローを第２の選択された列の第２ビット線に印加することによって、複数の列の第２の選択された列におけるビットセルにデータを書き込むステップを更に含み、論理ローを第２の選択された列の第２ビット線に印加するステップは、第２書き込みサイクルの始まりから第２書き込みサイクルの終わりまで、第１電位を第２の選択された列の第２ビット線に印加するステップと、第１電位を第２の選択された列の第２ビット線に印加するステップの後、共通電圧を第２の選択された列の第１ビット線及び第２ビット線に印加するステップとを含む。メモリを提供するステップにおいて、第１の選択された列が、書き込みに弱いビットを有することを更に特徴とする。
【００１１】
ブートストラップ回路の代わりに、チャージポンプを用いて比較的一定な負書き込み支援電圧を生成することは、非常に大きな書き込みドライバトランジスタの必要性を除去する。また、チャージポンプの出力レベルは容量率に依存しないので、チャージポンプの出力電圧は、ブートストラップ回路によって供給された電圧よりもより容易に調整される。
【００１２】
本明細書記載された半導体基板はいかなる半導体材料またはその組み合わせでもよく、例えば、ガリウムヒ素、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン等、またはこれらの組み合わせとすることができる。
【００１３】
「アサートする」や「セットする」及び「ネゲートする」（あるいは「ディアサートする」や「クリアする」）という語は、本明細書において、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル１の場合、論理的に偽の状態は論理レベルゼロである。また、論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は論理レベル１である。
【００１４】
本明細書記載された各信号は正論理または負論理として設計し得る。ここで、負論理は、信号名上に線（バー）を書くか、または名の後に文字「Ｂ」を続けることにより指定される。負論理信号の場合、信号はアクティブローであり、論理的に真の状態は論理レベル０に相当する。正論理信号の場合、信号はアクティブハイであり、論理的に真の状態は論理レベル１に相当する。本明細書に記載された任意の信号は、負論理または正論理信号として設計することができる。従って、代替実施形態において、正論理信号として記載された信号は負論理信号として実行可能であり、負論理信号として記載された信号は正論理信号として実行可能である。
【００１５】
図１は、実施形態に従って、集積回路メモリ１０をブロック図形式で示す。望ましい実施形態において、メモリ１０は、プロセッサ、マイクロコントローラ等を含むデータ処理システムにおける組み込みＳＲＡＭである。別の実施形態において、メモリ１０は異なるタイプのメモリまたは「スタンドアロン」メモリであっても良い。集積回路メモリ１０は、メモリアレイ１２、書き込みドライバ１６、１８、２０を含む複数の書き込みドライバ、マルチプレクサ回路２２、２４、２６を含む複数のマルチプレクサ回路、チャージポンプ２８、制御回路３０を含む。メモリアレイ１２は複数のメモリセルを含み、例えば、メモリセル１４はＭ＋１行及びＮ＋１列に配置される。ここで、Ｍ及びＮは任意の整数である。メモリセルの列はビット線対を含み、メモリセルの全てはビット線対に接続される。例えば、ビット線対ＢＬ０／ＢＬＢ０、及びメモリセル１４のような、ビット線対ＢＬ０／ＢＬＢ０に接続されたメモリセルが列を構成する。また、ビット線対ＢＬ１／ＢＬＢ１及びＢＬＮ／ＢＬＢＮ、及びそれぞれのメモリセルは、各々、列を個別に構成する。同様に、メモリセルの行は、ワード線、ワード線に接続されたメモリセルの全てを含む。例えば、ワード線ＷＬ０及びそれに接続されたメモリセルは行を構成する。また、ワード線ＷＬ１、ＷＬＭ、及びそれに接続されたメモリセルは各々、行を構成する。メモリセル１４は、ビット線対ＢＬ０／ＢＬＢ０を有する列、及びワード線ＷＬ０を有する行の交差点である。書き込みドライバ１６は、Ｎ−チャンネルトランジスタ３２及び３４、ＮＯＲ論理ゲート３６及び３８を含む。書き込みドライバ１８、２０のような他の書き込みドライバは、書き込みドライバ１６と同一である。マルチプレクサ回路２２はＮ−チャンネルトランジスタ４０及び４２を含む。マルチプレクサ回路２４、２６のような他のマルチプレクサ回路はマルチプレクサ回路２２と同一である。アレイ１２のメモリセルの各々は６トランジスタＳＲＡＭセルである。メモリアレイ１２は複数のメモリアレイのうちの１つのメモリアレイであり得る。アレイ１２のメモリセルの各々は、約ＶＤＤまたは０．９ボルトと同等な電源電圧を受け取る。他の実施形態において、ＳＲＡＭセルは異なる数のトランジスタを有し、異なる電源電圧を受け取り得る。或いは、メモリセルは、６トランジスタＳＲＡＭセルの代わりに８トランジスタ・レジスタファイルセルであっても良い。
【００１６】
書き込みドライバ１６において、Ｎ−チャンネルトランジスタ３２は、ビット線ＢＬＢ０に接続された第１電流電極（ドレイン／ソース）、制御電極（ゲート）、及び第２電流電極（ドレイン／ソース）を有する。Ｎ−チャンネルトランジスタ３４は、ビット線ＢＬ０に接続された第１電流電極、制御電極、及びトランジスタ３２の第２電流電極に接続された第２電流電極を有する。ＮＯＲ論理ゲート３６は、「ＤＩ０」で示される入力データ信号を受信する第１入力、書き込み列アドレスＷＣＯＬＢ０を受信する第２入力、及びトランジスタ３２の制御電極に接続された出力を有する。ＮＯＲ論理ゲート３８は、「ＤＩＢ０」で示される入力データ信号を受信する第１入力、書き込み列アドレスＷＣＯＬＢ０を受信する第２入力、及びトランジスタ３４の制御電極に接続された出力を有する。書き込みドライバ１８、２０は、受信されたデータ及びアドレス信号が異なることを除いて、書き込みドライバ１６と同一である。
【００１７】
マルチプレクサ２２において、Ｎ−チャンネルトランジスタ４０は、トランジスタ３２及び３４の第２電流電極に接続された第１電流電極と、「ＳＥＬＶＳＳ０」で示される選択信号を受信する制御電極と、「ＶＳＳ」で示される電源電圧を受け取る第２電流電極とを有する。一実施形態において、ＶＳＳは接地に接続される。別の実施形態において、ＶＳＳは、異なる電源電圧を受け取るために接続され得る。Ｎ−チャンネルトランジスタ４２は、トランジスタ３２及び３４の第２電流電極に接続された第１電流電極と、「ＳＥＬＮＥＧ０」で示される選択信号を受信する制御電極と、「ＶＮＥＧ」で示される負電圧を受け取るために接続された第２電流電極とを含む。マルチプレクサ２４は、マルチプレクサ２４の制御ゲートが「ＳＥＬＶＳＳ１」及び「ＳＥＬＮＥＧ１」で示される、異なるデコードされた選択信号を受信することを除いて、マルチプレクサ２２と同一である。また、マルチプレクサ２６は、マルチプレクサ２６の制御ゲートが「ＳＥＬＶＳＳＮ」及び「ＳＥＬＮＥＧＮ」で示される選択信号を受信することを除いて、マルチプレクサ２２と同一である。
【００１８】
制御回路３０は、「ＣＬＫ」で示されるクロック信号を受信する第１入力と、「ＣＯＬ  ＡＤＤＲ」で示される複数の列アドレス信号を受信する第２入力と、「ＷＥ」で示される書き込みイネーブル信号を受信する第３入力と、「ＴＥＳＴ  ＩＮＦＯ」で示されるテスト情報を受信する第４入力と、「ＳＥＬＶＳＳ０」で示される選択信号を供給する第１出力及び「ＳＥＬＮＥＧ０」で示される選択信号を供給するための第２出力を含む、デコードされた選択信号を供給する複数の出力とを有する。書き込み動作の間、制御回路３０が、マルチプレクサに指示して、初めにＶＳＳを、弱いセルを有する選択された列に接続し、ＶＳＳを選択された列から切断し、その後、ＶＮＥＧを選択された列に接続させる。制御回路３０は、メモリアレイ１２における複数の列にわたって共有される。或いは、制御回路３０は、メモリアレイ１２における各列のために列毎に実装されることが可能である。
【００１９】
ワード線ドライバブロック（図示せず）は、ＷＬ０、ＷＬ１、及びＷＬＭのような、メモリアレイ１２のワード線の全てに接続され、行アドレスに応じて、行を選択するためにワード線電圧を供給する。列アドレスは、読み取りまたは書き込み動作のために、ビット線対を選択する。書き込みドライバ１６、１８、及び２０はビット線対に接続され、ビット線対を接続して、例えば「ＤＩ０」、「ＤＩＢ０」で示される入力データ信号を受信するように機能する。書き込みドライバも、例えば「ＷＣＯＬＢ０」、「ＷＣＯＬＢ１」、「ＷＣＯＬＢＮ」で示される書き込み列選択信号を受信し、どのビット線対が入力データを受信するかを選択する。書き込み列選択信号はアクティブロー信号であることを理解されたい。平易且つ明瞭のために、列デコーダ列、プリチャージ及び等化回路、ビット線負荷、センスアンプ等のような列論理回路は示されていない。
【００２０】
チャージポンプ２８は、「ＥＮ」で示されるイネーブル信号と、１つまたは複数の「ＴＲＩＭ」で示されるトリム信号を受信する第１入力と、ＴＥＳＴ  ＩＮＦＯ信号を受信する第３入力と、「ＶＤＤ」で示される電源電圧を受け取る第４入力と、「ＶＮＥＧ」で示される負電圧を供給する出力とを有する。チャージポンプ２８は受け取った電圧を異なる電圧にブーストするための従来型チャージポンプである。示された実施形態において、チャージポンプ２８が、例えば、０．９ボルトの正の電源電圧を受信し、例えば−２００ミリボルト（ｍＶ）の負の出力電圧を供給する。動作の間、チャージポンプ２８が比較的一定の負電圧を供給して、キャパシタ４４の電荷を維持する。書き込み動作の間、選択ビット線の電圧を接地よりも低く低減するように負電圧が使用されて、選択されたメモリセルの論理状態を変化することを支援する。チャージポンプは、自体の出力で負電圧を維持する多段又は単一段のチャージポンプの任意のタイプであって良い。
【００２１】
例えばメモリセル１４のような、選択されたメモリセルへの書き込み動作の間、書き込みドライバ１６が、入力データ信号ＤＩ０／ＤＩＢ０を受信して、メモリアレイ１２の所定位置に格納する。書き込み動作の始めに、メモリアレイのビット線対は、通常、正の電源電圧に近い共通電圧にプリチャージ及び等化される。書き込み動作を開始するために、書き込みイネーブル信号ＷＥは制御部３０へ論理ハイとしてアサートされる。行アドレス及び列アドレスは、例えばメモリセル１４のような、メモリセルを選択するために提供される。メモリセル１４の書き込みを開始するために、相補的データ信号ＤＩ０／ＤＩＢ０はビット線対ＢＬ０／ＢＬＢ０に提供される。列選択信号ＷＣＯＬＢ０が、データ信号ＤＩ０／ＤＩＢ０を選択されたビット線対に接続されるようにしており、従って、選択されたメモリセルに接続される。必要に応じて、ビット線対における相補的電圧が、選択されたメモリセルの記憶ノードの論理状態を変化させるようにする。例えば、論理１がビット線対ＢＬ０／ＢＬＢ０に書き込む場合、データ信号ＤＩ０は論理ハイ電位であり、データ信号ＤＩＢ０は論理ロー電位となる。論理ローデータ信号ＤＩＢ０及び書き込みドライバ１６の論理ロー信号ＷＣＯＬＢ０が、ＮＯＲ論理ゲートに論理ハイを出力させるようにし、従って、トランジスタ３４を導通させる。トランジスタ３２は実質的に非導電性であり、ビット線ＢＬＢ０を論理ハイ電圧で維持することを可能にする。選択信号ＳＥＬＶＳＳ０がトランジスタ４０を導通させ、ＶＳＳ（接地）への経路を提供し、ビット線ＢＬ０が約ＶＳＳになるようにする。メモリセル１４が書き込み支援のための負のビット線電圧を必要することが予め定められていた場合、信号ＳＥＬＶＳＳ０がアサートされた後所定の時間、信号ＳＥＬＮＥＧ０はアサートされ、トランジスタ４２を導通させる。信号ＳＥＬＮＥＧ０がアサートされる前、信号ＳＥＬＶＳＳ０はディアサートまたはネゲートされる。ビット線ＢＬ０は負電圧にされて、メモリセル１４の記憶ノードの状態を変化させ、必要に応じて、新しい状態を記憶することを容易にする。動作の間の任意の時間、負電圧ＶＮＥＧがＶＳＳに接続されること防止するために、信号ＳＥＬＶＳＳ０及びＳＥＬＮＥＧ０は非重複信号である。書き込み動作の後、ワード線は非選択とされ、ビット線対のビット線の両方はプリチャージ電位に戻される。
【００２２】
典型的なＳＯＣ（システム・オン・チップ）で用いられる多数のメモリセルの高い歩留り要求、及び処理されたウェハにおけるメモリセルの比較的高い統計的変動のために、いくつかのメモリセルは他のメモリセルよりも弱く、書き込みが困難になり得る。メモリセル１４のようなメモリセルが、例えばプロセス変動により、より書き込みが困難である場合、メモリセルに首尾よく書き込むことはできない。低電源電圧はこの問題をより悪化させる。示された実施形態に従い、ビット線上の電圧を負または接地電位より低くブーストすることによって、メモリセルへの書き込み能力が改善される。しかし、チャージポンプを使用した負電圧の生成はより大きな電力を消費する。従って、必要な場合のみに負のビット線電圧を使用することが望ましい。また、負のビット線電圧が必要になる場合、チャージポンプは、ビット線が接地電位の近くに到達した後にのみ、電荷をドレインするように用いられることが好ましい。正にチャージされたビット線ＢＬ０における電荷の多数は、始めはＶＳＳ電源端子へドレインされ、これにより、ＮＶＥＧ端子に続いてドレインされる電荷を最小化する。よって、最も効率的な電力消費の書き込み動作を達成するために、ビット線電圧が適切な時間にブーストされることが重要である。一実施形態において、ビット線電圧は接地され、その後負電圧にブーストされる。また別の実施形態において、負電圧にブーストされる前、ビット線電圧は異なる電圧にされても良い。負の書き込み支援電圧が必要と決定された場合、通常動作の間、チャージポンプ２８がイネーブルされる。或いは、チャージポンプ２８はいつもイネーブルされても良い。例えばメモリのテストを行うために、イネーブル信号ＥＮが提供されてチャージポンプ２８がディセーブルされることを可能とする。メモリ１０のテストを行う間、負出力ＶＮＥＧが調整されて、信号ＴＲＩＭを用いて異なる負の出力電圧を提供し得る。テスト結果は、レジスタ、不揮発性メモリ等に蓄積されることが可能であり、チャージポンプ２８をイネーブルするかどうか、負の出力電圧をどうするべきか、どのセルが弱くて、書き込み動作の間に支援を必要としているかを決定するために用いても良い。メモリアレイ１２は、まずチャージポンプ２８をイネーブルせずにテストされ得る。メモリがテストに不合格の場合、チャージポンプがイネーブルされ、異なる値のＶＮＥＧを用いてメモリ１２がテストされても良い。メモリアレイ１２に弱いビットが検出されてない場合、チャージポンプ２８は動作ためにイネーブルされなくても良い。ＴＥＳＴＩＮＦＯ入力は、メモリアレイ１２の機能的動作の間、チャージポンプ２８の動作を特定するために使用されても良い。
【００２３】
図２は、書き込み動作の間の、図１のメモリの種々の信号のタイミング図を示す。例えば、メモリ１４が書き込まれており、ビット線ＢＬ０／ＢＬＢ０を選択する列アドレスが供給されると仮定する。信号ＤＩ０／ＤＩＢ０における相補的データが、書き込み列選択信号（図１を参照）と共に書き込みドライバ１６に提供される。クロスハッチングは、信号ＤＩ０／ＤＩＢ０におけるデータがその期間の間に無効であることを示すことに注意されたい。マルチプレクサ信号ＳＥＬＶＳＳ０は論理ハイであり、トランジスタ４０を導通させる。トランジスタ３２及び３４のうちの一つは、信号ＤＩ０／ＤＩＢ０におけるデータの状態により導通し、示された実施形態において、ビット線のうちの一つをＶＳＳまたは接地に接続する。時間Ｔ１において、信号ＳＥＬＶＳＳ０がネゲートされ、トランジスタ４０は実質的に非導電性にされる。時間Ｔ２において、信号ＳＥＬＮＥＧ０は論理ハイにアサートされ、トランジスタ４２を導通させる。選択された論理ロービット線は負電圧にブーストされる。示された実施形態において、ＶＮＥＧの電圧は―２００ｍＶで供給される。しかし、時間Ｔ２の後に見られるように、ビット線とキャパシタ４４との間の電荷分配のため、ＶＮＥＧの電圧が増加され、またはＶＳＳに接近する。示された実施形態において、ＶＮＥＧは２０ｍＶ増えて−１８０ｍＶまでになる。別の実施形態において、電圧ＶＮＥＧは少なくとも１０ミリボルト変化し得る。ＶＮＥＧがどれぐらい増加するかは、ＶＮＥＧに電気的に接続された総合ビット線容量に対するキャパシタ４４の相対容量に依存する。別の実施形態において、ブーストされたビット線電圧は異なっても良いことに注意されたい。信号におけるデータに応答してビット線電圧は分離し始め、論理ロービット線はまず時間Ｔ２で約ＶＳＳ電位とされる。時間Ｔ２で、ビット線はＶＮＥＧに接続されており、時間Ｔ２の後ビット線が負電圧になるようにする。書き込み動作の終わりに、信号ＳＥＬＮＥＧ０がネゲートされ、トランジスタ４２が実質的に非導電となるようにする。時間Ｔ３で、信号ＳＥＬＶＳＳ０が再アサートされ、次の書き込み動作のためにトランジスタ４０を導通させ、ビット線はプリチャージされる。書き込み動作がクロック信号ＣＬＫのサイクルのおおよそ半分を必要することに注意されたい。別の実施形態において、書き込み動作は異なる時間期間を必要する可能性がある。また、示された実施形態において、論理ローデータ線は接地よりも低くブーストされる。他の実施形態において、ブーストされた電圧レベルは異なり得る。
【００２４】
本発明を実現する装置の大部分は、当業者には周知の電子部品及び回路からなるので、回路の詳細については、上記に説明したような必要と認識される程度以上には説明されていない。これは、本発明の基本的な概念の理解と認識のためであり、また、本発明の教示を不明瞭にしたり、注意をそらしたりしないようにするためである。
【００２５】
本発明は電位の極性の特定導電タイプに対して説明されてきたが、当業者は導電タイプ及び電位の極性を逆にし得ることを理解したであろう。
さらに、明細書及び特許請求の範囲において、「前方」、「後方」、「上方」、「下方」、「上に」、「下に」など用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。
【００２６】
上記実施形態のいくつかは、異なる情報処理システムを用いて実装し得る。例えば、図１及びそれについての議論は、例示の情報処理アーキテクチャを説明するが、この例示的なアーキテクチャは、本発明の種々の太陽を議論する上で有用な参照を提供するために示されているに過ぎない。もちろん、アーキテクチャの説明は議論のために単純化されており、これは、本発明に従って用いられ得る適切なアーキテクチャの多くの異なるタイプのうちの一つに過ぎない。当業者であれば、論理回路ブロック間の境界は、単に説明のためのものであり、代替実施形態においては、論理回路ブロックまたは回路要素を融合させることができ、種々の論理回路ブロック又は回路要素による機能を分解させることもできる。
【００２７】
本明細書に記載された回路は単に例示のためのものであり、実際に、同一機能を実行できる他の多くの回路が実装され得る。抽象的であるが、しかし明確な意味において、同一機能を達成する部品の任意の組み合わせは有効に「関連付けられ」、所望の機能を達成する。従って、回路及び介在部品に関わらず、特定機能を達成するために組み合わせられた任意の２つの構成要素は互いに「関連付けられた」とみなされ得る。同様に、そのように「関連付けられた」任意の２つの構成要素は、所望の機能を達成するために互いに「動作可能に接続された」とみなし得る。
【００２８】
また、例えば、一実施形態において、集積回路メモリ１０の図示された素子は単一集積回路上または同一デバイス以内に配置された回路機構である。或いは、集積回路メモリ１０は任意の数の個別の集積回路または相互に接続された個別デバイスを含んでも良い。例えば、チャージポンプ２８は同一の集積回路メモリアレイ１２、またはメモリ１０の他の素子から分離された個別集積回路に配置されても良い。また、複数のメモリアレイ１２がチャージポンプ２８を共有しても良い。
【００２９】
更に、当業者が、上述記載された動作の機能間の境界は単に説明を目的とすることを理解するであろう。複数の動作の機能を単一の動作に組み合わせてもよく、及び／または単一の動作を追加の複数の動作に区分しても良い。また、代替実施形態は特定動作の複数の例を含んでもよく、種々の他の実施形態において、動作の順番を変更することが可能である。
【００３０】
明細書において、本発明は特定の実施形態に基づいて説明されたが様々な変更や変形は以下の特許請求の範囲に記載された発明の範囲から逸脱することなく行われる。従って、明細書と図は説明上のもので制約的なものでなく、またこれら全ての変更は本発明の範囲に内包されることを意図されている。特定の実施形態について本明細書において説明された任意の利益、利点、問題の解決法は、特許請求の範囲のいくつか、又は全てにおいて、必須の、必要とされる、又は本質的な特徴または要素として構成されることを意図されていない。
【００３１】
本明細書に用いた用語「接続された」は、直接的な結合又は機械的な結合に限定することを意図されるものではない。
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が説明する要素間を適宜区別するために用いられる。従って、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【図１】
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【図２】
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