(57)【特許請求の範囲】
【請求項１】
第１の単位強誘電体メモリ及びこれに対して相補関係を有する第２の単位強誘電体メモリからなるメモリセルを複数有する２Ｔ２Ｃ型の強誘電体メモリのスクリーニング方法であって、
前記メモリセルに１ビットの書込データを書込む書込みステップと、
前記メモリセルに読出電圧を印加しつつ前記第１の単位強誘電体メモリに第１の参照電圧を印加して前記メモリセルからデータ読出しを行う第１の読出しステップと、
前記第１の読出しステップにおいて読出された読出し電位及び前記第１の参照電圧に応じて前記書込みデータを書き換えるステップと、
前記メモリセルに前記読出電圧を印加しつつ前記第１の単位強誘電体メモリと相補関係にある前記第２の単位強誘電体メモリに第２の参照電圧を印加して前記メモリセルからデータ読出しを行う第２の読出しステップと、
前記第２の読出しステップにおいて読出された読出し電位に応じて不良を判定する判定ステップと、を有することを特徴とするスクリーニング方法。
【請求項２】
前記書込みデータを書き換えるステップにおいて、前記第２の単位強誘電体メモリから出力される読出し電位と、前記第１の参照電圧が印加された状態における前記第１の単位強誘電体メモリの参照電位と、を比較し、比較結果に応じて前記読出し電位又は前記参照電位のいずれか一方を接地電位、他方を電源電位に増幅することを特徴とする請求項１に記載のスクリーニング方法。
【請求項３】
前記書込みデータを書き換えるステップにおいて、前記読出し電位及び前記参照電位の増幅された結果に応じて前記書込みデータが反転することを特徴とする請求項２に記載のスクリーニング方法。
【請求項４】
前記書込データが反転した状態の反転データを前記メモリセルに書込むステップと、前記メモリセルに前記読出電圧を印加しつつ前記第２の単位強誘電体メモリに第３の参照電圧を印加して前記メモリセルからデータ読出しを行う第３の読出しステップと、前記第３の読出しステップにおいて読出された読出し電位及び前記第３の参照電圧に応じて前記反転データを書き換えるステップと、前記メモリセルに前記読出電圧を印加しつつ前記第２の単位強誘電体メモリと相補関係にある前記第１の単位強誘電体メモリに第４の参照電圧を印加して前記メモリセルからデータ読出しを行う第４の読出しステップと、前記第４の読出しステップにおいて読出された読出し電位に応じて不良を判定するステップと、を更に有することを特徴とする請求項１乃至３のいずれか１に記載のスクリーニング方法。
【請求項５】
前記第１の参照電圧と前記第３の参照電圧が同一であり、且つ、前記第２の参照電圧と前記第４の参照電圧が同一であることを特徴とする請求項４に記載のスクリーニング方法。
【請求項６】
前記判定ステップの実施後に、前記第１の読出しステップ、前記書込みデータを書き換えるステップ、前記第２の読出しステップ、前記判定ステップを繰り返し実施することを特徴とする請求項１乃至５のいずれか１に記載のスクリーニング方法。
【請求項７】
前記第１の読出しステップ、前記書込みデータを書き換えるステップ及び前記第２の読出しステップが繰り返し実施される場合に、前記第１の参照電圧の値及び第２の参照電圧の値を順次変更することを特徴とする請求項６に記載のスクリーニング方法。
【請求項８】
前記第１の読出しステップ、前記書込みデータを書き換えるステップ及び前記第２の読出しステップが繰り返し実施される場合に、前記第１の参照電圧の値と第２の参照電圧の値との電圧差が常に同一であることを特徴とする請求項７に記載のスクリーニング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリのスクリーニング方法に関し、特に２Ｔ２Ｃ型の強誘電体メモリのスクリーニング方法に関する。
【背景技術】
【０００２】
近年、携帯電話、携帯情報端末（ＰＤＡ：Personal Digital Assistant）、デジタルカメラ等に代表される携帯端末の市場の発展が著しく、これに伴い不揮発性メモリの需要が拡大している。強誘電体メモリは、強誘電体キャパシタの分極を利用して二値化データを記録するものであり、不揮発性メモリの中でも低消費電力であり、且つ高速な読込み（リード）／書込み（ライト）ができるメモリとして注目を浴びている。強誘電体メモリには、１つの選択トランジスタ及び１つの強誘電体キャパシタで１ビットのデータを記憶する１Ｔ１Ｃ型と、２つの選択トランジスタ及び２つの強誘電体キャパシタで１ビットのデータを相補的に記録する２Ｔ２Ｃ型とが知られている。１Ｔ１Ｃ型の強誘電体メモリは、内部で発生する読出し電位と参照電位との電位差を用いてデータの読出しを行うが、２Ｔ２Ｃ型の強誘電体メモリは、２つの強誘電体キャパシタの読出し電位の電位差を用いてデータの読出しを行う。
【０００３】
上述した強誘電体キャパシタは、その製造工程時における種々の製造ばらつきにより、論理値“０”又は論理値“１”が記憶された場合における読出し電位にばらつきが生じる（図１参照）。読出し電位にばらつきが生じると、１Ｔ１Ｃ型の強誘電体キャパシタにおける読出し時に参照電位との電位差、及び２Ｔ２Ｃ型の強誘電体キャパシタにおける読出し時に２つの強誘電体メモリの読出し電位の電位差が生じる。また、１Ｔ１Ｃ型及び２Ｔ２Ｃ型に係る強誘電体キャパシタの読出し電位は経時的に減少し、上述した電位差が経時的に小さくなることが知られている。
【０００４】
以上のことから、強誘電体メモリの長期に亘る動作を補償するために、製造直後において上述した電位差が所定値未満になるものを不良品として選別（スクリーニング）していた。より具体的には、１Ｔ１Ｃ型の強誘電体メモリにおいては、先ず、強誘電体キャパシタに論理値“０”を記憶させ、その後に読出し電位が所定値よりも大きい値を有する強誘電体キャパシタを不良と判定する（図２（ａ））。更に、論理値“０”が記憶された場合における試験で良品と判定した強誘電体キャパシタに論理値“１”を記憶させ、その後に読出し電位が所定値未満の値を有する強誘電体キャパシタを不良と判定する（図２（ｂ））。また、２Ｔ２Ｃの強誘電体メモリにおいては、相補関係にある２つの強誘電体キャパシタの一方の強誘電体キャパシタ（第１の強誘電体キャパシタ）に論理値“０”を記憶し、第１の強誘電体キャパシタに対して相補関係を有する他方の強誘電体キャパシタ（第２の強誘電体キャパシタ）に論理値“１”を記憶し、その後に第１の強誘電体キャパシタの読出し電位が所定値よりも大きい値を有する第１の強誘電体キャパシタ及びこれに対して相補関係を有する第２の強誘電体キャパシタを不良と判定する（図３（ａ））。更に、良品と判定された第１の強誘電体キャパシタに対して相補関係を有する第２の強誘電体キャパシタの読出し電位が、所定値未満の値を有する第２の強誘電体キャパシタ及びこれに対して相補関係を有する第１の強誘電体キャパシタを不良と判定する（図３（ｂ））。このようなスクリーニング方法によって、電位差が所定値以上になる強誘電体キャパシタを選別していた。
【０００５】
例えば、特許文献１には、２Ｔ２Ｃ型の強誘電体メモリの構造及びそのスクリーニング方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１８１５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、２Ｔ２Ｃ型の強誘電体メモリの場合には、相補関係をなす２つの強誘電体キャパシタの読出し電位差が所定値以上になれば、強誘電体メモリの動作を補償するための条件は満足できる。具体的には、第１の強誘電体キャパシタに論理値“０”が記憶された場合における読出し電位が所定値より大きい場合（すなわち、第１の強誘電体キャパシタが不良と判定された場合）であっても、第２の強誘電体キャパシタに論理値“１”が記憶された場合における読出し電位が所定値以上である場合には、強誘電体メモリの動作を補償するための電位差を満足する場合がある。このため、上述した方法では、本来良品としても問題のない強誘電体キャパシタを不良と判定しているため、歩留まりが低下する問題があった。
【０００８】
このような問題を解決するために、テスタのメモリ機能を用いてスクリーニングする方法が考えられる。具体的には、第１の強誘電体キャパシタに論理値“０”が記憶された場合おいて、読出し電位が所定値（第１の閾値）より大きいか否かを判定し、第１の閾値以下の値を有する第１の強誘電体キャパシタに対して相補関係を有する第２の強誘電体キャパシタの判定は行わず、第１の閾値より大きい値を有する第１の強誘電体キャパシタに対して相補関係を有する第２の強誘電体キャパシタのみ読出し電位を測定し、当該測定値が所定値（第２の閾値）より小さいか否かを判定する。すなわち、テスタのメモリに第１の強誘電体キャパシタの良否判定結果を記録し、良品と判定された第１の強誘電体キャパシタに対して相補関係を有する第２の強誘電体キャパシタについて測定しないように、当該第２の強誘電体キャパシタのアドレスを測定対象から除外する。上述した第１の強誘電体キャパシタの判定結果を用いて、読出し電位が第２の閾値未満の第２の強誘電体キャパシタ及びこれに対して相補関係を有する第１の強誘電体キャパシタを不良と判定する。更に、上述した判定を、各読出し電位の閾値を変更して複数回行う。なお、各判定時における第１の閾値と第２の閾値との電位差は同じにする。これは、スクリーニングの精度を上げるためである。
【０００９】
しかしながら、上述した方法では、テスタのメモリに第１の強誘電体キャパシタの良否判定結果を記録することから、テスタで１度に処理できる数量が減少し、試験時間が増加することになり、かえって製造コストが上昇してしまう。
【００１０】
本発明は、以上の如き事情に鑑みてなされたものであり、製造コストを上昇することなくスクリーニングの精度を向上させ、歩留まりの向上を図ることができる強誘電体メモリのスクリーニング方法を提供する。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、本発明の強誘電体メモリのスクリーニング方法は、第１の単位強誘電体メモリ及びこれに対して相補関係を有する第２の単位強誘電体メモリからなるメモリセルを複数有する２Ｔ２Ｃ型の強誘電体メモリのスクリーニング方法であって、前記メモリセルに１ビットの書込データを書込む書込みステップと、前記メモリセルに読出電圧を印加しつつ前記第１の単位強誘電体メモリに第１の参照電圧を印加して前記メモリセルからデータ読出しを行う第１の読出しステップと、前記第１の読出しステップにおいて読出された読出し電位及び前記第１の参照電圧に応じて前記書込みデータを書き換えるステップと、前記メモリセルに前記読出電圧を印加しつつ前記第１の単位強誘電体メモリと相補関係にある前記第２の単位強誘電体メモリに第２の参照電圧を印加して前記メモリセルからデータ読出しを行う第２の読出しステップと、前記第２の読出しステップにおいて読出された読出し電位に応じて不良を判定する判定ステップと、を有することを特徴とする。
【発明の効果】
【００１２】
本発明の強誘電体メモリのスクリーニング方法によれば、メモリセルに書込まれた書込データを連続して２回読出し、２回目の読出し結果に応じてメモリセルの良否判定を実施する。これにより、相補関係をなす２つの単位強誘電体メモリから読出される読出し電位を独立して評価する必要がなくなり、相補関係をなす２つの単位強誘電体メモリのそれぞれから出力される読出し電位の差によってスクリーニングを行うことができる。このため、製造コストを上昇することなくスクリーニングの精度を向上させ、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】強誘電体メモリの読出し電位のばらつきを説明するための読出し電位の分布図である。
【図２】１Ｔ１Ｃ型の強誘電体メモリにおける従来のスクリーニング方法を説明するための読出し電位の分布図である。
【図３】２Ｔ２Ｃ型の強誘電体メモリにおける従来のスクリーニング方法を説明するための読出し電位の分布図である。
【図４】２Ｔ２Ｃ型の強誘電体メモリの等価回路図である。
【図５】本発明の実施例に係るスクリーニング方法を示すフローチャートである。
【図６】本発明の実施例に係るスクリーニング方法におけるデータ読出し時の読出し電位の分布図である。
【図７】本発明の実施例に係るスクリーニング方法におけるデータ読出し時のタイミングチャートである。
【図８】本発明の実施例に係るスクリーニング方法におけるデータ読出し時の読出し電位の分布図である。
【図９】本発明の実施例に係るスクリーニング方法におけるデータ読出し時のタイミングチャートである。
【図１０】本発明の実施例に係るスクリーニング方法を示すフローチャートの一部である。
【図１１】本発明の実施例に係るスクリーニング方法におけるデータ読出し時の読出し電位の分布図である。
【図１２】本発明の実施例に係るスクリーニング方法におけるデータ読出し時の参照電位の設定を説明するための読出し電位の分布図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１５】
図４は、強誘電体メモリ１０の一部を示す等価回路図である。強誘電体メモリ１０は、行方向に配置された複数のビット線ＢＬ０ａ、ＢＬ０ｂ、ＢＬ１ａ及びＢＬ１ｂと、列方向に配置された複数のワード線ＷＬ０〜ＷＬｎと、同じく列方向に配置された複数のプレート線ＰＬ０〜ＰＬｎと、を含んでいる。ここで、ビット線ＢＬ０ａ及びＢＬ０ｂが対をなしてビット線対ＢＬ０ａ／ＢＬ０ｂを構成し、ビット線ＢＬ１ａ及びＢＬ１ｂが対をなしてビット線対ＢＬ１ａ／ＢＬ１ｂを構成している。また、ビット線とワード線との交差部には、選択トランジスタ１１と、強誘電体キャパシタ１２が直接接続されて構成される単位強誘電体メモリＭ０、Ｍ１が設けられている。なお、図４には強誘電体メモリ１０の一部のみが示されているに過ぎず、実際には多くのビット線及び単位強誘電体メモリが設けられ、所望の記憶容量が確保されている。また、図４においては、ワード線を選択駆動するためのロウデコーダ及びワード線ドライバ、ビット線を選択駆動するためのカラムデコーダ及びカラムドライバ、外部から供給されるアドレス信号を取り込むアドレスバッファ等の周辺回路を省略している。
【００１６】
強誘電体メモリ１０は、いわゆる２Ｔ２Ｃ型を構成しており、１対の単位強誘電体メモリＭ０、Ｍ１が、１ビットのデータの保持を担う。すなわち、１対の単位強誘電体メモリＭ０、Ｍ１からメモリセル１３が構成されている。ビット線対は、強誘電体メモリ１０に書込み／読出される１ビットのデータの伝送路である。また、ビット線対を構成するそれぞれのビット線は、対をなす単位強誘電体メモリのいずれか一方に接続されている。より具体的には、単位強誘電体メモリＭ０の選択トランジスタ１１はビット線ＢＬ０ａ、ＢＬ１ａに接続され、単位強誘電体メモリＭ１の選択トランジスタ１１はビット線ＢＬ０ｂ、ＢＬ１ｂに接続されている。単位強誘電体メモリＭ０に記録されたデータはビット線ＢＬ０ａ、ＢＬ１ａに読み出され、単位強誘電体メモリＭ１に記録されたデータはビット線ＢＬ０ｂ、ＢＬ１ｂに読み出される。そして、これらのビット線間の電位差（例えば、ビット線ＢＬ０ａ、ＢＬ０ｂ間の電位差）に基づき、データの論理値すなわち、“０”又は“１”の判断がなされる。ワード線ＷＬ０〜ＷＬｎは、選択トランジスタ１１のゲートに接続されている。ワード線に“Ｈ”レベルの信号が供給されると、当該ワード線に接続された選択トランジスタ１１がオン状態になり、オン状態の選択トランジスタ１１から構成されるメモリセル１３がデータの書込み又は読出しの対象セルになる。
【００１７】
センスアンプ１４は、ビット線ＢＬ０ａ、ＢＬ０ｂの間、及びビット線ＢＬ１ａ、ＢＬ１ｂの間のそれぞれに設けられている。センスアンプ１４のそれぞれは、センスアンプ制御線ＳＥａ、ＳＥｂを介してセンスアンプコントロール回路（図示せず）に接続されている。センスアンプ１４は、センスアンプコントロール回路から供給されるセンスアンプ活性化信号に応じて作動し、ビット線対ＢＬ０ａ／ＢＬ０ｂ又はビット線対ＢＬ１ａ／ＢＬ１ｂ上に現れるビット線電位（読出し電位）の電位差を感知し、ビット線上の各電位を所定の増幅率で増幅する。例えば、センスアンプ１４は、ビット線上の一方の電位を接地電位に、他方の電位を電源電位Ｖｃｃに増幅する。増幅された各電位は、出力バッファ回路（図示せず）に供給される。出力バッファ回路は、ビット線間の電位差がプラスであれば“１”と判断し、マイナスであれば“０”と判断してメモリセル１３に記憶されたデータの論理値を判定し、そのデータを一時的に保持する。
【００１８】
プレート線ＰＬ０〜ＰＬｎは、１対の単位強誘電体メモリＭ０とＭ１との接続点を介して、各単位強誘電体メモリの強誘電体キャパシタ１２に接続されている。また、プレート線ＰＬ０〜ＰＬｎは、プレート線ドライバ（図示せず）にも接続されている。このような回路構成により、プレート線ドライバから供給される書込信号（書込電圧Ｖｗ）及び読出信号（読出電圧Ｖｒ）が、プレート線ＰＬ０〜ＰＬｎを介して強誘電体キャパシタ１２に供給される。ここで、読出信号とは、電位が電源電位Ｖｃｃである電圧パルスであり、これを強誘電体キャパシタ１２に印加することにより、強誘電体キャパシタ１２の分極状態に応じた電荷が強誘電体キャパシタ１２からこれに接続された選択トランジスタ１２を介して各ビット線上に流出し、各ビット線に読出し電位が発生する。
【００１９】
各ビット線には、ＭＯＳトランジスタからなるスイッチング素子１５が接続されている。スイッチング素子１５のそれぞれは、外部入力端子１６に接続されている。また、ビット線ＢＬ０ａ、ＢＬ１ａに接続されたスイッチング素子１５は、そのゲートがテストモード信号線ＴＥａに接続され、ビット線ＢＬ０ｂ、ＢＬ１ｂに接続されたスイッチング素子１５は、そのゲートがテストモード信号線ＴＥｂに接続されている。このような回路構成により、外部接続端子１６に参照電圧Ｖｒｅｆが印加され、且つテストモード信号線ＴＥａに“Ｈ”レベルの信号が供給されると、ビット線ＢＬ０ａ、ＢＬ１ａに接続されたスイッチング素子１５が駆動し、ビット線ＢＬ０ａ、ＢＬ１ａの電位が参照電圧Ｖｒｅｆだけ増加して参照電位になる。また、テストモード信号線ＴＥｂに“Ｈ”レベルの信号が印加されると、ビット線ＢＬ０ｂ、ＢＬ１ｂに接続されたスイッチング素子１５が駆動し、ビット線ＢＬ０ｂ、ＢＬ１ｂの電位が参照電圧Ｖｒｅｆだけ増加して参照電位となる。
【００２０】
次に、図５のフローチャートを参照しつつ、本実施例に係る強誘電体メモリのスクリーニング方法を説明する。なお、フローチャートに基づく強誘電体メモリのスクリーニング方法の説明において、図４、図６乃至図９の補助的な図面も参照する。
【００２１】
先ず、強誘電体メモリ１０の全てのメモリセル１３にデータ“０”を書込む（ステップＳ１）。強誘電体メモリ１０へのデータの書込みは、公知の強誘電体メモリにおける書込みと同様であり、書込み対象のメモリセル１３の選択トランジスタ１１をオン状態に移行させ、書込み対象のメモリセル１３に接続されたビット線及びプレート線に所定の電圧を印加することにより行われる。この際、プレート線への電圧供給はプレート線ドライバによってなされ、ビット線への電圧供給はカラムドライバによってなされる。ここで、全てのメモリセル１３にデータ“０”を書込んだ状態におけるビット線ＢＬ０ａ、ＢＬ１ａ・・・ＢＬｎａ（以下、単にビット線ＢＬａと称する）側の読出し電位分布（ビット線電位分布）、及びビット線ＢＬ０ｂ、ＢＬ１ｂ・・・ＢＬｎｂ（以下、単にビット線ＢＬｂと称する）側の読出し電位分布は、図６（ａ）のような正規分布になる。図６において横軸は読出し電位（Ｖ）であり、縦軸はカウント数（すなわち、ビット数）である。また、メモリセル１３にデータ“０”が書込まれているため、ビット線ＢＬａ側の読出し電位分布は、論理値“０”側に分布し、ビット線ＢＬｂ側の読出し電位分布は論理値“１”側に分布する。ここで、論理値“０”と論理値“１”との中間の読出し電位は７５０ｍＶであり、各分布の読出し電位の最大値は１５００ｍＶである。図６中のビット線ＢＬａ側の分布内のプロット（●、▲、×）及びビット線ＢＬｂ側のプロット（●、▲、×）において、同一プロットは同一のメモリセル１３に接続されたビット線の読出し電位を示している。
【００２２】
次に、強誘電体メモリ１０の動作モードをテストモードに切り替え、データの読出しを行う（ステップＳ２）。ここでは、ビット線ＢＬｂ側に６５０ｍＶの参照電圧を印加した状態で読出しを行う。これにより、ビット線ＢＬａ側の正規分布を６５０ｍＶを境界として分離することができる（図６（ｂ））。
【００２３】
具体的な読出し方法について、図７（ａ）のタイミングチャートを参照しつつ説明する。先ず、時刻ｔ１においてテストモード信号線ＴＥｂに“Ｈ”レベルの信号を供給し、テストモード信号線ＴＥｂに接続されたスイッチング素子１５をオン状態に移行する。これにより、ビット線ＢＬｂ側には外部入力端子１６から供給される参照電圧Ｖｒｅｆ（６５０ｍＶ）が印加され、ビット線ＢＬｂ側の電位が６５０ｍＶまで上昇する。次に、時刻ｔ２においてワード線ＷＬ０に“Ｈ”レベルの選択信号（選択電圧ＶＨ）を供給し、ワード線ＷＬ０に接続された選択トランジスタ１１をオン状態に移行する。次に、時刻ｔ３においてプレート線ＰＬ０に“Ｈ”レベルの信号の読出信号（読出電圧Ｖｒ）を供給する。これにより、プレート線ＰＬ０を介してプレート線ＰＬ０に接続された強誘電体キャパシタ１２に読出電圧Ｖｒが印加される。強誘電体キャパシタ１２に読出電圧Ｖｒが印加されると、ビット線ＢＬａ、ＢＬｂ上のそれぞれに、互いに電圧レベルが異なるビット線電位（読出し電位）が現れる。かかる電位差は、対をなす単位強誘電体メモリＭ０、Ｍ１の各強誘電体キャパシタ１２の分極状態の違いに基づくものである。次に、時刻ｔ４においてテストモード信号線ＴＥｂへの信号供給を停止し、直後の時刻ｔ５においてセンスアンプ制御線ＳＥａに“Ｈ”レベルの信号を供給し、センスアンプ制御線ＳＥｂに“Ｌ”レベルの信号を供給することで、センスアンプ１４を駆動させる。センスアンプ１４は、ビット線ＢＬａ、ＢＬｂとの間の電位差ΔＶ１に基づいて、ビット線ＢＬａ、ＢＬｂ上に現れた読出し電位のそれぞれを接地電位及び電源電位Ｖｃｃに増幅する。なお、増幅された読出し電位のはそれぞれは、出力バッファに供給される。また、出力バッファ回路は増幅されたビット線間の電位差に基づいて論理値を読み取って、これを一次的に保持する。次に、時刻ｔ６においてプレート線ＰＬ０に対する読出信号の供給を停止する。これにより、強誘電体キャパシタ１２への電圧印加が解除される。次に、時刻ｔ７においてビット線ＢＬａ、ＢＬｂの読出し電位を接地電位にリセットする。また、これと同時にセンスアンプ制御線ＳＥａに“Ｌ”レベルの信号を供給し、センスアンプ制御線ＳＥｂに“Ｈ”レベルの信号を供給することで、センスアンプ１４の駆動を停止させる。次に、時刻ｔ８においてワード線ＷＬ０に“Ｌ”レベルの選択解除信号（選択解除電圧）が供給され、ワード線ＷＬ０に接続されたメモリセル１３の選択状態が解除され、ワード線ＷＬ０上のメモリセル１３のデータの読み出しが完了する。かかる一連の処理はワード線毎に順次実行され、全てのメモリセル１３について読み出しがなされる。
【００２４】
上述したような読出しがなされると、図７（ａ）に示されているようなビット線ＢＬａの読出し電位が参照電位（６５０ｍＶ）以下の場合には、ビット線ＢＬａの読出し電位が接地電位になり、ビット線ＢＬｂの読出し電位が電源電位Ｖｃｃになる。従って、書込まれたデータは反転することなく、“０”として出力される。逆に、図７（ｂ）に示されているようなビット線ＢＬａの読出し電位が参照電位より高い場合には、ビット線ＢＬｂの読出し電位が接地電位になり、ビット線ＢＬａの読出し電位が電源電位Ｖｃｃになる。この場合には、書込まれたデータは反転し、メモリセル１３にデータ“１”が書込まれる。すなわち、データ“０”が出力されるメモリセル１３においては、そのままデータ“０”が書込まれた状態が保持されるが、データ“１”が出力されるメモリセル１３においては、データ“１”が新たに書込まれる。
【００２５】
このような新たな書込みが生じたメモリセル１３においては、ビット線ＢＬａ側の読出し電位が論理値“０”から“１”に移行し、ビット線ＢＬｂ側の読出し電位が論理値“１”から“０”に移行する（図６（ｃ））。すなわち、ビット線ＢＬａ側の電位において、参照電位より高い位置にあるプロット（▲、×）は、論理値“１”側に分布する。これにともない、ビット線ＢＬｂ側のプロット（▲、×）は、論理値“１”から論理値“０”側に分布する。ここで、１つの単位強誘電体メモリにおける論理値“０”の読出し電位と、論理値“１”の読出し電位との相関係数は約１である。このため、論理値“１”に書き換えられたビット線ＢＬａ側の分布は、全てのビット線ＢＬａが論理値“１”に分布した状態の正規分布（図６（ｃ）において破線で示す）において、読出し電位が高い位置に分布する。一方、論理値“１”の状態に移行した単位強誘電体メモリＭ０に相補関係を有する単位強誘電体メモリＭ１は、ビット線ＢＬｂ側の論理値“１”の正規分布内に広がって分布している。これは、相補関係にある単位強誘電体メモリＭ０、Ｍ１において、読出し電圧の相関関係は無いからである。このため、論理値“１”から“０”に移行したビット線ＢＬｂ側の分布は、全てのビット線ＢＬｂが論理値“１”に分布した状態の正規分布（図６（ｃ）において破線で示す）内において広がって分布する。より具体的には、図６（ｂ）において論理値“１”における正規分布において読出し電位が低いプロット（▲）は、論理値“０”に移行しても、論理値“０”における正規分布において読出し電位の低い位置にプロットされる。一方、論理値“１”における正規分布において読出し電位が高いプロット（×）は、論理値“０”に移行しても、論理値“０”における正規分布において読出し電位の高い位置にプロットされる。
【００２６】
次に、ビット線ＢＬａ側に５５０ｍＶの参照電圧Ｖｒｅｆを印加した状態で、強誘電体メモリ１０の読出しを再度行う（ステップＳ３）。これにより、論理値“０”側に分布したビット線ＢＬｂ側の正規分布を５５０ｍＶを境界として分離し、良否判定を行うことができる。具体的な読出し方法についは、上述したステップＳ２の読出し方法とほぼ同一である。異なる部分は、印加する参照電圧Ｖｒｅｆの値、及びテストモード信号線ＴＥｂに“Ｈ”レベルの電圧を印加するのではなく、テストモード信号線ＴＥａに“Ｈ”レベルの電圧を印加してビット線ＢＬａ側の電位を参照電位にすることである。
【００２７】
このような読出しステップを経ることで、ビット線ＢＬｂ側の読出し電位が参照電位（５５０ｍＶ）より小さいメモリセル１３においては、センスアンプ１４によってビット線ＢＬｂ側の読出し電位が接地電位になり、ビット線ＢＬａ側の読出し電位が電源電位Ｖｃｃになる。このため、このようなメモリセル１３からは、データ“１”が出力される。逆に、ビット線ＢＬｂの読出し電位が参照電位以上のメモリセル１３においては、センスアンプ１４によってビット線ＢＬａ側の読出し電位が接地電位になり、ビット線ＢＬｂ側の読出し電位が電源電位Ｖｃｃになる。このため、このようなメモリセル１３からは、データ“０”が出力される。なお、増幅された読出し電位のそれぞれが出力バッファに供給されること、出力バッファ回路が増幅されたビット線間の電位差に基づいて論理値を読み取って、これを一次的に保持することは、ステップＳ２と同一である。
【００２８】
次に、ステップＳ３でデータ“１”を出力したメモリセル１３を不良品とし、データ“０”を出力したメモリセル１３を良品とする判定を行う（ステップＳ４）。具体的には、ステップＳ３において出力バッファが読み取った論理値が“１”であったメモリセルを不良品とし、論理値が“０”であったメモリセル１３を良品とする。すなわち、図６（ｄ）のビット線ＢＬｂ側において５５０ｍＶ未満の読出し電位を出力するメモリセル１３を不良品とし、５５０ｍＶ以上の読出し電位を出力するメモリセル１３を良品とする。より具体的には、３つのプロットに係るメモリセル１３のうち、プロット（▲）に係るメモリセル１３に係るメモリセル１３だけが不良品として判定される。
【００２９】
以上のステップＳ１〜Ｓ４を経ることで、データ“０”を読出す場合におけるスクリーニングが完了する。従来のスクリーニング方法では、ビット線ＢＬａ側の判定においてプロット（▲、×）に係るメモリセル１３が不良と判定され、ビット線ＢＬｂ側の判定においてプロット（●）に係るメモリセル１３が不良と判定されるため、最終的には全てのプロット（●、▲、×）に係るメモリセル１３が不良品として判定されていた。しかしながら、上述したステップＳ１〜Ｓ４を経ることで、相補関係を形成するビット線の間の電位差が所定値未満となるメモリセル１３（プロット（▲）に係るメモリセル）のみをスクリーニングすることができる。
【００３０】
次に、強誘電体メモリ１０の全てのメモリセル１３にデータ“１”を書込む（ステップＳ５）。強誘電体メモリ１０へのデータの書込みは、公知の強誘電体メモリにおける書込みと同様であり、書込み対象のメモリセル１３の選択トランジスタ１１をオン状態に移行させ、書込み対象のメモリセル１３に接続されたビット線及びプレート線に所定の電圧を印加することにより行われる。この際、プレート線への電圧供給はプレート線ドライバによってなされ、ビット線への電圧供給はカラムドライバによってなされる。ここで、全てのメモリセル１３にデータ“１”を書込んだ状態におけるビット線ＢＬａ側の読出し電位分布、及びビット線ＢＬｂ側の読出し電位分布は、図８（ａ）のような正規分布になる。図８において横軸は読出し電位（Ｖ）であり、縦軸はカウント数（すなわち、ビット数）である。また、メモリセル１３にデータ“１”が書込まれているため、ビット線ＢＬａ側の読出し電位分布は、論理値“１”側に分布し、ビット線ＢＬｂ側の読出し電位分布は論理値“０”側に分布する。ここで、論理値“０”と論理値“１”との中間の読出し電位は７５０ｍＶであり、各分布の読出し電位の最大値は１５００ｍＶである。図８において、ビット線ＢＬａ側の分布内のプロット（●、▲、×）及びビット線ＢＬｂ側のプロット（●、▲、×）において、同一プロットは同一のメモリセル１３に接続されたビット線の読出し電位を示している。
【００３１】
次に、強誘電体メモリ１０の動作モードをテストモードに切り替え、データの読出しを行う（ステップＳ６）。ここでは、ビット線ＢＬｂ側に８５０ｍＶの参照電圧を印加した状態で読出しを行う。これにより、ビット線ＢＬａ側の正規分布を８５０ｍＶを境界として分離することができる（図８（ｂ））。
【００３２】
具体的な読出し方法について、図９（ａ）のタイミングチャートを参照しつつ説明する。先ず、時刻ｔ１においてテストモード信号線ＴＥｂに“Ｈ”レベルの信号を供給し、テストモード信号線ＴＥｂに接続されたスイッチング素子１５をオン状態に移行する。これにより、ビット線ＢＬｂ側には外部入力端子１６から供給される参照電圧Ｖｒｅｆ（８５０ｍＶ）が印加され、ビット線ＢＬｂ側の電位が８５０ｍＶまで上昇する。次に、時刻ｔ２においてワード線ＷＬ０に“Ｈ”レベルの選択信号（選択電圧ＶＨ）を供給し、ワード線ＷＬ０に接続された選択トランジスタ１１をオン状態に移行する。次に、時刻ｔ３においてプレート線ＰＬ０に“Ｈ”レベルの信号の読出信号（読出電圧Ｖｒ）を供給する。これにより、プレート線ＰＬ０を介してプレート線ＰＬ０に接続された強誘電体キャパシタ１２に読出電圧Ｖｒが印加される。強誘電体キャパシタ１２に読出電圧Ｖｒが印加されると、ビット線ＢＬａ、ＢＬｂ上のそれぞれに、互いに電圧レベルが異なるビット線電位（読出し電位）が現れる。かかる電位差は、対をなす単位強誘電体メモリＭ０、Ｍ１の各強誘電体キャパシタ１２の分極状態の違いに基づくものである。次に、時刻ｔ４においてテストモード信号線ＴＥｂへの信号供給を停止し、直後の時刻ｔ５においてセンスアンプ制御線ＳＥａに“Ｈ”レベルの信号を供給し、センスアンプ制御線ＳＥｂに“Ｌ”レベルの信号を供給することで、センスアンプ１４を駆動させる。センスアンプ１４は、ビット線ＢＬａ、ＢＬｂとの間の電位差ΔＶ２に基づいて、ビット線ＢＬａ、ＢＬｂ上に現れた読出し電位のそれぞれを接地電位及び電源電位Ｖｃｃに増幅する。なお、増幅された読出し電位のそれぞれは出力バッファに供給される。また、出力バッファ回路は増幅されたビット線間の電位差に基づいて論理値を読み取って、これを一次的に保持する。次に、時刻ｔ６においてプレート線ＰＬ０に対する読出信号の供給を停止する。これにより、強誘電体キャパシタ２への電圧印加が解除される。次に、時刻ｔ７においてビット線ＢＬａ、ＢＬｂの読出し電位を接地電位にリセットする。また、これと同時にセンスアンプ制御線ＳＥａに“Ｌ”レベルの信号を供給し、センスアンプ制御線ＳＥｂに“Ｈ”レベルの信号を供給することで、センスアンプ１４の駆動を停止させる。次に、時刻ｔ８においてワード線ＷＬ０に“Ｌ”レベルの選択解除信号（選択解除電圧）が供給され、ワード線ＷＬ０に接続されたメモリセル１３の選択状態が解除され、ワード線ＷＬ０上のメモリセル１３のデータの読み出しが完了する。かかる一連の処理はワード線毎に順次実行され、全てのメモリセル１３について読み出しがなされる。
【００３３】
上述したような読出しがなされると、図９（ａ）に示されているようなビット線ＢＬａの読出し電位が参照電位（８５０ｍＶ）以上場合には、ビット線ＢＬｂの読出し電位が接地電位になり、ビット線ＢＬａの読出し電位が電源電位Ｖｃｃになる。従って、書込まれたデータは反転することなく、“１”として出力される。逆に、図９（ｂ）に示されているようなビット線ＢＬａの読出し電位が参照電位よりも低い場合には、ビット線ＢＬａの読出し電位が接地電位になり、ビット線ＢＬｂの読出し電位が電源電位Ｖｃｃになる。この場合には、書込まれたデータは反転し、メモリセル１３にデータ“０”が書込まれる。すなわち、データ“１”が出力されるメモリセル１３においては、そのままデータ“１”が書込まれた状態が保持されるが、データ“０”が出力されるメモリセル１３においては、データ“０”が新たに書込まれる。
【００３４】
このような新たな書込みが生じたメモリセル１３においては、ビット線ＢＬａ側の読出し電位が論理値“１”から“０”に移行し、ビット線ＢＬｂ側の読出し電位が論理値“０”から“１”に移行する（図８（ｃ））。すなわち、ビット線ＢＬａ側の電位において、参照電位より低い位置にあるプロット（●、▲）は、論理値“０”側に分布する。これにともない、ビット線ＢＬｂ側のプロット（●、▲）は、論理値“０”から論理値“１”側に分布する。上述したように、１つの単位強誘電体メモリにおける論理値“０”の読出し電位と、論理値“１”の読出し電位との相関係数は約１である。このため、論理値“０”に書き換えられたビット線ＢＬａ側の分布は、全てのビット線ＢＬａが論理値“０”に分布した状態の正規分布（図８（ｃ）において破線で示す）において、読出し電位が低い位置に分布する。一方、論理値“０”の状態に移行した単位強誘電体メモリＭ０に相補関係を有する単位強誘電体メモリＭ１は、ビット線ＢＬｂ側の論理値“０”の正規分布内に広がって分布している。これは、上述したように、相補関係にある単位強誘電体メモリＭ０、Ｍ１において、読出し電圧の相関関係は無いからである。このため、論理値“０”から“１”に移行したビット線ＢＬｂ側の分布は、全てのビット線ＢＬｂが論理値“０”に分布した状態の正規分布（図８（ｃ）において破線で示す）内において広がって分布する。より具体的には、図８（ｂ）において論理値“０”における正規分布において読出し電位が低いプロット（●）は、論理値“０”に移行しても、論理値“０”における正規分布において読出し電位の低い位置にプロットされる。一方、論理値“０”における正規分布において読出し電位が高いプロット（▲）は、論理値“１”に移行しても、論理値“１”における正規分布において読出し電位の高い位置にプロットされる。
【００３５】
次に、ビット線ＢＬａ側に９５０ｍＶの参照電圧Ｖｒｅｆを印加した状態で、強誘電体メモリ１０の読出しを再度行う（ステップＳ７）。これにより、論理値“１”側に分布したビット線ＢＬｂ側の正規分布を９５０ｍＶを境界として分離し、良否判定を行うことができる。具体的な読出し方法についは、上述したステップＳ６の読出し方法とほぼ同一である。異なる部分は、印加する参照電圧Ｖｒｅｆの値、及びテストモード信号線ＴＥｂに“Ｈ”レベルの電圧を印加するのではなく、テストモード信号線ＴＥａに“Ｈ”レベルの電圧を印加してビット線ＢＬａ側の電位を参照電位にすることである。
【００３６】
このような読出しステップを経ることで、ビット線ＢＬｂ側の読出し電位が参照電位（９５０ｍＶ）以下のメモリセル１３においては、センスアンプ１４によってビット線ＢＬｂ側の読出し電位が接地電位になり、ビット線ＢＬａ側の読出し電位が電源電位Ｖｃｃになる。このため、このようなメモリセル１３からは、データ“１”が出力される。逆に、ビット線ＢＬｂの読出し電位が参照電位より高いメモリセル１３においては、センスアンプ１４によってビット線ＢＬａ側の読出し電位が接地電位になり、ビット線ＢＬｂ側の読出し電位が電源電位Ｖｃｃになる。このため、このようなメモリセル１３からは、データ“０”が出力される。なお、増幅された読出し電位のそれぞれが出力バッファに供給されること、出力バッファ回路が増幅されたビット線間の電位差に基づいて論理値を読み取って、これを一次的に保持することは、ステップＳ６と同一である。
【００３７】
次に、ステップＳ７でデータ“０”を出力したメモリセル１３を不良品とし、データ“１”を出力したメモリセル１３を良品とする判定を行う（ステップＳ８）。具体的には、ステップＳ７において出力バッファが読み取った論理値が“０”であったメモリセルを不良品とし、論理値が“１”であったメモリセル１３を良品とする。すなわち、図８（ｄ）のビット線ＢＬｂ側において９５０ｍＶ以下の読出し電位を出力するメモリセル１３を良品とし、９５０ｍＶより大きい値の読出し電位を出力するメモリセル１３を不良品とする。より具体的には、３つのプロットに係るメモリセル１３のうち、プロット（▲）に係るメモリセル１３に係るメモリセル１３だけが不良品として判定される。
【００３８】
以上のステップＳ５〜Ｓ８を経ることで、データ“１”を読出す場合におけるスクリーニングが完了する。従来のスクリーニング方法では、ビット線ＢＬａ側の判定においてプロット（●、▲）に係るメモリセル１３が不良と判定され、ビット線ＢＬｂ側の判定においてプロット（×）に係るメモリセル１３が不良と判定されるため、最終的には全てのプロット（●、▲、×）に係るメモリセル１３が不良品として判定されていた。しかしながら、上述したステップＳ５〜Ｓ８を経ることで、相補関係になるビット線の間の電位差が所定値未満となるメモリセル１３（プロット（▲）に係るメモリセル）のみをスクリーニングすることができる。
【００３９】
上述したスクリーニング方法においては、強誘電体メモリ１０の全てのメモリセル１３に“１”を書込んだ場合に、ビット線ＢＬｂ側に８５０ｍＶの参照電圧を印加し（ステップＳ６）、更にビット線ＢＬａ側に９５０ｍＶの参照電圧を印加し（ステップＳ７）、その判定を行っていたが、ビット線ＢＬａ側に６５０ｍＶの参照電圧を印加し、その後にビット線ＢＬｂ側に５５０ｍＶして判定を行うようにしてもよい。すなわち、ビット線ＢＬｂ側の論理値“０”の正規分布において６５０ｍＶを境界として分離を行った後に、ビット線ＢＬａ側の論理値“０”の正規分布において５５０ｍＶを境界として良否判定を行う。このようにすることで、参照電圧Ｖｒｅｆの値を論理値“０”と論理値“１”との中間の値である７５０ｍＶよりも低い値にすることができ、比較的低い参照電圧Ｖｒｅｆによって強誘電体メモリ１０のスクリーニングを行うことができる。以下に、図１０及び図１１を参照しつつ、上述した場合のフローを説明する。なお、ステップＳ１〜Ｓ４までは、上述した内容と同一であることからその説明を省略し、ステップＳ５〜Ｓ８をステップＳ１５〜Ｓ１８に置き換えて説明する。
【００４０】
先ず、強誘電体メモリ１０の全てのメモリセル１３にデータ“１”を書込む（ステップＳ１５）。強誘電体メモリ１０へのデータの書込みは、公知の強誘電体メモリにおける書込みと同様であり、書込み対象のメモリセル１３の選択トランジスタ１１をオン状態に移行させ、書込み対象のメモリセル１３に接続されたビット線及びプレート線に所定の電圧を印加することにより行われる。この際、プレート線への電圧供給はプレート線ドライバによってなされ、ビット線への電圧供給はカラムドライバによってなされる。ここで、全てのメモリセル１３にデータ“１”を書込んだ状態におけるビット線ＢＬａ側の読出し電位分布、及びビット線ＢＬｂ側の読出し電位分布は、図１１（ａ）のような正規分布になる。図１１において横軸は読出し電位（Ｖ）であり、縦軸はカウント数（すなわち、ビット数）である。また、メモリセル１３にデータ“１”が書込まれているため、ビット線ＢＬａ側の読出し電位分布は、論理値“１”側に分布し、ビット線ＢＬｂ側の読出し電位分布は論理値“０”側に分布する。ここで、論理値“０”と論理値“１”との中間の読出し電位は７５０ｍＶであり、各分布の読出し電位の最大値は１５００ｍＶである。図１１中のビット線ＢＬａ側の分布内のプロット（●、▲、×）及びビット線ＢＬｂ側のプロット（●、▲、×）において、同一プロットは同一のメモリセル１３に接続されたビット線の読出し電位を示している。
【００４１】
次に、強誘電体メモリ１０の動作モードをテストモードに切り替え、データの読出しを行う（ステップＳ１６）。ここでは、ビット線ＢＬａ側に６５０ｍＶの参照電圧を印加した状態で読出しを行う。これにより、ビット線ＢＬｂ側の正規分布を６５０ｍＶを境界として分離することができる（図１１（ｂ））。
【００４２】
上述したような読出しがなされると、ビット線ＢＬｂ側の読出し電位が参照電位（６５０ｍＶ）以下の場合には、ビット線ＢＬｂ側の読出し電位が接地電位になり、ビット線ＢＬａ側の読出し電位が電源電位Ｖｃｃになる。従って、書込まれたデータは反転することなく、“１”として出力される。逆に、ビット線ＢＬｂ側の読出し電位が参照電位より高い場合には、ビット線ＢＬａ側の読出し電位が接地電位になり、ビット線ＢＬｂ側の読出し電位が電源電位Ｖｃｃになる。この場合には、書込まれたデータは反転し、メモリセル１３にデータ“０”が書込まれる。すなわち、データ“１”が出力されるメモリセル１３においては、そのままデータ“１”が書込まれた状態が保持されるが、データ“０”が出力されるメモリセル１３においては、データ“０”が新たに書込まれる。
【００４３】
このような新たな書込みが生じたメモリセル１３においては、ビット線ＢＬｂ側の読出し電位が論理値“０”から“１”に移行し、ビット線ＢＬａ側の読出し電位が論理値“１”から“０”に移行する（図１１（ｃ））。すなわち、ビット線ＢＬｂ側の電位において、参照電位より高い位置にあるプロット（▲、×）は、論理値“１”側に分布する。これにともない、ビット線ＢＬａ側のプロット（▲、×）は、論理値“１”から論理値“０”側に分布する。ここで、１つの単位強誘電体メモリにおける論理値“０”の読出し電位と、論理値“１”の読出し電位との相関係数は約１である。このため、論理値“１”に書き換えられたビット線ＢＬｂ側の分布は、全てのビット線ＢＬｂが論理値“１”に分布した状態の正規分布（図１１（ｃ）において破線で示す）において、読出し電位が高い位置に分布する。一方、論理値“１”の状態に移行した単位強誘電体メモリＭ１に相補関係を有する単位強誘電体メモリＭ０は、ビット線ＢＬａ側の論理値“０”の正規分布内に広がって分布している。これは、相補関係にある単位強誘電体メモリＭ０、Ｍ１において、読出し電圧の相関関係は無いからである。このため、論理値“１”から“０”に移行したビット線ＢＬａ側の分布は、全てのビット線ＢＬａが論理値“０”に分布した状態の正規分布（図１１（ｃ）において破線で示す）内において広がって分布する。より具体的には、図１１（ｂ）において、論理値“１”における正規分布内の読出し電位が低いプロット（▲）は、論理値“０”に移行しても、論理値“０”における正規分布において読出し電位の低い位置にプロットされる。一方、論理値“１”における正規分布において読出し電位が高いプロット（×）は、論理値“０”に移行しても、論理値“０”における正規分布において読出し電位の高い位置にプロットされる。
【００４４】
次に、ビット線ＢＬｂ側に５５０ｍＶの参照電圧Ｖｒｅｆを印加した状態で、強誘電体メモリ１０の読出しを再度行う（ステップＳ１７）。これにより、論理値“０”側に分布したビット線ＢＬａ側の正規分布を５５０ｍＶを境界として分離し、良否判定を行うことができる。具体的な読出し方法についは、上述したステップＳ１６の読出し方法とほぼ同一である。異なる部分は、印加する参照電圧Ｖｒｅｆの値、及びテストモード信号線ＴＥａに“Ｈ”レベルの電圧を印加するのではなく、テストモード信号線ＴＥｂに“Ｈ”レベルの電圧を印加してビット線ＢＬｂ側の電位を参照電位にすることである。
【００４５】
このような読出しステップを経ることで、ビット線ＢＬａ側の読出し電位が参照電位（５５０ｍＶ）より小さいメモリセル１３においては、センスアンプ１４によってビット線ＢＬａ側の読出し電位が接地電位になり、ビット線ＢＬｂ側の読出し電位が電源電位Ｖｃｃになる。このため、このようなメモリセル１３からは、データ“０”が出力される。逆に、ビット線ＢＬａの読出し電位が参照電位以上のメモリセル１３においては、センスアンプ１４によってビット線ＢＬｂ側の読出し電位が接地電位になり、ビット線ＢＬａ側の読出し電位が電源電位Ｖｃｃになる。このため、このようなメモリセル１３からは、データ“１”が出力される。なお、増幅された読出し電位のそれぞれが出力バッファに供給されること、出力バッファ回路が増幅されたビット線間の電位差に基づいて論理値を読み取って、これを一次的に保持することは、ステップＳ２と同一である。
【００４６】
次に、ステップＳ１７でデータ“０”を出力したメモリセル１３を不良品とし、データ“１”を出力したメモリセル１３を良品とする判定を行う（ステップＳ１８）。具体的には、ステップＳ１７において出力バッファが読み取った論理値が“０”であったメモリセルを不良品とし、論理値が“１”であったメモリセル１３を良品とする。すなわち、図１１（ｄ）のビット線ＢＬａ側において５５０ｍＶ未満の読出し電位を出力するメモリセル１３を不良品とし、５５０ｍＶ以上の読出し電位を出力するメモリセル１３を良品とする。より具体的には、３つのプロットに係るメモリセル１３のうち、プロット（▲）に係るメモリセル１３に係るメモリセル１３だけが不良品として判定される。
【００４７】
以上のステップＳ１５〜Ｓ８を経ることで、データ“１”を読出す場合におけるスクリーニングが完了する。
【００４８】
上述した実施例においては、データ“０”の書込み時の判定、及びデータ“１”の書込み時の判定を１回ずつ行なっていたが、各判定を複数回ずつ行ってもよい。例えば、ステップＳ１〜Ｓ４までを５回繰り返し、その後にステップＳ５に進み、ステップＳ５〜８を５回繰り返してもよい。このとき、ビット線ＢＬａ側に印加される参照電圧Ｖｒｅｆと、ビット線ＢＬｂ側に印加される参照電圧Ｖｒｅｆとを順次変更してもよい。例えば、図１２に示されているように、ビット線ＢＬａ側に印加される参照電圧Ｖｒｅｆとビット線ＢＬｂ側に印加される参照電圧Ｖｒｅｆと差（ΔＶ３）は変更せず、ビット線ＢＬａ側に印加される参照電圧Ｖｒｅｆとビット線ＢＬｂ側に印加される参照電圧Ｖｒｅｆとを順次上げる方法がある。この場合に、電位差ΔＶ３は約０．１Ｖ、参照電圧Ｖｒｅｆの上昇（ΔＶ４）は、２０ｍＶにする。このような複数回の判定を行うことで、スクリーニング精度を向上することができ、良否判別をより正確に行うことができる。
【００４９】
なお、上述した実施例においては、データの読出しステップにおいてビット線ＢＬｂ側に先ず参照電圧を印加していたが、先にビット線ＢＬａ側に参照電圧を印加しても良い。
すなわち、論理値“１”の書込みから判定（ステップＳ５〜Ｓ８）を先に行い、その後に論理値“０”の書込みから判定（ステップＳ１〜Ｓ４）を行ってもよい。
【００５０】
また、上述した実施例は理想的な場合を示しているに過ぎず、参照電圧Ｖｒｅｆの値は、強誘電体メモリの寸法、メモリ容量等の特性に応じて適宜調整する必要がある。更に、上述した実施例においては、ステップＳ２及びステップＳ３における参照電圧の差、ステップＳ６及びステップＳ７における参照電圧の差、ステップＳ１６及びステップＳ１７における参照電圧の差は、いずれも１００ｍＶであったが、書込まれる論理値によってかかる参照電圧の差が異なってもよい。
【００５１】
以上のように、本発明の強誘電体メモリのスクリーニング方法によれば、メモリセル１３に書込まれた書込データを連続して２回読出し、２回目の読出し結果に応じてメモリセル１３の良否判定を実施する。これにより、相補関係をなす２つの単位強誘電体メモリＭ０、Ｍ１から読出される読出し電位を独立して評価する必要がなくなり、相補関係をなす２つの単位強誘電体メモリＭ０、Ｍ１のそれぞれから出力される読出し電位の差によってスクリーニングを行うことができる。このため、製造コストを上昇することなくスクリーニングの精度を向上させ、歩留まりの向上を図ることができる。
【符号の説明】
【００５２】
１０  強誘電体メモリ
１１  選択トランジスタ
１２  強誘電体キャパシタ
１３  メモリセル
１４  センスアンプ
１５  スイッチング素子
１６  外部入力端子
Ｍ０、Ｍ１  単位強誘電体メモリ
ＢＬａ、ＢＬｂ  ビット線
ＷＬ０〜ＷＬｎ  ワード線
ＰＬ０〜ＰＬｎ  プレート線
ＴＥａ、ＴＥｂ  テストモード信号線
ＳＥａ、ＳＥｂ  センスアンプ制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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