(57)【特許請求の範囲】
【請求項１】
半導体素子の製造方法において、
ゲート誘電体を基板の上に形成する工程と、
金属電極をゲート誘電体の上に形成する工程と、
第１犠牲層を金属電極の上に形成する工程であって、第１犠牲層がポリシリコン及び金属から成るグループから選択される材料を含む、前記第１犠牲層を形成する工程と、
第１犠牲層を除去する工程と、
前記金属電極とは別に準備したゲート電極コンタクトを、金属電極の上に位置し、かつ金属電極に接続されるように形成する工程とを備え、
前記ゲート電極コンタクトを形成する工程は、前記第１犠牲層を除去した後に前記金属電極及び前記基板の上に誘電体層を形成すること、前記金属電極の幅よりも狭いコンタクト開口を前記金属電極にまで達するように該誘電体層に形成すること、及び、前記コンタクト開口に導電材料を充填することを含む、半導体素子の製造方法。
【請求項２】
スペーサを金属電極及び第１犠牲層に隣接して形成する工程をさらに備え、前記スペーサの形成が第１犠牲層を除去する前に行なわれる、請求項１記載の半導体素子の製造方法。
【請求項３】
第１犠牲層を形成する工程は、ポリシリコンを含む第１犠牲層を形成する工程を含む、請求項１記載の半導体素子の製造方法。
【請求項４】
第１犠牲層を形成する工程は、第１金属を含む第１犠牲層を形成する工程を含む、請求項１記載の半導体素子の製造方法。
【請求項５】
第１金属を含む第１犠牲層を形成する工程は、
第１金属を含む第１犠牲層を形成する工程であって、第１犠牲層を金属電極に対して選択的に除去することができる、前記第１犠牲層を形成する工程を含む、請求項４記載の半導体素子の製造方法。
【請求項６】
金属電極を形成する工程は、第１金属とは異なる第２金属を含む金属電極を形成する工程を含む、請求項４記載の半導体素子の製造方法。
【請求項７】
金属電極を形成する工程は、２〜２０ナノメートルの範囲の厚さを有する金属電極を形成する工程を含み、そして第１犠牲層を形成する工程は、４０〜１００ナノメートルの範囲の厚さを有する第１犠牲層を形成する工程を含む、請求項１記載の半導体素子の製造方法。
【請求項８】
第２犠牲層を第１犠牲層の上に形成する工程と、
第２犠牲層を、ゲート電極コンタクトを形成する前に除去する工程とをさらに備える、請求項１記載の半導体素子の製造方法。
【請求項９】
第２犠牲層を形成する工程は、窒化物を含む第２犠牲層を形成する工程を含む、請求項８記載の半導体素子の製造方法。
【請求項１０】
第２犠牲層を形成する工程は、金属を含む第２犠牲層を形成する工程を含む、請求項８記載の半導体素子の製造方法。
【請求項１１】
半導体素子の製造方法において、
ゲート誘電体を基板の上に形成する工程と、
金属電極をゲート誘電体の上に形成する工程と、
ポリシリコンを含む第１犠牲層を金属電極の上に形成する工程と、
第２犠牲層を第１犠牲層の上に形成する工程と、
スペーサを、金属電極、第１犠牲層、及び第２犠牲層に隣接して形成する工程と、
第２犠牲層を除去する工程と、
第１犠牲層を除去する工程と、
前記金属電極とは別に準備したゲート電極コンタクトを、金属電極の上に位置し、かつ金属電極に接続されるように形成する工程とを備え、
前記ゲート電極コンタクトを形成する工程は、前記第１犠牲層を除去した後に前記金属電極及び前記基板の上に誘電体層を形成すること、前記金属電極の幅よりも狭いコンタクト開口を前記金属電極にまで達するように該誘電体層に形成すること、及び、前記コンタクト開口に導電材料を充填することを含む、半導体素子の製造方法。
【請求項１２】
第２犠牲層を形成する工程は、窒化物を含む第２犠牲層を形成する工程を含む、請求項１１記載の半導体素子の製造方法。
【請求項１３】
第２犠牲層を形成する工程は、金属を含む第２犠牲層を形成する工程を含む、請求項１１記載の半導体素子の製造方法。
【請求項１４】
スペーサを形成する工程は、金属電極及びゲート誘電体の合計高さの少なくとも２倍の高さを有するスペーサを形成する工程を含む、請求項１１記載の半導体素子の製造方法。
【請求項１５】
金属電極を形成する工程は、２〜２０ナノメートルの範囲の厚さを有する金属電極を形成する工程を含む、請求項１１記載の半導体素子の製造方法。
【請求項１６】
第１犠牲層を形成する工程は、４０〜１００ナノメートルの範囲の厚さを有する第１犠牲層を形成する工程を含む、請求項１１記載の半導体素子の製造方法。
【請求項１７】
第２犠牲層を形成する工程は、５〜４０ナノメートルの範囲の厚さを有する第２犠牲層を形成する工程を含む、請求項１１記載の半導体素子の製造方法。
【請求項１８】
第１犠牲層を除去する前に、かつ第２犠牲層を除去する前に、ソース／ドレイン領域を基板内に、ゲート誘電体の少なくとも一部分に隣接して、かつゲート誘電体の少なくとも一部分の下に形成する工程をさらに備える、請求項１１記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して、半導体素子に関し、より詳細には、金属電極を有する半導体素子に関する。
【背景技術】
【０００２】
ゲート電極とコンタクトとの間の寄生ゲート容量によって素子の速度が不所望に低下する。寄生ゲート容量は、ゲート電極の厚さを薄くすることにより低減させることができる。共通ゲート電極はポリシリコンと、そしてポリシリコンの上に形成されるシリサイドと、を含む。ポリシリコンの厚さを極めて薄くする場合、ポリシリコンはシリサイド化プロセス中に消費されてしまう。これにより、ゲート電極がシリサイドのみになってしまうという不所望の結果が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、シリサイドが下地のゲート誘電体に接触して、不所望の閾値電圧が生じてしまう。従って、ゲート電極とコンタクトとの間の寄生ゲート容量を、シリサイドが下地のゲート誘電体に接触することがないように低減させるプロセスが必要になる。
【課題を解決するための手段】
【０００４】
一つの実施形態では、第２犠牲層（例えば、窒化膜層）を第１犠牲層（例えば、ポリシリコン層）の上に形成し、第１犠牲層は金属電極の上に形成される。第２犠牲層はポリシリコン層を、パターニング及びシリサイド化の間に保護することができ、そして第１犠牲層は下地の金属電極を、ソース／ドレイン領域に対するイオン注入の間に保護することができる。第２犠牲層及び第１犠牲層は一つの実施形態では、層間誘電体層及びコンタクトを形成する前に除去される。コンタクトを形成している間、コンタクトは、ゲート電極の上に形成されるシリサイドとは異なり、電極に直接形成することができる。一つの実施形態では、第１犠牲層のみが形成される。犠牲層はダミー層と表記することもできる。当業者が理解することができることであるが、ゲート積層構造はこの実施形態では、シリサイドを含まなくて済む。更に、第１犠牲層（ポリシリコンとすることができる）は、ポリシリコンが最終素子に残る通常の金属ゲート処理とは異なり、後続の処理が行なわれている間に除去される。更に、一つの実施形態では、スペーサは、設けるとした場合の第１犠牲層及び第２犠牲層を設ける場合に形成されて、スペーサが通常の金属ゲートプロセスフローとは異なり、金属電極の高さよりも高い高さを有するようになり、通常の金属ゲートプロセスフローでは、スペーサ高さは、金属層、ポリシリコン層、及びシリサイド層を含むことができる電極の合計電極高さと同程度である。
【図面の簡単な説明】
【０００５】
【図１】或る実施形態による半導体基板、ゲート誘電体、金属電極、第１犠牲層、及び第２犠牲層を含む半導体素子の断面図。
【図２】図１の実施形態によるゲート誘電体、金属電極、第１犠牲層、及び第２犠牲層をパターニングした後の断面図。
【図３】図２の実施形態によるスペーサ及びソース／ドレイン領域を形成した後の断面図。
【図４】図３の実施形態による第２犠牲層を除去した後の断面図。
【図５】図４の実施形態による第１犠牲層を除去した後の断面図。
【図６】図５の実施形態による誘電体層及びコンタクトを形成した後の断面図。
【発明を実施するための形態】
【０００６】
本発明は、例を通して示され、かつ添付の図によって制限されることがなく、これらの図では、同様の参照番号が同様の構成要素を指す。これらの図における構成要素は、図を簡単、かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていない。
【０００７】
図１は、或る実施形態による半導体基板１２と、ゲート誘電体１４と、金属電極１６と、第１犠牲層１８と、そして第２犠牲層２０と、を含む半導体素子１０の断面を示している。本明細書において説明される半導体基板１２はいずれかの半導体材料、または砒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなどの材料の組み合わせ、及び上に列挙した材料の組み合わせとすることができる。ゲート誘電体１４は半導体基板１２の上に形成され、そして二酸化シリコンのようないずれかの適切な誘電体、または（絶縁）金属酸化物（例えば、酸化ハフニウム）などのような高誘電率を有する誘電体、または上に列挙した材料の組み合わせとすることができる。（高誘電率を有する材料は、二酸化シリコンの誘電率よりも高い誘電率を有する）。一つの実施形態では、ゲート誘電体層は約５〜約５０オングストロームの厚さであり、そして一つの実施形態では、約２０オングストロームの厚さである。金属電極１６はゲート誘電体１４の上に形成され、そして一つの実施形態では、ゲート誘電体１４に接触している。金属電極１６は、導電性金属酸化物のような金属、合金、または金属を含有する材料を含むいずれかの導電材料とすることができる。一つの実施形態では、金属電極１６は炭化タンタルであり、炭化タンタルは、たとえリン酸に曝されたとしても最小限にエッチングされるだけである。更に説明を進めた後に理解できることであるが、金属電極１６がリン酸によってエッチングされ難いことが望ましく、これは、この化学薬品を使用して第１犠牲層１８または第２犠牲層２０を除去する必要があるからである。一つの実施形態では、金属電極１６は約２０〜約２００オングストロームの厚さであるか、または更に詳細には、約１００オングストロームの厚さである。
【０００８】
第１犠牲層１８は金属電極１６の上に形成され、そして一つの実施形態では、金属電極１６に接触して形成される。  第１犠牲層１８はシリコン含有層（例えば、ポリシリコン）または金属層（例えば、金属、金属合金、導電性金属酸化物など、または上に列挙した材料の組み合わせ）とすることができる。一つの実施形態では、第１犠牲層１８は約４００〜約１０００オングストロームの厚さであるか、または更に詳細には、約６００〜約８００オングストロームである。別の実施形態では、第１犠牲層１８は金属を含み、そして第１犠牲層１８は、金属電極１６に対してエッチング選択性を示す材料である。一つの実施形態では、金属電極１６は炭化タンタルであり、そして第１犠牲層１８は窒化チタンである。一つの実施形態では、第２犠牲層２０は第１犠牲層１８の上に形成される。一つの実施形態では、第２犠牲層２０は第１犠牲層１８に接触して形成される。第２犠牲層２０は窒化物（例えば、窒化シリコン）または金属（例えば、金属、金属合金、導電性金属酸化物など、または上に列挙した材料の組み合わせ）とすることができる。一つの実施形態では、第１犠牲層１８はポリシリコンであり、そして第２犠牲層２０は窒化物または金属であり、そして更に説明を進めた後に一層深く理解できることであるが、第２犠牲層２０は、シリサイドが第１犠牲層１８の上に形成されることがないように第１犠牲層１８を保護する必要がある（第１犠牲層１８がシリコンを含む場合）。しかしながら、第１犠牲層１８がシリコンを含まない場合、第２犠牲層２０を使用しなくてもよいが、これは、第１犠牲層１８の上には、第２犠牲層２０を設けるかどうかに関係なく、シリサイドが形成されることがないからである。従って、一つの実施形態では、第１犠牲層１８は、金属電極１６とは異なる金属であり、そして第２犠牲層２０は形成されない。別の実施形態では、第１犠牲層１８は、金属電極１６とは異なる金属であり、そして第２犠牲層２０が形成される。一つの実施形態では、第２犠牲層２０は約５０〜約４００オングストロームとすることができる、または更に詳細には、約２００オングストロームの厚さとすることができる。設けるとした場合のゲート誘電体１４、金属電極１６、第１犠牲層１８、及び第２犠牲層２０は、化学気相堆積法（ＣＶＤ）、物理気相堆積法（ＰＶＤ）など、及び上に列挙した堆積法の組み合わせのようないずれかの適切なプロセスによって形成することができる。
【０００９】
図２は、或る実施形態による、設けるとした場合のゲート誘電体１４、金属電極１６、第１犠牲層１８、及び第２犠牲層２０をパターニングした後の図１の断面を示している。いずれかの適切なパターニングプロセスを使用することができる。設けるとした場合のゲート誘電体１４、金属電極１６、第１犠牲層１８、及び第２犠牲層２０のいずれの要素も、同時に、または連続的にパターニングすることができる。一つの実施形態では、従来の化学物質（及び、例えばフォトレジストを含むマスク）を用いるプラズマエッチングを使用して、設けるとした場合のゲート誘電体１４、金属電極１６、第１犠牲層１８、及び第２犠牲層２０の各々を除去する。設けるとした場合のゲート誘電体１４、金属電極１６、第１犠牲層１８、及び第２犠牲層２０の各々の除去は、エッチング装置の異なるチャンバにおいて、または同じチャンバにおいて行なうことができる。設けるとした場合のゲート誘電体１４、金属電極１６、第１犠牲層１８、及び第２犠牲層２０をパターニングした後、積層構造が得られる。
【００１０】
図３は、或る実施形態によるスペーサ及びソース／ドレイン領域を形成した後の図２の断面を示している。まず、ソース／ドレインエクステンション３０を半導体基板１２内に、この技術分野で公知のように形成することができる。その後、ライナー３２をこの技術分野で公知のように形成することができる。ライナー３２は、二酸化シリコンのような酸化物とすることができる。ライナー３２を形成した後、スペーサ３４を形成することができる。スペーサ３４は金属電極１６（及び、設けるとした場合のゲート誘電体１４、第１犠牲層１８、及び第２犠牲層２０）に隣接する。一つの実施形態では、スペーサ３４は、窒化物（例えば、窒化シリコン）のような誘電体材料である。当業者であれば、スペーサ３４が断面図に２つの異なるスペーサとして現われるが、３次元では、スペーサ３４は実際には、設けるとした場合のゲート誘電体１４、金属電極１６、第１犠牲層１８、及び第２犠牲層２０から成る積層構造を取り囲む一つのスペーサであることが理解できるであろう。スペーサ３４を形成した後、ソース／ドレイン領域の残りの部分を形成する。ディープソース／ドレイン３６は、この技術分野で公知のように形成される。従って、ソース／ドレイン領域は、基板内にゲート誘電体の少なくとも一部分に隣接して、かつ少なくとも一部分の下に形成される。その後、従来のシリサイド化プロセスを施して、シリサイド３８をディープソース／ドレイン３６の上に形成することができる。シリサイド３８は、シリコンを含む露出領域の上にのみ形成される。従って、ディープソース／ドレイン３６がシリコンを含まない場合、シリサイド３８は、これらの領域には形成されない。更に、設けるとした場合の第２犠牲層２０または第１犠牲層１８（第２犠牲層２０を設けない場合の）がシリコンを含まない場合、シリサイドは、第１犠牲層１８または第２犠牲層２０の上には形成されない。
【００１１】
図４は、或る実施形態による、既に設けられている場合の第２犠牲層２０を除去した後の図３の断面を示している。第２犠牲層２０は、いずれかの適切なプロセスを使用して除去することができる。一つの実施形態では、第２犠牲層２０が窒化物（例えば、約１００オングストロームの窒化膜）である場合、リン酸を使用して第２犠牲層２０を除去することができる。この実施形態では、スペーサ３４も窒化物（すなわち、第２犠牲層２０と同じ材料）である場合に第２犠牲層２０を除去すると、スペーサ３４は高さが、除去される第２犠牲層２０の量にほぼ等しい量だけ低くなる。（スペーサ３４の高さの低下は、処理を長めにすることによって除去される第２犠牲層２０の量に等しいとする必要はなく、従って高さの低下は、除去される第２犠牲層の量にほぼ等しいとすればよい）。更に、スペーサ３４は、図４に示すように、水平方向（幅方向）にエッチングされる。ライナー３２が酸化物である場合、ライナー３２はこの実施形態では、高さが低くなることがない。
【００１２】
図５は、或る実施形態による第１犠牲層１８を除去した後の図４の断面を示している。第１犠牲層１８は、いずれかの適切なプロセスを使用して除去することができる。一つの実施形態では、ウェットまたはドライエッチング除去を行なう。例えば、ドライエッチングは、第１犠牲層１８がポリシリコンである場合に使用することができる。一つの実施形態では、第１犠牲層１８を除去するために使用されるプロセスでは、第１犠牲層１８を、下地の金属電極１６に対して選択的に除去する。別の表現をすると、第１犠牲層１８を除去するために使用されるプロセスでは、金属電極１６がほとんどエッチングされることがない。（金属電極１６の或る部分が、処理を長めにすることによって第１犠牲層１８が除去されている間に除去される可能性があるが、この除去量は、形成されるトランジスタの電気特性に影響するほど大きくしてはいけない）。別の実施形態では、第１犠牲層１８を除去するために使用されるプロセスにおいて、下地の金属電極１６に対する選択性がない場合、金属電極１６の厚さは、第１犠牲層１８を除去した後に、金属電極１６の所望の厚さが得られるように選択する必要がある。一つの実施形態では、金属電極１６の所望の厚さは、約２０〜約２００オングストロームである。更に、ライナー３２及びスペーサ３４は除去しなくてもよい。
【００１３】
第１犠牲層１８を除去した後、ゲート誘電体１４及び金属電極１６の合計高さである積層構造の高さは合計高さ４６を有し、そしてスペーサ３４は高さ４８を有する。一つの実施形態では、（ゲート誘電体１４及び金属電極１６の）合計高さ４６に対する（スペーサ）高さ４８の比は、少なくとも（約）２：１〜少なくとも（約）１０：１である。一つの実施形態では、合計高さ４６に対する高さ４８の比は、少なくとも（約）３：１である。
【００１４】
図６は、或る実施形態による誘電体層４０及びコンタクトを形成した後の図５の断面を示している。誘電体層４０は、半導体基板１２（従って、半導体基板１２上に形成される構造、及び半導体基板１２内に形成される構造）の上に形成される。誘電体層４０は、層間誘電体層に使用されるいずれかの適切な誘電体とすることができる。一つの実施形態では、誘電体層４０は、低誘電率を有する誘電体材料（すなわち、二酸化シリコンの誘電率よりも低い誘電率の材料）である。別の実施形態では、誘電体層４０は二酸化シリコンである。誘電体層４０は、ＣＶＤ、ＰＶＤなど、または上に列挙した堆積法の組み合わせのようないずれかの適切なプロセスによって形成することができる。誘電体層４０を形成した後、誘電体層４０をこの技術分野で公知のようにパターニングすることにより、コンタクト開口（図示せず）を形成する。次に、コンタクト開口に、銅またはタングステンのような導電材料（及び、可能であれば、導電性ライナーのような他の導電層）を充填して、ソース／ドレインコンタクト４２及びゲート電極コンタクト４４を形成する。いずれかの適切な公知の処理を使用してソース／ドレインコンタクト４２及びゲート電極コンタクト４４を形成することができる。ソース／ドレインコンタクト４２はソース／ドレイン領域に接続され、かつソース／ドレイン領域の上に形成される。ゲート電極コンタクト４４は金属電極１６に接続され、かつ金属電極１６の上に形成される。図示の実施形態では、ゲート電極コンタクト４４は金属電極１６とじかに接触する。他の実施形態では、層間層を、ゲート電極コンタクト４４と金属電極１６との間に設けることができる。
【００１５】
ここで、ゲート電極とコンタクトとの間の寄生ゲート容量を、シリサイドが下地のゲート誘電体と接触することがない状態で小さくするプロセスが必要とされていることを理解されたい。更に、当業者であれば、使用されているように、ゲート電極は、コンタクトの接続先である一つ以上の層を有することができることが理解できるであろう。一つの実施形態では、金属ゲート電極はゲート電極全体である（すなわち、ゲート電極は金属ゲート電極しか含まない）。 
【００１６】
本発明について本明細書において特定の実施形態を参照しながら説明しているが、種々の変形及び変更を、以下の請求項に示す本発明の範囲から逸脱しない限り加えることができる。従って、本明細書及び図は、制限的な意味ではなく例示として捉えられるべきであり、そして全てのこのような変形は本発明の範囲に包含されるべきものである。本明細書において特定の実施形態に関して説明される全ての効果、利点、または問題解決法が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。
【００１７】
本明細書において使用する「ａ」または「ａｎ」という用語は、「ｏｎｅ（一つの）」または「ｍｏｒｅ  ｔｈａｎ  ｏｎｅ（一つよりも多くの）」として定義される。また、請求項における「ａｔ  ｌｅａｓｔ  ｏｎｅ（少なくとも一つの）」及び「ｏｎｅ  ｏｒ  ｍｏｒｅ（一つ、または一つよりも多くの）」のような導入語句の使用は、同じ請求項が、導入語句「ｏｎｅ  ｏｒ  ｍｏｒｅ」または「ａｔ  ｌｅａｓｔ  ｏｎｅ」、及び「ａ」または「ａｎ」のような不定冠詞を含む場合でも、別の請求要素を不定冠詞「ａ」または「ａｎ」によって導入することにより、このような被導入請求要素を含む全ての特定の請求項を、このような要素を一つだけ含む発明に限定することを意味すると捉えられるべきではない。同じことが定冠詞の使用に関しても言える。本明細書において使用する「ｃｏｕｐｌｅｄ」という用語は、直接的な接続、または機械的な接続に限定されるものではない。特に断らない限り、「ｆｉｒｓｔ（第１）」及び「ｓｅｃｏｎｄ（第２）」のような用語は、このような用語が表わす要素間を任意に区別するために使用される。従って、これらの用語は必ずしも、このような要素の時間的な優先順位、または他の優先順位を指す訳ではない。
【００１８】
更に、記述において、そして請求項において使用される場合の「ｆｒｏｎｔ（前の）」、「ｂａｃｋ（後の）」、「ｔｏｐ（上の）」、「ｂｏｔｔｏｍ（底の）」、「ｏｖｅｒ（上に）」、「ｕｎｄｅｒ（下に）」などの用語は、表現上の目的で使用され、必ずしも恒久的な相対位置を表わすために使用されるのではない。このように使用される用語は適切な条件の下では入れ替え可能であるので、本明細書において説明される本発明の実施形態が、例えば例示の配置以外の配置で、または本明細書において説明される配置とは異なる他の配置で動作することができることを理解されたい。
【図１】
0005534407.tif 000002
【図２】
0005534407.tif 000003
【図３】
0005534407.tif 000004
【図４】
0005534407.tif 000005
【図５】
0005534407.tif 000006
【図６】
0005534407.tif 000007