(57)【特許請求の範囲】
【請求項１】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極が接合され、前記ｎ型の第４領域にカソード電極が接合されたサイリスタにおいて、
前記ｐ型の第１領域は、一部分が他の部分より厚く形成された凸状部を有し、前記ｎ型の第２領域の表面に垂直な方向から平面的に見た場合、該凸状部が前記ｐ型の第３領域と重なりを有するように形成され、
前記ｐ型の第１領域の不純物濃度より低く、前記ｎ型の第２領域内であって前記ｐ型の第１領域の凸状部の頂面に接して形成されたｐ型の第５領域と、
前記ｐ型の第１領域の不純物濃度より低く、前記ｎ型の第２領域内であって前記ｐ型の第１領域の凸状部以外の表面に接して形成されたｐ型の第６領域と、
を備えることを特徴とするサイリスタ。
【請求項２】
前記ｐ型の第１領域は、
一部分が他の部分より厚く形成された凸状部を有し、前記ｎ型の第２領域の表面に垂直な方向から平面的に見た場合、該凸状部が前記ｎ型の第４領域と重なりを有するように形成されていることを特徴とする請求項１に記載のサイリスタ。
【請求項３】
前記ｐ型の第５領域の不純物濃度と、前記ｐ型の第６領域の不純物濃度とが等しく形成されていることを特徴とする請求項１または請求項２に記載のサイリスタ。
【請求項４】
前記ｐ型の第５領域の不純物濃度と、前記ｐ型の第６領域の不純物濃度とが異なって形成されていることを特徴とする請求項１または請求項２に記載のサイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタに関する。
【背景技術】
【０００２】
ｐｎｐｎ型でカソード電極にゲート電極を備える一般的なサイリスタの概略構成を図７に示す。図７において、サイリスタ４００は、表面でアノード電極４０１に接続されている高不純物濃度のｐ型半導体層４０２上に高不純物濃度（例えば、７×１０１７ｃｍ−３）の裏面ｐ型半導体層４０３が形成され、裏面ｐ型半導体層４０３の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４０４が形成されている。裏面ｐ型半導体層４０３の厚みは、例えば、３０〜４０［μｍ］であり、ｎ型半導体層４０４の厚みは、例えば、１６０〜１７０［μｍ］である。ｎ型半導体層４内には、高不純物濃度のｐ型半導体層４０６が形成され、ｐ型半導体層６内には、高不純物濃度のｎ型半導体層４０７と高不純物濃度のｐ型半導体層４１０とが形成されている。ｎ型半導体層４０７は、ｐ型半導体層４０６の表面でカソード電極４０８に接続され、ｐ型半導体層４１０は、ｐ型半導体層４０６の表面でゲート電極４０９に接続されている。ｎ型半導体層４０４の表面近傍には、ｐ型半導体層４０６の両側に高不純物濃度のｐ型半導体のガードリング４１１が形成され、さらにサイリスタ４００の両側には高不純物濃度のｐ型半導体のアイソレーション４０５が形成されている（例えば、特許文献１参照）。
【０００３】
上記の構成による従来のサイリスタ４００において、アノード電極（Ａ）４０１とカソード電極（Ｋ）４０８間に順方向電圧を印加し、さらにゲート電極（Ｇ）４０９に正の電圧を印加すると、ｎ型半導体層４０４とｐ型半導体層４０６との間にできる空乏層へ、ゲート電極４０９を形成するｐ型半導体層４１０からのホールが注入され、空乏層が狭くなり、アノード電極４０１からカソード電極４０８に電流が流れる。このゲート電流値に応じてブレークオーバー点孤が発生し、そして、ブレークオーバー点孤によるＯＮ状態でアノード電極４０１とカソード電極４０８間にオン電圧ＶＴが発生する。
近年、各種の装置において消費電力の低減要求があり、このためサイリスタにおいても消費電力の低減のため低ＶＴ化が望まれている。このオン電圧ＶＴを低くするためには、高濃度ｐ型半導体層である裏面ｐ型半導体層４０３を厚くしｎ型半導体層４０４の厚みを薄くする方法がある。これにより、裏面ｐ型半導体層４０３からｎ型半導体層４０４へのキャリアが到達しやすくなるので低ＶＴ化を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２４０５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、オン電圧ＶＴを低くするために、例えば裏面ｐ型半導体層４０３を凸状に形成して従来構造より部分的に裏面ｐ型半導体層４０３とｐ型半導体層４０６との距離を短くした場合、裏面ｐ型半導体層４０３は凸状部を新たに形成したため、ｎ型半導体層４０４とｐ型半導体層４０６との間にできる空乏層へのキャリアの注入が増加し、その結果としてリーク電流が増加してしまうという問題点があった。この問題点を解決するために、裏面ｐ型半導体層４０３の凸状部以外を従来構造より薄くした場合、リーク電流を抑えることができるが、カソード電極に逆電圧を印可した時の逆耐圧が確保できないという問題点があった。また、一般的なオン電圧ＶＴを下げる方法として、順電圧時の空乏層の大きさを確保するためにチップサイズを大きくする方法が用いられているが、限られたスペース内に部品を納めたい場合、チップサイズが大きくなると従来部品から置き換えることが困難になるという問題点があった。
【０００６】
本発明は、上記の問題点に鑑みてなされたものであって、サイリスタのサイズを従来と同じにしたままオン電圧ＶＴを低くし、逆耐圧特性を確保したサイリスタを提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係るサイリスタは、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極が接合され、前記Ｎ型の第４領域にカソード電極が接合されたサイリスタにおいて、前記ｐ型の第１領域は、一部分が他の部分より厚く形成された凸状部を有し、前記ｎ型の第２領域の表面に垂直な方向から平面的に見た場合、該凸状部が前記ｐ型の第３領域と重なりを有するように形成され、前記ｐ型の第１領域の不純物濃度より低く、前記ｎ型の第２領域内であって前記ｐ型の第１領域の凸状部の頂面に接して形成されたｐ型の第５領域と、前記ｐ型の第１領域の不純物濃度より低く、前記ｎ型の第２領域内であって前記ｐ型の第１領域の凸状部以外の表面に接して形成されたｐ型の第６領域とを備えることを特徴としている。
【０００８】
また、本発明に係るサイリスタは、前記ｐ型の第１領域は、一部分が他の部分より厚く形成された凸状部を有し、前記ｎ型の第２領域の表面に垂直な方向から平面的に見た場合、該凸状部が前記ｎ型の第４領域と重なりを有するように形成されていることを特徴としている。
【０００９】
また、本発明に係るサイリスタは、前記ｐ型の第５領域の不純物濃度と、前記ｐ型の第６領域の不純物濃度とが等しく形成されていることを特徴としている。
【００１０】
また、本発明に係るサイリスタは、前記ｐ型の第５領域の不純物濃度と、前記ｐ型の第６領域の不純物濃度とが異なって形成されていることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、ｎ型の第２領域内に、ｐ型の第１領域は、一部分が他の部分より厚く形成させた凸状部を有し、ｎ型の第２領域の表面に垂直な方向から平面的に見た場合、凸状部がｐ型の第３領域と重なりを有するように形成した。また、ｐ型の第５領域は、ｐ型の第１領域の不純物濃度より低く、ｎ型の第２領域内であってｐ型の第１領域の凸状部の頂面に接して形成した。さらに、ｐ型の第６領域は、ｐ型の第１領域の不純物濃度より低く、ｎ型の第２領域内であってｐ型の第１領域の凸状部以外の表面に接して形成したので、サイズを従来と同じにしたままオン電圧ＶＴを低くし、逆耐圧特性を確保したサイリスタを実現することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係るサイリスタの断面構成図である。
【図２】サイリスタの電流対電圧特性を説明する図である。
【図３】本実施形態に係るオン電圧ＶＴの例を説明する図である。
【図４】本実施形態に係るアノード電極とカソード電極との間の電流密度シミュレーションにより求めた一例を示す図である。
【図５】本実施形態に係るサイリスタの断面構成図である。
【図６】本実施形態に係るサイリスタの上面レイアウト図である。
【図７】従来の実施形態に係るサイリスタの断面構成図である。
【発明を実施するための形態】
【００１３】
以下、図１〜図７を用いて本発明の実施形態について詳細に説明する。なお、本発明は係る実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
【００１４】
図１は、本実施形態におけるサイリスタ１００の断面構成図である。図１において、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層２の上に、高不純物濃度（例えば、７×１０１７ｃｍ−３）の裏面ｐ型半導体層３（第１領域）は、一部分が他の部分より厚く形成された凸状部を有して形成されている。また、裏面ｐ型半導体層３の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４（第２領域）が形成されている。裏面ｐ型半導体層３の凸状部の頂面１１０までの厚みｈ２は、従来の厚みｈ４０１と同一であり、例えば、３０〜４０［μｍ］であり、凸状部の頂面１１０以外の面１１１までの厚みｈ３（ｈ２−ｈ４）は、例えば、２０〜３０［μｍ］である。ｎ型半導体層４の厚みｈ６は、従来の厚みｈ４０２と同一であり、例えば、１６０〜１７０［μｍ］である。また、ｐ型半導体層２は、表面でアノード電極１にオーミック接続されている。ｐ型半導体層２の厚みｈ１は、例えば、１０［μｍ］である。
【００１５】
このｐ型半導体層３の凸状部は、ｎ型半導体層４の表面に垂直な方向から見た場合、ｐ型半導体層６と重なりを有するように形成されている。また、ｐ型半導体層３の凸状部は、ｎ型半導体層４の表面に垂直な方向から見た場合、ｎ型半導体層７と重なりを有するように形成されている。
【００１６】
ｎ型半導体層４内には、裏面ｐ型半導体層３の頂面１１０に接して、裏面ｐ型半導体層３より不純物濃度の低い（例えば、１×１０１５ｃｍ−３）のｐ型半導体層１０１（第５領域）が形成されている。また、ｐ型半導体層１０１は、裏面ｐ型半導体層３の厚みｈ２より薄い所定の厚みｈ５（例えば、１０［μｍ］）に形成されている。
また、ｎ型半導体層４内には、裏面ｐ型半導体層３の凸状部以外の上面１１１に接して、裏面ｐ型半導体層３より不純物濃度の低い（例えば、１×１０１５ｃｍ−３）のｐ型半導体層１０２（第６領域）が形成されている。また、ｐ型半導体層１０２は、裏面ｐ型半導体層３の厚みｈ２より薄い所定の厚みｈ４（例えば、１０［μｍ］）に形成されている。
【００１７】
また、ｎ型半導体層４内には、高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体層６（第３領域）が形成され、このｐ型半導体層６はアノード電極１と反対の表面と接している。また、ｐ型半導体層６内には、高不純物濃度（例えば、２×１０２０ｃｍ−３）のｎ型半導体層７（第４領域）と、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層１０とが互いに離れて形成されている。さらに、ｎ型半導体層７は、ｐ型半導体層６の表面でカソード電極８に接続され、ｐ型半導体層１０は、ｐ型半導体層６の表面でゲート電極９に接続されている。さらにまた、ｐ型半導体層６の厚みｈ７、ｎ型半導体層７の厚みｈ８、および、ｐ型半導体層の厚みｈ９は、従来と同一で、例えば、ｈ７＝４０［μｍ］、ｈ８＝１９［μｍ］、ｈ９＝１０［μｍ］である。
【００１８】
また、ｎ型半導体層４の表面近傍には、ｐ型半導体層６の両側にｐ型半導体層６と離れて高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体によるガードリング１１が形成され、さらにサイリスタ１００の両側には、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体によるアイソレーション５が形成されている。
【００１９】
次に、図１のサイリスタ１００に順方向電圧が印加した場合について図２を用いて説明する。図２は、サイリスタの電流対電圧特性を説明する図である。アノード電極１とカソード電極８との間に順方向電圧を印可した場合、ｐ型半導体層６とｎ型半導体層４との間に空乏層が広がる。この状態において、ゲート電極９に正の電圧を印可すると、図２のように、アノード電極１とカソード電極８間に電流が流れる。また、ゲート電流ＩＧの大きさに応じて、ＩＧが大きいほどブレークオーバー点弧がＯＮしやすくなる。オン電圧ＶＴは、サイリスタ１００のＯＮ状態の電圧値である。
【００２０】
次に、オン電圧ＶＴが低くできる理由を説明する。図１のように、ｐ型半導体層３は、凸状部の頂面１１０までの厚みｈ２を従来構造の厚みｈ４０１と同じに形成され、さらに、この凸状部の頂面１１０に接してｐ型半導体層３より不純物濃度の低く、厚みｈ５のｐ型半導体層１０１を形成したため、ｎ型半導体層４の厚みがｈ５だけ部分的に薄くなる。この結果、小電流時、ｐ型半導体層１０１の上面１１３からキャリアの注入が優位になり、オン電圧ＶＴを低くすることが可能になる。
また、ｐ型半導体層３の凸状部上面１１０以外の上面１１１に接してｐ型半導体層３より不純物濃度の低く、厚みｈ４のｐ型半導体層１０２を形成したため、このｐ型半導体層１０２上面のｎ型半導体層４の厚みは従来構造と同一のｈ４０２である。このため、流れる電流が大きくなった場合、ｐ型半導体層１０１の上面１１３とｐ型半導体層１０２の上面１１２の両方からキャリア注入が発生する。この場合においても、ｐ型半導体層３の凸状部の上面１１０に接してｐ型半導体層１０１が形成されているので、カソード電極を構成するｐ型半導体層６まで距離が短いため、すなわちｎ型半導体層４が部分的に薄いので、オン電圧ＶＴを低くすることが可能になる。  
【００２１】
図３は、図７の従来構造のサイリスタと図１の本実施形態構造のサイリスタのシミュレーションにより算出したオン電圧ＶＴの例である。図３において、ゲート電流ＩＧはサイリスタ１００のＯＮ状態になるのに十分な電流値であり、また、カソード電流ＩＫは同一の値でオン電圧ＶＴをシミュレーションにより求めた結果である。オン電圧ＶＴ１は図７の従来構造におけるオン電圧であり、オン電圧ＶＴ２は図１の本実施形態における構造のオン電圧である。図３のように、本実施形態の構成のサイリスタ１００のオン電圧ＶＴ２は、従来の構成のサイリスタ４００のオン電圧ＶＴ１より低い電圧値が得られている。
【００２２】
図４は、本実施形態におけるアノード電極１とカソード電極８との間の電流密度をシミュレーションにより求めた一例を示す図である。図４において、白黒の濃淡は電流密度を表し、Ａ＜Ｂの順に電流密度が高くなっている。すなわち、ｐ型半導体層１０１の上面１１３の方が、ｐ型半導体層１０２の上面１１２より、電極を形成するｎ型半導体層７に向けて高い電流密度の経路が形成されている。この結果、ｐ型半導体層３の凸状部の上面１１０に接してｐ型半導体層１０１が形成したので、ｐ型半導体層１０１からカソード電極８に接合されたｎ型半導体層７に向けて電流経路が形成されて、ホールがこの電流経路に集中するため、電流が流れやすくなり、すなわち抵抗値が低くなる。この結果、オン電圧ＶＴを低くすることが可能になる。
【００２３】
次に、本実施形態の構造における逆耐圧について説明する。図１において、裏面ｐ型半導体層３の凸状部の他の部分より厚く形成された部分の厚みは従来構造と同一のまま、凸状部（他の部分より厚く形成された部分）以外の両サイドの厚みを薄くし、凸状部以外の両サイドに低濃度のｐ型半導体層１０２を形成しない場合、シミュレーションの結果、逆耐圧値は約６００［Ｖ］程度である。一方、凸状部以外の両サイドに低濃度のｐ型半導体層１０２を形成した場合、シミュレーションの結果、逆耐圧値は図７の従来構造と同等のである約１０００［Ｖ］程度である。
また、特許文献１の構造と比較しても、本実施形態の構造の方が裏面ｐ型半導体層３の横方向の幅が大きく形成されているため、特許文献１の構造より空乏層が縦方向および横方向に広がりやすいため、逆耐圧値は、本実施形態の構造の方が確保できる可能性がある。
【００２４】
以上のように、本発明によれば、図１のように、この裏面ｐ型半導体層３の凸状部およびこの凸状部に接する低濃度のｐ型半導体層１０１は、カソード電極を形成している高濃度のｎ型半導体層７の位置に対応して形成したので、カソード電極下の低濃度のｎ型半導体層４の厚さが部分的に薄くなり、オン電圧ＶＴを低くすることが可能になる。また、カソード電極を形成している高濃度のｎ型半導体層７の位置に対応した低濃度のｐ型半導体層１０１を形成したので、ｐ型半導体層１０１からカソード電極への電流経路が形成され、ホールがこの電流経路に集中するため、オン電圧ＶＴを低くすることが可能になる。
さらに、裏面ｐ型半導体層３の凸状部の厚みは従来構造と同一のまま、凸状部の両サイドの厚みを薄くし、さらに凸状部以外の両サイドに低濃度のｐ型半導体層１０２を形成したので、従来構造と同等の逆耐圧を確保することが可能になった。また、本実施形態によれば、従来のサイリスタと同じサイズのまま構成できるので、従来技術によるサイリスタからの置き換えが可能になる。
上記により、サイリスタのサイズを従来と同じにしたまま、逆耐圧性を確保しつつ、さらに低ＶＴを兼ね備えたサイリスタを実現することができる。
【００２５】
また、本実施形態では、図１において、ｐ型半導体層１０１とｐ型半導体層１０２の不純物濃度が同一の場合を説明したが、不純物濃度は同一でなくとも良い。例えば、ｐ型半導体層１０１の不純物濃度を１×１０１６ｃｍ−３、ｐ型半導体層１０２の不純物濃度を１×１０１５ｃｍ−３に形成した場合においても、シミュレーションの結果、オン電圧ＶＴは、本実施形態で説明したｐ型半導体層１０１とｐ型半導体層１０２が同一（例えば、７×１０１７ｃｍ−３）に形成した場合と同等の値が得られることが確認できている。
【００２６】
また、図１のｐ型半導体層１０１の下面１１０と上面１１３、およびｐ型半導体層１０２の上面１１２上面形状は、例えば、図５のように、上面はｐ型半導体層３０１のような曲面を有する形状でも良く、また、ｐ型半導体層３０１上のｐ型半導体層１０２も図５のような曲面を有する形状であっても良い。
【００２７】
また、本実施形態では、図１と図５において断面図を用いて説明したが、上面から見たとき、ｐ型半導体層３、１０１、１０２、３０１、３０２、３０３の上面は、例えば、図６（ａ）の上面レイアウト図のように帯状であっても良く、あるいは、図６（ｂ）の上面レイアウト図のように同心状（円、四角等）であっても良い。
【００２８】
また、本実施形態では、ｐｎｐｎ型サイリスタの例を説明したが、不純物層のｐ型、ｎ型を入れ替えたｎｐｎｐ型サイリスタにおいても同一の効果が得られる。この場合、ゲート電極に負の電流を付加することでオンまたはオフ状態を制御する。
【００２９】
また、本実施形態では、サイリスタ単体の構成について説明したが、半導体集積回路上に形成する場合にも有効である。
【００３０】
さらにまた、本実施形態で説明時にあげた各領域の不純物濃度および厚み（深さ）の例に限られるものではなく、本実施形態における各半導体層の不純物濃度に応じた不純物濃度の関係、および、各半導体層の厚みに応じた関係であれば良い。
【符号の説明】
【００３１】
１・・・アノード電極
２、３、６、１０、１０１、１０２・・・ｐ型半導体層
４、７・・・ｎ型半導体層
５・・・アイソレーション
８・・・カソード電極
９・・・ゲート電極
１１・・・ガードリング
【図１】
0005462595.tif 000002
【図２】
0005462595.tif 000003
【図３】
0005462595.tif 000004
【図４】
0005462595.tif 000005
【図５】
0005462595.tif 000006
【図６】
0005462595.tif 000007
【図７】
0005462595.tif 000008