(57)【特許請求の範囲】
【請求項１】
インターポーザと、前記インターポーザ上に設けられた半導体チップとを有する半導体装置であって、
前記インターポーザは、
該インターポーザの厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体と、
前記半導体チップと前記複数の柱状導体との間に介在する、前記複数の柱状導体側の第１配線層、前記半導体チップ側の第２配線層、および前記第１配線層と前記第２配線層との間の絶縁層と、
を有し、
前記複数の柱状導体間には、外部に開放される空隙が設けられ、
前記複数の柱状導体は、前記絶縁層から露出された前記第１配線層の表面と電気的に接続され、
前記半導体チップは、前記絶縁層から露出された前記第２配線層の表面と電気的に接続され、
前記空隙側における、前記複数の柱状導体と接続されずに前記絶縁層から露出された前記第１配線層の表面および前記複数の柱状導体のそれぞれの側面は、絶縁膜で覆われ、
前記絶縁層から露出された前記第１配線層の表面には、前記絶縁膜を介して、前記第１配線層から延在する前記複数の柱状導体の根元を覆い、前記複数の柱状導体の立設を補強する第１補強材が設けられ、
前記絶縁膜は、酸化シリコン膜からなり、
前記第１補強材は、シリコン基板からなることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の柱状導体のそれぞれの側面には、前記絶縁膜を介して、前記複数の柱状導体の立設を補強する第２補強材が設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記半導体チップとして、発熱量の異なる第１および第２半導体チップが前記インターポーザ上に設けられ、
前記第１補強材の、平面視で前記第１および第２半導体チップの間に位置する箇所には、スリットが形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記柱状導体の先端側の一部が、該柱状導体の側面を覆う前記絶縁膜から突出し、または後退していることを特徴とする半導体装置。
【請求項５】
（ａ）第１面とその反対面の第２面を有する基板に、厚さ方向に延在する複数の貫通孔を形成する工程と、
（ｂ）前記複数の貫通孔の内壁を含む前記基板の表面全体に絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記複数の貫通孔のそれぞれを導体で充填することによって、前記基板の厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体を形成する工程と、
（ｄ）前記（ｃ）工程後、前記基板の第１面上に前記複数の柱状導体と電気的に接続される第１配線層、前記第１配線層を覆う絶縁層、前記絶縁層上の第２配線層を形成する工程と、
（ｅ）前記基板の第２面側から前記基板をエッチングすることによって、前記複数の柱状導体と接続されずに前記絶縁層から露出する前記第１配線層の表面および前記複数の柱状導体のそれぞれの側面を覆う前記絶縁膜を残存させて、前記複数の柱状導体間に空隙を形成する工程と、
（ｆ）前記絶縁層から露出する前記第２配線層の表面に、半導体チップを電気的に接続して搭載する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ａ）工程で前記複数の貫通孔を囲む貫通溝を形成した後、前記（ｃ）工程で前記貫通溝を導体で充填すること、または、
前記（ｄ）工程後、前記基板の第２面にレジストパターンを形成した後、前記（ｅ）工程で前記基板をエッチングすること、
によって前記複数の柱状導体を囲む枠体を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５または６記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１配線層から延在する前記複数の柱状導体の根元を覆うように前記基板を残存させてエッチングすることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５または６記載の半導体装置の製造方法において、
前記（ｄ）工程後、前記（ｅ）工程前に、前記複数の柱状導体の、前記基板の第２面側端部のそれぞれに、前記柱状導体の径より大きいパターンを形成し、
前記（ｅ）工程では、前記パターンをマスクに前記基板をエッチングすることによって、前記複数の柱状導体のそれぞれの側面に前記絶縁膜を介して、前記複数の柱状導体の立設を補強する補強材を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項５または６記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記複数の柱状導体間にスリットを形成するように、前記基板を除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、有機基板上に搭載される半導体パッケージ（半導体装置）に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００４−４２０８２号公報（特許文献１）には、複数の半導体チップを搭載したマルチチップパッケージに関する技術が開示されている。このマルチチップパッケージでは、パッケージ基板（有機基板）上に載置されたシリコンインターポーザを介して複数の半導体チップが搭載されている。
【０００３】
なお、本発明者は、発明した結果に基づき、先行技術調査を行った。その結果、特開２００６−２１６７２３号公報（特許文献２）が抽出された。この特許文献２には、不要輻射ノイズを高い周波数帯域まで効果的に抑制することを目的として、対の平面電極間に空隙を有する領域を設け、その領域に柱状あるいは円柱状の複数の抵抗体を挟持させたプリント配線基板（有機基板）に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−４２０８２号公報
【特許文献２】特開２００６−２１６７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
マルチチップパッケージ（半導体パッケージ）は、例えば、有機基板（例えばビルドアップ基板、プリント配線基板）上に複数の半導体チップ（以下、単にチップという）を搭載して構成された半導体装置である。このようなマルチチップパッケージは、例えばコンピュータなどの電子回路が構成された有機基材からなる基板（マザーボード）上に搭載される。
【０００６】
ところで、有機基板を用いたマルチチップパッケージでは、シリコン（Ｓｉ）を基材とするチップと有機基板との熱膨張係数のミスマッチにより、チップと有機基板との間に応力が発生して隙間が生じるなどにより、信頼性が低下する問題がある。また、例えば複数のチップ間を電気的に接続するための配線は、平坦性の乏しい有機基材に形成されるため、微細配線化に困難である。さらに、例えばチップ間の配線長が長くなることや、これにより有機基板自体が大型化してしまうことが考えられる。
【０００７】
このため、本発明者は、近年の半導体装置の小型化、高性能、高機能の要求に応えるべく、次世代パッケージに関する技術について検討している。図１に本発明者が検討している半導体装置１００を模式的に示す。図１に示す半導体装置１００は、シリコンインターポーザ１１０と、その上に搭載されたチップＣＰ１、ＣＰ２とを含んで構成されており、半導体パッケージということもできる。なお、図１では、半導体装置１００は、半導体装置１００をキャビティによって収納するような放熱板１２０（例えば、ヒートスプレッダ）と共に有機基板１３０（例えば、マザーボード）上に搭載されている状態で示している。
【０００８】
シリコンインターポーザ１１０はシリコンを基材１１１とするインターポーザであるため、同じシリコンを基材とするチップＣＰ１、ＣＰ２との熱膨張係数のミスマッチがなくなる。このため、前述したような応力による問題が発生せず、半導体装置１００の信頼性を向上することができる。また、シリコンインターポーザ１１０は基材１１１にシリコンを用いており、有機基板と比較して平坦化に優れているため、微細配線を形成し易い。
【０００９】
したがって、シリコンインターポーザ１１０を含む半導体装置１００には、チップ間の配線長を短くし、微細配線によるバスラインの増加により、データ転送速度を向上することが期待できる。また、半導体装置１００の高機能化において、シリコンインターポーザ１１０には、例えば、ロジック用の半導体素子が形成されたチップや、メモリ用の半導体素子が形成されたチップなどの異種チップを搭載することも期待できる。
【００１０】
しかしながら、例えばマザーボードなどの有機基板１３０上に搭載された半導体装置１００では、有機基板１３０とシリコンインターポーザ１１０との間で熱膨張係数のミスマッチにより、その間に応力が発生している。このため、例えば温度サイクル試験などの過負荷条件では、その応力によって、有機基板１３０とシリコンインターポーザ１１０とが互いに反って接合性が低下するなど、半導体装置１００の信頼性が低下してしまう。特に、シリコンインターポーザ１１０上にチップＣＰ１、ＣＰ２を含む複数のチップを搭載するような場合では、搭載する領域も拡大するため、シリコンインターポーザ１１０のサイズが例えば２０ｍｍ角以上となると信頼性の低下は顕著になる。
【００１１】
また、図１では、半導体装置１００の放熱性を向上するために、チップＣＰ１、ＣＰ２に対して共通の放熱板１２０を取り付け、チップＣＰ１、ＣＰ２を冷却するようにしている。なお、チップＣＰ１、ＣＰ２と放熱板１２０とは接合部材１２１を介して接合されており、放熱板１２０と有機基板１３０とは接合部材１２２を介して接合されている。
【００１２】
ここで、例えば、チップＣＰ１にはロジックなどの熱抵抗が大きく発熱量が高い半導体素子が形成され、チップＣＰ２にはメモリなどの熱抵抗が小さく熱に弱い半導体素子が形成されている場合がある。このような場合では、放熱板１２０やシリコンインターポーザ１１０の基材１１１（シリコン）によって、チップＣＰ１からの発熱は効率良く冷却されるが、その熱がチップＣＰ２へ伝導してしまう。このため、チップＣＰ２の温度が上昇することによって誤動作や熱破壊が起こる場合もあり、半導体装置１００の信頼性が低下してしまう。
【００１３】
本発明の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
なお、本発明者が先行技術調査によって抽出した特許文献２は、ノイズを抑制することを主題とするものであって、そのために空隙のあるパッケージが記載されているが、信頼性を向上するために、本願において開示される発明に関する記載はされていない。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の一実施形態における半導体装置は、インターポーザと、前記インターポーザ上に設けられた半導体チップとを有する。前記インターポーザは、該インターポーザの厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体と、前記半導体チップと前記複数の柱状導体との間に介在する、前記複数の柱状導体側の第１配線層、前記半導体チップ側の第２配線層、および前記第１配線層と前記第２配線層との間の絶縁層と、を有している。前記複数の柱状導体間には、外部に開放される空隙が設けられている。前記複数の柱状導体は、前記絶縁層から露出された前記第１配線層の表面と電気的に接続されている。前記半導体チップは、前記絶縁層から露出された前記第２配線層の表面と電気的に接続されている。前記空隙側における、前記複数の柱状導体と接続されずに前記絶縁層から露出された前記第１配線層の表面および前記複数の柱状導体のそれぞれの側面は、絶縁膜で覆われている。前記絶縁層から露出された前記第１配線層の表面には、前記絶縁膜を介して、前記第１配線層から延在する前記複数の柱状導体の根元を覆い、前記複数の柱状導体の立設を補強する第１補強材が設けられている。前記絶縁膜は、酸化シリコン膜からなる。前記第１補強材は、シリコン基板からなる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、前記一実施形態によって半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明者が検討している半導体装置を模式的に示す説明図である。
【図２】本発明の一実施形態における半導体装置を模式的に示す断面図である。
【図３】図２に示す半導体装置を模式的に示す平面図である。
【図４】図２、図３に示す半導体装置を有機基板に搭載した状態を模式的に示す断面図である。
【図５】本発明の一実施形態における製造工程中の半導体装置を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１１】本発明の他の実施形態における半導体装置を模式的に示す断面図である。
【図１２】本発明の他の実施形態における製造工程中の半導体装置を模式的に示す断面図である。
【図１３】本発明の他の実施形態における半導体装置を模式的に示す断面図である。
【図１４】本発明の他の実施形態における製造工程中の半導体装置を模式的に示す断面図である。
【図１５】本発明の他の実施形態における半導体装置を模式的に示す断面図である。
【図１６】本発明の他の実施形態における製造工程中の半導体装置を模式的に示す断面図である。
【図１７】本発明の他の実施形態における半導体装置を模式的に示す断面図である。
【図１８】半導体装置の要部を模式的に示す断面図である。
【図１９】半導体装置の要部を模式的に示す断面図である。
【図２０】本発明の他の実施形態における半導体装置を模式的に示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００１９】
（実施形態１）
まず、本実施形態における半導体装置の構造について図２および図３を参照して説明する。図２は本実施形態における半導体装置１Ａを模式的に示す断面図であり、図３は半導体装置１Ａを模式的に示す平面図である。図２では図３のＡ−Ａ線における半導体装置１Ａの断面が示されている。また、図３では半導体装置１Ａの裏面側からみた平面が示されており、裏面と反対面であるデバイス面に搭載されているチップＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４（破線で示す）が透視して示されている。また、図３では理解を容易にするために柱状導体１０および枠体２０にはハッチングを付している。
【００２０】
半導体装置１Ａは、インターポーザ２Ａと、インターポーザ２Ａ上に設けられたチップＣＰ１〜ＣＰ４とを有している。チップＣＰ１は例えばＣＰＵであり、チップＣＰ１にはロジック用の半導体素子が形成されている。また、チップＣＰ２〜ＣＰ４は例えばＤＲＡＭやフラッシュメモリであり、チップＣＰ２〜ＣＰ４にはメモリ用の半導体素子が形成されている。これらチップＣＰ１〜ＣＰ４を用いて、半導体装置１Ａは所定の動作を行うことができる。
【００２１】
インターポーザ２Ａは、その厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体１０と、チップＣＰ１〜ＣＰ４と複数の柱状導体１０とを介在する配線層１１とを有している。複数の柱状導体１０のそれぞれの側面は絶縁膜１２で覆われており、複数の柱状導体１０間に空隙１３を有している。この空隙１３はインターポーザ２Ａ（半導体装置１Ａ）の外部に開放されている。また、インターポーザ２Ａは、複数の柱状導体１０を囲む枠体２０を外周に有している。
【００２２】
インターポーザ２Ａの配線層１１は、第１層（最下層）の配線層１４ａと、第２層（最上層）の配線層１４ｂと、配線層１４ａ、１４ｂ間の層間絶縁層１５と、配線層１４ｂの所望位置に形成された開口部を有するパッシベーション膜１６とを含んで構成されている。例えば、配線層１４ａ、１４ｂは銅（Ｃｕ）を含んでなり、層間絶縁層１５は酸化シリコンまたは有機樹脂を含んでなり、パッシベーション膜１６は有機樹脂を含んでなる。このパッシベーション膜１６は、インターポーザ２Ａの表面保護膜となっており、最上層の配線層１４ｂを保護している。一方、最下層の配線層１４ａは、柱状導体１０の側面を覆う絶縁膜１２が配線層１４ａに係るようにして形成され、例えば酸化シリコン膜などからなる絶縁膜１２によって保護されている。なお、これらで構成される配線層１１の全体での厚さは例えば１５μｍ程度で形成される。
【００２３】
パッシベーション膜１６の開口部から露出する配線層１４ｂは、インターポーザ２Ａの外部電極パッドとなっており、この外部電極パッドを介してチップＣＰ１〜ＣＰ４と配線層１１とは電気的に接続される。また、配線層１１では、この外部電極パッドともなる配線層１４ｂと、配線層１４ａとは、ビア（Ｖｉａ）１７を介して相互に接続されている。また、配線層１４ａ（配線層１１）は、柱状導体１０と電気的に接続されている。
【００２４】
このインターポーザ２Ａ（配線層１１）上に、チップＣＰ１〜ＣＰ４が実装して設けられている。チップＣＰ１〜ＣＰ４の主面（素子形成面）には、外部接続端子（図示しない）が形成されており、電極バンプ１８を介して、インターポーザ２Ａの電極パッド（配線層１４ｂ）にフリップチップ接続されている。また、チップＣＰ１〜ＣＰ４とインターポーザ２Ａ（配線層１１）との間にはアンダーフィル樹脂１９が充填されている。このアンダーフィル樹脂１９によって、インターポーザ２ＡとチップＣＰ１〜ＣＰ４の熱膨張係数のミスマッチを防止すると共に、インターポーザ２ＡとチップＣＰ１〜ＣＰ４の接続性を向上させている。
【００２５】
柱状導体１０は、例えば、銅（Ｃｕ）を含む導体によって構成され、径が６０μｍ程度、長さ（高さ）が３００μｍ程度の円柱状で形成される。複数の柱状導体１０は、配線層１１から立設され、それらの間は外部に開放された空隙１３となっている。このため、柱状導体１０を露出した状態としたのでは、導体（例えば銅）が腐食して、電気的特性が劣化する場合がある。
【００２６】
そこで、本実施形態では、柱状導体１０の側面に例えば酸化シリコン膜などの絶縁膜１２を覆うことによって、柱状導体１０が腐食するのを防止している。半導体装置１Ａでは、空隙１３が外部に開放された構造となっているので特に有効となる。柱状導体１０の腐食の防止により、電気的特性の劣化を防止することによって、半導体装置１Ａの信頼性を向上することができる。なお、柱状導体１０の先端は、外部との電気的な接続を確保するため、側面の絶縁膜１２のように覆われずに露出した状態としている。この状態であっても、接続後は例えばはんだなどによって保護されるので柱状導体１０の先端は腐食しないこととなる。
【００２７】
同様に、空隙１３側の配線層１４ａの表面も絶縁膜１２で覆うことによって、配線層１４ａが腐食するのを防止している。この配線層１４ａの腐食の防止により、電気的特性の劣化を防止することによって、半導体装置１Ａの信頼性を向上することができる。
【００２８】
このような半導体装置１Ａは、インターポーザ２Ａ上に設けられたチップＣＰ１〜ＣＰ４を含んで構成されており、半導体パッケージ（マルチチップパッケージ）である。半導体装置１Ａは、例えば１１ｍｍ角程度の大きさで形成されている。
【００２９】
ところで、図１を参照して説明した半導体装置１００もチップＣＰ１、ＣＰ２を含んで構成されているため、半導体パッケージである。この半導体装置１００にはシリコンを基材すなわち支持体とするインターポーザ（シリコンインターポーザ１１０）上にチップＣＰ１、ＣＰ２が設けられている。これに対して、半導体装置１Ａのインターポーザ２Ａには、このような基材（支持体）に対応するものがない。したがって、半導体装置１Ａは基材レスパッケージということもでき、またインターポーザ２Ａは配線層１１がフィルム状（例えば、厚さが１５μｍで大きさが１１ｍｍ角）となるためフレキシブル基板ともいえる。
【００３０】
図４に半導体装置１Ａを有機基板１３０（例えば、マザーボード）上に搭載した状態を示す。例えば、半導体装置１Ａの複数の柱状導体１０のそれぞれの先端に設けた例えば径が７０μｍ程度のはんだボール２１を介して、柱状導体１０（例えば、銅）と有機基板１３０のパターン１３１（例えば、銅箔）とを接合して、半導体装置１Ａが有機基板１３０上に搭載されている。このように半導体装置１Ａは、複数の柱状導体１０で接続する構造となっている。
【００３１】
半導体装置１Ａは、配線層１１から直立するように設けられた複数の柱状導体１０を有しており、この複数の柱状導体１０が脚となって有機基板１３０上に搭載されている。この複数の柱状導体１０間は空隙１３を有しているので、有機基板１３０とインターポーザ２Ａとの間で生じる応力を緩和することができる。また、インターポーザ２Ａの配線層１１がフィルム状であるため、インターポーザ２ＡとチップＣＰ１〜ＣＰ４との間で生じる応力も緩和することができる。このため、例えば温度サイクル試験などの過負荷条件においても、半導体装置１Ａと有機基板１３０との間での反りが抑制され、半導体装置１Ａとしての信頼性を向上することができる。
【００３２】
また、半導体装置１Ａでは、複数のチップＣＰ１〜ＣＰ４がインターポーザ２Ａの配線層１１側の同一面に混載されている。これらチップＣＰ１〜ＣＰ４は、ロジック、メモリなどその機能やチップの大きさなどにより熱抵抗が異なる場合がある。例えば、インターポーザ２Ａ上には、熱抵抗が高く発熱量が高いチップＣＰ１（例えば、ロジック）と、熱抵抗が低く熱に弱いチップＣＰ２〜ＣＰ４（例えば、メモリ）が搭載される場合がある。このような場合、発熱量が高いチップと、熱に弱いチップとで熱伝導を分離した構造とすることが有効である。
【００３３】
そこで、半導体装置１Ａ（インターポーザ２Ａ）ではチップＣＰ１〜ＣＰ４間には熱経路となる基板２３の基材を設けないような空隙１３を有する構造とし、例えばシリコンインターポーザを用いた場合の基材（シリコン）による熱伝導を、遮断している。シリコンは熱伝導率が非常に高く、発熱量の異なる複数のチップを搭載した場合、熱の移動による不具合が生じてしまう。したがって、発熱量が高いチップの影響により、熱に弱いチップの温度が上昇しすぎることによる誤動作や熱破壊が起きることを防止することができ、半導体装置１Ａの信頼性を向上することができる。
【００３４】
また、半導体装置１Ａでは基材レスパッケージではあるが、単に基材がないのではなく、複数の柱状導体１０を設け、その柱状導体１０間に空隙１３を有する構造となっている。このため空隙１３を冷却路とし、その冷却路に空気や水などを流すことによって、放熱性を高めることもできる。これにより、発熱量が高いチップの影響により、熱に弱いチップの温度が上昇しすぎることによる誤動作や熱破壊が起きることをより防止することができ、半導体装置１Ａの信頼性をより向上することができる。
【００３５】
また、複数の柱状導体１０間に空隙１３を有するので、柱状導体１０間が例えばシリコンの場合よりもキャパシタンスを低減することができる。したがって、データ転送速度を向上することができる。
【００３６】
また、半導体装置１Ａのインターポーザ２Ａでは外周に枠体２０を設けている。この枠体２０の有無は適宜選択することができるが、本実施形態では、枠体２０を設けた場合で説明している。
【００３７】
インターポーザ２Ａは、複数の柱状導体１０と配線層１１とを有して構成されており、配線層１１はフィルム状（例えば、厚さが１５μｍ程度）となっているため、インターポーザ２Ａをハンドリングすることが困難な場合も考えられる。そこで、インターポーザ２Ａの外周に複数の柱状導体１０を囲む枠体２０を設けることによって、ハンドリング性を向上することができる。これにより、半導体装置１Ａを有機基板１３０に容易に搭載することができる。
【００３８】
なお、半導体装置１Ａの枠体２０は有機基板１３０とは接合させずにフリーな状態であっても良いが、図４では、枠体２０（例えば、銅）は接合部材２２（例えば、はんだ）を介して有機基板１３０のパターン１３２（例えば、銅箔）と接合している。半導体装置１Ａは、基材レスパッケージであるため、有機基板１３０に搭載後の実使用時において、外形（形態）の変形が問題となることも考えられる。そこで、枠体２０を設け、その枠体２０も有機基板１３０と接合することによって、半導体装置１Ａの変形を防止している。
【００３９】
次に、本実施形態における半導体装置の製造方法について図面を参照して説明する。まず、図５に示すように、第１面２３ａとその反対面の第２面２３ｂを有する所定の厚さの基板２３を準備する。本実施形態では、基板２３の基材をシリコンとしている。次いで、基板２３の片面上にレジストを形成した後、フォトリソグラフィ技術を用いて、所望のパターン２４を形成する。
【００４０】
続いて、パターン２４をマスクとしたドライエッチングを用いて、図６に示すように、基板２３の厚さ方向に延在する複数の貫通孔２５と、貫通孔２５を囲む貫通溝２６を形成する。なお、図６では、貫通孔２５、貫通溝２６の形成後、パターン２４が除去された状態である。また、後の製造工程で、貫通孔２５に柱状導体１０、貫通溝２６に枠体２０が形成されることとなる。
【００４１】
この製造工程では、貫通溝２６を形成することとしているが、貫通溝２６の箇所を残すようにしても良い。後述するが、パターニングにより枠体２０と類似した形状に基材（シリコン）を残すことで、シリコン枠体を形成しても良い。
【００４２】
続いて、図７に示すように、複数の貫通孔２５の内壁に絶縁膜１２を形成する。また、貫通溝２６の内壁に絶縁膜１２を形成する。具体的には、基板２３としてシリコンを用いているので、基板２３の表面を熱酸化することによって、酸化シリコン膜からなる絶縁膜１２を形成することができる。
【００４３】
続いて、図８に示すように、複数の貫通孔２５のそれぞれを導体（例えば、銅）で充填することによって、基板２３の厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体１０を形成する。また、貫通溝２６を導体（例えば、銅）で充填することによって、複数の柱状導体１０を囲む枠体２０を形成する。具体的には、基板２３の第２面２３ｂに導電板を貼り付け、その導電板をシードとした電解めっきにより貫通孔２５、貫通溝２６に導体（例えば、銅）を充填する。その後、基板２３の第１面２３ａ側で平坦処理し、また導電板を除去して、基板２３の第２面２３ｂ側で平坦処理することによって、柱状導体１０および貫通溝２０が形成される。
【００４４】
続いて、図９に示すように、基板２３の第１面２３ａ上に複数の柱状導体１０と電気的に接続される配線層１１を形成する。例えば、セミアディティブ法によって、配線層１４ａ、層間絶縁層１５、および配線層１４ｂが形成される。この配線層１４ｂの形成の際には、配線層１４ａと配線層１４ｂとを電気的に接続するビア１７が形成される。また、配線層１４ｂ上にパッシベーション膜１６がコーティング、パターニングされて配線層１１が形成される。
【００４５】
続いて、図１０に示すように、配線層１１上に配線層１１と電気的に接続されるチップＣＰ１〜ＣＰ４を搭載する。具体的には、チップＣＰ１〜ＣＰ４の主面（素子形成面）に形成されている外部接続端子（図示せず）が、電極バンプ１８を介して配線層１４ｂにフリップチップ接続される。その後、チップＣＰ１〜ＣＰ４と配線層１１との間にはアンダーフィル樹脂１９を充填する。
【００４６】
次いで、基板２３においてチップＣＰ１〜ＣＰ４が搭載されている第１面２３ａとは反対面の第２面２３ｂ側から、基板２３の基材を除去する。具体的には、基板２３の第２面２３ｂ側からドライエッチングすることによって、基材となっているシリコンを除去する。このとき、シリコン（基材）に対する銅（柱状導体１０、枠体２０）や酸化シリコン（絶縁膜１２）の選択比によって、基材が除去され、柱状導体１０、枠体２０およびそれら側面の絶縁膜１２は残存することとなる。
【００４７】
このようにして、図２に示した半導体装置１Ａ（基材レスパッケージ）が完成する。また、複数の柱状導体１０と配線層１１とを有するインターポーザ２Ａも完成することとなる。
【００４８】
本実施形態では、配線層１１上にチップＣＰ１〜ＣＰ４を搭載した後、基板２３の基材を除去して半導体装置１Ａを完成させている。これに限らず、チップ搭載工程は適宜選択することができる。例えば、基板２３の基材を除去した後、配線層１１上にチップＣＰ１〜ＣＰ４を搭載して半導体装置１Ａを完成することもできる。
【００４９】
しかしながら、基板２３の基材を除去することによって、配線層１１はフィルム状となってしまうので、フィルム状の配線層１１上にチップＣＰ１〜ＣＰ４を搭載することは困難となる。そこで、本実施形態のように、チップＣＰ１〜ＣＰ４を配線層１１上に搭載することによって、これらチップＣＰ１〜ＣＰ４を支持体として、基板２３の基材を除去した方が、製造歩留まりを向上することができる。
【００５０】
また、本実施形態では、インターポーザ２Ａの枠体２０を、柱状導体１０と同一の製造工程で形成した場合について説明した。すなわち、図６を参照して説明した製造工程で貫通孔２５と共に、貫通溝２６を形成した後、図８を参照して説明した製造工程で貫通孔２５に柱状導体１０を形成すると共に、貫通溝２６に枠体２０を形成した。
【００５１】
ここで、図６を参照して説明した製造工程で貫通孔２５のみ形成し、貫通溝２６を形成しない場合、例えば図９で示した状態では枠体２０が形成されないこととなる。このような場合、基板２３の第２面２３ｂに、複数の柱状導体１０を囲むようなレジストパターンを形成した後、図１０を参照して説明したエッチング工程を行うことによって、枠体２０と類似した形状の、基板２３の基材（シリコン）からなる枠体を形成することができる。
【００５２】
また、インターポーザ２Ａの枠体２０がない場合、先にチップを搭載する方が有利となる。図１７に、インターポーザ２Ａにおいて枠体２０がない場合のインターポーザ２Ａ’と、それを有する半導体装置１Ａ’を示す。このように枠体がない場合、インターポーザ２Ａ’がフィルム状となってしまうので、このフィルム状態でチップＣＰ１〜ＣＰ４を搭載することは困難となる。このため、枠体２０を設けない場合、先にチップＣＰ１〜ＣＰ４を搭載した後、基板２３の基材を除去することが望ましい。
【００５３】
また、本実施形態では、図２に示したように、柱状導体１０の先端は、外部との電気的な接続を確保するため、側面の絶縁膜１２のように覆われずに露出した状態としている。柱状導体１０の先端を露出させた場合の構造について図１８および図１９を参照して説明する。
【００５４】
図１８では、例えば図２で示した柱状導体１０側面の絶縁膜１２が、先端側から一部後退した状態となっている。例えばはんだバンプなどの接合部材と接続する場合、柱状導体１０の導体との接触面積が増加し、また濡れ性が絶縁膜１２（例えば、酸化シリコン膜）より導体（例えば、銅）が良いため、接合部材の保持に有利となり、半導体装置の信頼性を向上させることができる。図１８に示したような構造は、例えば、図１０を参照して説明したエッチング工程で、エッチング強度を調整することで形成することができる。
【００５５】
一方、図１９では、例えば図２で示した柱状導体１０が、先端側から一部後退した状態となっている。例えばはんだバンプなどの接合部材と接続する場合、はんだと柱状導体１０の導体との接触面積が減少するため、はんだバンプ（接合部材）の小径化に有利となる。例えば、半導体装置の小型化などに伴い、小径化されたはんだバンプを有する半導体装置の信頼性を向上することができる。図１９に示したような構造は、例えば、図１０で説明したエッチング工程後、柱状導体１０（例えば、銅）をエッチングすること（例えば、塩化第二銅液を用いる）で形成することができる。
【００５６】
（実施形態２）
本実施形態における半導体装置の構造について図１１を参照して説明する。図１１は本実施形態における半導体装置１Ｂを模式的に示す断面図である。なお、前記実施形態１で説明した半導体装置１Ａでは、配線層１４ａの空隙１３側に絶縁膜１２を設けていたが、本実施形態では、補強材３０を設けた点が相違する。よって、その点を中心に説明し、また、他の構造の説明は省略する場合がある。
【００５７】
半導体装置１Ｂのインターポーザ２Ｂでは、配線層１１から延在する複数の柱状導体１０の根元を覆い、複数の柱状導体１０の立設を補強する補強材３０が設けられている。この補強材３０は、例えば絶縁性で、かつ、剛性を有するものであり、例えば、ガラス材からなる。このため、例えば、配線層１１から柱状導体１０が倒れるなどの不具合の発生を抑制することができるので、半導体装置１Ｂの信頼性を向上することができる。
【００５８】
また、半導体装置１ＢではチップＣＰ１〜ＣＰ４間には熱経路となる基板２３の基材を設けないような空隙１３を有する構造とし、例えばシリコンインターポーザを用いた場合の基材（シリコン）による熱伝導を、遮断している。したがって、発熱量が高いチップの影響により、熱に弱いチップの温度が上昇しすぎることによる誤動作や熱破壊が起きることを防止することができ、半導体装置１Ｂの信頼性を向上することができる。
【００５９】
また、配線層１１の空隙１３側に、補強材３０を設けることによって、ハンドリング性を向上することができる。このため、図４を参照して説明した有機基板１３０に半導体装置１Ｂを容易に搭載することができる。
【００６０】
次に、本実施形態における半導体装置の製造方法について図面を参照して説明する。前記実施形態１において図６を参照して説明した製造工程後、図１２に示すように、貫通孔２５および貫通溝２６を開口する開口部を有する補強材３０を、基板２３の第１面２３ａに形成する。具体的には、例えば、補強材３０としてガラス板を用い、そのガラス板を基板２３の第１面２３ａに接合した後、貫通孔２５および貫通溝２６に対応する開口部を、例えばエッチングによって除去する。
【００６１】
あるいは、図５を参照して説明した製造工程において基板２３を準備した後、基板２３の第１面２３ａに補強材を形成する。その後、その補強材上に図５で示したようなパターン２４を形成し、図６を参照して説明したエッチング工程によって、貫通孔２５および貫通溝２６と共に、貫通孔２５および貫通溝２６を開口する開口部を有する補強材３０を形成しても良い。
【００６２】
その後は、前記実施形態１において図７〜図１０を参照して説明した製造工程を経た後、図１１に示した半導体装置１Ｂが完成する。また、複数の柱状導体１０と配線層１１とを有するインターポーザ２Ｂも完成することとなる。
【００６３】
（実施形態３）
本実施形態における半導体装置の構造について図１３を参照して説明する。図１３は本実施形態における半導体装置１Ｃを模式的に示す断面図である。なお、前記実施形態１で説明した半導体装置１Ａでは、柱状導体１０の側面（空隙１３側）では絶縁膜１２を設けていたが、本実施形態では、その絶縁膜１２の外側（空隙１３側）に補強材３１を設けた点が相違する。よって、その点を中心に説明し、また、他の構造の説明は省略する場合がある。
【００６４】
半導体装置１Ｃのインターポーザ２Ｃでは、複数の柱状導体１０のそれぞれの側面には絶縁膜１２を介して、複数の柱状導体１０の立設を補強する補強材３１が設けられている。この補強材３１は、例えば剛性を有するものであり、例えば基板２３の基材（例えばシリコン）からなる。このため、例えば、配線層１１から柱状導体１０が倒れるなどの不具合の発生を抑制することができるので、半導体装置１Ｃの信頼性を向上することができる。
【００６５】
また、半導体装置１ＣではチップＣＰ１〜ＣＰ４間には熱経路となる基板２３の基材を設けないような空隙１３を有する構造とし、例えばシリコンインターポーザを用いた場合の基材（シリコン）による熱伝導を、遮断している。したがって、発熱量が高いチップの影響により、熱に弱いチップの温度が上昇しすぎることによる誤動作や熱破壊が起きることを防止することができ、半導体装置１Ｃの信頼性を向上することができる。
【００６６】
次に、本実施形態における半導体装置の製造方法について図面を参照して説明する。前記実施形態１において図８を参照して説明した製造工程後、図１４に示すように、複数の柱状導体１０の、基板２３の第２面２３ｂ側端部のそれぞれに、柱状導体１０の径より大きいパターン３２を形成する。具体的には、例えば基板２３の第２面２３ｂに銅からなる層を形成した後、その銅層を異方性エッチングなどによってパターニングして、パターン３２を形成する。これにより、パターン３２は複数の柱状導体１０の第２面２３ｂ側端部に設けられることとなる。
【００６７】
その後は、前記実施形態１において図９〜図１０を参照して説明した製造工程を経た後、図１３に示した半導体装置１Ｃが完成する。また、複数の柱状導体１０と配線層１１とを有するインターポーザ２Ｃも完成することとなる。
【００６８】
パターン３２をマスクに基板２３の基材を、図１０を参照して説明したエッチングをすることによって、複数の柱状導体１０のそれぞれの側面に絶縁膜１２を介して、複数の柱状導体１０の立設を補強する補強材３１を形成することとなる。その後、パターン３２を除去しても良いが、本実施形態では、パターン３２を柱状導体１０と同一の材料で形成しており、また柱状導体１０の径よりも大きくしている。このため、外部接続端子として有効にパターン３２を利用するため、パターン３２を残存させている。
【００６９】
（実施形態４）
本実施形態における半導体装置の構造について図１５を参照して説明する。図１５は本実施形態における半導体装置１Ｄを模式的に示す断面図である。なお、前記実施形態１で説明した半導体装置１Ａでは、複数の柱状導体１０間のすべてに空隙１３を形成していたが、本実施形態では、チップＣＰ１〜ＣＰ４間で熱経路を遮断する空隙１３を形成した点が相違する。よって、その点を中心に説明し、また、他の構造の説明は省略する場合がある。
【００７０】
半導体装置１Ｄのインターポーザ２Ｄでは、基板２３の基材がほとんど残存し、チップＣＰ１〜ＣＰ４間で熱経路を遮断する位置にスリット状の空隙１３が形成されている。なお、図３に示すような半導体装置１Ｄの平面では、チップＣＰ１〜ＣＰ間の熱経路を遮断するように十字状のスリット（空隙１３）が形成されることとなる。
【００７１】
半導体装置１ＤではチップＣＰ１〜ＣＰ４間には熱経路となる基板２３の基材を設けないような空隙１３を有する構造とし、例えばシリコンインターポーザを用いた場合の基材（シリコン）による熱伝導を、遮断している。したがって、発熱量が高いチップの影響により、熱に弱いチップの温度が上昇しすぎることによる誤動作や熱破壊が起きることを防止することができ、半導体装置１Ｄの信頼性を向上することができる。
【００７２】
次に、本実施形態における半導体装置の製造方法について図面を参照して説明する。前記実施形態１において図９を参照して説明した製造工程後、図１０に示すように、配線層１１上に配線層１１と電気的に接続されるチップＣＰ１〜ＣＰ４を搭載し、チップＣＰ１〜ＣＰ４と配線層１１との間にはアンダーフィル樹脂１９を充填する。
【００７３】
続いて、図１６に示すように、基板２３においてチップＣＰ１〜ＣＰ４が搭載されている第１面２３ａとは反対面の第２面２３ｂ側から、複数の柱状導体１０間にスリット（空隙１３）を形成するように、基板２３の基材を除去する。具体的には、ブレード３３によってチップＣＰ１〜ＣＰ４間で熱経路を遮断する位置にスリット（空隙１３）を形成する。このようなスリットは、ブレード３３を用いて形成する場合に限らず、エッチングなどを用いて形成しても良い。
【００７４】
これにより、図１５に示した半導体装置１Ｄが完成する。また、複数の柱状導体１０と配線層１１とを有するインターポーザ２Ｄも完成することとなる。
【００７５】
また、図１１で示した補強材３０のように、柱状導体１０が倒れるなどの不具合を防止するために、基板２３の基材（シリコン）でそのような補強材を構成しても良い。図２０に、インターポーザ２Ｄにおいて、配線層１１から延在する複数の柱状導体１０の根元を覆うように基板２３の一部を残存させた場合のインターポーザ２Ｄ’と、それを有する半導体装置１Ｄ’を示す。このように基板２３の基材（シリコン）からなる補強材３４を設けた場合にも、熱の移動を妨げるためスリット（空隙１３）が必須となる。
【００７６】
なお、インターポーザ２Ｄ’では、図１６を参照して説明したスリット工程後、図１０を参照して説明したエッチング工程が適用される。または、インターポーザ２Ｄ’では、図１０を参照して説明したスリット工程後、図１６を参照して説明したエッチング工程が適用される。
【００７７】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
例えば、熱抵抗が異なる複数の半導体チップを、前記実施形態ではインターポーザの同一面に搭載した場合について説明したが、インターポーザの上下両面に搭載しても良い。具体的には、熱抵抗の高い半導体チップをインターポーザの上面に搭載し、それよりも低い半導体チップをインターポーザの下面に搭載することもできる。これにより、熱抵抗が高く発熱量が高い半導体チップと、熱抵抗が低く熱に弱い半導体チップとを、インターポーザの厚さだけ離間できるので、冷却効果を高めることができる。
【符号の説明】
【００７９】
１Ａ、１Ａ’、１Ｂ、１Ｃ、１Ｄ、１Ｄ’  半導体装置
２Ａ、２Ａ’、２Ｂ、２Ｃ、２Ｄ、２Ｄ’  インターポーザ
１０  柱状導体
１１  配線層
１２  絶縁膜
１３  空隙
１４ａ、１４ｂ  配線層
１５  層間絶縁層
１６  パッシベーション膜
１７  ビア
１８  電極バンプ
１９  アンダーフィル樹脂
２０  枠体
２１  はんだボール
２２  接合部材
２３  基板
２４  パターン
２５  貫通孔
２６  貫通溝
３０、３１  補強材
３２  パターン
３３  ブレード
３４  補強材
１００  半導体装置
１１０  シリコンインターポーザ
１１１  基材
１２０  放熱板
１２１、１２２  接合部材
１３０  有機基板
１３１、１３２  パターン
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４  チップ
【図１】
0005609085.tif 000002
【図２】
0005609085.tif 000003
【図３】
0005609085.tif 000004
【図４】
0005609085.tif 000005
【図５】
0005609085.tif 000006
【図６】
0005609085.tif 000007
【図７】
0005609085.tif 000008
【図８】
0005609085.tif 000009
【図９】
0005609085.tif 000010
【図１０】
0005609085.tif 000011
【図１１】
0005609085.tif 000012
【図１２】
0005609085.tif 000013
【図１３】
0005609085.tif 000014
【図１４】
0005609085.tif 000015
【図１５】
0005609085.tif 000016
【図１６】
0005609085.tif 000017
【図１７】
0005609085.tif 000018
【図１８】
0005609085.tif 000019
【図１９】
0005609085.tif 000020
【図２０】
0005609085.tif 000021