(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１主面側に形成された集積回路と、
前記半導体基板の第１主面側に形成され、前記集積回路の良否をテストするための複数の第１テストパッド電極と、
前記半導体基板の第１主面と第２主面との間を貫通して一端が前記集積回路と電気的に接続された複数の貫通電極と、
前記半導体基板の第２主面側に形成され、それぞれが、対応する貫通電極の他端と電気的に接続された複数のバンプ電極と、
前記半導体基板の第２主面側に形成され、それぞれが、対応する貫通電極とバンプ電極に電気的に接続され、前記複数の第１テストパッド電極を用いたテストにより良品と判断された集積回路に対し、貫通電極を介してテストを行うことによって、当該貫通電極の接続状態をテストするための複数の第２テストパッド電極と、
を有する半導体装置。
【請求項２】
前記第１主面側からみた前記複数の第１テストパッド電極の数および位置が、前記第２主面側からみた前記複数の第２テストパッド電極の数および位置と同じである、
請求項１記載の半導体装置。
【請求項３】
互いに電気的に接続された前記バンプ電極と前記第２テストパッド電極は、前記第２主面側からみて異なる位置に配置されている、
請求項１または２に記載の半導体装置。
【請求項４】
前記複数の貫通電極の各々と電気的接続がとられる複数の電極接続配線を有し、
前記複数の電極接続配線の各々は、前記貫通電極と接続された面と厚さ方向に対向する他面に前記バンプ電極と前記第２テストパッド電極が形成されている、
請求項１または２に記載の半導体装置。
【請求項５】
互いに電気的に接続された前記バンプ電極と前記第２テストパッド電極は、前記電極接続配線の前記他面において異なる位置に形成されている、
請求項４に記載の半導体装置。
【請求項６】
前記電極接続配線は前記第２テストパッド電極より幅が広い配線層であり、
前記第２テストパッド電極は、前記電極接続配線の一部を開口する保護膜の開口によって大きさが規定されている、
請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の第１主面側の複数の第１テストパッド電極は、その一部の第１テストパッド電極が前記集積回路に接続されないためテストには使用されないダミー電極である、
請求項１から６の何れか一項に記載の半導体装置。
【請求項８】
半導体基板の第１主面側に、集積回路と、当該集積回路に接続された複数の第１テストパッド電極とを形成する工程と、
前記複数の第１テストパッド電極から前記集積回路の良否をテストする第１のテスト工程と、
前記半導体基板の第１主面側に支持基板を貼って、第２主面側から前記半導体基板に前記集積回路と電気的に接続される複数の貫通電極を形成する工程と、
各貫通電極に電極接続配線を介して電気的に接続される複数の第２テストパッド電極を前記半導体基板の第２主面側に形成する工程と、
前記第１のテスト工程で前記複数の第１テストパッド電極を用いたテストにより良品と判断された集積回路に対し、前記複数の第２テストパッド電極から複数の貫通電極を介してテストを行うことによって、当該複数の貫通電極の接続状態をテストする第２のテスト工程と、
を有する貫通電極のテスト方法。
【請求項９】
前記複数の第１テストパッド電極と前記複数の第２テストパッド電極を、前記第１主面側からみた前記複数の第１テストパッド電極の数および位置が前記第２主面側からみた前記複数の第２テストパッド電極の数および位置と同じになるように形成し、
前記第１のテスト工程と前記第２のテスト工程では、同じプローブカードを用いてテストを行う、
請求項８に記載の貫通電極のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一方主面（例えば表面）側に集積回路が形成され、これと半導体基板を挟んで反対側の他方主面（例えば裏面）側にバンプ電極が形成され、バンプ電極と集積回路を電気接続する貫通電極が半導体基板を厚さ方向に貫いて形成される半導体装置に関する。また、本発明は、このような貫通電極の両端の接続状態を電気的にテストする貫通電極のテスト方法に関する。
【背景技術】
【０００２】
それぞれ集積回路が形成された半導体基板を複数積層させる３次元集積化技術が知られる。この技術の進展は、マイクロバンプと呼ばれる接触押圧型の微細突出電極の技術開発、半導体の厚さ方向を貫く貫通電極の形成技術、さらには半導体の薄層化やハンドリングの技術等の進展に負うところが大きい。
【０００３】
一般に、３次元集積回路は表面側に集積回路が形成され、貫通電極に接続する裏面側のバンプ電極を形成したチップを、マザーの半導体基板に重ねていく。そのとき基板間のバンプ電極とパッド、バンプ電極同士の基板間接続については、例えばバウンダリスキャン方式のテスト回路を実装して行うことが知られる。
【０００４】
積層される個々のチップ状態、あるいは、ウェハ状態で貫通電極の出来具合をテストする必要がある。つまり、外部接続に用いられるバンプ電極と貫通電極の基板内部側の導通チェックが必要となる。
【０００５】
貫通電極のショート性不良については、通常の表面ウェハテストによって当該不良の検出を可能とする回路の発明提案が既になされている(例えば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−９６３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の技術で検出できるのは貫通電極のショート性不良のみであり、この貫通電極部のオープン性不良のテストをパッケージ組立前に行うことができない。
【０００８】
その結果、この部分の不良がわかるのは組立完成後のファイナルテスト時であり、複数のウェハや組立部材等を含んだ大きな工数や原材料のロスが、製造コストに占める割合が大きいものであった。
【０００９】
本発明は、貫通電極のショート不良およびオープン不良をチップまたはウェハ状態で検出可能な構成を有する半導体装置を提供するものである。また、本発明は、かかる検出のための貫通電極のテスト方法を提案するものである。
【課題を解決するための手段】
【００１０】
本発明に関わる半導体装置は、半導体基板と、前記半導体基板の第１主面側に形成された集積回路と、前記半導体基板の第１主面側に形成され、前記集積回路の良否をテストするための複数の第１テストパッド電極と、前記半導体基板の第１主面と第２主面との間を貫通して一端が前記集積回路と電気的に接続された複数の貫通電極と、前記半導体基板の第２主面側に形成され、それぞれが、対応する貫通電極の他端と電気的に接続された複数のバンプ電極と、前記半導体基板の前記第２主面側に形成され、それぞれが、対応する貫通電極とバンプ電極に電気的に接続され、前記複数の第１テストパッド電極を用いたテストにより良品と判断された集積回路に対し、貫通電極を介してテストを行うことによって、当該貫通電極の接続状態をテストするための複数の第２テストパッド電極と、を有する。
【００１１】
以上の構成によれば、以下の理由から貫通電極のオープン不良の検出が可能となる。
貫通電極は、その名の通り半導体基板を厚さ方向に貫くものであるが、その使用形態としては、集積回路の端子を、それが形成された基板面と反対の側（いわゆる裏面側）に引き出すためのものである。あるいは、ＴＳＶ（スルーシリコンビア）と呼ばれ、電源電圧や他の電圧を上層チップに送るための貫通電極もある。そのうち、数的に多いのが半導体集積回路の端子を裏面から取り出すための貫通電極である。
【００１２】
本発明では、このような貫通電極と集積回路との基板内接続、あるいは、バンプ電極側での基板内接続の良否を調べるときに、裏面（第２主面側）にテストパッド電極が配置されている。よって、半導体集積回路を形成して基板裏面から貫通電極を形成した後で貫通電極のテストが行える。このときこの経路に電流を流して、あるいは、電圧を印加して導通チェックを行う。
【発明の効果】
【００１３】
本発明によれば、貫通電極のショート不良およびオープン不良をチップまたはウェハ状態で検出可能な構成を有する半導体装置を提供することができる。また、かかる検出のための貫通電極のテスト方法を提案することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に関わる半導体装置の概念的な断面及び平面図である。
【図２】比較例として、裏面用テストパッドを具備しない通常の半導体装置の裏面側断面及び裏面図である。
【図３】断面で示す工程フロー図である。
【図４】テストを含む実装工程のフローを、適宜断面を含めて示す図である。
【図５】比較例の実装工程のフローを、適宜断面を含めて示す図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態を、図面を参照して以下の順で説明する。
１．電極位置を示す平面および断面の半導体装置構造。
２．形成方法の例。
３．テストを含む実装工程。
【００１６】
＜１．電極位置を示す平面および断面の半導体装置構造＞
図１は、本発明の実施形態に関わる半導体装置の概念的な断面及び平面図である。
図１に示すように、“半導体基板”としてのシリコン基板１の第１主面側（いわゆる表面側）に集積回路２が形成されている。この一方面側とは、図１では下方側である。
【００１７】
マイクロバンプ用の貫通電極は、その形成密度を比較的小さくする必要から余り大きな径とできない。よって、形成するシリコン基板１の厚さをある程度薄くする必要がある。
そのため、表面（図の下面）側に集積回路２を形成した後、表面にサポート材として例えば支持基板１００が貼られている。図１は、支持基板１００をひっくり返してシリコン基板１の他方面（裏面）を上方に位置させたときの断面図と裏面平面図である。
【００１８】
シリコン基板１をおおよそ厚さ方向に貫く貫通電極３が形成されている。貫通電極３の下面が集積回路２の所定の内部配線と接触し、電気的接続が取られている。
一方、貫通電極３の上面に接するようにシリコン基板１の裏面に電極接続配線４が形成されている。この電極接続配線４は、裏面側からのウェハプロセスにおける配線形成技術で形成される。
【００１９】
電極接続配線４の上面側の多くの領域とシリコン基板１の裏面が絶縁膜５（または樹脂層）で被膜されている。
絶縁膜５はマイクロバンプ（μＢｕｍｐ）電極１０の形成箇所と、テストパッド電極の形成箇所が開口している。マイクロバンプ電極１０は、本発明の“バンプ電極”の一形態である。
【００２０】
本電極構造は、マイクロバンプ電極１０とテストパッド電極１１とがシリコン基板１（半導体基板）の同じ面側（第２主面側）に存在するという特徴がある。
同じ面側にあればマイクロバンプ電極１０とテストパッド電極１１との相対位置関係は、図示のものには限らず任意である。
【００２１】
例えば、矩形の１つの絶縁膜開口の一方端にマイクロバンプ電極１０が形成され他方端側の開口領域をテストプローブの接触が可能な広さとしてテストパッド電極１１に用いることもできる。
また、プローブの押当によるダメージが入りにくいのであれば、貫通電極３が下面で接触する箇所の上面を含む箇所にテストパッド電極１１の位置を規定してもよい。
さらに、図１ではマイクロバンプ電極１０が形成された状態を示すが、テスト自体は貫通電極３の導通テスト（オープン、ショート不良のテスト）であるため、このテストをマイクロバンプ電極１０の形成前に行うこともできる。その場合、マイクロバンプ電極１０の形成箇所を含むようにテストパッド電極１１の開口を形成してよい。
【００２２】
但し、プローブ押当による面あれを嫌うのであれば、テストパッドはマイクロバンプ電極１０の形成位置とは重ならないようにしてもよい。この場合、図１と違ってマイクロバンプ電極１０の形成前であるから、マイクロバンプ電極１０のすぐ横でテストの針立て（プロービング）をしても構わない。
また、電極接続配線４を覆う絶縁膜５の開口でテストパッド電極１１の範囲を規定する必要もない。絶縁膜５がテストプローブの接触に必要な箇所をもっていれば、マイクロバンプでは、そのような広い箇所は裏面配線にないのが普通であるから、そのような広い面積箇所をもってテストパッド領域とみなしてよい。
【００２３】
また、図１の平面視では貫通電極３の接続箇所とマイクロバンプ電極１０とテストパッド電極１１が横並びであるが、これも任意である。
【００２４】
図１の実施例では、裏面に現れた貫通電極３にメタル層（電極接続配線４）を配置し、別のウェハもしくは基板に導電的に接続するマイクロバンプ電極１０の位置とは別の個所に裏面からテストするための専用のテストパッドを具備している。
【００２５】
実際の裏面ウェハテストは、シリコン基板１の表面のサポート材（支持基板１００）を貼り付けたままで行う必要がある。
【００２６】
図２に、比較例として、裏面用テストパッドを具備しない通常の半導体装置の裏面側の断面及び平面図を示す。
通常の裏面メタルは、貫通電極３とマイクロバンプ電極１０の位置をずらすためだけに用いられるため、図１のような広い箇所（本発明が非適用な場合は無駄な領域となるメタル部分）は形成しない。このことから、電極接続配線４の大きさや平面形状で本発明の適用と非適用が峻別できる。
【００２７】
また、両図を比較すると、従来の裏面メタル層の長さを延長し、かつ、裏面層間絶縁膜をエッチング加工してパッド部を露出するという工程を追加すれば、図１のテストパッド電極１１が形成できる。
このように大きな製造コストの増加なしに本発明の電極構造が形成可能である。
【００２８】
なお、図１の構造は、マイクロバンプ電極１０ごとに設けてもよいし、多数存在するマイクロバンプ電極１０に対し、所定の割合で設けてもよい。所定の割合で設ける場合、エリア的に偏らないように規則的（例えばｘ方向とｙ方向に周期的）に設けることが望ましい。但し、集積回路２の端子位置との関係で、集積回路２を介して電気的な導通が可能なマイクロバンプ電極１０は、周期的にならない場合も多く、その場合、図１の構造の配置において周期性が崩れてもよい。また、電極接続配線４の形状も同一である必要がない。マイクロバンプ電極１０の配置密度が高い箇所では、例えば周囲のマイクロバンプ電極１０のみ、図１の構造としてもよいし、マイクロバンプ電極１０の間を縫う細い配線部分が電極接続配線４の途中にあってもよい。
【００２９】
＜２．形成方法の例＞
図３は、断面で示す工程フロー図である。フロー図には、裏面貫通電極付近の拡大図が用いられている。
まず、図３（ａ）は、貫通電極３が裏面に現れるところまで形成された状態を示す。シリコン基板１に深い孔を表面加工時に形成し、その内部に薄い絶縁膜を被膜し、内部を導電材料で埋め込む。図３（ａ）は、支持基板１００で支持された状態で裏面から基板をＣＭＰ等で削ってこのプラグの底を頭出しした状態を示す。裏面全域にも薄い絶縁膜が被膜しされているために貫通電極３の上面だけが露出している。これより前段階の工程フローは図示を省略している。
【００３０】
次に示す図３（ｂ）は、パッド用メタル配線層（電極接続配線４となる層）を積層した状態である。
次の図３（ｃ）は、貫通電極３からマイクロバンプ電極１０の接続部、テストパッド電極１１となるテストパッド部を形成するようにパッド用メタル配線を加工し、図１の電極接続配線４を形成した状態を示す。
【００３１】
図３（ｄ）では、その上に絶縁膜５を成膜し、続く図３（ｅ）ではレジストを塗布し露光及びＲＩＥ加工をして、マイクロバンプ電極１０とテストパッド部（テストパッド電極１１）の箇所で、絶縁膜５を開口した状態を示す。
【００３２】
最後の図３（ｆ）では、マイクロバンプ電極１０の開口部のみ開口するレジスト等を用いることにより、マイクロバンプ電極１０を形成し、バンプ電極をリフローにより形成した後の状態を示す。
【００３３】
実際の裏面ウェハテストは、マイクロバンプ電極１０の形成前でも形成後でも可能である。ただし、マイクロバンプ電極１０の形成後にテストを行う場合は、マイクロバンプ電極１０に欠陥が生じないようウェハの取扱にかなり注意が必要である。
【００３４】
さらに、裏面ウェハテストの際、表面に付着しているサポート材（支持基板１００）は、その厚さが薄膜化するシリコン基板の削り厚さと同程度であることが望ましい。これにより、使用するテスタのプローブ先端の高さ調整を不要とすることができる。
【００３５】
なお、上記裏面テストパッド（テストパッド電極１１を含む電極接続配線４）のパターンは、表面テストパッドのパターンと同じであることが望ましい。つまり、半導体基板を挟んで表裏面（第１および第２の主面）に同数のテストパッド電極が配置され、望ましくは、そのテストパッド電極の形状と位置が表裏面で同じである。ここで表面テストパッドは、ウェハ状態での回路テストやプロセスチェック等に用いられ、通常、存在するパッド電極である。
このように裏面のテストパッド電極１１の数（および位置、さらには大きさ）を、表面の他のテストで用いられるテストパッド電極と合わせるのは、表面と裏面とも共通のプローブカードを使用可能とするためである。プローブカードは調整コスト等が高く高価であり、消耗するため、このように表裏面でプローブカードを共通化できることは大きなコスト削減につながる。
【００３６】
なお、チップ内位置を表裏面で合わせるのは、テストパッド電極１１だけでよく、電極接続配線４の形状までまったく同一とする必要はない。
テストパッド電極１１の位置を合わせることを優先した場合に、テストに用いられることがない裏面と表面の片側だけにしか用いられないテストパッド電極１１（ダミー電極）が発生することは許される。このようなテストパッド電極１１は、使用しないテストから見ると無駄なダミーパッドである。ただし、テストパッド電極１１を仮になくしても、そこは元々配線がない場所であるため無駄が生じているとは言えない。さらに、テストパッド電極１１は、一括プロセスで形成されるため製造コスト増も発生しない。むしろ、上記したプローブカードの経費削減効果が大きく全体としては大幅なコスト削減ができる。
【００３７】
また、表面と裏面のテストパッドを形成するマスクを共通化できれば、さらにコスト削減可能となる。
さらに、特に図示しないが、裏面ウェハテストを行う際に、テスト用アライメントマークが必要であり、これをマスク作成時に組み込んでおくようにしてもよい。
なお、半導体基板に複数の貫通電極が設けられている場合、その全ての貫通電極が、その両端に少なくとも１つのテストパッドが接続されていることが望ましい。
【００３８】
＜３．テストを含む実装工程＞
図４にテストを含む実装工程のフローを、適宜断面を含めた図により示す。
図４（Ａ）は、ウェハ完成後の断面を示す。この図では上面が表面側（第１主面側）であり、その表面側に集積回路が形成され、集積回路の下（裏面）側に基板ボディ領域が存在する。ウェハプロセス途中では簡単なＤＣテストやプロセスチェックを行うが、その工程は図示を省略している。
【００３９】
図４（Ｂ）で、ウェハテスト（回路テスト）を行い、合格すれば次の裏面プロセスに移るが、不合格ならウェハごと破棄される。ここである程度の歩留まり低下（Ｙ−ｌｏｓｓ）が発生する。
【００４０】
図４（Ｃ）のウェハ裏面加工は電極接続配線４またはマイクロバンプ電極１０の形成までの工程である。そのことは前述したので詳しい内容は省略するが、ここで潜在的に貫通電極３の接続不良が発生する可能性がある。破線の丸で囲む箇所が、例えばそのような不良箇所である。
【００４１】
図４（Ｄ）は、本発明の適用によって初めて導入可能となる裏面からの針立て（プローブ）テストを含むフロー図である。このテストでは、図１等に示すテストパッド電極１１に対してテスタプローブを、プローブカードを用いて接触させ、貫通電極３のショート不良テストと接続不良テスト（オープン不良テスト）が同時にテストできる。ここでは、複数のテストパッド電極１１間で電流を流したときに流れるかどうかのＯＫ／ＮＧテスト（良／不良の判別）以外に、一定電流を流すときの抵抗値増大等のテストも可能であるし、場合によっては良品の貫通電極３を通して回路動作のテストも可能となる。
但し、全ての貫通電極３に対して接続不良が検出できるとは限らない。ここでのテストは基本的に集積回路２を介したテストであるため、非動作時の回路でも電気的に導通チェックができる回路内経路を含む貫通電極３同士のテストとなる。あるいは、電極接続配線４に複数の貫通電極３が接続されていれば、電極接続配線４を通したテストも可能である。その場合、集積回路２と貫通電極３の接続不良は検出できない。
【００４２】
次の図４（Ｅ）では、テスト合格のウェハがテストパッド電極１１と分離され、ダイシングされた後、図４（Ｆ）で３次元積層され、その後、組立品としての最終テスト（図４（Ｇ））を経て出荷される。
【００４３】
このように図示しただけでも３回のテストがあるが、図４（Ｂ）のウェハテストはウェハプロセスの完成度が高ければ、通常大きな歩留まり低下要因はない。
一方、図４（Ｄ）の発明によって導入可能となるテストを行わないと（図５参照）、製造コストが跳ね上がる自体の可能性もゼロではない。このことについては、次に、比較例を示して説明する。
＜４．比較例＞
図５では、図４（Ｄ）が存在しない。図２のようにテストパッド電極１１を有しないと裏面テストは不可能である。
図５（Ｂ）のウェハテストからのファイナルテスト（図５（Ｇ））まで接続不良は顕在化しないで最終形状まで組み立てられる。その場合、たった１つの接続不良があるだけで、図５（Ｆ）に示す完成品が破棄され、大きな歩留まり低下が発生する可能性がある（図５（Ｇ））。
【００４４】
本発明では、組み立てより前に、貫通電極３の接続不良が検出でき、しかも、ショート不良だけでなくオープン不良が検出できる。
よって、このテスト情報はウェハ面内分布等の情報が抽出でき、その情報が歩留まり改善に寄与し、なによりも製造コスト（原材料および人的コスト）の大幅な上昇を防止することが可能となる。
【００４５】
以上のテスト方法を含む製造過程をまとめると、以下の如くである。
（１）半導体基板１の第１主面側に集積回路２を形成し回路テスト（ウェハテスト）を行う。
（２）その後、当該第１主面側に支持基板１００を貼って第２主面側から半導体基板１に前記集積回路２と電気的に接続される複数の貫通電極３を形成する。
（３）各貫通電極３に電極接続配線４を介して電気的に接続されるテストパッド電極１１を前記第２主面側に複数形成する。
（４）この状態で貫通電極のテストを行う。具体的には、形成した複数のテストパッド電極間を、テスタプローブと接触させて電極間配線、貫通電極、集積回路、他の貫通電極、他の電極間配線を経由した経路に電流を流す。これにより、通電極と集積回路、および、貫通電極と電極間配線の導通テストが可能となる。
【００４６】
なお、特に（４）の経路に電流を流す必要があるため、テスト可能な貫通電極３にある程度の制約がある。但し、本実施形態に関わる貫通電極と裏面テストパッドの構造は、いままで全くできなかったテストを可能とするものである。したがって、その歩留まり改善やコスト削減に与える効果は大きい。
【００４７】
なお、以上の記載では図４（Ｄ）に示す貫通電極のテストをウェハ状態で行うとしたが、ハンドリング性に支障がなければチップ状態で貫通電極のテストを行ってもよい。
【符号の説明】
【００４８】
１…シリコン基板、２…集積回路、３…貫通電極、４…電極接続配線、５…絶縁膜、１０…マイクロバンプ電極、１１…テストパッド電極、１００…支持基板。
【図１】
0005609144.tif 000002
【図２】
0005609144.tif 000003
【図３】
0005609144.tif 000004
【図４】
0005609144.tif 000005
【図５】
0005609144.tif 000006