(57)【特許請求の範囲】
【請求項１】
選択トランジスタ及び前記選択トランジスタに接続された抵抗変化型素子を備えてなる不揮発性の半導体記憶素子と、別の選択トランジスタ及び前記別の選択トランジスタに接続された静電容量素子を備えてなる揮発性の半導体記憶素子とを、同一の半導体基板上に形成する半導体記憶装置の製造方法であり、
前記選択トランジスタ及び前記別の選択トランジスタを形成するトランジスタ形成工程と、前記抵抗変化型素子及び前記静電容量素子を形成する素子形成工程とを具備してなり、
前記抵抗変化型素子は、前記選択トランジスタに接続される第１電極と、前記第１電極に接する抵抗変化層と、前記抵抗変化層に接する第２電極とを順次積層することにより形成し、
前記静電容量素子は、前記別の選択トランジスタに接続される第３電極と、前記第３電極に接する誘電体層と、前記誘電体層に接する第４電極とを順次積層することにより形成し、
前記誘電体層及び前記抵抗変化層を相互に同一の材料で形成し、
前記第１電極または前記第２電極の何れか一方を、前記第３電極及び前記第４電極と同一の材料で形成すると共に、前記第１電極または前記第２電極の何れか他方を、前記第３電極及び前記第４電極と異なる材料で形成することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第２電極を形成する工程は、前記第１電極を前記第３電極及び前記第４電極と異なる材料で形成する場合において、前記第４電極を形成する工程と実質的に同一であり、前記第１電極を形成する工程は、前記第２電極を前記第３電極及び前記第４電極と異なる材料で形成する場合において、前記第３電極を形成する工程と実質的に同一であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記素子形成工程において、第１電極のダミー電極と、前記第３電極とを同一の材料で同時に形成し、次いで、前記第１電極のダミー電極を取り除いた後に前記第１電極を前記第３電極と異なる材料で形成し、
次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、
次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、前記第３電極と各々同じ材料からなる前記第２電極及び前記第４電極を同時に形成することを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記素子形成工程において、前記第１電極と、前記第３電極とを同一の材料で同時に形成し、
次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、
次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、第２電極のダミー電極と前記第４電極とを、前記第１、第３電極と同じ材料で同時に形成し、次いで、前記第２電極のダミー電極を取り除いた後に前記第２電極を前記第１、第３及び第４電極と異なる材料で形成することを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項５】
前記素子形成工程において、前記第１電極と、前記第３電極とを同一の材料で同時に形成し、
次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、
次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、第２電極と前記第４電極のダミー電極とを、前記第１、第３電極と異なる材料で同時に形成し、次いで、前記第４電極のダミー電極を取り除いた後に前記第４電極を前記第１、第３電極と同一の材料で形成することを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項６】
前記第４電極を、前記第２電極上に積層することを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記素子形成工程において、第１電極のダミー電極と前記第３電極とを同一の材料で同時に形成し、次いで、前記第１電極のダミー電極の一部を取り除き、残存する前記第１電極のダミー電極上に前記第１電極を前記第３電極と異なる材料で形成し、
次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、
次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、前記第３電極と各々同じ材料からなる前記第２電極及び前記第４電極を同時に形成することを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項８】
前記誘電体層及び前記抵抗変化層を構成する材料が、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物を含むことを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体記憶装置の製造方法。
【請求項９】
前記遷移金属酸化物が、タンタル酸化物、ニオブ酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれかまたはこれらの混合物からなることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第３電極及び前記第４電極と、前記第１電極または前記第２電極のうちいずれか一方とを、タングステン、チタン、白金、金のいずれかにより形成することを特徴とする請求項１乃至請求項９の何れか一項に記載の半導体記憶装置の製造方法。
【請求項１１】
前記第１電極または前記第２電極のうち何れか他方を、銀、銅、亜鉛のいずれかにより形成することを特徴とする請求項１乃至請求項１０の何れか一項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関するものであり、特に、情報の書換え回数に上限がある不揮発性の半導体記憶素子と、書換え回数に上限が無いＤＲＡＭのような揮発性の半導体記憶素子とを、同一の半導体基板上に高集積かつ低コストで製造する方法に関する。
【背景技術】
【０００２】
近年、コンピュータや携帯電話等の情報機器に使用されるメモリとして、抵抗変化型記憶素子を備えたＲＲＡＭ（抵抗変化型ランダムアクセスメモリ）が注目されている。抵抗変化型記憶素子は、二元系金属酸化物、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物又はゲルマニウム酸化物等の薄膜抵抗体が、２つの電極の間に挟まれて概略構成され、電極間において電界を印加したり電流を流したりすることにより、薄膜抵抗体の抵抗値が変化する現象を応用した記憶素子である。
【０００３】
薄膜抵抗体の抵抗値は、電界や電流の印加を取り除いてもその値が保存されるため、不揮発性のメモリを実現できる。抵抗変化型記憶素子に記憶された情報は、その抵抗値を基準値と比較することで読み出すことが出来る。このような記憶素子は、上述のように一般にＲＲＡＭと呼ばれる。そして、抵抗変化型記憶素子は、選択トランジスタと組み合わせることによってＤＲＡＭのようにアレイ状に構成することが可能になっている。
【０００４】
例えば、図２５には、下記特許文献１に記載された抵抗変化型記憶素子の一例として、情報の記録及び読み出しを容易に行うことができ、比較的簡単な製造方法で容易に製造できる不揮発性半導体記憶素子が開示されている。また、図２６には、下記特許文献２に記載された抵抗変化型記憶素子の別の例として、情報の記録等の動作を安定して行うことができ、熱に対しても安定した構成の不揮発性半導体記憶素子が開示されている。図２５において、符号４０１は基板、符号４０２は下部電極、符号４０３は絶縁膜、符号４０４はアモルファス薄膜、符号４０５は上部電極、符号４０６は電極層、符号４０７は導電層である。また、図２６において、符号５０１は基板、符号５０２は下部電極、符号５０３はイオン源層、符号５０４は記憶層、符号５０５は絶縁層、符号５０６は上部電極である。
【０００５】
特許文献１または２に記載された記憶素子においては、銀、銅または亜鉛等の金属の酸化還元作用を利用している。具体的には、２つの電極（上部電極４０５、５０６、下部電極４０２、５０２）の間に挟まれた遷移金属酸化物、アルミニウム酸化物、シリコン酸化物又はゲルマニウム酸化物等からなる薄膜抵抗体（アモルファス薄膜４０４、記憶層５０４）に電界を印加すると、一方の電極側に存在する上記金属が酸化（イオン化）して薄膜抵抗体の中を移動し、他方の電極側で還元されて析出することで薄膜抵抗体の抵抗値が低下する。また、逆方向の電界が印加されると、析出した金属が再びイオン化して元の電極側に戻ることで、薄膜抵抗体の抵抗値が上昇する。その後、電極間における電界を取り除いても、薄膜抵抗体の抵抗値は保持されるので、この現象を利用して情報を不揮発に記憶している。加えて、特許文献１または２に記載された記憶素子は、ＤＲＡＭ並みの高速な読み出し、書き込みが可能であり、不揮発ＲＡＭとしての利用が期待されている。
【０００６】
しかしながら、特許文献１または２に記載された上記記憶素子は、薄膜抵抗体の抵抗値の変化の回数、換言すると、情報の書換え回数に上限があると報告されており、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）のように、ワークメモリとして頻繁に情報が書き換えられるような用途には不向きであるとされている。従ってインスタントオン機能を持つコンピュータシステムや携帯電話、情報家電製品等を実現するための不揮発ＲＡＭとして使用できないという問題がある。
【０００７】
一方、ＤＲＡＭは、ワークメモリとして頻繁に情報が書き換えられるような用途に向く反面、揮発性メモリであって電源を切るとその情報は失われるという特性がある。
このように、ＲＲＡＭとＤＲＡＭは、互いに補完し合える関係にあるため、組み合わせて使うことが望ましいとされている。従って、これら２種類の記憶素子を、同一の製造工程で、同じチップ上に形成できれば、低コストで使い勝手の良いメモリシステムを提供することができるため、その実現が望まれている。
【特許文献１】特開２００４−３４２８４３号公報
【特許文献２】特開２００６−１７３２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであって、情報の書換え回数に上限がある不揮発性の半導体記憶素子と、書換え回数に上限が無いＤＲＡＭのような揮発性の半導体記憶素子とを、同一の半導体基板上に高集積かつ低コストで製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体記憶装置の製造方法は、選択トランジスタ及び前記選択トランジスタに接続された抵抗変化型素子を備えてなる不揮発性の半導体記憶素子と、別の選択トランジスタ及び前記別の選択トランジスタに接続された静電容量素子を備えてなる揮発性の半導体記憶素子とを、同一の半導体基板上に形成する半導体記憶装置の製造方法であり、前記選択トランジスタ及び前記別の選択トランジスタを形成するトランジスタ形成工程と、前記抵抗変化型素子及び前記静電容量素子を形成する素子形成工程とを具備してなり、前記抵抗変化型素子は、前記選択トランジスタに接続される第１電極と、前記第１電極に接する抵抗変化層と、前記抵抗変化層に接する第２電極とを順次積層することにより形成し、前記静電容量素子は、前記別の選択トランジスタに接続される第３電極と、前記第３電極に接する誘電体層と、前記誘電体層に接する第４電極とを順次積層することにより形成し、前記誘電体層及び前記抵抗変化層を相互に同一の材料で形成し、前記第１電極または前記第２電極の何れか一方を、前記第３電極及び前記第４電極と同一の材料で形成すると共に、前記第１電極または前記第２電極の何れか他方を、前記第３電極及び前記第４電極と異なる材料で形成することを特徴とする。
【００１０】
また、本発明の半導体記憶装置の製造方法においては、前記第１電極または前記第２電極の何れか他方を、前記第３電極及び前記第４電極と異なる材料で形成すること以外は、前記揮発性の半導体記憶素子を形成する工程と、前記不揮発性の半導体記憶素子を形成する工程とが、実質的に同一であることが好ましい。
【００１１】
また、本発明の半導体記憶装置の製造方法においては、前記素子形成工程において、第１電極のダミー電極と、前記第３電極とを同一の材料で同時に形成し、次いで、前記第１電極のダミー電極を取り除いた後に前記第１電極を前記第３電極と異なる材料で形成し、次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、前記第３電極と各々同じ材料からなる前記第２電極及び前記第４電極を同時に形成することが好ましい。
更に、本発明の半導体記憶装置の製造方法においては、前記素子形成工程において、前記第１電極と、前記第３電極とを同一の材料で同時に形成し、次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、第２電極のダミー電極と前記第４電極とを、前記第１、第３電極と同じ材料で同時に形成し、次いで、前記第２電極のダミー電極を取り除いた後に前記第２電極を前記第１、第３及び第４電極と異なる材料で形成することが好ましい。
【００１２】
また、本発明の半導体記憶装置の製造方法においては、前記素子形成工程において、前記第１電極と、前記第３電極とを同一の材料で同時に形成し、次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、第２電極と前記第４電極のダミー電極とを、前記第１、第３電極と異なる材料で同時に形成し、次いで、前記第４電極のダミー電極を取り除いた後に前記第４電極を前記第１、第３電極と同一の材料で形成することが好ましい。
更に、本発明の半導体記憶装置の製造方法においては、前記第４電極を、前記第２電極上に積層することが好ましい。
更にまた、本発明の半導体記憶装置の製造方法においては、前記素子形成工程において、第１電極のダミー電極と前記第３電極とを同一の材料で同時に形成し、次いで、前記第１電極のダミー電極の一部を取り除き、残存する前記第１電極のダミー電極上に前記第１電極を前記第３電極と異なる材料で形成し、次いで、前記第１電極上及び前記第３電極上にそれぞれ、前記誘電体層及び前記抵抗変化層を同時に形成し、次いで、前記誘電体層上及び前記抵抗変化層上にそれぞれ、前記第３電極と各々同じ材料からなる前記第２電極及び前記第４電極を同時に形成することが好ましい。
【００１３】
また、本発明の半導体記憶装置の製造方法においては、前記誘電体層及び前記抵抗変化層を構成する材料が、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物を含むことが好ましい。
更に、本発明の半導体記憶装置の製造方法においては、前記遷移金属酸化物が、タンタル酸化物、ニオブ酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれかまたはこれらの混合物からなることが好ましい。
更にまた、本発明の半導体記憶装置の製造方法においては、前記第３電極及び前記第４電極と、前記第１電極または前記第２電極のうちいずれか一方とを、タングステン、チタン、白金、金のいずれかにより形成することが好ましい。
また、本発明の半導体記憶装置の製造方法においては、前記第１電極または前記第２電極のうち何れか他方を、銀、銅、亜鉛のいずれかにより形成することが好ましい。
【００１４】
上記の半導体記憶装置の製造方法によれば、抵抗変化型素子及び静電容量素子を形成する素子形成工程において、誘電体層及び抵抗変化層を相互に同一の材料で形成し、第１電極または第２電極の何れか一方を、第３電極及び第４電極と同一の材料で形成し、第１電極または第２電極の何れか他方を、第３電極及び第４電極と異なる材料で形成することで、不揮発性の半導体記憶素子と揮発性の半導体記憶素子とを、同一の半導体基板上に容易に形成することができる。
【００１５】
また、上記の半導体記憶装置の製造方法によれば、第１電極または第２電極の何れか他方を、第３電極及び第４電極と異なる材料で形成すること以外は、揮発性の半導体記憶素子を形成する工程と、不揮発性の半導体記憶素子を形成する工程とが、実質的に同一なので、揮発性の半導体記憶素子と不揮発性の半導体記憶素子とをほぼ同時に製造することができる。
【００１６】
また、上記の半導体記憶装置の製造方法は、第１電極のダミー電極を第３電極と同一の材料で第３電極と同時に形成し、この第１電極のダミー電極を取り除いた後に第１電極を第３電極と異なる材料で形成し、更に、誘電体層及び抵抗変化層と、第２電極及び第４電極とを順次形成する方法であり、第１電極のダミー電極の形成、除去、第１電極の形成といった一連の工程を追加するだけで、揮発性の半導体記憶素子と不揮発性の半導体記憶素子とを同一の半導体基板上に容易かつ高集積で形成できる。
更に、上記の半導体記憶装置の製造方法は、第２電極のダミー電極を第４電極と同一の材料で第４電極と同時に形成し、この第２電極のダミー電極を取り除いた後に第２電極を第１、第３及び第４電極と異なる材料で形成する方法であり、第２電極のダミー電極の形成、除去、第２電極の形成といった一連の工程を追加するだけで、揮発性の半導体記憶素子と不揮発性の半導体記憶素子とを同一の半導体基板上に容易かつ高集積で形成できる。
【００１７】
また、上記の半導体記憶装置の製造方法は、第４電極のダミー電極を第１、第３電極と異なる材料で第２電極と同時に形成し、この第４電極のダミー電極を取り除いた後に第４電極を前記第１、第３電極と同じ材料で形成する方法であり、第４電極のダミー電極の形成、除去、第４電極の形成といった一連の工程を追加するだけで、揮発性の半導体記憶素子と不揮発性の半導体記憶素子とを同一の半導体基板上に容易かつ高集積で形成できる。
更に、上記の半導体記憶装置の製造方法は、第１電極のダミー電極を第３電極と同一の材料で第３電極と同時に形成し、この第１電極のダミー電極の一部を取り除いた後に第１電極を第３電極と異なる材料で形成する方法であり、第１電極のダミー電極の形成、その一部の除去、第１電極の形成といった一連の工程を追加するだけで、揮発性の半導体記憶素子と不揮発性の半導体記憶素子とを同一の半導体基板上に容易かつ高集積で形成できる。
【発明の効果】
【００１８】
本発明の半導体記憶装置の製造方法によれば、情報の書換え回数に上限がある不揮発性の半導体記憶素子と、書換え回数に上限が無いＤＲＡＭのような揮発性の半導体記憶素子とを、同一の半導体基板上に高集積かつ低コストで製造できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の半導体記憶装置の製造方法について図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体記憶装置の製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
【００２０】
「第１の実施形態」
まず、第１の実施形態である半導体記憶装置及びその製造方法について、図１〜図６を参照して説明する。図１は、本実施形態の半導体記憶装置の回路構成を示す回路図であり、図２は、本実施形態の半導体記憶装置の要部を示す部分断面図である。また、図３〜図６は、図２に示す半導体記憶装置の製造方法を説明する工程図である。
【００２１】
（半導体記憶装置）
図１（ａ）には、本実施形態の半導体記憶装置に備えられる不揮発性の半導体記憶素子群の等価回路図を示し、図１（ｂ）には、揮発性の半導体記憶素子群の等価回路図を示す。
図１（ａ）に示すように、不揮発性の半導体記憶素子群は、ｎ×ｍ個の不揮発性の半導体記憶素子MCN11〜MCNnmと、ｎ本のワード線WL11〜WL1nと、ｍ本のビット線BL11〜BL1mと、ｍ本の共通プレート線PL1とから概略構成されている。
不揮発性の半導体記憶素子MCN11〜MCNnmは、選択トランジスタQM1と、選択トランジスタQM1に接続された抵抗変化型素子RMとから概略構成されている。そして、例えば半導体記憶素子MCN11において、選択トランジスタQM1のゲート電極がワード線WL11に接続されており、ソース電極がビット線BL11に接続されており、ドレイン電極が抵抗変化型素子RMの一方の電極（第１電極）に接続されている。また、抵抗変化型素子RMの他方の電極（第２電極）は、共通プレート線PL1に接続されている。
【００２２】
抵抗変化型素子RMは、電流の通電方向によってその抵抗値が変化する素子であり、電流を印加しない状態でもその抵抗値が保持されるので、この抵抗値を読み出すことで不揮発性の記憶素子として動作させることが可能になっている。
【００２３】
一方、図１（ｂ）に示すように、揮発性の半導体記憶素子群は、所謂ＤＲＡＭと呼ばれるもので、ｎ×ｍ個の揮発性の半導体記憶素子MCD11〜MCDnmと、ｎ本のワード線WL21〜WL2nと、ｍ本のビット線BL21〜BL2mと、ｍ本の共通プレート線PL2とから概略構成されている。
揮発性の半導体記憶素子MCD11〜MCDnmは、選択トランジスタQM2（別の選択トランジスタ）と、選択トランジスタQM2に接続された静電容量素子CMとから概略構成されている。そして、例えば半導体記憶素子MCD11において、選択トランジスタQM2のゲート電極がワード線WL21に接続されており、ソース電極がビット線BL21に接続されており、ドレイン電極が静電容量素子CMの一方の電極（第３電極）に接続されている。また、静電容量素子CMの他方の電極（第４電極）は、共通プレート線PL2に接続されている。
【００２４】
静電容量素子CMは、電荷を任意に保持させることが可能な素子であり、電荷の有無を読み出すことで揮発性の記憶素子として動作させることが可能になっている。
【００２５】
次に、半導体記憶素子MCN11及び半導体記憶素子MCD11を例にして、それぞれの記憶素子の具体的な構造について、図２を参照して説明する。図２（ａ）には、不揮発性の半導体記憶素子MCN11の断面模式図を示し、図２（ｂ）には、揮発性の半導体記憶素子MCD11の断面模式図を示す。
図２（ａ）においては、例えば単結晶シリコンからなる半導体基板１上に、酸化シリコンからなるゲート絶縁膜２を介して、例えばポリシリコン等からなるゲート電極３が形成されている。ゲート電極３は、ワード線WL11〜WL1nの一部を延長して形成されてなるものである。ゲート電極３の両側には、窒化シリコン等からなるサイドウォール４が形成されている。また、ゲート電極３の両側に位置する半導体基板１内には、不純物元素が拡散されてなるソース領域Ｓ及びレイン領域Ｄが形成されている。ソース領域Ｓは、ビット線コンタクトプラグ５を介してビット線BL1mに接続され、一方、ドレイン領域Ｄは、抵抗コンタクトプラグ６を介して抵抗変化型素子RMに接続されている。ビット線コンタクトプラグ５及び抵抗コンタクトプラグ６は、例えば、タングステン等の金属から構成されている。このようにして、選択トランジスタQM1が構成されている。
【００２６】
また、半導体基板１上には、酸化シリコン等からなる第１層間絶縁膜１１が形成されており、第１層間絶縁膜１１によってゲート電極３が覆われた状態になっている。また、第１層間絶縁膜１１上には、Ａｌ、Ｃｕ等からなるビット線BL1mが形成されている。そして、ビット線BL1mとソース領域Ｓを接続するビット線コンタクトプラグ５が、第１層間絶縁膜１１を貫通するように形成されている。更に、第１層間絶縁膜１１及びビット線BL1m上には、第２層間絶縁膜１２が積層されている。
【００２７】
次に、抵抗変化型素子RMは、抵抗コンタクトプラグを介して選択トランジスタQM1に接続される第１電極２１と、第１電極２１に接する抵抗変化層２２と、抵抗変化層２２に接する第２電極２３とが順次積層されて構成されている。第１電極２１は、第２層間絶縁膜１２上に形成されており、この第１電極２１には、抵抗コンタクトプラグ６が接続されている。抵抗コンタクトプラグ６は、第１層間絶縁膜１１及び第２層間絶縁膜１２を貫通してドレイン領域Ｄに接続されている。このようにして、選択トランジスタQM1のドレイン領域Ｄが第１電極２１に接続されている。また、第２層間絶縁膜１２上には第３層間絶縁膜１３が積層されており、第１電極の上面と第３層間絶縁膜１３の上面とが連続した平坦面になっている。そして、この平坦面上に、抵抗変化層２２及び第２電極２３が積層されている。更に第２電極２３の上には、酸化シリコン等からなる第４層間絶縁膜１４と、配線層３１と、第５層間絶縁膜１５とが順次積層されている。
【００２８】
第１電極２１は、銀、銅、亜鉛等により形成され、好ましくは銅により形成されている。一方、第２電極２３は、タングステン、チタン、白金、金等により形成され、好ましくはタングステンにより形成されており、共通プレート線PL1の一部を構成している。また、抵抗変化層２２は、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物から構成され、特に遷移金属酸化物が好ましい。遷移金属酸化物としては、例えば、タンタル酸化物、ニオブ酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれかまたはこれらの混合物を例示できるが、特にハフニウム酸化物が好ましい。
抵抗変化層２２を構成する遷移金属酸化物等は、後述するように、導電性フィラメントを内部に保持できるので、この抵抗変化層２２を第１、第２電極２１、２３で挟むことにより、抵抗変化型素子RMとしてとして機能させることが可能になる。
【００２９】
次に、揮発性の半導体記憶素子MCD11について図２（ｂ）を参照して説明すると、図２（ａ）の場合と同様に、半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の両側にサイドウォール４が形成され、ゲート電極３の両側に位置する半導体基板１内にソース領域Ｓ及びレイン領域Ｄが形成されている。ソース領域Ｓは、ビット線コンタクトプラグ５を介してビット線BL2mに接続され、一方、ドレイン領域Ｄは、容量コンタクトプラグ７を介して静電容量素子CMに接続されている。ビット線コンタクトプラグ５及び容量コンタクトプラグ７は、例えば、タングステン等の金属から構成されている。このようにして、別の選択トランジスタQM2が構成されている。
【００３０】
また、半導体基板１上にはゲート電極３を覆うように第１層間絶縁膜１１が形成され、第１層間絶縁膜１１上にはビット線BL2mが形成されている。そして、ビット線BL2mとソース領域Ｓを接続するビット線コンタクトプラグ５が、第１層間絶縁膜１１を貫通するように形成されている。更に、第１層間絶縁膜１１及びビット線BL2m上には、第２層間絶縁膜１２が積層されている。
【００３１】
次に、静電容量素子CMは、容量コンタクトプラグ７を介して別の選択トランジスタQM2に接続される第３電極４１と、第３電極４１に接する誘電体層４２と、誘電体層４２に接する第４電極４３とが順次積層されて構成されている。第３電極４１は、第２層間絶縁膜１２上に形成されており、この第３電極４１には、容量コンタクトプラグ７が接続されている。容量コンタクトプラグ７は、第１層間絶縁膜１１及び第２層間絶縁膜１２を貫通してドレイン領域Ｄに接続されている。このようにして、別の選択トランジスタQM2のドレイン領域Ｄが第３電極４１に接続されている。また、第２層間絶縁膜１２上には第３層間絶縁膜１３が積層されており、第３電極４１の上面と第３層間絶縁膜１３の上面とが連続した平坦面になっている。そして、この平坦面上に、誘電体層４２及び第４電極４３が積層されている。更に第４電極４３の上には、第４層間絶縁膜１４、配線層３１及び第５層間絶縁膜１５が順次積層されている。
【００３２】
第３電極４１及び第４電極４３は、第２電極２３と同じ材料から構成され、例えばタングステンにより形成されている。第４電極４３は、共通プレート線PL2の一部を構成している。また、誘電体層４２は、抵抗変化層２２と同じ材料で構成されており、例えば、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物から構成され、特に遷移金属酸化物が好ましい。遷移金属酸化物としては、タンタル酸化物、ニオブ酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれかまたはこれらの混合物を例示できるが、特にハフニウム酸化物が好ましい。
誘電体層４２を構成する遷移金属酸化物等は、高誘電率を有する材料なので、この誘電体層４２を第３、第４電極４１、４３で挟むことにより、キャパシタ（静電容量素子CM）として機能させることが可能になる。
【００３３】
次に、半導体記憶素子MCN11〜MCNnm及び半導体記憶素子MCD11〜MCDnmの動作について説明する。
まず、不揮発性の半導体記憶素子MCN11〜MCNnmについて説明する。選択トランジスタQM1をオンにして抵抗変化型素子RMの第１電極２１から第２電極２３に向けて電流を流すと、第１電極２１を構成する銀、銅、亜鉛等が、酸化（イオン化）して抵抗変化層２２の中を移動し、第２電極２３側で還元されて析出する。これにより、第１電極２１と第２電極２３の間に、抵抗変化層２２を貫通する導電性フィラメントが銀、銅などによって形成され、抵抗変化層２２の抵抗値が低下する。逆に、第２電極２３から第１電極２１に向けて電流を流すと、導電性フィラメントが酸化（イオン化）して消失し、第１電極２１側で銀、銅等が還元されて析出する。このようにして、第１電極２１と第２電極２３の間の導電性フィラメントが消滅し、抵抗変化層２２の抵抗値が高くなる。この抵抗変化層２２の抵抗値は、第１電極２１及び第２電極２３の間の電圧印加を行わない状態でも保持されるため、この抵抗値を読み出すことで不揮発性のメモリセルとして動作させることができる。また、上記構成の抵抗変化型素子RMは、ＤＲＡＭ並みの高速な読み出し、書き込みが可能であり、不揮発ＲＡＭとしての利用が可能である。
【００３４】
次に、揮発性の半導体記憶素子MCD11〜MCDnmについて説明する。任意のワード線及びビット線の電位を上げて、選択トランジスタQM2をオンにして静電容量素子CMの第３電極４１及び第４電極４３の間に電界を印加すると、誘電体層４２に電荷が充電、保持される。逆に、ワード線の電位は保持したまま任意のビット線の電位を下げると、静電容量素子CMに充電されていた電荷が放電される。この静電容量素子CMにおける静電容量は、随時リフレッシュ動作を行うことで保持できるので、この静電容量を読み出すことで揮発性のメモリセルとして動作させることができる。
【００３５】
（半導体記憶装置の製造方法）
次に、上記の半導体記憶装置の製造方法について図面を参照して説明する。
本実施形態の半導体記憶装置の製造方法は、トランジスタ形成工程と、抵抗変化型素子RM及び静電容量素子CMを形成する素子形成工程を具備してなるものであって、素子形成工程において、第１電極のダミー電極と第３電極とを同一の材料で形成し、第１電極のダミー電極を取り除いた後に第１電極を第３電極と異なる材料で形成し、誘電体層及び抵抗変化層を形成し、更に、第２電極及び第４電極を形成するという方法である。
【００３６】
以下、図３〜図６を参照して説明する。図３は、第１電極のダミー電極及び第３電極の形成工程を示す部分断面図であり、図４は、第１電極のダミー電極を削除する工程を示す部分断面図であり、図５は、第１電極の形成工程を示す部分断面図であり、図６は、誘電体層及び抵抗変化層と、第２、第４電極の形成工程を示す部分断面図である。
なお、図３（ａ）〜図６（ａ）は、図２（ａ）に対応する図であり、図３（ｂ）〜図６（ｂ）は、図２（ｂ）に対応する図である。以下、他の実施形態でも同様である。
【００３７】
＜トランジスタ形成工程＞
まず、図３（ａ）及び図３（ｂ）に示すように、半導体基板上に選択トランジスタ及び別の選択トランジスタを形成する。
トランジスタ形成工程の概略を説明すると、まず、例えば熱酸化法等によって半導体基板１上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にゲート電極３及びサイドウォール４を形成し、次に例えばイオン注入法により半導体基板１に不純物を拡散させてソース領域Ｓ及びドレイン領域Ｄを形成する。
続いて、半導体基板１上に第１層間絶縁膜１１を形成し、第１層間絶縁膜１１にビット線コンタクトプラグ用の貫通孔を形成してソース領域Ｓを露出させ、次に例えばスパッタリング法等によって貫通孔にタングステン等を充填することによって、ソース領域Ｓに接続されるビット線コンタクトプラグ５を形成し、更に、第１層間絶縁膜１１上にビット線コンタクトプラグ５に接続されるビット線BL1m、BL2mを形成する。
続いて、ビット線BL1m、BL2m及び第１層間絶縁膜１１上に第２層間絶縁膜１２を形成し、第２層間絶縁膜１２に、抵抗コンタクトプラグ６用の貫通孔及び容量コンタクトプラグ７用の貫通孔をそれぞれ形成してドレイン領域Ｄを露出させ、次に例えばスパッタリング法等によって各貫通孔にタングステン等を充填することによって、ドレイン領域Ｄに接続される抵抗コンタクトプラグ６及び容量コンタクトプラグ７を形成する。このようにして、半導体基板１上に選択トランジスタQM1及び別の選択トランジスタQM2を形成する。
【００３８】
＜素子形成工程＞
続いて、抵抗変化型素子RM及び静電容量素子CMを形成する。
まず、図３（ａ）に示すように、第１電極のダミー電極２１Ａを抵抗コンタクトプラグ６上に形成するともに、図３（ｂ）に示すように、第３電極４１を容量コンタクトプラグ７上に形成する。具体的には、第２層間絶縁膜１２の全面に、タングステン膜をスパッタリング法で形成し、次に、例えばタングステン膜をフォトリソグラフィ技術によりパターニングして、第１電極のダミー電極２１Ａと、第３電極４１とを同時に形成する。
【００３９】
次に、図４（ａ）に示すように、第１電極のダミー電極２１Ａをエッチング等の手段で除去して、抵抗コンタクトプラグ６を第２層間絶縁膜１２上に露出させる。具体的には、例えば、図４（ｂ）に示すように、第３電極４１の形成領域にマスク層Ｍ1を積層して第３電極４１を保護した後に、図４（ａ）に示すように、エッチング処理を行って第１電極のダミー電極２１Ａを除去する。
【００４０】
次に、図５（ａ）に示すように、第１電極２１を抵抗コンタクトプラグ６上に形成する。具体的には、第２層間絶縁膜１２の全面に、銀、銅、亜鉛等の金属膜をスパッタリング法で形成し、次に、形成した金属膜をフォトリソグラフィ技術によりパターニングして、第１電極２１を抵抗コンタクトプラグ６上に形成する。この間、第３電極４１の形成領域には、図５（ｂ）に示すようにマスク層Ｍ1を積層したままにして、第３電極４１を保護しておく。
【００４１】
次に、図６（ａ）及び図６（ｂ）に示すように、マスク層Ｍ1を除去した後に、誘電体層４２及び抵抗変化層２２と、第２電極２３及び第４電極４３とを順次形成する。具体的には、図６（ａ）及び図６（ｂ）に示すように、第２層間絶縁膜１２、第１電極２１及び第３電極４１を覆うように第３層間絶縁膜１３を積層し、第３層間絶縁膜１３をＣＭＰ処理して平坦化するとともに、第１電極２１及び第３電極４１の上面を露出させる。このとき、第３層間絶縁膜１３の上面と、第１電極２１及び第３電極４１の上面とが、同一平面となるように平坦化するとよい。
【００４２】
次に、図６（ａ）及び図６（ｂ）に示すように、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物からなる化合物層を、第３層間絶縁膜１３、第１電極２１及び第３電極４１の上にそれぞれ積層する。第１電極２１上に積層された化合物層が抵抗変化層２２となり、第３電極４１上に積層された化合物層が誘電体層４２となる。このようにして、抵抗変化層２２と誘電体層４２とを同時に形成する。
次に、図６（ａ）及び図６（ｂ）に示すように、抵抗変化層２２及び誘電体層４２の上に、タングステン膜をスパッタリング法で形成し、タングステン膜をフォトリソグラフィ技術によりパターニングして、第２電極２３及び第４電極４３を同時に形成する。
このようにして、抵抗変化型素子RM及び静電容量素子CMを同時に形成する。
【００４３】
最後に、第４層間絶縁膜１４、配線層３１及び第５層間絶縁膜１５を順次積層することにより、図２に示す半導体記憶装置を製造する。
【００４４】
上記の半導体記憶装置の製造方法によれば、抵抗変化型素子RM及び静電容量素子CMを形成する素子形成工程において、誘電体層４２及び抵抗変化層２２を相互に同一の材料で形成し、第１電極２１を、第３電極２３と異なる材料で形成し、第２電極２３を、第３電極２３及び第４電極４３と同一の材料で形成することで、不揮発性の半導体記憶素子MCN11〜MCNnmと揮発性の半導体記憶素子MCD11〜MCDnmとを、同一の半導体基板１上に容易に形成できる。
【００４５】
また、上記の半導体記憶装置の製造方法によれば、第１電極２１を、第３電極４１及び第４電極４３と異なる材料で形成すること以外は、揮発性の半導体記憶素子MCD11〜MCDnmを形成する工程と、不揮発性の半導体記憶素子MCN11〜MCNnmを形成する工程とが、実質的に同一なので、これらの半導体記憶素子をほぼ同時に製造することができる。
【００４６】
また、上記の半導体記憶装置の製造方法は、第１電極のダミー電極２１Ａを第３電極４１と同一の材料で同時に形成し、この第１電極のダミー電極２１Ａを取り除いた後に第１電極２１を第３電極４１と異なる材料で形成し、その後、誘電体層４２及び抵抗変化層２２と、第２電極２３及び第４電極４３とを順次形成する方法であり、第１電極のダミー電極２１Ａの形成、除去、第１電極２１の形成といった一連の工程を追加するだけで、不揮発性の半導体記憶素子MCN11〜MCNnmと揮発性の半導体記憶素子MCD11〜MCDnmとを同一の半導体基板１上に容易かつ高集積で形成できる。
【００４７】
「第２の実施形態」
次に、第２の実施形態である半導体記憶装置及びその製造方法について、図７〜図１１を参照して説明する。図７は、本実施形態の半導体記憶装置の要部を示す部分断面図である。また、図８〜図１１は、図７に示す半導体記憶装置の製造方法を説明する工程図である。
本実施形態の半導体記憶装置は、第１電極及び第２電極の材質を除いて、第１の実施形態の半導体記憶装置とほぼ同じ構成である。従って、図７〜１１に示す構成要素のうち、図２〜６に示す構成要素と同一の構成要素には、図２〜図６と同一の符号を付してその説明を省略、若しくは簡単に説明する。
【００４８】
（半導体記憶装置）
本実施形態の半導体記憶装置は、第１の実施形態の場合と同様に、不揮発性の半導体記憶素子MCN11と、揮発性の半導体記憶素子MCD11とを具備して構成されている。揮発性の半導体記憶素子MCD11については、第１の実施形態と同一の構成なので説明を省略し、ここでは不揮発性の半導体記憶素子MCN11について説明する。
【００４９】
図７（ａ）には、本実施形態に係る不揮発性の半導体記憶素子MCN11の断面模式図を示し、図７（ｂ）には、揮発性の半導体記憶素子MCD11の断面模式図を示す。
図７（ａ）においては、半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の両側にサイドウォール４が形成され、ゲート電極３の両側の半導体基板１にはソース領域Ｓ及びレイン領域Ｄが形成されている。ソース領域Ｓは、ビット線コンタクトプラグ５を介してビット線BL1mに接続され、ドレイン領域Ｄは、抵抗コンタクトプラグ６を介して抵抗変化型素子RMに接続されている。このようにして、選択トランジスタQM1が構成されている。
【００５０】
また、半導体基板１上には、第１層間絶縁膜１１が形成され、第１層間絶縁膜１１上にはビット線BL1mが形成されている。そしてビット線コンタクトプラグ５が、第１層間絶縁膜１１を貫通するように形成されている。更に、第１層間絶縁膜１１及びビット線BL1m上には、第２層間絶縁膜１２が積層されている。
【００５１】
次に、抵抗変化型素子RMは、第１電極１２１と、第１電極１２１に接する抵抗変化層２２と、抵抗変化層２２に接する第２電極１２３とが順次積層されて構成されている。第１電極１２１は、抵抗コンタクトプラグ６を介してドレイン領域Ｄに接続されている。更に第２電極１２３の上には、酸化シリコン等からなる第４層間絶縁膜１４と、配線層３１と、第５層間絶縁膜１５とが順次積層されている。
【００５２】
第１電極１２１は、第３、第４電極４１、４３と同様にタングステン、チタン、金、白金等で形成され、好ましくはタングステンで形成されている。また、第２電極１２３は、銀、銅、亜鉛等により形成され、好ましくは銅で形成されており、共通プレート線PL1の一部を構成している。抵抗変化層２２は、第１の実施形態と同様に、誘電体層４２と同じ材質で構成されている。即ち、抵抗変化層２２は、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物から構成されている。抵抗変化層２２を構成する遷移金属酸化物としては、例えば、タンタル酸化物、ニオブ酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれかまたはこれらの混合物を例示でき、好ましくはハフニウム酸化物を例示できる。
【００５３】
次に、半導体記憶素子MCN11〜MCNnmの動作について説明する。選択トランジスタQM1をオンにして抵抗変化型素子RMの第２電極１２３から第１電極１２１に向けて電流を流すと、第２電極１２３を構成する銀、銅、亜鉛等が、酸化（イオン化）して抵抗変化層２２の中を移動し、第１電極１２１側で還元されて析出する。これにより、第１電極１２１と第２電極１２３の間に、抵抗変化層２２を貫通する導電性フィラメントが形成され、抵抗変化層２２の抵抗値が低下する。逆に、第１電極１２１から第２電極１２３に向けて電流を流すと、導電性フィラメントが酸化（イオン化）して第２電極１２３側で還元されて析出する。これにより、第１電極１２１と第２電極１２３の間の導電性フィラメントが消滅し、抵抗変化層２２の抵抗値が高くなる。この抵抗変化層２２の抵抗値は、第１電極１２１及び第２電極１２３の間の電圧印加を行わない状態でも保持されるため、この抵抗値を読み出すことで不揮発性のメモリセルとして動作させることができる。
【００５４】
（半導体記憶装置の製造方法）
次に、上記の半導体記憶装置の製造方法について図面を参照して説明する。
本実施形態の半導体記憶装置の製造方法は、トランジスタ形成工程と、抵抗変化型素子RM及び静電容量素子CMを形成する素子形成工程を具備してなるものであって、素子形成工程において、第１電極１２１と、第３電極４１とを同一の材料で同時に形成し、第１電極１２１及び第３電極４１の上にそれぞれ、抵抗変化層２２及び誘電体層４２を同時に形成し、次いで、抵抗変化層２２及び誘電体層４２の上にそれぞれ、第２電極のダミー電極１２３Ａと第４電極４３とを、第１、第３電極１２１、４１と同じ材料で同時に形成し、第２電極のダミー電極１２３Ａを取り除いた後に第２電極１２３を第１、第３及び第４電極１２１、４２、４３と異なる材料で形成するという方法である。
【００５５】
以下、図８〜図１１を参照して説明する。図８は、第１電極及び第３電極と、誘電体層及び抵抗変化層の形成工程を示す部分断面図であり、図９は、第２電極のダミー電極及び第４電極の形成工程を示す部分断面図であり、図１０は、第２電極のダミー電極を削除する工程を示す部分断面図であり、図１１は、第２電極の形成工程を示す部分断面図である。
【００５６】
＜トランジスタ形成工程＞
まず、第１の実施の場合と同様にして、図８（ａ）及び図８（ｂ）に示すように、選択トランジスタQM1及び別の選択トランジスタQM2を形成する。
【００５７】
＜素子形成工程＞
続いて、抵抗変化型素子RM及び静電容量素子CMを形成する。
まず、図８（ａ）に示すように、第１電極１２１を抵抗コンタクトプラグ６上に形成するともに、図８（ｂ）に示すように、第３電極４１を容量コンタクトプラグ７上に形成する。具体的には、第２層間絶縁膜１２の全面に、例えばタングステン膜をスパッタリング法で形成し、次に、タングステン膜をフォトリソグラフィ技術によりパターニングして、第１電極１２１と、第３電極４１とを同時に形成する。
【００５８】
次に、図８（ａ）及び図８（ｂ）に示すように、第２層間絶縁膜１２、第１電極１２１及び第３電極４１を覆うように第３層間絶縁膜１３を積層し、第３層間絶縁膜１３をＣＭＰ処理して平坦化し、第１電極１２１及び第３電極４１の上面を露出させる。
次に、図８（ａ）及び図８（ｂ）に示すように、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物からなる化合物層を、第３層間絶縁膜１３、第１電極１２１及び第３電極４１の上に積層する。第１電極１２１上に積層された化合物層が抵抗変化層２２となり、第３電極４１上に積層された化合物層が誘電体層４２となる。このようにして、抵抗変化層２２と誘電体層４２とを同時に形成する。
【００５９】
次に、図９（ａ）に示すように、第２電極のダミー電極１２３Ａを抵抗変化層２２上に形成するともに、図９（ｂ）に示すように、第４電極４３を誘電体層４２上に形成する。具体的には、抵抗変化層２２及び誘電体層４２の全面に、例えばタングステン膜をスパッタリング法で形成し、次に、タングステン膜をフォトリソグラフィ技術によりパターニングして、第２電極のダミー電極１２３Ａと、第４電極４３とを同時に形成する。
【００６０】
次に、図１０（ａ）に示すように、第２電極のダミー電極１２３Ａをエッチング等の手段で除去して、抵抗変化層２２を露出させる。具体的には、例えば、図１０（ｂ）に示すように、第４電極４３の形成領域にマスク層Ｍ2を積層して第４電極４３を保護した後に、図１０（ａ）に示すように、エッチング処理を行って第２電極のダミー電極１２３Ａを除去する。
【００６１】
次に、図１１（ａ）に示すように、第２電極１２３を抵抗変化層２２上に形成する。具体的には、抵抗変化層２２の全面に、銀、銅、亜鉛等の金属膜をスパッタリング法で形成し、次に、形成した金属膜をフォトリソグラフィ技術によりパターニングして、第２電極１２３を抵抗変化層２２上に形成する。この間、第４電極４３の形成領域にはマスク層Ｍ2を積層したままにして、第４電極４３を保護しておく。マスク層Ｍ2は、第２電極１２３の形成が終了次第、図１１（ｂ）に示すように除去すればよい。
このようにして、抵抗変化型素子RM及び静電容量素子CMを同時に形成する。
【００６２】
最後に、第４層間絶縁膜１４、配線層３１及び第５層間絶縁膜１５を順次積層することにより、図７に示す半導体記憶装置を製造する。
【００６３】
上記の半導体記憶装置の製造方法は、第２電極のダミー電極１２３Ａを第４電極４３と同一の材料で同時に形成し、この第２電極のダミー電極１２３Ａを取り除いた後に第２電極１２３を第１、第３及び第４電極１２１、４１、４３と異なる材料で形成する方法であり、第２電極のダミー電極１２３Ａの形成、除去、第２電極１２３の形成といった一連の工程を追加するだけで、不揮発性の半導体記憶素子MCN11〜MCNnmと揮発性の半導体記憶素子MCD11〜MCDnmとを同一の半導体基板１上に容易かつ高集積で形成できる。
【００６４】
「第３の実施形態」
次に、第３の実施形態である半導体記憶装置及びその製造方法について、図１２〜図１６を参照して説明する。図１２は、本実施形態の半導体記憶装置の要部を示す部分断面図である。また、図１３〜図１６は、図１２に示す半導体記憶装置の製造方法を説明する工程図である。
【００６５】
（半導体記憶装置）
本実施形態の半導体記憶装置は、第１の実施形態の場合と同様に、不揮発性の半導体記憶素子MCN11と、揮発性の半導体記憶素子MCD11とを具備して構成されている。揮発性の半導体記憶素子MCD11については、第１の実施形態と同一の構成なので説明を省略し、ここでは不揮発性の半導体記憶素子MCN11について説明する。
【００６６】
図１２（ａ）には、本実施形態に係る不揮発性の半導体記憶素子MCN11の断面模式図を示し、図１２（ｂ）には、揮発性の半導体記憶素子MCD11の断面模式図を示す。
図１２（ａ）においては、半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の両側にサイドウォール４が形成され、ゲート電極３の両側の半導体基板１にはソース領域Ｓ及びレイン領域Ｄが形成されている。ソース領域Ｓは、ビット線コンタクトプラグ５を介してビット線BL1mに接続され、ドレイン領域Ｄは、抵抗コンタクトプラグ６を介して抵抗変化型素子RMに接続されている。このようにして、選択トランジスタQM1が構成されている。
【００６７】
また、半導体基板１上には、第１層間絶縁膜１１が形成され、第１層間絶縁膜１１上にはビット線BL1mが形成されている。そしてビット線コンタクトプラグ５が、第１層間絶縁膜１１を貫通するように形成されている。更に、第１層間絶縁膜１１及びビット線BL1m上には、第２層間絶縁膜１２が積層されている。
【００６８】
次に、抵抗変化型素子RMは、第１電極２２１と、第１電極２２１に接する抵抗変化層２２と、抵抗変化層２２に接する第２電極２２３とが順次積層されて構成されている。第１電極２２１は、抵抗コンタクトプラグ６を介してドレイン領域Ｄに接続されている。更に第２電極２２３の上には、タングステン等からなるプレート電極２２４が積層されており、このプレート電極２２４は、共通プレート線PL1の一部を構成している。また、プレート電極２２４は、後述するように揮発性の半導体記憶素子MCD11の第４電極４３と同時に形成されるものであり、第４電極４３とほぼ同じ厚みを有している。そして、プレート電極２２４上には、酸化シリコン等からなる第４層間絶縁膜１４と、配線層３１と、第５層間絶縁膜１５とが順次積層されている。なお、揮発性の半導体記憶素子MCD11においては、第４電極４３上に第４層間絶縁膜１４が積層されている。
【００６９】
第１電極２２１は、揮発性の半導体記憶素子MCD11の第３、第４電極４１、４３と同様にタングステン等で形成されている。また、第２電極２２３は、銀、銅、亜鉛等により形成されており、第１、第２実施形態における第２電極よりも薄く形成されている。抵抗変化層２２は、第１の実施形態と同様に、誘電体層４２と同じ材質で構成されている。即ち、抵抗変化層２２は、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物から構成されている。抵抗変化層２２を構成する遷移金属酸化物としては、例えば、タンタル酸化物、ニオブ酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれかまたはこれらの混合物を例示でき、好ましくはハフニウム酸化物を例示できる。
本実施形態の半導体記憶素子MCN11〜MCNnmの動作は、第２の実施形態の場合と同様である。
【００７０】
（半導体記憶装置の製造方法）
次に、上記の半導体記憶装置の製造方法について図面を参照して説明する。
本実施形態の半導体記憶装置の製造方法は、トランジスタ形成工程と、抵抗変化型素子RM及び静電容量素子CMを形成する素子形成工程を具備してなるものであって、素子形成工程において、第１電極２２１と、第３電極４１とを同一の材料で同時に形成し、第１電極２２１及び第３電極４１の上にそれぞれ、抵抗変化層２２及び誘電体層４２を同時に形成し、次いで、抵抗変化層２２及び誘電体層４２の上にそれぞれ、第２電極２２３と第４電極のダミー電極４３Ａとを、第１、第３電極２２１、４１と異なる材料で同時に形成し、第４電極のダミー電極４３Ａを取り除いた後に第４電極４３を第１、第３電極２２１、４１と同じ材料で形成するという方法である。
【００７１】
以下、図１３〜図１６を参照して説明する。図１３は、第１電極及び第３電極と、誘電体層及び抵抗変化層の形成工程を示す部分断面図であり、図１４は、第２電極及び第４電極のダミー電極の形成工程を示す部分断面図であり、図１５は、第４電極のダミー電極を削除する工程を示す部分断面図であり、図１６は、第４電極の形成工程を示す部分断面図である。
【００７２】
＜トランジスタ形成工程＞
まず、第１〜第２の実施の場合と同様にして、図１３（ａ）及び図１３（ｂ）に示すように、選択トランジスタQM1及び別の選択トランジスタQM2を形成する。
【００７３】
＜素子形成工程＞
続いて、抵抗変化型素子RM及び静電容量素子CMを形成する。
まず、図１３（ａ）に示すように、第１電極２２１を抵抗コンタクトプラグ６上に形成するともに、図１３（ｂ）に示すように、第３電極４１を容量コンタクトプラグ７上に形成する。具体的には、第２層間絶縁膜１２の全面に、例えばタングステン膜をスパッタリング法で形成し、次に、タングステン膜をフォトリソグラフィ技術によりパターニングして、第１電極２２１と、第３電極４１とを同時に形成する。
【００７４】
次に、第２層間絶縁膜１２、第１電極２２１及び第３電極４１を覆うように第３層間絶縁膜１３を積層し、第３層間絶縁膜１３をＣＭＰ処理して平坦化し、第１電極２２１及び第３電極４１の上面を露出させる。そして、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物からなる化合物層を、第３層間絶縁膜１３、第１電極２２１及び第３電極４１の上に積層する。第１電極２２１上に積層された化合物層が抵抗変化層２２となり、第３電極４１上に積層された化合物層が誘電体層４２となる。このようにして、図１３（ａ）及び図１３（ｂ）に示すように、抵抗変化層２２と誘電体層４２とを同時に形成する。
【００７５】
次に、図１４（ａ）及び図１４（ｂ）に示すように、抵抗変化層２２及び誘電体層４２の上に、第２電極２２３及び第４電極のダミー電極４３Ａを同時に形成する。具体的には、抵抗変化層２２及び誘電体層４２の全面に、銀、銅、亜鉛等の金属膜をスパッタリング法で形成し、次に、形成した金属膜をフォトリソグラフィ技術によりパターニングすることにより、銀、銅、亜鉛等から各々構成される第２電極２２３及び第４電極のダミー電極４３Ａを同時に形成する。
【００７６】
次に、図１５（ｂ）に示すように、第４電極のダミー電極４３Ａをエッチング等の手段で除去して誘電体層４２を露出させる。具体的には、例えば、図１５（ａ）に示すように、第２電極２２３の形成領域にマスク層Ｍ3を積層して第２電極２２３を保護した後に、図１５（ｂ）に示すように、誘電体層４２が露出するまでエッチング処理を行って第４電極のダミー電極４３Ａを除去する。
【００７７】
次に、図１６（ａ）及び図１６（ｂ）に示すように、第２電極２２３及び誘電体層４２の上に、プレート電極２２４及び第４電極４３を同時に形成する。具体的には、マスク層Ｍ3を除去して第２電極２２３を露出させる。次いで、第２電極２２３及び誘電体層４２の上に、例えばタングステン等からなる金属膜をスパッタリング法で形成し、次に、形成した金属膜をフォトリソグラフィ技術によりパターニングすることにより、タングステン等から各々構成されるプレート電極２２４及び第４電極４３を同時に形成する。
このようにして、抵抗変化型素子RM及び静電容量素子CMを同時に形成する。
【００７８】
最後に、プレート電極２２４及び第４電極４３の上に、第４層間絶縁膜１４、配線層３１及び第５層間絶縁膜１５を順次積層することにより、図１２に示す半導体記憶装置を製造する。
【００７９】
上記の半導体記憶装置の製造方法は、第４電極のダミー電極４３Ａを第１、第３電極２２１、４１と異なる材料で同時に形成し、この第４電極のダミー電極４３Ａを取り除いた後に第４電極４３を第１、第３電極２２１、４１と同じ材料で形成する方法であり、第４電極のダミー電極４３Ａの形成、除去、第４電極４３の形成といった一連の工程を追加するだけで、不揮発性の半導体記憶素子MCN11〜MCNnmと揮発性の半導体記憶素子MCD11〜MCDnmとを同一の半導体基板１上に容易かつ高集積で形成できる。
【００８０】
「第４の実施形態」
次に、第４の実施形態である半導体記憶装置及びその製造方法について、図１７〜図２２を参照して説明する。図１７は、本実施形態の半導体記憶装置の要部を示す部分断面図である。また、図１８〜図２２は、図１７に示す半導体記憶装置の製造方法を説明する工程図である。
【００８１】
（半導体記憶装置）
本実施形態の半導体記憶装置は、第１〜第３の実施形態の場合と同様に、不揮発性の半導体記憶素子MCN11と、揮発性の半導体記憶素子MCD11とを具備して構成されている。揮発性の半導体記憶素子MCD11については、第１〜第３の実施形態と同一の構成なので説明を省略し、ここでは不揮発性の半導体記憶素子MCN11について説明する。
【００８２】
図１７（ａ）には、本実施形態に係る不揮発性の半導体記憶素子MCN11の断面模式図を示し、図１７（ｂ）には、揮発性の半導体記憶素子MCD11の断面模式図を示す。
図１７（ａ）においては、半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の両側にサイドウォール４が形成され、ゲート電極３の両側の半導体基板１にはソース領域Ｓ及びレイン領域Ｄが形成されている。ソース領域Ｓは、ビット線コンタクトプラグ５を介してビット線BL1mに接続され、ドレイン領域Ｄは、抵抗コンタクトプラグ６を介して抵抗変化型素子RMに接続されている。このようにして、選択トランジスタQM1が構成されている。
【００８３】
また、半導体基板１上には、第１層間絶縁膜１１が形成され、第１層間絶縁膜１１上にはビット線BL1mが形成されている。そしてビット線コンタクトプラグ５が、第１層間絶縁膜１１を貫通するように形成されている。更に、第１層間絶縁膜１１及びビット線BL1m上には、第２層間絶縁膜１２が積層されている。
【００８４】
次に、抵抗変化型素子RMは、抵抗コンタクトプラグ６上に形成された下部電極３２０と、下部電極３２０上に積層された第１電極３２１と、第１電極３２１に接する抵抗変化層２２と、抵抗変化層２２に接する第２電極３２３とが順次積層されて構成されている。第１電極３２１は、下部電極３２０及び抵抗コンタクトプラグ６を介してドレイン領域Ｄに接続されている。また、下部電極３２０及び第１電極３２１は、その各々の合計の厚みが、揮発性の半導体記憶素子MCD11の第３電極４１とほぼ同じ厚みになっている。また、第２電極３２３は、共通プレート線PL1の一部を構成している。そして、第２電極３２３上には、酸化シリコン等からなる第４層間絶縁膜１４と、配線層３１と、第５層間絶縁膜１５とが順次積層されている。
【００８５】
下部電極３２０は、揮発性の半導体記憶素子MCD11の第３、第４電極４１、４３と同様に例えばタングステンで形成されている。一方、第１電極３２１は、銀、銅、亜鉛等により形成されている。また、第２電極３２３は、下部電極３２０と同様に例えばタングステンで形成されている。抵抗変化層２２は、第１の実施形態と同様に、誘電体層４２と同じ材質で構成されている。即ち、抵抗変化層２２は、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれかまたはこれらの混合物から構成されている。抵抗変化層２２を構成する遷移金属酸化物としては、例えば、タンタル酸化物、ニオブ酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれかまたはこれらの混合物を例示でき、好ましくはハフニウム酸化物を例示できる。
本実施形態の半導体記憶素子MCN11〜MCNnmの動作は、第１の実施形態の場合と同様である。
【００８６】
（半導体記憶装置の製造方法）
次に、上記の半導体記憶装置の製造方法について図面を参照して説明する。
本実施形態の半導体記憶装置の製造方法は、トランジスタ形成工程と、抵抗変化型素子RM及び静電容量素子CMを形成する素子形成工程を具備してなるものであって、素子形成工程において、第１電極のダミー電極３２１Ａと第３電極４１とを同一の材料で同時に形成し、第１電極のダミー電極３２１Ａの一部を取り除いて下部電極３２０とし、下部電極３２０（残存する第１電極のダミー電極３２１Ａ）上に第１電極３２１を第３電極４１と異なる材料で形成し、誘電体層４２及び抵抗変化層２２を同時に形成し、第３電極４３と各々同じ材料からなる第２電極３２３及び第４電極４３を同時に形成するという方法である。
【００８７】
以下、図１８〜図２２を参照して説明する。図１８は、第１電極のダミー電極及び第３電極の形成工程を示す部分断面図であり、図１９は、第１電極のダミー電極の一部を除去する工程を示す部分断面図であり、図２０は、第１電極のダミー電極上に第１電極を形成する工程を示す部分断面図であり、図２１は、第１電極を平坦化する工程を示す部分断面図であり、図２２は、誘電体層及び抵抗変化層と、第２、第４電極との形成工程を示す部分断面図である。
【００８８】
＜トランジスタ形成工程＞
まず、第１〜第３の実施の場合と同様にして、図１８（ａ）及び図１８（ｂ）に示すように、選択トランジスタQM1及び別の選択トランジスタQM2を形成する。
【００８９】
＜素子形成工程＞
続いて、抵抗変化型素子RM及び静電容量素子CMを形成する。
まず、図１８（ａ）に示すように、第１電極のダミー電極３２１Ａを抵抗コンタクトプラグ６上に形成するともに、図１８（ｂ）に示すように、第３電極４１を容量コンタクトプラグ７上に形成する。具体的には、第２層間絶縁膜１２の全面に、例えばタングステン膜をスパッタリング法で形成し、次に、タングステン膜をフォトリソグラフィ技術によりパターニングして、第１電極のダミー電極３２１Ａと、第３電極４１とを同時に形成する。次に、第２層間絶縁膜１２、第１電極のダミー電極３２１Ａ及び第３電極４１を覆うように第３層間絶縁膜１３を積層し、第３層間絶縁膜１３をＣＭＰ処理して平坦化し、第１電極のダミー電極３２１Ａ及び第３電極４１の上面を露出させる。
【００９０】
次に、図１９（ａ）に示すように、第１電極のダミー電極３２１Ａの一部をエッチング等の手段で除去する。具体的には、例えば、図１９（ｂ）に示すように、第３電極４１の形成領域にマスク層Ｍ4を積層して第３電極４１を保護した後に、図１９（ａ）に示すように、ウエットエッチング等の手段によって第１電極のダミー電極３２１Ａを選択的にエッチングして、例えば第１電極のダミー電極３２１Ａが半分程度の厚みになるまでエッチング処理を行う。このようにして、下部電極３２０を形成する。
【００９１】
次に、図２０（ａ）に示すように、下部電極３２０及び第３層間絶縁膜１３を覆うように、例えばタングステンからなる金属膜３２１Ｂを形成する。
次に、図２１（ａ）に示すように、金属膜３２１Ｂに対してＣＭＰ処理を行って、第３層間絶縁膜１３の上面が露出するまで平坦化する。これにより、第３層間絶縁膜１３の上面に、金属膜３２１Ｂの残部が露出した状態になる。このようにして、タングステンからなる第１電極３２１を形成する。その後、図２１（ｂ）に示すように、第３電極４１を保護していたマスク層Ｍ3を除去する。
【００９２】
次に、図２２（ａ）及び図２２（ｂ）に示すように、遷移金属酸化物等からなる化合物層を、第３層間絶縁膜１３、第１電極３２１及び第３電極４１の上に積層する。第１電極３２１上に積層された化合物層が抵抗変化層２２となり、第３電極４１上に積層された化合物層が誘電体層４２となる。このようにして、抵抗変化層２２と誘電体層４２とを同時に形成する。
次に、図２２（ａ）及び図２２（ｂ）に示すように、抵抗変化層２２及び誘電体層４２の上に、例えばタングステン膜をスパッタリング法で形成し、タングステン膜をフォトリソグラフィ技術によりパターニングして、第２電極３２３及び第４電極４３を同時に形成する。
このようにして、抵抗変化型素子RM及び静電容量素子CMを同時に形成する。
【００９３】
最後に、第４層間絶縁膜１４、配線層３１及び第５層間絶縁膜１５を順次積層することにより、図１７に示す半導体記憶装置を製造する。
【００９４】
上記の半導体記憶装置の製造方法は、第１電極のダミー電極３２１Ａを第３電極４１と同一の材料で同時に形成し、この第１電極のダミー電極３２１Ａの一部を取り除いて下部電極３２０とした後に、第１電極３２１を第３電極４１と異なる材料で形成する方法であり、第１電極のダミー電極３２１Ａの形成、その一部の除去、第１電極３２１の形成といった一連の工程を追加するだけで、不揮発性の半導体記憶素子MCN11〜MCNnmと揮発性の半導体記憶素子MCD11〜MCDnmとを同一の半導体基板１上に容易かつ高集積で形成できる。
【００９５】
［半導体記憶装置の応用例］
次に、図２３及び図２４を参照して、上記の半導体記憶装置の応用例について説明する。
図２３は、第１〜第４のいずれかの実施形態の半導体記憶装置を用いたメインメモリシステムのメモリ空間の設定と、プロセッサとのデータ転送の様子を示す図である。同一チップ上に本発明のプロセスを用いて形成された揮発性の半導体記憶素子（DRAMメモリセルアレイ）の領域をプロセッサのワーク領域として定義・設定する。一方、同一チップ上に本発明のプロセスを用いて形成された不揮発性の半導体記憶素子（不揮発性メモリセルアレイ）の領域を、プログラムコード、テーブルデータなど、頻繁に書き換えることはしないが、高速に読み出す必要があり、かつ電源を切ってもデータを保持したい領域として定義・設定する。このように設定すると、一つのメモリチップだけで、システムとして必要なメモリの要求を満たすことができる。
【００９６】
図２４は、図２３に示したシステムの例として、携帯電話機のシステム構成図を示す。本携帯電話機は不揮発性メモリセル領域にプログラムコード、テーブルデータ、各種パラメータ等を格納し、DRAMメモリセル領域をワーク領域として使う半導体記憶装置とメディアプロセッサを積層して一つのパッケージに格納したSIP（システム  イン  パッケージ）と、ベースバンドプロセッサで構成される。このような構成をとることでシステム構成がシンプルになり、コスト低減とシステムの小型化が実現できる。
【図面の簡単な説明】
【００９７】
【図１】図１は、本発明の第１の実施形態である半導体記憶装置の回路構成を示す回路図である。
【図２】図２は、本発明の第１の実施形態である半導体記憶装置の要部を示す部分断面図である。
【図３】図３は、図２に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極のダミー電極及び第３電極の形成工程を示す部分断面図である。
【図４】図４は、図２に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極のダミー電極を削除する工程を示す部分断面図である。
【図５】図５は、図２に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極の形成工程を示す部分断面図である。
【図６】図６は、図２に示す半導体記憶装置の製造方法を説明する工程図であって、誘電体層及び抵抗変化層と、第２、第４電極の形成工程を示す部分断面図である。
【図７】図７は、本発明の第２の実施形態である半導体記憶装置の要部を示す部分断面図である。
【図８】図８は、図７に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極及び第３電極と、誘電体層及び抵抗変化層の形成工程を示す部分断面図である。
【図９】図９は、図７に示す半導体記憶装置の製造方法を説明する工程図であって、第２電極のダミー電極及び第４電極の形成工程を示す部分断面図である。
【図１０】図１０は、図７に示す半導体記憶装置の製造方法を説明する工程図であって、第２電極のダミー電極を削除する工程を示す部分断面図である。
【図１１】図１１は、図７に示す半導体記憶装置の製造方法を説明する工程図であって、第２電極の形成工程を示す部分断面図である。
【図１２】図１２は、本発明の第３の実施形態である半導体記憶装置の要部を示す部分断面図である。
【図１３】図１３は、図１２に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極及び第３電極と、誘電体層及び抵抗変化層の形成工程を示す部分断面図である。
【図１４】図１４は、図１２に示す半導体記憶装置の製造方法を説明する工程図であって、第２電極及び第４電極のダミー電極の形成工程を示す部分断面図である。
【図１５】図１５は、図１２に示す半導体記憶装置の製造方法を説明する工程図であって、第４電極のダミー電極を削除する工程を示す部分断面図である。
【図１６】図１６は、図１２に示す半導体記憶装置の製造方法を説明する工程図であって、第４電極の形成工程を示す部分断面図である。
【図１７】図１７は、本発明の第４の実施形態である半導体記憶装置の要部を示す部分断面図である。
【図１８】図１８は、図１７に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極のダミー電極及び第３電極の形成工程を示す部分断面図である。
【図１９】図１９は、図１７に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極のダミー電極の一部を除去する工程を示す部分断面図である。
【図２０】図２０は、図１７に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極のダミー電極上に第１電極を形成する工程を示す部分断面図である。
【図２１】図２１は、図１７に示す半導体記憶装置の製造方法を説明する工程図であって、第１電極を平坦化する工程を示す部分断面図である。
【図２２】図２２は、図１７に示す半導体記憶装置の製造方法を説明する工程図であって、誘電体層及び抵抗変化層と、第２、第４電極の形成工程を示す部分断面図である。
【図２３】図２３は、本発明の半導体記憶装置における揮発性の記憶素子による揮発性モードの書き込みを行った領域と、不揮発性の記憶素子による不揮発性モードの書き込みを行った領域のアドレス空間を説明する概念図である。
【図２４】図２４は、本発明の半導体記憶装置を用いた携帯電話のシステム構成を示すブロック図である。
【図２５】図２５は、従来の半導体記憶装置の一例の要部を示す断面模式図である。
【図２６】図２６は、従来の半導体記憶装置の別の例の要部を示す断面模式図である。
【符号の説明】
【００９８】
１…半導体基板、２１、１２１、２２１、３２１…第１電極、２１Ａ、３２１Ａ…第１電極のダミー電極、２２…抵抗変化層、２３、１２３、２２３、３２３…第２電極、４１…第３電極、４２…誘電体層、４３…第４電極、４３Ａ…第４電極のダミー電極、１２３Ａ…第２電極のダミー電極、３２０…下部電極（残存する第１電極のダミー電極）、CM…静電容量素子、MCD11〜MCDnm…揮発性の半導体記憶素子、MCN11〜MCNnm…不揮発性の半導体記憶素子、QM1選択トランジスタ、QM2別の選択トランジスタ、RM…抵抗変化型素子
【図１】
0005627166.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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