(57)【特許請求の範囲】
【請求項１】
基板上に形成され、電荷を蓄積する積層膜と、前記積層膜上に形成された第一のゲート電極と、前記第一のゲート電極および前記基板にそれぞれ第一、第二の絶縁膜を介して接するように形成された第二のゲート電極と、前記第一のゲート電極と前記第二のゲート電極とを挟み込むように前記基板内に形成された第一および第二の不純物拡散層とを少なくとも含み、前記第二の絶縁膜の前記積層膜と接する部分の一部が、前記第二の絶縁膜の前記積層膜と接しない部分よりも酸化膜換算膜厚が大きく、
前記第二の絶縁膜の前記積層膜と接する部分の前記一部の誘電率が、前記第二の絶縁膜の前記積層膜と接しない部分の誘電率よりも低いことを特徴とする不揮発性記憶装置。
【請求項２】
前記第二の絶縁膜の前記積層膜と接する部分の一部が、前記第二の絶縁膜の前記積層膜と接しない部分よりも物理膜厚が大きいことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記第二の絶縁膜の前記積層膜と接しない部分の一部が、前記第二の絶縁膜の前記積層膜と接する部分よりも高い誘電率の材料からなることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記第二の絶縁膜の前記積層膜と接する部分の一部が酸化シリコンであり、前記第二の絶縁膜の前記積層膜と接しない部分が酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記第二の絶縁膜の前記積層膜と接しない部分の一部が不純物の添加によって、前記第二の絶縁膜の前記積層膜と接する部分よりも誘電率が高いことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項６】
前記第二の絶縁膜が酸化シリコンであり、前記積層膜と接しない部分に窒素が添加されていることを特徴とする請求項５に記載の不揮発性記憶装置。
【請求項７】
前記電荷を蓄積する機能を有する積層膜が、基板側からトンネル絶縁膜と電荷蓄積層からなる二層構造であることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
前記電荷蓄積層は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハフニウムシリケート膜、酸化ハフニウムシリケート膜またはアルミニウムシリケート膜であり、前記トンネル絶縁膜は、酸化シリコン膜または酸窒化シリコン膜であることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項９】
前記電荷蓄積層は、更に前記トンネル絶縁膜上に設けられた電荷蓄積層上に絶縁膜を有し、前記絶縁膜は、酸化シリコン又は酸窒化シリコン膜であることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１０】
半導体基板を準備する工程と、前記半導体基板の一方の主面に順にトンネル絶縁膜材料、電荷蓄積層材料およびゲート電極材料を堆積する工程と、前記ゲート電極材料、前記電荷蓄積層材料、前記トンネル絶縁膜材料の一部を除去して前記半導体基板を露出させる工程と、前記半導体基板の一方の主面側に絶縁膜材料を堆積する工程と、前記半導体基板の一方の主面側にゲート電極材料を堆積した後、エッチバックを施して先に形成したゲート電極の側面にゲート電極材料を残留させる工程と、エッチバックされずに基板上に形成されている絶縁膜材料の誘電率を高める工程と、前記半導体基板の一方の主面側にゲート電極材料を堆積する工程と、エッチングによって各ゲート電極の上部を露出させる工程と、所定のゲート電極材料、前記絶縁膜材料、前記電荷蓄積層材料、前記トンネル絶縁膜材料を除去し、前記半導体基板を露出させる工程と、前記半導体基板内に拡散層を形成する工程とを含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項１１】
半導体基板を準備する工程と、前記半導体基板の一方の主面に順にトンネル絶縁膜材料、電荷蓄積層材料およびゲート電極材料を堆積する工程と、所定のゲート電極材料、前記電荷蓄積層材料、前記トンネル絶縁膜材料を除去する工程と、エッチングを連続して行い前記半導体基板材料の一方の主面側を一部除去して前記半導体基板を凸型にする工程と、前記半導体基板の一方の主面側に絶縁膜材料を堆積した後、エッチバックしてゲート電極と凸型の基板の側面に絶縁膜材料を残留させる工程と、前記半導体基板の一方の主面側に絶縁膜材料とゲート電極材料とを堆積した後、エッチングバックして先に形成したゲート電極の側面にゲート電極材料を残留させる工程と、所定のゲート電極材料、前記電荷蓄積層材料、および前記トンネル絶縁膜材料を除去し、前記半導体基板を露出させる工程と、前記半導体基板内に拡散層を形成する工程とを含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項１２】
凸形状の基板の前記凸形状上に形成され、電荷を蓄積する積層膜と、前記積層膜上に形成された第一のゲート電極と、前記第一のゲート電極および前記基板にそれぞれ第一、第二の絶縁膜を介して接するように形成された第二のゲート電極と、前記第一のゲート電極と前記第二のゲート電極とを挟み込むように前記基板内に形成された第一および第二の不純物拡散層とを少なくとも含み、
前記第二の絶縁膜の前記積層膜と接する部分の一部が、前記第二の絶縁膜の前記積層膜と接しない部分よりも酸化膜換算膜厚が大きく、前記第二の絶縁膜の前記積層膜と接する部分の前記一部の誘電率が、前記第二の絶縁膜の前記積層膜と接しない部分の誘電率よりも低く、
前記第二の絶縁膜と前記基板との境界面は、前記積層膜と前記半導体基板との境界面よりも低いことを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、外部電源がオフとなっても、記憶されたデータが消滅しない不揮発性記憶装置の開発が活発に行われている。
ここで、0.13 μm世代までのフラッシュ(Flash)メモリの微細化では、フローティングゲート(Floating Gate：FG）型を用いたセル面積縮小や絶縁膜の薄膜化が主流であった。【０００３】
ところが、90 nm世代以降では、データの保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷蓄積層として絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。【０００４】
以下、これまでに提案されているトラップメモリの構造ならびに動作方法の概略を、図を参照して説明する。
図１(a)〜(d)は、本発明に関連する不揮発性記憶装置の説明図である。
図１(a)は最も単純なプレーナー型構造（本発明に関連する構造、以下、「関連構造Ｉ」と表記する。）のトラップメモリを示している。シリコン基板１上に、順に第一の絶縁膜４、電荷蓄積層５、および第二の絶縁膜６からなる積層膜７と、積層膜７上にさらにメモリゲート電極８とが設けられている。また、シリコン基板１内のメモリゲート電極８を挟んだ両側には、メモリゲート電極８と一部オーバーラップするようにしてソース領域２およびドレイン領域３が形成されている。【０００５】
データの書き込みは、メモリゲート電極８とドレイン３とに正の電圧を印加し、図１(b)に示すように反転チャネル領域９との境界に発生する強い横方向電界によって高エネルギー状態になったチャネルホットエレクトロンが積層膜７中の電荷蓄積層５内に注入されることを利用している。【０００６】
一方、データの消去は、メモリゲート電極８に負の電圧を印加してファウラー・ノルドハイム（FN）型トンネル現象を利用して、電荷蓄積層５に捕獲された電子を引き抜くか、もしくは、メモリゲート電極８への負電圧に加えてドレイン３に正の電圧を印加して、バンド間トンネルホットホールを発生させ、電荷蓄積層５に注入することで、電荷蓄積層５に捕獲された電子と中和する。電荷蓄積層５に蓄えられた電荷量の変化は、メモリゲート電極８の閾値を変化させるため、閾値の変化で電荷蓄積量に関する情報(データ)を読み出す。【０００７】
図１(a)に示した関連構造Ｉの問題は、書き込み効率を向上させにくい点にある。メモリゲート電極８に高電界を印加し、電荷蓄積層５を横切るゲートからシリコン基板１までの垂直電界を強めてチャネルホットエレクトロンが電荷蓄積層５中に注入されやすくすると、かえってチャネル方向の抵抗の低下によりソースからドレインに流れるチャネル電流が増加してしまうからである。
このため、書き込み効率（単位時間あたりに電荷蓄積層中にチャネルホットエレクトロンを注入される量を、ソースからドレインに流れるチャネル電流で割った値）は、ゲート電圧を強めても大きく増加しないばかりか、減少することさえある。【０００８】
関連構造Ｉの問題点を解決するために、スプリットゲート型構造（以下、「関連構造II」と表記する。）のトラップメモリが提案されている。
図１(c)に示すように、シリコン基板１上に、順に第一の絶縁膜４、電荷蓄積層５、第二の絶縁膜６からなる積層膜７、およびメモリゲート電極８が設けられ、メモリゲート電極８の片側とシリコン基板１の一方の主面（図では上面）との両方に接するようにワードゲート電極１３が絶縁膜１０、１１を介して設けられている。また、ゲート電極８、１３を挟んだ両側のシリコン基板１内には、ソース領域２およびドレイン領域３がそれぞれのゲート電極８、１３に一部オーバーラップするように形成されている。【０００９】
データの書き込みは、単純プレーナー構造（関連構造Ｉ）の場合と同様に、反転チャネル領域との境界に発生する強い横方向電界を利用する。
ただし、電荷蓄積層５上のメモリゲート８に対して強い垂直電界をかけて電子を注入しやすくする一方で、ワードゲート１３に対して印加する電圧を低く抑えてワードゲート１３下を高抵抗化させ、チャネル電流が流れすぎないようにする必要がある（図１(d)）。【００１０】
ソースからドレインに流れる電流を抑制しつつ、電荷蓄積層５を横切る垂直電界を強く出来るため、関連構造Ｉよりも一桁以上も高効率で電荷蓄積層５に電子を注入することが出来る。
このため、書き込み効率に優れたスプリットゲート構造は、周辺回路の小面積化によるチップコストの低減効果の大きいメモリ内蔵のロジックLSIにおいて、特に重要な構造になっている。【００１１】
スプリットゲート型構造（関連構造II）のトラップメモリにおいて、書き込み効率をさらに向上させる方法として、図２(a)に示すように、ワードゲート１３下のメモリゲート８と接する部分のドーパント濃度を高くして、ワードゲート８下のチャネル内でもさらに低チャネル抵抗領域α（低閾値領域α）と高チャネル抵抗領域β（高閾値領域β）とを作る方法がある。この構造を関連構造II’とする。
図２(a)、(b)は、本発明に関連する不揮発性記憶装置の動作説明図である。
書き込みのチャネル電流を同じにしても、領域αが低抵抗化している分（図２(b)）、ソースからドレインにかけての電圧降下が高チャネル抵抗領域βのメモリゲート８近傍に集中し、チャネルエレクトロンが加速されやすく（ホットになりやすく）なっている。
このため、関連構造II’は、関連構造IIよりもさらに書き込み効率が向上している。【００１２】
一方、スプリットゲート型構造（関連構造II）において上述した部分ドーピング（関連構造II’）は、書き込み効率を向上させるメリットがある反面、実際にメモリセルをアレイ状に並べて書き込み動作を施した場合、隣接セルへのディスターブ耐性は改良前の関連構造IIよりも劣化することが分かってきた。【００１３】
そこで、まずディスターブについて図３、４を用いて説明してから、関連構造II’の問題点について述べる。
メモリセルはチップ内に効率的に配置するためにアレイ状（例えば１６×１６セル）になっている。
図３(a)〜(c)は、本発明に関連する不揮発性記憶装置の説明図である。
図４(a)、(b)は、本発明に関連する不揮発性記憶装置の特性説明図である。図４(a)は各セルの時間と電圧変化との関係を示し、(b)は、各セルの閾値と電圧変化との関係を示している。
このため、書き込みセル(図３(a))に電圧を印加する時に、図３(b) に示すように共通配線を通して隣接したセル（非選択セル）の各電極にも電圧が印加されてしまう。外部電圧によるストレスよって、非選択セルの電荷蓄積層中にも基板内の電子が注入されてしまうため、特に非選択セルが消去状態にある場合は消去レベル（閾値）が上昇して、メモリウェインドウが狭窄してしまう（これをディスターブ問題と呼ぶ）。【００１４】
非選択セルに印加される電圧配置は、図３(b)中のAからCの３つに分類できる。各電圧配置でストレスが印加される時間（ディスターブ時間T_disturb）は、例えば、１６×１６のアレイ内のほぼすべてのセルに書き込み動作を施すことを想定した場合、AおよびBで（書き込み時間）×１５となり、Cで（書き込み時間）×１５×１５となる。【００１５】
Aの電圧配置では、ソース・ドレイン間の電圧差(V3−V2*)が小さく、かつ、ワードゲート(V13)とメモリゲート(V8)とに反転層が形成する閾値以上の電圧)印加されているため、チャネル内での急峻な電界降下はなく、ホットエレクトロンはほとんど発生しない。このため、Aの電圧配置におけるディスターブ時間内の閾値変動量は無視できるほど小さい。【００１６】
一方、BおよびCの電圧配置では、ワードゲートに印加した負電圧（これをインヒビット電圧−Vinhと呼ぶ）によって、チャネル電流が流れない反面、メモリゲート近傍のワードゲート下の基板内に高い電界降下が存在する。このため、図３(c)に示すようにパンチスルー電流やバンド間(バレンスバンド−コンダクションバンド間)トンネル電流などのサブスレッショルド電流によってホットエレクトロンが発生し、電荷蓄積層５内に電子が流入してしまう。メモリセルの微細化が進むにつれて、サブスレッショルド電流はますます増大しており、BおよびCの電圧ストレスではディスターブ時間内での閾値変動が無視出来ないほど大きくなっている(図４(a))。【００１７】
ディスターブについてBおよびCを中心にさらに詳しく述べる。
Bの電圧配置のセルの閾値を変動させる主要因は、基板内部を流れるパンチスルー電流にある。このため、図４(b)に示すようにワードゲートに印加するインヒビット負電圧を小さくすると、Aの電圧配置のセルの閾値変動量は増加する。【００１８】
一方、Cの電圧配置では、Bよりもソース電極に正の電圧(V2*)が印加されているためパンチスルー電流は小さくなっているが、かわりディスターブ時間(T_disturb)が長いために、メモリゲート近傍のワードゲート下の基板内のバンド間トンネルによって発生したホットエレクトロンがそのまま電荷蓄積層５中に流入してしまう現象が無視出来なくなる。【００１９】
従って、図４(b)に示すように、ワードゲートに印加するインヒビット負電圧が大きくなると、Cの電圧配置によるセルの閾値変動量は増加する。BとCの閾値変動量のインヒビット電圧依存性は、増減が逆になっているため、書き込みにおけるインヒビット電圧は、BおよびCの電圧配置による閾値変動量の足し合わせが最小になるように設定する。この最小値を、ディスターブ耐性の指標とし、小さい値ほどディスターブ耐性が高いといえる。【００２０】
図５に、ワードゲート内の積層膜と接する領域βのチャネルドープ濃度を大きくして書き込み効率を向上させた関連構造II’のディスターブ耐性を関連構造IIと比較して示す。
同図において、横軸は閾値−Vinhを示し、左右縦軸は各セルの電圧変化を示す。
関連構造II’のAのストレス電圧配置による閾値変動量はソース領域近傍や基板内の深い位置でのドープ量は変わらないためにパンチスルー電流の低減は限定的で、変化したとしても小さい。【００２１】
一方、領域βへのチャネルドープの影響を受けてワードゲート下のメモリゲート近傍の基板内電界強度は強まるため、ワードゲート下のメモリゲート近傍で発生するバンド間トンネル電流が大きく増加する。このため、Cのストレス電圧配置による閾値変動量は大きく増大する。
図５に示すように、関連構造II’のセル配置Bとセル配置Cとのディスターブ変動量の合計の最小値は、関連構造IIよりも増加している（すなわち、ディスターブ耐性が劣化している）。【００２２】
ここで、不揮発性記憶装置の一例が特許文献１〜３に記載されている。
特許文献１の不揮発性半導体記憶装置は、一導電型のシリコン基板上に形成されたフローティングゲートと、このフローティングゲートを被覆する絶縁膜と、この絶縁膜を介してフローティングゲート上に重なる領域を持つように形成されるコントロールゲートと、フローティングゲートおよびコントロールゲートに隣接するシリコン基板の表面に形成される逆導電型の拡散領域と、層間絶縁膜を介して拡散領域に接続された金属配線とを備えた不揮発性半導体記憶装置において、一方の拡散領域表面にはシリサイド膜を介して金属配線が形成され、他方の拡散領域表面にはシリサイド膜を介することなしに金属配線が形成されているものである。【００２３】
この不揮発性記憶装置によれば、シリサイド化しない部分にＬＰＴＥＯＳ膜から成るシリサイド化防御膜を形成した状態で、チタン膜を形成し熱処理を加えて、シリサイド化することで、下地Ｓｉ（ソース領域）とチタン膜との反応を抑止できるとしている。【００２４】
特許文献２のスプリットゲート型不揮発性半導体記憶装置は、側面と上部とで形成された鋭角部を有するフローティングゲートと、鋭角部に対向するように設けられたコントロールゲートと、フローティングゲートの上部に設けられた絶縁領域とを基板上に備えるスプリットゲート型不揮発性半導体記憶装置であって、絶縁領域の側面のうちコントロールゲート側に相当する側面は、基板の法線方向を基準として、コントロールゲートと離れる方向に傾斜するものである。【００２５】
このスプリットゲート型不揮発性半導体記憶装置によれば、データ消去を、フローティングゲートからコントロールゲートに電子を引き抜くことによって行なうスプリットゲート型不揮発性メモリにおいて、そのデータ消去の動作を適切に、かつ安定的に行なうことができる不揮発性メモリを構成することが可能であるとしている。【００２６】
特許文献３の不揮発性半導体記憶装置は、一導電型のシリコン基板上にゲート酸化膜を介して形成されるフローティングゲートとフローティングゲートを被覆するトンネル酸化膜とトンネル酸化膜を介してフローティングゲートの一端部上に重なるように形成されるコントロールゲートとフローティングゲートおよびコントロールゲートに隣接する半導体基板の表面に形成される逆導電型のソース・ドレイン領域とを備えた不揮発性半導体記憶装置において、トンネル酸化膜のフローティングゲートの下部近傍を被覆する部分にのみ側壁絶縁膜が形成されているものである。【００２７】
この不揮発性半導体記憶装置によれば、シリコン基板上の前記フローティングゲートを被覆するトンネル酸化膜の前記フローティングゲートの下部近傍を被覆する部分に側壁絶縁膜を形成した上からフローティングゲートの一端部上に重なるようにコントロールゲートを形成しているため、リバーストンネリングの起こり易いフローティングゲートの下部角部においてもコントロールゲートの角部がフローティングゲート側に先鋭に入り込むことがなく、ワード線を構成するコントロールゲートとフローティングゲートとの間の間隔が狭くなることもなく、リバーストンネリング不良の発生を抑制することができるとしている。
【特許文献１】特開２０００−２２８５１０号公報
【特許文献２】特開２００７−２５８５７２号公報
【特許文献３】特開平１１−２８４０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、上述した特許文献１〜３に記載の技術では、書き込み効率やディスターブ耐性について改善する余地がみられる。
そこで、本発明は、以上のような従来構造における問題点を鑑みて考案されたものである。
すなわち、本発明の目的は、スプリットゲート構造のトラップメモリにおいて、書き込み効率を向上させるとともに、ディスターブ耐性も向上させることが出来る不揮発性記憶装置の構造とその製造方法を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の装置は、基板上に形成され、電荷を蓄積する積層膜と、積層膜上に形成された第一のゲート電極と、第一のゲート電極および基板にそれぞれ第一、第二の絶縁膜を介して接するように形成された第二のゲート電極と、第一のゲート電極と第二のゲート電極とを挟み込むように基板内に形成された第一および第二の不純物拡散層とを少なくとも含み、第二の絶縁膜の積層膜と接する部分の一部が、第二の絶縁膜の積層膜と接しない部分よりも酸化膜換算膜厚が大きいことを特徴とする。
ここで、酸化膜換算膜厚とは、ある絶縁膜がシリコン酸化膜と同等の静電容量を得るのに要する膜厚をいう。【００３０】
本発明の第１の方法は、半導体基板を準備する工程と、半導体基板の一方の主面に順にトンネル絶縁膜材料、電荷蓄積層材料およびゲート電極材料を堆積する工程と、ゲート電極材料、電荷蓄積層材料、トンネル絶縁膜材料の一部を除去して半導体基板を露出させる工程と、半導体基板の一方の主面側に絶縁膜材料を堆積する工程と、半導体基板の一方の主面側にゲート電極材料を堆積した後、エッチバックを施して先に形成したゲート電極の側面にゲート電極材料を残留させる工程と、エッチバックされずに基板上に形成されている絶縁膜材料の誘電率を高める工程と、半導体基板の一方の主面側にゲート電極材料を堆積する工程と、エッチングによって各ゲート電極の上部を露出させる工程と、所定のゲート電極材料、絶縁膜材料、電荷蓄積層材料、トンネル絶縁膜材料を除去し、半導体基板を露出させる工程と、半導体基板内に拡散層を形成する工程とを含むことを特徴とする。【００３１】
本発明の第２の方法は、半導体基板を準備する工程と、半導体基板の一方の主面に絶縁膜材料とゲート電極材料とを堆積する工程と、絶縁膜材料とゲート電極材料の一部を除去して半導体基板を露出させる工程と、酸化によってゲート電極と半導体基板とに挟まれた絶縁膜の一部の領域にバーズビークを導入する工程と、半導体基板の一方の主面側に順にトンネル絶縁膜材料、電荷蓄積層材料、およびゲート電極材料を堆積させる工程と、エッチングによって各ゲート電極の上部を露出させる工程と、所定のゲート材料、絶縁膜材料、電荷蓄積層材料、およびトンネル絶縁膜材料を除去し、半導体基板を露出させる工程と、半導体基板内に拡散層を形成する工程とを含むことを特徴とする。【００３２】
本発明の第３の方法は、半導体基板を準備する工程と、半導体基板の一方の主面に順にトンネル絶縁膜材料、電荷蓄積層材料およびゲート電極材料を堆積する工程と、所定のゲート電極材料、電荷蓄積層材料、トンネル絶縁膜材料を除去する工程と、エッチングを連続して行い半導体基板材料の一方の主面側を一部除去して半導体基板を凸型にする工程と、半導体基板の一方の主面側に絶縁膜材料を堆積した後、エッチバックしてゲート電極と凸型の基板の側面に絶縁膜材料を残留させる工程と、半導体基板の一方の主面側に絶縁膜材料とゲート電極材料とを堆積した後、エッチングバックして先に形成したゲート電極の側面にゲート電極材料を残留させる工程と、所定のゲート電極材料、電荷蓄積層材料、およびトンネル絶縁膜材料を除去し、半導体基板を露出させる工程と、半導体基板内に拡散層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００３３】
本発明によれば、ゲート電極下の絶縁膜の酸化膜換算膜厚が、ゲート電極下に同じく存在する絶縁膜の酸化膜換算膜厚よりも大きいため、絶縁膜下の領域の閾値が、絶縁膜下の領域の閾値よりも大きくなることにより、書き込み効率の向上とディスターブ耐性の向上とを図ることが出来る。
【発明を実施するための最良の形態】
【００３４】
以下実施例につき本発明を詳細に説明する。
（特徴）
本発明に係る不揮発性記憶装置は、半導体基板上に形成された電荷を蓄積する機能を有する積層膜と、積層膜上に形成された第一のゲート電極と、第一のゲート電極と半導体基板にそれぞれ第一、第二の絶縁膜を介して接するように形成された第二のゲート電極と、第一のゲート電極と第二のゲート電極を挟み込むように半導体基板内に形成された第一および第二の拡散層を少なくとも含み、第二の絶縁膜の積層膜と接する一部が、接しない部分よりも酸化膜換算膜厚が大きいことを特徴とする。【００３５】
換言すると、本不揮発性記憶装置は、基板と、基板内の一方の主面の近傍に対向するように形成された第一および第二の不純物拡散層と、基板上に第一の不純物拡散層から第二の不純物拡散層に向かうように形成された絶縁膜と、基板上に第二の不純物拡散層から第一の不純物拡散層に向かうように形成され、電荷を蓄積する積層膜と、基板上に絶縁膜と積層膜との間に形成された他の絶縁膜と、積層膜上に形成された第一のゲート電極と、第一のゲート電極の側壁に形成されたさらに他の絶縁膜と、絶縁膜及び他の絶縁膜上に形成され、側壁がさらに他の絶縁膜と接触するように形成された第二のゲート電極とを少なくとも含み、他の絶縁膜の積層膜と接する部分の一部が、他の絶縁膜の積層膜と接しない部分よりも酸化膜換算膜厚が大きいことを特徴とする。【００３６】
（構造）
図６に、本発明に係る不揮発性記憶装置の一実施の形態の上面図を示す。
図６に示すように、本発明に係る不揮発性記憶装置としてのトラップ型メモリは、半導体基板１の複数の所定の領域にライン状の素子分離領域１５が配置されて、活性領域（第１不純物拡散領域、第２不純物拡散領域、チャネル領域など）を絶縁分離している。なお、半導体基板としては、Ｎ型半導体（Ｎウェル）であっても、Ｐ型半導体（Ｐウェル）であっても良い。【００３７】
半導体基板１上には、所定方向１６に延在するように複数本のライン状電極が設けられている。
なお、一本のライン状電極は、さらに絶縁膜１０を介して互いに側面で接する電極８と電極１３との二つの電極から構成されている。ライン上状電極８と半導体基板１との間には、半導体基板１側から絶縁膜（トンネル絶縁膜）４、電荷蓄積層５、および絶縁膜６から成る積層膜７が設けられている。また、ライン状電極１３と半導体基板１との間には、絶縁膜１１と絶縁膜１２とが所定方向１６に対してお互いに隣接するように設けられている。なお、積層膜７と接しているほうが、絶縁膜１２である。【００３８】
ゲート電極の材料としては、所望の導電率および仕事関数を持つ導電体を用いることができ、例えば、不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。【００３９】
また、ゲート電極の構造は、単結晶膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。【００４０】
ゲート電極８とゲート電極１３とで構成されている各ライン状電極が延在する方向１６と直交する方向１７に挟んだ半導体基板１内の両側には、一対のソース・ドレイン領域（第１不純物拡散領域、第２不純物拡散領域）２，３が互いに対向するように設けられている。このソース・ドレイン領域２，３内にはＮ型不純物又はＰ型不純物の何れの不純物が注入されていても良く、本発明の装置を構成する半導体基板の部分がＮウェルか、Ｐウェルかによって適宜、選択する。【００４１】
各ライン状電極を挟むように設けられたソース・ドレイン領域はそれぞれ、ライン状電極の延在方向１６と直交する方向１７に一直線上に配置されており、このようなソース・ドレイン領域が配置される直線は複数本、互いに平行となるように設けられている。各ライン上電極の両側に設けられたソース・ドレイン領域には電圧を印加できるようにソース・ドレインコンタクト１４が配置されており、このコンタクト１４は配線層と電気的に接続されている。【００４２】
図７(a)は、図６に示す本発明に係る不揮発性記憶装置の一実施の形態のIａ−Iａ線断面図であり、図７(b)は、図６のIｂ−Iｂ線断面図である。
図７(a)、(b)に示されているように、素子分離領域１５を備えた半導体基板１上には、絶縁膜４、電荷蓄積層５、および絶縁膜６からなる積層膜７と、積層膜７の片側に接するように絶縁膜１２と、さらに積層膜７と接していない側の絶縁膜１２の側面に接するように積層膜１１とが形成されている。
積層膜７上にはゲート電極８が形成され、絶縁膜１１および絶縁膜１２の上にはゲート電極１３が形成されている。ゲート電極８とゲート電極１３との間には絶縁膜１０が形成されており、ゲート電極８とゲート電極１３とはお互いに電気的に分離されている。また、ソース領域２とドレイン領域３とは、ゲート電極１３およびゲート電極８に対してそれぞれ、その一部がオーバーラップするように半導体基板１内に形成されている。
本発明に係る不揮発性記憶装置では、ゲート電極１３下の絶縁膜１２の酸化膜換算膜厚が、ゲート電極１３下に同じく存在する絶縁膜１１の酸化膜換算膜厚よりも大きいことに特徴がある。【００４３】
（動作方法）
本発明に係る不揮発性記憶装置では、データの書き込み時にゲート電極８、１３およびドレイン領域３に正の電圧を印加することでホットエレクトロンを生成し、ゲート電極８下の電荷蓄積層内に注入する。また、データの読み出し時にはソース領域２とゲート電極８、１３とに正の電圧を印加し、ソース電流値をモニターする。
電荷蓄積層内に電子が蓄積している場合、電荷蓄積層のフラットバンドが正方向にシフトして、電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、電流が流れやすい状態を２値化することによって、情報を記憶することが可能となる。【００４４】
なお、記憶させた情報を消去するには、ゲート電極８に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、ゲート電極８に負電圧を印加し、ドレイン領域３に正電圧を印加し、基板１中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。【００４５】
（効果）
この不揮発性記憶装置は、ゲート電極１３下の絶縁膜１２の酸化膜換算膜厚が、ゲート電極１３下に同じく存在する絶縁膜１１の酸化膜換算膜厚よりも大きいために、絶縁膜１２下の領域βの閾値が、絶縁膜１２下の領域αの閾値よりも大きくなっている。このため、書き込み電流（チャネル電流）が同じであっても、ゲート電極１３下の絶縁膜の酸化膜換算膜厚が面内で一定である関連構造IIよりも、ソースからドレインへの電圧降下が、低チャネル抵抗のα領域では起こりにくくなった。その分だけ、電荷蓄積層５に近い高抵抗なβ領域により集中するため、チャネル中の電子が加速されやすく（ホットになりやすく）、電荷蓄積層への電子注入効率が向上している。すなわち、書き込み効率（単位時間あたりに電荷蓄積層中にチャネルホットエレクトロンを注入される量を、ソースからドレインに流れるチャネル電流で割った値）が向上している。【００４６】
また、メモリゲートと接する絶縁膜１２の酸化膜換算膜厚が大きいため、メモリゲート近傍のゲート電極１３から基板１に印加される電界は低減されており、ワードゲート下のメモリゲート近傍（β領域）で発生するバンド間トンネル電流を抑制することが出来る。
このため、図８に示すように、図３(c)に示した書き込み動作の際の非選択セルCのディスターブ時間内の閾値変動量は、ゲート電極１３下の絶縁膜の酸化膜換算膜厚が面内で一定（＝絶縁膜１１と絶縁膜１２との平均値）である関連構造IIよりも、低減させることが出来る。
図８は、本発明に係る不揮発性記憶装置を説明するための説明図である。
同図において、横軸は閾値電圧−Ｖinhを示し、左右両縦軸は各セルにおける電圧変化を示す。【００４７】
また、ソース領域と接する絶縁膜１１の酸化膜換算膜厚が小さいため、ソース領域近傍のゲート電極１３から基板１に印加される電界は強まっており、ソース領域近傍でソース側の空乏層とドレイン側の空乏層とが連結することで発生するパンチスルー電流を効率的に抑制することが出来る。このため、図８に示すように、図３(c)に示した書き込み動作の際の非選択セルBのディスターブ時間内の閾値変動量は、ゲート電極１３下の絶縁膜の酸化膜換算膜厚が面内で一定（＝絶縁膜１１と絶縁膜１２との平均値）である関連構造IIよりも、低減することが出来る。【００４８】
図８に示すように、ゲート電極１３下の絶縁膜の酸化膜換算膜厚が面内で一定である関連構造IIに比べると、セル配置Bとセル配置Cとのディスターブ変動量は、両方とも低減出来ており、セル配置Bとセル配置Cとのディスターブ変動量の合計の最小値を効率的に低減出来ている（ディスターブ耐性を向上させることが出来ている）。【００４９】
本発明に係る不揮発性記憶装置の、電荷を蓄積する機能を有する積層膜は、ゲート電極側から電荷蓄積層、トンネル絶縁膜の少なくとも２層を有していれば良い。
積層膜としては例えば、電荷蓄積層、およびトンネル絶縁膜の２層構成のもの、絶縁膜B、電荷蓄積層、およびトンネル絶縁膜の３層構成のものを挙げることができる。この場合、電荷蓄積層としては、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハフニウムシリケート膜、酸化ハフニウムシリケート膜又はアルミニウムシリケート膜を用いることが好ましい。【００５０】
また、トンネル絶縁膜は、酸化シリコン膜又は酸窒化シリコン膜であることが好ましい。これらの電荷蓄積層およびトンネル絶縁膜を使用することによって、高い電荷保存性を発現することができる。また、絶縁膜Ｂを使用する場合には、上記と同様の理由からトンネル絶縁膜と同じ材料を使用することができる。【００５１】
電荷保持の観点からトンネル絶縁膜の厚さは、電子が透過する際のトンネル機構が、ダイレクトトンネル機構になることのない25 nm以上が好ましく、35 nm以上がより好ましく、45 nm以上が更に好ましい。【００５２】
また、絶縁膜Ｂの厚さも電子が透過する際のトンネル機構がダイレクトトンネル機構になることのない25 nm以上が好ましいが、35 nm以上がより好ましく、45 nm以上が更に好ましい。【００５３】
また、電荷蓄積層内に注入された電子が電荷蓄積層内で容易に移動しないようにするため、電荷蓄積層用の材料として用いる誘電体（絶縁体）の室温における導電率は10−６ (S/m)以下が好ましく、10−８(S/m)以下がより好ましく、10−１０(S/m)以下が更に好ましい。【００５４】
書き込みの際のチャネルホットエレクトロンの加速を電荷蓄積層近傍に集中的に発生させるために、電荷を蓄積する機能を有する積層膜と接するワードゲート電極１３下の絶縁膜の酸化膜換算膜厚と接しない側の酸化膜換算膜厚との比は、前者が大きいほうが望ましく、６対４が好ましく、７対３が好ましく、８対２が更に好ましい。【００５５】
また、酸化膜換算膜厚が大きい領域および小さい領域のチャネル方向に占有する長さの比は、書き込みの際のチャネルホットエレクトロンの加速を電荷蓄積層近傍に集中的に発生させるために、後者が大きいほうがよく、３対７が好ましく、２対８が好ましく、１対９が更に好ましい。【００５６】
一方、酸化膜換算膜厚が大きい領域のチャネル幅（蓄積層の端から、酸化膜換算膜厚が小さい領域の境界までの距離）は、書き込みの際のチャネルエレクトロンが横方向電界によって加速されて、ホットになるために必要な距離よりも長いことが望ましく、5 nm以上が好ましいが、10 nm以上がより好ましく、15 nm以上が更に好ましい。【００５７】
また、ソース領域およびドレイン領域は基板に対して同じ高さにある必要はなく、チャネルも基板内の同一平面上に形成されている必要もない。従って、絶縁膜１１と基板１との境界面が、積層膜７と基板１との境界面よりも低く、絶縁膜１２がL字形状となっておのおのの端で絶縁膜１１と積層膜７とに接するように設けられていてもよい。【００５８】
本発明の不揮発性記憶装置の製造方法は、以下の工程を有する。
（１）半導体基板を準備する工程と、
（２）半導体基板の一方の主面に順にトンネル絶縁膜材料、電荷蓄積層材料およびゲート電極材料を堆積する工程と、
（３）ゲート電極材料、電荷蓄積層材料、トンネル絶縁膜材料の一部を除去して半導体基板を露出させる工程と、
（４）半導体基板の一方の主面側に絶縁膜材料を堆積する工程と、
（５）半導体基板の一方の主面側にゲート電極材料を堆積した後、エッチバックを施して先に形成したゲート電極の側面にゲート電極材料を残留させる工程と、
（６）エッチバックされずに半導体基板上に形成されている絶縁膜材料の誘電率を高める工程と、
（７）半導体基板の一方の主面側にゲート電極材料を堆積する工程と、
（８）エッチングによって各ゲート電極の上部を露出させる工程と、
（９）所定のゲート電極材料、絶縁膜材料、電荷蓄積層材料、およびトンネル絶縁膜材料を除去し、半導体基板を露出させる工程と、
（１０）半導体基板内に拡散層を形成する工程。【００５９】
以下、本発明に係る不揮発性記憶装置としてのトラップ型メモリの製造方法の一例を簡単に説明する。
図９(a)〜(h)は、不揮発性記憶装置としてのトラップ型メモリの製造方法を示す工程図である。図９(a)〜(h)には図１０に示したIIa―IIa線に相当する断面で切断されたトラップ型メモリが示されている。【００６０】
図９(a)：まず、P型半導体基板１の表面にＣＶＤ(Chemical Vapor Deposition)法を用いて酸化膜（トンネル絶縁膜材料）４および窒化膜（電荷蓄積層材料）５を順次、堆積させ、さらに、窒化膜５の上部をISSG（In-site Steam Generation）で酸化することにより酸化膜（絶縁膜Ｂ材料）６を形成し、酸化膜４、窒化膜５、および酸化膜６からなる積層膜７を形成する。【００６１】
次に、積層膜７の酸化膜６上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）８を堆積する。そして、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いてゲート電極材料８および積層膜７をエッチングして所定部分の半導体基板１を露出させた後、反射防止膜とレジスト膜とをウェット除去する。【００６２】
図９(ｂ)：次に、ウェハの一方の主面（図では上側の面）にCVD法を用いて酸化膜１２、およびリン添加シリコン膜１３を堆積する。【００６３】
図９(c)：次に、ドライエッチングによるゲート電極材料１３のエッチバックを行い、ゲート電極材料１３がゲート電極材料８の両側壁にのみ残るように形成する。【００６４】
図９(d)：次に、基板１上の酸化膜に窒素を低エネルギーでイオン注入して誘電率を向上させた後、アニールを施して注入によるダメージを回復させる。【００６５】
図９(e)：次に、ウェハの一方の主面（図では上側の面）の全面にリン添加のシリコンを堆積する。【００６６】
図９(f)：次に、CMP(Chemical Mechanical Polishing)処理を施して、ゲート電極材料１３および酸化膜１２の一部を除去し、ゲート電極材料８の上端部を露出させる。【００６７】
図９(g)：次に、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いてゲート電極材料８および積層膜７、ゲート絶縁膜１３および酸化膜１１をエッチングして所定部分の半導体基板１を露出させた後、反射防止膜とレジスト膜をウェット除去する。【００６８】
図９(h)：次に、露出した基板にゲート電極８、１３とセルフアラインで垂直にｎ型不純物をイオン注入し、その後、活性化処理を行なうことで、ソース領域２およびドレイン領域３を形成する。破線で囲まれた領域が示すように、ゲート電極８、１３を挟み込むように半導体基板内１にソース領域２、ドレイン領域３が形成される。【００６９】
以上の様にして、本発明に係る不揮発性記憶装置を形成する事ができる。【００７０】
以下に実施例を挙げて、本発明をより詳細に説明する。これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【実施例１】
【００７１】
（構造）
図１０に、本発明に係る不揮発性記憶装置としてのトラップ型メモリをチャネル方向に沿って切断した断面図の一例を示す。
同図に示すように半導体基板１の一方の主面（図では上側の面）上に絶縁膜４、電荷蓄積層５、絶縁膜６からなる積層膜７が形成され、積層膜７上にはさらにゲート電極８が形成されている。また、絶縁膜１１を介してゲート電極８と半導体基板１の両方に接するようにゲート電極１３が形成されている。半導体基板１内には、ゲート電極１３とゲート電極８との二つの電極を挟むようにソース領域２とドレイン領域３とが形成されている。ゲート電極１３と半導体基板１との間に存在する絶縁膜１１の積層膜７と接する一部の物理膜厚は、接しない部分の物理膜厚よりも厚い。【００７２】
（動作方法）
本実施例では、データの書き込み時にゲート電極８、１３およびドレイン領域３に正の電圧を印加することでホットエレクトロンを生成し、積層膜７の電荷蓄積層５内に注入する。また、データの読み出し時にはソース領域２とゲート電極８、１３とに正の電圧を印加し、ソース電流値をモニターする。電荷蓄積層５内に電子が蓄積している場合、電荷蓄積層５のフラットバンドが正方向にシフトして、電荷蓄積層５内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態とを２値化することによって、情報を記憶することが可能となる。
なお、記憶させた情報を消去するには、ゲート電極８に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層５から電子を除去するか、又は、ゲート電極８に負電圧、ドレイン領域３に正電圧を印加して、半導体基板１中のバンド間トンネルによる生成ホールを電荷蓄積層５に注入し、電荷蓄積層５中に存在する電子を中和させれば良い。【００７３】
（効果）
この不揮発性記憶装置によって、以下に示す効果を奏すことが出来る。
ゲート電極１３下の積層膜７と接する領域βの絶縁膜１１の膜厚は、ゲート電極１３下の積層膜７と接しない領域α上の絶縁膜１１の膜厚よりも大きいために、領域βの閾値が、領域αの閾値よりも大きくなっている。【００７４】
このため、書き込み電流（チャネル電流）が同じであっても、ゲート電極１３下の絶縁膜の膜厚が面内で一定である関連構造IIよりも、ソースからドレインへの電圧降下が、低チャネル抵抗のα領域では起こりにくくなった。その分、電荷蓄積層５に近い高抵抗なβ領域により集中するため、チャネル中の電子が加速されやすく（ホットになりやすく）なり、電荷蓄積層５への電子注入効率が向上している。
すなわち、書き込み効率（単位時間あたりに電荷蓄積層中にチャネルホットエレクトロンを注入される量を、ソースからドレインに流れるチャネル電流で割った値）が向上している。【００７５】
また、メモリゲートと接する絶縁膜１１の膜厚が大きいために、メモリゲート近傍のゲート電極１３から半導体基板１内に付加される電界は低減されており、ワードゲート下のメモリゲート近傍（β領域）で発生するバンド間トンネル電流を抑制することが出来る。
このため、図８に示すように、図３(c)に示した書き込み動作の際の非選択セルCのディスターブ時間内の閾値変動量は、ゲート電極１３下の絶縁膜の膜厚が面内で一定（＝絶縁膜１１の面内平均値）である関連構造IIよりも、低減することが出来る。【００７６】
また、ソース領域と接する絶縁膜１１の膜厚が小さいために、ソース領域近傍のゲート電極１３から半導体基板１内に付加される電界は強まっており、ソース領域近傍でソース側の空乏層とドレイン側の空乏層とが接続することで発生するパンチスルー電流を効率的に抑制することが出来る。
このため、図８に示すように、図３(c)に示した書き込み動作の際の非選択セルBのディスターブ時間内の閾値変動量は、ゲート電極１３下の絶縁膜の膜厚が面内で一定（＝絶縁膜１１の面内平均値）である関連構造IIよりも、低減させることが出来る。【００７７】
図８に示すように、ゲート電極１３下の絶縁膜の酸化膜換算膜厚が面内で一定である関連構造IIに比べると、セル配置Bおよびセル配置Cのディスターブ変動量は、両方とも低減することが出来ており、セル配置Bおよびセル配置Cのディスターブ変動量の合計の最小値を効率的に低減することが出来る（ディスターブ耐性を向上させることが出来ている）。
【実施例２】
【００７８】
以下、図１０に示したトラップ型メモリ（不揮発性記憶装置）の製造方法の実施例を、図を参照して説明する。
図１１(a)〜(h)は、本発明に係る不揮発性記憶装置の製造方法の一実施例を示す工程図である。
図１１(a)：まず、P型半導体基板１の表面にＣＶＤ法を用いて酸化膜（トンネル絶縁膜材料）４および窒化膜（電荷蓄積層材料）５を順次、堆積させ、さらに、窒化膜５の上部をISSG（In-situ Steam Generation）で酸化することにより酸化膜（絶縁膜Ｂ材料）６を形成し、酸化膜４、窒化膜５、および酸化膜６からなる積層膜７を形成する。【００７９】
次に、積層膜７の酸化膜６上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）８を堆積する。そして、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いてゲート電極材料８および積層膜７をエッチングして所定部分の半導体基板１を露出させた後、反射防止膜とレジスト膜をウェット除去する。【００８０】
図１１(ｂ)：次に、ウェハの一方の主面（図では上側の面）の全面にCVD法を用いて酸化膜１１、リン添加シリコン膜１３を堆積する。【００８１】
図１１(c)：次に、ドライエッチングによるゲート電極材料１３のエッチバックを行い、ゲート電極材料１３がゲート電極材料８の両側壁にのみ残るように形成する。【００８２】
図１１(d)：次に、ゲート電極８の側面に形成されたゲート電極１３をマスクとして、ドライエッチングを連続して行なうことで、酸化膜１１の上部を一部除去した後、アニールすることでエッチングによって導入された酸化膜へのダメージを回復させる。【００８３】
図１１(e)：次に、ウェハの一方の主面の全面にリン添加のシリコン膜１３を堆積する。【００８４】
図１１(f)：次に、CMP(Chemical Mechanical Polishing)処理を施して、ゲート電極材料１３と酸化膜１１との一部を除去し、ゲート電極材料８の上端部を露出させる。【００８５】
図１１(g)：次に、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いて所定部分のゲート電極材料８および積層膜７、ゲート電極材料１３および酸化膜１１をエッチングして半導体基板１を露出させた後、反射防止膜とレジスト膜をウェット除去する。【００８６】
図１１(h)：次に、露出した基板にゲート電極８、１３とセルフアラインで垂直にｎ型不純物をイオン注入し、その後、活性化処理を行なうことで、ソース領域２およびドレイン領域３を形成する。破線で囲まれた領域が示すように、ゲート電極８、１３を挟み込むように半導体基板内１にソース領域２、ドレイン領域３が形成される。【００８７】
以上の様にして、図１０に示した不揮発性記憶装置を形成する事ができる。
【実施例３】
【００８８】
なお、図１０に示した本実施例の不揮発性記憶装置は、以下の図１２(a)〜(e)に示す製造方法でも形成することが出来る。
図１２(a)〜(e)は、本発明に係る不揮発性記憶装置の製造方法の他の実施例を示す工程図である。
図１２(a)：まず、P型半導体基板１の表面にＣＶＤ法を用いて酸化膜１１を堆積させ、さらに、酸化膜１１上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１３を堆積する。そして、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いてゲート電極材料１３および酸化膜１１をエッチングして所定部分の半導体基板１を露出させた後、反射防止膜とレジスト膜をウェット除去する。【００８９】
図１２(b)：次に、酸化処理を施すことで、半導体基板１とゲート電極材料１３に挟まれた酸化膜１１の、エッチング後に露出している境界部分にバーズビークを導入し、酸化膜１１を整形するとともに、ドライエッチを施して半導体基板１の上面とゲート電極材料１３の上面に形成された余剰な酸化膜を除去する。【００９０】
図１２(c)、次に、ＣＶＤ法を用いてウェハの一方の主面（図では上側の面）の全面に、酸化膜（トンネル絶縁膜材料）４および窒化膜（電荷蓄積層材料）５を順次、堆積させ、さらに、窒化膜５の上部をISSG（In-situ Steam Generation）で酸化することにより酸化膜（絶縁膜Ｂ材料）６を形成し、酸化膜４、窒化膜５、および酸化膜６からなる積層膜７を形成する。【００９１】
次に、積層膜７の酸化膜６上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）８を堆積する。その後、CMP(Chemical Mechanical Polishing)処理を施して、ゲート電極材料８および積層膜７の一部を除去し、ゲート電極材料１３の上端部を露出させる。【００９２】
図１２(d)：次に、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いて所定部分のゲート電極材料８および積層膜７、ゲート電極材料１３および酸化膜１１をエッチングして半導体基板１を露出させた後、反射防止膜とレジスト膜をウェット除去する。【００９３】
図１２(e)：次に、露出した半導体基板にゲート電極８、１３とセルフアラインで垂直にｎ型不純物をイオン注入し、その後、活性化処理を行なうことで、ソース領域２およびドレイン領域３を形成する。破線で囲まれた領域が示すように、ゲート電極８、１３を挟み込むように半導体基板内１にソース領域２、ドレイン領域３が形成される。【００９４】
以上の様にして、図１０に示した不揮発性記憶装置を形成することも出来る。
図１２(a)〜(e)に示した工程は、図１１(a)〜(h)に示した工程に比べると、ゲート電極材料を２度堆積させる必要がない分、工程数を減らせることが出来るためプロセスコストを低減することが出来る。【００９５】
なお、ソース領域とドレイン領域とは半導体基板１に対して同じ高さにある必要はなく、チャネルも半導体基板１内の同一平面上に形成されている必要もないため、図１３に示すように絶縁膜１１と半導体基板１との境界面が、積層膜７と半導体基板１との境界面よりも低くてもよく、ゲート電極１３と半導体基板１との間に存在する絶縁膜１１の積層膜７と接する部分の酸化膜換算膜厚が、接しない部分よりも大きければ、平面の場合と同様の効果を得ることが出来る。
【実施例４】
【００９６】
図１３は、本発明に係る不揮発性記憶装置の他の実施例を示す断面図である。図１４(a)〜(e)は、図１３に示した不揮発性記憶装置の製造方法の一実施例を示す工程図である。
図１４(a)：まず、P型半導体基板１の表面にＣＶＤ法を用いて酸化膜（トンネル絶縁膜材料）４および窒化膜（電荷蓄積層材料）５を順次、堆積させる。さらに、窒化膜５の上部をISSG（In-situ Steam Generation）で酸化することにより酸化膜（絶縁膜Ｂ材料）６を形成し、酸化膜４、窒化膜５、酸化膜６からなる積層膜７を形成する。
次に、積層膜７の酸化膜６上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）８を堆積する。そして、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いてゲート電極材料８、積層膜７および半導体基板１の上部の一部をエッチングした後、反射防止膜とレジスト膜をウェット除去する。【００９７】
図１４(ｂ)：次に、ウェハの一方の主面（図では上側の面）の全面にCVD法を用いて酸化膜１１を堆積した後、エッチバックを施して、酸化膜１１がゲート電極材料８の両側壁にのみ残るように形成する。【００９８】
図１４(c)：次に、ウェハの一方の主面の全面にCVD法を用いて酸化膜１１とゲート絶縁材料１３を順次堆積した後、エッチバックを施して、ゲート絶縁材料１３と酸化膜１１とが凸形状の側面にのみ残るようにする。【００９９】
図１４(d)：次に、反射防止膜およびレジスト膜を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いてゲート電極材料８、および積層膜７をエッチングして所定部分の半導体基板１を露出させた後、反射防止膜とレジスト膜とをウェット除去する。【０１００】
図１４(e)：次に、露出した半導体基板１にゲート電極８、１３とセルフアラインで垂直にｎ型不純物をイオン注入し、その後、活性化処理を行なうことで、ソース領域２およびドレイン領域３を形成する。破線で囲まれた領域が示すように、ゲート電極８、１３を挟み込むように半導体基板内１にソース領域２、ドレイン領域３が形成される。
以上の様にして、図１３に示した不揮発性記憶装置を形成する事ができる。【０１０１】
以上において、本発明に係る不揮発性記憶装置によれば、書き込み効率の向上とディスターブ耐性の向上とを同時に実現することが出来る。【０１０２】
ここで、本願発明に最も近い考えられる特許文献３と本願発明との相違点について述べる。
特許文献３の要約書のフローティングゲート４は、本願発明の第１のゲート電極に一見類似している。
しかしながら、特許文献３のフローティングゲート４は、ゲートと明記されているものの、特許文献３の図１６に示されているように孤立しており、電気的に他の部分に接続されていない（それゆえの「フローティングゲート」である。）。
これに対して本願発明の第一のゲート電極は、電圧を印加するための電極であり、特許文献３に記載のフローティングゲートとは異なる。【０１０３】
また、本願発明と特許文献３に記載の発明との最も大きな相違点は、本願発明がトラップ型メモリであるのに対して、特許文献３に記載の発明は、フローティング型メモリとなっている点である。
トラップ型メモリは、電荷蓄積層（トラップ膜）に注入された電子を消去するために、別途メモリゲートを必要とする。電荷蓄積層が外部と電気的に切断されたメモリゲート（フローティングゲート）そのものであるフローティング型メモリとは構造的に異なっている。【０１０４】
換言すると、スプリットゲート構造のトラップ型メモリは、１素子で電気的に制御するゲートの数が二つであるのに対し、スプリットゲート構造に似たフローティング型メモリは、１素子で電気的に制御するゲートの数が一つとなっている点で相違する。【０１０５】
スプリットゲート構造のトラップ型メモリでは、書き込み時にメモリゲートに強い正の電圧を印加しているため、非選択セルにおいて、メモリゲートとワードゲートとの境界でのバンド間トンネル効果によるディスターブが発生する。パンチスルー効果によるディスターブも含め、本願発明によって初めて改善される。
スプリットゲート構造に似たフローティング型メモリの書き込み動作時の非選択セルにおいては、フローティングゲートには電圧が印加されないため、フローティングゲート（トラップ型メモリに対応させた表現ではメモリゲートとなる。）とワードゲート（トラップ型メモリに対応させた表現ではコントロールゲートとなる。）との境界でのバンド間トンネル効果によるディスターブは発生しない。
従って、特許文献３に記載の技術は本願発明と構成及び作用効果が相違する。【０１０６】
この出願は、２００８年２月２０日に出願された日本出願特願２００８−０３９０３２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図面の簡単な説明】
【０１０７】
【図１】(a)〜(d)は、本発明に関連する不揮発性記憶装置の説明図である。
【図２】(a)、(b)は、本発明に関連する不揮発性記憶装置の動作説明図である。
【図３】(a)〜(c)は、本発明に関連する不揮発性記憶装置の説明図である。
【図４】(a)、(b)は、本発明に関連する不揮発性記憶装置の特性説明図である。
【図５】ワードゲート内の積層膜と接する領域βのチャネルドープ濃度を大きくして書き込み効率を向上させた関連構造II’のディスターブ耐性を関連構造IIと比較した図である。
【図６】本発明に係る不揮発性記憶装置の一実施の形態の上面図である。
【図７】(a)は、図６に示す本発明に係る不揮発性記憶装置の一実施の形態のトラップ型メモリのIａ−Iａ線断面図であり、(b)は、図６のIｂ−Iｂ線断面図である。
【図８】本発明に係る不揮発性記憶装置を説明するための説明図である。
【図９】(a)〜(h)は、不揮発性記憶装置としてのトラップ型メモリの製造方法を示す工程図である。
【図１０】本発明に係る不揮発性記憶装置としてのトラップ型メモリをチャネル方向に沿って切断した断面図の一例を示す図である。
【図１１】(a)〜(h)は、本発明に係る不揮発性記憶装置の製造方法の一実施例を示す工程図である。
【図１２】(a)〜(e)は、本発明に係る不揮発性記憶装置の製造方法の他の実施例を示す工程図である。
【図１３】本発明に係る不揮発性記憶装置の他の実施例を示す断面図である。
【図１４】(a)〜(e)は、図１３に示した不揮発性記憶装置の製造方法の一実施例を示す工程図である。
【符号の説明】
【０１０８】
１    半導体基板（シリコン基板）
２    第１不純物拡散領域（ソース）
３    第２不純物拡散領域（ドレイン）
４    絶縁膜（トンネル絶縁膜）
５    電荷蓄積層
６    絶縁膜
７    積層膜
８、１３    ゲート電極
９    反転層
１０〜１２    絶縁膜
１３    第二のゲート電極
１４    コンタクト
１５    素子分離層
１６    所定方向（その１）
１７    所定方向（その２）
１８    拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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