(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記半導体基板に挟まれた前記ウエル層上にゲート絶縁膜を介して配置されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第１導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい通常セルと、該通常セルより前記ゲートの充放電時定数が大きい遅延セルとを有し、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが１本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記ウエル層を貫通するトレンチと、該トレンチの側壁に配置されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに充填されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第１導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい複数の通常セルと、該通常セルよりゲートの充放電時定数が大きい複数の遅延セルとを有し、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが１本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記半導体基板に挟まれた前記ウエル層上にゲート絶縁膜を介して配置されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第１導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい通常セルと、該通常セルより前記ゲートの充放電時定数が大きい遅延セルとを有し、前記遅延セルの前記ゲート絶縁膜の厚さが、前記通常セルの前記ゲート絶縁膜の厚さに比べ９０％以下であることを特徴とする半導体装置。
【請求項４】
第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記ウエル層を貫通するトレンチと、該トレンチの側壁に配置されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに充填されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第１導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい複数の通常セルと、該通常セルよりゲートの充放電時定数が大きい複数の遅延セルとを有し、前記遅延セルの前記ゲート絶縁膜の厚さが、前記通常セルの前記ゲート絶縁膜の厚さに比べ９０％以下であることを特徴とする半導体装置。
【請求項５】
前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが１本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記遅延セルの前記ゲート引き出し配線の長さが、前記通常セルの前記ゲート引き出し配線の長さに比べ１０％以上長いことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記遅延セルの前記ゲート引き出し配線の幅が、前記通常セルの前記ゲート引き出し配線の幅に比べ９０％以下であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項８】
前記遅延セルの前記コンタクト部の面積が、前記通常セルの前記コンタクト部の面積に比べ９０％以下であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項９】
前記遅延セルの前記ゲート電極の厚さが、前記通常セルの前記ゲート電極の厚さに比べ９０％以下であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項１０】
前記遅延セルの一方の前記ゲート引き出し配線が前記ゲートランナーに接続することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項１１】
前記ゲート充放電時定数の異なる複数の遅延セルを有することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項１２】
前記遅延セルが、前記単位セルが複数直列接続された構成であること、前記ゲート引き出し配線の長さが１０％以上前記通常セルより長い構成、前記ゲート引き出し配線の幅が前記通常セルの９０％以下の構成、前記コンタクト部の面積が前記通常セルの９０％以下の構成、前記ゲート電極の厚さが前記通常セルの９０％以下の構成および前記ゲート絶縁膜の厚さが前記通常セルの９０％以下の構成のいずれか２つ以上を組み合わせることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーＭＯＳＦＥＴなどの半導体装置に関する。
【背景技術】
【０００２】
図１２は、従来のパワーＭＯＳＦＥＴ７００の構成図であり、同図（ａ）はチップの要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。また、図１３は、図１２のチップ内の複数のセルの等価回路図である。また、図１４はターンオフ時の電圧電流の実測波形図である。
【０００３】
図１２（ａ）において、このパワーＭＯＳＦＥＴ７００（従来品）では、ｐ型のウエル領域２、ｎ型のソース領域３およびポリシリコンで形成されたゲート電極５は、それぞれストライプ状であり単位セル８はストライプ状である。ゲート電極５は、ゲート電極５を延伸して形成されたポリシリコンのゲート引き出し配線９を介して金属で形成されたゲートランナー１５にコンタクト部１３で接続し、ゲートランナー１５は金属で形成されたゲートパッド１６に接続する。単位セル８、ゲート引き出し配線９およびコンタクト部１３を含めてセル１４（後述の第２セル１４と同じ構造なので同一符号を付す）と称する。ゲートパッド１６は図示しない金属配線によりケースに形成された金属のゲート端子に接続し、ゲート端子は外部配線により制御回路と接続する。
前記のセル１４は全て同一寸法であり、また、ゲート引き出し配線９の長さや幅の寸法、ゲート引き出し配線９とゲートランナー１５とのコンタクト部１３の寸法も全て同一である。そのため、全てのセル１４は均一動作する。
【０００４】
図１２（ｂ）において、このパワーＭＯＳＦＥＴ７００は、裏面側から表面に向って、図示しないドレイン電極、図示しないｎ型のドレイン層、ドレイン層よりも低不純物濃度のｎ型のドリフト層１、ｐ型のウエル層２、ｎ型のソース層３、ゲート酸化膜４、ゲート電極５およびソース電極７をそれぞれ積層した構成となっている。１つのゲート電極５とそのゲート電極５に対峙する２つのソース領域３とを含め、ゲート電極５から透過した領域が単位セル8であるが、ストライプのゲート電極５の場合、１つのゲート電極5自体を単位セルと見て差し支えない。単位セル８は活性領域内で、これらの積層された層の単位ユニットである。図中の符号で１７は接続配線、５８はチップである。このパワーＭＯＳＦＥＴ７００のセル１４のゲート容量Ｃは、Ｃ部に示すゲート電極５とゲート酸化膜４と半導体基板１２で構成される寄生容量と、ゲート引き出し配線とその下に配置される図示しない絶縁膜と半導体基板１２で構成される寄生容量などを合わせた容量である。
【０００５】
図１３において、このＭＯＳＦＥＴ７００の各セル１４は並列接続している。各ＭＯＳＦＥＴ部６１のゲート電極５はゲート引き出し配線９を経由してゲートランナー１５に接続し、さらにゲートパッド１６を経由してゲート端子に接続する。ゲート端子は外部配線を経由して制御回路に接続する。ゲート電極５とゲート引き出し配線９はポリシリコンで形成され、ゲートランナー１５とゲートパッド１６は金属で形成される。そのため、セル１４のゲート抵抗Ｒｇはセル１４のゲート電極５とゲート引き出し配線９のポリシリコン抵抗とゲート引き出し配線９とゲートランナー１５のコンタクト部１３の抵抗である。
【０００６】
このパワーＭＯＳＦＥＴ７００のゲート構造はプレーナ型であるが、図１５に示すトレンチ型の場合もある。図１５の符号で、７１はｎ型のドリフト層、７２はｐ型のウエル層、７３はｎ型のソース層、７４はゲート酸化膜、７５はゲート電極、７６は層間絶縁膜、７７はソース電極、７８は単位セル、７９はチップ、８０はトレンチである。
【０００７】
図１２の従来のパワーＭＯＳＦＥＴ７００は、ターンオン時、定常時およびターンオフ時で各セルが均一に動作するように前記の各ゲート引き出し配線９は長さと幅の寸法は同一である。つまり、並列接続された各セル１４は同一のスイッチング速度で動作する。
【０００８】
このパワーＭＯＳＦＥＴ７００は、一般的にスイッチング電源装置などの電力変換装置に適用され、装置を小型化するために、１０ｋＨｚ〜１ＭＨｚ程度の高い周波数で動作することが要求される。このような高周波で動作させるためには、パワーＭＯＳＦＥＴ７００のスイッチング速度を高める必要がある。しかし、スイッチング速度を高めると１パルス当たりのターンオフ損失は低減するが、ＥＭＩノイズ（電磁波ノイズ）が発生するようになる。
【０００９】
電磁波ノイズを低減するために、従来はパワーＭＯＳＦＥＴ７００の寄生容量を大きくしたり、または駆動回路と素子の間に外部のゲート接続抵抗を接続して、ゲートの充放電時定数τ＝Ｃ×Ｒを大きくして対応していた。尚、前記のＣはゲート容量、Ｒは外部で接続するゲート接続抵抗Ｒｏと素子内部のゲート抵抗Ｒｇを合わせた抵抗である。
【００１０】
つぎに、関連する特許文献について説明する。
特許文献１にはゲート配線とゲートとの間に抵抗を設けて各セルのスイッチング速度を揃えることで、誘導性負荷を駆動する際の破壊に対して強い縦型ＭＯＳＦＥＴを提供できることが記載されている。
【００１１】
また、特許文献２、３にはゲートとゲートパッドの間に抵抗を設けることで各セル間での発振を防止し各セルの均一動作性が向上することが記載されている。尚、これらの特許文献１〜３にはゲート端に抵抗を設けることが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第２７６０５１５号公報
【特許文献２】特開昭６０−１７１７７１号公報
【特許文献３】特許第４０３２６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、図１３のパワーＭＯＳＦＥＴ７００のゲートと駆動回路の間に外付けのゲート接続抵抗Ｒｏを接続し充放電時定数τを大きくするという方策では、ターンオフ時の電流の大きな領域から電流の小さな領域までの立ち下がり波形が緩やかになり、電磁波ノイズは低減されるが、１パルス当たりのターンオフ損失は大きくなるという問題点が生じる。
【００１４】
この電磁波ノイズはパワーＭＯＳＦＥＴ７００のターンオフ時のｄｖ／ｄｔに大きく依存し、特に、中間電圧（ターンオフ時の到達電圧）からオーバーシュートした電圧のｄｖ／ｄｔ（オーバーシュート部のｄｖ／ｄｔ）に大きく依存する。
【００１５】
また、電磁波ノイズとターンオフ損失の関係を説明すると、１パルス当たりのターンオフ損失を小さくするために電流の立下りを急峻にすると、電圧の立ち上がりが急峻になり、電磁波ノイズが発生する。一方、電流の立下りを緩やかにすると電磁波ノイズは低減するが、ターンオフ損失は増大する。つまり、電磁波ノイズ（オーバーシュート部のｄｖ／ｄｔ）とターンオフ損失はトレードオフの関係にある。
【００１６】
図１４は、従来のＭＯＳＦＥＴ７００のターンオフ時の電圧電流の実測波形図である。実測したこのパワーＭＯＳＦＥＴ７００は、１本の単位セル８で構成したセル１４が５４０本配置されている。セル１４の１本当たりのゲート抵抗は、セル１４の両端から電流が流れ出すので、ゲート電極５とゲート引き出し配線９を合わせたポリシリコン（図１２のＬ０＋２Ｌ０１）の抵抗の１／４となり、３ｋΩである。また、この図１４では合成抵抗が５．５８Ωである。但し、コンタクト部１３の抵抗は小さいので省略した。
【００１７】
図１４の波形から、１パルス当たりのターンオフ損失は７２μＪで、オーバーシュート部のｄｖ／ｄｔは５．８５ｋＶ／μｓであり、大きな電磁波ノイズを放射する。
前記の特許文献１〜３には、ターンオフ時の電流の立ち下がりを電流の小さな領域で緩やかにすることで、電磁波ノイズとターンオフ損失のトレードオフを改善するということについては記載されていない。
【００１８】
この発明の目的は、前記の課題を解決して、電磁ノイズとターンオフ損失のトレードオフを改善できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、特許請求の範囲に記載の発明によれば、第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記半導体基板に挟まれた前記ウエル層上にゲート絶縁膜を介して配置されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第1導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい通常セルと、該通常セルより前記ゲートの充放電時定数が大きい遅延セルとを有し、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが１本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする半導体装置とする。
【００２０】
特許請求の範囲に記載の発明によれば、第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記ウエル層を貫通するトレンチと、該トレンチの側壁に配置されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに充填されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第１導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい複数の通常セルと、該通常セルよりゲートの充放電時定数が大きい複数の遅延セルとを有し、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが１本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする半導体装置とする。
【００２１】
特許請求の範囲に記載の発明によれば、第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記半導体基板に挟まれた前記ウエル層上にゲート絶縁膜を介して配置されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第１導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい通常セルと、該通常セルより前記ゲートの充放電時定数が大きい遅延セルとを有し、前記遅延セルの前記ゲート絶縁膜の厚さが、前記通常セルの前記ゲート絶縁膜の厚さに比べ９０％以下である半導体装置とする。
特許請求の範囲に記載の発明によれば、第１導電型の半導体基板の第１主面に配置される第２導電型のウエル層と、該ウエル層の表面に配置される第１導電型のソース層と、該ソース層と前記ウエル層を貫通するトレンチと、該トレンチの側壁に配置されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに充填されるストライプのゲート電極と、前記半導体基板の第２主面に配置される第１導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい複数の通常セルと、該通常セルよりゲートの充放電時定数が大きい複数の遅延セルとを有し、前記遅延セルの前記ゲート絶縁膜の厚さが、前記通常セルの前記ゲート絶縁膜の厚さに比べ９０％以下である半導体装置とする。
また、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが１本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなる構成とする。
【００２２】
特許請求の範囲に記載の発明によれば、前記遅延セルの前記ゲート引き出し配線の長さが、前記通常セルの前記ゲート引き出し配線の長さに比べ１０％以上長いとよい。
【００２３】
特許請求の範囲に記載の発明によれば、前記遅延セルの前記ゲート引き出し配線の幅が、前記通常セルの前記ゲート引き出し配線の幅に比べ９０％以下であるとよい。
【００２４】
特許請求の範囲に記載の発明によれば、前記遅延セルの前記コンタクト部の面積が、前記通常セルの前記コンタクト部の面積に比べ９０％以下であるとよい。
【００２５】
特許請求の範囲に記載の発明によれば、前記遅延セルの前記ゲート電極の厚さが、前記通常セルの前記ゲート電極の厚さに比べ９０％以下であるとよい。
【００２７】
特許請求の範囲に記載の発明によれば、前記遅延セルの一方の前記ゲート引き出し配線が前記ゲートランナーに接続するとよい。
【００２８】
特許請求の範囲に記載の発明によれば、前記ゲート充放電時定数の異なる複数の遅延セルを有するとよい。
特許請求の範囲に記載の発明によれば、前記遅延セルが、１）前記単位セルが複数直列接続されること。２）前記ゲート引き出し配線の長さが１０％以上前記通常セルより長いこと。３）前記ゲート引き出し配線の幅が前記通常セルの９０％以下であること。４）前記コンタクト部の面積が前記通常セルの９０％以下であること。５）前記ゲート電極の厚さが前記通常セルの９０％以下であること。６）前記ゲート絶縁膜の厚さが前記通常セルの９０％以下であること。７）一方の前記ゲート引き出し配線が前記ゲートランナーに接続すること。８）ゲート充放電時定数の異なる複数のセルで構成されること。のいずれか２つ以上の組み合わせで形成されるとよい。
【発明の効果】
【００２９】
この発明において、チップ内に形成される一部のセルのゲート抵抗やゲート容量を大きくして、一部のセルでゲートの充放電時定数を大きくすることで、ターンオフ時の電流の立ち下がりを電流の小さな領域で緩やかにする。電流の立ち下がりを緩やかにすることで、ターンオフ時の電圧のオーバーシュート部でのｄｖ／ｄｔが小さくなり、電磁波ノイズの低減を図ることができる。
【００３０】
一方、電流の大きい領域での立ち下がりを急峻とすることで、ターンオフ損失を小さくすることができる。
その結果、ｄｖ／ｄｔとターンオフ損失のトレードオフを改善できる。
【図面の簡単な説明】
【００３１】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）はチップ全体の要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断したセルの要部断面図、（ｃ）は（ａ）のＡ部拡大図である。
【図２】遅延セルである第１セルを３本の単位セルを直列接続して形成した要部平面図である。
【図３】模式的なターンオフ時の電圧、電流波形図であり、（ａ）は第１セルで構成したＭＯＳＦＥＴの波形図、（ｂ）は第２セルで構成したＭＯＳＦＥＴの波形図、（ｃ）は第１セルおよび第２セルを組み合わせて構成したＭＯＳＦＥＴの波形図である。
【図４】この発明のパワーＭＯＳＦＥＴでのターンオフ時の電圧電流の実測波形図である。
【図５】従来品と本発明品のｄｖ／ｄｔとターンオフ損失の関係を示す図である。
【図６】この発明の第２実施例の半導体装置の要部平面図である。
【図７】この発明の第３実施例の半導体装置の要部平面図である。
【図８】この発明の第４実施例の半導体装置の要部平面図である。
【図９】この発明の第５実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した第６セル３１の要部断面図，（ｃ）は（ａ）のＸ２−Ｘ２線で切断した第２セル１４の要部断面図である。
【図１０】この発明の第６実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した第７セル３４の要部断面図，（ｃ）は（ａ）のＸ２−Ｘ２線で切断した第２セル１４の要部断面図である。
【図１１】この発明を実施するための形態を説明するための概念図である。
【図１２】従来のパワーＭＯＳＦＥＴ７００の構成図であり、（ａ）はチップの要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図１３】図１２のチップ内の複数のセルの等価回路図である。
【図１４】従来のパワーＭＯＳＦＥＴ７００のターンオフ時の電圧電流の実測波形図である。
【図１５】トレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【発明を実施するための形態】
【００３２】
図１１は、この発明を実施するための形態を説明するための概念図である。この概念図はパワーＭＯＳＦＥＴのチップ１８の要部平面図である。
この発明は、ゲート引き出し部４０（ゲート引き出し配線９およびゲート引き出し配線９とゲートランナー１５とのコンタクト部１３のこと）の抵抗やゲート電極５の抵抗およびゲート容量Ｃｇを一部のセルで大きくして、ゲートの充放電時定数τを大きくし、電流の小さな領域での電流の立ち下りを緩やかにして、オーバーシュート部でのｄｖ／ｄｔを抑制することで、電磁波ノイズの低減を図ることにある。また、電流領域の大きい領域での電流の立下りを急峻にして、ターンオフ損失の抑制を図る。
【００３３】
一方、電流の大きい領域で電流の立ち下がりと電圧の立ち上がりを急峻にして、ターンオフ損失を抑制することにある。
その結果、電磁波ノイズとターンオフ損失のトレードオフを改善することにある。
【００３４】
その具体的な方策を以下の実施例で説明する。尚、実施例の図中の符号は図１２と同一部位には同一の符号を付した。
【実施例１】
【００３５】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）はチップ全体の要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断したセルの要部断面図、同図（ｃ）は同図（ａ）のＡ部拡大図である。この半導体装置は縦型のパワーＭＯＳＦＥＴ１００である。
【００３６】
図１のパワーＭＯＳＦＥＴ１００（本発明品）において、ｐ型のウエル領域２、ｎ型のソース領域３およびポリシリコンで形成したゲート電極５は、それぞれストライプ状に形成され、第１セル１１もまたストライプ状をしている。ゲート電極５は、ゲート電極５を延伸して形成されたポリシリコンのゲート引き出し配線９を介して金属で形成したゲートランナー１５に接続し、ゲートランナー１５は金属で形成した接続配線１７を経由してゲートパッド１６に接続する。
【００３７】
図１において、チップ１８の両端部に配置されるストライプ状のゲート電極５の一端と隣接するゲート電極５の一端とを接続配線１０を介して直列接続して第１セル１１を形成する。この第１セル１１は単位セル８が２個直列接続されたセルであり、ゲートの充放電時定数τが単位セル８が１個の場合に比べて長くなるのでここでは遅延セルと称する。ゲート電極５の他端はゲート引き出し配線９を介してゲートランナー１５に接続する。
【００３８】
一方、中央に配置される第２セル１４は単位セル８が１個であり、そのゲート電極５の両端はゲート引き出し配線９を介してゲートランナー１５に接続する。この第２セル１４は図１２のセル１４と同一寸法である。尚、図１の第２セルと図１２のセルは同一であるので同じ１４の符号を付した。
【００３９】
第１セル１１は、単位セル８と、この単位セル８を直列接続する接続配線１０と、この単位セル８と接続するゲート引き出し配線９と、このゲート引き出し配線９とゲートランナー１５を接続するコンタクト部１３で構成される。また、第２セル１４は、単位セル８と、この単位セル８と接続するゲート引き出し配線９と、このゲート引き出し配線９とゲートランナー１５を接続するコンタクト部１３で構成される。第１セル１１、第２セル１４とも単位セル８、ゲート引き出し配線９およびコンタクト部１３は同一寸法で形成される。
【００４０】
また、このＭＯＳＦＥＴ１００の単位セル８の断面構造は、裏面側から表面に向って、図示しないドレイン電極、このドレイン電極上に配置される図示しないｎ型のドレイン層、このドレイン層上に配置されるドレイン層よりも低不純物濃度なｎ型のドリフト層１、このドリフト層１上に配置されるｐ型のウエル層２、ウエル層の表面層に配置されるｎ型のソース層３、ソース層３とウエル層２上とドリフト層１上に配置されるゲート酸化膜４、このゲート酸化膜４上に配置されるストライプのゲート電極５と、ゲート電極５と層間絶縁膜６で絶縁されてソース層３と電気的に接続するソース電極７で構成される。単位セル８は活性領域内で、これらの積層された層の単位ユニットであり、チップ１８にはこの単位セル８が多数配置されている。尚、図中の符号の１２は、前記の各層を形成する半導体基板である。
【００４１】
前記の単位セル８のゲート電極長さ（ポリシリコンの長さ）をＬ０とする。チップ１８の両端部に配置される第１セル１１のゲート電極５において、ゲート電極５内をＭＯＳＦＥＴ１００のスイッチング時にゲート容量Ｃｇを介して一方のコンタクト部１３に流れ出す電流の通電経路の最長の長さをＬ１、ゲート引き出し配線の長さをＬ０１、接続配線長さＬｔとすると、Ｌ１＝｛（２Ｌ０＋Ｌｔ）／２｝＋Ｌ０１となる。但し、ここではゲート容量Ｃｇとはゲート電極５とゲート酸化膜４と半導体基板１２で構成されるＢ部の容量にゲート引き出し配線９および接続配線１０とその下に配置される図示しない絶縁膜と半導体基板１２で構成される容量を加えた容量のことである。
【００４２】
また、単位セル８をｎ個直列にして第１セル１１を構成する場合には、Ｌ１＝｛（ｎＬ０＋（ｎ−１）Ｌｔ）｝／２｝＋Ｌｔとなる。
一方、中央に配置される第２セル１４のゲート電極５において、ゲート電極５内をＭＯＳＦＥＴ１００のスイッチング時にゲート容量Ｃｇを介して一方のコンタクト部１３に流れ出す電流の通電経路の最長の長さをＬ２とすると、Ｌ２＝（Ｌ０／２）＋Ｌ０１となる。
【００４３】
チップ１８内には前記の第１セル１１と第２セル１４がそれぞれ多数配置される。
図２は、ゲート抵抗を増やす例であり、同図（ａ）は単位セルを３本直列接続した場合の要部平面図であり、同図（ｂ）は第１セルの２本のゲート引き出し配線のうち一方のみをゲートランナーに接続した要部断面図である。
【００４４】
図２（ａ）のパワーＭＯＳＦＥＴ１００ａの場合において、単位セルを３本直列接続した第１セル１１ａのＬ１は、単位セルを２本直列接続した図１の第１セル１１のＬ１に対して１．５倍になるため、このＬ１で生じるゲート抵抗Ｒｇ１も図１の第１セル１１のＬ１で生じるゲート抵抗Ｒｇ１に対して約１．５倍に増大させることができる。
【００４５】
また、単位セルが１本の第２セル１４のＬ２に対して、第１セル１１ａのＬ１は３倍増大するので、第２セル１４のＬ２で生じるゲート抵抗Ｒｇ２に対して第１セル１１ａのゲート抵抗Ｒｇ１は３倍増大させることができる。
【００４６】
このことから、単位セル８をｎ本（ｎは２以上）直列に接続した場合の第１セル１１ａのゲート抵抗Ｒｇ１は図１の第１セル１１に対して、ｎ／２倍増大させることができ、また、第２セル１４のＲｇ２に対してはｎ倍増大させることができる。
【００４７】
図２（ｂ）のパワーＭＯＳＦＥＴ１００ｂの場合において、第１セル１１ｂのＬ１は、単位セルを２本直列接続し片方のコンタクト部１３のみから電流が抜き取られるので、図１の第１セル１１のＬ１に対して長さは同じであるが片方のコンタクト部１３のみの接続であるので、ゲート抵抗Ｒｇ１は２倍に増大する。また両端を接続する第２セル１４のＬ２に対して片方のコンタクト部１３のみの接続であるＬ１は４倍であり、Ｌ１までが直列接続の抵抗となる第１セル１１ｂのゲート抵抗Ｒｇ１は、Ｌ２までが並列接続の抵抗となる第２セル１４のゲート抵抗Ｒｇ２に対して８倍に増大する。
【００４８】
このことから、単位セル８をｎ本（ｎは２本以上）直列に接続した場合の第１セルのゲート抵抗は図１の第１セル１１に対して２ｎ倍増大させることができ、また、第２セル１４のゲート抵抗Ｒｇ２に対しては４ｎ倍増大させることができる。
【００４９】
つぎに、図１におけるゲートの充放電時定数τについて説明する。第１セル１１のＬ１で生じるゲート抵抗をＲｇ１、ゲート容量をＣｇ１とすると、第１セル１１でのゲートの充放電時定数τ１はＣｇ１×Ｒｇ１となる。またチップ中央に配置される第２セル１４のゲート抵抗をＲｇ２、ゲート容量をＣｇ２とすると、第２セル１４でのゲートの充放電時定数τ２はＣｇ２×Ｒｇ２となる。
【００５０】
図２（ｂ）では、Ｌ１はＬ２の２倍であり、Ｒｇ１はＲｇ２の４倍である。またＣｇ１はＣｇ２の２倍である。従って、τ１はτ２に対して４×２＝８倍になる。また、単位セル８をｎ本直列接続した場合、Ｌ１はＬ２に対してｎ倍となり、Ｒｇ１はＲｇ２に対して２ｎであり、Ｃ１はＣ２に対してｎ倍であるので、τ１はτ２に対して２ｎ2倍となる。
【００５１】
図３は、模式的なターンオフ時の電圧、電流波形図であり、同図（ａ）は第１セルで構成したＭＯＳＦＥＴの波形図、同図（ｂ）は第２セルで構成したＭＯＳＦＥＴの波形図、同図（ｃ）は第１セルおよび第２セルを組み合わせて構成したＭＯＳＦＥＴの波形図である。
【００５２】
第１セル１１の合計面積（または単位セル８の総数）と第２セル１４の合計面積（または単位セル８の総数）の比が１：２である場合を示す（模式的に示した図１では単位セル８の本数比は４：５となる）。
【００５３】
図３（ａ）に示す第１セル１１の電流波形では充放電時定数τ１が大きいので緩やかに立ち下がり、電圧は緩やかに立ち上がり、オーバーシュート部のｄｖ／ｄｔは小さくなるので電磁波ノイズは低減される。しかし、電流の立ち下がりと電圧の立ち上がりが共に緩やかなため、１パルス当たりのターンオフ損失は大きくなる。
【００５４】
一方、図３（ｂ）で示す第２セル１４の電流波形は充放電時定数τ２が小さいので電流は急峻に立ち下がり、電圧は急峻に立ち上がりオーバーシュートしてリンギングを起こす。そのため、オーバーシュート部でのｄｖ／ｄｔが急峻になるため電磁波ノイズが発生する。しかし、電流の立ち下がりと電圧の立ち上がりが共に急峻なため、１パルス当たりのターンオフ損失は小さくなる。
【００５５】
第１セル１１と第２セル１４が混在したチップ１８では、電流波形は電流の大きな領域では立ち下がりが第２セル１４の影響で急峻であり、電流が小さくなる領域では第１セル１１の影響で立ち下がりが緩くなる。その結果、電圧波形は最初の立ち上がりは急峻になるが、到達電圧レベル付近から電圧波形は緩やかになり、オーバーシュート部でのｄｖ／ｄｔは緩やかになり、電磁波ノイズは低減される。
【００５６】
一方、前記したように、電流の大きな領域での電流の立ち下がりは急峻であり、到達電圧以下の低い領域での電圧の立ち上がりも急峻なため、ターンオフ損失は小さい。その結果、電磁波ノイズとターンオフ損失のトレードオフは従来品に比べて改善される。
【００５７】
つぎに、第２セル１４をチップ１８の両端部に配置した理由について説明する。チップ１８の中央は端部に比べると放熱が効率的に行われないため、動作時には中央の温度が高くなる。そのため、温度の低いチップ１８の端部にターンオフ動作の遅い第１セル１１（遅延セル）を配置することで、第１セル１１のターンオフ失敗を防止できて安定した動作を確保できる。尚、チップ１８内の温度分布が均一な場合には、第１セル１１の配置はチップ１８内の任意の箇所で構わない。
【００５８】
なお、チップ１８内で動作の遅いセルを有することとなるが、スイッチングのターンオン過程は、ゼロ電流から電流が流れるので、電流集中等の問題は生じない。また、従来品の場合、ターンオフ過程において電圧の跳ね上がりによりアバランシェ降伏動作した際の電流アンバランスが問題となるが、本発明では電流を遮断する終わりの部分でｄｉ／ｄｔが緩くなる訳であり、Ｌ・ｄｉ／ｄｔによる電圧の跳ね上がりそのものが抑制されるので、アバランシェ降伏そのものが発生しないので、前記の様な問題は生じない。
【００５９】
図４は、この発明のパワーＭＯＳＦＥＴでのターンオフ時の電圧電流の実測波形図である。
実測に用いたパワーＭＯＳＦＥＴ１００は４本の単位セル８を直列接続した第１セル１１を、チップ１８の両端部に各２０本配置し合計で１６０本の単位セル８を配置した。、チップ１０の中央には１本の単位セル８で構成された第２セル１４を３８０本配置した。第２セル１４のＬ２で生じるゲート抵抗Ｒｇ２を３ｋΩにし、第１セル１１のＬ１で生じるゲート抵抗Ｒｇ１を４８ｋΩとした。従って、４０本の第１セル１１を並列接続にしたときのゲート抵抗Ｒ１ｔは３００Ωであり、３８０本の第２セル１４を並列接続したときのゲート抵抗Ｒｇ２ｔは７．９Ωである。従って、チップとしての合成抵抗は１／（３００Ω＋７．９Ω）で７．７Ωである。
【００６０】
図５は、従来品と本発明品のｄｖ／ｄｔとターンオフ損失の関係を示す図である。図４の波形から本発明品において、１パルス当たりのターンオフ損失は７９μＪで、オーバーシュート部のｄｖ／ｄｔは０．８９ｋＶ／μｓである。
【００６１】
一方、従来品において、図１４のターンオフ波形から、１パルス当たりのターンオフ損失は７２μＪで、オーバーシュート部のｄｖ／ｄｔは５．８５ｋＶ／μｓである。また、従来品のｄｖ／ｄｔとターンオフ損失のトレードオフを点線で示した。
【００６２】
図５に示すように、従来品に比べて本発明品は、ターンオフ損失は多少増加するが、ｄｖ／ｄｔが大幅に減少しており、点線で示す従来品のｄｖ／ｄｔとターンオフ損失のトレードオフ線から低い方にズレており、ｄｖ／ｄｔとターンオフ損失のトレードオフを改善することができる。また、従来品よりｄｖ／ｄｔが大幅に減少することで、電磁波ノイズを大幅に低減することができる。
【００６３】
また、本実施例ではゲート構造はプレーナ型を例として挙げたが、図１５のようなトレンチ型でも同様の効果が得られる。トレンチ型の場合、トレンチ８０の端部を湾曲させて隣のトレンチ８０の端部へつなげる場合がある。そのような場合であっても、トレンチ８０内のゲート電極７５をストライプとし、接続配線１０を各実施例のようにすればよい。
【実施例２】
【００６４】
図６は、この発明の第２実施例の半導体装置の要部平面図である。この半導体装置はパワーＭＯＳＦＥＴ２００であり、遅延セルである第３セル２１と、図１と同じ通常セルである第２セル１４で構成される。第３セル２１は、１個の単位セル８と、この単位セル８の両端に接続する長いゲート引き出し配線２２と、このゲート引き出し配線２２とゲートランナー１５を接続するコンタクト部１３で構成される。
【００６５】
このパワーＭＯＳＦＥＴ２００は、第３セル２１のゲート引き出し配線２２の長さを第２セル１４のゲート引き出し配線９の長さに対して１０％以上長くする。ゲート引き出し配線２２が長い分、第２セル１４のゲート電極５の長さに比べて第３セル２１のゲート電極２３の長さは短い。ゲート引き出し配線２２の長さが長いために第３セル２１のゲート抵抗Ｒｇが大きくなり充放電時定数τが大きくなる。長いゲート引き出し配線２２をチップ１８の両端部に配置する。本実施例の場合も第１実施例と同様の効果が得られる。
【００６６】
尚、前記のゲート引き出し配線９の長さを１０％以上長くするのは、これ以下では効果が殆ど表れないためである。
【実施例３】
【００６７】
図７は、この発明の第３実施例の半導体装置の要部平面図である。この半導体装置はパワーＭＯＳＦＥＴ３００であり、遅延セルである第４セル２４と、図１と同じ通常セルである第２セル１４で構成される。
【００６８】
このパワーＭＯＳＦＥＴ３００は、第４セル２４のゲート引き出し配線２５の幅を第２セル１４のゲート引き出し配線９の幅に対して１０％以上狭くした場合である。ゲート引き出し配線２５の幅が狭いということは第４セル２４のゲート抵抗Ｒｇが大きくなり充放電時定数τが大きくなる。狭いゲート引き出し配線２５をチップ１８の両端部に配置する。本実施例の場合も第１実施例と同様の効果が得られる。
【００６９】
尚、前記のゲート引き出し配線９の幅を１０％以上狭くするのは、これ以下では効果が殆ど表れないためである。
【実施例４】
【００７０】
図８は、この発明の第４実施例の半導体装置の要部平面図である。この半導体装置はパワーＭＯＳＦＥＴ４００であり、遅延セルである第５セル２７と、図１と同じ通常セルである第２セル１４で構成される。
【００７１】
このパワーＭＯＳＦＥＴ４００は、ゲート引き出し配線９のゲートランナー１５とのコンタクト部２６の面積をチップ１８の両側でコンタクト部１３の面積に対して１０％以上縮小する。コンタクト部２６の面積を小さくすることで、コンタクト部２６の抵抗を大きくして、第５セル２７のゲート抵抗Ｒｇを大きくする。本実施例の場合も第１実施例と同様の効果が得られる。
【００７２】
尚、この場合は、従来品のコンタクト部１３のマスクパターンを変更するだけで、本発明品を容易に製造できるので、極めて有効な方法である。
尚、コンタクト部２６の面積を減少して第５セル２７のゲート抵抗を４８ｋΩにして、１３０本チップ１８の両端部に配置し、ゲート抵抗が３ｋΩの第２セル１４を３８０本チップの中央に配置することで、図４と同様の波形が得られた。
【００７３】
また、コンタクト部２６の面積をコンタクト部１３の面積に対して１０％以上縮小するのは、これ以下では殆ど効果が表われないためである。
【実施例５】
【００７４】
図９は、この発明の第５実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した第６セル３１の要部断面図，同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した第２セル１４の要部断面図である。この半導体装置はパワーＭＯＳＦＥＴ５００であり、遅延セルである第６セル３１と、図１と同じ通常セルである第２セル１４で構成される。
【００７５】
このパワーＭＯＳＦＥＴ５００は、チップ１８の両端部に位置する遅延セルである第６セル３１のゲート電極３２とゲート引き出し配線３３の厚さを、第２セル１４のゲート電極５とゲート引き出し線９の厚さより１０％以上薄くすることで、第６セル３１のゲート抵抗Ｒｇを大きくした場合である。本実施例の場合も第１実施例と同様の効果が得られる。
【００７６】
尚、ゲート電極３２とゲート引き出し配線３３の厚さを、第２セル１４のゲート電極５とゲート引き出し線９の厚さより１０％以上薄くするのは、これ以下では効果が殆ど表われないためである。
【実施例６】
【００７７】
図１０は、この発明の第６実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した第７セル３４の要部断面図，同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した第２セル１４の要部断面図である。
【００７８】
この半導体装置はパワーＭＯＳＦＥＴ６００であり、遅延セルである第７セル３４と、図１と同じ通常セルである第２セル１４で構成される。
チップ１８の両端部に位置する遅延セルである第７セル３４のゲート酸化膜３５の厚さを、第２セル１４のゲート酸化膜４の厚さに対して１０％以上薄くすることで、第７セル３４のゲート容量Ｃｇを大きくする。本実施例の場合も第１実施例と同様の効果が得られる。
【００７９】
前記のように、ゲート酸化膜３５の厚さを、第２セル１４のゲート酸化膜４の厚さに対して１０％以上薄くするのは、これ以下では効果が殆ど表われないためである。
尚、前記の第２〜第６実施例においても、第１実施例で説明したように、一方のゲート引き出し配線９のみをゲートランナー１５に接続することで、ゲート抵抗Ｒｇを増大させることができる。
【００８０】
また、前記の第１〜第６実施例を組み合わせることで、さらに遅延セルのゲート抵抗Ｒｇを大きくできてｄｖ／ｄｔとターンオフ損失のトレードオフ改善に効果を上げることができる。
【００８１】
また、ゲートの充放電時定数τを２種類にした場合について説明したがこれに限るものではない。さらに種類を増やし、τの長いセルからτの短いセルを順にチップの外側から中央に向って配置することで同様の効果を得ることができる。つまり、τを外周から中央に向って階段的に小さくなるようにセルを配置する。この場合は、ターンオフ時の電流の立ち下がりが滑らかになり、電磁波ノイズの発生を一層抑制することができる。
【００８２】
なお、
以上において、第１導電型をｎ型、第２導電型をｐ型で説明してきたが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【符号の説明】
【００８３】
１    ドリフト層
２    ウエル層
３    ソース層
４、３５  ゲート酸化膜
５、２３、３２  ゲート電極
６    層間絶縁膜
７    ソース電極
８    単位セル
９、２２、２５、３３  ゲート引き出し配線
１０    接続配線
１１、２１、２４、２７、３１、３４  第１セル
１２    半導体基板
１３、２６  コンタクト部
１４    第２セル
１５    ゲートランナー
１６    ゲートパッド
１８    チップ
４０    ゲート引き出し部
１００、２００、３００、４００、５００、６００  パワーＭＯＳＦＥＴ
【図１】
0005493840.tif 000002
【図２】
0005493840.tif 000003
【図３】
0005493840.tif 000004
【図４】
0005493840.tif 000005
【図５】
0005493840.tif 000006
【図６】
0005493840.tif 000007
【図７】
0005493840.tif 000008
【図８】
0005493840.tif 000009
【図９】
0005493840.tif 000010
【図１０】
0005493840.tif 000011
【図１１】
0005493840.tif 000012
【図１２】
0005493840.tif 000013
【図１３】
0005493840.tif 000014
【図１４】
0005493840.tif 000015
【図１５】
0005493840.tif 000016