(57)【特許請求の範囲】
【請求項１】
制御ゲートと、
第１の絶縁膜と、
前記第１の絶縁膜を介して前記制御ゲートと重なる領域を有する電荷蓄積層と、
第２の絶縁膜と、
前記第２の絶縁膜を介して前記電荷蓄積層と重なる領域を有する酸化物半導体層と、
前記酸化物半導体層に電気的に接続された第１の電極および第２の電極と、
を有し、
前記第１の電極および前記第２の電極のいずれか一方または両方は、チャネル幅方向の幅が前記酸化物半導体層の幅よりも大きい領域を有し、
前記第１の電極および前記第２の電極のいずれか一方または両方は、前記第２の絶縁膜と接し、かつ、前記領域において前記第２の絶縁膜を介して前記電荷蓄積層と重なる領域を有し、
前記酸化物半導体層は、チャネル長方向の幅が前記電荷蓄積層の幅よりも大きい領域を有し、
前記酸化物半導体層は、前記チャネル幅方向の幅が前記電荷蓄積層の幅よりも小さい領域を有することを特徴とするメモリ素子を有する装置。
【請求項２】
メモリ素子とトランジスタとを有し、
前記メモリ素子は、
制御ゲートと、
第１の絶縁膜と、
前記第１の絶縁膜を介して前記制御ゲートと重なる領域を有する電荷蓄積層と、
第２の絶縁膜と、
前記第２の絶縁膜を介して前記電荷蓄積層と重なる領域を有する第１の酸化物半導体層と、
前記第１の酸化物半導体層に電気的に接続された第１の電極および第２の電極と、
を有し、
前記トランジスタは、
ゲート電極と、
前記第１の絶縁膜と、
前記第２の絶縁膜と、
前記第１の絶縁膜および前記第２の絶縁膜を介して前記ゲート電極と重なる領域を有する第２の酸化物半導体層と、
前記第２の酸化物半導体層に電気的に接続された第３の電極および第４の電極と、
を有し、
前記第１の電極および前記第２の電極のいずれか一方または両方は、チャネル幅方向の幅が前記第１の酸化物半導体層の幅よりも大きい領域を有し、
前記第１の電極および前記第２の電極のいずれか一方または両方は、前記第２の絶縁膜と接し、かつ、前記領域において前記第２の絶縁膜を介して前記電荷蓄積層と重なる領域を有し、
前記第１の酸化物半導体層は、チャネル長方向の幅が前記電荷蓄積層の幅よりも大きい領域を有し、
前記第１の酸化物半導体層は、前記チャネル幅方向の幅が前記電荷蓄積層の幅よりも小さい領域を有することを特徴とするメモリ素子を有する装置。
【請求項３】
請求項２において、
前記メモリ素子は、前記トランジスタと電気的に接続されていることを特徴とするメモリ素子を有する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性メモリ素子を有する装置およびその作製方法に関する。特に電荷蓄積層を備えた不揮発性メモリ素子を有する装置およびその作製方法に関する。
【背景技術】
【０００２】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリ素子の市場が拡大している。このような不揮発性メモリ素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる電荷蓄積層がチャネル形成領域と制御ゲートとの間に設けられた構造を有している。このような不揮発性メモリ素子に適用可能なチャネル形成領域を構成する半導体材料としてシリコン系の半導体材料が公知である（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０５８６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、シリコン系の半導体材料を用いた不揮発性メモリ素子は、大容量化に伴い、読み出し動作の安定性が十分に確保できないという問題があった。これは、１本のビット線に接続されるメモリセル数が増え、非選択メモリセルのリーク電流が無視できなくなったためである。その結果、メモリセルアレイの大型化が難しく、周辺回路の面積占有率の低減に限界があった。
【０００５】
このような問題に鑑み本発明の一形態は、新規な不揮発性メモリ素子を有する装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００６】
本発明の一形態は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いた不揮発性メモリ素子を有する装置を提供するものであり、制御ゲートと、第１の絶縁膜を介して制御ゲートと重ねて設けられた電荷蓄積層と、酸化物半導体材料を用いて形成され、第２の絶縁膜を介して電荷蓄積層と重ねて設けられたチャネル形成領域を有する酸化物半導体層と、によって不揮発性メモリ素子が構成されるものである。
【０００７】
上記において、電荷蓄積層には金属等の導電材料を用いることができる。この場合、電荷蓄積層は周囲と絶縁分離して設けられる。このことから、電荷蓄積層は浮遊ゲートと呼ばれることがある。また、電荷蓄積層には導電材料以外の材料を用いることが可能である。導電材料以外の材料としては、シリコン、ゲルマニウム等の半導体材料や、窒化珪素等の絶縁材料が例に挙げられる。電荷蓄積層として窒化珪素等の絶縁材料を用いる場合には、電荷蓄積層は必ずしも周囲と絶縁分離して設ける必要はない。例えば、電荷蓄積層として窒化珪素等の絶縁材料を用いる場合には、電荷蓄積層と制御ゲートの間に第１の絶縁膜を設けないで、電荷蓄積層と制御ゲートとを接して設けることが可能である。
【０００８】
上記において、不揮発性メモリ素子を有する装置は酸化物半導体層に電気的に接続するソース電極およびドレイン電極を有し、ソース電極およびドレイン電極のいずれか一方または両方は、第２の絶縁膜を介して電荷蓄積層に重なる部分を有するように設けることができる。
【０００９】
上記において、不揮発性メモリ素子を有するメモリセルがマトリクス状に配置されたメモリ回路を有する装置に用いることができる。不揮発性メモリ素子を有するメモリセルがマトリクス状に配置されたメモリ回路として、ＮＯＲ型のメモリ回路、ＮＡＮＤ型のメモリ回路を例に挙げることができる。特に、ＮＯＲ型のフラッシュメモリ回路に用いることができる。
【００１０】
上記において、不揮発性メモリ素子を有する装置に他の素子を設けることができる。他の素子は不揮発性メモリ素子と同じ材料、膜、層を用いて形成することができる。例えば不揮発性メモリ素子を有する装置にトランジスタを設けることができる。このトランジスタはチャネル形成領域を構成する半導体材料として酸化物半導体を用いることができる。これにより例えば、酸化物半導体層を有するトランジスタを表示装置の画素に設ける場合に、不揮発性メモリ素子を同一基板上に形成することができる。また例えば、酸化物半導体層を有するトランジスタをメモリ回路の選択トランジスタとして用いることができる。この場合、不揮発性メモリ素子とトランジスタとを電気的に接続して用いることができる。
【００１１】
上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の材料を用いることができる。また、酸化物半導体層の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満とすることができる。また、酸化物半導体層のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。また、不揮発性メモリ素子のオフ電流は１×１０−１３Ａ以下とすることができる。
【００１２】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
【００１３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
【００１４】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００１５】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００１６】
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００１７】
本発明の一形態によれば、酸化物半導体を用いた不揮発性メモリ素子を用いて回路を構成することで、安定した動作を実現できる。酸化物半導体を用いた不揮発性メモリ素子のオフ電流は極めて小さいため、非選択メモリセルのリーク電流を極めて小さくでき、特に読み出しにおいて、安定した動作が可能となる。また、ビット線ＢＬのリーク電流が極めて小さいことから、１本のビット線に接続するメモリセル数を増やすことができる。これにより安定に動作する大容量化に適した不揮発性メモリ素子を有する装置を実現することができる。このような不揮発性メモリ素子を有する装置は、例えば酸化物半導体層を有するトランジスタが表示装置の画素に設けられている場合に、不揮発性メモリ素子を同一基板上に形成することができるため、特に有効である。
【図面の簡単な説明】
【００１８】
【図１】不揮発性メモリ素子を有する装置の平面および断面の一例を示す図。
【図２】不揮発性メモリ素子を有する装置の作製方法の一例を示す図。
【図３】不揮発性メモリ素子を有する装置の作製方法の一例を示す図。
【図４】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
【図５】不揮発性メモリ素子を有する装置の平面および断面の一例を示す図。
【図６】不揮発性メモリ素子を有する装置の平面および断面の一例を示す図。
【図７】不揮発性メモリ素子を有する装置の平面および断面の一例を示す図。
【図８】不揮発性メモリ素子とトランジスタとを有する装置の平面および断面の一例を示す図。
【図９】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１０】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１１】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１２】不揮発性メモリ素子を有する装置の回路ブロック図の一例を示す図。
【図１３】不揮発性メモリ素子を有する装置を搭載した電子機器の一例を示す図。
【図１４】不揮発性メモリ素子を有する無線通信半導体装置の一例を示す図。
【図１５】不揮発性メモリ素子を有する無線通信半導体装置の一例を示す図。
【図１６】不揮発性メモリ素子を有する無線通信半導体装置を適用した一例を示す図。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００２０】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２１】
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識別するために便宜上付したものであり、その数を限定するものではない。
【００２２】
（実施の形態１）
本実施の形態は、本発明の一態様である不揮発性メモリ素子を有する装置の構成、作製方法、動作原理について、図１、図２、図３、図４を参照して説明する。
【００２３】
＜不揮発性メモリ素子の平面構成および断面構成＞
図１は、不揮発性メモリ素子の構成の一例である。図１（Ａ）には、不揮発性メモリ素子の平面図を、図１（Ｂ）には、不揮発性メモリ素子の断面図を、それぞれ示す。ここで、図１（Ｂ）は、図１（Ａ）の線Ｃ１−Ｃ２における断面図に相当する。
【００２４】
不揮発性メモリ素子４０１は、基板４０２の上方に設けられた制御ゲート４０３と、制御ゲート４０３に重なるように設けられた第１の絶縁膜４０４と、第１の絶縁膜４０４に接して設けられた電荷蓄積層４０５と、電荷蓄積層４０５に重なるように設けられた第２の絶縁膜４０６と、第２の絶縁膜４０６に重なるように設けられた酸化物半導体層４０７と、酸化物半導体層４０７に電気的に接続されたソース電極４０８ａとドレイン電極４０８ｂとを有している。電荷蓄積層４０５は、酸化物半導体層４０７と制御ゲート４０３との間に設けられている。
【００２５】
電荷蓄積層４０５は、第２の絶縁膜４０６を介して酸化物半導体層４０７が有するチャネル形成領域と重なるように設けられている。また、電荷蓄積層４０５は第１の絶縁膜４０４を介して制御ゲート４０３と重なるように設けられている。
【００２６】
不揮発性メモリ素子４０１が有する制御ゲート４０３、第１の絶縁膜４０４、電荷蓄積層４０５、第２の絶縁膜４０６、ソース電極４０８ａ、ドレイン電極４０８ｂの上方には酸化物絶縁膜４０９が設けられている。
【００２７】
酸化物半導体層４０７の一部は、上面からみて、ソース電極４０８ａに重なる部分およびドレイン電極４０８ｂに重なる部分を有している。
【００２８】
電荷蓄積層４０５には導電材料を用いることができる。ただし、これに限定されるものではない。電荷蓄積層４０５には導電材料以外の材料を用いることが可能である。導電材料以外の材料としては、シリコン、ゲルマニウム等の半導体材料や、窒化珪素等の絶縁材料が例に挙げられる。電荷蓄積層４０５として窒化珪素等の絶縁材料を用いる場合には、電荷蓄積層４０５は必ずしも周囲と絶縁分離して設ける必要はない。例えば、電荷蓄積層４０５として窒化珪素等の絶縁材料を用いる場合には、電荷蓄積層４０５と制御ゲート４０３の間に第１の絶縁膜４０４を設けないで、電荷蓄積層４０５と制御ゲート４０３とを接して設けることが可能である。
【００２９】
ここで、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方は、上面からみて、第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることが好ましい。すなわち、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方と電荷蓄積層４０５との間に、酸化物半導体層４０７が介在しないで第２の絶縁膜４０６だけが介在する部分を有するように設けることが好ましい。すなわち、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方は、第２の絶縁膜４０６に接する部分を有し、第２の絶縁膜４０６に接する部分において第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることが好ましい。
【００３０】
このような構成を採用するために、上面からみて、電荷蓄積層４０５と酸化物半導体層４０７とが重ならない部分を有するように設けることができる。例えば、図１（Ａ）に示すように、チャネル長方向（線Ｃ１−Ｃ２の方向）において、電荷蓄積層４０５の幅より酸化物半導体層４０７の幅が小さくなるように設けることができる。これにより、少なくともチャネル長方向において、後に酸化物半導体層４０７の一部に重なるソース電極４０８ａおよびドレイン電極４０８ｂを設ける際に、必然的にソース電極４０８ａおよびドレイン電極４０８ｂが第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることができる。
【００３１】
また、図１（Ａ）に示すように、チャネル幅方向において、電荷蓄積層４０５の幅より酸化物半導体層４０７の幅が小さくなるように設けることができる。そして、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方のチャネル幅方向の幅を酸化物半導体層４０７の幅より大きくなるように設けることができる。これにより、チャネル幅方向において、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方が第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることができる。
【００３２】
酸化物半導体層４０７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の材料を用いることが望ましい。
【００３３】
酸化物半導体層４０７は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層４０７の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満とする。また、酸化物半導体層４０７のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。また、水素濃度が十分に低減されて高純度化された酸化物半導体層４０７では、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア濃度の値をとる。
【００３４】
このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の不揮発性メモリ素子４０１を得ることができる。例えば、ドレイン電極に印加するドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、制御ゲートに印加するゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、常温におけるオフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層４０７を適用し、不揮発性メモリ素子４０１のオフ電流を低減することにより、新たな構成の不揮発性メモリ素子４０１を有する装置を実現することができる。なお、酸化物半導体層４０７中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
【００３５】
ソース電極、ドレイン電極の材料としては導電膜を用いることができる。具体的には、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウム、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物導電膜を用いることができる。この場合、酸化物半導体層４０７に用いる材料と比較して、導電率が高いまたは抵抗率が低い材料を用いることが好ましい。酸化物導電膜の導電率は、キャリア濃度を増やすことで高くすることができる。酸化物導電膜のキャリア濃度（電子濃度）は、水素濃度を増やすことで増やすことができる。また、酸化物導電膜のキャリア濃度（電子濃度）は、酸素欠損を増やすことで増やすことができる。
【００３６】
シリコン系の材料をチャネル形成領域に用いた素子では、ソース領域およびドレイン領域を形成する際に、リンやボロンといった導電型を付与する不純物元素を注入する工程あるいは当該不純物元素を含む半導体層を形成する工程が必要である。また当該不純物元素の活性化工程が必要である。これに対し本発明である酸化物半導体層をチャネル形成領域に用いた素子では、必ずしもソース領域およびドレイン領域を形成するための特別な工程は必要としない。
【００３７】
また、酸化物半導体層をチャネル形成領域に用いた素子は、リンやボロンといった導電型を付与する不純物元素を使わないで素子を形成することが可能であり、それが当該素子の特徴の一つであると考えられる。このように本発明の酸化物半導体層を用いた素子は、シリコン系の材料を用いた素子とは全く異なる新規な素子といえる。
【００３８】
＜不揮発性メモリ素子を有する装置の作製方法＞
図２、図３を用いて、不揮発性メモリ素子４０１を作製する工程について説明する。
【００３９】
まず、基板４０２上に導電膜４１０を形成した後、フォトリソグラフィ工程により制御ゲート４０３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる（図２（Ａ）、図２（Ｂ）参照）。
【００４０】
基板４０２としては、絶縁表面を有する基板を用いることができる。基板４０２は、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【００４１】
ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いることができる。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどの材料から形成されたものを用いることができる。一般に酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
【００４２】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板、結晶化ガラスなどの絶縁体でなる基板を用いることができる。他にも、表面に絶縁膜が形成された半導体基板などを用いることができる。
【００４３】
また、下地膜となる絶縁膜を基板４０２と制御ゲート４０３との間に設けてもよい。下地膜は、基板４０２からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。
【００４４】
制御ゲート４０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。２層の積層構造としては、例えば、アルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層上に窒化チタン層若しくは窒化タンタルを積層した２層の積層構造、窒化チタン層とモリブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との２層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステンと、アルミニウムと珪素の合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。
【００４５】
次いで、制御ゲート４０３上に第１の絶縁膜４０４を形成する（図２（Ｃ）参照）。
【００４６】
第１の絶縁膜４０４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。第１の絶縁膜４０４の膜厚は、１０〜１００ｎｍ、例えば２０〜４０ｎｍとすることができる。
【００４７】
次いで、第１の絶縁膜４０４上に導電膜４１１を形成した後、フォトリソグラフィ工程により電荷蓄積層４０５を形成する（図２（Ｄ）、図２（Ｅ）参照）。
【００４８】
電荷蓄積層４０５は、プラズマＣＶＤ法又はスパッタリング法等を用いて導電膜４１１を形成した後、フォトリソグラフィ工程により形成する。電荷蓄積層４０５の材料の例としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属層または上述した元素を成分とする金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）などを用いることができる。代表的にはタングステン層、窒化チタン層、モリブデン層が挙げられ、例えばタングステン層を用いることができる。
【００４９】
次いで、電荷蓄積層４０５上に第２の絶縁膜４０６を形成する。第２の絶縁膜４０６はトンネル電流を流す絶縁膜であるため、第２の絶縁膜４０６の膜厚は第１の絶縁膜４０４の膜厚より薄く設けることが好ましい。また、緻密で絶縁耐圧が高く信頼性に優れているものが好ましい。第２の絶縁膜４０６の膜厚は、チャネル長Ｌにも依存するが、例えば第２の絶縁膜４０６は６ｎｍ以上２０ｎｍ以下、好ましくは８ｎｍ以上１２ｎｍ以下の厚さに形成することができる。例えば１０ｎｍの厚さに形成することができる。第２の絶縁膜４０６は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成することができる（図２（Ｆ）参照）。
【００５０】
次いで、第２の絶縁膜４０６上に酸化物半導体膜４１２を形成する（図３（Ａ））。
【００５１】
なお、酸化物半導体膜４１２を形成する前に、スパッタ装置にアルゴンガスを導入してプラズマを発生させ、逆スパッタを行い、第２の絶縁膜４０６の表面に付着しているゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００５２】
酸化物半導体膜４１２は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜４１２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜４１２は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
【００５３】
酸化物半導体膜４１２をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットを用いることもできる。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【００５４】
酸化物半導体膜４１２を成膜する際に用いるスパッタガスとして、水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
【００５５】
スパッタリング法として、スパッタ用電源に高周波電源を用いるＲＦスパッタリング法、ＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
【００５６】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
【００５７】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタ装置がある。
【００５８】
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
【００５９】
酸化物半導体膜４１２は、上記のいずれかのスパッタリング法を用いて形成することができる。
【００６０】
酸化物半導体膜４１２を成膜する際に、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【００６１】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。なお、適用する酸化物半導体材料や素子のサイズ、構造により適切な厚みは異なり、材料や素子サイズ、構造に応じて適宜厚みを選択すればよい。例えば酸化物半導体膜の厚さは２ｎｍ以上２００ｎｍ以下とすることができる。例えば、チャネル長が短い場合は、酸化物半導体膜の厚さは５ｎｍ以上３０ｎｍ以下とすることができる。このように素子のサイズを小さくすることにより高集積化が図れるとともに、酸化物半導体膜を薄くすることで短チャネル効果を抑制することができる。
【００６２】
次いで、酸化物半導体膜４１２をフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００６３】
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４０７を得る（図３（Ｂ））。
【００６４】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ヘリウム、ネオン、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００６５】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【００６６】
なお、第１の加熱処理の雰囲気は、窒素等の不活性気体、またはヘリウム、ネオン、アルゴン等の希ガスを用いることができる。第１の加熱処理の雰囲気中には、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００６７】
また、第１の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えることができる。例えば、加熱処理時の雰囲気を、窒素等の不活性気体、またはヘリウム、ネオン、アルゴン等の希ガスの雰囲気とし、降温時に雰囲気を切り替えて、酸素を含む雰囲気とすることができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガスを混合した気体を用いることができる。この酸素を含む雰囲気を用いる場合も、雰囲気中に、水、水素などが含まれないことが好ましい。または、用いる酸素ガス、窒素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００６８】
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体となる場合もある。
【００６９】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜４１２に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【００７０】
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上に保護絶縁膜を形成した後、のいずれで行っても良い。
【００７１】
次いで、第２の絶縁膜４０６及び酸化物半導体層４０７上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極４０８ａ、ドレイン電極４０８ｂを形成する。その後レジストマスクを除去する（図３（Ｃ）参照）。
【００７２】
ソース電極４０８ａ、ドレイン電極４０８ｂの材料としては導電膜を用いることができる。導電膜は、スパッタ法や真空蒸着法で形成することができる。具体的には、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウム、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物導電膜を用いることができる。この場合、酸化物半導体層４０７に用いる材料と比較して、導電率が高いまたは抵抗率が低い材料を用いることが好ましい。酸化物導電膜の導電率は、キャリア濃度を増やすことで高くすることができる。酸化物導電膜のキャリア濃度は、水素濃度を増やすことで増やすことができる。また、酸化物導電膜のキャリア濃度は、酸素欠損を増やすことで増やすことができる。
【００７３】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【００７４】
ここで、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方は、上面からみて、第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることが好ましい。すなわち、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方と電荷蓄積層４０５との間に、酸化物半導体層４０７が介在しないで第２の絶縁膜４０６だけが介在する部分を有するように設けることが好ましい。すなわち、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方は、第２の絶縁膜４０６に接する部分を有し、第２の絶縁膜４０６に接する部分において第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることが好ましい。このような構成を採用するために、上面からみて、電荷蓄積層４０５と酸化物半導体層４０７とが重ならない部分を有するように設けることができる。
【００７５】
ソース電極４０８ａおよびドレイン電極４０８ｂを形成する際のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることができる。酸化物半導体層４０７上で隣り合うソース電極の下端部とドレイン電極の下端部との間隔によって不揮発性メモリ素子４０１のチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、チャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、これにより素子を小型化することができる。そして高集積化を図ることができる。また、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化を図ることができる。
【００７６】
本実施の形態では、ソース電極４０８ａおよびドレイン電極４０８ｂを形成する導電膜としてＴｉ膜を用いる。導電膜のエッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
【００７７】
なお、このフォトリソグラフィ工程では、酸化物半導体層４０７は一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極４０８ａ、ドレイン電極４０８ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００７８】
また、酸化物半導体層４０７とソース電極４０８ａおよびドレイン電極４０８ｂの間に、酸化物導電層を形成してもよい。酸化物導電層とソース電極及びドレイン電極を形成するための金属層は、連続成膜が可能である。この場合、酸化物導電層はソース領域及びドレイン領域として機能させることができる。酸化物導電層を設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、回路の性能向上を図ることができる。
【００７９】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【００８０】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【００８１】
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる酸化物絶縁膜４０９を形成する。
【００８２】
酸化物絶縁膜４０９は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁膜４０９に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁膜４０９に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁膜４０９はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【００８３】
本実施の形態では、酸化物絶縁膜４０９として膜厚２００ｎｍの酸化珪素膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜４０９は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
【００８４】
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁膜４０９を成膜することが好ましい。酸化物半導体層４０７及び酸化物絶縁膜４０９に水素、水酸基又は水分が含まれないようにするためである。
【００８５】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁膜４０９に含まれる不純物の濃度を低減できる。
【００８６】
酸化物絶縁膜４０９を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。また、酸化物絶縁膜４０９を酸素過剰となるように形成することが好ましい。
【００８７】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、不揮発性メモリ素子の電気的特性のばらつきを低減することができる。
【００８８】
以上のような方法で不揮発性メモリ素子４０１を作製した場合、酸化物半導体層４０７の水素濃度は５×１０１９／ｃｍ３以下となり、また、不揮発性メモリ素子４０１のオフ電流は１×１０−１３Ａ以下となる。また、酸化物半導体層４０７のキャリア濃度は１×１０１４／ｃｍ３未満となる。例えば、酸化物半導体層４０７のキャリア濃度は６．０×１０１０／ｃｍ３未満となる。このような、水素濃度が十分に低減されて高純度化された酸化物半導体層４０７を適用することで、優れた特性の不揮発性メモリ素子４０１を得ることができる。
【００８９】
なお、酸化物半導体との比較対象となり得る半導体材料としては、炭化珪素（例えば、４Ｈ−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリア密度はその一例である。常温でのフェルミ・ディラック分布を用いると、酸化物半導体の少数キャリアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解できる。
【００９０】
また、例えば、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−ＳｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体という点において、酸化物半導体と炭化珪素とは共通している。
【００９１】
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プロセス温度である。炭化珪素を用いる半導体プロセスは一般に１５００℃〜２０００℃の活性化熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００〜５００℃（ガラス転位温度以下、最大でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
【００９２】
また、炭化珪素の場合と異なり、酸化物半導体はガラス基板など、耐熱性の低い基板を用いることが可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエネルギーコストを十分に低くすることができるという利点を有する。
【００９３】
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ  ｏｆ  ｓｔａｔｅ）等の物性研究は多くなされているが、これらの研究は、エネルギーギャップ中のＤＯＳそのものを十分に減らすという思想を含まない。本発明の一態様では、ＤＯＳの原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、ＤＯＳそのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
【００９４】
さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥によるＤＯＳを減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とすることも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、当該酸化膜から酸素を供給して、酸素欠陥によるＤＯＳを減少させることが可能である。
【００９５】
酸化物半導体の欠陥は、過剰な水素による伝導帯下０．１〜０．２ｅＶの準位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであると考えられる。
【００９６】
また、酸化物半導体は一般にｎ型とされているが、本発明の一態様では、不純物、特に水や水素を除去することによりｉ型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
【００９７】
ここでは、酸化物半導体層を用いた不揮発性メモリ素子を、ボトムゲート型の不揮発性メモリトランジスタにより作製する例を示した。しかし、これに限定されず、酸化物半導体層を用いた不揮発性メモリ素子をトップゲート型の不揮発性メモリトランジスタにより作製してもよい。
【００９８】
＜真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係＞
図４は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
【００９９】
金属は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素はドナーでありｎ型化する要因の一つであることが知られている。
【０１００】
これに対して本発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
【０１０１】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
【０１０２】
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。
【０１０３】
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えばチャネル幅Ｗが１×１０４μｍ、チャネル長が３μｍの場合には、常温において１０−１３Ａ以下のオフ電流が実現され得る。
【０１０４】
＜不揮発性メモリ素子を有する装置の動作原理＞
電荷を長期間蓄積することのできる電荷蓄積層を備えた不揮発性メモリ素子の情報（データ）の書き込み、保持、読み出し、消去（初期化）について説明する。
【０１０５】
情報の書き込みは、電荷蓄積層に蓄積される電荷量を変えることで行われる。例えば、不揮発性メモリ素子がｎチャネル型であれば、書き込みは電荷蓄積層へ電子を注入することにより行われ、消去は電荷蓄積層から電子を引き抜くことにより行われる。電荷蓄積層への電荷の注入と電荷蓄積層からの電荷の引き抜きは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を利用して行うことができる。ここでは、ｎチャネル型の不揮発性メモリ素子において、Ｆ−Ｎトンネル電流を用いる場合を例として、不揮発性メモリ素子の情報の書き込み、および消去の方法を説明する。
【０１０６】
情報の書き込みは、不揮発性メモリ素子の制御ゲートに正の高電位（例えば１０Ｖ〜２０Ｖ）を印加するとともに、ソース電極およびドレイン電極をそれより低い電位（例えば０Ｖ）にする。これにより、制御ゲートと酸化物半導体層の間に高電界が形成され、酸化物半導体層と電荷蓄積層との間にＦ−Ｎトンネル電流が発生する。このＦ−Ｎトンネル電流により、酸化物半導体層から電荷蓄積層へ電子が注入される。電荷蓄積層は絶縁物で囲まれて周囲とは電気的に絶縁されているので、電荷蓄積層に電子等の電荷が注入されるとその電荷を保持し続けるという特性を持っている。
【０１０７】
電荷蓄積層に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を例えばデータ”０”が格納された状態とすることができる。
【０１０８】
情報の消去は、例えば制御ゲートに負の高電位（例えば−１０Ｖ〜−２０Ｖ）を印加するとともに、ソース電極およびドレイン電極をそれより高い電位（例えば０Ｖ）にして、電荷蓄積層と酸化物半導体層の間、若しくは電荷蓄積層とソース電極またはドレイン電極との間にＦ−Ｎトンネル電流を流すことにより、電荷蓄積層から電子の引き抜きを行うことができる。
【０１０９】
電荷蓄積層から電子の引き抜きを行うと、不揮発性メモリ素子のしきい値電圧は負の方向にシフトし、しきい値電圧が低い状態に戻る。この状態を例えばデータ”１”が格納された状態とすることができる。
【０１１０】
ここで、本発明の酸化物半導体層を有する不揮発性メモリ素子４０１は、ソース電極およびドレイン電極のいずれか一方または両方が、上面からみて、第２の絶縁膜を介して電荷蓄積層に重なる部分を有するように設けることが好ましい。すなわち、ソース電極およびドレイン電極のいずれか一方または両方は、ソース電極およびドレイン電極のいずれか一方または両方と電荷蓄積層との間に、酸化物半導体層が介在しないで第２の絶縁膜だけが介在する部分を有するように設けることが好ましい。すなわち、ソース電極およびドレイン電極のいずれか一方または両方は、第２の絶縁膜に接する部分を有し、第２の絶縁膜に接する部分において第２の絶縁膜を介して電荷蓄積層に重なる部分を有するように設けることが好ましい。このような構成を採用するために、図１（Ａ）の平面図に示すように、上面からみて、電荷蓄積層は酸化物半導体層と重ならない部分を有するように設けることが好ましい。
【０１１１】
このような構成を採用することにより、電荷蓄積層とソース電極またはドレイン電極との間にＦ−Ｎトンネル電流を流すことができ、電荷蓄積層からソース電極またはドレイン電極へ直接、電子の引き抜きを行うことができる。その結果、情報の消去を低電圧で行うことができる。
【０１１２】
なお、電荷蓄積層からソース電極またはドレイン電極へ第２の絶縁膜と酸化物半導体層とを介して電子の引き抜きを行う際に必要な消去電圧は、第２の絶縁膜のみを介して行う場合と比較して、高くなる可能性がある。これは、本発明の酸化物半導体層を有する不揮発性メモリ素子の制御ゲートに負の電位を印加しても酸化物半導体層が絶縁体として振る舞う可能性があるためである。
【０１１３】
したがって、本発明の酸化物半導体層を有する不揮発性メモリ素子４０１において、ソース電極およびドレイン電極のいずれか一方または両方が第２の絶縁膜を介して電荷蓄積層に重なる部分を有する構成を採用することは、不揮発性メモリ素子４０１を低電圧で動作させるうえで非常に有用な構成といえる。
【０１１４】
また、書き込み、消去で発生するＦ−Ｎトンネル電流の電荷量は、不揮発性メモリ素子の第２の絶縁膜の膜厚に依存するところがある。Ｆ−Ｎトンネル電流は、第２の絶縁膜の膜厚が薄いほど量子効果により発生しやすく、逆に、第２の絶縁膜の膜厚が厚いとほとんど発生しない。そのため、書き込み、消去の動作において、電荷蓄積層に電荷を注入する或いは電荷蓄積層から電荷を引き抜く際に、電荷の経路となりうる領域では、電荷蓄積層と酸化物半導体層の間、若しくは電荷蓄積層とソース電極またはドレイン電極との間の第２の絶縁膜の膜厚は、この電荷が通過できるように薄く形成することが好ましい。一方で、不揮発性メモリ素子が情報を保持し続けることができるようにするため、第２の絶縁膜の膜厚は電荷蓄積層から電荷がリークしない程度の厚さが必要である。
【０１１５】
情報（データ）の読み出しは、制御ゲートに読み出し電圧（正の電位）を印加して、不揮発性メモリ素子に流れる電流を観測することにより行うことができる。読み出し電圧（正の電位）を印加し、不揮発性メモリ素子にほとんど電流が流れなければデータ”０”が保持されている状態であり、大きい電流が流れればデータ”１”が保持された状態であることがわかる。
【０１１６】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１１７】
（実施の形態２）
本実施の形態は、本発明の一態様である不揮発性メモリ素子を有する装置の構成について、図１とは異なる例を図５を参照して説明する。図５（Ａ）には、不揮発性メモリ素子の平面図を、図５（Ｂ）には、不揮発性メモリ素子の断面図を、それぞれ示す。図５（Ｂ）は、図５（Ａ）の線Ｃ１−Ｃ２における断面図に相当する。
【０１１８】
図５は、酸化物半導体層４０７のパターン形状を、図１と異ならせた例である。その他の構成は図１と同様であるので説明を省略する。
【０１１９】
本実施の形態は、酸化物半導体層４０７のチャネル長方向（線Ｃ１−Ｃ２の方向）の幅が電荷蓄積層４０５の幅より大きくなるように設けられている。これにより、図１に示す不揮発性メモリ素子を有する装置の構成と比べて、制御ゲート４０３、電荷蓄積層４０５の線幅を小さくすることができ、素子を小型化することができる。そして高集積化を図ることができる。
【０１２０】
ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方は、チャネル幅方向の幅が酸化物半導体層４０７の幅より大きくなるように設けることが好ましい。これにより、チャネル幅方向において、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方が第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることができる。ここでは、ソース電極４０８ａおよびドレイン電極４０８ｂの両方のチャネル幅方向の幅が酸化物半導体層４０７の幅より大きくなるように設けている。
【０１２１】
このような構成を採用することにより、電荷蓄積層４０５とソース電極４０８ａおよびドレイン電極４０８ｂとの間にＦ−Ｎトンネル電流を流すことができ、電荷蓄積層４０５からソース電極４０８ａまたはドレイン電極４０８ｂへ直接、電子の引き抜きを行うことができる。その結果、情報の消去を低電圧で行うことができ、不揮発性メモリ素子４０１を低電圧で動作させることができる。
【０１２２】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１２３】
（実施の形態３）
本実施の形態は、本発明の一態様である不揮発性メモリ素子を有する装置の構成について、図１とは異なる例を図６を参照して説明する。図６（Ａ）には、不揮発性メモリ素子の平面図を、図６（Ｂ）、図６（Ｃ）には、不揮発性メモリ素子の断面図を、それぞれ示す。図６（Ｂ）は、図６（Ａ）の線Ｃ１−Ｃ２における断面図に相当する。図６（Ｃ）は、図６（Ａ）の線Ｄ１−Ｄ２における断面図に相当する。
【０１２４】
図６は、酸化物半導体層４０７およびソース電極４０８ａのパターン形状を図１とは異ならせた例である。その他の構成は図１と同様であるので説明を省略する。
【０１２５】
酸化物半導体層４０７は、チャネル長方向（線Ｃ１−Ｃ２の方向）の幅が電荷蓄積層４０５の幅より大きくなるように設けられている。
【０１２６】
また、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方は、チャネル幅方向（線Ｄ１−Ｄ２の方向）の幅の少なくとも一部が酸化物半導体層４０７の幅より大きくなるように設けられている。これにより、チャネル幅方向において、ソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方が第２の絶縁膜４０６を介して電荷蓄積層４０５に重なる部分を有するように設けることができる。この重なる部分は、電荷蓄積層４０５の端部に重ならずに電荷蓄積層４０５が設けられた領域内に納まることが好ましい。これにより重なる部分のソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方が、第２の絶縁膜４０６を介して電荷蓄積層４０５の端部を覆う領域がなく、重なる部分のソース電極４０８ａおよびドレイン電極４０８ｂのいずれか一方または両方と電荷蓄積層４０５の間の第２の絶縁膜４０６の膜厚は安定するため、消去電圧のばらつきを低減することができる。
【０１２７】
ここでは、ソース電極４０８ａのチャネル幅方向の幅の一部が酸化物半導体層４０７の幅より大きくなるように設けている。ここでは、ソース電極４０８ａのパターン形状がＬ字状の例を示しているが、これに限定されない。ソース電極４０８ａのパターン形状がＴ字状でもよいし、十字状でもよいし、それ以外の形状でもよい。ここでは、ソース電極４０８ａの形状を変形させた例を示したが、ドレイン電極４０８ｂの形状を変形させてもよいし、ソース電極４０８ａおよびドレイン電極４０８ｂの両方の形状を変形させてもよい。
【０１２８】
このような構成を採用することにより、電荷蓄積層とソース電極またはドレイン電極との間にＦ−Ｎトンネル電流を流すことができ、電荷蓄積層からソース電極またはドレイン電極へ直接、電子の引き抜きを行うことができる。その結果、情報の消去を低電圧で行うことができ、不揮発性メモリ素子４０１を低電圧で動作させることができる。
【０１２９】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１３０】
（実施の形態４）
本実施の形態は、本発明の一態様である不揮発性メモリ素子を有する装置の構成について、図１とは異なる例を図７を参照して説明する。図７（Ａ）には、不揮発性メモリ素子の平面図を、図７（Ｂ）には、不揮発性メモリ素子の断面図を、それぞれ示す。図７（Ｂ）は、図７（Ａ）の線Ｃ１−Ｃ２における断面図に相当する。
【０１３１】
図７は、酸化物半導体層４０７およびソース電極４０８ａのパターン形状を図１とは異ならせた例である。その他の構成は図１と同様であるので説明を省略する。
【０１３２】
酸化物半導体層４０７は、チャネル長方向（線Ｃ１−Ｃ２の方向）の幅が電荷蓄積層４０５の幅より大きくなるように設けられている。これにより、図１に示す不揮発性メモリ素子を有する装置の構成と比べて、制御ゲート４０３、電荷蓄積層４０５の線幅を小さくすることができ、素子を小型化することができる。そして高集積化を図ることができる。
【０１３３】
また、酸化物半導体層４０７は、チャネル幅方向の幅が電荷蓄積層４０５の幅より大きくなるように設けられている。
【０１３４】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１３５】
（実施の形態５）
本実施の形態は、本発明の一態様である不揮発性メモリ素子とトランジスタを有する装置の構成について、図８を参照して説明する。図８（Ａ）には、不揮発性メモリ素子とトランジスタを有する装置の平面図を、図８（Ｂ）には、不揮発性メモリ素子とトランジスタを有する装置の断面図を、それぞれ示す。ここで、図８（Ｂ）は、図８（Ａ）の線Ｃ１−Ｃ２における断面図に相当する。
【０１３６】
不揮発性メモリ素子４０１は、基板４０２の上方に設けられた制御ゲート４０３と、制御ゲート４０３に重なるように設けられた第１の絶縁膜４０４と、第１の絶縁膜４０４に接して設けられた電荷蓄積層４０５と、電荷蓄積層４０５に重なるように設けられた第２の絶縁膜４０６と、第２の絶縁膜４０６に重なるように設けられた酸化物半導体層４０７と、酸化物半導体層４０７に電気的に接続されたソース電極４０８ａとドレイン電極４０８ｂとを有している。電荷蓄積層４０５は、酸化物半導体層４０７と制御ゲート４０３との間に設けられている。
【０１３７】
電荷蓄積層４０５は、第２の絶縁膜４０６を介して酸化物半導体層４０７が有するチャネル形成領域と重なるように設けられている。また、電荷蓄積層４０５は第１の絶縁膜４０４を介して制御ゲート４０３と重なるように設けられている。
【０１３８】
トランジスタ５０１は、基板４０２の上方に設けられたゲート電極５０３と、ゲート電極５０３に重なるように設けられた第３の絶縁膜５０４と、第３の絶縁膜５０４に重なるように設けられた酸化物半導体層５０７と、酸化物半導体層５０７に電気的に接続されたソース電極５０８ａとドレイン電極５０８ｂとを有している。ここでは第３の絶縁膜５０４として第１の絶縁層５０４ａと第２の絶縁層５０４ｂの積層膜を用いているが、これに限定されない。第１の絶縁層５０４ａおよび第２の絶縁層５０４ｂのいずれか一方を用いることもできるし、第１の絶縁層５０４ａおよび第２の絶縁層５０４ｂのいずれか一方または両方の一部を用いることもできる。
【０１３９】
トランジスタ５０１と不揮発性メモリ素子４０１は電気的に接続して用いることもできるし、電気的に分離して用いることもできる。ここでは、図８に示すように、トランジスタ５０１が有するドレイン電極５０８ｂと不揮発性メモリ素子４０１が有するソース電極４０８ａを電気的に接続して用いている。
【０１４０】
不揮発性メモリ素子４０１は、実施の形態１に示した作製工程と同様の工程で形成することができる。不揮発性メモリ素子４０１は、実施の形態１に示した構造と同様の構造を用いることができる。また、実施の形態１に示した構造に代えて、実施の形態２、３、４に示した構造と同様の構造を用いることもできる。トランジスタ５０１は、不揮発性メモリ素子４０１と同じ材料、膜、層を用いて形成することができる。
【０１４１】
トランジスタ５０１が有するゲート電極５０３は、不揮発性メモリ素子４０１が有する制御ゲート４０３と同じ層に同じ工程を用いて同じ材料で形成することができる。トランジスタ５０１が有する第３の絶縁膜５０４に含まれる第１の絶縁層５０４ａは、不揮発性メモリ素子４０１が有する第２の絶縁膜４０６と同じ層に同じ工程を用いて同じ材料で形成することができる。トランジスタ５０１が有する第３の絶縁膜５０４に含まれる第２の絶縁層５０４ｂは、不揮発性メモリ素子４０１が有する第１の絶縁膜４０４と同じ層に同じ工程を用いて同じ材料で形成することができる。トランジスタ５０１が有す酸化物半導体層５０７は、不揮発性メモリ素子４０１が有する酸化物半導体層４０７と同じ層に同じ工程を用いて同じ材料で形成することができる。トランジスタ５０１が有するソース電極５０８ａとドレイン電極５０８ｂは、不揮発性メモリ素子４０１が有するソース電極４０８ａとドレイン電極４０８ｂと同じ層に同じ工程を用いて同じ材料で形成することができる。
【０１４２】
不揮発性メモリ素子４０１とトランジスタ５０１の上方には酸化物絶縁膜４０９が設けられている。
【０１４３】
このように不揮発性メモリ素子４０１とトランジスタ５０１とを同一の基板上に同じ材料、膜、層を用いて同じ工程を用いて形成することができる。上記した不揮発性メモリ素子４０１と同じ工程を用いて作製したトランジスタ５０１は、良好なオフ電流特性を有する。
【０１４４】
本発明の一態様として、選択トランジスタと不揮発性メモリ素子とからなるメモリセルを有するメモリ回路において、トランジスタ５０１を選択トランジスタとして用いることができる。この場合、酸化物半導体を用いた選択トランジスタのオフ電流は極めて小さいため、非選択のメモリセルのリーク電流を極めて小さくでき、安定した読み出し動作が可能となる。また、１本のビット線に接続するメモリセル数を増やすことができ、大容量化に適した不揮発性メモリ素子を有する装置を実現することができる。
【０１４５】
また、本発明の別の一態様として、トランジスタ５０１は表示装置の画素トランジスタとして用いることができる。この場合、酸化物半導体を用いた画素トランジスタのオフ電流は極めて小さいため、保持容量を小さくでき、開口率を向上することができる。或いは、静止画像を表示する際にフレーム周波数を低くする、または一時的に駆動回路を停止することが可能となり、消費電力を低減することが可能となる。この場合、表示装置に用いるＴＦＴ基板上に不揮発性メモリ素子を同時に形成することができ、特に有用である。
【０１４６】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１４７】
（実施の形態６）
本実施の形態は、本発明の一態様である不揮発性メモリ素子を有するメモリセルがマトリクス状に配置された構成について、図９の等価回路を参照して説明する。図９に不揮発性メモリ素子を有するメモリセルがマトリクス状に配置されたメモリセルアレイの等価回路の一例を示す。
【０１４８】
図９は、ビット線に不揮発性メモリ素子Ｍ０１を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配置され、各交差部に不揮発性メモリ素子が配置されている。ＮＯＲ型は、個々の不揮発性メモリ素子のドレイン電極がビット線ＢＬに電気的に接続されている。ソース線ＳＬには不揮発性メモリ素子のソース電極が電気的に接続されている。ワード線ＷＬには不揮発性メモリ素子の制御ゲートが電気的に接続されている。
【０１４９】
このメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に島状に分離して形成された酸化物半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。
【０１５０】
ＮＯＲ型の動作は、例えば、次の通りである。不揮発性メモリ素子Ｍ０１にｎチャネル型の素子を用いた場合を例に説明する。データ（情報）の書き込みは、データを書き込むために選択されたワード線ＷＬに高電圧（例えば１５Ｖ）を与え、ビット線ＢＬ及びソース線ＳＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれ低電位（例えば０Ｖ）、高電位（例えば７Ｖ）をビット線ＢＬ及びソース線に付与する。”０”データを書き込むべく低電位が与えられた不揮発性メモリ素子では、チャネル形成領域から電荷蓄積層へＦ−Ｎトンネル電流が流れ、電子が電荷蓄積層に注入される。”１”データの場合Ｆ−Ｎトンネル電流は生じない。
【０１５１】
データを消去するときは、ソース線ＳＬ及びビット線ＢＬに１０Ｖ程度の正の電圧を印加し、ワード線ＷＬに負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。
【０１５２】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬに接続される読み出し回路を動作状態にする。選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、読み出し回路が有するセンスアンプで判定することにより行う。
【０１５３】
本実施の形態に示した構成は、酸化物半導体を用いた不揮発性メモリ素子のオフ電流が極めて小さいため、非選択のメモリセルのリーク電流が小さいという利点を有する。その結果、読み出し動作において、ビット線ＢＬのリーク電流が極めて小さく、安定した動作が可能となる。また、ビット線ＢＬのリーク電流が極めて小さいことから、１本のビット線に接続するメモリセル数を増やすことができ、大容量化に適した不揮発性メモリ素子を有する装置を実現することができる。
【０１５４】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１５５】
（実施の形態７）
本実施の形態は、本発明の一態様である不揮発性メモリ素子を有するメモリセルがマトリクス状に配置された構成について、図１０の等価回路を参照して説明する。図１０に不揮発性メモリ素子を有するメモリセルがマトリクス状に配置されたメモリセルアレイの等価回路の一例を示す。
【０１５６】
１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、選択トランジスタＳ０１のソース電極が不揮発性メモリ素子Ｍ０１のドレイン電極に電気的に接続されている。選択トランジスタＳ０１のゲートがワード線ＷＬ１に接続されている。選択トランジスタＳ０１のドレイン電極がビット線ＢＬ０に電気的に接続されている。ソース線ＳＬ０には不揮発性メモリ素子Ｍ０１のソース電極が電気的に接続されている。不揮発性メモリ素子Ｍ０１の制御ゲートはワード線ＷＬ１１に電気的に接続されている。
【０１５７】
このメモリセルの動作は、例えば、次の通りである。選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１にｎチャネル型の素子を用いた場合を例に説明する。不揮発性メモリ素子Ｍ０１にデータ（情報）を書き込むときは、ワード線ＷＬ１をＨレベル（例えば２Ｖ）、ビット線ＢＬ０をＬレベル（例えば０Ｖ）、ビット線ＢＬ１を高電圧（例えば５Ｖ）として、ワード線ＷＬ１１に高電圧（例えば１５Ｖ）を印加すると、電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０を高電圧（例えば５Ｖ）とし、ワード線ＷＬ１１に負の高電圧（例えば−１０Ｖ）を印加すれば良い。
【０１５８】
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された酸化物半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。
【０１５９】
本実施の形態に示した構成は、酸化物半導体を用いた選択トランジスタ及び不揮発性メモリ素子のオフ電流が極めて小さいため、非選択のメモリセルのリーク電流が小さいという利点を有する。その結果、読み出し動作において、ビット線ＢＬのリーク電流が極めて小さく、安定した動作が可能となる。また、ビット線ＢＬのリーク電流が極めて小さいことから、１本のビット線に接続するメモリセル数を増やすことができ、大容量化に適した不揮発性メモリ素子を有する装置を実現することができる。
【０１６０】
また、同一の基板上に選択トランジスタに使用したトランジスタと同じ材料、膜、層を用い同じ工程を用いて表示装置の画素トランジスタを設けることができる。この場合、表示装置に用いるＴＦＴ基板上に不揮発性メモリ素子と選択トランジスタとを有するメモリセルがマトリクス状に配置されたメモリセルアレイを同時に形成することができ非常に有用である。
【０１６１】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１６２】
（実施の形態８）
本実施の形態は、本発明の一態様である不揮発性メモリ素子を有するメモリセルがマトリクス状に配置された構成について、図１１の等価回路を参照して説明する。図１１に不揮発性メモリ素子を有するメモリセルを複数有するメモリセルアレイの等価回路の一例を示す。
【０１６３】
図１１は、ＮＡＮＤ型メモリセルアレイの等価回路の例を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が、選択トランジスタＳ２を介して電気的に接続されている。ソース線ＳＬには、ＮＡＮＤセルＮＳ１が、選択トランジスタＳ１を介して電気的に接続されている。選択トランジスタＳ１、選択トランジスタＳ２のゲートはそれぞれ選択ゲート線ＳＧ１、選択ゲート線ＳＧ２に電気的に接続されている。複数の不揮発性メモリ素子の制御ゲートはそれぞれワード線ＷＬに電気的に接続されている。
【０１６４】
そして複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。図１１で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０乃至ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子の制御ゲートには、この行に対応するワード線が電気的に接続されている。
【０１６５】
この場合、選択トランジスタＳ１、選択トランジスタＳ２と不揮発性メモリ素子Ｍ０乃至Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの酸化物半導体層で形成しても良い。これにより集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の酸化物半導体層とＮＡＮＤセルの酸化物半導体層を分離して形成しても良い。
【０１６６】
ＮＡＮＤセルの動作は、例えば、次の通りである。書き込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書き込みは、選択されたワード線に高電圧（例えば１５Ｖ）を印加し、選択されたワード線より選択ゲート線ＳＧ１側にあるワード線と選択ゲート線ＳＧ１にＨレベル（例えば２Ｖ）を印加する。その結果、電荷蓄積層に電荷が蓄積される。
【０１６７】
消去動作をする場合は、選択されたワード線に負の高電圧（例えば−１０Ｖ）を印加し、選択されたワード線より選択ゲート線ＳＧ２側にあるワード線と選択ゲート線ＳＧ２に高電圧（例えば５Ｖ）を印加する。これにより、電荷蓄積層中の電子がトンネル電流により酸化物半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【０１６８】
本実施の形態に示した構成は、酸化物半導体を用いた選択トランジスタ及び不揮発性メモリ素子のオフ電流が極めて小さいため、非選択のメモリセルのリーク電流が小さいという利点を有する。その結果、読み出し動作において、ビット線ＢＬのリーク電流が極めて小さく、安定した動作が可能となる。また、ビット線ＢＬのリーク電流が極めて小さいことから、１本のビット線に接続するメモリセル数を増やすことができ、大容量化に適した不揮発性メモリ素子を有する装置を実現することができる。
【０１６９】
また、同一の基板上に選択トランジスタに使用したトランジスタと同じ材料、膜、層を用い同じ工程を用いて表示装置の画素トランジスタを設けることができる。この場合、表示装置に用いるＴＦＴ基板上に不揮発性メモリ素子と選択トランジスタとを有するメモリセルがマトリクス状に配置されたメモリセルアレイを同時に形成することができ非常に有用である。
【０１７０】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１７１】
（実施の形態９）
本実施の形態では、不揮発性メモリ素子を有するメモリ部と、トランジスタを有する画素部とを同一基板上に設けた表示装置の例を図１２の回路ブロック図を参照して説明する。
【０１７２】
基板５３００上には、画素部５３０１、走査線駆動回路５３０２、信号線駆動回路５３０４、メモリ部５３０３が形成されている。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が走査線駆動回路５３０２から延伸して配置されている。走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。信号線駆動回路５３０４にはメモリ部５３０３からの出力データを供給する複数の配線が配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、制御回路５３０５（コントローラ、制御ＩＣともいう）に接続されている。
【０１７３】
図１２では、走査線駆動回路５３０２、信号線駆動回路５３０４、メモリ部５３０３は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０１７４】
なお、制御回路５３０５は、走査線駆動回路５３０２に対し、一例として、走査線駆動回路用スタート信号（ＧＳＰ）、走査線駆動回路用クロック信号（ＧＣＬＫ）を供給する。また、制御回路５３０５は、信号線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＬＫ）、ラッチ信号（ＬＡＴ）を供給する。また、制御回路５３０５は、信号線駆動回路５３０４とメモリ部５３０３に、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）を供給する。また、制御回路５３０５は、メモリ部５３０３にリードイネーブル信号（ＲＥ）、ライトイネーブル信号（ＷＥ）、アドレス信号（ＡＤＤＲ）を供給する。なお各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給されるものであってもよい。
【０１７５】
メモリ部５３０３には、不揮発性メモリ素子が複数設けられている。この不揮発性メモリ素子は酸化物半導体層を用いた不揮発性メモリ素子を用いることができる。また画素部のトランジスタは酸化物半導体層をチャネル形成領域として用いたトランジスタを用いることができる。酸化物半導体層を有する不揮発性メモリ素子および酸化物半導体層を有するトランジスタについては、他の実施形態で説明したものを用いることができる。
【０１７６】
酸化物半導体を用いた画素トランジスタのオフ電流は極めて小さいため、保持容量を小さくでき、開口率を向上することができる。或いは、静止画像を表示する際にフレーム周波数を低くする、または一時的に駆動回路を停止することが可能となり、消費電力を低減することが可能となる。この場合、表示装置に用いるＴＦＴ基板上に不揮発性メモリ素子を同時に形成することができ、特に有用である。
【０１７７】
また酸化物半導体を用いた不揮発性メモリ素子のオフ電流が極めて小さいため、非選択のメモリセルのリーク電流が小さいという利点を有する。その結果、読み出し動作において、ビット線ＢＬのリーク電流が極めて小さく、安定した動作が可能となる。また、ビット線ＢＬのリーク電流が極めて小さいことから、１本のビット線に接続するメモリセル数を増やすことができ、大容量化に適した不揮発性メモリ素子を有する装置を実現することができる。
【０１７８】
特に、不揮発性メモリ部と画素部とを同一基板上に有する構成は、不揮発性メモリ部が安定した読み出し動作と大容量化に適した不揮発性メモリ素子を用いていること、メモリ部からの出力されるデータ信号を供給する配線が短く、メモリ部から信号線駆動回路５３０４へのデータ転送の遅延が小さいこと、から、ビデオ信号用のデータを格納し、信号線駆動回路へ高速に転送する用途に適している。
【０１７９】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１８０】
（実施の形態１０）
本実施の形態では、先の実施の形態で得られる不揮発性メモリ素子やトランジスタを有する装置を搭載した電子機器の例について図１３を用いて説明する。先の実施の形態で得られる酸化物半導体を用いた不揮発性メモリ素子やトランジスタのオフ電流は極めて小さいため、本実施の形態の電子機器に適用することで、消費電力を低くすることができる。特に、酸化物半導体を用いた不揮発性メモリ素子は、非選択のメモリセルのリーク電流が小さいという利点を有する。その結果、読み出し動作において、ビット線ＢＬのリーク電流が極めて小さく、安定した動作が可能となる。また、ビット線ＢＬのリーク電流が極めて小さいことから、１本のビット線に接続するメモリセル数を増やすことができ、大容量化に適した不揮発性メモリ素子を有する装置を実現することができる。このため、当該不揮発性メモリ素子を有する装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る不揮発性メモリ素子を有する装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
【０１８１】
図１３（Ａ）は、先の実施の形態に係る不揮発性メモリ素子やトランジスタを有する装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。
【０１８２】
図１３（Ｂ）は、先の実施の形態に係る不揮発性メモリ素子やトランジスタを有する装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。
【０１８３】
図１３（Ｃ）には、先の実施の形態に係る不揮発性メモリ素子やトランジスタを有する装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。
【０１８４】
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１３（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図１３（Ｃ）では表示部３２７）に画像を表示することができる。
【０１８５】
また、図１３（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
【０１８６】
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１８７】
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。
【０１８８】
図１３（Ｄ）は、先の実施の形態に係る不揮発性メモリ素子やトランジスタを有する装置を含む携帯電話機である。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、当該携帯電話機の充電を行う太陽電池セル３４９、外部不揮発性メモリスロット３５０などを備えている。また、アンテナは筐体３４１内部に内蔵されている。
【０１８９】
表示パネル３４２はタッチパネル機能を備えており、図１３（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
【０１９０】
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図１３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０１９１】
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部不揮発性メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０１９２】
図１３（Ｅ）は、先の実施の形態に係る不揮発性メモリ素子やトランジスタを有する装置を含むデジタルカメラである。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。
【０１９３】
図１３（Ｆ）は、先の実施の形態に係る不揮発性メモリ素子やトランジスタを有する装置を含むテレビジョン装置である。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。
【０１９４】
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。
【０１９５】
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
【０１９６】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９７】
（実施の形態１１）
本実施の形態では、先の実施の形態で得られる不揮発性メモリ素子を有する装置の一例として、非接触でデータの入出力が可能である無線通信半導体装置について説明する。非接触でデータの入出力が可能である無線通信半導体装置は、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
【０１９８】
本実施の形態の無線通信半導体装置の構造の一例について、図１４、図１５を参照して説明する。図１４（Ａ）は、半導体集積回路チップ９００と支持基板９０４に形成されたアンテナ９０２の斜視図を示す。図１４（Ｂ）は、図１４（Ａ）に示した半導体集積回路チップ９００と支持基板９０４に形成されたアンテナ９０２が積層された半導体装置の斜視図を示す。
【０１９９】
図１４に示す無線通信半導体装置は、（オンチップ）アンテナが設けられた半導体集積回路チップ９００と、（ブースター）アンテナ９０２が設けられた支持基板９０４と、を有する。半導体集積回路チップ９００は、支持基板９０４及びアンテナ９０２上に形成された絶縁層上に設けられている。絶縁層としては、支持基板９０４及びアンテナ９０２上に半導体集積回路チップ９００を固定することができるものを用いればよく、例えばシール材などにより形成すればよい。
【０２００】
なお、半導体集積回路チップ９００の表面には、静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止するために導電性遮蔽体が設けられていることが好ましい。導電性遮蔽体の抵抗が高く、アンテナ９０２のパターン間を導通させない場合には、アンテナ９０２と半導体集積回路チップ９００の表面に設けられる導電性遮蔽体とは接して設けられてもよい。
【０２０１】
本実施の形態の無線通信半導体装置の通信方式は、電磁誘導方式または電磁結合方式であってもよい。図１５は、電磁誘導方式または電磁結合方式を適用した例を示す。
【０２０２】
図１５においては、ブースターアンテナとしてコイル状のアンテナ９０２が設けられた支持基板９０４上に、コイル状のアンテナ９１２が設けられた半導体集積回路チップ９００が設けられている。なお、ブースターアンテナであるアンテナ９０２は、支持基板９０４を挟んで、容量を形成している。
【０２０３】
半導体集積回路チップ９００内に設けられる半導体集積回路にはメモリ部やロジック部を構成する複数の不揮発性メモリ素子、トランジスタ等の素子が設けられる。これらのメモリ部やロジック部を構成する不揮発性メモリ素子、トランジスタとして、先の実施の形態で説明した不揮発性メモリ素子やトランジスタを用いることができる。
【０２０４】
先の実施の形態で説明した不揮発性メモリ素子やトランジスタはオフ電流が小さいため、本実施の形態の無線通信半導体装置に適用することで、消費電力を低くすることができる。
【０２０５】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０２０６】
（実施の形態１２）
本実施の形態は、本発明の一態様として、先の実施の形態で説明した無線通信半導体装置を適用した例について説明する。
【０２０７】
図１６は、先の実施の形態で説明した無線通信半導体装置と同様の半導体装置１０００の適用例を示す。半導体装置１０００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品としては、例えば、鍵（図１６（Ａ）を参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票など、図１６（Ｂ）を参照）、書籍類、容器類（シャーレなど、図１６（Ｃ）を参照）、装身具（鞄や眼鏡など、図１６（Ｄ）を参照）、包装用容器類（包装紙やボトルなど、図１６（Ｅ）および（Ｆ）を参照）、記録媒体（ディスクやビデオテープなど）、乗物類（自転車など）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末など）などが挙げられる。半導体装置１０００は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、ここでシステムとしては、物品管理システム、認証機能システム、流通システムなどが挙げられる。
【０２０８】
先の実施の形態で説明した、低消費電力であり、静電破壊が抑制され、且つ信頼性の高い半導体装置を用いることで、信頼性の高いシステムを実現することができる。
【０２０９】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【符号の説明】
【０２１０】
４０１    不揮発性メモリ素子
４０２    基板
４０３    制御ゲート
４０４    第２の絶縁膜
４０５    電荷蓄積層
４０６    第１の絶縁膜
４０７    酸化物半導体層
４０９    酸化物絶縁膜
４１０    導電膜
４１１    導電膜
４１２    酸化物半導体膜
５０１    トランジスタ
５０３    ゲート電極
５０４    第３の絶縁膜
５０７    酸化物半導体層
【図１】
0005570950.tif 000002
【図２】
0005570950.tif 000003
【図３】
0005570950.tif 000004
【図４】
0005570950.tif 000005
【図５】
0005570950.tif 000006
【図６】
0005570950.tif 000007
【図７】
0005570950.tif 000008
【図８】
0005570950.tif 000009
【図９】
0005570950.tif 000010
【図１０】
0005570950.tif 000011
【図１１】
0005570950.tif 000012
【図１２】
0005570950.tif 000013
【図１３】
0005570950.tif 000014
【図１４】
0005570950.tif 000015
【図１５】
0005570950.tif 000016
【図１６】
0005570950.tif 000017