(57)【特許請求の範囲】
【請求項１】
活性層（２ｃ）と支持基板（２ａ）と埋込絶縁膜（２ｂ）から構成されるＳＯＩ基板（２）からなる半導体基板を有し、
前記活性層内に半導体素子（４２、４４）が形成されていると共に、該半導体素子が絶縁分離領域（３）によって囲まれた素子形成領域に形成された半導体装置において、
前記活性層内に、前記活性層とは異なる導電型の第１導電型の第１ウェル（４２ｄ、４４ｄ、４４ｏ）を有し、
前記第１ウェルの外周全体または外周の一部に、前記第１ウェルよりも深く形成され、かつ、前記活性層よりも導電率が高いガードリング（４２ｃ、４４ｃ）を有していると共に、
前記活性層のうち前記埋込絶縁膜に接する側には、前記ガードリングに繋がる前記第２導電型の埋込領域（４２ｂ、４４ｂ）が形成されており、
前記半導体素子は第１導電型チャネルと第２導電型チャネルのＭＯＳＦＥＴ（４２、４４）であり、前記半導体素子により、異なる基準電位で動作する回路が少なくとも２つ以上構成され、
前記ガードリングの少なくとも一部は、第２導電型の拡散層によって構成され、
前記ガードリングと前記第１ウェルとは、逆バイアスまたは同電位となる電位に固定されていると共に、
前記半導体素子のうち前記第２導電型チャネルのＭＯＳＦＥＴは、前記第１ウェル内に形成され、
前記半導体素子のうち前記第１導電型チャネルのＭＯＳＦＥＴは、前記第１ウェル内に該第１ウェルと異なる導電型である第２導電型の第２ウェル（４２ｅ、４４ｅ）が備えられ、該第２ウェル内に形成されており、
前記第１ウェルと前記第２ウェルとは、逆バイアスまたは同電位となる電位に固定されることを特徴とする半導体装置。
【請求項２】
前記半導体素子として、低電圧素子と高電圧素子が混載されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子により、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）とが構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ガードリングの少なくとも一部は、トレンチと該トレンチ内部をエピタキシャル成長にて形成した第２導電型のエピタキシャル層で埋め込んだ構造とされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記ガードリングの少なくとも一部は、トレンチと該トレンチ内部を埋め込む導体材料からなる埋込材にて形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体素子の外周に前記絶縁分離領域よりも浅いトレンチが形成されていると共に該トレンチ内に絶縁膜（４）が備えられており、
前記ガードリングの少なくとも一部は、前記絶縁分離領域と前記絶縁膜との間に形成された拡散層によって構成されていることを特徴とする特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記ガードリングの一部は、前記第１ウェルよりも浅い拡散層にて構成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記埋込領域は、不純物濃度が１×１０17ｃｍ-3以上であることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１ウェルの外縁部全体または外縁部の一部に、前記第１ウェルよりも高濃度な第１導電型のコンタクト領域（４２ｋ、４４ｋ）が形成され、
前記第２ウェルの外縁部全体または外縁部の一部に、前記第２ウェルよりも高濃度な第２導電型のコンタクト領域（４２ｊ、４４ｊ）が形成されることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群を有し、
前記半導体素子群は、複数に分割された半導体素子のそれぞれが、前記絶縁分離領域に囲まれた素子形成領域内に形成されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群を有し、
前記半導体素子群は、複数に分割された半導体素子の全てが、同じ絶縁分離領域に囲まれた１つの素子形成領域内に形成されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記半導体素子群に含まれる前記半導体素子の間の全てまたは一部に前記ガードリングが形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記絶縁分離領域は、前記半導体基板の法線方向に対して斜めに形成され、
前記素子形成領域において、前記半導体基板の表面側よりも裏面側の方が、面積が狭くなるように前記絶縁分離領域が形成されていることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置。
【請求項１４】
請求項１ないし１３のいずれか１つに記載の半導体装置に備えられた前記半導体素子が出力段または入力段を構成する素子もしくは差動対を構成する素子として適用されていることを特徴とする半導体集積回路。
【請求項１５】
電源回路、基準電圧回路、温度モニタ回路、過熱保護回路、過電流検出回路、短絡保護回路、電圧低下検出回路およびオフ保持回路のいずれか１つが構成されていることを特徴とする請求項１４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋込絶縁膜を有するＳＯＩ（Silicon on insulator）構造半導体基板（以下、ＳＯＩ基板という）もしくはシリコン等からなる半導体基板に対してエピタキシャル層を成長させたエピ基板に対して、例えば低電位基準回路、高電位基準回路などを構成する半導体素子が設けられた半導体装置に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１、２に、埋込絶縁膜を有するＳＯＩ基板の活性層に対して、低電位基準回路や高電位基準回路を設けた構造の半導体装置が開示されている。この半導体装置は、例えばモータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる。
【０００３】
従来、インバータの駆動には、図３９に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路１０３とローサイド側のＩＧＢＴを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路１０４を備えると共に、これらの間にレベルシフト素子１０５ａ、１０５ｂおよび制御回路１０６が備えられたＨＶＩＣ（High Voltage Integrated Circuit）が用いられている。このＨＶＩＣでは、レベルシフト素子１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣでは、インバータの小型化のために１チップ化が進められている。さらに、ＩＧＢＴと還流ダイオードまで１チップ内に備えた１チップインバータ化も進められている。
【０００４】
しかしながら、このように１チップ化したＨＶＩＣでは、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴを駆動するための出力部の電位を高電位側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０９３２２９号公報
【特許文献２】特開２００９−１４７１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した素子分離手法の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図４０は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位から埋込酸化膜を介して支持基板に流れたのち、再び埋込酸化膜を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
【０００７】
このような回路の誤作動の問題は、埋込酸化膜を厚くして寄生容量を低減したり、支持基板側の不純物濃度を下げて高抵抗にして変位電流の伝播を低減することで抑制可能である。しかしながら、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【０００８】
また、ここでは、ＳＯＩ基板を用いる場合に埋込絶縁膜にて構成される寄生容量を要因とする変位電流について説明した。しかしながら、第１半導体層上に該第１半導体層とは異なる導電型の第２半導体層をエピタキシャル成長させたエピ基板でも、第１半導体層と第２半導体層とのＰＮ接合によって構成される接合容量について、変位電流が発生するという問題が発生し得る。
【０００９】
本発明は上記点に鑑みて、寄生容量もしくは接合容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、ＳＯＩ基板（２）の活性層（２ｃ）に対して半導体素子（４２、４４）を形成すると共に、該半導体素子を絶縁分離領域（３）によって囲んだ構造において、活性層内に、活性層とは異なる導電型の第１導電型の第１ウェル（４２ｄ、４４ｄ）を有し、半導体素子は、第１ウェル内に形成されており、第１ウェルの外周全体または外周の一部に、第１ウェルよりも深く、かつ、活性層よりも導電率が高く形成されたガードリング（４２ｃ、４４ｃ）を有することを特徴としている。
【００１１】
このように、半導体素子を形成する第１ウェルより深く、かつ、活性層よりも導電率が高いガードリングを備え、さらに、半導体素子を第１ウェルの中に形成することで、埋込絶縁膜による寄生容量を起因とする変位電流を効果的に引き抜くことができ、素子領域への変位電流の流入を抑制することができる。このガードリングは、半導体素子の外周全体でなくとも、外周の一部に形成することでも変位電流の引き抜き効果を得ることができる。
【００１４】
さらに、請求項１に記載の発明では、活性層のうち埋込絶縁膜に接する側に、ガードリングに繋がる第２導電型の埋込領域（４２ｂ、４４ｂ）を備えることができる。また、請求項４に記載したように、第１半導体層のうち第２半導体層に接する側に、ガードリングに繋がる第２導電型の埋込領域（４２ｂ、４４ｂ）を備えている。
【００１５】
このような構成とすれば、埋込領域とガードリングにて低抵抗な経路を形成することができ、変位電流をより効果的に引き抜くことができる。
【００１６】
また、請求項１に記載の発明では、異なる基準電位で動作する回路を少なくとも２つ以上備えることを特徴としている。
【００１７】
このように、半導体装置内に作動電圧が異なる複数の素子や基準電位が異なる複数の回路が備えられるような場合に、ｄｖ／ｄｔサージによる変位電流が発生し易いことから、このような場合に上記構造を適用すると好ましい。
【００１８】
具体的には、請求項１に示すように、半導体素子を第１導電型チャネルと第２導電型チャネルのＭＯＳＦＥＴ（４２、４４）によって構成することができる。
さらに、請求項１に記載の発明では、ガードリングと第１ウェルとは、逆バイアスまたは同電位となる電位に固定されていることを特徴としている。このように、ガードリングと半導体素子を形成する第１ウェルの電位をそれぞれ逆バイアスまたは同電位となるように固定することで、変位電流の素子内への流入を効果的に抑制できる。
また、請求項１に記載の発明では、第１ウェル内に該第１ウェルと異なる導電型である第２導電型の第２ウェル（４２ｅ、４４ｅ）が備えられ、該第２ウェル内に半導体素子が形成されるような構造の場合、第１ウェルと第２ウェルとが逆バイアスまたは同電位となる電位に固定されるようにすることを特徴としている。
このように、二重ウェルの構造とされる場合にも、第１ウェルと第２ウェルとが逆バイアスまたは同電位となる電位に固定されるようにすることで、二重ウェルに寄生するトランジスタによる誤動作を抑制することができる。
【００１９】
また、請求項４に記載したように、ガードリングの少なくとも一部を、トレンチと該トレンチ内部をエピタキシャル成長にて形成した第２導電型のエピタキシャル層で埋め込んだ構造とすることもできる。請求項５に記載したように、ガードリングの少なくとも一部を、トレンチと該トレンチ内部を埋め込む導体材料からなる埋込材とすることもできる。また、請求項６に記載したように、半導体素子の外周に絶縁分離領域よりも浅いトレンチを形成すると共に該トレンチ内に絶縁膜（４）を備え、ガードリングの少なくとも一部を、絶縁分離領域と絶縁膜との間に形成された拡散層によって構成することもできる。さらに、請求項７に記載したように、ガードリングの一部を第１ウェルよりも浅い拡散層にて構成することもできる。
【００２０】
このような構成とすることで、ガードリングを深い拡散層にて形成する場合と比較して、平面的なガードリング領域の面積を小さくすることができる。勿論、請求項４〜７に記載した構造の組み合わせによって、ガードリングを構成することもできる。このような組み合わせよってガードリングを構成しても、全てを深い拡散層にて形成する場合と比較してガードリング領域の面積を小さくすることができるため、ガードリングによる回路面積の増加を抑制することができる。
【００２１】
請求項８に記載の発明では、埋込領域は、不純物濃度が１×１０17ｃｍ-3以上であることを特徴としている。
【００２２】
変位電流は、埋込領域とガードリングにて形成される低インピーダンスな経路にて引き抜かれるが、例えば、半導体素子の面積が大きい場合、半導体素子の中央部は外周に形成されたガードリングまでの距離が長いため、変位電流の経路のインピーダンスが大きくなってしまう。ガードリングまで到達する経路と、半導体素子内に流入する経路を比較して、半導体内部に流入する経路の方がインピーダンスが小さければ、変位電流は半導体素子内部に流入してしまう。したがって、請求項８に記載したように、埋込領域の濃度を高くすることで変位電流の経路のインピーダンスを低くすることができ、半導体素子内部への変位電流の流入を抑制することができる。
【００２５】
請求項９に記載の発明では、第１ウェルの外縁部全体または外縁部の一部に、第１ウェルよりも高濃度な第１導電型のコンタクト領域（４２ｋ、４４ｋ）が形成され、第２ウェルの外縁部全体または外縁部の一部に、第２ウェルよりも高濃度な第２導電型のコンタクト領域（４２ｊ、４４ｊ）が形成されることを特徴としている。
【００２６】
例えば、ガードリングを第２導電型とした場合、第１導電型の第１ウェルをチャネル領域とした第２導電型の寄生ＭＯＳが形成され、誤動作の原因となる場合がある。したがって、請求項９に記載したように、寄生トランジスタのチャネル領域となりうる第１、第２ウェルに当該第１、第２ウェルよりも高濃度な不純物領域を形成することで、チャネル形成を防止することができ、寄生トランジスタによる誤動作を防止することができる。
【００２７】
請求項１０に記載の発明では、半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群を有し、半導体素子群は、複数に分割された半導体素子のそれぞれが、絶縁分離領域に囲まれた素子形成領域内に形成されていることを特徴としている。また、請求項１１に記載の発明では、半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群を有し、半導体素子群は、複数に分割された半導体素子の全てが、同じ絶縁分離領域に囲まれた１つの素子形成領域内に形成されていることを特徴としている。さらに、この場合において、請求項１２に記載したように、半導体素子群に含まれる半導体素子の間の全てまたは一部にガードリングが形成されていることを特徴とする。
【００２８】
変位電流は、埋込絶縁膜によって構成される寄生容量や接合容量の面積の大きさに応じて流れるため、１つの半導体素子の面積が大きい場合には変位電流が大きくなってしまう。また、ガードリングから距離が遠い素子領域では、距離が遠い分だけ変位電流の経路のインピーダンスが高くなるため、ガードリングによる変位電流の引き抜き効果が弱まる。従って、１つの半導体素子の外周部にのみガードリングを形成した場合には、１つの半導体素子の面積が大きいと変位電流が大きくなってしまう。このため、１つの半導体素子の面積をできるだけ小さくしてガードリングで囲うようにした方が変位電流を抑制できる。
【００２９】
したがって、請求項１０に記載したように、半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群とし、複数に分割された半導体素子のそれぞれが、絶縁分離領域に囲まれた素子形成領域内に形成されるようにすることで、各半導体素子の面積を小さくすることができ、変位電流を抑制することができる。
【００３０】
また、請求項１１に記載したように、半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群とし、複数に分割された半導体素子の全てが、同じ絶縁分離領域に囲まれた１つの素子形成領域内に形成されるようにすることで、ガードリング領域からの最も遠い素子領域までの距離を短くすることができ、変位電流の引き抜き効果を高めることができる。
【００３１】
この場合、請求項１２に記載のように、ガードリングを各半導体素子の間の全てに形成しても良いし、一部に形成しただけでも変位電流の引き抜き効果を得ることができ、回路全体の面積も小さくすることができる。
【００３２】
請求項１３に記載の発明では、絶縁分離領域は、半導体基板の法線方向に対して斜めに形成され、素子形成領域において、半導体基板の表面側よりも裏面側の方が、面積が狭くなるように絶縁分離領域が形成されていることを特徴としている。
【００３３】
このように、ＳＯＩ基板にて構成される半導体基板においては、埋込絶縁膜の面積を小さくすることで、変位電流を抑制することができ、第１、第２半導体層にて構成される半導体基板においては、ＰＮ接合面積を小さくすることで変位電流を抑制することができる。
【００３４】
請求項１４に記載の発明では、請求項１ないし１３のいずれか１つに記載の半導体装置に備えられた半導体素子が出力段または入力段を構成する素子もしくは差動対を構成する素子として適用されている半導体集積回路であることを特徴としている。
【００３５】
本発明では、変位電流が半導体素子内に流入し、回路動作に影響を与えて誤動作に至ることを問題としている。しかしながら、回路を構成する複数ある素子のなかで、変位電流による回路誤動作への影響度合いは素子により異なる。例えば、回路を構成する全ての素子にガードリングを備えなくとも、回路を構成する一部の素子のみにガードリングを備えることでも、回路誤動作を抑制することができる。特に、回路の出力段または入力段を構成する素子のみにガードリングを備えることで、また、差動対のみにガードリングを備えることで回路誤動作を大幅に抑制することができる。したがって、少なくとも、回路の出力段または入力段を構成する半導体素子、あるいは差動対を構成する半導体素子にガードリングを備えることで、回路誤動作を抑制することができる。
【００３６】
例えば、請求項１５に記載したように、半導体集積回路として、電源回路、基準電圧回路、温度モニタ回路、過熱保護回路、過電流検出回路、短絡保護回路、電圧低下検出回路またはオフ保持回路のいずれか１つを挙げることができる。
【００３７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施形態にかかる半導体装置の上面レイアウト図である。
【図２−ａ】図１に示す半導体装置のＡ−Ａ’断面図である。
【図２−ｂ】図１に示す半導体装置のＢ−Ｂ’断面図である。
【図２−ｃ】図１に示す半導体装置のＣ−Ｃ’断面図である。
【図３】（ａ）は、高耐圧ＭＯＳＦＥＴ３２の上面レイアウト図、（ｂ）は、ｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図、（ｃ）は、キャパシタ４３の上面レイアウト図である。
【図４】第１実施形態の変形例で説明するｐチャネル型ＭＯＳＦＥＴ４２の断面図である。
【図５−ａ】第１実施形態の変形例で説明する半導体装置の断面図であり、図１のＡ−Ａ’断面に相当する断面図である。
【図５−ｂ】第１実施形態の変形例で説明する半導体装置の断面図であり、図１のＣ−Ｃ’断面に相当する断面図である。
【図６】第１実施形態の変形例で説明するｎチャネル型ＭＯＳＦＥＴ４４の断面図である。
【図７】図６に示すｎチャネル型ＭＯＳＦＥＴ４４の上面レイアウト図である。
【図８】ｐチャネル型ＭＯＳＦＥＴ４２およびｎチャネル型ＭＯＳＦＥＴ４４を同じ導電型の活性層２ｃに形成する場合の断面図である。
【図９】ｐチャネル型ＭＯＳＦＥＴ４２およびｎチャネル型ＭＯＳＦＥＴ４４を同じ導電型の活性層２ｃに形成する場合の断面図である。
【図１０】ｐチャネル型ＭＯＳＦＥＴ４２およびｎチャネル型ＭＯＳＦＥＴ４４を同じ導電型の活性層２ｃに形成する場合の断面図である。
【図１１】第１実施形態の変形例で説明するＭＯＳ型キャパシタ４６の断面図である。
【図１２】図１１に示すＭＯＳ型キャパシタ４６の上面レイアウト図である。
【図１３】第１実施形態の変形例で説明するダイオード４７の断面図である。
【図１４】図１２に示すダイオード４７の上面レイアウト図である。
【図１５】第１実施形態の変形例で説明する抵抗４８の断面図である。
【図１６】図１５に示す抵抗４８の上面レイアウト図である。
【図１７】第１実施形態の変形例で説明するｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。
【図１８】本発明の第２実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。
【図１９】本発明の第３実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。
【図２０】本発明の第４実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。
【図２１】本発明の第５実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。
【図２２】本発明の第６実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。
【図２３】図２２に示すｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。
【図２４】第６実施形態の変形例として説明するｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。
【図２５】本発明の第７実施形態にかかるｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。
【図２６】ｄｖ／ｄｔサージを印加した場合の変位電流の素子面積／素子幅依存をシミュレーションした結果を示した図である。
【図２７】ｄｖ／ｄｔサージを印加した場合の変位電流の素子面積／素子幅依存をシミュレーションした結果を示した図である。
【図２８】図２６および図２７のシミュレーションに用いたｎチャネル型ＭＯＳＦＥＴ４９の上面レイアウト図である。
【図２９】変位電流のｎ型ガードリング４９ｂの深さに対する依存性をシミュレーションした結果を示す図である。
【図３０】本発明の第８実施形態にかかる半導体装置に備えられるｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。
【図３１】第８実施形態の変形例として説明するｎ型ガードリング４２ｃの構造を変更した場合の上面レイアウト図である。
【図３２】第８実施形態の変形例として説明するｎ型ガードリング４２ｃの構造を変更した場合の上面レイアウト図である。
【図３３】第８実施形態の変形例として説明するｎ型ガードリング４２ｃの構造を変更した場合の上面レイアウト図である。
【図３４】本発明の第９実施形態で説明するｄｖ／ｄｔサージを印加した場合の変位電流の埋込領域の濃度に対する依存性をシミュレーションした結果を示した図である。
【図３５】本発明の第９実施形態で説明するｄｖ／ｄｔサージを印加した場合の変位電流の埋込領域の濃度に対する依存性をシミュレーションした結果を示した図である。
【図３６】本発明の第１０実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。
【図３７】本発明の第１１実施形態にかかる半導体装置１に備えられる半導体集積回路の回路図である。
【図３８】ｄｖ／ｄｔサージを印加した場合のノイズ電圧のシミュレーション結果を示した図である。
【図３９】ＨＶＩＣを用いたインバータ駆動回路の模式図である。
【図４０】変位電流が発生する様子を示したＨＶＩＣの断面図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００４０】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、半導体装置として、モータ等を駆動するためのインバータドライバＩＣが１チップ上に構成された場合を例に挙げて説明する。
【００４１】
図１は、本実施形態にかかる半導体装置の上面レイアウト図である。また、図２−ａ〜図２−ｃは、それぞれ、図１に示す半導体装置のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面に相当する断面図である。
【００４２】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図２の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【００４３】
図１に示した本実施形態の半導体装置１は、図示しない三相モータを駆動するためのインバータ回路を構成するものである。この半導体装置１は、直列接続した上下アームが三相分並列接続されると共に、三相分の上下アーム、つまり６個分のアームを制御する回路が備えられた構成とされている。三相分の上アームと三相分の下アームは、交互にレイアウトされ、本実施形態では図１の紙面左から順に上アームと下アームが交互に配置されている。
【００４４】
具体的には、半導体装置１には、第１〜第６還流ダイオード１１ａ〜１１ｆ、第１〜第６ＩＧＢＴ２１ａ〜２１ｆ、第１〜第６ドライバ３１ａ〜３１ｆ、第１〜第６論理回路４１ａ〜４１ｆおよび制御回路５０が備えられている。そして、制御回路５０によって各構成要素に備えられる半導体素子を制御することで、上アームと下アームとの中間電位を三相モータのＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加し、三相モータを駆動する。
【００４５】
上アームと下アームに備えられる各構成要素は基本的には同じであるが、上アームに備えられる第１〜第３ドライバ３１ａ〜３１ｃおよび第１〜第３論理回路４１ａ〜４１ｃは、高電位を基準として作動する高電位基準回路部ＨＶを構成し、下アームに備えられる第４〜第６ドライバ３１ｄ〜３１ｆおよび第４〜第６論理回路４１ｄ〜４１ｆは、低電位を基準として作動する低電位基準回路部ＬＶを構成している。これらに関しては、基準とする電位が大きく異なっているため、基準とする電位をシフトすることが必要となる。このため、各上下アームの間には、第１〜第３レベルシフト素子５１ａ〜５１ｃが備えられている。
【００４６】
図２−ａ〜図２−ｃに示されるように、半導体装置１は、ＳＯＩ基板２を用いて形成されている。ＳＯＩ基板２は、シリコン基板などで構成された支持基板２ａの表面に埋込酸化膜２ｂを介してシリコン層にて構成される活性層２ｃが備えられた構成とされている。活性層２ｃには、埋込酸化膜２ｂまで達するトレンチ分離構造３が形成されており、このトレンチ分離構造３によって半導体装置１の各構成要素に備えられる各種半導体素子が電気的に絶縁分離されている。トレンチ分離構造３は、例えばトレンチ内を熱酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ構造によって構成されている。
【００４７】
図２−ａに示されるように、第１還流ダイオード１１ａは、活性層２ｃにて構成されるｎ-型ドリフト層１２内に形成されている。ｎ-型ドリフト層１２の表層部には、ｐ+型アノード層１３およびｎ+型カソード層１４が互いに離間して備えられている。ｐ+型アノード層１３は、ｐ+型アノード層１３よりも低不純物濃度とされたｐ型層１５によって囲まれており、ｎ+型カソード層１４は、ｎ+型カソード層１４よりも低不純物濃度とされたｎ型層１６によって囲まれている。このような構造により、第１還流ダイオード１１ａが構成されている。なお、ここでは、第１還流ダイオード１１ａについて説明したが、第２〜第６還流ダイオード１１ｂ〜１１ｆはすべて同じ断面構造であり、図２−ａに示す構造となっている。
【００４８】
第１ＩＧＢＴ２１ａも、活性層２ｃにて構成されるｎ-型ドリフト層２２内に形成されている。ｎ-型ドリフト層２２の表層部には、ｐ型ベース領域２３とｐ+型コレクタ領域２４が互いに離間して形成されていると共に、ｐ型ベース領域２３に囲まれるようにｎ+型エミッタ領域２５が形成されている。ｐ型ベース領域２３の表面にはｐ+型コンタクト領域２６が形成されており、ｐ+型コレクタ領域２４の周囲にはこのｐ+型コレクタ領域２４を囲むようにｎ型バッファ層２７を形成してある。また、ｐ型ベース領域２３のうちｎ+型エミッタ領域２５とｐ+型コレクタ領域２４の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜２８を介してゲート電極２９が形成されている。そして、図示しないが、ｎ+型エミッタ領域２５およびｐ+型コンタクト領域２６に電気的に接続されるエミッタ電極が形成されていると共に、ｐ+型コレクタ領域２４と電気的に接続されるコレクタ電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極２９と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第１ＩＧＢＴ２１ａが構成されている。なお、ここでは、第１ＩＧＢＴ２１ａについて説明したが、第２〜第６ＩＧＢＴ２１ｂ〜２１ｆはすべて同じ断面構造であり、図２−ａに示す構造となっている。
【００４９】
第１ドライバ３１ａおよび第１論理回路４１ａは、高電位基準回路部ＨＶを構成する部分であり、第１ドライバ３１ａはハイサイドドライバとして働く。第１ドライバ３１ａには高耐圧ＭＯＳＦＥＴ３２が備えられており、第１論理回路４１ａには、ＭＯＳＦＥＴ４２およびキャパシタ４３が備えられている。図３（ａ）〜（ｃ）に、高耐圧ＭＯＳＦＥＴ３２、ＭＯＳＦＥＴ４２およびキャパシタ４３の上面レイアウト図を示し、図２−ａおよび図３（ａ）〜（ｃ）を用いて、これらの構造について説明する。
【００５０】
高耐圧ＭＯＳＦＥＴ３２は、活性層２ｃにて構成されるｎ-型ドリフト層３２ａ内に形成される。ｎ-型ドリフト層３２ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域３２ｂが形成されている。また、図３（ａ）に示すようにｎ-型ドリフト層３２ａのうち高耐圧ＭＯＳＦＥＴ３２を形成する領域を囲み、かつ、図２−ａに示すようにｎ-型ドリフト層３２ａの表面からｎ+型埋込領域３２ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング３２ｃが形成されている。ｎ型ガードリング３２ｃは、例えば、ピーク濃度が８×１０19ｃｍ-3、幅が７．４μｍ、接合深さ８．０μｍで構成されている。これらｎ+型埋込領域３２ｂおよびｎ型ガードリング３２ｃは、回路を駆動する電源電位ＶＣが印加されている。そして、これらｎ+型埋込領域３２ｂおよびｎ型ガードリング３２ｃにて囲まれたｎ-型ドリフト層３２ａ内において、ｐ型ウェル３２ｄが形成され、このｐ型ウェル３２ｄ内に高耐圧ＭＯＳＦＥＴ３２を構成する各部が形成されている。
【００５１】
すなわち、ｐ型ウェル３２ｄの表層部には、互いに分離されたｎ+型ソース領域３２ｅおよびｎ+型ドレイン領域３２ｆが形成されている。ｎ+型ドレイン領域３２ｆの周囲は、ｎ+型ドレイン領域３２ｆよりも低不純物濃度とされたバッファ層として機能するｎ型ウェル３２ｇにて囲まれている。また、ｎ+型ソース領域３２ｅの周囲は、ｐ型ウェル３２ｄよりも高不純物濃度とされたｐ型領域３２ｈにて囲まれている。そして、ｐ型ウェル３２ｄのうちｎ+型ソース領域３２ｅとｎ型ウェル３２ｇとの間に配置された部分の表層部をチャネル領域として、このチャネル領域の表面にゲート絶縁膜３２ｉを介してゲート電極３２ｊが形成されている。
【００５２】
また、図示しないが、ｎ+型ソース領域３２ｅおよびｐ型領域３２ｈに電気的に接続されるソース電極が形成されていると共に、ｎ+型ドレイン領域３２ｆと電気的に接続されるドレイン電極が形成されている。これらエミッタ電極およびコレクタ電極は、層間絶縁膜によってゲート電極３２ｊと電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。さらに、ｐ型ウェル３２ｄの外縁部の一部にｐ+型ウェルコンタクト領域３２ｋが形成されており、このｐ+型ウェルコンタクト領域３２ｋを通じてｐ型ウェル３２ｄがＧＮＤ電位に固定されている。このような構造により、高耐圧ＭＯＳＦＥＴ３２が構成されている。
【００５３】
ｐチャネル型ＭＯＳＦＥＴ４２は、活性層２ｃにて構成されるｎ-型層４２ａ内に形成される。ｎ-型層４２ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域４２ｂが形成されている。また、図３（ｂ）に示すように、ｎ-型層４２ａのうちｐチャネル型ＭＯＳＦＥＴ４２を形成する領域を囲み、かつ、ｎ-型層４２ａの表面からｎ+型埋込領域４２ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング４２ｃが形成されている。これらｎ+型埋込領域４２ｂおよびｎ型ガードリング４２ｃは、回路を駆動する電源電位ＶＣが印加されている。そして、これらｎ+型埋込領域４２ｂおよびｎ型ガードリング４２ｃにて囲まれたｎ-型層４２ａ内において、ｐ型ウェル４２ｄが形成され、このｐ型ウェル４２ｄ内にｐチャネル型ＭＯＳＦＥＴ４２を構成する各部が形成されている。
【００５４】
すなわち、ｐ型ウェル４２ｄの表層部には、ｎ型ウェル４２ｅが形成され、このｎ型ウェル４２ｅ内に、互いに離間したｐ+型ソース領域４２ｆとｐ+型ドレイン領域４２ｇが形成されている。また、ｎ型ウェル４２ｅのうちｐ+型ソース領域４２ｆとｐ+型ドレイン領域４２ｇの間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜４２ｈを介してゲート電極４２ｉが形成されている。さらに、ｎ型ウェル４２ｅの外縁部には、ｎ型ウェル４２ｅよりも高不純物濃度とされたｎ+型ウェルコンタクト領域４２ｊが形成され、このｎ+型ウェルコンタクト領域４２ｊを通じてｎ型ウェル４２ｅにも電源電位ＶＣが印加されている。また、ｐ型ウェル４２ｄの外縁部にはｐ+型ウェルコンタクト領域４２ｋが形成されており、このｐ+型ウェルコンタクト領域４２ｋを通じてｐ型ウェル４２ｄがＧＮＤ電位に固定されている。このような構造により、ｐチャネル型ＭＯＳＦＥＴ４２が構成されている。
【００５５】
キャパシタ４３は、ドープトＰｏｌｙ−Ｓｉにて構成される二層ｐｏｌｙ型キャパシタである。活性層２ｃにて構成されるｎ-型層４３ａ内に形成される。ｎ-型層４３ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域４３ｂが形成されている。また、図３（ｃ）に示すように、ｎ-型層４３ａのうちキャパシタ４３を形成する領域を囲み、かつ、ｎ-型層４３ａの表面からｎ+型埋込領域４３ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング４３ｃが形成されている。これらｎ+型埋込領域４３ｂおよびｎ型ガードリング４３ｃは、回路を駆動する電源電位ＶＣが印加されている。そして、これらｎ+型埋込領域４３ｂおよびｎ型ガードリング４３ｃにて囲まれたｎ-型層４３ａ内において、ｐ型ウェル４３ｄが形成され、このｐ型ウェル４３ｄ内にキャパシタ４３を構成する各部が形成されている。
【００５６】
すなわち、ｐ型ウェル４３ｄの表層部には、ｎ型ウェル４３ｅが形成され、このｎ型ウェル４３ｅ内に、ＬＯＣＯＳ酸化膜４３ｆを介してドープトＰｏｌｙ−Ｓｉで構成された第１電極４３ｇと絶縁膜４３ｈおよびドープトＰｏｌｙ−Ｓｉで構成された第２電極４３ｉが積層された構造とされている。また、ｎ型ウェル４３ｅの外縁部には、ｎ型ウェル４３ｅよりも高不純物濃度とされたｎ+型ウェルコンタクト領域４３ｊが形成され、このｎ+型ウェルコンタクト領域４３ｊを通じてｎ型ウェル４３ｅにも電源電位ＶＣが印加されている。また、ｐ型ウェル４３ｄの外縁部にはｐ+型ウェルコンタクト領域４３ｋが形成されており、このｐ+型ウェルコンタクト領域４３ｋを通じてｐ型ウェル４３ｄがＧＮＤ電位に固定されている。このような構造により、絶縁膜４３ｈを容量膜とし、第１、第２電極４３ｇ、４３ｉを両電極とするキャパシタ４３が構成されている。
【００５７】
なお、ここでは、第１ドライバ３１ａおよび第１論理回路４１ａについて説明したが、第２、第３ドライバ３１ｂ、３１ｃおよび第２、第３論理回路４１ｂ、４１ｃはすべて同じ断面構造であり、図２−ａに示す構造となっている。
【００５８】
図２−ｂに示されるように、第１レベルシフト素子５１ａは、高耐圧ＬＤＭＯＳにて構成されており、活性層２ｃにて構成されるｎ-型ドリフト層５２内に形成されている。ｎ-型層５２の表層部には、ｐ型ベース領域５３とｎ+型ドレイン領域５４が互いに離間して形成されていると共に、ｐ型ベース領域５３に囲まれるようにｎ+型ソース領域５５が形成されている。ｐ型ベース領域５３の表面にはｐ+型コンタクト領域５６が形成されており、ｎ+型ドレイン領域５４の周囲にはこのｎ+型ドレイン領域５４を囲むようにｎ型バッファ層５７を形成してある。また、ｐ型ベース領域５３のうちｎ+型ソース領域５５とｎ+型ドレイン領域５４の間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜５８を介してゲート電極５９が形成されている。そして、図示しないが、ｎ+型ソース領域５５およびｐ+型コンタクト領域５６に電気的に接続されるソース電極が形成されていると共に、ｎ+型ドレイン領域５４と電気的に接続されるドレイン電極が形成されている。これらソース電極およびドレイン電極は、層間絶縁膜によってゲート電極５９と電気的に分離され、層間絶縁膜に形成されたコンタクトホールを通じて上記各部と電気的に接続されている。このような構造により、第１レベルシフト素子５１ａが構成されている。なお、ここでは、第１レベルシフト素子５１ａについて説明したが、第２、第３レベルシフト素子５１ｂ、５１ｃはすべて同じ断面構造であり、図２−ｂに示す構造となっている。
【００５９】
また、図２−ｃに示されるように、第４ドライバ３１ｄおよび第４論理回路４１ｄは、低電位基準回路部ＬＶを構成する部分であり、第４ドライバ３１ｄはローサイドドライバとして働く。これら第４ドライバ３１ｄおよび第４論理回路４１ｄを構成する各素子は、第１ドライバ３１ａおよび第１論理回路４１ａと同様である。なお、図２−ｃでは、第４ドライバ３１ａおよび第１論理回路４１ａについて説明したが、第５、第６ドライバ３１ｅ、３１ｆおよび第５、第６論理回路４１ｅ、４１ｆはすべて同じ断面構造であり、図２−ａに示す構造となっている。
【００６０】
以上のような構造により、本実施形態の半導体装置１が構成されている。このような半導体装置１では、高電位基準回路部ＨＶおよび低電位基準回路部ＬＶを構成する各素子に備えられたｎ+型埋込領域３２ｂ、４２ｂ、４３ｂやｎ型ガードリング３２ｃ、４２ｃにより、低インピーダンスな電流経路を構成することできる。このため、埋込酸化膜２ｂによる寄生容量を起因とした変位電流をｎ型ガードリング３２ｃ、４２ｃに接続される端子（以下、ガードリング端子という）から容易に引き抜くことができる。
【００６１】
さらに、高耐圧ＭＯＳＦＥＴ３２やｐチャネル型ＭＯＳＦＥＴ４２およびキャパシタ４３がｎ+型埋込領域３２ｂ、４２ｂ、４３ｂやｎ型ガードリング３２ｃ、４２ｃ、４３ｃとは異なる導電型のｐ型ウェル３２ｄ、４２ｄ、４３ｄ内に形成されている。このため、活性層２ｃとｐ型ウェル３２ｄ、４２ｄ、４３ｄの間に接合容量が形成される。この接合容量により、変位電流がＭＯＳＦＥＴ等の内部に流れ込む経路のインピーダンスが高くなるため、高耐圧ＭＯＳＦＥＴ３２やｐチャネル型ＭＯＳＦＥＴ４２およびキャパシタ４３の内部への変位電流の流入をより抑制することができる。
【００６２】
また、ｐ型ウェル４２ｄ、４３ｄと、その中に形成されたｎ型ウェル４２ｅ、４３ｅとの間にももう一つ接合容量が形成されるため、２つの接合容量が形成されることでより変位電流の流入を抑制することができる。
【００６３】
（第１実施形態の変形例）
（１）上記第１実施形態では、ｎ+型埋込領域４２ｂを形成したｐチャネル型ＭＯＳＦＥＴ４２を例に挙げて説明したが、図４に示すようにｎ+型埋込領域無しでｎ型ガードリング４２ｃのみを備えた構成としてもよい。また、図２−ａ〜図２−ｃに示した例では、低電位基準回路部ＬＶおよび高電位基準回路部ＨＶに形成される素子はｎ型埋込層が備えられているが、図５−ａ〜図５−ｂに示すように、低電位基準回路部ＬＶおよび高電位基準回路部ＨＶ内に形成される素子の全てがｎ+型埋込領域無しでもよく、あるいは、低電位基準回路部ＬＶおよび高電位基準回路部ＨＶ内に形成される素子の一部がｎ+型埋込領域を備えた構造としていても良い。なお、図５−ａ、ｂは、第１実施形態で説明した図１のＡ−Ａ’断面およびＣ−Ｃ’断面に相当する断面図である。
【００６４】
（２）上記第１実施形態では、ｎ型ガードリング３２ｃ、４２ｃ、４３ｃの電位を電源電位ＶＣ、ｐ型ウェル３２ｄ、４２ｄ、４３ｄの電位をＧＮＤ電位、ｎ型ウェル４２ｅ、３ｅの電位を電源電位ＶＣに固定しているが、それぞれが逆バイアスとなる構成であればよい。例えば、ｐチャネル型ＭＯＳＦＥＴ４２の基板電位となるｎ型ウェル４２ｅの電位を浮かせて使うような場合においても、ｎ型ウェル４２ｅの電位がｐ型ウェル４２ｄの電位よりも高くなるように構成されていればよい。また、ｎ型ガードリング３２ｃ、４２ｃ、４３ｃの電位についても、ｐ型ウェル３２ｄ、４２ｄ、４３ｄの電位よりも高くなるように構成されていればよい。さらに、ｎ型ガードリング３２ｃ、４２ｃ、４３ｃの電位を、回路駆動させるための電源電圧よりも高い電位、例えば、別のＩＣから供給される別の電源電位にて固定されていてもよい。また、ｎ型ガードリング３２ｃ、４２ｃ、４３ｃと各ウェル３２ｄ、４２ｄ、４２ｅ、４３ｄ、４３ｅが同電位となる構成であってもよく、例えば、全てがＧＮＤ電位で固定されていてもよい。
【００６５】
（３）上記第１実施形態では埋込絶縁膜として埋込酸化膜２ｂの例を説明したが、酸化膜より誘電率の低い絶縁膜であることが望ましい。変位電流は、埋込絶縁膜による寄生容量を起因として発生するため、変位電流を小さくするには、埋込絶縁膜による寄生容量を小さくすること、即ち、誘電率の低い埋込絶縁膜を使うことが望ましい。酸化膜より誘電率の低い材料として、いわゆるＬｏｗ−κ膜を用いてもよく、例えば、ＳｉＯ2にＣ（カーボン）をドープしたＳｉＯＣ膜、ＳｉＯＣＨベースのポーラス膜、ナノクラスタリングシリカ等のシリカ系絶縁膜などでもよい。あるいは、エポキシのような樹脂材料を用いてもよい。
【００６６】
（４）ｐ型ウェル４２ｄ、４３ｄ内に形成されている高不純物濃度のｐ+型ウェルコンタクト領域４２ｋ、４３ｋは、ｐ型ウェル４２ｄ、４３ｄの外周全体に形成され、ｎ型ウェル４２ｅ内に形成されている高濃度ｎ+型ウェルコンタクト領域４２ｊは、ｎ型ウェル４２ｅの外周全体に形成されている。このように構成することで、各ウェル４２ｄ、４２ｅ、４３ｄをチャネル領域とする寄生トランジスタ動作を抑制することができる。しかしながら、必ずしも上記第１実施形態のように各ウェル４２ｄ、４２ｅ、４３ｄの外周全体に高濃度な領域を形成する必要は無く、少なくともウェル４２ｄ、４２ｅ、４３ｄ間を配線が跨ぐ部位に形成すればよい。
【００６７】
（５）上記第１実施形態では、高電位基準回路部ＨＶや低電位基準回路部ＬＶに備えられたＭＯＳＦＥＴとして、ｐチャネル型ＭＯＳＦＥＴ４２の例を説明したが、その他の素子についても同様に構成することができる。
【００６８】
図６に、ｎチャネル型ＭＯＳＦＥＴ４４を構成した場合の断面図を示す。また、図７は、図６に示すｎチャネル型ＭＯＳＦＥＴ４４の上面レイアウト図である。なお、図６は、図７のＤ−Ｄ’断面図に相当する図である。
【００６９】
図６に示すように、活性層２ｃの導電型をｐ型とすることによりｐ-型層４４ａを構成している。ｐ-型層４４ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域４４ｂが形成されている。また、図７に示すように、ｐ-型層４４ａのうちｎチャネル型ＭＯＳＦＥＴ４４を形成する領域を囲み、かつ、ｐ-型層４４ａの表面からｎ+型埋込領域４４ｂに達するように、活性層２ｃよりも伝導率が高いｎ型ガードリング４４ｃが形成されている。これらｎ+型埋込領域４４ｂおよびｎ型ガードリング４４ｃは、回路を駆動する電源電位ＶＣが印加されている。そして、これらｎ+型埋込領域４４ｂおよびｎ型ガードリング４４ｃにて囲まれたｎ-型層４４ａ内において、ｎ型ウェル４４ｄが形成され、このｎ型ウェル４４ｄ内にｎチャネル型ＭＯＳＦＥＴ４４を構成する各部が形成されている。
【００７０】
すなわち、ｎ型ウェル４４ｄの表層部には、ｐ型ウェル４４ｅが形成され、このｐ型ウェル４４ｅ内に、互いに離間したｎ+型ソース領域４４ｆとｎ+型ドレイン領域４４ｇが形成されている。また、ｐ型ウェル４４ｅのうちｐ+型ソース領域４４ｆとｐ+型ドレイン領域４４ｇの間に位置する部分をチャネル領域として、当該チャネル領域の表面上にゲート絶縁膜４４ｈを介してゲート電極４４ｉが形成されている。さらに、ｐ型ウェル４４ｅの外縁部には、ｐ型ウェル４４ｅよりも高不純物濃度とされたｐ+型ウェルコンタクト領域４４ｊが形成され、このｐ+型ウェルコンタクト領域４４ｊを通じてｐ型ウェル４４ｅにもＧＮＤ電位に固定されている。また、ｎ型ウェル４４ｄの外縁部にはｎ+型ウェルコンタクト領域４４ｋが形成されており、このｎ+型ウェルコンタクト領域４４ｋを通じてｎ型ウェル４４ｄが電源電位ＶＣが印加されている。そして、ｐ-型層４４ａの表層部のうちｎ型ウェル４４ｄとｎ型ガードリング４４ｃとの間に位置する部分には、ｐ-型層４４ａよりも高不純物濃度とされたｐ+型コンタクト領域４４ｍが形成されている。このｐ+型コンタクト領域４４ｍを通じてｐ-型層４４ａがＧＮＤ電位に固定されている。このような構造により、ｎチャネル型ＭＯＳＦＥＴ４４が構成されている。
【００７１】
このように、ｎ型ガードリング４４ｃおよびｎ+型埋込領域４４ｂはｐチャネル型ＭＯＳＦＥＴ４２と同じ構成で、それ以外はｐチャネル型ＭＯＳＦＥＴ４２とｐ／ｎを反対にした構成となる。このような構造のｎチャネル型ＭＯＳＦＥＴ４４としても良い。なお、ｎチャネル型ＭＯＳＦＥＴ４４に関しても、ｎ型ガードリング４４ｃ、各ウェル４４ｄ、４４ｅおよび活性層の電位は、ｐチャネル型ＭＯＳＦＥＴ４２の場合と同様、各々が逆バイアスまたは同電位となる電位関係であればよい。
【００７２】
ｐチャネル型ＭＯＳＦＥＴ４２およびｎチャネル型ＭＯＳＦＥＴ４４を同じ導電型の活性層２ｃに形成する場合には、図８、図９および図１０のいずれかの断面図に示す構成とすることができる。
【００７３】
すなわち、図８に示すように、活性層２ｃの導電型をｎ型にして、ｐチャネル型ＭＯＳＦＥＴ４２については第１実施形態と同様の構造とし、ｎチャネル型ＭＯＳＦＥＴ４４については、図６および図７に示したｐ-型層４４ａおよびｎ型ウェル４４ｄの代わりに、活性層２ｃにて構成されるｎ-型層４４ｎを用い、このｎ-型層４４ｎ内にｐ型ウェル４４ｅを形成した構造とする。このような構造とすることで、ｐチャネル型ＭＯＳＦＥＴ４２およびｎチャネル型ＭＯＳＦＥＴ４４を同じ導電型の活性層２ｃに形成することができる。
【００７４】
また、図９に示すように、ｐチャネル型ＭＯＳＦＥＴ４２とｎチャネル型ＭＯＳＦＥＴ４４を同じトレンチ分離構造３の島内に形成することもできる。この場合、ｐチャネル型ＭＯＳＦＥＴ４２とｎチャネル型ＭＯＳＦＥＴ４４の間にｎ型ガードリング４５を形成する構成とすることもできる。また、図１０に示すように、ｎチャネル型ＭＯＳＦＥＴ４４を３重ウェルの構成、つまりｎ-型層４４ｎ内にｐ型ウェル４４ｏを形成し、このｐ型ウェル４４ｏ内にｎ型ウェル４４ｄおよびｐ型ウェル４４ｅを形成した構造としても良い。
【００７５】
図１１に、ＭＯＳ型キャパシタ４６を構成した場合の断面図を示す。また、図１２は、図１１に示すＭＯＳ型キャパシタ４６の上面レイアウト図である。なお、図１１は、図１２のＥ−Ｅ’断面図に相当する図である。
【００７６】
図１１に示すように、ＭＯＳ型キャパシタ４６は、活性層２ｃにて構成されるｎ-型層４６ａ内に形成される。ｎ-型層４６ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域４６ｂが形成されている。また、図１２に示すように、ｎ-型層４６ａのうちＭＯＳ型キャパシタ４６を形成する領域を囲み、かつ、ｎ-型層４６ａの表面からｎ+型埋込領域４６ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング４６ｃが形成されている。これらｎ+型埋込領域４６ｂおよびｎ型ガードリング４６ｃは、回路を駆動する電源電位ＶＣが印加されている。そして、これらｎ+型埋込領域４６ｂおよびｎ型ガードリング４６ｃにて囲まれたｎ-型層４６ａ内において、ｐ型ウェル４６ｄが形成され、このｐ型ウェル４６ｄ内にキャパシタ４６を構成する各部が形成されている。
【００７７】
すなわち、ｐ型ウェル４６ｄの表層部には、ｎ型ウェル４６ｅが形成され、このｎ型ウェル４６ｅの表面に、絶縁膜４６ｆを介してドープトＰｏｌｙ−Ｓｉで構成された電極４６ｇが形成された構造とされている。また、ｎ型ウェル４６ｅの外縁部には、ｎ型ウェル４６ｅよりも高不純物濃度とされたｎ+型ウェルコンタクト領域４６ｈが形成され、このｎ+型ウェルコンタクト領域４６ｈを通じてｎ型ウェル４６ｅがＧＮＤ電位に固定されている。また、ｐ型ウェル４６ｄの外縁部にはｐ+型ウェルコンタクト領域４６ｉが形成されており、このｐ+型ウェルコンタクト領域４６ｉを通じてｐ型ウェル４６ｄもＧＮＤ電位に固定されている。このような構造により、絶縁膜４６ｆを容量膜とし、ｎ型ウェル４６ｅおよび電極４６ｇを両電極とするキャパシタ４６が構成されている。なお、ここではｎ型ガードリング４６ｃを電源電位ＶＣとし、各ウェル４６ｄ、４６ｅをＧＮＤ電位としたが、これらの電位については、ｐチャネル型ＭＯＳＦＥＴ４２の場合と同様、各々が逆バイアスまたは同電位となる電位関係であればよい。
【００７８】
図１３に、ダイオード４７を構成した場合の断面図を示す。また、図１４は、図１３に示すダイオード４７の上面レイアウト図である。なお、図１３は、図１４のＦ−Ｆ’断面図に相当する図である。
【００７９】
図１３に示すように、ダイオード４７は、活性層２ｃにて構成されるｎ-型層４７ａ内に形成される。ｎ-型層４７ａのうち埋込酸化膜２ｂ側となる裏面には、活性層２ｃよりも高不純物濃度とされたｎ+型埋込領域４７ｂが形成されている。また、図１４に示すように、ｎ-型層４７ａのうちダイオード４７を形成する領域を囲み、かつ、ｎ-型層４７ａの表面からｎ+型埋込領域４７ｂに達するように、活性層２ｃよりも導電率が高いｎ型ガードリング４７ｃが形成されている。これらｎ+型埋込領域４７ｂおよびｎ型ガードリング４７ｃは、回路を駆動する電源電位ＶＣが印加されている。そして、これらｎ+型埋込領域４７ｂおよびｎ型ガードリング４７ｃにて囲まれたｎ-型層４７ａ内において、ｐ型ウェル４７ｄが形成され、このｐ型ウェル４７ｄ内にダイオード４７を構成する各部が形成されている。
【００８０】
すなわち、ｐ型ウェル４７ｄの表層部には、ｎ型ウェル４７ｅが形成され、このｎ型ウェル４７ｅの表層部に、互いに離間するようにｐ型アノード領域４７ｆとｎ型カソード領域４７ｇが形成された構造とされている。また、ｐ型ウェル４７ｄの外縁部にはｐ+型ウェルコンタクト領域４７ｈが形成されており、このｐ+型ウェルコンタクト領域４７ｈを通じてｐ型ウェル４７ｄもＧＮＤ電位に固定されている。このような構造により、ダイオード４７が構成されている。なお、ここではｎ型ガードリング４７ｃを電源電位ＶＣとし、ｐ型ウェル４７ｄをＧＮＤ電位としたが、これらの電位については、ｐチャネル型ＭＯＳＦＥＴ４２の場合と同様、各々が逆バイアスまたは同電位となる電位関係であればよい。
【００８１】
図１５に、抵抗４８を構成した場合の断面図を示す。また、図１６は、図１５に示す抵抗４８の上面レイアウト図である。なお、図１５は、図１６のＧ−Ｇ’断面図に相当する図である。
【００８２】
図１５に示すように、抵抗４８は、活性層２ｃにて構成されるｎ-型層４８ａ内に形成される。ｎ-型層４８ａのうち埋込酸化膜２ｂ側となる裏面には、ｎ+型埋込領域４８ｂが形成されている。また、図１６に示すように、ｎ-型層４８ａのうち抵抗４８を形成する領域を囲み、かつ、ｎ-型層４８ａの表面からｎ+型埋込領域４８ｂに達するように、ｎ型ガードリング４８ｃが形成されている。これらｎ+型埋込領域４８ｂおよびｎ型ガードリング４８ｃは、回路を駆動する電源電位ＶＣが印加されている。そして、これらｎ+型埋込領域４８ｂおよびｎ型ガードリング４８ｃにて囲まれたｎ-型層４８ａ内において、ｐ型ウェル４８ｄが形成され、このｐ型ウェル４８ｄ内に抵抗４８を構成する各部が形成されている。
【００８３】
すなわち、ｐ型ウェル４８ｄの表層部には、ｎ型ウェル４８ｅが形成され、このｎ型ウェル４８ｅの表層部に、互いに離間するようにｎ型ウェル４８ｅよりも高不純物濃度とされたｎ+型コンタクト領域４８ｆ、４８ｇが形成された構造とされている。また、ｐ型ウェル４８ｄの外縁部にはｐ+型ウェルコンタクト領域４８ｈが形成されており、このｐ+型ウェルコンタクト領域４８ｈを通じてｐ型ウェル４８ｄもＧＮＤ電位に固定されている。このような構造により、離間したｎ+型コンタクト領域４８ｆ、４８ｇの間のｎ型ウェル４８ｅの内部抵抗を利用した抵抗４８が構成されている。なお、ここではｎ型ガードリング４８ｃを電源電位ＶＣとし、ｐ型ウェル４８ｄをＧＮＤ電位としたが、これらの電位については、ｐチャネル型ＭＯＳＦＥＴ４２の場合と同様、各々が逆バイアスまたは同電位となる電位関係であればよい。
【００８４】
なお、ＭＯＳ型キャパシタ４６、ダイオード４７、抵抗４８の構成においても、ｎ+型埋込領域４６ｂ、４７ｂ、４８ｂを形成した例を説明したが、図４で示したｐチャネル型ＭＯＳＦＥＴ４２の場合と同様に、ｎ+型埋込領域無しでｎ型ガードリング４６ｃ、４７ｃ、４８ｃのみで構成してもよい。
【００８５】
また、ここでは、ｎ型ガードリング３２ｃ、４２ｃ、４３ｃ、４４ｃ、４６ｃ、４７ｃ、４８ｃをｐ型ウェル３２ｄ、４２ｄ、４３ｄ、４４ｅ、４６ｄ、４７ｄの外周全体に形成しているが、例えば図１７のｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図に示すように、外周全体でなくとも、外周の一部に形成されていてもよい。
【００８６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してエピ基板を用いるものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８７】
図１８は、本実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２のみを示してあるが、上述した各種素子に対しても、同様にエピ基板を用いて構成しても良い。
【００８８】
図１８に示すように、本実施形態のｐチャネル型ＭＯＳＦＥＴ４２を備えた半導体装置１は、例えば第１導電型の第１半導体層に相当するｐ型基板２ｄ上に第２導電型の第２半導体層に相当するｎ型エピ層２ｅが形成された基板を用いて構成されている。
【００８９】
ｎ型エピ層２ｅは、複数のトレンチ分離構造３により素子分離されている。各トレンチ分離構造３は、例えばｎ型エピ層２ｅの表面からｐ型基板２ｄに達するトレンチとトレンチ内に配置された絶縁膜によって構成されており、例えば同等幅にて構成されている。そして、このｎ型エピ層２ｅをｎ-型層４２ａとして、ｎ-型層４２ａのうち埋込酸化膜２ｂ側となる裏面に、ｎ型エピ層２ｅよりも高不純物濃度とされたｎ+型埋込領域４２ｂが形成されている。また、ｎ-型層４２ａのうちｐチャネル型ＭＯＳＦＥＴ４２を形成する領域を囲み、かつ、ｎ-型層４２ａの表面からｎ+型埋込領域４２ｂに達するように、ｎ型エピ層２ｅよりも導電率が高いｎ型ガードリング４２ｃが形成されている。そして、これらｎ+型埋込領域４２ｂおよびｎ型ガードリング４２ｃにて囲まれたｎ-型層４２ａ内において、ｐ型ウェル４２ｄ、ｎ型ウェル４２ｅ、ｐ+型ソース領域４２ｆ、ｐ+型ドレイン領域４２ｇ、ゲート絶縁膜４２ｈ、ゲート電極４２ｉ、ｎ+型ウェルコンタクト領域４２ｊ、ｐ+型ウェルコンタクト領域４２ｋが備えられ、第１実施形態と同様のｐチャネル型ＭＯＳＦＥＴ４２を構成している。
【００９０】
このように構成された半導体装置では、第１実施形態と同様に、ｎ型ガードリング４２ｃとｎ+型埋込領域４２ｂにて低インピーダンスな電流経路が構成されるため、ｐ型基板２ｄとｎ型エピ層２ｅとの界面に形成される接合容量による寄生容量を起因とした変位電流をガードリング端子から引き抜き易くなる。
【００９１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してガードリングの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９２】
図１９は、本実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２のみを示してあるが、上述した各種素子に対しても、同様の構成としても良い。
【００９３】
図１９に示したように、本実施形態のｎ型ガードリング４２ｃは、トレンチ内にｎ型層をエピタキシャル成長させることによって構成されている。すなわち、ｎ-型層４２ａの外縁部にｎ+型埋込領域４２ｂに達する深さのトレンチを形成し、ＳｉＣｌxＨ4-x（ｘ＝０〜４）ガス等を用いるエピタキシャル成長法によりトレンチ内をｎ型エピ層にて埋め込むことで、ｎ型ガードリング４２ｃを形成した構成としている。
【００９４】
このように構成することで、第１実施形態にて説明したように、ｎ型ガードリング４２ｃを深い拡散層にて形成する場合と同様に、変位電流の引き抜き効果を得ることができるのに加え、ｎ型ガードリング４２ｃを深い拡散層にて形成する場合と比較して、平面的なレイアウト面積を小さくすることができる。
【００９５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対してガードリングの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９６】
図２０は、本実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２のみを示してあるが、上述した各種素子に対しても、同様の構成としても良い。
【００９７】
図２０に示したように、本実施形態のｎ型ガードリング４２ｃは、トレンチと、トレンチ内に埋め込まれた活性層２ｃよりも伝導率の高い埋込材（例えばドープトＰｏｌｙ−Ｓｉ）とによって構成される。すなわち、ｎ-型層４２ａの外縁部にｎ+型埋込領域４２ｂに達する深さのトレンチを形成し、この中を例えばドープトＰｏｌｙ−Ｓｉで埋め込むことによってｎ型ガードリング４２ｃを構成する。
【００９８】
このように構成することで、第１実施形態にて説明した、ｎ型ガードリング４２ｃを深い拡散層にて形成する場合と同様に、変位電流の引き抜き効果を得ることができるのに加え、ｎ型ガードリング４２ｃを深い拡散層にて形成する場合と比較して、平面的なレイアウト面積を小さくすることができる。
【００９９】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対してガードリングの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１００】
図２１は、本実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２のみを示してあるが、上述した各種素子に対しても、同様の構成としても良い。
【０１０１】
図２１に示したように、トレンチ分離構造３を構成するトレンチの内側に、トレンチ分離構造３のトレンチよりも浅いトレンチが形成され、このトレンチ内に絶縁膜４が埋め込まれている。そして、トレンチ分離構造３と絶縁膜４の間に、ｎ型の深い拡散層にて形成されたｎ型ガードリング４２ｃが形成されている。
【０１０２】
このように構成することで、第１実施形態にて説明した、ｎ型ガードリング４２ｃを深い拡散層にて形成する場合と同様に、変位電流の引き抜き効果を得ることができるのに加え、ｎ型ガードリング４２ｃを深い拡散層にて形成する場合と比較して、平面的なレイアウト面積を小さくすることができる。
【０１０３】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対してガードリングの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１０４】
図２２は、本実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の断面図である。また、図２３は、図２２に示すｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２のみを示してあるが、上述した各種素子に対しても、同様の構成としても良い。
【０１０５】
図２２および図２３に示したように、ｎ型ガードリング４２ｃの一部、具体的にはｎ型ガードリング４２ｃが構成する四角形のうちの右側の一辺を他の部分と比較して浅く、かつ、高不純物濃度となるｎ+型拡散層で構成している。
【０１０６】
このように構成することで、第１実施形態にて説明した、ｎ型ガードリング４２ｃを深い拡散層にて形成する場合と同様に、変位電流の引き抜き効果を得ることができるのに加え、深い拡散層のみによってｎ型ガードリング４２ｃを形成する場合と比較して、平面的なレイアウト面積を小さくすることができる。
【０１０７】
なお、本実施形態では、ｎ型ガードリング４２ｃを深い拡散層にて形成しつつ、一部を浅いｎ+型拡散層とした場合について説明したが、一部を上述した第３〜第５実施形態で示したような構造とすることもできる。例えば、図２４は、ｎ型ガードリング４３ｃの一部を第３実施形態に示した構造とした場合のｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。この図に示すように、例えばｎ型ガードリング４３ｃのうち、ソース−ドレインの配列方向に対して垂直な方向のニ辺をトレンチ内にｎ型エピ層を埋め込んだ構造としている。このようにしても、本実施形態と同様の効果を得ることができる。また、本実施形態で説明したような浅いｎ+型拡散層とする場合と第３〜第５実施形態で示した構造のいずれか２つ以上の組み合わせにて構成することもできる。
【０１０８】
（第７実施形態）
本発明の第７の実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して半導体素子を複数に分割するものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１０９】
図２５は、本実施形態にかかる半導体装置に備えられるｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。図２５に示すように、１つのｐチャネル型ＭＯＳＦＥＴ４２を複数に分割して半導体素子群を構成している。すなわち、１つのレイアウトにて構成されるｐチャネル型ＭＯＳＦＥＴ４２を複数のレイアウトに分割して構成している。分割された複数のｐチャネル型ＭＯＳＦＥＴ４２は、それぞれトレンチ分離構造３によって絶縁分離された素子形成領域内に形成され、それぞれのｐチャネル型ＭＯＳＦＥＴ４２がｎ型ガードリング４２ｃにて囲われるように構成している。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２のみを示してあるが、上述した各種素子に対しても、同様の構成としても良い。
【０１１０】
変位電流は、埋込絶縁膜によって構成される寄生容量の面積の大きさに応じて流れため、１つの半導体素子の面積が大きいほど変位電流が大きくなる。また、ｎ型ガードリング４２ｃから距離が遠い素子領域では、ｎ型ガードリング４２ｃによる変位電流の引き抜き効果が弱まるため、１つのｐチャネル型ＭＯＳＦＥＴ４２の外周部にのみｎ型ガードリング４２ｃを形成した場合には、１つのｐチャネル型ＭＯＳＦＥＴ４２の面積が大きいと変位電流が大きくなってしまう。
【０１１１】
図２６および図２７は、ｄｖ／ｄｔサージを印加した場合に低電位基準回路部ＬＶ内にあるＭＯＳＦＥＴに流れる変位電流の素子面積／素子幅依存をシミュレーションした結果を示した図である。具体的には、高電位基準回路部ＨＶの基準電位が５０ｋＶ／μｓｅｃで０〜１２００Ｖに切り替わる際に、低電位基準回路部ＬＶ内にあるＭＯＳＦＥＴの端子に流れる変位電流をシミュレーションした結果を示しており、図２６は、ドレイン端子に流れる変位電流、図２７はｐウェルコンタクトに接続される端子に流れる変位電流の図である。
【０１１２】
この場合のＭＯＳＦＥＴとしては、図２８に示すようなｎチャネル型ＭＯＳＦＥＴ４９を想定しており、活性層２ｃにて構成されたｎ-型層４９ａの外縁部のうち対向する二辺にのみｎ型ガードリング４９ｂを配置し、ｎ-型層４９ａの裏面側にｎ型埋込領域（図示せず）を配置している。このｎ型ガードリング４９ｂに挟まれたｎ-型層４９ａ内にｐ型ウェル４９ｃを形成すると共に、ｐ型ウェル４９ｃ内に互いに離間するｎ+型ソース領域４９ｄとｎ+型ドレイン領域４９ｅを形成している。また、ｎ+型ソース領域４９ｄとｎ+型ドレイン領域４９ｅの間におけるｐ型ウェル４９ｃをチャネル領域として、図示しないゲート絶縁膜を介してゲート電極４９ｆを形成している。そして、ｐ型ウェル４９ｃの外縁部にｐ+型ウェルコンタクト領域４９ｇを形成し、このｐ+型ウェルコンタクト領域４９ｇを介してｐ型ウェル４９ｃをＧＮＤ電位に固定している。このｎチャネル型ＭＯＳＦＥＴ４９のｎ型ガードリング４９ｂの幅はおよそ１０μｍである。
【０１１３】
図２６および図２７では、例えば、素子面積が３６０μｍ2で表されるデータは、素子面積を３６０μｍ2で一定とし、素子幅を３６μｍから２９１μｍまで変化させた場合のデータを取得している。これらの図２６、図２７から、まず、素子面積が３６０μｍ2から１０７７０μｍ2に増えるに従って変位電流が比例して大きくなることが判る。一方、素子幅についても、同じ面積であっても素子幅が大きくなるに従い変位電流が大きくなることがわかる。つまり、変位電流は単純に素子の面積に比例して大きくなるだけでなく、同じ素子面積であってもｎ型ガードリング４９ｂからの距離が遠い領域があるようなレイアウトであると変位電流が大きくなる。
【０１１４】
また、図２９に、素子面積を３６０μｍ2、素子幅を３６μｍとしたときにドレイン端子に流れる変位電流のｎ型ガードリング４９ｂの深さに対する依存性をシミュレーションした結果を示す。この図に示すように、ｐ型ウェル４９ｃの深さが４．５μｍ辺りを境界として直線の傾きが緩やかになっている。このことから、ｐ型ウェル４９ｃの深さ近辺で変曲点があり、これ以上の深さになると変位電流が小さくなることが分かる。
【０１１５】
したがって、１つの半導体素子の面積をできるだけ小さくなるようにレイアウトしてガードリングで囲うようにした方が変位電流を抑制できる。さらに、図２６からは素子幅がおよそ８０μｍ2以上では変位電流がほぼ一定であり、図２７からは素子幅がおよそ８０μｍ2以上では、点線で示す一定の傾きでの増加となることが判る。したがって、１つの素子幅をおよそ８０μｍ2以下となるようにレイアウトすることで、より効果的に変位電流を抑制できる。さらに望ましくは、５０μｍ2以下となるレイアウトがよい。
【０１１６】
以上より、図２５に示すように、１つの半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子郡とし、各々の半導体素子をガードリングにて囲うことで、変位電流を抑制することができる。これにより、回路誤動作を防止することができる。
【０１１７】
（第８実施形態）
本発明の第８の実施形態について説明する。本実施形態の半導体装置１は、第７実施形態と同様に半導体素子を複数に分割するものであり、その他に関しては第７実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１１８】
図３０は、本実施形態にかかる半導体装置１に備えられるｐチャネル型ＭＯＳＦＥＴ４２の上面レイアウト図である。本実施形態でも、図３０に示すように、１つのｐチャネル型ＭＯＳＦＥＴ４２を複数に分割しているが、分割したｐチャネル型ＭＯＳＦＥＴ４２の複数個（本図では４個）を同じトレンチ分離構造３によって絶縁分離された領域内に配置した構成としている。そして、トレンチ分離構造３内において、ｐチャネル型ＭＯＳＦＥＴ４２それぞれをｎ型ガードリング４２ｃによって囲んでいる。なお、ここではｐチャネル型ＭＯＳＦＥＴ４２のみを示してあるが、上述した各種素子に対しても、同様の構成としても良い。
【０１１９】
このように構成することで、ｐチャネル型ＭＯＳＦＥＴ４２それぞれを別々のトレンチ分離構造３によって囲む場合と比較して、ｎ型ガードリング４２ｃの共通化が図れるし、トレンチ分離構造３の共通化も図れる。このため、第７実施形態よりも素子全体の面積を小さくすることが可能となる。
【０１２０】
なお、ここではｐチャネル型ＭＯＳＦＥＴ４２それぞれをｎ型ガードリング４２ｃによって囲んでいるが、ｎ型ガードリング４２ｃによって各素子の外周を全て囲うように構成しなくともよい。図３１および図３２は、半導体装置１に備えられるｎ型ガードリング４２ｃの構造を変更した場合の上面レイアウト図である。図３１に示すように、トレンチ分離構造３の内側に沿った領域にのみ形成する構造とすることもできる。また、図３２に示すように、ｎ型ガードリング４２ｃをストライプ状に配置し、その間に各素子が配置されるような構造、つまり各素子の一部にのみ形成する構造とすることもできる。
【０１２１】
さらに、図３３に示すように、ｎ型ガードリング４２ｃをすべて第１実施形態に示した深い拡散層で形成する必要はなく、例えば第３実施形態に示したトレンチ内にｎ型層をエピタキシャル成長させた構造との組み合わせた構造としても良い。勿論、第１実施形態に示した深い拡散層や第３実施形態に示したトレンチ内にｎ型層をエピタキシャル成長させた構造に加え、第４実施形態に示したトレンチ内にドープトＰｏｌｙ−Ｓｉを配置した構造、第５実施形態に示したトレンチ分離構造３と浅いトレンチ内に配置した絶縁膜４の間にｎ型の深い拡散層を配置した構造のいずれか二つ以上を組み合わせた構造としても良い。
【０１２２】
（第９実施形態）
本発明の第９の実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して埋込層の濃度を規定するものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１２３】
図３４および図３５は、ｄｖ／ｄｔサージを印加した場合に低電位基準回路部ＬＶ内にあるＭＯＳＦＥＴに流れる変位電流の埋込領域の濃度に対する依存性をシミュレーションした結果を示した図である。具体的には、高電位基準回路部ＨＶの基準電位が５０ｋＶ／μｓｅｃで０〜１２００Ｖに切り替わる際に、低電位基準回路部ＬＶ内にあるＭＯＳＦＥＴの端子に流れる変位電流をシミュレーションした結果であり、図３４はドレイン端子に流れる変位電流、図３５はｐウェルコンタクトに接続される端子に流れる変位電流の図である。
【０１２４】
図３４および図３５のデータは、図２８に示したｎチャネル型ＭＯＳＦＥＴ４９を用いた図２６および図２７における素子面積３６０μｍ2、素子幅２９１μｍのデータに関してｎ型埋込領域の濃度依存を計算した結果である。図３４および図３５より、ｎ型埋込領域の濃度が１×１０17ｃｍ―3以上から変位電流が大きく減少してくる様子が判る。
【０１２５】
変位電流は、ｎ型埋込領域（図２８中では図示せず）とｎ型ガードリング４９ｂにて形成される低インピーダンスな経路にて引き抜かれるが、例えば、半導体素子の面積が大きい場合、半導体素子の中央部は外周に形成されたｎ型ガードリング４９ｂまでの距離が長いため、変位電流の経路のインピーダンスが大きくなってしまう。ｎ型ガードリング４９ｂまで到達する経路と、半導体素子内に流入する経路を比較して、半導体内部に流入する経路の方がインピーダンスが小さければ、変位電流は半導体素子内部に流入してしまう。
【０１２６】
したがって、ｎ型埋込領域の濃度を高くすることにより、変位電流の経路のインピーダンスを低くすることができ、半導体素子内部への変位電流の流入を抑制することができる。具体的には、上述したように１×１０17ｃｍ―3以上の濃度にすることにより、変位電流を大幅に抑制することができる。
【０１２７】
（第１０実施形態）
本発明の第１０の実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチ分離構造３を斜めに形成するものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１２８】
図３６に示すように、トレンチ分離構造３が基板法線方向に対して斜めに形成され、活性層２ｃ内における素子形成領域について、半導体基板の表面側よりも裏面側の方が面積が狭くなるようにトレンチ分離構造３が形成される。
【０１２９】
このように構成することで、ＳＯＩ基板２における寄生容量の要因となる埋込酸化膜２ｂの面積の面積、つまり素子面積に対する埋込酸化膜２ｂの面積の割合を小さくすることができる。その結果、変位電流を抑制することができる。
【０１３０】
なお、トレンチ分離構造３は、活性層２ｃに対して斜め方向にトレンチを形成したのち、トレンチ内を絶縁膜等で埋め込むことによって形成される。このときにトレンチを斜め方向に形成するには、例えば特開平５−２９２８３号公報等に示される手法を用いればよい。すなわち、トレンチエッチングマスクに対して開口部を形成したのち、開口部の一側面を加熱流動化させてテーパとし、そのテーパを用いてトレンチを斜めにドライエッチングすればよい。
【０１３１】
（第１１実施形態）
本発明の第１１の実施形態について説明する。本実施形態は、半導体装置１に備えられる回路構成に関するものであり、回路構成以外に関しては前述の実施形態と同様であるため、前述の実施形態と異なる部分についてのみ説明する。
【０１３２】
図３７は、本実施形態にかかる半導体装置１に備えられる半導体集積回路の回路図である。図３７に示した回路はオペアンプであり、このオペアンプの出力段に接続されるキャパシタについて、素子の外周を囲むガードリングを備えた素子を用いている。
【０１３３】
図３７のオペアンプは、第１〜第４ｎチャネル型ＭＯＳＦＥＴ６１〜６４と、第１〜第７ｐチャネル型ＭＯＳＦＥＴ６５〜７１と、抵抗７２およびキャパシタ７３を有した構成とされている。第１、第２ｎチャネル型ＭＯＳＦＥＴ６１、６２は、負荷を構成する。第１、第２ｐチャネル型ＭＯＳＦＥＴ６５、６６および抵抗７２は、定電流源を構成する。第３、第４ｐチャネル型ＭＯＳＦＥＴ６７、６８は、差動対を構成する。第３ｎチャネル型ＭＯＳＦＥＴ６３は、第１ｎチャネル型ＭＯＳＦＥＴ６１と共にカレントミラー回路を構成する。第６、第７ｐチャネル型ＭＯＳＦＥＴ７０、７１は、第５ｐチャネル型ＭＯＳＦＥＴ６９と共にカレントミラー回路を構成する。第４ｎチャネル型ＭＯＳＦＥＴ６４と第６、第７ｐチャネル型ＭＯＳＦＥＴ７０、７１およびキャパシタ７３は、出力段を構成する。キャパシタ７３は、回路の安定性を高くするための位相補償回路として設けられている。
【０１３４】
差動対を構成している第３、第４ｐチャネル型ＭＯＳＦＥＴ６７、６８の各ゲートは、非反転入力端子および反転入力端子にそれぞれ接続されている。このため、非反転入力端子および反転入力端子に印加される各電圧の電位差に応じた電流が第３、第４ｐチャネル型ＭＯＳＦＥＴ６７、６８に流れる。また、定電流源を構成する第１、第２ｐチャネル型ＭＯＳＦＥＴ６５、６６の各ゲートには、電源電圧Ｖｃｃおよび第１ｐチャネル型ＭＯＳＦＥＴ６５および抵抗７２にて決まる定電流がそれぞれ流れる。出力段の第４ｎチャネル型ＭＯＳＦＥＴ６４には、カレントミラーを構成する第２ｎチャネル型ＭＯＳＦＥＴ６２と等しい電流が流れる。
【０１３５】
一方、出力段の第６ｐチャネル型ＭＯＳＦＥＴ７０には、カレントミラーを構成する第５ｐチャネル型ＭＯＳＦＥＴ６９と等しい電流が流れ、第５ｐチャネル型ＭＯＳＦＥＴ６９には、第５ｐチャネル型ＭＯＳＦＥＴ６９と接続される第３ｎチャネル型ＭＯＳＦＥＴ６３とカレントミラーを構成する第１ｎチャネル型ＭＯＳＦＥＴ６１と等しい電流が流れる。そして、出力端子ＯＵＴの電位は第７ｐチャネル型ＭＯＳＦＥＴ７１のゲート電位によって決まる。
【０１３６】
このようなオペアンプは、以下のように作動する。まず、非反転入力端子に入力される信号の電圧が、反転入力端子に入力される信号の電圧よりも高くなった場合には、第４ｐチャネル型ＭＯＳＦＥＴ６８に流れる電流が、第３ｐチャネル型ＭＯＳＦＥＴ６７に流れる電流よりも大きくなる。したがって、第２ｎチャネル型ＭＯＳＦＥＴ６２に流れる電流が、第１ｎチャネル型ＭＯＳＦＥＴ６１に流れる電流より大きくなる。つまり、第２ｎチャネル型ＭＯＳＦＥＴ６２とカレントミラーを構成する第４ｎチャネル型ＭＯＳＦＥＴ６４に流れる電流が、第１ｎチャネル型ＭＯＳＦＥＴ６１とカレントミラーを構成する第３ｎチャネル型ＭＯＳＦＥＴ６３に流れる電流よりも大きくなる。このとき第３ｎチャネル型ＭＯＳＦＥＴ６３に流れる電流は、第５ｐチャネル型ＭＯＳＦＥＴ６９に流れる電流と等しく、また、第５ｐチャネル型ＭＯＳＦＥＴ６９とカレントミラーを構成する第６ｐチャネル型ＭＯＳＦＥＴ７０に流れる電流と等しい。
【０１３７】
したがって、出力段を構成する第４ｎチャネル型ＭＯＳＦＥＴ６４に流れる電流は、第６ｐチャネル型ＭＯＳＦＥＴ７０に流れる電流よりも大きくなるため、第７ｐチャネル型ＭＯＳＦＥＴ７１のゲート電位が低下し、出力端子ＯＵＴの電位が上昇する。反対に、反転入力端子に入力される信号の電圧が、非反転入力端子に入力される信号の電圧よりも高くなった場合には、第７ｐチャネル型ＭＯＳＦＥＴ７１のゲート電位が上昇し、出力端子ＯＵＴの電位が低下する。
【０１３８】
このような動作を行うオペアンプにおいて出力段に接続されるキャパシタ７３にガードリング付きのものを用いている。このため、変位電流が発生することを抑制することが可能となり、オペアンプの出力電圧として現れるノイズ電圧を大幅に低減することが可能となる。
【０１３９】
図３８は、キャパシタ７３をＰｏｌｙ型キャパシタもしくはＭＯＳ型キャパシタとして、ｄｖ／ｄｔサージを印加した場合のオペアンプの出力端子ＯＵＴからの出力電圧として現れるノイズ電圧をシミュレーションした結果を示す図である。具体的には、高電位基準回路部ＨＶの基準電位が５０ｋＶ／μｓｅｃで０〜１２００Ｖに切り替わる際に、低電位基準回路部ＬＶ内にあるオペアンプの出力電圧に現れるノイズ電圧をシミュレーションした結果を示してある。
【０１４０】
この図に示すように、オペアンプを構成する回路中の全ての素子を、ガードリング付きでない素子にて構成した場合のノイズ電圧は１．５４Ｖであるが、全ての素子を第１実施形態で示すようなガードリング付素子にて構成した場合は０．２６ｍＶとなった。この結果より、ガードリングを設けることによりノイズ電圧を大幅に抑制することができることが判る。
【０１４１】
一方、出力段以外の構成素子であるＭＯＳＦＥＴを全てガードリング付にて構成した場合のノイズ電圧は１．４７Ｖであり、ノイズ抑制の効果がほとんどないが、出力段であるキャパシタ７３のみをガードリング付にて構成した場合のノイズ電圧は０．５８ｍＶである。つまり、全ての素子をガードリング付素子にて構成する場合には及ばないものの、出力段のキャパシタ７３のみをガードリング付にて構成することで、ガードリング無しの場合よりも大幅にノイズ電圧を抑制することができる。
【０１４２】
したがって、回路出力の精度がシビアに要求されない場合などにおいては、回路を構成する素子の全てをガードリング付にしなくとも、出力段のキャパシタ７３のみガードリング付素子にて構成することで、ノイズ電圧を大幅に抑制することができる。
【０１４３】
このように、回路を構成する全ての半導体素子をガードリング付の半導体素子にて構成することもできるが、この場合、ガードリング付でない半導体素子にて回路を構成した場合と比較して回路面積が大きくなってしまうため、本実施形態のように、出力段の素子をガードリング付素子にて構成することで、ノイズ電圧を抑制することができ、かつ、回路面積の増大を抑制することができる。
【０１４４】
なお、本実施形態では出力段のキャパシタ７３のみをガードリング付にする構成を示したが、出力段の素子のみでなく、出力段の素子を含む複数の素子がガードリング付素子にて構成されていてもよい。また、出力段ではなく、少なくとも入力段を含む素子がガードリング付素子にて構成されていてもよい。さらに、差動対を含む回路においては、少なくとも差動対を含む素子がガードリング付素子にて構成されていてもよい。
【０１４５】
（他の実施形態）
上記第１実施形態の変形例として、様々な変形例を示したが、第２〜第１１実施形態についても、上記第１実施形態の変形例で示した各変形例を適用することができる。また、第２実施形態の示したようなエピ基板、つまり第１導電型の第１半導体層の上にこれと異なる第２導電型の第２半導体層が形成された半導体基板のように、接合容量が形成される半導体基板に対して、上記第３〜第１１実施形態に示した構造を適用することも可能である。
【０１４６】
また、上記各実施形態では、絶縁分離領域をトレンチ分離構造３によって構成する場合について説明したが、これに限るものではなく、従来よりある他の構造を適用することもできる。
【０１４７】
また、上記各実施形態では、高電位基準回路部ＨＶと低電位基準回路部ＬＶという２つの異なる基準電位で動作する２つの回路を備えた場合について説明したが、異なる基準電位で動作する回路を少なくとも２つ以上備えた半導体装置に対して本発明を適用すると好ましい。また、作動電圧が異なる半導体素子、例えば低電圧素子と高電圧素子が２つ以上混載された半導体装置についても、本発明を適用すると好ましい。つまり、ｄｖ／ｄｔサージによる変位電流が発生し易いことから、これらの半導体装置に本発明を適用すると好適である。
【０１４８】
また、上記第１１実施形態ではオペアンプの例を示したが、オペアンプ以外においても同様に構成することができる。例えば、電源回路、基準電圧回路、温度モニタ回路、過熱保護回路、過電流検出回路、短絡保護回路、電圧低下検出回路、オフ保持回路等についても同様に構成することができ、また、これらの回路の構成要素であるカレントミラー回路、コンパレータ回路等についても同様に構成することができる。
【符号の説明】
【０１４９】
１              半導体装置
２              ＳＯＩ基板
２ｃ            活性層
２ｄ            ｐ型基板
２ｅ            ｎ型エピ層
３              トレンチ分離構造
３２            高耐圧ＭＯＳＦＥＴ
３２ｃ          ｎ型ガードリング
３２ｄ          ｐ型ウェル
４２            ｐチャネル型ＭＯＳＦＥＴ
４３、４６      キャパシタ
４４            ｎチャネル型ＭＯＳＦＥＴ
４２ｃ〜４４ｃ  ｎ型ガードリング
４２ｄ、４３ｄ  ｐ型ウェル
４４ｅ          ｐ型ウェル
４５            ｎ型ガードリング
４７            ダイオード
４８            抵抗
４６ｃ〜４８ｃ  ｎ型ガードリング
４６ｄ〜４８ｄ  ｐ型ウェル
【図１】
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【図２−ａ】
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【図２−ｂ】
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【図２−ｃ】
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【図３】
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【図４】
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【図５−ａ】
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【図５−ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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