(57)【特許請求の範囲】
【請求項１】
コンパレータを用いて同期整流素子のドレイン−ソース間電圧からインダクタ電流の逆流を検出し、前記コンパレータにより前記インダクタ電流の逆流を検出すると前記同期整流素子をターンオフさせる同期整流型DC-DCコンバータの逆流防止回路において、
前記同期整流素子がターンオフした時点の前記インダクタ電流の値を、ターンオフ直後のスイッチング端子電圧を検出することで、前記インダクタから前記同期整流素子に向かう逆方向に前記インダクタ電流が流れているか又は前記インダクタから出力端に向かう順方向に前記インダクタ電流が流れているかを判断し、それに応じて、所定の出力信号をメモリ手段に出力する逆流検出回路と、
前記出力信号に応じてオフセット電圧を制御する制御信号を前記コンパレータに出力するメモリ手段と、
を有し、
前記メモリ手段は、キャパシタで構成され、前記逆流検出回路は、ロジック回路とチャージポンプを含み、前記同期整流素子のターンオフから前記スイッチング端子電圧が所定電圧に上昇するまでの時間と所定時間との長短を前記ロジック回路で検出し、その出力で前記チャージポンプを動作させて前記キャパシタへと電流を出力し、前記キャパシタの電荷量を増減させて、前記同期整流素子がターンオフする時点での前記インダクタ電流の値が０となるよう調整する、
ことを特徴とする同期整流型DC-DCコンバータの逆流防止回路。
【請求項２】
前記逆流検出回路は、アップダウンカウンタおよび前記アップダウンカウンタにカウントされたデジタル値をアナログ値に変換するＤＡ変換器を含み、前記同期整流素子のターンオフから所定時間後の前記スイッチング端子電圧の値を所定電圧と比較し、その比較結果に応じて前記アップダウンカウンタにアップカウントもしくはダウンカウントを行わせて前記アップダウンカウンタにカウントされたデジタル値を増減する、
ことを特徴とする請求項１に記載の同期整流型DC-DCコンバータの逆流防止回路。
【請求項３】
前記所定時間は、デッドタイム以上に設定されることを特徴とする請求項２又は３に記載の同期整流型DC-DCコンバータの逆流防止回路。
【請求項４】
前記コンパレータは、オフセット・アジャスタと差動部を含み、
前記差動部は差動対を構成する第１のトランジスタと第２のトランジスタ、および前記第１のトランジスタを含む第１の電流経路と前記第２のトランジスタを含む第２の電流経路を有し、
前記オフセット・アジャスタは、前記第１の電流経路に第１の電流を加える第１の電流出力端子および前記第２の電流経路に第２の電流を加える第２の電流出力端子を有し、基準電圧と前記メモリ手段から出力されるオフセット電圧を制御する制御電圧との差に応じて前記第１の電流と前記第２の電流の差を調整することを特徴とする請求項１に記載の同期整流型DC-DCコンバータの逆流防止回路。
【請求項５】
前記オフセット・アジャスタは、差動対を構成するPチャネルの第１と第２のMOSFETと、前記第１と第２のMOSFETのソース間に接続される抵抗と、前記第１と第２のMOSFETの各ソースにそれぞれ接続される第１と第２の電流源とを有し、前記第１と第２のMOSFETの各ドレインは前記第１の電流出力端子および前記第１の電流出力端子として前記差動部の差動対を構成する前記第１と第２のトランジスタの各ドレインに接続されることを特徴とする請求項４に記載の同期整流型DC-DCコンバータの逆流防止回路。
【請求項６】
前記請求項１乃至５項のいずれか１項に記載の逆流防止回路を含んでなる同期整流型DC-DCコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流型DC-DCコンバータの出力部に存するインダクタのインダクタ電流の逆流を検出するとともに逆流を防止する同期整流型DC-DCコンバータの逆流防止回路に関する。
【背景技術】
【０００２】
図７は、従来の同期整流型DC-DCコンバータの逆流防止回路の構成を示す図である。同期整流型DC-DCコンバータは、還流ダイオード（図示せず）に代わって同期整流MOSFET (Metal Oxide Semiconductor Field Effect Transistor) Mnを用いて導通損失を減らし、重負荷時における効率を向上させるようにしたものである。しかし同期整流素子に用いられるMOSFETは逆方向にも電流を流すことができるため、スイッチング素子Mp(30)とこれと相補的に同期整流MOSFET Mn（以下、単に、Mnと記す）(110)を導通させると、軽負荷時には、インダクタＬ(40)のインダクタ電流ILが逆流して効率が低下する。なおインダクタＬ(40)は出力キャパシタCout(50)と共に同期整流型DC-DCコンバータの出力部を構成し、負荷(図示せず)に電力を供給する。インダクタ電流ILの逆流を防止するため、コンパレータ(720)を用いてMn(110)のドレイン−ソース間電圧Vdsが0Vを超えたことを検出してMn(110)をターンオフさせる回路（逆流防止回路）が用いられている。このような逆流防止回路は、例えば下記に示す特許文献１〜３にも開示されている。
【０００３】
図７に示す従来の同期整流型DC-DCコンバータの逆流防止回路は、入力電圧端子Vin(2)とグランドとの間にＰチャネルMOSFETで構成されるスイッチング素子Mp(30)とこれと相補的に動作するＮチャネルMOSFETで構成されるMn(110)を直列に接続するとともに、インダクタＬ(40)と出力キャパシタCout(50)との直列回路をMn(110)に並列に接続する。そしてインダクタＬ(40)と出力キャパシタCout(50)との接続点から得られる出力キャパシタCout(50)の両端電圧、すなわち出力電圧Vout(8)はフィードバックされてコントローラ(10)に印加される。コントローラ(10)はDC-DCコンバータに設けられたスイッチング素子の動作を制御して出力端に一定の出力電圧を得るためのものであり、フィードバックされた出力電圧Vout(8)に基づいて第１の制御信号(12)および第２の制御信号(14)を出力する。第１の制御信号(12)はドライバ(20)に印加され、ドライバ(20)はドライバ出力Vgp(25)をスイッチング素子Mp(30)のゲートに印加する。また、第２の制御信号(14)はアンド回路(60)の一方の入力端子とフリップフロップ(730)のセット端子に入力される。コントローラ(10)から出力される第１の制御信号(12)と第２の制御信号(14)は、Mp(30)とMn(110)が同時に導通することを防止するために設けられたデットタイム期間を除いて同相の関係にあるデューティ比が出力電圧Vout(8)に応じて変化するパルス信号として出力される（デッドタイム期間では、Mp(30)とMn(110)の両者をオフさせる信号となる）。アンド回路(60)の他方の入力にはフリップフロップ(730)のＱ出力(735)が印加される。アンド回路(60)の出力はドライバ(70)に印加され、ドライバ(70)はドライバ出力Vgn(75)をMn(110)のゲートに印加する。コンパレータ(720)の非反転入力端子には基準電圧（グランド電位）が印加される。また、コンパレータ(720)の反転入力端子にはMn(110)のドレインとインダクタＬ(40)の接続点(4)の電位Vsw(スイッチング端子電圧)が接続点(6)を介して印加される。コンパレータ(720)の出力端子はフリップフロップ(730)のリセット端子に接続される。そしてコンパレータ(720)、フリップフロップ(730)およびMn(110)でもって逆流防止回路(700)が構成されている。なお、フリップフロップ(730)のセット入力およびリセット入力は負論理となっている。
【０００４】
上記のような構成を有する従来の同期整流型DC-DCコンバータの逆流防止回路の動作を説明すると、コンパレータ(720)は、基準電圧（グランド電位）とMn(110)のドレインとインダクタＬ(40)の接続点(4)の電位Vswとを接続点(6)を介して比較しており、電位Vswが基準電圧よりも上がったことを（すなわち、Mn(110)の電流が接続点(4)からグランドに向って流れていることを）検出して出力信号(725)として論理Ｌレベルを出力し、これをフリップフロップ(730)のリセット端子に入力する。フリップフロップ(730)は、リセット端子への論理Ｌレベルの入力を検出してフリップフロップ(730)の出力Ｑ(735)を論理Ｌレベルにする。したがい、アンド回路(60)はその出力(65)を論理Ｌレベルに置き、その結果、ドライバ(70)はMn(110)のゲートを論理ＬレベルにするためMn(110)はスイッチオンできなくなる。そのためインダクタＬ(40)に流したインダクタ電流ILが逆流するのを防止することができる。
【０００５】
なお、フリップフロップ(730)はリセットされた後の次のサイクルにおける第２の制御信号(14)の立ち下りでセットされ、これによりフリップフロップ(730)の出力Ｑ(735)は論理Ｈレベルとなり、フリップフロップ(730)のリセット端子に出力信号(725) の論理Ｌレベルが入力されるまではコントローラ(10)の第２の制御信号(14)がアンド回路(60)を通過できるようにし、ドライバ(70)を介して第２の制御信号(14)の論理Ｈレベルの信号をMn(110)のゲートに印加してMn(110)をスイッチオンさせることになる。こうして再び逆流防止回路700の動作を可能にする。
【特許文献１】特開２００６−１４４８２号公報（段落0067〜0072，図４）
【特許文献２】特開２００６−６０９７７号公報
【特許文献３】特開２００７−２３６１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図７に示した従来の同期整流型DC-DCコンバータの逆流防止回路におけるコンパレータを実際に製造するときは、ある程度の入力電圧オフセットばらつき（CMOS(Complementary MOS)の場合、±10 mV程度）を生じるため、これにより逆流の検出精度が悪化する。特に、大電流を扱うDC-DCコンバータでは、同期整流MOSFET MnのON(オン)抵抗が小さいため、ドレイン−ソース間電圧Vdsの微小な検出誤差でも大きな電流誤差となり、逆流防止不能になることも有り得る。このため入力電圧オフセットばらつきに対して十分に対処する必要がある。
【０００７】
上記特許文献１は、負荷に対して電力を放出する際に導通する同期整流MOSFETのターンオフタイミングを、放出電流の検出にオフセットを設けることにより、放出電流が反転して負荷側の過剰電力が戻されるタイミングとし、オフセットの付加により同期トランジスタのターンオフを遅らせて軽負荷時に負荷側へ過剰に供給された電力が戻されるよう構成している。しかしながら、コンパレータの入力オフセット電圧のばらつきの影響を受けないようにオフセット電圧を増減させコンパレータのしきい値レベルを逆流がなくなる点に調整することについては何も触れていない。
【０００８】
上記特許文献２は、コンパレータを有する逆流検出回路を備えたスイッチング電源装置において、コンパレータに入力される逆流検出用の参照電圧もしくはコンパレータの入力オフセットに温度依存性を持たせるようにして、温度が変化しても最適なタイミングで同期整流MOSFETをターンオフさせるようにしている。しかしながら、コンパレータの入力オフセット電圧のばらつきの影響を受けないようにオフセット電圧を増減させコンパレータのしきい値レベルを逆流がなくなる点に調整することについては何も触れていない。
【０００９】
上記特許文献３は、同期整流MOSFETの制御回路系から独立した回路を使用して同期整流MOSFETに流れる逆電流を遮断して、逆電流の発生を検出してから逆電流を遮断するまでの遅延時間の短縮を図っている。しかしながら、コンパレータの入力オフセット電圧のばらつきの影響を受けないようにオフセット電圧を増減させコンパレータのしきい値レベルを逆流がなくなる点に調整することについては何も触れていない。
【００１０】
コンパレータを半導体技術により製造する場合はある程度の入力電圧オフセットばらつきが不可避的に生じてコンパレータを用いた逆流の検出精度が悪化することに対して、上記した従来技術では、コンパレータの入力オフセット電圧のばらつきの影響を受けないようにオフセット電圧を増減させコンパレータのしきい値レベルを逆流がなくなる点に調整することについて何も触れていない。
【００１１】
そこで本発明は、コンパレータの入力オフセット電圧のばらつきの影響を受けない同期整流型DC-DCコンバータの逆流防止回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、コンパレータを用いて同期整流素子のドレイン−ソース間電圧からインダクタ電流の逆流を検出し、前記コンパレータにより前記インダクタ電流の逆流を検出すると前記同期整流素子をターンオフさせる同期整流型DC-DCコンバータの逆流防止回路において、前記同期整流素子がターンオフした時点の前記インダクタ電流の値を、ターンオフ直後のスイッチング端子電圧を検出することで、前記インダクタから前記同期整流素子に向かう逆方向に前記インダクタ電流が流れているか又は前記インダクタから出力端に向かう順方向に前記インダクタ電流が流れているかを判断し、それに応じて、所定の出力信号をメモリ手段に出力する逆流検出回路と、前記出力信号に応じてオフセット電圧を制御する制御信号を前記コンパレータに出力するメモリ手段とを有し、前記メモリ手段は、キャパシタで構成され、前記逆流検出回路は、ロジック回路とチャージポンプを含み、前記同期整流素子のターンオフから前記スイッチング端子電圧が所定電圧に上昇するまでの時間と所定時間との長短を前記ロジック回路で検出し、その出力で前記チャージポンプを動作させて前記キャパシタへと電流を出力し、前記キャパシタの電荷量を増減させて、前記同期整流素子がターンオフする時点での前記インダクタ電流の値が０となるよう調整することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、コンパレータの入力オフセット電圧ばらつきが大きい場合でも、オフセット電圧を増減させてコンパレータの実効的なしきい値レベルを逆流がなくなる点に調整するため、インダクタ電流の逆流を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明する。
図１は、本発明の実施形態に係る同期整流型DC-DCコンバータの逆流防止回路の構成を示す図である。図１に示す同期整流型DC-DCコンバータの逆流防止回路は、入力電圧端子Vin(2)とグランドとの間にＰチャネルMOSFET (Metal Oxide Semiconductor Field Effect Transistor)で構成されるスイッチング素子Mp(30)とこれと相補的に動作するＮチャネルMOSFETで構成される同期整流MOSFET Mn（以下、単に、Mnと記す）(110)を直列に接続するとともに、インダクタＬ(40)と出力キャパシタCout(50)との直列回路をMn(110)に並列に接続する。そしてインダクタＬ(40)と出力キャパシタCout(50)との接続点から得られる出力キャパシタCout(50)の両端電圧、すなわち出力電圧Vout(8)はフィードバックされてコントローラ(10)に印加される。コントローラ(10)はDC-DCコンバータに設けられたスイッチング素子の動作を制御して出力端に一定の出力電圧を得るためのものであり、フィードバックされた出力電圧Vout(8)に基づいて第１の制御信号(12)および第２の制御信号(14)を出力する。第１の制御信号(12)はドライバ(20)に印加され、ドライバ(20)はドライバ出力Vgp(25)をスイッチング素子Mp(30)のゲートに印加する。また、第２の制御信号(14)はアンド回路(60)の一方の入力端子とフリップフロップ(500)のセット端子に入力される。コントローラ(10)から出力される第１の制御信号(12)と第２の制御信号(14)とはMp(30)とMn(110)が同時に導通することを防止するために設けられたデットタイム期間を除いて同相の関係にあるデューティ比が出力電圧Vout(8)に応じて変化するパルス信号として出力される。アンド回路(60)の他方の入力にはフリップフロップ(500)のＱ出力(550)が印加される。アンド回路(60)の出力はドライバ(70)に印加され、ドライバ(70)はドライバ出力Vgn(75)をMn(110)のゲートに印加する。コンパレータ(200)の非反転入力端子（V＋）には、基準電圧（グランド電位）が印加される。また、コンパレータ(200)の反転入力端子（V−）には、Mn(110)のドレインとインダクタＬ(40)の接続点(4)の電位Vsw(スイッチング端子電圧)が接続点(6)を介して印加される。コンパレータ(200)はメモリ(400)にあらかじめ記憶された値（後述するように、この値は上記Vswと上記Vgnの電圧の状態に応じて逆流検出回路300から出力される出力信号により定まる）に基く、オフセット電圧を制御する制御信号Vctrl（450）を得ることでコンパレータの入力オフセット電圧を制御する。制御された入力オフセット電圧に基づいて動作するコンパレータ(200)から出力信号(250)を出力し、フリップフロップ(500)のリセット端子に印加する。なおコンパレータ(200)の詳細は後述する。なお、フリップフロップ(730)のセット入力およびリセット入力は負論理となっている。
【００１５】
逆流検出回路(300)には、接続点(6)を介してMn(110)のドレインとインダクタＬ(40)の接続点(4)の電位Vsw(スイッチング端子電圧)が一方の入力に印加されるとともに、Mn(110)のゲートに印加されるドライバ出力Vgn(75)が他方の入力に印加される。そして逆流検出回路(300)は、Mn(110)がターンオフした直後の上記Vswと上記Vgnの電圧の状態に応じてインダクタ電流ILの状態を判定し、出力信号(370)をメモリ(400)に出力する。なお逆流検出回路(300)の詳細は後述する。メモリ(400)は逆流検出回路(300)の出力信号(370)に基づいて所定の値を記憶する。そして、メモリ(400)は、記憶した値に基づいてコンパレータ(200)のオフセット電圧を制御する制御信号Vctrl（450）をコンパレータ(200)に出力する。なおメモリ(400)の詳細についても後述する。
【００１６】
このようにしてコンパレータ(200)、逆流検出回路(300)、メモリ(400)、フリップフロップ(500)およびMn(110)でもって逆流防止回路(100)を構成する。
次に本発明の同期整流型DC-DCコンバータの逆流防止回路の動作を説明すると、図１に示す逆流防止回路はその原理構成を示すものであって、Mn(110)がターンオフした時点のインダクタ電流ILの値は、ターンオフ直後のインダクタＬ(40)の接続点(4)の電位、すなわちスイッチング端子電圧Vswの大きな変化から判断することができる。なお同期整流型DC-DCコンバータのターンオフ直後のスイッチング端子電圧Vswが大きく変化すること自体は当業者に知られている（必要であれば、特開2002-281743号公報参照）。そして逆流検出回路(300)は、Mn(110)のゲートに印加されるドライバ出力Vgn(75)の論理Ｌレベルを検出し、さらに、ターンオフ直後、すなわちドライバ出力Vgn(75)が論理Ｌレベルになった直後（所定時間(以後、Tdと記す)後）の接続点(4)のVsw(スイッチング端子電圧)の電位を検出して、以下に説明する図２（ａ）〜（ｃ）のいずれの状態にあるかを判定する。
【００１７】
図２は、いずれも電流不連続モードにおいて、スイッチング素子Mp(30)がターンオンする前の動作であり、Vsw(スイッチング端子電圧)の振舞いは、Mn(110)のボディダイオード(112)と寄生容量(114)とが重要な役割を果たす。すなわち、図２（ａ）は、コンパレータ(200)にオフセット電圧がなく、丁度インダクタ電流IL = 0の時にMn(110)がオフしたときのもので、インダクタＬ(40)と寄生容量(114)の直列回路（寄生容量(114)の両端電圧とインダクタ電流ILの初期値はゼロ）に出力電圧Vout（Cout(50)は寄生容量(114)よりはるかに大きいので定電圧源と近似できる）が印加された回路での共振により、Mn(110)のゲートに印加される信号Vgnが論理Ｌに変化したTd後にスイッチング端子電圧Vswの電位がVtに到達する。ここで、Vtはスイッチング端子電圧Vswが立ち上がったこと（論理Ｈレベルになったこと）を検出するための閾値電圧である。
【００１８】
一方、図２（ｂ）は、Mn(110)が図２（ａ）の場合より早めに切れた場合であり、そのため、Mn(110)がオフした時に、インダクタＬ(40)には順方向の電流（Vsw側からVout側に流れる電流）がまだ流れている。Mn(110)がオフすると、順方向のインダクタ電流ILによって寄生容量(114)がマイナス側に充電されるが、Mn(110)のボディダイオード(112)の順方向電圧に達するとボディダイオード(112)がオンしてボディダイオード(112)の順方向電圧にクランプされる。その後、インダクタ電流ILがゼロになると、寄生容量(114)とインダクタＬ(40)による共振が始まる。そしてスイッチング端子電圧Vswの電位がVtに到達するのに要する時間Tintは、図２（ａ）のTdよりも長くなることを示している。
【００１９】
また図２（ｃ）は、Mn(110)が図２（ａ）の場合より遅めに切れた場合であり、そのため、Mn(110)がオフした時に、インダクタＬ(40)には逆方向電流（Vout側からVsw側に流れる電流）が流れている。この場合、寄生容量(114)，インダクタＬ(40)，Cout（定電圧源）(50)から構成される共振回路において、インダクタ電流ILの初期値が上記逆方向電流となっている状態で共振動作が開始されることになる。共振電圧が入力電圧Vin ＋ スイッチング素子Mp(30)のボディダイオード(35)の順方向電圧に達すると、ボディダイオード(35)がオンしてその電圧にクランプされる。そして図２（ｃ）では、スイッチング端子電圧Vswの電位がVtに到達するのに要する時間Tintは図２（ａ）のTdよりも短くなることを示している。
【００２０】
このようにターンオフ直後、すなわちドライバ出力Vgn(75)が論理Ｌレベルになった直後（Td時間後）の接続点(4)のVsw(スイッチング端子電圧)の電位を検出して図２（ａ）〜（ｃ）のいずれの状態にあるかを判定し、その結果に応じた出力信号(370)をメモリ(400)に印加する。メモリ(400)は印加された出力信号(370)に基づく所定の値を記憶するとともに、記憶した値に基づいてコンパレータ(200)のオフセット電圧を制御する制御信号Vctrl（450）を出力する。コンパレータ(200)は、メモリ(400)から出力されたオフセット電圧を制御する制御信号Vctrl（450）により、インダクタ電流IL＜0（図２（ｃ））／インダクタ電流IL＞0（図２（ｂ））の状態に応じて、より大きなインダクタ電流／より小さなインダクタ電流で、換言すれば、よりプラス側の電流／よりマイナス側の電流、でコンパレータ(200)が反応する方向に動作点を移動させる。すなわち、コンパレータ(200)は、制御信号Vctrl（450）により入力オフセット電圧が増減され、これによりコンパレータ(200)の実効的なしきい値レベルは、同期整流素子Mn(110)がターンオフする時点でのインダクタ電流ILの値が０となる方向に調整される。この状態でコンパレータ(200)は基準電圧（グランド電位）とスイッチング端子電圧Vswを比較して動作し、その結果として論理Ｌレベルの出力信号(250)を出力し、フリップフロップ(500)のリセット端子に印加する。論理Ｌレベルの出力信号(250)がフリップフロップ(500)のリセット端子に印加されると、フリップフロップ(500)はその出力Ｑ(550)を論理Ｌレベルにする。このためアンド回路(60)はその出力(65)を論理Ｌレベルに置き、その結果、ドライバ(70)はMn(110)のゲートを論理ＬレベルにするためMn(110)はスイッチオンできなくなる。
【００２１】
フリップフロップ(500)はリセットされた後の次のサイクルの第２の制御信号(14)の立ち下りでセットされ、これによりフリップフロップ(500)の出力Ｑ(550)は論理Ｈレベルとなり、フリップフロップ(500)のリセット端子に出力信号(250) の論理Ｌレベルが再び入力されるまではコントローラ(10)の第２の制御信号(14)がアンド回路(60)を通過できるようにし、ドライバ(70)を介して第２の制御信号(14)の論理Ｈレベルの信号をMn(110)のゲートに印加してMn(110)をスイッチオンさせることになる。このように逆流防止回路(100)は、メモリ(400)から出力されたオフセット電圧を制御する制御信号Vctrl（450）により、IL＜0（図２（ｃ））またはIL＞0（図２（ｂ））であれば、よりプラス側の電流／よりマイナス側の電流でコンパレータ(200)が反応する方向に動作点を移動させる動作を次のサイクル以降も繰り返し行うことにより、最終的に、Vgnの立ち下がりからVswの立ち上がりまでの時間がTdとなるような点でバランスさせることができる。このとき、Tdを適切な値に設定しておけば、インダクタ電流ILが0の点で、Mn(110)をターンオフさせることができる。
【実施例１】
【００２２】
図３は、本発明の同期整流型DC-DCコンバータの逆流防止回路の主要部の第一の実施例を示す図である。図１に示したように同期整流型DC-DCコンバータの逆流防止回路は、コンパレータ(200)、逆流検出回路(300)、メモリ(400)、フリップフロップ(500)およびMn(110)でもって構成されるが、そのうち図３に示す逆流防止回路の主要部は、コンパレータ(200)、逆流検出回路(300)、及びメモリ(400)についての構成を示すものである。
【００２３】
逆流検出回路(300)は、Vsw(4)の立ち上がりを保持するRSラッチ(310)と、Vgn(75)の立ち下がりを所定時間Tdだけ遅延させる遅延回路(320)と、これらの回路の出力信号Vsw’(312) とVgn’(322) を論理演算するNAND回路(330)とNOR回路(340)とからなるロジック回路と、メモリとしてのキャパシタCm(420)に充放電電流を供給するチャージポンプ(350)とで構成されており、Vgn(75)の立ち下がりからVsw(4)の立ち上がりまでの時間がTdよりも小さい／大きいときには、チャージポンプ(350)を介してキャパシタCm(420)を充電／放電する。なお、RSラッチ(310)のセット入力端子Ｓにおける入力Vsw(4)が論理ＨレベルかＬレベルかを判定する閾値電圧が、図２に示すVtに相当する。
【００２４】
これを図４および図５を用いて説明する。図４は、図３に示す逆流検出回路の主要部の動作タイミングを示す波形図であり、図２（ｃ）に対応するものである。図４に示すように、Mn(110)が遅めに切れた場合はNAND回路(330)の出力upをアクティブ（論理Ｌレベル）にしてチャージポンプ(350)のＰチャネルMOSFET(353)をオンすることにより、チャージポンプ(350)が定電流源(352)の定電流でキャパシタCm(420)に保持される電荷量を増やし、キャパシタCm(420)の両端電圧を上げる。これにより、コンパレータ(200)の差動部(220)に加える差動電流（I1−I2）が減って（図３に示すI1が減り、I2が増える）オフセット電圧が調整され、Mn(110)がより早めに切れるようになる。一方、図５は、図３に示す逆流検出回路の主要部の動作タイミングを示す波形図であり、図２（ｂ）に対応するものである。図５に示すように、Mn(110)が早めに切れた場合はNOR回路(340)の出力downをアクティブ（論理Ｈレベル）にしてチャージポンプ(350)のＮチャネルMOSFET(356)をオンすることにより、チャージポンプ(350)が定電流源(356)の定電流でキャパシタCm(420)に保持される電荷量を減らし、キャパシタCm(420)の両端電圧を下げる。これにより、コンパレータ(200)の差動部(220)に加える差動電流（I1−I2）が増えて（I1が増え、I2が減る）オフセット電圧が調整され、Mn(110)がより遅めに切れるようになる。
【００２５】
メモリ(400)はキャパシタCm(420)により構成されており、コンパレータ(200)のオフセット・アジャスタ(210)に入力されるオフセット電圧を制御する制御信号Vctrl(450)は、その端子電圧として記憶される値である。
【００２６】
コンパレータ(200)は、オフセット・アジャスタ(210)と、差動部(220)と、出力部(230)とで構成される。オフセット・アジャスタ(210)は、電流源(211),(212)と、MOSFET(214),(215)のソース間に接続される抵抗Rs(213)と、差動対を構成するPチャネルMOSFET(214),(215)とで構成され、MOSFET(214),(215)のドレインは差動部(220)の差動対を構成するトランジスタであるPチャネルMOSFET(222),(223)のドレインに接続点(226),(227)でそれぞれ接続されている。差動部(220)は、電流源(221)と、差動対を構成するPチャネルMOSFET(222),(223)と、ダイオード接続されたNチャネルMOSFET(224)と、NチャネルMOSFET(225)とで構成され、MOSFET(224),(225)はカレントミラー回路を構成し、PチャネルMOSFET(222)のドレインとNチャネルMOSFET(224)のドレインは互いに接続され、その接続点(226)はオフセット・アジャスタ(210)のPチャネルMOSFET(215)のドレインに接続されている。またPチャネルMOSFET(223)のドレインとNチャネルMOSFET(225)のドレインは互いに接続され、その接続点(227)はオフセット・アジャスタ(210)のPチャネルMOSFET(214)のドレインに接続されるとともに、接続点(228)が出力部(230)のNチャネルMOSFET(232)のゲートに接続されている。また、PチャネルMOSFET(223)とNチャネルMOSFET(225)は差動部(220)の第１の電流経路を構成し、PチャネルMOSFET(222)とNチャネルMOSFET(224)は差動部(220)の第２の電流経路を構成している。出力部(230)は、電流源(231)と、差動部(220)の出力信号を接続点(228)から入力信号としてゲートに受けて増幅するNチャネルMOSFET(232)と、NチャネルMOSFET(232)のドレインに接続されたインバータ(233)とで構成され、インバータ(233)からコンパレータ(200)の出力信号Vo(250)を出力する。上記においてオフセット・アジャスタ(210)が無ければ、当業者に知られた普通のコンパレータの構成であり、以下ではオフセット・アジャスタ(210)が付加されたコンパレータの動作について説明する。
【００２７】
オフセット・アジャスタ(210)は、基準電圧VrefとキャパシタCm(420)に記憶された値、すなわちオフセット電圧を制御する制御信号Vctrl(450)との差に応じた電流を差動部（220）に加える。すなわち、オフセット・アジャスタ(210)の MOSFET(214),(215)のドレインはそれぞれオフセット・アジャスタ(210)の第１および第２の電流出力端子となっていて、この第１および第２の電流出力端子から接続点(226),(228)を介して、差動部(220)の第１および第２の電流経路にそれぞれ電流I1，I2が加えられるのである。そのため図４に示すように、制御信号Vctrl(450)によりキャパシタCm(420)の両端電圧が上がった場合には、オフセット・アジャスタ(210)によりコンパレータ(200)の差動部(220)に加える電流（I1−I2）を減らす（I1を減らし、I2を増やす）ことにより入力V＋−V−間のオフセット電圧を増加させて、Mn(110)がより早めに切れるようにする。また図５に示すように、制御信号Vctrl(450)によりキャパシタCm(420)の両端電圧が下がった場合には、オフセット・アジャスタ(210)によりコンパレータ(200)の差動部(220)に加える差動電流（I1−I2）を増やす（I1を増やし、I2を減らす）ことにより入力V＋−V−間のオフセット電圧を減少させて、Mn(110)がより遅めに切れるようにする。
【００２８】
この結果、コンパレータ(200)の入力オフセット電圧は大きく／小さくなり、同期整流素子Mn(110)はインダクタ電流ILが、よりプラス側／よりマイナス側の点でターンオフするようになる。
【００２９】
この動作を次のサイクル以降も繰り返すことにより、最終的に、Vgnの立ち下がりからVswの立ち上がりまでの時間がTdとなるような点でバランスするようになる。このとき、Tdを適切な値に設定しておけば、インダクタ電流ILが0の点で、Mn(110)をターンオフさせることができる。つまりは、コンパレータ(200)のしきい値レベルを逆流がなくなる点に調整することが可能となる。
【００３０】
ここで軽負荷ではない場合について考えると、重負荷時には同期整流MOSFET Mn(110)とスイッチング素子Mp(30)が両方オフの期間であるデッドタイムを挟んで相補的にオンオフする。デッドタイムは、通常、固定値となるよう設計されており、このとき、逆流検出回路(300)が稼動しているとどうなるかについて考察する。
【００３１】
スイッチング素子Mp(30)のオンによって強制的に接続点(4)の電位Vswがハイ（Ｈ）レベルになるが、このタイミングがVgn'(VgnをTdだけ遅らせた信号）より遅いと逆流検出回路(300)は図２（ｂ）の状態であると判断する。すなわち、Mn(110)が早めに切れたと判断して、上記したようにより遅く切れるよう入力オフセット電圧を調整する。重負荷では、この調整を行ってもVswがハイ（Ｈ）レベルになるのはVgnよりデッドタイム後の時間と固定されるので、その後のサイクルでもMn(110)がより遅く切れる方向へのオフセットの調整が進み、最終的にはキャパシタCm(420)の両端電圧がゼロで入力V＋−V−間のオフセットは最低値となる。そしてこの状態で、軽負荷・電流不連続モードになると、Mn(110)に流れる逆方向電流が最も大きい状態で動作を開始することになり、好ましいことではない。これはそもそも、デッドタイムがTdより大きいことに起因しているため、Td≧デッドタイムとなるよう調整することが好ましい。
【実施例２】
【００３２】
図６は、本発明の同期整流型DC-DCコンバータの逆流防止回路の主要部の第二の実施例を示す図である。図１に示したように同期整流型DC-DCコンバータの逆流防止回路は、コンパレータ(200)、逆流検出回路(図１では300だが、図６では600とする)、メモリ(400)、フリップフロップ(500)およびMn(110)でもって構成されるが、そのうち図６に示す逆流防止回路の主要部は、コンパレータ(200)、逆流検出回路(600)、及びメモリ(400)についての構成を示すものである。
【００３３】
逆流検出回路(600)は、Vsw(4)の立ち上がりを保持するRSラッチ(610)と、Vgn(75)の立ち下がりを所定時間Tdだけ遅延させる遅延回路(620)と、遅延回路(620)の出力であるVgn’ (622)の立ち下がり時点で、RSラッチ(610)の出力であるVsw’ (620)が論理Ｈレベル／論理Ｌレベルであれば、カウンタの値をアップ／ダウンするアップダウンカウンタ(630)とで構成されている。すなわち逆流検出回路(600)の遅延回路(620)の出力であるVgn’ (622)の立ち下がり時点で、RSラッチ(610)の出力であるVsw’ (620)が論理Ｈレベル（Mn(110)が遅めに切れた場合（図２（ｃ），図４に対応)／論理ＬレベルMn(110)が早めに切れた場合（図２（ｂ），図５に対応）であれば、アップダウンカウンタ(630)の値はアップ／ダウンされ、アップ／ダウンされたカウント値を保持する。
【００３４】
DA変換器(440)は、逆流検出回路(600)のアップダウンカウンタ(630)でアップ／ダウンされたデジタルのカウント値をデジタル入力端子Ｄで受け取り、アナログ値に変換した後で、コンパレータ(200)のオフセット・アジャスタ(210)の差動対を構成する一方のトランジスタ214のゲートにオフセット電圧を制御する制御信号Vctrl（450）としてアナログ端子Ａから出力する。つまり、DA変換器(440)とアップダウンカウンタ(630)とでメモリ(400)を構成するものである。
【００３５】
コンパレータ(200)は、図３に示した第一の実施例と同様に、オフセット・アジャスタ(210)と、差動部(220)と、出力部(230)とで構成される。オフセット・アジャスタ(210)は、基準電圧Vrefとメモリ(400)に記憶されたデジタル値をアナログ値に変換したオフセット電圧を制御する制御信号Vctrl(450)との差に応じた電流を差動部（220）に加える。すなわち、オフセット・アジャスタ(210)の の第１および第２の電流出力端子であるMOSFET(214),(215)のドレインから接続点(226),(228)を介して、差動部(220)の第１および第２の電流経路にそれぞれ電流I1，I2が加えられるのである。そのためアップダウンカウンタ(630)がアップカウントされた場合には、オフセット・アジャスタ(210)に印加される制御信号Vctrl(450)は上昇し、オフセット・アジャスタ(210)によりコンパレータ(200)の差動部(220)に加える差動電流（I1−I2）を減らす（I1を減らし、I2を増やす）ことにより入力V＋−V−間のオフセット電圧を増加させて、Mn(110)がより早めに切れるようにする。またアップダウンカウンタ(630)がダウンカウントされた場合には、オフセット・アジャスタ(210)に印加される制御信号Vctrl(450)は下降し、オフセット・アジャスタ(210)によりコンパレータ(200)の差動部(220)に加える差動電流（I1−I2）を増やす（I1を増やし、I2を減らす）ことにより入力V＋−V−間のオフセット電圧を減少させて、Mn(110)がより遅めに切れるようにする。
【００３６】
この結果、コンパレータ(200)の入力オフセット電圧は大きく／小さくなり、同期整流素子Mn(110)はインダクタ電流ILがよりプラス側／よりマイナス側の点でターンオフするようになる。
【００３７】
この動作を次のサイクル以降も繰り返すことにより、最終的に、Vgnの立ち下がりからVswの立ち上がりまでの時間がTdとなるような点でバランスするようになる。このとき、Tdを適切な値に設定しておけば、インダクタ電流ILが0の点で、Mn(110)をターンオフさせることができる。つまりは、コンパレータ(200)のしきい値レベルを逆流がなくなる点に調整することが可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に係る同期整流型DC-DCコンバータの逆流防止回路の構成を示す図である。
【図２】スイッチング端子電圧の波形を示す図である。
【図３】本発明の同期整流型DC-DCコンバータの逆流防止回路の主要部の第一の実施例を示す図である。
【図４】図３に示す逆流検出回路の主要部の動作タイミングを示す波形図であり、図２（ｃ）に対応するものである。
【図５】図３に示す逆流検出回路の主要部の動作タイミングを示す波形図であり、図２（ｂ）に対応するものである。
【図６】本発明の同期整流型DC-DCコンバータの逆流防止回路の主要部の第二の実施例を示す図である。
【図７】従来の同期整流型DC-DCコンバータの逆流防止回路の構成を示す図である。
【符号の説明】
【００３９】
２  入力電圧端子(Vin)
４  スイッチング端子電圧Vsw
８  出力電圧(Vout)
10  コントローラ(Controller)
20  ドライバ(Driver)
30  スイッチング素子(Mp)
35  ボディダイオード
40  インダクタ(L)
50  出力キャパシタ(Cout)
60  AND回路
70  ドライバ(Driver)
100   逆流防止回路
110   同期整流MOSFET (Mn)
112   ボディダイオード
114   寄生容量
200   コンパレータ
210   オフセット・アジャスタ(Offset Adjustor)
220   差動部
230   出力部
300   逆流検出回路
310   RSラッチ
320   遅延回路
330   NAND回路
340   NOR回路
350   チャージポンプ
370   逆流検出回路の出力信号
400   メモリ
420   キャパシタ(Cm)
440   DA変換器
450   制御信号（Vctrl）
500   フリップフロップ
600   逆流検出回路
610   RSラッチ
620   遅延回路
630   アップダウンカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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