(57)【特許請求の範囲】
【請求項１】
主スイッチング素子のスイッチング動作により入力電圧を直流の出力電圧に変換して出力するコンバータ回路と、
前記主スイッチング素子を駆動する主スイッチング素子制御回路と、
所定のデジタル演算処理を行うとともに、前記主スイッチング素子制御回路による前記主スイッチング素子のオンタイミングを規定するＣＰＵと、
外部から動作モード設定信号が入力される動作モード設定信号入力端子と、
外部からクロック信号が入力できる同期クロック信号入力端子と、
所定周波数の発振クロック信号を出力する発振回路と、
前記動作モード設定信号入力端子の設定による前記ＣＰＵからの選択指令に基づき、前記同期クロック信号入力端子からの信号と前記発振クロック回路からの信号のうちいずれかの信号を選択して出力する選択回路と、
前記選択回路が出力したいずれかの信号を逓倍数ｎ（ｎは自然数）で逓倍したシステムクロック信号を出力する周波数逓倍回路と、
前記周波数逓倍回路から出力された前記システムクロック信号を分周数ｍ（ｍは自然数）で分周した駆動クロック信号を生成し、前記主スイッチング素子制御回路に向けて出力する第１分周回路と、が設けられた同期運転制御回路を備えたことを特徴とするスイッチング電源装置。
【請求項２】
前記周波数逓倍回路が、ＰＬＬ回路を用いて構成されている請求項１記載のスイッチング電源装置。
【請求項３】
前記請求項１又は２記載のスイッチング電源装置を複数台備え、
前記複数台のスイッチング電源装置は、互いに等しい前記逓倍数ｎが付与されて接続され、前記複数台のスイッチング電源装置を、１台のマスター電源とその他のスレーブ電源とに区分して電源システムを構成し、
前記マスター電源は、自己の前記同期運転制御回路に、前記システムクロック信号を前記逓倍数ｎと等しい自然数である分周数ｎで分周した同期クロック信号を発生する第２分周回路と、前記同期クロック信号を外部へ出力する同期クロック信号出力端子とが設けられ、前記動作モード設定信号入力端子には、前記選択回路から前記発振クロック信号を出力させる旨の動作モード設定信号が入力され、
前記スレーブ電源は、前記動作モード設定信号入力端子に、前記選択回路から前記同期クロック信号を出力させる旨の前記動作モード設定信号が入力され、自己の同期クロック信号入力端子には、前記マスター電源の前記発振クロック信号に同期した前記同期クロック信号が入力されることを特徴とするスイッチング電源システム。
【請求項４】
前記マスター電源及び前記スレーブ電源の各同期運転制御回路に設けられ、相互接続することによって前記マスター電源が起動したことを前記スレーブ電源に伝達するための起動制御端子が設けられ、
前記マスター電源の前記同期運転制御回路は、入力電源が投入されて自己の前記主スイッチング素子が動作を開始した旨の起動信号を、自己の前記起動制御端子を介して出力し、
前記スレーブ電源の前記同期運転制御回路は、前記マスター電源の前記起動信号が自己の起動制御端子を介して入力されることにより、自己の主スイッチング素子の動作を開始させる請求項３記載のスイッチング電源システム。
【請求項５】
互いに等しい前記分周数ｍが付与されている前記マスター電源及び前記スレーブ電源を使用し、前記各コンバータ回路の入力端が並列接続され、
前記マスター電源の前記同期運転制御回路は、自己の主スイッチング素子がスイッチング開始タイミングの情報を含む前記起動信号を、自身の前記起動制御端子を介して出力し、
前記スレーブ電源の同期運転制御回路に、前記マスター電源の前記主スイッチング素子のオンタイミングに対する自己の前記主スイッチング素子のオンタイミングの位相を設定するための位相設定信号が外部入力される位相設定信号入力端子が設けられ、
前記スレーブ電源の前記ＣＰＵは、前記位相設定信号入力端子を介して自己の前記位相設定信号を受け、当該位相設定信号に規定された前記位相を実現する駆動制御信号を前記第１分周回路に出力する請求項４記載のスイッチング電源システム。
【請求項６】
前記マスター電源及び前記スレーブ電源は、前記各同期運転制御回路に、前記システムクロック信号を前記逓倍数ｎと等しい自然数である分周数ｎで分周した同期クロック信号を発生する第２分周回路と、前記同期クロック信号を外部出力可能にする同期クロック信号出力端子とが設けられ、
前記スレーブ電源の前記ＣＰＵは、自己の前記選択回路から前記同期クロック信号を出力させる旨の前記動作モード設定信号を受けているとき、自己の前記第２分周回路の分周動作を停止させる請求項３乃至５のいずれか記載のスイッチング電源システム。
【請求項７】
前記複数のスレーブ電源のうちの一部のスレーブ電源は、自己の同期クロック信号入力端子が前記マスター電源の前記同期クロック信号出力端子に接続されるとともに、前記一部のスレーブ電源の前記同期クロック信号出力端子が、前記一部のスレーブ電源を除いた前記スレーブ電源のさらに一部の前記スレーブ電源の同期クロック信号入力端子に接続され、前記マスター電源から出力される前記同期クロック信号を中継する請求項３乃至５のいずれか記載のスイッチング電源システム。
【請求項８】
前記マスター電源、及び前記スレーブ電源は、自己の前記同期運転制御回路に、前記システムクロック信号を前記逓倍数ｎと等しい自然数である分周数ｎで分周した前記同期クロック信号を発生する第２分周回路と、前記同期クロック信号を外部出力可能にする同期クロック信号出力端子とが設けられ、
前記マスター電源からの前記同期クロック信号を中継する前記スレーブ電源を除く前記スレーブ電源が有する前記ＣＰＵは、自己の前記選択回路から前記同期クロック信号を出力させる旨の前記各動作モード設定信号を受けているとき、自己の前記第２分周回路の分周動作を停止させる請求項７記載のスイッチング電源システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数台を接続して同期運転を行う機能を備えたスイッチング電源装置及びそれを用いたスイッチング電源システムに関する。
【背景技術】
【０００２】
複数台のスイッチング電源装置を用いて電源システムを構成するとき、各スイッチング電源装置が有するスイッチング周波数の差の周波数のビートノイズが出力に発生するという問題がある。例えば、１つの入力電源から２台のスイッチング電源装置に入力電圧を供給する場合、互いの入力端が接続され、各主スイッチング素子の制御系が入力端を通して相互に干渉する。２台のスイッチング周波数がともに中心値４００ｋＨｚで設計されていたとしても、実際は内部部品の特性の個体差によってある程度ばらつく（例えば、約１０％の幅）ので、各スイッチング電源装置の出力端に数十ｋＨｚ以下のリップル電圧である低周波ビートノイズが発生する。この低周波ビートノイズを低減するためには、ポール周波数を低めに設定した大型のローパスフィルタを設けなければならず、スイッチング電源装置及び電源システムの小型化、低価格化の妨げになっていた。また、低周波ビートノイズが可聴周波帯（約２０Ｈｚ〜２０ｋＨｚ）になると、回路部品等の構造物が振動することによって騒音が発生することもあった。
【０００３】
上記の問題を防止するため、従来から、電源システムを構成する複数台のスイッチング電源装置の各制御系を所定の方法で同期運転することによって各スイッチング周波数の関係を適正化し、制御系の相互干渉によるビートノイズの発生を抑制しようとする技術が提案されている。例えば、特許文献１に開示されているように、互いに接続された複数のスイッチング電源と、各スイッチング電源のスイッチング周波数を集中制御する信号発生手段とを備えた電源装置がある。この電源装置の信号発生手段は、基準周波数をａ逓倍（ａは自然数）した発振信号を発生する発振器と、発振器の発振信号をｂ分周（ｂは自然数）することによって基準周波数の整数倍の周波数をもつ分周信号を発生する分周器と、ＣＰＵ等が搭載され発振器及び分周器を制御する制御部とで構成されている。分周器が発生する分周信号の周波数は、そのままスイッチング電源のスイッチング周波数となる。従って、分周器には各スイッチング電源ごとに対応する分周数ｂ（ｂ１，ｂ２，・・・）が付与されており、各分周数ｂに基づく分周信号を個別に発生させ、対応するスイッチング電源に向けてそれぞれ出力する。
【０００４】
例えば、電源装置をスイッチング電源４台で構成し、各スイッチング周波数をそれぞれ３００ｋ，３００ｋ，４００ｋ，５００ｋＨｚに設定したい場合、信号発生手段の発振器の基準周波数を３００ｋＨｚに、発振器の逓倍数ａを２０に、分周器の分周数ｂをそれぞれ２０，２０，１５，１２に設定する。この電源装置では、各スイッチング電源のスイッチング周波数が共通の基準周波数を基に決定されるので、スイッチング周波数を３００ｋＨｚに設定したい２台は、互いのスイッチング周波数がほぼ正確に一致するので、差の周波数による低周波ビートノイズが発生しない。また、その他のスイッチング電源との関係をみると、各スイッチング周波数に１００ｋ又は２００ｋＨｚの差があるので、１００ｋ又は２００ｋＨｚのビートノイズが発生すると考えられる。しかし、このビートノイズであれば、スイッチング周波数に近い高周波なので、小型ローパスフィルタでも低減することが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１１８７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の電源装置の場合、使用するスイッチング電源の台数によらず、所定の信号発生手段を１台設けなければならない。例えば、７台のスイッチング電源を同期運転する能力のある多出力型の分周器等を備えた信号発生手段がある場合、１台又は２台のスイッチング電源で構成する電源装置に使用するとコストや性能の面で過剰になる。反対に、３台のスイッチング電源を同期運転する能力のある信号発生手段があっても、７台のスイッチング電源装置の同期運転を行うことができない。このように、特許文献１の電源装置は、使用するスイッチング電源の台数に応じて信号発生手段の構成を変更しなければならないので、汎用性に欠けるという問題がある。
【０００７】
また、この電源装置は、１つの分周器から各スイッチング電源に向けて個別の分周信号を送信するため、各スイッチング電源と信号発生手段との間を１対１で結ぶ配線が必要になる。例えば、１枚のボード基板上にオンボードタイプのスイッチング電源を搭載して電源装置を構成する場合、各スイッチング電源は、ボード基板上に所定の間隔を空けて実装され、ボード基板上の限られたスペースの中でパワーライン及び各種信号ラインの配線が行われるので、スイッチング電源の台数が多くなるほど分周信号用の配線を行うのが難しくなる。また、信号発生手段から離れた位置にあるスイッチング電源への配線パターンが長くなることによって外来ノイズの影響を受けやすくなる問題も生じる。
【０００８】
この配線の問題を解決するため、例えば、特許文献１の電源装置の回路構成を一部見直し、信号発生手段に設けていた多出力型分周器に代えて、各スイッチング電源内に個別に単出力型分周器を設け、信号発生手段内の発振器の発振信号（１種類の信号）を各分周器に分配し、各分周器で固有の分周数ｂに基づく分周信号を発生させるという方法が考えられる。このような構成にすれば、信号発生手段と各スイッチング電源との間を１本の配線パターンで数珠つなぎにする等のシンプルな接続が可能になり、比較的容易に配線を行うことができる。しかし、信号発生手段からスイッチング電源への配線パターンを通過する信号が、スイッチング周波数相当の分周信号から、スイッチング周波数に比べ非常に高い周波数を有する発振器の発振信号に置き換わる。従って、配線パターンのインピーダンスの影響を受けやすくなって新たな弊害が発生するおそれがある。
【０００９】
例えば、上述した４台のスイッチング電源を使用した電源装置は、各スイッチング周波数が３００ｋ，３００ｋ，４００ｋ，５００ｋＨｚなので、発振器の発振信号はその最小公倍数に相当する６ＭＨｚに設定される。そのうちの１台のスイッチング周波数を変更する事情が生じ、４台のスイッチング周波数を３００ｋ，３００ｋ，４００ｋ，５５０ｋＨｚにしたい場合、発振器の発振信号はその最小公倍数に相当する１３．２ＭＨｚという非常に高い周波数に設定することになる。このような高周波の発振信号を長い配線パターンを介して伝送しようとすると、配線のインダクタンスやキャパシタンス等の影響で信号が減衰しやすくなる。従って、信号発生回路から最も離れたスイッチング電源装置であっても、長い配線パターンを通して発振信号が確実に伝達されるように、発振器出力を極めて低インピーダンス化したり、発振信号を大電力化したりする等の新たな措置が必要になる。また、スイッチング周波数は、そのスイッチング電源内部の磁性部品や平滑フィルタの小型化、主スイッチング素子等のパワー部品の低損失化などの要求をバランスよく実現するための重要なパラメータであるため、当該発振信号を低い周波数に抑えるためにスイッチング周波数の選択に一定の制約を設けると、スイッチング電源及び電源装置全体としての性能を低下させる可能性がある。
【００１０】
この発明は、上記背景技術に鑑みて成されたもので、低周波のビートノイズの発生を防止する同期運転の機能を備え、様々な電源システムの形態に対応できる汎用性を備えたスイッチング電源装置及びそれを用いたスイッチング電源システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明は、主スイッチング素子のスイッチング動作により入力電圧を直流の出力電圧に変換して出力するコンバータ回路と、前記主スイッチング素子を駆動する主スイッチング素子制御回路と、所定のデジタル演算処理を行うとともに、前記主スイッチング素子制御回路による前記主スイッチング素子のオンタイミングを規定するＣＰＵと、外部から動作モード設定信号が入力される動作モード設定信号入力端子と、外部からクロック信号が入力できる同期クロック信号入力端子と、所定周波数の発振クロック信号を出力する発振回路と、前記動作モード設定信号入力端子の設定による前記ＣＰＵからの選択指令に基づき、前記同期クロック信号入力端子からの信号と前記発振クロック回路からの信号のうちいずれかの信号を選択して出力する選択回路と、前記選択回路が出力したいずれかの信号を逓倍数ｎ（ｎは自然数）で逓倍したシステムクロック信号を出力する周波数逓倍回路と、前記周波数逓倍回路から出力された前記システムクロック信号を分周数ｍ（ｍは自然数）で分周した駆動クロック信号を生成し、前記主スイッチング素子制御回路に向けて出力する第１分周回路と、が設けられた同期運転制御回路を備えたスイッチング電源装置である。
【００１２】
さらに、前記周波数逓倍回路が、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いて構成されているものである。
【００１３】
またこの発明は、上記スイッチング電源装置を複数台備え、前記複数台のスイッチング電源装置は、互いに等しい前記逓倍数ｎが付与されて接続され、前記複数台のスイッチング電源装置を、１台のマスター電源とその他のスレーブ電源とに区分して電源システムを構成し、前記マスター電源は、自己の前記同期運転制御回路に、前記システムクロック信号を前記逓倍数ｎと等しい自然数である分周数ｎで分周した同期クロック信号を発生する第２分周回路と、前記同期クロック信号を外部へ出力する同期クロック信号出力端子とが設けられ、前記動作モード設定信号入力端子には、前記選択回路から前記発振クロック信号を出力させる旨の動作モード設定信号が入力され、前記スレーブ電源は、前記動作モード設定信号入力端子に、前記選択回路から前記同期クロック信号を出力させる旨の前記動作モード設定信号が入力され、自己の同期クロック信号入力端子には、前記マスター電源の前記発振クロック信号に同期した前記同期クロック信号が入力されるスイッチング電源システムである。
【００１４】
前記マスター電源及び前記スレーブ電源の各同期運転制御回路に設けられ、相互接続することによって前記マスター電源が起動したことを前記スレーブ電源に伝達するための起動制御端子が設けられ、前記マスター電源の前記同期運転制御回路は、入力電源が投入されて自己の前記主スイッチング素子が動作を開始した旨の起動信号を、自己の前記起動制御端子を介して出力し、前記スレーブ電源の前記同期運転制御回路は、前記マスター電源の前記起動信号が自己の起動制御端子を介して入力されることにより、自己の主スイッチング素子の動作を開始させるスイッチング電源システムである。
【００１５】
また、互いに等しい前記分周数ｍが付与されている前記マスター電源及び前記スレーブ電源を使用し、前記各コンバータ回路の入力端が並列接続され、前記マスター電源の前記同期運転制御回路は、前記起動信号を自身の前記起動制御端子を介して出力し、前記スレーブ電源の同期運転制御回路に、前記マスター電源の前記主スイッチング素子のオンタイミングに対する自己の前記主スイッチング素子のオンタイミングの位相を設定するための位相設定信号が外部入力される位相設定信号入力端子が設けられ、前記スレーブ電源の前記ＣＰＵは、前記位相設定信号入力端子を介して自己の前記位相設定信号を受け、当該位相設定信号に規定された前記位相を実現する駆動制御信号を前記第１分周回路に出力するものである。
【００１６】
前記マスター電源及び前記スレーブ電源は、前記各同期運転制御回路に、前記システムクロック信号を前記逓倍数ｎと等しい自然数である分周数ｎで分周した同期クロック信号を発生する第２分周回路と、前記同期クロック信号を外部出力可能にする同期クロック信号出力端子とが設けられ、前記スレーブ電源の前記ＣＰＵは、自己の前記選択回路から前記同期クロック信号を出力させる旨の前記動作モード設定信号を受けているとき、自己の前記第２分周回路の分周動作を停止させるスイッチング電源システムである。
【００１７】
さらに、前記複数のスレーブ電源のうちの一部のスレーブ電源は、自己の同期クロック信号入力端子が前記マスター電源の前記同期クロック信号出力端子に接続されるとともに、前記一部のスレーブ電源の前記同期クロック信号出力端子が、前記一部のスレーブ電源を除いた前記スレーブ電源のさらに一部の前記スレーブ電源の同期クロック信号入力端子に接続され、前記マスター電源から出力される前記同期クロック信号を中継するスイッチング電源システムでも良い。
【００１８】
前記マスター電源からの前記同期クロック信号を中継する前記スレーブ電源を除く前記スレーブ電源が有する前記ＣＰＵは、自己の前記選択回路から前記同期クロック信号を出力させる旨の前記各動作モード設定信号を受けているとき、自己の前記第２分周回路の演算動作を停止させると良い。
【発明の効果】
【００１９】
この発明のスイッチング電源装置は、複数台の当該電源装置を接続して電源システムを構成して同期運転を行うことができるだけでなく、当該電源装置を単体で使用することも可能であり、特許文献１の電源装置の信号発生手段のような集中制御装置を外部に設ける必要がない。
【００２０】
また、複数台のスイッチング電源装置を用いて電源システムを構成する場合でも、低周波のビートノイズの発生を防止することができ、同期運転や起動制御のために各電源装置を相互接続する配線を極力短くすることができる。さらに、各電源装置の間を送受信される同期運転用の同期クロック信号を、取り扱いの容易な所定の周波数に同期させて固定し、配線のインピーダンス等による影響も最小限に抑えることができる。同様に、各電源装置のモード設定やスイッチング動作開始のタイミングを制御する信号についても、「ハイレベル」と「ローレベル」が切り替わるような信号を用いることができ、設定が容易であるとともに、配線のインピーダンスの影響をほとんど受けないようにすることができる。
【００２１】
さらに、複数台の当該電源装置を使用する電源システムにおいて、各電源装置に所定の位相設定信号を用いたインターリーブ動作機能を付加することによって、電源システムの前段の入力電源や入力コンデンサ等の負担を容易に軽減することができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の第一実施形態のスイッチング電源装置を複数台使用した電源システムを示す回路図である。
【図２】第一実施形態のスイッチング電源装置の電力変換部の構成を示すブロック図である。
【図３】第一実施形態のスイッチング電源装置の同期運転制御回路の構成を示すブロック図（ａ）、動作モード設定端子の外部接続を示す回路図（ｂ）、動作モード設定信号について説明する図表（ｃ）である。
【図４】図３（ａ）の同期運転制御回路の周波数逓倍回路の一例であるＰＬＬ回路の構成を示すブロック図である。
【図５】図３（ａ）の同期運転制御回路の第１分周回路の動作を示すタイムチャートである。
【図６】この発明の第二実施形態のスイッチング電源装置を複数台使用した電源システムを示す回路図である。
【図７】第二実施形態のスイッチング電源装置の同期運転制御回路の構成を示すブロック図（ａ）、２つの動作モード設定端子の外部接続を示す回路図（ｂ）、動作モード設定信号について説明する図表（ｃ）である。
【図８】第二実施形態のスイッチング電源装置の同期運転制御回路の変形例の構成を示すブロック図（ａ）、２つの動作モード設定端子の外部接続を示す回路図（ｂ）、動作モード設定信号について説明する図表（ｃ）である。
【図９】この発明の第三実施形態のスイッチング電源装置を複数台使用した電源システムを示す回路図である。
【図１０】第三実施形態のスイッチング電源装置の同期運転制御回路の構成を示すブロック図（ａ）、動作モード設定端子の外部接続を示す回路図（ｂ）、位相設定信号について説明する図表（ｃ）である。
【図１１】第三実施形態のスイッチング電源装置のインターリーブ動作を説明するタイムチャート（ａ）、インターリーブ動作機能がない場合の動作を説明するタイムチャート（ｂ）、各電源装置の電流を説明する回路図（ｃ）である。
【発明を実施するための形態】
【００２３】
以下、この発明のスイッチング電源装置及びそれを用いたスイッチング電源システムの第一実施形態について、図１〜図５に基づいて説明する。電源システム１０は、図１に示すように、１つの入力電源１２から電力の供給を受け、４つの負荷１４ごとに所定の電圧及び電流を出力するシステムであり、この中に第一実施形態のスイッチング電源装置１６が４台使用されている。スイッチング電源装置１６は、入力電源１２から受けた入力電圧を直流の出力電圧に変換して負荷１４に供給する電力変換部１８と、自身と他のスイッチング電源装置１６とのスイッチング動作を同期させるための同期運転制御回路２０とを備えている。図１では、説明の便宜のため、４台のスイッチング電源装置を１６（１），１６（２），１６（３），１６（４）の符号を付して表わし、当該各電源装置に関係する各構成についても符号の末尾に（１），（２），（３），（４）を付して区別してある。
【００２４】
電力変換部１８は、図２に示すように、コンバータ回路２２、出力電圧検出部２４、及び主スイッチング素子２２aのスイッチング動作を制御し駆動する主スイッチング素子制御回路２８で構成されている。コンバータ回路２２は、例えば、絶縁型のＯＮ／ＯＮコンバータやＯＮ／ＯＦＦコンバータ、あるいは被絶縁型の各種チョッパ回路などであって、入力側が入力電源１２に、出力側が負荷１４に接続され、オンオフして入力電圧を断続するＦＥＴ等の主スイッチング素子２２ａを有している。ここでは入力電源１２は直流電源であるが、交流電源の場合にはコンバータ回路２２の入力段に整流回路が挿入される。出力電圧検出部２４は、コンバータ回路２２の出力電圧を検出し主スイッチング素子制御回路２８へ出力電圧信号を出力する。主スイッチング素子制御回路２８は、出力電圧検出部２４から出力電圧信号を受けて所定の処理を行い、出力電圧が一定に保持されるように主スイッチング素子２２ａのオン時間及びオフ時間を設定し、設定したオン時間及びオフ時間で主スイッチング素子２２ａをオンオフさせる駆動パルスを生成し、主スイッチング素子２２ａの駆動端子に向けて出力する。
【００２５】
同期運転制御回路２０は、図３（ａ）に示すように、スイッチング電源装置１６の外部接続端子となる動作モード設定信号入力端子Ａ、同期クロック信号入力端子Ｂ及び同期クロック信号出力端子Ｃを有し、内部には、ＣＰＵ２６、発振回路３０、選択回路３２、周波数逓倍回路３４、第１分周回路３６、及び第２分周回路３８を備えている。この同期運転制御回路２０は、例えば１チップマイコンで構成され、装置をコンパクトにすることができる。
【００２６】
動作モード設定信号入力端子Ａは、外部からハイレベル又はローレベルの動作モード設定信号Ｓａが固定的に入力される端子である。例えば、動作モード設定信号入力端子Ａをハイレベルに固定したいときは、図３（ｂ）に示すように、ＣＰＵ２６用の動作電源などである直流電源４０にプルアップ抵抗４２を介して接続する。また、ローレベルに固定したいときは、グランドに接続する。外部入力された動作モード設定信号Ｓａは、デジタル入力ポートである第１入力ポート４４を通してＣＰＵ２６に送られる構成になっている。
【００２７】
同期クロック信号入力端子Ｂは、外部から所定の同期クロック信号Ｓｂが入力される端子である。図１の電源システム１０では、スイッチング電源装置１６（１）の同期クロック信号入力端子Ｂ１には信号入力されないが、他の３台のスイッチング電源装置１６（２），１６（３），１６（４）は、所定の同期クロック信号Ｓｂがそれぞれ入力され、選択回路３２の一方の入力端に向けて送られる。この同期クロック信号Ｓｂは、スイッチング電源装置１６（１）が出力したクロック信号であり、例えば周波数１ＭＨｚ、時比率５０％でハイレベルとローレベルを繰り返す矩形パルスである。同期クロック信号Ｓｂについては後で説明する。
【００２８】
発振回路３０は、一定周波数の発振クロック信号を発生させ選択回路３２の他方の入力端に向けて出力する。ここでは、発振クロック信号は、例えば周波数１ＭＨｚ、時比率５０％でハイレベルとローレベルを繰り返す矩形パルスである。
【００２９】
選択回路３２は、ＣＰＵ２６からの選択指令を受け、外部からの同期クロック信号Ｓｂと発振回路３０の発振クロック信号のうちのいずれかの信号を選択的に出力する。ＣＰＵ２６の選択指令は、動作モード設定信号Ｓａのロジック（ハイレベルかローレベルか）により決定される。
【００３０】
周波数逓倍回路３４は、選択回路３２が出力した発振クロック信号を受け、周波数をｎ倍したシステムクロック信号を出力する。この逓倍数ｎは自然数であり、ここでは、例えばｎ＝４０に設定されているとする。選択回路が出力するクロック信号はいずれが選択された場合でも１ＭＨｚなので、システムクロック信号の周波数は４０ＭＨｚになる。
【００３１】
周波数逓倍回路３４は、例えば、図４に示すようなＰＬＬ回路４６（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ回路）を使用することができる。ＰＬＬ回路４６は、位相比較器４６ａ、ループフィルタ４６ｂ、電圧制御発振器４６ｃ及び分周器４６ｄで構成されている。分周器４６ｄは、電圧制御発振器４６ｃが出力した矩形パルスを受け、周波数を１／ｎ倍した矩形パルスに変換（ｎ分周）して出力する。位相比較器４６ａは、分周器４６ｄが出力する矩形パルスと、外部入力された所定周波数の矩形パルスとを比較し、位相差を表わすパルス状の位相差信号を出力する。ループフィルタ４６ｂは、所定の時定数が付与された積分回路であって、位相比較器４６ａが出力したパルス状の信号をほぼ直流の位相差信号に変換して出力する。そして、電圧制御発振器４６ｃは、ループフィルタから送られた位相差信号に基づいて自己の発振周波数を調整し、位相比較器４６ａに外部入力された矩形パルスをｎ逓倍した矩形パルスを出力する。従って、ＰＬＬ回路４６を図３の同期運転制御回路２０に適用するときは、選択回路３２から出力されたクロック信号をＰＬＬ回路４６の位相比較器４６ａに入力し、当該クロック信号を正確にｎ逓倍したシステムクロック信号を電圧制御発振器４６ｃの出力から取り出すようにする。
【００３２】
第１分周回路３６は、周波数逓倍回路３４が出力したシステムクロック信号が入力され、周波数を１／ｍ倍した駆動クロック信号に変換（ｍ分周）して出力する。駆動クロック信号は、主スイッチング素子制御回路２８に送られ、その周波数が主スイッチング素子２２ａのスイッチング周波数として取り扱われる。分周数ｍは自然数であって、ここでは、例えばｍ＝１００に設定されており、駆動クロック信号の周波数は４００ｋＨｚとなる。
【００３３】
例えば、第１分周回路３６は、入力信号であるシステムクロック信号のパルスをカウントするカウンタに、第１レジスタ設定値として分周数ｍの半分の５０カウントが、第２レジスタ設定値として分周数ｍと同じ１００カウントが付与されている。そして、図５に示すように、カウンタのカウント数が第１レジスタ設定値に達するまでの間（１〜５０カウントの間）は出力信号である駆動クロック信号をハイレベルに保持し、カウント数が第１レジスタ設定値を超え第２レジスタ設定値に達するまでの間（５１〜１００カウントの間）はローレベルに保持する。そして、１００カウントを超えるとカウント数をリセットして１カウントに戻る。この動作を繰り返すことによって、時比率５０％の矩形パルスであるシステムクロック信号を、周波数が１／１００で時比率５０％の矩形パルスである駆動クロック信号に変換（１００分周）し、出力することができる。なお、ここでは、時比率５０％の矩形パルスである駆動クロック信号を発生させた例を示したが、時比率はスイッチング電源装置を構成する他の回路の構成を考慮して適宜選択することができる。また、第２分周回路３８と同期クロック信号出力端子Ｃの間、および同期クロック信号入力端子Ｂと選択回路３２の間に波形整形回路を挿入すれば、同期クロック信号は、サイン波パルスや三角波パルスとすることも可能である。
【００３４】
第２分周回路３８にも、周波数逓倍回路３４が出力したシステムクロック信号が入力され、周波数を１／ｎ倍した同期クロック信号に変換（ｎ分周）し、同期クロック信号出力端子Ｃに向けて出力する。この分周数ｎは、周波数逓倍回路３４の逓倍数ｎと等しい自然数である。すなわち、第２分周回路３８は、周波数逓倍回路３４がｎ逓倍した信号が入力され、それをｎ分周して元の周波数に戻す動作を行う。ここではｎ＝４０に設定されているので、同期クロック信号の周波数は１ＭＨｚとなる。従って、同期運転制御回路２０が出力する同期クロック信号Ｓｂは、常に発振回路３０の発振クロック信号と同期しているとともに、同一周波数に設定される。
【００３５】
次に、上記のスイッチング電源装置１６を４台使用した電源システム１０について、図１に戻って説明する。電源システム１０のパワーラインは、入力電源１２の出力に電力変換部１８（１）〜１８（４）の各入力が並列に配線され、負荷１４（１）〜１４（４）が電力変換部１８（１）〜１８（４）の各出力に個別に接続されている。信号ラインは、スイッチング電源装置１６（１）の同期クロック信号出力端子Ｃ１が他のスイッチング電源装置１６（２），１６（３），１６（４）の同期クロック信号入力端子Ｂ２，Ｂ３，Ｂ４に並列に配線されている。
【００３６】
動作モード設定信号入力端子Ａ１〜Ａ４は、図３（ｂ）に示すような外部接続がされ、図３（ｃ）に示す動作モード設定信号Ｓａ１〜Ｓａ４が入力されている。スイッチング電源装置１６（１）の場合、動作設定モード設定信号Ｓａ１がローレベル「Ｌ」に保持され、選択回路３２（１）は、常に発振回路３０（１）の方を選択してその発振クロック信号を出力する。従って、スイッチング電源装置１６（１）は、同期クロック信号Ｓｂを使用しないので、同期クロック信号入力端子Ｂ１に外部信号は入力されない。
【００３７】
一方、スイッチング電源装置１６（２），１６（３），１６（４）の動作モード設定信号入力端子Ａ２〜Ａ４は、動作設定モード設定信号Ｓａ２，Ｓａ３，Ｓａ４が、ハイレベル「Ｈ」に保持され、選択回路３２（２），３２（３），３２（４）は、常に同期クロック信号入力端子Ｂ２，Ｂ３，Ｂ４の方を選択する。これにより、スイッチング電源装置１６（２），１６（３），１６（４）の周波数逓倍回路３４へは、同期運転制御回路２０（１）からの同期クロック信号Ｓｂが出力される。同期クロック信号入力端子Ｂ２，Ｂ３，Ｂ４に入力した同期クロック信号Ｓｂは、スイッチング電源装置１６（２），１６（３），１６（４）の周波数逓倍回路３４へ入力し、第１、第２分周回路３６，３８を経て出力され、第１分周回路３６の出力は、駆動クロック信号として各主スイッチング素子制御回路２８へ出力される。第２分周回路３８の出力は、スイッチング電源装置１６（２），１６（３），１６（４）では同期クロック信号Ｓｂが使用されないので、同期クロック信号出力端子Ｃ２，Ｃ３，Ｃ４は開放されている。
【００３８】
以上のように構成された電源システム１０は、次のように動作する。スイッチング電源装置１６（１）は、自己の発振回路３０（１）が出力した１ＭＨｚの発振クロック信号が選択回路３２（１）を通過し、それを４０逓倍してさらに１００分周して生成した４００ｋＨｚの駆動クロックにより、電力変換部１８（１）のスイッチング周波数が４００ｋＨｚになる。従って、スイッチング電源装置１６（１）は、自己の発振クロック信号に基づいて自己のスイッチング周波数が決定されるマスター電源となる。
【００３９】
一方、スイッチング電源装置１６（２），１６（３），１６（４）の場合、選択回路３２（２），３２（３），３２（４）からは、スイッチング電源装置１６（１）から出力された同期クロック信号Ｓｂが出力される。同期クロック信号Ｓｂは、スイッチング電源装置１６（１）の発振回路３０（１）の発振クロック信号を４０逓倍してさらに４０分周した信号であって、周波数は発振回路３０（１）の発振クロック信号の１ＭＨｚと正確に一致している。従って、スイッチング電源装置１６（２），１６（３），１６（４）の電力変換部１８（２），１８（３），１８（４）のスイッチング周波数は、マスター電源の発振回路３０（１）の１ＭＨｚの発振クロック信号を基に生成された駆動クロック信号と同期し、周波数の４００ｋＨｚとなる。すなわち、スイッチング電源装置１６（２），１６（３），１６（４）は、マスター電源の発振クロック信号に基づいて自己のスイッチング周波数が決定されるスレーブ電源となる。
【００４０】
この電源システム１０は、各々のスイッチング電源装置１６（１）〜１６（４）の発振回路３０（１）〜３０（４）が個々に発生する発振クロック信号の周波数にばらつきがあったとしても、電力変換部１８（１）〜１８（４）のスイッチング周波数は、いずれもマスター電源の発振回路３０（１）の発振クロック信号に基づいて生成された駆動クロック信号の４００ｋＨｚになるので、４台のスイッチング周波数が正確に一致する。従って、スイッチング周波数の差の周波数による低周波ビートノイズの発生を防止することができる。
【００４１】
このスイッチング電源装置１６によれば、複数の当該電源装置１６が互いに離れて配置される場合でも、同期運転用に各電源装置１６を相互接続する信号ラインを、マスター電源にスレーブ電源群を並列にして配線することが可能であり、シンプルかつ短く配線することができる。
【００４２】
また、スレーブ電源の台数が増えたりその他実装上の都合によって信号ラインの配線が比較的長くなった場合でも、その信号ラインを通じて送受信される同期クロック信号Ｓｂの周波数を、比較的扱い易い周波数（ここでは１ＭＨｚ）に設定することができるので、配線のインピーダンスによって信号が減衰する等の問題を容易に回避することができる。
【００４３】
このスイッチング電源装置１６によれば、生産工場で上記電源システム１０を組み立てるとき、スイッチング電源装置として同一のものを４台用意すればよいので、資材の調達や在庫管理が容易である。ただ、スレーブ電源として使用されるスイッチング電源装置１６（２），１６（３），１６（４）は、機能的に必要のない第２分周回路３８が定常的に動作することになるので、無駄な電力消費が生じ、制御回路全体の処理速度も低下させる可能性がある。そこで、少しでも不要な電力消費を抑え、処理速度を少しでも高速化したいときは、例えば、動作モード設定信号Ｓａがハイレベル「Ｈ」のとき、ＣＰＵ２６の指令により第２分周回路３８の分周動作を停止させるようするとよい。また、スイッチング電源装置の種類が２種類になる方法ではあるが、マスター電源としてはスイッチング電源装置１６を使用し、スレーブ電源群としては当初から第２分周回路３８を具備しないスイッチング電源装置１６を使用することによって、制御回路の低損失化や高速化を図ることも可能である。
【００４４】
さらに、このスイッチング電源装置１６によれば、電源システム１０のスイッチング電源装置１６（１）〜１６（４）を互いに異なるスイッチング周波数に設定することも可能で、その場合、個々の第１分周回路３６に設定する分周数ｍを個別に変更するだけでよい。例えば、電源システムの設計評価の過程で、特定のスイッチング電源装置１６のスイッチング周波数を調整するためその分周数ｍを変更したとしても、各電源装置１６の間で送受信されるクロック信号の周波数（１ＭＨｚ）を変更する必要がないので、他のスイッチング電源装置１６に影響が及ばない。従って、他のスイッチング電源装置１６の設定を見直す手間がかからない等の利点がある。
【００４５】
このスイッチング電源装置１６は、周波数逓倍回路４６として、図４のＰＬＬ回路４８が使用されている。従って、例えば、外来ノイズ等が原因で選択回路３２の出力のクロック信号にパルス抜けが生じ、そのクロック信号のもつ位相情報が周波数逓倍回路４６に適正に入力されない状況が発生したとしても、その期間はＰＬＬ回路４８の自走発振動作により所定のシステムクロック信号を出力し続けるので、自身又は他のスイッチング電源装置１６の動作が停止するシステム障害を防止することができる。ただし、周波数逓倍回路４６はＰＬＬ回路４８のような構成に限定されるものではなく、上記のようなクロック信号のパルス抜け等の心配がないときは、周波数をｎ逓倍する機能のみを備えたシンプルな回路を使用することができる。
【００４６】
このスイッチング電源装置１６は、複数台を組み合わせて使用するだけでなく、単体で使用することも可能である。単体で使用するときは、動作モード設定信号Ｓａ１を、上記スイッチング電源装置１６（１）のようにローレベル「Ｌ」に固定して、同期クロック信号出力端子Ａ１を、上記スイッチング電源装置１６（２）のように開放状態にすればよい。特許文献１の電源装置に使用される信号発生手段のように、特別な装置を外部に設ける必要がない。
【００４７】
次に、この発明のスイッチング電源装置及びスイッチング電源システムの第二実施形態について、図６、図７に基づいて説明する。ここで、上記第一実施形態のスイッチング電源装置１６及び電源システム１０と同様の構成は、同一の符号を付して説明を省略する。電源システム５０は、図６に示すように、１つの入力電源１２から電力の供給を受け、５つの負荷１４ごとに所定の電圧及び電流を出力するシステムであり、この中に第二実施形態のスイッチング電源装置５２が５台使用されている。スイッチング電源装置５２は、入力電源１２から受けた入力電圧を直流の出力電圧に変換して負荷１４に供給する電力変換部１８と、自身と他のスイッチング電源装置５２とのスイッチング動作を同期させるための同期運転制御回路５４とを備えている。
【００４８】
同期運転制御回路５４は、図７（ａ）に示すように、スイッチング電源装置５４の外部接続端子となる動作モード設定信号入力端子Ａ＿１，Ａ＿２、同期クロック信号入力端子Ｂ、及び同期クロック信号出力端子Ｃを有し、内部には、ＣＰＵ２６、発振回路３０、選択回路３２、周波数逓倍回路３４、第１分周回路３６、及び第２分周回路３８で構成されている。すなわち、動作モード設定信号入力端子を２つ有している点で上記の同期運転制御回路２０と構成が異なる。
【００４９】
動作モード設定信号入力端子Ａ＿１，Ａ＿２は、外部からハイレベル又はローレベルの動作モード設定信号Ｓａ＿１，Ｓａ＿２が固定的に入力される端子である。例えば、動作モード設定信号入力端子Ａ＿１，Ａ＿２をハイレベルに固定するときは、図７（ｂ）に示すように、ＣＰＵ２６用の動作電源などである直流電源４０にプルアップ抵抗４２を介して接続する。また、ローレベルに固定する時は、グランドに接続する。外部入力された動作モード設定信号Ｓａ＿１，Ｓａ＿２は、デジタル入力ポートである第１及び第２入力ポート５６，５８を介してＣＰＵ２６に送られる構成になっている。
【００５０】
同期クロック信号入力端子Ｂは、上述したように、外部から所定の同期クロック信号Ｓｂが入力され得る端子である。図６の電源システム５０では、スイッチング電源装置５２（１）の同期クロック信号入力端子Ｂ１には信号入力されないが、他の４台のスイッチング電源装置５２（２）〜５２（５）は、それぞれ所定の同期クロック信号Ｓｂが入力され、選択回路３２の一方の入力端に送られる。スイッチング電源装置５２（２），５２（３）に入力される同期クロック信号Ｓｂは、スイッチング電源装置５２（１）から出力された同期クロック信号Ｓｂである。スイッチング電源装置５２（４），５２（５）に入力される同期クロック信号Ｓｂは、スイッチング電源装置５２（３）から出力された同期クロック信号Ｓｂであり、それぞれ周波数１ＭＨｚ、時比率５０％でハイレベルとローレベルを繰り返す矩形パルスである。
【００５１】
選択回路３２は、上述したように、ＣＰＵ２６からの選択指令を受け、同期クロック信号Ｓｂと発振クロック信号のうちのいずれかの信号を選択的に出力する。ここでは、ＣＰＵ２６の選択指令は、動作モード設定信号Ｓａ＿１，Ｓａ＿２のロジック（ハイレベルかローレベルか）の組み合わせにより決定される。
【００５２】
次に、上記のスイッチング電源装置５２を５台使用した電源システム５０について、図６に戻って説明する。電源システム５０のパワーラインは、入力電源１２の出力に電力変換部１８（１）〜１８（５）の各入力に並列に配線され、負荷１４（１）〜１４（５）が電力変換部１８（１）〜１８（５）の各出力に個別に接続されている。ここでは、スイッチング電源装置５２（１），５２（２），５２（３）が近いところに配置され、残りのスイッチング電源装置５２（４），５２（５）がスイッチング電源装置５２（１），５２（２）から離れた位置であって、スイッチング電源装置５２（３）に近いところに配置されている。
【００５３】
信号ラインは、スイッチング電源装置５２（１）の同期クロック信号出力端子Ｃ１にスイッチング電源装置５２（２），５２（３）の同期クロック信号入力端子Ｂ２，Ｂ３が並列に配線され、さらにスイッチング電源装置５２（３）の同期クロック信号出力端子Ｃ３にスイッチング電源装置５２（４），５２（５）の同期クロック信号入力端子Ｂ４，Ｂ５が並列に配線されている。
【００５４】
動作モード設定信号入力端子Ａ１１〜Ａ５１，Ａ１２〜Ａ５２は、図７（ｂ）に示すような外部接続がされ、図７（ｃ）に示す動作モード設定信号Ｓａ１１〜Ｓａ５１，Ｓａ１２〜Ｓａ５２が入力されている。スイッチング電源装置５２（１）の場合、動作設定モード設定信号Ｓａ１１，Ｓａ１２がローレベル「Ｌ」に保持されているので、ＣＰＵ２６が第１及び第２入力ポート５６，５８を通じてその状態を認識し、選択回路３２（１）に対して、常に発振回路３０（１）の方を選択してその発振クロック信号を出力する旨の選択指令を送る。従って、同期クロック信号入力端子Ｂ１には外部信号入力がされない。
【００５５】
スイッチング電源装置５２（２），５２（４），５２（５）は、動作設定モード設定信号Ｓａ２１，Ｓａ４１，Ｓａ５１がハイレベル「Ｈ」に、動作設定モード設定信号Ｓａ２２，Ｓａ４２，Ｓａ５２がローレベル「Ｌ」に保持される。これにより、選択回路３２（２），３２（４），３２（５）は、常に同期クロック信号入力端子Ｂ２，Ｂ４，Ｂ５の方を選択し、スイッチング電源装置５２（２）の周波数逓倍回路３４へは、同期運転制御回路５４（１）からの同期クロック信号Ｓｂを出力し、スイッチング電源装置５２（４），５２（５）の周波数逓倍回路３４へは、後述するように、同期運転制御回路５４（３）からの同期クロック信号Ｓｂを出力する。
【００５６】
スイッチング電源装置５２（３）は、動作設定モード設定信号Ｓａ３１がローレベル「Ｌ」、Ｓａ３２がハイレベル「Ｈ」に保持され、選択回路３２（３）は、常に同期クロック信号入力端子Ｂ３の方に接続される。同期クロック信号入力端子Ｂ３に入力した同期クロック信号Ｓｂは、スイッチング電源装置５２（３）の周波数逓倍回路３４へ入力され、第２分周回路３８を経て、同期クロック信号Ｓｂとして出力される。そして、スイッチング電源装置５２（３）の同期クロック信号出力端子Ｃ３から出力された同期クロック信号Ｓｂが、スイッチング電源装置５２（４），５２（５）の同期クロック信号入力端子Ｂ４，Ｂ５に入力される。ここで、スイッチング電源装置５２（２），５２（４），５２（５）の第２分周回路３８から出力される同期クロック信号Ｓｂは使用されないので、同期クロック信号出力端子Ｃ２，Ｃ４，Ｃ５は開放されている。
【００５７】
以上のように構成された電源システム５０は、次のように動作する。スイッチング電源装置５２（１）は、自己の発振回路３０（１）が出力した１ＭＨｚの発振クロック信号が選択回路３２（１）を通過し、それを４０逓倍してさらに１００分周して生成した４００ｋＨｚの駆動クロック信号により、電力変換部１８（１）のスイッチング周波数が４００ｋＨｚになる。すなわち、スイッチング電源装置５０（１）は、自己の発振クロック信号に基づいて自身のスイッチング周波数が決定されるマスター電源となる。
【００５８】
スイッチング電源装置５２（２），５２（３）の場合、選択回路３２（２），３２（３）から出力されるのは、電源装置５２（１）の同期クロック信号Ｓｂである。同期クロック信号Ｓｂは、スイッチング電源装置５２（１）の発振回路３０（１）の発振クロック信号を４０逓倍してさらに４０分周した信号であって、周波数は発振回路３０（１）の発振クロック信号の１ＭＨｚと正確に一致している。従って、スイッチング電源装置５２（２），５２（３）の電力変換部１８（２），１８（３）のスイッチング周波数は、発振回路３０（１）の１ＭＨｚの発振クロック信号を基に生成された駆動クロック信号の周波数である４００ｋＨｚとなる。すなわち、スイッチング電源装置５２（２），５２（３）は、マスター電源の発振クロック信号に基づいて自己のスイッチング周波数が決定されるスレーブ電源となる。
【００５９】
また、スイッチング電源装置５２（３）は、第２分周回路３８を経て、同期クロック信号出力端子Ｃ３から同期クロック信号Ｓｂを出力する。同期クロック信号Ｓｂは、スイッチング電源装置５２（１）の発振回路３０（１）の発振クロック信号を４０逓倍してさらに４０分周した同期クロック信号Ｓｂを、もう一度同期して４０逓倍してさらに４０分周した信号であり、周波数は発振回路３０（１）の発振クロック信号の１ＭＨｚと正確に一致している。従って、スイッチング電源装置５２（３）は、マスター電源からの同期クロック信号を中継して出力するものであり、スイッチング電源装置５２（４），５２（５）へ同期クロック信号Ｓｂを中継する中継スレーブ電源である。
【００６０】
そして、スイッチング電源装置５２（４），５２（５）は、中継スレーブ電源の動作により、電力変換部１８（４），１８（５）の各スイッチング周波数が、発振回路３０（１）の１ＭＨｚの発振クロック信号を基に生成された駆動クロック信号の周波数の４００ｋＨｚとなる。従って、スイッチング電源装置５２（４），５２（５）は、マスター電源の発振クロック信号に基づいて自己のスイッチング周波数が決定されるスレーブ電源となる。
【００６１】
この電源システム５０は、上記実施形態の電源システム１０と同様に、スイッチング周波数の差の周波数による低周波ビートノイズの発生を防止することができる。また、このスイッチング電源装置５２によれば、多数台の当該電源装置１６が互いに大きく離れて配置される場合でも、それらをマスター電源、中継スレーブ電源を含むスレーブ電源群に分け、マスター電源にスレーブ電源群を多数並列に接続し、スレーブ電源群の一部を中継スレーブ電源として、さらにスレーブ電源群を並列接続することができる。これにより、信号ラインの相互接続を、シンプルかつ短く配線することができる。その他、スイッチング電源装置１６と同様の優れた効果を得ることができる。
【００６２】
なお、上記実施形態では、純粋にスレーブ電源として使用されるスイッチング電源装置５２（２），５２（４），５２（５）は、機能的に必要のない第２分周回路３８が定常的に動作する。そこで、不要な電力消費を抑えたり制御回路全体の処理速度をより高速化するため、ＣＰＵ２６の選択指令により、不要な第２分周回路３８の分周動作を停止させても良い。その場合、各スイッチング電源装置５２のＣＰＵ２６が、自身がマスター電源、スレーブ電源、中継スレーブ電源のどれに割り当てられているのか認識する必要があるあるが、ここでは、図７（ｂ），（ｃ）のように、ハイレベル「Ｈ」又はローレベル「Ｌ」を示す動作モード設定信号Ｓａ＿１，Ｓａ＿２の組み合わせによって識別しているので、容易に可能である。
【００６３】
この識別を行う構成は、同期運転制御回路５４の構成に限定されない。例えば、図８（ａ）の同期運転制御回路６０の場合、図８（ｂ）に示すように、１つの動作モード設定信号入力端子Ａに所定のアナログ電圧である動作モード設定信号Ｓａが外部から入力され、アナログ・デジタル変換器であるＡＤコンバータ６２を通してＣＰＵ２６に送られる。ここでは、図８（ｃ）に示すように、動作モード電圧信号Ｓａが０〜Ｖｃの範囲にあるときはマスター電源、Ｖｃ〜２Ｖｃの範囲にあるときはスレーブ電源、２Ｖｃ〜３Ｖｃの範囲にあるときは中継スレーブ電源、というように動作モードが選択される。さらにスレーブ電源のうち、中継スレーブ電源に接続されたスレーブ電源の識別も行いたいときは、電圧範囲の区分を４つにすればよい。
【００６４】
次に、この発明のスイッチング電源装置及びスイッチング電源システムの第三実施形態について、図９〜図１１に基づいて説明する。ここで、上記第一実施形態のスイッチング電源装置１６と同様の構成は、同一の符号を付して説明を省略する。電源システム７０は、図９に示すように、１つの入力電源１２から電力の供給を受け、３つの負荷１４ごとに所定の電圧及び電流を出力するシステムであり、この中に第三実施形態のスイッチング電源装置７２が４台使用されている。スイッチング電源装置７２は、入力電源１２から受けた入力電圧を直流の出力電圧に変換して負荷１４に供給する電力変換部１８と、自身と他のスイッチング電源装置７２とのスイッチング動作を同期させると共に、入力投入時の起動タイミング及び主スイッチング素子がオンする位相を制御するための同期運転制御回路７４とを備えている。
【００６５】
同期運転制御回路７４は、図３に示す同期運転制御回路２０の構成に加え、図１０（ａ）に示すように、スイッチング電源装置７２の外部接続端子となる起動制御端子Ｄと位相設定信号入力端子Ｅを備えている。
【００６６】
起動制御端子Ｄは、他のスイッチング電源装置の起動制御端子Ｄと相互接続され、自身がマスター電源のとき、ＣＰＵ２６から入出力ポート７６を通じて送られる起動信号Ｓｄを出力する。この起動信号Ｓｄは、入力電源１２が投入され、自己の電力変換部１８がスイッチングを開始したタイミングを示す情報が含まれている。一方、自身がスレーブ電源のときは、マスター電源が出力した起動信号Ｓｄを、自己の起動制御端子Ｄを介して受け、ＣＰＵ２６に送る。スレーブ電源のＣＰＵ２６は、マスター電源からの起動信号Ｓｄを受けて、マスター電源の駆動クロック信号に対して、自己の第１分周回路３６の駆動クロック信号の位相を設定する。なお、自身がマスター電源かスレーブ電源かの判断は、図３（ｃ）で説明したのと同様に、ＣＰＵ２６が、動作モード設定信号入力端子Ａに入力する動作モード設定信号Ｓａの状態に基づいて行う。
【００６７】
位相設定信号入力端子Ｅは、外部から所定のアナログ電圧である位相設定信号Ｓｅが固定的に入力される端子である。例えば、図１０（ｂ）に示すように、位相設定信号入力端子Ｅに、ＣＰＵ２６用の動作電源などである直流電源４０の電源電圧を所定の比率で抵抗分圧した位相設定信号Ｓｅが外部入力され、アナログ・デジタル変換器であるＡＤコンバータ７８を通してＣＰＵ２６に送られる。この位相設定信号Ｓｅは、スイッチングの１周期の中で主スイッチング素子２２ａがオンに転じる位相を設定する信号であり、図１０（ｃ）に示すように、スイッチングの１周期を例えば４区分した位相となるように規定されている。
【００６８】
次に、上記のスイッチング電源装置７２を４台使用した電源システム７０について、図９に戻って説明する。電源システム７０のパワーラインは、入力電源１２の出力に電力変換部１８（１）〜１８（４）の各入力が並列に配線され、負荷１４（２），１４（４）が電力変換部１８（２），１８（４）の各出力に個別に接続され、負荷１４（１）が並列運転されている電力変換部１８（１），１８（３）の出力に接続されている。
【００６９】
信号ラインは、スイッチング電源装置７２（１）の同期クロック信号出力端子Ｃ１にスイッチング電源装置７２（２），７２（３），７２（４）の同期クロック信号入力端子Ｂ２，Ｂ３，Ｂ４が並列に配線されている。さらに、スイッチング電源装置７２（１）の起動制御端子Ｄ１がスイッチング電源装置７２（２），７２（３），７２（４）の起動制御端子Ｄ２，Ｄ３，Ｄ４に並列に配線されている。
【００７０】
動作モード設定信号入力端子Ａ１〜Ａ４の外部接続は、図３（ｂ），（ｃ）と同様であり、スイッチング電源装置７２（１）がマスター電源に、スイッチング電源装置７２（２），７２（３），７２（４）がスレーブ電源になるように設定されている。
【００７１】
以上のように構成された電源システム７０は、次のように動作する。入力電源１２が投入されると、スイッチング電源装置７２（１）のスイッチングが開始され、合わせてその旨を各スレーブ電源に伝えるための起動信号制御信号Ｓｄ１が出力される。スレーブ電源であるスイッチング電源装置７２（２），７２（３），７２（４）のＣＰＵ２６は、起動信号Ｓｄを受け、即時に又は一定時間後に、自己の主スイッチング素子２２ａを動作させる分周動作開始信号を第１分周回路３６へ出力し、主スイッチング制御回路２８を介して、所定のタイミング（位相差）で主スイッチング素子２２ａがスイッチングを開始する。このように、４台のスイッチング電源装置７２は、あらかじめ設定されている起動シーケンスに従って正確に起動することができる。
【００７２】
このときのスイッチング電源装置７２（２），７２（３），７２（４）のＣＰＵ２６は、起動信号Ｓｄからスイッチング電源装置７２（１）のスイッチングの１周期の開始タイミングを認識し、それに合わせて自己のスイッチングの１周期の開始タイミングを定める。従って、４台のスイッチング電源装置７２は、スイッチング周波数が等しく、かつ、その１周期の位相が相対的に各々異なる。このスイッチングの１周期の中で主スイッチング素子２２ａがオンに転じる位相の設定は、基準となるマスター電源のスイッチング電源装置７２（１）の場合、図１０（ｃ）に示すように、位相設定信号Ｓｅ１が０〜Ｖｃの範囲に規定され、ＣＰＵ２６は主スイッチング素子２２ａがオンに転じる位相が０度になるように、第１分周回路３６へ駆動制御信号を出力する。また、マスター電源の場合は、位相設定信号Ｓｅ１の値によらず、位相が０度になるように、第１分周回路３６へ駆動制御信号を出力するように設定を固定しても良い。スイッチング電源装置７２（２）の場合は、位相設定信号Ｓｅ２がＶｃ〜２Ｖｃの範囲に規定され、スイッチング電源装置７２（１）のスイッチング動作に対して位相が９０度に設定される。同様に、スイッチング電源装置７２（３）の場合は、位相設定信号Ｓｅ３が２Ｖｃ〜３Ｖｃの範囲に規定され、位相が１８０度になるように、スイッチング電源装置７２（４）の場合は、位相設定信号Ｓｅ４が３Ｖｃ〜４Ｖｃの範囲に規定され、位相が２７０度になるように、それぞれのＣＰＵ２６が所定の分周動作開始信号を第１分周回路３６へ出力する。
【００７３】
具体的には、この実施形態では、位相設定信号Ｓｅにより規定された駆動制御信号を受けた第１分周回路３６は、スイッチングの１周期がシステムクロック信号の１００カウント分となっているので、例えば、スイッチング電源装置７２（１）のスイッチング開始の位相を０度として、位相を９０度にするときは２６カウント目で、主スイッチング素子２２ａのオンを開始するように、スイッチング電源装置７２（２）の第１分周回路３６の駆動クロック信号の立ち上がりタイミングを設定する。同様に、位相を１８０度にするときは５１カウント目で、位相を２７０度にするときは７６カウント目で各主スイッチング素子２２ａのオンを開始するように、各スイッチング電源装置７２（３），（４）の第１分周回路３６の駆動クロック信号の立ち上がりタイミングを設定する。
【００７４】
このように、４台のスイッチング電源装置７２のスイッチング周波数が等しく、かつ各主スイッチング素子２２ａがオンに転じる位相が互いに９０度ずれているので、図１１（ａ）に示すように、スイッチング電源装置７２（１）〜７２（４）のスイッチング電流Ｉ１〜Ｉ４が流れるタイミングが１周期Ｔの中で分散するインターリーブ動作が行われる。その結果、図１１（ｃ）に示すように、入力コンデンサ８０（各スイッチング電源装置７２に内蔵されている入力コンデンサを合成したコンデンサに相当する）に流れる電流Ｉｃの振幅が小さくなるので、入力コンデンサ８０の発熱やリップル電圧を大幅に低減することができる。また、出力が並列接続されたスイッチング電源装置７２（１），７２（３）の出力平滑コンデンサに関しても、同様の効果が得られる。
【００７５】
ここで、この入力コンデンサ８０の電流Ｉｃについて、上述した図１の電源システム１０と比較する。電源システム１０には起動制御端子Ｄと位相制御端子Ｅを具備しない第一実施形態のスイッチング電源装置１６が使用されており、各スイッチング電源装置１６のスイッチング周波数は一致するが、各主スイッチング素子２２ａのオンタイミングは不定である。仮に、各主スイッチング素子２２ａがオンに転じる位相が、図１１（ｂ）に示すように一致したとすると、入力コンデンサ８０に流れる電流Ｉｃの振幅が非常に大きくなり、相間コンデンサ８０の発熱やリップル電圧が問題になる可能性がある。従って、特に大きな電力を出力する電源システムを構成する場合は、入力コンデンサ８０の問題を回避するため、第三実施形態のスイッチング電源装置７２を使用して適切なインターリーブ動作を行うことが好ましい。
【００７６】
なお、電源システム７０は、４台のスイッチング電源装置７２を使用するので、主スイッチング素子２２ａがオンする位相を９０度ずつずらしたが、使用台数によって設定を変更する。例えば、３台の場合は１２０度ずつ、６台の場合は６０度ずつずらし、各スイッチング電源装置７２のスイッチング電流が略均等にずれたタイミングで流れるようにすることが好ましい。
【００７７】
なお、この発明のスイッチング電源装置の主スイッチング素子制御回路は、アナログ回路により制御されるものやＣＰＵを用いてデジタル制御されるもの、両方を用いるもの等、適宜選択可能なものである。また、同期運転制御回路は、ワンチップマイコンを用いることが好ましいが、ＣＰＵやその他のデジタル素子をディスクリートに組み合わせたものでも良い。同期運転制御回路に入力する各種設定信号も、適宜の回路を用いて信号を入力可能なものであり、上記実施形態に限定されるものではない。
【符号の説明】
【００７８】
１０，５０，７０  電源システム
１６，５２，７２  スイッチング電源装置
１８  電力変換部
２０，５４，６０，７４  同期運転制御回路
２２  コンバータ回路
２２ａ  主スイッチング素子
２６  ＣＰＵ
２８  主スイッチング素子制御回路
３０  発振回路
３２  選択回路
３４  周波数逓倍回路
３６  第１分周回路
３８  第２分周回路
４６  ＰＬＬ回路
Ａ，Ａ＿１，Ａ＿２  動作モード設定信号入力端子
Ｂ  同期信号入力端子
Ｃ  同期信号出力端子
Ｄ  起動制御端子
Ｅ  位相設定信号入力端子
Ｓａ，Ｓａ＿１，Ｓａ＿２  動作モード設定信号
Ｓｂ  同期クロック信号
Ｓｄ  起動信号
Ｓｅ  位相設定信号
【図１】
0005462810.tif 000002
【図２】
0005462810.tif 000003
【図３】
0005462810.tif 000004
【図４】
0005462810.tif 000005
【図５】
0005462810.tif 000006
【図６】
0005462810.tif 000007
【図７】
0005462810.tif 000008
【図８】
0005462810.tif 000009
【図９】
0005462810.tif 000010
【図１０】
0005462810.tif 000011
【図１１】
0005462810.tif 000012