(57)【特許請求の範囲】
【請求項１】
等化係数に応じた等化処理を受信信号に施して等化された信号を出力する等化回路と、
前記等化された信号と第１閾値との大小関係に応じた０及び１の信号値を有する第１の信号を求め、前記等化された信号と第２閾値との大小関係に応じた０及び１の信号値を有する第２の信号を求め、前記第１の信号中に現れる所定の０及び１のパターンの出現回数と前記第２の信号中に現れる前記所定の０及び１のパターンの出現回数との差分を計算する誤差計算回路と、
前記差分に応じて前記等化係数を調整する適応等化制御回路と
を含むことを特徴とする受信回路。
【請求項２】
前記誤差計算回路は、前記所定の０及び１のパターンとして複数の異なるパターンを用い、前記複数の異なるパターンに対応して複数の差分を求め、前記適応等化制御回路は、前記複数の差分に応じて複数の等化係数を調整することを特徴とする請求項１記載の受信回路。
【請求項３】
前記複数の異なるパターンは互いに直交するパターンであることを特徴とする請求項１又は２記載の受信回路。
【請求項４】
前記適応等化制御回路は、前記複数の差分に応じて前記複数の等化係数を互いに独立に調整することを特徴とする請求項３記載の受信回路。
【請求項５】
前記適応等化制御回路は、前記等化係数の調整による前記等化係数の変化に応じて前記第２の閾値を変化させることを特徴とする請求項１乃至４何れか一項記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは受信信号を等化処理する受信回路に関する。
【背景技術】
【０００２】
信号伝送システムにおいて、伝送線路長が長い場合や信号のデータレートが高い場合、伝送線路の周波数特性の影響で、送信機から送信された信号波形が符号間干渉により劣化する。信号波形の劣化が大きい場合には、正しく信号を受信できないことがある。そこで送信機や受信機に等化回路を設け、符号間干渉成分の除去を行ってからタイミング抽出等の処理を行うことが好ましい。等化処理により得られる出力においては、送信波形とほぼ同じ波形が復元される程度にまで信号劣化が軽減され、正しい信号の受信が可能となる。伝送線路の特性が時間的に変化するような場合には、適応等化方式を適用し、特性変動に追従して等化処理の最適化を動的に行うのが一般的である。
【０００３】
適応等化回路は、一般的に等化回路、誤差計算回路、及び適応等化制御回路を含む。等化回路は、伝送路により劣化した信号波形を入力とし、等化処理を施すことにより信号劣化を低減した信号波形を出力する。等化回路の入出力間の周波数特性は可変であり、適応等化制御回路の出力により制御される。誤差計算回路は、等化回路の出力波形と理想波形との誤差を計算する。例えば、等化回路出力の０／１判定結果を理想波形の信号レベルとし、この信号レベルと等化回路出力の信号レベルとの差を、誤差として誤差計算回路から出力する。適応等化制御回路では、この誤差の積分値がゼロになるように、現在の等化係数を更新していく。このようにして、等化係数を調整することにより、伝送線路に対して適切な等化回路の特性を実現することが可能となる。
【０００４】
上記のような適応等化回路では、誤差量を計算するのに、精度の高い即ちビット幅の広いデジタル演算が必要となる。その結果、回路面積及び消費電力が大きくなるという問題点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３０３６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上を鑑みると、ビット幅の広いデジタル演算を必要とせずに、小さい回路面積及び消費電力で適応等化処理を実現できる受信回路が望まれる。
【課題を解決するための手段】
【０００７】
受信回路は、等化係数に応じた等化処理を受信信号に施して等化された信号を出力する等化回路と、前記等化された信号と第１閾値との大小関係に応じた０及び１の信号値を有する第１の信号を求め、前記等化された信号と第２閾値との大小関係に応じた０及び１の信号値を有する第２の信号を求め、前記第１の信号中に現れる所定の０及び１のパターンの出現回数と前記第２の信号中に現れる前記所定の０及び１のパターンの出現回数との差分を計算する誤差計算回路と、前記差分に応じて前記等化係数を調整する適応等化制御回路とを含むことを特徴とする。
【発明の効果】
【０００８】
本願開示の少なくとも１つの実施例によれば、所定の０及び１のパターンの出現回数に基づいて等化係数を調整する。従って、ビット幅の広い高い精度でのデジタル演算を必要とせずに、小さい回路面積及び消費電力で適応等化処理を実現できる。
【図面の簡単な説明】
【０００９】
【図１】適応等化回路の構成の一例を示す図である。
【図２】等化処理後の信号のアイパターンを模式的に示す図である。
【図３】図１に示すパターンカウンタのカウンタ値の差分を模式的に示す図である。
【図４】等化係数の調整について説明するための図である。
【図５】データパターンとそのパワースペクトラムを示す図である。
【図６】適応等化回路の構成の別の一例を示す図である。
【図７】図６のカウンタ及び適応等化制御回路の構成の一例を示す図である。
【図８】等化係数として最大値７ではなく１つ前の収束値を用いる構成を示す図である。
【図９】図６の等化回路の構成の一例を示す図である。
【図１０】図９に示すバンドパスフィルタの構成の一例を示す図である。
【図１１】図９に示す可変利得アンプの構成の一例を示す図である。
【図１２】図１１に示す信号Ｃ１＜０＞乃至Ｃ１＜７＞を生成する回路の構成の一例を示す図である。
【図１３】適応等化回路の構成の別の一例を示す図である。
【図１４】適応等化回路の構成の更に別の一例を示す図である。
【図１５】信号伝送システムの構成の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図１は、適応等化回路の構成の一例を示す図である。図１の適応等化回路１０は、等化回路１１、誤差計算回路１２、適応等化制御回路１３、及びパターン設定部１４を含む。誤差計算回路１２は同一の構成を有する複数の誤差計算部を含み、１つの誤差計算部は第１閾値保持回路２１、第２閾値保持回路２２、判定回路２３及び２４、パターンカウンタ２５及び２６、及び減算回路２７を含む。なお図１及び以降の同様の図において、各ボックスで示される各機能ブロックと他の機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００１２】
等化回路１１は、等化係数に応じた等化処理を受信信号に施して等化された信号を出力する。この等化係数は適応等化制御回路１３により設定される。誤差計算回路１２は、等化された信号と第１閾値との大小関係に応じた０及び１の信号値を有する第１の信号を求め、更に、前記等化された信号と第２閾値との大小関係に応じた０及び１の信号値を有する第２の信号を求める。ここで第１閾値は、第１閾値保持回路２１により保持される閾値（例えば等化後の信号レベルの変動の中心を０としたときにこの信号レベル“０”）である。この第１閾値と等化された信号とを判定回路２３により比較して、０又は１のデータ値判定を行なう。即ち、判定回路２３が、等化された信号が第１閾値より大きければ１を出力し、等化された信号が第１閾値より小さければ０を出力する。第２閾値は、第２閾値保持回路２２により保持される閾値Ｖｔｈであり、適応等化制御回路１３により値が調整される可変の閾値である。この第２閾値と等化された信号とを判定回路２４により比較して、０又は１のデータ値判定を行なう。即ち、判定回路２４が、等化された信号が第１閾値より大きければ１を出力し、等化された信号が第１閾値より小さければ０を出力する。
【００１３】
誤差計算回路１２は更に、第１の信号中に現れる所定の０及び１のパターンの出現回数と第２の信号中に現れる前記所定の０及び１のパターンの出現回数との差分を計算する。具体的には、例えば“１０１０”又は“０１０１”である最高周波数ｆＮの０及び１のパターンが第１の信号中に出現すると、パターンカウンタ２５がこのパターンを検出してカウント値を１増加させる。また同様に、上記の“１０１０”又は“０１０１”である最高周波数ｆＮの０及び１のパターンが第２の信号中に出現すると、パターンカウンタ２６がこのパターンを検出してカウント値を１増加させる。減算回路２７は、パターンカウンタ２５のカウント値からパターンカウンタ２６のカウント値を減算して、カウント値の差分を生成する。パターンカウンタ２５及び２６は、所定の周期でリセットされてよい。またパターンカウンタ２５及び２６が計数する対象となるパターンは、パターン設定部１４により設定されてよい。
【００１４】
誤差計算回路１２は同一の構成を有する複数の誤差計算部を含み、１つの誤差計算部は１つの所定の０及び１のパターンに対して上記差分を計算する。別の誤差計算部は別の所定の０及び１のパターンに対して上記差分を計算する。例えば、１つの誤差計算部が最高周波数ｆＮの０及び１のパターンの出現回数をカウントして差分を計算し、もう一つの誤差計算部がその半分の周波数ｆＮ／２の０及び１のパターンの出現回数をカウントして差分を計算してよい。最高周波数ｆＮのパターンは“１０１０”又は“０１０１”であり、半分の周波数ｆＮ／２のパターンは“１１００”又は“００１１”又は“０１１０”又は“１００１”である。このように誤差計算回路１２は、所定の０及び１のパターンとして複数の異なるパターン（周波数ｆＮのパターン、周波数ｆＮ／２のパターン、・・・）を用い、これら複数の異なるパターンに対応して複数の差分を求めてよい。
【００１５】
適応等化制御回路１３は、上記の計算された差分に応じて等化係数を調整する。具体的には、適応等化制御回路１３は、“１０１０”又は“０１０１”である周波数ｆＮのパターンに対して計算された差分に基づいて、このパターンに対応する周波数ｆＮの成分の等化係数を調整してよい。同様に、適応等化制御回路１３は、“１１００”又は“００１１”又は“０１１０”又は“１００１”である周波数ｆＮ／２のパターンに対して計算された差分に基づいて、このパターンに対応する周波数ｆＮ／２の成分の等化係数を調整してよい。ここで、これら複数の異なるパターン（周波数ｆＮのパターン、周波数ｆＮ／２のパターン、・・・）は互いに直交するパターンである。ビット長を上記の例の場合の４ではなく更に長くとれば、直交するパターンとしては上記の２個以上の個数のパターンがあり得る。適応等化制御回路１３は、互いに直交する複数の異なるパターンに対応して複数の差分を求め、求めた複数の差分に応じて複数の等化係数を調整してよい。
【００１６】
ここで互いに直交する複数のパターンとして、互いに直交する第１のパターンと第２のパターンとを考える。第１のパターンと第２のパターンとは直交するので、第１のパターンに対応する第１の等化係数は、第１のパターンに対応する第１の差分に寄与するが、第２のパターンに対応する第２の差分には全く寄与しない。また第２のパターンに対応する第２の等化係数は、第２のパターンに対応する第２の差分に寄与するが、第１のパターンに対応する第１の差分には全く寄与しない。従って、第１の差分に応じて第１の等化係数を調整すればよく、第１の差分に応じて第２の等化係数を調整する必要はない。また第２の差分に応じて第２の等化係数を調整すればよく、第２の差分に応じて第１の等化係数を調整する必要はない。即ち、第１及び第２の差分に基づいて、それぞれ第１及び第２の等化係数を互いに独立に調整することができる。
【００１７】
図２は、等化処理後の信号のアイパターンを模式的に示す図である。図２（ａ）は、等化処理による高周波成分の強調の度合いが強すぎるアイパターン３５を示し、このアイパターン３５の中心部のアイの広がりはＷ１となっている。図２（ｂ）は、等化処理による高周波成分の強調の度合いが適度な度合いであるアイパターン３６を示し、このアイパターン３６の中心部のアイの広がりはＷ２となっている。図２（ｂ）のアイの広がりＷ２は、図２（ａ）のアイの広がりＷ１よりも広くなっている。図２（ｃ）は、等化処理による高周波成分の強調の度合いが弱すぎるアイパターン３７を示し、このアイパターン３７の中心部のアイの広がりはＷ３となっている。図２（ｃ）のアイの広がりＷ３は、図２（ｂ）のアイの広がりＷ２よりも狭くなっている。図２において、図１に示す第１閾値（図１では０）の位置が閾値３１として示される。また図１に示す第２閾値（図１ではＶｔｈ）の位置が閾値３２として示される。
【００１８】
図３は、図１に示すパターンカウンタのカウンタ値の差分を模式的に示す図である。具体的には、図１に示すパターンカウンタ２５のカウンタ値からパターンカウンタ２６のカウンタ値を減算した差が示される。即ち、第１閾値で判定した第１の信号中に現れる所定のパターンの出現回数から第２閾値で判定した第２の信号中に現れる同一のパターンの出現回数を減算した差分が示される。縦軸にカウンタ値の差分が示され、図面上方に行くほどカウント値が大きくなる。原点位置においてカウント値は０である。図２（ｃ）に示す条件の場合、例えば“１０１０”のパターンが出現した場合、第１閾値３１は適切な位置に設定されているので、第１閾値３１により“１０１０”パターンが正しく判定される。しかし第２閾値３２はアイの広がりＷ３の上限近辺に位置するので、第２閾値３２により“１０１０”パターンが正しく判定されない場合がある。即ち、第１閾値３１で判定した第１の信号中に現れるパターンの出現回数が、第２閾値３２で判定した第２の信号中に現れるパターンの出現回数よりも多くなる。従ってこの場合、図３に示すカウンタ値は領域Iに存在する。
【００１９】
図２（ｂ）に示す条件の場合、例えば“１０１０”のパターンが出現した場合、第１閾値３１は適切な位置に設定されているので、第１閾値３１により“１０１０”パターンが正しく判定される。また第２閾値３２はアイの広がりＷ２の上限よりも充分下方に位置するので、第２閾値３２によっても“１０１０”パターンが正しく判定される。即ち、第１閾値３１で判定した第１の信号中に現れるパターンの出現回数が、第２閾値３２で判定した第２の信号中に現れるパターンの出現回数と略等しくなる。従ってこの場合、図３に示すカウンタ値は領域IIに存在する。
【００２０】
図２（ａ）に示す条件の場合、例えば“１０１０”のパターンが出現した場合、第１閾値３１は適切な位置に設定されているので、第１閾値３１により“１０１０”パターンが正しく判定される。図２（ａ）の模式図では明確ではないが、アイパターン３５は高周波が強調されすぎているパターンであるので、“１０１０”等の高周波の受信信号波形に対しては十分にアイが開いた波形となる。しかしながら、本来それ程高周波を含んでいない受信信号波形“０１１１０”等は、等化処理により高調波が強調されすぎる結果、等化後の波形が“０１０１０”に近くなるように歪んでしまう。従って、“１０１０”のパターンが出現した場合は第２閾値３２により“１０１０”パターンが正しく判定されるが、更に、“１０１０”のパターンが出現していない場合にも第２閾値３２により“１０１０”パターンが誤って検出される可能性がある。即ち、第１閾値３１で判定した第１の信号中に現れるパターンの出現回数が、第２閾値３２で判定した第２の信号中に現れるパターンの出現回数よりも少なくなる。従ってこの場合、図３に示すカウンタ値は領域IIIに存在することになる。
【００２１】
従って、カウント値の差分が所定の閾値（例えば図３に示す領域IとIIとの境界付近の値）より大きく領域Iにあるときには、等化係数を大きくして高周波成分を強調するように調整する。この調整により、カウント値の差分が小さくなり領域IIに入るように変化し、図２（ｃ）に示すアイが狭い状態（信号振幅が小さい状態）から図２（ｂ）に示すアイが広い状態（信号振幅が大きい状態）にすることができる。またカウント値の差分が所定の閾値（例えば図３に示す領域IIとIIIとの境界付近の値）より小さく領域IIIにあるときには、等化係数を小さくして高周波成分を強調しないように調整する。この調整により、カウント値の差分が大きくなり領域IIに入るように変化し、図２（ａ）に示すアイが狭い状態（信号波形が歪んでいる状態）から図２（ｂ）に示すアイが広い状態（信号振幅が大きく且つ波形が整った状態）にすることができる。
【００２２】
図１の適応等化回路１０では、適応等化制御回路１３により第２閾値Ｖｔｈを調整可能となっている。この構成により、所定の第２閾値（例えば図２に示す第２閾値３２）に対して図２（ｂ）に示す状態のように等化処理による適切な波形整形が達成されると（即ち等化係数が収束して変化しなくなると）、第２閾値を増加させてよい。即ち、図２の例において第２閾値３２を上方に移動させてよい。第２閾値を増加させた後に、カウント値の差分に応じた等化係数の調整を再度行なうことで、増加した第２閾値によっても適切に信号判定可能なアイの広がりを達成することができる。即ち、増加した第２閾値によっても適切に信号判定可能な適切な信号波形が得られる。このようにして適切な波形整形が達成されると（即ち等化係数が収束して変化しなくなると）、更に第２閾値を増加させて、同様の処理を繰り返してよい。また、ある位置の第２閾値に対して、最初から等化処理による適切な波形整形が達成されている場合（図２（ｂ）のような状態である場合）、等化係数を調整することなく第２閾値を増加させていけばよい。第２閾値を増加させていき図２（ｃ）に示すようにアイの広がりが十分でない状態になると、等化係数を調整し、適切な波形整形を達成し、その後更に第２閾値を増加させていけばよい。このような処理を繰り返すこと、即ち、等化係数の調整による等化係数の変化に応じて第２閾値を変化させることで、十分にアイが広がった等化後の信号を得ることができる。
【００２３】
図４は、等化係数の調整について説明するための図である。図４においてチャネル４１の周波数特性が特性曲線４５で示される。また等化回路４２の周波数特性が特性曲線４６で示される。チャネル４１の周波数特性４５は、信号周波数が高周波になるに従いなだらかに信号振幅が減少するようなローパス特性となる。等化回路４２の周波数特性４６は、本来は高周波で信号振幅を増幅するようなハイパス特性となる。但し、“１０１０”及び“０１０１”に対応する最高周波数ｆＮ以上の周波数についてはナイキスト限界を超えるので、そのような高周波成分については特に増幅しない。チャネル４１の周波数特性４５により劣化した信号を、等化回路４２の周波数特性４６により等化処理することで、等化処理後の信号波形は送信信号波形に近いものに復元される。図１に示す適応等化回路１０では、前述の説明のように、“１０１０”又は“０１０１”である周波数ｆＮのパターンに対して計算された差分に基づいて、このパターンに対応する周波数ｆＮの成分の等化係数を調整してよい。同様に、“１１００”又は“００１１”又は“０１１０”又は“１００１”である周波数ｆＮ／２のパターンに対して計算された差分に基づいて、このパターンに対応する周波数ｆＮ／２の成分の等化係数を調整してよい。これにより、等化回路４２の周波数特性４６が最適なものに調整される。
【００２４】
図５は、データパターンとそのパワースペクトラムを示す図である。図５においてＴｙｐｅ１として示すデータパターン“１０１０”又は“０１０１”のパワースペクトラムは、周波数ｆＮにのみ成分を有し、周波数ｆＮ／２には成分を有さない。従って、このデータパターンから求めたカウント値の差分に基づいて、周波数ｆＮの成分に対応する等化係数のみを調整すればよい。またＴｙｐｅ２として示すデータパターン“１１００”又は“００１１”又は“０１１０”又は“１００１”のパワースペクトラムは、周波数ｆＮ／２にのみ成分を有し、周波数ｆＮには成分を有さない。従って、このデータパターンから求めたカウント値の差分に基づいて、周波数ｆＮ／２の成分に対応する等化係数のみを調整すればよい。即ち、Ｔｙｐｅ１のデータパターンとＴｙｐｅ２のデータパターンとは直交するので、それぞれに対応する差分に基づいて、周波数ｆＮの等化係数及び周波数ｆＮ／２の等化係数を互いに独立に調整することができる。
【００２５】
図６は、適応等化回路の構成の別の一例を示す図である。この適応等化回路では、周波数ｆＮのパターンと周波数ｆＮ／２のパターンとに対して計算された２つの差分に基づいて、対応する２つの等化係数を調整している。図６の適応等化回路は、等化回路５１、判定回路５２、判定回路５３、カウンタ５４乃至５７、減算回路５８及び５９、適応等化制御回路６０、及び加算回路６１を含む。等化回路５１の機能及び動作は図１の等化回路１１の機能及び動作と同様である。判定回路５２及び５３、カウンタ５４乃至５７、減算回路５８及び５９、及び加算回路６１は誤差計算回路を構成し、その機能及び動作は図１の誤差計算回路１２と同様である。また適応等化制御回路６０の機能及び動作は、図１の適応等化制御回路１３の機能及び動作と同様である。
【００２６】
判定回路５２は、所定の固定の第１閾値（例えば信号レベルが変化する範囲の中心の値）により、等化後の信号を閾値判定して第１の信号を生成する。加算回路６１は適応等化制御回路６０からの信号ΔＶ（この例では３ビットの信号）に応じた電圧を等化後の信号に加算する。判定回路５３は、所定の固定の閾値により、加算後の信号を閾値判定して第２の信号を生成する。可変の信号ΔＶに応じた電圧を等化後の信号に加算してから閾値判定することで、可変の第２閾値による閾値判定を実現する。判定回路５２と判定回路５３は、クロック信号ＣＫＲに同期してデータを取り込むフリップフロップであってよい。このクロック信号ＣＫＲは、受信信号のデータを適切にサンプリングするような周波数及び位相を有したクロック信号である。クロック信号ＣＫＲは送信側或いはシステムから供給されてよいし、或いは受信側でクロックリカバリ技術により受信信号から復元されたクロック信号であってもよい。
【００２７】
カウンタ５５は、第１の信号中の“１０１０”及び“０１０１”のパターンの個数を計数する。カウンタ５４は、第２の信号中の“１０１０”及び“０１０１”のパターンの個数を計数する。減算回路５８は、カウンタ５５のカウント値からカウンタ５４のカウント値を減算して、第１の差分を生成する。カウンタ５７は、第１の信号中の“１１００”、“００１１”、“０１１０”及び“１００１”のパターンの個数を計数する。カウンタ５６は、第２の信号中の“１１００”、“００１１”、“０１１０”及び“１００１”のパターンの個数を計数する。減算回路５９は、カウンタ５７のカウント値からカウンタ５６のカウント値を減算して、第２の差分を生成する。
【００２８】
適応等化制御回路６０は、上記第１の差分に応じて周波数ｆＮに対応する等化係数Ｃ１を調整するとともに、上記第２の差分に応じて周波数ｆＮ／２に対応する等化係数Ｃ２を調整する。また等化係数Ｃ１により適切な波形整形が達成される状態になると、信号ΔＶの値（即ち加算する電圧量）を増加させる。以下に説明するように、この例では等化係数Ｃ１の変化が小さくなり収束した状態であるとΔＶを増加させるが、等化係数Ｃ１のみではなく等化係数Ｃ１及びＣ２の両方が収束した状態であるとΔＶを増加させるようにしてもよい。
【００２９】
図７は、図６のカウンタ及び適応等化制御回路の構成の一例を示す図である。図７に示す回路の全体が、クロック信号に同期して動作する。図６の判定回路５２からの第１の信号Ｓ１を受け取るカウンタ５５及び５７は、逆多重化回路７０、フリップフロップ７１、カウンタ群７２、最大値選択回路７３−１及び７３−２、及びセレクタ回路７４−１及び７４−２を含む。判定回路５３からの第２の信号Ｓ２を受け取るカウンタ５４及び５６もカウンタ５５及び５７と同様の構成である。
【００３０】
逆多重化回路７０は、第１の信号Ｓ１を逆多重化して、時間軸上に順番に並ぶ１６個のデータが並列に並べられた１６ビットのパラレルデータｄａｔａ［１５：０］を生成する。これは、以降のデジタル処理を無理のないクロックレートで実行するために実行される。フリップフロップ７１は、今回のパラレルデータｄａｔａ［１５：０］の下位３ビットを保持し、次回のパラレルデータｄａｔａ［１５：０］に上位３ビットｄａｔａ［１８：１６］として付け足す。
【００３１】
カウンタ群７２は４セットを含み、各セットがカウンタ７２−１及びカウンタ７２−２を含む。カウンタ７２−１は、図４に示すＴｙｐｅ１のデータパターンを計数する。即ち、カウンタ７２−１は、“１０１０”及び“０１０１”の両方のパターンを計数する。カウンタ７２−２は、図４に示すＴｙｐｅ２のデータパターンを計数する。即ち、カウンタ７２−２は、“１１００”、“００１１”、“０１１０”及び“１００１”の全てのパターンを計数する。上記４セットの第１のセットは、ｄａｔａ［１５：０］を先頭から４ビット毎に区切ってパターン判定し、パターンを計数する。即ち、例えば最下位ビットから２番目の４ビットの纏まりｄａｔａ［７：４］が“１０１０”であれば、第１のセットのカウンタ７２−１が１カウントアップする。上記４セットの第２のセットは、ｄａｔａ［１６：１］を先頭から４ビット毎に区切ってパターン判定し、パターンを計数する。即ち、例えば最下位ビットから２番目の４ビットの纏まりｄａｔａ［８：５］が“１０１０”であれば、第２のセットのカウンタ７２−１が１カウントアップする。同様にして、第３のセットはｄａｔａ［１７：２］を先頭から４ビット毎に区切ってパターン判定して計数し、第４のセットはｄａｔａ［１８：３］を先頭から４ビット毎に区切ってパターン判定して計数する。このようにして、パラレルデータ中の４ビットデータの区切り位置に左右されずに、適切なカウント値を生成する。
【００３２】
最大値選択回路７３−１は、カウンタ群７２の４つのカウンタ７２−１のカウント値の最大値、即ち、Ｔｙｐｅ１のデータパターンの４つの計数結果のうちの最大値を選択する。この最大値がセレクタ回路７４−１により選択されて、カウント値Ｓ１Ｔ１として出力される。カウンタ群７２の４つのカウンタ７２−１のカウント値の合計をとって出力してもよいが、この実施形態では最大値を選択して出力している。同様に、最大値選択回路７３−２は、カウンタ群７２の４つのカウンタ７２−２のカウント値の最大値、即ち、Ｔｙｐｅ２のデータパターンの４つの計数結果のうちの最大値を選択する。この最大値がセレクタ回路７４−２により選択されて、カウント値Ｓ１Ｔ２として出力される。なおセレクタ回路７４−１及び７４−２は、試験目的のために、選択制御信号により他のカウント値を選択可能とするものであり、この実施形態の動作に本質的なものではない。
【００３３】
このようにして、第１の信号Ｓ１を受け取るカウンタ５５及び５７は、第１の信号Ｓ１におけるＴｙｐｅ１のデータパターンのカウント値Ｓ１Ｔ１と、Ｔｙｐｅ２のデータパターンのカウント値Ｓ１Ｔ２を出力する。また、第２の信号Ｓ２を受け取るカウンタ５４及び５６も同様に動作し、第２の信号Ｓ２におけるＴｙｐｅ１のデータパターンのカウント値Ｓ２Ｔ１と、Ｔｙｐｅ２のデータパターンのカウント値Ｓ２Ｔ２を出力する。
【００３４】
図７において、Ｃ１制御部６５、Ｃ２制御部６６、及び閾値制御部６７が、図６の減算回路５８及び５９並びに適応等化制御回路６０に相当する。Ｃ１制御部６５は、カウント値Ｓ１Ｔ１とＳ２Ｔ１とを受け取り、等化係数Ｃ１を生成する。同様に、Ｃ２制御部６６は、カウント値Ｓ１Ｔ２とＳ２Ｔ２とを受け取り、等化係数Ｃ２を生成する。閾値制御部６７は、等化係数Ｃ１の変化に応じて信号ΔＶを更新する。Ｃ１制御部６５は、加算保持回路７５−１及び７５−２、減算回路７６、閾値判定回路７７、セレクタ回路７８、セレクタ回路７９、加算回路８０、フリップフロップ８１、Ｃ１収束判定回路８２、フリップフロップ群８３、ＡＮＤ回路８４を含む。Ｃ２制御部６６は、Ｃ１制御部６５と同様の構成である。閾値制御部６７は、セレクタ回路８５乃至８８、ＯＲ回路８９、加算回路９０、フリップフロップ９１、及び条件判定回路９２乃至９４を含む。
【００３５】
加算保持回路７５−１は、カウント値Ｓ１Ｔ１を所定の期間毎（所定のクロック周期毎）に加算していき、その加算結果を保持する。カウンタ群７２の各カウンタは、所定の期間毎（所定のクロック周期毎）にリセットされて初期値０からの計数を行なうよう設定されており、所定の期間毎のカウント値を順次供給する。加算保持回路７５−１は、この順次供給される所定の期間毎のカウント値Ｓ１Ｔ１を、保持している値に順次加算していく。この結果、加算保持回路７５−１には、ある長い期間にわたり計数されたカウント値Ｓ１Ｔ１が格納されることになる。同様にして、加算保持回路７５−２には、ある長い期間にわたり計数されたカウント値Ｓ２Ｔ１が格納される。減算回路７６は、加算保持回路７５−１のカウント値から加算保持回路７５−２のカウント値を減算し、カウント値の差分を求める。閾値判定回路７７は、カウント値の差分が所定の閾値よりも大きければ１を出力し、カウント値の差分が所定の閾値以下であれば０を出力する。
【００３６】
セレクタ回路７８は、閾値判定回路７７の出力１に応じて＋１を選択して出力し、閾値判定回路７７の出力０に応じて−１を選択して出力する。即ち、セレクタ回路７８の出力は、カウント値の差分が図３の領域Iにあるときには＋１となり、カウント値の差分が図３の領域IIIにあるときには−１となる。このセレクタ回路７８の＋１又は−１の出力値は、セレクタ回路７９を介して加算回路８０に供給され、フリップフロップ８１が保持する現在の等化係数Ｃ１に加算される。これにより、カウント値の差分に応じて等化係数Ｃ１が制御される。等化係数Ｃ１を更新するクロックＣＬＫ（フリップフロップ８１への入力クロック）は、第１の信号Ｓ１のデータレートのクロックの例えば４０９６分の１等であってよい。
【００３７】
フリップフロップ群８３は、例えば、現在の等化係数Ｃ１と順次更新された６つの最近の等化係数Ｃ１とを保持する。Ｃ１収束判定回路８２は、フリップフロップ群８３に格納される７つの等化係数Ｃ１の変化の度合い基づいて、等化係数Ｃ１が収束したか否かを判定する。仮にセレクタ回路７８の出力が＋１，０，−１の３値の場合であれば、７つの等化係数Ｃ１の変化がなく同一の値であれば、等化係数Ｃ１が収束したと判定できる。この実施形態では、セレクタ回路７８の出力が＋１又は−１の２値であるので、７つの等化係数Ｃ１が、例えば３，４，３，４，３，・・・のように２つの値の間を行き来する変化を示す場合、等化係数Ｃ１が収束したと判定できる。Ｃ１収束判定回路８２は、収束を検出するとその収束検出信号を１にアサートする。この収束検出信号は、ＡＮＤ回路８４に供給されると共に、閾値制御部６７のセレクタ回路８８に供給される。閾値制御部６７のセレクタ回路８８への収束検出信号が１になると、後程説明するようにΔＶが更新される。
【００３８】
本実施形態ではΔＶ及びＣ１のビット幅は、それぞれ３ビットであり、最大値が７となる。閾値制御部６７のＯＲ回路８９は、ΔＶ及びＣ１の何れか一方が最大値７になるとＨＩＧＨを出力する。このときＣ１収束判定回路８２の収束検出信号が１であれば、ＡＮＤ回路８４の出力は１となり、セレクタ回路７９は０を選択して出力する。加算回路８０への入力が０となるので、この状態が続く間、等化係数Ｃ１は更新されない。
【００３９】
閾値制御部６７は、信号ΔＶの初期値として例えば１から動作を開始する。条件判定回路９２は、ΔＶが最大値７のときに１を出力し、それ以外のときに０を出力する。条件判定回路９３は、ΔＶが最小値０のときに１を出力し、それ以外のときに０を出力する。また条件判定回路９４は、Ｃ１が最大値７のときに１を出力し、それ以外のときに０を出力する。
【００４０】
信号ΔＶの初期値が１であるとき、条件判定回路９２及び９３の出力は共に０であり、セレクタ回路８５及び８６は、それぞれ＋１及び−１を出力している。また条件判定回路９４の出力は、等化係数Ｃ１が最大値７まで到達していない状態では０であり、セレクタ回路８７は＋１を選択して出力する。セレクタ回路８８は、等化係数Ｃ１が収束していない状態では０を選択して出力する。この０が加算回路９０に供給され、フリップフロップ９１が保持する現在のΔＶに加算される。従って、等化係数Ｃ１が収束していない状態では、ΔＶは一定値に維持され、等化係数Ｃ１が収束するのを待つことになる。セレクタ回路８８は、等化係数Ｃ１が収束すると、セレクタ回路８７の出力（上記の例では＋１）を選択して出力する。この＋１が加算回路９０に供給され、フリップフロップ９１が保持する現在のΔＶに加算される。従って、等化係数Ｃ１が収束する毎に、ΔＶは＋１ずつ増加されることになる。
【００４１】
等化係数Ｃ１が収束して最大値７になると、セレクタ回路８７はセレクタ回路８６からの出力−１を選択する。この場合、ΔＶには−１が加算されて、１減少することになる。即ち、１つ前のΔＶに戻すことになる。等化係数Ｃ１として、飽和してしまっている状態で収束判定された最大値７ではなく１つ前の収束値を用いることが好ましいため、ΔＶも１つ前に戻している。
【００４２】
図８は、等化係数として最大値７ではなく１つ前の収束値を用いる構成を示す図である。この図８に示す回路が、図７に示すＣ１制御部６５のＣ１出力部分（フリップフロップ８１の出力部分）及びＣ２制御部６６のＣ２出力部分に設けられてよい。図８に示す回路は、ＡＮＤ回路１００、Ｄフリップフロップ等の保持回路１０１及び１０２、条件判定回路１０３及び１０４、及びセレクタ回路１０５及び１０６を含む。条件判定回路１０３は、Ｃ１が最大値７であると１を出力し、それ以外では０を出力する。従ってセレクタ回路１０５は、Ｃ１が最大値７であるときには保持回路１０１の格納値を出力し、それ以外のときには現在の等化係数Ｃ１を出力する。また条件判定回路１０４は、Ｃ２が最大値７であると１を出力し、それ以外では０を出力する。従ってセレクタ回路１０６は、Ｃ２が最大値７であるときには保持回路１０２の格納値を出力し、それ以外のときには現在の等化係数Ｃ２を出力する。
【００４３】
Ｃ１＿ｃｏｎｖｅｒｇｅｄは、Ｃ１の収束時に１になる収束検出信号であり、Ｃ１収束判定回路８２から出力される信号であってよい。Ｃ２＿ｃｏｎｖｅｒｇｅｄは、同様に、Ｃ２の収束時に１になる収束検出信号である。Ｃ１及びＣ２が収束するとＡＮＤ回路１００の出力は１になり、保持回路１０１及び１０２にそのときの等化係数Ｃ１及びＣ２が格納される。その後、Ｃ１の収束に伴いΔＶが増加され、この増加後のΔＶに対して、等化係数Ｃ１の調整が実行されてＣ１が徐々に増加していく。また等化係数Ｃ２の調整が実行されてＣ２が徐々に増加していく。Ｃ１が最大値７になると、セレクタ回路１０５により、最大値７のＣ１ではなく保持回路１０１に格納されている前回の収束値のＣ１が出力される。同様に、Ｃ２が最大値７になると、セレクタ回路１０６により、最大値７のＣ２ではなく保持回路１０２に格納されている前回の収束値のＣ２が出力される。
【００４４】
図９は、図６の等化回路５１の構成の一例を示す図である。図６の等化回路は、バンドパスフィルタ１１０及び１１１、可変利得アンプ１１２及び１１３、バッファ１１４、及び加算回路１１５を含む。入力端Ｖｉｎには受信信号が印加される。バンドパスフィルタ１１０は、周波数ｆＮの近傍の周波数成分を抽出する。バンドパスフィルタ１１１は、周波数ｆＮ／２の近傍の周波数成分を抽出する。可変利得アンプ１１２は、バンドパスフィルタ１１０により抽出された周波数ｆＮの近傍の周波数成分を、適応等化制御回路６０が出力する等化係数Ｃ１に応じた増幅率で増幅する。可変利得アンプ１１３は、バンドパスフィルタ１１１により抽出された周波数ｆＮ／２の近傍の周波数成分を、適応等化制御回路６０が出力する等化係数Ｃ２に応じた増幅率で増幅する。バッファ１１４は、バンドパスフィルタを介することなく入力端Ｖｉｎから直接供給された受信信号を、そのままの利得で出力する。加算回路１１５は、可変利得アンプ１１２及び１１３並びにバッファ１１４の出力信号を加算して和を求め、求めた和の信号を出力端Ｖｏｕｔに出力する。
【００４５】
図１０は、図９に示すバンドパスフィルタの構成の一例を示す図である。図９に示すバンドパスフィルタ１１０及び１１１の各々が、この図１０に示す構成を有していてよい。図１０のバンドパスフィルタは、並列回路１２１及び１２２、ＮＭＯＳトランジスタ１２３乃至１２６、及びコンデンサ１２７を含む。並列回路１２１及び１２２の各々は、インダクタ素子、抵抗素子、容量素子、及び可変容量素子が並列に接続されたものであり、可変容量素子の容量値を制御することにより、バンドパス帯域を調整することができる。ＮＭＯＳトランジスタ１２３及び１２５のゲート端に差動の入力電圧Ｖｉｎ＋及びＶｉｎ−が入力される。ＮＭＯＳトランジスタ１２５及び１２３のドレイン端から、差動の出力電圧Ｖｏｕｔ＋及びＶｏｕｔ−が出力される。
【００４６】
図１１は、図９に示す可変利得アンプの構成の一例を示す図である。図９に示す可変利得アンプ１１２及び１１３の各々が、この図１１に示す構成を有していてよい。図１１に示す可変利得アンプは、抵抗素子１３１及び１３２、ＮＭＯＳトランジスタ１３３乃至１３６、ＮＭＯＳトランジスタ１３７−１乃至１３７−８、抵抗素子１３８−１乃至１３８−８、及び抵抗素子１３９−１乃至１３９−８を含む。ＮＭＯＳトランジスタ１３３及び１３４のゲート端に差動の入力電圧Ｖｉｎ＋及びＶｉｎ−が入力される。ＮＭＯＳトランジスタ１３４及び１３３のドレイン端から、差動の出力電圧Ｖｏｕｔ＋及びＶｏｕｔ−が出力される。この例では、等化係数Ｃ１に応じた利得で増幅するアンプとなっており、ＮＭＯＳトランジスタ１３７−１乃至１３７−８のゲートには、等化係数Ｃ１に応じた信号Ｃ１＜０＞乃至Ｃ１＜７＞が印加される。
【００４７】
信号Ｃ１＜０＞乃至Ｃ１＜７＞は、３ビットのビット幅の等化係数Ｃ１の値に応じて１つがＨＩＧＨになる信号である。これにより、ＮＭＯＳトランジスタ１３７−１乃至１３７−８のうちの１つが導通し、ＮＭＯＳトランジスタ１３３及び１３４のソース端同士を接続する。このとき、ＮＭＯＳトランジスタ１３７−１乃至１３７−８に直列に接続される抵抗素子１３９−１乃至１３９−８はそれぞれ、この順番に減少する８段階の異なる抵抗値、例えば８Ｒ、７Ｒ、６Ｒ、５Ｒ、４Ｒ、３Ｒ、２Ｒ、１Ｒを有する。
【００４８】
例えば信号Ｃ１＜０＞がＨＩＧＨのときは、８Ｒの抵抗値（更に抵抗素子１３８−１の抵抗値）を介して差動増幅器を構成する差動対の左側と右側とを接続することになる。この場合、差動対の左側と右側との間で電流がそれ程自由に流れないために、差動対の左側と右側とで電流量にあまり差が生じず、差動増幅器の増幅率は比較的小さい。また例えば信号Ｃ１＜７＞がＨＩＧＨのときは、１Ｒの抵抗値（更に抵抗素子１３８−８の抵抗値）を介して差動増幅器を構成する差動対の左側と右側とを接続することになる。この場合、差動対の左側と右側との間で電流が比較的自由に流れるために、差動対の左側と右側とで電流量に十分な差が生じ、差動増幅器の増幅率は比較的大きい。
【００４９】
図１２は、図１１に示す信号Ｃ１＜０＞乃至Ｃ１＜７＞を生成する回路の構成の一例を示す図である。図１２に示す回路は、条件判定回路１４１−１乃至１４１−８及びセレクタ回路１４２−１乃至１４２−８を含む。ビット幅が３ビットの等化係数Ｃ１が０００のとき、条件判定回路１４１−１乃至１４１−８のうちで条件判定回路１４１−１のみの出力が１になり、それ以外の出力は０である。この場合、セレクタ回路１４２−１乃至１４２−８のうちで、セレクタ回路１４２−１の出力Ｃ１＜０＞のみが１となる。同様にして、例えば、等化係数Ｃ１が１１１のとき、条件判定回路１４１−１乃至１４１−８のうちで条件判定回路１４１−８のみの出力が１になり、それ以外の出力は０である。この場合、セレクタ回路１４２−１乃至１４２−８のうちで、セレクタ回路１４２−８の出力Ｃ１＜７＞のみが１となる。
【００５０】
図１３は、適応等化回路の構成の別の一例を示す図である。この適応等化回路では、図６の場合と同様に、周波数ｆＮのパターンと周波数ｆＮ／２のパターンとに対して計算された２つの差分に基づいて、対応する２つの等化係数Ｃ１及びＣ２を調整している。但し、判定回路は１つのみ設けられており、この判定回路を時間的に第１閾値用と第２閾値用とに使い分ける回路の構成となっている。
【００５１】
図１３の適応等化回路は、等化回路１５０、加算回路１５１、判定回路１５２、カウンタ１５３−１及び１５３−２、メモリ１５４−１及び１５４−２、減算回路１５５−１及び１５５−２、及び適応等化制御回路１５６を含む。等化回路１５０の機能及び動作は図１の等化回路１１の機能及び動作と同様である。加算回路１５１、判定回路１５２、カウンタ１５３−１及び１５３−２、メモリ１５４−１及び１５４−２、減算回路１５５−１及び１５５−２は誤差計算回路を構成し、その機能及び動作は図１の誤差計算回路１２と同様である。また適応等化制御回路１５６の機能及び動作は、図１の適応等化制御回路１３の機能及び動作と同様である。
【００５２】
図１３に示す構成では、イニシャルシーケンスにて、所定のデータパターンを繰り返し送信することが前提となる。最初にΔＶを例えば０に設定し、所定のデータパターンを送信して、判定回路１５２により第１閾値に対する第１の信号を求める。このようにして求めた第１の信号に対してカウンタ１５３−１及び１５３−２により各パターンの出現回数を計数して、そのカウント値をメモリ１５４−１及び１５４−２に格納する。次にΔＶを例えば１に設定し、上記と同一のデータパターンを送信して、判定回路１５２により第２閾値に対する第２の信号を求める。このようにして求めた第２の信号に対してカウンタ１５３−１及び１５３−２により各パターンの出現回数を計数する。こうして求めたカウント値とメモリ１５４−１及び１５４−２のカウント値との差分を減算回路１５５−１及び１５５−２により計算する。
【００５３】
図１４は、適応等化回路の構成の更に別の一例を示す図である。この適応等化回路では、図１３の場合と同様に、周波数ｆＮのパターンと周波数ｆＮ／２のパターンとに対して計算された２つの差分に基づいて対応する２つの等化係数Ｃ１及びＣ２を調整する際に、判定回路を１つのみ用いる。図１４の構成では更に、カウンタが１つのみ設けられており、この１つのカウンタを異なるパターンの計数のために時間的に使い分ける。
【００５４】
図１４の適応等化回路は、等化回路１６０、加算回路１６１、判定回路１６２、パターンカウンタ１６３、メモリ１６４、減算回路１６５、シーケンサ１６６、パターン設定回路１６７、セレクタ回路１６８−１及び１６８−２、及び適応等化制御回路１６９を含む。等化回路１６０の機能及び動作は図１の等化回路１１の機能及び動作と同様である。図１３に示す回路において、等化回路１６０及び適応等化制御回路１６９以外の部分が誤差計算回路を構成し、その機能及び動作は図１の誤差計算回路１２と同様である。また適応等化制御回路１６９の機能及び動作は、図１の適応等化制御回路１３の機能及び動作と同様である。
【００５５】
図１４に示す構成では、イニシャルシーケンスにて、所定のデータパターンを繰り返し送信することが前提となる。最初にΔＶを例えば０に設定し、所定のデータパターンを送信して、判定回路１６２により第１閾値に対する第１の信号を求める。このときシーケンサ１６６の制御に基づいて、パターン設定回路１６７によりパターンカウンタ１６３に周波数ｆＮのパターンが設定されている。上記第１の信号に対してパターンカウンタ１６３により周波数ｆＮのパターンの出現回数を計数して、そのカウント値をメモリ１６４に格納する。次にΔＶを例えば１に設定し、上記と同一のデータパターンを送信して、判定回路１６２により第２閾値に対する第２の信号を求める。このようにして求めた第２の信号に対してパターンカウンタ１６３により周波数ｆＮのパターンの出現回数を計数する。こうして求めたカウント値とメモリ１６４のカウント値との差分を減算回路１６５により計算する。このときシーケンサ１６６の制御に基づいて、セレクタ回路１６８−１が減算回路１６５の出力を選択し、セレクタ回路１６８−２が０を選択する状態となっている。これにより、周波数ｆＮのパターンに対する第１の差分が適応等化制御回路１６９に供給される。
【００５６】
次にΔＶを例えば０に再度設定し、所定のデータパターンを送信して、判定回路１６２により第１閾値に対する第１の信号を求める。このときシーケンサ１６６の制御に基づいて、パターン設定回路１６７によりパターンカウンタ１６３に周波数ｆＮ／２のパターンが設定されている。上記第１の信号に対してパターンカウンタ１６３により周波数ｆＮ／２のパターンの出現回数を計数して、そのカウント値をメモリ１６４に格納する。次にΔＶを例えば１に設定し、上記と同一のデータパターンを送信して、判定回路１６２により第２閾値に対する第２の信号を求める。このようにして求めた第２の信号に対してパターンカウンタ１６３により周波数ｆＮ／２のパターンの出現回数を計数する。こうして求めたカウント値とメモリ１６４のカウント値との差分を減算回路１６５により計算する。このときシーケンサ１６６の制御に基づいて、セレクタ回路１６８−２が減算回路１６５の出力を選択し、セレクタ回路１６８−１が０を選択する状態となっている。これにより、周波数ｆＮ／２のパターンに対する第２の差分が適応等化制御回路１６９に供給される。
【００５７】
図１５は、信号伝送システムの構成の一例を示す図である。図１５に示す信号伝送システムは、送信機１７０、伝送線路１７１、及び受信機（受信回路）１７２を含む。送信機１７０のドライバ１７３から送信信号を出力すると、この信号が伝送線路１７１を伝搬して、受信機（受信回路）１７２により受信される。受信された信号は、例えば図１、図６、図１３、又は図１４に示す構成を有する適応等化回路１７５により等化処理される。この際、例えば図６に示されるように、等化後の信号のデータ値がクロック信号ＣＫＲによりサンプリングされ、適応等化制御のために用いられる。実際には、このクロック信号ＣＫＲの２倍の周波数でサンプリングを行うことにより、データ値（データアイの中央の値）とバウンダリ値（検出対象のデータ間の境界の値）とを含むデータを、クロックデータリカバリ回路（ＣＤＲ）１７６に供給する。クロックデータリカバリ回路１７６は、データ値とバウンダリ値との比較に基づいて、クロック信号ＣＫＲと受信データとの位相のずれを検出する。この検出された位相のずれに応じて、クロックデータリカバリ回路１７６は、データアイの中央とデータ間の境界とが的確にサンプリングされるように、クロック信号ＣＫＲのタイミングを調整する。
【００５８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５９】
なお本願発明は以下の内容を含むものである。
（付記１）
等化係数に応じた等化処理を受信信号に施して等化された信号を出力する等化回路と、
前記等化された信号と第１閾値との大小関係に応じた０及び１の信号値を有する第１の信号を求め、前記等化された信号と第２閾値との大小関係に応じた０及び１の信号値を有する第２の信号を求め、前記第１の信号中に現れる所定の０及び１のパターンの出現回数と前記第２の信号中に現れる前記所定の０及び１のパターンの出現回数との差分を計算する誤差計算回路と、
前記差分に応じて前記等化係数を調整する適応等化制御回路と
を含むことを特徴とする受信回路。
（付記２）
前記誤差計算回路は、前記所定の０及び１のパターンとして複数の異なるパターンを用い、前記複数の異なるパターンに対応して複数の差分を求め、前記適応等化制御回路は、前記複数の差分に応じて複数の等化係数を調整することを特徴とする付記１記載の受信回路。
（付記３）
前記複数の異なるパターンは互いに直交するパターンであることを特徴とする付記１又は２記載の受信回路。
（付記４）
前記適応等化制御回路は、前記複数の差分に応じて前記複数の等化係数を互いに独立に調整することを特徴とする付記３記載の受信回路。
（付記５）
前記適応等化制御回路は、前記等化係数の調整による前記等化係数の変化に応じて前記第２の閾値を変化させることを特徴とする付記１乃至４何れか一項記載の受信回路。
（付記６）
等化係数に応じた等化処理を受信信号に施して等化された信号を生成し、
前記等化された信号と第１閾値との大小関係に応じた０及び１の信号値を有する第１の信号を生成し、
前記等化された信号と第２閾値との大小関係に応じた０及び１の信号値を有する第２の信号を生成し、
前記第１の信号中に現れる所定の０及び１のパターンの出現回数と前記第２の信号中に現れる前記所定の０及び１のパターンの出現回数との差分を求め、
前記差分に応じて前記等化係数を調整する
各段階を含むことを特徴とする等化処理方法。
（付記７）
前記差分を求める段階は、前記所定の０及び１のパターンとして複数の異なるパターンを用い、前記複数の異なるパターンに対応して複数の差分を求め、前記等化係数を調整する段階は、前記複数の差分に応じて複数の等化係数を調整することを特徴とする付記６記載の等化処理方法。
（付記８）
前記複数の異なるパターンは互いに直交するパターンであることを特徴とする付記６又は７記載の等化処理方法。
（付記９）
前記等化係数を調整する段階は、前記複数の差分に応じて前記複数の等化係数を互いに独立に調整することを特徴とする付記８記載の等化処理方法。
（付記１０）
前記等化係数を調整する段階は、前記等化係数の調整による前記等化係数の変化に応じて前記第２の閾値を変化させることを特徴とする付記６乃至９何れか一項記載の等化処理方法。
【符号の説明】
【００６０】
１０  適応等化回路
１１  等化回路
１２  誤差計算回路
１３  適応等化制御回路
１４  パターン設定部
２１  第１閾値保持回路
２２  第２閾値保持回路
２３、２４  判定回路
２５、２６  パターンカウンタ
２７  減算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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