(57)【特許請求の範囲】
【請求項１】
素子分離にシャロートレンチ構造を用いたＥＳＤ保護素子を有する半導体装置であって、
前記ＥＳＤ保護素子は、Ｐ型シリコン基板の表面に設けられており、
中央に配置された外部接続端子からの信号を受けるＮ型の領域と、
前記外部接続端子からの信号を受けるＮ型の領域の側面ならびに底面を囲むように配置されたＰ型の領域と、
前記Ｐ型の領域の側面および底面を囲むように配置された埋め込みＮ型の領域と、
前記埋め込みＮ型の領域の周囲に配置されたＰ型の基板端子領域と、
前記Ｐ型の基板端子領域の周囲に配置されたトレンチ分離領域と、
を有することを特徴とする半導体装置であって、
前記ＥＳＤ保護素子の前記外部接続端子からの信号を受けるＮ型の領域と接する前記Ｐ型の領域は、前記外部接続端子からの信号を受けるＮ型の領域に前記半導体装置の電源電圧より高い電圧が印加された際に、前記外部接続端子からの信号を受けるＮ型の領域と、前記埋め込みＮ型の領域とがパンチスルーして導通する濃度および幅で形成されている半導体装置。
【請求項２】
前記埋め込みＮ型の領域のＮ型の不純物濃度は、前記Ｐ型の領域のＰ型の不純物濃度より高い請求項１記載の半導体装置。
【請求項３】
前記Ｐ型の領域と、前記埋め込みＮ型の領域とは、共通の基板電位に固定されている請求項１記載の半導体装置。
【請求項４】
前記外部接続端子からの信号を受けるＮ型の領域、および前記Ｐ型の領域、および前記埋め込みＮ型の領域、および前記Ｐ型の基板端子領域は、同心円状に配置されている請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造にシャロートレンチ分離を有する半導体装置における、ＥＳＤ保護素子関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００４】
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ｖ以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
【０００５】
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、オフトランジスタのオフリーク電流はさらに大きな問題点となる。
【０００６】
保護素子のリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２３１８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が大きく増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【０００９】
また、オフトランジスタを内部回路要素素子の保護素子として用いる場合には、諸パラメータの調整が複雑で、望ましい保護特性を得る設定を行うことが難しかった。
【課題を解決するための手段】
【００１０】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１１】
素子分離にシャロートレンチ構造を有するＥＳＤ保護素子を有する半導体装置において、前記ＥＳＤ保護素子は、中央に外部接続端子からの信号を受けるＮ型の領域が配置され、前記外部接続端子からの信号を受けるＮ型の領域の側面ならびに底面を囲むようにＰ型の領域が配置され、前記Ｐ型の領域の側面および底面を囲むように埋め込みＮ型の領域が配置され、
前記埋め込みＮ型の領域の周囲にＰ型の基板端子領域が配置され、前記Ｐ型の基板端子領域の周囲にトレンチ分離領域が配置された半導体装置とした。
【００１２】
また、前記ＥＳＤ保護素子の前記外部接続端子からの信号を受けるＮ型の領域と接する前記Ｐ型の領域は、前記外部接続端子からの信号を受けるＮ型の領域に前記半導体装置の電源電圧より高い電圧が印加された際に、前記外部接続端子からの信号を受けるＮ型の領域と、前記埋め込みＮ型の領域とがパンチスルーして導通する濃度および幅で形成されている半導体装置とした。
【００１３】
また、前記埋め込みＮ型の領域のＮ型の不純物濃度は、前記Ｐ型の領域のＰ型の不純物濃度より高い半導体装置とした。
【００１４】
また、前記Ｐ型の領域と、前記埋め込みＮ型の領域とは、共通の基板電位に固定されている半導体装置とした。
【００１５】
また、前記外部接続端子からの信号を受けるＮ型の領域、および前記Ｐ型の領域、および前記埋め込みＮ型の領域、および前記Ｐ型の基板端子領域は、同心円状に配置されている半導体装置とした。
【発明の効果】
【００１６】
以上説明手段によって、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護素子を占有面積を小さくしつつ簡便な方法で形成することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明による半導体装置の、ＥＳＤ保護素子の第１の実施例を示す模式的断面図である。
【図２】本発明による半導体装置の、ＥＳＤ保護素子の第１の実施例を示す模式的平面図である。
【発明を実施するための形態】
【００１８】
以下に本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１９】
図１は、本発明による半導体装置の、ＥＳＤ保護素子の第１の実施例を示す模式的断面図である。
【００２０】
Ｐ型のシリコン基板１０１上に埋め込みＮ型の領域２０２が形成され、埋め込みＮ型の領域２０２の内部側には、Ｐ型の領域８０１が形成されている。さらにＰ型の領域８０１の内部側には、外部接続端子からの信号を受けるＮ型の領域９０１が形成されている。
【００２１】
ここで、外部接続端子からの信号を受けるＮ型の領域９０１と接するＰ型の領域８０１は、外部接続端子からの信号を受けるＮ型の領域９０１に半導体装置の電源電圧以上の電圧が印加された際に、外部接続端子からの信号を受けるＮ型の領域９０１と、埋め込みＮ型の領域２０２とがパンチスルーして導通する幅および濃度で設けられている。
【００２２】
また、埋め込みＮ型の領域２０２のＮ型の不純物濃度は、Ｐ型の領域８０１のＰ型の不純物濃度より高くなるように設定されている。
【００２３】
さらに、Ｐ型の領域８０１と、埋め込みＮ型の領域２０２とは、濃いＰ型の不純物濃度領域からなる基板端子領域２０１と同一の電位になるように電気的に接続固定されており、Ｐ型のシリコン基板１０１と同一の電位となっている。
【００２４】
また、基板端子領域２０１の周囲にはトレンチ分離領域３０１が形成され、他の素子との電気的な素子分離を行っているが、本発明の半導体装置のＥＳＤ保護素子においては、トレンチ分離領域３０１は、基板端子領域２０１にのみ接する構造を取り、Ｐ型とＮ型の接合部には接することがない。
【００２５】
トレンチ分離領域３０１の近傍には、結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があったが、本発明の半導体装置のＥＳＤ保護素子においては、トレンチ分離領域３０１の近傍は、基板端子領域２０１のみであり、Ｐ型とＮ型の接合部などは配置されていないためリーク電流を発生することが無い。
【００２６】
Ｐ型の領域８０１におけるＰ型の不純物濃度と、Ｐ型の領域８０１の幅を適宜組み合わせて設定することにより、所望の印加電圧で外部接続端子からの信号を受けるＮ型の領域９０１と、埋め込みＮ型の領域２０２とを外部接続端子からの信号を受けるＮ型の領域９０１の側面および底面で同時にパンチスルーさせることが可能である。
【００２７】
Ｐ型の領域８０１の幅をこのように設定することにより、通常の半導体装置の動作状態で電源電圧以下の電圧の信号が外部端子に印加されている状態では、外部接続端子からの信号を受けるＮ型の領域９０１と埋め込みＮ型の領域２０２とは逆導電型のＰ型の領域８０１で分離された状態となるため、ＥＳＤ保護素子の埋め込みＮ型の領域２０２には外部端子に印加された信号（電圧）は伝達されず、ＥＳＤ保護素子のオフリーク電流の発生を防止することができる。
【００２８】
一方、外部接続端子に大きな電圧（例えば静電気パルス）が印加された場合には、外部接続端子からの信号を受けるＮ型の領域９０１とＥＳＤ保護素子の埋め込みＮ型の領域２０２とが外部接続端子からの信号を受けるＮ型の領域９０１の側面および底面で一気にパンチスルーして導通し、ＥＳＤ保護素子として動作し、効率よく大きな静電気パルス電流を逃がすことができる。
これらの動作により、内部回路要素に対する保護機能がしっかりと発揮される。
【００２９】
図２は、本発明による半導体装置の、ＥＳＤ保護素子の第１の実施例を示す模式的平面図である。
【００３０】
中央から、外部接続端子からの信号を受けるＮ型の領域９０１、次に外部接続端子からの信号を受けるＮ型の領域８０１の周囲にＰ型の領域８０１、さらにＰ型の領域８０１の周囲に埋め込みＮ型の領域２０２、そして埋め込みＮ型の領域２０２の周囲にＰ型の基板端子領域２０１が同心円状に配置されている。さらに、Ｐ型の基板端子領域２０１の外周は、トレンチ分離領域３０１で囲まれている。
【００３１】
図２に示すような、同心円状の配置である保護素子は、角部や、局所的に偏った構造が無いため、外部からサージが印加されたさいにも偏った局所的な場所での動作が無く、素子全体に平均して動作することができ、大きな電流を効率よく、高い耐性をもって処理することが可能である。
【００３２】
図１および図２の実施例においては、簡便のため１つのＥＳＤ保護素子を示しているが、多数の保護素子を設置しても構わない。
【符号の説明】
【００３３】
１０１  Ｐ型のシリコン基板
２０１  基板端子領域
２０２  埋め込みＮ型の領域
３０１  トレンチ分離領域
８０１  Ｐ型の領域
９０１  外部接続端子からの信号を受けるＮ型の領域
【図１】
0005511370.tif 000002
【図２】
0005511370.tif 000003