(57)【特許請求の範囲】
【請求項１】
ワードライン及びビットラインに配列されたメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのバルクにバルク電圧を供給するように構成されたバルク電圧供給回路と、
プログラム動作時駆動条件によって選択されたビットラインを駆動するように構成された書き込み回路と、
前記プログラム動作時前記書き込み回路及び前記バルク電圧供給回路を制御するように構成された制御ロジックと、を含み、
前記制御ロジックは、プログラムサイクルの各プログラムループの開始時、プログラムループごとに決定されるプログラム電圧の増加分に比例して、前記書き込み回路の駆動条件のうちの少なくとも一つが可変されるようにまたは／および前記バルク電圧が可変されるように、前記書き込み回路または／および前記バルク電圧供給回路を制御することを特徴とするフラッシュメモリ装置。
【請求項２】
前記書き込み回路の駆動条件は、プログラム実行タイム、ビットライン電圧、及び同時にプログラムされるデータビットの数を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記プログラム電圧の増加分は、
コンバージェンス方式によるプログラム区間に使用される第１増加分と、
増加型ステップパルスプログラミング区間に使用される第２増加分と、を有し、
前記第１増加分は、前記第２増加分より大きいことを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記プログラム実行タイムが前記プログラム電圧の増加分が前記第２増加分である時の前記プログラム実行タイムより長く設定されるように、前記書き込み回路を制御することを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項５】
前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記ビットライン電圧が前記プログラム電圧の増加分が前記第２増加分である時の前記ビットライン電圧より高く設定されるように、前記書き込み回路を制御することを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項６】
前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記同時にプログラムされるデータビットの数が前記プログラム電圧の増加分が前記第２増加分である時の前記同時にプログラムされるデータビットの数より少なく設定されるように、前記書き込み回路を制御することを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項７】
前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記バルク電圧が前記プログラム電圧の増加分が前記第２増加分である時の前記バルク電圧より低く設定されるように、前記バルク電圧供給回路を制御することを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項８】
前記プログラム動作は、コンバージェンスプログラム方式と共に増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、
前記プログラムループは、コンバージェンスプログラム方式によるプログラムループと、ＩＳＰＰ方式によるプログラムループとを含み、
前記プログラム電圧の増加分は、前記コンバージェンスプログラム方式によるプログラムループで複数のコンバージェンス増加分のうちの何れか一つを有するように、かつ前記ＩＳＰＰ方式によるプログラムループで複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、
前記制御ロジックは、前記決定されたコンバージェンス増加分及びＩＳＰＰ増加分によって、前記駆動条件のうちの少なくとも一つが可変されるようにまたは／および前記バルク電圧が可変されるように、前記書き込み回路または／および前記バルク電圧供給回路を制御することを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項９】
前記プログラム動作は、増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、
前記プログラム電圧の増加分は、複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、
前記制御ロジックは、前記決定されたＩＳＰＰ増加分によって、前記駆動条件のうちの少なくとも一つが可変されるようにまたは／および前記バルク電圧が可変されるように、前記書き込み回路または／および前記バルク電圧供給回路を制御することを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項１０】
前記書き込み回路は、
前記ビットラインに各々対応するドライバを有するビットラインドライバ回路と、
前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によって前記ビットラインドライバ回路に供給されるビットライン電圧を可変的に生成するビットライン電圧発生回路と、
前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によってプログラムされるセル数を可変的に設定し、かつ前記設定されたセル数に対応するドライバがビットライン電圧をビットラインに印加するように制御するプログラムセル数セッティングロジックと、
前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によって前記プログラム実行タイムを可変的に設定し、かつ前記設定されたプログラム実行タイム間ドライバを活性化するプログラム実行タイム制御部と、を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１１】
前記バルク電圧供給回路は、
前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によって前記メモリセルアレイのバルクに供給される前記バルク電圧を可変的に生成するバルク電圧発生回路と、
前記バルク電圧発生回路から提供されたバルク電圧を前記メモリセルアレイのバルクに印加するバルクドライバと、を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１２】
前記フラッシュメモリ装置は、ＮＯＲフラッシュメモリ装置であることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１３】
複数のワードラインと複数のビットラインとの交差領域に配列された複数のメモリセルを有するフラッシュメモリ装置のプログラム方法であって、
（ａ）プログラムサイクルの各プログラムループの開始時、プログラム電圧を生成するステップと、
（ｂ）プログラムサイクルの各プログラムループの開始時、前記生成されたプログラム電圧の増加分に比例して、ビットライン電圧、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧を可変的に調節するステップと、
（ｃ）前記調節されたビットライン電圧、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧にしたがってプログラム動作を行なうステップと、を含むフラッシュメモリ装置のプログラム方法。
【請求項１４】
前記プログラム電圧の増加分は、
コンバージェンス方式によるプログラム区間に使用される第１増加分と、
増加型ステップパルスプログラミング区間に使用される第２増加分と、を有し、
前記第１増加分は、前記第２増加分より大きいことを特徴とする請求項１３に記載のフラッシュメモリ装置のプログラム方法。
【請求項１５】
前記プログラム動作は、コンバージェンスプログラム方式と共に増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、
前記プログラムループは、コンバージェンスプログラム方式によるプログラムループと、ＩＳＰＰ方式によるプログラムループとを含み、
前記（ｂ）ステップは、前記プログラム電圧の増加分が前記コンバージェンスプログラム方式によるプログラムループで複数のコンバージェンス増加分のうちの何れか一つを有するように、かつ前記ＩＳＰＰ方式によるプログラムループで複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、
前記決定されたコンバージェンス増加分及びＩＳＰＰ増加分にしたがって、前記ビットライン電圧、前記プログラムされるセル数、前記プログラム実行タイム、または／および前記バルク電圧が可変的に調節されることを特徴とする請求項１３に記載のフラッシュメモリ装置のプログラム方法。
【請求項１６】
前記プログラム動作は、増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、
前記（ｂ）ステップは、前記プログラム電圧の増加分が複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、
前記決定されたＩＳＰＰ増加分にしたがって、前記ビットライン電圧、前記プログラムされるセル数、前記プログラム実行タイム、または／および前記バルク電圧が可変的に調節されることを特徴とする請求項１３に記載のフラッシュメモリ装置のプログラム方法。
【請求項１７】
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するように構成されたメモリコントローラと、を含み、
前記フラッシュメモリ装置は、請求項１に記載されたものであることを特徴とするメモリシステム。
【請求項１８】
マイクロプロセッサと、
フラッシュメモリ装置と、
前記マイクロプロセッサの要請によって前記フラッシュメモリ装置を制御するように構成されたメモリコントローラと、を含み、
前記フラッシュメモリ装置は、請求項１に記載されたものであることを特徴とするコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、より具体的にはプログラム性能を向上させることができるフラッシュメモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、複数のメモリ領域が一回のプログラム動作で消去またはプログラムされる一種のＥＥＰＲＯＭである。ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能なので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置での応用が広がっている。特に、フラッシュメモリ装置は、既存のＥＥＰＲＯＭに比べて集積度が高くて大容量補助記憶装置での応用にとても有利である。
【０００３】
フラッシュメモリ装置は、各格納素子に使用されるロジックゲートの形態によってＮＯＲフラッシュメモリ装置とＮＡＮＤフラッシュメモリ装置からなる。
フラッシュメモリ装置は、Ｐ型半導体基板、Ｎ型のソース及びドレーン領域、ソース及びドレーン領域間のチャンネル領域、電荷を格納するためのフローティングゲート、そして前記フローティングゲート上に位置した制御ゲートを有するフラッシュメモリセルを含む。フローティングゲートは、制御ゲートと基板（またはバルク）との間にある。フローティングゲートが絶縁膜によって絶縁されているため、フローティングゲートに置かれた電子は捕獲され、したがって情報を格納する。各メモリセルの制御ゲートは、複数のワードラインのうち一つに共通で連結される。
ＮＯＲフラッシュメモリは、一つのビットラインに二つ以上のセルトランジスタが並列に連結された形態を有する。すなわち、同一の列を占有するＮＯＲフラッシュメモリセルのドレーン領域は、複数のビットラインのうち一つに共通で連結される。ＮＯＲフラッシュメモリセルは、各々ビットラインとソースラインとの間に連結されている。ＮＯＲフラッシュメモリセルのソース領域は、共通ソースラインに連結される。同一の行を占有するＮＯＲフラッシュメモリセルの制御ゲートは、複数のワードラインのうち一つに共通で連結される。
【０００４】
任意の選択されたＮＯＲフラッシュメモリセルは、よく知らされた通り、チャンネルホットエレクトロン（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）方式を使用してデータを格納する。プログラム動作モード時、ＮＯＲフラッシュメモリセルのソース及び基板は、接地電圧で維持され、高電圧（または、プログラム電圧）（例えば、約１０Ｖ）が制御ゲートに印加され、熱電子を誘導するための電圧（例えば、５Ｖ〜６Ｖ）がドレーンに印加される。制御ゲートとドレーンに印加される電圧によってホットエレクトロン（ｈｏｔ  ｅｌｅｃｔｒｏｎｓ）が生成される。ホットエレクトロンは、フローティングゲートに蓄積され、蓄積されたホットエレクトロンによってフローティングゲートは負（−）電位を有するようになる。このようなプログラム方式によってフラッシュメモリセルのしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）は高まる。以上のような電子伝達メカニズムをチャンネルホットエレクトロン（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ：ＣＨＥ）注入という。
【０００５】
ＮＯＲフラッシュセルを消去するためには、制御ゲートと基板（またはバルク）との間に大きい電圧差が加えられ、これはＦ−Ｎトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を介してフローティングゲートから電子が抜け出るようにする。ＮＯＲフラッシュメモリ装置の構成要素は、一般にブロックまたはセクタと呼ばれる消去セグメントに区分される。ブロック内のメモリセルがすべて同時に消去されるが、ＮＯＲプログラミングはワード単位（またはバイト単位）で行なわれる。
【０００６】
プログラムされたメモリセルのしきい電圧分散（または分布）を稠密および正確に制御するために、一般に、増加型ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式が使用されている。ＩＳＰＰ方式によれば、ワードラインに印加されるプログラム電圧は、プログラムサイクルのプログラムループが繰り返されることによって段階的に増加する。この時、プログラム電圧は決定された増加分△Ｖほど増加する。プログラム動作が進行することによって、プログラムされるセルのしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）は、各プログラムループで決定された増加分ほど増加する。したがって、最終的にプログラムされたセルのしきい電圧分散の幅を狭めるためには、プログラム電圧の増加分が小さく設定されなければならない。プログラム電圧の増加分が小さければ小さいほど、プログラムサイクルのプログラムループ数は増加する。したがって、メモリ装置の性能を制限しないながらも最適のしきい電圧散布を得ることができるようにプログラムループ数が決定される。ＩＳＰＰ方式を用いた不揮発性メモリ装置の例示的なプログラム方法が、特許文献１に"ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＡＮＤ  ＰＲＯＧＲＡＭＩＮＧ  ＭＥＴＨＯＤ  ＯＦ  ＴＨＥ  ＳＡＭＥ"という題目で掲載されている。ＩＳＰＰ方式によってプログラム電圧を生成する例示的な回路が、特許文献２に"ＡＵＴＯ  ＰＲＯＧＲＡＭ  ＣＩＲＣＵＩＴ  ＩＮ  Ａ  ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ"という題目で、そして特許文献３に"ＦＬＡＳＨ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＣＡＰＡＢＬＥ  ＯＦ  ＰＲＥＶＥＮＴＩＮＧ  ＰＲＯＧＲＡＭ  ＤＩＳＴＵＲＢ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＧＲＡＭＭＩＮＧ  ＴＨＥ  ＳＡＭＥ"という題目で各々掲載されている。
【０００７】
各プログラムループは、プログラム区間とプログラム検証区間に分けられる。プログラム区間においては、よく知らされた方式によってメモリセルが与えられたバイアス条件下でプログラムされる。プログラム検証区間においては、メモリセルが希望のしきい電圧までプログラムされたか否かが検証される。決定された回数内でメモリセルがすべてプログラムされる時まで詳述したプログラムループが反復的に行なわれる。よく知らされた通り、プログラム検証動作は、読み出されたデータが外部で出力されないという点を除ければ、読み出し動作と同一である。
プログラム方式は、ＩＳＰＰ方式と共にコンバージェンス（Ｃｏｎｖｅｒｇｅｎｃｅ）方式によって行なわれる。コンバージェンス方式によれば、ワードラインに印加されるプログラム電圧は、プログラムサイクルのプログラムループが繰り返されることによって段階的に増加する。この時、プログラム電圧は、決定された増加分ほど増加する。一般的にコンバージェンス方式によるプログラム電圧の増加分は、ＩＳＰＰ方式によるプログラム電圧の増加分より高い。また、コンバージェンス方式による各プログラムループは、プログラム区間を含み、プログラム検証区間はコンバージェンス方式の最後のプログラムループに含まれる。すなわち、コンバージェンス方式の最後のプログラムループで一回の検証動作が行なわれる。したがって、コンバージェンス方式によるプログラム動作は最後のプログラムループを除いては検証動作を行なわれないので、プログラム速度が速い長所を有する。
【特許文献１】米国特許第６２６６２７０号明細書
【特許文献２】米国特許第５６４２３０９号明細書
【特許文献３】韓国特許出願公開第２００２−３９７４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、プログラム性能を向上させることができるフラッシュメモリ装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記本発明の目的を達成するための本発明の特徴によれば、フラッシュメモリ装置は、ワードライン及びビットラインに配列されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイのバルクにバルク電圧を供給するように構成されたバルク電圧供給回路と、プログラム動作時駆動条件によって選択されたビットラインを駆動するように構成された書き込み回路と、前記プログラム動作時前記書き込み回路及び前記バルク電圧供給回路を制御するように構成された制御ロジックと、を含み、前記制御ロジックは、プログラム電圧の増加分によって、前記書き込み回路の駆動条件のうちの少なくとも一つが可変されるようにまたは／および前記バルク電圧が可変されるように、前記書き込み回路または／および前記バルク電圧供給回路を制御する。
この実施形態において、前記書き込み回路の駆動条件は、プログラム実行タイム、ビットライン電圧、及び同時にプログラムされるデータビットの数を含む。
この実施形態において、前記プログラム電圧の増加分は、コンバージェンス方式によるプログラム区間に使用される第１増加分と、増加型ステップパルスプログラミング区間に使用される第２増加分と、を有し、前記第１増加分は、前記第２増加分より大きい。
【００１０】
この実施形態において、前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記プログラム実行タイムが前記プログラム電圧の増加分が前記第２増加分である時の前記プログラム実行タイムより長く設定されるように、前記書き込み回路を制御する。
この実施形態において、前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記ビットライン電圧が前記プログラム電圧の増加分が前記第２増加分である時の前記ビットライン電圧より高く設定されるように、前記書き込み回路を制御する。
この実施形態において、前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記ビットライン電圧が前記プログラム電圧の増加分が前記第２増加分である時の前記ビットライン電圧より高く設定されるように、前記書き込み回路を制御する。
この実施形態において、前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記同時にプログラムされるデータビットの数が前記プログラム電圧の増加分が前記第２増加分である時の前記同時にプログラムされるデータビットの数より少なく設定されるように、前記書き込み回路を制御する。
この実施形態において、前記制御ロジックは、前記プログラム電圧の増加分が前記第１増加分である時、前記バルク電圧が前記プログラム電圧の増加分が前記第２増加分である時の前記バルク電圧より低く設定されるように、前記バルク電圧供給回路を制御する。
【００１１】
この実施形態において、前記プログラム動作は、コンバージェンスプログラム方式と共に増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、前記プログラム電圧の増加分は、複数のコンバージェンス増加分のうちの何れか一つを有するように、かつ複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、前記制御ロジックは、前記決定されたコンバージェンス増加分及びＩＳＰＰ増加分によって、前記駆動条件のうちの少なくとも一つが可変されるようにまたは／および前記バルク電圧が可変されるように、前記書き込み回路または／および前記バルク電圧供給回路を制御する。
この実施形態において、前記プログラム動作は、増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、前記プログラム電圧の増加分は、複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、前記制御ロジックは、前記決定されたＩＳＰＰ増加分によって前記駆動条件うちの少なくとも一つが可変されるようにまたは／および前記バルク電圧が可変されるように、前記書き込み回路または／および前記バルク電圧供給回路を制御する。
【００１２】
この実施形態において、前記書き込み回路は、前記ビットラインに各々対応するドライバを有するビットラインドライバ回路と、前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によって前記ビットラインドライバ回路に供給されるビットライン電圧を可変的に生成するビットライン電圧発生回路と、前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によってプログラムされるセル数を可変的に設定し、かつ前記設定されたセル数に対応するドライバがビットライン電圧をビットラインに印加するように制御するプログラムセル数セッティングロジックと、前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によって前記プログラム実行タイムを可変的に設定し、かつ前記設定されたプログラム実行タイム間ドライバを活性化するプログラム実行タイム制御部と、を含む。
この実施形態において、前記バルク電圧供給回路は、前記プログラム電圧の増加分にしたがって前記制御ロジックの制御によって前記メモリセルアレイのバルクに供給される前記バルク電圧を可変的に生成するバルク電圧発生回路と、前記バルク電圧発生回路から提供されたバルク電圧を前記メモリセルアレイのバルクに印加するバルクドライバと、を含む。
この実施形態において、前記フラッシュメモリ装置は、ＮＯＲフラッシュメモリ装置である。
【００１３】
この実施形態において、複数のワードラインと複数のビットラインとの交差領域に配列された複数のメモリセルを有するフラッシュメモリ装置のプログラム方法であって、（ａ）プログラム電圧を生成するステップと、（ｂ）前記生成されたプログラム電圧の増加分にしたがって、ビットライン電圧、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧を可変的に調節するステップと、（ｃ）前記調節されたビットライン電圧、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧にしたがってプログラム動作を行なうステップと、を含む。
この実施形態において、前記プログラム電圧の増加分は、コンバージェンス方式によるプログラム区間に使用される第１増加分と、増加型ステップパルスプログラミング区間に使用される第２増加分と、を有し、前記第１増加分は、前記第２増加分より大きい。
この実施形態において、前記プログラム動作は、コンバージェンスプログラム方式と共に増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、前記（ｂ）ステップは、前記プログラム電圧の増加分が複数のコンバージェンス増加分のうちの何れか一つを有するように、かつ複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、前記決定されたコンバージェンス増加分及びＩＳＰＰ増加分にしたがって、前記ビットライン電圧、前記プログラムされるセル数、前記プログラム実行タイム、または／および前記バルク電圧が可変的に調節される。
この実施形態において、前記プログラム動作は、増加型ステップパルスプログラミングＩＳＰＰ方式で行なわれ、前記（ｂ）ステップは、前記プログラム電圧の増加分が複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定され、前記決定されたＩＳＰＰ増加分にしたがって、前記ビットライン電圧、前記プログラムされるセル数、前記プログラム実行タイム、または／および前記バルク電圧が可変的に調節される。
【発明の効果】
【００１４】
本発明によれば、フラッシュメモリ装置は、プログラム性能を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付された図面を参照して本発明の実施形態について詳細に説明する。
本発明によるフラッシュメモリ装置は、プログラム電圧の増加分の大きさにしたがって、ビットライン電圧、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧を可変的に調節する。このような動作によりフラッシュメモリ装置のプログラム性能は向上する。
【００１６】
図１は、本発明の実施形態によるフラッシュメモリ装置のブロック図である。
図１に示されたフラッシュメモリ装置１００は、ＮＯＲフラッシュメモリ装置である。
図１に示すように、本発明の実施形態によるフラッシュメモリ装置１００は、メモリセルアレイ１１０、行選択回路１２０、ワードライン電圧発生回路１３０、列選択回路１４０、書き込み回路１５０、バルク電圧供給回路１６０、データ入力回路１７０、及び制御ロジック１８０を含む。
メモリセルアレイ１１０は、複数の行（すなわち、ワードライン）と複数の列（すなわち、ビットライン）の交差領域に配列された複数のメモリセルを含む。
【００１７】
行選択回路１２０は、行アドレス情報Ｘ−ａｄｄｒに応答してワードラインＷＬ１〜ＷＬｍのうちの少なくとも一つを選択し、選択されたワードラインにワードライン電圧ＶＷＬを供給する。ワードライン電圧発生回路１３０は、制御ロジック１８０によって制御され、選択されたワードラインに供給されるワードライン電圧ＶＷＬを生成する。本発明によるワードライン電圧発生回路１３０は、プログラム動作時、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式（以下、ＩＳＰＰ方式）を使用し、またはＩＳＰＰ方式と共にコンバージェンス（Ｃｏｎｖｅｒｇｅｎｃｅ）方式を使用してワードライン電圧ＶＷＬ（または、プログラム電圧）を生成するように構成される。プログラム動作時コンバージェンス方式によるプログラム電圧の増加分は、ＩＳＰＰ方式によるプログラム電圧の増加分より大きい。コンバージェンス（Ｃｏｎｖｅｒｇｅｎｃｅ）方式によるプログラム電圧の増加分及びＩＳＰＰ方式によるプログラム電圧の増加分は可変できる。プログラム電圧の増加分△Ｖが小さければ小さいほど、プログラムサイクルのプログラムループ数は増加する。
【００１８】
列選択回路１４０は、列アドレス情報Ｙ−ａｄｄｒに応答してメモリセルアレイ１１０のビットラインＢＬ１〜ＢＬｎを所定単位（例えば、ｘ８、ｘ１６、ｘ３２、など）で選択する。
書き込み回路１５０は、データ入力回路１７０から提供されるプログラムされるデータによって選択されたメモリセルに連結されたビットラインをビットライン電圧で駆動する。書き込み回路１５０は、ビットラインドライバ回路１５１、ビットライン電圧発生回路１５２、プログラムセル数セッティングロジック１５３、及びプログラム実行タイム制御部１５４を含む。ビットライン電圧発生回路１５２は、プログラム動作時、制御ロジック１８０の制御によってビットライン電圧ＶＢＬを生成し、生成されたビットライン電圧ＶＢＬをビットラインドライバ回路１５１に提供する。ビットライン電圧ＶＢＬは、プログラム電圧の増加分△Ｖの大きさにしたがって制御ロジック１８０の制御によって可変的に調節できる。
【００１９】
プログラムセル数セッティングロジック１５３は、プログラム動作時、プログラム電圧の増加分△Ｖの大きさにしたがって制御ロジック１８０の制御によってプログラムされるセル数を可変的に設定できる。プログラムセル数セッティングロジック１５３は、列選択回路１４０によって選択されたビットラインのうち、設定されたセル数に対応するビットラインにビットライン電圧ＶＢＬが各々印加されるようにビットラインドライバ回路１５１を制御する。
プログラム実行タイム制御部１５４は、プログラム電圧の増加分△Ｖの大きさにしたがって制御ロジック１９０の制御によってプログラム実行タイム（または、プログラム実行区間）を可変的に調節する。プログラム実行タイム制御部１５４は、調節されたプログラム実行タイム間ビットラインドライバ回路１５１を活性化させる。
【００２０】
ビットラインドライバ回路１５１は、プログラム動作時、データ入力回路１７０を介して伝えられるデータ値を臨時格納する。ビットラインドライバ回路１５１は、格納されたデータ値にしたがって列選択回路１４０によって選択されたビットライン、または列選択回路１４０によって選択されたビットラインのうちプログラムセル数セッティングロジック１５３によって設定されたプログラムされるセル数に対応するビットラインにビットライン電圧ＶＢＬを各々印加する。
バルク電圧供給回路１６０は、バルクドライバ回路１６１及びバルク電圧発生回路１６２を含む。バルク電圧発生回路１６１は、プログラム動作時、制御ロジック１８０の制御によってバルク電圧ＶＢを生成する。バルク電圧ＶＢは、プログラム電圧の増加分△Ｖの大きさにしたがって制御ロジック１９０の制御によって可変的に調節する。バルクドライバ回路１６１は、バルク電圧発生回路１６２から提供されたバルク電圧ＶＢをメモリセルアレイ１１０のメモリセルが形成された基板に印加する。
【００２１】
制御ロジック１８０は、フラッシュメモリ装置１００のプログラム動作と関連した諸般動作を制御する。制御ロジック１８０は、プログラム命令ＰＧＭ  ｃｍｄに応答してフラッシュメモリ装置１００のプログラム動作を制御する。プログラム動作時、制御ロジック１８０は、プログラム電圧の増加分△Ｖの大きさにしたがってビットライン電圧ＶＢＬ、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧ＶＢを可変的に調節するようにビットライン電圧発生回路１５２、プログラムセル数セッティングロジック１５３、プログラム実行タイム制御部１５４、または／およびバルク電圧発生回路１６２を制御する。
したがって、本発明によるフラッシュメモリ装置１００は、プログラム電圧の増加分△Ｖの大きさにしたがってビットライン電圧ＶＢＬ、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧ＶＢを可変的に調節できる。このような動作によってフラッシュメモリ装置１００のプログラム性能は向上する。
【００２２】
図２は、図１に示されたビットラインドライバ回路の詳細ブロック図である。
図２に示すように、本発明の実施形態によるビットラインドライバ回路１５１は、バッファ１５１１及びビットラインＢＬ１〜ＢＬｎに各々対応するドライバ１５１２を含む。ビットラインドライバ回路１５１のバッファ１５１１は、プログラム動作時、データ入力回路１７０を介して伝えられるデータ値を臨時格納する。ビットラインドライバ回路１５１のドライバ１５１２は、プログラム動作時、プログラム実行タイム制御部１５４の制御によってプログラム実行区間の間各々活性化される。ビットラインドライバ回路１５１のドライバ１５１２は、プログラム動作時、各々ビットライン電圧発生回路１５２からビットライン電圧ＶＢＬが提供される。
ビットラインドライバ回路１５１のドライバ１５１２は、格納されたデータ値にしたがって列選択回路１４０によって選択されたビットラインにビットライン電圧ＶＢＬを各々印加し、または列選択回路１４０によって選択されたビットラインのうちプログラムセル数セッティングロジック１５３によって設定されたプログラムされるセル数に対応するビットラインにビットライン電圧ＶＢＬを各々印加する。
【００２３】
プログラムセル数セッティングロジック１５３がプログラム電圧の増加分△Ｖの大きさにしたがって制御ロジック１８０の制御によってプログラムされるセル数を設定する場合、ビットラインにビットライン電圧ＶＢＬが印加される過程の説明は、次の通りである。
列選択回路１４０によって１バイト単位のビットラインが選択され、プログラム動作時、プログラムセル数セッティングロジック１５３は、プログラム電圧の増加分△Ｖの大きさにしたがって制御ロジック１８０の制御によってプログラムされるセル数を４つに設定する場合、プログラムセル数セッティングロジック１５３は、４つのドライバ１５１２を選択する。プログラムセル数セッティングロジック１５３によって選択された４つのドライバ１５１２は、ビットライン電圧発生回路１５２から提供されたビットライン電圧ＶＢＬを対応するビットラインに各々印加する。
【００２４】
図３は、図１に示されたメモリセルアレイのビットラインに連結されたメモリセルを示す図面である。
図１〜図３を参照して、フラッシュメモリ装置のプログラム動作を説明すると、次の通りである。
プログラム動作時、ＩＳＰＰスキームまたはコンバージェンス方式と共にＩＳＰＰスキームを用いたフラッシュメモリ装置１００のプログラミング時、フラッシュセルの制御ゲートにはプログラム電圧Ｖｐｇｍが印加され、そのドレーンにはビットライン電圧発生回路１５２で生成されたビットライン電圧ＶＢＬが印加され、フラッシュセルのバルク（または基板）には０より低い電圧（例えば、−１Ｖ）が印加される。この時、メモリセルのドレーン−ソースを介して流れるセル電流Ｉｃｅｌｌは（ＶＧＳ−ＶＴ）２（ＶＴはメモリセルのしきい電圧であり、ＶＧＳはメモリセルのゲート−ソース電圧である）に比例する。プログラム電圧の増加分△Ｖが増加するほどメモリセルのゲート−ソース電圧ＶＧＳは増加するので、セル電流Ｉｃｅｌｌも増加する。
【００２５】
セル電流Ｉｃｅｌｌが増加して、プログラム動作時ビットラインが数多く選択される場合、プログラムされるセルの数が多くなるので、プログラムされたメモリセルを介して流れるセル電流の全体量が増加する。すなわち、プログラムされるセルの数が多くなれば急に多くのセル電流が流れるようになる。このような場合、ビットラインで電圧降下が発生するので、メモリセルのドレーンに印加されるビットライン電圧ＶＢＬのレベルは低くなる。メモリセルのドレーンに印加されるビットライン電圧ＶＢＬのレベルが正常に維持されない場合、フラッシュメモリ装置１００のプログラム特性は悪くなる。
このような場合、制御ロジック１８０は、ビットライン電圧ＶＢＬのレベルを高く設定するように、プログラムされるセルの数を低く設定するように、プログラム実行タイムが長くなるようにバルク電圧ＶＢが低くなるように（すなわち、負のレベルで大きくなるように）ビットライン電圧発生回路１５２、プログラムセル数セッティングロジック１５３、プログラム実行タイム制御部１５４、または／およびバルク電圧発生回路１６２を制御する。
【００２６】
プログラム電圧の増加分△Ｖが増加する場合、制御ロジック１８０によって制御されるビットライン電圧発生回路１５２、プログラムセル数セッティングロジック１５３、プログラム実行タイム制御部１５４、または／およびバルク電圧発生回路１６２の動作を具体的に説明すると、次の通りである。
プログラム電圧の増加分△Ｖが増加する場合、制御ロジック１８０は、ビットラインで発生することがある電圧降下に対応してビットライン電圧ＶＢＬのレベルを高く設定するようにビットライン電圧発生回路１５２を制御できる。生成されたビットライン電圧ＶＢＬは、ビットラインドライバ回路１５１のドライバ１５１２に各々提供される。
プログラム電圧の増加分△Ｖが増加する場合、制御ロジック１８０は、プログラムされたメモリセルを介して流れるセル電流Ｉｃｅｌｌの全体量を減少させるためにプログラムされるセルの数を少なく設定されるようにプログラムセル数セッティングロジック１５３を制御できる。このような場合、プログラムセル数セッティングロジック１５３は、設定されたセル数に対応するドライバ１５１２を選択し、選択されたドライバ１５１２はビットライン電圧発生回路１５２から提供されたビットライン電圧ＶＢＬを対応するビットラインに各々印加する。
【００２７】
プログラム電圧の増加分△Ｖが増加する場合、制御ロジック１８０は、ビットラインで発生することがある電圧降下に対応してプログラム実行タイムが長くなるようにプログラム実行タイム制御部１５４を制御できる。ビットラインで電圧降下が発生する場合、ビットライン電圧は、正常レベルに回復する十分の時間を必要とする。プログラム実行タイムが長くなる場合、ビットラインで電圧降下が発生しても、正常なビットライン電圧レベルに回復するのに十分の時間が提供されるので、ビットライン電圧レベルは正常に回復される。プログラム実行タイム制御部１５４は、長くなったプログラム実行区間の間ビットラインドライバ回路１５１のドライバ１５１２を各々活性化させる。
バルク電圧ＶＢが低くなるほど（すなわち、負のレベルに大きくなるように）プログラム電圧Ｖｐｇｍとバルク電圧ＶＢの差は大きくなる。したがって、バルク電圧ＶＢが負のレベルに高まるほどしきい電圧ＶＴは高くなる。メモリセルを介して流れるセル電流Ｉｃｅｌｌは、（ＶＧＳ−ＶＴ）２に比例するので、しきい電圧ＶＴが高くなれば、セル電流Ｉｃｅｌｌの量は少なくなる。結果的に、バルク電圧ＶＢが低くなるほどセル電流Ｉｃｅｌｌの量は少なくなる。
【００２８】
プログラム電圧の増加分△Ｖが大きい場合、前述した通り、セル電流Ｉｃｅｌｌは増加する。このような場合、制御ロジック１８０は、バルク電圧ＶＢが低くなるようにバルク電圧発生回路１６２を制御できる。バルク電圧発生回路１６２で生成されたバルク電圧は、バルクドライバ回路１６１を介してメモリセルアレイ１１０のメモリセルが形成された基板に印加される。バルク電圧ＶＢが低くなったので、セル電流Ｉｃｅｌｌは減少される。
プログラム電圧の増加分△Ｖが小さい場合のビットライン電圧ＶＢＬ、プログラムされるセル数、プログラム実行タイム、及びバルク電圧ＶＢを調節する過程は反対になるので説明を省略する。
【００２９】
結果的に、プログラム動作時制御ロジック１８０は、プログラム電圧の増加分△Ｖの大きさにしたがってビットライン電圧ＶＢＬ、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧ＶＢを調節するようにビットライン電圧発生回路１５２、プログラムセル数セッティングロジック１５３、プログラム実行タイム制御部１５４、または／およびバルク電圧発生回路１６２を制御する。
したがって、本発明によるフラッシュメモリ装置１００は、ビットライン電圧ＶＢＬ、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧ＶＢを一定の値に設定せず、プログラム電圧の増加分△Ｖの大きさにしたがってプログラム実行タイムを調節し、ビットライン電圧ＶＢＬ、プログラムされるセル数、または／およびバルク電圧ＶＢを可変的に調節する。その結果、フラッシュメモリ装置１００のプログラム性能は向上する。
【００３０】
図４及び図５は、増加型ステップパルスプログラムＩＳＰＰ方式によってプログラムされるフラッシュメモリ装置のプログラム電圧の変化を示す図面である。
図４及び図５に示すように、データがプログラムされるサイクルは、複数のプログラムループＭ−ｌｏｏｐ及びＮ−ｌｏｏｐからなり、各プログラムループはプログラム区間Ｐとプログラム検証区間Ｖに分けられる。プログラム区間においては、よく知らされた方式によってメモリセルが与えられたバイアス条件下でプログラムされる。プログラム検証区間においては、メモリセルが希望のしきい電圧までプログラムされたか否かが検証される。
ＩＳＰＰプログラミング方式で、プログラムループが繰り返されることによってプログラム電圧Ｖｐｇｍは、プログラムループごとに決定された増加分△Ｖ１または△Ｖ２ほど増加する。プログラム動作が進行されることによってプログラムされるセルのしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）は、各プログラムループで決定された増加分ほど増加する。そういう理由で、最終的にプログラムされたセルのしきい電圧散布の幅を狭めようとすると、プログラム電圧の増加分が小さく設定されなければならない。プログラム電圧の増加分が小さければ小さいほど、プログラムサイクルのプログラムループ数は増加する。
【００３１】
図４に示されたプログラム電圧の増加分△Ｖ１は、図５に示されたプログラム電圧の増加分△Ｖ２より大きい。したがって、図４に示されたプログラムループＭ−ｌｏｏｐ数は、図５に示されたプログラムループＮ−ｌｏｏｐ数より小さい。
プログラム電圧の増加分は、図４及び図５に示された値と異なって設定されることができる。すなわち、ＩＳＰＰ方式によるプログラム電圧の増加分をＩＳＰＰ増加分という場合、ＩＳＰＰ方式によるプログラム電圧の増加分は、複数のＩＳＰＰ増加分のうちの何れか一つを有するように決定される。
【００３２】
図６は、本発明の実施形態による図４及び図５に示されたプログラム電圧の増加分にしたがって調節されたビットライン電圧、バルク電圧、及びプログラム実行タイムを概略的に示す図面である。
図６に示すように、ビットライン電圧ＶＢＬ１、バルク電圧ＶＢ１、及びプログラム実行タイムＴｐｇｍ１は、プログラム電圧の増加分△Ｖ１にしたがって調節された値である。ビットライン電圧ＶＢＬ２、バルク電圧ＶＢ２、及びプログラム実行タイムＴｐｇｍ２は、プログラム電圧の増加分△Ｖ２にしたがって調節された値である。
図４に示されたプログラム電圧の増加分△Ｖ１は、図５に示されたプログラム電圧の増加分△Ｖ２より大きい。したがって、前述したプログラム動作に示すように、ビットライン電圧ＶＢＬ１はビットライン電圧ＶＢＬ２より大きく、バルク電圧ＶＢは負の値であるため、バルク電圧ＶＢ１はバルク電圧ＶＢ２より小さい。また、プログラム実行タイムＴｐｇｍ１は、プログラム実行タイムＴｐｇｍ２より長い。
図６に示さなかったが、プログラム電圧の増加分△Ｖ１にしたがって設定されたプログラムされるセル数は、プログラム電圧の増加分△Ｖ２にしたがって設定されたプログラムされるセル数より少ない。プログラム電圧の増加分△Ｖ１にしたがって設定されたプログラムされるセル数に対応するメモリセルはプログラム実行タイムＴｐｇｍ１間プログラムされる。プログラム電圧の増加分△Ｖ２にしたがって設定されたプログラムされるセル数に対応するメモリセルは、プログラム実行タイムＴｐｇｍ２間プログラムされる。
【００３３】
図７は、増加型ステップパルスプログラムＩＳＰＰ方式と共にコンバージェンス方式によってプログラムされるメモリ装置のプログラム電圧の変化を示す図面である。
図７に示すように、プログラム方式はＩＳＰＰ方式と共にコンバージェンス（Ｃｏｎｖｅｒｇｅｎｃｅ）方式によって行なわれ、データがプログラムされるサイクルは複数のプログラムループＬ−ｌｏｏｐからなる。プログラムループＬ−ｌｏｏｐは、コンバージェンス方式によるプログラムループ及びＩＳＰＰ方式によるプログラムループを含む。
フラッシュメモリ装置１００のプログラム動作は、図７に示されるように、コンバージェンス（Ｃｏｎｖｅｒｇｅｎｃｅ）方式にしたがってプログラム動作を先に行なった後、ＩＳＰＰ方式によるプログラム動作が行なわれるように設定されることができる。しかしながら、これは例を挙げて説明したことに過ぎなく、ＩＳＰＰ方式及びコンバージェンス方式によるプログラム順序は異なって設定されることができる。
コンバージェンス方式によれば、ワードラインに印加されるプログラム電圧Ｖｐｇｍは、プログラムサイクルのプログラムループが繰り返されることによって段階的に増加する。この時、プログラム電圧は、決定された増加分△Ｖ３ほど増加する。コンバージェンス方式によるプログラム電圧の増加分△Ｖ３は、ＩＳＰＰ方式によるプログラム電圧の増加分△Ｖ４より大きい。また、コンバージェンス方式による各プログラムループは、プログラム区間を含み、プログラム検証区間は、コンバージェンス方式の最後のプログラムループに含まれる。すなわち、コンバージェンス方式の最後のプログラムループで一回の検証動作が行なわれる。コンバージェンス方式によるプログラム動作は、最後のプログラムループを除いては検証動作を行なわない。
【００３４】
図７に図示しなかったが、コンバージェンス方式によるプログラム電圧の増加分は、図４及び図５に示されたＩＳＰＰ方式によるプログラム電圧の増加分と共に、可変的である。したがって、すなわち、コンバージェンス方式によるプログラム電圧の増加分をコンバージェンス増加分という場合、コンバージェンス方式によるプログラム電圧の増加分は、複数のコンバージェンス増加分のうちの何れか一つを有するように決定される。
図７に示すように、コンバージェンス方式によるプログラム電圧の増加分△Ｖ３は、ＩＳＰＰ方式によるプログラム電圧の増加分△Ｖ４より大きい。また、プログラム電圧の増加分△Ｖ４は、異なって設定されることができる。異なって設定されたＩＳＰＰ方式によるプログラム電圧の増加分△Ｖ１、△Ｖ２が、図４及び図５に示されている。すなわち、プログラム電圧の増加分△Ｖ４は、プログラム電圧の増加分△Ｖ１、△Ｖ２を含むことと見ることができる。プログラム電圧の増加分△Ｖ１は、プログラム電圧の増加分△Ｖ２より大きい。
【００３５】
前述したプログラム動作に示すように、プログラム電圧の増加分が増加するほどセル電流Ｉｃｅｌｌは増加する。このような場合、ビットライン電圧ＶＢＬのレベルは高まるように、プログラムされるセル数は小さくなるように、プログラム実行タイムは長くなるように、または／およびバルク電圧ＶＢは低くなるように設定される。プログラム電圧の増加分が減少する場合は、プログラム電圧の増加分が増加する場合と反対となる。
結果的に、本発明によるフラッシュメモリ装置１００は、プログラム電圧の増加分△Ｖの大きさにしたがってビットライン電圧 ＶＢＬ、プログラムされるセル数、プログラム実行タイム、または／およびバルク電圧ＶＢを可変的に調節する。したがって、フラッシュメモリ装置１００のプログラム性能は向上する。
【００３６】
図８は、本発明によるフラッシュメモリ装置を含んだコンピュータシステムを概略的に示した図面である。
フラッシュメモリ装置は、電力が遮断されても格納されたデータを維持できる不揮発性メモリ装置である。セルラフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３プレイヤーのようなモバイル装置の使用増加によって、フラッシュメモリ装置はデータストレージだけでなく、コードストレージとしてより広く使用される。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションに使用されることができる。本発明によるフラッシュメモリ装置１００を含んだコンピュータシステムが図８に概略的に示されている。本発明によるコンピュータシステムはバス３０に電気的に連結されたマイクロプロセッサ４００、使用者インタフェース５００、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム３００、フラッシュメモリコントローラ２００、そしてフラッシュメモリ装置１００を含む。フラッシュメモリコントローラ２００とフラッシュメモリ装置１００は、フラッシュメモリシステムを構成する。フラッシュメモリ装置１００は、図１に示されたことと実質的に同一に構成される。フラッシュメモリ装置１００には、マイクロプロセッサ４００によって処理された／処理されるＮ−ビットデータ（Ｎは、１またはそれより大きい整数）がフラッシュメモリコントローラ２００を介して格納される。本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ６００が追加的に提供される。図面には示されなかったが、本発明によるコンピュータシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供されることは、この分野の通常の知識を有する者に自明である。
【００３７】
以上、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使用されたが、これは本発明を説明するための目的で使われたことであって、意味限定や特許請求の範囲に記載の本発明の範囲を限定することを意図しない。したがって、本技術分野の通常の知識を有する者なら、これから多様な変形及び均等な他の実施形態が可能だという点がわかる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲上の技術的思想によって決定されなければならない。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態によるフラッシュメモリ装置のブロック図である。
【図２】図１に示されたビットラインドライバ回路の詳細ブロック図である。
【図３】図１に示されたメモリセルアレイのビットラインに連結されたメモリセルを示す図面である
【図４】増加型ステップパルスプログラムＩＳＰＰ方式によってプログラムされるフラッシュメモリ装置のプログラム電圧の変化を示す図面である。
【図５】増加型ステップパルスプログラムＩＳＰＰ方式によってプログラムされるフラッシュメモリ装置のプログラム電圧の変化を示す図面である。
【図６】本発明の実施形態による図４及び図５に示されたプログラム電圧の増加分にしたがって調節されたビットライン電圧、バルク電圧、プログラム実行タイムを概略的に示す図面である。
【図７】増加型ステップパルスプログラムＩＳＰＰ方式と共にコンバージェンス方式によってプログラムされるメモリ装置のプログラム電圧の変化を示す図面である。
【図８】本発明によるフラッシュメモリ装置を含んだコンピュータシステムを概略的に示す図面である。
【符号の説明】
【００３９】
１００  フラッシュメモリ装置
１１０  メモリセルアレイ
１２０  行選択回路
１３０  ワードライン電圧発生回路
１４０  列選択回路
１５０  書き込み回路
１５１  ビットラインドライバ回路
１５２  ビットライン電圧発生回路
１５３  プログラムセル数セッティングロジック
１５４  プログラム実行タイム制御部
１６０  バルク電圧供給回路
１６１  バルクドライバ回路
１６２  バルク電圧発生回路
１７０  データ入力回路
１８０  制御ロジック
【図１】
0005534569.tif 000002
【図２】
0005534569.tif 000003
【図３】
0005534569.tif 000004
【図４】
0005534569.tif 000005
【図５】
0005534569.tif 000006
【図６】
0005534569.tif 000007
【図７】
0005534569.tif 000008
【図８】
0005534569.tif 000009