(57)【特許請求の範囲】
【請求項１】
行列状に配列される複数のノーマル磁気メモリセルと前記行および列の一方の方向において前記ノーマル磁気メモリセルと整列して配置され、前記ノーマル磁気メモリセルのデータの読出時の参照電流を生成する複数のリファレンスセルとを有するメモリセルアレイ、および
前記ノーマル磁気メモリセルの行および列のいずれかに対応して配置され、データ書込時、対応のノーマル磁気メモリセルおよびリファレンスセルに対して電流によりデータ書込磁界を誘起して印加する複数の第１の書込磁場供給線を備え、各前記第１の書込磁場供給線は、対応の行または列のリファレンスセル以外のノーマル磁気メモリセルに対してクラッド配線構造を有し、該対応のリファレンスセルに対しては部分または非クラッド配線構造を有し、前記クラッド配線構造は、セルに対向する導体の面を除いて高透磁率膜で前記導体を覆う構造であり、前記部分または非クラッド配線構造は、前記導体の前記リファレンスセルに対向する面に加えて少なくとも他の１面が前記高透磁率膜が非形成とされる構造である、半導体装置。
【請求項２】
各前記第１の書込磁場供給線は、セルに対向する第１面と前記第１面に対向する第２面と、側面とを有し、対応のリファレンスセルに対応する領域において前記第１面、第２面および側面がすべて非磁気シールド構造とされる、請求項１に記載の半導体装置。
【請求項３】
各前記第１の書込磁界供給線は、セルに対向する第１面と、前記第１面に対向する第２面と、側面とを有し、対応のリファレンスセルに対応する領域において前記第１面および第２面が非磁気シールド構造とされ、前記側面に前記高透磁率膜が形成される、請求項１に記載の半導体装置。
【請求項４】
各前記第１の書込磁界供給線は、セルに対向する第１面と、前記第１面に対向する第２面と、側面とを有し、対応のリファレンスセルに対応する領域において前記第１面および側面が非磁気シールド構造とされ、前記第２面に前記高透磁率膜が形成される、請求項１に記載の半導体装置。
【請求項５】
前記リファレンスセルは、ノーマル磁気メモリセルが配置されるメモリセルアレイの中央領域に配置される、請求項１に記載の半導体装置。
【請求項６】
前記ノーマル磁気メモリセルおよびリファレンスセルの各々は、記憶データに応じて磁化方向が設定される自由層と、磁化方向が記憶データに関わらず固定的に設定される固定層とを有する可変磁気抵抗素子を含み、前記自由層は、磁化反転が容易な磁化容易軸と磁化反転が困難な磁化困難軸とを有し、
前記半導体装置は、さらに、
前記第１の書込磁場供給線と直交するように配置される第２の書込磁場供給線と、
前記困難軸方向の磁界強度が前記磁化容易軸方向における磁界強度よりも大きくなるように、書込電流が前記選択された第１および第２の書込磁場供給線に供給する回路をさらに備え、データ書込時、選択された第１および第２の書込磁場供給線により直交磁場が生成され、該直交磁場の合成磁場により選択ノーマル磁気メモリセルおよびリファレンスセルの自由層の磁化方向が設定されたデータ書込が行なわれる、請求項１に記載の半導体装置。
【請求項７】
各々が記憶データに応じて磁化方向が設定される自由層と磁化方向が記憶データに係わらず固定的に設定される固定層とを含む積層構造を有する磁気抵抗素子を含み、行列状に配置される複数の磁気メモリ素子、
前記行および列の一方に対応して配置され、データ書込時に対応の磁気メモリ素子に対して電流による誘起磁場を印加する複数の第１の書込電流線、および
前記行および列の他方に対応して配置され、データ書込時に対応の磁気メモリ素子に対して電流による誘起磁場を印加する複数の第２の書込電流線を備え、
前記複数の第１の書込電流線と前記複数の第２の書込電流線は、それぞれの交差部において対応の磁気抵抗素子を上下から間に挟み、
前記複数の磁気メモリ素子は、ノーマル磁気メモリ素子と、前記ノーマル磁気メモリ素子からのデータ読出時にデータ判定の基準値を生成するためのリファレンス磁気メモリ素子とを含み、
前記交差部のうち、前記リファレンス磁気メモリ素子の磁気抵抗素子を間に挟む第１の交差部は、前記ノーマル磁気メモリ素子の磁気抵抗素子を挟む第２の交差部より、対応の第１または第２の書込電流線を形成する導体の磁気シールド膜による被覆面が少ない、半導体装置。
【請求項８】
前記複数の第１の書込電流線と前記複数の第２の書込電流線は、対応の磁気抵抗素子と対向する面に前記磁気シールド膜による導体被覆の非形成面を有する、請求項７に記載の半導体装置。
【請求項９】
前記第１の交差部と前記第２の交差部は、第１の書込電流線を共有し、第２の書込電流線が異なる配線で形成される、請求項８に記載の半導体装置。
【請求項１０】
各前記第１の書込電流線は、対応の磁気抵抗素子と対向する第１の面と、前記第１の面と対向して配置されて前記第１の面との間で導体の厚さを形成する第２の面と、前記導体の幅を形成する第３および第４の面とを有し、前記第１の書込電流線は、前記第１の交差部において前記第１、第２および第４の面が磁気シールド膜が非形成であり、前記第２の交差部において前記第３および第４の面に前記磁気シールド膜が形成される、請求項９に記載の半導体装置。
【請求項１１】
前記第２の書込電流線の異なる配線については、前記第１の交差部に対応する第１の配線が磁気シールド膜により被覆され、前記第２の交差部に対応する第２の配線が前記磁気シールド膜により非被覆状態とされる、請求項１０に記載の半導体装置。
【請求項１２】
前記複数の磁気メモリ素子は、前記ノーマル磁気メモリ素子を複数含み、かつ
前記複数の第１の書込電流線を前記複数のノーマル磁気メモリ素子と共有するとともに、前記行および列の他方に整列して配置される前記リファレンス磁気メモリ素子を複数含み、
前記複数のノーマル磁気メモリ素子が配置されたノーマル領域と前記複数のリファレンスメモリ素子が配置されるリファレンス領域との間に前記磁気メモリ素子と同一形状の形状ダミーセルが配置される形状ダミーメモリセル領域が設けられる、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、磁気抵抗素子の抵抗値に応じて情報を記憶する磁気半導体メモリ機能を有する半導体装置に関する。この発明は、より特定的には、この磁気半導体メモリのデータ読出精度を改善するための構成に関する。
【背景技術】
【０００２】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）は、ＴＭＲ（トンネル磁気抵抗）効果を有するＴＭＲ素子またはＭＴＪ（磁気トンネル接合）素子をメモリセル（磁気メモリセル）として利用する記憶装置である。ＭＲＡＭセル（磁気メモリセル）は、２つの強磁性体薄膜とこれら２つの強磁性体薄膜の間のトンネル絶縁膜とで構成される。このトンネル絶縁膜の上下の磁性体薄膜の磁気モーメントが平行な場合および反平行な場合で、その磁気抵抗が最小値および最大値となる。この磁気抵抗効果を利用し、磁気抵抗値の大小を論理値“０”および“１”に対応付ける。データ読出時においては、磁気メモリセルを介して電流を流し、その電流量の大小により記憶情報を読出す。【０００３】
ＭＲＡＭセルの記憶情報は、しきい値レベルを超える反対方向の磁場が印加されて磁気モーメントの方向が変化させられるまで、磁気モーメントの状態を保存する。したがって、記憶情報を、不揮発的にほぼ永久的に記憶することができる。【０００４】
ＭＲＡＭセル（磁気メモリセル）の記憶情報の書込は、互いに直交するデジット線およびビット線に書込電流を流し、これらの書込電流が誘起する磁場の合成磁場により、可変磁気抵抗素子（ＴＭＲ素子またはＭＴＪ素子）の磁気モーメントの方向を変更する。ＭＲＡＭセルの可変磁気抵抗素子の２つの強磁性体膜は、一方が自由層、他方が固定層として利用される。固定層は、磁気モーメントの方向が固定され、一方、自由層の磁気モーメントが記憶情報に応じてその方向が設定される。自由層の磁気モーメントの方向を設定するように十分な大きさの磁場を、ビット線およびデジット線書込電流により誘起してデータの書込を行なう。【０００５】
ＭＲＡＭの高集積化が進むと、セルの占有面積が低減され、ビット線およびデジット線の線幅も小さくされる。この場合、ビット線およびデジット線を流れる電流が小さくなり、誘起磁場の強度が低下する。このようなセルの微細化に伴う書込磁場の低下を補償するために、ビット線およびデジット線に対しクラッド配線構造が適用される。このようなクラッド配線構造の例は、特許文献１（特開２００６−３２７６２号公報）および特許文献２（特開２００９−３８２２１号公報）に示されている。これらの特許文献１および２においては、高透磁率膜でビット線およびデジット線の３方向を囲み、高透磁率膜が形成されていない面から可変磁気抵抗素子に対して磁場を印加する。この高透磁率膜を用いて磁気シールド膜として利用して磁場を閉じ込めることにより、磁場を集中的に発生させて、小さな書込電流で大きな磁場を勇気して可変磁気抵抗素子の磁化方向（磁気モーメントの方向）を設定する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３２７６２号公報
【特許文献２】特開２００９−３８２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＲＡＭセルは、メモリセルアレイ内に行列状に配列される。通常、ＭＲＡＭセル列に対応してビット線が配置され、ＭＲＡＭセル行に対応してデジット線が配置される。データ書込時に、選択列に対応して配置されるビット線および選択行に対応して配置されるデジット線に書込電流が流れる。この場合、半選択状態のＭＲＡＭセル、すなわち選択行かつ非選択列上または非選択行かつ選択列上のＭＲＡＭセルに対しては、ビット線またはデジット線を流れる電流が誘起する一軸方向の電流誘起磁場のみが印加される。半選択状態のＭＲＡＭセルにおいては、印加磁場によりデータ書込ディスターブを受けるため、その記憶データが誤って反転する可能性がある。この誤反転の可能性（誤反転確率）は、受けているディスターブ磁場の大きさに比例して大きくなる。ビット（ＭＲＡＭセル）の誤反転確率が大きくなると、記憶装置としての使用時の故障率が大きくなり、信頼性の問題が生じる。【０００８】
ＭＲＡＭにおいては、データ読出時、選択ＭＲＡＭセルの記憶データの“１”および“０”を判別するための基準電流を、リファレンスセルを用いて生成する。このリファレンスセルに対しては、製品出荷時に固定データの書込が行なわれ、以後、書込は行なわれない。リファレンスセルは、データの記憶に用いられる正規ＭＲＡＭセルと同じアレイ内に配置され、正規ＭＲＡＭセルと同一構造のＭＲＡＭセルがリファレンスセルとして利用される。書込ディスターブによりリファレンスセルの記憶データの反転が生じた場合、リファレンスセルの記憶データの反転の確認および回復を行う手段がない（リファレンスセルの記憶データ読出のためのリファレンスセルは設けられていない）。【０００９】
したがって、このような書込ディスターブにより記憶データの反転が生じたリファレンスセルを用いた場合、すべての正規ＭＲＡＭセルのデータ読出に不良が発生することになる。したがって、リファレンスセルは、正規ＭＲＡＭセルよりもより高い信頼性が要求される。【００１０】
データ書込時、リファレンスセルに対し、書込動作ごとにディスターブ磁場が印加される。クラッド配線構造をビット線およびデジット線に適用した場合、磁界集中が生じるため、比較的大きなディスター部磁場が印加され、書込ディスターブマージンが低下する。まあ、ディスターブ磁場が弱い場合であっても、繰返しディスターブ磁場が印加され、経時変化により、リファレンスセルの記憶データの反転が生じる可能性が高くなる。【００１１】
上述の特許文献１および２においては、クラッド配線構造のビット線を周辺回路に接続するため、周辺回路部においてビット線を非クラッド配線構造とする構成が示されている。また、磁気シールド膜のパターニングを簡略化するため、磁気シールド膜とバリア膜との間に絶縁膜を設け、磁気シールド膜とビット線またはデジット線の導体との電気的短絡を防止している。しかしながら、これらの特許文献１および２においては、クラッド配線構造のパターニングの容易化を図る構成が示されているだけである。データ書込時におけるディスターブ磁場のリファレンスセルに対する影響については何ら考察されていない。【００１２】
それゆえ、この発明の目的は、リファレンスセルの記憶データを安定に保持することのできる半導体装置を提供することである。【００１３】
この発明の他の目的は、リファレンスセルの書込ディスターブマージンが改善された半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
この発明に係る半導体装置は、一実施の形態において、ノーマル磁気メモリセルおよびリファレンスセルが整列して配置されるメモリセルアレイと、ノーマル磁気メモリセルおよびリファレンスセルに対する書込磁場を印加する第１の書込磁場供給線を含む。メモリセルアレイにおいて、ノーマル磁気メモリセルが行列状に配列され、リファレンスセルがノーマル磁気メモリセルの行および列の一方の方向において整列して配置され、ノーマル磁気メモリセルのデータ読出時の参照電流を生成する。第１の書込磁場供給線は、書込電流を流す導体とこの導体を磁気シールドする高透磁率膜とで構成されるクラッド配線構造をノーマル磁気メモリセルに対して有するとともに、リファレンスセルに対しては、部分または非クラッド配線構造を有する。ここで、クラッド配線構造は、導体のノーマル磁気メモリセルまたはリファレンスセルと対向する面を除いて高透磁率膜で導体が覆われる構造を示す。部分またはクラッド配線構造は、該対向する面に加えてさらに少なくとも１面が高透磁率膜が非形成とされる。【００１５】
別の実施の形態において、この発明に従う半導体装置は、各々が記憶データに応じて磁化方向が設定される自由層と磁化方向が記憶データに係わらず固定的に設定される固定層とを含む積層構造を有する磁気抵抗素子を含み、行列状に配置される複数の磁気メモリ素子と、行および列の一方に対応して配置され、データ書込時に対応の磁気メモリ素子に対して電流による誘起磁場を印加する複数の第１の書込電流線と、行および列の他方に対応して配置され、データ書込時に対応の磁気メモリ素子に対して電流による誘起磁場を印加する複数の第２の書込電流線を備える。【００１６】
複数の第１の書込電流線と複数の第２の書込電流線は、それぞれの交差部において対応の磁気抵抗素子を上下から間に挟み、複数の磁気メモリ素子は、ノーマル磁気メモリ素子と、ノーマル磁気メモリ素子からのデータ読出時にデータ判定の基準値を生成するためのリファレンス磁気メモリ素子とを含む。交差部のうち、リファレンス磁気メモリ素子の磁気抵抗素子を間に挟む第１の交差部は、ノーマル磁気メモリ素子の磁気抵抗素子を挟む第２の交差部より、対応の第１または第２の書込電流線を形成する導体の磁気シールド膜による被覆面が少ない。
【発明の効果】
【００１７】
リファレンスセルに対しては、書込電流供給線に対する磁気シールド効果が弱くされる。したがって、書込時、リファレンスセルに対するディスターブ磁場強度が低減され、リファレンスセルの書込ディスターブマージンが増大する。
【図面の簡単な説明】
【００１８】
【図１】この発明に従うＭＲＡＭの全体の構成を概略的に示す図である。
【図２】図１に示すサブアレイの構成を概略的に示す図である。
【図３】図２に示すメモリセルの断面構造を概略的に示す図である。
【図４】図３に示すメモリセルの電気的等価回路を示す図である。
【図５】図２に示すサブアレイの下り構成の一例を示す図である。
【図６】図５に示すメモリセル、ビット線およびデジット線の構造を概略的に示す図である。
【図７】メモリセルの書込特性曲線および書込マージンを示す図である。
【図８】この発明の実施の形態１に従うＭＲＡＭのビット線構造を概略的に示す図である。
【図９】この発明の実施の形態１におけるビット線のクラッド配線構造を概略的に示す図である。
【図１０】この発明の実施の形態１に従うビット線の部分または非クラッド配線構造の一例を示す図である。
【図１１】この発明の実施の形態１に従うビット線配線構造の部分クラッド配線構造を概略的に示す図である。
【図１２】この発明の実施の形態１におけるビット線構造の部分クラッド配線構造を概略的に示す図である。
【図１３】図８に示すビット線配線構造のリファレンスセルの書込マージンを概略的に示す図である。
【図１４】この発明の実施の形態１に従うＭＲＡＭのリファレンスセルの配置の一例を示す図である。
【図１５】この発明の実施の形態１に従うＭＲＡＭのリファレンスセルの配置の他の例を示す図である。
【図１６】この発明の実施の形態１に従うＭＲＡＭのサブアレイの他の構成を概略的に示す図である。
【図１７】この発明の実施の形態２に従うデジット線の配線構造を概略的に示す図である。
【図１８】図１７に示すデジット線配線構造のクラッド配線構造を概略的に示す図である。
【図１９】図１７に示すデジット線配線構造の部分または非クラッド配線構造の一例を示す図である。
【図２０】図１７に示すデジット線配線構造の部分または非クラッド配線構造の他の例を示す図である。
【図２１】図１７に示すデジット線配線構造の部分または非クラッド配線構造のさらに他の構成を示す図である。
【図２２】この発明の実施の形態２におけるデジット線書込電流マージンを概略的に示す図である。
【図２３】この発明の実施の形態３に従う書込磁場とメモリセルの磁化容易軸および磁化困難軸の対応を概略的に示す図である。
【図２４】この発明の実施の形態３に従うＭＲＡＭのビット線およびデジット線周辺回路の構成を概略的に示す図である。
【図２５】この発明の実施の形態４に従うデジット線の配線構造の配置を概略的に示す図である。
【図２６】（Ａ）−（Ｃ）は、この発明の実施の形態４に従うデジット線の製造工程を示す断面図である。
【図２７】（Ａ）−（Ｃ）は、図２６に示す工程の次の工程の断面図である。
【図２８】（Ａ）−（Ｃ）は、図２７に示す工程の次の工程の断面構造を示す図である。
【図２９】（Ａ）−（Ｃ）は、図２８に示す工程の次工程の断面を概略的に示す図である。
【図３０】（Ａ）−（Ｃ）は、図２９に示す工程の次工程のデジット線断面構造を概略的に示す図である。
【図３１】（Ａ）−（Ｃ）は、図３０に示す工程の次工程におけるデジット線の断面構造を概略的に示す図である。
【図３２】（Ａ）−（Ｄ）は、この発明の実施の形態４におけるビット線製造工程のビット線に関連する部分の断面構造を概略的に示す図である。
【図３３】（Ａ）−（Ｄ）は、図３２に示す工程の次の工程におけるビット線に関連する部分の断面構造を概略的に示す図である。
【図３４】（Ａ）−（Ｄ）は、図３３に示す工程の次の工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図３５】（Ａ）−（Ｄ）は、図３４に示す工程の次工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図３６】（Ａ）−（Ｄ）は、図３５に示す工程の次工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図３７】（Ａ）−（Ｄ）は、図３６に示す工程の次工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図３８】（Ａ）−（Ｄ）は、図３７に示す工程の次工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図３９】（Ａ）−（Ｄ）は、この発明の実施の形態４におけるビット線製造工程の他の例示におけるビット線関連部分の断面構造を概略的に示す図である。
【図４０】（Ａ）−（Ｄ）は、図３９に示す工程の次工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図４１】（Ａ）−（Ｄ）は、図４０に示す工程の次工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図４２】（Ａ）−（Ｄ）は、図４１に示す工程の次工程におけるビット線関連部分の断面構造を概略的に示す図である。
【図４３】この発明に従うＭＲＡＭを含むシステムＬＳＩの構成の一例を概略的に示す図である。
【発明を実施するための形態】
【００１９】
[実施の形態１]
図１は、この発明が適用されるＭＲＡＭ（半導体装置）の全体の構成を概略的に示す図である。図１において、ＭＲＡＭ１は、メモリマット２ａおよび２ｂと、これらのメモリマット２ａおよび２ｂの間に配置されるロウデコーダ３を含む。メモリマット２ａおよび２ｂは、複数のサブブロックＳＢＫ０−ＳＢＫ３に分割される。これらのサブブロックＳＢＫ０−ＳＢＫ３の各々は、４つのサブアレイＳＲＹを含む。すなわち、サブブロックＳＢＫｉ（ｉ＝０−３）は、４つのサブアレイＳＲＹｉ０−ＳＲＹｉ３を含む。
【００２０】
ロウデコーダ３は、階層デコーダ構成を有し、各サブブロックにおいて対応のサブアレイに対し共通に配置されるメインワード線ＭＷＬを選択状態へ駆動する。各サブアレイに対しては、後に説明するようにワード線ドライバおよびデジット線ドライバが配置されており、このメインワード線ＭＷＬ上の信号、サブアレイ選択信号および書込／読出指示信号に従ってワード線またはデジット線が選択サブアレイにおいて選択状態へ駆動される。データ読出時にはワード線が選択され、データ書込時においては、デジット線が選択される。
【００２１】
メモリマット２ａおよび２ｂそれぞれに対応して、コラムデコーダ４ａおよび４ｂが設けられる。コラムデコーダ４ａおよび４ｂは、列方向（列選択線の延在方向）に整列して配置されるサブアレイに共通に配置される列選択線ＣＳＬを選択状態へ駆動する。すなわち、コラムデコーダ４ａおよび４ｂも階層デコーダ構成を有し、列選択線ＣＳＬ上の信号に従って、選択サブブロックにおけるサブアレイに対してデータの書込／読出を制御する。
【００２２】
コラムデコーダ４ａおよび４ｂの間に中央制御回路５が配置され、ＭＲＡＭ１のデータの書込／読出を、図示しない動作モード指示信号およびアドレス信号に従って制御する。
【００２３】
なお、このＭＲＡＭ１は、他のロジックなどのプロセッサと同一半導体チップ上に配置されるメモリマクロであってもよく、また単体のメモリチップであってもよい。「半導体装置」という用語は、従って、ＭＲＡＭチップ単体およびＭＲＡＭマクロを含むシステムＬＳＩなどの集積回路装置の両者を参照する。
【００２４】
図２は、図１に示すサブアレイＳＲＹ００−ＳＲＹ０３からＳＲＹ３０−ＳＲＹ３３の構成を概略的に示す図である。図２において、これらのサブアレイＳＲＹ００−ＳＲＹ０３からＳＲＹ３０−ＳＲＹ３３は、同一構成を有するため、参照符号ＳＲＹで１つのサブアレイを代表的に示す。
【００２５】
図２において、サブアレイＳＲＹは、行列状に配列される複数のメモリセルＭＣを有するメモリセルアレイ１０を含む。メモリセルアレイ１０においては、その詳細構成の一例を後に詳細に説明するように、データを記憶するノーマルセルおよび参照電流を供給するリファレンスセルがともに配置される。
【００２６】
このメモリセルアレイ１０においては、メモリセル列に対応してビット線ＢＬが配置され、メモリセル行に対応してワード線ＷＬが配置され、また、メモリセル行に対応してデジット線ＤＬが配置される。
【００２７】
ビット線ＢＬの両端側にビット線書込ドライバ１１ａおよび１１ｂが対向して配置される。データ書込時、ビット線書込ドライバ１１ａおよび１１ｂが、列選択線ＣＳＬ上の列選択信号と書込データＷＤＴおよび／ＷＤＴに従って選択列のビット線ＢＬに書込データに応じた方向に書込電流を流す。
【００２８】
ビット線ＢＬとして、書込ビット線と読出ビット線とが別々に設けられている場合には、（書込）ビット線ＢＬとメモリセルＭＣとは分離して配置され、電磁気的にのみ結合される。ビット線ＢＬが書込および読出の両モードにおいて共通に利用される場合には、ビット線ＢＬとメモリセルＭＣは電磁気的かつ電気的に結合される。
【００２９】
デジット線ＤＬは、通常、データ書込時に書込補助磁場を発生するために、一定方向に電流を流す。ワード線ＷＬは、データ読出時、選択行に対応するときに選択状態へ駆動され、対応のビット線（読出ビット線）とソース線（図示せず）の間にメモリセルＭＣを介して電流が流れる経路を形成する。
【００３０】
ワード線ＷＬおよびデジット線ＤＬそれぞれに対応してワード線ドライバ１２およびデジット線ドライバ１３が配置される。これらのワード線ドライバ１２およびデジット線ドライバ１３へは、メインワード線ＭＷＬ上の行選択信号が伝達され、書込モード指示信号（図示せず）に従って選択的にイネーブルされ、メインワード線ＭＷＬに対応して配置されるワード線またはデジット線が選択状態へ駆動される。
【００３１】
なお、読出系の回路については、図２においては示していないが、サブアレイそれぞれに対応してセンスアンプ回路が配置され、選択列のビット線に読出電流を供給してビット線を流れる電流量を検出する。後に説明するように、この読出時において、リファレンスセルが参照電流を供給し、選択ノーマルセルを流れる電流とレファレンスセルを流れる電流との比較により、データの読出を行う。
【００３２】
図３は、メモリセルＭＣの断面構造を概略的に示す図である。図３においては、列方向において整列して配置される２つのメモリセルＭＣ１およびＭＣ２の断面構造を概略的に示す。また、図３において、これらのメモリセルＭＣ１およびＭＣ２は同一構造を有するため、図面の煩雑化を避けるため、メモリセルＭＣ１に対しその構成要素に対し参照符号を付す。
【００３３】
メモリセルＭＣ１は、Ｐ型半導体基板領域２０表面に互いに間をおいて形成されるＮ型不純物領域２１ａおよび２１ｂと、これらの不純物領域２１ａおよび２１ｂの間の基板領域上に図示しないゲート絶縁膜を介して配置されるゲート電極配線２２を含む。
【００３４】
不純物領域２１ｂは、ソース線（ＳＬ）を構成し、ゲート電極配線２２はワード線ＷＬ０の一部を構成する。メモリセルＭＣ１およびＭＣ２の不純物領域の間には、たとえばＳＴＩ膜（シャロー・トレンチ・アイソレーション膜）により形成される素子分離領域２３が形成される。この素子分離領域２３上には、ワード線ＷＬ１を構成するゲート電極配線が配置される。
【００３５】
不純物領域２１ａは第１ビアＶＡ１、中間配線ＩＬ１および第２ビアＶＡ２を介して局所ＬＡ１に電気的に接続される。この局所配線ＬＡ１に、可変磁気抵抗素子ＶＲが配置される。可変磁気抵抗素子ＶＲは、ＴＭＲ素子またはＭＴＪ素子であり、自由層ＦＲＬ、バリア層ＢＲＬおよび固定層ＦＸＬの積層構造を有する。可変磁気抵抗素子ＶＲの図示しない上部電極は、ビアＴＶを介して導電線２５に電気的に接続される。この導電線２５が、ビット線ＢＬを構成する。中間配線ＩＬと同じ配線層に、デジット線ＤＬ０を形成する導電線２４が配置される。この導電線２４と可変磁気抵抗素子ＶＲは上面図的に見て整列して配置される。
【００３６】
メモリセルＭＣ２に対しては、ワード線ＷＬ２およびデジット線ＤＬ１が対応して配置される。メモリセルＭＣ２と図示しないメモリセルとの間の素子分離領域上にワード線ＷＬ３が配置される。列方向において、メモリセルが１本置きのワード線に接続されるのは、後に詳細に説明するように、メモリセルがいわゆる「折り返しビット線」構成に配置されるためである。
【００３７】
ビット線ＢＬを構成する導電線２５およびデジット線ＤＬ０を形成する導電線２４にデータ書込時に電流を流す。ビット線ＢＬおよびデジット線ＤＬ０を流れる電流が誘起する磁場の合成磁場が、可変磁気抵抗素子ＶＲの自由層ＦＲＬの磁気モーメントの方向を設定する。
【００３８】
このデータ書込時、ビット線ＢＬに書込電流が流れても、デジット線ＤＬ１は非選択状態であり、磁場は誘起しない。従って、メモリセルＭＣ２においては、ビット線書込電流誘起磁場が印加されるだけであり、しきい値以下の強度の磁場が印加されるだけであり、書込ディスターブマージンは十分に確保され、可変磁気抵抗素子の自由層の磁気モーメントの方向は変化しない。
【００３９】
デジット線ＤＬを構成する導電線２４およびビット線ＢＬを構成する導電線２５は、ノーマルセルに対しては、断面の３面が磁気シールド膜で囲まれたクラッド配線構造を有する。
【００４０】
図４は、図３に示すメモリセルＭＣ１およびＭＣ２の電気的等価回路を示す図である。図４において、メモリセルＭＣ１は、ビット線ＢＬとソース線ＳＬの間に直列に接続される可変磁気抵抗素子ＶＲ１およびアクセストランジスタＡＴＲ１を含む。このアクセストランジスタＡＴＲ１のゲートがワード線ＷＬ０に接続され、可変磁気抵抗素子ＶＲ１に対応してデジット線ＤＬ０が配置される。メモリセルＭＣ２は、ビット線ＢＬとソース線ＳＬの間に直列に接続される可変磁気抵抗素子ＶＲ２およびアクセストランジスタＡＴＲ２を含む。このアクセストランジスタＡＴＲ２のゲートがワード線ＷＬ２に接続され、可変磁気抵抗素子ＶＲ２に対応してデジット線ＤＬ１が配置される。
【００４１】
この図４に示すメモリセルＭＣ１およびＭＣ２の構成においては、ビット線ＢＬは、データの書込および読出動作モードにおいて利用される。ビット線方向に整列して、１行おきにメモリセルが配置されるのは、先に上で説明したように、また、以下に詳細に説明するように、折返しビット線構造を実現するためである。
【００４２】
図５は、図２に示すサブアレイの構成をより具体的に示す図である。図５において、メモリセルアレイ１０は、データを記憶するノーマル（メモリ）セルが配置されるノーマルセル領域１０Ｎと、読出時の参照電流を生成するリファレンスセルが配置されるリファレンスセル領域１０Ｒを含む。ノーマルセル領域１０Ｎにおいては、ノーマルセルＮＭＣが行および列方向に整列して配置され、リファレンスセル領域１０Ｒにおいては、ノーマルセル列それぞれに対応してリファレンスセルＲＭＣが配置される。
【００４３】
本実施の形態１においては、一例として、１つのサブアレイにおいて４ビットのデータの書込／読出が行なわれる。しかしながら、図５においては、図面を簡略化するために、２ビットのデータの書込および読出が行なわれる部分の構成を代表的に示す。具体的に、ノーマルセル領域１０ＮにおいてはノーマルセルＮＭＣ０−ＮＭＣ３が配置され、ノーマルセルＮＭＣ０−ＮＭＣ３それぞれに列方向において整列してリファレンスセルＲＭＣ０−ＲＭＣ３が配置される。これらのノーマルセルＮＭＣ０−ＮＭＣ３において、可変磁気抵抗素子（ＴＭＲ素子またはＭＴＪ素子）ＶＲが行方向に整列して配置され、アクセストランジスタＡＴＲは１列おきに整列して配置される。したがって、デジット線ＤＬ０が、ノーマルセルＮＭＣ０−ＮＭＣ３の可変磁気抵抗素子ＶＲに対応して配置され、一方、ワード線ＷＬ０が、ノーマルセルＮＭＣ０およびＮＭＣ２のアクセストランジスタＡＴＲのゲート電極に接続される。ワード線ＷＬ１が、ノーマルセルＮＭＣ１およびＮＭＣ３のアクセストランジスタＡＴＲのゲートには結合される。これらのノーマルセルＮＭＣ０−ＮＭＣ３の可変磁気抵抗素子ＶＲは、それぞれ、ビット線ＢＬ０−ＢＬ３に電気的かつ磁気的に結合される。
【００４４】
リファレンスセル領域１０Ｒにおいても、リファレンスセルＲＭＣ０−ＲＭＣ３のダミー磁気抵抗素子ＤＶＲが行方向に整列して配置される。また、リファレンスセルのアクセストランジスタ（ダミーアクセストランジスタ）が行方向にジグザグ状に配列され、１列おきのダミーアクセストランジスタが行方向に整列して配置される。すなわち、リファレンスセルＲＭＣ０およびＲＭＣ２のダミーアクセストランジスタＤＡＴＲがダミーワード線ＤＷＬ０に結合され、リファレンスセルＲＭＣ１およびＲＭＣ３のダミーアクセストランジスタＤＡＴＲがダミーワード線ＤＷＬ１に結合される。
【００４５】
リファレンスセルＲＭＣ０およびＲＭＣ３にはデータ“０”が格納され、そのダミー可変磁気抵抗素子ＤＶＲが高抵抗状態に設定される。一方、リファレンスセルＲＭＣ１およびＲＭＣ２にはデータ“１”が格納され、そのダミー可変磁気抵抗素子ＤＶＲが低抵抗状態に設定される。これらのリファレンスセルＮＭＣ０−ＮＭＣ３およびリファレンスセルＲＭＣ０−ＲＭＣ３のソース線ＳＬは共通に接地ノードに結合される。
【００４６】
ワード線ドライバ１２が、ワード線ＷＬおよびダミーワード線ＤＷＬを、図示しないメインワード線上の信号と動作モード指示とに従って選択状態へ駆動する。図５においては、一例として、５１２本のノーマルワード線ＷＬ０、…ＷＬ５１１（図示せず）が配置され、また、ダミーワード線ＤＷＬ０およびＤＷＬ１が配置される場合を一例として示す。  
【００４７】
一方、デジット線ドライバ１３は、デジット線ＤＬを図示しないメインワード線上の信号と動作モード指示とに従って選択状態へ駆動し、また、ダミーデジット線ＤＤＬをリファレンスセルへの書込時に選択状態へ駆動する。この構成において、可変磁気抵抗素子ＶＲが、ノーマルワード線に対応して配置され、ノーマルセルの可変磁気抵抗素子が行方向に整列して配置され、デジット線の数はワード線の数の１／２倍となり、ノーマルデジット線ＤＬ０からＤＬ２５５が配置され、ダミーデジット線ＤＤＬが配置される構成を一例として示す。
【００４８】
このビット線ＢＬ０−ＢＬ３、…に対し、その両端側に対向してビット線書込ドライバ１１ａおよび１１ｂが配置される。図５において、一例として、ビット線は２５６本、すなわちビット線ＢＬ０−ＢＬ２５５が配置される場合を示す。ビット線書込ドライバ１１ａは列選択線ＣＳＬ上の列選択信号と書込データＷＤＴとに従って選択列の２ビットのビット線上に書込データに応じた方向に電流を流す。一方、ビット線書込ドライバ１１ｂは、列選択線ＣＳＬ上の列選択信号と補の書込データ／ＷＤＴとに従って２ビットの選択ビット線上に書込データに応じた方向に電流を駆動する。
【００４９】
このビット線書込ドライバ１１ａおよび１１ｂは、データ書込時互いに逆方向に、すなわち一方は充電を行なう場合、他方は放電を行なう。前述のように、サブアレイにおいては、４ビットデータの書込および読出が行われるため、図５に示す４本のビット線単位グループが、別途配置される。
【００５０】
ビット線ＢＬ０−ＢＬ３の組に対し読出列選択回路３４が設けられる。この読出列選択回路３４においては、ビット線ＢＬ０−ＢＬ３それぞれに対応する読出列選択ゲートＣＧ０−ＣＧ４が設けられ、これらが共通に列選択線ＣＳＬ上の信号に応答して並行して選択状態へ駆動される。読出列選択ゲートＣＧ０およびＣＧ１は導通時、ビット線ＢＬ０およびＢＬ１を読出データ線ＲＤＢ＜０＞および／ＲＤＢ＜０＞に結合する。読出列選択ゲートＣＧ２およびＣＧ３は導通時、ビット線ＢＬ２およびＢＬ３を読出データ線ＲＤＢ＜１＞および／ＲＤＢ＜１＞に結合する。
【００５１】
この読出データ線ＲＤＢ＜０＞、／ＲＤＢ＜０＞、ＲＤＢ＜１＞および／ＲＤＢ＜１＞に対しデータ線プリチャージ回路３０が設けられる。プリチャージ回路３０は、プリチャージ指示信号ＰＣＧに従ってこれらの読出データ線ＲＤＢ＜０＞、／ＲＤＢ＜０＞、ＲＤＢ＜１＞および／ＲＤＢ＜１＞を所定電圧レベルにプリチャージする。データ読出時選択ビット線に対してそのプリチャージ電圧を供給して、選択ビット線とソース線との間に電圧差を生成して電流が流れる状態を生成する。
【００５２】
読出データ線ＲＤＢ＜０＞および／ＲＤＢ＜０＞に対して、また、バス交換スイッチ３２ａが設けられ、読出データ線線ＲＤＢ＜１＞および／ＲＤＢ＜１＞に対しバス交換スイッチ３２ｂが設けられる。これらのバス交換スイッチ３２ａおよび３２ｂは、それぞれセンスアンプＳＡ０およびＳＡ１に結合される。センスアンプＳＡ０およびＳＡ１は、各々、データ入力ＩＮとリファレンス入力ＲＦとを有する。データ読出時、１つのワード線ＷＬが選択状態へ駆動されると、２つのノーマルセルが読出データ線に結合される。残りの読出データ線に対しては、ダミーワード線より、リファレンスセルが選択されて結合される。バス交換スイッチ３２ａおよび３２ｂにより、ノーマルセルが結合されるビット線をセンスアンプＳＡ０およびＳＡ１のデータ入力ＩＮに結合し、リファレンスセルが結合されるビット線をリファレンス入力ＲＦに結合する。
【００５３】
センスアンプＳＡ０およびＳＡ１のリファレンス入力ＲＦは相互接続されている。したがって、２つのセンスアンプＳＡ０およびＳＡ１のリファレンス入力ＲＦが、高抵抗状態のリファレンスセル（０データ記憶）および低抵抗状態のリファレンスセル（１データ記憶）が結合される。これらの高抵抗状態および低抵抗状態のリファレンスセルを流れる電流ＩｍｉｎおよびＩｍａｘの平均値（Ｉｍｉｎ＋Ｉｍａｘ）／２が、リファレンスセルが結合される読出データ線に流れる。
【００５４】
センスアンプＳＡ０およびＳＡ１は、一例として、電流センスアンプであり、電流源を含み、これら電流源から選択ビット線を介して選択ノーマルセルを流れる電流の大小を平均電流を基準として識別し（電流差を差動増幅し）、内部読出データＤＯ０およびＤＯ１を生成する。この２ビット読出の経路は、さらに、２ビットデータＤＯ２およびＤＯ３に対しても設けられている。
【００５５】
具体的に、データ読出時において、ワード線ＷＬ０が選択された場合、ダミーワード線ＤＷＬ１が選択され、ビット線ＢＬ０およびＢＬ２にノーマルセルＮＭＣ０およびＮＭＣ２に応じた電流が流れ、一方、ビット線ＢＬ１およびＢＬ３にリファレンスセルＲＭＣ１およびＲＭＣ３の記憶データに応じた電流が流れる。一方、ワード線ＷＬ１が選択された場合には、ダミーワード線ＤＷＬ０が選択され、ビット線ＢＬ０およびＢＬ２に、リファレンスセルＲＭＣ０およびＲＭＣ２の記憶データに応じた電流が流れ、ビット線ＢＬ１およびＢＬ３にノーマルセルＮＭＣ１およびＮＣＭ３の記憶データに応じた電流が流れる。
【００５６】
バス交換スイッチ３２ａおよび３２ｂにおいて、選択ワード線が偶数ワード線（ＷＬ０）であるか奇数ワード線（ＷＬ１）であるかに応じてその接続経路が切換えられ、センスアンプＳＡ０およびＳＡ１においてそのデータ入力ＩＮは、対応の読出データバスを介してノーマルセルに結合され、リファレンスセルＲＭＣが、リファレンス入力ＲＦに結合される。ワード線ドライバ１２も、選択行が奇数ワード線の行であるか偶数ワード線の行であるかに応じてダミーワード線ＤＷＬ０またはＤＷＬ１を選択状態へ駆動する。
【００５７】
データ書込時において１つのデジット線（たとえばＤＬ０）が、デジット線ドライバ１３により選択状態へ駆動される。この場合、ノーマルセルＮＭＣ０−ＮＭＣ３の組に対して、与えられた列アドレス信号に従って列選択線ＣＳＬが選択状態へ駆動され、ビット線書込ドライバ１１ａおよび１１ｂにより、４本のビット線のうち２つのビット線に対し書込電流が供給される。
【００５８】
このデータ書込時とデータ読出時の列選択線の選択は、一例として以下のようにして実行される。すなわち、データ読出時においては、外部からの列アドレス信号の最下位ビットを除くアドレスビットがデコードされて列選択線が選択状態に駆動され、最下位列アドレスビットに従ってバス交換スイッチ３２ａおよび３２ｂの接続経路が設定される。データ書込時においても、列アドレス信号の最下位ビットを除くアドレスビットに従って列選択線ＣＳＬを選択状態に駆動し、列選択線ＣＳＬ上の信号と最下位列アドレスビットとに従って４本のビット線の組から２つのビット線が指定され、ビット線書込ドライバ１１ａおよび１１ｂにより、選択された２つのビット線に対する書込電流が供給される。
【００５９】
なお、データ書込時、列アドレス信号の偶数／奇数に従って書込データＷＤＴおよび／ＷＤＴの転送経路が設定され、ビット線書込ドライバ１１ａおよび１１ｂにおいて有効書込データを受けたビット線書込ドライブ回路が列選択信号上の信号との組合せによりビット線書込電流を供給するように構成されてもよい。また、バス交換スイッチ３２ａおよび３３２ｂは、行アドレスに従って選択ワード線が偶数ワード線か奇数ワード線かに従ってその接続経路が設定されてもよい。
【００６０】
図６は、ビット線ＢＬおよびデジット線ＤＬのクラッド配線構造を概略的に示す図である。図６において、可変磁気抵抗素子ＶＲが、局所配線ＬＡおよびプラグＰＬＧを介してアクセストランジスタＡＴＲに接続される。プラグＰＬＧは、図３に示すビアＶＡ１およびＶＡ２と中間配線ＩＬ１に対応する。
【００６１】
可変磁気抵抗素子ＶＲの上部電極（図示せず）はビアＴＶを介してビット線ＢＬに接続される。ビット線ＢＬは、ビット線電流ＩＢＬを流す導体３０と、この導体３０の可変磁気抵抗素子ＶＲに対向する面を除く３面を覆うように配置される磁気シールド膜（高透磁率膜）３２で構成される。高透磁率膜としては、パーマロイ膜が知られており、７８Ｎｉ−Ｆｅ膜、５０Ｎｉ−Ｆｅ膜、および４５Ｎｉ−Ｆｅ膜などのＮｉＦｅ系パーマロイ膜が利用可能であり、また、耐蝕性に優れた４２Ｎｉ−Ｃｒ−Ｆｅパーマロイ膜が利用可能である。また、高純度のＦｅ膜、Ｎｉ膜、ＦｅＳｉ膜、ＦｅＡｌＳｉ膜またはＦｅＣｏＶ膜などの高透磁率膜（軟磁性膜）、利用することができる。透磁率は、磁性体に磁界を印加したときの磁化の増加率を示し、磁性体における磁力線の吸収しやすさを示す。従って、高透磁率膜を利用することにより、磁力線を吸収することができ、磁気シールド膜として利用することができる。軟磁性膜は、高透磁率かつ低保持力の磁性膜である。以下の説明においても、高透磁率膜としてＮｉＦｅ系パーマロイ膜を示すが、上述のいずれの膜が利用されてもよい。
【００６２】
デジット線ＤＬは、デジット線電流ＩＤＬを流す導体３５と、デジット線導体３５の可変磁気抵抗素子ＶＲに対向する面を除く３面を覆うように配置される磁気シールド膜（高透磁率膜）３７とで構成される。アクセストランジスタＡＴＲのゲートはワード線ＷＬに接続され、ソース線ＳＬは、通常、接地電圧レベルに維持される。
【００６３】
この図６に示すように、ビット線ＢＬおよびデジット線ＤＬに、それぞれ図に矢印で示す方向に電流が流れる場合を考える。すなわち、ビット線ＢＬの導体３０に、図の右向きにビット線電流ＩＢＬが流れた場合、このビット線電流ＩＢＬが流れる方向と直交する方向に、ビット線電流ＩＢＬの流れる方向について時計方向の磁場Ｈｘが生成される。同様、デジット線ＤＬにおいてもデジット線電流ＩＤＬが流れるとき、デジット線電流ＩＤＬの進行方向について時計方向の磁場Ｈｙが、デジット線電流ＩＤＬと直交する面において生成される。磁気シールド層３２および３７により、それぞれビット線導体３０およびデジット線導体３５の３方向がシールドされており、磁場は、可変磁気抵抗素子ＶＲに対向する面において集中的に生成され、磁気シールド層３２および３７から磁場は、外部へ向かって生成されない。したがって、残りの３面からの磁場は非磁気シールド状態の面に集中させることができ、ビット線電流ＩＢＬおよびデジット線電流ＩＤＬが小さくても、大きな磁場ＨｘおよびＨｙを集中的に磁気抵抗素子ＶＲに印加することができる。また、クラッド配線構造は、磁束がメモリセル（可変磁気抵抗素子ＶＲ）に集中させることができため、データ書込時の隣接メモリセルへのリーク磁場を低減でき、クロストークを低減することができる。
【００６４】
このデータ書込時において、半選択状態のメモリセルに対しては、一軸方向の電流による誘起磁場が印加され、このクラッド配線構造により、書込ディスターブマージンが小さくなる可能性がある。以下、この書込ディスターブマージンについて説明する。
【００６５】
図７は、メモリセルの書込特性を示すアストロイド曲線を示す図である。図７において、縦軸に磁場Ｈｙを示し、横軸に磁場Ｈｘを示す。これらの磁場ＨｙおよびＨｘは、それぞれデジット線電流ＩＤＬおよびビット線電流ＩＢＬにより誘起される。このアストロイド曲線Ｉの外側の領域に合成磁場が存在する場合、メモリセルの自由層の磁気モーメントの方向が反転する。選択メモリセルＭＣ１（ＮＭＣ、ＲＭＣ）においてはビット線電流ＩＢＬおよびデジット線電流ＩＤＬにより誘起される磁場が合成して印加され、その磁気モーメントの方向が反転する。一方、選択列かつ非選択行の半選択状態のメモリセルＭＣ２においては、ビット線電流ＩＢＬ０による誘起磁場が印加されるものの、デジット線電流誘起磁場は印加されない。したがって、この半選択状態のメモリセルＭＣに対し印加される磁場は、このアストロイド曲線Ｉの内部にあり、磁化反転のしきい値レベルより十分小さく、正常状態においては、半選択状態のメモリセルＭＣの記憶データは反転しない。
【００６６】
一方、選択デジット線ＤＬに接続されかつ非選択のビット線に接続される半選択状態のメモリセルＭＣａに対しては、デジット線電流ＩＤＬ０が誘起する磁場が印加され、ビット線電流ＩＢＬ０が誘起する磁場は印加されない。したがって、この場合においても、半選択状態のメモリセルＭＣａへの印加磁場はアストロイド曲線Ｉの内部にあり、正常状態においては、その記憶データの反転は生じない。
【００６７】
半選択状態のメモリセルに対し、デジット線書込ディスターブマージンΔＩＤＬおよびビット線書込ディスターブマージンΔＩＢＬが存在する。この書込ディスターブマージンは、記憶データが反転する磁場のしきい値と印加磁場との差を示す。この書込ディスターブマージンが十分大きければ半選択状態のメモリセルに対する誤書込は防止することができる。
【００６８】
しかしながら、微細化に伴って可変磁気抵抗素子の面積が小さくされると磁気モーメントの大きさが応じて小さくなり、磁化反転を生じさせる反転しきい値磁場が小さくなる。また、微細化により書込電流の大きさが小さくされると、応じて誘起磁場が小さくなり、小さな磁場で書込を行なう必要がある。従って、これらの要因から、半選択状態のメモリセルの書込ディスターブマージンΔＩＤＬおよびΔＩＢＬが小さくなる。さらに、クラッド配線構造を用いて磁場が集中的に供給される場合、小電流で比較的大きな磁場が印加されるため、半選択状態のメモリセルの書込ディスターブマージンが、より小さくなる可能性がある。
【００６９】
上述のように、図６に示すようなビット線ＢＬおよびデジット線ＤＬがクラッド配線構造とされる場合、磁場が集中的に可変磁気抵抗素子ＶＲに供給される。ビット線ＢＬには、ノーマリセルＮＭＣ（ノーマルセルを代表的に示す）およびリファレンスセルＲＭＣ（リファレンスセルを総称的に示す）が接続され、リファレンスセルＲＭＣは、ノーマルセルへのデータ書込時、半選択状態へとされ、ビット線による書込電流誘起磁場が供給される。この場合、図７に示すようなビット線電流誘起磁場書込マージンΔＩＢＬが小さい場合（セルサイズの微小化により）、繰返しデータ書込が行なわれるごとにディスターブ磁場が与えられ、リファレンスセルの記憶データ反転が生じる可能性がある。
【００７０】
先の図５に示すように、リファレンスセルにより生成される電流（Ｉｍａｘ＋Ｉｍｉｎ）／２が、ノーマルセルＮＭＣの記憶データの読出電流の基準値となるため、リファレンスセルの記憶データが反転した場合、正確なデータの読出を行なうことができなくなる可能性がある。すなわち、並行して選択されるリファレンスセルがともに高抵抗状態となった場合、リファレンス電流は（Ｉｍｉｎ＋Ｉｍｉｎ）／２＝Ｉｍｉｎとなり、一方、２つのリファレンスセルがともに低抵抗状態となった場合には、リファレンス電流はＩｍａｘとなる。従って、リファレンス電流が、ノーマルセルの高抵抗状態および低抵抗状態に流れる読出電流と同じ大きさの電流となり、データの読出を行なうことが、できなくなる。
【００７１】
このリファレンスセルの記憶データを安定に長期にわたって保持するため、リファレンスセルに対する書込ディスターブマージンを大きくする。
【００７２】
図８は、この発明の実施の形態１に従うビット線の構造を対応のメモリセルとともに示す図である。図８において、ビット線ＢＬに対して、ノーマルセル領域１０ＮにおいてノーマルセルＮＭＣ０−ＮＭＣｎが結合され、リファレンスセル領域１０ＲにおいてリファレンスセルＲＭＣが結合される。すなわち、ビット線ＢＬに対し、ノーマルセルＮＭＣ０−ＮＭＣｎの可変磁気抵抗素子ＶＲが結合される。ノーマルセルＮＭＣ０−ＮＭＣｎ各々において、可変磁気抵抗素子ＶＲは、局所配線ＬＡおよびプラグＰＬＧを介して対応のアクセストランジスタ（図示せず）に結合される。ノーマルセルＮＭＣ０−ＮＭＣｎにおいて可変磁気抵抗素子ＶＲ下部には、デジット線ＤＬ０−ＤＬｎが配置される。このデジット線ＤＬ０−ＤＬｎは、（完全）クラッド配線構造であり、図６に示すように、可変磁気抵抗素子ＶＲに対向する面を除く３面に磁気シールド層（高透磁率膜または軟磁性膜）が形成される。
【００７３】
リファレンスセルＲＭＣも同様、ダミー可変磁気抵抗素子ＤＶＲの上部電極がビット線ＢＬに結合され、また、下部電極が局所配線ＬＡおよびプラグＰＬＧを介して下層の図示しないダミーアクセストランジスタに結合される。ダミー可変磁気抵抗素子ＤＶＲ下部に対応してダミーデジット線ＤＤＬが配置される。このダミーデジット線ＤＤＬも、デジット線ＤＬ０−ＤＬｎと同様、（完全）クラッド配線構造を有し、ダミー可変磁気抵抗素子ＤＶＲと対向する面を除いてその３面が磁気シールド膜により覆われる。
【００７４】
ビット線ＢＬは、ノーマルセル領域１０Ｎにおいて完全クラッド配線構造４０を有し、リファレンスセル領域１０Ｒにおいて部分または非クラッド配線構造４２を有する。この完全クラッド配線構造（以下、単にクラッド配線構造と称す）４０の部分においては、ビット線ＢＬにおいて可変磁気抵抗素子ＶＲに結合される面を除く上面および側面の３面に高透磁率膜の磁気シールド膜が形成される。この高透磁率膜は、一例としてニッケルフェライト（ＮｉＦｅ）系パーマロイ膜である。ビット線導体は、一例として銅（Ｃｕ）配線で構成される。
【００７５】
一方、部分または非クラッド配線構造４２の部分においては、ダミー可変磁気抵抗素子ＤＶＲに結合する面を除く上面または側面に磁気シールド層が配置されるかまたは全く磁気シールド層は配置されず、ビット線導体が露出される。
【００７６】
図９は、図８に示すクラッド配線構造４０部分のビット線の断面構造を概略的に示す図である。図９において、このビット線クラッド配線構造４０は、ビット線電流ＩＢＬを流す例えば銅配線で構成される導体３０と、導体３０の可変磁気抵抗素子ＶＲと対向する面を除く上面および側面の３面を覆うように形成される磁気シールド膜（高透磁率膜）３２を有する。この場合、導体３０を流れるビット線電流ＩＢＬが誘起する磁界Ｈ０は、可変磁気抵抗素子ＶＲに対向する面にのみ集中され、３面の方向からのビット線電流誘起磁場はシールドされる。したがって、効率的に、ノーマルセルの可変磁気抵抗素子ＶＲに対し磁場Ｈ０を印加することができる。
【００７７】
図１０は、図８に示す部分または非クラッド配線構造４２の部分のビット線断面構造を概略的に示す図である。図１０において、この部分または非クラッド配線構造４２は、導体３０を有し、その４面には磁気シールド層は形成されない。したがって、導体３０から磁場Ｈ１がビット線電流ＩＢＬにより誘起される場合、導体３０の４面すなわち上下面および左右面から誘起され、磁場の集中が最も弱くなる。したがって、底面に対向して配置されるダミー可変磁気抵抗素子ＤＶＲへ印加される磁場強度は、この場合、最も弱くなる。
【００７８】
図１１は、図８に示す部分または非クラッド配線構造４２の断面構造の他の例を示す図である。図１１に示す構造においては、導体３０の側面に磁気シールド層３２ａおよび３２ｂが配置され、その上面には磁気シールド膜が配置されない。底面に対向して表面に可変磁気抵抗素子ＤＶＲが配置される。この構成の場合、導体３０の左右側面に配置される磁気シールド層３２ａおよび３２ｂにより磁気シールドされ、ビット線電流ＩＢＬによりこの導体３０の上面および下面から磁場Ｈ２が誘起される。したがって、この場合、両側面において磁場は誘起されないため、図１０に示す構造よりも、強い磁場Ｈ２がダミー可変磁気抵抗素子ＤＶＲに供給される。
【００７９】
図１２は、図８に示す部分または非クラッド配線構造４２の断面構造を概略的に示す図である。図１２においては、導体３２の上面に磁気シールド層３２ｃが配置される。この場合、両側面および底面には、磁気シールド膜は形成されない。したがって、ビット線電流ＩＢＬにより供給される磁場Ｈ３はすべて底面に対向してに配置されるダミー可変磁気抵抗素子ＤＶＲに供給される。上面への磁束の誘導は生じないため、図１１に示す配線構造よりもより強い磁場Ｈ３がダミー可変磁気抵抗素子ＤＶＲに供給される。
【００８０】
これらの図９から図１２に示す構成の場合、図９に示す（完全）クラッド配線構造４２の誘起する磁場Ｈ０に比べて図１０から図１２に示す部分または非クラッド配線構造４２においては、各辺のダミー可変磁気抵抗素子ＤＶＲに印加される磁場強度は弱くなる。この場合、ダミー可変磁気抵抗素子ＤＶＲに印加される磁場強度は、図１２に示す構造、図１１に示す構造および図１０に示す構造の順に弱くなる。したがって、リファレンスセルの書込ディスターバンス抑制効果は、図１０に示す構造が最も強く、図１２に示す構造が最も弱くなる。この場合、抑制効果を図１０に示す配線構造を１とした場合、図１１に示す配線構造では、その効果は０．８から０．９倍程度であり、図１２に示す配線構造では、その効果は０．６倍から０．７倍程度となる。
【００８１】
図１３は、この発明の実施の形態１におけるビット線構造におけるリファレンスセルＲＭＣ、選択メモリセルおよび半選択メモリセルへの印加磁場の関係を、アストロイド曲線とともに示す図である。選択ノーマルセルＮＭＣ０に対しては、ビット線書込電流ＩＢＬａおよびデジット線書込電流ＩＤＬａにより誘起される磁場ＨｂｌおよびＨｄｌが印加される。この場合、アストロイド曲線Ｉよりも外側の磁場が、選択ノーマルセルＮＭＣ０に印加され、この選択ノーマルセルＮＭＣ０に対しデータの書込を行なうことができる。
【００８２】
選択ビット線上の半選択状態のノーマルセルＮＭＣ１−ＮＭＣｎにおいては、デジット線（ＤＬ）が非選択状態であり、ビット線ＩＢＬを流れる電流が誘起する磁場Ｈｄｌが印加される。したがって、半選択ノーマルセルＮＭＣ１−ＮＭＣｎに対しては、書込ディスターバンスマージンはΔＩＢＬｎとなる。
【００８３】
一方、リファレンスセルＲＭＣに対しては、ビット線が部分または非クラッド配線構造のため、ビット線電流ＩＢＬａが流れても、その誘起磁場Ｈｘｒは、半選択状態のノーマルセルへ印加される磁場Ｈｂｌよりも十分に小さな磁場である。したがって、ビット線電流ＩＢＬａが対応のビット線に流れて、リファレンスセルＲＭＣが半選択状態とされても、その書込ディスターバンスマージンΔＩＢＬＲは、半選択状態のノーマルセルＮＭＣ１−ＮＭＣｎに対する書込ディスターバンスマージンΔＩＢＬｎよりも十分に大きくすることができる。これにより、リファレンスセルＲＭＣの記憶データの反転を防止することができ、長期にわたって安定に保持データを維持することができ、安定なデータ読出を保証することができる。
【００８４】
図１４は、メモリセルアレイ１０におけるビット線の構造の分布を概略的に示す図である。図１４において、メモリセルアレイ１０の両側に周辺回路領域ＰＫ１およびＰＫ２が配置される。周辺回路領域ＰＫ１およびＰＫ２には、読出列選択回路およびビット線書込ドライバ等が配置される。このメモリセルアレイ１０は、ノーマルセルＮＭＣが配置されるノーマルセル領域１０Ｎと、リファレンスセルＲＭＣが配置されるリファレンスセル領域１０Ｒと、ノーマルセル領域１０Ｎの両側に配置される形状ダミーセル領域１０Ｆ１および１０Ｆ２と、リファレンスセル領域１０Ｒと周辺回路領域ＰＫ２の間に配置される形状ダミーセル領域１０Ｆ３を含む。
【００８５】
形状ダミーセル領域１０Ｆ１−１０Ｆ３は、メモリセル（ノーマルセルおよびリファレンスセル）のパターンの規則性を維持し、製造時にこれらのメモリセルにパターンずれが生じるのを防止するために配置される。形状ダミーセル領域１０Ｆ１−１０Ｆ３に配置される形状ダミーセルは、メモリセル（ノーマルセルおよびリファレンスセル）と同一形状を有し、単にパターンの規則性を維持するために配置されており、実際のメモリ動作（データの書込／読出動作）においては用いられない。
【００８６】
形状ダミーセル領域１０Ｆ１においては、２行の形状ダミーセルＦＤＣ０およびＦＤＣ１が配置され、形状ダミーセル領域１０Ｆ２には、２行の形状ダミーセルＦＤＣ２およびＦＤＣ３が配置される。同様、形状ダミーセル領域１０Ｆ３においても、２行の形状ダミーセルＦＤＣ４およびＦＤＣ５が配置される。これらのセルに対し共通にビット線ＢＬが配置され、このビット線ＢＬは、その終端部４４ａおよび４４ｂは、周辺回路領域ＰＫ１およびＰＫ２にまで延在して配置される。
【００８７】
このビット線ＢＬにおいて、形状ダミーセル領域１０Ｆ１の形状ダミーセルＦＤＣ１から形状ダミーセル領域１０Ｆ２の形状ダミーセルＦＤＣ２までの領域において、クラッド配線構造４０が適用される。形状ダミーセル領域１０Ｆ１の形状ダミーセルＦＤＣ０からビット線終端部４４ａまでの領域においては、ビット線ＢＬには、部分クラッド配線構造４５が適用される。
【００８８】
一方、形状ダミーセル領域１０Ｆ２の形状ダミーセルＦＤＣ３から形状ダミーセル領域１０Ｆ３の形状ダミーセルＦＤＣ４までの間のビット線ＢＬは、部分または非クラッド配線構造４２を有する。形状ダミー領域１０Ｆ３の形状ダミーセルＦＤＣ５からその終端部４４ｂまでにおいてビット線ＢＬは、部分クラッド配線構造４５を有する。
【００８９】
ノーマルセル領域１０ＮのノーマルセルＮＭＣに隣接する形状ダミーセルＦＤＣ１およびＦＤＣ２においてビット線配線構造を同じとすることにより、ノーマルセルＮＭＣに対するビット線配線構造のパターンずれが生じるのを抑制する。
【００９０】
周辺回路領域ＰＫ１およびＰＫ２においては、ビット線ＢＬは、周辺回路の構成要素に接続され、この部分においては、部分クラッド配線構造を利用する。ビット線書込電流が流れるときにおいて、ビット線書込電流誘起磁場が、周辺回路の動作に悪影響が生じるのを防止する。形状ダミーセルＦＤＣ０およびＦＤＣ５に対するビット線ＢＬの配線構造を、周辺回路領域ＰＫ１およびＰＫ２におけるビット線ＢＬの配線構造と同じ部分クラッド配線構造とすることにより、確実に、周辺回路領域ＰＫ１およびＰＫ２におけるビット線配線構造にパターンずれが生じるのを防止することができる。
【００９１】
また、リファレンスセルＲＭＣに隣接する形状ダミーセルＦＤＣ３およびＦＤＣ４に対するビット線ＢＬの配線構造を、リファレンスセルＲＭＣに対するビット線ＢＬの配線構造と同様に、部分または非クラッド配線構造４２とすることにより、リファレンスセルＲＭＣに対するビット線ＢＬの配線構造を確実に部分または非クラッド配線構造とでき、リファレンスセルＲＭＣに対する磁気シールド効果がパターンプロセス変動に応じて変動するのを抑制することができ、確実に、リファレンスセルＲＭＣに対する書込ディスターバンス磁場を制限することができる。
【００９２】
［変更例］
図１５は、この発明の実施の形態１に従うＭＲＡＭのメモリセルアレイ１０の変更例の配置を概略的に示す図である。この図１５に示すメモリセルアレイ１０の配置においては、ノーマルセル領域１０ＮＡの列方向の両端部に形状ダミーセル領域１０Ｆ４および１０Ｆ５が配置され、ノーマルセル領域１０ＮＢの列方向の両端部に形状ダミーセル領域１０Ｆ６および１０Ｆ７が配置される。メモリセルアレイ１０の中央部において、形状ダミーセル領域１０Ｆ５および１０Ｆ６の間にリファレンスセル領域１０Ｒが配置される。形状ダミーセル領域１０Ｆ４および１０Ｆ７の外側に周辺回路領域ＰＫ１およびＰＫ２が配置される。メモリセルアレイの中央部にリファレンスセル領域１０Ｒを配置することにより、リファレンスセルの抵抗値のバラツキを低減することができ、正確に読出時の参照電流を生成することができる。
【００９３】
この形状ダミーセル領域１０Ｆ４においては２行の形状ダミーセルＦＤＣ６およびＦＤＣ７が配置され、形状ダミーセル領域１０Ｆ５において形状ダミーセルＦＤＣ８およびＦＤＣ９が配置される。形状ダミーセル領域１０Ｆ６において２行に形状ダミーセルＦＤＣ１０およびＦＤＣ１１が配置され、形状ダミーセル領域１０Ｆ７において２行の形状ダミーセルＦＤＣ１２およびＦＤＣ１３が配置される。これらの列方向に沿って整列するセルＮＭＣ、ＲＭＣ、およびＦＤＣ６−ＦＤＣ１３に共通に、ビット線ＢＬが配置される。このビット線ＢＬの終端部４４ａおよび４４ｂは、それぞれ周辺回路領域ＰＫ１およびＰＫ２に配置される。
【００９４】
この図１５に示すアレイ配置の場合、ビット線ＢＬにおいて、その終端部４４ａから形状ダミーセルＦＤＣ６に対する部分に部分クラッド配線４５が適用され、形状ダミーセルＦＤＣ７から形状ダミーセルＦＤＣ８までの間のビット線ＢＬには、クラッド配線構造４０が適用され、形状ダミーセルＦＤＣ９から形状ダミーセルＦＤＣ１０の間の部分に対しては、部分または非クラッド配線構造４２が適用される。形状ダミーセルＦＤＣ１１からＦＤＣ１２の間のビット線ＢＬに対しては、クラッド配線構造部分４０が適用される。形状ダミーセルＦＤＣ１３から終端部４４ｂまでの間は、部分クラッド配線構造４５がされる。
【００９５】
この図１５に示すアレイ配置においても、ノーマルセルＮＭＣに隣接する部分の形状ダミーセルＦＤＣ７、ＦＤＣ８、ＦＤＣ１１およびＦＤＣ１２により、ビット線ＢＬの配線構造の規則性が維持され、ノーマルセルＮＭＣに対しビット線クラッド配線構造を正確にパターニングすることができる。また、リファレンスセルＲＭＣにおいてもその両側の形状ダミーセルＦＤＣ９およびＦＤＣ１０により、正確に部分または非クラッド配線構造を形成することができる。また、形状ダミーセルＦＤＣ６およびＦＤＣ１３により、周辺回路領域ＰＫ１およびＰＫ２におけるビット線ＢＬの部分クラッド配線構造を確実に形成することができ、パターニングずれに起因する周辺回路領域ＰＫ１およびＰＫ２への悪影響（配線パターニングずれまたは書込電流誘起磁場による動作不良等）を確実に抑制することができる。
【００９６】
以上のように、この発明の実施形態１に従えば、データを固定的に記憶し、データ読出時の参照電流を生成するリファレンスセルに対し、ビット線配線構造を部分または非クラッド配線構造としている。これにより、データ書込時にリファレンスセルに印加される磁場強度を低減でき、書込ディスターバンスマージンを大きくすることができる。
【００９７】
［実施の形態２］
図１６は、この発明の実施形態２に従うＭＲＡＭのサブアレイの構成を概略的に示す図である。図１６において、サブアレイは、メモリセルアレイ５０を含む。このメモリセルアレイ５０においては、ノーマルセルＮＭＣおよびリファレンスセルＲＭＣが行方向に整列して配置される。リファレンスセルＲＭＣとして、データ“０”を記憶するリファレンスセルＲＭＣ０と、データ“１”を記憶するリファレンスセルＲＭＣ１とが設けられる。
【００９８】
ノーマルセルＮＭＣおよびリファレンスセルＲＭＣ０およびＲＭＣ１の各行に対応してワード線ＷＬおよびデジット線ＤＬが配置される。ノーマルセルＮＭＣの各列に対応してビット線ＢＬ０−ＢＬｎが配置され、リファレンスセルＲＭＣ０およびＲＭＣ１の各列に対応してダミービット線ＤＢＬ０およびＤＢＬ１が配置される。
【００９９】
ワード線ＷＬおよびデジット線ＤＬをそれぞれ選択状態へ駆動するために、ワード線ドライブ回路５２およびデジット線ドライブ回路５４が設けられる。ワード線ドライブ回路５２はデータ読出時、図示しない行アドレス信号（またはメインワード線上の信号）に従って選択行のワード線ＷＬを選択状態へ駆動する。データ書込時においては、ワード線ドライブ回路５２はすべてのワード線ＷＬを非選択状態に維持する。デジット線ドライブ回路５４は、データ書込時、図示しない行アドレス信号（またはメインワード線上の信号）に従って選択行のデジット線ＤＬに一定の方向の電流を流す。データ読出時においては、このデジット線ドライブ回路５４は、全てのデジット線ＤＬを非選択状態に維持する。
【０１００】
ビット線ＢＬ０−ＢＬｎおよびダミービット線ＤＢＬ０，ＤＢＬ１の両側にビット線書込ドライバ５６ａおよび５６ｂが設けられる。このビット線書込ドライバ５６ａおよび５６ｂは、実施の形態１と同様、列選択信号と書込データとに従って、選択列のビット線に書込データに応じた方向に書込電流を流す。
【０１０１】
また、ビット線ＢＬ０−ＢＬｎおよびリファレンスセルＲＭＣ０およびＲＭＣ１に対応して読出列選択回路５８が設けられる。読出列選択回路５８は、データ読出時、選択列のビット線を２列選択し、それぞれ、読出データバスＲＤ０およびＲＤ１に結合する。さらに、この読出列選択回路５８は、データ読出時、ダミービット線ＤＢＬ０およびＤＢＬ１をリファレンス読出データバスＤＲＤ０およびＤＲＤ１にそれぞれ結合する。読出データバスＲＤ０およびＤＲＤ０に対しセンスアンプＳＡ０が設けられ、読出データバスＲＤ１およびＤＲＤ１に対しセンスアンプＳＡ１が設けられる。このセンスアンプＳＡ０およびＳＡ１のリファレンス入力ＲＦが相互接続され、このリファレンス入力ＲＦを流れる電流とそれぞれの入力ＩＮに流れる電流の大小を比較し（差動増幅し）、内部読出データＤＯ０およびＤＯ１をそれぞれ生成する。
【０１０２】
センスアンプＳＡ０およびＳＡ１は、サブアレイ毎に設けられ、このセンスアンプの出力がさらに、メモリマットに共通に設けられるメインアンプにおいて増幅されてもよい。
【０１０３】
この図１６に示す構成においても、データ読出時、リファレンスセルＲＭＣ０およびＲＭＣ１が選択ノーマルセル列の位置に関わらず常時選択され、リファレンス電流（Ｉｍａｘ＋Ｉｍｉｎ）／２を生成する。データ書込時においては、選択行のデジット線ＤＬに書込電流が流れ、ノーマルセルＮＭＣおよびリファレンスセルＲＭＣ０およびＲＭＣ１に書込磁場が誘起される。この場合に、リファレンスセルＲＭＣ０およびＲＭＣ１は、読出時の基準電流を生成するため、その書込ディスターバンスマージンをできるだけ大きくする必要がある。
【０１０４】
図１７は、この図１６に示すメモリセルアレイ５０における１つのデジット線ＤＬの断面構造を概略的に示す図である。デジット線ＤＬは、ノーマルセル領域５０Ｎとリファレンスセル領域５０Ｒにわたって連続的に延在して配置される。ノーマルセル領域５０Ｎにおいては、デジット線ＤＬと直交する方向に所定の間隔で間をおいてビット線ＢＬ０−ＢＬｎが配置され、ビット線ＢＬ０−ＢＬｎに接して、可変磁気抵抗素子（ＴＭＲ素子またはＭＴＪ素子）ＶＲが配置される。可変磁気抵抗素子ＶＲは、局所配線ＬＡ上に配置される。リファレンスセル領域５０Ｒにおいても、デジット線ＤＬと直交する方向にダミービット線ＤＢＬ０およびＤＢＬ１が所定の間隔で間をおいて配置される。ダミービット線ＤＢＬ０に、記憶情報が固定されたダミー可変磁気抵抗素子ＤＶＲが結合され、ダミー可変磁気抵抗素子ＤＶＲが局所配線ＤＬＡ上に配置される。
【０１０５】
局所配線ＬＡおよびＤＬＡ下部にデジット線ＤＬが配置される。デジット線ＤＬは、ノーマルセル領域５０Ｎにおいてはクラッド配線構造６０を有し、リファレンスセル領域５０Ｒにおいては、部分または非クラッド配線構造６２を有する。
【０１０６】
デジット線ＤＬに対する配線構造を、ノーマルセル領域５０Ｎおよびリファレンスセル領域５０Ｒで変更することにより、リファレンスセル領域５０Ｒにおいて、データ書込時に可変磁気抵抗素子ＤＶＲに印加されるデジット線電流誘起磁場強度を低減する。
【０１０７】
図１８は、図１７に示すデジット線ＤＬのクラッド配線構造６０を概略的に示す図である。図１８において、デジット線クラッド配線構造６０は、たとえば銅で構成され、デジット線電流を流す導体６５と、この導体６５の上面を除いて残りの３面を覆うように形成される、たとえばニッケルフェライト（ＮｉＦｅ）で構成される磁気シールド膜（高透磁率膜または軟磁性膜）６７を含む。導体６５の上面に、局所配線ＬＡを介してノーマルセルの可変磁気抵抗素子ＶＲが配置される。したがって、デジット線電流ＩＤＬを流した場合、上面に対してのみ磁場Ｈ４が集中して生成され、高効率で大きな磁場をノーマルセルの可変磁気抵抗素子ＶＲへ印加することができる。
【０１０８】
図１９は、図１７に示すデジット線ＤＬの部分または非クラッド配線構造６２を概略的に示す図である。図１９に示すように、部分または非クラッド配線構造６２は、デジット線電流を流す導体６５で形成される。磁気シールド膜は何ら形成されず、デジット線ＤＬは、非クラッド配線構造とされ、導体６５が４面において露出して配置される。この図１９に示す構成の場合、デジット線書込電流ＩＤＬにより誘起される磁場Ｈ５は、導体６５の４面方向に分散され、磁場の局所集中は行われず、リファレンスセルの可変磁気抵抗素子ＤＶＲへ印加される磁場が小さくなる。
【０１０９】
図２０は、図１７に示す部分または非クラッド配線構造６２の他の構成を概略的に示す図である。図２０に示す部分／非クラッド配線構造６２は、デジット線電流を流す導体６５と、その上面および底面を除く両側面に形成される磁気シールド膜６７ａおよび６７ｂを含む。この図２０に示す部分クラッド配線構造の場合において、導体６５の上面にリファレンスセルのダミー可変磁気抵抗素子ＤＶＲが形成される。デジット線電流ＩＤＬが流れると、導体６５の側面を除いて、上面および底面から磁場Ｈ６が導出され、上部のダミー可変磁気抵抗素子ＤＶＲに対する磁束密度が低減され、その印加磁場も小さくなる。この場合、図１９に示す構成に比べて磁場の集中が導体側面において行われ、磁場強度が強くなる。
【０１１０】
図２１は、図１７に示すデジット線の部分または非クラッド配線構造６２のさらに他の構成を示す図である。この図２１に示す構成においては、配線構造は、導体６５の底部に磁気シールド膜６７ｃが形成され、残りの側部および上面には磁気シールド膜は形成されない部分クラッド配線構造とされる。この構造においては、デジット線電流ＩＤＬが流れると、導体６５の側面および上面から磁束が導出され、上部のダミー可変磁気抵抗素子ＤＶＲに対し一方方向に磁場Ｈ７が集中的に印加される。したがって、図１９および図２０に示す構成に比べて、その印加磁場強度が大きくなる。但し、図１８に示すクラッド配線構造６０に比べて、側面からの磁場導出により図２１に示す構造の印加磁場強度は弱くなる。
【０１１１】
この非クラッド配線構造（図１９参照）と部分クラッド配線構造（図２０または図２１）を利用して、リファレンスセルに対するデジット線電流書込マージンを低減する。磁場低減効果は、先に説明したビット線の部分または非クラッド配線構造の場合と同様である。すなわち、抑制効果を図１９に示す配線構造を１とした場合、図２０に示す配線構造では、その効果は０．８から０．９倍程度であり、図２１に示す配線構造では、その効果は０．６倍から０．７倍程度となる。
【０１１２】
図２２は、デジット線書込電流によるデジット線書込ディスターブマージンを概略的に示す図である。図２２において、横軸にビット線電流ＩＢＬが生成する磁場Ｈｘを示し、縦軸にデジット線電流ＩＤＬが生成する磁場Ｈｙを示す。アストロイド曲線Ｉの外部の合成磁場強度が印加されれば、メモリセルへのデータ書込が行われる。今、ノーマルセルＮＭＣａが選択セルであり、ノーマルセルＮＭＣａに対するデータ書込が行なわれる場合を考える。選択ノーマルセルＮＭＣａと同一行かつ異なる列のノーマルセルＮＭＣｂに対しては、デジット線電流ＩＤＬが誘起する磁場Ｈｙが印加され、ビット線電流ＩＢＬが誘起する磁場Ｈｘは印加されない。したがって、この場合、選択ノーマルセルＮＭＣｂのデジット線書込ディスターブマージン量はΔＩＤＬＮとなる。
【０１１３】
一方、リファレンスセルＲＭＣに対しては、デジット線電流ＩＤＬが流れ、その場合、誘起磁場強度は、半選択ノーマルセルＭＮＣｂの印加時場よりも小さく、そのデジット線書込ディスターブマージン量ΔＩＤＬＲが、半選択状態のノーマルセルＮＭＣｂに比べてさらに大きくなる。
【０１１４】
したがって、リファレンスセルに対し、デジット線の配線構造を部分または非クラッド配線構造とすることにより、印加磁場強度を半選択状態のノーマルセルに印加される磁場強度よりも小さくすることができ、リファレンスセルのデータ反転を抑制でき、安定に記憶データを保持してデータ読出時にリファレンス電流を生成することができる。
【０１１５】
以上のように、この発明の実施の形態２に従えば、デジット線において反選択状態となるリファレンスセルに対し、デジット線を部分または非クラッド配線構造としている。これにより、リファレンスセルに対する書込時の印加磁場強度を低減でき、デジット線書込ディスターブマージンを大きくすることができる。
【０１１６】
なお、ノーマルセルおよびリファレンスセルがメモリアレイ内において混在して配置される構成の場合、先の実施の形態１と同様、リファレンスセルの位置に応じて、その形状ダミーセルが配置される。この形状ダミーセルに対するデジット線の配線構造は、先の実施の形態１において示したビット線の形状ダミーセルに対応する配線構造と同じである。
【０１１７】
また、実施の形態１および２が組み合わされて用いられ、ビット線およびデジット線がともに、リファレンスセルに対して部分または非クラッド配線構造とされてもよい。
【０１１８】
［実施の形態３］
図２３は、この発明の実施の形態３に従うＮＲＡＭセルの可変磁気抵抗素子の磁化方向を概略的に示す図である。可変磁気抵抗素子ＶＲは、磁気異方性により、自由層は、磁化容易軸ＥＡＸおよび磁化困難軸ＨＡＸを有する。磁化容易軸方向に磁場が印加されると、この可変磁気抵抗素子ＶＲ（またはＤＶＲ）の自由層の磁化方向（磁気モーメントの方向）は容易に反転する。一方、磁化困難軸ＨＡＸ方向に磁場が印加された場合、この可変磁気抵抗素子ＶＲ（またはＤＶＲ）の磁気モーメントの方向（磁化方向）の反転が生じにくい。
【０１１９】
本実施の形態３においては、磁化困難軸ＨＡＸ方向に平行に第１の書込電流供給線ＷＲＬＡが配置され、磁化容易軸ＥＡＸ方向に第２の書込電流供給線ＷＲＬＢが配置される。この状態において、第１の書込電流供給線ＷＲＬＡが誘起する磁場ＭＦＡは、第１の書込電流供給線ＷＲＬＡの流れる電流と直交する方向に形成され、磁化容易軸ＥＡＸと平行な方向に磁場ＭＦＡを生成する。一方、第２の書込電流線ＷＲＬＢは、その書込電流により、磁化困難軸ＨＡＸと平行な方向に磁場ＭＦＢを生成する。これらの直交磁場ＭＦＡおよびＭＦＢのうち、磁化困難軸ＨＡＸと平行な方向の磁場ＭＦＢの強度を、磁場ＭＦＡの強度よりも強くする（ＭＦＢ＞ＭＦＡ）。これにより、半選択状態の可変磁気抵抗素子ＶＲ（またはＤＶＲ）の誤書込が生じにくくなり、書込ディスターバンスマージンを大きくすることができ、応じて、リファレンスセルの記憶データの反転が生じるのを防止することができる。
【０１２０】
磁化容易軸ＥＡＸおよび磁化困難軸ＨＡＸが互いに直交しているため、書込電流供給線ＷＲＬＡおよびＷＲＬＢも互いに直交して配置される。可変磁気抵抗素子ＶＲ（またはＤＶＲ）の軸方向に応じて、書込電流供給線ＷＲＬＡおよびＷＲＬＢは、それぞれデジット線およびビット線またはビット線およびデジット線として利用されればよい。第２の書込電流供給線ＷＲＬＢを流れる書込電流は、第１の書込電流供給線ＷＲＬＡを流れる書込電流よりも大きくする。この場合、ビット線は、可変磁気抵抗素子ＶＲ（またはＤＶＲ）に近接して配置され、一方、デジット線ＤＬは、可変磁気抵抗素子ＶＲ（またはＤＶＲ）から離れて配置される。したがって、この距離の関係をも考慮して、磁場ＭＦＡおよびＭＦＢを生成する書込電流供給線ＷＲＬＡおよびＷＲＬＢを流れる書込電流の大きさが、適宜定められればよい。
【０１２１】
すなわち、図２４に示すように、ビット線書込ドライバにおいて、ビット線ＢＬの両側に、ビット線書込ドライ部回路ＢＤＶＬおよびＢＤＶＲが配置される。デジット線ドライバにおいて、デジット線ＤＬの一端にデジット線ドライ部回路ＤＲＶが配置される。デジット線ＤＬの他方端は接地ノードに結合される。
【０１２２】
ビット線ドライ部回路ＢＤＶＬは、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１を含み、ビット線書込ドライブ回路ＢＤＶＲは、ＰチャネルＭＯＳトランジスタＰＱ２およびＮチャネルＭＯＳトランジスタＮＱ２を含む。デジット線ドライバＤＲＶは、ＰチャネルＭＯＳトランジスタＰＱ３を含む。
【０１２３】
データ書込時、ビット線書込ドライ部回路ＢＤＶＬおよびＢＤＶＲにおいて、一方がビット線ＢＬに電流を供給し、他方がビット線ＢＬから電流を接地ノードに放電する。デジット線ドライ部回路ＤＲＶは、ＭＯＳトランジスタＰＱ３がオン状態となると、基準電源ノードＶＨＤからデジット線ＤＬに電流を供給する。ビット線書込ドライ部回路ＢＤＶＬおよびＢＤＬＲは、その基準電源ノードＶＨＢからビット線ＢＬへ電流を供給する。基準電源ノードＶＨＤおよびＶＨＢの電圧レベルと、ＭＯＳトランジスタＰＱ１−ＰＱ３およびＮＱ１およびＮＱ２の電流駆動力（サイズ：ゲート幅とゲート長の比）を調整することにより、ビット線ＢＬおよびデジット線ＤＬを流れる電流量を調整でき、応じて、ビット線およびデジット線それぞれの書込電流誘起磁場の強度を調整することができる。
【０１２４】
以上のように、この発明の実施の形態３に従えば、可変磁気抵抗素子ＶＲおよびＤＶＲの磁化容易軸方向の磁場強度を困難軸方向の磁場強度よりも小さくするように、書込電流を供給している。従って、リファレンスセルにおいて半選択状態において磁場反転が起こりにくく書込ディスターブマージンを大きくすることができる。
【０１２５】
［実施の形態４］
図２５は、この発明の実施の形態４に従う半導体装置のデジット線およびビット線の配置を概略的に示す図である。図２５において、ノーマルセルＮＭＣおよびリファレンスセルＲＭＣに共通にビット線ＢＬが配設される。ノーマルセルＮＭＣに対しデジット線ＤＬが配置され、リファレンスセルＲＭＣにダミーデジット線ＤＤＬが配置される。デジット線ＤＬおよびダミーデジット線ＤＤＬの終端部にデジット線周辺回路７０が配置される。このデジット線周辺回路７０は、デジット線ドライバであり、行アドレス信号に従ってデジット線ＤＬおよびＤＤＬを電源ノードに結合するかまたは固定的に接地ノードに結合する回路である。
【０１２６】
デジット線ＤＬおよびダミーデジット線ＤＤＬは、それぞれ、クラッド配線構造および部分／非クラッド配線構造に形成される。磁気シールド膜のパターニングを終端部まで正確に行うため、デジット線の周辺回路部においては、配線構造はクラッド配線構造である。また、ダミーデジット線ＤＤＬにおいては周辺回路部においては、部分または非クラッド配線構造とされる。同一パターンを連続的に形成して、パターンずれが生じるのを防止する。
【０１２７】
図２５に示す配置においては、デジット線ＤＬはノーマルセルＮＭＣが接続され、クラッド配線構造とされ、ダミーデジット線ＤＤＬはリファレンスセルＲＭＣが接続され、非クラッド配線構造とされる。デジット線ＤＬが延在する方向を今、ＤＬ方向と称し、ビット線ＢＬが延在する方向を、今ＢＬ方向と称する。この図２５に示すノーマルセルＮＭＣおよびリファレンスセルＲＭＣの配置は、図５に示すメモリセルアレイの配置に対応する。以下、これらのデジット線ＤＬおよびダミーデジット線ＤＤＬを、それぞれ、クラッド配線構造および非クラッド配線構造とする製造プロセスについて説明する。
【０１２８】
図２６（Ａ）は、ＢＬ方向に沿ったデジット線形成部の断面構造を説明する図である。以下の説明においては、デジット線ＤＬおよびダミーデジット線ＤＤＬの製造に関連する部分の製造プロセスについて説明する。アクセストランジスタは、図示しない下部領域において形成されている。また、以下の説明において、各図において同一部分には同一参照番号を付し、重複する説明は適宜省略する。
【０１２９】
図２６（Ａ）において、下部の配線との接続を行なうための中間プラグ８２ａが形成され、この中間プラグ８２ａの両側に、層間絶縁膜８０ａおよび８０ｂが形成される。この中間プラグ８２ａは、上面を除く３面がバリア層８１ａにより囲まれる。バリア層８１ａは、銅配線が用いられるため、銅原子の拡散の防止等のために形成される。
【０１３０】
この層間絶縁膜８０ａおよび８０ｂと中間プラグ８２ａの一部の領域上に、スパッタリング法等を用いて銅拡散防止膜８４ａおよび８４ｂが形成される。この拡散防止膜８４ａおよび８４ｂは、中間プラグおよびデジット線およびダミーデジット線およびビット線が銅配線を用いて形成されるため、層間絶縁膜を介した銅拡散を防止するために設けられる。銅配線は、プラズマＣＶＤ法または電解メッキ法（銅シード膜を形成した後に電解メッキにより銅を成膜する）により形成される。
【０１３１】
中間プラグ８２ａ上には、貫通孔９０ａが設けられる。銅拡散防止膜８４ａおよび８４ｂ上に、層間絶縁膜８６ａおよび８６ｂが形成される。この層間絶縁膜８６および８６ｂにおいては、デジット線およびリファレンスデジット線を配置するための窪み領域８９ａおよび８９ｂが設けられ、また下部の配線との接続のための貫通孔９０ａが配置される。この層間絶縁膜８６ａおよび８６ｂ表面に、たとえばスパッタリングまたはプラズマＣＶＤ法により、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）のバリア膜８８が形成される。
【０１３２】
バリア膜８８は、銅配線を形成する際の下地バリア膜として形成され、銅の拡散防止および銅拡散による配線間リーク電流の増大を防止するため、また、配線断面形状を均質化するためのエッチングストッパとして用いられる。バリア膜８８は、貫通孔９０ａ表面においても形成され、中間プラグ８２ａに接触する。
【０１３３】
図２６（Ｂ）は、図２６（Ａ）の製造プロセスにおけるＤＬ方向の窪み領域８９ａ（８９ｂ）の断面構造を概略的に示す図である。このＤＬ方向においては、層間絶縁膜８０、銅拡散防止膜８４、層間絶縁膜８６およびバリア膜８８が、この順に積層される。
【０１３４】
図２６（Ｃ）は、図２６（Ａ）の製造プロセスにおける周辺回路７０が設けられる領域、すなわち周辺領域におけるＢＬ方向のデジット線形成部の断面構造を概略的に示す図である。
【０１３５】
図２６（Ｃ）において、下部の周辺回路の構成要素との電気的接続を取るための中間配線８２ｂが設けられ、この中間配線８２ｂの両側に層間絶縁膜８０ｃおよび８０ｄが設けられる。中間配線８２ｂの底部および側面にはバリア膜８０ｃが形成される。中間配線８２ｂ上には、デジット線との接続のための貫通孔９０ｂが設けられる。
【０１３６】
層間絶縁膜８０ｃおよび８０ｄと中間配線８２ｂ上に、銅拡散防止膜８４ｃおよび８４ｄが形成される。貫通孔９０ｂの両側に層間絶縁膜８６ｃおよび８６ｄが設けられ、層間絶縁膜８６ｃおよび８６ｄと中間配線８２ｂ表面に、バリア膜８８が設けられる。
【０１３７】
図２７（Ａ）−（Ｃ）は、図２６（Ａ）−（Ｃ）に示すプロセスの次のプロセスの各対応する部分の断面構造を概略的に示す図である。図２７（Ａ）においては、窪み領域８９ｂにマスクをして、たとえばスパッタリング法を用いて高透磁率膜であるニッケルフェライト（ＮｉＦｅ）膜を堆積する。高透磁率を有するＮｉＦｅ膜を形成することにより、貫通孔９０ａおよび窪み領域８９ａ表面に高透磁率膜が形成され、磁気シールド膜が形成される。この後、窪み領域８９ｂにおけるマスクを除去し、窪み領域８９ｂのバリア膜８８を露出させる。
【０１３８】
図２７（Ｂ）において、ＤＬ方向において全面にわたって高透磁率膜９２がバリア膜８８上に形成される。なお、図においては示していないが、ダミーデジット線ＤＤＬに対しては、高透磁率膜９２は、マスクにより形成されない。
【０１３９】
図２７（Ｃ）に示すように、デジット線（ＤＬ）周辺回路領域においても、貫通孔９０ｂ上に高透磁率膜９２が磁気シールド膜として形成される。この磁気シールド膜として利用されるＮｉＦｅ膜は、導電性の低抵抗合金膜であり、この周辺回路領域における配線の電気的接続に対しては何ら悪影響は及ぼさない。
【０１４０】
周辺領域（図２７（Ｃ））およびメモリセル部におけるアクセストランジスタへの配線部（図２７（Ａ）および（Ｂ））を同一構造で形成することにより、パターンずれを抑制する。
【０１４１】
図２８（Ａ）−（Ｃ）は、図２７（Ａ）−（Ｃ）に示す工程断面図の次の工程の断面構造をそれぞれ示す図である。この図２８（Ａ）−（Ｃ）に示す構造においては、銅配線形成領域全面にわたって再びバリア膜（ＴａまたはＴａＮ膜）９４がスパッタリング法またはプラズマＣＶＤ法を用いて成膜される。このバリア膜９４は、その上層に形成される銅配線の拡散防止等を行なうために設けられる。
【０１４２】
図２９（Ａ）−（Ｃ）は、図２８（Ａ）−（Ｃ）に示す工程断面図の次工程の断面構造をそれぞれ概略的に示す図である。この図２９（Ａ）−（Ｃ）に示すように、全面にわたってスパッタリング法、またはプラズマＣＶＤ法および電解メッキ法を用いて銅（Ｃｕ）を全面に堆積する。これにより、図２９（Ａ）に示す貫通孔９０ａおよび図２９（Ｃ）に示す貫通孔９０ｂにおいては、多層のバリア膜９４、高透磁率膜（磁気シールド膜）８８およびバリア膜８８を介して中間プラグ８２ａに中間配線８２ｂに到達するように、銅配線が形成される。このダマシン工程により、デジット線を構成する導体層およびプラグを構成する導体膜を並行して形成する。
【０１４３】
導体膜９６は、ダマシン法により、比較的厚く形成され、これにより、窪み領域８９ａおよび８９ｂ、および貫通孔９０ａおよび９０ｂに確実に導電性物質を充填して電気的接続を形成する。
【０１４４】
図３０（Ａ）−（Ｃ）は、図２９（Ａ）−（Ｃ）に示す工程断面図の次の工程の断面構造をそれぞれ概略的に示す図である。図３０（Ａ）−（Ｃ）において、ＣＭＰ（化学的・機械的研磨）法を用いて表面上に堆積された導電性の銅配線膜９６を研磨除去し、銅配線膜下部のバリア膜９４を露出させるとともに表面を平坦化する。これにより、窪み領域８９ａおよび８９ｂに導電性物質として銅配線膜９６ａおよび９６ｂが充填され、また貫通孔９０ａも銅配線９６ｃにより充填される。デジット線ＤＬ方向においては、図３０（Ｂ）に示すように、一定の膜厚の平坦な銅配線膜９６が形成される。図３０（Ｃ）に示すように、周辺領域部においても、銅配線膜９６ｂにより貫通孔９０ｂが充填される。
【０１４５】
このＣＭＰ工程においては、バリア膜９４を研磨ストップ膜として利用し、その表層のバリア膜９４が不必要に研磨されるのを防止し確実に必要な膜厚の銅配線膜を形成する。
【０１４６】
図３１（Ａ）−（Ｃ）は、図３０（Ａ）−（Ｃ）に示す工程断面図の次工程の断面構造をそれぞれ概略的に示す図である。図３１（Ａ）−（Ｃ）に示すように、表面に露出したバリア膜９４、高透磁率膜（磁気シールド膜）９２およびバリア膜８８は、ＣＭＰ法を用いて研磨除去する。これにより、窪み領域８９ａにおいて、バリア膜８８、高透磁率膜９２およびバリア膜９４が側壁および底部に形成され、その内部に銅配線膜８９ａが形成される。
【０１４７】
貫通孔９０ａにおいても、バリア膜８８、高透磁率膜９２およびバリア膜９４がその側壁および底部に形成され、その内部に銅配線膜９６ｃが形成される。一方、窪み領域８９ｂにおいては、その側壁底部において、バリア膜８８およびバリア膜９４が形成され、高透磁率膜９２は形成されない。
【０１４８】
窪み領域８９ａの導電層をノーマルセルが接続するデジット線ＤＬとして利用し、窪み領域８９ｂに生成される導体層９６ｂおよびバリア膜８８および９４により、リファレンスセルが接続するダミーデジット線ＤＤＬが形成される。したがって、ダミーデジット線ＤＤＬが、非クラッド配線構造とされる。
【０１４９】
一方、図３１（Ｃ）に示すように、周辺回路領域の貫通孔９０ｂにおいては、その側壁および底部に、バリア膜８８、高透磁率膜９２およびバリア膜９４が形成され、その内部の銅配線層９６ｄにより、デジット線ＤＬが下層の周辺回路の構成要素に電気的に接続される。
【０１５０】
なお、ダミーデジット線ＤＤＬの場合、その周辺領域に対する配線構造としては、高透磁率膜９２は形成されない。このＣＭＰ工程により、表面の平坦化および隣接デジット線の電気的分離が行われる。
【０１５１】
以上のように、マスクを利用することにより、ノーマルセルが接続されるデジット線ＤＬをクラッド配線構造とし、リファレンスセルが接続されるダミーデジット線ＤＤＬを非クラッド配線構造とすることができ、デジット線電流誘起磁場強度をダミーデジット線ＤＤＬにおいて小さくすることができる。
【０１５２】
なお、ダミーデジット線ＤＤＬとデジット線ＤＬが設けられる場合、通常のデータの書込／読出を行なう実使用時においては、ダミーデジット線ＤＤＬは常時非選択状態に維持される。したがって、ダミーデジット線ＤＤＬに対しても、クラッド配線構造が用いられてもよい。
【０１５３】
また、１つのデジット線ＤＬにノーマルセル（ＮＭＣ）およびリファレンスセル（ＲＭＣ）が接続される構成の場合、デジット線方向において、マスクを用いてリファレンスセルが形成される領域に高透磁率膜を形成されるのを防止する。すなわち、図２７（Ｂ）に示す断面構造において、ＤＬ方向において、リファレンスセルが接続される領域のデジット線に対してマスクを形成して、高透磁率膜９２をノーマルセルが形成される領域のみ形成する。
【０１５４】
［ビット線部分クラッド配線構造の製造工程］
図３２（Ａ）−（Ｄ）は、ビット線部分クラッド配線構造形成時の製造工程の半導体装置の断面構造を概略的に示す図である。図３２（Ａ）においては、メモリセル（ノーマルセルおよびリファレンスセル）形成領域のＢＬ方向の断面構造を示し、図３２（Ｂ）および（Ｃ）に、それぞれノーマルセルおよびリファレンスメモリセルＲＭＣの断面構造を示し、図３２（Ｄ）にビット線ＢＬの周辺領域部分の断面構造を示す。
【０１５５】
図３２（Ａ）において、先に図２６から図３１において説明した製造工程を用いて、デジット線ＤＬおよびダミーデジット線ＤＤＬおよび中間プラグ９９ａおよび９９ｂが形成される。デジット線ＤＬおよびダミーデジット線ＤＤＬ、中間プラグ９９ａおよび９９ｂに対しては、それぞれ、バリア層１００、高透磁率膜（磁気シールド膜）１０１、およびバリア膜１０２が形成される。図３２（Ａ）においては、図面の煩雑化を避けるため、ダミーデジット線ＤＤＬに対するこれらのバリア膜および高透磁率膜について参照番号を付す。但し、図２７から図３１に示す構造と異なり、ダミーデジット線ＤＤＬはクラッド配線構造とされ、高透磁率膜１０１が形成されている。ダミーデジット線ＤＤＬには、レファレンスセルが電磁気的に結合されるだけであり、ダミーデジット線ＤＤＬがクラッド配線構造とされても、特に問題は生じない。
【０１５６】
デジット線ＤＬ、ダミーデジット線ＤＤＬと中間プラグ９９ａおよび９９ｂ上に銅拡散防止膜１０４が形成される。この銅拡散防止膜１０４は、中間プラグ９９ａおよび９９ｂ上に貫通孔を有しており、貫通孔部分においてバリア膜１０７ａおよび１０７ｂが形成される。このバリア膜１０７ａおよび１０７ｂ上に、導電層１０８ａおよび１０８ｂがそれぞれ形成される。銅拡散防止膜１０４上に層間絶縁膜１０５ａおよび１０５ｂが形成される。
【０１５７】
導電層１０８ａおよび１０８ｂと層間絶縁膜１０５ａおよび１０５ｂ上に局所配線１０６ａおよび１０６ｂが、例えばスパッタリング法またはプラズマＣＶＤ法を用いてそれぞれ形成される。これらの局所配線１０６ａおよび１０６ｂは、バリア膜１０７ａおよび１０７ｂと導電膜１０８ａおよび１０８ｂに電気的に接続される。
【０１５８】
局所配線１０６ａおよび１０６ｂ上の可変磁気抵抗素子１１０ａおよび１１０ｂ除く領域に銅拡散防止膜１０９ａおよび１０９ｂが、それぞれ、例えばスパッタリング法を用いて形成される。
【０１５９】
可変磁気抵抗素子１１０ａおよび１１０ｂの図示しない上部電極上に、ビット線との電気的コンタクトをとるための導電膜（ビア）１１１ａおよび１１１ｂがそれぞれ形成される。局所配線１０６ａおよび１０６ｂ上に、可変磁気抵抗素子１１０ａおよび１１０ｂを形成する領域外部に、拡散防止膜１０９ａおよび１０９ｂがそれぞれ形成される。銅拡散防止膜１０９ａおよび１０９ｂならびに層間絶縁膜１０５ａおよび１０５ｂ上に、素子分離膜１１２がスパッリング法またはＣＶＤ法等を用いて形成される。
【０１６０】
図３２（Ｂ）および（Ｃ）に示すように、ノーマルセルＮＭＣおよびリファレンスメモリセルＲＭＣに対しては同一の構造が形成されており、デジット線ＤＬおよびダミーデジット線ＤＤＬ下部に、それぞれバリア膜１００、高透磁率膜１０１、およびバリア膜１０２が形成され、これらの上部に拡散防止膜１０４が形成される。この拡散防止膜１０４上に層間絶縁膜１０５ａおよび１０５ｂがそれぞれ形成され、局所配線１０６ａおよび１０６ｂが、層間絶縁膜１０５ａおよび１０５ｂ上に形成される。局所配線１０６ａおよび１０６ｂ上に可変磁気抵抗素子１１０ａおよび１１０ｂがそれぞれ形成され、可変磁気抵抗素子１１０ａおよび１１０ｂ上にコンタクト１１１ａおよび１１１ｂが形成される。この可変磁気抵抗素子形成領域を囲むように、素子分離膜１１２が形成される。
【０１６１】
図３２（Ｄ）に示すように、ビット線ＢＬの周辺領域（終端部）においては、中間配線９９ｃがデジット線と同一配線層で形成され（ダマシン工程により形成され）、その上部に銅拡散防止膜１０４、層間絶縁膜１０５および素子分離膜１１２が順次形成される。中間配線９９ｃ下部にはバリア層１０２、高透磁率膜１０１およびバリア膜１００が形成され、中間配線９９ｃが下層の配線に電気的に接続される。
【０１６２】
この素子分離膜１１２においては貫通孔１１５が設けられ、貫通孔１１５は、中間配線９９ｃにまで到達する。中間配線９９ｃは、ビット線ＢＬの周辺回路のトランジスタ（ビット線書込ドライバまたは読出ゲート）を構成するトランジスタに下層の配線を介して接続される。
【０１６３】
デジット線ＤＬおよびダミーデジット線ＤＤＬを形成する工程は、先の図２６から図３１に示す工程と同様の工程を用いて形成される（ただしダミーデジット線ＤＤＬに対しても、高透磁率膜が形成される。この高透磁率膜をダミーデジット線ＤＤＬに形成する工程は、単に高透磁率膜形成時、マスクをダミーデジット線ＤＤＬに対して非形成として、デジット線ＤＬおよびダミーデジット線ＤＤＬ両者に対してスパッタリング法により高透磁率膜を形成する。
【０１６４】
図３３（Ａ）−（Ｄ）は、それぞれ図３２（Ａ）−（Ｄ）に示す断面構造のそれぞれの次工程完了後の断面構造を概略的に示す図である。図３３（Ａ）−（Ｄ）に示すように、スパッタリング法またはプラズマＣＶＤ法を用いてタンタル（Ｔａ）膜または窒化タンタル（ＴａＮ）膜で構成されるバリア膜１２０が形成された後、必要領域部分においてのみこのバリア膜１２０がパターニングされる。図３３（Ａ）−（Ｄ）においては、全面にわたってこのバリア膜が形成されるように示す。
【０１６５】
前述のように、バリア膜１２０は銅拡散防止機能を有するとともに、電気的コンタクトを正確に形成するための機能を有しており、図３３（Ｄ）に示すように、ビット線ＢＬの周辺領域においても、貫通孔１１５の素子分離膜１１２表面に形成されるバリア膜１２０は、中間配線９９ｃに電気的に接続される。
【０１６６】
図３４（Ａ）−（Ｄ）は、図３３（Ａ）−（Ｄ）のそれぞれの工程断面図の次工程完了後の断面構造をそれぞれ概略的に示す図である。図３４（Ａ）および（Ｃ）に示すように、リファレンスセルＲＭＣを形成する領域にマスク１２２を形成し、また、図３４（Ａ）、（Ｂ）およびＤに示すように、ノーマルセルが形成される領域およびビット線周辺領域には、マスクを非形成とし表面を露出させる。
【０１６７】
この状態で、高透磁率膜であるニッケルフェライト（ＮｉＦｅ）をプラズマＣＶＤ法またはスパッタリング法を用いて成膜する。この高透磁率膜の成膜後、マスク１２２を除去する。
【０１６８】
従って、マスク除去後の各部分の断面構造を示す図３５（Ａ）−（Ｄ）に示すように、ノーマルセルＮＭＣおよびビット線周辺領域において、高透磁率膜（磁気シールド膜）１２４が形成され、リファレンスセルＲＭＣの領域においては高透磁率膜（磁気シールド膜）は形成されない。この後、ビット線形成領域においてリファレンスセルＲＭＣ領域にマスクをして、異方性エッチングを行ない、ノーマルセルに対するビット線を形成する領域については、高透磁率膜１２４のうち底部に形成された高透磁率膜部をエッチング除去する。これにより、ノーマルセルＮＭＣの配置領域およびビット線周辺領域におけるバリア膜１２０の側壁および上表面に高透磁率膜１２４が形成され、リファレンスセルに対するビット線形成領域の底部のバリア膜１２０底面には高透磁率膜１２４は形成されない。これにより、ノーマルセルの可変磁気抵抗素子１１０ａと対向するビット線の底面の磁気シールド層が非形成とされる。
【０１６９】
次いで、図３６（Ａ）−（Ｄ）に示すように、銅配線形成領域に対して、スパッタリング法等を用いてタンタル（Ｔａ）または窒化タンタル（ＴａＮ）膜を成膜し、必要な領域において形成されるように所定形状にパターニングする。これにより、銅配線が形成される領域においてバリア膜１２６が形成される。
【０１７０】
次いで、図３７（Ａ）−（Ｄ）に示すように、いわゆるデュアル・ダマシン・プロセスを実行して、スパッタリングにより銅配線シード膜を形成し、その後さらに電気めっきにより銅配線を厚く形成する。この後、膜質改善のために熱処理（アニール）を実行する。これにより、図３７（Ａ）−（Ｄ）に示すように、銅配線形成領域すなわち溝形成領域において膜厚の厚い銅配線膜１２８が形成される。
【０１７１】
次いで、、銅配線膜１２８に対するＣＭＰ処理を実行し、銅配線膜１２８を所定の膜厚にまで薄くするとともに表面を平坦化する。
【０１７２】
この銅のＣＭＰ処理を施した後、図３８（Ａ）−（Ｄ）にそれぞれ示すように、ノーマルセルＮＭＣおよびリファレンスセルＲＭＣおよびビット線周辺領域において、露出したバリア膜１２６、高透磁率膜１２４およびバリア膜１２０を順次ＣＭＰ処理を施して表面上に露出した膜を除去して、隣接メモリセルおよび隣接ビット線を電気的に分離する。ビット線を構成する銅配線膜（導体）１２８の側壁および底部に、バリア膜１２０，１２６および高透磁率膜１２４をリファレンスセル領域を除いて形成する。リファレンスセルＲＭＣに対しては図３８（Ｃ）に示すように、銅配線膜１２８の側壁および底部には、バリア膜１２６および１２０が形成されるだけである。
【０１７３】
デュアルプロダマシンプロセスを利用することにより、銅配線を用いて配線パターニングおよびビアの充填を行なうことができる。応じて、ビット線の下部を除く３面に高透磁率膜を配置し、ノーマルセルＮＭＣに対してビット線の底面を除く３方向を磁気シールドする。このとき、リファレンスセルＲＭＣにおいて、側面に磁気シールド膜が形成されてもよい。この後、ビット線上部の高透磁率膜およびバリア膜を形成する。ビット線上層に高透磁率膜を形成する工程については、後に説明する。
【０１７４】
上述のように、高透磁率膜形成においてリファレンスセルＲＭＣの形成領域にマスクを用い、ノーマルセルおよび周辺領域においてのみ高透磁率膜を形成する。これにより、リファレンスセルＲＭＣに対するビット線を部分クラッド配線または非クラッド配線構造とすることができる。この場合、リファレンスセルＲＭＣのみならず、周辺領域においても、マスクを施し、高透磁率膜の形成を防止してもよい。
【０１７５】
［ビット線クラッド配線構造の製造工程２］
図３９（Ａ）−（Ｄ）は、ビット線のクラッド配線構造を製造する工程断面図である。この図３９（Ａ）−（Ｄ）の工程は、図３８（Ａ）−（Ｄ）にそれぞれ示す工程の後に実行される。従って、図３８（Ａ）−（Ｄ）に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７６】
ただし、図３９（Ｃ）に示すリファレンスＲＭＣにおいては、ビット線を構成する銅配線膜１２８は、クラッド配線構造を有しており、バリア膜１２０、高透磁率膜１２４およびバリア膜１２６が銅配線膜１２８上部を除く領域に形成される。すなわち、リファレンスセルに対してノーマルセルと同一工程で、ビット線銅配線が形成される。このリファレンスセル領域においてビット線は、図３８に示すように非クラッド配線構造とされてもよい。
【０１７７】
図３９（Ａ）−（Ｄ）に示す構造において、銅配線膜１２８を形成した後、その上部に、スパッタリング法またはプラズマＣＶＤ法を用いて低温で銅拡散防止膜１３０が形成される。この銅拡散防止膜１３０は、たとえば窒化シリコン（ＳｉＮ）膜である。低温処理を実行するのは以下の理由による。すなわち、銅配線膜１２８が形成されており、銅配線の銅原子が熱処理中に熱拡散し、銅拡散防止膜中に侵入し、銅原子の拡散防止の機能が低下するのを抑制するためである。
【０１７８】
銅拡散防止膜１３０上に、バリア膜１３２、高透磁率膜１３４、およびバリア膜１３６が順次、スパッタリング法等を用いて形成される。バリア膜１３６上に再び、低温窒化シリコン膜１３８が形成される。これらの膜１３０、１３２、１３４、１３６、１３８から形成される積層構造は、下部に銅配線が形成される領域に対応するようにパターニングされる。ノーマルモリセルＮＭＣおよびリファレンスセルＲＭＣに対する領域においても、銅配線１２８上部に、高透磁率膜１３４が形成される。
【０１７９】
次いで、図４０（Ａ）および（Ｂ）に示すように、ノーマルセルＮＭＣが形成される領域にレジスト膜１４０を形成する。一方、図４０（Ｃ）および（Ｄ）に示すように、リファレンスセルＲＭＣおよび周辺領域には、このレジスト膜１４０は形成されない。このレジスト膜１４０をマスクとしてエッチング処理を行ない、低温窒化シリコン膜で形成される銅拡散防止膜１３０のエッチング除去を行なう。この後、再びレジスト膜１４０をマスクとしてエッチングを行ない、バリア膜１３６をエッチング除去する。その後、レジスト膜１４０をたとえばプラズマアッシングにより除去した後、このレジスト残渣を洗浄して除去する。
【０１８０】
レジスト膜１４０を除去した後、図４１（Ａ）−（Ｄ）にそれぞれ示すように、低温窒化シリコン膜で構成される銅拡散防止膜１３８をマスクとして、選択的なエッチングを行なう。図４１（Ｃ）に示すように、リファレンスセルＲＭＣにおいては、先のレジストマスク１４０を用いたエッチング時において、バリア層１３６のエッチング除去が行なわれている。図４１（Ａ）および（Ｃ）に示すように、この選択的エッチングにより、リファレンスセルＲＭＣにおいて高透磁率膜１３４および下層のバリア膜１３２が、エッチング除去される。このとき、リファレンスセルＲＭＣの領域において、銅拡散防止膜１３０が部分的にエッチング除去され、膜圧が薄くなり、銅拡散防止膜１３０ｂとなる。
【０１８１】
ノーマルセルＮＭＣの領域においては、図４１（Ａ）および（Ｂ）に示すように、銅拡散防止膜１３８の膜厚が薄くなり（選択エッチング工程により）、銅拡散防止膜１３８ａとなる。周辺領域においても、図４１（Ｄ）に示すように、リファレンスセルＲＭＣの領域と同様、膜厚の薄い拡散防止膜１３０ｂが表面に残る。
【０１８２】
これらの一連の処理により、ビット線ＢＬにおいて、リファレンスセルＲＭＣの形成領域上部においては、蓋となる高透磁率膜１３６が、エッチング除去され、ビット線の側壁にのみ高透磁率膜１２４が形成される部分クラッド配線構造が実現される。
【０１８３】
次いで、図４２（Ａ）−（Ｄ）に示すように、全面わたって銅拡散防止膜１４２を低温処理により形成する（低温ＳｉＮ膜形成）。これにより、ビット線の製造工程が完了し、膜厚を測定し、膜厚が正常な値であれば、ウェハの裏面を洗浄し、銅原子またはエッチング残渣が次工程においてまで半導体ウェハに付着し、次工程に対する悪影響が生じるのを防止する。次いで、ミストジェットを用いて洗浄を行なって、このビット線製造工程において生成した異物を除去し、信頼性を確保する。
【０１８４】
なお、この場合、リファレンスセルＲＭＣが形成されるビット線部分においては、その蓋となる高透磁率膜１３４が形成されていないため、この低温バリア膜（低温ＳｉＮ膜）においてメモリセル形成領域とリファレンス形成領域とで段差が生じる可能性がある。この段差が問題となる場合には、ＣＭＰ法を用いて表面を平坦化する。
【０１８５】
以上のように、この蓋となる高透磁率膜（磁気シールド膜）を形成する工程においては、リファレンスセルに対しては、一旦上層に磁気シールド膜を形成した後に上層の蓋となる磁気シールド膜を除去するエッチング工程が必要とされる。しかしながら、これに代えて、リファレンスセルＲＭＣを形成する領域にマスクをして、ノーマルセル領域および周辺領域にバリア膜１３２、高透磁率膜１３４およびバリア膜１３６が形成されてもよい。リファレンスセル領域においてはビット線上層には、このマスクにより、高透磁率膜１３４は形成されない。
【０１８６】
上述のようにして、ビット線配線構造を、リファレンスセル領域において部分または非クラッド配線構造とし、ノーマルセル領域において（完全）クラッド配線構造とすることができ、リファレンスセルの記憶データを長期にわたって安定に保持することが可能となる。
【０１８７】
［実施の形態５］
図４３は、この発明の実施の形態５に従う半導体装置の全体の構成を概略的に示す図である。図４３において、半導体装置２００は、ロジック２０２と、ロジック２０２と同一半導体基板（チップ）上に形成されるＭＲＡＭ２０４と、外部との間でデータ／信号を送受するインタフェース回路２０６とを含む。
【０１８８】
ロジック２０２は、例えばＣＰＵ（中央演算処理装置）などのプロセッサで構成され、プログラムまたは命令に従って指定された演算処理を実行する。ＭＲＡＭ２０４は、これまでにおいて説明したＭＲＡＭと同様の構成を有し、外部からのデータおよび／またはロジック２０２が使用するデータを格納するとともに、ロジック２０２のデータ演算処理時の作業領域として利用される。ロジック２０２およびＭＲＡＭ２０４は、内部バス２０８を介して結合され、ロジック２０２は、この内部バス２０８を介してＭＲＡＭ２０４へアクセスすることができる。
【０１８９】
インタフェース回路２０６、内部バス２０８を介してロジック２０２およびＭＲＡＭ２０４に結合され、外部装置とロジック２０２との間で信号およびデータの送受を行い、またＭＲＡＭ２０４との間でデータの転送を行う。たとえば、この半導体装置２００が携帯機器のコントローラとして利用される場合、ＭＲＡＭ２０４にはダウンロードされたアプリケーションデータなどが格納される。
【０１９０】
この図４３に示す半導体装置２００は、いわゆるシステムＬＳＩであり、１つのシステムを構成し、ＭＲＡＭ２０４は、１つのマクロブロックとしてライブラリを利用して配置される。このような組込み用途のＭＲＡＭに本実施の形態に従うＭＲＡＭを適用することにより、長期にわたって安定にデータを保持するとともにデータ読出を行なうことができるＭＲＡＭを実店することができ、安定なシステムを構築することができる。
【産業上の利用可能性】
【０１９１】
この発明は、可変磁気抵抗素子の抵抗値を、電流誘起磁場により自由層の磁気マモーメントの方向（磁化方向）を設定する磁気半導体メモリに適用することにより、長期にわたって安定にデータの読出を行なうことのできる磁気半導体メモリを実現することができる。特に、単体のメモリ装置ではなく、システムを構築するＳＯＣ（システム・オン・チップ）にこの発明を適用することにより、安定性の高いシステムを構築することができる。
【符号の説明】
【０１９２】
１  半導体装置、２ａ，２ｂ  メモリマット、３  ロウデコーダ、４ａ，４ｂ  コラムデコーダ、ＳＲＹ００−ＳＲＹ０３，ＳＲＹ３０−ＳＲＹ３３  サブアレイ、メモリセルアレイ、１１ａ，１１ｂ  ビット線書込ドライバ、１２  ワード線ドライバ、１３  デジット線ドライバ、２５  ビット線、ＶＲ  可変磁気抵抗素子、ＦＲＬ  自由層、ＦＸＬ  固定層、ＢＲＬ  バリア層、ＭＣ１，ＭＣ２  メモリセル、ＡＴＲ１，ＡＴＲ２  アクセストランジスタ、ＶＲ１，ＶＲ２，ＶＲ  可変磁気抵抗素子、ＷＬ０，ＷＬ１…  ワード線、ＤＷＬ０，ＤＷＬ１  ダミーワード線、ＤＬ０，ＤＬ  デジット線、ＤＤＬ  ダミーデジット線、ＳＬ  ソース線、ＲＭＣ０−ＲＭＣ３  リファレンスセル、１０Ｎ  ノーマルセルアレイ領域、１０Ｒ  リファレンスセルアレイ領域、４０  クラッド配線構造、４２  部分または非クラッド配線構造、ＤＶＲ  ダミー可変磁気抵抗素子、３０  導体、３２  磁気シールド膜、３２ａ，３２ｂ，３２ｃ  磁気シールド膜、１０Ｆ１，１０Ｆ２，１０Ｆ３    ダミーセル領域、ＰＱ１，ＰＱ２  周辺回路領域、１０Ｆ４−１０Ｆ７    ダミーセル領域、１０ＮＡ，１０ＮＢ  ノーマルセル領域、５０  メモリセルアレイ、５２  ワード線ドライブ回路、５４  デジット線ドライブ回路、５６ａ，５６ｂ  ビット線書込ドライバ、６０  クラッド配線構造、６２  部分または非クラッド配線構造、ＬＡ，ＤＬＡ  局所配線、６５  導体、６７，６７ａ−６７ｃ  磁気シールド膜、ＨＡＸ  磁化困難軸、ＥＡＸ  磁化容易軸、８８  バリア膜、９２  磁気シールド膜、９４  バリア膜、９６  デジット線導体配線、９６ａ，９６ｂ  デジット線導体配線、１１０ａ，１１０ｂ  可変磁気抵抗素子、１１１ａ，１１１ｂ  コンタクト（導体膜）、１２０  バリア膜、１２４  磁気シールド膜、１２６  バリア膜、１２８  ビット線導体配線、１３２，１３６  バリア膜、１３８  高透磁率膜。２００  半導体装置、２０２  ロジック、２０４  ＭＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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