(57)【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ（ＳＲＡＭ）において、
複数のセクタであって、前記複数のセクタ内の各セクタは、複数のビット線の行と複数のビット線の列に配置された複数のＳＲＡＭセルを有し、前記複数のセクタ内のセクタごとに、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、１対のデータノードを形成するように結合された１対の交差結合インバータを有し、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のＳＲＡＭセルの前記プルダウンデバイスは一緒に結合され、
前記各セクタの前記複数のＳＲＡＭセルは、選択的に、（ｉ）前記複数のＳＲＡＭセル内のデータにアクセスすることができ、前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスは第１の電圧に駆動される動作モード、または（ｉｉ）前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスは第２の電圧に駆動され、前記第２の電圧は第１又は第２の電圧レベルの何れかに設定されるスタンバイモードとなる、複数のセクタと、
セクタデコーダであって、（ｉ）セクタアドレスの範囲内のデコードされたセクタアドレスに基づいて前記動作モードに選択的にアクティベートされるべき、前記複数のセクタ内のセクタを特定し、（ｉｉ）前記デコードされたセクタアドレスに基づいてセクタ選択的無バイアス信号を供給するように構成された、セクタデコーダと、
複数のセクタバイアス回路であって、
前記複数のセクタバイアス回路内の第１のセクタバイアス回路は、
（Ａ）（ｉ）前記セクタデコーダと、（ｉｉ）前記第１のセクタバイアス回路に対応する、前記複数のセクタ内の第１のセクタとに結合され、
（Ｂ）前記第１のセクタバイアス回路に結合された前記第１のセクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスに前記第１の電圧または前記第２の電圧を供給するように選択的に構成され、前記第１のセクタバイアス回路は、
前記第１のセクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときは、前記第１のセクタバイアス回路に結合された前記第１のセクタ内の前記複数のＳＲＡＭセルの前記プルダウンデバイスに、前記第１の電圧レベルに設定された前記第２の電圧を供給し、
前記第１のセクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っているときは、前記第１のセクタバイアス回路に結合された前記第１のセクタ内の前記複数のＳＲＡＭセルの前記プルダウンデバイスに前記第１の電圧を供給し、
前記複数のセクタバイアス回路内の第２のセクタバイアス回路は、
（Ａ）（ｉ）前記セクタデコーダと、（ｉｉ）前記第２のセクタバイアス回路に対応する、前記複数のセクタ内の第２のセクタとに結合され、
（Ｂ）前記第２のセクタバイアス回路に結合された前記第２のセクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスに前記第１の電圧または前記第２の電圧を供給するように選択的に構成され、前記第２のセクタバイアス回路は、
前記第２のセクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときは、第２のセクタバイアス回路に結合された第２のセクタ内の前記複数のＳＲＡＭセルの前記プルダウンデバイスに、前記第２の電圧レベルに設定された前記第２の電圧を供給する、複数のセクタバイアス回路と
を備えることを特徴とするスタティックランダムアクセスメモリ。
【請求項２】
前記複数のセクタは第１の複数のセクタであり、
前記複数のセクタバイアス回路は第１の複数のセクタバイアス回路であり、
セクタアドレスの前記範囲はセクタアドレスの第１の範囲であり、
前記スタティックランダムアクセスメモリは、
第２の複数のセクタであって、前記第２の複数のセクタ内の各セクタは、複数のビット線の行と複数のビット線の列に配置された複数のＳＲＡＭセルを有し、前記第２の複数のセクタ内セクタごとに、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、１対のデータノードを形成するように結合された１対の交差結合インバータを有し、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のＳＲＡＭセルの前記プルダウンデバイスは一緒に結合され、
前記各セクタの前記複数のＳＲＡＭセルは、選択的に、（ｉ）前記複数のＳＲＡＭセル内のデータにアクセスすることができ、前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスは前記第１の電圧に駆動される動作モード、または（ｉｉ）前記各セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスは前記第２の電圧に駆動されるスタンバイモードとなる、第２の複数のセクタと、
第２のセクタデコーダであって、（ｉ）セクタアドレスの第２の範囲内のデコードされたセクタアドレスに基づいて前記動作モードに選択的にアクティベートされるべき、前記第２の複数のセクタ内のセクタを特定し、（ｉｉ）前記デコードされたセクタアドレスに基づいてセクタ選択的無バイアス信号を供給するように構成された、第２のセクタデコーダと、
第２の複数のセクタバイアス回路であって、前記第２の複数のセクタバイアス回路内の各セクタバイアス回路は、
（Ａ）（ｉ）前記第２のセクタデコーダと、（ｉｉ）前記各セクタバイアス回路に対応する、前記第２の複数のセクタ内のセクタとに結合され、
（Ｂ）前記各セクタバイアス回路に結合された前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスに前記第１の電圧または前記第２の電圧を供給するように選択的に構成され、前記各セクタバイアス回路は、
前記各セクタバイアス回路が前記第２のセクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときは、前記各セクタバイアス回路に結合された前記セクタ内の前記複数のＳＲＡＭセルの前記プルダウンデバイスに前記第２の電圧を供給し、
前記各セクタバイアス回路が前記第２のセクタデコーダから前記セクタ選択的無バイアス信号を受け取っているときは、前記各セクタバイアス回路に結合された前記セクタ内の前記複数のＳＲＡＭセルの前記プルダウンデバイスに前記第１の電圧を供給する、第２の複数のセクタバイアス回路と
をさらに備えることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項３】
前記スタティックランダムアクセスメモリは複数のメモリバンクを備え、
前記複数のメモリバンク内のメモリバンクは複数のセクタを備えることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項４】
前記各セクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときに前記複数のセクタバイアス回路内のセクタバイアス回路によって供給される前記第２の電圧は、
（ｉ）第１の制御信号の２値論理状態と、
（ｉｉ）第２の制御信号の２値論理状態と、
（ｉｉｉ）前記セクタバイアス回路によって受け取られる接地電圧と
の組み合わせの関数であることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項５】
前記セクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときに前記複数のセクタバイアス回路内のセクタバイアス回路によって供給される前記第２の電圧は、
前記第１の制御信号の状態が論理「１」で、前記第２の制御信号の状態が論理「０」のときは第１の値、
前記第１の制御信号の状態が論理「０」で、前記第２の制御信号の状態が論理「１」のときは第２の値、
前記第１の制御信号の状態が論理「１」で、前記第２の制御信号の状態が論理「１」のときは第３の値
であることを特徴とする請求項４に記載のスタティックランダムアクセスメモリ。
【請求項６】
前記複数のセクタ内のセクタの前記複数のＳＲＡＭセル内のＳＲＡＭセルの前記プルダウンデバイスは、Ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）デバイスを備えることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項７】
前記第２の電圧は約５０ミリボルトから約２５０ミリボルトの範囲内であり、前記第１の電圧は５０ミリボルト未満であることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項８】
前記第２の電圧は、前記複数のＳＲＡＭセル内のＳＲＡＭセルの前記データノードに記憶された論理レベルの安定性を保つように動作可能であることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項９】
前記第２の電圧は、前記プルダウンデバイスのボディウェル電位をバイアスすることによって印加されることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項１０】
前記第２の電圧は、前記複数のセクタにおけるセクタ内の前記複数のＳＲＡＭセルの安定性を保つように選択されることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項１１】
前記第２の電圧は、前記プルダウンデバイスのそれぞれのソース端子をバイアスすることによって印加されることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項１２】
前記セクタデコーダは、セクタアドレスの前記範囲内の前記デコードされたセクタアドレスに基づいて、前記複数のセクタ内の残りのセクタをスタンバイモードに維持しながら、動作モードに選択的にアクティベートされるべき、前記複数のセクタ内の前記セクタを特定するように構成されることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項１３】
前記複数のセクタバイアス回路内の各セクタバイアス回路は、前記各セクタバイアス回路が前記各セクタバイアス回路に結合された前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスに第１の電圧を供給しているときは、前記各セクタバイアス回路に結合された前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスを前記第２の電圧から分離し、
前記各セクタバイアス回路は、前記各セクタバイアス回路が前記各セクタバイアス回路に結合された前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスに前記第２の電圧を供給しているときは、前記各セクタバイアス回路に結合された前記セクタ内の前記ＳＲＡＭセルの前記プルダウンデバイスを前記第１の電圧から分離することを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
【請求項１４】
スタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するメモリ動作方法であって、前記ＳＲＡＭは複数のセクタを備え、前記複数のセクタ内の各セクタは複数のビット線の行と複数のビット線の列に配置された複数のＳＲＡＭセルを有し、前記複数のセクタ内のセクタごとに、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、１対のデータノードを形成するように結合された１対の交差結合インバータを有し、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のＳＲＡＭセルの前記プルダウンデバイスは一緒に結合され、
前記方法は、
（Ａ）第１のメモリ読み出し動作のためにセクタアドレスの範囲内の第１のセクタアドレスをデコードし、それによって第１のデコードされたセクタアドレスを得るステップと、
（Ｂ）前記第１のデコードされたセクタアドレスに基づいて、前記複数のセクタ内の第１のセクタの前記複数のＳＲＡＭセルを、前記第１のセクタの前記複数のＳＲＡＭセルのプルダウンデバイスを第１の電圧で駆動することによって、選択的にアクティベートするステップと、
（Ｃ）前記第１のセクタの前記複数のＳＲＡＭセルのプルダウンデバイスを前記第１の電圧で駆動し続けながら、前記第１のセクタ内の選択されたＳＲＡＭセルに記憶されたデータ値を読み出すステップと、
（Ｄ）第２のメモリ読み出し動作のために第２のセクタアドレスをデコードし、それによって第２のデコードされたセクタアドレスを得るステップと、
（Ｅ）前記第２のデコードされたセクタアドレスに基づいて、第２のセクタの前記複数のＳＲＡＭセルを、前記第２のセクタの前記複数のＳＲＡＭセルのプルダウンデバイスを前記第１の電圧で駆動することによって、選択的にアクティベートするステップと、
（Ｆ）前記第１のセクタ内の前記複数のＳＲＡＭセルのプルダウンデバイスを第１の電圧レベルに設定された第２の電圧で駆動するステップと、
（Ｇ）第３のメモリ読み出し動作のために第３のセクタアドレスをデコードし、それによって第３のデコードされたセクタアドレスを得るステップと、
（Ｈ）第３のセクタ内の前記複数のＳＲＡＭセルのプルダウンデバイスを第２の電圧レベルに設定された第２の電圧で駆動するステップと
を含むことを特徴とするメモリ動作方法。
【請求項１５】
前記読み出すステップ（Ｃ）は、
（ｉ）列アドレスに基づいて前記第１のセクタ内の特定のビット線の列を選択するステップと、
（ｉｉ）行アドレスに基づいて前記第１のセクタ内の特定のビット線の行を選択し、それによって前記選択されたＳＲＡＭセルを特定するステップと
を含むことを特徴とする請求項１４に記載のメモリ動作方法。
【請求項１６】
前記第２の電圧の値は、
（ｉ）第１の制御信号の２値論理状態と、
（ｉｉ）第２の制御信号の２値論理状態と、
（ｉｉｉ）前記第１のセクタに結合されたセクタバイアス回路によって受け取られる接地電圧と
の組み合わせの関数によって決定されることを特徴とする請求項１４に記載のメモリ動作方法。
【請求項１７】
前記第２の電圧の値は、
前記第１の制御信号の状態が論理「１」で、前記第２の制御信号の状態が論理「０」のときは第１の値、
前記第１の制御信号の状態が論理「０」で、前記第２の制御信号の状態が論理「１」のときは第２の値、
前記第１の制御信号の状態が論理「１」で、前記第２の制御信号の状態が論理「１」のときは第３の値
であることを特徴とする請求項１６に記載のメモリ動作方法。
【請求項１８】
前記第２の電圧の値は約５０ミリボルトから約２５０ミリボルトの範囲内であることを特徴とする請求項１４に記載のメモリ動作方法。
【請求項１９】
前記複数のセクタは第１の複数のセクタであり、セクタアドレスの前記範囲はセクタアドレスの第１の範囲であり、前記ＳＲＡＭは第２の複数のセクタを備え、前記第２の複数のセクタ内の各セクタは複数のビット線の行と複数のビット線の列に配置された複数のＳＲＡＭセルを備え、前記第２の複数のセクタ内のセクタごとに、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、１対のデータノードを形成するように結合された１対の交差結合インバータを有し、
前記各セクタの前記複数のＳＲＡＭセル内の各ＳＲＡＭセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のＳＲＡＭセルの前記プルダウンデバイスは一緒に結合され、
前記メモリ動作方法は、
前記第１のセクタアドレスがセクタアドレスの前記第１の範囲にあるときは、（Ａ）から（Ｆ）のステップを実行するステップとを含み、
前記第１のセクタアドレスがセクタアドレスの第２の範囲にあるときは、
（Ａ２）メモリ読み出し動作のためにセクタアドレスの前記第２の範囲内の前記第１のセクタアドレスをデコードし、それによって第３のデコードされたセクタアドレスを得るステップと、
（Ｂ２）前記デコードされたセクタアドレスに基づいて、前記第２の複数のセクタ内の第３のセクタの前記複数のＳＲＡＭセルを、前記第３のセクタの前記複数のＳＲＡＭセルのプルダウンデバイスを前記第１の電圧で駆動することによって、選択的にアクティベートするステップと、
（Ｃ２）前記第２の複数のセクタ内の前記第３のセクタの前記複数のＳＲＡＭセルのプルダウンデバイスを前記第１の電圧で駆動し続けながら、前記第３のセクタ内の選択されたＳＲＡＭセルに記憶されたデータ値を読み出すステップと、
（Ｄ２）第２のメモリ読み出し動作のために第２のセクタアドレスをデコードし、それによって第２のデコードされたセクタアドレスを得るステップと、
（Ｅ２）前記第２のデコードされたセクタアドレスに基づいて、第２のセクタの前記複数のＳＲＡＭセルを、前記第２のセクタの前記複数のＳＲＡＭセルのプルダウンデバイスを前記第１の電圧で駆動することによって、選択的にアクティベートするステップと、
（Ｆ２）前記第３のセクタ内の前記複数のＳＲＡＭセルの前記プルダウンデバイスを前記第２の電圧レベルに設定された第２の電圧で駆動するステップと
を実行するステップとを含むことを特徴とする請求項１４に記載のメモリ動作方法。
【請求項２０】
前記第２の電圧は約５０ミリボルトから約２５０ミリボルトの範囲内であり、前記第１の電圧は５０ミリボルト未満であることを特徴とする請求項１４に記載のメモリ動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）本出願は、その全体が参照により本明細書に組み込まれている、２００９年９月１４日に出願した米国特許出願第１２／５５８，８１６号の優先権を主張するものである。
【０００２】
本開示は一般に、半導体メモリに関する。より詳細には、いかなる限定でもないが、本開示は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおけるリークを低減するためのセクタベースのソースバイアス方式を対象とする。
【背景技術】
【０００３】
複数のメモリセルを備えるスタティックランダムアクセスメモリ、すなわちＳＲＡＭデバイスは、通常は１つまたは複数のＩ／Ｏを有する行と列のアレイ（たとえば×４，×８、×１６などの構成）として構成される。また、このようなメモリは、高密度、高速、および低電力が必要な用途向けにマルチバンクアーキテクチャにて実現することができる。アーキテクチャおよびタイプに関わらず、各ＳＲＡＭセルは情報の一ビットを記憶するように動作することができる。この情報へのアクセスは、所与の物理的な行（ｒｏｗ）内のすべてのメモリセルを（それらに関連するワード線を駆動することにより）アクティブにし、選択された出力に記憶されたデータ値を供給するように、選択された列に関連するビット線上にデータを出力することによって円滑に行われる。データがビット線上に配置されると、ビット線上の電圧レベルは対向する電源レール（たとえば、ＶＤＤおよび接地）に分離し始め、ビット線上で検知された論理レベルが所定の電圧差だけ、通常はＶＤＤの１０％以下だけ分離した後に、センスアンプを使用してラッチされる。さらにセンスアンプは、各列に関連する相補型ビット線（たとえばデータ線）上のデータ信号およびデータ・バー信号（ｄａｔａ−ｂａｒ  ｓｉｇｎａｌ）の両方をメモリセルのそれぞれが駆動する状態にて、差動センスアンプとして設けることができる。動作時は、メモリセルをアクティベートする前に、ビット線はプリチャージされ、共通値に等しくされる。特定の行および列が選択されると、それらに対応するメモリセルは、それがデータ線の一方を接地に向かって下げ、他方のデータ線はプリチャージされたレベル、通常はＶＤＤのままとなるようにアクティベートされる。２つの相補型ビット線に結合されたセンスアンプは、２つのビット線の間の差をそれが所定の値を超えると検知し、検知された差は、異なる論理状態「０」および「１」としてセンスアンプに示される。
【０００４】
トランジスタデバイスのサイズが（たとえば０．１３μｍ以下に）縮小し続けるのにつれて、主として、このような寸法ではデバイスはスタンバイモードにおけるオフ状態での高いリーク値の影響を受けるので、ＳＲＡＭセルの動作に関していくつかの問題が現れ始める。本質的にこれらのデバイスはもはや理想的なスイッチではなくなり、オフ状態でさえもドレインからソースへ、またはドレイン／ソースから基板への無視できない一定の電流の流路を有するふるい（ｓｉｅｖｅ）に近くなる。高いリークは、２つの大きな問題を引き起こす。第１に、リークとして大きな静電流が発生するので、結果として静的電力消費が増加する。第２には、より重大な問題として、ＳＲＡＭセルからの不正なデータ読み出しの問題である。選択された列内のすべてのビットセルからの累積されたリーク電流は、現在、読み出し電流と同程度であり、それにより信頼できる検知動作のために必要なビット線の差分が著しく損なわれる。
【０００５】
ＳＲＡＭセルにおけるスタンバイリーク電流を低減する技術は、例えば非特許文献１に開示されている。当該技術では、単一のビット線の列上の複数のＳＲＡＭセルのソース端子がバイアス電位をもたらすために一緒に結合される。このような方式では総スタンバイ電流の減少は見られるが、読み出し電流（ＩＲ）とセルリーク電流（ＩＬ）の比は改善されない。
【０００６】
ＳＲＡＭセルにおけるスタンバイリーク電流を低減する技術は、他にも特許文献１に開示されている。特許文献１にに開示されているように、所与のセクタのメモリセルがスタンバイモードにあるときは、セクタ内のメモリセルの各物理的行への書き込み線は非選択状態にあり、セクタソース線はメモリリークを低減するために選択電位に駆動される。セクタ内の所与の物理行に対してメモリ読み出しがアクティベートされたときは、所望の物理行に関連する書き込み線はハイに駆動される。これは所望の物理行に関連するロジックに、物理行のためのソース線をローに駆動させる。セクタ内の他の物理行のためのソース線は、選択された（バイアスされた）電位に維持される。選択された物理行内の各セルの電圧差分が検知され、メモリセルは、別の物理行のための別の読み出し動作が開始するとすぐにスタンバイモードに復帰される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，０６１，７９４号明細書
【非特許文献】
【０００８】
【非特許文献１】Kenichi Osada, Yoshikazu Saitoh, Eishi Ibe and Koichiro Ishibashi, "16.7fA/cell Tunnel-Leakage-Suppressed 16Mb SRAM for Handling Cosmic-Ray-Induced Multi-Errors", IEEE International Solid-State Circuits Conference, 2003, pages 302-303
【発明の概要】
【発明が解決しようとする課題】
【０００９】
開示されているメモリアーキテクチャ（特許文献１参照）はそれ自体で非常に有用であるが、いくつかの欠点を有する。開示されたメモリアーキテクチャは、ＳＲＡＭ内の各物理行をバイアスするためのロジックを必要とする。具体的には、デコードロジックおよびバイアス回路がＸデコーダ（Ｘアドレスデコーダ）の一部である。この追加のロジックは、メモリ内の物理行のそれぞれに対するオーバヘッドをもたらし、それにより大幅な全体的な面積オーバヘッドを生じる。言い換えれば、この追加のロジックは、それがなければ追加のメモリセルの配置等の他の機能のために用い得るチップ上のスペースを占有してしまう。さらに特許文献１に開示されているメモリアーキテクチャ内のバイアスロジックはアクセスパス内にあり、結果として大幅な速度ロスを生じる。加えて、特許文献１に開示されているメモリアーキテクチャ内のセルをバイアスするために用いられるバイアス電圧は、調整することができない。これは、シリコンのドーピングおよび／またはシリコンの他の特性のわずかな変動が電圧リークを防止するための最適値に影響を及ぼすことが分かったので、もう一つの欠点となる。言い換えれば、異なるシリコンの環境により、異なるバイアス電圧がリークの大きさを最小にするために要求される。
【００１０】
上記の背景に鑑みて当技術分野では、ＳＲＡＭにおけるリークを低減するための改良されたシステムおよび方法が必要とされる。
【００１１】
本明細書での参考文献の説明または引用は、このような参考文献が従来技術であることを認めるものと解釈されるものではない。
【課題を解決するための手段】
【００１２】
既知のメモリリーク技術の欠点に対処する手法が開示される。特許文献１に開示されているように読み出し動作時に単一の物理行に対するバイアスを取り除く代わりに、所与の読み出し動作時に読み出すべき物理行を含んだ物理行のセクタ全体（たとえば３２個の物理行）からバイアス電圧が取り除かれる。これにより、アレイ内の対応するセクタに接続される接地線を縦に配置することと共に、セクタデコードロジックおよびバイアスロジックをアレイの上部および／または下部に配置することが可能になる。これは、制御回路が、メモリバンク内の各セクタの各物理行ごとの代わりに、メモリバンクごとに多くても数回だけ配置されるだけなので、大幅な面積オーバヘッドの節約をもたらす。開示されるメモリアーキテクチャは、セクタバイアス方式のための追加のロジックおよび回路がメモリのアクセスパスをゲートしないという追加の利点を有する。したがって、開示されるメモリリーク技術および回路を用いることによって、メモリ読み出し動作は高速になる。
【００１３】
本発明の一実施形態は、リークを低減するためのＳＲＡＭに対するセクタベースのソースバイアス方式を提供する。スタンバイモードでは、物理行のセクタは非選択状態にされ、ＳＲＡＭセルにソースバイアス電位が供給される。読み出しモードでは、選択された物理行を含むセクタは、選択されたセクタの物理行に供給されるソースバイアス電位を非アクティブにすることによって非アクティブにされ（ソースバイアスが取り除かれ）、メモリ内の残りのセクタ内の残りのＳＲＡＭセルは引き続きソースバイアスされる。ソースバイアス電位は、選択されたセクタ内のＳＲＡＭセルのソース端子に選択電圧を印加することにより、またはそれらのボディウェル電位（ｂｏｄｙ  ｗｅｌｌ  ｐｏｔｅｎｔｉａｌ）を適切にバイアスすることによって供給することができる。
【００１４】
ソースバイアス方式の主な概念は、メモリのビットセル（たとえばメモリセル）のアクセスデバイス（またはパスゲート）の両端のリークを低減することである。パスゲートの両端のリークは、ＶＤＳ（＝電源電圧）によるものであるので、本開示は、各ビットセル内の接地ノードの電位を上げることによってそれを低減することを目的とする。したがって一実装形態では、メモリバンクのセクタ内の物理行のビットセルの接地ノード（たとえば、プルダウンデバイスのソース端子）は一緒に接続され、約５０から２５０ミリボルトに維持される。このバイアス電圧は、セル技術、デザインルール、動作電圧、チップ組成などに基づいて変わり得る。所与の物理行が読み出し動作のために選択されたときは、所与の物理行を含むセクタ内の物理行に対する接地電位は、１対のセクタデコーダおよびセクタバイアス回路機構を用いて接地電圧に駆動される。この読み出し動作時は、メモリバンク内の他のセクタのビットセルはバイアス電圧に駆動され、バイアス電位は引き続き維持されるので、それによってこのようなビットセルのリークを大幅に低減させる。したがって、アクセスされている物理行を含んだセクタ内のビットセルのみがそれらのパスゲートの両端のリークを有することになり、メモリバンク内の残りのセクタ内のすべての他のセルでのリークは（それらの上昇された接地ノードにより）大幅に低減され、結果として、累積されたリークよりも大幅に大きな読み出し電流を生じる。
【００１５】
本発明の一実施形態では、スタティックランダムアクセスメモリ（ＳＲＡＭ）が提供される。ＳＲＡＭは複数のセクタを備える。典型的にはこれらのセクタは、複数のメモリバンクに構成される。一実施例では、ＳＲＡＭは、各メモリバンクが２つのセクタを有する、８個のメモリバンクを備える。複数のセクタ内の各セクタは、複数のビット線の行と複数のビット線の列に配置された複数のＳＲＡＭセルを備える。これらのビット線の行のそれぞれはセクタ内の物理行であり、任意の数のＳＲＡＭセルを含むことができ、すなわちそれらは共通の書き込み線を有する。したがって、任意の数のビット線の列が存在し得る。一実施例ではセクタ内に３２個のビット線の行がある。
【００１６】
複数のセクタ内のセクタごとに、それぞれのセクタの複数のＳＲＡＭセル内の各ＳＲＡＭセルは、１対のデータノードを形成するように結合された１対の交差結合（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）インバータを有する。複数のセクタ内のセクタごとに、それぞれのセクタの複数のＳＲＡＭセル内の各ＳＲＡＭセルは、プルダウンデバイスを有する。複数のセクタ内のセクタごとに、それぞれのセクタの複数のＳＲＡＭセルのプルダウンデバイスは、一緒に結合される。それぞれのセクタの複数のＳＲＡＭセルは、選択的に、（ｉ）複数のＳＲＡＭセル内のデータにアクセスすることができ、セクタ内のＳＲＡＭセルのプルダウンデバイスは第１の電圧に駆動される動作モード（無バイアス）、または（ｉｉ）セクタ内のＳＲＡＭセルのプルダウンデバイスは第２の電圧によって駆動され、第２の電圧は第１又は第２の電圧レベルの何れかに設定されるスタンバイモード（バイアスされた）となる。
【００１７】
ＳＲＡＭは、セクタデコーダも備える。当該デコーダは、セクタアドレスの範囲内のデコードされたセクタアドレスに基づいて選択的に動作モードにアクティベートすべき、複数のセクタ内のセクタを特定するように構成される。当該デコーダは、デコードされたセクタアドレスに基づいて、セクタ選択的無バイアス信号（ｓｅｃｔｏｒ  ｓｅｌｅｃｔｉｖｅ  ｎｏ  ｂｉａｓ  ｓｉｇｎａｌ）を供給する。
【００１８】
ＳＲＡＭは、複数のセクタバイアス回路も備える。複数のセクタバイアス回路内の第１のセクタバイアス回路は、（ｉ）セクタデコーダと、（ｉｉ）複数のセクタ内の、第１のセクタバイアス回路に対応する第１のセクタとに結合される。複数のセクタバイアス回路内の第１のセクタバイアス回路は、第１のセクタバイアス回路に結合された第１のセクタ内のＳＲＡＭセルのプルダウンデバイスに、第１の電圧または第２の電圧を供給するように選択的に構成される。第１のセクタバイアス回路は、第１のセクタバイアス回路がセクタデコーダからセクタ選択的無バイアス信号を受け取っていないときは、第１のセクタバイアス回路に結合された第１のセクタ内のＳＲＡＭセルのプルダウンデバイスに、第１の電圧レベルに設定された第２の電圧（バイアス電圧）を供給する。第１のセクタバイアス回路は、第１のセクタバイアス回路がセクタデコーダからセクタ選択的無バイアス信号を受け取っているときは、第１のセクタバイアス回路に結合された第１のセクタ内のＳＲＡＭセルのプルダウンデバイスに第１の電圧（動作モード電圧、接地電圧）を供給する。複数のセクタバイアス回路内の第２のセクタバイアス回路は、（ｉ）セクタデコーダと、（ｉｉ）複数のセクタ内の、第２のセクタバイアス回路に対応する第２のセクタとに結合される。複数のセクタバイアス回路内の第２のセクタバイアス回路は、第２のセクタバイアス回路に結合された第２のセクタ内のＳＲＡＭセルのプルダウンデバイスに、第１の電圧または第２の電圧を供給するように選択的に構成される。第２のセクタバイアス回路は、第２のセクタバイアス回路がセクタデコーダからセクタ選択的無バイアス信号を受け取っていないときは、第２のセクタバイアス回路に結合された第２のセクタ内のＳＲＡＭセルのプルダウンデバイスに、第２の電圧レベルに設定された第２の電圧（バイアス電圧）を供給する。
【００１９】
本開示の他の態様は、ＳＲＡＭに関連するメモリ動作方法を提供する。ＳＲＡＭは複数のセクタを備え、複数のセクタ内の各セクタは、複数のビット線の行と複数のビット線の列に配置された複数のＳＲＡＭセルを備える。複数のセクタ内のそれぞれのセクタごとに、それぞれのセクタの複数のＳＲＡＭセル内の各ＳＲＡＭセルは、１対のデータノードを形成するように結合された１対の交差結合インバータを有する。複数のセクタ内のそれぞれのセクタごとに、それぞれのセクタの複数のＳＲＡＭセル内の各ＳＲＡＭセルは、プルダウンデバイスを有する。それぞれのセクタの複数のＳＲＡＭセルのプルダウンデバイスは、一緒に結合される。
【００２０】
メモリ動作方法においては、第１のメモリ読み出し動作のためのセクタアドレスの範囲内の第１のセクタアドレスがデコードされ、それによって第１のデコードされたセクタアドレスを得る。複数のセクタ内の第１のセクタの複数のＳＲＡＭセルは、第１のデコードされたセクタアドレスに基づいて、第１のセクタの複数のＳＲＡＭセルのプルダウンデバイスを第１の電圧（動作モード電圧、接地電圧）で駆動することによって選択的にアクティベートされる。第１のセクタ内の選択されたＳＲＡＭセルに記憶されたデータ値は、第１のセクタの複数のＳＲＡＭセルのプルダウンデバイスを第１の電圧で駆動し続けながら、読み出される。第２のメモリ読み出し動作のための第２のセクタアドレスは、デコードされ、それによって第２のデコードされたセクタアドレスを得る。第２のセクタの複数のＳＲＡＭセルは、第２のデコードされたセクタアドレスに基づいて、第２のセクタの複数のＳＲＡＭセルのプルダウンデバイスを第１の電圧で駆動することによって選択的にアクティベートされる。第１のセクタ内の複数のＳＲＡＭセルのプルダウンデバイスは、第１の電圧レベルに設定された第２の（バイアス）電圧で駆動され、それによって第１のセクタをバイアスされた状態に復帰させる。第３のメモリ読み出し動作のための第３のセクタアドレスは、デコードされ、それによって第３のデコードされたセクタアドレスを得る。第３のセクタ内の複数のＳＲＡＭセルのプルダウンデバイスは、第２の電圧レベルに設定された第２の（バイアス）電圧で駆動される。
【図面の簡単な説明】
【００２１】
添付図面と併せて読めば、以下の詳細な説明を参照することにより、本発明のより完全な理解が得られよう。
【図１】本開示の一実施形態の教示による、各バンクがそれ自体の制御およびセクタバイアス方式を有する、８個のバンクで構成された高容量メモリを示す図である。
【図２】本開示の一実施形態の教示による、図１の高容量メモリにおける１つのバンク内の詳細なセクタバイアスの実装を示す図である。
【図３】本開示の一実施形態の教示によるセクタバイアス方式の概略を示すブロック図である。
【図４】本開示の一実施形態の教示による、アクティベートするようにセクタを選択するため、および非アクティブにされたセクタに対するバイアス電圧を決定するためのセクタバイアス回路を示す図である。
【図５】本開示の一実施形態の教示による、ソースバイアスされたＳＲＡＭセルの例示的実施形態を示す図である。
【図６】本開示の一実施形態の教示による、セクタ内のソースバイアスされたＳＲＡＭセルの例示的アレイ、およびセクタから選択ＳＲＡＭセルの値を読み出すための回路を示す図である。
【図７】本開示の一実施形態の教示によるメモリ動作のフローチャートである。
【発明を実施するための形態】
【００２２】
図面では、そのいくつかの図の全体にわたって同じ又は同様な要素が同一の参照番号で識別され、示される様々な要素は必ずしも原寸に比例して描かれていない。
【００２３】
図１は、各バンク１１２がそれ自体の制御およびセクタバイアス方式を有する、８個のバンク１１２で構成された高容量メモリ１００の概略を示すブロック図を示す。高容量メモリ１００は８個のバンク１１２（１１２−１から１１２−１１２−８）を有するように示されているが、実際には高容量メモリ１００は任意の数のバンクを有し得る。高容量メモリ１００は、当技術分野では知られているグローバルＩ／Ｏ回路１０２およびグローバル制御１０４を有する。
【００２４】
図１に示す実施形態では、高容量メモリ１００内のバンク１１２は対にされ（たとえばバンク１１２−１はバンク１１２−２と対にされる）、対にされたバンクはローカルＩ／Ｏ１０８およびローカル制御１１０の回路を共有する。さらに図１に開示されるように、各バンク１１２は、１対のセクタ１１４を備える。たとえば、バンク１１２−１は、セクタ１１４−１−１および１１４−１−２を備える。各バンク１１２は、ＸＤＥＣ回路１０６も備える。
【００２５】
図２は、本開示によるメモリ１００のメモリバンク１１４、およびメモリバンク１１４に対応するＸＤＥＣロジック１０６のさらなる詳細を示す。バンク１１４は、複数のセクタ２１２を備える。図２では、バンク１１４は８個のセクタ２１２を有するように示されている。しかし実際には、バンク１１４は、より多いまたは少ないセクタ２１２を有し得る。バンク１１４の複数のセクタ内の各セクタ２１２は、複数のビット線の行と複数のビット線の列に配置された複数のＳＲＡＭセル（図２には示さず）を備える。各ビット線の行は、本明細書では、物理行２１６と呼ぶ。バンク１１４の詳細を分かりやすく伝えるために、図２では、それぞれの所与のセクタ２１２の２つの物理行２１６のみを示す。実際には、各セクタ２１２は、２つより多いビットセルの物理行２１６を有し得る。実際、好ましい実施形態では、各セクタ２１２は、３２または６４個のビットセルの物理行２１６を備え、各物理行２１６は任意の数のビットセルを備える。
【００２６】
図２に示されるように、一実施形態では、複数のセクタは、第１の組のセクタ（たとえばセクタ２１２−１から２１２−４）と、第２の組のセクタ（たとえばセクタ２１２−５から２１２−８）とに分割される。第１の組のセクタは、第２の組のセクタからアイソレータ（ｉｓｏｌａｔｏｒ）２１４によって電気的に分離される。図２に示すように、第１の組のセクタ内のセクタ２１２は、アレイ・ストラップ２３０によって互いに分離されている。図２に示すように、第２の組のセクタ内のセクタ２１２も、アレイ・ストラップ２３０によって互いに分離されている。
【００２７】
図２に示される実施形態では、第１の組のセクタのセクタ２１２内の物理行２１６のそれぞれは、第１のセクタバイアス制御部２０４−１内のバイアス制御ブロック２０６から生じる選択バイアス制御線２１８に接続されている。さらに第２の組のセクタのセクタ２１２内の物理行２１６のそれぞれは、第２のセクタバイアス制御部２０４−２内のバイアス制御ブロック２０６から生じる選択バイアス制御線２１８に接続されている。
【００２８】
論理的には、セクタバイアス制御部２０４内の複数のバイアス制御ブロック２０６の必要性はないが、実際には、セクタ２１２内の物理行２１６のそれぞれの物理行２１６全体にわたるバイアス制御電圧を一様な状態にするために、複数のバイアス制御ブロック２０６が存在する。
【００２９】
図示されない一部の実施形態では、バンク１１４の複数のセクタ２１２は、第１の組のセクタと第２の組のセクタとに分割されず、単一のセクタバイアス制御部２０４のバイアス回路２０６からのバイアス制御線２１８が、バンク１１４内のすべてのセクタ２１２の物理行２１６にセクタバイアス信号を供給する。
【００３０】
図２に示す実施形態では、ＸＤＥＣ回路１０６は、第１のメモリ読み出し動作のために、セクタアドレスを、セクタアドレスの第１の範囲内（たとえば、２１２−１から２１２−４の範囲内のデコードされたセクタアドレス）、またはセクタアドレスの第２の範囲内（たとえば、２１２−５から２１２−８の範囲内のデコードされたセクタアドレス）のセクタアドレスにデコードする。セクタアドレスがセクタアドレスの第１の範囲にある場合は、第１の組のセクタ内の指定されたセクタ２１２のビットセルを選択的に無バイアスにするために、制御信号がバス２４０を通ってセクタデコーダ２０２−１に送られる。セクタアドレスがセクタアドレスの第２の範囲にある場合は、第２の組のセクタ内の指定されたセクタ２１２のビットセルを選択的に無バイアスにするために、制御信号がバス２５０を通ってセクタデコーダ２０２−２に送られる。
【００３１】
次に図３を参照すると、本開示の一実施形態により、第１の組のセクタの各セクタ２１２のバイアス電圧がどのように制御されるかの詳細が示される。セクタデコーダ２０２−１は、制御線３０８−１（Ｎｏ＿Ｂｉａｓ１）から３０８−４（Ｎｏ＿Ｂｉａｓ４）によって、セクタバイアスブロック２０６のセクタバイアス回路３０２−１から３０２−４にそれぞれ結合される。次いで、セクタバイアス回路３０２−１から３０２−４は、ＶＳＳ＿ＳＥＣ線２１８−１から２１８−４によって、セクタ２１２−１から２１２−４にそれぞれ結合される。
【００３２】
セクタデコーダ２０２−１がセクタアドレスの第１の範囲内のアドレスを受け取っていない場合は、セクタデコーダ２０２−１は、３０８−１  Ｎｏ  Ｂｉａｓ１から３０８−４  Ｎｏ  Ｂｉａｓ４を論理ロー状態に駆動する。次いで、図２に関連して上述したように、セクタデコーダ２０２−１が受け取ったアドレスがセクタアドレスの第１の範囲にあるときは、第１の組のセクタ内の指定されたセクタ２１２のビットセルを選択的に無バイアスにするために、制御信号がバス２４０を通ってセクタデコーダ２０２−１に送られる。セクタデコーダ２０２−１は、このアドレスを、セクタアドレスの第１の範囲内のセクタ２１２の識別（ｉｄｅｎｔｉｔｙ）にデコードする（たとえば図３に示すようにセクタ２１２−１、２１２−２、２１２−３、２１２−４）。その結果として、セクタデコーダ２０２−１は、セクタアドレスによって指定されたセクタ２１２に結合されたセクタバイアス回路３０２のＮｏ  Ｂｉａｓ線３０８をハイ状態に駆動する。
【００３３】
図３の実施形態では、アドレスデコーダ２０２−１とセクタバイアス回路３０２の間のＮｏ  Ｂｉａｓ線３０８がハイ状態に駆動されたときは、セクタバイアス回路３０２は、回路３０２に結合された対応するＶＳＳ＿ＳＥＣ線２１８をＶＳＳ３１０によって指定される接地電圧（第１の電圧、動作電圧）に駆動する。アドレスデコーダ２０２−１とセクタバイアス回路３０２の間のＮｏ  Ｂｉａｓ線３０８がロー状態に駆動されたときは、セクタバイアス回路３０２は対応するＶＳＳ＿ＳＥＣ線２１８をバイアス電圧（第２の電圧）に駆動する。一部の実施形態では、このバイアス電圧（第２の電圧）は、ＶＳＳ電圧３１０、ＢＣ１制御信号３１２、およびＢＣ２制御信号３１４の組み合わせの関数によって決定される。あるいは、一部の実施形態では、このバイアス電圧（第２の電圧）は予め定められており、調整することができない。
【００３４】
図４は、本発明の一実施形態によるセクタバイアス回路３０２を示す。Ｎｏ＿Ｂｉａｓ３０８がセクタバイアス回路３０２に結合されたアドレスデコーダ２０２−１（図４には示さず）によってハイに駆動されたときは、電界効果トランジスタ（ＦＥＴ）４０２は開かれて電流がＦＥＴ４０２を通って流れることを可能にし、ＶＳＳ＿ＳＥＣ２１８は接地状態ＶＳＳ３１０に駆動される。アドレスデコーダによってＮｏ＿Ｂｉａｓ３０８がローに駆動されたときは、ＦＥＴ４０２は閉じられて電流がＦＥＴ４０２を通って流れることを妨げ、ＶＳＳ＿ＳＥＣ２１８は以下の真理値表に示されるように、制御信号３１２（ＢＣ１）および３１４（ＢＣ２）によって決まる電圧に駆動される。
【表１】
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【００３５】
たとえば図４を参照すると、ＦＥＴ４０２が閉じられるようにＮｏ  Ｂｉａｓ３０８がローに駆動され、ＢＣ１  ３１２とＢＣ２  ３１４が共にハイに駆動されたときは、ＶＳＳ＿ＳＥＣ２１８の電圧はＦＥＴ４１０およびＦＥＴ４０８の両方の両端の電圧降下によって決まる。ＦＥＴ４０２が閉じられるようにＮｏ  Ｂｉａｓ３０８がローに駆動され、ＢＣ１  ３１２がローに駆動され、ＢＣ２  ３１４がハイに駆動されたときは、ＶＳＳ＿ＳＥＣ２１８の電圧はＦＥＴ４０８の両端の電圧降下によって決まる。ＦＥＴ４０２が閉じられるようにＮｏ  Ｂｉａｓ３０８がローに駆動され、ＢＣ１  ３１２がハイに駆動され、ＢＣ２  ３１４がローに駆動されたときは、ＶＳＳ＿ＳＥＣ２１８の電圧はＦＥＴ４１０の両端の電圧降下によって決まる。ＶＳＳ＿ＳＥＣを３つの電圧レベル（ＶＳＳレベル１、ＶＳＳレベル２、ＶＳＳレベル３）の１つにプログラムできることは、異なるシリコンチップ（たとえば、異なるドーパント、および／または電圧リークを防止するための最適値に影響を及ぼす他の特徴を有するチップ）にわたってリークを最小化することが可能になるので非常に有利である。
【００３６】
次に図５を参照すると、記憶されたデータの完全性を妨げることなく有利にリークが低減される、本開示の教示によるソースバイアスされたＳＲＡＭセル５００の例示的実施形態が示されている。図示のように、ＳＲＡＭセル５００には、１対の相補型ビット線ＢＴ５１４ＡおよびＢＢ５１４Ｂが設けられ、相補型ビット線のそれぞれは、プリチャージ回路がアクティブにされたときに電源レールまたは基準電圧源（典型的にはＶＤＤまたはその任意の一部）に下げられるように、適切なプリチャージ回路（図５には示さず）に結合することができる。
【００３７】
メモリセル５００は、ビットセルとも呼ばれ、１対のデータノード５０８Ａおよび５０８Ｂを形成するために１対の交差結合インバータを有するラッチ５０２で構成されている。インバータの１つのプルアップデバイスとして動作する第１のＰチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）５０６Ａは、そのソース／ドレイン端子がＶＤＤと第１のデータノード５０８Ａの間に接続され、そのゲートは第２のデータノード５０８Ｂに接続される。良く知られているようにデータノード５０８Ａおよび５０８Ｂは、メモリセル５００内の２つの相補型記憶ノードとして動作する。プルダウンデバイスとして動作するＮチャネルＦＥＴ（Ｎ−ＦＥＴ）５０４Ａは、そのドレインがデータノード５０８Ａに接続され、そのソースは、前述のように切り換え可能にバイアス電位に接続された、ワード線をベースとするソースバイアス制御線（ＶＳＳ＿ＳＥＣ）３１６に接続される。Ｎ−ＦＥＴ５０４Ａのゲートは、第２のデータノード５０８Ｂに結合される。他方のインバータについては、第２のＰ−ＦＥＴ５０６Ｂは、そのソース／ドレイン端子がＶＤＤとデータノード５０８Ｂの間に接続され、そのゲートはデータノード５０８Ａに接続されたプルアップデバイスとして動作することができる。第２のＮ−ＦＥＴ５０４Ｂは、ドレインがデータノード５０８Ｂに結合され、ソースがソースバイアス制御線３１６に共通に接続されたプルダウンデバイスとして動作することができる。
【００３８】
第１のＮ−ＦＥＴアクセスデバイス５１２Ａは、ＢＴ５１４Ａとデータノード５０８Ａとの間に配置され、そのゲートはワード線（ＷＬ）５１０に結合される。同様に、第２のＮ−ＦＥＴアクセスデバイス５１２Ｂは、そのソース／ドレインがＢＢ５１４Ｂとデータノード５０８Ｂとの間に接続され、それによりそのゲートもＷＬ５１０によって駆動される。メモリセルの交差結合インバータはラッチ５０２を形成し、ノード５０８Ａおよび５０８Ｂは、記憶されたデータに対応する論理レベルを保持するように動作することができる。
【００３９】
図６を参照すると、メモリバンク１１４の複数のセクタ内のセクタ２１２が開示される。セクタ２１２は、複数のビット線の行２１６と複数のビット線の列に配置された複数のＳＲＡＭセルを備える。図５に関連して上述したように、複数のＳＲＡＭセル内の各ＳＲＡＭセル５００は１対のデータノードを形成するように結合された１対の交差結合インバータを有し、複数のＳＲＡＭセル内の各ＳＲＡＭセル５００はプルダウンデバイスを有する。セクタ２１２の複数のＳＲＡＭセルのプルダウンデバイスは、一緒にＶＳＳ＿ＳＥＣ２１８に結合されている。複数のＳＲＡＭセルは、選択的に（ｉ）複数のＳＲＡＭセル内のデータにアクセスすることができ、ＳＲＡＭセルのプルダウンデバイスはＶＳＳ＿ＳＥＣ２１８によって第１の電圧（接地電圧）に駆動される動作モード、または（ｉｉ）セクタ内のＳＲＡＭセルのプルダウンデバイスはＶＳＳ＿ＳＥＣ２１８によって第２の電圧（バイアス電圧）に駆動されるスタンバイモードにすることができる。
【００４０】
第１のメモリ読み出し動作のために、セクタアドレスの範囲内の第１のセクタアドレスがデコードされ、第１のデコードされたセクタアドレスが図６に示すセクタ２１２内の物理行２１６を指定したときは、図６の複数のＳＲＡＭセルは、ＶＳＳ＿ＳＥＣを第１の電圧（接地電圧）に駆動することによって選択的にアクティベートされる。これは、セクタ２１２の複数のＳＲＡＭセルのプルダウンデバイスを第１の電圧に駆動する。この第１の電圧は典型的には接地（０Ｖ）である。セクタ２１２内の選択されたＳＲＡＭセル５００に記憶されたデータ値は、セクタ２１２の複数のＳＲＡＭセルのプルダウンデバイスを第１の電圧で駆動しながら、読み出される。選択されたＳＲＡＭセルに記憶されたデータ値は、（ｉ）行アドレスに基づいてセクタ２１２内の特定のビット線の行２１６を選択し、（ｉｉ）特定のビット線の行２１６に対するＷＬ線を高い読み出し電圧に駆動し、（ｉｉｉ）列アドレスに基づいてセクタ２１２内の特定のビット線の列を選択することによって読み出される。列アドレスに基づいてセクタ内の特定のビット線の列を選択することは、制御信号Ｙ０およびＹ１に関連して発生される真理値表に基づいて所望の列を選択するようにＹデコーダ６２０によって制御される、ＭＵＸおよびセンスアンプ６０２に列を読み込むことによって行われる（たとえばＹ０とＹ１が共にハイのときはＹＤ０を選択し、Ｙ０とＹ１が共にローのときはＹＤ４を選択し、Ｙ０がローでＹ１がハイのときはＹＤ２を選択し、Ｙ０がハイでＹ１がローのときはＹＤ３を選択する）。選択されたＳＲＡＭセル５００の値は、ＭＵＸおよびセンスアンプ６０２から出力バッファ６０４に出力される。
【００４１】
実際には物理行２１６は、典型的には４個より多いビットセル５００を備える。実際、典型的な実施形態では、物理行２１６は４個より大幅に多いビットセル５００を備える。４個のビットセル５００、８個のビットセル５００、または１６個のビットセル５００の値を受け取るためには、従来型のＭＵＸブロックが利用可能である。しかし極めて典型的には、物理行２１６内には、単一のＭＵＸブロックに読み込むことができるよりも多いビットセル５００が存在する。したがって典型的な実施形態では、物理行２１６は複数のＭＵＸブロックに読み込まれる。たとえばビットセルＹ１からＹ４は第１のＭＵＸブロックに読み込むことができ、ビットセルＹ５からＹ８は第２のＭＵＸブロックに読み込むなどとすることができる。
【００４２】
図７を参照すると、本開示の一実施形態によるメモリ動作方法が開示され、ステップ７０２では、セクタ２１２のメモリセル５００がスタンバイモードにある。このスタンバイモードでは、セクタ２１２内のメモリセル５００への書き込み線は非選択状態（ローに駆動）にある。さらにセクタ２１２のためのセクタＮｏ＿Ｂｉａｓ信号３０８はロー状態に駆動され、それによってセクタ内のメモリセルへのＶＳＳ＿ＳＥＣ線をバイアスされた電位（第２の電圧）に駆動する。
【００４３】
ステップ７０４では、セクタ２１２内の選択された物理行２１６に対する第１のメモリ読み出しアドレスがアクティベートされる。選択された物理行２１６に対応するＷＬは、ハイに駆動される。セクタ２１２内の残りのＷＬは、非選択状態（ローに駆動）のままとなる。セクタ２１２に対するセクタＮｏ＿Ｂｉａｓ３０８信号はハイ状態に駆動され、それによってセクタ内のメモリセル５００へのＶＳＳ＿ＳＥＣ線を接地状態（第１の電圧）に駆動する。メモリバンク１１４内の他のセクタ２１２に対するセクタＮｏ＿Ｂｉａｓ信号３０８は非上昇（ｕｎｅｌｅｖａｔｅｄ）状態に駆動され、それによって他のセクタ２１２内のメモリセル５００へのＶＳＳ＿ＳＥＣ線をバイアスされた電位（第２の電圧）に駆動する。
【００４４】
ステップ７０６では、選択された物理行２１６内のメモリセル５００の電圧差分が検知される。ステップ７０８では、選択された物理行２１６内の各メモリセル５００の論理値は、１つまたは複数のｍｕｘ回路６０２を通過して、要求されたメモリセル５００の値を選択する。
【００４５】
ステップ７１０では、セクタ２１２内の選択された物理行２１６の第２のメモリ読み出しアドレスがアクティベートされる。選択された物理行２１６に対応するＷＬはハイに駆動される。セクタ２１２内の残りのＷＬは非選択状態に駆動（ローに駆動）される。セクタ２１２に対するセクタＮｏ＿Ｂｉａｓ信号３０８は上昇（ｅｌｅｖａｔｅｄ）状態に駆動され、それによってセクタ２１２内のメモリセルへのＶＳＳ＿ＳＥＣ線２１８を接地状態（第１の電圧）に駆動する。メモリバンク１１４内の他のセクタ２１２に対するセクタＮｏ＿Ｂｉａｓ信号３０８はロー状態に駆動され、それによって他のセクタ２１２内のメモリセル５００へのＶＳＳ＿ＳＥＣ線２１８をバイアスされた電位（第２の電圧）に駆動する。
【００４６】
上記に基づいて、本発明は、メモリセル技術が現在の０．１３ミクロンの設計を超えて進化するのに伴ってセル読み出し電流が損なわれない、簡単ではあるが効率的で簡潔なリーク低減方式を提供することが理解されよう。さらに、本明細書で開示されたワード線をベースとするソースバイアス機構は、様々なＳＲＡＭサイズ、構成、デバイスサイズに適合可能であり、ソースバイアス電位レベルは、（たとえば、記憶されたデータの完全性に関する）有害な影響を及ぼさないように適切に選択することができる。また、当業者には、本明細書を参照すれば、ソースバイアス電位が、選択電圧をＳＲＡＭセルのソース端子に印加することにより、またはそのボディウェル電位を適切にバイアスすることによって供給できることが容易に理解されよう。さらに、本発明の教示は、スタンドアローンのＳＲＡＭデバイス、および１つまたは複数のＳＲＡＭの実体を有するコンパイル可能なＳＲＡＭ用途で実施できることが明らかであろう。
【００４７】
（参考文献）  
本明細書で引用したすべての参考文献は、それぞれの個々の出版物または特許もしくは特許出願が、すべての目的においてその全体が参照により本明細書に組み込まれるように明確にかつ個々に示されているのと同じ程度に、すべての目的においてその全体が参照により本明細書に組み込まれるものとする。
【００４８】
（改良・変更）  
本発明の動作および構成は、上記の「発明を実施するための形態」から明らかになるものと考える。示され、説明された方法および回路のいくつかの態様は、好ましいものとして特徴付けたが、以下の「特許請求の範囲」に記載の本発明の範囲から逸脱せずに、それらに様々な変更および改良を行い得ることが容易に理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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