(57)【特許請求の範囲】
【請求項１】
参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力された前記参照信号及び前記被参照信号のエッジを検出するエッジ検出部と、
前記エッジ検出部にて検出された前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出部と、
前記参照信号のエッジを検出してから前記被参照信号のエッジを検出するまで、前記参照信号及び前記被参照信号間の位相差を小さくすべく、位相差信号を電流で継続して出力すると共に、前記被参照信号のエッジを検出してから前記参照信号のエッジを検出するまで、前記位相差を小さくすべく、前記位相差信号を電流で継続して出力する定電流チャージポンプ型の位相差信号出力部と、
前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出部と、
所定電圧を調整可能に出力する調整型電圧出力部と、
前記入力断検出部にて前記参照信号の入力断が検出されると、前記定電流チャージポンプ型の位相差信号出力部からの前記位相差信号の電流出力を停止すべく、前記定電流チャージポンプ型の位相差信号出力部から前記調整型電圧出力部に切替えて、前記調整型電圧出力部から調整された電圧で前記位相差信号として出力すると共に、前記参照信号の入力断後、前記参照信号のエッジが検出されると、前記調整型電圧出力部から前記位相差信号出力部に切替えて、前記位相差信号出力部から位相差信号を出力する切替部と
を有することを特徴とする位相比較器。
【請求項２】
参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力された前記参照信号及び前記被参照信号間の位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相比較部と、この位相比較部の位相差信号に応じて制御電圧を出力する制御電圧生成部と、この制御電圧生成部にて生成された制御電圧に応じて所望周波数の被参照信号を生成出力する電圧制御発振部とを有する位相同期回路であって、
前記位相比較部は、
入力する前記参照信号及び前記被参照信号のエッジを検出するエッジ検出部と、
前記エッジ検出部にて検出された前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出部と、
前記参照信号のエッジを検出してから前記被参照信号のエッジを検出するまで、前記参照信号及び前記被参照信号間の位相差を小さくすべく、位相差信号を電流で継続して出力すると共に、前記被参照信号のエッジを検出してから前記参照信号のエッジを検出するまで、前記位相差を小さくすべく、前記位相差信号を電流で継続して出力する定電流チャージポンプ型の位相差信号出力部と、
前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出部と、
所定電圧を調整可能に出力する調整型電圧出力部と、
前記入力断検出部にて前記参照信号の入力断が検出されると、前記定電流チャージポンプ型の位相差信号出力部からの前記位相差信号の電流出力を停止すべく、前記定電流チャージポンプ型の位相差信号出力部から前記調整型電圧出力部に切替えて、前記調整型電圧出力部から調整された電圧で前記位相差信号として出力すると共に、前記参照信号の入力断後、前記参照信号のエッジが検出されると、前記調整型電圧出力部から前記位相差信号出力部に切替えて、前記位相差信号出力部から位相差信号を出力する切替部と
を有することを特徴とする位相同期回路。
【請求項３】
位相比較器の位相比較制御方法であって、
前記位相比較器は、
参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力された前記参照信号及び前記被参照信号のエッジを検出し、
検出された前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出し、
前記参照信号のエッジを検出してから前記被参照信号のエッジを検出するまで、前記参照信号及び前記被参照信号間の位相差を小さくすべく、位相差信号を電流で継続して、定電流チャージポンプ型の当該位相比較器内の位相差信号出力部から出力すると共に、前記被参照信号のエッジを検出してから前記参照信号のエッジを検出するまで、前記位相差を小さくすべく、前記位相差信号を電流で継続して前記位相差信号出力部から出力し、
前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出し、
前記参照信号の入力断が検出されると、前記定電流チャージポンプ型の位相差信号出力部からの前記位相差信号の電流出力を停止すべく、前記定電流チャージポンプ型の位相差信号出力部から、所定電圧を調整可能に出力する当該位相比較器内の調整型電圧出力部に切替えて、前記調整型電圧出力部から調整された電圧で前記位相差信号として出力すると共に、前記参照信号の入力断後、前記参照信号のエッジが検出されると、前記調整型電圧出力部から前記位相差信号出力部に切替えて、前記位相差信号出力部から位相差信号を出力する
各処理を実行することを特徴とする位相比較制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準周波数信号等の参照信号及び、参照信号に基づく所望周波数の被参照信号間の位相差を検出する位相比較器、位相同期回路及び位相比較制御方法に関する。
【背景技術】
【０００２】
従来、例えば有線伝送装置、無線伝送装置や一般民生商品等に使用されるフェーズロックループ回路（以下、単にＰＬＬ回路と称する）等の位相同期回路においては、基準周波数信号等の参照信号を入力し、この参照信号に同期した所望周波数の出力信号を生成するものである。
【０００３】
図６は従来技術のＰＬＬ回路内部の概略構成を示すブロック図である。
【０００４】
図６に示すＰＬＬ回路１００は、参照信号をＲ分周する１／Ｒ分周器１０１と、後述するＰＬＬ回路１００の出力信号である被参照信号をＮ分周する１／Ｎ分周器１０２と、Ｒ分周した参照信号φｒ及びＮ分周した被参照信号φｎ間の位相差に基づき、位相差を小さくすべく、電流制御の位相差信号を出力する位相比較器１０３と、位相差信号に応じて制御電圧を出力するループフィルタ１０４と、制御電圧に応じて、所望周波数の被参照信号を生成出力する電圧制御発振器（以下、単にＶＣＯと称する）１０５とを有している。
【０００５】
ＰＬＬ回路１００は、位相差信号に応じて参照信号に同期した所望周波数の被参照信号を出力するものである。
【０００６】
位相比較器１０３は、定電流チャージポンプ出力位相比較器を採用しているものとする。尚、定電流チャージポンプ出力位相比較器は、従来の定電圧チャージポンプ出力位相比較器に比較して参照信号φｒ及び被参照信号φｎ間の位相が合致するロック点での不感帯がなく、シミュレーション及び実測値間の誤差が少ないことで設計が容易で、しかも、位相雑音レベルが小さく、高速動作が可能と考えられている。
【０００７】
図７は従来技術に関わる位相比較器１０３内部の概略構成を示す回路図である。
【０００８】
図７に示す位相比較器１０３は、参照信号φｒ及び被参照信号φｎ間の位相差を検出する位相差検出部１１１と、この位相差検出部１１１の検出結果に基づき、電流制御の位相差信号をチャージポンプ出力する定電流出力部１１２とを有している。
【０００９】
位相差検出部１１１は、参照信号φｒの立ち上がりエッジを検出する参照信号用のラッチ型フリップフロップ回路（以下、単にＤ−ＦＦと称する）１１１Ａと、被参照信号φｎの立ち上がりエッジを検出する被参照信号用のＤ−ＦＦ１１１Ｂと、参照信号用Ｄ−ＦＦ１１１Ａ及び被参照信号用Ｄ−ＦＦ１１１ＢをリセットするＮＡＮＤ回路１１１Ｃと、ＮＯＴ回路１１１Ｄとを有している。
【００１０】
定電流出力部１１２は、Ｐ型電界効果トランジスタ（以下、単にＦＥＴと称する）１１２Ａ及びＮ型ＦＥＴ１１２Ｂで構成するＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、正方向電流源１１２Ｃと、負方向電流源１１２Ｄとを有している。
【００１１】
参照信号用Ｄ−ＦＦ１１１Ａは、例えば図８に示すように被参照信号φｎが参照信号φｒの位相よりも遅れた場合（タイミングＴ１参照）、参照信号φｒの立ち上がりエッジをクロック入力すると、ハイレベル（以下、単にＨレベルと称する）をＮＯＴ回路１１１Ｄ及びＮＡＮＤ回路１１１Ｃに入力する。
【００１２】
ＮＯＴ回路１１１Ｄは、参照信号用Ｄ−ＦＦ１１１ＡからのＨレベルに応じてローレベル（以下、単にＬレベルと称する）をＰ型ＦＥＴ１１２Ａに入力する。
【００１３】
Ｐ型ＦＥＴ１１２Ａは、Ｌレベルのゲート入力に応じてソース及びドレイン間を導通し、正方向電流源１１２Ｃから電流を吐き出す位相差信号をループフィルタ１０４に出力することになる。
【００１４】
その結果、位相比較器１０３は、被参照信号φｎが参照信号φｒの位相よりも遅れている場合、正方向電流源１１２Ｃから電流を吐き出す、定電流出力部１１２の定電流吐き出し動作（定電流出力動作）を実行することで、ループフィルタ１０４の出力である制御電圧が上昇し、制御電圧上昇に応じて、ＶＣＯ１０５で生成出力する被参照信号の出力位相が進むことになる。
【００１５】
さらに、被参照信号用Ｄ−ＦＦ１１１Ｂは、被参照信号φｎの立ち上がりエッジをクロック入力すると（タイミングＴ２参照）、ＨレベルをＮＡＮＤ回路１１１Ｃ及びＮ型ＦＥＴ１１２Ｂに入力する。
【００１６】
ＮＡＮＤ回路１１１Ｃは、参照信号用Ｄ−ＦＦ１１１ＡからのＨレベル及び被参照信号用Ｄ−ＦＦ１１１ＢからのＨレベルに応じてＬレベルを、参照信号用Ｄ−ＦＦ１１１Ａ及び被参照信号用Ｄ−ＦＦ１１１Ｂのクリア（ＣＬＲ）入力に反転入力する。
【００１７】
参照信号用Ｄ−ＦＦ１１１Ａ及び被参照信号用Ｄ−ＦＦ１１１Ｂは、Ｈレベルをクリア入力することで、その出力状態をリセットする。その結果、Ｐ型ＦＥＴ１１２Ａ及びＮ型ＦＥＴ１１２Ｂは、ソース及びドレイン間が非導通のハイインピーダンス状態となる。そして、Ｐ型ＦＥＴ１１２Ａは、正方向電流源１１２Ｃから電流を吐き出す、定電流出力部１１２の定電流吐き出し動作（定電流出力動作）を停止することになる（タイミングＴ２の出力参照）。
【００１８】
また、被参照信号用Ｄ−ＦＦ１１１Ｂは、図８に示すように被参照信号φｎが参照信号φｒよりも位相が進んでいる場合（タイミングＴ３参照）、被参照信号φｎの立ち上がりエッジをクロック入力し、ＨレベルをＮＡＮＤ回路１１１Ｃ及びＮ型ＦＥＴ１１２Ｂに入力する。
【００１９】
Ｎ型ＦＥＴ１１２Ｂは、Ｈレベルのゲート入力に応じてソース及びドレイン間を導通し、負方向電流源１１２Ｄへ電流を吸い込む位相差信号をループフィルタ１０４に出力することになる。
【００２０】
その結果、位相比較器１０３は、被参照信号φｎが参照信号φｒよりも位相が進んでいる場合、負方向電流源１１２Ｄへ電流を吸い込む、定電流出力部１１２の定電流吸い込み動作（定電流出力動作）を実行することで、ループフィルタ１０４の出力である制御電圧が低下し、制御電圧低下に応じて、ＶＣＯ１０５で生成出力する被参照信号の出力位相が遅くなることになる。
【００２１】
さらに、参照信号用Ｄ−ＦＦ１１１Ａは、参照信号φｒの立ち上がりエッジをクロック入力すると（タイミングＴ４参照）、ＨレベルをＮＡＮＤ回路１１１Ｃに入力する。
【００２２】
ＮＡＮＤ回路１１１Ｃは、被参照信号用Ｄ−ＦＦ１１１ＢからのＨレベル及び参照信号用Ｄ−ＦＦ１１１ＡからのＨレベルに応じてＬレベルを、参照信号用Ｄ−ＦＦ１１１Ａ及び被参照信用Ｄ−ＦＦ１１１Ｂのクリア入力に反転入力する。
【００２３】
参照信号用Ｄ−ＦＦ１１１Ａ及び被参照信号用Ｄ−ＦＦ１１１Ｂは、Ｈレベルをクリア入力することで、その出力状態をリセットする。その結果、Ｐ型ＦＥＴ１１２Ａ及びＮ型ＦＥＴ１１２Ｂは、ソース及びドレイン間が非導通のハイインピーダンス状態となる。そして、Ｎ型ＦＥＴ１１２Ｂは、負方向電流源１１２Ｄへ電流を吸い込む、定電流出力部１１２の定電流吸い込み動作（定電流出力動作）を停止することになる（タイミングＴ４参照）。
【００２４】
位相比較器１０３は、Ｐ型ＦＥＴ１１２ＡのＯＮ駆動による定電流吐き出し動作及びＮ型ＦＥＴ１１２ＢのＯＮ駆動による定電流吸い込み動作の定電流出力動作を繰り返すことで参照信号φｒ及び被参照信号φｎ間の位相差がなくなる。
【００２５】
しかしながら、上記従来の位相比較器１０３によれば、図９に示すように、参照信号φｒに入力断が発生した場合、被参照信号用Ｄ−ＦＦ１１１Ｂでは被参照信号φｎの立ち上がりエッジに応じてＨレベルをＮ型ＦＥＴ１１２Ｂにゲート入力し、参照信号φｒの立ち上がりエッジを検出するまで負方向電流源１１２Ｄへの定電流吸い込み動作を継続してしまうことになるため、ＶＣＯ１０５への制御電圧の低下に応じてＶＣＯ出力周波数が中心値から大きくズレ込んで出力周波数（制御電圧）が下限に張り付いてしまうといった事態が考えられる。
【００２６】
そこで、このような事態に対処すべく、参照信号の入力断を検出する入力断検出回路と、参照信号の入力断を検出すると、ＶＣＯの制御電圧を切替出力する回路とを備えたＰＬＬ回路の技術が知られている。
【００２７】
【特許文献１】実開平５−６８１３２号公報
【特許文献２】特開２００２−１５２０４２号公報
【特許文献３】特開２００６−２５３８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、上記従来のＰＬＬ回路によれば、参照信号の入力断を検出する入力断検出回路を位相比較器の外部に配置するようにしたので、ＰＬＬ回路の回路規模が大きくなることは勿論のこと、部品個数の増加に応じてコスト高となるおそれがある。
【００２９】
本発明は上記点に鑑みてなされたものであり、その目的とするところは、参照信号の入力断を検出する入力断検出回路を内蔵し、位相比較器を実装する位相同期回路全体の小型化及びコストパフォーマンスの向上を図ることができる位相比較器、位相同期回路及び位相比較制御方法を提供することにある。
【課題を解決するための手段】
【００３０】
開示装置は、参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した前記参照信号及び前記被参照信号のエッジを検出するエッジ検出部と、前記エッジ検出部にて検出した前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出部と、前記位相差検出部にて検出した位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相差信号出力部と、前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出部とを有することを要件とする。
【００３１】
また、開示装置は、参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した前記参照信号及び前記被参照信号間の位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相比較部と、この位相比較部の位相差信号に応じて制御電圧を出力する制御電圧生成部と、この制御電圧生成部にて生成した制御電圧に応じて所望周波数の被参照信号を生成出力する電圧制御発振部とを有する位相同期回路であって、前記位相比較部は、入力する前記参照信号及び前記被参照信号のエッジを検出するエッジ検出部と、前記エッジ検出部にて検出した前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出部と、前記位相差検出部にて検出した位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相差信号出力部と、前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出部とを有することを要件とする。
【００３２】
また、開示方法は、参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した前記参照信号及び前記被参照信号のエッジを検出するエッジ検出ステップと、前記エッジ検出ステップにて検出した前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出ステップと、前記位相差検出ステップにて検出した位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相差信号出力ステップと、前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出ステップとを含むことを要件とする。
【発明の効果】
【００３３】
開示装置によれば、前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断として検出する入力断検出部を内蔵するようにしたので、例えば位相比較器を実装する位相同期回路全体の小型化及びコストパフォーマンスの向上を図ることができるという効果を奏する。
【００３４】
また、開示装置によれば、前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断として検出する入力断検出部を位相比較器に内蔵するようにしたので、位相比較部を実装する位相同期回路全体の小型化及びコストパフォーマンスの向上を図ることができるという効果を奏する。
【００３５】
また、開示方法によれば、前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断として検出するステップを位相比較器で実行するようにしたので、例えば位相比較器を実装する位相同期回路全体の小型化、コストパフォーマンス向上及び高性能化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３６】
以下、図面に基づき本発明の位相比較器、位相同期回路及び位相比較制御方法に関わる実施例について詳細に説明する。
【００３７】
まず、最初に本実施例の概要を説明するとすれば、その概要は、参照信号及び、参照信号に基づく被参照信号間の位相差を検出する際、被参照信号のエッジを検出した後、参照信号のエッジを検出する前に、被参照信号のエッジを再度検出した場合、参照信号の入力断として検出する入力断検出部を位相比較器に内蔵するようにした。その結果、位相比較器を実装する位相同期回路全体の小型化及びコストパフォーマンスの向上を図ることができるというものである。
【実施例１】
【００３８】
図１は、実施例１のＰＬＬ回路内部の概略構成を示すブロック図である。
【００３９】
図１に示すＰＬＬ回路１は、参照信号をＲ分周する１／Ｒ分周器１１と、ＰＬＬ回路１の出力信号である被参照信号をＮ分周する１／Ｎ分周器１２と、Ｒ分周した参照信号φｒ及びＮ分周した被参照信号φｎ間の位相差に基づき、位相差を小さくすべく、電流制御の位相差信号を出力する位相比較器１３と、位相差信号に応じて制御電圧を出力するループフィルタ１４と、制御電圧に応じて所望周波数の被参照信号を生成出力するＶＣＯ１５とを有している。
【００４０】
ＰＬＬ回路１は、位相差信号に応じて参照信号に同期した所定周波数の被参照信号を出力するものである。
【００４１】
また、位相比較器１３は、定電流チャージポンプ出力位相比較器を採用しているものとする。
【００４２】
図２は、実施例１に関わる位相比較器１３内部の概略構成を示す回路図である。
【００４３】
位相比較器１３は、参照信号φｒ及び被参照信号φｎ間の位相差を検出する位相差検出部２１と、この位相差検出部２１の検出結果に基づき、電流制御の位相差信号をチャージポンプ出力する定電流出力部２２と、参照信号φｒの入力断を検出する入力断検出部２３と、入力断検出部２３にて参照信号φｒの入力断を検出すると、定電流出力部２２による定電流の位相差信号の代わりに、定電圧を出力する定電圧出力部２４とを有している。
【００４４】
位相差検出部２１は、参照信号φｒの立ち上がりエッジを検出する参照信号用Ｄ−ＦＦ２１Ａと、被参照信号φｎの立ち上がりエッジを検出する被参照信号用Ｄ−ＦＦ２１Ｂと、参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂをリセットする第１ＮＡＮＤ回路２１Ｃ及び第１ＡＮＤ回路２１Ｄと、第１ＮＯＴ回路２１Ｅとを有している。
【００４５】
定電流出力部２２は、Ｐ型ＦＥＴ２２Ａ及びＮ型ＦＥＴ２２Ｂで構成するＣ−ＭＯＳと、Ｐ型ＦＥＴ２２Ａのソース側に接続する正方向電流源２２Ｃと、Ｎ型ＦＥＴ２２Ｂのソース側に接続する負方向電流源２２Ｄとを有している。
【００４６】
入力断検出部２３は、被参照信号φｎの立ち上がりエッジを検出すると、Ｈレベルを出力する第１Ｄ−ＦＦ２３Ａと、被参照信号φｎの立ち上がりエッジに連続する次の立ち上がりエッジを検出すると、Ｈレベルを出力する第２Ｄ−ＦＦ２３Ｂと、第１Ｄ−ＦＦ２３Ａ及び第２Ｄ−ＦＦ２３ＢからのＨレベルに応じて、参照信号φｒの入力断を検出したものと判断して、Ｈレベルを出力する第２ＡＮＤ回路２３Ｃと、第２ＡＮＤ回路２３ＣのＨレベルに応じてＬレベルを出力する第２ＮＯＴ回路２３Ｄとを有している。
【００４７】
第１Ｄ−ＦＦ２３Ａ及び第２Ｄ−ＦＦ２３Ｂは、参照信号φｒの立ち上がりエッジに応じてＨレベル出力をリセットするものである。
【００４８】
定電圧出力部２４は、定電圧を発生する定電圧発生部２４Ａと、ソース側を定電圧発生部２４Ａに接続するＰ型の電圧出力用ＦＥＴ２４Ｂとを有し、第２ＮＯＴ回路２３ＤのＬレベル出力に応じて電圧出力用ＦＥＴ２４Ｂのドレイン及びソース間を導通接続することで、電圧出力用ＦＥＴ２４Ｂを通じてループフィルタ１４に対して、定電圧発生部２４Ａで発生した定電圧を出力するものである。尚、定電圧は、参照信号φｒの入力断時にＶＣＯ１５の中心周波数で自走する電圧値を設定するものである。
【００４９】
次に実施例１のＰＬＬ回路１の動作について説明する。図３は実施例１に関わる参照信号入力正常時の位相比較器１３の動作タイミングを端的に示すタイミングチャートである。
【００５０】
まず、被参照信号φｎが参照信号φｒの位相よりも遅れた場合（タイミングＴ５参照）の位相比較器１３の動作について説明する。
【００５１】
位相比較器１３内部の参照信号用Ｄ−ＦＦ２１Ａは、参照信号φｒの立ち上がりエッジをクロック入力すると（タイミングＴ５参照）、Ｈレベルを第１ＮＯＴ回路２１Ｅ及び第１ＮＡＮＤ回路２１Ｃに入力する。
【００５２】
第１ＮＯＴ回路２１Ｅは、参照信号用Ｄ−ＦＦ２１ＡからのＨレベルに応じて、ＬレベルをＰ型ＦＥＴ２２Ａに入力する。
【００５３】
Ｐ型ＦＥＴ２２Ａは、Ｌレベルのゲート入力に応じてソース及びドレイン間を導通し、正方向電流源２２Ｃから電流を吐き出す位相差信号をループフィルタ１４に出力することになる。
【００５４】
その結果、位相比較器１３は、被参照信号φｎが参照信号φｒの位相よりも遅れている場合、正方向電流源２２Ｃから電流を吐き出す定電流出力部２２の定電流吐き出し動作（定電流出力動作）を実行することで、ループフィルタ１４の出力である制御電圧が上昇し、制御電圧上昇に応じて、ＶＣＯ１５で生成出力する被参照信号の出力位相が進むことになる。
【００５５】
さらに、被参照信号用Ｄ−ＦＦ２１Ｂは、被参照信号φｎの立ち上がりエッジをクロック入力すると（タイミングＴ６参照）、Ｈレベルを第１ＮＡＮＤ回路２１Ｃ及びＮ型ＦＥＴ２２Ｂに入力する。
【００５６】
第１ＮＡＮＤ回路２１Ｃは、参照信号用Ｄ−ＦＦ２１ＡからのＨレベル及び被参照信号用Ｄ−ＦＦ２１ＢからのＨレベルに応じてＬレベルを、第１ＡＮＤ回路２１Ｄに入力する。
【００５７】
また、第１Ｄ−ＦＦ２３Ａは、参照信号φｒの立ち上がりエッジに応じて出力をリセット状態にすることで、Ｌレベルを第２Ｄ−ＦＦ２３Ｂにデータ入力すると共に、Ｌレベルを第２ＡＮＤ回路２３Ｃに入力する。
【００５８】
さらに第２Ｄ−ＦＦ２３Ｂは、参照信号φｒの立ち上がりエッジに応じて出力をリセット状態にすることで、Ｌレベルを第２ＡＮＤ回路２３Ｃに入力する。
【００５９】
第２ＡＮＤ回路２３Ｃは、第１Ｄ−ＦＦ２３ＡからのＬレベル及び第２Ｄ−ＦＦ２３ＢからのＬレベルに応じて、参照信号φｒの入力断は発生していないものと判断し、Ｌレベルを第２ＮＯＴ回路２３Ｄに入力する。
【００６０】
第２ＮＯＴ回路２３Ｄは、Ｌレベルに応じてＨレベルを、電圧出力用ＦＥＴ２４Ｂにゲート入力すると共に、第１ＡＮＤ回路２１Ｄに入力する。尚、電圧出力用ＦＥＴ２４Ｂは、第２ＮＯＴ回路２３ＤからのＨレベルに応じてソース及びドレイン間の接続を遮断することで、定電圧出力部２４の定電圧出力が停止状態である。
【００６１】
第１ＡＮＤ回路２１Ｄは、第１ＮＡＮＤ回路２１ＣからのＬレベル及び第２ＮＯＴ回路２３ＤからのＨレベルに応じて、Ｌレベルを参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂのクリア入力に反転入力する。
【００６２】
参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂは、クリア入力にＨレベルを入力すると、その出力状態をリセットし、Ｐ型ＦＥＴ２２Ａ及びＮ型ＦＥＴ２２Ｂは、ソース及びドレイン間が非導通のハイインピーダンス状態となる。その結果、Ｐ型ＦＥＴ２２Ａは、正方向電流源２２Ｃから電流を吐き出す、定電流出力部２２の定電流吐き出し動作（定電流出力動作）を停止することになる。
【００６３】
次に、被参照信号φｎが参照信号φｒの位相よりも進んでいる場合の位相比較器１３の動作について説明する。
【００６４】
被参照信号用Ｄ−ＦＦ２１Ｂは、被参照信号φｎの立ち上がりエッジをクロック入力すると（タイミングＴ７参照）、Ｈレベルを第１ＮＡＮＤ回路２１Ｃ及びＮ型ＦＥＴ２２Ｂに入力する。
【００６５】
Ｎ型ＦＥＴ２２Ｂは、Ｈレベルのゲート入力に応じてソース及びドレイン間を導通し、負方向電流源２２Ｄへ電流を吸い込む位相差信号をループフィルタ１４に出力することになる。その結果、位相比較器１３は、被参照信号φｎが参照信号φｒよりも位相が進んでいる場合、負方向電流源２２Ｄへ電流を吸い込む、定電流出力部２２の定電流吸い込み動作（定電流出力動作）を実行することでループフィルタ１４の出力である制御電圧が低下し、制御電圧低下に応じて、ＶＣＯ１５で生成出力する被参照信号の出力位相が遅くなることになる。
【００６６】
さらに第１Ｄ−ＦＦ２３Ａは、被参照信号φｎの立ち上がりエッジをクロック入力すると、Ｈレベルを第２Ｄ−ＦＦ２３Ｂのデータ入力及び第２ＡＮＤ回路２３Ｃに入力する。
【００６７】
その後、参照信号用Ｄ−ＦＦ２１Ａは、参照信号φｒの立ち上がりエッジをクロック入力すると（タイミングＴ８参照）、Ｈレベルを第１ＮＯＴ回路２１Ｅ及び第１ＮＡＮＤ回路２１Ｃに入力する。
【００６８】
第１ＮＡＮＤ回路２１Ｃは、被参照信号用Ｄ−ＦＦ２１ＢのＨレベル及び参照信号用Ｄ−ＦＦ２１ＡのＨレベルに応じて、Ｌレベルを第１ＡＮＤ回路２１Ｄに入力する。
【００６９】
また、第１Ｄ−ＦＦ２３Ａ及び第２Ｄ−ＦＦ２３Ｂは、参照信号φｒの立ち上がりエッジに応じてリセットすることになる。第２Ｄ−ＦＦ２３Ｂは、被参照信号φｎの立ち上がりエッジの次に通常通り、参照信号φｒの立ち上がりエッジを検出すると、Ｌレベルを第２ＡＮＤ回路２３Ｃに入力することになる。
【００７０】
第２ＡＮＤ回路２３Ｃは、第１Ｄ−ＦＦ２３ＡからのＨレベル及び第２Ｄ−ＦＦ２３ＢからのＬレベルに応じて、参照信号φｒの入力断はないものと判断し、Ｌレベルを第２ＮＯＴ回路２３Ｄに入力する。
【００７１】
第２ＮＯＴ回路２３Ｄは、Ｌレベルに応じてＨレベルを、電圧出力用ＦＥＴ２４Ｂ及び第１ＡＮＤ回路２１Ｄに入力する。
【００７２】
第１ＡＮＤ回路２１Ｄは、第１ＮＡＮＤ回路２１ＣからのＬレベル及び第２ＮＯＴ回路２３ＤからのＨレベルに応じて、Ｌレベルを参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂのクリア入力に反転入力する。
【００７３】
参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂは、クリア入力にＨレベルを入力すると、その出力状態をリセットし、Ｐ型ＦＥＴ２２Ａ及びＮ型ＦＥＴ２２Ｂは、ソース及びドレイン間が非導通のハイインピーダンス状態となる。その結果、Ｎ型ＦＥＴ２２Ｂは、負方向電流源２２Ｄへ電流を吸い込む、定電流出力部２２の定電流吸い込み動作（定電流出力動作）を停止することになる。
【００７４】
次に参照信号φｒに入力断が発生した場合の位相比較器１３の動作について説明する。
【００７５】
位相比較器１３では、図４に示すように参照信号φｒに入力断が発生した場合、被参照信号φｎの立ち上がりエッジを検出した後（タイミングＴ９参照）、参照信号φｒの立ち上がりエッジを検出する前に、再度、被参照信号φｎの立ち上がりエッジを検出することになる（タイミングＴ１０参照）。
【００７６】
まず、第１Ｄ−ＦＦ２３Ａは、被参照信号φｎの立ち上がりエッジをクロック入力すると（タイミングＴ９参照）、Ｈレベルを第２Ｄ−ＦＦ２３Ｂのデータ入力及び第２ＡＮＤ回路２３Ｃに入力する。
【００７７】
次に第２Ｄ−ＦＦ２３Ｂは、次の被参照信号φｎの立ち上がりエッジをクロック入力すると（タイミングＴ１０参照）、Ｈレベルを第２ＡＮＤ回路２３Ｃに入力する。すなわち、第２ＡＮＤ回路２３Ｃは、第１Ｄ−ＦＦ２３ＡからのＨレベル及び第２Ｄ−ＦＦ２３ＢからのＨレベルに応じて、被参照信号φｎの立ち上がりエッジを検出した後、参照信号φｒの立ち上がりエッジを検出する前に、再度、被参照信号φｎの立ち上がりエッジを検出した、すなわち参照信号φｒの入力断を検出したものと判断し、Ｈレベルを第２ＮＯＴ回路２３Ｄに入力する。
【００７８】
また、第１ＮＡＮＤ回路２１Ｃは、被参照信号用Ｄ−ＦＦ２１ＢからのＨレベル及び、参照信号用Ｄ−ＦＦ２１ＡからのＬレベルに応じて、Ｈレベルを第１ＡＮＤ回路２１Ｄに入力する。
【００７９】
また、第１ＡＮＤ回路２１Ｄは、第１ＮＡＮＤ回路２１ＣからのＨレベル及び第２ＮＯＴ回路２３ＤからのＬレベルに応じて、Ｌレベルを参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂのクリア入力に反転入力する。
【００８０】
参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂは、クリア入力にＨレベルを入力することで、その出力状態をリセットし、Ｐ型ＦＥＴ２２Ａ及びＮ型ＦＥＴ２２Ｂは、ソース及びドレイン間が非導通のハイインピーダンス状態となる。その結果、Ｎ型ＦＥＴ２２Ｂは、負方向電流源２２Ｄから電流を吸い込む、定電流出力部２２の定電流吸い込み動作（定電流出力動作）を停止することになる。
【００８１】
さらに、電圧出力用ＦＥＴ２４Ｂは、第２ＮＯＴ回路２３ＤからのＬレベルに応じてソース及びドレイン間を導通接続し、定電圧発生部２４Ａからの定電圧を、位相差信号の代わりにループフィルタ１４に電圧出力する、すなわち定電圧出力部２４の電圧出力動作を実行することになる。
【００８２】
その結果、電圧出力用ＦＥＴ２４Ｂは、Ｌレベルのゲート入力に応じてソース及びドレイン間を導通し、定電圧発生部２４Ａの定電圧に応じてループフィルタ１４の制御電圧を調整し、制御電圧に応じて、ＶＣＯ１５で生成出力する被参照信号の出力位相を調整することになる。
【００８３】
次に、参照信号φｒの入力断発生後に参照信号φｒの入力が回復した場合の動作について説明する。
【００８４】
第１Ｄ−ＦＦ２３Ａは、参照信号φｒの入力断発生後、参照信号φｒの立ち上がりエッジを検出して（タイミングＴ１１参照）、参照信号φｒの立ち上がりエッジをクリア入力すると、その出力状態をリセットすることで、Ｌレベルを第２Ｄ−ＦＦ２３Ｂのデータ入力及び第２ＡＮＤ回路２３Ｃに入力する。
【００８５】
また、第２Ｄ−ＦＦ２３Ｂは、参照信号φｒの立ち上がりエッジをクリア入力すると、その出力状態をリセットすることで、Ｌレベルを第２ＡＮＤ回路２３Ｃに入力する。
【００８６】
第２ＡＮＤ回路２３Ｃは、第１Ｄ−ＦＦ２３Ａ及び第２Ｄ−ＦＦ２３ＢからのＬレベルに応じて、参照信号φｒの入力が回復したものと判断し、Ｌレベルを第２ＮＯＴ回路２３Ｄに入力する。
【００８７】
第２ＮＯＴ回路２３Ｄは、Ｌレベルに応じてＨレベルを、電圧出力用ＦＥＴ２４Ｂ及び第１ＡＮＤ回路２１Ｄに入力する。
【００８８】
電圧出力用ＦＥＴ２４Ｂは、第２ＮＯＴ回路２３ＤからのＨレベルに応じてソース及びドレイン間の接続を遮断することで、位相比較器１３は、定電圧出力部２４の定電圧出力動作から通常の定電流出力部２２の定電流出力動作が可能なハイインピーダンス状態に移行することになる。
【００８９】
第１ＡＮＤ回路２１Ｄは、第２ＮＯＴ回路２３ＤからのＨレベル及び第１ＮＡＮＤ回路２１ＣのＬレベルに応じて、Ｌレベルを参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂのクリア入力に反転入力する。
【００９０】
参照信号用Ｄ−ＦＦ２１Ａ及び被参照信号用Ｄ−ＦＦ２１Ｂは、クリア入力にＨレベルを入力することで、その出力状態はリセットし、Ｐ型ＦＥＴ２２Ａ及びＮ型ＦＥＴ２２Ｂは、ドレイン及びソース間が非導通のハイインピーダンス状態となる。
【００９１】
実施例１によれば、被参照信号φｎのエッジを検出した後、参照信号φｒのエッジを検出する前に、被参照信号φｎのエッジを再度検出した場合、参照信号φｒの入力断を検出する入力断検出部２３を位相比較器１３に内蔵するようにしたので、位相比較器１３を実装するＰＬＬ回路１全体の小型化及びコストパフォーマンスの向上を図ることができる。
【００９２】
また、実施例１によれば、参照信号φｒの入力断を検出すると、位相差に基づく位相差信号の出力停止、すなわち定電流出力部２２の定電流出力動作を停止し、ＶＣＯ１５の制御電圧の中心値となる、定電圧発生部２４Ａからの定電圧出力、すなわち定電圧出力部２４の定電圧出力動作を開始し、この定電圧出力動作に応じてＰＬＬ回路１を自走制御することができる。
【００９３】
また、実施例１によれば、参照信号φｒの入力断を検出した後、参照信号φｒの立ち上がりエッジを検出すると、定電圧出力部２４の定電圧出力動作を停止し、定電流出力部２２の定電流出力動作を再開可能にするハイインピーダンス状態に移行するようにしたので、参照信号φｒの入力が回復した場合には通常通りの定電流出力動作で、参照信号及び被参照信号間の位相差を解消することができる。
【００９４】
また、実施例１によれば、被参照信号φｎの立ち上がりエッジのクロック入力に応じてＨレベルを出力すると共に、参照信号φｒの立ち上がりエッジに応じてリセット状態にする第１Ｄ−ＦＦ２３Ａと、被参照信号φｎの立ち上がりエッジに連続する次の立ち上がりエッジのクロック入力に応じてＨレベルを出力すると共に、参照信号φｒの立ち上がりエッジに応じてリセット状態にする第２Ｄ−ＦＦ２３Ｂとを備え、第１Ｄ−ＦＦ２３ＡからのＨレベル及び第２Ｄ−ＦＦ２３ＢからのＨレベルに応じて参照信号φｒの入力断を検出するようにしたので、簡単な回路で入力断検出部２３を構成することができる。
【００９５】
尚、上記実施例１においては、位相比較器１３内部に定電圧発生部２４Ａを内蔵し、第２ＮＯＴ回路２３ＤからのＬレベルに応じて電圧出力用ＦＥＴ２４Ｂのドレイン及びソース間の接続を導通し、電圧出力用ＦＥＴ２４Ｂを通じて定電圧発生部２４Ａから定電圧をループフィルタ１４に電圧出力するようにしたが、位相比較器１３外部に定電圧発生部を配置し、ユーザ設定に応じて任意電圧値を定電圧値として電圧出力するようにしても同様の効果が得られることは言うまでもない。
【００９６】
また、上記実施例１においては、位相比較器１３内部に定電圧発生部２４Ａを内蔵し、第２ＮＯＴ回路２３ＤのＬレベルに応じて電圧出力用ＦＥＴ２４Ｂのドレイン及びソース間の接続を導通し、電圧出力用ＦＥＴ２４Ｂを通じて定電圧発生部２４Ａから定電圧をループフィルタ１４に電圧出力するようにしたが、次のような構成にしても良く、実施例２として、以下に説明する。
【実施例２】
【００９７】
図５は実施例２の位相比較器１３Ａ内部の概略構成を示す回路図である。尚、実施例１に示す位相比較器１３と同一構成については同一符号を付すことで、その重複する構成及び動作の説明については省略する。
【００９８】
図５に示す位相比較器１３Ａと図２に示す位相比較器１３とが異なるところは、定電圧出力部２４の代わりに、入力断検出部２３を通じて参照信号φｒの入力断を検出すると、ループフィルタ１４に出力する定電圧値を調整可能にする調整型定電圧出力部２５を設けた点にある。
【００９９】
調整型定電圧出力部２５は、位相比較器１３Ａの外部に配置したボリューム調整可能な定電圧設定用抵抗２５Ａと、定電流源２５Ｂと、ソース側に定電流源２５Ｂを接続すると共に、ドレイン側に定電圧設定用抵抗２５Ａに接続するＰ型ＦＥＴ２５Ｃとを有している。
【０１００】
また、調整型定電圧出力部２５は、Ｐ型ＦＥＴ２５Ｃのドレイン側に接続すると共に、定電流源２５Ｂからの定電流値を定電圧値に変換するオペアンプ２５Ｄと、ソース側にオペアンプ２５Ｄを接続し、オペアンプ２５Ｄで変換した定電圧値をループフィルタ１４に電圧出力する電圧出力用ＦＥＴ２５Ｅとを有している。
【０１０１】
尚、定電圧設定用抵抗２５Ａを調整することで、電圧出力用ＦＥＴ２５Ｅで出力する定電圧値を、ループフィルタ１４経由でＶＣＯ１５の中心周波数を調整する任意の定電圧値に設定することが可能となる。
【０１０２】
実施例２によれば、参照信号φｒの入力断を検出する入力断検出部２３を位相比較器１３Ａ内部に内蔵することは勿論のこと、定電圧設定用抵抗２５Ａのボリューム調整に応じて任意の定電圧値に設定することができる。
【０１０３】
以上、本発明の実施例について説明したが、本実施例によって本発明の技術的思想の範囲が限定されるものではなく、特許請求の範囲に記載した技術的思想の範囲を逸脱しない限り、各種様々な実施例が実施可能であることは言うまでもない。また、本実施例に記載した効果は、これに限定されるものではない。
【０１０４】
また、本実施例で説明した各種処理の内、自動的に行われるものとして説明した処理の全部又は一部を手動で行うことも可能であることは勿論のこと、その逆に、手動で行われるものとして説明した処理の全部又は一部を自動で行うことも可能であることは言うまでもない。また、本実施例で説明した処理手順、制御手順、具体的名称、各種データやパラメータを含む情報についても、特記した場合を除き、適宜変更可能であることは言うまでもない。
【０１０５】
また、図示した各装置の各構成要素は機能概念的に記載したものであって、必ずしも物理的に図示のように構成されるものではなく、その各装置の具体的な態様は図示のものに限縮されるものでは到底ないことは言うまでもない。
【０１０６】
さらに、各装置で行われる各種処理機能は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）（又はＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）等のマイクロ・コンピュータ）上、又は同ＣＰＵ（又はＭＰＵ、ＭＣＵ等のマイクロ・コンピュータ）で解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしても良いことは言うまでもない。
【０１０７】
以上、上記実施例１及び実施例２を含む実施の形態に関し、更に以下の付記を開示する。
【０１０８】
（付記１）参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した前記参照信号及び前記被参照信号のエッジを検出するエッジ検出部と、
前記エッジ検出部にて検出した前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出部と、
前記位相差検出部にて検出した位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相差信号出力部と、
前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出部と
を有することを特徴とする位相比較器。
【０１０９】
（付記２）所定電圧を出力する所定電圧出力部を有し、
前記位相差信号出力部は、
前記入力断検出部にて前記参照信号の入力断を検出すると、前記位相差検出部にて検出した位相差に基づく前記位相差信号の出力を停止し、前記所定電圧出力部にて出力した前記所定電圧を前記位相差信号として電圧出力することを特徴とする付記１記載の位相比較器。
【０１１０】
（付記３）前記位相差信号出力部は、
前記入力断検出部にて前記参照信号の入力断を検出した後、前記エッジ検出部にて前記参照信号のエッジを検出すると、前記位相差信号としての前記所定電圧の出力を停止し、前記位相差検出部にて検出した位相差に基づく前記位相差信号の出力を再開することを特徴とする付記２記載の位相比較器。
【０１１１】
（付記４）前記エッジ検出部は、
前記参照信号及び前記被参照信号の立ち上がりエッジを検出することを特徴とする付記１，２又は３の何れか一に記載の位相比較器。
【０１１２】
（付記５）前記位相差信号出力部は、
前記位相差検出部にて検出した位相差に基づき、位相差信号として電流制御することを特徴とする付記１，２，３又は４の何れか一に記載の位相比較器。
【０１１３】
（付記６）前記入力断検出部は、
前記被参照信号の立ち上がりエッジのクロック入力に応じて第１出力信号を出力すると共に、前記参照信号の立ち上がりエッジに応じて、前記第１出力信号をリセットする第１フリップフロップ回路と、
前記被参照信号の立ち上がりエッジに連続する次の立ち上がりエッジのクロック入力に応じて第２出力信号を出力すると共に、前記参照信号の立ち上がりエッジに応じて、前記第２出力信号をリセットする第２フリップフロップ回路とを有し、
前記第１フリップフロップ回路からの前記第１出力信号及び前記第２フリップフロップ回路からの前記第２出力信号に応じて、前記参照信号の入力断を検出することを特徴とする付記１，２，３，４又は５の何れか一に記載の位相比較器。
【０１１４】
（付記７）参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した前記参照信号及び前記被参照信号間の位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相比較部と、この位相比較部の位相差信号に応じて制御電圧を出力する制御電圧生成部と、この制御電圧生成部にて生成した制御電圧に応じて所望周波数の被参照信号を生成出力する電圧制御発振部とを有する位相同期回路であって、
前記位相比較部は、
入力する前記参照信号及び前記被参照信号のエッジを検出するエッジ検出部と、
前記エッジ検出部にて検出した前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出部と、
前記位相差検出部にて検出した位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相差信号出力部と、
前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出部と
を有することを特徴とする位相同期回路。
【０１１５】
（付記８）前記位相比較部は、
所定電圧を出力する所定電圧出力部を有し、
前記位相差信号出力部は、
前記入力断検出部にて前記参照信号の入力断を検出すると、前記位相差検出部にて検出した位相差に基づく前記位相差信号の出力を停止し、前記所定電圧出力部にて出力した前記所定電圧を前記位相差信号として電圧出力することを特徴とする付記７記載の位相同期回路。
【０１１６】
（付記９）前記位相差信号出力部は、
前記入力断検出部にて前記参照信号の入力断を検出した後、前記エッジ検出部にて前記参照信号のエッジを検出すると、前記位相差信号としての前記所定電圧の出力を停止し、前記位相差検出部にて検出した位相差に基づく前記位相差信号の出力を再開することを特徴とする付記８記載の位相同期回路。
【０１１７】
（付記１０）前記エッジ検出部は、
前記参照信号及び前記被参照信号の立ち上がりエッジを検出することを特徴とする付記７，８又は９の何れか一に記載の位相同期回路。
【０１１８】
（付記１１）前記位相差信号出力部は、
前記位相差検出部にて検出した位相差に基づき、位相差信号として電流制御することを特徴とする付記７，８，９又は１０の何れか一に記載の位相同期回路。
【０１１９】
（付記１２）前記入力断検出部は、
前記被参照信号の立ち上がりエッジのクロック入力に応じて第１出力信号を出力すると共に、前記参照信号の立ち上がりエッジに応じて、前記第１出力信号をリセットする第１フリップフロップ回路と、
前記被参照信号の立ち上がりエッジに連続する次の立ち上がりエッジのクロック入力に応じて第２出力信号を出力すると共に、前記参照信号の立ち上がりエッジに応じて、前記第２出力信号をリセットする第２フリップフロップ回路とを有し、
前記第１フリップフロップ回路からの前記第１出力信号及び前記第２フリップフロップ回路からの前記第２出力信号に応じて、前記参照信号の入力断を検出することを特徴とする付記７，８，９，１０又は１１の何れか一に記載の位相同期回路。
【０１２０】
（付記１３）参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した前記参照信号及び前記被参照信号のエッジを検出するエッジ検出ステップと、
前記エッジ検出ステップにて検出した前記参照信号のエッジ及び前記被参照信号のエッジ間の位相差を検出する位相差検出ステップと、
前記位相差検出ステップにて検出した位相差に基づき、前記参照信号及び前記被参照信号間の位相差を小さくすべく、電流制御の位相差信号を出力する位相差信号出力ステップと、
前記被参照信号のエッジを検出した後、前記参照信号のエッジを検出する前に、前記被参照信号のエッジを再度検出した場合、前記参照信号の入力断を検出する入力断検出ステップと
を含むことを特徴とする位相比較制御方法。
【０１２１】
（付記１４）所定電圧を出力する所定電圧出力ステップを有し、
前記位相差信号出力ステップは、
前記入力断検出ステップにて前記参照信号の入力断を検出すると、前記位相差検出ステップにて検出した位相差に基づく前記位相差信号の出力を停止し、前記所定電圧出力ステップにて出力した前記所定電圧を前記位相差信号として電圧出力することを特徴とする付記１３記載の位相比較制御方法。
【０１２２】
（付記１５）前記位相差信号出力ステップは、
前記入力断検出ステップにて前記参照信号の入力断を検出した後、前記エッジ検出ステップにて前記参照信号のエッジを検出すると、前記位相差信号としての前記所定電圧の出力を停止し、前記位相差検出ステップにて検出した位相差に基づく前記位相差信号の出力を再開することを特徴とする付記１４記載の位相比較制御方法。
【０１２３】
（付記１６）前記エッジ検出ステップは、
前記参照信号及び前記被参照信号の立ち上がりエッジを検出することを特徴とする付記１３，１４又は１５の何れか一に記載の位相比較制御方法。
【０１２４】
（付記１７）前記位相差信号出力ステップは、
前記位相差検出ステップにて検出した位相差に基づき、位相差信号として電流制御することを特徴とする付記１３，１４，１５又は１６の何れか一に記載の位相比較制御方法。
【０１２５】
（付記１８）前記入力断検出ステップは、
前記被参照信号の立ち上がりエッジのクロック入力に応じて第１出力信号を出力すると共に、前記参照信号の立ち上がりエッジに応じて、前記第１出力信号をリセットするステップと、
前記被参照信号の立ち上がりエッジに連続する次の立ち上がりエッジのクロック入力に応じて第２出力信号を出力すると共に、前記参照信号の立ち上がりエッジに応じて、前記第２出力信号をリセットするステップとを含み、
前記第１出力信号及び前記第２出力信号に応じて、前記参照信号の入力断を検出することを特徴とする付記１３，１４，１５，１６又は１７の何れか一に記載の位相比較制御方法。
【図面の簡単な説明】
【０１２６】
【図１】実施例１のＰＬＬ回路内部の概略構成を示すブロック図である。
【図２】実施例１に関わる位相比較器内部の概略構成を示す回路図である。
【図３】実施例１に関わる参照信号入力正常時の位相比較器の動作タイミングを端的に示すタイミングチャートである。
【図４】実施例１に関わる参照信号入力断発生時の位相比較器の動作タイミングを端的に示すタイミングチャートである。
【図５】実施例２に関わる位相比較器内部の概略構成を示す回路図である。
【図６】従来技術のＰＬＬ回路内部の概略構成を示すブロック図である。
【図７】従来技術に関わる位相比較器内部の概略構成を示す回路図である。
【図８】従来技術に関わる参照信号入力正常時の位相比較器の動作タイミングを端的に示すタイミングチャートである。
【図９】従来技術に関わる参照信号入力断発生時の位相比較器の動作タイミングを端的に示すタイミングチャートである。
【符号の説明】
【０１２７】
１  ＰＬＬ回路
１３  位相比較器
１３Ａ  位相比較器
１４  ループフィルタ
１５  ＶＣＯ
２１  位相差検出部
２２  定電流出力部
２３  入力断検出部
２３Ａ  第１Ｄ−ＦＦ
２３Ｂ  第２Ｄ−ＦＦ
２４  定電圧出力部
２５  調整型定電圧出力部
【図１】
0005521282.tif 000002
【図２】
0005521282.tif 000003
【図３】
0005521282.tif 000004
【図４】
0005521282.tif 000005
【図５】
0005521282.tif 000006
【図６】
0005521282.tif 000007
【図７】
0005521282.tif 000008
【図８】
0005521282.tif 000009
【図９】
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