(57)【特許請求の範囲】
【請求項１】
半導体デバイス構造上にデバイス特徴部を作製する方法であって、
第１の要素フォトリソグラフィマスクによって規定されるネガティブなフォトレジスト特徴部の第１のパターンであって、先端・先端間及び先端・線間の設計規則違反が無い、ネガティブなフォトレジスト特徴部の第１のパターンを前記半導体デバイス構造の目標材質の上に作製することと、
第２の要素フォトリソグラフィマスクによって規定されるネガティブなフォトレジスト特徴部の第２のパターンであって、先端・先端間及び先端・線間の設計規則違反が無い、ネガティブなフォトレジスト特徴部の第２のパターンであって、ネガティブなフォトレジスト特徴部の前記第１のパターンと共に、ネガティブなフォトレジスト特徴部の、先端・先端間及び先端・線間の設計規則違反の無い結合されたパターンを形成する、ネガティブなフォトレジスト特徴部の第２のパターンを前記目標材質の上に作製することと、
ネガティブなフォトレジスト特徴部の前記結合されたパターンをエッチングマスクとして用いて前記目標材質を選択的にエッチングすることによって前記目標材質内に凹部線パターンを形成することと、
前記目標材質を選択的にエッチングした後に、前記凹部線パターンの指定された区画と交差し且つ当該区画を覆う、ポジティブなフォトレジスト特徴部の第３のパターンであって、先端・先端間及び先端・線間の設計規則違反が無い、ポジティブなフォトレジスト特徴部の第３のパターンを形成することと、を備える方法。
【請求項２】
前記目標材質は第２の材質の層の上に形成され、
前記目標材質を選択的にエッチングすることは、前記第２の材質の一部を露出させ、
ポジティブなフォトレジスト特徴部の前記第３のパターンは前記第２の材質の露出させられた部分上に形成される請求項１の方法。
【請求項３】
前記目標材質及びポジティブなフォトレジスト特徴部の前記第３のパターンを第２のエッチングマスクとして用いて前記第２の材質を選択的にエッチングすることによって前記第２の材質内に溝を形成することを更に備える請求項２の方法。
【請求項４】
前記溝を電気伝導性材質で少なくとも部分的に埋めることを更に備える請求項３の方法。
【請求項５】
前記溝の少なくとも１つは二方向的である請求項３の方法。
【請求項６】
半導体デバイスを製造する方法であって、
半導体材質の層及び半導体材質の前記層の上の絶縁材質の層を備える半導体デバイス構造を提供することと、
絶縁材質の前記層の上にハードマスク材質の層を形成することと、
第１のフォトリソグラフィマスクを用いて形成される第１のネガティブなフォトレジスト特徴部と、第２のフォトリソグラフィマスクを用いて形成される第２のネガティブなフォトレジスト特徴部とを備える、ネガティブなフォトレジスト特徴部の結合されたパターンをハードマスク材質（４０８）の前記層の上に作製することであって、前記第１のネガティブなフォトレジスト特徴部、前記第２のネガティブなフォトレジスト特徴部及びネガティブなフォトレジスト特徴部の前記結合されたパターンの各々は、先端・先端間及び先端・線間の設計規則違反が無いことと、
ネガティブなフォトレジスト特徴部の前記結合されたパターンをエッチングマスクとして用いてハードマスク材質の前記層を選択的にエッチングすることによってポジティブハードマスクパターン及びネガティブ凹部線パターンを前記ハードマスク材質内に規定することと、
ハードマスク材質の前記層を選択的にエッチングした後に、前記ネガティブ凹部線パターン内に規定される１つ以上の凹部線と交差し且つ当該凹部線を覆うポジティブなフォトレジスト特徴部のパターンであって、先端・先端間及び先端・線間の設計規則違反が無い、ポジティブなフォトレジスト特徴部のパターンを前記絶縁材質の上に作製することと、を備える方法。
【請求項７】
前記ポジティブハードマスクパターン及び前記ポジティブなフォトレジスト特徴部を第２のエッチングマスクとして用いて前記絶縁材質を選択的にエッチングすることによって前記絶縁材質内に溝を形成することを更に備える請求項６の方法。
【請求項８】
前記ポジティブハードマスクパターンを前記半導体デバイス構造から除去することと、
前記ポジティブなフォトレジスト特徴部を前記半導体デバイス構造から除去することと、を更に備える請求項７の方法。
【請求項９】
前記溝内に電気伝導性材質を堆積させることを更に備える請求項８の方法。
【請求項１０】
前記溝の少なくとも１つは二方向的である請求項７の方法。
【請求項１１】
半導体デバイスを製造する方法であって、
半導体材質の層と、前記半導体材質の層の上の絶縁材質の層とを備える基板にハードマスク材質の層を形成することであって、前記ハードマスク材質の層を前記絶縁材質の層の上に形成することと、
ネガティブなフォトレジスト特徴部の、先端・先端間及び先端・線間の設計規則違反の無い結合されたパターンを前記ハードマスク材質の層の上に生成するために、多重露光フォトリソグラフィ手順を実行することと、
ネガティブなフォトレジスト特徴部の前記結合されたパターンによって規定される凹部線パターンを前記ハードマスク材質に形成することと、
前記凹部線パターンの指定された区画を、先端・先端間及び先端・線間の設計規則違反の無い、ポジティブなフォトレジスト特徴部の遮断パターンで覆うことと、
ポジティブなフォトレジスト特徴部の前記遮断パターンと、前記ハードマスク材質の前記凹部線パターンとによって規定される溝のパターンを前記絶縁材質に形成することと、
前記溝内に電気伝導性材質を堆積させることによって、半導体デバイス用の導電線を形成することと、を備える方法。
【請求項１２】
前記凹部線パターンを形成することは、ネガティブなフォトレジスト特徴部の前記結合されたパターンをエッチングマスクとして用いて、前記ハードマスク材質の層をエッチングすることを備える請求項１１の方法。
【請求項１３】
前記溝のパターンを形成することは、ポジティブなフォトレジスト特徴部の前記遮断パターンと前記ハードマスク材質とをエッチングマスクとして用いて、前記絶縁材質の層をエッチングすることを備える請求項１１の方法。
【請求項１４】
前記溝のパターンを形成することは、ポジティブなフォトレジスト特徴部の前記遮断パターンと前記ハードマスク材質とをエッチングマスクとして用いて、前記絶縁材質の層の下の絶縁材質の第２の層をエッチングすることを更に備える請求項１３の方法。
【請求項１５】
前記溝のパターンを形成することは、前記半導体デバイスのトランジスタゲート構造で終了する少なくとも１つの溝を形成することを備える請求項１１の方法。
【請求項１６】
前記溝のパターンを形成することは、前記半導体デバイスの活性トランジスタ領域で終了する少なくとも１つの溝を形成することを備える請求項１１の方法。
【請求項１７】
前記溝のパターンを形成することは、前記絶縁材質の層の下の絶縁材質の第２の層で終了する少なくとも１つの溝を形成することを備える請求項１１の方法。
【請求項１８】
前記凹部線パターンを形成することは、二方向的な凹部線のパターンを形成することを備える請求項１１の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の主題は、本出願と同時に出願された同時係属中の米国特許出願番号１２／６１７，４２１の主題に関連している。
【０００２】
ここに説明される主題の実施形態は、概して半導体デバイス製造の技法及び技術(techniques and technologies)に関する。より特定的には、主題の実施形態は、半導体デバイスの製造に際しての設計規則違反を低減するためのフォトリソグラフィマスクの設計、作製、及び使用に関する。
【背景技術】
【０００３】
半導体産業は、より高い機能を達成し且つ製造コストを低減するために、より小さいチップ区域上のますます高密度になっている半導体デバイスで集積回路を製造することを目指している。大規模な集積化に対するこの要望は、回路寸法及びデバイス特徴部(circuit dimensions and device features)の継続的な縮小をもたらしてきた。電界効果トランジスタにおけるゲート長、及び導電線の幅、等の構造のサイズを低減する能力は、リソグラフィ性能によって推進される。
【０００４】
従来のフォトリソグラフィシステムでは、マスク又はレチクル(reticle)での透過又は反射を介して放射がもたらされて、半導体ウエハ上に像を形成する。一般に、像はウエハ上で結像し、フォトレジスト材質等の材質の層を露光してパターニングする。フォトレジスト材質は次いで、半導体ウエハの１つ以上の層におけるドープ領域、堆積領域、エッチング領域、又は他の構造及び特徴部を規定するために用いられる。フォトレジスト材質はまた、半導体デバイスの金属層に関連する導電線又は導電パッドを規定することもできる。更に、フォトレジスト材質は、分離領域、トランジスタゲート、又は他のトランジスタ構造及び要素を規定することができる。
【０００５】
極めて小型で且つ高密度にパッキングされた特徴部のフォトレジストパターンを形成するために、２つ以上のフォトリソグラフィサブプロセスを利用する多重露光／パターニングプロセスが用いられ得る。ある種類の二重露光プロセスは、第１のフォトレジストパターンを形成し、第１のフォトレジストパターンを用いてウエハをエッチングし、続いて第２のフォトレジストパターンを形成し、そして第２のフォトレジストパターンを用いてウエハをエッチングする。別の種類の二重露光プロセスは、第１のフォトレジストパターンを形成し、第１のフォトレジストパターンを第２のフォトレジスト層で被覆し、第２のフォトレジスト層を露光して現像し、次いでウエハをエッチングする。この二重露光プロセスは二重露光単一エッチングプロセスと称されることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体産業において現在利用可能なフォトリソグラフィツールは、８０ナノメートルの線解像度を達成することができる。より具体的には、１９３ナノメートル液浸ステッパ(immersion stepper)技術は、単一のマスク上で８０ナノメートル程度の短いピッチを達成可能である。実際上は、上述の二重露光／パターニングプロセスを用いて、８０ナノメートル未満のピッチを有するデバイス特徴部が達成され得る。残念なことに、多重露光手順が用いられるとしても、ピッチ又は線分離の縮小化は、最終的には、フォトリソグラフィツールの実用上の実行能力によって制限される。従って、所望の半導体デバイス特徴部の実行可能性(viability)及び製造可能性をチェックするために、特定の設計規則が一般に用いられる。例えば、ローカル相互接続等の導電トレースの提案されたレイアウトにおいて、先端・先端間(tip-to-tip)及び／又は先端・線間(tip-line)での違反(violation)の可能性を識別するために、設計規則検査(design rule check)（ＤＲＣ）方法論が適用され得る。このように、提案されたレイアウトが特定のフォトリソグラフィツールに対しては短すぎる先端・先端間又は先端・線間の間隔を含む場合には、その提案されたレイアウトを用いて、幾つかの導電トレースを互いに短絡させることなしにデバイスを製造することは可能ではないかもしれない。
【課題を解決するための手段】
【０００７】
半導体デバイス構造上にデバイス特徴部を作製する方法が提供される。方法は、フォトレジスト特徴部の第１のパターンを半導体デバイス構造の目標材質の上に作製することを含み、フォトレジスト特徴部の第１のパターンは、第１の要素フォトリソグラフィマスクによって規定される。方法はまた、フォトレジスト特徴部の第２のパターンを目標材質の上に作製し、フォトレジスト特徴部の第２のパターンは、第２の要素フォトリソグラフィマスクによって規定される。フォトレジスト特徴部の第１のパターン及びフォトレジスト特徴部の第２のパターンは、協働してフォトレジスト特徴部の結合されたパターンを形成する。方法は、フォトレジスト特徴部の結合されたパターンをエッチングマスクとして用いて目標材質を選択的にエッチングすることによって継続する。これにより、目標材質内に凹部線パターンが形成される。方法は次いで、凹部線パターンの指定された区画を覆うフォトレジスト特徴部の第３のパターンを形成する。
【０００８】
半導体デバイスを製造する方法もまた提供される。この方法は、半導体材質の層及び半導体材質の層の上の絶縁材質の層を備える半導体デバイス構造を提供することによって開始する。方法は、絶縁材質の層の上にハードマスク材質の層を形成することと、フォトレジスト特徴部の結合されたパターンをハードマスク材質の層の上に作製することと、によって進行する。フォトレジスト特徴部の結合されたパターンは、第１のフォトリソグラフィマスクを用いて形成される第１のフォトレジスト特徴部と、第２のフォトリソグラフィマスクを用いて形成される第２のフォトレジスト特徴部と、を備える。方法は、フォトレジスト特徴部の結合されたパターンをエッチングマスクとして用いてハードマスク材質の層を選択的にエッチングすることによってポジティブハードマスクパターン及びネガティブ凹部線パターンをハードマスク材質内に規定することにより継続する。方法はまた、追加的フォトレジスト特徴部を絶縁材質の上に作製する。追加的なフォトレジスト特徴部は、ネガティブ凹部線パターン内に規定される１つ以上の凹部線と交差する。
【０００９】
半導体デバイスを製造する別の方法が提供される。この方法は、半導体材質の層及び半導体材質の層の上の絶縁材質の層を備える基板上にハードマスク材質の層を形成し、ハードマスク材質の層は絶縁材質の層の上にある。方法は、多重露光フォトリソグラフィ手順を実行してハードマスク材質の層の上にフォトレジスト特徴部の結合されたパターンを作製することによって、及びハードマスク材質内に凹部線パターンを形成することによって、継続する。凹部線パターンは、フォトレジスト特徴部の結合されたパターンによって規定される。方法は次いで、凹部線パターンの指定された区画をフォトレジスト特徴部の遮断パターンで覆い、そして溝のパターンを絶縁材質内に形成する。溝のパターンは、フォトレジスト特徴部の遮断パターン及びハードマスク材質によって規定される。方法は次いで、電気伝導材質を溝内に堆積させることによって、半導体デバイスのための導電線をもたらす。
【００１０】
先端・先端間及び先端・線間の違反が低減された半導体デバイス特徴部のためのフォトリソグラフィマスクを作製する方法もまた提供される。この方法は、所望のマスクパターンを表す予備データを提供し、そして予備データを解析して所望のマスクパターン内における先端・先端間及び先端・線間の違反を識別する。方法は、識別された違反に従って予備データを修正して、修正されたマスクパターンを表す更新されたデータを取得し、修正されたマスクパターンには先端・先端間及び先端・線間の違反が無い。方法は次いで、更新されたデータを用いて、修正されたマスクパターンを有するフォトリソグラフィマスクを生成する。
【００１１】
設計規則違反が低減された半導体デバイス特徴部のためのフォトリソグラフィマスクを作製する別の方法もまた提供される。この方法は、全体的なマスクパターンを表す予備データを提供し、予備データを処理して全体的なマスクパターンを複数の要素マスクパターンへと分解し、そして複数の要素マスクパターンに対して設計規則検査を実行して複数の要素マスクパターン内での先端・先端間及び先端・線間の違反を識別する。これにより、識別された違反がもたらされる。方法は、識別された違反に従って複数の要素マスクパターンの少なくとも１つを修正して要素マスクパターンの修正されたセットを取得することにより継続し、ここで要素マスクパターンの修正されたセットにおける各マスクパターンには先端・先端間及び先端・線間の違反が無い。方法は次いで、要素マスクパターンの修正されたセットのためのフォトリソグラフィマスクを生成する。
【００１２】
設計規則違反が低減された半導体特徴部のためのフォトリソグラフィ方法もまた提供される。この方法は全体的なマスクパターンを提供することによって開始する。全体的なマスクパターンは、第１の要素マスクパターン及び第２の要素マスクパターンへと分解される。方法は、少なくとも第１の要素マスクパターン内における設計規則違反を識別して識別された違反をもたらすことによって継続する。方法は次いで、識別された違反に従って第１の要素マスクパターンを修正して修正された第１の要素マスクパターンを取得し、修正された第１の要素マスクパターンには設計規則違反が無い。方法はまた、識別された違反に従って遮断マスクパターンを生成し、遮断マスクパターンには設計規則違反が無く、そして方法は、修正された第１の要素マスクパターン、第２の要素マスクパターン、及び遮断マスクパターンに対応するフォトリソグラフィマスクを作製する。
【００１３】
この概要は、詳細な説明において後で更に説明される概念の選択を単純化された形態で紹介するために設けられている。この概要は、特許請求の範囲に記載された主題の鍵となる特徴又は本質的な特徴を識別することを意図されていなければ、また特許請求の範囲に記載された主題の範囲を決定するための補助として用いられることも意図されていない。
【図面の簡単な説明】
【００１４】
以下の図面と共に詳細な説明及び特許請求の範囲を考慮して参照することによって、主題のより完全な理解がもたらされるであろう。図面において同様の参照番号は全図を通して類似の要素を参照する。
【００１５】
【図１】図１は二方向ローカル相互接続のレイアウトを示す例示的なスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの平面図であって部分的な透視図である。
【００１６】
【図２】図２は図１に示されるＳＲＡＭセルに基づくＳＲＡＭセルの３×２アレイの平面図であって部分的な透視図である。
【００１７】
【図３】図３は代替的なＳＲＡＭセルレイアウト基づくＳＲＡＭセルの３×２アレイの平面図であって部分的な透視図である。
【００１８】
【図４】図４はマスク生成プロセスの例示的な実施形態を示すフローチャートである。
【００１９】
【図５】図５は第１の要素マスクパターンの平面図である。
【００２０】
【図６】図６は第２の要素マスクパターンの平面図である。
【００２１】
【図７】図７は遮断マスクパターンの平面図である。
【００２２】
【図８】図８は図６に示される第２の要素マスクパターンの修正されたバージョンの平面図である。
【００２３】
【図９】図９は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その１）である。
【図１０】図１０は例示的な製造プロセスに供される半導体デバイス構造を示す平面図（その１）である。
【図１１】図１１は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その２）である。
【図１２】図１２は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その３）である。
【図１３】図１３は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その４）である。
【図１４】図１４は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その５）である。
【図１５】図１５は例示的な製造プロセスに供される半導体デバイス構造を示す平面図（その２）である。
【図１６】図１６は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その６）である。
【図１７】図１７は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その７）である。
【図１８】図１８は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その８）である。
【図１９】図１９は例示的な製造プロセスに供される半導体デバイス構造を示す断面図（その９）である。
【図２０】図２０は例示的な製造プロセスに供される半導体デバイス構造を示す平面図（その３）である。
【発明を実施するための形態】
【００２４】
以下の詳細な説明は、本来的に単なる例示であり、また主題の実施形態又は本出願及びそのような実施形態の使用を限定することを意図するものではない。ここで用いられる「例示的な」という語は、「例、事例、又は例証としての役目をする」を意味する。例示的なものとしてここで説明される任意の実装は、他の実装に対しても望ましいものとして又は有利であるものとして必ずしも解釈されない。更に、先の技術分野、背景技術、発明の概要、又は以下の詳細な説明において提示されるいかなる表現された又は暗示された理論によっても境界される意図はない。
【００２５】
種々のコンピューティング要素又はデバイスによって実行され得る動作、処理タスク、及び機能の象徴的な表現を参照して、特定の技法及び技術がここに説明されるであろう。そのような動作、タスク、及び機能は、コンピュータ実行の、コンピュータ化された、ソフトウエア実装の、又はコンピュータ実装のものと称されることがある。実際上は、１つ以上のプロセッサデバイスは、システムメモリ内のメモリロケーションでデータビットを表す電気的な信号を操作することによる他、信号の他の処理によって、説明される動作、タスク、及び機能を実施することができる。ここに説明される特定の方法は、ソフトウエア又はファームウエアにおいて実装される場合、種々のタスクを実行するコードセグメント又は命令によって表され得る。プログラム又はコードセグメントは、プロセッサ可読媒体内に記憶され得るし、あるいは搬送波において具現化されるコンピュータデータ信号によって伝送媒体又は通信パスを介して伝送され得る。この点において、「プロセッサ可読媒体」又は「機械可読媒体」は、情報を記憶し又は伝送することができる任意の媒体を含む。プロセッサ可読媒体の例は、限定はされないが、電子回路、半導体メモリデバイス、ＲＯＭ、フラッシュメモリ、消去可能ＲＯＭ（ＥＲＯＭ）、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、光ディスク、ハードディスク等を含む。
【００２６】
半導体デバイスの製造の間にフォトリソグラフィ及び種々のフォトリソグラフィ技法が用いられる。そのような技法は半導体ウエハ上にフォトレジスト材質のパターンを形成するために用いることができ、この場合、そのようなパターンは、形成され、取り扱われ、又は処理されるべき特徴部、領域、及び／又は区域の境界を規定する。例えばフォトリソグラフィは、ローカル相互接続、能動半導体領域、ゲート構造、側壁スペーサ、エッチングマスク、イオン注入マスク等のレイアウトを規定するために用いられ得る。その際、典型的なフォトリソグラフィシステムは、放射源、光学系（例えばレンズ、ミラー、又は水等の液体）、マスク、及びフォトリソグラフィに供されるウエハのためのステージを使用する。そのようなフォトリソグラフィシステムは、マスク上で提供されるパターン又は像を目標材質又はウエハの表面へと転写するように構成される。
【００２７】
対象となるウエハの目標材質の上にフォトレジスト層が形成される。目標材質は、絶縁層、導電層、バリア層、又はエッチングされ、ドーピングされ、取り扱われ、処理され、若しくは層状にされるべき任意の目標材質であり得る。例えば目標材質は、限定はされないが、多結晶シリコン；シリサイド材質；シリコン窒化物材質等のハードマスク層；反射防止膜；又は任意の適切な導電性、半導電性、若しくは絶縁性の材質であってよい。フォトレジスト層は、リソグラフィ適用に適する種々のフォトレジスト材質、組成、又は化学薬品を備え得る。フォトレジスト層は、放射源から放射される電磁放射に応答して光化学反応を被り且つ電磁放射に対して十分な透明性を有してフォトレジスト層の有用なパターニングを可能にするように選択される。フォトレジスト層に適する材質は、特に、マトリックス材質又は樹脂、感光薬又は阻害剤、及び溶媒を含み得る。フォトレジスト層は、化学的に増幅された、ポジティブ又はネガティブトーンの、有機系のフォトレジストであってよい。フォトレジスト層はシリコン含有フォトレジストであってもよい。例えばフォトレジスト層は、限定はされないが、アクリレート系重合体、脂環式系重合体、又はフェノール性系重合体であってよい。
【００２８】
ここで説明される種々の実施形態のために、フォトレジスト材質の層は、任意の適切な技法、例えばスピンコーティングによる堆積を用いて、目標材質、又は半導体デバイス構造の層を覆うように形成され得る。所与のフォトレジスト層の厚みは、例えば真空紫外線（ＶＵＶ）リソグラフィ、深紫外線（ＤＵＶ）リソグラフィ、及び／又は超紫外線（ＥＵＶ）リソグラフィ（例えば１９３ｎｍ、１５７ｎｍ、１２６ｎｍ、又は１３．４ｎｍの波長を有する露光光を用いる）用の特定のリソグラフィ技術に応じて選択される。その際、特定のフォトレジスト層は、１５〜１０００ｎｍの範囲内の厚みを有していてよく、望ましい厚みの範囲は５０〜５００ｎｍである。
【００２９】
フォトリソグラフィシステムによって用いられる光学系は、放射（即ちマスク上で提供されるパターン又は像によって修正される放射源からの放射）のパターンをフォトレジスト層上にフォーカスし且つ方向付けるように適切に構成される。特定の実施形態においては、マスクは、透明又は半透明な基板（例えばガラス又は石英）及びその上の不透明な又はパターニングされた層（クロム又はクロム酸化物から形成されていてよい）を含むバイナリマスクである。不透明層は、フォトレジスト層上に投影されるべき、所望の回路パターン、特徴部、又はデバイスに関連するパターン又は像をもたらす。代替的には、マスクは、減衰位相シフトマスク、交互位相シフトマスク、又は他の種類のマスクであってよい。
【００３０】
多くの半導体トランジスタ製造プロセスは、自己整合された特徴部(self-aligned features)、例えばコンタクトからゲートへの自己整合された特徴部及び／又はローカル相互接続からゲートへの自己整合された特徴部を必要としている。自己整合は、コンタクトからゲートへの短絡を回避し、また小ノード技術（例えば２０ｎｍ以下の技術）でのチャネル長スケーリングを可能にするために利用される。ここに説明される技法及び技術は、自己整合される二方向ローカル相互接続を伴うプロセスフローを生かして、結果として、２つのフォトリソグラフィマスクを用いる従来のローカル相互接続パターニングされた解決法と比較して、より密接な先端・先端間及び先端・線間の間隔をもたらす。
【００３１】
現在のフォトリソグラフィツール（例えば１９３ｎｍ液浸ステッパ）を用い、よく知られた二重パターニング手法を用いて、８０ｎｍを下回るピッチを有するデバイス特徴部が作製され得る。しかし、二重パターニング技法で８０ｎｍを下回るピッチを達成する解決法は、各個別のフォトリソグラフィマスクに対する先端・先端間及び先端・線間の間隔要求によって制限される。ここで用いられる「先端・先端間(tip-to-tip)」は、２つの隣接する特徴部の端又は先端(ends or tips)の間の距離又は長さを参照し、ここで端又は先端は一般的には同軸上で方向付けられている。ここで用いられる「先端・線間(tip-to-line)」は、１つの特徴部の端又は先端と別の特徴部の側縁(side edge)との間の距離又は長さを参照し、ここで第１の特徴部の端又は先端は一般的には第２の特徴部の側縁に対して直交して方向付けられている。先端・先端間及び先端・線間の違反に関連する制限に対処するために、３マスク手法がここに提供される。３マスク解決法は、２つのマスク（ハードマスク材質の二重パターニングのために用いられる）と共に、より小さい先端・先端間及び先端・線間の間隔を可能にする遮断マスク(blocking mask)を採用する。この３マスク手法は、例えばＳＲＡＭビットセルを縮小化するために用いることができ、それにより、現時点では半導体デバイスの大量生産に対して準備が整っているとは全く言えないＥＵＶ技術を用いる必要性なしに、コスト効率的な解決法が可能になる。
【００３２】
ここに説明される技法は、半導体デバイス又はウエハ上の種々の特徴部、領域、要素、及び／又は構造を作製するために採用され得るが、以下に提示される例示的な実施形態は、ＳＲＡＭデバイスのための二方向ローカル相互接続パターンの形成に関連している。これらの例示的な実施形態は包括的なものではなく、また説明される主題の範囲又は応用を限定することも制限することも意図されていない。ローカル相互接続パターンは、従来の半導体デバイス製造技術を用いて縮小化することが比較的に困難であるという理由で、ここに言及されるものである。
【００３３】
図１は二方向ローカル相互接続のレイアウトを示す例示的な６ＴのＳＲＡＭセル１００の平面図であって部分的な透視図である。６Ｔセルが示されているが、ここに説明される技法及び概念は、４Ｔ、８Ｔ、１０Ｔ等の他のＳＲＡＭセルトポロジにも適用可能である。図１は、ここに提示される概念を最もよく表す単純化され且つ透視の方法でＳＲＡＭセル１００の特徴部を示している。また、ＳＲＡＭセル１００の具体的なレイアウトは単に例示的なものであり、図示されるレイアウトは、説明される主題の範囲を限定し又は制限することを意図されていない。ＳＲＡＭセル１００のこの実施形態は、４つの能動半導体領域１０２及び４つのゲート構造１０４を含み、これらは協働して６つのトランジスタデバイスを形成する。図１の視点からは直ちには明らかではないが、ゲート構造１０４は、よく理解されるように、能動半導体領域１０２の上に形成されている。ゲート構造１０４は、これらが全て一般的には同じ方向（図１における垂直方向）に向けられているという理由で、単方向的であると考えられる。
【００３４】
ＳＲＡＭセル１００はまた複数のローカル相互接続を含み、これらはタングステン材質又は任意の適切な金属材質等の電気伝導性材質から形成される。この特定の実施形態は、ゲート構造１０４ａに結合されるローカル相互接続１０６と、能動半導体領域１０２ａに結合される２つのローカル相互接続１０８／１１０と、ゲート構造１０４ｃ、能動半導体領域１０２ｂ、及び能動半導体領域１０２ａに結合される二方向ローカル相互接続１１２と、能動半導体領域１０２ｂに結合されるローカル相互接続１１４と、能動半導体領域１０２ｃに結合されるローカル相互接続１１６と、ゲート構造１０４ｂ、能動半導体領域１０２ｃ、及び能動半導体領域１０２ｄに結合される二方向ローカル相互接続１１８と、能動半導体領域１０２ｄに結合される２つのローカル相互接続１２０／１２２と、ゲート構造１０４ｄに結合されるローカル相互接続１２４と、を含む。図１の視点からは直ちには明らかではないが、ローカル相互接続は、能動半導体領域１０２の上で、ゲート構造１０４の上で、且つ／又は半導体基板の他の区域（図１においては、これらの他の区域は認識できるいかなるデバイス特徴部をも欠いている）の上で形成される。ローカル相互接続１１２及び１１８は、これらの各々が一般的には２つの異なる方向（図１における垂直方向及び水平方向）に向けられているという理由で、二方向的であると考えられる。ＳＲＡＭセル１００の具体的な電気的結合及びはレイアウトは、６ＴのＳＲＡＭセルの動作についてよく知られている原理及び要求を満たすので、ＳＲＡＭセル１００の動作についてはここでは詳しくは説明しない。
【００３５】
実際上は、単一のＳＲＡＭセルが単一の半導体基板上に幾つも作製されて、大きなメモリ容量を提供することになる。例えばＳＲＡＭセル１００は、単一の半導体デバイス構造上のＳＲＡＭセルのアレイとして幾つも複製され得る。この点において、図２は、ＳＲＡＭセル１００に基づくＳＲＡＭセルの３×２アレイ１５０の平面図であって部分的な透視図である。ＳＲＡＭセルのアレイ１５０は、図１に示されるのと同じレイアウトを有する３つのＳＲＡＭセル１００ａと、図１に示されるレイアウトの鏡像レイアウトを有する３つのＳＲＡＭセル１００ｂと、を含む。これにより、ＳＲＡＭセルのアレイ１５０内で隣接するセルは、特定の特徴部又は要素を共有することができる。例えば、隣接するセルは、特定の能動半導体領域及び／又は特定のローカル相互接続を共有し得る。
【００３６】
実際のＳＲＡＭデバイスは数百万セルのアレイを用いているであろうし、製造業者はＳＲＡＭデバイスの物理的サイズを低減する努力をしている。特定の設計規則（実用上の製造公差及び制限に基づく）は、幾つかの特徴部が縮小化され得る量を制限する。例えば設計規則は、特徴部が互いに短絡し又は結合すること（フォトリソグラフィツールの実用上の制限に起因し得る）を避けるために、隣接するマスク特徴部間の先端・先端間及び先端・線間の最小の間隔を決定する。従って、ＳＲＡＭデバイスに対して提案されるレイアウトが、潜在的な設計規則違反(design rule violations)（例えば先端・先端間又は先端・線間での違反）を含む場合には、そのレイアウトを製造することは実用的又は実現可能ではないであろう。この点に関して、図２は、ＳＲＡＭセルのアレイ１５０のための単一のフォトリソグラフィマスクに関連する幾つかの潜在的な先端・先端間違反１５２を識別している。図２において円で囲まれた領域は、これらの先端・先端間違反１５２に対応している。図２においては、全ての先端・先端間違反１５２は、水平に向けられているローカル相互接続特徴部に関係している。この例では、ＳＲＡＭセルのアレイ１５０は先端・線間違反を含まないが、ここに説明される手法は、先端・線間違反に対処するため、及び先端・先端間違反と先端・線間違反の任意の組み合わせに対処するためにも用いられ得る。
【００３７】
図３は、代替的なＳＲＡＭセルレイアウトに基づくＳＲＡＭセルの別の３×２アレイ１６０の平面図であって部分的な透視図である。ＳＲＡＭセルのアレイ１６０はＳＲＡＭセル１６２の６つの反復（３つの鏡像バージョンを含む）を含む。ＳＲＡＭセルのアレイ１６０の全体的レイアウトは、図２に示されるＳＲＡＭセルのアレイ１５０のレイアウトと一般的には同様である。しかし、ＳＲＡＭセルのアレイ１５０とは異なり、ＳＲＡＭセルのアレイ１６０は、垂直に向けられる潜在的な先端・先端間違反を含む。このように、図３は、幾つかの垂直先端・先端間違反１６６に加えて幾つかの水平先端・先端間違反１６４を示している。特に、水平先端・先端間違反１６４は１つのフォトリソグラフィマスクに関連しており、一方、垂直先端・先端間違反は別のフォトリソグラフィマスクに関連している。この様子は後で詳細に説明される。
【００３８】
設計規則違反の存在により、従来の技法を用いて隣接するローカル相互接続特徴部の間での短絡をもたらすことなくＳＲＡＭセルのアレイ１５０又はＳＲＡＭセルのアレイ１６０を製造することは可能ではないであろう。以下に説明されるマスク生成及び半導体製造の技法及び技術は、多重パターニングフォトリソグラフィに際して用いられるマスクにおける潜在的な先端・先端間及び先端・線間の違反を解消することによって、この問題に対処し、そしてサブ８０ナノメートル解像度での半導体デバイス（例えばＳＲＡＭデバイス）の製造業者を支援する。
【００３９】
ここに説明される例示的な多重マスク解決法は、半導体デバイス構造上での多重パターニング手順に対して少なくとも２つのマスクを用いる。ハードマスク及びこれに続く遮断マスクの作製は、いかなるフォトリソグラフィマスクにも設計規則違反を導入することなしに、より密接した先端・先端間及び先端・線間の間隔を可能にする。この点に関し、図４は、半導体製造プロセスの間に用いられる一連のフォトリソグラフィマスクを作製するために実行され得るマスク生成プロセス２００の例示的な実施形態を示している。プロセス２００は、低減された設計規則違反（従来の手法に比べて）を伴う半導体デバイス特徴部のためにフォトリソグラフィマスクを作製する例示的な方法を代表する。プロセス２００に関連して実行される種々のタスクは、ソフトウエア、ハードウエア、ファームウエア、又はそれらの任意の組み合わせによって実行されてよい。実際上は、プロセス２００の一部は、１つ以上のコンピューティングデバイスによって、１つ以上のコンピュータシステムによって、又は実行されるときにホストコンピューティングデバイス若しくはプロセッサに、説明されるタスクを実施させるコンピュータ可読命令及び／若しくはプロセッサ実行可能命令を有する適切なソフトウエアプログラムを実行するように適切に構成される処理ハードウエアによって、実行されてよい。例えばプロセス２００は、半導体デバイス設計、半導体デバイス設計に適する設計規則検査アプリケーション、等と共に用いられるのに適するコンピュータ支援設計アプリケーション内に組み込まれ又は統合化され得る。プロセス２００は任意の数の追加的な又は代替的なタスクを含んでいてよく、図４に示されるタスクは図示される順序で実行される必要はなく、またプロセス２００はここでは詳細に説明されない追加的な機能性を有するより包括的な手順又はプロセス内に組み込まれてよいことが理解されるべきである。更に、プロセス２００の実施形態においては、図４に示される１つ以上のタスクが省略されてもよい（全体的な機能性が保たれる限り）。
【００４０】
プロセス２００は、全体的な所望のマスクパターンのための初期設計を取得し、作成し、又は提供することによって開始してよい（タスク２０２）。特定のＣＡＤ展開においては、タスク２０２は所望のマスクパターンを表す予備データを提供してよく、ここでは、予備データは、全体的なマスクパターンによって規定される特徴部のレイアウト、寸法、配置、向き、及び相対的位置決めを示す（理解されるように、任意の適切な参照又は座標系を用いて）。この例は、図２に示されるＳＲＡＭセルのアレイ１５０のためのローカル相互接続の生成を意図している。従って、タスク２０２は、ＳＲＡＭセル１００（図１）の所望のローカル相互接続レイアウトを表すデータ及び／又はＳＲＡＭセルのアレイ１５０（図２）の相互接続レイアウトを表すデータを提供し、取得し、又は記憶する。
【００４１】
プロセス２００のこの実施形態は、多重露光／パターニング手順（例えばリソ・リソ・エッチ(litho-litho-etch)（ＬＬＥ）手順、リソ・エッチ・リソ・エッチ（ＬＥＬＥ）手順、リソ・フリーズ・リソ・エッチ(litho-freeze-litho-etch)（ＬＦＬＥ）手順、等）を用いて全体的なマスクパターンが作製されることを前提としている。特定の実用上の実施形態においては、プロセス２００は、ＬＥＬＥが多少はロバスト(robust)であり且つ確立された技術であるという理由で、ＬＥＬＥ手順を採用している。従って、全体的なマスクパターンは、複数の異なる要素マスクパターンへと分解される（タスク２０４）。実際上は、タスク２０４は、全体的なマスクパターンを表している予備データを適切な方法で処理し又は解析して分解を行ってよい。任意の数の要素マスクパターンが生成され得るが、この例は、全体的なマスクパターンを第１の要素マスクパターン及び第２の要素マスクパターンへと分解する。プロセス２００は、既存の又は従来の分解の技法、ソフトウエアアプリケーション、及び技術を活用してよい。従って、タスク２０４によって採用される具体的な分解技法はここでは詳述しない。
【００４２】
タスク２０４によって生成される例示的な要素マスクパターンが図５及び図６に示されており、ここで図５は第１の要素マスクパターン３００の平面図であり、また図６は第２の要素マスクパターン３０２の平面図である。第１の要素マスクパターン３００は、個々のＳＲＡＭセルの境界に位置する垂直に向かされた短いローカル相互接続を規定している。第１の要素マスクパターン３００内のマスク特徴部３０１は、図２に示されるＳＲＡＭセルのアレイ１５０内でも見出される。第２の要素マスクパターン３０２は、個々のＳＲＡＭセルの境界に位置する水平に向かされたローカル相互接続を規定するマスク特徴部３０４を含む。第２の要素マスクパターン３０２はまた、個々のＳＲＡＭセルの境界内に位置する二方向ローカル相互接続を規定するマスク特徴部３０６を含む。マスク特徴部３０４／３０６は、図２に示されるＳＲＡＭセルのアレイ１５０内でも見出される。これら両マスクパターンの特徴部は、結果として得られる、半導体基板上に形成されるフォトレジスト材質のパターンが、マスク特徴部３０１／３０４／３０６に対応する輪郭を有する空間又は穴を含むことになるという理由で、「ネガティブ」である。つまり、図５及び図６においてマスク特徴部３０１／３０４／３０６が現れる場所ではどこでもフォトレジスト材質が欠如していることになる。
【００４３】
プロセス２００は次いで、要素マスクパターン内の特定の設計規則違反を識別するために要素マスクパターンを解析することによって進行してよい（タスク２０６）。現世代の１９３ｎｍ液浸ステッパツールに対しては、約９０〜１１２ｎｍ未満の先端・先端間又は先端・線間の間隔は、設計規則違反であると考えられる。実際上は、タスク２０６は、要素マスクパターン内における先端・先端間及び／又は先端・線間の違反の存在を決定する適切な設計規則検査(design rule check)（ＤＲＣ）手順を伴っていてよい。従って、タスク２０６は、適切なＤＲＣアプリケーション、プログラム、又はアルゴリズムを用いて要素マスクパターンを表すデータを解析する適切な処理ハードウエアによって実行されてよい。この例は、第１の要素マスクパターン３００に先端・先端間又は先端・線間の違反が全くないことを前提としている。他方、この例は、タスク２０６が第２の要素マスクパターン３０２内で幾つかの先端・先端間違反を識別することを前提としている（第２の要素マスクパターン３０２内に先端・線間違反は無い）。図６においては、識別された違反３０８は両向き矢印によって表されている。図６はまた、矢印及び省略記号を用いて、幾つかの識別された違反３１０を示しており、即ちこれらの識別された違反３１０は、アレイの外側境界に位置し、また隣接するセルの存在下で生じる実際の違反を意図している。プロセス２００は、全体のマスクパターンの特定のレイアウトに応じて、またタスク２０４が全体のマスクパターンをその要素マスクパターンへと分解する方法に応じて、要素マスクパターンの１つのみにおいて、要素マスクパターンの全てにおいて、又は要素マスクパターンの全てではないが幾つかにおいて、設計規則違反を見出し得ることが理解されるべきである。
【００４４】
特定の実施形態においては、タスク２０６は、例えば全体のマスクパターンに対して利用される同じ参照系、座標系、又は測定系を用いて、識別された違反の寸法、ロケーション、位置、及び／又は配置を決定してよい。この情報は次いで、フォトリソグラフィ遮断マスクパターンを導き出し又は生成するために用いられ得る（タスク２０８）。その際、遮断マスクパターンは、識別された違反の寸法から導き出され若しくは取得され又は識別された違反の寸法によって影響を受ける特徴部を有することになる。実際上は、タスク２０８は、識別された違反に従い遮断マスクデータを導き出す適切な処理ハードウエアによって実行されてよい。以下に更に詳細に説明されるように、遮断マスクパターンは、製造プロセスの間における半導体デバイス上への特徴部の形成を選択的に遮断するために用いられる。図７は、タスク２０８の間に生成されることになる１つの例示的な遮断マスクパターン３２０の平面図である。タスク２０８は、所望のアレイ（図７に示されるような）に対応する遮断マスクパターンを生成可能であり、あるいは１つのセルのみに対応する遮断マスクパターンを生成可能であることが理解されるべきである。
【００４５】
遮断マスクパターン３２０は、識別された設計規則違反（図６参照）に対応するマスク特徴部３２２を含む。図５及び図６に示されるマスク特徴部３０１／３０４／３０６とは対照的に、遮断マスクパターン３２０上のマスク特徴部３２２は、結果として得られる、半導体基板上に形成されるフォトレジスト材質のパターンが、マスク特徴部３２２に対応することになるという理由で、「ポジティブ」である。つまり、マスク特徴部３２２が存在する場所にはフォトレジスト材質が残っていることになる。各マスク特徴部３２２のロケーション及び幅は、そのそれぞれの設計規則違反のロケーション及び幅に基づいている。実際上は、マスク特徴部３２２の寸法は、識別された設計規則違反のそれぞれの寸法に等しくてよい。代替的には、マスク特徴部３２２は、プロセスばらつき及び／又は製造ツールの特性に対処する必要がある場合には、マスク特徴部３２２の寸法が、識別された設計規則違反のそれぞれの寸法と等しくないようにスケーリングされ得る。例えば、マスク特徴部３２２をそれらの対応する違反よりも僅かに大きく／小さくすることが望ましいかもしれない（実際上は、マスク特徴部３２２は典型的には拡大され、即ち対応する違反のサイズよりも僅かに大きい）。また、先端・先端間及び先端・線間の違反を考慮する場合、識別された違反は、典型的には１つの寸法、即ち２つの隣接する先端間の間隔又は先端と線の間の間隔を指定することになる。しかし、遮断マスクパターン３２０は、２つの寸法によって規定されるマスク特徴部３２２を含んでいる。この例では、マスク特徴部３２２の水平寸法が、識別された違反の寸法に対応する。タスク２０８はまた、マスク特徴部３２２の垂直寸法を計算して、要素マスクパターン上で見出されるマスク特徴部との不所望な干渉を回避しており、その理由は後述の説明から明らかになる。
【００４６】
特定の実施形態においては、タスク２０８において生成された遮断マスクは、遮断マスクそれ自身内での設計規則違反をチェックするために、ＤＲＣ手順（タスク２１０）に供される。従って、タスク２１０は、遮断マスク内での先端・先端間及び／又は先端・線間の任意の違反を識別するために適切なＤＲＣアプリケーション、プログラム、又はアルゴリズムを用いて遮断マスクデータを解析する適切な処理ハードウエアによって実行され得る。遮断マスクが先端・先端間又は先端・線間の違反を含む場合（問い合わせタスク２１２）には、プロセス２００はエグジットしてよく、全体的なマスクパターンの再設計を開始してよく、全体的なマスクパターンを異なる方法で分解しようと試みてよく、あるいは適切と思われる他のアクションをとってよい。また、ここでは詳細には説明しないが、上述した技術及び手法を用いて２つ以上の遮断マスクパターンを生成し且つ使用することが望ましいであろうし又は必要であろう。例えば、いかなる違反をも伴わずに単一の遮断マスクパターンが生成され得ない場合には、多重遮断マスクパターンが用いられてよい。
【００４７】
遮断マスク上でのＤＲＣがクリーンであり遮断マスクに設計規則違反が無い場合には、遮断マスクパターン及び／又は識別された違反に従って少なくとも１つの要素マスクパターンを修正することによって、プロセス２００は継続してよい（タスク２１４）。タスク２１４は、実行されるときに、所望のマスクパターン（例えば図６に示される第２の要素マスクパターン３０２）に対応する予備データを修正して、修正されたマスクパターンを表す更新されたデータを得ることになる。タスク２１４は、修正されたマスクパターンに先端・先端間及び先端・線間の違反等の設計規則違反が無いように実行される。このように、タスク２１４の間に実行される修正は、識別された違反の寸法及び／又は遮断マスクパターン内の特徴部の寸法によって影響されることになる。
【００４８】
プロセス２００は、全体のマスクパターンの特定のレイアウトに応じて、またタスク２０４が全体のマスクパターンをその要素マスクパターンへと分解する方法に応じて、要素マスクパターンの１つのみを、要素マスクパターンの全てを、又は要素マスクパターンの全てではないが幾つかを、修正することができる。ここに説明される単純な例は、第１の要素マスクパターン３００（図２）は修正されずにそのまま残り、そして第２の要素マスクパターン３０２（図３）のみが修正されることを前提としている。この点に関して、図８は第２の要素マスクパターン３０２の修正されたバージョンの平面図である。修正されたマスクパターン３４０の例示的な実施形態は、第２の要素マスクパターン３０２の全てのマスク特徴部に加えて、識別された違反３０８／３１０に対応する空間又は空隙を「埋める(fill in)」追加的なマスク特徴部を含む。従って、第２の要素マスクパターン３０２のための予備データは、更新されたデータが、識別された違反３０８／３１０の代わりに規定される特徴部を有する第２の要素マスクパターン３０２の結合された又は融合されたバージョンを表すように、修正される。つまり、元の第２の要素マスクパターン３０２が処理されて、そして識別された違反３０８／３１０を、規定された特徴部で置換することによって、修正されたマスクパターン３４０へと変化させられる。
【００４９】
図８を参照すると、修正されたマスクパターン３４０は、第２の要素マスクパターン３０２内で見出される２つのマスク特徴部３０４を各々が包含する３つの結合されたマスク特徴部３４２を含む。特に、結合されたマスク特徴部３４２の各々は、先端・先端間又は先端・線間の違反を有していない単一且つ連続的な特徴部である。修正されたマスクパターン３４０はまた、第２の要素マスクパターン３０２内で見出される２つのマスク特徴部３０６を各々が包含する４つのＵ型の結合されたマスク特徴部３４４を含む。特に、Ｕ型の結合されたマスク特徴部３４４の各々は、先端・先端間又は先端・線間の違反を有していない単一且つ連続的な特徴部である。修正されたマスクパターン３４０はまた、３つの拡張されたマスク特徴部３４６を含み、それらの各々は、第２の要素マスクパターン３０２の境界の近くに位置するそれぞれのマスク特徴部３０４の拡張されたバージョンを表す。同様に、修正されたマスクパターン３４０は、４つの拡張されたＬ型のマスク特徴部３４８を含み、それらの各々は、第２の要素マスクパターン３０２の境界の近くに位置するそれぞれのマスク特徴部３０６の拡張されたバージョンを表す。修正されたマスクパターン３４０上の特徴部は、結果として得られる、半導体基板上に形成されるフォトレジスト材質のパターンが、マスク特徴部３４２／３４４／３４６／３４８に対応する輪郭を有する空間又は穴を含むことになるという理由で、「ネガティブ」である。つまり、マスク特徴部３４２／３４４／３４６／３４８が存在する場所ではどこでもフォトレジスト材質が欠如していることになる。修正されたマスクパターン３４０にはいかなる設計規則違反も無く、そして修正されたマスクパターン３４０上でのＤＲＣはクリーンな結果を戻すことになる。
【００５０】
再び図４を参照すると、タスク２１４の実行は、要素マスクパターンの修正されたセットをもたらし、修正されたセットにおける各マスクパターンには先端・先端間及び先端・線間の違反が無い。プロセス２００は次いで、複数の元の要素マスクパターン、単一又は複数の修正されたマスクパターン、及び単一又は複数の遮断マスクパターンに対応するデータを保存する（タスク２１６）。このデータは次いで、単一又は複数の遮断マスクパターンのためのフォトリソグラフィマスク及び要素マスクパターンの修正されたセットのためのフォトリソグラフィマスクを生成／作製するために用いられ得る。この例では、３つの異なるフォトリソグラフィマスクが生成されることになり、即ち元の第１の要素マスクパターン３００を規定するマスクと、修正されたマスクパターン３４０を規定するマスクと、遮断マスクパターン３２０を規定するマスクと、である。これらのマスクは次いで、半導体デバイス（例えばＳＲＡＭデバイス）の製造に際して特定の半導体デバイス特徴部を形成するために利用される。この点に関して、図９〜２０を参照して例示的な製造プロセスが説明される。
【００５１】
図９〜２０は、多重露光／パターニング製造プロセスに供される半導体デバイス構造の断面図及び平面図を含む。この製造プロセスは、デバイス特徴間での極めて密接した許容誤差及び／又は極めて狭い線幅を有する半導体デバイスを製造するために採用され得る。簡素化及び一貫性のために、この製造プロセスは、上述した３つのフォトリソグラフィマスク、即ち第１の要素マスク、修正されたマスク、及び遮断マスクを利用する。このように、ここに説明される例示的な製造プロセスは、ＳＲＡＭデバイス構造上のデバイス特徴部を作製するために用いられ得る。
【００５２】
図９は目標材質が形成された後の例示的な半導体デバイス構造４００を示している。プロセスのこの時点では、半導体デバイス構造４００は、限定はされないが、半導体材質４０２の層と、半導体材質４０２の層の上の絶縁材質４０４の第１の層と、絶縁材質４０４の第１の層の上に形成される２つのゲート構造４０５と、絶縁材質４０４の第１の層の上でゲート構造４０５を覆う絶縁材質４０６の第２の層と、絶縁材質の第２の層の上のハードマスク材質４０８の層と、を含む。図２を参照すると、図９〜２０に含まれる断面図は２つのゲート構造に近接する先端・先端間ローカル相互接続領域に対応するが、ローカル相互接続の先端間には活性半導体領域は配置されていない。半導体デバイス構造４００の断面構成は、ゲート構造を含まない領域、活性半導体領域を含む領域、等で異なるであろうことが理解されるべきである。
【００５３】
半導体材質４０２は、望ましくは、半導体産業において典型的に用いられるようなシリコン材質、例えば比較的に純粋なシリコンの他、ゲルマニウム、炭素、等の他の元素が添加されたシリコンである。代替的には、半導体材質４０２は、ゲルマニウム、ガリウム砒素、等であってよい。半導体材質４０２はＮ型又はＰ型のいずれであってもよいが、典型的には、内部に形成される適切な型のウエルを伴うＰ型である。半導体材質４０２はバルク半導体基板として提供されてよいし、あるいはサポート基板、サポート基板上の絶縁層、及び絶縁層上のシリコン材質の層を含むシリコン・オン・絶縁体（ＳＯＩ）上で提供されてもよい。
【００５４】
この実施形態では、絶縁材質４０４の第１の層は、半導体デバイス構造のための浅い溝分離(shallow trench isolation)（ＳＴＩ）を表す。特定の実施形態においては、絶縁材質４０４の第１の層のために用いられるＳＴＩ材質は、オルトケイ酸テトラエチル(tetraethyl orthosilicate)（ＴＥＯＳ）酸化物、高密度プラズマ酸化物、等の酸化物材質である。絶縁材質４０６の第２の層は、埋められてローカル相互接続の所望のパターンを作製する溝を形成するために用いられる。製造プロセスのこの時点では、絶縁材質４０６の第２の層はゲート構造４０５を密閉している（ゲート構造４０５は単純化してブロックとして図示されているが、実際にはゲート構造４０５の各々は、よく知られているように、種々の材質層の積層物として実現され得る）。実施形態に応じて、絶縁材質４０６の第２の層は、限定はされないが、ＴＥＯＳ酸化物等の酸化物材質を含んでいてよい。半導体デバイス構造は、典型的には、絶縁材質４０４の第１の層と絶縁材質４０６の第２の層の間に、薄いコンタクトエッチング停止層（例えば窒化物層）を含むであろうことが理解されるべきである。この薄いコンタクトエッチング停止層は図９には図示されていない。典型的な実施形態においては、絶縁材質４０６の第２の層は、約１００ｎｍ〜約２５０ｎｍの範囲内の厚みを有しているが、必要に応じて他の厚みが用いられてもよい。
【００５５】
ハードマスク材質４０８の層は、例えば、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、大気圧ＣＶＤ（ＡＰＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）等の適切な堆積技法を用いて絶縁材質４０６の第２の層の上に形成される。幾つかの実施形態においては、ハードマスク材質４０８の層を覆うように反射防止膜の層（図示せず）が形成されてもよい。種々の実施形態において、反射防止膜は、１つ以上の有機底部反射防止膜(bottom anti-reflective coating)（ＢＡＲＣ）層、無機ＢＡＲＣ層、及び有機・無機混成ＢＡＲＣ層を含み得る。望ましい実施形態はＣＶＤ材質を用いるが、代替的な実施形態においては、ハードマスク材質４０８は熱的に成長させられた材質であってもよい。実用上は、ハードマスク材質４０８は窒化物、望ましくはシリコン窒化物、等の誘電体材質であり、またハードマスク材質４０８は約２０ｎｍ〜約５００ｎｍの典型的な厚みで形成されるが、実施形態に応じてこの典型的な範囲外の厚みであってもよい。ハードマスク材質４０８はまた、シリコンカーバイド、酸素ドープのシリコンカーバイド、窒素ドープのシリコンカーバイド、酸素ドープのシリコン窒化物、炭素ドープのシリコン窒化物、並びに酸素及び炭素ドープのシリコン窒化物の１つ以上を備えていてもよい。
【００５６】
ハードマスク材質４０８の層を設けた後、製造プロセスは、適切なフォトリソグラフィマスクを用いて多重露光／パターニングフォトリソグラフィ手順を実行することによって継続してよい。この例では、半導体デバイス構造４００上に初期フォトレジスト特徴部を形成するために、第１の要素マスクパターン３００及び修正されたマスクパターン３４０に対応するマスクが用いられる。図１０はハードマスク材質４０８の層の上のフォトレジスト材質４１４内に特徴部の組み合わされたパターンが形成された後の半導体デバイス構造４１２の平面図であり、図１１は図１０における１１−１１線から見た半導体デバイス構造４１２の断面図である。図１１はフォトレジスト材質４１４内に形成されるネガティブマスク特徴部４１６を示している。図１０に示されるように、このネガティブマスク特徴部４１６は、修正されたマスクパターンに関連する結合された水平特徴部の１つを表す。図１０に示されるように、フォトレジスト材質４１４は、その内部に形成される複数のネガティブマスク特徴部を含む。上述した理由により、これらのフォトリソグラフィステップの結果として、先端・先端間及び先端・線間の設計規則違反の無いフォトレジスト特徴部の結合されたパターンがもたらされる。
【００５７】
製造プロセスは次いで、フォトレジスト特徴部の結合されたパターンをエッチングマスクとして用いてハードマスク材質４０８の層を選択的にエッチングすることによって継続し得る。図１２はハードマスク材質４０８の層がエッチングされた後の半導体デバイス構造４２０を示している。このステップで用いられるエッチング技法及びエッチング薬品は、ハードマスク材質４０８（例えば窒化物材質）の層が選択的に除去される一方で、フォトレジスト材質４１４及び下層の絶縁材質４０６の第２の層は無傷で残るように選択される。適切な化学的及び／又は物理的なエッチング技法並びにエッチング薬品が用いられてよく、これらは、限定はされないが、フッ素ベースのプラズマエッチング、反応性イオンエッチング、フッ素ベースの化学薬品エッチング、代替的にはアルゴン及び酸素を含む。このエッチングステップの結果、ハードマスク材質４０８の層内に凹部線パターン(recess line pattern)４２２が形成される。この点において、残っているハードマスク材質４０８はポジティブハードマスクパターンに対応し、その中に規定されるネガティブ凹部線パターン４２２を伴っている。図１２に示されるように、凹部線パターン４２２は、フォトレジスト材質４１４内に存在する特徴部を伴い自己整合の様態で形成される。つまり、凹部線パターン４２２は、フォトレジスト特徴部の結合されたパターンによって規定されることになる。その結果、凹部線パターン４２２の平面視は図１０に示されるのと同じ概観を有することになり、また凹部線パターン４２２の少なくとも幾つかは二方向凹部線を含むことになる。
【００５８】
製造プロセスは、ハードマスク材質４０８からフォトレジスト材質４１４を除去することによって継続し、結果として図１３に示される半導体デバイス構造４３０をもたらす。凹部線パターン４２２は、フォトレジスト材質４１４の除去の後にもハードマスク材質４０８によって規定されたままである。その後、製造プロセスは、凹部線パターン４２２の指定された区画を覆うフォトレジスト特徴部の遮断パターンを形成する。図１４はフォトレジスト特徴部の遮断パターン４４２の形成の後の半導体デバイス構造４４０の状態を示している。この例では、ハードマスクエッチングステップは第２の絶縁材質４０６の一部を露出させる一方で、第２の絶縁材質４０６の他の部分はフォトレジスト材質４１４によって保護され続けている。フォトレジスト特徴部の遮断パターン４４２は、図１４に示されるように、第２の絶縁材質４０６の露出された部分の一部上に形成され、又は第２の絶縁材質４０６の露出された部分の一部の上にある。
【００５９】
このフォトレジスト特徴部の遮断パターン４４２は、図７に示される遮断マスクパターン３２０に対応するフォトリソグラフィマスクを用いてフォトレジスト材質の層を露光することによって作製され得る。露光されたフォトレジスト材質が現像された後、残っているフォトレジスト材質はフォトレジスト特徴部の遮断パターン４４２を表す。上述した理由により、フォトレジスト特徴部の遮断パターン４４２には、先端・先端間及び先端・線間の設計規則違反が無いはずである。図１５はフォトレジスト特徴部の遮断パターン４４２の作製の後の半導体デバイス構造４４０の平面図である。図１５は図１４の視点を示す断面線１４−１４を含む。特に、フォトレジスト特徴部の遮断パターン４４２は多数の個別ブロックを含み、それらの各々は絶縁材質４０６の第２の層の上にある。また、フォトレジスト特徴部の遮断パターン４４２は、凹部線パターン４２２内に規定される１つ以上の凹部線と交差する。図１５に示される実施形態では、ブロックは凹部線と重なり、また、先端・先端間の違反の次元に対して直交する方向において凹部線の境界を越えて延在している（隣接する特徴部を邪魔することなしに）。
【００６０】
製造プロセスは、ハードマスク材質４０８及びフォトレジスト特徴部の遮断パターン４４２をエッチングマスクとして用いて絶縁材質４０６の第２の層を選択的にエッチングすることによって進行してよい。図１６は絶縁材質４０６の第２の層がエッチングされた後の半導体デバイス構造４５０を示している。このステップで用いられるエッチング技法及びエッチング薬品は、絶縁材質４０６（例えば酸化物）の第２の層が選択的に除去される一方で、ハードマスク材質４０８、フォトレジスト特徴部の遮断パターン４４２のために用いられるフォトレジスト材質、ゲート構造４０５、及び絶縁材質４０４の下層の第１の層が実質的に無傷で残るように選択される。図１６に示される溝４５２は、それらが絶縁材質４０４の第１の層で又はその近傍で終了するように形成される。実際上は、このエッチングステップは、絶縁材質４０４の第１の層内に何らかの僅かな溝を形成することがあるが、これらの溝は、全体的な製造プロセス又は結果として得られるデバイスの性能に不利な影響を与えないように制御され得る。一例としては、適切なエッチング技法及びエッチング薬品は、限定はされないが、フッ素ベースの化学的エッチングを含む。このエッチングの結果、溝４５２のパターンが絶縁材質４０６の第２の層内に形成される。図１６に示されるように、溝４５２のパターンは、ハードマスク材質４０８及びフォトレジスト特徴部の遮断パターン４４２を伴い自己整合の様態で形成される。つまり、溝４５２のパターンは、フォトレジスト特徴部の遮断パターン４４２及びハードマスク材質４０８によって規定されることになる。その結果、溝４５２のパターンの平面視は図１５に示されるのと同じ概観を有することになり、また溝４５２のパターンにおける少なくとも１つの溝は二方向的になる。
【００６１】
特に、フォトレジスト特徴部の遮断パターン４４２は、修正されたマスクパターン３４０（図８）内で規定される特徴部の全てが実際に実現されることのないように、絶縁材質４０６の第２の層の区域を保護する。また、フォトレジスト特徴部の遮断パターン４４２は識別された違反３０８／３１０（図６）に基づいているので、結果として得られる溝４５２のパターンは、半導体デバイスのために元々設計された全体的なマスクパターンに対応する。
【００６２】
前述したように、図１６の断面図は、下層の活性半導体領域を含まない半導体デバイス構造４５０のロケーションに対応している。下層の活性半導体領域を含む半導体デバイス構造４５０の区域に対しては、溝４５２のパターンは、基板の１つ以上の追加的な層又は領域（図１６に示される断面以外の断面、例えば図１６の紙面の更に向こう側又は手前側に位置しているであろう）内へと延びていてよい。例えば、半導体デバイス構造４５０の特定の区域内では、少なくとも１つの溝は、ゲート構造が溝内に位置しないように形成され得る。更に別の例では、半導体デバイス構造４５０の特定の区域内では、少なくとも１つの溝が活性トランジスタ領域、例えばソース領域又はドレイン領域で終了するようにこれを形成する必要があるかもしれない。
【００６３】
製造プロセスは、フォトレジスト特徴部の遮断パターン４４２及びハードマスク材質４０８を除去することによって進行し、図１７に示される半導体デバイス構造４６０を結果としてもらたす。実用上は、フォトレジスト特徴部の遮断パターン４４２は、例えば選択的ウエット化学エッチングを用いて除去され、またハードマスク材質４０８は、例えば選択的プラズマエッチング又は選択的化学エッチングを用いて除去される。用いられる具体的な材質に応じて、単一のエッチングプロセスを用いてフォトレジスト特徴部の遮断パターン４４２及びハードマスク材質４０８を除去することも可能であろう。
【００６４】
製造プロセスは、少なくとも部分的に溝を電気伝導性材質で埋めることによって継続する。特定の実施形態においては、溝は電気伝導性材質で完全に埋められる。実際には、製造プロセスは典型的には溝を「過充填し(overfill)」、絶縁材質４０６の第１の層の上に幾分かの過重荷(overburden)が結果としてもたらされることになる。結果として得られる半導体デバイス構造４７０が図１８に示されている。図１８に示されるように、溝は電気伝導性材質４７２ａで埋められてしまっており、また電気伝導性材質４７２ｂが絶縁材質４０６の第１の層の上にも形成されている。更に、電気伝導性材質４７２ａはゲート構造４０５の上でこれを覆っている（従って、ゲート構造４０５の電気伝導性要素、例えばシリサイドコンタクト領域、が電気伝導性材質４７２ａに電気的に結合されることになる）。特定の実施形態においては、電気伝導性材質４７２は、例えばＣＶＤプロセス、スパッタリングプロセス等を用いて堆積させられる金属材質（例えばタングステン材質、銅材質、等）である。
【００６５】
電気伝導性材質４７２ａが堆積させられた後、製造プロセスは電気伝導性材質４７２ｂの過重荷部分を除去し、その結果として図１９に示される半導体デバイス構造４８０がもたらされる。電気伝導性材質４７２ｂの過重荷部分は、例えば絶縁材質４０６の第２の層の上面が露出させられた後に停止する化学的機械研磨手順を用いて除去される。従って、電気伝導性材質４７２ａの露出された表面は、絶縁材質４０６の第２の層の露出させられた表面と共に実質的に平坦である。
【００６６】
半導体デバイス構造４８０上に結果として得られる電気伝導性材質４７２ａのレイアウトは、半導体デバイスのための導電性ローカル相互接続の所望のパターンを表す。図２０はローカル相互接続の作製の後の半導体デバイス構造４８０の平面図であり、ローカル相互接続は電気伝導性材質４７２を備えている。図２０は図１９の視点を表す断面線１９−１９を含む。特に、ローカル相互接続のパターンは、絶縁材質４０６の第２の層の区域によって囲まれる電気伝導性材質４７２の多数の区別可能なセグメント(distinct segments)を含む。図２０に示されるローカル相互接続のパターンは、図２に示されるＳＲＡＭセルのアレイ１５０に用いられるものに対応する。
【００６７】
半導体デバイス構造４８０のためのローカル相互接続が作製された後、半導体デバイス又は基板上デバイスの製造を完了するために、任意の数の追加的なプロセスステップが行われ得る。これらのバックエンドプロセスステップはここでは詳述しない。
【００６８】
上述の詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多数の変形が存在することが理解されるべきである。また、ここに説明される例示的な１つ以上の実施形態は、特許請求の範囲に記載された主題の範囲、応用、又は構成を限定することは決して意図されていないことが理解されるべきである。むしろ、上述の詳細な説明は、説明される１つ以上の実施形態を実装するのに役立つ指針を当業者に提供するはずである。特許請求の範囲によって規定される範囲から逸脱することなしに、要素の機能及び範囲において種々の変更がなされ得ることが理解されるべきであり、特許請求の範囲によって規定される範囲は、この特許出願の時点での既知の均等なもの及び予測可能な均等なものを含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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