(57)【特許請求の範囲】
【請求項１】
複数のメモリ・セルが複数行および複数列を形成するように配置されたアレイを有するメモリ回路の電界効果トランジスタをリペアする方法であって、
前記メモリ・セルの行毎に設置され、前記メモリ・セルが備える複数のプルアップＰ型デバイスに接続されている接地線を、接地電位から電源電位に切り換えるステップと、
前記メモリ・セルに行毎に接続されたすべてのワード線をオンにするステップと、
前記メモリ・セルの各列の第１の側のプルアップＰ型デバイスの基板を形成するｎウェルを前記電源電位より低くて前記接地電位より高い電圧に接続することによって、各列の第１の側のプルアップＰ型デバイスをリペアするステップと、
前記メモリ・セルの各列の第１の側のビット線を立ち上げるステップと、
前記メモリ・セルの各列の第２の側のプルアップＰ型デバイスの基板を形成するｎウェルを前記電源電位より低くて前記接地電位より高い電圧に接続することによって、各列の第２の側のプルアップＰ型デバイスをリペアするステップと、
前記メモリ・セルの各列の第２の側のビット線を立ち上げるステップと、
を含む方法。
【請求項２】
前記電源電位がＶｄｄであり、Ｖｆｗが順方向バイアス電圧のとき、前記電源電位より低くて前記接地電位より高い電圧は、Ｖｄｄ−Ｖｆｗである、請求項１に記載の方法。
【請求項３】
しきい電圧が、リペア対象の少なくとも１つのデバイスの基準レベルを超えた場合に、修復モードをトリガするステップをさらに含む、請求項１または２に記載の方法。
【請求項４】
デバイスのリペアを開始するために、少なくとも１つの制御信号を発生するステップをさらに含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
すべてのリペアが実施された場合に、通常動作を再開するステップをさらに含む、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
複数のメモリ・セルが複数行および複数列を形成するアレイを有するメモリ回路の電界効果トランジスタをリペアする方法であって、
前記メモリ・セルの行毎に設置され、前記メモリ・セルが備える複数のプルダウンＮ型デバイスに接続されている電源線を、電源電位から接地電位に切り換えるステップと、
前記メモリ・セルに行毎に接続されたすべてのワード線をオンにするステップと、
前記メモリ・セルの各列の第１の側のプルダウンＮ型デバイスの基板を形成するＰウェルを前記接地電位より高くて前記電源電位より低い電圧に接続することによって、各列の第１の側のプルダウンＮ型デバイスをリペアするステップと、
前記メモリ・セルの各列の第１の側のビット線を立ち下げるステップと、
前記メモリ・セルの各列の第２の側のプルダウンＮ型デバイスの基板を形成するＰウェルを前記接地電位より高くて前記電源電位より低い電圧に接続することによって、各列の第２の側のプルダウンＮ型デバイスをリペアするステップと、
前記メモリ・セルの各列の第２の側のビット線を立ち下げるステップと、
を含む方法。
【請求項７】
前記接地電位がＶｓｓであり、Ｖｆｗが順方向バイアス電圧のとき、前記接地電位より高くて前記電源電位より低い電圧は、Ｖｓｓ＋Ｖｆｗである、請求項６に記載の方法。
【請求項８】
しきい電圧が、リペア対象の少なくとも１つのデバイスの基準レベルを超えた場合に、修復モードをトリガするステップをさらに含む、請求項６または７に記載の方法
【請求項９】
すべてのリペアが実施された場合に、通常動作を再開するステップをさらに含む、請求項６〜８のいずれか１項に記載の方法。
【請求項１０】
メモリ回路であって、
関連するワード線およびビット線を介して制御およびアクセスされる複数のアクセス・トランジスタを有する複数のメモリ・セルが複数行および複数列を形成するアレイであって、電源電圧および接地を含むメモリ・セルのアレイと、
前記アレイが、少なくとも１つの修復制御信号に従って前記電源電圧および前記接地に選択的に接続されるように、前記アレイと前記電源電圧と前記接地との間に接続されるロジック回路と、
前記ロジック回路に接続される修復制御回路であって、前記少なくとも１つの修復制御信号を出力して、前記アレイの一部を基板ウェル、前記電源電圧および前記接地のうちの少なくとも１つに接続して電荷を中和することによって電界効果トランジスタをリペアすることができるように構成される修復制御回路と
を含み、
前記ロジック回路が、
前記メモリ・セルの行毎に設置され、前記メモリ・セルが備える複数のプルアップＰ型デバイスに接続されている接地線を接地電位から電源電位に切り換え、
前記メモリ・セルに行毎に接続されたすべてのワード線をオンにし、
前記メモリ・セルの各列の第１の側のプルアップＰ型デバイスの基板を形成するｎウェルを前記電源電位より低くて前記接地電位より高い電圧に接続することによって、各列の第１の側のプルアップＰ型デバイスをリペアし、
前記メモリ・セルの各列の第１の側のビット線を立ち上げ、
前記メモリ・セルの各列の第２の側のプルアップＰ型デバイスの前記ｎウェルを前記電源電位より低くて前記接地電位より高い電圧に接続することによって、各列の第２の側のプルアップＰ型デバイスをリペアし、
前記メモリ・セルの各列の第２の側のビット線を立ち上げるように構成される、メモリ回路。
【請求項１１】
前記電源電位がＶｄｄであり、Ｖｆｗが順方向バイアス電圧のとき、前記電源電位より低くて前記接地電位より高い前記電圧は、Ｖｄｄ−Ｖｆｗである、請求項１０に記載の回路。
【請求項１２】
前記修復制御回路は、しきい電圧がリペア対象の少なくとも１つのデバイスの基準レベルを超えた場合に、修復モードをトリガして前記少なくとも１つの修復制御信号を出力するように構成されるセンサを含む、請求項１０または１１に記載の回路。
【請求項１３】
前記ロジック回路が、
前記メモリ・セルの行毎に設置され、前記メモリ・セルが備える複数のプルダウンＮ型デバイスに接続されている電源線を電源電位から接地電位に切り換え、
前記メモリ・セルに行毎に接続されたすべてのワード線をオンにし、
前記メモリ・セルの各列のプルダウンＮ型デバイスの基板を形成するＰウェルを前記接地電位より高くて前記電源電位より低い電圧に接続することによって、各列の第１の側のプルダウンＮ型デバイスをリペアし、
前記メモリ・セルの各列の第１の側のビット線を立ち下げ、
前記メモリ・セルの各列のプルダウンＮ型デバイスの基板を形成するＰウェルを前記接地電位より高くて前記電源電位より低い電圧に接続することによって、各列の第２の側のプルダウンＮ型デバイスをリペアし、
前記メモリ・セルの各列の第２の側のビット線を立ち下げるように構成される、請求項１０〜１２のいずれか１項に記載の回路。
【請求項１４】
前記接地電位がＶｓｓであり、Ｖｆｗが順方向バイアス電圧のとき、前記接地電位より高くて前記電源電位より低い電圧は、Ｖｓｓ＋Ｖｆｗである、請求項１３に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、さらに詳細には、損傷したデバイスを完全にまたは部分的に回復させる回路セルフ・リペアに関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術の世代が、サブミクロンおよびナノメートル・スケールへと進歩するに伴い，ＣＭＯＳデバイスのしきい電圧の不安定性が重大な信頼性問題となってきた。しきい電圧（Ｖｔ）が不安定になると、回路の動作寿命が短くなるだけでなく、回路の歩留りにも悪影響を及ぼす。例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の場合、対応するＰ型電界効果トランジスタ（ＰＦＥＴ：Ｐ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）のしきい値劣化のためにバーン・イン中に不良が発生する。アナログ回路では、過度のＶｔの不整合によって回路不良となることもある。
【０００３】
ＰＦＥＴのしきい値不安定性の１つの主な原因は、負バイアス温度不安定性（ＮＢＴＩ：ｎｅｇａｔｉｖｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ  ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれる効果によるものである。ＮＢＴＩは、ゲート誘電体における正電荷および表面準位の増加によって、ＰＦＥＴしきい電圧を上昇させるとともに駆動電流を低下させるために広く研究されてきた。ゲート誘電体の厚さがさらに薄くなり、新しいゲート材料も使用されるようになるに伴い、ＮＢＴＩはＰＦＥＴデバイスの一層重要な劣化メカニズムとなりつつある。さらに、回路動作中、特定波形のゲートとドレイン間に相対バイアスのかかるデューティ・サイクルが高いために、ＮＢＴＩは回路レベルで大きな信頼性問題となっている。ＮＢＴＩは、デバイスのチャネル長とも無関係である。
【０００４】
Ｎ型電界効果トランジスタ（ＮＦＥＴ）の同様なしきい値不安定性は、正バイアス温度不安定性（ＰＢＴＩ：ｐｏｓｉｔｉｖｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ  ｉｎｓｔａｂｉｌｉｔｙ）である。ＮＢＴＩやホット・エレクトロン消耗効果のような他のデバイス劣化メカニズムと比較すると、ＰＢＴＩは、従来のゲート酸化膜デバイスに対する重要性は低い。しかしながら、先端技術のゲート誘電体として高誘電率（ｈｉｇｈ−ｋ）材料が導入されるに伴い、ＰＢＴＩ効果は回路に大きな影響を及ぼすようになっており、プロセス開発の過程で考慮に入れる必要がある。
【０００５】
特定の消耗メカニズムの結果として劣化したデバイスには回復できるものがある。例えば、特許文献１には、放射線障害を受けた半導体の選択された領域を高温ベークによって回復させる方法が開示されている。ＮＢＴＩについては、熱アニール時間や水素の流量を調整することを含む製造過程でデバイス性能への悪影響を最小限に抑えるために、様々な方法がこの業界で実施されてきた。
【０００６】
ＮＢＴＩを低減するためにデバイス構造も使用されている。例えば、特許文献２には、ＮＢＴＩ起因のしきい値シフトを抑制するために、炭化ケイ素（ＳｉＣ）などの拡散障壁を使用することが教示されている。特許文献２では、窒素含有シリコン酸化物と、下に位置するバリア層を含む銅配線パターンと、銅配線パターンを覆うＳｉＣ層とを含むＰＦＥＴ構造が開示されている。このＰＦＥＴ構造は、ＮＢＴＩ劣化を抑制しようとするものである。この修復は、通常の処理（プロセス）ステップから逸脱しており、コストの観点から望ましくない新しい材料が必要となる。
【０００７】
ＮＢＴＩ条件下のデバイスの形成およびストレスの後に、ＮＢＴＩ劣化を部分的に回復させるために熱アニールが実施された。特許文献３では、ＮＢＴＩ劣化後の回路回復のための構造および手法が提案されている。特許文献３は、クリティカル・デバイスのゲートに隣接するポリシリコン・ヒータを使用することによってＮＢＴＩ回復のためのアニール効果を利用している。ヒータを起動することによって、クリティカル・デバイスのチャネル温度をアニール・レベルまで上げることで、ＮＢＴＩ起因の界面損傷を部分的に取り除くことができるようになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第４，２３８，６９４号
【特許文献２】米国特許第７，０３０，４９８号「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｃｏｐｐｅｒ  Ｗｉｒｉｎｇｓ  Ｈａｖｉｎｇ  Ｉｍｐｒｏｖｅｄ  Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ（ＮＢＴＩ）」
【特許文献３】米国特許第６，９５８，６２１号「Ｍｅｔｈｏｄ  ａｎｄ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｅｌｅｍｅｎｔ  Ｗｅａｒｏｕｔ  Ｒｅｃｏｖｅｒｙ」
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記方法の欠点としては、（１）ヒータ部品を収容するために広い面積が必要になること、（２）ゆっくりとした熱修復プロセスが必要とされること、（３）アニール状態に達するのに大きな電力が消費されること、などが挙げられる。
【課題を解決するための手段】
【００１０】
劣化した電界効果トランジスタをリペアする方法は、電界効果トランジスタ（ＦＥＴ）のソースおよびドレインのうちの１つのＰＮ接合（ジャンクション）と、ＦＥＴのボディとを順方向にバイアスすることを含む。基板からゲート領域に電荷が注入されてゲート領域の電荷を中和する。本方法は、ＣＭＯＳデバイスに適用される。リペアを実施するためにリペア回路が開示される。
【００１１】
メモリ・セルのアレイを有するメモリ回路の電界効果トランジスタをリペアする方法は、プルアップＰ型デバイスの場合、接地電位から電源電位に接地線を切り換えることと、アレイのすべてのワード線をオンにすることと、Ｐ型デバイスのｎウェルを電源電位より低くて接地電位より高い電圧に接続することによって第１の側のＰ型デバイスをリペアすることと、第１の側のビット線を立ち上げることと、Ｐ型デバイスのｎウェルを電源電位より低くて接地電位より高い電圧に接続することによって第２の側のＰ型デバイスをリペアすることと、第２の側のビット線を立ち上げることと、を含む。
【００１２】
メモリ・セルのアレイを有するメモリ回路の電界効果トランジスタをリペアする別の方法は、プルダウンＮ型デバイスの場合、電源電位から接地電位に電源線を切り換えることと、アレイのすべてのワード線をオンにすることと、Ｎ型デバイスのＰウェルを接地電位より高くて電源電位より低い電圧に接続することによって第１の側のＮ型デバイスをリペアすることと、第１の側のビット線を立ち下げることと、Ｎ型デバイスのＰウェルを接地電位より高くて電源電位より低い電圧に接続することによって第２の側のＮ型デバイスをリペアすることと、第２の側のビット線を立ち下げることと、を含む。
【００１３】
メモリ回路は、関連するワード線およびビット線によって制御されアクセスされる複数のアクセス・トランジスタを有するメモリ・セルのアレイであって、電源電圧および接地を含むメモリ・セルのアレイを含む。ロジック回路は、アレイと電源電圧と接地との間に接続され、少なくとも１つの修復制御信号に従ってアレイが電源電圧と接地とに選択的に接続されるようにする。修復制御回路は、ロジック回路に接続されており、少なくとも１つの修復制御信号を出力して、アレイの一部を基板ウェル、電源電圧および接地のうちの少なくとも１つに接続して電荷を中和することによって電界効果トランジスタをリペアすることができるように構成される。
【００１４】
ロジック回路は、プルアップＰ型デバイスの場合、接地電位から電源電位に接地線を切り換え、アレイのすべてのワード線をオンにし、Ｐ型デバイスのｎウェルを電源電位より低くて接地電位より高い電圧に接続することによって第１の側のＰ型デバイスをリペアし、第１の側のビット線を立ち上げ、Ｐ型デバイスのｎウェルを電源電位より低くて接地電位より高い電圧に接続することによって第２の側のＰ型デバイスをリペアし、第２の側のビット線を立ち上げるように構成されてもよい。電源電位をＶｄｄとすると、電源電位より低くて接地電位より高い電圧は、Ｖｄｄ−Ｖｆｗとなり、ここで、Ｖｆｗは、順方向バイアス電圧である。修復回路は、少なくとも１つのリペア対象デバイスのしきい電圧が基準レベルを超えた場合に修復モードを起動して少なくとも１つの修復制御信号を出力するように構成されるセンサを含んでもよい。
【００１５】
ロジック回路は、プルダウンＮ型デバイスの場合、電源電位から接地電位に電源線を切り換え、アレイのすべてのワード線をオンにし、Ｎ型デバイスのＰウェルを接地電位より高くて電源電位より低い電圧に接続することによって第１の側のＮ型デバイスをリペアし、第１の側のビット線を立ち下げ、Ｎ型デバイスのＰウェルを接地電位より高くて電源電位より低い電圧に接続することによって第２の側のＮ型デバイスをリペアし、第２の側のビット線を立ち下げるように構成されてもよい。接地電位をＶｓｓとすると、接地電位より高くて電源電位より低い電圧は、Ｖｓｓ＋Ｖｆｗとなり、ここで、Ｖｆｗは、順方向バイアス電圧である。
【００１６】
フローティング・ボディを有する劣化した電界効果トランジスタをリペアする別の方法は、電界効果トランジスタ（ＦＥＴ）のソースおよびドレインのうちの１つのＰＮ接合をバイアスすることと、ゲート領域に電荷を蓄積してゲート領域の電荷を中和することと、を含む。
【００１７】
これらのおよび他の特徴および利点は、添付の図面と合わせて読まれることになる本発明の例示的な実施形態の以下の詳細な説明から明白になるであろう。
【００１８】
本開示は、以下の図面を参照しながら好適な実施形態についての以下の説明の詳細を提供するであろう。
【図面の簡単な説明】
【００１９】
【図１】異なるバイアス条件下のＰＦＥＴデバイスのしきい値シフトを示す実験データを示すグラフである。
【図２】本原理による、ＮＢＴＩストレス前後および回復プロセス後のＰＦＥＴデバイスの特性Ｉ−Ｖ曲線を示す図であり、挿入図には、関連する電圧を示すトランジスタも図示される。
【図３】回復モードの２つのバイアス条件間を比較しながらＰＦＥＴデバイスのしきい値シフトと回復時間との挙動を示す実験データを示すグラフである。
【図４】ＰＦＥＴデバイスを示す断面図である。
【図５】ＮＦＥＴデバイスを示す断面図である。
【図６】ＣＭＯＳ回路素子を示す回路図である。
【図７】例示的な実施形態による回復モード中の波形を示すタイミング図である。
【図８】本原理によるＳＲＡＭ構造およびリペア構造を含む新しいＳＲＡＭセルを示す回路図である。
【図９】リペア機能を有する１つのＳＲＡＭセルを示す概略図である。
【図１０】１つの例示的な実施形態によるリペア機能を使用する４×４ＳＲＡＭアレイを示す回路図である。
【図１１】１つの例示的な実施形態による修復制御回路をより詳細に示す回路図である。
【図１２】フローティング・ボディ・デバイスのリペアについて、本原理による、ＮＢＴＩストレス前後および回復プロセス後のＰＦＥＴデバイスの特性Ｉ−Ｖ曲線を示す図であり、挿入図には、関連する電圧を示すトランジスタも図示される。
【図１３】ボディ・コンタクトのないＣＭＯＳ回路素子を示す回路図である。
【図１４】例示的な実施形態によるリペア・モード中の波形を示すタイミング図である。
【図１５】本原理によるボディ・コンタクトのないデバイスのＳＲＡＭ構造およびリペア構造を含む新しいＳＲＡＭセルを示す回路図である。
【発明を実施するための形態】
【００２０】
本原理による実施形態は、電子（または正孔）注入を利用して負バイアス温度不安定性（ＮＢＴＩ）または正バイアス温度不安定性（ＰＢＴＩ）によって発生するデバイスの損傷を完全にまたは部分的に回復させる回復方法を提供する。一実施形態は、このリペア方法をメモリ回路に適用する。
【００２１】
リペア回路は、ＮＢＴＩ（またはＰＢＴＩ）消耗メカニズムに弱い回路または回路素子あるいはその両方に接続され、損傷デバイスに対して回路の損傷回復を実施する。一実施形態では、検知デバイスは、ＮＢＴＩ（またはＰＢＴＩ）消耗メカニズムをモニタし、このとき検知デバイスは、リペアを要求する不良モニタとして使用される。検知デバイスは、リペア時間を測定するリペア中のモニタとして使用することもできる。
【００２２】
実施形態は、メモリ回路に関連して説明されるが、本発明は、幾つもの半導体デバイスおよび部品に適用可能であり、本明細書に提示される例示的な実例によって限定されると解釈されるべきではない。例えば、本原理は、プロセッサ・チップ、メモリ・チップ、特定用途チップなどのトランジスタまたは他のデバイスにも適用可能である。
【００２３】
本発明の実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態またはハードウェア要素とソフトウェア要素との両方を含む実施形態の形態をとることができる。好適な実施形態では、本発明は、集積回路デバイスのハードウェアに実装されるが、デバイスは、ソフトウェアを実行し、ソフトウェアに設計され、あるいはソフトウェアにて検査される設計を有してもよい。ソフトウェアは、これに限定されないが、ファームウェア、常駐ソフトウェア、マイクロコードなどを含んでもよい。
【００２４】
さらに、本発明の実施形態は、コンピュータまたは任意の命令実行システムによって使用されるあるいはこれと接続されるプログラム・コードを提供するコンピュータ使用可能媒体またはコンピュータ可読媒体からアクセス可能なコンピュータ・プログラム製品の形態をとることができる。この説明のために、コンピュータ使用可能媒体またはコンピュータ可読媒体は、命令実行システム、装置またはデバイスによって使用されるあるいはこれと接続されるプログラムを含有、格納、伝達、伝播または輸送することができる任意の装置とすることができる。媒体は、電子、磁気、光、電磁気、赤外線もしくは半導体システム（または装置またはデバイス）あるいは伝播媒体とすることができる。コンピュータ可読媒体の例としては、半導体またはソリッド・ステート・メモリ、磁気テープ、着脱可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、読み出し専用メモリ（ＲＯＭ：ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、硬質磁気ディスクおよび光ディスクが挙げられる。光ディスクの現在の例としては、コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、コンパクト・ディスク読み出し／書き込み（ＣＤ−Ｒ／Ｗ）およびＤＶＤが挙げられる。
【００２５】
プログラム・コードを格納するまたは実行するあるいはその両方を行うのに適するデータ処理システムは、システム・バスを介してメモリ素子に直接的または間接的に接続される少なくとも１つのプロセッサを含んでもよい。メモリ素子は、プログラム・コードの実行中に使用されるローカル・メモリと、大容量記憶装置と、実行中に大容量記憶装置からコードが検索される回数を減らすために少なくとも一部のプログラム・コードを一時的に記憶するキャッシュ・メモリとを含むことができる。入出力またはＩ／Ｏデバイス（これに限定されないが、キーボード、ディスプレイ、ポインティング・デバイスなどを含む）は、直接または介在するＩ／Ｏコントローラを介してシステムに接続されてもよい。
【００２６】
さらにネットワーク・アダプタをシステムに接続して、介在する私的ネットワークまたは公衆ネットワークを介してデータ処理システムを他のデータ処理システムまたはリモート・プリンタまたは記憶装置に接続できるようにしてもよい。モデム、ケーブル・モデムおよびイーサネット（Ｒ）・カードは、現在使用可能な種類のネットワーク・アダプタのほんの一部である。
【００２７】
本明細書で説明される回路は、集積回路チップのための設計の一部であってもよい。チップ設計は、グラフィック・コンピュータ・プログラミング言語で製作され、（ディスク、テープ、物理ハード・ドライブまたはストレージ・アクセス・ネットワークなどにおける仮想ハード・ドライブなどの）コンピュータ記憶媒体に格納される。設計者が、チップまたはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合には、設計者は、得られた設計を、物理的手段によって（例えば、設計を格納する記憶媒体のコピーを提供することによって）あるいは電気的に（例えば、インターネットを介して）これらの業者に直接または間接的に送信する。その後、格納された設計は、ウェハに形成されることになる当該チップ設計の複数のコピーを一般に含むフォトリソグラフィ・マスクを製造するために、適切なフォーマット（例えば、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ：Ｇｒａｐｈｉｃ  Ｄａｔａ  Ｓｙｓｔｅｍ  ＩＩ）に変換される。フォトリソグラフィ・マスクを使用して、エッチングあるいはその他の方法で処理されるウェハ（またはウェハ上の層あるいはその両方）の領域を画定する。本明細書に記載される方法は、集積回路チップの製造に使用されてもよい。
【００２８】
その結果得られる集積回路チップは、生ウェハの形態（すなわち、複数のパッケージされないチップを有する単一のウェハ）で、ベア・ダイとして、またはパッケージされた形態で製造者が流通させることができる。後者の場合、チップは、（マザーボードまたは他のより高いレベルのキャリアに取り付けられるリードを有するプラスチック製キャリアなどの）単一のチップ・パッケージに、または（表面相互接続または埋め込み相互接続あるいはその両方を有するセラミック製キャリアなどの）マルチチップ・パッケージに取り付けられる。いずれの場合も、次に、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品の一部として、他のチップ、個別回路素子、または他の信号処理デバイスあるいはその全部と統合される。最終製品は、玩具および他の低価格アプリケーションからディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する最新コンピュータ製品に至るまでの、集積回路チップを含む任意の製品であってもよい。
【００２９】
本原理に従って、電荷中和（本明細書ではＣＮと称される）と呼ばれる回復メカニズムを使用して、損傷回路部品をリペアすることもできる。ＮＢＴＩ劣化のほとんどは、ゲート・バイアスのかかるチャネル／ゲート誘電体界面で捕獲される正電荷によって引き起こされることに留意する。陰電子を影響を受けた界面内に注入することができれば、捕獲された正電荷を中和することができ、捕獲された電荷によるしきい値のシフトを回復させることができる。ＣＮ回復のためにＰＦＥＴチャネル内に電子を注入する方法が幾つかある。例えば、ＣＮ回復のためにゲート・トンネル電流を印加することができる。しかしながら、この方法には、ゲート誘電体間の大きな電圧低下が必要であり、ゲート誘電体の完全性を損なうこともある。別の例では、例えば、ゲートをしきい電圧未満でバイアスしながら、準しきい電圧範囲を有するＰＦＥＴデバイスに対してドレインおよびソースに高い電圧（例えば、Ｖｄｄの約１．５倍）でストレスを加えることによってチャネル衝撃イオン化効果を利用する。
【００３０】
ここで、同じ数字が同様または類似の要素を表す図面を参照する。まず図１を参照すると、しきい電圧変化（ΔＶｔ、ｍＶ）対ストレスの時間または期間（Ｔｓｔｒｅｓｓ、秒）のプロットは、特定バイアス条件下の時間の関数として、８０ｎｍのチャネル長を有するＰＦＥＴデバイスのしきい電圧がシフトすることを示す。しきい値シフト２０は、高いＶｇｓ（ゲート対ソース電圧）およびＶｄｓ（ドレイン対ソース電圧）バイアスによるホット・キャリア・ストレスの状態にあり、しきい電圧の大幅な上昇を引き起こす。シフト３０は、高いＶｇｓバイアス条件によるＮＢＴＩストレスの状態にあり、これもしきい電圧の僅かな上昇を引き起こす（この特有の技術／プロセスのＮＢＴＩ劣化はそれほど顕著ではないことに留意する）。シフト４０は、前述の衝撃イオン化状態にあり、明らかに、試験中のＰＦＥＴデバイスのしきい電圧が低下または回復することになる。
【００３１】
ＣＮ回復を利用する別の方法は、ＰＦＥＴデバイスのＮウェルからそのソースまたはドレインあるいはその両方の接合に対して、これらの接合を順方向にバイアスすることによって電子を注入することである。この条件では、これらの順方向にバイアスされたＰＮ接合からの電子は、低いエネルギを保有しデバイスにいかなる損傷も与えない。このようなＮウェル／ソース接合またはＮウェル／ドレイン接合あるいはその両方を順方向にバイアスすることによるＮＢＴＩ回復が、本発明者によって観察されたことに留意する。
【００３２】
図２を参照すると、シリコン・オン・インシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板のボディ・コンタクトされたＰＦＥＴについて、Ｉ−Ｖ曲線６０、７０および８０が示される。ドレインからソースへの電流（ＩＤＳ、アンペア）が、ゲート電圧（Ｖｇ、ボルト）に対してプロットされる。Ｉ−Ｖ曲線は、ストレス前のＰＦＥＴ応答（曲線６０で表示）、ＮＢＴＩストレス後のＰＦＥＴ応答（曲線７０で表示）、および回復プロセス後のＰＦＥＴ応答（曲線８０で表示）を示す。曲線７０では、挿入図７２で示されるような−１．９ＶでバイアスされるＶｇｓおよび接地される他のノードによる１０００秒間のＮＢＴＩストレスによって、１０ｍＶのしきい値シフトΔＶｔが生じていることが分かる。挿入図８２に示されるような＋１．０Ｖでバイアスされるゲートおよび＋０．７Ｖでバイアスされるソース／ドレインを用いるＣＮ回復（曲線８０）を使用することによって、しきい値シフトΔＶｔは、８０％回復してほんの２ｍＶになっている。
【００３３】
図３を参照すると、３０℃で４５ｎｍのチャネル長を有する１．０ボルトＰＦＥＴの回復時間の挙動について、しきい電圧変化（ΔＶｔ、ｍＶ）対時間（秒）のプロットが実例として示され、２つの回復条件を比較している。第１の回復条件プロット９０は、０．８Ｖの回復を含み、第２の回復条件プロット９２は、０．１Ｖの回復を含む。
【００３４】
条件プロット９２において０．１Ｖ回復すると、１秒のバイアス後にしきい値シフトが約２５％回復することになり、この原因はＮＢＴＩ自己熱回復とＣＮ効果との両方にあり得ることを観察することができる。条件プロット９０の場合のＣＮ効果によって、１秒以内に５０％もしきい値が回復することになり、さらにその後のバイアス中にも回復し続けることに留意する。このような観察に基づくと、ＣＮは損傷を与えず、回路設計で容易に実施することができるため、ＮＢＴＩの影響を受けやすい多くのデバイスおよび回路が、ＣＮによるＰＮ接合回復効果の恩恵を受けることができるのは明らかである。
【００３５】
図４を参照すると、損傷を受けたＰＦＥＴデバイス１００の回復について、単一デバイスの回復の実施形態を例示的に示す断面図が示される。ＰＦＥＴデバイス１００は、ゲート誘電体１０９およびゲート導体１１１を含むゲート構造を含む。
【００３６】
ＰＦＥＴデバイス１００は、ソース１２０のデバイス・パッドまたはノード１０５と、ドレイン１４０と、ゲート１３０と、Ｎウェルまたは基板１１０のボディ・コンタクト用デバイス・パッド１０６とを含む。ボディ・コンタクトまたは基板コンタクトは、この場合、基板１１０のＮウェルにコンタクト（接触）している。
【００３７】
通常のデバイス動作の間、ソース・ノード１２０またはドレイン・ノード１４０あるいはその両方に対するＮウェル・ノード１０６の電圧は正にバイアスされており、これは対応するＮウェル１１０またはｐ＋接合１２２、１２４（ソースまたはドレインあるいはその両方）あるいはその両方は、逆にバイアスされていることを意味する。
【００３８】
本原理による劣化リペア・モードの間、ソース１２０、ドレイン１４０およびゲート１３０とＮウェル・パッド１０６との間の電圧は負（例えば、−０．７Ｖから−０．８Ｖ）に保持され、ソース１２０およびドレイン１４０において僅かに順方向にバイアスされるＰＮ接合が得られる。これによって、Ｎウェル１１０からソース１２０領域またはドレイン１４０領域あるいはその両方へ電子が注入されて、ＮＢＴＩ効果によって捕獲された正電荷を中和することができる。
【００３９】
ＰＢＴＩ劣化ＮＦＥＴの場合も、同様な方法を適用することができる。ＮＦＥＴは、図５に示される反対の型の極性を含む。ＰＢＴＩ効果に対応するためには、ｐウェルに正電圧を印加することによって、バイアス電圧の極性を変更する、例えば、ＮＦＥＴのＰウェル／ドレイン接合またはｐウェル／ソース接合あるいはその両方を順方向にバイアスするだけである。
【００４０】
図５を参照すると、損傷を受けたＮＦＥＴデバイス１５０の回復について、単一デバイスの回復の実施形態を例示的に示す断面図が示される。ＮＦＥＴデバイス１５０は、ゲート誘電体１０９およびゲート導体１１１を含むゲート構造を含む。
【００４１】
ＮＦＥＴデバイス１５０は、ソース１７０のデバイス・パッドまたはノード１５５と、ドレイン１９０と、ゲート１８０と、Ｐウェルまたは基板１６０のボディ・コンタクト用デバイス・パッド１５６とを含む。ボディ・コンタクトまたは基板コンタクトは、この場合、基板１６０のＰウェルにコンタクト（接触）している。
【００４２】
通常のデバイス動作の間、ソース・ノード１７０またはドレイン・ノード１９０あるいはその両方に対するＰウェル・ノード１５６の電圧がバイアスされており、これは対応するＰウェル１６０またはｎ＋接合１７２、１７４（ソースまたはドレインあるいはその両方）あるいはその両方は、逆にバイアスされていることを意味する。
【００４３】
本原理による劣化リペア・モードの間、ソース１７０、ドレイン１９０およびゲート１８０とＰウェル・パッド１５６との間の電圧は正に保持され、ソース１７０およびドレイン１９０において僅かに順方向にバイアスされるＰＮ接合が得られる。これによって、Ｐウェル１６０からソース１７０領域またはドレイン１９０領域あるいはその両方へ正孔が注入されて、ＰＢＴＩ効果によって捕獲された負電荷を中和することができる。
【００４４】
図６を参照して、ＣＭＯＳロジック回路のリペアが説明される。ＣＭＯＳインバータ回路２００は、入力パッド２１０と、出力パッド２２０と、ＰＦＥＴのＮウェル・コンタクト・パッド２５０と、ＮＦＥＴのソース・パッド２３０とを含む。通常のＣＭＯＳ動作の間、パッド２３０はＶｓｓまたは接地に接続され、パッド２５０はハイ電圧、例えば、Ｖｄｄに接続される。
【００４５】
図７を参照すると、タイミング図は、それぞれＶ２１０、Ｖ２３０およびＶ２５０で示されるパッド２１０、２３０および２５０の対応するリペア・モード波形（電圧）を示す。ＰＭＯＳデバイス２０５のリペア・モードでは、入力パッド２１０はハイ（Ｖｄｄ）に設定され、パッド２３０はＶｓｓからＶｄｄに切り換えられ、パッド２５０は、Ｖｄｄ−Ｖｆｗ（例えば、Ｖｆｗ＝０．７Ｖ〜０．８Ｖ）でバイアスされる。Ｖｆｗは、順方向ＰＮ接合電圧であり、０．７Ｖ〜０．８Ｖは、ＰＮ接合の起動電圧である。リペア・モードでは、ＰＦＥＴのソースおよびドレインのＰＮ接合はともに僅かに順方向にバイアスされる。
【００４６】
この場合、図６および図７を引き続き参照すると、接地線は、電源Ｖｄｄと同じ電圧が供給されるので、ゲート２０７がローからハイに切り換えられると、出力ノード２２０もローからハイに上昇してＰＭＯＳデバイス２０５のドレインに印加されるようになる。これによって、ＰＭＯＳデバイス２０５が効果的に修復される。
【００４７】
入力２１０をローまたは０Ｖに保持したままＮＦＥＴのＰウェル２６０をＶｆｗに切り換え、さらに、パッド２３０を通常動作の場合のように接地した状態でパッド２７０を接地に切り換えることによって、同様なリペア方法をＮＭＯＳ２１５に適用することができる。回路を修復することでデバイスの各ノードの適切なバイアスを容易にして、ゲート領域に蓄積される好ましくない電荷を取り除くことができるようにするべきである。
【００４８】
図８を参照して、ここでＳＲＡＭアレイのリペアが、別の実施形態に従って例示的に説明される。例示的な６トランジスタＳＲＡＭセル３００は、１対のプルアップＰＭＯＳデバイスＰ０およびＰ１と、１対のプルダウンＮＭＯＳデバイスＮ０およびＮ１と、１対のＮＭＯＳ転送デバイスＴ０およびＴ１とを含む。転送デバイスＴ０およびＴ１のゲートは、ワード線ＷＬに結合されている。各転送デバイスＴ０およびＴ１のドレインは、それぞれ左側ビット線ＬＢＬおよび右側ビット線ＲＢＬに結合されている。Ｐ１のボディは、左側ｎウェル・コンタクトＬＮＷに結合され、Ｐ０のボディは右側ｎウェル・コンタクトＲＮＷに結合されている。セル３００の電源はＶｄｄに結合されている。接地線３０２は、修復モードでない場合（あるいはＦＩＸバーでトランジスタＴ３を介して導通できるようにする場合）通常モードでＶｓｓに結合される。接地線３０２は、修復モードの場合（あるいはＦＩＸでトランジスタＴ２が導通できるようにする場合）Ｖｄｄに結合される。２つのゲートＴ２およびＴ３は、接地線３０２の電圧を制御する。
【００４９】
セル３００は、そのＶｔシフトが所定レベルを超えた場合のみプルアップＰＭＯＳデバイスＰ０およびＰ１を修復させるように設計するのが好ましい。同様な構成は、プルダウンＮＭＯＳデバイスＮ０およびＮ１を修復するためにも実施することができる。リペア・モードの間に、ＦＩＸ＝１でＴ２が起動し、Ｔ３が停止し、その結果接地線がＶｄｄに接続される。Ｐ０およびＰ１デバイスのボディは、リペア期間中に選択的にバイアスされる。毎回、アレイ内の左側のすべてのプルアップＰＭＯＳデバイス（この場合はＰ１）が同時にリペアされる。リペアが実施されると、右側のすべてのプルアップＰＭＯＳデバイス（この場合はＰ０）は、対を成すビット線の各ビット線（ＬＢＬおよびＲＢＬ）を適切にバイアスすることによって続いて修復される。
【００５０】
図９を参照すると、簡略化されたＳＲＡＭセル３００が示され、セル３００は、電源Ｖｄｄと、接地Ｖｓｓと、ワード線ＷＬと、右側ビット線ＲＢＬと、左側ビット線ＬＢＬと、２つのＮウェル・コンタクトＬＮＷおよびＲＮＷとを含む。セル３００は、４×４アレイ（４０２）を構成するために使用され、関連するリペア回路は、図１０に示される。
【００５１】
図１０を参照すると、メモリ・セル３００の４×４アレイ４０２をリペアするためのリペア回路４００が、本原理に従ってＳＲＡＭアレイを構成できる方法を示す実例として使用される。リペア回路４００は、ＮＢＴＩ関連の測定のためにプルアップＰＭＯＳデバイス（図８のＰ０およびＰ１）を定期的に修復することができるようにしている。修復制御（ＦＣ）回路４０６は、左側修復信号および右側修復信号、それぞれＦＩＸ＿ＬおよびＦＩＸ＿Ｒを生成するために使用される。これら２つの制御信号は、ＮＯＲゲート４０８およびＯＲゲート４１０に接続される。
【００５２】
どちらの側の修正も要求されない場合には、ＮＯＲゲート４０８の出力は、ＳＲＡＭアレイの接地線（単数または複数）４１２をＶｓｓに接続する。どちらかの側が修復モードの場合、ＳＲＡＭアレイの接地線（単数または複数）４１２はＶｄｄに接続される。接地線４１２の接続は、ＮＯＲゲート４０８およびＯＲゲート４１０の出力を使用して、転送デバイスＴ１１、Ｔ１２、Ｔ１３およびＴ１４を介して選択的に実施される。
【００５３】
左側の修復モードの間、ＦＩＸ＿Ｌがハイとなり、左側のすべてのセル４０４は修正中である。このとき、ＷＬ線（ＷＬ０、ＷＬ１など）は、同時にまたは順番にオンにされて各セル４０４にアクセスできるようになる。左側のビット線（ＬＢＬ０、ＬＢＬ１など）および左側のｎウェル（ＮＷ０、ＮＷ１、ＮＷ２など）は、それぞれ転送デバイスＴ１６、Ｔ１９およびＴ１５、Ｔ１８を介してオンにされる。左側のｎウェルは、ＦＩＸ＿ＮＷレベルに結合される。すべてのセル４０４のうちの左側プルアップＰＭＯＳデバイス（図８に示されるＰ０、Ｐ１）は、修復中である。固定の時間で、またはリペアが完了した時間を判断するためのモニタ・デバイス（図示せず）を使用してリペアを実施することができる。
【００５４】
書き込みおよび読み出し動作をサンプリングすることによってセルをモニタすることもできる。どちらかの動作が不良になると、リペアが必要であることを示す。あるいは、同様なＳＲＡＭのＰＦＥＴ条件および動作下にあるモニタ・デバイス、例えば、個別のＰＦＥＴをしきい電圧モニタ回路とともに使用してもよい。ＰＦＥＴのしきい電圧が既定値まで増加する場合、セルの修復モードを起動することができる。しきい電圧は、既定値と比較されても、記憶（例えば、参照テーブルなど）から判断されてもよい。
【００５５】
左側のデバイスが修正されると、転送デバイスＴ１７、Ｔ１８、Ｔ１９およびＴ２０を使用して右側のデバイスが続いてリペアされる。これらのデバイスは、Ｎウェルおよび右側のビット線（ＲＢＬ０、ＲＢＬ１など）へアクセスできるようにする。同様な原理に基づいて多数のアレイ構成を使用して、本発明の範囲内で同一のあるいは類似の結果を達成することもできる。
【００５６】
図１１を参照すると、修復制御（ＦＣ）回路４０６は、センサ５０２を含み、少なくとも１つのモニタ・デバイス（図示せず）が提供され、モニタ・デバイスのしきい値レベルは、モニタ対象のデバイス（単数または複数）に対してリペアまたはリセットが必要かどうかを判定する基準レベルと比較される。モニタ・デバイスは、モニタ対象デバイス（単数または複数）（例えば、ＳＲＡＭアレイのセル４０４のデバイス）と同じストレス状態にあるのが好ましい。しきい値レベルが基準レベルの値を超えると、回路４０６によって修復信号がトリガされる。例えば、ＦＩＸ＿ＬまたはＦＩＸ＿Ｒあるいはその両方を発生してもよい。
【００５７】
アレイが通常動作状態にある場合には修復が実行されないのが好ましいため、デバイスをリペアするのに適当と考えられる時間を計るために有効信号５０１がシステムによって提供される。アレイが修復モードにある場合、センサ５０２は、アレイが修復される必要があるか否かを判断する。リペアが必要な場合、ＦＩＸ＿Ｌ制御信号をアレイに発行することによって、トリガ信号が左側アレイのリペア・ブロック５０４を有効にする。センサ５０２の少なくとも１つのモニタ・デバイスを使用して、修復時間を測定してもよい。損傷デバイスのしきい値レベルが所定の値に回復されると、修復は完了する。
【００５８】
次いで、右側アレイのリペア・ブロック５０６が有効にされ、ＦＩＸ＿Ｒ信号をアレイに発行する。すべてのデバイスが修復されると、終了リペア・ブロック５０８は修復サイクルを終了させて、アレイが通常機能モードにできる状態であることをシステムに知らせる（ＤＯＮＥ）。アレイの左側をリペアするか右側をリペアするかの順序は切り換えてもよいことに留意すべきである。一実施形態では、単一のデバイスまたは部品の検査に対して単一の修復信号が出力されてもよい。
【００５９】
図１２を参照すると、シリコン・オン・インシュレータ（ＳＯＩ）基板のボディ・コンタクトのないＰＦＥＴについて、Ｉ−Ｖ曲線５６０、５７０および５８０が示される。ドレインからソースへの電流（ＩＤＳ、Ａ）が、ゲート電圧（Ｖｇ、Ｖ）に対してプロットされる。Ｉ−Ｖ曲線は、ストレス前のＰＦＥＴ応答（曲線５６０で表示）、ＮＢＴＩストレス後のＰＦＥＴ応答（曲線５７０で表示）、および回復プロセス後のＰＦＥＴ応答（曲線５８０で表示）を示す。曲線５７０では、挿入図５７２で示されるような−２．１ＶでバイアスされるＶｇｓおよび接地される他のノードによる１０００秒間のＮＢＴＩストレスによって、１１ｍＶのしきい値シフトΔＶｔが生じていることが分かる。挿入図５８２に示されるような＋１．１Ｖでバイアスされるゲートおよび＋０．０Ｖでバイアスされるソース／ドレインを用いるＣＮ回復（曲線５８０）を使用することによって、しきい値シフトΔＶｔは、１０％回復してほんの１０ｍＶになっている。
【００６０】
図１３を参照して、フローティング・ボディのＳＯＩＣＭＯＳについて、ＣＭＯＳロジック回路のリペアが説明される。ＣＭＯＳインバータ回路５０２は、入力パッド５１０と、出力パッド５２０と、ソース・パッド５００（ＰＦＥＴ用）および５３０（ＮＦＥＴ用）とを含む。通常のＣＭＯＳ動作の間、図１４に示されるように、パッド５３０はＶｓｓまたは接地に接続され、パッド５００および５１０はハイ電圧、例えば、Ｖｄｄと接地、例えば、Ｖｓｓとの間で切り換えられる。
【００６１】
劣化した電界効果トランジスタをリペアする方法は、電界効果トランジスタ（ＦＥＴ）のソースおよびドレインのうちの１つのＰＮ接合を順方向にバイアスすることと、ゲート領域の電荷を蓄積してゲート領域の電荷を中和することとを含む。電荷は、電源電圧および接地電圧のうちの１つをリペア対象デバイスのソース・パッドに印加してゲート領域に電荷を蓄積することによって蓄積されるのが好ましい。
【００６２】
図１４を参照すると、タイミング図は、それぞれＶ５１０、Ｖ５００およびＶ５３０で示されるパッド５１０、５００および５３０の対応するリペア・モード波形（電圧）を示す。ＰＭＯＳデバイス５０４（図１３）のリペア・モードでは、入力パッド５１０はハイ（Ｖｄｄ）に設定され、パッド５００はＶｄｄからＶｓｓに切り換えられ、パッド５３０はＶｓｓに保持される。リペア・モードでは、ＮＢＴＩ劣化ＰＦＥＴ（ＰＭＯＳ）は、バイアスされて蓄積モードとなり、ボディ・コンタクトのない（フローティング・ボディの）ＮＢＴＩ劣化を部分的に回復させる。
【００６３】
同様なリペア方法をＮＭＯＳ５０６に適用することができる。回路を修復することでデバイスの各ノードの適切なバイアスを容易にして、ゲート領域に蓄積される好ましくない電荷を中和することができるようにするべきである。
【００６４】
図１５を参照して、フローティング・ボディの実施形態に従って、ＳＲＡＭアレイのリペアがここで例示的に説明される。例示的な６つのトランジスタのＳＲＡＭセル３００は、１対のプルアップＰＭＯＳデバイスＰ０およびＰ１と、１対のプルダウンＮＭＯＳデバイスＮ０およびＮ１と、１対のＮＭＯＳ転送デバイスＴ０およびＴ１とを含む。転送デバイスＴ０およびＴ１のゲートは、ワード線ＷＬに結合されている。各転送デバイスＴ０およびＴ１のドレインは、それぞれ左側ビット線ＬＢＬおよび右側ビット線ＲＢＬに結合されている。
【００６５】
セル３００の電源６０２は、それぞれトランジスタＴ２１およびＴ２２を使用してＶｄｄおよびＶｓｓに結合されている。接地線６０４は、Ｖｓｓに結合されている。修復モードでは、ＦＩＸ信号またはＦＩＸバー信号は、トランジスタＴ２１またはＴ２２を介して導通することができるようにして電源６０２をＶｓｓまたはＶｄｄに適切に結合する。
【００６６】
プルアップＰＭＯＳデバイスＰ０およびＰ１は、そのＶｔシフトが所定のレベルを超えると修復される。同様な構成は、プルダウンＮＭＯＳデバイスＮ０およびＮ１を修復するためにも実施することができる。リペア・モードの間、Ｔ２２が起動され、Ｔ２１を停止してＰ０およびＰ１について図１４に示される状態を作り出す。この実施形態では、Ｐ０およびＰ１デバイスのボディは、リペア期間中フローティング状態である。毎回、アレイ内の左側のすべてのプルアップＰＭＯＳデバイス（この場合はＰ１）が同時にリペアされる。リペアが実施されると、右側のすべてのプルアップＰＭＯＳデバイス（この場合はＰ０）は、対を成すビット線の各ビット線（ＬＢＬおよびＲＢＬ）を適切にバイアスすることによって続いて修復される。
【００６７】
自己リペア集積回路、デバイスおよびリペア方法の好適な実施形態（例示的であり限定しないことが意図される）について説明してきたが、当業者であれば、上記教示に照らして修正および変形を加えることができることに留意されたい。したがって、当然のことながら、添付の特許請求の範囲によって概説される本発明の範囲および趣旨内にある変更が、開示された特定の実施形態に加えられてもよい。したがって、特許法によって要求される詳細さおよび入念さで本発明の態様を説明したが、特許請求され、所望されかつ特許証によって保護されるものは、添付の特許請求の範囲において述べられている。
【図１】
0005511687.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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