(57)【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極及び前記第２電極と直接接続する可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第１導電体と第２導電体の間に絶縁体を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、夫々印加し、
前記選択メモリセルの前記第１電極と前記第２導電体間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗素子に印加される電圧の割合をｘとし、
前記絶縁体の膜厚をｄ［ｎｍ］とし、
ｙ＝１０×ＶＳＬ／ｄとすると、
前記絶縁体の伝導帯の底のエネルギーと、前記第１導電体と前記第２導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差［ｅＶ］が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ２ｙ２＋ｂ２ｙ＋ｃ２以上であり、
ａ１＝−３．０９×１０−３（１−ｘ）２、
ｂ１＝１．３２×１０−１（１−ｘ）、
ｃ１＝４．１０×１０−２、
ａ２＝−８．８３×１０−３ｘ３＋１．７０×１０−５ｘ２＋５．９４×１０−４ｘ−２．３１×１０−３、
ｂ２＝４．９４×１０−１ｘ３＋３．５３×１０−２ｘ２＋５．８７×１０−２ｘ＋７．５４×１０−２、
ｃ２＝７．６２×１０−１ｘ３＋５．０３×１０−２ｘ２＋９．２４×１０−２ｘ＋４．９７×１０−２、
であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１電極と、第２電極と、前記第１電極と直接及び前記第２電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか一方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、
列方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、夫々印加し、
前記選択メモリセルの前記第１電極と前記第２電極間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗体に印加される電圧の割合をｘとし、
前記絶縁体の膜厚をｄ［ｎｍ］とし、
ｙ＝１０×ＶＳＬ／ｄとすると、
前記絶縁体の伝導帯の底のエネルギーと前記第２電極のフェルミ準位とのエネルギー差［ｅＶ］、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差［ｅＶ］の少なくとも何れか一方が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ２ｙ２＋ｂ２ｙ＋ｃ２以上であり、
ａ１＝−３．０９×１０−３（１−ｘ）２、
ｂ１＝１．３２×１０−１（１−ｘ）、
ｃ１＝４．１０×１０−２、
ａ２＝−８．８３×１０−３ｘ３＋１．７０×１０−５ｘ２＋５．９４×１０−４ｘ−２．３１×１０−３、
ｂ２＝４．９４×１０−１ｘ３＋３．５３×１０−２ｘ２＋５．８７×１０−２ｘ＋７．５４×１０−２、
ｃ２＝７．６２×１０−１ｘ３＋５．０３×１０−２ｘ２＋９．２４×１０−２ｘ＋４．９７×１０−２、
であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１電極と、第２電極と、前記第１電極及び前記第２電極と直接接続する可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第１導電体と第２導電体の間に絶縁体を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準としてＶＳＬ×２／３［Ｖ］を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ／３［Ｖ］を、夫々印加し、
前記選択メモリセルの前記第１電極と前記第２導電体間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗素子に印加される電圧の割合をｘとし、
前記絶縁体の膜厚をｄ［ｎｍ］とし、
ｙ＝１０×ＶＳＬ／ｄとすると、
前記絶縁体の伝導帯の底のエネルギーと、前記第１導電体と前記第２導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差［ｅＶ］が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ３ｙ２＋ｂ３ｙ＋ｃ３以上であり、
ａ１＝−３．０９×１０−３（１−ｘ）２、
ｂ１＝１．３２×１０−１（１−ｘ）、
ｃ１＝４．１０×１０−２、
ａ３＝−１．８４×１０−３ｘ３＋６．８１×１０−４ｘ２＋４．９９×１０−４ｘ−１．２０×１０−３、
ｂ３＝２．２６×１０−１ｘ３−７．０２×１０−２ｘ２＋３．２０×１０−２ｘ＋３．８９×１０−２、
ｃ３＝５．２３×１０−１ｘ３−１．４８×１０−１ｘ２＋６．４０×１０−２ｘ＋２．５４×１０−２、
であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
第１電極と、第２電極と、前記第１電極と直接及び前記第２電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか一方に、前記基準電位を基準としてＶＳＬ×２／３［Ｖ］を、
列方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ／３［Ｖ］を、夫々印加し、
前記選択メモリセルの前記第１電極と前記第２電極間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗体に印加される電圧の割合をｘとし、
前記絶縁体の膜厚をｄ［ｎｍ］とし、
ｙ＝１０×ＶＳＬ／ｄとすると、
前記絶縁体の伝導帯の底のエネルギーと前記第２電極のフェルミ準位とのエネルギー差［ｅＶ］、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差［ｅＶ］の少なくとも何れか一方が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ３ｙ２＋ｂ３ｙ＋ｃ３以上であり、
ａ１＝−３．０９×１０−３（１−ｘ）２、
ｂ１＝１．３２×１０−１（１−ｘ）、
ｃ１＝４．１０×１０−２、
ａ３＝−１．８４×１０−３ｘ３＋６．８１×１０−４ｘ２＋４．９９×１０−４ｘ−１．２０×１０−３、
ｂ３＝２．２６×１０−１ｘ３−７．０２×１０−２ｘ２＋３．２０×１０−２ｘ＋３．８９×１０−２、
ｃ３＝５．２３×１０−１ｘ３−１．４８×１０−１ｘ２＋６．４０×１０−２ｘ＋２．５４×１０−２、
であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
（１−ｘ）ＶＳＬ／ｄが１以下であることを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
【請求項６】
第１電極と、第２電極と、前記第１電極及び前記第２電極と直接接続する可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第１導電体と第２導電体の間に絶縁体を挟持してなる非線形素子と、が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
前記選択メモリセルの前記第１電極と前記第２導電体間に印加される書き換え電圧の絶対値をＶＳＬ［Ｖ］、
前記絶縁体の膜厚をｄ［ｎｍ］とすると、
前記絶縁体の伝導帯の底のエネルギーと、前記第１導電体と前記第２導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差［ｅＶ］が、（０．５ＶＳＬ／ｄ＋０．１）以上で、かつ、（ＶＳＬ／ｄ＋０．１）以下であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
第１電極と、第２電極と、前記第１電極と直接及び前記第２電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
前記選択メモリセルの前記第１電極と前記第２電極間に印加される書き換え電圧の絶対値をＶＳＬ［Ｖ］、
前記絶縁体の膜厚をｄ［ｎｍ］とすると、
前記絶縁体の伝導帯の底のエネルギーと前記第２電極のフェルミ準位とのエネルギー差［ｅＶ］、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差［ｅＶ］の少なくとも何れか一方が、（０．５ＶＳＬ／ｄ＋０．１）以上で、かつ、（ＶＳＬ／ｄ＋０．１）以下であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
ＶＳＬ／ｄが１以下であることを特徴とする請求項６又は７の何れか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１導電体と前記第２導電体が同一の材料で構成されることを特徴とする請求項１、３及び６のうち何れか一項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記絶縁体の膜厚ｄが５ｎｍ以下であることを特徴とする請求項１〜９の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記絶縁体のバンドギャップが５ｅＶ以上であることを特徴とする請求項１〜１０の何れか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極、第２電極、及び当該両電極間に形成される可変抵抗体を有し、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、高集積かつ省電力可能なメモリセルアレイに関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる、高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Nonvolatile Random Access Memory) として、ＦｅＲＡＭ（Ferroelectric RAM）、ＭＲＡＭ（Magnetic RAM）、ＰＣＲＡＭ（Phase Change RAM)、ＲＲＡＭ（Resistance RAM）（登録商標）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、かつ、材料に単純な二元系の金属酸化物が使用可能なため作製が容易で既存のＣＭＯＳプロセスとの親和性が高いという利点がある。
【０００３】
低コストという点では、単純な２端子型の不揮発性メモリが、メモリセル面積が４Ｆ２のクロスポイント構造のメモリセルアレイを実現できる点で有利である。当該２端子型不揮発メモリとしては、ＲＲＡＭ、ＰＣＲＡＭ、スピン注入型ＭＲＡＭなどが挙げられる。
【０００４】
クロスポイント構造のメモリセルアレイの最も単純な構成は、メモリセル内に選択素子を持たない１Ｒ型のメモリセルからなるものである。図１４と図１５に、１Ｒ型メモリセルからなる１Ｒ型のメモリセルアレイの例（回路構成図）を、書き換え及び読み出し時の印加電圧と併せて示す。ビット線（Ｂ１〜Ｂ３）と、ワード線（Ｗ１〜Ｗ３）と、それらの交点上に可変抵抗素子Ｒ（Ｒ１１〜Ｒ３３）がマトリクス状に配置されることで、メモリセルアレイが構成されている。選択メモリセルの可変抵抗素子に書き換え及び読み出しを行なう最も簡単な方法は、図１４に示されているように、選択メモリセル（例えば、Ｒ２２）につながるビット線、ワード線間にのみ電圧ＶＳＬを印加するものであるが、非選択のメモリセルにも電流（リーク電流）が流れるため、消費電流が増大し、読み出しが難しくなるという問題がある。この問題を低減する駆動方法として、非選択ビット線、非選択ワード線にも電圧を印加するものがあり、例えば１／２バイアス法が挙げられる。
【０００５】
１／２バイアス法では、図１５に示されるように、選択メモリセル（例えば、Ｒ２２）の行或いは列の何れか一方のみが同一の半選択メモリセルには選択メモリセルへ印加される書き換え電圧或いは読み出し電圧の半分が印加される。しかしながらこの方式であっても、アレイ規模が大きくなると、この半選択電圧によるディスターブ、半選択メモリセルに流れる電流（リーク電流）による消費電流増大といった問題が生じる可能性がある。半選択メモリセルに流れる総電流はアレイ規模に比例して大きくなり、それに伴い駆動回路の電流駆動能力を高める必要が生じ、結果、駆動回路を大きくする必要が生じる。更に、半選択メモリセルに流れる総電流が大きくなると、ビット線、ワード線での電圧降下が無視できない程度に大きくなってくる。１／２バイアス法では、理想的には、選択メモリセルと半選択メモリセルにしか電流は流れないが、上記電圧降下が生じると、理想的な電位分布がくずれ、非選択メモリセルにも電流が流れるようになってしまう。個々の非選択メモリセルに夫々流れる電流がわずかであっても、アレイ全体では無視できなくなり、消費電流の増大をもたらす。これを抑制するには、アレイブロック規模を小さく限定する必要があるが、面積利用効率の悪化をもたらし結果的に高コストを招くこととなる。
【０００６】
上記問題を回避するための構成として、１Ｄ１Ｒ型のメモリセルアレイが提案されている。これは、非線形素子と可変抵抗素子を直列接続したものをメモリセルとしたものである。非線形素子としては、例えば、特許文献１及び特許文献２のｐｎダイオード、特許文献３のバリスタ、特許文献４のＭＩＭ（Metal-Insulator-Metal）素子、特許文献５のシリコン窒化膜等を用いることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１４０４８９号公報
【特許文献２】特開２００７−１６５８７３号公報
【特許文献３】特開２００６−２０３０９８号公報
【特許文献４】米国特許第６７５３５６１号明細書
【特許文献５】特開２００８−２３５６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
低ビットコストの不揮発性メモリを実現するためには、メモリセルの大きさを小さくし、アレイ規模を大きくしなくてはならない。メモリセルを小さくするには、可変抵抗素子と非線形素子の両者を小さくする必要があり、高電流密度で電流を流すことのできる非線形素子が要求される。
【０００９】
一方、アレイ規模が大きくなると、半選択メモリセルに流れる総電流はアレイ規模に比例して大きくなるため、消費電力が増大する。低消費電力の不揮発性メモリを実現するためには、半選択メモリセルに流れるリーク電流を効率的に抑制できるように、非線形素子は、印加電圧を下げると急峻に電流が遮断される電流電圧特性を有している必要がある。
【００１０】
上記特許文献１〜５の各例においては、非線形素子の電流駆動能力が不十分であるか、或いは現実的な電流駆動能力を実現するための素子構造が明らかでないとともに、クロスポイント構造のメモリセルアレイで用いる際に必要な遮断特性について明らかとなっていない。
【００１１】
本発明は、上記問題点に鑑みてなされたもので、その目的は、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極と直接接続する可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、第１導電体と第２導電体の間に絶縁体を挟持してなる非線形素子と、を備え、前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、夫々印加し、前記選択メモリセルの前記第１電極と前記第２導電体間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗素子に印加される電圧の割合をｘとし、前記絶縁体の膜厚をｄ［ｎｍ］とし、ｙ＝１０×ＶＳＬ／ｄとすると、前記絶縁体の伝導帯の底のエネルギーと、前記第１導電体と前記第２導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差［ｅＶ］が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ２ｙ２＋ｂ２ｙ＋ｃ２以上であり、ここで、ａ１＝−３．０９×１０−３（１−ｘ）２、ｂ１＝１．３２×１０−１（１−ｘ）、ｃ１＝４．１０×１０−２、ａ２＝−８．８３×１０−３ｘ３＋１．７０×１０−５ｘ２＋５．９４×１０−４ｘ−２．３１×１０−３、ｂ２＝４．９４×１０−１ｘ３＋３．５３×１０−２ｘ２＋５．８７×１０−２ｘ＋７．５４×１０−２、ｃ２＝７．６２×１０−１ｘ３＋５．０３×１０−２ｘ２＋９．２４×１０−２ｘ＋４．９７×１０−２であることを第１の特徴とする。
【００１３】
上記第１の特徴の不揮発性半導体記憶装置に依れば、書き換え電圧ＶＳＬ、絶縁体の膜厚ｄ、書き換え電圧ＶＳＬのうち可変抵抗素子に分圧される割合ｘ、及び、上記のエネルギー差が上述の関係式を満足することにより、３０ｎｍ×３０ｎｍ〜１００ｎｍ×１００ｎｍの大きさの微細な可変抵抗素子に、同程度の大きさの非線形素子を通じて０．１ＭＡ／ｃｍ２〜１０ＭＡ／ｃｍ２の書き替え電流を流すことができ、かつ、３２×３２程度以上の、１Ｋｂｉｔ以上のメモリセルアレイの１／２バイアス法による書き換えにおいて、半選択メモリセルに流れる電流の総和を、選択メモリセルに流れる電流と同程度以下にすることができる。これにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。また、上記非線形素子は電流の向きによらず、同様の非線形特性を持たせることができるため、書き込み、消去に互いに逆向きの電流を用いるＭＲＡＭ、ＲＲＡＭ等に用いることが可能である。
【００１４】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極と直接及び前記第２電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、行方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか一方に、所定の基準電位を、行方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか一方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、列方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、列方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ／２［Ｖ］を、夫々印加し、前記選択メモリセルの前記第１電極と前記第２電極間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗体に印加される電圧の割合をｘとし、前記絶縁体の膜厚をｄ［ｎｍ］とし、ｙ＝１０×ＶＳＬ／ｄとすると、前記絶縁体の伝導帯の底のエネルギーと前記第２電極のフェルミ準位とのエネルギー差［ｅＶ］、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差［ｅＶ］の少なくとも何れか一方が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ２ｙ２＋ｂ２ｙ＋ｃ２以上であり、ここで、ａ１＝−３．０９×１０−３（１−ｘ）２、ｂ１＝１．３２×１０−１（１−ｘ）、ｃ１＝４．１０×１０−２、ａ２＝−８．８３×１０−３ｘ３＋１．７０×１０−５ｘ２＋５．９４×１０−４ｘ−２．３１×１０−３、ｂ２＝４．９４×１０−１ｘ３＋３．５３×１０−２ｘ２＋５．８７×１０−２ｘ＋７．５４×１０−２、ｃ２＝７．６２×１０−１ｘ３＋５．０３×１０−２ｘ２＋９．２４×１０−２ｘ＋４．９７×１０−２であることを第２の特徴とする。
【００１５】
上記第２の特徴の不揮発性半導体記憶装置は、可変抵抗体と第２電極との間に絶縁体を挿入した素子をメモリセルとして用いるもので、当該素子は、書き換え電圧の印加により抵抗状態が不揮発的に変化し、可変抵抗素子としてのメモリ動作を行うことができると同時に、非線形素子としての機能も発揮するように構成されている。即ち、可変抵抗体と第２電極が夫々、絶縁体を挟持する導電体の役割を有している。上記第１の特徴の不揮発性半導体記憶装置と同様に、書き換え電圧ＶＳＬ、絶縁体の膜厚ｄ、書き換え電圧ＶＳＬのうち可変抵抗体に分圧される割合ｘ、及び、上記のエネルギー差が上述の関係式を満足することにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。
【００１６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極と直接接続する可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、第１導電体と第２導電体の間に絶縁体を挟持してなる非線形素子と、を備え、前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準としてＶＳＬ×２／３［Ｖ］を、列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準としてＶＳＬ／３［Ｖ］を、夫々印加し、前記選択メモリセルの前記第１電極と前記第２導電体間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗素子に印加される電圧の割合をｘとし、前記絶縁体の膜厚をｄ［ｎｍ］とし、ｙ＝１０×ＶＳＬ／ｄとすると、前記絶縁体の伝導帯の底のエネルギーと、前記第１導電体と前記第２導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差［ｅＶ］が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ３ｙ２＋ｂ３ｙ＋ｃ３以上であり、ここで、ａ１＝−３．０９×１０−３（１−ｘ）２、ｂ１＝１．３２×１０−１（１−ｘ）、ｃ１＝４．１０×１０−２、ａ３＝−１．８４×１０−３ｘ３＋６．８１×１０−４ｘ２＋４．９９×１０−４ｘ−１．２０×１０−３、ｂ３＝２．２６×１０−１ｘ３−７．０２×１０−２ｘ２＋３．２０×１０−２ｘ＋３．８９×１０−２、ｃ３＝５．２３×１０−１ｘ３−１．４８×１０−１ｘ２＋６．４０×１０−２ｘ＋２．５４×１０−２であることを第３の特徴とする。
【００１７】
上記第３の特徴の不揮発性半導体記憶装置に依れば、書き換え電圧ＶＳＬ、絶縁体の膜厚ｄ、書き換え電圧ＶＳＬのうち可変抵抗素子に分圧される割合ｘ、及び、上記のエネルギー差が上述の関係式を満足することにより、３０ｎｍ×３０ｎｍ〜１００ｎｍ×１００ｎｍの大きさの微細な可変抵抗素子に、同程度の大きさの非線形素子を通じて０．１ＭＡ／ｃｍ２〜１０ＭＡ／ｃｍ２の書き替え電流を流すことができ、かつ、３２×３２程度以上の、１Ｋｂｉｔ以上のメモリセルアレイの１／３バイアス法による書き換えにおいて、半選択メモリセルに流れる電流の総和を、選択メモリセルに流れる電流と同程度以下にすることができる。これにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。また、上記非線形素子は電流の向きによらず、同様の非線形特性を持たせることができるため、書き込み、消去に互いに逆向きの電流を用いるＭＲＡＭ、ＲＲＡＭ等に用いることが可能である。
【００１８】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極と直接及び前記第２電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、行方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか一方に、所定の基準電位を、行方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか一方に、前記基準電位を基準としてＶＳＬ×２／３［Ｖ］を、列方向に選択された前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ［Ｖ］を、列方向に非選択の前記メモリセルの前記第１電極または前記第２電極の何れか他方に、前記基準電位を基準としてＶＳＬ／３［Ｖ］を、夫々印加し、前記選択メモリセルの前記第１電極と前記第２電極間に印加される書き換え電圧の絶対値ＶＳＬのうち、前記可変抵抗体に印加される電圧の割合をｘとし、前記絶縁体の膜厚をｄ［ｎｍ］とし、ｙ＝１０×ＶＳＬ／ｄとすると、前記絶縁体の伝導帯の底のエネルギーと前記第２電極のフェルミ準位とのエネルギー差［ｅＶ］、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差［ｅＶ］の少なくとも何れか一方が、ａ１ｙ２＋ｂ１ｙ＋ｃ１以下で、かつ、ａ３ｙ２＋ｂ３ｙ＋ｃ３以上であり、ここで、ａ１＝−３．０９×１０−３（１−ｘ）２、ｂ１＝１．３２×１０−１（１−ｘ）、ｃ１＝４．１０×１０−２、ａ３＝−１．８４×１０−３ｘ３＋６．８１×１０−４ｘ２＋４．９９×１０−４ｘ−１．２０×１０−３、ｂ３＝２．２６×１０−１ｘ３−７．０２×１０−２ｘ２＋３．２０×１０−２ｘ＋３．８９×１０−２、ｃ３＝５．２３×１０−１ｘ３−１．４８×１０−１ｘ２＋６．４０×１０−２ｘ＋２．５４×１０−２であることを第４の特徴とする。
【００１９】
上記第４の特徴の不揮発性半導体記憶装置は、可変抵抗体と第２電極との間に絶縁体を挿入した素子をメモリセルとして用いるもので、当該素子は、書き換え電圧の印加により抵抗状態が不揮発的に変化し、可変抵抗素子としてのメモリ動作を行うことができると同時に、非線形素子としての機能も発揮するように構成されている。即ち、可変抵抗体と第２電極が夫々、絶縁体を挟持する導電体の役割を有している。上記第３の特徴の不揮発性半導体記憶装置と同様に、書き換え電圧ＶＳＬ、絶縁体の膜厚ｄ、書き換え電圧ＶＳＬのうち可変抵抗体に分圧される割合ｘ、及び、上記のエネルギー差が上述の関係式を満足することにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。
【００２０】
本発明に係る不揮発性半導体記憶装置は、更に、上記第１乃至第４の何れかの特徴に加えて、（１−ｘ）ＶＳＬ／ｄが１以下であることを第５の特徴とする。
【００２１】
上記第５の特徴の不揮発性半導体記憶装置に依れば、非線形素子に印加される電界が１０ＭＶ／ｃｍ程度以下に抑えられるため、信頼性の高い動作が可能となる。
【００２２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極と直接接続する可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、第１導電体と第２導電体の間に絶縁体を挟持してなる非線形素子と、が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、前記選択メモリセルの前記第１電極と前記第２導電体間に印加される書き換え電圧の絶対値をＶＳＬ［Ｖ］、前記絶縁体の膜厚をｄ［ｎｍ］とすると、前記絶縁体の伝導帯の底のエネルギーと、前記第１導電体と前記第２導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差［ｅＶ］が、（０．５ＶＳＬ／ｄ＋０．１）以上で、かつ、（ＶＳＬ／ｄ＋０．１）以下であることを第６の特徴とする。
【００２３】
上記第６の特徴の不揮発性半導体記憶装置に依れば、書き換え電圧ＶＳＬ、絶縁体の膜厚ｄ、及び、上記のエネルギー差が上述の関係式を満足することにより、３０ｎｍ×３０ｎｍ〜１００ｎｍ×１００ｎｍの大きさの微細な可変抵抗素子に、同程度の大きさの非線形素子を通じて０．１ＭＡ／ｃｍ２〜１０ＭＡ／ｃｍ２の書き替え電流を流すことができ、かつ、３２×３２程度以上の、１Ｋｂｉｔ以上のメモリセルアレイにおいて、半選択メモリセルに流れる電流の総和を、選択メモリセルに流れる電流と同程度以下にすることができる。これにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。また、上記非線形素子は電流の向きによらず、同様の非線形特性を持たせることができるため、書き込み、消去に互いに逆向きの電流を用いるＭＲＡＭ、ＲＲＡＭ等に用いることが可能である。
【００２４】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極と直接及び前記第２電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、前記選択メモリセルの前記第１電極と前記第２電極間に印加される書き換え電圧の絶対値をＶＳＬ［Ｖ］、前記絶縁体の膜厚をｄ［ｎｍ］とすると、前記絶縁体の伝導帯の底のエネルギーと前記第２電極のフェルミ準位とのエネルギー差［ｅＶ］、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導体の底とのエネルギー差［ｅＶ］の少なくとも何れか一方が、（０．５ＶＳＬ／ｄ＋０．１）以上で、かつ、（ＶＳＬ／ｄ＋０．１）以下であることを第７の特徴とする。
【００２５】
上記第７の特徴の不揮発性半導体記憶装置は、可変抵抗体と第２電極との間に絶縁体を挿入した素子をメモリセルとして用いるもので、当該素子は、書き換え電圧の印加により抵抗状態が不揮発的に変化し、可変抵抗素子としてのメモリ動作を行うことができると同時に、非線形素子としての機能も発揮するように構成されている。即ち、可変抵抗体と第２電極が夫々、絶縁体を挟持する導電体の役割を有している。第１の特徴の不揮発性半導体記憶装置と同様に、書き換え電圧ＶＳＬ、絶縁体の膜厚ｄ、及び、上記のエネルギー差が上述の関係式を満足することにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。
【００２６】
更に、本発明に係る不揮発性半導体記憶装置は、上記第６又は第７の何れかの特徴に加えて、ＶＳＬ／ｄが１以下であることを第８の特徴とする。
【００２７】
上記第８の特徴の不揮発性半導体記憶装置に依れば、非線形素子に印加される電界が１０ＭＶ／ｃｍ程度以下に抑えられ、信頼性の高い動作が可能となる。
【００２８】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１、第３及び第６のうち何れかの特徴に加えて、前記第１導電体と前記第２導電体が同一の材料で構成されることを第９の特徴とする。
【００２９】
上記第９の特徴の不揮発性半導体記憶装置に依れば、可変抵抗素子に互いに逆向きの電流を流す場合にも、夫々の電流の向きに対して、非線形素子のオン電圧を同じにでき、駆動を容易にできる。
【００３０】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第９の何れかの特徴に加えて、前記絶縁体の膜厚ｄが５ｎｍ以下であることを第１０の特徴とする。
【００３１】
上記第１０の特徴の不揮発性半導体記憶装置に依れば、非線形素子のオン電圧が５Ｖ程度以下の低電圧となるので、メモリセルアレイを低電圧で駆動でき、さらに低消費電力とできる。
【００３２】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第１０の何れかの特徴に加えて、前記絶縁体のバンドギャップが５ｅＶ以上であることを第１１の特徴とする。
【００３３】
上記第１１の特徴の不揮発性半導体記憶装置に依れば、非線形素子の耐圧を高くすることができ、信頼性の高い動作が可能となる。
【発明の効果】
【００３４】
従って、本発明に依れば、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る不揮発性半導体装置（本発明装置）の概略の構成ブロック図。
【図２】本発明装置のメモリセルアレイの回路構成と１／２バイアス法におけるメモリ動作時の印加電圧を示す図。
【図３】ＭＩＭ素子の電圧印加時の電子状態を模式的に示す図。
【図４】本発明装置のメモリセルアレイの構成例。
【図５】本発明装置のメモリセルアレイの他の構成例。
【図６】本発明装置のメモリセルアレイの他の構成例。
【図７】本発明装置のメモリセルアレイの他の構成例。
【図８】本発明装置のメモリセルアレイの他の構成例。
【図９】本発明装置のメモリセルアレイの他の構成例。
【図１０】非線形素子の電流密度の計算結果を示す図。
【図１１】必要な電流密度を得るための非線形素子に印加される電界Ｅと障壁高さφの関係を示す図。
【図１２】必要なカットオフ比を得るための非線形素子に印加される電界Ｅと障壁高さφの関係を示す図。
【図１３】本発明装置で用いる非線形素子が満足すべき非線形素子に印加される電界Ｅと障壁高さφの関係を示す図。
【図１４】従来の１Ｒ型のメモリセルアレイの回路構成とメモリ動作時の印加電圧を示す図。
【図１５】従来の１Ｒ型のメモリセルアレイの回路構成とメモリ動作時の印加電圧を示す図。
【図１６】第２実施形態において、本発明装置で用いる非線形素子が満足すべきＶＳＬ／ｄと障壁高さφの関係式を二次曲線でフィッティングした際の係数のｘ依存性を示す図。
【図１７】第２実施形態において、本発明装置で用いる非線形素子が満足すべきＶＳＬ／ｄと障壁高さφの関係式をｘ＝０．１の場合に例示する図。
【図１８】本発明装置のメモリセルアレイの回路構成と１／３バイアス法におけるメモリ動作時の印加電圧を示す図。
【図１９】第３実施形態において、本発明装置で用いる非線形素子が満足すべきＶＳＬ／ｄと障壁高さφの関係式を二次曲線でフィッティングした際の係数のｘ依存性を示す図。
【図２０】第３実施形態において、本発明装置で用いる非線形素子が満足すべきＶＳＬ／ｄと障壁高さφの関係をｘ＝０．１の場合に例示する図。
【発明を実施するための形態】
【００３６】
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以下、適宜「本発明装置１００」と称す）につき、図面を参照して説明する。尚、以降に示す図面では、適宜、要部が強調して示されており、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００３７】
本発明装置１００の概略の構成ブロック図を図１に示す。図１に示すように、本発明装置１００は、可変抵抗素子及び非線形素子を備えたメモリセルを行方向及び列方向に夫々複数マトリクス状に配列してなるメモリセルアレイ１０１の周辺に、ビット線デコーダ１０２、ワード線デコーダ１０３、読み出し回路１０４、電圧スイッチ回路１０５、電圧発生回路１０６、及び、制御回路１０７を備えて構成される。
【００３８】
メモリセルアレイ１０１は、図２の回路図に示されるように、列方向に延伸し、メモリセルを行方向に選択するｍ本のビット線（列選択線）Ｂ１〜Ｂｍと、行方向に延伸し、メモリセルを列方向に選択するｎ本のワード線（行選択線）Ｗ１〜Ｗｎの各交点上に配置されたｍ×ｎ個のメモリセルからなるクロスポイント構造のメモリセルアレイである。より具体的には、メモリセルアレイ１０１は、例えば、同一列のメモリセルの可変抵抗素子の第１電極同士を接続して列方向に延伸させ各ビット線Ｂ１〜Ｂｍとし、同一行のメモリセルの非線形素子の第２導電体同士を接続して行方向に延伸させ各ワード線Ｗ１〜Ｗｎとする。また、メモリセルアレイ１０１は、複数のサブアレイの集合で構成し、アドレスの一部をサブアレイの選択に用いる構成としてもよい。当該ｍ本のビット線及び当該ｎ本のワード線の交点上には、可変抵抗素子Ｒ（Ｒ１１〜Ｒｍｎ）と非線形素子Ｓ（Ｓ１１〜Ｓｍｎ）を直列に接続したメモリセルＣ（Ｃ１１〜Ｃｍｎ）が、ｍ×ｎのマトリクス状に配置されることで、メモリセルアレイ１０１が構成されている。
【００３９】
可変抵抗素子Ｒ（Ｒ１１〜Ｒｍｎ）は、第１電極と第２電極の間に可変抵抗体を挟持してなる二端子型の素子であり、当該第１電極と第２電極を両端子として両端子間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態が不揮発的に保持されることで、当該二以上の抵抗状態を情報の記憶に用いることができる。
【００４０】
また、非線形素子Ｓ（Ｓ１１〜Ｓｍｎ）は、第１導電体と第２導電体の間に絶縁体を挟持してなる二端子型のＭＩＭ素子であり、可変抵抗素子Ｒの第２電極と非線形素子Ｓの第１導電体を接続することにより、可変抵抗素子Ｒと非線形素子Ｓとを直列に接続することでメモリセルが構成される。
【００４１】
非線形素子に電圧ＶＳＬが印加された場合の非線形素子の電子状態を模式的に図３に示す。電圧ＶＳＬが印加されることにより、第１導電体から、絶縁体中の三角ポテンシャル型のトンネル障壁を超えて、第２導電体へ電子がトンネルし、電流が流れる。ここで、非線形素子は、障壁高さ（導電体のフェルミ準位ＥＦと絶縁体の伝導帯の底とのエネルギー差）φ、印加電圧ＶＳＬ、絶縁体の膜厚ｄとの関係が、下記の数１及び数２を満足するように構成されている。
【００４２】
［数１］
φ≧０．５ＶＳＬ／ｄ＋０．１
［数２］
φ≦ＶＳＬ／ｄ＋０．１
【００４３】
これにより、理由については後述するが、０．１ＭＡ／ｃｍ２〜１０ＭＡ／ｃｍ２の書き替え電流を流すことが可能であり、かつ、アレイサイズが３２×３２程度以上の、つまり、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられ、低消費電力で、かつ高集積の本発明装置１００が実現される。
【００４４】
ビット線デコーダ１０２とワード線デコーダ１０３は、メモリセルアレイ１０１内のメモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線１０９から制御回路１０７に入力されたアドレス信号に対応するメモリセルを、読み出し対象或いは書き換え対象のメモリセルとして選択する。即ち、ワード線デコーダ１０３は、アドレス線１０９に入力されたアドレス信号に対応するメモリセルアレイ１０１のワード線を選択し、ビット線デコーダ１０２は、アドレス線１０９に入力されたアドレス信号に対応するメモリセルアレイ１０１のビット線を選択する。
【００４５】
読み出し回路１０４は、選択メモリセルに接続するワード線と各ビット線間に流れる読み出し電流のうち、ビット線デコーダ１０２で選択された選択ビット線を流れる読み出し電流を電圧変換して、読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路１０７に転送し、データ線１１０へ出力する。
【００４６】
電圧スイッチ回路１０５は、電圧発生回路１０６によって生成される、メモリセルアレイ１０１の読み出し、書き込み、消去の各メモリ動作時にワード線及びビット線に印加するための電圧の夫々を、各メモリ動作に応じて切り替え、メモリセルアレイ１０１に供給する電圧供給回路として機能する。
【００４７】
制御回路１０７は、メモリセルアレイ１０１の書き換え動作（書き込み動作と消去動作）と読み出し動作における各制御を行う。また、制御回路１０７は、アドレス線１０９から入力されたアドレス信号、データ線１１０から入力されたデータ入力（書き込み時）、制御信号線１０８から入力された制御入力信号に基づいて、ワード線デコーダ１０３、ビット線デコーダ１０２、電圧スイッチ回路１０５、メモリセルアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１０７は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００４８】
尚、ビット線デコーダ１０２、ワード線デコーダ１０３、読み出し回路１０４、電圧スイッチ回路１０５、電圧発生回路１０６、及び、制御回路１０７の各回路の具体的な構成については、種々の公知の構成が利用可能であり、本発明の本旨ではないので説明を省略する。
【００４９】
本発明装置のメモリセルアレイの構成例を図４に示す。図４に示されるメモリセルアレイ１０１ａは、ワード線２０とビット線２１の各交点上に、第１電極１０、可変抵抗体１１、第２電極１２からなる可変抵抗素子と、第１導電体１３、絶縁体１４、第２導電体１５からなる非線形素子が順に積層された構成となっている。可変抵抗素子には、抵抗変化型メモリ（ＲＲＡＭ）のほか、スピン注入ＭＲＡＭ、相変化型メモリ（ＰＣＲＡＭ）、固体電解質メモリ等の二端子型不揮発メモリを用いることができる。
【００５０】
本発明装置のメモリセルアレイの他の構成例を図５に示す。図５に示されるメモリセルアレイ１０１ｂは、図４の構成において非線形素子の第１導電体１３と可変抵抗素子の第２電極１２を共通とし、構造を簡略化した構成である。
【００５１】
本発明装置のメモリセルアレイの他の構成例を図６に示す。図６に示されるメモリセルアレイ１０１ｃは、図５の構成を更に簡略化したものであり、非線形素子の第２導電体１５とワード線２０を共通とした構成である。
【００５２】
本発明装置のメモリセルアレイの他の構成例を図７に示す。図７に示されるメモリセルアレイ１０１ｄは、図６の構成を更に簡略化したものであり、可変抵抗素子の第１電極１０とビット線２１を共通とした構成である。
【００５３】
上記図４〜図７に示されるメモリセルアレイにおいては、絶縁体１４の伝導体の底のエネルギーと第２導電体１５（ワード線２０）のフェルミ準位とのエネルギー差から算出される障壁高さφ、或いは、絶縁体１４の伝導帯の底のエネルギーと第１導電体１３（可変抵抗体の第２電極１２）のフェルミ準位とのエネルギー差から算出される障壁高さφの少なくとも何れか一方が、上述の数１及び数２を満足するように絶縁体材料、可変抵抗体材料、第１導電体材料（第２電極の材料）、及び、第２導電体材料（ワード線の材料）が選択されることで、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積のメモリセルアレイが構成されている。
【００５４】
本発明装置のメモリセルアレイの他の構成例を図８に示す。図８に示されるメモリセルアレイ１０１ｅは、図７の構成を更に簡略化したものであり、可変抵抗素子の第２電極１２を省略し、可変抵抗素子の可変抵抗体１１と非線形素子の第１導電体１３を共通とした構成である。別の見方をすると、本構成例は、可変抵抗体と第２電極（ワード線２０）の間に絶縁体１４を挿入した素子を、夫々、ワード線２０とビット線２１の交点上に配置した構成であり、当該素子は書き換え電圧の印加により抵抗状態が不揮発的に変化し、可変抵抗素子としてのメモリ動作を行うことができると同時に、非線形素子としての機能も発揮するように構成されている。絶縁体１４の伝導帯の底のエネルギーとワード線２０のフェルミ準位とのエネルギー差から算出される障壁高さφ、或いは、絶縁体１４の伝導帯の底と可変抵抗体１１の伝導帯の底とのエネルギー差から算出される障壁高さφの少なくとも何れか一方が、上述の数１及び数２を満足するように絶縁体材料、可変抵抗体材料、及びワード線の材料が選択されることで、当該素子は十分な電流駆動能力と遮断特性を有し、低消費電力で高集積のメモリセルアレイが構成されている。
【００５５】
更に、本発明装置のメモリセルアレイの他の構成例を図９に示す。図９に示されるメモリセルアレイ１０１ｆは、非線形素子の第２導電体を兼ねる面状のワード線３０に直交するように、円柱状の絶縁体３１を積層させ、更にその内側に、非線形素子の第１導電体を兼ねる可変抵抗体３２が、更にその内側に可変抵抗素子の第１電極を兼ねるビット線３３を配置した構造であり、３次元的に高集積化が可能である。メモリセルアレイ１０１ｆは、垂直方向に絶縁膜と面上のワード線３０を交互に積層し、フォトリソグラフィとエッチングによって、面上のワード線に対して垂直に穴を形成し、穴の内壁に、ＣＶＤ法等により、絶縁体３１、可変抵抗体３２、ビット線３３を順に成膜することによって形成できる。
【００５６】
上記図９に示されるメモリセルアレイも、図８に示されるメモリセルアレイと同様、メモリセルは書き換え電圧の印加により抵抗状態が不揮発的に変化し、可変抵抗素子としてのメモリ動作を行うことができると同時に、非線形素子としての機能も発揮するように構成されている。絶縁体の伝導帯の底のエネルギーと面上のワード線のフェルミ準位とのエネルギー差から算出される障壁高さφ、或いは、絶縁体の伝導帯の底と可変抵抗体の伝導帯の底とのエネルギー差から算出される障壁高さφの少なくとも何れか一方が、上述の数１及び数２を満足するように絶縁体材料、可変抵抗体材料、及びワード線の材料を選択することにより、十分な電流駆動能力と遮断特性を有するメモリセルが構成され、低消費電力で高集積のメモリセルアレイが構成されている。
【００５７】
次に、本発明装置１００のメモリセルアレイ内の非線形素子に必要な電流駆動能力について説明する。
【００５８】
ＭＩＭ素子において、導電体間に電圧ＶＳＬを印加し、導電体間に挟まれた絶縁体の膜厚をｄ、当該絶縁体によるトンネル障壁を三角ポテンシャル（図３の電子状態の図を参照）として、電流密度を計算した例を図１０に示す。大きな電流密度は、絶縁体の膜厚ｄを薄くするか、障壁高さφを小さくすることで得られる。
【００５９】
必要な電流密度Ｊを得るための印加電界Ｅと障壁高さφの関係を計算したものを図１１に示す。高印加電界、低障壁高さほど高電流密度を実現できることが分かる。
【００６０】
次に、上記メモリセルアレイを省電流駆動するための条件について説明する。
【００６１】
書き換え時において、当該メモリセルアレイを１／２バイアス法で駆動する場合、半選択メモリセルの非線形素子には選択メモリセルの非線形素子に印加される電圧のおよそ半分程度の電圧が印加される。即ち、選択メモリセルに電圧ＶＳＬを印加すると、（ｍ＋ｎ−２）個の半選択メモリセルには１／２ＶＳＬが印加され、リーク電流が生じる。ここで、書き込み時に選択メモリセルの非線形素子に流れる電流をＩＳＬ、個々の半選択メモリセルの非線形素子に流れる電流をＩＨＳとする。各半選択メモリセルに流れるリーク電流量は、メモリセルの可変抵抗素子の抵抗状態に依存するが、可変抵抗素子の抵抗状態が低抵抗状態の半選択メモリセルに流れる電流をＩＨＳ（Ｌ）とすると、全リーク電流は、最悪の場合（ｍ＋ｎ−２）ＩＨＳ（Ｌ）となる。
【００６２】
当該全リーク電流は可能な限り小さくすることが望ましく、少なくとも選択素子に流れる電流IＳＬ程度以下とすべきである。即ち、以下の数３に示す関係式が満足される必要がある。
【００６３】
［数３］
（ｍ＋ｎ−２）ＩＨＳ（Ｌ）＜ＩＳＬ
【００６４】
リーク電流が多いと、無駄に電流を消費するだけでなく、リーク電流のため駆動回路の電流駆動能力を高める必要が生じ、駆動回路が大きくなってしまう。例えば、図２では、非線形素子Ｓ２２と可変抵抗素子Ｒ２２からなるメモリセルＣ２２を書き換え対象のメモリセルとして選択した場合を例として示しているが、ワード線Ｗ２から各ビット線に供給される全電流は、最大でＩＳＬ＋ＩＨＳ（Ｌ）（ｍ−１）となり、この電流を十分供給できるだけの能力がワード線側の駆動回路に必要となる。ビット線Ｂ２から各ワード線に供給される電流についても同様である。全リーク電流を小さくするには、ＩＨＳを小さくするか、ｍおよびｎを小さくすればよいが、ｍ、ｎを小さくすると、所望の記憶容量を実現するためにメモリセルアレイを多数の小さなサブアレイで構成することとなり、周辺回路部の面積が大きくなり、ビットコストの増大を招いてしまう。したがって、ＩＨＳを十分小さくする必要がある。
【００６５】
上記数３から、ＩＳＬ／ＩＨＳを大きくすることが省電力駆動に必須であることが分かる。書き込み動作時においてメモリセルアレイを１／２バイアス法で駆動する場合、半選択メモリセルの非線形素子には選択メモリセルの非線形素子に印加される電圧のおよそ半分程度の電圧が印加される。即ち、可変抵抗素子の抵抗状態に依らず、書き込み動作時に選択メモリセルに印加される電圧ＶＳＬ、及び、半選択メモリセルに印加される電圧ＶＳＬ／２の殆どが非線形素子に印加されるとすると、非線形素子に流れる電流の電流密度Ｊは電界Ｅの関数で表されるので、数３より、下記の数４が導かれる。ここで、Ｊ（Ｅ）／Ｊ（０．５Ｅ）をカットオフ比と呼ぶことにする。
【００６６】
［数４］
Ｊ（Ｅ）／Ｊ（０．５Ｅ）＞ｍ＋ｎ−２
【００６７】
ＭＩＭ素子において、導電体間に挟まれた絶縁体の膜厚をｄ、絶縁体によるトンネル障壁を三角ポテンシャル（図３の電子状態の図を参照）として、トンネル電流密度を計算し、必要なカットオフ比を得るための印加電界Ｅ（＝ＶＳＬ／ｄ）と障壁高さφとの関係を計算したものを図１２に示す。低印加電界、高障壁高さほど高カットオフ比を実現できる。
【００６８】
従って、高電流密度の非線形素子を実現するには非線形素子に印加される電界を高く、障壁高さを低くする必要があり、高カットオフ比の非線形素子を実現するには非線形素子に印加される電界を低く、障壁高さを高くする必要がある。即ち、高電流密度と高カットオフ比はトレードオフの関係にある。
【００６９】
実用的な可変抵抗素子への書き込み電流として１０μＡ以上が必要であり、更に、低消費電力の点から１００μＡ以下がより望ましい。非線形素子の面積を３０ｎｍ角〜１００ｎｍ角とすると、およそ０．１ＭＡ／ｃｍ２以上の電流密度が必要であり、およそ１０ＭＡ／ｃｍ２以下の電流密度がより望ましい。一方、サブアレイサイズが１Ｋｂｉｔのメモリセルアレイを実現するには、メモリセルを３２×３２のマトリクス状に配置する必要があり、上記数４により、１００程度のカットオフ比を持つ非線形素子が必要となる。
【００７０】
しかしながら、図１３の斜線部分で示される、図１１の電流密度０．１ＭＡ／ｃｍ２で示される曲線を上限とし、図１２のカットオフ比１００で示される曲線を下限とする領域では、上記０．１ＭＡ／ｃｍ２以上の電流密度で、かつ、上記１００以上のカットオフ比を持つ非線形素子を実現可能となる。この領域は、およそ、２つの直線φ＝０．０５Ｅ＋０．１、φ＝０．１Ｅ＋０．１で挟まれた領域となる。障壁高さφの単位はｅＶ、印加電界Ｅの単位はＭＶ／ｃｍである。書き込み時に選択メモリセルに印加される電圧をＶＳＬ［Ｖ］すると、大部分は非線形素子に印加される。絶縁体の厚さをｄ［ｎｍ］とすると、単位換算後の印加電界Ｅ（＝ＶＳＬ／ｄ）は１０ＶＳＬ／ｄ［ＭＶ／ｃｍ］となるので、上記の領域は、直線φ＝０．５ＶＳＬ／ｄ＋０．１と直線φ＝ＶＳＬ／ｄ＋０．１に挟まれた領域となる。これは、上記数１及び数２の両関係式を満足する領域である。
【００７１】
従って、障壁高さφと印加電界Ｅとの関係が上記領域内に収まるように、書き換え電圧ＶＳＬ、非線形素子に用いる絶縁体の膜厚ｄ、障壁高さφを選択することにより、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積のメモリセルアレイを設計することが可能になる。
【００７２】
１つの設計例を以下に示す。例えば、ＶＳＬを４［Ｖ］、ｄを５［ｎｍ］と設定すると、図１３から、障壁高さφは、０．５〜０．９ｅＶの範囲内で、可変抵抗素子の抵抗状態を変化させるのに必要な電流密度に応じて設定することができる。例えば、１ＭＡ／ｃｍ２の電流密度であれば、０．７ｅＶ程度のφとすればよい。非線形素子の絶縁体の膜厚ｄについては、非線形素子のオン電圧を使用しやすい低電圧とするために５ｎｍ程度以下とするのがより好ましい。
【００７３】
次に、非線形素子に用いる導電体材料及び絶縁体材料を選択する。具体的な絶縁体材料としては、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化イットリウムなどを用いることができる。絶縁体のバンドギャップ（伝導帯の底のエネルギーと価電子帯の頂上のエネルギーとのエネルギー差）と耐電界にはおよそ相関があり、バンドギャップが大きいほうが耐電界が大きくなる。図１３で示されるような数ＭＶ／ｃｍ程度の高電界で使用するには、５ｅＶ程度以上のバンドギャップをもつ材料から選択することがより好ましい。
【００７４】
また、信頼性確保のため、非線形素子に印加される電界が１０ＭＶ／ｃｍ以下になるように設計することが好ましく、ＶＳＬ／ｄを１以下とすることが好ましい。
【００７５】
一方、導電体材料としては、当該導電体のフェルミ準位と絶縁体の伝導帯の底とのエネルギー差が、上述の設定された障壁高さφの範囲内となるような導電体材料を選択する。
【００７６】
上記の絶縁体材料においては、伝導帯の底のエネルギーは、真空準位から−１〜−４ｅＶの範囲で様々であるが、多くは２．５ｅＶ程度以下である。図１３から、障壁高さφを０．５ｅＶ〜０．９ｅＶ程度の範囲内で選択すると、導電体材料の仕事関数は３．４ｅＶ程度以下と比較的小さいものが必要となる。金属単体の仕事関数は、例えば、H.B. Michaelson, "The work function of the elements and its periodicity", Journal of Applied Physics, Vol. 48, pp. 4729, 1977年などにまとめられているので、そこから適切な金属を選べばよい。単体金属以外の材料で仕事関数が小さいものは、トリウムタングステン（２．６ｅＶ）、バリウムタングステン（１．６ｅＶ）、或いは、酸化バリウム（１ｅＶ）、酸化ストロンチウム（１．３ｅＶ）などのアルカリ土類の酸化物、ホウ化ランタン（２．５ｅＶ）、ホウ化セリウム（２．５ｅＶ）などの希土類元素のホウ化物、酸化トリウム（２．７ｅＶ）等が挙げられる。尚、括弧内に仕事関数値を示した。
【００７７】
尚、上記絶縁体材料の中でも、酸化タンタルのように、伝導帯の底のエネルギーと真空準位との差が大きい（４ｅＶ程度）ものについては、導電体材料として、一般に使用しやすい、仕事関数が４〜５ｅＶの金属や化合物を用いることができる。
【００７８】
絶縁体を挟む第１導電体と第２導電体のうち、少なくとも一方について上記の条件が満たされれば、条件を満たす一方の導電体から他方の導電体へ電子がトンネルし、上述の必要な電流密度及びカットオフ比を満足する電流が流れる。また、書き換え、読み出し時に双方向の電流を流す場合、夫々の電流の向きによって必要な電流密度が異なる場合は、第１導電体と第２導電体に使用する材料を異ならせ、電圧非印加時の第１導電体と第２導電体のフェルミ準位を異なるものとしてもよい。導電体に半導体を用いる場合には、半導体の伝導帯の底のエネルギーを便宜上フェルミ準位と読み替え、上記指針に従って非線形素子を構成すればよい。ここでは、絶縁体材料として酸化タンタル（真空準位からの伝導体の底のエネルギー−４ｅＶ）を、第１導電体と第２導電体の材料として夫々タングステン（仕事関数４．５ｅＶ）、コバルト（仕事関数５ｅＶ）を選択すると、タングステンに正バイアスをかけた場合のオン電流をコバルト電極に正バイアスをかけた場合のそれよりも小さくできる。
【００７９】
上述のように、書き換え電圧ＶＳＬ、及び非線形素子の絶縁体の膜厚ｄを設定し、必要な障壁高さφの範囲を求め、当該求められた障壁高さφの範囲を満足するような絶縁体材料及び導電体材料を選択することにより、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積のメモリセルアレイを設計することができる。
【００８０】
〈第２実施形態〉
上述の第１実施形態では、１／２バイアス法で書き換え電圧を印加する際、選択メモリセルに印加される電圧ＶＳＬの大部分が非線形素子に印加されるとして、数１及び数２により規定される、望ましい非線形素子の障壁高さφと印加電界Ｅとの関係（図１３の斜線部分の領域）を導いたが、より好ましくは、ＶＳＬの一部が可変抵抗素子にも印加されるとして、非線形素子の障壁高さφと印加電界Ｅとの関係をより精確に求めることが望ましい。
【００８１】
ここで、書き換え電圧ＶＳＬのうち可変抵抗素子に印加される電圧をＶＲとし、ｘ＝ＶＲ／ＶＳＬとする。選択メモリセルの非線形素子にはＶＳＬ−ＶＲ＝（１−ｘ）ＶＳＬが印加され、これにより非線形素子に印加される電界は、ｙ＝ＶＳＬ／ｄとおくと、（１−ｘ）ｙとなる。
【００８２】
このため、非線形素子の障壁高さφと印加電界Ｅとの関係は、電流密度との関係では、図１１においてＥを（１−ｘ）ｙに置き換えたものに等しくなる。即ち、電流密度が０．１ＭＡ／ｃｍ２である場合の非線形素子の障壁高さφと印加電界Ｅを表す式をφＡ（Ｅ）とすると、φＡ（Ｅ）は、第１実施形態（ｘ＝０）ではＶＳＬ／ｄ（＝Ｅ）の関数であったところ、より精確にはφＡ（（１−ｘ）ｙ）となる。
【００８３】
従って、ｘ＝０におけるφＡ（Ｅ）を二次関数として、φＡ（Ｅ）＝ａ０Ｅ２＋ｂ０Ｅ＋ｃ０で近似すると、書き換え電圧の一部が可変抵抗素子にも印加される場合のφＡ（ｙ，ｘ）は、下記の数５で表される。
【００８４】
［数５］
φＡ（ｙ，ｘ）＝ａ１（ｘ）ｙ２＋ｂ１（ｘ）ｙ＋ｃ１（ｘ），
ａ１（ｘ）＝ａ０（１−ｘ）２，
ｂ１（ｘ）＝ｂ０（１−ｘ），
ｃ１（ｘ）＝ｃ０
【００８５】
図１１の電流密度が０．１ＭＡ／ｃｍ２である場合の非線形素子の障壁高さφと印加電界Ｅを表す式を二次曲線でフィッティングし、最小自乗法によりパラメータ（ａ０，ｂ０，ｃ０）を求めると、ａ０＝−３．０９×１０−３，ｂ０＝１．３２×１０−１，ｃ０＝４．１０×１０−２を得た。ここで、障壁高さφＡの単位は［ｅＶ］、印加電界Ｅの単位は［ＭＶ／ｃｍ］である。電圧ＶＳＬの単位を［Ｖ］、絶縁体の厚さｄの単位を［ｎｍ］として、ｙ（＝ＶＳＬ／ｄ）［Ｖ／ｎｍ］を単位換算すると，ｙ＝１０ＶＳＬ／ｄ［ＭＶ／ｃｍ］となる。
【００８６】
次に、書き換え電圧の一部が可変抵抗素子にも印加される場合の、カットオフ比が１００以上を満足する非線形素子の障壁高さφとＶＳＬ／ｄとの関係について説明する。選択メモリセルの非線形素子にはＶＳＬ−ＶＲが印加され、半選択メモリセルにはＶＳＬ／２の大部分が印加されるため、ｙ＝ＶＳＬ／ｄとおくと、カットオフ比は、Ｊ（（１−ｘ）ｙ）／Ｊ（ｙ／２）となる。
【００８７】
複数の異なるｘに対して、カットオフ比を計算し、カットオフ比が１００となる非線形素子の障壁高さφ［ｅＶ］とｙ［ＭＶ／ｃｍ］を表す式をφＢ（ｙ、ｘ）として、φＢをｙについて二次曲線（φＢ＝ａ２（ｘ）ｙ２＋ｂ２（ｘ）ｙ＋ｃ２）として最小自乗法でフィッティングした場合の各フィッティングパラメータ（ａ２，ｂ２，ｃ２）がｘに対してどのように変化するかを計算したものを図１６に示す。６つの異なるｘに対して求めたフィッティングパラメータが図中のマーカー（四角）に対応し、それらを三次関数でフィッティングした結果を実線で示す。何れも、三次関数で精度良くフィッティングすることができた。当該三次関数としてフッティングされたパラメータ（ａ２，ｂ２，ｃ２）の夫々の関数形を数６に示す。尚、ｘ＞０．２３の範囲では、カットオフ比が１００以上で、かつ電流密度が０．１ＭＡ／ｃｍ２以上を満足する障壁高さφとｙの解は存在しないため、フィッティングの精度を上げるため０≦ｘ≦０．２３の範囲でフィッティングを行なっている。
【００８８】
［数６］
φＢ（ｙ，ｘ）＝ａ２（ｘ）ｙ２＋ｂ２（ｘ）ｙ＋ｃ２（ｘ），
ａ２（ｘ）＝−８．８３×１０−３ｘ３＋１．７０×１０−５ｘ２＋５．９４×１０−４ｘ−２．３１×１０−３，
ｂ２（ｘ）＝４．９４×１０−１ｘ３＋３．５３×１０−２ｘ２＋５．８７×１０−２ｘ＋７．５４×１０−２，
ｃ２（ｘ）＝７．６２×１０−１ｘ３＋５．０３×１０−２ｘ２＋９．２４×１０−２ｘ＋４．９７×１０−２
【００８９】
数５及び数６より、ｘが決まれば、各パラメータ（ａ１，ｂ１，ｃ１，ａ２，ｂ２，ｃ２）が定まり、電流密度が０．１ＭＡ／ｃｍ２以上で、かつカットオフ比が１００以上となるために障壁高さφ［ｅＶ］とｙ［ＭＶ／ｃｍ］が満足すべき関係が求まる。例えば、ｘ＝０．１の場合に、０．１ＭＡ／ｃｍ２以上の電流密度で、かつ、当該カットオフ比が１００以上となるために、非線形素子の障壁高さφとｙが満足すべき関係を図１７の斜線部に示す。図１７の斜線部の領域は、電流密度が０．１ＭＡ／ｃｍ２を満足する曲線φＡを上限とし、カットオフ比が１００を満足する曲線φＢを下限とする領域である。曲線φＡを細い実線で示し、それを二次曲線（φＡ＝ａ１ｙ２＋ｂ１ｙ＋ｃ１）としてフィッティングした結果を太い点線で示す。また、曲線φＢを細い実線で示し、それを二次曲線（φＢ＝ａ２ｙ２＋ｂ２ｙ＋ｃ２）としてフィッティングした結果を太い点線で示す。両曲線φＡ、φＢ共に、二次曲線で十分に再現することができていることが分かる。
【００９０】
従って、書き換え電圧ＶＳＬのうち可変抵抗素子に分圧される割合ｘから、満足すべき障壁高さφとＶＳＬ／ｄとの関係を求めることができ、当該障壁高さφとＶＳＬ／ｄとの関係を満足するように、書き換え電圧ＶＳＬ、非線形素子に用いる絶縁体の膜厚ｄ、障壁高さφを選択することにより、第１実施形態と同様、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積のメモリセルアレイを設計することが可能になる。
【００９１】
〈第３実施形態〉
上述の第１及び第２実施形態では、１／２バイアス法で書き換え電圧を印加する場合について説明したが、これは１／３バイアス法で書き換え電圧を印加する場合についても同様である。
【００９２】
１／３バイアス法におけるメモリセルの電圧印加条件を図１８に示す。１／３バイアス法では、図１８に示されるように、行方向に選択されたメモリセルには、選択ビット線（ここでは、Ｂ２）を介して所定の基準電位（０Ｖ）を、行方向に非選択のメモリセルには、非選択ビット線を介してＶＳＬ×２／３を、夫々印加する。一方、列方向に選択されたメモリセルには、選択ワード線（ここでは、Ｗ２）を介してＶＳＬを、列方向に非選択のメモリセルには、非選択ワード線を介してＶＳＬ／３を、夫々印加する。この結果、選択メモリセル（例えば、Ｒ２２）の行或いは列の何れか一方のみが同一の半選択メモリセルには、絶対値が選択メモリセルへ印加される書き換え電圧ＶＳＬの１／３の電圧が印加される。従って、選択メモリセルに電圧ＶＳＬを印加すると、（ｍ＋ｎ−２）個の半選択メモリセルには１／３ＶＳＬが印加され、リーク電流が生じる。アレイ規模が大きくなると、この半選択電圧によるディスターブ、半選択メモリセルに流れる電流（リーク電流）による消費電流増大といった問題が生じる可能性がある。
【００９３】
リーク電流は可能な限り小さくすることが望ましいため、書き込み時に選択メモリセルの非線形素子に流れる電流ＩＳＬ、個々の半選択メモリセルの非線形素子に流れる電流ＩＨＳは、やはり上記数３に示される関係式を満足すべきであり、ＩＳＬ／ＩＨＳを大きくすることが省電力駆動に必須である。選択メモリセルの非線形素子にはＶＳＬ−ＶＲ＝（１−ｘ）ＶＳＬが印加され、半選択メモリセルにはＶＳＬ／３の大部分が印加されるため、ｙ＝ＶＳＬ／ｄとおくと、数３より、上記数４に代えて、下記の数７が導かれる。
【００９４】
［数７］
Ｊ（（１−ｘ）ｙ）／Ｊ（ｙ／３）＞ｍ＋ｎ−２
【００９５】
ここで、数７の左辺Ｊ（（１−ｘ）ｙ）／Ｊ（ｙ／３）が１／３バイアス法におけるカットオフ比に相当する。第１実施形態と同様、サブアレイサイズが１Ｋｂｉｔのメモリセルアレイを実現するには、メモリセルを３２×３２のマトリクス状に配置する必要があり、上記数７により、少なくとも１００程度のカットオフ比を持つ非線形素子が必要となる。
【００９６】
複数の異なるｘに対して、１／３バイアス法におけるカットオフ比を計算し、カットオフ比が１００となる非線形素子の障壁高さφ［ｅＶ］とｙ［ＭＶ／ｃｍ］を表す式をφＣ（ｙ、ｘ）として、φＣをｙについて二次曲線（φＣ＝ａ３（ｘ）ｙ２＋ｂ３（ｘ）ｙ＋ｃ３）として最小自乗法でフィッティングした場合の各フィッティングパラメータ（ａ３，ｂ３，ｃ３）がｘに対してどのように変化するかを計算したものを図１９に示す。夫々の異なるｘに対して求めたフィッティングパラメータが図中のマーカー（四角）に対応し、それらを三次関数でフィッティングした結果を実線で示す。何れも、三次関数で精度良くフィッティングすることができた。当該三次関数としてフッティングされたパラメータ（ａ３，ｂ３，ｃ３）の夫々の関数形を数８に示す。尚、ｘ＞０．４８の範囲では、カットオフ比が１００以上で、かつ電流密度が０．１ＭＡ／ｃｍ２以上を満足する障壁高さφとｙの解は存在しないため、フィッティングの精度を上げるため０≦ｘ≦０．４８の範囲でフィッティングを行なっている。
【００９７】
［数８］
φＣ（ｙ，ｘ）＝ａ３（ｘ）ｙ２＋ｂ３（ｘ）ｙ＋ｃ３（ｘ），
ａ３（ｘ）＝−１．８４×１０−３ｘ３＋６．８１×１０−４ｘ２＋４．９９×１０−４ｘ−１．２０×１０−３，
ｂ３（ｘ）＝２．２６×１０−１ｘ３−７．０２×１０−２ｘ２＋３．２０×１０−２ｘ＋３．８９×１０−２，
ｃ３（ｘ）＝５．２３×１０−１ｘ３−１．４８×１０−１ｘ２＋６．４０×１０−２ｘ＋２．５４×１０−２
【００９８】
一方、電流密度が０．１ＭＡ／ｃｍ２となる非線形素子の障壁高さφとＶＳＬ／ｄ（＝ｙ）との関係式φＡ（ｙ，ｘ）は、書き換えの際の電圧印加条件が１／２バイアス法か１／３バイアス法かには依らず、上記数５で表される。
【００９９】
数５及び数８より、ｘが決まれば、各パラメータ（ａ１，ｂ１，ｃ１，ａ３，ｂ３，ｃ３）が定まり、１／３バイアス法において、電流密度が０．１ＭＡ／ｃｍ２以上で、かつカットオフ比が１００以上となるために障壁高さφ［ｅＶ］とｙ［ＭＶ／ｃｍ］が満足すべき関係が求まる。例えば、ｘ＝０．１の場合に、０．１ＭＡ／ｃｍ２以上の電流密度で、かつ、当該カットオフ比が１００以上となるために、非線形素子の障壁高さφとｙが満足すべき関係を図２０の斜線部に示す。図２０の斜線部の領域は、電流密度が０．１ＭＡ／ｃｍ２を満足する曲線φＡを上限とし、カットオフ比が１００を満足する曲線φＣを下限とする領域である。曲線φＡを細い実線で示し、それを二次曲線（φＡ＝ａ１ｙ２＋ｂ１ｙ＋ｃ１）としてフィッティングした結果を太い点線で示す。また、曲線φＣを細い実線で示し、それを二次曲線（φＣ＝ａ３ｙ２＋ｂ３ｙ＋ｃ３）としてフィッティングした結果を太い点線で示す。両曲線φＡ、φＣ共に、二次曲線で十分に再現することができていることが分かる。
【０１００】
従って、１／３バイアス法による書き換えにおいても、書き換え電圧ＶＳＬのうち可変抵抗素子に分圧される割合ｘから、満足すべき障壁高さφとＶＳＬ／ｄとの関係を求めることができ、当該障壁高さφとＶＳＬ／ｄとの関係を満足するように、書き換え電圧ＶＳＬ、非線形素子に用いる絶縁体の膜厚ｄ、障壁高さφを選択することにより、第１実施形態と同様、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積のメモリセルアレイを設計することが可能になる。
【０１０１】
上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【産業上の利用可能性】
【０１０２】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【０１０３】
１０：    第１電極
１１，３２：  可変抵抗体
１２：    第２電極
１３：    第１導電体
１４，３１：  絶縁体
１５：    第２導電体
２０，３０：  ワード線
２１，３３：  ビット線
１００：  本発明に係る不揮発性半導体記憶装置（本発明装置）
１０１，１０１ａ〜１０１ｆ：  メモリセルアレイ
１０２：  ビット線デコーダ
１０３：  ワード線デコーダ
１０４：  読み出し回路
１０５：  電圧スイッチ回路
１０６：  電圧発生回路
１０７：  制御回路
１０８：  制御信号線
１０９：  アドレス線
１１０：  データ線
ａ１，ｂ１，ｃ１，ａ２，ｂ２，ｃ２，ａ３，ｂ３，ｃ３：フィッティングパラメータ
Ｂ１〜Ｂｍ：  ビット線
Ｃ１１〜Ｃｍｎ：  メモリセル
ｄ：      絶縁体の膜厚
ＥＦ：    フェルミ準位
Ｒ１１〜Ｒｍｎ：  可変抵抗素子
Ｓ１１〜Ｓｍｎ：  非線形素子
ＶＳＬ：  選択メモリセルに印加される電圧
Ｗ１〜Ｗｎ：  ワード線
ｘ：  選択メモリセルに印加される電圧ＶＳＬのうち、可変抵抗素子に分圧される割合
ｙ：  ＶＳＬ／ｄ
φ：  障壁高さ
【図１】
0005406782.tif 000002
【図２】
0005406782.tif 000003
【図３】
0005406782.tif 000004
【図４】
0005406782.tif 000005
【図５】
0005406782.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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