(57)【特許請求の範囲】
【請求項１】
制御ゲート電極とセル間絶縁膜とが交互に積層された積層構造と、
前記積層構造に形成されたホール内に設けられた柱状の半導体層と、
前記ホール内であって前記半導体層の外周表面に形成された第１の絶縁膜と、
前記ホール内であって前記第１の絶縁膜の外周表面に形成された電荷蓄積膜と、
前記ホール内であって前記電荷蓄積膜の外周表面に形成された第２の絶縁膜と、
を具備し、
前記ホールのホール径は、前記ホールの下部よりも上部の方が大きく、
前記電荷蓄積膜及び第２の絶縁膜の少なくとも一方に、散乱によって電子のエネルギーを減少させる非弾性散乱層が少なくとも一層含まれ、
前記非弾性散乱層は、前記ホールの下部に対応する部分よりも前記ホールの上部に対応する部分の方が厚いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の絶縁膜に前記非弾性散乱層が形成されている場合、
前記非弾性散乱層は、シリコンで構成され、窒素、酸素の少なくとも１つを含んでいることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記非弾性散乱層は、ハフニウムと酸素を含んだハフニウム酸化膜であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記非弾性散乱層の電位障壁は、前記制御ゲート電極側と前記半導体層側で異なることを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記非弾性散乱層のトラップ密度は、前記制御ゲート電極側と前記半導体層側で異なることを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
半導体層の表面に制御ゲート電極と第１の絶縁膜が交互に積層された積層膜を形成する工程と
前記積層膜をエッチングして前記半導体層が露出するホールを形成する工程と、
前記ホールの内壁に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の内壁に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜の内壁に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の内壁に半導体領域を形成する工程と
を具備し、
前記ホールのホール径は、前記ホールの下部よりも上部の方が大きく、
前記電荷蓄積膜及び第２の絶縁膜を形成する工程の少なくとも一方に、散乱によって電子のエネルギーを減少させる非弾性散乱層を少なくとも一層形成する工程が含まれ、
前記非弾性散乱層は、前記ホールの下部に対応する部分よりも前記ホールの上部に対応する部分の方が厚いことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係わり、特に、電荷蓄積膜と電荷ブロック膜との間に非弾性散乱層を有した不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置におけるメモリセルの構造の一例として、隣接したメモリセルの干渉が少ないＭＯＮＯＳ（金属/酸化膜/窒化膜/酸化膜/半導体)構造がある（例えば、特許文献１参照）。
【０００３】
ＭＯＮＯＳ型メモリセルは、電荷蓄積膜が電荷トラップ機能を有する絶縁物から構成されるメモリセルとして定義される。従って、半導体層の上面にトンネル絶縁膜を介して電荷蓄積膜が形成され、この電荷蓄積膜の上面に電荷ブロック膜を介して制御ゲート電極が形成される構造となる。
【０００４】
ＭＯＮＯＳ型メモリセルにおける消去動作時において、半導体層は接地され、制御ゲート電極には負の電圧が印加される。このような電圧関係にすることで、半導体層から電荷蓄積膜にホールが注入される。そのため、電荷蓄積膜内に蓄積されていた電子が消滅する。
【０００５】
メモリセルにおいて、電荷ブロック膜の絶縁性は、完全ではない。そのため、消去動作時、制御ゲート電極から半導体層に向かって電子がリークしてしまう。この制御ゲート電極からリークした電子は、トンネル絶縁膜／半導体層の界面に到達するまでに加速され、大きなエネルギーを得る。そのため、半導体層内でインパクトイオン化してしまう。従って、トンネル絶縁膜及びトンネル絶縁膜／半導体層の界面にダメージを受けてしまい、トンネル絶縁膜の絶縁性が劣化してしまう。その結果、メモリセルの電荷保持特性が劣化してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１６６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、制御ゲート電極からリークした電子のエネルギーの増加を抑制し、トンネル絶縁膜の劣化を防止できる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態に係る不揮発性半導体記憶装置は、制御ゲート電極とセル間絶縁膜とが交互に積層された積層構造と、前記積層構造に形成されたホール内に設けられた柱状の半導体層と、前記ホール内であって前記半導体層の外周表面に形成された第１の絶縁膜と、前記ホール内であって前記第１の絶縁膜の外周表面に形成された電荷蓄積膜と、前記ホール内であって前記電荷蓄積膜の外周表面に形成された第２の絶縁膜と、を具備し、前記ホールのホール径は、前記ホールの下部よりも上部の方が大きく、前記電荷蓄積膜及び第２の絶縁膜の少なくとも一方に、散乱によって電子のエネルギーを減少させる非弾性散乱層が少なくとも一層含まれ、前記非弾性散乱層は、前記ホールの下部に対応する部分よりも前記ホールの上部に対応する部分の方が厚い。
【発明の効果】
【００１２】
本発明によれば、制御ゲート電極からリークした電子のエネルギーの増加を抑制し、トンネル絶縁膜の絶縁性の劣化を防止できる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係わるＭＯＮＯＳ型メモリセルを示す図。
【図２】第１の実施形態におけるバンド図。
【図３】第１の実施形態に係わるＭＯＮＯＳ型メモリセルを示す図。
【図４】第１の実施形態の変形例に係わるＭＯＮＯＳ型メモリセルを示す図。
【図５】第１の実施形態の変形例に係わるＭＯＮＯＳ型メモリセルを示す図。
【図６】第１の実施形態の変形例に係わるＭＯＮＯＳ型メモリセルを示す図。
【図７】第１の実施形態に係わるＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図８】第１の実施形態に係わるＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図９】第１の実施形態に係わるＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図１０】第１の実施形態に係わるＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図１１】第２の実施形態に係わるディプレッション型−ＭＯＮＯＳ型メモリセルを示す図。
【図１２】第２の実施形態の変形例に係わるディプレッション型−ＭＯＮＯＳ型メモリセルを示す図。
【図１３】第２の実施形態に係わるディプレッション型−ＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図１４】第２の実施形態に係わるディプレッション型−ＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図１５】第２の実施形態に係わるディプレッション型−ＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図１６】第２の実施形態に係わるディプレッション型−ＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図１７】第２の実施形態に係わるディプレッション型−ＭＯＮＯＳ型メモリセルの製造工程を示す図。
【図１８】第３の実施形態に係わるＢｉＣＳメモリを示す図。
【図１９】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２０】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２１】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２２】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
【００１５】
１．  実施形態  
（１）  第１の実施形態
（１−１）  基本構造
図１（ａ）は、ＭＯＮＯＳ型メモリセルのチャネル長方向の断面図であり、図１（ｂ）は、ＭＯＮＯＳ型メモリセルのチャネル幅方向の断面図である。
【００１６】
図１で示されているＭＯＮＯＳ型メモリセルは、半導体層１０１の表面上に、トンネル絶縁膜１０２（第１の絶縁膜）、電荷蓄積膜１０３、電荷ブロック膜１０４（第２の絶縁膜）、制御ゲート電極１０５の順に形成されている。ここで、電荷蓄積膜１０３は、下層から順に下側電荷蓄積膜１０３ａ、電荷蓄積膜非弾性散乱層１０３ｂ、上側電荷蓄積膜１０３ｃで構成され、電荷ブロック膜１０４は、下層から順に下側電荷ブロック膜１０４ａ、電荷ブロック膜非弾性散乱層１０４ｂ、上側電荷ブロック膜１０４ｃで構成される。また、チャネル長方向における各メモリセルとの間は、セル間絶縁膜１０７によって覆われている。
【００１７】
図１（ｂ）で示されているように、トンネル絶縁膜１０２、電荷蓄積膜１０３の側壁には、素子分離絶縁膜１０６が埋め込まれ、チャネル幅方向における各メモリセルが分離されている。
【００１８】
ここで、非弾性散乱層は、例えば、絶縁膜中のトラップ密度が１ｅ１８／ｃｍ３以上であるとする、又は、電荷蓄積膜又は電荷ブロック膜と非弾性散乱層を形成する層との電位障壁（バリヤハイト）の高さの差が０．２ｅＶ以上であると定義する。また、この二つの条件の組み合わせたものであると定義しても良い。ここで、トラップとは、ダングリングボンドを意味する。つまり、Ｓｉのダングリングボンド、又は、水素、ボロン、リン、砒素、カーボン、塩素、フッ素、及び、金属（例えば、Ｆｅ，Ｃｒ，Ｎｉ，Ｗ，Ｃｕ）の不純物が含まれた状態により形成されるとする。
【００１９】
非弾性散乱層が絶縁膜中のトラップ密度で定義される場合、非弾性散乱層内で電子がトラップ・デトラップされる。そのため、消去動作において制御ゲート電極１０５からリークしてくる電子を一時的にトラップ・デトラップすることで、電子のエネルギーを奪うことができる。
【００２０】
また、非弾性散乱層がバリヤハイトの差で定義される場合、非弾性散乱層内が周りの絶縁膜と比較してポテンシャルエネルギーが低くなる。そのため、消去動作時において制御ゲート電極１０５からリークしてくる電子がいわゆるポテンシャル散乱により、電子のエネルギーを奪うことができる。
【００２１】
また、非弾性散乱層が、1e12/cm2 以上の電荷を有している場合、いわゆるクーロン散乱により電子のエネルギーを奪うことができる。電荷の種類としては正、負を問わない。
【００２２】
図２は、第１の実施形態におけるバンド図を示している。横軸は、トンネル絶縁膜／半導体層との界面からの距離を示しており、縦軸はＳｉの価電子帯（Valence band）基準のエネルギーを示している。
【００２３】
従来のように非弾性散乱層が形成されていなかった場合、制御ゲート電極１０５からリークした電子がトンネル絶縁膜／半導体層との界面に到達するまでに大きなエネルギーを得てしまう。そのため、制御ゲート電極１０５からリークした電子が半導体層１０１内でインパクトイオン化し、ホットホールを発生させてしまう。従って、トンネル絶縁膜及びトンネル絶縁膜／半導体層との界面にダメージを与えてしまう。その結果、トンネル絶縁膜の絶縁性が劣化してしまう。
【００２４】
これに対し、本実施形態のように非弾性散乱層を形成することによって、図２に示すように非弾性散乱層内で電子をトラップ／デトラップする、又は、一時的に留めることで、制御ゲート電極１０５からリークしてくる電子のエネルギーを奪うことができる。即ち、非弾性散乱層は、消去動作において制御ゲート電極１０５からリークした電子のエネルギーを奪うため、電子が半導体層１０１内でインパクトイオン化しない。従って、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが軽減するため、トンネル絶縁膜の絶縁性を保持できる。その結果、ＭＯＮＯＳ型メモリセルの電荷保持特性の劣化を防止することができる。
【００２５】
また、制御ゲート電極１０５からリークした電子によってトンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面にダメージを受けた場合、この領域にダングリングボンドが発生してしまう。そのため、書き込み／消去動作時において、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面に電子が蓄積されてしまう。この電子は、書き込み／消去動作を阻害してしまう。
【００２６】
これに対し、本実施形態においては、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージを軽減するため、書き込み／消去動作を繰り返しても、書き込み／消去速度を維持することができる。
【００２７】
電荷蓄積膜非弾性散乱層１０３ｂは、例えば、ハフニウムと酸素を主成分とするハフニウム酸化膜であり、膜厚は、例えば、１ｎｍ〜５ｎｍである。これは、シリコンと窒素を主成分とするシリコン窒化膜が形成されるトラップ準位のエネルギーに対し、より低いエネルギー準位にトラップされることにより、より大きなエネルギーの減少が生じるためである。
【００２８】
電荷ブロック膜非弾性散乱層１０４ｂは、例えば、シリコンと窒素を主成分とするシリコン窒化膜であり、膜厚は、例えば、１ｎｍ〜５ｎｍである。このシリコン窒化膜は窒素とシリコンとの比が化学量論組成比近く（Ｎ／Ｓｉ〜１．３３）である。また、窒素とシリコンとの比が化学量論組成比よりシリコンリッチ（Ｎ／Ｓｉ＜１．３３）であってもよい。この場合、電荷ブロック膜非弾性散乱層１０４ｂ内のトラップ密度が上昇するため、電荷ブロック膜非弾性散乱層１０４ｂ内に電子がよりトラップされやすくなる。そのため、制御ゲート電極１０５からリークした電子は、電荷ブロック膜非弾性散乱層１０４ｂ内でエネルギーがより減少し、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが軽減されるという特徴を有する。また、シリコン窒化膜に酸素が含まれていても良い。この場合、電荷ブロック膜非弾性散乱層１０４ｂ内に蓄積される電荷量が減少する。その結果、電荷蓄積層１０３に蓄積された電子が制御ゲート電極に抜けてしまう確率が減少するため、電荷保持特性が向上するという特徴を有する。
【００２９】
また、電荷ブロック膜非弾性散乱層１０４ｂは、例えば、シリコンと酸素を主成分とし、水素、ボロン、リン、砒素、カーボン、塩素、フッ素、または、金属（例えば、Ｆｅ，Ｃｒ，Ｎｉ，Ｗ）を含むシリコン酸化膜でもよい。この場合、上記の成分が同時に複数の種類が含まれていてもよい。
【００３０】
また、電荷ブロック膜非弾性散乱層１０４ｂは、例えば、ハフニウムと酸素を主成分とするハフニウム酸化膜でもよい。これは、シリコンと窒素を主成分とするシリコン窒化膜が形成されるトラップ準位のエネルギーに対し、より低いエネルギー準位にトラップされることにより、より大きなエネルギーの減少が生じるためである。
【００３１】
半導体層１０１は、例えば、シリコンを主成分とし、不純物がドープされた構成となっている。
【００３２】
トンネル絶縁膜１０２は、例えば、シリコンと酸素を主成分とするシリコン酸化膜、又は、シリコンと酸素と窒素を主成分とするシリコン酸窒化膜であり、膜厚は、例えば、２ｎｍ〜７ｎｍである。
【００３３】
下側電荷蓄積膜１０３ａ及び上側電荷蓄積膜１０３ｃは、例えば、シリコンと窒素を主成分とするシリコン窒化膜であり、膜厚は、例えば、０ｎｍ〜９ｎｍである。
【００３４】
下側電荷ブロック膜１０４ａ及び上側電荷ブロック膜１０４ｃは、例えば、アルミニウムと酸素を主成分とするアルミナ膜、シリコンと酸素を主成分とするシリコン酸化膜、又は、シリコンと酸素と窒素を主成分とするシリコン酸窒化膜であり、膜厚は、例えば、８ｎｍ〜２０ｎｍである。また、下側電荷ブロック膜１０４ａと上側電荷ブロック膜１０４ｃ各々が構成の異なる膜から構成されていても良い。
【００３５】
制御ゲート電極１０５は、例えば、不純物がドープされたシリコン膜、窒化タンタル、又は、タングステンなどの金属とシリコンのシリサイドでも良い。
【００３６】
素子分離絶縁膜１０６及びセル間絶縁膜１０７は、シリコンと酸素を主成分とするシリコン酸化膜である。
【００３７】
ここで、電荷ブロック膜１０４内において、非弾性散乱層が形成される位置による効果の違いについて説明する。また、下側電荷ブロック膜１０４ａの膜厚をＸｎｍとし、上側電荷ブロック膜１０４ｃの膜厚をＹｎｍとする。
【００３８】
Ｘ＞Ｙである場合、電荷ブロック膜非弾性散乱層１０４ｂは、電荷蓄積膜１０３側より制御ゲート電極１０５側に近い領域に形成される。この場合、消去動作時に電荷ブロック膜非弾性散乱層１０４ｂにトラップされた電子が、書き込み動作時にデトラップされやすくなることで、電荷保持特性が向上する。
【００３９】
Ｘ＜Ｙである場合、電荷ブロック膜非弾性散乱層１０４ｂは、制御ゲート電極１０５側より電荷蓄積膜１０３側に近い領域に形成される。この場合、消去動作時に、電荷ブロック膜非弾性散乱層１０４ｂを抜けた電子が再加速される距離が短くなるため、この電子が得るエネルギー量を抑えることが出来る。そのため、トンネル絶縁膜及びトンネル絶縁膜／半導体層との界面へのダメージが軽減する。その結果、メモリセルの電荷保持特性が向上し、書き込み／消去速度が維持することができる。
【００４０】
図１では、電荷蓄積膜非弾性散乱層１０３ｂ及び電荷ブロック膜非弾性散乱層１０４ｂを両方形成した場合について示している。しかしながら、第１の実施形態において、電荷蓄積膜非弾性散乱層１０３ｂ及び電荷ブロック膜非弾性散乱層１０４ｂは、どちらか一方のみを形成してもよい。
【００４１】
また、下側電荷蓄積膜１０３ａ及び上側電荷蓄積膜１０３ｃは、どちらか一方のみを形成してもよい。同様に、下側電荷ブロック膜１０４ａ及び上側電荷ブロック膜１０４ｃもどちらか一方のみを形成しても良い。
【００４２】
更に、電荷蓄積膜非弾性散乱層１０３ｂ及び電荷ブロック膜非弾性散乱層１０４ｂは、２層以上形成してもよい。
【００４３】
ここで、図３は、上側電荷ブロック膜の上部に更に電荷ブロック膜非弾性散乱層１０４ｂ´を形成した例である。
【００４４】
この場合、電荷ブロック膜非弾性散乱層１０４ｂ´に電子が蓄積され、制御ゲート電極１０５からリークする電子の量が減らせるという特徴を有する。
【００４５】
更に、上記で説明したように、電荷蓄積膜非弾性散乱層１０３ｂ、又は、電荷ブロック膜非弾性散乱層１０４ｂを形成することで、制御ゲート電極１０５からリークした電子のエネルギーを奪う。そのため、電子が半導体層１０１でインパクトイオン化することを抑制でき、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが軽減できる。従って、電荷ブロック膜非弾性散乱層１０４ｂ´を形成することで、トンネル絶縁膜１０２の絶縁性の劣化をより防止することができる。その結果、ＭＯＮＯＳ型メモリセルの電荷保持特性がより向上する。
【００４６】
本発明の第１の実施形態において、電荷蓄積膜１０３及び電荷ブロック膜１０４の少なくとも一方に少なくとも１層の非弾性散乱層が形成されていれば、どのような積層構造を形成しても良い。
【００４７】
（１−２）  第１の変形例
以下、第１の実施形態の変形例について図面を参照しながら説明する。
【００４８】
図４（ａ）は、第１の実施形態の変形例におけるＭＯＮＯＳ型メモリセルのチャネル長方向に沿った断面図であり、素子構造自体は、図１と同様である。
【００４９】
第１の実施形態の変形例において、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトの高さが半導体層１０１側と制御ゲート電極１０５側とで異なるよう形成する。但し、電荷ブロック膜１０４としての特性は失われない程度に電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトの高さを変化させる。
【００５０】
図４（ｂ）、（ｃ）は、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトの高さをＹ軸にとり、電荷ブロック膜非弾性散乱層１０４ｂのチャネル-ゲート電極方向の高さをＸ軸に取った図である。
【００５１】
図４（ｂ）のように、バリヤハイトの高さが制御ゲート電極１０５側と比較して半導体層１０１側で大きくなるように形成する。この場合、制御ゲート電極１０５側から見たバリヤハイトの高さは、一様の場合と比較して大きくなるため、制御ゲート電極１０５からリークする電子の量が抑制される。そのため、制御ゲート電極１０５からリークする電子によるトンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少する。その結果、電荷保持特性が向上すると共に、書き込み／消去動作を繰り返しても書き込み／消去速度を維持できる。なお、図４（ｂ）内に示している（１）〜（３）のいずれの傾斜の場合であってもこれらの効果を得ることができる。
【００５２】
また、図４（ｃ）のように、バリヤハイトの高さが半導体層１０１側と比較して制御ゲート電極１０５側で大きくなるように形成しても良い。この場合、電荷蓄積膜１０３側から見た場合のバリヤハイトの高さは、一様の場合と比較して大きくなるため、制御ゲート電極１０５からのリークした電子が電荷ブロック膜非弾性散乱層１０４ｂ内に電子が蓄積される。そのため、制御ゲート電極１０５からリークした電子に起因するトンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少する。その結果、電荷保持特性が向上すると共に、書き込み／消去動作を繰り返しても書き込み／消去速度を維持できる。更に、電荷蓄積膜１０３が電荷を保持する際、電荷蓄積膜１０３から電荷ブロック膜１０４側への電荷抜けが抑制され、電荷保持特性が向上する。なお、図４（ｃ）内に示している（１）〜（３）の傾斜の場合であってもこの効果は得られる。
【００５３】
また、電荷ブロック膜非弾性散乱層１０４ｂが多層に積層されている場合、図４（ｂ）と図４（ｃ）のバリヤハイトの高さを組み合わせて用いても良い。この場合、それぞれの特性を併せ持ったブロック膜が形成されるため、よりトンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少する。
【００５４】
また、図４（ｂ）、（ｃ）に示すバリヤハイトの高さを変える代わりに、トラップ密度をチャネル側と制御ゲート電極１０５側とで異なるよう形成してもよい。
【００５５】
例えば、図４（ｂ）と同様に、トラップ密度を変化させた場合、電荷ブロック膜非弾性散乱層１０４ｂでトラップされた電子がデトラップされる際、この電子は、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面までの距離が短くなる。従って、電子の得られるエネルギー量が減少する。そのため、トンネル絶縁膜及びトンネル絶縁膜／半導体層との界面のダメージが減少する。その結果、電荷保持特性が向上すると共に、書き込み及び消去のサイクルを繰り返しても、書き込み／消去速度が維持できる。
【００５６】
また、図４（ｃ）と同様に、トラップ密度を変化させた場合、消去動作時、電極に近い領域で電子がトラップされるため、その領域での電位が下降し、制御ゲート電極１０５側からみた電荷ブロック膜１０４の障壁が高くなる。そのため、制御ゲート電極１０５から電子の注入量が抑制されることで、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少する。その結果、電荷保持特性が向上すると共に、書き込み及び消去のサイクルを繰り返しても、書き込み／消去速度が維持できる。
【００５７】
更に、電荷ブロック膜非弾性散乱層を多層にした場合、それぞれの層でチャネル側と電極側とでトラップ密度が異なるよう形成してもよい。
【００５８】
また、第１の変形例において、電荷ブロック膜非弾性散乱層１０４ｂを例に説明したが、電荷蓄積膜非弾性散乱層１０３ｂでも同様に適用することが出来る。
【００５９】
更に、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトの高さ、又は、トラップ密度を図５（ｂ）のように変化させ、電荷蓄積膜非弾性散乱層１０３ｂを図５（ｃ）のように変化させた膜を組み合わせても良く、又、この逆の場合でも良い。
【００６０】
（１−３）  第２の変形例
図５（ａ）は、第１の実施形態の変形例におけるＭＯＮＯＳ型メモリセルのチャネル長方向に沿った断面図であり、素子構造自体は、図１と同じである。
【００６１】
第１の実施形態の変形例において、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトの高さがチャネル長方向に沿って異なるよう形成する。
【００６２】
図５（ｂ），（ｃ）は、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトの高さをＹ軸にとり、電荷ブロック膜非弾性散乱層１０４ｂのチャネル長方向に沿ってＸ軸を取った図である。
【００６３】
図５（ｂ）に示すように、バリヤハイトの高さが電荷ブロック膜非弾性散乱層１０４ｂの中心部と比較して端部で高くなるように形成する。この場合、電界の支配が及びにくい端部において、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少し、メモリセルの端部において電荷保持特性が向上する。そのため、電界の支配が強い中心部において、トンネル絶縁膜及びトンネル絶縁膜／半導体層との界面にダメージを受けても、電界の支配が及ぶため、電荷保持特性が保持することが出来る。また、書き込み及び消去のサイクルを繰り返しても、書き込み／消去速度を維持することができる。
【００６４】
また、図５（ｃ）で示すように、バリヤハイトの高さが電荷ブロック膜非弾性散乱層１０４ｂの端部と比較して中心部で高くなるように形成する。この場合、メモリセルの中心部において、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少する。そのため、メモリセルの中心部において、電荷保持特性の劣化が抑制されると共に、書き込み及び消去のサイクルを繰り返しても、書き込み／消去速度が維持することができる。
【００６５】
また、メモリセルの端部の電荷保持特性が劣化した場合、メモリセルの中心部に電荷の溜まる量が端部と比較して増える。従って、メモリセルのチャネル長は、見かけ上、電荷の集中している中心部のみであるとみなせる。その結果、隣接しているメモリセル同士の距離が遠くなることと等価となり、隣接したメモリセルの間の干渉効果が抑制されるという特徴も有する。
【００６６】
また、電荷ブロック膜非弾性散乱層１０４ｂが多層に積層されている場合、図５（ｂ）と図５（ｃ）のバリヤハイトの高さを組み合わせて用いても良い。この場合、メモリセルの全面に渡り、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少する。従って、電荷保持特性の劣化が抑制されると共に、書き込み及び消去のサイクルを繰り返しても、高速書き込み消去が可能になる。
【００６７】
また、図５（ｂ）、（ｃ）に示すバリヤハイトの高さを変化させる代わりに、トラップ密度をチャネル長方向に沿って異なるよう形成してもよい。
【００６８】
例えば、図４（ｂ）と同様に、トラップ密度を変化させた場合、電界の支配が及びにくい端部において、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面の劣化が減少し、電荷保持特性が向上する。そのため、電界の支配が強い中心部において、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面にダメージを受けても、電界の支配が及ぶ。その結果、電荷保持特性の劣化が抑制される共に、書き込み及び消去のサイクルを繰り返しても、書き込み／消去速度を維持することができる。
【００６９】
また、例えば、図４（ｂ）と同様に、トラップ密度を変化させた場合、バリヤハイトを同様に変化させた場合と同様に、メモリセルの中心部において、トンネル絶縁膜１０２及びトンネル絶縁膜／半導体層との界面へのダメージが減少する。そのため、メモリセルの中心部の電荷保持特性の劣化が抑制されると共に、書き込み及び消去のサイクルを繰り返しても、書き込み／消去速度を維持することができる。更に、隣接しているメモリセル同士の距離が遠くなることと等価となるため、隣接したメモリセルの間の干渉効果が抑制できる。
【００７０】
更に、電荷ブロック膜非弾性散乱層を多層にした場合、それぞれの層で端部と中心部とでトラップ密度が異なるよう形成してもよい。
【００７１】
更に、第２の変形例において、電荷ブロック膜非弾性散乱層１０４ｂを例に説明したが、電荷蓄積膜非弾性散乱層１０３ｂでも同様に適用することが出来る。
【００７２】
また、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトの高さ、又は、トラップ密度を図５（ｂ）のように変化させ、電荷蓄積膜非弾性散乱層１０３ｂを図５（ｃ）のように変化させた膜を組み合わせても良く、又、この逆の場合でも良い。
【００７３】
（１−４）  第３の変形例
以下、第１の実施形態の変形例について図面を参照しながら説明する。
【００７４】
図６（ａ）は、第１の実施形態の変形例におけるＭＯＮＯＳ型メモリセルのチャネル長方向に沿った断面図であり、図６（ｂ）は、第１の実施形態の変形例におけるＭＯＮＯＳ型メモリセルのチャネル幅方向に沿った断面図である。
【００７５】
まず、ＭＯＮＯＳ型メモリセルの構造における問題点について説明する。ＭＯＮＯＳ型メモリセルにおいて、メモリセルの微細化が進むにつれ、短チャネル効果の防止のため、ソース・ドレイン領域１０８となる不純物領域が薄く形成される必要がある。そのため、ソース・ドレイン領域１０８の不純物濃度が薄くなる。
【００７６】
従来の消去動作時において、制御ゲート電極１０５からリークした電子がセル間絶縁膜１０７を通過し、ソース・ドレイン領域１０８／セル間絶縁膜１０７との界面付近のセル間絶縁膜１０７にダメージを与え、ダングリングボンドを発生させてしまう。このダングリングボンドに電子が蓄積してしまうことで、ソース・ドレイン領域１０８に蓄積されていた電子と反発し、ソース・ドレイン領域１０８に空乏層が形成される。その結果、ソース・ドレイン領域１０８の抵抗値が増大してしまうという問題がある。
【００７７】
そこで、第１の実施形態に係わる変形例において、セル間絶縁膜１０７にも電荷蓄積膜非弾性散乱層１０３ｂ又は電荷ブロック膜非弾性散乱層１０４ｂと同じ構造の非弾性散乱層１０９を形成する。
【００７８】
図６に示すように、制御ゲート電極１０５からメモリセル間絶縁膜を介してソース・ドレイン領域へとリークする電子のエネルギーの増加は、非弾性散乱層を設けることで抑制できる。そのため、ソース・ドレイン領域／セル間絶縁膜との界面付近のセル間絶縁膜１０７へのダメージが減少する。そのため、ソース・ドレイン領域／セル間絶縁膜との界面付近が空乏化することを抑制できるため、抵抗値の増大を抑制できる。その結果、書き込み及び消去のサイクルを繰り返しても、書き込み／消去速度を維持することができる。
【００７９】
また、図６では、電荷ブロック膜非弾性散乱層１０４ｂ間のセル間絶縁膜１０７に非弾性散乱層１０９を形成した場合について示しているが、電荷蓄積膜非弾性散乱層１０３ｂ間のセル間絶縁膜１０７に非弾性散乱層１０９を形成しても良い。更に、電荷蓄積膜非弾性散乱層１０３ｂ及び電荷ブロック膜非弾性散乱層１０４ｂそれぞれの間に非弾性散乱層１０９を形成しても良い。これらの場合も上記と同様に、ソース・ドレイン領域／セル間絶縁膜との界面付近のセル間絶縁膜１０７へのダメージが減少する。
【００８０】
（１−５）  製造方法
次に、図７〜図１０を用いて、第１の実施形態におけるＭＯＮＯＳ型メモリセルトランジスタの製造方法を説明する。
【００８１】
図７（ａ）〜図１０（ａ）は、それぞれチャネル長方向に沿った断面図を示しており、図７（ｂ）〜図１０（ｂ）は、それぞれチャネル幅方向に沿った断面図を示している。
【００８２】
まず、図７に示すように、例えば、不純物を所望の濃度までドーピングした半導体層１０１の表面を、例えば、８００℃の酸素雰囲気に晒し、シリコン酸化膜からなる厚さ５ｎｍのトンネル絶縁膜１０２を形成する。更に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン窒化膜からなる厚さ２ｎｍの下側電荷蓄積膜１０３ａを堆積する。その後、例えば、アルゴンと酸素の反応性スパッタリング法を用いて、ハフニウム酸化膜からなる厚さ１ｎｍの電荷蓄積膜非弾性散乱層１０３ｂを堆積する。その後、例えば、ＣＶＤ法によって、シリコン窒化膜からなる厚さ２ｎｍの上側電荷蓄積膜１０３ｃを堆積し、電荷蓄積膜１０３を形成する。その後、例えば、ＣＶＤ法によって、加工マスク材１１１を堆積する。
【００８３】
次に、図８に示すように、例えば、レジストマスクを用いたＲＩＥ法によって、加工マスク材１１１、電荷蓄積膜１０３及びトンネル絶縁膜１０２を順次エッチングし、半導体層１０１を露出させる。更に、露出した半導体層１０１を深さ１００ｎｍ程度までエッチングして、素子分離溝１１２を形成する。
【００８４】
次に、図９に示すように、例えば、塗布法とＣＭＰ（Chemical Mechanical Polish）法を組み合わせてシリコン酸化膜からなる素子分離絶縁膜１１２ｂを形成する。その後、加工マスク材１１１を除去し、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、アルミナ膜からなる厚さ７ｎｍの下側電荷ブロック膜１０４ａを堆積する。次に、例えば、ＣＶＤ法によって、シリコン窒化膜からなる厚さ３ｎｍの電荷ブロック膜非弾性散乱層１０４ｂを堆積する。次に、例えば、ＡＬＤ法によって、アルミナ膜からなる厚さ４ｎｍの上側電荷ブロック膜１０４ｃを堆積し、電荷ブロック膜１０４を成膜する。その後、例えば、ＣＶＤ法によって、例えば、厚さ２００ｎｍの不純物をドーピングした多結晶シリコン膜からなる制御ゲート電極１０５と加工マスク材１１３を堆積する。
【００８５】
次に、図１０に示すように、例えば、レジストマスクを用いたＲＩＥ法によって、加工マスク材１１３、制御ゲート電極１０５、電荷ブロック膜１０４、電荷蓄積膜１０３を順次エッチング加工し、隣接したメモリセルとの間隔が、例えば、３０ｎｍであり、チャネル長の長さが、例えば、３０ｎｍとなる制御ゲート電極１０５を形成する。このとき、トンネル絶縁膜１０２の表面が露出するよう形成する。また、必要であれば、例えば、イオン注入法を用いて、半導体層１０１の上面近傍にソース・ドレイン領域１０８を形成してもよい。
【００８６】
次に、加工マスク材１１３を除去し、例えば、塗布法とＣＭＰ法を組み合わせて、シリコン酸化膜からなるセル間絶縁膜１０７を形成する。その後、周知の技術を用いて配線層等を形成することで、図１に示すようなＭＯＮＯＳ型メモリセルトランジスタが完成する。
【００８７】
次に、第１の実施形態の第１の変形例における製造方法について説明する。
【００８８】
先ず、図４に示すように電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトがチャネル側から制御ゲート電極１０５側に向かうに従って異なるよう形成する場合について説明する。
【００８９】
図９で示すように下側電荷ブロック膜１０４ａを形成した後、ＡＬＤ法を用いて、例えば、ＳｉＨ２Ｃｌ２のＳｉソースガスを用いて１原子層分のシリコン膜を形成する。次に、例えば、Ｏ２ラジカル、Ｏラジカル、Ｏ３などの活性酸素を流量ｘで供給し、シリコン膜を酸化する。続いて、ＮＨラジカル、ＮＨ３などの窒化系ガスを流量ｙで供給し、シリコン酸化膜を窒化する。これにより、シリコン酸窒化膜が形成される。この時の成膜温度は、７００℃以下であるとする。そして、この酸窒化膜上に上記と同様に１原子層分のシリコン層を形成し、流量ｘ及び流量ｙを適宜変更することで、窒素濃度及び酸素濃度が変化した酸窒化膜が形成される。このようにして、所望の膜厚になるまで濃度に変化を与えた酸窒化膜を堆積することで、所望の窒素濃度分布及び酸素濃度分布を有する酸窒化膜を形成することが可能である。そのため、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトが半導体層１０１側から制御ゲート電極１０５側に向かうに従って異なるよう形成できる。
【００９０】
また、図４（ｂ）で示すように、電荷ブロック膜非弾性散乱層１０４ｂのバリヤハイトが半導体層１０１側から制御ゲート電極１０５側に向かうに従って低くなるように形成する場合の他の形成方法として、図１１において、電荷ブロック膜非弾性散乱層１０４ｂを形成する。その後、例えば、８００℃の酸素雰囲気に晒すことにより、表面側が酸化されることで図４（ｂ）のようなバリヤハイトを形成する。
【００９１】
次に、電荷ブロック膜非弾性散乱層１０４ｂのトラップ密度が半導体層１０１側から制御ゲート電極１０５側に向かうに従って異なるよう形成する場合について説明する。
【００９２】
図９に示すように、下側電荷ブロック膜１０４ａを形成した後、ジシランと酸素とジボランを用いたＣＶＤ法によってシリコン酸化膜を成膜する。この際、酸素の流量ｘ、ジボランの流量ｙとすると、酸素の流量ｘとジボランの流量ｙの比を成膜の初期と後期の段階で変更させる。従って、電荷ブロック膜非弾性散乱層１０４ｂのトラップ密度が半導体層１０１側から制御ゲート電極１０５側に向かうに従って異なるよう形成できる。
【００９３】
次に、第１の実施形態の第２の変形例における製造方法について説明する。
【００９４】
先ず、図５（ｂ）で示すように、電荷ブロック膜非弾性散乱層１０４ｂの端部でバリヤハイトを低く形成する場合について説明する。図１２において、レジストマスクを用いたＲＩＥ法によって、加工マスク材１１３、制御ゲート電極１０５、電荷ブロック膜１０４、電荷蓄積膜１０３を順次エッチング加工した後、窒素ラジカル雰囲気で処理すると、電荷ブロック膜非弾性散乱層１０４ｂの端部に窒素を導入することができる。従って、電荷ブロック膜非弾性散乱層１０４ｂの端部でバリヤハイトを低く形成できる。
【００９５】
また、図５（ｃ）で示すように電荷ブロック膜非弾性散乱層１０４ｂの端部でバリヤハイトを高く形成する場合、上記の窒化ラジカル雰囲気での処理の代わりに、酸素ラジカル雰囲気、または７００℃以上の酸素雰囲気で処理することにより、電荷ブロック膜非弾性散乱層２０４ｂの端部に酸素を導入することができる。従って、電荷ブロック膜非弾性散乱層１０４ｂの端部でバリヤハイトが高く形成できる。
【００９６】
次に、電荷ブロック膜非弾性散乱層１０４ｂの端部でトラップ密度を低く形成する場合について説明する。電荷ブロック膜非弾性散乱層１０４ｂをジシラン及び酸素を用いたＣＶＤ法によって形成し、セル間絶縁膜１０７をジシラン、酸素及びジボランを用いた塗布法とＣＭＰ法を組み合わせて形成する。その後、例えば、７００℃〜９５０℃の熱処理を行うことで、セル間絶縁膜１０７から電荷ブロック膜非弾性散乱層１０４ｂにボロンを横方向へ拡散させる。従って、電荷ブロック膜非弾性散乱層１０４ｂの中心部よりも端部にボロンがおおく供給されることで、電荷ブロック膜非弾性散乱層１０４ｂの端部で中央部よりもトラップ密度が低く形成できる。
【００９７】
次に、電荷ブロック膜非弾性散乱層１０４ｂの端部でトランプ密度を高く形成する場合について説明する。電荷ブロック膜非弾性散乱層１０４ｂをジシラン、酸素及びジボランを用いたＣＶＤ法によって形成し、セル間絶縁膜１０７をジシラン及び酸素を用いた塗布法とＣＭＰ法を組み合わせて形成する。その後、例えば、７００℃〜９５０℃の熱処理を行うことで、電荷ブロック膜非弾性散乱層１０４ｂからセル間絶縁膜１０７にボロンを横方向へ拡散させる。従って、電荷ブロック膜非弾性散乱層１０４ｂの端部内のボロンがセル間絶縁膜に拡散するので、電荷ブロック膜非弾性散乱層１０４ｂの端部で中央部よりもトラップ密度が高く形成できる。
【００９８】
次に、第１の実施形態の第３の変形例における製造方法について説明する。
【００９９】
図１１において、ジシラン、酸素及びジボランを用いたＣＶＤ法を用いてシリコン窒化膜からなる電荷ブロック膜非弾性散乱層１０４ｂを成膜する。その後、第１の実施形態の製造方法と同様に上側電荷ブロック膜１０４ｃ、制御ゲート電極１０５等を形成する。次に、図１２において、ジシラン及び酸素を用いた塗布法とＣＭＰ法を組み合わせて、シリコン酸化膜からなるセル間絶縁膜１０７を形成する。セル間絶縁膜１０７を形成した後、例えば、７００℃〜９５０℃の熱処理を行うことで、電荷ブロック膜非弾性散乱層１０４ｂからセル間絶縁膜１０７にボロンを拡散させる。従って、セル間絶縁膜内に非弾性散乱層１０９が形成される。
【０１００】
（２）  第２の実施形態
（２−１）  基本構造
図１４（ａ）は、ＳＯＩ（Silicon on Insulator）技術を適用したディプレッション型−ＭＯＮＯＳ型メモリセルのチャネル長方向の断面図であり、図１４（ｂ）は、図１４（ａ）のメモリセルのチャネル幅方向の断面図である。
【０１０１】
第２の実施形態において、ディプレッション型−ＭＯＮＯＳ型メモリセルにおいて、隣接したメモリセルとの間隔は、１００ｎｍ以下であるとし、メモリセルのチャネル幅も１００ｎｍ以下であるとする。
【０１０２】
図１１で示されているディプレッション型−ＭＯＮＯＳ型メモリセルは、シリコン基板２００の上面に絶縁層２００ａが形成され、この絶縁層２００ａの上面に半導体層２０１が形成される。更に、半導体層２０１の表面上に、トンネル絶縁膜２０２（第１の絶縁膜）、電荷蓄積膜２０３、電荷ブロック膜２０４（第２の絶縁膜）、制御ゲート電極２０５の順に形成されている。ここで、電荷蓄積膜２０３は、下層から順に下側電荷蓄積膜２０３ａ、電荷蓄積膜非弾性散乱層２０３ｂ、上側電荷蓄積膜２０３ｃで構成され、電荷ブロック膜２０４は、下層から順に下側電荷ブロック膜２０４ａ、電荷ブロック膜非弾性散乱層２０４ｂ、上側電荷ブロック膜２０４ｃで構成される。また、チャネル長方向における制御ゲート電極２０５は、セル間絶縁膜２０７によって覆われており、各メモリセルとして分離されている。
【０１０３】
図１３（ｂ）で示されているように、トンネル絶縁膜２０２及び電荷蓄積膜２０３の側壁には、素子分離絶縁膜２０６が埋め込まれており、チャネル幅方向における各メモリセルが分離されている。
【０１０４】
ここで、非弾性散乱層は、第１の実施形態と同様の定義であるとし、その詳細な説明を省略する。
【０１０５】
本発明に係わる第２の実施形態において、電荷蓄積膜２０３内に電荷蓄積膜非弾性散乱層２０３ｂを形成し、更に、電荷ブロック膜２０４内に電荷ブロック膜非弾性散乱層２０４ｂを形成する。これらの非弾性散乱層は、消去動作において制御ゲート電極２０５からリークした電子のエネルギーを奪うため、電子が半導体層ない２０１内でインパクトイオン化しない。従って、トンネル絶縁膜２０２及びトンネル絶縁膜／半導体層との界面へのダメージが軽減するため、トンネル絶縁膜２０２の絶縁性を保持できる。その結果、ディプレッション型−ＭＯＮＯＳ型メモリセルの電荷保持特性の劣化を防止することができる。
【０１０６】
本発明に係わる第２の実施形態において、第１の実施形態と同様に、トンネル絶縁膜２０２及びトンネル絶縁膜／半導体層との界面へのダメージを軽減するため、書き込み／消去動作を繰り返しても、書き込み／消去速度を維持することができる。
【０１０７】
また、ディプレッション型−ＭＯＮＯＳ型メモリセルの膜それぞれの構成材料、膜厚の条件及び構成条件は、第１の実施形態の膜それぞれの構成材料、膜厚の条件及び構成条件と同様であるため、その詳細な説明を省略する。また、絶縁層２００ａは、例えば、シリコンと酸素を主成分とするシリコン酸化膜である。
【０１０８】
（３−２）  第１の変形例
以下、第２の実施形態の変形例について図面を参照しながら説明する。
【０１０９】
図１２（ａ）は、第２の実施形態の変形例におけるディプレッション型−ＭＯＮＯＳ型メモリセルのチャネル長方向に沿った断面図であり、素子構造自体は、図１１と同様である。
【０１１０】
図１２（ｂ）は、電荷ブロック膜非弾性散乱層２０４ｂのトラップ密度をＹ軸に取り、電荷ブロック膜非弾性散乱層２０４ｂをチャネル長方向に沿ってＸ軸に取った図である。
【０１１１】
ディプレッション型−ＭＯＮＯＳ型メモリセルにおいて、メモリセル間のチャネル領域の電界は、メモリセル下部のチャネル領域の電界と比べて弱い。そのため、消去動作時、制御ゲート電極２０５からリークした電子がメモリセル間に形成されたトンネル絶縁膜２０２及びトンネル絶縁膜／半導体層との界面付近のトンネル絶縁膜２０２を破壊してしまうと、メモリセル間の半導体層２０１の抵抗値が上がってしまう。その結果、ディプレッション型メモリセルとして機能しなくなるという問題がある。
【０１１２】
そこで、第２の実施形態の変形例において、電荷ブロック膜非弾性散乱層のチャネル長方向に沿ったトラップ密度を変化させる。具体的には、メモリセル間に形成された電荷ブロック膜非弾性散乱層２０４ｂのトラップ密度をメモリセルの下部に形成された電荷ブロック膜非弾性散乱層２０４ｂのトラップ密度と比較して高くなるよう形成する。
【０１１３】
この場合、消去動作時、制御ゲート電極２０５からリークした電子がメモリセル間の電荷ブロック膜非弾性散乱層２０４ｂを通過する際、電荷ブロック膜非弾性散乱層２０４ｂにトラップされやすくなる。そのため、トンネル絶縁膜２０２及びトンネル絶縁膜／半導体層との界面付近のトンネル絶縁膜２０２が破壊されることを防止でき、半導体層２０１の抵抗値の増大を抑制できる。その結果、書き込み／消去速度が維持できる。
【０１１４】
（３−２）  製造方法
次に、図１３〜図１７を用いて、第２の実施形態におけるディプレッション型−ＭＯＮＯＳ型メモリセルの製造方法を説明する。
【０１１５】
図１３（ａ）〜図１７（ａ）は、それぞれディプレッション型−ＭＯＮＯＳ型メモリセルのチャネル長方向に沿った断面図を示しており、図１３（ｂ）〜図１７（ｂ）は、それぞれディプレッション型−ＭＯＮＯＳ型メモリセルのチャネル幅方向に沿った断面図を示している。
【０１１６】
まず、図１３に示すように、所望の不純物をドーピングしたＳＯＩ基板上の半導体層２０１の表面を例えば、８００℃の酸素雰囲気に晒し、シリコン酸化膜からなる厚さ５ｎｍのトンネル絶縁膜２０２を形成する。更に、例えば、ＣＶＤ法によって、シリコン窒化膜からなる厚さ２ｎｍの下側電荷蓄積膜２０３ａを堆積する。その後、例えば、アルゴンと酸素の反応性スパッタリング法を用いて、ハフニウム酸化膜からなる厚さ１ｎｍの電荷蓄積膜非弾性散乱層２０３ｂを堆積する。その後、例えば、ＣＶＤ法によって、シリコン窒化膜からなる厚さ２ｎｍの上側電荷蓄積膜２０３ｃを堆積し、電荷蓄積膜２０３を形成する。その後、例えば、ＣＶＤ法によって、加工マスク材２１１を堆積する。
【０１１７】
次に、図１４に示すように、例えば、レジストマスクを用いたＲＩＥ法によって、加工マスク材２１１、電荷蓄積膜２０３及びトンネル絶縁膜２０２を順次エッチングし、半導体層２０１を露出させる。更に、露出した半導体層２０１を深さ１００ｎｍ程度までエッチングして、素子分離溝２１２を形成する。
【０１１８】
次に、図１５に示すように、例えば、塗布法とＣＭＰ（Chemical Mechanical Polish）法を組み合わせてシリコン酸化膜からなる素子分離絶縁膜２１２ｂを形成する。その後、加工マスク材２１１を除去し、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、アルミナ膜からなる厚さ７ｎｍの下側電荷ブロック膜２０４ａを堆積する。次に、例えば、ＣＶＤ法によって、シリコン窒化膜からなる厚さ３ｎｍの電荷ブロック膜非弾性散乱層２０４ｂを堆積する。次に、例えば、ＡＬＤ法によって、アルミナ膜からなる厚さ４ｎｍの上側電荷ブロック膜２０４ｃを堆積し、電荷ブロック膜２０４を成膜する。その後、例えば、ＣＶＤ法によって、例えば、厚さ２００ｎｍの不純物をドーピングした多結晶シリコン膜からなる制御ゲート電極２０５と加工マスク材２１３を堆積する。
【０１１９】
次に、図１６に示すように、例えば、レジストマスクを用いたＲＩＥ法によって、加工マスク材２１３、制御ゲート電極２０５を順次エッチング加工し、隣接したメモリセルとの間隔が、例えば、３０ｎｍであり、チャネル長の長さが、例えば、３０ｎｍとなる制御ゲート電極２０５を形成する。
【０１２０】
次に、図１７に示すように、加工マスク材２１３を除去し、例えば、塗布法とＣＭＰ法を組み合わせて、シリコン酸化膜からなるセル間絶縁膜２０７を形成する。その後、周知の技術を用いて配線層等を形成することで、第２の実施形態に係わるディプレッション型−ＭＯＮＯＳ型メモリセルが完成する。
【０１２１】
次に、第２の実施形態に係わる変形例の製造方法について説明する。
【０１２２】
先ず、図１７で示すように、制御ゲート電極２０５を形成し、加工マスク材を除去した後、セル間絶縁膜２０７をジシラン、酸素及びジボランを用いたＣＶＤ法によって形成する。その後、７００℃〜９５０℃の熱処理を行うことで、セル間絶縁膜２０７と面した電荷ブロック膜２０４にセル間絶縁膜２０７からボロンが拡散する。このことにより、セル間絶縁膜の下部に形成された電荷ブロック膜非弾性散乱層２０４ｂのトラップ密度を上昇させることが出来るため、図１５に示すようにメモリセル間に形成された電荷ブロック膜非弾性散乱層２０４ｂを所望のトラップ密度に形成できる。また、電荷ブロック膜非弾性散乱層２０４ｂは、シリコン窒化膜でなくともよく、下側電荷ブロック膜２０４ａ及び上側電荷ブロック膜２０４ｃと同等の材料でもよい。
【０１２３】
（３）  第３の実施形態
以下、ＢｉＣＳ（Bit Cost Scalable）技術を適用したメモリ（以下、ＢｉＣＳメモリ）を例に本発明の第３の実施形態について図面を参照しながら説明する。
【０１２４】
（３−１）  基本構造
図１８（ａ）は、ＢｉＣＳメモリの１つのメモリセルを示した鳥瞰図である。図１８（ｂ）は、図１８（ａ）のメモリセルのＡ−Ａ線に沿った断面図を示している。ここで、隣接したメモリセルとの間隔は、例えば、５０ｎｍ程度であるとする。
【０１２５】
図１８のＢｉＣＳメモリは、半導体層上に縦に形成された柱状の半導体層３０１の外周に、トンネル絶縁膜３０２、絶縁膜で形成された電荷蓄積膜３０３、電荷ブロック膜３０４が順に形成されている。ここで、電荷蓄積膜３０３は、半導体層３０１に近いほうから順に下側電荷蓄積膜３０３ａ、電荷蓄積膜非弾性散乱層３０３ｂ、上側電荷蓄積膜３０３ｃで構成される。電荷ブロック膜３０４は、半導体層３０１に近いほうから順に下側電荷ブロック膜３０４ａ、電荷ブロック膜非弾性散乱層３０４ｂ、上側電荷ブロック膜３０４ｃで形成される。更に、電荷ブロック膜３０４の外周にセル間絶縁膜３０６で互いに隔離された制御ゲート電極３０５が形成される。
【０１２６】
図１８（ａ）の鳥瞰図では、制御ゲート電極３０５及びセル間絶縁膜３０６が一層のみを示しているが、図１８（ｂ）で示すように実際には、制御ゲート電極３０５及びセル間絶縁膜３０６は、多重積層構造を形成しており、何層でも良い。この様に、半導体層３０１を覆ったメモリセルが並ぶことでＮＡＮＤストリングが形成される。
【０１２７】
ここで、非弾性散乱層は、第１の実施形態と同様の定義であるとし、その詳細な説明を省略する。
【０１２８】
本発明に係わる第３の実施形態において、電荷蓄積膜３０３内に電荷蓄積膜非弾性散乱層３０３ｂを形成し、更に、電荷ブロック膜３０４内に電荷ブロック膜非弾性散乱層３０４ｂを形成する。これらの非弾性散乱層は、消去動作において制御ゲート電極３０５からリークした電子のエネルギーを奪うため、電子が半導体層３０１内でインパクトイオン化しない。従って、トンネル絶縁膜３０２及びトンネル絶縁膜／半導体層との界面へのダメージが軽減するため、トンネル絶縁膜３０２の絶縁性を保持できる。その結果、ＢｉＣＳメモリの電荷保持特性の劣化を防止することができる。
【０１２９】
また、本発明に係わる第３の実施形態において、第１及び第２の実施形態と同様に、トンネル絶縁膜３０２及びトンネル絶縁膜／半導体層との界面へのダメージを軽減するため、書き込み／消去動作を繰り返しても、書き込み／消去速度を維持することができる。
【０１３０】
また、メモリセルの膜それぞれの構成材料、非弾性散乱層を除いた膜厚の条件及び構成条件は、第１の実施形態の膜それぞれの構成材料、膜厚の条件及び構成条件と同様であるため、その詳細な説明を省略する。
【０１３１】
ＢｉＣＳメモリにおいて、図１８（ｂ）で示すように、半導体層３０１の半径は、下部（半導体基板側）で小さく、半導体層３０１の上部（ビット線側）で大きく形成されてしまう。そのため、半導体層３０１下部に形成された電荷ブロック膜３０４に掛かる電界は、弱くなるため、制御ゲート電極３０５からリークする電子の数も少なく、且つ、リークした電子は、トンネル絶縁膜／半導体層との界面に到達するまでに得られるエネルギーが少ない。そのため、トンネル絶縁膜３０２及びトンネル絶縁膜／半導体層との界面へのダメージが少ない。また、半導体層３０１上部に形成された電荷ブロック膜３０４に掛かる電界は、強くなるため、制御ゲート電極３０５からリークする電子の数も多く、且つ、リークした電子は、トンネル絶縁膜／半導体層との界面に到達するまでに得られるエネルギーが多い。そのため、トンネル絶縁膜３０２及びトンネル絶縁膜／半導体層との界面へのダメージが大きい。その結果、半導体層の上部と下部に形成されたトンネル絶縁膜３０２及びトンネル絶縁膜／半導体層との界面のダメージがばらつくため、書き込み・消去動作を繰り返した際、電荷保持特性がばらつくという問題がある。
【０１３２】
しかしながら、第３の実施形態において、電荷蓄積膜非弾性散乱層３０３ｂ及び電荷ブロック膜非弾性散乱層３０４ｂを半導体層３０１下部で薄く形成し、上部で厚くなるように形成する。この時、電荷ブロック膜非弾性散乱層３０４ｂの上部と下部での膜厚差を例えば、１ｎｍ〜７ｎｍ程度つけるとする。その結果、半導体層３０１上部に形成された電荷ブロック膜３０４に掛かる電界の強さが弱くなり、半導体層３０１上部と下部に形成された電荷ブロック膜３０４に掛かる電界の強さのバラつきが小さくなる。これは、制御ゲート電極３０５の半径と半導体層３０１の半径の差が半導体層３０１の上部と下部で小さくなるためである。更に、第１の実施形態で説明したように、非弾性散乱層の膜厚、又は、トラップ密度が大きいほど電子のエネルギーを奪うことができる。そのため、半導体層３０１の上部で非弾性散乱層を厚く形成することで、トンネル絶縁膜３０２及びトンネル絶縁膜／半導体層との界面のダメージが軽減される。従って、第３の実施形態において、半導体層３０１上部に形成された電荷ブロック膜３０４に掛かる電界の強さを弱くし、制御ゲート電極３０５からリークする電子の量を減らすと共に、トンネル絶縁膜３０２及びトンネル絶縁膜／半導体層との界面のダメージが軽減できる。その結果、ＢｉＣＳメモリの電荷保持特性の劣化を防止することができる。そのため、書き込み・消去動作を繰り返しても電荷保持特性が維持できるという特徴も有する。
【０１３３】
（３−２）  製造方法
次に、図１９〜図２２を用いて、第３の実施形態に係わるＢｉＣＳメモリの製造方法を説明する。
【０１３４】
図１９（ａ）〜図２２（ａ）は、図１８のＡ−Ａ線に沿った断面図を示しており、図１９（ｂ）〜図２２（ｂ）は、ＢｉＣＳメモリの平面図を示している。
【０１３５】
まず、図１９に示すように、半導体層３００の表面に、例えば、ＣＶＤ法によって、シリコン酸化膜からなる厚さ５０ｎｍのセル間絶縁膜３０６と不純物をドーピングした厚さ５０ｎｍのシリコン膜からなる制御ゲート電極３０５を交互に堆積して、多重積層構造を形成する。尚、図２２では積層構造が２層の場合、について示しているが、何層でも良い。また、半導体層３００内には、ソース拡散層及びソース線側セレクトゲート線が形成されているとする。
【０１３６】
次に、図２０に示すように、レジストマスク（図示せず）を用いたＲＩＥ法によって、半導体層３００の表面が露出するまでセル間絶縁膜３０６と制御ゲート電極３０５を選択的にエッチング除去する。これにより、多重積層構造に、例えば、直径７０ｎｍ程度の円柱状の溝３１１を形成する。セル間絶縁膜３０６と制御ゲート電極３０５を選択的にエッチング除去する際、円柱状の溝は、半導体層側でホール径が小さく、表面側でホール径が大きくなる順テーパ形状になってしまう。
【０１３７】
次に、図２１に示すように、円柱状の溝３１１の内壁に例えば、ＡＬＤ法によってシリコン酸化膜からなる厚さ３ｎｍの上側電荷ブロック膜３０４ｃを堆積する。次に、ＣＶＤ法によってシリコン窒化膜からなる厚さ３ｎｍの電荷ブロック膜非弾性散乱層３０４ｂで成膜する。次に、ＡＬＤ法によってシリコン酸化膜からなる厚さ７ｎｍの電荷ブロック膜４０４ａを堆積し、電荷ブロック膜４０４を形成する。次に、例えば、ＡＬＤ法によってシリコン窒化膜からなる厚さ２ｎｍの上側電荷蓄積膜３０３ｃを堆積する。次に、アルゴンと酸素の反応性スパッタリング法によってハフニウム酸化膜からなる厚さ１ｎｍの電荷蓄積膜非弾性散乱層３０３ｂを堆積する。次に、ＡＬＤ法によってシリコン窒化膜からなる厚さ２ｎｍの下側電荷蓄積膜３０３ａを堆積し、電荷蓄積膜３０３を形成する。その後、例えば、ＡＬＤ法によってシリコン酸化膜からなる厚さ５ｎｍのトンネル絶縁膜３０２を形成する。
【０１３８】
次に、図２２に示すように、レジストマスクを用いたＲＩＥ法によって円柱状の溝３１１の底面部に形成されたトンネル絶縁膜３０２、電荷蓄積膜３０３及び電荷ブロック膜３０４を選択的にエッチング除去して、半導体層３００の表面を露出する。その後、例えば、ＣＶＤ法によってチャネル領域となる不純物をドーピングした半導体層３０１を堆積し、６００℃の窒素雰囲気で熱処理を行う。その後、周知の技術を用いて配線層等を形成して、ＢｉＣＳメモリが完成する。
【０１３９】
電荷ブロック膜非弾性散乱層３０４ｂを半導体層３０１の上部ほど厚く形成する場合、例えば、ＣＶＤ法を用いてジクロロシラン（ＳｉＣｌ２Ｈ２）とＮＨ３ガスを同時に供給し、６５０〜８５０℃程度の成膜温度で、０．３〜１０Ｔｏｒｒ程度の圧力条件で成膜を行うことにより、円柱状の溝３１１の表面側ほど窒化膜が厚く形成され、円柱状の溝３１１の半導体層３００に近いほど薄く形成することが可能となる。また、同様にＰＥＣＶＤ法を用いても同様に形成することが可能である。このように形成した場合、電荷ブロック膜非弾性散乱層３０４ｂの上部と下部での膜厚差は、１ｎｍ〜７ｎｍ程度となる。
【０１４０】
２．  適用例  
本発明のメモリ構造は、ＮＡＮＤ型、ＮＯＲ型のメモリセル双方に適用することが出来る。
【０１４１】
３．  むすび  
本発明によれば、ゲート電極からリークした電子のエネルギーの増加を抑制し、トンネル絶縁膜の絶縁性の劣化を防止できる。
【０１４２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１４３】
１０１：  半導体層、  １０２：  トンネル絶縁膜、  １０３：  電荷蓄積膜、  １０４：  電荷ブロック膜、  １０５：  制御ゲート電極、  １０６：  素子分離絶縁膜、  １０７：  セル間絶縁膜、  １０８：  ソース・ドレイン領域、  １０９：  非弾性散乱層、  １１１：  加工マスク材、  １１２：  素子分離溝、  １１３：  加工マスク材、  ２００：  半導体基板、  ２００ａ：  絶縁膜層、  ２０１：  半導体層、  ２０２：  トンネル絶縁膜、  ２０３：  電荷蓄積膜、  ２０４：  電荷ブロック膜、  ２０５：  制御ゲート電極、  ２０６：  素子分離絶縁膜、  ２０７：  セル間絶縁膜、  ２１１：  加工マスク材、  ２１２：  素子分離溝、  ２１３：  加工マスク材、  ３００：  半導体層、  ３０１：  半導体層、  ３０２：  トンネル絶縁膜、  ３０３：  電荷蓄積膜、  ３０４：  電荷ブロック膜、  ３０５：  制御ゲート電極、  ３０６：  セル間絶縁膜、  ３１１：  円柱状の溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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