(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に形成されたソース電極及びドレイン電極と、
前記半導体基板の上方に形成され、前記ソース電極とドレイン電極との間に配置されたゲート電極と、
前記ソース電極とゲート電極との間、及び前記ドレイン電極とゲート電極との間に形成された絶縁材料からなる保護膜と、
前記保護膜に形成され、前記ソース電極とゲート電極との間の領域、及び前記ドレイン電極とゲート電極との間の領域の少なくとも一方に、該ゲート電極、ソース電極、及びドレイン電極のいずれからも間隔を隔てて配置されたゲート横開口と
を有し、
前記半導体基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と
をさらに有し、前記ソース電極、前記ドレイン電極、及び前記ゲート電極は、前記電子供給層の上方に形成されており、
前記ソース電極、前記ドレイン電極、前記ゲート電極、及び前記ゲート横開口の各々は、前記ソース電極、前記ゲート電極、及び前記ドレイン電極が並ぶ方向と交差する方向に延在するように配置され、
前記保護膜の線膨張係数が、前記半導体基板の線膨張係数よりも大きく、
さらに、前記保護膜とは異なる絶縁材料で形成され、前記ゲート電極と前記電子供給層との間に配置されるとともに、前記保護膜の表面を覆う絶縁膜を有し、
前記絶縁膜が、前記ゲート横開口の内面を覆っている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＮ、ＩｎＮや、その混晶に代表される窒化物半導体は、その優れた材料特性から高出力電子素子や短波長発光素子用の材料として注目されている。高出力素子として、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）が、特許文献１に開示されている。
【０００３】
【特許文献１】特開２００２−３５９２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の窒化物半導体を用いたＨＥＭＴのゲート電極は、ソース電極とドレイン電極との間の半導体表面を覆う保護膜にゲート開口を形成し、このゲート開口内にゲート電極の下端を充填することにより形成される。この時点で、保護膜は、ゲート電極の下端の側面に接触している。
【０００５】
通常、ゲート電極を形成した後、ゲート電極材料の改質を行うための熱処理、保護膜を緻密化するための紫外線照射やプラズマ処理が行われる。これらの処理を行うと、保護膜が収縮してゲート電極下端の側面と保護膜との間に隙間が生じることにより、半導体表面が露出してしまう。
【０００６】
ＨＥＭＴの動作時に、ゲート電極下端の、ドレイン側の縁に電界が集中することにより、この領域に露出した半導体表面に電子がトラップされる。トラップされた電子は、電流コラプスの原因になる。
【０００７】
本発明の目的は、ゲート電極下端の側面に接する領域に半導体表面が露出することを防止することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決する半導体装置は、
半導体基板の上方に形成されたソース電極及びドレイン電極と、
前記半導体基板の上方に形成され、前記ソース電極とドレイン電極との間に配置されたゲート電極と、
前記ソース電極とゲート電極との間、及び前記ドレイン電極とゲート電極との間に形成された絶縁材料からなる保護膜と、
前記保護膜に形成され、前記ソース電極とゲート電極との間の領域、及び前記ドレイン電極とゲート電極との間の領域の少なくとも一方に、該ゲート電極、ソース電極、及びドレイン電極のいずれからも間隔を隔てて配置されたゲート横開口と
を有し、
前記半導体基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と
をさらに有し、前記ソース電極、前記ドレイン電極、及び前記ゲート電極は、前記電子供給層の上方に形成されており、
前記ソース電極、前記ドレイン電極、前記ゲート電極、及び前記ゲート横開口の各々は、前記ソース電極、前記ゲート電極、及び前記ドレイン電極が並ぶ方向と交差する方向に延在するように配置され、
前記保護膜の線膨張係数が、前記半導体基板の線膨張係数よりも大きく、
さらに、前記保護膜とは異なる絶縁材料で形成され、前記ゲート電極と前記電子供給層との間に配置されるとともに、前記保護膜の表面を覆う絶縁膜を有し、
前記絶縁膜が、前記ゲート横開口の内面を覆っている。
【００１０】
保護膜を形成する前に、ゲート電極を形成し、ゲート電極を保護膜で覆うようにしてもよい。この場合にも、前記ゲート電極とソース電極との間、及び前記ゲート電極とドレイン電極との間の少なくとも一方に配置されるゲート横開口を、前記保護膜に形成する。
【００１１】
ゲート電極を、前記ソース電極及びドレイン電極に向かって庇状に張り出した庇部分を含む形状とし、ゲート横開口の形成に代えて、前記ゲート電極の庇部分の陰になる領域の前記保護膜が残るように、保護膜を異方性エッチングしてもよい。
【発明の効果】
【００１２】
熱処理前または紫外線照射前に、保護膜にゲート横開口を形成しているため、または保護膜を異方性エッチングしているため、保護膜の収縮による影響が軽減される。このため、ゲート下端の側方に隙間が発生することを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
図１に、第１の実施例による半導体装置の平面図を示す。半導体基板の表面に、活性領域１０が画定されている。図１では、横方向に長い長方形の活性領域１０を示している。
【００１４】
ドレイン電極（ドレインフィンガ）３１Ｆとソース電極（ソースフィンガ）３０Ｆとが、活性領域１０の長手方向に交互に配置されている。図１では、３本のドレイン電極３１Ｆと２本のソース電極３０Ｆを示す。ソース電極３０Ｆ及びドレイン電極３１Ｆの各々は、活性領域１０を、その幅方向に横切るように配置されている。
【００１５】
ソース電極３０Ｆは、活性領域１０の外側においてソース配線３０Ｗにより相互に接続されている。ソース配線３０Ｗにソースパッド３０Ｐが連続する。ドレイン電極３１Ｆは、活性領域１０の外側においてドレイン配線３１Ｗにより相互に接続されている。ドレイン配線３１Ｗにドレインパッド３１Ｐが連続する。
【００１６】
相互に隣り合うソース電極３０Ｆとドレイン電極３１Ｆとの間に、両者のいずれからも間隔を隔ててゲート電極（ゲートフィンガ）４０Ｆが配置されている。ゲート電極４０Ｆの各々は、活性領域１０を、その幅方向に横切るように配置されている。ゲート電極４０Ｆは、活性領域１０の外側において、ゲート配線４０Ｗにより相互に接続されている。ゲート配線４０Ｗに、ゲートパッド４０Ｐが連続する。ゲート配線４０Ｗは、ソース配線３０Ｗと交差する。この交差箇所において両者は相互に絶縁されている。
【００１７】
ゲート電極４０Ｆとソース電極３０Ｆとの間、及びゲート電極４０Ｆとドレイン電極３１Ｆとの間に、それぞれゲート横開口３８が配置されている。ゲート横開口３８の各々は、活性領域１０を、その幅方向に横切るように配置されている。
【００１８】
図２Ａ〜図２Ｆを参照して、第１の実施例による半導体装置の製造方法について説明する。図２Ａ〜図２Ｆは、図１の一点鎖線２Ａ−２Ａにおける断面に相当する。
【００１９】
図２Ａに示すように、ＳｉＣからなる半導体基板２０の上に、アンドープのＧａＮからなる電子走行層２１、アンドープのＡｌＧａＮからなるスペーサ層２２、ｎ型ＡｌＧａＮからなる電子供給層２３、及びｎ型ＧａＮからなるキャップ層２４を、有機金属気相成長（ＭＯＶＰＥ）により順番に堆積させる。
【００２０】
電子走行層２１の厚さは、例えば３μｍであり、スペーサ層２２の厚さは、例えば５ｎｍである。電子供給層２３の厚さは、例えば３０ｎｍである。電子供給層２３にドープされているｎ型不純物はＳｉであり、そのドーピング濃度は約５×１０１８ｃｍ−３である。キャップ層２４の厚さは、例えば１０ｎｍである。キャップ層２４にドープされているｎ型不純物はＳｉであり、そのドーピング濃度は約５×１０１８ｃｍ−３である。
【００２１】
活性領域以外の領域の、キャップ層２４から電子走行層２１までの各層をエッチングすることにより、素子分離を行う。これにより、図１に示した活性領域１０が画定される。すなわち、図１において、活性領域１０の外側の領域には、電子走行層２１からキャップ層２４までの各層は配置されていない。なお、これらの層をエッチングする代わりに、イオン注入等により高抵抗化することによって素子分離を行ってもよい。
【００２２】
図２Ｂに示すように、キャップ層２４に、フォトリソグラフィ技術を用いて、ソース電極及びドレイン電極の平面形状に整合する開口を形成する。キャップ層２４のエッチングには、塩素系ガスを用いたドライエッチングを適用することができる。この開口の底面に、キャップ層２４を薄く残してもよく、逆に電子供給層２３の表層部を薄くエッチングしてもよい。この時点で、エッチングマスクとして用いたレジストパターンは、キャップ層２４の上に残っている。
【００２３】
全面に、Ｔｉ膜とＡｌ膜とを順番に蒸着する。その後、レジストパターンを、その上に堆積しているＴｉ膜及びＡｌ膜と共に除去する。これにより、Ｔｉ膜とＡｌ膜との２層構造を有するソース電極３０Ｆ及びドレイン電極３１Ｆが形成される。窒素雰囲気中にて、４００℃〜１０００℃の範囲内、例えば６００℃の温度で熱処理を行うことにより、ソース電極３０Ｆ及びドレイン電極３１Ｆと、電子走行層２１との間のオーミック特性を確立する。なお、この時点で、図１に示したソース配線３１Ｗとゲート配線４０Ｗとの交差箇所には、ソース配線３１Ｗが形成されておらず、断線した状態である。
【００２４】
図２Ｃに示すように、キャップ層２４、ソース電極３０Ｆ、及びドレイン電極３１Ｆを覆うように、ＳｉＮからなる保護膜３５を、例えば化学気相成長（ＣＶＤ）やスパッタリングにより形成する。保護膜３５の厚さは５ｎｍ〜５００ｎｍの範囲内、例えば１００ｎｍとする。
【００２５】
図２Ｄに示すように、保護膜３５に、ゲート開口３７及びゲート横開口３８を形成する。保護膜３５のエッチングには、フッ素系ガスを用いたドライエッチングが適用される。ゲート開口３７の平面形状は、図１に示したゲート電極４０Ｆに整合する。
【００２６】
図２Ｅに示すように、断面がＴ型のゲート電極４０Ｆを形成する。このとき、ゲート配線４０Ｗ及びゲートパッド４０Ｐも同時に形成される。ゲート電極４０Ｆの形成には、２層レジストパターンを用いたリフトオフ法を適用することができる。ゲート電極４０Ｆは、Ｎｉ膜とＡｕ膜との２層構造を有する。ゲート電極４０Ｆの下側の一部分が、ゲート開口３７内を埋め尽くしている。ゲート電極４０Ｆの上部は、ソース電極３０Ｆ及びドレイン電極３１Ｆに向かって庇状に張り出している。ゲート電極４０Ｆの庇部分４０Ａの先端は、ゲート横開口３８までは達していない。
【００２７】
ゲート開口３７の幅（ゲート開口長）は、０．１μｍ〜１μｍ程度であり、ゲート電極４０の上部の幅（ゲート長方向の寸法）は、０．３μｍ〜３μｍである。
【００２８】
ゲート電極４０Ｆを形成した後、窒素雰囲気中にて、４００℃程度の温度で熱処理を行うことにより、保護膜３５を緻密化させ、その保護機能の向上を図る。なお、熱処理に代えて、紫外線照射を行ってもよい。
【００２９】
図２Ｆに示すように、基板全面を、ＳｉＮからなる保護膜４５で覆い、その上に層間絶縁膜４６を形成する。その後、図１に示したソース配線３０Ｗとゲート配線４０Ｗとの交差箇所において断線していたソース配線３０Ｗを、層間絶縁膜４６上の配線で接続する。
【００３０】
保護膜３５の線膨張係数が、半導体基板２０の線膨張係数よりも大きいため、図２Ｅに示した状態で保護膜３５の緻密化のための熱処理を行うと、保護膜３５が相対的に大きく収縮する。ゲート横開口３８が設けられていない場合には、保護膜３５の収縮によって、ゲート開口３７内に充填されているゲート電極４０Ｆの下側部分の側面と保護膜３５との間に隙間が発生しやすい。この隙間内に露出した半導体表面に、電子のトラップ準位が形成される。トラップされた電子は、電流コラプスの原因になる。
【００３１】
第１の実施例では、ゲート横開口３８が形成されているため、保護膜３５のうちソース電極３０Ｆを覆う部分が収縮したとしても、その直接的な影響がゲート電極４０Ｆに接している部分まで及ばない。ゲート電極４０Ｆとゲート横開口３８との間隔は、相互に隣り合うゲート電極４０Ｆの間隔に比べて短いため、ゲート電極４０Ｆとゲート横開口３８との間に配置されている保護膜３５の収縮の影響は小さい。このため、ゲート電極４０Ｆと保護膜３５との間に隙間が発生し難くなり、電子のトラップに起因する電流コラプスを抑制することができる。
【００３２】
上側の保護膜４５が、下側の保護膜３５と同じＳｉＮで形成されており、ゲート横開口３８内に充填されているため、上側の保護膜４５を形成した後は、ゲート電極４０Ｆから、隣のゲート電極４０Ｆまで、ＳｉＮが連続的に配置されることになる。ただし、上側の保護膜４５を形成した後は、ＳｉＮ膜の縮小が問題になるような高温の熱処理が行われない。このため、１つのゲート電極４０Ｆから、その隣りのゲート電極４０ＦまでＳｉＮ膜が連続的に配置されていても、ゲート電極４０Ｆの下端の両側に隙間が発生することを抑制する効果が減殺されることはない。
【００３３】
第１の実施例では、ゲート電極４０Ｆの両側にゲート横開口３８を配置したが、ゲート電極４０Ｆとソース電極３０Ｆとの間、及びゲート電極４０Ｆとドレイン電極３１Ｆとの間のいずれか一方にのみゲート横開口３８を配置してもよい。通常は、ゲート−ソース間の電位差に比べて、ゲート−ドレイン間の電位差の方が大きい。このため、ゲート電極４０Ｆの下端の、ドレイン側の縁の近傍に電界が集中する。この電界集中により、半導体表面に電子がトラップされる。電子のトラップを抑制するためには、ゲート電極４０Ｆとドレイン電極３１Ｆとの間にゲート横開口３８を配置することが好ましい。
【００３４】
ゲート横開口３８をゲート電極４０Ｆの下側の部分の側面に近づけすぎると、ゲート電極４０Ｆの下端の、ドレイン側の縁の近傍に集中する電界の影響が、ゲート横開口３８の底面を構成する半導体表面まで及ぶ。この半導体表面に電子がトラップされると、電流コラプスが生じてしまう。電流コラプスを生じさせないためには、ゲート電極４０Ｆの下端からゲート横開口３８までの距離を、電界の影響を受けない程度まで長くする、例えば０．１μｍ以上にすることが好ましい。
【００３５】
逆に、ゲート横開口３８をゲート電極４０Ｆから離し過ぎると、ゲート横開口３８を設けた効果が得られなくなってしまう。ゲート横開口３８を設けた効果を得るために、ゲート電極４０Ｆの下端とゲート横開口３８との間隔を、当該ゲート電極４０Ｆと、当該ゲート横開口３８側に配置された隣のゲート電極４０Ｆとの下側部分同士の間隔の１／１０以下とすることが好ましい。
【００３６】
例えば、図１において、ゲート電極４０Ｆと、ドレイン側に配置されたゲート横開口３８との間隔Ｇｄを、ゲート電極４０Ｆと、ドレイン電極３１Ｆを介在して隣り合うもう１つのゲート電極４０Ｆとの下側部分同士の間隔Ｄｄの１／１０以下とすることが好ましい。また、ゲート電極４０Ｆと、ソース側に配置されたゲート横開口３８との間隔Ｇｓを、ゲート電極４０Ｆと、ソース電極３０Ｆを介在して隣り合うもう１つのゲート電極４０Ｆとの下側部分同士の間隔Ｄｓの１／１０以下とすることが好ましい。
【００３７】
次に、図３Ａ〜図３Ｅを参照して、第２の実施例による半導体装置の製造方法について説明する。
【００３８】
第１の実施例による半導体装置の製造方法の図２Ａから図２Ｃまでの工程は、第２の実施例による半導体装置の製造方法の工程と共通である。
【００３９】
図３Ａに示すように、保護膜３５に、ゲート開口３７を形成する。第１の実施例では、図２Ｄに示したように、ゲート開口３７の形成と同時にゲート横開口３８を形成したが、第２の実施例では、この段階ではゲート横開口３８を形成しない。なお、ゲート開口３７の幅は、後工程で形成する絶縁膜５０の膜厚を考慮して、第１の実施例による方法で形成したゲート開口３７の幅よりもやや広くなっている。
【００４０】
図３Ｂに示すように、ゲート開口３７の内面を覆うように保護膜３５の上に、Ａｌ２Ｏ３からなる絶縁膜５０を、ＣＶＤ、スパッタリング等により形成する。絶縁膜５０の厚さは１〜１００ｎｍ、たとえば１０ｎｍであり、その上面には、ゲート開口３７の内面形状を反映した凹部が形成される。この絶縁膜５０は、ＭＩＳ構造を持つトランジスタのゲート絶縁膜として用いられる。
【００４１】
図３Ｃ示すように、ゲート開口３７の両側に、ゲート横開口３８を形成する。ゲート横開口３８は、絶縁膜５０及び保護膜３５を貫通して、キャップ層２４を露出させる。
【００４２】
図３Ｄに示すように、ゲート電極４０Ｆを形成する。ゲート電極４０Ｆの形成方法は、図２Ｅに示した第１の実施例による半導体装置の製造方法におけるゲート電極４０Ｆの形成方法と同一である。ゲート電極４０Ｆを形成した後、第１の実施例の場合と同様に、窒素雰囲気中にて、４００℃程度の温度で熱処理を行うことにより、保護膜３５を緻密化させ、その保護機能の向上を図る。
【００４３】
図３Ｅに示すように、基板全面を覆うように、保護膜４５を形成し、その上に層間絶縁膜４６を形成する。
【００４４】
第２の実施例においても、ゲート横開口３８が形成されているため、ゲート電極４０Ｆの下側部分の側面と、絶縁膜５０との界面に隙間が発生し難くなる。さらに、保護膜３５のゲート側の端面と、絶縁膜５０との界面における隙間の発生を防止することができる。このため、第１の実施例の場合と同様に、電流コラプスを防止することができる。
【００４５】
第２の実施例においても、ゲート横開口３８を、ゲート電極４０Ｆの両側ではなく、一方の側にのみ配置してもよい。
【００４６】
次に、図４Ａ〜図４Ｄを参照して、第３の実施例による半導体装置の製造方法について説明する。
【００４７】
第２の実施例では、図３Ａに示した工程において、ゲート開口３７のみを形成し、ゲート横開口は形成しなかったが、第３の実施例では、図４Ａに示すように、ゲート開口３７の両側に、ゲート横開口３８を同時に形成する。ゲート開口３７とゲート横開口３８とを同時に形成するという点では、第１の実施例による方法と同一であるが、ゲート開口３７の寸法は、第２の実施例の場合と同様に、第１の実施例による方法で形成されるゲート開口３７よりもやや大きい。
【００４８】
図４Ｂに示すように、ゲート開口３７の内面、及びゲート横開口３８の内面を覆う絶縁膜５０を、保護膜３５の上に形成する。ゲート開口３７の位置には、第２の実施例の場合と同様に、ゲート開口３７の内面形状を反映した凹部が形成される。ゲート横開口３８内は、絶縁膜５０で充填される。なお、ゲート横開口３８の寸法に比べて絶縁膜５０が十分薄い場合には、ゲート横開口３８の位置にも、その内面形状を反映した凹部が形成される。
【００４９】
図４Ｃに示すように、第２の実施例による方法と同様に、ゲート電極４０Ｆを形成し、その後、熱処理を行う。図４Ｄに示すように、基板全面の上に、保護膜４５及び層間絶縁膜４６を形成する。
【００５０】
第３の実施例の場合にも、保護膜３５にゲート横開口３８が形成されているため、保護膜３５のゲート側の端面と、絶縁膜５０との界面に隙間が発生しにくくなる。保護膜３５の上に形成された絶縁膜５０には、ゲート横開口３８が形成されていないが、絶縁膜５０は、保護膜３５と違って、ゲート電極４０Ｆの下にも配置されており、ゲート電極４０の両側の部分が相互に分離されていない。このため、保護膜３５が収縮したときと比べて、絶縁膜５０の収縮による影響は小さい。
【００５１】
なお、ゲート横開口３８を、ゲート電極４０Ｆの一方の側にのみ配置してもよいことは、第１の実施例の場合と同様である。
【００５２】
次に、図５Ａ〜図５Ｅを参照して、第４の実施例による半導体装置の製造方法について説明する。第１の実施例による方法の図２Ａから図２Ｂまでの工程は、第４の実施例による方法の工程と共通である。
【００５３】
図５Ａに示すように、キャップ層２４の上に、断面がＴ型のゲート電極４０Ｆを形成する。ゲート電極４０Ｆは、例えば３層レジスト法を用いて形成することができる。
【００５４】
図５Ｂに示すように、ゲート電極４０Ｆ、ソース電極３０Ｆ、及びドレイン電極３１Ｆの表面を覆うように、基板上に、例えばＳｉＮからなる厚さ５ｎｍ〜５００ｎｍの保護膜６０を形成する。保護膜６０は、ゲート電極４０Ｆの庇部分の下側表面、及び庇部分の陰になる領域にも堆積するように、等方的な成長に適したＣＶＤ等により形成される。
【００５５】
図５Ｃに示すように、レジスト膜６２を形成した後、ゲート電極４０Ｆとソース電極３０Ｆとの間、及びゲート電極４０Ｆとドレイン電極３１Ｆとの間に開口を形成する。開口が設けられたレジスト膜６２をエッチングマスクとして、保護膜６０をエッチングし、ゲート横開口６１を形成する。なお、ゲート横開口６１を、ゲート電極４０Ｆの一方の側にのみ形成してもよい。
【００５６】
図５Ｄに示すように、レジスト膜６２を除去する。この状態で、熱処理を行う。この熱処理により、保護膜６０が緻密化され、その保護機能が高められる。図５Ｅに示すように、保護膜６０の上に、保護膜４５及び層間絶縁膜４６を形成する。保護膜６０に設けられていたゲート横開口６１内は、その上に形成される保護膜４５で埋め込まれる。
【００５７】
第４の実施例においては、ゲート電極４０Ｆを形成した後の熱処理時に、保護膜６０にゲート横開口６１が形成されている。このため、保護膜６０の収縮に起因して、ゲート電極４０Ｆの下側部分の側面と、保護膜６０との界面に隙間が発生することが抑制される。
【００５８】
次に、図６Ａ〜図６Ｄを参照して、第５の実施例による半導体装置の製造方法について説明する。図６Ａに示した構造は、第４の実施例による方法の図５Ｂに示した段階の構造と同一である。ゲート電極４０Ｆ、ソース電極３０Ｆ、ドレイン電極３１Ｆ、及びキャップ層２４の表面が、保護膜６０で覆われている。
【００５９】
図６Ｂに示すように、ゲート電極４０Ｆの庇部分の陰になっている領域の保護膜６０が残るように、キャップ層２４の表面上の保護膜６０に異方性エッチングを施す。ゲート電極４０Ｆ、ソース電極３０Ｆ、及びドレイン電極３１Ｆの上面上の保護膜６０も除去され、これらの電極の上面が露出する。ゲート電極４０Ｆの庇部分の下側の表面、ゲート電極４０Ｆ、ソース電極３０Ｆ、及びドレイン電極３１Ｆの側面上にも、保護膜６０が残る。
【００６０】
この状態で、熱処理を行う。これにより、保護膜６０が緻密化され、その保護機能が向上する。
【００６１】
図６Ｃに示すように、基板の全面の上に、保護膜４５を形成する。さらに、図６Ｄに示すように、保護膜４５の上に層間絶縁膜４６を形成する。
【００６２】
第５の実施例では、図６Ｂに示したように、熱処理時に、ゲート電極４０の下端に隣接する領域のキャップ層２４の表面が保護膜６０で覆われている。この保護膜６０は、庇部分の陰になる領域のみを覆っているため、その収縮による影響が小さく、ゲート電極４０Ｆの下側部分の側面と、保護膜６０との界面に隙間が発生することを抑制できる。
【００６３】
上記第１〜第５の実施例では、電子層構造２１と電子供給層２３との間にスペーサ層２２を配置したが、スペーサ層２２を省略することも可能である。また、電子供給層２３の上に配置したキャップ層２４を省略することも可能である。また、電子走行層２１からゲート電極４０Ｆやソース電極３０Ｆまでの半導体エピタキシャル積層構造に、電界効果型トランジスタとして動作する他の構造を採用してもよい。
【００６４】
上記第１〜第５の実施例は、電子走行層２１、電子供給層２３等に、Ｖ族元素として窒素を含む窒化物半導体を用いる場合に特に高い効果が期待される。窒化物半導体層を積層するための基板材料として、ＳｉＣの他に、サファイヤ、ＧａＡｓ、Ｓｉ等を用いてもよい。また、基板は、半絶縁性であってもよいし、導電性を有していてもよい。また、上記第２及び第３の実施例では、ＭＩＳゲートの絶縁材料としてＡｌ２Ｏ３を用いているが、これに限定されるものではなく、無機の絶縁材料であれば他の材料を適用してもよい。
【００６５】
また、上記第１〜第５の実施例では、ソース電極３０Ｆ及びドレイン電極３１Ｆと、電子走行層２１との間のオーミック特性を確立させるために、電極形成後に熱処理を行ったが、電極材料によっては、熱処理を行わなくてもオーミック特性が得られる場合もある。
【００６６】
また、上記第１〜第５の実施例では、保護膜３５及び６０にＳｉＮを用いたが、その他の無機絶縁材料を用いてもよい。保護膜３５及び６０の線膨張係数が、基板２０の線膨張係数よりも大きい場合に、ゲート横開口を形成する効果が顕著である。
【００６７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６８】
上記第１〜第５の実施例を含む実施形態に関し、更に以下の付記を開示する。
【００６９】
（付記１）
半導体基板の上方に形成されたソース電極及びドレイン電極と、
前記半導体基板の上方に形成され、前記ソース電極とドレイン電極との間に配置されたゲート電極と、
前記ソース電極とゲート電極との間、及び前記ドレイン電極とゲート電極との間に形成された絶縁材料からなる保護膜と、
前記保護膜に形成され、前記ソース電極とゲート電極との間の領域、及び前記ドレイン電極とゲート電極との間の領域の少なくとも一方に、該ゲート電極、ソース電極、及びドレイン電極のいずれからも間隔を隔てて配置されたゲート横開口と
を有する半導体装置。
【００７０】
（付記２）
前記半導体基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と
をさらに有し、前記ソース電極、前記ドレイン電極、及び前記ゲート電極は、前記電子供給層の上方に形成されていることを特徴とする付記１に記載の半導体装置。
【００７１】
（付記３）
前記ソース電極、前記ドレイン電極、前記ゲート電極、及び前記ゲート横開口の各々は、第１の方向に延在するように配置されている付記１または２に記載の半導体装置。
【００７２】
（付記４）
前記保護膜の線膨張係数が、前記半導体基板の線膨張係数よりも大きい付記１乃至３のいずれか１項に記載の半導体装置。
【００７３】
（付記５）
さらに、前記保護膜とは異なる絶縁材料で形成され、前記ゲート電極と前記電子供給層との間に配置されるとともに、前記保護膜の表面を覆う絶縁膜を有する付記２に記載の半導体装置。
【００７４】
（付記６）
前記絶縁膜が、前記ゲート横開口の内面を覆っている付記５に記載の半導体装置。
【００７５】
（付記７）
前記保護膜が、前記ゲート電極の表面を覆っている付記１乃至４のいずれか１項に記載の半導体装置。
【００７６】
（付記８）
前記ドレイン電極及び前記ソース電極は、前記電子供給層とオーミック接合していることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００７７】
（付記９）
半導体基板の上方に形成されたソース電極及びドレイン電極と、
前記半導体基板の上方に形成され、前記ソース電極とドレイン電極との間に配置されると共に、基部と該基部上に形成された庇部とを含むゲート電極と、
前記ゲート電極の庇部の下方の領域及び基部の側面に形成された絶縁材料からなる第１の保護膜と、
前記第１の保護膜の表面を覆うと共に、前記ソース電極と前記ゲート電極との間、及び前記ドレイン電極と前記ゲート電極との間に形成された絶縁材料からなる第２の保護膜と
を有する半導体装置。
【００７８】
（付記１０）
（ａ）半導体基板の上方に、ソース電極及びドレイン電極を形成する工程と、
（ｂ）前記ソース電極とドレイン電極との間に、絶縁材料からなる保護膜を形成する工程と、
（ｃ）前記保護膜にゲート開口を形成する工程と、
（ｄ）前記ゲート開口と前記ソース電極との間、及び該ゲート開口と前記ドレイン電極との間の少なくとも一方に配置されるゲート横開口を、前記保護膜に形成する工程と、
（ｅ）前記ゲート開口を含む領域にゲート電極を形成する工程と、
（ｆ）前記ゲート電極を形成する工程（ｅ）の後、前記半導体基板の熱処理を行う工程と
を有する半導体装置の製造方法
（付記１１）
前記ゲート開口と、前記ゲート横開口とを同時に形成する付記１０に記載の半導体装置の製造方法。
【００７９】
（付記１２）
前記工程（ｄ）の後、前記ゲート開口の内面、前記ゲート横開口の内面、及び前記保護膜の上面を被覆し、前記ゲート開口の内面形状を反映した凹部を上面に持つ絶縁膜を形成する工程を有し、
前記工程（ｅ）において、前記ゲート電極の下端が前記絶縁膜の上面に形成された凹部内を充填するように該ゲート電極を形成する付記１１に記載の半導体装置の製造方法。
【００８０】
（付記１３）
前記工程（ｃ）の後、前記ゲート開口の内面、及び前記保護膜の上面を被覆し、前記ゲート開口の内面形状を反映した凹部を上面に持つ絶縁膜を形成する工程を有し、
前記工程（ｄ）において、前記絶縁膜及び前記保護膜の両方に、前記ゲート横開口を形成し、
前記工程（ｅ）において、前記絶縁膜の上面に形成されている凹部内に前記ゲート電極の下端が充填されるように、前記ゲート電極を形成する付記１０に記載の半導体装置の製造方法。
【００８１】
（付記１４）
前記工程（ｆ）の後、少なくとも前記保護膜及び前記ゲート横開口を覆う絶縁材料からなる上部保護膜を形成する工程を含む付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００８２】
（付記１５）
前記保護膜と、前記上部保護膜とが、同一の絶縁材料で形成されている付記１４に記載の半導体装置の製造方法。
【００８３】
（付記１６）
前記半導体基板の上方に、電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と
をさらに有し、
前記工程（ａ）は、前記ソース電極及び前記ドレイン電極を前記電子供給層の上方に形成することを特徴とする付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００８４】
（付記１７）
前記電子供給層の上にキャップ層を形成する工程と、
前記キャップ層をパターニングして、前記電子供給層の一部を露出させる工程と
をさらに有し、
前記工程（ａ）は、前記ソース電極及び前記ドレイン電極を、前記露出した電子供給層の上に形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【００８５】
（付記１８）
前記工程（ｂ）は、前記キャップ層の上に前記保護膜を形成する形成することを特徴とする付記１７に記載の半導体装置の製造方法。
【００８６】
（付記１９）
前記工程（ｃ）は、前記キャップ層を露出させるように前記ゲート開口を形成することを特徴とする付記１８に記載の半導体装置の製造方法。
【００８７】
（付記２０）
前記電子走行層の上にスペーサ層を形成する工程をさらに有し、
前記電子供給層は、前記スペーサ層の上に形成されることを特徴とする付記１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８８】
【図１】第１の実施例による半導体装置の平面図である。
【図２−１】（２Ａ）〜（２Ｃ）は、第１の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図２−２】（２Ｄ）及び（２Ｅ）は、第１の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）であり、（２Ｆ）は、第１の実施例による半導体装置の断面図である。
【図３−１】（３Ａ）〜（３Ｃ）は、第２の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図３−２】（３Ｄ）は、第２の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）であり、（３Ｅ）は、第２の実施例による半導体装置の断面図である。
【図４−１】（４Ａ）及び（４Ｂ）は、第３の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図４−２】（４Ｃ）は、第３の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）であり、（４Ｄ）は、第３の実施例による半導体装置の断面図である。
【図５−１】（５Ａ）〜（５Ｃ）は、第４の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図５−２】（５Ｄ）は、第４の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）であり、（５Ｅ）は、第４の実施例による半導体装置の断面図である。
【図６−１】（６Ａ）及び（６Ｂ）は、第５の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図６−２】（６Ｃ）は、第５の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）であり、（６Ｄ）は、第５の実施例による半導体装置の断面図である。
【図７】従来の方法で作製した半導体装置の断面図である。
【符号の説明】
【００８９】
１０  活性領域
２０  半導体基板
２１  電子走行層
２２  スペーサ層
２３  電子供給層
２４  キャップ層
３０Ｆ  ソース電極
３０Ｗ  ソース配線
３０Ｐ  ソースパッド
３１Ｆ  ドレイン電極
３１Ｗ  ドレイン配線
３１Ｐ  ドレインパッド
３５  保護膜
３７  ゲート開口
３８  ゲート横開口
４０Ｆ  ゲート電極
４０Ｗ  ゲート配線
４０Ｐ  ゲートパッド
４０Ａ  庇部
４５  保護膜
４６  層間絶縁膜
５０  絶縁膜
６０  保護膜
６１  ゲート横開口
６２  レジスト膜
９０  隙間
【図１】
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【図２−１】
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【図２−２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７】
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