(57)【特許請求の範囲】
【請求項１】
外部回路から入力されたシリアル信号からクロックを再生して再生クロックを出力するともに、上記シリアル信号のデータを高速データとして出力するクロック再生回路と、
上記クロック再生回路からのデータを所定の信号変換を行って変換後のデータを出力する第１の変換回路と、
上記第１の変換回路からのデータのクロック周波数を変換して変換後のデータを出力するエラスティックバッファとを備えたシリアル通信回路において、
外部回路から入力された参照クロックに同期して上記シリアル信号のデータを取り込み当該データを低速データとして出力するとともに、当該シリアル信号のデータを所定のパターンのデータと比較して一致しているときに一致信号を出力する比較回路と、
上記一致信号を受信していないとき上記高速データ及び上記再生クロックを選択して上記高速データを上記第１の変換回路に出力しかつ上記再生クロックを上記第１の変換回路及び上記エラスティックバッファに出力する一方、上記一致信号を受信しているとき上記低速データ及び上記参照クロックを選択して上記低速データを上記第１の変換回路に出力しかつ上記参照クロックを上記第１の変換回路及び上記エラスティックバッファに出力する選択回路とを備え、
当該シリアル通信回路の後段回路の論理機能のテストが可能となることを特徴とするシリアル通信回路。
【請求項２】
上記シリアル通信回路は、
上記比較回路に代えて設けられ、外部回路から入力された参照クロックに同期して上記シリアル信号のデータを取り込み当該データを低速データとして出力する同期データ取り込み部と、
上記同期データ取り込み部からの低速データを所定の信号変換を行って変換後のデータを出力するともに、上記変換後のデータが所定のパターンのデータであるか否かを判断して、上記パターンのデータであるときに低速コード有効信号を出力する第２の変換回路とをさらに備え、
上記選択回路は、上記一致信号に代えて上記低速コード有効信号を受信し、上記低速コード有効信号を受信していないとき上記第１の変換回路からのデータ及び上記再生クロックを選択して上記エラスティックバッファに出力する一方、上記低速コード有効信号を受信しているとき上記第２の変換回路からのデータ及び上記参照クロックを選択して上記エラスティックバッファに出力すること特徴とする請求項１記載のシリアル通信回路。
【請求項３】
上記パターンのデータは８Ｂ１０Ｂエンコードの正常コードの連続データであることを特徴とする請求項２記載のシリアル通信回路。
【請求項４】
上記パターンのデータはさらにＰＣＩ  Ｅｘｐｒｅｓｓのオーダード・セットのデータを含むことを特徴とする請求項３記載のシリアル通信回路。
【請求項５】
外部回路から入力された差動信号のシリアル信号からクロックを再生して再生クロックを出力するともに、上記シリアル信号のデータを高速データとして出力するクロック再生回路と、
上記クロック再生回路からのデータを所定の信号変換を行って変換後のデータを出力する変換回路と、
上記変換回路からのデータのクロック周波数を変換して変換後のデータを出力するエラスティックバッファとを備えたシリアル通信回路において、
外部回路から入力された参照クロックに同期して上記シリアル信号のデータを取り込み当該データを低速データとして出力する同期データ取り込み部と、
上記差動信号のうちの受信信号とその反転信号の各信号電圧が互いに同一の電圧でありその各信号電圧が所定のしきい値電圧よりも小さい又は大きい状態が所定の継続時間にわたって維持されてないときに上記高速データ及び上記再生クロックを選択して上記高速データを上記変換回路に出力しかつ上記再生クロックを上記変換回路及び上記エラスティックバッファに出力する一方、上記状態が所定の継続時間にわたって維持されているとき上記低速データ及び上記参照クロックを選択して上記低速データを上記変換回路に出力しかつ上記参照クロックを上記変換回路及び上記エラスティックバッファに出力する選択回路とを備え、
当該シリアル通信回路の後段回路の論理機能のテストが可能となることを特徴とするシリアル通信回路。
【請求項６】
上記しきい値電圧は任意に変更設定可能なしきい値電圧であって外部回路から入力されることを特徴とする請求項５記載のシリアル通信回路。
【請求項７】
任意に変更設定可能なしきい値電圧を発生する電圧発生器をさらに備えたことを特徴する請求項５記載のシリアル通信回路。
【請求項８】
上記継続時間は任意に変更設定可能な継続時間であって外部回路から入力されることを特徴とする請求項５乃至７のうちのいずれか１つに記載のシリアル通信回路。
【請求項９】
任意に変更設定可能な継続時間を発生する時間発生器をさらに備えたことを特徴する請求項５乃至７のうちのいずれか１つに記載のシリアル通信回路。
【請求項１０】
上記パターンのデータは任意に変更設定可能なパターンのデータであって外部回路から入力されることを特徴とする請求項１記載のシリアル通信回路。
【請求項１１】
任意に変更設定可能なパターンのデータを発生するパターン発生器をさらに備えたことを特徴とする請求項１記載のシリアル通信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＰＣＩ（Peripheral Component Interconnection）Ｅｘｐｒｅｓｓ又はＵＳＢ３．０（Universal Serial data Bus Version 3.0）などの規格に準拠して高速シリアルデータ通信を行うシリアル通信回路に関する。
【背景技術】
【０００２】
ＰＣＩ  ＥｘｐｒｅｓｓはＰＣＩに続く「第三世代のＰＣ用インターフェース規格」と位置づけられ、２．５Ｇｂｐｓのシリアル信号伝送、ポイント・ツー・ポイントつまりバス構造を有しない分岐しない信号接続経路、プロトコルを使用したデータ通信、ソフトウエアのＰＣＩ互換性などの特徴を有している。そして、ＰＣＩ  Ｅｘｐｒｅｓｓは、パーソナルコンピュータのボード上のＬＳＩ間での通信、ボード間の通信、さらに、ケーブルによる短距離の筐体間の通信にも使用されている（非特許文献１及び２参照。）。
【０００３】
また、特許文献１においては、高価な高速テスタ−を用いることなく受信部をテストでき、しかも故障検出率を向上させることも可能な構成を持つ半導体集積回路装置が開示されている。当該半導体集積回路装置では、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第１ＣＤＲ回路３Ａを含む第１受信部ＲＸＡと、パラレルデータを、送信クロック、及び第１ＣＤＲ回路３Ａが生成したクロックＴＴＸＣＬＫＡのいずれかに同期したシリアルデータに変換する第１Ｓｅｒ１Ａを含む第１送信部ＴＸＡと、シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第２ＣＤＲ回路３Ｂを含む第２受信部ＲＸＢと、パラレルデータを、送信クロック、及び第２ＣＤＲ回路３Ｂが生成したクロックＴＴＸＣＬＫＢのいずれかに同期したシリアルデータに変換する第２Ｓｅｒ１Ｂを含む第２送信部ＴＸＢとを具備することを特徴としている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＰＣＩ  Ｅｘｐｒｅｓｓ規格などの高速シリアルインターフェースをテストするためには、テスタから受信部へ高速シリアル信号を入力しなければならない。そのためには高価なテスタが必要となり、コストがかかるという問題点があった。
【０００５】
また、特許文献１で開示された半導体集積回路装置のループバックテストでは、任意のパターンを入力するためには送信側に別途回路を設ける必要があるなど制限事項があった。また、受信部から後段回路への経路の論理テストを任意に行うことができないという問題点があった。
【０００６】
本発明の目的は以上の問題点を解決し、回路規模や必要端子の増加を最小限にし、高速シリアルインターフェース回路を高価なテスタを用いずに論理機能テストすることができるシリアル通信回路を提供することにある。
【課題を解決するための手段】
【０００７】
第１の発明に係るシリアル通信回路は、外部回路から入力されたシリアル信号からクロックを再生して再生クロックを出力するともに、上記シリアル信号のデータを高速データとして出力するクロック再生回路と、
上記クロック再生回路からのデータを所定の信号変換を行って変換後のデータを出力する第１の変換回路と、
上記第１の変換回路からのデータのクロック周波数を変換して変換後のデータを出力するエラスティックバッファとを備えたシリアル通信回路において、
外部回路から入力された参照クロックに同期して上記シリアル信号のデータを取り込み当該データを低速データとして出力するとともに、当該シリアル信号のデータを所定のパターンのデータと比較して一致しているときに一致信号を出力する比較回路と、
上記一致信号を受信していないとき上記高速データ及び上記再生クロックを選択して上記高速データを上記第１の変換回路に出力しかつ上記再生クロックを上記第１の変換回路及び上記エラスティックバッファに出力する一方、上記一致信号を受信しているとき上記低速データ及び上記参照クロックを選択して上記低速データを上記第１の変換回路に出力しかつ上記参照クロックを上記第１の変換回路及び上記エラスティックバッファに出力する選択回路とを備え、
当該シリアル通信回路の後段回路の論理機能のテストが可能となることを特徴とする。
【０００８】
上記シリアル通信回路において、上記シリアル通信回路は、
上記比較回路に代えて設けられ、外部回路から入力された参照クロックに同期して上記シリアル信号のデータを取り込み当該データを低速データとして出力する同期データ取り込み部と、
上記同期データ取り込み部からの低速データを所定の信号変換を行って変換後のデータを出力するともに、上記変換後のデータが所定のパターンのデータであるか否かを判断して、上記パターンのデータであるときに低速コード有効信号を出力する第２の変換回路とをさらに備え、
上記選択回路は、上記一致信号に代えて上記低速コード有効信号を受信し、上記低速コード有効信号を受信していないとき上記第１の変換回路からのデータ及び上記再生クロックを選択して上記エラスティックバッファに出力する一方、上記低速コード有効信号を受信しているとき上記第２の変換回路からのデータ及び上記参照クロックを選択して上記エラスティックバッファに出力すること特徴とする。
【０００９】
また、上記シリアル通信回路において、上記パターンのデータは８Ｂ１０Ｂエンコードの正常コードの連続データであることを特徴とする。
【００１０】
さらに、上記シリアル通信回路において、上記パターンのデータはさらにＰＣＩ  Ｅｘｐｒｅｓｓのオーダード・セットのデータを含むことを特徴とする。
【００１１】
第２の発明に係るシリアル通信回路は、外部回路から入力された差動信号のシリアル信号からクロックを再生して再生クロックを出力するともに、上記シリアル信号のデータを高速データとして出力するクロック再生回路と、
上記クロック再生回路からのデータを所定の信号変換を行って変換後のデータを出力する変換回路と、
上記変換回路からのデータのクロック周波数を変換して変換後のデータを出力するエラスティックバッファとを備えたシリアル通信回路において、
外部回路から入力された参照クロックに同期して上記シリアル信号のデータを取り込み当該データを低速データとして出力する同期データ取り込み部と、
上記差動信号のうちの受信信号とその反転信号の各信号電圧が互いに同一の電圧でありその各信号電圧が所定のしきい値電圧よりも小さい又は大きい状態が所定の継続時間にわたって維持されてないときに上記高速データ及び上記再生クロックを選択して上記高速データを上記変換回路に出力しかつ上記再生クロックを上記変換回路及び上記エラスティックバッファに出力する一方、上記状態が所定の継続時間にわたって維持されているとき上記低速データ及び上記参照クロックを選択して上記低速データを上記変換回路に出力しかつ上記参照クロックを上記変換回路及び上記エラスティックバッファに出力する選択回路とを備え、
当該シリアル通信回路の後段回路の論理機能のテストが可能となることを特徴とする。
【００１２】
上記シリアル通信回路において、上記しきい値電圧は任意に変更設定可能なしきい値電圧であって外部回路から入力されることを特徴とする。
【００１３】
また、上記シリアル通信回路において、任意に変更設定可能なしきい値電圧を発生する電圧発生器をさらに備えたことを特徴する。
【００１４】
さらに、上記シリアル通信回路において、上記継続時間は任意に変更設定可能な継続時間であって外部回路から入力されることを特徴とする。
【００１５】
またさらに、上記シリアル通信回路において、任意に変更設定可能な継続時間を発生する時間発生器をさらに備えたことを特徴する。
【００１６】
またさらに、上記シリアル通信回路において、上記パターンのデータは任意に変更設定可能なパターンのデータであって外部回路から入力されることを特徴とする。
【００１７】
さらに、上記シリアル通信回路において、任意に変更設定可能なパターンのデータを発生するパターン発生器をさらに備えたことを特徴とする。
【発明の効果】
【００１８】
本発明に係るシリアル通信回路によれば、高価なテスタを用いずに低速シリアルデータを入力することで通常回路の論理機能テスト可能となる。従来技術ではループバックのみのテストなので外部（テスタ）から自由なパケットデータを入力することができず任意の機能のテストが不可能だったが、本発明により低速に任意のパケットデータを入力することができるので、論理機能テストが可能となる。かつテストのための端子増加はない。
【００１９】
また、高速シリアル信号が無効時に低速シリアル信号が例えば８Ｂ１０Ｂエンコードのデータとして有効であれば低速シリアル信号を受信し通常回路の論理機能テスト可能となる。１０Ｂ８Ｂ変換を用いるシリアルデータの場合は特定パターンを設定することなく低速に切替えることができる。
【００２０】
さらに、高速シリアル信号が無効時に低速シリアル信号が例えばＰＣＩ  Ｅｘｐｒｅｓｓ規格のオーダード・セットとして有効であれば低速シリアル信号を受信し通常回路の論理機能テスト可能となる。ここで、８Ｂ１０Ｂエンコードデータのコード有効信号だけでなくＰＣＩＥｘｐｒｅｓｓ規格のＯｒｄｅｒＳｅｔというパケットデータを確実に判断することで低速側への誤切り替えを防ぐことができる。
【００２１】
またさらに、差動信号の両信号を同じレベルした時の電圧値によって、低速データを選択することができ、その後低速シリアル信号を受信し通常回路、機能テスト可能となる。速シリアルデータを受信するために特定パターンを用意することなく、電圧レベルを制御することで可能となる。
【００２２】
また、外部回路からしきい値電圧、継続時間のしきい値又は特定パターンのデータを自由に設定できるので、テスト環境における電圧変動の影響を回避できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態に係る、物理層回路部１１１を備えた半導体集積回路１０１の構成を示すブロック図である。
【図２】本発明の第２の実施形態に係る、物理層回路部１１２を備えた半導体集積回路１０２の構成を示すブロック図である。
【図３】本発明の第３の実施形態に係る、物理層回路部１１３を備えた半導体集積回路１０３の構成を示すブロック図である。
【図４】本発明の第４の実施形態に係る、物理層回路部１１４を備えた半導体集積回路１０４の構成を示すブロック図である。
【図５】図１の選択回路４によって実行されるデータ選択処理を示すフローチャートである。
【図６】図２の選択回路４ａによって実行されるデータ選択処理を示すフローチャートである。
【図７】図３の選択回路４ｂによって実行されるデータ選択処理を示すフローチャートである。
【図８】図４の選択回路４ｃによって実行されるデータ選択処理を示すフローチャートである。
【図９】本発明の第５の実施形態（第４の実施形態の変形例）に係る、図４の選択回路４ｃによって実行されるデータ選択処理を示すフローチャートである。
【図１０】本発明の第６の実施形態に係る、物理層回路部１１６を備えた半導体集積回路１０６の構成を示すブロック図である。
【図１１】本発明の第７の実施形態に係る、物理層回路部１１７を備えた半導体集積回路１０７の構成を示すブロック図である。
【図１２】本発明の第８の実施形態に係る、物理層回路部１１８１を備えた半導体集積回路１０８の構成を示すブロック図である。
【図１３Ａ】図１〜図４、図１０〜図１２のクロック再生回路１１の構成を示すブロック図である。
【図１３Ｂ】図１３Ａのクロック再生回路１１の動作を示すタイミングチャートである。
【図１４Ａ】従来技術に係る８Ｂ１０Ｂ変換器（８Ｂ１０Ｂエンコーダ）６Ａの構成を示すブロック図である。
【図１４Ｂ】図１〜図４、図１０〜図１２の１０Ｂ８Ｂ変換器（８Ｂ１０Ｂデコーダ）６の構成を示すブロック図である。
【図１５Ａ】図１の同期式パターン比較回路１２の構成を示すブロック図である。
【図１５Ｂ】図１５Ａの同期式パターン比較回路１２の動作を示すタイミングチャートである。
【図１６】図１の選択回路４の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２５】
第１の実施形態．
図１は本発明の第１の実施形態に係る、物理層回路部１１１を備えた半導体集積回路１０１の構成を示すブロック図であり、図５は図１の選択回路４によって実行されるデータ選択処理を示すフローチャートである。また、図１３Ａは図１及び後述する図２〜図４、図１０〜図１２のクロック再生回路１１の構成を示すブロック図であり、図１３Ｂは図１３Ａのクロック再生回路１１の動作を示すタイミングチャートである。さらに、図１４Ｂは図１及び後述する図２〜図４、図１０〜図１２の１０Ｂ８Ｂ変換器（８Ｂ１０Ｂデコーダ）６の構成を示すブロック図である。またさらに、図１５Ａは図１の同期式パターン比較回路１２の構成を示すブロック図であり、図１５Ｂは図１５Ａの同期式パターン比較回路１２の動作を示すタイミングチャートであり、図１６は図１の選択回路４の構成を示すブロック図である。
【００２６】
図１において、半導体集積回路１０１は、物理層回路部１１１と、それよりも上位の層に係る論理層処理などの回路（図示せず。）と、当該半導体集積回路１０１の全体の動作を制御するコントローラ１１０とを備えて構成される。ここで、物理層回路部１１１は、受信差動信号レシーバ１と、高速シリアル受信部２と、低速シリアル受信部３と、選択回路４と、シリアル／パラレル変換器（以下、ＳＰ変換器という。）５と、１０Ｂ８Ｂ変換器６と、エラスティックバッファ７とを備えて構成される。また、高速シリアル受信部２はクロック再生回路１１を備えて構成され、低速シリアル受信部３は特定パターンメモリ１２ｍを含む同期式パターン比較回路１２を備えて構成される。
【００２７】
図１において、例えば外部回路である大規模集積回路（以下、ＬＳＩという。）から所定のシリアル差動伝送線路を介して伝送されてきた受信差動信号は受信差動信号レシーバ１に入力され、増幅されかつ所定の高速シリアルデータ信号に変換された後、高速シリアル受信部２のクロック再生回路１１及び低速シリアル受信部３の同期式パターン比較回路１２に出力される。
【００２８】
図１３Ａはクロック再生回路１１の一例を示しており、クロック再生回路１１は、図１３Ａ及び図１３Ｂに示すように、ＬＳＩ５０から所定のシリアル伝送線路６０を介して伝送されてきた高速のシリアル信号を、位相比較器６１、フィルタ６２及び電圧制御発振器（ＶＣＯ）６３からなるＰＬＬ回路によりクロックを再生して位相比較器６１及びデータフリップフロップ（データＦＦ）６４に出力する。データフリップフロップ６４は入力される高速シリアル信号を再生されたクロックのタイミングで取り込んで、上記クロックに同期したデータを再生して出力する。抽出された高速データ及び再生クロックは、図１に示すように、選択回路４に出力される。
【００２９】
図１において、同期式パターン比較回路１２は、図１５Ａ及び図１５Ｂに示すように、フリップフロップ２１と比較器２２とで構成され、外部回路から入力される参照クロックをクロックとして入力し、そのクロックで上記受信差動信号レシーバ１からの高速のシリアル信号を取り込み、取り込んだシリアル信号のデータが、特定パターンメモリ１２ｍに予め格納された特定パターンのデータと一致すれば、一致信号をアサートする。その信号は選択回路４の選択制御信号として入力されて後述のように、高速データと低速データを切替える。同期式パターン比較回路１２のフリップフロップ２１で取り込んだデータを低速データとして選択回路４に出力されるとともに、上記参照クロックは選択回路４に出力される。
【００３０】
選択回路４は、図１６に示すように、２つのセレクタ２３，２４により構成され、リセット信号（例えばパワーオン時などにコントローラ１１０から発生される）及び一致信号を含む選択制御信号に基づいて、高速データと低速データのうちの１つを選択して選択後データとして出力するとともに、再生クロックと参照クロックのうちの１つを選択して選択後クロックとして出力する。ここで、高速データの選択時に再生クロックが出力される一方、低速データの選択時に参照クロックが出力される。なお、選択回路４のデータ選択処理については図５を参照して詳細後述する。次いで、図１のＳＰ変換器５は、入力される選択後データであるシリアルデータを、選択後クロックに基づいて、パラレルデータに変換して１０Ｂ８Ｂ変換器６に出力する。ここで、１０Ｂ８Ｂ変換器６は公知の８Ｂ１０Ｂデコーダであって、１０ビットにエンコードされたシリアルデータを８ビットのシリアルデータにデコードしてエラスティックバッファ７に出力する。なお、１０Ｂ８Ｂ変換器６とは逆の変換処理を行う公知の８Ｂ１０Ｂ変換器（８Ｂ１０Ｂエンコーダ）６Ａを図１４Ａに示している。さらに、エラスティックバッファ７は、選択後受信クロックから、後段の論理層処理部クロックにクロック周波数を変換する処理を行うためのバッファであり、入力されるデータをクロック変換して論理層処理部に出力する。
【００３１】
図５は図１の選択回路４によって実行されるデータ選択処理を示すフローチャートである。
【００３２】
図５において、ステップＳ１においてリセット信号を受信したか否かが判断され、ＹＥＳとなるまでステップＳ１の処理が実行され、ＹＥＳとなったときに、ステップＳ２において高速データを選択する。次いで、ステップＳ３において一致信号を受信したか否かが判断され、ＹＥＳのときはステップＳ６に進む一方、ＮＯのときはステップＳ３に進む。ステップＳ４では、高速データを選択し、ステップＳ５においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ４に戻る一方、ＹＥＳのときはステップＳ２に戻る。また、ステップＳ６では、低速データを選択し、ステップＳ７においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ６に戻る一方、ＹＥＳのときはステップＳ２に戻る。
【００３３】
以上説明したように、本実施形態によれば、リセット後は高速データを選択するようになっている。同期式パターン比較回路１２は参照クロックでデータを取り込み、予め用意された特定パターンのデータと比較する。一致したら、選択回路４に一致信号をアサートして出力する。一致信号は一度アサートされたらリセットまでその状態を保持する。一致信号がアサートされたら低速データを選択しＳＰ変換器５に選択後データとして出力する。また、同時に参照クロックを選択クロックとして出力する。参照クロックは安価なテスタで入力可能なクロック周波数とし、このクロックと同期して低速にシリアル入力することで安価なテスタでシリアル入力可能となる。これにより、低速シリアル信号を受信し通常回路の論理機能テスト可能となる。従来技術ではループバックのみのテストなので外部装置のテスタから自由なパターンを入力することができず、任意の機能のテストが不可能だったが、本実施形態により低速に任意のパターンを入力することができるので、後段の論理機能テストが可能となる。また、参照クロックは物理層へ入力クロック（例えばＰＬＬ回路への入力クロック）と共通化すれば、テストのための端子数の増加はない。
【００３４】
第２の実施形態．
図２は本発明の第２の実施形態に係る、物理層回路部１１２を備えた半導体集積回路１０２の構成を示すブロック図であり、図６は図２の選択回路４ａによって実行されるデータ選択処理を示すフローチャートである。
【００３５】
図１において、半導体集積回路１０２は、物理層回路部１１２と、それよりも上位の層に係る論理層処理などの回路（図示せず。）と、当該半導体集積回路１０２の全体の動作を制御するコントローラ１１０とを備えて構成される。ここで、物理層回路部１１２は、受信差動信号レシーバ１と、高速シリアル受信部２ａと、低速シリアル受信部３ａと、選択回路４ａと、エラスティックバッファ７とを備えて構成される。また、高速シリアル受信部２ａは、クロック再生回路１１と、ＳＰ変換器５ａと、１０Ｂ８Ｂ変換器６ａとを備えて構成され、低速シリアル受信部３ａは、同期データ取り込み部１３と、ＳＰ変換器５ａと、１０Ｂ８Ｂ変換器６ａとを備えて構成される。なお、クロック再生回路１１と、ＳＰ変換器５ａ，５ｂと、１０Ｂ８Ｂ変換器６ａ，６ｂと、エラスティックバッファ７とは図１の各回路と同様に構成され、同様に動作する。
【００３６】
図１において、高速シリアル受信部２ａのクロック再生回路１１は高速シリアル信号からクロックを再生し、そのクロックとそのクロックに同期したシリアルデータを出力し、ＳＰ変換器５ａによるシリアルパラレル変換及び１０Ｂ８Ｂ変換器６ａによる１０Ｂ８Ｂ変換を行った後、変換後の高速データが選択回路４ａに出力される。一方、低速シリアル受信部３ａの同期データ取り込み部１３は参照クロックをクロックとして入力し、そのクロックでシリアルデータ信号を取り込み、ＳＰ変換器５ａによるシリアルパラレル変換及び１０Ｂ８Ｂ変換器６ａによる１０Ｂ８Ｂ変換を行った後、変換後の低速データが選択回路４ａに出力される。なお、１０Ｂ８Ｂ変換器６ａ，６ｂは入力されるシリアルデータ信号が高速コード信号として有効な信号（高速の８Ｂ１０Ｂエンコードの正常コードの連続データ）であるか否か、低速コード信号として有効な信号（低速の８Ｂ１０Ｂエンコードの正常コードの連続データ）であるか否かを判断して、高速コード有効信号又は低速コード有効信号をアサートする。
【００３７】
選択回路４ａは、各１０Ｂ８Ｂ変換回路６ａ，６ｂからのコード有効信号及びコントローラ１１０からのリセット信号に基づいて、高速データ又は低速データを選択してエラスティックバッファ７に出力する。具体的には、高速コード有効信号がアサートされており高速データが有効な場合は高速データを選択する一方、高速コード有効信号がアサートされておらずかつ低速コード有効信号がアサートされており低速データが有効な場合は低速データを選択し、それ以外は高速データを選択する。また、高速データが選択されたとき再生クロックを選択し、低速データが選択されたとき参照クロックを選択し、後段のエラスティックバッファ７に選択クロックとして出力する。
【００３８】
図６は図２の選択回路４ａによって実行されるデータ選択処理を示すフローチャートである。
【００３９】
図６において、ステップＳ１においてリセット信号を受信したか否かが判断され、ＹＥＳとなるまでステップＳ１の処理が実行され、ＹＥＳとなったときに、ステップＳ２において高速データを選択する。次いで、ステップＳ１１において高速コード有効信号がアサートされたか否かが判断され、ＹＥＳのときはステップＳ４に進む一方、ＮＯのときはステップＳ１２に進む。ステップＳ４では、高速データを選択し、ステップＳ５においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ４に戻る一方、ＹＥＳのときはステップＳ２に戻る。また、ステップＳ１２において、低速コード有効信号がアサートされたか否かが判断され、ＹＥＳのときはステップＳ６進む一方、ＮＯのときはステップＳ４に進む。ステップＳ６では、低速データを選択し、ステップＳ７においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ６に戻る一方、ＹＥＳのときはステップＳ２に戻る。
【００４０】
以上説明したように、本実施形態によれば、高速シリアル受信部２ａ及び低速シリアル受信部３ａでそれぞれ受信データを１０Ｂ８Ｂ変換まで行い各データのコードが有効かどうかを決定し、高速コード有効信号がアサートであれば高速データを選択し、高速コード有効信号がアサートされずかつ低速コード有効信号がアサートされれば低速データを選択する。それ以外なら高速データを選択する。これにより、高速シリアル信号が無効時に低速シリアル信号が８Ｂ１０Ｂエンコードデータとして有効であれば低速シリアル信号を受信し通常回路の論理機能テスト可能となる。従来技術ではループバックのみのテストなので外部装置のテスタから自由なパケットデータを入力することができず任意の機能のテストが不可能だったが、本実施形態により低速に任意のパケットデータを入力することができるので、機能テストが可能となる。また、１０Ｂ８Ｂ変換を用いるシリアルデータの場合は特定パターンを設定することなく低速に切替えることができる。また、参照クロックは物理層へ入力クロック（例えばＰＬＬ回路への入力クロック）と共通化すれば、テストのための端子数の増加はない。
【００４１】
第３の実施形態．
図３は本発明の第３の実施形態に係る、物理層回路部１１３を備えた半導体集積回路１０３の構成を示すブロック図である。また、図７は図３の選択回路４ｂによって実行されるデータ選択処理を示すフローチャートである。
【００４２】
第３の実施形態に係る物理層回路部１１３は、図３に示すように、第２の実施形態に係る図２の物理層回路部１１２に比較して、以下の点が異なる。
（Ａ）低速シリアル受信部３ａに代えて、
（ａ）ＰＣＩ  Ｅｘｐｒｅｓｓ規格に規定されたオーダード・セット（Ｏｒｄｅｒｅｄ  Ｓｅｔｓ）を解析して入力される低速データがオーダード・セット（Ｏｒｄｅｒｅｄ  Ｓｅｔｓ）と一致するか否かを判断して一致するときに一致信号を出力するオーダード・セット解析部１４と、
（ｂ）選択回路４ａに代えて、さらに一致信号に基づいてデータ選択処理を実行する選択回路４ｂとをさらに備えたこと。その他の構成は第２の実施形態に係る物理層回路部１１２の構成と同様である。
【００４３】
図３において、選択回路４ｂは１０Ｂ８Ｂ変換器６ａ，６ｂからそれぞれコード有効信号を受け取り、高速データが有効な場合は高速データを選択し、高速データが無効でかつ低速データが有効かつＰＣＩ  Ｅｘｐｒｅｓｓ規格のオーダード・セットと一致していると認識された場合は低速データを選択する。また、高速データ側が選択されたら再生クロック、低速データ側が選択されたら参照クロックを選択し、後段のエラスティックバッファ７に選択クロックとして出力する。
【００４４】
図７は図３の選択回路４ｂによって実行されるデータ選択処理を示すフローチャートである。
【００４５】
図７において、ステップＳ１においてリセット信号を受信したか否かが判断され、ＹＥＳとなるまでステップＳ１の処理が実行され、ＹＥＳとなったときに、ステップＳ２において高速データを選択する。次いで、ステップＳ１１において高速コード有効信号がアサートされたか否かが判断され、ＹＥＳのときはステップＳ４に進む一方、ＮＯのときはステップＳ１２ａに進む。ステップＳ４では、高速データを選択し、ステップＳ５においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ４に戻る一方、ＹＥＳのときはステップＳ２に戻る。また、ステップＳ１２ａにおいて、低速コード有効信号がアサートされかつオーダード・セットと一致したか否か（一致信号を受信したか否か）が判断され、ＹＥＳのときはステップＳ６進む一方、ＮＯのときはステップＳ４に進む。ステップＳ６では、低速データを選択し、ステップＳ１２ｂにおいて低速コード有効信号がアサートされたか否かが判断され、ＹＥＳのときはステップＳ６に戻る一方、ＮＯのときはステップＳ７に進む。次いで、ステップＳ７においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ６に戻る一方、ＹＥＳのときはステップＳ２に戻る。
【００４６】
以上説明したように、本実施形態によれば、高速シリアル受信部２ａ及び低速シリアル受信部３ｂでそれぞれ受信データを１０Ｂ８Ｂ変換まで行いコードが有効かどうかを決定し、高速コード有効信号がアサートであれば高速データを選択し、高速コード有効信号がアサートされずかつ低速コード有効信号がアサートされれば低速データを選択する。それ以外なら高速データを選択する。一度低速データを選択した後は、低速コード信号がアサートされ続けている限り、低速データを選択し続ける。これにより、高速シリアル信号が無効時に低速シリアル信号がＰＣＩ  Ｅｘｐｒｅｓｓ規格のオーダード・セットとして有効であれば低速シリアル信号を受信し通常回路の論理機能テスト可能となる。従来技術ではループバックのみのテストなので外部装置のテスタから自由なパケットデータを入力することができず任意の機能のテストが不可能だったが、本実施形態により低速に任意のパケットデータを入力することができるので、機能テストが可能となる。コード有効信号だけでなくＰＣＩ  Ｅｘｐｒｅｓｓ規格のオーダード・セットというパケットデータを確実に判断することで低速側への誤切り替えを防ぐことができる。また、参照クロックは物理層へ入力クロック（例えばＰＬＬ回路への入力クロック）と共通化すれば、テストのための端子数の増加はない。
【００４７】
第４の実施形態．
図４は本発明の第４の実施形態に係る、物理層回路部１１４を備えた半導体集積回路１０４の構成を示すブロック図である。また、図８は図４の選択回路４ｃによって実行されるデータ選択処理を示すフローチャートである。
【００４８】
第４の実施形態に係る物理層回路部１１４は、図４に示すように、第１の実施形態に係る図１の物理層回路部１１１と比較して、以下の点が異なる。
（ａ）同期式パターン比較回路１２に代えて、図２の同期データ取り込み部１３を備えたこと。
（ｂ）選択回路４に代えて選択回路４ｃを備えたこと。
（ｃ）しきい値電圧メモリ１５ｍａ及び継続時間しきい値メモリ１５ｍｂを含む差動信号レベル判定部１５をさらに備えたこと。以下、上記相違点について詳述する。
【００４９】
図４において、差動信号レベル判定部１５は、受信差動信号の両信号（受信信号とその反転信号とからなる）が同電圧でその電圧が所定のしきい値未満で一定時間継続して経過したときに、これを示すＨレベルの第１の判定結果信号を選択回路４ｃに出力し、それ以外のときはＬレベルの第１の判定結果信号を選択回路４ｃに出力する。選択回路４ｃは、Ｌレベルの第１の判定結果信号がアサートされたときは、高速データを選択するように切り替え、後段の回路のクロックとして再生クロックを出力する。次いで、選択回路４ｃは、Ｈレベルの第１の判定結果信号がアサートされたときに、高速データに代えて低速データを選択するように切替える。また、後段の回路のクロックを再生クロックから参照クロックに切替える。なお、高速データ又は低速データの選択後は、差動信号レベル判定部１５は、受信差動信号の両信号が同電圧で一定時間継続して経過したときに、これを示すＨレベルの第２の判定結果信号を選択回路４ｃに出力し、それ以外のときはＬレベルの第２の判定結果信号を選択回路４ｃに出力する。これに応答して、選択回路４ｃは、図８を参照して後述するようにデータ及びクロックを切替える。
【００５０】
図８は図４の選択回路４ｃによって実行されるデータ選択処理を示すフローチャートである。
【００５１】
図８において、ステップＳ１においてリセット信号を受信したか否かが判断され、ＹＥＳとなるまでステップＳ１の処理が実行され、ＹＥＳとなったときに、ステップＳ２において高速データを選択する。次いで、ステップＳ１３において受信差動信号の両信号が同電圧でその電圧が所定のしきい値未満で一定時間継続して経過したとき、すなわちＨレベルの第１の判定結果信号がアサートされたか否かを判断し、ＮＯのときはステップＳ４に進む一方、ＹＥＳのときはステップＳ６に進む。ステップＳ４では、高速データを選択し、ステップＳ１４において受信差動信号の両信号が同電圧で一定時間継続して経過したか否か、すなわち、Ｈレベルの第２の判定結果信号がアサートされたか否かを判断し、ＮＯのときはステップＳ５に進む一方、ＹＥＳのときはステップＳ１３に戻る。次いで、ステップＳ５においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ４に戻る一方、ＹＥＳのときはステップＳ２に戻る。また、ステップＳ６では、低速データを選択し、ステップＳ１５において受信差動信号の両信号が同電圧で一定時間継続して経過したか否か、すなわち、Ｈレベルの第２の判定結果信号がアサートされたか否かを判断し、ＮＯのときはステップＳ７に進む一方、ＹＥＳのときはステップＳ１３に戻る。次いで、ステップＳ７においてリセット信号を受信したか否かが判断され、ＮＯのときはステップＳ６に戻る一方、ＹＥＳのときはステップＳ２に戻る。
【００５２】
以上説明したように、本実施形態によれば、受信差動信号の両信号を同じ電圧レベルしたときの電圧値によって、低速データを選択することができ、その後低速シリアル信号を受信し通常回路、機能テスト可能となる。従来技術ではループバックのみのテストなので外部装置のテスタから自由なパケットデータを入力することができず任意の機能のテストが不可能だったが、本実施形態により低速に任意のパケットデータを入力することができるので、機能テストが可能となる。低速シリアルデータを受信するために特定パターンを用意することなく、電圧レベルを制御することで可能となる。また、参照クロックは物理層へ入力クロック（例えばＰＬＬ回路への入力クロック）と共通化すれば、テストのための端子数の増加はない。
【００５３】
第５の実施形態．
図９は本発明の第５の実施形態（第４の実施形態の変形例）に係る、図４の選択回路４ｃによって実行されるデータ選択処理を示すフローチャートである。第５の実施形態に係るデータ選択処理が、第４の実施形態に係るデータ選択処理とは以下の点が異なる。
（ａ）ステップＳ１３の処理に代えて、ステップＳ１３ａの処理を行うこと。具体的には、ステップＳ１３ａにおいて、受信差動信号の両信号が同電圧でその電圧をしきい値電圧より大きいときにＨレベルの判定結果信号をアサートすることである。
【００５４】
従って、第５の実施形態によれば、ステップＳ１３ａにおける電圧条件のみが異なることを除いて、第４の実施形態と同様の作用効果を奏する。
【００５５】
第６の実施形態．
図１０は本発明の第６の実施形態に係る、物理層回路部１１６を備えた半導体集積回路１０６の構成を示すブロック図である。第６の実施形態に係る物理層回路部１１６は、第５の実施形態に係る物理層回路部１１５に比較して以下の点が異なる。
（ａ）差動信号レベル判定部１５に代えて、物理層回路部１１６の外部にしきい値電圧発生器１６を有する差動信号レベル判定部１５ａを備えたこと。
【００５６】
従って、第６の実施形態によれば、しきい値電圧を、物理層回路部１１６の外部回路から設定変更できるようになっており、テスト環境に合わせて設定できる調整の自由度が高くなるという特有の効果を奏する。それ以外は、第４及び第５の実施形態と同様の作用効果を奏する。
【００５７】
第７の実施形態．
図１１は本発明の第７の実施形態に係る、物理層回路部１１７を備えた半導体集積回路１０７の構成を示すブロック図である。第７の実施形態に係る物理層回路部１１７は、第５の実施形態に係る物理層回路部１１５に比較して以下の点が異なる。
（ａ）差動信号レベル判定部１５に代えて、物理層回路部１１７の外部に継続時間しきい値発生器１７を有する差動信号レベル判定部１５ｂを備えたこと。
【００５８】
従って、第７の実施形態によれば、電圧レベルが継続した時間のしきい値を、物理層回路部１１７の外部回路から設定変更できるようになっており、テスト環境に合わせて設定できる調整の自由度が高くなるという特有の作用効果を奏する。それ以外は、第４及び第５の実施形態と同様の作用効果を奏する。
【００５９】
第８の実施形態．
図１２は本発明の第８の実施形態に係る、物理層回路部１１８を備えた半導体集積回路１０８の構成を示すブロック図である。第８の実施形態に係る物理層回路部１１８は、第１の実施形態に係る物理層回路部１１１に比較して以下の点が異なる。
（ａ）同期式パターン比較回路１２に代えて、物理層回路部１１８の外部に特定パターン発生器１８を有する同期式パターン比較回路１２ａを備えたこと。
従って、第８の実施形態によれば、特定パターンのデータを外部回路から設定変更できるようになっており、テスト環境に合わせて設定できる調整の自由度が高くなるという特有の作用効果を奏する。それ以外は、第１の実施形態と同様の作用効果を奏する。
【００６０】
他の変形例．
以上の実施形態においては、ＰＣＩ（Peripheral Component Interconnection）Ｅｘｐｒｅｓｓの規格に準拠した物理層回路部１１１〜１１８を備えた半導体集積回路１０１〜１０８について説明したが、本発明はこれに限らず、ＵＳＢ３．０（Universal Serial data Bus Version 3.0）などの高速シリアル通信回路の規格に準拠した回路に広く適用できる。
【産業上の利用可能性】
【００６１】
本発明に係るシリアル通信回路によれば、高価なテスタを用いずに低速シリアルデータを入力することで通常回路の論理機能テスト可能となる。従来技術ではループバックのみのテストなので外部（テスタ）から自由なパケットデータを入力することができず任意の機能のテストが不可能だったが、本発明により低速に任意のパケットデータを入力することができるので、論理機能テストが可能となる。かつテストのための端子増加はない。
【００６２】
また、高速シリアル信号が無効時に低速シリアル信号が例えば８Ｂ１０Ｂエンコードのデータとして有効であれば低速シリアル信号を受信し通常回路の論理機能テスト可能となる。１０Ｂ８Ｂ変換を用いるシリアルデータの場合は特定パターンを設定することなく低速に切替えることができる。
【００６３】
さらに、高速シリアル信号が無効時に低速シリアル信号が例えばＰＣＩ  Ｅｘｐｒｅｓｓ規格のオーダード・セットとして有効であれば低速シリアル信号を受信し通常回路の論理機能テスト可能となる。ここで、８Ｂ１０Ｂエンコードデータのコード有効信号だけでなくＰＣＩＥｘｐｒｅｓｓ規格のＯｒｄｅｒＳｅｔというパケットデータを確実に判断することで低速側への誤切り替えを防ぐことができる。
【００６４】
またさらに、差動信号の両信号を同じレベルした時の電圧値によって、低速データを選択することができ、その後低速シリアル信号を受信し通常回路、機能テスト可能となる。速シリアルデータを受信するために特定パターンを用意することなく、電圧レベルを制御することで可能となる。
【００６５】
また、外部回路からしきい値電圧、継続時間のしきい値又は特定パターンのデータを自由に設定できるので、テスト環境における電圧変動の影響を回避できる。
【符号の説明】
【００６６】
１…受信差動信号レシーバ、
２，２ａ…高速シリアル受信部、
３，３ａ…低速シリアル受信部、
４，４ａ，４ｂ，４ｃ…選択回路、
５，５ａ，５ｂ…シリアル／パラレル変換器（ＳＰ変換器）、
６，６ａ，６ｂ…１０Ｂ８Ｂ変換器、
６Ａ…８Ｂ１０Ｂ変換器、
７…エラスティックバッファ、
１１…クロック再生回路、
１２，１２ａ…同期式パターン比較回路、
１２ｍ…特定パターンメモリ、
１３…同期データ取り込み部、
１４…オーダード・セット解析部、
１５，１５ａ，１５ｂ…差動信号レベル判定部、
１５ｍａ…しきい値電圧メモリ、
１５ｍｂ…継続時間しきい値メモリ、
１６…しきい値電圧発生器、
１７…継続時間しきい値発生器、
１８…特定パターン発生器、
２１…フリップフロップ（ＦＦ）、
２２…比較器、
２３，２４…セレクタ、
５０…大規模集積回路（ＬＳＩ）、
６０…シリアル伝送線路、
６１…位相検出器、
６２…フィルタ、
６３…電圧制御発振器（ＶＣＯ）、
６４…データフリップフロップ（データＦＦ）、
１０１〜１０８…半導体集積回路、
１１０…コントローラ、
１１１〜１１８…物理層回路部。
【先行技術文献】
【特許文献】
【００６７】
【特許文献１】特開２００５−０７７２７４号公報。
【非特許文献】
【００６８】
【非特許文献１】PCI-SIG,“PCI Express Base Specification Revision 2.0”,PCI-SIG, December 2006.
【非特許文献２】荒井信隆ほか，「改訂新版ＰＣＩ  Ｅｘｐｒｅｓｓ入門講座」，電波新聞社，第５章物理層，ｐｐ．１０５〜１７５，２００８年６月２０日改訂版発行。
【図１】
0005521847.tif 000002
【図２】
0005521847.tif 000003
【図３】
0005521847.tif 000004
【図４】
0005521847.tif 000005
【図５】
0005521847.tif 000006
【図６】
0005521847.tif 000007
【図７】
0005521847.tif 000008
【図８】
0005521847.tif 000009
【図９】
0005521847.tif 000010
【図１０】
0005521847.tif 000011
【図１１】
0005521847.tif 000012
【図１２】
0005521847.tif 000013
【図１３Ａ】
0005521847.tif 000014
【図１３Ｂ】
0005521847.tif 000015
【図１４Ａ】
0005521847.tif 000016
【図１４Ｂ】
0005521847.tif 000017
【図１５Ａ】
0005521847.tif 000018
【図１５Ｂ】
0005521847.tif 000019
【図１６】
0005521847.tif 000020