(57)【特許請求の範囲】
【請求項１】
１対のＰＭＯＳトランジスタと、第一電流源を有し、２つの入力電圧に基づき出力電流を流す第一入力段と、
１対のＮＭＯＳトランジスタと、第二電流源を有し、前記２つの入力電圧に基づき出力電流を流す第二入力段と、
前記第一入力段の出力電流を流し込まれ、前記第二入力段の出力電流を引き抜かれることにより、電圧を出力する折り返しカスコード増幅段と、
前記折り返しカスコード増幅段の電圧に基づき、出力電圧を出力する出力段と、
前記第一電流源の出力電流に基づき、第一補正電流を前記出力段に流し込む第一補正電流発生回路と、
前記第二電流源の出力電流に基づき、第二補正電流を前記出力段から引き抜く第二補正電流発生回路と、
を備えることを特徴とする差動増幅回路。
【請求項２】
前記第一補正電流発生回路は、
前記１対のＰＭＯＳトランジスタの１つと、同一のサイズで、且つ、ゲートを互いに接続した第三のＰＭＯＳトランジスタと、
前記第三のＰＭＯＳトランジスタのソースに設けられ、前記第一電流源の半分の電流を流す第三電流源と、を有し、
前記第二補正電流発生回路は、
前記１対のＮＭＯＳトランジスタの１つと、同一のサイズで、且つ、ゲートを互いに接続した第三のＮＭＯＳトランジスタと、
前記第三のＮＭＯＳトランジスタのソースに設けられ、前記第二電流源の半分の電流を流す第四電流源と、を有する、
ことを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記折り返しカスコード増幅段のカレントミラー回路の一端に設けられる第一クランプ回路と、
前記カレントミラー回路の他端に設けられる第二クランプ回路と、
前記出力段の出力端子に設けられる第三クランプ回路と、
をさらに備えることを特徴とする請求項１または２記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関し、より詳しくはレール・トゥ・レール型入出力の差動増幅回路に関する。
【背景技術】
【０００２】
従来の差動増幅回路について説明する。図３は、従来の差動増幅回路を示す回路図である。
【０００３】
従来のレール・トゥ・レール型入出力の差動増幅回路は、ＰＭＯＳトランジスタ６１とＰＭＯＳトランジスタ６５及び６６からなる第一入力段、ＮＭＯＳトランジスタ７１とＮＭＯＳトランジスタ７５及び７６からなる第二入力段、及び、ＰＭＯＳトランジスタ６２及び６３とＮＭＯＳトランジスタ７２及び７３からなる折り返しカスコード増幅段を備える（例えば、特許文献１参照）。さらに、ＰＭＯＳトランジスタ６４及びＮＭＯＳトランジスタ７４からなる出力段を備えることにより、出力電圧範囲を広くできる。
【０００４】
ＰＭＯＳトランジスタ６１〜６６のドレイン電流はそれぞれドレイン電流Ｉ６１〜Ｉ６６であり、ＮＭＯＳトランジスタ７１〜７６のドレイン電流はそれぞれドレイン電流Ｉ７１〜Ｉ７６である。入力端子ｉｎｐの入力電圧はＶｉｎｐ、入力端子ｉｎｎの入力電圧はＶｉｎｎである。ここで、ドレイン電流Ｉ６２及びＩ６３は電流２Ｉとし、ＮＭＯＳトランジスタ７３のドレインに流れこむ電流は電流ＩＢとする。
【０００５】
上述のような構成の差動増幅回路は、以下のように動作をする。
入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなると、ドレイン電流Ｉ６５はドレイン電流Ｉ６６よりも少なくなり、ドレイン電流Ｉ７５はドレイン電流Ｉ７６よりも多くなる。電流ＩＢ（ＩＢ＝２Ｉ−Ｉ７５＋Ｉ６５）は、ドレイン電流Ｉ７３（Ｉ７３＝Ｉ７２＝２Ｉ−Ｉ７６＋Ｉ６６）よりも少なくなるので、ＮＭＯＳトランジスタ７４のゲート電圧は低くなる。従って、ＮＭＯＳトランジスタ７４のオン抵抗は高くなり、出力電圧Ｖｏｕｔは高くなる。
【０００６】
ここで、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＤＤに近いときには、ＰＭＯＳトランジスタ６１が非飽和動作になり、ＮＭＯＳトランジスタ７５及び７６を入力とする差動増幅回路として動作する。また、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＳＳに近いときには、ＮＭＯＳトランジスタ７１が非飽和動作になり、ＰＭＯＳトランジスタ６５及び６６を入力とする差動増幅回路として動作する。また、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎが中間の電圧のときには、両方の差動増幅回路が動作する。
【０００７】
以上のような動作をすることによって、従来の差動増幅回路は、レール・トゥ・レール型入出力が可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２３６２７号公報（図９）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、上述したような従来の差動増幅回路では、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＤＤやＶＳＳに近いときには、ＮＭＯＳトランジスタ７２及び７３のドレインに流れ込む電流は変動するが、ＮＭＯＳトランジスタ７４のドレインに流れ込む電流は一定である。従って、差動対の入力電圧レベルが異なると、ＮＭＯＳトランジスタ７２及び７３とＮＭＯＳトランジスタ７４ではバイアス条件が異なってしまう。すなわち、差動増幅回路は、差動対の入力電圧レベルが異なると、オフセット電圧が変化してしまう、という課題があった。
【００１０】
本発明は、上記課題に鑑みてなされ、オフセット電圧が差動対の入力電圧レベルに依存しない差動増幅回路を提供する。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決するため、１対のＰＭＯＳトランジスタ及び第一電流源を有し、２つの入力電圧に基づき出力電流を流す第一入力段と、１対のＮＭＯＳトランジスタ及び第二電流源を有し、２つの入力電圧に基づき出力電流を流す第二入力段と、第一入力段の出力電流を流し込まれ、第二入力段の出力電流を引き抜かれることにより、電圧を出力する折り返しカスコード増幅段と、折り返しカスコード増幅段の電圧に基づき出力電圧を出力する出力段と、第一電流源の供給電流に基づき第一補正電流を前記出力段に流し込む第一補正電流発生回路と、第二電流源の供給電流に基づき第二補正電流を前記出力段から引き抜く第二補正電流発生回路と、を備える差動増幅回路を提供する。
【発明の効果】
【００１２】
本発明では、第一補正電流発生回路及び第二補正電流発生回路が、折り返しカスコード増幅段と同じ電流を出力段に流す構成としたので、折り返しカスコード増幅段と出力段のトランジスタのバイアス条件は同じになる。従って、差動増幅回路のオフセット電圧は、入力電圧に依存しなくなる。
【図面の簡単な説明】
【００１３】
【図１】差動増幅回路の実施形態を示す回路図である。
【図２】差動増幅回路の他の実施形態を示す回路図である。
【図３】従来の差動増幅回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を、図面を参照して説明する。
図１は、差動増幅回路の実施形態を示す回路図である。
差動増幅回路は、ＰＭＯＳトランジスタ１１〜２３、ＮＭＯＳトランジスタ３１〜３９、ＮＭＯＳトランジスタ４１〜４３、及び、バッファ５１を備える。また、差動増幅回路は、第一バイアス端子ｂｐ及び第二バイアス端子ｂｎ、第一カスコード端子ｃｐ及び第二カスコード端子ｃｎ、非反転入力端子ｉｎｐ、反転入力端子ｉｎｎ、及び、出力端子ｏｕｔを備える。
【００１５】
ＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１６とＰＭＯＳトランジスタ２１〜２２とは、第一入力段を構成する。ＰＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ２３とは、第一補正電流発生回路を構成する。ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３６とＮＭＯＳトランジスタ４１〜４２とは、第二入力段を構成する。ＮＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３７とＮＭＯＳトランジスタ４３とは、第二補正電流発生回路を構成する。ＰＭＯＳトランジスタ１３〜１４とＰＭＯＳトランジスタ１８〜１９とＮＭＯＳトランジスタ３３〜３４とＮＭＯＳトランジスタ３８〜３９とは、折り返しカスコード増幅段を構成する。ＰＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３５とは、出力段を構成する。また、ＰＭＯＳトランジスタ１６〜２０及びＮＭＯＳトランジスタ３６〜３９はカスコード回路をそれぞれ構成する。ＰＭＯＳトランジスタ１１〜１５及びＮＭＯＳトランジスタ３１〜３２は、電流源をそれぞれ構成する。
【００１６】
ＰＭＯＳトランジスタ１１〜１５のゲートは、第一バイアス端子ｂｐにそれぞれ接続され、ソースは、電源端子にそれぞれ接続され、ドレインは、ＰＭＯＳトランジスタ１６〜２０のソースにそれぞれ接続される。ＰＭＯＳトランジスタ１６〜２０のゲートは、第一カスコード端子ｃｐにそれぞれ接続される。ＰＭＯＳトランジスタ１６のドレインは、ＰＭＯＳトランジスタ２１〜２２のソースに接続される。ＰＭＯＳトランジスタ１７〜２０のドレインは、ＰＭＯＳトランジスタ２３のソースとＮＭＯＳトランジスタ３８〜３９のドレインとＮＭＯＳトランジスタ３５のドレインとにそれぞれ接続される。
【００１７】
ＮＭＯＳトランジスタ３１〜３２のゲートは、第二バイアス端子ｂｎにそれぞれ接続され、ソースは、接地端子にそれぞれ接続され、ドレインは、ＮＭＯＳトランジスタ３６〜３７のソースにそれぞれ接続される。ＮＭＯＳトランジスタ３３〜３４のゲートは、ＰＭＯＳトランジスタ１８のドレインとＮＭＯＳトランジスタ３８のドレインとの接続点にそれぞれ接続され、ソースは、接地端子にそれぞれ接続され、ドレインは、ＮＭＯＳトランジスタ３８〜３９のソースにそれぞれ接続される。ＮＭＯＳトランジスタ３５のゲートは、ＰＭＯＳトランジスタ１９のドレインとＮＭＯＳトランジスタ３９のドレインとの接続点に接続され、ソースは、接地端子に接続される。ＮＭＯＳトランジスタ３６〜３９のゲートは、第二カスコード端子ｃｎにそれぞれ接続される。ＮＭＯＳトランジスタ３６のドレインは、ＮＭＯＳトランジスタ４１〜４２のソースに接続される。ＮＭＯＳトランジスタ３７のドレインは、ＮＭＯＳトランジスタ４３のソースに接続される。
【００１８】
ＰＭＯＳトランジスタ２１のゲートは、非反転入力端子ｉｎｐに接続され、ドレインは、ＮＭＯＳトランジスタ３９のソースとＮＭＯＳトランジスタ３４のドレインとの接続点に接続される。ＰＭＯＳトランジスタ２２のゲートは、反転入力端子ｉｎｎに接続され、ドレインは、ＮＭＯＳトランジスタ３８のソースとＮＭＯＳトランジスタ３３のドレインとの接続点に接続される。ＰＭＯＳトランジスタ２３のゲートは、非反転入力端子ｉｎｐに接続され、ドレインは、ＰＭＯＳトランジスタ２０のドレインとＮＭＯＳトランジスタ３５のドレインとの接続点に接続される。
【００１９】
ＮＭＯＳトランジスタ４１のゲートは、非反転入力端子ｉｎｐに接続され、ドレインは、ＰＭＯＳトランジスタ１４のドレインとＰＭＯＳトランジスタ１９のソースとの接続点に接続される。ＮＭＯＳトランジスタ４２のゲートは、反転入力端子ｉｎｎに接続され、ドレインは、ＰＭＯＳトランジスタ１３のドレインとＰＭＯＳトランジスタ１８のソースとの接続点に接続される。ＮＭＯＳトランジスタ４３のゲートは、非反転入力端子ｉｎｐに接続され、ドレインは、ＰＭＯＳトランジスタ１５のドレインとＰＭＯＳトランジスタ２０のソースとの接続点に接続される。
【００２０】
バッファ５１の入力端子はＰＭＯＳトランジスタ２０のドレインとＮＭＯＳトランジスタ３５のドレインとの接続点に接続され、バッファ５１の出力端子は差動増幅回路の出力端子ｏｕｔに接続される。
【００２１】
ここで、電源端子の電圧は電源電圧ＶＤＤであり、接地端子の電圧は接地電圧ＶＳＳであり、第一バイアス端子ｂｐの電圧はバイアス電圧Ｖｂｐであり、第二バイアス端子ｂｎの電圧はバイアス電圧Ｖｂｎであり、第一カスコード端子ｃｐの電圧はカスコード電圧Ｖｃｐであり、第二カスコード端子ｃｎの電圧はカスコード電圧Ｖｃｎであり、非反転入力端子ｉｎｐの電圧は入力電圧Ｖｉｎｐであり、反転入力端子ｉｎｎの電圧は入力電圧Ｖｉｎｎであり、出力端子ｏｕｔの電圧は出力電圧Ｖｏｕｔである。
【００２２】
また、ＰＭＯＳトランジスタ２１〜２３のドレイン電流はそれぞれドレイン電流Ｉ２１〜Ｉ２２及び第一補正電流Ｉ２３であり、ＰＭＯＳトランジスタ１１〜１５のドレイン電流はそれぞれドレイン電流Ｉ１１〜Ｉ１５であり、ＮＭＯＳトランジスタ４１〜４３のドレイン電流はそれぞれドレイン電流Ｉ４１〜Ｉ４２及び第二補正電流Ｉ４３であり、ＮＭＯＳトランジスタ３１〜３５のドレイン電流はそれぞれドレイン電流Ｉ３１〜Ｉ３５であり、ＮＭＯＳトランジスタ３４のドレインに流れこむ電流は電流ＩＡである。
【００２３】
第一入力段は、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎに基づき、ドレイン電流Ｉ２１〜Ｉ２２を流す。第二入力段は、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎに基づき、ドレイン電流Ｉ４１〜Ｉ４２を流す。折り返しカスコード増幅段は、ドレイン電流Ｉ２１〜Ｉ２２を流し込まれ、ドレイン電流Ｉ４１〜Ｉ４２を引き抜かれることにより、出力電圧を出力する。出力段は、折り返しカスコード増幅段の出力する電圧に基づき、出力電圧を出力する。バッファ５１は、出力段の出力電圧をドライブし、出力電圧Ｖｏｕｔを出力する。第一補正電流発生回路は、ＰＭＯＳトランジスタ１１からなる電流源の供給電流に基づき、ＰＭＯＳトランジスタ１２からなる電流源から出力段に第一補正電流Ｉ２３を流し込む。第二補正電流発生回路は、ＮＭＯＳトランジスタ３１からなる電流源の供給電流に基づき、出力段からＮＭＯＳトランジスタ３２からなる電流源に第二補正電流Ｉ４３を引き抜く。
【００２４】
次に、差動増幅回路の動作について説明する。
ここで、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＤＤに近いときには、ＰＭＯＳトランジスタ６１が非飽和動作になり、ＮＭＯＳトランジスタ７５及び７６を入力とする差動増幅回路として動作する。また、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＳＳに近いときには、ＮＭＯＳトランジスタ７１が非飽和動作になり、ＰＭＯＳトランジスタ６５及び６６を入力とする差動増幅回路として動作する。また、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎが中間の電圧のときには、両方の差動増幅回路が動作する。
【００２５】
また、ＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１３〜１５のサイズは等しく、ＰＭＯＳトランジスタ１６〜２０のサイズは等しく、ＰＭＯＳトランジスタ２１〜２３のサイズは等しく、ＮＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３３〜３５のサイズは等しく、ＮＭＯＳトランジスタ３６〜３９のサイズは等しく、ＮＭＯＳトランジスタ４１〜４３のサイズは等しい。また、ＰＭＯＳトランジスタ１２のサイズはＰＭＯＳトランジスタ１１の半分のサイズで、ＮＭＯＳトランジスタ３２のサイズはＮＭＯＳトランジスタ３１の半分のサイズである。
【００２６】
まず、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎが中間の電圧のときの動作を説明する。この時、ドレイン電流Ｉ１３〜Ｉ１５はそれぞれ電流２Ｉであるとする。また、ＰＭＯＳトランジスタ１１〜１２及びＮＭＯＳトランジスタ３１〜３２がそれぞれ飽和動作するので、ドレイン電流Ｉ１１及びドレイン電流Ｉ３１はそれぞれ電流２Ｉになるとすると、ドレイン電流Ｉ１２及びドレイン電流Ｉ３２はそれぞれ電流Ｉになる。
【００２７】
差動増幅回路の後段において、ドレイン電流Ｉ１４からドレイン電流Ｉ４１が引き抜かれ、電流（Ｉ１４−Ｉ４１）とドレイン電流Ｉ２１との合計の電流（Ｉ１４−Ｉ４１＋Ｉ２１）が電流ＩＡになる。また、ドレイン電流Ｉ１３からドレイン電流Ｉ４２が引き抜かれ、電流（Ｉ１３−Ｉ４２）とドレイン電流Ｉ２２との合計の電流（Ｉ１３−Ｉ４２＋Ｉ２２）がドレイン電流Ｉ３３になる。このドレイン電流（Ｉ１３−Ｉ４２＋Ｉ２２）は、ＮＭＯＳトランジスタ３３〜３４によるカレントミラー回路により、ドレイン電流Ｉ３４になる。電流（ＩＡ＝Ｉ１４−Ｉ４１＋Ｉ２１）とドレイン電流（Ｉ３３＝Ｉ３４＝Ｉ１３−Ｉ４２＋Ｉ２２）との関係により、ＮＭＯＳトランジスタ３５のゲート電圧は決定される。
【００２８】
また、差動増幅回路の後段において、ドレイン電流Ｉ１５から第二補正電流Ｉ４３が引き抜かれ、電流（Ｉ１５−Ｉ４３）と第一補正電流Ｉ２３との合計の電流（Ｉ１５−Ｉ４３＋Ｉ２３）がドレイン電流Ｉ３５になる。
【００２９】
ここで、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなると、ドレイン電流Ｉ２１はドレイン電流Ｉ２２よりも少なくなり、ドレイン電流Ｉ４１はドレイン電流Ｉ４２よりも多くなる。すると、ドレイン電流Ｉ１３〜Ｉ１４は共に電流２Ｉであるので、電流（ＩＡ＝２Ｉ−Ｉ４１＋Ｉ２１）はドレイン電流（Ｉ３３＝Ｉ３４＝２Ｉ−Ｉ４２＋Ｉ２２）よりも少なくなることにより、ＮＭＯＳトランジスタ３５のゲート電圧は低くなる。よって、ＮＭＯＳトランジスタ３５のオン抵抗は高くなり、バッファ５１の入力電圧は高くなり、バッファ５１の出力電圧Ｖｏｕｔは高くなる。
【００３０】
また、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも低くなると、上記のように、バッファ５１の出力電圧Ｖｏｕｔは低くなる。
【００３１】
次に、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＤＤに近いときの動作を説明する。この時、ドレイン電流Ｉ１３〜Ｉ１５はそれぞれ電流２Ｉであるとする。また、ＰＭＯＳトランジスタ１１〜１２がそれぞれ非飽和動作し、ＮＭＯＳトランジスタ３１〜３２がそれぞれ飽和動作するので、ドレイン電流Ｉ１１はほとんど流れないとし、ドレイン電流Ｉ３１は電流２Ｉになるとし、ドレイン電流Ｉ１２はほとんど流れないとし、ドレイン電流Ｉ３２は電流Ｉになるとする。つまり、ドレイン電流Ｉ２１〜Ｉ２２及び第一補正電流Ｉ２３もほとんど流れない。
【００３２】
ここで、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなると、ドレイン電流Ｉ２１〜Ｉ２２がほとんど流れないものの、上記のように、バッファ５１の出力電圧Ｖｏｕｔは高くなる。
また、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも低くなると、上記のように、バッファ５１の出力電圧Ｖｏｕｔは低くなる。
【００３３】
次に、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＳＳに近いときの動作を説明する。この時、ドレイン電流Ｉ１３〜Ｉ１５はそれぞれ電流２Ｉであるとする。また、ＰＭＯＳトランジスタ１１〜１２がそれぞれ飽和動作し、ＮＭＯＳトランジスタ３１〜３２がそれぞれ非飽和動作するので、ドレイン電流Ｉ１１は電流２Ｉになるとし、ドレイン電流Ｉ３１はほとんど流れないとし、ドレイン電流Ｉ１２は電流Ｉになるとし、ドレイン電流Ｉ３２はほとんど流れないとする。つまり、ドレイン電流Ｉ４１〜Ｉ４２及び第二補正電流Ｉ４３もほとんど流れない。
【００３４】
ここで、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも高くなると、ドレイン電流Ｉ４１〜Ｉ４２がほとんど流れないものの、上記のように、バッファ５１の出力電圧Ｖｏｕｔは高くなる。
また、入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｎよりも低くなると、上記のように、バッファ５１の出力電圧Ｖｏｕｔは低くなる。
【００３５】
入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎが中間の電圧のときには、差動増幅回路がアンプとして使用される場合、非反転入力端子ｉｎｐと反転入力端子ｉｎｎとはイマジナリショートし、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとは等しいので、ドレイン電流Ｉ４２と第二補正電流Ｉ４３とは等しく、ドレイン電流Ｉ２２と第一補正電流Ｉ２３とは等しい。よって、ドレイン電流Ｉ３５はドレイン電流Ｉ３３と等しい。また、差動増幅回路がコンパレータとして使用される場合、コンパレータの出力電圧が反転する時の入力電圧を検出する検出精度が重要であり、この時の入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎとは等しいので、ドレイン電流Ｉ４２と第二補正電流Ｉ４３とは等しく、ドレイン電流Ｉ２２と第一補正電流Ｉ２３とは等しい。よって、ドレイン電流Ｉ３５はドレイン電流Ｉ３３と等しい。つまり、ドレイン電流Ｉ３３〜Ｉ３５は等しい。
【００３６】
また、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＤＤに近いときはＰＭＯＳトランジスタ１１〜１２はそれぞれ非飽和動作し、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＳＳに近いときはＮＭＯＳトランジスタ３１〜３２はそれぞれ非飽和動作するが、上記のように、ドレイン電流Ｉ４２と第二補正電流Ｉ４３とは等しく、ドレイン電流Ｉ２２と第一補正電流Ｉ２３とは等しい。よって、ドレイン電流Ｉ３５はドレイン電流Ｉ３３と等しい。つまり、ドレイン電流Ｉ３３〜Ｉ３５は等しい。
【００３７】
よって、入力電圧Ｖｉｎｐ及び入力電圧ＶｉｎｎがＶＤＤとＶＳＳ間で変動しても、ＮＭＯＳトランジスタ３３〜３４に対するＮＭＯＳトランジスタ３５のバイアス条件は常に同一である。よって、差動増幅回路のオフセット電圧は、入力電圧Ｖｉｎｐ及び入力電圧Ｖｉｎｎに依存しない。
【００３８】
図２は、差動増幅回路の他の実施形態を示す回路図である。
図１の差動増幅回路において、応答速度を早くしたい場合に、電圧振幅を制限するためにクランプ回路６２を設けることがある。この場合も、クランプ回路６２のリーク電流によってバイアス条件が異なってしまい、オフセット電圧が発生してしまう、という課題がある。この課題を解決するために、図２の差動増幅回路は、クランプ回路６１及びクランプ回路６３を設ける。
【００３９】
クランプ回路６１は、ＰＭＯＳトランジスタ１８のドレイン及びＮＭＯＳトランジスタ３８のドレインの接続点（カレントミラー回路の一端）と接地端子との間に設ける。クランプ回路６２は、ＰＭＯＳトランジスタ１９のドレイン及びＮＭＯＳトランジスタ３９のドレインの接続点（カレントミラー回路の他端）と接地端子との間に設ける。クランプ回路６３は、ＰＭＯＳトランジスタ２０のドレイン及びＮＭＯＳトランジスタ３５のドレインの接続点と接地端子との間に設ける。クランプ回路６１〜６３は、各接続点の電圧が所定電圧よりも高くならないよう動作する。
【００４０】
クランプ回路６１〜６３を同じ回路構成とするので、クランプ回路６１〜６３のリーク電流は等しく、ＮＭＯＳトランジスタ３３〜３５のドレイン電流Ｉ３５〜Ｉ３５は等しい。
【００４１】
なお、図１では、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ４３のゲートは非反転入力端子ｉｎｐにそれぞれ接続されているが、図示しないが、これらのゲートが反転入力端子ｉｎｎにそれぞれ接続されても良い。また、図示しないが、ＰＭＯＳトランジスタ２３のゲートが非反転入力端子ｉｎｐに接続され、ＮＭＯＳトランジスタ４３のゲートが反転入力端子ｉｎｎに接続されても良い。また、図示しないが、ＰＭＯＳトランジスタ２３のゲートが反転入力端子ｉｎｎに接続され、ＮＭＯＳトランジスタ４３のゲートが非反転入力端子ｉｎｐに接続されても良い。
【符号の説明】
【００４２】
１１〜２３  ＰＭＯＳトランジスタ
３１〜３９、４１〜４３  ＮＭＯＳトランジスタ
５１  バッファ
【図１】
0005406113.tif 000002
【図２】
0005406113.tif 000003
【図３】
0005406113.tif 000004