(57)【特許請求の範囲】
【請求項１】
センサ素子とデジタル回路とを備えてなる半導体センサにおいて、
出力端子と、
グランド端子と、
前記出力端子と前記グランド端子との間に抵抗及びコンデンサが直列に接続された直列回路と、
前記デジタル回路によりオンオフされるものであって、前記抵抗の両端に前記抵抗と並列に接続されたスイッチとを備え、
前記半導体センサのファンクション検査を行う場合に、前記デジタル回路により前記スイッチがオフされることを特徴とする半導体センサ。
【請求項２】
前記出力端子にドレインが接続されると共に、前記グランド端子にソースが接続されたトランジスタを備え、
前記出力端子に接続するファンクション検査のインターフェース回路にプルアップ抵抗を備えるように構成したことを特徴とする請求項１記載の半導体センサ。
【請求項３】
前記抵抗の抵抗値をＲ１とし、前記プルアップ抵抗の抵抗値をＲ２としたときに、
電源電圧＊Ｒ１／（Ｒ１＋Ｒ２）が、前記出力端子から出力される出力信号の電圧レベルがローレベルであるかハイレベルであるかを判断するための閾値電圧を越えるように構成したことを特徴とする請求項２記載の半導体センサ。
【請求項４】
センサチップと、
リードフレームと、
これらセンサチップおよびリードフレームを収容するパッケージとを備え、
前記センサチップに前記センサ素子と前記デジタル回路と前記抵抗と前記スイッチとを設けたことを特徴とする請求項１ないし３のいずれかに記載の半導体センサ。
【請求項５】
前記リードフレームは、出力端子としての出力リード端子と、中継リード端子と、グランド端子としてのグランドリード端子とを備え、
前記センサチップに、前記出力リード端子が接続される出力パッドと、前記中継リード端子が接続される中継パッドと、前記グランドリード端子が接続されるグランドパッドとを設けたことを特徴とする請求項４記載の半導体センサ。
【請求項６】
前記パッケージ内において、前記出力リード端子と前記グランドリード端子との間に前記コンデンサを接続し、
前記中継パッドと前記出力パッドとの間に、前記抵抗および前記スイッチを並列に接続したことを特徴とする請求項５記載の半導体センサ。
【請求項７】
前記リードフレームは、ファンクション検査のファンクションパターンを入力するＴＥＳＴリード端子を備え、
前記センサチップに、前記ＴＥＳＴリード端子が接続されるＴＥＳＴパッドを設け、
前記ＴＥＳＴパッドを、前記デジタル回路のＴＥＳＴ入力端子に接続したことを特徴とする請求項５または６記載の半導体センサ。
【請求項８】
前記リードフレームは、電源を入力するための電源リード端子を備え、
前記センサチップに、前記電源リード端子が接続される電源パッドを設け、
前記パッケージ内において、前記電源リード端子と前記グランドリード端子との間に第２のコンデンサを接続したことを特徴とする請求項７記載の半導体センサ。
【請求項９】
前記半導体センサを通常動作させるときには、前記デジタル回路により前記スイッチがオンされることを特徴とする請求項１ないし８のいずれかに記載の半導体センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模デジタル回路（ＬＳＩ）を内蔵した半導体センサに関する。
【背景技術】
【０００２】
近年、半導体センサに対して高機能化や高精度化が要求されており、これを実現するために大規模デジタル回路を内蔵した半導体センサが製造されている。このような構成の半導体センサにおいては、静電気や電磁波等の外来ノイズの対策として、電源端子とグランド（ＧＮＤ）端子との間および出力端子とグランド端子との間に大容量（例えば０．１〜１μＦ）のコンデンサを配設している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２３９３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記構成の半導体センサに対して、ファンクション検査（スキャンテスト）を実施する場合、出力端子とグランド端子との間に配設された大容量のコンデンサの影響により出力波形に遅れが生ずるため、半導体センサに入力するファンクションパターンの周波数を遅くする必要がある。その結果、半導体センサの検査に要する時間が長くなるという問題があった。具体的には、例えば１００万行のファンクションパターンを半導体センサに入力する検査を実行する場合、コンデンサによる出力波形の遅れにより出力波形が安定するまでに例えば１ｍｓかかるとすると、検査時間は次の式で計算される。
【０００５】
１００万＊１ｍｓ≒１７分
即ち、検査時間は約１７分となり、半導体センサの検査にかなり長い時間がかかってしまう。
【０００６】
また、半導体デバイス（半導体センサ）の検査時間を短縮する構成として、特許文献１に記載された構成が知られている。この構成では、半導体デバイスを検査する場合に、テスターが供給する電圧源を所定の電圧に早く立ち上げることにより、検査時間を短縮する方法である。しかし、上記構成では、上記半導体センサに対して多数行のファンクションパターンを入力する検査を実行する場合には、大容量のコンデンサによる出力波形の遅れに起因する検査時間を短縮することはできない。
【０００７】
そこで、本発明の目的は、外部のノイズ対策用のコンデンサによる出力波形の遅れに起因する検査時間を短縮することができる半導体センサを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明によれば、出力端子とグランド端子との間に抵抗及びコンデンサが直列に接続された直列回路を備え、前記デジタル回路によりオンオフされるものであって、前記抵抗の両端に前記抵抗と並列に接続されたスイッチを備え、そして、半導体センサのファンクション検査を行う場合に、前記デジタル回路により前記スイッチがオフされるように構成したので、コンデンサによる出力波形の遅れを防止することができ、ファンクション検査の検査時間を短縮することができる。
【０００９】
上記構成の場合、請求項２の発明のように、前記出力端子にドレインが接続されると共に、前記グランド端子にソースが接続されたトランジスタを備え、前記出力端子に接続するファンクション検査のインターフェース回路にプルアップ抵抗を備えるように構成することが好ましい。
【００１０】
また、請求項３の発明のように、前記抵抗の抵抗値をＲ１とし、前記プルアップ抵抗の抵抗値をＲ２としたときに、電源電圧＊Ｒ１／（Ｒ１＋Ｒ２）が、前記出力端子から出力される出力信号の電圧レベルがローレベルであるかハイレベルであるかを判断するための閾値電圧を越えるように構成することが良い。
【００１１】
更に、請求項４の発明のように、センサチップと、リードフレームと、これらセンサチップおよびリードフレームを収容するパッケージとを備え、前記センサチップに前記センサ素子と前記デジタル回路と前記抵抗と前記スイッチとを設けることが好ましい構成である。
【００１２】
更にまた、請求項５の発明のように、前記リードフレームは、出力端子としての出力リード端子と、中継リード端子と、グランド端子としてのグランドリード端子とを備え、前記センサチップに、前記出力リード端子が接続される出力パッドと、前記中継リード端子が接続される中継パッドと、前記グランドリード端子が接続されるグランドパッドとを設けることが良い構成である。
【００１３】
また、請求項６の発明のように、前記パッケージ内において、前記出力リード端子と前記グランドリード端子との間に前記コンデンサを接続し、前記中継パッドと前記出力パッドとの間に、前記抵抗および前記スイッチを並列に接続することがより一層好ましい。
【００１４】
更に、請求項７の発明のように、前記リードフレームは、ファンクション検査のファンクションパターンを入力するＴＥＳＴリード端子を備え、前記センサチップに、前記ＴＥＳＴリード端子が接続されるＴＥＳＴパッドを設け、前記ＴＥＳＴパッドを、前記デジタル回路のＴＥＳＴ入力端子に接続することがより一層良い構成である。
【００１５】
更にまた、請求項８の発明のように、前記リードフレームは、電源を入力するための電源リード端子を備え、前記センサチップに、前記電源リード端子が接続される電源パッドを設け、前記パッケージ内において、前記電源リード端子と前記グランドリード端子との間に第２のコンデンサを接続することが好ましい。
【００１６】
また、請求項９の発明のように、前記半導体センサを通常動作させるときには、前記デジタル回路により前記スイッチがオンされることが良い構成である。
【図面の簡単な説明】
【００１７】
【図１】半導体センサの電気的構成図
【図２】半導体センサ及びインターフェース回路の部分電気回路図
【図３】タイムチャート
【発明を実施するための形態】
【００１８】
以下、本発明の第１実施形態について、図１ないし図３を参照して説明する。図１は、本実施形態の半導体センサ１の電気的構成を示す図である。この図１に示すように、半導体センサ１は、センサチップ２と、リードフレーム３と、これらセンサチップ２およびリードフレーム３を収容するパッケージ４とを備えている。
【００１９】
センサチップ２には、センサ素子５と、アナログ増幅回路６と、デジタル回路７とが配設されている。また、センサチップ２には、電源パッド８と、グランド（ＧＮＤ）パッド９と、中継パッド１０と、出力パッド１１と、ＴＥＳＴパッド１２とが設けられ、中継パッド１０と出力パッド１１との間に抵抗１３およびスイッチ１４が並列に接続されている。スイッチ１４は、デジタル回路７によりオンオフ制御される。尚、出力パッド１１は、デジタル回路７の出力端子に接続されている。ＴＥＳＴパッド１２は、デジタル回路７のＴＥＳＴ入力端子に接続されている。尚、デジタル回路７は、大規模デジタル回路（ＬＳＩ）で構成されている。
【００２０】
リードフレーム３は、電源（Ｖｃｃ）リード端子１５と、グランド（ＧＮＤ）リード端子１６と、中継リード端子１７と、出力（ＯＵＴ）リード端子１８と、ＴＥＳＴリード端子１９とを備えている。電源リード端子１５、グランドリード端子１６、出力リード端子１８およびＴＥＳＴリード端子１９は、各一端部（図１中の右端部）をパッケージ４の外へ突出させている。中継リード端子１７は、パッケージ４内に埋設されている。
【００２１】
また、電源リード端子１５の他端部（図１中の左端部）と、電源パッド８との間は、ワイヤ２０を介して接続されている。グランドリード端子１６の他端部と、グランドパッド９との間は、ワイヤ２０を介して接続されている。中継リード端子１７の他端部と、中継パッド１０との間は、ワイヤ２０を介して接続されている。出力リード端子１８の他端部と、出力パッド１１との間は、ワイヤ２０を介して接続されている。ＴＥＳＴリード端子１９の他端部と、ＴＥＳＴパッド１２との間は、ワイヤ２０を介して接続されている。
【００２２】
更に、電源リード端子１５の他端部とグランドリード端子１６の他端部との間には、外来ノイズ対策用のコンデンサ（第２のコンデンサ）２１が接続されている。そして、中継リード端子１７とグランドリード端子１６の他端部との間には、外来ノイズ対策用のコンデンサ２２が接続されている。コンデンサ２１、２２の容量は、大容量、例えば０．１〜１μＦ程度である。
【００２３】
上記した構成の半導体センサ１においては、通常動作時には、スイッチ１４をオンして使用し、ファンクション検査（スキャンテスト）を実行するときには、スイッチ１４をオフして使用する。
【００２４】
次に、図２は、半導体センサ１の出力回路部分と、ファンクション検査装置のインターフェース回路部分とを示す電気回路図である。この図２に示すように、半導体センサ１の出力は、例えばオープンドレインのトランジスタ２３を用いることが一般的な構成である。即ち、トランジスタ２３のドレイン２３ａを出力リード端子１８（出力パッド１１）に接続し、トランジスタ２３のソース２３ｂをグランド（ランドリード端子１６、グランドパッド９）に接続する。そして、トランジスタ２３のドレイン２３ａとコンデンサ２２との間に、抵抗１３およびスイッチ１４が並列に接続される。上記トランジスタ２３は、デジタル回路７の一部として構成されている。
【００２５】
また、ファンクション検査装置のインターフェース回路２４は、半導体センサ１の出力リード端子１８（出力パッド１１）に接続された入力端子２５と、この入力端子２５と電源（Ｖｃｃ）端子２６との間に配設されたプルアップ抵抗２７とを備えている。入力端子２５は、ファンクション検査装置のＣＰＵ２８に接続されている。
【００２６】
上記構成において、半導体センサ１のファンクション検査（スキャンテスト）を実行する場合、半導体センサ１のＴＥＳＴリード端子１９にファンクションパターンを入力し、半導体センサ１の出力リード端子１８から出力パターンが出力される。そして、ファンクション検査の実行時は、半導体センサ１のスイッチ１４をオフしておく。尚、半導体センサ１の通常動作時は、スイッチ１４をオンしておく。
【００２７】
次に、図３を参照して、半導体センサ１のファンクション検査時の動作について説明する。まず、半導体センサ１のスイッチ１４がオンされているときに（即ち、従来構成の半導体センサに相当する構成）、出力リード端子１８から出力される出力信号の波形について述べる。この場合、図３（ａ）に示すように、半導体センサ１のトランジスタ２３は、時刻Ｔ１でオンからオフへ変化し、その後、時刻Ｔ２でオフからオンへ変化するとする。
【００２８】
ここで、時刻Ｔ１でトランジスタ２３がオンからオフへ変化するとき、出力リード端子１８から出力される出力信号Ｓの電圧レベルＶｓは、図３（ｂ）に示すように、コンデンサ２２とプルアップ抵抗２７の時定数で立ち上がる。コンデンサ２２の容量をＣ１とし、プルアップ抵抗２７の抵抗値をＲ２とし、電源電圧をＶｃｃとすると、上記出力信号Ｓの電圧レベルＶｓは、次の式で表わされる。
【００２９】
Ｖｓ＝Ｖｃｃ（１−ｅ−ｔ／Ｃ１＊Ｒ２）
例えば、電源電圧Ｖｃｃを５Ｖとし、Ｃ１＝０．１μＦとし、Ｒ２＝１ｋΩとし、出力信号の電圧レベルＶｓのローレベルからハイレベルに切り替わるときの閾値電圧を例えば２．５Ｖ（Ｖｃｃの１／２の電圧値）とする。この場合、トランジスタ２３がオンからオフしたとき、出力信号の電圧レベルＶｓが０Ｖから２．５Ｖに立ち上がるまでに要する時間は、約７０μｓとなる。
【００３０】
この条件下では、半導体センサ１のＴＥＳＴリード端子１９に入力するファンクションパターンの周期を７０μｓ以上に設定する必要がある。従って、入力するファンクションパターンが例えば１００万行あるとすると、ファンクション検査の検査時間は、
１００万＊７０μｓ＝７０ｓ
となり、７０秒もかかることになります。
【００３１】
次に、半導体センサ１のスイッチ１４をオフしてファンクション検査を行う場合（本発明の実施形態）に、出力リード端子１８から出力される出力信号Ｓの波形について述べる。この構成の場合、スイッチ１４をオフすることにより、出力リード端子１８とコンデンサ２２との間に抵抗１３が挿入される。この抵抗１３が挿入されると、半導体センサ１のトランジスタ２３が時刻Ｔ１でオンからオフに変化したとき、出力リード端子１８から出力される出力信号Ｓの電圧レベルＶｓは、次の式で表わされる。
【００３２】
Ｖｓ＝Ｖｃｃ＊Ｒ１／（Ｒ１＋Ｒ２）
従って、Ｖｓ＞２．５Ｖとなるように、抵抗１３（Ｒ１）及びプルアップ抵抗２７（Ｒ２）の各抵抗値を決めれば、図３（ｃ）に示すように、トランジスタ２３が時刻Ｔ１でオンからオフに変化した瞬間、瞬時に出力リード端子１８から出力される出力信号Ｓの電圧レベルＶｓが２．５Ｖを越える、即ち、ローレベルからハイレベルに切り替わる。このため、入力するファンクションパターンの周期を長くする必要が無くなるから、ファンクション検査の検査時間を大幅に短縮することが可能になる。
【００３３】
また、上記したスイッチ１４をオフした場合において、半導体センサ１のトランジスタ２３が時刻Ｔ２でオフからオンに変化したときには、出力リード端子１８から出力される出力信号Ｓの電圧レベルＶｓは、次の式で表わされる。
【００３４】
Ｖｓ＝Ｖｃｃ＊Ｒ３／（Ｒ３＋（Ｒ１‖Ｒ２））
但し、Ｒ３はトランジスタ２３のオン抵抗である。上記式から、Ｖｓ＜２．５Ｖとなるように、抵抗１３（Ｒ１）及び抵抗２７（Ｒ２）の平列接続時の抵抗値が、トランジスタ２３のオン抵抗Ｒ３の抵抗値よりも大きくなるように、Ｒ１、Ｒ２を決めれば良い。このように設定すると、トランジスタ２３が時刻ｔ２でオフからオンに変化したとき、図３（ｃ）に示すように、出力信号Ｓの電圧レベルＶｓがＶｃｃ（５Ｖ）から２．５Ｖ以下に急激に低下する（立ち下がる）ことがわかる。これにより、入力するファンクションパターンの周期を長くする必要が無くなるため、ファンクション検査の検査時間を大幅に短縮することができる。
【００３５】
一方、半導体センサ１のスイッチ１４がオンされている場合（即ち、従来構成の半導体センサに相当する構成）において、半導体センサ１のトランジスタ２３が時刻Ｔ２でオフからオンに変化したときには、出力リード端子１８から出力される出力信号Ｓの電圧レベルＶｓは、次の式で表わされる。
【００３６】
Ｖｓ＝Ｖｃｃ＊ｅ−ｔ／Ｃ１＊Ｒ3
上記式から、トランジスタ２３が時刻Ｔ２でオフからオンに変化したとき、図３（ｂ）に示すように、出力信号Ｓの電圧レベルＶｓがＶｃｃ（５Ｖ）から２．５Ｖ以下に比較的ゆっくり低下する（立ち下がる）ことがわかる。
【００３７】
上記した構成の本実施形態によれば、出力リード端子１８（出力端子）とグランドリード端子１６（グランド端子）との間に、抵抗１３及びコンデンサ２２の直列回路を接続し、前記抵抗１３の両端に前記抵抗１３と並列にスイッチ１４を接続し、そして、半導体センサ１のファンクション検査を行う場合に、前記スイッチ１４をオフするように構成したので、コンデンサ２２による出力波形の遅れを防止することができ、ファンクション検査の検査時間を短縮することができる。
【符号の説明】
【００３８】
図面中、１は半導体センサ、２はセンサチップ、３はリードフレーム、５はセンサ素子、７はデジタル回路、８は電源パッド、９はグランドパッド、１１は出力パッド、１２はＴＥＳＴパッド、１３は抵抗、１４はスイッチ、１５は電源リード端子、１６はグランドリード端子、１８は出力リード端子、２０はワイヤ、２１、２２はコンデンサ、２３はトランジスタ、２４はインターフェース回路、２５は入力端子、２６は電源端子、２７はプルアップ抵抗である。
【図１】
0005609750.tif 000002
【図２】
0005609750.tif 000003
【図３】
0005609750.tif 000004