(57)【特許請求の範囲】
【請求項１】
ロジックスイッチと、第１のセレクトゲートトランジスタと、第２のセレクトゲートトランジスタを有するプログラマブルロジックデバイスであって、
前記ロジックスイッチは、
第１の配線に接続されて信号を出力する第１の端子と、第２の配線に接続されて信号の入力を受ける第２の端子と、第３の配線に接続された第３の端子とを有する第１のメモリと、
前記第１の配線に接続されて信号を出力する第４の端子と、第４の配線に接続されて信号の入力を受ける第５の端子と、第５の配線に接続された第６の端子とを有する第２のメモリと、
前記第１の配線にゲートが接続され、ソース・ドレイン端がそれぞれ第６の配線と第７の配線に接続されるパストランジスタとを含み、
前記第１のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第８の配線と前記第６の配線に接続され、ゲートが第９の配線に接続され、
前記第２のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第１０の配線と前記第７の配線に接続され、ゲートが第１１の配線に接続されるプログラマブルロジックデバイス。
【請求項２】
前記第１のメモリは、電荷を蓄積する絶縁膜を有し、前記第１の端子、前記第２の端子、前記第３の端子がそれぞれドレイン、ソース、ゲートであるメモリトランジスタであり、
前記第２のメモリは、電荷を蓄積する絶縁膜を有し、前記第４の端子、前記第５の端子、前記第６の端子がそれぞれドレイン、ソース、ゲートであるメモリトランジスタである請求項１に記載のプログラマブルロジックデバイス。
【請求項３】
前記第１のメモリを書き込み状態にする場合には、前記第３の配線に書き込み電圧を印加し、前記第５の配線に前記書き込み電圧よりも低い第１の電圧を印加する請求項１または２に記載のプログラマブルロジックデバイス。
【請求項４】
前記ロジックスイッチを複数有し、前記複数のロジックスイッチは第１のロジックスイッチ及び第２のロジックスイッチを含み、前記第１のロジックスイッチの第３の配線と第５の配線は、前記第２のロジックスイッチの第３の配線と第５の配線とそれぞれ接続され、
前記第１のロジックスイッチにデータを書き込む場合には、前記第１のセレクトゲートトランジスタと前記第２のセレクトゲートトランジスタをオン状態にして前記第６の配線と前記第７の配線に第２の電圧を印加し、
前記第２のロジックスイッチの前記第２の配線と前記第４の配線に第３の電圧を印加する請求項１乃至３のいずれか一項に記載のプログラマブルロジックデバイス。
【請求項５】
前記パストランジスタのゲート絶縁膜のＳｉＯ２換算膜厚の総和をＴ（ＳｉＯ２）、前記第２の電圧をＶｐｒｔ、前記第３の電圧をＶｉｎｈとすると、Ｖｐｒｔ≧Ｖｉｎｈ−１０（ＭＶ／ｃｍ）×Ｔ（ＳｉＯ２）を満たす請求項４に記載のプログラマブルロジックデバイス。
【請求項６】
前記ロジックスイッチのデータを消去する場合には、前記第１のセレクトゲートトランジスタと前記第２のセレクトゲートトランジスタをオフ状態にして、前記第３の配線と前記第５の配線に消去電圧を印加し、前記第２の配線と前記第４の配線に第４の電圧を印加する請求項１乃至５のいずれか一項に記載のプログラマブルロジックデバイス。
【請求項７】
前記ロジックスイッチを動作させる場合には、前記第１のセレクトゲートトランジスタと前記第２のセレクトゲートトランジスタをオフ状態にして、前記第３の配線と前記第５の配線に読み出し電圧を印加し、前記第２の配線と前記第４の配線の一方に第５の電圧、他方に接地電圧を印加する請求項１乃至６のいずれか一項に記載のプログラマブルロジックデバイス。
【請求項８】
ロジックスイッチと、第１のセレクトゲートトランジスタと、第２のセレクトゲートトランジスタを有するプログラマブルロジックデバイスであって、
前記ロジックスイッチは、
直列に接続された複数のメモリトランジスタを含み、一端が第１の配線に接続され、他端が第２の配線に接続された第１のメモリストリングと、
前記第１のメモリストリングの複数のメモリトランジスタと相補的なデータを記憶する複数の直列に接続されたメモリトランジスタを含み、一端が前記第１の配線に接続され、他端が第４の配線に接続された第２のメモリストリングと、
前記第１の配線にゲートが接続され、ソース・ドレイン端がそれぞれ第６の配線と第７の配線に接続されるパストランジスタとを含み、
前記第１のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第８の配線と前記第６の配線に接続され、ゲートが第９の配線に接続され、
前記第２のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第１０の配線と前記第７の配線に接続され、ゲートが第１１の配線に接続されるプログラマブルロジックデバイス。
【請求項９】
前記ロジックスイッチを複数有し、前記複数のロジックスイッチは第１のロジックスイッチ及び第２のロジックスイッチを含み、
前記第１のロジックスイッチにデータを書き込む場合には、前記第１のセレクトゲートトランジスタと前記第２のセレクトゲートトランジスタをオン状態にして前記第６の配線と前記第７の配線に第２の電圧を印加し、
前記第２のロジックスイッチの前記第２の配線と前記第４の配線に第３の電圧を印加する請求項８に記載のプログラマブルロジックデバイス。
【請求項１０】
前記ロジックスイッチを複数有し、前記複数のロジックスイッチは行方向に隣り合う第１のロジックスイッチ及び第２のロジックスイッチを含み、前記第１のロジックスイッチの第４の配線と前記第２のロジックスイッチの第２の配線とは共有化されている請求項１乃至３、８のいずれか一項に記載のプログラマブルロジックデバイス。
【請求項１１】
複数のロジックスイッチを有するプログラマブルロジックデバイスであって、
前記ロジックスイッチのそれぞれは、
第１の配線に接続されて信号を出力する第１のドレインと、第２の配線に接続されて信号の入力を受ける第１のソースと、第３の配線に接続された第１のゲートとを有する第１のメモリトランジスタと、
前記第１の配線に接続されて信号を出力する第２のドレインと、第４の配線に接続されて信号の入力を受ける第２のソースと、第５の配線に接続された第２のゲートとを有する第２のメモリトランジスタと、
前記第１の配線に第３のゲートが接続され、第３のソース・ドレインがそれぞれ第６の配線と第７の配線に接続されるパストランジスタとを含み、
複数前記ロジックスイッチは第１のロジックスイッチ及び第２のロジックスイッチを含み、前記第１のロジックスイッチにデータを書き込む場合には、前記第１のロジックスイッチの前記第３の配線および前記第５の配線に接続された前記第２のロジックスイッチの前記第２の配線と前記第４の配線に第６の電圧を印加し、前記パストランジスタのゲート絶縁膜のＳｉＯ２換算膜厚の総和をＴ（ＳｉＯ２）、前記第６の電圧をＶｉｎｈとすると、Ｖｉｎｈ≦１０（ＭＶ／ｃｍ）×Ｔ（ＳｉＯ２）を満たすプログラマブルロジックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はプログラマブルロジックデバイスに関する。
【背景技術】
【０００２】
論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ（Field Programmable Gate Array）には、プログラマブルスイッチが用いられる。プログラマブルスイッチはメモリを有し、このメモリに保持されたデータに基づいてスイッチのオン／オフを切り換える素子である。従来、そのメモリとして揮発性メモリ（例えばＳＲＡＭ）が使用されている。しかしながら、揮発性メモリを用いると、電源遮断後に電源供給を再開するたびに、メモリへデータを書き込む必要がある。
【０００３】
そこで、プログラマブルスイッチのメモリとして、不揮発性のメモリトランジスタを用いる方式がある。不揮発性のメモリトランジスタを用いたプログラマブルスイッチは、例えば、１つのセルを２つの不揮発性メモリトランジスタと、１つのスイッチングトランジスタ（以降、パストランジスタとも称する）を含む。このような不揮発性メモリトランジスタでは、メモリにデータを書き込む方式として、ＦＮ（Fowler-Nordheim）トンネルを用いた方式と、ホットキャリアを用いた方式とがある。しかしながら、どちらの方式であっても、メモリにデータを書き込むときに、パストランジスタのゲート絶縁膜が破壊される恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５８１２４５０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、パストランジスタのゲート絶縁膜破壊を防ぐことができるプログラマブルロジックデバイスを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の実施形態によるプログラマブルロジックデバイスは、ロジックスイッチと、第１のセレクトゲートトランジスタと、第２のセレクトゲートトランジスタを有するプログラマブルロジックデバイスであって、前記ロジックスイッチは、第１の配線に接続されて信号を出力する第１の端子と、第２の配線に接続されて信号の入力を受ける第２の端子と、第３の配線に接続された第３の端子とを有する第１のメモリと、前記第１の配線に接続されて信号を出力する第４の端子と、第４の配線に接続されて信号の入力を受ける第５の端子と、第５の配線に接続された第６の端子とを有する第２のメモリと、前記第１の配線にゲートが接続され、ソース・ドレイン端がそれぞれ第６の配線と第７の配線に接続されるパストランジスタとを含み、前記第１のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第８の配線と前記第６の配線に接続され、ゲートが第９の配線に接続され、前記第２のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第１０の配線と前記第７の配線に接続され、ゲートが第１１の配線に接続されることを特徴としている。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係るプログラマブルロジックデバイス。
【図２】本発明の第１の実施形態に係るプログラマブルロジックデバイスの書き込みモード。
【図３】本発明の第１の実施形態に係るプログラマブルロジックデバイスが書き込みモード時の電圧印加タイミングを示す図。
【図４】本発明の第１の実施形態に係るプログラマブルロジックデバイスの動作モード。
【図５】本発明の第１の実施形態に係るプログラマブルロジックデバイスの消去モード。
【図６】本発明の第２の実施形態に係るプログラマブルロジックデバイス。
【図７】本発明の第２の実施形態に係るプログラマブルロジックデバイスの書き込みモード。
【図８】本発明の第２の実施形態に係るプログラマブルロジックデバイスが書き込みモード時の電圧印加タイミングを示す図。
【図９】本発明の第２の実施形態に係るプログラマブルロジックデバイスの動作モード。
【図１０】本発明の第３の実施形態に係るプログラマブルロジックデバイス。
【図１１】本発明の第３の実施形態に係るプログラマブルロジックデバイスのセル。
【図１２】本発明の第３の実施形態に係るプログラマブルロジックデバイスの書き込みモード。
【図１３】本発明の第３の実施形態に係るプログラマブルロジックデバイスの動作モード。
【図１４】本発明の第３の実施形態の変形例に係るプログラマブルロジックデバイス。
【図１５】本発明の第３の実施形態の変形例に係るプログラマブルロジックデバイスのセル。
【図１６】本発明の第３の実施形態の変形例に係るプログラマブルロジックデバイスの書き込みモード。
【図１７】本発明の第３の実施形態の変形例に係るプログラマブルロジックデバイスの動作モード。
【図１８】本発明の第４の実施形態に係るプログラマブルロジックデバイス。
【図１９】本発明の第４の実施形態に係るプログラマブルロジックデバイスの書き込みモード。
【図２０】本発明の第４の実施形態に係るプログラマブルロジックデバイスの動作モード。
【図２１】本発明の第５の実施形態に係るプログラマブルロジックデバイス。
【図２２】本発明の第５の実施形態に係るプログラマブルロジックデバイスの書き込みモード。
【図２３】本発明の第６の実施形態に係るプログラマブルロジックデバイス。
【図２４】本発明の第６の実施形態に係るプログラマブルロジックデバイスの書き込みモード。
【発明を実施するための形態】
【０００８】
［第１の実施形態］
図１は本実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス１には、セルがアレイ状に並べられる。各セルは、２つの不揮発メモリトランジスタ（以降では、メモリトランジスタとも称する）と１つのパストランジスタとを含み、ロジックスイッチを構成する。図１では、一例として４つのセルを示している。これら４つのセルを、それぞれ第１セル（メモリトランジスタＭＴ１ａ、ＭＴ１ｂとパストランジスタＰＴ１を有するセル）、第２セル（メモリトランジスタＭＴ２ａ、ＭＴ２ｂとパストランジスタＰＴ２を有するセル）、第３セル（メモリトランジスタＭＴ３ａ、ＭＴ３ｂとパストランジスタＰＴ３を有するセル）、第４セル（メモリトランジスタＭＴ４ａ、ＭＴ４ｂとパストランジスタＰＴ４を有するセル）と称する。
【０００９】
プログラマブルロジックデバイス１では、セルアレイの入出力端子となるパストランジスタのソース・ドレイン端にトランジスタ（セレクトゲートトランジスタと称する）を設ける。例えば、図１のパストランジスタＰＴ１のソース端と、セレクトゲートトランジスタＳＧ１ａのドレイン端は、いずれも配線Ｘ１に接続されている。また、パストランジスタＰＴ１のドレイン端と、セレクトゲートトランジスタＳＧ１ｂのドレイン端は、いずれも配線Ｙ１に接続されている。セルアレイの同じ行に配置されたセルの各パストランジスタのソース端に接続されるセレクトゲートトランジスタは共通である。例えば、第１セルのパストランジスタＰＴ１と第２セルのパストランジスタＰＴ２のソース端には、共通のセレクトゲートトランジスタＳＧ１ａが設けられる。また、セルアレイの同じ列に配置されたセルの各パストランジスタのドレイン端に接続されるセレクトゲートトランジスタは共通である。例えば、第１セルのパストランジスタＰＴ１と第３セルのパストランジスタＰＴ３のドレイン端には、共通のセレクトゲートトランジスタＳＧ１ｂが設けられる。
【００１０】
メモリトランジスタは、電荷蓄積膜として導電性のフローティングゲートを用いたＦＧ（Floating Gate）型トランジスタでも良いし、絶縁性のシリコン窒化物あるいはシリコン酸窒化物の膜を電荷蓄積膜として用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタでも良い。メモリトランジスタの電荷蓄積膜に電子が多く蓄積され、閾値電圧Ｖｔｈが高くなった状態を書き込み状態とし、電荷蓄積膜に蓄積された電子の量が少なく、閾値電圧Ｖｔｈが低くなった状態を消去状態とする。
【００１１】
（書き込みモード）
第１セルの２つのメモリトランジスタＭＴ１ａ、ＭＴ１ｂが消去状態で、どちらか一方のメモリトランジスタ（例えば、メモリトランジスタＭＴ１ａ）にデータを書き込む場合について説明する。１つのセルに含まれる２つのメモリトランジスタにデータを書き込む場合には、いずれか一方のメモリトランジスタが書き込み状態、他方が消去状態となるように、相補的にデータを書き込む。
【００１２】
本実施形態のプログラマブルロジックデバイス１では、第１セルと第２セルがワード線ＷＬ１ａ、ＷＬ１ｂを共有する。そのため、第１セルのメモリトランジスタにデータを書き込む場合には、第２セルのメモリトランジスタにデータを書き込まないように、ビット線ＢＬ２ａ、ＢＬ２ｂに印加する電圧を調整する必要がある。なお、本実施形態では、第１セルと第２セルのビット線は独立であるとする。
【００１３】
図２は、第１セルの一方のメモリトランジスタにデータを書き込む場合の、第１セルと第２セルの各配線に印加する電圧を示す図である。また、図３は、これらの電圧を印加するタイミングを示す図である。まず、配線ＳＬ１とＳＬ２に電源電圧Ｖｄｄを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオン状態とする。そして、配線ＸＳ１、ＸＳ２、ＹＳ１、ＹＳ２からセレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂを介してパストランジスタＰＴ１〜ＰＴ４に対してゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔを印加する。これによって、パストランジスタＰＴ１〜ＰＴ４のソース・ドレイン端の電位を持ち上げることができる。なお、第１セルと第２セルに着目した場合、セレクトゲートトランジスタＳＧ２ａの動作は第１セルと第２セルには影響しない。しかしながら、プログラマブルロジックデバイス１に含まれるいずれかのメモリトランジスタに選択的にデータの書き込みを行う場合、全てのセレクトゲートトランジスタをオン状態にする。
【００１４】
その後、第２セルのメモリトランジスタに接続されるビット線ＢＬ２ａ、ＢＬ２ｂに書き込み防止用の電圧Ｖｉｎｈを印加する。また、第１セルのメモリトランジスタに接続されるビット線ＢＬ１ａ、ＢＬ１ｂには、０Ｖを印加する。
【００１５】
そして最後に、データの書き込み対象であるメモリトランジスタＭＴ１ａのゲートに接続されたワード線ＷＬ１ａに書き込み電圧Ｖｐｒｇを印加し、書き込み対象ではないメモリトランジスタＭＴ１ｂのゲートに接続されたワード線ＷＬ１ｂに電圧Ｖｐａｓｓを印加する。Ｖｐａｓｓはチャネルが形成されない程度のゲート電圧であって、例えば０Ｖである。
【００１６】
すると、メモリトランジスタＭＴ１ａにはチャネルが形成され、このチャネルとゲートとの間に大きな電位差が生じ、ＦＮトンネル電流によってチャネル中の電子が電荷蓄積膜に注入される。一方、第２セルのメモリトランジスタＭＴ２ａにはチャネルが形成されるが、ソース・ドレイン端に書き込み防止電圧Ｖｉｎｈが印加されているため、チャネルとゲートとの間にＦＮトンネル電流によるデータ書き込みに必要な電位差が生じない。そのため、メモリトランジスタＭＴ２ａにはデータが書き込まれない。
【００１７】
また、メモリトランジスタＭＴ１ｂ、ＭＴ２ｂのゲート電極は０Ｖであるため、チャネルとゲートとの間に電位差が生じず、メモリトランジスタＭＴ１ｂ、ＭＴ２ｂにはデータが書き込まれない。
【００１８】
なお、第３セルおよび第４セルは、ワード線ＷＬ２ａ、ＷＬ２ｂにＶｐａｓｓを印加すれば、データを書き込ませないようにすることができる。
【００１９】
このように、プログラマブルロジックデバイス１では、１つのセルに含まれる２つのメモリトランジスタのいずれか一方に選択的にデータの書き込みができる。そのうえ、データの書き込みが行われるメモリトランジスタと同じワード線に接続されたメモリトランジスタには、データの書き込みを行わせないことができる。
【００２０】
次に、書き込み防止電圧Ｖｉｎｈとゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔの電圧範囲について説明する。データ書き込み対象ではないメモリトランジスタへの誤書き込み防止と、パストランジスタＰＴ１〜ＰＴ４のゲート絶縁膜の破壊を防止するためには、いくつかの電圧印加条件を満たさなければならない。
【００２１】
第１の条件として、パストランジスタのゲート絶縁膜破壊を防止するためには、書き込み電圧Ｖｐｒｇとゲート絶縁膜破壊防止電圧Ｖｐｒｔの差分の電位差以上の耐圧をゲート絶縁膜が有する必要がある。なお、以下では膜厚は全てＳｉＯ２換算の膜厚であるとして説明する。パストランジスタのゲート絶縁膜のＳｉＯ２換算膜厚Ｔ（ＳｉＯ２）は、以下のように求められる。  
（式１）    Ｔ（ＳｉＯ２）＝Ｔｏｘ＊ε（ＳｉＯ２）／ε
ここで、Ｔｏｘはパストランジスタのゲート絶縁膜の実測膜厚であり、ε（ＳｉＯ２）はＳｉＯ２の誘電率であり、εはパストランジスタのゲート絶縁膜の誘電率である。
【００２２】
データを書き込まないセルにおいて、そのセルのメモリトランジスタのソース端に接続されるビット線には書き込み防止電圧Ｖｉｎｈが印加される。また、パストランジスタのソース・ドレイン端にはゲート絶縁膜破壊防止電圧Ｖｐｒｔが印加される。すなわち、データを書き込まないセルのパストランジスタのトンネル絶縁膜にかかる電位差は、（Ｖｉｎｈ−Ｖｐｒｔ）となり、電界Ｅｔは、以下の式で表される。  
（式２）    Ｅｔ＝（Ｖｉｎｈ−Ｖｐｒｔ）／Ｔ（ＳｉＯ２）
ゲート絶縁膜が破壊される電界をＥＢＫとすると、Ｅｔは、ＥＢＫより小さくなければならない。  
（式３）    Ｅｔ≦ＥＢＫ
第２の条件として、データを書き込まないセルへの誤書き込みを防ぐために印加される書き込み防止電圧Ｖｉｎｈについて考察する。メモリトランジスタには、データを書き込むのにゲート絶縁膜へ印加する必要がある書き込み最低電界Ｅｌｉｍ１と、データを書き込まないときにゲート絶縁膜に印加することができる非書き込み最高電界Ｅｌｉｍ２がある。書込み防止電圧Ｖｉｎｈは以下の条件を満たす必要がある。  
（式４）    Ｖｉｎｈ≧（Ｅｌｉｍ１−Ｅｌｉｍ２）＊ＴＭ
ＴＭは、メモリトランジスタのゲート絶縁膜の膜厚の総和である。ポリシリコンなどの導電型浮遊ゲートを有するメモリトランジスタの場合、ＴＭはトンネル膜の膜厚とブロック膜の膜厚の和である。窒化シリコン膜などの絶縁膜に電荷を捕獲させるメモリトランジスタの場合、ＴＭはトンネル膜の膜厚と電荷捕獲膜の膜厚と、ブロック膜の膜厚の和である。
【００２３】
一般的なフラッシュメモリにおいて、Ｅｌｉｍ１とＥｌｉｍ２の差は５ＭＶ／ｃｍ程度である。また、パストランジスタのゲート絶縁膜に高電圧が印加されるのは、メモリトランジスタに書き込みを行うときのみである。例えば、フラッシュメモリでは、書き込み時にフラッシュメモリのトンネル絶縁膜にかかる電界は２０ＭＶ／ｃｍ程度である。また、高信頼なパストランジスタを実現するために、パストランジスタのゲート絶縁膜にかかる電界の上限（すなわち、ゲート絶縁膜が破壊される電界ＥＢＫ）は、１０ＭＶ／ｃｍとされている。
【００２４】
ロジックスイッチの高速性を確保するためには、パストランジスタのゲート絶縁膜の膜厚は数ｎｍが望ましい。一方で、メモリトランジスタのゲート絶縁膜の総和は１５ｎｍ程度である。例えば、メモリトランジスタのゲート絶縁膜の膜厚の総和が１３ｎｍで、Ｅｌｉｍ１とＥｌｉｍ２の差が５ＭＶ／ｃｍである場合、誤書き込み防止電圧Ｖｉｎｈは、（式４）から６．５Ｖ以上と求められる。さらに、パストランジスタのゲート絶縁膜が３ｎｍであった場合、誤書き込み防止電圧Ｖｉｎｈを６．５Ｖとすると、ゲート絶縁膜破壊防止電圧Ｖｐｒｔは（式２）から３．５Ｖ以上と求められる。このように、メモリトランジスタのゲート絶縁膜とパストランジスタのゲート絶縁膜に応じて、書き込み防止電圧Ｖｉｎｈとゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔを決めることができる。
【００２５】
（動作モード）
図４は、プログラマブルロジックデバイス１が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。動作モードの時には、配線ＳＬ１とＳＬ２に０Ｖを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオフ状態とする。そして、各セルに接続された２つのビット線の一方に０Ｖ、他方に電源電圧Ｖｄｄを与える。例えば、図４では、ビット線ＢＬ１ａ、ＢＬ２ａに０Ｖ、ビット線ＢＬ１ｂ、ＢＬ２ｂに電源電圧Ｖｄｄを与える。
【００２６】
メモリトランジスタＭＴ１ａが書き込み状態で、メモリトランジスタＭＴ１ｂが消去状態の場合を例にして説明する。メモリトランジスタＭＴ１ａ、ＭＴ１ｂのゲートに読み出し用の電圧Ｖｒｅａｄ（消去状態の閾値電圧＜Ｖｒｅａｄ＜書き込み状態の閾値電圧）を印加すると、メモリトランジスタＭＴ１ｂを介して、パストランジスタＰＴ１のゲートに電源電圧Ｖｄｄが印加される。そのため、パストランジスタＰＴ１がオン状態となる。配線Ｙ１、Ｙ２がプログラマブルロジックデバイス１への信号入力用の配線であり、配線Ｘ１、Ｘ２が信号出力用の配線であるとする。すると、配線Ｙ１の入力信号が、パストランジスタＰＴ１を介して配線Ｘ１に出力される。
【００２７】
（消去モード）
図５は、プログラマブルロジックデバイス１が消去モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。消去モードでは、プログラマブルロジックデバイス１に含まれる全てのメモリトランジスタを消去状態にする。消去モードでは、セレクトゲートトランジスタＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂをオフ状態にする。そして、全てのワード線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂに負の消去電圧−Ｖｐｒｇを印加し、全てのビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂにＶｓｓの電圧を印加する。電圧Ｖｓｓは、例えば０Ｖである。
【００２８】
［第２の実施形態］
図６は第２の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス２は、２つのメモリトランジスタと１つのパストランジスタを含むセルがアレイ状に並べられる。本実施形態では、隣り合う２つのセル（第１セルと第２セル／第３セルと第４セル）でビット線を共有する。他の構成は第１の実施形態と同様である。本実施形態によれば、隣り合う２つのセルでビット線を共有するため、チップ面積を削減することができる。
【００２９】
（書き込みモード）
第１セルの２つのメモリトランジスタＭＴ１ａ、ＭＴ１ｂが消去状態で、どちらか一方のメモリトランジスタ（例えば、メモリトランジスタＭＴ１ａ）にデータを書き込む場合について説明する。
【００３０】
図７は、第１セルの一方のメモリトランジスタにデータを書き込む場合の、第１セルと第２セルの各配線に印加する電圧を示す図である。また、図８は、これらの電圧を印加するタイミングを示す図である。
【００３１】
まず、配線ＳＬ１とＳＬ２に電源電圧Ｖｄｄを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオン状態とする。そして、配線ＸＳ１、ＸＳ２、ＹＳ１、ＹＳ２からセレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂを介してパストランジスタＰＴ１〜ＰＴ４に対してゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔを印加する。これによって、パストランジスタＰＴ１〜ＰＴ４のソース・ドレイン端の電位を持ち上げることができる。なお、第１セルと第２セルに着目した場合、セレクトゲートトランジスタＳＧ２ａの動作は第１セルと第２セルには影響しない。しかしながら、プログラマブルロジックデバイス１に含まれるいずれかのメモリトランジスタに選択的にデータの書き込みを行う場合、全てのセレクトゲートトランジスタをオン状態にする。
【００３２】
その後、非選択のセルに接続されるビット線ＢＬ２ａ、ＢＬ２ｂに書き込み防止用の電圧Ｖｉｎｈを印加する。また、第１セルのメモリトランジスタに接続されるビット線ＢＬ１ａ、ＢＬ１ｂには、０Ｖを印加する。
【００３３】
そして最後に、データの書き込み対象であるメモリトランジスタＭＴ１ａのゲートに接続されたワード線ＷＬ１ａに書き込み電圧Ｖｐｒｇを印加し、書き込み対象ではないメモリトランジスタＭＴ１ｂのゲートに接続されたワード線ＷＬ１ｂにＶｐａｓｓを印加する。
【００３４】
すると、メモリトランジスタＭＴ１ａにはチャネルが形成され、このチャネルとゲートとの間に大きな電位差が生じ、ＦＮトンネル電流によってチャネル中の電子が電荷蓄積膜に注入される。一方、第２セルのメモリトランジスタＭＴ２ａにはチャネルが形成されるが、ソース・ドレイン端に書き込み防止電圧Ｖｉｎｈが印加されているため、チャネルとゲートとの間にＦＮトンネル電流によるデータ書き込みに必要な電位差が生じない。そのため、メモリトランジスタＭＴ２ａにはデータが書き込まれない。
【００３５】
また、メモリトランジスタＭＴ１ｂ、ＭＴ２ｂのゲート電極は０Ｖであるため、チャネルとゲートとの間に電位差が生じず、メモリトランジスタＭＴ１ｂ、ＭＴ２ｂにはデータが書き込まれない。なお、書き込み防止電圧Ｖｉｎｈとゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔの電圧範囲は、第１の実施形態と同様である。
【００３６】
ただし、本実施形態では、隣り合う２つのセルでビット線を共有するため、書き込みモードのときに、メモリトランジスタＭＴ２ｂのソース端には書き込み防止電圧Ｖｉｎｈが印加され、ゲートにはＶｐａｓｓが印加される。そのため、書き込み防止電圧ＶｉｎｈとＶｐａｓｓとの電位差によってはメモリトランジスタＭＴ２ｂがオン状態となる可能性がある。そのため、選択書き込みが成立する範囲が狭くなる。
【００３７】
（動作モード）
図９は、プログラマブルロジックデバイス２が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。動作モードの時には、配線ＳＬ１とＳＬ２に０Ｖを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオフ状態とする。そして、各セルに接続された２つのビット線の一方に０Ｖ、他方に電源電圧Ｖｄｄを与える。本実施形態では、２つの隣接したセルでビット線を共有するため、例えばビット線ＢＬ１ａにＶｄｄ、ＢＬ２ａに０Ｖ、ＢＬ２ｂにＶｄｄを印加する。このように各配線に電圧を印加すると、第１の実施形態と同様にプログラマブルロジックデバイス２を動作させることができる。
【００３８】
（消去モード）
プログラマブルロジックデバイス２が消去モードの時には、第１の実施形態と同様に、セレクトゲートトランジスタＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂをオフ状態にする。そして、全てのワード線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂに負の消去電圧−Ｖｐｒｇを印加し、全てのビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ２ｂにＶｓｓの電圧を印加する。電圧Ｖｓｓは、例えば０Ｖである。これによって、第１の実施形態と同様に、プログラマブルロジックデバイス２に含まれる全てのメモリトランジスタを消去状態にすることができる。
【００３９】
［第３の実施形態］
本実施形態のプログラマブルロジックスイッチは、１つのセルが複数のメモリトランジスタを含むメモリストリングと１つのパストランジスタとで構成される。図１０は、本実施形態のプログラマブルロジックスイッチ３を示す図である。図１１は、プログラマブルロジックスイッチ３の第１セルとセレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂとを示す図である。なお、第１セル以外のセルも、第１セルと同様の構成である。
【００４０】
図１０、図１１に示すように、第１セルには、メモリストリングＭＳ１ａ、ＭＳ１ｂが含まれる。メモリストリングＭＳ１ａ、ＭＳ１ｂは、それぞれｎ個（ｎは２以上の整数）のメモリトランジスタを含む。これらのメモリトランジスタは、隣り合うメモリトランジスタのソース・ドレイン端同士が直列に接続される。図１１の例では、メモリストリングＭＳ１ａ、ＭＳ１ｂがそれぞれ４つずつのメモリトランジスタ（ＭＴ１ａ〜ＭＴ１ｄと、ＭＴ１ｅ〜ＭＴ１ｈ）が直列に接続される。メモリストリングＭＳ１ａ、ＭＳ１ｂの一端は、ビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続される。また、メモリストリングＭＳ１ａ、ＭＳ１ｂの他端は、パストランジスタＰＴ１のゲートに接続される。
【００４１】
メモリストリングＭＳ１ａ、ＭＳ１ｂは、パストランジスタＰＴ１から同じ距離にあるメモリトランジスタが対を成す。図１１では、メモリトランジスタ対ＭＰ１〜ＭＰ４を破線で囲って示している。メモリトランジスタＭＴ１ａ〜ＭＴ１ｈのゲートは、それぞれワード線ＷＬ１ａ〜ＷＬ１ｈに接続されている。また、第１のセルと第２のセルは、ワード線ＷＬ１ａ〜ＷＬ１ｈを共有する。
【００４２】
本実施形態のメモリトランジスタ対は、第１および第２の実施形態の１つのセルに含まれる２つのメモリトランジスタに相当する。つまり、メモリトランジスタ対ＭＰ１〜ＭＰ４にデータを書き込む場合には、対を成すメモリトランジスタの一方が書き込み状態、他方が消去状態となるように、相補的にデータを書き込む。
【００４３】
（書き込みモード）
書き込みモードでは、セルのメモリトランジスタ対の中から１つを選択し、そのメモリトランジスタ対の一方にデータを書き込む。一例として、メモリトランジスタ対ＭＰ２の一方のメモリトランジスタＭＴ１ｂを書き込み状態、ＭＴ１ｇを消去状態とする場合を用いて説明する。
【００４４】
図１２は、書き込みモードでの各配線に印加する電圧を示す図である。本実施形態では、第１および第２の実施形態と同様に、ＦＮトンネル電流により書き込みを行う。配線ＳＬ１とＳＬ２に電源電圧Ｖｄｄを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオン状態とする。そして、配線ＸＳ１、ＸＳ２、ＹＳ１、ＹＳ２からセレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂを介してパストランジスタＰＴ１〜ＰＴ４に対してゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔを印加する。これによって、パストランジスタＰＴ１〜ＰＴ４のソース・ドレイン端の電位を持ち上げることができる。なお、本実施形態においても、書き込みモードの時には、全てのセレクトゲートトランジスタをオン状態にし、パストランジスタにゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔを印加する。
【００４５】
その後、非選択セルである第２セルに接続されるビット線ＢＬ２ａ、ＢＬ２ｂに書き込み防止用の電圧Ｖｉｎｈを印加する。また、第１セルのメモリトランジスタに接続されるビット線ＢＬ１ａ、ＢＬ１ｂには０Ｖを印加する。
【００４６】
メモリストリングＭＳ１ａの書き込み対象のメモリトランジスタＭＴ１ｂ以外のメモリトランジスタに接続されたワード線ＷＬ１ａ、ＷＬ１ｃ、ＷＬ１ｄ、には、電圧Ｖｐａｓｓ２を印加する。電圧Ｖｐａｓｓ２は、メモリトランジスタがオン状態であっても書き込みが起こらない電圧である。メモリストリングＭＳ１ｂのワード線ＷＬ１ｅ〜ＷＬ１ｈや、第３セル、第４セルに接続されたワード線ＷＬ２ａ〜ＷＬ２ｈには、電圧Ｖｐａｓｓを印加する。
【００４７】
そして最後に、データの書き込み対象であるメモリトランジスタＭＴ１ｂのゲートに接続されたワード線ＷＬ１ｂに書き込み電圧Ｖｐｒｇを印加する。これによって、メモリトランジスタＭＴ１ｂにはチャネルが形成され、このチャネルとゲート間に生じる大きな電位差により、ＦＮトンネル電流によってチャネル中の電子が電荷蓄積膜に注入される。一方、メモリストリングＭＳ１ｂのメモリトランジスタのゲートには、電圧Ｖｐａｓｓが印加されているためチャネルが形成されず、書き込みは生じない。
【００４８】
また、ワード線ＷＬ１ｂが接続された第２セルのメモリトランジスタにはチャネルが形成される。しかしながら、ソース・ドレイン端に書き込み防止電圧Ｖｉｎｈが印加されているため、チャネルとゲートとの間にＦＮトンネル電流によるデータ書き込みに必要な電位差が生じず、データが書き込まれない。
【００４９】
（動作モード）
図１３は、プログラマブルロジックデバイス３が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。図１３は、メモリトランジスタ対ＭＰ２を選択して動作する場合の例である。動作モードの時には、配線ＳＬ１とＳＬ２に０Ｖを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオフ状態とする。そして、各セルに接続された２つのビット線の一方に０Ｖ、他方に電源電圧Ｖｄｄを与える。
【００５０】
第１セルのメモリトランジスタＭＴ１ｂが書き込み状態で、メモリトランジスタＭＴ１ｇが消去状態の場合を例にして説明する。非選択のメモリトランジスタ対ＭＰ１、ＭＰ３、ＭＰ４に接続されたワード線ＷＬ１ａ、ＷＬ１ｃ、ＷＬ１ｄ、ＷＬ１ｅ、ＷＬ１ｆ、ＷＬ１ｈには、電圧Ｖｐａｓｓ２を印加する。そして、メモリトランジスタ対ＭＰ２に接続されたワード線ＷＬ１ｂ、ＷＬ１ｇに、読み出し用の電圧Ｖｒｅａｄを印加する。すると、メモリトランジスタＭＴ１ｂはオフ状態となり、メモリトランジスタＭＴ１ｇがオン状態となる。このため、パストランジスタＰＴ１のゲートに電源電圧Ｖｄｄが印加され、パストランジスタＰＴ１がオン状態となる。これによって、配線Ｙ１に入力された信号が、パストランジスタＰＴ１を介して配線Ｘ１に出力される。
【００５１】
（消去モード）
プログラマブルロジックデバイス３が消去モードの時には、第１の実施形態と同様に、セレクトゲートトランジスタＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂをオフ状態にする。そして、全てのワード線ＷＬ１ａ〜ＷＬ１ｈ、ＷＬ２ａ〜ＷＬ２ｈに負の消去電圧−Ｖｐｒｇを印加し、全てのビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂにＶｓｓの電圧を印加する。電圧Ｖｓｓは、例えば０Ｖである。これによって、プログラマブルロジックデバイス３に含まれる全てのメモリトランジスタを消去状態にすることができる。
【００５２】
［第３の実施形態の変形例］
対を成すメモリトランジスタのゲートに接続されるワード線は共通であっても良い。本変形例のプログラマブルロジックスイッチ３ａを図１４に示す。図１５は、プログラマブルロジックスイッチ３ａの第１セルとセレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂとを示す図である。なお、第１セル以外のセルも、第１セルと同様の構成である。
【００５３】
図１４、図１５に示すように、プログラマブルロジックスイッチ３ａのメモリストリングＭＳ１ａ、ＭＳ１ｂは、制御トランジスタＣＴ１〜ＣＴ４を有する。制御トランジスタＣＴ１、ＣＴ４は、直列に接続されたメモリトランジスタに直列に接続され、ビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続される。制御トランジスタＣＴ２、ＣＴ３は、直列に接続されたメモリトランジスタに直列に接続され、パストランジスタＰＴ１のゲートに接続される。制御トランジスタＣＴ２とＣＴ３は、書き込み時にパストランジスタのゲート絶縁膜が破壊されることを防ぐために設けている。ただし、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂを設けることによって、パストランジスタのゲート絶縁膜破壊を防ぐことができるため、制御トランジスタＣＴ２とＣＴ３は設けなくても良い。
【００５４】
（書き込みモード）
書き込みモードでは、セルのメモリトランジスタ対の中から１つを選択し、そのメモリトランジスタ対の一方にデータを書き込む。一例として、メモリトランジスタ対ＭＰ２の一方のメモリトランジスタＭＴ１ｂを書き込み状態、ＭＴ１ｇを消去状態とする場合を用いて説明する。
【００５５】
図１６は、書き込みモードでの各配線に印加する電圧を示す図である。本実施形態では、第１および第２の実施形態と同様に、ＦＮトンネル電流により書き込みを行う。配線ＳＬ１とＳＬ２に電源電圧Ｖｄｄを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオン状態とする。そして、配線ＸＳ１、ＸＳ２、ＹＳ１、ＹＳ２からセレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂを介してパストランジスタＰＴ１〜ＰＴ４に対してゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔを印加する。これによって、パストランジスタＰＴ１〜ＰＴ４のソース・ドレイン端の電位を持ち上げることができる。なお、本実施形態においても、書き込みモードの時には、全てのセレクトゲートトランジスタをオン状態にし、パストランジスタにゲート絶縁膜の破壊を防止する電圧Ｖｐｒｔを印加する。
【００５６】
その後、非選択セルである第２セルに接続されるビット線ＢＬ２ａ、ＢＬ２ｂに書き込み防止用の電圧Ｖｉｎｈを印加する。また、第１セルのメモリトランジスタに接続されるビット線ＢＬ１ａには０Ｖを印加し、ビット線ＢＬ１ｂには、電圧Ｖｄｄ２を印加する。電圧Ｖｄｄ２は、メモリストリングＭＳ１ｂのメモリトランジスタへの書き込みを防止するための電圧である。メモリストリングＭＳ１ｂのメモリトランジスタにワード線から書き込み電圧Ｖｐｒｇを印加したときに、ＦＮトンネル電流による書き込みに必要な電位差よりも、書き込み電圧Ｖｐｒｇと電圧Ｖｄｄ２の差が低くなるように、電圧Ｖｄｄ２を設定する。
【００５７】
また、書き込み対象のメモリトランジスタ対以外のメモリトランジスタに接続されたワード線ＷＬ１ａ、ＷＬ１ｃ、ＷＬ１ｄには、電圧Ｖｐａｓｓ２を印加する。電圧Ｖｐａｓｓ２は、メモリトランジスタがオン状態であっても書き込みが起こらない電圧である。
【００５８】
そして最後に、データの書き込み対象であるメモリトランジスタＭＴ１ｂのゲートに接続されたワード線ＷＬ１ｂに書き込み電圧Ｖｐｒｇを印加する。これによって、メモリトランジスタＭＴ１ｂにはチャネルが形成され、このチャネルとゲート間に生じる大きな電位差により、ＦＮトンネル電流によってチャネル中の電子が電荷蓄積膜に注入される。一方、メモリトランジスタＭＴ１ｇには、ビット線ＢＬ１ｂから電圧Ｖｄｄ２が印加されているため、書き込みは生じない。また、データの書き込み対象以外のメモリトランジスタ対ＭＰ１、ＭＰ３、ＭＰ４のメモリトランジスタのゲートには電圧Ｖｐａｓｓ２が印加されており、電圧Ｖｐａｓｓ２は書き込み電圧Ｖｐｒｇよりも低い電圧であるため、書き込みは生じない。
【００５９】
また、ワード線ＷＬ１ｂが接続された第２セルのメモリトランジスタにはチャネルが形成される。しかしながら、ソース・ドレイン端に書き込み防止電圧Ｖｉｎｈが印加されているため、チャネルとゲートとの間にＦＮトンネル電流によるデータ書き込みに必要な電位差が生じず、データが書き込まれない。
【００６０】
（動作モード）
図１７は、プログラマブルロジックデバイス３ａが動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。図１７は、メモリトランジスタ対ＭＰ２を選択して動作する場合の例である。動作モードの時には、配線ＳＬ１とＳＬ２に０Ｖを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオフ状態とする。そして、各セルに接続された２つのビット線の一方に０Ｖ、他方に電源電圧Ｖｄｄを与える。
【００６１】
第１セルのメモリトランジスタＭＴ１ｂが書き込み状態で、メモリトランジスタＭＴ１ｇが消去状態の場合を例にして説明する。非選択のメモリトランジスタ対ＭＰ１、ＭＰ３、ＭＰ４に接続されたワード線ＷＬ１ａ、ＷＬ１ｃ、ＷＬ１ｄには、電圧Ｖｐａｓｓ２を印加する。そして、メモリトランジスタ対ＭＰ２に接続されたワード線ＷＬ１ｂに、読み出し用の電圧Ｖｒｅａｄを印加する。すると、メモリトランジスタＭＴ１ｂはオフ状態となり、メモリトランジスタＭＴ１ｇがオン状態となる。このため、パストランジスタＰＴ１のゲートに電源電圧Ｖｄｄが印加され、パストランジスタＰＴ１がオン状態となる。これによって、配線Ｙ１に入力された信号が、パストランジスタＰＴ１を介して配線Ｘ１に出力される。
【００６２】
（消去モード）
プログラマブルロジックデバイス３ａが消去モードの時には、第１の実施形態と同様に、セレクトゲートトランジスタＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂをオフ状態にする。そして、全てのワード線ＷＬ１ａ〜ＷＬ１ｄ、ＷＬ２ａ〜ＷＬ２ｄに負の消去電圧−Ｖｐｒｇを印加し、全てのビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂにＶｓｓの電圧を印加する。電圧Ｖｓｓは、例えば０Ｖである。これによって、プログラマブルロジックデバイス３ａに含まれる全てのメモリトランジスタを消去状態にすることができる。
【００６３】
［第４の実施形態］
図１８は第４の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス４は、２つのメモリストリングと１つのパストランジスタを含むセルがアレイ状に並べられる。本実施形態では、隣り合う２つのセル（第１セルと第２セル／第３セルと第４セル）でビット線を共有する。他の構成は第３の実施形態と同様である。本実施形態によれば、隣り合う２つのセルでビット線を共有するため、チップ面積を削減することができる。
【００６４】
（書き込みモード）
書き込みモードでは、セルのメモリトランジスタ対の中から１つを選択し、そのメモリトランジスタ対の一方にデータを書き込む。一例として、メモリトランジスタ対ＭＰ２の一方のメモリトランジスタＭＴ１ｂを書き込み状態、ＭＴ１ｇを消去状態とする場合を用いて説明する。
【００６５】
図１９は、書き込みモードでの各配線に印加する電圧を示す図である。本実施形態では、隣り合う２つのセルでビット線を共有するため、メモリストリングＭＳ１ｂに接続されたビット線ＢＬ２ａには、書き込み防止用の電圧Ｖｉｎｈが印加される。その他の配線に印加する電圧および電圧印加タイミングは第３の実施形態と同様である。メモリトランジスタＭＴ１ｂは、ゲートに書き込み電圧Ｖｐｒｇが印加され、ソース端にビット線ＢＬ１ａから０Ｖが印加される。これによって、メモリトランジスタＭＴ１ｂにはチャネルが形成され、このチャネルとゲート間に生じる大きな電位差により、ＦＮトンネル電流によってチャネル中の電子が電荷蓄積膜に注入される。一方、メモリストリングＭＳ１ｂのメモリトランジスタのゲートには、電圧Ｖｐａｓｓが印加されているためチャネルが形成されず、書き込みは生じない。
【００６６】
また、ワード線ＷＬ１ｂが接続された第２セルのメモリトランジスタにはチャネルが形成される。しかしながら、ソース・ドレイン端に書き込み防止電圧Ｖｉｎｈが印加されているため、チャネルとゲートとの間にＦＮトンネル電流によるデータ書き込みに必要な電位差が生じず、データが書き込まれない。
【００６７】
（動作モード）
図２０は、プログラマブルロジックデバイス４が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。動作モード時には、配線ＳＬ１とＳＬ２に０Ｖを与え、セレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂをオフ状態とする。そして、各セルに接続された２つのビット線の一方に０Ｖ、他方に電源電圧Ｖｄｄを与える。非選択のメモリトランジスタ対に接続されたワード線には、電圧Ｖｐａｓｓ２を印加する。そして、選択されたメモリトランジスタ対に接続されたワード線に、読み出し用の電圧Ｖｒｅａｄを印加する。
【００６８】
本実施形態では、２つの隣接したセルでビット線を共有するため、例えばビット線ＢＬ１ａにＶｄｄ、ＢＬ２ａに０Ｖ、ＢＬ２ｂにＶｄｄを印加する。このように各配線に電圧を印加すると、第３の実施形態と同様にプログラマブルロジックデバイス４を動作させることができる。
【００６９】
（消去モード）
プログラマブルロジックデバイス４が消去モードの時には、第３の実施形態と同様に、セレクトゲートトランジスタＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂをオフ状態にする。そして、全てのワード線ＷＬ１ａ〜ＷＬ１ｄ、ＷＬ２ａ〜ＷＬ２ｄに負の消去電圧−Ｖｐｒｇを印加し、全てのビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂにＶｓｓの電圧を印加する。これによって、プログラマブルロジックデバイス４に含まれる全てのメモリトランジスタを消去状態にすることができる。
【００７０】
なお、本実施形態においても、第３の実施形態の変形例を適用して、対を成すメモリトランジスタのゲートに接続されるワード線は共通とすることができる。
【００７１】
［第５の実施形態］
図２１は第５の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス５は、第１の実施形態のプログラマブルロジックデバイス１からセレクトゲートトランジスタＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂを除いた構成である。ただし、プログラマブルロジックデバイス５では、パストランジスタのゲート絶縁膜をプログラマブルロジックデバイス１のパストランジスタのゲート絶縁膜よりも厚くする必要がある。
【００７２】
（書き込みモード）
図２２は第１セルの一方のメモリトランジスタにデータを書き込む場合の、第１セルと第２セルの各配線に印加する電圧を示す図である。また、図２２は、これらの電圧を印加するタイミングを示す図である。まず、第２セルのメモリトランジスタに接続されるビット線ＢＬ２ａ、ＢＬ２ｂに書き込み防止用の電圧Ｖｉｎｈを印加する。また、第１セルのメモリトランジスタに接続されるビット線ＢＬ１ａ、ＢＬ１ｂには、０Ｖを印加する。
【００７３】
そして、データの書き込み対象であるメモリトランジスタＭＴ１ａのゲートに接続されたワード線ＷＬ１ａに書き込み電圧Ｖｐｒｇを印加し、書き込み対象ではないメモリトランジスタＭＴ１ｂのゲートに接続されたワード線ＷＬ１ｂにＶｐａｓｓを印加する。Ｖｐａｓｓはチャネルが形成されない程度のゲート電圧であって、例えば０Ｖである。
【００７４】
すると、メモリトランジスタＭＴ１ａにはチャネルが形成され、このチャネルとゲートとの間に大きな電位差が生じ、ＦＮトンネル電流によってチャネル中の電子が電荷蓄積膜に注入される。一方、第２セルのメモリトランジスタＭＴ２ａにはチャネルが形成されるが、ソース・ドレイン端に書き込み防止電圧Ｖｉｎｈが印加されているため、チャネルとゲートとの間にＦＮトンネル電流によるデータ書き込みに必要な電位差が生じない。そのため、メモリトランジスタＭＴ２ａにはデータが書き込まれない。
【００７５】
また、メモリトランジスタＭＴ１ｂ、ＭＴ２ｂのゲート電極は０Ｖであるため、チャネルとゲートとの間に電位差が生じず、メモリトランジスタＭＴ１ｂ、ＭＴ２ｂにはデータが書き込まれない。
【００７６】
第３セルおよび第４セルは、ワード線ＷＬ２ａ、ＷＬ２ｂにＶｐａｓｓを印加すれば、データを書き込ませないようにすることができる。
【００７７】
このように、プログラマブルロジックデバイス５では、１つのセルに含まれる２つのメモリトランジスタのいずれか一方に選択的にデータの書き込みができる。そのうえ、データの書き込みが行われるメモリトランジスタと同じワード線に接続されたメモリトランジスタには、データの書き込みを行わせないことができる。
【００７８】
次に、書き込み防止電圧Ｖｉｎｈの電圧範囲と、パストランジスタのゲート絶縁膜の膜厚について説明する。
【００７９】
第１の条件として、パストランジスタのゲート絶縁膜破壊を防止するためには、書き込み電圧Ｖｐｒｇとゲート絶縁膜破壊防止電圧Ｖｐｒｔの差分の電位差以上の耐圧をゲート絶縁膜が有する必要がある。パストランジスタのゲート絶縁膜のＳｉＯ２換算膜厚Ｔ（ＳｉＯ２）は、第１の実施形態にて説明した（式１）によって表される。
【００８０】
データを書き込まないセルにおいて、そのセルのメモリトランジスタのソース端に接続されるビット線には書き込み防止電圧Ｖｉｎｈが印加される。すなわち、データを書き込まないセルのパストランジスタのトンネル絶縁膜にかかる電位差は、Ｖｉｎｈとなり、電界Ｅｔは、以下の式で表される。  
（式５）    Ｅｔ＝（Ｖｉｎｈ）／Ｔ（ＳｉＯ２）
ゲート絶縁膜が破壊される電界をＥＢＫとすると、Ｅｔは、ＥＢＫより小さくなければならない。
【００８１】
第２の条件として、データを書き込まないセルへの誤書き込みを防ぐために印加される書き込み防止電圧Ｖｉｎｈについて考察する。書き込み防止電圧Ｖｉｎｈは、第１の実施形態にて説明した（式４）を満たす必要がある。
【００８２】
一般的なフラッシュメモリにおいて、書き込み最低電界Ｅｌｉｍ１と非書き込み最高電界Ｅｌｉｍ２の差は５ＭＶ／ｃｍ程度である。また、パストランジスタのゲート絶縁膜に高電圧が印加されるのは、メモリトランジスタに書き込みを行うときのみである。例えば、フラッシュメモリでは、書き込み時にフラッシュメモリのトンネル絶縁膜にかかる電界は２０ＭＶ／ｃｍ程度である。また、高信頼なパストランジスタを実現するために、パストランジスタのゲート絶縁膜にかかる電界の上限（すなわち、ゲート絶縁膜が破壊される電界ＥＢＫ）は、１０ＭＶ／ｃｍとされている。
【００８３】
ロジックスイッチの高速性を確保するためには、パストランジスタのゲート絶縁膜の膜厚は数ｎｍが望ましい。一方で、メモリトランジスタのゲート絶縁膜の総和は１５ｎｍ程度である。例えば、メモリトランジスタのゲート絶縁膜の膜厚の総和が１３ｎｍで、Ｅｌｉｍ１とＥｌｉｍ２の差が５ＭＶ／ｃｍである場合、誤書き込み防止電圧Ｖｉｎｈは、（式４）から６．５Ｖ以上と求められる。よって、パストランジスタのゲート絶縁膜破壊を防止するためには、（式２）からパストランジスタのゲート絶縁膜が６．５ｎｍ以上の膜厚が必要であると求められる。
【００８４】
プログラマブルロジックデバイス５の動作モードと消去モードは第１の実施形態と同様である。
【００８５】
［第６の実施形態］
図２３は第６の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス６は、２つのメモリトランジスタと１つのパストランジスタを含むセルがアレイ状に並べられる。本実施形態では、隣り合う２つのセル（第１セルと第２セル／第３セルと第４セル）でビット線を共有する。他の構成は第５の実施形態と同様である。本実施形態によれば、隣り合う２つのセルでビット線を共有するため、チップ面積を削減することができる。本実施形態によれば、図２４に示すように各配線に電圧を印加すれば、第５の実施形態と同様にメモリトランジスタＭＴ１ａにデータを書き込むことができる。電圧の印加タイミングは第５の実施形態と同様である。
【００８６】
また、書き込み防止電圧Ｖｉｎｈの電圧範囲と、パストランジスタのゲート絶縁膜の膜厚も第５の実施形態と同様である。ただし、本実施形態では、隣り合う２つのセルでビット線を共有するため、書き込みモードのときに、メモリトランジスタＭＴ２ｂのソース端には書き込み防止電圧Ｖｉｎｈが印加され、ゲートにはＶｐａｓｓが印加される。そのため、書き込み防止電圧ＶｉｎｈとＶｐａｓｓとの電位差によってはメモリトランジスタＭＴ２ｂがオン状態となる可能性がある。そのため、選択書き込みが成立する範囲が狭くなる。
【００８７】
プログラマブルロジックデバイス６の動作モードと消去モードは第２の実施形態と同様である。
【００８８】
以上のような実施形態の構成をとることで、メモリトランジスタへの書き込み時にパストランジスタのゲート絶縁膜破壊を防ぐことができる。第１〜第４の実施形態では、セレクトゲートトランジスタを設けるが、マトリックス状のセルの各列と各行に１つずつセレクトゲートトランジスタを設ければ良いため、大幅な面積増大は生じない。
【００８９】
なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。例えば、セレクトゲートトランジスタは、ロジックトランジスタではなく、メモリトランジスタでも良い。つまり、セルに含まれるメモリトランジスタ（ＭＴ１ａ、ＭＴ１ｂなど）と同様のトランジスタでセレクトゲートトランジスタを構成しても良い。
【符号の説明】
【００９０】
１、２、３、４、５、６…プログラマブルロジックデバイス、  ＭＴ１ａ、ＭＴ１ｂ、ＭＴ２ａ、ＭＴ２ｂ、ＭＴ３ａ、ＭＴ３ｂ、ＭＴ４ａ、ＭＴ４ｂ…メモリトランジスタ、  ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４…パストランジスタ、  ＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂ…セレクトゲートトランジスタ、  ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂ…ワード線、  ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂ…ビット線、  ＳＬ１、ＳＬ２、ＸＳ１、ＸＳ２、Ｘ１、Ｘ２、Ｙ１、Ｙ２、ＹＳ１、ＹＳ２…  配線
【図１】
0005627624.tif 000002
【図２】
0005627624.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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