(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板の主面上に配設された第１導電型のドリフト層と、
前記ドリフト層の一部に配設され、それぞれが半導体素子として動作するセルが複数形成されたセル領域と、
前記ドリフト層の前記セル領域とは別の領域の上層部に配設される第２導電型のウエル層と、
前記ウエル層の上面上もしくは上層部内に配設され、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であって前記ウエル層よりも高い不純物濃度を有し、炭化珪素からなる第２導電型の半導体層と、
前記半導体層上に配設された絶縁膜と、
前記絶縁膜および前記セル領域上に配設されたゲート電極と、を備え、
ＭＯＳＦＥＴであることを特徴とする、炭化珪素半導体装置。
【請求項２】
請求項１に記載の炭化珪素半導体装置であって、
前記半導体層は、１００ｎｍ以上の厚みを有することを特徴とする、炭化珪素半導体装置。
【請求項３】
請求項１または請求項２に記載の炭化珪素半導体装置であって、
前記半導体層は、前記ウエル層内に平面視形状が櫛歯状に形成されたことを特徴とする、炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置として使用される炭化珪素半導体装置に関する。
【背景技術】
【０００２】
既知の通り、ＭＯＳ構造を有する電力用半導体装置（パワーデバイス）の典型例であるＩＧＢＴまたは縦型ＭＯＳＦＥＴ（ＭＯＳ構造がプレーナ型である場合またはトレンチ型である場合がある。）は、例えばインバータ回路に於けるスイッチング素子として利用されており、これらのパワーデバイスは、フィールド酸化膜等と比較して膜厚が非常に薄いゲート絶縁膜を有している。【０００３】
ここで、特許文献１に記載の電力用縦型ＭＯＳＦＥＴはＳｉを半導体基板材料とするデバイスである。特許文献１の図１、図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部（ゲートパッド部を含む）に隣接するＭＯＳＦＥＴのセル領域側の隣接領域内には、当該周縁部に沿って、微細なダイオードが少なくとも一列に配置されている。このようなゲートパッド部とＭＯＳＦＥＴのセル領域との間の領域内に一列に配置されたダイオードの各々は、ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングする際に、特許文献１の図３に示されるように、ＰウエルおよびＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、特許文献１の上記構造は、特許文献１の図３に示される寄生トランジスタが、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際にオンするのを、防止することができる。また、特許文献１の上記構造では、特許文献１の図２に示されているように、ＭＯＳＦＥＴセルのＰウエルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１９８８１６号公報（図１〜図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決すべき問題点を、特許文献１の図２に基づいて以下に記載する。【０００６】
今、スイッチング素子であるＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へとスイッチングした場合には、ＭＯＳＦＥＴセルのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇して、略０Ｖから数百Ｖに変化する。そうすると、ＰウエルとＮ-ドレイン層との間に存在する寄生容量を介して、変位電流がＰウエル内に流れ込む。この変位電流は、以下に記載するように、ソース電極に流れるが、この点は、Ｎ-ドレイン層との間で寄生容量を形成するＰウエルが、ＭＯＳＦＥＴセルのＰウエルであっても、ダイオードセルのＰウエルであっても、あるいは、ゲートパッド下方のまたはゲートパッドと機械的に繋がったゲートフィンガー下方のＰウエルであっても、同様である。【０００７】
ここで、留意すべき点は、ＭＯＳＦＥＴセルのＰウエルの横断面の面積とダイオードセルのＰウエルの横断面の面積と比較して、ゲートパッド下方またはゲートフィンガー下方のＰウエルの横断面の面積が非常に大きいことである。そのため、ゲートパッド下方またはゲートフィンガー下方のＰウエル内の電気抵抗の値は、ＭＯＳＦＥＴセルのＰウエルの電気抵抗の値およびダイオードセルのＰウエルの電気抵抗の値と比較して、非常に大きい値になる。【０００８】
特許文献１においては、ソース電極と、図２の（Ｃ）部の縦断面図に描かれたフィールドプレートとは電気的に互いに接続されているので、スイッチング時に、ゲートパッド下方またはゲートフィンガー下方のＰウエル内に流れ込んだ変位電流は、ゲートパッド下方またはゲートフィンガー下方のＰウエル内を、ＭＯＳＦＥＴセル側の部分からフィールドプレートに接続されているコンタクトホールの部分に向けて流れて、フィールドプレートを介してソース電極に流入する。【０００９】
上述のように、ゲートパッド下方またはゲートフィンガー下方のＰウエルの横断面積はその他のＰウエルの横断面積よりも非常に大きいが、Ｐウエル自体およびコンタクトホールに抵抗が存在するために、横断面積が大きなゲートパッド下方またはゲートフィンガー下方のＰウエルに変位電流が流れると、当該Ｐウエル内に無視し得ない値の電位降下が発生する。【００１０】
その結果、当該Ｐウエルの内で、コンタクトホールおよびフィールドプレートを介してソース電極と電気的に接続されている部分（コンタクトホール直下部分）からの水平方向の距離が大きな部分は、比較的大きな電位を有することとなる。しかも、この電位は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程に、大きくなる。【００１１】
このため、特許文献１の図２の（Ｃ）部に示されるように、ゲートパッドに繋がったゲートフィンガー下方のＰウエル内で、コンタクトホールから最も離れたセル側端部部分に、ゲート絶縁膜を介して、ゲート電極が設けられている場合には、ＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へとスイッチングした直後で０Ｖに近い電圧値のゲート電極と、上記Ｐウエルの上記セル側端部部分との間のゲート絶縁膜に大きな電界が加わり、ゲート絶縁膜の絶縁性が破壊される場合があった。【００１２】
ここで、昨今では、バンドギャップが従来の半導体基板材料であるＳｉよりも約３倍大きな炭化珪素（ＳｉＣ）を半導体基板材料として用いるＳｉＣ半導体装置（例えば、縦型ＭＯＳＦＥＴ乃至はＩＧＢＴ）をインバータ回路のスイッチング素子として適用することで、インバータ回路の損失低減化を図ることが期待されている。そして、より一層の低損失化を実現するために、スイッチング素子のより一層の高速駆動化が求められている。換言すれば、低損失化のために、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔをより一層速くすることが求められている。【００１３】
特許文献１を参照して指摘した構造上の問題は、半導体基板材料を従来のＳｉから上記のＳｉＣに置き換えても、同様に生じ得る問題である。増してや、半導体基板材料がＳｉＣの場合には、上記の通り、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔをより一層速くすることが求められるために、既述した寄生容量を介してＰウエル内に流れ込む変位電流の値もより増大する。【００１４】
さらに、半導体基板材料をＳｉＣに置き換えた場合には、以下の問題が浮上する。すなわち、ＳｉＣを半導体基板材料として用いるスイッチング素子においては、従来のＳｉを半導体基板材料として用いるスイッチング素子と比較して、ＳｉＣの大きなバンドギャップに起因して、半導体層の十分なる低抵抗化が困難になる。このために、半導体基板材料としてＳｉＣを使用する場合には、既述したＰウエル等の寄生抵抗の値がＳｉを使用する場合よりも大きくなり、その大きな寄生抵抗の値が、ゲートパッド下方またはゲートフィンガー下方のＰウエルに発生する電位をより一層大きくしてしまうという問題がある。【００１５】
本発明は、このような問題点の発見および当該問題点の発生箇所の認識を踏まえてなされたものであり、その主目的は、ＭＯＳ構造を備えたスイッチング素子として機能するＳｉＣ半導体装置において、スイッチング時あるいはターンオフ時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制するとともに、スイッチング速度あるいは充放電速度の向上を実現し、以て低損失化を図る点にある。
【課題を解決するための手段】
【００１６】
本発明に係る炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板と、炭化珪素半導体基板の主面上に配設された第１導電型のドリフト層と、ドリフト層の一部に配設され、それぞれが半導体素子として動作するセルが複数形成されたセル領域と、ドリフト層のセル領域とは別の領域の上層部に配設される第２導電型のウエル層と、前記ウエル層の上面上もしくは上層部内に配設され、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であって前記ウエル層よりも高い不純物濃度を有し、炭化珪素からなる第２導電型の半導体層と、半導体層上に配設された絶縁膜と、絶縁膜および前記セル領域上に配設されたゲート電極と、を備える。
【発明の効果】
【００１７】
本発明に係る炭化珪素半導体装置によれば、スイッチング時、特にターンオフ時に発生し得る変位電流が流れ込んで生じる第２導電型のウエル層内の電位分布を低減化する方向で抑制することができ、その結果、ゲート電極と第２導電型のウエル層間の電位差を低減化させてゲート絶縁膜の破壊を有効に防止することができるので、スイッチング速度の向上化および本装置の高寿命化を図ることができると共に、スイッチング速度の向上化に伴い低損失化を図ることができるので、本装置の低消費電力化（省エネルギー化）をも促進することができる。以下、この発明の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの上面構造を模式的に示す平面図である。
【図２】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの縦断面図である。
【図３】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図４】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図５】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図６】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図７】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図８】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図９】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１０】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１１】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１２】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１３】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１４】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１５】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１６】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１７】本発明の実施の形態１に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図１８】本発明の実施の形態２に係るＳｉＣ―ＩＧＢＴの上面構造を模式的に示す平面図である。
【図１９】本発明の実施の形態２に係るＳｉＣ―ＩＧＢＴの縦断面図である。
【図２０】本発明の実施の形態１および実施の形態２に係るＳｉＣ―ＭＯＳＦＥＴの変形例の構成を説明する平面図である。
【図２１】本発明の実施の形態１および実施の形態２に係るＳｉＣ―ＭＯＳＦＥＴの変形例の構成を説明する平面図である。
【図２２】本発明の実施の形態１および実施の形態２に係るＳｉＣ―ＭＯＳＦＥＴの変形例の構成を説明する平面図である。
【図２３】本発明の実施の形態１および実施の形態２に係るＳｉＣ―ＭＯＳＦＥＴの変形例の構成を説明する平面図である。
【図２４】本発明の実施の形態１および実施の形態２に係るＳｉＣ―ＭＯＳＦＥＴの変形例の構成を説明する縦断面図である。
【図２５】本発明の実施の形態１および実施の形態２に係るＳｉＣ―ＭＯＳＦＥＴの変形例の構成を説明する縦断面図である。
【図２６】本発明の実施の形態１および実施の形態２に係るＳｉＣ―ＭＯＳＦＥＴの変形例の構成を説明する縦断面図である。
【図２７】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの縦断面図である。
【図２８】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図２９】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図３０】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図３１】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図３２】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図３３】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの製造工程を示す縦断面図である。
【図３４】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの変形例１の構成を説明する縦断面図である。
【図３５】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの変形例２の構成を説明する平面図である。
【図３６】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの変形例２の構成を説明する平面図である。
【図３７】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの変形例２の構成を説明する縦断面図である。
【図３８】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの変形例２の構成を説明する縦断面図である。
【図３９】本発明の実施の形態３に係るＳｉＣ―ＭＯＳＦＥＴの変形例２の構成を説明する縦断面図である。
【発明を実施するための形態】
【実施の形態１】
【００１９】
本実施の形態に係るＳｉＣ半導体装置の一例として、ｎ型チャネルＳｉＣ―ＭＯＳＦＥＴについて、その構造およびその製造方法並びにその評価を、以下に記載する。
【００２０】
図１は、本実施の形態に係るＳｉＣ―ＭＯＳＦＥＴの上面構造を模式的に示す平面図である。また、図２は、図１に示すＳｉＣ―ＭＯＳＦＥＴのＹ１−Ｙ２線に関する縦断面構造を示す図である。
【００２１】
図１および図２に示されるＳｉＣ―ＭＯＳＦＥＴの構造上の特徴は、ゲート電極用パッド部１１の直下に位置するｐ型ウエル層１（最も横断面積が大きい、最外周のｐ型ウエル層１ＯＭに該当）の上面上に、全面的または部分的に、ｐ型半導体層１４が配設されている点にある。このｐ型半導体層１４の堆積により、ゲート電極用パッド部１１の直下に位置するｐ型層は、ｐ型ウエル層１ＯＭおよびその上のｐ型半導体層１４の合成層で構成されることとなる。
【００２２】
従って、ゲート電極用パッド部１１の直下に位置するｐ型層の抵抗は、全体的な観点では低減されることとなる。よって、ゲート電極用パッド部１１の直下に位置するｐ型ウエル１ＯＭの端部のうち、それぞれがＭＯＳＦＥＴとして動作するＭＯＳＦＥＴセルが複数配設されたＭＯＳＦＥＴセル領域側とは反対側の端部およびその近傍部分と、ゲート電極用パッド部１１の直下に位置するｐ型ウエル層１ＯＭのウエルコンタクト層３の近傍部分との間の電位差乃至は電気抵抗が低減される。
【００２３】
その結果、ゲート電極用パッド部１１の直下に位置するｐ型ウエル層１ＯＭのウエルコンタクト層３の近傍部分と、ゲート電極用ポリシリコン層７との間に印加される電圧の値は格段に軽減され、ゲート電極用ポリシリコン層７の直下に位置するゲート絶縁膜６の絶縁性が保護される。
【００２４】
その観点から言えば、ｐ型半導体層１４の抵抗率は、低ければ低い程に、その存在による上記の作用・効果は顕著に増大することになる。例えば、ｐ型半導体層１４に含まれる不純物濃度は、ゲート電極用パッド部１１の直下に位置するｐ型ウエル層１ＯＭのそれよりも大きく設定されており、その不純物濃度の範囲は１×１０19ｃｍ-3〜１×１０20ｃｍ-3に設定されているのが好ましい。また、ｐ型半導体層１４の厚みは、例えば１００ｎｍ程度以上に設定されているのが好ましい。但し、ｐ型半導体層１４のバンドギャップは、ゲート電極用パッド部１１の直下に位置するｐ型ウエル層１ＯＭのそれよりも大きくてもまたは小さくてもあるいは同じであっても良い。
【００２５】
なお、特徴部たるｐ型半導体層１４は、ゲート電極用パッド部１１に構造的・電気的に繋がっており且つ各ゲート電極用ポリシリコン層７とも構造的・電気的に繋がったゲート電極用フィンガー部（図示せず。）の直下に位置するｐ型ウエル層１（１ＯＭ）の上面上にも、全面的または部分的に、同様に配設されているのが、その作用・効果の観点から言って、好適である。
【００２６】
図２において、各参照符号は次の構成要素を示す。すなわち、１はｐ型ウエル層を、１ＯＭは最外周のｐ型ウエル層（第２のウエル層）を、２はｎ型コンタクト層を、３はウエルコンタクト層を、５はＳｉＣを母材とするｎ型半導体基板を、４はｎ型半導体基板５の主面上に配設されたｎ型ドリフト層を、６は例えばシリコン酸化膜で構成されるゲート絶縁膜を、７はゲート電極用ポリシリコン層を、８は層間絶縁膜を、９はＮｉＳｉ層を、１０はソース電極を、１１はゲート電極用パッド部を、１２はフィールド酸化膜を、１３はＪＴＥ（Junction Termination Extension）層を、１４はｐ型半導体層を、１７はドレイン電極を、それぞれ示す。ここで、ＭＯＳＦＥＴセル領域に形成されるｐ型ウエル層を第１のウエル層、ＭＯＳＦＥＴセル領域の外周に形成されるｐ型ウエル層を第２のウエル層と呼称する場合もある。
【００２７】
なお、図１および図２の構造において、各半導体層の導電型を逆転させても良い。この場合、ｎ型の導電型を「第１導電型」と定義すると、ｐ型は「第２導電型」となり、導電型を逆転させると、ｐ型の導電型が「第１導電型」となり、ｎ型の導電型が「第２導電型」となる。導電型の逆転に応じて、ゲート電極を除く各電極の名称も逆転する。この点は、後述する実施の形態２および実施の形態３においても同様である。
【００２８】
次に、図１および図２に例示した本実施の形態に係るＳｉＣ―ＭＯＳＦＥＴの製造方法について、各製造工程を順次に示す図３〜図１７の縦断面図を参照して記載する。
【００２９】
先ず、図３において、炭化珪素で構成されるｎ型半導体基板５の上面（主面）上に、エピタキシャル結晶成長法により、ｎ型の炭化珪素で構成されるｎ型ドリフト層４を形成する。
【００３０】
ｎ型半導体基板５としては、例えば、ｎ型４Ｈ−炭化珪素基板が好適である。また、ｎ型ドリフト層４には窒素がドープされ、窒素の濃度は５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下の範囲内にある。ｎ型ドリフト層４の厚さは１０μｍ以上１５μｍ以下の範囲内にあることが好ましい。なお、窒素の代わりに、リンをドープしても良い。
【００３１】
ｎ型ドリフト層４の形成後、レジスト（図示せず）をマスクとして、ｎ型ドリフト層４の上面上の、所定の間隔に離間した部位に、不純物をイオン注入して、一対のｐ型ウエル層１をｎ型ドリフト層４内に形成する。
【００３２】
その後、上記レジストを除去する。その際の不純物濃度は、１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下の範囲内にあり、ｐ型ウエル層１の厚さは０．５μｍ以上１．５μｍ以下の範囲内にあることが好ましい。ｐ型となる不純物としては、例えば、ボロン（Ｂ）またはアルミニウム（Ａｌ）が挙げられる。
【００３３】
さらに、上記の複数のｐ型ウエル層１の内で、ＭＯＳＦＥＴセル領域内に存在することとなる各ｐ型ウエル層１中に、レジスト（図示せず）をマスクとして不純物をイオン注入して、ｎ型コンタクト層２を形成する。
【００３４】
その後、上記レジストを除去する。その際の不純物濃度は１×１０19ｃｍ-3以上１×１０20ｃｍ-3以下の範囲内にあり、且つ、同層２の厚さは０．３μｍ以上０．８μｍ以下の範囲内にあることが好ましい。ｎ型不純物としては、例えば、リン（Ｐ）または窒素（Ｎ）が挙げられる。
【００３５】
さらに、上記の複数のｐ型ウエル層１の内で、図２のゲート電極用パッド部１１の直下に位置することとなるｐ型ウエル層１の最外周の周辺に、レジスト（図示せず）をマスクとして不純物をイオン注入して、ｐ型のＪＴＥ層１３を形成し、その後に、上記レジストを除去する。その際の不純物濃度は１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下の範囲内にあることが好ましく、且つ、同層１３の厚さは０．５μｍ以上１．５μｍ以下の範囲内にあることが好ましい。ｐ型不純物としては、例えば、ボロン（Ｂ）またはアルミニウム（Ａｌ）が挙げられる。
【００３６】
さらに、複数のｐ型ウエル層１の各々の中に、レジスト（図示せず）をマスクとして不純物をイオン注入して、ｐ型ウエルコンタクト層３を形成し、その後に、レジストを除去する。その際の不純物濃度は１×１０20ｃｍ-3以上１×１０21ｃｍ-3以下の範囲内にあることが好ましく、且つ、同層３の厚さは０．３μｍ以上０．８μｍ以下の範囲内にあることが好ましい。ｐ型不純物としては、例えば、ボロン（Ｂ）またはアルミニウム（Ａｌ）が挙げられる。
【００３７】
次に、これまでにイオン注入されたｎ型およびｐ型の各不純物の活性化を行う。これは、熱処理装置によって、ウエハを高温下でアニール処理して、注入されたイオンを電気的に活性化する処理である。
【００３８】
なお、エピタキシャル結晶成長法により、さらにｎ型ＳｉＣを堆積し、レジスト（図示せず）をマスクとしてパターニングすることで、ｎ型チャネルエピタキシャル層を形成しても良い。ｎ型チャネルエピタキシャル層にドープされる不純物は窒素であり、窒素の濃度は１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下の範囲内にあり、ｎ型チャネルエピタキシャル層の厚さは０．３μｍ以上０．６μｍ以下の範囲内にあることが好ましい。なお、窒素の代わりに、リンをドープしても良い。
【００３９】
上記アニール処理の後、ｎ型ドリフト層４の上面を熱酸化法によって酸化することによって、ウエハ全面に渡って、ＳｉＯ2膜の絶縁膜６Ａを形成し、さらに、ＣＶＤ法によって、ｐ型ポリシリコン膜７Ａを絶縁膜６Ａ上に堆積する（図３）。
【００４０】
ｐ型ポリシリコン膜７Ａの堆積後に、ｐ型ポリシリコン膜７Ａをパターニングして、図４に示すように、ゲート絶縁膜６とその上のゲート電極用ポリシリコン層７を形成する。
【００４１】
さらに、ＴＥＯＳ膜等の絶縁膜８Ａを成膜し（図５）、絶縁膜８Ａをパターニングして層間絶縁膜８の一部を形成する（図６）。
【００４２】
次に、ｐ型ポリシリコン膜１４ＡをＣＶＤ法によって成膜し（図７）、複数のｐ型ウエル層１の内でＭＯＳＦＥＴセル領域外にある最外周のｐ型ウエル層１ＯＭの上面の全部または一部を覆うように、レジストマスク（図示せず）によりパターニングして、ｐ型半導体層１４を形成する（図８）。その後、上記レジストマスクを除去する。
【００４３】
この工程において成膜するｐ型半導体層１４は、ＳｉＣ、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ、ＳｉＧｅ、ＧａＮ、ＡｌＮ、ＢＮ若しくはＣ（ダイヤモンド）、の単結晶、多結晶あるいはアモルファス半導体、またはこれらの混合物より、構成されていても良い。また、成膜方法は、蒸着法またはスパッタ法であっても良い。
【００４４】
このように、本発明はｐ型半導体層１４の材質に対する限定が少ないという特徴がある。なお、ｐ型半導体層１４をｐ型不純物を含むＳｉＣで構成した場合は、耐熱性を高めることができる。
【００４５】
その後、酸化膜１２Ａを露出面上に全面的に成膜した後（図９）、レジストマスク（図示せず）により酸化膜１２Ａをパターニングし、上記レジストマスクを除去することにより、図１０に示すように、フィールド酸化膜１２を、ｐ型半導体層１４の上面上に全面的に形成する。
【００４６】
その後、ＣＶＤ法によって、ｐ型ポリシリコン膜７Ｂを全面的に堆積した上で(図１１)、ｐ型ポリシリコン膜７Ｂをパターニングすることで、フィールド酸化膜１２上にゲート電極用ポリシリコン層７を形成する(図１２)。図１２では、各ゲート電極用ポリシリコン層７は分離しているように描かれているが、実際には、全てのゲート電極用ポリシリコン層７は網目状に互いに繋がっている。
【００４７】
さらに、ＴＥＯＳ膜等の絶縁膜８Ｂを成膜し(図１３)、絶縁膜８Ｂをパターニングすることで、層間絶縁膜８を形成する(図１４)。
【００４８】
次に、ニッケルを堆積してパターニングした後に、アニール処理を行うことで、ニッケルをシリサイド化して、ＮｉＳｉ層９がその上に形成されたウエルコンタクト層３を形成する(図１５)。
【００４９】
その後、フィールド酸化膜１２上のゲート電極用ポリシリコン層７へのコンタクトホールと、ｐ型半導体層１４へのコンタクトホールとを形成し(図１６)、アルミニウムを堆積・パターニングして、ソース電極１０とゲート電極用パッド部（ゲート電極）１１とを形成する(図１７)。
【００５０】
その後、ｎ型半導体基板５の裏面上に、図２のドレイン電極１７を形成する。
【００５１】
＜評価＞
従来法により作製されたＳｉＣ−ＭＯＳＦＥＴにおいては、スイッチング速度を上げていくと、ゲートパッド部下方乃至はゲートフィンガー部下方に位置するｐ型ウエル層１の電圧分布が大きくなり、ゲート絶縁膜が破壊された。しかしながら、本実施の形態の製造方法により作製されたＳｉＣ−ＭＯＳＦＥＴでは、同様の条件下においても、ゲート絶縁膜６が破壊されることは無く、ｐ型半導体層１４の存在によって、ゲート電極用パッド部１１の下方に位置するｐ型ウエル層１（１ＯＭ）内を変位電流が流れる際の電圧降下による当該ｐ型ウエル層１（１ＯＭ）の電圧分布が抑制乃至は低減されることがわかる。
【００５２】
この条件下でのｐ型ウエル層１（１ＯＭ）とゲート電極用パッド部（ゲート電極）１１間の電位差分布を、ドレイン電圧の時間ｔに対する変動ｄＶ／ｄｔが６００Ｖ／２０ｎｓｅｃであるとして数値計算により見積もったところ、従来法で作製されたＳｉＣ−ＭＯＳＦＥＴでは最大値が１２０Ｖ以上であったが、本実施の形態の製造方法により作製されたＳｉＣ−ＭＯＳＦＥＴでは最大値が６０Ｖ以下であった。
【００５３】
以上より、本実施の形態によれば、ゲート絶縁膜を破壊すること無く、スイッチング速度を高め得る、長寿命で低損失（省エネルギー化）なＳｉＣ―ＭＯＳＦＥＴを提供することができる。
【実施の形態２】
【００５４】
本実施の形態に係るＳｉＣ半導体装置の一例として、ｎ型チャネルＳｉＣ―ＩＧＢＴについて、その構造およびその評価を、以下に記載する。
【００５５】
図１８は、本実施の形態に係るＳｉＣ―ＩＧＢＴの上面構造を模式的に示す平面図である。また、図１９は、図１８に示すＳｉＣ―ＩＧＢＴのＹ１−Ｙ２線に関する縦断面構造を示す図である。
【００５６】
図１９に示す構造が図２に示す構造と相違する点は、ｐ型半導体基板１５、エミッタ電極１６およびコレクタ電極１８にあり、その他の同一参照符号は同等のものを示す。従って、図１９の構造の特徴もまた、複数のｐ型ウエル層１の内で、最も横断面積が大きい、最外周に位置するｐ型ウエル層１（１ＯＭ）の上面上に配設されたｐ型半導体層１４の存在にある。
【００５７】
図１９の構造は、ｎ型半導体基板５に代わって、ｐ型半導体基板１５を用いること以外は、実施の形態１と同様のプロセスによって製造される。ここで、ｐ型基板１５としては、例えば、ｐ型４Ｈ-炭化珪素基板が好適である。
【００５８】
＜評価＞
従来法により作製されたＳｉＣ−ＩＧＢＴにおいては、スイッチング速度を上げていくと、電圧降下による最外周のｐ型ウエル層の電圧分布が１００Ｖ以上になり、ゲート絶縁膜が破壊された。しかしながら、本実施の形態により作製されたＳｉＣ−ＩＧＢＴでは、同様の条件下においても、ゲート絶縁膜６が破壊されることは無く、ｐ型半導体層１４の存在によって、電圧降下による最外周のｐ型ウエル層１ＯＭの電圧分布が抑えられることがわかる。この条件下でのｐ型ウエル層１ＯＭとゲート電極用パッド部１１間の電位差分布を、数値計算により見積もったところ、従来法で作製されるＳｉＣ−ＩＧＢＴでは最大値が１００Ｖ以上であったが、本実施の形態により作製されるＳｉＣ−ＩＧＢＴでは最大値が５０Ｖ以下であった。
【００５９】
以上より、本実施の形態によれば、ゲート絶縁膜を破壊すること無く、スイッチング速度を高め得る、長寿命で低損失（省エネルギー化）なＳｉＣ―ＩＧＢＴを提供することができる。
【００６０】
＜変形例＞
以上説明した本発明に係る実施の形態１および２においては、最外周のｐ型ウエル層１（１ＯＭに相当）の上面上に、全面的または部分的にｐ型半導体層１４が配設されているという説明を行ったが、部分的に配設する例としては、櫛歯状に配設しても良い。以下、図２０〜図２６を用いて、ｐ型半導体層１４を櫛歯状に配設する例を説明する。
【００６１】
図２０は、ｎ型ドリフト層４より上の構成を省略した場合の部分平面図であり、ｎ型ドリフト層４の上層部に形成されたｐ型ウエル層１および１ＯＭと、ｐ型ウエル層１の上層部に形成されたｎ型コンタクト層２と、ｐ型ウエル層１ＯＭの上層部に形成されたｐ型ウエルコンタクト層３およびｐ型ウエル層１の上層部に形成されたｐ型ウエルコンタクト層３とを示している。ｐ型ウエル層１は平面形状が四角形であり、その表面内にｎ型コンタクト層２およびｐ型ウエルコンタクト層３が同心状に形成された構成が、ｎ型ドリフト層４の表面内に間隔を開けて配列され、当該配列は平行して複数形成されている。なお、この配列のことを以下ではｐ型ウエルコンタクト層３の配列と呼称する。
【００６２】
図２１は、ｎ型ドリフト層４上に形成されたゲート電極用ポリシリコン層７（下層ポリシリコン層と呼称）を示す部分平面図であり、ｐ型ウエルコンタクト層３の形成位置に合わせて、ｐ型ウエルコンタクト層３を露出させるための四角形の開口部ＯＰが設けられている。なお、ｐ型ウエル層１ＯＭに設けられたｐ型ウエルコンタクト層３に対応する位置においては切り欠き部ＮＰ１が設けられている。
【００６３】
図２２は、櫛歯状に形成されたｐ型半導体層１４を示す部分平面図であり、ｐ型ウエルコンタクト層３の配列の方向に沿って当該配列とは反対方向に延在するようにｐ型半導体層１４が延在して複数の櫛歯をなしている。なお、櫛歯の配列を櫛歯の一方端でつなぐように、櫛歯の配列方向に沿ってｐ型半導体層１４が延在している。
【００６４】
図２３は、層間絶縁膜８上に形成されたゲート電極用ポリシリコン層７（上層ポリシリコン層と呼称）を示す部分平面図であり、ｐ型ウエル層１ＯＭに設けられたｐ型ウエルコンタクト層３に対応する位置に切り欠き部ＮＰ２が設けられている。
【００６５】
図２０〜図２３に示したａ−ａ’線、ｂ−ｂ’線およびｃ−ｃ’線のそれぞれにおける断面図を、図２４、図２５および図２６に示す。また、図２０〜図２３に示したＡ−Ａ’線の位置は、図２４、図２５および図２６に示したラインＬの位置に対応する。
【００６６】
ｐ型半導体層１４を櫛歯状に形成することで、ｐ型ウエル層１ＯＭとｐ型半導体層１４との接合面に電界集中領域が形成される。すなわち、図２２おいて櫛歯と櫛歯の間に相当する部分に角部ＣＮが存在するので、角部ＣＮ近傍の接合面には電界集中領域が形成される。この結果、ｐ型半導体層１４からｐ型ウエル層１ＯＭへのホールの注入が促進される。
【実施の形態３】
【００６７】
本実施の形態に係るＳｉＣ半導体装置の一例として、ｎ型チャネルＳｉＣ―ＭＯＳＦＥＴについて、その構造およびその製造方法並びにその評価を、以下に記載する。
【００６８】
図２７は、図１に示すＳｉＣ―ＭＯＳＦＥＴのＹ１−Ｙ２線に関する縦断面構造を示す図である。なお、図２７に示す構成は、ｐ型半導体層１４を、ＭＯＳＦＥＴセル領域外にある最外周のｐ型ウエル層１ＯＭの一部に形成した例である。
【００６９】
図２７に示す構造のｎ型チャネルＳｉＣ―ＭＯＳＦＥＴは、ｐ型半導体層１４がｐ型ウエル層１ＯＭの上に形成されるのではなく、ｐ型ウエル層１ＯＭの上層部内に形成されている点で、図２に示した実施の形態１のｎ型チャネルＳｉＣ―ＭＯＳＦＥＴと異なっている。  このため、ｐ型ウエルコンタクト層３の形成までは実施の形態１で説明したｎ型チャネルＳｉＣ―ＭＯＳＦＥＴと同様の工程を経て形成される。以下、本実施の形態に係るＳｉＣ―ＭＯＳＦＥＴの製造方法について、各製造工程を順次に示す図２８〜図３４の縦断面図を参照して記載する。
【００７０】
複数のｐ型ウエル層１内にｐ型ウエルコンタクト層３を形成した後、複数のｐ型ウエル層１の内でＭＯＳＦＥＴセル領域外にある最外周のｐ型ウエル層１ＯＭの上面の全部または一部に、レジスト（図示せず）をマスクとしてｐ型不純物をイオン注入して、ｐ型半導体層１４を形成し、その後に、レジストを除去する。
【００７１】
このイオン注入での不純物濃度は、１×１０20ｃｍ-3以上１×１０21ｃｍ-3以下の範囲内にあることが好ましく、且つ、同層３の厚さは０．３μｍ以上０．８μｍ以下の範囲内にあることが好ましい。ｐ型不純物としては、例えば、ボロン（Ｂ）またはアルミニウム（Ａｌ）が挙げられる。
【００７２】
なお、ｐ型半導体層１４の形成はｐ型ウエルコンタクト層３の形成と同時に行っても良い。
【００７３】
次に、これまでにイオン注入されたｎ型およびｐ型の各不純物の活性化を行う。これは、熱処理装置によって、ウエハを高温下でアニール処理して、注入されたイオンを電気的に活性化する処理である。
【００７４】
なお、エピタキシャル結晶成長法により、ｎ型ＳｉＣを堆積し、レジスト（図示せず）をマスクとしてパターニングすることで、ｎ型チャネルエピタキシャル層を形成しても良い。ｎ型チャネルエピタキシャル層にドープされる不純物は窒素であり、窒素の濃度は１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下の範囲内にあり、ｎ型チャネルエピタキシャル層の厚さは０．３μｍ以上０．６μｍ以下の範囲内にあることが好ましい。なお、窒素の代わりに、リンをドープしても良い。
【００７５】
上記アニール処理の後、ＴＥＯＳ膜等の絶縁膜を成膜し、当該絶縁膜をパターニングすることで、図２９に示すように、ｐ型ウエル層１ＯＭ上からＪＴＥ層１３を越えてさらに外周に延在するフィールド酸化膜１２を形成する。
【００７６】
その後、図３０に示すように、ｎ型ドリフト層４の上面を熱酸化法によって酸化することで、ウエハ全面に渡って例えばＳｉＯ2膜等の絶縁膜６Ａを形成する。その後、ＣＶＤ法によって、ウエハ全面にｐ型ポリシリコン膜７Ａを堆積する。
【００７７】
その後、ｐ型ポリシリコン膜７Ａおよび絶縁膜６Ａをパターニングして、図３１に示すように、ＭＯＳＦＥＴセル領域においては、ゲート絶縁膜６および、その上のゲート電極用ポリシリコン層７を形成する。このパターニングでは、ＪＴＥ層１３を越えてさらに外周に延在するｐ型ポリシリコン膜７Ａも除去される。
【００７８】
さらに、ＴＥＯＳ膜等の絶縁膜を成膜し、当該絶縁膜をパターニングして図３２に示す層間絶縁膜８を形成する。層間絶縁膜８は、ゲート絶縁膜６およびゲート電極用ポリシリコン層７を覆い、ｐ型ウエルコンタクト層３の上方、ｐ型半導体層１４の一部上方およびｐ型半導体層１４上方のゲート電極用ポリシリコン層７上方は開口部となるようにパターニングされる。
【００７９】
次に、ウエハ全面にニッケル層を堆積した後、ｐ型ウエルコンタクト層３の上および開口部底部に露出するｐ型半導体層１４の上にニッケル層が残るようにパターニングした後に、アニール処理を行うことで、ニッケル層をシリサイド化して、図３３に示すように、ＮｉＳｉ層９をｐ型ウエルコンタクト層３の上および開口部底部に露出するｐ型半導体層１４の上に形成する。
【００８０】
その後、ウエハ全面にアルミニウム層を堆積した後、パターニングして、ソース電極１０およびゲート電極用パッド部（ゲート電極）１１を形成し、さらに、ｎ型半導体基板５の裏面上に、ドレイン電極１７を形成することで、図２７に示したｎ型チャネルＳｉＣ―ＭＯＳＦＥＴを得る。
【００８１】
＜評価＞
従来法により作製されたＳｉＣ−ＭＯＳＦＥＴにおいては、スイッチング速度を上げていくと、ゲートパッド部下方乃至はゲートフィンガー部下方に位置するｐ型ウエル層１の電圧分布が大きくなり、ゲート絶縁膜が破壊された。しかしながら、本実施の形態の製造方法により作製されたＳｉＣ−ＭＯＳＦＥＴでは、同様の条件下においても、ゲート絶縁膜６が破壊されることは無く、ｐ型半導体層１４の存在によって、ゲート電極用パッド部１１の下方に位置するｐ型ウエル層１（１ＯＭ）内を変位電流が流れる際の電圧降下による当該ｐ型ウエル層１（１ＯＭ）の電圧分布が抑制乃至は低減されることがわかる。
【００８２】
この条件下でのｐ型ウエル層１（１ＯＭ）とゲート電極用パッド部（ゲート電極）１１間の電位差分布を、ドレイン電圧の時間ｔに対する変動ｄＶ／ｄｔが６００Ｖ／２０ｎｓｅｃであるとして数値計算により見積もったところ、従来法で作製されたＳｉＣ−ＭＯＳＦＥＴでは最大値が１２０Ｖ以上であったが、本実施の形態の製造方法により作製されたＳｉＣ−ＭＯＳＦＥＴでは最大値が５５Ｖ以下であった。
【００８３】
以上より、本実施の形態によれば、ゲート絶縁膜を破壊すること無く、スイッチング速度高め得る、長寿命で低損失（省エネルギー化）なＳｉＣ―ＭＯＳＦＥＴを提供することができる。
【００８４】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。すなわち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【００８５】
＜変形例１＞
以上説明した実施の形態３のｎ型チャネルＳｉＣ―ＭＯＳＦＥＴは、ｐ型半導体層１４をｐ型ウエル層１ＯＭの上層部内に形成するので、同じようにｐ型ウエル層１ＯＭの上層部内に形成されたｐ型ウエルコンタクト層３とｐ型半導体層１４とを一体化しても良い。
【００８６】
このような構成を図３４に示す。図３４に示すように、ｐ型半導体層１４が、ＭＯＳＦＥＴセル領域の近傍まで延在し、その端縁部はソース電極１０に接続されている。
【００８７】
＜変形例２＞
以上説明した実施の形態３のｎ型チャネルＳｉＣ―ＭＯＳＦＥＴにおいては、最外周のｐ型ウエル層１（１ＯＭに相当）の上面上に、全面的または部分的にｐ型半導体層１４が配設されているという説明を行ったが、部分的に配設する例としては、櫛歯状に配設しても良い。以下、図３５〜図３９を用いて、ｐ型半導体層１４を櫛歯状に配設する例を説明する。
【００８８】
図３５は、ｎ型ドリフト層４より上の構成を省略した場合の部分平面図であり、ｎ型ドリフト層４の上層部に形成されたｐ型ウエル層１および１ＯＭと、ｐ型ウエル層１の上層部に形成されたｎ型コンタクト層２と、ｐ型ウエル層１ＯＭの上層部に形成されたｐ型ウエルコンタクト層３およびｐ型ウエル層１の上層部に形成されたｐ型ウエルコンタクト層３とを示している。ｐ型ウエル層１は平面形状が四角形であり、その表面内にｎ型コンタクト層２およびｐ型ウエルコンタクト層３が同心状に形成された構成が、ｎ型ドリフト層４の表面内に間隔を開けて配列され、当該配列は平行して複数形成されている。なお、この配列のことを以下ではｐ型ウエルコンタクト層３の配列と呼称する。櫛歯状に形成されたｐ型半導体層１４は、ｐ型ウエルコンタクト層３の配列の方向に沿って当該配列とは反対方向に延在するように延在して複数の櫛歯をなしている。なお、櫛歯の配列を櫛歯の一方端でつなぐように、櫛歯の配列方向に沿ってｐ型半導体層１４が延在している。
【００８９】
図３６は、ゲート電極用ポリシリコン層７を示す部分平面図であり、ｐ型ウエルコンタクト層３の形成位置に合わせて、ｐ型ウエルコンタクト層３を露出させるための四角形の開口部ＯＰが設けられている。また、ｐ型ウエル層１ＯＭに設けられたｐ型ウエルコンタクト層３に対応する位置においても同様の開口部ＯＰが間隔を開けて複数設けられている。
【００９０】
図３５および図３６に示したａ−ａ’線、ｂ−ｂ’線およびｃ−ｃ’線のそれぞれにおける断面図を、図３７、図３８および図３９に示す。また、図３５および図３６に示したＡ−Ａ’線の位置は、図３７〜図３９に示したラインＬの位置に対応する。
【００９１】
ｐ型半導体層１４を櫛歯状に形成することで、ｐ型ウエル層１ＯＭとｐ型半導体層１４との接合面に電界集中領域が形成される。すなわち、図３５おいて櫛歯と櫛歯の間に相当する部分に角部ＣＮが存在するので、角部ＣＮ近傍の接合面には電界集中領域が形成される。この結果、ｐ型半導体層１４からｐ型ウエル層１ＯＭへのホールの注入が促進される。
【符号の説明】
【００９２】
１  ｐ型ウエル層、１ＯＭ  最外周のｐ型ウエル層、２  ｎ型コンタクト層、３  ウエルコンタクト層、４  ｎ型ドリフト層、５  ｎ型半導体基板、６  ゲート絶縁膜、７  ゲート電極用ポリシリコン層、８  層間絶縁膜、９  ＮｉＳｉ層、１０  ソース電極、１１  ゲート電極用パッド部（ゲート電極）、１２  フィールド酸化膜、１３  ＪＴＥ層、１４  ｐ型半導体層、１５  ｐ型半導体基板、１６  エミッタ電極、１７  ドレイン電極、１８  コレクタ電極。
【図１】
0005528424.tif 000002
【図２】
0005528424.tif 000003
【図３】
0005528424.tif 000004
【図４】
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【図５】
0005528424.tif 000006
【図６】
0005528424.tif 000007
【図７】
0005528424.tif 000008
【図８】
0005528424.tif 000009
【図９】
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【図１０】
0005528424.tif 000011
【図１１】
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【図１２】
0005528424.tif 000013
【図１３】
0005528424.tif 000014
【図１４】
0005528424.tif 000015
【図１５】
0005528424.tif 000016
【図１６】
0005528424.tif 000017
【図１７】
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【図１８】
0005528424.tif 000019
【図１９】
0005528424.tif 000020
【図２０】
0005528424.tif 000021
【図２１】
0005528424.tif 000022
【図２２】
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【図２３】
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【図２４】
0005528424.tif 000025
【図２５】
0005528424.tif 000026
【図２６】
0005528424.tif 000027
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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