(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成される複数の画素回路と
を有し、
前記半導体基板に形成される前記画素回路は、
光電変換素子と、
前記光電変換素子と隣り合って形成される第１埋め込みゲート電極と、
前記第１埋め込みゲート電極から前記光電変換素子と反対の側に離間して形成される第２埋め込みゲート電極と、
前記第１埋め込みゲート電極と前記第２埋め込みゲート電極との間に形成される第１拡散層と、
前記第１埋め込みゲート電極と前記第２埋め込みゲート電極との間において、前記第１拡散層と離間した状態で重ねて形成される第２拡散層と
を有し、
前記光電変換素子に蓄積された電荷は、
前記第１拡散層を通じて前記第２拡散層へ転送される
固体撮像装置。
【請求項２】
前記第１拡散層は、
前記半導体基板内に埋設して形成され、
前記第２拡散層は、
前記半導体基板の一面側に形成される
請求項１記載の固体撮像装置。
【請求項３】
前記光電変換素子は、
前記半導体基板の一面側に並べて形成され、
第１導電型の第１不純物領域と、前記第１不純物領域と接する第２導電型の第２不純物領域とを有し、
前記第１不純物領域が、前記第２不純物領域より前記一面側に形成され、
前記第１拡散層および第２拡散層は、
第２導電型に形成され、
前記固体撮像装置は、
前記第１埋め込みゲート電極の周囲に形成され、前記光電変換素子の第２導電型の第２不純物領域、第２導電型の前記第１拡散層および第２導電型の前記第２拡散層と接する第１導電型の第１不純物領域と、
前記第１不純物領域の一部において、前記第１不純物領域より不純物濃度が低い第１導電型の領域として形成され、前記光電変換素子の第２不純物領域および前記第１拡散層と接する第１導電型の第１チャネル形成領域と、
前記第２埋め込みゲート電極の周囲に形成され、第２導電型の前記第１拡散層および第２導電型の前記第２拡散層と接する第１導電型の第２不純物領域と、
前記第２不純物領域の一部において、前記第２不純物領域より不純物濃度が低い第１導電型の領域として形成され、前記第１拡散層および前記第２拡散層と接する第１導電型の第２チャネル形成領域と
を有する請求項２記載の固体撮像装置。
【請求項４】
前記第１埋め込みゲート電極および前記第２埋め込みゲート電極をオン状態にした場合に、前記光電変換素子の電位よりも、前記第１チャネル形成領域の電位、前記第１拡散層の電位、前記第２チャネル形成領域の電位、および前記第２拡散層の電位が、その順番に高くなるように、これら各領域の不純物濃度が調整されている
請求項３記載の固体撮像装置。
【請求項５】
前記第２拡散層は、
前記半導体基板において隣接して形成される複数の画素回路について１個ずつ形成される
請求項１記載の固体撮像装置。
【請求項６】
固体撮像装置と、
被写体を前記固体撮像装置に結像する光学系と
を有し、
前記固体撮像装置は、
半導体基板と、
前記半導体基板に形成される複数の画素回路と
を有し、
前記半導体基板に形成される前記画素回路は、
光電変換素子と、
前記光電変換素子と隣り合って形成される第１埋め込みゲート電極と、
前記第１埋め込みゲート電極から前記光電変換素子と反対の側に離間して形成される第２埋め込みゲート電極と、
前記第１埋め込みゲート電極と前記第２埋め込みゲート電極との間に形成される第１拡散層と、
前記第１埋め込みゲート電極と前記第２埋め込みゲート電極との間において、前記第１拡散層と離間した状態で重ねて形成される第２拡散層と
を有し、
前記光電変換素子に蓄積された電荷は、
前記第１拡散層を通じて前記第２拡散層へ転送される
撮像装置。
【請求項７】
半導体基板に複数の画素回路が形成される固体撮像装置についての前記半導体基板の一面側に、各前記画素回路の第１埋め込みゲート電極用の穴および第２埋め込みゲート電極用の穴を形成するステップと、
前記第１埋め込みゲート電極用の穴の周囲および第２埋め込みゲート電極用の穴の周囲に、第１不純物領域および第２不純物領域を形成するステップと、
前記第１埋め込みゲート電極用の穴および前記第２埋め込みゲート電極用の穴に、第１埋め込みゲート電極および第２埋め込みゲート電極を形成するステップと、
前記第１不純物領域の一部に、前記第１不純物領域より不純物濃度が低い第１チャネル形成領域を形成するステップと、
前記第２不純物領域の一部に、前記第２不純物領域より不純物濃度が低い第２チャネル形成領域を形成するステップと、
前記第２埋め込みゲート電極と反対の側で前記第１不純物領域および前記第１チャネル形成領域と接する位置において、前記半導体基板に光電変換素子を形成するステップと、
前記第１不純物領域と前記第２不純物領域との間における前記半導体基板の一面側に形成され、前記第２チャネル形成領域と接する第２拡散層と、前記第２拡散層と離間した状態で重なるように前記半導体基板内に形成され、前記第１チャネル形成領域および前記第２チャネル形成領域と接する第１拡散層とを形成するステップと
を有する固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に複数の光電変換素子を配列した固体撮像装置、撮像装置、および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１は、複数の画素回路を有する固体撮像装置を開示する。
特許文献１の画素回路は、フォトダイオードに対して、第１転送ゲート、第１浮遊拡散層、第２転送ゲートおよび第２浮遊拡散層を、その順番で接続する。
そして、特許文献１の画素回路は、フォトダイオードに蓄積された電荷を、第１転送ゲート、第１浮遊拡散層、第２転送ゲート、第２浮遊拡散層を通じて増幅トランジスタのゲートに与える。
また、増幅トランジスタは、フォトダイオードの蓄積電荷に応じた電流を出力信号線へ流す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１１５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１において、フォトダイオード、第１転送ゲート、第１浮遊拡散層、第２転送ゲート、および第２浮遊拡散層は、半導体基板の受光エリアに並べて形成される。
その結果、特許文献１の画素回路では、半導体基板の受光エリアにおけるフォトダイオードの面積が小さくなる。フォトダイオードは、面積が小さくなると、受光効率が低下する。
そして、特許文献１の画素回路では、複数の画素回路のフォトダイオードのピッチを１マイクロメートルオーダ以下（または２マイクロメートル以下）にした場合、フォトダイオードの面積の低下による受光効率の低下の問題が顕著に発生してしまう可能性がある。
【０００５】
このように固体撮像装置では、フォトダイオードなどの光電変換素子の面積の低下を最小限に抑制しながら、高機能化を図ることが求められている。
【課題を解決するための手段】
【０００６】
本発明の第１の観点の固体撮像装置は、半導体基板と、半導体基板に形成される複数の画素回路とを有する。また、半導体基板に形成される画素回路は、光電変換素子と、光電変換素子と隣り合って形成される第１埋め込みゲート電極と、前記第１埋め込みゲート電極から前記光電変換素子と反対の側に離間して形成される第２埋め込みゲート電極と、第１埋め込みゲート電極と第２埋め込みゲート電極との間に形成される第１拡散層と、第１埋め込みゲート電極と第２埋め込みゲート電極との間において、第１拡散層と離間した状態で重ねて形成される第２拡散層とを有する。そして、光電変換素子に蓄積された電荷は、第１拡散層を通じて第２拡散層へ転送される。
【０００７】
第１の態様では、第１埋め込みゲート電極と第２埋め込みゲート電極との間に、第１拡散層と第２拡散層とが互いに離間した状態で重ねて形成される。よって、半導体基板の一面について見たとき、第１拡散層および第２拡散層が使用する面積は、１個の拡散層の面積となる。その結果、半導体基板における各画素回路の光電変換素子の面積は、第１拡散層および第２拡散層の一方の拡散層のみを設けた場合と同等の面積になる。
【０００８】
本発明の第２の観点の撮像装置は、固体撮像装置と、被写体を前記固体撮像装置に結像する光学系とを有する。固体撮像装置は、半導体基板と、半導体基板に形成される複数の画素回路とを有する。また、半導体基板に形成される画素回路は、光電変換素子と、光電変換素子と隣り合って形成される第１埋め込みゲート電極と、前記第１埋め込みゲート電極から前記光電変換素子と反対の側に離間して形成される第２埋め込みゲート電極と、第１埋め込みゲート電極と第２埋め込みゲート電極との間に形成される第１拡散層と、第１埋め込みゲート電極と第２埋め込みゲート電極との間において、第１拡散層と離間した状態で重ねて形成される第２拡散層とを有する。そして、光電変換素子に蓄積された電荷は、第１拡散層を通じて第２拡散層へ転送される。
【０００９】
本発明の第３の観点の固体撮像装置の製造方法は、半導体基板に複数の画素回路が形成される固体撮像装置についての製造方法である。そして、この製造方法は、半導体基板の一面側に、各画素回路の第１埋め込みゲート電極用の穴および第２埋め込みゲート電極用の穴を形成するステップと、第１埋め込みゲート電極用の穴の周囲および第２埋め込みゲート電極用の穴の周囲に、第１不純物領域および第２不純物領域を形成するステップと、第１埋め込みゲート電極用の穴および第２埋め込みゲート電極用の穴に、第１埋め込みゲート電極および第２埋め込みゲート電極を形成するステップと、第１不純物領域の一部に、第１不純物領域より不純物濃度が低い第１チャネル形成領域を形成するステップと、第２不純物領域の一部に、第２不純物領域より不純物濃度が低い第２チャネル形成領域を形成するステップと、前記第２埋め込みゲート電極と反対の側で前記第１不純物領域および前記第１チャネル形成領域と接する位置において、半導体基板に光電変換素子を形成するステップと、第１不純物領域と前記第２不純物領域との間における半導体基板の一面側に形成され、第２チャネル形成領域と接する第２拡散層と、第２拡散層と離間した状態で重なるように半導体基板内に形成され、第１チャネル形成領域および第２チャネル形成領域と接する第１拡散層とを形成するステップとを有する。
【発明の効果】
【００１０】
本発明では、フォトダイオードなどの光電変換素子の面積の低下を最小限に抑制しながら、高機能化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサの概略レイアウト図である。
【図２】図２は、図１の画素回路の一例の回路図である。
【図３】図３は、図１のＣＭＯＳイメージセンサでの一行分の読出期間のタイミングチャートである。
【図４】図４は、半導体基板に対する図２の画素回路の概略レイアウト図である。
【図５】図５は、図４の半導体基板のＡ−Ａ’断面図である。
【図６】図６は、図５の第１チャネル形成領域における横断面図である。
【図７】図７は、図４〜図６に示す画素回路の製造工程図（前半）である。
【図８】図８は、図４〜図６に示す画素回路の製造工程図（後半）である。
【図９】図９は、半導体基板に対する比較例の画素回路の概略レイアウト図である。
【図１０】図１０は、図９の半導体基板の断面図である。
【図１１】図１１は、本発明の第２の実施形態に係るＣＭＯＳイメージセンサの半導体基板に形成される４個の画素回路の概略レイアウト図である。
【図１２】図１２は、図１１の半導体基板において、フローティングディフュージョンが形成される部分の縦断面図である。
【図１３】図１３は、本発明の第３の実施形態に係るカメラシステムの概略構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像装置の例。）
２．第２の実施形態（複数の画素回路に対して１個のフローティングディフュージョン（第２拡散層）を形成した例）
３．第３の実施形態（撮像装置の例。）
【００１３】
＜１．第１の実施形態＞
［ＣＭＯＳイメージセンサ１の構成］
図１に、本発明の第１の実施形態に係る固体撮像装置を適用した、カラムＡＤ（Analog to Digital）変換方式のＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサ１の概略レイアウトを示す。
ＣＭＯＳイメージセンサ１は、半導体基板１１を有する。
【００１４】
半導体基板１１には、受光エリア２１が設定される。
受光エリア２１は、縦横比がたとえば３：４または９：１６の長方形のエリアである。
そして、受光エリア２１には、複数の画素回路２２が形成される。
複数の画素回路２２は、受光エリア２１に行列状に二次元に配列される。
また、受光エリア２１には、二次元配列された画素回路２２の列数と同数の複数の列信号線（読出信号線）２３と、二次元配列された画素回路２２の行数と同数の複数の行信号線２４とが配線される。
列信号線２３は、図１の上下方向に延在し、一列に配列された複数の画素回路２２に接続される。
行信号線２４は、図１の左右方向に延在し、一行に配列された複数の画素回路２２に接続される。
【００１５】
図２は、図１の画素回路２２の一例の回路図である。
画素回路２２は、回路素子として、フォトダイオード（光電変換素子）２５、第１転送トランジスタ３０、第２転送トランジスタ２６、リセットトランジスタ２７、増幅トランジスタ２８、および選択トランジスタ２９を有する。
【００１６】
フォトダイオード２５は、不図示の電源配線と、第１転送トランジスタ３０のソース電極との間に接続される。
フォトダイオード２５は、光を受光すると、電荷を蓄積する。フォトダイオード２５は、受光光量に応じた電荷量を蓄積する。
第１転送トランジスタ３０のドレイン電極は、後述する埋設拡散層５５からなる保持部４４により、第２転送トランジスタ２６のゲート電極と接続される。
そして、第１転送トランジスタ３０は、ゲート電極がたとえばハイレベルに制御されると、オン状態となり、フォトダイオード２５に埋設拡散層５５を接続する。フォトダイオード２５に蓄積された電荷は、埋設拡散層５５に移動する。
第２転送トランジスタ２６のソース電極は、埋設拡散層５５に接続される。また、第２転送トランジスタ２６のドレイン電極は、後述する表面拡散層６０からなるフローティングディフュージョンＦＤに接続される。
表面拡散層６０は、増幅トランジスタ２８のゲート電極に接続される。
そして、第２転送トランジスタ２６は、ゲート電極がたとえばハイレベルに制御されると、オン状態となる。
これにより、埋設拡散層５５は、フローティングディフュージョンＦＤとしての表面拡散層６０と接続される。
また、フローティングディフュージョンＦＤの電圧レベルは、埋設拡散層５５の電荷量に応じた電圧レベルになる。
増幅トランジスタ２８のソース電極は、行信号線２４に接続される。ドレイン電極は、選択トランジスタ２９のソース電極に接続される。
そして、増幅トランジスタ２８は、ゲート電極に接続されたフローティングディフュージョンＦＤの電圧レベルに応じた電流を、選択トランジスタ２９へ流す。
選択トランジスタ２９のドレイン電極は、列信号線２３に接続される。
そして、選択トランジスタ２９は、ゲート電極がたとえばハイレベルに制御されると、オン状態となり、増幅トランジスタ２８を列信号線２３に接続する。これにより、増幅トランジスタ２８から列信号線２３へ電流が流れる。
【００１７】
このような画素回路２２は、フォトダイオード２５に所定の時間電荷を蓄積させた後、たとえば第１転送トランジスタ３０、第２転送トランジスタ２６および選択トランジスタ２９をオン状態に制御する。
この場合、フォトダイオード２５に蓄積された電荷は、オン状態の第１転送トランジスタ３０および第２転送トランジスタ２６を通じてフローティングディフュージョンＦＤに流れる。
また、増幅トランジスタ２８は、フローティングディフュージョンＦＤの電位に応じた電流を、オン状態の選択トランジスタ２９を通じて列信号線２３に流す。
これにより、列信号線２３の電圧は、フォトダイオード２５に蓄積された電荷量に応じた電圧レベルになる。
【００１８】
また、画素回路２２は、いわゆるｋＴＣノイズなどを除去するために、リセットトランジスタ２７および選択トランジスタ２９をオン状態に制御する。
リセットトランジスタ２７がオン状態になると、フローティングディフュージョンＦＤが行信号線２４に接続される。
また、行信号線２４に接続された状態でのフローティングディフュージョンＦＤの電位に応じた電流が、増幅トランジスタ２８から列信号線２３へ流れる。
これにより、列信号線２３の電圧は、フローティングディフュージョンＦＤのリセット電位に応じた電圧レベルになる。
【００１９】
図１のＣＭＯＳイメージセンサ１の半導体基板１１には、複数の画素回路２２の他にも、行走査回路３１、カラムＡＤ変換回路３２、列走査回路３３、通信タイミング制御部３４、および信号処理部３５が形成される。
【００２０】
カラムＡＤ変換回路３２は、複数の画素回路２２から読み出した受光光量に応じたカウント値を含む信号を生成し、出力信号線４０へ出力する。
そのため、カラムＡＤ変換回路３２は、参照信号出力回路３６、列信号線２３と同数の複数の比較器３７、および列信号線２３と同数の複数のカウンタ３８を有する。
参照信号出力回路３６は、参照信号線３９に接続される。
そして、参照信号出力回路３６は、ランプ波形で変化する参照信号を、参照信号線３９へ出力する。
各比較器３７は、参照信号線３９と、各列信号線２３とに接続される。
そして、比較器３７は、列信号線２３の電圧より参照信号線３９の参照信号の電圧が高い場合、ハイレベルの信号を出力する。また、列信号線２３の電圧より参照信号の電圧が低い場合、比較器３７は、ローレベルの信号を出力する。
各カウンタ３８は、各比較器３７と、出力信号線４０に接続される。
そして、カウンタ３８は、所定のタイミングからカウントを開始し、その後に比較器３７の出力信号がハイレベルからローレベルに反転するまでの期間においてアップカウントする。
また、カウンタ３８は、カウントしたカウント値を含む信号を、出力信号線４０へ出力する。
【００２１】
信号処理部３５は、出力信号線４０に接続される。
そして、信号処理部３５は、後述するように、画素回路２２毎に、読取期間（Ｄ相）でのカウント値から、リセット期間（Ｐ相）でのカウント値を減算する。
これにより、ＣＤＳ（相関２重サンプリング）処理がなされる。
この減算の演算結果が、各画素回路２２のフォトダイオード２５の受光量を示す値として利用される。
【００２２】
行走査回路３１は、複数の行信号線２４に接続される。
そして、行走査回路３１は、画像を読みだす場合、複数の行信号線２４を順番にたとえばハイレベルに制御する。
これにより、複数の画素回路２２は、一行毎に選択される。
【００２３】
列走査回路３３は、カラムＡＤ変換回路３２の複数のカウンタ３８に接続される。
そして、列走査回路３３は、複数のカウンタ３８へ順番に出力タイミング信号を出力する。
出力タイミング信号が入力されると、カウンタ３８は、カウント値を含む信号を出力信号線４０へ出力する。
これにより、複数のカウンタ３８がカウントしたカウント値を含む複数の信号は、順番に出力信号線４０へ出力される。
【００２４】
通信タイミング制御部３４は、行走査回路３１、列走査回路３３、参照信号出力回路３６などに接続される。
そして、通信タイミング制御部３４は、複数の画素回路２２からのデータ読み出しを制御するために、行走査回路３１、列走査回路３３、参照信号出力回路３６などを制御する。
【００２５】
［ＣＭＯＳイメージセンサ１の読み出し動作］
次に、図１のＣＭＯＳイメージセンサ１から撮像画像を読み出す動作について説明する。
以下に、全画素で略同時に受光するグローバルシャッタ方式の動作を例に説明する。
グローバルシャッタ方式では、全画素をタイムラグが殆ど生じないシャッタ時間で露光し、全画素同時に複数のフォトダイオード２５の蓄積電荷を保持部４４に転送する。
なお、ＣＭＯＳイメージセンサ１の一般的な読み出し動作は、１行ずつ読み出しを行うローリングシャッタ方式の動作である。
ローリングシャッタ方式では、たとえば１行の画素毎に、順番に受光する。
【００２６】
グローバルシャッタ方式では、ＣＭＯＳイメージセンサ１の複数の画素回路２２のリセットトランジスタ２７は、同時にリセットされる。
また、所定のシャッタ時間の後に、ＣＭＯＳイメージセンサ１の複数の画素回路２２の第１転送トランジスタ３０は、同時にオン状態に制御される。
なお、ＣＭＯＳイメージセンサ１の複数の画素回路２２は、複数のリセットトランジスタ２７が１行毎に順番に且つ連続的にリセットされた後、複数の第１転送トランジスタ３０が１行毎に順番に且つ連続的にオン状態に制御されてもよい。
この場合でも、全画素のシャッター期間内の処理に、１行毎に各画素から読み出す動作がない。そのため、ローリングシャッタ方式と比べて短時間に読み出しが完了できる。
複数のフォトダイオード２５は、リセット後に光学系で集光された被写体の光を受光する。この電荷量は、フォトダイオード２５の受光光量に応じた量になる。
そして、グローバルシャッタ方式により複数の画素回路２２を駆動すると、複数の保持部４４は、すべての画素回路２２に共通するリセットタイミングからオンタイミングまでの間に、それぞれのフォトダイオード２５に蓄積された電荷を保持する。
【００２７】
複数の保持部４４にフォトダイオード２５の受光光量に応じた電荷を蓄積した後、ＣＭＯＳイメージセンサ１は、複数の保持部４４から、電荷を読み出す。
ＣＭＯＳイメージセンサ１が生成する被写体の撮像画像は、複数のフォトダイオード２５の受光光量で表される二次元の光量分布（輝度分布）に基づいて生成される。
１枚の画像を撮像する場合、通信タイミング制御部３４の制御の下で、行走査回路３１は、複数の行信号線２４を１本ずつ順番にハイレベルに制御する。
また、たとえば列走査回路３３は、ハイレベルに制御された行信号線２４に接続される複数の画素回路２２の複数の選択トランジスタ２９を、オン状態に制御する。
これにより、複数の画素回路２２は、１行ずつ選択される。選択された１行の複数の画素回路２２は、複数の列信号線２３へたとえば受光光量に応じたレベルの電圧を出力する。
【００２８】
参照信号出力回路３６は、行走査回路３１が各行信号線２４をハイレベルに制御する期間毎に、ハイレベルからローレベルへ変化するランプ波形の参照信号を２回出力する。
列走査回路３３は、参照信号出力回路３６が各参照信号を出力し始めるタイミングに同期して、複数のカウンタ３８に対してカウント開始のタイミング信号を出力する。
図３は、一行分の読出期間での信号波形を示すタイミングチャートである。
図３（Ａ）に、参照信号出力回路３６が出力する参照信号のランプ波形と、画素信号（画素回路２２が列信号線２３へ出力する電圧レベルの信号）の波形とを示す。
図３（Ｂ）に、比較器３７の出力信号の波形を示す。
図３に示すように、参照信号は、一行分の読出期間において２個のランプ波形に制御される。
１番目のランプ波形は、リセット期間（Ｐ相）に出力される。２番目のランプ波形は、読出期間（Ｄ相）に出力される。
【００２９】
そして、Ｐ相およびＤ相の各期間において、参照信号の電圧レベルは、画素信号の電圧レベルと一致する。この一致タイミングにおいて、比較器３７は、出力電圧をハイレベルからローレベルへ反転する。
また、カウンタ３８は、たとえば参照信号がハイレベルに制御されたタイミングから、比較器３７の出力が反転するまでの期間において、カウントアップ動作する。
カウンタ３８は、一行分の読出期間毎に、Ｐ相のカウント値とＤ相のカウント値との２個のカウント値をカウントする。
【００３０】
また、Ｐ相のランプ波形を出力する期間では、選択された一行分の複数の画素回路２２において、複数のリセットトランジスタ２７がオン状態に制御される。
したがって、画素信号（列信号線２３）の電圧レベルは、選択された一行中の画素回路２２のフローティングディフュージョンＦＤのリセット電位に応じた電圧レベルになる。
また、このＰ相でのカウント処理において、カウンタ３８は、フローティングディフュージョンＦＤによる列信号線２３の電位と参照信号の電位とが一致するまでの期間を示すカウント値をカウントする。
【００３１】
Ｄ相のランプ波形を出力する期間では、選択された一行分の複数の画素回路２２において、複数の第２転送トランジスタ２６がオン状態とされる。
したがって、画素信号（列信号線２３）の電圧レベルは、選択された一行中の画素回路２２の保持部４４の保持電荷量に応じた電圧レベルとなる。
また、このＤ相でのカウント処理において、カウンタ３８は、保持部４４の保持電荷量に応じた列信号線２３の電位と参照信号の電位とが一致するまでの期間を示すカウント値をカウントする。
複数のカウンタ３８は、それぞれがカウントした２個のカウント値を、出力信号線４０を通じて信号処理部３５へ出力する。
【００３２】
信号処理部３５は、各カウンタ３８のＤ相のカウント値から、Ｐ相のカウント値を減算する。
これにより、各画素回路２２での雑音成分を除去した、１行分の光量分布情報（輝度分布情報）が得られる。
そして、行走査回路３１は、複数の行信号線２４を１本ずつ順番にハイレベルに制御する。また、行走査回路３１は、各行の読出期間ごとに図３の制御を繰り返す。
これにより、１枚の画像についての光量分布情報（輝度分布情報）が得られる。
信号処理部３５または信号処理部３５の後段に接続される図示しない画像処理部は、この１枚の光量分布の画像から、図示しないカラーフィルタの色成分の不足分を補って、白黒画像またはフルカラー画像を生成する。
ＣＭＯＳイメージセンサ１は、撮像画像として、光量分布の画像、白黒画像またはフルカラー画像を出力する。
【００３３】
［画素回路２２の概略レイアウト］
次に、ＣＭＯＳイメージセンサ１の画素回路２２の構造について詳しく説明する。
図４は、半導体基板１１についての、図１の画素回路の形成領域１２の概略レイアウトを示す模式図である。
複数の画素回路２２は、半導体基板１１の受光エリア２１に二次元的に配列される。
図４は、１個の画素回路２２が形成される画素回路の形成領域１２を、図１の半導体基板１１の受光エリア２１側から見た図である。
画素回路２２は、図２に示すように、フォトダイオード２５、第１転送トランジスタ３０、保持部４４、第２転送トランジスタ２６、フローティングディフュージョンＦＤ、リセットトランジスタ２７、増幅トランジスタ２８および選択トランジスタ２９を有する。
画素回路の形成領域１２には、これら複数の回路素子と、複数の回路素子を電気的に接続する配線部とが形成される。
【００３４】
図４の四角形の画素回路の形成領域１２には、その右半分に、フォトダイオード２５が形成される。複数の画素回路２２のフォトダイオード２５は、１マイクロメートルオーダ以下、または２マイクロメートル以下のピッチにて、半導体基板１１の受光エリア２１に並べて形成される。
図４において、フォトダイオード２５は、画素回路の形成領域１２の幅の半分以上となる、約６割の幅に形成される。
また、図４の四角形の画素回路の形成領域１２には、図４の左半分の上部に、フローティングディフュージョンＦＤが形成される。
フローティングディフュージョンＦＤと、フォトダイオード２５との間には、第１転送トランジスタ３０のゲート電極が形成される。
また、図４の四角形の画素回路の形成領域１２には、図４の左上の隅部に、第２転送トランジスタ２６のゲート電極が形成される。
また、図４の四角形の画素回路の形成領域１２には、図４の左半分の中部から下部にかけて、リセットトランジスタ２７のゲート電極、増幅トランジスタ２８のゲート電極、選択トランジスタ２９のゲート電極が形成される。
これらのトランジスタは、図４の上下方向に並ぶように、一括して形成される。
また、リセットトランジスタ２７のゲート電極は、フローティングディフュージョンＦＤと隣接して形成される。
リセットトランジスタ２７のゲート電極と増幅トランジスタ２８のゲート電極との間には、配線部４１が形成される。
増幅トランジスタ２８のゲート電極と選択トランジスタ２９のゲート電極との間には、配線部４２が形成される。
選択トランジスタ２９のゲート電極の図４の下側には、列信号線２３に接続される配線部４３が形成される。
【００３５】
［画素回路２２の積層構造］
図５は、図４の画素回路２２の積層構造を示す半導体基板１１の部分縦断面図である。
図５は、図４の画素回路２２のＡ−Ａ’断面図である。
図５は、１個の画素回路の形成領域１２のＰ型ウェル５０内を図示したものである。
また、図５には、半導体基板１１の受光エリア２１と重ねて、遮光膜６９が図示されている。
遮光膜６９は、フォトダイオード２５の形成位置に開口部を有する。
そして、遮光膜６９は、開口部以外において、半導体基板１１へ入射される光を遮断する。
【００３６】
ＣＭＯＳイメージセンサ１の半導体基板１１は、Ｎ型の半導体基板１１である。
半導体基板１１の受光エリア２１には、所定の深さ（例えば３マイクロメートル）までの範囲に、Ｐ型ウェル５０が形成される。Ｐ型ウェル５０は、たとえば受光エリア２１の全体に形成される。Ｐ型ウェル５０内に複数の画素回路２２が並べて形成される。
受光エリア２１の全体に形成されるＰ型ウェル５０は、素子分離部７１により、複数の画素回路の形成領域１２に分離される。
また、素子分離部７１により分離された各画素回路の形成領域１２の表面には、酸化膜７２が形成される。
【００３７】
素子分離部７１により画素回路２２毎に分離された画素回路の形成領域１２には、図２の画素回路２２の回路素子および配線が形成される。
そして、図５に示すように、画素回路の形成領域１２は、フォトダイオード２５、第１転送トランジスタ３０、埋設拡散層５５、第２転送トランジスタ２６、表面拡散層６０とが形成される。
埋設拡散層５５は、保持部４４として機能する。
表面拡散層６０は、フローティングディフュージョンＦＤとして機能する。
【００３８】
フォトダイオード２５は、埋め込み型のフォトダイオード２５である。
フォトダイオード２５は、半導体基板１１の受光エリア２１の一面側に形成されたＰ＋領域６１と、Ｐ＋領域６１の下側の半導体基板１１の内部に形成されたＮ型領域６２を有する。
埋め込み型のフォトダイオード２５は、たとえば半導体基板１１の受光エリア２１の一面側から、１〜３マイクロメートルの深さまでの範囲に形成する。
これにより、埋め込み型のフォトダイオード２５は、大量の電荷を蓄積することができる。
なお、埋め込み型のフォトダイオード２５は、Ｎ型の半導体基板１１のシリコン（Ｓｉ）の光の吸収係数に応じてたとえば３マイクロメートル前後の深さまで電位の勾配をつけるように形成するとよい。
これにより、３マイクロメートル前後の深部で発生した電子を利用して、フォトダイオード２５の感度を確保できる。
【００３９】
第１転送トランジスタ３０は、第１埋め込みゲート電極５１と、第１酸化膜５２と、第１不純物領域５３と、第１チャネル形成領域５４とを有する。
そして、第１転送トランジスタ３０は、埋め込み型のフォトダイオード２５と隣接して形成される。
第１埋め込みゲート電極５１は、半導体基板１１に埋め込んで形成される。
具体的には、第１埋め込みゲート電極５１は、半導体基板１１の受光エリア２１の一面側から、埋め込み型のフォトダイオード２５のＮ型領域６２に到達する深さまでの範囲に形成される。
この第１埋め込みゲート電極５１は、半導体基板１１の受光エリア２１の一面側から、１〜１．５マイクロメートルの深さ位置までに形成すればよい。
第１酸化膜５２は、第１埋め込みゲート電極５１を被覆する。
第１不純物領域５３は、第１酸化膜５２を被覆する。
第１不純物領域５３は、Ｎ型領域６２とは逆のＰ型の半導体領域である。
第１チャネル形成領域５４は、半導体基板の受光エリア２１の一面側から離れた内部において、第１不純物領域５３の一部として形成される。
第１チャネル形成領域５４は、第１不純物領域５３より低い濃度のＰ型の半導体領域である。
そして、第１不純物領域５３は、第１埋め込みゲート電極５１がオン状態にあるときに、第１チャネル形成領域５４との間に十分な電位差が得られるように高い不純物濃度に形成する。
また、第１不純物領域５３は、フォトダイオード２５と埋設拡散層５５との間以外において不要な電荷移動が発生しないように、高い不純物濃度に形成する。
【００４０】
図６は、第１チャネル形成領域５４が形成される深さでの半導体基板１１の部分横断面図である。
図６に示すように、第１埋め込みゲート電極５１の周囲には、第１酸化膜５２が形成される。
第１酸化膜５２の周囲には、第１チャネル形成領域５４が形成される。
第１チャネル形成領域５４は、埋め込み型のフォトダイオード２５のＮ型領域６２と、埋設拡散層５５とに接する。
そして、第１埋め込みゲート電極５１に所定の電位が与えられると、フォトダイオード２５のＮ型領域６２に蓄積された電荷は、第１チャネル形成領域５４を通じて埋設拡散層５５へ移動する。
【００４１】
保持部４４として機能する埋設拡散層５５は、図５に示すように、半導体基板１１の受光エリア２１の一面側から離間して、半導体基板１１内に埋設して形成される。
埋設拡散層５５は、Ｎ型の半導体領域である。
また、埋設拡散層５５は、第１転送トランジスタ３０の第１チャネル形成領域５４と、第２転送トランジスタ２６の後述する第２チャネル形成領域５９とに接する。
なお、埋設拡散層５５の深さ位置は、半導体基板１１の受光エリア２１の一面側からの平均飛程距離Ｒｐの深さが１マイクロメートルとなる深さに形成すればよい。
また、埋設拡散層５５の不純物濃度は、フォトダイオード２５の電荷蓄積容量をより小面積で確保するために、フォトダイオード２５のＮ型領域６２の不純物濃度より高くする。
また、埋設拡散層５５の不純物濃度は、後述するように、リセット時に完全空乏化できる程度の高過ぎない濃度にする。
【００４２】
第２転送トランジスタ２６は、第２埋め込みゲート電極５６と、第２酸化膜５７と、第２不純物領域５８と、第２チャネル形成領域５９とを有する。
そして、第２転送トランジスタ２６は、第１転送トランジスタ３０およびフォトダイオード２５から離れた位置に形成される。
第２埋め込みゲート電極５６は、半導体基板１１に埋め込んで形成される。
具体的には、第２埋め込みゲート電極５６は、半導体基板１１の受光エリア２１の一面側から、埋設拡散層５５に到達する深さまでの範囲に形成される。
第２酸化膜５７は、第２埋め込みゲート電極５６を被覆する。
第２不純物領域５８は、第２酸化膜５７を被覆する。
第２不純物領域５８は、埋設拡散層５５とは逆のＰ型の半導体領域である。
第２チャネル形成領域５９は、半導体基板の受光エリア２１の一面側から離れた内部において、第２不純物領域５８の一部として形成される。
第２チャネル形成領域５９は、第２不純物領域５８より低い濃度のＰ型の半導体領域である。
そして、第２チャネル形成領域５９は、埋設拡散層５５と、表面拡散層６０とに接する。
なお、第２不純物領域５８は、第２埋め込みゲート電極５６がオン状態にあるときに、第２チャネル形成領域５９との間に十分な電位差が得られるように、高い不純物濃度に形成する。
また、第２不純物領域５８は、埋設拡散層５５と表面拡散層６０との間以外において不要な電荷移動が発生しないように、高い不純物濃度に形成する。
【００４３】
フローティングディフュージョンＦＤとして機能する表面拡散層６０は、半導体基板１１の受光エリア２１の一面側に形成される。
表面拡散層６０は、Ｎ型の半導体領域である。
表面拡散層６０の不純物濃度は、配線部とのコンタクトを得るために、高くする。
また、表面拡散層６０は、第１転送トランジスタ３０の第１不純物領域５３と、第２転送トランジスタ２６の第２不純物領域５８との間に形成され、第２転送トランジスタ２６の第２チャネル形成領域５９に接する。
なお、第２チャネル形成領域５９と表面拡散層６０とのＰＮ接合部分は、半導体基板１１の受光エリア２１の一面側から０．５マイクロメートルの深さまでの範囲内に位置させるとよい。
これにより、フローティングディフュージョンＦＤのＰＮ接合部分の深さを、一般的なＣＭＯＳイメージセンサ１と同等にできる。
【００４４】
また、図５の第１チャネル形成領域５４、埋設拡散層５５、第２チャネル形成領域５９および表面拡散層６０の不純物濃度は、以下のように調整される。
すなわち、たとえばリセット時などに第１埋め込みゲート電極５１および第２埋め込みゲート電極５６をオン状態にした場合に、電荷を蓄積したフォトダイオード２５のＮ型領域６２の電位よりも、第１チャネル形成領域５４の電位が高くなるように、第１チャネル形成領域５４の不純物濃度を調整する。
また、同条件の下で、第１チャネル形成領域５４の電位、埋設拡散層５５の電位、第２チャネル形成領域５９の電位および表面拡散層６０の電位が、その順番に高くなるように、これら各領域の不純物濃度を調整する。
この場合、表面拡散層６０の不純物濃度は、埋設拡散層５５の不純物濃度と比べて高くなる。
このような不純物濃度の組み合わせにすることにより、埋設拡散層５５に保持される電荷はすべて表面拡散層６０へ移動できる。
その結果、第２埋め込みゲート電極５６をオン状態にして電荷を移動させたリセット後には、埋設拡散層５５は、完全に無電化状態（完全空乏化）になる。埋設拡散層５５は、完全空乏化される。
【００４５】
［画素回路２２の製造方法］
図７および図８は、半導体基板１１のＰ型ウェル５０に、画素回路２２の回路素子を形成するための製造工程図である。
【００４６】
図７および図８の製造工程では、まず、図７（Ａ）に示すように、半導体基板１１のＰ型ウェル５０が形成された受光エリア２１に、素子分離部７１および酸化膜７２を形成する。
素子分離部７１は、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidation of Silicon）法などにより形成できる。
【００４７】
半導体基板１１のＰ型ウェル５０に素子分離部７１および酸化膜７２を形成した後、図７（Ｂ）に示すように、半導体基板１１の受光エリア２１に、第１埋め込みゲート電極５１用の穴と、第２埋め込みゲート電極５６用の穴とを形成する。
具体的には、半導体基板１１のＰ型ウェル５０の上に、ゲート電極の配置と相補的なパターンのレジスト膜８１を形成する。
その後、半導体基板１１をエッチングして、第１埋め込みゲート電極５１用の穴８２と、第２埋め込みゲート電極５６用の穴８２とを形成する。
【００４８】
ゲート電極用の穴８２を形成した後、図７（Ｃ）に示すように、第１埋め込みゲート電極５１用の穴８２の周囲と、第２埋め込みゲート電極５６用の穴８２の周囲とに、不純物をイオン注入する。
これにより、第１埋め込みゲート電極５１用の穴８２の周囲に、Ｐ型の第１不純物領域５３が形成される。また、第２埋め込みゲート電極５６用の穴８２の周囲に、Ｐ型の第２不純物領域５８が形成される。
半導体基板１１にＰ型領域を形成する場合、不純物としては、たとえばホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）などを注入すればよい。また、イオン注入には、インプラ装置などのイオン注入装置を用いればよい。
【００４９】
ゲート電極用の穴８２の周囲にＰ型半導体領域を形成した後、レジスト膜８１を除去する。
また、図７（Ｄ）に示すように、半導体基板１１受光エリア２１の一面側に、ポリシリコン膜８３を形成する。
ポリシリコン膜８３の一部は、第１埋め込みゲート電極５１用の穴８２の内部と、第２埋め込みゲート電極５６用の穴８２の内部とにも形成される。
また、図７（Ｄ）に示すように、ポリシリコン膜８３の上に、新たなレジスト膜８４を形成する。
レジスト膜８４は、第１埋め込みゲート電極５１用の穴８２の上と、第２埋め込みゲート電極５６用の穴８２の上とに形成される。
この状態で、ポリシリコン膜８３をエッチングする。
これにより、半導体基板１１には、第１埋め込みゲート電極５１と、第２埋め込みゲート電極５６とが形成される。
【００５０】
次に、図７（Ｅ）に示すように、半導体基板１１の上に、新たなレジスト膜８５を形成する。
レジスト膜８５は、第１埋め込みゲート電極５１およびその周囲以外の一面側に形成される。
また、レジスト膜８５が形成された状態でＮ型の不純物を少量イオン注入する。
Ｎ型領域を形成する場合、不純物としては、たとえばヒ素（Ａｓ）、リン（Ｐ）などをイオン注入すればよい。また、イオン注入には、インプラ装置を用いればよい。
半導体基板１１に注入された不純物は、半導体基板１１の受光エリア２１の一面側から離間した所定の深さ位置に注入される。
そして、Ｐ型の第１不純物領域５３についての、この不純物が注入された部分は、第１不純物領域５３より不純物濃度が低いＰ型領域となる。
これにより、第１チャネル形成領域５４が形成される。
なお、この時点での第１チャネル形成領域５４は、図７（Ｅ）に示すように、第１不純物領域５３よりも図７の左右方向へ若干広がった状態に形成される。
【００５１】
レジスト膜８５を除去した後、図７（Ｆ）に示すように、半導体基板１１の上に、新たなレジスト膜８６を形成する。
レジスト膜８６は、第２埋め込みゲート電極５６についての、第１埋め込みゲート電極５１側の半分およびその周囲以外の一面側に形成される。
また、レジスト膜８６が形成された状態でＮ型の不純物を少量イオン注入する。
不純物は、半導体基板１１から離間した所定の深さ位置に注入される。
また、Ｐ型の第２不純物領域５８についての、この不純物が注入された部分は、第２不純物領域５８より不純物濃度が低いＰ型領域となる。
これにより、第２チャネル形成領域５９が形成される。
なお、この時点での第２チャネル形成領域５９は、図７（Ｆ）に示すように、第２不純物領域５８の一面側より第１埋め込みゲート電極５１側に若干広がった状態に形成される。
以上の工程により、半導体基板１１には、第１転送トランジスタ３０と、第２転送トランジスタ２６とが形成される。
【００５２】
次に、図８（Ａ）に示すように、半導体基板１１の上に、新たなレジスト膜８７を形成する。
レジスト膜８７は、素子分離部７１と第１埋め込みゲート電極５１との間以外の一面側に形成される。
また、レジスト膜８７が形成された状態でＰ型の不純物およびＮ型の不純物を順次イオン注入する。
これにより、半導体基板１１には、Ｐ＋領域６１およびＮ型領域６２を有する埋め込み型のフォトダイオード２５が形成される。
また、Ｎ型領域６２は、第１チャネル形成領域５４と接する。
【００５３】
次に、図８（Ｂ）に示すように、半導体基板１１の上に、新たなレジスト膜８８を形成する。
レジスト膜８８は、第１埋め込みゲート電極５１と第２埋め込みゲート電極５６との間以外に形成される。
また、レジスト膜８８が形成された状態でＮ型の不純物をイオン注入する。
これにより、半導体基板１１には、埋設拡散層５５と、表面拡散層６０とが形成される。
そして、表面拡散層６０は、半導体基板１１の受光エリア２１の一面側に形成される。
表面拡散層６０は、第２チャネル形成領域５９と接する。
また、埋設拡散層５５は、半導体基板１１の内部において、表面拡散層６０と重なり且つ離間して形成される。
埋設拡散層５５は、第１チャネル形成領域５４と、第２チャネル形成領域５９とに接する。
【００５４】
図７および図８の工程の後に、半導体基板１１の受光エリア２１の一面側に、画素回路２２の各種のトランジスタ２６〜３０のゲート電極を形成する。
これにより、半導体基板１１に、複数の画素回路２２が形成される。
そして、図７および図８の工程により形成された図５の画素回路２２では、第１埋め込みゲート電極５１の電位をたとえばハイレベルに制御する。
これにより、フォトダイオード２５で発生した電荷は、第１チャネル形成領域５４を通じて、保持部４４として機能する埋設拡散層５５へ移動する。
また、画素回路２２では、第２埋め込みゲート電極５６の電位をたとえばハイレベルに制御する。
これにより、埋設拡散層５５に保持される電荷は、第２チャネル形成領域５９を通じて、フローティングディフュージョンＦＤとして機能する表面拡散層６０へ移動する。
【００５５】
［比較例の画素回路２２の積層構造および製造方法］
図９は、半導体基板１１に対する比較例の画素回路２２の概略レイアウト図である。
図１０は、比較例の画素回路２２の断面図である。図１０の縦断面図は、図５の縦断面図に対応している。
以下の説明において、比較例の画素回路２２の各部には、説明の便宜のために、実施形態と同一の符号を使用する。
比較例の画素回路２２は、基本的に図４および図５の第１の実施形態の画素回路２２の積層構造と同じである。
ただし、比較例の画素回路２２は、第１転送トランジスタ３０が他のトランジスタと同様に半導体基板１１の一面側に形成されたゲート電極を有する点で、第１の実施形態の画素回路２２と異なる。
また、比較例の画素回路２２は、第２転送トランジスタ２６および埋設拡散層５５が無い点とで、第１の実施形態の画素回路２２と異なる。
そして、この比較例の画素回路２２は、第１転送トランジスタ３０のゲート電極は、フォトダイオード２５と、フローティングディフュージョンＦＤとして機能する表面拡散層６０との間に形成される。
また、この比較例の画素回路２２において第１転送トランジスタ３０は、画素回路２２からの読み出し時に順番にオン状態に制御される。
また、ＣＭＯＳイメージセンサ１では、各画素回路２２からの読み出し時に、図３のように画素回路２２のリセット動作が必要となる。
そのため、比較例の画素回路２２では、ローリングシャッタ方式により複数の画素回路２２から読み出しを行う必要がある。
比較例の画素回路２２では、グローバルシャッタ方式による読み出しができない。
【００５６】
以上のように、第１の実施形態のＣＭＯＳイメージセンサ１は、フォトダイオード２５とフローティングディフュージョンＦＤとの間に、第１転送トランジスタ３０、保持部４４および第２転送トランジスタ２６を接続している。
よって、第１の実施形態では、複数の画素回路２２のフォトダイオード２５から、グローバルシャッタ方式による読み出しが可能である。
しかも、グローバルシャッタ方式による読み出しの場合でも、Ｐ相のカウント値とＤ相のカウント値との減算によるＣＤＳ処理により、ｋＴＣノイズを抑えた値が得られる。
【００５７】
また、第１の実施形態のＣＭＯＳイメージセンサ１は、第１転送トランジスタ３０および第２転送トランジスタ２６を、埋め込みゲート電極により形成する。
また、ＣＭＯＳイメージセンサ１は、フローティングディフュージョンＦＤとして機能する表面拡散層６０の下に重ねて、保持部４４として機能する埋設拡散層５５を形成する。
よって、半導体基板１１の受光エリア２１の一面側について見たとき、表面拡散層６０および埋設拡散層５５が使用する面積は、１個の拡散層の面積となる。
その結果、半導体基板１１の受光エリア２１でのフォトダイオード２５の面積は、表面拡散層６０および埋設拡散層５５を設けたことによって小さくならない。
半導体基板１１の受光エリア２１の一面側においてのフォトダイオード２５の面積は、画素回路２２がフローティングディフュージョンＦＤの表面拡散層６０しか持たない場合と同等の面積になる。
また、埋め込みゲート電極を採用することで、低電圧駆動のＣＭＯＳイメージセンサ１において、半導体基板１１内に埋め込んだ埋設拡散層５５を用いて電荷を移動させることができる。
【００５８】
また、第１の実施形態では、互いに重ねて形成される表面拡散層６０および埋設拡散層５５のうち、半導体基板１１に埋設される埋設拡散層５５を、フォトダイオード２５の電荷を保持する保持部４４として利用する。
よって、保持部４４には、半導体基板１１の表面電荷によるノイズが発生しない。
保持部４４に保持される電荷量は、フォトダイオード２５で発生した電荷量になり、ノイズ成分が非常に少ないものになる。
なお、半導体基板１１の表面部に欠陥があると、その欠陥部分から半導体基板１１の表面部に電荷が湧き出すことがある。この湧き出した電荷は、ノイズとなる。
【００５９】
＜２．第２の実施形態＞
第２の実施形態に係るＣＭＯＳイメージセンサ１は、複数の画素回路２２に対して１個のフローティングディフュージョンＦＤを形成したものである。
図１１は、第２の実施形態のＣＭＯＳイメージセンサ１の半導体基板１１に形成される４個の画素回路２２の概略レイアウトを示す模式図である。
図１１には、２行×２列の４個の画素回路２２が図示されている。
そして、図１１に示すように、第２の実施形態の半導体基板１１には、２行×２列の４個の画素回路２２毎の繰り返しパターンにより、複数の画素回路２２が形成されている。
具体的には、図１１の左上の画素回路の形成領域には、フォトダイオード２５−１、第１転送トランジスタ３０−１および第２転送トランジスタ２６−１を有する左上画素回路２２−１が形成されている。
また、図１１の左下の画素回路の形成領域には、フォトダイオード２５−２、第１転送トランジスタ３０−２および第２転送トランジスタ２６−２を有する左下画素回路２２−２が形成されている。
また、図１１の右下の画素回路の形成領域には、フォトダイオード２５−３、第１転送トランジスタ３０−３および第２転送トランジスタ２６−３を有する右下画素回路２２−３が形成されている。
また、図１１の右上の画素回路の形成領域には、フォトダイオード２５−４、第１転送トランジスタ３０−４および第２転送トランジスタ２６−４を有する右上画素回路２２−４が形成されている。
【００６０】
そして、この４個の画素回路２２−１〜２２−４の間に、１個のフローティングディフュージョンＦＤとしての表面拡散層６０が形成されている。
また、４個の第１転送トランジスタ３０−１〜３０−４は、表面拡散層６０と、それぞれのフォトダイオード２５−１〜２５−４との間に形成される。
また、４個の第２転送トランジスタ２６−１〜２６−４は、表面拡散層６０と隣接して形成される。
【００６１】
また、４個の画素回路２２−１〜２２−４についての図１１の上側には、１個のリセットトランジスタ２７が配置されている。
リセットトランジスタ２７のゲート電極の左右には、Ｖｄｄに接続される配線部４１と、表面拡散層６０に接続される配線部９１とが接続される。
また、配線部９１の右側には、ＧＮＤに接続される配線部９３が形成される。
また、４個の画素回路２２−１〜２２−４についての図１１の下側には、１個の増幅トランジスタ２８と、１個の選択トランジスタ２９とが配置される。
増幅トランジスタ２８のゲート電極の左側には、表面拡散層６０に接続される配線部９２が形成される。
増幅トランジスタ２８と選択トランジスタ２９との間には、配線部４２が形成される。
選択トランジスタ２９の右側には、配線部４３が形成される。
【００６２】
図１２は、フローティングディフュージョンＦＤとしての表面拡散層６０における半導体基板１１の縦断面図である。
図１２に示すように、半導体基板の受光エリア２１の表面に露出して形成される表面拡散層６０の下側には、表面拡散層６０と離間する位置に、４個の埋設拡散層５５−１〜５５−４が形成される。
図１２の左側の左上埋設拡散層５５−１は、第１転送トランジスタ３０−１と第２転送トランジスタ２６−１との間に形成される。
図１２の右側の左下埋設拡散層５５−２は、第１転送トランジスタ３０−２と第２転送トランジスタ２６−２との間に形成される。
また、３個目の右下埋設拡散層５５−３は、第１転送トランジスタ３０−３と第２転送トランジスタ２６−３との間に形成される。
また、４個目の右上埋設拡散層５５−４は、第１転送トランジスタ３０−４と第２転送トランジスタ２６−４との間に形成される。
【００６３】
以上のように、第２の実施形態では、複数の画素回路２２は、２行×２列の４個の画素回路２２毎の繰り返しパターンにより半導体基板１１に形成される。
そして、第２の実施形態では、フローティングディフュージョンＦＤなどの回路素子を、複数の画素回路２２において共用化する。
その結果、第２の実施形態では、半導体基板１１の受光エリア２１に形成するフローティングディフュージョンＦＤ、リセットトランジスタ２７、増幅トランジスタ２８、および選択トランジスタ２９の個数を減らすことができる。
そして、第２の実施形態では、その削減した個数に相当する面積の分だけ、複数の画素回路２２のフォトダイオード２５についての、半導体基板１１の受光エリア２１の一面側での面積を増やすことができる。また、フォトダイオード２５の個数を増やすことができる。
【００６４】
＜３．第３の実施形態＞
［撮像装置の構成］
図１３に、本発明の実施形態に係る撮像装置を適用したカメラシステム１０１の概略構成を示す。
このカメラシステム１０１は、上述したいずれかの実施形態のＣＭＯＳイメージセンサ（固体撮像装置）１を搭載したデジタルスチルカメラまたはデジタルビデオカメラである。
なお、カメラシステム１０１は、カメラモジュールなどとして、携帯電話機などのモバイル機器に組み込まれてもよい。
図１３のカメラシステム１０１は、光学系を構成するレンズ群１０２、ＣＭＯＳイメージセンサ１、ＤＳＰ（Digital Signal Processor）回路１０３、表示装置１０４、操作系装置１０５、フレームメモリ１０６、記録装置１０７、および電源系装置１０８を有する。
【００６５】
ＤＳＰ回路１０３は、ＣＭＯＳイメージセンサ１に接続される。ＤＳＰ回路１０３は、ＣＭＯＳイメージセンサ１で撮像された画像を加工する。
ＤＳＰ回路１０３、表示装置１０４、操作系装置１０５、フレームメモリ１０６、記録装置１０７、および電源系装置１０８は、バスライン１０９で接続される。
レンズ群１０２は、被写体からの入射光（像光）をＣＭＯＳイメージセンサ１の受光エリア２１に集光する。これにより、受光エリア２１で、被写体が結像する。
表示装置１０４は、たとえば液晶表示パネル、有機ＥＬ（Electro Luminescence）パネルを有する。表示装置１０４は、取り込んだ画像を表示する。
操作系装置１０５は、たとえばタッチパネル、操作ボタンを有する。
そして、操作系装置１０５は、ＣＭＯＳイメージセンサ１、ＤＳＰ回路１０３、表示装置１０４、記録装置１０７または電源系装置１０８へ制御指令を出力する。
電源系装置１０８は、たとえばバッテリなどを有する。
そして、電源系装置１０８は、ＣＭＯＳイメージセンサ１、ＤＳＰ回路１０３、表示装置１０４、操作系装置１０５および記録装置１０７へ電力を供給する。
記録装置１０７は、たとえば半導体メモリ、光記録媒体などを有する。
そして、記録装置１０７は、半導体メモリ、光記録媒体に撮像画像のデータを記録する。
なお、半導体メモリ、光記録媒体などは、カメラシステム１０１から着脱可能でもよい。
【００６６】
［動作説明］
たとえば、静止画または動画を撮像する場合、ＣＭＯＳイメージセンサ１は、複数の画素回路から読みだした、受光光量の分布データを出力する。
ＤＳＰ回路１０３は、この受光光量の分布データを加工し、カメラシステム１０１で要求されている１フレームの撮像画像のデータを生成する。
フレームメモリ１０６は、撮像画像のデータを記憶する。
表示装置１０４は、フレームメモリ１０６からデータを読み込んで表示する。
また、操作系装置１０５の指令に基づいて、記録装置１０７は、フレームメモリ１０６から撮像画像のデータを取り込んで、撮影モードに応じたフォーマットで記憶する。
この他にもたとえば、撮影した静止画または動画を表示する場合、表示装置１０４は、記録装置１０７からデータを読み込んで表示する。
【００６７】
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【００６８】
たとえば各上記実施形態での固体撮像装置は、ＣＭＯＳイメージセンサ１である。
この他にも例えば、固体撮像装置は、ＣＣＤ（Charge Coupled Device）イメージセンサでもよい。
【００６９】
各上記実施形態では、各画素回路２２に、１個の保持部４４（埋設拡散層５５）を形成している。
この他にも例えば、各画素回路２２に、複数個の保持部４４（埋設拡散層５５）を形成してもよい。この場合、複数個の保持部４４として機能する複数個の埋設拡散層５５は、表面拡散層６０と重ねて、半導体基板１１の深さ方向に並べて重ねて形成すればよい。
【符号の説明】
【００７０】
１…ＣＭＯＳイメージセンサ（固体撮像装置）、１１…半導体基板、２１…受光エリア、２２…画素回路、２５…フォトダイオード（光電変換素子）、４４…保持部、５１…第１埋め込みゲート電極、５３…第１不純物領域、５４…第１チャネル形成領域、５５…埋設拡散層（第２拡散層）、５６…第２埋め込みゲート電極、５８…第２不純物領域、５９…第２チャネル形成領域、６０…表面拡散層（第１拡散層）、６１…Ｐ＋領域（第１不純物領域）、６２…Ｎ型領域（第２不純物領域）、１０１…カメラシステム（撮像装置）、１０２…レンズ群（光学系）、ＦＤ…フローティングディフュージョン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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