(57)【特許請求の範囲】
【請求項１】
所定の論理演算を行う論理回路と、前記論理回路から出力された複数の信号をそれぞれ外部に出力するための複数の出力バッファと、を備えた半導体装置において、
所定の周波数のノイズ耐性試験用信号を発生する信号発生回路と、
前記論理回路から出力された信号ごとの遅延時間をそれぞれ調整する第一の遅延回路と、
前記信号発生回路から出力された信号の遅延時間を調整する第二の遅延回路と、
複数の前記出力バッファそれぞれに対応して設けられ、前記第一の遅延回路から出力された信号または前記第二の遅延回路から出力された信号のいずれかを選択して対応する前記出力バッファに出力する選択回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記信号発生回路が、前記論理回路から出力される信号の周波数と異なる周波数の信号を出力可能とすることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロストークなどのノイズ耐性を評価することができる半導体装置に関する。
【背景技術】
【０００２】
近年における半導体を搭載したシステムにおいて、通信速度の高速化、ＰＣＢ（Printed Circuit Board）上のパターンの高密度化により、配線のクロストークが問題となっている。例えばＤＤＲ（Double Data Rate）メモリへの配線などは多ビットパラレル配線でかつ高速転送、低電圧となり、信号品質を保つことが難しい。特に長配線で隣接している場合クロストークによる影響を受け、転送するデータの波形が乱れ、最悪間違った値になる恐れがある。
【０００３】
配線のクロストークについて図１０ないし図１２を参照して説明する。配線のクロストークは、図１０の信号線Ａと信号線Ｂのように隣接している区間が長く、隣接している配線間の距離が短いときに、隣接している信号の立上り、立下りの影響を受ける。信号線Ａと信号線Ｂは隣接しているため、例えば図１１に示した波形のように、信号線Ａの立ち上がりの影響が信号線Ｂの信号に表れ、信号線Ｂの立ち上がりの影響も信号線Ａの信号に表れる。このような影響は、図１０の信号線Ｂと信号線Ｃのようにある程度の距離が離れていれば図１１に示したように影響はなくなる。また、図１２に示したように信号線Ａ，ＣがＬｏｗレベル固定であっても、信号線Ｂの信号が立ち上がったときは、信号線Ａに対してリンギングを引き起こす可能性もある。
【０００４】
また、信号が高周波になればなるほどスルーレート時間が短くなり、それによりクロストークも増加する。場合によってはＬｏｗレベル固定の信号の隣にクロックなどＬｏｗレベルとＨｉｇｈレベルを交互に繰り返す信号などが隣接すると、Ｌｏｗレベル固定の信号なのにパルス信号のように見られることもある。
【０００５】
従来は、チップシミュレーションやボードシミュレーションなどにより仮想的にクロストークの影響をテストし、半導体装置の配線や搭載するボードの配線に対して対策をとっていたが、実際のシステムに搭載されると、電源ノイズやＥＭＩ（Electro magnetic interference）などにより潜在していたクロストークの問題が浮上するなど、後工程での発覚が多いことという問題があった。
【０００６】
半導体装置の出力信号のノイズ試験としては、例えば、特許文献１に記載の半導体集積装置が提案されている。特許文献１に記載された半導体集積装置は同時スイッチングノイズの試験のためのテスト回路が設けられている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の半導体集積装置は、同時スイッチングノイズの試験が可能な組み込みテスト回路を有するものであり、同時スイッチングノイズ以外の配線のクロストークノイズについては考慮されていない。そのため、最大のクロストークノイズが発生する条件を設定したり、非同期のパルスによる影響などを見ることなどはできなかった。
【０００８】
本発明はかかる問題を解決することを目的としている。
【０００９】
すなわち、本発明は、開発の早期において、条件を変化させてクロストーク耐性を確認することができる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１に記載された発明は、所定の論理演算を行う論理回路と、前記論理回路から出力された複数の信号をそれぞれ外部に出力するための複数の出力バッファと、を備えた半導体装置において、所定の周波数のノイズ耐性試験用信号を発生する信号発生回路と、前記論理回路から出力された信号ごとの遅延時間をそれぞれ調整する第一の遅延回路と、前記信号発生回路から出力された信号の遅延時間を調整する第二の遅延回路と、複数の前記出力バッファそれぞれに対応して設けられ、前記第一の遅延回路から出力された信号または前記第二の遅延回路から出力された信号のいずれかを選択して対応する前記出力バッファに出力する選択回路と、を備えたことを特徴とする半導体装置である。
【００１１】
請求項２に記載された発明は、請求項１に記載された発明において、前記信号発生回路が、前記論理回路から出力される信号の周波数と異なる周波数の信号を出力可能とすることを特徴とする。
【発明の効果】
【００１２】
請求項１に記載の発明によれば、所定の周波数のノイズ耐性試験用信号を発生する信号発生回路と、論理回路から出力された信号ごとの遅延時間をそれぞれ調整する第一の遅延回路と、信号発生回路から出力された信号の遅延時間を調整する第二の遅延回路と、複数の出力バッファそれぞれに対応して設けられ、第一の遅延回路から出力された信号または第二の遅延回路から出力された信号のいずれかを選択して対応する出力バッファに出力する選択回路と、を備えているので、ノイズ耐性試験用の信号を信号発生回路により出力してクロストークの試験対象の信号に対して影響を与える側とすることができ、クロストークノイズを発生させることができる。また、対象の信号は選択回路によりどの組み合わせでも設定可能にすることで、バスのどの信号が最も危険かを判断したり、問題が発生しているか把握したりすることが、第一、第二の遅延回路の設定により、さまざまな状態を作り出すことで試験することができる。
【００１３】
請求項２に記載の発明によれば、信号発生回路が、論理回路から出力される信号の周波数と異なる周波数の信号を出力可能としているので、遅延設定によりさまざまな状態を作りだすことを、自動で作り出すことが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態にかかる半導体装置の回路図である。
【図２】図１に示された遅延回路の回路図である。
【図３】図１に示された信号発生回路から出力する信号と遅延回路による遅延とを示した波形図である。
【図４】図１に示された半導体装置のクロストークの状態を示す波形図である。
【図５】図１に示された半導体装置のクロストークの状態を示す波形図である。
【図６】図１に示された半導体装置のクロストークの状態を示す波形図である。
【図７】図１に示された半導体装置の非同期パルスの場合のクロストークの状態を示す波形図である。
【図８】図１に示された半導体装置のクロストーク確認テストのフローチャートである。
【図９】図１に示された半導体装置の構造化処理を行える仕組みがある場合のクロストーク確認テストのフローチャートである。
【図１０】クロストークが発生する配線状態の説明図である。
【図１１】クロストーク波形の波形図である。
【図１２】クロストーク波形の波形図である。
【発明を実施するための形態】
【００１５】
以下、本発明の一実施形態を、図１ないし図８を参照して説明する。図１は、本発明の一実施形態にかかる半導体装置の回路図である。図２は、図１に示された遅延回路の回路図である。図３は、図１に示された信号発生回路から出力する信号と遅延回路による遅延とを示した波形図である。図４は、図１に示された半導体装置のクロストークの状態を示す波形図である。図５は、図１に示された半導体装置のクロストークの状態を示す波形図である。図６は、図１に示された半導体装置のクロストークの状態を示す波形図である。図７は、図１に示された半導体装置の非同期パルスの場合のクロストークの状態を示す波形図である。図８は、図１に示された半導体装置のクロストーク確認テストのフローチャートである。図９は、図１に示された半導体装置の構造化処理を行える仕組みがある場合のクロストーク確認テストのフローチャートである。
【００１６】
図１に本発明の一実施形態にかかる半導体装置１を示す。図１に示した半導体装置１は、論理回路２０、２１、２２、２３、…、２ｍと、信号発生回路３と、第一の遅延回路としての遅延回路４０、４１、４２、４３、…、４ｍと、第二の遅延回路としての遅延回路５０、５１、５２、５３、…、５ｍと、選択回路としてのマルチプレクサ６０、６１、６２、６３、…、６ｍと、出力バッファ７０、７１、７２、７３、…、７ｍと、を備えている。
【００１７】
論理回路２０、２１、２２、２３、…、２ｍは、半導体装置１で種々の論理演算処理を行う回路である。なお、論理回路２０、２１、２２、２３、…、２ｍはそれぞれ独立した回路ブロックではなく、１つまたはいくつかが組み合わされている回路ブロックとして、そこからｍ＋１本の信号が出力されていてもよい。
【００１８】
信号発生回路３は、所定の周波数（例えば論理回路２０、２１、２２、２３、…、２ｍと同じ周波数）のパルス信号を出力する回路である。
【００１９】
遅延回路４０は、論理回路２０が出力した信号を所定の遅延時間だけ遅延させる。遅延回路４１は、論理回路２１が出力した信号を所定の遅延時間だけ遅延させる。遅延回路４２は、論理回路２２が出力した信号を所定の遅延時間だけ遅延させる。遅延回路４３は、論理回路２３が出力した信号を所定の遅延時間だけ遅延させる。遅延回路４ｍは、論理回路２ｍが出力した信号を所定の遅延時間だけ遅延させる。遅延回路４０、４１、４２、４３、…、４ｍは、勿論それぞれ独立して遅延時間を設定することができる。
【００２０】
遅延回路５０、５１、５２、５３、…、５ｍは、信号発生回路３が出力した信号を所定の遅延時間だけ遅延させる。遅延回路５０、５１、５２、５３、…、５ｍは、勿論それぞれ独立して遅延時間を設定することができる。
【００２１】
遅延回路４０、４１、４２、４３、…、４ｍと遅延回路５０、５１、５２、５３、…、５ｍは、図２に示すように構成されている。図２は代表して遅延回路５０を図示する。遅延回路５０は図２に示したように、遅延セル５０１、５０２、５０３、…、５０（Ｎ−１）、５０（Ｎ−２）、５０Ｎと、マルチプレクサ５０ａと、を備えている。
【００２２】
遅延セル５０１、５０２、５０３、…、５０（Ｎ−１）、５０（Ｎ−２）、５０Ｎは、それぞれが同じ遅延値を持つ遅延セルであり、遅延セル５０１、遅延セル５０２、遅延セル５０３、…、遅延セル５０（Ｎ−１）、遅延セル５０（Ｎ−２）、遅延セル５０Ｎの順に直列に接続されている。また、遅延セル５０１、遅延セル５０２、遅延セル５０３、…、遅延セル５０（Ｎ−１）、遅延セル５０（Ｎ−２）、遅延セル５０Ｎは、それぞれの出力がマルチプレクサ５０ａに接続されている。そして、選択信号であるＳＥＬで選択することで、目的の遅延が付加した信号が選択できる。
【００２３】
例えば、遅延段数が０であればマルチプレクサ５０ａで入力端子０を選択、遅延段数が７であればマルチプレクサ５０ａで入力端子７を選択することになる。マルチプレクサ５０ａの選択信号ＳＥＬのビット数は、遅延信号が２種類なら１ｂｉｔ、遅延信号が３〜４種類なら２ｂｉｔ、遅延信号が５〜８種類なら３ｂｉｔ必要となる。選択信号ＳＥＬはレジスタなどの記憶回路にユーザが設定してもよいし、ＤＤＲメモリの遅延調整回路のようにキャリブレーションによる自動調整により設定されても良いが、本実施形態ではクロストーク試験の際にはユーザ設定により遅延調整を再設定できるものとする。
【００２４】
また、例えば、基準の遅延段数設定を４とした場合、遅延段数０は基準からマイナス方向に１セルの伝播遅延値×４の遅延値が、遅延段数７は基準からプラス方向に１セルの伝播遅延値×３の遅延値が設定できることになる。一般には１段あたり数十ピコ秒の遅延値となり、その幅で細かな設定を行い、スキューの調整をするが、本実施形態では特に用いないがキャリブレーションによる自動設定も行われる。
【００２５】
マルチプレクサ６０は、遅延回路４０の出力信号と遅延回路５０の出力信号とを選択する。選択端子ＳＥＬ０が０の場合は遅延回路４０の出力信号が選択され、選択端子ＳＥＬ０が１の場合は遅延回路５０の出力信号が選択される。マルチプレクサ６１は、遅延回路４１の出力信号と遅延回路５１の出力信号とを選択する。選択端子ＳＥＬ１が０の場合は遅延回路４１の出力信号が選択され、選択端子ＳＥＬ１が１の場合は遅延回路５１の出力信号が選択される。マルチプレクサ６２は、遅延回路４２の出力信号と遅延回路５２の出力信号とを選択する。選択端子ＳＥＬ２が０の場合は遅延回路４２の出力信号が選択され、選択端子ＳＥＬ２が１の場合は遅延回路５２の出力信号が選択される。マルチプレクサ６３は、遅延回路４３の出力信号と遅延回路５３の出力信号とを選択する。選択端子ＳＥＬ３が０の場合は遅延回路４３の出力信号が選択され、選択端子ＳＥＬ３が１の場合は遅延回路５３の出力信号が選択される。マルチプレクサ６ｍは、遅延回路４ｍの出力信号と遅延回路５ｍの出力信号とを選択する。選択端子ＳＥＬｍが０の場合は遅延回路４ｍの出力信号が選択され、選択端子ＳＥＬｍが１の場合は遅延回路５ｍの出力信号が選択される。
【００２６】
出力バッファ７０はマルチプレクサ６０が出力した信号を半導体装置１外部へ出力するための出力バッファであり、出力バッファ７０の出力信号がＤＡＴＡ０出力となる。出力バッファ７１はマルチプレクサ６１が出力した信号を半導体装置１外部へ出力するための出力バッファであり、出力バッファ７１の出力信号がＤＡＴＡ１出力となる。出力バッファ７２はマルチプレクサ６２が出力した信号を半導体装置１外部へ出力するための出力バッファであり、出力バッファ７２の出力信号がＤＡＴＡ２出力となる。出力バッファ７３はマルチプレクサ６３が出力した信号を半導体装置１外部へ出力するための出力バッファであり、出力バッファ７３の出力信号がＤＡＴＡ３出力となる。出力バッファ７ｍはマルチプレクサ６ｍが出力した信号を半導体装置１外部へ出力するための出力バッファであり、出力バッファ７ｍの出力信号がＤＡＴＡｍ出力となる。
【００２７】
つまり、論理回路２０、２１、２２、２３、…、２ｍから遅延回路４０、４１、４２、４３、…、４ｍを経由した出力信号と、信号発生回路３から遅延回路５０、５１、５２、５３、…、５ｍを経由した出力信号をマルチプレクサ６０、６１、６２、６３、…、６ｍでセレクト信号ＳＥＬｉ(ｉ＝０，１，２，…，ｍ；ｍはＤＡＴＡのバス幅)によって選択し、セレクト信号ＳＥＬｉが“０”であれば通常の論理回路からの信号を出力し、セレクト信号ＳＥＬｉが“１”であれば信号発生回路３からの信号を出力する構成となっている。
【００２８】
本実施形態では、例えば信号発生回路３からＤＡＴＡ出力の信号と同じ周波数のパルス信号を出力する。このパルス信号がアグレッサ（ａｇｇｒｅｓｓｏｒ；クロストークにおいて影響を与える側）として扱われる。そして、ＤＡＴＡ出力の中でヴィクティム（ｖｉｃｔｉｍ；クロストークにおいて影響を受ける側）を設定し、遅延設定を少しずつ変化させることで最悪条件を作り、動作させた結果の値を検証する。
【００２９】
次に、上述した構成の半導体装置１の動作時の信号波形の状態を説明する。
【００３０】
まず、図１のＤＡＴＡ０出力への出力信号と、ＤＡＴＡ１出力への出力信号と、ＤＡＴＡ３出力への出力信号をアグレッサとして設定する。つまりＤＡＴＡ０出力とＤＡＴＡ１出力とＤＡＴＡ３出力のマルチプレクサ６０、６１、６３のセレクト信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ３は“１”に設定する。ＤＡＴＡ２出力はヴィクティムとして、つまりＤＡＴＡ２出力のマルチプレクサ６２のセレクト信号ＳＥＬ２は“０”に設定する。ＤＡＴＡ２出力は通常の信号（論理回路２２の出力信号）が出力される。
【００３１】
図３の波形は信号発生回路３を発振器として利用した場合の波形で、上段の波形は遅延設定を基準点に設定したときのもので、中段の波形は上段の波形に対して遅延をマイナス側に設定したもの、下段の波形は上段の波形に対して遅延をプラス側に設定したものである。
【００３２】
信号発生回路３からの信号は、ＤＡＴＡ出力から出力される信号と同じ周波数のパルス信号を生成している。この信号発生器３からの信号はＤＡＴＡ０出力、ＤＡＴＡ１出力、ＤＡＴＡ３出力に対して送信され、ＤＡＴＡ２出力は論理回路２２の出力信号が出力されている。このときのＤＡＴＡ２出力の理想信号はＤＡＴＡ０出力、ＤＡＴＡ１出力、ＤＡＴＡ３出力に影響を受けない信号で、論理回路２２の出力信号の信号品質をそのまま保てることであるが、実際はクロストークにより、影響を受けるため、乱れた波形となり、その乱れた波形が出力されることになる。そのような波形となると、例えばメモリなどにデータ信号としてライトされる場合、受け側のメモリで信号によっては論理が変わったりすることになり、データとしてはフェイルする可能性がある。
【００３３】
図３に示した信号をＤＡＴＡ０出力、ＤＡＴＡ１出力、ＤＡＴＡ３出力に出力したときの、ＤＡＴＡ２出力に与えるクロストークの影響の例を図４〜図６に示す。
【００３４】
図４は基準遅延設定のパルス信号をアグレッサとして出力しており、アグレッサの立上り・立下りの影響を受け、出力信号にリンギングが発生している。
【００３５】
図５は信号発生回路３の信号の遅延をマイナス側に設定したもので、こちらも同じくアグレッサによりリンギングが発生する。
【００３６】
図６は信号発生回路３の信号の遅延をプラス側に設定したもので、アグレッサとヴィクティムの立上り・立下り時間が一致しているケースとなっている。両方が同時に立ち上がるときオーバーシュートが起こっている。
【００３７】
上述した構成では、信号発生回路３の信号とＤＡＴＡ出力の周波数が同期していることにより、スキュー調整は設定する側のユーザによるものである。ユーザはソフトウェアあるいはハードウェアにより、遅延設定値を少しずつ変化させていくことで最悪のクロストーク状態を作ることになる。
【００３８】
次に、本発明の信号発生回路３のパルス信号の周波数を、ＤＡＴＡ出力から出力される信号の周波数と別の周波数を設定した場合の波形を示す。
【００３９】
図７に非同期パルス信号の場合を示す。図７では、信号発生器３のパルス信号の周波数は２１０ＭＨｚでＤＡＴＡ０出力とＤＡＴＡ２出力に出力し、論理回路２１からの通常の信号の出力は２００ＭＨｚ周期でＤＡＴＡ１出力に出力している。つまり、ＤＡＴＡ０出力とＤＡＴＡ２出力がアグレッサで、ＤＡＴＡ１出力がヴィクティムとなっている。動作周波数が異なるため、同時に同じ論理でスィッチングした場合、お互いに異なる論理でスィッチングした場合などいろいろなクロストークによる影響を見ることができる。
【００４０】
図７のＡの波形部分は隣接するＤＡＴＡ０出力、ＤＡＴＡ２出力の立上りにより、ＤＡＴＡ１出力によりノイズが表れるが、ＤＡＴＡ１出力の立上りまでつながってしまい、波形が崩れるパターンである。Ｂの波形部分はＤＡＴＡ０出力とＤＡＴＡ２出力の立上りとＤＡＴＡ１出力の立下りがクロスすることで波形が崩れるパターンである。Ｃの部分はＤＡＴＡ０出力とＤＡＴＡ２出力の立上りがＤＡＴＡ１出力の立上り直前に現れ、波形が崩れている。Ｄの部分はＤＡＴＡ０出力とＤＡＴＡ２出力の立上りがＤＡＴＡ１出力の立上りと同時になり、オーバーシュートが発生しているパターンである。
【００４１】
次に、本実施形態におけるクロストーク確認テストフローを図８を参照して説明する。
【００４２】
まず、ステップＳ１０１において、検査対象の信号をヴィクティムとして対応する選択信号ＳＥＬｉが“０”になるように制御しステップＳ１０２に進む。制御はレジスタ設定や外部端子設定などを使用する。アグレッサは対応する選択信号ＳＥＬｉが“１”になるように制御する。制御は同じくレジスタ設定や外部端子設定などを使用する。
【００４３】
次に、ステップＳ１０２において、各信号の遅延値を設定しステップＳ１０３に進む。遅延値は同時スィッチングなら位相が合致するように調整する必要がある。クロストークで問題となるケースには、検査対象であるヴィクティムの信号が立上りもしくは立上りの途中で、他のアグレッサが全部同時に立上るもしくは立上り始める時となり、そのタイミングを送信端でオシロスコープによる波形確認で遅延調整を行う。即ち、本ステップで信号発生回路３を動作させている。
【００４４】
次に、ステップＳ１０３において、論理回路２０、２１、２２、２３、…、２ｍのうちヴィクティムに設定した出力端に対応する回路からのデータ転送を行いステップＳ１０４に進む。
【００４５】
次に、ステップＳ１０４において、ステップＳ１０３で転送されたデータの信号が、観測地点、例えばオシロスコープでの波形確認や、メモリであればデータの書き込みで、正しい論理として認識されるかを確認する。メモリであればデータを書き込んだ後リードしその値の正誤を確かめる。なお、アグレッサの信号は信号発生回路３からの信号のため、値の確認時はマスクする、つまり判定を行わないようにする必要がある。
【００４６】
なお、アグレッサ、ヴィクティムの対象はどのような組み合わせでも問題ない。例えば１６本のデータバスがあった場合、１本をヴィクティムとして、他の１５本をアグレッサとしてもかまわないし、奇数の番号のデータ信号をアグレッサ、偶数の番号のデータ信号をヴィクティムとしてもかまわない。
【００４７】
また、各遅延回路の調整やマルチプレクサの切り替えなどを行うコントローラ側に例えばプロセッサなど構造化処理を行える仕組みがある場合、図９に示すフローをとることもできる。図９のフローを説明する。
【００４８】
まず、ステップＳ２０１において、変数ｉ、ｊ、ｋの値をそれぞれリセット（“０”に設定）してステップＳ２０２に進む。
【００４９】
次に、ステップＳ２０２において、アグレッサ対象をＤＡＴＡｉ出力に設定し、ヴィクティムをそれ以外のＤＡＴＡ出力に設定してステップＳ２０３に進む。例えば、ステップＳ２０１から進んだ場合はＤＡＴＡ０出力がアグレッサで、ＤＡＴＡ１出力以降がヴィクティムとなる。
【００５０】
次に、ステップＳ２０３において、ヴィクティムの遅延を変数ｊの値に設定しステップＳ２０４に進む。つまり、最初は変数ｊ＝０なので図２の回路ではマルチプレクサ５０ａの入力のうち遅延セルを通過しない入力０が選択される。
【００５１】
次に、ステップＳ２０４において、アグレッサの遅延を変数ｋの値に設定しステップＳ２０５に進む。つまり、最初は変数ｋ＝０なので図２の回路ではマルチプレクサ５０ａの入力のうち遅延セルを通過しない入力０が選択される。
【００５２】
次に、ステップＳ２０５において、論理回路２０、２１、２２、２３、…、２ｍのうちヴィクティムに設定した回路からデータ転送を行いステップＳ２０６に進む。勿論信号発生回路３は本ステップ以前に動作開始させておく。
【００５３】
次に、ステップＳ２０６において、図８のフローと同じ要領で結果確認を行いステップＳ２０７に進む。
【００５４】
次に、ステップＳ２０７において、変数ｋが最大値か否かを判断し、最大値である場合（Ｙの場合）はステップＳ２０８に進み、そうでない場合（Ｎの場合）はステップＳ２１０に進む。
【００５５】
次に、ステップＳ２０８において、変数ｊが最大値か否かを判断し、最大値である場合（Ｙの場合）はステップＳ２０９に進み、そうでない場合（Ｎの場合）はステップＳ２１１に進む。
【００５６】
次に、ステップＳ２０９において、変数ｉが最大値か否かを判断し、最大値である場合（Ｙの場合）は終了し、そうでない場合（Ｎの場合）はステップＳ２１２に進む。
【００５７】
一方、ステップＳ２１０においては、変数ｋの値をインクリメント（＋１）してステップＳ２０４に戻る。
【００５８】
ステップＳ２１１においては、変数ｊの値をインクリメント（＋１）するとともに変数ｋの値をリセット（“０”に設定）してステップＳ２０３に戻る。
【００５９】
ステップＳ２１２においては、変数ｉの値をインクリメント（＋１）してステップＳ２０２に戻る。
【００６０】
つまり、図９に示したフローによって、遅延設定やアグレッサ、ヴィクティムの組み合わせをプログラムでのループによっていろいろなパターンについて実施可能となる。このため遅延設定を確認することなく色々なクロストークによる影響をみることができる。
【００６１】
本実施形態によれば、信号発生回路３と、遅延回路４０、４１、４２、４３、…、４ｍと、遅延回路５０、５１、５２、５３、…、５ｍと、出力バッファ７０、７１、７２、７３、…、７ｍそれぞれに対応して設けられ、遅延回路４０、４１、４２、４３、…、４ｍから出力された信号または遅延回路５０、５１、５２、５３、…、５ｍから出力された信号のいずれかを選択して対応する出力バッファ７０、７１、７２、７３、…、７ｍに出力する選択回路６０、６１、６２、６３、…、６ｍと、を備えているので、ノイズ耐性試験用の信号を信号発生回路により出力してクロストークの試験対象の信号に対して影響を与える側とすることができ、クロストークノイズを発生させることができる。また、対象の信号は選択回路６０、６１、６２、６３、…、６ｍによりどの組み合わせでも設定可能にすることで、バスのどの信号が最も危険かを判断したり、問題が発生しているか把握したりすることが、遅延回路４０、４１、４２、４３、…、４ｍと、遅延回路５０、５１、５２、５３、…、５ｍの設定により、さまざまな状態を作り出すことで検査することができる。
【００６２】
また、信号発生回路３が、論理回路２０、２１、２２、２３、…、２ｍから出力される信号の周波数と異なる周波数の信号を出力しているので、遅延設定によりさまざまな状態を作りだすことを、自動で作り出すことが可能になる。つまり、周波数の違いは最大公約数の確率として最悪の状態を作り出すことになる。
【００６３】
また、信号発生回路３が、論理回路２０、２１、２２、２３、…、２ｍから出力される信号の周波数と異なる周波数の信号を出力することは、半導体装置１内で、隣接している長配線の信号に対しても有効である。配線の一部に対してアグレッサとヴィクティムを設定し、アグレッサに対してパルスを供給し、受け先の回路によって結果を判定することで半導体装置１内で隣接している長配線の信号間のクロストークを確認することができる。
【００６４】
また、信号発生回路３を複数持ち、それぞれの信号発生回路３からの出力信号に対してアグレッサを設定しても良い。また何本かのグループで１種類などとしても良い。例えば１６本のバスがあったなら、４本ずつで１つの信号発生回路３に接続すれば、計４つを持つことになる。そして、各信号発生回路３の周波数を異なる周波数にしてもよい。例えばＤＡＴＡ０出力からＤＡＴＡ２出力の信号があり、ＤＡＴＡ１出力をヴィクティムとし１００ＭＨｚのデータ信号が出力される場合、アグレッサであるＤＡＴＡ０出力、ＤＡＴＡ２出力に関しては、ＤＡＴＡ０出力を１１０ＭＨｚ、ＤＡＴＡ２出力を１２０ＭＨｚと設定することにより、さらに最悪の条件を作り出すことが可能になる。
【００６５】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６６】
１          半導体装置
３          信号発生回路
２０、２１、２２、２３、２ｍ     論理回路
４０、４１、４２、４３、４ｍ     遅延回路（第一の遅延回路）
５０、５１、５２、５３、５ｍ     遅延回路（第二の遅延回路）
６０、６１、６２、６３、６ｍ     マルチプレクサ（選択回路）
７０、７１、７２、７３、７ｍ     出力バッファ
【先行技術文献】
【特許文献】
【００６７】
【特許文献１】特開２００７−２７３２８号公報
【図１】
0005493776.tif 000002
【図２】
0005493776.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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