(57)【特許請求の範囲】
【請求項１】
複数ビットで構成される救済アドレス情報の当該複数のビットの各情報を、少なくとも一つの第１の端子を介して外部から時系列的に供給される複数の第１の信号に基づきそれぞれ生成する救済アドレス生成回路と、
前記救済アドレス生成回路によって生成されたビット情報を有する救済アドレス情報をヒューズセットに書き込むプログラミング回路と、
複数の第３の端子と、を備え、
前記救済アドレス生成回路は、これら第３の端子に順次供給される複数の第３の信号と前記第１の信号とに応答して前記救済アドレス情報の前記複数のビット情報を生成し、
前記第３の信号は、前記複数の第１の信号の入力サイクルに連動して、アクティブレベルを示すビットの位置が変化することを特徴とする半導体装置。
【請求項２】
前記第３の信号は、アクティブレベルを示すビットが１つであり、前記複数の第１の信号の入力サイクルに連動して、アクティブレベルを示すビットの位置がシフトすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み装置であって、
前記複数の半導体装置ごとに前記救済アドレス情報を記憶する記憶部と、
前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第１の出力部と、
前記複数の半導体装置に対し、前記第１の出力部が前記救済アドレス情報のどのビットを現在供給しているかを示す複数のアドレスビット信号を、前記複数の半導体装置に対して共通に供給する第３の出力部と、を備えることを特徴とする救済アドレス情報書き込み装置。
【請求項４】
前記第３の出力部は、前記複数の半導体装置のアドレス端子群に共通接続されることを特徴とする請求項３に記載の救済アドレス情報書き込み装置。
【請求項５】
複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み方法であって、
前記複数の半導体装置ごとに前記救済アドレス情報を取得する第１のステップと、
前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第２のステップと、
前記複数の半導体装置に対し、前記救済アドレス情報のどのビットを現在供給しているかを示す複数のアドレスビット信号を、前記複数の半導体装置に対して共通に供給する第４のステップと、を備えることを特徴とする救済アドレス情報書き込み方法。
【請求項６】
複数のワード線と、複数のビット線と、それぞれ前記複数のワード線及び前記複数のビット線の対応するものに接続された複数のメモリセルと、複数の冗長メモリセルとを含むメモリセルアレイと、
第１のモードにおいては第１のデータ信号が供給され、第２の動作モードにおいては第１のアドレス信号が供給されるよう構成された第１の端子と、
不良のあるワード線の一つ及び不良のあるビット線の一つの少なくとも一方を特定するアドレス情報が書き込まれるよう構成された情報保持回路と、
前記第１の端子と前記情報保持回路との間に接続され、前記第２のモードにおいて活性化されて、前記不良のあるワード線の一つ及び前記不良のあるビット線の一つの少なくとも一方を特定する前記アドレス情報を前記情報保持回路が保持及び供給するよう、前記第１の端子に供給される前記第１のアドレス信号に応答して前記アドレス情報を前記情報保持回路に書き込む制御回路と、
前記第１のモードにおいてアクセスアドレスが供給されるよう構成されたアドレス端子と、
前記アドレス端子、前記情報保持回路及び前記メモリセルアレイに接続され、前記第１のモードにおいて活性化されて前記アクセスアドレスと前記アドレス情報とを比較し、前記アクセスアドレスが前記アドレス情報と不一致である場合には前記複数のメモリセルの少なくとも一つにアクセスし、前記アクセスアドレスが前記アドレス情報と一致する場合には前記複数のメモリセルの代わりに前記複数の冗長メモリセルの少なくとも一つにアクセスするアクセス回路と、を備え、
前記第１の動作モードにおいて前記第１の端子に供給される前記第１のデータ信号は、前記アクセスアドレスが前記アドレス情報と不一致である場合には前記複数のメモリセルの少なくとも一つに入力又は出力され、前記アクセスアドレスが前記アドレス情報と一致する場合には前記複数のメモリセルの代わりに前記複数のメモリセルの少なくとも一つに入力又は出力される、装置。
【請求項７】
前記第１のアドレス信号は複数のビットを含み、前記第１のアドレス信号の前記複数のビットが前記第１の端子にシリアルに供給される、請求項６の装置。
【請求項８】
第２の端子をさらに備え、
前記情報保持回路は複数の保持領域を含み、
前記制御回路は、前記第２の端子に供給される信号に応答して、前記複数の保持領域の１又はそれ以上を選択するよう構成されている、請求項７の装置。
【請求項９】
前記第２の端子は、前記第１のモードにおいては第２のデータ信号が供給され、前記第２のモードにおいては第２のアドレス信号が供給されるよう構成され、
前記制御回路は、前記第２の端子に供給される前記第２のアドレス信号に応答して、前記複数の保持領域の１又はそれ以上を選択する、請求項８の装置。
【請求項１０】
前記第２のアドレス信号は複数のビットを含み、前記第２のアドレス信号の前記複数のビットが前記第２の端子にシリアルに供給される、請求項９の装置。
【請求項１１】
前記複数の保持領域は、前記アドレス情報が電気的に書き込まれるヒューズ回路をそれぞれ含む、請求項８の装置。
【請求項１２】
複数ビットの組み合わせからなるヒューズアドレス情報によって１つが特定される複数のヒューズセットを含む半導体装置のための救済アドレス情報であって、データリードライト動作に供される複数のアクセスアドレスの中の前記リードライト動作が禁止された不良アドレスを特定する複数ビットからなる救済アドレス情報を取得し、
前記救済アドレス情報の前記複数ビットを前記半導体装置にシリアルに供給し、
前記ヒューズアドレス情報の前記複数ビットを前記半導体装置にシリアルに供給する、方法。
【請求項１３】
前記救済アドレス情報の供給と前記ヒューズアドレス情報の供給は、少なくとも一部において互いに同期して実行される、請求項１２の方法。
【請求項１４】
データが入力され或いは出力される少なくとも一つのデータ端子を含む半導体装置のための救済アドレス情報であって、データリードライト動作に供される複数のアクセスアドレスの中の前記リードライト動作が禁止された不良アドレスを特定する複数ビットからなる救済アドレス情報を取得し、
前記データ端子を用いて、前記救済アドレス情報の前記複数ビットを前記半導体装置に供給する、方法。
【請求項１５】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の対応する交点にそれぞれ配置された複数のメモリセルと、少なくとも一つの冗長ワード線と、少なくとも一つの冗長ビット線と、対応する前記冗長ワード線及び対応する前記冗長ビット線にそれぞれ接続された複数の冗長メモリセルとを含むメモリセルアレイと、
外部からシリアルな一連の第１の信号が供給される第１の端子と、
前記複数のワード線の一つ及び前記複数のビット線の一つの少なくとも一方を指定する複数ビットからなるアドレス情報がパラレルに供給される第２の端子群と、
前記第１の端子に接続され、前記一連の第１の信号に応答して、前記第１の信号にそれぞれ対応する複数ビットからなり、不良のあるワード線の一つ及び不良のあるビット線の一つの少なくとも一方を特定する救済アドレスを生成する救済アドレス生成回路と、
ヒューズセットと、
不良のあるワード線の一つ及び不良のあるビット線の一つの少なくとも前記一方を特定する前記救済アドレスを前記ヒューズセットが保持及び供給するよう、前記救済アドレスを前記ヒューズセットに書き込むプログラム回路と、
前記第２の端子群から前記アドレス情報を受け、前記ヒューズセットから前記救済アドレスを受け、前記アドレス情報が前記救済アドレスと一致するかを判定し、前記アドレス情報が前記救済アドレスと一致した場合に、前記複数のワード線の一つ及び前記複数のビット線の一つの少なくとも一方の代わりに前記冗長ワード線及び前記冗長ビット線の少なくとも一方を選択する回路ユニットと、
前記メモリセルアレイに接続され、前記メモリセルアレイから読み出されたデータ信号を受け、前記データ信号を前記第１の端子に供給するデータ回路と、を備え、
前記第２の端子群は、前記第１の端子とは別に設けられている、半導体装置。
【請求項１６】
前記第１の端子は、データ読み出しモードにおいては前記データ信号を受け、救済アドレス設定モードにおいては前記一連の第１の信号を受ける、請求項１５の半導体装置。
【請求項１７】
それぞれ複数の通常メモリセルに接続された複数の通常ラインと、それぞれ複数の冗長メモリセルに接続された複数の冗長ラインとを含むメモリセルアレイと、
複数のヒューズセットと、
救済アドレス設定モードにおいて、複数の一連の第１の信号をシリアルに受けるよう構成された第１の端子と、
前記複数の一連の第１の信号にそれぞれ応答して、不良のある前記通常ラインの異なる一つをそれぞれ特定する複数の救済アドレスを生成する救済アドレス生成回路と、
前記救済アドレス設定モードにおいて、複数の一連の第２の信号をシリアルに受けるよう構成された第２の端子と、
前記複数の一連の第２の信号のそれぞれに応答して前記複数のヒューズセットの異なる一つを選択する選択回路と、
前記救済アドレス設定モードにおいて、前記ヒューズセットのそれぞれが不良のある前記通常ラインの異なる一つのアドレスを保持及び供給するよう、前記選択回路によって選択された前記複数のヒューズセットの異なる一つに前記救済アドレスのそれぞれをプログラムするプログラミング回路と、
データリードライト動作モードにおいて複数のアクセスアドレスを受け、前記複数のアクセスアドレスのそれぞれが前記複数のヒューズセットに保持された前記救済アドレスのいずれかと一致するかを検出し、前記複数の救済アドレスの１又はそれ以上に一致する前記複数のアクセスアドレスの１又はそれ以上が供給された場合、１又はそれ以上の不良のある前記通常ラインの代わりに１又はそれ以上の前記冗長ラインを活性化させ、１又はそれ以上の前記通常メモリセルの代わりに１又はそれ以上の前記冗長メモリセルに対してそれぞれデータのリード又はライトを行い、前記複数の救済アドレスの１又はそれ以上と一致しない前記複数のアクセスアドレスの１又はそれ以上が供給された場合、不良のある前記通常ライン以外の１又はそれ以上の前記通常ラインを活性化させ、１又はそれ以上の前記通常メモリセルに対してそれぞれデータのリード又はライトを行うよう構成されたアクセス制御回路と、を備える半導体装置。
【請求項１８】
前記データリードライト動作モードにおいて、前記アクセスアドレスをそれぞれ受けるよう構成された第３の端子群をさらに備える、請求項１７の半導体装置。
【請求項１９】
前記第１の端子、前記第２の端子及び前記第３の端子群は、互いに独立して設けられており、前記第１及び第２の端子はそれぞれ、前記データリードライト動作モードにおいて前記通常メモリセル又は前記冗長メモリセルから読み出され或いは書き込まれるデータを受けるよう構成された、請求項１８の半導体装置。
【請求項２０】
前記複数の一連の第１の信号のそれぞれは、前記第２の端子にシリアルに供給される前記複数の一連の第２の信号のそれぞれに同期して、前記第１の端子にシリアルに供給される、請求項１７の半導体装置。
【請求項２１】
前記複数の通常ラインは複数の通常ワード線と複数の通常ビット線を含み、前記複数の冗長ラインは複数の冗長ワード線と複数の冗長ビット線を含み、前記複数のヒューズセットのそれぞれは、不良のある前記通常ワード線を示すワード救済アドレス及び不良のある前記通常ビット線を示すビット救済アドレスの一方を保持及び供給する、請求項１７の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、救済アドレス情報が書き込まれるヒューズセットを備えた半導体装置に関する。また、本発明は、このような半導体装置に対して救済アドレス情報を書き込むための救済アドレス情報書き込み装置及び救済アドレス情報の書き込み方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置には、正常に動作しない不良メモリセルを冗長メモリセルに置換することによって、当該アドレスを救済するアドレス救済回路が設けられていることが多い。不良メモリセルのアドレス、すなわち救済アドレス情報は、製造時に行われる動作試験において検出され、検出された救済アドレス情報はウェハ状態のまま当該半導体装置に書き込まれる。
【０００３】
救済アドレス情報を半導体装置に書き込む方法としては、レーザービームを照射することによってヒューズ素子を切断する方法が広く用いられている。しかしながら、この方法はレーザートリマーなどの装置が必要であるとともに、ウェハ上の多数の半導体装置に対して救済アドレス情報を同時に書き込むことができないため、書き込み動作に時間がかかるという問題があった。
【０００４】
これに対し、近年、アンチヒューズ素子と呼ばれる素子を用いて救済アドレス情報を記憶する方法が注目されている（特許文献１参照）。初期状態におけるアンチヒューズ素子は絶縁状態であり、高電圧の印加によって絶縁破壊させると導通状態に遷移する。導通状態に遷移したアンチヒューズ素子は絶縁状態に戻すことができず、このため通常のヒューズ素子と同様、不揮発的且つ不可逆的な情報の保持が可能となる。このように、アンチヒューズ素子への書き込みは電気的に行われるため、ウェハ上の多数の半導体装置に対して、救済アドレス情報を並列に書き込むことが可能となる。
【０００５】
図８は、ウェハ上の多数の半導体装置に対して救済アドレス情報を並列に書き込む方法を説明するためのフローチャートである。
【０００６】
まず、書き込み対象となる半導体装置に対してテストコマンドを共通に発行することにより、これら半導体装置をテストモードにエントリさせる（ステップＳ１）。次に、救済アドレス情報書き込み装置（テスタ）内のアドレスカウンタをリセットした後（ステップＳ２）、当該アドレス情報が救済アドレス情報に該当するか否かを半導体装置ごとに判定する（ステップＳ３）。その結果、救済アドレス情報に該当する半導体装置（ステップＳ３：ＹＥＳ）に対しては、イネーブル信号を供給することにより当該救済アドレス情報の書き込みを指示する（ステップＳ４）。これに対し、救済アドレス情報に該当しない半導体装置（ステップＳ３：ＮＯ）に対してはイネーブル信号が供給されず、その結果、当該救済アドレス情報が書き込まれることはない。これにより、当該救済アドレス情報を複数の半導体装置に対して選択的に書き込むことができる。
【０００７】
上記の動作は、アドレスカウンタの値をインクリメントすることによって繰り返し行われる（ステップＳ３〜Ｓ６）。このような動作は、アドレスカウンタの値が最大値を示すまで行われ、最終的にアドレスカウンタの値が最大値を示した場合に（ステップＳ５：ＹＥＳ）、一連の書き込み処理が完了する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３０３３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図８に示す方法では、全アドレス空間に対して上記の処理を行う必要があることから、一連の書き込み処理が完了するまでに比較的長い時間がかかるという問題があった。具体的な数字を挙げて説明すると、アドレス空間が８ｋ（＝８１９２）アドレスあり、１アドレスの処理に必要な時間が７０ｍｓである場合には、一連の書き込み処理に約１０分の時間が必要となる。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、複数ビットで構成される救済アドレス情報の当該複数のビットの各情報を、少なくとも一つの第１の端子を介して外部から時系列的に供給される複数の第１の信号に基づきそれぞれ生成する救済アドレス生成回路と、前記救済アドレス生成回路によって生成されたビット情報を有する救済アドレス情報をヒューズセットに書き込むプログラミング回路と、を備えることを特徴とする。
【００１１】
また、本発明による救済アドレス情報書き込み装置は、複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み装置であって、前記複数の半導体装置ごとに前記救済アドレス情報を記憶する記憶部と、前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第１の出力部と、を備えることを特徴とする。
【００１２】
また、本発明による救済アドレス情報書き込み方法は、複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み方法であって、前記複数の半導体装置ごとに前記救済アドレス情報を取得する第１のステップと、前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第２のステップと、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、救済アドレス情報が時系列的に供給されることから、救済アドレス情報のビット数と同数の端子を用いる必要がない。これにより、複数の半導体装置に対して個々に接続される端子、例えばデータ入出力端子を用いて救済アドレス情報を供給することができることから、複数の半導体装置に対して異なる救済アドレス情報を同時に供給することが可能となる。したがって、複数の半導体装置に対して救済アドレス情報の書き込みを並列に行う場合であっても、一連の書き込み処理を短時間で完了させることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】第１の実施形態によるアンチヒューズ制御回路１００の回路構成を示すブロック図である。
【図３】アンチヒューズ制御回路１００の動作を説明するためのタイミング図である。
【図４】複数の半導体装置が形成されたウェハと、これら半導体装置に対して救済アドレス情報の書き込み処理を並列に行うためのプローブカードの構成を示す模式図である。
【図５】救済アドレス情報書き込み装置と複数の半導体装置（ＤＵＴ）との接続関係を示すブロック図である。
【図６】第２の実施形態によるアンチヒューズ制御回路２００の回路構成を示すブロック図である。
【図７】アンチヒューズ制御回路２００の動作を説明するためのタイミング図である。
【図８】従来の救済アドレス情報の書き込み方法を説明するためのフローチャートである。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１７】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１、コマンド端子群１２、アドレス端子群１３及びデータ入出力端子群１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００１８】
クロック端子１１は、外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、クロック生成回路２１に供給される。クロック生成回路２１は、外部クロック信号ＣＫに基づいて内部クロック信号ＩＣＬＫを生成し、これをアンチヒューズ制御回路１００，２００などの各種内部回路に供給する。詳細については後述するが、アンチヒューズ制御回路１００，２００はウェハ状態においてアンチヒューズ素子に救済アドレス情報を書き込むための制御回路である。
【００１９】
コマンド端子群１２は、各種の外部コマンド信号ＣＭＤが供給される端子群である。コマンド端子群１２に供給された外部コマンドＣＭＤはコマンドデコーダ２２に入力され、コマンドデコーダ２２によって各種内部コマンド信号が生成される。内部コマンド信号としては、救済アドレス情報の入力動作を開始するための救済アドレス設定コマンドＴＭＲＳ、アンチヒューズ素子の絶縁破壊を開始する書き込み開始コマンドＣＯＮＳＴ、アンチヒューズ素子の絶縁破壊を終了する書き込み終了コマンドＣＯＮＥＤが少なくとも含まれる。このうち、救済アドレス設定コマンドＴＭＲＳについては少なくともデータ入出力回路６０に供給され、書き込み開始コマンドＣＯＮＳＴ及び書き込み終了コマンドＣＯＮＥＤについては少なくともアンチヒューズ制御回路１００，２００に供給される。
【００２０】
アドレス端子群１３は、アドレスビットＡ０〜Ａ１２からなるアドレス信号ＡＤＤが供給される端子群であり、供給されたアドレス信号ＡＤＤは、アドレスラッチ回路２３に供給される。アドレスラッチ回路２３にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについてはロウ系救済回路３０に供給され、カラムアドレスＹＡについてはカラム系救済回路４０に供給される。
【００２１】
ロウ系救済回路３０には、複数のヒューズセットＸＳＥＴ１〜ＸＳＥＴｍが含まれている。各ヒューズセットＸＳＥＴ１〜ＸＳＥＴｍには複数のアンチヒューズ素子が含まれており、これによって不良ワード線に対応するロウアドレス（救済アドレス情報）を記憶する。そして、アドレスラッチ回路２３から供給されたロウアドレスＸＡがヒューズセットＸＳＥＴ１〜ＸＳＥＴｍに保持されているいずれかの救済アドレス情報と一致した場合には、置換されたロウアドレスをロウデコーダ５１に供給する。これにより、不良ワード線ではなく冗長ワード線に対して代替アクセスが行われる。一方、アドレスラッチ回路２３から供給されたロウアドレスＸＡがヒューズセットＸＳＥＴ１〜ＸＳＥＴｍに保持されているいずれの救済アドレス情報とも一致しない場合には、当該ロウアドレスＸＡがそのままロウデコーダ５１に供給される。
【００２２】
同様に、カラム系救済回路４０には、複数のヒューズセットＹＳＥＴ１〜ＹＳＥＴｎが含まれている。各ヒューズセットＹＳＥＴ１〜ＹＳＥＴｎには複数のアンチヒューズ素子が含まれており、これによって不良ビット線に対応するカラムアドレス（救済アドレス情報）を記憶する。そして、アドレスラッチ回路２３から供給されたカラムアドレスＹＡがヒューズセットＹＳＥＴ１〜ＹＳＥＴｎに保持されているいずれかの救済アドレス情報と一致した場合には、置換されたカラムアドレスをカラムデコーダ５２に供給する。これにより、不良ビット線ではなく冗長ビット線に対して代替アクセスが行われる。一方、アドレスラッチ回路２３から供給されたカラムアドレスＹＡがヒューズセットＹＳＥＴ１〜ＹＳＥＴｎに保持されているいずれの救済アドレス情報とも一致しない場合には、当該カラムアドレスＹＡがそのままカラムデコーダ５２に供給される。
【００２３】
ロウデコーダ５１は、メモリセルアレイ５０に含まれるいずれかのワード線（又は冗長ワード線）ＷＬを選択する回路である。メモリセルアレイ５０内においては、複数のワード線（又は冗長ワード線）ＷＬと複数のビット線（又は冗長ビット線）ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線（又は冗長ビット線）ＢＬは、センス回路５３内の対応するセンスアンプＳＡに接続されている。
【００２４】
カラムデコーダ５２は、センス回路５３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ５２によって選択されたセンスアンプＳＡは、データ入出力回路６０に接続される。データ入出力回路６０はデータ入出力端子群１４に接続されている。
【００２５】
データ入出力端子群１４は、データビットＤＱ０〜ＤＱ１５からなるデータＤＱが入出力される端子群である。つまり、リード動作時においては、センス回路５３及びデータ入出力回路６０を介してメモリセルアレイ５０から読み出されたリードデータがデータ入出力端子群１４から出力される。一方、ライト動作時においては、データ入出力端子群１４に入力されたライトデータがデータ入出力回路６０及びセンス回路５３を介してメモリセルアレイ５０に書き込まれる。これらデータ入出力回路６０の動作は、内部クロック信号ＩＣＬＫに同期して行われる。
【００２６】
また、データ入出力回路６０には、コマンドデコーダ２２から救済アドレス設定コマンドＴＭＲＳが供給されている。データ入出力回路６０は、救済アドレス設定コマンドＴＭＲＳが活性化すると、データ入出力端子群１４を介して入力されるデータビットＤＱ２，ＤＱ３をアンチヒューズ制御回路１００，２００に供給する。図１に示すように、アンチヒューズ制御回路１００，２００には、救済アドレス生成回路１１０、プログラミング回路１２０及びヒューズセット選択回路１３０が含まれている。
【００２７】
以上が本実施形態による半導体装置１０の全体構成である。
【００２８】
図２は、第１の実施形態によるアンチヒューズ制御回路１００の回路構成を示すブロック図である。上述の通り、アンチヒューズ制御回路１００は、救済アドレス生成回路１１０、プログラミング回路１２０及びヒューズセット選択回路１３０を含む。
【００２９】
図２に示すように、救済アドレス生成回路１１０は、ＡＮＤゲート群１１１と、ＡＮＤゲート群１１１の出力をラッチするラッチ回路１１２を有している。ＡＮＤゲート群１１１の一方の入力端には、アドレスビットＡ０〜Ａ１２及びイネーブルビットＥＮがそれぞれ入力され、他方の入力端にはビット信号Ｂが共通に入力される。
【００３０】
図２に示すように、ＡＮＤゲート群１１１に入力されるアドレスビットＡ１〜Ａ１２は、アドレス端子群１３に含まれる対応する端子からそれぞれ供給される。これに対し、ＡＮＤゲート群１１１に入力されるアドレスビットＡ０及びイネーブルビットＥＮについては、いずれもアドレス端子群１３に含まれるアドレスビットＡ０に対応する端子から供給され、シフタ１１３によるシリアルパラレル変換によって分離される。シフタ１１３は、内部クロック信号ＩＣＬＫに基づき、シリアルに入力されるアドレスビットＡ０をシフトすることにより、シリアルパラレル変換を行う回路である。尚、イネーブルビットＥＮの入力方法がこれに限られるものではなく、他の方法、アドレス端子群以外の端子から別途入力する方法であっても構わない。もちろん、イネーブルビットＥＮを必要としない回路構成であれば、これを省略することも可能である。
【００３１】
ビット信号Ｂは、データビットＤＱ２と内部クロック信号ＩＣＬＫとの論理積をとるＡＮＤゲート１１４によって生成される。データビットＤＱ２は、データ入出力端子群１４の対応する端子から入力される信号であり、救済アドレス設定コマンドＴＭＲＳが活性化した場合にデータ入出力回路６０から供給される。
【００３２】
ラッチ回路１１２は、ＡＮＤゲート群１１１の出力をそれぞれラッチする複数のＳＲラッチ回路によって構成されている。これらＳＲラッチ回路は、書き込み終了コマンドＣＯＮＥＤによって全てリセットされ、対応するアドレスビットＡ０〜Ａ１２又はイネーブルビットＥＮの活性化（ハイレベル）によってそれぞれセットされる。したがって、一旦ＳＲラッチ回路がセットされると、その後、書き込み終了コマンドＣＯＮＥＤが活性化するまでリセットされない。
【００３３】
以上の構成により、救済アドレス設定コマンドＴＭＲＳが発行された後、データビットＤＱ２がハイレベルに活性化されているタイミングで、アドレスビットＡ０〜Ａ１２及びイネーブルビットＥＮがハイレベルになると、対応するＳＲラッチ回路がセットされる。これにより、ラッチ回路１１２に救済アドレス情報が一時的にラッチされる。但し、本実施形態においては、複数のアドレスビットＡ０〜Ａ１２及びイネーブルビットＥＮが同時に活性化することはなく、１ビットずつ順に活性化される。つまり、アドレスビットＡ０〜Ａ１２及びイネーブルビットＥＮのうち、アクティブレベルを示すビットは１つであり、アクティブレベルを示すビットの位置がシフトする。これは以下に詳述するように、ラッチ回路１１２への救済アドレス情報の設定が複数の半導体装置に対して並列に行われるからである。したがって、データビットＤＱ２についても、アドレスビットＡ０〜Ａ１２及びイネーブルビットＥＮと同数、つまり１４ビット必要であり、１４回に分けてシリアルに入力される。
【００３４】
ラッチ回路１１２に一時的にラッチされた救済アドレス情報は、プログラミング回路１２０に供給される。プログラミング回路１２０は、コマンドデコーダ２２より供給される書き込み開始コマンドＣＯＮＳＴの活性化に応答して、供給された救済アドレス情報をいずれかのヒューズセットＸＳＥＴ１〜ＸＳＥＴｍ、ＹＳＥＴ１〜ＹＳＥＴｎにプログラミングする。いずれのヒューズセットＸＳＥＴ１〜ＸＳＥＴｍ、ＹＳＥＴ１〜ＹＳＥＴｎにプログラミングするかは、ヒューズセット選択回路１３０によって指定される。かかるプログラミング動作は、コマンドデコーダ２２より供給される書き込み終了コマンドＣＯＮＥＮの活性化に応答して終了する。
【００３５】
特に限定されるものではないが、ヒューズセットへのプログラミングは１ビットずつ行うことが好ましい。これは、プログラミング動作についても複数の半導体装置によって並列に行われるため、救済アドレス情報の全ビットを同時にプログラミングしようとするとテスタ（救済アドレス情報書き込み装置）の電流供給能力を超えてしまうおそれがあるからである。本実施形態では、救済アドレス情報が１４ビット構成であることから、１４回に分けてプログラミングが行われる。一例として、１ビットのプログラミングに要する時間が５ｍｓであるとすると、１つの救済アドレス情報をプログラミングするのに要する時間は７０ｍｓとなる。
【００３６】
ヒューズセット選択回路１３０は、シリアルパラレル変換回路１４０によってパラレル変換されたデータビットＤＱ３に基づき、ヒューズセットの選択を行う。シリアルパラレル変換回路１４０は、シリアルに入力されるデータビットＤＱ３を内部クロック信号ＩＣＬＫに同期して次々にラッチし、これによってシリアルパラレル変換を行う回路である。データビットＤＱ３は、データ入出力端子群１４の対応する端子から入力される信号であり、救済アドレス設定コマンドＴＭＲＳが活性化した場合にデータ入出力回路６０から供給される。
【００３７】
ヒューズセットの数については半導体装置によって異なるが、ロウ系救済回路３０に含まれるヒューズセットとカラム系救済回路４０に含まれるヒューズセットの合計で、約１２００セット程度設けられることが多い。この場合、ヒューズセットの選択に必要なデータビットＤＱ３のビット数は１１ビットであり、３ビットのバンクアドレスを付加した場合であっても、１４ビットで特定可能である。このように、データビットＤＱ２に必要なビット数とデータビットＤＱ３に必要なビット数がほぼ一致していることから、これらを同時に受け付けることが可能である。
【００３８】
図３は、アンチヒューズ制御回路１００の動作を説明するためのタイミング図である。
【００３９】
図３に示すように、救済アドレス設定コマンドＴＭＲＳが発行された後、アドレスビットＡ０〜Ａ１２をこの順に順次ハイレベルとする。アドレスビットの入力サイクルは基本的に１クロックサイクルであるが、アドレスビットＡ０については２クロックサイクルに亘ってアクティブレベル（ハイレベル）が維持される。これは、図２に示したシフタ１１３によるシリアルパラレル変換によって、イネーブルビットＥＮとアドレスビットＡ０を生成する必要があるからである。したがって、実際にはアドレスビットＡ０を含め、全てのアドレスビットの入力サイクルを１クロックサイクルと考えることができる。
【００４０】
そして、アドレスビットの入力に連動して、データビットＤＱ２，ＤＱ３がシリアルに入力される。このうち、データビットＤＱ２は、書き込むべき救済アドレス情報のビットのうち、現在活性化しているアドレスビットに対応するビットの論理値が１であるか０であるかを示す信号として用いられる。具体的には、現在活性化しているアドレスビットに対応するビットの論理値が１であればデータビットＤＱ２をハイレベルとし、現在活性化しているアドレスビットに対応するビットの論理値が０であればデータビットＤＱ２をローレベルとする。したがって、データビットＤＱ２とアドレスビットＡ０〜Ａ１２の活性化タイミングは必ず同期している必要がある。
【００４１】
これに対し、データビットＤＱ３は、救済アドレス情報を書き込むべきヒューズセットを指定する信号であることから、必ずしもアドレスビットＡ０〜Ａ１２の活性化タイミングと同期している必要はないが、本実施形態ではこれらを同期させている。これにより、救済アドレス情報の入力とヒューズセットの指定を同時に行われるため、入力に必要な時間が短縮される。尚、データビットＤＱ３のビット数はヒューズセットの総数に依存することから、必ずしも全ビットをデータビットＤＱ２と同時に入力する必要はない。
【００４２】
そして、救済アドレス情報の入力及びヒューズセットの指定が完了した後、書き込み開始コマンドＣＯＮＳＴが発行される。これにより、ラッチ回路１１２に入力された救済アドレス情報が指定されたヒューズセットに書き込まれる。書き込み動作は、アンチヒューズ素子ＡＦを絶縁破壊することにより行う。例えば、絶縁破壊されたアンチヒューズ素子については論理レベル＝１を割り当て、絶縁破壊されていないアンチヒューズ素子については論理レベル＝０を割り当てることにより、救済アドレス情報を不揮発的且つ不可逆的に記憶することが可能となる。上述の通り、ヒューズセットへのプログラミングは１ビットずつ行われる。
【００４３】
そして、指定されたヒューズセットへの書き込み動作が完了するタイミングにて書き込み終了コマンドＣＯＮＥＮが発行される。これにより、これにより当該アドレスの書き込み動作が完了する。その後は、上記の動作を繰り返すことにより、全ての救済アドレス情報がそれぞれヒューズセットに書き込まれることになる。
【００４４】
このように、本実施形態によれば、アドレスビットＡ０〜Ａ１２のアクティブレベルをシフトさせながら、データビットＤＱ２を用いて救済アドレス情報の当該ビットの論理レベルを指定していることから、図３に示す処理を最大でもヒューズセットの総数分だけ繰り返せば、一連の救済アドレス情報の書き込み処理が完了する。つまり、従来の半導体装置のように全アドレス空間に亘ってスキャンする必要がないことから、一連の救済アドレス情報の書き込み処理に要する時間を短縮することが可能となる。具体的には、上記の通り、１つの救済アドレス情報をプログラミングするのに要する時間を７０ｍｓとし、ヒューズセットの総数が１２００セットであるとすると、一連の処理に要する時間は８４秒となり、処理時間を従来よりも大幅に短縮することが可能となる。
【００４５】
次に、複数の半導体装置に対して救済アドレス情報の書き込み処理を並列に行う方法について具体的に説明する。
【００４６】
図４は、複数の半導体装置が形成されたウェハと、これら半導体装置に対して救済アドレス情報の書き込み処理を並列に行うためのプローブカードの構成を示す模式図である。
【００４７】
図４に示すように、ウェハ４００には複数の半導体装置１０がマトリクス状に形成されており、このうち、ｊ×ｋ個の半導体装置に対して並列に救済アドレス情報の書き込み処理が行われる。並列に処理されるｊ×ｋ個の半導体装置は、いわゆるＤＵＴ（Device Under Test）と呼ばれる。ＤＵＴの数は、テスタに設けられたプローブカード４０１の構成に依存し、例えば２００個程度の半導体装置が並列に処理される。
【００４８】
プローブカード４０１は、処理対象となる半導体装置１０に設けられた各端子と接触するための多数のプローブを有しているが、図４に示すように、外部クロック信号ＣＫを供給するためのプローブ４０１ａと、コマンド信号ＣＭＤを供給するためのプローブ４０１ｂと、アドレス信号ＡＤＤを供給するためのプローブ４０１ｃは、それぞれチップ間で共通接続される。つまり、共通の外部クロック信号ＣＫ、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤがこれら半導体装置１０に与えられる。これに対し、データＤＱを授受するためのプローブ４０１ｄについては共通接続されず、チップごとに個別接続される。これにより、上述したデータビットＤＱ２，ＤＱ３については、半導体装置ごとに個別の値を供給することができる。
【００４９】
図５は、救済アドレス情報書き込み装置と複数の半導体装置（ＤＵＴ）との接続関係を示すブロック図である。
【００５０】
図５に示すように、救済アドレス情報書き込み装置３００には、複数の半導体装置１０ごとに救済アドレス情報を記憶する記憶部３１０と、各半導体装置１０に各種信号を供給するための出力部３２０とを含んでいる。出力部３２０は、データビットＤＱ２を各半導体装置１０に個別に供給する出力部３２１と、データビットＤＱ３を各半導体装置１０に個別に供給する出力部３２２と、アドレスビットＡ０〜Ａ１２を複数の半導体装置１０に共通に供給する出力部３２３とを含んでいる。これら出力部３２１〜３２３は、記憶部３１０を参照することにより、複数の半導体装置１０ごとに救済アドレス情報を取得し、これに基づいて対応するデータを複数の半導体装置１０に出力する。
【００５１】
このような構成を有する救済アドレス情報書き込み装置３００を用いれば、アドレスビットＡ０〜Ａ１２を複数の半導体装置１０に共通に供給しつつ、データビットＤＱ２，ＤＱ３を各半導体装置１０に個別に供給することができる。これにより、半導体装置１０ごとに異なる救済アドレス情報を異なるヒューズセットに書き込むことが可能となる。具体的に書き込み方法については、図３などを用いて説明したとおりである。
【００５２】
このように、本実施形態によれば、異なる救済アドレス情報を異なるヒューズセットに書き込むという処理を、複数の半導体装置１０に対して並列に実行することが可能である。
【００５３】
図６は、第２の実施形態によるアンチヒューズ制御回路２００の回路構成を示すブロック図である。
【００５４】
図６に示すように、本実施形態によるアンチヒューズ制御回路２００は、救済アドレス生成回路１１０がシフトレジスタ２１０によって構成されている。その他の点については、図３に示したアンチヒューズ制御回路１００と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。シフトレジスタ２１０は、データビットＤＱ２を順次シフトする回路であり、シフト動作は内部クロック信号ＩＣＬＫに同期して行われる。本実施形態では、アドレスビットＡ０〜Ａ１２の入力は不要である。このため、少なくとも救済アドレス情報の書き込み処理に際しては、アドレス信号ＡＤＤを供給するためのプローブ４０１ｃは必要ない。
【００５５】
図７は、アンチヒューズ制御回路２００の動作を説明するためのタイミング図である。
【００５６】
図７に示すように、救済アドレス設定コマンドＴＭＲＳが活性化した後、データビットＤＱ２をシリアルに入力する。本例では、最初に入力されるデータビットＤＱ２がアドレスビットＡ１２に対応しており、その後、Ａ１１，Ａ１０・・・の順に対応し、最後に入力されるデータビットＤＱ２がイネーブルビットＥＮに対応する。データビットＤＱ３の入力に関しては、第１の実施形態によるアンチヒューズ制御回路１００と同じである。
【００５７】
このようにしてデータビットＤＱ２をシリアルに入力すると、図６に示したシフトレジスタ２１０に救済アドレス情報が書き込まれた状態となる。この状態で、書き込み開始コマンドＣＯＮＳＴを活性化させれば、シフトレジスタ２１０に設定された救済アドレス情報が指定されたヒューズセットに書き込まれる。そして、書き込み終了コマンドＣＯＮＥＮが活性化すれば、当該アドレスの書き込み動作が完了する。その後は、上記の動作を繰り返すことにより、全ての救済アドレス情報がそれぞれヒューズセットに書き込まれることになる。
【００５８】
このように、本実施形態によれば、シリアルに入力されるデータビットＤＱ２をシフトレジスタ２１０によってシリアルパラレル変換していることから、アドレスビットＡ０〜Ａ１２の入力が不要となる。これにより、回路構成を簡素化することができるとともに、少なくとも救済アドレス情報の書き込み処理に際してプローブ４０１ｃが必要なくなる。
【００５９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６０】
例えば、上記実施形態では、本発明をＳＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。したがって、他の種類の半導体メモリに適用しても構わないし、ロジック系の半導体装置に適用しても構わない。
【００６１】
また、ヒューズセットに含まれるヒューズ素子がアンチヒューズ素子に限定されることはなく、電気的に書き込み可能な素子であれば、他の種類の素子を用いても構わない。
【符号の説明】
【００６２】
１０      半導体装置
１１      クロック端子
１２      コマンド端子群
１３      アドレス端子群（第３の端子）
１４      データ入出力端子群（第１及び第２の端子）
２１      クロック生成回路
２２      コマンドデコーダ
２３      アドレスラッチ回路
３０      ロウ系救済回路
４０      カラム系救済回路
５０      メモリセルアレイ
５１      ロウデコーダ
５２      カラムデコーダ
５３      センス回路
６０      データ入出力回路
１００，２００    アンチヒューズ制御回路
１１０    救済アドレス生成回路
１１１    ＡＮＤゲート群
１１２    ラッチ回路
１１３    シフタ
１１４    ＡＮＤゲート
１２０    プログラミング回路
１３０    ヒューズセット選択回路
１４０    シリアルパラレル変換回路
２１０    シフトレジスタ
３００    救済アドレス情報書き込み装置
３１０    記憶部
３２０〜３２３    出力部
４００    ウェハ
４０１    プローブカード
４０１ａ〜４０１ｄ    プローブ
Ａ０〜Ａ１２    アドレスビット（第３の信号）
ＤＱ２    データビット（第１の信号）
ＤＱ３    データビット（第２の信号）
ＸＳＥＴ１〜ＸＳＥＴｍ，ＹＳＥＴ１〜ＹＳＥＴｎ    ヒューズセット
【図１】
0005528747.tif 000002
【図２】
0005528747.tif 000003
【図３】
0005528747.tif 000004
【図４】
0005528747.tif 000005
【図５】
0005528747.tif 000006
【図６】
0005528747.tif 000007
【図７】
0005528747.tif 000008
【図８】
0005528747.tif 000009