(57)【特許請求の範囲】
【請求項１】
第１ＬＳＩと第２ＬＳＩが積層された半導体装置であって、
前記第１ＬＳＩと前記第２ＬＳＩは、第１貫通電極により接続され、
前記第１ＬＳＩは、前記第１貫通電極に接続される第１送信回路と、前記第１送信回路を介して前記第１貫通電極に論理値”０”と論理値”１”の組み合わせであるテストパターンを送信する第１テスト回路とを有し、
前記第２ＬＳＩは、前記第１貫通電極に接続される第１受信回路と、前記第１ＬＳＩが送信するテストパターンと同じテストパターンを保持し、前記第１受信回路により受信したテストパターンと比較することにより、前記第１貫通電極が正しく接続されたかどうかをチェックする第２テスト回路とを有し、
前記半導体装置は、前記第１ＬＳＩと前記第２ＬＳＩを接続するための第２貫通電極を更に有し、
前記第２ＬＳＩは、前記第２貫通電極に接続された第２送信回路を更に有し、
前記第１ＬＳＩは、前記第２貫通電極に接続された第３送信回路及び第２受信回路を更に有し、
前記第１テスト回路は、前記テストパターンを前記第３送信回路を介して前記第２貫通電極に送信し、
前記第２テスト回路は、前記第１貫通電極のテスト結果を前記第２送信回路を介して前記第２貫通電極に出力し、
前記第１受信回路は、前記第２貫通電極に出力された前記第１貫通電極のテスト結果を受け取ることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記半導体装置は、前記第１及び第２ＬＳＩと積層され、前記第１及び第２貫通電極に接続される第３ＬＳＩを更に有し、
前記第３ＬＳＩは、前記第２貫通電極に接続された第３受信回路を有し、
前記第３受信回路は、前記第２貫通電極に出力された前記第１貫通電極のテスト結果を、前記第１受信回路と同期間に受け取ることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第３ＬＳＩは、前記第１貫通電極に接続された第４受信回路と、前記第２貫通電極に接続された第４送信回路と、前記第１ＬＳＩが保持するテストパターンと同じテストパターンを保持し、前記第４受信回路により受信したテストパターンと比較することにより、前記第１貫通電極が正しく接続されたかどうかをチェックし、前記第１貫通電極のテスト結果を前記第４送信回路を介して前記第２貫通電極に出力する第３テスト回路とを有し、
前記第４受信回路は、前記テストパターンを前記第１受信回路と同期間に受け取り、
前記第３テスト回路は、前記第１貫通電極のテスト結果を前記第２送信回路と同期間に前記第２貫通電極に出力するように前記第４送信回路を制御することを特徴とする半導体装置。
【請求項４】
請求項１において、
前記第２テスト回路は、前記第１貫通電極のテスト結果が前記テストパターンと一致している場合に、前記第２送信回路に第１電位を出力させ、前記第１貫通電極のテスト結果が前記テストパターンと不一致の場合に、前記第２送信回路に第２電位を出力させ、
前記第２送信回路は、前記第１電位を出力する第１スイッチ素子と、前記第２電位を出力する前記第１スイッチ素子より駆動力の大きい第２スイッチ素子を有することを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第２テスト回路は、前記第１貫通電極のテスト結果を前記第２貫通電極に出力する前に、前記第２貫通電極を第１電位にプリチャージした後、フローティングとするように前記第２送信回路を制御するとともに、前記第２貫通電極をフローティングとした後に、前記テスト結果が前記テストパターンと不一致だった場合に、第２電位を出力するように前記第２送信回路を制御することを特徴とする半導体装置。
【請求項６】
請求項１において、
前記半導体装置は、前記第１ＬＳＩと前記第２ＬＳＩを接続する第３貫通電極を更に具備し、
前記第１ＬＳＩは、第１機能ブロックを有し、
前記第１テスト回路は、前記第１貫通電極に前記テストパターンを送信するとともに、前記第２貫通電極にテストパターンを送信し、
前記第２テスト回路は、前記第１貫通電極に送信されたテストパターンを比較するとともに、前記第２貫通電極に送信されたテストパターンを比較することにより、前記第１貫通電極及び第２貫通電極のテストを行い、
前記第１機能ブロックは、前記第１貫通電極が正しく接続されている場合に、前記第１貫通電極に信号を出力する第１出力及び前記第２貫通電極に信号を出力する第２出力を有し、
前記第２テスト回路において、前記第１貫通電極のテスト結果が不一致、かつ、前記第２貫通電極のテスト結果が一致だった場合に、前記第１出力は、前記第２貫通電極に信号を出力し、前記第２出力は、前記第３貫通電極に信号を出力することを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１ＬＳＩは、前記第１出力の信号を前記第１貫通電極に出力するか、又は、前記第２貫通電極に出力するかを選択する１：２の第１選択回路と、前記第２出力の信号を前記第２貫通電極に出力するか、又は、前記第３貫通電極に出力するかを選択する１：２の第２選択回路とを更に有することを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第１及び第２ＬＳＩのそれぞれは、前記第１選択回路及び前記第２選択回路の選択情報を記憶する記憶部を更に有することを特徴とする半導体装置。
【請求項９】
第１ＬＳＩと第２ＬＳＩが積層された半導体装置であって、
前記第１ＬＳＩと前記第２ＬＳＩは、第１貫通電極により接続され、
前記第１ＬＳＩは、前記第１貫通電極に接続される第１送信回路と、前記第１送信回路を介して前記第１貫通電極に論理値”０”と論理値”１”の組み合わせであるテストパターンを送信する第１テスト回路とを有し、
前記第２ＬＳＩは、前記第１貫通電極に接続される第１受信回路と、前記第１ＬＳＩが送信するテストパターンと同じテストパターンを保持し、前記第１受信回路により受信したテストパターンと比較することにより、前記第１貫通電極が正しく接続されたかどうかをチェックする第２テスト回路とを有し、
前記第１ＬＳＩと前記第２ＬＳＩは、一つのパッケージ内に形成され、
前記半導体装置は、前記第１ＬＳＩと接続され、前記半導体装置の外部からの信号を受け取る基板を有し、
前記半導体装置は、前記第１ＬＳＩと前記第２ＬＳＩとの間を接続する第４貫通電極を更に具備し、
前記第１テスト回路は、前記第４貫通電極に、前記第２ＬＳＩに対するテスト設定情報を出力し、
前記第２テスト回路は、前記テスト設定情報を受け取った後、前記第１貫通電極を介して供給されるテストパターンと前記保持しているテストパターンとの比較動作を行うことを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第４貫通電極の前記第１ＬＳＩの表面と平行な方向の断面積は、前記第１貫通電極の前記第１ＬＳＩの表面と平行な方向の断面積より大きいことを特徴とする半導体装置。
【請求項１１】
請求項９において、
前記半導体装置は、前記第２ＬＳＩの上に積層される第３ＬＳＩと、前記第２ＬＳＩと前記第３ＬＳＩを接続する第５貫通電極と、前記第１、第２及び第３ＬＳＩを接続する第６貫通電極を更に有し、
前記第２ＬＳＩは、前記第４貫通電極と前記第５貫通電極との間に設けられる第１フリップフロップ回路を更に有し、
前記第３ＬＳＩは、前記５貫通電極に接続された第２フリップフロップ回路を更に有し、
前記第１フリップフロップ回路は、前記第６貫通電極を介して供給されるクロック信号に基づいて、前記第４貫通電極を介して供給されるデータを取り込むとともに、前記データを前記第５貫通電極に出力し、
前記第２フリップフロップ回路は、前記第６貫通電極を介して供給されるクロック信号に基づいて、前記第１フリップフロップ回路が前記第５貫通電極に出力したデータを取り込むことを特徴とする半導体装置。
【請求項１２】
請求項９において、
前記第２ＬＳＩに保持されるテストパターンは、テスト動作前に前記第４貫通電極を介して、前記第１ＬＳＩから供給されることを特徴とする半導体装置。
【請求項１３】
請求項９において、
前記第１ＬＳＩは、外部に設けられた不揮発性メモリからテスト動作用のプログラムを読み込み、前記第４貫通電極を介して、前記第２ＬＳＩにテスト動作を行うことを指定することを特徴とする半導体装置。
【請求項１４】
請求項９において、
前記半導体装置は、前記第１ＬＳＩと前記第２ＬＳＩを接続する第３貫通電極を更に具備し、
前記第１ＬＳＩは、第１機能ブロックを有し、
前記第１テスト回路は、前記第１貫通電極に前記テストパターンを送信するとともに、前記第２貫通電極にテストパターンを送信し、
前記第２テスト回路は、前記第１貫通電極に送信されたテストパターンを比較するとともに、前記第２貫通電極に送信されたテストパターンを比較することにより、前記第１貫通電極及び第２貫通電極のテストを行い、
前記第１機能ブロックは、前記第１貫通電極が正しく接続されている場合に、前記第１貫通電極に信号を出力する第１出力及び前記第２貫通電極に信号を出力する第２出力を有し、
前記第２テスト回路において、前記第１貫通電極のテスト結果が不一致、かつ、前記第２貫通電極のテスト結果が一致だった場合に、前記第１出力は、前記第２貫通電極に信号を出力し、前記第２出力は、前記第３貫通電極に信号を出力し、
前記半導体装置は、前記第１及び第２出力をどの貫通電極から出力するかの情報を外部の不揮発性メモリに保持し、電源立ち上げ時に、前記不揮発性メモリから読み出すとともに、前記第４貫通電極を介して前記第２ＬＳＩに伝達することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、積層実装されたＬＳＩ群のデバイステストに関する。
【背景技術】
【０００２】
ＬＳＩは、微細加工技術の進化とともに、より多くのトランジスタを１チップに集積することで性能向上を図ってきた。しかしながら、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、これまでのような１チップへの集積化を進めることが必ずしも最適解ではなくなる。そこで、複数のＬＳＩを積層することによる３次元方向の集積が有望な技術となる。【０００３】
積層ＬＳＩにより所望の性能を得るためには、積層されるＬＳＩ間の通信機能が重要となる。積層ＬＳＩのための通信方式としてのひとつの有力な解が、シリコン貫通電極による多ピン３Ｄ通信である。【０００４】
ここで、シリコン貫通電極による３Ｄ通信を行う場合、数千本を超える貫通電極が形成される場合も想定され、量産に向けてはシリコン貫通電極の接続不良等を救済し、歩留まりを向上させる必要がある。特許文献１は、歩留まりを向上させるための予備貫通電極を有することに言及している。
【特許文献１】特開２００７−１５８２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１において、予備の貫通電極を制御するためには、どのシリコン貫通電極に不良があるかを検査するテスト機能が必須であるが、それについての記述はない。【０００６】
シリコン貫通電極においては、断線、短絡、位置ずれ、抵抗値・容量値のばらつきなどの不良が発生する可能性があり、これらの不良を検出する必要がある。しかしながら貫通電極により接続された積層ＬＳＩのテスト手法、特に貫通電極の接続状態のテスト手法は、従来のテスト手法で想定されていない点が存在する。即ち、従来のシリコン・ウェハ片面のみのデバイステスト手法では、ウェハ表面に出ている電極にプローブを当てることによりテストを行うが、貫通電極を用いた積層ＬＳＩでは、当然のことだが、積層後にしかテストができない。そうすると、下層にあるＬＳＩの電極が上層にあるＬＳＩにより隠されてしまい、プローブをあてて検査することはできない。従って、貫通電極のための新しいテスト手法が必要となる。また、複数のＬＳＩを積層した場合は、ひとつの貫通電極に複数のＬＳＩが接続されそれらすべてのデバイス状態を考慮し不良貫通電極の選択および救済を行う必要がある。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの簡単な説明をすれば下記の通りである。なお、特に言及がない限り、これらの発明は、夫々固有の課題を解決するものであり、独立の発明として認識できる。また、これらの観点を組み合わせることにより、貫通電極のテスト・救済手法として相乗効果が得られる。【０００８】
（１）第１に、同一のテストパターンを積層ＬＳＩの夫々に保持し、夫々のＬＳＩの内部でテストパターンを比較し、良／不良を判別することを特徴としている。これにより、積層後、各ＬＳＩの電極が露出しておらず、各ＬＳＩ夫々を単体でテストすることができないという課題に対して、内部で貫通電極のテストを実現でき、また、その結果に基づいて、救済・選別を行うことが可能となる。また、この構成は、特に貫通電極が配線と同様の機能であり、夫々のＬＳＩが保持するテストパターンが少量ですむため、積層後にしかテストできない貫通電極のテストに特に好ましい。【０００９】
（２）第２に、テストを行った貫通電極と異なる貫通電極にテスト結果を伝達することを特徴としている。これにより、特別な多数の貫通電極を設けることなく、他のＬＳＩにテスト結果を送信することが可能となり、テスタのプローブを電極に当てることなく貫通電極のテスト・救済を行うことができる。【００１０】
（３）第３に、複数のＬＳＩに対し、一括してテストパターンを送信する構成とする。これにより、積層する枚数が多くなるとテストを行うべき箇所が多くなるが、複数のＬＳＩの夫々においてテストを行うのに比べて高速にテストを行うことが可能となる。特にこの場合、上記（１）用に各ＬＳＩに同じテストパターンを保持させることにより、比較動作も並列して行うことが可能となり、更に高速にテストすることが可能となる。【００１１】
（４）第４に、複数のＬＳＩに対し、一括してテスト結果を送信する構成を採用する。この構成は、貫通電極では、例えば、ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃの様に３枚のＬＳＩが順に積層され、ＬＳＩ＿Ａ−ＬＳＩ＿Ｂ間の貫通電極は、接合不良がなく、ＬＳＩ＿Ｂ−ＬＳＩ＿Ｃ間の貫通電極に接合不良が発生する場合がある。この場合、貫通電極は、ＬＳＩ＿Ａ〜Ｃまで全てに接続されているため、接合不良がないＬＳＩ＿Ａについても救済する必要があるという課題を解決するものである。この構成により、複数のＬＳＩが１回の送信でどの貫通電極に不良があるかを知ることが可能となり、たとえ、自分自身では良品との結果が出たとしても、貫通電極を切り替えることが可能となる。この場合、特に（２）の構成と組み合わせると、特別な貫通電極を準備することなく、一括して送信することが可能となる。【００１２】
（５）第５に、２：１のセレクタ回路を設け、不良がある貫通電極以降を順次シフトさせて救済する構成を採用する。この構成は、特許文献１のように１つの貫通電極に対し、１つの予備貫通電極を準備すると予備貫通電極の数量が多くなってしまい、面積デメリットが大きいという課題を解決するものである。また、例え、複数の貫通電極に対し、１つの予備貫通電極を設け、不良のある貫通電極を予備の貫通電極に切り替える構成を採用すると回路の対象性が悪くなってしまうという課題も解決する。この構成により、回路の対象性がよくなり、信号伝播ディレイ等が改善される。【００１３】
（６）第６に、テスト設定用の貫通電極を有する構成を特徴とする。この構成は、積層後、各ＬＳＩの電極が露出しておらず、プローブなどを用いることができないため、従来のテスト手法のようにテスタからテスト状態を設定することはできないという課題を解決するものである。この構成により、各ＬＳＩは、プローブを直接あてることができなくてもテスト動作に入ることが可能となる。また、当該テスト用の貫通電極の一部は、フリップ・フロップ・チェーンの構成を採用する。これにより、少ない貫通電極数で、様々なテスト動作が可能となる。【００１４】
（７）第７に、貫通電極のテストを制御する制御部をパッケージ基板に接続される最下層のＬＳＩに持たせる構成を特徴とする。この構成は、まだテストが行われておらず、品質が保証されない貫通電極を用いた半導体装置のテストをどのように制御するかという課題を解決するものである。この構成を採用することにより、実績のある接合方法により接続されたＬＳＩを用いて、貫通電極のテストを行うことが可能となる。【００１５】
（８）第８に、半導体装置の外部に設けられた不揮発性メモリにテストプログラムを準備し、立ち上げ時にそのテストプログラムを実行し、その結果及び救済情報を各ＬＳＩ内部の揮発メモリで構成された記憶部に格納した後、通常動作を開始することを特徴とする。また、出荷前に行ったテスト結果に基づいて、外部に設けられた不揮発性メモリに救済情報を記憶し、立ち上げ時に当該救済情報を各ＬＳＩに転送することを特徴とする。これらは、組み立て後にならないと貫通電極のテストができず、ヒューズ等の従来の救済情報の記憶手法を用いることができないという課題を解決する。前者は、電源立ち上げ時に時間はかかるが、経年変化による不良も救済することが可能となる。一方、後者は、電源立ち上げ時のテストを省略でき、高速に立ち上げることが可能となる。また、いずれもＬＳＩ内部に不揮発性メモリを有することなく、実現することが可能となる。
【発明の効果】
【００１６】
貫通電極の故障に起因する積層ＬＳＩの歩留まりを向上させることができ、また積層後の各ＬＳＩのテストが可能になることにより積層ＬＳＩの信頼性が向上する。
【図面の簡単な説明】
【００１７】
【図１】積層されたＬＳＩの貫通電極テストおよび救済回路の構成を示す。
【図２】貫通電極救済の方式を示す。
【図３】積層されたＬＳＩにおける貫通電極テスト回路の構成を示す。
【図４】貫通電極テスト手順を示す。
【図５】テスト対象貫通電極とテスト結果送信貫通電極の関係を示す。
【図６】貫通電極テスト結果送信用の回路構成を示す。
【図７】貫通電極信号送信回路の構成を示す。
【図８】貫通電極信号受信回路の構成を示す。
【図９】テスト制御回路の構成を示す。
【図１０】貫通電極テスト手順を示す。
【図１１】貫通電極テスト手順を示す。
【図１２】貫通電極テストを行う積層ＬＳＩシステム構成を示す。
【図１３】貫通電極テストを行う積層ＬＳＩシステム構成を示す。
【図１４】貫通電極テストを行う積層ＬＳＩシステム構成を示す。
【符号の説明】
【００１８】
ＳＬＳＩ：貫通電極を有する積層向けＬＳＩ、ＴＳＶＳ（０〜８）：信号伝達用の貫通電極、ＴＤＲＶ：貫通電極への信号の送信／受信回路、ＴＳＶＳ＿Ｃ：信号受信タイミングを通知するための貫通電極、ＣＲＴＳＶ：貫通電極を介した通信を行うための回路、ＦＵＮＣ：機能回路、ＴＣＲＣ：貫通電極テスト用の回路、ＴＣＴＲＬ：ＴＣＲＣ制御回路、ＴＭＥＭ：貫通電極テスト結果を記憶する記憶部、ＴＳＥＬ：貫通電極セレクタ、ＴＳＶ＿ＴＣＫ：テスト制御用のクロック、ＴＳＶ＿ＴＣＭ：テスト制御用信号の制御のためのコマンド信号、ＴＳＶ＿ＴＤＩ：テスト制御用設定データ入力信号、ＴＳＶ＿ＴＤＯ：テスト結果出力用信号、ＳＷＨＳとＳＷＬＳとＳＷＨとＳＷＬ：スイッチ素子、ＣＬＫＧ：クロック発生回路、ＴＤＲＶＴＳＥＬ：セレクタ、ＴＤＲＶＴＢＵＦ：テスト結果受信回路、ＴＰＧＥＮ：テストパターン発生回路、ＴＦＳＭ：ＴＣＴＲＬ全体の制御回路、ＴＤＲＶＲＢＵＦ：テスト結果送信回路、ＳＹＳＢＤ：積層ＬＳＩを搭載したボード、ＮＶＭＥＭ：不揮発メモリ、ＶＭＥＭ：揮発メモリ、ＳＴＣＬＳＩＳ：貫通電極を有する積層ＬＳＩ、ＴＰＰＧ：貫通電極テスト手順を記載したプログラム、ＴＭＥＭＩＮＦ：使用貫通電極選択情報
【発明を実施するための最良の形態】
【００１９】
＜実施例１＞
図１は、貫通電極を有する積層向けＬＳＩ（ＳＬＳＩ）内の貫通電極デバイステストおよび不良救済回路の形態の概要を示したものである。以下、デバイステストを単にテストと記載する。ＴＳＶＳ（０〜８）は、信号伝達用の貫通電極であり、ＴＳＶＳ＿Ｃは、信号受信タイミングを通知するための貫通電極である。従って、貫通電極ＴＳＶＳ（０〜８）に供給される信号は、ＴＳＶＳ＿Ｃを介して伝達されるタイミング信号（例えば、クロック信号）に同期してＬＳＩ外部に出力又はＬＳＩ内部に取り込まれる。ＣＲＴＳＶは、貫通電極を介した通信を行うための通信回路であり、貫通電極テストを行うためのテスト用回路を含む。また、ＦＵＮＣは、上記の貫通電極とＣＲＴＳＶ以外の機能ブロックであり、例えば、プロセッサやクロック制御回路などを含む。【００２０】
ＣＲＴＳＶ内のＴＣＲＣは、貫通電極テスト用回路であり、テスト制御部ＴＣＴＲＬとテスト結果を記憶する記憶部ＴＭＥＭを有する。本実施例において、ＴＣＲＣは、９本の貫通電極に対して１つ配置されているがその割合は問わない。ＴＳＶＳに接続されるＴＤＲＶは貫通電極への信号の送信あるいは貫通電極からの信号受信あるいは送受信両方を行う送受信回路である。この送受信回路の詳細については、後述するが、送信のみをする場合は送信回路、受信のみする場合は、受信回路のみを設ければよい。ＴＤＲＶの動作は、信号送信を行うのか受信を行うのかで異なるが、テスト回路ＴＣＲＣからの入力とＴＣＲＣへの出力を有する。ＴＳＥＬは、ＴＤＲＶに接続される２本の信号のうちの１本を機能ブロックＦＵＮＣに接続するセレクト回路であり、２本のうちのいずれを選択するかは、貫通電極テスト回路ＴＣＲＣ内の記憶部であるＴＭＥＭから出力される。機能回路ＦＵＮＣの必要信号本数Ｎ（入力／出力ノード数Ｎ）に対して、（Ｎ＋１）本の貫通電極を用意し、そのうちのＮ本をＴＳＥＬ回路で選択しＦＵＮＣに接続する。従って、（Ｎ＋１）本に対して１本までの不良に対応できる。図１が示す実施例においては、８本の必要な信号に対して、１本の冗長な貫通電極を含む９本の貫通電極が機能回路に接続されている。ＴＣＲＣが９本の貫通電極ＴＳＶＳのテストを行い、テスト結果から不良がなく使用できる貫通電極を選択し、その結果をＴＭＥＭに格納し、その結果に基づきＴＳＥＬは、不良のある貫通電極をＦＵＮＣに接続しないよう貫通電極を選択する。【００２１】
図２は、貫通電極の不良の位置と、ＴＳＥＬによる貫通電極の選択の関係を示す。たとえば、４行目は、ＴＳＶＳ２が不良である場合の、各ＴＳＥＬブロックがどのＴＳＶＳをＦＵＮＣに接続するかを示している。即ち、不良であるＴＳＶＳ２自体を別途設けられた冗長貫通電極に置き換えるのではなく、ＴＳＶＳ２以降の貫通電極をすべて次の貫通電極に置き換える構成である。これにより、それぞれの貫通電極は、２：１のセレクト回路ＴＳＥＬに接続されるだけでよく、信号伝播ディレイや、レイアウト配置の面で優位となる。一方、不良のあるＴＳＶＳ自体を冗長貫通電極に置き換えようとすると、冗長貫通電極に対しては、８：１のセレクタ回路が必要になり、他の貫通電極とその回路構成が変わってしまうため、信号伝播ディレイの相違やレイアウトの相違等が生じる。また、ＴＳＶＳ（０〜８）は物理的に隣接して配置されるのが配線長等の観点から望ましい。特に、本実施例のようにクロック信号のタイミングに併せて信号を送受信する構成の場合、各信号の信号伝播ディレイが異なるのは望ましくなく、本実施例のような構成とすることが望ましい。【００２２】
また、本発明においては、複数チップ間に渡る貫通電極のデバイステストのために、積層ＬＳＩ中の貫通電極に対してデータを送信する回路内に故障を検出するためのテストパターンを発生するテストパターン発生回路を付加し、積層ＬＳＩ中の貫通電極からデータを受信する回路部分に、テストパターンを受信し受信したパターンと期待されるパターンとの一致比較をすることで貫通電極の故障検出を行う比較回路を付加する。【００２３】
図３には、３つのＬＳＩ（ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃ）が積層されたＬＳＩパッケージの積層断面が図示されている。図１と同様、ＴＳＶＳ＿０、ＴＳＶＳ＿１、ＴＳＶＳ＿２、ＴＳＶＳ＿３、ＴＳＶＳ＿４は、テスト対象となる信号伝達用の貫通電極であり、ＴＳＶＳ＿Ｃは、信号受信タイミングを通知するための貫通電極であり、これらの信号はＣＲＴＳＶに接続される。貫通電極に送信あるいは受信を行うすべてのＬＳＩにＣＲＴＳＶが接続される。また、ＴＳＶＰは、電源およびグランド用の貫通電極である。さらに図３においては、テスト用の設定や制御を行うためのテスト用貫通電極として、ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ（ＴＳＶＳ＿ＴＤＯ＿Ｂ、ＴＳＶＳ＿ＴＤＯ＿Ｔを含む）、ＴＳＶＳ＿ＴＤＩ（ＴＳＶＳ＿ＴＤＩ＿Ｂ、ＴＳＶＳ＿ＴＤＩ＿Ｔを含む）、ＴＳＶＳ＿ＴＲＳが付加される。ＴＳＶＳ＿ＴＤＯ及びＴＳＶＳ＿ＴＤＩは、テストの設定情報を伝達する貫通電極であり、ＴＳＶＳ＿ＴＣＭは、テストにおける後述するフリップ・フロップ・チェーンの動作状態を指定するための貫通電極である。また、ＴＳＶＳ＿ＴＲＳは、リセット信号を伝達する貫通電極である。これらの貫通電極を伝達する信号は、ＴＳＶＳ＿ＴＣＫを介して伝達されるタイミング信号（例えば、クロック信号）に同期して、ＬＳＩ外部に出力、又は、ＬＳＩ内部に取り込まれる。また、ＴＳＶＳ＿ＴＤＩ及びＴＳＶＳ＿ＴＤＯは、他の貫通電極と異なり、ＬＳＩ＿Ａ−ＬＳＩ＿Ｂ間の貫通電極と、ＬＳＩ＿Ｂ−ＬＳＩ＿Ｃ間の貫通電極が分離されている。これは、後に詳述するが、テストの設定情報をスキャンチェーン方式でＬＳＩ＿ＡからＬＳＩ＿Ｂ、ＬＳＩ＿Ｃに順次送信する構成とすることにより貫通電極の数を減らすためである。【００２４】
また、図３では、一番下のＬＳＩ＿Ａに各ＬＳＩのテストを制御するためのテスト設定送信回路ＴＣＣＴＲＬＭ及びテスト制御部ＰＵＴＭが設けられる。ＰＵＴＭは、ＬＳＩ＿Ａの機能ブロックＦＵＮＣに含まれるプロセッサがテストプログラムを外部から読出し、実行することで実現される。更には、ＬＳＩ＿Ａに積層されるＬＳＩ＿Ｂ，ＬＳＩ＿Ｃには、ＴＣＣＴＲＬＭからのテスト設定情報を受信するテスト設定受信回路ＴＣＣＴＲＬが設けられる。これらのＴＣＣＴＲＬＭ，ＴＣＣＴＲＬについては後述する。【００２５】
図４は、図３における貫通電極テスト及び救済の手順の一つの形態を示す。本形態においては、ＬＳＩ＿Ａに送信回路が搭載され、残りのＬＳＩ＿ＢとＬＳＩ＿Ｃに受信回路が搭載され、ＬＳＩ＿ＡからＬＳＩ＿Ｂへの通信とＬＳＩ＿ＡからＬＳＩ＿Ｃへの通信を行うケースについて記載する。ここで、ＬＳＩ＿Ａ中のプロセッサＰＵＴＭが積層ＬＳＩ全体のテストの制御を行うことが望ましい。なぜならば、テストを開始する段階では貫通電極の品質が確認できていないためである。言い換えれば、このようにパッケージ基板ＰＣＫＢと接続されている最下層のＬＳＩ＿Ａを用いることで、現在実績のある接続方法（ボンディングワイヤや半田バンプでの接続）で接続されたＬＳＩを用いて、貫通電極の品質に依存しないテスト制御が可能となる。なお、上述のＴＣＣＴＲＬＭを最下層に設けた理由も同様である。また、テストを制御できる主体（ＰＵＴＭ）を積層ＬＳＩに持たせることにより、テスタのプローブを電極にあてられない積層後の状態で、積層ＬＳＩ単体でテストが可能となり、積層しパッケージングした状態でのテストや、システムボードへの搭載後のテストが可能となる。【００２６】
テストの手順は、（１）各ＬＳＩへの貫通電極テスト設定、（２）ＬＳＩ＿Ａの送信回路による貫通電極へのテストパターンの送信、（３）ＬＳＩ＿ＢとＬＳＩ＿Ｃの受信回路による貫通電極からのテストパターン受信、（４）ＬＳＩ＿ＢとＬＳＩ＿Ｃの受信回路内のＴＣＲＣによる受信したテストパターンの期待値との比較、（５）ＬＳＩ＿ＢとＬＳＩ＿Ｃの受信回路によるテスト結果の送信、（６）ＬＳＩ＿ＡとＬＳＩ＿ＢとＬＳＩ＿Ｃによるテスト結果の受信、（７）ＬＳＩ＿ＡとＬＳＩ＿ＢとＬＳＩ＿Ｃによるテスト結果のＴＭＥＭへの反映となる。【００２７】
まず、（１）において、各ＬＳＩ内のＣＲＴＳＶが、貫通電極に対する送信回路としてテストを行うか、あるいは、受信回路としてテストを行うかを指定する。なお、設定の具体的方法について、後述する。本例においては、ＬＳＩ＿Ａ内のＰＵＴＭが、ＬＳＩ＿ＡのＣＲＴＳＶには送信回路としてのテストを行う設定を行い、ＬＳＩ＿ＢおよびＬＳＩ＿ＣのＣＲＴＳＶには受信回路としてのテストを行うための設定を実施する。ＬＳＩ＿Ａ内のＰＵＴＭからＬＳＩ＿ＢとＬＳＩ＿Ｃへの指定は、ＴＣＣＴＲＬＭ，ＴＣＣＴＲＬ及び貫通電極ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ、ＴＳＶＳ＿ＴＤＩを介して行う。ＴＳＶ＿ＴＣＫはテスト制御用のクロック信号であり、ＴＳＶＳ＿ＴＣＫを介して伝達される。ＴＳＶ＿ＴＣＭは、テスト制御用信号の制御のためのコマンド信号であり、ＴＳＶＳ＿ＴＣＭを介して伝達される。ＴＳＶ＿ＴＤＩはテスト制御用のデータをＬＳＩ＿ＢとＬＳＩ＿Ｃに入力するための信号であり、ＴＳＶＳ＿ＴＤＩを介して伝達される。ＴＳＶ＿ＴＤＯは、ＬＳＩ＿ＢとＬＳＩ＿Ｃからのテスト結果などの情報をＬＳＩ＿Ａに読み出すための信号であり、ＴＳＶＳ＿ＴＤＯを介して伝達される。【００２８】
次に、（２）及び（３）において、送信回路としてのテストを行うＬＳＩ＿ＡのＣＲＴＳＶが貫通電極テスト用のパターンを貫通電極に送信し、受信回路としてのテストを行うＬＳＩ＿ＢとＬＳＩ＿ＣのＣＲＴＳＶがこのパターンを受信する。ここで使用するテストパターンは、ディレイ故障を検出することができるように（アットスピードテスト）、０と１の変化が発生するものを用いる。即ち、０→１、０→０、１→１、１→０のすべての変化を含むパターンが望ましい。なお、本例においては、１→０→０→１→１を用いる。【００２９】
（４）においては、ＬＳＩ＿ＢとＬＳＩ＿ＣのＣＲＴＳＶは（３）において受信したパターンと予め用意しておいた期待パターン値を比較し、これらが一致するとき貫通電極を用いた通信は、成功とみなす。ここで、期待値としては、送信パターンと同じパターンをあらかじめ受信側のＴＣＲＣに持たせておく。通常のＬＳＩの機能ロジック部の動作テストでは、機能ロジックの様々な論理パターンに応じた検証を行う必要があるため、予め他のＬＳＩが比較すべきテストパターンを有する構成は困難である。しかしながら、貫通電極は、配線であり、送信されたテストパターンと同一のもののみを他のＬＳＩに保持させればよい。また、本発明では、内部の論理回路のテストと貫通電極のテストを分けて行うため、送信されたテストパターンのみを他のＬＳＩに保持させればよく、その保持すべきデータ量は小さい。更には、期待値は、すべての貫通電極で同じものとすることができ、ＬＳＩ内部に保持させることによるデメリットが小さい。ここで、受信側に持たせる送信側と同じパターンとは、完全同一のものを指すのではなく、送信側が送信したテストパターンの通り受信側が受信したことがわかるパターンのことである。例えば、受信バッファ等で論理が反転したものを受け取り、それと比較する場合は、論理反転したテストパターンのことを指す。【００３０】
（５）及び（６）においては、ＬＳＩ＿ＢとＬＳＩ＿ＣのＣＲＴＳＶは（４）において明らかになったテスト結果を同じ貫通電極を使用する別のＬＳＩのＣＲＴＳＶに通知し、ＬＳＩ＿ＡとＬＳＩ＿ＢとＬＳＩ＿ＣのＣＲＴＳＶは、このテスト結果を受信する。【００３１】
また、貫通電極テスト結果の送信は、テストを行った貫通電極とは別の貫通電極を介して行う。これは、ある貫通電極の不具合を不具合がない貫通電極から送信する必要があるためである。ここで、本方式では救済数（Ｎ本中に１本）より多くの貫通電極に不具合があった場合は、救済不能であることを外部に通知する。なお、外部への通知の方法は後述する。図５は、本形態におけるテスト対象となる貫通電極と、テスト結果を送信する貫通電極との関係を示す。例えば、ＴＳＶＳ＿０においては、ＬＳＩ＿ＡのＣＲＴＳＶからテストパターンが送信され、ＬＳＩ＿ＢとＬＳＩ＿ＣのＣＲＴＳＶがこれを受信し期待値と比較し、ＬＳＩ＿ＢとＬＳＩ＿ＣのＣＲＴＳＶは、このテスト結果をＴＳＶＳ＿１に対して出力し、ＬＳＩ＿ＡとＬＳＩ＿ＢとＬＳＩ＿ＣのＣＲＴＳＶはＴＳＶＳ＿１からＴＳＶＳ＿０に関わるテスト結果を受信する。ここで、ＴＳＶＳ＿３のＬＳＩ＿ＢとＬＳＩ＿Ｃとの間で接合不良があった場合、ＬＳＩ＿ＣのＣＲＴＳＶは、ＴＳＶＳ＿２においてデータが一致した旨を接合不良があるＴＳＶＳ＿３に通知することになる。しかしながら、全ての貫通電極において、テスト結果を送信する前に、すべてのＬＳＩのＣＲＴＳＶによりデータが一致した旨を示す論理値にプリチャージしておくことで解決できる。即ち、不良が発生した場合のみプリチャージされている論理値から変更する構成により、デフォルトで一致となり、ＴＳＶＳ＿２の一致情報も正しく伝達できる。なお本実施例では、一つの貫通電極群の中に２本以上の不良が発生する可能性が極めて低くなるように、一つの貫通電極群を構成する貫通電極数を決定している。もちろん、ＴＳＶＳ＿２も接合不良だった場合は、ＴＳＶＳ＿３を介して正しく情報を伝達できないが、上述した通り、２本以上の不良は、救済せずに不良品と扱うことで特に問題は生じない。なお、２本以上の不良を判別する方法は、後に詳述する。【００３２】
（７）においては、（６）で受信したテスト結果に基づき不具合のある貫通電極を使用しないように貫通電極を選択し、その結果をＣＲＴＳＶ内のＴＭＥＭに格納する。図３の形態においては、１つの貫通電極を用いて、ＬＳＩ＿ＡからＬＳＩ＿Ｂへの通信と、ＬＳＩ＿ＡからＬＳＩ＿Ｃへの通信を行う。このため、両方の通信が正しく行える貫通電極を選択する必要があり、ＬＳＩ＿ＡからＬＳＩ＿Ｂへの通信と、ＬＳＩ＿ＡからＬＳＩ＿Ｃへの通信の両方のテスト結果を、ＬＳＩ＿ＡとＬＳＩ＿ＢとＬＳＩ＿Ｃは受信し、両方の通信が成功する貫通電極を選択する。【００３３】
上記のように、本実施の形態においては、ある貫通電極に故障が発見された場合、その貫通電極は不良とみなし、積層されるすべてのＬＳＩでその貫通電極を使用しないようＴＳＥＬを制御する。例えば、図３のＬＳＩ＿ＣのＣＲＴＳＶにて貫通電極ＴＳＶＳ＿３に不具合が発見された場合、ＬＳＩ＿ＡとＬＳＩ＿ＢもこのＴＳＶＳ＿３を使用しないよう各ＬＳＩのＴＳＥＬを制御する。これを実現するために、ある貫通電極でのある受信回路の発見した故障を、別の貫通電極を介して、その貫通電極を使用するすべてのＬＳＩのＲＣＴＳＶにテスト結果を通知する。また、図４の形態においては、ＬＳＩ＿ＡからＬＳＩ＿Ｂへの通信と、ＬＳＩ＿ＡからＬＳＩ＿Ｃへの通信の両方のテストを同時に行うことで、テスト手順の容易化および時間短縮を可能にしている。【００３４】
また、図４に示す手順では、ＬＳＩ＿ＡからＬＳＩ＿Ｂへの通信のテストと、ＬＳＩ＿ＡからＬＳＩ＿Ｃへの通信のテストを同時に行うため、ひとつの貫通電極に対して、ＬＳＩ＿ＢとＬＳＩ＿Ｃの複数のＬＳＩから同時にテスト結果を送信する。【００３５】
これを実現する一つの形態は、貫通電極にテスト結果として１を出力する際の出力抵抗と、１を出力する際の出力抵抗が異なる送信回路を用いる方法である。図６の（ａ）は、ＴＤＲＶに含まれる貫通電極への送信回路の一形態を示す。この図において、ＴＳＶＳ＿０はテスト結果を出力する貫通電極であり、ＳＷＨＳとＳＷＬＳはテスト結果を出力しない期間にＴＳＶＳ＿０をフローティング状態とするためのスイッチ素子であり、ＴＲＬＴＯＵＴは、ＳＷＨＳとＳＷＬＳのスイッチのオン／オフを制御するための信号であり、ＳＷＨは、ＴＳＶＳ＿０にテスト結果として１（ＶＣＣ：動作電圧）を送信する際にオンさせるスイッチであり、ＳＷＬは、ＴＳＶＳ＿０にテスト結果として０（ＶＳＳ：接地電圧（＜ＶＣＣ））を送信する際にオンさせるスイッチであり、ＴＲＬＴＳは、ＳＷＨとＳＷＬのオン／オフを制御するための信号である。この時、ＳＷＨオン時の抵抗に対して、ＳＷＬオン時の抵抗を十分高くする。言い換えれば、ＳＷＨの駆動力をＳＷＬの駆動力より高くする。より具体的には、最大積層枚数Ｘを想定し、ＳＷＨの駆動力をＳＷＬの駆動力の（Ｘ−１）倍より高くする。テスト結果を送信する際には、まず、ＳＷＬをオンにし、０（ＶＳＳ）出力を行い、テスト結果が成功であったときにはそのまま０を出力し、失敗であったときには１（ＶＣＣ）を出力するように切り替える。これにより、同じ貫通電極に接続される受信回路のうちひとつでも失敗を通知すると、例え他のＳＷＬが０（ＶＳＳ）を出力していても、駆動力の高いＳＷＨにより、その貫通電極は、１（ＶＣＣ）となり、不良であることを接続するすべてのＬＳＩが認識できる。また、複数の受信回路から同時にテスト結果を送信できテスト制御を容易化できる。【００３６】
別の実現の形態としては、テスト結果送信前に貫通電極をプリチャージしておき貫通電極に不良が見つかった場合にのみ、値をディスチャージする方法がある。たとえば、テスト結果送信前に、テストが成功であったことを示す０の値に貫通電極をプリチャージし、テスト結果送信が成功であった場合には受信回路は値を出力せず、失敗であった場合のみ１の値を出力するものである。図６の（ｂ）は、この貫通電極への送信回路の一形態を示す。この図において、ＴＳＶＳ＿０は、テスト結果を出力する貫通電極であり、ＳＷＬは、貫通電極を０（ＶＳＳ）にプリチャージするためのスイッチ素子であり、ＴＲＬＴＰＲは、ＳＷＬを制御するための信号であり、ＳＷＨは、テスト結果が失敗であった場合に１（ＶＣＣ）を出力するためのスイッチ素子であり、ＴＲＬＴＮＧは、ＳＷＨを制御するための信号である。ここで、図６（ｂ）の回路の動作を説明すると、まず、図４の（５）結果送信の直前にＳＷＬがオンとなり、貫通電極を０（ＶＳＳ）にプリチャージする。その後、ＳＷＬをオフとし、貫通電極をフローティング状態とした後、ＳＷＨをオンし、結果送信を送信する（図４の（５）のタイミング）。この形態においても同じ貫通電極に接続される受信回路のうちひとつでも失敗を通知すると、その貫通電極は、不良であることを接続するすべてのＬＳＩが認識でき、また、複数の受信回路から同時にテスト結果を送信できテスト制御を容易化できる。更には、図６（ａ）の方式と比較して、テスト結果が一致だった場合に、送信回路は何も出力せず、不一致だった場合のみ送信回路を出力する方式のため、最大積層枚数を勘案することなく回路設計をすることが可能である。なお、図６の説明において、それぞれ成功／失敗の論理値を規定したが、これにとらわれず、反対にしてもいいことは言うまでもない。【００３７】
次に、貫通電極テスト回路ＣＲＴＳＶの構成について図７と図８に示す。図７は、貫通電極にデータを送信するための送信回路であり（ただし、記載の都合上、信号伝達用の貫通電極の本数を２本として説明する）、図８は、図７の送信回路からのデータを受信する回路である（同様に、信号伝達用の貫通電極の本数は異なる）。なお、本実施例では、ＬＳＩ＿Ａを送信回路として用いるため、説明の都合上、図７に最下層のＬＳＩに設けられるテスト設定送信回路ＴＣＣＴＲＬＭも記載してある。また、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃを受信回路として用いるため、説明の都合上、テスト設定受信回路ＴＣＣＴＲＬも記載してある。【００３８】
ここで、各ＬＳＩにおいて、一つの貫通電極に対し、送信回路と受信回路の両方を設けても良いし、送信回路又は受信回路の一方を設けても良い。前者は、例えば、その貫通電極を双方向のバスとして用いる場合、若しくは、積層後にＬＳＩ毎にその貫通電極を送信用電極又は受信用電極として用いるかを設定する場合に有効である。後者は、例えばプロセッサＬＳＩとメモリＬＳＩを積層した場合のアドレス信号伝達用の貫通電極のように、プロセッサＬＳＩは、送信用電極として用い、メモリＬＳＩは受信用電極として用いることが明らかな場合に有効である。【００３９】
図７に記載する送信回路がＴＳＶＳ＿ＣとＴＳＶＳ＿０とＴＳＶＳ＿１を出力し、図８に記載する受信側はＴＳＶＳ＿Ｃのタイミングにあわせて、ＴＳＶＳ＿０とＴＳＶＳ＿１のデータを受信する。【００４０】
図７において、ＴＤＲＶは、貫通電極信号送信回路であり、ＣＲＴＳＶは、貫通電極を介した送信を行うための回路であり、ＣＬＫＧは、クロック発生回路である。ＴＤＲＶは、通常通信時のデータ送信、貫通電極テスト時のテストパターンの送信、貫通電極からのテスト結果の受信の役割を持つ。ＴＤＲＶＴＳＥＬは、通常の通信時のＴＳＥＬからの送信データ、あるいは、貫通電極テスト時のＴＣＲＣからのテストパターンのいずれかを選択して出力するためのセレクト回路である。また、ＴＤＲＶＴＢＵＦは貫通電極テスト結果を受信するための受信回路であり、受信結果を、ＴＲＬＴＴ信号を介してＴＣＴＲＬに出力する。なお、送信回路及び受信回路の両方を持つＬＳＩの場合は、ＴＤＲＶＴＢＵＦを図８の受信用バッファと共有しても良い。ＴＣＴＲＬ内の、ＴＰＧＥＮは、テストパターン発生回路であり、ＴＲＬＴＩは、テスト結果を元に使用する貫通電極を選択しその結果をＴＭＥＭに格納するメモリ格納回路であり、ＴＦＳＭは、ＴＣＴＲＬ全体の制御回路である。また、ＴＣＣＴＲＬＭは、専用の貫通電極（ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ＿Ｂ、ＴＳＶＳ＿ＴＤＯ＿Ｔ、ＴＳＶＳ＿ＴＤＩ＿Ｂ、ＴＳＶＳ＿ＴＤＩ＿Ｔ、ＴＳＶＳ＿ＴＲＳ）を介して、貫通電極テストのための設定を行うためのテスト設定送信回路である。【００４１】
図８において、ＴＤＲＶは、貫通電極信号受信回路であり、ＣＲＴＳＶＲは、貫通電極を介した受信を行うための受信回路である。ＴＤＲＶは、通常通信時のデータ受信、貫通電極テスト時のテストパターンの受信、貫通電極へのテスト結果の送受信の役割を持つ。受信回路に加えて、ＴＣＲＣからのテスト結果を送信するための送信回路ＴＤＲＶＲＢＵＦを有する。このＴＤＲＶＲＢＵＦはテスト結果を送信する期間以外は遮断するためのスイッチをもち、これはＴＲＬＴＯＵＴ信号を介してＴＣＲＣから制御される。ＴＣＲＣ内の、ＴＣＭＰは、受信したテストパターンと期待するテストパターンを比較する比較回路であり、ＴＲＬＴＯは、テスト結果を送信する際の制御をする出力制御回路であり、ＴＲＬＴＩは、テスト結果を元に使用する貫通電極を選択しその結果をＴＭＥＭに格納するメモリ格納回路であり、ＴＦＳＭはＴＣＴＲＬ全体の制御回路である。また、ＴＣＣＴＲＬは貫通電極テストのための設定を行うためのテスト設定回路である。【００４２】
テストではない通常の通信においては、図７の送信側のＦＵＮＣから出力されたデータがＴＳＥＬにより接続される貫通電極（ＴＳＶＳ＿０またはＴＳＶＳ＿１）に、ＴＳＶＳ＿Ｃのクロック信号に同期して出力される。図８の受信側は、ＴＳＶＳ＿ＣのクロックにあわせてＴＳＶＳ＿０とＴＳＶＳ＿１のデータを取り込み、ＴＳＥＬにより選択された側の受信データがＦＵＮＣに入力され通信が完了する。【００４３】
次に、貫通電極テスト時の回路の動作について記載する。テスト動作の開始は、ＴＣＣＴＲＬＭにより設定される。まず、図７の送信回路内のＴＣＲＣ内のＴＰＧＥＮが、テストパターンを、ＴＰＴ信号を介しＴＤＲＶに出力する。またこのテストパターン出力時には、ＴＤＲＶＳＥＬはテストパターンを出力するようＴＰＴＳＥＬ信号を介して制御され、ＴＯＵＴＴ信号により、信号受信タイミングを示す信号およびテストパターンがＴＳＶＳ＿ＣおよびＴＳＶＳ＿０／１にそれぞれ出力されるよう制御される。【００４４】
図８の受信回路には、この信号受信タイミングを示す信号とテストパターンがＴＳＶＳ＿ＣとＴＳＶＳ＿０／１を介して入力され、ＴＤＲＶがこの信号受信タイミングに同期してテストパターンを受信する。受信したテストパターンは、ＴＰＴＲ信号を介してＴＣＲＣに出力され、ＴＣＲＣ内のＴＣＭＰで期待パターンと同じであるかどうかを比較される。受信したテストパターンと期待パターンが同じであれば、貫通電極に故障がないとみなされる。【００４５】
次に、図８のＴＣＲＣ内のＴＲＬＴＯは、ＴＣＲＣ内のＴＣＭＰで判定したテスト結果を、ＴＲＳＴＳ信号を介してＴＳＶＳ＿０／１に出力する。このとき、ＴＲＬＴＯＵＴ信号によりＴＤＲＶＲＢＵＦを貫通電極に導通させておく。ここで、重要な点は、受信結果を受信した貫通電極とは異なる貫通電極に送信する点である。本実施の形態においては、ＴＳＶＳ＿０の受信結果（ＴＳＶＳ＿０に故障があるかどうか）をＴＳＶＳ＿１に出力し、ＴＳＶＳ＿１の受信結果をＴＳＶＳ＿０に出力する。これは、上述したとおり、故障結果を故障していない貫通電極を介して伝えるためである。【００４６】
ＴＣＣＴＲＬＭ、ＴＣＣＴＲＬによりテスト対象として指定したすべての送信回路および受信回路内のテスト回路ＴＣＲＣが、受信結果を受信する。それぞれのＴＣＲＣは、その結果を用いて故障がある不良貫通電極を認知し、その不良貫通電極を使用しないようＴＭＥＭにＴＳＥＬ制御のための情報を格納する。【００４７】
図９は、図８のＴＣＣＴＲＬの構成を示す。ＴＣＣＴＲＬは積層されるＬＳＩにテストのための設定を行うための回路である。ここでは、ＴＣＣＴＲＬの動作を図３の形態に基づいて説明する。この時、ＴＣＣＴＲＬは、積層されるＬＳＩ＿ＢとＬＳＩ＿Ｃに搭載される。これらＴＣＣＴＲＬは、専用の貫通電極（ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ＿Ｂ、ＴＳＶＳ＿ＴＤＯ＿Ｔ、ＴＳＶＳ＿ＴＤＩ＿Ｂ、ＴＳＶＳ＿ＴＤＩ＿Ｔ、ＴＳＶＳ＿ＴＲＳ）を介して、ＬＳＩ＿ＡのＴＣＣＴＲＬＭにより制御される。ＴＳＶＳ＿ＴＣＫはこの設定を行うためのクロック信号であり、ＴＳＶＳ＿ＴＣＭはこの設定動作を制御するためのコマンド信号であり、ＴＳＶＳ＿ＴＤＩ＿ＢとＴＳＶＳ＿ＴＤＩ＿ＴはＬＳＩ＿Ａからの設定情報を供給するための信号であり、ＴＳＶＳ＿ＴＤＯ＿ＢとＴＳＶＳ＿ＴＤＯ＿ＴはＬＳＩ＿ＡがＬＳＩ＿ＢとＬＳＩ＿Ｃからテスト結果などの情報を取得するための信号である。【００４８】
これらの貫通電極のうちＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＲＳ、ＴＳＶＳ＿ＴＤＩ＿Ｂ、ＴＳＶＳ＿ＴＤＯ＿ＴはＴＣＣＴＲＬにとって入力信号であり、ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＲＳは積層ＬＳＩ全体のテストを制御するＬＳＩが出力し（図３の例においてはＬＳＩ＿Ａが出力）、ＴＳＶＳ＿ＴＤＩ＿Ｂは下層に接続されたＬＳＩが出力し（図３の例において、ＬＳＩ＿Ｂに対してはＬＳＩ＿Ａが出力、ＬＳＩ＿Ｃに対してはＬＳＩ＿Ｂが出力）、ＴＳＶＳ＿ＴＤＯ＿Ｔは上層に接続されたＬＳＩが出力する（図３の例において、ＬＳＩ＿Ｂに対してはＬＳＩ＿Ｃが出力、ＬＳＩ＿Ａに対してはＬＳＩ＿Ｂが出力）。残りの貫通電極、ＴＳＶＳ＿ＴＤＩ＿ＴとＴＳＶＳ＿ＴＤＯ＿ＢはＴＣＣＴＲＬにとって出力信号であり、ＴＳＶＳ＿ＴＤＩ＿Ｔは、上層に接続されたＬＳＩへの出力であり（図３の例において、ＬＳＩ＿Ｂに対してはＬＳＩ＿Ｃが出力、ＬＳＩ＿Ａに対してはＬＳＩ＿Ｂが出力）、ＴＳＶＳ＿ＴＤＯ＿Ｂは、下層に接続されたＬＳＩへの出力である（図３の例において、ＬＳＩ＿Ｂに対してはＬＳＩ＿Ａが出力、ＬＳＩ＿Ｃに対してはＬＳＩ＿Ｂが出力）。また、ＴＳＶＳ＿ＴＤＩ＿ＢからＴＳＶＳ＿ＴＤＩ＿Ｔは、ＴＣＣＴＲＬ内のＴＴＤＩＣでチェーン接続されたフリップ・フロップにより接続されており、ＴＳＶＳ＿ＴＤＯ＿ＴからＴＳＶＳ＿ＴＤＯ＿Ｂは、ＴＣＣＴＲＬ内のＴＴＤＯＣでチェーン接続されたフリップ・フロップにより接続されている。この構造により、ＬＳＩ＿ＡのＴＳＶＳ＿ＴＤＩからＬＳＩ＿ＣのＴＳＶＳ＿ＴＤＩ＿Ｔまでチェーン接続されたフリップ・フロップでつながり、ＬＳＩ＿Ａからのテスト用設定情報をＬＳＩ＿ＢとＬＳＩ＿Ｃに送信するための経路が形成できる。また同様に、ＬＳＩ＿ＣのＴＳＶＳ＿ＴＤＯ＿ＴからＬＳＩ＿ＡのＴＳＶＳ＿ＴＤＯまでチェーン接続されたフリップ・フロップでつながり、ＬＳＩ＿ＡがＬＳＩ＿ＢとＬＳＩ＿Ｃからテスト結果などの情報を取得するための経路が形成される。【００４９】
フリップ・フロップ・チェーンの動作状態は、ＴＳＶＳ＿ＲＳＴを介して伝達されるリセット信号により、リセット状態となり、ＴＳＶＳ＿ＴＣＭが遷移する度に、（１）シフト動作状態、（２）設定確定状態、（３）結果取得状態、（４）シフト動作状態と変化する。なお、いずれの動作状態においてもリセット信号によりリセット状態に戻る。このように、フリップ・フロップ・チェーンの動作状態を必要最低限の機能に限定することにより、ＴＳＶＳ＿ＴＣＭを１本で実現することが可能である。なお、更に多くの動作状態や状態の分岐等を行いたい場合は、ＴＳＶＳ＿ＴＣＭの本数を増やすことなどで実現可能である。【００５０】
次にＬＳＩ＿ＡがＬＳＩ＿ＢとＬＳＩ＿Ｃに対してテスト用の設定を行う際の、ＴＣＣＴＲＬの回路動作について記載する（図４の（１）に相当）。まず、ＬＳＩ＿Ａは、ＴＳＶＳ＿ＴＣＫを介してクロック信号を出力し、ＴＳＶＳ＿ＴＲＳにリセット信号を出力する。これによりＬＳＩ＿Ｂ，ＬＳＩ＿Ｃに含まれるテスト用のフリップ・フロップは、リセット状態に設定される。次に、ＴＳＶＳ＿ＴＣＭの状態を遷移させることにより、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＣＴＲＬを入力転送状態（シフト動作状態）とする。この状態で、ＴＣＣＴＲＬのＴＳＶＳ＿ＴＤＩ＿Ｂから入力された情報が、ＴＴＤＩＣのフリップ・フロップ・チェーン中を、ＴＳＶＳ＿ＴＤＩ＿Ｔの方向へＴＳＶＳ＿ＴＣＫのクロックの立ち上がりに合せてシフト転送される。このシフト入力動作を必要数繰り返すことにより、ＬＳＩ＿ＡからＬＳＩ＿ＢとＬＳＩ＿ＣのＴＴＤＩＣに受信回路として動作する旨の設定情報を入力することができる。【００５１】
このシフト動作による入力を終えると、ＬＳＩ＿Ａは、ＴＳＶＳ＿ＴＣＭにより状態を遷移させ、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＣＴＲＬを設定確定状態とする。この状態となった時点でのＴＴＤＩＣ内のフリップ・フロップの値が、ＴＴＤＩＯＢに保持される。この情報が、テスト用の設定情報として、ＴＣＲＣおよびＦＵＮＣに通知され、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃが受信回路として設定され、その後、図４のテスト動作が行われる。以上の入力転送と設定確定までの手順を実施することで、情報量の多いテスト設定情報をフリップ・フロップ・チェーンを用いて転送することになり、テスト用の設定を少ない貫通電極で実施可能となる。また、フリップ・フロップ・チェーン内を伝達する設定情報を変更することにより様々な設定が可能となる。従って、貫通電極のデバイステストのみならず、積層時の内部回路の不良をテストするためのＢＩＳＴ回路を内部に設けておき、そのＢＩＳＴ回路の実行を指示するテスト設定情報を設定することで積層後も内部回路のテストを行うことが可能となる。【００５２】
また逆に、ＬＳＩ＿ＣのＴＳＶＳ＿ＴＤＯ＿ＴからＬＳＩ＿ＡのＴＳＶＳ＿ＴＤＯの間のフリップ・フロップ・チェーンを用いて、ＬＳＩ＿ＡがＬＳＩ＿ＢとＬＳＩ＿Ｃからテスト結果などの情報を取得することも可能である。これは、貫通電極に２本以上の不良が発生した場合に用いることができる。まず、上述の貫通電極のデバイステスト終了後、ＬＳＩ＿Ａは、ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭを用いて、ＴＣＣＴＲＬの状態を結果取得状態に遷移させる。この状態においては、ＴＣＲＣおよびＦＵＮＣが持つテスト結果などの情報が、ＴＣＯTおよびＴＴＤＩＢを介してＴＴＤＯＣのフリップ・フロップ・チェーンに転送される。ＴＣＯＴにテスト結果などの情報を接続しておき、この動作を行うことで、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃ内のテスト結果情報をＴＴＤＯＣに取得することができる。【００５３】
次に、ＬＳＩ＿Ａは、ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭを用いて、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＣＴＲＬを結果転送状態とする。この状態においては、ＴＴＤＯＣのフリップ・フロップ・チェーン中の情報が、ＴＳＶＳ＿ＴＤＯ＿ＴからＴＳＶＳ＿ＴＤＯ＿Ｂの方向へＴＳＶＳ＿ＴＣＫのクロックの立ち上がりに合せてシフト転送される。このシフト動作を必要数繰り返すことにより、ＬＳＩ＿Ａは、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＴＤＯＣからテスト結果などの情報を取得できる。【００５４】
なお、２本以上の貫通電極で不良があった場合でも、本実施例の救済方法では、まずは、１本のみ救済することになる。従って、その後の動作テスト等でエラーが出ることになる。その際に、上述の方法で、内部のテスト結果を取り出すことで２本以上の不良があった場合でも、エラーの原因を特定でき、不良品として選別することが可能となる。【００５５】
以上のように、チェーン構造を用いることにより、非常に少ない本数の貫通電極により、貫通電極テストのための設定と、テスト結果の取得を行うことができる。この設定を行うために多くの貫通電極を使用する方式をとると、設定のための貫通電極の故障により使用できない積層ＬＳＩが増加する。従って、本シフトチェーンを用いた方式は全体の歩留まりを向上させる効果を有する。更に、図３では、テスト用貫通電極を信号用貫通電極と同じ径にて記載したが、テスト用貫通電極の径を大きくするとよい。言い換えれば、テスト用貫通電極のＬＳＩ表面と平行な方向の断面積を信号用貫通電極のＬＳＩ表面と平行な方向の断面積より大きくするとよい。このようにすることにより、救済ができないテスト用貫通電極の不良発生率が減少し、歩留まりが更に向上する。【００５６】
また、本発明においては、各貫通電極に対して、送信回路からテストパターンを送信し、受信回路で受信パターンが期待値と同一かどうかを比較する。これらのテストパターンを与える手段としては、回路情報として固定的に与える方法もあるが、前記のＴＣＣＴＲＬ回路を用いてテスト時に設定する方法もある。後者の場合、テスト対象によりテストパターンを変更できるという利点がある。たとえば、ディレイ故障を検出する必要のない貫通電極とそうでない貫通電極で異なるパターンを使用することが可能となる。【００５７】
ここで、実施例１に記載される主な発明の概要をまとめる。特に言及がない限り、これらの観点は、夫々固有の課題を解決するものであり、独立の発明として認識できる。また、これらの観点を組み合わせることにより、貫通電極のテスト・救済手法として相乗効果が得られる。また、以下の主な発明以外にも、これらに従属する、又は、独立の発明があることは言うまでもない。【００５８】
（１）第１に、同一のテストパターンを積層ＬＳＩの夫々に保持し、夫々のＬＳＩの内部でテストパターンを比較し、良／不良を判別することを特徴としている。これにより、積層後、各ＬＳＩの電極が露出しておらず、各ＬＳＩ夫々を単体でテストすることができないという課題に対して、内部で貫通電極のテストを実現でき、また、その結果に基づいて、救済・選別を行うことが可能となる。また、この構成は、特に貫通電極が配線と同様の機能であり、夫々のＬＳＩが保持するテストパターンが少量ですむため、積層後にしかテストできない貫通電極のテストに特に好ましい。【００５９】
（２）第２に、テストを行った貫通電極と異なる貫通電極にテスト結果を伝達することを特徴としている。これにより、特別な貫通電極を設けることなく、他のＬＳＩにテスト結果を送信することが可能となり、テスタのプローブを電極に当てることなく貫通電極のテスト・救済を行うことができる。【００６０】
（３）第３に、複数のＬＳＩに対し、一括してテストパターンを送信する構成とする。これにより、積層する枚数が多くなるとテストを行うべき箇所が多くなるが、複数のＬＳＩの夫々においてテストを行うのに比べて高速にテストを行うことが可能となる。特にこの場合、上記（１）用に各ＬＳＩに同じテストパターンを保持させることにより、比較動作も並列して行うことが可能となり、更に高速にテストすることが可能となる。【００６１】
（４）第４に、複数のＬＳＩに対し、一括してテスト結果を送信する構成を採用する。貫通電極では、例えば、ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃの様に３枚のＬＳＩが積層され、ＬＳＩ＿Ａ−ＬＳＩ＿Ｂ間の貫通電極は、接合不良がなく、ＬＳＩ＿Ｂ−ＬＳＩ＿Ｃ間の貫通電極に接合不良が発生する場合がある。この場合、貫通電極は、ＬＳＩ＿Ａ〜Ｃまで全てに接続されているため、接合不良がないＬＳＩ＿Ａについても救済する必要がある。この構成により、上述の課題を解決し、複数のＬＳＩが１回の送信でどの貫通電極に不良があるかを知ることが可能となり、たとえ、自分自身では良品との結果が出たとしても、貫通電極を切り替えることが可能となる。この場合、特に（２）の構成と組み合わせると、特別な貫通電極を準備することなく、一括して送信することが可能となる。【００６２】
（５）第５に、２：１のセレクタ回路を設け、不良がある貫通電極以降を順次シフトさせて救済する構成を採用する。この構成は、特許文献１のように１つの貫通電極に対し、１つの予備貫通電極を準備すると予備貫通電極の数量が多くなってしまい、面積デメリットが大きいという課題を解決するものである。また、例え、複数の貫通電極に対し、１つの予備貫通電極を設け、不良のある貫通電極を予備の貫通電極に切り替える構成を採用すると回路の対象性が悪くなってしまうという課題も解決する。この構成により、回路の対象性がよくなり、信号伝播ディレイ等が改善される。【００６３】
（６）第６に、テスト設定用の貫通電極を有する構成を特徴とする。この構成は、積層後、各ＬＳＩの電極が露出しておらず、プローブなどを用いることができないため、従来のテスト手法のようにテスタからテスト状態を設定することはできないという課題を解決するものである。この構成により、各ＬＳＩは、プローブを直接あてることができなくてもテスト動作に入ることが可能となる。また、当該テスト用の貫通電極の一部は、フリップ・フロップ・チェーンの構成を特徴とする。これにより、少ない貫通電極数で、様々なテスト動作が可能となる。【００６４】
（７）第７に、貫通電極のテストを制御する制御部をパッケージ基板に接続される最下層のＬＳＩに持たせる構成を特徴とする。この構成は、まだテストが行われておらず、品質が保証されない貫通電極を用いた半導体装置のテストをどのように制御するかという課題を解決するものである。この構成を採用することにより、実績のある接合方法により接続されたＬＳＩを用いて、貫通電極のテストを行うことが可能となり、テスト動作が行われないという状況を回避できる。【００６５】
＜実施例２＞
次に、図４とは異なる貫通電極テストの手法について言及する。図１０では、図４とは別の貫通電極テストの手順として、ＬＳＩ＿ＡからＬＳＩ＿Ｂへの通信のテストと、ＬＳＩ＿ＡからＬＳＩ＿Ｃへの通信のテストを順に行う手順について示す。図１０において、（１−１）、（２−１）、（３−１）、（４−１）、（５−１）、（６−１）はＬＳＩ＿ＡからＬＳＩ＿Ｂへの通信のテストを行うステップであり、（１−２）、（２−２）、（３−２）、（４−２）、（５−２）、（６−２）はＬＳＩ＿ＡからＬＳＩ＿Ｃへの通信のテストを行うステップである。（７）では、両方のテスト結果を元に不具合のある貫通電極を使用しない貫通電極を選択しその結果をＣＲＴＳＶ内のＴＭＥＭに格納する。（１−１）においては、ＬＳＩ＿Ａ内のＰＵＴＭが、ＬＳＩ＿ＡのＣＲＴＳＶには送信回路としてのテストを行う設定を、ＬＳＩ＿ＢのＣＲＴＳＶには受信回路としてのテストを行うための設定を、ＬＳＩ＿ＣのＣＲＴＳＶにはテスト対象とせず動作しない設定を貫通電極ＴＳＶ＿ＴＣＫ、ＴＳＶ＿ＴＣＭ、ＴＳＶ＿ＴＤＯ、ＴＳＶ＿ＴＤＩを介して行う。その後、ＬＳＩ＿Ｂは、実施例１と同様にテストを行い、（５−１）において、テスト結果を貫通電極に送信する。その結果は、（６−１）において、ＬＳＩ＿Ｂ，ＬＳＩ＿Ｃが同時に受信する。次に、（１−２）において、ＬＳＩ＿Ａ内のＰＵＴＭが、ＬＳＩ＿ＡのＣＲＴＳＶには送信回路としてのテストを行う設定を、ＬＳＩ＿ＢのＣＲＴＳＶにはテスト対象としない設定を、ＬＳＩ＿ＣのＣＲＴＳＶには受信回路としてのテストを行うための設定を、貫通電極ＴＳＶ＿ＴＣＫ、ＴＳＶ＿ＴＣＭ、ＴＳＶ＿ＴＤＯ、ＴＳＶ＿ＴＤＩを介して行い、同様にテストを行う（（２−２）、（３−２）、（４−２）、（５−２）、（６−２））。最後に、（７）において、ＬＳＩ＿Ａ，ＬＳＩ＿Ｂ，ＬＳＩ＿Ｃがテスト結果に基づいて貫通電極の選択を行う。【００６６】
この方式では、図４の形態と比べるとテスト制御が複雑化し、また、テスト時間も延びるが、テスト結果は常に一つのＬＳＩからのみ出力されるため、テスト結果送信回路として図６で示すような特別な回路を必要としないという利点がある。従って、通常の信号出力用の送信回路を用いることが可能となる。なお、上述の設定は、実施例１で説明したフリップ・フロップ・チェーンを用いて実現可能である。【００６７】
＜実施例３＞
実施例１と２においては、貫通電極の送信回路から受信回路までの一連の経路の短絡故障やディレイ故障を検出する手法について記載した。別の手法としては、貫通電極の両端の回路間のみのテストを行う手法もある。上記実施例１と２と同様に図３の構成を例にとる場合、ＬＳＩ＿ＡとＬＳＩ＿Ｃの間の貫通テストのみを行うという手順となる。即ち、図１０のテスト手順において、ＬＳＩ＿Ｃに対するテスト（（１−２）、（２−２）、（３−２）、（４−２）、（５−２）、（６−２）、（７））のみを実行することに相当する。【００６８】
この手法を用いると、実施例２に対し、テスト手順が簡易になるという利点がある。一方で、中間層のＬＳＩに対しては貫通電極部のみのテストとなるため、例えば、ＬＳＩ＿Ｂの貫通電極から回路の部分に関してはテスト対象外となる。【００６９】
＜実施例４＞
実施例１から３においては、受信側のＣＲＴＳＶがそれぞれの貫通電極テスト結果を多数の貫通電極を使用して並列に送信し、送信および受信側のＣＲＴＳＶが並列に貫通電極の選択を行う方式である。別の形態として、受信側のＣＲＴＳＶがもつ貫通電極テスト結果を、ＴＳＶＳ＿ＴＤＯを介して収集するという方式もある。【００７０】
この方式を用いた場合のテスト手順を図１１に示す。この手順においても、図３の形態に基づいて説明する。テストの手順は、（１）各ＬＳＩへの貫通電極テスト設定、（２）ＬＳＩ＿Ａの送信回路による貫通電極へのテストパターンの送信、（３）ＬＳＩ＿ＢとＬＳＩ＿Ｃの受信回路による貫通電極からのテストパターン受信、（４）ＬＳＩ＿ＢとＬＳＩ＿Ｃの受信回路内のＴＣＲＣによる受信したテストパターンの期待値との比較、（５）ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ、ＴＳＶＳ＿ＴＤＩ、ＴＳＶＳ＿ＴＲＳを用いたテスト結果の収集、（６）ＬＳＩ＿Ａによるテスト結果の解析、（７）ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ、ＴＳＶＳ＿ＴＤＩ、ＴＳＶＳ＿ＴＲＳを用いた貫通電極選択情報の送信、（８）ＬＳＩ＿ＡとＬＳＩ＿ＢとＬＳＩ＿Ｃによる貫通電極選択情報のＴＭＥＭへの反映となる。この手順の中で（１）から（４）は実施例１から３と同じである。【００７１】
（５）において、ＬＳＩ＿ＡはＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ、ＴＳＶＳ＿ＴＤＩ、ＴＳＶＳ＿ＴＲＳを用いてＬＳＩ＿ＢとＬＳＩ＿Ｃからテスト結果を収集する。ＬＳＩ＿Ａ内のＴＣＣＴＲＬＭは、ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭを用いて、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＣＴＲＬを結果取得状態に遷移させる。この時、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃ内のＴＣＲＣおよびＦＵＮＣが持つテスト結果情報が、ＴＣＯTおよびＴＣＣＴＲＬ内のＴＴＤＩＢを介してＴＣＣＴＲＬ内のＴＴＤＯＣのフリップ・フロップ・チェーンに転送される。次に、ＬＳＩ＿Ａは、ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭを用いて、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＣＴＲＬを結果転送状態（シフト動作状態）とする。この状態においては、ＴＴＤＯＣのフリップ・フロップ・チェーン中の情報が、ＴＳＶＳ＿ＴＤＯ＿ＴからＴＳＶＳ＿ＴＤＯ＿Ｂの方向へＴＳＶＳ＿ＴＣＫのクロックの立ち上がりに合せてシフト転送される。このシフト動作を必要数繰り返すことにより、ＬＳＩ＿Ａは、ＬＳＩ＿ＢとＬＳＩ＿Ｃからテスト結果情報を取得できる。【００７２】
（６）において、ＬＳＩ＿Ａ内のＰＵＴＭは、（５）で取得したＬＳＩ＿ＢとＬＳＩ＿Ｃの貫通電極のテスト結果情報と、ＬＳＩ＿Ａ内のテスト結果情報を収集し、各貫通電極の不良のあるなしを判断し、使用する貫通電極を決定する。またＬＳＩ＿Ａ内のテスト結果情報はオンチップの配線を用いて取得する。【００７３】
（７）においては、ＬＳＩ＿ＡはＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭ、ＴＳＶＳ＿ＴＤＯ、ＴＳＶＳ＿ＴＤＩ、ＴＳＶＳ＿ＴＲＳを用いてＬＳＩ＿ＢとＬＳＩ＿Ｃに使用する貫通電極選択情報を送信する。ＬＳＩ＿Ａ内のＴＣＣＴＲＬＭは、ＴＳＶＳ＿ＴＣＫ、ＴＳＶＳ＿ＴＣＭを用いて、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＣＴＲＬを結果取得状態に遷移させる。入力転送状態（シフト動作状態）とする。この状態で、ＬＳＩ＿Ａ内のＴＣＣＴＲＬＭは、ＬＳＩ＿ＢおよびＬＳＩ＿ＣのＴＣＣＴＲＬ内のフリップ・フロップ・チェーンに貫通電極選択情報を送信する。このシフト動作による入力を終えると、ＬＳＩ＿Ａは、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＣＴＲＬを設定確定状態とする。この状態となった時点でのＬＳＩ＿ＢおよびＬＳＩ＿ＣのＴＣＣＴＲＬ内のフリップ・フロップ・チェーンの値が、ＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＲＣに送信される。また、ＰＵＴＭは、ＬＳＩ＿ＡのＴＣＲＣに対しても、貫通電極選択情報をオンチップの配線を用いて送信する。【００７４】
（８）においては、ＬＳＩ＿AとＬＳＩ＿ＢとＬＳＩ＿ＣのＴＣＲＣは、（７）で送信された貫通電極選択情報をＴＭＥＭに格納し、これに基づき使用する貫通電極を決定する。【００７５】
本形態では、ＴＤＲＶ回路は、テスト専用の送信回路（ＴＤＲＶＲＢＵＦ）や受信回路（ＴＤＲＶＴＢＵＦ）を持つ必要が無く、回路規模の削減および貫通電極の負荷の削減の効果がある。更に、ＰＵＴＭが、一括してテスト結果をまとめ使用する貫通電極を決定するため、実施例１から３に対して、貫通電極選択の際の自由度を高めやすい。例えば、一つの貫通電極群の中に２本以上の予備貫通電極を設け、２本以上の不良貫通電極を救済するなどという方式などへの対応も行い易い。【００７６】
また、実施例４では、テスト結果をテスト用貫通電極を用いて読み出したが、送信回路より送信したテストパターンを受信回路で保持し、そのテストパターンをテスト用貫通電極を用いて読み出すことも可能である。この場合、テストパターンを受信回路に持つ必要がないので、回路面積の削減が可能である。【００７７】
しかしながら、本実施例のようにテストパターンを受信回路側にも保持することにより、テスト用貫通電極を用いて読み出すのは、テスト結果の１ビットのみとなり、テスト時間の高速化を実現できる。【００７８】
＜実施例５＞
上述の実施例１から４のいずれであっても、本発明の貫通電極テストはＬＳＩ積層（組立て）後に行ない、その結果に基づき使用する貫通電極を決定する必要がある。これに対し、従来のＬＳＩのテスト手法において、冗長回路を有し、テスト結果を元に不良部分を切り離す手法を用いるものとして、半導体メモリがある。このケースでは、組立て前に不良箇所を特定し、ヒューズ回路などにより不良部分を切り離し救済を行う。組立て前にテストおよび救済が行える従来の半導体メモリに関してはこの手法は適するが、貫通電極は積層後でないと不良部分の特定ができないため、この手法の適用は難しい。【００７９】
本発明では、積層ＬＳＩの外部に、テストのためのシーケンスを記憶する手段や、テスト結果を記憶する手段を設けることで、組立て後のテストおよび救済を可能にする。以下に実施の形態について記載する。【００８０】
図１２は、第１の形態を示す。ＳＹＳＢＤは積層ＬＳＩを搭載したボードであり、ＳＴＣＬＳＩＳは、貫通電極を有する積層ＬＳＩであり、ＮＶＭＥＭはフラッシュメモリやＲＯＭなどの不揮発メモリであり、ＶＭＥＭはＤＲＡＭなどの揮発メモリであり、ＳＣＴＲＬは起動時のリセットなどを制御するシステムコントローラである。本形態では、ＳＴＣＬＳＩＳへの電源投入時に、ＮＶＭＥＭ内に格納された貫通電極テストの手順を記載したプログラムＴＰＰＧをＳＴＣＬＳＩＳが実行し、その結果に基づく貫通電極選択情報をＳＴＣＬＳＩＳ内のＴＭＥＭに格納する。実施例１から４においては、貫通電極テストの制御を行う主体は、ＳＴＣＬＳＩＳの最下層ＬＳＩ内のＰＵＴＭであったが、外部の部品であってもよい。例えば、ＴＰＰＧの実行を行う主体はＳＴＣＬＳＩＳでなく、ＳＣＴＲＬであってもよい。また、ＳＴＣＬＳＩＳとＳＣＴＲＬの両方であってもよい。【００８１】
図１３は、第２の形態を示す。第１の形態においては、貫通電極テストをＳＴＣＬＳＩＳへの電源投入時に毎回行う方式であったが、本方式では一回のみ行う方式である。まず、プログラムＴＰＰＧに従って、実施例５で示したテストを行い、テスト結果を読み出す。その後、貫通電極テスト結果に基づく貫通電極選択情報ＴＭＥＭＩＮＦ、および、貫通電極テスト済みであることを示す情報ＴＥＦＬＧを、貫通電極テスト時にＮＶＭＥＭに書き込む。２度目からはＴＥＦＬＧをチェックし、テスト済みである場合は、ＳＴＣＬＳＩＳは貫通電極テストを行わずＴＭＥＭＩＮＦを用いてＴＭＥＭに使用する貫通電極の設定を行う。また、ＴＰＰＧの実行を行う主体はＳＴＣＬＳＩＳでなく、ＳＣＴＲＬであってもよく。また、ＳＴＣＬＳＩＳとＳＣＴＲＬの両方であってもよい。【００８２】
図１４は、第３の形態を示す。第１、第２と異なり、第３の形態では貫通電極テストを行うためのプログラムＴＰＰＧは搭載されない。あらかじめ行ったテスト結果に基づくＴＭＥＭＩＮＦをＮＶＭＥＭに格納しておく。このため、量産ボードへのＳＴＣＬＳＩＳ実装後に貫通電極テストを行うことはなく、ＳＴＣＬＳＩＳはＴＭＥＭＩＮＦに基づきＴＭＥＭに使用する貫通電極の設定を行う。積層されるＬＳＩ内に不揮発メモリを搭載する方法も考えられるが、多くの場合コスト増を招く。ほとんどのシステムにおいてはボード上に不揮発メモリが実装されるため、本発明で記載した積層ＬＳＩの外部の不揮発メモリに、テストのための手順やテスト結果を基にした貫通電極選択情報を格納する形態により、コストの増加を抑えた貫通電極のテストおよび救済が可能になる。【００８３】
このように実施例５では、第１に半導体装置の外部に設けられた不揮発性メモリにテストプログラムを準備し、立ち上げ時にそのテストプログラムを実行し、その結果及び救済情報を各ＬＳＩ内部の揮発メモリで構成された記憶部に格納した後、通常動作を開始することを特徴とする。また、第２に出荷前に行ったテスト結果に基づいて、外部に設けられた不揮発性メモリに救済情報を記憶し、立ち上げ時に当該救済情報を各ＬＳＩに転送することを特徴とする。これらは、組み立て後にならないと貫通電極のテストができず、ヒューズ等の従来の救済情報の記憶手法が用いることができないという課題を解決する。前者は、電源立ち上げ時に時間はかかるが、経年変化による不良も救済することが可能となる。一方、後者は、電源立ち上げ時のテストを省略でき、高速に立ち上げることが可能となる。また、いずれもＬＳＩ内部に不揮発性メモリを有することなく、実現することが可能となる。
【産業上の利用可能性】
【００８４】
本発明は、積層された複数のＬＳＩを有する半導体装置に利用される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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