(57)【特許請求の範囲】
【請求項１】
パワーアップ時の内部電源電圧がパワーアップリセット時の電圧より高く設定されるように、第１制御情報によって内部電源基準電圧を制御するステップと、
前記パワーアップリセット時の電圧より高く設定された前記内部電源基準電圧によってパワーアップ読み出しを行って電気ヒューズデータを読み出し、前記パワーアップ読み出しの時に第２制御情報を発生するステップと、
前記内部電源電圧が目標電圧に設定されるよう、前記第２制御情報によって前記内部電源基準電圧を制御するステップと、を含み、
前記内部電源電圧の値が前記パワーアップ読み出しの前に前記第１制御情報によって設定され、前記内部電源電圧の値が前記パワーアップ読み出しの後に前記第２制御情報によって設定されることを特徴とする半導体メモリ装置の内部電源電圧制御方法。
【請求項２】
前記第１制御情報が不揮発性格納ユニットに格納されることを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧制御方法。
【請求項３】
前記第２制御情報が前記半導体メモリ装置のメモリセルアレイに格納されることを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧制御方法。
【請求項４】
前記半導体メモリ装置が不揮発性メモリ装置であることを特徴とする請求項３に記載の半導体メモリ装置の内部電源電圧制御方法。
【請求項５】
前記内部電源基準電圧が前記内部電源電圧と等しいレベルを有することを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧制御方法。
【請求項６】
前記第１及び第２制御情報の各々は、前記内部電源基準電圧を分配するための抵抗器の抵抗分配率を制御するのに使用されることを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧制御方法。
【請求項７】
電気ヒューズデータを格納するように構成されたメモリセルアレイと、
第１制御情報を発生するように構成された制御信号発生回路と、
内部電源基準電圧を発生するように構成された内部電源電圧発生回路と、
前記電気ヒューズデータを読み出し、前記電気ヒューズデータによって第２制御情報を発生する制御回路と、を含み、
前記内部電源電圧発生回路は、パワーアップ時の内部電源電圧がパワーアップリセット時の電圧より高く設定されるように、前記第１制御情報によって前記内部電源基準電圧を前記第１制御情報によって設定された値に制御し、
前記制御回路は、前記パワーアップリセット時の電圧より高く設定された前記内部電源電圧を使用して前記電気ヒューズデータを読み出し、前記電気ヒューズデータによって前記第２制御情報を発生し、
前記内部電源電圧発生回路は、前記内部電源電圧が前記第２制御情報によって設定された値の目標電圧に設定されるよう、前記第２制御情報によって前記内部電源基準電圧を制御することを特徴とする半導体メモリ装置。
【請求項８】
前記内部電源電圧発生回路は、
外部電源電圧を受信して基準電圧を発生する基準電圧発生器と、
前記内部電源基準電圧と等しいレベルを有する前記内部電源電圧を出力する内部電源電圧ドライバと、を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置が不揮発性メモリ装置であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記制御信号発生回路が、前記第１制御情報を格納するための不揮発性格納ユニットを含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
半導体メモリ装置と、
前記半導体メモリ装置を制御するように構成されたメモリコントローラと、を含み、
前記半導体メモリ装置は請求項１に記載の内部電源電圧制御方法によって内部電源電圧を発生することを特徴とするメモリカード。
【請求項１２】
半導体メモリ装置と、
前記半導体メモリ装置を制御するように構成されたメモリコントローラと、を含み、
前記半導体メモリ装置は請求項７に記載の半導体メモリ装置を含むことを特徴とするメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに詳細には、内部電源電圧を制御する半導体メモリ装置及びその制御方法に関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）は、データを保存し、必要な時に読み出すことができる記憶装置である。半導体メモリ装置は、大きくＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とに区分できる。ＲＡＭは、電源が遮断されると保存されていたデータが消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。ＲＯＭは、電源が遮断されても保存されていたデータが消滅しない不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。ＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などを含む。ＲＯＭは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）などを含む。
【０００３】
製造技術の発展に伴い、半導体メモリ装置は高度に集積されている。それと共に、半導体メモリ装置を構成するトランジスタのサイズは次第に小くなっている。このような半導体メモリ装置の高集積化は新たな問題を誘発するようになった。
例えば、半導体メモリ装置のＭＯＳトランジスタが動作するためには、ＭＯＳトランジスタのゲート、ドレイン、ソースにそれぞれ所定の電圧が印加されなければならない。ところが、トランジスタのドレインとソースとに所定の電圧が印加されると、ドレインとソースとの間に電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）が形成される。
【０００４】
集積度の低い半導体メモリ装置の場合、ドレインとソースとの間に形成された電界はトランジスタの動作特性に影響を与えなかった。しかし、メモリ装置の高集積化につれ、トランジスタのドレインとソースとの間の距離は次第に短くなってきた。よって、電源電圧によりドレインとソースとの間に印加された電界はトランジスタの誤動作（例えば、パンチスルー）を誘発するようになった。即ち、高集積半導体メモリ装置に既存の電源電圧を印加すれば、メモリ装置は誤動作を起こしてしまう。
【０００５】
このような問題を防止するために、半導体メモリ装置は内部電源電圧発生装置を使用する。内部電源電圧発生装置は、外部電源電圧を所定の内部電源電圧に降下させる。従って、半導体メモリ装置における高い電源電圧によるストレス（ｓｔｒｅｓｓ）は防止される。
【０００６】
ところが、電圧に影響を与える構成要素（例えば、抵抗）は、設計通りの動作特性を有することができず、誤差が発生する。従って、内部電源電圧ＩＶＣも設計通りの電圧を有することができず、誤差が発生する。内部電源電圧の誤差による誤動作を防止するため、半導体メモリ装置は内部電源電圧ＩＶＣをメモリ装置で要求される電圧と等しいレベルになるよう制御する。
【０００７】
内部電源電圧（ＩＶＣ）を所望するレベルに補正するためには、内部電源電圧発生装置を構成する抵抗の値を変更できる必要がある。そのために、内部電源電圧発生装置は、抵抗とヒューズとを並列に連結した構造を含む。
【０００８】
ヒューズが切断された状態であれば、抵抗はヒューズの影響を受けなくなって回路に適用される。逆に、ヒューズが切断されない状態であれば、抵抗はヒューズと並列に連結された構造になって回路に適用されない。内部電源電圧発生装置に使用されるヒューズとしては、レーザヒューズ（ｌａｓｅｒ  ｆｕｓｅ）または電気ヒューズ（ｅｌｅｃｔｒｉｃａｌ  ｆｕｓｅ）がある。
【０００９】
レーザヒューズはポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）を使用してウェハ（ｗａｆｅｒ）に形成される。そして、内部電源電圧ＩＶＣを制御するために物理的にレーザヒューズを短絡する方法が使用される。レーザヒューズが使用された場合、ヒューズの短絡に時間が消費され、半導体メモリ装置が損傷される可能性がある。レーザヒューズについては、ＫＩＭ  Ｙｏｕｎｇ−ｈｅｅ、Ｋｕ  Ｋｉｅ−ｂｏｎｇにより発明され、２００１年７月３日に登録された特許文献１に詳しく説明されている。
【００１０】
一方、内部電源電圧発生装置に電気ヒューズが使用される場合がある。電気ヒューズは、電気的に短絡されるヒューズである。電気ヒューズは、短絡を制御するための制御信号を外部から受信して格納する。そして、格納された制御信号に基づいてヒューズの短絡可否が決まる。電気ヒューズの格納装置としては一般的にラッチが使用される。電気ヒューズが使用された内部電源電圧発生装置は、ＫＩＭ  Ｙｏｕｎｇ−ｈｅｅ、Ｋｕ  Ｋｉｅ−ｂｏｎｇにより発明され、２００１年１１月２７日に登録された特許文献２及び特許文献１に詳しく説明されている。
【００１１】
電気ヒューズが使用される場合、メモリ装置には電気ヒューズの短絡を制御するための制御データが格納される。制御データは、メモリ装置内に不揮発性で格納されるかまたはロジックにより定まる。制御データは、内部電源電圧ＩＶＣがメモリ装置で要求される電圧レベルに到達するように、電気ヒューズの短絡を制御するデータである。
【００１２】
電気ヒューズは、検出電圧ＶＤＣＴを基準に内部電源電圧ＩＶＣを制御する。外部電源電圧ＥＶＣが印加されて上昇し始めれば、内部電源電圧ＩＶＣも上昇し始める。そして、内部電源電圧ＩＶＣが検出電圧ＶＤＣＴレベルに到達すると、予め格納されていた制御データが読み出される。読み出される制御データは、電気ヒューズを制御して内部電源電圧ＩＶＣを所望するレベルで発生させるためのデータである。このように電気ヒューズを制御するためのデータが読み出される動作をパワーアップ読み出し（ｐｏｗｅｒ−ｕｐ  ｒｅａｄ）とする。
【００１３】
ところが、内部電源電圧ＩＶＣを制御するために電気ヒューズが使用されるにもかかわらず、内部電源電圧が制御されないこともある。外部電源電圧ＥＶＣが印加された後、内部電源電圧ＩＶＣが上昇する時、内部電源電圧ＩＶＣレベルが検出電圧ＶＤＣＴレベルに到達できない場合がある。このような場合、パワーアップ読み出しは行われない。従って、内部電源電圧ＩＶＣは制御されない。
【特許文献１】米国特許ＵＳ６２５５８９５号
【特許文献２】米国特許ＵＳ６３２３７２０号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、内部電源電圧ＩＶＣが設計された電圧レベルに到達できなかった場合にもパワーアップ読み出しＰＲが必ず行われて、内部電源電圧ＩＶＣが制御されるようにする方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成すべく、本発明による半導体メモリ装置の内部電源電圧制御方法は、パワーアップ時に内部電源電圧が目標電圧より高く設定されるように、第１制御情報によって基準電圧を制御するステップと、前記内部電源電圧が前記目標電圧に到達する時、第２制御情報を読み出すステップと、前記内部電源電圧が前記目標電圧に設定されるよう、前記第２制御情報によって前記基準電圧を制御するステップと、を含むことを特徴とする。
【００１６】
例示的な実施の形態において、前記第１制御情報が不揮発性格納ユニットに格納されることを特徴とする。
例示的な実施の形態において、前記第２制御情報が前記半導体メモリ装置のメモリセルアレイに格納されることを特徴とする。
例示的な実施の形態において、前記半導体メモリ装置が不揮発性メモリ装置であることを特徴とする。
【００１７】
例示的な実施の形態において、前記基準電圧が前記内部電源電圧と等しいレベルを有することを特徴とする。
例示的な実施の形態において、前記第１及び第２制御情報の各々は、前記基準電圧を分配するための抵抗器の抵抗分配率を制御するのに使用されることを特徴とする。
【００１８】
上記目的を達成すべく、本発明による半導体メモリ装置は、電気ヒューズデータを格納するように構成されたメモリセルアレイと、パワーアップ時に第１制御情報を発生するように構成された制御信号発生回路と、内部電源電圧を発生するように構成された内部電源電圧発生回路と、前記内部電源電圧が目標電圧に到達したかどうかを検出するように構成された検出回路と、前記電気ヒューズデータを読み出すように検出結果によってページバッファ回路を制御し、前記電気ヒューズデータによって第２制御情報を発生する制御回路と、を含み、前記内部電源電圧発生回路は、前記第１制御情報によって目標電圧より高く設定され、そして前記第２制御情報によって前記目標電圧に設定される内部電源電圧を発生することを特徴とする。
【００１９】
例示的な実施の形態において、前記内部電源電圧発生回路は、前記第１制御情報及び前記第２制御情報によって可変する基準電圧を発生する基準電圧発生器と、前記基準電圧と等しいレベルを有する前記内部電源電圧を出力する内部電源電圧駆動機と、を含むことを特徴とする。
例示的な実施の形態において、前記基準電圧は、前記内部電源電圧が目標電圧より高く設定されるように前記第１制御情報によって制御され、前記内部電源電圧が前記目標電圧に設定されるように前記第２制御情報によって制御されることを特徴とする。
【００２０】
例示的な実施の形態において、前記半導体メモリ装置が不揮発性メモリ装置であることを特徴とする。
例示的な実施の形態において、前記制御信号発生回路が、前記第１制御情報を格納するための不揮発性格納ユニットを含むことを特徴とする。
【００２１】
上記目的を達成すべく、本発明によるメモリカードは、半導体メモリ装置と、前記半導体メモリ装置を制御するように構成されたメモリコントローラと、を含み、前記半導体メモリ装置は、パワーアップ時に内部電源電圧が目標電圧より高く設定されるように、第１制御情報によって基準電圧を制御するステップと、前記内部電源電圧が前記目標電圧に到達する時、第２制御情報を読み出すステップと、前記内部電源電圧が前記目標電圧に設定されるよう、前記第２制御情報によって前記基準電圧を制御するステップと、を含む方法によって内部電源電圧を発生することを特徴とする。
【００２２】
上記目的を達成すべく、本発明によるメモリカードは、半導体メモリ装置と、前記半導体メモリ装置を制御するように構成されたメモリコントローラと、を含み、前記半導体メモリ装置は、電気ヒューズデータを格納するように構成されたメモリセルアレイと、パワーアップ時に第１制御情報を発生するように構成された制御信号発生回路と、内部電源電圧を発生するように構成された内部電源電圧発生回路と、前記内部電源電圧が目標電圧に到達したかどうかを検出するように構成された検出回路と、前記電気ヒューズデータを読み出すように検出結果によってページバッファ回路を制御し、前記電気ヒューズデータによって第２制御情報を発生する制御回路と、を含み、前記内部電源電圧発生回路は、前記第１制御情報によって目標電圧より高く設定され、そして前記第２制御情報によって前記目標電圧に設定される内部電源電圧を発生することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、内部電源電圧ＩＶＣが設計通りの値を有しない半導体メモリ装置で、内部電源電圧ＩＶＣは必ず検出電圧ＶＤＣＴより高くなる。従って、パワーアップ読み出し（ｐｏｗｅｒ−ｕｐ  ｒｅａｄ）は必ず行われ、より安定して正確な内部電源電圧が生成される。その結果、パワーアップ読み出しが行われないことにより発生する半導体メモリ装置の誤動作が防止され、半導体メモリ装置の収率が向上する。
【発明を実施するための最良の形態】
【００２４】
本発明は、電気ヒューズ（ｅｌｅｃｔｒｉｃａｌ  ｆｕｓｅ）を使用した内部電源電圧発生装置で、電気ヒューズの制御が必ず行われて、内部電源電圧が半導体メモリ装置で要求される電圧に到達するように制御する方法を含む。以下で、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるよう、本発明の実施の形態を添付の図面を参照して詳しく説明する。
【００２５】
図１は、本発明による内部電源電圧発生装置を概略的に示すブロック図である。図１を参照すると、内部電源電圧発生装置は、基準電圧発生装置３０、内部電源基準電圧発生装置４０及び内部電源電圧ドライバ５０で構成される。
基準電圧発生装置３０は、外部電源電圧ＥＶＣ（例えば、２．７〜３．６Ｖ）を受信し、基準電圧Ｖｒｅｆ０（例えば、〜１Ｖ）を生成する。基準電圧発生装置３０で生成された基準電圧Ｖｒｅｆ０は、内部電源基準電圧発生装置４０に伝達される。
【００２６】
内部電源基準電圧発生装置４０は、基準電圧発生装置３０から伝達された基準電圧Ｖｒｅｆ０と外部電源電圧ＥＶＣとに基づいて内部電源基準電圧Ｖｒｅｆを生成する。内部電源基準電圧Ｖｒｅｆは、メモリ装置で要求される内部電源電圧ＩＶＣ（例えば、２．５Ｖ）と等しいレベルの電圧である。内部電源電圧ＩＶＣは、メモリ装置の用途及び特性によって様々なレベルを有することができる。
【００２７】
内部電源電圧ドライバ５０は、差動増幅器５６と大容量ＰＭＯＳトランジスタ５８とで構成される。差動増幅器５６の非反転入力は、内部電源電圧ＩＶＣ及び大容量ＰＭＯＳトランジスタ５８に連結される。そして、差動増幅器５６の反転入力は、内部電源基準電圧Ｖｒｅｆに連結される。差動増幅器５６の出力Ｖｏｕｔは大容量ＰＭＯＳトランジスタ５８に連結される。大容量ＰＭＯＳトランジスタ５８は、差動増幅器５６、外部電源電圧ＥＶＣ及び内部電源電圧ＩＶＣに連結される。大容量ＰＭＯＳトランジスタ５８は差動増幅器５６の出力Ｖｏｕｔにより制御される。
【００２８】
外部電源電圧ＥＶＣが印加されると、基準電圧発生装置３０及び内部電源基準電圧発生装置４０を介して内部電源基準電圧Ｖｒｅｆが内部電源電圧ドライバ５０に連結される。ところが、内部電源電圧ＩＶＣはまだ０Ｖであるので、差動増幅器５６は負の電圧を出力する。従って、大容量ＰＭＯＳトランジスタ５８はターンオンされ、外部電源電圧ＥＶＣと内部電源電圧ＩＶＣとの間はチャネル（ｃｈａｎｎｅｌ）を介して連結される。よって、外部電源電圧ＥＶＣが上昇するにつれ、内部電源電圧ＩＶＣも上昇するようになる。そして、内部電源電圧ＩＶＣが内部電源基準電圧Ｖｒｅｆと等しい電圧レベルに到達すると、内部電源電圧ＩＶＣは上昇を中止し、一定の電圧レベルを保持する。
【００２９】
ここで、外部電源電圧ＥＶＣが印加されて上昇し始めると、基準電圧Ｖｒｅｆ０は所定のレベルに到達するまで上昇する。そして、内部電源基準電圧Ｖｒｅｆは基準電圧Ｖｒｅｆ０及び外部電源電圧ＥＶＣに基づいて、所定のレベルに到達するまで上昇する。ところが、内部電源電圧ＩＶＣは、内部電源電圧ドライバ５０によって内部電源基準電圧Ｖｒｅｆと等しいレベルを有するように設計されている。従って、内部電源電圧ＩＶＣは、内部電源基準電圧Ｖｒｅｆが所定のレベルまで上昇する間、一緒に上昇する。
【００３０】
図２は、図１に図示された内部電源基準電圧発生装置４０を詳しく示す回路図である。図２を参照すると、内部電源基準電圧発生装置４０は、差動増幅器４６、ＰＭＯＳトランジスタ４８、アップトリム４２、ダウントリム４４及び抵抗Ｒ１０、Ｒ１１で構成される。
差動増幅器４６の非反転入力は、アップトリム４２とダウントリム４４との間のノードＮに連結される。そして、差動増幅器４６の反転入力は基準電圧Ｖｒｅｆ０に連結される。差動増幅器４６の出力ＶｏｕｔはＰＭＯＳトランジスタ４８に連結される。
【００３１】
ＰＭＯＳトランジスタ４８は、差動増幅器４６、外部電源電圧ＥＶＣ、内部電源基準電圧Ｖｒｅｆに連結され、抵抗Ｒ１１を介してアップトリム４２に連結される。ここで、内部電源基準電圧Ｖｒｅｆは内部電源電圧ＩＶＣと等しいレベルの電圧である。ＰＭＯＳトランジスタ４８は、差動増幅器４６の出力Ｖｏｕｔによって制御される。
アップトリム４２は、ダウントリム４４及び差動増幅器４６の非反転入力に連結され、抵抗Ｒ１１を介してＰＭＯＳトランジスタに連結される。アップトリム４２は抵抗Ｒ２、Ｒ３と電気ヒューズとで構成される。
【００３２】
電気ヒューズは、ラッチとヒューズトランジスタＦＴ２、ＦＴ３で構成されるように図示されている。ヒューズトランジスタＦＴ２、ＦＴ３は、抵抗Ｒ２、Ｒ３と並列に連結され、ゲートはラッチと連結される。ヒューズトランジスタＦＴ２、ＦＴ３がターンオンされると、抵抗Ｒ２、Ｒ３は回路に適用されない。逆に、ヒューズトランジスタＦＴ２、ＦＴ３がターンオフされると、抵抗Ｒ２、Ｒ３は回路に適用される。従って、抵抗Ｒ２、Ｒ３が回路に適用されるかどうかは、ラッチに格納されたデータによって決まる。
【００３３】
ラッチには、パワーアップリセット信号ＰＵＲと制御信号ＴＲＩＭ＜２＞、ＴＲＩＭ＜３＞が印加される。ラッチにパワーアップリセット信号ＰＵＲが印加されると、ヒューズトランジスタＦＴ２、ＦＴ３はターンオンされる。よって、抵抗Ｒ２、Ｒ３は回路に適用されない。一方、ラッチに制御信号ＴＲＩＭ＜２＞、ＴＲＩＭ＜３＞が印加されると、ヒューズトランジスタＦＴ２、ＦＴ３はターンオフされる。よって、抵抗Ｒ２、Ｒ３は回路に適用される。
【００３４】
ダウントリム４４は、アップトリム４２及び差動増幅器４６の非反転入力に連結され、抵抗Ｒ１０を介して接地電圧と連結される。ダウントリム４４はアップトリム４２と同様な構造を有する。ダウントリム４４は、抵抗Ｒ０、Ｒ１と電気ヒューズとで構成される。電気ヒューズは、ラッチとヒューズトランジスタＦＴ０、ＦＴ１で構成される。ダウントリム４４には、パワーアップリセット信号ＰＵＲと制御信号ＴＲＩＭ＜０＞、ＴＲＩＭ＜１＞とが印加される。
【００３５】
ノードＮの電圧は基準電圧Ｖｒｅｆ０と等しい電圧レベルに到達するまで上昇する。ここで、ノードＮの電圧は、内部電源基準電圧Ｖｒｅｆより低い電圧である。ノードＮの電圧は内部電源基準電圧Ｖｒｅｆが分配された電圧だからである。ところが、ノードＮの電圧が基準電圧Ｖｒｅｆ０と等しい電圧になったので、内部電源基準電圧Ｖｒｅｆは基準電圧Ｖｒｅｆ０より高い電圧である。即ち、内部電源基準電圧Ｖｒｅｆは基準電圧Ｖｒｅｆ０から変換されたといえる。
【００３６】
変換される比率はノードＮを基準に定まる。変換比率は、ノードＮの上部抵抗Ｒ２、Ｒ３、Ｒ１１に対する下部抵抗Ｒ１０、Ｒ０、Ｒ１の比率である。上部抵抗Ｒ２、Ｒ３、Ｒ１１が増加すると、内部電源基準電圧Ｖｒｅｆの変換比率は減少する。即ち、アップトリム４２のヒューズトランジスタＦＴ２、ＦＴ３がターンオフされて上部抵抗Ｒ２、Ｒ３、Ｒ１１が増加すれば、内部電源基準電圧Ｖｒｅｆは低くなる。
【００３７】
下部抵抗Ｒ１０、Ｒ０、Ｒ１が増加すると、内部電源基準電圧Ｖｒｅｆの変換比率は増加する。即ち、ダウントリム４４のヒューズトランジスタＦＴ０、ＦＴ１がターンオフされて下部抵抗Ｒ１０、Ｒ０、Ｒ１が増加すれば、内部電源基準電圧Ｖｒｅｆは高くなる。従って、アップトリム４２とダウントリム４４を制御することで、目標とする内部電源基準電圧Ｖｒｅｆを出力することができる。
【００３８】
電気ヒューズにパワーアップリセット信号ＰＵＲが印加されると、全てのラッチは初期化される。従って、ヒューズトランジスタＦＴ０〜ＦＴ３は全部ターンオンされる。即ち、電気ヒューズの全ての抵抗Ｒ０〜Ｒ３は回路に適用されない。そして、各抵抗Ｒ１０、Ｒ１１の比率によって内部電源基準電圧Ｖｒｅｆが生成される。
【００３９】
この時、抵抗Ｒ１０、Ｒ１１が誤差によって設計された値を有することができないため、内部電源基準電圧Ｖｒｅｆも設計された電圧レベルに到達できない。よって、内部電源電圧ＩＶＣも設計された電圧レベルに到達できない。ここで、内部電源電圧ＩＶＣが検出電圧ＶＤＣＴより低い電圧レベルである場合、パワーアップ読み出し（ｐｏｗｅｒ−ｕｐ  ｒｅａｄ）は行われず、内部電源電圧ＩＶＣは制御されない。従って、内部電源電圧ＩＶＣを検出電圧ＶＤＣＴより高い電圧レベルに到達させるために、パワーアップリセットＰＵＲの後に別途に電気ヒューズが制御される。
【００４０】
電気ヒューズに印加される制御信号は、内部電源電圧ＩＶＣが検出電圧ＶＤＣＴより高くなるよう電気ヒューズを制御する。例えば、パワーアップリセットＰＵＲ後、制御信号ＴＲＩＭ＜３：０＞として１０００を伝達する場合、ヒューズトランジスタＦＴ０はターンオフされ、他のヒューズトランジスタＦＴ１〜ＦＴ３はターンオン状態を保持する。ダウントリム４４の抵抗が増加したので、内部電源基準電圧Ｖｒｅｆは上昇する。即ち、内部電源電圧ＩＶＣはパワーアップリセットＰＵＲされた状態より高い電圧に到達する。
【００４１】
パワーアップリセットＰＵＲの後、電気ヒューズを制御する制御信号は、内部電源電圧ＩＶＣが目標電圧ＶＴＡＲレベルに到達する前に生成される。従って、パワーアップリセット信号ＰＵＲの電圧レベルによって制御信号が生成できるように、メモリ装置に物理的に制御信号発生器が備えられるか、ロジックによって制御信号が生成される。
内部電源電圧ＩＶＣが必ず検出電圧ＶＤＣＴより高くなるように電気ヒューズが制御されれば、パワーアップ読み出しは必ず行われる。そして、内部電源電圧ＩＶＣは目標電圧ＶＴＡＲと等しいレベルに制御される。以下で、パワーアップリセットＰＵＲの後、電気ヒューズを制御する信号を第１制御信号ＴＲＩＭ１、メモリセルアレイからデータが読み出された後、電気ヒューズを制御する信号を第２制御信号ＴＲＩＭ２と称する。
【００４２】
図３は、本発明の実施の形態による半導体メモリ装置２００を示すブロック図である。図３を参照すると、半導体メモリ装置２００は、パワーアップ検出器１０、制御信号発生器２０、基準電圧発生装置３０、内部電源基準電圧発生装置４０、内部電源電圧ドライバ５０、内部電源電圧検出器６０、制御回路７０、行デコーダ８０、ページバッファ９０及びセルアレイ１００を含む。
【００４３】
パワーアップ検出器１０は、外部電源電圧ＥＶＣ、制御信号発生器２０、内部電源基準電圧発生装置４０に連結される。外部電源電圧ＥＶＣが初期化電圧ＶＩＮＩに到達すると、パワーアップ検出器１０はパワーアップリセット信号ＰＵＲを生成する。パワーアップリセット信号ＰＵＲは、制御信号発生器２０、内部電源基準電圧発生装置４０に伝達される。
【００４４】
制御信号発生器２０は、パワーアップ検出器１０及び内部電源基準電圧発生装置４０に連結される。制御信号発生器２０は第１制御信号ＴＲＩＭ１を生成する。制御信号発生器２０は、パワーアップ検出器１０からパワーアップリセット信号ＰＵＲを受信し、第１制御信号ＴＲＩＭ１を内部電源基準電圧発生装置４０に伝達する。
基準電圧発生装置３０は、外部電源電圧ＥＶＣ及び内部電源基準電圧発生装置４０に連結される。基準電圧発生装置３０は、外部電源電圧ＥＶＣを受信して基準電圧Ｖｒｅｆ０を生成する。基準電圧Ｖｒｅｆ０は内部電源基準電圧発生装置４０に伝送される。
【００４５】
内部電源基準電圧発生装置４０は、パワーアップ検出器１０、制御信号発生器２０、基準電圧発生装置３０、内部電源電圧ドライバ５０、制御回路７０及び外部電源電圧ＥＶＣに連結される。パワーアップ検出器１０からパワーアップリセット信号ＰＵＲが伝達されると、内部電源基準電圧発生装置４０のラッチはリセットされる。そして、制御信号発生器２０から第１制御信号ＴＲＩＭ１が、または制御回路７０から第２制御信号ＴＲＩＭ２が伝送されると、電気ヒューズの短絡が制御される。内部電源基準電圧発生装置４０は、制御された電気ヒューズに基づいて基準電圧Ｖｒｅｆ０を内部電源基準電圧Ｖｒｅｆに変換する。内部電源基準電圧Ｖｒｅｆは内部電源電圧ドライバ５０に伝送される。
【００４６】
内部電源電圧ドライバ５０は、内部電源基準電圧発生装置４０、内部電源電圧ＩＶＣ及び内部電源電圧検出器６０に連結される。内部電源基準電圧発生装置４０から内部電源基準電圧Ｖｒｅｆが伝送されると、内部電源電圧ドライバ５０は、内部電源基準電圧Ｖｒｅｆのレベルと等しいレベルを有する内部電源電圧ＩＶＣを生成する。内部電源電圧ＩＶＣはメモリ装置に供給され、また内部電源電圧検出器６０に伝達される。
【００４７】
内部電源電圧検出器６０は、内部電源電圧ドライバ５０、内部電源電圧ＩＶＣ、制御回路７０に連結される。内部電源電圧ドライバ５０から伝達された内部電源電圧ＩＶＣが検出電圧ＶＤＣＴに到達すると、内部電源電圧検出器６０は読み出し信号ＲＳを生成する。読み出し信号ＲＳは制御回路７０に伝達される。
【００４８】
制御回路７０は、内部電源基準電圧発生装置４０、内部電源電圧検出器６０、行デコーダ８０及びページバッファ９０に連結される。内部電源電圧検出器６０から読み出し信号ＲＳが伝達されると、制御回路７０は、行デコーダ８０とページバッファ９０を制御して読み出し動作を行う。
【００４９】
制御回路７０がページバッファ９０を介してセルアレイ１００の列を選択し、行デコーダ８０がセルアレイ１００の行を選択すると、セルアレイ１００に格納されたデータ（Ｅ−ｆｕｓｅ  ｄａｔａ）がページバッファ９０を介して読み出される。制御回路７０は、読み出されたデータに基づいて第２制御信号ＴＲＩＭ２を生成する。生成された第２制御信号ＴＲＩＭ２は内部電源基準電圧発生装置４０に伝達される。また、制御回路７０は、半導体メモリ装置２００の構成要素を制御する。
【００５０】
行デコーダ８０は、制御回路７０及びセルアレイ１００に連結される。行デコーダ８０は、制御回路７０により制御されて、セルアレイ１００の行を選択する。ページバッファ８０は、制御回路７０及びセルアレイ１００に連結される。ページバッファ９０は、制御回路７０により制御されて、セルアレイ１００から読み出されるデータを臨時に格納する。また、セルアレイ１００に書き込まれるデータが臨時に格納される。
【００５１】
セルアレイ１００は、行デコーダ８０及びページバッファ９０に連結される。行デコーダ８０により行が選択され、ページバッファ９０により列が選択されると、選択されたメモリセルのデータはページバッファ９０に伝送される。セルアレイ１００にはメモリセルが配列されており、電気ヒューズを制御するデータ（Ｅ−ｆｕｓｅ  ｄａｔａ）が格納されている。
【００５２】
電気ヒューズ制御データは、第２制御信号を生成するためのデータである。電気ヒューズ制御データは、メモリ装置に電源電圧が印加される前にも存在するデータである。従って、電気ヒューズ制御データは、メモリ装置内に不揮発性で格納されるか、ロジックによって定まる。不揮発性メモリ装置（例えば、フラッシュメモリ）の場合、メモリセルアレイに格納することもできる。本発明による実施の形態では、電気ヒューズ制御データがメモリセルアレイに格納されたものとして例示されている。
【００５３】
図４は、図３に図示されたメモリ装置で、本発明の実施の形態によって内部電源電圧が制御される過程を示すダイヤグラムである。図４を参照すると、内部電源電圧ＩＶＣは初期化電圧ＶＩＮＩ、検出電圧ＶＤＣＴ及び目標電圧ＶＴＡＲに基づいて制御される。ここで、２．７〜３．６Ｖの外部電源電圧ＥＶＣが印加されるものとして例示されている。
【００５４】
初期化電圧ＶＩＮＩ（例えば、１．５Ｖ）は外部電源電圧ＥＶＣと係わる電圧である。外部電源電圧ＥＶＣが初期化電圧ＶＩＮＩに到達すると、パワーアップリセット（ｐｏｗｅｒ−ｕｐ  ｒｅｓｅｔ）が行われる。即ち、メモリ装置で、メモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）を除いた格納装置（例えば、ラッチ）はリセット（ｒｅｓｅｔ）される。
【００５５】
検出電圧ＶＤＣＴ（例えば、２Ｖ）は内部電源電圧ＩＶＣと係わる電圧である。内部電源電圧ＩＶＣが検出電圧ＶＤＣＴに到達すると、パワーアップ読み出しＰＲが行われる。即ち、メモリセルアレイに格納された電気ヒューズ制御データが読み出される。メモリセルアレイから読み出されるデータは、内部電源電圧ＩＶＣのレベルが目標電圧ＶＴＡＲレベルに到達するように電気ヒューズを制御するデータである。目標電圧ＶＴＡＲ（例えば、２．５Ｖ）は、メモリ装置で要求される内部電源電圧ＩＶＣのレベルである。
【００５６】
外部電源電圧ＥＶＣ、内部電源電圧ＩＶＣ、パワーアップリセット信号ＰＵＲ及び制御信号ＴＲＩＭ＜３：０＞の時間による変化が図示されている。ここで、第１制御信号ＴＲＩＭ１は、パワーアップリセットＰＵＲ後、内部電源電圧ＩＶＣが検出電圧ＶＤＣＴより高くなるよう電気ヒューズを制御する制御信号である。第２制御信号ＴＲＩＭ２は、内部電源電圧ＩＶＣが目標電圧ＶＴＡＲに到達するように電気ヒューズを制御する制御信号である。
【００５７】
以下、図３及び図４を参照して、本発明の実施の形態による内部電源電圧ＩＶＣ制御過程を説明する。
先ず、外部電源電圧ＥＶＣが半導体メモリ装置２００に供給されると、外部電源電圧ＥＶＣがパワーアップ検出器１０と基準電圧発生装置３０とに印加される。外部電源電圧ＥＶＣが印加されると、基準電圧発生装置３０は基準電圧Ｖｒｅｆ０を生成する。内部電源基準電圧発生装置４０は基準電圧発生装置３０から基準電圧Ｖｒｅｆ０を受信し、内部電源基準電圧Ｖｒｅｆを生成する。
【００５８】
内部電源電圧ドライバ５０は内部電源基準電圧発生装置４０から内部電源基準電圧Ｖｒｅｆを受信し、内部電源基準電圧Ｖｒｅｆと等しいレベルの内部電源電圧ＩＶＣを生成する。従って、外部電源電圧ＥＶＣが増加するにつれ、内部電源電圧ＩＶＣも増加する。
外部電源電圧ＥＶＣが初期化電圧ＶＩＮＩに到達すると、パワーアップ検出器１０はパワーアップリセット信号ＰＵＲを生成する。パワーアップリセット信号ＰＵＲは、メモリ装置２００内の全ての格納装置をリセットする。即ち、内部電源基準電圧発生装置４０のラッチもリセットされる。従って、電気ヒューズの全てのヒューズトランジスタＦＴ０〜ＦＴ３（図２参照）はターンオンされ、電気ヒューズと連結された全ての抵抗が回路に適用されない。
【００５９】
制御信号発生器２０はパワーアップリセット信号ＰＵＲを受信し、パワーアップリセット信号ＰＵＲが非活性化されるまで待機する。パワーアップリセット信号ＰＵＲが非活性化されると、制御信号発生器２０は第１制御信号ＴＲＩＭ１を生成し、内部電源基準電圧発生装置４０に伝達する。第１制御信号ＴＲＩＭ１は、内部電源基準電圧Ｖｒｅｆが必ず検出電圧ＶＤＣＴより高い電圧に到達するように電気ヒューズを制御する信号である。
【００６０】
例えば、第１制御信号ＴＲＩＭ１は１０００に設定することができる。このような場合、内部電源基準電圧発生装置４０で、ヒューズトランジスタＦＴ０（図２参照）はターンオフされ、他のヒューズトランジスタＦＴ１〜ＦＴ３（図２参照）はターンオン状態を保持する。ダウントリム４４の抵抗Ｒ０、Ｒ１（図２参照）の値が増加したので、内部電源基準電圧ＶｒｅｆはパワーアップリセットＰＵＲされた時の内部電源基準電圧Ｖｒｅｆより高くなる。
【００６１】
電気ヒューズの制御が完了すると、第１制御信号ＴＲＩＭ１は非活性化される。第１制御信号ＴＲＩＭ１の非活性化は００００を印加することにより行われる。また、如何なる信号も伝送しない方法も使用できる。制御信号として００００を印加する場合、制御信号００００は別途のロジック（図示せず）によって生成される。
内部電源電圧ドライバ５０は、内部電源基準電圧Ｖｒｅｆと等しいレベルの内部電源電圧ＩＶＣを生成する。従って、内部電源電圧ＩＶＣは必ず検出電圧ＶＤＣＴより高いレベルに到達する。内部電源電圧ＩＶＣが検出電圧ＶＤＣＴに到達すると、パワーアップ読み出しＰＲがＰＲ区間の間に行われる。
【００６２】
先ず、内部電源電圧検出器６０は読み出し信号ＲＳを生成する。生成された読み出し信号ＲＳは制御回路７０に伝送される。制御回路７０は読み出し信号ＲＳを受信し、電気ヒューズを制御するデータ（Ｅ−ｆｕｓｅ  ｄａｔａ）をセルアレイ１００から読み出す。読み出しが完了すると、制御回路７０は読み出されたデータに基づいて第２制御信号ＴＲＩＭ２を生成する。生成された第２制御信号ＴＲＩＭ２は内部電源基準電圧発生装置４０に伝達される。
【００６３】
そして、Ｔ区間の間、内部電源電圧ＩＶＣが制御される。第２制御信号ＴＲＩＭ２は、内部電源基準電圧Ｖｒｅｆを目標電圧ＶＴＡＲと等しい電圧に制御する。例えば、第２制御信号ＴＲＩＭ２は００１０に設定することができる。内部電源基準電圧発生装置４０は、第２制御信号ＴＲＩＭ２を受信して電気ヒューズの短絡を制御する。制御が完了すると、内部電源電圧ＩＶＣは目標電圧ＶＴＡＲと等しい電圧を保持するようになる。その後、第２制御信号ＴＲＩＭ２は非活性化される。第２制御信号ＴＲＩＭ２の非活性化は００００を印加することにより行われる。また、如何なる信号も伝送しない方法も使用できる。制御信号として００００を印加する場合、制御信号００００は別途のロジック（図示せず）によって生成される。
【００６４】
上述したように、本発明はパワーアップリセットＰＵＲ後に内部電源電圧発生装置に第１制御信号ＴＲＩＭ１を印加することで、内部電源電圧ＩＶＣが検出電圧ＶＤＣＴより高くなるように制御する。従って、内部電源電圧ＩＶＣが設計された電圧レベルに到達できなくても、パワーアップ読み出しＰＲは必ず行われる。即ち、内部電源電圧ＩＶＣは目標電圧ＶＴＡＲレベルに制御され、メモリ装置は正常的に動作するようになる。
【００６５】
図５は、本発明のフラッシュメモリ装置を備えるメモリカードを例示的に示すブロック図である。図５を参照すると、高容量のデータ格納能力を支援するためのメモリカード３００には、本発明によるフラッシュメモリ装置３１０が装着される。本発明によるメモリカード３００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置３１０との間の諸データ交換を制御するメモリコントローラ３２０を含む。
【００６６】
ＳＲＡＭ３２１は、プロセッシングユニット３２２の動作メモリとして使用される。ホストインターフェース３２３は、メモリカード３００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック３２４は、マルチビットフラッシュメモリ装置３１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース３２５は、本発明のフラッシュメモリ装置３１０とインタフェースする。
【００６７】
プロセッシングユニット３２２はメモリコントローラ３２０のデータ交換のための諸制御動作を行う。図面には図示されていないが、本発明によるメモリカード３００はホストとのインタフェースのためのコードデータを格納するＲＯＭ（図示せず）などをさらに備えることができるのは、当分野の通常的な知識を習得した者に自明である。
【００６８】
図６は、本発明による半導体メモリ装置を含むメモリシステムを示すブロック図である。図６を参照すると、メモリシステム４００は、半導体メモリ装置４２０、電源４４０、中央処理装置４１０、ユーザインタフェース４３０及びシステムバス４５０を含む。
半導体メモリ装置４２０は、システムバス４５０を介して、電源４４０、中央処理装置４１０及びユーザインタフェース４３０に電気的に連結される。半導体メモリ装置４２０には、ユーザインタフェース４３０を介して提供されるか、または中央処理装置４１０によって処理されたデータが格納される。
【００６９】
本発明の実施の形態は、内部電源基準電圧発生装置の電気ヒューズを制御する場合を例示している。しかし、内部電源電圧発生装置は、様々な構造に応用することができる。また、本発明の実施の形態は、電気ヒューズ制御データ（Ｅ−ｆｕｓｅ  ｄａｔａ）がセルアレイに格納されたものとして例示している。しかし、揮発性メモリ装置の場合、メモリ装置は、内部に不揮発性で制御データが格納されるように具現するか、ロジックによって制御信号が生成されるように具現することができる。
【００７０】
本発明の詳細な説明では具体的な実施の形態について説明したが、本発明の範囲と技術的思想から逸脱しない限り様々な変形ができることは自明である。従って、本発明の範囲は、上述の実施の形態に限定されてはならず、特許請求の範囲だけでなく本発明の特許請求の範囲と均等なものにより定まるべきである。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態による内部電源電圧発生装置を概略的に示すブロック図である。
【図２】図１に図示された内部電源電圧発生装置の内部電源基準電圧発生装置を示す回路図である。
【図３】本発明の実施の形態によるメモリ装置を示すブロック図である。
【図４】本発明の実施の形態による内部電源電圧制御過程を示すグラフである。
【図５】本発明によるＮＡＮＤフラッシュメモリ装置を備えるメモリカードを示すブロック図である。
【図６】本発明によるＮＡＮＤフラッシュメモリ装置を含むメモリシステムを示すブロック図である。
【符号の説明】
【００７２】
１０    パワーアップ検出器
２０    制御信号発生器
３０    基準電圧発生装置
４０    内部電源基準電圧発生装置
５０    内部電源電圧ドライバ
６０    内部電源電圧検出器
７０    制御回路
８０    行デコーダ
９０    ページバッファ
１００    セルアレイ
【図１】
0005390802.tif 000002
【図２】
0005390802.tif 000003
【図３】
0005390802.tif 000004
【図４】
0005390802.tif 000005
【図５】
0005390802.tif 000006
【図６】
0005390802.tif 000007