(57)【特許請求の範囲】
【請求項１】
基板上に、サブコレクタ層、コレクタ層、ベース層、第１エミッタ層、第２エミッタ層、および、キャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記第２エミッタ層は、前記第１エミッタ層に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、前記第２エミッタ層を構成する半導体がｎ型の不純物添加によって縮退し、
前記第１エミッタ層は、前記ベース層の側に配置されてｎ型の不純物が添加された第１半導体層と、前記第２エミッタ層側に前記第１半導体層に接して配置されて不純物が無添加の第２半導体層とから構成され、
前記第１半導体層は、前記ベース層に接して形成され、
前記第１エミッタ層はＩｎＰより構成され、前記第２エミッタ層はＩｎＧａＡｓより構成され、
前記第１半導体層は、厚さが２０ｎｍ以下とされ、不純物濃度が１×１０18ｃｍ-3以上とされ、
前記ベース層は、ｐ型のＩｎＧａＡｓまたはＧａＡｓＳｂから構成され、
前記第１エミッタ層と一体に形成されたレッジ構造部を備える
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
基板上に、サブコレクタ層、コレクタ層、ベース層、第１エミッタ層、第２エミッタ層、および、キャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記第２エミッタ層は、前記第１エミッタ層に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、前記第２エミッタ層を構成する半導体がｎ型の不純物添加によって縮退し、
前記第１エミッタ層は、前記ベース層の側に配置されてｎ型の不純物が添加された第１半導体層と、前記第２エミッタ層側に前記第１半導体層に接して配置されて不純物が無添加の第２半導体層とから構成され、
前記第１エミッタ層は、前記第１半導体層および前記第２半導体層に加え、前記第１半導体層と前記ベース層との間に配置されて不純物が無添加の第３半導体層を備え、
前記第１エミッタ層はＩｎＰより構成され、前記第２エミッタ層はＩｎＧａＡｓより構成され、
前記第１半導体層は、厚さが２０ｎｍ以下とされ、不純物濃度が１×１０18ｃｍ-3以上とされ、
前記第３半導体層は、厚さが１０ｎｍ以下とされ、
前記ベース層は、ｐ型のＩｎＧａＡｓまたはＧａＡｓＳｂから構成され、
前記第１エミッタ層と一体に形成されたレッジ構造部を備える
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
化合物半導体を用いたヘテロ接合バイポーラトランジスタ(Heterojunction Bipolar Transistor：ＨＢＴ)は、高速かつ低消費電力動作に優れた半導体素子であり、光通信システム向けの電子回路(ＩＣ)などの超高速集積回路への応用などが期待されている。このＨＢＴを用いた集積回路の消費電力を低減するには、ＨＢＴ素子自体の動作電流を低減することが重要である。このためには、ＨＢＴ素子の寸法を小さくする必要がある。
【０００３】
ところが、素子寸法の縮小は、エミッタの領域からこの周囲のベース（外部ベース）領域の表面に流れる表面再結合電流を相対的に増大させてしまう。この表面再結合電流の増大は、集積回路を安定に動作させる上で重要な電流利得を劣化させてしまう。これに対し、表面再結合電流の抑制を目的とし、エミッタ層の一部を外部ベース領域の上に延在させるレッジ構造が用いられている（特許文献１参照）。
【０００４】
このレッジ構造を用いたＨＢＴについて説明する。図８は、レッジ構造を用いたＨＢＴの構成を示す断面図である。このＨＢＴは、半絶縁性のＩｎＰからなる基板８０１の上に、不純物が高濃度に添加されたｎ型のＩｎＧａＡｓ／ＩｎＰからなるサブコレクタ層８０２，ｎ型のＩｎＧａＡｓからなるコレクタ層８０３、不純物が高濃度に添加されたｐ型のＩｎＧａＡｓからなるベース層８０４、ＩｎＰからなる第１エミッタ層８０５、不純物が高濃度に添加されたｎ型のＩｎＧａＡｓからなる第２エミッタ層８０６，および不純物が高濃度に添加されたｎ型のＩｎＧａＡｓからなるキャップ層８０７を備える。第１エミッタ層８０５は、ノンドープのＩｎＰ（ｉ型のＩｎＰ）から構成してもよく、また、不純物が低濃度に添加されたｎ型のＩｎＰから構成してもよい。
【０００５】
また、コレクタ層８０３の周囲のサブコレクタ層８０２の上にはコレクタ電極８１１が形成され、第１エミッタ層８０５の周囲のベース層８０４の上にはベース電極８１２が形成され、キャップ層８０７の上にはエミッタ電極８１３が形成されている。加えて、ベース電極８１２と第１エミッタ層８０５との間には、第１エミッタ層８０５と一体に形成されたレッジ構造部８０５ａが配置されている。レッジ構造部８０５ａは、いわゆる外部ベース領域に形成されており、外部ベース領域における再結合電流を抑制するために設けられている。
【０００６】
また、レッジ構造部８０５ａの上には、ここを保護するための窒化シリコン（ＳｉＮ）からなる保護構造８１４が形成されている。さらに、素子全体を保護するために、絶縁保護膜８１５が形成されている。絶縁保護膜８１５は、例えば、ベンゾシクロブテン（benzocyclobutene：ＢＣＢ）から構成することができる。なお、図示していないが、各電極に接続する配線が、絶縁保護膜８１５の上に形成されている。
【０００７】
ＩｎＧａＡｓからなる第２エミッタ層８０６は、ＩｎＰからなる第１エミッタ層８０５に対してウェットエッチング法により選択的に除去することが可能である。このため、素子寸法の小さいＨＢＴでも、第１エミッタ層８０５を活用して、レッジ構造部８０５ａを容易に形成することができる。第１エミッタ層８０５には不純物が添加されていないか、あるいは、添加されているとしても十分低濃度に抑えられているため、レッジ構造部８０５ａは十分に空乏化し、エミッタの領域から外部ベース領域への再結合電流を抑制することができる。
【０００８】
次に、上述したＨＢＴのバンド構造について図９を用いて説明する。図９は、上述したＨＢＴのエミッタ層、ベース層、および、コレクタ層のエネルギー・バンドを示したバンド図である。第２エミッタ層８０６には高濃度の不純物が添加されており、フェルミ準位が伝導帯端エネルギーよりも十分大きく、いわゆる、縮退状態が実現されている。このため、第２エミッタ層８０６と第１エミッタ層８０５の間には、伝導帯端不連続が存在するものの、円滑な電流注入が可能である。
【０００９】
以上をまとめると、不純物添加が実施されていないか、もしくは、不純物が添加されているとしても十分低濃度である第１エミッタ層８０５と、高濃度に不純物が添加された縮退状態の第２エミッタ層８０６とを組み合わせることによって、外部ベース領域におけるレッジ構造部８０５ａの空乏化と、第２エミッタ層８０６から内部ベース領域への円滑な電流注入とを、同時に実現することが可能である。この結果、上述したＨＢＴによれば、素子寸法の縮小に起因した電流利得劣化を抑制し、かつ、低消費電力で高速動作が可能な微細素子を実現することが可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９-１５２２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、ＨＢＴ集積回路の消費電力を削減する別の方法として、電源電圧の低減が挙げられる。これを実現するためには、ＨＢＴ素子の印加電圧が低減されても、ＨＢＴ素子が正常に機能・動作することが重要となる。このためには、所望の電流を得るのに必要なベース・エミッタ間電圧（ＨＢＴ素子のオン電圧）を低減させる必要がある。
【００１２】
上述したＨＢＴのオン電圧を低減させるためには、第１エミッタ層８０５あるいは第２エミッタ層８０６からベース層８０４へのトンネル電子注入を促進し、より大きな電流注入を実現することが必要となる。このためには、第１エミッタ層８０５を薄くする、もしくは、第１エミッタ層８０５の不純物濃度を増やしてエミッタ層からベース層へのトンネル確率を増加させることが重要である。
【００１３】
しかしながら、まず、第１エミッタ層８０５を薄くすると、ベース層からエミッタ層へのホール注入が無視できなくなり、エミッタ注入効率ならびに電流利得の低下を招くという問題が発生するようになる。また、第１エミッタ層８０５の薄層化は、エミッタ接合容量の増加を招くので、電流利得遮断周波数（高速性能）を低下させてしまうという欠点もある。
【００１４】
一方、第１エミッタ層８０５の不純物濃度を増加すると、レッジ構造部８０５ａの空乏化が十分ではなくなり、外部ベース領域での再結合電流が抑制できなくなるという問題が発生する。この結果、やはり、電流利得の劣化を招く。また、不純物濃度を増加すると、第１エミッタ層８０５がある程度厚くても、第１エミッタ層８０５に形成される空乏層自体は薄くなってしまうので、やはり、エミッタ接合容量が増加してしまい、電流利得遮断周波数の低下を招いてしまう。
【００１５】
以上のように、前述したＨＢＴでは、他の素子性能（電流利得や電流利得遮断周波数）を劣化させることなく、オン電圧を効果的に低減させることが難しいのが現状である。
【００１６】
本発明は、以上のような問題点を解消するためになされたものであり、電流利得や電流利得遮断周波数などの他の素子性能を劣化させることなく、ヘテロ接合バイポーラトランジスタのオン電圧が効果的に低減できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係るヘテロ接合バイポーラトランジスタは、基板上に、サブコレクタ層、コレクタ層、ベース層、第１エミッタ層、第２エミッタ層、および、キャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、第２エミッタ層は、第１エミッタ層に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、第２エミッタ層を構成する半導体がｎ型の不純物添加によって縮退し、第１エミッタ層は、ベース層の側に配置されてｎ型の不純物が添加された第１半導体層と、第２エミッタ層側に第１半導体層に接して配置されて不純物が無添加の第２半導体層とから構成され、第１半導体層は、ベース層に接して形成され、第１エミッタ層はＩｎＰより構成され、第２エミッタ層はＩｎＧａＡｓより構成され、第１半導体層は、厚さが２０ｎｍ以下とされ、不純物濃度が１×１０18ｃｍ-3以上とされている。
【００１８】
本発明に係るヘテロ接合バイポーラトランジスタは、基板上に、サブコレクタ層、コレクタ層、ベース層、第１エミッタ層、第２エミッタ層、および、キャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、第２エミッタ層は、第１エミッタ層に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、第２エミッタ層を構成する半導体がｎ型の不純物添加によって縮退し、第１エミッタ層は、ベース層の側に配置されてｎ型の不純物が添加された第１半導体層と、第２エミッタ層側に第１半導体層に接して配置されて不純物が無添加の第２半導体層とから構成され、第１エミッタ層は、第１半導体層および第２半導体層に加え、第１半導体層とベース層との間に配置されて不純物が無添加の第３半導体層を備え、第１エミッタ層はＩｎＰより構成され、第２エミッタ層はＩｎＧａＡｓより構成され、第１半導体層は、厚さが２０ｎｍ以下とされ、不純物濃度が１×１０18ｃｍ-3以上とされ、第３半導体層は、厚さが１０ｎｍ以下とされている。
【００１９】
上記ヘテロ接合バイポーラトランジスタにおいて、ベース層は、ｐ型のＩｎＧａＡｓまたはＧａＡｓＳｂから構成され、第１エミッタ層と一体に形成されたレッジ構造部を備える。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、第１エミッタ層を、ベース層側に配置されて不純物が添加された第１半導体層と、第２エミッタ層側に第１半導体層に接して配置されて不純物が無添加の第２半導体層とから構成したので、電流利得や電流利得遮断周波数などの他の素子性能を劣化させることなく、ヘテロ接合バイポーラトランジスタのオン電圧が効果的に低減できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２１】
【図１Ａ】図１Ａは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタのより詳細な構成を示す断面図である。
【図２】図２は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタのバンド構造を示すバンド図である。
【図３】図３は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図４】図４は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタのバンド構造を示すバンド図である。
【図５】図５は、実施の形態１（本発明）のＨＢＴと比較対象のＨＢＴとで、電流輸送特性を比較した結果を示す特性図である。
【図６】図６は、実施の形態１（本発明）のＨＢＴと、比較対象のＨＢＴとで電流利得を比較した結果を示す特性図である。
【図７】図７は、実施の形態１（本発明）のＨＢＴと、比較対象のＨＢＴとで電流利得遮断周波数を比較した結果を示す特性図である。
【図８】図８は、レッジ構造を用いたＨＢＴの構成を示す断面図である。
【図９】図９は、レッジ構造を用いたＨＢＴのバンド構造を示すバンド図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図を参照して説明する。
【００２３】
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１Ａは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す断面図である。図１Ａでは、ＨＢＴの構成を模式的に示している。
【００２４】
このＨＢＴは、基板１０１の上に、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、第１エミッタ層１０５、第２エミッタ層１０６、および、キャップ層１０７が順次積層されており、まず、第２エミッタ層１０６は、第１エミッタ層１０５に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、第２エミッタ層１０６を構成する半導体が不純物添加によって縮退している。加えて、このＨＢＴの第１エミッタ層１０５は、ベース層１０４の側に配置されて不純物が添加された第１半導体層１５１と、第２エミッタ層１０６の側に第１半導体層１５１に接して配置されて不純物が無添加の第２半導体層１５２とから構成されている。この実施の形態では、第１半導体層１５１が、ベース層１０４に接して形成されている場合を例にしている。
【００２５】
ここで、本実施の形態におけるより具体的なＨＢＴは、図１Ｂに示すように構成されていればよい。このＨＢＴは、半絶縁性の化合物半導体からなる基板１０１と、基板１０１の上に形成された化合物半導体からなるサブコレクタ層１０２と、サブコレクタ層１０２の上に形成された化合物半導体からなるコレクタ層１０３と、コレクタ層１０３の上に形成された化合物半導体からなるベース層１０４とを備える。
【００２６】
また、ベース層１０４の上に形成されたベース層１０４とは異なる化合物半導体からなる第１エミッタ層１０５と、第１エミッタ層１０５の上に形成されて第１エミッタ層１０５とは異なる化合物半導体から構成された第２エミッタ層１０６と、第２エミッタ層１０６の上に形成された化合物半導体からなるキャップ層１０７とを備える。
【００２７】
また、コレクタ層１０３の周囲のサブコレクタ層１０２の上に形成されたコレクタ電極１１１と、第１エミッタ層１０５の周囲のベース層１０４の上に形成されたベース電極１１２と、キャップ層１０７の上に形成されたエミッタ電極１１３とを備える。ここで、ベース電極１１２と第１エミッタ層１０５との間に配置されたレッジ構造部１０５ａが、第１エミッタ層１０５と一体に形成されている。言い換えると、いわゆるエミッタメサ部より延在している第１エミッタ層１０５の部分でレッジ構造部１０５ａが形成されている。
【００２８】
また、第１エミッタ層１０５は、ベース層１０４側に配置されて不純物が添加された第１半導体層１５１と、第２エミッタ層１０６側に第１半導体層１５１に接して配置されて不純物が無添加（ノンドープ）の第２半導体層１５２とから構成している。
【００２９】
また、レッジ構造部１０５ａの上には、ここを保護するための窒化シリコン（ＳｉＮ）からなる保護構造１１４が形成されている。さらに、素子全体を保護するために、絶縁保護膜１１５が形成されている。絶縁保護膜１１５は、例えば、ベンゾシクロブテン（ＢＣＢ）から構成することができる。また、図示していないが、各電極に接続する配線が、絶縁保護膜１１５の上に形成されている。
【００３０】
なお、前述したように、第２エミッタ層１０６には高濃度の不純物が添加されており、フェルミ準位が伝導帯端エネルギーよりも十分大きく、いわゆる、縮退状態が実現されている。このため、第２エミッタ層１０６と第１エミッタ層１０５の間には、伝導帯端不連続が存在するものの、円滑な電流注入が可能である。
【００３１】
例えば、基板１０１は、Ｆｅを添加することで半絶縁性としたＩｎＰから構成し、サブコレクタ層１０２は、ＩｎＧａＡｓ／ＩｎＰから構成し、コレクタ層１０３は、ｎ型のＩｎＧａＡｓから構成し、ベース層１０４は、不純物を高濃度に添加したｐ型のＩｎＧａＡｓから構成すればよい。また、第１エミッタ層１０５は、ＩｎＰから構成し、第２エミッタ層１０６は、不純物を高濃度に添加したｎ型のＩｎＧａＡｓから構成し、キャップ層１０７は、不純物を高濃度に添加したｎ型のＩｎＧａＡｓから構成すればよい。これらの各層は、例えば、よく知られた有機金属気相成長法や分子線エピタキシー法により形成できる。また、公知のリソグラフィー技術およびエッチング技術などにより、エミッタメサ部や電極構造が形成できることは言うまでもない。
【００３２】
上述した構成とした本実施の形態によれば、図２のバンド図に示すように、第１半導体層１５１の層厚を薄くすることで、伝導帯におけるエミッタ層からベース層にかけてのバリアの厚さ（エミッタ・バリア厚）を薄くすることができるようになる。一方、第１半導体層１５１を薄くしても、第２半導体層１５２の存在により第１エミッタ層１０５全体は薄くせずに済み、ベース層からエミッタ層へのホール注入を増大させることがない。
【００３３】
このように、本実施の形態によれば、第１エミッタ層１０５を、ベース層からエミッタ層へのホール注入が問題となる厚さに薄くすることなく、エミッタ層からベース層へのトンネル確率を増加させることができるようになり、トンネル電子注入を促進させることができるようになる。この結果、電流利得や電流利得遮断周波数などの他の素子性能を劣化させることなく、オン電圧が効果的に低減できるようになる。
【００３４】
ここで、第１半導体層１５１は、厚さが２０ｎｍ以下とされ、不純物濃度が１×１０18ｃｍ-3以上とされていればよい。このようにすることで、エミッタ・バリアの厚さを十分に薄くすることができ、トンネル電子注入を効果的に促進させることができる。これにより、ＨＢＴのオン電圧を効果的に低減させることが可能となる。また、第１半導体層１５１に添加される不純物によって生じる静電ポテンシャルの降下量は、伝導帯端不連続と同程度と小さいので、レッジ構造部１０５ａが十分に空乏化されることになる。この結果、エミッタから外部ベースへの再結合電流を抑制することができる。
【００３５】
また、エミッタ層を、第１エミッタ層１０５と、高濃度に不純物添加することによって十分に縮退させた第２エミッタ層１０６とから構成し、第１エミッタ層１０５でレッジ構造部１０５ａを形成している。また、第２エミッタ層１０６は、第１エミッタ層１０５に対してウェットエッチング法により選択的に除去される半導体材料によって構成している。このため、ウェットエッチングにより選択的に第１エミッタ層１０５を暴露するだけで、理想的なレッジ構造部１０５ａを形成することができる。（特許文献１参照）。
【００３６】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図３は、本発明の実施の形態２におけるＨＢＴの構成を示す断面図である。図３では、ＨＢＴの構成を模式的に示している。
【００３７】
このＨＢＴは、基板１０１の上に、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、第１エミッタ層３０５、第２エミッタ層１０６、および、キャップ層１０７が順次積層されており、まず、第２エミッタ層１０６は、第１エミッタ層３０５に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、第２エミッタ層１０６を構成する半導体が不純物添加によって縮退している。加えて、このＨＢＴの第１エミッタ層３０５は、ベース層１０４の側に配置されて不純物が添加された第１半導体層３５１と、第２エミッタ層１０６の側に第１半導体層３５１に接して配置されて不純物が無添加の第２半導体層３５２と、第１半導体層３５１とベース層１０４との間に配置されて不純物が無添加（ノンドープ）の第３半導体層３５３とから構成されている。本実施の形態では、第１エミッタ層３０５以外の構成は、前述した実施の形態１と同様である。
【００３８】
なお、本実施の形態においても、第２エミッタ層１０６には高濃度の不純物が添加されており、フェルミ準位が伝導帯端エネルギーよりも十分大きく、いわゆる、縮退状態が実現されている。このため、第２エミッタ層１０６と第１エミッタ層３０５の間には、伝導帯端不連続が存在するものの、円滑な電流注入が可能である。  
【００３９】
上述した構成とした本実施の形態によれば、図４のバンド図に示すように、第１半導体層３５１および第３半導体層３５３の層厚を薄くすることで、伝導帯におけるエミッタ層からベース層にかけてのバリアの厚さ（エミッタ・バリア厚）を薄くすることができるようになる。一方、第１半導体層３５１および第３半導体層３５３を薄くしても、第２半導体層３５２の存在により第１エミッタ層３０５全体は薄くせずに済み、ベース層からエミッタ層へのホール注入を増大させることがない。
【００４０】
このように、本実施の形態においても、第１エミッタ層３０５をベース層からエミッタ層へのホール注入が問題となる厚さに薄くすることなく、エミッタ層からベース層へのトンネル確率を増加させることができるようになり、トンネル電子注入を促進させることができるようになる。この結果、電流利得や電流利得遮断周波数などの他の素子性能を劣化させることなく、オン電圧が効果的に低減できるようになる。
【００４１】
ここで、第１半導体層３５１は、厚さが２０ｎｍ以下とされ、不純物濃度が１×１０18ｃｍ-3以上とされ、第３半導体層３５３は、厚さが１０ｎｍ以下とされていればよい。このようにすることで、エミッタ・バリアの厚さを十分に薄くすることができ、トンネル電子注入を効果的に促進させることができる。これにより、ＨＢＴのオン電圧を効果的に低減させることが可能となる。また、本実施の形態では、ノンドープの第３半導体層３５３がベース層１０４に接しており、不純物が添加されている第１半導体層３５１はベース層１０４には接していない。このために、仮に、第１半導体層３５１に添加された不純物が結晶欠陥を伴うようなことが起こりえたとしても、この影響が、エミッタ・ベース界面の結晶品質に及ぶことは避けられる。この結果、不純物添加自体に伴って起こりえる電流利得の劣化を回避することができる。
【００４２】
次に、実際に作製したＨＢＴの特性測定結果について説明する。本発明に係るＨＢＴとして、実施の形態１におけるＨＢＴを作製した。まず、Ｆｅを添加することで半絶縁性としたＩｎＰから構成した基板１０１を用いる。また、サブコレクタ層１０２はＩｎＧａＡｓ／ＩｎＰから構成し、コレクタ層１０３はｎ型のＩｎＧａＡｓから構成して層厚２５０ｎｍとした。また、ベース層１０４は、不純物濃度を４×１０19ｃｍ-3としたｐ型のＩｎＧａＡｓから構成し、層厚２５ｎｍとした。また、第１エミッタ層１０５は、ＩｎＰから構成して層厚２５ｎｍとし、この中で、第１半導体層１５１は、ｎ型の不純物濃度を４×１０18ｃｍ-3とし、層厚５ｎｍとした。また、第２エミッタ層１０６は、不純物濃度を３×１０19ｃｍ-3としたｎ型のＩｎＧａＡｓから構成した。
【００４３】
また、比較対象のＨＢＴとして、第１エミッタ層をノンドープのＩｎＰから構成した層厚２５ｎｍの単一層とし、他の構成は上述同様として作製した。また、いずれのＨＢＴも、エミッタメサ幅は０．５μｍ、エミッタメサ長は２μｍとした。
【００４４】
まず、上述した各ＨＢＴの電流輸送特性（ガンメル・プロット）について図５を用いて説明する。図５は、電流輸送特性を、上述した構成とした実施の形態１（本発明）のＨＢＴと、比較対象のＨＢＴとで比較した結果を示す特性図である。図５に示すように、例えばコレクタ電流が１ｍＡ／μｍ2の場合について比較すると、本発明に係るＨＢＴ（実線）のオン電圧は０．７６Ｖであり、比較対象のＨＢＴ（破線）のオン電圧は０．８９Ｖとなっている。このように、本発明に係るＨＢＴのオン電圧が、比較対象のＨＢＴに比べて０．１３Ｖ低減されていることが確認できる。
【００４５】
次に、電流利得および電流利得遮断周波数の比較結果について図６，７を用いて説明する。図６は、電流利得を比較した結果を示す特性図であり、図７は、電流利得遮断周波数を比較した結果を示す特性図である。図６，７に示すように、本発明に係るＨＢＴの電流利得および電流利得遮断周波数は、比較対象のＨＢＴに比べて遜色ない値が得られていることも確認できる。以上の結果から、本発明によれば、ＨＢＴ素子を微細化しても、電流利得や電流利得遮断周波数を劣化させることなく、オン電圧を効果的に低減できることが分かる。
【００４６】
また、本発明に係るＨＢＴおよび比較対象のＨＢＴのいずれにおいても、同一ウエハ上に作製した大面積素子（エミッタメサ幅：５０μｍ、エミッタメサ長：５０μｍ）の電流利得は、微細素子と同程度であり、レッジ構造を採用することによって、微細化に伴う電流利得劣化が抑制されていることが確認されている。
【００４７】
以上に説明したように、本発明では、第１エミッタ層において、ベース層との界面に近い領域に集中的に不純物を添加するようにしたので、エミッタ層とベース層の伝導帯端不連続に基づくエミッタ・バリアを薄くすることを可能としている。このため、エミッタ層からベース層へのトンネル電子注入を効率的に増加させることが可能となり、ＨＢＴのオン電圧を効果的に低下させることができる。さらに、エミッタ・バリア以外の領域では不純物が添加されていないため、外部ベース領域におけるレッジ部の空乏化を維持することができる。
【００４８】
上述したことにより、エミッタから外部ベース領域への再結合電流を十分に抑制することができ、電流利得の劣化を回避することが可能である。加えて、オン電圧低減のために、第１のエミッタ層の厚さを減少させる必要はないので、エミッタ接合容量が増加することもない。この結果、電流利得遮断周波数が低下することも避けられる。このように、本発明によれば、オン電圧が低く、電流利得や電流利得遮断周波数が十分高いＨＢＴ微細素子を実現することができ、超高速集積回路の消費電力を大幅に低減することが可能となる。
【００４９】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。上述した実施の形態では、超高速集積回路を実現する上で有望なｎｐｎ形ＩｎＰ／ＩｎＧａＡｓ系のＨＢＴを例にして説明しているが、これに限るものではない。例えば、ベース層に狭バンドギャップ材料であるＧａＡｓＳｂ系材料を用いたＩｎＰ／ＧａＡｓＳｂ系ＨＢＴに対しても同様に有効である。この場合も、上述した実施の形態におけるエミッタ層構造を、そのまま適用することができる。
【００５０】
また、上述した実施の形態では、第１エミッタ層をＩｎＰから構成し、第２エミッタ層をＩｎＧａＡｓから構成した場合を例に説明しているが、これに限るものではない。例えば、第１エミッタ層をＩｎＡｌＰもしくはＩｎＧａＰから構成しても、同様に有効である。また、第２エミッタ層を、ＩｎＡｌＧａＡｓ，ＧａＡｓＳｂ，ＩｎＧａＡｓＳｂあるいはＡｌＧａＡｓＳｂから構成しても、同様に有効である。
【符号の説明】
【００５１】
１０１…基板、１０２…サブコレクタ層、１０３…コレクタ層、１０４…ベース層、１０５…第１エミッタ層、１０５ａ…レッジ構造部、１０６…第２エミッタ層、１０７…キャップ層、１５１…第１半導体層、１５２…第２半導体層。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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