(57)【特許請求の範囲】
【請求項１】
電源電圧が与えられる電源ノードと、
第１の内部電源ノードと、
前記電源ノードと前記第１の内部電源ノードとの間に接続される第１の負荷回路と、
接地電圧が与えられる接地ノードと、
第２の内部電源ノードと、
前記第２の内部電源ノードと前記接地ノードとの間に接続される第２の負荷回路と、
前記第１の内部電源ノードの電圧を前記電源電圧よりも低い電圧に維持するための第１の内部電圧発生回路と、
前記第２の内部電源ノードの電圧を前記接地電圧よりも高い電圧に維持するための第２の内部電圧発生回路と、
前記第１の内部電源ノードと前記第２の内部電源ノードとの接続状態と、前記第１の内部電源ノードと前記第１の内部電圧発生回路との接続状態と、前記第２の内部電源ノードと前記第２の内部電圧発生回路との接続状態とを変更可能な接続回路とを備える、半導体集積回路装置。
【請求項２】
前記接続回路は、
前記第１の内部電源ノードと前記第１の内部電圧発生回路を接続するための第１のスイッチ回路と、
前記第２の内部電源ノードと前記第２の内部電圧発生回路を接続するための第２のスイッチ回路と、
前記第１の内部電源ノードと前記第２の内部電源ノードとの間の接続の強さを変更することが可能に構成された第３のスイッチ回路とを含む、請求項１に記載の半導体集積回路装置。
【請求項３】
前記第３のスイッチ回路は、
前記第１の内部電源ノードと前記第２の内部電源ノードとの間に直列に接続される第１、第２の接続ゲート回路を含み、
前記第１、第２の接続ゲート回路の中間ノードには、前記半導体集積回路装置の外部に設置されるキャパシタを接続するための端子が設けられる、請求項２に記載の半導体集積回路装置。
【請求項４】
前記第３のスイッチ回路は、
前記第１の内部電源ノードと前記第２の内部電源ノードとの間に、前記第１、第２の接続ゲート回路と直列に接続され、前記第１の負荷回路または前記第２の負荷回路の電流に応じて抵抗値が可変に制御されるトランジスタをさらに含む、請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１、第２の内部電圧発生回路のいずれかは、シリーズレギュレータを含む、請求項１に記載の半導体集積回路装置。
【請求項６】
前記第１の内部電源ノードの電圧が前記第２の内部電源ノードの電圧よりも低下した場合に、前記第１の内部電源ノードの電圧を昇圧して前記第２の内部電源ノードに昇圧した電圧を与える昇圧回路をさらに含む、請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は内部電圧発生回路を搭載した半導体集積回路装置全般に関するものである。
【背景技術】
【０００２】
機器の小型化、電池駆動時間の確保などの要求から、半導体集積回路装置に対しても消費電力の低減が求められている。このため、半導体集積回路装置には、消費電力の低減のためのさまざまな検討がなされている。
【０００３】
特開２００９−１６５２１８号公報（特許文献１）は、電荷の再利用効率を高める電力回生回路を開示する。この電力回生回路は、電荷を放出する第１の回路からの放電電荷を二次電池に充電し、二次電池からの放電電荷を電荷を必要とする第２の回路に送る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６５２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来は、マイクロプロセッサ、動画処理機能、メモリなどは、別々のチップで構成されてプリント配線基板上にマウントされ配線されていた。しかし近年、機器の小型化、プリント配線基板上の配線の単純化、高速化、低消費電力化などの理由から、それらの機能を同一チップに集積するＳｏＣ（システムオンチップ）技術が用いられるようになってきた。
【０００６】
さらには近年のモバイル機器化の流れにあって、それらのシステムはたとえば１．２Ｖといった低電圧、低消費電力での動作が可能であることが重要となってきている。その一方で、一般的に用いられるバッテリーは、発生電圧が高いこともあり、必ずしも出力電圧が低電圧動作に必要な電圧とは一致していない。
【０００７】
たとえば、リチウムイオン電池などは、標準時３．７Ｖ（電圧範囲は４．２Ｖ（充電直後）〜２．８Ｖ（消耗時））の出力電圧であり、電圧が高く、低電圧動作に必要な電圧（たとえば１．２Ｖ）とは一致していない。
【０００８】
バッテリー電圧と使用する電圧との差は、現状ではレギュレータチップなどにより調整される。しかし、この電圧の差が大きいと電力損失が大きくなり、バッテリーでシステムを使用可能な時間が短くなってしまう。またバッテリーの電圧が使用電圧の２倍を超える場合には、使用回路を２群に分割して電源ノードと接地ノードとの間に直列に２群を接続することが考えられるが、２群の電流が異なると各回路群の電源電圧が変動してしまう。
【０００９】
この発明の目的は、内部回路の電源電圧の安定性を確保しつつ、効率を改善したオンチップ電源回路を搭載した半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明は、要約すると、半導体集積回路装置であって、電源電圧が与えられる電源ノードと、第１の内部電源ノードと、電源ノードと第１の内部電源ノードとの間に接続される第１の負荷回路と、接地電圧が与えられる接地ノードと、第２の内部電源ノードと、第２の内部電源ノードと接地ノードとの間に接続される第２の負荷回路と、第１の内部電源ノードの電圧を電源電圧よりも低い電圧に維持するための第１の内部電圧発生回路と、第２の内部電源ノードの電圧を接地電圧よりも高い電圧に維持するための第２の内部電圧発生回路と、第１の内部電源ノードと第２の内部電源ノードとの接続状態と、第１の内部電源ノードと第１の内部電圧発生回路との接続状態と、第２の内部電源ノードと第２の内部電圧発生回路との接続状態とを変更可能な接続回路とを備える。
【発明の効果】
【００１１】
本発明によれば、内部回路（ロジック回路、メモリ回路、アナログ回路等）に供給する電源電圧の安定性が確保され、効率が改善したオンチップ電源回路を搭載した半導体集積回路装置を実現できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置１の構成を示す配置図である。
【図２】検討例の半導体装置の電源回路の構成を説明するための回路図である。
【図３】図２の検討例における電力損失を説明するための図である。
【図４】チャージリサイクル電源回路２の基本的な動作を説明するための図である。
【図５】改善された電力効率を説明するための図である。
【図６】本実施の形態の半導体装置に搭載されるチャージリサイクル電源回路２の詳細な構成を示した回路図である。
【図７】図６におけるスイッチ制御回路７２の構成を示した回路図である。
【図８】図６の接続回路３３の制御状態の遷移を説明するための状態遷移図である。
【図９】制御信号ＣＮＴ１〜ＣＮＴ４と制御状態（ｓｔａｔｅ）０〜４の関係を示した図である。
【図１０】スイッチ制御回路７２の動作のうち、電位ＶｓｓＴを監視する処理を説明するためのフローチャートである。
【図１１】スイッチ制御回路７２の処理のうち、電位ＶｄｄＢを監視する処理を説明するためのフローチャートである。
【図１２】使用中に電源電圧が内部使用電圧の２倍よりも低くなってしまう場合について説明するための図である。
【図１３】実施の形態２で用いられるチャージリサイクル電源回路１２０の構成を示す回路図である。
【図１４】図１３における昇圧回路１４４の構成を示した回路図である。
【図１５】昇圧回路１４４に与えられる制御信号Ｓ１〜Ｓ４の変化を示した動作波形図である。
【図１６】図１５の時刻ｔ１における昇圧回路１４４の接続状態を説明するための図である。
【図１７】図１５の時刻ｔ２における昇圧回路１４４の接続状態を説明するための図である。
【図１８】図１５の時刻ｔ３における昇圧回路１４４の接続状態を説明するための図である。
【図１９】３つの負荷を電源−接地間に直列に接続して使用する例を示した電圧関係を説明するための図である。
【図２０】実施の形態３で用いられるチャージリサイクル電源回路２０２の構成を示した回路図である。
【発明を実施するための形態】
【００１３】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１４】
［実施の形態１］
図１は、実施の形態１の半導体装置１の構成を示す配置図である。
【００１５】
図１を参照して、半導体装置１は、同一チップ上に配置された、複数のロジック回路４と、複数のメモリ回路６と、アナログ回路８と、これらに電源電圧を供給するチャージリサイクル電源回路２とを含む。
【００１６】
これら内部回路の周囲には、連続的に配置されている複数のパッドが設けられる。複数のパッドは、外部から電源電位が与えられる端子Ｅｘｔ．Ｖｄｄと、接地電位が与えられる端子Ｅｘｔ．ＧＮＤと、外付け容量を接続する端子Ｅｘｔ．Ｃａｐと、他の入力または出力端子１０とを含む。
【００１７】
ロジック回路４としては、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、画像処理、ネットワーク処理など用途に応じたさまざまなＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）モジュールが搭載される。またアナログ回路８にはアナログ・デジタル変換器、デジタル・アナログ変換器、インターフェイス回路、ＰＬＬ／ＤＬＬ（Ｐｈａｓｅ／Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路といったものを含む。またメモリ回路６は、ロジック回路４と隣接するように配置され、ロジック回路４などから与えられたデータを保持し、保持するデータをロジック回路４などへ出力する。
【００１８】
半導体装置１の複数のロジック回路４と、複数のメモリ回路６と、アナログ回路８等の内部回路群は、上層負荷回路と下層負荷回路の２つの回路群に分割されている。なお、アナログ回路８などの一部の回路については、上層負荷回路、下層負荷回路のいずれにも属さないようにしてもよい。
【００１９】
半導体装置１には、上層負荷回路に電源電圧を供給するための電源線対１２と、下層負荷回路に電源電圧を供給するための電源線対１４とがメッシュ状に張り巡らされている。電源線対１２、１４には、チャージリサイクル電源回路２から電源電圧が供給される。
【００２０】
なお、図１では集中配置としているが、チャージリサイクル電源回路２は、各回路部と隣接して分散配置され、必要な電圧をチップ内の各回路に供給するように構成してもよい。
【００２１】
ここで、チャージリサイクル電源回路２の構成について説明する前に、検討例の半導体装置の電源回路において生じる電力損失について説明する。
【００２２】
図２は、検討例の半導体装置の電源回路の構成を説明するための回路図である。
図２を参照して、検討例の半導体装置は、負荷２２，２４を含み、これらの負荷にはたとえば１．２Ｖの内部電源電位Ｖｄｄが供給される。内部電源電位Ｖｄｄは、オンチップのシリーズレギュレータによって発生される。シリーズレギュレータは、バッテリ電圧Ｖｂａｔ（たとえば３．７Ｖ）が与えられるノードと内部電源ノードとの間に接続されるＮチャネルＭＯＳトランジスタ２８と、ＮチャネルＭＯＳトランジスタ２８の抵抗値を制御するためのコンパレータ２６とを含む。
【００２３】
コンパレータ２６は、参照電位Ｖｒｅｆと内部電源電位Ｖｄｄとを比較し、内部電源電位Ｖｄｄが参照電位Ｖｒｅｆ（たとえば１．２Ｖ）と等しくなるようにＮチャネルＭＯＳトランジスタ２８の導通度合いを制御する。
【００２４】
図３は、図２の検討例における電力損失を説明するための図である。
図３を参照して、現状ではレギュレータチップなどにより、たとえば３．７Ｖの電池電圧を１．２Ｖまで降圧をして使用するのが実情である。チップに流れる電流（たとえば１Ａ）を駆動するために、本来であれば、消費電力は、１．２Ｖ×１Ａ＝１．２Ｗとなる。しかし、シリーズレギュレータを用いた場合、バッテリの電圧が３．７Ｖであるとすると、消費電力は３．７Ｖ×１Ａ＝３．７Ｗとなり、バッテリ駆動時間を本来の１／３程度に短縮してしまうことになる。余分に消費される２．５Ｗの電力は、図２のＮチャネルＭＯＳトランジスタ２８で発生する熱として失われてしまう。
【００２５】
本実施の形態では、この問題を解決するために、より高効率なオンチップ電源回路を搭載した半導体装置を提案する。具体的には、３．７Ｖ電源振幅から、１．２Ｖ振幅の電源電圧を２段積みで取り出す工夫をしている。
【００２６】
図４は、チャージリサイクル電源回路２の基本的な動作を説明するための図である。
図４を参照して、チャージリサイクル電源回路２では、上層負荷３０と下層負荷３２が、同じ電流を消費している状態（ＩＴ＝ＩＢ）では、ＶｄｄＴ→ＶｓｓＴ→ＶｄｄＢ→ＶｓｓＢの経路で電流が流れる。また、上層負荷電流ＩＴが下層負荷電流ＩＢよりも多い場合には、下層負荷３２への電流ＩＢを、上層負荷３０から供給しつつ、余剰チャージは外付け容量３６に蓄えられる。
【００２７】
逆に下層負荷電流ＩＢが多い場合には、上層負荷３０からチャージを受け取りつつ、外付け容量３６に蓄積されたチャージもリサイクルすることができる。外付け容量３６は、十分に大きな容量値（たとえば１μＦ）を確保しておけば、電流ＩＴ、ＩＢがよほどアンバランスでない限りは、チャージの回収、排出を繰り返すことができる。このため、電源回路の電力効率を上げることが可能である。
【００２８】
図５は、改善された電力効率を説明するための図である。
図５に示すように、従来３２％（１．２Ｖ／３．７Ｖ×１００）程度であった電力効率を、６５％（（１．２Ｖ＋１．２Ｖ）／３．７Ｖ×１００）程度まであげることができ、バッテリ寿命を倍増させることが可能となる。また、特にバッテリの使用が進むと、リチウムイオン電池の場合、２．８Ｖ程度まで電源電圧は低下する。しかし、その場合においても、本システムでの電力改善率は２倍を維持でき、バッテリの消耗を抑えることが可能となる。
【００２９】
図６は、本実施の形態の半導体装置に搭載されるチャージリサイクル電源回路２の詳細な構成を示した回路図である。なお、図６には、理解の容易のため、チャージリサイクル電源回路２の構成に加えて上層負荷３０、下層負荷３２、外付け容量３６およびパッド６０が記載されている。
【００３０】
図６を参照して、チャージリサイクル電源回路２は、従来回路であるシリーズレギュレータ回路（ボルテージダウンコンバータ（ＶＤＣ）回路ともいう）と、複数のスイッチを含んで構成されている。それぞれのシリーズレギュレータは、電池の電源電圧ＶｄｄＴ＝３．７Ｖから、１．２Ｖだけ降圧した電圧ＶｓｓＴ＝２．５Ｖを生成する用途と、接地電位０Ｖから、１．２Ｖだけ高い電圧ＶｄｄＢ＝１．２Ｖを発生する用途に使用される。
【００３１】
そして３．７Ｖと２．５Ｖの電源ラインの対が、上層負荷３０を駆動し、１．２Ｖと０Ｖ間のもうひとつの電源ラインの対が、下層負荷３２を駆動する構成、いわば２階建て構成が実現されている。
【００３２】
各回路の接続については、電気的にオンオフが可能なスイッチ回路（ＳＷ１−ＳＷ４）があり、負荷回路の動作状態に応じて接続状態を変えることができる。
【００３３】
より詳細には、チャージリサイクル電源回路２は、電源電位ＶｄｄＴを受ける電源ノードと接地電位ＶｓｓＢを受ける接地ノードと外付け容量３６が接続されるパッド６０とに接続されている。チャージリサイクル電源回路２からは、内部電源電位ＶｓｓＴを供給する電源ライン３８と内部電源電位ＶｄｄＢを供給する電源ライン４０とが他の半導体装置内のブロックに向けて延びている。
【００３４】
電源電位ＶｄｄＴが与えられる電源ノードと内部電源電位ＶｓｓＴを供給する電源ライン３８との間には上層負荷３０（たとえばメモリ回路やロジック回路など）が接続される。内部電源電位ＶｄｄＢを供給するための電源ライン４０と接地電位ＶｓｓＢが与えられる電源ノードとの間には、下層負荷３２（メモリ回路、ロジック回路など）が接続される。
【００３５】
チャージリサイクル電源回路２は、電源ライン３８の電位ＶｓｓＴを電源電位ＶｄｄＴよりも上層負荷３０の動作電源電圧（たとえば１．２Ｖ）だけ低い電位に維持するためのＶＤＣ６６と、電源ライン４０の電位を接地電位ＶｓｓＢよりも下層負荷３２の動作電源電圧（たとえば１．２Ｖ）だけ高い電位に維持するためのＶＤＣ５２と、電源ライン３８と電源ライン４０の接続状態と、電源ライン３８とＶＤＣ６６との接続状態と、電源ライン４０とＶＤＣ５２との接続状態とを変更可能な接続回路３３とを含む。
【００３６】
ＶＤＣ５２は、ソースが電源電位ＶｄｄＴに結合されるＰチャネルＭＯＳトランジスタ５６と、マイナス入力ノードに参照電位ＶｒｅｆＢを受けプラス入力ノードがＰチャネルＭＯＳトランジスタ５６のドレインに接続されるコンパレータ５４とを含む。コンパレータ５４の出力はＰチャネルＭＯＳトランジスタ５６のゲートに接続される。
【００３７】
ＶＤＣ６６は、ソースが接地電位ＶｓｓＢに結合されるＮチャネルＭＯＳトランジスタ７０と、マイナス入力ノードに参照電位ＶｒｅｆＴを受けプラス入力ノードがＮチャネルＭＯＳトランジスタ７０のドレインに接続されるコンパレータ６８とを含む。コンパレータ６８の出力はＮチャネルＭＯＳトランジスタ７０のゲートに接続される。
【００３８】
チャージリサイクル電源回路２は、さらに、一方端が電源電位ＶｄｄＴに結合され他方端が電源ライン３８に接続されるデカップリングコンデンサ５８と、一方端が接地電位ＶｓｓＢに結合され他方端が電源ライン４０に接続されるデカップリングコンデンサ６４と、電位ＶｓｓＴ，ＶｄｄＢ，ＶｒｅｆＴ，ＶｒｅｆＢ，Ｖｃａｐを受けて制御信号ＣＮＴ１〜ＣＮＴ４を出力するスイッチ制御回路７２とを含む。デカップリングコンデンサ５８，６４はオンチップのコンデンサであり、外付け容量３６と比べると容量値は小さい。
【００３９】
接続回路３３は、電源ライン３８とＶＤＣ６６とを接続するためのスイッチ回路ＳＷ４と、電源ライン４０とＶＤＣ５２とを接続するためのスイッチ回路ＳＷ３と、スイッチ回路３９とを含む。
【００４０】
スイッチ回路３９は、電源ライン３８と電源ライン４０とを結ぶ経路上に直列に接続されるスイッチ回路ＳＷ１，ＳＷ２を含む。スイッチ回路ＳＷ１，ＳＷ２の中間ノードには半導体集積回路の外部に設置される外付け容量３６を接続するためのパッド６０が設けられる。スイッチ回路３９は、さらに、ＶＤＣ４１を含む。ＶＤＣ４１は、電源ライン３８と電源ライン４０との間の接続の強さを変更する。
【００４１】
ＶＤＣ４１は、電源ライン３８と電源ライン４０との間にスイッチ回路ＳＷ１，ＳＷ２と直列に接続され、上層負荷３０または下層負荷３２の電流に応じて抵抗値が可変に制御されるＮチャネルＭＯＳトランジスタ４２と、電源ライン４０にプラス入力ノードが接続されマイナス入力ノードに参照電位ＶｒｅｆＣが与えられるコンパレータ４４とを含む。コンパレータ４４の出力はＮチャネルＭＯＳトランジスタ４２のゲートに与えられる。
【００４２】
なお、図６ではＶＤＣ４１は、スイッチ回路ＳＷ２と電源ライン４０との間に設けた例を示したが、ＶＤＣ４１をスイッチ回路ＳＷ１と電源ライン３８との間に設けてもよい。この場合には参照電位ＶｒｅｆＣを上層負荷３０の動作電源電圧に応じた値に変更する。
【００４３】
スイッチ回路ＳＷ１〜ＳＷ４は、それぞれ制御信号ＣＮＴ１〜ＣＮＴ４がＨレベルである場合に導通し、制御信号ＣＮＴ１〜ＣＮＴ４がＬレベルである場合に非導通状態となる。
【００４４】
たとえば、電源電位ＶｄｄＴが３．７Ｖかつ接地電位ＶｓｓＢ＝０Ｖである場合には、内部電源電位ＶｓｓＴは２．５Ｖに制御され、内部電源電位ＶｄｄＢは１．２Ｖに制御される。この制御を行なうために、各参照電位は，ＶｒｅｆＢ＝１．２Ｖ、ＶｒｅｆＴ＝ＶｄｄＴ−１．２Ｖ、ＶｒｅｆＣ＝１．２Ｖ、のように設定される。このとき上層負荷３０に流れる電流ＩＴおよび下層負荷３２に流れる電流ＩＢの大小関係に応じて外付け容量３６に接続されているパッド６０の電位Ｖｃａｐは１．２Ｖ〜２．５Ｖの間で変動する。
【００４５】
そして、電源ライン３８、４０の電位をうまく制御するためにはスイッチ回路ＳＷ１〜ＳＷ４のＯＮ／ＯＦＦ制御が重要である。
【００４６】
図７は、図６におけるスイッチ制御回路７２の構成を示した回路図である。
図７を参照して、スイッチ制御回路７２は、プラス入力ノードにパッド６０の電位Ｖｃａｐを受け、マイナス入力ノードに参照電位ＶｒｅｆＢを受けるコンパレータ８２と、コンパレータ８２の出力を入力ノードに受ける直列接続されたインバータ８４，８６を含む。インバータ８４，８６はコンパレータ８２の出力波形を成形するバッファであり、インバータ８６からは制御信号ＣＮＴ１が出力される。このため、ＶＤＣ４１，５２，６６よりもゲインが高くなり、スイッチ回路ＳＷ１はＯＮ／ＯＦＦのどちらかの状態となる。他の制御信号ＣＮＴ２〜４についても同様に出力波形を成形するバッファが設けられているので、スイッチ回路ＳＷ２〜ＳＷ４は各々ＯＮ／ＯＦＦのどちらかの状態となる。
【００４７】
スイッチ制御回路７２は、さらに、プラス入力ノードに電位Ｖｃａｐを受け、マイナス入力ノードに参照電位ＶｒｅｆＴを受けるコンパレータ８８と、コンパレータ８８の出力を入力ノードに受ける直列に接続されたインバータ９０，９２，９４とを含む。インバータ９４からは制御信号ＣＮＴ２が出力される。
【００４８】
スイッチ制御回路７２は、さらに、プラス入力ノードに内部電源電位ＶｄｄＢを受け、マイナス入力ノードに参照電位ＶｒｅｆＢを受けるコンパレータ９６と、コンパレータ９６の出力を入力ノードに受ける直列接続されたインバータ９８，１００，１０２と、インバータ１０２の出力とインバータ９４の出力とを受けて制御信号ＣＮＴ３を出力するＡＮＤ回路１０４とを含む。
【００４９】
スイッチ制御回路７２は、さらに、プラス入力ノードに内部電源電位ＶｓｓＴを受け、マイナス入力ノードに参照電位ＶｒｅｆＴを受けるコンパレータ１０６と、コンパレータ１０６の出力を入力ノードに受ける直列接続されたインバータ１０８，１１０と、インバータ８６の出力とインバータ１１０の出力とを受けて制御信号ＣＮＴ４を出力するＡＮＤ回路１１２とを含む。
【００５０】
参照電位ＶｒｅｆＢは、たとえば１．２Ｖであり、参照電位ＶｒｅｆＴは、たとえばＶｄｄＴ−１．２Ｖである。
【００５１】
スイッチ制御回路７２は、Ｖｃａｐ＞１．２Ｖとなった場合にスイッチ回路ＳＷ１を導通させる。またスイッチ制御回路７２は、Ｖｃａｐ＜ＶｄｄＴ−１．２Ｖとなった場合にスイッチ回路ＳＷ２を導通させる。またスイッチ制御回路７２は、ＶｄｄＢ＜１．２Ｖとなった場合にスイッチ回路ＳＷ３を導通させる。またスイッチ制御回路７２は、ＶｓｓＴ＞ＶｄｄＴ−１．２Ｖとなった場合にスイッチ回路ＳＷ４を導通させる。
【００５２】
図８は、図６の接続回路３３の制御状態の遷移を説明するための状態遷移図である。
図９は、制御信号ＣＮＴ１〜ＣＮＴ４と制御状態（ｓｔａｔｅ）０〜４の関係を示した図である。図９においてＣＮＴＸ（Ｘは１〜４の数）がＨ（ハイ）レベルの場合にはスイッチＳＷＸ（Ｘは１〜４の数）がＯＮ状態となり、ＣＮＴＸ（Ｘは１〜４の数）がＬ（ロウ）レベルの場合にはスイッチＳＷＸ（Ｘは１〜４の数）がＯＦＦ状態となることが示されている。
【００５３】
図８を参照して、状態０（ｓｔａｔｅ＝０）は、上層負荷３０に流れる電流ＩＴと下層負荷３２に流れる電流ＩＢとが等しい場合の接続回路３３の制御状態である。状態０では、スイッチ回路ＳＷ１〜ＳＷ４は、それぞれＯＮ，ＯＮ，ＯＦＦ，ＯＦＦ状態に制御される。電流ＩＴとＩＢとのバランスが崩れてＩＴ＞ＩＢとなると、状態０から状態１（ｓｔａｔｅ＝１）に状態遷移が発生する。状態１では外付け容量３６の充電が行なわれる。このときスイッチ回路ＳＷ１〜ＳＷ４はそれぞれＯＮ，ＯＦＦ，ＯＦＦ，ＯＦＦに制御される。
【００５４】
状態１において電流ＩＴ≦ＩＢとなった場合には、状態１から状態０に遷移が発生する。また状態１において外付け容量を充電した結果外付け容量が満杯（ここで満杯とは所定の電圧たとえば所定の上限電圧２．５Ｖに到達したことを示す）となった場合には、状態１から状態３（ｓｔａｔｅ＝３）に遷移が発生する。状態３では外付け容量３６のチャージを接地ノード（ＶｓｓＢ）に排出する。このときスイッチ回路ＳＷ１〜ＳＷ４は、それぞれＯＮ，ＯＦＦ，ＯＦＦ，ＯＮに制御される。状態３において電流がＩＴ≦ＩＢとなった場合には状態３から状態０への状態遷移が発生する。
【００５５】
一方、状態０において電流がＩＴ＜ＩＢとなった場合には状態０から状態２に状態遷移が発生する。状態２では外付け容量３６から下層負荷３２への給電が行なわれる。このときスイッチ回路ＳＷ１〜ＳＷ４は、それぞれＯＦＦ，ＯＮ，ＯＦＦ，ＯＦＦに制御される。
【００５６】
状態２において電流がＩＴ≧ＩＢとなった場合には状態２から状態０への状態遷移が発生する。一方、状態２において外付け容量３６が空になった場合（空とは所定の下限電圧たとえば１．２Ｖに到達したことを示す）、状態２から状態４（ｓｔａｔｅ＝４）への状態遷移が発生する。
【００５７】
状態４では、半導体装置に接続されているバッテリからＶＤＣ５２を介して外付け容量３６に給電が行なわれる。このときスイッチ回路ＳＷ１〜ＳＷ４はそれぞれＯＦＦ，ＯＮ，ＯＮ，ＯＦＦに制御される。
【００５８】
状態４において電流がＩＴ≧ＩＢとなった場合には状態４から状態０への状態遷移が発生する。
【００５９】
なお図８では、上層負荷３０と下層負荷３２の電流の大小関係に応じて状態遷移が発生することを説明したが、この制御を行なうために、スイッチ制御回路７２は、電位Ｖｃａｐ，ＶｄｄＢ，ＶｓｓＴの監視を行なって、図９に示すような制御信号ＣＮＴ１〜ＣＮＴ４を出力する。
【００６０】
図１０は、スイッチ制御回路７２の動作のうち電位ＶｓｓＴを監視する処理を説明するためのフローチャートである。
【００６１】
図１０を参照して、まずステップＳＴ１において電位ＶｓｓＴの監視が行なわれる。この監視は、図７では、コンパレータ１０６において行なわれる。電位ＶｓｓＴが参照電位ＶｒｅｆＴよりも低すぎる場合にはステップＳＴ１からステップＳＴ２に処理が進む。このときスイッチ回路ＳＷ１はＯＦＦ状態に制御され、上層負荷３０の電流ＩＴにより内部電源電位ＶｓｓＴは上昇する。
【００６２】
一方、ステップＳＴ１において内部電源電位ＶｓｓＴが参照電位ＶｒｅｆＴよりも高すぎる場合には、ステップＳＴ３に処理が進む。ステップＳＴ３では、外付け容量３６が満杯か否かが判断される。ここで満杯とは、外付け容量３６への充電が進行し、電位Ｖｃａｐの上限値である参照電位ＶｒｅｆＴと電位Ｖｃａｐが等しくなった場合をいう。
【００６３】
外付け容量３６が満杯である場合には、ステップＳＴ３からステップＳＴ４に処理が進む。ステップＳＴ４では、スイッチ回路ＳＷ４が導通状態に制御され、内部電源電位ＶｓｓＴを供給するための電源ライン３８からＶＤＣ６６を用いて接地ノードに放電が行なわれる。このときの接続回路３３の制御状態は状態３である。
【００６４】
一方ステップＳＴ３において外付け容量が満杯ではないと判断された場合には、ステップＳＴ３からステップＳＴ５に処理が進む。ステップＳＴ５ではスイッチ回路ＳＷ１が導通状態に制御される。このとき外付け容量３６に対して充電が行なわれる。このときの状態は状態１である。
【００６５】
図１１は、スイッチ制御回路７２の処理のうち、電位ＶｄｄＢを監視する処理を説明するためのフローチャートである。
【００６６】
図１１を参照して、まずステップＳＴ１１において電位ＶｄｄＢの監視が行なわれる。この監視は、図７では、コンパレータ９６で行なわれている。電位ＶｄｄＢが、参照電位ＶｒｅｆＢよりも低すぎる場合にはステップＳＴ１１からステップＳＴ１２に処理が進む。ステップＳＴ１２では、外付け容量３６が空か否かが判断される。ここで空とは、容量からの放電が進行し、外付け容量の下限値である参照電位ＶｒｅｆＢに電位Ｖｃａｐが到達したことを示す。ステップＳＴ１２において外付け容量が空であった場合にはステップＳＴ１２からステップＳＴ１３に処理が進む。ステップＳＴ１３では、スイッチ回路ＳＷ３が導通状態に制御され、外部から与えられる電位ＶｄｄＴからＶＤＣ５２を経由して、内部電源電位ＶｄｄＢを供給するための電源ライン４０に給電が行なわれる。
【００６７】
一方、ステップＳＴ１２において外付け容量３６が空でないと判断された場合には、ステップＳＴ１２からステップＳＴ１４に処理が進む。
【００６８】
ステップＳＴ１４では、スイッチ回路ＳＷ２が導通状態に制御される。この結果、外付け容量３６から下層負荷３２に放電が行なわれる。
【００６９】
ステップＳＴ１１において電位ＶｄｄＢが参照電位ＶｒｅｆＢより高すぎると判断された場合にはステップＳＴ１１からステップＳＴ１５に処理が進む。ステップＳＴ１５では、スイッチ回路ＳＷ２は非導通状態に制御され、下層負荷３２の電流ＩＢにより内部電源電位ＶｄｄＢは下降する。
【００７０】
再び、図６を参照して実施の形態１について総括する。実施の形態１の半導体集積回路は、電源電圧ＶｄｄＴが与えられる電源ノードと、第１の内部電源ノード（電源ライン３８）と、電源ノードと第１の内部電源ノードとの間に接続される第１の負荷回路（上層負荷３０）と、接地電圧ＶｓｓＢが与えられる接地ノードと、第２の内部電源ノード（電源ライン４０）と、第２の内部電源ノードと接地ノードとの間に接続される第２の負荷回路（下層負荷３２）とを備える。半導体集積回路はさらに、第１の内部電源ノードの電圧を電源電圧ＶｄｄＴよりも低い電圧に維持するための第１の内部電圧発生回路（ＶＤＣ６６）と、第２の内部電源ノードの電圧を接地電圧よりも高い電圧に維持するための第２の内部電圧発生回路（ＶＤＣ５２）と、第１の内部電源ノードと第２の内部電源ノードとの接続状態と、第１の内部電源ノードと第１の内部電圧発生回路との接続状態と、第２の内部電源ノードと第２の内部電圧発生回路との接続状態とを変更可能な接続回路３３とを備える。
【００７１】
好ましくは、接続回路３３は、第１の内部電源ノードと第１の内部電圧発生回路（ＶＤＣ６６）を接続するための第１のスイッチ回路（ＳＷ４）と、第２の内部電源ノードと第２の内部電圧発生回路（ＶＤＣ５２）を接続するための第２のスイッチ回路（ＳＷ３）と、第１の内部電源ノードと第２の内部電源ノードとの間の接続の強さを変更することが可能に構成された第３のスイッチ回路３９とを含む。
【００７２】
より好ましくは、第３のスイッチ回路３９は、第１の内部電源ノードと第２の内部電源ノードとの間に直列に接続される第１、第２の接続ゲート回路（スイッチ回路ＳＷ１，ＳＷ２）を含み、第１、第２の接続ゲート回路の中間ノードには、半導体集積回路の外部に設置されるキャパシタを接続するための端子（パッド６０）が設けられる。
【００７３】
さらに、好ましくは、第３のスイッチ回路３９は、第１の内部電源ノードと第２の内部電源ノードとの間に、第１、第２の接続ゲート回路（ＳＷ１，ＳＷ２）と直列に接続され、第１の負荷回路または第２の負荷回路の電流に応じて抵抗値が可変に制御されるトランジスタ４２をさらに含む。
【００７４】
好ましくは、第１、第２の内部電圧発生回路のいずれかは、シリーズレギュレータを含む。
【００７５】
以上説明したように、実施の形態１の半導体装置は、電源電流が流れる経路上に負荷回路を２段に縦積みするとともに、上層負荷と下層負荷の電流バランスが崩れた場合であっても、負荷回路に供給する電圧の変動を抑えることができる。このため、内部回路（ロジック回路、メモリ回路、アナログ回路等）に供給する電源電圧の安定性を確保しつつ、電力効率の改善を実現できる。
【００７６】
［実施の形態２］
実施の形態１では、電源電圧が内部使用電圧の２倍よりも十分高い場合についての回路構成を述べた。しかし、バッテリと内部電圧の関係によってや、バッテリの放電曲線によっては、使用中に２倍を維持できなくなる場合もある。
【００７７】
図１２は、使用中に電源電圧が内部使用電圧の２倍よりも低くなってしまう場合について説明するための図である。
【００７８】
図１２を参照して、上層負荷に供給される電源電位ＶｄｄＴ，ＶｓｓＴの電位差は１．２Ｖであり、下層負荷に供給される電源電位ＶｄｄＢ，ＶｓｓＢの電位差も１．２Ｖである。ここで電源電位ＶｄｄＴはバッテリ電圧に等しい。使用時間が経過すると、バッテリ電圧は低下する。実施の形態１に示した場合には、バッテリ電圧が内部使用電圧の２倍以下になると使用することができない。
【００７９】
しかし、実施の形態２では、昇圧回路を用いることによって使用時間の延長を図る。図１２において、時刻ｔ（ＯＮ）までは昇圧回路はＯＦＦとし、時刻ｔ（ＯＮ）以降は昇圧回路をＯＮとすればよい。
【００８０】
図１３は、実施の形態２で用いられるチャージリサイクル電源回路１２０の構成を示す回路図である。
【００８１】
図１３を参照して、チャージリサイクル電源回路１２０は、図６で説明したチャージリサイクル電源回路２の構成に加えて、電源ライン３８の電位を昇圧して電源ライン４０に供給する昇圧回路１４４をさらに含む。チャージリサイクル電源回路１２０の他の構成は、図６で説明したチャージリサイクル電源回路２の構成と同様であるので説明は繰り返さない。
【００８２】
図１４は、図１３における昇圧回路１４４の構成を示した回路図である。
図１４を参照して、特に限定するものではないが、昇圧回路１４４としてスイッチドキャパシタ回路を用いた例を説明する。スイッチドキャパシタ回路は、高い効率で昇圧動作を行なうことができるので、本実施の形態で好適に用いることができる。
【００８３】
昇圧回路１４４は、電位ＶｄｄＢに結合されるノードＮ１とノードＮ３との間に接続されるスイッチ回路１４６と、電位ＶｓｓＴに結合されるノードＮ２とノードＮ３との間に接続されるスイッチ回路１５０と、ノードＮ３とノードＮ４との間に接続されるキャパシタＣ１と、ノードＮ４と接地ノードとの間に接続されるスイッチ回路１５４と、ノードＮ３とノードＮ５との間に接続されるスイッチ回路１４８と、ノードＮ４とノードＮ５との間に接続されるスイッチ回路１５２と、ノードＮ５と接地ノードとの間に接続されるキャパシタＣ２とを含む。
【００８４】
スイッチ回路１４６は、制御信号Ｓ４がＨレベルのときに導通し、Ｌレベルのときに非導通状態となる。同様にスイッチ回路１４８は、制御信号Ｓ２がＨレベルのときに導通し、Ｌレベルのときに非導通状態となる。スイッチ回路１５０は、制御信号Ｓ１がＨレベルのときに導通し、Ｌレベルのときに非導通状態となる。スイッチ回路１５２は、制御信号Ｓ３がＨレベルのときに導通し、Ｌレベルのときに非導通状態となる。スイッチ回路１５４は、制御信号Ｓ２がＨレベルのときに導通し、Ｌレベルのときに非導通状態となる。
【００８５】
スイッチ回路１４６は、ノードＮ１とノードＮ３との間に接続されゲートに制御信号Ｓ４を受けるＮチャネルＭＯＳトランジスタ１６４と、制御信号Ｓ４を受けるインバータ１７０と、ノードＮ１とノードＮ３との間に接続されゲートにインバータ１７０の出力を受けるＰチャネルＭＯＳトランジスタ１７２とを含む。
【００８６】
なお、スイッチ回路１４８，１５０，１５２，１５４の構成は、スイッチ回路１４６と同様であるので説明は繰返さない。
【００８７】
図１５は、昇圧回路１４４に与えられる制御信号Ｓ１〜Ｓ４の変化を示した動作波形図である。
【００８８】
図１６は、図１５の時刻ｔ１における昇圧回路１４４の接続状態を説明するための図である。
【００８９】
図１５、図１６を参照して、時刻ｔ１においては制御信号Ｓ１，Ｓ２はＨレベルに制御され、制御信号Ｓ３，Ｓ４はＬレベルに制御されている。したがって図１４のスイッチ回路１５０，１４８，１５４は導通状態となっており、スイッチ回路１４６，１５２は非導通状態となっている。このとき図１６に示すように、キャパシタＣ１，Ｃ２は昇圧回路１４４の入力側（Ｌｏ）のノードＮ２と接地ノードとの間に並列的に接続された状態となる。その結果、ノードＮ３，Ｎ５はともに電位ＶＬｏに設定される。
【００９０】
図１７は、図１５の時刻ｔ２における昇圧回路１４４の接続状態を説明するための図である。
【００９１】
図１５、図１７を参照して、時刻ｔ２においては制御信号Ｓ１〜Ｓ４はすべてＬレベルに制御される。これにより、スイッチ回路１４６，１４８，１５０，１５２，１５４はすべて非導通状態となっている。このときキャパシタＣ１，Ｃ２の両端には、図１６で示した状態であったときチャージされた電圧ＶＬｏが残っている。
【００９２】
図１８は、図１５の時刻ｔ３における昇圧回路１４４の接続状態を説明するための図である。
【００９３】
図１５、図１８を参照して、時刻ｔ３においては、制御信号Ｓ１，Ｓ２はＬレベルに制御され、制御信号Ｓ３，Ｓ４はＨレベルに制御される。
【００９４】
このとき図１４のスイッチ回路１４８，１５０，１５４は非導通状態となり、スイッチ回路１４６，１５２は導通状態となる。このため、図１８に示すように、キャパシタＣ１，Ｃ２は直列接続された状態となり、このためノードＮ３において図１６で与えられた電圧の２倍の電圧２ＶＬｏが得られる。
【００９５】
このように図１６〜図１８の接続状態の遷移を繰返し行なうことにより、昇圧動作が行なわれる。
【００９６】
再び図１３を参照して総括すると、実施の形態２の半導体集積回路装置は、実施の形態１の半導体集積回路装置の構成に加えて、第１の内部電源ノード（電源ライン３８）の電圧が第２の内部電源ノード（電源ライン４０）の電圧よりも低下した場合に、第１の内部電源ノードの電圧を昇圧して第２の内部電源ノードに昇圧した電圧を与える昇圧回路１４４をさらに含む。
【００９７】
実施の形態２の半導体装置は、外部供給電圧が低下した電位関係でも正しく１．２Ｖの内部電圧を発生し、電力効率も落とさないようにすることができる。
【００９８】
チャージリサイクル電源回路１２０では、チャージポンプ回路を用いて、ＶｓｓＴ（０．８Ｖ）からＶｄｄＢ（１．２Ｖ）を発生している。また、電源電圧が十分に高い場合（ＶｓｓＴ＞ＶｄｄＢ）には、その電位差分をＶｓｓＴからＶｄｄＢに降圧させることができる。このような制御をすることで、バッテリ電圧が内部電圧の２倍を超える／超えないに関わらず、高効率な安定した内部電圧供給を行うことができる。
【００９９】
［実施の形態３］
実施の形態１，実施の形態２においては、負荷を上層負荷と下層負荷の２つのグループに分け外部から供給される電源の間に直列に接続して使用する例を示した。しかし外部から供給される電源電位が負荷が必要とする電源電圧に対して十分高い場合には、さらに直列に接続する負荷の数を増やすことも可能である。
【０１００】
図１９は、３つの負荷を電源−接地間に直列に接続して使用する例を示した電圧関係を説明するための図である。
【０１０１】
図１９においては、上層負荷が３．６Ｖ〜２．６Ｖの間の電位差を使用して動作し、中層負荷が２．３Ｖ〜１．３Ｖの間の電位差を使用して動作し、下層負荷が１．０Ｖ〜０．０Ｖの電位差を利用して動作する例を示す。各負荷が必要とする電圧はこの場合１．０Ｖであり、外部から与えられる電圧は３．６Ｖであり、無効電力が発生する電圧帯は２．３Ｖ〜２．６Ｖと、１．０Ｖ〜１．３Ｖの各々０．３Ｖである。
【０１０２】
図２０は、実施の形態３で用いられるチャージリサイクル電源回路２０２の構成を示した回路図である。
【０１０３】
このチャージリサイクル電源回路２０２は、図６に示した２段のチャージリサイクル電源回路を縦に２つ積むような構成を有している。
【０１０４】
図２０を参照して、チャージリサイクル電源回路２０２は、上層電源部２０４と、下層電源部３０４とを含む。
【０１０５】
上層電源部２０４は、電源電位ＶｄｄＴを受ける電源ノードと内部電位ＶｓｓＭを供給する電源ライン３３８と外付け容量２３６が接続されるパッド２６０とに接続されている。チャージリサイクル電源回路２０２からは、内部電源電位ＶｓｓＴを供給する電源ライン２３８と内部電源電位ＶｄｄＭを供給する電源ライン２４０とが他の半導体装置内のブロックに向けて延びている。
【０１０６】
電源電位ＶｄｄＴが与えられる電源ノードと内部電源電位ＶｓｓＴを供給する電源ライン２３８との間には上層負荷２３０（たとえばメモリ回路やロジック回路など）が接続される。内部電源電位ＶｄｄＭを供給するための電源ライン２４０と内部電源電位ＶｓｓＭを供給するための電源ライン３３８との間には中層負荷２３２（メモリ回路、ロジック回路など）が接続される。
【０１０７】
上層電源部２０４は、電源ライン２３８の電位ＶｓｓＴを電源電位ＶｄｄＴよりも上層負荷２３０の動作電源電圧（たとえば１．０Ｖ）だけ低い電位に維持するためのＶＤＣ２６６と、電源ライン２４０の電位を所定電位（たとえば２．３Ｖ）に維持するためのＶＤＣ２５２とを含む。
【０１０８】
ＶＤＣ２５２は、ソースが電源電位ＶｄｄＴに結合されるＰチャネルＭＯＳトランジスタ２５６と、マイナス入力ノードに参照電位Ｖｒｅｆ（たとえば２．３Ｖ）を受けプラス入力ノードがＰチャネルＭＯＳトランジスタ２５６のドレインに接続されるコンパレータ２５４とを含む。コンパレータ２５４の出力はＰチャネルＭＯＳトランジスタ２５６のゲートに接続される。
【０１０９】
ＶＤＣ２６６は、ソースが内部電位ＶｓｓＭに結合されるＮチャネルＭＯＳトランジスタ２７０と、マイナス入力ノードに参照電位ＶｒｅｆＴ（たとえば２．６Ｖ）を受けプラス入力ノードがＮチャネルＭＯＳトランジスタ２７０のドレインに接続されるコンパレータ２６８とを含む。コンパレータ２６８の出力はＮチャネルＭＯＳトランジスタ２７０のゲートに接続される。
【０１１０】
上層電源部２０４は、さらに、一方端が電源電位ＶｄｄＴに結合され他方端が電源ライン２３８に接続されるデカップリングコンデンサ２５８と、一方端が電源ライン３３８に接続され他方端が電源ライン２４０に接続されるデカップリングコンデンサ２６４と、電位ＶｓｓＴ，ＶｄｄＭ，ＶｒｅｆＴ，ＶｒｅｆＭ，ＶｃａｐＴを受けて制御信号ＣＮＴ１１〜ＣＮＴ１４を出力するスイッチ制御回路２７２とを含む。
【０１１１】
上層電源部２０４は、さらに、電源ライン２３８とＶＤＣ２６６とを接続するためのスイッチ回路ＳＷ１４と、電源ライン２４０とＶＤＣ２５２とを接続するためのスイッチ回路ＳＷ１３と、スイッチ回路２３４とを含む。
【０１１２】
スイッチ回路２３４は、電源ライン２３８と電源ライン２４０とを結ぶ経路上に直列に接続されるスイッチ回路ＳＷ１１，ＳＷ１２を含む。スイッチ回路ＳＷ１１，ＳＷ１２の中間ノードには半導体集積回路の外部に設置される外付け容量２３６を接続するためのパッド２６０が設けられる。スイッチ回路２３４は、さらに、ＶＤＣ２４１を含む。ＶＤＣ２４１は、電源ライン２３８と電源ライン２４０との間の接続の強さを変更する。
【０１１３】
ＶＤＣ２４１は、電源ライン２３８と電源ライン２４０との間にスイッチ回路ＳＷ１１，ＳＷ１２と直列に接続され、上層負荷２３０または中層負荷２３２の電流に応じて抵抗値が可変に制御されるＮチャネルＭＯＳトランジスタ２４２と、電源ライン２４０にプラス入力ノードが接続されマイナス入力ノードに参照電位ＶｒｅｆＣ１（たとえば２．３Ｖ）が与えられるコンパレータ２４４とを含む。コンパレータ２４４の出力はＮチャネルＭＯＳトランジスタ２４２のゲートに与えられる。
【０１１４】
スイッチ回路ＳＷ１１〜ＳＷ１４は、それぞれ制御信号ＣＮＴ１１〜ＣＮＴ１４がＨレベルである場合に導通し、制御信号ＣＮＴ１１〜ＣＮＴ１４がＬレベルである場合に非導通状態となる。
【０１１５】
下層電源部３０４は、内部電位ＶｄｄＭを供給するための電源ライン２４０と内部電位ＶｓｓＭを供給する電源ライン３３８と外付け容量３３６が接続されるパッド３６０とに接続されている。チャージリサイクル電源回路２０２からは、内部電源電位ＶｓｓＭを供給する電源ライン３３８と内部電源電位ＶｄｄＢを供給する電源ライン３４０とが他の半導体装置内のブロックに向けて延びている。
【０１１６】
内部電源電位ＶｄｄＭを供給する電源ライン２４０と内部電源電位ＶｓｓＭを供給する電源ライン３３８との間には、中層負荷２３２（たとえばメモリ回路やロジック回路など）が接続される。内部電源電位ＶｄｄＢを供給するための電源ライン３４０と接地電位ＶｓｓＢが供給される接地ノードとの間には下層負荷３３２（メモリ回路、ロジック回路など）が接続される。
【０１１７】
下層電源部３０４は、電源ライン３３８の電位ＶｓｓＭを所定電位（たとえば１．３Ｖ）に維持するためのＶＤＣ３６６と、電源ライン３４０の電位を所定電位（たとえば１．０Ｖ）に維持するためのＶＤＣ３５２とを含む。
【０１１８】
ＶＤＣ３５２は、ソースが電源電位ＶｄｄＭに結合されるＰチャネルＭＯＳトランジスタ３５６と、マイナス入力ノードに参照電位ＶｒｅｆＢ（たとえば１．０Ｖ）を受けプラス入力ノードがＰチャネルＭＯＳトランジスタ３５６のドレインに接続されるコンパレータ３５４とを含む。コンパレータ３５４の出力はＰチャネルＭＯＳトランジスタ３５６のゲートに接続される。
【０１１９】
ＶＤＣ３６６は、ソースが接地電位ＶｓｓＢに結合されるＮチャネルＭＯＳトランジスタ３７０と、マイナス入力ノードに参照電位ＶｒｅｆＭ（たとえば１．３Ｖ）を受けプラス入力ノードがＮチャネルＭＯＳトランジスタ３７０のドレインに接続されるコンパレータ３６８とを含む。コンパレータ３６８の出力はＮチャネルＭＯＳトランジスタ３７０のゲートに接続される。
【０１２０】
下層電源部３０４は、さらに、一方端が電源ライン２４０に接続され他方端が電源ライン３３８に接続されるデカップリングコンデンサ２６４と、一方端が電源ライン３４０に接続され他方端が接地ノードに接続されるデカップリングコンデンサ３６４と、電位ＶｓｓＭ，ＶｄｄＢ，ＶｒｅｆＭ，ＶｒｅｆＢ，ＶｃａｐＭを受けて制御信号ＣＮＴ１５〜ＣＮＴ１８を出力するスイッチ制御回路３７２とを含む。
【０１２１】
下層電源部３０４は、さらに、電源ライン３３８とＶＤＣ３６６とを接続するためのスイッチ回路ＳＷ１８と、電源ライン３４０とＶＤＣ３５２とを接続するためのスイッチ回路ＳＷ１７と、スイッチ回路３３４とを含む。
【０１２２】
スイッチ回路３３４は、電源ライン３３８と電源ライン３４０とを結ぶ経路上に直列に接続されるスイッチ回路ＳＷ１５，ＳＷ１６を含む。スイッチ回路ＳＷ１５，ＳＷ１６の中間ノードには半導体集積回路の外部に設置される外付け容量３３６を接続するためのパッド３６０が設けられる。スイッチ回路３３４は、さらに、ＶＤＣ３４１を含む。ＶＤＣ３４１は、電源ライン３３８と電源ライン３４０との間の接続の強さを変更する。
【０１２３】
ＶＤＣ３４１は、電源ライン３３８と電源ライン３４０との間にスイッチ回路ＳＷ１５，ＳＷ１６と直列に接続され、中層負荷２３２または下層負荷３３２の電流に応じて抵抗値が可変に制御されるＮチャネルＭＯＳトランジスタ３４２と、電源ライン３４０にプラス入力ノードが接続されマイナス入力ノードに参照電位ＶｒｅｆＣ２（たとえば１．０Ｖ）が与えられるコンパレータ３４４とを含む。コンパレータ３４４の出力はＮチャネルＭＯＳトランジスタ３４２のゲートに与えられる。
【０１２４】
スイッチ回路ＳＷ１５〜ＳＷ１８は、それぞれ制御信号ＣＮＴ１５〜ＣＮＴ１８がＨレベルである場合に導通し、制御信号ＣＮＴ１５〜ＣＮＴ１８がＬレベルである場合に非導通状態となる。
【０１２５】
図１９、図２０を参照して、たとえば、電源電位ＶｄｄＴが３．６Ｖかつ接地電位ＶｓｓＢ＝０Ｖである場合には、内部電源電位ＶｓｓＴは２．６Ｖに制御され、内部電源電位ＶｄｄＭは２．３Ｖに制御され、内部電源電位ＶｓｓＭは１．３Ｖに制御され、内部電源電位ＶｄｄＢは１．０Ｖに制御される。この制御を行なうために、各参照電位は，Ｖｒｅｆ＝２．３Ｖ、ＶｒｅｆＢ＝１．０Ｖ、ＶｒｅｆＴ＝２．６Ｖ、ＶｒｅｆＭ＝１．３Ｖ、ＶｒｅｆＣ１＝２．３Ｖ、ＶｒｅｆＣ２＝１．０Ｖ、のように設定される。このとき上層負荷２３０、中層負荷２３２および下層負荷３３２に流れる電流の大小関係に応じて、外付け容量３３６に接続されているパッド３６０の電位ＶｃａｐＭは１．０Ｖ〜１．３Ｖの間で変動し、外付け容量２３６に接続されているパッド２６０の電位ＶｃａｐＴは２．３Ｖ〜２．６Ｖの間で変動する。
【０１２６】
なお、スイッチ制御回路２７２，３７２の構成は、基本的には図７で説明したスイッチ制御回路７２と同様であるので、説明は繰り返さない。
【０１２７】
実施の形態１，２においては、縦積み２段の負荷回路とした場合を示したが、外部供給電圧が内部使用電圧よりもさらに高い場合には、実施の形態３で示したようにさらに縦積み段数を増やして電力効率を改善することができる。
【０１２８】
なお、実施の形態で説明したように、図２０で示した構成に昇圧回路を組み合わせて使用してもよい。そうすれば、バッテリ電圧が低下したときでも電力効率が改善された使用を継続することができる。
【０１２９】
また、実施の形態３では縦積み３段の負荷回路とした場合を示したが、同様に回路構成を拡張することによってさらに４段、５段と段数を増やしてもよい。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３１】
２，１２０，２０２  チャージリサイクル電源回路、４  ロジック回路、６  メモリ回路、８  アナログ回路、１０  出力端子、１２，１４  電源線対、２６，４４，５４，６８，８２，８８，９６，１０６，２４４，２５４，２６８，３４４，３５４，３６８  コンパレータ、２８，４２，５６，７０，１６４，１７２，２４２，２５６，２７０，３４２，３５６，３７０  トランジスタ、３０，２３０  上層負荷、３２，３３２  下層負荷、３３  接続回路、３６，２３６，３３６  外付け容量、３８，４０，２３８，２４０，３３８，３４０  電源ライン、３９，１４６，１４８，１５０，１５２，１５４，２３４，３３４，ＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１８  スイッチ回路、５８，６４，２５８，２６４，３６４  デカップリングコンデンサ、６０，２６０，３６０  パッド、７２，２７２，３７２  スイッチ制御回路、８４，８６，９０，９２，９４，９８，１００，１０２，１０８，１１０，１７０  インバータ、１０４，１１２  ＡＮＤ回路、１４４  昇圧回路、２０４  上層電源部、２３２  中層負荷、３０４  下層電源部、Ｃ１，Ｃ２  キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0005627981.tif 000021