(57)【特許請求の範囲】
【請求項１】
所定の第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力する検査対象装置を検査する検査装置であって、
上記検査対象装置は、
検査の際、上記第一ビット長のパラレル信号を整数個つないだ信号の繰り返しより成る検査用データであって、該検査用データからビット誤り無く変換されたシリアル信号の任意のビット位置から、所定の第二ビット長毎に分割することによって得られる上記整数個の信号列のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出した場合に、該算出した排他的論理和の各値から成るパターンが、上記第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであって、
上記検査対象装置から、上記検査用データが変換されたシリアル信号を受信する信号受信手段と、
上記信号受信手段にて受信したシリアル信号を、任意のビット位置から順次、上記第二ビット長のパラレル信号に変換する信号変換手段と、
上記信号変換手段にて、上記整数個連続して変換された上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算手段とを備えることを特徴とする検査装置。
【請求項２】
上記演算手段にて算出された排他的論理和の各値から成るパターンが上記所定パターンと一致するか否かを判定する判定手段をさらに備えることを特徴とする請求項１に記載の検査装置。
【請求項３】
上記判定手段は、上記判定の結果を示す値を出力することを特徴とする請求項２に記載の検査装置。
【請求項４】
上記所定パターンを構成する各ビット値が１であることを特徴とする請求項１から３のいずれか１項に記載の検査装置。
【請求項５】
上記所定パターンを構成する各ビット値が０であることを特徴とする請求項１から３のいずれか１項に記載の検査装置。
【請求項６】
上記信号変換手段にて上記整数個連続して変換された上記第二ビット長のパラレル信号をそれぞれ保持する信号レジスタ手段をさらに備え、
上記演算手段は、上記信号レジスタ手段にて保持されている上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出することを特徴とする請求項１から５のいずれか１項に記載の検査装置。
【請求項７】
所定の第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力する検査対象回路を検査する集積回路であって、
上記検査対象回路は、
検査の際、上記第一ビット長のパラレル信号を整数個つないだ信号の繰り返しより成る検査用データであって、該検査用データからビット誤り無く変換されたシリアル信号の任意のビット位置から、所定の第二ビット長毎に分割することによって得られる上記整数個の信号列のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出した場合に、該算出した排他的論理和の各値から成るパターンが、上記第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであって、
上記検査対象回路から、上記検査用データが変換されたシリアル信号を受信する信号受信回路と、
上記信号受信回路にて受信したシリアル信号を、任意のビット位置から順次、上記第二ビット長のパラレル信号に変換する信号変換回路と、
上記信号変換回路にて、上記整数個連続して変換された上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算回路とを備えることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等を検査する検査装置等に関するものである。
【背景技術】
【０００２】
近年のＳｏＣ（system on a chip）の高速化は著しいものがあり、ＳｏＣに搭載されるインターフェースは、低ＥＭＩ（electro magnetic interference）化や低コスト化などの観点から、低振幅差動デジタル信号を用いる高速シリアルインターフェースが多用されるようになっている。
【０００３】
しかしながら、高速シリアルインターフェースをＬＳＩ（large scale integration）テスタ等のテスタにて検査する場合、高速であるために、検査対象装置とテスタとの同期をとることが困難になってきている。この場合、高速仕様のテスタを用いてもよいが、検査コストが増大するという問題がある。
【０００４】
半導体装置のインターフェースを検査するための技術として、特許文献１に開示されている技術がある。特許文献１に開示されている技術では、送信器（Ｔｘ）のＬＳＩにて簡単なデータを暗号化して複雑なデータに変換するとともに、受信器（Ｒｘ）のＬＳＩにて複雑なデータを復号化して簡単なデータに戻す処理を実行することによって、検査を行なう。
【０００５】
なお、特許文献１に開示されている技術のように、送信器および受信器が同一のＤＵＴ（Device Under Test：検査対象装置）に存在する場合の検査方法は、ループバック手法と称される。
【０００６】
一方、送信器と受信器とが同一のデバイスに存在しない場合の検査方法は、ＢＯＳＴ（built-off self-test）と称される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３００４３２号公報（公開日：２００５年１０月２７日）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、シリアルインターフェースでは、連続する複数の０または１の信号から成るデータを伝送する。このとき、受信器にてデータの先頭位置を正しく認識しなければ、受信器では、値が全く異なるデータを受信することになる。
【０００９】
そこで、ＢＯＳＴにおいて、データの先頭位置を正しく認識できるようにするために、送信器にて所定のプロトコルを用いてデータの先頭位置にヘッダ情報を付加するともに、受信器にてヘッダ情報を探し出す機能が、一般的に用いられる。なお、このような受信器の機能を「ヘッダハント機能」と称する。
【００１０】
ヘッダハント機能を実現する場合、概ね、次に示す２種類の方法がある。一つは、（ａ）データの通信速度と同じ速度で動作し、データを取り込みながらヘッダハント機能を備えたヘッダハント回路を、受信器に実装する方法である。もう一つは、（ｂ）受信器にてデータを全て取りこみ、その後、取り込んだデータの中からヘッダ情報を探し出す方法である。
【００１１】
しかしながら、上記（ａ）の方法では、ヘッダハント回路は、ヘッダ情報であるか否かを高速に判定する必要があるため、回路が複雑かつ大規模になるという問題がある。また、上記（ｂ）の方法では、大量のデータを取り込んで保持するための機構が必要になるという問題がある。つまり、いずれの場合にも、回路規模およびコストが増大するため、ヘッダハント機能を備えたテスタを、例えばＦＰＧＡ（Field Programmable Gate Array）などの論理回路で実現することは容易ではない。
【００１２】
また、ヘッダハント機能を用いる場合、先頭位置を探し出すのに要する時間の分だけ、同期をとるまでの時間を要するという問題がある。
【００１３】
また、高速シリアルインターフェースに同期するための高価なオプション機能をテスタに付加することも可能であるが、この場合は、コストが増大することとなる。
【００１４】
なお、特許文献１は、上述した問題点を解決する技術を開示するものではない。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡易な構成により、検査対象装置のシリアルインターフェースの検査を容易化する検査装置等を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明に係る検査装置は、所定の第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力する検査対象装置を検査する検査装置であって、上記検査対象装置は、検査の際、上記第一ビット長のパラレル信号を整数個つないだ信号の繰り返しより成る検査用データであって、該検査用データからビット誤り無く変換されたシリアル信号の任意のビット位置から、所定の第二ビット長毎に分割することによって得られる上記整数個の信号列のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出した場合に、該算出した排他的論理和の各値から成るパターンが、上記第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであって、上記検査対象装置から、上記検査用データが変換されたシリアル信号を受信する信号受信手段と、上記信号受信手段にて受信したシリアル信号を、任意のビット位置から順次、上記第二ビット長のパラレル信号に変換する信号変換手段と、上記信号変換手段にて、上記整数個連続して変換された上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算手段とを備えることを特徴としている。
【００１７】
また、上記課題を解決するために、本発明に係る集積回路は、所定の第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力する検査対象回路を検査する集積回路であって、上記検査対象回路は、検査の際、上記第一ビット長のパラレル信号を整数個つないだ信号の繰り返しより成る検査用データであって、該検査用データからビット誤り無く変換されたシリアル信号の任意のビット位置から、所定の第二ビット長毎に分割することによって得られる上記整数個の信号列のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出した場合に、該算出した排他的論理和の各値から成るパターンが、上記第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであって、上記検査対象回路から、上記検査用データが変換されたシリアル信号を受信する信号受信回路と、上記信号受信回路にて受信したシリアル信号を、任意のビット位置から順次、上記第二ビット長のパラレル信号に変換する信号変換回路と、上記信号変換回路にて、上記整数個連続して変換された上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算回路とを備えることを特徴としている。
【００１８】
上記の構成によれば、検査対象装置から、上記検査用データが変換されたシリアル信号を受信する。そして、受信したシリアル信号を、任意のビット位置から順次、第二ビット長のパラレル信号に変換する。そして、上記整数個連続して変換された第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する。
【００１９】
なお、上記算出された排他的論理和の各値から成るパターンが所定パターンと一致するときは、検査対象装置が、ビット誤りを生じることなく検査用データを検査装置に伝送することができる良品であることとなる。
【００２０】
一方、上記算出された排他的論理和の各値から成るパターンが所定パターンと一致しないときは、検査対象装置が、検査用データを検査装置に伝送する際に、ビット誤りを生じさせる不良品であることとなる。
【００２１】
よって、シリアルパラレル変換したパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を演算するという簡易な構成により、検査対象装置の検査（より具体的には、検査対象装置のシリアルインターフェースの検査）を行うことができる。さらに、受信したシリアル信号の任意のビット位置からパラレル信号に変換するので、検査対象装置との同期をとることなく検査を行うことが可能となる。
【００２２】
したがって、検査対象装置の検査の容易化、検査コストの低減、および、検査の短時間化を図ることができるという効果を奏する。
【００２３】
さらに、本発明に係る検査装置は、上記演算手段にて算出された排他的論理和の各値から成るパターンが上記所定パターンと一致するか否かを判定する判定手段をさらに備える構成としてもよい。
【００２４】
上記の構成によれば、上記算出された排他的論理和の各値から成るパターンが所定パターンと一致するか否かを判定することができる。
【００２５】
なお、上記算出された排他的論理和の各値から成るパターンが所定パターンと一致するときは、検査対象装置が、ビット誤りを生じることなく検査用データを検査装置に伝送することができる良品であることとなる。
【００２６】
一方、上記算出された排他的論理和の各値から成るパターンが所定パターンと一致しないときは、検査対象装置が、検査用データを検査装置に伝送する際に、ビット誤りを生じさせる不良品であることとなる。
【００２７】
したがって、簡易な構成により、検査対象装置の良否判定を容易に行うことができるという効果を奏する。
【００２８】
さらに、本発明に係る検査装置は、上記判定手段は、上記判定の結果を示す値を出力する構成としてもよい。
【００２９】
上記の構成によれば、判定の結果を出力することができる。
【００３０】
したがって、出力先にて、判定結果を利用した処理を行うことができるという効果を奏する。
【００３１】
さらに、本発明に係る検査装置は、上記所定パターンを構成する各ビット値が１である構成としてもよい。
【００３２】
また、本発明に係る検査装置は、上記所定パターンを構成する各ビット値が０である構成としてもよい。
【００３３】
上記の構成によれば、上記算出された排他的論理和の各値から成るパターンを構成する各ビット値が全て１であるか、または、全て０であるかを判定する。
【００３４】
したがって、簡単な構成により上記判定の処理を実現することができるという効果を奏する。
【００３５】
さらに、本発明に係る検査装置は、上記信号変換手段にて上記整数個連続して変換された上記第二ビット長のパラレル信号をそれぞれ保持する信号レジスタ手段をさらに備え、
上記演算手段は、上記信号レジスタ手段にて保持されている上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する構成としてもよい。
【００３６】
上記の構成によれば、簡易な構成により、上記排他的論理和を演算することができるという効果を奏する。
【００３７】
なお、上記検査装置は、コンピュータによって実現してもよく、この場合には、コンピュータを上記各手段として動作させることにより上記検査装置をコンピュータにて実現させる上記検査装置の制御プログラム、およびそれを記録したコンピュータ読み取り可能な記録媒体も、本発明の範疇に入る。
【００３８】
さらに、上記集積回路を備えるチップなども、本発明の範疇に入る。
【発明の効果】
【００３９】
以上のように、本発明に係る検査装置は、所定の第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力する検査対象装置を検査する検査装置であって、上記検査対象装置は、検査の際、上記第一ビット長のパラレル信号を整数個つないだ信号の繰り返しより成る検査用データであって、該検査用データからビット誤り無く変換されたシリアル信号の任意のビット位置から、所定の第二ビット長毎に分割することによって得られる上記整数個の信号列のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出した場合に、該算出した排他的論理和の各値から成るパターンが、上記第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであって、上記検査対象装置から、上記検査用データが変換されたシリアル信号を受信する信号受信手段と、上記信号受信手段にて受信したシリアル信号を、任意のビット位置から順次、上記第二ビット長のパラレル信号に変換する信号変換手段と、上記信号変換手段にて、上記整数個連続して変換された上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算手段とを備えている。
【００４０】
また、本発明に係る集積回路は、所定の第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力する検査対象回路を検査する集積回路であって、上記検査対象回路は、検査の際、上記第一ビット長のパラレル信号を整数個つないだ信号の繰り返しより成る検査用データであって、該検査用データからビット誤り無く変換されたシリアル信号の任意のビット位置から、所定の第二ビット長毎に分割することによって得られる上記整数個の信号列のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出した場合に、該算出した排他的論理和の各値から成るパターンが、上記第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであって、上記検査対象回路から、上記検査用データが変換されたシリアル信号を受信する信号受信回路と、上記信号受信回路にて受信したシリアル信号を、任意のビット位置から順次、上記第二ビット長のパラレル信号に変換する信号変換回路と、上記信号変換回路にて、上記整数個連続して変換された上記第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算回路とを備えている。
【００４１】
よって、シリアルパラレル変換したパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を演算するという簡易な構成により、検査対象装置の検査（特に検査対象装置のシリアルインターフェースの検査）を行うことができる。さらに、受信したシリアル信号の任意のビット位置からパラレル信号に変換するので、検査対象装置との同期をとることなく検査を行うことが可能となる。
【００４２】
したがって、検査対象装置の検査の容易化、検査コストの低減、および、検査の短時間化を図ることができるという効果を奏する。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る検査装置の構成を示す回路図である。
【図２】本発明に係る検査装置および検査対象装置の要部構成を示す回路図である。
【図３】本発明に係る検査装置の構成例を示す回路図である。
【図４】本発明に係る検査装置にて排他的論理和を演算する様子を示す説明図である。
【図５】本発明に係る検査装置にて排他的論理和を演算する他の様子を示す説明図である。
【図６】本発明に係る検査装置にて排他的論理和を演算するさらなる他の様子を示す説明図である。
【図７】本発明に係る検査装置にて排他的論理和を演算するさらなる他の様子を示す説明図である。
【図８】本発明に係る検査装置にて排他的論理和を演算するさらなる他の様子を示す説明図である。
【図９】本発明に係る検査装置にて排他的論理和を演算するさらなる他の様子を示す説明図である。
【図１０】本発明に係る検査装置にて排他的論理和を演算するさらなる他の様子を示す説明図である。
【発明を実施するための形態】
【００４４】
本発明の一実施形態について図１から図１０に基づいて説明すると以下の通りである。
【００４５】
本発明に係る検査装置（集積回路）１０は、シリアルインターフェースを備えた半導体集積回路等である検査対象装置（検査対象回路）２０を検査するための装置である。特に、高速シリアルインターフェースを備えた検査対象装置２０の、当該高速シリアルインターフェースを検査するのに適した装置である。なお、以下では、検査対象装置２０をＤＵＴ（Device Under Test）２０と表記する。
【００４６】
検査装置１０にて行なう検査は、概略的には、ＤＵＴ２０のシリアルインターフェースからデータがビット誤り無く検査装置１０に送信されたか否かを調べることによって行なわれる。このとき、検査装置１０は、ＤＵＴ２０との同期をとることなく検査を行なうことができる。具体的な検査手法については後述する。
【００４７】
なお、検査装置１０は、ＤＵＴ２０のシリアルインターフェースに接続される、いわゆるＢＯＳＴ（built-off self-test）回路である。さらに、検査装置１０の後段に一般的なテスタを接続し、検査装置１０で行なう検査の結果を送信する構成にしてもよい。
【００４８】
また、検査装置１０は、ＦＰＧＡ（Field Programmable Gate Array）などの論理回路にて構成するのが好適である。
【００４９】
なお、一般的には、検査対象装置２０は送信器とも称される。また、検査装置１０は受信器とも称される。
【００５０】
（ＤＵＴの概要）
図２を参照しながら、ＤＵＴ２０の要部構成について説明する。図２は、検査装置１０およびＤＵＴ２０の要部構成を示す回路図である。
【００５１】
まず、ＤＵＴ２０の要部構成について説明する。なお、本実施形態では、ＤＵＴ２０が備えるシリアルインターフェースは高速シリアルインターフェースであり、差動伝送を行なうものとして説明する。なお、差動伝送を行なうことは本発明の本質部分ではないので、シングルエンド伝送を行なうものであってもよい。
【００５２】
ＤＵＴ２０は、所定ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を差動信号に変換して、シリアルインターフェースから外部に出力する機能を備えている。そのために、ＤＵＴ２０は、図２に示すように、少なくとも、ＰＬＬ（位相同期回路）２１、パラレルシリアル（以下、Ｐ／Ｓと表記する）変換部２２、信号送信部２３を含んでいる。この他に、ＤＵＴ２０は、用途に応じた機能を備えているが、ここでは図示および説明を省略する。
【００５３】
ＰＬＬ２１は、ＤＵＴ２０の内部クロック信号と位相が同期するクロック信号を、Ｐ／Ｓ変換部２２および信号送信部２３に出力する。
【００５４】
次に、Ｐ／Ｓ変換部２２は、ＰＬＬ２１から入力されるクロック信号に同期して、外部から入力される、所定の第一ビット長のパラレル信号をシリアル信号に変換するものとする。以下では、当該第一ビット長の値を“ｙ”と表記して説明する（ｙは２以上の正の整数）。ｙビットのパラレル信号をシリアル信号に変換するために、Ｐ／Ｓ変換部２２は、内部にｙ個のＤフリップフロップ（以下、ＤＦＦと表記する）を備えている。
【００５５】
次に、信号送信部２３は、Ｐ／Ｓ変換部２２から出力されるシリアル信号、およびＰＬＬ２１から出力されるクロック信号を入力として、差動信号に変換する。そして、変換後の差動信号を、シリアルインターフェースに出力する。なお、シリアル信号等を差動信号に変換する方法は周知であるので、ここでは詳細な説明を省略する。
【００５６】
なお、検査を行なう際、ＤＵＴ２０は検査モードで動作するものとする。このとき、後述する検査用データ（以下、検査用データＴＤと表記する）がＰ／Ｓ変換部２２に入力され続けるものとする。検査用データＴＤについては後述する。
【００５７】
（検査装置の構成）
続いて、図１および図２を参照しながら、検査装置１０の構成について説明する。図１は、検査装置１０の詳細構成を示す回路図である。
【００５８】
図１および図２に示すように、検査装置１０は、信号受信部（信号受信手段、信号受信回路）１１、シリアルパラレル変換部（信号変換手段、信号変換回路）１２、信号レジスタ部１３、演算部（演算手段、演算回路）１４、判定部（判定手段、判定回路）１５を含んでいる。
【００５９】
なお、本実施形態では、検査装置１０は判定部１５を備えているものとして説明するが、必ずしも検査装置１０に備えられなくてもよい。例えば、検査装置１０の後段に接続されるテスタ等に備えられていもよい。また、シリアルパラレル変換を、以下では、Ｓ／Ｐ変換と表記する。
【００６０】
信号受信部１１は、ＤＵＴ２０の信号送信部２３からシリアルインターフェースを介して出力される差動信号を、シリアル信号およびクロック信号に変換するとともに、変換後のシリアル信号およびクロック信号を、Ｓ／Ｐ変換部１２に出力する。なお、差動信号をデータ信号に変換する方法は周知であるので、ここでは詳細な説明は省略する。
【００６１】
次に、Ｓ／Ｐ変換部１２は、入力されるクロック信号に同期して、入力されるシリアル信号を所定の第二ビット長のパラレル信号に変換する。以下では、当該第ニビット長の値を“ｘ”と表記して説明する（ｘは２以上の正の整数）。シリアル信号をｘビットのパラレル信号に変換するために、Ｓ／Ｐ変換部１２は、内部にｘ個のＤＦＦを備えている。これらｘ個のＤＦＦを、ＤＦＦ＿０ｋ（ｋ＝１、２、…、ｘ）と表記する。そして、Ｓ／Ｐ変換部１２は、変換後のｘビットのパラレル信号から成る信号列を、信号レジスタ部１３に出力する。
【００６２】
なお、第一ビット長（ｙ）と第二ビット長（ｘ）とは、異なる値である方が好ましい。
【００６３】
次に、信号レジスタ部１３は、ｘビットのパラレル信号から成る信号列を保持するための信号保持部をｍ個備えている（ｍは２以上の正の整数）。なお、信号レジスタ部１３が備えるｍ個の信号保持部を、信号保持部１３＿ｐ（ｐ＝１、２、…、ｍ）と表記する。
【００６４】
信号保持部１３＿ｐのそれぞれは、ｘビットのパラレル信号を保持するために、内部にｘ個のＤＦＦを備えている。信号保持部１３＿ｐが備えるｘ個のＤＦＦを、ＤＦＦ＿ｐｋ（ｋ＝１、２、…、ｘ）と表記する。なお、ＤＦＦ＿１ｋ、ＤＦＦ＿２ｋ、…、ＤＦＦ＿ｍｋは、図１に示すように、縦列接続されており、ＤＦＦ＿ｐｋの出力は、次段のＤＦＦ＿（ｐ＋１）ｋに入力される。
【００６５】
信号保持部１３＿１は、Ｓ／Ｐ変換部１２から出力されたｘビットのパラレル信号から成る信号列を保持するものである。具体的には、Ｓ／Ｐ変換部１２のＤＦＦ＿０ｋから出力されるパラレル信号を、それぞれ、ＤＦＦ＿１ｋにて保持する。
【００６６】
次に、信号保持部１３＿ｊ（ｊ＝２、…、ｍ−１）は、信号保持部１３＿（ｊ−１）から出力される信号列を保持するものである。具体的には、信号保持部１３＿（ｊ−１）のＤＦＦ＿（ｊ−１）ｋから出力されるパラレル信号を、それぞれ、ＤＦＦ＿ｊｋにて保持する。
【００６７】
なお、信号保持部１３＿ｐのそれぞれは、Ｓ／Ｐ変換部１２にてｘビットのパラレル信号が得られる毎に、保持している信号列を出力する。この出力のタイミングをとるために、信号受信部１１にて得られたクロック信号を分周回路１６にて分周したクロック信号が用いられる。
【００６８】
次に、演算部１４は、信号保持部１３＿ｐのそれぞれに保持されている信号列のそれぞれにおける、同一ビット位置の信号の排他的論理和（ＸＯＲ）を、全てのビット位置について算出する。具体的には、演算部１４は、内部にｘ個の排他的論理和演算部１４＿ｒ（ｒ＝１、２、…、ｘ）を備えており、排他的論理和演算部１４＿ｒのそれぞれは、ＤＦＦ＿１ｒ、ＤＦＦ＿２ｒ、…、ＤＦＦ＿ｍｒに保持されている信号の排他的論理和を算出する。その結果、ｘ個の排他的論理和値が算出される。
【００６９】
次に、判定部１５は、演算部１４にて算出されたｘ個の排他的論理和の各値から成るパターンが、予め定められた所定パターン（以下、パターンＢＰと表記する）と一致するか否かを判定する。パターンＢＰは、例えば、ｘ個の“１”から成る“１１…１”であったり、ｘ個の“０”から成る“００…０”である。
【００７０】
なお、演算部１４にて算出されたｘ個の排他的論理和の各値から成るパターンが、パターンＢＰと一致する場合、ＤＵＴ２０は、ビット誤りを生じさせることなくシリアルインターフェースからデータを出力する良品（つまり、検査にパスするもの）であることが確認できる。
【００７１】
逆に、演算部１４にて算出されたｘ個の排他的論理和の各値から成るパターンが、パターンＢＰと一致しない場合、ＤＵＴ２０は、シリアルインターフェースからデータを出力する際にビット誤りを生じさせる不良品（つまり、検査にパスしないもの）であることが確認できる。
【００７２】
なお、判定部１５は、判定結果を示す値を、内部または外部に出力する構成であってもよい。外部に出力する構成である場合、例えば、検査装置１０の後段に接続されるテスタ等にて、出力さらた判定結果を用いた処理を行うことが可能となる。
【００７３】
以上のように、検査装置１０は、ＤＵＴ２０から受信したシリアル信号をパラレルシリアル変換してパラレル信号に変換する。そして、変換後のパラレル信号を、順次、複数の信号保持部１３＿ｐに保持する。そして、信号保持部１３＿ｐのそれぞれに保持されている信号列のそれぞれにおける、同一ビット位置の信号の排他的論理和を演算部１４にて演算する。ここで、ＤＵＴ２０からは、上記排他的論理和値がパターンＢＰ（例えばｘ個の“１”から成る“１１…１”）となるように予め構成された検査用データＤＴを繰り返し出力させるものとする。このとき、ＤＵＴ２０からビット誤り無くデータが伝送されて信号保持部１３＿ｐに格納されると、上記排他的論理和の各値から成るパターンが、パターンＢＰと一致するので、ＤＵＴ２０は、ビット誤りを生じさせることなくシリアルインターフェースからデータを出力する良品（つまり、検査にパスするもの）であることが確認できる。一方、上記排他的論理和の各値から成るパターンが、パターンＢＰと一致しない場合は、データ伝送が正しく実施されなかったことが確認できる。
【００７４】
なお、ｘ＝４およびｍ＝３とした場合における検査装置１０の構成例は、図３に示すとおりである。
【００７５】
（検査用データ）
次に、検査用データＴＤについて説明する。検査用データＴＤは、予め所定の値に構成されている必要がある。具体的には、ＤＵＴ２０にて検査用データＴＤがビット誤り無く変換されたシリアル信号が検査装置１０に送信された場合において、演算部１４にて算出されるｘ個の排他的論理和の各値から成るパターンがパターンＢＰと一致するものとなるように、検査用データＴＤが予め構成されている必要がある。
【００７６】
さらに、検査装置１０は、ＤＵＴ２０との同期をとらないため、ＤＵＴ２０から送信されたシリアル信号の任意のビット位置から順次にｘビットのパラレル信号に変換することを考慮する必要がある。
【００７７】
したがって、検査用データＴＤは、（１）ｘビットのｍ倍のビット長のパラレル信号の繰り返しより成るものであり、かつ、（２）ビット誤り無く変換されたシリアル信号の任意のビット位置から、ｘビット毎に分割することによって連続して得られるｍ個の信号列のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出した場合に、該算出した排他的論理和の各値から成るパターンが、パターンＢＰとなるように構成されている必要がある。
【００７８】
例えば、ｘ＝１１、ｍ＝３、パターンＢＰが１１個の“１”から成る“１１１１１１１１１１１”であるものである場合、３３ビット長の“０１０１１００１１０１ ０１１０１０１０１００ １１００１１００１１０”の繰り返しより成る信号が、検査用データＴＤとなり得る。この場合、当該検査用データＴＤの任意のビット位置から１１ビット毎に分割して得られる３個の信号列のそれぞれにおける、同一ビット位置の信号の排他的論理和を、全てのビット位置について算出した場合、該算出した排他的論理和の各値は全て“１”となり、排他的論理和の各値から成るパターンがパターンＢＰと一致する。
【００７９】
（動作例）
次に、検査装置１０の動作例について、図４から図１０を参照しながら説明する。図４から図１０は、それぞれ、検査装置１０にて排他的論理和を演算する他の様子を示す説明図である。なお、ここでは、ｘ＝１１、ｍ＝３、パターンＢＰは１１個の“１”から成る“１１１１１１１１１１１”であるものとして説明する。
【００８０】
（動作例１−１）
まず、１つ目の動作例について図４を参照しながら説明する。本動作例では、３３ビット長の“０１０１１００１１０１ ０１１０１０１０１００ １１００１１００１１０”の繰り返しより成る信号を検査用データＴＤとして用いる。
【００８１】
この場合において、検査装置１０が、ＤＵＴ２０から送信された信号の先頭ビットから順次に、１１ビットのパラレル信号に変換したものとし、信号保持部１３＿３、１３＿２、１３＿１には、それぞれ、“０１０１１００１１０１”、“０１１０１０１０１００”、“１１００１１００１１０”という信号列が保持されたものとする。
【００８２】
この状態において、演算部１４にて、信号保持部１３＿１、１３＿２、１３＿３のそれぞれに保持されているパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出すると、排他的論理和値はいずれも“１”となる。つまり、パターンＢＰ“１１１１１１１１１１１”と一致する。これにより、ＤＵＴ２０は良品であることが確認できる。
【００８３】
（動作例１−２）
次に、２つ目の動作例について図５を参照しながら説明する。本動作例においても上記（動作例１−１）で用いた検査用データＴＤを用いる。
【００８４】
検査装置１０が、ＤＵＴ２０から送信された信号の先頭ビットから順次に、１１ビットのパラレル信号に変換したものとし、信号保持部１３＿３、１３＿２、１３＿１には、それぞれ、“０１０１１００１１０１”、“０１１０１１１０１００”、“１１００１１００１１０”という信号列が保持されたものとする。つまり、上記（動作例１−１）の場合とは異なり、信号保持部１３＿２が保持するパラレル信号の６ビット目にビット誤りが生じており、本来であれば“０”であるところ、“１”に反転した状態で保持されたものとする。
【００８５】
この状態において、演算部１４にて、信号保持部１３＿１、１３＿２、１３＿３のそれぞれに保持されているパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出すると、排他的論理和値のうち一つだけ“０”となる。つまり、パターンＢＰ“１１１１１１１１１１１”と一致しない。これにより、ＤＵＴ２０は不良品であることが確認できる。
【００８６】
（動作例１−３）
次に、３つ目の動作例について図６を参照しながら説明する。本動作例においても上記（動作例１−１）で用いた検査用データＴＤを用いる。
【００８７】
本動作例では、検査装置１０は、ＤＵＴ２０から送信されたデータを、先頭ビットから順にパラレル信号に変換せず、先頭から１ビットシフトした位置から、順次に、１１ビットのパラレル信号に変換したものとし、信号保持部１３＿３、１３＿２、１３＿１には、それぞれ、“００１０１１００１１０”、“１０１１０１０１０１０”、“０１１００１１００１１”という信号列が保持されたものとする。
【００８８】
この保持状態は、上記（動作例１−１）にて説明した保持状態とは異なっている。しかしながら、この保持状態において、演算部１４にて、信号保持部１３＿１、１３＿２、１３＿３のそれぞれに保持されているパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出すると、排他的論理和値はいずれも“１”となる。つまり、この場合においても、パターンＢＰ“１１１１１１１１１１１”と一致する。したがって、この場合においても、ＤＵＴ２０は良品であることが確認できる。
【００８９】
このように、本発明によれば、送信側であるＤＵＴ２０と受信側である検査装置１０との同期をとらなくても検査を行なうことができる。そのため、本発明によれば、ＤＵＴ２０のシリアルインターフェースが高速なものであっても、実動作スピードのままで検査を行なうことが可能となるとともに、同期をとるためのオプション機能を付加する必要が無い。したがって、短時間かつ安価な検査を実現することができる。
【００９０】
（動作例１−４）
次に、４つ目の動作例について図７を参照しながら説明する。本動作例においても上記（動作例１−１）で用いた検査用データＴＤを用いる。
【００９１】
検査装置１０が、ＤＵＴ２０から送信されたデータの先頭ビットから順次に、１１ビットのパラレル信号に変換したものとし、信号保持部１３＿３、１３＿２、１３＿１には、それぞれ、“１１１１１１１１１１１”という信号列が保持されたものとする。ビット値が全て“１”になるビット誤りが生じているので、本来ならばＤＵＴ２０は不良品である。
【００９２】
しかしながら、この状態において、演算部１４にて排他的論理和を算出すると、排他的論理和値はいずれも“１”となり、パターンＢＰ“１１１１１１１１１１１”と一致することから、ＤＵＴ２０は良品であるとみなされる。
【００９３】
つまり、排他的論理和の各値から成るパターンが、パターンＢＰ“１１１１１１１１１１１”と一致することのみをもってＤＵＴ２０が良品であるとする検査のみを行なっていると、稀に、不良品を見逃す可能性がある。このような場合に備えて、検査用データＴＤおよびパターンＢＰの組合せを変えた検査を、複数回行なうことが好ましい。これにより、検査精度を向上させることができる。
【００９４】
（動作例２−１）
例えば、検査用データＴＤおよびパターンＢＰを、それぞれ、全ビット反転させたものを、新たな検査用データＴＤおよびパターンＢＰとして、再検査を行なうことが考えられる。つまり、パターンＢＰを１１個の“０”から成る“０００００００００００”とし、検査用データＴＤを“１０１００１１００１０ １００１０１０１０１１ ００１１００１１００１”として検査を行なう。この場合の動作例について図８を参照しながら説明する。
【００９５】
検査装置１０が、ＤＵＴ２０から送信されたデータの先頭ビットから順次に、１１ビットのパラレル信号に変換したものとし、信号保持部１３＿３、１３＿２、１３＿１には、それぞれ、“１０１００１１００１０”、“１００１０１０１０１１”、“００１１００１１００１”という信号列が保持されたものとする。
【００９６】
この状態において、演算部１４にて、信号保持部１３＿１、１３＿２、１３＿３のそれぞれに保持されているパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出すると、排他的論理和値はいずれも“０”となる。つまり、パターンＢＰ“０００００００００００”と一致する。これにより、ＤＵＴ２０は良品であることが確認できる。
【００９７】
（動作例２−２）
次に、図９は、ＤＵＴ２０から送信されたデータにビット誤りが生じている場合の動作例である。上記（動作例２−１）の場合とは異なり、信号保持部１３＿２が保持するパラレル信号の６ビット目にビット誤りが生じており、本来であれば“１”であるところ、“０”に反転した状態で保持されたものとする。
【００９８】
この場合、演算部１４にて算出する排他的論理和値のうち“０”とならないものが生じ、パターンＢＰ“０００００００００００”と一致しない。これにより、ＤＵＴ２０は不良品であることが確認できる。
【００９９】
（動作例２−３）
次に、図１０は、ＤＵＴ２０から送信されたデータを１ビットシフトした状態で受信した場合の動作例である。信号保持部１３＿３、１３＿２、１３＿１には、それぞれ、“１１０１００１１００１”、“０１００１０１０１０１”、“１００１１００１１００”という信号列が保持されたものとする。
【０１００】
この保持状態は、上記（動作例２−１）にて説明した保持状態とは異なっている。しかしながら、この保持状態においても、演算部１４にて算出する排他的論理和値はいずれも“０”となるので、パターンＢＰ“０００００００００００”と一致する。これにより、ＤＵＴ２０は良品であることが確認できる。
【０１０１】
（付記事項）
最後に、検査装置１０の各機能は、ハードウェアロジックによって構成してもよいし、次のようにＣＰＵ（central processing unit）を用いてソフトウェアによって実現してもよい。
【０１０２】
ソフトウェアによって実現する場合は、検査装置１０は、各機能を実現する制御プログラムの命令を実行するＣＰＵ、上記プログラムを格納したＲＯＭ（read only memory）、上記プログラムを展開するＲＡＭ（random access memory）、上記プログラム及び各種データを格納するメモリ等の記憶装置（記録媒体）などを備えている。そして、本発明の目的は、上述した機能を実現するソフトウェアである検査装置１０の制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読み取り可能に記録した記録媒体を、検査装置１０に供給し、そのコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に記録されているプログラムコードを読み出し実行することによっても、達成可能である。
【０１０３】
上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ類、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク類、ＩＣカード（メモリカードを含む）／光カード等のカード類、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ類、ＰＬＤ（Programmable logic device）等の論理回路類などを用いることができる。
【０１０４】
また、検査装置１０を通信ネットワークと接続可能に構成し、上記プログラムコードを、通信ネットワークを介して供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（virtual private network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＩＥＥＥ８０２．１１無線、ＨＤＲ（High Data Rate）、ＮＦＣ（Near Field Communication）、ＤＬＮＡ（Digital Living Network Alliance）、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。
【０１０５】
このように本明細書において、手段とは必ずしも物理的手段を意味するものではなく、各手段の機能がソフトウェアによって実現される場合も含む。さらに、１つの手段の機能が２つ以上の物理的手段により実現されても、もしくは２つ以上の手段の機能が１つの物理的手段により実現されてもよい。
【０１０６】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０７】
本発明は、シリアルインターフェースを備えた検査対象装置を検査する検査装置に適用できる。特に、高速シリアルインターフェースを備えた半導体集積回路を検査する検査装置に好適に適用できる。なお、本発明は、ＦＰＧＡ等の論理回路にて検査装置を構成する場合に適している。
【符号の説明】
【０１０８】
１０    検査装置（集積回路）
１１    信号受信部（信号受信手段、信号受信回路）
１２    シリアルパラレル変換部（信号変換手段、信号変換回路）
１３    信号レジスタ部（信号レジスタ手段、信号レジスタ回路）
１４    演算部（演算手段、演算回路）
１５    判定部（判定手段、判定回路）
２０    検査対象装置（検査対象回路）
ＴＤ    検査用データ
ＢＰ    パターン（所定パターン）
ｍ    信号レジスタ部が備える信号保持部の個数（整数個）
ｙ    第一ビット長
ｘ    第二ビット長
【図１】
0005437170.tif 000002
【図２】
0005437170.tif 000003
【図３】
0005437170.tif 000004
【図４】
0005437170.tif 000005
【図５】
0005437170.tif 000006
【図６】
0005437170.tif 000007
【図７】
0005437170.tif 000008
【図８】
0005437170.tif 000009
【図９】
0005437170.tif 000010
【図１０】
0005437170.tif 000011