(57)【特許請求の範囲】
【請求項１】
トランシーバと、
入力整合回路により前記トランシーバに結合された電力増幅器と、
を備える装置であって、
前記電力増幅器は、
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴであって、前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合されているＪＦＥＴと
を含み、
前記ＪＦＥＴの前記トップゲートは、ＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合され、前記ＪＦＥＴゲート回路は、前記ＭＯＳＦＥＴの前記ゲートに印加するバイアスの関数であるバイアスを前記ＪＦＥＴの前記トップゲートに印加するように構成される
装置。
【請求項２】
前記トランシーバは約７００ＭＨｚ〜約２．５ＧＨｚの範囲内の周波数を有する信号を発生するように構成されている、請求項１記載の装置。
【請求項３】
前記トランシーバは約１５０ＭＨｚ〜約６ＧＨｚの範囲内の周波数を有する信号を発生するように構成されている、請求項１記載の装置。
【請求項４】
前記トランシーバは前記ＭＯＳＦＥＴ及び前記ＪＦＥＴと同じ基板上に配置されている、請求項１記載の装置。
【請求項５】
前記ＪＦＥＴの前記ドレインに結合された出力整合回路を更に備える、請求項１記載の装置。
【請求項６】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソースと、ドレインと、トップゲートと、ボトムゲートと、当該ボトムゲートと前記トップゲートとの間に配置されたチャネルであって、前記ボトムゲートと同じ幅を有するチャネルとを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートは、ＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合され、前記ＪＦＥＴゲート回路は、前記ＭＯＳＦＥＴの前記ゲートに印加するバイアスの関数であるバイアスを前記ＪＦＥＴの前記トップゲートに印加するように構成される
電子回路。
【請求項７】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項６記載の電子回路。
【請求項８】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと、
前記ＭＯＳＦＥＴの前記ドレインと前記ＪＦＥＴの前記ソースとの間の共通ノードと接地との間に結合され、前記ＭＯＳＦＥＴのゲート−ドレインキャパシタンス及び前記ＪＦＥＴのゲート−ソースキャパシタンスの効果を補償する共通ノード回路と
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合されている、
電子回路。
【請求項９】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも接地されている、請求項８記載の電子回路。
【請求項１０】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項８記載の電子回路。
【請求項１１】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソースと、ドレインと、ＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合されているトップゲートと、ボトムゲートとを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴゲート回路は、前記ＭＯＳＦＥＴの前記ゲートに印加するバイアスの関数であるバイアスを前記ＪＦＥＴの前記トップゲートに印加するように構成される、
電子回路。
【請求項１２】
前記ＪＦＥＴの前記ボトムゲートが、前記ＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合されている、請求項１１記載の電子回路。
【請求項１３】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも一つのＤＣバイアス源に結合されている、請求項１２記載の電子回路。
【請求項１４】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項１１記載の電子回路。
【請求項１５】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートが、ＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合され、
前記ＪＦＥＴの前記ボトムゲートが前記ＭＯＳＦＥＴの前記ゲートと独立であり、
前記ＪＦＥＴゲート回路は、前記ＭＯＳＦＥＴの前記ゲートに印加するバイアスの関数であるバイアスを前記ＪＦＥＴの前記トップゲートに印加するように構成される、
電子回路。
【請求項１６】
前記ＪＦＥＴの前記トップゲートがＤＣバイアス源に結合されている、請求項１５記載の電子回路。
【請求項１７】
前記ＪＦＥＴの前記ボトムゲートがＤＣバイアス源に結合されている、請求項１５記載の電子回路。
【請求項１８】
前記ＪＦＥＴの前記ボトムゲートが接地されている、請求項１５記載の電子回路。
【請求項１９】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項１５記載の電子回路。
【請求項２０】
ＭＯＳＦＥＴのゲートを第１の信号で制御するステップ、
前記ＭＯＳＦＥＴとカスコード構成にされたＪＦＥＴのトップゲートを第２の信号で制御するステップ、及び
前記ＪＦＥＴのボトムゲートを第３の信号で制御するステップ、
を備え、
前記第２の信号は前記第１の信号に依存する、
方法。
【請求項２１】
前記第３の信号は前記第２の信号に依存する、請求項２０記載の方法。
【請求項２２】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートがＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合され、
前記ＪＦＥＴの前記ボトムゲートも前記ＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合され、
前記ＪＦＥＴゲート回路は、前記ＭＯＳＦＥＴの前記ゲートに印加するバイアスの関数であるバイアスを前記ＪＦＥＴの前記トップゲートに印加するように構成される
電子回路。
【請求項２３】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項２２記載の電子回路。
【請求項２４】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも一つのＤＣバイアス源に結合されている、請求項２２記載の電子回路。
【請求項２５】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートが前記ＪＦＥＴの前記ボトムゲートに結合され、
前記ＪＦＥＴの前記トップゲートは、ＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合され、前記ＪＦＥＴゲート回路は、前記ＭＯＳＦＥＴの前記ゲートに印加するバイアスの関数であるバイアスを前記ＪＦＥＴの前記トップゲートに印加するように構成される、
電子回路。
【請求項２６】
前記ＪＦＥＴの前記トップゲートが前記ＪＦＥＴの前記ボトムゲートに容量結合されている、請求項２５記載の電子回路。    
【請求項２７】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも一つのＤＣバイアス源に結合されている、請求項２５記載の電子回路。
【請求項２８】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも接地されている、請求項２５記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００９年４月２２日に「ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む電子回路」なる名称で出願された米国特許仮出願第６１／１７１，６８９号の優先件利益を主張するものであり、この仮出願は参照することにより本明細書に組み込まれるものとする。本出願は、２００８年２月１３日に「高降伏電圧ダブルゲート半導体装置」なる名称で出願された米国特許出願第６１／１７１，６８９号にも関連し、この出願も参照することにより本明細書に組み込まれるものとする。
【０００２】
本発明は一般に半導体装置に関し、より詳しくは電力用に構成された半導体装置に関する。
【背景技術】
【０００３】
高周波数（ＲＦ）電力用に設計された相補型金属酸化膜半導体（ＣＭＯＳ）装置は伝統的にＲＦ性能の向上のために高い降伏電圧を犠牲にする必要があった。例えば、ＣＭＯＳ装置のＲＦ性能はゲートジオメトリを減少させる（例えば短いチャネル長を用いる）ことによって向上させることができる。しかしながら、より小さいゲートジオメトリはＣＭＯＳ装置の降伏電圧を減少させる。減少した降伏電圧は増幅器内のＣＭＯＳ装置の出力に得られる電圧振幅を制限するため、このようなＣＭＯＳ装置は電力用として有用性が低い。
【０００４】
この降伏電圧に対する一つの解決手段は、ＣＭＯＳ装置を低電圧振幅で大電流駆動を実現するように設計することが可能である。しかしながら、大電流駆動はＣＭＯＳ装置内のトランジスタの幅を大きくすることを要求するので、駆動回路に不所望の容量性負荷を与え得る。
【０００５】
前記降伏電圧に対する他の解決手段は、横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）トランジスタを使用する。ＬＤＭＯＳトランジスタは活性領域とドレイン領域との間にドリフト領域を有する。ドリフト領域は低濃度にドープされ、最大の電圧振幅を受ける。ドリフト領域のドーピング濃度が降伏電圧の要求によって制限されるため、ＬＤＭＯＳ装置は高い降伏電圧をドレイン及びソース端子間を流れるドレイン電流の高い総合抵抗（オン状態抵抗として知られている）と交換するものである。
【０００６】
前記降伏電圧に対する更に他の解決手段は高い固有抵抗の厚い基板を有する装置を使用する。これらの装置は高い電圧性能を提供するが、高いオン状態損失を導入する。これらの装置は、基板ダイオードの空乏領域がラテラルダイオードの空乏領域と相互作用して表面電界を低減する表面電界低減（ＲＥＳＵＲＦ）型装置である。これらの装置では、降伏電圧は空乏領域の横方向拡大によって増大される。
【０００７】
よって、従来の半導体装置に比べて向上したＲＦ能力及び高い電力を提供する高い降伏電圧の半導体装置が必要とされている。
【発明の概要】
【０００８】
本発明は、入力信号を増幅する電力増幅器用としての電子回路を提供する。一つの模範的な回路はともにソース及びドレインを含むＭＯＳＦＥＴ及びＪＦＥＴを備え、ＪＦＥＴのソースはＭＯＳＦＥＴのソースに直接結合される。ＭＯＳＦＥＴはゲートも含み、ＪＦＥＴもトップゲートとボトムゲートの両方を含む。ＭＯＳＦＥＴ及びＪＦＥＴのゲートは、いくつかの実施形態において、異なる幅を有する。
【０００９】
様々な実施形態において、ＪＦＥＴのトップゲートはＭＯＳＦＥＴのゲートに結合される。これらの実施形態のいくつかにおいて、ＪＦＥＴのボトムゲートもＭＯＳＦＥＴのゲートに結合され、これらの実施形態のいくつかにおいて、ＪＦＥＴのトップ及びボトムゲートはともにＤＣバイアス源に結合される。
【００１０】
模範的な回路の様々な実施形態において、ＪＦＥＴのトップゲートはＪＦＥＴのボトムゲートに結合され、両ゲートはＭＯＳＦＥＴのゲートと独立である。これらの実施形態のいくつかにおいては、ＪＦＥＴのトップ及びボトムゲートはともにＤＣバイアス電流源に結合されが、これらの実施形態の他のものにおいては、ＪＦＥＴのトップ及びボトムゲートはともに接地に結合される。これらの実施形態の更に他のものにおいては、ＪＦＥＴのトップゲートは第１のＤＣバイアス源に結合され及び／又はＪＦＥＴのボトムゲートは第２のＤＣバイアス源又は接地に結合される。
【００１１】
本発明は様々な装置も対象にするものである。一つの模範的な装置は上述した電力増幅器に結合されたトランシーバを含む。このトランシーバは、様々な実施形態において、約７００ＭＨｚから約２．５ＧＨｚの範囲内の周波数を有する信号を発生するように又は約１５０ＭＨｚから約６ＧＨｚの範囲内の周波数を有する信号を発生するように構成される。いくつかの実施形態においては、このトランシーバはＭＯＳＦＥＴ及びＪＦＥＴと同じ基板上に配置される。様々な実施形態はＪＦＥＴのドレインに結合された出力整合回路を更に備える。
【００１２】
更に、本発明は信号を増幅する方法も提供する。一つの模範的な方法は、ＭＯＳＦＥＴのゲートを第１の信号で制御し、ＪＦＥＴのトップゲートを第２の信号で制御し、ＪＦＥＴのボトムゲートを第３の信号で制御するステップを備え、ＪＦＥＴはＭＯＳＦＥＴとカスコード構成にされる。様々な実施形態において、第２の信号は第１の信号に依存し、これらの実施形態のいくつかにおいては、第３の信号は第２の信号に依存する。同様に、様々な実施形態において、第２の信号は第１の信号に依存せず、これらの実施形態のいくつかにおいては、第３の信号は第２の信号に依存する。
【００１３】
図中の様々な素子は簡単明瞭のために一定の寸法比で描かれていない。これらの素子のいくつかの寸法は本発明の様々な実施形態の理解を助けるために他の寸法に対して誇張されている。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に従う、ＭＯＳゲートと、接合ゲートと、２つの隣接Ｎ＋領域とを備えるダブルゲート半導体装置の模範的な断面を示す。
【図２】本発明の一実施形態に従う、ＭＯＳゲートと、接合ゲートと、導電層で結合された２つの隣接Ｎ＋領域とを備えるダブルゲート半導体装置の模範的な断面を示す。
【図３】本発明の一実施形態に従う、ＭＯＳゲートと、接合ゲートと、前記ＭＯＳゲート及び前記接合ゲート間に配置された単一のＮ＋領域とを備えるダブルゲート半導体装置の模範的な断面を示す。
【図４】本発明の一実施形態に従う、第２の動作モードにおける図３のダブルゲート半導体装置の模範的な断面を示す。
【図５】本発明の一実施形態に従う、図１−３、６のダブルゲート半導体装置の模範的な回路図を示す。
【図６】本発明の一実施形態に従う、ＭＯＳゲートと接合ゲートを備えるダブルゲート半導体装置の模範的な断面を示す。
【図７】本発明の一実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の回路図を示す。
【図８Ａ】本発明の一つの実施形態に従う、ＭＯＳＦＥＴ及びＪＦＥＴを含む模範的な電子回路の断面を示す。
【図８Ｂ】本発明の他の一つの実施形態に従う、ＭＯＳＦＥＴ及びＪＦＥＴを含む模範的な電子回路の断面を示す。
【図９】本発明の様々な実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の一つの電子回路の断面を示す。
【図１０】本発明の様々な実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の他の一つの電子回路の断面を示す。
【図１１】本発明の様々な実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の他の一つの電子回路の断面を示す。
【図１２】本発明の様々な実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の他の一つの電子回路の断面を示す。
【図１３】本発明の様々な実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の他の一つの電子回路の断面を示す。
【図１４】本発明の様々な実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の他の一つの電子回路の断面を示す。
【図１５】本発明の様々な実施形態に従う、ＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴを含む模範的な電子回路の他の一つの電子回路の断面を示す。
【図１６】カスコード構成のＭＯＳＦＥＴ及びデュアルゲートＪＦＥＴで信号を増幅する模範的な方法を示すフローチャートである。
【発明を実施するための形態】
【００１５】
本発明は、出力電圧の大きな振幅を可能にする高い降伏電圧によって特徴付けられ、電力増幅などの電力用に有用なダブルゲート半導体装置を対象にする。ここに記載するダブルゲート半導体装置は金属酸化膜半導体（ＭＯＳ）ゲート及び接合ゲートを備え、接合ゲートのバイアスはＭＯＳゲートのゲート電圧の関数とすることができる。このようなダブルゲート半導体装置の降伏電圧はＭＯＳゲートの降伏電圧と接合ゲートの降伏電圧の和である。個別の接合ゲートは本質的に高い降伏電圧を有するため、ダブルゲート半導体装置の降伏電圧は個別のＭＯＳゲートの降伏電圧より高くなる。
【００１６】
ダブルゲート半導体装置は従来の相補型金属酸化膜半導体（ＣＭＯＳ）装置に比べて、比較的高い電力レベルでの動作可能性に加えて、向上したＲＦ能力を提供する。ダブルゲート半導体装置は当該分野で知られている半導体製造技術を用いて実質的に基板上及び／又は内に製造することができ、ＣＭＯＳ及び論理装置の標準製造プロセスを少しの変更で使用することができる。
【００１７】
ＭＯＳゲートは、ＭＯＳゲートに電圧が印加されるとき、半導体構造内の電荷分布を変更し、よって半導体構造の導電特性を制御する、金属酸化膜半導体構造を含むことができる。従って、ＭＯＳゲートは電気的に制御されるゲート又はスイッチとして機能する。このタイプのゲートは金属酸化膜半導体電界効果（ＭＯＳＦＥＴ）装置に見られる。接合ゲートは半導体材料のチャネル領域を含み、該チャネル領域はチャネルの残部と反対のドーピング特性を有するため、接合ゲートに電圧が印加されるとき、チャネル内の電荷分布を変更し、よってチャネルの導電特性を制御する。従って、接合ゲートは電気的に制御されるゲート又はスイッチとして機能する。このタイプのゲートは接合電界効果トランジスタ（ＪＦＥＴ）に見られる。接合ゲートの実効抵抗値は接合ゲートの電圧によって制御されるチャネルの抵抗値である。
【００１８】
ここに記載するダブルゲート半導体装置はＭＯＳゲートと接合ゲートとの間に一以上の注入領域を含むように製造することができる。ＭＯＳゲートと接合ゲートとの間に注入領域を含まない実施形態はＭＯＳゲートと接合ゲートとの間に注入領域を含む実施形態よりも高い空間密度の構成をダブルゲート半導体装置に与えることができる。これらの様々な実施形態の動作原理は、ＭＯＳゲートチャネルとドリフト領域との間の空乏領域が変更される点を除いて、同じである。
【００１９】
図１は、ＭＯＳゲート、接合ゲート及び２つの隣接Ｎ＋領域（即ち、注入領域）を備えるダブルゲート半導体装置の模範的な断面を示す。ダブルゲート半導体装置１００は、当技術分野で知られている半導体製造技術を用いて、ドープシリコン、ポリシリコン、金属及び絶縁材料の領域及び／又は層から形成することができる。ここで使用される「酸化膜」はＭＯＳ装置の障壁膜として使用される任意の適切な絶縁膜を指す技術用語であり、酸素を含むか含まないかは問わない。この技術用語は、この絶縁膜は伝統的に二酸化珪素から形成されてきたことに由来するが、近年では、酸素を含まない低k誘電体材料などの他の材料で製造されるようになってきている。
【００２０】
ダブルゲート半導体装置１００は、Ｐ−基板１１０、Ｐ−基板内に形成されたＮ−ウェル１２０、Ｎ＋ソース１３０、ゲート１４０、酸化膜１５０、Ｎ＋領域１６０、Ｎ＋領域１６２、Ｐ＋ゲート１７０及びＮ＋ドレイン１８０を備える。ここで使用される「＋」記号は指示された導電型の強いドーピングを示し（例えばＮ＋はＮ型の強いドーピングを示し）、「−」記号は指示された導電型の弱いドーピングを示す（例えばＰ−はＰ型の弱いドーピングを示す）。
【００２１】
電気信号、例えば制御信号Ｖg1及びＶg2、をゲート１４０及びＰ＋ゲート１７０にそれぞれ供給することができる。Ｎ＋ソース１３０、Ｎ＋領域１６０、Ｎ＋領域１６２及びＮ＋ドレイン領域１８０にも、当技術分野で知られている半導体製造技術を用いてＮ＋ソース１３０、Ｎ＋領域１６０、Ｎ＋領域１６２及びＮ＋ドレイン領域１８０の各々の表面に配置された追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、電気信号を供給することができる。
【００２２】
ダブルゲート半導体装置１００は、Ｐ−基板１１０、Ｎ＋ソース１３０及びＮ＋領域１６０、ゲート１４０及び酸化膜１５０からなるＮ型ＭＯＳ電界効果トランジスタ（ＮチャネルＭＯＳＦＥＴとしても知られている）を含む。ダブルゲート半導体装置１００はＰ−基板１１０、Ｎ−ウェル１２０、Ｎ＋領域１６２、Ｐ＋ゲート１７０及びＮ＋ドレイン１８０からなるＮチャネル接合電界効果トランジスタ（Ｎ型ＪＦＥＴとしても知られている）も含む。この実施形態では、Ｎ＋領域１６０及びＮ＋領域１６２は隣接し、Ｎ＋領域１６２は実質的にＮ−ウェル１２０内に配置される。
【００２３】
代案として、ダブルゲート半導体装置１００はＰチャネル接合ゲートを含むＰ型ＭＯＳゲートを備えるようにダブルゲート半導体装置１００の要素を構成することができる。このような実施形態においては、ドープシリコンの領域及び／又は層のいくつかを当技術分野で知られている半導体製造技術に基づいて異なるドーピングにすることができる。
【００２４】
ダブルゲート半導体装置１００は２つのモードで動作すると考えられる。第１のモードは、図１において、Ｖg1＞閾値電圧Ｖth及び｜Ｖg2−ＶPI｜≒０（即ちＶg2−ＶPIの絶対値がほぼゼロである）によって示されている。Ｖg1はゲート１４０の電圧、Ｖg2はＰ＋ゲート１７０の電圧、Ｖthはゲート１４０に対する閾値電圧及びＶPIはＮ＋領域１６２の電圧である。第１のモードでは、Ｖthより大きい電圧Ｖg1がゲート１４０に供給され、その結果ＭＯＳゲートが「オン」する。制御電圧Ｖg2がＰ＋ゲート１７０に供給され、その結果接合ゲートは制御電圧Ｖg2とＮ＋領域１６２の電圧ＶPIとの間の低い電位差でバイアスされる。従って、Ｐ＋ゲート１７０は電流フローに対して低い抵抗値Ｒonを与える。第１のモードでは、半導体装置１００はＮ＋領域１３０とＮ＋領域１８０との間で電流を導通する。第２のモードでは、半導体装置１００は電流を導通しない。
【００２５】
図１に戻り説明すると、第２のモードでは、負の制御電圧Ｖg2がＰ＋ゲート１７０に供給され、Ｐ＋ゲート１７０の下部の空乏領域がＮ−ウェル１２０内のチャネル（図示せず）内まで広がる。Ｐ＋ゲート１７０に供給される制御電圧Ｖg2が、｜Ｖg2−ＶPI｜をピンチオフ電圧Ｖoffより大きくする場合には、チャネルはＰ＋ゲート１７０の下部で完全に空乏化され、Ｎ＋領域１６２とＮ＋領域１８０との間で電流は流れない。同様に、第２のモードでは、Ｎ＋領域１３０とＮ＋領域１８０との間で電流は流れない。
【００２６】
｜Ｖg2−ＶPI｜≒０になるような制御電圧Ｖg2がＰ＋ゲート１７０に供給されるとき（第１のモードに対応する）、チャネルは開き、多数キャリアの電流がＮ＋領域１６０とＮ＋領域１８０との間で流れ得る。従って、Ｐ＋ゲート１７０（接合ゲート）は、｜Ｖg2−ＶPI｜＞ＶoffのときＮ＋領域１３０とＮ＋領域１８０との間で電流を殆ど又は全く流すことができない高い実行抵抗値Ｒoffを有し、｜Ｖg2−ＶPI｜≒０のとき最大の電流を流すことができる低い実効抵抗値Ｒonを有する可変抵抗と同等に動作する。
【００２７】
ダブルゲート半導体装置１００は、Ｐ+ゲート１７０（接合ゲート）の制御電圧Ｖg2をゲート１４０（ＭＯＳゲート）の電圧Ｖg1の関数とすることができるダブルゲートを有する装置を含むことができる。ＭＯＳゲート及び接合ゲートは両方とも図５につき説明する制御回路を用いて「オン」状態又は「オフ」状態に同時に動的にバイアスすることができる。
【００２８】
第２の動作モードにおいて、高い実効抵抗値ＲoffはＰ＋ゲート１７０が高い電圧を維持することを可能にし、ゲート１４０とＮ＋領域１６０との間の電位をＭＯＳゲートの降伏電圧未満に制限することができる。ダブルゲート半導体装置１００の降伏電圧はＭＯＳゲートとＰ＋ゲート１７０の降伏電圧の和であるため、Ｐ＋ゲート１７０の本質的に高い降伏電圧がダブルゲート半導体装置１００の高い降伏電圧をもたらす。
【００２９】
制御電圧Ｖg2は制御回路を用いて調整することができ、ピンチオフ電圧Ｖoffにより決めることができる。制御回路はゲート１４０からのＲＦ信号をＰ＋ゲート１７０に結合するように構成されたキャパシタ（図示せず）を備えることができる。ゲート１４０とＰ＋ゲート１７０との距離を制限するために、キャパシタはゲート１４０とＰ＋ゲート１７０との間に平行に積層された多数の金属層で実現することができる。
【００３０】
図２は、ＭＯＳゲート、接合ゲート及び導電層で結合された２つのＮ＋領域を備えるダブルゲート半導体装置の模範的な断面を示す。ダブルゲート半導体装置２００は当技術分野で知られている半導体製造技術を用いてドープシリコン、ポリシリコン、金属及び絶縁材料の領域及び／又は層から形成することができる。
【００３１】
ダブルゲート半導体装置２００は、Ｐ−基板１１０、Ｐ−基板内に形成されたＮ−ウェル１２０、Ｎ＋ソース１３０、ゲート１４０、酸化膜１５０、Ｎ＋領域２６０、Ｎ＋領域２６２、導電層２６５、Ｐ＋ゲート１７０及びＮ＋ドレイン１８０を備える。導電層２６５はポリシリコン層、金属層又は当技術分野で知られている他の導電層とすることができる。図２に示されるように、Ｎ＋領域２６０とＮ＋領域２６２はＰ−基板１１０の領域によって分離され、Ｎ＋領域２６２は実質的にＮ−ウェル１２０内に配置される。
【００３２】
ここでダブルゲート半導体装置２００について検討すれば、電気信号、例えば制御信号Ｖg1及びＶg2、をゲート１４０及びＰ＋ゲート１７０にそれぞれ供給することができる。Ｎ＋ソース１３０、Ｎ＋領域２６０、Ｎ＋領域２６２及びＮ＋ドレイン領域１８０にも、当技術分野で知られている半導体製造技術を用いてＮ＋ソース１３０、Ｎ＋領域２６０、Ｎ＋領域２６２及びＮ＋ドレイン領域１８０の各々の表面に配置された追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、電気信号を供給することができる。
【００３３】
ダブルゲート半導体装置２００は、Ｐ−基板１１０、Ｎ−ウェル、Ｎ＋ソース１３０及びＮ＋領域２６０、ゲート１４０及び酸化膜１５０からなるＮ型ＭＯＳＦＥＴを含む。ダブルゲート半導体装置２００はＰ−基板１１０、Ｎ−ウェル１２０、Ｎ＋領域２６２、Ｐ＋ゲート１７０及びＮ＋ドレイン１８０からなるＮチャネルＪＦＥＴも含む。この実施形態では、Ｎ＋領域２６０とＮ＋領域２６２は導電層２６５を用いて結合されている。
【００３４】
代案として、ダブルゲート半導体装置２００はＰチャネル接合ゲートを含むＰ型ＭＯＳゲート又はＰチャネル接合ゲートを含むＮ型ＭＯＳゲート又はＮチャネル接合ゲートを含むＰ型ＭＯＳゲートを備えるようにダブルゲート半導体装置２００の要素を構成することができる。このような実施形態においては、ドープシリコンの領域及び／又は層のいくつかを当技術分野で知られている半導体製造技術に基づいて異なるドーピングにすることができる。
【００３５】
ダブルゲート半導体装置２００は、図１につき述べたように、同様に２つのモードで動作すると考えられる。第１のモードは、Ｖg1＞閾値電圧Ｖth及び｜Ｖg2−ＶPI｜≒０によって示され、ここで、ＶPIはＮ＋領域２６２の電圧である。第１のモードでは、Ｖthより大きい電圧Ｖg1がゲート１４０に供給され、その結果ＭＯＳゲートが「オン」する。制御電圧Ｖg2がＰ＋ゲート１７０に供給され、その結果接合ゲートが制御電圧Ｖg2とＮ＋領域１６２の電圧ＶPIとの間の低い電位差でバイアスされる。従って、Ｐ＋ゲート１７０は電流フローに対して低い抵抗値Ｒonを与える。第１のモードでは、半導体装置２００はＮ＋領域１３０とＮ＋領域１８０との間で電流を導通する。第２のモードでは、半導体装置１００は電流を導通しない。
【００３６】
｜Ｖg2−ＶPI｜≒０になるような制御電圧Ｖg2がＰ＋ゲート１７０に供給されるとき（第１のモードに対応する）、チャネルは開き、多数キャリアの電流がＮ＋領域１６０とＮ＋領域１８０との間で流れ得る。従って、Ｐ＋ゲート１７０（接合ゲート）は、｜Ｖg2−ＶPI｜＞ＶoffのときＮ＋領域１３０とＮ＋領域１８０との間で電流を殆ど又は全く流すことができない高い実行抵抗値Ｒoffを有し、｜Ｖg2−ＶPI｜≒０のとき最大の電流を流すことができる低い実効抵抗値Ｒonを有する可変抵抗と同等に動作する。
【００３７】
ダブルゲート半導体装置２００は、Ｐ+ゲート１７０（接合ゲート）の制御電圧Ｖg2をゲート１４０（ＭＯＳゲート）の電圧Ｖg1の関数とすることができるダブルゲートを有する装置を含むことができる。ＭＯＳゲート及び接合ゲートは両方とも図５につき説明する制御回路を用いて「オン」状態又は「オフ」状態に同時に動的にバイアスすることができる。この制御回路は、図１につき述べたように、ゲート１４０からのＲＦ信号をＰ＋ゲート１７０に結合するように構成されたキャパシタ（図示せず）を含むことができる。
【００３８】
第２の動作モードにおいて、高い実効抵抗値ＲoffはＰ＋ゲート１７０が高い電圧を維持することを可能にし、ゲート１４０とＮ＋領域２６０との間の電位をＭＯＳゲートの降伏電圧未満に制限することができる。ダブルゲート半導体装置２００の降伏電圧はＭＯＳゲートとＰ＋ゲート１７０の降伏電圧の和であるため、Ｐ＋ゲート１７０の本質的に高い降伏電圧がダブルゲート半導体装置２００の高い降伏電圧をもたらす。
【００３９】
図３は、ＭＯＳゲート、接合ゲート及びＭＯＳゲート及び接合ゲート間に配置された単一のＮ＋領域を備えるダブルゲート半導体装置の模範的な断面を示す。ダブルゲート半導体装置３００は当技術分野で知られている半導体製造技術を用いてドープシリコン、ポリシリコン、金属及び絶縁材料の領域及び／又は層から形成することができる。ダブルゲート半導体装置３００は、Ｐ−基板１１０、Ｐ−基板内に形成されたＮ−ウェル１２０、Ｎ＋ソース１３０、ゲート１４０、酸化膜１５０、Ｎ＋領域３６０、Ｐ＋ゲート１７０及びＮ＋ドレイン１８０を備える。図３に示されるように、Ｎ＋領域３６０は実質的にＮ−ウェル１２０内に配置される。
【００４０】
図１−２につき述べたように、電気信号、例えば制御信号Ｖg1及びＶg2、をゲート１４０及びＰ＋ゲート１７０にそれぞれ供給することができる。Ｎ＋ソース１３０、Ｎ＋領域３６０及びＮ＋ドレイン領域１８０にも、当技術分野で知られている半導体製造技術を用いてＮ＋ソース１３０、Ｎ＋領域３６０及びＮ＋ドレイン領域１８０の各々の表面に配置された追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、電気信号を供給することができる。
【００４１】
ダブルゲート半導体装置３００は、Ｐ−基板１１０、ゲート１４０及び酸化膜１５０からなるＮ型ＭＯＳゲートを含む。ダブルゲート半導体装置３００はＰ−基板１１０、Ｎ−ウェル１２０、Ｎ＋領域３６０、Ｐ＋ゲート１７０及びＮ＋ドレイン１８０からなるＮチャネルＪＦＥＴも含む。この実施形態では、Ｎ＋領域３６０はＮチャネルＪＦＥＴのソースであり，ゲート１４０及び酸化膜１５０を備えるＮ型ＭＯＳゲートに隣接する。
【００４２】
ダブルゲート半導体装置３００は、図１−２につき述べたように、同様に２つのモードで動作すると考えられる。第１のモードは、Ｖg1＞閾値電圧Ｖth及び｜Ｖg2−ＶPI｜≒０によって示され、ここで、ＶPIはＮ＋領域３６０の電圧である。第１のモードでは、Ｖthより大きい電圧Ｖg1がゲート１４０に供給され、その結果ＭＯＳゲートが「オン」する。制御電圧Ｖg2がＰ＋ゲート１７０に供給され、その結果接合ゲートが制御電圧Ｖg2とＮ＋領域３６０の電圧ＶPIとの間の低い電位差でバイアスされる。従って、Ｐ＋ゲート１７０は電流フローに対して低い抵抗値Ｒonを与える。第１のモードでは、半導体装置３００はＮ＋ソース１３０とＮ＋ドレイン１８０との間で電流を導通する。第２のモードでは、半導体装置３００は電流を導通しない。
【００４３】
｜Ｖg2−ＶPI｜≒０になるような制御電圧Ｖg2がＰ＋ゲート１７０に供給されるとき（第１のモードに対応する）、チャネルは開き、多数キャリアの電流がＮ＋領域１６０とＮ＋領域１８０との間で流れ得る。従って、Ｐ＋ゲート１７０（接合ゲート）は、｜Ｖg2−ＶPI｜＞ＶoffのときＮ＋領域１３０とＮ＋領域１８０との間で電流を殆ど又は全く流すことができない高い実行抵抗値Ｒoffを有し、｜Ｖg2−ＶPI｜≒０のとき最大の電流を流すことができる低い実効抵抗値Ｒonを有する可変抵抗と同等に動作する。
【００４４】
図１−２につき述べたように、ダブルゲート半導体装置３００は、Ｐ+ゲート１７０（接合ゲート）の制御電圧Ｖg2をゲート１４０（ＭＯＳゲート）の電圧Ｖg1の関数とすることができるダブルゲートを有する装置とみなすことができる。ＭＯＳゲート及び接合ゲートは両方とも図５につき説明する制御回路を用いて「オン」状態又は「オフ」状態に同時に動的にバイアスすることができる。この制御回路は、図１につき述べたように、ゲート１４０からのＲＦ信号をＰ＋ゲート１７０に結合するように構成されたキャパシタ（図示せず）を含むことができる。
【００４５】
第２の動作モードにおいて、高い実効抵抗値ＲoffはＰ＋ゲート１７０が高い電圧を維持することを可能にし、ゲート１４０とＮ＋領域３６０との間の電位をＭＯＳゲートの降伏電圧未満に制限することができる。ダブルゲート半導体装置３００の降伏電圧はＭＯＳゲートとＰ＋ゲート１７０の降伏電圧の和であるため、Ｐ＋ゲート１７０の本質的に高い降伏電圧がダブルゲート半導体装置３００の高い降伏電圧をもたらす。
【００４６】
図４は、第２の動作モードにおける図３のダブルゲート半導体装置３００の模範的な断面を示す。ここに記載するダブルゲート半導体装置３００の第２の動作モードの説明は図１−２につき述べたダブルゲート半導体装置１００及び２００の第２の動作モードに同様にあてはまる。
【００４７】
第２の動作モードにおいては、ゲート１４０に供給される電圧Ｖg1は閾値電圧Ｖthより低いため、ＭＯＳゲートは「オフ」になる。また、制御電圧Ｖg2がＰ＋ゲート１７０に供給されるため、接合ゲートはＶg2とＮ＋領域３６０の電圧ＶPIとの間の高い電位差によってピンチオフ電圧Ｖoffの近くにバイアスされる。従って、Ｐ＋ゲート１７０はドリフト領域、例えば図４に示すドリフト領域４２０内の電流フロー対して高い実効抵抗値Ｒoffを与える。高い実効抵抗値ＲoffはＰ＋ゲート１７０の下部及び周囲に広がる空乏領域、例えば図４に示す空乏領域４１０により生じる。
【００４８】
第２の動作モードにおける高い実効抵抗値ＲoffはＰ＋領域１７０を高い電圧に維持し、ゲート１４０の電圧振幅をＭＯＳゲートの降伏電圧未満に制限する。第２の動作モードはゲート１４０を降伏電圧より大きな電圧から有効に保護する。ダブルゲート半導体装置３００の降伏電圧はＭＯＳゲートとＰ＋ゲート１７０の降伏電圧の和であるため、Ｐ＋ゲート１７０の本質的に高い降伏電圧がダブルゲート半導体装置３００の高い降伏電圧をもたらす。
【００４９】
図５は図１−２のダブルゲート半導体装置の等価回路図を示す。回路５００はＮチャネルＪＦＥＴ５１０、ＮチャネルＭＯＳＦＥＴ５２０及び制御回路５３０を備える。制御回路５３０は制御電圧Ｖg2をＮチャネルＪＦＥＴ５１０のゲートに供給し、この制御電圧Ｖg2はＮチャネルＭＯＳＦＥＴ５２０の電圧Ｖg1の関数とすることができる。制御回路５３０はＮチャネルＭＯＳＦＥＴ５２０及びＮチャネルＪＦＥＴ５１０の両方を同時に動的にバイアスするように機能する。制御回路５３０はＮチャネルＭＯＳＦＥＴのゲートからのＲＦ信号をＮチャネルＪＦＥＴのゲートへ結合し得るキャパシタとすることができる。
【００５０】
制御回路５３０は、ＮチャネルＭＯＳＦＥＴが「オフ」であるとき（即ち、Ｖg1＜Ｖth）、Ｒoff実効抵抗値が最大値になるようにＮチャネルＪＦＥＴ５１０をバイアスする制御電圧Ｖg2を供給する。典型的には、制御電圧Ｖg2はＮチャネルＪＦＥＴ５１０をピンチオフ電圧Ｖoff近くにバイアスする。ＮチャネルＭＯＳＦＥＴ５２０が「オン」であるとき（即ちＶg1＞Ｖth）、制御回路５３０はＲon実行抵抗値が最小になって電流フローが最大になるようにＮチャネルＪＦＥＴ５１０をバイアスする制御電圧Ｖg2を供給する。ＲonからＲoffへの実効抵抗値の大きな変化はＮチャネルＪＦＥＴ５１０のドレインの電圧の大きな変動を許容し、図１−２につき記載したダブルゲート半導体装置に対応する高い電力能力を可能にする。図１−２につき記載したダブルゲート半導体装置は、Ｎチャネル接合ゲート５１０がＰチャネル接合ゲート（図示せず）と置き替えられ、ＮチャネルＭＯＳゲート５２０がＰチャネルＭＯＳＵゲート（図示せず）と置き替えられた回路５００に類似の回路図で表すこともできる。
【００５１】
図６は、本発明の代替実施形態に基づくダブルゲート半導体装置の断面を示す。この実施形態においては、ダブルゲート半導体装置６００は図１−４につき記載した実施形態より高い空間密度の構造に製造することができる。図６に示されるように、ダブルゲート半導体装置６００は図１−４につき記載したＮ＋領域１６０、Ｎ＋領域１６２、Ｎ＋領域２６０、Ｎ＋領域２６２及びＮ＋領域３６０などのＮ＋領域を含まない。従って、ダブルゲート半導体装置６００は、ＭＯＳゲートと接合ゲートの間のＮ＋領域の共通注入なしで製造することができる。ダブルゲート半導体装置６００の動作原理は、図１−３につき記載したダブルゲート半導体装置１００，２００及び３００の動作原理（図４につき記載した第２の動作モードの説明も含む）に類似する。
【００５２】
ダブルゲート半導体装置６００は、当技術分野で知られている半導体製造技術を用いてドープシリコン、ポリシリコン、金属及び絶縁材料の領域及び／又は層から形成することができる。ダブルゲート半導体装置６００は、Ｐ−基板１１０、Ｐ−基板内に形成されたＮ−ウェル１２０、Ｎ＋ソース１３０、ゲート１４０、酸化膜１５０、Ｐ＋ゲート１７０及びＮ＋ドレイン１８０を備える。
【００５３】
電気信号、例えば制御信号Ｖg1及びＶg2、をゲート１４０及びＰ＋ゲート１７０にそれぞれ供給することができる。Ｎ＋ソース１３０及びＮ＋ドレイン領域１８０にも、当技術分野で知られている半導体製造技術を用いてＮ＋ソース１３０、Ｎ＋領域３６０及びＮ＋ドレイン領域１８０の各々の表面に配置された追加のポリシリコン層（図示せず）又は金属層（図示せず）を用いて、電気信号を供給することができる。
【００５４】
ダブルゲート半導体装置６００は、図１−４につき述べたように、同様に２つの動作モードで動作すると考えられる。第１のモードでは、電流がＮ＋ソース１３０とＮ＋ドレイン１８０との間で導通する。第２のモードでは、電流は導通しない。第１のモードでは、閾値電圧Ｖth（図示せず）より大きい電圧Ｖg1がゲート１４０に供給される。制御電圧Ｖg2がＰ＋ゲート１７０に供給され、それによって低い実効抵抗値Ｒonが電流フローに与えられる。
【００５５】
第２の動作モードでは、ゲート１４０に供給される電圧Ｖg1は閾値電圧Ｖthより低く、制御電圧Ｖg2がＰ＋ゲート１７０に供給され、それによって高い実効抵抗値Ｒoffが電流フローに与えられる。高い実効抵抗値Ｒoffは、図４につき記載した空乏領域４１０と同様にＰ＋ゲート１７０の下部及び周囲に広がる空乏領域に起因する。
【００５６】
図７は、ＲＦ信号などの入力信号を増幅する模範的な電子回路７００の回路図を示す。電子回路７００は、カスコード構成にされたＭＯＳＦＥＴ７０５及びデュアルゲートＪＦＥＴ７１０を備える。回路７００において、ＪＦＥＴ７１０は可変抵抗として機能する。
【００５７】
ＭＯＳＦＥＴ７０５及びデュアルゲートＪＦＥＴ７１０は個別のトランジスタである。ここでは、２つのトランジスタが共通の注入領域を共有しない限り、両トランジスタは個別であると定義する。一例として、Ｎ＋領域２６０及び２６１（図２）はそれぞれ個別トランジスタのドレイン及びソースである。別の例として、Ｎ＋領域１６０及び１６２（図１）は、両領域が一つのＮ＋注入領域を共有するため、それぞれ個別でないトランジスタのドレイン及びソースである。
【００５８】
ＭＯＳＦＥＴ７０５はドレイン及びソースを含み、動作中ソースはＶDDのような電源に結合される。ＭＯＳＦＥＴ７０５はゲートで制御され、ゲートはトランシーバ７１５などの信号源から入力信号、例えばＲＦ信号を受信する。回路７００の様々な実施形態は、トランシーバ７１５とＭＯＳＦＥＴ７０５のゲートとの間に、その両側のインピーダンスを整合させる入力整合回路７２０を含む。模範的な整合回路７２０はキャパシタとインダクを備え、キャパシタはトランシーバとＭＯＳＦＥＴ７０５のゲートとのノードと接地との間に結合され、インダクタはこのノードとＭＯＳＦＥＴ７０５のゲートとの間の接続線内に配置される。様々な実施形態において、ＭＯＳＦＥＴ７０５のゲート長、即ちソースとドレインとの間に位置するゲートの長さは１ミクロン未満である。ゲート幅は基板平面においてゲートの長さに対して直角に測ったゲートの寸法である点に注意されたい。様々な実施形態において、ＭＯＳＦＥＴ７０５はＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴとすることができる。
【００５９】
いくつかの実施形態においては、トランシーバ７１５などの信号源はＭＯＳＦＥＴ７０５及びデュアルゲートＪＦＥＴ７１０と同じ基板上に配置される。他の実施形態においては、信号源は約７００ＭＨｚ〜約２．５ＧＨｚの範囲内の周波数を有する信号を発生する。他の実施形態においては、信号源は約１５０ＭＨｚ〜約６ＧＨｚの範囲内の周波数を有する信号を発生する。
【００６０】
デュアルゲートＪＦＥＴ７１０は、２つのゲートで制御されるチャネルにより電気的に接続されるソース及びドレインと、そのチャネルの上及び下に配置されたトップゲート７２５及びボトムゲート７３０を備える。様々な実施形態において、デュアルゲートＪＦＥＴ７１０はＮＪＦＥＴ又はＰＪＦＥＴとすることができる。様々な実施形態において、デュアルゲートＪＦＥＴはサブミクロンゲート長を備える。デュアルゲートＪＦＥＴ７１０のドレインはアンテナ７３５又は信号伝送用に構成された別の装置に結合される。いくつかの実施形態において、アンテナ７３５は、同様にインピーダンス整合用に設けられた受動回路網からなる出力整合回路７４０によりデュアルゲートＪＦＥＴ７１０のドレインに結合される。
【００６１】
デュアルゲートＪＦＥＴ７１０のソースはＭＯＳＦＥＴ７０５のドレインに結合される。いくつかの実施形態では、デュアルゲートＪＦＥＴ７１０のソースはＭＯＳＦＥＴ７０５のドレインに直接結合される。ここで使用される「直接結合される」とは結合されるトランジスタ間の電気接続内に能動素子を含まないことを意味する。いくつかの実施形態では、デュアルゲートＪＦＥＴ７１０のソースはＭＯＳＦＥＴ７０５のドレインに、ビア及び導電層２６５（図２）のような導体により結合される。いくつかの実施形態では、デュアルゲートＪＦＥＴ７１０のソースとＭＯＳＦＥＴ７０５のドレインとの接続点は共通ノード（ＣＮ）点を構成する。図７に示されるように、電子回路７００は、場合によっては、この共通ノード点と接地との間に結合された採用随意の共通ノード回路７５０を備えることもできる。
【００６２】
上述したように、ＪＦＥＴ７１０はトップゲート７２５及びボトムゲート７３０により制御される。様々な実施形態では、トップ及びボトムゲート７２５，７３０は依存制御（例えば共通制御）又は独立制御であり、接地によって、ＤＣバイアスによって、ＭＯＳＦＥＴ７０５のゲートに供給される入力信号によって、又は入力信号＋ＤＣバイアスによって制御することができる。トップ及びボトムゲート７２５，７３０を制御する様々な模範的な方法は図９−１５を参照して検討される。図７により与えられる例では、トップ及びボトムゲート７２５，７３０は制御回路５３０（図５）に類似する採用随意のＪＦＥＴゲート回路７４５の出力により共通に制御される。
【００６３】
ＪＦＥＴゲート回路７４５は電力増幅器として使用される本発明の実施形態の性能を向上させる働きをする。ボトムゲート７３０のバイアスは、ＪＦＥＴ７１０をピンチオフするためのトップゲート７２５の電圧を決定し、ＪＦＥＴ７１０のピンチオフ電圧はＭＯＳＦＥＴ７０５のドレインに対する限界値である。ボトムゲート７３０のバイアスの最適値は、ＪＦＥＴ７１０のピンチオフ電圧がＭＯＳＦＥＴ７０５を信頼できる領域に保護することを可能にする値である。いくつかの実施形態では、ＪＦＥＴ７１０のトップゲート７２５は０Ｖに維持される。しかし、大きなゲート−ソースキャパシタンス及びゲート−ドレインキャパシタンスがドレイン及びソースの大きな電圧をゲート電圧に結合し、ＪＦＥＴ７１０のＲoff及びＲon変化の効率を低減する。ＪＦＥＴゲート回路７４５の機能は反対信号を供給することによってこれらの信号をトップゲート７２５上で相殺することにある。
【００６４】
図７に示されるように、電子回路７００は、場合によっては、共通ノード点と接地との間に結合された採用随意の共通ノード回路７５０を備えることもできる。共通ノード回路７５０も電力増幅器として使用される本発明の実施形態の性能を向上させる働きをする。共通ノード回路７５０はＭＯＳＦＥＴ７０５のゲート−ドレインキャパシタンス及びＪＦＥＴ７１０のゲート−ソースキャパシタンスの効果を補償する。共通ノード回路７５０は、いくつかの実施形態では、ＭＯＳＦＥＴ７０５及びＪＦＥＴ７１０の上記のキャパシタンスと特定の周波数で共振するように構成された単一のインダクタンス又は直列インダクタ−キャパシタ（ＬＣ）回路網とすることができる。
【００６５】
図８ＡはＭＯＳＦＥＴ８０５及びデュアルゲートＪＦＥＴ８１０を備える模範的な電子回路８００の断面を示し、ＭＯＳＦＥＴ８０５及びデュアルゲートＪＦＥＴ８１０は個別のトランジスタである。先に記載の実施形態と同様に、ＭＯＳＦＥＴ８０５及びＪＦＥＴ８１０は当技術分野で知られている半導体製造技術を用いてドープシリコン、ポリシリコン、種々の金属及び種々の絶縁材料の領域及び／又は層から形成することができる。この例では、デュアルゲートＪＦＥＴ８１０のソース８１５は金属層８２５及びビア８３０によりＭＯＳＦＥＴ８０５のドレイン８２０に直接結合される。ＭＯＳＦＥＴ８０５及びデュアルゲートＪＦＥＴ８１０は、個別のトランジスタとして、同じ基板上の異なる場所に、異なる寸法、例えば異なる幅で実装することができる。
【００６６】
ＪＦＥＴ８１０は更にドレイン８３５、トップゲート８４０及びボトムゲート８４５を備える。トップゲート８４０及びボトムゲート８４５はＪＦＥＴ８１０のソース８１５をドレイン８３５に結合するＮチャネル８５０の上及び下に配置される。ボトムゲート８４５は、ボトムゲート８４５への電気的接続を与える２つのＰウェル８５５により境界される。ＪＦＥＴ８１０は２つのＮウェル８６０及びＮ分離領域８６５を備えるＮウェル領域内に配置される。Ｐウェル８５５はこれらの実施形態においてＮチャネル８５０をＮウェル８６０から分離する働きもする。
【００６７】
図８Ａに示されるように、ＭＯＳＦＥＴ８０５のゲート８７０は信号Ｖg1により制御される。同様に、ＪＦＥＴ８１０のトップゲート８４０及びボトムゲート８４５はそれぞれ信号Ｖg2及びＶg3により制御される。前述したように、信号Ｖg2は信号Ｖg1に依存する、又は依存しない、ものとし得る。更に、信号Ｖg3は信号Ｖg2に依存する、又は依存しない、ものとし得る。
【００６８】
図８ＢはＭＯＳＦＥＴ８０５及びデュアルゲートＪＦＥＴ８１０を備える別の模範的な電子回路８７５の断面を示し、ＭＯＳＦＥＴ８０５及びデュアルゲートＪＦＥＴ８１０は個別のトランジスタである。回路８７５において、ＭＯＳＦＥＴ８０５及びＪＦＥＴ８１０の各々は別個のＮウェル領域内に配置される。ここで、ＭＯＳＦＥＴ８０５が配置されるＮウェル領域は２つのＮウェル８８０及びＮ分離層８８５により境界される。これらの実施形態はＭＯＳＦＥＴ８０５をＪＦＥＴ８１０の基板から有利に分離する。
【００６９】
図９は、電子回路７００に加えて、トップ及びボトムゲート７２５，７３０に結合されたＤＣバイアス源９１０を備える模範的な電子回路９００の回路図を示す。動作中、トップ及びボトムゲート７２５，７３９を制御するためにＤＣバイアス電圧が入力信号に加えられる。ＤＣバイアス電圧は様々な実施形態において正又は負にすることができる。負のゲート電圧は共通ノード電圧を減少させるためにトップ及びボトムゲート７２５，３０に供給することができ、それによってＭＯＳＦＥＴ７０５のドレインを信頼できる領域に確実に維持することができる。これに反し、信頼できるドレイン電圧の完全変動域を利用して性能を向上するために正のゲート電圧をトップ及びボトムゲート７２５，７３０に供給することができる。電子回路９００のような実施形態及び以下に記載する実施形態においては、ＭＯＳ及びＪＦＥＴゲート回路７４５及び共通ノード回路７５０は両方とも採用随意である。
【００７０】
図１０は、電子回路７００に加えて、トップゲート７２５に結合された第１のＤＣバイアス源１０１０及びボトムゲート７３０に結合された第２のＤＣバイアス源１０２０を備える模範的な電子回路１０００の回路図を示す。動作中、トップ及びボトムゲート７２５，７３０を独立に制御するために独立のＤＣバイアス電圧が入力信号に加えられる。各ＤＣバイアス電圧は様々な実施形態において正又は負にすることができる。トップ及びボトムゲートの各々にＭＯＳＦＥＴ７０５のゲートに供給されるものと同じＲＦ信号を結合するとともに異なるＤＣバイアス電圧を供給するために、トップ及びボトムゲート７２５，７３０間にキャパシタンス１０３０が付加される。
【００７１】
図１１は、電子回路７００を備えるがＭＯＳ及びＪＦＥＴゲート回路７４５を備えず、トップゲート７２５及びボトムゲート７３０がともに接地されている模範的な電子回路１１００の回路図を示す。
【００７２】
図１２は、電子回路７００を備えるがＭＯＳ及びＪＦＥＴゲート回路７４５を備えず、トップゲート７２５及びボトムゲート７３０がＤＣバイアス源９１０に結合されている模範的な電子回路１２００の回路図を示す。ＤＣバイアス電圧は様々な実施形態において正又は負にすることができる。
【００７３】
図１３は、電子回路７００を備えるがＭＯＳ及びＪＦＥＴゲート回路７４５を備えない模範的な電子回路１３００の回路図を示す。加えて、図７とは対照的に、トップ及びボトムゲート７２５，７３０は依存制御されずに、第１のＤＣバイアス源１０１０はトップゲート７２５に結合され、第２のバイアス源１０２０はボトムゲート７３０に結合される。各ＤＣバイアス電圧は様々な実施形態において正又は負にすることができる。図１１−１３に示されるこれらの実施形態においては、トップ及びボトムゲート７２５，７３０は入力信号に依存しない。
【００７４】
図１４は、電子回路１３００に加えて、ＭＯＳおよびＪＦＥＴゲート回路７４５を備える模範的な電子回路１４００の回路図を示す。図１５は、ボトムゲート７３０がトップゲート７２５に依存しないように変更された電子回路７００に加えて、トップゲート７２５に結合されたＤＣバイアス源９１０を備えるが、ボトムゲート７２５は接地された模範的な電子回路１５００に回路図を示す。図１４及び１５に示されるこれらの実施形態においては、トップゲート７２５の制御は入力信号に依存するが、ボトムゲート７３０の制御は入力信号に依存しない。ＲＦ信号をＪＦＥＴ７１０のトップゲート７２５にのみ供給する利点は、トップゲート７２５とドレイン又はソース端子との間のキャパシタンスがボトムゲート７３０とソース又はドレイン端子との間のキャパシタンスより小さくなること、及びチャネル電流フローの制御に対してボトムゲート７３０よりトップゲート７２５の方がより有効になることにある。
【００７５】
図１６はデュアルゲートＪＦＥＴ７１０とカスコード構成にされたＭＯＳＦＥＴ７０５で信号を増幅する模範的な方法６００を示すフローチャートである。本方法はＭＯＳＦＥＴのゲートを第１の信号、即ち増幅すべき入力信号で制御するステップ１６１０、ＪＦＥＴのトップゲートを第２の信号で制御するステップ１６２０、及びＪＦＥＴのボトムゲートを第３の信号で制御するステップ１６３０を備える。図１６に示すステップは同時に実行されることを意図している。
【００７６】
様々な実施形態においては、第２の信号は第１の信号に依存し、それらのいくつかの実施形態では両信号は同一であり、例えばＭＯＳＦＥＴのゲートとＪＦＥＴのトップゲートは容量結合される。それらのいくつかの実施形態においては、図７に示されるように、第３の信号も第１及び第２の信号に依存するが、他の実施形態においては、図１４及び１５に示されるように、第３の信号は第１及び第２の信号に依存しない。
【００７７】
様々な実施形態においては、図１１−１３に示されるように、第２の信号は第１の信号に依存しない。それらのいくつかの実施形態においては、第３の信号は第２の信号に依存するが、他の実施形態においては第３の信号は第２の信号に依存しない。
【００７８】
様々な実施形態においては、第１の信号は入力信号とＤＣバイアスの和よりなる。また、様々な実施形態においては、第２及び第３の信号のいずれか一方又は両方を正、負又は接地のいずれかの固定のＤＣバイアスにすることができる。
【００７９】
上述した実施例は本発明の例示である。これらの実施例は図面を参照して説明したが、上述した方法又は特定の素子に対する種々の変更や適応が当業者にとって明らかである。本発明の技術に基づくとともにこれらの技術を進歩させるこのような変更や適応や変形は全て、本発明の精神及び範囲内のものである。従って、上述した説明及び図面は本発明をこれらに限定するものではない。
【図１】
0005386034.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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