(57)【特許請求の範囲】
【請求項１】
積層超小型電子パッケージを製造する方法において、
複数の超小型電子素子を備える第１のサブアセンブリを複数の超小型電子素子を備える第２のサブアセンブリと積層することによって、超小型電子アセンブリを形成するステップであって、各サブアセンブリの前記超小型電子素子は、面を有しており、複数の鋸レーンにおいて互いに接続されており、前記鋸レーンの第１の鋸レーンは、前記超小型電子素子の前記面と平行の第１の方向に延在しており、各サブアセンブリの互いに隣接する第１および第２の超小型電子素子を、前記第１および第２の超小型電子素子の前記面と平行でかつ前記第１の方向と直交する面において互いに分離しており、前記第１および第２のサブアセンブリの互いに隣接する前記第１および第２の超小型電子素子の各々は、前記第１の鋸レーンに向かって延在する複数の電導トレースを有している、ステップと、
前記超小型電子アセンブリの前記第１および第２のサブアセンブリにノッチを形成するステップであって、前記ノッチは、前記第１および第２のサブアセンブリの各々の各第１の超小型電子素子の前記複数のトレースおよび各第２の超小型電子素子の前記複数のトレースを露出させるために、前記第１の鋸レーンに沿って前記第１の方向に延在する側壁を有する第１のノッチを含んでいる、ステップと、
前記第１のノッチの前記側壁にリードを形成するステップであって、前記リードは、前記第１および第２のサブアセンブリの前記第１および第２の超小型電子素子の少なくとも１つのトレースと電気的に導通するようになっている、ステップと
を含んでなる方法。
【請求項２】
前記超小型電子アセンブリを形成するステップ中に、前記第１のサブアセンブリの前記鋸レーンは、前記第２のサブアセンブリの前記鋸レーンと位置合せされ、前記ノッチは、前記アセンブリのそれぞれの前記鋸レーンに沿って形成されるようになっている請求項１に記載の方法。
【請求項３】
前記ノッチは、前記第１のサブアセンブリおよび前記第２のサブアセンブリの１つには部分的にしか貫通しないようになっている請求項１に記載の方法。
【請求項４】
個々の積層パッケージを形成するために、前記第１および第２のサブアセンブリの前記鋸レーンを完全にダイシングするステップをさらに含んでいる請求項１に記載の方法。
【請求項５】
前記ダイシングステップの後、前記リードの少なくとも１つは、前記第１および第２のサブアセンブリの前記超小型電子素子から延在するトレースに電気的に接続されるようになっている請求項４に記載の方法。
【請求項６】
前記第１および第２のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、それらの個々の面に露出した接点を備えており、前記トレースの少なくともいくつかは、前記接点の少なくともいくつかに電気的に接続されている請求項１に記載の方法。
【請求項７】
超小型電子アセンブリを形成する前記ステップ中、前記第１のサブアセンブリの第１の面が、接着剤によって、前記第２のサブアセンブリの第２の面に接着されるようになっている請求項１に記載の方法。
【請求項８】
前記超小型電子アセンブリにおいて、前記第１のサブアセンブリの前記トレースの少なくともいくつかは、前記第２のサブアセンブリの前記トレースの少なくともいくつかのそれぞれから前記第１の方向において位置ずれしており、リードを形成する前記ステップは、前記第１および第２の超小型電子アセンブリの前記複数のトレースのわずか１つと接触する少なくとも１つのリードを形成するようになっている請求項１に記載の方法。
【請求項９】
前記第１のサブアセンブリの前記第１および第２の超小型電子素子の前記トレースは、前記超小型電子素子のそれぞれのエッジに延在している請求項１に記載の方法。
【請求項１０】
前記形成ステップ中、前記リードは、前記第１および第２のサブアセンブリの各々の前記第１および第２の超小型電子素子の少なくとも１つのトレースと接触し，かつ電気的に導通するように、形成されている請求項１に記載の方法。
【請求項１１】
積層パッケージを製造する方法において、
第１のウエハの鋸レーンを第２のウエハの鋸レーンに位置合せするステップであって、前記第１のウエハの前記鋸レーンは、前記第２のウエハの前記鋸レーンの上に位置決めされるようになっており、前記第１および第２のウエハの各々は、第１および第２の超小型電子素子を有しており、該第１および第２の超小型電子素子は、互いに隣接しており、前記鋸レーンの第１の鋸レーンによって、前記第１の鋸レーンと直交する方向において互いに分離されており、前記第１および第２の超小型電子素子の各々は、複数の接点、および前記複数の接点から前記第１の鋸レーンに向かって延在するそれぞれの複数のトレースを有している、ステップと、
次いで、個々の積層パッケージを形成するために、互いに位置合せされた前記第１のウエハおよび前記第２のウエハを完全に切断することによって、前記第１および前記第２のウエハの前記第１および第２の超小型電子素子の各々の前記複数のトレースを露出させるステップと、
前記第１および第２のウエハの各々の前記第１および第２の超小型電子素子の少なくとも１つのトレースにリードを接続するステップであって、前記リードは、前記第１および第２のウエハの各々の前記少なくとも１つのトレースに接続し、かつ電気的に導通するようになっている、ステップと
を含んでなる方法。
【請求項１２】
前記第１および第２のウエハの前記鋸レーンが互いに位置合せされた後、前記第１のウエハを前記第２のウエハに取り付けることをさらに含んでいる請求項１１に記載の方法。
【請求項１３】
前記リードは、前記ウエハの１つの前面に延在する第１の端を備えている請求項１１に記載の方法。
【請求項１４】
付加的な超小型電子デバイスに取り付けるために、前記リードの前記第１の端に接続されたソルダーバンプをさらに備えている請求項１３に記載の方法、
【請求項１５】
少なくとも１つの付加的なウエハの鋸レーンを前記第１および第２のウエハの前記鋸レーンに位置合せすることをさらに含んでおり、前記少なくとも１つのトレースを露出させる前記ステップ中に、前記少なくとも１つの付加的なウエハの複数のトレースも露出されるようになっている請求項１１に記載の方法。
【請求項１６】
積層超小型電子パッケージを製造する方法において、
複数の超小型電子素子を備える第１のサブアセンブリを複数の超小型電子素子を備える第２のサブアセンブリと積層することによって、超小型電子アセンブリを形成するステップであって、各サブアセンブリの前記超小型電子素子は、面を有しており、複数の鋸レーンにおいて互いに接続されており、前記鋸レーンの第１の鋸レーンは、前記超小型電子素子の前記面と平行の第１の方向に延在しており、各サブアセンブリの互いに隣接する第１および第２の超小型電子素子を、前記第１および第２の超小型電子素子の前記面と平行でかつ前記第１の方向と直交する第２の方向において分離しており、前記第１および第２のサブアセンブリの互いに隣接する前記第１および第２の超小型電子素子の各々は、複数の接点、および前記第１の鋸レーンに向かって延在する複数の電導トレースを有している、ステップと、
前記超小型電子アセンブリの前記第１および第２のサブアセンブリにノッチを形成するステップであって、前記ノッチは、前記第１および第２のサブアセンブリの各々の各第１の超小型電子素子の前記複数のトレースおよび各第２の超小型電子素子の前記複数のトレースを露出させるために、前記第１の鋸レーンに沿って前記第１の方向に延在する側壁を有する第１のノッチを含んでいる、ステップと、
前記第１のノッチの前記側壁にリードを形成するステップであって、前記リードは、前記第１および第２のサブアセンブリの各々の前記第１および第２の超小型電子素子の少なくとも１つのトレースに接続し、かつ電気的に導通するようになっている、ステップと、
個々の積層パッケージを形成するために、前記第１および第２のサブアセンブリの前記鋸レーンを完全にダイシングするステップと
を含んでなる方法。
【請求項１７】
前記第２のサブアセンブリは、前記第２の面から離れた第１の面を備えており、前記第１および第２のサブアセンブリの前記接点および前記トレースは、前記第１の面に配置されている請求項１６に記載の方法。
【請求項１８】
積層超小型電子パッケージを製造する方法において、
複数の超小型電子素子を備える第１のサブアセンブリを基板上に積層し、複数の超小型電子素子を備える第２のサブアセンブリを前記第１のサブアセンブリの上に積層することによって、超小型電子アセンブリを形成するステップであって、前記第１のサブアセンブリおよび前記第２のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
前記複数の超小型電子素子の少なくともいくつかの前記トレースを露出させるために、前記超小型電子素子にノッチを形成するステップと、
前記ノッチの前記側壁にリードを形成するステップであって、前記リードは、前記トレースの少なくともいくつかに電気的に導通するようになっている、ステップと
を含んでなる方法。
【請求項１９】
前記基板、前記第１のサブアセンブリ、および前記第２のサブアセンブリは、鋸レーンを備えており、前記超小型電子アセンブリを形成する前記ステップ中に、前記第１のサブアセンブリの前記鋸レーンは、前記基板の前記鋸レーンに位置合せされ、前記第２のサブアセンブリの前記鋸レーンは、前記第１のサブアセンブリの前記鋸レーンに位置合せされ、前記ノッチは、前記サブアセンブリのそれぞれの前記鋸レーンに形成されるようになっている請求項１８に記載の方法。
【請求項２０】
前記基板の前記鋸レーンに位置合せされた逃げ溝が、前記基板内に部分的に形成されている請求項１９に記載の方法。
【請求項２１】
前記リードは、前記第２のサブアセンブリの上面に延在する第１の端を備えている請求項１８に記載の方法。
【請求項２２】
前記リードは、前記基板の上面に延在する第２の端を備えている請求項２１に記載の方法。
【請求項２３】
ノッチを形成する前記ステップは、前記基板にノッチを形成することを含んでいない請求項２０に記載の方法。
【請求項２４】
個々の積層パッケージを形成するために、前記基板の前記鋸レーンをダイシングするステップをさらに含んでいる請求項１９に記載の方法。
【請求項２５】
超小型電子アセンブリを形成する前記ステップ中、接着剤によって、前記第１のサブアセンブリの第１の面が前記基板の第２の面に接着されるようになっている請求項１８に記載の方法。
【請求項２６】
前記第１のサブアセンブリおよび前記第２のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記第１のサブアセンブリおよび前記第２のサブアセンブリの前記鋸レーンを横切って延在するトレースを有している請求項１８に記載の方法。
【請求項２７】
ノッチを形成する前記ステップは、前記トレースを露出させるために、少なくとも前記第１のサブアセンブリに初期ノッチを形成し、前記トレースを覆うために、前記初期ノッチを接着剤によって充填し、前記トレースを露出させるために、少なくとも前記第２のサブアセンブリに初期ノッチを形成し、前記トレースを覆うために、前記初期ノッチを接着剤によって充填し、前記複数の超小型電子素子の少なくともいくつかの前記トレースを露出させるために、前記接着剤にノッチを形成する、ことを含んでいる請求項１８に記載の方法。
【請求項２８】
超小型電子サブアセンブリを製造する方法であって、
複数の超小型電子素子を備えると共に前記超小型電子素子のそれぞれのエッジに延在するトレースを有する第１のサブアセンブリに、前記トレースを露出させるために、初期ノッチを形成するステップと、
前記トレースを覆うために、前記初期ノッチを接着剤によって充填するステップと、
前記複数の超小型電子素子の少なくともいくつかの前記トレースを露出させるために、前記接着剤にノッチを形成するステップと
を含んでなる方法。
【請求項２９】
前記初期ノッチは、エッチングによって形成されるようになっている請求項２８に記載の方法。
【請求項３０】
前記トレースは、前記ノッチをエッチングした後も実質的に健全に保たれるようになっている請求項２８に記載の方法。
【請求項３１】
複数の超小型電子素子を備える第１のサブアセンブリを基板の第１の接着層上に積層するステップであって、前記第１のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
前記第１のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第１のサブアセンブリに初期ノッチを形成し、前記第１のサブアセンブリ上に第２の接着層を被覆し、これによって、前記第１のサブアセンブリの前記初期ノッチを前記第２の接着層によって充填し、前記少なくともいくつかのトレースを覆うステップと、
次いで、複数の超小型電子素子を備える第２のサブアセンブリを前記第１のサブアセンブリの前記第２の接着層上に積層するステップであって、前記第２のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
前記第２のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第２のサブアセンブリに初期ノッチを形成し、前記第２のサブアセンブリ上に第３の接着層を被覆し、これによって、前記第２のサブアセンブリの前記初期ノッチを前記第３の接着層によって充填し、前記第２のサブアセンブリの前記少なくともいくつかのトレースを覆うステップと、
前記複数の超小型電子素子の少なくともいくつかの前記トレースの少なくともいくつかを露出させるために、前記第１，第２、および第３の接着層にノッチを形成するステップと、
前記ノッチの前記側壁にリードを形成するステップであって、前記リードは、前記トレースの少なくともいくつかに電気的に導通するようになっている、ステップと
を含んでなる方法。
【請求項３２】
ノッチを形成する前記ステップは、前記基板にノッチを形成することを含んでいない請求項３１に記載の方法。
【請求項３３】
複数の超小型電子素子を備える第１のサブアセンブリを、鋸レーンを有する基板の第１の接着層上に積層するステップであって、前記第１のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有しており、前記トレースの各々の一部は、前記基板内を部分的に貫通するそれぞれの逃げ溝に位置合せされており、前記第１のサブアセンブリの前記トレースの各々の前記一部は、前記基板および前記それぞれの逃げ溝を覆っている、ステップと、
次いで、前記第１のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第１のサブアセンブリにその鋸レーンに沿って初期ノッチを形成し、前記第１のサブアセンブリ上に第２の接着層を被覆し、これによって、前記第１のサブアセンブリの前記初期ノッチを前記第２の接着層によって充填し、前記第１のサブアセンブリの前記少なくともいくつかのトレースを覆うステップと、
次いで、複数の超小型電子素子を備える第２のサブアセンブリを前記第１のサブアセンブリの前記第２の接着層上に積層するステップであって、前記第２のサブアセンブリの前記複数の超小型電子素子の少なくともいくつかは、前記超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、
次いで、前記第２のサブアセンブリの前記トレースの少なくともいくつかを露出させるために、前記第２のサブアセンブリにその鋸レーンに沿って初期ノッチを形成し、前記第２のサブアセンブリ上に第３の接着層を被覆し、これによって、前記第２のサブアセンブリの前記初期ノッチを前記第３の接着層によって充填し、前記第２のサブアセンブリの前記少なくともいくつかのトレースを覆う、ステップと、
次いで、各サブアセンブリの前記複数の超小型電子素子の少なくともいくつかの前記トレースの少なくともいくつかを露出させるために、前記第１、第２、および第３の接着層にノッチを形成するステップであって、前記ノッチは、前記逃げ溝内に部分的にしか貫通しないようになっており、かつ複数の側壁を備えている、ステップと、
前記ノッチの前記側壁にリードを形成するステップであって、前記リードは、各サブアセンブリの前記超小型電子素子の前記トレースに接触するようになっている、ステップと
を含んでなる方法。
【請求項３４】
前記基板、前記第１のサブアセンブリ、および前記第２のサブアセンブリは、鋸レーンを備えており、前記第２のサブアセンブリを積層した後、前記基板、前記第１のサブアセンブリ、および前記第２のサブアセンブリの前記鋸レーンは、互いに位置合せされるようになっており、前記ノッチは、前記サブアセンブリのそれぞれの前記鋸レーンに形成されるようになっている請求項３３に記載の方法。
【請求項３５】
個々の積層パッケージを形成するために、前記基板の前記鋸レーンをダイシングするステップをさらに含んでいる、ことを特徴とする請求項３４に記載の方法。
【請求項３６】
前記第１サブアセンブリに初期ノッチを形成する前記ステップの前に、前記第１のサブアセンブリの前記複数の超小型電子素子の前記少なくともいくつかのトレースは、前記第１のサブアセンブリの鋸レーンを実質的に横切って延在している請求項３３に記載の方法。
【請求項３７】
前記接着層にノッチを形成する前記ステップは、前記前記第１および第２のサブアセンブリの各々の前記複数の超小型電子素子の前記少なくともいくつかの前記トレースを露出させるようになっており、
前記ノッチの前記側壁にリードを形成する前記ステップに続いて、少なくともいくつかのリードは、前記第１および第２のサブアセンブリの各々の前記露出したトレースの少なくともいくつかに電気的に導通するようになっている請求項３３に記載の方法。
【請求項３８】
前記接着層にノッチを形成する前記ステップは、前記第１および第２のサブアセンブリに前記初期ノッチを形成する前記ステップ中に露出した前記第１および第２のサブアセンブリの各々の前記複数の超小型電子素子の前記少なくともいくつかのトレースの全てを露出させるようになっており、
前記ノッチの前記側壁にリードを形成する前記ステップに続いて、前記リードは、前記第１および第２のサブアセンブリに前記初期ノッチを形成する前記ステップ中に露出した前記第１および第２のサブアセンブリの各々の前記複数の超小型電子素子の前記少なくともいくつかのトレースの全てに電気的に導通するようになっている請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本国際出願は、２００７年４月１３日に出願された米国特許出願第１１／７８７，２０９号、２００７年２月９日に出願された米国特許出願第１１／７０４，７１３号、および２００６年１０月１０日に出願された米国仮特許出願第６０／８５０，８５０号の優先権を主張するものである。２００７年４月１３日に出願された前記米国特許出願第１１／７８７，２０９号は、２００７年２月９日に出願された米国特許出願第１１／７０４，７１３号の一部継続出願であり、前記米国特許出願第１１／７０４，７１３号は、２００６年１０月１０日に出願された米国仮特許出願第６０／８５０，８５０号の出願日の利得を主張するものである。前記出願の開示内容を引用することにより、本明細書の一部をなすものとする。
【０００２】
［発明の分野］
本発明は、一般に、積層超小型電子パッケージ、例えば、ウエハレベルで製造される積層超小型電子パッケージ、およびこのようなパッケージを製造する方法に関する。
【背景技術】
【０００３】
半導体チップは、そのチップの内部の電気回路に接続された接点が前面に配置されている平坦体である。半導体チップは、典型的には、基板と共にパッケージ化され、これによって、チップの接点に電気的に接続された端子を有する超小型電子パッケージを形成するようになっている。次いで、このパッケージは、パッケージ化された素子が所望の性能規格に適合するかどうかを決定するために、試験機器に接続されるとよい。試験された時点で、このパッケージは、より大きい回路、例えば、コンピュータまたは携帯電話のような電子製品の回路に接続されることが可能になる。
【０００４】
半導体チップをパッケージ化するのに用いられる基板材料は、パッケージを形成するのに用いられるプロセスとの適合性が維持されるように、選択されている。例えば、ソルダまたは他の手段による接合作業中、基板に高熱が加えられることがある。この点から、金属リードフレームが基板として用いられてきている。また、超小型電子素子をパッケージ化するのに、積層基板も用いられてきている。このような基板は、２〜４層の交互に重ねられたガラス繊維およびエポキシの層を備えているとよい。この場合、一連のガラス繊維層が、互いに交差する方向、例えば、互いに直交する方向に配置されているとよい。任意選択的に、ビスマレイミド・トリアジン（ＢＴ）のような耐熱化合物が、このような積層基板に添加されてもよい。
【０００５】
より薄い超小型電子パッケージをもたらすために、テープが基板として用いられてきている。このようなテープは、典型的には、シートまたはロール巻きシートの形態で供給されている。例えば、銅―オン―ポリイミドの片面シートまたは両面シートが、一般的に用いられている。ポリイミド基フィルムは、良好な熱／化学安定性および低誘電率をもたらし、銅は、高引張力、高可撓性、および高曲げ性を有するので、このテープは、柔軟回路用途およびチップスケールパッケージング用途のいずれにも有利に用いられている。しかし、このようなテープは、特に、リードフレームおよび積層基板と比較して、比較的高価である。
【０００６】
超小型電子パッケージの例として、ウエハレベルパッケージも挙げられる。ウエハレベルパッケージは、ダイがウエハ形態にある間に製造される半導体部品をパッケージ化するものである。パッケージ構造を形成するために、ウエハに多くの付加的なプロセスステップが施され、次いで、ウエハがダイシングされ、個々のダイに分断されることになる。ウエハレベルの処理によって、コスト節約の利点が得られる。さらに、パッケージの設置面積をダイ寸法と同一にすることができ、その結果、ダイが最終的に実装されるプリント回路基板（ＰＣＢ）の面積を極めて効率的に活用することができる。これらの特徴の結果として、このようにパッケージ化されたダイは、一般的に、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）と呼ばれている。
【０００７】
空間を節約するために、いくつかの従来の設計では、積層された多数の超小型電子チップがパッケージ内に含まれるようになっている。これによって、パッケージは、積層体内のチップの全表面積よりも小さい基板の表面積を占めることが可能になる。しかし、従来の積層パッケージは、複雑性、コスト、厚み、および試験可能性に関連する欠点を有している。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の発展にも関わらず、改良されたウエハスケールパッケージ、特に、信頼性、薄肉化、試験可能性を高め、経済的に製造することができる積層ウエハスケールパッケージが必要とされている。
【課題を解決するための手段】
【０００９】
ここに記載される本発明の実施形態によれば、低コスト、小形、軽量、および高電気的性能の集積回路を製造するためのウエハレベルの処理に適する積層超小型電子パッケージを形成することを含む、積層回路素子を製造する多くの方法が提供されている。
【００１０】
本発明の一態様によれば、集積回路素子を製造する一方法が提供されている。このような方法では、複数の超小型電子素子を備える第１のサブアセンブリを複数の超小型電子素子を備える第２のサブアセンブリ上に積層し、超小型電子素子は、それらのエッジに延在するトレース（配線）を有し、次いで、トレースを露出させるために、超小型電子アセンブリ内に部分的にノッチを形成し、続いて、アセンブリの平坦な面に電気接点をもたらすために、ノッチの側壁にリードを形成することによって、超小型電子アセンブリが形成されるようになっている。本発明の好ましい実施形態によれば、続いて、アセンブリは、個々の電子素子を形成するために、ダイシングされることになる。ノッチを形成するステップは、少なくとも１つのサブアセンブリ内に部分的にしか切り込まれず、これによって、素子のウエハレベルの処理を継続することが可能になる。
【００１１】
本発明の特定の一態様によれば、積層アセンブリは、処理中および処理後の両方においてアセンブリに付加的な機械的完全性をもたらすために、基板を含んでいる。基板は、ノッチ形成プロセス中に応力集中を低減させる逃げ空洞を有しているとよい。このような空洞が存在しない場合、ノッチ形成プロセス中に、基板が割れる傾向があることが見出されている。
【００１２】
本発明の特定の一態様によれば、超小型電子サブアセンブリの種々の層を積層するのに、接着剤が用いられている。積層方法が用いられているので、各サブアセンブリのトレースは、すぐ下の層の接着剤によって支持かつ保持され、これによって、損傷が防がれることになる。
【００１３】
本発明の一実施形態では、各層には、トレースを露出させるために、初期ノッチが形成され、次いで、積層プロセス中に、初期ノッチが接着剤によって充填され、このノッチ形成および充填のパターンが、サブアセンブリ層ごとに繰り返されるようになっている。このように、超小型電子素子を個別化する初期ノッチ形成が行われた後、接着層および初期ノッチ形成プロセス中に接着剤によって機械的に支持かつ絶縁されていたトレースを完全に貫通するノッチ形成が行われることになる。
【００１４】
初期ノッチ形成プロセスは、トレースを損なわずにその機械的な完全性を保持するために、エッチングのような非機械的手段によって行われるとよい。
【００１５】
本発明の特定の一態様によれば、４つのサブアセンブリ層および基板層を備える積層超小型パッケージは、１５５μｍ以下の全パッケージ厚みを有することができ、この厚みは、基板の厚みを減少させることによって、１２５μｍ以下の積層厚みまで低減させることができる。
【００１６】
積層電子パッケージは、それらの積層パッケージがさらに積層されることが可能になるように、上面および下面の両方に形成されたトレースを有しているとよい。何故なら、この場合、パッケージの上層および下層のそれぞれの接点を一直線に並べて配置することができるからである。
【００１７】
積層超小型電子パッケージを製造する方法は、（ａ）複数の超小型電子素子を備える第１のサブアセンブリを基板上に積層し、複数の超小型電子素子を備える第２のサブアセンブリを第１のサブアセンブリ上に積層することによって、超小型電子アセンブリを形成するステップであって、第１および第２のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、（ｂ）複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、ノッチを超小型電子アセンブリに形成するステップと、（ｃ）リードをノッチの側壁に形成するステップであって、リードは、トレースの少なくともいくつかと電気的に導通する、ステップと、を含みうる。この実施形態のさらに他の態様では、ノッチを形成するステップは、少なくとも第１のサブアセンブリに、トレースを露出させるために、初期のノッチを形成し、トレースを覆うために、初期ノッチを接着剤によって充填し、少なくとも第２のサブアセンブリに、トレースを露出させるために、初期ノッチを形成し、トレースを覆うために、初期ノッチを接着剤によって充填し、複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、ノッチを接着剤に形成することを、任意選択的に含んでいる。
【００１８】
本発明の実施形態による超小型電子サブアセンブリを製造する方法は、（ａ）複数の超小型電子素子を備える第１のサブアセンブリであって、超小型電子素子のそれぞれのエッジに延在するトレースを有している、第１のサブアセンブリに、トレースを露出させるために、初期ノッチを形成するステップと、（ｂ）トレースを覆うために、初期ノッチを接着剤によって充填するステップと、（ｃ）複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、ノッチを接着剤に形成するステップとを含みうる。
【００１９】
本発明の特定の一態様によれば、積層超小型電子パッケージは、積層関係にある４つのサブアセンブリおよび基板を備え、各サブアセンブリは、少なくとも１つの超小型電子チップを備え、このパッケージは、１５５μｍ以下の積層厚みを有するように構成することができる。基板を含まないこのようなパッケージは、１２５μ以下の積層厚みを有することができる。
【００２０】
本発明の特定の態様によれば、積層超小型電子パッケージを製造する方法であって、（ａ）複数の超小型電子素子を備える第１のサブアセンブリを基板の接着層上に積層することによって、超小型電子アセンブリを形成するステップであって、第１のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、（ｂ）トレースを露出させるために、初期ノッチを第１のサブアセンブリに形成し、初期ノッチを接着剤によって充填してトレースを覆うために、第１のサブアセンブリ上に接着層を被覆するステップと、（ｃ）複数の超小型電子素子を備える第２のサブアセンブリを第１のサブアセンブリの接着層上に積層するステップであって、第１のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、（ｄ）トレースを露出させるために、初期ノッチを第２のサブアセンブリに形成し、初期ノッチを接着剤によって充填してトレースを覆うために、第２のサブアセンブリ上に接着層を形成するステップと、（ｅ）複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、ノッチを接着層に形成するステップと、（ｆ）リードをノッチの側壁に形成するステップであって、リードは、トレースの少なくともいくつかに電気的に導通する、ステップと、を含みうる方法が提供されている。
【００２１】
本発明の一実施形態では、積層パッケージを製造する方法が提供されている。このような方法では、第１のウエハの鋸レーンが第２のウエハの鋸レーンに、一方のウエハの鋸レーンが他方のウエハの鋸レーンの上方に位置するように、位置合わせされるとよい。第１および第２のウエハの各々は、鋸レーンにおいて互いに接続された複数の超小型電子素子を備えているとよい。各超小型電子素子は、鋸レーンに向かって延在する複数のトレースも有しているとよい。第１および第２のウエハの鋸レーンに位置合わせされた複数の開口が形成されるとよい。各開口は、少なくとも１つの超小型電子素子の単一トレースを露出させるようになっている。次いで、露出した複数のトレースの少なくともいくつかに、リードが電気的に接続されることになる。
【００２２】
各開口は、第１のウエハの超小型電子素子の単一トレースを露出させるとよい。同じ開口が、第２のウエハの超小型電子素子の単一トレースも露出させるとよい。各開口は、第１のウエハの１つ以上の超小型電子素子の単一トレースを露出させるとよい。同じ開口が、第２のウエハの１つ以上の超小型電子素子の単一トレースも露出させるとよい。
【００２３】
一実施形態では、２つのウエハの鋸レーンが位置合わせされた後、第１のウエハが第２のウエハに取り付けられるとよい。
【００２４】
一実施形態では、リードは、第１および第２のウエハの１つの面の上に位置する第１の端を備えているとよい。リードのこの第１の端は、導体バンプを備えているとよい。
【００２５】
一実施形態では、第１のウエハおよび第２のウエハは、鋸レーンに沿って複数のアセンブリに分断されるとよい。この場合、各アセンブリは、複数の積層超小型電子素子および露出されたリードを備えることになる。
【００２６】
複数の付加的な超小型電子素子を備える少なくとも１つの付加的なウエハの鋸レーンが、第１および第２のウエハの鋸レーンと鋸レーンにおいて一緒に接続されていてもよい。
【００２７】
これらの複数の超小型電子素子は、鋸レーンに向かって延在する付加的なトレースを有しているとよい。付加的な超小型電子素子の少なくとも１つの付加的なトレースの内の単一トレースが、開口を形成するステップ中に、露出されるとよい。
【００２８】
本発明の一態様によれば、第１の積層サブアセンブリおよび第１の積層サブアセンブリの一部の上に位置する第２の積層サブアセンブリを備える積層超小型電子アセンブリが設けられている。各積層サブアセンブリは、面を有する第１の超小型電子素子を備えているとよい。面を有する第２の超小型電子素子が、第１の超小型電子素子の面の上に平行に位置しているとよい。第１および第２の超小型電子素子の各々は、各面から離れる方に延在するエッジを有しているとよい。各面における複数のトレースは、少なくとも１つのエッジの近くに延在しているとよい。第１および第２の積層サブアセンブリの各々は、複数のトレースの少なくともいくつかに接続された接点を備えているとよい。ボンドワイヤが、第１の積層サブアセンブリの接点を第２の積層サブアセンブリの接点に導電接続させるようになっているとよい。
【００２９】
一実施形態では、第１および第２のサブアセンブリの各々は、面を有しているとよい。複数の接点の少なくともいくつかが、第１および第２のサブアセンブリのこれらの面の少なくとも１つに露出しているとよい。
【００３０】
第１および第２の積層サブアセンブリの各々は、面および面から離れる方に延在するエッジを有しているとよい。第１の積層サブアセンブリの面は、第１の積層サブアセンブリの面の接点が第２の積層サブアセンブリの面を超えて露出するように、第２の積層サブアセンブリの面を超えて延在しているとよい。
【００３１】
本発明の一態様によれば、複数のサブアセンブリ、例えば、第１のサブアセンブリおよび第１のサブアセンブリの下に位置する第２のサブアセンブリを備えうる積層超小型電子パッケージが提供されている。各サブアセンブリは、前面および前面から離れた後面を有しているとよい。第２のサブアセンブリの前面は、第１のサブアセンブリの後面と向き合っているとよい。第１および第２のサブアセンブリの各々は、前面に露出した複数の前接点、少なくとも１つのエッジ、および少なくとも１つのエッジの近くに延在する複数の前トレースを備えているとよい。第２のサブアセンブリは、後面に露出している複数の後接点を有しているとよい。第２のサブアセンブリは、少なくとも１つのエッジの近くの後接点から延在する複数の後トレースも有しているとよい。後トレースは、第１または第２のサブアセンブリの少なくとも１つの複数の前接点の少なくともいくつかに延在しているとよい。
【００３２】
一実施形態では、複数のサブアセンブリの各々は、少なくとも１つの超小型電子チップを備えている。超小型電子パッケージを備えるアセンブリは、少なくともいくつかのパッケージ接点に導電接続された端子を有する回路パネルをさらに備えているとよく、パッケージ接点は、例えば、第２のサブアセンブリの後接点および複数のサブアセンブリの１つの前接点からなる群から選択されるとよい。
【００３３】
付加的な超小型電子チップが、積層超小型電子パッケージまたはアセンブリに接合されてもよい。一実施形態では、付加的な超小型電子チップの面は、第１および第２のサブアセンブリの１つの面と向き合っている。アセンブリは、付加的な超小型電子チップの接点を回路パネルの端子に導電接続するボンドワイヤをさらに備えているとよい。
【００３４】
付加的な超小型電子チップの接点は、１つのサブアセンブリの前接点にワイヤボンドによって接合されるとよい。導電塊が、付加的な超小型電子チップの接点を１つのサブアセンブリの前接点に接合してもよい。一実施形態では、付加的な超小型電子チップは、マイクロコントローラを含んでいるとよい。
【００３５】
一実施形態では、複数のサブアセンブリ内の１つ以上の超小型電子チップが付加的な超小型電子チップと置き換え可能であるとよい。例えば、アセンブリの超小型電子チップが、その超小型電子チップを１つのサブアセンブリの前接点の１つから遮断し、次いで、付加的な超小型電子チップを前接点の１つに接続することによって、置き換えられるようにすることができる。
【００３６】
アセンブリは、１つのサブアセンブリの前接点を回路パネルの端子に導電接続するボンドワイヤをさらに備えているとよい。
【００３７】
一実施形態では、導電塊が、付加的な超小型電子チップの接点を１つのサブアセンブリの前接点に接合してもよい。
【００３８】
一実施形態では、導電塊が、回路パネルの端子を１つのサブアセンブリの露出した前接点に接合してもよい。
【００３９】
付加的な超小型電子チップは、第２のサブアセンブリの後面に接合されてもよい。このようなアセンブリでは、付加的な超小型電子チップは、回路パネルの端子に導電接続される接点を有しているとよい。
【００４０】
ボンドワイヤが、付加的な超小型電子チップの接点を回路パネルに接合してもよい。
【００４１】
一実施形態では、導電塊が、回路パネルの端子を第２のサブアセンブリの後接点に接合してもよい。
【００４２】
一実施形態では、付加的な超小型電子チップは、１つのサブアセンブリの前接点と導通する接点を有しているとよい。
【図面の簡単な説明】
【００４３】
【図１Ａ】本発明の一実施形態によるサブアセンブリの上面図である。
【図１Ｂ】図１Ａのサブアセンブリの断面図である。
【図２】積層アセンブリを形成するために、互いに取り付けられた複数のサブアセンブリの断面図である。
【図３】本発明の一実施形態による製造の方法の後段階における図２の積層アセンブリの断面図である。
【図４Ａ】本発明の一実施形態による製造の後段階における図３の積層アセンブリの断面図である。
【図４Ｂ】図４Ａの積層アセンブリの一部の拡大断面図である。
【図５】積層アセンブリが個々のユニットにダイシングされた後の図４Ａの積層アセンブリの断面図である。
【図６】本発明の実施形態による積層アセンブリの代替的実施形態の断面図である。
【図７Ａ】本発明の一実施形態によるサブアセンブリの上面図である。
【図７Ｂ】図７Ａのサブアセンブリの断面図である。
【図７Ｃ】図１Ａのサブアセンブリの下面図である。
【図８】積層アセンブリを基板を用いて形成する本発明の付加的な実施形態に用いられる基板の断面図である。
【図９】本発明の一実施形態による製造の方法の後段階における図８の基板の断面図である。
【図１０】本発明の一実施形態による製造の方法の後段階における図９の基板の断面図である。
【図１１】本発明の一実施形態による製造の後段階中に図７Ａ〜７Ｃのサブアセンブリが図１０の基板の上に積層された積層アセンブリの断面図である。
【図１２】本発明の一実施形態による製造の方法の後段階における図１１の積層アセンブリの断面図である。
【図１３】本発明の一実施形態による製造の方法の後段階における図１２の積層アセンブリの断面図である。
【図１４】本発明の一実施形態による製造の方法の後段階における図１３の積層アセンブリの断面図である。
【図１５】本発明の一実施形態による製造の方法の後段階における図１４の積層アセンブリの断面図である。
【図１６】本発明の一実施形態による製造の方法の後段階における図１５の積層アセンブリの断面図である。
【図１７】本発明の一実施形態による製造の方法の後段階における図１６の積層アセンブリの断面図である。
【図１８】本発明の一実施形態による製造の方法の後段階における図１７の積層アセンブリの断面図である。
【図１９】本発明の一実施形態による製造の方法の後段階における図１８の積層アセンブリの断面図である。
【図２０】図１９に示されているアセンブリに基づく積層アセンブリの代替的実施形態の断面図である。
【図２０Ａ】個々の積層アセンブリが、さらに上下に積層され、互いに導電接続された積層超小型電子アセンブリを示す断面図である。
【図２１】積層アセンブリが個々のユニットにダイシングされた後の図１９の積層アセンブリの断面図である。
【図２２】ワイヤ接合に適するように構成された図２１のダイシングプロセスによって生じた個々の要素の断面図である。
【図２３】ソルダ−ボールを用いる接合に適するように構成された図２１による個々の要素の断面図である。
【図２４】図２１に示されている積層アセンブリの変更形態の下面図である。
【図２５Ａ】本明細書において説明する積層アセンブリの製造に典型的に用いられる装置を示す図である。
【図２５Ｂ】本明細書において説明する積層アセンブリの製造に典型的に用いられる装置を示す図である。
【図２６】本発明の実施形態による回路パネルに取り付けられた積層アセンブリの断面図である。
【図２７】図２６に示されている実施形態の変更形態による回路パネルに取り付けられた積層アセンブリの断面図である。
【図２８】図２６に示されている実施形態の他の変更形態による回路パネルに取り付けられた積層アセンブリの断面図である。
【図２９】本発明の他の実施形態による回路パネルに取り付けられた積層アセンブリの断面図である。
【図３０】図２９に示されている実施形態の変更形態による回路パネルに取り付けられた積層アセンブリの断面図である。
【図３１】図２９に示されている実施形態の他の変更形態による回路パネルに取り付けられた積層アセンブリの断面図である。
【図３２】本発明の他の実施形態による回路パネルに取り付けられた積層アセンブリの断面図である。
【発明を実施するための形態】
【００４４】
以下、超小型電子部品を積層する方法および装置を示している図１〜図４Ｂについて説明する。図１Ａや図１Ｂに示されているように、第１のウエハまたは第１のサブアセンブリ１０の一部は、互いに隣接して並置された複数の超小型電子素子１２を備えている。第１のウエハまたは第１のサブアセンブリ１０は、好ましくは、Ｘ軸およびＹ軸に沿って整列された超小型電子素子の多数の列を備えている。超小型電子素子は、従来の半導体プロセス技術を用いて、互いに一体に形成されている。サブアセンブリ１０がウエハの一部であってもよいことは、明らかであろう。また、図１Ａの破線は、サブアセンブリがそのサブアセンブリに取り付けられるさらに他の素子を有していてもよいこと、およびサブアセンブリが円形ウエハの形状であってもよいことを示している。
【００４５】
各超小型電子素子１２は、前面１４および対向している後面１６を備えている。超小型電子素子１２は、第１のエッジ１８、第２のエッジ２０、第３のエッジ１９、および第４のエッジ２１も備え、これらのエッジの全てが、超小型電子素子１２の前面１４から後面１６に延在している。図１Ａや図１Ｂに示されているように、１つの超小型電子素子１２の第１のエッジ１８は、第２の隣接する超小型電子素子１２の第２のエッジ２０に接続されている。同様に、１つの超小型電子素子１２の第３のエッジ１９は、隣接する超小型電子素子の第４のエッジ２１に接続されている。従って、図１Ａに示されているように、第１のサブアセンブリ１０の中央に位置している超小型電子素子１２は、その４つのエッジの全てが、隣接する超小型電子素子１２に接している。ウエハの第１の端１１、第２の端１３、第３の端１５、または第４の端１７に位置している超小型電子素子１２は、さらに他の超小型電子素子によって制限されていない少なくとも１つのエッジを有している。これらのエッジは、明瞭にするために、図面に描かれているが、実際には、これらのエッジは、肉眼では見ることができない。むしろ、この段階では、互いに隣接する超小型電子素子１２が接触しているエッジまたは帯は、ウエハを個々の超小型電子素子を損傷させずに切断する際の鋸レーンまたは鋸帯である。例えば、図１Ｂに示されているように、超小型電子素子１２’の第２のエッジ２０’は、超小型電子素子１２”の第１のエッジ１８”に当接し、鋸レーン２３を形成している。同様に、ウエハ１０の全体を通して、鋸レーン２３は、超小型電子素子１２が互いに当接している位置に配置されている。第１のウエハ／サブアセンブリ１０は、どのような数の超小型電子素子１２、例えば、わずか２つの超小型電子素子１２しか備えていなくてもよいし、または所望されるどのような多くの超小型電子素子１２を備えていてもよい。
【００４６】
超小型電子素子１２の各々は、その超小型電子素子１２の前面１４に露出している複数の接点２２も備えている。さらに、個々の超小型電子素子１２の接点２２の各々から第１のエッジ１８、第２のエッジ２０、第３のエッジ１９、または第４のエッジ２１に向かって、トレース２４が外方に延在している。例えば、図１Ｂを参照すると、トレース２４’は、超小型電子素子１２’の接点２２’から第２のエッジ２０’に向かって外方に延在している。トレース２４’は、接点２２”から外方に延在しているトレース２４”の方に延び、このトレース２４”に接触している。従って、トレース２４’，２４”は、超小型電子素子１２’，１２”の接続点において会合し、実質的に、接点２２’，２２”間に延在する単一トレースを形成することになる。しかし、トレースが実質的に互いに接触することは、必ずしも必要ではない。同様の構造が、互いに隣接する全ての超小型電子素子１２に含まれているとよい。ここでも、第１のサブアセンブリ１０のそれぞれの端に位置している接点２２は、異なる超小型電子素子の隣接する接点まで延在するトレース２４を有せず、これらのトレース２４は、第１のアセンブリ１０のそれぞれの端まで単に延在しているにすぎない。
【００４７】
図２に示されているように、積層アセンブリ３０を作製するために、第１のサブアセンブリ１０が、第２のウエハ／サブアセンブリ１０Ａおよび第３のウエハ／サブアセンブリ１０Ｂの上に配置されることになる。第２のサブアセンブリ１０Ａおよび第３のサブアセンブリ１０Ｂは、第１のサブアセンブリ１０と同様に構成されているので、特に他の規定がない限り、同様の要素には同様の参照番号が付されている。図２の積層アセンブリ３０は、互いに上下に積層された３つの個々のウエハ／サブアセンブリを備えているが、代替的な実施形態では、積層アセンブリ３０は、互いに上下に積層された２つ以下または４つ以上のウエハ／サブアセンブリを備えていてもよい。
【００４８】
図２に示されているように、第１のサブアセンブリ１０の超小型電子素子１２は、第２のサブアセンブリ１０Ａの超小型電子素子１２Ａおよび第３のサブアセンブリ１０Ｂの超小型電子素子１２Ｂに位置合わせされている。従って、サブアセンブリ１０，１０Ａ，１０Ｂのそれぞれの超小型電子素子１２，１２Ａ，１２Ｂの各々の第１のエッジ、第２のエッジ、第３のエッジ、および第４のエッジも、それぞれ、縦軸に沿って互いに位置合わせされている。その結果、これらのサブアセンブリの各々の鋸レーン２３，２３Ａ，２３Ｂも、それぞれ、互いに位置合わせされている。このように、積層アセンブリ３０は、種々の列および行に配向かつ整列された複数の超小型電子素子１２，１２Ａ，１２Ｂから構成されることになる。
【００４９】
個々のサブアセンブリ１０，１０Ａ，１０Ｂを互いに取り付けるために、第１のサブアセンブリ１０の前面１４と第２のサブアセンブリ１０Ａの後面１６Ａとの間に、接着層３２が位置している。同様に、第２のサブアセンブリ１０Ａの前面１４Ａと第３のサブアセンブリ１０Ｂの後面１６Ｂとの間にも、接着層３３が位置している。第３のサブアセンブリ１０Ｂの接点２２Ｂおよびトレース２４Ｂを保護するために、第３のサブアセンブリ１０Ｂの前面１４Ｂ上に、さらに他の接着層３５が配置されているとよい。接着層３２，３３，３５は、エポキシなどから形成されているとよい。
【００５０】
組み立てられた時点で、接着層３２，３３，３５を硬化させることによって、サブアセンブリ１０，１０Ａ，１０Ｂを互いに接着させ、これによって、互いに隣接して上下に積層された複数の超小型電子素子１２，１２Ａ，１２Ｂを備える積層アセンブリを形成することができる。
【００５１】
次に、図３を参照すると、複数のノッチ４６が、積層アセンブリ３０に切り込まれることになる。ノッチ４６は、好ましくは、図示されない機械的な切断具を用いて形成されるとよい。このような機械的な切断具の例は、米国特許第６，６４６，２８９号明細書および第６，９７２，４８０号明細書に見出される。これらの開示内容を引用することによって、本明細書の一部をなすものとする。ノッチ４６は、種々のサブアセンブリ１０，１０Ａ、１０Ｂのそれぞれの超小型電子素子１２，      １２Ａ，１２Ｂのそれぞれの第１のエッジ１８，１８Ａ，１８Ｂ，第２のエッジ２０，２０Ａ，２０Ｂ、第３のエッジ１９，１９Ａ、１９Ｂ、および第４のエッジ２１，２１Ａ，２１Ｂのそれぞれに最も近い位置において、積層アセンブリ３０に切り込まれている。さらに具体的に、ノッチ４６は、鋸レーン２３，２３Ａ，２３Ｂにおいて間隙４７を切除することによって形成されている。サブアセンブリ１０、１０Ａ，１０Ｂの各々の鋸レーン２３，２３Ａ，２３Ｂは、積層アセンブリ３０の全体にわたって位置合わせされているので、一回の切除によって、間隙４７を多数のサブアセンブリ間に形成することができる。好ましくは、ノッチ４６は、積層アセンブリ３０を完全に貫通しないようにされている。例えば、図３に示されているように、第１のサブアセンブリ１０の超小型電子素子１２は、種々のノッチ４６が第１のサブアセンブリ１０を完全に貫通していないので、互いに取り付けられた状態で保たれている。しかし、ノッチ４６は、互いに隣接する超小型電子素子１２に露出した接点２２間に延在している第１のサブアセンブリ１０のトレース２４を横断するのに十分な深さまで延在している。同様に、ノッチ４６は、サブアセンブリ１０，１０Ａ，１０Ｂを相互接続している種々の接着層３２，３３，３５のみならず、各サブアセンブリの互いに隣接する超小型電子素子１２Ａ，１２Ｂおよびそれぞれのトレース２４，２４Ａ，２４Ｂを切り裂いている。傾斜した側壁４８，５０を有するノッチ４６が示されているが、これらの側壁は垂直であってもよい。
【００５２】
例えば、図３のノッチ４６Ａは、第２のサブアセンブリ１０Ａの超小型電子素子５２，５４を横断している。具体的には、互いに接続され、鋸レーン２３を形成していた超小型電子素子の各々の種々のエッジが、間隙４７だけ分離されるように、ノッチ４６Ａは、２つの超小型電子素子５２，５４を横断している。ノッチ４６Ａによって生じた間隙４７は、ノッチ４６Ａに隣接するトレース５６，５８を露出させている。好ましくは、同様の構造が、積層アセンブリ３０の全体を通して、種々の超小型電子素子のエッジの全てに含まれているとよい。露出したトレース２４，２４Ａ，２４Ｂは、超小型電子素子１２，１２Ａ，１２Ｂの各々用の接点面を形成することになる。勿論、積層アセンブリ３０の第１のエッジ６０および第２のエッジ６２は、これらのエッジに向かって延在しているトレースがすでに露出しているので、機械的に切除される必要がない。図３には示されていないが、より対称的な構成を得るために、第１のエッジ６０および第２のエッジ６２が、機械的に切除されてもよい。同様に、図示されていない積層アセンブリ３０のエッジも、機械的に切除されると望ましいが、機械的に切除されなくてもよい。
【００５３】
種々のノッチ４６が積層アセンブリ３０に形成された時点で、ノッチ４６の傾斜した側壁４８，５０上に、リード６６が形成されるとよい。図４Ａ，４Ｂに示されているように、ノッチ４６によって生じたこれらの傾斜した側壁４８，５０は、第１のサブアセンブリ１０、第２のサブアセンブリ１０Ａ，および第３のサブアセンブリ１０Ｂの少なくとも一部内に延在している。リード６６は、どのような適切な金属堆積技術、例えば、スパッタリング、３次元リソグラフィー、および電気メッキを含むプロセスによって、形成されてもよい。さらに他のプロセスが用いられてもよい。このような１つのプロセスが、米国特許第５，７１６，７５９号明細書に開示されている。この開示内容を引用することによって、本明細書の一部をなすものとする。リード６６は、種々のノッチ４６内に延在し、トレース２４，２４Ａ，２４Ｂとの電気的な接触をもたらすことになる。好ましくは、リード６６は、ノッチ４６の傾斜した側壁４８，５０を超えて延在し、第３のサブアセンブリ１０Ｂの下方に位置する接着層３５の第１の表面７０に露出している。その結果、リード６６は、ノッチ４６から離れて接着層３５の該表面に露出した端７５を備えている。リード６６の端７５に、パッドまたはソルダーバンプ７４が形成されてもよい。トレース２４，２４Ａ，２４Ｂが位置合わせされ、傾斜した側壁４８，５０の各々に露出している結果として、リード６６は、３つのトレース２４，２４Ａ，２４Ｂと接触している。しかし、リード６６は、傾斜した側壁４８，５０の各々において、トレース２４，２４Ａ，２４Ｂの１つまたは２つのみと電気的に接続していることもある。このような状況は、読者から見て、紙面の手前側および裏側の異なる面に、トレース２４，２４Ａ，２４Ｂが配置されている結果として、生じることがある。例えば、図４Ｂに示されているトレース２４は、このトレースを三次元的に見た場合、読者により近い側に位置し、トレース２４Ａからずれていることがある。従って、トレース２４に位置合わせされたリード６６は、トレース２４Ａからずれ、トレース２４Ａに接触することがない。このように、二次元的に見た場合、図４Ｂにおいて、トレース２４，２４Ａがリード６６に接続しているように見えるが、実際には、これらの１つのみしかリードに接続していないことがある。
【００５４】
図５に示されているように、ノッチ４６および種々の導電要素、例えば、リード６６が積層アセンブリ３０内に形成された後、ウエハ１０、すなわち、第１のサブアセンブリ１０の超小型電子素子１２を機械的に切断することによって、個々のパッケージ８０を形成することができる。第１のサブアセンブリ１０の超小型電子要素１２は、ノッチ４６が積層アセンブリ３０を完全に貫通することが可能になるように、ノッチ４６に最も近い位置において切断されることになる。この切断によって、複数の積層ユニット８０が形成されるが、これらの積層ユニット８０は、各々、互いに上下に積層された複数の超小型電子要素を含んでいる。図５に示されているように、個々の積層ユニット８０は、ソルダーバンプ７４を介して、基板８３、回路基板、または回路パネルのような超小型電子素子に電気的に接続されてもよい。
【００５５】
個々の積層ユニット８０は、とりわけ、マイクロプロセッサおよびＲＦユニット内に組み込まれるとよいが、特に、フラッシュメモリおよびＤＲＡＭユニットに適している。
【００５６】
代替的な実施形態では、図６に示されているように、積層アセンブリ１３０は、パッケージング層１８０のような付加的な基板を備えていてもよい。積層アセンブリ１３０は、図１〜図５に関して前述した積層アセンブリ３０と同じように組み立てられ、積層アセンブリ３０に関して前述した特徴を、全てではないにしても、殆どを備えている。加えて、積層アセンブリ１３０は、積層アセンブリ３０に関して前述したステップに従って、組み立てられるとよい。積層アセンブリ３０と比較して、積層アセンブリ１３０の唯一の追加点は、積層アセンブリ１３０の製造中、好ましくは、積層アセンブリ１３０にノッチを形成する前に、パッケージング層１８０が、コンプライアント層１３５の下方に配置されることである。パッケージング層１８０は、好ましくは、ガラス、シリコン、または同様の材料から形成されている。パッケージング層１８０が接着層１３５に隣接して配置された時点で、積層アセンブリ３０に関して説明したように、複数のノッチ１４６が、切断具を用いて形成されることになる。これによって、トレース１２４，１２４Ａ，１２４Ｂがノッチ１４６の傾斜した側壁１４８，１５０に露出することになる。さらに、積層アセンブリ３０に関して説明したように、複数のリード１６６が、傾斜した側壁１４８，１５０に形成され、ノッチ１４６の傾斜した側壁１４８，１５０に露出した種々のトレース１２４，１２４Ａ，１２４Ｂに電気的に接触することになる。種々のリード１６６は、好ましくは、ノッチ１４６を超え、パッケージング層１８０の前面１８２まで延在している。リード１６６の露出した端１７５は、パッドまたはソルダーバンプ１７４を備えているとよい。図６には示されていないが、種々のノッチおよび導電要素が形成された時点で、ノッチを第１のアセンブリ１１０の超小型電子素子１１２の列に貫通させ、個々の積層ユニット１８０を形成するとよい。
【００５７】
代替的な実施形態では、図７〜図２２に示されているように、積層アセンブリ２３０は、パッケージング層２０１のような付加的な基板を備えているとよい。積層アセンブリ２３０は、組立が基板層２０１から始まること以外は、図１〜図７に関して前述した積層アセンブリ３０，１３０と同様に組み立てられ、積層アセンブリ３０，１３０に関して説明したのと同一の特徴の多くを備えている。加えて、積層アセンブリ２３０は、積層アセンブリ３０，２３０に関して前述したステップに従って、組み立てられるとよい。
【００５８】
図７Ａ〜図７Ｃに示されているように、第１のウエハまたは第１のサブアセンブリ２１０の一部は、互いに隣接して並置された複数の超小型電子素子２１２を備えている。第１のウエハまたは第１のサブアセンブリ２１０は、好ましくは、Ｘ軸およびＹ軸に沿って整列された超小型電子素子２１２の多数の列を備えている。超小型電子素子は、従来の半導体プロセス技術を用いて、互いに一体に形成されている。サブアセンブリ２１０がウエハの一部であってもよいこと、および種々の要素がウエハの範囲の全体にわたって繰り返し反復されていてもよいことは、明らかであろう。図７Ａ〜図７Ｃは、サブアセンブリが、そのサブアセンブリに取り付けられる付加的な素子を有してもよいこと、およびサブアセンブリが円形ウエハの形状にあってもよいことを示している。
【００５９】
各超小型電子素子２１２は、前面２１４および対向している後面２１６を備えている。超小型電子素子２１２は、第１のエッジ２１８、第２のエッジ２２０、第３のエッジ２１９、および第４のエッジ２２１も備え、これらのエッジの全てが、超小型電子素子２１２の前面２１４から後面２１６に延在している。図７Ａ〜図７Ｃに示されているように、１つの超小型電子素子２１２の第１のエッジ２１８は、第２の隣接する超小型電子素子２１２の第２のエッジ２２０に接続されている。同様に、１つの超小型電子素子２１２の第３のエッジ２１９は、隣接する超小型電子素子の第４のエッジ２２１に接続されている。従って、第１のサブアセンブリ２１０の中央に位置している超小型電子素子は、図７Ａに示されているように、その４つのエッジの全てが、隣接する超小型電子素子２１２に接している。ウエハの第１の端２１１、第２の端２１３、第３の端２１５、または第４の端２１７に位置している超小型電子素子２１２は、さらに他の超小型電子素子によって制限されていない少なくとも１つのエッジを有している。これらのエッジは、明瞭にするために、図面に描かれているが、実際には、これらのエッジは、肉眼では見ることができない。むしろ、この段階では、互いに隣接する超小型電子素子２１２が互いに接触しているエッジまたは帯は、ウエハを個々の超小型電子素子を損傷させずに切断する際の鋸レーンまたは鋸帯である。例えば、図７Ｂに示されているように、超小型電子素子２１２’の第２のエッジ２２０’は、超小型電子素子２１２”の第１のエッジ２１８”に当接し、鋸レーン２２３を形成している。同様に、ウエハ２１０の全体をわたって、鋸レーン２２３は、超小型電子素子２１２が互いに当接している位置に配置されている。第１のウエハ／サブアセンブリ２１０は、どのような数の超小型電子素子２１２、例えば、わずかに２つの超小型電子素子２１２しか備えていなくてもよいし、または所望されるどのような多くの超小型電子素子２１２を備えていてもよい。
【００６０】
超小型電子素子２１２の各々は、図７Ｃに最もよく示されているように、超小型電子素子２１２の各前面１４に露出している複数の接点２２２も備えている。さらに、個々の超小型電子素子２１２の接点２２２の各々からエッジ２１８，２２０，２１９，２２１に向かって、トレース２２４が外方に延在している。トレース２２４は、超小型電子素子２１２’，２１２”の接続点において会合し、実質的に、接点２２２’，２２２”間に延在する単一トレースを形成することになる。しかし、トレースが実質的に互いに接触することは、必ずしも必要ではない。同様の構造が、互いに隣接する全ての超小型電子素子２１２に含まれているとよい。ここでも、第１のサブアセンブリ２１０のそれぞれの端に位置している接点２２２は、異なる超小型電子素子の隣接する接点まで延在するトレース２２４を有せず、これらのトレース２２４は、第１のアセンブリ２１０のそれぞれの端に単に延在しているにすぎない。
【００６１】
図１〜図６に関連して説明した実施形態とは対照的に、図７〜図２２の実施形態は、基板から上方に積層する手法で組み立てられている。その結果、種々の部品およびプロセスの多くが、先の図とは逆に描かれている。
【００６２】
この実施形態の積層アセンブリ用の基板２０２を有するパッケージング支持ウエハまたは支持層２０１が、図８に示されている。基板２０２は、好ましくは、積層アセンブリの後続の層を支持かつ補強するのに十分な機械的強度をもたらすガラス、シリコン、または同様の材料から形成されている。この理由から、基板２０２は、後続の層よりも厚くされているとよい。基板層２０２の材料は、後のプロセスステップ中、支持がもはや必要とされない場合、エッチングまたは機械的な研磨によって、薄くされてもよいし、または除去されてもよい。基板は、下面２０５および上面２０６を有し、左側面２０３および右側面２０４に延在している。図９には、上面２０６に形成された複数の逃げ空洞２０８，２０８’が示されている。これらの空洞２０８は、積層パッケージを切断するための鋸レーンの予期される位置に合わせて配置されている。空洞２０８，２０８’は、積層アセンブリ３０，１３０に用いられた前述の機械的切断具によって、形成されている。逃げ空洞２０８，２０８’は、後続の作業中、基板２０２にノッチを形成することによる積層アセンブリの破損を防ぐための応力除去部として機能することになる。従って、応力集中を緩和するために、好ましくは、コーナが丸められた空洞２０８が形成されているとよい。空洞２０８，２０８’が形成された後、図１０に示されているように、接着層２０９が、上面２０６および空洞２０８，２０８’に施されることになる。好ましくは、この接着層は、上面２０６から２．５〜４．０ｍｍの厚みを有している。
【００６３】
図１１に示されているように、積層アセンブリを形成するために、第１のアセンブリ２１２が、基板層２０１を覆って配置されることになる。図示されているように、接点２２２，２２２’およびトレース２２４，２２４’は、それぞれ、空洞２０８，２０８’、従って、鋸レーン２１８，２２２と位置合わせされている。能動下面２１４およびトレース２２４，２２４’が、基板層２０１の接着層２０９に付着され、次いで、接着剤が硬化されることになる。トレース２２４，２２４’を含むサブアッセンブリ２１０は、基板層２０１に接合され、この基板層２０１によって支持されている。
【００６４】
必要に応じて、サブアセンブリ２１０の上面２１６は、新しい表面２１６’を形成し、かつサブアセンブリの高さを減少させるために、図１２に示されるように、薄くされてもよい。小型の積層パッケージが望まれる場合、サブアセンブリの減少高さは、好ましくは、２２．４〜２５．４μｍである。
【００６５】
次に、図１３を参照すると、トレース２２４，２２４’を露出させるために、複数の初期ノッチ２４０，２４０’が、サブアセンブリ２１０内に形成されるとよい。ノッチ２４０，２４０’は、好ましくは、繊細なトレース２４０，２４０’を損傷させずに維持するために、選択的化学エッチングのような非機械的な技術を用いて、形成されるとよい。トレース２４０，２４０’は、このステップ中、基板２０１の接着層２０９に接着され、この接着層２０９によって支持されている。初期ノッチ２４０，２４０’は、接点２２２，２２２’、トレース２２４，２２４’、空洞２０８，２０８’、および鋸レーン２１８，２２２と位置合わせされている。初期ノッチ４０，４１の輪郭は、後述する後ノッチに対するクリアランスを見込んで、寸法決めされている。
【００６６】
初期ノッチ２４０，２４０’が形成された後、図１４に示されているように、接着層２４３が、上面２１６または２１６’および初期ノッチ４０，４０’に設けられることになる。好ましくは、この接着層は、上面２１６または２１６’から略２．５〜４．０μｍの厚みを有している。
【００６７】
図１５や図１６に示されているように、２１０Ａ，２１０Ｂ，２１０Ｃによってそれぞれ示されている第２，第３、および第４のサブアセンブリが、サブアセンブリ２１０に位置合わせして配置され、サブアセンブリ２１０および基板層２０１から上方に順次積層されることになる。具体的には、サブアセンブリ２１０を基板２０１に積層するための先の一連のステップと同一の手順を用いて、サブアセンブリ２１０Ａ，２１０Ｂ，２１０Ｃの各々が積層されることになる。すなわち、位置合わせ、積層、硬化、薄肉化、初期ノッチの形成、および接着剤の塗布を含むステップが、段階ごとに、順次行われ、積層アセンブリ２３０を形成することになる。結果的に、第１のサブアセンブリ２１０の超小型電子素子２１２は、第２のサブアセンブリ２１０Ａの超小型電子素子２１２Ａ、第３のサブアセンブリ２１０Ｂの超小型電子素子２１２Ｂ、および第３のサブアセンブリ２１０Ｃの超小型電子素子２１２Ｃに位置合わせされている。従って、初期ノッチ２４０，２４０’，２４０Ａ，２４０Ａ’，２４０Ｂ，２４０Ｂ’，２４０Ｃ，２４０Ｃ’は、それぞれ、接点２２２，２２２’，２２２Ａ，２２２Ａ’，２２２Ｂ，２２２Ｂ’，２２２Ｃ，２２２Ｃ’、トレース２２４，２２４’，２２４Ａ，２２４Ａ’，２２４Ｂ，２２４Ｂ’，２２４Ｃ，２２４Ｃ’、空洞２０８，２０８’、および鋸レーン２１８，２２２に位置合わせされている。要約すると、積層アセンブリ２３０は、種々の列および行に配向かつ整列された複数の積層かつ接着された超小型電子素子１２，１２Ａ，１２Ｂ，１２Ｃから構成されることになる。
【００６８】
種々のサブアセンブリ１０，１０Ａ，１０Ｂ，１０Ｃのそれぞれの超小型電子素子１２，１２Ａ，１２Ｂ，１２Ｃのそれぞれの第１のエッジ２１８，２１８Ａ，２１８Ｂ，２１８Ｃ、第２のエッジ２２０，２２０Ａ，２２０Ｂ，２２０Ｃ、第３のエッジ２１９，２１９Ａ，２１９Ｂ，２１９Ｃ、および第４のエッジ２２１，２２１Ａ，２２１Ｂ，２２１Ｃに最も近い位置において、ノッチ２４６が、積層アセンブリ２３０に切り込まれる。ノッチ２４６，２４７は、先の実施形態において説明した方法によって、鋸レーン２２０，２１８に形成されるとよい。図１７に示されているように、先の実施形態に対する１つの大きな差異は、複数のノッチ２４６が、接着層２４３，２４３Ａ，２４３Ｂ，２４３Ｃを突っ切る点にある。好ましくは、ノッチ２４６は、積層アセンブリ２３０を完全に貫通することなく、逃げ空洞２０８，２０８’内に部分的にのみ延在しているとよい。従って、基板２０２ではなく接着剤２０９が切除されているので、基板２０２は、機能を失わずに維持され、積層された超小型電子素子と接続し、これらの素子を亀裂させないように保護することができる。傾斜した側壁２４８，２５０を有するノッチ２４６が示されているが、これらの側壁は、垂直壁であってもよい。
【００６９】
図１７の積層アセンブリ２３０は、互いに上下に積層された４つの個々のウエハ／サブアセンブリを備えているが、代替的実施形態では、積層アセンブリ２３０は、互いに上下に配置された３つ以下または５つ以上のウエハ／サブアセンブリを備えていてもよい。図１７には、基板２０２の最適な薄肉化も示されている。この薄肉化は、機械的な研磨またはエッチングによってなされるとよい。この工程は、プロセスの種々のステップ間、好ましくは、ノッチ２４６の形成の後に、行われるとよい。
【００７０】
個々のノッチ２４６が積層アセンブリ２３０に形成された時点で、リード２６６が、ノッチ２４６の傾斜した側壁２４８，２５０に形成されるとよい。ノッチ２４６の形成に付随して生じる傾斜した側壁２４８，２５０は、図１７や図１８に示されているように、第１、第２、第３、および第４のサブアセンブリ２１０，２１０Ａ，２１０Ｂ，２１０Ｃの少なくとも一部内に延在している。リード２６６は、先の実施形態において述べたどのような適切な金属堆積技術によって、形成されてもよい。リード２６６は、個々のノッチ２４６内に延在し、トレース２２４，２２４Ａ，２２４Ｂ，２２４Ｃとの電気的な接触をもたらすことになる。
【００７１】
好ましくは、リード２６６は、ノッチ２４６の傾斜した側壁２４８，２５０を超えて延び、第３のサブアセンブリ２１０Ｃの上面２１６Ｃ’の接着層２４３Ｃに付着されているとよい。従って、リード２６６は、ノッチ２４６から離れて接着層２４３Ｃの表面に露出している端２７５を備えている。
【００７２】
各リード２６６は、４つのトレース２２４，２２４Ａ，２２４Ｂ，２２４Ｃが位置合わせされて、傾斜した側壁２４８または２５０に露出している結果として、これらのトレース２２４，２２４Ａ，２２４Ｂ，２２４Ｃと接触している。しかし、リード２６６は、傾斜した側壁４８または５０のトレース２２４，２２４Ａ，２２４Ｂ，２２４Ｃの内の４つよりも少ない数のトレースと電気的に接続していることもある。このような状況は、先の実施形態において説明したように、読者から見て、紙面の手前側および裏側の異なる面に、トレース２２４，２２４Ａ，２２４Ｂ，２２４Ｃが配置されている結果として、生じることになる。
【００７３】
パッドまたはソルダーバンプが、リード２６６の端２７５に形成されてもよい。この目的を達成するために、図１９に示されているように、ソルダーマスク２７７が、接着層２１６Ｃの表面およびリード２６６の全体にわたって、ワイヤまたはソルダーバンプの取付けに適するようにパターン化されるとよい。
【００７４】
図２０に示されている他の最適な実施形態では、リード２６６は、基板２０２の下面にも延在しているとよい。リード２６６は、ノッチ２４６の傾斜した側壁２４８，２５０を超えて延び、第１のサブアセンブリ２１０の下方に位置する逃げ空洞２０８内の接着層２０９に入り込んでいる。基板２０２をさらに薄くすると、リード２６６の底が露出することになる。このリードを前述した方法によって延ばすことによって、底側リード２８６を形成することができる。また、ソルダーマスク２２７が、基板２０２の底面の全体にわたって、ワイヤまたはソルダーバンプの取付けに適するようにパターン化されてもよく、これによって、パッドまたはバンプを端２８８に形成することが可能になる。
【００７５】
この構成が特に有利なのは、積層アセンブリ２３０または個々のパッケージを、それらの一方の上端２７５および他方の下端２８８を位置合わせし、例えば、ソルダーバンプを用いて、これらの上端２７５および下端２８８を互いに接続することによって、互いに上下に積層し、電気的に相互接続することができることにある。図示されている例では、接続される上端２７５および下端２８８は、相互接続を可能にするために、ｘ−ｙ面内において適切なパターンで位置合わせされている。
【００７６】
リード２６６によって、試験プローブをそれぞれの素子にアクセスさせることができるので、欠陥のあるサブアセンブリ層を検査し、かつ隔離し、これによって、素子を区別し、かつ再加工することができる。複数のアセンブリ２３０を積層することができる能力によって、高レベルの集積化およびウエハレベルの再加工が、容易になる。具体的には、図２０に示されているユニットの下面に配置されたリードを、導電塊、例えば、ソルダのような導電材料のボールまたはバンプを介して、隣接しているユニットの上面に設けられているリードに接続することができる。全体の厚みは増すが、互いに積層された積層アセンブリのそれぞれの素子が欠陥のない積層アセンブリ２３０と等しくなるように機能的に補修され、ウエハレベルの再加工によって、機能層２１０の価値が経済的に回復されることになる。
【００７７】
図２１に示されているように、ノッチ２４６および種々の導電素子、例えば、リード２６６が積層アセンブリ２３０内に形成された後、リード２６６、接着層２０９、および基板２０２を機械的に切断し、パッケージ２８０を切り離すことによって、個々のパッケージ２８０が形成されるとよい。切口は、ノッチ２４６に最も近い箇所において、ダイシングレーン２１８，２２０と一直線に並び、これによって、ノッチ２４６が、積層アセンブリ２３０の全体を貫通することが可能になる。切断がなされた時点で、複数の積層素子２８０が個々に形成されることになる。これらの積層ユニット２８０は、各々、互いに上下に積層された複数の超小型電子素子を含んでいる。図２２に示されているような個々の積層ユニット２８０は、図２３に示されているように、ワイヤボンディング、パッド２７５、またはソルダーバンプ２７４を介して、基板、回路基板、または回路パネルのような超小型電子素子に電気的に接続されるとよい。
【００７８】
特定の例（図２０Ａ）では、図２０または図２１に示されている形式の３つの積層アセンブリ２３０を積層し、かつ相互接続することができる。これらの積層アセンブリのランド２２０４，２２０４’、２２０４”に接続しているボンドワイヤ２２０２，２２０２’，２２０２”によって、回路パネル２２１０の端子２２０６への相互接続が得られることになる。ボンドワイヤは、図２０Ａに示されているように、互いに隣接するレベルのアセンブリのランドを接続するように配置されてもよいし、またはそれぞれの積層アセンブリを回路パネルに直接接続するように配置されてもよい。代替的に、特定の積層アセンブリに接続されたボンドワイヤのいくつかが、この特定の積層アセンブリに隣接していない他の積層アセンブリに接続されてもよい。
【００７９】
図２０Ａから明らかなように、積層アセンブリ２３０”の面２２２０”およびその面上のランド２２０４”は、積層アセンブリ２３０’の面２２２０’、エッジ２２２２’および面２２２０’上のランド２２０４’を超えて延在し、これによって、ボンドワイヤ２２０２’を用いて、ランド２２０４’，２２０４”を相互接続させることができる。同様に、積層アセンブリ２３０’の面２２２０’およびその上のランド２２０４’は、積層アセンブリ２３０の面２２２０、エッジ２２２２、および面２２２０上のランド２２０４を超えて延在し、これによって、ボンドワイヤ２２０２を用いて、ランド２２０４’，２２０４を相互接続させることができる。
【００８０】
前述した実施形態（図７〜図２３）では、ウエハレベルのパッケージングによって、薄い素子２８０が得られることになる。略２５μｍの厚みを有する個々の層を製造することができるので、３０μｍの基板を用いて、厚みが１５５μｍ以下のダイパッケージを得ることができる。前述したように、基板をさらに薄くすることによって、パッケージ厚みを１２５μｍ以下まで低減させることができる。
【００８１】
積層パッケージを前述したように製造する方法（図７〜図２３）では、ノッチ２４６が積層アセンブリ２３０に形成されることになる（図１７）。これらのノッチは、典型的には、各超小型電子素子２１２，２１２’の鋸レーン２１８，２２０などに位置合わせされたエッジに沿って延在しているので、各超小型電子素子の一連のトレース２２４（図７Ｃ）が、これらのエッジにおけるノッチ内に露出することになる。これらのノッチは、積層アセンブリ２３０のそれぞれの鋸レーンの全長にわたって延在していてもよいし、または一連の開口であってもよく、各開口は、その開口に位置合わせされているそれぞれの鋸レーンの長さの一部にわたって延在しているとよい。図７Ｃに示されているように、超小型電子素子２１２の接点２２２”から延在するトレース２２４の全ておよび超小型電子素子２１２’の接点２２２’から延在するトレース２２４の全てが、１つのノッチ２４６（図１７）内に露出しているとよい。次いで、ノッチ内に露出しているサブアセンブリのエッジに沿って、例えば、スパッタリング、無電解メッキなどによって、主金属層を堆積させることによって、リード２６６（図１８）が形成されるとよい。次いで、フォトリソグラフィーによって、主金属層を個別のリードにパターン化し、必要に応じて、リードの厚みを増すために、電気メッキを施すことによって、多数の異なる金属層を有するリードを形成することができる。
【００８２】
図２４を参照すると、前述の実施形態の変更形態では、積層アセンブリ２３０が形成された後（図１６、１７）、各超小型電子素子２１２，２１２’などの鋸レーン２１８，２２０（図７Ｃ）に位置合わせされたトレースの全てを露出させるノッチを形成する代わりに、開口２２８，２２８’，２２８”が、鋸レーン２１８，２２０などと位置合わせして形成されるようになっている。しかし、前述の実施形態におけるノッチ２４６（図１７）と違って、開口２２８，２２８’，２２８”などの各々は、各超小型電子素子の単一のトレース２２４，２２４’，２２４”しか露出させていない。典型的には、互いに隣接する超小型電子素子２１２，２１２’の接点に接続されたトレース２２４が、開口２２８内に露出している。同様に、互いに隣接する超小型電子素子の接点に接続されたトレース２２４’が、他の開口２２８’内に露出され、互いに隣接する超小型電子素子の接点に接続されたトレース２２４が、他の開口２２８”内に露出している。積層されたサブアセンブリの超小型電子素子に接続しているそれぞれのトレース２２４を単一開口内に露出させてもよいが、積層アセンブリ２３０では、各超小型電子素子の１つのトレースしか各開口内に露出しないようにされている。
【００８３】
個々のトレース２２４，２２４’，２２４”などに接続されるリード２６６（図１８）を形成するために、積層アセンブリの全ての開口２２８，２２８’，２２８”などを導体によって同時に充填し、各超小型電子素子の単一トレースに接続された導電ビアを形成することができる。例えば、スパッタリングまたは無電解堆積などによって、主金属を堆積し、次いで、得られた構造に電気メッキを施すことによって、開口内に金属を充填し、導体ビアを形成することができる。電気メッキ工程において、露出している接着層または誘電層２４３Ｃ（図１８）の表面上に残っている金属は、各開口２２８に露出している個々の導体ビアの表面を残して、除去することができる。代替的に、最上の接着層２４３Ｃを覆っている金属層が、フォトリソグラフィーによって、層２４３Ｃの上方にビアから延在する個々のリード２６６（図１８）にパターン化されてもよい。次いで、図２３を参照して前述したように、導電バンプがリードの端に形成されてもよい。
【００８４】
以下、ここに述べた形式のアセンブリの製造に用いられる装置を示している図２５Ａ，２５Ｂについて、説明する。図２５Ａや図２５Ｂに示されているように、従来のウエハ製造設備６８０’によって、図１Ａや図１Ｂに部分的に示されている形式の仕上げウエハ６８１が準備されている。個々のウエハ６８２の能動面が、接合装置６８５によって、保護層６８３に接合されることになる。好ましくは、エポキシの均一な分布を得るために、接合装置６８５は、ウエハ６８２、層６８３、およびエポキシを回転させる設備を有している。
【００８５】
接合されたウエハ６８６の非能動面が、例えば、研磨材６８７を用いる研磨装置６８４によって、薄くされる。次いで、ウエハのこの非能動面が、好ましくは、従来のスピンコートによって塗布された感光性フォトレジスト６９０をマスク露光機６９２によってマスク６９１を通して露光し、次いで、溶液６９９を含む浴６９３内において、シリコンをエッチングするフォトリソグラフィー法によって、エッチング加工されるとよい。エッチングされたウエハの非能動面は、装置６８５と本質的に同一であるとよい接合装置６９４によって、保護層６８６に接合され、これによって、両面が保護層に接合されたウエハサンドイッチが得られることになる。次いで、このウエハは、第２のウエハまたはさらに付加的なウエハに接合されてもよい。
【００８６】
ノッチ形成装置６９５は、図１〜図６を参照して前述したような積層パッケージを形成する方法において、接合されたウエハを部分的に切除するものである。次いで、ノッチが形成されたウエハに、クロメート化溶液６９８を含む浴６９６内において、耐食処理が施されることになる。代替的に、化学エッチング装置（図示せず）を用いて、図７〜図２４に関して前述した製造の方法に従って、それぞれの超小型電子素子の１つ以上のトレースを露出させるノッチまたは単一トレースを露出させる開口を形成してもよい。
【００８７】
真空堆積技術によって作動される導電層堆積装置７００を用いて、導電層をウエハの各ダイの１つ以上の表面に生成させることになる。導電層堆積装置７００は、２つのウエハが一緒に組み立てられる前に用いられるとよい。接触帯片またはリードブリッジの形成は、好ましくは、従来の電解フォトレジスト７０１を用いて行われるとよい。フォトレジスト７０１は、フォトレジスト浴セット７０２内の積層されたウエハ７０７に施されることになる。フォトレジスト７０１は、好ましくは、適切なエッチングパターンを画定するために、マスク７０５を用いて、システム６９２と同一でありうるＵＶ露光システム７０４によって露光されるとよい。フォトレジストは、現像浴７０６内で現像され、次いで、ウエハは、エッチング浴７１０内の金属溶液７０８によってエッチングされ、これによって、導体が形成されることになる。
【００８８】
次いで、露光された帯片は、好ましくは、無電解メッキ装置７１２によってメッキされるとよい。そして、積層ウエハは、個々のパッケージ化された集積装置にダイシングされることになる。好ましくは、ダイシングブレード７１４は、鋸レーンの厚みに対応する４〜１２ミルの厚みのダイアモンドレジノイドブレードでありうる。
【００８９】
図２６を参照すると、例えば、接着剤（図示せず）によって、相互接続素子２６１０または回路パネルに取り付けられた後面２６０２を有する積層アセンブリ２８０（図２２）が示されている。ボンドワイヤ２６０４が、リード２６６６の端２６６８を相互接続素子２６１０の内面２６０１の接点２６０６に電気的に接続している。一方、接点２６０６は、ビア２６０８を介して、相互接続素子の外面２６１１に露出している導電バンプまたはボール２６１２、例えば、ソルダーボールに接続されている。図２６にさらに示されているように、超小型電子素子、例えば、半導体チップが、導電塊２６２４、例えば、ソルダーボールを介して、積層アセンブリ２８０の超小型電子素子２１０の前面２６２２の上に延在するリード２６６６に接続されていてもよい。特定の実施形態では、積層アセンブリに含まれている超小型電子素子２１０の例として、メモリ素子、例えば、制限されないが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタテックランダムアクセスメモリ（ＳＲＡＭ）、消去可能プラグラマブル読み込み専用メモリ（ＥＰＲＯＭ）、例えば、放射エネルギーへの露出によって消去可能なメモリまたは電気的手段を介して消去可能かつ再プログラム化可能なメモリ、またはチップを再プログラム化することなく、データの記憶、変更、および上書きが可能な非揮発性ランダムアクセスメモリの形態にあるフラッシュメモリが挙げられる。
【００９０】
１つの特定例では、チップ２６２０の例として、プロセッサ、例えば、マイクロプロセッサまたはマイクロコントローラ素子が挙げられる。このプロセッサは、積層アセンブリ２８０内に含まれているメモリリソースの使用に関連して、プログラムにアクセスし、かつそのプログラムを実行することが可能である。他の例では、チップ２６２０は、１つ以上の超小型電子素子２１０の回路と機能または回路機構の点で一致する回路を含んでいてもよい。このような場合、チップ２６２０は、リード２６６６を介して他の超小型電子素子２１０に接続された取換えユニットとして機能することができる。このチップ２６２０は、ボンドワイヤ２６０４によって、相互接続要素に接続されている。チップ２６２０を欠陥のある超小型電子素子２１０を有するアセンブリ用の補修―取換えユニットとして機能させるには、その欠陥のある超小型電子素子から延在するリードが、例えば、機械的な技術またはレーザ技術によって、前面２６２２の接点から電気的に切断されるとよい。代替的に、チップ２６２０または欠陥のある素子２１０の電気的な可融性素子（例えば、電気ヒューズまたはアンチヒューズ）が作動されてもよい。このようにして、積層アセンブリの欠陥のあるチップに代わって、補修チップ２６２０を電気的に接続することができる。
【００９１】
図２７は、図２６に示されている実施形態の変更形態を示している。ここでは、チップ２７２０は、その前面２７２２が隣接する超小型電子素子２１０の前面２６２２から離れた方を向いて取り付けられている。ボンドワイヤ２７０４が、チップのパッド２７１６を相互接続素子の接点２７０６に接続している。図２８に示されているさらに他の変更形態では、チップ２７２０のパッド２７０４に接続されたボンドワイヤ２８０４が、積層アセンブリの露出している接点２８０６に接続されている。この露出している接点２８０６は、リード２６６６によって、積層アセンブリの１つ以上の超小型電子素子に接続されているとよい。代替的または付加的に、露出している接点２８０６は、他のボンドワイヤ２８１４によって相互接続素子に接続されてもよい。
【００９２】
図２９に示されている他の変更形態では、（図２０を参照して前述したような）積層アセンブリ２３０の後面２９０２に露出しているリード２９６６の端２９６８が、導体塊、例えば、ソルダーボールを介して、相互接続素子２９１０の接点２９０６に接続されている。図３０は、図２９に示されている実施形態の変更形態を示している。ここでは、積層アセンブリの前面３００１に取り付けられたチップ２７２０が、チップ２７２０のパッドから相互接続素子３０１０の接点３００６に延在するボンドワイヤ３００４によって、相互接続素子３０１０に電気的に直接接続されている。図３１に示されている他の変更形態では、チップ２６２０は、積層アセンブリの前面３００１に露出しているリード２６６６の端または他の接点に取り付けられたフリップチップである。図３２に示されているさらに他の変更形態では、積層アセンブリ２８０は、積層アセンブリの前面３２０１を相互接続素子２６１０の前面２６０１に向けて、相互接続素子２６１０に取り付けられたフリップチップである。
【００９３】
以下の番号の付いたパラグラフにおいて、本発明の特定の実施形態による特徴について説明する。
【００９４】
（１）複数の超小型電子素子を備える第１のサブアセンブリを複数の超小型電子素子を備える第２のサブアセンブリ上に積層することによって、超小型電子アセンブリを形成するステップであって、前記第１および第２のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、ノッチを超小型電子アセンブリに形成するステップと、リードをノッチの側壁に形成するステップであって、リードは、トレースの少なくともいくつかに電気的に導通する、ステップと、を含んでいることを特徴とする、積層超小型電子パッケージを製造する方法。
【００９５】
（２）第１のサブアセンブリおよび第２のサブアセンブリは、鋸レーンを備え、超小型電子アセンブリを形成するステップ中、第１のアセンブリの鋸レーンは、第２のサブアセンブリの鋸レーンに位置合わせされ、ノッチは、それぞれのアセンブリの鋸レーンに形成されることを特徴とするパラグラフ（１）に記載の方法。
【００９６】
（３）ノッチは、第１のサブアセンブリ内に部分的にしか延びていないことを特徴とするパラグラフ（１）に記載の方法。
【００９７】
（４）第１のアセンブリの鋸レーンを完全にダイシングし、個々の積層パッケージを形成するステップをさらに含んでいることを特徴とするパラグラフ（１）に記載の方法。
【００９８】
（５）第１および第２のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、それぞれの前面に露出している接点を備え、トレースの少なくともいくつかは、接点の少なくともいくつかに電気的に接続されていることを特徴とするパラグラフ（１）に記載の方法。
【００９９】
（６）超小型電子アセンブリを形成するステップ中に、第１のサブアセンブリの第１の面が、接着剤によって、第２のサブアセンブリの第２の面に接着されることを特徴とするパラグラフ（１）に記載の方法。
【０１００】
（７）第１のサブアセンブリのトレースのいくつかは、第２のアセンブリのトレースのいくつかから位置ずれし、ノッチの側壁に形成されたリードが、サブアセンブリの一方のトレースに接触し、他方のサブアセンブリのトレースに接触しないことを特徴とするパラグラフ（１）に記載の方法。
【０１０１】
（８）第１のウエハの鋸レーンを第２のウエハの鋸レーンに、１方のウエハの鋸レーンが他方のウエハの鋸レーンの上方に位置するように、位置合わせするステップであって、第１および第２のウエハの各々は、鋸レーンに向かって延在する複数のトレースを有している、位置合わせするステップと、第１および第２のウエハの鋸レーンを少なくとも部分的に切断し、複数のトレースを露出させるステップと、露出した複数のトレースの少なくともいくつかに、リードを電気的に接続するステップとを含んでいることを特徴とする、積層パッケージを製造する方法。
【０１０２】
（９）第１および第２のウエハは、複数のトレースに電気的に接触している複数の超小型電子素子を備えていることを特徴とするパラグラフ（８）に記載の方法。
【０１０３】
（１０）２つのウエハの鋸レーンが位置合わせされた後、第１のウエハを第２のウエハに取り付けるステップをさらに含んでいることを特徴とするパラグラフ（９）に記載の方法。
【０１０４】
（１１）リードは、ウエハの１つの前面に延在する第１の端を備えていることを特徴とするパラグラフ（９）に記載の方法。
【０１０５】
（１２）リードの第１の端は、付加的な超小型電子素子に取り付けるためのソルダ−バンプを備えていることを特徴とするパラグラフ（１１）に記載の方法。
【０１０６】
（１３）少なくとも１つの付加的なウエハの鋸レーンを第１および第２のウエハの鋸レーンに位置合わせさせるステップをさらに含み、第１および第２のウエハの複数のトレースを露出させるステップ中に、少なくとも１つの付加的なウエハの複数のトレースも露出されることを特徴とするパラグラフ（８）に記載の方法。
【０１０７】
（１４）互いに連結された第１のサブアセンブリおよび第２のサブアセンブリであって、各々が、少なくとも１つのエッジおよび少なくとも１つのエッジに露出している複数のトレースを備えている、第１のサブアセンブリおよび第２のサブアセンブリと、第１および第２のサブアセンブリの複数のトレースの少なくともいくつかに取り付けられた複数のリードであって、第１のサブアセンブリおよび第２のサブアセンブリの両方の少なくとも１つのエッジの近くに延在している、複数のリードとを備えていることを特徴とする積層超小型電子パッケージ。
【０１０８】
（１５）第１のサブアセンブリおよび第２のサブアセンブリは、各々、少なくとも１つの超小型電子チップを含んでいることを特徴とするパラグラフ（１４）に記載の積層超小型電子パッケージ。
【０１０９】
（１６）第１および第２のサブアセンブリの超小型電子チップの各々は、前面と、対向している後面と、超小型電子チップの前面の各々に露出している複数の接点とを備え、第１および第２のサブアセンブリの複数のトレースは、超小型電子チップの前面に露出している複数の接点から外方に延在していることを特徴とするパラグラフ（１５）に記載の積層超小型電子パッケージ。
【０１１０】
（１７）第１および第２のサブアセンブリは、各々、少なくとも１つの付加的なエッジを備え、第１および第２のサブアセンブリの各々の複数のトレースの少なくともいくつかは、第１および第２のアセンブリの少なくとも１つの付加的なエッジまで延在していることを特徴とするパラグラフ（１６）に記載の積層超小型電子パッケージ。
【０１１１】
（１８）複数のリードの少なくともいくつかは、第１および第２のサブアセンブリの少なくとも１つの付加的なエッジの近くに延在しているパラグラフ（１７）に記載の積層超小型電子パッケージ。
【０１１２】
（１９）第２のサブアセンブリは、前面を備え、複数のリードは、第２のサブアセンブリの前面に露出している第１の端を有していることを特徴とするパラグラフ（１８）に記載の積層超小型電子パッケージ。
【０１１３】
（２０）前記第１および第２のサブアセンブリに取り付けられた少なくとも１つの付加的なサブアセンブリをさらに備え、少なくとも１つの付加的なサブアセンブリは、前記複数のリードの少なくともいくつかと電気的に導通することを特徴とするパラグラフ（１９）に記載の積層超小型電子パッケージ。
【０１１４】
（２１）複数の超小型電子素子を備える第１のサブアセンブリを基板上に積層し、複数の超小型電子素子を備える第２のサブアセンブリを前記第１のサブアセンブリ上に積層することによって、超小型電子アセンブリを形成するステップであって、前記第１および第２のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、ノッチを超小型電子アセンブリに形成するステップと、リードをノッチの側壁に形成するステップであって、リードは、トレースの少なくともいくつかと電気的に導通する、ステップとを含んでいることを特徴とする、積層超小型電子パッケージを製造する方法。
【０１１５】
（２２）第１および第２のサブアセンブリは、鋸レーンを備え、超小型電子アセンブリを形成するステップ中、第１のサブアセンブリの鋸レーンは、基板の鋸レーンに位置合わせされ、第２のサブアセンブリの鋸レーンは、第１のサブアセンブリの鋸レーンに位置合わせされ、ノッチは、それぞれのサブアセンブリの鋸レーンに形成されることを特徴とするパラグラフ（２１）に記載の方法。
【０１１６】
（２３）基板の鋸レーンに位置合わせして配置された逃げ通路が、基板内に部分的に入り込んで形成されることを特徴とするパラグラフ（２２）に記載の方法。
【０１１７】
（２４）リードは、第２のサブアセンブリの上面に延在する第１の端を備えていることを特徴とするパラグラフ（２１）に記載の方法。
【０１１８】
（２５）リードは、基板の上面に延在する第２の端を備えていることを特徴とするパラグラフ（２４）に記載の方法。
【０１１９】
（２６）ノッチを形成するステップは、基板にノッチを形成することを含んでいないことを特徴とするパラグラフ（２３）に記載の方法。
【０１２０】
（２７）基板の鋸レーンをダイシングし、個々の積層パッケージを形成するステップをさらに含んでいることを特徴とするパラグラフ（２２）に記載の方法。
【０１２１】
（２８）超小型電子アセンブリを形成するステップ中、第１のサブアセンブリの第１の面が、接着剤によって、基板の第２の面に接着されることを特徴とするパラグラフ（２１）に記載の方法。
【０１２２】
（２９）前記第１および第２のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、前記第１および前記第２のサブアセンブリの前記鋸レーンを横切って延在するトレースを有していることを特徴とするパラグラフ（２１）に記載の方法。
【０１２３】
（３０）ノッチを形成するステップは、少なくとも前記第１のアセンブリに、前記トレースを露出させるために、初期ノッチを形成し、前記トレースを覆うために、前記初期ノッチを接着剤によって充填し、少なくとも前記第２のサブアセンブリに、前記トレースを露出させるために、初期ノッチを形成し、前記トレースを覆うために、前記初期ノッチを接着剤によって充填し、複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、前記ノッチを前記接着剤に形成することを含んでいることを特徴とするパラグラフ（２１）に記載の方法。
【０１２４】
（３１）複数の超小型電子素子を備える第１のサブアセンブリであって、超小型電子素子のそれぞれのエッジに延在するトレースを有している、第１のサブアセンブリに、前記トレースを露出させるために、初期ノッチを形成するステップと、前記トレースを覆うために、前記初期ノッチを接着剤によって充填するステップと、複数の超小型電子素子の少なくともいくつかのトレースを露出させるために、ノッチを前記接着剤に形成するステップとを含んでいることを特徴とする、超小型電子サブアセンブリを製造する方法。
【０１２５】
（３２）前記初期ノッチは、エッチングによって形成されることを特徴とするパラグラフ（３１）に記載の方法。
【０１２６】
（３３）前記ノッチをエッチングした後、前記トレースが実質的に機能を損なわずに維持されることを特徴とするパラグラフ（３１）に記載の方法。
【０１２７】
（３４）互いに積層された４つのサブアセンブリおよび基板を備える積層超小型電子パッケージであって、各サブアセンブリは、少なくとも１つの超小型電子チップを備え、パッケージは、１５５μｍ以下の積層厚みを有していることを特徴とする積層超小型電子パッケージ。
【０１２８】
（３５）互いに積層された４つのサブアセンブリを備えている積層超小型電子パッケージであって、各サブアセンブリは、少なくとも１つの超小型電子チップを備え、パッケージは、１２５μｍ以下の積層厚みを有していることを特徴とする、超小型電子パッケージ。
【０１２９】
（３６）複数の超小型電子素子を備える第１のサブアセンブリを基板の接着層上に積層することによって、超小型電子アセンブリを形成するステップであって、前記第１のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、前記トレースを露出させるために、初期ノッチを前記第１のサブアセンブリに形成し、前記初期ノッチを接着剤によって充填して前記トレースを覆うために、前記第１のサブアセンブリ上に接着層を被覆するステップと、複数の超小型電子素子を備える第２のサブアセンブリを前記第１のサブアセンブリの前記接着層上に積層するステップであって、前記第１のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、超小型電子素子のそれぞれのエッジに延在するトレースを有している、ステップと、前記トレースを露出させるために、初期ノッチを前記第２のサブアセンブリに形成し、前記初期ノッチを接着剤によって充填して前記トレースを覆うために、前記第２のサブアセンブリ上に接着層を形成するステップと、複数の超小型電子素子の少なくともいくつかの前記トレースを露出させるために、ノッチを接着層に形成するステップと、リードをノッチの側壁に形成するステップであって、リードは、トレースの少なくともいくつかに電気的に導通する、ステップと、を含むことを特徴する、積層超小型電子パッケージを製造する方法。
【０１３０】
（３７）基板、第１のサブアセンブリ、および第２のサブアセンブリは、鋸レーンを備え、超小型電子アセンブリが積層された後、基板の鋸レーン、第１のサブアセンブリの鋸レーン、および第２のサブアセンブリの鋸レーンは、位置合わせされ、第２のサブアセンブリに接着層が被覆された後、ノッチが、それぞれのサブアセンブリの鋸レーンに形成されることを特徴とするパラグラフ（３６）に記載の方法。
【０１３１】
（３８）前記第１のサブアセンブリが基板の接着層上に積層される前に、基板の鋸レーンに位置合わせされた逃げ空洞が、基板内に部分的に入り込んで形成されることを特徴とするパラグラフ（３７）に記載の方法。
【０１３２】
（３９）基板の鋸レーンをダイシングし、個々の積層パッケージを形成するステップをさらに含んでいることを特徴とするパラグラフ（３７）に記載の方法。
【０１３３】
（４０）ノッチを形成するステップは、基板にノッチを形成することを含んでいないことを特徴とするパラグラフ（３６）に記載の方法。
【０１３４】
（４１）ノッチを形成するステップは、基板にノッチを形成することを含んでいないことを特徴とするパラグラフ（３８）に記載の方法。
【０１３５】
（４２）前記第１および第２のサブアセンブリの複数の超小型電子素子の少なくともいくつかは、前記第１および第２のサブアセンブリの前記鋸レーンを横切って延在するトレースを有していることを特徴とするパラグラフ（３６）に記載の方法。
【０１３６】
ここでは、本発明を特定の実施形態を参照して説明したが、これらの実施形態は、本発明の原理および用途の単なる例示にすぎないことを理解されたい。従って、例示的な実施形態に対して多数の修正がなされてもよいし、添付の請求項に記載されている本発明の精神および範囲から逸脱することなく、他の構成が案出されてもよいことを理解されたい。
【図１Ａ】
0005422720.tif 000002
【図１Ｂ】
0005422720.tif 000003
【図２】
0005422720.tif 000004
【図３】
0005422720.tif 000005
【図４Ａ】
0005422720.tif 000006
【図４Ｂ】
0005422720.tif 000007
【図５】
0005422720.tif 000008
【図６】
0005422720.tif 000009
【図７Ａ】
0005422720.tif 000010
【図７Ｂ】
0005422720.tif 000011
【図７Ｃ】
0005422720.tif 000012
【図８】
0005422720.tif 000013
【図９】
0005422720.tif 000014
【図１０】
0005422720.tif 000015
【図１１】
0005422720.tif 000016
【図１２】
0005422720.tif 000017
【図１３】
0005422720.tif 000018
【図１４】
0005422720.tif 000019
【図１５】
0005422720.tif 000020
【図１６】
0005422720.tif 000021
【図１７】
0005422720.tif 000022
【図１８】
0005422720.tif 000023
【図１９】
0005422720.tif 000024
【図２０】
0005422720.tif 000025
【図２０Ａ】
0005422720.tif 000026
【図２１】
0005422720.tif 000027
【図２２】
0005422720.tif 000028
【図２３】
0005422720.tif 000029
【図２４】
0005422720.tif 000030
【図２５Ａ】
0005422720.tif 000031
【図２５Ｂ】
0005422720.tif 000032
【図２６】
0005422720.tif 000033
【図２７】
0005422720.tif 000034
【図２８】
0005422720.tif 000035
【図２９】
0005422720.tif 000036
【図３０】
0005422720.tif 000037
【図３１】
0005422720.tif 000038
【図３２】
0005422720.tif 000039