(57)【特許請求の範囲】
【請求項１】
抵抗変化素子と、前記抵抗変化素子に直列に接続された非オーミック性素子とを有する不揮発性半導体記憶素子の製造方法であって、
前記抵抗変化素子は、第１電極と、前記第１電極上に形成された抵抗変化層と、前記抵抗変化層の上部に形成された共用電極とで構成され、
前記非オーミック性素子は、前記共用電極と、前記共用電極上に形成された半導体層もしくは絶縁体層と、前記半導体層もしくは絶縁体層上に形成された第２電極とで構成され、
基板上に前記第１電極を形成する工程と、
前記第１電極上に遷移金属の酸化物で構成される前記抵抗変化層を形成する工程と、
前記抵抗変化層の表面を窒化することで、前記抵抗変化層の表面部分の酸素原子を窒素原子と置換して前記表面が前記遷移金属の窒化物で構成される前記共用電極を形成する工程と、
前記共用電極上に前記半導体層もしくは絶縁体層を形成する工程と、
前記半導体層もしくは絶縁体層上に前記第２電極を形成する工程と、
を含み、
前記共用電極の表面は遷移金属と窒素とで形成された遷移金属の窒化物で構成されており、前記共用電極と前記半導体層もしくは絶縁体層との界面でショットキーバリアが形成されている
不揮発性半導体記憶素子の製造方法。
【請求項２】
前記遷移金属の酸化物は、タンタル酸化物またはハフニウム酸化物であり、
前記タンタル酸化物またはハフニウム酸化物の表面を窒化することにより、表面が窒化タンタルまたは窒化ハフニウムで構成される前記共用電極を形成する
請求項１に記載の不揮発性半導体記憶素子の製造方法。
【請求項３】
前記共用電極を形成する工程は、プラズマ窒化処理により、前記遷移金属の酸化物の表面を窒化することにより、遷移金属の窒化物で構成される前記共用電極を形成する工程である
請求項１または２に記載の不揮発性半導体記憶素子の製造方法。
【請求項４】
前記共用電極を形成するプラズマ窒化処理は、４００℃以上の加熱下で行われる
請求項３に記載の不揮発性半導体記憶素子の製造方法。
【請求項５】
前記共用電極を形成するプラズマ窒化処理は、１８０秒以上行われる
請求項３または４に記載の不揮発性半導体記憶素子の製造方法。
【請求項６】
前記抵抗変化層は、前記第１電極上に形成された第１の遷移金属酸化物層と、
前記第１の遷移金属酸化物層上に形成され、前記第１の遷移金属酸化物層より酸素含有率が低い第２の遷移金属酸化物層とで構成される
請求項１または２に記載の不揮発性半導体記憶素子の製造方法。
【請求項７】
抵抗変化素子と、前記抵抗変化素子に直列に接続された非オーミック性素子とをそれぞれ有する複数の不揮発性半導体記憶素子をアレイ状に配置したクロスポイント型の不揮発性半導体記憶装置の製造方法であって、
前記抵抗変化素子は、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち第１の方向に配置された前記複数の不揮発性半導体記憶素子に共通して配置される下層電極配線と、前記下層電極配線上に配置される抵抗変化層と、前記抵抗変化層の上部に形成される共用電極とで構成され、
前記非オーミック性素子は、前記共用電極と、前記共用電極上に配置される半導体層もしくは絶縁体層と、前記半導体層もしくは絶縁体層上に配置される上部電極とで構成され、
基板上に、前記下層電極配線を前記第１の方向に並行に複数形成する工程と、
前記下層電極配線を含む前記基板上に層間絶縁層を形成する工程と、
前記下層電極配線上の前記層間絶縁層に、複数のメモリセルホールを形成する工程と、
前記複数のメモリセルホール中に、前記抵抗変化層を構成する遷移金属の酸化物を埋め込み形成する工程と、
前記抵抗変化層の表面を窒化することで、前記抵抗変化層の表面部分の酸素原子を窒素原子と置換して前記表面が遷移金属の窒化物で構成される前記共用電極を形成する工程と、
前記共用電極および前記層間絶縁層上に、前記半導体層もしくは絶縁体層及び前記上部電極を、前記共用電極の幅より広い幅で、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち前記第１の方向と異なる第２の方向に配置された前記複数の不揮発性半導体記憶素子に共通して、並行に複数形成する工程とを含み、
前記共用電極を形成する工程は、前記遷移金属の酸化物の表面を窒化することにより、表面が遷移金属の窒化物で構成される前記共用電極を形成する工程であり、
前記共用電極の表面は遷移金属と窒素とで形成された遷移金属の窒化物で構成されており、前記共用電極と前記半導体層もしくは絶縁体層との界面でショットキーバリアが形成されている
不揮発性半導体記憶装置の製造方法。
【請求項８】
前記遷移金属の酸化物は、タンタル酸化物またはハフニウム酸化物であり、
前記タンタル酸化物またはハフニウム酸化物の表面を窒化することにより、表面が窒化タンタルまたは窒化ハフニウムで構成される前記共用電極を形成する
請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記共用電極を形成する工程は、プラズマ窒化処理により、前記遷移金属の酸化物の表面を窒化することにより、遷移金属の窒化物で構成される前記共用電極を形成する工程である
請求項７または８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記共用電極を形成するプラズマ窒化処理は、４００℃以上の加熱下で行われる
請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記共用電極を形成するプラズマ窒化処理は、１８０秒以上行われる
請求項９または１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記抵抗変化層は、前記第１電極上に形成された第１の遷移金属酸化物層と、
前記第１の遷移金属酸化物層上に形成され、前記第１の遷移金属酸化物層より酸素含有率が低い第２の遷移金属酸化物層とで構成される
請求項７または８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
抵抗変化素子と、前記抵抗変化素子に直列に接続された非オーミック性素子とをそれぞれ有する複数の不揮発性半導体記憶素子をアレイ状に配置したクロスポイント型の不揮発性半導体記憶装置の製造方法であって、
前記抵抗変化素子は、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち第１の方向に配置された前記複数の不揮発性半導体記憶素子に共通して配置される下層電極配線と、前記下層電極配線上に配置される抵抗変化層と、前記抵抗変化層の上部に形成される共用電極とで構成され、
前記非オーミック性素子は、前記共用電極と、前記共用電極上に配置される半導体層もしくは絶縁体層と、前記半導体層もしくは絶縁体層上に配置される上部電極とで構成され、
（ａ）基板上に、前記下層電極配線を前記第１の方向に並行に複数形成する工程と、
（ｂ）前記下層電極配線を含む前記基板上に第１の層間絶縁層を形成する工程と、
（ｃ）前記下層電極配線上の前記第１の層間絶縁層に、複数の第１のメモリセルホールを形成する工程と、
（ｄ）前記複数の第１のメモリセルホール中に、第１の抵抗変化層を構成する遷移金属の酸化物を埋め込み形成する工程と、
（ｅ）複数の第１の抵抗変化層の表面を窒化して複数の第１の共用電極を形成する工程と、
（ｆ）前記第１の共用電極および前記第１の層間絶縁層上に、第１の半導体層もしくは絶縁体層及び第１の上部電極を、前記第１の共用電極の幅より広い幅で、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち前記第１の方向と異なる第２の方向に配置された前記複数の不揮発性半導体記憶素子に共通して、並行に複数形成する工程と、
（ｇ）前記第１の層間絶縁層上の第１の前記半導体層もしくは第１の前記絶縁体層及び前記第１の上部電極が形成されていない領域に絶縁保護層を形成する工程と、
（ｈ）前記絶縁保護層上に第２の層間絶縁層を形成する工程と、
（ｉ）前記第１の上部電極上の前記第２の層間絶縁層に、複数の第２のメモリセルホールを形成する工程と、
（ｊ）前記複数の第２のメモリセルホール中に、第２の抵抗変化層を構成する遷移金属の酸化物を埋め込み形成する工程と、
（ｋ）複数の第２の抵抗変化層の表面を窒化して複数の第２の共用電極を形成する工程と、
（ｌ）前記第２の共用電極および前記第２の層間絶縁層上に、第２の前記半導体層もしくは第２の前記絶縁体層及び複数の第２の上部電極を、前記第２の共用電極の幅より広い幅で、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち前記第１の方向に配置された前記複数の不揮発性半導体記憶素子に共通して、並行に複数形成する工程と、
を含み、
前記複数の第１の抵抗変化層の表面を窒化して複数の第１の共用電極を形成する工程は、前記複数の第１の抵抗変化層の表面を窒化することで、前記第１の抵抗変化層の表面部分の酸素原子を窒素原子と置換して前記第１の抵抗変化層の表面が前記遷移金属の窒化物で構成される前記第１の共用電極を形成する工程であり、
前記複数の第２の抵抗変化層の表面を窒化して複数の第２の共用電極を形成する工程は、前記複数の第２の抵抗変化層の表面を窒化することで、前記第２の抵抗変化層の表面部分の酸素原子を窒素原子と置換して前記第２の抵抗変化層の表面が前記遷移金属の窒化物で構成される前記第２の共用電極を形成する工程であり、
前記第１の共用電極及び第２の共用電極の表面は遷移金属と窒素とで形成された遷移金属の窒化物で構成されており、前記第１の共用電極と前記第１の半導体層もしくは絶縁体層との界面でショットキーバリアが形成されており、前記第２の共用電極と前記第２の半導体層もしくは絶縁体層との界面でショットキーバリアが形成されており、
前記した（ａ）から（ｌ）の工程を基本単位として、（ｌ）の工程後、（ｂ）から（ｌ）の工程を繰り返すことにより、抵抗変化素子と非オーミック性素子とが積層された構造を複数層形成する
不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記遷移金属の酸化物は、タンタル酸化物またはハフニウム酸化物であり、
前記タンタル酸化物またはハフニウム酸化物の表面を窒化することにより、表面が窒化タンタルまたは窒化ハフニウムで構成される前記共用電極を形成する
請求項１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記共用電極を形成する工程は、プラズマ窒化処理により、前記遷移金属の酸化物の表面を窒化することにより、遷移金属の窒化物で構成される前記共用電極を形成する工程である
請求項１３または１４記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記共用電極を形成するプラズマ窒化処理は、４００℃以上の加熱下で行われる
請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記共用電極を形成するプラズマ窒化処理は、１８０秒以上行われる
請求項１５または１６に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記抵抗変化層は、前記第１電極上に形成された第１の遷移金属酸化物層と、
前記第１の遷移金属酸化物層上に形成され、前記第１の遷移金属酸化物層より酸素含有率が低い第２の遷移金属酸化物層とで構成される
請求項１３または１４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子を用いた不揮発性半導体記憶素子の製造方法、および抵抗変化素子を用いた不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭと呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている（例えば、特許文献１、２参照）。【０００３】
記憶素子の小型・大容量化を目指して、クロスポイント型のＲｅＲＡＭが提案されている。クロスポイント型のＲｅＲＡＭにおいては、上部配線と下部配線が交差する交点にメモリセルが形成され、このメモリセルは抵抗変化層を上部電極と下部電極とで挟んだ構造となっている。また、メモリセルを構成している抵抗変化層の抵抗値を読み取るときに、このメモリセルが二次元状に配置されたメモリセルアレイの他の行や列のメモリセルの影響（リーク電流など）を避けるために、各メモリセルには抵抗変化層に直列にダイオードが挿入された構造となっている。【０００４】
上述したクロスポイント型のＲｅＲＡＭの第１の例として、図１９に、従来の抵抗変化素子を搭載した不揮発性半導体記憶装置１０００の構造断面図を示す（特許文献１参照）。図１９は、ビット線方向に沿ったメモリセル１２８０、ビット線１２１０およびワード線１２２０の断面図を示している。電気的ストレスによる電気抵抗の変化により情報を記憶する抵抗変化層１２３０が上部電極１２４０と下部電極１２５０に挟まれて、抵抗変化素子１２６０を形成している。抵抗変化素子１２６０の上部には、双方向に電流を流せる非線形の電流・電圧特性を有する２端子の非線形素子１２７０が形成されており、抵抗変化素子１２６０と非線形素子１２７０との直列回路でメモリセル１２８０を形成する。非線形素子１２７０は、ダイオード等のように電圧変化に対する電流変化が一定でない非線形の電流・電圧特性を有する２端子素子である。また、上部配線となるビット線１２１０は非線形素子１２７０と電気的に接続されており、下部配線となるワード線１２２０は、抵抗変化素子１２６０の下部電極１２５０と電気的に接続されている。【０００５】
また、第２の例として、特許文献２にはダイオードを直列に挿入した不揮発性記憶素子の具体的な構成および製造方法が記述されている。特許文献２に開示された不揮発性半導体記憶素子は、非オーミック特性素子であるダイオードを構成する電極層と、絶縁体層または半導体層との少なくとも１層以上が、層間絶縁層中に形成されたメモリセルホールに埋め込み形成された構成である。このような構成により、非オーミック性素子の表面を層間絶縁層と同一平面で、かつ平滑に形成できるので、非オーミック性素子の界面状態を良好にできる。この結果、電界集中等による耐圧の低下やそのばらつきを抑制し、かつ電流容量を大きくすることができるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３０９８号公報
【特許文献２】国際公開第２００８／０６２６８８号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１においては、ビット線とワード線を含めて、６層の積層構造により、抵抗変化素子とダイオード素子を構成している。ワード線の加工時にワード線に沿う方向に、非線形素子、上部電極、抵抗変化層、下部電極を同時にパターニングする。この後、最上層に配置されるビット線の加工時にビット線に沿う方向に、非線形素子、上部電極、抵抗変化層、下部電極を、同時にパターニングすることで、ビット線とワード線の交点にのみメモリセルを形成している。しかしながら、この製造方法では、パターニングする積層構造の膜厚が厚くなってしまい、さらには、異なった材料で構成される複数の素子膜を同時に形成するために、エッチングによるパターニングが困難となり、メモリセルの微細化には適していないという課題があった。【０００８】
特許文献２においては、メモリプラグ内にＭＩＭ構造の非オーミック性素子の一部を埋め込み形成している。この埋め込み工程は、メモリセルホール外に成膜された抵抗変化層をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学的機械研磨）法で除去し、オーバーポリッシング等の方法によりメモリセルホール内の抵抗変化層を一部除去して凹部を形成する工程と、電極層を成膜し、メモリセルホール以外に形成された電極層をＣＭＰ除去する工程が必要となる。その結果、製造方法が複雑となる課題を有している。また、電極層が例えば、タンタルやタンタル合金および窒化タンタルやその他のタンタル化合物のような材料の場合、化学的に安定なためにエッチングが難しく、また硬度が高いために、機械的な研磨も配線材料である銅および銅合金ほど容易ではない。例えば、ＣＭＰ工程での研磨速度を高くするために、砥粒の硬度を上げ過ぎると、電極層に研磨キズが発生して、電気特性の不良の原因となることが懸念される。また、ＣＭＰ工程で使用する研磨剤の砥粒の粒子濃度を高くした場合には、絶縁膜である二酸化シリコン膜等の研磨速度が大きくなってしまい、エロージョン（表面損傷）が発生するという問題があった。【０００９】
本発明は、上記従来の課題を解決するものであり、微細化に適しかつ簡易な製造工程で製造することが可能であり、素子のばらつきが小さく、安定な動作が可能な大容量・高集積化に適した不揮発性半導体記憶素子の製造方法および不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の一形態に係る不揮発性半導体記憶素子の製造方法は、抵抗変化素子と、前記抵抗変化素子に直列に接続された非オーミック性素子とを有する不揮発性半導体記憶素子の製造方法であって、前記抵抗変化素子は、第１電極と、前記第１電極上に形成された抵抗変化層と、前記抵抗変化層の上部に形成された共用電極とで構成され、前記非オーミック性素子は、前記共用電極と、前記共用電極上に形成された半導体層もしくは絶縁体層と、前記半導体層もしくは絶縁体層上に形成された第２電極とで構成され、基板上に前記第１電極を形成する工程と、前記第１電極上に遷移金属酸化物で構成される前記抵抗変化層を形成する工程と、前記抵抗変化層の表面を窒化して前記共用電極を形成する工程と、前記共用電極上に前記半導体層もしくは絶縁体層を形成する工程と、前記半導体層もしくは絶縁体層上に前記第２電極を形成する工程と、を含み、前記共用電極を形成する工程は、プラズマ窒化処理により、前記遷移金属酸化物の表面を窒化することにより、遷移金属窒化物で構成される前記共用電極を形成する工程である。【００１１】
従来の埋め込み工程による共用電極の製造方法では、オーバーポリッシングあるいはドライエッチングなどのプロセスにより、メモリセルホール内の抵抗変化層の一部を除去して凹部を形成し、電極膜を形成し、不要部分をＣＭＰで除去する一連の工程が行われていた。一方、本発明における製造方法とすることにより、プラズマ窒化処理のみで抵抗変化層中の酸素原子が窒素原子と置換されるために、不揮発性半導体記憶装置の製造方法の簡略化が図れる。また、ＣＭＰ工程を繰り返す必要がないため、電極層表面も平坦でありデバイスの特性ばらつきを抑制できる。【００１２】
また、このような製造方法にて、窒化プロセスにより形成した共用電極は、抵抗変化層を構成する遷移金属酸化物で構成される抵抗変化層から半導体層または絶縁体層に拡散される酸素に対して高いバリア特性を有している。従って、従来の共用電極よりも膜厚を小さくすることが可能なため、微細化にも有効である。特に、窒化工程としてプラズマ窒化処理を用いることにより、低温で窒素密度の高い共用電極層を形成できる。この結果、バリア特性が向上するために、共用電極の薄膜化が可能になる。また、プラズマ窒化法では、外部磁場によりプラズマの分布状態を均一に制御することが可能である。この結果、共用電極の膜厚ばらつきを高い面内均一性で実現することが可能であり、不揮発性記憶素子特性の面内ばらつきを大きく低減させることが可能である。【００１３】
また、前記遷移金属酸化物は、タンタル酸化物またはハフニウム酸化物であり、前記タンタル酸化物またはハフニウム酸化物の表面を窒化することにより、窒化タンタルまたは窒化ハフニウムで構成される前記共用電極を形成することが好ましい。【００１４】
また、前記抵抗変化層は、前記第１電極上に形成された第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層上に形成され、前記第１の遷移金属酸化物より酸素含有率が低い第２の遷移金属酸化物層とで構成されることが好ましい。【００１５】
このような構成により、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることができる。【００１６】
また、本発明の一形態に係る不揮発性半導体記憶装置の製造方法は、抵抗変化素子と、前記抵抗変化素子に直列に接続された非オーミック性素子とをそれぞれ有する複数の不揮発性半導体記憶素子をアレイ状に配置したクロスポイント型の不揮発性半導体記憶装置の製造方法であって、前記抵抗変化素子は、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち第１の方向に配置された前記複数の不揮発性半導体記憶素子に共通して配置される下層電極配線と、前記下層電極配線上に配置される抵抗変化層と、前記抵抗変化層の上部に形成される共用電極とで構成され、前記非オーミック性素子は、前記共用電極と、前記共用電極上に配置される半導体層もしくは絶縁体層と、前記半導体層もしくは絶縁体層上に配置される上部電極とで構成され、基板上に、前記下層電極配線を前記第１の方向に並行に複数形成する工程と、前記下層電極配線を含む前記基板上に層間絶縁層を形成する工程と、前記下層電極配線上の前記層間絶縁層に、複数のメモリセルホールを形成する工程と、前記複数のメモリセルホール中に、前記抵抗変化層を構成する遷移金属酸化物を埋め込み形成する工程と、前記抵抗変化層の表面を窒化して前記共用電極を形成する工程と、前記共用電極および前記層間絶縁層上に、前記半導体層もしくは絶縁体層および前記上部電極を、前記共用電極の幅より広い幅で、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち前記第１の方向と異なる第２の方向に配置された前記複数の不揮発性半導体記憶素子に共通して、並行に複数形成する工程とを含み、前記共用電極を形成する工程は、プラズマ窒化処理により、前記遷移金属酸化物の表面を窒化することにより、遷移金属窒化物で構成される前記共用電極を形成する工程である。【００１７】
このような製造方法とすることにより、従来の埋め込み工程では、オーバーポリッシングあるいはドライエッチングなどのプロセスにより、メモリセルホール内の抵抗変化層の一部を除去して凹部を形成し、電極膜を形成し、不要部分をＣＭＰで除去する一連の工程が、窒化処理のみで置き換えられるために、不揮発性半導体記憶装置の製造方法の簡略化が図れるとともに、電極層表面も平坦でありデバイスの特性ばらつきを抑制できる効果も期待される。特に、窒化工程としてプラズマ窒化を用いることにより、低温で窒素密度の高い共用電極を形成できる。この結果、バリア特性が向上するために、共用電極の薄膜化が可能になる。また、プラズマ窒化法では、外部磁場によりプラズマの分布状態を均一に制御することが可能である。この結果、共用電極の膜厚ばらつきを高い面内均一性で実現することが可能であり、不揮発性半導体記憶装置の特性の面内ばらつきを大きく低減させることが可能である。【００１８】
また、前記遷移金属酸化物は、タンタル酸化物またはハフニウム酸化物であり、前記タンタル酸化物またはハフニウム酸化物の表面を窒化することにより、窒化タンタルまたは窒化ハフニウムで構成される前記共用電極を形成することが好ましい。【００１９】
また、前記抵抗変化層は、前記第１電極上に形成された第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層上に形成され、前記第１の遷移金属酸化物より酸素含有率が低い第２の遷移金属酸化物層とで構成されることが好ましい。【００２０】
このような構成により、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性半導体記憶装置を得ることができる。【００２１】
また、本発明の一形態に係る不揮発性半導体記憶装置は、抵抗変化素子と、前記抵抗変化素子に直列に接続された非オーミック性素子とをそれぞれ有する複数の不揮発性半導体記憶素子をアレイ状に配置したクロスポイント型の不揮発性半導体記憶装置の製造方法であって、前記抵抗変化素子は、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち第１の方向に配置された前記複数の不揮発性半導体記憶素子に共通して配置される下層電極配線と、前記下層電極配線上に配置される抵抗変化層と、前記抵抗変化層の上部に形成される共用電極とで構成され、前記非オーミック性素子は、前記共用電極と、前記共用電極上に配置される半導体層もしくは絶縁体層と、前記半導体層もしくは絶縁体層上に配置される上部電極とで構成され、（ａ）基板上に、前記下層電極配線を前記第１の方向に並行に複数形成する工程と、（ｂ）前記下層電極配線を含む前記基板上に第１の層間絶縁層を形成する工程と、（ｃ）前記下層電極配線上の前記第１の層間絶縁層に、複数の第１のメモリセルホールを形成する工程と、（ｄ）前記複数の第１のメモリセルホール中に、前記第１の抵抗変化層を構成する遷移金属酸化物を埋め込み形成する工程と、（ｅ）前記複数の第１の抵抗変化層の表面を窒化して複数の第１の共用電極を形成する工程と、（ｆ）前記第１の共用電極および前記第１の層間絶縁層上に、前記第１の半導体層もしくは絶縁体層及び前記第１の上部電極を、前記第１の共用電極の幅より広い幅で、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち前記第１の方向と異なる第２の方向に配置された前記複数の不揮発性半導体記憶素子に共通して、並行に複数形成する工程と、（ｇ）前記第１の層間絶縁層上の第１の前記半導体層もしくは第１の前記絶縁体層及び前記第１の上部電極が形成されていない領域に絶縁保護層を形成する工程と、（ｈ）前記絶縁保護層上に第２の層間絶縁層を形成する工程と、（ｉ）前記第１の上部電極上の前記第２の層間絶縁層に、複数の第２のメモリセルホールを形成する工程と、（ｊ）前記複数の第２のメモリセルホール中に、前記第２の抵抗変化層を構成する遷移金属酸化物を埋め込み形成する工程と、（ｋ）前記複数の第２の抵抗変化層の表面を窒化して複数の第２の共用電極を形成する工程と、（ｌ）前記第２の共用電極および前記第２の層間絶縁層上に、第２の前記半導体層もしくは第２の前記絶縁体層及び前記複数の第２の上部電極を、前記第２の共用電極の幅より広い幅で、前記アレイ状に配置された前記複数の不揮発性半導体記憶素子のうち前記第１の方向に配置された前記複数の不揮発性半導体記憶素子に共通して、並行に複数形成する工程と、を含み、前記複数の第１の抵抗変化層の表面を窒化して複数の第１の共用電極を形成する工程と、前記複数の第２の抵抗変化層の表面を窒化して複数の第２の共用電極を形成する工程とは、プラズマ窒化処理により、前記遷移金属酸化物の表面を窒化することにより、遷移金属窒化物で構成される前記共用電極を形成する工程であり、前記した（ａ）から（ｌ）の工程を基本単位として、（ｌ）の工程後、（ｂ）から（ｌ）の工程を繰り返すことにより、抵抗変化素子と非オーミック性素子とが積層された構造を形成する。【００２２】
また、前記遷移金属酸化物は、タンタル酸化物またはハフニウム酸化物であり、前記タンタル酸化物またはハフニウム酸化物の表面を窒化することにより、窒化タンタルまたは窒化ハフニウムで構成される前記共用電極を形成することが好ましい。【００２３】
また、前記抵抗変化層は、前記第１電極上に形成された第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層上に形成され、前記第１の遷移金属酸化物より酸素含有率が低い第２の遷移金属酸化物層とで構成されることが好ましい。【００２４】
このような製造方法とすることにより、さらに大容量な不揮発性半導体記憶装置を容易に実現することができる。
【発明の効果】
【００２５】
本発明の不揮発性半導体記憶素子および不揮発性半導体記憶装置の製造方法は、抵抗変化素子に非オーミック性素子を直列に形成するメモリセル（１つの非オーミック性素子と１つの抵抗変化素子にて単位メモリセルを構成）において、抵抗変化層の上面を窒化処理することにより抵抗変化層の上部電極層と非オーミック性素子の下部電極層を兼ねる共用電極層を形成することで、構造的にもシンプルなメモリセルが構成でき、製造方法としても簡便で安定な特性が得られ、さらに非オーミック性素子のリーク特性および抵抗変化層の酸素イオンの拡散防止特性に優れた電極層が得られる。また、抵抗変化層、共用電極層、および非オーミック性素子の半導体層または絶縁体層は連続して形成できるため、共用電極層の膜厚を小さくすることが可能である。このため、微細化の工程に適している。【００２６】
さらに、共用電極層はメモリセルホール中に埋め込み形成することが可能で、ＣＭＰ工程などの製造工程を簡略化できるとともに、半導体層または絶縁体層との界面を平坦に加工できるために、電流容量を大きく、かつ非オーミック性素子の特性を安定化できるという大きな効果を奏する。さらに、窒化処理をプラズマ窒化プロセスで行うことで、低温で窒素密度の高い共用電極を形成できるために、共用電極の膜厚を非常に小さくすることが可能となり、微細化に有効である。また、プラズマ窒化処理では、外部磁場などによりプラズマ状態を均一に制御できるために、共用電極の膜厚の面内ばらつきを小さくすることが可能である。この結果、不揮発性記憶素子特性の面内ばらつきを低減することが可能である。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の実施の形態１に係る抵抗変化型不揮発性記憶素子と非オーミック性素子（ここではダイオード）を直列に接続したメモリセルの構成例を示す断面図である。
【図２】図２は、抵抗変化層をプラズマ窒化処理したときのオージェ分析による厚さ方向のプロファイルを示す図である。
【図３】図３は、抵抗変化層を基板加熱温度２７０℃、３３０℃、４００℃に保持した場合における、プラズマ窒化処理したときのオージェ分析による厚さ方向のプロファイルを示す図である。
【図４】図４は、抵抗変化層をプラズマ処理時間が３０ｓ、６０ｓ、１８０ｓとした場合における、プラズマ窒化処理したときのオージェ分析による厚さ方向のプロファイルを示す図である。
【図５】図５は、抵抗変化層をプラズマパワーが２００Ｗ、３５０Ｗ、５００Ｗとした場合における、プラズマ窒化処理したときのオージェ分析による厚さ方向のプロファイルを示す図である。
【図６】図６は、本発明の実施の形態２に係る不揮発性半導体記憶装置の構成を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線の断面を矢印方向に見た断面図である。
【図７】図７は、実施の形態２に係る不揮発性半導体記憶装置の抵抗変化素子と非オーミック性素子の構成を示すための要部の部分拡大図であり、（ａ）は平面図、（ｂ）は（ａ）に示す２Ａ−２Ａ線の断面を矢印方向に見た断面図である。
【図８】図８は、実施の形態２に係る不揮発性半導体記憶装置の概略の回路構成を説明するブロック図である。
【図９】図９は、実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はメモリセルホールを形成した状態の平面図、（ｂ）は層間絶縁層を形成した状態の断面図、（ｃ）は（ａ）に示す３Ａ−３Ａ線の断面を矢印方向に見た断面図である。
【図１０】図１０は、実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）は抵抗変化層となる抵抗薄膜層を形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の抵抗薄膜層を除去した状態の断面図である。
【図１１】図１１は、実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示す４Ａ−４Ａ線の断面を矢印方向に見た断面図である。
【図１２】図１２は、実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線の断面を矢印方向に見た断面図である。
【図１３】図１３は、実施の形態２の変形例に係る不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はメモリセルホールを形成した状態の断面図、（ｂ）は抵抗変化層となる抵抗薄膜層を形成した状態の断面図、（ｃ）はＣＭＰにより層間絶縁層上の抵抗薄膜層を除去した状態の断面図である。
【図１４】図１４は、実施の形態２の変形例に係る不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はプラズマ窒化処理により抵抗変化層１８上に共用電極１９を形成した状態の断面図、（ｂ）はさらに層間絶縁層を形成した状態の断面図、（ｃ）はこの層間絶縁層に溝を形成した状態の断面図である。
【図１５】図１５は、実施の形態２の変形例に係る不揮発性半導体記憶装置の製造方法であり、溝中に絶縁体層と上部電極とを埋め込み形成する工程を示す図であり、（ａ）は絶縁体層となる絶縁体薄膜層と上部電極となる電極薄膜層とを溝を含む層間絶縁層上に形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の電極薄膜層と絶縁体薄膜層とを除去して溝中に埋め込んだ状態の断面図である。
【図１６】図１６は、本発明の実施の形態３に係る不揮発性半導体記憶装置の構成を説明するための断面図である。
【図１７】図１７は、本発明の実施の形態４に係る不揮発性半導体記憶装置の要部である抵抗変化素子と非オーミック性素子の構成を示す断面図である。
【図１８】図１８は、本発明の実施の形態５に係る不揮発性半導体記憶装置の要部である抵抗変化素子と非オーミック性素子の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示す１４Ａ−１４Ａ線での断面を矢印方向に見た断面図である。
【図１９】図１９は、従来の抵抗変化型の不揮発性半導体記憶装置の構成例を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや抵抗変化素子等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００２９】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１に係る抵抗変化素子と非オーミック性素子を直列に接続したメモリセル（抵抗変化型の不揮発性記憶素子）２００の構成例を示した断面図である。
【００３０】
[メモリセルの構造]
図１（ａ）に示すように、本実施の形態１に係るメモリセル（不揮発性半導体記憶素子）２００は、第１電極２０１と、共用電極２０３と、その２つの電極に挟持された抵抗変化層２０２で構成される抵抗変化素子２０６と、共用電極２０３と、第２電極２０５と、その２つの電極に挟持された半導体層または絶縁体層２０４とで構成される非オーミック性素子２０７とで構成される。抵抗変化素子２０６と非オーミック性素子２０７とは、共用電極２０３を挟んで直列に接続される。なお、第１電極２０１は、基板（図示を省略）上に形成される。
【００３１】
ここで、抵抗変化素子２０６の抵抗変化層２０２は、酸素不足型遷移金属酸化物で構成される。酸素不足型の遷移金属酸化物とは、遷移金属をＭ、酸素をＯとして遷移金属酸化物をＭＯｘと表記した場合に、酸素Ｏの組成ｘが化学量論的に安定な状態（その場合、通常は絶縁体となる）よりも少ない組成であるときの酸化物である。酸素不足型の遷移金属酸化物は各種の遷移金属を用いた酸化物を用いることができるが、例えば、タンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）やハフニウム酸化物（ＨｆＯｘ、０＜ｘ＜２．０）で構成される抵抗変化層を用いることにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることができる。これらの材料で構成された不揮発性記憶素子については、本件出願人は既に関連出願として出願を行っており、タンタル酸化物については国際公開第２００８／０５９７０１号にて、ハフニウム酸化物については国際公開第２００９／０５０８６１号にて詳細に説明している。
【００３２】
抵抗変化層２０２は、図１（ａ）に示すように、１層で形成したものであってもよいし、図１（ｂ）に示すように、２層で形成した抵抗変化層２１２であってもよい。図１（ｂ）に示すように、抵抗変化層２１２を構成する酸素不足型遷移金属酸化物は、高濃度酸素含有層である第１の抵抗変化層２１２ａと低濃度酸素含有層である第２の抵抗変化層２１２ｂの２層とを少なくとも含み、かつ、第１電極２０１と接続する側に高濃度酸素含有層である第１の抵抗変化層２１２ａを形成している。このように遷移金属酸化物を２層の積層構造にて形成した形態については、本件出願人は既に関連出願を行っており、タンタル酸化物の積層構造については国際公開第２００８／１４９４８４号にて詳細に説明している。
【００３３】
本実施の形態において、酸素不足型の遷移金属酸化物として、タンタル酸化物を用いた場合は、第１の抵抗変化層（ＴａＯｙ、高濃度酸素含有層）２１２ａの酸素含有率は、６８〜７１ａｔｍ％（２．１≦ｙ＜２．５）、第２の抵抗変化層（ＴａＯｘ、低濃度酸素含有層）２１２ｂの酸素含有率は、４５〜６５ａｔｍ％(０．８≦ｘ≦１．９)とする。また、ハフニウム酸化物を用いた場合は、第１の抵抗変化層（ＨｆＯｙ、高濃度酸素含有層）２０２ａの酸素含有率は、６４〜６７ａｔｍ％（１．８＜ｙ≦２．０）、第２の抵抗変化層（ＨｆＯｘ、低濃度酸素含有層）２０２ｂの酸素含有率は、４７〜６２ａｔｍ％(０．９≦ｘ≦１．６)とする。第１の抵抗変化層（高濃度酸素含有層）２０２ａの膜厚は、遷移金属酸化物としてＴａＯｙを用いた場合は１ｎｍ以上８ｎｍ以下、ＨｆＯｙを用いた場合は３ｎｍ以上４ｎｍ以下が望ましい。いずれも第１の抵抗変化層の膜厚が大きくなると、製造直後に印加する初期ブレイクダウン電圧が高くなり、非オーミック性素子２０７が破壊することがあり望ましくないためである。また、第１電極２０１の界面での酸化・還元による抵抗変化を発現しやすくするために、抵抗変化層２１２において、第１電極２０１近傍の酸素含有率を高く設計することが望ましい。これにより、低電圧駆動が可能な良好なメモリセル特性を得ることができる。
【００３４】
抵抗変化素子２０６を構成する第１電極２０１には、白金（Ｐｔ）やイリジウム（Ｉｒ）などを用いる。白金やイリジウムの標準電極電位は、例えば１．２ｅＶとなる。一般に、標準電極電位とは酸化しやすさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。電極と抵抗変化層との標準電極電位の差が大きいほど抵抗変化層では抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくいことから、電極材料に対する抵抗変化材料の酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。タンタルの酸化・還元のしやすさを示す標準電極電位は−０．６ｅＶ、ハフニウムの標準電極電位は−１．５ｅＶであり、白金やイリジウムの標準電極電位（＋１Ｖ以上、例えば上記した１．２ｅＶ）よりも低いことから、白金やイリジウムで構成される第１電極２０１と抵抗変化層２０２との界面で、タンタル酸化物またはハフニウム酸化物の酸化・還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現する。タンタル酸化物またはハフニウム酸化物は、第１の極性の第１の閾値以上の電圧の印加により、低抵抗状態から高抵抗状態に変化し、第１の極性とは異なる第２の極性の第２の閾値以上の電圧の印加により、高抵抗状態から低抵抗状態に変化する。つまり、バイポーラ型の抵抗変化特性を示す。
【００３５】
一方、非オーミック性素子２０７は、選択された抵抗変化素子２０６には書き込みまたは読み出しに必要な電圧が印加でき、非選択の抵抗変化素子２０６には書き込みまたは読み出しに必要な電圧が印加されないような特性を有することが要求される。つまり、非オーミック性素子２０７の閾値（非オーミック性素子２０７がオンまたはオフする電圧値）は、選択された抵抗変化素子２０６に接続する非オーミック性素子２０７に印加される電圧より小さく（すなわち、選択された非オーミック性素子２０７はオン状態）、非選択の抵抗変化素子２０６に接続する非オーミック性素子２０７に印加される電圧より大きいこと（すなわち、非選択の非オーミック性素子２０７はオフ状態）であることが必要である。
【００３６】
さらに、タンタル酸化物またはハフニウム酸化物の抵抗変化素子２０６はバイポーラ型の抵抗変化特性を示すので、本実施の形態で用いる非オーミック性素子２０７もバイポーラ型の特性（正負両方で、オン状態とオフ状態を示す）を有することが要求される。
【００３７】
現状知られている、バイポーラ型の非オーミック性素子２０７の例としては、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、あるいはバリスタ等がある。
【００３８】
１Ｄ１Ｒ型（１つのダイオードに１つの抵抗変化素子を接続して単位メモリセルを構成）の抵抗変化型の不揮発性記憶素子に用いるダイオードとして求められる特性は、製造に当たり、Ｉ−Ｖ特性が安定していること、抵抗変化に必要な電流を流すことができること等がある。バリスタは、非線形特性を発現させるために結晶粒界を用いているので、製造上の安定化に問題がある。ＭＳＭダイオードとＭＩＭダイオードは、製造上の安定性については、電極との界面状態が安定に形成できれば、問題はない。しかし、流すことができる電流量は、半導体層を用いるＭＳＭダイオードのほうが大きい。通常、抵抗変化型不揮発性記憶素子においては、抵抗変化するとき大きな電流を必要とするため、ＭＳＭダイオードのほうが望ましい。しかし、微細化により、抵抗変化に必要な電流量が少なくても済むようになれば、ＭＩＭダイオードも用いることができる。本実施の形態においては、非オーミック性素子２０７の一例としてＭＳＭダイオードを用いる場合について説明する。
【００３９】
ＭＳＭダイオード（非オーミック性素子）２０７の半導体層２０４としては、窒素不足型の窒化シリコン（ＳｉＮｚ、０＜ｚ≦０．８５）等が望ましい。もともと半導体材料であるシリコンを適度に窒化することで、導電性と熱安定性を得ることができる。また、半導体層２０４としてＳｉＮｚを用いたＭＳＭダイオードの電極材料としては、高融点金属材料やその窒化物が望ましい。具体的には、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、あるいは体心立方格子（ｂｃｃ）構造のタングステン（α―Ｗ）等が望ましい。製造工程中は、電流を流したときに発生する熱で電極材料が半導体層２０４に拡散しにくく、安定な非オーミックのＩ−Ｖ特性を示し、耐破壊電圧も高いからである。
【００４０】
[製造方法]
本実施の形態に係る１Ｄ１Ｒ型メモリセル（不揮発性半導体記憶素子）２００は、図１（ａ）に示すように、酸素不足型タンタル酸化物で構成された抵抗変化素子２０６と非オーミック性素子２０７とが直列に接続された構造を有し、抵抗変化素子２０６の形成には、上述した国際公開第２００８／０５９７０１号に記載の製法プロセスを適用することができる。本実施の形態においては、メモリセル２００の共用電極２０３と非オーミック性素子２０７の半導体層２０４の形成方法がさらに加わるので、以下にはこれらについて説明する。
【００４１】
図１（ａ）において、基板（図示せず）上に窒化タンタル（ＴａＮ）で構成される第１電極２０１を形成した後、タンタル酸化物(ＴａＯｘと表記したとき、０＜ｘ＜２．５)で構成される抵抗変化層２０２を形成する。
【００４２】
次に、タンタル酸化物（ＴａＯｘ）で構成される抵抗変化層２０２の表面部分を、プラズマ窒化法により窒化して、窒化タンタル（ＴａＮ）で構成される共用電極２０３を形成する。プラズマ窒化処理は、４００℃に保持したウエハを窒素プラズマで処理することにより行う。プラズマ窒化の条件は、ＲＦパワー５００Ｗ、窒素流量０．５ＳＬＭ、処理時間は１８０秒間である。プラズマ窒化処理したときの試料の深さ方向のオージェ分析の結果を図２に示す。なお、分析は、Ｐｔ（厚さ１０ｎｍ）／ＴａＮ／ＴａＯｘ（Ｘ＝０．７２、厚さ５０ｎｍ）／ＳｉＮ（厚さ：１００ｎｍ）／Ｓｉ基板の構成の試料を用いた。ここで、Ｐｔは表面層の変化を防ぐために形成している。
【００４３】
図２は、抵抗変化層２０２をプラズマ窒化処理したときのオージェ分析による厚さ方向の各原子のプロファイルを示す図である。図２の横軸は、ＳｉＯ２のエッチング時間（スパッタレート）をもとに換算した、抵抗変化素子２０６の表面からの深さを示している。図２から、プラズマ窒化処理を行うことにより、抵抗変化層２０２の表面では窒素原子のピークが酸素原子のピークよりも優勢に存在し、ピークの半値幅を膜厚と考えると、膜厚約３ｎｍの窒化タンタル層（共用電極）２０３が形成されていることが確認できる。つまり、窒素含有量が酸素含有量より大きいタンタル酸窒化物が、タンタル酸化物膜の表面に形成されている。これにより、抵抗変化層２０２の上部電極と半導体層２０４の下部電極を兼ねる共用電極２０３が一度に形成できる。また、共用電極２０３は、抵抗変化層２０２から半導体層２０４への酸素の拡散による半導体層２０４の酸化を抑制できる。また、タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、半導体層２０４と第２電極２０５との界面でショットキーバリアが形成される。従って、抵抗変化層２０２と半導体層２０４との間での酸素拡散が抑制され、良好なダイオード特性を得ることができる。図２からもわかるように、横軸のスパッタ深さが、４ｎｍ〜８ｎｍの領域で、縦軸の酸素の強度が、当初成膜したタンタル酸化物の酸素の強度（１４ｎｍ〜２０ｎｍの領域）より小さくなっており、タンタル酸化物の表面の酸素原子が窒素原子と置換されていることがわかる。なお、タンタル酸化膜の表面を窒化した膜は厳密にはタンタル酸窒化物膜であるが、窒素含有量が酸素含有量より多いため、ここでは、窒化タンタル（ＴａＮ）と呼ぶ。
【００４４】
次に、抵抗変化層２０２をプラズマ窒化処理するときのプラズマ窒化処理条件に関し、ウエハ加熱温度、処理時間、プラズマパワーの３点について説明する。
【００４５】
図３は、抵抗変化層２０２を基板加熱温度２７０℃、３３０℃、４００℃に保持した場合における、プラズマ窒化処理したときのオージェ分析による厚さ方向のプロファイルを示す図である。図４は、抵抗変化層２０２をプラズマ処理した時間を３０ｓ、６０ｓ、１８０ｓとした場合における、プラズマ窒化処理したときのオージェ分析による厚さ方向のプロファイルを示す図である。また、図５は、プラズマパワーを２００Ｗ、３５０Ｗ、５００Ｗとして抵抗変化層２０２をプラズマ窒化処理したときの、オージェ分析による厚さ方向のプロファイルを示す図である。
【００４６】
図３に示す、基板加熱温度を変えた場合の酸素及び窒素のプロファイルから、基板加熱温度２７０℃および３３０℃では、酸素原子のピークが窒素原子のピークよりも優勢に存在しており、充分に窒化された窒化タンタル層が形成されていないことがわかる。しかも、ウエハ加熱温度が２７０℃の場合には、窒素原子のピークの半値幅が小さく、抵抗変化層２０２の表面に形成された窒化層膜厚が薄いことがわかる。一方、ウエハ加熱温度が４００℃の場合には、抵抗変化層２０２の表面近傍において窒素原子のピークが酸素原子のピークよりも優勢に存在し、ピークの半値幅を膜厚と考えると確かに膜厚約３ｎｍの窒化タンタル層（共用電極）２０３が形成されていることが確認できる。以上の結果から、プラズマ処理温度は高いことが好ましい。デバイス特性への影響を考慮すると、プラズマ窒化工程では基板加熱温度は４００℃程度が適していると考えられる。
【００４７】
次に、ウエハ加熱温度を４００℃、プラズマパワーを５００Ｗに保持し、プラズマ窒化処理時間の影響について説明する。図４に示すように、窒素原子のピーク強度は、プラズマ窒化処理時間に従って増加するとともに、抵抗変化層２０２の表面近傍において窒素原子のピークが酸素原子のピークよりも優勢な領域が拡大する。従って、プロセス処理時間はより長いことが好ましい。例えば、図４によると、１８０ｓ程度が好ましいと考えられる。
【００４８】
さらに、プラズマパワーについて説明する。図５に示すように、基板加熱温度４００℃、処理時間１８０ｓとして、プラズマパワーを２００、３５０、５００Ｗにて処理を行った場合の各プラズマパワーにおける窒素原子のピークの強度はほぼ同じである。従って、プラズマパワーに関しては、窒化膜厚への影響は小さい。
【００４９】
プラズマ窒化処理により共用電極２０３を形成する方法は、酸化タンタル膜の酸素原子を窒素原子と置換することで、低温で、膜厚が薄くても窒素密度の高い窒化膜が形成できる特徴がある。従って、本実施の形態のように、プラズマ窒化により共用電極２０３を形成するプロセスでは、共用電極２０３の膜厚を小さくすることが可能である。その結果、複数の材料が積層された構造でも微細化に適合できる点で、本実施の形態の構成は有効である。さらに、プラズマ窒化処理では、外部磁場などによりプラズマ状態を均一に制御できるために、共用電極２０３の膜厚の面内ばらつきを小さくすることが可能である。この結果、不揮発性記憶素子特性の面内ばらつきを低減することが可能である点で本実施の形態の構成は有効である。
【００５０】
次に、ダイオード素子（非オーミック性素子）２０７を構成する半導体層２０４の形成方法について説明する。
【００５１】
ダイオード素子２０７を構成する半導体層２０４には窒素不足型シリコン窒化膜（ＳｉＮｚ、０＜ｚ≦０．８５）を用い、第２電極２０５には、タンタル窒化物（ＴａＮ）を用いる。ここで、窒素不足型シリコン窒化膜とは、化学量論的に安定なシリコン窒化膜（Ｓｉ３Ｎ４）よりも窒素含有量が少ないシリコン窒化膜であり、窒素含有量が少ない場合には、半導体的な特性を示す。
【００５２】
窒素不足型シリコン窒化膜の成膜には、例えば、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いる。そして、典型的な成膜条件としては、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を１〜４０％とし、ＤＣパワーを１００〜１３００Ｗとした上で、窒素不足型シリコン窒化膜の厚さが５〜２０ｎｍとなるように成膜時間を調節する。このようにして０＜ｚ＜１．４であるＳｉＮｚ膜が形成される。
【００５３】
ここで、タンタル窒化物の仕事関数は約４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、半導体層２０４と第２電極２０５との界面でショットキーバリアが形成される。第２電極２０５と共用電極２０３がともにタンタル窒化物（ＴａＮ）で構成される本構成では、ダイオード素子２０７は双方向のＭＳＭダイオードとして機能する。
【００５４】
本発明の一実施の形態に係る不揮発性半導体記憶素子および装置の製造方法は、上記したように抵抗変化素子に非オーミック性素子を直列に形成するメモリセル（１つの非オーミック性素子と１つの抵抗変化素子にて単位メモリセルを構成）において、抵抗変化層の上面を窒化処理することにより抵抗変化層の上部電極層と非オーミック性素子の下部電極層を兼ねる共用電極層を形成している。これにより、抵抗変化層と、共用電極層と、非オーミック性素子の半導体層（または絶縁体層）とを連続して形成できるため、簡便な製造方法である。また、非オーミック性素子のリーク電流の抑制や抵抗変化層の酸素イオンの拡散の抑制に優れた電極層が得られるので、共用電極層の膜厚を小さくすることが可能である。このため、微細化の工程に適している。
【００５５】
本実施の形態の不揮発性記憶素子２００は、図１（ａ）に示すように、５層の積層構造で構成することができる。これに対して、図１９で説明した従来例の構造は、非線形素子１２７０としては双方向に電流を流せる非線形の電流・電圧特性を有する２端子の非線形素子を用いると記述されていることから、非線形素子としてＭＳＭダイオードを意図していると思われる。つまり、従来技術におけるメモリセル構造は計６層の構造が必要である。従って、本実施の形態のメモリセル構造は計５層の構造であり、図１９に示す従来例の素子構造と比較して、１層だけ構成層が少なくすることができる。さらに、プラズマ窒化処理により形成する共用電極の膜厚は、プラズマ窒化法によらずに共用電極を形成する場合に比べて小さくすることができるため、微細化に対して効果的である。
【００５６】
なお、本実施の形態では、半導体層２０４として、ＳｉＮｚ（０＜ｚ≦０．８５）を用いるＭＳＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、半導体層に代えて、絶縁体である五酸化タンタル（Ｔａ２Ｏ５）、アルミナ（Ａｌ２Ｏ３）あるいはチタニア（ＴｉＯ２）を用いて、共用電極２０３と絶縁体層２０４および第２電極２０５によるＭＩＭダイオードにて実現してもよい。Ｔａ２Ｏ５を用いる場合には、ＣＶＤ法で成膜する方法、Ｔａ２Ｏ５ターゲットを用いたスパッタリング方式により直接Ｔａ２Ｏ５膜を形成する方法等、いずれの方法でもよい。また、半導体層２０４を半導体セラミックスに代えて、共用電極２０３と半導体セラミックス層２０４および第２電極２０５にて、非オーミック性素子２０７をバリスタにて構成してもよい。
【００５７】
（実施の形態２）
以下に述べる実施の形態２から実施の形態５は、実施の形態１に係る抵抗変化型の不揮発性半導体記憶装置を構成する５層の積層構造を基本構成として、微細化に適した構造に応用する構成になっている。
【００５８】
図６は、本発明の実施の形態２に係る不揮発性半導体記憶装置１０の構成を説明する図であり、（ａ）は平面図、（ｂ）は１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。なお、図６（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護層２３の一部を切り欠いて示している。また、図７は、図６における、抵抗変化素子１７と非オーミック性素子２０の構成を説明するための要部の部分拡大図であり、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線の断面を矢印方向に見た断面図である。
【００５９】
本実施の形態２に係る不揮発性半導体記憶装置１０は、図６（ａ）に示すように、基板１１と、この基板１１上に形成されたストライプ形状に形成された下層電極配線１５と、下層電極配線１５を含む基板１１上に配置され、下層電極配線１５と対向している位置にメモリセルホールが形成された層間絶縁層１６と、このメモリセルホール中に埋め込まれ、下層電極配線１５に接続する抵抗変化層１８と、抵抗変化層１８と接続し、抵抗変化層１８上に形成された非オーミック性素子２０とを備えている。
【００６０】
ここで、ストライプ形状に形成された下層電極配線１５とは、具体的には、図７（ａ）に示すように、下層電極配線１５が、アレイ状に配置された複数の不揮発性半導体記憶素子のうち第１の方向に配置された複数の不揮発性半導体記憶素子に共通して配置され、さらに下層電極配線１５が第１の方向に並行に複数形成されている構成をいう。つまり、下層電極配線１５は、基板１１の表面で構成される第１の平面において、第１の方向に延びるように、並行に複数形成されている。また、下層電極配線１５において、抵抗変化層１８と接続している領域を第１電極１５ａと呼ぶことにする。
【００６１】
基板１１は、図６（ｂ）に示すように、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ、およびゲート電極１２ｄとで構成される能動素子（トランジスタ）１２を備えている。また、ソース領域１２ａおよびドレイン領域１２ｂは、ソース領域１２ａおよびドレイン領域１２ｂに接続するように層間絶縁層に形成された埋め込み導体２５と接続され、さらに、埋め込み導体２５の上部には配線２６が形成されている。また、配線２６上には、第１電極１５ａと接続された、埋め込み導体２４が形成されている。なお、基板１１は、能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含んでもよい。
【００６２】
本実施の形態における不揮発性半導体記憶素子は、抵抗変化素子１７と非オーミック性素子２０とで構成されている。抵抗変化素子１７は、第１電極１５ａと、抵抗変化層１８と、共用電極１９とで構成され、非オーミック性素子２０は、抵抗変化層１８の上に形成された共用電極１９と、半導体層２１と、上部電極２２とで構成されている。なお、非オーミック性素子２０を構成する半導体層２１は、半導体層でなくても絶縁体層や半導体セラミックス層（以降の説明では、半導体セラミックス層は半導体層に含める）で構成されてもよい。絶縁体層を用いる場合はＭＩＭダイオードとなり、半導体セラミックス層を用いる場合はバリスタとなる。
【００６３】
以下、本実施の形態においては、非オーミック性素子２０７の一例として、ＭＳＭダイオードを用いる場合について説明するが、ＭＩＭダイオードやバリスタで構成してもかまわない。
【００６４】
詳細には、図７（ａ）および（ｂ）に示すように、上記非オーミック性素子２０は、金属電極体で構成される共用電極１９と、上部電極２２と、半導体層２１との３層の積層構成で構成されるＭＳＭダイオードであり、メモリセルホール中の抵抗変化層１８の表面に上記共用電極１９が形成されている。また、上記積層構成のその他の層、すなわち半導体層２１と上部電極２２とは、図７（ｂ）に示すように、メモリセルホールの開口より大きな形状（面積）を有し、かつ層間絶縁層１６上に形成されている。すなわち、半導体層２１と上部電極２２の幅（径方向の大きさ）は、共用電極１９よりも広い幅を有している。
【００６５】
さらに、本実施の形態において、上記半導体層２１と上部電極２２とは、下層電極配線１５に対して交差するストライプ形状で形成されている。つまり、上部電極２２は、下層電極配線１５が配置された第１の平面と異なる第２の平面において、下層電極配線１５が延びる第１の方向と異なる第２の方向に伸びるように、並行に複数形成されている。ここで、第２の方向とは、下層電極配線１５の伸びる方向である第１の方向に対して交差する方向であり、例えば直交する方向とすることができる。
【００６６】
また、半導体層２１は、層間絶縁層１６上に形成されており、上部電極２２は上層電極配線の一部を構成し、配線としても機能している。そして、抵抗変化層１８と、第１電極１５ａ（抵抗変化層１８に接続している領域の下層電極配線１５）と、共用電極１９とにより抵抗変化素子（記憶部）１７が構成されている。
【００６７】
抵抗変化層１８としては、酸素不足型のタンタルで構成されるタンタル酸化物、例えばＴａＯｘ（０＜ｘ＜２.５）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。酸素不足型のＴａＯｘは、例えばタンタルターゲットを用い、酸素を含むスパッタガス中でスパッタする反応性スパッタリング法によって形成される。この時、抵抗変化層１８の酸素含有率は、スパッタガス中の酸素流量を調整することで制御が可能である。
【００６８】
また、共用電極１９、半導体層２１および上部電極２２との３層の積層構成で非オーミック性素子２０であるＭＳＭダイオードが構成されている。
【００６９】
なお、図６（ａ）および（ｂ）に示すように、半導体層または絶縁体層２１と上部電極２２とは、抵抗変化素子１７と非オーミック性素子２０とがマトリクス状に形成された領域外まで延在されており、上部電極２２は、埋め込み導体２８を介してこのマトリクス領域外で上層配線２７に接続されている。
【００７０】
なお、第２電極である上部電極２２は、上記したように、ストライプ形状に形成されている。つまり、下層電極配線１５が延びる第１の方向と交差する第２の方向に伸びるように、並行に複数形成されている。
【００７１】
また、下層電極配線１５および上層配線２７は、抵抗変化素子１７および非オーミック性素子２０が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図６（ｂ）においては、下層電極配線１５は、埋め込み導体２４、２５および配線２６を介して能動素子１２のソース領域１２ａに接続されている。なお、上層配線２７についても、埋め込み導体２８を介して同様に別の能動素子（図示せず）に接続されている。なお、後述するように、不揮発性半導体記憶装置１０において、例えば、上層配線２７はワード線、下層電極配線１５はビット線として機能する。
【００７２】
次に、各層を構成する材料について説明する。
【００７３】
下層電極配線１５は、例えば配線材料となるＴｉ−Ａｌ−Ｎ合金、ＣｕあるいはＡｌを用いてスパッタリングにより成膜し、さらに電極材料となるＰｔ、Ｉｒ、またはＰｄなどの貴金属を含む膜を表面に形成し、露光プロセスとエッチングプロセスを経ることで形成される。これらの電極材料は、それらの持つ高い標準電極電位が損なわれない程度（抵抗変化層を構成する遷移金属よりも高い標準電極電位を維持できる程度）であれば、他の材料を含有していてもよい。
【００７４】
また、抵抗変化素子１７を構成する抵抗変化層１８は、上記した酸素不足型タンタル酸化物だけでなく、酸素不足型のハフニウム酸化物、チタン酸化物、バナジウム酸化物、コバルト酸化物、ニッケル酸化物、亜鉛酸化物、ニオブ酸化物、およびタングステン酸化物等の遷移金属酸化物を用い、スパッタリング法等で形成されてもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持し続ける。
【００７５】
また、層間絶縁層１６としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、化学気相成長）法により形成した酸化シリコン（ＳｉＯ）、または、オゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜、あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
【００７６】
また、非オーミック性素子２０としては、例えば上部電極２２として、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、あるいは体心立方格子（ｂｃｃ）構造のタングステン（α―Ｗ）、等を用いることができる。また、半導体層２１としては、窒素不足型の窒化シリコン（ＳｉＮｚ、０＜ｚ≦０．８５）を用いることができる。このような構成にて、共用電極１９と半導体層２１および上部電極２２を積層した構成のＭＳＭダイオードを用いてもよい。なお、電極としてはＡｌやＣｕ等を用いることもできるが、これらを用いる場合には配線抵抗を小さくできるが、熱処理等で非オーミック性素子にリークが発生することがあり、注意を要する。
【００７７】
共用電極１９は、抵抗変化層１８を窒化してできる金属窒化物で構成されることが望ましい。抵抗変化層１８を窒化してできる金属窒化物は酸素を含むことがある。例えば、本実施の形態では、抵抗変化層１８を構成するタンタル窒化物である窒化タンタルが、共用電極１９として望ましい。また、抵抗変化層１８を構成する遷移金属の窒化物は導電性を有する材料であり、半導体層２１を構成する半導体材料の電子親和力より高い仕事関数を有する材料であればよい。半導体層２１に代えて絶縁体層２１を用いる場合は、五酸化タンタル（Ｔａ２Ｏ５）、アルミナ（Ａｌ２Ｏ３）あるいはチタニア（ＴｉＯ２）等を用いることが好ましい。また、バリスタを構成する半導体セラミックス材料としては、酸化亜鉛（ＺｎＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、炭化ケイ素（ＳｉＣ）等が用いられる。
【００７８】
図８は、本発明の実施の形態２に係る不揮発性半導体記憶装置１０の概略の回路構成（メモリセルアレイおよび駆動回路）を説明するブロック図である。図８に示すように、抵抗変化素子１７と非オーミック性素子２０とが直列に接続され、抵抗変化素子１７の一端が下層電極配線１５に接続され、非オーミック性素子２０の一端が上層配線２７に接続されている。下層電極配線１５は、ビット線デコーダ６および読み出し回路７に接続されている。また、上層配線２７は、ワード線デコーダ５に接続されている。このように、下層電極配線１５がビット線で、上層配線２７がワード線として構成され、これらがマトリクス状に配置されている。
【００７９】
さらに、図８に示すように、ビット線デコーダ６、ワード線デコーダ５および読み出し回路７で周辺回路が構成される。これらの周辺回路は、例えばＭＯＳＦＥＴで構成される能動素子１２により構成されている。ビット線デコーダ６、およびワード線デコーダ５は、ビット線ドライバ回路およびワード線ドライバ回路を含んでいてもよい。
【００８０】
次に、図９から図１２を用いて本実施の形態２に係る不揮発性半導体記憶装置１０の製造方法について説明する。図９から図１２は、実施の形態２に係る不揮発性半導体記憶装置１０の製造工程を示す図である。
【００８１】
図９は、能動素子１２が形成された基板１１上に、層間絶縁層１６までを形成し、さらに層間絶縁層１６にメモリセルホール２９を形成するまでの工程を示す図であり、図９（ａ）はメモリセルホール２９を形成した状態の平面図、（ｂ）は層間絶縁層１６を形成してメモリセルホール２９を形成する前の状態の（ａ）における３Ａ−３Ａ線での断面を矢印方向に見た断面図、（ｃ）は（ａ）に示す３Ａ−３Ａ線での断面を矢印方向に見た断面図である。
【００８２】
図１０は、図９（ｃ）の工程の後、さらに、抵抗変化層１８と共用電極１９とをメモリセルホール２９に埋め込む工程を示す図であり、（ａ）は抵抗変化層となる抵抗薄膜層１８１を形成した状態の図９（ａ）における３Ａ−３Ａ線において矢印方向に見た断面図、（ｂ）はＣＭＰにより層間絶縁層１６上の抵抗薄膜層１８１を除去した状態の図９（ａ）における３Ａ−３Ａ線において矢印方向に見た断面図である。
【００８３】
図１１は、メモリセルホール２９中に、抵抗変化層１８の露出した表面を窒化して共用電極１９を形成した状態の図であり、（ａ）は平面図、（ｂ）は（ａ）における４Ａ−４Ａ線での断面を矢印方向に見た断面図である。
【００８４】
さらに、図１２は、図１１（ｂ）の工程の後、さらに、半導体層２１と上部電極２２とを形成し上層配線２７を形成した状態の図であり、（ａ）は平面図、（ｂ）は（ａ）における５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
【００８５】
以下、図９から図１２を用いて、本実施の形態２に係る不揮発性半導体記憶装置１０の製造方法について説明する。
【００８６】
まず、図９（ａ）および（ｂ）に示すように、複数の能動素子１２、配線２６および層間絶縁層１３、１４が形成されている基板１１上に、下層電極配線１５と層間絶縁層１６とを形成する。配線２６については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられている。また、層間絶縁層１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態２の場合にも、配線２６としては、例えば銅を用い、層間絶縁層１３、１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
【００８７】
下層電極配線１５は、層間絶縁層１４中に埋め込み形成される。すなわち、層間絶縁層１４に下層電極配線１５を埋め込むための溝を、並行に複数形成する。また、下層電極配線１５と配線２６とを接続する埋め込み導体２４を形成するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００８８】
このような溝とコンタクトホールとを形成後、下層電極配線１５となる導体膜を全面に形成した後、例えばＣＭＰを行う（ダマシン法）ことで、図９（ａ）および（ｂ）に示すような形状の下層電極配線１５を形成することができる。
【００８９】
下層電極配線１５の表面には、電極として機能するＰｔやＩｒ等の貴金属材料が形成されていることが望ましいが、抵抗変化層を構成する遷移金属より高い標準電極電位を有する金属であればよい。
【００９０】
下層電極配線１５の表面に別の金属を形成する方法としては、無電解メッキ等で選択的に下層電極配線１５の表面の一部または全面に形成する方法や、前記ダマシン法のＣＭＰ工程で、下層電極配線１５の表面にリセス（凹部）が形成されるようにしておき、前面に別の金属膜を形成して、さらにＣＭＰすることで下層電極配線１５の表面に別の金属膜を形成できる。なお、下層電極配線１５としては、上記したＴｉ−Ａｌ−Ｎ合金材料以外に、例えばＣｕ、Ａｌ、Ｔｉ−Ａｌ合金またはこれらの積層構成を用いてもよい。
【００９１】
また、図９（ｂ）に示すように、この下層電極配線１５を含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成される層間絶縁層１６を形成する。なお、この層間絶縁層１６としては、先述したように種々の材料を用いることができる。
【００９２】
さらに、図９（ｃ）に示すように、下層電極配線１５上の層間絶縁層１６に一定の配列ピッチでメモリセルホール２９を形成する。このメモリセルホール２９は、下層電極配線１５の幅より小さな内径を有している。なお、図９（ａ）では、メモリセルホール２９の形状を四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このようなメモリセルホール２９は、一般的な半導体プロセスにより形成することができるので、詳細な説明は省略する。
【００９３】
次に、図１０（ａ）に示すように、メモリセルホール２９を含む層間絶縁層１６上に、抵抗変化層１８となる抵抗薄膜層（第１堆積膜）１８１を形成する。本実施の形態２では、抵抗変化層１８と同一材料のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を、メモリセルホール２９内および層間絶縁層１６上に反応性スパッタリング法により堆積して、抵抗薄膜層１８１が形成されている。このようなＴａＯｘ膜は、Ｔａターゲットを用いた酸素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ〜３Ｐａとし、Ａｒ／Ｏ２流量を２０ｓｃｃｍ／５ｓｃｃｍ〜２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。なお、成膜方法としては、スパッタリング法に限らず、ＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ、原子層成長）法等を用いてもよい。
【００９４】
次に、図１０（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１６の表面を覆う抵抗薄膜層１８１のみを除去してメモリセルホール２９中に抵抗変化層１８を埋め込み形成する。
【００９５】
この後、図１１（ａ）および（ｂ）に示すように、メモリセルホール２９中に埋め込み形成した抵抗変化層１８の表面部分を、プラズマ窒化法により窒化して、窒化タンタルで構成される共用電極１９を形成する。プラズマ窒化処理は、３００〜４００℃に保持したウエハをＮ２が０．５ｓｌｍ、ＲＦパワーは、２００〜４００Ｗ、真空度３０Ｐａの条件下で窒素プラズマ処理することにより行う。
【００９６】
なお、本実施の形態による共用電極１９の形成方法と従来の共用電極の形成方法との対比を行うために、従来の共用電極の形成方法について以下に述べる。
【００９７】
従来の不揮発性半導体記憶装置の製造方法では、共用電極を形成するために、ＣＭＰ法やドライまたはウェットエッチング等でオーバーポリッシュを行うことでメモリセルホール中の抵抗変化層の一部を除去し、メモリセルホールおよび抵抗変化層（第１堆積膜の残部）に凹部を形成する。次に、メモリセルホール（凹部）を含めて層間絶縁層上に、共用電極となる電極薄膜層（第２堆積膜）を形成する。そして、ＣＭＰプロセスを用いて層間絶縁層の表面を覆う電極薄膜層のみを除去して、メモリセルホール中に共用電極を埋め込み形成している。
【００９８】
これに対し、本実施の形態では、従来はＣＭＰとオーバーポリッシング→電極薄膜層の形成→ＣＭＰの３工程が必要な共用電極１９の形成工程を、窒化処理の１工程で置き換えることが可能であり、製造方法が簡略化できる点で優れている。さらに、従来の製造方法におけるオーバーポリッシュ工程では、メモリセルホール周辺の層間絶縁層が研磨されるエロージョンが発生する可能性も懸念され、電気特性のばらつきへの影響が考えられる。しかし、上記したプラズマ窒化法による共用電極形成工程では、抵抗変化層１８を埋め込み形成した後にプラズマ窒化法により抵抗変化層１８の上面の一部を共用電極１９として形成しているために、共用電極１９の表面を平滑に加工することができる。このような平滑な共用電極１９の面上に半導体層２１を形成した場合には、半導体層２１の膜厚を薄くしても平坦性の良い連続した膜を得ることができる。また、形成される共用電極１９の膜厚は、ウエハ加熱温度とプラズマパワーにより制御できるために、精度よく共用電極１９の膜厚を制御できる。よって、共用電極１９の上に半導体層２１を薄く形成しても、半導体層２１の耐圧を適切に確保できる。さらに、共用電極１９形成後も、表面の平滑性が保たれる特徴があり、本不揮発性記憶素子の電気特性のばらつきを低減できる。特に、窒化処理としてプラズマ窒化プロセスを用いると、外部磁場などによりプラズマ状態を均一に制御できるために、共用電極１９の膜厚の面内ばらつきを小さくすることが可能である。この結果、不揮発性半導体記憶素子特性の面内ばらつきを低減することが可能である。
【００９９】
次に、共用電極１９の形成後、非オーミック性素子２０の半導体層２１および上部電極２２の形成を行う工程について説明する。図１２（ａ）および（ｂ）に示すように、共用電極１９に接続するように半導体層２１と上部電極２２とを積層形成する。この場合に、半導体層２１と上部電極２２とは層間絶縁層１６上に、少なくともメモリセルホール２９の開口より大きな形状（面積）で、メモリセルホール２９の開口を覆うように形成する。また、下層電極配線１５と交差する方向（図１２（ａ）では、下層電極配線１５の延びる方向に対して９０度の方向）に、複数の上部電極２２を並行に、つまり、ストライプ形状に形成する。本実施の形態２では、例えば、上部電極２２としてアルミニウム（Ａｌ）または銅（Ｃｕ）、半導体層２１としてＳｉＮｚ（０＜ｚ≦０．８５）を用いる場合、ＳｉＮｚは、シリコンターゲットを用い、窒素を含むスパッタガス中でスパッタさせる反応性スパッタリング法により形成することで、良好な半導体特性を有し、かつ緻密な薄膜を形成できる。もちろん、所定の窒素濃度を有するＳｉＮｚターゲットをあらかじめ用意し、スパッタリング法により形成してもよい。
【０１００】
このように、共用電極１９は半導体層２１により上面全体が覆われるので、半導体層２１の外周領域で共用電極１９と上部電極２２とが接触してリークする現象も生じない。さらに、上部電極２２は、共用電極１９より外側にも配されているので、非オーミック性素子２０に流れる電流パスは、共用電極１９の上面の面積より外側に広がって形成される。この場合、メモリセルホール２９中の共用電極１９から半導体層２１の方向に、電界による電気力線が広がるので、非オーミック性素子２０（ＭＳＭダイオード）の実効面積は、全ての層がメモリセルホール中に埋め込まれた従来の構造のダイオードの面積に比べて大きくなる。従って、従来に比べて大きな電流容量で、かつ特性ばらつきの小さいＭＳＭダイオードの構成からなる非オーミック性素子２０を得ることができる。
【０１０１】
また、図１２（ａ）に示すように、上層配線２７は、抵抗変化素子１７と非オーミック性素子２０（ＭＳＭダイオード）とがマトリクス状に形成された領域外で上部電極２２に接続するように形成される（図１２（ｂ）では省略）が、この上層配線２７についても、下層電極配線１５と同様の材料を用いることができる。そして、この上層配線２７を形成するときに、埋め込み導体２８も同時に形成し、この埋め込み導体２８を介して層間絶縁層１３に設けられた配線２６に接続し、能動素子に電気的に接続する。なお、上層配線２７は、上記のように上部電極２２をストライプ形状に形成している場合には、上部電極２２が上層配線２７を兼ねるため省略することが可能である。
【０１０２】
この後、図６（ａ）および（ｂ）に示したように、上部電極２２および上層配線２７を覆う絶縁保護層２３を形成する。すなわち、層間絶縁層１６上の半導体層２１および上部電極２２が形成されていない領域に絶縁保護層２３を形成することで、同図に示すような不揮発性半導体記憶装置１０を製造することができる。
【０１０３】
本実施の形態によると、共用電極１９はメモリセルホール中に埋め込み形成することが可能で、ＣＭＰ工程などの製造工程を簡略化できるとともに、半導体層２１との界面を平坦に加工できるために、実施の形態１で奏する効果に加えて、電流容量を大きく、かつ非オーミック性素子２０の特性を安定化できるという大きな効果を奏する。さらに、共用電極１９の形成時に行う窒化処理をプラズマ窒化プロセスで行うことで、低温で窒素濃度の高い共用電極１９を形成できるために、共用電極１９の膜厚を非常に薄くすることが可能となり、微細化に有効である。また。プラズマ窒化プロセスでは、外部磁場などによりプラズマ状態を均一に制御できるために、共用電極１９の膜厚の面内ばらつきを小さくすることが可能である。この結果、不揮発性記憶素子特性の面内ばらつきを低減することが可能である。
【０１０４】
なお、本実施の形態では、半導体層２１として、ＳｉＮｚ（０＜ｚ≦０．８５）を用いるＭＳＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、絶縁体層として、絶縁体である五酸化タンタル（Ｔａ２Ｏ５）、アルミナ（Ａｌ２Ｏ３）あるいはチタニア（ＴｉＯ２）を用いてもよい。Ｔａ２Ｏ５を用いる場合には、ＣＶＤ法で成膜する方法、Ｔａ２Ｏ５ターゲットを用いたスパッタリング方式により直接Ｔａ２Ｏ５膜を形成する方法等、いずれの方法でもよい。また、半導体層２１を半導体セラミックスに代えて、共用電極２０３と半導体セラミックス層２０４および第２電極２０５にて、非オーミック性素子２０７をバリスタにて構成してもよい。
【０１０５】
（実施の形態２の変形例）
次に、図１３から図１５を用いて、実施の形態２の変形例の製造方法について説明する。なお、図１３から図１５においては、図面の簡単化のために層間絶縁層１４から上部の構成のみを示している。
【０１０６】
図１３から図１５は、実施の形態２の変形例に係る不揮発性半導体記憶装置１０の製造工程を示す図である。図１３は、層間絶縁層３０に設けたメモリセルホール２９に抵抗変化層１８を埋め込み形成する工程を示す図であり、（ａ）はメモリセルホール２９を形成した状態の断面図、（ｂ）は抵抗変化層１８となる抵抗薄膜層１８１を形成した状態の断面図、（ｃ）はＣＭＰにより層間絶縁層３０上の抵抗薄膜層１８１を除去した状態の断面図である。図１４は、図１３（ｃ）の工程の後に、メモリセルホール２９中の抵抗変化層１８の上面を選択的に窒化して共用電極１９を形成し、さらに、層間絶縁層３１を形成した後、共用電極１９の上面を露出させる溝３２を形成するまでの工程を示す図であり、（ａ）は共用電極１９をプラズマ窒化法により抵抗変化層１８の表面に形成した状態の図、（ｂ）はさらに層間絶縁層３１を形成した状態の断面図、（ｃ）はこの層間絶縁層３１に溝３２を形成した状態の断面図である。さらに、図１５は、図１４（ｃ）の工程の後、溝３２中に半導体層３４と上部電極３５とを埋め込み形成する工程を示す図であり、（ａ）は半導体層３４となる半導体薄膜層３４１と、上部電極３５となる電極薄膜層３５１とを溝３２を含む層間絶縁層３１上に形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層３１上の電極薄膜層３５１と、半導体薄膜層３４１とを除去して溝３２中に埋め込んだ状態の断面図である。
【０１０７】
まず、図１３（ａ）に示すように、表面に下層電極配線１５を形成した層間絶縁層１４上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成される第１絶縁層３０ａと、このＴＥＯＳ−ＳｉＯよりも硬質の、例えばＳｉＯＮで構成される第２絶縁層３０ｂを順に形成する。この第１絶縁層３０ａと第２絶縁層３０ｂとで層間絶縁層３０が構成されている。第２絶縁層３０ｂは、ＣＭＰプロセスにおけるストッパとして作用し、この第２絶縁層３０ｂを形成することで、ＣＭＰプロセスを容易に、かつ確実に行うことができる。さらに、その後、下層電極配線１５上の層間絶縁層３０にメモリセルホール２９を形成する。このメモリセルホール２９は、下層電極配線１５の幅より小さな内径を有しており、図９から図１２で説明した製造工程および形状と同じである。
【０１０８】
次に、図１３（ｂ）に示すように、メモリセルホール２９を含む層間絶縁層３０上に、抵抗変化層１８となる抵抗薄膜層１８１（第１堆積膜）を形成する。本実施の形態２においても、抵抗変化層１８（抵抗薄膜層１８１）として酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を反応性スパッタリングにより形成する。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【０１０９】
次に、図１３（ｃ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３０上の抵抗薄膜層１８１を除去してメモリセルホール２９中に抵抗変化層１８を埋め込み形成する。この場合に、層間絶縁層３０には、第２絶縁層３０ｂが設けられているので、この第２絶縁層３０ｂがストッパとして有効に作用し、層間絶縁層３０はほとんど研磨されずに抵抗薄膜層１８１のみを確実に除去することができる。
【０１１０】
次に、図１４（ａ）に示すように、プラズマ窒化プロセスを用いて、メモリセルホール２９中の抵抗変化層１８の表面上の酸素原子を窒素原子と置換して、窒化タンタルで構成される共用電極１９を形成する。なお、共用電極１９として形成される窒化タンタルは、全ての酸素原子を窒素原子に置換している必要は必ずしもなく、図３〜図５からも明らかなように、少量の酸素を含んでいてもよい。
【０１１１】
そして、図１４（ｂ）に示すように、共用電極１９を含めた層間絶縁層３０上に、さらに層間絶縁層３１を形成する。この層間絶縁層３１は、非オーミック性素子２０を構成する半導体層３４と上部電極３５とを埋め込むために必要な厚さに形成し、その材料としてはＴＥＯＳ−ＳｉＯを用いてもよいし、その他半導体装置において一般的に用いられている層間絶縁材料を用いてもよい。さらに、層間絶縁層３０と同じように、硬質の絶縁層を上層に形成する２層構成としてもよい。
【０１１２】
さらに、図１４（ｃ）に示すように、共用電極１９が露出し、かつ下層電極配線１５が延びる第１の方向と交差（例えば直交）する第２の方向に延びるように、溝３２を並行に複数形成する。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。
【０１１３】
次に、図１５（ａ）に示すように、溝３２を含む層間絶縁層３１上に、半導体層３４となる半導体薄膜層３４１と上部電極３５となる電極薄膜層３５１とを形成する。これらの材料としては、本実施の形態２で説明した材料を同じように用いることができる。
【０１１４】
そして、図１５（ｂ）に示すように、ＣＭＰプロセスにより層間絶縁層３１上の電極薄膜層３５１と半導体薄膜層３４１とを除去して溝３２中に埋め込まれた半導体層３４と上部電極３５とを形成する。
【０１１５】
以上の工程により、図１５（ｂ）に示すように、抵抗変化層１８と、この抵抗変化層１８に接続している領域の下層電極配線１５、すなわち、第１電極１５ａと、共用電極１９とにより抵抗変化素子１７が構成され、共用電極１９と、半導体層３４と、上部電極３５とにより非オーミック性素子３３が構成される。さらに、その後、上部電極３５を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施の形態２の変形例の製造方法による不揮発性半導体記憶装置１０を作製することができる。
【０１１６】
上記のような製造方法により作製した不揮発性半導体記憶装置１０は、半導体層３４と上部電極３５とが層間絶縁層３１中に埋め込まれるので、抵抗変化素子１７と非オーミック性素子３３とをさらに積層する場合に、その積層工程を容易に行うことができる。
【０１１７】
なお、本変形例の不揮発性半導体記憶装置１０では、図１５（ｂ）に示すように、上部電極３５の下面および両側面を覆うように、略Ｕ字状断面を有する半導体層３４が配置されている。このため、層間絶縁層３１の絶縁材料や上部電極３５の金属材料の選択如何によっては、この半導体層３４にバリア膜の機能を持たせることができて有益な場合がある。
【０１１８】
（実施の形態３）
本発明の実施の形態３について、図１６を参照しながら説明する。
【０１１９】
図１６は、本発明の実施の形態３に係る不揮発性半導体記憶装置４０の構成を説明するための断面図である。この不揮発性半導体記憶装置４０は、図６に示す実施の形態２に係る不揮発性半導体記憶装置１０を基本構成としており、層間絶縁層、層間絶縁層中のメモリセルホール中に埋め込まれた抵抗変化層および非オーミック性素子を１つのメモリセルアレイの一段分の構成単位として、この構成単位をこの基本構成の上にさらに２段積層（合計３段のメモリセルアレイの積層構造）した構成を有する。このように、メモリセルアレイの構成単位を複数段積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。より多層にしたい場合は、同様の構成をさらに複数段積層することで実現できる。
【０１２０】
以下、本実施の形態３の不揮発性半導体記憶装置４０の構成を簡単に説明する。なお、図６に示す不揮発性半導体記憶装置１０の場合には、半導体層２１と上部電極２２とは、マトリクス領域（抵抗変化素子１７と非オーミック性素子２０とで構成されるメモリセルがアレイ状に形成された領域）の外で上層配線２７に接続する構成としている。一方、本実施の形態３の不揮発性半導体記憶装置４０では、上層配線２７がマトリクス領域内の上部電極２２上にも延在して設けられているが、これについては上記したメモリセルアレイの積層構造の第２段目および第３段目に付いても同じである。
【０１２１】
また、この不揮発性半導体記憶装置４０では、抵抗変化素子と非オーミック性素子とがそれぞれ３段ずつ積層されているので、第１段目、第２段目および第３段目のそれぞれの構成要素を理解しやすくするために、第１段目については第１、第２段目については第２、第３段目については第３を付して区別して表記する。具体的には、図１６において、抵抗変化素子１７と非オーミック性素子２０とで構成されるメモリセルアレイが配置された段を第１段目、抵抗変化素子４１と非オーミック性素子４４とで構成されるメモリセルアレイが配置された段を第２段目、抵抗変化素子５３と非オーミック性素子５６とで構成されるメモリセルアレイが配置された段を第３段目と呼ぶ。なお、第１段目については、既に実施の形態２で詳細を説明したので、省略する。第１段目において、抵抗変化層１８が本実施の形態における第１の抵抗変化層、共用電極１９が本実施の形態における第１の共用電極、半導体層２１が本実施の形態における第１の半導体層または絶縁体層、上部電極２２が本実施の形態における第１の上部電極に相当する。
【０１２２】
まず、第２段目について説明する。図１６に示すように、不揮発性半導体記憶装置４０において、第２段目には、抵抗変化素子４１と非オーミック性素子４４とが、それぞれ第２の層間絶縁層４７および第３の層間絶縁層４８内に配置されている。抵抗変化素子４１は、第１の上層配線２７（２７ａ）と、第２の抵抗変化層４２と、第２の共用電極４３とで構成される。また、非オーミック性素子４４は、第２の共用電極４３と、第２の半導体層４５と、第２の上部電極４６とで構成される。詳細には、第１段目の第１の上層配線２７を含む第１の層間絶縁層（絶縁保護層）２３上に、さらに第２の層間絶縁層４７が形成されている。この第２の層間絶縁層４７には、メモリセルホールがアレイ状に形成され、このメモリセルホール中に第２の抵抗変化層４２と第２の共用電極４３とが形成されている。そして、この第２の共用電極４３に接続し、第１の上層配線２７が延びる第１の方向と交差（例えば直交）する第２の方向に伸びるように、第２の半導体層４５、第２の上部電極４６および第２の上層配線４９が並行に、複数形成されている。さらに、これらを埋め込むように第３の層間絶縁層４８が形成されている。なお、第２の共用電極４３は、第２の抵抗変化層４２の上面をプラズマ窒化処理することにより形成されている。
【０１２３】
次に、第３段目について説明する。図１６に示すように、不揮発性半導体記憶装置４０において、第３段目には、抵抗変化素子５３と非オーミック性素子５６とが、それぞれ第４の層間絶縁層５２および絶縁保護層６０内に配置されている。抵抗変化素子５３は、第２の上層配線４９（４９ａ）と、第３の抵抗変化層５４と、第３の共用電極５５とで構成される。また、非オーミック性素子５６は、第３の共用電極５５と、第３の半導体層５７と、第３の上部電極５８とで構成される。詳細には、第２の上層配線４９と第３の層間絶縁層４８上に第４の層間絶縁層５２が形成されている。この第４の層間絶縁層５２には、メモリセルホールがアレイ状に形成され、このメモリセルホール中に第３の抵抗変化層５４と第３の共用電極５５とが形成されている。そして、この第３の共用電極５５に接続し、第２の上層配線４９が延びる第２の方向と交差（例えば直交）する第１の方向に伸びるように、第３の半導体層５７、第３の上部電極５８および第３の上層配線５９が並行に、複数形成されている。つまり、第３の半導体層５７、第３の上部電極５８および第３の上層配線５９は、第１の上層配線２７と同一の方向に延びて形成されている。さらに、これらを埋め込み保護するために絶縁保護層６０が形成されている。なお、第３の共用電極５５は、第３の抵抗変化層５４の上面をプラズマ窒化処理することにより形成されている。
【０１２４】
なお、第１の層間絶縁層２３と第２の層間絶縁層４７、及び第３の層間絶縁層４８と第４の層間絶縁層５２は、それぞれ一度に形成してもよい。
【０１２５】
また、下層電極配線１５は、埋め込み導体２４、２５と配線２６とを介して能動素子１２のソース領域１２ａに接続されている。また、第１の上層配線２７についても同様に、別の埋め込み導体（図示せず）と別の配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２の上層配線４９は、図１６に示すように、埋め込み導体２４、２５、５０、５１と配線２６とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３の上層配線５９についても、第１の上層配線２７と同様に別の埋め込み導体（図示せず）と別の配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
【０１２６】
第１段目の下層電極配線１５と第１の上層配線２７とは、それぞれビット線とワード線のいずれかとなり、図８に示した回路のビット線デコーダ６とワード線デコーダ５の対応する出力端子にそれぞれ接続される。また、第１の上層配線２７と第２の上層配線４９とは、同様にそれぞれ第２段目のビット線とワード線のいずれかとなり、図８に示す回路のビット線デコーダ６とワード線デコーダ５の対応する出力端子にそれぞれ接続される。ただし、第１段目において、第１の上層配線２７がビット線を構成している場合には、第２段目においてもビット線を構成し、第２の上層配線４９はワード線を構成するように設計されている。さらに、第２の上層配線４９がワード線を構成する場合には、第３段目の第３の上層配線５９はビット線を構成するように設計されている。つまり、同一の方向（第１の方向）に延びるように形成された第１の上層配線２７と第３の上層配線５９とが同一の機能を有する配線（ビット線）を構成するように設計されている。
【０１２７】
以上のように、本実施の形態３の不揮発性半導体記憶装置４０の場合には、それぞれの段に設けた抵抗変化素子１７、４１、５３に対して個別にそれぞれ非オーミック性素子２０、４４、５６が設けられているので、それぞれの段に設けられている抵抗変化素子１７、４１、５３の書き込みと読み出しを安定に、かつ確実に行うことができる。
【０１２８】
このように基本的には実施の形態２の不揮発性半導体記憶装置１０において説明した、１）図６、図７、図９〜図１２の一連の製造工程、または、２）図６、図７、図９、図１３〜図１５の一連の製造工程、のいずれかを繰り返せば、さらに多段構成の抵抗変化素子と非オーミック性素子を有する不揮発性半導体記憶装置４０を製造することができる。
【０１２９】
（実施の形態４）
本発明の実施の形態４について、図１７を参照しながら説明する。
【０１３０】
図１７は、本発明の実施の形態４に係る不揮発性半導体記憶装置７０において、その要部である抵抗変化素子７５と非オーミック性素子７８の構成を示す断面図である。
【０１３１】
本実施の形態４の不揮発性半導体記憶装置７０は、実施の形態２に係る不揮発性半導体記憶装置１０と基本構成は同じであるが、下層電極配線７１が少なくとも２層で構成されている点が異なる。
【０１３２】
図１７に示すように、下層電極配線７１は、配線に最適な材料で構成される下部配線７２と、下部配線７２と抵抗変化層７６とを接続し、電極に最適な材料で構成される接続電極７３とで構成されている。抵抗変化層７６に接続する面側に配置された接続電極７３は、抵抗変化層７６より標準電極電位が高く、電極自身は酸化、還元しにくい導体材料で構成されている。また、抵抗変化層７６中に、下部配線７２を構成する金属成分が拡散しにくい、拡散バリアの機能を有することが望ましい。そして、この接続電極７３の下部に配置された下部配線７２は、半導体プロセスにおいて電極材料として一般的に用いられている、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）等の導体材料で構成されている。
【０１３３】
さらに、共用電極７９に接続し、下層電極配線７１が延びる第１の方向と交差（例えば直交）する第２の方向に延びるように、半導体層８０、上部電極８１および接続電極８２が並行に複数形成されている。この接続電極８２は、マトリクス領域（抵抗変化素子７５と非オーミック性素子７８とで構成されるメモリセルがアレイ状に形成された領域）の外まで延在されて上層配線（図示せず）に接続されているが、接続電極８２を上層配線として機能するようにしてもよい。その他の構成については、実施の形態２の不揮発性半導体記憶装置１０と同じである。
【０１３４】
つまり、抵抗変化層７６、この抵抗変化層７６を挟む領域の接続電極７３ａおよび埋め込み形成された共用電極７９とで抵抗変化素子７５が構成されている。また、共用電極７９と上部電極８１および半導体層８０でＭＳＭダイオードで構成される非オーミック性素子７８が構成されている。共用電極７９は、抵抗変化層７６の上面をプラズマ窒化処理することでメモリセルホール中に埋め込み形成されている。詳細な説明については、省略する。
【０１３５】
なお、本実施の形態４の場合、この非オーミック性素子７８は、一例として、共用電極７９と上部電極８１をＴａＮ、ＴｉＮ、またはＷで形成し、半導体層８０として窒素不足型シリコン窒化（ＳｉＮｚ、０＜ｚ≦０．８５）膜を用いたＭＳＭダイオードで構成されてもよい。このような半導体特性を有するＳｉＮｚ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【０１３６】
半導体特性を有するＳｉＮｚを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られている。従って、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、このような構成の非オーミック性素子は、不揮発性半導体記憶素子の非オーミック性素子として充分使用可能である。
【０１３７】
なお、本実施の形態４では、抵抗変化層７６の下部電極面に接続電極７３を設けたが、これらは必ずしも必須ではない。例えば、抵抗変化層７６の材料選択により、接続電極７３が不要になる場合があり、この場合、実施の形態１の不揮発性半導体記憶装置１０と同様な構成としてもよい。
【０１３８】
（実施の形態５）
本発明の実施の形態５について、図１８を参照しながら説明する。
【０１３９】
図１８は、本発明の実施の形態５に係る不揮発性半導体記憶装置において、その要部である抵抗変化素子１０３と非オーミック性素子１０６の構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）の６Ａ−６Ａ線の断面を矢印方向に見た断面図である。
【０１４０】
本実施の形態５に係る不揮発性半導体記憶装置は、実施の形態２に係る不揮発性半導体記憶装置１０と基本構成は同じであるが、非オーミック性素子１０６を構成する半導体層１０７と上部電極１０８が、それぞれの抵抗変化素子１０３ごとに分離して形成されていることが異なる。
【０１４１】
つまり、図１８（ｂ）に示すように、不揮発性半導体記憶装置において、下層電極配線１０１上に形成された層間絶縁層１０２に形成されたメモリセルホールの中に、抵抗変化層１０４および共用電極１０５が形成され、共用電極１０５上に半導体層１０７および上部電極１０８が形成され、共用電極１０５と半導体層１０７と上部電極１０８により構成される非オーミック性素子１０６が形成されている。
【０１４２】
そして、この非オーミック性素子１０６を埋め込むように形成された層間絶縁層１０９および上部電極１０８上に、上層配線１１０が形成されている。上層配線１１０は、下層電極配線１０１が延びる第１の方向と交差（例えば直交）する第２の方向に延びるように、並行に複数形成されている。上層配線１１０の形成方法は、例えば、半導体プロセスにおいて電極材料として一般的に用いられている、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）等の導体材料層を層間絶縁層１０９および上部電極１０８上に配置した後、パターニングにより形成される。
【０１４３】
このような構成とすることにより、非オーミック性素子１０６の半導体層１０７と上部電極１０８とを、非オーミック性素子１０６ごとに独立して設けることができるので、各非オーミック性素子１０６の上部電極１０８、半導体層１０７としてそれぞれ最適な材料を選択することができる。また、上部電極１０８上に直接上層配線１１０を形成するので、上層配線１１０を、マトリクス領域（抵抗変化素子１０３と非オーミック性素子１０６とで構成されるメモリセルがアレイ状に形成された領域）の外に設けたコンタクトホール中の埋め込み導体（図示せず、例えば図６（ａ）の埋め込み導体２８に相当）を介して能動素子（図示せず）に接続する工程を簡略化できる。つまり、コンタクト領域において非オーミック性素子の半導体層を除去する工程が省略でき、デュアルダマシンプロセスを用いることができ、工程を簡略化できる。
【０１４４】
なお、実施の形態４から実施の形態５に係る不揮発性半導体記憶装置において、実施の形態３に係る不揮発性半導体記憶装置のように複数のメモリセルアレイ層の積層構成としてもよい。
【０１４５】
また、実施の形態５では、１つの非オーミック性素子と１つの抵抗変化素子とで１つの不揮発性半導体記憶素子を構成したが、１つずつに限らず複数個の非オーミック性素子をまとめて分離してもよい。
【０１４６】
以上、各実施形態について説明した。各実施の形態では、抵抗変化層がすべてメモリセルホール中に埋め込まれているが、下層電極配線の表層部分に第１の抵抗変化層２１２ａを構成することにより、第１の抵抗変化層２１２ａをメモリセルホールの外側に配置してもよい。
【０１４７】
また、上記した各実施の形態では、抵抗変化層としてタンタル酸化物を用いた例を示したが、タンタル酸化物に代えて、ハフニウム酸化物を用いてもよい。ハフニウム酸化物は、プラズマ窒化処理することにより、窒化ハフニウムが形成される。窒化ハフニウムは、導電性を有する（例えば、基板温度比抵抗２２５μΩｃｍ）ので、ハフニウム酸化物をプラズマ窒化処理することにより共用電極とする本発明の抵抗変化層として、簡便に利用し得る。
【０１４８】
また、第１の抵抗変化層２１２ａに接する第１電極２０１は、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）およびＲｈ（ロジウム）等、抵抗変化層を構成する遷移金属であるタンタルまたはハフニウムの標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成されることが好ましい。このような構成とすることにより、抵抗変化層で抵抗変化動作を安定に起こすことができる。
【０１４９】
また、上記した各実施の形態においては、非オーミック性素子として、ＭＳＭダイオードを用いる場合について説明したが、ＭＳＭダイオードに代えて、ＭＩＭダイオードまたはバリスタを用いてもよい。すなわち、ＭＳＭダイオードの半導体層を、絶縁体層または半導体セラミックス層に置き換えた場合も、上述した実施の形態と同様の作用効果を奏する。
【０１５０】
また、上記説明から、当業者にとっては、本発明の多くの改良や他の実施の形態の創出がなされ得る。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明の実施の態様の一例を当業者に教示する目的で提供されたものである。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１５１】
本発明の不揮発性半導体記憶装置の製造方法は、抵抗変化素子の上部電極と非オーミック性素子の下部電極とを兼ね備えた共用電極を、抵抗変化層の上面をプラズマ窒化処理して形成することにより、素子作製の製造工程を簡略化するとともに、かつ非オーミック性素子の特性ばらつきや耐圧の安定化、不揮発性記憶素子の微細化が図れるため、微細かつ特性が安定したメモリ装置を必要とする種々の電子機器分野に有用である。
【符号の説明】
【０１５２】
５    ワード線デコーダ
６    ビット線デコーダ
７    読み出し回路
１０、４０、７０、１０００    不揮発性半導体記憶装置
１１    基板
１２    能動素子
１２ａ    ソース領域
１２ｂ    ドレイン領域
１２ｃ    ゲート絶縁膜
１２ｄ    ゲート電極
１３、１４、１６、３０、３１、４７、４８、５２、１０２、１０９    層間絶縁層
１５、７１、１０１    下層電極配線
１５ａ、２０１    第１電極
１７、４１、５３、７５、１０３、２０６、１２６０    抵抗変化素子
１８、４２、５４、７６、１０４、２０２、２１２、１２３０    抵抗変化層
１９、４３、５５、７９、１０５、２０３    共用電極
２０、３３、４４、５６、７８、１０６、２０７    非オーミック性素子
２１、３４、４５、５７、８０、１０７、２０４    半導体層（半導体層または絶縁体層）
２２、３５、４６、５８、８１、１０８、１２４０    上部電極（第２電極）
２３、６０    絶縁保護層（層間絶縁層）
２４、２５、２８、５０、５１    埋め込み導体
２６    配線
２７、２７ａ、４９、４９ａ、５９、１１０    上層配線
２９    メモリセルホール
３０ａ    第１絶縁層
３０ｂ    第２絶縁層
３２    溝  
７２    下部配線
７３、７３ａ、８２    接続電極
１８１    抵抗薄膜層
２０５    第２電極
３４１    半導体薄膜層（半導体薄膜層または絶縁体薄膜層）
３５１    電極薄膜層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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