(57)【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配置され、多結晶半導体を主成分とする抵抗変化層とを備え、
前記多結晶半導体は多結晶シリコン、前記第１電極は不純物ドープシリコン、前記第２電極はＡｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、ＴａおよびＺｒの中から選択される不揮発性抵抗変化素子。
【請求項２】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配置され、多結晶半導体を主成分とする抵抗変化層とを備え、
前記多結晶半導体中に含まれる水素濃度が１０１９ｃｍ−３以上である不揮発性抵抗変化素子。
【請求項３】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配置され、多結晶半導体を主成分とする抵抗変化層とを備え、
前記多結晶半導体中には酸素が添加されている不揮発性抵抗変化素子。
【請求項４】
前記多結晶半導体は多結晶シリコン、前記第１電極は不純物ドープシリコン、前記第２電極はＡｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、ＴａおよびＺｒの中から選択される請求項２または３に記載の不揮発性抵抗変化素子。
【請求項５】
前記多結晶半導体中に含まれる水素濃度が１０１９ｃｍ−３以上である請求項３に記載の不揮発性抵抗変化素子。
【請求項６】
前記多結晶半導体は多結晶シリコン、前記第１電極は不純物ドープシリコン、前記第２電極はＡｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、ＴａおよびＺｒの中から選択される請求項５に記載の不揮発性抵抗変化素子。
【請求項７】
前記抵抗変化層は、前記多結晶半導体の結晶粒界に沿って金属フィラメントが形成されることで高抵抗状態から低抵抗状態に変化し、前記多結晶半導体の結晶粒界に沿って形成された金属フィラメントが消滅させられることで低抵抗状態から高抵抗状態に変化する請求項１〜６の何れか１項に記載の不揮発性抵抗変化素子。
【請求項８】
６００℃以上の成膜温度にて多結晶半導体を主成分とする抵抗変化層を第１電極上に形成する工程と、
前記抵抗変化層上に第２電極上を形成する工程と、を備え、
前記多結晶半導体中に含まれる水素濃度が１０１９ｃｍ−３以上になるように成膜条件を設定する不揮発性抵抗変化素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することによってビットあたりのコスト削減や大容量化が進められており、今後も一層の微細化が進展することが要求されている。しかしながら、フラッシュメモリをさらに微細化するためには、短チャネル効果、素子間干渉および素子間ばらつきの抑制など、解決すべき多くの課題がある。そのため、フローティング型フラッシュメモリに代わる新たな記憶装置の実用化が期待されている。
【０００３】
最近、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に代表される２端子の不揮発性抵抗変化素子の開発が盛んにおこなわれている。この素子は、低電圧動作、高速スイッチングおよび微細化が可能という観点から、フローティングゲート型フラッシュメモリを置き換える次世代の大容量記憶装置として有力な候補である。なかでも、アモルファスシリコンを抵抗変化層としたメモリは、そのスイッチング確率の高さや微細化可能性から注目が集まっている。
【０００４】
このような２端子の不揮発性抵抗変化素子を用いて大容量記憶装置を実現するには、いわゆる積層クロスポイント構造を採用する場合がある。この場合、記憶装置の製造工程中に個々の抵抗変化素子が受ける熱履歴は、その抵抗変化素子が第何層目であるかによって変わる。そのため、抵抗変化素子が熱耐性の比較的弱いものである場合、熱履歴によって素子の特性が変化する可能性があり、素子の特性バラツキの原因となる。
【０００５】
特に、抵抗変化膜としてアモルファスシリコンを用いる場合、熱履歴によってはアモルファス構造から多結晶構造へ相変化を起こすことが懸念され、それに伴う体積変化や導電性変化により素子特性が大きく変化する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＵＳ２０１０／００８５７９８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態の目的は、抵抗変化層としてアモルファスシリコンを用いた場合に比べて抵抗変化層の耐熱性を向上させることが可能な不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性抵抗変化素子によれば、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、多結晶半導体を主成分とする抵抗変化層とを備え、前記多結晶半導体は多結晶シリコン、前記第１電極は不純物ドープシリコン、前記第２電極はＡｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、ＴａおよびＺｒの中から選択される。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係る不揮発性抵抗変化素子の概略構成を示す断面図である。
【図２】図２は、図１の抵抗変化層３として多結晶シリコンを用いた時の透過電子顕微鏡像を示す図である。
【図３】図３（ａ）は、図１の不揮発性抵抗変化素子の低抵抗状態を示す断面図、図３（ｂ）は、図１の不揮発性抵抗変化素子の高抵抗状態を示す断面図である。
【図４】図４は、図１の不揮発性抵抗変化素子のスイッチング特性を示す図である。
【図５】図５は、図１の抵抗変化層３の水素含有量が少ない場合と多い場合の２次イオン質量分析結果を示す図である。
【図６】図６は、第３実施形態に係る不揮発性抵抗変化素子の概略構成を示す断面図である。
【図７】図７は、図１、６の抵抗変化層３、３´の水素含有量が少ない場合の金属フィラメント１１の形成経路を模式的に示す図である。
【図８】図８は、図１、６の抵抗変化層３、３´の水素含有量が多い場合の金属フィラメント１１の形成経路を模式的に示す図である。
【図９】図９（ａ）は、図１の抵抗変化層３の水素含有量が少ない場合と多い場合の電圧電流特性を比較して示す図、図９（ｂ）は、図９（ａ）の電圧電流特性の測定方法を示す図である。
【図１０】図１０は、図１、６の抵抗変化層３、３´が高抵抗状態から低抵抗状態に遷移する時の金属イオンの流れを模式的に示す図である。
【図１１】図１１は、図１、６の抵抗変化層３、３´が低抵抗状態から高抵抗状態に遷移する時の金属イオンの流れを模式的に示す図である。
【図１２】図１２（ａ）は、第５実施形態に係る不揮発性抵抗変化素子が適用されるメモリセルアレイの概略構成を示す平面図、図１２（ｂ）は、図１２（ａ）のメモリセルアレイのクロスポイント部分の概略構成を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施形態に係る不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る不揮発性抵抗変化素子の概略構成を示す断面図である。
図１において、この不揮発性抵抗変化素子では、第１電極１上に抵抗変化層３が積層され、抵抗変化層３上に第２電極２が積層されている。ここで、抵抗変化層３の主成分は多結晶半導体であり、抵抗変化層３には結晶粒界４が形成されている。この半導体材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、抵抗変化層３には水素５が添加され、多結晶半導体中に含まれる水素濃度が１０１９ｃｍ−３以上である。
【００１２】
また、抵抗変化層３の多結晶半導体が多結晶シリコンである場合、第１電極１は不純物ドープシリコンを用いることができる。例えば、第１電極１の抵抗率が０．００５Ωｃｍ以下となるように、シリコンに高濃度のＢイオンを注入することができる。また、第２電極２は金属を含む電極であり、例えば、Ａｇを用いることができる。第１電極１および第２電極２は、それ以外の導電性材料を用いるようにしてもよい。例えば、第１電極１および第２電極２として、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などを用いることができる。さらに、このような金属や半導体元素のうち複数を含む合金材料を第１電極１および第２電極２として用いてもよい。また、第１電極１および第２電極２は同じ金属を含んでいてもよい。
【００１３】
図２は、図１の抵抗変化層３として多結晶シリコンを用いた時の透過電子顕微鏡像を示す図である。
図２において、この抵抗変化層２には直径１０ｎｍ程度の結晶粒がみられる。この多結晶シリコンの粒径は必ずしも１０ｎｍである必要はない。大容量記憶装置を実現するためには、不揮発性抵抗変化素子の微細化が必要であるため、多結晶シリコンの粒径も小さい方がより好ましい。典型的には多結晶シリコンの粒径は２ｎｍ〜１０ｎｍである。微細化に伴う不揮発性抵抗変化素子の特性ばらつきを抑える観点から、多結晶シリコンの粒径は２ｎｍ〜５ｎｍである方がより好ましい。なお、多結晶シリコンの粒径は成膜中の温度や原料ガスの流量により制御可能である。
【００１４】
図３（ａ）は、図１の不揮発性抵抗変化素子の低抵抗状態を示す断面図、図３（ｂ）は、図１の不揮発性抵抗変化素子の高抵抗状態を示す断面図である。
図３において、低抵抗状態においては、第２電極２の金属が抵抗変化層３に入り込み、金属フィラメント１１を形成する。一方、高抵抗状態においては、抵抗変化層３に入り込んだ金属フィラメント１１が第２電極２に回収され、抵抗変化層３に形成された金属フィラメント１１が消滅する。この二つの状態間を電圧印加によって可逆的に遷移することで、１ビット分のデータを記憶することができる。
【００１５】
図４は、図１の不揮発性抵抗変化素子のスイッチング特性を示す図である。
図４において、不揮発性抵抗変化素子の第２電極２に与える電圧Ｖｔｏｐを正方向に増大させると（Ｐ１）、セット電圧Ｖｓｅｔ（４Ｖ付近）で電流Ｉｔｏｐが急激に上昇し、高抵抗状態から低抵抗状態へ遷移する。
【００１６】
そして、低抵抗状態では、電圧Ｖｔｏｐがセット電圧Ｖｓｅｔよりある程度小さい範囲では、電圧Ｖｔｏｐにほぼ比例して電流Ｉｔｏｐが流れる（Ｐ２）。
【００１７】
一方、低抵抗状態の不揮発性抵抗変化素子に対して電圧Ｖｔｏｐを負方向に掃引すると、リセット電圧Ｖｒｅｓｅｔ（−２．５Ｖ付近）。で電流Ｉｔｏｐが急激に減少し、低抵抗状態から高抵抗状態へ遷移する（Ｐ３）。
【００１８】
そして、高抵抗状態では、電圧Ｖｔｏｐがリセット電圧Ｖｒｅｓｅｔよりある程度大きい範囲では、電圧Ｖｔｏｐに対して電流Ｉｔｏｐがほとんど流れなくなる（Ｐ４）。
【００１９】
この状態からさらに電圧Ｖｔｏｐを正方向へ掃引すると（Ｐ１）、セット電圧Ｖｓｅｔで電流Ｉｔｏｐが急激に上昇し、高抵抗状態から低抵抗状態へ遷移する。すなわち、この不揮発性抵抗変化素子は、高抵抗状態と低抵抗状態との間で可逆的に遷移し、１ビット分のデータを記憶することができる。
【００２０】
（第２実施形態）
次に、図１の不揮発性抵抗変化素子の製造方法について説明する。
図１において、シリコン単結晶基板にＢイオンを、例えば、加速電圧３０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入し、その後活性化アニールを施すことにより、第１電極１を形成する。
【００２１】
次に、例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により、多結晶シリコンを第１電極１上に堆積することにより、抵抗変化層３を第１電極１上に形成する。ここで、多結晶シリコンの成膜条件は、多結晶シリコン中に含まれる水素濃度が１０１９ｃｍ−３以上になるように設定する。
【００２２】
例えば、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による成膜条件として、原料ガスはＳｉＨ４で、流量、圧力はそれぞれ１００ｓｃｃｍ、０．１Ｔｏｒｒとすることができる。また、成膜温度は６２０℃とすることができる。このような成膜条件の場合、多結晶シリコンの堆積速度は９ｎｍ／ｍｉｎである。
【００２３】
シランガスＳｉＨ４やジシランガスＳｉ２Ｈ６単体を成膜時の原料ガスに用いる場合、多結晶シリコン層に含まれる水素濃度を１０１９ｃｍ−３以上に保つためには、原料ガスに存在する水素が成膜中に脱離しないようにすることが好ましい。このためには、堆積速度をできるだけ速くする必要があり、例えば、成膜中の温度が６２０℃で、９ｎｍ／ｍｉｎ以上の堆積速度で成膜した場合に水素濃度を１０１９ｃｍ−３以上に保つことができる。また、抵抗変化層の膜厚は本実施例の場合は150 nmである。なお、抵抗変化層の膜厚は150nmある必要はなく、典型的には1nm〜300nmである。素子の微細化を考慮すれば膜厚はより薄いほうがよいが、薄すぎると均質な膜とはならないため、2nm〜50nmがより好ましい。
【００２４】
また、成膜中の温度は必ずしも６２０℃である必要はない。水素濃度を１０１９ｃｍ−３以上含む多結晶シリコンを堆積するには、典型的には成膜温度は６００℃〜７００℃とし、堆積速度は９ｎｍ／ｍｉｎ以上に設定することが好ましい。
【００２５】
また、必ずしも原料ガスにシランやジシラン単体を用いる必要はなく、シランやジシランと水素の混合ガスを原料として用いてもよい。この場合も多結晶シリコン中に含まれる水素濃度を１０１９ｃｍ−３以上に保つことが可能である。
【００２６】
次に、スパッタまたは蒸着などの方法にて、多結晶シリコン層上に金属膜を成膜することにより、抵抗変化層３上に第２電極２を形成する。
【００２７】
図５は、図１の抵抗変化層３の水素含有量が少ない場合と多い場合の２次イオン質量分析結果を示す図である。図中横軸の「深さ」は各サンプルの第２電極２と接する表面からの深さである。
図５において、多結晶シリコン中に含まれる水素濃度が１０１９ｃｍ−３より少ないサンプルＳ１では、図４のスイッチング特性が得られなかった。一方、多結晶シリコン中に含まれる水素濃度が１０１９ｃｍ−３以上のサンプルＳ２では、図４のスイッチング特性が得られた。なお、多結晶シリコン中に含まれる水素濃含有量は、抵抗変化層３の深さ方向の中央値、もしくは最頻値を用いることができる。
【００２８】
（第３実施形態）
図６は、第３実施形態に係る不揮発性抵抗変化素子の概略構成を示す断面図である。
図６において、この不揮発性抵抗変化素子では、図１の抵抗変化層３の代わりに抵抗変化層３´が設けられている。この抵抗変化層３´では、多結晶半導体に酸素６が添加されている。
【００２９】
多結晶半導体中に酸素を微量添加することで、不揮発性抵抗変化素子の耐熱性をより向上させることが可能である。特に、第１電極１として不純物ドープシリコンを用いた場合には、抵抗変化層３´に不純物が拡散するのを抑制することができ、大容量記憶装置の信頼性をより向上させることができる。ここで、本発明者らの検討により、酸素を1０21ａｔｏｍｓ／ｃｍ３以上添加することで耐熱性向上効果を得られることがわかっている。
【００３０】
（第４実施形態）
次に、図６の不揮発性抵抗変化素子の製造方法について説明する。
図６において、例えば、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により多結晶シリコン層を成膜することにより、抵抗変化層３´を第１電極１上に形成する。この時、原料ガスにＳｉＨ４と酸素の混合ガスを用いることができる。ここで、多結晶シリコン中に含まれる酸素濃度は、シランガスと酸素との流量比を変化させることで制御できる。
【００３１】
なお、この例では原料ガスに酸素を用いたが、必ずしも酸素である必要はなく、ＮＯガスやＮ２Ｏガスをシランガスと混合させても良い。また、抵抗変化層３´は堆積速度９ｎｍ／ｍｉｎで堆積しているので、水素含有量は１０１９ｃｍ−３以上である。
【００３２】
なお、成膜中のシランガスと酸素の流量比を制御することによって、多結晶シリコンの粒径を制御することが可能である。大容量記憶装置を実現するためには、不揮発性抵抗変化素子の微細化が必要であるため、多結晶シリコンの粒径も小さいほうが好ましい。典型的には２ｎｍ〜１０ｎｍであり、微細化に伴う不揮発性抵抗変化素子の特性ばらつきを抑える観点から、２ｎｍ〜５ｎｍである方がより好ましい。
【００３３】
図７は、図１、６の抵抗変化層３、３´の水素含有量が少ない場合の金属フィラメント１１の形成経路を模式的に示す図である。なお、以下の例では、第１電極１がＡｇにて構成されている場合を例にとって説明する。
図７において、多結晶シリコンは緻密に結合しているため、結晶相内部では、第１電極から供給された金属Ａｇが侵入する空隙が非常に小さく、金属Ａｇの移動に必要な活性化エネルギーは高い。そのため、金属フィラメント１１が主に結晶粒界４に沿って形成される。
【００３４】
この時、多結晶シリコンの水素含有量が少ない場合、結晶粒界４であっても空隙は小さく、金属Ａｇの移動に必要な活性化エネルギーは大きい。そのため、金属フィラメント１１が抵抗変化層３、３´に形成されにくい。
【００３５】
図８は、図１、６の抵抗変化層３、３´の水素含有量が多い場合の金属フィラメント１１の形成経路を模式的に示す図である。
図８において、多結晶シリコンの水素含有量が多い場合、結晶相内は多結晶シリコンが緻密に結合しているため、水素は主にＳｉ−Ｈ結合やＳｉ−ＯＨ結合により結晶粒界４に存在する。そのため、結晶粒界間のＳｉ同士の距離が構造的に拡大され、第１電極１から供給された金属Ａｇが侵入しやすくなる。その結果、金属フィラメント１１が抵抗変化層３、３´に形成されやすくなる。
【００３６】
図９（ａ）は、図１の抵抗変化層３の水素含有量が少ない場合と多い場合の電圧電流特性を比較して示す図、図９（ｂ）は、図９（ａ）の電圧電流特性の測定方法を示す図である。
図９（ｂ）において、電流計１２を介して第１電極１と第２電極２とを接続することにより、抵抗変化層３の電圧電流特性を計測した。
この結果、図９（ａ）に示すように、多結晶シリコン中に含まれる水素濃度が１０１９ｃｍ−３より少ないサンプルＳ１では、多結晶シリコン中に含まれる水素濃度が１０１９ｃｍ−３以上のサンプルＳ２に比べて、電流量が大きかった。
【００３７】
多結晶シリコンの場合、電子は結晶粒界４をホッピングしながら移動する。このため、電流が大きいことは、電子が結晶粒界４をホッピングしやすいことを示し、結晶粒界４に存在する空隙が小さいことを示す。多結晶シリコンに添加された水素が少なくなると、多結晶シリコンに流れる電流値が低下しており、電子が結晶粒界４をホッピングしにくいことが判る。
【００３８】
さらに、金属元素が侵入する結晶粒界にＯＨ基がある場合、下記の反応により金属イオンが形成されやすくなる。
Ａｇ＋ＯＨaＡｇ（ＯＨ）aＡｇ＋＋ＯＨ−
【００３９】
金属フィラメント１１を形成する金属がイオン化しやすいことは、スイッチング特性の向上に大きく寄与する。図１、６の不揮発性抵抗変化素子は、電圧印加によって、抵抗変化層３内に侵入した金属元素の形成する金属フィラメント１１の生成消滅を制御している。
【００４０】
金属元素が電圧によって移動するためには、金属元素がイオン化していることが好ましく、金属元素の移動パスにＯＨ基が多い場合は、金属元素はイオン化しやすい。
【００４１】
図１０は、図１、６の抵抗変化層３、３´が高抵抗状態から低抵抗状態に遷移する時の金属イオンの流れを模式的に示す図である。
図１０において、セット電界ＥＳが抵抗変化層３、３´に印加されることにより、金属元素は金属フィラメント１１を形成する方向に移動する。
【００４２】
図１１は、図１、６の抵抗変化層３、３´が低抵抗状態から高抵抗状態に遷移する時の金属イオンの流れを模式的に示す図である。
図１１において、リセット電界ＥＲが抵抗変化層３、３´に印加されることにより、金属元素は金属フィラメント１１を消滅させる方向に移動する。このような機構により、多結晶シリコンを抵抗変化層３、３´とした不揮発性記憶素子が実現できる。
【００４３】
（第５実施形態）
図１２（ａ）は、第５実施形態に係る不揮発性抵抗変化素子が適用されるメモリセルアレイの概略構成を示す平面図、図１２（ｂ）は、図１２（ａ）のメモリセルアレイのクロスポイント部分の概略構成を示す断面図である。
図１２（ａ）において、半導体チップ２０には、下部配線２１がロウ方向に形成され、上部配線２４がカラム方向に形成されている。そして、下部配線２１と上部配線２４との間には、整流素子２２を介してメモリセル２３が配置されている。なお、整流素子２２は省略される場合もある。この場合は、メモリセルアレイの高さ（図１２（ａ）の紙面垂直方向）の高さを低くすることができ、不揮発性抵抗変化素子の加工を容易にすることができる。
【００４４】
ここで、メモリセル２３は、例えば、図１の不揮発性抵抗変化素子を用いることができ、第２電極２上に抵抗変化層３が積層され、抵抗変化層３上に第１電極１が積層されている。なお、メモリセル２３は、図６の不揮発性抵抗変化素子を用いるようにしてもよい。
【００４５】
そして、選択セルの書き込みを行う場合、選択カラムの下部配線２１にセット電圧Ｖｓｅｔを印加し、非選択カラムの下部配線２１にセット電圧Ｖｓｅｔの１／２の電圧を印加する。また、選択ロウの上部配線２４に０Ｖを印加し、非選択ロウの上部配線２４にセット電圧Ｖｓｅｔの１／２の電圧を印加する。
【００４６】
この結果、選択ロウおよび選択カラムで指定される選択セルにはセット電圧Ｖｓｅｔが印加され、書き込みが行われる。一方、非選択カラムおよび選択ロウで指定される半選択セルにはセット電圧Ｖｓｅｔの１／２の電圧が印加されるので書き込まれない。また、選択カラムおよび非選択ロウで指定される半選択セルにはセット電圧Ｖｓｅｔの１／２の電圧が印加されるので書き込まれない。また、非選択ロウおよび非選択カラムで指定される非選択セルには０Ｖが印加されるので書き込まれない。したがって、選択セルにのみＶｓｅｔを印加して書き込みをおこなうことができる。
【００４７】
選択セルの読み出しを行う場合、選択カラムの下部配線２１にリード電圧Ｖｒｅａｄの１／２の電圧を印加し、非選択カラムの下部配線２１に０Ｖを印加する。また、選択ロウの上部配線２４にリード電圧Ｖｒｅａｄの−１／２の電圧を印加し、非選択ロウの上部配線２４に０Ｖを印加する。
【００４８】
この結果、選択ロウおよび選択カラムで指定される選択セルにはリード電圧Ｖｒｅａｄが印加され、読み出しが行われる。一方、非選択カラムおよび選択ロウで指定される半選択セルにはリード電圧Ｖｒｅａｄの−１／２の電圧が印加されるので、読み出されない。また、選択カラムおよび非選択ロウで指定される半選択セルにはリード電圧Ｖｒｅａｄの１／２の電圧が印加されるので、読み出されない。また、非選択ロウおよび非選択カラムで指定される非選択セルには０Ｖが印加されるので、読み出されない。
【００４９】
選択セルの消去を行う場合、選択カラムの下部配線２１にリセット電圧Ｖｒｅｓｅｔを印加し、非選択カラムの下部配線２１にリセット電圧Ｖｒｅｓｅｔの１／２の電圧を印加する。また、選択ロウの上部配線２４に０Ｖを印加し、非選択ロウの上部配線２４にリセット電圧Ｖｒｅｓｅｔの１／２の電圧を印加する。
【００５０】
この結果、選択ロウおよび選択カラムで指定される選択セルにはリセット電圧Ｖｒｅｓｅｔが印加され、消去が行われる。一方、非選択カラムおよび選択ロウで指定される半選択セルにはリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加されるので、消去されない。また、選択カラムおよび非選択ロウで指定される半選択セルにはリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加されるので、消去されない。また、非選択ロウおよび非選択カラムで指定される非選択セルには０Ｖが印加されるので、消去されない。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１  第１電極、２  第２電極、３、３´  抵抗変化層、４  結晶粒界、５  水素、６  酸素、１１  金属フィラメント、２０  半導体チップ、２１  下部配線、２２  整流素子、２３  メモリセル、２４  上部配線
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図２】
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