(57)【特許請求の範囲】
【請求項１】
伝送線路と、
第１チャンネルから第Ｎチャンネルまで順に並んで前記伝送線路に並列に接続されており、第１チャンネルから第Ｎチャンネルに対して予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されるＮ個の光トリガ型トランジスタ回路を備えており、
前記光トリガ型トランジスタ回路は、それぞれ、
入力端子にパラレル電気信号が入力されるとともに、出力端子が前記伝送線路に接続されている第１のトランジスタと、
一方の端子が前記第１のトランジスタの制御端子に接続されるとともに、前記光トリガパルスが照射される光電変換素子と、
一方の端子が前記光電変換素子の他方の端子に接続されている充電用キャパシタと、
前記第１のトランジスタの制御端子に負のバイアス電圧を印加して、前記第１のトランジスタをノーマリオフ状態にする並列抵抗と、
前記光電変換素子の他方の端子及び前記充電用キャパシタの一方の端子に接続されて、第１の正のバイアス電圧を印加する第１のバイアス抵抗と、
前記光電変換素子に対して前記第１の正のバイアス電圧を印加する経路に介在された第２のトランジスタと、
前記充電用キャパシタの他方の端子に接続されて、第２の正のバイアス電圧を印加する第２のバイアス抵抗とを有し、
前記第２の正のバイアス電圧を印加する前記第２のバイアス抵抗は、更に、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタの制御端子に接続されて当該第２のトランジスタをノーマリオン状態にすることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項２】
請求項１において、
前記光電変換素子は、前記光トリガパルスが照射されると抵抗値が減少して、その一方の端子から正の電気パルスを発生して前記第１のトランジスタをオン状態にするとともに、その他方の端子から負の電気パルスを発生して前記第２のトランジスタをオフ状態にすることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項３】
請求項１または請求項２において、
前記光電変換素子は、ＭＳＭ−ＰＤまたはpinフォトダイオードまたはアバランシェフォトダイオードのいずれかであることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記第１のトランジスタと第２のトランジスタは、ＨＥＭＴまたはＣＭＯＳまたはバイポーラトランジスタのいずれかであることを特徴とする光トリガ型パラレルシリアル変換回路。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記第１のトランジスタの入力端子には、差動信号入力用の信号終端回路が備えられていることを特徴とする光トリガ型パラレルシリアル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光トリガ型パラレルシリアル変換回路、より詳しくは低速な複数のパラレル電気信号を高速なシリアル電気信号に変換するＮ対１の光トリガ型パラレルシリアル変換回路に関するものである。
【背景技術】
【０００２】
近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。このため、帯域利用効率・柔軟性・拡張性の面に優れる光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。
【０００３】
このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（<1Gbps）パラレル信号を、光ファイバで用いられる高速な（>10Gbps）シリアル信号に変換するという動作を、バースト信号に対して行わなければならない。
【０００４】
一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のために、このようなバースト信号に対応することが困難であるとともに、多くの場合、変換回路自体が大規模なものとなるため大きな消費電力を必要とした。
【０００５】
これらの問題を解決するため、光トリガ型サンプリング回路が提案されている（例えば、特許文献１、非特許文献１参照）。
更にそれを発展させ、差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したパラレルシリアル変換回路（例えば、特許文献２、非特許文献２参照）も提案されている。
【０００６】
この差動トリガ方式パラレルシリアル変換回路の一例である従来の光トリガ型パラレルシリアル変換回路を図３に示す。
この光トリガ型パラレルシリアル変換回路１００は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１００−１〜１００−Ｎが、伝送線路Ｌに並列に接続されて構成されている。
【０００７】
接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ループ状に接続されている。
【０００８】
各光トリガ型トランジスタ回路１００−１〜１００−Ｎは、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第１のトランジスタＴｒ111〜Ｔｒ1N1と、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第２のトランジスタＴｒ112〜Ｔｒ1N2と、トランジスタ制御回路Ｃｏ101〜Ｃｏ10Nとで構成されている。
【０００９】
第１のトランジスタＴｒ111〜Ｔｒ1N1と第２のトランジスタＴｒ112〜Ｔｒ1N2は直列接続されている。
更に詳述すると、第１のトランジスタＴｒ111〜Ｔｒ1N1は、その出力端子（ソース端子）が伝送線路Ｌに接続されている。第２のトランジスタＴｒ112〜Ｔｒ1N2は、その出力端子（ソース端子）が第１のトランジスタＴｒ111〜Ｔｒ1N1の入力端子（ドレイン端子）に接続され、その入力端子（ドレイン端子）が信号入力端子ｔ101〜ｔ10Nに接続されている。
第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子（ゲート端子）と、第２のトランジスタＴｒ112〜Ｔｒ1N2の制御端子（ゲート端子）の接続状態は後述する。
【００１０】
トランジスタ制御回路Ｃｏ101〜Ｃｏ10Nは、光電変換部ＯＥ101〜ＯＥ10Nと、充電用キャパシタＣ101〜Ｃ10Nと、並列抵抗Ｒ111〜Ｒ1N1、Ｒ112〜Ｒ1N2と、バイアス抵抗Ｒ113〜Ｒ1N3と、バイアス抵抗Ｒ114〜Ｒ1N4により構成されている。
【００１１】
光電変換部ＯＥ101〜ＯＥ10Nは、光電変換素子として、一つのＭＳＭ−ＰＤ（Metal−Semiconductor−Metal Photo Detector）Ｍ101〜Ｍ10Nを備えている。
【００１２】
光電変換部ＯＥ101〜ＯＥ10Nには、一定の時間間隔τをあけて光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
【００１３】
ＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nの一方の端子（図３では右側の端子）には、並列抵抗Ｒ111〜Ｒ1N1，Ｒ112〜Ｒ1N2が接続される。
ＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nの他方の端子（図３では左側の端子）には、充電用キャパシタＣ101〜Ｃ10Nと、バイアス抵抗Ｒ113〜Ｒ1N3と、バイアス抵抗Ｒ114〜Ｒ1N4が接続されている。
充電用キャパシタＣ101〜Ｃ10Nと、バイアス抵抗Ｒ114〜Ｒ1N4は、レベル変換回路としても機能するものである。なおレベル変換動作については後述する。
【００１４】
並列抵抗Ｒ111，Ｒ112〜Ｒ1N1Ｒ1N2には負のバイアス電圧ＶNLが入力され、バイアス抵抗Ｒ113〜Ｒ1N3には正のバイアス電圧ＶMSMが入力され、バイアス抵抗Ｒ114〜Ｒ1N4には正のバイアス電圧ＶNHが入力されている。
【００１５】
並列抵抗Ｒ111，Ｒ112〜Ｒ1N1Ｒ1N2に入力される負のバイアス電圧ＶNLは、第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子（ゲート端子）に印加され、第１のトランジスタＴｒ111〜Ｔｒ1N1をノーマリオフにする電圧値に設定されている。
バイアス抵抗Ｒ114〜Ｒ1N4に入力される正のバイアス電圧ＶNHは、第２のトランジスタＴｒ112〜Ｔｒ1N2をノーマリオンにする電圧値に設定されている。
【００１６】
光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nは、その一方の端子（図３では右側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎの第１のトランジスタＴｒ111〜Ｔｒ1N1の制御端子に接続されている。
【００１７】
光トリガ型トランジスタ回路１００−１〜１００−ＮのＭＳＭ−ＰＤ  Ｍ101〜Ｍ10Nは、その他方の端子（図３では左側の端子）が、当該光トリガ型トランジスタ回路１００−１〜１００−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１００−１〜１００−Ｎの第２のトランジスタＴｒ112〜Ｔｒ1N2の制御端子に接続されている。
【００１８】
例えば、第１チャンネルのＭＳＭ−ＰＤ  Ｍ101の他方の端子は、並び順が一つ下位の第Ｎチャンネルの第２のトランジスタＴｒ1N2の制御端子に接続され、第２チャンネルのＭＳＭ−ＰＤ  Ｍ102の他方の端子は、並び順が一つ下位の第１チャンネルの第２のトランジスタＴｒ112の制御端子に接続され、第ｋチャンネルのＭＳＭ−ＰＤ  Ｍ10kの他方の端子は、並び順が一つ下位の第（ｋ−１）チャンネルの第２のトランジスタＴｒ1(k-1)2の制御端子に接続され、第ＮチャンネルのＭＳＭ−ＰＤ  Ｍ10Nの他方の端子は、並び順が一つ下位の第（Ｎ―１）チャンネルの第２のトランジスタＴｒ1(N-1)2の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１００−１〜１００−Ｎによる、ループ状の接続が形成されるのである。
【００１９】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎの光電変換部ＯＥ101〜ＯＥ10Nには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１００から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。
【００２０】
光トリガパルスＰ1〜ＰNの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１００−３の光電変換部ＯＥ103に光トリガパルスＰ3が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎの光電変換部ＯＥ10Nに光トリガパルスＰNが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されていく、
という具合に、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
【００２１】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎの信号入力端子ｔ101〜ｔ10Nには、それぞれ個別に、パラレル電気信号ＳＰ1〜ＳＰNが入力される。
【００２２】
次に、上記構成となっている光トリガ型パラレルシリアル変換回路１００により、パラレルシリアル変換をする動作を説明する。
【００２３】
先ず、第１チャンネルの光トリガ型トランジスタ回路１００−１により、パラレル電気信号ＳＰ1を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ1を出力する動作を説明する。
【００２４】
第１チャンネルの光トリガ型トランジスタ回路１００−１の光電変換部ＯＥ101に光トリガパルスＰ1が入射されていないときには、負のバイアス電圧ＶNLが制御端子に入力されているトランジスタＴｒ111は、ノーマリオフになっており、正のバイアス電圧ＶNHが制御端子に入力されているトランジスタＴｒ112はノーマリオンになっている。
また正のバイアス電圧ＶMSMにより、充電用キャパシタＣ101に電荷が充電される。
【００２５】
第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射されると、ＭＳＭ−ＰＤ  Ｍ101は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ101に蓄積されていた電荷はＭＳＭ−ＰＤ  Ｍ101を通って高速に放電され、並列抵抗Ｒ111，Ｒ112に流れるため、ＭＳＭ−ＰＤ  Ｍ101の一方の端子（図３では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ  Ｍ101の他方の端子（図３では左側の端子）から負の電気パルスが発生する。
【００２６】
ＭＳＭ−ＰＤ  Ｍ101の一方の端子（図３では右側の端子）から発生した正の電気パルスは、第１のトランジスタＴｒ111の制御端子に入力される。そうすると、トランジスタＴｒ111はノーマリオフ状態からオン状態になる。
このため、第１チャンネルの信号入力端子ｔ101に入力されたパラレル電気信号ＳＰ1が、ノーマリオンになっている第２のトランジスタＴｒ112及びオン状態になった第１のトランジスタＴｒ111を通って、伝送線路Ｌに向かって流れ始める。
【００２７】
第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射された時点から時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１００−２の光電変換部ＯＥ102に光トリガパルスＰ2が入射される。
【００２８】
第２チャンネルの光電変換部ＯＥ102に光トリガパルスＰ2が入射されると、ＭＳＭ−ＰＤ  Ｍ102は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ102に蓄積されていた電荷はＭＳＭ−ＰＤ  Ｍ102を通って高速に放電され、並列抵抗Ｒ121，Ｒ122に流れるため、ＭＳＭ−ＰＤ  Ｍ102の一方の端子（図３では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ  Ｍ102の他方の端子（図３では左側の端子）から負の電気パルスが発生する。
【００２９】
第２チャンネルのＭＳＭ−ＰＤ  Ｍ102の他方の端子（図３では左側の端子）から発生した負の電気パルスは、第２チャンネルの充電用キャパシタＣ102により直流成分が除去された後、第２チャンネルのバイアス抵抗Ｒ124に印加されているバイアス電圧ＶNHでレベル調整（レベル変換）がされてから、第１チャンネルの第２のトランジスタＴｒ112の制御端子に入力される。そうすると、第１チャンネルの第２のトランジスタＴｒ112はノーマリオン状態からオフ状態になる。
このため、第１チャンネルの信号入力端子ｔ101から第２のトランジスタＴｒ112及び第１のトランジスタＴｒ111を通って伝送線路Ｌに向かって流れていた電気信号が遮断される。
【００３０】
このように、第１チャンネルの光電変換部ＯＥ101に光トリガパルスＰ1が入射された時点から、第２チャンネルの光電変換部ＯＥ102に光トリガパルスＰ2が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１００−１では、信号入力端子ｔ101から第２のトランジスタＴｒ112及び第１のトランジスタＴｒ111を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ1として、伝送線路Ｌに出力される。
【００３１】
以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１００−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１００−２〜１００−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ2〜ＳＳNが出力される。
【００３２】
このようにして出力された各シリアル電気信号ＳＳ1〜ＳＳNが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。
【００３３】
第Ｎチャンネルの光トリガ型トランジスタ回路１００−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳNが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ1〜ＳＰNを高速なシリアル電気信号ＳＳに変換することができる。
【００３４】
なお、図３に示す光トリガ型パラレルシリアル変換回路１００を差動入力型としたものが、図４に示す光トリガ型パラレルシリアル変換回路１００Ａである。
この光トリガ型パラレルシリアル変換回路１００Ａには、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号方式）で用いているような差動信号となっている、パラレル電気信号ＳＰ1-1，ＳＰ1-2〜ＳＰN-1，ＳＰN-2が入力される。
このため、各チャンネルの光トリガ型トランジスタ回路１００−１〜１００−Ｎには、信号入力端子ｔ101-1，ｔ101-2〜ｔ10N-1，ｔ10N-2や、終端抵抗ｒ101-1，ｒ101-2〜ｒ10N-1，ｒ10N-2や、信号入力用トランジスタＴｒ113〜Ｔｒ1N3等により構成された、差動信号入力用の信号終端回路が備えられている。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開2004-88660号公報（段落番号0037、第１図）
【特許文献２】特開2012-004617号公報（段落番号0044、第1図）
【非特許文献】
【００３６】
【非特許文献１】リョウヘイ・ウラタ（R．Urata）、他４名「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping:40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、2008年3月、第26巻、第6号、pp.692-703
【非特許文献２】石川裕士、他5名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン（A novel optically clocked transistor array using differential operation，for parallel‐to‐serial conversion）」、イーシーオーシー２０１０（ECOC 2010）
【発明の概要】
【発明が解決しようとする課題】
【００３７】
ところで、上述した従来の差動トリガ方式の光トリガ型パラレルシリアル変換回路１００，１００Ａでは、サンプリングされる信号は、信号入力端子ｔ101〜ｔ10N、ｔ101-1，ｔ101-2〜ｔ10N-1，ｔ10N-2から伝送線路Ｌまで、二つのトランジスタＴｒ111〜Ｔｒ1N1、Ｔｒ112〜Ｔｒ1N2を経由して出力されていた。このため、サンプリングされた信号（シリアル電気信号ＳＳ1〜ＳＳN）が減衰した形で出力されてしまうという問題があった。
【００３８】
そこで本発明では、光電変換部のバイアス電圧をトランジスタで制御することにより、サンプリングされる信号が信号入力端子から信号出力ライン（伝送線路Ｌ）までの間に一つのトランジスタのみを経由するようにし、それを通じて信号出力を増大せしめるとともに、より小さな電圧振幅ないし電流振幅の入力信号を扱うことが可能となり、本回路および本回路を使用したシステム全体の消費電力を減少せしめる、差動トリガ方式の光トリガ型パラレルシリアル変換回路を提供する。
【課題を解決するための手段】
【００３９】
上記課題を解決する本発明は、
伝送線路と、
第１チャンネルから第Ｎチャンネルまで順に並んで前記伝送線路に並列に接続されており、第１チャンネルから第Ｎチャンネルに対して予め決めた一定の時間間隔をあけてチャンネルの順番に沿い光トリガパルスが順次且つ周回的に照射されるＮ個の光トリガ型トランジスタ回路を備えており、
前記光トリガ型トランジスタ回路は、それぞれ、
入力端子にパラレル電気信号が入力されるとともに、出力端子が前記伝送線路に接続されている第１のトランジスタと、
一方の端子が前記第１のトランジスタの制御端子に接続されるとともに、前記光トリガパルスが照射される光電変換素子と、
一方の端子が前記光電変換素子の他方の端子に接続されている充電用キャパシタと、
前記第１のトランジスタの制御端子に負のバイアス電圧を印加して、前記第１のトランジスタをノーマリオフ状態にする並列抵抗と、
前記光電変換素子の他方の端子及び前記充電用キャパシタの一方の端子に接続されて、第１の正のバイアス電圧を印加する第１のバイアス抵抗と、
前記光電変換素子に対して前記第１の正のバイアス電圧を印加する経路に介在された第２のトランジスタと、
前記充電用キャパシタの他方の端子に接続されて、第２の正のバイアス電圧を印加する第２のバイアス抵抗とを有し、
前記第２の正のバイアス電圧を印加する前記第２のバイアス抵抗は、更に、当該光トリガ型トランジスタ回路に対して並び順が一つ下位の光トリガ型トランジスタ回路の前記第２のトランジスタの制御端子に接続されて当該第２のトランジスタをノーマリオン状態にすることを特徴とする。
【００４０】
また本発明は、
前記光電変換素子は、前記光トリガパルスが照射されると抵抗値が減少して、その一方の端子から正の電気パルスを発生して前記第１のトランジスタをオン状態にするとともに、その他方の端子から負の電気パルスを発生して前記第２のトランジスタをオフ状態にすることを特徴とする。
【００４１】
また本発明は、
前記光電変換素子は、ＭＳＭ−ＰＤまたはpinフォトダイオードまたはアバランシェフォトダイオードのいずれかであることを特徴とする。
【００４２】
また本発明は、
前記第１のトランジスタと第２のトランジスタは、ＨＥＭＴまたはＣＭＯＳまたはバイポーラトランジスタのいずれかであることを特徴とする。
【００４３】
また本発明は、
前記第１のトランジスタの入力端子には、差動信号入力用の信号終端回路が備えられていることを特徴とする。
【発明の効果】
【００４４】
従来の光トリガ型パラレルシリアル変換回路では、サンプリングされる信号は、信号入力端子から信号出力ライン（伝送線路）まで二つのトランジスタを経由して出力されていた。このため、サンプリングされた信号が減衰した形で出力されるという課題があった。
本発明では、光電変換素子のバイアス電圧を第２のトランジスタで制御することにより、サンプリングされる信号が、信号入力端子から信号出力ラインまでの間に一つの第１のトランジスタのみを経由する構成とした。
このため、サンプリングされた信号出力を増大せしめるとともに、より小さな電圧振幅ないし電流振幅の入力信号を扱うことが可能となり、本回路の消費電力を減少させることを可能とする優れた効果を奏する。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１に係る光トリガ型パラレルシリアル変換回路を示す回路図。
【図２】本発明の実施例２に係る光トリガ型パラレルシリアル変換回路を示す回路図。
【図３】従来技術に係る光トリガ型パラレルシリアル変換回路を示す回路図。
【図４】従来技術に係る光トリガ型パラレルシリアル変換回路を示す回路図。
【発明を実施するための形態】
【００４６】
以下、本発明に係る光トリガ型パラレルシリアル変換回路を、実施例に基づき詳細に説明する。
【００４７】
［実施例１］
図１は本発明の実施例１に係る、モノリシック集積して構成された差動トリガ方式の光トリガ型パラレルシリアル変換回路１０を示す。
この光トリガ型パラレルシリアル変換回路１０は、Ｎ対１のパラレルシリアル変換を行うものであり、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個（Ｎは２以上の整数）の光トリガ型トランジスタ回路１０−１〜１０−Ｎが、伝送線路Ｌに並列に接続されて構成されている。
【００４８】
接続状態の詳細は後述するが、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎは、ループ状に接続されている。
【００４９】
各光トリガ型トランジスタ回路１０−１〜１０−Ｎは、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第１のトランジスタＴｒ11〜ＴｒN1と、ＨＥＭＴ（High-Electron-Mobility Transistor）でなる第２のトランジスタＴｒ12〜ＴｒN2を含むトランジスタ制御回路Ｃｏ1〜ＣｏNとで構成されている。
【００５０】
第１のトランジスタＴｒ11〜ＴｒN1は、その出力端子（ソース端子）が伝送線路Ｌに接続され、その入力端子（ドレイン端子）が信号入力端子ｔ1〜ｔNに接続されている。
【００５１】
トランジスタ制御回路Ｃｏ1〜ＣｏNは、光電変換部ＯＥ1〜ＯＥNと、充電用キャパシタＣ1〜ＣNと、並列抵抗Ｒ11〜ＲN1、Ｒ12〜ＲN2と、第１のバイアス抵抗Ｒ13〜ＲN3と、第２のバイアス抵抗Ｒ14〜ＲN4と、第２のトランジスタＴｒ12〜ＴｒN2により構成されている。
【００５２】
光電変換部ＯＥ1〜ＯＥNは、光電変換素子として、一つのＭＳＭ−ＰＤ（Metal−Semiconductor−Metal Photo Detector）Ｍ1〜ＭNを備えている。ＭＳＭ−ＰＤ  Ｍ1〜ＭNの一方の端子（図１では右側の端子）は、第１のトランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に接続されている。
【００５３】
光電変換部ＯＥ1〜ＯＥNのＭＳＭ−ＰＤ  Ｍ1〜ＭNには、一定の時間間隔τをあけて光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。光トリガパルスＰ1〜ＰNの半値幅は、時間間隔τよりも十分に狭くなっている。
【００５４】
充電用キャパシタＣ1〜ＣNの一方の端子（図１では右側の端子）は、ＭＳＭ−ＰＤ  Ｍ1〜ＭNの他方の端子（図１では左側の端子）に接続されている。
【００５５】
並列抵抗Ｒ11〜ＲN1，Ｒ12〜ＲN2は、ＭＳＭ−ＰＤ  Ｍ1〜ＭNの一方の端子（図１では右側の端子）及び第１のトランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に接続されている。
第１のバイアス抵抗Ｒ13〜ＲN3は、ＭＳＭ−ＰＤ  Ｍ1〜ＭNの他方の端子（図１では左側の端子）及び充電用キャパシタＣ1〜ＣNの一方の端子（図１では右側の端子）に接続されている。
第２のバイアス抵抗Ｒ14〜ＲN4は、充電用キャパシタＣ1〜ＣNの他方の端子（図１では左側の端子）に接続されている。
なお充電用キャパシタＣ1〜ＣNと、バイアス抵抗Ｒ14〜ＲN4は、レベル変換回路としても機能するものである。なおレベル変換動作については後述する。
【００５６】
並列抵抗Ｒ11，Ｒ12〜ＲN1ＲN2には負のバイアス電圧ＶNLが入力され、第１のバイアス抵抗Ｒ13〜ＲN3には第１の正のバイアス電圧ＶMSMが入力され、第２のバイアス抵抗Ｒ14〜ＲN4には第２の正のバイアス電圧ＶNHが入力されている。
この場合、第１の正のバイアス電圧ＶMSMの値は、第２の正のバイアス電圧ＶNHの値よりも大きくなっている。
【００５７】
並列抵抗Ｒ11，Ｒ12〜ＲN1ＲN2に入力される負のバイアス電圧ＶNLは、第１のトランジスタＴｒ11〜ＴｒN1の制御端子（ゲート端子）に印加され、第１のトランジスタＴｒ11〜ＴｒN1をノーマリオフにする電圧値に設定されている。
第１のバイアス抵抗Ｒ13〜ＲN3に入力される第１の正のバイアス電圧ＶMSMは、充電用キャパシタＣ1〜ＣNに印加され、充電用キャパシタＣ1〜ＣNに電荷が充電される。この場合、充電用キャパシタＣ1〜ＣNの一方の端子（図１では右側の端子）側が正となり、他方の端子（図１では左側の端子）側が負となる状態で、充電用キャパシタＣ1〜ＣNに電荷が充電される。
第２のバイアス抵抗Ｒ14〜ＲN4に入力される第２の正のバイアス電圧ＶNHは、第２のトランジスタＴｒ12〜ＴｒN2をノーマリオンにする電圧値に設定されている。
【００５８】
第２のトランジスタＴｒ12〜ＴｒN2は、ＭＳＭ−ＰＤ  Ｍ1〜ＭNに対して第１の正のバイアス電圧ＶMSMを印加する経路に介在されている。この例では、第２のトランジスタＴｒ12〜ＴｒN2は、第１のバイアス抵抗Ｒ13〜ＲN3と第１の正のバイアス電圧ＶMSMが入力される端子との間に介在されている。
なお、第２のトランジスタＴｒ12〜ＴｒN2を、第１のバイアス抵抗Ｒ13〜ＲN3とＭＳＭ−ＰＤ  Ｍ1〜ＭNの他方の端子（図１では左側の端子）との間の位置に介在するようにしてもよい。
【００５９】
光トリガ型トランジスタ回路１０−１〜１０−Ｎの第２のバイアス抵抗Ｒ14〜ＲN4は、当該光トリガ型トランジスタ回路１０−１〜１０−Ｎに対して並び順が一つ下位の光トリガ型トランジスタ回路１０−１〜１０−Ｎの第２のトランジスタＴｒ12〜ＴｒN2の制御端子に接続されている。これにより、第２のトランジスタＴｒ12〜ＴｒN2に第２の正のバイアス電圧ＶNHが印加され第２のトランジスタＴｒ12〜ＴｒN2はノーマリオン状態になる。
【００６０】
第２のバイアス抵抗Ｒ14〜ＲN4の接続状態は、例えば、第１チャンネルの第２のバイアス抵抗Ｒ14は、並び順が一つ下位の第Ｎチャンネルの第２のトランジスタＴｒN2の制御端子に接続され、第２チャンネルの第２のバイアス抵抗Ｒ24は、並び順が一つ下位の第１チャンネルの第２のトランジスタＴｒ12の制御端子に接続され、第ｋチャンネルの第２のバイアス抵抗Ｒk4は、並び順が一つ下位の第（ｋ−１）チャンネルの第２のトランジスタＴｒ(k-1)2の制御端子に接続され、第Ｎチャンネルの第２のバイアス抵抗ＲN4は、並び順が一つ下位の第（Ｎ―１）チャンネルの第２のトランジスタＴｒ(N-1)2の制御端子に接続されている。
このような接続により、第１チャンネルから第Ｎチャンネルまで順に並んだＮ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎによる、ループ状の接続が形成されるのである。
【００６１】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの光電変換部ＯＥ1〜ＯＥNには、予め決めた一定の時間間隔τをあけて、チャンネルの順番に沿い、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
なお、時間間隔τは、光トリガ型シリアルパラレル変換回路１０から出力されるシリアル電気信号ＳＳ（詳細は後述）のユニットインターバルに相当するものである。
【００６２】
光トリガパルスＰ1〜ＰNの照射状態を具体的に説明すると、
・第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ1に光トリガパルスＰ1が入射されてから、時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ2に光トリガパルスＰ2が入射され、
・第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ2に光トリガパルスＰ2が入射されてから、時間間隔τが経過した時点で、第３チャンネルの光トリガ型トランジスタ回路１０−３の光電変換部ＯＥ3に光トリガパルスＰ3が入射され、
・以降は同様に、時間間隔τごとに、並び順がより上位の光トリガ型トランジスタ回路の光電変換部に光トリガパルスが順次入射され、
・第Ｎチャンネルの光トリガ型トランジスタ回路１０−Ｎの光電変換部ＯＥNに光トリガパルスＰNが入射されてから、時間間隔τが経過した時点で、第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ1に光トリガパルスＰ1が入射されていく、
という具合に、光トリガパルスＰ1〜ＰNが順次且つ周回的に照射される。
【００６３】
第１〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎの信号入力端子ｔ1〜ｔNには、それぞれ個別に、パラレル電気信号ＳＰ1〜ＳＰNが入力される。
【００６４】
次に、上記構成となっている光トリガ型パラレルシリアル変換回路１０により、パラレルシリアル変換をする動作を説明する。
【００６５】
先ず、第１チャンネルの光トリガ型トランジスタ回路１０−１により、パラレル電気信号ＳＰ1を切り出してサンプリングすることにより、１ビット分のシリアル電気信号ＳＳ1を出力する動作を説明する。
【００６６】
第１チャンネルの光トリガ型トランジスタ回路１０−１の光電変換部ＯＥ1に光トリガパルスＰ1が入射されていないときには、負のバイアス電圧ＶNLが制御端子に入力されているトランジスタＴｒ11は、ノーマリオフになっており、正のバイアス電圧ＶNHが制御端子に入力されているトランジスタＴｒ12はノーマリオンになっている。
また正のバイアス電圧ＶMSMにより、充電用キャパシタＣ1に電荷が充電される。
【００６７】
第１チャンネルの光電変換部ＯＥ1に光トリガパルスＰ1が入射されると、ＭＳＭ−ＰＤ  Ｍ1は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ1に蓄積されていた電荷はＭＳＭ−ＰＤ  Ｍ1を通って高速に放電され、並列抵抗Ｒ11，Ｒ12に流れるため、ＭＳＭ−ＰＤ  Ｍ1の一方の端子（図１では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ  Ｍ1の他方の端子（図１では左側の端子）から負の電気パルスが発生する。
【００６８】
ＭＳＭ−ＰＤ  Ｍ1の一方の端子（図１では右側の端子）から発生した正の電気パルスは、第１のトランジスタＴｒ1の制御端子に入力される。そうすると、トランジスタＴｒ11はノーマリオフ状態からオン状態になる。
このため、第１チャンネルの信号入力端子ｔ1に入力されたパラレル電気信号ＳＰ1が、オン状態になった第１のトランジスタＴｒ11を通って、伝送線路Ｌに向かって流れ始める。
【００６９】
第１チャンネルの光電変換部ＯＥ1に光トリガパルスＰ1が入射された時点から時間間隔τが経過した時点で、第２チャンネルの光トリガ型トランジスタ回路１０−２の光電変換部ＯＥ2に光トリガパルスＰ2が入射される。
【００７０】
第２チャンネルの光電変換部ＯＥ2に光トリガパルスＰ2が入射されると、ＭＳＭ−ＰＤ  Ｍ2は、光伝導効果によりその抵抗値が急激に減少するため、充電用キャパシタＣ2に蓄積されていた電荷はＭＳＭ−ＰＤ  Ｍ2を通って高速に放電され、並列抵抗Ｒ21，Ｒ22に流れるため、ＭＳＭ−ＰＤ  Ｍ2の一方の端子（図１では右側の端子）から正の電気パルスが発生する。
その反射的動作として、ＭＳＭ−ＰＤ  Ｍ2の他方の端子（図１では左側の端子）から負の電気パルスが発生する。
【００７１】
第２チャンネルのＭＳＭ−ＰＤ  Ｍ2の他方の端子（図１では左側の端子）から発生した負の電気パルスは、第２チャンネルの充電用キャパシタＣ2により直流成分が除去された後、第２チャンネルのバイアス抵抗Ｒ24に印加されているバイアス電圧ＶNHでレベル調整（レベル変換）がされてから、第１チャンネルの第２のトランジスタＴｒ12の制御端子に入力される。そうすると、第１チャンネルの第２のトランジスタＴｒ12はノーマリオン状態からオフ状態になる。第１チャンネルの第２のトランジスタＴｒ12がオフ状態になると第１の正のバイアス電圧ＶMSMが第１チャンネルのＭＳＭ−ＰＤ  Ｍ1に入力されなくなり、第１チャンネルのＭＳＭ−ＰＤ  Ｍ1の一方の端子（図１では右側の端子）が負電位となり、第１チャンネルの第１のトランジスタＴｒ11はオン状態からノーマリオフ状態に戻る。
このため、第１チャンネルの信号入力端子ｔ1から第１のトランジスタＴｒ11を通って伝送線路Ｌに向かって流れていた電気信号が遮断される。
【００７２】
このように、第１チャンネルの光電変換部ＯＥ1に光トリガパルスＰ1が入射された時点から、第２チャンネルの光電変換部ＯＥ2に光トリガパルスＰ2が入射された時点までの期間（つまり時間間隔τ）において、第１チャンネルの光トリガ型トランジスタ回路１０−１では、信号入力端子ｔ1から第１のトランジスタＴｒ11を通って伝送線路Ｌに向かって電気信号が流れ、この電気信号が１ビット分のシリアル電気信号ＳＳ1として、伝送線路Ｌに出力される。つまりパラレル電気信号ＳＰ1が矩形に切り出されて、１ビット分のシリアル電気信号ＳＳ1が伝送線路Ｌに出力される。
【００７３】
以降は、時間間隔τごとに、第１チャンネルの光トリガ型トランジスタ回路１０−１での動作と同じ動作が、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎで行われる。
このため、時間間隔τごとに、第２〜第Ｎチャンネルの光トリガ型トランジスタ回路１０−２〜１０−Ｎから伝送線路Ｌに、１ビット分のシリアル電気信号ＳＳ2〜ＳＳNが出力される。
【００７４】
このようにして出力された各シリアル電気信号ＳＳ1〜ＳＳNが時間順に並んで、Ｎビットのシリアル電気信号ＳＳとなり、伝送線路Ｌを伝播する。これによりＮ対１のパラレルシリアル変換動作が行われる。
【００７５】
第Ｎチャンネルの光トリガ型トランジスタ回路１０−Ｎから伝送線路Ｌに、シリアル電気信号ＳＳNが出力された後は、再び、上記と同じ動作が第１チャンネルから第Ｎチャンネルで次々と繰り返されて、Ｎ対１のパラレルシリアル変換動作が順次行われていく。
このようにして、低速な複数のパラレル電気信号ＳＰ1〜ＳＰNを高速なシリアル電気信号ＳＳに変換することができる。
【００７６】
上述したように、本実施例では、光電変換素子Ｍ1〜ＭNに入力される第１の正のバイアス電圧ＶMSMを第２のトランジスタＴｒ12〜ＴｒN2で制御することにより、サンプリングされる信号は、信号入力端子ｔ1〜ｔNから伝送線路Ｌまでの間に一つの第１のトランジスタＴｒ11〜ＴｒN1のみを経由する構成となっている。
このため、サンプリングされた信号出力を増大せしめるとともに、より小さな電圧振幅ないし電流振幅の入力信号を扱うことが可能となり、本回路の消費電力を減少させることを可能とするという優れた効果を奏する。
【００７７】
なお、光電変換素子としては、ＭＳＭ−ＰＤのみならず、pinフォトダイオードまたはアバランシェフォトダイオードを使用することもできる。
また、第１のトランジスタと第２のトランジスタは、ＨＥＭＴのみならず、ＣＭＯＳまたはバイポーラトランジスタを使用することもできる。
更に、上記の光トリガ型パラレルシリアル変換回路１０は、モノリシック集積して構成したが、モノリシック集積でない実施形態でも同様な効果がある。
【００７８】
［実施例２］
なお、図１に示す光トリガ型パラレルシリアル変換回路１０を差動入力型としたものが、図２に示す光トリガ型パラレルシリアル変換回路１０Ａである。
この光トリガ型パラレルシリアル変換回路１０Ａには、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号方式）で用いているような差動信号となっている、パラレル電気信号ＳＰ1-1，ＳＰ1-2〜ＳＰN-1，ＳＰN-2が入力される。
このため、各チャンネルの光トリガ型トランジスタ回路１０−１〜１０−Ｎには、信号入力端子ｔ1-1，ｔ1-2〜ｔN-1，ｔN-2や、終端抵抗ｒ1-1，ｒ1-2〜ｒN-1，ｒN-2や、信号入力用トランジスタＴｒ13〜ＴｒN3等により構成された、差動信号入力用の信号終端回路が備えられている。
【００７９】
実施例２の光トリガ型パラレルシリアル変換回路１０Ａによれば、システムの低消費電力化・低フットプリント化を実現することができる。
【符号の説明】
【００８０】
１０、１０Ａ  光トリガ型パラレルシリアル変換回路
１０−１、１０−２、１０−ｋ、１０−Ｎ  光トリガ型トランジスタ回路
Ｔｒ11、Ｔｒ21、Ｔｒk1、ＴｒN1  第１のトランジスタ
Ｔｒ12、Ｔｒ22、Ｔｒk2、ＴｒN2  第２のトランジスタ
Ｃｏ1、Ｃｏ2、Ｃｏk、ＣｏN  トランジスタ制御回路
ＯＥ1、ＯＥ2、ＯＥk、ＯＥN  光電変換部
Ｍ11、Ｍ21、ＭK1、ＭN1  ＭＳＭ−ＰＤ
Ｒ11、Ｒ21、ＲK1、ＲN1、Ｒ12、Ｒ22、ＲK2、ＲN2  並列抵抗
Ｒ13、Ｒ23、ＲK3、ＲN3  第１のバイアス抵抗
Ｒ14、Ｒ24、ＲK4、ＲN4  第２のバイアス抵抗
ｔ1、ｔ2、ｔk、ｔN、ｔ1-1、ｔ1-2、ｔ2-1、ｔ2-2、ｔk-1、ｔk-2、ｔN-1、ｔN-2  信号入力端子
Ｃ1、Ｃ2、ＣK、ＣN  充電用キャパシタ
Ｌ  伝送線路
Ｐ1、Ｐ2、Ｐk、ＰN  光トリガパルス
ＳＰ1、ＳＰ2、ＳＰk、ＳＰN  パラレル電気信号
ＳＳ1、ＳＳ2、ＳＳk、ＳＳN  １ビット分のシリアル電気信号
ＳＳ  Ｎビットのシリアル電気信号
【要約】
【課題】信号入力端子から伝送線路を経てサンプリングされる信号が、２つのトランジスタを経由することなく、１つのトランジスタを経由して出力されるようにする。
【解決手段】差動トリガ方式の光トリガ型パラレルシリアル変換回路１０において、パラレル電気信号ＳＰ1〜ＳＰNを切り出してシリアル電気信号ＳＳ1〜ＳＳNを出力するラインには、第１のトランジスタＴｒ11〜ＴｒN1のみを配置する。一方、光電変換素子Ｍ1〜ＭNのバイアス電圧を第２のトランジスタＴｒ12〜ＴｒN2で制御する。これによりサンプリングされる信号は、信号入力端子から信号出力ラインまでの間に一つのトランジスタのみを経由することとなり、サンプリングされた信号出力を増大させることができる。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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