(57)【特許請求の範囲】
【請求項１】
少なくも第１、第２の差動入力回路を含むデータ入出力を行う高速インターフェース回路を備えた半導体集積装置において、
前記第１の差動入力回路は、一方の入力側に基準電圧が入力され、
前記第２の差動入力回路は、一方の入力側にデータ入力又は前記基準電圧のいずれか一方を選択手段で選択して入力され、
ＡＣ特性を測定するテストモード時は、前記第１の差動入力回路の一方の入力側へ前記基準電圧を入力するとともに、前記選択手段による入力選択により前記第２の差動入力回路の一方の入力側へ前記基準電圧を入力し、
前記第１の差動入力回路の他方の入力側へ前記高速インターフェース回路からの第１の出力データを入力するとともに、前記第２の差動入力回路の他方の入力側へ前記高速インターフェース回路からの第２の出力データを入力することを特徴とする半導体集積装置。
【請求項２】
前記テストモード時における前記第１、第２の差動入力回路からの各出力信号を記憶する記憶手段と、該記憶手段を第１の外部端子からの信号で制御する制御手段と、前記記憶手段に記憶された前記各出力信号のデータを前記半導体集積装置の外へ出力する出力回路とを有し、
前記出力回路は前記出力を、前記高速インターフェース回路とは異なる第２の外部端子から出力することを特徴とする請求項１に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ入出力を高速で行うインターフェース回路を備えた半導体集積装置に関する。
【背景技術】
【０００２】
高速インターフェースのひとつとして、例えば、ＤＤＲ（Double Data Rate）２インターフェースが挙げられる。また、ＤＤＲ２インターフェース回路には差動入力回路が一般的に用いられており、データ信号（ＤＱ信号)と基準電圧信号との差動入力や、データストローブ信号（ＤＱＳ信号）とその反転データ信号（ＤＱＳＮ信号）との差動入力によって、小振幅で高速な信号として扱うことが可能となっている。
【０００３】
テストモード時に、このような高速インターフェース回路の入出力タイミングとしてのＡＣ（交流）特性を測定する場合、一般的なＬＳＩ検査装置(ＬＳＩテスタ)ではこの高速な信号を直接測定することは困難であり、測定するためには高価で高精度な高速ＬＳＩ検査装置の導入やそのインターフェース評価専用のオプションユニットをＬＳＩ検査装置に追加する必要があり、コストが高くなるという問題があった。このため、テストモード時にＡＣ特性を測定する際の低コストを図ることができるテスト回路を備えた半導体集積装置が従来より提案されている（例えば、特許文献１参照）。
【０００４】
前記特許文献１に記載されている従来技術は、例えば図４に示すように構成されている。図４に示すように、この半導体集積装置は、第１、第２の各入出力I/O１００，１０１、ＤＤＲ２コントローラ１０２、記憶装置１０３、期待値データ格納部１０４、比較回路１０５を備えている。第１の入出力I/O１００は、ＤＱ外部端子１００ａ、出力バッファ１００ｂ、差動入力回路１００ｃを有し、第２の入出力I/O１０１は、ＤＱＳ外部端子１０１ａ、ＤＱＳＮ外部端子１０１ｂ、出力バッファ１０１ｃ，１０１ｄ、差動入力回路１０１ｅ、及び出力バッファ１０１ｃへの入力の反転入力回路１０１ｆを有している。
【０００５】
なお、図４において、ＤＱ外部端子１００ａのＤＱはＤＤＲ２インターフェースのデータ信号、ＤＱＳ外部端子１０１ａ、ＤＱＳＮ外部端子１０１ｂのＤＱＳ、ＤＱＳＮはストローブ信号、信号１１０はＤＱの出力イネーブル信号、信号１１１はＤＱＳ、ＤＱＳＮの出力イネーブル信号、信号１１２、１１３は内部ＤＱ、ＤＱＳ信号、信号１１４はＤＱ外部端子１００ａからの差動出力信号、信号１１５はＤＱＳ外部端子１０１ａ、ＤＱＳＮ外部端子１０１ｂからの差動出力信号、信号１１６は差動入力回路１００ｃへ入力される基準電圧である。
【０００６】
記憶装置１０３は、差動入力回路１００ｃからの差動出力信号１１４を記憶する。なお、記憶装置１０３の制御は、差動入力回路１０１ｅからの差動出力信号１１５による制御によって行われる。
【０００７】
そして、記憶装置１０３に格納（記憶）された信号データは、期待値データ格納部１０４に格納されている期待値データと比較回路１０５で比較され、期待値判定される。
【０００８】
図４に示した従来技術では、ＤＤＲ２コントローラ１０２からのＤＱ、ＤＱＳ信号を外部で観測することなく、入力用として用意されている差動入力回路１００ｃ、１０１ｅ経由で内部に戻し、可変設定可能とするＤＱＳで、その戻されたＤＱ信号を可変設定単位で記憶装置１０３に格納し、期待値データとの比較判定結果とＤＱＳ可変設定値からＡＣ特性を求めている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記した従来技術では、半導体集積装置内にテスト回路を構成する期待値データ格納部１０４、比較回路１０５等を設ける必要があるので回路構成が複雑化し、更に、回路規模が増加することによってコストが上昇する。
【００１０】
そこで、本発明は、高速インターフェース回路のＡＣ特性の測定において、簡単な回路構成で信号種による差動入力回路での遅延時間差の発生をなくして、安価で低速なＬＳＩ検査装置でＡＣ特性の測定を行うことができる半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するために請求項１に記載の発明は、少なくも第１、第２の差動入力回路を含むデータ入出力を行う高速インターフェース回路を備えた半導体集積装置において、前記第１の差動入力回路は、一方の入力側に基準電圧が入力され、前記第２の差動入力回路は、一方の入力側にデータ入力又は前記基準電圧のいずれか一方を選択手段で選択して入力され、ＡＣ特性を測定するテストモード時は、前記第１の差動入力回路の一方の入力側へ前記基準電圧を入力するとともに、前記選択手段による入力選択により前記第２の差動入力回路の一方の入力側へ前記基準電圧を入力し、前記第１の差動入力回路の他方の入力側へ前記高速インターフェース回路からの第１の出力データを入力するとともに、前記第２の差動入力回路の他方の入力側へ前記高速インターフェース回路からの第２の出力データを入力することを特徴としている。
【００１２】
また、請求項２に記載の発明は、前記テストモード時における前記第１、第２の差動入力回路からの各出力信号を記憶する記憶手段と、該記憶手段を第１の外部端子からの信号で制御する制御手段と、前記記憶手段に記憶された前記各出力信号のデータを前記半導体集積装置の外へ出力する出力回路とを有し、前記出力回路は前記出力を、前記高速インターフェース回路とは異なる第２の外部端子から出力することを特徴としている。
【発明の効果】
【００１３】
請求項１に記載の本発明に係る半導体集積装置によれば、差動入力回路の一方の入力側にデータ入力又は基準電圧のいずれか一方を選択入力するための選択手段を有し、ＡＣ特性を測定するテストモード時は、選択手段による入力選択により差動入力回路の一方の入力側へ基準電圧を入力し、差動入力回路の他方の入力側へ高速インターフェース回路からの出力データを入力することにより、例えば、高速インターフェース回路としてのＤＤＲ２インターフェースにおけるテストモード時（データ（ＤＱ信号）とデータストローブ（ＤＱＳ信号、ＤＱＳＮ信号）間のＡＣ測定時）に、ＤＱＳ信号とＤＱＳＮ信号の差動入力であっても、一方の入力はＤＱＳ信号、他方の入力は選択手段を介しての基準電圧設定が可能となる。
【００１４】
よって、ＤＱ信号と基準電圧の差動入力、ＤＱＳ信号と基準電圧の差動入力での同じ入力構成が可能となることから、差動入力回路での遅延条件は同じとなるので、遅延時間差が発生することはなく、正確なＡＣ測定が可能となる。
【００１５】
また、請求項２に記載の本発明に係る半導体集積装置によれば、ＬＳＩ検査装置からの入力信号を記憶手段の取り込みクロックとすることが可能となり、その取り込んだデータを外部出力可能とすることで、ＬＳＩ検査装置での期待値判定が可能となるので、安価で低速なＬＳＩ検査装置でのＡＣ測定が可能となる。
【００１６】
更に、ＬＳＩ検査装置からの信号での記憶手段へのデータ値取り込みと、ＬＳＩ検査装置によって記憶手段内データの期待値判定を行うことができるので、半導体集積装置内でのＡＣ測定判定回路などの回路が不要となり、回路低減による低コスト化を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係るＤＤＲ２インターフェースを備えた半導体集積装置の構成を示す図。
【図２】選択器の回路構成を示す図。
【図３】本実施形態における半導体集積装置のテストモード時における動作を示すタイミングチャート。
【図４】従来技術におけるＤＤＲ２インターフェースを備えた半導体集積装置の構成を示す図。
【発明を実施するための形態】
【００１８】
以下、本発明を図示の実施形態に基づいて説明する。図１は、本発明の実施形態に係るＤＤＲ２インターフェースを備えた半導体集積装置の構成を示す図である。
【００１９】
図１に示すように、本実施形態の高速インターフェースであるＤＤＲ２インターフェースを備えた半導体集積装置は、第１、第２の入出力I/O１，２、外部入力バッファ３、第１、第２の記憶装置４，５、ＤＤＲ２コントローラ６、第１、第２のテスト出力回路７，８、第１、第２の出力バッファ９，１０を備えている。
【００２０】
第１の入出力I/O１は、ＤＱ外部端子１１、出力バッファ１２、差動入力回路１３、第１、第２の遅延調整回路１４，１５を有し、第２の入出力I/O２はＤＱＳ外部端子１６、ＤＱＳＮ外部端子１７、第１、第２の出力バッファ１８，１９、差動入力回路２０、第１の出力バッファ１８への入力の反転入力回路２１、選択器２２、遅延調整回路２３を有している。
【００２１】
図１において、第１の入出力I/O１のＤＱ外部端子１１のＤＱ信号はＤＤＲ２インターフェースのデータ信号、第２の入出力I/O２のＤＱＳ外部端子１６とＤＱＳＮ外部端子１７のＤＱＳ信号、ＤＱＳＮ信号はストローブ信号である。
【００２２】
また、信号３０、３１は、それぞれＤＱ、ＤＱＳ／ＤＱＳＮの出力イネーブル信号、信号３２、３３は、それぞれ内部ＤＱ、ＤＱＳ信号、信号３４は、ＤＱ外部端子１１（差動入力回路１３）からの差動出力信号、信号３５は、ＤＱＳ外部端子１６とＤＱＳＮ外部端子１７（差動入力回路２０）からの差動出力信号を示している。
【００２３】
第１の記憶装置４は、差動入力回路１３からの出力信号３４を記憶し、第２の記憶装置５は、差動入力回路２０からの出力信号３５を記憶する。第１のテスト出力回路７は、第１の記憶装置４からの信号３６を入力して、第１の出力バッファ９を介して外部に出力信号（ＤＱ＿ｏ信号）３７を出力する。第２のテスト出力回路８は、第２の記憶装置５からの信号３８を入力して、第２の出力バッファ１０を介して外部に出力信号（ＤＱＳ＿ｏ信号）３９を出力する。第１、第２の記憶装置４，５の動作は、外部入力バッファ３のＣＡＰ外部端子４０からバッファ４１を介して出力される制御信号（ＣＡＰ信号：取り込みクロック信号）４２によって制御される。
【００２４】
第２の入出力I/O２の選択器２２は、入力される選択信号４３に基づいて、ノーマルモード設定時は外部入力（ＤＱＳＮ外部端子１７）のＤＱＳＮ信号が選択され、テストモード設定時は基準電圧４４が選択される。第１、第２の入出力I/O１，２の第１、第２の遅延調整回路１４，１５、２３は、選択器２２と同等な回路構成を有しており、テストモード設定であっても常にノーマルモードが選択された状態の動作となるように設定されている。
【００２５】
選択器２２は、図２に示すように、トランスミッションゲート回路５０，５１とインバータ回路５２，５３を有しており、トランスミッションゲート回路５０，５１に入力されるＳＥＬ信号がＬｏｗレベルならばI1が０１に出力され、ＨｉレベルならばI2が０１に出力されるように構成されている。
【００２６】
次に、前記半導体集積装置のテストモード時における動作を、図３に示すタイミングチャートを参照して説明する。
【００２７】
テストモードが設定されると、第２の入出力I/O２の選択器２２に選択信号４３が入力されるにより、選択器２２は基準電圧４４を選択する（ノーマルモード設定時はＤＱＳＮ信号が選択される）。これにより、第１、第２の入出力I/O１，２の各差動入力回路１３、２０は、一方側の入力は基準電圧入力となり、他方側の入力はそれぞれＤＱ信号、ＤＱＳ信号によって同等な電圧振幅の信号となる。よって、ＤＱＳ信号、ＤＱＳＮ信号時での差動入力とは動作が異なることとなるが、ＤＱＳ信号のみの遅延時間を必要とする場合においては、ＤＱＳＮ信号の動作に影響を受けることなく、各差動入力回路１３、２０から出力することが可能となる。
【００２８】
ＤＱ信号、ＤＱＳ信号が同じ特性を持つ入力波形ならば、第１の遅延調整回路１４、差動入力回路１３での遅延時間と、遅延調整回路２３、差動入力回路２０での遅延時間は同じになる。よって、図３において、ＤＱＳ信号から信号３５（差動出力信号）への矢印表記で示した遅延時間と、ＤＱ信号から信号３４（差動出力信号）への矢印表記で示した遅延時間は同じになる。
【００２９】
そして、ＤＤＲ２コントローラ６からの出力信号３２、３３は、それぞれ出力バッファ１２，１８、遅延調整回路１４，２３、差動入力回路１３，２０を通り、信号３４、３５として第１、第２の記憶装置４，５の入力信号となる。また、外部信号であるＣＡＰ信号は，入力バッファ４１を介して第１、第２の記憶装置４，５の制御信号(取り込みクロック信号)として機能する。例えば、図３のＣＡＰ（ａ）は、ＤＱＳ信号の立ち上がりを検出している状態を示している。
【００３０】
ＣＡＰ（ａ）での取込みタイミングを変えていくことで、第２の記憶装置５には“０”から“１”のデータ（信号３８）が出力されることとなり、第２のテスト出力回路８を経由して第２の出力バッファ１０の外部端子ＤＱＳ＿ｏから出力信号（ＤＱＳ＿ｏ信号）３９が外部に出力される。なお、このＣＡＰ（ａ）はＬＳＩ検査装置（不図示）から制御され、出力信号（ＤＱＳ＿ｏ信号）はこのＬＳＩ検査装置で期待値比較されるものとしている。
【００３１】
図３において、ＤＱＳ＿ｏ（ａ）は、十分遅いストローブポイントで期待値“Ｈｉ”で判定するようにしておき、ＣＡＰ（ａ）でのサンプリングタイミングを変えていくことで、ＤＱＳ＿ｏ信号の出力は“Ｌｏｗ”から“Ｈｉ”に変化し、ＣＡＰ（ｄ）のタイミングが“Ｌｏｗ”と“Ｈｉ”の境界（“Ｈｉ”取り込み）のタイミングが取得できることを示している（ＤＱＳ信号の立ち下りも同様な手法で測定できる）。
【００３２】
同様に、図３において、ＣＡＰ（ｂ）は、ＤＱ信号のセットアップ時間(メモリ書き込みに対してのセットアップ時間であり、ＤＤＲ２コントローラ６としてはＤＱＳ信号に対しての先出し時間)を検出している状態を示している。
【００３３】
ＣＡＰ（ｂ）での取込みタイミングを変えていくことで、第１の記憶装置４には“ＦＦ”から“００”のデータ（信号３６）が出力されることとなり、第１のテスト出力回路７を経由して第１の出力バッファ９の外部端子ＤＱ＿ｏから出力信号（ＤＱ＿ｏ信号）３７が外部に出力される。なお、このＣＡＰ（ｂ）はＬＳＩ検査装置（不図示）から制御され、出力信号（ＤＱ＿ｏ信号）はこのＬＳＩ検査装置で期待値比較されるものとしている。
【００３４】
図３において、ＤＱ＿ｏ（ｂ）は、十分遅いストローブポイントで期待値“００”で判定するようにしておき、ＣＡＰ（ｂ）でのサンプリングタイミングを変えていくことで、ＤＱ＿ｏ信号の出力は“ＦＦ”から“００”に変化し、ＣＡＰ（ｅ）のタイミングが“ＦＦ”と“００”の境界（“００”取り込み）のタイミングが取得できることを示している（当然ながらテストデータは任意に設定できるものである）。
【００３５】
同様に、図３において、ＣＡＰ（ｃ）は、ＤＱ信号の保持時間(メモリ書き込みに対しての保持（Hold）時間であり、ＤＤＲ２コントローラ６としてはＤＱＳ信号に対しての保持時間)を検出している状態を示している。
【００３６】
ＣＡＰ（ｃ）での取込みタイミングを変えていくことで、第１の記憶装置４には“００”から“ＦＦ”のデータ（図３の信号３６（ａ）、信号３６（ｂ））が出力されることとなり、第１のテスト出力回路７を経由して第１の出力バッファ９の外部端子ＤＱ＿ｏから出力信号（ＤＱ＿ｏ信号）３７が外部に出力される。なお、このＣＡＰ（ｃ）はＬＳＩ検査装置（不図示）から制御され、出力信号（ＤＱ＿ｏ信号）はこのＬＳＩ検査装置で期待値比較されるものとしている。
【００３７】
図３において、ＤＱ＿ｏ（ｃ）は、十分遅いストローブポイントで期待値“００”で判定するようにしておき、ＣＡＰ（ｃ）でのサンプリングタイミングを変えていくことで、ＤＱ＿ｏ信号の出力は“ＦＦ”から“００”に変化し、ＣＡＰ（ｆ）のタイミングが“ＦＦ”と“００”の境界（“００”取り込み）のタイミングが取得できることを示している（当然ながらテストデータは任意に設定できるものである）。
【００３８】
よって、ＤＱＳ信号の立ち上がり検出時間をＣＡＰ（ｄ）、ＤＱ信号のセットアップ検出時間をＣＡＰ（ｅ）、ＤＱ信号の保持検出時間をＣＡＰ（ｆ）とすると、セットアップ時間はＣＡＰ（ｄ）−ＣＡＰ（ｅ）で求められ、保持時間はＣＡＰ（ｆ）−ＣＡＰ（ｄ）で求められることから、出力のＡＣ測定が可能となる。
【００３９】
ここで、ＬＳＩ装置（不図示）での使用端子はＣＡＰ信号のみとなり、端子間スキューは発生しない。また、出力側はＤＱＳ＿ｏ端子とＤＱ＿ｏ端子をＬＳＩ装置に接続するが、第１、第２の記憶装置４，５に取り込んだデータを期待値判定することから十分遅いストローブタイミングでの判定が可能である。
【００４０】
このように、ＬＳＩ装置の出力スキューの影響は受けないこととから、測定精度はＬＳＩ検査装置に依らず、安価で低速なＬＳＩ検査装置であってもＡＣを精度良く測定することが可能となる。更に、第１の入出力I/O１の第１、第２の遅延調整回路１４，１５、第２の入出力I/O２の遅延調整回路２３と選択器２２とを同じ回路構成としている。よって、回路的には同じ遅延時間を持つことから、前記したセットアップ時間、保持時間の算出で使用するＤＱ信号、ＤＱＳ信号のＣＡＰ信号時間は、純粋な伝播時間を測定できたこととなり、ＡＣを精度良く測定することができる。
【符号の説明】
【００４１】
１        第１の入出力I/O
２        第２の入出力I/O
３        外部入力バッファ
４        第１の記憶装置
５        第２の記憶装置
６        ＤＤＲ２コントローラ
７        第１のテスト出力回路
８        第２のテスト出力回路
９        第１の出力バッファ
１０      第２の出力バッファ
１３、２０      差動入力回路
１４      第１の遅延調整回路
１５      第２の遅延調整回路
２２      選択器
２３      遅延調整回路
【先行技術文献】
【特許文献】
【００４２】
【特許文献１】特開２００８−１８６５１７号公報
【図１】
0005521840.tif 000002
【図２】
0005521840.tif 000003
【図３】
0005521840.tif 000004
【図４】
0005521840.tif 000005