(57)【特許請求の範囲】
【請求項１】
複数の誘電体層を積層した多層基板の内部に、前記誘電体層の層間に形成したパターン電極と前記誘電体層の層内に形成したビア電極とからなる配線部を設け、前記多層基板の外面に外部接続端子を形成して構成されていて、
共通ポートと複数の切替ポートとを有し、前記共通ポートに接続する切替ポートを切り替え可能に構成されているスイッチ回路と、
第１の外部接続端子にシャントに接続されたキャパシタと、前記第１の外部接続端子と前記共通ポートとの間にシリーズに接続された第１のインダクタと、前記共通ポートにシャントに接続された第２のインダクタと、を備える共通ポート側回路と、
前記複数の切替ポートのいずれかと第２の外部接続端子との間に接続されたフィルタ回路を備える第１の切替ポート側回路と、を備えるスイッチモジュールであって、
前記フィルタ回路と前記第２の外部接続端子との間を接続する第１の配線部と、
前記第１の配線部と前記共通ポート側回路との間での電磁界結合を抑制する第２の配線部と、を備えており、
前記第２の配線部は、前記多層基板を平面視して前記キャパシタを構成する非接地のパターン電極の周りを囲むように配置された、グランド電位に接続されて前記非接地のパターン電極と前記第１の配線部との間を電気的に隔てるビア電極を含み、
前記第１の配線部を構成するパターン電極は、前記共通ポート側回路を構成するパターン電極が設けられている誘電体層とは別の誘電体層であって、前記ビア電極が設けられている誘電体層に設けられている、
スイッチモジュール。
【請求項２】
前記第２の配線部は、前記第１の配線部とともに前記第１の切替ポート側回路を構成するパターン電極およびビア電極を含む、請求項１に記載のスイッチモジュール。
【請求項３】
前記第２の配線部は、グランド電位に接続されているパターン電極およびビア電極を含む、請求項１または請求項２に記載のスイッチモジュール。
【請求項４】
前記第２の配線部は、前記キャパシタの非接地のパターン電極に対向するパターン電極を含み、当該パターン電極は、前記キャパシタを構成する接地側のパターン電極としてのみ使用される、請求項１〜３のいずれかに記載のスイッチモジュール。
【請求項５】
前記キャパシタの接地側のパターン電極は、前記フィルタ回路を構成するパターン電極とは異なる誘電体層に形成されている、請求項４に記載のスイッチモジュール。
【請求項６】
前記キャパシタを構成する非接地のパターン電極は、前記多層基板の積層方向の両側にグランド電位に接続されたパターン電極が配置されている、請求項１〜５のいずれかに記載のスイッチモジュール。
【請求項７】
前記共通ポート側回路は、前記第１のインダクタとして機能するパターン電極を、前記共通ポートと前記第１の外部接続端子との間に備える、請求項１〜６のいずれかに記載のスイッチモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の通信信号を共通アンテナで送受信するスイッチモジュールに関する。
【背景技術】
【０００２】
近年、携帯電話等のマルチバンド化により、通信装置では周波数帯域が異なる複数の通信信号を共通のアンテナで送受信するようになってきている。そのため通信装置では、複数の通信回路を、共通アンテナに切り替えて接続するスイッチモジュールの利用が進んでいる（例えば、特許文献１参照。）。
【０００３】
図５Ａは、スイッチモジュールの一般的な回路構成例を示すブロック図である。
【０００４】
図５Ａに示すフロントエンド回路ＦＥＣは、スイッチ回路ＳＷ、共通ポート側回路１０４、および、切替ポート側回路１０７Ａ〜１０７Ｈ、を備えている。また、外部接続端子として、アンテナ端子ＡＮＴと、電源端子Ｖｄｄと、制御端子Ｖｃ１〜Ｖｃ４と、低域側送信信号端子ＬＴｘと、高域側送信信号端子ＨＴｘと、送受信信号端子ＴＲｘ１〜ＴＲｘ６と、グランド端子ＧＮＤと、を有している。
【０００５】
スイッチ回路ＳＷは、共通ポートＰＩＣ０１と切替ポートＰＩＣ１１〜ＰＩＣ１８とを有し、共通ポートＰＩＣ０１に接続する切替ポートＰＩＣ１１〜ＰＩＣ１８を切り替え可能に構成されている。共通ポート側回路１０４は、アンテナ端子ＡＮＴとスイッチ回路ＳＷの共通ポートＰＩＣ０１との間に設けられている。切替ポート側回路１０７Ａ〜１０７Ｈは、それぞれ、低域側送信信号端子ＬＴｘ、高域側送信信号端子ＨＴｘ、送受信信号端子ＴＲｘ１〜ＴＲｘ６と、スイッチ回路ＳＷの切替ポートＰＩＣ１１〜ＰＩＣ１８との間に設けられている。
【０００６】
このフロントエンド回路ＦＥＣでは、共通ポート側回路１０４が、アンテナに対してシャントに接続されたキャパシタと、アンテナに対してシリーズに接続された第１のインダクタと、インダクタＬ１に対してシャントに接続された第２のインダクタと、を備えている。この共通ポート側回路１０４は、スイッチ回路ＳＷの共通ポートＰＩＣ０１にアンテナからの静電気が侵入することを防ぐ静電破壊保護回路として構成されている。
【０００７】
また、切替ポート側回路１０７Ａは、低域側送信信号端子 ＬＴｘに接続されていて低域側送信信号の高調波成分を除去するローパスフィルタとして構成されている。切替ポート側回路１０７Ｂは、高域側送信信号端子ＨＴｘに接続されて高域側送信信号の高調波成分を除去するローパスフィルタとして構成されている。
【０００８】
このようなフロントエンド回路ＦＥＣは、通常、多層基板を用いたスイッチモジュールとして構成される。そして、スイッチ回路ＳＷの回路素子や、共通ポート側回路１０４の回路素子、切替ポート側回路１０７Ａ〜１０７Ｈの回路素子などは、多層基板の表面、底面および内部に形成された電極パターンや、多層基板に表面実装された実装部品等によって形成される。
【０００９】
図５Ｂは、従来構成に係るスイッチモジュールの多層基板を実装面側から見て、基板内部の電極パターン要部を破線で示した平面図である。
【００１０】
図５Ｂに示す多層基板１１１は、前述のフロントエンド回路ＦＥＣを構成するものであり、外部基板に搭載される実装面に外部接続端子を備えている。また、多層基板１１１は、基板内部に複数のビア電極（不図示）とパターン電極とを有している。
【００１１】
この多層基板１１１では、実装面でアンテナ端子ＡＮＴと、高域側送信信号端子ＨＴｘとが、グランド端子ＧＮＤを間に挟むように並んでいる。そして、アンテナ端子ＡＮＴに接続されていてキャパシタＣを構成するパターン電極１１２と、高域側送信信号端子ＨＴｘに接続されていて引き出し配線を構成するパターン電極１１３とが、互いに近接するようにレイアウトされている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２７１４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
近年、スイッチモジュールの小型化に伴い、外部接続端子のパターンが細緻化し、アンテナ端子ＡＮＴと高域側送信信号端子ＨＴｘとが近接するように配置されることが増えている。このため、共通ポート側回路の回路素子や引き出し配線と、切替ポート側回路の引き出し配線との距離が近接して電磁界的に結合し、スイッチモジュールのアイソレーション特性が劣化することがあった。
【００１４】
特に、切替ポート側回路のローパスフィルタからの引き出し配線に、共通ポート側回路のキャパシタが結合した場合には、ローパスフィルタの減衰帯域における減衰量が小さくなり、高調波成分の除去量が小さくなるという問題があった。
【００１５】
そこで、本発明の目的は、共通ポート側回路の引き出し配線と切替ポート側回路とが電磁界結合することを抑制できるスイッチモジュールを実現することにある。
【課題を解決するための手段】
【００１６】
この発明は、多層基板を用いて構成されていて、スイッチ回路と、共通ポート側回路と、複数の切替ポート側回路と、を備えるスイッチモジュールに関する。多層基板は、複数の誘電体層と複数の電極層とを積層して構成されていて、外面に複数の外部接続端子が形成されている。スイッチ回路は、共通ポートと複数の切替ポートとを有し、共通ポートに接続する切替ポートを切り替え可能に構成されている。共通ポート側回路は、スイッチ回路の共通ポートと第１の外部接続端子との間に接続されている。第１の切替ポート側回路は、スイッチ回路の切替ポートと第２の外部接続端子との間に接続されていて、フィルタ回路を備えている。
【００１７】
そして、この発明に係るスイッチモジュールは、多層基板を平面視して、フィルタ回路と第２の外部接続端子との間を接続する第１の配線部と、共通ポート側回路と、の間に、第１の配線部と共通ポート側回路との間での電磁界結合を抑制する第２の配線部が配置されている。
この構成では、フィルタ回路と外部接続端子との間の第１の配線部と、共通ポート側回路と、が第２の配線部を間に介して離間して配置されることになるために、両者の電磁界結合を低減することができ、共通ポート側回路と第１の切替ポート側回路との間のアイソレーションと、フィルタ回路の減衰特性とを向上させられる。
【００１８】
また、上述のスイッチモジュールにおいて、第２の配線部は、第１の配線部とともに第１の切替ポート側回路を構成するパターン電極およびビア電極を備えていてもよい。
この構成では、第２の配線部と共通ポート側回路とが電磁界結合しても、第１の切替ポート側回路を構成するフィルタ回路により、フィルタ回路の後段の第１の配線部に電磁界結合の影響が及ぶことを防ぐことができる。
【００１９】
また、上述のスイッチモジュールにおいて、第２の配線部は、グランド電位に接続されているパターン電極およびビア電極を備えていてもよい。
【００２０】
また、上述のスイッチモジュールにおいて、共通ポート側回路は、第１の外部接続端子に対してシャントに接続されたキャパシタと、第１の外部接続端子とキャパシタとに対してシリーズに接続された第１のインダクタと、第１の外部接続端子とキャパシタと第１のインダクタとに対してシャントに接続された第２のインダクタと、を備えていてもよい。
このようなスイッチモジュールにおいて、共通ポート側回路は、グランド電極に対向して配置されていて前記キャパシタとして機能するパターン電極を、共通ポートと第１の外部接続端子との間に備えると好適である。
また、このようなスイッチモジュールにおいて、共通ポート側回路は、前記第１のインダクタとして機能するパターン電極を、共通ポートと第１の外部接続端子との間に備えると好適である。
これらの構成では、共通ポート側回路を構成する回路素子の機能を、共通ポートと第１の外部接続端子との間の配線に持つことにより、共通ポート側回路を構成する回路素子の専有面積を低減でき、モジュールサイズを小型化することが可能になる。
【００２１】
上述のスイッチモジュールにおいて、多層基板の内層に設けられたグランド電極に対向して前記キャパシタを構成する非接地のパターン電極を備えてもよい。
【００２２】
上述のスイッチモジュールにおいて、前記キャパシタを構成する非接地のパターン電極は、フィルタ回路が形成されている誘電体層とは異なる誘電体層に形成されていると好適である。
この構成では、キャパシタを構成する非接地のパターン電極とフィルタ回路とを多層基板の積層方向に離間して配置することができ、キャパシタとフィルタ回路との間での電磁界結合を抑制できる。
【００２３】
上述のスイッチモジュールにおいて、キャパシタを構成する非接地のパターン電極は、グランド電位に接続されているビア電極に囲まれていると好適である。
この構成では、非接地のパターン電極の周囲をグランド電位に接続されているビア電極で囲むため、キャパシタとフィルタ回路との間での電磁界結合をさらに抑制できる。
【００２４】
上述のスイッチモジュールにおいて、キャパシタを構成する非接地のパターン電極は、多層基板の積層方向の両側にグランド電位に接続されているパターン電極が配置されていると好適である。
この構成では、非接地のパターン電極に対して、多層基板の積層方向の両側いずれかにフィルタ回路が配置されたとしても、キャパシタとフィルタ回路との電磁界結合を抑制できる。
【発明の効果】
【００２５】
この発明によれば、切替ポート側回路を構成するフィルタ回路の後段の第１の配線部と、共通ポート側回路との間に、第２の配線部を配置することにより、第１の配線部と共通ポート側回路との間での電磁界結合を抑制することができ、共通ポート側回路と第１の切替ポート側回路との間のアイソレーションと、フィルタ回路の減衰特性とを向上させられる。
【図面の簡単な説明】
【００２６】
【図１Ａ】第１の実施形態に係るスイッチモジュールの回路構成について説明するブロック図である。
【図１Ｂ】第１の実施形態に係るスイッチモジュールを構成する多層基板の積み図である。
【図１Ｃ】第１の実施形態に係るスイッチモジュールを構成する多層基板の実装面を視た平面図である。
【図１Ｄ】第１の実施形態に係るスイッチモジュールに係る特性図である。
【図２Ａ】第２の実施形態に係るスイッチモジュールを構成する多層基板の積み図である。
【図２Ｂ】第２の実施形態に係るスイッチモジュールを構成する多層基板の実装面を視た平面図である。
【図３Ａ】第３の実施形態に係るスイッチモジュールを構成する多層基板の積み図である。
【図３Ｂ】第３の実施形態に係るスイッチモジュールを構成する多層基板の実装面を視た平面図である。
【図４Ａ】第４の実施形態に係るスイッチモジュールを構成する多層基板の積み図である。
【図４Ｂ】第４の実施形態に係るスイッチモジュールを構成する多層基板の実装面を視た平面図である。
【図５Ａ】スイッチモジュールの一般的な回路構成例を示すブロック図である。
【図５Ｂ】スイッチモジュールを構成する従来構成の多層基板の実装面を視た平面図である。
【発明を実施するための形態】
【００２７】
≪第１の実施形態≫
以下、本発明の第１の実施形態に係るスイッチモジュールについて、図１Ａ〜図１Ｄを参照して説明する。
【００２８】
なお、本実施形態に係るスイッチモジュールの回路構成は、図５Ａに示したフロントエンド回路ＦＥＣと同一である。そこで、ここでは、回路全体についての詳細な説明を省き、アンテナ端子ＡＮＴに接続される共通ポート側回路と、高域側送信信号端子ＨＴｘに接続される切替ポート側回路との詳細構成について説明する。
【００２９】
図１Ａに示す共通ポート側回路１０４は、アンテナ端子ＡＮＴと、スイッチ回路ＳＷの共通ポートＰＩＣ０１との間に設けられている。共通ポート側回路１０４は、回路素子として、キャパシタＣと第１のインダクタＬ１と第２のインダクタＬ２とを備えている。また、共通ポート側回路１０４は、配線部として、配線部１２Ａ〜１２Ｄを備えている。インダクタＬ１の第一端は、配線部１２Ａを介してアンテナ端子ＡＮＴに接続されている。インダクタＬ１の第二端は、配線部１２Ｂを介して共通ポートＰＩＣ０１に接続されている。配線部１２Ｃは、配線部１２Ａから分岐し、キャパシタＣを介して接地されている。配線部１２Ｄは、配線部１２Ｂから分岐し、インダクタＬ２を介して接地されている。
【００３０】
図１Ａに示す切替ポート側回路１０７Ｂは、高域側送信信号端子ＨＴｘと、スイッチ回路ＳＷの切替ポートＰＩＣ１２との間に設けられている。切替ポート側回路１０７Ｂは、回路素子としてインダクタＤＬｔ１，ＤＬｔ２と、キャパシタＤＣｃ１，ＤＣｕ２，ＤＣｕ３と、を備えている。また、切替ポート側回路１０７Ｂは、配線部として、配線部１３Ａ〜１３Ｆを備えている。インダクタＤＬｔ２の第一端は、配線部１３Ａを介して高域側送信信号端子ＨＴｘに接続されている。インダクタＤＬｔ２の第二端は、配線部１３Ｂを介してインダクタＤＬｔ１の第一端に接続されている。インダクタＤＬｔ１の第二端は、配線部１３Ｃを介して切替ポートＰＩＣ１２に接続されている。配線部１３Ｄは、配線部１３Ａから分岐し、キャパシタＤＣｕ３を介して接地されている。配線部１３Ｅは、配線部１３Ｂから分岐し、キャパシタＤＣｕ２を介して接地されている。配線部１３Ｆは、配線部１３Ｃから分岐し、キャパシタＤＣｃ１を介してキャパシタＤＣｕ２に接続されている。
【００３１】
図１Ｂは、第１の実施形態に係るスイッチモジュールを構成する多層基板１１の積み図である。なお、ここで示す多層基板１１は、１７層のセラミック層（誘電体層）を積層したものであり、各誘電体層の上面には、所定の電極パターンが形成され、各誘電体層の内部には、層間を接続するビア電極が形成されている。ビア電極は、図中に小径の丸印で示している。以下の説明では、最上層の誘電体層を誘電体層ＰＬ１として、下層側になるほど数値が増加し、最下層の誘電体層を誘電体層ＰＬ１７とする。
【００３２】
多層基板１１の最上層に位置する誘電体層ＰＬ１の天面には、複数の素子搭載電極が形成されている。素子搭載電極には、複数のチップ型素子が実装される。本実施形態で用いるチップ型素子は、スイッチ回路ＳＷとインダクタＬ１，Ｌ２である。
【００３３】
多層基板１１の第二層および第三層に位置する誘電体層ＰＬ２，ＰＬ３には、複数のパターン電極と複数のビア電極とが形成されている。これらのパターン電極は、素子搭載電極からの配線引き回しに用いられている。多層基板１１の第四層に位置する誘電体層ＰＬ４には内層グランド電極１４Ａと、複数のビア電極と、が形成されている。内層グランド電極１４Ａは、誘電体層ＰＬ５の配線が、誘電体層ＰＬ２，ＰＬ３の配線と電磁界結合することを防ぐ機能を有している。多層基板１１の第五層に位置する誘電体層ＰＬ５には、複数のパターン電極と複数のビア電極とが形成されている。これらのパターン電極も、配線引き回しに用いられている。多層基板１１の第六層に位置する誘電体層ＰＬ６には内層グランド電極１４Ｂと、複数のビア電極と、が形成されている。内層グランド電極１４Ｂは、誘電体層ＰＬ５の配線が、誘電体層ＰＬ７〜ＰＬ１５の電極と電磁界結合することを防ぐ機能を有している。
【００３４】
多層基板１１の第七層に位置する誘電体層ＰＬ７には、キャパシタを構成するためのパターン電極と、ビア電極とが形成されている。多層基板１１の第八層から第十二層に位置する誘電体層ＰＬ８〜ＰＬ１２には、インダクタタを構成するためのパターン電極と、配線引き回しのためのパターン電極と、ビア電極とが形成されている。多層基板１１の第十三層から第十五層に位置する誘電体層ＰＬ１３〜ＰＬ１５には、キャパシタを構成するためのパターン電極と、ビア電極とが形成されている。
【００３５】
多層基板１１の第十六層に位置する誘電体層ＰＬ１６には内層グランド電極１４Ｃと、複数のビア電極と、が形成されている。内層グランド電極１４Ｃは、誘電体層ＰＬ７〜ＰＬ１５の電極が、外部接続端子と電磁界結合することを防ぐ機能を有している。多層基板１１の第十七層に位置する誘電体層ＰＬ１７には外部グランド電極１４Ｄと、複数のビア電極と、複数の外部接続端子と、が形成されている。外部グランド電極１４Ｄは、内層グランド電極１４Ａ〜１４Ｃを多層基板１１を実装する別の基板のグランド電極と電気的に接続するために設けられている。
【００３６】
そして、前述したアンテナ端子ＡＮＴとインダクタＬ１との間の配線部１２Ａは、チップ型素子であるインダクタＬ１との接続位置から、誘電体層ＰＬ１〜ＰＬ９に設けたビア電極と、誘電体層ＰＬ２，ＰＬ１０に設けたパターン電極と、誘電体層ＰＬ１０〜ＰＬ１７に設けたビア電極と、を介してアンテナ端子ＡＮＴに接続されている。配線部１２Ａを構成する誘電体層ＰＬ１０に設けたパターン電極は、多層基板１１の図中左側の側面近傍から図中右側の側面近傍に引き出されている。
【００３７】
配線部１２Ａから分岐する配線部１２Ｃは、誘電体層ＰＬ１０〜ＰＬ１４に設けたビア電極と、誘電体層ＰＬ１４に設けたパターン電極と、から構成されている。配線部１２Ｃに接続されるキャパシタＣは、誘電体層ＰＬ１５に設けた非接地のパターン電極と、誘電体層ＰＬ１６に設けた内層グランド電極１４Ｃと、から構成されている。
【００３８】
インダクタＬ１とスイッチ回路ＳＷの間の配線部１２Ｂは、チップ型素子であるインダクタＬ１との接続位置から、誘電体層ＰＬ１に設けたビア電極と、誘電体層ＰＬ２に設けたパターン電極と、を介してスイッチ回路ＳＷに接続されている。配線部１２Ｂから分岐する配線部１２Ｄは、誘電体層ＰＬ１〜ＰＬ３に設けたビア電極と、誘電体層ＰＬ２に設けたパターン電極と、から構成されている。配線部１２Ｄに接続されるインダクタＬ２は、チップ型素子で構成されている。
【００３９】
また、高域側送信信号端子ＨＴｘとインダクタＤＬｔ２との間の配線部１３Ａは、誘電体層ＰＬ８〜ＰＬ１７に設けたビア電極と、誘電体層ＰＬ８に設けたパターン電極と、から構成されている。インダクタＤＬｔ２は、誘電体層ＰＬ８〜ＰＬ１１に設けたビア電極と、誘電体層ＰＬ９〜ＰＬ１１に設けたパターン電極と、から構成されている。インダクタＤＬｔ２とインダクタＤＬｔ１との間の配線部１３Ｂは、誘電体層ＰＬ１２に設けたパターン電極から構成されている。インダクタＤＬｔ１は、誘電体層ＰＬ８〜ＰＬ１１に設けたビア電極と、誘電体層ＰＬ９〜ＰＬ１１に設けたパターン電極と、から構成されている。インダクタＤＬｔ１とスイッチ回路ＳＷとの間の配線部１３Ｃは、誘電体層ＰＬ１〜ＰＬ７に設けたビア電極と、誘電体層ＰＬ２，ＰＬ３，ＰＬ５，ＰＬ８に設けたパターン電極と、から構成されている。
【００４０】
配線部１３Ａから分岐する配線部１３Ｄは、誘電体層ＰＬ７に設けたビア電極から構成されている。配線部１３Ｄに接続されるキャパシタＤＣｕ３は、誘電体層ＰＬ７に設けたパターン電極と、誘電体層ＰＬ６に設けた内層グランド電極１４Ｂと、から構成されている。
【００４１】
配線部１３Ｂから分岐する配線部１３Ｅは、誘電体層ＰＬ１２，ＰＬ１３に設けたビア電極から構成されている。配線部１３Ｅに接続されるキャパシタＤＣｕ２は、誘電体層ＰＬ１４に設けたパターン電極と、誘電体層ＰＬ１６に設けた内層グランド電極１４Ｃと、から構成されている。
【００４２】
配線部１３Ｃから分岐する配線部１３Ｆは、誘電体層ＰＬ８に設けたパターン電極と、誘電体層ＰＬ８〜ＰＬ１２に設けたビア電極と、から構成されている。配線部１３Ｃに接続されるキャパシタＤＣｃ１は、誘電体層ＰＬ１３に設けたパターン電極と、誘電体層ＰＬ１４に設けたパターン電極と、から構成されている。
【００４３】
図１Ｃは、多層基板１１を底面側から見た状態を左右反転して表示した平面図であり、内層グランド電極１４Ｂ，１４Ｃに挟まれる誘電体層ＰＬ７〜ＰＬ１５のパターン電極を透過して表示している。
【００４４】
インダクタＤＬｔ２と高域側送信信号端子ＨＴｘとの間の配線部１３Ａは、本実施形態における第１の配線部である。この配線部１３Ａは、アンテナ端子ＡＮＴに接続される配線部１２Ａ，１２Ｃや、キャパシタＣに電磁界結合すると、アイソレーション特性の劣化や、フィルタ特性の劣化を引き起こしてしまう。
【００４５】
そのため、本実施形態のスイッチモジュールでは、多層基板１１において、配線部１３Ａが形成されている誘電体層ＰＬ８〜ＰＬ１７を平面透視して、配線部１３Ａと配線部１２Ａ，１２Ｃとの間、および、配線部１３ＡとキャパシタＣとの間に、グランド端子ＧＮＤに接続されるビア電極（不図示）や、インダクタＤＬｔ１，ＤＬｔ２などを配置している。これらのビア電極やインダクタＤＬｔ１，ＤＬｔ２は、本実施形態における第２の配線部に相当するものであり、これらにより、配線部１３Ａと共通ポート側回路との間が電磁気的に離間されることになる。
【００４６】
なお、キャパシタＣを構成するパターン電極は、インダクタＤＬｔ１に近接するため、両者が電磁界結合することもあるが、インダクタＤＬｔ１はローパスフィルタ回路の前段部分を構成する回路素子であるため、キャパシタＣとの結合による影響はローパスフィルタ回路により除かれ配線部１３Ａに及ぶことが無い。
【００４７】
したがって、配線部１３Ａと共通ポート側回路との間の電磁界結合が低減し、共通ポート側回路１０４と切替ポート側回路１０７Ｂとの間のアイソレーションと、切替ポート側回路１０７Ｂを構成するローパスフィルタ回路の減衰特性とが向上したものになる。
【００４８】
なお、本実施形態においては、誘電体層ＰＬ１５に設けた非接地のパターン電極と、誘電体層ＰＬ１６に設けた内層グランド電極１４Ｃとにより、キャパシタＣを構成している。そして、キャパシタＣを構成する非接地のパターン電極は、フィルタ回路を構成するインダクタＤＬｔ１，ＤＬｔ２やキャパシタＤＣｃ１，ＤＣｕ２，ＤＣｕ３、配線引き回しのＰターン電極などが形成されている誘電体層ＰＬ７~ＰＬ１４と異なる誘電体層ＰＬ１５に設けている。このため、キャパシタＣが、フィルタ回路と多層基板１１の積層方向に離間して配置されることになり、キャパシタＣとフィルタ回路との間での電磁界結合が抑制されることになる。
【００４９】
図１Ｄは、本実施形態のスイッチモジュールの実施例における、切替ポート側回路１０７Ｂを構成するローパスフィルタ回路の減衰特性を示す特性図である。図中には、実施例に係る減衰特性を実線で示している。また、図５Ｂに示した従来構成に係る減衰特性を破線で示している。図示するように、実施例に係る減衰特性は、従来構成に係る減衰特性に比べて、減衰量がより大きく、良好な減衰特性を実現できている。
【００５０】
≪第２の実施形態≫
以下、本発明の第２の実施形態に係るスイッチモジュールについて説明する。
【００５１】
なお、本実施形態に係るスイッチモジュールの回路構成も、図５Ａに示したフロントエンド回路ＦＥＣと同一である。
【００５２】
図２Ａは、第２の実施形態に係るスイッチモジュールが備える多層基板２１の積み図である。なお、ここで示す多層基板２１は、１６層のセラミック層（誘電体層）を積層したものである。以下の説明では、最上層の誘電体層を誘電体層ＰＬ１として、下層側になるほど数値が増加し、最下層の誘電体層を誘電体層ＰＬ１６とする。
【００５３】
多層基板２１の最上層に位置する誘電体層ＰＬ１の天面には、複数の素子搭載電極が形成されている。素子搭載電極には、複数のチップ型素子が実装される。本実施形態で用いるチップ型素子は、スイッチ回路ＳＷとインダクタＬ１，Ｌ２である。
【００５４】
多層基板２１の第二層および第三層に位置する誘電体層ＰＬ２，ＰＬ３には、複数のパターン電極と複数のビア電極とが形成されている。これらのパターン電極は、素子搭載電極からの配線引き回しに用いられている。多層基板２１の第四層に位置する誘電体層ＰＬ４には内層グランド電極２４Ａと、複数のビア電極と、が形成されている。内層グランド電極２４Ａは、誘電体層ＰＬ２，ＰＬ３の配線が、誘電体層ＰＬ５〜ＰＬ１４の電極と電磁界結合することを防ぐ機能を有している。
【００５５】
多層基板２１の第五層に位置する誘電体層ＰＬ５には、キャパシタを構成するためのパターン電極と、ビア電極とが形成されている。多層基板２１の第六層から第十層に位置する誘電体層ＰＬ６〜ＰＬ１０には、インダクタを構成するためのパターン電極と、配線引き回しのためのパターン電極と、ビア電極とが形成されている。多層基板２１の第十一層に位置する誘電体層ＰＬ１１には、内層グランド電極２４Ｂと、複数のビア電極と、が形成されている。内層グランド電極２４Ｂは、誘電体層ＰＬ１１の天面の一部に概略矩形状で形成されていて、周囲をグランド電位に接続されるビア電極で囲まれている。多層基板２１の第十一層から第十四層に位置する誘電体層ＰＬ１１〜ＰＬ１４には、キャパシタを構成するためのパターン電極と、ビア電極とが形成されている。多層基板２１の第十五層に位置する誘電体層ＰＬ１５には内層グランド電極２４Ｃと、複数のビア電極と、が形成されている。内層グランド電極２４Ｃは、誘電体層ＰＬ５〜ＰＬ１４の電極が、外部接続端子と電磁界結合することを防ぐ機能を有している。多層基板２１の第十六層に位置する誘電体層ＰＬ１６には外部グランド電極２４Ｄと、複数のビア電極と、複数の外部接続端子と、が形成されている。外部グランド電極２４Ｄは、内層グランド電極２４Ａ〜２４Ｃを多層基板１１を実装する別の基板のグランド電極と電気的に接続するために設けられている。
【００５６】
そして、アンテナ端子ＡＮＴとインダクタＬ１との間の配線部２２Ａは、誘電体層ＰＬ１〜ＰＬ１６に設けたビア電極と、誘電体層ＰＬ２に設けたパターン電極と、から構成されている。
【００５７】
配線部２２Ａから分岐する配線部２２Ｃは、誘電体層ＰＬ１２に設けたパターン電極から構成されている。配線部２２Ｃに接続されるキャパシタＣは、誘電体層ＰＬ１２に設けたパターン電極と、誘電体層ＰＬ１１に設けた内層グランド電極２４Ｂと、から構成されている。配線部２２Ａに接続されるインダクタＬ１は、チップ型素子で構成されている。
【００５８】
インダクタＬ１とスイッチ回路ＳＷの間の配線部２２Ｂは、誘電体層ＰＬ１に設けたビア電極と、誘電体層ＰＬ２に設けたパターン電極と、から構成されている。配線部２２Ｂから分岐する配線部２２Ｄは、誘電体層ＰＬ１〜ＰＬ３に設けたビア電極から構成されている。配線部２２Ｄに接続されるインダクタＬ２は、チップ型素子で構成されている。
【００５９】
また、高域側送信信号端子ＨＴｘとインダクタＤＬｔ２との間の配線部２３Ａは、誘電体層ＰＬ６〜ＰＬ１２に設けたビア電極と、誘電体層ＰＬ１３に設けたパターン電極と、誘電体層ＰＬ１３〜ＰＬ１６に設けたビア電極と、から構成されている。配線部２３Ａに接続されるインダクタＤＬｔ２は、誘電体層ＰＬ６〜ＰＬ１０に設けたビア電極とパターン電極と、から構成されている。インダクタＤＬｔ２とインダクタＤＬｔ１との間の配線部２３Ｂは、誘電体層ＰＬ１０に設けたパターン電極から構成されている。配線部２３Ｂに接続されるインダクタＤＬｔ１は、誘電体層ＰＬ６〜ＰＬ９に設けたビア電極とパターン電極と、から構成されている。インダクタＤＬｔ１とスイッチ回路ＳＷとの間の配線部２３Ｃは、誘電体層ＰＬ１〜ＰＬ５に設けたビア電極と、誘電体層ＰＬ２，ＰＬ３に設けたパターン電極と、から構成されている。
【００６０】
配線部２３Ａから分岐する配線部２３Ｄは、誘電体層ＰＬ５に設けたビア電極から構成されている。配線部２３Ｄに接続されるキャパシタＤＣｕ３は、誘電体層ＰＬ５に設けたパターン電極と、誘電体層ＰＬ４に設けた内層グランド電極２４Ａと、から構成されている。
【００６１】
配線部２３Ｂから分岐する配線部２３Ｅは、誘電体層ＰＬ１０〜ＰＬ１３に設けたビア電極から構成されている。配線部２３Ｅに接続されるキャパシタＤＣｕ２は、誘電体層ＰＬ１４に設けたパターン電極と、誘電体層ＰＬ１５に設けた内層グランド電極２４Ｃと、から構成されている。
【００６２】
配線部２３Ｃから分岐する配線部２３Ｆは、誘電体層ＰＬ６〜ＰＬ１１に設けたビア電極から構成されている。配線部２３Ｆに接続されるキャパシタＤＣｃ１は、誘電体層ＰＬ１２に設けたパターン電極と、誘電体層ＰＬ１３に設けたパターン電極と、から構成されている。
【００６３】
図２Ｂは、多層基板２１を底面側から見た状態を左右反転して表示した平面図であり、内層グランド電極２４Ａ，２４Ｃに挟まれる誘電体層ＰＬ５〜ＰＬ１４のパターン電極を透過して表示している。
【００６４】
インダクタＤＬｔ２と高域側送信信号端子ＨＴｘとの間の配線部２３Ａは、本実施形態における第１の配線部である。この配線部２３Ａは、アンテナ端子ＡＮＴに接続される配線部２２Ａ，２２Ｃや、キャパシタＣに電磁界結合することで、アイソレーション特性の劣化や、フィルタ特性の劣化を引き起こしてしまう。
【００６５】
そのため、本実施形態のスイッチモジュールでは、多層基板２１において、配線部２３Ａが形成されている誘電体層ＰＬ６〜ＰＬ１６を平面透視して、配線部２３Ａと配線部２２Ａ，２２Ｃとの間、および、配線部２３ＡとキャパシタＣとの間に、グランド端子ＧＮＤに接続されるとともに内層グランド電極２４Ｂに接続されるビア電極（不図示）を配置している。このビア電極は、本実施形態の第２の配線部に相当するものであり、これにより、配線部２３Ａと共通ポート側回路との間が電磁気的に離間されることになる。そして、配線部２３Ａと共通ポート側回路との間の電磁界結合が低減することで、共通ポート側回路１０４と切替ポート側回路１０７Ｂとの間のアイソレーションと、切替ポート側回路１０７Ｂを構成するローパスフィルタ回路の減衰特性とが向上したものになる。
【００６６】
≪第３の実施形態≫
以下、本発明の第３の実施形態に係るスイッチモジュールについて説明する。
【００６７】
なお、本実施形態に係るスイッチモジュールの回路構成も、図５Ａに示したフロントエンド回路ＦＥＣと同一である。
【００６８】
図３Ａは、第３の実施形態に係るスイッチモジュールが備える多層基板３１の積み図である。なお、多層基板３１は、第２の実施形態で示した多層基板２１から内層グランド電極２４Ｂを省き、キャパシタＣを誘電体層ＰＬ１２に設けたパターン電極と、誘電体層ＰＬ１６に設けた内層グランド電極３４Ｃと、から構成したものである。そして、キャパシタＣを囲むように、誘電体層ＰＬ４の内層グランド電極３４Ａと誘電体層ＰＬ１６の内層グランド電極３４Ｃとに接続された複数のビア電極を配置している。多層基板３１のその他の構成は、第２の実施形態で示した多層基板２１と同様であり、ここでは詳細な説明は省く。
【００６９】
図３Ｂは、多層基板３１を底面側から見た状態を左右反転して表示した平面図であり、内層グランド電極３４Ａ，３４Ｃに挟まれる誘電体層ＰＬ５〜ＰＬ１４のパターン電極を透過して表示している。
【００７０】
インダクタＤＬｔ２と高域側送信信号端子ＨＴｘとの間の配線部３３Ａは、本実施形態における第１の配線部である。この配線部３３Ａは、アンテナ端子ＡＮＴに接続される配線部３２Ａ，３２Ｃや、キャパシタＣに電磁界結合することで、アイソレーション特性の劣化や、フィルタ特性の劣化を引き起こしてしまう。
【００７１】
そのため、本実施形態のスイッチモジュールでは、多層基板３１において、配線部３３Ａが形成されている誘電体層ＰＬ６〜ＰＬ１６を平面透視して、配線部３３Ａと配線部３２Ａ，３２Ｃとの間、および、配線部３３ＡとキャパシタＣとの間に、グランド端子ＧＮＤに接続される複数のビア電極（不図示）を配置している。このビア電極は、本実施形態の第２の配線部に相当するものであり、これにより、配線部３３Ａと共通ポート側回路との間が、電磁気的に離間されることになる。そして、配線部３３Ａと共通ポート側回路との間の電磁界結合が低減することで、共通ポート側回路１０４と切替ポート側回路１０７Ｂとの間のアイソレーションと、切替ポート側回路１０７Ｂを構成するローパスフィルタ回路の減衰特性とが向上したものになる。
【００７２】
≪第４の実施形態≫
以下、本発明の第４の実施形態に係るスイッチモジュールについて説明する。
【００７３】
なお、本実施形態に係るスイッチモジュールの回路構成も、図５Ａに示したフロントエンド回路ＦＥＣと同一である。
【００７４】
図４Ａは、第４の実施形態に係るスイッチモジュールが備える多層基板４１の積み図である。なお、多層基板４１は、第１の実施形態で示した多層基板２１からキャパシタＣを構成する独立したパターン電極を除き、配線部３２Ａの引き回しのためのパターン電極を、誘電体層ＰＬ１０から誘電体層ＰＬ１２に移動させ、このパターン電極と内層グランド電極とによりキャパシタＣを構成したものである。配線のためのパターン電極と内層グランド電極とによりキャパシタＣを構成することにより、この多層基板４１における回路素子の専有面積は、より低減したものになる。なお、多層基板４１のその他の構成は、第１の実施形態で示した多層基板１１と同様であり、ここでは詳細な説明は省く。
【００７５】
図４Ｂは、多層基板４１を底面側から見た状態を左右反転して表示した平面図であり、内層グランド電極４４Ｂ，４４Ｃに挟まれる誘電体層ＰＬ７〜ＰＬ１５のパターン電極を透過して表示している。
【００７６】
インダクタＤＬｔ２と高域側送信信号端子ＨＴｘとの間の配線部４３Ａは、本実施形態における第１の配線部である。この配線部４３Ａは、アンテナ端子ＡＮＴに接続される配線部４２Ａに電磁界結合することにより、アイソレーション特性の劣化や、フィルタ特性の劣化が引き起こしてしまう。
【００７７】
そのため、本実施形態のスイッチモジュールでは、多層基板４１において、配線部４３Ａが形成されている誘電体層ＰＬ８〜ＰＬ１７を平面透視して、配線部４３Ａと配線部４２Ａとの間に、グランド端子ＧＮＤに接続されるビア電極（不図示）、または、インダクタＤＬｔ１，ＤＬｔ２を構成するパターン電極およびビア電極を配置している。グランド端子ＧＮＤに接続されるビア電極（不図示）や、インダクタＤＬｔ１，ＤＬｔ２を構成するパターン電極およびビア電極は、本実施形態の第２の配線部に相当するものであり、これらによって、配線部４３Ａと共通ポート側回路との間が、電磁気的に離間されることになる。そして、配線部４３Ａと共通ポート側回路との間の電磁界結合が低減することで、共通ポート側回路１０４と切替ポート側回路１０７Ｂとの間のアイソレーションと、切替ポート側回路１０７Ｂを構成するローパスフィルタ回路の減衰特性とが向上したものになる。
【００７８】
なお、この多層基板４１において、インダクタＬ１としてチップ型素子を用いずに、キャパシタＣを構成するパターン電極や、そのパターン電極に接続されるビア電極が持つ寄生インダクタンスを利用するようにしてもよい。その場合、回路素子の専有面積をさらに低減することが可能になる。
【００７９】
以上の各実施形態で説明したように、本発明のスイッチモジュールは構成することができる。上述の説明では、インダクタＬ１、Ｌ２をチップ型素子として構成する例を示したが、その他にも、インダクタＬ１、Ｌ２を、多層基板の内部に設ける電極パターンによって構成するようにしてもよい。また、インダクタＬ１として、キャパシタＣを構成するパターン電極や、そのパターン電極に接続されるビア電極が持つ寄生インダクタンスを利用するようにしてもよい。その他、スイッチモジュールの具体構成や、回路構成は、上述したものに限られるものではない。
【符号の説明】
【００８０】
ＦＥＣ…フロントエンド回路
Ｃ，ＤＣｃ１，ＤＣｕ２，ＤＣｕ３…キャパシタ
Ｌ１，Ｌ２，ＤＬｔ１，ＤＬｔ２…インダクタ
ＳＷ…スイッチ回路
ＰＩＣ０１…共通ポート
ＰＩＣ１１〜ＰＩＣ１８…切替ポート
１０４…共通ポート側回路
１０７Ａ〜１０７Ｈ…切替ポート側回路
ＡＮＴ…アンテナ端子
ＨＴｘ…高域側送信信号端子
ＬＴｘ…低域側送信信号端子
ＧＮＤ…グランド端子
１１，２１，３１，４１…多層基板
１２Ａ〜１２Ｄ，１３Ａ〜１３Ｆ，２２Ａ〜２２Ｄ，２３Ａ〜２３Ｆ，３２Ａ〜３２Ｄ，３３Ａ〜３３Ｆ，４２Ａ〜４２Ｄ，４３Ａ〜４３Ｆ…配線部
１４Ａ〜１４Ｃ，２４Ａ〜２４Ｃ，３４Ａ，３４Ｃ，４４Ａ〜４４Ｃ…内層グランド電極
１４Ｄ，２４Ｄ，３４Ｄ，４４Ｄ…外部グランド電極
【図１Ａ】
0005609918.tif 000002
【図１Ｂ】
0005609918.tif 000003
【図１Ｃ】
0005609918.tif 000004
【図１Ｄ】
0005609918.tif 000005
【図２Ａ】
0005609918.tif 000006
【図２Ｂ】
0005609918.tif 000007
【図３Ａ】
0005609918.tif 000008
【図３Ｂ】
0005609918.tif 000009
【図４Ａ】
0005609918.tif 000010
【図４Ｂ】
0005609918.tif 000011
【図５Ａ】
0005609918.tif 000012
【図５Ｂ】
0005609918.tif 000013