(57)【特許請求の範囲】
【請求項１】
第１不純物濃度を有する第１導電型の第１半導体層上に、前記第１不純物濃度より低い第２不純物濃度を有する第１導電型の第２半導体層を形成し、前記第２半導体層にトレンチを形成し、第１絶縁膜を介して前記トレンチを埋め込むように第１導電膜を形成する工程と、
前記トレンチの開口側であって、前記トレンチの上部の前記第１絶縁膜を除去し、前記トレンチの上部および前記第１導電膜の上部を露出させる工程と、
露出した前記トレンチの上部の側面および露出した前記第１導電膜の上部を同時に酸化して、前記トレンチの上部の側面にゲート絶縁膜を形成し、前記第１導電膜の上部全体を第２絶縁膜に変成する工程と、
前記ゲート絶縁膜を介するとともに前記第２絶縁膜を挟んで前記トレンチの上部を埋め込むようにゲート電極を形成する工程と、
前記第２半導体層の上部に、第３不純物濃度を有する第２導電型のベース層を形成し、前記ベース層の上部に、前記第２不純物濃度より高い第４不純物濃度を有する第１導電型のソース層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
露出した前記トレンチの上部の側面および露出した前記第１導電膜の上部の酸化は、水素燃焼酸化により行うことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー用半導体装置には、高耐圧と高い性能指数（ＦＯＭ：Figure Of Merit）が求められている。性能指数は、オン抵抗による導通損失とターンオン時のスイッチング損失に支配され、オン抵抗Ｒｏｎと入力容量Ｃｉｓｓ（Source Short-circuit Input Capacitance）の積の逆数で表される。一般に、オン抵抗Ｒｏｎと入力容量Ｃｉｓｓはトレードオフの関係にある。
【０００３】
従来、パワー用半導体装置として、縦型のフィールドプレート構造により電界集中を緩和して高耐圧化を図った絶縁ゲート電界効果トランジスタが知られている。
【０００４】
この半導体装置では、ドレイン層上のＮ型半導体層にトレンチが形成される。このトレンチには、厚いフィールドプレート絶縁膜を介してフィールドプレート電極が埋め込まれている。フィールドプレート電極はソース層に電気的に接続されている。
【０００５】
トレンチの上部には、ゲート絶縁膜を介するとともに、絶縁膜を介してフィールドプレート電極を挟むようにゲート電極が埋め込まれている。トレンチに隣接するＮ型半導体層の上部にはＰ型ベース層が形成され、ベース層の上部にはＮ型ソース層が形成されている。
【０００６】
その結果、ゲート電極とフィールドプレート電極間容量が増加し、入力容量Ｃｉｓｓの増加を招くという問題がある。従って、オン抵抗Ｒｏｎと入力容量Ｃｉｓｓの積が大きくなり、高い性能指数が得られないという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−２２９６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、ゲート電極とフィールドプレート電極間の容量を低減させた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置の製造方法は、第１不純物濃度を有する第１導電型の第１半導体層上に、前記第１不純物濃度より低い第２不純物濃度を有する第１導電型の第２半導体層を形成し、前記第２半導体層にトレンチを形成し、第１絶縁膜を介して前記トレンチを埋め込むように第１導電膜を形成する。前記トレンチの開口側であって、前記トレンチの上部の前記第１絶縁膜を除去し、前記トレンチの上部および前記第１導電膜の上部を露出させる。露出した前記トレンチの上部の側面および露出した前記第１導電膜の上部を同時に酸化して、前記トレンチの上部の側面にゲート絶縁膜を形成し、前記第１導電膜の上部全体を第２絶縁膜に変成する。前記ゲート絶縁膜を介するとともに前記第２絶縁膜を挟んで前記トレンチの上部を埋め込むようにゲート電極を形成する。前記第２半導体層の上部に、第３不純物濃度を有する第２導電型のベース層を形成し、前記ベース層の上部に、前記第２不純物濃度より高い第４不純物濃度を有する第１導電型のソース層を形成する。
【図面の簡単な説明】
【００１１】
【図１】実施例に係る半導体装置を示す断面図。
【図２】実施例に係る半導体装置を示す断面ＳＥＭ像。
【図３】実施例に係る半導体装置の入力容量を説明するための図。
【図４】実施例に係る半導体装置の入力容量のシミュレーション結果を示す図。
【図５】実施例に係る半導体装置の製造工程を順に示す断面図。
【図６】実施例に係る半導体装置の製造工程を順に示す断面図。
【図７】実施例に係る半導体装置の製造工程を順に示す断面図。
【図８】実施例に係る半導体装置の製造工程を順に示す断面図。
【図９】実施例に係る半導体装置の製造工程を順に示す断面図。
【図１０】実施例に係る半導体装置の製造工程を順に示す断面図。
【図１１】実施例に係る温度と増速酸化速度比の関係を示す図。
【図１２】実施例に係る比較例の半導体装置を示す断面図。
【図１３】実施例に係る比較例の半導体装置を示す断面ＳＥＭ像。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本実施例に係る半導体装置について、図１および図２を用いて説明する。図１は半導体装置を示す断面図、図２は半導体装置を示す断面ＳＥＭ（Scanning Electron Microscope）像である。本実施例の半導体装置は、縦型のフィールドプレート構造を有するトレンチゲート電界効果トランジスタである。
【００１４】
図１および図２に示すように、本実施例の半導体装置１０では、第１不純物濃度を有する第１導電型（Ｎ＋＋型）の第１半導体層１１上に、第１不純物濃度より低い第２不純物濃度を有する第１導電型（Ｎ−型）の第２半導体層１２が形成されている。
【００１５】
第１半導体層１１はドレイン層で、例えばシリコン基板である。第１半導体層１１の第１不純物濃度および厚さは、例えば約２Ｅ１９ｃｍ−３、約１００μｍである。
【００１６】
第２半導体層１２は電子が走行するドリフト層で、例えば第１半導体層１１上にエピタキシャル成長により形成されたシリコン層である。第２半導体層１２の第２不純物濃度および厚さは半導体装置１０の耐圧に依存し、例えば１００Ｖの耐圧を得る場合には約２Ｅ１６ｃｍ−３および約７．５μｍである。
【００１７】
第２半導体層１２には、例えば幅が約１．７μｍ、深さが約５μｍで、奥行き方向（紙面に垂直な方向）にストライプ状のトレンチが形成される。このトレンチは横方向（紙面のＸ方向）に所定の間隔、例えば約３μｍピッチで複数配列されている。
【００１８】
そのトレンチ内には、トレンチの底面側であって、トレンチの下部にフィールドプレート構造が形成されている。トレンチの開口側であって、トレンチの上部にトレンチゲート構造が形成されている。
【００１９】
具体的には、トレンチの下部の内面に厚い第１絶縁膜（フィールドプレート絶縁膜）１３が形成され、第１絶縁膜１３を介してトレンチの下部を埋め込むようにフィールドプレート電極１４が形成されている。
【００２０】
第１絶縁膜１３は、例えば厚さが約０．６７μｍのシリコン酸化膜である。フィールドプレート電極１４は、例えば幅Ｗ１が約０．４２μｍで、不純物である例えば燐（Ｐ）が約１Ｅ１８ｃｍ−３ドープされたポリシリコン膜である。第１絶縁膜１３およびフィールドプレート電極１４は、トレンチの底面から、例えば約４．５μｍの高さに形成されている。
【００２１】
フィールドプレート構造では、トレンチ内部に厚い絶縁膜を形成することで、ブレークダウン時の電界をジャンクションからトレンチ底部まで持たせ、ジャンクションにかかる電界を緩和することができる。
【００２２】
更に、トレンチの上部の側面にゲート絶縁膜１５が形成され、ゲート絶縁膜１５を介するとともに第２絶縁膜１６を挟んでトレンチの上部を埋め込むようにゲート電極１７が形成されている。
【００２３】
第１絶縁膜１３の上面とゲート電極１７の下面が接触している。フィールドプレート電極１４の上面と第２絶縁膜１６の下面が接触している。第２絶縁膜１６の上面と第２半導体層１２の上面は、略同一平面上にある。第２絶縁膜１６の幅Ｗ２は、フィールドプレート電極１４の幅Ｗ１より大きく、例えば約０．６μｍである（Ｗ１＜Ｗ２）。
【００２４】
ゲート絶縁膜１５は、後述するようにトレンチの上部の側面を熱酸化して得られる厚さ約７５ｎｍの薄いシリコン酸化膜である。ゲート電極１７は、例えばＰがドープされたポリシリコン膜である。
【００２５】
第２絶縁膜１６は、フィールドプレート電極１４の上部全体を熱酸化して得られるシリコン酸化膜である。従って、第２絶縁膜１６にはフィールドプレート電極１４と同様に、ポリシリコン膜にＰがドープされていることとなる。ただし、第２絶縁膜１６中のＰの濃度は、フィールドプレート電極１４中のＰの濃度より、酸化による体積増加分に応じて減少している。
【００２６】
このトレンチに隣接する形で、第２半導体層１２の上部には、第３不純物濃度を有する第２導電型（Ｐ型）のベース層１８が形成されている。
【００２７】
ベース層１８の上部には、第２不純物濃度より高い第４不純物濃度を有する第１導電型（Ｎ＋型）のソース層１９が形成されている。
【００２８】
ゲート電極１７に電圧を印加することにより、ゲート電極１７の直下のベース層１８にチャネルが形成され、ソース層１９と第１半導体層１１の間が導通する。
【００２９】
ソース層１９の中央部には、ソース層１９を貫通してベース層１８に達するように、第３不純物濃度より高い第４不純物濃度を有する第２導電型（Ｐ＋型）の第３半導体層２０が形成されている。
【００３０】
第３半導体層２０はキャリア抜き層で、動作時にベース層１８と第２半導体層１２のＰＮ接合がブレークダウンしたときに、第２半導体層１２内で発生したキャリア（正孔）を排出するために設けられている。
【００３１】
ブレークダウンしたときに、キャリアがうまく抜けないと、キャリアの移動に伴って熱が発生し、半導体装置１０が熱破壊されてしまうことがある。そこで、ベース層１８の上部に、ソース層１９の他に、キャリアを排出するための第３半導体層２０を設けることにより、半導体装置１０が熱破壊しにくくなる。すなわち、アバランシェ耐量が向上する。
【００３２】
第２絶縁膜１６、ゲート電極１７、およびソース層１９の一部の上に層間絶縁膜２１、例えばシリコン酸化膜が形成されている。
【００３３】
層間絶縁膜２１上には、層間絶縁膜２１を覆い、ソース層１９および第３半導体層２０に接触したソースメタル２２、例えばアルミニウム（Ａｌ）が形成されている。
【００３４】
第１半導体層１１には、第２半導体層１２と対向する面側にドレインメタル２３、例えば金ゲルマニウム合金（ＡｕＧｅ）が形成されている。
【００３５】
本実施例の半導体装置１０は、第１絶縁膜１３およびフィールドプレート電極１４で構成される縦型のフィールドプレート構造により第２半導体層１２中の電界集中を緩和して高耐圧化を図るとともに、フィールドプレート構造により必然的に増加するゲート電極１７とフィールドプレート電極１４間の容量を減少させるように構成されている。
【００３６】
これにより、入力容量Ｃｉｓｓが減少するので、オン抵抗Ｒｏｎと入力容量Ｃｉｓｓの積が小さくなり、性能指数を向上させることが可能になる。
【００３７】
（比較例）
図１２は比較例の半導体装置５０の断面図、図１３は比較例の半導体装置５０の断面ＳＥＭ像である。
【００３８】
図１２および図１３に示すように、比較例の半導体装置５０では、フィールドプレート電極５１はトレンチの下部から上部まで形成されている。ゲート電極１７は、トレンチの上部にゲート絶縁膜１５を介するとともに、絶縁膜５２を介してフィールドプレート電極５１の上部を挟むように形成されている。
【００３９】
ここで、図３は、比較例の半導体装置５０に発生した電極間容量、すなわち入力容量Ｃｉｓsを示す。一般に、電極間の容量には、ゲート電極１７と第２半導体層１２間の容量Ｃｇｄ、ゲート電極１７とソースメタル２２間の容量Ｃｇｓ、フィールドプレート電極５１と第２半導体層１２間の容量Ｃｄｓ、チャネルの反転層の容量Ｃｇｓ１およびゲート電極１７とフィールドプレート電極５１間の容量Ｃｇｓ２がある。
【００４０】
このとき、入力容量Ｃｉｓｓは、容量Ｃｇｄ、容量Ｃｇｓ、容量Ｃｇｓ１および容量Ｃｇｓ２の和で表わされ、Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｓ＋（Ｃｇｓ１＋Ｃｇｓ２）となる。
【００４１】
容量Ｃｇｓ１および容量Ｃｇｄは、ゲート絶縁膜１５の厚さに依存する。ゲート絶縁膜１５の厚さは、しきい値に応じて一義的に定められるので、容量Ｃｇｓ１および容量Ｃｇｄは任意に設定することはできず、一定値をとる。
【００４２】
容量Ｃｇｓは、層間絶縁膜２１の厚さに依存する。層間絶縁膜２１の厚さはゲート絶縁膜１５より十分大きいので、容量Ｃｇｓは十分小さくなる。以後、容量Ｃｇｓは無視できるものとする。
【００４３】
容量Ｃｇｓ２は、絶縁膜５２の厚さに依存する。絶縁膜５２を厚くするほど、容量Ｃｇｓ２が小さくなる。図４は、入力容量Ｃｉｓｓと絶縁膜５２の厚さとの関係をシミュレーションした結果を示す図である。
【００４４】
図４に示すように、入力容量Ｃｉｓｓに占める割合は、容量Ｃｇｓ１と容量Ｃｇｓ２が大きく、容量Ｃｇｄは小さい。絶縁膜５２の厚さを８５ｎｍ、１４５ｎｍ、２５０ｎｍと大きくすると、容量Ｃｇｓ２は減少するが、上述したように容量Ｃｇｓ１および容量Ｃｇｄは変わらない。ゲート絶縁膜１５の厚さが一定のためである。
【００４５】
従って、性能指数に向上には、絶縁膜５２の厚さをできるだけ厚くして、容量Ｃｇｓ２を低減することが望ましい。絶縁膜５２の厚さは、耐圧およびオン抵抗Ｒｏｎには影響与えないためである。
【００４６】
絶縁膜５２を厚くするには、ゲート電極１７と対向するフィールドプレート電極５１の上部を薄くし、極限的にはゼロにすることが望ましい。フィールドプレート電極５１は、上部が無くてもソース層１９との電気的接続が維持されているので、フィールドプレート構造の機能に支障をきたす恐れはないためである。一方、ゲート電極１７を薄くするのは、ゲート抵抗の上昇を招くため望ましくない。
【００４７】
なお、フィールドプレート電極５１と第２半導体層１２間の容量Ｃｄｓは、性能指数に直接影響を与えないので、その説明は省略する。
【００４８】
一方、本実施例の半導体装置１０おいては、上部を無くしたフィールドプレート電極１４を実現しているので、容量Ｃｇｓ２は無視できる程度に十分小さくすることができる。これにより、入力容量Ｃｉｓｓが減少して、オン抵抗Ｒｏｎと入力容量Ｃｉｓｓの積が小さくなり、性能指数を向上させることが可能になる。
【００４９】
次に、半導体装置１０の製造方法について説明する。図５乃至図１０は、半導体装置１０の製造工程を順に示す断面図である。
【００５０】
図５（ａ）に示すように、第１半導体層１１上に、気相成長法により第２半導体層１２を形成する。具体的には、例えばプロセスガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）、ドーパントガスとしてフォスフィン（ＰＨ３）を用い、水素（Ｈ２）をキャリアガスとして温度１０００℃で、第１半導体層１１上に第２半導体層１２をエピタキシャル成長させる。
【００５１】
次に、図５（ｂ）に示すように、第２半導体層１２上にストライプ状の開口を有するマスク材（図示せず）を形成し、例えばフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により、第２半導体層１２を異方性エッチングし、トレンチ４０を形成する。
【００５２】
次に、図６（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、トレンチ４０の内面にコンフォーマルにシリコン酸化膜４１を形成する。シリコン酸化膜４１は、後の工程において第１絶縁膜１３となるものである。
【００５３】
次に、図６（ｂ）に示すように、例えばＣＶＤ法により、シリコン酸化膜４１を介してトレンチ４０を埋め込むようにＰをドープしたポリシリコン膜４２を形成する。ポリシリコン膜４２は、後の工程においてフィールドプレート電極１４となるものである。
【００５４】
次に、図７（ａ）に示すように、例えば塩素系／フッ素系ガスを用いたＲＩＥ法により、ポリシリコン膜４２を異方性エッチングする。異方性エッチングは、ポリシリコン膜４２の上面と第２半導体層１２の上面が略同じ高さになるまで行う。
【００５５】
次に、図７（ｂ）に示すように、例えばフッ素系ガスを用いたＲＩＥ法によりシリコン酸化膜４１を異方性エッチングする。異方性エッチングは、トレンチの上部およびポリシリコン膜４２の上部が露出するまで行う。異方性エッチングされなかったシリコン酸化膜４１が第１絶縁膜１３になる。
【００５６】
次に、図８（ａ）に示すように、露出したトレンチの上部および露出したポリシリコン膜４２の上部を熱酸化する。熱酸化は、ポリシリコン膜４２が増速酸化されやすい条件、たとえば低温水素燃焼酸化によりおこなう。
【００５７】
水素燃焼酸化とは、水素を燃焼させて生成した水蒸気を含む湿潤雰囲気下で酸化を行う酸化方法である。この水素燃焼酸化には、水バブラを用いて水蒸気を発生させるスチーム酸化よりもクリーンで高い制御性が得られる利点がある。
【００５８】
図１１に飛んで、水素燃焼酸化における増速酸化について説明する。図１１は温度と増速酸化速度の比（ポリシリコン膜４２の酸化速度とトレンチ４０の側面の酸化速度の比）の一例を示す図である。
【００５９】
図１１に示すように、温度８００℃乃至９００℃での低温水素燃焼酸化では、高濃度にＰがドープされたポリシリコンは、シリコンより２．５から４．５倍ほど速く酸化される。上下のプロットは、増速酸化速度の比のバラツキを示している。一方、温度が高くなると増速酸化速度の比は低下し、温度１０５０℃では、１．５倍以下に減少している。
【００６０】
温度が低くなると増速酸化速度の比が増加するのは、熱酸化に対するシリコンの活性化エネルギーが、ボリシリコンの活性化エネルギーより大きいためである。即ち、温度が低くなるとシリコンの酸化速度は急減に減少するが、ポリシリコンの酸化速度は緩やかに減少するためである。
【００６１】
その結果、露出したトレンチの上部側面に、薄いゲート絶縁膜１５形成される。露出したポリシリコン膜４２の上部は、全体が酸化され、元のポリシリコン膜４２より略１．４倍厚い第２絶縁膜１６に変成される。露出していない下部のポリシリコン膜４２がフィールドプレート電極１４となる。
【００６２】
従って、水素燃焼酸化は、ポリシリコン膜４２の上部全体が酸化されたときと、同時またはその後に目的の厚さのゲート絶縁膜１５が得られる増速酸化条件で行うとよい。例えば厚さ約０．６μｍの第２絶縁膜１６と厚さ約７５ｎｍのゲート絶縁膜１５を得るには、増速酸化速度比が４以上になるように増速酸化条件を設定する。
【００６３】
次に、図８（ｂ）に戻って、例えばＣＶＤ法により、第２絶縁膜１６を覆うとともに、露出したトレンチの上部を埋め込むように、Ｐをドープしたポリシリコン膜４３を形成する。ポリシリコン膜４３は、後の工程においてゲート電極１７となるものである。
【００６４】
次に、図９（ａ）に示すように、例えばフッ素系ガスを用いたＣＤＥ（Chemical Dry Etching）法またはＣＭＰ（Chemical Mechanical Polishing）法により、ポリシリコン膜４３を第２半導体層１２の上面が露出するまで除去する。除去されなかったポリシリコン膜４３がゲート電極１７となる。
【００６５】
これにより、トレンチの上部にゲート絶縁膜１５を介するとともに第２絶縁膜１６を挟むように埋め込まれたゲート電極１７が形成される。
【００６６】
次に、図９（ｂ）に示すように、第２半導体層１２を露出する開口を有するマスク材（図示せず）を形成した後、第２半導体層１２にホウ素（Ｂ）をイオン注入して、第２半導体層１２の上部にベース層１８を形成する。
【００６７】
次に、図１０（ａ）に示すように、ベース層１８を露出する開口を有するマスク材（図示せず）を形成した後、ベース層１８にＰをイオン注入して、ベース層１８の上部にソース層１９を形成する。
【００６８】
次に、図１０（ｂ）に示すように、ソース層１９の中央部を露出する開口を有する層間絶縁膜２１、例えばＣＶＤ法よるシリコン酸化膜を形成する。層間絶縁膜２１をマスクとして、ソース層１９の中央部にＢをイオン注入し、ソース層１９を貫通してベース層１８に達する第３半導体層２０を形成する。
【００６９】
次に、ソースメタル２２として、例えばスパッタリング法により層間絶縁膜２１を覆い、ソース層１９および第３半導体層２０に接触したＡｌ膜を形成する。ドレインメタル２３として、例えば蒸着法により第１半導体層１１の第２半導体層１２と対向する面にＡｕＧｅ合金膜を形成する。これにより、図１に示す半導体装置１０が得られる。
【００７０】
以上説明したように、本実施例では、トレンチの下部に厚い第１絶縁膜１３を介して埋め込まれたフィールドプレート電極１４を形成し、トレンチの上部にゲート絶縁膜１５を介するとともに第２絶縁膜１６を挟むように埋め込まれたゲート電極１７を形成している。
【００７１】
その結果、フィールドプレート電極１４とゲート電極１７間の容量Ｃｇｓ２が減少する。入力容量Ｃｉｓｓが減少することにより、オン抵抗Ｒｏｎと入力容量Ｃｉｓｓの積が小さくなり、性能指数が向上する。従って、ゲート電極とフィールドプレート電極間の容量を低減させた半導体装置およびその製造方法が得られる。
【００７２】
また、図1に示す半導体装置１０を、例えば１００Ｖ〜２００Ｖの高耐圧適用の半導体装置とする場合には以下の効果を得られる。高耐圧適用の半導体装置のトレンチ幅は１〜２．５μｍで設計されるが、これは低耐圧適用の半導体装置と比較すると広い。そのため、第２絶縁膜１６を有しない高耐圧適用の半導体装置では、フィールドプレート電極１４上に圧倒的な膜厚のポリシリコン膜４３を形成してトレンチの上部をゲート電極１７で埋め込むことを要する。本発明の実施形態では、第２絶縁膜１６によってフィールドプレート電極１４の上部が覆われ、フィールドプレート電極１４はゲート電極１７より低い位置に形成されるため、埋め込み補てんの効果を有する。
【００７３】
本稿では、第１導電型がＮ型、第２導電型がＰ型である場合について説明したが、第１導電型がＰ型、第２導電型がＮ型であっても構わない。
【００７４】
露出したトレンチの上部および露出したポリシリコン膜４２の上部の熱酸化を、水素燃焼酸化でおこなう場合について説明したが、目的のゲート絶縁膜１５と第２絶縁膜１６が得られるように、ポリシリコン膜４２が増速酸化される条件であればよく、他の方法、例えばスチーム酸化により行うことも可能である。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１０、５０  半導体装置
１１  第１半導体層
１２  第２半導体層
１３  第１絶縁膜
１４、５１  フィールドプレート電極
１５  ゲート絶縁膜
１６  第２絶縁膜
１７  ゲート電極
１８  ベース層
１９  ソース層
２０  第３半導体層
２１  層間絶縁膜
２２  ソースメタル
２３  ドレインメタル
４０  トレンチ
４１  シリコン酸化膜
４２、４３  ポリシリコン膜
５２  絶縁膜
【図１】
0005627494.tif 000002
【図３】
0005627494.tif 000003
【図４】
0005627494.tif 000004
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005627494.tif 000010
【図１１】
0005627494.tif 000011
【図１２】
0005627494.tif 000012
【図２】
0005627494.tif 000013
【図１３】
0005627494.tif 000014