(57)【特許請求の範囲】
【請求項１】
集積回路のメモリを作動させるステップであって、該メモリを作動させることが供給電圧でメモリに給電することを含むことを特徴とするステップと、
前記メモリを作動させながら、同時に、集積回路のテストメモリをテストするステップであって、前記テストメモリおよび前記メモリの各々が、第１のビットセル構成タイプのビットセルを包含し、前記テストメモリをテストするステップが、供給電圧とは異なるテスト供給電圧でテストメモリに給電することを特徴とするステップと、
前記テストメモリのテストに基づいて、前記メモリを作動させながら、供給電圧の電圧レベルを調節するステップと、
を有し、
前記テストするステップが、前記テストメモリがテストをパスするテストメモリに給電するための最小のテスト電圧レベルを判断するステップを含み、
前記調節するステップが、前記最小の電圧レベルを判断するステップに基づいた電圧レベルで供給電圧を給電することを含む、
ことを特徴とするメモリに給電する方法。
【請求項２】
作動電圧レベルで集積回路のメモリに給電するステップと、
作動電圧レベルとは異なる第１のテスト電圧レベルで、前記集積回路のテストメモリを最初にテストするステップであって、前記テストメモリ及び前記メモリが第１のビットセル構成タイプのビットセルを各々包含することを特徴とするステップと、
前記最初のテストに基づいて第１の調節された作動電圧レベルに作動電圧レベルを調節するステップと、
最初の調節の後、第１の調節された作動電圧レベルでメモリに給電するステップと、
前記第１の調節された作動電圧レベルとは異なる第２のテスト電圧レベルで、前記テストメモリを２回目にテストするステップと、
前記２回目のテストに基づいて第２の調節された作動電圧レベルに前記第１の調節された作動電圧レベルを調節するステップと、
前記第１の調節された作動電圧レベルを調節した後、第２の調節された作動電圧レベルでメモリに給電するステップと、
を有し、
前記最初にテストするステップが、複数の電圧レベルで前記テストメモリに給電し、前記テストでパスを示す複数の電圧レベルのうち第１の最も低い電圧レベルを求めながら、前記テストメモリをテストするステップを含み、前記第１の調節された作動電圧レベルが、前記第１の最も低い電圧レベルに基づいており、
前記２回目にテストするステップが、複数の電圧レベルで前記テストメモリに給電し、前記テストでパスを示す複数の電圧レベルのうち２番目に低い電圧レベルを求めながら、前記テストメモリをテストするステップを含み、前記第２の調節された作動電圧レベルが、前記２番目に低い電圧レベルに基づいている、
ことを特徴とするメモリに給電するための方法。
【請求項３】
集積回路のメモリであって、前記メモリが作動供給電圧を受ける供給端末を含むことを特徴とするメモリと、
集積回路のテストメモリであって、前記テストメモリが、前記テストメモリに給電するためのテスト供給電圧を受けるためのテスト供給端末を含み、前記テストメモリと前記メモリとが、第１のビットセル構成タイプのビットセルを各々含むことを特徴とするテストメモリと、
前記テストメモリの性能を決定し、テストするためのテストメモリに結合されたテスト回路であって、前記テスト回路が、前記テストメモリがテストをパスするテスト供給端末で受けられた最も低いテスト供給電圧レベルを見つけるために作動することを特徴とするテスト回路と、
を有し、
前記メモリの供給端末が、前記テスト回路によって求められたテストメモリの性能に基づいたメモリ作動中に調節可能な作動供給電圧を受けるように構成される、
ことを特徴とするシステム。
【請求項４】
前記テスト回路が、作動供給電圧とは異なるテスト電圧レベルで供給されているテスト供給端末を備えたテストメモリをテストし、
作動供給電圧が、テスト電圧レベルで供給されている間、テストメモリがテストをパスする判断に基づいて第２の電圧レベルまで低下することを特徴とする請求項３に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
通常、この開示は、半導体集積回路に関し、より詳しくは、半導体集積回路のための電力管理に関する。
【背景技術】
【０００２】
一般的には、集積回路が最も低く可能な電力消費によって、作動することが望ましい。電力消費を減らすある方法は、集積回路に対する電力供給電圧を下げることである。電力の低減を成し遂げるための周知の技術は、プロセッサを有する集積回路をテストし、プロセッサの利用レベルを決定することによる。プロセッサの利用要因が減少するにつれて、プロセッサの動作周波数は減少する。また、プロセッサに供給される電圧の量は、より効率的な仕方でプロセッサを作動させることができる予め定められた量を減少させる。
【０００３】
電力低減を成し遂げるための他の周知の技術は、温度変化を誘導して、特定の集積回路のためのパフォーマンスを測定するテスト環境で集積回路をテストすることである。次いで、電力供給電圧値が選択され、測定されたテスト結果に基づいて集積回路にプログラムされる。集積回路がテストされて、このように十分に高く集積回路が機能的なことを示されていた全ての動作環境を満たすために選択される必要があった後、テストモードの間、決定される電力供給電圧の値は一定のままである。
【図面の簡単な説明】
【０００４】
【図１】図１は、本発明のある形態による動的電圧調整を備えたメモリを有する集積回路を、ブロック図形式で例示する。
【図２】図２は、図１の集積回路の動作のある形態のフローチャートを例示する。
【図３】図３は、本発明の他の形態による動的電圧調整備えたメモリを有する集積回路をブロック図で例示する。
【図４】図４は、図３の集積回路の動作のある形態のフローチャートを例示する。
【発明を実施するための形態】
【０００５】
本発明は、例証として例示されて、添付の図面により制限されず、同様のエレメントを同様の参照番号で示す。図面におけるエレメントは、単純性および明快さのために例示されて、必ずしも一定のスケールではない。
【０００６】
システム１０内でメモリのための動的電圧調整回路のある形態を実装するシステム１０を図１に例示する。例示の形態において、システム１０は集積回路１２である。供給電圧を印加するための電源２０は、集積回路１２の外部にある。システム１０は、揮発性メモリか不揮発性メモリ（NVM）であってもよいメモリ１４を有する。メモリ１４が、デコード回路、センスアンプ、および、説明の便宜上示されない他の在来の回路を更に含むことは理解されるべきである。テストメモリ１６はまた、集積回路１２に提供される。テストメモリ１６は、メモリ14と同じタイプのメモリデバイスである。集積回路１２も、様々な追加的な論理およびプロセス回路のいずれかを表す他の回路１８を有する。他の回路１８とメモリ１４との間の相互接続を詳細に示し、議論に関連しない。テストメモリ１６およびメモリ１４が、集積回路12において互いに隣接して、集積回路１２の異なる部分に物理的に位置してもよく、または、点在するメモリ・セルを備えていると理解されるべきである。電源２０は、電圧調整器２２の入力に接続されている。電圧調整器２２が集積回路１２の一部であるように例示され、外部電圧調整器２２は集積回路１２の外部に実装されると理解されるべきである。電圧調整器２２は、VDD1とラベルをつけられた第１の供給電圧を印加するためのメモリ１４の電圧入力に接続された第１の出力を有する。電圧調整器２２は、VDD2とラベルをつけられた第２の供給電圧を印加するための他の回路１８の電圧入力に接続された第２の出力を有する。第１の供給電圧は、より効率的なレベルの電力で、メモリ１４を作動させるための第２の供給電圧よりも低く、または同等で、またはより高く、特定のメモリ仕様の他の動作の特徴を満たす。電圧調整器２２は、VDD1供給電圧を印加するための電圧低減回路２４の電圧入力に接続された第３の出力を有する。電圧低減回路２４の出力は、テストメモリ１６の電圧入力に接続され、「VDD1-Vdrop」とラベルをつけられた電圧を印加する。Vdropの値は、特定の集積回路および特定のアプリケーションのための設計の間に決定される。Vdropの値は、機能的なオペレーションに関するテストメモリ１６をテストするのに用いられる低減された供給電圧とVDD1値との間の電圧グラデーションを表す。テストメモリ１６は、テスト回路２６のリード入力に関するReadデータを提供するための出力を有する。テストメモリは、テスト回路２６の書き込み出力からWriteデータを受信するためのデータ入力を有する。テストメモリ１６にテスト回路２６により提供される制御情報は、従来の方法の制御信号（図示せず）を経て連結される。テスト回路２６の出力は、テスト制御器２８の入力に、Pass/Fail信号を出力する。テスト制御器２８は、Test信号を出力するためにテスト回路２６のイネーブル入力に接続された第１の出力を有する。そのテスト制御器２８の第１の出力によって、電圧調節回路３０の第１および第２の入力に対して、それぞれ、「増加」と分類される第１の制御信号、および、「減少」と分類される第２の制御信号を提供する。電圧調節回路３０の出力は、電圧調整器２２の制御入力に、Voperating信号を提供する。
【０００７】
作動中に、集積回路は、メモリ１４に印加される最適最小限の供給電圧を動的に決定するために加えられるテストメモリ１６を備える。メモリ１４に最適の最小限の供給電圧は、エラーなしでメモリ動作を実行するのに最小の電力を消費しながら、特定の（すなわち、意図された）周波数でメモリ１４が確実に読込み及び書込みを行うことができる供給電圧値である。例示の形態では、テストメモリ１６は、メモリ１４より少ない供給電圧を受信する。テストメモリ１６は、メモリ１４と同じ（すなわち同じ方法および同じビットセル構成の）メモリ回路の形態であって、電力供給電圧の異なっている値に応答してその機能的な動作をテストするために集積回路１２に存在する。テスト制御器２８および電圧調節回路３０の制御下で、テスト回路２６によって、メモリ１４を動かしている供給電圧VDD1がその最適値でセットされるかどうか判断される。クロック周波数はメモリ１４およびテストメモリ１６を作動するために選ばれ、そして、動作のその周波数は維持される。換言すれば、集積回路１２内のクロック回路はVDD2電力供給電圧によって動かされ、電力供給電圧はテスト回路２６、テスト制御器２８、および、電圧調整回路３０により修正されない。テスト回路２６、テスト制御器２８および電圧調節回路３０は共に、電力供給電圧VDD1に最適の低い値を決定するように機能し、その結果、システム１０のメモリ１４はパワー効率的で信頼性が高い方法で作動する。特に、電圧低減回路２４は、メモリ１４に供給されるより低い供給電圧をテストメモリ１６に供給するように機能する。テスト回路２６は、予め定められたデータをテストメモリ１６に書き込み、そのデータを読み込むように機能する。テスト回路２６は、読み込まれたものと、書き込まれたデータとを比較するためのコンパレータとして機能する。データ値が正確に整合する場合、パス信号がテスト制御器２８に出力される。テストがパスした場合、テストメモリ１６がエラーなしで完全な作動なので、供給電圧が更に下げられることが可能であることを示す電圧調節電圧３０にテスト制御器２８がDecrease制御信号を提供しする。加えて、テスト制御器２８は、多くのテスト繰り返し、または、供給電圧を下げる前にエラーのない同じ供給電圧によってなされるパスを示すカウント値を実行して、追跡する。テスト制御器２８は、テストメモリ１６をテストするための多数のテスト繰り返しのための予め定められた閾値を有する。この数は、ユーザがプログラム可能であってもよく、または、予定されていることがありえて非変更可能であってもよい。閾値を上回らなかった場合、テスト制御器２８はテスト回路２６にTest信号を生成する。Test信号に応答して、テスト回路２６は再び、周知のデータ値をテストメモリ16に書き込み、同じデータが書かれて、読み込まれるかどうか決定するためにその値を読み込む。別の実施形態では、テスト回路２６は、前に書き込まれたデータ値を読み込むだけで、読み込まれた値をエラーが存在するかどうか決定するための期待値と比較する。カウント値の閾値が、エラーに遭遇することなく上回った後、テスト制御器28は、供給電圧を更に減少させられる電圧調節回路３０を示す。電圧調節回路３０は、電圧調整器２２にVoperating制御信号に提供する。応えて、電圧調整器２２は、電圧調節回路３０によって求められるとき、Voperating電圧までVDD1の値を減らす。電圧低減回路２４は、ちょうど減少したVDD1電圧未満のVdropである更に減少した電圧を提供する。
【０００８】
別の実施形態では、テスト回路２６が失敗状態を示す場合、カウント値に関係なく、テスト制御器２８は増加制御信号を生成する。応えて、電圧調節回路３０が、VDD1の値が必要とする電圧調整器２２に指示する形式でVoperating信号を提供する。このように、作動中の失敗を経験し始めるように決定された電圧より大きい電圧調整器２２のグラデーションの少なくとも2つの増加である供給電圧値によって、メモリ１４は電力供給される。
【０００９】
図２に例示したように、集積回路１２内の動的電圧調整の動作の方法３２のフローチャートを示す。スタート・コマンドまたは信号の後、ステップ３４では、「"Pass #"」とラベルがつけられたカウント値がゼロにセットされる。用語「パス（pass）」は、供給電圧の減少がなされる前になされうる記載された方法をパスするか、または、多数の繰り返しのことをいう。ステップ３６では、供給電圧VDD1の電圧値が、メモリ１４に提供される。ステップ３８では、テスト電圧（Vtest）のための値が、決定される。テスト電圧は、電圧VDD1からVDROPとラベルがつけられた所定の低下量を引いた値に等しい。ステップ４０では、算出されたテスト電圧がテストメモリ１６に提供される。ステップ４２では、テストメモリ１６は、Vtestの供給電圧値で機能的な作動用にテストされる。ステップ４４では、テストメモリ１６がパスしたか（すなわち、正しいデータ値がテストメモリ１６から読み込まれたか）どうか判定される。テストメモリ１６がパスする場合、パス番号はステップ４６で１つだけ増加する。ステップ４８では、パス番号は、それが予め定められた閾値より大きいかどうか決定するために点検される。増加するパス番号が閾値を上回った場合、パス番号はゼロへリセットされ、VDD1供給電圧はステップ５０で減少される。この点で、ステップ３６は繰り返され、VDD1供給電圧の新しい値はメモリ１４に提供される。増加するパス番号が閾値を上回らなかった場合、パス番号はゼロまでリセットされず、処理は、VDD1の既存の値がメモリ１４に与えられるように続けるステップ３６に戻る。
【００１０】
対照的に、ステップ４４では、テストメモリ１６が、テスト回路２６によって、対象にされている予想されるデータ値から、ビットごとに誤っていたデータ値を提供する結果としてパスせず、ステップ５２は実行される。ステップ５２では、メモリ１４及びテストメモリ１６に提供された供給電圧VDD1の値は、予め定められた増加する量だけ増加する。次いで、ステップ３６は、繰り返され、処理は図２に示すように順番に続く。一旦スタート動作が始まったら、電力が集積回路１２から取り除かれるまで、方法３２は、ステップ３６からステップ４４まで順番に続けられると理解すべきである。
【００１１】
集積回路56内のメモリ58の動的電圧調整の他の実施形態であるシステム54を図３に例示する。集積回路56は、テストメモリ60および他の回路62を備えている。メモリ58は、供給電圧VDD1によって動かされ、他の回路は供給電圧VDD2によって動かされる。供給電圧VDD1は、供給電圧VDD2と異なる。ある実施形態では、供給電圧VDD1は、電力を節約するために供給電圧VDD2未満である。電圧調整器66は、固定されたバイアス電圧（VBias）を電圧調節回路68に提供する。電圧調節回路６８の第一出力が、Vtestとラベルをつけられたテスト電力供給電圧を提供するためにテストメモリ60の電力供給端末またはノードに接続される。電圧調節回路６８の第２の出力は、Vtest電圧を印加し、テスト制御器72の第1の入力に接される。テストメモリ60のデータ入力は、Writeデータを提供するためのテスト回路70の出力に接続される。テストメモリ60のデータ出力は、Readデータを提供するためのテスト回路70の入力に接続される。テスト回路70は、テスト制御器72の第２の入力に、Pass/Fail結果信号を出力する。テスト制御72の第１の出力は、Testイネーブル信号を出力するためのテスト回路70の入力に接続される。テストコントローラ７２の第２の出力が、VAdjustとラベルをつけられた制御信号を提供するために電圧調整回路６８の第２の入力に接続される。テストコントローラ７２の第３の出力が、VOperatingとラベルをつけられた電圧制御信号を提供するために電圧調整器66の第２の入力に接続される。
【００１２】
作動中に、集積回路56は、メモリ58に印加される最適最小限の供給電圧を動的に決定するテストメモリ60を備えている。メモリ58に最適の最小限の供給電圧は、エラーなしでメモリ動作を実行するのに要求される最小の電力を消費しながら、メモリ58が特定の（すなわち意図された）周波数で確実に読込み及び書込みが行われることができる供給電圧値である。例示の実施形態では、テストメモリ60は、バイアス電圧VBiasに等しい供給電圧を最初に受信する。テスト制御器72及び電圧調節回路６８の管理下で、テスト回路70によって判定がなされる。クロック周波数がメモリ58およびテストメモリ60を作動するために選ばれ、作動のその周波数が維持されることは再び理解されなければならない。換言すれば、集積回路56内のクロック回路は、VDD2電力供給電圧によって動かされ、電力供給電圧は、テスト回路70、テスト制御器72、および、電圧調節回路６８によって修正されない。テスト回路７０、テスト制御器７２および電圧調節回路６８は、電力供給電圧VDD1に最適の低い値を決定するように共同して機能し、その結果、システム54のメモリ58が電力効率的で信頼性が高い方法で作動する。特に、電圧調節回路68は、最初にVBias値であるテストメモリ16にテスト電圧を供給するように機能する。テスト回路70は、予め定められたデータをテストメモリ60に書き込んで、そのデータを読み込むように機能する。テスト回路70は、読み込まれたものと、書き込まれたデータとを比較するためにコンパレータとして機能する。データ値が正確に合う場合、パス信号がテスト制御器72に出力される。このメモリテストがパスしたとき、テストメモリ60がエラーなしで完全に作動するので、テスト制御器72は、供給電圧を更に下げることが可能であることを示す回路調節回路68にVAdjust制御信号を提供する。加えて、テスト制御器72はその後、テスト回路70にTestイネーブル信号を出力する。Test信号に応答して、テスト回路70は再び、周知のデータ値をテストメモリ60に書き込み、同じデータが書かれて、読み込まれるかどうか判断するためにその値を読み込む。別の実施形態では、テスト回路70は、前に書き込まれたデータ値を読み込むだけであり、エラーが存在するかどうか判断するために、読み込まれた値と期待値とを比較する。テストメモリ60の作動の失敗が起こったとテスト回路70が判断するまで、この方法は繰り返される。ついで、テスト回路70は、テスト制御器72にFail信号を生成する。応えて、テスト制御器72は、電圧調整器66にVoperating信号を出力する。Voperating信号は、前のテスト電圧（すなわち、作動の失敗が起こらなかったテスト電圧）の値と、電圧マージンとして知られる電圧の予め定められた追加的な量との合計である。Voperating信号に応答して、電圧調整器は、VDD1の値が電圧VOperatingに等しくなるようにメモリ58と調整する。 
【００１３】
集積回路56内で動的電圧調整の動作の方法78を記載するフローチャートを図４に例示する。スタート信号または命令またはイネーブル信号の後、供給電圧VDD1がメモリ58を作動するためにメモリ58に提供されるステップ80が実行される。VDD1供給電圧は、メモリ58の信頼性が高い動作を確実にするために十分に高い供給電圧値を有する。ステップ82では、テスト電圧（VTest）が電圧調節回路68によって供給される。VTest電圧の値は、電圧調整器66により提供される固定されたバイアス電圧（VBias）の電圧に等しい。ステップ84では、電圧調節回路68が、テストメモリ60に供給電圧VTestを提供する。ステップ86では、ついで、テストメモリ60は、VTestの供給電圧値でテスト回路70によりテストされる。ステップ88では、テストメモリ60が書き込みおよび読み込み動作において正しく機能したかどうか、テスト回路70によって判断される。テストメモリ60が正しく機能した場合、テスト供給電圧VTestは、ステップ90において、漸変量だけ減る。減ったVTest電圧について、ステップ84乃至86は、繰り返される。テストメモリ60が、減ったVTestで書き込みおよび読み込み作動をパスしつつける場合、VTestは再び減り、テストメモリ60が、減ったVTest供給電圧値になるまで、ステップ84乃至86は繰り返される。テストメモリ60の失敗に応答して、作動電圧信号（Voperating）は、テストメモリ60の失敗の前に用いられたVTest値と等しい値にテスト制御器72によって配置され、予め定められた電圧マージンだけ更に増加する。このように、安全性マージンは加えられる。ステップ94では、供給電圧VDD1は、Voperatingの新しい所定の値と等しいVDD1を作ることによって情報に調節される。ステップ94の後、電力が集積回路56から除去されるまで、方法78は続けられる。特に、ステップ82のはじめに戻ることは起こり、VTest供給電圧は、VBiasの周知の値としてテストメモリ60に再び印加される。 
【００１４】
ここで、集積回路のメモリの供給電圧を調節するための種々の動的電圧調節回路が提供されてきたことを理解すべきである。メモリは、システム・オン・チップ（SOC）と一般的に称される他のタイプの回路ファンクションと一緒に、集積回路に埋め込まれたメモリとして、または、「スタンドアローン」タイプのメモリとしてのいずれかとして実装される。ロジック回路の種々のモジュールおよびスタティックＲＡＭ（SRAM）を備えたＳＯＣでは、供給電圧が電力節約のために減少するときに、SRAMビットセルがロジック回路の前に失敗し始めることは一般的である。その上、供給電圧が変化するにつれて、メモリ動作信頼性は容易に予測可能でない。したがって、メモリは概して必要である最小限の供給電圧を決定する。本願明細書に記載された実施形態おいて、メモリ電力供給値と論理回路電力供給値との間の分岐が実行されるように、メモリの最適供給電圧が決定される。その上、温度および他の作動状態における変化が容易に説明されるように、本願明細書に記載される方法は、動的変化を許容する。集積回路のメモリが完全に機能的である間、動的調節は起こり、かくして、メモリの動作および機能の妨害は起こらない。かくして、集積回路に実装されたメモリが作動するとき、動的調節が生じ、動作の読み込みおよび書き込みモード中と同様にメモリがストアされ又は保持されるとき、それは、供給電圧を調節することを含む。テストメモリ16およびテストメモリ60は、サイズを変化させて実装されうる。テストメモリのメモリ・ビット・セルのかなりの十分な数は、テストメモリがビットセル挙動の広い分布を表すのを保証するのに望まれる。
【００１５】
本発明を実行するさまざまな装置が、ほとんどの場合、当業者に周知の電子コンポーネントおよび回路の組み合わせであるので、回路の詳細は、上述の例示で特に必要であると考慮する場合以外には特段の説明を要しない。
【００１６】
適用できる様に、いくつかの上記の実施形態は、様々の異なる情報処理システムを使用して実行されうる。例えば、図１およびそれの議論が典型的なメモリ・システム・アーキテクチャを記載したけれども、この典型的なアーキテクチャは、単にさまざまな本発明の実施形態を議論する際の役立つリファレンスを提供するだけのために示される。もちろん、アーキテクチャの記述は説明のため単純化され、それは多くの異なる種類の本発明に従って使うことができる適当な構造のうちの単なる１つのものである。当業者はロジックブロックの境界が単なる例示であると認識し、別の実施形態ではロジックブロックまたは回路要素を合併できるか、または、さまざまなロジックブロックまたは回路要素に別の機能性をマージできる。
【００１７】
このように、本願明細書において、表されるアーキテクチャは単に典型的なだものだけであり、事実、同じ機能性を成し遂げる多くの他のアーキテクチャが実装されることが理解されるであろう。抽象的であるがまた確かな感覚において、所望の機能性が成し遂げられるように、同じ機能性を成し遂げる部品のいかなる配置も事実上「関連する」。それゆえに、特的の機能を達成するのにここで組み合わされた２つのコンポーネントは、アーキテクチャまたは中間コンポーネントに関係なく、所望の機能は達成されるように、互いに「関連して」いる。同様に、そのように関連するいかなる2つの構成要素もまた、「実施可能に関係がある」か、所望の機能性を成し遂げる各々にとって、「実施可能に結合されている」として見られ得る。
【００１８】
また、例えば、ある実施形態では、例示のメモリ回路は、SRAMである。別の実施形態では、例示のメモリ回路は、DRAM、MRAM、強誘電性のメモリ、および、フラッシュメモリを含む不揮発性メモリ（NVM）、並びに、レジスタ、バッファまたはキャッシュ、メインメモリを含む揮発性メモリ媒体として実装される。 
【００１９】
さらに、当業者は上述した動作の機能性の境界が単なる例示であると認識する。多数の動作の機能性は単一の動作に結合されることができ、および／または、単一の動作の機能性は追加的な動作において、分配され得る。さらに、別の実施形態は、特定の動作の多数の例を含むことができ、動作の順序はさまざまな他の実施形態において、変わり得る。
【００２０】
例えば、限定されるものではないが、計算機可読の媒体は、以下を含むことができる：ディスクおよびテープ記憶媒体を含む磁気記録媒体；コンパクトディスク・メディア（例えばCD-ROM、CD-Rなど）およびデジタル・ビデオ・ディスク記憶媒体のような光学記憶媒体；フラッシュメモリ、EEPROM、EPROM、ROMのような半導体ベースメモリ装置を含む不揮発性メモリ記憶媒体；強磁性デジタル・メモリ；MRAM；レジスタ、バッファまたはキャッシュ、主記憶、ＲＡＭなどを含む揮発性記憶媒体；コンピュータ・ネットワーク、ポイント-to-ポイント通信機器、搬送波伝達メディアを含むデータ伝送媒体。
【００２１】
ある実施形態では、システム10はパーソナルコンピュータシステムのようなコンピュータシステムに実装される。他の実施形態では、異なる種類のコンピュータシステムを含むことができる。コンピュータシステムは、一つ以上のユーザに独立計算能力を与えるように設計されていることがありえる情報管理システムである。コンピュータシステムは、メインフレーム、ミニコンピュータ、サーバ、ワークステーション、パソコン、ノートパッド、パーソナル携帯情報機器、コンピューターゲーム、自動車および他の埋め込みシステム、携帯電話およびさまざまな他の無線デバイスを含むが、これに限らず多くの形態で見ることができる。典型的コンピュータシステムは、少なくとも一つの処理ユニット、関連メモリおよび多くの入出力（I/O）装置を含む。
【００２２】
ある実施形態では、メモリに給電する方法が、本願明細書において提供される。集積回路のメモリは、供給電圧でメモリに給電されることによって作動する。集積回路のテストメモリは、メモリを作動させながら、同時にテストされる。テストメモリおよびメモリは、第１のビットセル構成タイプのビットセルを各々含む。供給電圧の電圧レベルは調節され、その一方で、テストメモリをテストすることに基づいて、メモリを作動させる。ある実施形態では、テストは、テストメモリがテストにパスするテストメモリに給電するための最小限の電圧レベルを決定することを含む。調節することは、最小限の電圧レベルを決定することに基づいて電圧レベルで供給電圧を印加することを含む。別の実施形態では、複数の電圧レベルでテストメモリに給電しながら、テストメモリはテストされる。テストメモリがテストに失敗する複数の電圧レベルのうち最も高い電圧レベルが求められる。ある実施形態では、供給電圧は、最も高い電圧レベルより高い電圧レベルに調節される。別の実施形態では、テストメモリは、予め定められた量だけ、供給電圧の電圧レベルより低い電圧レベルで、給電される。複数の電圧レベルでテストメモリに給電する間、メモリは複数の電圧レベルで給電される。別の実施形態では、テストは、データ・パターンをテストメモリに書き込むこと、テストメモリからデータユニットを読み込むこと、データ・パターンとデータユニットとを比較することとを含む。
【００２３】
さらに別の実施形態では、作動電圧レベルで集積回路のメモリに給電することによりメモリに給電する方法がある。集積回路のテストメモリは、最初にテストされる。作動電圧レベルは、最初のテストに基づいて第１の調節された作動電圧レベルに調節される。最初に調節された後に、メモリは、最初に調節された作動電圧電圧レベルで給電される。テストメモリは、２回目のテストをされる。第１の調節された作動電圧レベルは、２回目のテストに基づいて第２の調節された作動電圧レベルに調節される。メモリは、第１の作動電圧レベルを調節した後に、第２の調節された作動電圧レベルで給電される。別の実施形態では、最初にテストすることは、作動電圧レベルに基づいて第１のテスト電圧レベルでテストメモリに給電することを含む。２回目のテストをすることは、第１の調節された作動電圧レベルに基づいて第２のテスト電圧レベルでテストメモリに給電することを含む。別の実施形態では、第１のテスト電圧レベルは、作動電圧レベルより低い予め定められた量である。第２のテスト電圧レベルは、第１の調整された作動電圧レベルより低い予め定められた量である。更に別の実施形態では、初めてのテストが失敗を示す場合、初めての調節は、作動電圧レベルを第１の調節された作動電圧まで増やすことを含み、第１の調節された作動電圧レベルは、作動電圧レベルより大きい。別の実施形態では、最初のテストが失敗を示さない場合、初めての調節は、第１の調節された作動電圧まで作動電圧レベルを減少させることを含み、第１の調整された作動電圧レベルは、作動電圧レベル未満である。
【００２４】
さらに別の実施形態では、最初にテストすることには、複数の電圧レベルでテストメモリに給電しながら、テストメモリをテストすることと、テストがパスすることを示す複数の電圧レベルの第１の最も低い電圧レベルを決定すること、とを含み、第１の調整された電圧レベルは、第１の最も低い電圧レベルに基づく。２回目のテストは、複数の電圧レベルでテストメモリに給電しながら、テストメモリをテストすることと、テストをパスすることを示す複数の電圧レベルの２番目に低い電圧レベルを決定することと、を含み、第２の調整された電圧レベルは、２番目に低い電圧レベルに基づく。
【００２５】
システムは集積回路のメモリを有し、メモリは作動供給電圧を受けるための供給端末を含む。集積回路のテストメモリは、テストメモリに給電するためのテスト供給電圧を受けるためのテスト供給端末を含み、テストメモリおよびメモリは、第１のビットセル構成タイプのビットセルを各々含む。テスト回路は、テストメモリの性能をテストして、決定するためのテストメモリに結合され、テスト回路は、テストメモリがテストにパスするテスト供給端末で受ける最も低いテスト供給電圧レベルをみつけるために作動する。メモリの供給端末は、テスト回路によって求められたテストメモリの性能に基づいたメモリ作動中、調節可能である作動供給電圧を受けるように構成される。ある実施形態では、メモリの供給端末は、最小限のテスト供給電圧レベルより上の予め定められた量である電圧レベルで、作動供給電圧を受けるように構成される。別の実施形態では、テスト供給電圧は、予め定められた量だけ作動供給電圧の電圧レベルより少ない電圧レベルで供給される。さらに別の実施形態では、作動供給電圧は、テスト回路によって求められたテストメモリの失敗したテストに基づいて増加する。さらに別の実施形態では、テスト回路は、第１の電圧レベルで作動供給電圧に基づく第１のテスト電圧レベルで供給されているテスト供給端末を備えたテストメモリをテストする。第１のテスト電圧レベルで供給されると共に、作動供給電圧は、テストメモリがテストにパスするという判定に基づく第２の電圧レベルまで下げられる。別の実施形態では、第１のテスト電圧レベルで供給されると共に、作動供給電圧は、テストメモリが連続的に予め定められた数のテストにパスするという判定に基づく第２の電圧レベルまで下げられる。さらに別の実施形態では、テスト回路は、第１の電圧レベルで作動供給電圧に基づくテスト電圧レベルで供給されているテスト供給端末を備えたテストメモリをテストし、第１のテスト電圧レベルで供給されると共に、作動供給電圧は、テストメモリがテストに失敗するという判定に基づく第２の電圧レベルまで上げられる。さらに別の実施形態では、複数の電圧レベルでテスト作動電圧を供給するための電圧調節回路が提供され、テスト回路は、テストメモリがテストをパスする複数のものの中から最も低い電圧レベルを決定するために複数のレベルでテストメモリをテストし、作動供給電圧が、決定された最も低い電圧レベルに基づいた電圧レベルで供給される。さらに別の実施形態では、テスト回路によって求められたテストメモリの性能に基づいて作動供給電圧を調節するための指示を受けるためにテスト回路に結合された入力と、並びに、作動供給端末に結合された出力とを包含する電圧調整器が設けられる。
【００２６】
特定の実施形態を参照して本発明を記載してきたけれども、以下の特許請求の範囲に規定した本発明の範囲を逸脱することなく、さまざまな変更態様と改変が可能である。例えば、テスト回路、テスト制御器および電圧調整の多くの機能は、ソフトウェア・コードで実装可能であり、テスト回路は、メモリテストおよび電圧制御機能を実行するために要求されるコードを実行するための処理ユニットを包含する。したがって、明細書および図面は、限定的な意味ではなく例示として捉えれられるものであり、かかる全ての修正は、本発明の範囲内に包含されるものである。特定の実施形態に関してここで記載したいかなる利益、利点、または課題解決も、臨界的で、要求された、若しくは、本質的な特徴又は特許請求の範囲の全ての要素として解釈されるものではない。
【００２７】
本願明細書において、用いられる用語「結合された」とは、直接的な結合または機械的な結合に限定されるものではない。
また、「第１」および「第２」のような用語は、かかる用語を記載するエレメントの間の任意の区別のために用いられる。かくして、これらの用語は、任意であり、若しくは、かかるエレメントの他の優先順位を示すものではない。
【図１】
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【図２】
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【図３】
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【図４】
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