(57)【特許請求の範囲】
【請求項１】
行列状に配置されて物理量を検知する感応素子と、前記感応素子が出力した信号をデジタル信号に変換するカラムＡ／Ｄ変換回路とを備えた固体撮像装置において、
それぞれの前記カラムＡ／Ｄ変換回路は、
前記感応素子が出力した信号と、基準クロック信号から生成したアナログランプ電圧との電圧比較の結果を示す比較結果信号を出力する比較器と、
前記基準クロック信号又は該基準クロック信号の位相をずらしたクロック信号である、カラムカウンタ用クロック信号を計数して、前記比較結果信号が変化した時点における計数値の上位ビットの値を保持するカラムカウンタと、
前記計数値の下位ビットの値を示すラッチ用クロック信号を保持する第１ラッチ部と、
前記第１ラッチ部が保持した値に対応した値を保持する第２ラッチ部と、
前記基準クロック信号に対して位相がπ／ｍ（ｍは２以上の自然数）ずつずれた（ｍ−１）個のクロック信号を生成し、前記基準クロック信号と合わせて、位相シフトコードとして出力する位相シフトコード生成回路と、
前記第２ラッチ部が保持した値に応じて、前記位相シフトコードの所定のビットを選択して、前記カラムカウンタ用クロック信号及び前記ラッチ用クロック信号のそれぞれとして出力する信号選択回路と、
を備えたことを特徴とする固体撮像装置。
【請求項２】
行列状に配置されて物理量を検知する感応素子と、前記感応素子が出力した信号をデジタル信号に変換するカラムＡ／Ｄ変換回路とを備えた固体撮像装置において、
それぞれの前記カラムＡ／Ｄ変換回路は、
前記感応素子が出力した信号と、基準クロック信号から生成したアナログランプ電圧との電圧比較の結果を示す比較結果信号を出力する比較器と、
前記基準クロック信号又は該基準クロック信号の位相をずらしたクロック信号である、カラムカウンタ用クロック信号を計数して、前記比較結果信号が変化した時点における計数値の上位ビットの値を保持するカラムカウンタと、
前記計数値の下位ビットの値を示すラッチ用クロック信号を保持する第１ラッチ部と、
前記第１ラッチ部が保持した値に対応した値を保持する第２ラッチ部と、
前記第２ラッチ部が保持した値に応じて、前記基準クロック信号又は前記基準クロック信号の反転信号を、前記カラムカウンタ用クロック信号として出力する信号選択回路を備えていることを特徴とする固体撮像装置。
【請求項３】
請求項１の固体撮像装置において、
前記第１ラッチ部が保持した前記位相シフトコードを、前記計数値の下位ビットのバイナリ値に変換する変換器を備えていることを特徴とする固体撮像装置。
【請求項４】
請求項１の固体撮像装置において、
前記第１ラッチ部は、ｍビットのラッチ回路であり、
前記位相シフトコード（S511）は、ｚビット幅（ｍ＝２(ｚ−１)で表される値）の、前記計数値の下位ビットを表していることを特徴とする固体撮像装置。
【請求項５】
請求項１又は請求項２の固体撮像装置において、
前記カラムカウンタは、アップカウントモードとダウンカウントモードの動作設定を切り替え可能であることを特徴とする固体撮像装置。
【請求項６】
請求項１の固体撮像装置において、
前記信号選択回路は、前記ラッチ用クロック信号及びカウンタ用クロック信号が、前記比較結果信号が変化した時点におけるそれぞれ位相状態となるように、前記位相シフトコードのビットを選択することを特徴とする固体撮像装置。
【請求項７】
請求項３の固体撮像装置において、
前記第２ラッチ部は、前記変換器の出力を保持することを特徴とする固体撮像装置。
【請求項８】
請求項１の固体撮像装置において、
前記第１ラッチ部と前記第２ラッチ部の入出力の関係を入れ替えるセレクタを備えていることを特徴とする固体撮像装置。
【請求項９】
請求項１の固体撮像装置と、
前記基準クロック信号を生成するクロック生成回路と、
前記固体撮像装置の出力信号に対して画像処理を行う画像信号処理部と、
を備えていることを特徴とする撮像システム。
【請求項１０】
行列状に配置されて物理量を検知する感応素子と、前記感応素子が出力した信号をデジタル信号に変換するカラムＡ／Ｄ変換回路とを備えた固体撮像装置の駆動方法において、
前記感応素子が出力した信号と、基準クロック信号の計数値から生成したアナログランプ電圧との電圧比較の結果を示す比較結果信号を出力する比較ステップと、
前記基準クロック信号又は該基準クロック信号の位相をずらしたクロック信号であるカラムカウンタ用クロック信号を計数し、前記比較結果信号が変化した時点の計数値の上位ビットの値を保持するカウントステップと、
前記計数値の下位ビットの値を示すラッチ用クロック信号を保持する第１の保持ステップと、
前記第１の保持ステップで保持した値に対応した値を保持する第２の保持ステップと、
前記基準クロック信号に対して位相がπ／ｍ（ｍは２以上の自然数）ずつずれた（ｍ−１）個のクロック信号を生成し、前記基準クロック信号と合わせて、位相シフトコードとして出力する位相シフトコード生成ステップと、
前記第２の保持ステップで保持した値に応じて、前記位相シフトコードの所定のビットを選択して、前記カラムカウンタ用クロック信号及び前記ラッチ用クロック信号のそれぞれとして出力する信号選択ステップと、
を有していることを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可視光、電磁波、アルファ線、ベータ線など物理量を検知する感応素子を有した固体撮像装置、撮像システム、及び固体撮像装置の駆動方法に関するものである。
【背景技術】
【０００２】
イメージセンサとして主流であったＣＣＤ（Charge Coupled Device；電荷結合素子）型センサ（以後、「ＣＣＤセンサ」と称する）に加えて、今日ではロジックＬＳＩに使われている標準プロセスを活用したＭＯＳ型のイメージセンサ（以後、「ＭＯＳセンサ」と称する）が広く市場に出回るようになった。ＭＯＳセンサは、ＣＣＤセンサとは異なり、各種アナログ回路やデジタル回路を画素アレーと同一基板上に集積化できるという特徴を備えている。ＣＣＤセンサでは、アナログ信号増幅機能やＡ／Ｄ変換機能に特化したアナログフロントエンドプロセサ（以後、ＡＦＥ）や、ＡＦＥの機能を備えたデジタル信号処理プロセッサ（以後、ＤＳＰ）など、Ａ／Ｄ変換機能を備えた別個のチップを画素アレーに接続することで、はじめてデジタル出力を得ることができる。これに対し、ＭＯＳセンサでは、画素アレーとともにＡ／Ｄ変換回路を同一チップ上に集積したものが既に製品化されている。
【０００３】
ＭＯＳセンサが搭載するＡ／Ｄ変換回路には、ＡＦＥに広く搭載されている方式でもあるパイプライン型Ａ／Ｄ変換方式や、１ライン分の画素データを同時並列的にＡ／Ｄ変換するカラム型Ａ／Ｄ変換方式、さらには、すべての画素データを同時並列的にＡ／Ｄ変換する方式まで多岐にわたる方式の提案がある。
【０００４】
また、このようなＡ／Ｄ変換回路には、高速・高精度化の要望もある。高速・高精度化の一例としては、デジタルカメラ等の撮像装置に搭載される固体撮像装置において、１または複数の画素列ごとに、画素信号をＡ／Ｄ変換するランプ型Ａ／Ｄ変換回路を設け、各ランプ型Ａ／Ｄ変換回路内に設けたカラムカウンタに上位ビットを保持させ、ラッチにクロック信号を供給し、下位ビットを保持させることで、クロック周波数の増加を抑えながら高速・高精度のＡ／Ｄ変換を実現しているものがある（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３８７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、デジタル化した画素信号をイメージセンサの垂直方向に加算する（デジタル垂直画素加算）場合には、下記のように、イメージセンサの回路規模が増大する場合がある。すなわち、特許文献１の図１や図５などに示された構成では、カラムＡ／Ｄ変換回路内で保持しているカウント値をリセットせずに複数回連続してＡ／Ｄ変換することになると考えられる。したがって、この場合には、カウンタが保持する値（上位ビット）については、複数回のＡ／Ｄ変換結果を自動的に加算することができるが、Ａ／Ｄ変換回路内の下位ビット用ラッチの数をＡ／Ｄ変換する回数分準備する必要がある。例えば、図５の構成でｍ＝２であれば、Ａ／Ｄ変換を１回だけ行う場合には２ビット分のラッチがあればよいが、３回分の加算を行う場合には、計６ビット分のラッチが必要になる。
【０００７】
また、特許文献１の図７や図８の例のように、アップダウンカウンタを設けて相関二重サンプリングを行う場合には、カウントダウン用のラッチ回路とカウントアップ用のラッチ回路を画素加算の回数分設ける必要がある。特許文献１の例で、ｍ＝２で、３回画素加算を行う場合、計１２ビット分のラッチが必要になる。これは単にラッチ回路部のハードウェア規模増大に留まらず、各列のＡ／Ｄ変換結果を読み出すための信号配線本数や読み出し周波数の増大にも繋がるため、結果として消費電力の増大や発熱による画質劣化にも繋がる可能性がある。
【０００８】
本発明は前記の問題に着目してなされたものであり、固体撮像装置において、画素数やフレームレート、変換ビット幅などを増加させても、回路規模の増加を抑制しつつ、高画質で高速処理ができるようにすることを目的としている。
【課題を解決するための手段】
【０００９】
前記の課題を解決するため、本発明の一態様は、
行列状に配置されて物理量を検知する感応素子と、前記感応素子が出力した信号をデジタル信号に変換するカラムＡ／Ｄ変換回路とを備えた固体撮像装置において、
それぞれの前記カラムＡ／Ｄ変換回路は、
前記感応素子が出力した信号と、基準クロック信号から生成したアナログランプ電圧との電圧比較の結果を示す比較結果信号を出力する比較器と、
前記基準クロック信号又は該基準クロック信号の位相をずらしたクロック信号である、カラムカウンタ用クロック信号を計数して、前記比較結果信号が変化した時点における計数値の上位ビットの値を保持するカラムカウンタと、
前記計数値の下位ビットの値を示すラッチ用クロック信号を保持する第１ラッチ部と、
前記第１ラッチ部が保持した値に対応した値を保持する第２ラッチ部と、
を備えたことを特徴とする。
【００１０】
この構成では、比較結果信号が変化した時点における、計数値の下位ビットの値を第２ラッチ部が保持する。それゆえ、例えば、デジタル垂直画素加算を行う場合のように、続けて、次の信号を入力して、カラムカウンタ内で保持している値からカウント開始（再開）する場合に、比較結果信号が反転したときのラッチ用クロック信号の状態を再現できる。
【発明の効果】
【００１１】
前記のように、本発明によれば、比較結果信号が変化しても第１ラッチ部の値は消失することなく、カラムカウンタでカウントを再開することが可能になるので、画素数やフレームレート、変換ビット幅などを増加させても、回路規模の増加を抑制しつつ、高画質で高速処理を行うことが可能になる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施形態１に係る撮像システムの構成を示すブロック図である。
【図２】図２は、実施形態１に係るカラムＡ／Ｄ変換回路の構成をより詳細に示したブロック図である。
【図３】図３は、Ａ／Ｄ変換動作ステップのフローチャートである。
【図４】図４は、カラムＡ／Ｄ変換回路内の信号のタイミングチャートであり、比較結果信号の反転時にラッチ出力信号がＬレベルの場合を示している。
【図５】図５は、カラムＡ／Ｄ変換回路内の信号のタイミングチャートであり、比較結果信号の反転時にラッチ出力信号がＨレベルの場合を示している。
【図６】図６は、ラッチ回路の真理値表である。
【図７】図７は、Ａ／Ｄ変換完了の場合のタイミングチャートである。
【図８】図８は、立ち上がりエッジのカウントを行うカウンタをカラムカウンタに用いた場合のカラムＡ／Ｄ変換回路内の信号のタイミングチャートであり、比較結果信号の反転時にラッチ出力信号がＬレベルの場合を示している。
【図９】図９は、立ち上がりエッジのカウントを行うカウンタをカラムカウンタに用いた場合のカラムＡ／Ｄ変換回路内の信号のタイミングチャートであり、比較結果信号の反転時にラッチ出力信号がＨレベルの場合を示している。
【図１０】図１０は、立ち上がりエッジのカウントを行うカウンタをカラムカウンタに用いた場合における、固体撮像装置の構成例を示すブロック図である。
【図１１】図１１は、本発明の実施形態２係る固体撮像装置の構成を示すブロック図である。
【図１２】図１２は、Ｐ＝２の場合と、Ｐ＝４の場合の位相シフトコードを示している。
【図１３】図１３は、実施形態２に係るカラムＡ／Ｄ変換回路の構成をより詳細に示したブロック図である。
【図１４】図１４は、選択信号の値と、各出力端子から出力される値の関係を示したテーブルである。
【図１５】図１５は、位相シフトコード／バイナリ変換器の構成例を示すブロック図である。
【図１６】図１６は、ＰＳ＿ＬＡＴ＝０の場合のタイミングチャートである。
【図１７】図１７は、ＰＳ＿ＬＡＴ＝１の場合のタイミングチャートである。
【図１８】図１８は、ＰＳ＿ＬＡＴ＝３の場合のタイミングチャートである。
【図１９】図１９は、ＰＳ＿ＬＡＴ＝２の場合のタイミングチャートである。
【図２０】図２０は、本発明の実施形態３係る固体撮像装置の構成を示すブロック図である。
【図２１】図２１は、実施形態３に係るカラムＡ／Ｄ変換回路の構成をより詳細に示したブロック図である。
【図２２】図２２は、信号選択回路の切換端子に入力された信号の値と、各出力端子と接続される入力端子の関係を示したテーブルであり、ｍ＝２の場合の例示している。
【図２３】図２３は、切換端子に入力された信号の値と、各出力端子と接続される入力端子の関係を示したテーブルである。
【図２４】図２４は、切換端子に入力された信号の値と、各出力端子と接続される入力端子の関係を示したテーブルである。
【図２５】図２５は、初期化ステップからカウントステップ（カウントアップ）、ホールドステップ、カウントステップ（カウントダウン）へと移行する場合のタイミングチャートであり、比較結果信号の反転時にＰＳ＿ＬＡＴ＝０の場合を例示している。
【図２６】図２６は、初期化ステップからカウントステップ（カウントアップ）、ホールドステップ、カウントステップ（カウントダウン）へと移行する場合のタイミングチャートであり、比較結果信号の反転時にＰＳ＿ＬＡＴ＝１の場合を例示している。
【図２７】図２７は、初期化ステップからカウントステップ（カウントアップ）、ホールドステップ、カウントステップ（カウントダウン）へと移行する場合のタイミングチャートであり、比較結果信号の反転時にＰＳ＿ＬＡＴ＝３の場合を例示している。
【図２８】図２８は、初期化ステップからカウントステップ（カウントアップ）、ホールドステップ、カウントステップ（カウントダウン）へと移行する場合のタイミングチャートであり、比較結果信号の反転時にＰＳ＿ＬＡＴ＝２の場合を例示している。
【図２９】図２９は、実施形態３の変形例１に係るカラムＡ／Ｄ変換回路の構成を示すブック図である。
【図３０】図３０は、実施形態３の変形例２に係るカラムＡ／Ｄ変換回路の構成を示すブック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態は、本質的に好ましい例示であって、本発明、その適用物、あるいはその用途の範囲を制限することを意図するものではない。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、重複する説明については省略している。
【００１４】
《発明の実施形態１》
図１は、本発明の実施形態１に係る撮像システム１００の構成を示すブロック図である。同図に示すように撮像システム１００は、光学系９００、固体撮像装置１０００、及び画像信号処理ＬＳＩ１００１（画像信号処理部）を備えている。なお、以下に説明する各実施形態の固体撮像装置では、画素からの読み出した信号レベルから同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるＣＤＳ（相関二重サンプリング）動作をＳ／Ｈ（サンプルホールド）容量などを用いてアナログ領域で行っている。ただし、理解を容易とするためにＣＤＳ動作の説明を省略している。
【００１５】
〈光学系９００〉
光学系９００は、レンズ９０１と、メカニカルシャッタ９０２とで構成されている。レンズ９０１は、被写体からの光（例えば可視光）を集光して固体撮像装置１０００の撮像領域上に画像イメージを形成する。また、メカニカルシャッタ９０２は、レンズ９０１と固体撮像装置１０００の間の光路上に位置し、撮像領域上に導かれる光量を制御する。
【００１６】
〈画像信号処理ＬＳＩ１００１〉
画像信号処理部１００１は、固体撮像装置１０００が出力したデジタルデータ（後述）に対して各種信号処理（画像処理）を行う外部ＬＳＩである。
【００１７】
〈固体撮像装置１０００〉
固体撮像装置１０００は、画素アレー１０２、カラムＡ／Ｄ変換回路１０６、出力信号バス１２６，１２７，１２９、クロック生成回路１２０、バイナリカウンタ１０４、Ｄ／Ａ変換回路１０５（図１中ではＤＡＣと略記）、出力バッファ１０９、タイミング生成回路３４０、行走査回路９３０を備えている。
【００１８】
画素アレー１０２（感応素子アレー）は、複数の画素１０１が行列状に配置されている。ここで、画素１０１は、例えば、フォトダイオードやフォトゲートなどの光感応素子や、アモルファスシリコンによる光電変換膜、有機光電変換膜のような、光電変換により生じた信号を読み出すためのデバイス構造、初期化動作を可能とする構造が必要に応じて設けられた単位素子のことである。これらの画素１０１は、本発明の感応素子の一例であり、画素アレー１０２は本発明の感応素子アレーの一例である。
【００１９】
カラムＡ／Ｄ変換回路１０６は、画素１０１の１列、又は複数列ごとに設けられ、画素１０１から出力されたアナログ信号をデジタル信号に変換して保持する。図１では、カラムＡ／Ｄ変換回路１０６は列毎に設けられている例を示している。これらのカラムＡ／Ｄ変換回路１０６の構成は、後に詳述する。なお、固体撮像装置１０００は、これらのカラムＡ／Ｄ変換回路１０６で変換、及び保持されたデジタル信号の出力制御を行う列走査部（図示せず）も備えている。
【００２０】
出力信号バス１２６，１２７，１２９は、カラムＡ／Ｄ変換回路１０６から出力されたデジタル信号を伝送する出力信号バスである。出力信号バス１２６は、ｋビット（ｋは正の整数）の幅を有し、出力信号バス１２７は１ビットの幅を有している。これらの出力信号バス１２６，１２７は、出力信号バス１２６が上位ビット、出力信号バス１２７が下位ビットとなるように、（ｋ＋１）ビット幅の出力信号バス１２９に接続されている。この出力信号バス１２９は、出力バッファ１０９に接続されている。出力バッファ１０９の出力は、後述するように、（ｋ＋１）ビット幅のデジタルデータであり、出力バッファ１０９の出力は画像信号処理ＬＳＩ１００１に接続されている。
【００２１】
クロック生成回路１２０は、クロック信号Ｓ１２１（基準クロック信号）をバイナリカウンタ１０４、カラムＡ／Ｄ変換回路１０６に供給する。このクロック信号Ｓ１２１は、後述するように、カウンタ用及びラッチ用のクロック信号である。
【００２２】
バイナリカウンタ１０４は、クロック信号Ｓ１２１をカウントした値（バイナリ値）をＤＡＣ１０５に供給する。
【００２３】
また、ＤＡＣ１０５は、バイナリカウンタ１０４から入力されたバイナリ値に従ってアナログランプ電圧Ｓ１２２（三角波）を生成する。このアナログランプ電圧Ｓ１２２はカラムＡ／Ｄ変換回路１０６（より具体的には、後述の比較器１０７）に入力されている。
【００２４】
タイミング生成回路３４０は、固体撮像固体撮像装置１０００の動作モードの切り替えを担っており、クロック生成回路１２０の制御や、画素１０１からの信号読み出しの制御、カラムＡ／Ｄ変換回路１０６の制御を行う。タイミング生成回路３４０は、カラムＡ／Ｄ変換回路１０６の制御用に、ラッチ制御クロック信号Ｓ３４１（ＬＡＴ）と、カウント開始信号Ｓ３４２の２つの信号を生成する。なお、図１ではタイミング生成回路３４０から、行走査回路９３０、クロック生成回路１２０への制御信号は省略している。
【００２５】
また、行走査回路９３０は、行単位で画素１０１からの信号の読み出し走査を行うようになっている。
【００２６】
〈カラムＡ／Ｄ変換回路１０６の構成〉
図２は、実施形態１に係るカラムＡ／Ｄ変換回路１０６の構成をより詳細に示したブロック図である。各カラムＡ／Ｄ変換回路１０６は、比較器１０７、信号選択回路３１０、第１ラッチ部３２０、第２ラッチ部３３０、及びカラムカウンタ２０８を備えている。
【００２７】
−比較器１０７−
比較器１０７は、画素１０１からの信号（画素信号Ｓ１０３）と、参照電圧とを比較し、比較結果を出力する。そのため、図１，２に示すように、この比較器１０７には、読み出し信号線１０３を介して、対応した列の読み出し信号線１０３が一方の入力部に接続されて、画素信号Ｓ１０３が入力されている。また、比較器１０７は、もう一方の入力部に、ＤＡＣ１０５が生成したアナログランプ電圧Ｓ１２２が参照電位として入力されている。さらに、比較器１０７には、タイミング生成回路３４０からのカウント開始信号Ｓ３４２も入力されている。このカウント開始信号Ｓ３４２は、カウント開始時に比較器１０７の出力を１‘ｂ１にセットする信号である。ここで、１‘ｂ１は、１ビット信号の値がハイレベル（Ｈレベル）であることを示している。
【００２８】
−カラムカウンタ２０８−
カラムカウンタ２０８は、クロック信号Ｓ１２１又は該クロック信号Ｓ１２１の位相をずらしたクロック信号である、カラムカウンタ用クロック信号を計数して、前記比較結果信号Ｓ１２３が変化した時点の計数値の上位ビットの値を保持する。この例では、カラムカウンタ用クロック信号は、後述の第１ラッチ部３２０が出力したラッチ出力信号Ｓ３２１である。
【００２９】
具体的には、カラムカウンタ２０８は、ビット幅がｋビット（ｋは正の整数）のカウンタである。この例では、カラムカウンタ２０８は、ラッチ出力信号Ｓ３２１の立ち下がりエッジのカウントを行う。このカラムカウンタ２０８の出力（ＣＯＬ＿ＣＯＵＮＴＥＲ）は、ｋビット幅であり、出力信号バス１２６に接続されている。
【００３０】
−信号選択回路３１０−
信号選択回路３１０は、選択信号ＳＥＬに応じて、クロック生成回路１２０が出力したクロック信号Ｓ１２１（図２のＣＬＫ）、若しくはクロック信号Ｓ１２１の反転信号を選択的に出力する。選択信号ＳＥＬは、後述するように、第２ラッチ部３３０が保持した値である。
【００３１】
この例では、信号選択回路３１０は、インバータ３１２とセレクタ３１３を備えている。セレクタ３１３は、２つの入力端子Ｌ，Ｈを備え、切換端子Ｓに入力された選択信号ＳＥＬに応じ、何れかの入力端子への入力を選択して出力する。この例では、入力端子Ｌにはクロック生成回路１２０が出力したクロック信号Ｓ１２１が入力され、入力端子Ｈにはクロック信号Ｓ１２１をインバータ３１２で反転させたクロック信号が入力されている。これにより、セレクタ３１３は、切換端子Ｓに入力された選択信号ＳＥＬに応じて、クロック信号Ｓ１２１又はその反転信号を選択的に出力する。本実施形態では、信号選択回路３１０は、選択信号ＳＥＬがローレベル（Ｌレベル）の場合に、クロック信号Ｓ１２１を選択し、Ｈレベルの場合に、インバータ３１２の出力（すなわち、クロック信号Ｓ１２１の反転信号）を選択する。信号選択回路３１０の出力（ラッチ用クロック信号Ｓ３１１）は、前記計数値（カラムカウンタ２０８の説明を参照）の下位ビットの値を示している。
【００３２】
−第１ラッチ部３２０−
第１ラッチ部３２０は、第１ラッチ部３２０は、１個または複数個のラッチ回路を備え、ラッチ用クロック信号Ｓ３１１を保持するようになっている。本実施形態は、第１ラッチ部３２０が１つのラッチ回路１を備えた例である。そして、この第１ラッチ部３２０は、前記計数値の下位ビットの値を示すラッチ用クロック信号Ｓ３１１を保持するのである。具体的には、このラッチ回路１のクロック入力端子Ｃｌｋには、比較器１０７が出力した比較結果信号Ｓ１２３（ＣＭＰ）が入力され、データ入力端子Ｄには、信号選択回路３１０が出力したクロック信号（ラッチ用クロック信号Ｓ３１１）が入力されている。また、ラッチ回路１のデータ出力端子Ｑから出力されるラッチ出力信号Ｓ３２１（ＣＬＫ＿ＬＡＴ）は、既述の通りカラムカウンタ２０８にカラムカウンタ用クロックとして入力され、さらに、ラッチ回路２（後述）のデータ入力端子Ｄと、出力信号バス１２７とにそれぞれ入力されている。
【００３３】
−第２ラッチ部３３０−
第２ラッチ部３３０は、第１ラッチ部３２０が保持した値に対応した値を保持するようになっている。本実施形態では、第２ラッチ部３３０は、１個または複数個のラッチ回路を備えている。本実施形態は、第２ラッチ部３３０が１つのラッチ回路２を備えた例である。このラッチ回路２は、前記ラッチ出力信号Ｓ３２１に加え、タイミング生成回路３４０のラッチ制御クロック信号Ｓ３４１がクロック入力端子Ｃｌｋに入力されている。また、ラッチ回路２のデータ出力端子Ｑからの出力信号は、前記選択信号ＳＥＬとして、セレクタ３１３の切換端子Ｓに入力されている。
【００３４】
なお、ラッチ回路１，２のそれぞれのＲｅｓｅｔ端子や、カラムカウンタ２０８は、初期化信号ＩＮＩと接続されており、後述の初期化ステップＳＴ０１において、ラッチ回路１，２、カラムカウンタ２０８が初期化される。
【００３５】
《固体撮像装置１０００の動作》
〈概要〉
本実施形態に係る固体撮像装置１０００においても、一般的なＭＯＳ型固体撮像装置と同様、画素アレー１０２の各画素１０１に入射する光量を光電変換して生成した電荷を、行走査回路９３０により制御された電子シャッタ走査から読み出し走査までの時間に、各画素で積分した光電荷量が画素信号Ｓ１０３（アナログ信号）となる。画素１０１から読み出された画素信号Ｓ１０３は、カラムＡ／Ｄ変換回路１０６によりＡ／Ｄ変換される。Ａ／Ｄ変換された画素データ（デジタル信号）は、出力バッファ１０９を通して、画像信号処理ＬＳＩ１００１に出力される。画像信号処理ＬＳＩ１００１では、入力された画素データに各種信号処理が行われ、例えばカメラのディスプレイなどに画像が映し出される。
【００３６】
〈固体撮像装置１０００におけるＡ／Ｄ変換動作〉
本実施形態のポイントは、Ａ／Ｄ変換動作にあるので、特にＡ／Ｄ変換動作に着目し、固体撮像装置１０００におけるＡ／Ｄ変換動作を説明する。
【００３７】
図３は、Ａ／Ｄ変換動作ステップのフローチャートである。また、図４は、カラムＡ／Ｄ変換回路１０６内の信号のタイミングチャートであり、比較結果信号Ｓ１２３の反転時にラッチ出力信号Ｓ３２１（ＣＬＫ＿ＬＡＴ）がＬレベルの場合を示している。また、図５は、比較結果信号Ｓ１２３の反転時にラッチ出力信号Ｓ３２１がＨレベルの場合の動作波形を示している。固体撮像装置１０００におけるＡ／Ｄ変換動作は、主に３つのステップによって行われる。１つ目のステップは初期化ステップＳＴ０１、２つ目のステップはカウントステップＳＴ０２、３つ目のステップはホールドステップＳＴ０３である。
【００３８】
まず、初期化ステップＳＴ０１では、カラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８およびバイナリカウンタ１０４、第１ラッチ部３２０、第２ラッチ部３３０、比較器１０７を、初期化信号ＩＮＩ（図２を参照、なお、図１では図示を省略）により初期化する。また、このステップでは、ＤＡＣ１０５は、バイナリカウンタ１０４からの入力値に従って、対応するアナログランプ電圧Ｓ１２２を比較器１０７の一方の入力部に供給する。並行して、行走査回路９３０が所定の行を選択すると、選択された行の画素１０１が画素信号Ｓ１０３を出力し、比較器１０７の他方の入力部に当該画素信号Ｓ１０３が供給される。これにより、初期化ステップＳＴ０１は完了となる。なお、図４や図５では、前記各ステップをＡＤＣ−ＳＴＥＰの欄に示してあり、初期化ステップＳＴ０１は、ＡＤＣ−ＳＴＥＰの欄でＩＮＩとなっている期間である。
【００３９】
この状態で、信号選択回路３１０には、ラッチ回路２のデータ出力端子Ｑからラッチ回路２の初期値が選択信号ＳＥＬとして入力されている。図６は、ラッチ回路１，２の真理値表である。図６に示す真理値表の場合、ラッチ回路２の初期値は１‘ｂ０（１‘ｂ０は、１ビット信号の値が０であることを示している。）となる。それゆえ、セレクタ３１３は、クロック信号Ｓ１２１を選択する。したがって、カラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８、バイナリカウンタ１０４、及びラッチ回路１，２を、初期化信号ＩＮＩ（図１内に図示せず）で初期化した状態では、ラッチ回路１のデータ入力端子Ｄには、クロック生成回路１２０から供給されたクロック信号Ｓ１２１が入力される状態となる。
【００４０】
カウントステップＳＴ０２では、バイナリカウンタ１０４がその初期値からカウントを開始し、ＤＡＣ１０５もバイナリカウンタ１０４の計数値に従ってアナログランプ電圧Ｓ１２２の生成を、その初期値から開始する。同時にタイミング生成回路３４０のカウント開始信号Ｓ３４２により全列の比較器１０７の出力が１‘ｂ１にセットされ、全列のカラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８も入力されるラッチ出力信号Ｓ３２１の計数を開始する。
【００４１】
次いで、ある列において、比較器１０７に入力された２つの信号（画素信号Ｓ１０３とアナログランプ電圧Ｓ１２２）の大小関係が入れ替わると、比較結果信号Ｓ１２３が反転する。すると、ラッチ回路１はラッチ用クロック信号Ｓ３１１をデータとして保持する。これと同時にカラムカウンタ２０８の計数が止まり、カラムカウンタ２０８にその計数値が保持される。前記カウント開始から全列のカウント完了までがカウントステップＳＴ０２である。なお、カウントステップＳＴ０２は、図４や図５のタイミングチャートでは、ＡＤＣ−ＳＴＥＰの欄でＣＯＵＮＴとなっている期間である。
【００４２】
以上の動作により、画素１０１からの読み出された画素信号Ｓ１０３（アナログ信号）が、カラムカウンタ２０８に保持されたデジタル値（ＣＯＬ＿ＣＯＵＮＴＥＲ）、及びラッチ回路１に保持されたデジタル値（ＣＬＫ＿ＬＡＴ）にＡ／Ｄ変換されたこととなる。ここで、出力バッファ１０９からＡ／Ｄ変換値を出力すると、Ａ／Ｄ変換完了となる。図７は、Ａ／Ｄ変換完了の場合のタイミングチャートである。図７の例では、カラムＡ／Ｄ変換回路１０６からの出力は、ＣＬＫ＿ＬＡＴの値である０を下位１ビットとし、ＣＬＫ＿ＣＯＵＮＴＥＲの値である４を上位ビットとした値８が出力される。これにより、カラムカウンタ２０８の持つビット精度に、第１ラッチ部３２０（ラッチ回路１）の１ビット分が増えたことになる。
【００４３】
また、デジタル垂直画素加算を行う場合のように、続けて、次行の読み出し信号（画素信号Ｓ１０３；アナログ信号）を入力して、カラムＡ／Ｄ変換回路１０６内で保持している値からカウント開始する場合には、ホールドステップＳＴ０３に移行する。図４等ではＨＯＬＤの期間がこれに対応する。ホールドステップＳＴ０３では、まず、タイミング生成回路３４０が、Ｈレベルのラッチ制御クロック信号Ｓ３４１（図４、図５のＬＡＴ）を出力する。これにより、ラッチ回路２では、ラッチ回路１が保持している値を保持する。
【００４４】
例えば、ラッチ回路２の値が１‘ｂ０（１‘ｂ０は、１ビット信号の値がＬレベルであることを示す。）である場合は、図４のタイミングチャートに示すように、選択信号ＳＥＬはＬレベルのままであり、信号選択回路３１０では、セレクタ３１３がクロック信号Ｓ１２１を選択する。すなわち、ラッチ回路１のデータ入力端子Ｄには、クロック信号Ｓ１２１が入力される状態となる。
【００４５】
一方、ラッチ回路２の値が１‘ｂ１（１‘ｂ１は、１ビット信号の値がＨレベルであることを示す。）である場合は、図５のタイミングチャートに示すように、選択信号ＳＥＬはＨレベルに変化し、信号選択回路３１０では、セレクタ３１３がクロック信号Ｓ１２１の反転信号を選択する。これにより、ラッチ回路１のデータ入力端子Ｄには、クロック信号Ｓ１２１の反転信号が入力された状態となる。
【００４６】
これと並行して、バイナリカウンタ１０４を初期化信号（図示せず）により初期化し、ＤＡＣ１０５からアナログランプ電圧Ｓ１２２の初期値を比較器１０７の一方の入力部に供給する。行走査回路９３０で選択した行の画素１０１から画素信号Ｓ１０３を読み出し、比較器１０７の他方の入力部に当該画素信号Ｓ１０３を供給し、ホールドステップＳＴ０３は完了となる。
【００４７】
ホールドステップＳＴ０３が完了すると再びカウントステップＳＴ０２に移行する。カウントステップＳＴ０２は、前述したとおりのカウントステップ動作を行う。
【００４８】
以降は、図３に示したフローチャートに従って、ホールドステップＳＴ０３とカウントステップＳＴ０２を所望の回数（デジタル垂直画素加算を行う回数分）だけ繰り返す。カウントステップＳＴ０２が完了した時点でデジタル値を読み出すことで、Ａ／Ｄ変換が完了となる。
【００４９】
前記の動作を行うことで、図４や図５のタイミングチャートに示すように、再カウント開始時にラッチ回路２の値（図４、図５のＳＥＬ信号）によって、比較器１０７の比較結果信号Ｓ１２３（図７内のＣＭＰ）が反転したときの、ラッチ用クロック信号Ｓ３１１の状態を再現できる。したがって、比較器１０７の比較結果信号Ｓ１２３（ＣＭＰ）がＨレベルに戻った場合もラッチ回路１の値は消失することなく、再カウントを開始できる。
【００５０】
以上のＡ／Ｄ変換動作が全ての列の画素信号Ｓ１０３について、各列の比較結果信号Ｓ１２３の反転タイミングの違いを除き、同時並行的に行われる。バイナリカウンタ１０４が所定のビット幅のカウントを終了した後、列走査部（図示せず）によって列ごとに第１ラッチ部３２０（ラッチ回路１）からの出力（ＣＬＫ＿ＬＡＴ）とカラムカウンタ２０８からの出力（ＣＯＬ＿ＣＯＵＮＴＥＲ）とが同時に読み出され、出力バッファ１０９からＡ／Ｄ変換値として出力される。
【００５１】
《本実施形態における効果》
以上のように、実施形態１によれば、従来はカラムカウンタにおいて再カウントを行う回数分のラッチ回路が必要だったのに対して、２つのラッチ回路と信号選択回路を設けるのみで、複数回の再カウントに対応することができる。例えば、３回のカウントを繰り返す場合、従来の固体撮像装置では３ビット分のラッチ回路が必要であったのに対し、本実施形態においては、２ビット分のラッチ回路ですみ、ラッチ回路に要する回路面積を２／３に削減できる。すなわち、Ｍ回（Ｍは正の整数）のカウントを繰り返す固体撮像装置の場合には、２／Ｍに回路面積を削減できることを意味しており、カウントステップを繰り返す回数が多くなるほど、従来の固体撮像装置と比較してラッチ回路に要する回路面積を大幅に削減することが可能になる。すなわち、本実施形態によれば、画素数やフレームレート、変換ビット幅などが増加しても、回路規模の増加を抑制しつつ、高画質で高速処理ができるようにすることが可能になる。
【００５２】
なお、カラムＡ／Ｄ変換回路１０６のカラムカウンタ２０８は、立ち上がりエッジのカウントを行うカウンタとしてもよい。図８は、立ち上がりエッジのカウントを行うカウンタをカラムカウンタ２０８に用いた場合のカラムＡ／Ｄ変換回路１０６内の信号のタイミングチャートであり、比較結果信号Ｓ１２３の反転時にラッチ出力信号Ｓ３２１がＬレベルの場合の動作波形を示している。また、図９は、立ち上がりエッジのカウントを行うカウンタをカラムカウンタ２０８に用いた場合のカラムＡ／Ｄ変換回路１０６内の信号のタイミングチャートであり、比較結果信号Ｓ１２３の反転時にラッチ出力信号Ｓ３２１がＨレベルの場合の動作波形を示している。図８や図９に示すように、カラムカウンタ２０８がクロック信号Ｓ１２１の立ち上がりエッジで変化する場合には、Ａ／Ｄ変換結果の最下位ビットの１もしくは０が、立ち下がりエッジのカウントを行う場合とは逆になる。図１０は、立ち上がりエッジのカウントを行うカウンタをカラムカウンタ２０８に用いた場合における、固体撮像装置の構成例を示すブロック図である。図１０に示すように、実施形態１の固体撮像装置１０００の構成において、出力信号バス１２７にインバータ３５０を追加すればよい。
【００５３】
《発明の実施形態２》
図１１は、本発明の実施形態２に係る固体撮像装置２０００の構成を示すブロック図である。図１１に示すように、実施形態２の固体撮像装置２０００では、画素アレー１０２から比較器１０７への接続は実施形態１の固体撮像装置１０００と同じであり、固体撮像装置１０００の構成に位相シフトコード生成回路１１２と位相シフトコード／バイナリ変換器４５０を追加して、カラムＡ／Ｄ変換回路の構成を変更したものである。本実施形態でもカラムＡ／Ｄ変換回路４００は、図１１に示すように列ごとに設けてある。
【００５４】
〈位相シフトコード生成回路１１２〉
位相シフトコード生成回路１１２は、クロック信号Ｓ１２１に対して位相がそれぞれπ／ｍずれた（ｍ−１）個（ｍは２以上の自然数）のクロック信号生成し、クロック信号Ｓ１２１と合わせて、ｍ個のクロック信号を出力する。そのため、本実施形態では、クロック生成回路１２０は、クロック信号Ｓ１２１を位相シフトコード生成回路１１２に供給するようになっている。本実施形態では、ｍ＝２であり、位相シフトコード生成回路１１２が出力するクロック信号Ｓ１１３は、クロック信号Ｓ１２１と、クロック信号Ｓ１２１に対して位相がπ／２ずれたクロック信号である。位相シフトコード生成回路１１２では、クロック信号Ｓ１１３を２ビットの信号（ＰＳ）として出力している。位相シフトコード生成回路１１２で位相をπ／２ずらした信号を生成するには、例えば、ＤＬＬ（Delay Locked Loop）回路を搭載し、ＤＬＬ回路でπ／２ずらした信号を生成すればよい。
【００５５】
位相シフトコード生成回路１１２が出力するクロック信号Ｓ１１３は、位相シフトコードである。本明細書において、「位相シフトコード」とは、値が１増減する場合にビットが１つだけ変化する二進数であって、値が増えるに従って下位ビットから上位ビットへとビットが１つずつ順次変化していくコードのことを意味する。すなわち、ビット幅をＰとするときの位相シフトコードでは、「全ビットゼロ」→「最下位ビットのみ１」→「下位２ビットのみが１１」、…と順次１が増え、全ビットが１になると、今度は最下位ビットのみ０、下位２ビットが００、と順次０が増え、全ビットがゼロで元に戻る。よって、位相シフトコードでは計２Ｐ通りの区別ができる。例えば、図１２は、Ｐ＝２の場合と、Ｐ＝４の場合の位相シフトコードを示している。本実施形態では、位相シフトコード生成回路１１２は、既述の通りｍ＝２の例であり、クロック信号Ｓ１１３の上位１ビット（ＰＳ［１］）には、クロック信号Ｓ１２１と同一の周波数を持ち、かつπ／２位相がずれたクロック信号が出力され、下位１ビット（ＰＳ［０］）には、クロック信号Ｓ１２１が出力される（図１２の（Ａ）を参照）。以下では、クロック信号Ｓ１１３を位相シフトコードとも呼ぶことにする。
【００５６】
〈カラムＡ／Ｄ変換回路４００〉
図１３は、実施形態２に係るカラムＡ／Ｄ変換回路４００の構成をより詳細に示したブロック図である。このカラムＡ／Ｄ変換回路４００は、比較器１０７、カラムカウンタ２０８、信号選択回路４１０、第１ラッチ部４２０、及び第２ラッチ部４３０を備えている。
【００５７】
−信号選択回路４１０−
信号選択回路４１０は、２つのインバータ４１２と、セレクタ４１３とを備えている。セレクタ４１３は、４つの入力端子Ａ１，Ａ２，Ｂ１，及びＢ２と、１ビット幅の出力端子Ｙ１と、２ビット幅の出力端子Ｙ２とを備え、切換端子Ｓに入力された信号の値に応じ、４つの入力端子に接続された入力（入力Ａ１，Ａ２，…）を選択して、出力端子Ｙ１，Ｙ２に出力する。この切換端子Ｓには、第２ラッチ部４３０が出力する信号（選択信号ＳＥＬ）が入力されている。図１４は、選択信号ＳＥＬの値と、各出力端子Ｙ１，Ｙ２から出力される入力Ａ１，…，Ｂ２の関係を示したテーブルである。
【００５８】
本実施形態では、入力端子Ａ１，Ａ２には、位相シフトコード生成回路１１２が出力したクロック信号Ｓ１１３が入力されている。より詳しくは、入力端子Ａ１には、クロック信号Ｓ１２１が入力され、入力端子Ａ２には、クロック信号Ｓ１２１をπ／２位相をずらしたクロック信号が入力されている。一方、入力端子Ｂ１，Ｂ２は、それぞれインバータ４１２を介して、クロック信号Ｓ１２１、クロック信号Ｓ１２１をπ／２位相をずらした信号がそれぞれ入力されている。このようにインバータ４１２を介すことにより、入力端子Ｂ１には、クロック信号Ｓ１２１をπ位相ずらした信号、入力端子Ｂ２には、クロック信号Ｓ１２１を３π／２位相ずらした信号がそれぞれ入力されることになる。
【００５９】
また、セレクタ４１３の出力端子Ｙ１は、カラムカウンタ２０８と接続されている。この出力端子Ｙ１からの出力は、カウンタ用クロック信号Ｓ４１２であり、カラムカウンタ２０８は、クロック信号Ｓ４１２をカウントする。また、出力端子Ｙ２は、第１ラッチ部４２０に接続されている。この出力端子Ｙ２からの出力は、位相シフトコード信号（ラッチ用クロック信号Ｓ４１１）である。このラッチ用クロック信号Ｓ４１１も前記計数値の下位ビットの値を示している。
【００６０】
−第１ラッチ部４２０−
第１ラッチ部４２０は、ラッチ用クロック信号Ｓ４１１を保持するようになっている。本実施形態の第１ラッチ部４２０は、２ビットラッチ回路であり、１ビットのラッチ回路１を内部に２つ備えている。図１３では、ラッチ回路１のそれぞれの符号に枝番（-１，２）を付してある。これらのラッチ回路１−１，２のクロック入力端子Ｃｌｋには、比較器１０７が出力した比較結果信号Ｓ１２３がそれぞれ入力されている。また、ラッチ回路１−１のデータ入力端子Ｄには、前記出力端子Ｙ２の上位１ビット（Ｙ２［１］）が接続されている。一方、ラッチ回路１−２のデータ入力端子Ｄには前記出力端子Ｙ２の下位１ビット（Ｙ２［０］）が接続されている。そして、これらのラッチ回路１−１，２のデータ出力端子Ｑは、第２ラッチ部４３０にそれぞれ接続されており、ラッチ回路１−１，２からの出力は２ビット幅の信号（ラッチ出力信号Ｓ４２１（ＰＳ＿ＬＡＴ））として第２ラッチ部４３０に入力されている。また、ラッチ回路１−１，２のそれぞれのデータ出力端子Ｑは、出力信号バス１２７にも接続されている。
【００６１】
−第２ラッチ部４３０−
第２ラッチ部４３０は、タイミング生成回路３４０のラッチ制御クロック信号Ｓ３４１（ＬＡＴ）に応じ、第１ラッチ部４２０（ラッチ回路１−１，２）が保持している値（２ビット）を保持するようになっている。具体的には、第２ラッチ部４３０は、２ビットラッチ回路であり、１ビットのラッチ回路２を内部に２つ備えている。図１３では、ラッチ回路２のそれぞれの符号に枝番（-１，２）を付してある。この例では、ラッチ回路２−１のデータ入力端子Ｄは、第１ラッチ部４２０のラッチ回路１−１のデータ出力端子Ｑが接続され、ラッチ回路２−２のデータ入力端子Ｄには、ラッチ回路１−２のデータ出力端子Ｑが接続されて、前記ラッチ出力信号Ｓ４２１（ＰＳ＿ＬＡＴ）が入力されている。また、これらのラッチ回路２−１，２は、タイミング生成回路３４０のラッチ制御クロック信号Ｓ３４１がクロック入力端子Ｃｌｋに入力されている。そして、ラッチ回路２−１，２のそれぞれのデータ出力端子Ｑからの出力信号（２ビット）は、前記選択信号ＳＥＬとして、信号選択回路４１０のセレクタ４１３に入力されている。
【００６２】
〈位相シフトコード／バイナリ変換器４５０〉
位相シフトコード／バイナリ変換器４５０は、第１ラッチ部４２０が保持した位相シフトコードＳ１１３を、前記計数値の下位ビットのバイナリ値に変換する回路である。この例では、位相シフトコード／バイナリ変換器４５０は、第１ラッチ部４２０からの出力信号を伝達する出力信号バス１２７上に設けられている。本実施形態の出力信号バス１２７は２ビット幅を有し、出力信号バス１２９は（ｋ＋２）ビット幅を有している。そして、カラムカウンタ２０８と接続された出力信号バス１２６（ｋビット幅）が上位ビット、位相シフトコード／バイナリ変換器４５０の出力信号（２ビット）が下位ビットとなるように、出力信号バス１２９に接続されている。出力バッファ１０９の出力は、（ｋ＋２）ビット幅のデジタルデータである。
【００６３】
図１５は、位相シフトコード／バイナリ変換器４５０の構成例を示すブロック図である。図１５の（Ａ）は、Ｐ＝２（図１２を参照）、すなわち２ビットの位相シフトコードをバイナリに変換する回路の例である。この例では１つのＸＯＲ回路４９０で位相シフトコード／バイナリ変換器４５０が構成されている。また、図１５の（Ｂ）は、Ｐ＝４（図１２を参照）、すなわち４ビットの位相シフトコードをバイナリに変換する回路の例である。この例では３つのＸＯＲ回路４９０で位相シフトコード／バイナリ変換器４５０が構成されている。
【００６４】
《固体撮像装置２０００におけるＡ／Ｄ変換動作》
本実施形態のポイントは、Ａ／Ｄ変換動作にあるので、特にＡ／Ｄ変換動作に着目し、固体撮像装置２０００におけるＡ／Ｄ変換動作を説明する。固体撮像装置２０００においても、Ａ／Ｄ変換動作は、実施形態１同様に、図３に示すフローチャートに沿って行われる。
【００６５】
初期化ステップＳＴ０１の動作は実施形態１と同様である。初期化ステップＳＴ０１が完了した状態では、信号選択回路４１０には、ラッチ回路２−１，２のそれぞれの初期値が、２ビットの選択信号ＳＥＬとして入力されている。図６に示す真理値の場合、ラッチ回路２−１，２の初期値（２ビット）は、２‘ｂ００である。ここで、２‘ｂ００は、２ビット信号の値が０であることを示している。この状態では、セレクタ４１３の切換端子Ｓには２‘ｂ００が入力されており、図１４に示すとおり、出力端子Ｙ１には入力端子Ａ１の信号、出力端子Ｙ２［１］には入力端子Ａ１の信号、出力端子Ｙ２［０］には入力端子Ｂ２の信号が選択されている。これにより、カラムカウンタ２０８には、クロック信号Ｓ１２１が供給された状態になる。また、第１ラッチ部４２０では、上位ビット（ラッチ回路１−１）に、クロック信号Ｓ１２１が供給され、下位ビット（ラッチ回路１−２）にクロック信号Ｓ１２１を３π／２位相をずらした信号が供給されている状態になる。
【００６６】
次いでカウントステップＳＴ０２に移行するが、カウントステップＳＴ０２の動作は実施形態１と同じため、説明を省略する。
【００６７】
カウントステップＳＴ０２の完了により、画素１０１からの読み出した画素信号Ｓ１０３（アナログ信号）がカラムカウンタ２０８、及び第１ラッチ部４２０に保持された値（位相シフトコード）にＡ／Ｄ変換されたこととなる。ここで、出力バッファ１０９からＡ／Ｄ変換値を出力すると、Ａ／Ｄ変換完了となる。
【００６８】
Ａ／Ｄ変換完了の場合、位相シフトコード／バイナリ変換器４５０は、カラムＡ／Ｄ変換回路４００の位相シフトコードの値をバイナリ値に変換する。バイナリ値に変換されたバス信号は、下位２ビットとして出力信号バス１２６と接続され、ｋ＋２ビットのデジタル信号として出力バッファ１０９から出力される。したがって、出力されるデジタル値は、ｋビットのカラムカウンタ２０８の持つビット精度に、第１ラッチ部４２０の２ビット分が増えた値となる。
【００６９】
例えばデジタル垂直画素加算を行う場合のように、次ラインの読み出し信号（アナログ信号）をカラムＡ／Ｄ変換回路４００内で保持している値から続けてカウント開始する場合は、実施形態１と同様にホールドステップＳＴ０３に移行する。ホールドステップＳＴ０３での動作は、まず、タイミング生成回路３４０のラッチ制御クロック信号Ｓ３４１により、第１ラッチ部４２０（ラッチ回路１−１，２）が保持している値（２ビット）を、第２ラッチ部４３０（ラッチ回路２−１，２）で保持する。第２ラッチ部４３０が保持した値に応じて、信号選択回路４１０では、セレクタ４１３の出力が決まり、図１４に示した表のとおりに入力信号が選択されて、出力端子Ｙ１、Ｙ２［１］、Ｙ２［０］から出力される。すなわち、信号選択回路４１０は、ラッチ用クロック信号Ｓ４１１及びカウンタ用クロック信号Ｓ４１２が、比較結果信号Ｓ１２３が変化した時点におけるそれぞれ位相状態となるように、クロック信号Ｓ１１３（位相シフトコード）のビットを選択することになる。
【００７０】
次いで、バイナリカウンタ１０４を初期化信号（図示せず）により初期化し、ＤＡＣ１０５からアナログランプ電圧Ｓ１２２の初期値を比較器１０７の一方の入力部に供給する。そして、選択した行の画素１０１から画素信号Ｓ１０３を読み出し、比較器１０７の他方の入力部に当該画素信号を供給し、ホールドステップＳＴ０３は完了となる。
【００７１】
ホールドステップＳＴ０３が完了すると再びカウントステップＳＴ０２に移行する。カウントステップＳＴ０２は前述したとおりの動作を行う。図１６、１７、１８、１９に、第２ラッチ部４３０が保持した２ビット値に応じた４通りの場合のタイミングチャートを示す。図１６は、ＰＳ＿ＬＡＴ＝０の場合、図１７がＰＳ＿ＬＡＴ＝１の場合、図１８がＰＳ＿ＬＡＴ＝３の場合、図１９がＰＳ＿ＬＡＴ＝２の場合をそれぞれ示している。
【００７２】
図１６〜図１９に示したタイミングチャートのように、ホールドステップＳＴ０３により、カラムＡ／Ｄ変換回路４００には、再カウント開始時にリセットされたクロック信号Ｓ１２１が供給される（図１６〜図１９のＣＬＫ信号）。しかしながら、前のカウントステップＳＴ０２において比較結果信号Ｓ１２３（図１６〜図１９内のＣＭＰ信号）が反転したとき（Ｌレベルとなったとき）の値を第２ラッチ部４３０において保持しているので、再カウント開始時に、ラッチ用クロック信号Ｓ４１１及びカウンタ用クロック信号Ｓ４１２を、比較結果信号Ｓ１２３が反転したときのそれぞれの位相状態にすることができる。
【００７３】
以降は、図３のフローチャートに従って、前述のホールドステップＳＴ０３とカウントステップＳＴ０２を繰り返し、カウントステップＳＴ０２が完了した時点でデジタル値を読み出すことで、Ａ／Ｄ変換が完了となる。
【００７４】
以上のＡ／Ｄ変換動作が全ての列の画素信号について、各列の比較結果信号Ｓ１２３の反転タイミングの違いを除き、同時並行的に行われる。バイナリカウンタ１０４が所定のビット幅のカウントを終了した後、列走査部（図示せず）によって列ごとに第１ラッチ部４２０からの出力とカラムカウンタ２０８からの出力とが同時に読み出され、出力バッファ１０９からＡ／Ｄ変換値が出力される。
【００７５】
《実施形態２における効果》
以上のように、本実施形態によれば、カラムＡ／Ｄ変換回路４００内に２つのラッチ回路１−１，２を設けてカラムＡ／Ｄ変換回路４００の精度を向上させた場合にも、従来の固体撮像装置と比べ、回路面積の削減が可能になる。すなわち、本実施形態においても、実施形態１の固体撮像装置１０００と同様に、Ｍ回（Ｍは正の整数）のカウントアップを繰り返す場合は、２／Ｍに回路面積を削減しながら、従来の固体撮像装置と同等のＡ／Ｄ変換におけるビット精度を実現ができるのである。
【００７６】
《発明の実施形態３》
図２０は、本発明の実施形態３係る固体撮像装置３０００の構成を示すブロック図である。図２０に示すように、実施形態３の固体撮像装置３０００は、実施形態２の固体撮像装置２０００の、位相シフトコード生成回路１１２、カラムＡ／Ｄ変換回路４００、位相シフトコード／バイナリ変換器４５０を、それぞれ位相シフトコード生成回路１１５、カラムＡ／Ｄ変換回路５００、位相シフトコード／バイナリ変換器５６０に置き換えたものである。そして、この変更にともなって、タイミング生成回路３４０の構成も変更が加えられている。なお、本実施形態でもカラムＡ／Ｄ変換回路５００は、図２０に示すように列ごとに設けている。また、図２０に示すように、固体撮像装置３０００では、画素アレー１０２から比較器１０７への接続は実施形態２の固体撮像装置２０００と同じである。
【００７７】
〈位相シフトコード生成回路１１５〉
実施形態３の位相シフトコード生成回路１１５の出力は、ｍビット（ｍは正の整数）の幅の位相シフトコード信号Ｓ１１４である。
【００７８】
〈タイミング生成回路３４０〉
タイミング生成回路３４０は、ラッチ制御クロック信号Ｓ３４１、カウント開始信号Ｓ３４２の他に、Ｕ／Ｄ制御信号Ｓ３４３を出力するようになっている。このＵ／Ｄ制御信号Ｓ３４３は、Ｈレベルの場合に、後述のＵ／Ｄカウンタ５４０にカウントアップ、Ｌレベルの場合にカウントダウンを指示する信号であり、初期値は１（Ｈレベル）とする。
【００７９】
〈カラムＡ／Ｄ変換回路５００〉
図２１は、実施形態３に係るカラムＡ／Ｄ変換回路５００の構成をより詳細に示したブロック図である。このカラムＡ／Ｄ変換回路５００は、比較器１０７、信号選択回路５１０、第１ラッチ部５２０、第２ラッチ部５３０、及びＵ／Ｄカウンタ５４０（カラムカウンタ）を備えている。
【００８０】
−信号選択回路５１０−
信号選択回路５１０は、セレクタ５１３と、ｍ個のインバータ５１４を備えている。
【００８１】
セレクタ５１３は、１ビット幅の２ｍ個の入力端子Ａ１，Ａ２，…，Ａｍ，Ｂ１，Ｂ２，…，Ｂｍと、１ビット幅の出力端子Ｙ１、ｍビット幅の出力端子Ｙ２を備え、２つの切換端子Ｓ，Ｓ’にそれぞれ入力された信号の値に応じ、２ｍ個の入力端子に接続された入力を選択して、出力端子Ｙ１，Ｙ２に出力する。切換端子Ｓには、第２ラッチ部５３０が出力するｍビット幅の信号（選択信号ＳＥＬ）が入力され、切換端子Ｓ’には、Ｕ／Ｄ制御信号Ｓ３４３（図２１のＵＤＳ）が入力されている。図２２は、信号選択回路５１０の切換端子Ｓ，Ｓ’に入力された信号の値と、各出力端子Ｙ１，Ｙ２と接続される入力端子Ａ１，…，Ｂｍの関係を示したテーブルであり、ｍ＝２の場合の例示している。また、図２３は、切換端子Ｓ’に入力された信号の値がＨレベルの場合において、切換端子Ｓに入力された信号の値と、各出力端子Ｙ１，Ｙ２と接続される入力端子Ａ１，…，Ｂｍの関係を示したテーブルであり、ｍ＝４の場合の例示している。同様に、図２４は、切換端子Ｓ’に入力された信号の値がＬレベルの場合において、切換端子Ｓに入力された信号の値と、各出力端子Ｙ１，Ｙ２と接続される入力端子Ａ１，…，Ｂｍの関係を示したテーブルであり、ｍ＝４の場合の例示している。
【００８２】
本実施形態では、入力端子Ａ１，Ａ２，…，Ａｍには、位相シフトコード生成回路１１５が出力した位相シフトコード信号Ｓ１１４が入力されている。一方、入力端子Ｂ１，…，Ｂｍは、それぞれインバータ５１４を介して、クロック信号Ｓ１２１、クロック信号Ｓ１２１をπ／２位相をずらした信号が入力されている。このようにインバータ５１４介すことにより、入力端子Ｂ１，…，Ｂｍには、位相シフトコード信号Ｓ１１４の各ビットをπ位相をずらした信号がそれぞれ入力されることになる。
【００８３】
また、セレクタ５１３の出力端子Ｙ１からの出力は、カウンタ用クロック信号Ｓ５１２であり、出力端子Ｙ１はＵ／Ｄカウンタ５４０と接続されている。また、出力端子Ｙ２は、第１ラッチ部５２０に接続されている。出力端子Ｙ２からの出力信号（位相シフトコード信号Ｓ５１１）は、後述するようにラッチ用クロック信号として、第１ラッチ部５２０に入力されている。
【００８４】
−第１ラッチ部５２０−
第１ラッチ部５２０は、ｍビットラッチ回路であり、１ビットのラッチ回路１を内部にｍ個備えている。図２１では、これらのラッチ回路１の符号に枝番（-０，１，…，ｍ−１）を付してある。これらのラッチ回路１−０，１，…，（ｍ−１）のクロック入力端子Ｃｌｋには、比較器１０７が出力した比較結果信号Ｓ１２３がそれぞれ入力されている。また、ｎ番目（ただしｎは、０，１，２…，ｍ-１）のラッチ回路１−ｎのデータ入力端子Ｄには、出力端子Ｙ２のｎ番目のビットが接続されている。そして、これらのラッチ回路１−０，１，…，（ｍ−１）のデータ出力端子Ｑは、第２ラッチ部５３０にそれぞれ接続されており、ラッチ回路１−０，１，…，（ｍ−１）からの出力はｍビット幅の信号（ラッチ出力信号Ｓ５２１（ＰＳ＿ＬＡＴ））として第２ラッチ部４３０に入力されている（図２１参照）。また、ラッチ回路１−０，１，…，（ｍ−１）のそれぞれのデータ出力端子Ｑは、出力信号バス１２７にも接続されている。
【００８５】
−第２ラッチ部５３０−
第２ラッチ部５３０は、タイミング生成回路３４０のラッチ制御クロック信号Ｓ３４１に応じ、第１ラッチ部５２０（ラッチ回路１−０，１，…）が保持している値（ｍビット）を保持するようになっている。具体的には、第２ラッチ部５３０は、ｍ個のラッチ回路２を備えている。図２１では、これらのラッチ回路の符号に枝番（-０，１，…，ｍ−１）を付してある。ｎ番目（ただしｎは、０，１，２…，ｍ-１）であるラッチ回路２−ｋは、そのデータ入力端子Ｄに、ｎ番目のラッチ回路１−ｋのデータ出力端子Ｑが接続されている。また、これらのラッチ回路２−０，１，…，（ｍ−１）は、タイミング生成回路３４０のラッチ制御クロック信号Ｓ３４１がクロック入力端子Ｃｌｋに入力されている。そして、ラッチ回路２−０，１，…，（ｍ−１）のそれぞれのデータ出力端子Ｑからの出力信号（ｍビット）は、前記選択信号ＳＥＬとして、信号選択回路５１０のセレクタ５１３に入力されている。
【００８６】
−Ｕ／Ｄカウンタ５４０−
Ｕ／Ｄカウンタ５４０は、クロック信号Ｓ１２１又は該クロック信号Ｓ１２１の位相をずらしたクロック信号であるカラムカウンタ用クロック信号を計数して、前記比較結果信号Ｓ１２３が変化した時点の計数値の上位ビットの値を保持する。詳しくは、本実施形態のＵ／Ｄカウンタ５４０は、前記Ｕ／Ｄ制御信号Ｓ３４３に応じて、カウンタ用クロック信号Ｓ５１２をカウントアップ又はカウントダウンする。Ｕ／Ｄカウンタ５４０は、比較器１０７が出力した比較結果信号Ｓ１２３が反転するとカウント動作を停止する。
【００８７】
また、Ｕ／Ｄカウンタ５４０は、ビット幅がｋビット（ｋは正の整数）のカウンタであり、出力（ＣＯＬ＿ＣＯＵＮＴＥＲ）もｋビット幅を有し、出力信号バス１２６に接続されている。なお、Ｕ／Ｄカウンタ５４０には、初期化信号ＩＮＩが接続されており、カラムＡ／Ｄ変換回路５００の外部からリセットできるようになっている。
【００８８】
〈位相シフトコード／バイナリ変換器５６０〉
位相シフトコード／バイナリ変換器５６０は、第１ラッチ部５２０からの出力信号を伝達する出力信号バス１２７上に設けられ、ｍビット幅の位相シフトコードをｚビット幅（ｍ＝２(ｚ−１)で表される値）のバイナリ値に変換する回路である。なお、位相シフトコード信号Ｓ５１１（ラッチ用クロック信号）は、ｚビット幅（ｍ＝２(ｚ−１)で表される値）の、前記計数値の下位ビットを表している。
【００８９】
本実施形態の出力信号バス１２７はｍビット幅を有し、出力信号バス１２９は（ｋ＋ｚ）ビット幅を有している。そして、Ｕ／Ｄカウンタ５４０と接続された出力信号バス１２６（ｋビット幅）が上位ビット、位相シフトコード／バイナリ変換器５６０の出力（ｚビット幅）が下位ビットとなるように、出力信号バス１２９に接続されている。すなわち、出力バッファ１０９の出力は、（ｋ＋ｚ）ビット幅のデジタルデータである。
【００９０】
《固体撮像装置３０００におけるＡ／Ｄ変換動作》
本実施形態のポイントは、Ａ／Ｄ変換動作にあるので、特にＡ／Ｄ変換動作に着目し、固体撮像装置３０００におけるＡ／Ｄ変換動作を説明する。固体撮像装置３０００においても、Ａ／Ｄ変換動作は、実施形態１同様に、図３に示すフローチャートに沿って行われる。
【００９１】
図２５、２６、２７、２８は、ｍ＝２の場合の、初期化ステップＳＴ０１からカウントステップＳＴ０２（カウントアップ）、ホールドステップＳＴ０３、カウントステップＳＴ０２（カウントダウン）へと移行する場合のタイミングチャートである。詳しくは、図２５はカウントアップ時のＰＳ＿ＬＡＴの値が０、図２６がＰＳ＿ＬＡＴの値が１の場合の例である。また、図２７は、カウントアップ時のＰＳ＿ＬＡＴの値が３、図２８がＰＳ＿ＬＡＴの値が２の場合の例である。
【００９２】
初期化ステップＳＴ０１時には、Ｕ／Ｄカウンタ５４０の動作などを確定するために、Ｕ／Ｄ制御信号Ｓ３４３の値が確定している必要がある。そこで、初期化ステップＳＴ０１では、実施形態１の初期化ステップＳＴ０１の動作に加えて、Ｕ／Ｄ制御信号Ｓ３４３の値を確定する。ここでは、初期化ステップＳＴ０１後のカウントステップＳＴ０２はカウントアップ状態としている。したがって、初期化ステップＳＴ０１時は、タイミング生成回路３４０は、Ｕ／Ｄ制御信号Ｓ３４３を１（Ｈレベル）の値に確定している。なお、初期化ステップＳＴ０１後のカウントステップＳＴ０２においてカウントダウンを行う場合は、タイミング生成回路３４０が、初期化ステップＳＴ０１時に、Ｕ／Ｄ制御信号Ｓ３４３の値を０（Ｌレベル）に確定するようにしておけばよい。その他の初期化ステップＳＴ０１の動作は実施形態１と同様である。
【００９３】
初期化ステップＳＴ０１完了時において、信号選択回路５１０には、位相シフトコード生成回路１１５よりｍビットの信号が供給されている。具体的には、信号選択回路５１０内のセレクタ５１３の入力端子Ａ１にはクロック信号Ｓ１２１が供給され、入力端子Ａ２にはクロック信号Ｓ１２１をπ／ｍ位相を遅延させたクロック信号が供給され、入力端子Ａ３にはクロック信号Ｓ１２１を２π／ｍ位相を遅延させたクロック信号が供給され、以下同様に、入力端子Ａｍまでそれぞれクロック信号が供給されている。つまり、ｘ番目（ｘは１〜ｍの数）の入力端子Ａｘにはクロック信号Ｓ１２１の位相を（ｘ−１）π／ｍだけ遅延させたクロック信号が供給されている。同様に、ｘ番目の入力端子Ｂｘ（ｘは１〜ｍの数）にはクロック信号Ｓ１２１の位相を｛（ｘ−１）π／ｍ＋π｝だけ遅延させたクロック信号が供給されることになる。
【００９４】
また、信号選択回路５１０には、第２ラッチ部５３０から各ラッチ回路２−０，１，…，（ｍ−１）の初期値が選択信号ＳＥＬとして入力されている。例えば、選択信号ＳＥＬの初期値が０であれば、セレクタ５１３の切換端子Ｓには０が入力されている状態となる。また、既述の通り、Ｕ／Ｄ制御信号Ｓ３４３は、１（Ｈレベル）に確定しているので、切換端子Ｓ’には１が入力されている状態となる。これにより、セレクタ５１３の出力、すなわち、第１ラッチ部５２０とＵ／Ｄカウンタ５４０に供給される信号は、カウント開始時の初期状態となる。具体的には、ラッチ用クロック信号Ｓ５１１（位相シフトコード信号）が０値であり、カウンタ用クロック信号Ｓ５１２がリセットの状態となる。なお、第２ラッチ部５３０が出力した初期値が１であったとしても、第１ラッチ部５２０とＵ／Ｄカウンタ５４０に供給される各クロック信号が、カウント開始時の初期状態となるようにセレクタ５１３を構成すればよい。また、Ｕ／Ｄ制御信号Ｓ３４３の論理が逆だったり、初期値が０でなかったとしても、第１ラッチ部５２０とＵ／Ｄカウンタ５４０に供給される各クロック信号が、カウント開始時の初期状態（位相シフトコード信号Ｓ５１１が０値であり、且つクロック信号Ｓ５１２がリセット値の状態）となるようにセレクタ５１３を構成すればよい。
【００９５】
初期化ステップＳＴ０１完了後、カウントステップＳＴ０２に移行する。カウントステップＳＴ０２は、バイナリカウンタ１０４がその初期値からカウントを開始し、ＤＡＣ１０５もバイナリカウンタ１０４の計数値に従ってアナログランプ電圧Ｓ１２２の生成を、その初期値から開始する。そして、タイミング生成回路３４０がカウント開始信号Ｓ３４２を出力すると、それぞれのカラムＡ／Ｄ変換回路５００内の比較器１０７の出力が１‘ｂ１にセットされ、Ｕ／Ｄカウンタ５４０は、入力されたカウンタ用クロック信号Ｓ５１２の計数を開始する。このとき、Ｕ／Ｄカウンタ５４０は、タイミング生成回路３４０から出力されているＵ／Ｄ制御信号Ｓ３４３が１（Ｈレベル）の場合は、カウントアップを行い、Ｕ／Ｄ制御信号Ｓ３４３が０（Ｌレベル）の場合は、カウントダウンを行う。
【００９６】
次いで、ある列の比較器１０７に入力される２つの信号（アナログランプ電圧Ｓ１２２と画素信号Ｓ１０３）の大小関係が入れ替わると、比較結果信号Ｓ１２３が反転する。すると、第１ラッチ部５２０は位相シフトコード信号Ｓ５１１（ラッチ用クロック信号）をデータ値として保持する。これと同時にＵ／Ｄカウンタ５４０の計数が止まり、Ｕ／Ｄカウンタ５４０にその計数値が保持される。上記のカウント開始から全列のカウント完了までがカウントステップＳＴ０２である。以上の動作により、画素１０１から読み出した画素信号Ｓ１０３（アナログ信号）が、Ｕ／Ｄカウンタ５４０および第１ラッチ部５２０に保持された値（デジタル信号）にＡ／Ｄ変換されたこととなる。
【００９７】
ここで、出力バッファ１０９からＡ／Ｄ変換値を出力するとＡ／Ｄ変換完了となる。Ａ／Ｄ変換完了の場合、第１ラッチ部５２０の出力であるｍビット幅のクロック信号Ｓ５１２（ＰＳ＿ＬＡＴ）は、位相シフトコード／バイナリ変換器５６０によってｚビットのバイナリ値の信号に変換される。そして、Ｕ／Ｄカウンタ５４０の出力であるｋビット幅の信号（ＣＯＬ＿ＣＯＵＮＴＥＲ）と合わせて、ｋ＋ｚビットのバイナリデジタル信号として出力バッファ１０９より出力される。このように、カラムＡ／Ｄ変換回路５００からの出力は、Ｕ／Ｄカウンタ５４０の出力ｋビットに加えて、ｚビット分のビット精度が増えたことになる。
【００９８】
続けて、次ラインの読み出し信号（アナログ信号）をカラムＡ／Ｄ変換回路５００内で保持している値からカウントアップもしくはカウントダウンを開始する場合は、ホールドステップＳＴ０３に移行する。ホールドステップＳＴ０３の動作においては、実施形態１と同様に、第２ラッチ部５３０は、タイミング生成回路３４０からのラッチ制御クロック信号Ｓ３４１（図２５〜図２８内のＬＡＴ信号）に応じて、第１ラッチ部５２０が保持している値を保持する。すると、第２ラッチ部５３０が保持した値に応じて、信号選択回路５１０内のセレクタ５１３の切換端子Ｓに入力される選択信号ＳＥＬの値が決まる。次のカウントステップＳＴ０２にてカウントアップを行う場合は、並行してタイミング生成回路３４０は、Ｕ／Ｄ制御信号Ｓ３４３を１に設定し、カウントダウンを行う場合には、０に設定する。図２５〜図２８では、ＵＤＳがＵ／Ｄ制御信号Ｓ３４３を示しており、１から０に変化する場合、すなわちカウントアップからカウントダウンに変化する場合を例示している。なお、カウントダウンからカウントアップの場合であっても、ホールドステップＳＴ０３においてＵ／Ｄ制御信号Ｓ３４３を０から１に変更すればよい。また、カウントアップからカウントアップ、カウントダウンからカウントダウンの場合は、Ｕ／Ｄ制御信号Ｓ３４３の値を保持しておくだけである。
【００９９】
セレクタ５１３の切換端子Ｓ，Ｓ’への入力信号が確定すると、セレクタ５１３は、次のカウントステップＳＴ０２開始時に第１ラッチ部５２０とＵ／Ｄカウンタ５４０にそれぞれ供給する信号（位相シフトコード信号Ｓ５１１、クロック信号Ｓ５１２）を選択する。本実施形態のセレクタ５１３は、出力端子Ｙ１，Ｙ２の出力が、比較器１０７の出力（比較結果信号Ｓ１２３）が反転した時の状態と同じ状態になるように、入力Ａ１〜Ａｍ，Ｂ１〜Ｂｍを選択する。なお、前のカウントステップＳＴ０２時に比較器１０７の出力が反転した時の状態は、セレクタ５１３への選択信号ＳＥＬにより確定する。また、カウントアップもしくはカウントダウンの設定により位相シフトコードがカウントアップする方向に変化するか、カウントダウンする方向に変化するかは、Ｕ／Ｄ制御信号Ｓ３４３により確定する。したがって、第１ラッチ部５２０が前のカウント時に保持した状態から再カウントするための情報は、切換端子Ｓ，Ｓ’への各信号の組み合わせによって明確である。例えば、ｍ＝２であれば図２２に示す入出力関係、ｍ＝４であれば図２３、２４に示す入出力関係となるセレクタ５１３によって実現可能である。ｍ＝５以降についても同様に実現可能である。
【０１００】
次いで、バイナリカウンタ１０４を初期化信号（図示せず）により初期化し、ＤＡＣ１０５からアナログランプ電圧Ｓ１２２の初期値を比較器１０７の一方の入力部に供給する。そして、選択した行の画素１０１から画素信号Ｓ１０３を読み出し、比較器１０７の他方の入力部に当該画素信号Ｓ１０３を供給し、ホールドステップＳＴ０３は完了となる。
【０１０１】
ホールドステップＳＴ０３が完了すると再びカウントステップＳＴ０２に移行する。カウントステップＳＴ０２は前述したとおりの動作である。
【０１０２】
上記のホールドステップＳＴ０３動作を行うことで、図２５〜図２８のタイミングチャートに示すように、再カウント開始時にリセットされたクロック信号Ｓ１２１がカラムＡ／Ｄ変換回路５００に供給される（図２５〜図２８のＣＬＫ信号）。このとき、前のカウントステップＳＴ０２において比較結果信号Ｓ１２３（図２５〜図２８内のＣＭＰ）が反転したとき（Ｌレベルとなったとき）の値を第２ラッチ部５３０が保持しているので（図２５〜図２８内のＳＥＬ）、再カウント開始時に第１ラッチ部５２０とＵ／Ｄカウンタ５４０にそれぞれ供給されるクロック信号（ラッチ用クロック信号Ｓ５１１、カウンタ用クロック信号Ｓ５１２）を、比較結果信号Ｓ１２３が反転したときの位相状態にすることができる。また、信号選択回路５１０から第１ラッチ部５２０へ出力するラッチ用クロック信号Ｓ５１１（位相シフトコード信号）を、Ｕ／Ｄ制御信号Ｓ３４３の値によって変更することで、第１ラッチ部５２０においてカウントアップだけでなくカウントダウンを実現することができる。
【０１０３】
以降は、図３に示したフローチャートに従って、前述したホールドステップＳＴ０３とカウントステップＳＴ０２を繰り返し、カウントステップＳＴ０２が完了した時点でデジタル値を読み出すことでＡ／Ｄ変換が完了となる。
【０１０４】
《実施形態３における効果》
以上のように、実施形態３によれば、カラムＡ／Ｄ変換回路５００内に複数のラッチ回路を設けて複数回の再カウントに対応しつつ、Ｕ／Ｄカウンタ５４０を設けてカウントアップもしくはカウントダウンを繰り返す場合にも、従来の固体撮像装置と比べ、回路面積の削減が可能になる。すなわち、Ｍ回（Ｍは正の整数）のカウントアップもしくはカウントダウンを繰り返す場合は、２／Ｍに回路面積を削減できる。そして、繰り返す回数が多くなるほど、従来の固体撮像装置と比較してラッチを大幅に削減することができる。
【０１０５】
特に、画素からの読み出した信号レベルから、同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるデジタル相関二重サンプリング動作を行うような場合は、１回の画素信号のＡ／Ｄ変換でＭ＝２となる。そして、Ａ／Ｄ変換回路にて２行の画素加算を実現するような場合は、Ｍ＝４となる。この場合、本実施形態では、従来の固体撮像装置と比較すると、ラッチ回路の数は半分を削減しながら、Ａ／Ｄ変換時のビット精度を向上できる。また、Ａ／Ｄ変換回路にてＮ行の画素加算を実現する場合は、Ｍ＝２Ｎとなる。この場合を従来の固体撮像装置と比較すると、本実施形態では、ラッチ回路の数は１／Ｎに削減しながら、従来の固体撮像装置と同等にビット精度を向上できる。
【０１０６】
《実施形態３の変形例１》
図２９は、実施形態３の変形例１に係るカラムＡ／Ｄ変換回路６００の構成を示すブック図である。図２９に示すように、カラムＡ／Ｄ変換回路６００は、位相シフトコード／バイナリ変換器６４０、第２ラッチ部６３０の部分が前記実施形態３のカラムＡ／Ｄ変換回路５００と相違している。また、実施形態２で備わっていた位相シフトコード／バイナリ変換器５６０は設けられていない。
【０１０７】
この位相シフトコード／バイナリ変換器６４０は、第１ラッチ部５２０のｍビット幅の出力信号（ラッチ出力信号Ｓ５２１）を、ｚビット（ｍ＝２(ｚ−１)で表される値）のバイナリ信号Ｓ６４１（ＢＩＮ＿ＬＡＴ）に変換して、第２ラッチ部６３０と出力信号バス１２７に出力するようになっている。
【０１０８】
また、第２ラッチ部６３０は、ｚビットラッチ回路であり、１ビットのラッチ回路１を内部にｚ個備えている。図２９では、これらのラッチ回路の符号に枝番（-０，１，…，ｚ−１）を付してある。そして、第２ラッチ部６３０は、ラッチ制御クロック信号Ｓ３４１に応じて、ｚビットのバイナリ信号Ｓ６４１を保持するようになっている。第２ラッチ部６３０が保持したバイナリ信号Ｓ６４１は、セレクタ５１３の切換端子Ｓに、選択信号ＳＥＬとして入力されている。なお、図２９の構成とする場合は、セレクタ５１３の切換端子Ｓには、位相シフトコードをバイナリ値に変換した値が入力されることになるが、セレクタ５１３の構成において、選択論理を位相シフトコード値からバイナリ値に変換するのみで対応可能である。
【０１０９】
このような構成とすることで、第２ラッチ部６３０に接続される出力バスの幅を、ｍビットからｚビットに減らすことできる（ｍ＝２(ｚ−１)であるので、ｍ≧ｚである）。また、実施形態２で必要であった位相シフトコード／バイナリ変換器５６０が不要になる。
【０１１０】
《実施形態３の変形例２》
図３０は、実施形態３の変形例２に係るカラムＡ／Ｄ変換回路７００の構成を示すブック図である。図３０に示すように、カラムＡ／Ｄ変換回路７００は、実施形態３のカラムＡ／Ｄ変換回路５００に対し、セレクタ７１０，７２０と論理素子７３０，７４０とを追加して構成したものである。
【０１１１】
セレクタ７１０，７２０は、何れにも、第１ラッチ部５２０の出力（ラッチ出力信号Ｓ５２１）と第２ラッチ部５３０の出力（選択信号ＳＥＬ）が入力され、与えられた選択信号ＬＳＥＬに応じ、入力された２つの信号（S521,SEL）の一方を選択的に出力するようになっている。より詳しくは、セレクタ７１０が第１ラッチ部５２０の出力を選択している場合は、セレクタ７２０は、第２ラッチ部５３０の出力を選択し、逆に、セレクタ７１０が第２ラッチ部５３０の出力を選択している場合は、セレクタ７２０は、第１ラッチ部５２０の出力を選択する。ここで、選択信号ＬＳＥＬは、タイミング生成回路３４０が生成した信号である。この選択信号ＬＳＥＬは、カウントステップＳＴ０２中に変化せず、ホールドステップＳＴ０３中に反転する。
【０１１２】
また、論理素子７３０，７４０は、何れにも、前記選択信号ＬＳＥＬと比較器１０７の出力（比較結果信号Ｓ１２３）が入力されている。論理素子７４０は、ＡＮＤ回路であり、論理素子７３０は、選択信号ＬＳＥＬ側の入力にＮＯＴ回路が設けられたＡＮＤ回路である。
【０１１３】
《本変形例での動作》
カラムＡ／Ｄ変換回路７００では、タイミング生成回路３４０から供給される選択信号ＬＳＥＬにより、カウントステップＳＴ０２中に比較器１０７が反転した時点でのラッチ用クロック信号Ｓ５１１（位相シフトコード信号）を保持するラッチ回路を第１ラッチ部５２０もしくは第２ラッチ部５３０のどちらのラッチ回路にするかを選択することが可能となる。加えて、第１ラッチ部５２０が選択されている場合（選択信号ＬＳＥＬが０の場合）は、信号選択回路５１０に入力される選択信号ＳＥＬ２は、第２ラッチ部５３０の保持する値になる。一方、第２ラッチ部５３０が選択されている場合（選択信号ＬＳＥＬが１の場合）は、信号選択回路５１０に入力される選択信号ＳＥＬ２は、第１ラッチ部５２０の保持する値にすることができる。
【０１１４】
すなわち、選択信号ＬＳＥＬをホールドステップＳＴ０３毎にトグルするように動作させることで、あるカウントステップＳＴ０２中にラッチ用クロック信号（位相シフトコード信号Ｓ５１１）を第１ラッチ部５２０で保持する場合は、その前のカウントステップＳＴ０２中に比較器１０７の出力が反転した時点でのラッチ用クロック信号を保持している第１ラッチ部５２０の値を元に、信号選択回路５１０にてラッチ用クロック信号を選択することができる。逆に、ラッチ用クロック信号を第２ラッチ部５３０で保持する場合は、その前のカウントステップＳＴ０２中に比較器１０７の出力が反転した時点でのラッチ用クロック信号を保持している第１ラッチ部５２０の値を元に、信号選択回路５１０にてラッチ用クロック信号を選択することができる。これにより、本変形例においても、実施形態３の固体撮像装置３０００と同様の効果を得ることが可能になる。
【０１１５】
なお、１回目のカウントステップＳＴ０２時には、第１ラッチ部５２０、第２ラッチ部５３０は、初期化ステップＳＴ０１において初期化されて、初期値が何れも０となっている。したがって、第１ラッチ部５２０、第２ラッチ部５３０の何れが選択されても信号選択回路５１０の切換端子Ｓには、同じ値が選択信号ＳＥＬ２として入力され、信号選択回路５１０では、実施形態３のカラムＡ／Ｄ変換回路５００と同じクロック信号が選択されることになる。そのため、カラムＡ／Ｄ変換回路７００は、前記カラムＡ／Ｄ変換回路５００と同様の動作を行うのである。
【０１１６】
《その他の実施形態》
なお、実施形態１、２、３や各変形例においては、画素の構成は特には限定されない。例えば、裏面照射型構造や有機光電変換膜、画素サイズを大きくした構成のように、種々の構成を採用できる。裏面照射型構造や有機光電変換膜、画素サイズを大きくした構成のように、画素１０１（感応素子）における光利用効率が向上するよう画素を構成した場合には、画素１０１からの読み出し信号（アナログ信号）量が増大し、結果的にＡ／Ｄ変換に要する時間が長くなる。前記各実施形態や各変形例では、Ａ／Ｄ変換に要する時間を維持しながらＡ／Ｄ変換後のビット精度を向上できるので、このような画素の構成ではより大きな効果を期待できる。
【０１１７】
また、前記各実施形態や各変形例の光学系９００はメカニカルシャッタを含むものとして説明したが、これを含まない場合であっても本発明の効果には影響を及ぼさない。
【０１１８】
また、画素１０１は感応素子の一例であり、上記のように可視光から物理量を検出するものの他、電磁波、アルファ線、およびベータ線など物理量を検知するものであってもよい。
【産業上の利用可能性】
【０１１９】
本発明は、  画素数やフレームレート、変換ビット幅などを増加させても、回路規模の増加を抑制しつつ、高画質で高速処理を行うことが可能になるという効果を有し、可視光、電磁波、アルファ線、ベータ線など物理量を検知する感応素子を有した固体撮像装置、撮像システム等として有用である。
【符号の説明】
【０１２０】
１０１    画素（感応素子）
１０６    カラムＡ／Ｄ変換回路
１０７    比較器
１１２    位相シフトコード生成回路
１２０    クロック生成回路
２０８    カラムカウンタ
３１０    信号選択回路
３２０    第１ラッチ部
３３０    第２ラッチ部
４１０    信号選択回路
４２０    第１ラッチ部
４３０    第２ラッチ部
４５０    位相シフトコード／バイナリ変換器（変換器）
５２０    第１ラッチ部
５３０    第２ラッチ部
５４０    カラムカウンタ
６３０    第２ラッチ部
６４０    位相シフトコード／バイナリ変換器（変換器）
１０００    固体撮像装置
１００１    画像信号処理ＬＳＩ（画像信号処理部）
Ｓ１０３    画素信号（信号）
Ｓ１１３    クロック信号（位相シフトコード）
Ｓ１２１    クロック信号（基準クロック信号）
Ｓ１２２    アナログランプ電圧
Ｓ１２３    比較結果信号
Ｓ３１１    ラッチ用クロック信号
Ｓ３２１    ラッチ出力信号（カラムカウンタ用クロック信号）
Ｓ４１１    ラッチ用クロック信号
Ｓ４１２    カウンタ用クロック信号
Ｓ５１１    ラッチ用クロック信号（位相シフトコード）
【図１】
0005528204.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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