(57)【特許請求の範囲】
【請求項１】
第１メモリセルブロックと、
前記第１メモセルブロックに対して第１方向において隣接する第２メモリセルブロックと、
前記第１メモリセルブロックと第２メモリセルブロックとの間に設けられた配線つなぎ替え部と、
を備え、
前記第１メモリセルブロックは、
それぞれが複数のメモリセルを有する複数の第１セルユニットと、
それぞれが複数のメモリセルを有する複数の第２セルユニットと、
複数の第１配線と、
複数の第２配線と、
を有し、
前記複数の第１配線のそれぞれは、前記第１方向に延在し、前記第１セルユニットのそれぞれの一端に接続され、
前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２セルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれの前記第１方向に対して垂直な第２方向に沿った幅、及び、前記複数の第２配線のそれぞれの前記第１方向と前記第２方向とに垂直な第３方向に沿った厚さ、の少なくともいずれかは、前記複数の第１配線のそれぞれよりも小さく、
前記第２メモリセルブロックは、
それぞれが複数のメモリセルを有する複数の第３セルユニットと、
それぞれが複数のメモリセルを有する複数の第４セルユニットと、
複数の第３配線と、
複数の第４配線と、
を有し、
前記複数の第３配線のそれぞれは、前記第１配線の前記第１方向における延長線上において前記第１方向に延在し、前記第３セルユニットのそれぞれの一端に接続され、
前記複数の第４配線のそれぞれは、前記第２配線の前記第１方向における延長線上において前記第１方向に延在し、前記第４セルユニットのそれぞれの一端に接続され、前記複数の第４配線のそれぞれの前記第２方向に沿った幅、及び、前記複数の第４配線のそれぞれの前記第３方向に沿った厚さ、の少なくともいずれかは、前記複数の第３配線のそれぞれよりも小さく、
前記配線つなぎ替え部は、
前記複数の第４配線のいずれかと前記複数の第１配線のいずれかとを電気的に接続し、前記複数の第３配線のいずれかと前記複数の第２配線のいずれかとを電気的に接続することを特徴とする半導体記憶装置。
【請求項２】
前記第２配線のうちの１つである第２データ転送線は、前記第１配線の１つである第１データ転送線と、前記第１方向に対して垂直な第２方向において隣接し、
前記第３配線のうちの１つである第３データ転送線は、前記第１データ転送線の前記第１方向における延長線上に配置され、
前記第４配線のうちの１つである第４データ転送線は、前記第２データ転送線の前記第１方向における延長線上に配置され、
前記配線つなぎ替え部は、前記第４データ転送線と前記第１データ転送線とを電気的に接続することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記配線つなぎ替え部は、前記第３データ転送線と前記第２データ転送線とを電気的に接続することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２配線のうちの別の１つである第６データ転送線は、前記第１データ転送線の前記第２データ転送線とは反対の側において前記第１データ転送線に隣接し、
前記第１データ転送線の前記第２方向に沿った幅と、前記第２データ転送線の前記第２方向に沿った幅と、の差の絶対値は、前記第１データ転送線と前記第２データ転送線のとの間の第１絶縁領域の前記第２方向に沿った幅と、前記第１データ転送線と前記第６データ転送線のとの間の第２絶縁領域の前記第２方向に沿った幅と、の差の絶対値よりも大きいことを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記第１セルユニットの１つであり、前記第１データ転送線に接続された第１メモリセルユニットに含まれる前記メモリセルの数と、前記第２セルユニットの１つであり、前記第２データ転送線に接続された第２メモリセルユニットに含まれる前記メモリセルの数と、は互いに等しく、
前記第３セルユニットの１つであり、前記第３データ転送線に接続された第３メモリセルユニットに含まれる前記メモリセルの数と、前記第４セルユニットの１つであり、前記第４データ転送線に接続された第４メモリセルユニットに含まれる前記メモリセルの数と、は互いに等しく、
前記第１メモリセルユニットに含まれる前記メモリセルの前記数をＮＡとし、前記第３メモリセルユニットに含まれる前記メモリセルの前記数をＮＢとしたとき、（ＮＡ−ＮＢ）／（ＮＡ＋ＮＢ）の絶対値は、０．１以下であることを特徴とする請求項２〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置（メモリ）の高集積化のために、メモリセルに接続されたデータ転送線の幅を、側壁加工技術を用いることで、リソグラフィの最小寸法の半分の幅で形成する方法がある。しかしながら、この方法においては、リソグラフィにおけるマスクパターンの幅の変動によって、隣接する配線において、例えば、広い配線幅と、狭い配線幅と、が交互に生じる。このため、配線間で配線抵抗が変動してしまう問題がある。
【０００３】
特に、狭い配線幅の配線において、電気信号における配線遅延が大きくなると、読み出し速度が低下し、また、読み出しマージンが低下する。また、配線抵抗が上昇するとエレクトロマイグレーションやストレスマイグレーションが生じ易くなり、半導体記憶装置の信頼性を劣化させる。
【０００４】
なお、特許文献１には、記憶容量の大容量化と信頼性の向上のために、ライン＆スペースを有する導電線と引き出し線とのコンタクト関するレイアウトが提案されているが、配線間における配線抵抗の変動に関しては言及されておらず、改良の余地がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９４４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、動作特性及び信頼性を向上した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１メモリセルブロックと、前記第１メモセルブロックに対して第１方向において隣接する第２メモリセルブロックと、前記第１メモリセルブロックと第２メモリセルブロックとの間に設けられた配線つなぎ替え部と、を備え、前記第１メモリセルブロックは、それぞれが複数のメモリセルを有する複数の第１セルユニットと、それぞれが複数のメモリセルを有する複数の第２セルユニットと、複数の第１配線と、複数の第２配線と、を有し、前記複数の第１配線のそれぞれは、前記第１方向に延在し、前記第１セルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれは、前記第１配線どうしのそれぞれ間において前記第１方向に延在し、前記第２セルユニットのそれぞれの一端に接続され、前記複数の第２配線のそれぞれの前記第１方向に対して垂直な第２方向に沿った幅、及び、前記複数の第２配線のそれぞれの前記第１方向と前記第２方向とに垂直な第３方向に沿った厚さ、の少なくともいずれかは、前記複数の第１配線のそれぞれよりも小さく、前記第２メモリセルブロックは、それぞれが複数のメモリセルを有する複数の第３セルユニットと、それぞれが複数のメモリセルを有する複数の第４セルユニットと、複数の第３配線と、複数の第４配線と、を有し、前記複数の第３配線のそれぞれは、前記第１配線の前記第１方向における延長線上において前記第１方向に延在し、前記第３セルユニットのそれぞれの一端に接続され、前記複数の第４配線のそれぞれは、前記第２配線の前記第１方向における延長線上において前記第１方向に延在し、前記第４セルユニットのそれぞれの一端に接続され、前記複数の第４配線のそれぞれの前記第２方向に沿った幅、及び、前記複数の第４配線のそれぞれの前記第３方向に沿った厚さ、の少なくともいずれかは、前記複数の第３配線のそれぞれよりも小さく、前記配線つなぎ替え部は、前記複数の第４配線のいずれかと前記複数の第１配線のいずれかとを電気的に接続し、前記複数の第３配線のいずれかと前記複数の第２配線のいずれかとを電気的に接続することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、動作特性及び信頼性を向上した半導体記憶装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置の構成を例示する模式図である。
【図２】第１の実施例の半導体記憶装置の構成を例示するブロック図である。
【図３】第１の実施例の半導体記憶装置の構成を例示する模式的回路図である。
【図４】第１の実施例の半導体記憶装置の構成を例示する模式図である。
【図５】第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。
【図６】第１の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【図７】第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。
【図８】第１の実施例の半導体記憶装置のデータ転送線の作製方法を例示する工程順模式的断面図である。
【図９】第１の実施例の半導体記憶装置のデータ転送線の作製方法を例示する工程順模式的断面図である。
【図１０】比較例の半導体記憶装置の構成を例示する模式的回路図である。
【図１１】第２の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【図１２】第３の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【図１３】第２の実施形態に係る半導体記憶装置の構成を例示する模式図である。
【図１４】第４の実施例の半導体記憶装置の構成を例示する模式的回路図である。
【図１５】第４の実施例の半導体記憶装置の構成を例示する模式的平面図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
（第１の実施の形態）
図１は、第１の実施形態に係る半導体記憶装置の構成を例示する模式図である。  
図１に表したように、本実施形態に係る半導体記憶装置５１０は、第１〜第４データ転送線ＤＬ１〜ＤＬ４を備える。
【００１２】
半導体記憶装置５１０においては、半導体記憶装置５１０が設けられる基板（図示しない）の主面上に、第１領域ＲＧ１と第２領域ＲＧ２とが設けられる。第１領域ＲＧ１は、後述する第１メモリセルブロック１ａが設けられる領域であり、第２領域ＲＧ２は、後述する第２メモリセルブロック１ｂが設けられる領域である。
【００１３】
第１〜第４データ転送線ＤＬ１〜ＤＬ４は、それぞれ、複数のメモリセルを有するメモリセルユニット４（第１〜第４メモリセルユニットＭＣＵ１〜ＭＣＵ４）の一端と接続される。
【００１４】
ここで、基板の主面に対して垂直な方向をＺ軸方向（第３方向）とする。そして、Ｚ軸に対して垂直な１つの方向をＸ軸方向（第１方向）とする。そして、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向（第２方向）とする。
【００１５】
第１領域ＲＧ１と第２領域ＲＧ２とは、Ｘ軸方向において隣接する。  
第１〜第４データ転送線ＤＬ１〜ＤＬ４は、それぞれ、Ｘ軸方向に延在する。  
第１及び第２データ転送線ＤＬ１及びＤＬ２は、第１領域ＲＧ１に設けられ、第３及び  第４データ転送線ＤＬ３及びＤＬ４は、第２領域ＲＧ１に設けられる。
【００１６】
第１データ転送線ＤＬ１と第３データ転送線ＤＬ３とがＸ軸方向において隣接し、第３データ転送線ＤＬ３は、第１データ転送線ＤＬ１のＸ軸方向における延長線上に設けられる。第２データ転送線ＤＬ２と第４データ転送線ＤＬ４とがＸ軸方向において隣接し、第４データ転送線ＤＬ４は、第２データ転送線ＤＬ２のＸ軸方向における延長線上に設けられる。すなわち、Ｘ−Ｙ平面内において、第４データ転送線ＤＬ４は、第１データ転送線ＤＬ１の斜め方向に位置する。
【００１７】
第１〜第４データ転送線ＤＬ１〜ＤＬ４は、例えば、側壁加工によって形成される。側壁加工に関しては後述する。この側壁加工における変動により、第１〜第４データ転送線ＤＬ１〜ＤＬ４の幅や厚さは、互いに異なった値になる。
【００１８】
ここで、幅は、Ｙ軸方向に沿った長さである。例えば、半導体記憶装置５１０は、基板の主面に設けられるが、第１〜第４データ転送線ＤＬ１〜ＤＬ４の幅は、例えば、第１〜第４データ転送線ＤＬ１〜ＤＬ４の上面（基板とは反対側の面）の幅とすることができる。  また、厚さは、Ｚ軸方向に沿った長さである。
【００１９】
第２データ転送線ＤＬ２のＹ軸方向に沿った幅は、第１データ転送線ＤＬ１のＹ軸方向に沿った幅よりも狭い。第２データ転送線ＤＬ２のＺ軸方向に沿った厚さは、第１データ転送線ＤＬ１のＺ軸方向に沿った厚さよりも薄い。  
ここで、第１データ転送線ＤＬ１の幅及び厚さの少なくともいずれかは、第２データ転送線ＤＬ１よりも大きい場合もある。また、第３データ転送線ＤＬ３の幅及び厚さの少なくともいずれかは、第４データ転送線ＤＬ４よりも大きい場合もある。  
第３データ転送線ＤＬ３の幅及び厚さは、第１データ転送線ＤＬ１とほぼ同じとすることができ、第４データ転送線ＤＬ４の幅及び厚さは、第２データ転送線ＤＬ２とほぼ同じとすることができる。
【００２０】
例えば、第１データ転送線ＤＬ１の深さは、第２データ転送線ＤＬ２よりも深い。また、第３データ転送線ＤＬ３の深さは、第４データ転送線ＤＬ４よりも深い。ここで、深さとは、データ転送線の上面から下面までのＺ軸方向に沿った長さである。
【００２１】
第２データ転送線ＤＬ２の電気抵抗は、第１データ転送線ＤＬ１よりも高く、第４データ転送線ＤＬ４の電気抵抗は、第３データ転送線ＤＬ３よりも高い。ここで、第１〜第４データ転送線ＤＬ１〜ＤＬ４の電気抵抗は、Ｘ軸方向に沿った抵抗であり、いわゆる配線抵抗である。
【００２２】
すなわち、図１に表したように、半導体記憶装置５１０においては、配線抵抗が低い低抵抗配線Ｌ１と、配線抵抗が低抵抗配線Ｌ１よりも高い高抵抗配線Ｌ２とが、Ｙ軸方向に、交互に並んで配置されている。
【００２３】
このように、半導体記憶装置５１０は、第１領域ＲＧ１に設けられ、Ｘ軸方向に延在する複数の第１配線ＬＬ１（第１領域ＲＧ１の低抵抗配線Ｌ１）と、第１領域ＲＧ１に設けられ、第１配線ＬＬ１どうしのそれぞれ間においてＸ軸方向に延在し、第１配線ＬＬ１よりも電気抵抗が高い第２配線ＬＬ２（第１領域ＲＧ１の高抵抗配線Ｌ２）と、第１領域ＲＧ１に対してＸ軸方向において隣接する第２領域ＲＧ２に設けられ、第１配線ＬＬ１のＸ軸方向における延長線上においてＸ軸方向に延在する複数の第３配線ＬＬ３（第２領域ＲＧ１の低抵抗配線Ｌ１）と、第２領域ＲＧ２に設けられ、第２配線ＬＬ２のＸ軸方向における延長線上においてＸ軸方向に延在し、第３配線ＬＬ３よりも電気抵抗が高い第４配線ＬＬ４（第２領域ＲＧ２の高抵抗配線Ｌ２）と、を備え、第１〜第４配線ＬＬ１〜ＬＬ４のそれぞれは、複数のメモリセルを有する複数のメモリセルユニット４の一端にそれぞれ接続されている。また、複数の第１配線ＬＬ１と複数の第２配線ＬＬ２とが、Ｙ軸方向において交互に並ぶ。また、複数の第３配線ＬＬ３と複数の第４配線ＬＬ４とが、Ｙ軸方向において交互に並ぶ。
【００２４】
第２配線ＬＬ２のＹ軸方向に沿った幅、及び、Ｚ軸方向に沿った厚さ、の少なくともいずれかは、第１配線ＬＬ１よりも小さい。また、第４配線ＬＬ４のＹ軸方向に沿った幅、及び、Ｚ軸方向に沿った厚さ、の少なくともいずれかは、第３配線ＬＬ３よりも小さい。
【００２５】
第４配線ＬＬ４のいずれかは、第１領域ＲＧ１と第２領域ＲＧ２との間で第１配線ＬＬ１のいずれかと電気的に接続され、第３配線ＬＬ３のいずれかは、第１領域ＲＧ１と第２領域ＲＧ２との間で第２配線ＬＬ２のいずれかと電気的に接続されている。
【００２６】
すなわち、本実施形態に係る半導体記憶装置５１０は、第１メモリセルブロック１ａと、第１メモセルブロック１ａに対してＸ軸方向において隣接する第２メモリセルブロック１ｂと、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとの間に設けられたデータ転送線つなぎ替え部１００（配線つなぎ替え部）と、を備える。
【００２７】
第１メモリセルブロック１ａは、それぞれが複数のメモリセルを有する複数の第１セルユニットＵ１と、それぞれが複数のメモリセルを有する複数の第２セルユニットＵ２と、複数の第１配線ＬＬ１と、複数の第２配線ＬＬ２と、を有する。  
複数の第１配線ＬＬ１のそれぞれは、Ｘ軸方向に延在し、第１セルユニットＵ１のそれぞれの一端に接続される。  
複数の第２配線ＬＬ２のそれぞれは、第１配線ＬＬ１どうしのそれぞれ間においてＸ軸方向に延在し、第１配線ＬＬ１よりも電気抵抗が高く、第２セルユニットＵ２のそれぞれの一端に接続される。
【００２８】
第２メモリセルブロック１ｂは、それぞれが複数のメモリセルを有する複数の第３セルユニットＵ３と、それぞれが複数のメモリセルを有する複数の第４セルユニットＵ４と、複数の第３配線ＬＬ３と、複数の第４配線ＬＬ４と、を有する。  
複数の第３配線ＬＬ３のそれぞれは、第１配線ＬＬ１のＸ軸方向における延長線上においてＸ軸方向に延在し、第３セルユニットＵ３のそれぞれの一端に接続される。  
複数の第４配線ＬＬ４のそれぞれは、第２配線ＬＬ２のＸ軸方向における延長線上においてＸ軸方向に延在し、第３配線ＬＬ３よりも電気抵抗が高く、第４セルユニットＵ４のそれぞれの一端に接続される。
【００２９】
そして、データ転送線つなぎ替え部１００は、第４配線ＬＬ４のいずれかと第１配線ＬＬ１のいずれかとを電気的に接続し、第３配線ＬＬ３のいずれかと第２配線ＬＬ２のいずれかとを電気的に接続する。
【００３０】
なお、上記の複数のメモリセルＭＣはＸ軸方向に沿って並べられる。上記の複数の第１〜第４セルユニットＵ１〜Ｕ４のそれぞれは、Ｘ軸方向に延在する。上記の複数の第１及び第２セルユニットＵ１及びＵ２は、Ｙ軸方向に沿って交互に並ぶ。上記の複数の第３及び第４セルユニットＵ３及びＵ４は、Ｙ軸方向に沿って交互に並ぶ。
【００３１】
なお、第１セルユニットＵ１の１つであり、第１データ転送線ＤＬ１に接続されているのが、第１メモリセルユニットＭＣＵ１である。第２セルユニットＵ２の１つであり、第２データ転送線ＤＬ２に接続されているのが、第２メモリセルユニットＭＣＵ２である。第３セルユニットＵ３の１つであり、第３データ転送線ＤＬ３に接続されているのが、第３メモリセルユニットＭＣＵ３である。第４セルユニットＵ４の１つであり、第４データ転送線ＤＬ４に接続されているのが、第４メモリセルユニットＭＣＵ４である。第３セルユニットＵ３の１つであり、後述する第５データ転送線ＤＬ５に接続されているのが、第５メモリセルユニットＭＣＵ５である。第２セルユニットＵ２の１つであり、後述する第６データ転送線ＤＬ６に接続されているのが、第６メモリセルユニットＭＣＵ６である。
【００３２】
例えば、第１領域ＲＧ１において、低抵抗配線Ｌ１とそれに隣接する高抵抗配線Ｌ２との組みのいずれかにおいて、低抵抗配線Ｌ１が第１データ転送線ＤＬ１とされ、高抵抗配線Ｌ２が第２データ転送線ＤＬ２とされる。そして、第２領域ＲＧ２において、低抵抗配線Ｌ１とそれに隣接する高抵抗配線Ｌ２との組みのいずれかにおいて、データ転送線ＤＬ１に隣接する低抵抗配線Ｌ１が第３データ転送線ＤＬ３とされ、データ転送線ＤＬ２に隣接する高抵抗配線Ｌ２が第４データ転送線ＤＬ４とされる。
【００３３】
そして、第１領域ＲＧ１と第２領域ＲＧ２との間のデータ線つなぎ替え部１００（配線つなぎ替え部）において、例えば、第１データ転送線ＤＬ１と第４データ転送線ＤＬ４とが電気的に接続される。
【００３４】
すなわち、第２配線ＬＬ２のうちの１つである第２データ転送線ＤＬ２は、第１配線ＬＬ１の１つである第１データ転送線ＤＬ１とＹ軸方向において隣接し、第３配線ＬＬ３のうちの１つである第３データ転送線ＤＬ３は、第１データ転送線ＤＬ１のＸ軸方向における延長線上に配置され、第４配線ＬＬ４のうちの１つである第４データ転送線ＤＬ４は、第２データ転送線ＤＬ２のＸ軸方向における延長線上に配置され、第４データ転送線ＤＬ４は、第１領域ＲＧ１と第２領域ＲＧ２との間において第１データ転送線ＤＬ１と電気的に接続される。  
すなわち、第１データ転送線ＤＬ１と、第１データ転送線ＤＬ１からみて斜め方向に位置する第４データ転送線ＤＬ４と、が電気的に接続される。
【００３５】
本具体例では、第１領域ＲＧ１のデータ転送線のそれぞれが、第２領域ＲＧ２のデータ転送線のそれぞれと、Ｙ軸方向に１本分シフトして接続されている。
【００３６】
ここで、第５データ転送線ＤＬ５は、第４データ転送線ＤＬ４の第３データ転送線ＤＬ３とはＹ軸方向の反対の側において第４データ転送線ＤＬ４に隣接する低抵抗配線Ｌ１とする。また、第６データ転送線ＤＬ６は、第１データ転送線ＤＬ１の第２データ転送線ＤＬ２とはＹ軸方向の反対の側において第１データ転送線ＤＬ１に隣接する高抵抗配線Ｌ２とする。
【００３７】
第２データ転送線ＤＬ２は、第２領域ＲＧ２の第５データ転送線ＤＬ５（第５メモリセルユニットＭＣＵ５の一端と接続されている）と、データ線つなぎ替え部１００において、電気的に接続されている。  
そして、第３データ転送線ＤＬ３は、第１領域ＲＧ１の第６データ転送線ＤＬ６（第６メモリセルユニットＭＣＵ６の一端と接続されている）と、データ線つなぎ替え部１００において、電気的に接続されている。
【００３８】
すなわち、第３配線ＬＬ３のうちの別の１つである第５データ転送線ＤＬ５は、第４データ転送線ＤＬ４の第３データ転送線ＤＬ３とはＹ軸方向の反対の側において第４データ転送線ＤＬ４に隣接している。そして、第２配線ＬＬ２のうちの別の１つである第６データ転送線ＤＬ６は、第１データ転送線ＤＬ１の第２データ転送線ＤＬ２とはＹ軸方向の反対の側において第１データ転送線ＤＬ１に隣接している。そして、第２データ転送線ＤＬ２は、第１領域ＲＧ１と第２領域ＲＧ２との間において第５データ転送線ＤＬ５と電気的に接続されつつ、第３データ転送線ＤＬ３は、第１領域ＲＧ１と第２領域ＲＧ２との間において第６データ転送線ＤＬ６と電気的に接続される。
【００３９】
このように、半導体記憶装置５１０は、第１領域ＲＧ１に設けられ、Ｘ軸方向に延在し、複数のメモリセルを有する第１メモリセルユニットＭＣＵ１の一端に接続された第１データ転送線ＤＬ１と、第１領域ＲＧ１に設けられ、Ｘ軸方向に延在し、Ｙ軸方向において第１データ転送線ＤＬ１と隣接し、複数のメモリセルを有する第２メモリセルユニットＭＣＵ２の一端に接続され、第１データ転送線ＤＬ１よりも電気抵抗が高い第２データ転送線ＤＬ２と、第２領域ＲＧ２に設けられ、第１データ転送線ＤＬ１のＸ軸方向における延長線上においてＸ軸方向に延在し、複数のメモリセルを有する第３メモリセルユニットＭＣＵ３の一端に接続された第３データ転送線ＤＬ３と、第２領域ＲＧ２に設けられ、第２データ転送線ＤＬ２のＸ軸方向における延長線上においてＸ軸方向に延在し、複数のメモリセルを有する第４メモリセルユニットＭＣＵ４の一端に接続され、第３データ転送線ＤＬ３よりも電気抵抗が高く、第１領域ＲＧ１と第２領域ＲＧ２との間において第１データ転送線ＤＬ１と電気的に接続された第４データ転送線ＤＬ４と、を備える。
【００４０】
この構成により、第１データ転送線ＤＬ１と第４データ転送線ＤＬ４との連続した配線は、低抵抗配線Ｌ１と高抵抗配線Ｌ２の組み合わせとなる。また、同様に、第２データ転送線ＤＬ２と第５データ転送線ＤＬ５との連続した配線も、低抵抗配線Ｌ１と高抵抗配線Ｌ２の組み合わせとなる。そして、同様に、第３データ転送線ＤＬ３と第６データ転送線ＤＬ６との連続した配線も、低抵抗配線Ｌ１と高抵抗配線Ｌ２の組み合わせとなる。
【００４１】
このように、本実施形態に係る半導体記憶装置５１０においては、データ転送線が低抵抗配線Ｌ１と高抵抗配線Ｌ２との組み合わせで接続されることになり、配線抵抗が均一化され、配線抵抗が高いデータ転送線がなくなる。これにより、配線の電気抵抗の変動を補償でき、配線遅延を抑制することができ、動作特性及び信頼性を向上することができる。
【００４２】
一方、データ転送線つなぎ替え部１００を有していない比較例の半導体記憶装置においては、低抵抗配線Ｌ１は、第１領域ＲＧ１と第２領域ＲＧ２とで、連続して延在し、また、高抵抗配線Ｌ２も、第１領域ＲＧ１と第２領域ＲＧ２とで、連続して延在する。すなわち、例えば、第１データ転送線ＤＬ１と第３データ転送線ＤＬ３とが互いに接続され、第２データ転送線ＤＬ２と第４データ転送線ＤＬ４とが互いに接続される構成に相当する。このため、例えば、高抵抗配線Ｌ２である第２データ転送線ＤＬ２と第４データ転送線ＤＬ４の組み合わせのデータ転送線において、配線遅延が大きくなり、動作特性が劣化し、また、信頼性が劣化する。
【００４３】
これに対し、本実施形態に係る半導体記憶装置５１０においては、データ線つなぎ替え部１００によって低抵抗配線Ｌ１と高抵抗配線Ｌ２とを互いに電気的に接続する構成を採用することで、配線遅延を抑制することができ、動作特性及び信頼性が向上できる。
【００４４】
なお、上記のデータ転送線どうしの接続の構成は一例であり、本発明はこれに限らず、種々の変形が可能である。データ転送線どうしの接続の形態、すなわち、データ線つなぎ替え部１００の構成の具体例については後述する。
【００４５】
以下、本実施形態に係る第１の実施例の半導体記憶装置について説明する。  
（第１の実施例）  
図２は、第１の実施例の半導体記憶装置の構成を例示するブロック図である。  
第１の実施例に係る半導体記憶装置５１１は、ＮＡＮＤ型ＥＥＰＲＯＭである。  
図２に表したように半導体記憶装置５１１においては、第１及び第２メモリセルブロック１ａ及び１ｂが設けられている。第１及び第２メモリセルブロック１ａ及び１ｂが設けられる領域が、それぞれ第１及び第２領域ＲＧ１及びＲＧ２となる。第１及び第２メモリセルブロック１ａ及び１ｂには、後述するように、直列に接続された複数の不揮発性のメモリセルを含むメモリセルユニット４が複数設けられる。
【００４６】
半導体記憶装置５１１には、データ制御線ドライバ２、ロウデコーダ３、制御回路４０、Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ、Ｖｒｅａｄ発生回路４１ｃ、基板電位制御回路４２、入出力バッファ４５、センスアンプ回路４６、アドレスバッファ４７及びカラムデコーダ４８がさらに設けられる。
【００４７】
センスアンプ回路４６は、第１及び第２メモリセルブロック１ａ及び１ｂに設けられるデータ転送線のデータを検出し、書き込みデータを保持する。センスアンプ回路４６は、データラッチを兼ねており、例えばフリップフロップ回路を含む。
【００４８】
センスアンプ回路４６は、入出力データが入出力される入出力バッファ４５に接続される。センスアンプ回路４６から入出力バッファ４５へのデータ転送は、アドレスバッファ４７からアドレス信号４７ａを受けるカラムデコーダ４８の出力によって制御される。また、入出力バッファ４５は、アウトプットドライバーＩ／Ｏに接続されている。
【００４９】
ロウデコーダ３は、第１及び第２メモリセルブロック１ａ及び１ｂに対して、メモリセルの選択を行う。具体的には、ロウデコーダ３は、後述する制御ゲート線、及び、後述する選択ゲート線の制御を行う。
【００５０】
基板電位制御回路４２は、第１及び第２メモリセルブロック１ａ及び１ｂが形成される例えばｐ型基板（またはｐ型ウェル）の電位を制御する。基板電位制御回路４２は、特に消去時に１０Ｖ以上の消去電圧に昇圧が可能であることが望ましい。
【００５１】
Ｖｐｇｍ発生回路４１ａは、第１及び第２メモリセルブロック１ａ及び１ｂの選択されたメモリセルにデータ書き込みを行う際に用いられる書き込み電圧Ｖｐｇｍを発生する。書き込み電圧Ｖｐｇｍは、電源電圧よりも昇圧される。
【００５２】
Ｖｐａｓｓ発生回路４１ｂは、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生する。
【００５３】
Ｖｒｅａｄ発生回路４１ｃは、データ読み出し時に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生する。
【００５４】
Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ及びＶｒｅａｄ発生回路４１ｃは、書き込み、消去及び読み出しの各状態で、必要な電圧出力がデータ制御線ドライバ２に加えられるように、制御回路４０によって制御される。
【００５５】
書き込み電圧Ｖｐｇｍは、例えば、１０Ｖ（ボルト）以上、３０Ｖ以下の電圧である。書き込み用中間電圧Ｖｐａｓｓは、例えば、３Ｖ以上、１５Ｖ以下の電圧である。読み出し用中間電圧Ｖｒｅａｄは、例えば、１Ｖ以上、９Ｖ以下の電圧である。
【００５６】
データ制御線ドライバ２は、ロウデコーダ３の出力に従って、上記の各電圧を、書き込みまたは読み出しが必要なメモリセルの後述する制御ゲートに印加するスイッチ回路である。
【００５７】
図３は、第１の実施例の半導体記憶装置の構成を例示する模式的回路図である。  
図３に表したように、半導体記憶装置５１１においては、第１及び第２メモリセルブロック１ａ及び１ｂが設けられる。
【００５８】
第１及び第２メモリセルブロック１ａ及び１ｂは、複数のメモリセルユニット４を有する。複数のメモリセルユニット４のそれぞれに、複数のデータ制御線７が接続されている。
【００５９】
また、メモリセルユニット４の端部のそれぞれには、複数のメモリセルユニット４から１つのメモリセルユニット４を選択してデータ転送線ＢＬ（データ転送線ＢＬ１〜ＢＬ２ｎ＋１）に接続するために、選択トランジスタが配置されている。それぞれの選択トランジスタのゲート電極は、選択ゲート線５及び選択ゲート線６にそれぞれ接続されている。
【００６０】
データ転送線ＢＬは、データ制御線７と互いに直交する方向に伸び、データ制御線７と互いに直交する方向に所定の間隔をおいて配置されている。  
メモリセルユニット４に含まれるメモリセルＭＣは、データ転送線ＢＬとデータ制御線７との交点に設けられる。メモリセルＭＣのそれぞれは、独立してデータの書き込み、保持、消去及び読み出しが可能となっている。
【００６１】
メモリセルユニット４は、データ転送線ＢＬの延在方向（Ｘ軸方向）、及び、データ制御線７の延在方向（Ｙ軸方向）に沿って複数設けられる。少なくともＹ軸方向に沿って並べられた複数のメモリセルユニット４が、第１メモリセルブロック１ａに含まれ、少なくともＹ軸方向に沿って並べられた別の複数のメモリセルユニット４が、第２メモリセルブロック１ｂに含まれる。
【００６２】
図３においては、２つのメモリセルブロック（第１及び第２メモリセルブロック１ａ及び１ｂ）が設けられているが、本発明はこれに限らず、メモリセルブロックの数は３つ以上でも良い。なお、メモリセルブロックの数が２ｉ個（ｉは正の整数）であることが、アドレスデコードをする上で望ましい。
【００６３】
複数のメモリセルユニット４が接続されたデータ制御線７（データ制御線ＷＬであり、例えばデータ制御線ＷＬ１１〜ＷＬ１ｂ、データ制御線ＷＬ２１〜ＷＬ２ｂ）の一端には、データ制御線７を駆動するデータ制御線ドライバ２（データ制御線ドライバ２ａ及び２ｂ）が設けられている。データ制御線ドライバ２ａには、データ制御線ＷＬ１１〜ＷＬ１ｂ及び選択ゲート線５が接続され、データ制御線ドライバ２ｂには、データ制御線ＷＬ２１〜ＷＬ２ｂ及び選択ゲート線５が接続されている。
【００６４】
図３に例示したように、Ｘ軸方向において隣接する複数のメモリセルユニット４において、データ制御線ドライバ２の配置を容易にし、１つのメモリセルブロック（例えば第１メモリセルブロック１ａ）のデータ制御線７間のスキューを揃えるために、データ制御線ドライバ２は、２つに分割され、データ制御線ドライバ２ａ及び２ｂとして、メモリセルブロックの両端に設けられている。
データ制御線ドライバ２ａ及び２ｂは、ロウアドレス選択回路３ａ及び３ｂと、それぞれ接続されている。データ制御線ＷＬ１１〜ＷＬ１ｂに接続されたメモリセルＭＣと、データ制御線ＷＬ１１〜ＷＬ１ｂに接続されたメモリセルＭＣとは、それぞれ独立にブロック選択される。
【００６５】
なお、上記においては、データ制御線ドライバ２は、データ制御線ドライバ２ａ及び２ｂとして、図中の左右に振り分けているが、例えば、右側または左側の一方に設けられていても良い。
【００６６】
また、第１メモリセルブロック１ａにおいて、それぞれのメモリセルユニット４の一方の端に、選択ゲート線５（ブロック選択線ＳＧ１１）が設けられ、他方の端に選択ゲート線６（ブロック選択線ＳＧ１２）が設けられている。また、第２メモリセルブロック１ｂにおいて、それぞれのメモリセルユニット４の一方の端に、選択ゲート線５（ブロック選択線ＳＧ２１）が設けられ、他方の端に選択ゲート線６（ブロック選択線ＳＧ２２）が設けられている。選択ゲート線５及び選択ゲート線６は、データ制御線７に対して平行に設けられる。
【００６７】
なお、図３においては、図を判り易くするために省略しているが、メモリセルユニット４とデータ転送線ＢＬ（データ転送線ＢＬ１〜ＢＬ２ｎ）とは、互いに接続されている。具体的には、メモリセルユニット４とデータ転送線ＢＬとは、選択ゲート線５及び６のいずれかの側において、互いに接続される。
【００６８】
データ転送線ＢＬの一端には、センスアンプ回路４６が接続される。本具体例では、センスアンプ回路４６は、メモリセルブロック（第１及び第２メモリセルブロック１ａ及び１ｂ）の中及びその間に埋め込まれるのではなく、データ転送線ＢＬの一端にまとめて配置されている。これにより、メモリセルＭＣのパターン周期性を維持し、センスアンプ回路４６よりも単純な構成の配線やトランジスタパターンをメモリセルブロックに集中して配置できる。これにより、半導体記憶装置５１１内においてメモリセルＭＣの占有率を上昇させることができる。
【００６９】
図４は、第１の実施例の半導体記憶装置の構成を例示する模式図である。  
すなわち、同図（ａ）は、半導体記憶装置５１１のメモリセルユニット４の回路を例示する回路図である。同図（ｂ）は、半導体記憶装置５１１のメモリセルユニット４の構成を例示する模式的平面図である。同図（ｂ）においては、メモリセルの構造をわかり易くするために、データ転送線ＢＬよりも下の構造のみを示している。
【００７０】
図５は、第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図５（ａ）は、図４（ｂ）のＢ−Ｂ’線断面図であり、図５（ｂ）は、図４（ｂ）のＡ−Ａ’線断面図である。
【００７１】
図４（ａ）に表したように、メモリセルユニット４は、複数のメモリセルＭＣ（メモリセルＭ１〜Ｍｂ）を有する。ここで、メモリセルＭＣの数は、ｂ個（ｂは２以上の整数）である。
【００７２】
メモリセルＭＣは、不揮発性のメモリセルである。複数のメモリセルＭＣは直列に接続され、複数のメモリセルＭＣの一端が、選択トランジスタＳ１を介してデータ転送線ＢＬに接続される。複数のメモリセルＭＣの他端が、選択トランジスタＳ２を介して共通ソース線ＳＬに接続される。  
複数のメモリセルＭＣのトランジスタは、同一のウェル上に形成されている。
【００７３】
ここで、メモリセルＭＣの数ｂは、例えば、１６、３２、３４、６６、６８、１３０または１３２とすることができる。メモリセルＭＣの数ｂは、ｋを３以上の整数としたとき、２ｋ、２ｋ＋２、または、２ｋ＋４であることが望ましい。例えば、メモリセルＭＣの数が２ｋ＋２または２ｋ＋４の場合は、２本または４本のダミーワード線が設けられることに対応する。
【００７４】
なお、図３に例示したように、１以上の整数であるブロックインデックスｎを用いると、メモリセルＭ１〜Ｍｂの制御電極は、それぞれデータ制御線ＷＬｎ１〜ＷＬｎｂに接続される。
【００７５】
また、データ転送線ＢＬに沿った複数のメモリセルユニット４から１つのメモリセルユニット４を選択してデータ転送線ＢＬに接続するために、選択トランジスタＳ１の制御電極は、ブロック選択線（ブロック選択線ＳＧｎ１または「ＳＳＬ」と記載）に接続される。  
また、選択トランジスタＳ２の制御電極は、ブロック選択線（ブロック選択線ＳＧｎ２または「ＧＳＬ」と記載）に接続される。  
すなわち、メモリセルユニット４は、ＮＡＮＤ型メモリセルユニットである。
【００７６】
なお、メモリセルユニット４には、選択ゲート線５及び６のいずれか一方が設けられれば良い。選択ゲート線５及び６は、データ制御線７と同じ方向に延在することが、高密度化のためには望ましい。
【００７７】
図４（ｂ）、図５（ａ）及び図５（ｂ）を参照しながら、メモリセルユニット４の構成の例について説明する。  
図４（ｂ）、図５（ａ）及び図５（ｂ）に表したように、ｐ型シリコン基板１２１の上にｎ型シリコン領域１２２が設けられ、ｎ型シリコン領域１２２の上にｐ型シリコン領域１２３が設けられる。ｐ型シリコン領域１２３は、素子分離絶縁膜１２４によって複数の領域に分断されている。
【００７８】
ｐ型シリコン領域１２３の上に、トンネルゲート絶縁膜１２５を介して、浮遊ゲート１２６が設けられる。  
ｐ型シリコン領域１２３においては、例えば、ボロン不純物濃度が１０１４ｃｍ−３〜１０１９ｃｍ−３の間とされる。トンネルゲート絶縁膜１２５には、例えば、シリコン酸化膜、シリコン酸窒化膜、及び、シリコン窒化膜のいずれか、または、それらを含む積層膜を用いることができる。トンネルゲート絶縁膜１２５の厚さは、例えば、１ｎｍ（ナノメートル）〜２０ｎｍとすることができる。浮遊ゲート１２６には、例えばポリシリコンを用いることができ、浮遊ゲート１２６の厚さは、例えば１０ｎｍ〜５００ｎｍとすることができる。
【００７９】
浮遊ゲート１２６の上に、層間絶縁膜１５０を介して、制御ゲート１２７が設けられる。
層間絶縁膜１５０には、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層膜、シリコン酸化膜／ＡｌＯｘ膜／シリコン酸化膜の積層膜、シリコン酸化膜／ＨｆＡｌＯｘ膜／シリコン酸化膜の積層膜、シリコン酸化膜／ＨｆＯｘ膜／シリコン酸化膜の積層膜、または、シリコン酸化膜などを用いることができる。層間絶縁膜１５０の厚さは、例えば２ｎｍから３０ｎｍとすることができる。
【００８０】
制御ゲート１２７には、例えばポリシリコン、ＷＳｉ（タングステンシリサイド）、ＣｏＳｉ(コバルトシリサイド)、ＮｉＳｉ(ニッケルシリサイド)、または、タングステンとポリシリコンとの積層膜などを用いることができる。制御ゲート１２７の厚さは、例えば１０ｎｍ〜５００ｎｍとすることができる。制御ゲート１２７は、ゲート配線であり、図３に例示したデータ制御線７並びに選択ゲート線５及び６に相当する。
【００８１】
なお、図５（ａ）に例示したように、素子分離絶縁膜１２４は、それぞれの素子の浮遊ゲート１２６の位置まで設けられるのが、浮遊ゲート１２６と制御ゲート１２７との間のカップリング比を上げるのには望ましい。
【００８２】
図４（ｂ）に例示したように、制御ゲート１２７は、隣接するメモリセルユニット４の間で互いに接続されるように、Ｙ軸方向において、メモリセルブロック（メモリセルブロック１ａ）の境界まで連続している。
【００８３】
これらゲート電極（浮遊ゲート１２６と制御ゲート１２７）のＸ軸方向における側面には、側壁絶縁膜１４３が設けられる。側壁絶縁膜１４３には、例えば、シリコン窒化膜またはシリコン酸化膜を用いることができ、側壁絶縁膜１４３の厚さは、例えば５ｎｍ〜２００ｎｍとすることができる。
【００８４】
これらゲート電極（浮遊ゲート１２６と制御ゲート１２７）の両側のｐ型シリコン領域１２３において、ソース・ドレイン電極となるｎ型拡散層１２８が設けられる。
【００８５】
ｎ型拡散層１２８と、浮遊ゲート１２６と、制御ゲート１２７と、により、浮遊ゲート型不揮発性ＥＥＰＲＯＭセルトランジスタが形成されている。  
このセルは、チャネルからトンネルゲート絶縁膜１２５を介してトンネル電流によって浮遊ゲート１２６に注入した電荷をディジタルビットの情報として格納し、その電荷量に応じたＭＯＳＦＥＴのコンダクタンス変化を測定し、情報を読み出す不揮発性半導体メモリである。なお、浮遊ゲート１２６は、例えばシリコン窒化膜などの絶縁膜としても良い。
【００８６】
浮遊ゲート１２６のゲート長（Ｘ軸方向における浮遊ゲート電極１２６の幅）は、例えば０．０１μｍ（マイクロメートル）以上、０．５μｍとすることができる。ソース・ドレイン領域となるｎ型拡散層１２８においては、例えば、リン、砒素及びアンチモンの少なくともいずれかが、表面濃度が１０１７ｃｍ−３〜１０２１ｃｍ−３となるように、ドープされる。ｎ型拡散層１２８の深さは、例えば１０ｎｍ〜５００ｎｍである。  
ｎ型拡散層１２８は、隣接するメモリセルＭＣどうしで共有され、ＮＡＮＤ接続が実現されている。
【００８７】
図４（ｂ）及び図５（ｂ）に例示したように、ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬは、図３に例示した選択ゲート線６及び選択ゲート線５（ブロック選択線）に接続されたゲート電極である。ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬは、制御ゲート１２７と同層である。
【００８８】
なお、ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬの部分において、層間絶縁膜１５０を省略し、浮遊ゲート１２６とゲート電極１２７ＳＳＬとを互いに接続し、浮遊ゲート１２６とゲート電極１２７ＧＳＬとを互いに接続し、抵抗を下げても良い。
【００８９】
ゲート電極１２７ＳＳＬ及びゲート電極１２７ＧＳＬのゲート長は、メモリセルＭＣのゲート電極のゲート長よりも長く、例えば、０．０２μｍ以上、１μｍ以下に設定することができる。これにより、ブロック選択時とブロック非選択時との間のオン・オフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【００９０】
また、ｎ型拡散層１２８の１つであるデータ転送線側拡散層１２８ｄは、コンタクト１３９及びコンタクト１３０ｄを介して、データ転送線１３６（データ転送線ＢＬ）と、接続される。
【００９１】
データ転送線１３６には、例えば、Ｃｕ、タングステン、タングステンシリサイド及びアルミニウムなどを用いることができる。
【００９２】
コンタクト１３９は、データ転送線１３６と中間配線層１３３ｄとの間のコンタクトであり、コンタクト１３０ｄは、中間配線層１３３ｄとデータ転送線側拡散層１２８ｄとの間のコンタクトである。
【００９３】
なお、中間配線層１３３ｄは、データ転送線１３６からｎ型拡散層１２８までを接続する上では省略しても良いが、中間配線層１３３ｄを設け、中間配線層１３３ｄを、後述するデータ転送線つなぎ替え部１００の一部として使用することで、導電層の数の増加を防ぐことができる。
【００９４】
また、ｎ型拡散層１２８の１つであるソース線側拡散層１２８ｓは、コンタクト１３０ｓを介して、共通ソース線ＳＬとなる中間配線層１３３と接続される。共通ソース線ＳＬは、隣接するメモリセルブロック（例えば第１及び第２メモリセルブロック１ａ及び１ｂ）で接続されるように、Ｘ軸方向に連続して設けられる。
【００９５】
なお、ｎ型拡散層１２８をＸ軸方向に沿って隣接するメモリセルブロックどうしの境界まで延在させ、これをソース線（共通ソース線ＳＬ）としても良い。
【００９６】
上記のコンタクト（コンタクト１３９、コンタクト１３０ｄ及びコンタクト１３０ｓ）には、例えば、ｎ型またはｐ型にドープされたポリシリコン、タングステン、タングステンシリサイド、Ｃｕ、Ａｌ、ＴｉＮ及びＴｉなどを用いることができる。コンタクトは、これらの材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
【００９７】
中間配線層１３３ｄ及び中間配線層１３３には、例えば、ｎ型またはｐ型にドープされたポリシリコン、タングステン、タングステンシリサイド、Ｃｕ、Ａｌ、ＴｉＮ及びＴｉなどを用いることができる。
【００９８】
データ転送線１３６は、隣接するメモリセルブロック（例えば第１及び第２メモリセルブロック１ａ及び１ｂ）で接続されるように、Ｘ軸方向に連続して設けられる。
【００９９】
なお、図４（ｂ）に例示したように、Ｘ軸方向に隣接したメモリセルユニット４どうしの間で、ソース線コンタクトＳＬＣ及びデータ転送線コンタクトＢＬＣのいずれかが形成されている。ソース線コンタクトＳＬＣ及びデータ転送線コンタクトＢＬＣは、Ｘ軸方向に隣接したメモリセルユニット４どうしの間で共有されていることが、半導体記憶装置５１１の面積縮小のために望ましい。
【０１００】
また、共通ソース線ＳＬ及びデータ転送線１３６と、メモリセルＭＣのトランジスタと、の間には、例えばＳｉＯ２からなる層間絶縁膜１６８が設けられる。  
さらに、図示はしていないが、データ転送線１３６の上部には、データ制御線ＷＬと同方向に形成された、例えば、タングステン、タングステンシリサイド及びアルミニウムなどによる配線が、例えば、ＳｉＯ２やＳｉＮからなる層間絶縁膜１３７上に設けられる。
【０１０１】
図６は、第１の実施例の半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図は、第１の実施例の半導体記憶装置５１１に設けられるデータ転送線つなぎ替え部１００の構成を例示している。  
図７は、第１の実施例の半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図７（ａ）は、図６のＡ−Ａ’線断面図であり、図７（ｂ）は、図６のＢ−Ｂ’線断面図である。
【０１０２】
図６、図７（ａ）及び図７（ｂ）に表したように、データ転送線つなぎ替え部１００においては、第１つなぎ替え配線２３３、第２つなぎ替え配線２２７、第１つなぎ替えコンタクト２３９及び第２つなぎ替えコンタクト２３０が設けられる。
【０１０３】
第１つなぎ替え配線２３３には、例えば、既に説明した中間配線層１３３及び１３３ｄと同じ材料が用いられ、第１つなぎ替え配線２３３は、中間配線層１３３及び１３３ｄと同層の配線である。第１つなぎ替え配線２３３は、例えば、溝中に、ＴａＮ、ＴｉＮ、ＴａＷ及びＴｉなどのバリアメタルを介して導電材料が埋め込まれて形成される。第１つなぎ替え配線２３３には、膜厚が３０ｎｍ〜３００ｎｍのタングステン、Ｃｕ、Ａｌ、ＡｌＣｕなどを用いることができる。
【０１０４】
第２つなぎ替え配線２２７には、例えば、制御ゲート１２７と同じ材料が用いられ、第２つなぎ替え配線２２７は、制御ゲート１２７と同層の配線である。この構成の第２つなぎ替え配線２２７により、素子分離絶縁膜１２４が隣接して配置される方向において、データ転送線のつなぎ替えが実現される。
【０１０５】
第１つなぎ替えコンタクト２３９は、データ転送線１３６と第１つなぎ替え配線２３３との間を電気的に接続する。第１つなぎ替えコンタクト２３９も、例えば、溝中に、ＴａＮ、ＴｉＮ、ＴａＷ及びＴｉなどのバリアメタルを介して導電材料が埋め込まれて形成される。
【０１０６】
第２つなぎ替えコンタクト２３０は、第１つなぎ替え配線２３３と第２つなぎ替え配線２２７との間を電気的に接続する。
【０１０７】
なお、データ転送線１３６も、例えば、溝中に、ＴａＮ、ＴｉＮ、ＴａＷ及びＴｉなどのバリアメタルを介して導電材料が埋め込まれて形成されることができる。
【０１０８】
なお、図６では、図をわかり易くするために、データ転送線１３６、第１つなぎ替え配線２３３、第２つなぎ替え配線２２７、第１つなぎ替えコンタクト２３９及び第２つなぎ替えコンタクト２３０のＸ−Ｙ平面上の配置が示されている。
【０１０９】
なお、データ転送線１３６は、第１及び第２メモリセルブロック１ａ及び１ｂから、データ転送線つなぎ替え部１００の領域に延在している。データ転送線１３６は、Ｙ軸方向に交互に隣接した低抵抗配線Ｌ１及び高抵抗配線Ｌ２を有している。データ転送線１３６のピッチｐｙは、低抵抗配線Ｌ１及び高抵抗配線Ｌ２において同じであるが、低抵抗配線Ｌ１及び高抵抗配線Ｌ２の幅は互いに異なることができる（または、低抵抗配線Ｌ１及び高抵抗配線Ｌ２の厚さが互いに異なる）。データ転送線１３６のピッチｐｙは、例えば、２０ｎｍ以上、１００ｎｍ以下である。データ転送線１３６の幅（配線幅）は、例えば、１０ｎｍ以上、５０ｎｍ以下である。例えば、低抵抗配線Ｌ１の幅と、高抵抗配線Ｌ２の幅とは、互いに異なり、低抵抗配線Ｌ１の幅は、例えば、１０ｎｍ以上、５０ｎｍ以下である。
【０１１０】
Ｙ軸方向において互いに隣接する第１つなぎ替えコンタクト２３９は、例えば、データ転送線１３６と同じ最小のピッチｐｙで形成されている。
【０１１１】
なお、本具体例のデータ転送線つなぎ替え部１００においては、３種類の配線接続パターンが用いられているので、図６においては、３種類の配線接続パターンに対応させて、データ転送線１３６をデータ転送線１３６ａ、１３６ｂ、１３６ｃとして表示されている。
【０１１２】
後述するように、データ転送線１３６は、側壁加工により形成される。第１メモリセルブロック１ａから延在しているデータ転送線１３６の低抵抗配線Ｌ１は、第２メモリセルブロック１ｂから延在しているデータ転送線１３６の低抵抗配線Ｌ１と、Ｘ軸方向において同一の延長線上にある。同様に、第１メモリセルブロック１ａから延在しているデータ転送線１３６の高抵抗配線Ｌ２は、第２メモリセルブロック１ｂから延在しているデータ転送線１３６の高抵抗配線Ｌ２と、Ｘ軸方向において同一の延長線上にある。
【０１１３】
なお、データ転送線１３６の幅と第１つなぎ替え配線２３３の幅はほぼ等しいが、データ転送線１３６と第２つなぎ替えコンタクト２３９の余裕を、メモリセルブロック内におけるデータ転送線１３６どうしの間隔以上に確保することも可能である。
【０１１４】
図６に例示したように、第１つなぎ替え配線２３３及び第２つなぎ替え配線２２７は、データ転送線１３６の幅の、例えば２倍以上に緩和された幅を有することができる。これにより、データ転送線１３６よりも安価な低解像度のリソグラフィを用いることができ、より低コストでデータ転送つなぎ替え部１００を形成することができる。
【０１１５】
図６に例示したように、第２つなぎ替えコンタクト２３０は、第１つなぎ替えコンタクト２３９よりも、例えば、１．２倍以上大きい径を有することができる。これにより、第１つなぎ替えコンタクト２３９よりも安価な低解像度のリソグラフィを用いることができ、より低コストでデータ転送つなぎ替え部１００を形成することができる。
【０１１６】
なお、データ転送つなぎ替え部１００においては、データ転送線１３６をＸ−Ｙ平面内で屈曲させて配置する必要がなく、データ転送つなぎ替え部１００の領域内のデータ転送線１３６を、第１及び第２メモリセルブロック１ａ及び１ｂと同様にＹ軸方向に関して稠密に配置することができる。
【０１１７】
なお、データ転送線つなぎ替え部１００において、第１つなぎ替え配線２３３の幅の最小値と、第１つなぎ替え配線２３３どうしの間の間隔の最小値、第２つなぎ替え配線２２７の幅の最小値、及び、第２つなぎ替え配線２２７どうしの間の間隔の最小値は、データ転送線１３６の幅、及び、データ転送線１３６どうしの間の間隔以上に確保できる。
【０１１８】
なお、データ転送線つなぎ替え部１００は、第１及び第２メモリセルブロック１ａ及び１ｂに含まれる配線構造を用いて形成でき、新たな工程を追加することなく形成することができる。
【０１１９】
すなわち、データ転送線つなぎ替え部１００で必要とされる最小配線ピッチは、データ転送線１３６のピッチｐｙである。また、コンタクトの最小幅、及び、コンタクトどうしの間の間隔の最小幅は、データ転送線１３６に直接接続される第１つなぎ替えコンタクト２３９の幅である。これらの値は、第１及び第２メモリセルブロック１ａ及び１ｂに含まれる構造を形成する工程で必要とされている寸法の値であり、従来よりも小さなコンタクトや細い配線を形成する必要はない。よって、従来よりも高解像度のリソグラフィを必要とせず、所望のつなぎ替えを実現することができる。
【０１２０】
すなわち、第１つなぎ替えコンタクト２３９は、例えば、メモリセルＭＣのデータ転送線１３６に接続されるコンタクトと同じ寸法により形成することができ、コンタクトプロセスや配線プロセスを増加させずに、第１つなぎ替えコンタクト２３９を形成することができる。
【０１２１】
本具体例のデータ転送線つなぎ替え部１００は、データ転送線１３６が延在して設けられる配線層と、データ転送線１３６とは異なる層であってデータ転送線１３６の２倍以上太い最小配線幅を有する第１の配線層（第１つなぎ替え配線２３３）及び第２の配線層（第２つなぎ替え配線２２７）の２層と、データ転送線１３６と第１の配線層とを選択的に接続する第１のコンタクト（第１つなぎ替えコンタクト２３９）と、第１のコンタクトよりも１．２倍以上大きい径を有し、第１の配線層と第２の配線層と接続する第１のコンタクト（第２つなぎ替えコンタクト２３０）と、を有する。
【０１２２】
図６に例示したように、第２メモリセルブロック１ｂの側から伸びるデータ転送線１３６が、第１メモリセルブロック１ａの側の、右側に１本ずれたデータ転送線１３６に電気的に接続されている。
【０１２３】
例えば、第２メモリセルブロック１ｂの側のデータ転送線１３６ａが、第１メモリセルブロック１ａの側のデータ転送線１３６ｂと、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して電気的に接続されている。
【０１２４】
また、第２メモリセルブロック１ｂの側のデータ転送線１３６ｃが、第１メモリセルブロック１ａの側のデータ転送線１３６ｂと、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して電気的に接続されている。
【０１２５】
また、第２メモリセルブロック１ｂの側のデータ転送線１３６ｂが、第１メモリセルブロック１ａの側のデータ転送線１３６ａと、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、を介して電気的に接続されている。  
このような構成により、Ｘ−Ｙ平面内において斜めの位置に互いに配置される、第１及び第２メモリセルブロック１ａ及び１ｂのデータ転送線１３６どうしを、電気的に接続することができる。
【０１２６】
なお、図３及び図６に例示した構成を、例えばＸ軸方向を中心にして鏡面反転した構成を用いても良い。
【０１２７】
なお、本具体例では、Ｘ−Ｙ平面内において斜めの位置に互いに配置されるデータ転送線１３６どうしを、Ｙ軸方向に沿って１本分シフトさせて電気的に接続するが、本発明はこれに限らない。すなわち、第１メモリセルブロック１ａの低抵抗配線Ｌ１と、第２メモリセルブロック１ｂの高抵抗配線Ｌ２と、が電気的に接続され、第１メモリセルブロック１ａの高抵抗配線Ｌ２と、第２メモリセルブロック１ｂの低抵抗配線Ｌ１と、が電気的に接続されれば良い。
【０１２８】
例えば、第１メモリセルブロック１ａのデータ転送線１３６と、第２メモリセルブロック１ｂのデータ転送線１３６と、を、Ｙ軸方向に沿って奇数本分シフトさせて電気的に接続しても良い。なお、３本、５本などのように３本以上の奇数本のつなぎ替えの構成とする場合は、例えば、１本のつなぎ替えを３回、５回などのように繰り返せば良いので、例えば、第１つなぎ替え配線２３３及び第２つなぎ替え配線２２７のパターンを調整することにより、半導体記憶装置５１１と同じ層数及びコンタクト層数で、データ転送線つなぎ替え部１００を実現できる。
【０１２９】
ここで、つなぎ替えのシフトの本数に従ってデータ転送線１３６の数が増加する。そのため、半導体記憶装置５１１のように、１本のシフトのつなぎ替えの構成にすることにより、データ転送線１３６の数の増加を最小限にすることができ、半導体記憶装置の面積の増大を抑制できる。
【０１３０】
データ転送線つなぎ替え部１００は、外部信号入力が必要なくデータ転送線１３６をつなぎかえることができる。よって、追加する回路は不要で、より回路面積を小さくできる。さらに、データ転送線つなぎ替え部１００は、データ転送線１３６を導電体によって電気的に接続しており、半導体基板を介しない構造となっている。このため、配線間の電圧が正負に振れても、半導体基板にリーク電流が流れることがない。これにより、データ転送線１３６の電位の変化や電流の変化を小さく保ちつつ、データ転送線１３６の電位を、第１及び第２メモリセルブロック１ａ及び１ｂどうし間で伝達することが可能である。
【０１３１】
なお、半導体記憶装置５１１において、第１メモリセルブロック１ａに属するメモリセルユニット４に含まれるメモリセルＭＣの数と、第２メモリセルブロック１ｂに属するメモリセルユニット４に含まれるメモリセルＭＣの数と、を、ほぼ等しくすることが望ましい。また、第１メモリセルブロック１ａに属するデータ転送線１３６のＸ軸方向に沿った長さと、第２メモリセルブロック１ｂに属するデータ転送線１３６のＸ軸方向に沿った長さと、を、ほぼ等しくすることが望ましい。この構成により、低抵抗配線Ｌ１と高抵抗配線Ｌ２とが交互に配設される構成（例えば、側壁加工によってリソグラフィの倍の密度で配線を形成する構成）において、配線遅延を抑制して動作特性及び信頼性を向上させる効果が、特に効果的に発揮される。
【０１３２】
以下、データ転送線１３６の形成方法の例について説明する。  
図８及び図９は、第１の実施例の半導体記憶装置のデータ転送線の作製方法を例示する工程順模式的断面図である。  
図８（ａ）に表したように、基膜４０１の主面上に層間膜４０２が形成され、層間膜４０２の上に絶縁膜４０３が形成されている。基膜４０１は、例えば、作製するデータ転送線１３６よりも下層の基体の表面の膜である。
【０１３３】
絶縁膜４０３には、シリコン酸化膜、シリコン酸窒化膜及びＳｉＯＮ膜などを用いることができる。層間膜４０２には、例えば、シリコン窒化膜、ＳｉＣＮ膜及びＳｉＯＮ膜などを用いることができる。基膜４０１には、層間膜４０２とは異なる材料が用いられ、基膜４０１には、例えば、シリコン酸化膜、シリコン酸窒化膜及びＳｉＯＮ膜などが用いられる。
【０１３４】
絶縁膜４０３の主面の上に、芯材４０４となる芯材膜を形成した後、芯材膜の上に、リソグラフィにより、データ転送線１３６のピッチｐｙの倍のピッチでレジストを形成する。このレジストのピッチは、例えば、リソグラフィの加工精度の最小ピッチとされる。このレジストは、例えば、幅が３０ｎｍ〜２００ｎｍの範囲の配線幅とされる。このレジストをマスクにして、芯材膜をパターニングし、芯材４０４を形成する。芯材４０４には、シリコン酸化膜またはシリコン窒化膜、アモルファスシリコン膜、および、カーボン膜を用いることができる。
【０１３５】
芯材４０４は、データ転送線１３６の想定ピッチの半分になるように、幅を狭めて形成される。この際、レジストの幅のばらつきによって、データ転送線１３６の想定ピッチの半分よりも若干太く芯材４０４が形成されているとする。データ転送線１３６の想定ピッチは、例えば、１０ｎｍ〜１００ｎｍの間の値である。
【０１３６】
図８（ｂ）に表したように、この芯材４０４の上面及び側面を覆うように側壁膜４０５を形成する。側壁膜４０５には、芯材４０４とは異なる材料が用いられる。側壁膜４０５には、例えば、シリコンやＡｌ２Ｏ３などを用いることができる。また、芯材４０４と異なる膜であれば、側壁膜４０５として、シリコン酸化膜またはシリコン窒化膜、アモルファスシリコン膜、および、カーボン膜を用いることができる。側壁膜４０５のＹ軸方向に沿った厚さが、データ転送線１３６の想定ピッチの約半分の長さになるようにする。
【０１３７】
そして、異方性エッチングを行い、絶縁膜４０３の一部を露出させる。これにより、芯材４０４の側壁に側壁膜４０５が形成される。
【０１３８】
その後、図８（ｃ）に表したように、芯材４０４を除去する。芯材４０４の除去には、例えば、フッ酸系エッチャントやＲＩＥ（Reactive Ion Etching）によるエッチングを用いることができる。
【０１３９】
図９（ａ）に表したように、側壁膜４０５をマスクとして、絶縁膜４０３及び層間膜４０２をエッチングする。このエッチングには、異方性エッチングを用いる。この際、基膜４０１としては、層間膜４０２とは異なる材料（層間膜４０２よりもエッチングレートが低い材料）が用いられており、層間膜４０２と基膜４０１との間の界面で、エッチングを停止させることができる。
【０１４０】
図９（ｂ）に表したように、マスクとして使用された側壁膜４０５を除去し、露出した基膜４０１の上面、層間膜４０２の側面、並びに、絶縁膜４０３の上面及び側面に、バリアメタル４０６を形成する。バリアメタル４０６には、例えば、ＴａＮ、ＴａＷ、Ｔｉ、及びＴｉＮなどを用いることができる。バリアメタル４０６の厚さは、例えば、１ｎｍ〜１０ｎｍとすることができる。
【０１４１】
その後、溝を埋め込むように、バリアメタル４０６の上に金属膜４０７を形成し、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって、平坦化する。なお、金属膜４０７には、バリアメタル４０６よりも低抵抗の材料が用いられ、金属膜４０７には、例えば、Ｃｕ、ＡｌやＷを用いることができる。この溝に埋め込まれた金属膜４０７（バリアメタル４０６を含む）が、データ転送線１３６となる。なお、データ転送線１３６は、いわゆる埋め込み配線となり、データ転送線１３６の断面形状は逆テーパー形状となっている。
【０１４２】
図９（ａ）に表したように、層間膜４０２及び絶縁膜４０３に形成された溝の幅は、レジストの寸法のばらつきと、側壁膜４０５の膜厚のばらつきの２倍と、の両方により、変動する。このため、広い幅の溝と、狭い幅の溝と、が交互に並んで形成される。  
このため、図９（ｃ）に表したように、広い幅のデータ転送線１３６と、狭い幅のデータ転送線１３６と、が交互に並ぶことになる。
【０１４３】
さらに、図９（ｃ）に表したように、マイクロローディング効果より、広い溝は深い溝となり、狭い溝は浅い溝となる。このため、広い幅のデータ転送線１３６においては膜厚が厚く、狭い幅のデータ転送線１３６においては膜厚が薄くなる。
【０１４４】
また、幅が狭く浅いデータ転送線１３６ほど、それに含まれる金属の結晶粒径は小さくなる傾向があり、これにより、金属の結晶粒界、及び、金属膜４０７とバリアメタル４０６との間の境界抵抗が増加する。この効果によって、金属膜４０７の断面積の差異による抵抗の差異よりもさらに抵抗に差異が拡大する。
【０１４５】
このように、側壁加工におけるばらつきによって、データ転送線１３６の幅及び厚さが変動し、さらに、結晶粒径の変動による効果も加わり、データ転送線１３６において交互に繰り返される低抵抗と高抵抗とにおける抵抗値の差はさらに大きくなる。
【０１４６】
なお、図９（ｃ）に表したように、データ転送線１３６どうしの間の絶縁膜の幅のばらつき（幅ｓａと幅ｓｂとの差）は、側壁膜４０５の厚さ（Ｙ軸方向に沿った厚さ）のばらつきにより決まる。  
また、データ転送線１３６の幅のばらつき（幅ｓｄのばらつき）は、側壁膜４０５の幅（Ｙ軸方向に沿った幅）のばらつきと、芯材４０４の幅（Ｙ軸方向に沿った幅）のばらつきと、の合計のばらつきにより決まる。従って、隣接するデータ転送線１３６どうしの幅の差（幅ｓｃと幅ｓｄとの差）は、隣接する、データ転送線１３６どうしの間の絶縁膜の幅の差（幅ｓａと幅ｓｂとの差）よりも大きい。
【０１４７】
すなわち、図９（ｃ）に表したように、半導体記憶装置５１１においては、第１領域の高抵抗配線Ｌ２（第２配線）は、第１データ転送線ＤＬ１の第２データ転送線ＤＬ２とは反対の側において第１データ転送線ＤＬ１に隣接し、Ｘ軸方向に延在し、複数のメモリセルを有する第６メモリセルユニットＭＣＵ６の一端に接続され、第１データ転送線ＤＬ１よりも電気抵抗が高い第６データ転送線ＤＬ６をさらに有している。  
第６データ転送線ＤＬ６の幅は、第２データ転送線ＤＬ２の幅と同じである。そして、第１データ転送線ＤＬ１の幅（幅ｓｃ）と、第２データ転送線ＤＬ２の幅（幅ｓｄ）と、の差の絶対値は、第１データ転送線ＤＬ１と第２データ転送線ＤＬ２のとの間の第１絶縁領域ＲＧＩ１の幅（幅ｓｂ）と、第１データ転送線ＤＬ１と第６データ転送線ＤＬ６のとの間の第２絶縁領域ＲＧＩ２の幅（幅ｓａ）と、の差の絶対値よりも大きい。
【０１４８】
なお、図９（ｃ）に表したように、データ転送線１３６の幅としては、データ転送線１３６の上面（基膜４０１、すなわち、ｐ型シリコン基板１２１とは逆側の面）におけるデータ転送線１３６のＹ軸方向に沿った幅（幅ｓｃ及び幅ｓｄ）とすることができる。  
また、データ転送線１３６の厚さは、データ転送線１３６のＺ軸方向に沿った厚さ（厚さｔｃ及び厚さｔｄ）である。
【０１４９】
データ転送線１３６の上面における幅のばらつきよりも、データ転送線１３６どうしの間の絶縁膜の幅のばらつきの方が小さくなる上記の特徴は、データ転送線１３６どうしの間の絶縁膜の耐圧を確保するために有利な構造である。
【０１５０】
本実施形態に係る半導体記憶装置５１０及び第１の実施例に係る半導体記憶装置５１１においては、上記のように側壁加工のばらつきによって、低抵抗配線Ｌ１と高抵抗配線Ｌ２とが形成された場合においても、データ転送線つなぎ替え部１００を設けることで、配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上させることができる。
【０１５１】
例えば、第１メモリセルブロック１ａに属する第１データ転送線ＤＬ１の抵抗を第１抵抗Ｒ１とし、第２データ転送線ＤＬ２の抵抗を（Ｒ１＋ΔＲ）とする。ここでΔＲは正の値とする。また、第１データ転送線ＤＬ１と第２データ転送線ＤＬ２とを含む領域の容量を、集中定数に置き換えた容量として第１容量Ｃ１とする。
【０１５２】
一方、第２メモリセルブロック１ｂに属する第３データ転送線ＤＬ３の抵抗を第２抵抗Ｒ２とし、第４データ転送線ＤＬ４の抵抗を（Ｒ２＋ΔＲ）と近似できる。また、第３データ転送線ＤＬ３と第４データ転送線ＤＬ４とを含む領域の容量を、集中定数に置き換えた容量として第２容量Ｃ２とする。Ｘ軸方向の延長線上において互いに隣接するデータ転送線１３６どうしの抵抗の比が、第１抵抗Ｒ１と第２抵抗Ｒ２との比になることから、第２容量Ｃ２は、データ転送線間の容量が支配的な場合、Ｃ１×（Ｒ２／Ｒ１）と近似できる。
【０１５３】
このとき、本実施形態に係る半導体記憶装置５１０及び第１の実施例に係る半導体記憶装置５１１においては、データ転送線つなぎ替え部１００を設けることで、低抵抗配線Ｌ１と高抵抗配線Ｌ２とを互いに電気的に接続することで、抵抗が平均化される。すなわち、センスアンプ回路４６から最も離れた位置にあるメモリセルユニット４までの配線遅延の時定数は、データ転送線つなぎ替え部１００における抵抗の変化が十分小さいとすると、{Ｒ１Ｃ１×（１＋ΔＲ）＋Ｒ２Ｃ２}、または、{Ｒ１Ｃ１＋Ｒ２Ｃ２×（１＋ΔＲ）}となる。
【０１５４】
また、隣接するデータ転送線ＢＬ（データ転送線１３６）どうしの間における時定数の差は、（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲとなる。
【０１５５】
ここで、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとにおける、データ転送線ＢＬの長さをほぼ等しくすると、上記の時定数の差（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲは、ほぼ零にすることができる。
【０１５６】
図１０は、比較例の半導体記憶装置の構成を例示する模式的回路図である。  
図１０に表した用に、比較例の半導体記憶装置５１９においては、データ転送線つなぎ替え部１００が設けられていない。すなわち、例えば、図１における第１データ転送線ＤＬ１と第３データ転送線ＤＬ３とが互いに接続され、第２データ転送線ＤＬ２と第４データ転送線ＤＬ４とが互いに接続される。すなわち、Ｘ軸方向において隣接する低抵抗配線Ｌ１どうしが接続され、Ｘ軸方向において隣接する高抵抗配線Ｌ２どうしが接続される。これ以外は、半導体記憶装置５１１と同じなので説明を省略する。
【０１５７】
比較例の半導体記憶装置５１９においては、センスアンプ回路４６から最も離れた位置にあるメモリセルユニット４までの配線遅延の時定数は、高抵抗配線Ｌ２においては、最も大きい場合には、（Ｒ１Ｃ１＋Ｒ２Ｃ２）×（１＋ΔＲ）となり、第１の実施例に係る半導体記憶装置５１１に比べて大きい。
【０１５８】
また、隣接するデータ転送線ＢＬ（データ転送線１３６）どうしの間における時定数の差は、（Ｒ１Ｃ１＋Ｒ２Ｃ２）×ΔＲとなり、第１の実施例に係る半導体記憶装置５１１に比べて大きく、また、零にすることができない。
【０１５９】
このため、半導体記憶装置５１９においては、読み出し速度が低下し、また、読み出しマージンが低下し、また、エレクトロマイグレーションやストレスマイグレーションが生じ易くなり、信頼性を劣化させる。
【０１６０】
すなわち、配線抵抗が大きいデータ転送線ＢＬにおいては、メモリセルＭＣに格納された情報を読み出す際の配線遅延が大きく、読み出し速度が低下する。また、配線抵抗がメモリセルＭＣに直列接続されているので、配線抵抗が上昇するとメモリセルＭＣに流せる電流が減少するため、遮断状態と導通状態のメモリセルＭＣの状態の区別がつきに難くなり、読み出しマージンが低下する。例えば、ＮＡＮＤフラッシュメモリアレイでは、メモリセルＭＣの占有率を上昇させるため、データ転送線ＢＬとして、例えば２ｍｍ以上の長さの配線が使われ、データ転送線ＢＬの端にセンスアンプ回路４６が電気的に接続される。データ転送線ＢＬのセンスアンプ回路４６に近接するメモリセルＭＣと、センスアンプ回路４６から最も遠いメモリセルＭＣと、では、配線の時定数に基づく遅延が生じ、これらメモリセルＭＣを同等の速度で読み出すために、読み出し時間のマージンを拡大する必要がある。
【０１６１】
また、狭い幅のデータ転送線ＢＬにおいて、エレクトロマイグレーションやストレスマイグレーションなどの信頼性劣化が生じる可能性がある。
【０１６２】
これに対し、本実施形態に係る半導体記憶装置５１０及び第１実施例に係る半導体記憶装置５１１においては、データ転送線つなぎ替え部１００を設けることで、配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上させることができる。
【０１６３】
第１メモリセルブロック１ａのメモリセルユニット４に含まれるメモリセルＭＣの数ＮＡに対する、第２メモリセルブロック１ｂのメモリセルユニット４に含まれるメモリセルＭＣの数ＮＢと、の差を１０％以下にすると、隣接するデータ転送線ＢＬどうしの間における時定数の差を、比較例の半導体記憶装置５１９の時定数の差（Ｒ１Ｃ１＋Ｒ２Ｃ２）×ΔＲの１０％以下に抑えることができ、回路動作上望ましい。
【０１６４】
すなわち、このように設定することで、配線の構造のばらつきによる時定数のばらつきによる変動を１０％以下に抑制することができ、動作ばらつきの小さい回路を実現できる。なお、データ転送線１３６の幅の相対ばらつきは、リソグラフィの寸法ばらつき精度を保証するために、約１０％程度許容する。上記の互いに隣接する配線どうしにおける時定数の相対ばらつきを１０％以下に抑えることにより、時定数のばらつきをデータ転送１３６の幅の相対ばらつきよりも小さくでき、時定数の全体のばらつきを、より小さくすることができる。
【０１６５】
すなわち、第１メモリセルユニットＭＣＵ１に含まれるメモリセルＭＣの数と、第２メモリセルユニットＭＣＵ２に含まれるメモリセルＭＣの数と、は互いに等しく、第３メモリセルユニットＭＣＵ３に含まれるメモリセルＭＣの数と、第４メモリセルユニットＭＣＵ４に含まれるメモリセルユニットＭＣＵ４の数と、は互いに等しく設定されることができる。そして、第１メモリセルユニットＭＣＵ１に含まれるメモリセルＭＣの数をＮＡとし、第３メモリセルユニットＭＣＵ３に含まれるメモリセルＭＣの数をＮＢとしたとき、（ＮＡ−ＮＢ）／（ＮＡ＋ＮＢ）の絶対値は、０．１以下とすることができる。  
これにより時定数のばらつきを小さくでき、動作特性をさらに向上できる。
【０１６６】
なお、（ＮＡ−ＮＢ）／（ＮＡ＋ＮＢ）の絶対値は０．０５以下とすることがさらに望ましい。これにより、さらに動作特性を向上できる。
【０１６７】
本実施例の半導体記憶装置５１１によれば、隣接するデータ転送線ＢＬに接続されるメモリセルブロックに含まれるメモリセルＭＣに対して、同時に読み出しや同時に書き込みを行う場合、データ転送線ＢＬどうしの間の遅延時間の差の分、回路動作マージンを縮小しても回路を正常動作させることができ、回路動作を高速化できる。これにより、比較例よりも高速の読み出し及び書き込みが実現できる。
【０１６８】
また、隣接するデータ転送線ＢＬに接続されるセンスアンプ回路４６の動作タイミングを揃えることができ、全体として、遅延特性の揃った、及び、スキューの揃った回路動作を実現することができる。また、データ転送線ＢＬどうしの間での遅延時間のばらつきも小さくすることができ、時定数の違いによるパルス波形の乱れも小さくすることができる。
【０１６９】
また、第１メモリセルブロック１ａ及び第２メモリセルブロック１ｂに含まれるデータ転送線ＢＬの長さ（Ｘ軸方向に沿った長さ）をほぼ等しくした場合、配線遅延を、比較例よりも、（Ｒ１Ｃ１）×ΔＲ以上、縮小することができ、より、配線の充放電にかかる時間を短縮できる。これにより、回路動作マージンを縮小しても回路を正常動作させることができ、回路動作を高速化できる。これにより、比較例よりも高速の読み出し及び書き込みが実現できる。
【０１７０】
本実施例に係る半導体記憶装置５１１においては、例えば、データ転送線ＢＬに流れる電流量の差が、しきい値判定の読み出しに影響を与える場合においても、センスアンプ回路４６から最も遠いメモリセルユニット４までの抵抗の差を縮小でき、しきい値判定が安定できるので、有利である。
【０１７１】
つまり、データ転送線ＢＬの配線つなぎ替えを行わない比較例の場合には、既に説明したように、低抵抗配線Ｌ１の配線抵抗は（Ｒ１＋Ｒ２）であるのに対して、高抵抗配線Ｌ２の配線抵抗は（Ｒ１＋Ｒ２）×（１＋ΔＲ）となる。このように、比較例においては、低抵抗配線Ｌ１と高抵抗配線Ｌ２とで配線抵抗に差が生じ、流れる電流量に差が生じる。
【０１７２】
これに対して、本実施例に係る半導体記憶装置５１１においては、既に説明したように、配線遅延の時定数は、{Ｒ１Ｃ１×（１＋ΔＲ）＋Ｒ２Ｃ２}、または、{Ｒ１Ｃ１＋Ｒ２Ｃ２×（１＋ΔＲ）}となり、隣接するデータ転送線ＢＬどうしの間における時定数の差は、（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲとなる。
【０１７３】
そして、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとにおける、データ転送線ＢＬの長さをほぼ等しくすると、上記の時定数の差（Ｒ１Ｃ１−Ｒ２Ｃ２）×ΔＲは、ほぼ零にすることができる。
【０１７４】
これにより、隣接するデータ転送線ＢＬに接続されたメモリセルＭＣに対して同時に読み出し及び書き込みを行う場合に、データ転送線ＢＬどうし間の配線抵抗の差の分だけ回路動作マージンを縮小でき、回路動作を高速化できる。また、配線抵抗の差を小さくすることにより、配線抵抗の差に起因する電流量の差を小さくすることができ、よりしきい値の差をより精度良く検出することができる。これらにより、高速の読み出し及び書き込みを実現できる。
【０１７５】
また、第１及び第２メモリセルブロック１ａ及び１ｂに含まれるデータ転送線ＢＬの長さをほぼ等しくした場合、配線抵抗を、比較例よりも、Ｒ１×ΔＲ以上、縮小することができ、より配線抵抗を削減し、メモリセルＭＣの電流を増大させることができる。
【０１７６】
（第２の実施例）
図１１は、第２の実施例の半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図は、第１の実施形態に係る第２の実施例の半導体記憶装置５１２に設けられるデータ転送線つなぎ替え部１００の構成を例示している。半導体記憶装置５１２のデータ転送線つなぎ替え部１００以外の構成は、第１の実施例の半導体記憶装置５１１と同様なので説明を省略する。
【０１７７】
図１１に表したように、半導体記憶装置５１２のデータ転送線つなぎ替え部１００の領域ＲＧａにおいては、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、が１組みのコクタクトセットとなる。そして、１つのコンタクトセットにおいては、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、がＸ−Ｙ平面内で斜めに配置される。このようなコンタクトセットが、Ｙ軸方向に沿って複数繰り返して配置されている。すなわち、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、は、Ｙ軸方向に沿って千鳥状（ジグザグ状）に繰り返して配置される。
【０１７８】
コンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）は、コンタクトのＸ−Ｙ平面内における規則性を向上するために配置されたものである。コンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）は、例えば、第１つなぎ替えコンタクト２３９の大きさよりも３ｎｍ〜３０ｎｍの範囲で小さく形成される。その結果、コンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）の一部は、実際にはコンタクト穴が形成されないようにされ、導電層間の電気的な接続を行わないようにする。
【０１７９】
図１１に表したように、第１データ転送線ＤＬ１が、第４データ転送線ＤＬ４と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。  
また、例えば、第２データ転送線ＤＬ２が、第５データ転送線ＤＬ５と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。例えば、第３データ転送線ＤＬ３が、第６データ転送線ＤＬ６と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。  
これにより、半導体記憶装置５１２においても配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上できる。
【０１８０】
なお、メモリセルブロック内におけるデータ転送線ＢＬのコンタクトも、２つの第１つなぎ替えコンタクト２３９と、１つのコンタクトリソグラフィ補助パターン３３９（実際はコンタクト開口せず）と、の３つの組みのコンタクトセットの周期的な配置とすることができる。これにより、メモリセルブロック内と同じリソグラフィの条件で、データ転送線つなぎ替え部１００を形成でき、よりプロセスマージンを広げることができる。
【０１８１】
（第３の実施例）
図１２は、第３の実施例の半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図は、第１の実施形態に係る第３の実施例の半導体記憶装置５１３に設けられるデータ転送線つなぎ替え部１００の構成を例示している。半導体記憶装置５１３のデータ転送線つなぎ替え部１００以外の構成は、第１の実施例の半導体記憶装置５１１と同様なので説明を省略する。
【０１８２】
図１２に表したように、半導体記憶装置５１３においては、データ転送線１３６の分断位置（データ転送線１３６のＸ軸方向における端部の位置）は、低抵抗配線Ｌ１と高抵抗配線Ｌ２とにおいて、一定である。
【０１８３】
図１２に表したように、例えば、第１データ転送線ＤＬ１が、第４データ転送線ＤＬ４と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。  
また、第２データ転送線ＤＬ２が、第５データ転送線ＤＬ５と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。また、第３データ転送線ＤＬ３が、第６データ転送線ＤＬ６と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。  
これにより、半導体記憶装置５１３においても配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上できる。
【０１８４】
このように、本実施形態に係る半導体記憶装置５１０（及び、第１〜第３の実施例に係る半導体記憶装置５１１〜５１３）によれば、メモリセルＭＣを読み出す際の配線遅延が増大し、読み出し速度が低下する問題を緩和することができる。
【０１８５】
また、センスアンプ回路４６とデータ転送線ＢＬ（データ転送線１３６）がメモリセルユニット４に直列接続される構造においては、配線抵抗が上昇するとメモリセルＭＣに流せる電流が減少するため、遮断状態の場合のセル電流と導通状態の場合のセル電流の差が減少し、メモリセルＭＣの状態の区別がつきにくくなり、読み出しマージンが低下するが、本実施形態によれば、比較例よりもメモリセルＭＣに流せる最小の電流を増大することができ、より読み出しマージンを拡大することができる。
【０１８６】
特に、ＮＡＮＤ型フラッシュメモリにおいては、メモリセルＭＣの占有率を上昇させるために、データ転送線ＢＬとして、例えば２ｍｍ以上の長さの配線が使われ、データ転送線ＢＬの端にセンスアンプ回路４６が電気的に接続される。この構成において、センスアンプ回路４６の近傍においてデータ転送線ＢＬに接続されたメモリセルＭＣと、センスアンプ回路４６からも遠い位置において接続されたメモリセルＭＣでは、データ転送線ＢＬの時定数による遅延が生じる。これらメモリセルＭＣを同等の速度で読み出す場合には、センスアンプ回路４６から遠いメモリセルＭＣにおいても読み出しできるように、余裕をもった読み出しタイミングを確保する必要があるが、本実施形態を適用することで、データ転送線１３６どうしの間の時定数のばらつきを小さくすることができる。これにより、メモリセルＭＣの読み出し時間マージンを従来よりも増大することができる。
【０１８７】
さらに、データ転送線ＢＬで発生する電圧低下量は配線抵抗に比例する。よって、データ転送線ＢＬとなる金属配線の幅が一様に狭いと、金属配線の抵抗が上昇し、配線遅延が上昇する問題やエレクトロマイグレーションやストレスマイグレーションに生じ易くなる。これに対し、本実施形態を適用することで、配線抵抗の上昇に伴うメモリセルＭＣに流せる電流の減少の問題を緩和できるため、読み出しマージンを従来よりも増大することができる。また、金属配線の幅が一様に狭い場合に比べて、金属配線の抵抗が上昇し、配線遅延が上昇する問題やエレクトロマイグレーションやストレスマイグレーションを生じにくくできる。
【０１８８】
なお、本実施形態に係る半導体記憶装置５１０（及び、第１〜第３の実施例に係る半導体記憶装置５１１〜５１３）においては、以下の「特徴Ａ」を有する。  
すなわち、第１メモリセルブロック１ａのデータ転送線ＢＬと、第２メモリセルブロック１ｂのデータ転送線ＢＬと、で、相対的な位置（例えばＹ軸方向に沿った位置）は、互いに同じにすることができ、従来から変更する必要がない。  
このため、メモリセルＭＣ間の物理／論理アドレス割り当てを奇数ビットだけシフトするだけで良い。すなわち、データ転送線ＢＬへの印加電圧を、第１及び第２メモリセルブロック１ａ及び１ｂで変更する必要がなく、従来と同様の構成をそのまま適用することができる。  
また、第１メモリセルブロック１ａのデータ転送線ＢＬと、第２メモリセルブロック１ｂのデータ転送線ＢＬと、における相対関係と、第１メモリセルブロック１ａのメモリセルＭＣと、第２メモリセルブロック１ｂのメモリセルＭＣと、における相対関係と、は、同じ関係になる。隣接するデータ転送線ＢＬの相対関係と、隣接するセルの相対関係と、が互いに同じなので、第１メモリセルブロック１ａと第２メモリセルブロック１ｂとで、メモリセルＭＣどうしの間の昇圧関係やディスターブに対して、パラメータを変える必要がなく、つなぎ替えをする場合としない場合とで、各種の設計パラメータを同等に扱うことができ、設計効率が高いというメリットがある。
【０１８９】
（第２の実施の形態）
図１３は、第２の実施形態に係る半導体記憶装置の構成を例示する模式図である。  
図１３に表したように、本実施形態に係る半導体記憶装置５２０においても、低抵抗配線Ｌ１（第１配線ＬＬ１第３配線ＬＬ３）及び高抵抗配線Ｌ２（第２配線ＬＬ２及び第４配線ＬＬ４）が設けられる。すなわち、半導体記憶装置５２０も、第１〜第４データ転送線ＤＬ１〜ＤＬ４を備える。そして、半導体記憶装置５２０においては、第１〜第４データ転送線ＤＬ１〜ＤＬ４のつなぎ替えの構成が、半導体記憶装置５１０と異なる。それ以外は、半導体記憶装置５１０と同様なので説明を省略する。
【０１９０】
半導体記憶装置５２０においては、第４データ転送線ＤＬ４が、第１データ転送線ＤＬ１と電気的に接続されつつ、第３データ転送線ＤＬ３は、第１領域ＲＧ１（第１メモリセルブロック１ａ）と第２領域ＲＧ２（第２メモリセルブロック１ｂ）との間において、第２データ転送線ＤＬ２と電気的に接続されている。
【０１９１】
この構成によっても、第１領域ＲＧ１の低抵抗配線Ｌ１と、第２領域ＲＧ２の高抵抗配線Ｌ２と、が互いに接続され、第１領域ＲＧ１の高抵抗配線Ｌ２と、第２領域ＲＧ２の低抵抗配線Ｌ１と、が互いに接続されることで、配線抵抗を均一化することができる。
【０１９２】
これにより、第１の実施形態に関して説明した効果が同様に得られる。すなわち、配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上させることができる。
【０１９３】
第２の実施形態に係る半導体記憶装置５２０においては、第１の実施形態に関して説明した「特徴Ａ」を除いて、第１の実施形態と同様な効果を発揮する。さらに、本実施形態に係る半導体記憶装置５２０においては、第１の実施形態に比べて、データ転送線ＢＬのつなぎ替えのために、データ転送線ＢＬを奇数本（奇数本×メモリセルブロックの数）だけ追加することなしに、データ転送線ＢＬのつなぎ替えを行うことができる。これにより、回路面積をより小さくすることができる。
【０１９４】
（第４の実施例）
図１４は、第４の実施例の半導体記憶装置の構成を例示する模式的回路図である。  
図１４に表したように、第２の実施形態の第４の実施例に係る半導体記憶装置５２４においては、第１の実施例に係る半導体記憶装置５１１に対して、データ転送線つなぎ替え部１００の構成が異なっている他は、半導体記憶装置５１１と同様である。  
すなわち、半導体記憶装置５２４においては、第１及び第２メモリセルブロック１ａ及び１ｂと、で２本ずつクロスするように、データ転送線ＢＬがつなぎ替えられる。
【０１９５】
図１５は、第４の実施例の半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図は、第４の実施例の半導体記憶装置５２４に設けられるデータ転送線つなぎ替え部１００の構成を例示している。  
図１５に表したように、半導体記憶装置５２４においては、例えば、第１データ転送線ＤＬ１が、第４データ転送線ＤＬ４と、第１つなぎ替えコンタクト２３９と第１つなぎ替え配線２３３とを介して、電気的に接続されている。  
また、第２データ転送線ＤＬ２が、第３データ転送線ＤＬ３と、第１つなぎ替えコンタクト２３９と、第１つなぎ替え配線２３３と、第２つなぎ替え配線２２７と、を介して、電気的に接続されている。  
これにより、半導体記憶装置５２４においても配線の電気抵抗の変動を補償し、配線遅延を抑制し、動作特性及び信頼性を向上できる。
【０１９６】
なお、上記の第１及び第２の実施形態に係るいずれかの半導体記憶装置において、素子分離絶縁膜１２４、層間絶縁膜１５０及び層間絶縁膜１６８の形成方法は、例えば、シリコンをシリコン酸化膜やシリコン窒化膜に変換する方法の他、例えば、堆積したシリコン膜に酸素イオンを注入する方法や、堆積したシリコン膜を酸化する方法を用いることができる。
【０１９７】
また、上記の具体例では、浮遊ゲート１２６として、多結晶シリコンからなる導電性の膜を用いたが、浮遊ゲート１２６として、絶縁性の電荷蓄積層を用いることもできる。電荷蓄積層は、例えば、ＳＩＮ、ＳｉＯＮ、ＴｉＯ２、Ａｌ２Ｏ３、タンタル酸化膜、チタン酸ストロンチウム、チタン酸バリウム及びチタン酸ジルコニウム鉛よりなる群から選択されたいずれかの単層膜、または、その群から選択されたいずれか２つ以上を含む積層膜を用いることができる。
【０１９８】
また、上記の具体例では、半導体記憶装置が形成される半導体基板としてｐ型シリコン基板１２１を用いたが、半導体基板として、ＳＯＩ（Silicon On Insulator）を含むｐ型ＳＯＩ基板、並びに、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶などのシリコンを含むｐ型単結晶半導体層を含む基板を用いることができる。
【０１９９】
また、上記の具体例では、ｐ型シリコン領域１２３の上にｎ型ＦＥＴが形成される構成について説明したが、ｎ型シリコン領域の上にｐ型ＦＥＴが形成される構成でも良い。この場合には、上記の「ｎ型」を「ｐ型」に読み替え、上記の「ｐ型」を「ｎ型」に読み替え、ドーピング不純物種のＡｓ、Ｐ及びＳｂを、Ｉｎ及びＢのいずれかに読み替えれば良い。
【０２００】
また、浮遊ゲート１２６及び制御ゲート１２７には、Ｓi半導体、ＳｉＧｅ混晶及びＳｉＧｅＣ混晶のいずれかを用いることができ、また、これらの多結晶を用いても良く、また、これらを含む積層膜を用いることもできる。浮遊ゲート１２６及び制御ゲート１２７には、アモルファスＳｉ、アモルファスＳｉＧｅ混晶及びアモルファスＳｉＧｅＣ混晶のいずれかを用いることができ、また、これらのいずれかを含む積層膜を用いても良い。
【０２０１】
また、制御ゲート１２７の上に、堆積法によって形成する金属裏打ち層を設けても良く、また、例えば、Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏ、Ｐｄ及びＰｔよりなる群から選択された少なくともいずれかと制御ゲート１２７とを反応させたシリサイド層を形成し、これを金属裏打ち層としても良い。
【０２０２】
また、上記のメモリセルＭＣとしては、「０」及び「１」の２値の半導体メモリセルトランジスタを用いても良く、また、３値以上の多値を記憶する半導体メモリセルトランジスタを用いても良い。多値の半導体メモリセルトランジスタを用いる場合には、複数のしきい値間の間隔が狭く、隣接メモリセルとの容量結合によるしきい値増加や、誤書き込みが問題となり易いので、本実施形態を適用することで、より大きな効果を得ることができる。なお、１つのメモリセルＭＣに記憶するしきい値としては、２ｎ値（ｎは正の整数）となることが、情報データのデコードが簡略化され望ましい。
【０２０３】
また、上記の具体例では、センスアンプ回路４６が、第２メモリセルブロック１ｂの側に設けられているが、センスアンプ回路４６は、第１メモリセルブロック１ａの側と、第２メモリセルブロック１ｂの側と、の両方にその機能を分散させて設けても良い。
【０２０４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０２０５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体記憶装置を構成する第１〜第４配線、低抵抗配線、高抵抗配線、第１〜第６データ転送配線、メモリセル、メモリセルユニット、メモリセルブロック、第１及び第２領域、第１及び第２絶縁領域、データ転送線つなぎ替え部、つなぎ替え配線、つなぎ替えコンタクト等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２０６】
その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２０７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０２０８】
１ａ…第１メモリセルブロック、  １ｂ…第２メモリセルブロック、  ２、２ａ、２ｂ…データ制御線ドライバ、  ３…ロウデコーダ、  ３ａ、３ｂ…ロウアドレス選択回路、  ４…メモリセルユニット、  ５、６…選択ゲート線、  ７…データ制御線、  ４０…制御回路、  ４１ａ…Ｖｐｇｍ発生回路、  ４１ｂ…Ｖｐａｓｓ発生回路、  ４１ｃ…Ｖｒｅａｄ発生回路、  ４２…基板電位制御回路、  ４５…入出力バッファ、  ４６…センスアンプ回路、  ４７…アドレスバッファ、  ４７ａ…アドレス信号、  ４８…カラムデコーダ、  １００…データ転送線つなぎ替え部（配線つなぎ替え部）、  １２１…ｐ型シリコン基板、  １２２…ｎ型シリコン領域、  １２３…ｐ型シリコン領域、  １２４…素子分離絶縁膜、  １２５…トンネルゲート絶縁膜、  １２６…浮遊ゲート、  １２７…制御ゲート、  １２７ＧＳＬ、１２７ＳＳＬ…ゲート電極、  １２８…ｎ型拡散層、  １２８ｄ…データ転送線側拡散層、  １２８ｓ…ソース線側拡散層、  １３０ｄ、１３０ｓ…コンタクト、  １３３、１３３ｄ…中間配線層、  １３６、１３６ａ、１３６ｂ、１３６ｃ…データ転送線、  １３７…配線、  １３９…コンタクト、  １４３…側壁絶縁膜、  １５０…層間絶縁膜、  １６８…層間絶縁膜、  ２２７…第２つなぎ替え配線、  ２３０…第２つなぎ替えコンタクト、  ２３３…第１つなぎ替え配線、  ２３９…第１つなぎ替えコンタクト、  ３３９…コンタクトリソグラフィ補助パターン、  ４０１…基膜、  ４０２…層間膜、  ４０３…絶縁膜、  ４０４…芯材、  ４０５…側壁膜、  ４０６…バリアメタル、  ４０７…金属膜、  ５１０、５１１、５１２、５１３、５１９、５２０、５２４…半導体記憶装置、  ＢＬ、ＢＬ１〜ＢＬ２ｎ…データ転送配線、  ＢＬＣ…データ転送線コンタクト、  ＤＬ１〜ＤＬ６…第１〜第６データ転送線、  Ｌ１…低抵抗配線、  Ｌ２…高抵抗配線、  ＬＬ１〜ＬＬ４…第１〜第４配線、  Ｍ１〜Ｍｂ…メモリセル、  ＭＣ…メモリセル、  ＭＣＵ１〜ＭＣＵ６…第１〜第６メモリセルユニット、  ＲＧ１、ＲＧ２…第１及び第２領域、  ＲＧＩ１、ＲＧＩ２…第１及び第２絶縁領域、  ＲＧａ…領域、  Ｓ１、Ｓ２…選択トランジスタ、  ＳＧ１１、ＳＧ１２、ＳＧ２１、ＳＧ２２、ＳＧｎ１、ＳＧｎ２…ブロック選択線、  ＳＬ…共通ソース線、  ＳＬＣ…ソース線コンタクト、  Ｕ１〜Ｕ４…セルユニット、  ＷＬ、ＷＬ１１〜ＷＬ１ｂ、ＷＬ２１〜ＷＬ２ｂ、ＷＬｎ１〜ＷＬｎｂ…データ選択線、  ｐｙ…ピッチ、  ｓａ、ｓｂ、ｓｃ、ｓｄ…幅、  ｔｃ、ｔｄ…厚さ
【図１】
0005390337.tif 000002
【図２】
0005390337.tif 000003
【図３】
0005390337.tif 000004
【図４】
0005390337.tif 000005
【図５】
0005390337.tif 000006
【図６】
0005390337.tif 000007
【図７】
0005390337.tif 000008
【図８】
0005390337.tif 000009
【図９】
0005390337.tif 000010
【図１０】
0005390337.tif 000011
【図１１】
0005390337.tif 000012
【図１２】
0005390337.tif 000013
【図１３】
0005390337.tif 000014
【図１４】
0005390337.tif 000015
【図１５】
0005390337.tif 000016