(57)【特許請求の範囲】
【請求項１】
シリコン基板を、チャネル領域が形成されるシリコン基板部分を残してエッチングすることにより、前記シリコン基板部分の第１および第２の側に第１および第２のトレンチをそれぞれ形成する工程と、
前記第１および第２のトレンチ内に、シリコンに対しエッチング選択性を有する半導体層とシリコン層とを順次エピタキシャルに成長することにより、それぞれ形成する工程と、
前記半導体層を、前記シリコン層および前記シリコン基板に対し選択的エッチングにより除去し、前記シリコン基板部分の前記第１および第２の側において、前記シリコン層の下にボイドを形成する工程と、
前記ボイド内の少なくとも一部に、埋込絶縁膜を形成する工程と、
前記シリコン基板部分上にゲート絶縁膜およびゲート電極を形成する工程と、
前記シリコン基板部分の前記第１の側において前記シリコン層中にソース領域を、前記シリコン基板部分の前記第２の側において前記シリコン層中にドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板上に、前記シリコン基板上の素子領域に含まれチャネル領域が形成されるシリコン基板部分をマスクパターンにより覆う工程と、
前記シリコン基板を、前記マスクパターンをマスクとしてエッチングし、前記シリコン基板部分の第１の側および前記第１の側とは反対の第２の側に、それぞれ第１および第２のトレンチを形成する工程と、
前記シリコン基板上に、前記マスクパターンをマスクとして使い、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記第１および第２のトレンチの各々の中に、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層とを順次積層した積層構造を形成する工程と、
前記マスクパターンを除去した後、前記シリコン層中に、前記素子領域を画定するように、ＳＴＩ構造の素子分離領域を構成する素子分離溝を、前記素子分離溝が前記シリコンに対しエッチング選択性を有する半導体層を露出するように形成する工程と、
前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去して、前記シリコン基板と前記シリコン層との間にボイドを形成する工程と、
前記ボイド内の少なくとも一部に、前記素子分離溝を介して、埋込絶縁膜を形成する工程と、
前記シリコン基板部分上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコン基板部分中に前記ゲート電極をマスクに、第１の導電型の不純物元素のイオン注入を行い、前記ゲート電極の第１の側に前記第１の導電型のソースエクステンション領域を、前記ゲート電極の、前記第１の側とは反対の第２の側に、前記第１の導電型のドレインエクステンション領域を形成する工程と、
前記ゲート電極の前記第１の側の側壁面と前記第２の側の側壁面にそれぞれの側壁絶縁膜を形成し、前記側壁絶縁膜をマスクに前記第１の導電型の不純物元素のイオン注入を行い、前記第１の側にエピタキシャルに形成された前記シリコン層に前記第１の導電型のソース領域を、また前記第２の側にエピタキシャルに形成された前記シリコン層に前記第１の導電型のドレイン領域を、それぞれ形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記素子分離溝の形成は、前記素子分離溝が、前記シリコンに対しエッチング選択性を有する半導体層の下のシリコン基板に到達するように実行されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
ＳＴＩ型の素子分離領域により素子領域を画成されたシリコン基板上に、前記素子領域に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコン基板部分中、前記ゲート電極の第１の側および前記第１の側と反対の第２の側に、第１の導電型の不純物元素を導入することにより、それぞれソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記ゲート電極の前記第１の側および前記第２の側の側壁面に、それぞれ側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側および前記第２の側に、前記ゲート電極から見てそれぞれの側壁絶縁膜の外側において、第１および第２のトレンチをそれぞれ形成する工程と、
前記第１および第２のトレンチの各々の中に、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造を形成する工程と、
前記積層構造を形成する工程の後、前記ＳＴＩ型の素子分離領域を構成する素子分離絶縁膜を後退させ、前記シリコンに対しエッチング選択性を有する半導体層を、前記ＳＴＩ型の素子分離領域を構成する素子分離溝において露出する工程と、
前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去して、前記シリコン基板と前記シリコン層との間にボイドを形成する工程と、
前記ボイド内の少なくとも一部に、前記素子分離溝を介して、埋込絶縁膜を形成する工程と、
前記ゲート電極の前記第１の側および第２の側において、前記積層構造を構成する前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
ＳＴＩ型の素子分離領域により素子領域を画成されたシリコン基板上に、前記素子領域
に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコン基板部分中、前記ゲート電極の第１の側および前記第１の側と反対の第２の側に、第１の導電型の不純物元素を導入することにより、それぞれソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記ゲート電極の前記第１の側および前記第２の側の側壁面に、それぞれ側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側および前記第２の側に、前記ゲート電極から見てそれぞれの側壁絶縁膜の外側において、第１および第２のトレンチをそれぞれ形成する工程と、
前記ＳＴＩ型の素子分離領域を構成する素子分離絶縁膜の膜厚を減らす工程と、
前記素子分離絶縁膜の膜厚を減らす工程の後、前記第１および第２のトレンチの各々の中に、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造により、前記シリコンに対しエッチング選択性を有する半導体層が、前記素子分離領域を構成する素子分離溝において露出するように形成する工程と、
前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去して、前記シリコン基板と前記シリコン層との間にボイドを形成する工程と、
前記ボイド内の少なくとも一部に、前記素子分離溝を介して、埋込絶縁膜を形成する工程と、
前記ゲート電極の前記第１の側および第２の側において、前記積層構造を構成する前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
ＳＴＩ型の素子分離領域により素子領域を画成されたシリコン基板上に、前記素子領域に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコン基板部分中、前記ゲート電極の第１の側および前記第１の側と反対の第２の側に、第１の導電型の不純物元素を導入することにより、それぞれソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記ゲート電極の前記第１の側および前記第２の側の側壁面に、それぞれ側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側および前記第２の側に、前記ゲート電極から見てそれぞれの側壁絶縁膜の外側において、第１および第２のトレンチをそれぞれ形成する工程と、
前記第１および第２のトレンチの各々の中に、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造を形成する工程と、
前記シリコンに対しエッチング選択性を有する半導体層を露出する工程と、
前記シリコンに対しエッチング選択性を有する半導体層を選択的に除去して、前記シリコン基板と前記シリコン層との間にボイドを形成する工程と、
前記ボイド内の少なくとも一部に、前記素子分離溝を介して、埋込絶縁膜を形成する工程と、
前記ゲート電極の前記第１の側および第２の側において、前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、を含み、
前記シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシ
ャルに成長する工程では、前記シリコンに対しエッチング選択性を有する半導体層とシリコン層とが、それぞれ結晶面よりなるファセットにより画成される斜面を形成し、
前記シリコンに対しエッチング選択性を有する半導体層を露出する工程は、前記シリコン層に対し、前記シリコン基板の主面に垂直方向に作用する異方性エッチングを行い、前記シリコン層のうち、前記ファセットを形成している部分を除去することにより実行されることを特徴とする半導体装置の製造方法。
【請求項７】
前記シリコンに対しエッチング選択性を有する半導体層はＳｉＧｅ混晶層であり、前記ＳｉＧｅ混晶層の選択的な除去は、フッ酸と過酸化水素と酢酸を含むエッチャントを使ったウェットエッチング、または塩素を含むエッチングガスを使ったドライエッチングにより実行されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項８】
前記シリコンに対しエッチング選択性を有する半導体層は、ボロンを１×１０18ｃｍ-3以上の濃度で含むシリコン層であり、前記ボロンを１×１０18ｃｍ-3以上の濃度で含むシリコン層の選択的な除去は、フッ酸と硝酸と酢酸を含むエッチャントを使ったウェットエッチングにより実行されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項９】
前記埋込絶縁膜を形成する工程の後、前記シリコン層を、前記埋込絶縁膜に対して選択的に除去する工程と、前記埋込絶縁膜上に、シリコンとは異なる格子定数を有する半導体層を、前記シリコン基板部分に対してエピタキシャルに成長させ、歪み領域を形成する工程を含む特徴とする請求項４〜６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１０】
ＳＴＩ型の素子分離領域により素子領域を画成され、前記素子領域の下に第１の導電型の第１ウェルを形成され、前記第１の導電型の前記第１のウェルの上に、前記素子領域に対応して前記第１の導電型とは逆の第２の導電型の第２のウェルを形成されたシリコン基板上への、ダイナミックスレッショルドＭＯＳトランジスタの製造方法であって、
前記素子領域に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記シリコン基板をエッチングし、前記ゲート電極の第１の側および第２の側に第１および第２のトレンチを、前記第１および第２のトレンチが前記第２のウェルに到達するようにそれぞれ形成する工程と、
前記第１および第２のトレンチの各々を、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造により形成する工程と、
前記積層構造により形成する工程の後、前記ＳＴＩ型の素子分離領域を構成する素子分離絶縁膜の膜厚を減らし、前記シリコンに対しエッチング選択性を有する半導体層を、前記ＳＴＩ型の素子分離領域を構成する素子分離溝において露出する工程と、
前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去して、前記シリコン基板と前記シリコン層との間にボイドを形成する工程と、
前記ボイド内の少なくとも一部に、前記素子分離溝を介して、埋込絶縁膜を形成する工程と、
前記ゲート電極の前記第１の側および第２の側において、前記積層構造を構成する前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、
前記ゲート電極を前記第２のウェルに電気的に接続する工程と、を含み、
前記第１および第２のトレンチを前記積層構造により充填する工程は、前記シリコンに対しエッチング選択性を有する半導体層を、前記第２のウェルと前記第１のウェルとの接合面を超えて成長させることを特徴とするダイナミックスレッショルドＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にソース／ドレイン領域下に局所的に絶縁構造を配設した半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般にＭＯＳトランジスタではソース領域あるいはドレイン領域が、素子領域を構成する逆導電型のウェル中に形成される。その際、かかるソース領域あるいはドレイン領域は前記ウェルから、前記ソ―ス領域とウェル、あるいはドレイン領域とウェルの界面に形成されるｐｎ接合により分離されている。【０００３】
しかしこのような通常の構造のＭＯＳトランジスタでは、ｐｎ接合に伴う寄生容量により動作速度が低下してしまい、またリーク電流が発生しやすい問題点を有している。【０００４】
このような事情で、素子領域においてウェルがソース領域あるいはドレイン領域から、前記ソースあるいはドレイン領域の下に局所的に形成された酸化膜や窒化膜、ボイドなどの絶縁構造で分離されたＭＯＳトランジスタ構造が提案されている。かかるＭＯＳトランジスタ構造は、接合容量の低減効果があり、またリーク電流を低減することができることから、重要である。【０００５】
かかるＭＯＳトランジスタ構造の形成プロセスとして、ＳｉＧｅ混晶層上にＳｉ層を形成した積層構造を形成し、その後、Ｓｉ層とＳｉＧｅ混晶層の間のエッチングレートの差を利用してＳｉＧｅ混晶層のみを除去する方法が提案されている（特許文献１，特許文献２，非特許文献１)。これら従来提案されている方法では、単結晶のバルクシリコン基板上に前記ＳｉＧｅ混晶層を介してエピタキシャルさせたシリコン層をＭＯＳトランジスタのチャネル領域として使っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１８３９８７号公報
【特許文献２】特開２００８−１１２９００号公報
【非特許文献】
【０００７】
【非特許文献１】Kyong, H. Y., et al., IEEE Electron Device Letters, Vol.25, No.6, June 2004
【非特許文献２】Fujitsuka, N., et al., Sensors and Actuators A97-98, 2002, pp.716-719
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしバルクシリコン基板上にエピタキシャル成長したシリコン層は、特に前記シリコン層をＳｉＧｅ混晶層上に形成した場合、結晶欠陥が導入されやすい問題を有している。【０００９】
結晶欠陥の発生は、前記Ｓｉ層およびＳｉＧｅ混晶層の成長条件や、各層の膜厚によっても異なるが、前記ＳｉＧｅ混晶層と前記シリコン基板との界面から発生するミスフィット転位についてみると、前記ＳｉＧｅ混晶層中のＧｅ濃度が高くなるほど、またＳｉＧｅ混晶層の成膜温度が高くなるほど発生しやすく、発生したミスフィット転移は、前記ＳｉＧｅ混晶層上にエピタキシャル成長されるシリコン層中に延在する。【００１０】
かかるミスフィット転位の発生は、前記ＳｉＧｅ混晶層の臨界膜厚で決定される。そのため、提案されているプロセスを用いる場合、チャネル領域への結晶欠陥導入を抑制するためには、前記ＳｉＧｅ混晶層の膜厚を臨界膜厚以下に抑えなければならない。【００１１】
また、前記ＳｉＧｅ混晶層とシリコン基板との界面に残留した酸素や炭素は、前記シリコンエピタキシャル層への結晶欠陥導入の要因となり、避けなければならない。【００１２】
また特許文献１や非特許文献１による技術では、バルクシリコン基板上にＳｉＧｅ混晶層をエピタキシャル成長した後、チャネル領域に対応する部分においてＳｉＧｅ混晶層を除去し、その上にシリコンエピタキシャル層を成長させているが、このようなプロセスでは、ゲ―ト絶縁膜およびゲート電極が形成されるチャネル領域の表面が凹んでしまうのが避けられない。非特許文献１を参照。このようにチャネル領域の表面が凹んでしまうと、ゲート電極を焦点深度の浅い高解像度露光系を使ったフォトリソグラフィ工程により形成する際に、位置ずれが発生しやすい。また、このようなシリコンエピタキシャル層表面の凹部には、様々な異なる結晶面が出現しやすいが、シリコン表面における熱酸化速度は表面の面方位により異なるため、このような凹部の発生に伴い、形成されるゲート絶縁膜の膜厚が、位置により変動してしまうおそれがある。このようにゲート絶縁膜の膜厚が位置により変動している状態で、さらにゲート電極に位置ずれが発生すると、半導体装置の特性を正しく規定することができなくなる。【００１３】
また、このようにバルクシリコン基板上にシリコンエピタキシャル層を直接に成長させる場合でも、特許文献１や非特許文献１の技術によればバルクシリコン基板の表面はエッチングによりダメージを受けており、酸素や炭素が残留している恐れがある。この場合、先に説明したように、シリコンエピタキシャル層に欠陥が導入される危険が大きい。【００１４】
これら課題の解決の為には、ＭＯＳトランジスタのチャネル領域に、バルクシリコン基板を加工せずに用いるのが望ましい。本発明はＭＯＳトランジスタのチャネル領域に、バルクシリコン基板を加工せずに用いるためのプロセスを提案する。
【課題を解決するための手段】
【００１５】
好ましい実施形態による半導体装置の製造方法は、シリコン基板を、チャネル領域が形成されるシリコン基板部分を残してエッチングすることにより、前記基板部分の第１および第２の側に第１および第２のトレンチをそれぞれ形成する工程と、前記第１および第２のトレンチを、シリコンに対しエッチング選択性を有する半導体層とシリコン層とを順次エピタキシャルに成長することにより、それぞれ充填する工程と、前記シリコンに対しエッチング選択性を有する半導体層を、前記シリコン層および前記シリコン基板に対し選択的エッチングにより除去し、前記基板部分の前記第１および第２の側において、前記シリコン層の下にボイドを形成する工程と、前記ボイドを少なくとも部分的に、埋込絶縁膜により充填する工程と、前記シリコン基板部分上にゲート絶縁膜を介してゲート電極を形成する工程と、前記シリコン基板部分の前記第１の側において前記シリコン層中にソース領域を、前記シリコン基板部分の前記第２の側において前記シリコン層中にドレイン領域を形成する工程と、を含む。
【発明の効果】
【００１６】
好ましい実施形態によれば、ソース領域あるいはドレイン領域の下に局所的に形成された埋込絶縁膜を有するＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板の表面にゲート絶縁膜およびゲート電極を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】第１の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図１Ｂ】第１の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図１Ｃ】第１の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図１Ｄ】第１の実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図１Ｅ】第１の実施形態による半導体装置の製造方法を示す断面図（その５）である。
【図１Ｆ】第１の実施形態による半導体装置の製造方法を示す断面図（その６）である。
【図１Ｇ】第１の実施形態による半導体装置の製造方法を示す断面図（その７）である。
【図１Ｈ】第１の実施形態による半導体装置の製造方法を示す断面図（その８）である。
【図１Ｉ】第１の実施形態による半導体装置の製造方法を示す断面図（その９）である。
【図１Ｊ】第１の実施形態による半導体装置の製造方法を示す断面図（その１０）である。
【図１Ｋ】第１の実施形態による半導体装置の製造方法を示す断面図（その１１）である。
【図１Ｌ】第１の実施形態による半導体装置の製造方法を示す断面図（その１２）である。
【図１Ｍ】第１の実施形態による半導体装置の製造方法を示す断面図（その１３）である。
【図１Ｎ】第１の実施形態による半導体装置の製造方法を示す断面図（その１４）である。
【図１Ｏ】第１の実施形態による半導体装置の製造方法を示す断面図（その１５）である。
【図１Ｐ】第１の実施形態による半導体装置の製造方法を示す断面図（その１６）である。
【図２Ａ】シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その１）である。
【図２Ｂ】シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その２）である。
【図２Ｃ】シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その３）である。
【図２Ｄ】シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その４）である。
【図３】シリコン層に対するＳｉＧｅ混晶層の選択的エッチングの例を示す断面写真である。
【図４】シリコン層とＳｉＧｅ混晶層のエッチング速度を比較して示すグラフである。
【図５Ａ】第２の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図５Ｂ】第２の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図５Ｃ】第２の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図５Ｄ】第２の実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図５Ｅ】第２の実施形態による半導体装置の製造方法を示す断面図（その５）である。
【図５Ｆ】第２の実施形態による半導体装置の製造方法を示す断面図（その６）である。
【図５Ｇ】第２の実施形態による半導体装置の製造方法を示す断面図（その７）である。
【図５Ｈ】第２の実施形態による半導体装置の製造方法を示す断面図（その８）である。
【図５Ｉ】第２の実施形態による半導体装置の製造方法を示す断面図（その９）である。
【図５Ｊ】第２の実施形態による半導体装置の製造方法を示す断面図（その１０）である。
【図５Ｋ】第２の実施形態による半導体装置の製造方法を示す断面図（その１１）である。
【図５Ｌ】第２の実施形態による半導体装置の製造方法を示す断面図（その１２）である。
【図５Ｍ】第２の実施形態による半導体装置の製造方法を示す断面図（その１３）である。
【図５Ｎ】第２の実施形態による半導体装置の製造方法を示す断面図（その１４）である。
【図５Ｏ】第２の実施形態による半導体装置の製造方法を示す断面図（その１５）である。
【図５Ｐ】第２の実施形態による半導体装置の製造方法を示す断面図（その１６）である。
【図５Ｑ】第２の実施形態による半導体装置の製造方法を示す断面図（その１７）である。
【図５Ｒ】第２の実施形態による半導体装置の製造方法を示す断面図（その１８）である。
【図５Ｓ】第２の実施形態による半導体装置の製造方法を示す断面図（その１９）である。
【図６Ａ】図５ＦにおけるＳｉＧｅ混晶層の形成工程をより詳細に示す図（その１）である。
【図６Ｂ】図５ＦにおけるＳｉＧｅ混晶層の形成工程をより詳細に示す図（その２）である。
【図７Ａ】第３の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図７Ｂ】第３の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図７Ｃ】第３の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図８Ａ】第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。
【図８Ｂ】第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。
【図８Ｃ】第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その３）である。
【図９Ａ】第４の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図９Ｂ】第４の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図９Ｃ】第４の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図９Ｄ】第４の実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図９Ｅ】第４の実施形態による半導体装置の製造方法を示す断面図（その５）である。
【図１０】第５の実施形態の原理を説明する図である。
【図１１Ａ】第５の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図１１Ｂ】第５の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図１１Ｃ】第５の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図１１Ｄ】第５の実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図１２】第６の実施形態による半導体装置の構成を示す断面図である。
【図１３Ａ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その１）である。
【図１３Ｂ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その２）である。
【図１３Ｃ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その３）である。
【図１３Ｄ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その４）である。
【図１３Ｅ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その５）である。
【図１３Ｆ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その６）である。
【図１３Ｇ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その７）である。
【図１３Ｈ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その８）である。
【図１３Ｉ】第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その９）である。
【図１４Ａ】第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。
【図１４Ｂ】第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。
【図１４Ｃ】第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その３）である。
【図１４Ｄ】第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その４）である。
【図１４Ｅ】第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その５）である。
【図１５】第６の実施形態の他の変形例を示す断面図である。
【図１６Ａ】第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。
【図１６Ｂ】第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。
【図１６Ｃ】第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その３）である。
【図１６Ｄ】第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その４）である。
【発明を実施するための形態】
【００１８】
［第１の実施形態］
以下、図１Ａ〜図１Ｐを参照しながら、第１の実施形態によるＭＯＳトランジスタの製造方法を説明する。
【００１９】
図１Ａを参照するに、単結晶バルクシリコンよりなるシリコン基板１１の例えば（１００）面よりなる平坦な基板表面のうち、ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ａをフォトレジストパタ―ン（図示せず）で覆い、前記シリコン基板１１表面のうちｎチャネルＭＯＳトランジスタが形成される素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギー３００ｋｅＶ以下、ドーズ量５×１０１３以下の範囲で、好ましくは加速エネルギー１５０ＫｅＶ、ドーズ量３×１０１３の条件で注入することでｐ型ウェル１１ＰＷを形成する。イオン注入時の傾斜角（Ｔｉｌｔ）は任意で入射方向（Ｔｗｉｓｔ）を１方向以上で注入しても良く、注入種としてはＢの他にもＢＦ２やＩｎなどを１種類以上用いても良い。
【００２０】
またその際、前記シリコン基板１１の素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギ１５０ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３０ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件でイオン注入しチャネルストップ注入を行ってもよい。本チャネルストップ注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良く、イオン種としてＢのほかにもＢＦ２やＩｎなどを１種類以上用いても良い。
【００２１】
次に前記ｎチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えば、Ｂを加速エネルギー４０ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量１×１０1３ｃｍ-2の条件で注入する。この際、イオン注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良い。またＢ以外にもＩｎやＢＦ２、Ｂ１０ＨｘなどそのほかのＢ分子イオンを１種類以上使用しても良い。
【００２２】
次にアッシング処理又はＳＰＭ（sulfuric acid hydrogen peroxide mixture）等を用いたウェット処理により、前記シリコン基板１１の素子領域１１Ａ上のレジストパタ―ンを除去し、今度は前記素子領域１１Ｂをレジストパターンで覆った状態で、前記素子領域１１Ａにｎ型ウェル１１ＮＷを、同様にして形成する。
【００２３】
より具体的には、前記シリコン基板１１上の前記素子領域１１Ｂをレジストパタ―ン（図示せず）で覆い、前記素子領域１１Ａに、例えば不純物元素としてＰ（リン）を加速エネルギ６００ｋｅＶ以下、ドーズ量５×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３５０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入し、前記ｎ型ウェル１１ＮＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００２４】
またその際、前記シリコン基板１１の素子領域１１Ａに、例えば、Ａｓ（ヒ素）を加速エネルギ３００ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１００ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件下でイオン注入しチャネルストップ注入をおこなってもよい。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００２５】
次に前記ｐチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えばＡｓを加速エネルギー２００ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１３０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入を行なう。この際Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン種としてＰ、Ａｓ、Ｓｂなどを１種類以上使用しても良い。
【００２６】
次に、アッシング処理又はＳＰＭ等を用いたウェット処理により、前記素子領域１１Ｂに形成したレジストパタ―ンを除去し、その後、前記シリコン基板１１に対し例えば１０００℃の温度で、約１０秒間、スパイクアニールを行い、前記シリコン基板１１中に注入されたＢ、Ｐ及びＡｓ等の不純物元素を活性化する。
【００２７】
なお以上の説明では、前記図１Ａの工程においてウェル注入およびチャネル注入を最初に行なったが、これは後述するＳＴＩ構造形成後に実施しても良い。
【００２８】
次に図１Ｂを参照するに、前記シリコン基板１１上にＣＶＤ法により酸化膜を成膜し、さらに前記酸化膜をパターニングすることにより、前記シリコン基板１１のうち、前記ｐチャネルＭＯＳトランジスタのチャネル領域となる部分を含む基板部分１１ＣＨ１および前記ｎチャネルＭＯＳトランジスタのチャネル領域となる部分を含む基板部分１１ＣＨ２に、酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２をそれぞれ形成する。さらに前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２をマスクに前記シリコン基板１１を、例えばＣｌ２やＨＣｌをエッチングガスとして使ったドライエッチングすることにより、前記シリコン基板１１中、前記基板部分１１ＣＨ１の両側、および基板部分１１ＣＨ２の両側に、深さが４０ｎｍ〜１５０ｎｍのトレンチＴＡ１〜ＴＡ３を形成する。図示の例では、前記基板部分１１ＣＨ１，１１ＣＨ２は、前記図１Ｂ中において、例えば３０ｎｍ〜１００ｎｍ程度の幅を有する。
【００２９】
前記トレンチＴＡ１〜ＴＡ３の形成の結果、前記酸化膜パタ―ン１１Ｏｘ１および１１Ｏｘ２が形成されている前記基板部分１１ＣＨ１および基板部分１１ＣＨ２は、前記シリコン基板１１から、前記シリコン基板１１の一部として上方へ延在するメサ構造を形成する。
【００３０】
次に図１Ｃに示すように前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２を再びマスクに使い、前記シリコン基板１１の露出表面、すなわち前記トレンチＴＡ１〜ＴＡ３の底に、ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３を、例えばシラン（ＳｉＨ4）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２），モノゲルマン（ＧｅＨ4），塩化水素（ＨＣｌ），および水素（Ｈ2）の混合ガスを原料に用いたＣＶＤ法により、例えば２０ｎｍ〜８０ｎｍの厚さで選択的にエピタキシャル成長させる。尚、本明細におけるＳｉＧｅ混晶層という記載は、ＳｉとＧｅ以外に更に他の元素を有する混晶層も含むものを意味する。ＳｉＣ混晶層という記載も、ＳｉとＣ以外に更に元素を有する混晶層も含むものを意味する。
【００３１】
例えば前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３のエピタキシャル成長は、１３３０〜１３３００Ｐａ（１０〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を２０Ｐａ〜３０Ｐａ、好ましくは２６Ｐａに設定し、モノゲルマンの分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、塩化水素分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、４５ｎｍ／分の成長速度で行うことができる。
【００３２】
前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３としては、例えばＧｅを原子分率で２０％程度含むものが使われるが、シリコン基板１１に対してエピタキシャルに成長できる範囲でＧｅの組成はより増大させることができる。例えばＧｅを原子分率で４０％程度含むＳｉＧｅ混晶を、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３として使うことも可能である。また前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３として、Ｃをさらに含むＳｉＧｅＣ混晶層を使うことも可能である。
【００３３】
さらに前記図１Ｃの工程では、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の選択エピタキシャル成長の後、シランガスあるいはジシラン，塩化水素および水素の混合ガスを原料に用い、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３上にシリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３を、それぞれエピタキシャル成長させ、前記トレンチＴＡ１〜ＴＡ３を実質的に充填する。
【００３４】
例えば前記シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３の成長は、１３３０〜１３３００Ｐａ（１０〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を１５Ｐａ〜２５Ｐａ、好ましくは２１Ｐａに設定し、塩化水素分圧を３Ｐａ〜１０Ｐａ、好ましくは５Ｐａに設定し、０．７ｎｍ／分の成長速度で行うことができる。
【００３５】
その結果、前記メサ構造を形成する基板部分１１ＣＨ１および１１ＣＨ２の両側が前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３および１１ＥＳ１〜１１ＥＳ３の積層構造により埋め込まれる。
【００３６】
次に図１Ｄを参照するに、前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２が除去され、さらに所定の素子分離領域に素子分離溝１１ＴＩ１〜１１ＴＩ３を、ドライエッチングにより、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の底面よりも深く、その下のシリコン基板１１に到達するように形成する。その結果、前記素子分離溝１１ＴＩ１〜１１ＴＩ３の側壁面には、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３が露出する。また図１Ｄでは形成したトレンチはエッチングテーパ角度が数度持つように描写しているが、このテーパ角度はエッチング条件に起因するものであり、角度ゼロのストレートに加工することも可能である。
【００３７】
そこで次に図１Ｅの工程において、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３を例えばＣｌ2とＨ2の混合ガスを使ったドライエッチングにより、その上のシリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３、あるいはその下のシリコン基板１１に対して選択的に除去する。このＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の選択エッチングは、ＨＣｌガスを使って実施することも可能である。また前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の選択エッチングは、ウェットエッチングにより実施することも可能である。
【００３８】
前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の選択エッチングの結果、前記シリコン基板１１中には前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３にそれぞれ対応して、ボイド１１Ｖ１〜１１Ｖ３が形成される。ただし図１Ｅの例では、前記ボイド１１Ｖ２は素子分離溝１１ＴＩ２により２つの部分に分断されている。
【００３９】
ここで図２Ａ〜図２Ｄおよび図３，図４を参照して、ＳｉＧｅ混晶層上にシリコンエピタキシャル層を形成した積層構造におけるＳｉＧｅ混晶層の選択エッチングについて、より詳細に説明する。
【００４０】
図２Ａは、このような選択エッチングの効果を検証するために作製したブランケット試料を示す。
【００４１】
図２Ａを参照するに、シリコン基板１上にはＳｉＧｅ混晶層２が約３０ｎｍの膜厚でエピタキシャルに形成されており、前記ＳｉＧｅ混晶層２上にはシリコン層３が約２０ｎｍの膜厚でエピタキシャルに形成されている。
【００４２】
次に図２Ｂを参照するに、前記シリコン層３上に所定の試料形状のレジストパターンＲ１が形成され、図２Ｃの工程において前記シリコン層３を前記レジストパタ―ンＲ１をマスクにドライエッチングすることにより、前記シリコン層３を所定の試料形状にパタ―ニングする。
【００４３】
さらに図２Ｄの工程において前記ＳｉＧｅ混晶層２を、例えばＨＦとＨ２Ｏ２とＣＨ３ＣＨＯＯＨを体積比で１：１６：２４の割合で含むエッチング液によりウェットエッチングする。
【００４４】
図３は、このような実験で得られた試料の断面を示す写真である。
【００４５】
図３を参照するに、前記シリコン層３の下のＳｉＧｅ混晶層２が選択的にエッチングされているのがわかる。
【００４６】
図４は、前記ＳｉＧｅ混晶層としてＳｉとＧｅを原子分率で８０：２０の割合で含むＳｉＧｅ混晶を使った場合の、ＳｉＧｅ混晶層２およびシリコン層３のエッチング時間と膜厚減の関係を示すグラフである。
【００４７】
図４を参照するに、シリコン層３は５分間エッチングを行ってもほとんどエッチングされないのに対し、ＳｉＧｅ混晶層２では時間とともに膜のエッチング量が直線的に増大しており、５分後には７ｎｍに達する膜厚が失われているのがわかる。
【００４８】
先にも述べたように前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３中のＧｅの組成は、原子分率で２０％に限定されるものではなく、より大きなエッチング選択性を得るため、前記混晶層１１ＳＧ１〜１１ＳＧ３がエピタキシャル成長できる限度内で、例えば４０％まで、さらに増大させることができる。
【００４９】
このように、図１Ｅの工程において上記のウェットエッチングを行うことにより、ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３を、その下のシリコン基板１１やその上のシリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３に対して選択的に除去することができる。また前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３は、塩素（Ｃｌ２）と水素の混合ガス、あるいは塩化水素ガスを使ったドライエッチングにより、同様に選択的に除去することもできる。
【００５０】
なお図１Ｄの工程において、前記素子分離溝１１ＴＩ１，１１ＴＩ２，１１ＴＩ３は、必ずシリコン基板１１に到達する必要はなく、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３が部分的に露出するように形成されていればよい。
【００５１】
次に図１Ｆに示すように、前記図１Ｅの構造上に埋込絶縁膜１１ＩＦの堆積を行ない、前記ボイド１１Ｖ１〜１１Ｖ３を前記埋込絶縁膜１１ＩＦで充填する。この埋込絶縁膜１１ＩＦはシリコン酸化膜やシリコン窒化膜を主成分とする膜であり、その堆積にはAtomic layered deposition（ＡＬＤ）法やＣＶＤ法、ＳＯＤ（spin-on-dielectric）法など、ステップカバレッジに優れた成膜方法を使うのが好ましい。図示の例ではＡＬＤ法によりシリコン酸化膜を主成分とする絶縁膜を前記埋込絶縁膜１１ＩＦとして堆積している。このときの成膜は、例えばテトラジメチルアミノシラン（ＴＤＭＡＳ）やオゾン（Ｏ３）を原料ガスとして温度３００〜６００℃で実施した。原料ガスとしては他にＢＴＢＢＡＳや酸素（Ｏ２）を用いても良い。ＡＬＤ法により成膜された埋込絶縁膜１１ＩＦは、図１Ｅの構造の全面にコンフォーマルに堆積され、前記ボイド１１Ｖ１〜１１Ｖ３を実質的に完全に充填する。ただし前記埋込絶縁膜１１ＩＦは前記ボイド１１Ｖ１〜１１Ｖ３を完全に充填する必要はなく、未充填部が残されていても問題はない。前記埋込絶縁膜１１ＩＦ中に空隙が残留した場合には、埋込絶縁膜１１ＩＦ全体の比誘電率を低減できる好ましい効果が得られる。
【００５２】
また図１Ｆの工程において前記埋込絶縁膜１１ＩＦの成膜は、ＡＬＤ法とＣＶＤ法、あるいはＡＬＤ法とＳＯＤ法を組み合わせて行うことも可能である。前記ボイド１１Ｖ１〜１１Ｖ３を充填する埋込絶縁膜１１ＩＦ中に空隙が残ってもよい、あるいは残すのが望ましい場合には、前記埋込絶縁膜１１ＩＦの成膜はＣＶＤ法やＳＯＤ法により行うことができる。
【００５３】
次に図１Ｇに示すように、前記図１Ｆの工程で堆積された埋込絶縁膜１１ＩＦが、前記シリコン基板１１の表面から、例えばフッ酸を使うウェット処理などにより除去され、さらに図１Ｈの工程において、前記素子分離溝１１ＴＩ１〜１１ＴＩ３にＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によりシリコン酸化膜を埋め込む。さらにＣＭＰ（Chemical Mechanical Polishing）法により、前記シリコン基板１１上に堆積したシリコン酸化膜を除去し、前記素子分離溝１１ＩＴ１〜１１ＴＩ３を素子分離絶縁膜１１Ｉ１〜１１Ｉ３により充填したＳＴＩ構造の素子分離領域を形成する。
【００５４】
このように前記素子分離領域に対応して素子分離絶縁膜１１Ｉ１〜１１Ｉ３を形成することにより、前記シリコン基板１１上においてｐチャネルＭＯＳトランジスタの素子領域１１ＡおよびｎチャネルＭＯＳトランジスタの素子領域１１Ｂ、前記素子分離絶縁膜１１Ｉ１〜１１Ｉ３により画定される。
【００５５】
なお図１Ａで説明したように、前記ｎ型ウェル１１ＮＷやｐ型ウェル１１ＰＷなどを形成するウェル注入およびチャネル注入は、前記素子分離絶縁膜１１Ｉ１〜１１Ｉ３の形成後に実施しても良い。
【００５６】
図１Ｈの工程においてはさらに、前記シリコン基板１１上に、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる薄い絶縁膜１２が形成される。かかるゲート絶縁膜１２の形成は、例えば前記シリコン基板１１の表面を約９００℃でドライ酸化して膜厚が約１ｎｍの下地酸化膜を形成し、その後ＮＯ雰囲気中においてプラズマ窒化を行ってこれを酸窒化膜に変換することにより実行してもよい。この場合、前記プラズマ窒化は、ＮＯ雰囲気中のみならず、Ｎ2Ｏ雰囲気中又はＮＨ3雰囲気中において実行してもよい。また、ゲート酸化膜１２は酸窒化膜に限らず、ＨｆＯ２膜やＨｆＳｉＯ４膜などの高誘電率（High-Ｋ）絶縁膜であってもよい。また各素子領域毎に異なるレジストプロセスを用いることにより、素子領域１１Ａ，１１Ｂで膜厚や膜種などの異なるゲート酸化膜を形成することも可能である。
【００５７】
次に図１Ｉの工程において、図示はしないが、まず前記図１Ｈに示す構造上、すなわち前記ゲート絶縁膜１２上に、ＬＰＣＶＤ（Low Pleasure Chemical Vapor Deposition）法などにより、約６００℃の温度でポリシリコン膜（図示せず）を、例えば約１００ｎｍの膜厚に堆積する。さらに図１Ｉの工程では、前記素子領域１１Ａにおいて前記ポリシリコン膜をレジストパタ―ンで覆い、前記素子領域１１Ｂにおいて前記ポリシリコン膜中にｎ型不純物をイオン注入し、これをｎ型にドープする。例えば、Ｐ（リン）を、加速エネルギ３０ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入する。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン注入種としてＰやＡｓなど１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。さらにアッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを除去する。
【００５８】
さらに今度は前記素子領域１１Ｂにおいて前記ポリシリコン膜をレジストパタ―ンで覆い、前記素子領域１１Ａにおいて前記ポリシリコン膜中にｐ型不純物をイオン注入し、これをｐ型にドープする。例えば、Ｂ（ボロン）を、加速エネルギ７ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー５ＫｅＶ、ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入を行うことができる。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン注入種としてＢやＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。この後、アッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを除去する。
【００５９】
また図１Ｉの工程では、必要に応じて前記ポリシリコン膜に注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、例えば、熱処理温度１０００℃、処理時間約５秒の条件で、半導体基板に対してスパイクアニールを行う。
【００６０】
次に前記図１Ｉの工程では、前記ポリシリコン膜をパターニングし、前記素子領域１１Ａにｐ型ポリシリコンよりなるゲート電極パターン１３Ｇ１を、また前記素子領域１１Ｂにｎ型ポリシリコンよりなるゲート電極パターン１３Ｇ２を形成する。
【００６１】
なお図１Ｉの工程において、前記ゲート電極１３Ｇ１，１３Ｇ２はポリシリコンに限定されるものではなく、アモルファスシリコン膜であってもよい。この場合には、図１Ｉの工程の初めに、前記ポリシリコン膜の代わりにアモルファスシリコン膜を形成すればよい。
【００６２】
次に図１Ｊの工程において前記シリコン基板１１上に、前記シリコン基板１１およびゲート電極パターン１３Ｇ１，１３Ｇ２をその形状に整合して覆う絶縁膜（図示せず）を、例えばＣＶＤ法により形成し、これを前記シリコン基板１１の主面に対して略垂直方向に作用するＲＩＥ法によりエッチバックを行い、前記ゲート電極パターン１３Ｇ１，１３Ｇ２の両側壁面上に、前記絶縁膜よりなるサイドウォールスペーサ１３ＧＷ１，１３ＧＷ２を形成する。かかる絶縁膜は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＬＰＣＶＤ法により、約６００℃の基板温度で約１０ｎｍの膜厚に形成した酸化膜をエッチバックすることで形成することができる。また前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２は、ジクロルシラン（ＳｉＨ2Ｃｌ2）を原料としたＬＰＣＶＤ法により、約６５０℃の基板温度で形成された約１０ｎｍの膜厚のＳｉＮ膜をエッチバックすることで形成することもできる。
【００６３】
なお本実施形態において前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２は必須ではなく、サイドウォール膜の形成工程及びサイドウォールスペーサの形成工程は省略することが可能である。
【００６４】
さらに図１Ｊの工程では、前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２の形成に引き続き、前記シリコン基板１１上の素子領域１１Ａをフォトレジストで保護し、前記素子領域１１Ｂにおいてゲート電極パターン１３Ｇ２およびサイドウォールスペーサ１３ＧＷ２をマスクとして、ポケット注入及びエクステンション注入を行う。その際、前記サイドウォールスペーサ１３ＧＷ２は、前記素子領域１１Ｂへのポケット注入及びエクステンション注入のためのオフセットとして機能する。その結果、図１Ｊに示すように前記チャネル形成が形成される基板部分１１ＣＨ２には、前記ポリシリコンゲート電極１３Ｇ２の両側に、ｐ型のポケット注入領域（図示せず）とｎ型のソース／ドレインエクステンション領域１１ｃ，１１ｄが形成される。
【００６５】
前記素子領域１１Ｂへのポケット注入は、例えばＢを２０ＫｅＶ以下、ドーズ量を５×１０１３ｃｍ−２以下の範囲で好ましくは加速エネルギー１０ＫｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種として、ＢやＩｎ、ＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。
【００６６】
前記素子領域１１Ｂにおける前記ソース／ドレインエクステンション領域１１ｃ，１１ｄの形成は、例えばＡｓ（ヒ素）を加速エネルギー５ＫｅＶ以下、ドーズ量２×１０１３〜２×１０１５の範囲で、好ましくは加速エネルギー３ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種としてＡｓ，Ｐ、Ｓｂなどを１種類以上注入しても良い。またプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。
【００６７】
図１Ｊの工程において前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２の形成工程を省略している場合には、前記ポケット注入領域を形成するためのイオン注入、および前記ソース／ドレインエクステンション領域１１ｃ，１１ｄを形成するためのイオン注入は、前記ゲート電極パターン１３Ｇ２をマスクとして行われる。
【００６８】
また前記図１Ｊの工程では、前記シリコン基板１１上の素子領域１１Ａに、同様にしてｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域１１ａ，１１ｂの形成を行う。
【００６９】
より具体的には、前記素子領域１１Ｂをレジストパタ―ンで保護し、前記素子領域１１Ａにおいてゲート電極パターン１３Ｇ１および前記ゲ―ト電極パターン１３Ｇ１に形成されたサイドウォールスペーサ１３ＧＷ１をマスクとして前記素子領域１１Ａにポケット注入及びエクステンション注入を行う。その際、前記サイドウォールスペーサ１３ＧＷ１は、前記シリコン基板１１の素子領域１１Ａにポケット注入及びエクステンション注入を行うためのオフセットとして機能する。
【００７０】
前記素子領域１１Ａに対するポケット注入は、例えばＡｓを加速エネルギー１００ＫｅＶ以下、ドーズ量５×１０１３ｃｍ−２以下の範囲で、好ましくは加速エネルギー７０ＫｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、ＰやＡｓ、Ｓｂを１種類以上注入しても良い。
【００７１】
また前記素子領域１１Ａにおいて前記ソース／ドレインエクステンション領域１１ａ，１１ｂを形成するエクステンション注入は、前記素子領域１１Ａに、例えばＢを加速エネルギー２ＫｅＶ以下、ドーズ量２×１０１３〜２×１０１５の範囲で、好ましくは加速エネルギー１ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種としてＢ，ＢＦ２、Ｂ１０Ｈｘなどを１種類以上注入しても良い。またプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。
【００７２】
前記素子領域１１Ａにおいてもポケット不純物元素の注入は前記ｐ型ソース／ドレインエクステンション領域１１ａ，１１ｂより深い位置まで形成される。
【００７３】
なお、前記シリコン基板１１上にｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのための素子領域が複数存在する場合には、前記ポケット注入及びソース／ドレインエクステンション領域の形成のためのイオン注入の条件を、素子領域毎に変えることも可能である。この場合には、前記レジストパタ―ンの形成工程、前記素子領域に対するポケット注入工程、および前記素子領域に対するソース／ドレインエクステンション形成のためのイオン注入工程、及びレジストパタ―ンの除去工程を、素子領域毎に、必要な数だけ繰り返し行うことになる。
【００７４】
前記サイドウォールスペーサ１３ＧＷ１の形成を省略している場合は、前記素子領域１１Ａへのポケット注入及びエクステンション注入を、前記ゲート電極パターン１３Ｇ１をマスクとして行うことができる。
【００７５】
次に図１Ｋの工程において前記シリコン基板１１の全面に、前記サイドウォールスペーサ１３ＧＷ１を担持したゲート電極パターン１３Ｇ１、さらに前記サイドウォールスペーサ１３ＧＷ２を担持したゲート電極パターン１３Ｇ２を覆うように、例えばＳｉＯＮ膜やＳｉＮ膜など、好ましくはＨＦ耐性を有する絶縁膜を、ＬＰＣＶＤ法になどにより、約６００℃以下の低温で、２０〜４０ｎｍの膜厚に形成する。さらにこのようにして形成した絶縁膜をＲＩＥ法によりエッチバックし、前記ゲート電極１３Ｇ１の両側壁面上に、前記サイドウォールスペーサ１３ＧＷ１を介して側壁絶縁膜１３ＳＷ１を、また前記ゲート電極１３Ｇ２の両側壁面上に、前記サイドウォールスペーサ１３ＧＷ２を介して側壁絶縁膜１３ＳＷ２を形成する。
【００７６】
次に図１Ｌの工程において、例えばＡｓを４０ｋｅＶ以下の加速エネルギ下、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲のドーズ量で、好ましくは加速エネルギー３０ＫｅＶ，ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、注入種としてはＡｓやＰを１種類以上注入しても良い。これにより前記素子領域１１Ｂ中、前記ゲート電極１３Ｇ２に対し前記側壁絶縁膜１３ＳＷ２よりも外側の領域にｎ＋型のソース領域１１ｇおよびドレイン領域１１ｈが形成される。
【００７７】
前記図１Ｌの工程では次に前記レジストパターンを除去し、今度は前記素子領域１１Ｂをレジストパターンで保護し、前記素子領域１１Ａに例えばＢを７ｋｅＶ以下の加速エネルギー、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズ量の範囲で、好ましくは加速エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン種としてＢ、ＢＦ２、Ｂ１０Ｈｘなどその他のＢ分子イオンを１種類以上使用しても良い。これにより、前記素子領域１１Ａ中、前記ゲート電極１３Ｇ１に対し前記側壁絶縁膜１３ＳＷ１よりも外側の領域にｐ＋型のソース領域１１ｅおよびドレイン領域１１ｆが形成される。
【００７８】
さらに図１Ｍの工程において前記図１Ｌの構造上に例えばＮｉやＣｏなどの金属膜を堆積し、これを急速熱処理するサリサイドプロセスにより、前記ソース領域１１ｅの表面にＮｉＳｉなどのシリサイド層１４Ｓ１を、前記ドレイン領域１１ｆの表面に同様なシリサイド層１４Ｄ１を、前記ソース領域１１ｇの表面に同様なシリサイド層１４Ｓ２を、前記ドレイン領域１１ｈの表面に同様なシリサイド層１４Ｄ２を、さらに前記ポリシリコンゲート電極１３Ｇ１および１３Ｇ２の表面に同様なシリサイド層１４Ｇ１および１４Ｇ２を、それぞれ形成する。
【００７９】
さらに図１Ｎの工程において前記図１Ｍの構造上に前記素子領域１１Ａにおいては前記ゲート電極１３Ｇ１および側壁絶縁膜１３ＳＷ１を覆うように、また素子領域１１Ｂにおいては前記ゲート電極１３Ｇ２および側壁絶縁膜１３ＳＷ２を覆うように、層間絶縁膜１５を、例えばＴＥＯＳを原料とするプラズマＣＶＤ法により形成され、前記層間絶縁膜１５中には図１Ｏの工程において、それぞれ前記シリサイド層１４Ｓ１，１４Ｄ１，１４Ｓ２および１４Ｄ２を露出するビアホール１５Ａ〜１５Ｄが形成される。
【００８０】
さらに図１Ｐの工程において前記ビアホール１５Ａ〜１５ＤにＷ（タングステン）やＣｕ（銅）よりなるビアプラグ１６Ａ〜１６Ｄを、図示は省略するが、必要に応じてＴａＮやＴｉＮなどのバリアメタル膜とともに形成する。次に、タングステン、バリアメタルを層間絶縁膜表面が露出するところまでＣＭＰ法により研磨し、その後配線層を形成することで本実施形態による半導体装置が製造される。
【００８１】
本実施形態によれば、ソース領域１１ｅあるいは１１ｇ、およびドレイン領域１１ｆあるいは１１ｈの下に局所的に形成された埋込絶縁膜１１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板１１の平坦な表面にゲート絶縁膜１２およびゲート電極１３Ｇ１あるいは１３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板１１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
【００８２】
なお本実施形態において、後で図１０を参照して説明するように、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の代わりに、Ｂで１×１０18ｃｍ-3以上の濃度にドープされたシリコンエピタキシャル層を使うことも可能である。
【００８３】
また本実施形態において、前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２の代わりにシリコン窒化膜（ＳｉＮ）パタ―ンあるいは酸窒化膜（ＳｉＯＮ）パタ―ンを使うことも可能である。
【００８４】
［第２の実施形態］
次に第２の実施形態によるＭＯＳトランジスタの製造工程を、図５Ａ〜図５Ｓを参照しながら説明する。
【００８５】
図５Ａを参照するに、本実施形態ではまず単結晶バルクシリコンよりなるシリコン基板３１上に、形成しようとしているｐチャネルＭＯＳトランジスタの素子領域３１ＡおよびｎチャネルＭＯＳトランジスタの素子領域３１Ｂを画定するようにＳＴＩ構造の素子分離領域３１Ｉ１〜３１Ｉ３を形成する。
【００８６】
次に図５Ｂの工程において前記素子領域３１Ａをレジストパタ―ンにより保護し、素子領域３１Ｂに、例えばＢ（ボロン）を加速エネルギー３００ｋｅＶ以下、ドーズ量５×１０１３以下の範囲で、好ましくは加速エネルギー１５０ＫｅＶ、ドーズ量３×１０１３の条件で注入することでｐ型ウェル１１ＰＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入種としてはＢの他にもＢＦ２やＩｎなどを１種類以上用いても良い。
【００８７】
またその際、前記シリコン基板１１の素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギ１５０ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３０ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件でイオン注入しチャネルストップ注入を行ってもよい。本チャネルストップ注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良く、イオン種としてＢのほかにもＢＦ２やＩｎなどを１種類以上用いても良い。
【００８８】
次に前記ｎチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えば、Ｂを加速エネルギー４０ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量１×１０1３ｃｍ-2の条件で注入する。この際、イオン注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良い。またＢ以外にもＩｎやＢＦ２、Ｂ１０ＨｘなどそのほかのＢ分子イオンを１種類以上使用しても良い。
【００８９】
次に図５Ｂの工程では前記素子領域３１Ａのレジストパターンを除去し、素子領域３１Ｂをレジストパターンで保護した後、今度は前記素子領域３１Ａに例えば、不純物元素としてＰ（リン）を加速エネルギ６００ｋｅＶ以下、ドーズ量５×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３５０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入し、前記ｎ型ウェル１１ＮＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００９０】
またその際、前記シリコン基板１１の素子領域１１Ａに、例えば、Ａｓ（ヒ素）を加速エネルギ３００ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１００ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件下でイオン注入しチャネルストップ注入をおこなってもよい。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００９１】
次に前記ｐチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えばＡｓを加速エネルギー２００ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１３０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入を行なう。この際Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン種としてＰ、Ａｓ、Ｓｂなどを１種類以上使用しても良い。
【００９２】
さらに図５Ｂの工程においては、前記素子領域３１Ｂを覆うレジストパターンをアッシング処理又はＳＰＭ等を用いたＷＥＴ処理により除去し、前記シリコン基板３１に対し、例えば熱処理温度１０００℃、処理時間約１０秒の条件でスパイクアニールを行い、前記シリコン基板３１に注入されたＢ，Ｐ及びＡｓ等の不純物を活性化する。
【００９３】
次に図５Ｃの工程において、前記シリコン基板３１上にまず酸化膜を、例えば約９００℃の基板温度でドライ酸化を行うことにより、約１ｎｍの膜厚に形成し、これを引き続きＮＯ雰囲気中においてプラズマ窒化する。これにより、前記シリコン基板３１の表面には、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる酸窒化膜３２が形成される。なお前記酸窒化膜３２の形成は、Ｎ2Ｏ雰囲気中又はＮＨ3雰囲気中においてプラズマ窒化を行うことにより形成することもできる。
【００９４】
また本実施形態において、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート酸化膜は酸窒化膜に限定されるものではなく、ＨｆＯ２膜やＨｆＳｉＯ４膜などのいわゆる高誘電率（High-Ｋ）絶縁膜であってもよい。また素子領域３１Ａおよび３１Ｂで異なるレジストプロセスを使うことにより、素子領域３１Ａと素子領域３１Ｂで異なる膜厚あるいは膜種のゲート絶縁膜を形成することも可能である。
【００９５】
次に前記図５Ｃの工程では、ＬＰＣＶＤ（Low Pleasure Chemical Vapor Deposition）法により、このようにして形成されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる絶縁膜上に、約６００℃の基板温度で膜厚約１００ｎｍのポリシリコン膜（図示せず）を堆積する。さらに前記ポリシリコン膜上に素子領域３１Ａを覆うレジストパタ―ンを形成し、前記ポリシリコン膜のうち、素子領域３１Ｂに対応する部分にｎ型不純物をイオン注入し、これをｎ型にドープする。例えば、Ｐ（リン）を、加速エネルギ３０ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入する。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン注入種としてＰやＡｓなど１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。この後、前記ポリシリコン膜のうち、前記素子領域３１Ａに対応する部分を覆うレジストパタ―ンを除去する。
【００９６】
さらに図５Ｃの工程では、前記ポリシリコン膜上に素子領域３１Ｂを覆うレジストパターンを形成し、前記ポリシリコン膜のうち素子領域３１Ａに対応する部分にｐ型不純物をイオン注入し、これをｐ型にドープする。このイオン注入は、例えば、Ｂ（ボロン）を、加速エネルギ７ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー５ＫｅＶ、ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入を行うことができる。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン注入種としてＢやＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。さらにアッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを前記ポリシリコン膜のうち、前記素子領域３１Ｂに対応する部分から除去する。
【００９７】
更に、必要に応じて、このように前記ポリシリコン膜に注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、前記シリコン基板３１に対し、例えば熱処理温度１０００℃、処理時間約５秒の条件で、スパイクアニールを行ってもよい。
【００９８】
さらに図５Ｃの工程において、前記ポリシリコン膜を異方性エッチングによりパターニングし、前記素子領域３１Ａにゲート電極パターン３３Ｇ１を、また素子領域３１Ｂにゲート電極パターン３３Ｇ２を、それぞれ前記ゲート絶縁膜３２を介して形成する。
【００９９】
なお図５Ｃの工程において前記ポリシリコン膜のかわりにアモルファスシリコン膜を形成することも可能である。この場合には、前記ゲート電極３１Ｇ１，３１Ｇ２はアモルファスパタ―ンにより構成される。
【０１００】
次に図５Ｄの工程において前記ゲート電極パターン３３Ｇ１，３３Ｇ２の両側壁面上にサイドウォールスペーサ３３ＧＷ１，３３ＧＷ２を、先の実施形態のサイドウォールスペーサ１３ＧＷ１，１３ＧＷ２と同様にして形成し、さらに前記シリコン基板３１上の素子領域３１Ａをフォトレジストで保護し、前記素子領域３１Ｂにおいてゲート電極パターン１３Ｇ２およびサイドウォールスペーサ１３ＧＷ２をマスクとして、ポケット注入及びエクステンション注入を行い、ｐ型のポケット注入領域（図示せず）とｎ型のソース／ドレインエクステンション領域３１ｃ，３１ｄを、先の実施形態のポケット注入領域およびソース／ドレインエクステンション領域１１ｃ，１１ｄと同様に形成する。
【０１０１】
また前記図５Ｄの工程では、前記シリコン基板３１上の素子領域３１Ａに、同様にしてｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域３１ａ，３１ｂを、先の実施形態のｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域１１ａ，１１ｂと同様にして形成する。
【０１０２】
次に図５Ｅの工程において、前記図５Ｄのゲート電極パターン３３Ｇ１，３３Ｇ２上にそれぞれのサイドウォールスペーサ３３ＧＷ１，３３ＧＷ２を介して側壁絶縁膜３３ＳＷ１，３３ＳＷ２を、前記側壁絶縁膜１３ＳＷ１および１３ＳＷ２と同様にして形成する。
【０１０３】
さらに図５Ｅの工程では、前記側壁絶縁膜３３ＳＷ１〜３３ＳＷ２をマスクとしたドライエッチングを、先の実施形態の図１Ｂの工程と同様にしてＣｌ２やＨＣｌをエッチングガスとして行い、その結果、前記シリコン基板３１中、前記素子領域３１Ａにおいては前記ゲート電極パターン３３Ｇ１および側壁絶縁膜３３ＧＷ１で覆われ、形成しようとしているｐチャネルトランジスタのチャネル領域を含む基板部分３３ＣＨ１の外側に、トレンチ３１ＴＡ１，３１ＴＡ２が４０ｎｍ〜１５０ｎｍの深さ形成される。また図５Ｅの工程では前記シリコン基板３１中前記素子領域３１Ｂにおいて、前記ゲート電極パターン３３Ｇ２および側壁絶縁膜３３ＧＷ２で覆われ形成しようとしているｎチャネルトランジスタのチャネル領域を含む基板部分３３ＣＨ２の外側に、トレンチ３１ＴＡ３，３１ＴＡ４が４０ｎｍ〜１５０ｎｍの深さに形成される。
【０１０４】
なお図５Ｅの工程では、前記ゲート電極パターン３３Ｇ１および３３Ｇ２上に、図示はしないが、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２と同様なマスクパターンが形成されており、前記トレンチ３１ＴＡ１，３１ＴＡ２の形成の際にゲート電極パターン３３Ｇ１，３３Ｇ２がエッチングされるのを防いでいる。このマスクパタ―ンは、例えばあとで説明する図５Ｉの工程において除去される。
【０１０５】
次に図５Ｆの工程において、選択エピタキシャル成長技術を用いて、前記図５Ｅの構造上のトレンチ３１ＴＡ１〜３１ＴＡ４中に、ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を、先の実施形態の場合と同様にエピタキシャルに形成し、さらにその上にシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４をエピタキシャル形成することで前記トレンチ３１ＴＡ１〜３１ＴＡ４を充填する。
【０１０６】
例えば、ジクロロシランとモノゲルマンと塩化水素と水素の混合ガスを用いたＣＶＤ法により、先の実施形態と同様な条件下で、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を２０ｎｍ〜８０ｎｍの厚さに形成し、次に前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４上にそれぞれ前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４を、ジクロロシランと塩化水素と水素の混合ガスを用いたＣＶＤ法により、やはり先の実施形態と同様な条件下で２０ｎｍ〜７０ｎｍの厚さに形成する。
【０１０７】
なお図５Ｅの工程から図５Ｆの工程に移行する際には、ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の形成は、例えば図６Ａに示すように前記トレンチ３１ＴＡ１〜３１ＴＡ４の底面のみならず、前記基板部分３１ＣＨ１，３１ＣＨ２を画成する側壁面においても発生することがあるが、このような側壁面に成長するＳｉＧｅ混晶層の膜厚は底面に成長するＳｉＧｅ混晶層の膜厚よりもはるかに小さいため、ＳｉＧｅ混晶層がトレンチ３１ＴＡ１〜３１ＴＡ４の側壁面に成長しても、図６Ｂに示すように等方的に作用する、あるいは前記側壁面に対して斜めに作用するドライあるいはウェットエッチングを行うことにより、前記側壁面に成長したＳｉＧｅ混晶層を除去することにより、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４上に形成されるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４については、前記トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面において前記基板領域３１ＣＨ１および３１ＣＨ２を構成するシリコン基板３１と格子整合させることが可能である。
【０１０８】
なお図５Ｅにおけるトレンチ３１ＴＡ１〜３１ＴＡ４の形成の際、ドライエッチング工程の後にウェットエッチング工程を行い、前記基板部分３１ＣＨ１，３１ＣＨ２の側壁面に例えば（１００）などの結晶面を露出させることも可能である。
【０１０９】
図５Ｆの工程では、さらに例えばフッ酸を使ったウェットエッチングやシリコン酸化膜のドライエッチングなどにより、前記素子分離構造３１Ｉ１〜３１Ｉ３を構成する素子分離絶縁膜を後退させ、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の側壁面を露出させる。
【０１１０】
なお図５Ｆの工程において、先に前記素子分離構造３１Ｉ１〜３１Ｉ３を構成する素子分離絶縁膜を後退させておき、その後で前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４のエピタキシャル成長および前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４のエピタキシャル成長を行うことも可能である。
【０１１１】
前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４やシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４は、前記シリコン基板３１を構成するシリコン結晶面が露出した箇所にのみ、（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットを形成して成長するため、このように先に素子分離構造３１Ｉ１〜３１Ｉ３を構成する素子分離絶縁膜を後退させておいても、ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４やシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が素子分離領域３１Ｉ１〜３１Ｉ３上にせり出すように成長することはない。
【０１１２】
なお図５Ｆで得られた構造において、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の側壁面、あるいは前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の側壁面は、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
【０１１３】
次に図５Ｇの工程において、先の実施形態と同様に、例えば塩素（Ｃｌ2）と水素の混合ガス、あるいは塩化水素ガスを使ったドライエッチングにより、あるいはフッ酸や硝酸や酢酸などの混合液を使ったウェットエッチングにより、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を前記シリコン基板３１およびシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４に対して選択的にエッチングし、前記シリコン基板３１中に前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の形成領域にそれぞれ対応して、ボイド３１Ｖ１〜３１Ｖ４を形成する。
【０１１４】
なお図５Ｇの工程では、前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２は前記基板領域３１ＣＨ１に、またシリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４は前記基板領域３１ＣＨ２にエピタキシャルに格子整合しており、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を選択的に除去しても前記基板領域３１ＣＨ１あるいは基板領域３１ＣＨ２から脱離することはない。
【０１１５】
また図５Ｇのエッチング工程をドライエッチングにより行う場合、図５Ｆにおける素子分離絶縁膜３１Ｉ１〜３１Ｉ３を後退させるエッチングを前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の成膜前に行っておけば、素子分離絶縁膜３１Ｉ１〜３１Ｉ３を後退させるエッチングをウェットエッチングで行う場合であっても、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の成膜、および図５Ｇの選択エッチング工程を、同一の処理装置内において連続して、すなわち途中で被処理基板を取り出すことなく実行することが可能である。
【０１１６】
本実施形態においても前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４としてはＧｅを原子分率で２０％程度含むものが使われるが、エピタキシャル成長可能な範囲ないでより多量のＧｅを、例えば原子分率で４０％程度含むものを使うことも可能である。先の図５の関係から、このように高濃度でＧｅを含むＳｉＧｅ混晶を前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として使うことにより、図５Ｇのエッチング工程におけるエッチングの選択性を向上させることができる。またＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として、必要に応じてＳｉＧｅＣ混晶を使うことも可能である。
【０１１７】
次に図５Ｈの工程において前記図５Ｇの構造上にシリコン酸化膜やシリコン窒化膜を主成分とする埋込絶縁膜３１ＩＦを、ステップカバレッジに優れた成膜方法、例えばＡＬＤ法やＣＶＤ法、ＳＯＧ法などにより堆積し、前記ボイド３１Ｖ１〜３１Ｖ４を前記埋込絶縁膜３１ＩＦにより充填する。図示の例では、前記埋込絶縁膜３１ＩＦをＡＬＤ法により形成している。このときの成膜条件としては、例えばテトラジメチルアミノシラン（ＴＤＭＡＳ）やオゾン（Ｏ３）を原料ガスとして温度３００〜６００℃で成膜した。原料ガスとしては他にＢＴＢＢＡＳや酸素（Ｏ２）を用いても良い。なお本実施形態でも、先の実施形態と同様に前記ボイド３１Ｖ１〜３１Ｖ４が前記埋込絶縁膜３１ＩＦにより完全に充填される必要はなく、未充填部が一部に残留してもよい。
【０１１８】
次に図５Ｉの工程において前記図５Ｈの構造に対してウェットあるいはドライエッチングを行い、前記埋込絶縁膜３１ＩＦを、前記シリコンエピタキシャル膜３１ＥＳ１〜３１ＥＳ４の表面、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２の表面および前記ゲート電極３３Ｇ１，３３Ｇ２の露出表面から除去する。図５Ｉの工程では、前記６Ｇのエッチング工程の結果、前記シリコンエピタキシャル膜３１ＥＳ１〜３１ＥＳ４の側壁面には、素子分離構造３１Ｉ１〜３１Ｉ３に対応して、当初の素子分離溝に対応する溝部３１ＴＩ１〜３１ＴＩ３が形成されている。
【０１１９】
さらに図５Ｉの段階では前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２は前記図５Ｇのエッチング工程などにより後退しているため、図５Ｊの工程において、いったん前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２を除去し、新たな側壁絶縁膜を前記ゲート電極３３Ｇ１および３３Ｇ２の側壁面上に形成する。
【０１２０】
より具体的には、図５Ｋの工程において図５Ｊの構造上にシリコン酸化膜あるいはシリコン窒化膜、さらにはシリコン酸化膜とシリコン窒化膜の積層膜などの絶縁膜３４をＣＶＤ法により、下地構造に整合する形状で堆積し、図５Ｌの工程において前記絶縁膜３４をエッチバックする。これにより前記ゲート電極３３Ｇ１の両側壁面に新たな側壁絶縁膜３３ＳＷ３が、また前記ゲート電極３３Ｇ２の両側壁面に新たな側壁絶縁膜３３ＳＷ４が形成される。なお図５Ｌの状態では、前記溝部３１Ｉ１〜３１Ｉ３の側壁面に前記絶縁膜３４が残留しているのがわかる。
【０１２１】
次に図５Ｍの工程において前記図５Ｌの素子領域３１ＡをレジストパターンＲ３１により保護し、素子領域３１ＢにＡｓなどのｎ型不純物元素を、前記ゲート電極３３Ｇ２および側壁絶縁膜３３ＳＷ４をマスクに、例えばＡｓを４０ｋｅＶ以下の加速エネルギ下、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲のドーズ量で、好ましくは加速エネルギー３０ＫｅＶ，ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、注入種としてはＡｓやＰを１種類以上注入しても良い。これにより、前記シリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４に、ｎ型のソース領域３１ｇおよびドレイン領域３１ｈを、先に前記基板部分３１ＣＨ２に形成したソースエクステンション領域３１ｃおよびドレインエクステンション領域３１ｄよりも深く形成する。
【０１２２】
次に図５Ｎの工程において前記レジストパターンＲ３１を除去し、新たに図５Ｌの素子領域３１ＢをレジストパターンＲ３２により保護する。さらに素子領域３１Ａにｐ型不純物元素を、前記ゲート電極３３Ｇ１および側壁絶縁膜３３ＳＷ３をマスクに、例えばＢを７ｋｅＶ以下の加速エネルギー、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズ量の範囲で、好ましくは加速エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン種としてＢ、ＢＦ２、Ｂ１０Ｈｘなどその他のＢ分子イオンを１種類以上使用しても良い。これにより、前記シリコンエピタキシャル層３１ＥＳ１および３１ＥＳ２に、ｐ型のソース領域３１ｅおよびドレイン領域３１ｆを、先に前記基板部分３１ＣＨ１に形成したソースエクステンション領域３１ａおよびドレインエクステンション領域３１ｂよりも深く形成する。
【０１２３】
さらに図５Ｏの工程において露出シリコン面上に、すなわち前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４の露出表面および前記ポリシリコンゲート電極３１Ｇ１および３１Ｇ２の露出表面に、ＮｉＳｉなどの低抵抗シリサイド層３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆを、それぞれサリサイド法などにより形成する。
【０１２４】
あるいは前記図５Ｌの工程の後、前記溝部３１ＴＩ１〜３１ＴＩ３から残留している絶縁膜３４を、例えばＨＦを使ったウェットエッチングなどにより除去し、得られた構造に対してシリサイド形成を行うことにより、図５Ｐに示す構造を得ることも可能である。図５Ｐの構造では、前記シリサイド層３６ａ〜３６ｄは、それぞれ前記溝部３１ＴＩ１〜３１ＴＩ３の側壁面を覆って形成される。
【０１２５】
さらに図５Ｑの工程において、前記１Ｎの工程と同様にして層間絶縁膜３７が前記溝部３１ＴＩ１〜３１ＴＩ３を充填して形成され、前記図５Ｒの工程において前記層間絶縁膜３７中に、前記ｎ型ソース領域３１ｅ，ｎ型ドレイン領域３１ｆ，ｐ型ソース領域３１ｇおよびｐ型ドレイン領域３１ｈを覆うシリサイド膜３６ａ〜３６ｄをそれぞれ露出するビアホール３７Ａ〜３７Ｄがそれぞれ形成される。
【０１２６】
さらに図５Ｓの工程において前記ビアホール３７Ａ〜３７Ｄに、それぞれ前記シリサイド膜３６ａ〜３６ｄとコンタクトするビアプラグ３８Ａ〜３８Ｄを形成する。
【０１２７】
本実施形態においても、ソース領域３１ｅあるいは３１ｇ、およびドレイン領域３１ｆあるいは３１ｈの下に局所的に形成された絶縁構造３１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板３１の表面にゲート絶縁膜３２およびゲート電極３３Ｇ１あるいは３３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板１１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
【０１２８】
［第３の実施形態］
図７Ａ〜図７Ｃは、前記図５Ｉの工程に引き続き、前記第２の実施形態の一変形例として実行される第３の実施形態による半導体装置の製造工程を示す図である。ただし図８Ａ〜８Ｃ中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また図７Ａは図５Ｉと同じであり説明を省略する。
【０１２９】
本実施形態では図７Ａの工程の後、先の図５Ｊの工程と異なり、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２を除去することなく、その後の工程を実行する。
【０１３０】
すなわち図７Ｂの工程において前記図５Ｍの工程に対応するイオン注入工程を、前記ゲート電極３３Ｇ２およびその側壁絶縁膜３３ＳＷ２をマスクに、また前記図５Ｎの工程に対応するイオン注入工程を、前記ゲート電極３３Ｇ１およびその側壁絶縁膜３３ＳＷ１をマスクに実行する。その結果、前記シリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４にｎ型のソース領域３１ｇおよびドレイン領域３１ｈが形成され、また前記シリコンエピタキシャル層３１ＥＳ１および３１ＥＳ２にｐ型のソース領域３１ｅおよびドレイン領域３１ｆが形成される。なお図７Ｂの工程においては先の図５Ｇの選択エッチングの結果、前記側壁絶縁膜３３ＳＷ１および３３ＳＷ２が後退しており、その結果前記ソース領域３１ｅおよびドレイン領域３１ｆは前記基板領域３１ＣＨ１中、側壁絶縁膜３３ＳＷ１の外壁面に対応する位置まで延在する。同様に図７Ｂの工程において前記ソース領域３１ｇおよびドレイン領域３１ｈは前記基板領域３１ＣＨ２中、前記側壁絶縁膜３３ＳＷ２の外壁面に対応する位置まで延在する。
【０１３１】
さらに図７Ｃの工程において前記図７Ｂの露出シリコン面にサリサイド法によりシリサイド層を形成することにより、先に図５Ｐで説明したように前記ｐ型ソース領域３１ｅにシリサイド層３６ａが、ｐ型ドレイン領域３１ｆにシリサイド層３６ｂが、前記ｐ型ソース領域３１ｇにシリサイド層３６ｃが、ｐ型ドレイン領域３１ｈにシリサイド層３６ｄが、また前記ポリシリコンゲート電極３３Ｇ１の上面にシリサイド層３６ｅが、ポリシリコンゲート電極３３Ｇ２の上面にシリサイド層３６ｆが形成される。
【０１３２】
図７Ｃの工程の後、前記図５Ｑ〜図５Ｓの工程を実行することにより、前記シリコン基板１１上に前記図５Ｓと同様な構造を有する半導体装置が形成される。ただし本実施形態では、先にも説明したように、前記ソース領域３１ｅおよびドレイン領域３１ｆは前記基板領域３１ＣＨ１中、側壁絶縁膜３３ＳＷ１の外壁面に対応する位置まで延在する。同様に図７Ｂの工程において前記ソース領域３１ｇおよびドレイン領域３１ｈは前記基板領域３１ＣＨ２中、前記側壁絶縁膜３３ＳＷ２の外壁面に対応する位置まで延在している。
【０１３３】
本実施形態でも、先の実施形態と同様に、ソース領域３１ｅあるいは３１ｇ、およびドレイン領域３１ｆあるいは３１ｈの下に局所的に形成された絶縁構造３１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板３１の平坦な表面にゲート絶縁膜３２およびゲート電極３３Ｇ１あるいは３３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板１１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
【０１３４】
またその際、本実施形態では側壁絶縁膜３３ＳＷ１，３３ＳＷ２を図５Ｇの選択エッチング工程の後も引き続き側壁絶縁膜として使うため、先の実施形態における図５Ｊ〜図５Ｌの工程、および溝部３１ＴＩ１〜３１ＴＩ３に残る絶縁膜３４の除去プロセスが不要となり、半導体装置の製造工程が簡素化される。
【０１３５】
なお上記の各実施形態において、例えば図１Ｋの工程に引き続き、図８Ａに示すように前記シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ４をその下の埋込絶縁膜１１ＩＦに対して選択的に、ウェットエッチングあるいはドライエッチングにより除去し、図８Ｂの工程において、形成された溝部に素子領域１１ＡにおいてはＳｉＧｅ混晶層１１ＳＧＶ１および１１ＳＧＶ２を、また素子領域１１ＢにおいてはＳｉＣ混晶層１１ＳＣＶ１および１１ＳＣＶ２を、前記基板部分１１ＣＨ１，１１ＣＨ２を構成するシリコン単結晶に対してエピタキシャルに成長させることにより埋め込む。これにより、前記素子領域３１Ａに形成されるｐチャネルＭＯＳトランジスタのチャネル領域に一軸性圧縮応力を、また前記素子領域３１Ｂに形成されるｎチャネルＭＯＳトランジスタのチャネル領域に一軸性引張応力が誘起され、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの動作速度を向上する。
【０１３６】
またその際、図８Ｃに示すように、前記ｐチャネルＭＯＳトランジスタのソース領域１１ｅおよびドレイン領域１１ｆ、前記ｎチャネルＭＯＳトランジスタのソース領域１１ｇおよび１１ｈの形成、およびシリサイド層１４Ｓ１，１４Ｄ１，１４Ｓ２，１４Ｄ２，１４Ｇ１，１４Ｇ２の形成の後、前記ｐチャネルＭＯＳトランジスタ上に前記ゲート電極１３Ｇ１および側壁絶縁膜１３ＳＷ１を覆ってＳｉＮなどの圧縮応力膜１７Ａを形成し、前記ｎチャネルＭＯＳトランジスタ上に前記ゲート電極１３Ｇ２および側壁絶縁膜１３ＳＷ２を覆ってＳｉＮなどの圧縮応力膜１７Ｂを形成することにより、前記ｐチャネルＭＯＳトランジスタの一軸性圧縮応力を、また前記ｎチャネルＭＯＳトランジスタの一軸性引張応力を増大させることも可能である。
【０１３７】
なお図８Ａ〜図８Ｃ中、先に説明した部分に対応する部分には同一の参照符号を付し、さらなる説明は省略する。
【０１３８】
［第４の実施形態］
図９Ａ〜図９Ｄは、第４の実施形態による半導体装置の製造方法を示す図である。以下の例ではｎチャネルＭＯＳトランジスタの製造方法について説明するが、ｐチャネルＭＯＳトランジスタも同様にして製造することができる。
【０１３９】
図９Ａを参照するに、シリコン基板５１上にはＳＴＩ構造の素子分離領域５１Ｉにより素子領域５１Ａが画定されているが、前記素子分離領域５１Ｉを形成する素子分離絶縁膜は、ＨＦなどによるウェットエッチング処理により後退させられている。その結果、前記素子分離領域５１Ｉとの境には、シリコン基板５１の角部が露出されるが、本実施形態では、このようなシリコン基板５１に対して非酸化性雰囲気、例えば水素雰囲気中における、例えば１０００℃の温度で１０秒間の熱処理を行うことにより、前記角部を図９Ａ中に破線で示すように、丸めている。
【０１４０】
また前記図９Ａの構造では、前記素子領域５１Ａ中のチャネル領域に対応して、前記シリコン基板５１上にゲート絶縁膜５２を介してポリシリコンゲート電極５３Ｇが形成され、前記ポリシリコンゲート電極５３Ｇの両側壁面上にシリコン酸化膜よりなるサイドウォールスペーサ５３ＧＷとシリコン窒化膜やシリコン酸窒化膜などよりなる側壁絶縁膜５３ＳＷが順次形成されている。
【０１４１】
また図９Ａの工程では、前記ゲート電極５３Ｇの形成後、前記側壁絶縁膜５３ＳＷの形成前に、前記シリコン基板５１中に、前記ゲート絶縁膜５３Ｇおよびサイドウォールスペーサ５３ＧＷをマスクにＡｓあるいはＰをイオン注入することにより、ソースエクステンション領域５１ａおよびドレインエクステンション領域５１ｂが形成されている。
【０１４２】
さらにこのように処理したシリコン基板５１に対し、図９Ａの工程では、前記ポリシリコンゲート電極５３Ｇおよびサイドウォールスペーサ５３ＧＷ、さらに側壁絶縁膜５３ＳＷをマスクにドライエッチングおよびＴＭＡＨをエッチャントとしてウェットエッチングを行い、前記素子領域５１Ａ中に前記ポリシリコンゲート電極５３Ｇおよびサイドウォールスペーサ５３ＧＷ、さらに側壁絶縁膜５３ＳＷにより覆われた基板部分５１ＣＨの両側に、ファセット５１ｔａおよび５１ｔｂにより側壁面が楔形に画成されたトレンチ５１ＴＡおよび５１ＴＢを形成する。
【０１４３】
次に図９Ｂの工程において、前記図９Ａの構造上にＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２を、先の実施形態におけるＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３，３１ＳＧ４の場合と同様な条件で、２０ｎｍ〜８０ｎｍ、好ましくは約５０ｎｍの膜厚にエピタキシャル成長させる。このようにしてエピタキシャル成長したＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２は、先の実施形態におけるＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３，３１ＳＧ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面５１ｔｃ，５１ｔｄを形成して成長する。
【０１４４】
さらに図９Ｂの工程では、前記ＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２のエピタキシャル成長に引き続き、シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２を、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４の場合と同様な条件で、７０ｎｍ〜２０ｎｍ、好ましくは５０nmの膜厚にエピタキシャル成長させる。
【０１４５】
このようにしてエピタキシャル成長したシリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２は、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面５１ｔｅ、５１ｔｆを形成して成長する。
【０１４６】
なお本実施形態においても、前記ＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２の側壁面５１ｔｃ，５１ｔｄ、あるいは前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の側壁面５１ｔｅ，５１ｔｆは、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
【０１４７】
なお図９Ｂの工程では、前記ＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２、また前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の成長に伴い、前記ポリシリコンゲート電極５３Ｇ上には多結晶ＳｉＧｅパタ―ン５３ｐＳＧおよびポリシリコンパタ―ン５３ｐＳが形成されているのがわかる。
【０１４８】
また本実施形態においても、先に図６Ａおよび図６Ｂで説明したように、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２の形成後、短時間等方性エッチングを行い、前記基板部分５１ＣＨの側壁面ｔ１ｔｂ，５１ｔａに這い上がった形で成長したＳｉＧｅ混晶層を除去するのが好ましい。
【０１４９】
このようにして得られた図９Ｂの構造では、前記側壁面５１ｔｃと５１ｔｅ、また前記側壁面５１ｔｄと５１ｔｆとは、互いに平行、もしくは厳密に平行ではなくても平行に近い関係にあり、その結果、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２が７０ｎｍ〜２０ｎｍ程度の膜厚を有していたとしても、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２をそれぞれの側壁面５１ｔｃおよび５１ｔｄにおいて覆う部分においては、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の膜厚は、せいぜい５ｎｍ程度と薄いことに注意すべきである。
【０１５０】
このため本実施形態では図９Ｃに工程において図９Ｂの構造に対し、前記シリコン基板５１の主面に対し略垂直方向に作用する異方性エッチングを、例えばＨＣｌをエッチングガスとして、例えば１〜３０Ｔｏｒｒ、好ましくは１５Ｔｏｒｒの全圧下で、６００〜７５０℃の温度で、好ましくは７００℃の温度で、水素ガス分圧を１５００Ｐａ〜２５００Ｐａ、好ましくは２０００Ｐａに設定し、塩化水素ガス分圧を４０Ｐａ〜６０Ｐａ、好ましくは４９Ｐａに設定しの条件下で実行することで、ファセット上の薄いＳｉ層をエッチングし、その下のＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２を、その側壁面５１ｔｃ，５１ｔｄ全面にわたり、簡単に露出させることができる。また図９Ｃの工程では、前記シリコン基板５１への異方性エッチングの結果、前記ゲート電極５３Ｇ上において前記多結晶ＳｉＧｅパタ―ン５３ｐＳＧ上に形成されていたポリシリコンパタ―ン５３ｐＳが消失している。
【０１５１】
そこで、図９Ｄの工程において、露出したＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２を、つづけて同じガス雰囲気のもとに曝し、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２に対し、例えば１．４ｎｍ／分の速度で選択的にエッチングする。前記選択的エッチングの結果、図９Ｄに示すように、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の下には、ボイド５１Ｖ１，５１Ｖ２がそれぞれ形成される。
【０１５２】
選択エッチングを上記の条件を行った場合、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２とシリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２との間に１００：１程度の選択比が実現される。なお図９Ｄの工程では、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２の選択的エッチングの結果、前記ゲート電極５３Ｇ上の多結晶ＳｉＧｅパタ―ン５３ｐＳＧが消失している。
【０１５３】
次に先の図５Ｈ〜図５Ｓと同様な工程を行うことにより、図９Ｅに示すように、前記ボイド５１Ｖ１，５１Ｖ２を埋込絶縁膜５１ＩＦで充填し、前記シリコンエピタキシャル層５１ＥＳ１にｎ型のソース拡散領域５１ｃを、前記シリコンエピタキシャル層５１ＥＳ２にｎ型のドレイン拡散領域５１ｄを形成し、さらに前記ゲート電極５３Ｇ上にシリサイド層５４Ｇを形成した後、前記シリコン基板５１上に前記ゲート電極５３Ｇおよび側壁絶縁膜５３ＳＷを覆うように層間絶縁膜５４を形成し、前記層間絶縁膜５４中に、前記ソース拡散領域５１ｃとドレイン拡散領域５１ｄにそれぞれシリサイド層５４Ｓおよび５４Ｄを介してコンタクトをするビアプラグ５４Ａおよび５４Ｂを形成することで、所期のｎチャネルＭＯＳトランジスタが得られる。
【０１５４】
ｐチャネルＭＯＳトランジスタの場合も同様であり、さらなる説明は省略する。
【０１５５】
本実施形態によれば、前記図９Ｃの工程において前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２を露出する工程およびボイド５１Ｖ１，５１Ｖ２の形成が、単純なエッチング工程により実行可能となり、半導体装置の製造工程を簡素化することができる。特に本実施形態によれば、前記図９ＢのＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２の形成から図９Ｄのボイド５１Ｖ１，５１Ｖ２の形成までを、同一の基板処理装置中において、シリコン基板５１を大気中に取り出すことなく、連続して実行することができる。
【０１５６】
［第５の実施形態］
以上の実施形態では、最初のシリコン基板中にトレンチを形成し、前記トレンチにＳｉＧｅ混晶層とシリコンエピタキシャル層とをエピタキシャル成長させた後、前記ＳｉＧｅ混晶層を選択エッチングすることにより、半導体装置のソース領域およびドレイン領域の下に絶縁領域を形成していた。
【０１５７】
一方、シリコン層のエッチング速度はどのドーピング濃度によっても変化することが従来知られている。
【０１５８】
図１０は、Ｂでドープしたシリコン層をフッ酸（ＨＦ）と硝酸（ＨＮＯ３）と酢酸（ＣＨ３ＣＯＯＨ）を１：３：８の割合で含むエッチャントによりウェットエッチングした場合のエッチング速度と、膜比抵抗の関係を示すグラフである（非特許文献２）。膜比抵抗は、膜中の不純物元素の濃度が増大すると減少する。
【０１５９】
図１０を参照するに、膜の比抵抗が１×１０-2Ωｃｍを切ったあたりで急減を初めており、この比抵抗の値は、１×１０18ｃｍ-2の膜中Ｂ濃度に対応することから、前記ＳｉＧｅ混晶層１５ＳＧ１，１５ＳＧ２の代わりに、Ｂを１×１０18ｃｍ-2以上の濃度で含むシリコンエピタキシャル層を使っても、図９Ｅの構造を得ることができるのがわかる。
【０１６０】
なお図１０において１×１０−３Ωｃｍの比抵抗が、１×１０20ｃｍ-2のＢ濃度に相当する。
【０１６１】
このようなＢを高濃度で含むシリコンエピタキシャル層は、例えば図９Ｄの工程において、１３３〜２６６０Ｐａ（１〜２０Ｔｏｒｒ）、好ましくは１３３０Ｐａ（１０Ｔｏｒｒ）の全圧下、５００〜６５０℃、好ましくは５５０℃の基板温度で水素ガス分圧を１６００Ｐａ〜１５００Ｐａ、好ましくは１３００Ｐａに設定し、モノシランガス分圧を４Ｐａ〜１０Ｐａ、好ましくは６Ｐａに設定し、ドーパントガスとしてジボランガスを、１×１０-3Ｐａ〜２×１０-3Ｐａ、好ましくは１．３×１０-3Ｐａの分圧に設定することで形成することができる。
【０１６２】
本実施形態によればシリコン基板５１、あるいはその上のシリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２に対して格子整合組成が限られるＳｉＧｅ混晶層５１ＧＳ１，５１ＧＳ２の代わりに、格子整合が補償されるシリコンエピタキシャル層を形成し、かつ、かかるシリコンエピタキシャル層を選択的にエッチング除去することが可能であるため、半導体装置の製造が容易になる。
【０１６３】
同様に、先の第１〜第４の実施形態においても、それぞれのＳｉＧｅ混晶層を、このようなＢを高濃度で含むシリコンエピタキシャル層に置き換えることが可能である。
【０１６４】
図１１Ａ〜図１１Ｃは、第５の実施形態による半導体装置の製造方法を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１６５】
以下の例ではｎチャネルＭＯＳトランジスタの製造方法について説明するが、ｐチャネルＭＯＳトランジスタも同様にして製造することができる。
【０１６６】
図１１Ａを参照するに、図１１Ａの工程は、先の実施形態における図９Ａの工程に引き続き実行される工程であり、前記図９Ａの構造上に、Ｂにより、１×１０18ｃｍ-3以上の濃度でドープされたｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２を、上に説明した条件下で、２０ｎｍ〜８０ｎｍ、好ましくは約５０ｎｍの膜厚にエピタキシャル成長させる。このようにしてエピタキシャル成長したｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２は、先の実施形態におけるＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３，３１ＳＧ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面６１ｔｃ、６１ｔｄを形成して成長する。
【０１６７】
さらに図１１Ｂの工程では、前記ｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２のエピタキシャル成長に引き続き、シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２を、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４の場合と同様な条件で、７０ｎｍ〜２０ｎｍ、好ましくは５０nmの膜厚にエピタキシャル成長させる。
【０１６８】
このようにしてエピタキシャル成長したシリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２は、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面５１ｔｅ、５１ｔｆを形成して成長する。
【０１６９】
なお本実施形態においても、前記ｐ型シリコンエピタキシャル６１ＤＳ１および６１ＤＳ２の側壁面６１ｔｃ，６１ｔｄ、あるいは前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の側壁面５１ｔｅ，５１ｔｆは、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
【０１７０】
図１１Ａの工程では、前記ｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２、また前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の成長に伴い、前記ポリシリコンゲート電極５３Ｇ上には、Ｂによりドープされたｐ型ポリシリコンパタ―ン６３ｐＤＳおよびポリシリコンパタ―ン５３ｐＳが形成されているのがわかる。
【０１７１】
また本実施形態においても、先に図６Ａおよび図６Ｂで説明したように、前記ｐ型エピタキシャルシリコン層６１ＤＳ１，６１ＤＳ２の形成後、短時間等方性エッチングを行い、前記基板部分５１ＣＨの側壁面ｔ１ｔｂ，５１ｔａに這い上がった形で成長したｐ型シリコンエピタキシャル層を除去するのが好ましい。
【０１７２】
このようにして得られた図１１Ａの構造では、前記側壁面６１ｔｃと６１ｔｅ、また前記側壁面５１ｔｄと５１ｔｆとは、互いに平行、もしくは厳密に平行ではなくても平行に近い関係にあり、その結果、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２が８０ｎｍ〜２０ｎｍ程度の膜厚を有していたとしても、前記ｐ型シリコンエピタキシャル層６１ＤＳ１，６１ＤＳ２をそれぞれの側壁面６１ｔｃおよび６１ｔｄにおいて覆う部分においては、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の膜厚は、せいぜい５ｎｍ程度と薄い。
【０１７３】
そこで、図１１Ｃの工程において、露出したｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２を、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）と酢酸（ＣＨ３ＣＯＯＨ）を１：３：８の割合で含むエッチャントによりウェットエッチングする。これにより、ファセット上の薄くなっているＳｉ層はエッチングされ、ＢドープされたＳｉが露出されると、ＢドープされたＳｉのエッチレイトがノンドープＳｉよりも速いため、選択的なエッチングが生じる。
【０１７４】
前記選択的エッチングの結果、図１１Ｃに示すように、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の下には、前記ｐ型シリコンエピタキシャル層６１ＤＳ１，６１ＤＳ２に対応してボイド５１Ｖ１，５１Ｖ２がそれぞれ形成される。なお図１１Ｃの工程では、前記ｐ型シリコンエピタキシャル層６１ＥＳ１，６１ＥＳ２の選択的エッチングの結果、前記ゲート電極５３Ｇ上のｐ型ポリシリコンパタ―ン６３ｐＤＳが消失している。
【０１７５】
次に先の図５Ｈ〜図５Ｓと同様な工程を行うことにより、図１１Ｄに示すように、前記ボイド５１Ｖ１，５１Ｖ２を埋込絶縁膜５１ＩＦで充填し、前記シリコンエピタキシャル層５１ＥＳ１にｎ型のソース拡散領域５１ｃを、前記シリコンエピタキシャル層５１ＥＳ２にｎ型のドレイン拡散領域５１ｄを形成し、さらに前記シリコン基板５１上に前記ゲート電極５３Ｇおよび側壁絶縁膜５３ＳＷを覆うように層間絶縁膜５４を形成し、前記層間絶縁膜５４中に、前記ソース拡散領域５１ｃとドレイン拡散領域５１ｄにそれぞれコンタクトをするビアプラグ５４Ａおよび５４Ｂを形成することで、所期のｎチャネルＭＯＳトランジスタが得られる。
【０１７６】
ｐチャネルＭＯＳトランジスタの場合も同様であり、さらなる説明は省略する。
【０１７７】
本実施形態においても、前記図１１Ｂの工程において前記ｐ型シリコンエピタキシャル層６１ＤＳ１，６１ＤＳ２を露出する工程が、単純なエッチング工程により実行可能となり、半導体装置の製造工程を簡素化することができる。
【０１７８】
［第６の実施形態］
図１２は第６の実施形態によるダイナミックスレッショルドＭＯＳ（Ｄｔ−ＭＯＳ）トランジスタ７０の例を示す。
【０１７９】
図１２を参照するに、シリコン基板７１中にはＳＴＩ型の素子分離領域７１Ｉにより素子領域７１Ａが画定されており、前記素子領域７１Ａにはｎ型ウェル７１ＮＷ中に、２つのｎチャネルＭＯＳトランジスタ７０Ａおよび７０Ｂが、トランジスタ７０Ａのドレイン拡散領域とトランジスタ７０Ｂのソース拡散領域を共用して形成されている。
【０１８０】
より詳細には、前記素子領域７１Ａにおいては前記シリコン基板７１上に前記トランジスタ７０Ａのｎ型ポリシリコンゲート電極７３ＧＡと前記トランジスタ７０Ｂのポリシリコンゲート電極７３ＧＢとが、それぞれのゲート絶縁膜７２Ａおよび７２Ｂを介して形成されており、前記シリコン基板７１中には前記ゲート電極７３ＧＡの第１の側、および反対の第２の側に、それぞれｎ型のソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂが形成されている。同様に前記シリコン基板７１中には前記ゲート電極７３ＧＢの第１の側、および反対の第２の側に、それぞれｎ型のソースエクステンション領域７１ｃおよびドレインエクステンション領域７１ｄが形成されている。
【０１８１】
また前記シリコン基板７１中には、前記ゲート電極７３Ａ直下のトランジスタ７０Ａのチャネル領域から見て前記ソースエクステンション領域７１ａの外側にｎ＋型のソース領域７１ｅが形成されており、また前記トランジスタ７０Ａのチャネル領域から見て前記ドレインエクステンション領域７１ｂの外側にｎ＋型のドレイン領域７１ｆが形成されている。
【０１８２】
同様に前記シリコン基板７１中には、前記ゲート電極７３Ｂ直下のトランジスタ７０Ｂのチャネル領域から見て前記ソースエクステンション領域７１ｃの外側にｎ＋型のソース領域７１ｇが、前記トランジスタ７０Ａのドレイン領域７１ｆと共通に形成されており、前記トランジスタ７０Ｂのチャネル領域から見て前記ドレインエクステンション領域７１ｄの外側にはｎ＋型のドレイン領域７１ｈが形成されている。
【０１８３】
また前記トランジスタ７０Ａのチャネル領域にはｐ型のボディ領域７１ＢＡが形成され、前記トランジスタ７０ＡがＤｔ−ＭＯＳトランジスタであることから、前記ボディ領域７１ＢＡは前記ゲート電極７３Ａに、図１２紙面の手前側あるいは向こう側に形成される図示しないコンタクトホールにおいて電気的に接続される。
【０１８４】
同様に前記トランジスタ７０Ｂのチャネル領域にはｐ型のボディ領域７１ＢＢが形成され、前記トランジスタ７０ＢがＤｔ−ＭＯＳトランジスタである場合、前記ボディ領域７１ＢＢは前記ゲート電極７３Ｂに、図１２紙面の手前側あるいは向こう側に形成される図示しないコンタクトホールにおいて電気的に接続される。
【０１８５】
また図１２のトランジスタ７０Ａにおいては、前記ソースエクステンション領域７１ａおよびソース領域７１ｅの直下に、前記素子分離領域７１Ｉまで連続して延在するシリコン酸化膜などよりなる絶縁膜７１Ｉａが形成され、前記ソースエクステンション領域７１ａおよびソース領域７１ｅの寄生容量を低減している。同様に前記トランジスタ７０Ａのドレインエクステンション領域７１ｂおよびドレイン領域７１ｆの直下には、前記トランジスタ７０Ｂのソースエクステンション領域７１ｃおよびソース領域７１ｆの直下まで連続して延在するシリコン酸化膜などよりなる絶縁膜７１Ｉｂが形成され、前記ドレインエクステンション領域７１ｂおよびドレイン領域７１ｆの寄生容量、および前記ソースエクステンション領域７１ｃおよびソース領域７１ｇの寄生容量を低減している。
【０１８６】
さらに前記トランジスタ７０Ｂにおいては、前記ドレインエクステンション領域７１ｄおよびドレイン領域７１ｈの直下に、前記素子分離領域７１Ｉまで連続して延在するシリコン酸化膜などよりなる絶縁膜７１Ｉｃが形成され、前記ドレインエクステンション領域７１ｄおよびドレイン領域７１ｈの寄生容量を低減している。
【０１８７】
その際、図１２の構成では、前記ソース領域７１ｅ，ドレイン領域７１ｆ（ソース領域７１ｇ）およびドレイン領域７１ｈが基板７１中に形成された深いトレンチを充填するように形成されており、このためこれらの領域は十分な膜厚を有し、トランジスタ７０Ａ，７０Ｂのソース抵抗，ドレイン抵抗が低減される。
【０１８８】
また図１２の構成では、前記素子領域７１Ａにおいて前記ｎ型ウェル７１ＮＷを深く形成することにより、前記ｎ型ウェル７１ＮＷによりショートチャネル効果を抑制しつつ、前記トランジスタ７０Ａのｐ型ボディ領域７１ＢＡおよび前記トランジスタ７０Ｂのｐ型ボディ領域７１ＢＢを十分な膜厚で形成することができる。その結果、それぞれのトランジスタ７０Ａ，７０Ｂにおいてボディ抵抗を低減させることができ、高速なＤｔ−ＭＯＳ動作を実現することができる。
【０１８９】
また図１２の構成では、先に述べたように前記ソース領域７１ｅおよびドレイン領域７１ｆ、またソース領域７１ｇおよびドレイン領域７１ｈが深いトレンチを充填して形成されるため、これらの直下に形成される絶縁膜７１Ｉａ，７１Ｉｂ，７１Ｉｃは前記シリコン基板７１中のさらに深い位置に形成され、その結果、前記ボディ領域７１ＢＡと７１ＢＢとが電気的に分離され、トランジスタ７０Ａ，７０Ｂは独立に動作することが可能となる。
【０１９０】
以下、図１３Ａ〜図１３Ｉを参照しながら、図１２のＤｔ−ＭＯＳトランジスタの製造方法を説明する。ただし、以下に説明する方法により製造されるＤｔ−ＭＯＳトランジスタの構造は、図１２のものとはやや異なっている。以下の説明では、トランジスタ７０Ａの製造についてのみ説明するが、トランジスタ７０Ｂも同様にして製造することができる。
【０１９１】
図１３Ａを参照するに、ｐ型シリコン基板７１上に、前記素子領域７１Ａにおいて前記ポリシリコンゲート電極７３ＧＡを、ゲート絶縁膜７２Ａを介して形成し、図１３Ｂに示すように、前記ポリシリコンゲート電極７３ＧＡをマスクに前記シリコン基板７１をドライエッチングし、トレンチ７１ＴＡ，７１ＴＢを前記ゲート電極７３ＧＡの第１の側、および反対の第２の側に形成する。ただし図１３Ａ，図１３Ｂにおいて前記ポリシリコンシリコンゲート電極７３ＧＡ上にはシリコン酸化膜やＳｉＮ膜などよりなるマスクパターン７３Ｇａが形成されており、またその両側壁面には、例えば先の実施形態で説明したＣＶＤ法およびエッチバック法などにより、サイドウォールスペーサ７３ＧＷが形成されている。
【０１９２】
前記シリコン基板７１中にはｐ型ウェル７１ＰＷが上部に、またｎ型ウェル７１ＮＷが前記ｐ型ウェル７１ＰＷの下部に形成されており、前記トレンチ７１ＴＡ，７１ＴＢは、前記ｎ型ウェル７１ＮＷに届かないような深さに形成される。
【０１９３】
図１３Ｂの工程では、前記トレンチ７１ＴＡ，７１ＴＢの形成の結果、前記ゲート電極７１ＧＡの直下には、当初のシリコン基板７１Ａの平坦な表面を含むｐ型のメサ領域７１Ｍが形成される。
【０１９４】
次に図１３Ｃに示すように前記トレンチ７１ＴＡ，７１ＴＢをＳｉＧｅ混晶層７１ＳＧおよびシリコンエピタキシャル層７１ＥＳにより順次充填し、次に図１３Ｄの工程において前記ポリシリコンゲート電極７３ＧＡ上に、前記サイドウォールスペーサ７３ＧＡを介して、ＳｉＮやＳｉＯＮなどのＨＦによるウェットエッチングに対して耐性を有する絶縁膜により側壁絶縁膜７３ＳＷを形成する。
【０１９５】
さらに図１３Ｄの工程では、前記ポリシリコンゲート電極７３ＧＡおよびその上のマスクパタ―ン７３Ｇａ、さらに前記側壁絶縁膜７３ＳＷをマスクに、前記シリコン基板７１を再びドライエッチングし、前記シリコン基板７１中、前記メサ領域７１Ｍから見て前記側壁絶縁膜７３ＳＷの外側にトレンチ７１ＴＣおよび７１ＴＤを、前記ｎ型ウェル７１ＮＷの上端よりも深い位置まで形成する。図１３Ｄの工程の結果、前記ｎ型ウェル７１ＮＷ上に、前記メサ構造７１Ｍを含んで、ｐ型のボディ領域７１ＢＡが形成される。
【０１９６】
さらに図１３Ｅの工程において、前記トレンチ７１ＴＣ，７１ＴＤを充填して、ＳｉＧｅ混晶層７１ＳＧおよびシリコンエピタキシャル層７１ＥＳのエピタキシャル成長を順次行い、図１２の構造において前記絶縁膜７１Ｉａ，７１ＩｂがＳｉＧｅ混晶層７１ＳＧにより置き換えられた構造を得る。
【０１９７】
さらに図１３Ｆの工程において、前記ＳＴＩ型素子分離領域７１Ｉにおいて素子分離絶縁膜を構成するシリコン酸化膜をＨＦを使ったウェットエッチングにより後退させ、素子分離溝の側壁面において前記ＳｉＧｅ混晶層７１ＳＧを露出する。
【０１９８】
さらに図１３Ｇの工程において、前記ＳｉＧｅ混晶層７１ＳＧを、先の実施形態における例えば図１Ｅの工程、あるいは図５Ｇの工程、さらには図９Ｄの工程、図１１Ｃの工程と同様にして選択的にエッチングし、前記ＳｉＧｅ混晶層７１ＳＧに対応してボイド７１Ｖを形成する。
【０１９９】
さらに図１３Ｈの工程において、図１３Ｇの構造上に絶縁膜７４をＡＬＤ法とＣＶＤ法により、あるいはＳＯＤ法により、前記ボイド７１Ｖを充填、あるいは部分的に充填するように形成し、図１３Ｉの工程において前記絶縁膜７１を前記シリコンエピタキシャル層７１ＥＳが露出するまでエッチバックする。
【０２００】
さらに図１３Ｉの工程では、前記側壁絶縁膜７３ＳＷを除去し、先に図１Ｊ〜図１Ｐで説明したプロセスを実行し、前記ゲート電極７３ＧＡを図示しないコンタクトホールにおいて前記ボディ７１ＢＡに電気的に接続することにより、図１２のｎチャネルＤｔ−ＭＯＳトランジスタ７０Ａを製造することができる。図１２中のｎチャネルＤｔ−ＭＯＳトランジスタ７０Ｂについても同様である。また説明は省略するが、以上の説明において導電型を反転させることにより、ｐチャネルＤｔ−ＭＯＳトランジスタも同様に製造することができる。
【０２０１】
なお本実施形態において図１３Ｅの工程の後、図１４Ａに示すように前記側壁絶縁膜７３ＳＷを除去し、ｎ型ソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂを形成した後、改めて前記側壁絶縁膜７３ＳＷに対応して７４ＳＷを形成した後、ｎ＋型ソース領域７１ｃおよび７１ｄを形成する。
【０２０２】
その後、図１４Ｃに示すように前記素子分離絶縁膜７１Ｉを後退させ、ＳｉＧｅ混晶層７１ＳＧを露出させ、図１４Ｄに示すように前記ＳｉＧｅ混晶層７１ＳＧを選択的にエッチング除去し、前記ＳｉＧｅ混晶層７１ＳＧに対応してボイド７１Ｖを形成する。
【０２０３】
さらに図１４Ｅに示すように前記ボイド７１Ｖを充填するように、層間絶縁膜７４を形成する。
【０２０４】
本実施形態では、図１４Ｂの段階で既にソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂ、ソース領域７１ｃおよびドレイン領域７１ｄが形成されているため、図１４Ｅの段階で改めてソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂ、ソース領域７１ｃおよびドレイン領域７１ｄを形成する必要がなく、このため前記ボイド７１Ｖを充填する絶縁膜を兼ねて、層間絶縁膜７４を形成することが可能で、半導体装置の製造工程を簡素化することができる。
【０２０５】
なお、先の図１３Ｈや図１４Ｅの工程において絶縁膜７４を形成する際に、スパッタや高密度プラズマＣＶＤなど、異方性の強い堆積方法を使うことにより、図１５に示すように前記ボイド７１Ｖを前記絶縁膜７４が充填しないようにすることも可能である。
【０２０６】
［第７の実施形態］
図１６Ａ〜図１６Ｃは、前記図１２のＤｔ−ＭＯＳトランジスタ７０Ａを製造する第７の実施形態による製造方法を示す断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０２０７】
本実施形態では、前記図１３Ｂの工程に対応する工程において前記トレンチ７１ＴＡ，７１ＴＢを、前記ｎ型ウェル７１ＮＷを超える深さまで形成し、図１３Ｃに対応する図１６Ａの工程において、前記トレンチ７１ＴＡ，７１ＴＢを、前記ｎ型ウェル７１ＮＷを超える高さまでＳｉＧｅ混晶層７１ＳＧにより充填し、さらに図１６Ｂの工程において、前記ポリシリコンゲート電極７３ＧＡの両側壁面上に、前記サイドウォールスペーサ７３ＧＷを介して側壁絶縁膜７３ＳＷを形成する。さらに図１６Ｂの工程では、前記ポリシリコンゲート電極７３ＧＡおよびその上のマスクパターン７３Ｇａ、さらにサイドウォールスペーサ７３ＧＷおよび側壁絶縁膜７３ＳＷをマスクに前記シリコン基板７１を、前記ｎ型ウェル７１ＮＷの上端を超える深さまでドライエッチングし、前記メサ領域７１Ｍの両側に、底部および側壁面に前記ＳｉＧｅ混晶層７１Ｓを残して、トレンチ７１Ａ，７１Ｂを形成する。
【０２０８】
さらに図１６Ｃの工程で前記トレンチ７１ＴＡをシリコンエピタキシャル層７１ＥＳにより充填し、その後、前記図５Ｇの工程と同様にして前記ＳｉＧｅ混晶層７１ＳＧを選択的に除去し、その結果形成されたボイドを絶縁膜７１Ｉａ，７１Ｉｂにより充填し、さらにゲート電極７３ＧＡを前記ボディ７１ＢＡに電気的に接続することにより、前記図１２に示したのと類似した、図１６Ｄに示す構造のｎチャネルＤｔ−ＭＯＳトランジスタが得られる。
【０２０９】
また以上の説明では、シリコン基板の（１００）面上への半導体装置の製造を例に説明を行ったが、各実施形態において半導体装置の製造はシリコン基板の（１００）面上に限定されるものではなく、他の平坦な結晶面、例えば（１１１）面や（１１０）面上への製造においても有効である。
【０２１０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【０２１１】
１，１１，３１，５１，７１  シリコン基板
２，１１ＳＧ１〜１１ＳＧ３，３１ＳＧ１〜３１ＳＧ４，３１ＳＧＶ１，３１ＳＧＶ２，５１ＳＧ１，５１ＳＧ２  ＳｉＧｅ混晶層
３，１１ＥＳ１〜１１ＥＳ３，３１ＥＳ１〜３１ＥＳ４、５１ＥＳ１，５１ＥＳ２  シリコンエピタキシャル層
１１Ａ，１１Ｂ，３１Ａ，３１Ｂ，５１Ａ，７１Ａ素子領域
１１ＣＨ１，１１ＣＨ２，３１ＣＨ１，３１ＣＨ２，５１ＣＨ  基板部分
１１Ｉ１〜１１Ｉ３，３１Ｉ１〜３１Ｉ３，５１Ｉ，７１Ｉ  ＳＴＩ型素子分離領域
１１ＩＦ，３１ＩＦ，５１ＩＦ，７１Ｉａ〜７１Ｉｃ  埋込絶縁膜
１１ＮＷ，３１ＮＷ，７１ＮＷ  ｎ型ウェル
１１ＰＷ，３１ＰＷ，７１ＰＷ  ｐ型ウェル
１１ＴＡ１〜１１ＴＡ３，３１ＴＡ１〜３１ＴＡ４，５１ＴＡ，５１ＴＢ，７１ＴＡ，７１ＴＢ  トレンチ
１１ＴＩ１〜１１ＴＩ３  素子分離溝
１１Ｖ１〜１１Ｖ３，３１Ｖ１〜３１Ｖ４，５１Ｖ１，５１Ｖ２，６１Ｖ１，６１Ｖ２，７１Ｖ  ボイド
１１ａ〜１１ｈ，３１ａ〜３１ｈ，５１ａ〜５１ｄ，７１ａ〜７１ｈ  拡散領域
１２，３２，５２，７２Ａ，７２Ｂ  ゲート絶縁膜
１３Ｇ１，１３Ｇ２，３３Ｇ１，３３Ｇ２，５３Ｇ，７３Ａ，７３Ｂ  ゲート電極
１３ＧＷ１，１３ＧＷ２，３３ＧＷ１，３３ＧＷ２，３３ＧＷ３，３３ＧＷ４，５３ＧＷ，７３ＧＷ  サイドウォールスペーサ
１３ＳＷ１，１３ＳＷ２，３３ＳＷ１，３３ＳＷ２，７３ＧＡ，７４ＳＷ  側壁絶縁膜
１４Ｓ１，１４Ｄ１，１４Ｓ２，１４Ｄ２，１４Ｇ１，１４Ｇ２  シリサイド層
１５，３７，５４，７４  層間絶縁膜
１５Ａ〜１５Ｄ，３７Ａ〜３７Ｄ  ビアホール
１６Ａ〜１６Ｄ，３８Ａ〜３８Ｄ，５４Ａ，５４Ｂ  ビアプラグ
１７Ａ  圧縮応力膜
１７Ｂ  引張応力膜
３１ＳＣＶ１，３１ＳＣＶ２，  ＳｉＣ混晶層
３４  絶縁膜
５１ｔｂ，５１ｔｃ，５１ｔｄ，５１ｔｅ  ファセット
５３ｐＳ，６３ｐＳ  ポリシリコンパタ―ン
５３ｐＳＧ  多結晶ＳｉＧｅパタ―ン
６１ＤＳ１，６１ＤＳ２  Ｂドープシリコンエピタキシャル層
７０Ａ，７０Ｂ  Ｄｔ−ＭＯＳトランジスタ
７１ＢＡ  ｐ型ボディ領域
７３Ｇａ  マスクパターン
【図１Ａ】
0005422669.tif 000002
【図１Ｂ】
0005422669.tif 000003
【図１Ｃ】
0005422669.tif 000004
【図１Ｄ】
0005422669.tif 000005
【図１Ｅ】
0005422669.tif 000006
【図１Ｆ】
0005422669.tif 000007
【図１Ｇ】
0005422669.tif 000008
【図１Ｈ】
0005422669.tif 000009
【図１Ｉ】
0005422669.tif 000010
【図１Ｊ】
0005422669.tif 000011
【図１Ｋ】
0005422669.tif 000012
【図１Ｌ】
0005422669.tif 000013
【図１Ｍ】
0005422669.tif 000014
【図１Ｎ】
0005422669.tif 000015
【図１Ｏ】
0005422669.tif 000016
【図１Ｐ】
0005422669.tif 000017
【図２Ａ】
0005422669.tif 000018
【図２Ｂ】
0005422669.tif 000019
【図２Ｃ】
0005422669.tif 000020
【図２Ｄ】
0005422669.tif 000021
【図３】
0005422669.tif 000022
【図４】
0005422669.tif 000023
【図５Ａ】
0005422669.tif 000024
【図５Ｂ】
0005422669.tif 000025
【図５Ｃ】
0005422669.tif 000026
【図５Ｄ】
0005422669.tif 000027
【図５Ｅ】
0005422669.tif 000028
【図５Ｆ】
0005422669.tif 000029
【図５Ｇ】
0005422669.tif 000030
【図５Ｈ】
0005422669.tif 000031
【図５Ｉ】
0005422669.tif 000032
【図５Ｊ】
0005422669.tif 000033
【図５Ｋ】
0005422669.tif 000034
【図５Ｌ】
0005422669.tif 000035
【図５Ｍ】
0005422669.tif 000036
【図５Ｎ】
0005422669.tif 000037
【図５Ｏ】
0005422669.tif 000038
【図５Ｐ】
0005422669.tif 000039
【図５Ｑ】
0005422669.tif 000040
【図５Ｒ】
0005422669.tif 000041
【図５Ｓ】
0005422669.tif 000042
【図６Ａ】
0005422669.tif 000043
【図６Ｂ】
0005422669.tif 000044
【図７Ａ】
0005422669.tif 000045
【図７Ｂ】
0005422669.tif 000046
【図７Ｃ】
0005422669.tif 000047
【図８Ａ】
0005422669.tif 000048
【図８Ｂ】
0005422669.tif 000049
【図８Ｃ】
0005422669.tif 000050
【図９Ａ】
0005422669.tif 000051
【図９Ｂ】
0005422669.tif 000052
【図９Ｃ】
0005422669.tif 000053
【図９Ｄ】
0005422669.tif 000054
【図９Ｅ】
0005422669.tif 000055
【図１０】
0005422669.tif 000056
【図１１Ａ】
0005422669.tif 000057
【図１１Ｂ】
0005422669.tif 000058
【図１１Ｃ】
0005422669.tif 000059
【図１１Ｄ】
0005422669.tif 000060
【図１２】
0005422669.tif 000061
【図１３Ａ】
0005422669.tif 000062
【図１３Ｂ】
0005422669.tif 000063
【図１３Ｃ】
0005422669.tif 000064
【図１３Ｄ】
0005422669.tif 000065
【図１３Ｅ】
0005422669.tif 000066
【図１３Ｆ】
0005422669.tif 000067
【図１３Ｇ】
0005422669.tif 000068
【図１３Ｈ】
0005422669.tif 000069
【図１３Ｉ】
0005422669.tif 000070
【図１４Ａ】
0005422669.tif 000071
【図１４Ｂ】
0005422669.tif 000072
【図１４Ｃ】
0005422669.tif 000073
【図１４Ｄ】
0005422669.tif 000074
【図１４Ｅ】
0005422669.tif 000075
【図１５】
0005422669.tif 000076
【図１６Ａ】
0005422669.tif 000077
【図１６Ｂ】
0005422669.tif 000078
【図１６Ｃ】
0005422669.tif 000079
【図１６Ｄ】
0005422669.tif 000080