(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に、前記半導体基板の主面に平行方向に、選択的に設けられた横方向エピタキシャル半導体層と、前記横方向エピタキシャル半導体層上に、前記半導体基板の主面に垂直方向に、選択的に設けられた縦方向エピタキシャル半導体層と、前記縦方向エピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向エピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記縦方向エピタキシャル半導体層の下部に設けられた前記ソース領域(あるいはドレイン領域)に接して前記横方向エピタキシャル半導体層に設けられたソース領域(あるいはドレイン領域)と、前記縦方向エピタキシャル半導体層の側面にゲート絶縁膜を介して設けられたゲート電極とを有してなる縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを備え、且つ前記横方向エピタキシャル半導体層の側面が、少なくとも前記半導体基板に達する開孔部に埋め込まれた絶縁膜を含む複数の絶縁膜により画定されていることを特徴とする半導体装置。
【請求項２】
前記横方向エピタキシャル半導体層下面に配線体が設けられていることを特徴とする特許請求の範囲第１項記載の半導体装置。
【請求項３】
隣接する一対の前記横方向エピタキシャル半導体層を絶縁分離している絶縁膜上において、一方の前記横方向エピタキシャル半導体層に設けられた前記構造のＮチャネルＭＩＳ電界効果トランジスタと、他方の前記横方向エピタキシャル半導体層に設けられた前記構造のＰチャネルＭＩＳ電界効果トランジスタの対向している前記ゲート電極の側面の一部に配線体の側面の一部がそれぞれ接続されていることを特徴とする特許請求の範囲第１項記載の半導体装置。
【請求項４】
半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に選択的に第１の開孔部を形成し前記半導体基板の上面の一部を露出する工程と、前記第１の開孔部に第１の縦方向エピタキシャル半導体層を形成する工程と、前記第１の縦方向エピタキシャル半導体層の上面に第１のマスク層を形成する工程と、前記第１の絶縁膜の一部を選択的に除去し前記第１の縦方向エピタキシャル半導体層の側面の一部を露出する工程と、露出した前記第１の縦方向エピタキシャル半導体層の側面に横方向エピタキシャル半導体層を形成する工程と、前記横方向エピタキシャル半導体層の上面に第２のマスク層を形成する工程と、前記第１の絶縁膜及び前記第２のマスク層をエッチングマスクとして第１のマスク層及び前記第１の縦方向エピタキシャル半導体層を除去し第２の開孔部を形成する工程と、前記第２の開孔部に第２の絶縁膜を埋め込み且つ第２のマスク層を除去し平坦化する工程と、第３の絶縁膜を形成する工程と、前記第３の絶縁膜に選択的に第３の開孔部を形成し前記横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第３の開孔部に第２の縦方向エピタキシャル半導体層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の縦方向エピタキシャル半導体層及び前記横方向エピタキシャル半導体層に、マスク層を使用せずに不純物をイオン注入して後、熱処理を施すことにより、前記不純物を拡散させ、自己整合して前記第２の縦方向エピタキシャル半導体層の上部にドレイン領域(あるいはソース領域)を形成し、相対して前記第２の縦方向エピタキシャル半導体層の下部及び前記横方向エピタキシャル半導体層全体にソース領域(あるいはドレイン領域)を形成したことを特徴とする特許請求の範囲第４項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はSOI (Silicon On Insulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、低コストのSOI基板を形成し、このSOI基板に、CMOS型の半導体集積回路にも完全に対応しうる、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのMIS電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図31は従来の半導体装置の模式側断面図で、貼り合わせSOIウエハーを使用して形成したSOI構造のNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、51はp型のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はp型のSOI基板、54はn型のSOI基板、55は素子分離領域形成用トレンチ及び埋め込み酸化膜、56はn型ソースドレイン領域、57はn＋型ソースドレイン領域、58はp＋型ソースドレイン領域、59はゲート酸化膜(SiO2)、60はゲート電極、61はサイドウォール、62はPSG膜、63はバリアメタル、64は導電プラグ、65はバリアメタル、66はAl配線、67はバリアメタルを示している。
同図においては、p型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜55により島状に絶縁分離された薄膜のp型のSOI基板53及びn型のSOI基板54が形成され、このp型のSOI基板53にはゲート電極60にセルフアライン形成されたn型ソースドレイン領域56、サイドウォール61にセルフアライン形成されたn＋型ソースドレイン領域57からなるNチャネルのLDD(Lightly Doped Drain)構造のMIS電界効果トランジスタが形成され、 n型のSOI基板54にはゲート電極60にセルフアライン形成されたサイドウォール61にセルフアライン形成されたp＋型ソースドレイン領域58からなるPチャネルのLDD構造のMIS電界効果トランジスタが形成されている。さらにn＋型ソースドレイン領域57及びp＋型ソースドレイン領域58は、それぞれバリアメタル63 及び導電プラグ64 を介して、上下にバリアメタル(65、67)を有するAl配線66に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、SOI基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなるCMOSに比較し、高速化、低電力化及び高集積化が可能となる。  
しかしSOI基板下の導電体(p型のシリコン基板)に接地電圧を印加するため、p型のSOI基板に形成するNチャネルのMIS電界効果トランジスタのバックチャネルはオフ状態が保たれるが、n型のSOI基板に形成するPチャネルのMIS電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、NチャネルのMIS電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、PチャネルのMIS電界効果トランジスタにおいては、接地電圧ではフロントチャネルにも
バックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またNチャネルのMIS電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のLDD構造を形成することにより、ショートチャネルのMIS電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないこと、ゲート電極にセルフアラインにソースドレイン領域を形成するため、ソースドレイン領域の活性化に高温の熱処理を必要とするので、低抵抗である低融点金属ゲート電極を構成できないこと等により、さらなる高速化及び高集積化が達成できないという欠点もあった。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、MIS電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
またこのようなSOI構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの3倍程度と極めてコスト高であるという欠点もあった。
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の間題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復に関する特性の不安定性の問題等の欠点もあった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明が解決しょうとする課題は、従来例に示されるように、完全空乏化させた薄膜のSOI基板にMIS電界効果トランジスタを形成するため、接合容量の低減はできるものの、ソース領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、CMOSを形成する場合あるいはSOI基板上にゲート電極に印加される電圧と異なる電圧が印加される導電体(従来例ではシリコン基板)が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、MIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するMIS電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、SOI構造を形成するために、貼り合わせSOIウエハーを使用しても、あるいはSIMOX法によりSOI基板を形成しても、現状の技術においては歩留りが悪く、かなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったことである。
【課題を解決するための手段】
【０００４】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に、前記半導体基板の主面に平行方向に、選択的に設けられた横方向エピタキシャル半導体層と、前記横方向エピタキシャル半導体層上に、前記半導体基板の主面に垂直方向に、選択的に設けられた縦方向エピタキシャル半導体層と、前記縦方向エピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向エピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記縦方向エピタキシャル半導体層の下部に設けられた前記ソース領域(あるいはドレイン領域)に接して前記横方向エピタキシャル半導体層に設けられたソース領域(あるいはドレイン領域)と、前記縦方向エピタキシャル半導体層の側面にゲート絶縁膜を介して設けられたゲート電極とを具備してなるSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタからなる本発明の半導体装置によって解決される。
【発明の効果】
【０００５】
以上説明のように本発明によれば、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をSOI基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したSOI構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、SOI構造のCMOSに特有である、NチャネルMIS電界効果トランジスタあるいはPチャネルMIS電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネル効果を完全に改善することが可能で、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なMIS電界効果トランジスタを得ることができる。
またNチャネルのMIS電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と縦方向エピタキシャル半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
またSOI基板を形成する前に、下層配線を形成できるので、配線の自由度が増すことにより、さらなる高集積化を可能にすることができる。
またCMOSを形成する場合、自己整合で形成したNチャネル及びPチャネルゲート電極を導電プラグにより側面接続できるため、ゲート電極配線を省略できることによる高集積化を、且つゲート電極形成用のマスク工程を省略できることによる製造方法の簡略化を、可能にすることもできる。
即ち、高価なSOI構造を有する半導体基板(2枚の半導体基板の貼り合わせによる半導体基板あるいはSIMOＸ法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセス(詳細は製造方法に記載)で形成した横方向及び縦方向エピタキシャル半導体層をSOI基板として使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有するSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタを得ることができる。
本発明者は当該技術を選択的3段階エピタキシャル成長法(Selective Triple Epitaxy)と命名し、以後この技術をSTEと略称する。
【発明を実施するための最良の形態】
【０００６】
本願発明の半導体装置は下記に示す形態に形成したものである。
半導体基板上に設けられた絶縁膜に選択的に開孔部が設けられ、この開孔部に側面の一部を露出した第1の縦方向のエピタキシャル半導体層が設けられ、この第1の縦方向のエ
ピタキシャル半導体層の露出部に横方向のエピタキシャル半導体層が設けられ、第1の縦方向のエピタキシャル半導体層は除去され、絶縁膜が埋め込まれて素子分離領域に変換される。この横方向のエピタキシャル半導体層に選択的に第2の縦方向のエピタキシャル半導体層が設けられ、横方向のエピタキシャル半導体層及び縦方向のエピタキシャル半導体層からなるSOI基板が形成される。縦方向のエピタキシャル半導体層の上部には高濃度及び低濃度のドレイン領域が設けられ、横方向のエピタキシャル半導体層全体及び縦方向のエピタキシャル半導体層の下部にはドレイン領域と離間して高濃度のソース領域が設けられ、縦方向のエピタキシャル半導体層の側面にはゲート絶縁膜を介してゲート電極が設けられ、ドレイン領域、ソース領域及びゲート電極には、それぞれバリアメタルを有する導電プラグを介して、バリアメタルを有する配線体が接続されているSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００７】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1は本発明の半導体装置における第1の実施例の模式側断面図、図2〜図12は本発明の半導体装置における第1の実施例の製造方法の工程断面図である。
図1はシリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるSOI基板(側断面図は逆T構造となる)に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン(Si)基板、2は400nm程度のSOI用兼素子分離領域の酸化膜(SiO2) 、3は厚さ80nm程度、濃度1016cm−3程度のp型の横(水平)方向エピタキシャルシリコン層、4は素子分離領域形成用の埋め込み絶縁膜(SiO2)、5は10nm程度の酸化膜(SiO2)、6は20nm程度の窒化膜(Si3N4)、7は高さ200nm程度、幅50nm程度、濃度1016cm−3程度のp型の縦(垂直)方向エピタキシャルシリコン層、8は1020cm−3程度のn＋型ソース領域、9は1017cm−3程度のn型ドレイン領域、10は1020cm−3程度のn＋型ドレイン領域、11は10nm程度のゲート酸化膜(Ta2O5／SiO2)、12は膜厚120nm程度のゲート電極(Al)、13はゲート電極配線形成用のマスク層(SiO2)、14は150nm程度の燐珪酸ガラス(PSG)膜、15は20nm程度の窒化膜(Si3N4) 、16は400nm程度の酸化膜(SiO2)、17は20nm程度のエッチングストッパー膜(Si3N4)、18は10nm程度のバリアメタル(TiN)、19は導電プラグ(W)、20は500nm程度の層間絶縁膜(SiOC)、21は10nm程度のバリアメタル(TaN)、22は500nm程度のCu配線(Cuシード層含む)、23は20nm程度のバリア絶縁膜(Si3N4)を示している。
同図においては、p型のシリコン基板1上に酸化膜(SiO2)2を介して、p型の横(水平)方向エピタキシャルシリコン層3(製造方法は後で詳述)が設けられ、このp型の横方向エピタキシャルシリコン層3は素子分離領域形成用の埋め込み絶縁膜(SiO2)4及びSOI用兼素子分離領域の酸化膜(SiO2)2(図1では明確でない。実施例4で明確に示す。)により、島状に絶縁分離されている。この絶縁分離されたp型の横方向エピタキシャルシリコン層3上に選択的にp型の縦(垂直)方向エピタキシャルシリコン層7が設けられ、このp型の縦方向エピタキシャルシリコン層7の上部にはn＋型ドレイン領域10及びn型ドレイン領域9が設けられ、p型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部にはn＋型ソース領域8が設けられ、p型の縦方向エピタキシャルシリコン層7の側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、n＋型ドレイン領域10、n＋型ソース領域8及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているSOI構造の縦型(垂直方向動作)のNチャネルMIS電界効果トランジスタが形成されている。(ここでは半導体基板としてp型のシリコン基板を使用しているが、シリコン基板には直接MIS電界効果トランジスタを形成していないので、p型であっても、n型であっても差し支えない。)
したがって、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をSOI基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したSOI構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、SOI構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なMIS電界効果トランジスタを得ることができる。
またNチャネルのMIS電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と縦方向エピタキシャル半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また横方向エピタキシャル半導体層に形成する縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
この結果、高価なSOI構造を有する半導体基板(2枚の半導体基板の貼り合わせによる半導体基板あるいはSIMOX法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセスで形成した横方向及び縦方向エピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有するSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタを得ることができる。
【０００８】
次いで本発明に係る半導体装置における第1の実施例の製造方法について図2〜図12及び図1を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図2
p型のシリコン基板1を1000℃程度で酸化し、500nm程度の酸化膜(SiO2)2を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型のシリコン基板1上に縦(垂直)方向エピタキシャルシリコン層24を成長する。次いで平坦面より突出したエピタキシャルシリコン層24を化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、平坦化する。(p型のシリコン基板1に選択的に溝を掘ることにより形成されたp型のシリコン基板の凸状構造部を縦方向エピタキシャルシリコン層24としてもよい。)
図3
次いでエピタキシャルシリコン層24を20nm程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)25を成長する。次いで化学的機械研磨(CMP)し、開孔部に窒化膜(Si3N4)25を平坦に埋め込む。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜2を選択的に100nm程度異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出した縦方向エピタキシャルシリコン層24の側面にp型の横(水平)方向エピタキシャルシリコン層3を成長する。(この際、エピタキシャルシリコン層の上面が単結晶になっていれば、下面は下地の影響を受け、多少結晶性が不均一になっていても問題はない。)
図4
次いでp型の横方向エピタキシャルシリコン層3の上面を900℃程度で酸化し、10nm程度の酸化膜(SiO2)26を成長する。次いで酸化膜(SiO2)2及び酸化膜(SiO2)26をマスク層として、窒化膜(Si3N4)25及び縦方向エピタキシャルシリコン層24を順次異方性ドライエ
ッチングし、開孔部を形成する。(この際、p型のシリコン基板1が多少エッチングされて
しまうが、問題はない。)
図5
次いで化学気相成長により、200nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(CMP)し、開孔部に酸化膜(SiO2)4を平坦に埋め込む。(ここで初期に形成された縦方向エピタキシャルシリコン層24はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また横方向エピタキシャルシリコン層3の上面に成長した酸化膜26も除去される。)
図6
次いで化学気相成長により、10nm程度の酸化膜(SiO2)5を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)6を成長する。次いで化学気相成長により、170nm程度の酸化膜(SiO2)27を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)27、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型の横方向エピタキシャルシリコン層3上にp型の縦(垂直)方向エピタキシャルシリコン層7を250nm程度成長する。次いで化学的機械研磨(CMP)し、酸化膜(SiO2)27平坦面より突出したp型の縦方向エピタキシャルシリコン層7を除去し、平坦化する。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで閾値電圧制御用の硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、p型の縦方向エピタキシャルシリコン層7の濃度を制御する。
図7
次いで酸化膜(SiO2)27を全面異方性ドライエッチングする。(この際、イオン注入用の酸化膜(図示せず)もエッチングされる。) 次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いでn型ドレイン領域9形成用の燐のイオン注入をおこなう。(この際、p型の縦方向エピタキシャルシリコン層7の上面のみに燐がイオン注入されるように、25kev程度の低い加速エネルギーでイオン注入をおこなう。) 次いでn＋型ソースドレイン領域(8、10)形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、p型の縦方向エピタキシャルシリコン層7及びp型の横方向エピタキシャルシリコン層3上面にn＋型ソースドレイン領域(8、10)形成用の砒素が自己整合してイオン注入される。) 次いでRTP法 (Rapid Thermal Processing) によりアニールをおこなうことにより、p型の縦方向エピタキシャルシリコン層7の上部には垂直方向に拡散してn＋型ドレイン領域10及びn型ドレイン領域9が、p型の横方向エピタキシャルシリコン層3には垂直方向及び横方向に拡散してp型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部を充満したn＋型ソース領域8が形成される。次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図8
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)11を成長する。次いでスパッタにより、100nm程度のゲート電極となるAl12を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。)次いで化学気相成長により、100nm程度の酸化膜(SiO2)13を成長する。次いで化学的機械研磨(CMP)し、p型の縦方向エピタキシャルシリコン層7上の酸化膜(SiO2)13、Al12及びゲート酸化膜(Ta2O5／SiO2)11を除去し、平坦化する。
図9
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)13を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜(SiO2)13をマスク層として、Al12及びゲート酸化膜(Ta2O5／SiO2)11を順次異方性ドライエッチングする。(ここで酸化膜(SiO2)13をマスク層としてエッチングをおこなうのは、p型の縦方向エピタキシャルシリコン層7の側面以外にゲート電極配線部を形成するためである。)
図10
次いで化学気相成長により、200nm程度のPSG14を成長する。次いで化学的機械研磨(CMP)し、p型の縦方向エピタキシャルシリコン層7上のPSG14を除去し、平坦化する。次いでPSG14を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)15を成長する。次いで化学的機械研磨(CMP)し、段差部に窒化膜(Si3N4)15を平坦に埋め込む。
図11
次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)17を成長する。次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)17及び酸化膜(SiO2)16を順次異方性ドライエッチングする。(この段階でn＋型ドレイン領域10の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)マスク層はそのままで、n＋型ドレイン領域10のビア部のみを覆う第2のレジストマスク層(図示せず)を形成する。次いで第1及び第2のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)15、PSG14、酸化膜(SiO2)13、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングする。(こうしてn＋型ソース領域8及びゲート電極配線12の一部にもビアが開孔される。)次いですべてのレジスト(図示せず)を除去する。
図12
次いでスパッタにより、バリアメタルとなるTiN18を成長する。次いで化学気相成長により、タングステン(W)l9を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)18を有する導電プラグ(W)19を形成する。
図1
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)20を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)20を異方性ドライエッチングし、開孔部を形成する。(この際、窒化膜(Si3N4) 17がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)21を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)21を有するCu配線22を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)23を成長し、本願発明の選択的3段階エピタキシャル成長法(STE)によるSOI構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のMIS電界効果トランジスタを完成する。
【実施例２】
【０００９】
図13は本発明の半導体装置における第2の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜23は図1と同じ物を、28は下層配線(WSi)、29は絶縁膜(SiO2)を示している。
同図においては、n＋型ソース領域8が形成されているp型の横(水平)方向エピタキシャルシリコン層3下に下層配線(WSi)28が設けられ、別の個所でバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22に接続されている以外は図1とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また下層配線を使用できるため、配線の自由度が増すことにより、さらなる高集積化を可能にすることができる。
【実施例３】
【００１０】
図14は本発明の半導体装置における第3の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜23は図1と同じ物を、30は高さ200nm程度，幅50nm程度、濃度1016cm−3程度のn型の縦(垂直)方向エピタキシャルシリコン層、31は1020cm−3程度のp＋型ソース領域、32は1020cm−3程度のp＋型ドレイン領域を示している。
同図においては、p型のシリコン基板1上に酸化膜(SiO2)2を介して、p型の横(水平)方向エピタキシャルシリコン層3が設けられ、このp型の横方向エピタキシャルシリコン層3は素子分離領域形成用の埋め込み絶縁膜(SiO2)4及びSOI用兼素子分離領域の酸化膜(SiO2)2(図14では明確でない。実施例4で明確に示す。) により島状に絶縁分離されている。この絶縁分離された右側のp型の横方向エピタキシャルシリコン層3上に選択的にp型の縦(垂直)方向エピタキシャルシリコン層7が設けられ、このp型の縦方向エピタキシャルシリコン層7の上部にはn＋型ドレイン領域10及びn型ドレイン領域9が設けられ、右側のp型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部にはn＋型ソース領域8が設けられ、p型の縦方向エピタキシャルシリコン層7の側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、n＋型ドレイン領域10、n＋型ソース領域8及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているSOI構造の縦型(垂直方向動作)のNチャネルMIS電界効果トランジスタが形成されている。一方、絶縁分離された左側のp型の横方向エピタキシャルシリコン層3上に選択的にn型の縦方向エピタキシャルシリコン層30が設けられ、このn型の縦方向エピタキシャルシリコン層30の上部にはp＋型ドレイン領域32が設けられ、左側のp型の構方向エピタキシャルシリコン層3全体及びn型の縦方向エピタキシャルシリコン層30の下部にはp＋型ソース領域31が設けられ、n型の縦方向エピタキシャルシリコン層30の側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、p＋型ドレイン領域32、p＋型ソース領域31及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているSOI構造の縦型(垂直方向動作)のPチャネルMIS電界効果トランジスタが形成されている。(ここでは横方向エピタキシャルシリコン層としてp型を使用しているが、右側の横方向エピタキシャルシリコン層は高濃度のn＋型ソース領域となり、左側の横方向エピタキシャルシリコン層は高濃度のp＋型ソース領域となるため、成長段階においてはp型であっても、n型であっても差し支えない。またNチャネル及びPチャネルのゲート電極(Al)は近在したゲート電極配線(Al)により直接接続されている。)
本実施例においては、CMOSにおいても第1の実施例と同じ効果を得ることが可能で、さらにSOI構造のCMOSに特有である、NチャネルMIS電界効果トランジスタあるいはPチャネルMIS電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネル効果を完全に改善することが可能である，
【実施例４】
【００１１】
図15〜図18は本発明の半導体装置における第4の実施例の模式側断面図、図19〜図28は本発明の半導体装置における第4の実施例の製造方法の工程断面図である。
図15〜図18は本発明の半導体装置における第4の実施例(図15は平面図、図16はp−p矢視断面図、図17はq−q矢視断面図、図18はr−r矢視断面図)で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜12、14〜23は図1と同じ物を、30〜32は図14と同じ物を示している。ただし、図15においては図面を見易くするため、Cu配線は省略しており、Aはn＋型ドレイン領域接続部、Bはn＋型ソース領域接続部、Cはp＋型ドレイン領域接続部、Dはp＋型ソース領域接続部、Eはゲート電極接続部を示している。
同図においては、Nチャネル及びPチャネルのゲート電極(Al)はp型及びn型の縦方向エピタキシャルシリコン層の側壁のみに丸みをおびた異なる構造(製造方法の相違により生じる)で設けられ、隣接するNチャネル及びPチャネルのゲート電極(Al)は直接バリアメタル(TiN)18を有する導電プラグ(W)19により側面接続されている以外は図14とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSが形成されている。
図16及び図18を比較すれば明白であるが、p型の横方向エピタキシャルシリコン層3
は、図16においては、トレンチを埋め込んだ絶縁膜4により周囲を絶縁分離され、図18においては、絶縁膜2により周囲を絶縁分離されている。即ちp型の横方向エピタキシャルシリコン層3は絶縁膜2及び絶縁膜4の2つの絶縁膜により周囲を絶縁分離されていることになる。本願発明のすべての横方向エピタキシャルシリコン層3は2つの絶縁膜により周囲を絶縁分離されている。
本実施例においては、第3の実施例と同じ効果を得ることができ、さらにゲート電極形成用のマスク工程を省略できることによる製造方法の簡略化を、Nチャネル及びPチャネルMIS電界効果トランジスタのゲート電極の導電プラグによる側面接続により、ゲート電極配線を省略できることによる高集積化を可能にすることもできる。
【００１２】
次いで本発明に係る半導体装置における第4の実施例の製造方法について図19〜図28及び図16を参照して説明する。
図19
p型のシリコン基板1を1000℃程度で酸化し、500nm程度の酸化膜(SiO2)2を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型のシリコン基板1上に縦(垂直)方向エピタキシャルシリコン層24を成長する。次いで平坦面より突出したエピタキシャルシリコン層24を化学的機械研磨(CMP)し、平坦化する。
図20
次いでエピタキシャルシリコン層24を20nm程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)25を成長する。次いで化学的機械研磨(CMP)し、開孔部に窒化膜(Si3N4)25を平坦に埋め込む。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜2を選択的に100nm程度異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで露出した縦方向エピタキシャルシリコン層24の側面にp型の横(水平)方向エピタキシャルシリコン層3を成長する。
図21
次いでp型の横方向エピタキシャルシリコン層3の上面を900℃程度で酸化し、10nm程度の酸化膜(SiO2)26を成長する。次いで酸化膜(SiO2)2及び酸化膜(SiO2)26をマスク層として、窒化膜(Si3N4)25及び縦方向エピタキシャルシリコン層24を順次異方性ドライエッチングし、開孔部を形成する。(この際、p型のシリコン基板1が多少エッチングされてしまうが、問題はない。)
図22
次いで化学気相成長により、200nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(CMP)し、開孔部に酸化膜(SiO2)4を平坦に埋め込む。(ここで初期に形成された縦方向エピタキシャルシリコン層24はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また横方向エピタキシャルシリコン層3の上面に成長した酸化膜26も除去される。)
図23
次いで化学気相成長により、10nm程度の酸化膜(SiO2)5を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)6を成長する。次いで化学気相成長により、170nm程度の酸化膜(SiO2)27を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)27、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型の横方向エピタキシャルシリコン層3上に縦(垂直)方向エピタキシャルシリコン層を250nm程度成長する。次いで化学的機械研磨(CMP)し、酸化膜(SiO2)27平坦面より突出した縦方向エピタキシャルシリコン層を除去し平坦化する。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、右側の縦方向エピタキシャルシリコン層に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、左側の縦方向エピタキシャルシリコン層に閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで1000℃程度でランニングし、それぞれの濃度を制御したp型の縦方向エピタキシャルシリコン層7及びn型の縦方向エピタキシャルシリコン層30を形成する。
図24
次いで酸化膜(SiO2)27を全面異方性ドライエッチングする。(この際、イオン注入用の酸化膜(図示せず)もエッチングされる。)次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型の縦方向エピタキシャルシリコン層7にn型ドレイン領域9形成用の燐のイオン注入をおこなう。(この際、p型の縦方向エピタキシャルシリコン層7の上面のみに燐がイオン注入されるように、25kev程度の低い加速エネルギーでイオン注入をおこなう。)次いで右側のp型の横方向エピタキシャルシリコン層3及びp型の縦方向エピタキシャルシリコン層7にn＋型ソースドレイン領域(8、10)形成用の砒素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、左側のp型の横方向エピタキシャルシリコン層3及びn型の縦方向エピタキシャルシリコン層30にp＋型ソースドレイン領域(31、32)形成用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いでRTP法によりアニールをおこなうことにより、p型の縦方向エピタキシャルシリコン層7の上部には垂直方向に拡散してn＋型ドレイン領域10及びn型ドレイン領域9が、右側のp型の横方向エピタキシャルシリコン層3には垂直方向及び横方向に拡散して右側のp型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部を充満したn＋型ソース領域8が形成され、またn型の縦方向エピタキシャルシリコン層30の上部には垂直方向に拡散してp＋型ドレイン領域32が、左側のp型の横方向エピタキシャルシリコン層3には垂直方向及び横方向に拡散して左側のp型の横方向エピタキシャルシリコン層3全体及びn型の縦方向エピタキシャルシリコン層30の下部を充満したp＋型ソース領域31が形成される。次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図25
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)11を成長する。次いでスパッタにより、120nm程度のゲート電極となるAl12を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。)次いでp型の縦方向エピタキシャルシリコン層7及びn型の縦方向エピタキシャルシリコン層30の側壁のみにAlゲート電極12及びゲート酸化膜(Ta2O5／SiO2)11を残すようにオーバーエッチングを含み順次全面異方性ドライエッチングする。
図26
次いで化学気相成長により、200nm程度のPSG14を成長する。次いで化学的機械研磨(CMP)し、p型の縦方向エピタキシャルシリコン層7上のPSG14を除去し、平坦化する。次いでPSG14を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)15を成長する。次いで化学的機械研磨(CMP)し、段差部に窒化膜(Si3N4)15を平坦に埋め込む。
図27
次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)17を成長する。次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)17及び酸化膜(SiO2)16を順次異方性ドライエッチングする。(図示されていないが、この段階でn＋型ドレイン領域10及びp＋型ドレイン領域32の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)マスク層はそのままで、n＋型ドレイン領域10及びp＋型ドレイン領域32のビア部のみを覆う第2のレジストマスク層(図示せず)を形成する。次いで第1及び第2のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)15及びPSG14を順次異方性ドライエッチングする。(この段階で隣り合うゲート電極間の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第1及び第2のレジスト(図示せず)マスク層はそのままで、隣り合うゲート電極間のビア部のみを覆う第3のレジストマスク層(図示せず)を形成する。次いで第1、第2及び第3のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングする。(こうしてn＋型ソース領域8及びp＋型ソース領域31 の一部にもビアが開孔される。)次いですべてのレジスト(図示せず)を除去する。
図28
次いでスパッタにより、バリアメタルとなるTiN18を成長する。次いで化学気相成長により、タングステン(W)19を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)18を有する導電プラグ(W)19を形成する。
図16
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)20を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)20を異方性ドライエッチングする。(この際、窒化膜(Si3N4)17がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)21を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)21を有するCu配線22を
形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(SiO2)23を成長し、本願発明の選択的3段階エピタキシャル成長法(STE)によるSOI構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSを完成する。(図17ではn＋型ドレイン領域10及びp＋型ドレイン領域32に、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されている。)
【実施例５】
【００１３】
図29は本発明の半導体装置における第5 の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチヤネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜23は図1と同じ物を、30〜32は図14と同じ物を、28、29は図13と同じ物を示している。
同図においては、p型の縦方向エピタキシャルシリコン層7の上部にはn＋型ソース領域8が設けられ、右側の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部にはn型ドレイン領域9及びn＋型ドレイン領域10が設けられ、n型の縦方向エピタキシャルシリコン層30の上部にはp＋型ソース領域31が設けられ、左側の横方向エピタキシャルシリコン層3全体及びn型の縦方向エピタキシャルシリコン層30の下部にはp＋型ドレイン領域32が設けられ、左右の横方向エピタキシャルシリコン層3下には下層配線(WSi)28が設けられ共通ドレイン領域を形成し、p＋型ドレイン領域32への配線層が削除されている以外は図14とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSが形成されている。
本実施例においては、第3の実施例と同じ効果を得ることができ、さらにn＋型ドレイン領域とp＋型ドレイン領域を下層配線により直接接続した共通ドレイン領域を形成できることにより、配線を削減できることによる高集積化を可能にすることができる。
【実施例６】
【００１４】
図30は本発明の半導体装置における第6の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜23は図1と同じ物を、30〜32は図14と同じ物を、33はチャネル長調整用の導電膜(TiN)を示している。
同図においては、p型の縦方向エピタキシャルシリコン層7の高さをn型の縦方向エピタキシャルシリコン層30の高さより低く形成し、高さをそろえるために、p型の縦方向エピタキシャルシリコン層7直上に導電膜(TiN)33を設けている以外は図14とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSが形成されている。
本実施例においては、第3の実施例と同じ効果を得ることができ、さらに容易な製造方法によりNチャネル及びPチャネルMIS電界効果トランジスタのチャネル長を最適化(NチャネルMIS電界効果トランジスタのn＋型ソースドレイン領域は拡散係数の小さい砒素を使用できるため、PチャネルMIS電界効果トランジスタのチャネル長より小さくすること、即ちp型の縦方向エピタキシャルシリコン層7の高さを低くすることが可能)できることによる高速化を可能にすることができる。
【００１５】
上記実施例の説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。
また半導体基板に直接形成する縦方向のエピタキシャル半導体層(最終的には素子分離領域の埋め込み絶縁膜となる領域)は、半導体基板にトレンチを設けることにより形成した半導体基板の凸状構造部であってもよい。
またエピタキシャル半導体層の平面形状は直線であっても、曲線であっても、円であっても、矩形であっても、その他の幾何学上の形であっても、また2重であっても3重であってもよいし、一部が分断された形状でも本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
またゲート電極はAlの一層構造からなっているが、Alの下にバリアメタル(TiN等)を設けた二層構造としてもよい。
また上記実施例の多くはエピタキシャル半導体層の上部にドレイン領域を形成し、底部にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００１６】
本願発明は、特に極めて高速で、高集積なMIS電界効果トランジスタを目指したものではあるが、高速に限らず、MIS電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ、電流駆動素子、光電変換素子等に利用できる可能性がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置における第1の実施例の模式側断面図
【図２】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図３】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図４】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図５】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図６】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図７】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図８】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図９】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図１０】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図１１】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図１２】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図１３】本発明の半導体装置における第2の実施例の模式側断面図
【図１４】本発明の半導体装置における第3の実施例の模式側断面図
【図１５】本発明の半導体装置における第4の実施例の模式平面図
【図１６】本発明の半導体装置における第4の実施例の模式側断面図(p−p矢視断面図)
【図１７】本発明の半導体装置における第4の実施例の模式側断面図(q−q矢視断面図)
【図１８】本発明の半導体装置における第4の実施例の模式側断面図(r−r矢視断面図)
【図１９】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２０】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２１】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２２】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２３】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２４】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２５】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２６】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２７】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２８】本発明の半導体装置における第4の実施例の製造方法の工程断面図
【図２９】本発明の半導体装置における第5の実施例の模式側断面図
【図３０】本発明の半導体装置における第6の実施例の模式側断面図
【図３１】従来の半導体装置の模式側断面図
【符号の説明】
【００１８】
1   p型のシリコン(Si)基板
2   SOI用兼素子分離領域の酸化膜(SiO2)
3   p型の横(水平)方向エピタキシャルシリコン層
4   素子分離領域用の埋め込み絶縁膜(SiO2)
5   酸化膜(SiO2)
6   窒化膜(Si3N4)
7   p型の縦(垂直)方向エピタキシャルシリコン層
8   n＋型ソース領域
9   n型ドレイン領域
10  n＋型ドレイン領域
11  ゲート酸化膜(Ta2O5／SiO2)
12  ゲート電極(Al)
13  ゲート電極配線形成用のマスク層(SiO2)
14  燐珪酸ガラス(PSG)膜
15  窒化膜(Si3N4)
16  絶縁膜(SiO2)
17  エッチングストッパー膜(Si3N4)
18  バリアメタル(TiN)
19  導電プラグ(W)
20  層間絶縁膜(SiOC)
21  バリアメタル(TaN)
22  Cu配線(Cuシード層含む)
23  バリア絶縁膜(Si3N4)
24  p型の縦(垂直)方向エピタキシャルシリコン層
25  p型の横(水平)方向エピタキシャルシリコン層形成用のマスク層(Si3N4)
26  エッチングマスク層(SiO2)
27  酸化膜(SiO2)
28  下層配線(WSi)
29  酸化膜(SiO2)
30  n型の縦(垂直)方向エピタキシャルシリコン層
31  p＋型ソース領域
32  p＋型ドレイン領域
33  チャネル長調整用の導電膜(TiN)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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