(57)【特許請求の範囲】
【請求項１】
商用３相の電力系統に接続されて当該電力系統と連系運転を行う３相インバータ装置であって、
３相ブリッジ接続された六つのスイッチング素子を有していて、直流電力を交流電力に変換する３相インバータ回路と、
前記３相インバータ回路の各相の出力電流を、各相用の正弦波の電流指令値に対して所定のヒステリシス幅以内に制御するゲート信号を作成して、それを前記３相インバータ回路の各スイッチング素子に供給するヒステリシスコンパレータ方式制御回路とを備えている３相インバータ装置において、
前記各相用の電流指令値の正側のピーク値の時点を含む所定期間だけ、前記ヒステリシスコンパレータ方式制御回路からのゲート信号に依らずに、前記３相インバータ回路の前記電流指令値に対応する各相の上側のスイッチング素子を強制的にオンさせると共に下側のスイッチング素子を強制的にオフさせ、かつ前記各相用の電流指令値の負側のピーク値の時点を含む所定期間だけ、前記ヒステリシスコンパレータ方式制御回路からのゲート信号に依らずに、前記３相インバータ回路の前記電流指令値に対応する各相の下側のスイッチング素子を強制的にオンさせると共に上側のスイッチング素子を強制的にオフさせる制御を行う強制オン制御回路を備えており、
前記強制オン制御回路は、（ａ）前記電力系統の少なくとも１相の相電圧の位相を求めると共に、当該求めた電力系統の相電圧の位相に、当該３相インバータ装置を動作させる所望の力率を加味することにより、当該力率に応じた前記各相用の電流指令値の位相を求め、当該求めた各相用の電流指令値の位相を前記ヒステリシスコンパレータ方式制御回路に指令する位相決定手段と、（ｂ）当該位相決定手段によって求めた前記電力系統の相電圧の位相に基づいて、前記３相インバータ回路のスイッチング素子を前記のとおり強制的にオンおよびオフさせる前記制御を行う強制制御手段とを有している、ことを特徴とする３相インバータ装置。
【請求項２】
前記所定期間は、位相の幅で表して０度よりも大きくかつ６０度以下の期間である請求項１記載の３相インバータ装置。
【請求項３】
（Ａ）前記３相インバータ回路の各スイッチング素子にそれぞれ逆並列接続された帰還ダイオードと、
（Ｂ）前記３相インバータ回路の各相の出力部にそれぞれ直列に接続されたリアクトルと、
（Ｃ）前記３相インバータ回路の入力側に設けられていて、前記３相インバータ回路に供給するインバータ入力直流電圧の大きさを変化させる入力電圧可変回路と、
（Ｄ）（ａ）前記３相インバータ回路のスイッチング素子を強制的にオンさせている相以外の２相の内のいずれか１相についての前記電力系統の相電圧と前記リアクトルの両端電圧とに基づいて当該１相についての前記３相インバータ回路の出力相電圧の絶対値を算出し、（ｂ）当該出力相電圧の絶対値を√３倍して前記３相インバータ回路の出力線間電圧の絶対値を算出し、（ｃ）当該出力線間電圧の絶対値に、前記帰還ダイオード１個の順電圧降下および前記スイッチング素子１個のオン時の内部電圧降下を加算することによって、前記３相インバータ回路に供給すべき前記インバータ入力直流電圧の指令値を算出し、（ｄ）かつ前記入力電圧可変回路から出力する前記インバータ入力直流電圧が前記指令値になるように前記入力電圧可変回路を制御する入力電圧制御回路と、
を更に備えている請求項１または２記載の３相インバータ装置。
【請求項４】
前記入力電圧可変回路は、ＤＣ−ＤＣコンバータである請求項３記載の３相インバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば太陽電池、燃料電池等の直流電源からの直流電力を交流電力に変換するものであって、ヒステリシスコンパレータ方式の制御を採用している３相インバータ装置に関する。この３相インバータ装置は、例えば、変換した交流電力を商用の電力系統に連系させる運転（これを連系運転と呼ぶ。以下同様）を行わせること等に用いることができる。
【背景技術】
【０００２】
この種の３相インバータ装置の従来例を図１３に示す。この３相インバータ装置は、直流電源２からの直流電力を３相の交流電力に変換して出力する３相インバータ回路４と、この３相インバータ回路４を制御するヒステリシスコンパレータ方式制御回路１４とを備えている。符号３は直流の入力端子、符号１１は３相交流の出力端子である。この３相インバータ装置は、いわゆる３相３線式の装置である。
【０００３】
３相インバータ回路４は、３相ブリッジ接続された六つのスイッチング素子Ｓ1 〜Ｓ6 を有している。各スイッチング素子Ｓ1 〜Ｓ6 は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor ）であるが、これに限られるものではない。各スイッチング素子Ｓ1 〜Ｓ6 には、通常は図示例のように、負荷インダクタンスに蓄えられているエネルギーを直流電源に帰還させるための帰還ダイオード（還流ダイオード、環流ダイオード、フリーホイールダイオードとも呼ぶ）Ｄ1 〜Ｄ6 が逆向きに並列接続されている。
【０００４】
ヒステリシスコンパレータ方式制御回路１４は、ＰＷＭ（パルス幅変調）制御の一種であるヒステリシスコンパレータ方式によって３相インバータ回路４を制御する。即ち、３相インバータ回路４の各相の出力電流ＩU 、ＩV 、ＩW を、各相用の正弦波の電流指令値に対して所定のヒステリシス幅以内に制御するゲート信号Ｇ1 〜Ｇ6 を作成して、それを３相インバータ回路４の各スイッチング素子Ｓ1 〜Ｓ6 に供給する。
【０００５】
ヒステリシスコンパレータ方式は、例えば特許文献１にも記載されているように公知の技術である。その原理を、以下に簡単に説明する。
【０００６】
Ｕ相を例に取ると、図１４に示すように、ヒステリシスコンパレータ方式は、出力電流ＩU が、正弦波（図１４では拡大しているために直線に見えるが実際は正弦波である）の電流指令値ＩCUに対して所定のヒステリシス幅±ΔＩH 以内に収まるように、Ｕ相のスイッチング素子Ｓ1 に供給するゲート信号Ｇ1 のオン・オフを制御するものである。同じ相の下側のスイッチング素子Ｓ2 に供給するゲート信号Ｇ2 は、上記ゲート信号Ｇ1 とはオン・オフが反対になるように制御される。即ち、電源短絡を避けるために、同じ相のスイッチング素子Ｓ1 、Ｓ2 はデッドタイムを設けるとともにオン・オフ動作が互いに反対になるように制御される。
【０００７】
Ｖ相、Ｗ相についても、Ｕ相の電流指令値ＩCUからそれぞれ１２０度、２４０度だけ位相の遅れた正弦波の電流指令値を用いて、上記と同様の制御が行われる。
【０００８】
再び図１３を参照して、３相インバータ回路４の出力部は、この例では、高調波成分除去用のフィルタを構成する三つのリアクトル８および三つのコンデンサ１０を経由して、商用３相の電力系統１２に接続されている。各リアクトル８は各相に直列に接続されており、各コンデンサ１０は各相間に並列に接続されている。各相の出力電流ＩU 、ＩV 、ＩW は変流器６を用いて計測され、電力系統１２の線間電圧ＶUV、ＶVW、ＶWUは図示しない計器用変圧器等を用いて計測されて、それぞれヒステリシスコンパレータ方式制御回路１４に供給され、上記制御に供される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１６７５２４号公報（段落００９３−０１０６、図１２−１３）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記従来の３相インバータ装置においては、Ｕ相を例に取ると図１５に示す例のように、出力電流ＩU の正・負のピーク付近においても、ゲート信号Ｇ1 がオン・オフを繰り返して（ａ、ｂ部参照）、スイッチング素子Ｓ1 のスイッチングが行われている。同じ相のスイッチング素子Ｓ2 についても同様である。また他の相のスイッチング素子Ｓ3 〜Ｓ6 についても同様である。なお、この図１５は、出力電流（振幅）が４０Ａ、ヒステリシス幅が±１Ａの例である（図１６、図６〜図８の例も同様）。
【００１１】
スイッチング素子Ｓ1 〜Ｓ6 がスイッチングを行うと必ずスイッチング損失が発生し、しかも電流が大きいときのスイッチング損失は大きくなるので、上記のように電流ピーク付近においてスイッチングが行われている分、スイッチング損失が増えて、インバータの効率が低下するという課題がある。
【００１２】
また、出力電流ＩU 〜ＩW を制御するための、計測器を含めた制御系（具体的には上記変流器６、ヒステリシスコンパレータ方式制御回路１４等を含めた制御系）には、オフセット（残留偏差）が存在する。そのために、出力電流ＩU 〜ＩW に直流分が重畳される。これの一例を、Ｕ相を例に図１６に示す。
【００１３】
図１６の例では、上記オフセットによって、出力電流ＩU に直流分が重畳して、出力電流ＩU 全体が正側に僅かにシフトしている。このとき、出力電流ＩU の負のピーク付近（ｃ部参照）では、出力電流ＩU の絶対値が本来の値より小さくて（即ち正側にあって）、前記ヒステリシスコンパレータ方式の制御におけるヒステリシス幅の上限値＋ΔＩH を超える頻度が高くなるので、ゲート信号Ｇ1 が頻繁にオン・オフを繰り返してスイッチング素子Ｓ1 のスイッチングが行われる（ｄ部参照）。同じ相のスイッチング素子Ｓ2 についても同様である。上記例とは逆に出力電流ＩU が負側にシフトしている場合は、出力電流ＩU の正のピーク付近においてゲート信号Ｇ1 が頻繁にオン・オフを繰り返してスイッチング素子Ｓ1 のスイッチングが行われる。上記のようなことは他の相のスイッチング素子Ｓ3 〜Ｓ6 についても同様である。
【００１４】
スイッチング素子Ｓ1 〜Ｓ6 がオフセットの存在によって上記のように余分なスイッチングを行うと、上述したように、その分スイッチング損失が増えるので、インバータの効率が更に低下する。
【００１５】
そこでこの発明は、ヒステリシスコンパレータ方式制御の３相インバータ装置において、上記のようなスイッチング損失を低減させてインバータの高効率化を可能にすることを主たる目的としている。
【課題を解決するための手段】
【００１６】
この発明に係る３相インバータ装置は、商用３相の電力系統に接続されて当該電力系統と連系運転を行う３相インバータ装置であって、３相ブリッジ接続された六つのスイッチング素子を有していて、直流電力を交流電力に変換する３相インバータ回路と、前記３相インバータ回路の各相の出力電流を、各相用の正弦波の電流指令値に対して所定のヒステリシス幅以内に制御するゲート信号を作成して、それを前記３相インバータ回路の各スイッチング素子に供給するヒステリシスコンパレータ方式制御回路とを備えている３相インバータ装置において、前記各相用の電流指令値の正側のピーク値の時点を含む所定期間だけ、前記ヒステリシスコンパレータ方式制御回路からのゲート信号に依らずに、前記３相インバータ回路の前記電流指令値に対応する各相の上側のスイッチング素子を強制的にオンさせると共に下側のスイッチング素子を強制的にオフさせ、かつ前記各相用の電流指令値の負側のピーク値の時点を含む所定期間だけ、前記ヒステリシスコンパレータ方式制御回路からのゲート信号に依らずに、前記３相インバータ回路の前記電流指令値に対応する各相の下側のスイッチング素子を強制的にオンさせると共に上側のスイッチング素子を強制的にオフさせる制御を行う強制オン制御回路を備えており、前記強制オン制御回路は、（ａ）前記電力系統の少なくとも１相の相電圧の位相を求めると共に、当該求めた電力系統の相電圧の位相に、当該３相インバータ装置を動作させる所望の力率を加味することにより、当該力率に応じた前記各相用の電流指令値の位相を求め、当該求めた各相用の電流指令値の位相を前記ヒステリシスコンパレータ方式制御回路に指令する位相決定手段と、（ｂ）当該位相決定手段によって求めた前記電力系統の相電圧の位相に基づいて、前記３相インバータ回路のスイッチング素子を前記のとおり強制的にオンおよびオフさせる前記制御を行う強制制御手段とを有している、ことを特徴としている。
【００１７】
この３相インバータ装置においては、強制オン制御回路によって、各相用の電流指令値のピーク値の時点を含む所定期間だけ、当該各相のスイッチング素子を、スイッチングさせずに強制的にオンさせるので、当該所定期間においてスイッチング損失が発生するのを防止することができる。制御系にオフセットが存在している場合も同様であり、上記所定期間においてスイッチング損失が発生するのを防止することができる。
【００１８】
前記所定期間は、例えば、位相の幅で表して６０度の期間である。
【００１９】
この発明に係る３相インバータ装置は、（Ａ）前記３相インバータ回路の各スイッチング素子にそれぞれ逆並列接続された帰還ダイオードと、（Ｂ）前記３相インバータ回路の各相の出力部にそれぞれ直列に接続されたリアクトルと、（Ｃ）前記３相インバータ回路の入力側に設けられていて、前記３相インバータ回路に供給するインバータ入力直流電圧の大きさを変化させる入力電圧可変回路と、（Ｄ）（ａ）前記３相インバータ回路のスイッチング素子を強制的にオンさせている相以外の２相の内のいずれか１相についての前記電力系統の相電圧と前記リアクトルの両端電圧とに基づいて当該１相についての前記３相インバータ回路の出力相電圧の絶対値を算出し、（ｂ）当該出力相電圧の絶対値を√３倍して前記３相インバータ回路の出力線間電圧の絶対値を算出し、（ｃ）当該出力線間電圧の絶対値に、前記帰還ダイオード１個の順電圧降下および前記スイッチング素子１個のオン時の内部電圧降下を加算することによって、前記３相インバータ回路に供給すべき前記インバータ入力直流電圧の指令値を算出し、（ｄ）かつ前記入力電圧可変回路から出力する前記インバータ入力直流電圧が前記指令値になるように前記入力電圧可変回路を制御する入力電圧制御回路と、を更に備えていても良い。
【００２０】
前記入力電圧可変回路は、例えば、ＤＣ−ＤＣコンバータである。
【発明の効果】
【００２１】
請求項１、２に記載の発明によれば、強制オン制御回路によって、各相用の電流指令値のピーク値の時点を含む所定期間だけ、当該各相のスイッチング素子を、スイッチングさせずに強制的にオンさせるので、当該所定期間においてスイッチング損失が発生するのを防止することができる。制御系にオフセットが存在している場合も同様であり、上記所定期間においてスイッチング損失が発生するのを防止することができる。このようにしてスイッチング損失を低減させることができるので、インバータの高効率化が可能になる。
【００２２】
また、従来技術では出力電流のピーク付近ではスイッチング素子のスイッチング周波数が低くなるが、その最低スイッチング周波数の決定は困難であり、従って３相インバータ回路の出力側に設けられる高調波成分除去用のフィルタのカットオフ周波数の設定が難しく、フィルタ設計が難しかった。これに対して、この発明によれば、スイッチング周波数が低くなる出力電流のピーク付近では、即ち出力電流のピーク時点を含む所定期間では、スイッチング素子をスイッチングさせないので、最低スイッチング周波数の決定が容易になり、従ってフィルタのカットオフ周波数の算出が容易になり、フィルタ設計が容易になる。またカットオフ周波数を従来よりも高くすることができるので、フィルタを構成するリアクトルおよびコンデンサの小型化が可能になる。
【００２３】
また、各スイッチング素子の両端には、通常、当該スイッチング素子による電流遮断時にサージ電圧（ターンオフサージ電圧）が発生し、かつ同じアームの反対側のスイッチング素子のオン動作時に流れる逆回復電流の回復時にもサージ電圧（リカバリサージ電圧）が発生し、しかもこれらのサージ電圧は、出力電流の値が大きいときにスイッチングすると大きくなることが従来から知られている。これに対して、この発明によれば、上記のように出力電流の大きいときは、即ち出力電流のピーク時点を含む所定期間は、スイッチング素子をスイッチングさせないので、各スイッチング素子の両端に発生する上記サージ電圧（ターンオフサージ電圧およびリカバリサージ電圧）を小さく抑制することが可能になる。これによって例えば、各スイッチング素子にサージ電圧対策用に付加しているスナバ回路を構成するコンデンサ容量を小さくする、ひいてはコンデンサを削減することができる。
【００２４】
請求項３、４に記載の発明によれば次の更なる効果を奏する。即ち、入力電圧制御回路および入力電圧可変回路によってインバータ入力直流電圧を上記のように制御することによって、インバータ入力直流電圧を、連系電力系統の線間電圧に適した値に制御することができるので、各相の出力電流の正・負のピーク付近において、スイッチング素子をスイッチングさせずにオンさせているオン期間を、上記強制オン制御回路によって強制的にオンさせている期間よりも広げることができる。従ってその分、スイッチング損失を更に低減させることができるので、インバータの更なる高効率化が可能になる。
【図面の簡単な説明】
【００２５】
【図１】この発明に係る３相インバータ装置の一実施形態を示す回路図である。
【図２】図１中のヒステリシスコンパレータ方式制御回路および強制オン制御回路の構成の一例を示すブロック図である。
【図３】図１等におけるゲート信号出力回路の構成の一例を示すブロック図である。
【図４】スイッチング素子の制御モードの一例を示す図である。
【図５】図１等における強制オン制御回路の動作の一例を示す図である。
【図６】図１に示す実施形態においてＵ相上側のスイッチング素子に供給されるゲート信号およびＵ相出力電流のシミュレーション波形の一例を示す図である。
【図７】従来の３相インバータ装置における出力電流指令値とスイッチング素子のスイッチング周波数との関係の一例を示す図である。
【図８】図１に示す実施形態における出力電流指令値とスイッチング素子のスイッチング周波数との関係の一例を示す図である。
【図９】図１中のヒステリシスコンパレータ方式制御回路および強制オン制御回路の構成の他の例を示すブロック図である。
【図１０】この発明に係る３相インバータ装置の他の実施形態を示す回路図である。
【図１１】図１０中のヒステリシスコンパレータ方式制御回路、強制オン制御回路および入力電圧制御回路の構成の一例を示すブロック図である。
【図１２】図１０に示す実施形態において各相上側のスイッチング素子に供給されるゲート信号および各相出力電流のシミュレーション波形の一例を示す図である。
【図１３】従来の３相インバータ装置の一例を示す回路図である。
【図１４】ヒステリシスコンパレータ方式制御の原理を示す図である。
【図１５】図１３に示す従来装置においてＵ相上側のスイッチング素子に供給されるゲート信号およびＵ相出力電流のシミュレーション波形の一例を示す図である。
【図１６】図１３に示す従来装置において、制御系にオフセットが存在する場合に、Ｕ相上側のスイッチング素子に供給されるゲート信号およびＵ相出力電流のシミュレーション波形の一例を示す図である。
【図１７】図１０中の３相インバータ回路周りを抜き出すと共に、各スイッチング素子の状態の一例をスイッチ記号で示す図である。
【図１８】図１７の状態における各電圧及び各電流のベクトルの一例を示す図である。
【発明を実施するための形態】
【００２６】
（１）スイッチング素子を強制オン制御する実施形態
図１に、この発明に係る３相インバータ装置の一実施形態を示す。図１３に示した従来例と同一または相当する部分には同一符号を付し、以下においては当該従来例との相違点を主に説明する。
【００２７】
この実施形態の３相インバータ装置は、前述した３相インバータ回路４と、前述したヒステリシスコンパレータ方式制御回路１４とほぼ同様の機能を有するヒステリシスコンパレータ方式制御回路１４ａと、このヒステリシスコンパレータ方式制御回路１４ａと３相インバータ回路４との間に設けられていて、３相インバータ回路４のスイッチング素子Ｓ1 〜Ｓ6 を強制的にオン・オフさせる制御を行う強制オン制御回路１６とを備えている。その他の構成は、図１３に示したものと同様である。
【００２８】
詳細は図２を参照して後述するが、ヒステリシスコンパレータ方式制御回路１４ａは、３相インバータ回路４の各相の出力電流ＩU 、ＩV 、ＩW を、各相用の正弦波の電流指令値に対して所定のヒステリシス幅以内に制御するゲート信号を作成して、それを３相インバータ回路４の各スイッチング素子Ｓ1 〜Ｓ6 に供給するものである。
【００２９】
強制オン制御回路１６は、上記各相用の電流指令値の正側のピーク値の時点を含む所定期間だけ、ヒステリシスコンパレータ方式制御回路１４ａからのゲート信号に依らずに、３相インバータ回路４の上記電流指令値に対応する各相の上側のスイッチング素子Ｓ1 、Ｓ3 またはＳ5 を強制的にオンさせると共に同じ相の下側のスイッチング素子Ｓ2 、Ｓ4 またはＳ6 を強制的にオフさせ、かつ上記各相用の電流指令値の負側のピーク値の時点を含む所定期間だけ、ヒステリシスコンパレータ方式制御回路１４ａからのゲート信号に依らずに、３相インバータ回路４の上記電流指令値に対応する各相の下側のスイッチング素子Ｓ2 、Ｓ4 またはＳ6 を強制的にオンさせると共に同じ相の上側のスイッチング素子Ｓ1 、Ｓ3 またはＳ5 を強制的にオフさせる制御を行うものである。
【００３０】
上記所定期間は、例えば、位相の幅で表して６０度の期間である。この場合の各スイッチング素子Ｓ1 〜Ｓ6 のオン・オフの状態を表した制御モードＭ1 〜Ｍ6 を図４、表１にまとめて示す。もっとも、上記所定期間は、６０度の期間に限られるものではなく、０度よりも大きくかつ６０度以下の期間であれば良い。
【００３１】
【表１】
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【００３２】
つまり、強制オン制御回路１６によって３相の内の１相のスイッチング素子の強制的なオン・オフ制御を行い、残りの２相のスイッチング素子についてはヒステリシスコンパレータ方式制御回路１４ａによってスイッチング制御を行う。
【００３３】
上記ヒステリシスコンパレータ方式制御回路１４ａ、強制オン制御回路１６の構成の一例を図２に示す。この図２は、３相インバータ回路４の出力部を上記商用３相の電力系統１２に接続して連系運転を行う場合の例である。
【００３４】
ヒステリシスコンパレータ方式制御回路１４ａは、この例では、相電圧変換回路２２、電流指令値作成回路２４、ヒステリシス幅設定器２６、ヒステリシス上限値演算回路２８、ヒステリシス下限値演算回路３０、比較器３２、３４およびゲート信号作成回路３６を有している。比較器３２と３４とでヒステリシスコンパレータを構成している。
【００３５】
相電圧変換回路２２は、３相の電力系統１２の線間電圧ＶUV、ＶVW、ＶWUを計測して、それらを相電圧ＶU 、ＶV 、ＶW に変換する。相電圧の位相情報を電流指令値作成回路２４で用いるためである。
【００３６】
電流指令値作成回路２４は、相電圧変換回路２２から与えられる各相電圧ＶU 、ＶV 、ＶW の位相の情報と、外部から指令される電流振幅ＩP とに基づいて、３相の出力電流ＩU 、ＩV 、ＩW 用の正弦波の電流指令値ＩCU、ＩCV、ＩCWを作成して出力する。電流振幅ＩP は３相に共通である。なお、３相交流では周知のようにＵ相、Ｖ相、Ｗ相の位相は、それぞれ１２０度ずつ遅れているだけであるから、１相の相電圧（例えばＵ相の相電圧ＶU ）の位相を検出し、それより１２０度ずつ遅らせることでＶ相とＷ相の位相を算出するようにしても良い。
【００３７】
ヒステリシス幅設定器２６は、前述した（図１４参照）ヒステリシス幅ΔＩH を設定する。これはこの例では３相に共通である。
【００３８】
ヒステリシス上限値演算回路２８は、次式に従って、３相のヒステリシス上限値ＩHU、ＩHV、ＩHWを演算して出力する。
【００３９】
［数１］
ＩHU＝ＩCU＋ΔＩH 
ＩHV＝ＩCV＋ΔＩH 
ＩHW＝ＩCW＋ΔＩH 
【００４０】
ヒステリシス下限値演算回路３０は、次式に従って、３相のヒステリシス下限値ＩLU、ＩLV、ＩLWを演算して出力する。
【００４１】
［数２］
ＩLU＝ＩCU−ΔＩH 
ＩLV＝ＩCV−ΔＩH 
ＩLW＝ＩCW−ΔＩH 
【００４２】
比較器３２は、変流器６を用いて計測した３相インバータ回路４の出力電流ＩU 、ＩV 、ＩW と、ヒステリシス上限値演算回路２８からのヒステリシス上限値ＩHU、ＩHV、ＩHWとをそれぞれ比較して、Ｕ相を例に説明すると、出力電流ＩU がヒステリシス上限値ＩHUよりも大きくなるとスイッチング素子Ｓ1 をオフさせかつスイッチング素子Ｓ2 をオンさせるゲート信号ＧＳ1 、ＧＳ2 をゲート信号作成回路３６から出力させるような信号を出力する（図１４も参照）。Ｖ相、Ｗ相についても同様である。
【００４３】
比較器３４は、変流器６を用いて計測した３相インバータ回路４の出力電流ＩU 、ＩV 、ＩW と、ヒステリシス下限値演算回路３０からのヒステリシス下限値ＩLU、ＩLV、ＩLWとをそれぞれ比較して、Ｕ相を例に説明すると、出力電流ＩU がヒステリシス下限値ＩLUよりも小さくなるとスイッチング素子Ｓ1 をオンさせかつスイッチング素子Ｓ2 をオフさせるゲート信号ＧＳ1 、ＧＳ2 をゲート信号作成回路３６から出力させるような信号を出力する（図１４も参照）。Ｖ相、Ｗ相についても同様である。
【００４４】
ゲート信号作成回路３６は、比較器３２および３４からの信号に基づいて、３相インバータ回路４の各スイッチング素子Ｓ1 〜Ｓ6 をそれぞれオン・オフさせるゲート信号ＧＳ1 〜ＧＳ6 を作成して出力する。各ゲート信号ＧＳ1 〜ＧＳ6 は、論理値１または０を取るパルス信号である。この場合、前述したようにＵ相を例に説明すると、同じＵ相のスイッチング素子Ｓ1 、Ｓ2 はオン・オフ動作が互いに逆になるように、ゲート信号ＧＳ1 、ＧＳ2 の論理値は互いに逆にする。Ｖ相、Ｗ相についても同様である。
【００４５】
なお、上記ゲート信号ＧＳ1 〜ＧＳ6 は、後述するゲート信号出力回路４４を経由して、ゲート信号Ｇ1 〜Ｇ6 に変換されて各スイッチング素子Ｓ1 〜Ｓ6 に供給される。この場合、この実施形態では、ゲート信号出力回路４４においてはゲート信号ＧＳ2 、ＧＳ4 、ＧＳ6 のみを用い、それらの逆論理のゲート信号ＧＳ1 、ＧＳ3 、ＧＳ5 に相当するゲート信号はゲート信号出力回路４４において作成するようにしているので、即ちヒステリシスコンパレータ方式制御回路１４ａの機能の一部をゲート信号出力回路４４に持たせているので、ゲート信号作成回路３６においては上記ゲート信号ＧＳ2 、ＧＳ4 、ＧＳ6 のみを作成するようにしても良い。
【００４６】
上記制御によって、３相インバータ回路４から出力する各相の出力電流ＩU 、ＩV 、ＩW は、各相用の正弦波の電流指令値ＩCU、ＩCV、ＩCWに対して所定のヒステリシス幅±ΔＩH 以内に収まるように制御される。これが前述したヒステリシスコンパレータ方式制御の詳細である。
【００４７】
強制オン制御回路１６は、この例では、比較器３８、カウンタ４０、位相決定回路４１、強制制御信号作成回路４２およびゲート信号出力回路４４を有している。
【００４８】
図５も参照して、比較器３８は、相電圧変換回路２２からの１相の相電圧（この例ではＵ相電圧ＶU ）を０Ｖ（ボルト）の基準値と比較して、相電圧ＶU が負のときに論理値１を出力し、０Ｖ以上のときに論理値０を出力する。
【００４９】
カウンタ４０は、相電圧ＶU の一周期ごとに、即ち比較器３８の出力の一周期ごとに、比較器３８の出力の立下りエッジ時点から、その立下りエッジ時点のカウント値を０にして、カウントを開始する。
【００５０】
位相決定回路４１は、ここでは一例として、予めカウンタ４０でカウントした一周期分のカウント値を用いて、その値を３６０で割って１度当たりのカウント値を算出しておく。そしてカウンタ４０の現在のカウント値に上記１度当たりのカウント値を掛けることにより、相電圧ＶU の現在の位相［度］を求める。更に、当該３相インバータ装置を動作させる所望の力率を加味することにより、当該力率に応じた電流指令値ＩCUの位相（これは出力電流ＩU の位相と同じである）を求める。例えば力率１ならば、相電圧ＶU と電流指令値ＩCUとは同じ位相になる。Ｖ相、Ｗ相の位相は、Ｕ相の位相からそれぞれ１２０度ずつ遅らせることにより求める。
【００５１】
強制制御信号作成回路４２は、位相決定回路４１で求めた位相に基づいて、現在の位相が、３相インバータ回路４のスイッチング素子Ｓ1 〜Ｓ6 を強制的にオン・オフさせる上記制御モードＭ1 〜Ｍ6 （図４、表１参照）の内のどの制御モードにあるかを判定して、その判定した制御モードでスイッチング素子Ｓ1 〜Ｓ6 を図４、表1 に示すように強制的にオン・オフさせることを実現する強制制御信号ＣＳ1 〜ＣＳ6 を作成して出力する。スイッチング素子Ｓ1 、Ｓ2 用の強制制御信号ＣＳ1 、ＣＳ2 を例に取ると、図４からも分かるように、強制制御信号ＣＳ1 、ＣＳ2 は、制御モードＭ2 ではそれぞれ論理値１、０となり、制御モードＭ5 ではそれぞれ論理値０、１となり、それ以外の制御モードではそれぞれ論理値０、０となる（表２も参照）。スイッチング素子Ｓ3 〜Ｓ6 用の強制制御信号ＣＳ3 〜ＣＳ6 についても同様に図４から分かる。この強制制御信号ＣＳ1 〜ＣＳ6 の各制御モードＭ1 〜Ｍ6 における論理値の状態を表２にまとめて示す。
【００５２】
【表２】
0005493783.tif 000003
【００５３】
ゲート信号出力回路４４は、ゲート信号作成回路３６からのゲート信号ＧＳ1 〜ＧＳ6 と、強制制御信号作成回路４２からの強制制御信号ＣＳ1 〜ＣＳ6 とに基づいて、スイッチング素子を強制的にオン・オフさせる制御モードでは強制制御信号ＣＳ1 〜ＣＳ6 の論理値と同じ論理値のゲート信号Ｇ1 〜Ｇ6 を出力し、それ以外の制御モードではゲート信号ＧＳ1 〜ＧＳ6 の論理値と同じ論理値のゲート信号Ｇ1 〜Ｇ6 を出力する。
【００５４】
このゲート信号出力回路４４の構成の一例を図３に示す。このゲート信号出力回路４４は、互いに同じ構成の回路４５ａ〜４５ｃをＵ相、Ｖ相、Ｗ相用に一つずつ有している。Ｕ相を例に説明すると、Ｕ相用の回路４５ａは、強制制御信号ＣＳ1 が入力されるＮＯＴ回路５２と、強制制御信号ＣＳ2 およびゲート信号ＧＳ2 が入力されるＯＲ回路５４と、このＮＯＴ回路５２、ＯＲ回路５４の出力が入力されるＡＮＤ回路５６と、このＡＮＤ回路５６の出力が入力されるＮＯＴ回路５８とを有している。ＡＮＤ回路５６の出力がゲート信号Ｇ1 であり、ＮＯＴ回路５８の出力がゲート信号Ｇ2 である。このＵ相用の回路４５ａの論理値の状態を表３にまとめて示す。
【００５５】
【表３】
0005493783.tif 000004
【００５６】
この表３からも分かるように、このＵ相用の回路４５ａからは、Ｕ相のスイッチング素子Ｓ1 、Ｓ2 を強制的にオン・オフさせる制御モードＭ2 、Ｍ5 では強制制御信号ＣＳ1 、ＣＳ2 の論理値と同じ論理値のゲート信号Ｇ1 、Ｇ2 を出力し、それ以外の制御モードではゲート信号ＧＳ2 の論理値と同じ論理値のゲート信号Ｇ2 およびそれと逆論理のゲート信号Ｇ1 を出力する。
【００５７】
ゲート信号出力回路４４を構成するＶ相用およびＷ相用の回路４５ｂ、４５ｃについても同様である。
【００５８】
即ち、Ｖ相用の回路４５ｂは、Ｖ相のスイッチング素子Ｓ3 、Ｓ4 を強制的にオン・オフさせる制御モードＭ1 、Ｍ4 では強制制御信号ＣＳ3 、ＣＳ4 の論理値と同じ論理値のゲート信号Ｇ3 、Ｇ4 を出力し、それ以外の制御モードではゲート信号ＧＳ4 の論理値と同じ論理値のゲート信号Ｇ4 およびそれと逆論理のゲート信号Ｇ3 を出力する。
【００５９】
Ｗ相用の回路４５ｃは、Ｗ相のスイッチング素子Ｓ5 、Ｓ6 を強制的にオン・オフさせる制御モードＭ3 、Ｍ6 では強制制御信号ＣＳ5 、ＣＳ6 の論理値と同じ論理値のゲート信号Ｇ5 、Ｇ6 を出力し、それ以外の制御モードではゲート信号ＧＳ6 の論理値と同じ論理値のゲート信号Ｇ6 およびそれと逆論理のゲート信号Ｇ5 を出力する。
【００６０】
以上のように、この３相インバータ装置においては、強制オン制御回路１６によって、各相用の電流指令値ＩCU〜ＩCWのピーク値の時点を含む所定期間だけ、当該各相のスイッチング素子を、スイッチングさせずに強制的にオンさせるので、当該所定期間においてスイッチング損失が発生するのを防止することができる。
【００６１】
そのシミュレーション結果の一例を図６に示す。これはＵ相のものである。この例では、Ｕ相電流指令値の正側のピーク値の時点を含む所定期間Ｔ1 だけゲート信号Ｇ1 を論理値１にしてスイッチング素子Ｓ1 を強制的にオンさせており（その間は前述したようにスイッチング素子Ｓ2 は強制的にオフさせる）、Ｕ相電流指令値の負側のピーク値の時点を含む所定期間Ｔ2 だけゲート信号Ｇ1 を論理値０にしてスイッチング素子Ｓ1 を強制的にオフさせている（その間は前述したようにスイッチング素子Ｓ2 は強制的にオンさせる）。これが図１５に示した従来例と大きく異なる点である。
【００６２】
上記所定期間Ｔ1 、Ｔ2 以外においては、ヒステリシスコンパレータ方式制御回路１４ａの制御によってスイッチング素子Ｓ1 、Ｓ2 のスイッチング制御を行っている。また上記所定期間Ｔ1 、Ｔ2 中も、残りの２相（Ｖ相、Ｗ相）においては、ヒステリシスコンパレータ方式制御回路１４ａの制御によってスイッチング素子Ｓ3 〜Ｓ6 のスイッチング制御を行っている。
【００６３】
上記のような強制オン制御を行っても、図６に示すように、設定どおりの振幅（この例では４０Ａ）の正弦波状の出力電流ＩU を出力することができている。この点は図１５に示した従来例と大差はない。
【００６４】
Ｖ相、Ｗ相についても上記と同様である。
【００６５】
また、前述したように制御系にオフセットが存在していても、当該オフセットの存在によって従来はスイッチングを行っていたピーク付近の期間（図１６中のｃ、ｄ部参照）において、この発明に係る３相インバータ装置では上記のようにスイッチング素子を強制的にオンさせるので、オフセットの存在によるスイッチングを防止することができる。従って、その分、スイッチング損失が発生するのを防止することができる。
【００６６】
以上のようにして、この発明に係る３相インバータ装置によれば、スイッチング損失を低減させることができるので、インバータの高効率化が可能になる。
【００６７】
また、従来技術では出力電流のピーク付近では、図１５に示した例のように、スイッチング素子のスイッチング周波数が低くなるが、その最低スイッチング周波数の決定は困難であった。これを、Ｕ相を例にシミュレーション結果を用いて説明すると、図７に示すように、従来技術では電流指令値ＩCU（これはＵ相の出力電流に相当する。以下同様）の正・負のピーク付近では、非常に低い周波数領域までスイッチングを行っている。Ｖ相、Ｗ相についても同様である。そのために最低スイッチング周波数の決定が困難であり、従って３相インバータ回路４の出力側に設けられる高調波成分除去用のフィルタ（これは上記リアクトル８およびコンデンサ１０で構成されている）のカットオフ周波数の設定が難しく、フィルタ設計が難しかった。
【００６８】
これに対して、この発明に係る３相インバータ装置によれば、スイッチング周波数が低くなる出力電流のピーク付近では、即ち出力電流のピーク時点を含む所定期間では、スイッチング素子をスイッチングさせないので、最低スイッチング周波数の決定が容易になる。これを、Ｕ相を例にシミュレーション結果を用いて説明すると、図８に示すように、電流指令値ＩCUの正・負のピーク付近では強制的にスイッチングさせないので、スイッチングさせる部分との境界部（図８の例では±３０Ａ付近）でのスイッチング周波数（約５ｋＨｚ）が最低スイッチング周波数となる。Ｖ相、Ｗ相についても同様である。そのために最低スイッチング周波数の決定が容易であり、従ってフィルタのカットオフ周波数の算出が容易になり、フィルタ設計が容易になる。またカットオフ周波数を従来よりも高くすることができるので、フィルタを構成するリアクトル８およびコンデンサ１０の小型化が可能になる。
【００６９】
また、３相インバータ回路４を構成する各スイッチング素子Ｓ1 〜Ｓ6 の両端には、通常、当該スイッチング素子による電流遮断時にサージ電圧（ターンオフサージ電圧）が発生し、かつ同じアームの反対側のスイッチング素子のオン動作時に流れる逆回復電流の回復時にもサージ電圧（リカバリサージ電圧）が発生し、しかもこれらのサージ電圧は、出力電流の値が大きいときにスイッチングすると大きくなることが従来から知られている。これに対して、この発明に係る３相インバータ装置によれば、上記のように出力電流の大きいときは、即ち出力電流のピーク時点を含む所定期間は、スイッチング素子をスイッチングさせないので、各スイッチング素子Ｓ1 〜Ｓ6 の両端に発生する上記サージ電圧（ターンオフサージ電圧およびリカバリサージ電圧）を小さく抑制することが可能になる。これによって例えば、各スイッチング素子Ｓ1 〜Ｓ6 にサージ電圧対策用に付加しているスナバ回路を構成するコンデンサ容量を小さくする、ひいてはコンデンサを削減することができる。
【００７０】
なお、強制オン制御回路１６において、スイッチング素子を強制的にオン（同じ相の反対側のスイッチング素子はオフ）させる期間を決定する方法には、図２に示した例以外に、例えば次の方法を採用しても良い。以下の説明は図４を参照すると分かりやすい。
【００７１】
（ａ）３相の電流指令値ＩCU、ＩCV、ＩCWの絶対値を比較して、他の２相よりも絶対値が大きい相のその絶対値が大きい期間。
【００７２】
（ｂ）３相の電流指令値ＩCU、ＩCV、ＩCWの極性（正・負）を判断し、他の２相と反転している相のその反転している期間。
【００７３】
（ｃ）連系運転を行う場合で、力率１の動作をさせる場合は、電力系統１２の相電圧と当該３相インバータ装置の出力電流とが同相であることから、系統相電圧において上記（ａ）または（ｂ）となる期間。
【００７４】
また、上記３相インバータ装置は、連系運転以外に、電力系統１２とは切り離して、構内負荷等に電流供給を行う自立運転を行わせる場合にも適用することができる。自立運転を行わせる場合は、例えば、図９に示す例のように、ヒステリシスコンパレータ方式制御回路１４ａに系統線間電圧を入力する代わりに、正弦波発振器５０を設けておいてそれから系統線間電圧に相当する３相の正弦波電圧を出力してそれをヒステリシスコンパレータ方式制御回路１４ａ（より具体的にはその相電圧変換回路２２）に供給すれば良い。ヒステリシスコンパレータ方式制御回路１４ａに供給する電圧を、系統線間電圧と正弦波発振器５０からの正弦波電圧とで切り換えられるようにしておいても良く、そのようにすれば、連系運転と自立運転とを簡単に切り換えることができる。
【００７５】
（２）スイッチング素子の強制オン制御とインバータ入力直流電圧制御とを併用する実施形態
図１０に、この発明に係る３相インバータ装置の他の実施形態を示し、図１１に、図１０中のヒステリシスコンパレータ方式制御回路、強制オン制御回路および入力電圧制御回路の構成の一例を示す。図１、図２等に示した実施形態と同一または相当する部分には同一符号を付し、以下においては当該実施形態との相違点を主に説明する。
【００７６】
この実施形態の３相インバータ装置は、商用３相の電力系統１２に接続されて当該電力系統１２と連系運転を行うものである。
【００７７】
３相インバータ回路４の入力側には、３相インバータ回路４に供給するインバータ入力直流電圧Ｅ2 の大きさを変化させる入力電圧可変回路２０が設けられている。即ちこの入力電圧可変回路２０は、直流電源２から与えられる直流電圧Ｅ1 を、大きさが可変のインバータ入力直流電圧Ｅ2 に変換して出力する。この入力電圧可変回路２０は、例えばＤＣ−ＤＣコンバータであるが、それに限られるものではない。
【００７８】
この実施形態の３相インバータ装置は、入力電圧制御回路１８を更に備えており、上記インバータ入力直流電圧Ｅ2 は、入力電圧制御回路１８から入力電圧可変回路２０に与えられる電圧制御信号ＥＳによって、以下に説明する指令値Ｅ2Cになるように制御される。入力電圧制御回路１８には、入力電圧可変回路２０から出力するインバータ入力直流電圧Ｅ2 がフィードバックされる。
【００７９】
入力電圧制御回路１８は、３相インバータ回路４のスイッチング素子Ｓ1 〜Ｓ6 を強制的にオンさせている相以外の２相の内のいずれか１相についての電力系統１２の相電圧とリアクトル８の両端電圧とに基づいて当該１相についての３相インバータ回路４の出力相電圧の絶対値を算出する機能と、（ｂ）当該出力相電圧の絶対値を√３倍して３相インバータ回路４の出力線間電圧の絶対値を算出する機能と、（ｃ）当該出力線間電圧の絶対値に、帰還ダイオードＤ1 〜Ｄ6 の内の１個の順電圧降下およびスイッチング素子Ｓ1 〜Ｓ6 の内の１個のオン時の内部電圧降下を加算することによって、３相インバータ回路４に供給すべきインバータ入力直流電圧Ｅ2 の指令値Ｅ2Cを算出する機能と、（ｄ）入力電圧可変回路２０から出力するインバータ入力直流電圧Ｅ2 が上記指令値Ｅ2Cになるように入力電圧可変回路２０を制御する機能とを有している。これを図１７、図１８を参照して詳述する。
【００８０】
ここでは一例として、図１７に示すように、Ｕ相のスイッチング素子Ｓ1 は前述した強制オン制御によって強制的にオン（従ってスイッチング素子Ｓ2 は強制的にオフ）されており、Ｖ相およびＷ相のスイッチング素子Ｓ3 〜Ｓ6 はスイッチング制御されているが、その内、スイッチング素子Ｓ3 およびＳ6 がオン状態にあり、スイッチング素子Ｓ4 およびＳ5 がオフ状態にある状態を例に説明する。この状態を表４にまとめて示す。従って以下では、スイッチング制御されているＶ相およびＷ相を主体に説明する。
【００８１】
【表４】
0005493783.tif 000005
【００８２】
電流の向きを、３相インバータ回路４から電力系統１２に流れる場合を正とすると、上記状態では、３相インバータ回路４の出力電流ＩU （＝−（ＩV ＋ＩW ））は正、出力電流ＩV およびＩW は負の向きとなる。従って、図１７中に示すように、Ｕ相の出力電流ＩU はスイッチング素子Ｓ1 、Ｖ相の出力電流ＩV は帰還ダイオードＤ3 （スイッチング素子Ｓ3 には逆方向のために流れない）、Ｗ相の出力電流ＩW はスイッチング素子Ｓ6 を通して流れる。
【００８３】
上記の場合の各電圧および各電流のベクトルを図１８に示す。この図は、当該３相インバータ装置が力率１の動作を行っている場合の例であり、各出力電流ＩU 、ＩV 、ＩW は電力系統１２の相電圧ＶU 、ＶV 、ＶW とそれぞれ同相である。各リアクトル８の両端電圧ＶLU、ＶLV、ＶLWは、各相電圧ＶU 、ＶV 、ＶW に対して９０度進みの関係になる。その大きさは次式で表される。ωは角周波数、ｔは時間、Ｌは各リアクトル８のインダクタンスである。
【００８４】
［数３］
｜ＶLU｜＝｜ωＬ・ＩU ｜
｜ＶLV｜＝｜ωＬ・ＩV ｜
｜ＶLW｜＝｜ωＬ・ＩW ｜
【００８５】
図１８からも分かるように、３相インバータ回路４のＶ相の出力相電圧ＶIVの絶対値｜ＶIV｜は、電力系統１２のＶ相の相電圧ＶV とＶ相のリアクトル８の両端電圧ＶLVの２乗和の平方根で算出することができる。電力系統１２の相電圧ＶV は、線間電圧ＶVWから算出することができる。Ｗ相の出力相電圧ＶIWの絶対値｜ＶIW｜も同様の考えで算出することができる。これらを式で表すと数４、数５となる。
【００８６】
【数４】
0005493783.tif 000006
【００８７】
【数５】
0005493783.tif 000007
【００８８】
上記出力相電圧の絶対値｜ＶIV｜および｜ＶIW｜は、互いに実質的に同じ値になる。これは、対称３相交流であるから各相の電圧の波高値ＶV 、ＶW は互いに同じであり、各相の電流の波高値ＩV 、ＩW も互いに同じであり、各相のリアクトル８のインダクタンスＬも互いに同じであり、位相が異なるだけだからである。従って、いずれか一方のみを算出すれば良い。その演算を入力電圧制御回路１８が行う。ここでは、Ｖ相の出力電圧ＶIVの絶対値｜ＶIV｜の演算（即ち数４の演算）を行う場合を例に説明する。
【００８９】
３相インバータ回路４の出力線間電圧は、出力相電圧に対して、位相は３０度進んでおり、絶対値は√３倍である。従って、３相インバータ回路４のＶ相Ｗ相間の出力線間電圧ＶIVW の絶対値｜ＶIVW ｜は、次式で算出することができる。次式の第２行は、｜ＶIV｜に数４を代入したものである。この演算を入力電圧制御回路１８が行う。
【００９０】
【数６】
0005493783.tif 000008
【００９１】
上記帰還ダイオードＤ1 〜Ｄ6 の内の１個の順電圧降下（順電流が流れている時の電圧降下）をＶD 、スイッチング素子Ｓ1 〜Ｓ6 の内の１個のオン時の内部電圧降下（オン時の内部抵抗による電圧降下）をＶS とすると、入力電圧制御回路１８は次式の演算を行って、３相インバータ回路４に供給すべき上記インバータ入力直流電圧Ｅ2 の指令値Ｅ2Cを算出する。次式の第２行は｜ＩIVW ｜に数６を代入したものである。
【００９２】
【数７】
0005493783.tif 000009
【００９３】
上記順電圧降下ＶD は、どの帰還ダイオードＤ1 〜Ｄ6 のものも互いに実質的に同じである。帰還ダイオードＤ1 〜Ｄ6 として、一般的に、実質的に同じ特性の帰還ダイオードを用いるからである。
【００９４】
上記内部電圧降下ＶS は、スイッチング素子オン時の抵抗値ＲONに、そこを流れる電流値を掛けることによって求めることができる。オン時の抵抗値ＲONは、どのスイッチング素子Ｓ1 〜Ｓ6 のものも互いに実質的に同じである。スイッチング素子Ｓ1 〜Ｓ6 として、一般的に、実質的に同じ特性のスイッチング素子を用いるからである。従って、スイッチング素子Ｓ6 を例に取ると、上記内部電圧降下ＶS は次式で求めることができる。入力電圧制御回路１８はこの演算を行う。
【００９５】
［数８］
｜ＶS ｜＝｜ＩW ｜×ＲON
【００９６】
以上は、図１７、表４に示したように、Ｕ相のスイッチング素子Ｓ1 を強制的にオン（従ってスイッチング素子Ｓ2 を強制的にオフ）させているときの状態を例に説明したが、Ｖ相またはＷ相のスイッチング素子を上記と同様に強制的にオンさせている状態でも同じ結果になる。対称３相交流を扱っているからである。
【００９７】
上記のような演算および制御を行う入力電圧制御回路１８の構成の例を図１１に示す。この入力電圧制御回路１８は、相電圧演算回路４５、指令値演算回路４６および電圧制御回路４８を有している。図１１中の入力電圧制御回路１８以外の要素は、図２を参照して説明したとおりである。
【００９８】
相電圧演算回路４５は、電力系統１２の線間電圧（例えば線間電圧ＶVW）に基づいて、電力系統１２の所要の相電圧、例えば上記Ｖ相の相電圧ＶV を算出する。なお、前述したように相電圧変換回路２２も電力系統１２の相電圧を求める機能を有しているので、相電圧演算回路４５を設ける代わりに相電圧変換回路２２を共用しても良い。
【００９９】
指令値演算回路４６は、相電圧演算回路４５から与えられる上記相電圧と、変流器６（図１参照）を用いて計測した３相インバータ回路４の所要の相の出力電流、例えば上記Ｖ相の出力電流ＩV と、上記順電圧降下ＶD と、内部電圧降下ＶS とに基づいて、上記数７に従って上記指令値Ｅ2Cを算出する。
【０１００】
電圧制御回路４８は、指令値演算回路４６から与えられる上記指令値Ｅ2Cと、入力電圧可変回路２０から出力されるインバータ入力直流電圧Ｅ2 とを比較して、インバータ入力直流電圧Ｅ2 が指令値Ｅ2Cになるように、電圧制御信号ＥＳによって入力電圧可変回路２０を制御する。
【０１０１】
入力電圧可変回路２０から出力するインバータ入力直流電圧Ｅ2 が上記指令値Ｅ2Cになるように制御することによって、インバータ入力直流電圧Ｅ2 を、連系電力系統１２の線間電圧に適した値に制御することができるので、３相インバータ回路４の各相の出力電流の正・負のピーク付近において、スイッチング素子をスイッチングさせずにオンさせているオン期間を、上記強制オン制御回路１６によって強制的にオンさせている期間よりも広げることができる（オン期間の拡大）。これは、インバータ入力直流電圧Ｅ2 が上記制御によって電力系統１２の電圧に適した値になって、３相インバータ回路４の入力電圧と出力電圧との差が小さくなり、出力電流のピーク付近において、前述したヒステリシスコンパレータ方式制御によってスイッチングを行わなくて済む期間が拡がる（長くなる）からである。従ってその分、スイッチング損失を更に低減させることができるので、インバータの更なる高効率化が可能になる。
【０１０２】
そのシミュレーション結果の一例を図１２に示す。これは先の図６に対応するものである。この例では、Ｕ相、Ｖ相、Ｗ相のゲート信号Ｇ1 、Ｇ3 、Ｇ5 が論理値１になってスイッチング素子Ｓ1 、Ｓ3 、Ｓ5 がオンになっているオン期間Ｔ10、Ｔ30、Ｔ50が、図６に示す強制オン期間Ｔ1 よりも広がっていることが分かる。ある一つの時刻で見れば、ほぼ１相だけのスイッチングで済んでいると言うこともできる。
【０１０３】
上記の場合でも、出力電流としては、図１２に示すように、設定どおりの振幅（この例では４０Ａ）の正弦波状の出力電流ＩU 、ＩV 、ＩW を出力することができている。この点では図６の場合と大差はない。
【符号の説明】
【０１０４】
４  ３相インバータ回路
８  リアクトル
１２  電力系統
１４ａ  ヒステリシスコンパレータ方式制御回路
１６  強制オン制御回路
１８  入力電圧制御回路
２０  入力電圧可変回路
Ｓ1 〜Ｓ6   スイッチング素子
Ｄ1 〜Ｄ6   帰還ダイオード
Ｅ2   インバータ入力直流電圧
【図１】
0005493783.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005493783.tif 000017
【図９】
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【図１０】
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【図１１】
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【図１２】
0005493783.tif 000021
【図１３】
0005493783.tif 000022
【図１４】
0005493783.tif 000023
【図１５】
0005493783.tif 000024
【図１６】
0005493783.tif 000025
【図１７】
0005493783.tif 000026
【図１８】
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