(57)【特許請求の範囲】
【請求項１】
電力変換装置に構成される電力変換用のスイッチング素子を駆動する駆動部と、
前記スイッチング素子の駆動によって制御される出力のフィードバック値と、目標値との大小関係を監視する監視部と、
前記大小関係の逆転時点からの時間の経過を検出する検出部とを備え、
前記駆動部が、前記検出部の検出結果に基づいて、前記フィードバック値が前記目標値を超える時点から所定の第１の待機時間経過した以後に、前記スイッチング素子のオンオフ状態を一方の状態から他方の状態に反転させ、前記フィードバック値が前記目標値を下回る時点から所定の第２の待機時間経過した以後に、前記スイッチング素子のオンオフ状態を前記他方の状態から前記一方の状態に反転させ、
前記スイッチング素子の駆動によって電流値が変化する変化点で検知される検知値に基づいて、前記スイッチング素子のスイッチング周期が所定範囲内に収束するように、前記待機時間が補正され、
前記検知値に基づいて、前記大小関係の逆転時点から前記スイッチング素子のオンオフ状態の反転時点までの遷移時間が所定の一定値になるように、前記待機時間が調整される、スイッチング素子の駆動装置。
【請求項２】
前記所定の一定値から、前記検知値に基づいて実測された前記駆動部及び前記スイッチング素子で生ずる回路遅延時間を差し引いた差分値に、前記待機時間が調整される、請求項１に記載のスイッチング素子の駆動装置。
【請求項３】
前記検知値が、前記電力変換装置に入力される電力変換前の入力電圧Ｖｉｎ、及び／又は前記電力変換装置から出力される電力変換後の出力電圧Ｖｏｕｔである、請求項１に記載のスイッチング素子の駆動装置。
【請求項４】
前記電力変換装置が降圧コンバータの場合、
前記第１の待機時間が、（Ｖｏｕｔ／Ｖｉｎ）に比例するように調整され、
前記第２の待機時間が、（Ｖｉｎ−Ｖｏｕｔ）／Ｖｉｎに比例するように調整される、請求項３に記載のスイッチング素子の駆動装置。
【請求項５】
前記電力変換装置が昇圧コンバータの場合、
前記第１の待機時間が、（Ｖｏｕｔ−Ｖｉｎ）／Ｖｏｕｔに比例するように調整され、
前記第２の待機時間が、（Ｖｉｎ／Ｖｏｕｔ）に比例するように調整される、請求項３に記載のスイッチング素子の駆動装置。
【請求項６】
請求項１から５のいずれか一項に記載のスイッチング素子の駆動装置と、
前記スイッチング素子と、
前記スイッチング素子に接続されたインダクタとを備え、
該駆動装置によって前記スイッチング素子を駆動することにより、前記インダクタに流れる電流を変化させることによって、前記出力を制御する、電力変換装置。
【請求項７】
請求項１又は２に記載のスイッチング素子の駆動装置と、
前記スイッチング素子とを備え、
該駆動装置によって前記スイッチング素子を駆動することにより、前記スイッチング素子に接続されたインダクタンスを有する負荷に流れる電流を前記出力として制御する、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子を駆動する駆動装置及び該駆動装置を備える電力変換装置に関し、より詳細には、スイッチング素子の駆動によって制御される出力がフィードバックされる装置に関する。
【背景技術】
【０００２】
従来、ヒステリシスコンパレータを用いた電源制御回路が知られている（例えば、特許文献１参照）。図１は、特許文献１に開示された電源制御回路１のブロック図である。電源制御回路１は、制御対象電圧を、基準電圧とヒステリシスコンパレータで決まるヒステリシスレベルの中に保持することによって安定化させるヒステリシス電圧制御を行う制御回路である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２０８４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２は、電源制御回路１のヒステリシスコンパレータ７のフィードバック側の入力端子の電圧変化を示した図である。図２に示される波形は、駆動回路８及び電力変換部２で生ずる回路遅延時間（例えば、電力変換部２内に設けられた、インダクタ３に電流を流すためのスイッチング素子のゲートの駆動遅れ時間など）が考慮されている。ｔｄｒは、インダクタ３に流れるインダクタ電流の増加区間における、スイッチング素子のゲート駆動遅延時間などを含んだ回路遅延時間を示し、ｔｄｌは、インダクタ電流の減少区間における、スイッチング素子のゲート駆動遅延時間などを含んだ回路遅延時間を示している。このような回路遅延時間が実際には存在するため、出力電圧Ｖｏｕｔに対応するフィードバック電圧Ｖｆｂは、ヒステリシスコンパレータ７のヒステリシス幅Ｖｈｙｓのハイ側閾値に到達した時点から遅れて減少し始め、ヒステリシス幅Ｖｈｙｓのロー側閾値に到達した時点から遅れて増加し始める。
【０００５】
入力電圧をＶｉｎ、負荷回路５に印加される出力電圧をＶｏｕｔ、インダクタ３のインダクタンスをＬ１、時間をｔとおくと、ハイサイドに設けられたスイッチング素子のスイッチングによってインダクタ３に流れるインダクタ電流の電流値Ｉは、インダクタ電流の増加区間では『（Ｖｉｎ−Ｖｏｕｔ）／Ｌ１×ｔ』に従って変化し、インダクタ電流の減少区間では『−Ｖｏｕｔ／Ｌ×ｔ』に従って変化する。これにより、出力キャパシタ４の等価直列抵抗をＥＳＲとおいた場合、時間Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４は、図２に示される波形で囲まれた各三角形が相似の関係であることを利用して、式（２）〜（５）のように表すことができる。
【０００６】
【数１】
0005493685.tif 000002
その結果、スイッチング素子のスイッチング周波数の逆数に相当する、本制御のキャリアの周期ＴＸは、式（２）〜（５）を式（１）に代入することによって、式（６）で表すことができる。
【０００７】
しかしながら、電力変換装置にヒステリシスコンパレータを用いる場合、式（６）によれば、周期ＴＸはヒステリシス幅Ｖｈｙｓに応じて変化するため、キャリア周波数の精度は、ヒステリシスコンパレータのヒステリシス幅の精度に大きく依存することがわかる。そのため、ヒステリシスコンパレータのヒステリシス幅には、ばらつき（例えば、回路間での製造ばらつき、温度特性によるばらつき等）が存在するため、スイッチング素子のスイッチング周波数のばらつき、すなわち、キャリア周波数のばらつきを抑えることは容易ではない。
【０００８】
そこで、本発明は、キャリア周波数のばらつきを抑えることができる、スイッチング素子の駆動装置及びそれを備える電力変換装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係るスイッチング素子の駆動装置は、
電力変換装置に構成される電力変換用のスイッチング素子を駆動する駆動部と、
前記スイッチング素子の駆動によって制御される出力のフィードバック値と、目標値との大小関係を監視する監視部と、
前記大小関係の逆転時点からの時間の経過を検出する検出部とを備え、
前記駆動部が、前記検出部の検出結果に基づいて、前記フィードバック値が前記目標値を超える時点から所定の第１の待機時間経過した以後に、前記スイッチング素子のオンオフ状態を一方の状態から他方の状態に反転させ、前記フィードバック値が前記目標値を下回る時点から所定の第２の待機時間経過した以後に、前記スイッチング素子のオンオフ状態を前記他方の状態から前記一方の状態に反転させ、
前記スイッチング素子の駆動によって電流値が変化する変化点で検知される検知値に基づいて、前記スイッチング素子のスイッチング周期が所定範囲内に収束するように、前記待機時間が補正され、
前記検知値に基づいて、前記大小関係の逆転時点から前記スイッチング素子のオンオフ状態の反転時点までの遷移時間が所定の一定値になるように、前記待機時間が調整される、ことを特徴とするものである。
【００１０】
また、上記目的を達成するため、本発明に係る電力変換装置は、
前記駆動装置と、
前記スイッチング素子と、
前記スイッチング素子に接続されたインダクタとを備え、
該駆動装置によって前記スイッチング素子を駆動することにより、前記インダクタに流れる電流を変化させることによって、前記出力を制御するものである。
【００１１】
また、上記目的を達成するため、本発明に係る電力変換装置は、
前記駆動装置と、
前記スイッチング素子とを備え、
該駆動装置によって前記スイッチング素子を駆動することにより、前記スイッチング素子に接続されたインダクタンスを有する負荷に流れる電流を前記出力として制御するものである。
【発明の効果】
【００１２】
本発明によれば、キャリア周波数のばらつきを抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】特許文献１に開示された電源制御回路１のブロック図である。
【図２】電源制御回路１のヒステリシスコンパレータ７のフィードバック側の入力端子の電圧変化を示した図である。
【図３】本発明に係るスイッチング素子の駆動装置１１と電力変換装置１０の構成を示したブロック図である。
【図４】監視部１２に監視対象として入力されるフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの時間的変化を示した図である。
【図５】本発明の第１の具体的な実施形態であるＤＣ−ＤＣコンバータ２０の構成を示したブロック図である。
【図６】ノイズ除去回路２３Ａと遅延回路２３Ｂが具体例で表されたＤＣ−ＤＣコンバータ２０である。
【図７】ＤＣ−ＤＣコンバータ２０の動作波形を示した図である。
【図８】本発明の第２の具体的な実施形態であるモータ駆動装置４０の構成を示したブロック図である。
【図９】本発明の第３の具体的な実施形態であるＤＣ−ＤＣコンバータ５０の構成を示したブロック図である。
【図１０】コンパレータ２２の入力端子に入力されるフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの時間的変化を示した図である。
【図１１】ＤＣ−ＤＣコンバータ５０の動作波形を示した図である。
【図１２】本発明の第４の具体的な実施形態であるＤＣ−ＤＣコンバータ６０の構成を示したブロック図である。
【図１３】コンパレータ２２の入力端子に入力されるフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの時間的変化を示した図である。
【図１４】本発明の第５の具体的な実施形態であるＤＣ−ＤＣコンバータ７０の構成を示したブロック図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図３は、本発明に係るスイッチング素子の駆動装置１１と電力変換装置１０の構成を示したブロック図である。
【００１５】
駆動装置１１は、駆動部１４と、監視部１２と、検出部１３とを備える。駆動部１４は、電力変換装置１０に構成される電力変換用のスイッチング素子１５を駆動する。監視部１２は、スイッチング素子１５の駆動によって制御される出力（図１の場合、出力電圧Ｖｏｕｔ）のフィードバック値Ｖｆｂと、目標値Ｖｒｅｆとの大小関係を監視する。検出部１３は、その大小関係が逆転する逆転時点からの時間の経過を検出する。駆動部１４は、検出部１３の検出結果に基づいて、その大小関係の逆転時点から所定の待機時間経過した以後に、スイッチング素子１５のオンオフ状態を一方の状態から他方の状態に反転させる。
【００１６】
電力変換装置１０は、駆動装置１１と、スイッチング素子１５と、スイッチング素子１５に接続されたインダクタ１６とを備える。駆動装置１１がスイッチング素子１５を駆動することにより、インダクタ１６に流れるインダクタ電流を変化させることによって、出力（図１の場合、等価直列抵抗１７を有する出力キャパシタ１８で平滑された出力電圧Ｖｏｕｔ）を制御する。スイッチング素子１５の駆動によって制御される出力を検出する出力検出部１９は、その検出した出力に対応するフィードバック値Ｖｆｂを監視部１２に対して出力する。
【００１７】
図４は、監視部１２に監視対象として入力されるフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの時間的変化を示した図である。ハイサイドに設けられたスイッチング素子１５の駆動によってインダクタ１６への供給／非供給が繰り返される入力電圧をＶｉｎ、駆動装置１１がスイッチング素子１５を駆動することにより、インダクタ１６に流れるインダクタ電流を変化させることによって制御される出力電圧をＶｏｕｔ、インダクタ１６のインダクタンスをＬ１、時間をｔとおく。この場合、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔを生成する場合に、スイッチング素子１５のスイッチングによってインダクタ１６に流れるインダクタ電流の電流値Ｉは、インダクタ電流の増加区間では『（Ｖｉｎ−Ｖｏｕｔ）／Ｌ１×ｔ』に従って変化し、インダクタ電流の減少区間では『−Ｖｏｕｔ／Ｌ×ｔ』に従って変化する。
【００１８】
これにより、Ｔ１，Ｔ２，ｔｄｒ，ｔｄｌを以下のように定義すると、
Ｔ１：フィードバック値Ｖｆｂが目標値Ｖｒｅｆを超えることによりフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの大小関係が逆転した時点から、フィードバック値Ｖｆｂが目標値Ｖｒｅｆに比べて大きいことを表す第１の比較結果信号（例えば、ローレベル信号）が検出部１３から駆動部１４に向けて出力される時点までの第１の待機時間
Ｔ２：フィードバック値Ｖｆｂが目標値Ｖｒｅｆを下回ることによりフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの大小関係が逆転した時点から、フィードバック値Ｖｆｂが目標値Ｖｒｅｆに比べて小さいことを表す第２の比較結果信号（例えば、ハイレベル信号）が検出部１３から駆動部１４に向けて出力される時点までの第２の待機時間
ｔｄｒ：検出部１３が第１の比較結果信号を駆動部１４に出力する時点から、駆動部１４が第１の比較結果信号に従ってスイッチング素子１５のオンオフ状態を一方の状態（オン状態）から他方の状態（オフ状態）に反転させることにより、インダクタ電流が増加状態から減少状態に転じる時点までの回路遅延時間（インダクタ電流の増加区間における、スイッチング素子１５のゲート駆動遅延時間などを含んだ回路遅延時間）
ｔｄｌ：検出部１３が第２の比較結果信号を駆動部１４に出力する時点から、駆動部１４が第２の比較結果信号に従ってスイッチング素子１５のオンオフ状態を他方の状態（オフ状態）から一方の状態（オン状態）に反転させることにより、インダクタ電流が減少状態から増加状態に転じる時点までの回路遅延時間（インダクタ電流の減少区間における、スイッチング素子１５のゲート駆動遅延時間などを含んだ回路遅延時間）
時間Ｔ３，Ｔ４，Ｔ５，Ｔ６は、図４に示される波形で囲まれた各三角形が相似の関係であることを利用して、式（１２）〜（１５）のように表すことができる。
【００１９】
【数２】
0005493685.tif 000003
その結果、スイッチング素子１５のスイッチング周波数の逆数であるスイッチング周期Ｔは、式（１２）〜（１５）を式（１１）に代入することによって、式（１６）のように表すことができる。
【００２０】
したがって、監視部１２の監視結果を表す出力信号にチャタリングが生じないように、フィードバック値Ｖｆｂと目標値Ｖｒｅｆとを比較する際の小さなヒステリシス幅が監視部１２に設けられているとしても、式（１６）にはヒステリシス幅を含む項が含まれていないため、周期Ｔはそのヒステリシス幅のばらつきの影響を受け難くなる。
【００２１】
このように、駆動装置１１と電力変換装置１０は、式（１６）で表されるスイッチング周期Ｔでスイッチング素子１５をスイッチング動作させることができるので、キャリア周波数のばらつきを抑えることができる。
【００２２】
また、キャリア周波数のばらつきを抑えることができるため、出力電圧Ｖｏｕｔの絶対精度を向上させることができる。これにより、例えば、出力電圧ＶｏｕｔがＣＰＵの電源電圧として使用される場合、当該電源電圧（コア電圧）の仕様が通常よりも低い電圧（例えば、１Ｖ）の場合であっても、出力電圧Ｖｏｕｔの変動によって、ＣＰＵのリセットが誤って発生することを防ぐことができる。
【００２３】
また、キャリア周波数は、ＡＭ帯やＦＭ帯の周波数帯に影響を与え、ラジオのノイズとして現れる。この影響を最小限に抑えるため、ノイズフィルタが設計されることがある。しかし、キャリア周波数のばらつきが大きいと、ノイズフィルタの設計が困難になる。この点、本発明の実施形態によれば、キャリア周波数のばらつきが抑えられるため、ノイズフィルタの設計がしやすくなり、ＡＭ帯やＦＭ帯等の周波数帯への影響を抑えることができる。
【００２４】
次に、本発明に係るスイッチング素子の駆動装置及び電力変換装置の具体的な実施形態について説明する。
【００２５】
図５は、本発明の第１の具体的な実施形態であるＤＣ−ＤＣコンバータ２０の構成を示したブロック図である。ＤＣ−ＤＣコンバータ２０は、入力電圧Ｖｉｎを降圧変換した出力電圧Ｖｏｕｔを負荷に出力する電源装置（いわゆる、降圧型スイッチングレギュレータ（降圧コンバータ））である。ＤＣ−ＤＣコンバータ２０は、スイッチング素子Ｑ（Ｑ１，Ｑ２）と、スイッチング素子Ｑ１，Ｑ２を駆動する駆動ＩＣ２１とを備える、電力変換装置である。駆動ＩＣ２１は、コンパレータ２２と、ノイズ除去回路２３Ａと、遅延回路２３Ｂと、駆動回路２４とを備える、スイッチング素子Ｑの駆動装置である。
【００２６】
ＤＣ−ＤＣコンバータ２０は、電圧入力端子から入力される入力電圧Ｖｉｎを降圧変換した出力電圧Ｖｏｕｔを電圧出力端子から出力する。電圧入力端子には、入力電圧Ｖｉｎを平滑させる入力キャパシタ３１が接続され、電圧出力端子には、出力電圧Ｖｏｕｔを平滑させる出力キャパシタ２８が接続されている。出力キャパシタ２８には、等価直列抵抗２７が内蔵されている。
【００２７】
ＤＣ−ＤＣコンバータ２０は、第１のフィードバック回路と第２のフィードバック回路とを備える。第１のフィードバック回路は、出力電圧Ｖｏｕｔの直流成分（ＤＣ値）をコンパレータ２２の第１の入力端子（図１の場合、反転入力端子）側にフィードバックする。第２のフィードバック回路は、出力電圧Ｖｏｕｔの交流成分（ＡＣ値。すなわちリップル成分）をコンパレータ２２の第１の入力端子（図１の場合、反転入力端子）側にフィードバックする。出力電圧Ｖｏｕｔの直流成分をフィードバックすることによって、出力電圧ＶｏｕｔのＤＣ的な精度の低下を抑えることができる。出力電圧Ｖｏｕｔの交流成分をフィードバックすることによって、出力電圧Ｖｏｕｔの応答性を向上させるとともに、インダクタ２６の小型化を図ることができる。
【００２８】
第１のフィードバック回路は、検出抵抗２９Ａと２９Ｂとが直列に接続された直列回路を備える。この直列回路が、出力電圧Ｖｏｕｔの直流成分を検出する直流成分検出回路２９である。直流成分検出回路２９は、検出抵抗２９Ａと２９Ｂによる出力電圧Ｖｏｕｔの分圧によって検出した出力電圧Ｖｏｕｔの直流成分を、ヒステリシスコンパレータ２２の反転入力端子側に出力する。
【００２９】
第２のフィードバック回路は、キャパシタ３２を備える。キャパシタ３２は、出力電圧Ｖｏｕｔの交流成分をコンパレータ２２の非反転入力端子側に伝達するため、インダクタ２６の出力側に一端が接続され且つコンパレータ２２の非反転入力端子側に他端が接続される。
【００３０】
駆動回路２４は、スイッチング素子Ｑをスイッチング動作させる駆動信号を出力する駆動部である。コンパレータ２２は、スイッチング素子Ｑの駆動によって一定値に制御される出力電圧Ｖｏｕｔのフィードバック電圧Ｖｆｂと、基準電圧Ｖｒｅｆとの大小関係を監視する監視部である。ノイズ除去回路２３Ａと遅延回路２３Ｂは、フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの大小関係が逆転する逆転時点からの時間の経過を検出する検出部である。駆動回路２４は、ノイズ除去回路２３Ａと遅延回路２３Ｂとによって検出された経過時間に基づいて、その大小関係の逆転時点から所定の待機時間Ｔ１又はＴ２（図４参照）を経過した以後の時点で、ハイサイドのスイッチング素子Ｑ１とローサイドのスイッチング素子Ｑ２のオンオフ状態が互いに逆になるように、Ｑ１とＱ２を一方の状態から他方の状態に反転させる。
【００３１】
コンパレータ２２は、検出抵抗２９Ａ，２９Ｂからのフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較し、その比較結果である出力電圧レベル（ハイレベル又はローレベルの出力信号）を出力する。フィードバック電圧Ｖｆｂは、コンパレータ２２の反転入力端子に入力され、基準電圧Ｖｒｅｆは、コンパレータ２２の非反転入力端子に入力される。
【００３２】
ノイズ除去回路２３Ａは、コンパレータ２２の出力信号のチャタリングを除去する。遅延回路２３Ｂは、コンパレータ２２の出力信号の位相を遅らせた位相遅延信号（上述の第１の比較結果信号及び第２の比較結果信号に相当）を駆動回路２４に出力する。ノイズ除去回路２３Ａは、例えば、コンパレータ２２の出力信号のレベル変化をラッチするラッチ回路と、ラッチをかけてからの経過時間を計測するタイマー回路とを備える。ラッチ回路がコンパレータ２２の出力信号の変化をラッチする。タイマー回路は、予め定められた一定時間の経過時にラッチを解除する。この一定時間は、チャタリングが除去できるように、チャタリングが発生する期間に応じて決定すればよい。これによって、コンパレータ２２の出力信号のチャタリングの除去を実現できる。また、遅延回路２３Ｂは、例えば、タイマー回路等で実現可能である。タイマー回路によって、コンパレータ２２の出力信号の位相を遅らせる時間（すなわち、待機時間Ｔ１又はＴ２）が設定される。タイマー回路を採用することによって、待機時間Ｔ１又はＴ２を正確に決定することができる。
【００３３】
図６は、ノイズ除去回路２３Ａと遅延回路２３Ｂが具体例で表されたＤＣ−ＤＣコンバータ２０である。ノイズ除去回路２３Ａと遅延回路２３Ｂは、図６に示されるような構成でもよい。ノイズ除去回路２３Ａと遅延回路２３Ｂは、抵抗２３ａとキャパシタ２３ｂとを備えるローパスフィルタ回路と、コンパレータ２３ｃと抵抗２３ｄと基準電圧Ｖｒｅｆとを備える比較回路とによって構成される。所望の待機時間Ｔ１，Ｔ２が生成されるように、ローパスフィルタ回路と比較回路内の各素子の定数等を設定するとよい。
【００３４】
駆動回路２４は、コンパレータ２２の出力電圧レベル（すなわち、遅延回路２３Ｂの位相遅延信号）に従って、出力電圧Ｖｏｕｔが所定の目標電圧となるようなデューティ比でスイッチング素子Ｑ（Ｑ１，Ｑ２）を駆動する駆動信号（ＰＷＭ信号）を出力する。その駆動信号に基づきスイッチング素子Ｑのそれぞれがスイッチング動作を行うことによって、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔへの降圧がなされる。なお、スイッチング素子Ｑの具体例として、ＩＧＢＴ，ＭＯＳＦＥＴ，バイポーラトランジスタ等の半導体素子が挙げられる。
【００３５】
つまり、ＰＷＭ信号に基づき、ハイサイドのスイッチング素子Ｑ１がオンし、ローサイドのスイッチング素子Ｑ２がオフすると、スイッチング素子Ｑ１とＱ２との間の接続点に接続されたインダクタ２６に電流が流れ、出力キャパシタ２８に蓄電される。そして、ＰＷＭ信号に基づき、スイッチング素子Ｑ１がオフし、スイッチング素子Ｑ２がオンすると、インダクタ２６に流れていた電流を流し続けようと、インダクタ２６とインダクタ２６の出力側に接続された出力キャパシタ２８とスイッチング素子Ｑ２とを通って電流が還流する。このようなスイッチング動作をすることによって、平滑された出力電圧Ｖｏｕｔが出力端子から出力される。
【００３６】
なお、インダクタ２６の入力側とグランドとの間にダイオードがあれば、電流の還流が可能であるため、スイッチング素子Ｑ２が無い構成であってもよい。また、そのダイオード３がショットキーダイオードであれば、リカバリー電流が少ないためノイズを低減することができるとともに、順方向電圧が小さいため発熱も抑えることができる。
【００３７】
図７は、ＤＣ−ＤＣコンバータ２０の動作波形を示した図である。コンパレータ２２の出力信号のレベルは、フィードバック電圧Ｖｆｂと目標電圧Ｖｒｅｆとの大小関係が逆転することによって、反転する。コンパレータ２２は、ヒステリシスが設けられていない場合、その出力電圧レベルの反転時に、チャタリングが生じやすい（図７（ｂ）参照）。ノイズ除去回路２３Ａによって、コンパレータ２２の出力信号のチャタリングは除去される（図７（ｃ）参照）。遅延回路２３Ｂは、例えばタイマー回路による計時結果に基づいて、フィードバック電圧Ｖｆｂが目標電圧Ｖｒｅｆに比べて大きくなることによりコンパレータ２２の出力信号のレベルが反転した時点から、所定の待機時間Ｔ１を経過した時に、フィードバック電圧Ｖｆｂが目標値Ｖｒｅｆに比べて大きいことを表す第１の位相遅延信号（ローレベル信号）を出力する（図７（ｄ）参照）。また、遅延回路２３Ｂは、例えばタイマー回路による計時結果に基づいて、フィードバック電圧Ｖｆｂが目標電圧Ｖｒｅｆに比べて小さくなることによりコンパレータ２２の出力信号のレベルが反転した時点から、所定の待機時間Ｔ２を経過した時に、フィードバック電圧Ｖｆｂが目標値Ｖｒｅｆに比べて小さいことを表す第２の位相遅延信号（ハイレベル信号）を出力する（図７（ｄ）参照）。駆動回路２４は、第１の位相遅延信号に従って、スイッチング素子Ｑ１のオンオフ状態をオン状態からオフ状態に反転させるとともに、スイッチング素子Ｑ２のオンオフ状態をオフ状態からオン状態に反転させる。また、駆動回路２４は、第２の位相遅延信号に従って、スイッチング素子Ｑ１のオンオフ状態をオフ状態からオン状態に反転させるとともに、スイッチング素子Ｑ２のオンオフ状態をオン状態からオフ状態に反転させる。この際、駆動回路２４及びスイッチング素子Ｑには回路遅延時間（動作の遅れ時間）が存在するため、スイッチング素子Ｑ２のドレイン電圧（コレクタ電圧）は、第１の位相遅延信号（又は、第２の位相遅延信号）が出力される時点から回路遅延時間ｔｄｒ（又は、ｔｄｌ）を経過した時に変化する。
【００３８】
つまり、ＤＣ−ＤＣコンバータ２０は、上記の式（１６）で表されるスイッチング周期Ｔでスイッチング素子Ｑをスイッチング動作させることができるので、キャリア周波数のばらつきを抑えることができる。
【００３９】
図８は、本発明の第２の具体的な実施形態であるモータ駆動装置４０の構成を示したブロック図である。上述の実施形態と同様の部分については、その説明を省略又は簡略する。モータ駆動装置４０は、インダクタンスを有する負荷である三相交流モータ３３に三相交流電流を流すためのスイッチング素子Ｑ（Ｑ１〜Ｑ６）と、スイッチング素子Ｑを駆動する駆動装置を備える、インバータである。インバータは、直流電力を交流電力に変換する電力変換装置であって、モータ３３に流れる三相交流電流を制御する制御装置である。スイッチング素子Ｑを駆動する駆動装置は、三相毎に、上述の実施形態と同様に、コンパレータと、ノイズ除去回路と、遅延回路と、駆動回路とを備える。モータ駆動装置４０は、モータ３３に流れる三相交流電流の電流値を電流センサ２９等の電流電圧変換手段によって電圧値に変換し、変換した電圧値に基づくフィードバック電圧をコンパレータによって各相の指示値（目標値）と比較する。その比較結果に従って、上述と同様に、遅延回路によって設定された待機時間Ｔ１，Ｔ２の経過を待って、スイッチング素子Ｑが駆動される。
【００４０】
モータ駆動装置４０は、Ｕ相のスイッチング素子Ｑ１（Ｑ２）をスイッチングさせる駆動信号を出力する駆動回路２４Ｕと、Ｖ相のスイッチング素子Ｑ３（Ｑ４）をスイッチングさせる駆動信号を出力する駆動回路２４Ｖと、Ｗ相のスイッチング素子Ｑ５（Ｑ６）をスイッチングさせる駆動信号を出力する駆動回路２５Ｖとを有する。モータ駆動装置４０は、三相（Ｕ，Ｖ，Ｗ）の駆動信号（例えば、ＰＷＭ信号）に従い各スイッチング素子のオン／オフを制御することによって、入力電圧Ｖｉｎの直流電力を交流電力に変換してモータ３３を駆動する。すなわち、モータ３３の三相巻線にモータ駆動装置４０によって三相交流電流を流すと回転磁界が発生することを利用して、モータ３３の回転が制御される。
【００４１】
モータ駆動装置４０の動作波形は、図７に示した波形と同様である。Ｕ相の駆動装置において、コンパレータ２２Ｕの出力信号のレベルは、電流センサ２９Ｕから出力されたフィードバック電圧とＵ相指示値との大小関係が逆転することによって、反転する。コンパレータ２２Ｕは、ヒステリシスが設けられていない場合、その出力電圧レベルの反転時に、チャタリングが生じやすい（図７（ｂ）参照）。ノイズ除去回路２３ＡＵによって、コンパレータ２２Ｕの出力信号のチャタリングは除去される（図７（ｃ）参照）。遅延回路２３ＢＵは、例えばタイマー回路による計時結果に基づいて、フィードバック電圧がＵ相指示値に比べて大きくなることによりコンパレータ２２Ｕの出力信号のレベルが反転した時点から、所定の待機時間Ｔ１を経過した時に、フィードバック電圧がＵ相指示値に比べて大きいことを表す第１の位相遅延信号（ローレベル信号）を出力する（図７（ｄ）参照）。また、遅延回路２３ＢＵは、例えばタイマー回路による計時結果に基づいて、フィードバック電圧がＵ相指示値に比べて小さくなることによりコンパレータ２２Ｕの出力信号のレベルが反転した時点から、所定の待機時間Ｔ２を経過した時に、フィードバック電圧がＵ相指示値に比べて小さいことを表す第２の位相遅延信号（ハイレベル信号）を出力する（図７（ｄ）参照）。駆動回路２４ＡＵは、第１の位相遅延信号に従って、スイッチング素子Ｑ１のオンオフ状態をオン状態からオフ状態に反転させるとともに、スイッチング素子Ｑ２のオンオフ状態をオフ状態からオン状態に反転させる。また、駆動回路２４ＡＵは、第２の位相遅延信号に従って、スイッチング素子Ｑ１のオンオフ状態をオフ状態からオン状態に反転させるとともに、スイッチング素子Ｑ２のオンオフ状態をオン状態からオフ状態に反転させる。この際、駆動回路２４ＡＵ及びスイッチング素子Ｑ１，Ｑ２には回路遅延時間（動作の遅れ時間）が存在するため、スイッチング素子Ｑ２のドレイン電圧（コレクタ電圧）は、第１の位相遅延信号（又は、第２の位相遅延信号）が出力される時点から回路遅延時間ｔｄｒ（又は、ｔｄｌ）を経過した時に変化する。
【００４２】
Ｖ相、Ｗ相の駆動装置についても同様である。Ｗ相の駆動装置の場合、Ｕ相に流れる電流を検出するＵ相の電流センサ２９Ｕから出力されたフィードバック電圧と、Ｖ相に流れる電流を検出するＶ相の電流センサ２９Ｖから出力されたフィードバック電圧とを加算する加算器３４と、加算器３４による加算結果を反転させる反転回路３５とを備える。コンパレータ２２Ｗは、反転回路３５の出力信号とＷ相指示値とを比較する。
【００４３】
したがって、モータ駆動装置４０は、上記の式（１６）で表されるスイッチング周期Ｔでスイッチング素子Ｑをスイッチング動作させることができるので、キャリア周波数のばらつきを抑えることができる。
【００４４】
図９は、本発明の第３の具体的な実施形態であるＤＣ−ＤＣコンバータ５０の構成を示したブロック図である。上述の実施形態と同様の部分については、その説明を省略又は簡略する。ＤＣ−ＤＣコンバータ５０は、スイッチング素子Ｑ（Ｑ１，Ｑ２）と、スイッチング素子Ｑ１，Ｑ２を駆動する駆動ＩＣ５１とを備える、電力変換装置である。駆動ＩＣ５１は、コンパレータ２２と、ノイズ除去回路２３Ａと、遅延回路２３Ｂと、駆動回路２４と、待機時間補正回路５２とを備える、スイッチング素子Ｑの駆動装置である。
【００４５】
待機時間補正回路５２は、スイッチング素子Ｑの駆動によって電流値が変化する変化点で検知される検知値に基づいて、上記の式（１６）で表されるスイッチング素子Ｑのスイッチング周期Ｔが所定範囲内に収束するように、遅延回路２３Ｂで設定される待機時間Ｔ１及び／又は待機時間Ｔ２を補正する補正部である。この検知値は、スイッチング素子Ｑの駆動の結果として得られるものである。そのため、この検知値に基づいて待機時間Ｔ１及び／又は待機時間Ｔ２の補正を行うことによって、すなわち、この検知値を待機時間Ｔ１及び／又は待機時間Ｔ２の設定にフィードバックをかける補正を行うことによって、スイッチング素子Ｑの前段である駆動段に配置された遅延回路２３Ｂで設定される待機時間Ｔ１及び／又は待機時間Ｔ２を適切に調整できるとともに、その調整精度を向上させることができる。図９の場合、待機時間補正回路５２は、スイッチング素子Ｑの駆動によって電流値が変化する、回路上の変化点であるスイッチング素子Ｑ２のドレイン（コレクタ）で、ドレイン電圧（コレクタ電圧）を検出する。待機時間補正回路５２は、例えば、マイクロコンピュータによって構成される。
【００４６】
図１０は、コンパレータ２２の入力端子に入力されるフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの時間的変化を示した図である。待機時間補正回路５２は、フィードバック値Ｖｆｂが目標値Ｖｒｅｆを超えることによりフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの大小関係が逆転する時点から、スイッチング素子Ｑのオンオフ状態が一方の状態から他方の状態に反転する時点までの遷移時間ＴＭ１が、所定の一定値である第１の目標遷移時間に一致するように、遅延回路２３Ｂで設定される待機時間Ｔ１を調整する。同様に、待機時間補正回路５２は、フィードバック値Ｖｆｂが目標値Ｖｒｅｆを下回ることによりフィードバック値Ｖｆｂと目標値Ｖｒｅｆとの大小関係が逆転する時点から、スイッチング素子Ｑのオンオフ状態が他方の状態から一方の状態に反転する時点までの遷移時間ＴＭ２が、所定の一定値である第２の目標遷移時間に一致するように、遅延回路２３Ｂで設定される待機時間Ｔ２を調整する。待機時間Ｔ１及びＴ２の調整値は、次のスイッチング周期Ｔの待機時間として設定されるとよい。
【００４７】
待機時間補正回路５２は、例えば、遷移時間ＴＭ１の一定の目標値である第１の目標遷移時間から、駆動回路２４及びスイッチング素子Ｑで生ずる回路遅延時間ｔｄｒの実測値を差し引いた差分値を、待機時間Ｔ１の調整値として設定する。同様に、待機時間補正回路５２は、遷移時間ＴＭ２の一定の目標値である第２の目標遷移時間から、駆動回路２４及びスイッチング素子Ｑで生ずる回路遅延時間ｔｄｌの実測値を差し引いた差分値を、待機時間Ｔ２の調整値として設定する。
【００４８】
駆動部２４及びスイッチング素子Ｑで生ずる回路遅延時間ｔｄｒ，ｔｄｌの実測値は、例えば、待機時間補正回路５２に備えられたメモリＭに記憶される。メモリＭの具体例として、ＥＥＰＲＯＭが挙げられる。回路遅延時間ｔｄｒ，ｔｄｌの実測値は、遅延回路２３Ｂの出力信号の電圧レベル変化とスイッチング素子Ｑ２のドレイン電圧のレベル変化とを検出することによって、取得することができる。
【００４９】
図１１は、ＤＣ−ＤＣコンバータ５０の動作波形を示した図である。待機時間補正回路５２は、遷移時間ＴＭ１の一定の目標値である第１の目標遷移時間から予めメモリＭに記憶された回路遅延時間ｔｄｒを引くことによって、待機時間Ｔ１の調整値を算出し、遷移時間ＴＭ２の一定の目標値である第２の目標遷移時間から予めメモリＭに記憶された回路遅延時間ｔｄｌを引くことによって、待機時間Ｔ２の調整値を算出する。
【００５０】
つまり、ＤＣ−ＤＣコンバータ５０は、上記の式（１６）で表されるスイッチング周期Ｔでスイッチング素子Ｑをスイッチング動作させることができるので、キャリア周波数のばらつきを抑えることができる。特に、回路遅延時間ｔｄｒ，ｔｄｌを加味して待機時間Ｔ１，Ｔ２を設定することができるので、式（１６）の第３項及び第４項に変数として含まれる路遅延時間ｔｄｒ，ｔｄｌがばらついていても、遷移時間ＴＭ１及びＴＭ２は一定値に固定されるので、キャリア周波数のばらつきを抑えることができる。
【００５１】
図１２は、本発明の第４の具体的な実施形態であるＤＣ−ＤＣコンバータ６０の構成を示したブロック図である。上述の実施形態と同様の部分については、その説明を省略又は簡略する。ＤＣ−ＤＣコンバータ６０は、スイッチング素子Ｑ（Ｑ１，Ｑ２）と、スイッチング素子Ｑ１，Ｑ２を駆動する駆動ＩＣ６１とを備える、電力変換装置である。駆動ＩＣ６１は、コンパレータ２２と、ノイズ除去回路２３Ａと、遅延回路２３Ｂと、駆動回路２４と、待機時間演算回路６２とを備える、スイッチング素子Ｑの駆動装置である。
【００５２】
待機時間演算回路６２は、スイッチング素子Ｑの駆動によって電流値が変化する変化点（この場合、入力電圧Ｖｉｎが入力される入力電圧端子及び出力電圧Ｖｏｕｔが出力される出力電圧端子）で検知される検知値に基づいて、上記の式（１６）で表されるスイッチング素子Ｑのスイッチング周期Ｔが所定範囲内に収束するように、遅延回路２３Ｂで設定される待機時間Ｔ１及び／又は待機時間Ｔ２を補正する補正部である。図１２の場合、待機時間演算回路６２は、入力電圧端子で入力電圧Ｖｉｎを検知し、出力電圧端子で出力電圧Ｖｏｕｔを検知する。待機時間演算回路６２は、例えば、マイクロコンピュータによって構成される。
【００５３】
待機時間演算回路６２は、ＤＣ−ＤＣコンバータ６０に入力される電力変換前の入力電圧Ｖｉｎ、及び／又はＤＣ−ＤＣコンバータ６０から出力される電力変換後の出力電圧Ｖｏｕｔに応じて、待機時間Ｔ１及び／又は待機時間Ｔ２を補正する。上記の式（１６）によれば、スイッチング周期Ｔは、インダクタに印加される電圧Ｖｉｎ，Ｖｏｕｔの依存性を持っている。そのため、Ｖｉｎ，Ｖｏｕｔが変化すると、キャリア周波数が変化してしまう。そこで、式（１６）の各項に着目して、待機時間Ｔ１を（Ｖｏｕｔ／Ｖｉｎ）に比例して変化させることによって、式（１６）の第１項に含まれる入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの依存性をキャンセルすることができる。同様に、待機時間Ｔ２を（Ｖｉｎ−Ｖｏｕｔ）／Ｖｉｎに比例して変化させることによって、式（１６）の第２項に含まれる入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの依存性をキャンセルすることができる。つまり、待機時間演算回路６２は、（Ｖｏｕｔ／Ｖｉｎ）に比例する待機時間Ｔ１を演算し、（Ｖｉｎ−Ｖｏｕｔ）／Ｖｉｎに比例する待機時間Ｔ２を演算するとよい。演算された待機時間Ｔ１，Ｔ２が、遅延回路２３Ｂに設定される。
【００５４】
また、インダクタ２６に流れる電流の上昇速度と下降速度に開きがあると、上昇側と下降側のいずれか一方が急峻なノコギリ波に三角波の波形が近似して、三角波のリップル中心がずれてしまう。そのため、Ｖｉｎ，Ｖｏｕｔが変化すると、三角波のリップル中心が変化し、電源精度が低下してしまう。
【００５５】
図１３は、コンパレータ２２のフィードバック側の入力端子の電圧変化を示した図である。図１３（ａ）では、リップルの中心電圧Ｖｒｉｐと基準電圧Ｖｒｅｆとの乖離は小さい。しかしながら、図１３（ｂ）に示されるように、インダクタ２６に流れる電流の上昇速度と下降速度に開きがあると（上昇側の傾きが急激で、下降側の傾きが緩やか）、リップルの中心電圧Ｖｒｉｐと基準電圧Ｖｒｅｆとの乖離が大きくなる。
【００５６】
そこで、リップルの中心電圧Ｖｒｉｐを基準電圧Ｖｒｅｆに等しくするためには、三角形の相似の関係から、
Ｔ１＋Ｔ５＝Ｔ２＋Ｔ６                              ・・・（１７）
が成立すればよい。式（１４）（１５）を式（１７）に代入すると、
Ｔ２＝Ｔ１×（Ｖｉｎ−Ｖｏｕｔ）／Ｖｏｕｔ          ・・・（１８）
が得られる。すなわち、待機時間演算回路６２は、待機時間Ｔ２を『Ｔ１×（Ｖｉｎ−Ｖｏｕｔ）／Ｖｏｕｔ』に等しくなるように変化させることによって、リップルの中心電圧Ｖｒｉｐを基準電圧Ｖｒｅｆに一致させることができるため、出力電圧Ｖｏｕｔの精度が向上する。
【００５７】
図１４は、本発明の第５の具体的な実施形態であるＤＣ−ＤＣコンバータ７０の構成を示したブロック図である。上述の実施形態と同様の部分については、その説明を省略又は簡略する。ＤＣ−ＤＣコンバータ７０は、入力電圧Ｖｉｎを昇圧変換した出力電圧Ｖｏｕｔを負荷に出力する電源装置（いわゆる、昇圧型スイッチングレギュレータ（昇圧コンバータ））である。ＤＣ−ＤＣコンバータ７０は、スイッチング素子Ｑ（Ｑ１，Ｑ２）と、スイッチング素子Ｑ１，Ｑ２を駆動する駆動ＩＣ７１とを備える、電力変換装置である。駆動ＩＣ７１は、コンパレータ２２と、ノイズ除去回路２３Ａと、遅延回路２３Ｂと、駆動回路２４とを備える、スイッチング素子Ｑの駆動装置である。
【００５８】
ＤＣ−ＤＣコンバータ７０は、第１のフィードバック回路と第２のフィードバック回路とを備える。第１のフィードバック回路は、出力電圧Ｖｏｕｔの直流成分（ＤＣ値）をコンパレータ２２の第１の入力端子（図１４の場合、反転入力端子）側にフィードバックする。第２のフィードバック回路は、インダクタ２６に流れるインダクタ電流の大きさに対応する電圧の交流成分（ＡＣ値）をコンパレータ２２の第２の入力端子（図１４の場合、非反転入力端子）側にフィードバックする。
【００５９】
ＤＣ−ＤＣコンバータ７０は、このような構成を有しているので、コンパレータ２２の出力信号に従ってインダクタ電流が制御されるインダクタ２６が入力段に構成されていても、出力電圧Ｖｏｕｔを安定させることができる。
【００６０】
すなわち、出力電圧Ｖｏｕｔの直流成分をフィードバックすることによって、出力電圧ＶｏｕｔのＤＣ的な精度の低下を抑えることができる。そして、ＤＣ−ＤＣコンバータ７０の出力段にインダクタが構成されていないため、コンパレータ２２に供給するための三角波（ランプ信号）をその出力段で得ることができなくても、図１４に例示した上述の構成によれば、インダクタ２６に流れるインダクタ電流をスイッチング素子Ｑの駆動により制御することによって、該インダクタ電流の大きさに応じた三角波を生成することができる。したがって、入力段に構成されたインダクタ２６に流れるインダクタ電流の大きさに対応する電圧の交流成分をフィードバックすることによって、出力電圧Ｖｏｕｔの応答性を向上させることができる。
【００６１】
出力電圧Ｖｏｕｔの直流成分をコンパレータ２２の反転入力端子側にフィードバックする第１のフィードバック回路は、検出抵抗２９Ａと２９Ｂとが直列に接続された直列回路を備える。この直列回路が、出力電圧Ｖｏｕｔの直流成分を検出する直流成分検出回路２９である。直流成分検出回路２９は、検出抵抗２９Ａと２９Ｂによる出力電圧Ｖｏｕｔの分圧によって検出した出力電圧Ｖｏｕｔの直流成分を、コンパレータ２２の反転入力端子側に出力する。
【００６２】
インダクタ２６に流れるインダクタ電流の大きさに対応する電圧Ｖｍの交流成分をコンパレータ２２の非反転入力端子側にフィードバックする第２のフィードバック回路は、抵抗３７とキャパシタ３８とが接続されて構成されたＲＣ回路網４９を備える。インダクタ２６に接続されたＲＣ回路網４９は、電圧Ｖｍの交流成分を検出する交流成分検出回路である。ＲＣ回路網４９は、検出した電圧Ｖｍの交流成分を、コンパレータ２２の非反転入力端子側に出力する。
【００６３】
昇圧コンバータの場合、図４に示される波形で囲まれた各三角形が相似の関係であることを利用して、時間Ｔ３，Ｔ４，Ｔ５，Ｔ６は、式（２２）〜（２５）のように表すことができる。
【００６４】
【数３】
0005493685.tif 000004
その結果、スイッチング素子Ｑのスイッチング周波数の逆数であるスイッチング周期Ｔは、式（２２）〜（２５）を式（２１）に代入することによって、式（２６）のように表すことができる。
【００６５】
したがって、コンパレータ２２の比較結果を表す信号にチャタリングが生じないように、フィードバック値Ｖｆｂと目標値Ｖｒｅｆとを比較する際の小さなヒステリシス幅がコンパレータ２２に設けられているとしても、式（２６）にはヒステリシス幅を含む項が含まれていないため、周期Ｔはそのヒステリシス幅のばらつきの影響を受け難くなる。
【００６６】
このように、ＤＣ−ＤＣコンバータ７０は、式（２６）で表されるスイッチング周期Ｔでスイッチング素子Ｑをスイッチング動作させることができるので、キャリア周波数のばらつきを抑えることができる。
【００６７】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００６８】
例えば、図１４で示したＤＣ−ＤＣコンバータ７０に、図９で示した待機時間補正回路５２や図１２で示した待機時間演算回路６２と同様の、遅延回路２３Ｂで設定される待機時間Ｔ１及び／又は待機時間Ｔ２を補正する補正部を設けてもよい。
【００６９】
例えば、上記の式（２６）によれば、スイッチング周期Ｔは、インダクタに印加される電圧Ｖｉｎ，Ｖｏｕｔの依存性を持っている。そのため、Ｖｉｎ，Ｖｏｕｔが変化すると、キャリア周波数が変化してしまう。そこで、式（２６）の各項に着目して、待機時間Ｔ１を（Ｖｏｕｔ−Ｖｉｎ）／Ｖｏｕｔに比例して変化させることによって、式（２６）の第１項に含まれる入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの依存性をキャンセルすることができる。同様に、待機時間Ｔ２を（Ｖｉｎ／Ｖｏｕｔ）に比例して変化させることによって、式（２６）の第２項に含まれる入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの依存性をキャンセルすることができる。つまり、待機時間演算回路６２と同様の補正部が、（Ｖｏｕｔ−Ｖｉｎ）／Ｖｏｕｔに比例する待機時間Ｔ１を演算し、（Ｖｉｎ／Ｖｏｕｔ）に比例する待機時間Ｔ２を演算するとよい。演算された待機時間Ｔ１，Ｔ２が、遅延回路２３Ｂに設定される。
【符号の説明】
【００７０】
１  電源制御回路
５  負荷
７  ヒステリシスコンパレータ
１０  電力変換装置
１１  駆動装置
１２  監視部
１３  検出部
１４  駆動部
１５，Ｑ１〜Ｑ６  スイッチング素子
１６，２６  インダクタ
１７，２７  等価直列抵抗（ＥＳＲ）
１８，２８  出力キャパシタ
２０，５０，６０  降圧コンバータ
２１，５１，６１，７１  駆動ＩＣ
２２，２２Ｕ，２２Ｖ，２２Ｗ  コンパレータ
２３Ａ，２３ＡＵ，２３ＡＶ，２３ＡＷ  ノイズ除去回路
２３Ｂ，２３ＢＵ，２３ＢＶ，２３ＢＷ  遅延回路
２４，２４Ｕ，２４Ｖ，２４Ｗ  駆動回路
２９Ｕ，２９Ｖ  電流センサ
３３  三相交流モータ
４０  モータ駆動装置
４９  ＲＣ回路網
５２  待機時間補正回路
６２  待機時間演算回路
７０  昇圧コンバータ
【図１】
0005493685.tif 000005
【図２】
0005493685.tif 000006
【図３】
0005493685.tif 000007
【図４】
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【図５】
0005493685.tif 000009
【図６】
0005493685.tif 000010
【図８】
0005493685.tif 000011
【図９】
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【図１０】
0005493685.tif 000013
【図１２】
0005493685.tif 000014
【図１３】
0005493685.tif 000015
【図１４】
0005493685.tif 000016
【図７】
0005493685.tif 000017
【図１１】
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