(57)【特許請求の範囲】
【請求項１】
回路の部分を電力ダウンしつつスリープモード時に信号値を保持する回路において、
クロック信号を受取るように動作するクロック信号入力と、
前記クロック信号によりクロックされる少なくとも１個のラッチと、
データ入力、データ出力及びその間の進行データ路であって、信号値は前記データ入力で受取られるよう動作し、前記データ入力で受取られた信号値が前記ラッチに供給されるクロック信号に同期して前記少なくとも1個のラッチへラッチされ、前記進行データ路に沿って前記データ出力へ渡される前記データ入力、データ出力及びその間の進行データ路と、を含み、
前記少なくとも１個のラッチの少なくとも１個は、前記スリープモードの間信号値を保持するように動作する保持ラッチを含み、前記回路はさらに、
トライステート可能素子であって、前記進行データ路と前記保持ラッチとの間に配置され、第１スリープ信号がアサートされている時に前記進行データ路から前記保持ラッチを分離するよう動作する前記トライステート可能素子を含み、
前記第１スリープ信号アサートの後に第２スリープ信号がアサートされると、前記保持ラッチと前記トライステート可能素子上の電圧差が保持され、前記回路の前記部分上の電圧差が減少されるように、前記回路の前記部分が電力ダウンして、前記回路がスリープモードに入るよう動作し、
第２スリープ信号がアサート解除されると前記回路の前記部分が前記回路がスリープモードから抜け出して前記回路の前記部分に電力が供給され、
前記回路はさらに前記保持ラッチと前記出力との間に存在する出力素子と、前記出力素子の入力と接続された駆動素子とを含み、
前記出力素子と前記駆動素子は第２スリープ信号がアサートされると前記スリープモードに入るよう動作し、
前記駆動素子は、前記第２スリープ信号がアサートされていない時に前記出力素子を駆動するよう動作する、
回路。
【請求項２】
請求項１記載の回路において、前記クロック信号によりクロックされる複数個のラッチを含み、前記信号値は前記複数個のラッチの内の１個から前記進行データ路に沿って前記複数個のラッチの以後のものへ渡され、前記複数個のラッチの少なくとも１個は前記保持ラッチを含む、回路。
【請求項３】
請求項１記載の回路において、前記トライステート可能素子は双方向トライステート可能素子を含む回路。
【請求項４】
請求項３記載の回路において、前記トライステート可能素子は、前記第１スリープ信号を受取るよう動作する２個のトランジスタを含み、前記２個のトランジスタは、前記第１スリープ信号がアサートされている時に前記２個のトランジスタは高インピーダンス路を形成し、前記第１スリープ信号がアサートされていない時に前記２個のトランジスタは低インピーダンス路を形成するよう配置されている回路。
【請求項５】
請求項１記載の回路において、前記トライステート可能素子は４個のトランジスタを含み、前記４個のトランジスタの内の２個は前記トライステート可能素子を形成し、前記４個のトランジスタの内の２個は、前記２個のトランジスタの一方へ入力する前に前記第１スリープ信号を反転するよう動作するインバータを形成する、回路。
【請求項６】
請求項５記載の回路において、前記トライステート可能素子はトランスミッションゲートを含む回路。
【請求項７】
請求項１記載の回路において、前記保持ラッチは前記クロック信号を受取るよう動作する回路。
【請求項８】
請求項７記載の回路において、前記回路はさらに、
前記クロック信号を前記保持ラッチへ分配するよう動作するクロック信号分配装置と、を含む回路。
【請求項９】
請求項８記載の回路において、前記クロック信号分配装置は第１スリープ信号を受け取るように動作する第１信号スリープ信号入力を含み、
前記第１スリープ信号がアサートされている時に前記クロック分配装置は、前記保持ラッチがステートを保持するように前記クロック信号を所定の値に保持するよう動作する、回路。
【請求項１０】
請求項８記載の回路において、前記クロック信号分配装置は、クロック信号入力と第１スリープ信号入力とを有する論理ゲートを含む、回路。
【請求項１１】
請求項７記載の回路において、前記保持ラッチはクロックされたトライステート・インバータと、前記クロックされたトライステート・インバータの一部と並列に配置されて前記第１スリープ信号を入力するトランジスタとを含み、前記保持ラッチは、前記第１スリープ信号がアサートされている時に前記クロックの値に係わらずステートを保持するよう動作する回路。
【請求項１２】
請求項１１記載の回路において、前記トランジスタは前記トライステート・インバータの前記２個のクロックされたトランジスタと並列の２個のトランジスタを含み、前記２個のトランジスタは前記第１スリープ信号と反転第１スリープ信号を各々受取る、回路。
【請求項１３】
請求項１記載の回路において、前記回路は少なくとも１個の別なラッチを含み、前記ラッチの少なくとも２個はマスターラッチとスレーブラッチとを含むマスタースレーブ・フリップフロップを含み、前記保持ラッチは前記スレーブラッチを含む、回路。
【請求項１４】
請求項１３記載の回路において、前記マスタースレーブ・フリップフロップはリセット・マスタースレーブ・フリップフロップを含み、前記保持ラッチは、前記第１スリープ信号とリセット信号とを受取るよう動作し、前記第１スリープ信号がアサートされている時に前記リセット信号を阻止して前記保持ラッチのステートをリセットすることを防止するよう動作する２個のトランジスタを含む、回路。
【請求項１５】
請求項１３記載の回路において、前記マスタースレーブ・フリップフロップはセット・マスタースレーブ・フリップフロップを含み、前記保持ラッチは、前記第１スリープ信号とセット信号とを受取るよう動作し、前記第１スリープ信号がアサートされている時に前記セット信号を阻止して前記保持ラッチのステートをセットすることを防止するよう動作する２個のトランジスタを含む、回路。
【請求項１６】
請求項１記載の回路において、前記回路は前記回路の部分へ供給される電圧レベルを制御するよう動作する電圧制御器を含み、前記電圧制御器は前記第２スリープ信号を受取るよう動作し、前記第２スリープ信号がアサートされると前記回路の前記部分が電力ダウンするよう前記回路の前記部分上の電圧差を減少し、前記保持ラッチと前記トライステート可能素子上の電圧差を保持するよう動作する、回路。
【請求項１７】
請求項１記載の回路において、前記保持ラッチと前記トライステート可能素子は低漏れ電流素子を含む回路。
【請求項１８】
請求項１記載の回路において、複数個の保持ラッチを含む回路。
【請求項１９】
請求項１記載の回路において、前記保持ラッチは循環ループを含み、前記駆動素子は前記ループの出力から遠隔の前記循環ループの部分と接続された入力を有するトライステート・インバータである、回路。
【請求項２０】
請求項１９記載の回路において、前記回路は、前記クロック信号を前記保持ラッチと前記トライステート・インバータへ分配するクロック信号分配装置をさらに含み、前記クロック信号分配装置は第１スリープ信号を受取るように動作する第１スリープ信号入力と第２スリープ信号を受取るように動作する第２スリープ信号入力とを含み、前記クロック分配装置は、前記第１スリープ信号がアサートされ前記第２スリープ信号がアサートされていない時に、所定のレベルの信号を出力し、前記第１スリープ信号と前記第２スリープ信号の双方がアサートされている時に電力ダウンされ、どちらもアサートされていない場合に前記クロック信号を出力するよう動作し、
前記トライステート・インバータは、前記第２スリープ信号がアサートされていない時に前記所定レベルである前記クロック信号に応答して前記出力インバータを駆動する、回路。
【請求項２１】
請求項１記載の回路において、前記駆動素子はトライステート可能素子を含み、前記トライステート可能素子は、前記進行データ路に配置された別の前記トライステート可能素子とは反対にクロックされ、前記双方のトライステート可能素子の一つが所定のレベルを有するクロック信号に応答して前記出力素子を駆動するよう動作する、回路。
【請求項２２】
請求項２１記載の回路において、前記回路は少なくとも１個の別なラッチを含み、前記ラッチの少なくとも２個はマスターラッチとスレーブラッチ、及び２個のリセット入力を含む、リセット・マスタースレーブ・フリップフロップを含み、前記２個のリセット入力の各々は前記２個の反対にクロックされたトライステート可能素子の各々を介して前記保持ラッチと接続しており、前記保持ラッチは前記スレーブラッチを含み、前記保持ラッチは循環ループとトライステート可能素子を含み、前記トライステート可能素子は前記第１スリープ信号がアサートされると前記リセット入力から前記循環ループを分離するよう動作する、回路。
【請求項２３】
回路の部分を電力ダウンしつつスリープモード時に回路内の信号値を記憶する方法において、前記方法は、
クロック信号を少なくとも１個のラッチのクロック入力に分配する段階であって、前記少なくとも１個のラッチはデータ入力とデータ出力との間に配置され、前記データ入力で受取った信号値が前記少なくとも１個のラッチにクロック入力され、進行データ路に沿って前記データ出力に渡され、前記少なくとも１個のラッチの内の少なくとも１個は前記スリープモード時に信号値を保持するよう動作する保持ラッチである、前記分配する段階と、を含み、
第１スリープ信号がアサートされると、
前記進行データ路と前記保持ラッチとの間に配置したトライステート可能素子を使用して前記進行データ路から前記保持ラッチを分離する段階と、
第２スリープ信号がアサートされると、
前記回路の前記部分が電力ダウンするように、前記回路の前記部分上の電圧差を減少する段階と、
前記保持ラッチと前記トライステート可能素子上の電圧差を保持する段階と、
出力素子と該出力素子の駆動素子とを電力ダウンする段階と、を含み、
前記第２スリープ信号がアサートされていないとき、前記駆動素子は前記出力素子の入力を駆動する、
回路の一部を電力ダウンしつつスリープモード時に回路内の信号値を記憶する方法。
【請求項２４】
回路の部分を電力ダウンしつつ信号値を保持する回路において、
クロック信号を受取るよう動作するクロック信号入力と、
前記クロック信号によりクロックされるデータを保持する装置と、を含み、
前記装置は、
信号値がデータ入力から通過し、保持装置にクロックされ、前記進行データ路に沿ってデータ出力へ通過するような進行データ路と、
スリープモード時に信号値を保持するよう動作する前記保持装置と、
第１スリープ信号がアサートされている時に、前記進行データ路から前記保持装置を分離するトライステート可能装置であって、前記進行データ路と前記保持装置との間に配置されている前記トライステート可能素子と、を含み、
前記第１スリープ信号のアサートされた後に第２スリープ信号がアサートされると、前記回路の前記部分が電力ダウンされ、前記保持装置と前記トライステート可能装置上の電圧差を保持するよう前記回路の前記部分上の電圧差が減少されるように前記回路が前記スリープモードに入るよう動作し、
前記回路はさらに前記保持ラッチと前記データ出力との間の出力素子と、前記出力素子の入力と接続する駆動素子とを含み、
前記出力素子と前記駆動素子は前記第２スリープ信号がアサートされると前記スリープモードに入るよう動作し、
前記駆動素子は、前記第２スリープ信号がアサートされていない時に前記出力素子の入力を駆動するよう動作する、
回路の一部を電力ダウンしつつ信号値を保持する回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理システムの分野に関係する。特に、本発明は、動作及びスリープモードの両方での信号値の記憶を可能とする回路と回路の動作方法に関係する。
【背景技術】
【０００２】
多くの回路、特に電池のような遠隔電源で動作するものでは、回路の電力消費を低く保持することが重要である。動作回路効率の問題を解決すると共に、静的電力消費、すなわち漏れ電流による電力損失の減少にも注意が向けられている。これを解決する１つの方法は、回路にスリープモードを設け、非動作期間の間は事実上電力ダウンすることである。これらのスリープ期間中の静的電力を減少するため、多くの回路設計は、スリープ及び機能モード間の高速な遷移を可能とするオンチップ電力ゲートを利用している。この電力ゲートは、目標の回路とＶｄｄとの間に電力トランジスタを挿入して「仮想の」Ｖｄｄレール（Ｖｄｄ  ｒａｉｌ）を作成するか、または目標の回路とＶｓｓとの間に電力トランジスタを挿入して「仮想の」Ｖｓｓレールを作成することにより達成される。低漏れ電流モードに入るため、電力トランジスタはオフにされて設計の漏れ電流は電力トランジスタの漏れ電流により限定される。電力トランジスタは高Ｖｔ（閾値電圧）にすることが可能であり、また電力トランジスタの幅は回路の能動素子の幅より小さく出来るため、漏れ電流は劇的に減少可能である。従って、電力トランジスタがその出力フロートで仮想電力レールをオフとしていると、回路は電力をダウンできる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これは実質的な電力節約を生じるが、目標回路内のステートの損失（ｌｏｓｓ  ｏｆ  ｓｔａｔｅ）、即ち、状態が失なわれること、も生じる。スリープモードの間も回路がステートを保持したい場合、特殊なデータ保持フリップフロップのようなデータ保持回路を設計内に使用しなければならない。この動作モードは、回路の小部分に記憶信号値をしっかりと保持しつつ、回路の残りの部分を漏れ減少用に電力ダウンできる。電力が復帰すると、保存信号値が復帰されて動作が続行する。
【０００４】
データ保持の一般的な従来技術方式は、フリップフロップの別の２個のラッチのデータ通路にはない別の第３記憶またはバルーンラッチを設けて、スリープモードの間この第３ラッチにデータを記憶する方法である。このラッチはそれ自身の電源を有し、高閾値部品から構成される。このようなシステムは１９９７年６月の固体素子回路ＩＥＥＥ誌第３２巻第６号の「電力ダウン応用回路用の１−Ｖ高速ＭＴＣＭＯＳ回路方式」に記載されている。この方式の欠点は、バルーンラッチ（ｂａｌｌｏｏｎ  ｌａｔｃｈｅｓ）が相当な余分の回路面積を消費する点である。
【０００５】
電力ダウン動作モード時にデータ保持用の走査セルを再使用するためレベル感知走査設計方法論により動作する走査セルと関係するセンスアンプ・フリップフロップやハイブリッドラッチ・フリップフロップも提案された。この方式はデータ保持能力を提供する際に関係する回路オーバーヘッドの増加を減少するが、これはセンスアンプ・フリップフロップまたはハイブリッドラッチ・フリップフロップの３相クロック信号の制御を必要とし、かつ速度、電力消費及びその他の要因に関する既知の欠点を有する。
【０００６】
２００２年８月のＩＳＰＬＥＤ「低電力集積走査保持機構」もこの問題と取り組んでいる。
【０００７】
本特願と同じ譲渡人を有する共願の米国特願第１１／０８８２６８号もこの問題と取り組んでいる。
【課題を解決するための手段】
【０００８】
本発明の第１の特徴は、回路の一部を電力ダウンしつつスリープモードの時に信号値を保持する回路を提供し、前記回路は、クロック信号を受取るよう動作するクロック信号入力と、前記クロック信号によりクロックされる少なくとも１個のラッチと、データ入力、データ出力及びその間の進行データ路（ｆｏｒｗａｒｄ  ｄａｔａ  ｐａｔｈ）であって、信号値は前記データ入力で受取られるよう動作し、前記少なくとも１個のラッチへクロックされ、前記進行データ路に沿って前記データ出力へ渡される前記データ入力、データ出力及びその間の進行データ路と、を含み、前記少なくとも１個のラッチの少なくとも１個は前記スリープモードの間信号値を保持するように動作する保持ラッチ（ｒｅｔｅｎｔｉｏｎ  ｌａｔｃｈ）を含み、前記回路はさらに、トライステート可能素子（ｔｒｉｓｔａｔｔａｂｌｅ  ｄｅｖｉｃｅ）であって、前記進行データ路と前記保持ラッチとの間に配置されて第１スリープ信号の受信に応答して前記進行データ路から前記保持ラッチを選択的に分離するよう動作する前記トライステート可能素子を含み、第２スリープ信号の受信に応答して、前記第２スリープ信号は前記第１スリープ信号の後に受信され、前記回路の前記部分が電力ダウンし、かつ前記保持ラッチと前記トライステート可能素子上の電圧差が保持されるよう前記回路の前記部分上の電圧差が減少されるようにして前記回路は前記スリープモードに入るよう動作する。
【０００９】
スリープモードでデータを保持可能であり、それ自体進行データ路にはないデータ保持素子を提供する本発明の配置は、進行データ路を含むクリティカルなタイミング路を遅延させることなくデータを保持する有効な方法である。さらに、保持ラッチを有効に分離可能な進行データ路と保持ラッチとの間に配置したトライステート可能な素子の使用は、スリープモードでデータを保持する好都合な方法であり、かつクリティカルなタイミング路に影響を与えない。クリティカルなタイミング路からのこれらの素子の除去は、設計者にこれらの素子の部品の選択に大きな自由度を与え、それ故例えば、前記の高性能を有しない低漏れ電流部品の選択を可能とする。
【００１０】
１個のラッチのみをここに置くことも可能であるが、多くの実施例で本回路は前記クロック信号によりクロックされる複数個のラッチを含み、前記信号値は前記複数個のラッチの内の１個から前記進行データ路に沿って前記複数個のラッチの以後のものへ渡され、前記複数個のラッチの少なくとも１個は前記保持ラッチを含む。
【００１１】
ある実施例では、前記トライステート可能な素子は双方向トライステート可能素子を含む。
【００１２】
トライステート可能素子が双方向であることは全ての実施例では必要ではないが、ある種の実施例ではこのようにすることが有利であり、何故なら例えばこれは素子を介してラッチのステート（状態）の復元を可能とするが、単方向素子はこれを可能としないからである。
【００１３】
ある実施例では、前記双方向トライステート可能素子は、前記第１スリープ信号を受取るよう動作する２個のトランジスタを含み、前記２個のトランジスタは、前記第１スリープ信号の受信に応答して前記２個のトランジスタは高インピーダンス路を形成し、前記第１スリープ信号の非受信に応答して前記２個のトランジスタは低インピーダンス路を形成するように配置されている。
【００１４】
他の実施例では、前記トライステート可能素子は４個のトランジスタを含み、前記４個のトランジスタの内の２個は前記トライステート可能素子を形成し、前記４個のトランジスタの内の２個は、前記２個のトランジスタの一方へ入力する前に前記第１スリープ信号を反転するよう動作するインバータを形成する。
【００１５】
回路内に反転ループ信号が利用可能かどうかに応じて、双方向トライステート可能素子を２個または４個のトランジスタにより構成してもよい。いずれの場合でも、単にいくつかのトランジスタの設置が伝統的なラッチをある実施例の保持ラッチに適合させるのに十分である。従って、保持ラッチは回路面積の僅かな増加で達成される。
【００１６】
任意の種類のトライステート可能素子を使用してもよいが、ある実施例ではトライステート可能素子はトランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎ  ｇａｔｅ）を含む。一方の入力に応答して低インピーダンスを与え、他に応答して高インピーダンスを与える任意のトライステート可能素子が適切であるが、トランスミッションゲートは特に有用であることが分かった。
【００１７】
ある実施例では、前記データ保持ラッチは前記クロック信号を受信しないが、他では前記データ保持ラッチは前記クロック信号を受信するように動作する。
【００１８】
クロックされないラッチ回路を設けることも可能ではあるが、クロックされるものがより容易にステート間をスイッチ可能であり、従ってある実施例では好ましいものであることも分かっている。
【００１９】
ある実施例では、前記回路はさらに、前記保持ラッチへ前記クロック信号を分配するよう動作するクロック信号分配装置を含む。
【００２０】
クロック信号は回路外部で発生されてもよいが、他では回路内で発生される。保持ラッチへのクロックの分配は、クロックされる保持ラッチがステートをスイッチする（即ち、切り替える）ことを可能とする。
【００２１】
保持ラッチへクロック信号を与えることはこれがステートをより容易にスイッチすることを可能とするが、これは、スリープモードでもクロック分配に電力を供給する必要があり、これが静的電力損失に顕著に影響する欠点を有する。
【００２２】
ある実施例では、前記クロック信号分配装置は、第１スリープ信号を受取るよう動作する第１スリープ信号入力を含み、前記第１スリープ信号に応答して前記クロック信号分配装置は、前記保持ラッチがステートを保持するように前記クロック信号を所定の値に保持するよう動作する。
【００２３】
所定の値でクロック信号を与えることは、ラッチがデータ保持再循環モード（ｄａｔａ  ｒｅｔａｉｎｉｎｇ  ｃｉｒｃｕｌａｔｉｎｇ  ｍｏｄｅ）にあることを保証する。
【００２４】
クロック分配装置は多数の形式を含んでもよいが、ある実施例では、前記クロック信号分配装置はクロック信号入力と第１スリープ信号入力とを有する論理ゲートを含む。
【００２５】
このような配置は簡単であり、かつスリープ信号に応答してラッチから見たクロック信号を所定の値に保持可能である。
【００２６】
ある実施例では、前記クロック信号分配装置はクロック信号が伝播する複数個の部品を含み、前記回路は、前記第１スリープ信号に応答して前記部品が電力ダウンされるように、前記第１スリープ信号入力のクロック信号伝播方向の上流の前記クロック信号分配装置の前記部品上の電圧差を減少し、かつ前記第１スリープ信号入力の下流の前記部品上の電圧差を保持するように動作する。
【００２７】
信号値を前記所定値に保持することを保証するためクロック分配装置のあるものに電力を供給する必要がある。上記配置はクロック分配装置の大多数を電力ダウンすることを可能とし、かつクロック信号を所要の値に保持することを保証する。
【００２８】
ある実施例では、前記保持ラッチはクロックされたトライステート・インバータと、前記クロックされたトライステート・インバータの一部と並列に配置されて前記第１スリープ信号を受取るよう動作するトランジスタとを含み、前記保持ラッチは、前記第１スリープ信号の受信時に前記クロックの値にかかわらずステートを保持するよう動作する。
【００２９】
本発明のある種の実施例の欠点は、ラッチを再循環モードに保持するために保持ラッチへのクロック信号を保持する必要がある点である。異なる部品へクロック信号を分配するクロック分配論理はしばしば低漏れ電流部品ではない部品を含み、これは従って大量の電力を使用する。従って、スリープモード時に回路のこの部分へ電力を保持する必要がある場合、静的電力損失にはこれは相当な欠点である。クロックされたトライステート・インバータがクロック信号にかかわらずステートを保持することを可能とする追加部品の設置はそれ故非常に有利である、何故ならこれはスリープモード時にクロック信号分配論理を電力ダウンすることを可能とし、それ故回路のこの部分に起因する電力損失を避けるまたは少なくとも減少できるからである。
【００３０】
ある実施例では、前記トランジスタは前記トライステート・インバータの前記２個のクロックされたトランジスタと並列の２個のトランジスタを含み、前記２個のトランジスタは前記第１スリープ信号と反転第１スリープ信号を各々受取る。
【００３１】
スリープモード時にクロック回路を電力ダウン可能とすることにより電力損失を減少することの利点は、わずか２個の追加トランジスタにより達成可能である。従って、回路面積のわずかな増加が静的電力消費の相対的に高い削減の利点を導くことが可能となる。
【００３２】
ある実施例では、前記回路は少なくとも１個の別なラッチを含み、前記ラッチの少なくとも２個はマスターラッチとスレーブラッチを含むマスタースレーブ・フリップフロップを含み、前記保持ラッチは前記スレーブラッチを含む。
【００３３】
保持ラッチは任意のラッチ、例えばグリッチ要素（ｇｌｉｔｃｈｉｎｇ  ｅｌｅｍｅｎｔ）を含むことが可能であるが、マスタースレーブ・フリップフロップ内のラッチは特に有利であることが分かった。さらに、保持ラッチは前記フリップフロップのマスターラッチから形成可能であるが、一般的にはこれはスレーブラッチから形成される。どれから形成されたラッチであれ、これは「ルックアサイド」モードでなければならない、すなわち進行データ路に配置してはならないものであることに注意すべきである。
【００３４】
ある実施例では、前記マスタースレーブ・フリップフロップはリセット・マスタースレーブ・フリップフロップを含み、前記保持ラッチは、前記第１スリープ信号とリセット信号を受取るよう動作し、前記第１スリープ信号の受信に応答して前記リセット信号を阻止して前記保持ラッチのステートをリセットすることを防止するよう動作する２個のトランジスタを含む。
【００３５】
保持ラッチをリセット・フリップフロップ内に形成してもよいが、その場合解決する必要がある別の潜在的な問題が存在する。潜在的な問題は、保持ラッチをリセットして保持すべきデータが消失するような、スリープモードに入るときまたは出るときに不適切に作動されるリセット信号の可能性に関係する。従って、リセット・フロップを利用する本発明の実施例では、スリープモード時にリセット信号が保持ラッチに影響することを阻止する追加のトランジスタを使用する。第２スリープ信号の前に作動される第１スリープ信号により追加のトランジスタを制御することは、回路の一部が電力ダウンされている間はリセット信号が低状態に保持されることを保証する。
【００３６】
セット・マスタースレーブ・フリップフロップ（ｓｅｔ  ｍａｓｔｅｒ  ｓｌａｖｅ  ｆｌｉｐ  ｆｌｏｐｓ）でも同様の問題が発生し、従って本発明の実施例は、前記マスタースレーブ・フリップフロップはセット・マスタースレーブ・フリップフロップを含み、前記保持ラッチは、前記第１スリープ信号とセット信号を受取るように動作し、前記第１スリープ信号の受信に応答して前記セット信号を阻止して前記保持ラッチのステートをセットすることを防止するよう動作する２個のトランジスタを含む。
【００３７】
別のトランジスタも使用してこれらのセット信号が保持ラッチに記憶したデータを変更することを防止することも可能である。
【００３８】
ある実施例では、回路に供給される電力は回路の外側から供給されるが、他の実施例では、本回路が前記回路の部分へ供給される電圧レベルを制御するよう動作する電圧調整器（ｖｏｌｔａｇｅ  ｒｅｇｕｌａｔｏｒ：安定化電源）を含み、前記電圧調整器は前記第２スリープ信号を受取るように動作し、前記第２スリープ信号に応答して、前記回路の前記部分が電力ダウンするように前記回路の電気部分上の電圧差を減少し、前記保持ラッチと前記双方向トライステート可能素子の電圧差を保持するよう動作する。
【００３９】
ある実施例では、前記回路上に印加された電圧差に応答して前記回路は電力を与えられるよう動作し、前記回路はさらに電力トランジスタを含み、直列の前記電力トランジスタと前記回路の前記部分との上に前記電圧差が印加されるように前記電力トランジスタは配置され、前記電力トランジスタは前記第２スリープ信号を受信するよう動作し、前記回路の前記部分上の電圧差が減少し、前記回路の前記部分が前記第２スリープ信号に応答して電力ダウンされるように、前記第２スリープ信号に応答してオフされるように動作する。
【００４０】
電力ダウンされた回路の部分のスリープステートは多数の方法で達成可能であるが、非常に低い静的電力損失を有する電力トランジスタはこのスリープステートを達成する簡単で有効な方法である。
【００４１】
本発明の実施例で、前記保持ラッチと前記トライステート可能素子は低漏れ電流素子を含む。
【００４２】
保持ラッチとトライステート可能素子は連続的に電力を与えられるため、これらを高閾値電圧を有する素子のような低漏れ電流部品から作成することが特に有利である。このことは、これらの部品からの静的電力損失が殆どないことを意味する。さらに、これらの部品は進行データ路上、すなわちクリティカルなタイミング路上に配置されていないため、この路での低漏れ電流部品の設置は回路の性能に影響を与えない。
【００４３】
ある実施例では、本回路は複数個の保持ラッチを含む。
【００４４】
スリープモード時に複数個の信号を記憶する複数個の保持ラッチを回路内に設けることが可能である。
【００４５】
ある実施例では、前記回路はさらに、各々が少なくとも１個の保持ラッチを含む複数個の部分を含む。
【００４６】
素子は各々がそれ自身の保持ラッチを有する複数個の部分を含む。これらは同じスリープ信号により制御可能であるか、または本回路は、回路の異なる部分が異なる時間にスリープモードに入って電力ダウン可能となるように複数個の異なるスリープ信号により制御可能である。
【００４７】
ある実施例では、前記回路は前記保持ラッチと前記出力との間に出力素子と、前記出力素子の入力とデータ通信する駆動素子とを含み、前記出力素子と前記駆動素子は前記第２スリープ信号の受信時に前記スリープモードに入るよう動作し、前記駆動素子はアサートされていない前記第２スリープ信号とアサートされている前記第１信号に応答して前記出力素子の入力を駆動するよう動作する。
【００４８】
ある実施例では、出力を入力から分離し、適切な駆動特性を与えるために使用される、出力の前の出力素子があることに注意すべきである。この素子に付随してある問題がある、それは、第２スリープ信号がアサートされておらず、第１スリープ信号がされていて、何もその素子を駆動していないのに、これがオンとなる問題である。これは素子を通して大きな電流漏れを生じる可能性がある。本発明の実施例は、第２スリープ信号がアサートされていない時には出力素子の入力に駆動信号を送信する駆動素子を設けることによりこの問題を解決する。これは、出力素子が駆動され、電流漏れがないことを保証する。
【００４９】
ある実施例では、前記保持ラッチは循環ループを含み、前記駆動素子は前記循環ループの出力から遠隔の前記ループの部分とデータ通信する入力を有するトライステート・インバータである。
【００５０】
保持ラッチと出力素子の入力との間に配置されたトライステート・インバータは、上記した電流漏れ問題の可能性を阻止する、簡単では有るが有効な駆動素子である。
【００５１】
ある実施例では、前記回路は、前記クロック信号を前記保持ラッチと前記トライステート・インバータに分配するクロック信号分配装置をさらに含み、前記クロック信号分配装置は第１スリープ信号を受取るように動作する第１スリープ信号入力と第２スリープ信号を受取るように動作する第２スリープ信号入力とを含み、前記クロック分配装置はアサートされている前記第１スリープ信号とアサートされていない前記第２スリープ信号とに応答して所定のレベルで信号を出力し、アサートされている前記第１スリープ信号と前記第２スリープ信号に応答して電力ダウンされ、どちらもアサートされていない場合に応答して前記クロック信号を出力するよう動作し、前記トライステート・インバータは前記所定レベルである前記クロック信号とアサートされていない前記第２スリープ信号に応答して動作して前記出力インバータを駆動する。
【００５２】
電力を節約するためスリープモードでクロック分配論理を電力ダウンすることが有利である。しかしながら、第２スリープ信号がアサートされずかつ第１スリープ信号がアサートされている時には、このインバータをオンにして出力素子の入力を駆動可能とするためクロック、トライステート・インバータのクロッキングを特定のレベルに保持することが重要である。さらに、クロックをある特定のレベルに保持することは、第１スリープ信号がアサートされないことを待機する必要なしに保持ラッチのステートを出力可能とする。
【００５３】
ある実施例では前記駆動素子はトライステート可能素子を含み、前記トライステート可能素子は、所定のレベルを有する前記トライステート可能素子により受取られたクロック信号に応答して、前記トライステート可能素子の一方が前記出力素子を駆動するよう動作するように、前記進行データ路に配置した前記トライステート可能素子とは反対にクロックされる。
【００５４】
進行データ路上のトライステート可能素子とは反対にクロックされるという条件で、トライステート可能素子を駆動素子として使用可能であり、これを使用して、クロック信号が所定のレベルであるときには出力素子を駆動することを保証可能である。
【００５５】
ある実施例では、前記回路は少なくとも１個のラッチを含み、前記ラッチの少なくとも２個はマスターラッチとスレーブラッチ、及び２個のリセット入力を含む、リセット・マスタースレーブ・フリップフロップを含み、前記２個のリセット入力は前記２個の反対にクロックされたトライステート可能素子の各々を介して前記保持ラッチとデータ通信しており、前記保持ラッチは前記スレーブラッチを含み、前記保持ラッチは循環ループとトライステート可能素子を含み、前記トライステート可能素子はアサートされている前記第１スリープ信号に応答して前記リセット入力から前記循環ループを分離するよう動作する。
【００５６】
第１スリープ信号に応答して保持ラッチの循環ループを分離するトライステート可能素子の使用は、リセット信号にグリッチが存在したとしても保持モード時にラッチのステートを保存可能とする。
【００５７】
本発明の別の特徴は、スリープモード時に回路の一部を電力ダウンしつつスリープモード時に回路内の信号値を記憶する方法を提供し、前記方法は、前記クロック信号を少なくとも１個のラッチのクロック入力に分配する段階であって、前記データ入力で受取った信号値が前記少なくとも１個のラッチにクロック入力され、進行データ路に沿って前記データ出力に渡されるように、前記少なくとも１個のラッチはデータ入力とデータ出力との間に配置され、前記少なくとも１個のラッチの内の少なくとも１個は前記スリープモード時に信号値を保持するよう動作する保持ラッチである前記分配する段階と、を含み、第１スリープ信号に応答して、前記進行データ路と前記保持ラッチとの間に配置したトライステート可能素子を使用して前記進行データ路から前記保持ラッチを分離する段階と、第２スリープ信号に応答して、前記回路の前記部分が電力ダウンするように、前記回路の前記部分上の電圧差を減少する段階と、前記保持ラッチと前記トライステート可能素子上の電圧差を保持する段階と、を含む。
【００５８】
本発明のさらに別の特徴は、回路の一部を電力ダウンしつつ信号値を保持する回路を提供し、該回路は、クロック信号を受取るよう動作するクロック信号入力と、前記クロック信号によりクロックされるデータを保持する装置と、を含み、前記装置は、信号値がデータ入力から通過し、保持装置にクロックされ、前記進行データ路に沿ってデータ出力へ通過するような進行データ路と、スリープモード時に信号値を保持するよう動作する前記保持装置と、第１スリープ信号の受信に応答して前記進行データ路から前記保持装置を選択的に分離するトライステート可能装置であって、前記進行データ路と前記保持装置との間に配置されている前記トライステート可能装置と、を含み、第２スリープ信号の受信に応答して、前記第２スリープ信号は前記第１スリープ信号の後に受信され、前記回路の前記部分が電力ダウンされ、前記保持装置と前記トライステート可能装置上の電圧差を保持するよう前記回路の前記部分上の電圧差が減少されるように前記回路は前記スリープモードに入るよう動作する。
【００５９】
本発明の上記、及びその他の目的、特徴及び利点は、添付図面と関連して読取るべき図示実施例の以下の詳細な説明から明らかとなる。
【発明を実施するための最良の形態】
【００６０】
図１は従来技術による基本マスタースレーブ・フリップフロップを回路図形式で図示する。この基本マスタースレーブ・フロップ２０は、異なるクロック信号、ｃｌｋ、ｃｌｋの反転形式ｎｃｌｋ、ｎｃｌｋの反転形式ｂｃｌｋを渡すよう動作する複数個のインバータを含むクロック分配装置１０を有する。基本マスタースレーブ・フロップ２０はデータ入力２１とデータ出力２９との間に進行データ路２３を有する。この進行データ路は入力からトランスミッションゲート２２を介してマスターラッチ２６へ、トランスミッションゲート２４を介してスレーブラッチ２３へデータを渡す。トランスミッションゲート２２と２４はその入力のクロック値に応じて低インピーダンスデータ路または高インピーダンスデータ路を与えることが可能なトライステート可能素子である。したがって、これらはラッチを分離するかまたはこれらへのデータの送信を可能とする。
【００６１】
図２は本発明の実施例によるマスタースレーブ保持フロップ３０を図示する。これは図１のフロップを改変したものであり、フロップの一部が電力ダウンしている「スリープモード」時にスレーブラッチ内でのデータ保持を提供可能である。
【００６２】
本実施例はクロック分配論理１０とさらに保持信号（ｒｅｔ）または第１スリープ信号分配論理１２を含む。これらの論理ブロックはスリープモードでも電力ダウンされず、これは図面では影つきにより表示される。マスタースレーブ保持フロップ２０はデータ入力３１とデータ出力３９との間に進行データ路を含む。進行データ路３３は入力３１からマスターラッチ３６へ、次いでスレーブラッチ４０へデータを渡す。これはデータ入力３１とマスターラッチ３６との間とマスター３６とスレーブラッチ４０との間に各々トランスミッションゲート３２と３４を含む。スレーブラッチ４０は本実施例ではデータ保持ラッチとして動作し、双方向トライステート可能素子５０により進行データ路３３から分離される。スレーブラッチ４０と双方向トライステート可能素子５０はスリープモードでは電力ダウンされず、これは図面では影つきにより表示される。この場合双方向トライステート可能素子５０はトランスミッションゲートであるが、選択的に高または低インピーダンスを与えるよう動作し、かつどちらかの方向に信号を駆動するよう動作する任意の双方向トライステート可能素子も適切である。トランスミッションゲート３２と３４と異なり、トランスミッションゲート５０はその制御信号として保持またはスリープ信号分配論理１２から保持及び反転保持信号を受取る。トランスミッションゲート５０はこれらの信号に応答して、保持信号が低状態の時にスレーブラッチ４０が進行データ路３３とデータ通信するように低インピーダンスステートを与えるか、または高状態に移行した保持信号に応答してスレーブラッチが進行データ路３３から分離されるように高インピーダンスステートを与える。
【００６３】
スレーブラッチ４０はインバータ４２とトライステート・インバータ４４を含む。トライステート・インバータ４４はクロック信号分配論理１０から送信されたクロック信号によりクロックされる。この理由により、スレーブラッチ４０内の再循環路が駆動され閉鎖されたままでいることを保証するために本実施例ではクロック信号分配論理は常に電力を与えていなければならない。
【００６４】
図２はまた、マスタークロックの値、ｃｌｋ信号と、保持信号に対応する第１スリープ信号及び回路の部分が電力ダウンしていることの指示を与える第２スリープ信号を与えるタイミング線図も図示する。これはまたこれらの信号がフロップに与えるステート、すなわち機能、低漏れ電流及びこのマスタースレーブ保持フロップの中間ステートも図示する。
【００６５】
図３は図２のトランスミッションゲート５０をトランジスタ形式で図示する。これはトランジスタゲートの望ましい実施例である。明らかに、進行データ路３３からスレーブラッチ４０を選択的に分離可能な任意のトライステート可能素子が適切である。しかしながら、本望ましい実施例はわずかに２個のトランジスタを含み（スリープ信号、ｒｅｔを反転する必要があり、反転形式で回路に供給されない場合には４個）、従ってフロップの回路面積を大量には増加しない。
【００６６】
図２の実施例の１つの欠点は、スレーブまたは保持ラッチ４０がステートを失なわないためにはクロック分配論理１０は電力を保持する必要がある点である。図４は図２のトライステート・インバータ４４の別の配置を与える第２の実施例を図示する。この別の実施例では、追加の２個のトランジスタ４６と４８がトライステート・インバータ４４のクロックされるトランジスタと並列に追加される。これらの２個のトランジスタは保持信号論理１２から保持信号と反転保持信号を受取る。これら２個のトランジスタをこの位置に配置することにより、クロック信号の値のいかんによらず、保持信号が高状態であるならば、スレーブラッチ４０内のデータの保持が保証可能となる。従って、たとえクロック信号分配論理がオフとなったとしてもデータは保持可能となる。クロック信号分配論理をオフにするこの機能は、回路への電力の大きな節約を与えることが可能となる、何故ならクロック信号論理は通常高Ｖｔ（閾値電圧）素子から製造されずかつ相当大きいため、相対的に大量の静的電力を消費するからである。
【００６７】
これの別案（図示せず）は論理及びスリープ信号ｒｅｔを使用してトライステート・インバータ４４のクロック信号を保持し、これにより保持ラッチの循環ループを開放のままにして、クロック信号を連続的に走行する必要性なしにデータを保持する。これの欠点は、少なくともクロック信号分配論理の一部には電力を与える必要があり、したがって図４の実施例より電力損失が大きい。
【００６８】
図５は図４のトライステート・インバータ４４を含む第２実施例のマスタースレーブ保持形式を図示する。この図面はこの第２実施例のマスタースレーブ保持フロップ３０の動作に関するタイミング線図を図示する。このタイミング線図は、低漏れ電流またはスリープステートではクロック信号の値はいかに重要ではなく、従ってクロック分配論理をオフ可能であることを示す。本実施例では、スリープモードで電力を与えるのは、わずかにスリープ信号分配装置１２、スレーブラッチ４０及びトランスミッションゲート５０である。本実施例はそれ故図２の実施例と比較してわずかに２個のトランジスタの面積のコストで顕著な電力節約を可能とする。本実施例は、保持能力を有さない図１の従来技術のマスタースレーブ・フロップと比較して追加の６個のトランジスタを有する。
【００６９】
図６は従来技術によるリセット・マスタースレーブ・フロップを図示する。保持ラッチがセットまたはリセット・フリップフロップである場合スリープモード時のデータ保持は特に困難となる。これは、電力を与える時に、データを抽出する前にデータを記憶しているラッチをセットまたはリセットしてはならない、そうでないと、電力を与える時にデータが失われ、その保持が意味のないものになるかもしれない、というような十分な注意を払わなければならないためである。図６から分かるように、スレーブラッチ６０はトライステート・インバータ６４と並列なＮＡＮＤゲート６３を含む。
【００７０】
図７は本発明の実施例によるリセット・マスタースレーブ保持フロップを図示する。本実施例では、スレーブまたは保持ラッチ６０は、図５に示した保持ラッチと同様な方法で、クロック信号がオフの時でさえもステートを保持するように構成されたトライステート・インバータ６４を含む。従って、クロック分配論理１０スリープモード時に電力を与える必要はない。スレーブラッチ６０は図２に示すもののような標準のトライステート・インバータを含むことも可能であるが、その場合クロック分配論理はスリープモード時に電力を保持する必要があることは当業者には明らかである。クロック信号分配論理１０とスリープ信号分配論理１２とに加えて、回路の適切な部分にリセット信号ｒｓｔと反転リセット信号ｎｒｓｔを分配するように動作するリセット信号分配論理１４がある。図６のＮＡＮＤゲート６３と等価なＮＡＮＤゲート６３に加えて、このＮＡＮＤゲートへのリセット信号入力に別の論理６６がある。この論理６６は反転リセット信号ｎｒｓｔをスリープ信号ｒｅｔにＯＲし、これによりスリープモードへ入る時または出る時に保持ラッチ６０が偶然にリセットされないことを保証する。
【００７１】
図８はゲート６６をトランジスタ形式で図示する。特に、その入力にｒｅｔ信号を有し、これによりスリープモード時にリセット信号が高状態となることを阻止する２個のスリープ・トランジスタ６５と６７の追加はＮＡＮＤゲート６３をＯＡＩ１２  ６６に変換する。
【００７２】
図９はセット・フロップの対応する実施例を図示する。図９ａは従来のセット・フロップのスレーブラッチ７０を図示する。このセット・フロップでは、ＮＯＲゲート７３がスレーブラッチ７０のトライステート・インバータ７４と並列に配置される。スレーブラッチ７０は図６のリセット・フロップのスレーブ６０に、セット・フロップでは対応する。図９ｂは、２個のｎｒｅｔＦＥＴ７５と７７の追加がいかにＮＯＲゲート７３をＡＯＩ１２ゲート７０に変換可能であるかを図示する。これらの追加のトランジスタ７５と７７はリセット・フロップのトランジスタ６５と６７のように動作して、スリープモード時にセット信号がアサートされることを阻止する。
【００７３】
図１０はクロックされない単一の保持ラッチ７０を含む本発明の実施例を図示する。ラッチのステートを容易にスイッチ可能であるためトライステート・インバータがラッチ内では有利であるが、これは不可欠ではなく、図１０の７０に示すもののようなループに配置したインバータを含むクロックされないラッチも可能であることに注意すべきである。本実施例では、保持ラッチ７０とスリープ信号分配論理１２はスリープモード時も電力を保持する。しかしながら、クロック分配論理は本実施例では電力を保持しない。
【００７４】
図１１は保持ラッチ８０がマスター／スレーブ・フロップのマスターラッチを含む別の実施例を図示する。本実施例は図２のクロックされた実施例に対応し、クロック分配論理１０、スリープ信号分配論理１２及び保持ラッチ８０はスリープモード時に電力を保持する。
【００７５】
全てのフロップは進行データ路にインバータを有するものとして図示したことに注意すべきであるが、インバータなしでも同様に構成可能であることは当業者には明らかであり、その場合別のインバータが進行データ路３３の終段に必要である。このような別の実施例は添付請求の範囲に定める本発明の範囲内に該当することは当業者には明らかである。
【００７６】
進行データ路のインバータの１つの目的は、入力と出力とを分離することであり、出力のインバータ３７の場合は、出力に受入れ可能な駆動能力を与えることである。図２のインバータ３７の１つの可能性ある問題がこの図面のタイミング図を参照すると明らかとなる。ｐｄｎ（第２スリープ）信号が低状態となって、すなわち回路のスリープ部分に電力が復帰すると、インバータ３７も電力が与えられるが、なにもその入力を駆動しない。トランスミッションゲート３４がこれを駆動可能であるが、ｃｌｋが低状態であるためトランスミッションゲート３４はオフである。トランスミッションゲート５０がこれを駆動可能であるが、ｒｅｔが低状態であるためトランスミッションゲート５０はオフである。インバータ３７の入力が電力またはアースのどちらかに近い電圧を有していない場合、インバータのｐｍｏｓとｎｍｏｓがオンとなり、これはインバータを通して大きな電流を生じる。これは、設計の目的が電力消費を減少する設計では良い考えではない。図１２の実施例はこの問題を解決するために設計された。
【００７７】
図１２は図２と同様であるが、保持ラッチの上部を出力インバータ３７に接続するトライステート・インバータ４７を追加で有する。トライステート・インバータ４７は、電力ダウンされる電源である、ゲート化電源（ｇａｔｅｄ  ｐｏｗｅｒ  ｓｕｐｐｌｙ）により電力を与えられる。このトライステート・インバータはゲート化電源により電力を与えられることが重要であり、これにより電力ダウンモードでは、トランスミッションゲート３４とインバータ３６ａとを通して電力ダウンした電源への漏えい電流路がなくなる。この追加のトライステート・インバータが行っていることはｃｌｋが低状態の時にゲート３７を駆動することで、これはゲート３７に電力を与えた時に何らかにより常に駆動されることを保証する。従って、図２の実施例の可能性ある問題が解決される。さらに、この設計は、第１スリープ信号が低状態となる前に、第２スリープが低状態となりｃｌｋが低状態に移行した後に出力３９が保持されたステートを得る別の利点を有する。図２の実施例では、第１スリープが低状態に移行した後まで出力３９は保持されたステートを得ることは出来ない。これを以下に説明する。
【００７８】
フリップフロップのステートを保持するためには、電力ダウンしてスリープモードに入る前に、保持信号ＲＥＴ（第１スリープ信号）をアサートしなければならない。ＲＥＴをアサートすることは保持ラッチ４０が書き込まれることを防止する。これは、クロックまたはデータピンの変更に係わらずそのステートを保存する。スリープモードに入ると、マスターラッチ３６のステートが失われる。これは常にオンの電源により電力を与えられかつアサートされているＲＥＴがごみを書き込むのを防止するため、保持ラッチのステートが保存されるからである。
【００７９】
スリープモードを出る際には、フロップの残りに電力が与えられる。保持ラッチに電力を与える間はクロックへのグリッチは免除され、ＲＥＴを与えたデータピンは一定にアサートされたままで、ゲート化電源に電力が与えられる。本実施例の場合のように電力を与える間クロックピンが低状態に保持される場合、保持ラッチは電力を与える間にインバータ３７への入力であるスレーブノードに保持ステートを書き込む。複数ラッチ環境下では、これが電力を与えられるブロックの全ての保持フロップで同時に発生し、このようにしてブロックはその状態を復元されて電力を与えられる。
【００８０】
ある実施例では、電力を与える際にクロックは低状態に保持されないかもしれない。このような場合、電力が与えられてクロックが低状態になると直ちにステートが復元される。この点に関しても、クロック回路１０が常にオンの電源により電力を与えられていないという点で図１２の実施例は図２とは異なることに注意すべきである。従って、電力ダウンする時にはクロック回路はタイミング線図に図示するように不定ステートを出力する。第１スリープが低状態に移行する時にＣｌｋが低状態に移行し、これは直ちには低状態に移行せず、システムに電力を与える際にはグリッチを有するかも知れないが、いずれにせよｃｌｋが低となるまで第１スリープは高のままでグリッチがない必要がある。第２スリープとｃｌｋが共に低状態の時にステートは復元される。ステートがいったん復元されると、第１スリープが低状態となり、通常のクロックが再開可能となる。
【００８１】
上述した実施例では、スープモード後の開始時の電力損失（ｐｏｗｅｒ  ｌｏｓｓ）の可能性を避けるために駆動されるのはインバータ３７であることに注意すべきである。他の実施例では、出力にインバータがないか、異なる素子があるかもしれない。電力損失の可能性ある問題は各種の素子で発生し、その解決法は例えば、図１２と１３のトライステート・インバータ４７を使用して駆動信号を与えることである。
【００８２】
さらにもう１つの点は、図２と図１２との間のさらなる相違は、ある素子、特にトライステート・インバータ４４と４７及びトランスミッションゲート３４がｃｌｋとｎｃｌｋではなくｎｃｌｋとｂｃｌｋに接続されている点である。どちらの接続も作動するが、ｃｌｋではなくｂｃｌｋの使用はｃｌｋピン上のキャパシタンスを減少し、一方ｃｌｋの使用はｑ応答への高速なクロックが得られる。
【００８３】
図１３は図１２の実施例をトランジスタ形式で図示する。この図面から保持フロップは、わずか３本の追加ピンを備えた従来のフロップから形成可能であることが明らかである。これらのピンはＶＤＤＧとＶＳＳＧピン、ゲート化電源、およびｒｅｔｎまたは第１スリープ信号である。別の実施例では、両方は必要ないためＶＤＤＧまたはＶＳＳＧの一方のみを有し、一方のみを使用した場合他方は標準電源ＶＤＤまたはＶＳＳにショートされる。破線５１以下の全ての素子はＨＶＴ素子である。
【００８４】
図１４は、リセット信号を受取るようにアレンジされた図１２と図１３の実施例を図示する。これは事実上、出力ゲート、この場合インバータ３７への浮動入力の問題を解決するよう修正した図７の実施例の修正版であり、浮動入力は顕著な電力損失を引き起こす可能性がある。この図面では、ＨＶＴ素子である全ての素子は常にオンである電源により電力を与えられ、他はゲート化電源により電力を与えられ、従ってスリープモード時には電力を与えられない。本実施例は図７の実施例とは、基本的は保持ラッチとインバータ３７の入力との間に配置したｎｏｒゲート６６とトランスミッションゲート６９の設置という点で相違する。このトランスミッションゲート６９はトランスミッションゲート３４へのｃｌｋとは反対の接続を有する。従って、ｃｌｋが低状態の時素子６９はオンで３４はオフである。ｃｌｋが高状態の時、素子３４はオンで６９がオフである。いずれにせよ、何かがゲート３７を駆動する。ｐｄｎ（第２スリープ）が高状態であると、ｃｌｋは不定となり両素子３４と６９は不定ステートとなり、多分なにもゲート３７を駆動しない。しかしながら、ｐｄｎが高状態の時ゲート３７は電力ダウンされ、ゲート３７への入力が不定であっても問題ない。ｐｄｎが低状態になると直ちに、ｃｌｋが１または０のどちらかとなり、何かがゲート３７を駆動する。
【００８５】
本実施例はまた保持ラッチ６０を分離可能なトランスミッションゲート５０を有する。この保持ラッチのステートを変更する唯一の方法は素子５０を介してである。保持モードでは、保持（または第１スリープ信号）がアサートされると素子５０はオフとなるためラッチは分離されてリセット不能となる。通常の動作モードでは、クロックの状態に依存して、リセットはｎｏｒゲート６６または６７の一方とトランスミッションゲート６９または３４の各々と素子５０とを通して伝播して保持ラッチをリセットする。保持モードでは、リセット上のグリッチがｎｏｒゲートを通してノードＳ及び出力ｑｎに伝播可能であるが、グリッチが行ってしまってもデータは依然として保持ラッチに保存され、素子６６と６９を通して読み出し可能である。
【００８６】
上述した実施例に関してさらに記載すべき１つの点は、スリープモード時に電力を与えられる任意の素子の多数のノードは、ゲート化電源ではなく、常にオン電力または接地に接続すべき点である。さらにトランスミッションゲート５０の多数のノードは常にオン電源に接続される。望ましい実施例では、各素子の多数のノードは常にオン電源と接地に接続される。
【００８７】
本発明の図示実施例を添付図面を参照して詳細に記述してきたが、本発明はこれらの詳細な実施例に限定されるものではなく、添付の請求の範囲に定める本発明の範囲と要旨から逸脱することなく当業者には各種の変更と修正を実行可能であることを理解すべきである。
【００８８】
（関連出願への相互参照）
本願は２００５年１０月１３日提出の共通に所有される米国特願第１１／２４９１３５号の一部継続出願（ＩＰ）である。
【図面の簡単な説明】
【００８９】
【図１】従来技術によるマスタースレーブ・フリップフロップを回路的に図示する。
【図２】本発明の実施例によるマスタースレーブ保持フリップフロップとその動作のタイミング線図を回路的に図示する。
【図３】図２のトランスミッションゲート５０の部品トランジスタを図示する。
【図４】本発明の第２実施例のスレーブラッチの修正したトライステート・インバータの部品トランジスタを図示する。
【図５】本発明の第２実施例によるマスタースレーブ保持フリップフロップとその動作のタイミング線図を回路的に図示する。
【図６】従来技術によるリセット・マスタースレーブ・フリップフロップを回路的に図示する。
【図７】本発明の実施例によるリセット・マスタースレーブ・フリップフロップとその動作のタイミング線図を回路的に図示する。
【図８】図７のリセット・マスタースレーブ保持フリップフロップのスレーブラッチの修正したトライステート・インバータの部品トランジスタを図示する。
【図９】ａは、従来技術によるセット・マスタースレーブ・フリップフロップのスレーブラッチを図示する。  ｂは、本発明の実施例によるセット・マスタースレーブ・フリップフロップのスレーブラッチを図示する。
【図１０】本発明の実施例による単一の保持ラッチを図示する。
【図１１】マスタースレーブ・フロップを図示し、保持ラッチはマスターラッチを含む。
【図１２】本発明によるマスタースレーブ保持フリップフロップとその動作のタイミング線図を回路的に図示する。
【図１３】図１２のマスタースレーブ保持フリップフロップをトランジスタ形式で回路的に図示する。
【図１４】ｒｓｔ信号を受取るよう適合された図１２と図１３のマスタースレーブ保持フリップフロップを図示する。
【符号の説明】
【００９０】
１０  クロック分配論理
１２  第１スリープ信号分配論理
３０  マスタースレーブ保持フロップ
３１  データ入力
３２、３４、５０  トランスミッションゲート
３３  進行データ路
３６  マスターラッチ
３９  データ出力
４０  スレーブラッチ
４２  インバータ
４４、４７  トライステート・インバータ
５０  トライステート可能素子
６０  保持ラッチ
６３  ＮＡＮＤゲート
６４  トライステート・インバータ
６５、６７  スリープ・トランジスタ
６６  ゲート
【図１】
0005627163.tif 000002
【図２】
0005627163.tif 000003
【図３】
0005627163.tif 000004
【図４】
0005627163.tif 000005
【図５】
0005627163.tif 000006
【図６】
0005627163.tif 000007
【図７】
0005627163.tif 000008
【図８】
0005627163.tif 000009
【図９】
0005627163.tif 000010
【図１０】
0005627163.tif 000011
【図１１】
0005627163.tif 000012
【図１２】
0005627163.tif 000013
【図１３】
0005627163.tif 000014
【図１４】
0005627163.tif 000015