(57)【特許請求の範囲】
【請求項１】
行列状に配列され、光電変換により信号を生成する複数の画素と、
前記複数の画素の各列に設けられ、前記複数の画素の信号を第１のゲインで増幅した第１の信号及び前記第１のゲインより大きい第２のゲインで増幅した第２の信号を出力する列増幅部と、
前記第１の信号及び前記第２の信号をアナログからデジタルに変換するアナログデジタル変換部と、
前記アナログデジタル変換部のデジタル信号を入力し、前記アナログデジタル変換部で変換された前記第１及び第２の信号を同じゲインレベルにレベルシフトした後の前記第１及び第２の信号の間のゲイン誤差を検出する比較部と、
前記ゲイン誤差を基に前記第１又は第２の信号を補正する補正部と
を有することを特徴とする固体撮像装置。
【請求項２】
前記比較部は、前記第２の信号が飽和開始信号レベル未満の信号レベルであるときの前記ゲイン誤差を検出することを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記列増幅部は、同一の列増幅部により前記第１の信号及び前記第２の信号を順次増幅して出力することを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記アナログデジタル変換部は、同一のアナログデジタル変換部により前記第１の信号及び前記第２の信号を順次アナログからデジタルに変換することを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記列増幅部は、異なる列増幅部により前記第１の信号及び前記第２の信号を増幅して出力することを特徴とする請求項１又は２記載の固体撮像装置。
【請求項６】
前記アナログデジタル変換部は、異なるアナログデジタル変換部により前記第１の信号及び前記第２の信号をアナログからデジタルに変換することを特徴とする請求項１又は２記載の固体撮像装置。
【請求項７】
さらに、前記比較部により検出された前記ゲイン誤差に基づく補正係数あるいはオフセット電圧補正値を記憶する補正データメモリ部を有し、
前記補正部は、前記補正係数あるいは前記オフセット電圧補正値を基に補正することを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
さらに、前記補正部により補正された信号、又は前記補正部により補正されていない前記第１の信号あるいは前記第２の信号を選択するビット切り替え部を有することを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記ビット切り替え部は、前記第２の信号が飽和開始信号レベル以下の信号レベルであるときには前記補正部により補正された信号を選択し、前記第２の信号が飽和開始信号レベルより大きいときには前記第１の信号を選択することを特徴とする請求項８記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置においては、Ｓ／Ｎ比の向上や、ダイナミックレンジの拡大が求められる。このような要求に対し、特許文献１では、行列状に配列された画素の列毎に増幅回路と、列毎の画素信号毎に信号レベルを検出する検出回路とを設けている。これにより、列増幅回路での信号飽和を避け、小振幅信号は飽和しない範囲内で画素信号のゲインを制御し、後段の回路でゲインを元に戻している。
【０００３】
また、特許文献２では、撮像素子からの画素信号を列毎の列増幅回路で、低ゲインと高ゲインの信号を生成している。そして、高ゲインの信号を低ゲインの信号と同じゲインに戻した信号と低ゲインの信号を選択的に合成して、Ｓ／Ｎ比を保ちながらダイナミックレンジを拡大する。
【０００４】
また、特許文献３では、ＡＤ変換時の変換誤差補正方法が述べられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−０１５７０１号公報
【特許文献２】特開２０１０−１６４１６号公報
【特許文献３】特開平１１−０８８１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示される技術では、画素信号を検出するための検出回路を画素の各列に設けて、各列毎にゲインを変える構成にしているので、その制御回路が複雑になり固体撮像装置の占める面積が増大する。さらに、画素毎にＳ／Ｎ比が異なる課題がある。
【０００７】
特許文献１及び２では画素信号を列増幅部でゲインを変えて、ＡＤ変換を行っているが、開示される技術では、その時のゲイン誤差やＡＤ変換誤差の検出及びその補正方法に関しては記載されていない。特許文献３に開示される技術は、ＡＤ変換器そのもののＡＤ変換前後の変換誤差を補正するものである。また、複数の列増幅部や列ＡＤ変換器の異なるゲインで増幅した信号間のゲイン誤差を補正する方法ではない。
【０００８】
本発明の目的は、異なるゲインで増幅した信号を得る場合のゲイン誤差やアナログデジタル変換誤差を低減することができる固体撮像装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の固体撮像装置は、行列状に配列され、光電変換により信号を生成する複数の画素と、前記複数の画素の各列に設けられ、前記複数の画素の信号を第１のゲインで増幅した第１の信号及び前記第１のゲインより大きい第２のゲインで増幅した第２の信号を出力する列増幅部と、前記第１の信号及び前記第２の信号をアナログからデジタルに変換するアナログデジタル変換部と、前記アナログデジタル変換部のデジタル信号を入力し、前記アナログデジタル変換部で変換された前記第１及び第２の信号を同じゲインレベルにレベルシフトした後の前記第１及び第２の信号の間のゲイン誤差を検出する比較部と、前記ゲイン誤差を基に前記第１又は第２の信号を補正する補正部とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、異なるゲインで増幅した信号を得る場合の列増幅部のゲイン誤差及び／又はアナログデジタル変換部の変換誤差を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態を説明するための信号レベル図である。
【図２】第１の実施形態に係る固体撮像装置の全体ブロック図である。
【図３】本発明の第１の実施形態に係るビット処理部の概略構成を示す図である。
【図４】異なるゲインのＡＤ変換信号のビット切り替えを示す図である。
【図５】本発明の第１の実施形態の固体撮像素子の概略構成を示す図である。
【図６】本発明の実施形態に係る２つの列増幅部の概略回路図である。
【図７】図６の実施形態の概略タイミング図である。
【図８】本発明の実施形態に係る１つの列増幅部の概略回路図である。
【図９】図８の実施形態の概略タイミング図である。
【図１０】第１の実施形態に係る固体撮像装置の撮像タイミング説明図である。
【図１１】第２の実施形態に係る基準信号入力回路の概略構成を示す図である。
【図１２】第３の実施形態の基準信号入力回路の概略構成を示す図である。
【図１３】第２の実施形態に係る固体撮像素子の概略構成を示す図である。
【図１４】第２の実施形態に係る固体撮像装置の撮像タイミング説明図である。
【図１５】第４の実施形態に係る固体撮像素子の概略構成を示す図である。
【図１６】第５の実施形態に係るビット処理部の概略構成を示す図である。
【図１７】第６の実施形態の固体撮像素子の概略構成を示す図である。
【図１８】ゲイン誤差を説明する信号レベル図である。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
本発明の第１の実施形態の特徴をより明確にするために、特許文献１や２に記載の方法で懸念される問題をより詳細に説明する。異なる２つのゲイン設計をした時の（例えばゲイン１倍の設計をＧ１、ゲイン８倍の設計をＧ８とする）信号レベルの誤差とアナログデジタル（ＡＤ）変換誤差を考えてみる。
【００１３】
図１８に、ゲイン誤差を説明する信号レベル図を示す。図において横軸は被写体からの反射光量、縦軸にその時の画素信号レベルを表す。Ｇ８のゲインをＧ１のゲインと同一に戻したのがＧ８＃である。特に列増幅回路の各ゲイン間には半導体プロセス上の誤差があるので、図示のように後段の回路でＧ１の小信号部分（少光量部分）をＧ８＃で置き換えた場合、Ｇ１の信号レベルに対して光量に応じた信号レベル差が発生する。また、Ｇ１の小信号部分をＧ８＃で置き換える判断をＧ８信号の完全飽和信号レベル近辺ＶＨ（ａ）で判断すると、画素信号の列増幅部の信号飽和、あるいは信号非線形により、これも誤差要因となる。
【００１４】
次に、ゲイン誤差を簡易的な式で表す。Ｇ１とＧ８のゲイン誤差をそれぞれａとｂ、ＡＤ変換部の変換誤差をαとする。ここで、ゲイン誤差ならびに変換誤差はともに数％として、ゲインＧ１とＧ８のＡＤ変換後のデータＤＡ（Ｇ１）とＤＡ（Ｇ８）は近似式として式（１）と（２）となる。
ＤＡ（Ｇ１）＝（１＋ａ）（１＋α）≒  １＋ａ＋α                （１）
ＤＡ（Ｇ８）＝（８＋ｂ）（１＋α）≒  ８（１＋α）＋ｂ          （２）
【００１５】
ここで、ＤＡ（Ｇ８）を元のゲイン１倍に戻した式（３）と、式（３）から、式（１）との差異ΔＶを求めると式（４）になる。
ＤＡ（Ｇ８／８）＝ＤＡ（Ｇ８）×１／８＝１＋α＋ｂ／８        （３）
ΔＶ＝ＤＡ（Ｇ８／８）−ＤＡ（Ｇ１）＝ｂ／８−ａ              （４）
【００１６】
式（４）のΔＶが数％だとしても、画像合成後、画像の段差として視認されるが、人間の目はこの様な段差に敏感であるため、画質の劣化が顕著に認識される。
【００１７】
次に、本発明の原理を説明する。図１は、本実施形態を説明するための信号レベル図である。完全飽和信号レベルＶＨ（ａ）は、第２の信号Ｇ８が完全に飽和する光量ａのときの第２の信号Ｇ８の信号レベルである。画素信号のＳＮ比改善とダイナミックレンジ拡大のために、異なる２つのゲインの信号を利用している。本発明では列増幅部やＡＤ変換部など異なる信号処理によるゲイン誤差を検出し、その誤差を補正する、あるいは、信号レベルの差をオフセット電圧としてオフセット補正を行うものである。図１において、ゲイン１倍の信号を第１の信号Ｇ１（以降信号Ｇ１と呼ぶ）、ゲイン８倍の信号を第２の信号Ｇ８（以降信号Ｇ８と呼ぶ）とする。信号処理後の信号Ｇ８のゲインを信号Ｇ１のゲインにレベルシフトした信号がＧ８＃である。この信号Ｇ８＃と信号Ｇ１では傾きが異なっている。これがゲイン誤差である。本実施形態のゲイン誤差検出は信号の線形性が良い光量ｂの信号レベルで検出する。第１の信号レベルＶＨ（ｂ）は、第２の信号Ｇ８が飽和を開始する光量未満の光量ｂのときの第２の信号Ｇ８の信号レベルであり、飽和開始信号レベル未満の信号レベルである。信号レベルＶＬ（ｂ）は、光量ｂのときの第１の信号Ｇ１の信号レベルである。信号レベルＶＨ（ｂ）＃は、光量ｂのときの信号Ｇ８＃の信号レベルである。ゲイン誤差は（ＶＨ（ｂ）＃／ＶＬ（ｂ））なので補正係数Ｋはゲイン誤差の逆数である以下の式（５）で表される。
Ｋ＝ＶＬ（ｂ）  ／  ＶＨ（ｂ）＃        （５）
また、信号レベル差はＶＨ（ｂ）＃−ＶＬ（ｂ）なので、オフセット電圧の補正値Ｖｏｆｆｓｅｔは以下の式で表される。
Ｖｏｆｆｓｅｔ＝−（ＶＨ（ｂ）＃−ＶＬ（ｂ））        （６）
【００１８】
信号Ｇ８＃に補正係数Ｋを乗じれば信号Ｇ１と同じ信号レベルの信号Ｇ８＃＃にすることが出来る。あるいは、信号Ｇ１のＶ１（ｂ）以上の信号レベルに対して、式（６）で示したオフセット電圧補正値を用いてオフセット補正を行うことで信号間の段差を低減することができる。このような信号処理により信号Ｇ８を信号Ｇ１のゲインに戻すことで、小振幅信号では、信号処理回路のノイズを１／Ｇ８に改善できる。ゲイン誤差の検出は、信号レベルが飽和信号レベルではなく、線形性の良い信号レベルで検出し、補正係数を求めているので、信号合成時の信号レベル段差、即ち、画像のつなぎ目を低減出来る。
【００１９】
図２は、本発明の第１の実施形態に係る固体撮像装置の全体ブロック図を示す。固体撮像装置は、撮影画像の異なるゲイン信号を並列に出力する固体撮像素子１と、固体撮像素子１からの信号を処理する信号処理部２と、信号処理部２からの画像信号を記録する記録部（メディア）３とを有する。さらに、固体撮像装置は、信号処理部２からの画像信号や記録部３からの画像信号などを表示する表示部４と、上述の構成部をそれぞれ制御するＣＰＵ５とを有する。信号処理部２は、固体撮像素子１からのゲインが異なる第１の信号Ｇ１及び第２の信号Ｇ８をアナログからデジタルに変換するアナログデジタル変換部（ＡＤ変換部）２１と、ＡＤ変換部２１の信号から合成信号を形成するビット処理部２２とを有する。さらに、信号処理部２は、ビット処理部２２からの信号をカメラ信号処理するＤＳＰ２３と、ＡＤ変換部２１とビット処理部２２やＤＳＰ２３の信号処理タイミングパルスを発生するタイミング生成器（ＴＧ）２４とを有する。ＡＤ変換部２１は、異なるＡＤ変換部により第１の信号Ｇ１及び第２の信号Ｇ８をアナログからデジタルに変換する。
【００２０】
図３は、本発明の第１の実施形態に係るビット処理部２２の概略構成を示す図である。固体撮像素子１からのアナログ信号をデジタル信号に変換するＡＤ変換部２１の出力信号ＤＡＴＡ１は低ゲインの第１の信号Ｇ１を１２ビットでＡＤ変換した信号であり、出力信号ＤＡＴＡ２は高ゲインの第２の信号Ｇ８を１２ビットでＡＤ変換した信号である。ビットシフト部２２１は、図１で説明したように、光量ｂ以下で、第１の信号ＤＡＴＡ１（Ｇ１）を第２の信号ＤＡＴＡ２（Ｇ８）に置き換えるためのゲイン変換を行う。固体撮像素子１の列増幅部での２つの信号のゲイン差は（Ｇ１／Ｇ８＝１／８）であるので、ビットシフト部２２１は、第２の信号ＤＡＴＡ２（Ｇ８）を第１の信号ＤＡＴＡ１（Ｇ１）と同じゲインレベルにレベルシフトした第３の信号Ｇ８＃を出力する。具体的には、ビットシフト部２２１は、第２の信号ＤＡＴＡ２（Ｇ８）をデジタル的に３ビットのレベルシフトを行うことにより、信号ＤＡＴＡ２（Ｇ８）を１／８倍し、信号Ｇ８＃を出力する。本実施形態では、高ゲイン信号に対するゲインは８倍としたが、高ゲインは撮影状況に応じて変えて良い。例えば、比較的暗い被写体で、撮像感度として高ゲインの１６倍を必要とする撮影の場合は、ゲイン差が１６倍となるため、レベルシフトは４ビットとなる。
【００２１】
比較レベル判断部２２２は、信号ＤＡＴＡ２（Ｇ８）が光量ｂの第１の信号レベルＶＨ（ｂ）以下であるか否かを判断し、光量ｂであることを示す信号を比較部２２４に出力する。比較部２２４は、比較レベル判断部２２２からの信号を入力し、光量ｂにおける信号ＤＡＴＡ１（Ｇ１）とビットシフト部２２１の出力信号Ｇ８＃を比較し、信号ＤＡＴＡ１（Ｇ１）及びＧ８＃の差ΔＶを出力する。図１に示すように、光量ｂでは信号Ｇ８は未飽和であり、また信号の線形性が良い領域であるので、比較部２２４は、光量ｂにおけるゲイン誤差ΔＶを検出することにより、高精度にゲイン誤差ΔＶを検出することができる。このゲイン誤差△Ｖは、式（４）のように、「ｂ／８−ａ」で表される。このゲイン誤差△Ｖは、後述する列増幅部、ＡＤ変換部を同一にするか別々のＡＤ変換部を設けるかどうかで、誤差が異なるが、基本的には低ゲインでのゲイン誤差ａの影響が大きい。ここでのゲイン誤差とは、列増幅器のゲインの設計値（目標）に対しての差や、また、半導体プロセスでの設計回路素子のバラツキなどである。
【００２２】
比較器２２４で検出されるゲイン誤差ΔＶは、図１で述べたように、（ＶＨ（ｂ）＃／ＶＬ（ｂ））であるので、ゲイン誤差ΔＶの逆数がゲイン誤差補正係数Ｋとして、あるいはオフセット電圧補正値が補正データメモリ部２２５に記憶される。補正部２２６は、ビットシフト部２２１が出力する第３の信号Ｇ８＃及び補正データメモリ部２２５の補正係数Ｋの乗算、あるいはオフセット電圧補正値の加減算により、ゲイン誤差、あるいは信号レベル差が補正された信号ＤＡＴＡ２１（Ｇ８＃＃）を出力する。補正部２２６は、補正係数Ｋを基に第３の信号Ｇ８＃を補正する。なお、補正部２２６は、補正係数Ｋ、あるいはオフセット電圧補正値を基に第１の信号ＤＡＴＡ１（Ｇ１）又は第２の信号ＤＡＴＡ２（Ｇ８）を補正するようにしてもよい。
【００２３】
切り替えフラグ部２２３は、第２の信号ＤＡＴＡ２（Ｇ８）が光量ｂの第１の信号レベルＶＨ（ｂ）以下の信号レベルであるときにはハイレベルの選択信号φｂをビット切り替え部２２７に出力する。そして、切り替えフラグ部２２３は、第２の信号ＤＡＴＡ２（Ｇ８）が光量ｂの第１の信号レベルＶＨ（ｂ）より大きいときにはローレベルの選択信号φｂをビット切り替え部２２７に出力する。あるいは、切り替えフラグ部２２３は、第１の信号ＤＡＴＡ１（Ｇ１）が光量ｂの信号レベルＶＬ（ｂ）以下であればハイレベルの選択信号φｂをビット切り替え部２２７に出力し、それ以外はローレベルの選択信号φｂを出力する。ビット切り替え部２２７は、フラグ部２２３からローレベルの選択信号φｂを入力したときには信号ＤＡＴＡ１（Ｇ１）を選択出力し、フラグ部２２３からハイレベルの選択信号φｂを入力したときには信号ＤＡＴＡ２１（Ｇ８＃＃）を選択出力する。
【００２４】
上述の信号の切り替えは次のことを意味する。撮影感度が低感度（低ＩＳＯ、低ゲイン）で撮影する場合は、高輝度時の撮影を意味しており、高光量（光量ａ以上）での信号Ｇ１を得るが、光量が光量ｂより多いときには信号切り替えせずに高ＳＮ比の信号ＤＡＴＡ１（Ｇ１）を出力する。これにより、広ダイナミックレンジの信号を得たことになる。また、撮影感度が高感度（高ＩＳＯ、高ゲイン）で撮影する場合は、低輝度時の撮影を意味しており、光量ｂ以下では高ゲイン信号Ｇ８を補正した高ＳＮ比の信号ＤＡＴＡ２１（Ｇ８＃＃）を出力する。これにより、信号Ｇ８が光量ｂ以上光量ａ以下において、列増幅部で飽和あるいは非線形性の領域の信号による悪影響を防止することができる。
【００２５】
異なるゲインの補正データとして許容される補正データ範囲を実験で調べた。その結果、光量ｂの点で、信号Ｇ１の信号レベルＶＬ（ｂ）に対して信号Ｇ８＃＃の信号レベルＶＨ（ｂ）が１％程度でも大きくなると画像段差が目立ち始め、また、信号Ｇ８＃＃の信号レベルＶＨ（ｂ）が小さい時は、数％程度から段差が目立ち始めた。これは、人間の視覚特性として画像のつなぎ目で画像が少しずつ明るくなるような明るさ変化に対しては寛容で、明るくなる変化に対して画像が暗くなると厳しくなると思われる。従って、上述の補正係数Ｋを、さらに、例えば９９％を乗じて補正すると効果的である。あるいは、補正係数Ｋによる補正に代えて、オフセット補正を行ってもこの段差を目立たなくすることができる。オフセット電圧補正値を用いた補正は加減算処理であるため、補正処理が簡単になる利点がある。
【００２６】
図４は、ビット切り替え部２２７の構成例を示す図である。図３では、ビットシフト部２２１が信号ＤＡＴＡ２を３ビットシフト（１／８倍）する場合を説明した。図４では信号ＤＡＴＡ２１が信号ＤＡＴＡ１に対して３ビットレベルシフトしてビット切り替え部２２７に入力された信号として説明する。信号ＤＡＴＡ１及びＤＡＴＡ２１は、１２ビットの分解能を有するものとする。出力端子Ｄａ０〜Ｄａ１１及びＤｂ０〜Ｄｂ１１は、それぞれデータＤＡＴＡ１及びＤＡＴＡ２１の各ビットの出力端子を表し、出力端子Ｄｃ０〜Ｄｃ１４はビット切り替え部２２７の出力信号ＤＡＴＡ３の各ビットの出力端子を表している。端子Ｄａ８〜Ｄａ１１は、出力端子Ｄｃ１１〜Ｄｃ１４に接続される。選択信号φｂは、切り替えフラグ部２２３により出力される信号である。選択信号φｂがローレベルであれば、スイッチは、固定データ（例えば０）ノードＣＮＳＴ及び端子Ｄａ０〜Ｄａ８を、出力端子Ｄｃ０〜Ｄｃ１１に接続する。また、選択信号φｂがハイレベルであれば、スイッチは、端子Ｄｂ０〜Ｄｂ１１を出力端子Ｄｃ０〜Ｄｃ１１に接続する。２つの入力信号ＤＡＴＡ１及びＤＡＴＡ２１の切り替えは、切り替えフラグ部２２３からの選択信号φｂで制御される。信号ＤＡＴＡ２１は信号ＤＡＴＡ１に対してゲイン差が８倍であるので、信号ＤＡＴＡ１は３ビットシフトにより８倍される。この様に、１２ビットの２つの画像信号ＤＡＴＡ１及びＤＡＴＡ２１から、１５ビットの広ダイナミックレンジ信号ＤＡＴＡ３を得ることが出来る。異なるゲイン間のゲイン誤差を高精度に検出し、ゲイン補正をすることにより、２つの画像を合成しても、画像の段差は視認されにくくできる。
【００２７】
次に、図５に本発明の第１の実施形態の固体撮像素子１の概略構成を示す。固体撮像素子１は、複数の画素１０１が行列状に配列された画素部１０と、列増幅部１０２、メモリ部１０３、出力部１０４とを備える。画素１０１は、光電変換により信号（電荷）を生成する光電変換素子（フォトダイオード）を含み、光電変換素子で発生した電荷を電圧信号に変換して出力する画素出力部や、画素１０１を選択するための画素選択部などをさらに備えていても良い。なお、図の簡略化のために画素１０１は４個しか示していないが、実際にはｍ行×ｎ列の画素１０１があるものとする。列増幅部１０２は、複数の画素１０１の各列に対応して設けられ、複数の画素１０１の信号を第１のゲイン（例えばゲイン１倍）で増幅した第１の信号Ｇ１及び第２のゲインより大きい第２のゲイン（例えばゲイン８倍で増幅した第２の信号Ｇ８を出力する。この実施形態では、列増幅部１０２は列毎に異なるゲインの増幅部を２個ずつ設けており、それぞれゲインを可変に設定できる。メモリ部１０３は列増幅部１０２からの異なるゲインの信号を一時的に記憶する。出力部１０４は、例えば出力アンプ１０４２を含むもので、出力アンプ１０４２を介して固体撮像素子１の外部へと信号が出力される。同じ列に設けられた画素１０１は同一の垂直信号線ＶＬを介して列増幅部１０２に接続されている。垂直信号線ＶＬは、複数の画素１０１の列毎に、複数の画素１０１と列増幅部１０２とを接続する。列に対し複数の垂直信号線ＶＬがあっても、本実施形態の主旨は変らない。垂直走査回路１０５により画素１０１が選択されると、画素１０１から垂直信号線ＶＬに信号が出力され、列増幅部１０２で増幅される。その増幅信号はメモリ部１０３に保持され、メモリ部１０３と水平信号線ＨＬとを接続するスイッチが水平走査回路１０４１により導通制御されると、列増幅部１０２で増幅された信号は出力アンプ１０４２を介して固体撮像素子１の外部へと出力される。タイミング生成部１０６は、垂直走査回路１０５及び水平走査回路１０４１に信号を供給するもので、さらに、列増幅部１０２やメモリ部１０３を制御する信号を供給しても良い。なお、タイミング生成部１０６は固体撮像素子１の外部に設けても良い。
【００２８】
図５に示す固体撮像素子１において、列増幅部１０２のゲインが１倍と８倍の時の信号レベルであるときの、画素１０１に入射する光量に対する、固体撮像素子１から出力される信号レベルとの関係は図１で説明したので説明を省略する。列増幅部１０２のゲインが低ゲインの時は、画素１０１からのノイズに対して、出力アンプ１０４２のノイズが大きい。この出力のノイズを小さくするために、高ゲインの信号を形成し、ＡＤ変換後、元の信号レベルに戻してＳＮ比を改善している。
【００２９】
図６に、本発明の第1の実施形態に係る列増幅部１０２内の２個の列増幅部１０２−１及び１０２−２の概略回路図を示す。図６はある画素の列の１画素を抜き出して示したものであるが、垂直信号線ＶＬに対して２つの列増幅部１０２−１及び１０２−２が設けられている。ここで列増幅部１０２−１及び１０２−２の入力容量Ｃ０は同じ容量値であるとする。列増幅部１０２−１及び１０２−２とでは、オペアンプＡｍｐの反転入力端子と出力端子との間の帰還経路に設けられた帰還容量の大きさが異なる。列増幅部１０２−１には帰還容量Ｃ１及びＣ２、列増幅部１０２−２には帰還容量Ｃ３及びＣ４が接続されている。ここで、帰還容量Ｃ１、Ｃ２、Ｃ３、及びＣ４の容量値は、それぞれ入力容量Ｃ０の容量値に対して１倍、１／２倍、１／８倍、１／１６倍であるとする。つまり、本実施形態では、列増幅部１０２が、互いに異なるゲインを設定可能な２個の列増幅器１０２−１及び１０２−２を列毎に備えている。列増幅部１０２は、異なる列増幅部１０２−１及び１０２−２により第１の信号Ｇ１及び第２の信号Ｓ８を増幅して出力する。互いに異なるゲインを設定できれば、互いに同じゲインを設定し得るものであってもよい。また、保持容量ＣＴＳ１とＣＴＳ２は信号φＣＴＳにより、そして保持容量ＣＴＮ１とＣＴＮ２は信号φＣＴＮによって制御される。
【００３０】
本実施形態に係る動作を、図７を用いて説明する。図７は、行列状に配列された画素のうちのある行の画素について、固体撮像素子から信号を得るタイミング図である。ここでは、列増幅部１０２−１のゲインは１倍であり、列増幅部１０２−２のゲインが８倍である場合を考える。
【００３１】
まず、時刻ｔ０において、信号φＴＸ及びφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部ＳＦのソース端子と定電流源Ｉｃｏｎｓｔとが電気的に接続されてソースフォロワ回路が形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、リセット部ＲＥＳが導通し、画素出力部ＳＦのゲート端子をリセットしている状態に応じたレベルが垂直信号線ＶＬに信号として現れる。また、信号φＣ，φＣ１、φＣ２、φＣ３及びφＣ４がそれぞれハイレベルになることで、各オペアンプＡｍｐの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃ１、Ｃ２、Ｃ３及びＣ４がリセットされる。オペアンプＡｍｐの仮想接地により、帰還容量Ｃ１及びＣ３の両端子の電位は電源電位Ｖｒｅｆと同電位と見なせる。信号φＣＴＮ及びφＣＴＳがハイレベルであるので、オペアンプＡｍｐの出力によって保持容量ＣＴＮ１、ＣＴＳ１、ＣＴＮ２及びＣＴＳ２がリセットされる。
【００３２】
時刻ｔ１に信号φＲＥＳがローレベルに遷移し、リセット部ＲＥＳが非導通状態になり、画素出力部ＳＦのゲート端子のリセット状態が解除される。このリセット状態の解除に伴って発生するノイズ成分が画素ノイズｎの一因となる。
【００３３】
時刻ｔ２に、信号φＣ１、φＣ２、φＣ３、φＣ４、φＣＴＮ、φＣＴＳがローレベルに遷移し、それぞれに対応するスイッチが非導通状態になる。
【００３４】
時刻ｔ３に、信号φＣがローレベルに遷移することで、各オペアンプの入出力端子間の短絡状態が解除される。これにより、入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、電源電位Ｖｒｅｆによりクランプされる。
【００３５】
時刻ｔ４に、信号φＣ１及びφＣＴＮがハイレベルになり、時刻ｔ５に信号φＣＴＮがローレベルになることで、この時の列増幅部１０２−１の出力が保持容量ＣＴＮ１に、列増幅部１０２−２の出力が保持容量ＣＴＮ２に保持される。保持容量ＣＴＮ１及びＣＴＮ２に保持される信号には、対応する列増幅部１０２に起因するオフセット成分が含まれる。
【００３６】
時刻ｔ６に、信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの変動分のみが各オペアンプＡｍｐの反転入力端子に入力される。つまり、クランプ容量よりも前で発生したノイズ成分はクランプ動作により低減することができ、光電変換に基づく信号が各オペアンプＡｍｐに入力される。
【００３７】
時刻ｔ７から信号φＣＴＳがパルス状にハイレベルとなる。信号φＣＴＳがローレベルになると、スイッチがオフし、保持容量ＣＴＳ１には列増幅部１０２−１から出力される信号が、保持容量ＣＴＳ２には列増幅部１０２−２から出力される信号が、それぞれ保持される。保持容量ＣＴＳ１及びＣＴＳ２に保持される信号には、保持容量ＣＴＮ１及びＣＴＮ２と同様に、対応する列増幅部１０２に起因するオフセット成分が含まれる。
【００３８】
その後信号φＣ１及びφＣ３がローレベルに遷移した後に、時刻ｔ８に信号φＳＥＬがローレベルになることで、画素選択部ＳＥＬが非導通状態になり、画素１０１の選択状態が解除される。
【００３９】
時刻ｔ９から信号φＨｎが順次ハイレベルとなることで、１行分の画素１０１からの信号が差動増幅器Ｄ．Ａｍｐ１及びＤ．Ａｍｐ２を介して出力される。差動増幅器Ｄ．Ａｍｐ１は、保持容量ＣＴＳ１の画素信号から保持容量ＣＴＮ１のオフセット信号を減算し、オフセットを除去した画素信号Ｓ１を出力する。また、差動増幅器Ｄ．Ａｍｐ２は、保持容量ＣＴＳ２の画素信号から保持容量ＣＴＮ２のオフセット信号を減算し、オフセットを低減した画素信号Ｓ２を出力する。各保持容量ＣＴＳ１，ＣＴＳ２，ＣＴＮ１，ＣＴＮ２に保持される信号には、列増幅部１０２に起因するオフセットが含まれるので、差動増幅器Ｄ．Ａｍｐ１及びＤ．Ａｍｐ２により差分を取ることでオフセット成分を低減することが可能となる。ここでは差動増幅器Ｄ．Ａｍｐ１からは１倍のゲインで増幅された信号Ｓ１が、差動増幅器Ｄ．Ａｍｐ２からは８倍のゲインで増幅された信号Ｓ２が出力される。信号Ｓ１及びＳ２には、上述の出力ノイズＮが含まれる。
【００４０】
本実施形態においては、列増幅部１０２が各列に設けられているので、１行分の画素について並列的に処理を行える。つまり、出力アンプ１０４２と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００４１】
本実施形態によれば、固体撮像素子１のダイナミックレンジを拡大することが可能となるとともに、固体撮像装置のＳ／Ｎ比を向上させることができる。さらに、列増幅部１０２のゲインに応じたγ値をかける処理をＤＳＰ２３で行うことにより、好適な画像を得ることができる。特に、本実施形態によれば、垂直信号線ＶＬに対してゲインの異なる複数の列増幅器１０２−１及び１０２−２を設けているので、並列的に処理できるという利点がある。つまり、高速化に適している。
【００４２】
本発明の第１の実施形態に係る固体撮像素子１で、図５における１つの画素１０１に関して、列増幅部１０２を１個設けた実施形態を図８で説明する。図８は、本実施形態に係る１つの列増幅部１０２の概略回路図を示す。画素１０１は光電変換素子であるフォトダイオードＰＤと、フォトダイオードＰＤに蓄積された電荷を、画素出力部ＳＦを構成するＭＯＳトランジスタのゲート端子に転送する転送部ＴＸを含む。画素出力部ＳＦの入力部であるゲート端子は、リセット部ＲＥＳを介して電源ＶＤＤと接続されている。さらに、画素出力部ＳＦのソース端子は画素選択部ＳＥＬを介して列増幅部１０２の入力容量Ｃ０の一方の端子と接続されると共に、定電流源Ｉｃｏｎｓｔにも接続される。
【００４３】
列増幅部１０２はオペアンプＡｍｐを備える。オペアンプＡｍｐの反転入力端子は入力容量Ｃ０の他方の端子と接続される。オペアンプＡｍｐの反転入力端子と出力端子とを、帰還容量Ｃ１、Ｃ２、Ｃ３がそれぞれスイッチを介して接続するように設けられている。さらに、オペアンプＡｍｐの反転入力端子と出力端子とを短絡するスイッチが設けられている。オペアンプＡｍｐの非反転入力端子には電源電位Ｖｒｅｆが与えられる。画素１０１から垂直信号線ＶＬに出力された信号に対しては、オペアンプＡｍｐの帰還経路に接続される帰還容量Ｃ１、Ｃ２、Ｃ３の容量値と、入力容量Ｃ０の容量値との比で決定されるゲインがかかって増幅される。ここでは、帰還容量Ｃ１、Ｃ２及びＣ３の容量値はそれぞれ入力容量Ｃ０の容量値の１倍、１／８倍及び１／１６倍とする。つまり、本実施形態においては、ゲインが可変である列増幅器１０２を備えている。後述するが、画素１０１に起因するノイズが入力容量Ｃ０で低減される。ここでは、入力容量Ｃ０、オペアンプＡｍｐ、信号φＣが入力されるスイッチとを含めて第１のＣＤＳ回路とする。
【００４４】
列増幅部１０２で増幅された信号は、保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２に選択的に伝達されて保持される。保持容量ＣＴＳ１及びＣＴＳ２には、フォトダイオードＰＤで光電変換されることで得られる電荷に基づく信号が保持され、保持容量ＣＴＮ１及びＣＴＮ２には、画素出力部ＳＦをリセットしたことに基づく信号が保持される。保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２はそれぞれ異なる水平信号線ＨＬ１〜ＨＬ４に接続される。保持容量ＣＴＳ１及びＣＴＮ１に保持された信号は、それぞれスイッチを介して差動増幅器Ｄ．Ａｍｐ１の異なる入力端子に接続される。保持容量ＣＴＳ２及びＣＴＮ２に保持された信号は、それぞれスイッチを介して差動増幅器Ｄ．Ａｍｐ２の異なる入力端子に接続される。水平走査回路１０４１から信号φＨ１、φＨ２、・・・が入力されると、保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２に保持された信号が水平信号線ＨＬ１〜ＨＬ４を介して対応する差動増幅器Ｄ．Ａｍｐ１及びＤ．Ａｍｐ２に入力される。差動増幅器Ｄ．Ａｍｐ１からは、保持容量ＣＴＳ１及びＣＴＮ１で保持された信号の差分が出力される。差動増幅器Ｄ．Ａｍｐ２からは、保持容量ＣＴＳ２及びＣＴＮ２で保持された信号の差分が出力される。ここで、保持容量ＣＴＳ１，ＣＴＮ１，ＣＴＳ２，ＣＴＮ２と差動増幅器Ｄ．Ａｍｐ１，Ｄ．Ａｍｐ２とを含めて第２のＣＤＳ回路とする。第２のＣＤＳ回路によって、列増幅部１０２に起因するオフセットが低減される。
【００４５】
図９を用いて、図８の実施形態の概略タイミング図で本実施形態に係る動作を説明する。ここでは、帰還容量Ｃ１とＣ２を用いる場合であり、それぞれの容量値は、入力容量Ｃ０の容量値の１倍と１／８倍であるものとする。すなわち、１倍と８倍のゲインで一つの信号を増幅する場合を説明する。また、図８において、ＴＸ、ＲＥＳ、ＳＥＬで示されるスイッチに入力される信号をそれぞれφＴＸ、φＲＥＳ、φＳＥＬで表し、信号がハイレベルである時にスイッチが導通するものとする。また、帰還容量Ｃ１、Ｃ２、Ｃ３とオペアンプＡｍｐの反転入力端子との間に存在するスイッチに与えられる信号をそれぞれφＣ１、φＣ２、φＣ３と表し、信号がハイレベルである時にスイッチが導通するものとする。保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２と列増幅部１０２の出力端子との間にあるスイッチに与えられる信号をそれぞれφＣＴＳ１、φＣＴＮ１、φＣＴＳ２、φＣＴＮ２と表し、信号がハイレベルである時にスイッチが導通するものとする。
【００４６】
まず、時刻ｔ０において信号φＴＸ及びφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部ＳＦのソース端子と定電流源Ｉｃｏｎｓｔとが電気的に接続されてソースフォロワ回路が形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、リセット部ＲＥＳが導通し、垂直信号線ＶＬには、画素出力部ＳＦのゲート端子をリセットしている状態に対応するレベルが現れる。また、信号φＣ、φＣ１、φＣ２、φＣ３がそれぞれハイレベルになることでオペアンプＡｍｐの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃ１、Ｃ２及びＣ３がリセットされる。オペアンプＡｍｐの仮想接地により、帰還容量Ｃ１及びＣ２の両端子の電位は電源電位Ｖｒｅｆと同電位と見なせる。信号φＣＴＮ１、φＣＴＳ１、φＣＴＮ２及びφＣＴＳ２がハイレベルであるので、対応するスイッチが導通し、オペアンプＡｍｐの出力によって保持容量ＣＴＮ１、ＣＴＳ１、ＣＴＮ２及びＣＴＳ２がリセットされる。
【００４７】
時刻ｔ１に、信号φＲＥＳがローレベルに遷移し、リセット部ＲＥＳが非導通状態になり、画素出力部ＳＦのゲート端子のリセット状態が解除される。このリセット状態の解除に伴って発生するノイズ成分が画素ノイズｎの一因である。
【００４８】
時刻ｔ２において、信号φＣ１、φＣ２、φＣ３、φＣＴＮ１、φＣＴＳ１、φＣＴＮ２及びφＣＴＳ２がローレベルになり、それぞれに対応するスイッチが非導通状態になる。
【００４９】
その後、時刻ｔ３において、信号φＣがローレベルに遷移することで、オペアンプの入出力端子の短絡状態が解除される。入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、電源電位Ｖｒｅｆによりクランプされる。
【００５０】
時刻ｔ４に、信号φＣ１及びφＣＴＮ１がハイレベルになり、時刻ｔ５に信号φＣＴＮ１がローレベルになることで、この時の列増幅部１０２の出力が保持容量ＣＴＮ１に保持される。ここでは信号φＣ１がハイレベルであるので、オペアンプＡｍｐの期間経路には帰還容量Ｃ１のみが電気的に接続されている。すなわち、列増幅部１０２のゲインがＣ０／Ｃ１＝Ｃ０／Ｃ０＝１となる。保持容量ＣＴＮ１に保持される信号には、列増幅部１０２に起因するオフセット成分が含まれる。
【００５１】
時刻ｔ６に、信号φＣ１がローレベルに遷移し、時刻ｔ７に信号φＣ２がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ２のみが電気的に接続される。つまり、列増幅部１０２のゲインがＣ０／Ｃ２＝Ｃ０／（Ｃ０／８）＝８となる。
【００５２】
時刻ｔ７から信号φＣＴＮ２がパルス状にハイレベルになり、信号φＣＴＮ２がローレベルになると、列増幅部１０２に起因するオフセット成分を含む信号が保持容量ＣＴＮ２に保持される。
【００５３】
時刻ｔ８に、信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの電位の変動分のみがオペアンプＡｍｐの反転入力端子に入力される。つまり、クランプ容量よりも前で発生したノイズ成分のうち、時刻ｔ３における垂直信号線ＶＬのレベルと、時刻ｔ８以降のタイミングにおけるレベルとで、相関性のあるノイズ成分はクランプ動作により低減することができる。これにより光電変換に基づく信号がオペアンプＡｍｐに入力される。ただし、定電流源Ｉｃｏｎｓｔを流れる電流のゆらぎや、画素出力部ＳＦで発生する１／ｆノイズと呼ばれるノイズなどは時刻ｔ１と時刻ｔ８とで異なる（相関性がない）ので、クランプ動作により低減することができない。本実施形態においては、このような相関性がないノイズ成分が画素ノイズｎに相当する。
【００５４】
時刻ｔ８では、入力容量Ｃ０の容量値の１／８倍の容量値を持つ帰還容量Ｃ２のみがオペアンプＡｍｐの帰還経路に存在するので、光電変換に基づく信号は８倍のゲインで増幅されることになる。時刻ｔ８から信号φＣＴＳ２がパルス状にハイレベルになっており、列増幅部１０２で８倍に増幅された信号は信号φＣＴＳ２がローレベルに遷移することで保持容量ＣＴＳ２に保持される。保持容量ＣＴＳ２に保持される信号には、保持容量ＣＴＮ２と同様に、列増幅部１０２に起因するオフセットが含まれる。
【００５５】
時刻ｔ９に、信号φＣ２がローレベルに遷移し、時刻ｔ１０に信号φＣ１がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ１のみが電気的に接続された状態になる。帰還容量Ｃ１の容量値は入力容量Ｃ０の容量値と同じであるので、列増幅部１０２に入力される信号は１倍のゲインで増幅される。
【００５６】
時刻ｔ１０から信号φＣＴＳ１がハイレベルになり、これがローレベルに遷移すると、垂直信号線ＶＬに現れたレベルを１倍のゲインで増幅した信号が保持容量ＣＴＳ１に保持される。ここで保持容量ＣＴＳ１に保持される信号には、保持容量ＣＴＮ１と同様に、列増幅部１０２に起因するオフセットが含まれる。
【００５７】
この後、信号φＳＥＬがローレベルになることで、画素選択部ＳＥＬが非導通状態になり、画素１０１の選択状態が解除される。
【００５８】
時刻ｔ１１から信号φＨｎが順次ハイレベルとなることで、１行分の画素１０１からの信号が順次差動増幅器Ｄ．Ａｍｐ１及びＤ．Ａｍｐ２を介して出力される。各保持容量ＣＴＳ１，ＣＴＮ１，ＣＴＳ２，ＣＴＮ２に保持される信号には、列増幅部１０２に起因するオフセットが含まれるので、差動増幅器Ｄ．Ａｍｐ１及びＤ．Ａｍｐ２により差分を取ることでオフセット成分を低減することが可能となる。ここでは差動増幅器Ｄ．Ａｍｐ１からは１倍のゲインで増幅された信号Ｓ１が、差動増幅器Ｄ．Ａｍｐ２からは８倍のゲインで増幅された信号Ｓ２が出力される。信号Ｓ１及びＳ２には、上述の出力ノイズＮが含まれる。
【００５９】
列増幅部１０２は、同一の列増幅部により第１の信号Ｇ１及び第２の信号Ｇ８を順次増幅して出力する。本実施形態においては、各列に列増幅部１０２が設けられているので、１行分の画素１０１について並列的に処理を行える。つまり、出力アンプ１０４２と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００６０】
次に、本発明の第１の実施形態について、固体撮像装置としての動作を説明する。図１０は、第１の実施形態に係る固体撮像装置の撮像タイミング説明図である。まず、ゲイン誤差補正信号形成用の被写体を撮像して補正係数Ｋを生成する処理を説明する。期間Ｔ１で露光を行い、期間Ｔ２で、画素１０１のリセット信号を読み出し、列増幅部１０２の入力部でリセット信号をクランプする。次に、期間Ｔ３で、画素１０１の露光信号を読み出し、ＣＤＳ回路のＣＤＳ動作を終了する。その信号は固体撮像素子１外に出力される。期間Ｔ４で、ＡＤ変換部２１がアナログからデジタルに変換する。図３で述べた信号処理により、期間Ｔ５で比較部２２４が２つの信号レベルを比較し、期間Ｔ６で比較部２２４がゲイン誤差ΔＶに基づく補正係数Ｋを生成し、期間Ｔ７で比較部２２４が補正係数Ｋを補正データメモリ部２２５に記憶させる。同じような動作で、各ゲイン間の補正係数Ｋはカメラ内に保持される。
【００６１】
次に、撮像時の処理を説明する。期間Ｔ１からＴ４までは補正係数Ｋの生成と同じ動作を行う。その後、期間Ｔ８では、補正部２２６で、記憶されている補正係数を用いてＤＡＴＡ２を補正する。期間Ｔ９でビット切り替えフラグφｂによりＤＡＴＡ１とＤＡＴＡ２の切り替えを行い、１５ビットのデジタル信号ＤＡＴＡ３を出力する。このように、固体撮像素子１の画素部１０から順次に画素信号を読み出し、補正部２２６で補正係数Ｋを基にゲイン誤差を補正してビット切り替えを行うことで（期間Ｔ２〜Ｔ４、Ｔ８、Ｔ９）画像データを得る。期間Ｔ１０では、ＤＳＰ２３が補正された信号ＤＡＴＡ３の信号処理を行い、記録部３に記録する。このような撮像タイミングで画像段差が視覚されにくい広ダイナミック信号が記録されることになる。
【００６２】
（第２の実施形態）
次に、本発明の第２の実施形態について述べる。第１の実施形態では補正信号形成用の被写体を撮像して、ゲイン誤差を検出した。また、列増幅部１０２又はメモリ部１０３は半導体プロセスのバラツキで固定パターンとなるオフセットノイズやゲイン誤差が有って、画像性能を劣化させていた。本発明の第２実施形態は、垂直信号線ＶＬに基準信号を入力し、上記ノイズや、補正信号形成用の被写体撮影を無くすことが目的である。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００６３】
図１１に、本発明の第２の実施形態に係る基準信号入力回路（基準信号入力部）１０７を有する固体撮像素子１の概略構成を示す。列増幅部１０２は、列増幅部１０２−１及び１０２−２を有する。垂直信号線ＶＬは、パルスφＳ２で制御されるスイッチを介して基準信号入力回路１０７の基準信号線１０７２に接続されている。基準信号入力回路１０７は、撮像前に（あるいは撮影の電源オン時）、パルスφＳ２に制御されるスイッチを導通させると同時にパルスφＳ１に制御されるスイッチを制御する。これにより、撮像感度に対応する振幅の基準信号を入力して、後段の信号処理系のゲイン誤差や、オフセットノイズを検出するものである。基準信号入力回路１０７は、２つの電源電圧Ｖｓ１，Ｖｓ２からなる信号源１０７１を有し、基準信号電圧Ｖｓ１，Ｖｓ２を垂直信号線ＶＬに選択的に出力する。電源電圧Ｖｓ２は、可変制御される。信号源１０７１は、パルスφＳ１でスイッチの導通／非道通を制御することにより、基準信号線１０７２には、Ｖｓ１−Ｖｓ２の信号が垂直信号線ＶＬに発生する。Ｖｓ１−Ｖｓ２の信号は、列増幅部１０２で高ゲインにした時、信号レベルＶＨ（ｂ）以下の信号レベルになるように設定される。
【００６４】
このＶｓ１は画素１０１のリセットレベルに対応する電位であり、Ｖｓ２は画素１０１の露光信号に対応する電位である。そして、図６、図８で説明したＣＤＳ処理、列増幅部１０２のゲイン処理を行って、異なるゲインのゲイン誤差を検出できる。電源Ｖｓ２をデジタルアナログ（ＤＡ）変換部で構成すれば、列増幅部１０２の各ゲインに応じた信号レベルに容易に変化できる。列増幅部１０２のゲインが大きくなると基準信号レベルが飽和しないように非常に小さくする必要があるが、ＤＡ変換部ではその電位を容易に発生させることが出来る。上述のように、非常に簡単な構成の基準信号入力回路１０７でゲイン誤差を検出出来るため、撮像前のゲイン誤差検出は非常に効果的である。
【００６５】
図１４を参照しながら、本実施形態に係る固体撮像装置の撮像タイミングを説明する。まず、補正係数Ｋを生成する処理を説明する。期間Ｔ１では、固体撮像装置の電源を投入（オン）する。すると、期間Ｔ２では、基準信号入力回路１０７は、画素１０１のリセット信号に対応する基準信号電圧Ｖｓ１を垂直信号線ＶＬに出力する。次に、期間Ｔ３では、基準信号入力回路１０７は、画素１０１の露光信号に対応する基準信号電圧Ｖｓ２を垂直信号線ＶＬに出力する。これにより、列増幅部１０２は、Ｖｓ１−Ｖｓ２の基準信号を第１のゲイン及び第２のゲインで増幅し、第１の信号Ｇ１及び第２の信号Ｇ８を出力する。次に、期間Ｔ４では、ＡＤ変換部２１は、第１の信号Ｇ１及び第２の信号Ｇ８をアナログからデジタルに変換する。図３の信号処理により、期間Ｔ５では比較部２２４は２つの信号レベルを比較し、期間Ｔ６では比較部２２４はゲイン誤差ΔＶに基づく補正係数Ｋを生成し、期間Ｔ７では比較部２２４は列毎及びゲイン誤差毎の補正係数Ｋを補正データメモリ部２２５に記憶させる。以上のように、電源が投入されると、列増幅部１０２は、基準信号Ｖｓ１−Ｖｓ２を増幅した第１の信号Ｇ１及び第２の信号Ｇ８を出力し、比較部２２４は、第３の信号Ｇ８＃と第１の信号Ｇ１とのゲイン誤差ΔＶを検出し、補正係数Ｋを生成する。
【００６６】
次に、撮像時の処理を説明する。例えば工場などの生産現場における撮像システムの生産時や、撮像システムの初期設定時補正係数を取得する場合には、既に説明した図１０の撮像タイミングと同様の動作を行う。一方、撮像を行う度に補正係数を更新する場合には、撮像システムの電源をオンした直後の期間Ｔ１の露光開始前に補正係数を算出してこれをメモリに保持し、期間Ｔ２以降は図１０と同様のタイミングで動作を行う。
【００６７】
以上のように、複数の画素１０１は、行列状に配列され、光電変換により信号を生成する。基準信号入力回路１０７は、基準信号Ｖｓ１−Ｖｓ２を生成する。列増幅部１０２は、複数の画素１０１の各列に設けられ、複数の画素１０１の信号又は基準信号Ｖｓ１−Ｖｓ２を第１のゲインで増幅した第１の信号Ｇ１及び第１のゲインより大きい第２のゲインで増幅した第２の信号Ｇ８を出力する。ＡＤ変換部２１は、第１の信号Ｇ１及び第２の信号Ｇ８をアナログからデジタルに変換する。比較部２２４は、列増幅部１０２が基準信号Ｖｓ１−Ｖｓ２を増幅した第１の信号Ｇ１及び第２の信号Ｇ８を出力した時、第２の信号Ｇ８を第１の信号Ｇ１と同じゲインレベルにレベルシフトした第３の信号Ｇ８＃と第１の信号Ｇ１とのゲイン誤差ΔＶを検出する。補正部２２６は、列増幅部１０２が複数の画素１０１の信号を増幅した第１の信号Ｇ１及び第２の信号Ｇ８を出力した時、ゲイン誤差ΔＶを基に第１の信号Ｇ１、第２の信号Ｇ８又は第３の信号Ｇ８＃を補正する。
【００６８】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図１２は、本発明の第３の実施形態の基準信号入力回路を有する画素１０１の概略構成を示す図である。第２の実施形態（図１１）では基準信号入力回路１０７からの基準信号を用いて列増幅部１０２などのゲイン誤差などを検出した。本実施形態では、画素１０１が基準信号を出力する基準信号入力回路を有する。以下、本実施形態が第２の実施形態と異なる点を説明する。信号φＳ１に応じて、スイッチは、リセットスイッチＲＥＳを、電源電位ＶＤＤ又は基準電位Ｖｓ２のノードに接続する。リセット時には、リセットスイッチＲＥＳを電源電位ＶＤＤのノードに接続し、画素出力部ＳＦのゲート端子を電源電位ＶＤＤでリセットする。これに対し、基準信号読み出し時には、フォトダイオードＰＤの露光による電荷ではなく、リセットスイッチＲＥＳを基準電位Ｖｓ２のノードに接続し、画素出力部ＳＦのゲート端子に基準電位Ｖｓ２を供給し、垂直信号線ＶＬに基準電位を出力する。基準電位Ｖｓ２の電源はＤＡ変換部でも良い。このように画素部１０から基準信号を入力させることで、列増幅部１０２やＡＤ変換部２１などの誤差を検出し、この誤差を補正することで良質な画像を得ることが可能となる。
【００６９】
以上のように、画素１０１は、フォトダイオード（光電変換素子）ＰＤ、転送スイッチＴＸ及び電界効果トランジスタＳＦを有する。フォトダイオードＰＤは、光電変換により信号を生成する。転送スイッチＴＸは、光電変換素子ＰＤに接続される。電界効果トランジスタＳＦは、ゲートが転送スイッチＴＸを介してフォトダイオードＰＤに接続され、ドレインが電源電位ＶＤＤのノードに接続され、ソースが画素選択部ＳＥＬを介して列増幅部１０２に信号を出力する。基準信号入力回路は、基準電位Ｖｓ２の電源及び制御信号φＳ１のスイッチを有し、電界効果トランジスタＳＦのゲートに基準信号Ｖｓ２及びＶＤＤを選択的に出力する。電界効果トランジスタＳＦのゲートに基準信号ＶＤＤを供給することは、第２の実施形態の基準信号電圧Ｖｓ１を供給することに対応する。電界効果トランジスタＳＦのゲートに基準信号Ｖｓ２を供給することは、第２の実施形態の基準信号電圧Ｖｓ２を供給することに対応する。本実施形態の動作は、第２の実施形態の動作と同様である。
【００７０】
（第４の実施形態）
図１３は、本発明の第４の実施形態に係る固体撮像素子１の概略構成を示す図である。本実施形態は、図５の第１の実施形態に対して、列増幅部１０２の後段にＡＤ変換部１０８と、図１１の実施形態の基準信号入力回路１０７を設けたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。ＡＤ変換部１０８は、列増幅部１０２の各増幅部が出力信号をアナログからデジタルに変換する。ＡＤ変換部１０８は、異なるＡＤ変換部により第１の信号Ｇ１及び第２の信号Ｇ８をアナログからデジタルに変換する。固体撮像素子１内の列増幅部１０２からの２つのゲイン信号に対し、それぞれＡＤ変換部１０８を設けたので、さらに、高速処理が可能となる。第４の実施形態におけるビット処理部２２（図２）は図３の実施形態のビット処理部２２を利用する。ゲイン誤差検出時、列増幅部１０２のゲインは撮影時の感度設定で設定されており、そのゲインに応じて基準信号レベルを設定し入力しているので、比較レベル判断部２２２（図３）は不要となる。その時は、タイミング生成部（ＴＧ）２４が比較部２２４を制御する。実際の撮像時は、タイミング生成部２４が信号ＤＡＴＡ２（Ｇ８）に対して比較レベル判断部２２２として動作する。多少ゲイン誤差が大きいＡＤ変換部１０８が固体撮像素子１内に構成されても、基準信号入力により列増幅部１０２とＡＤ変換部１０８の信号誤差を精度良く検出し、補正することができる。
【００７１】
図１４は、本実施形態に係る固体撮像装置の撮像タイミング説明図である。以下、本実施形態の補正係数Ｋの生成方法が第２の実施形態と異なる点を説明する。期間Ｔ４では、ＡＤ変換部１０８は、第１の信号Ｇ１及び第２の信号Ｇ８をアナログからデジタルに変換する。図３の信号処理により、期間Ｔ５では比較部２２４は２つの信号レベルを比較し、期間Ｔ６では比較部２２４はゲイン誤差ΔＶに基づく補正係数Ｋを生成し、期間Ｔ７では比較部２２４は列毎及びゲイン誤差毎の補正係数Ｋを補正データメモリ部２２５に記憶させる。撮像時のタイミングは、第２の実施形態と同様である。
【００７２】
（第５の実施形態）
図１５は、本発明の第５の実施形態に係る固体撮像素子１の概略構成を示す図である。本実施形態は、第４の実施形態（図１３）に対して、画素列毎に１個のＡＤ変換部１０８を設けた点に特徴がある。以下、本実施形態が第４の実施形態と異なる点を説明する。列増幅部１０２は、低ゲインの第１の信号Ｇ１を出力する列増幅部１０２−１及び高ゲインの第２の信号Ｇ８を出力する列増幅部１０２−２を有し、異なる列増幅部１０２−１及び１０２−２により第１の信号Ｇ１及び第２の信号Ｇ８を増幅して出力する。信号選択部１０９は、スイッチ制御により、低ゲインの第１の信号Ｇ１又は高ゲインの第２の信号Ｇ８のいずれか一方を選択する。ＡＤ変換部１０８は、信号選択部１０９により選択された第１の信号Ｇ１又は第２の信号Ｇ８のいずれか一方をアナログからデジタルに変換する。信号選択部１０９は、第２の信号Ｇ８が第１の信号レベルＶＨ（ｂ）以下であるときには第２の信号Ｇ８を選択し、第２の信号Ｇ８が第１の信号レベルＶＨ（ｂ）より大きいときには第１の信号Ｇ１を選択する。ＡＤ変換部１０８は、同一のＡＤ変換部により第１の信号Ｇ１又は第２の信号Ｇ８を順次アナログからデジタルに変換する。そして、信号選択部１０９は、ＡＤ変換部１０８を介して、図３と同じ選択信号φｂを、先のデジタル信号とパラレルに水平信号線ＨＬＢに転送する。選択信号φｂは、第１の信号Ｇ１又は第２の信号Ｇ８のいずれを選択したかを示す信号であり、第１の実施形態と同様に、第１の信号Ｇ１が選択されたときにはローレベルであり、第２の信号Ｇ８が選択されたときにはハイレベルである。ビット切り替え部２２７は、水平信号線ＨＬＢ上に設けられる。ＡＤ変換部１０８及び信号選択部１０９からは、列毎の画素信号レベルに応じて、第１の信号Ｇ１又は第２の信号Ｇ８のどちらかが選択信号φｂと共に水平信号線ＨＬＢに転送され、ビット切り替え部２２７へ出力される。ビット切り替え部２２７は、図４と同じ構成であり、同じ動作を行う。すなわち、ビット切り替え部２２７は、選択信号φｂがハイレベルであるときには第２の信号Ｇ８を選択して高ゲイン信号を出力し、選択信号φｂがローレベルであるときには第１の信号Ｇ１を低ゲイン信号として出力する。固体撮像素子１は、低ゲイン信号又は高ゲイン信号と共に選択信号φｂを出力する。選択信号φｂは、第１の信号Ｇ１又は第２の信号とパラレルに転送されてもよいし、シリアルに転送されてもよい。ビット切り替え部２２７の出力データは、後述のビット処理部２２−１（図１６）でゲイン誤差ΔＶが検出され、補正される。
【００７３】
なお、列増幅部１０２は、図８に示すように、同一の列増幅部により第１の信号Ｇ１及び第２の信号Ｇ８を順次増幅して出力するものであってもよい。その場合、列増幅部１０２は、先に高ゲインで増幅した第２の信号Ｇ８を出力し、後により低ゲインで増幅した第１の信号Ｇ１を出力する。これにより、信号選択部１０９において、第２の信号Ｇ８の信号レベルを判断することでＡＤ変換する信号を選択する。高ゲインで増幅した第２の信号を用いて信号レベルの判断を行うので、信号レベルの判断を行う回路に対する精度の要求は必ずしも高くなくても良い。
【００７４】
本実施形態ではＡＤ変換部１０８内のＡＤ変換部の数を半減したので固体撮像素子１のサイズが縮減されるとともに、消費電力の低減、また、ＡＤ変換部１０８からのデータ数も半減されるので固体撮像素子１のパッケージの端子数も減らすことが出来る。したがって、コスト的にも有利である。
【００７５】
図１６は、本発明の第５の実施形態に係るビット処理部２２−１の概略構成を示す図である。ビット処理部２２−１は、図２のＡＤ変換部２１及びビット処理部２２の代わりに設けられ、固体撮像素子１の出力信号を入力する。以下、ビット処理部２２−１が図３のビット処理部２２と異なる点を説明する。
【００７６】
まず、補正係数Ｋの生成処理を説明する。固体撮像装置の電源が投入された時に、基準信号入力回路１０７は基準信号を垂直信号線ＶＬに出力する。すると、信号選択部１０９は、第２の信号Ｇ８の信号レベルにかかわらずに、第１の信号Ｇ１及び第２の信号Ｇ８を順次選択する。選択信号φｂは、第１の信号Ｇ１を選択したときにはローレベルであり、第２の信号Ｇ８を選択したときにはハイレベルである。ビット切り替え部２２７は、低ゲイン信号及び高ゲイン信号を順次出力する。データ同時化部２２８は、低ゲイン信号及び高ゲイン信号を順次入力し、信号ＤＡＴＡ１及びＤＡＴＡ２をパラレルに出力する。信号ＤＡＴＡ１はビット切り替え部２２７が出力する低ゲイン信号であり、信号ＤＡＴＡ２はビット切り替え部２２７が出力する高ゲイン信号である。比較部２２４は、信号ＤＡＴＡ１及びＤＡＴＡ２を比較し、ゲイン誤差ΔＶを検出し、ゲイン誤差ΔＶの逆数をゲイン誤差補正係数Ｋとして補正データメモリ部２２５に記憶させる。すなわち、比較部２２４は、第１の信号Ｇ１及び第２の信号Ｇ８を同じゲインレベルにレベルシフトしたときの第１の信号Ｇ１と第２の信号Ｇ８とのゲイン誤差ΔＶを検出する。補正係数Ｋの生成を行う際には、第１と第２の信号の少なくとも２つの信号があれば、列増幅器全体に対する補正係数を求めることができる。また、補正係数を複数算出して平均化することで、より精度の高い補正係数を得ることができる。
【００７７】
次に、撮像時の処理を説明する。補正係数がカメラの初期化時に生成され、メモリされている場合には、露光信号が画素１０１から垂直信号線ＶＬに出力される。そして、列増幅部１０２で増幅された第１の信号Ｇ１と第２の信号Ｇ８はＡＤ変換部１０８でＡＤ変換された後に固体撮像素子１から順次出力される。固体撮像素子１から出力されたデジタル信号は、ビット処理部２２−１に順次入力される。すると、補正部２２６は固体撮像素子１から入力した選択信号φｂがハイレベルのときには、図３と同様に、入力された高ゲイン信号のデータ下位１２ビットに対して、補正データメモリ部２２５の補正係数Ｋを乗算することにより補正し、信号ＤＡＴＡ３を出力する。また、補正部２２６は、選択信号φｂがローレベルのときには、入力された低ゲイン信号をそのまま信号ＤＡＴＡ３として出力する。
【００７８】
なお、補正部２２６は、高ゲイン信号を補正する代わりに、低ゲイン信号、第１の信号Ｇ１又は第２の信号Ｇ８を補正するようにしてもよい。図１６のビット処理部２２−１は、図１５の固体撮像素子１内に設けても良い。この場合は、ビット切り替え部２２７をビット処理部２２−１として回路設計を行う。
【００７９】
本実施形態によれば、第１の信号Ｇ１及び第２の信号Ｇ８を増幅する列増幅部１０２を別々に設ける場合に比べて、列増幅部１０２の数を減らすことができるので、コストを低減することができる。また、第１の信号Ｇ１又は第２の信号Ｇ８を選択してアナログからデジタルに変換するので、第１の信号Ｇ１及び第２の信号Ｇ２の両方をアナログからデジタルに変換する場合に比べて、動作速度を向上させることができる。
【００８０】
（第６の実施形態）
図１７は、本発明の第６の実施形態に係る固体撮像素子１の概略構成を示す図である。本実施形態は、図１３の第４の実施形態に対して、図３のビット処理部２２を固体撮像素子１内に設けた実施形態である。ビット処理部２２は、水平信号線ＨＬＢ上に設けられる。ビット処理部２２を固体撮像素子１内に設けることにより、固体撮像素子１はＡＤ変換された１５ビットの広ダイナミックレンジの信号のみを出力するので、外部処理回路部はＤＳＰ２３（図２）のみとなり、固体撮像装置の小型化及び低コスト化を達成できる。本実施形態に係る固体撮像装置の撮像タイミングは、図１４の第４の実施形態とほぼ同じであるので説明は省略する。
【００８１】
第１〜第６の実施形態によれば、異なるゲインで増幅した信号を得る場合の列増幅部１０２のゲイン誤差及び／又はＡＤ変換部２１，１０８の変換誤差を低減することができる。
【００８２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００８３】
１０１  画素、１０２  列増幅部、２１  ＡＤ変換部、２２４  比較部、２２６  補正部
【図１】
0005528282.tif 000002
【図２】
0005528282.tif 000003
【図３】
0005528282.tif 000004
【図４】
0005528282.tif 000005
【図５】
0005528282.tif 000006
【図６】
0005528282.tif 000007
【図７】
0005528282.tif 000008
【図８】
0005528282.tif 000009
【図９】
0005528282.tif 000010
【図１０】
0005528282.tif 000011
【図１１】
0005528282.tif 000012
【図１２】
0005528282.tif 000013
【図１３】
0005528282.tif 000014
【図１４】
0005528282.tif 000015
【図１５】
0005528282.tif 000016
【図１６】
0005528282.tif 000017
【図１７】
0005528282.tif 000018
【図１８】
0005528282.tif 000019