(57)【特許請求の範囲】
【請求項１】
単一磁束量子（「ＳＦＱ」）論理ゲートであって、
第１の入力パルスを受信する第１の入力ゲートと、
第２の入力パルスを受信する第２の入力ゲートと、
該第１の入力ゲートと並列の出力ゲートと、
該第１の入力ゲートおよび該第２の入力ゲートとそれぞれ並列に接続された第１のジョセフソン接合および第２のジョセフソン接合と、
交差連結された変圧器であって、該第２の入力パルスが検出された場合に、該第１の入力パルスを該出力ゲートから進路変更させるための負の信号係数を有する交差連結された変圧器と、
を備え、該第１のジョセフソン接合は、第１の臨界電流および第１の磁束を規定し、該第２のジョセフソン接合は、第２の臨界電流および第２の磁束を規定する、ＳＦＱ論理ゲート。
【請求項２】
第１の入力フィルタをさらに備える、請求項１に記載のＳＦＱ論理ゲート。
【請求項３】
前記出力ゲートは、前記第２の入力ゲートと並列である、請求項１に記載のＳＦＱ論理ゲート。
【請求項４】
ＤＣ電流源と変圧器とを有する電源をさらに備える、請求項１に記載のＳＦＱ論理ゲート。
【請求項５】
前記交差連結された変圧器は、前記第１または前記第２の入力パルスのうちの少なくとも１つに対して、信号の反転を生じさせる、請求項１に記載のＳＦＱ論理ゲート。
【請求項６】
前記交差連結された変圧器は、前記入力ゲートまたは出力ゲートのうちの１つによって提供されるループインダクタンスと実質的に同様のループインダクタンスを提供する、請求項１に記載のＳＦＱ論理ゲート。
【請求項７】
前記第１の磁束と前記第２の磁束とは実質的に同一である、請求項１に記載のＳＦＱ論理ゲート。
【請求項８】
前記第１の臨界電流と前記第２の臨界電流とは、実質的に同一である、請求項１に記載のＳＦＱ論理ゲート。
【請求項９】
単一磁束量子論理ゲートを提供する方法であって、該方法は、
第１および第２の入力ゲートならびに出力ゲートを有する単一磁束量子論理回路を提供することと、
オフセット連結を介して、該第１の入力ゲートと該第２の入力ゲートとを接続することと、
該第１の入力ゲートにおいて第１の入力パルスを受信することと、
第２の入力が該第２の入力ゲートにおいて受信されない場合に、該第１の入力パルスを該出力ゲートに伝播させるように、該単一磁束量子論理ゲートを方向付けることと、
第２の入力パルスが該第２の入力ゲートにおいて受信された場合に、該第１の入力パルスの該出力ゲートへの伝播を阻止するように、該単一磁束量子論理ゲートを方向付けることと
を含む、方法。
【請求項１０】
方向付けることは、信号電流を提供することを意味する、請求項９に記載の方法。
【請求項１１】
前記第１の入力ゲートにおける前記第１の入力パルスの受信と実質的に同時に、第２の入力パルスが前記第２の入力ゲートにおいて受信された場合に、該第１の入力パルスの前記出力ゲートへの伝播を阻止するように、前記単一磁束量子論理ゲートを付勢することをさらに含む、請求項９に記載の方法。
【請求項１２】
第２の入力パルスが時間的に前記第１の入力に先行する場合に、該第１の入力パルスの前記出力ゲートへの伝播を阻止するように、前記単一磁束量子論理ゲートを付勢することをさらに含む、請求項９に記載の方法。
【請求項１３】
前記第１の入力パルスを伝播させるように前記単一磁束量子論理ゲートを方向付ける前記ステップは、第１の入力パルスが存在しないときに、前記第２の入力パルスの前記出力への伝播を向上させるように、オフセット信号を提供することをさらに含む、請求項９に記載の方法。
【請求項１４】
第２の入力パルスが前記第２の入力ゲートにおいて受信された場合に、前記第１の入力パルスの前記出力ゲートへの伝播を阻止するように、前記単一磁束量子論理ゲートを付勢する前記ステップは、前記第２の入力信号と結合し、前記第１の入力信号の該出力ゲートへの伝播を累積的に防止するオフセット信号を提供することをさらに含む、請求項９に記載の方法。
【請求項１５】
前記第１の入力ゲートは、第１の入力フィルタと並列に接続された第１のジョセフソン接合を備える、請求項９に記載の方法。
【請求項１６】
レジスタおよびＤＣ電流を介して、前記単一磁束量子論理回路に電力供給することをさらに含む、請求項９に記載の方法。
【請求項１７】
ＡＣ電源を介して充電される変圧器を介して、前記単一磁束量子論理回路に電力供給することをさらに含む、請求項９に記載の方法。
【請求項１８】
単一磁束量子（「ＳＦＱ」）論理ゲート回路であって、
第１のジョセフソン接合と並列に接続された第１の入力ゲートと、
第２のジョセフソン接合と並列に接続された第２の入力ゲートと、
該第１および該第２の入力ゲートと連絡している出力ゲートと、
該ＳＦＱ論理ゲート回路を付勢するオフセット連結と、
該第１のジョセフソン接合と該第２のジョセフソン接合とを接続する交差連結された変圧器と
を備える、ＳＦＱ論理ゲート回路。
【請求項１９】
前記オフセット連結は、第１の磁束によって前記論理ゲート回路を付勢する、請求項１８に記載のＳＦＱ論理ゲート。
【請求項２０】
前記オフセット連結は、第１の磁束によって前記論理ゲート回路を付勢し、該第１の磁束は、第１の入力パルスの大きさの約半分である、請求項１８に記載のＳＦＱ論理ゲート。
【請求項２１】
前記第１の入力ゲートは、入力フィルタをさらに含む、請求項１８に記載のＳＦＱ論理ゲート。
【請求項２２】
前記交差連結された変圧器は、前記第２の入力ゲートにおいて受信された第２の入力パルスを反転させる、請求項１８に記載のＳＦＱ論理ゲート。
【請求項２３】
前記交差連結された変圧器は、第２の入力パルスが前記第２の入力ゲートにおいて受信された場合に、前記第１の入力パルスの前記出力ゲートへの伝播を阻止するために、該第２の入力ゲートを該第１の入力ゲートに相互接続する、請求項１８に記載のＳＦＱ論理ゲート。
【請求項２４】
前記オフセット連結は、第２の入力が前記第２の入力ゲートにおいて受信されない場合に、前記第１の入力パルスを前記出力ゲートに伝播させるように、前記単一磁束量子論理ゲートを付勢する、請求項１８に記載のＳＦＱ論理ゲート。
【請求項２５】
単一磁束量子（「ＳＦＱ」）論理併合ゲート回路であって、
第１の入力パルスを受信する第１の入力ゲートであって、第１のジョセフソン接合に連結されている第１の入力ゲートと、
第２の入力パルスを受信する第２の入力ゲートであって、第２のジョセフソン接合に連結されている第２の入力ゲートと、
一対の交差連結された変圧器であって、該第１のジョセフソン接合を該第２のジョセフソン接合に接続することにより、該第１の入力ゲートにおいて受信された第１の入力が、該第２の入力ゲートへの伝播を防止され、代わりに出力ゲートに方向付けられる、一対の交差連結された変圧器と
を備える、ＳＦＱ論理併合ゲート回路。
【請求項２６】
前記一対の交差連結された変圧器は、到来パルス信号にパルス反転を提供するように配設される２つのループ変圧器を規定する、請求項２５に記載のＳＦＱ論理併合ゲート。
【請求項２７】
前記第１の入力パルスまたは前記第２の入力パルスのうちの少なくとも１つは、ＳＦＱパルスを規定する、請求項２５に記載のＳＦＱ論理併合ゲート。
【請求項２８】
前記出力は、前記第１の入力パルスまたは前記第２の入力パルスを含有する、併合された信号である、請求項２５に記載のＳＦＱ論理併合ゲート。
【請求項２９】
前記第１の入力パルスは、相互論理データ符号化を規定する、請求項２５に記載のＳＦＱ論理併合ゲート。
【請求項３０】
単一磁束量子（「ＳＦＱ」）論理ゲート回路であって、
第１の入力パルスおよび第２の入力パルスをそれぞれ受信する第１の入力ゲートおよび第２の入力ゲートであって、該第１の入力ゲートは、第１のジョセフソン接合に連結され、該第２の入力ゲートは、第２のジョセフソン接合に連結されている、第１の入力ゲートおよび第２の入力ゲートと、
該第１のジョセフソン接合を該第２のジョセフソン接合に接続する一対の交差連結された変圧器と、
該一対の交差連結された変圧器と連絡している第１の出力ゲートおよび第２の出力ゲートと、
オフセット連結であって、該オフセット連結は、１つのクロックサイクル中に１つだけの入力が受信されるときに、該第１の入力パルスまたは該第２の入力パルスのうちの１つを該第１の出力ゲートに方向付けるように該変圧器を付勢する、オフセット連結と
を備える、ＳＦＱ論理ゲート回路。
【請求項３１】
オフセット連結をさらに備え、該オフセット連結は、１つのクロックサイクル中に１つだけの入力パルスが受信されると、前記第１の入力パルスまたは前記第２の入力パルスのうちの１つを前記第１の出力ゲートに方向付けるように前記変圧器を付勢する、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３２】
前記オフセット連結は、１つのクロックサイクル中に前記第１および前記第２の入力パルスが受信されるときに、該第１の入力パルスおよび該第２の入力パルスを前記第２のゲートに方向付けるように前記変圧器を付勢する、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３３】
前記第１の入力パルスは、相互論理データ符号化を規定する、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３４】
前記一対の交差連結された変圧器は、到来パルス信号にパルス反転を提供するように配設される２つのループ変圧器を規定する、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３５】
前記第１の入力パルスまたは前記第２の入力パルスのうちの少なくとも１つは、ＳＦＱパルスを規定する、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３６】
前記オフセット連結は、誘導ループを提供するＤＣ電流源およびレジスタをさらに含む、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３７】
前記オフセット連結は、第１の磁束によって前記論理ゲート回路を付勢し、該第１の磁束は、前記第１の入力パルスの大きさの約半分である、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３８】
変圧器を介して前記論理ゲート回路にＡＣ電力を供給する電源をさらに備える、請求項３０に記載のＳＦＱ論理ゲート。
【請求項３９】
前記論理ゲート回路を計時するＡＣ電源をさらに備える、請求項３０に記載のＳＦＱ論理ゲート。
【請求項４０】
前記第１のジョセフソン接合は、前記第２のジョセフソン接合よりも低い臨界電流（Ｉｃ）を有するように選択される、請求項３０に記載のＳＦＱ論理ゲート。
【請求項４１】
前記第２の出力ゲートと比較して、前記第１の出力ゲートにより多くの電流を供給することをさらに含む、請求項３０に記載のＳＦＱ論理ゲート。
【請求項４２】
論理ゲートの出力を制御する方法であって、該方法は、
第１の入力ゲートにおいて第１の相互ＳＦＱパルスを受信し、第１のジョセフソン接合と連絡している第３のジョセフソン接合をトリガすることと、
第２の入力ゲートにおいて第２の相互ＳＦＱパルスを受信し、第４のジョセフソン接合と連絡している第２のジョセフソン接合をトリガすることと、
１つのクロックサイクル中に該第１の相互ＳＦＱパルスまたは該第２の相互ＳＦＱパルスのうちの１つだけが受信された場合に、該第１の相互ＳＦＱパルスまたは該第２の相互ＳＦＱパルスのうちの１つを第１の出力に方向付けるように、第１のバイアス電流を提供することと、
１つのクロックサイクル中に該第１および該第２の入力信号の両方が受信された場合に、該第２の相互ＳＦＱパルスを第２の出力に方向付けることと
を含む、方法。
【請求項４３】
前記第１の相互ＳＦＱパルスの約半分の磁束を規定する第１のバイアス電流を提供することをさらに含む、請求項４２に記載の方法。
【請求項４４】
前記第２の相互ＳＦＱパルスの約半分の磁束を規定する第１のバイアス電流を提供することをさらに含む、請求項４２に記載の方法。
【請求項４５】
前記第１の相互ＳＦＱパルスおよび前記第２の相互ＳＦＱパルスを第２の出力に方向付ける前記ステップは、前記第２のジョセフソン接合よりも低い臨界電流（Ｉｃ）を有するように、前記第１のジョセフソン接合を構成することをさらに含む、請求項４２に記載の方法。
【請求項４６】
前記第１の相互ＳＦＱパルスおよび前記第２の相互ＳＦＱパルスを第２の出力に方向付ける前記ステップは、前記第２の出力ゲートと比較して、前記第１の出力ゲートにより多くの電力を供給することをさらに含む、請求項４２に記載の方法。
【請求項４７】
前記第１の相互ＳＦＱパルスおよび前記第２の相互ＳＦＱパルスを第２の出力に方向付ける前記ステップは、該第１および該第２のパルスを前記第１の出力ゲートに方向付けるために、オフセット連結を使用することをさらに含む、請求項４２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本開示は、超伝導論理ゲートにおける信号反転の方法および装置に関する。さらに具体的には、本開示は、単一磁束量子（ＳＦＱ）パルスを処理する量子論理ゲートにおける信号反転を構成する方法および装置に関する。
【背景技術】
【０００２】
（関連技術の説明）
デジタル論理の分野において、公知の高度なＣＭＯＳ（相補型金属酸化物半導体）技術が広く利用されている。ＣＭＯＳは技術としてはその限界を迎えつつあるので、速度、電力計算密度、相互接続帯域幅等に関してより高い性能効率をもたらし得る代替技術への関心が高まっている。
【０００３】
ＣＭＯＳ技術の代替アプローチは、一般的なデータ処理速度２０Ｇｂ／秒以上、一般的な信号電力約４ｎＷで、超伝導ジョセフソン接合を利用する超伝導体ベースの単一磁束量子回路を含む。こうしたデバイスは、約４°Ｋの動作温度を有する。
【０００４】
ジョセフソン効果に基づく超伝導体デバイスは、より高い性能およびより低い電力に起因して、半導体技術に基づく従来のデバイスに取って代わりつつある。超伝導体デバイスは、高速、低電力のデジタル論理ファミリとして公知であり、超大規模集積（ＶＬＳＩ）回路に拡張可能である。超伝導体デバイスを利用し、現行の回路製造技術を使用して製造されるデジタル回路は、１０〜１００ＧＨｚの範囲のクロック速度で動作する。高度な超伝導デバイスの開発には、超伝導の原理に基づいて動作する精密なジョセフソン接合論理ゲートを必要とする。したがって、こうした高度な論理ゲートが求められている。
【発明の概要】
【課題を解決するための手段】
【０００５】
一実施形態において、本開示は、Ａアンド・ノットＢゲートとしても知られる、２つの入力のうちの１つからの出力を提供できる単一磁束量子論理ゲートに関する。論理ゲートは、それぞれ第１および第２の入力パルスを受信するための第１および第２の入力ゲートを含む。出力ゲートは、第１の入力ゲートと並列に配線接続される。第１のジョセフソン接合および第２のジョセフソン接合は、それぞれ、第１の入力ゲートおよび第２の入力ゲートに接続される。交差連結された変圧器も提供される。第２のパルスが第２の入力ゲートにおいて検出された場合に、交差連結された変圧器は、出力ゲートから第１のパルスを進路変更させる。
【０００６】
本開示の一実施形態に従う例示的な方法において、量子論理ゲートを提供する方法は、第１および第２の入力ゲートならびに出力ゲートを有するように量子論理回路を提供するステップと、第１のゲートにおいて第１の入力パルスを受信するステップと、第２の入力が第２の入力ゲートにおいて受信されない場合に、第１の入力パルスを出力ゲートに伝播するように、量子論理ゲートを方向付けるステップと、第２の入力パルスが第２の入力ゲートにおいて受信された場合に、第１の入力パルスの出力ゲートへの伝播を阻止するように、量子論理ゲートを方向付けるステップとを含む。
【０００７】
別の実施形態において、本開示は、単一磁束量子論理ゲート回路に関する。論理ゲートは、第１のジョセフソン接合と並列に接続された第１の入力ゲートと、第２のジョセフソン接合と並列に接続された第２の入力ゲートとを含む。出力ゲートは、第１および第２の入力ゲートと連絡するように構成される。オフセット連結を規定する回路は、さらに、特定の他の伝播を促進しながら、特定の磁束伝播を阻止するように提供される。最後に、第１のジョセフソン接合および第２のジョセフソン接合を接続させる交差連結された変圧器が提供される。
【０００８】
さらに別の実施形態において、本開示は、単一磁束量子回路内での利用のための併合ゲートに関する。単一磁束量子併合ゲート回路は、それぞれ第１の入力パルスおよび第２の入力パルスを受信するための第１の入力ゲートおよび第２の入力ゲートを含む。第１および第２の入力ゲートは、それぞれ第１のジョセフソン接合および第２のジョセフソン接合に結合される。一対の交差連結された変圧器は、第１の入力ゲートにおいて受信された第１の入力が第２の入力ゲートへの伝播を防止され、代わりに出力ゲートに方向付けられるように、第１のジョセフソン接合を第２のジョセフソン接合へ接続する。
【０００９】
さらに別の実施形態において、単一磁束量子論理ゲート回路は、それぞれ、第１の入力パルスおよび第２の入力パルスを受信するための第１の入力ゲートおよび第２の入力ゲートであって、第１のジョセフソン接合に連結される第１の入力ゲート、および第２のジョセフソン接合に連結される第２の入力ゲートと、第１のジョセフソン接合を第２のジョセフソン接合へ接続する、一対の交差連結された変圧器と、一対の交差連結された変圧器と連絡している、第１の出力ゲートおよび第２の出力ゲートと、１つのクロックサイクル中に１つだけの入力が受信される時に、第１の入力パルスまたは第２の入力パルスのうちの１つを第１の出力ゲートへ方向付けるように、変圧器を付勢するためのオフセット連結とを含む。
【００１０】
別の実施形態において、本開示は、（ｉ）第１の入力ゲートにおいて第１の相互ＳＦＱパルスを受信し、第１のジョセフソン接合と連絡している第１のジョセフソン接合をトリガするステップと、（ｉｉ）第２の入力ゲートにおいて第２の相互ＳＦＱパルスを受信し、第２のジョセフソン接合と連絡している第２のジョセフソン接合をトリガするステップと、（ｉｉｉ）１つのクロックサイクル中に第１の相互ＳＦＱパルスまたは第２の相互ＳＦＱパルスのうちの１つだけが受信された場合に、第１の相互ＳＦＱパルスまたは第２の相互ＳＦＱパルスのうちの１つを第１の出力へ方向付けるように、第１のバイアス電流を提供するステップと、（ｉｖ）１つのクロックサイクル中に第１および第２の入力信号が受信された場合に、第２の相互ＳＦＱパルスを第２の出力へ方向付けるステップとによって、論理ゲートの出力を制御する方法に関する。
本明細書は、例えば、以下の項目も提供する。
（項目１）
単一磁束量子（「ＳＦＱ」）論理ゲートであって、
第１の入力パルスを受信する第１の入力ゲートと、
第２の入力パルスを受信する第２の入力ゲートと、
該第１の入力ゲートと並列の出力ゲートと、
該第１の入力ゲートおよび該第２の入力ゲートとそれぞれ並列に接続された第１のジョセフソン接合および第２のジョセフソン接合と、
交差連結された変圧器であって、該第２のパルスが検出された場合に、該第１のパルスを該出力から進路変更させるための負の信号係数を有する交差連結された変圧器と、
を備え、該第１のジョセフソン接合は、第１の臨界電流および第１の磁束を規定し、該第２のジョセフソン接合は、第２の臨界電流および第２の磁束を規定する、ＳＦＱ論理ゲート。
（項目２）
第１の入力フィルタをさらに備える、項目１に記載のＳＦＱ論理ゲート。
（項目３）
前記出力ゲートは、前記第２の入力ゲートと並列である、項目１に記載のＳＦＱ論理ゲート。
（項目４）
ＤＣ電流源と変圧器とを有する電源をさらに備える、項目１に記載のＳＦＱ論理ゲート。
（項目５）
前記交差連結された変圧器は、前記第１または前記第２の入力パルスのうちの少なくとも１つに対して、信号の反転を生じさせる、項目１に記載のＳＦＱ論理ゲート。
（項目６）
前記交差連結された変圧器は、前記入力ゲートまたは出力ゲートのうちの１つによって提供されるループインダクタンスと実質的に同様のループインダクタンスを提供する、項目１に記載のＳＦＱ論理ゲート。
（項目７）
前記第１の磁束と前記第２の磁束とは実質的に同一である、項目１に記載のＳＦＱ論理ゲート。
（項目８）
前記第１の臨界電流と前記第２の臨界電流とは、実質的に同一である、項目１に記載のＳＦＱ論理ゲート。
（項目９）
単一磁束量子論理ゲートを提供する方法であって、該方法は、
第１および第２の入力ゲートならびに出力ゲートを有する量子論理回路を提供することと、
該第１のゲートにおいて第１の入力パルスを受信することと、
第２の入力が該第２の入力ゲートにおいて受信されない場合に、該第１の入力パルスを該出力ゲートに伝播させるように、該単一磁束量子論理ゲートを方向付けることと、
第２の入力パルスが該第２の入力ゲートにおいて受信された場合に、該第１の入力パルスの該出力ゲートへの伝播を阻止するように、該量子論理ゲートを方向付けることと
を含む、方法。
（項目１０）
方向付けることは、信号電流を提供することを意味する、項目９に記載の方法。
（項目１１）
オフセット連結を介して、前記第１の入力ゲートと前記第２の入力ゲートとを接続することをさらに含む、項目９に記載の方法。
（項目１２）
前記第１の入力ゲートにおける前記第１の入力パルスの受信と実質的に同時に、第２の入力パルスが前記第２の入力ゲートにおいて受信された場合に、該第１の入力パルスの前記出力ゲートへの伝播を阻止するように、前記単一磁束量子論理ゲートを付勢することをさらに含む、項目９に記載の方法。
（項目１３）
第２の入力パルスが時間的に前記第１の入力に先行する場合に、該第１の入力パルスの前記出力ゲートへの伝播を阻止するように、前記単一磁束量子論理ゲートを付勢することをさらに含む、項目９に記載の方法。
（項目１４）
前記第１の入力パルスを伝播させるように前記単一磁束量子論理ゲートを方向付ける前記ステップは、第１の入力パルスが存在しないときに、前記第２の入力パルスの前記出力への伝播を向上させるように、オフセット信号を提供することをさらに含む、項目９に記載の方法。
（項目１５）
第２の入力パルスが前記第２の入力ゲートにおいて受信された場合に、前記第１の入力パルスの前記出力ゲートへの伝播を阻止するように、前記単一磁束量子論理ゲートを付勢する前記ステップは、前記第２の入力信号と結合し、前記第１の入力信号の該出力ゲートへの伝播を累積的に防止するオフセット信号を提供することをさらに含む、項目９に記載の方法。
（項目１６）
前記第１の入力ゲートは、第１の入力フィルタと並列に接続された第１のジョセフソン接合を備える、項目９に記載の方法。
（項目１７）
レジスタおよびＤＣ電流を介して、前記単一磁束量子論理回路に電力供給することをさらに含む、項目９に記載の方法。
（項目１８）
ＡＣ電源を介して充電される変圧器を介して、前記単一磁束量子論理回路に電力供給することをさらに含む、項目９に記載の方法。
（項目１９）
単一磁束量子（「ＳＦＱ」）論理ゲート回路であって、
第１のジョセフソン接合と並列に接続された第１の入力ゲートと、
第２のジョセフソン接合と並列に接続された第２の入力ゲートと、
該第１および該第２の入力ゲートと連絡している出力ゲートと、
該論理ゲート回路を付勢するオフセット連結と、
該第１のジョセフソン接合と該第２のジョセフソン接合とを接続する交差連結された変圧器と
を備える、ＳＦＱ論理ゲート回路。
（項目２０）
前記オフセット連結は、第１の磁束によって前記論理ゲート回路を付勢する、項目１９に記載のＳＦＱ論理ゲート。
（項目２１）
前記オフセット連結は、第１の磁束によって前記論理ゲート回路を付勢し、該第１の磁束は、第１の入力パルスの大きさの約半分である、項目１９に記載のＳＦＱ論理ゲート。
（項目２２）
前記第１の入力ゲートは、入力フィルタをさらに含む、項目１９に記載のＳＦＱ論理ゲート。
（項目２３）
前記交差連結された変圧器は、前記第２の入力ゲートにおいて受信された第２の入力パルスを反転させる、項目１９に記載のＳＦＱ論理ゲート。
（項目２４）
前記交差連結された変圧器は、第２の入力パルスが前記第２の入力ゲートにおいて受信された場合に、前記第１の入力パルスの前記出力ゲートへの伝播を阻止するために、該第２の入力ゲートを該第１の入力ゲートに相互接続する、項目１９に記載のＳＦＱ論理ゲート。
（項目２５）
前記オフセット連結は、第２の入力が前記第２の入力ゲートにおいて受信されない場合に、前記第１の入力パルスを前記出力ゲートに伝播させるように、前記単一磁束量子論理ゲートを付勢する、項目１９に記載のＳＦＱ論理ゲート。
（項目２６）
単一磁束量子（「ＳＦＱ」）論理併合ゲート回路であって、
第１の入力パルスを受信する第１の入力ゲートであって、第１のジョセフソン接合に連結されている第１の入力ゲートと、
第２の入力パルスを受信する第２の入力ゲートであって、第２のジョセフソン接合に連結されている第２の入力ゲートと、
一対の交差連結された変圧器であって、該第１のジョセフソン接合を該第２のジョセフソン接合に接続することにより、該第１の入力ゲートにおいて受信された第１の入力が、該第２の入力ゲートへの伝播を防止され、代わりに出力ゲートに方向付けられる、一対の交差連結された変圧器と
を備える、ＳＦＱ論理併合ゲート回路。
（項目２７）
前記一対の交差連結された変圧器は、到来パルス信号にパルス反転を提供するように配設される２つのループ変圧器を規定する、項目２６に記載のＳＦＱ論理併合ゲート。
（項目２８）
前記第１の入力パルスまたは前記第２の入力パルスのうちの少なくとも１つは、ＳＦＱパルスを規定する、項目２６に記載のＳＦＱ論理併合ゲート。
（項目２９）
前記出力は、前記第１の入力パルスまたは前記第２の入力パルスを含有する、併合された信号である、項目２６に記載のＳＦＱ論理併合ゲート。
（項目３０）
前記第１の入力パルスは、相互論理データ符号化を規定する、項目２６に記載のＳＦＱ論理併合ゲート。
（項目３１）
単一磁束量子（「ＳＦＱ」）論理ゲート回路であって、
第１の入力パルスおよび第２の入力パルスをそれぞれ受信する第１の入力ゲートおよび第２の入力ゲートであって、該第１の入力ゲートは、第１のジョセフソン接合に連結され、該第２の入力ゲートは、第２のジョセフソン接合に連結されている、第１の入力ゲートおよび第２の入力ゲートと、
該第１のジョセフソン接合を該第２のジョセフソン接合に接続する一対の交差連結された変圧器と、
該一対の交差連結された変圧器と連絡している第１の出力ゲートおよび第２の出力ゲートと、
オフセット連結であって、該オフセット連結は、１つのクロックサイクル中に１つだけの入力が受信されるときに、該第１の入力パルスまたは該第２の入力パルスのうちの１つを該第１の出力ゲートに方向付けるように該変圧器を付勢する、オフセット連結と
を備える、ＳＦＱ論理ゲート回路。
（項目３２）
オフセット連結をさらに備え、該オフセット連結は、１つのクロックサイクル中に１つだけの入力パルスが受信されると、前記第１の入力パルスまたは前記第２の入力パルスのうちの１つを前記第１の出力ゲートに方向付けるように前記変圧器を付勢する、項目３１に記載のＳＦＱ論理ゲート。
（項目３３）
前記オフセット連結は、１つのクロックサイクル中に前記第１および前記第２の入力パルスが受信されるときに、該第１の入力パルスおよび該第２の入力パルスを前記第２のゲートに方向付けるように前記変圧器を付勢する、項目３１に記載のＳＦＱ論理ゲート。
（項目３４）
前記第１の入力パルスは、相互論理データ符号化を規定する、項目３１に記載のＳＦＱ論理ゲート。
（項目３５）
前記一対の交差連結された変圧器は、到来パルス信号にパルス反転を提供するように配設される２つのループ変圧器を規定する、項目３１に記載のＳＦＱ論理ゲート。
（項目３６）
前記第１の入力パルスまたは前記第２の入力パルスのうちの少なくとも１つは、ＳＦＱパルスを規定する、項目３１に記載のＳＦＱ論理ゲート。
（項目３７）
前記オフセット連結は、誘導ループを提供するＤＣ電流源およびレジスタをさらに含む、項目３１に記載のＳＦＱ論理ゲート。
（項目３８）
前記オフセット連結は、第１の磁束によって前記論理ゲート回路を付勢し、該第１の磁束は、前記第１の入力パルスの大きさの約半分である、項目３１に記載のＳＦＱ論理ゲート。
（項目３９）
変圧器を介して前記論理ゲート回路にＡＣ電力を供給する電源をさらに備える、項目３１に記載のＳＦＱ論理ゲート。
（項目４０）
前記論理ゲート回路を計時するＡＣ電源をさらに備える、項目３１に記載のＳＦＱ論理ゲート。
（項目４１）
前記第１のジョセフソン接合は、前記第２のジョセフソン接合よりも低い臨界電流（Ｉｃ）を有するように選択される、項目３１に記載のＳＦＱ論理ゲート。
（項目４２）
前記第２の出力ゲートと比較して、前記第１の出力ゲートにより多くの電流を供給することをさらに含む、項目３１に記載のＳＦＱ論理ゲート。
（項目４３）
論理ゲートの出力を制御する方法であって、該方法は、
第１の入力ゲートにおいて第１の相互ＳＦＱパルスを受信し、第１のジョセフソン接合と連絡している第３のジョセフソン接合をトリガすることと、
第２の入力ゲートにおいて第２の相互ＳＦＱパルスを受信し、第４のジョセフソン接合と連絡している第２のジョセフソン接合をトリガすることと、
１つのクロックサイクル中に該第１の相互ＳＦＱパルスまたは該第２の相互ＳＦＱパルスのうちの１つだけが受信された場合に、該第１の相互ＳＦＱパルスまたは該第２の相互ＳＦＱパルスのうちの１つを第１の出力に方向付けるように、第１のバイアス電流を提供することと、
１つのクロックサイクル中に該第１および該第２の入力信号の両方が受信された場合に、該第２の相互ＳＦＱパルスを第２の出力に方向付けることと
を含む、方法。
（項目４４）
前記第１の相互ＳＦＱパルスの約半分の磁束を規定する第１のバイアス電流を提供することをさらに含む、項目４３に記載の方法。
（項目４５）
前記第２の相互ＳＦＱパルスの約半分の磁束を規定する第１のバイアス電流を提供することをさらに含む、項目４３に記載の方法。
（項目４６）
前記第１の相互ＳＦＱパルスおよび前記第２の相互ＳＦＱパルスを第２の出力に方向付ける前記ステップは、前記第２のジョセフソン接合よりも低い臨界電流（Ｉｃ）を有するように、前記第１のジョセフソン接合を構成することをさらに含む、項目４３に記載の方法。
（項目４７）
前記第１の相互ＳＦＱパルスおよび前記第２の相互ＳＦＱパルスを第２の出力に方向付ける前記ステップは、前記第２の出力ゲートと比較して、前記第１の出力ゲートにより多くの電力を供給することをさらに含む、項目４３に記載の方法。
（項目４８）
前記第１の相互ＳＦＱパルスおよび前記第２の相互ＳＦＱパルスを第２の出力に方向付ける前記ステップは、該第１および該第２のパルスを前記第１の出力ゲートに方向付けるために、オフセット連結を使用することをさらに含む、項目４３に記載の方法。
【図面の簡単な説明】
【００１１】
本開示のこれらおよび他の実施形態は、以下の例示的および非限定的な図を参照して記載され、この中で、同様の要素には同様の数字が付される。
【図１−１】図１Ａは、従来の相互量子論理ジョセフソン伝送線（「ＪＴＬ」）を示す。図１Ｂは、図１ＡのＪＴＬの信号応答を示す。
【図１−２】図１Ｃは、従来のオフセット連結を示す。
【図２Ａ】図２Ａは、本開示の一実施形態に従う論理ゲートの概略を示す。
【図２Ｂ】図２Ｂは、図２Ａの論理ゲートの回路図である。
【図３Ａ】図３Ａは、本開示の一実施形態に従う併合ゲートの概略図である。
【図３Ｂ】図３Ｂは、図３Ａの論理ゲートの回路図である。
【図４Ａ】図４Ａは、本開示の一実施形態に従うＡＮＤ／ＯＲゲートの概略図である。
【図４Ｂ】図４Ｂは、入力が受信される前の図４Ａの論理ゲート内の電流の流れを示す。
【図４Ｃ】図４Ｃは、第１の入力パルス後かつ出力前の、図４Ａの論理ゲート内の電流の流れを示す。
【図４Ｄ】図４Ｄは、第１の入力後および出力後の、図４Ａの論理ゲート内の電流の流れを示す。
【図４Ｅ】図４Ｅは、第１および第２の入力が受信された後およびＯＲ出力が提供された後の、図４Ａの論理ゲート内の電流の流れを示す。
【図４Ｆ】図４Ｆは、第１および第２の入力後および両方の出力ゲートにおける出力後の、図４Ａの論理ゲート内の電流の流れを示す。
【発明を実施するための形態】
【００１２】
図１Ａは、従来の相互量子論理回路を示す。特に、図１Ａの論理回路１００は、ジョセフソン接合１０４を有するジョセフソン伝送線（「ＪＴＬ」）である。インダクタ１０２を介してジョセフソン接合１０４へ入力パルスが提供される。インダクタ１０２は、入力信号に関連付けられたハーモニックを除去するために、選択的に追加されてもよい。一次ループ１０６および二次ループ１０８を含む変圧器１０５へ、ＡＣ電源が提供される。ゲートＱにおいてＪＴＬ１０５の出力が提供される。
【００１３】
図１Ｂは、図１ＡのＪＴＬの信号応答を示す。図１Ａおよび１Ｂを同時に参照すると、変圧器１０５へＡＣ電力が提供されると、回路は、インダクタ１０８において、台形の磁束Ｌｓによって示されるように電力供給される。インダクタ１０８が正の磁束１０９にある間にパルス入力信号が提供されると、図１Ｂのｂ１によって示されるように、ジョセフソン接合１０４上に電圧パルスが出現する。パルストレインｂ１は、正および負のパルスの両方を含有する。負のパルスは、インダクタ１０８が負の磁束である間、ジョセフソン接合の再設定を反映する。
【００１４】
図１Ｃは、従来のオフセット連結を示す。図１Ｃを参照すると、ノード１６０および１６２は、ＪＴＬまたは他の回路に接続できる浮遊端子である。インダクタ１５２と１５８とは、ＤＣ電流１５４が供給されると、相互インダクタンス（Ｌｍ）を形成する。図１Ｃのオフセット連結は、誘導ループ内にバイアス電流を確立するように使用できる。図１Ｃの回路によって提供される単一磁束量子の半分の磁束バイアスは、以下の式によって計算できる。
【００１５】
【数１】
0005422046.tif 000002
図２Ａは、概略的に、本開示の一実施形態に従う論理ゲートを示す。特に、図２Ａに概略的に示される回路は、いわゆるＡアンド・ノットＢ論理ゲートを提供する。Ａアンド・ノットＢゲートは、第１のゲートおよび第２のゲートにおいて入力を受信することにより動作する。第２のゲートにおいて同じクロックサイクル内で入力が受信されないが、第１のゲートにおいて入力が受信されると、受信された入力は、出力に方向付けられる。一方で、第１の入力ゲートにおいて第１の入力を受信する際に、同じクロックサイクル内の第２の入力ゲートにおいて第２の入力が受信されると、次には、論理ゲートは、出力を提供しない。概して、第２の入力は、先にならなければならないか、または第１のパルスと時間的にほぼ一致しなければならない。図２Ａの回路は、第１の入力Ａを受信するための第１の入力ゲート、および第２の入力Ｂを受信するための第２の入力ゲートを含む。入力ＡおよびＢのそれぞれは、大きさΦ０のＳＦＱパルスを規定できる。さらに、入力ＡおよびＢは、同じクロックサイクル中に受信されてもよい。図２Ａにおいて、各入力ゲートは、図１Ａに関連して記載されているものと同様のＲＱＬ  ＪＴＬに組み込まれてもよい。こうして、ＲＱＬ  ＪＴＬ２１０において入力が受信されてもよく、ＲＱＬ  ＪＴＬ２２０において入力Ｂが受信されてもよい。オフセット連結２３０は、図１Ｃにおいて記載されるように、従来のオフセット連結を含むことができる。
【００１６】
最後に、交差連結された変圧器２４０は、それぞれインダクタンスＬ１およびＬ２を提供し、連結定数ｋを有する第１および第２のインダクタを含む。交差連結された変圧器２４０は、第２の入力ゲートから到達する信号Ｂを反転させる。変圧器２４０のループインダクタンス（Ｌｌｏｏｐ）は、以下の式によって表すことができる。
【００１７】
【数２】
0005422046.tif 000003
式２において、
【００１８】
【化１】
0005422046.tif 000004
の項は、インダクタ間の相互インダクタンスを示す。連結定数は、１（ｕｎｉｔｙ）に近い（約０．９）と考えることができ、Ｌ１とＬ２とは、ほぼ等しいと考えることができる。したがって、ループインダクタンスＬｌｏｏｐは、１つずつ取られるインダクタンスＬ１またはＬ２よりもずっと小さい。オフセット連結によって設定される磁束バイアス電流は、以下の式で表すことができる。
【００１９】
【数３】
0005422046.tif 000005
式３において、電流Ｉは、インダクタＬ１およびＬ２における大きさとほぼ等しいが、これらの２つのインダクタと反対の方向に流れる。
【００２０】
第１の入力パルスＡがＲＱＬ  ＪＴＬ２２０に提供されると、入力パルスは、第２の入力パルスＢが同じクロックサイクル中にＡとして受信されない場合に、出力Ｑに方向付けられる。オフセット連結２３０は、入力ゲートＢへのパルスＡの伝播を無効にする。例示的な実施形態において、オフセット連結２３０は、ＲＱＬ  ＪＴＬ２１０における接合をトリガさせるＡＣ電力を増加させる。
【００２１】
式１に関して記載されているように、オフセット連結は、
【００２２】
【化２】
0005422046.tif 000006
のオーダーであり得、ここで、Φ０は、信号Ａの磁束出力を規定する。オフセット連結の磁束出力は、入力Ａの磁束出力と反対の方向に流れてもよく、磁束出力は、それに関連付けられた負の符号
【００２３】
【化３】
0005422046.tif 000007
を有する。一実施形態において、Φ０は、約２ｍＡｐＨの大きさを有する。
【００２４】
入力パルスＡと同じクロックサイクル中に入力パルスＢが提供される場合、入力パルスＢは、信号Ｂを反転させ、およびＱを通る出力の伝播を阻止する交差連結された変圧器２４０に方向付けられる。
【００２５】
本開示の代替の実施形態において、オフセット連結２３０は、回路から除去される。代わりに、入力Ｂが存在しない場合に、出力Ｑへの伝播Ａを可能にするように、ＲＱＬ  ＪＴＬ２１０および２２０において使用されるジョセフソン接合およびバイアスインダクタが選択される。
【００２６】
図２Ｂは、図２Ａの論理ゲートのための回路図である。図２Ａの回路２５０は、ＤＣ電流源およびインダクタ２５４および２５６を有する変圧器を介して磁束付勢される。インダクタ２５４と２５６とは、相互インダクタンスＬｍを介して回路２５０に電力供給する。ＤＣ電流源（Ｉｄｃ）およびインダクタ２５４ならびに２５６の組み合わせは、図２Ａのオフセット連結２３０を規定する。
【００２７】
入力ゲートＡおよびＢは、それぞれ、入力パルスＡおよびＢを受信する。入力フィルタ２５２および２６２は、それぞれ、入力ゲートＡおよびＢに選択的に追加されてもよい。インダクタ２５８および２６０は、第１のジョセフソン接合（ＪＪ１）と第２のジョセフソン接合（ＪＪ２）との間に配線接続され、図２Ａの交差連結された変圧器２４０を規定する。
【００２８】
回路２５０が入力パルスＡを受信すると、パルスは、インダクタ２５２を通って移動する。同じクロックサイクル中に、第２の入力ゲートに入力が受信されない場合、次いで、パルスＡは、出力Ｑに方向付けられ、その経路はオフセット連結２５１の磁束出力
【００２９】
【化４】
0005422046.tif 000008
によって強化される。オフセット連結２５１の出力は、ＪＪ１をトリガし、出力Ｑに伝播するように、パルスＡを促す。ＪＪ１のトリガは、オフセット連結２５１の磁束出力を
【００３０】
【化５】
0005422046.tif 000009
に反転させる。このことは、ＪＪ２を通る電流の流れを逆にし、ＪＪ２のトリガおよび入力Ｂへの信号の伝播が阻止される。
【００３１】
一方で、回路２５０が、同じクロックサイクル中に入力パルスＡおよび入力パルスＢを受信すると、入力Ｂは、ＪＪ２をトリガし、これにより、オフセット連結２５１の磁束出力を逆にして、
【００３２】
【化６】
0005422046.tif 000010
にする。このことは、ＪＪ１を通る電流の流れを逆にし、Ａの出力Ｑへの伝播が阻止される。この状況において、ジョセフソン接合ＪＪ２がトリガされ、パルス（Φ０）を回路Ｑに伝達する。Ｑにおいて、出力パルスは提供されない。回路２５０への入力は相互的なものである、すなわち、各正の入力パルスの後において、ジョセフソン接合を効率的にリセットする負の入力パルスが生じる。言い換えると、正のサイクル中にゲートに格納される残留信号は、入力パルスの負のサイクルにおいて除去される。
【００３３】
図３Ａは、本開示の一実施形態に従う併合ゲートの概略図である。図３Ａの併合ゲートは、上記の回路セグメントを用いて構築できる。図３において、ループ変圧器のパルス反転特性は、入力パルスを出力へと誘導し、これが対向する入力ゲートに伝播することを阻止する。
【００３４】
図３Ａの回路３００は、それぞれ入力パルスＡおよびＢを受信するための入力ゲート３０１および３０２を含む。ＪＴＬ３１０は、入力ゲート３０１と連絡し、ＪＴＬ３２０は、入力ゲート３０２と連絡している。ＪＴＬ３１０または３２０のいずれかは、上記のもの等のＲＱＬ  ＪＴＬを規定できる。回路３４０は、入力ゲート３０１において受信された入力Ａが入力ゲート３０２への伝播を阻止され、代わりに、出力Ｑに方向付けられるように、ＪＴＬ３１０と３２０とを接続する一対の交差連結された変圧器を含む。交差連結された変圧器３４０は、インダクタＬ１、Ｌ２、Ｌ３およびＬ４を含む。インダクタＬ１とＬ４とは、相互インダクタンスを形成し、インダクタＬ３とＬ２とは、相互インダクタンスを形成する。
【００３５】
入力パルスがＪＴＬ３１０において受信されると、入力Ａは、出力ＱをトリガするインダクタＬ２を通して電流を伝達する。これはさらに、インダクタＬ４を通して接地に電流を送る。出力Ｑがトリガされると、インダクタＬ１を通る２つの等しいが対向する電流が規定される。第一に、３３０においてジョセフソン接合によって生成されるＢ入力を通る左から右への電流が存在する。さらに、インダクタＬ４からＬ１への連結である右から左への電流（第１の電流を相殺する）が存在する。変圧器は、効率的に、入力Ｂへ向かう左から右への電流を相殺する。回路３００は対称形であるため、入力ゲートＢにおいて入力が受信されるときに、同様の電流が流れる。
【００３６】
同じクロックサイクルにおいてＡおよびＢの入力が受信された場合、連結は、Ｑにおいて２つの出力パルスを生成するように動作する。しかし、Ｑの出力は、トリガされると、ＲＱＬ  ＪＴＬのそれぞれにおけるジョセフソン接合のそれぞれにおける電力が不足するので、２回移動することが阻止される。従って、この動作モードの動作マージンは比較的小さい。
【００３７】
図３Ｂは、図３Ａの論理ゲートのための回路図である。図３Ｂの回路３５０は図３Ａの回路３００と同一であり、ＲＱＬ  ＪＴＬの回路構成要素は、図１Ａに図示されているものと同様であることが企図される。
【００３８】
図４Ａは、本開示の一実施形態に従うＡＮＤ／ＯＲゲートの概略図である。図４Ａの回路４００は、それぞれ、入力ゲート４０１および４０２においてパルス信号ＡおよびＢを受信する。各入力信号は、それぞれのＪＴＬ４１０または４２０のうちの１つに方向付けられる。各ＪＴＬは、例えばＲＱＬ  ＪＴＬを規定できる。一対の交差連結された変圧器は、ＪＴＬ４１０に関連付けられた第１のジョセフソン接合（図示せず）を、ＪＴＬ４２０に関連付けられた第２のジョセフソン接合（図示せず）に接続する。
【００３９】
ループ変圧器４４０のパルス反転特性は、クロックサイクル内に１つだけのパルスが受信された場合、２つの出力のうちの１つに入力パルスを誘導し、入力パルスが対向する入力に伝播することを阻止する。クロックサイクル内において、第１の入力パルスは「ＯＲ」出力をトリガし、第２の入力パルスは「ＡＮＤ」出力をトリガする。つまり、第１のクロックサイクルにおいて入力パルスＡが受信され、第２のクロックサイクルにおいて入力パルスＢが受信された場合、入力パルスは、次に、および受信した順に、出力Ｑ１に方向付けられる。このように、論理ゲート４００は、出力Ｑ１に対してＯＲゲートとして動作する。
【００４０】
一方で、同じ出力パルス中に入力Ａおよび入力Ｂが受信された場合、次に、出力が出力ゲートＱ１およびＱ２に方向付けられ、論理ユニットはＱ２に対してＡＮＤゲートとして作用する。クロックサイクル内において、第１の入力パルスは「ＯＲ」出力をトリガし、第２の入力パルスは「ＡＮＤ」出力をトリガする。この動作は、オフセット連結回路４５０によって強化される。
【００４１】
Ｑ１（ＯＲ出力）を事前に付勢するオフセット連結４５０を除いて、Ｑ１およびＱ２は対称形であることが、図４Ａから明らかである。言い換えると、オフセット連結４５０は、電流をＱ１に方向付ける。ループ変圧器４４０は、さらに、１つの入力の対向する入力への伝播を阻止する。こうして、入力パルスＡは、入力ゲート４０２に伝播せず、入力パルスＢは、ゲート４０１に伝播しない。代わりに、入力Ａと同じクロックサイクル内においてパルスＢが受信されると、オフセット連結４５０は、符号を変更し、ゲートＱ２において出力が生じさせられる。
【００４２】
出力Ｑ１およびＱ２は、ＲＱＬ  ＪＴＬ４３０に関連付けられた第１のジョセフソン接合（図示せず）をＪＴＬ４６０に関連付けられた第２のジョセフソン接合（図示せず）にトリガする。
【００４３】
図４Ｂは、入力を受信する前における、図４Ａの論理ゲート内の電流の流れを示す。オフセット連結４５０の横の矢印４５１によって示されるように、オフセット連結は、出力ゲートＱ２（および出力）から離れる方向、および出力ゲートＱ１（または出力）の方向に電流を誘導する。
【００４４】
図４Ｃは、第１の入力パルス後およびなんらかの出力前の、図４Ａの論理ゲート内の電流の流れを示す。図４Ｃにおいて、入力パルスＡは、矢印によって示される。入力は、両方の出力、つまり、出力Ｑ１およびＱ２に電流を誘導する。しかしながら、オフセット連結４５０からの電流（矢印４５１を参照）は、入力パルスを出力Ｑ１に誘導する。インダクタＬ１−Ｌ４のそれぞれにおける電流の流れは、矢印によって象徴的に示される。ループ変圧器４４０のインダクタンスは、入力パルスＡの入力ゲート４０２への伝播を阻止する。
【００４５】
図４Ｄは、第１の入力後およびＯＲ出力（つまりゲートＱ１における出力）後の図４Ａの論理ゲート内の電流の流れを示す。図４Ｄにおいて、オフセット連結は、入力パルスＡをＱ１（つまりＯＲ出力）に誘導する。それぞれの矢印で示されるように、インダクタＬ１およびＬ４において少量の漏電が見られる。さらに、オフセット連結内の電流の流れが、次に、矢印４５３によって示されるように、逆向きになる。入力ゲート４０２および出力ゲートＱ２方向へのリーク電流は、比較的小さい。
【００４６】
図４Ｅは、第１および第２の入力後およびＯＲ出力後の図４Ａの論理ゲートにおける電流の流れを示す。図４Ｅにおいて、回路４００が第１の入力パルスＡに応答して、Ｑ１においてパルスを出力した後、第２の入力パルスＢが提供される。入力は、出力Ｑ１およびＱ２の両方へ電流を誘導する。矢印４５３に示されるように、オフセット連結４５０は、両電流を出力Ｑ２（つまりＡＮＤ出力）に誘導する。
【００４７】
図４Ｆは、全く１つのクロックサイクルにおける、第１および第２の入力後および両出力ゲートにおける出力後の、図４Ａの論理ゲートにおける電流の流れを示す。示されるように、オフセット連結４５０は、次に、出力ゲートＱ１方向に方向付けられたオフセットバイアス４５１を有し、ゲート内のインダクタを介して設定される他の電流は存在しない。入力ＡおよびＢの間のタイミングは重要ではない。こうして、２つの同時の入力により、ゲートの動作の原理に違反せずに出力を生じさせる。回路４００への入力は相互的なものであり、つまり、各正の入力パルスの後で、ジョセフソン接合を効率的にリセットする負の入力パルスが生じる。言い換えると、正のサイクル中にゲートに格納される残留信号は、入力パルスの負のサイクルにおいて除去される。
【００４８】
本開示の原理が、本明細書に示される例示的な実施形態に関連して図示されているが、本開示の原理はこれらに限定されず、その任意の修正、変形または置換を含む。
【図１−１】
0005422046.tif 000011
【図１−２】
0005422046.tif 000012
【図２Ａ】
0005422046.tif 000013
【図２Ｂ】
0005422046.tif 000014
【図３Ａ】
0005422046.tif 000015
【図３Ｂ】
0005422046.tif 000016
【図４Ａ】
0005422046.tif 000017
【図４Ｂ】
0005422046.tif 000018
【図４Ｃ】
0005422046.tif 000019
【図４Ｄ】
0005422046.tif 000020
【図４Ｅ】
0005422046.tif 000021
【図４Ｆ】
0005422046.tif 000022