(57)【特許請求の範囲】
【請求項１】
第１の入力端子にベースが接続された第１のトランジスタのエミッタと第２の入力端子にベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタのエミッタとを第１の定電流源に共通接続し、前記第１および第２のトランジスタのコレクタを負荷に接続した差動増幅回路と、
前記第１の入力端子の電位が前記第１のトランジスタのエミッタの電位よりも第１の所定値以上高くならないときは前記第１の定電流源による電流に対して減算する第１の電流を供給し、前記第１の所定値以上高くなると該第１の電流の供給を停止する第１の減算電流供給回路と、
を備えることを特徴とする演算増幅器。
【請求項２】
請求項１に記載の演算増幅器において、
前記第２の入力端子の電位が前記第２のトランジスタのエミッタの電位に対して第２の所定値以上高くならないときは前記第１の定電流源による電流に対して減算する第２の電流を供給し、前記第２の所定値以上高くなると該第２の電流の供給を停止する第２の減算電流供給回路、
を備えることを特徴とする演算増幅器。
【請求項３】
請求項１に記載の演算増幅器において、
前記第１の減算電流供給回路は、前記第１のトランジスタと反対の導電型の２個のトランジスタのエミッタを第２の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第１のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースとコレクタを前記第１のトランジスタのエミッタに接続してなることを特徴とする演算増幅器。
【請求項４】
請求項２に記載の演算増幅器において、
前記第２の減算電流供給回路は、前記第２のトランジスタと反対の導電型の２個のトランジスタのエミッタを第３の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第２のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースとコレクタを前記第２のトランジスタのエミッタに接続してなることを特徴とする演算増幅器。
【請求項５】
請求項１乃至４のいずれか１つに記載の演算増幅器において、
前記トランジスタをＭＯＳトランジスタに置き換え、前記ベースをゲートに、前記エミッタをソースに、前記コレクタをドレインにそれぞれ置き換えたことを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スルーレート増大を図った演算増幅器に関するものである。
【背景技術】
【０００２】
演算増幅器では、高速かつ安定性の高いパルス応答特性を持つことが理想とされる。一般的な演算増幅器では、帰還回路での安定性を確保するための位相補償用コンデンサが備え付けられており、高速化するためには、このコンデンサの容量を小さくするか、このコンデンサに流れる電流を増大させる必要がある。しかし、これらの方法で高速化を実現しようとすると、演算増幅器の安定性が低下する。
【０００３】
図９に、特許文献１の図５に記載の演算増幅器１０の構成例を示す。この演算増幅器は、高電圧電源線Ｖ＋と低電圧電源線Ｖ−の電圧範囲内で、正転入力端子ＩＮ＋と反転入力端子ＩＮ−の間に入力された電圧信号の差分を増幅し、単相の電圧信号として出力する差動増幅回路と、単相の電圧信号を増幅して出力する高入力インピーダンスの電圧増幅器Ｇｍ、増幅された電圧信号を低出力インピーダンスで出力端子ＯＵＴに出力するためのバッファ回路ＢＦ、増幅された電圧信号の周波数特性に極をつくることで位相余裕を増加させ、帰還回路構成時の演算増幅器の安定性を保つ位相補償用コンデンサＣｃで構成される。
【０００４】
ここで、Ｑ１、Ｑ２はＰＮＰ型のトランジスタ、Ｑ３、Ｑ４はＮＰＮ型のトランジスタ、ＣＳ１は電流Ｉ１の定電流源であり、トランジスタＱ１，Ｑ２と定電流源ＣＳ１は差動回路を構成し、トランジスタＱ３，Ｑ４は能動負荷としてカレントミラー回路を構成する。これらトランジスタＱ１〜Ｑ４と定電流源ＣＳ１で差動増幅回路が構成される。
【０００５】
上記のように構成された演算増幅器を、図２に示すように、反転入力端子ＩＮ−と出力端子ＯＵＴの間を直結してボルテージホロアを構成し、低電圧ＶＬが入力されていた正転入力端子ＩＮ＋に、高電圧ＶＨ（＞ＶＬ）のパルス信号が入力されたときの動作を説明する。
【０００６】
最初は、端子ＩＮ＋とＩＮ−は電圧ＶＬで同電位である。次に、端子ＩＮ＋に電圧ＶＨが任意のパルス立ち上がり速度で印加されると、トランジスタＱ１がオフ状態でトランジスタＱ２がオン状態となり、定電流源ＣＳ１から流れる電流Ｉ１が全てトランジスタＱ２に流れる。電流Ｉ１はトランジスタＱ３とＱ４によって構成されたカレントミラー回路によってミラーされ、トランジスタＱ３のコレクタ電流ＩＣ３の値はＩ１となる。ここでトランジスタＱ１はオフ状態であるため、トランジスタＱ１のコレクタ電流はゼロである。また電圧増幅器Ｇｍは高入力インピーダンスであるため、コレクタ電流ＩＣ３はコンデンサＣｃからの引き込み電流となり、コンデンサＣｃを充電させ、Ｐ点の電位を上昇させる。Ｐ点から出力端子ＯＵＴまではバッファ回路ＢＦの構成であるので、出力端子ＯＵＴの電位である出力電圧ＶＯＵＴもＰ点の電位に追従して上昇する。このとき、Ｐ点の電位と出力電圧ＶＯＵＴは、ある速度で電圧ＶＨに達する。この速度は、パルス応答速度としてスルーレートＳＲとも呼ばれ、電流Ｉ１がコンデンサＣｃを充電する次の式で定義される。
0005406634.tif 000002
このスルーレートＳＲの値が大きいほど、パルス応答速度が速い。
【０００７】
従来の技術では、式（１）を参考に、スルーレートＳＲを増大させるために、電流Ｉ１の値を大きくするか、コンデンサＣｃの値を小さくする方法を用いてきた。しかし上記のような手法でスルーレートＳＲを増大させると、演算増幅器の安定性の指標である位相余裕が減少し、出力電圧ＶＯＵＴに振動が発生し、動作の安定性が損なわれる問題がある。
【０００８】
この問題を解決し、演算増幅器の安定性を損なうことなく、スルーレートを増加させる回路が特許文献１の図１，図２に記載されている。図１のスルーレート増大回路は、電流源を含む２組の差動対とカレントミラー回路により構成される。このスルーレート増大回路の特徴は、各入力端子に接続された各差動対の一方のトランジスタのエミッタにダイオードが接続されていることである。この非平衡な差動対により入力端子間電位差Ｖdifを検出する。カレントミラー回路の出力は、演算増幅器の差動増幅回路のエミッタ共通接続点に接続されている。
【０００９】
これらにより、入力端子間電位差Ｖdifが約０．５Ｖを超えたときに、差動増幅回路に電流を追加供給し始め、コンデンサンＣｃを充電する電流を増加させることで、スルーレートを増大させる。また、入力端子間電位差Ｖdifが約０．５Ｖ未満の場合は、このスルーレート増大回路から差動増幅回路へは電流が供給されないため、演算増幅器の安定性は損なわれない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第２８１２１０３号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図９を用いて説明した従来の演算増幅器では、式(1)を参考にスルーレートを増大させるために、電流Ｉ１を大きくするか、コンデンサＣｃを小さくすると、動作の安定性が損なわれる問題があった。また、この問題の改善を図った特許文献１の図１および図２では、従来の演算増幅器に加えて、６つのトランジスタと２つのダイオードと２つの定電流源からなる差動対とカレントミラー回路を挿入する必要があり、回路規模が大きくなる欠点があった。
【００１２】
本発明の目的は、小さな回路規模で回路の安定性を保持したままスルーレートを増大させた演算増幅器を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明の演算増幅器は、第１の入力端子にベースが接続された第１のトランジスタのエミッタと第２の入力端子にベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタのエミッタとを第１の定電流源に共通接続し、前記第１および第２のトランジスタのコレクタを負荷に接続した差動増幅回路と、前記第１の入力端子の電位が前記第１のトランジスタのエミッタの電位よりも第１の所定値以上高くならないときは前記第１の定電流源による電流に対して減算する第１の電流を供給し、前記第１の所定値以上高くなると該第１の電流の供給を停止する第１の減算電流供給回路と、を備えることを特徴とする。
【００１４】
請求項２にかかる発明は、請求項１に記載の演算増幅器において、前記第２の入力端子の電位が前記第２のトランジスタのエミッタの電位に対して第２の所定値以上高くならないときは前記第１の定電流源による電流に対して減算する第２の電流を供給し、前記第２の所定値以上高くなると該第２の電流の供給を停止する第２の減算電流供給回路、を備えることを特徴とする。
【００１５】
請求項３にかかる発明は、請求項１に記載の演算増幅器において、前記第１の減算電流供給回路は、前記第１のトランジスタと反対の導電型の２個のトランジスタのエミッタを第２の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第１のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースとコレクタを前記第１のトランジスタのエミッタに接続してなることを特徴とする。
【００１６】
請求項４にかかる発明は、請求項２に記載の演算増幅器において、前記第２の減算電流供給回路は、前記第２のトランジスタと反対の導電型の２個のトランジスタのエミッタを第３の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第２のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースとコレクタを前記第２のトランジスタのエミッタに接続してなることを特徴とする。
【００１７】
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の演算増幅器において、前記トランジスタをＭＯＳトランジスタに置き換え、前記ベースをゲートに、前記エミッタをソースに、前記コレクタをドレインにそれぞれ置き換えたことを特徴とする。
【００１８】
請求項６にかかる発明は、請求項２に記載の演算増幅器において、前記第２の加算電流供給回路は、前記第２のトランジスタと同じ導電型の２個のトランジスタのエミッタを第３の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第２のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースとコレクタを前記第２のトランジスタのエミッタに接続してなることを特徴とする。
【００１９】
請求項７にかかる発明は、請求項１に記載の演算増幅器において、前記第１の加算電流供給回路は、前記第１のトランジスタと同じ導電型の２個のトランジスタのエミッタを第２の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第１のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースを前記第１のトランジスタのエミッタに接続するとともにコレクタを前記第２のトランジスタのコレクタに接続してなることを特徴とする。
【００２０】
請求項８にかかる発明は、請求項２に記載の演算増幅器において、前記第２の加算電流供給回路は、前記第２のトランジスタと同じ導電型の２個のトランジスタのエミッタを第３の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第２のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースを前記第２のトランジスタのエミッタに接続するとともにコレクタを前記第１のトランジスタのコレクタに接続してなることを特徴とする。
【００２１】
請求項９にかかる発明は、請求項３に記載の演算増幅器において、前記第１の減算電流供給回路は、前記第１のトランジスタと反対の導電型の２個のトランジスタのエミッタを第２の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第１のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースとコレクタを前記第１のトランジスタのエミッタに接続してなることを特徴とする。
【００２２】
請求項１０にかかる発明は、請求項４に記載の演算増幅器において、前記第２の減算電流供給回路は、前記第２のトランジスタと反対の導電型の２個のトランジスタのエミッタを第３の定電流源に共通接続し、該２個のトランジスタの一方のトランジスタのベースを前記第２のトランジスタのベースに接続するとともにコレクタを電源端子に接続し、他方のトランジスタのベースとコレクタを前記第２のトランジスタのエミッタに接続してなることを特徴とする。
【００２３】
請求項１１にかかる発明の演算増幅器は、第１の入力端子にベースが接続された第１のトランジスタのエミッタと第２の入力端子にベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタのエミッタとを第１の定電流源に接続し、前記第１および第２のトランジスタのコレクタを第１の負荷に接続した第１の差動増幅回路と、前記第２の入力端子にベースが接続され前記第１のトランジスタと反対の導電型の第３のトランジスタのエミッタと前記第１の入力端子にベースが接続され前記第３のトランジスタと同一導電型の第４のトランジスタのエミッタとを第４の定電流源に接続し、前記第３および第４のトランジスタのコレクタを第２の負荷に接続した第２の差動増幅回路と、前記第２の入力端子の電位が前記第２のトランジスタのエミッタの電位よりも第１の所定値以上高くなると前記第１の定電流源による電流に対して追加する第１の電流を供給する第１の加算電流供給回路と、を備えることを特徴とする。
【００２４】
請求項１２にかかる発明は、請求項１１に記載の演算増幅器において、前記第２の入力端子の電位が前記第３のトランジスタのエミッタの電位よりも第２の所定値以上低くなると前記第４の定電流源による電流に対して追加する第２の電流を供給する第２の加算電流供給回路と、を備えることを特徴とする。
【００２５】
請求項１３にかかる発明は、請求項１乃至１２のいずれか１つに記載の演算増幅器において、前記トランジスタをＭＯＳトランジスタに置き換え、前記ベースをゲートに、前記エミッタをソースに、前記コレクタをドレインにそれぞれ置き換えたことを特徴とする。
【発明の効果】
【００２６】
本発明によれば、入力電圧が遷移する際にのみ、差動増幅回路の動作電流が一時的に増大するため、動作の安定性を損なうことなく、スルーレートを増大させることができる。この特性を得るために必要な素子数は、立ち上がり又は立ち下がりの一方に適用するときは２つのトランジスタと１つの定電流源のみであり、立ち上がりおよび立ち下りの両方に適用するときはその倍の４つのトランジスタと２つの定電流源のみである。よって、特許文献１に記載の対策より素子数を大幅に低減（立ち上がりおよび立ち下りに適用するときは４素子だけ減少）することができ、回路規模を小さくできる特長がある。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施例の演算増幅器を示す回路図である。
【図２】各実施例および従来例の演算増幅器をボルテージホロアとして構成した回路図である。
【図３】各実施例および従来例の演算増幅器を図２のボルテージホロア構成で動作させたときの各入力および出力電圧の時間変化特性図である。
【図４】各実施例および従来例の演算増幅器を図２のボルテージホロア構成で動作させたときのスルーレートの時間変化特性図である。
【図５】本発明の第２の実施例の演算増幅器を示す回路図である。
【図６】本発明の第３の実施例の演算増幅器を示す回路図である。
【図７】本発明の第４の実施例の演算増幅器を示す回路図である。
【図８】本発明の第５の実施例を示す回路図である。
【図９】従来の演算増幅器の回路図である。
【発明を実施するための形態】
【００２８】
＜第１の実施例＞
図１に第１の実施例の演算増幅器１０Ａを示す。本実施例の演算増幅器１０Ａの回路構成を説明する。ただし、図９で説明したものと同じものには同じ符号を付け、その詳しい説明は省略する。本実施例は、図９で説明した演算増幅器１０に対して、さらに、ＰＮＰ型のトランジスタＱＡ１，ＱＡ２，ＱＡ３，ＱＡ４と、定電流源ＣＳ２,ＣＳ３を追加したものである。
【００２９】
トランジスタＱＡ１は、ベースが正転入力端子ＩＮ＋に、コレクタが低電圧電源線Ｖ−に、エミッタが定電流源ＣＳ２に接続されている。トランジスタＱＡ２は、ベースとコレクタがトランジスタＱ１，Ｑ２のエミッタに、エミッタが定電流源ＣＳ２に接続されている。トランジスタＱＡ３は、ベースが反転入力端子ＩＮ−に、コレクタが低電圧電源線Ｖ−に、エミッタが定電流源ＣＳ３に接続されている。トランジスタＱＡ４は、ベースとコレクタがトランジスタＱ１，Ｑ２のエミッタに、エミッタが定電流源ＣＳ３に接続されている。定電流源ＣＳ２の電流はＩ２、定電流源ＣＳ３の電流はＩ３である。電流Ｉ２，Ｉ３の電流値は、Ｉ２＝Ｉ３であっても、Ｉ２≠Ｉ３であってもよい。本実施例の演算増幅器１０Ａの入力段は、上記したトランジスタＱ１，Ｑ２，ＱＡ１〜ＱＡ４、定電流源ＣＳ１〜ＣＳ３で構成されている。また、トランジスタＱ３とＱ４はカレントミラー回路構成で能動負荷として働き、この能動負荷から出力端子ＯＵＴまでの構成は図９と同じである。
【００３０】
請求項１，２，５，６と本実施例の関係は、差動増幅回路はトランジスタＱ１〜Ｑ４と定電流源ＣＳ１からなる回路に相当し、第１の加算電流供給回路はトランジスタＱＡ１，ＱＡ２と定電流源ＣＳ２からなる回路に相当し、第２の加算電流供給回路はトランジスタＱＡ３，ＱＡ４と定電流源ＣＳ３からなる回路に相当する。
【００３１】
本実施例での追加素子数はトランジスタ４素子と定電流源２素子の合計６素子である。特許文献１ではスルーレートを増大させるためには少なくとも１０素子を追加する必要があった。したがって、本実施例の方が４素子少ない追加素子数でスルーレートを増大させることができるため、回路を小規模化できる長所を持つ。
【００３２】
上記のようにして構成される演算増幅器１０Ａを、図２に示すように、反転入力端子ＩＮ−と出力端子ＯＵＴを接続してボルテージホロアを構成し、低電圧ＶＬが入力されていた正転入力端子ＩＮ＋に高電圧ＶＨのパルス信号が入力されたときの動作を、図３の正転入力端子ＩＮ＋の電位ＶＩＮ＋、反転入力端子ＩＮ−の電位ＶＩＮ−および出力電圧ＶＯＵＴの時間変化と、図４のスルーレートＳＲの時間変化を用いて説明する。なお、図３、図４では実線が本実施例の特性であり、破線が図９の従来例の特性である。
【００３３】
まず、時刻ｔ０〜ｔ１では、入力電圧ＶＩＮ＋とＶＩＮ−は同電位ＶＬである。このときトランジスタＱＡ１とＱＡ２の差動対では、ＱＡ１がオン状態、ＱＡ２がオフ状態であり、定電流源ＣＳ２より流れる電流Ｉ２は全てトランジスタＱＡ１に流れ、トランジスタＱ１とＱ２のエミッタに電流Ｉ２は供給されない。同様に、トランジスタＱＡ３とＱＡ４の差動対では、トランジスタＱＡ３がオン状態、トランジスタＱＡ４がオフ状態であり、定電流源ＣＳ３より流れる電流Ｉ３は全てトランジスタＱＡ３に流れ、トランジスタＱ１とＱ２のエミッタに電流Ｉ３は供給されない。したがって、時刻ｔ０からｔ１までの差動増幅回路の状態は従来例と同じであり、演算増幅器１０Ａの安定性も従来例と同じである。
【００３４】
次に、時刻ｔ１で正転入力端子ＩＮ＋に電圧ＶＨが任意のパルス立ち上がり速度で印加され、時刻ｔ２で正転入力端子ＩＮ＋と反転入力端子ＩＮ−の入力端子間電位差Ｖdifが約０．５Ｖに達するまでの状態を説明する。この約０.５Ｖは次式より得た、差動増幅回路のトランジスタＱＡ１に流れていた電流Ｉ２がトランジスタＱＡ２に流れ始める電位差である。
0005406634.tif 000003
【００３５】
ここでＶBEQ2はトランジスタＱ２のベースとエミッタ間電位差であり約０．６Ｖ、Ｖｔ（＝ｋＴ／ｑ）は熱電位であり約０．０２６Ｖである。時刻ｔ１とｔ２の間では、トランジスタＱ１がオフ状態、トランジスタＱ２がオン状態となり、定電流源ＣＳ１から流れる電流Ｉ１が全てトランジスタＱ２に流れる。また、トランジスタＱＡ１とＱＡ２、トランジスタＱＡ３とＱＡ４の状態は、時刻ｔ０からｔ１までの状態と変わらない。したがって、トランジスタＱ４のコレクタ電流ＩＣ４＝Ｉ１となり、トランジスタＱ３には電流ＩＣ４がミラーされるので、トランジスタＱ３のコレクタ電流ＩＣ３は「ＩＣ３＝Ｉ１」となる。このときのスルーレートは、図４に示されるように従来例と同じであり、式(1)で表わされる。
【００３６】
時刻ｔ２で入力端子間電位差Ｖdifが約０.５Ｖより大きくなると、電流Ｉ２はトランジスタＱＡ２に流れ始め、差動増幅回路にその電流Ｉ２が供給され始める。その後、入力端子間電位差Ｖdifが約０．７以上になったとき、電流Ｉ２は全てトランジスタＱＡ２を通し、差動増幅回路に供給される。この約０．７Ｖは次式より得た値である。
0005406634.tif 000004
【００３７】
一方、トランジスタＱＡ３とＱＡ４の差動対では状態に変化はない。またトランジスタＱ１とＱ２の状態は、トランジスタＱ１が引き続きオフ状態であるのに対して、トランジスタＱ２には電流Ｉ１とトランジスタＱＡ２より供給された電流１２が流れる。したがって、トランジスタＱ４のコレクタ電流ＩＣ４は、「ＩＣ４＝Ｉ１＋Ｉ２」となる。ここで、トランジスタＱ３とＱ４はカレントミラー構成であるため、トランジスタＱ３のコレクタ電流ＩＣ３も、「ＩＣ３＝Ｉ１＋Ｉ２」となる。このときのスルーレートは次式で表わされる。
0005406634.tif 000005
【００３８】
この式で表されるスルーレートは、従来例である式(1)のスルーレートと比べて、Ｉ２／Ｃｃだけ大きな値となる。よって、図３に示すように出力電圧ＶＯＵＴのパルスの立ち上がりが急峻となり、図４の実線に示すようにスルーレートが増大する。一方、図４の破線で示したように、従来例では電流Ｉ２の供給がないため、スルーレートは時刻ｔ２以前と同じ大きさである。
【００３９】
次に、時刻ｔ３で入力端子間電位差Ｖdifが約０．５Ｖより小さくなった場合の動作を説明する。このとき、トランジスタＱＡ１とＱＡ２の差動対では、トランジスタＱＡ１がオン状態、トランジスタＱＡ２がオフ状態となり、電流Ｉ２は全てトランジスタＱＡ１に流れ、差動増幅回路に電流Ｉ２は供給されない。一方、トランジスタＱＡ３とＱＡ４の差動対の状態に変化はない。また、トランジスタＱ１はオフ状態のままで、トランジスタＱ２に電流Ｉ１が流れる。したがって、トランジスタＱ４のコレクタ電流ＩＣ４は、「ＩＣ４＝Ｉ１」となる。このときのスルーレートは従来例と同じであり、式(1)で表わされる。その後、時刻ｔ４で正転入力電圧ＶＩＮ＋と出力電圧ＶＯＵＴは同電位ＶＨとなる。一方、従来例ではスルーレートが増加しないため、本実施例より遅れて時刻ｔ５で正転入力電圧ＶＩＮ＋と出力電圧ＶＯＵＴは同電位ＶＨとなる。
【００４０】
次に、高電圧ＶＨが入力していた正転入力端子ＩＮ＋に、低電圧ＶＬのパルス信号が入力されたときの動作を説明する。時刻ｔ６で端子ＩＮ＋に電圧ＶＬが任意のパルス立ち下がり速度で印加され、時刻ｔ７で入力端子間電位差Ｖdifが約０．５Ｖに達するまでの状態を説明する。この約０．５Ｖは、トランジスタＱＡ４に電流Ｉ３が流れ始める入力端子間電位差Ｖdifであり、式(2)の電圧ＶBEQ2をトランジスタＱ１のベースとエミッタ間の電位差ＶBEQ1に置き換えた式で表される。
【００４１】
時刻ｔ６とｔ７の間では、トランジスタＱ１がオン状態でＱ２がオフ状態となり、電流Ｉ１は全てトランジスタＱ１に流れる。また、トランジスタＱＡ１とＱＡ２、トランジスタＱＡ３とＱＡ４の状態は、時刻ｔ３の状態から変わらない。ここで、トランジスタＱ２はオフ状態であるため、トランジスタＱ２には電流が流れず、トランジスタＱ４にも電流が流れない。トランジスタＱ３とＱ４はカレントミラー構成であるため、トランジスタＱ３にも電流が流れず、トランジスタＱ１のコレクタ電流ＩＣ１（＝Ｉ１）はコンデンサＣｃに流れ込む。これにより、Ｐ点の電位が低下し、出力電圧ＶＯＵＴもＰ点の電位に追従して低下し始める。この様子は、図３の時刻ｔ６とｔ７間の出力電圧ＶＯＵＴの波形に示されている。このときのスルーレートは従来例と同じであり、式(1)で表わされる。
【００４２】
時刻ｔ７で入力端子間電位差Ｖdifが約０．５Ｖより大きくなると、電流Ｉ３はトランジスタＱＡ４を通して差動増幅回路に流れ始める。その後、入力端子間電位差Ｖdifが約０．７Ｖより大きくなると、電流Ｉ３は全てトランジスタＱＡ４を通して差動増幅回路に流れる。この約０．７Ｖという値は、式(３)のＶBEQ2をＶBEQ1に置き換えた式で表される。一方、トランジスタＱＡ１とＱＡ２の差動対では状態に変化はない。電流Ｉ３が差動増幅回路に流れるため、トランジスタＱ１には電流Ｉ１とＩ３が流れる。
【００４３】
一方、トランジスタＱ２はオフ状態のままであり、電流は流れない。またトランジスタＱ３とＱ４の状態は変化なく、トランジスタＱ３，Ｑ４には電流が流れない。したがって、コンデンサＣｃには電流「Ｉ１＋Ｉ３」が流れ込み、このときのスルーレートは次式で表わされる。
0005406634.tif 000006
【００４４】
この式で表されるスルーレートは、従来例である式(1)と比べて、Ｉ３／Ｃｃだけ大きな値となる。よって、図３に示すようにパルスの立ち下がりが急峻となり、図４の実線に示すようにスルーレートが増大する。また図４の破線で示したように、従来例ではＩ３の供給がないため、スルーレートは時刻ｔ７以前と同じ大きさである。
【００４５】
次に、時刻ｔ８で入力端子間電位差Ｖdifが約０.５Ｖより小さくなった場合の動作を説明する。このとき、トランジスタＱＡ３とＱＡ４の差動対ではトランジスタＱＡ３がオン状態、トランジスタＱＡ４がオフ状態となり、電流Ｉ３は全てトランジスタＱＡ３に流れ、差動増幅回路に電流Ｉ３は供給されない。一方、トランジスタＱＡ１とＱＡ２の差動対では状態に変化はない。またトランジスタＱ１には電流Ｉ１が流れ、トランジスタＱ２は引き続きオフ状態であり電流は流れない。したがって、コンデンサＣｃには電流Ｉ１が流れる。よって、このときのスルーレートは、従来例と同じとなる。その後、時刻ｔ９で正転入力端子の電圧ＶＩＮ＋とＶＯＵＴは同電位ＶＬとなる。一方、従来ではスルーレートが増加しないため、本実施例より遅れて時刻ｔ１０で正転入力端子の電圧ＶＩＮ＋とＶＯＵＴは同電位ＶＬとなる。
【００４６】
また、入力端子間電位差Ｖdifが約０.５Ｖ未満の状態では、差動増幅回路に電流Ｉ２，Ｉ３が追加供給されないため、差動増幅回路に流れる電流は従来例と同じであり、従来例と同じ演算増幅器の安定性を保つ。
【００４７】
なお、第１の実施例で示した演算増幅器のトランジスタは、ＰＮＰ型とＮＰＮ型を反対にすることができる。その場合、定電流源ＣＳ１、ＣＳ２、ＣＳ３は低電圧電源線Ｖ−に接続する。また、低電圧電源線Ｖ−に接続されていたトランジスタＱＡ１とＱＡ３のコレクタは、高電圧電源線Ｖ＋に接続する。
【００４８】
＜第２の実施例＞
図５に第２の実施例の演算増幅器１０Ｂを示す。本実施例の演算増幅器１０Ｂの回路構成を説明する。ただし、図９で説明したものと同じものには同じ符号を付け、その詳しい説明は省略する。本実施例はＮＰＮ型のトランジスタＱＢ１，ＱＢ２，ＱＢ３，ＱＢ４と定電流源ＣＳ２、ＣＳ３を追加したことを特徴とする。
【００４９】
トランジスタＱＢ１はベースが正転入力端子ＩＮ＋に、コレクタが高電圧電源線Ｖ＋に、エミッタが定電流源ＣＳ２に接続されている。トランジスタＱＢ２はベースとコレクタが定電流源ＣＳ１に、エミッタが定電流源ＣＳ２に接続されている。トランジスタＱＢ３はベースが反転入力端子ＩＮ−に、コレクタが高電圧電源線Ｖ＋に、エミッタが定電流源ＣＳ３に接続されている。トランジスタＱＢ４はベースとコレクタが定電流源ＣＳ１に、エミッタが定電流源ＣＳ３に接続されている。本実施例の演算増幅器１０Ｂの入力段は、上記したトランジスタＱ１，Ｑ２，ＱＢ１〜ＱＢ４、定電流源ＣＳ１〜ＣＳ３で構成されている。また、Ｑ３とＱ４はカレントミラー回路構成で能動負荷として働き、この能動負荷から出力端子ＯＵＴまでの構成は図９と同じである。
【００５０】
請求項３，４，９，１０と本実施例との関係は、差動増幅回路はトランジスタＱ１〜Ｑ４と定電流源ＣＳ１からなる回路に相当し、第１の減算電流供給回路はトランジスタＱＢ１，ＱＢ２と定電流源ＣＳ２からなる回路に相当し、第２の減算電流供給回路はトランジスタＱＢ３，ＱＢ４と定電流源ＣＳ３からなる回路に相当する。
【００５１】
本実施例での追加素子数はトランジスタ４素子と定電流源２素子の合計６素子である。一方、特許文献１でスルーレートを増大させるためには少なくとも１０素子を追加する必要があった。したがって、本実施例の方が４素子少ない追加素子数でスルーレートを増大させることができるため、回路を小規模化できる長所を持つ。
【００５２】
本実施例の回路動作を説明する。上記のようにして構成された第２の実施例の演算増幅器１０Ｂを、図２に示すように接続する。入力端子間電位差Ｖdifが約０．５Ｖ未満のとき、トランジスタＱ１〜Ｑ４を含む差動増幅回路に流れる電流の総和は「Ｉ１−Ｉ２−Ｉ３」である。電流Ｉ１から電流Ｉ２とＩ３が引かれる理由は、トランジスタＱＢ２とＱＢ４がオン状態となっているため、電流Ｉ２とＩ３が差動増幅回路より流れ出るためである。また、約０.５Ｖという値は式(2)より得た。
【００５３】
次に、正転入力端子ＩＮ＋の電位が反転入力端子ＩＮ−の電位より、約０．５Ｖ以上大きくなったとき、トランジスタＱＢ１に電流が流れ始める。トランジスタＱＢ１とＱＢ２に流れる電流の総和はＩ２で一定であるため、トランジスタＱＢ２を通して差動増幅回路より流れ出る電流が減少し始める。さらに、この電位差が約０．７Ｖ以上となったとき、トランジスタＱＢ１に電流Ｉ２が流れるため、差動増幅回路からトランジスタＱＢ２を通して電流Ｉ２は流れ出ない。ここで、約０．７Ｖという値は式(3)より得たものである。したがって、差動増幅回路に流れる電流の総和は「Ｉ１−Ｉ３」となる。これは、入力端子間電位差Ｖdifが約０．５Ｖ未満だったときよりＩ２だけ多い電流値である。このように差動増幅回路に流れる電流が増加するため、スルーレートが増加し、図３に示すようにパルスの立ち上がりが急峻となる。
【００５４】
次に、入力パルス立ち下がり時の動作を説明する。正転入力端子ＩＮ＋の電位が反転入力端子ＩＮ−の電位より約０．５Ｖ以上小さくなったとき、トランジスタＱＢ３に電流が流れ始めるため、トランジスタＱＢ４を通して差動増幅回路より流れ出る電流が減少し始める。さらに、この電位差が約０．７Ｖ以上となったとき、トランジスタＱＢ３に電流Ｉ３が流れるため、差動増幅回路からトランジスタＱＢ４を通して電流Ｉ３は流れ出ない。したがって、差動増幅回路に流れる電流の総和は「Ｉ１−Ｉ２」となる。これは、定常状態のときよりＩ３だけ多い電流値である。このように差動増幅回路に流れる電流が増加するため、スルーレートが増加し、図３に示すようにパルスの立ち下がりが急峻となる。
【００５５】
なお、第２の実施例で示した演算増幅器のトランジスタは、ＰＮＰ型とＮＰＮ型を反対にすることができる。その場合、定電流源ＣＳ１は低電圧電源線Ｖ−に接続し、定電流源ＣＳ２，ＣＳ３は高電圧電源線Ｖ＋に接続する。また、高電圧電源線Ｖ＋に接続されていたトランジスタＱＢ１とＱＢ３のコレクタは、低電圧電源線Ｖ−に接続する。
【００５６】
＜第３の実施例＞
図６に第３の実施例の演算増幅器１０Ｃを示す。第３の実施例の演算増幅器１０Ｃは第１の実施例に示した演算増幅器１０Ａの変形例で、トランジスタＱＡ２のコレクタをトランジスタＱ２とＱ４のコレクタに接続し、トランジスタＱＡ４のコレクタをトランジスタＱ１とＱ３のコレクタに接続する。
【００５７】
請求項１，２，７，８との関係では、差動増幅回路はトランジスタＱ１〜Ｑ４と定電流源ＣＳ１からなる回路に相当し、第１の加算電流供給回路はトランジスタＱＡ１，ＱＡ２と定電流源ＣＳ２からなる回路に相当し、第２の加算電流供給回路はトランジスタＱＡ３，ＱＡ４と定電流源ＣＳ３からなる回路に相当する。
【００５８】
このように構成することで、スルーレート増大のために差動増幅回路に追加供給される電流Ｉ２、Ｉ３の入力端子ＩＮ＋，ＩＮ−への流出を防ぐことができる。第１の実施例の演算増幅器１０Ａにおいて、電流Ｉ２、Ｉ３はトランジスタＱ１、Ｑ２のベース電流として、その一部が入力端子ＩＮ＋，ＩＮ−へ流出し、この流出によりコンデンサＣｃに供給される電流がわずかに減少し、スルーレートの増大が微小であるが妨げられていた。第３の実施例の演算増幅器１０Ｃでは、トランジスタＱ１、Ｑ２のコレクタに直接Ｉ２、Ｉ３を流すことで、この電流の流出を防ぎ、スルーレートを増大できる長所がある。この第３の実施例でのスルーレート増大の傾向は第１の実施例の演算増幅器１０Ａと同じであり、図３と図４に示される。
【００５９】
＜第４の実施例＞
図７に、本発明の第４の実施例である電界効果型のトランジスタで構成された演算増幅器１０Ｄを示す。本実施例の演算増幅器１０Ｄの回路構成を説明する。たたし図９で説明したものと同じものには同じ符号を付け、その詳しい説明は省略する。図７において、Ｍ１，Ｍ２はＰＭＯＳトランジスタ、Ｍ３，Ｍ４はＮＭＯＳトランジスタ、ＣＳ１は定電流源である。トランジスタＭ１，Ｍ２と定電流源ＣＳ１は差動入力段を構成し、トランジスタＭ３，Ｍ４は能動負荷としてカレントミラー回路を構成する。以上のトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４、定電流源ＣＳ１で差動増幅器を構成する。
【００６０】
本実施例は、この差動増幅器にＰＭＯＳトランジスタＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４と定電流源ＣＳ２，ＣＳ３を追加したことを特徴とする。トランジスタＭＣ１は、ゲートが正転入力端子ＩＮ＋に、ドレインが低電圧電源線Ｖ−に、ソースが定電流源ＣＳ２に接続されている。トランジスタＭＣ２は、ゲートとドレインが定電流源ＣＳ１に、ソースが定電流源ＣＳ２に接続されている。トランジスタＭＣ３は、ゲートが反転入力端子ＩＮ−に、ドレインが低電圧電源線Ｖ−に、ソースが定電流源ＣＳ３に接続されている。トランジスタＭＣ４は、ゲートとドレインが定電流源ＣＳ１に、ソースが定電流源ＣＳ３に接続されている。本実施例の演算増幅器１０Ｄの入力段は、上記したトランジスタＭ１，Ｍ２，ＭＣ１〜ＭＣ４、定電流源ＣＳ１〜ＣＳ３で構成されている。また、この能動負荷から出力端子ＯＵＴまでの構成は図９と同じである。
【００６１】
請求項１，２，５，６，１３との関係では、差動増幅回路はトランジスタＭ１〜Ｍ４と定電流源ＣＳ１からなる回路に相当し、第１の加算電流供給回路はトランジスタＭＣ１，ＭＣ２と定電流源ＣＳ２からなる回路に相当し、第２の加算電流供給回路はトランジスタＭＣ３，ＭＣ４と定電流源ＣＳ３からなる回路に相当する。
【００６２】
本実施例の回路動作説明を簡単にするために、トランジスタＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のゲート幅Ｗおよびゲート長Ｌは、同じ値で統一されており、トランジスタＭＣ１とＭＣ２、トランジスタＭＣ３とＭＣ４の各差動回路において、電流の流れるトランジスタが完全に切り替わるゲート入力電位差Ｖｄを０．１Ｖとする。参考までにこの電位差Ｖｄは、チャネルでの電子移動度μｎと単位面積当たりのゲート酸化膜容量Ｃoxを用いて、ＬとＷの関数として次式で表わされる。
0005406634.tif 000007
【００６３】
上記のようにして構成された第４の実施例の演算増幅器１０Ｄを、図２に示すように接続し、第１の実施例と同様に電圧パルスを正転入力端子ＩＮ＋に印加したときの出力電圧ＶＯＵＴとスルーレートＳＲの時間変化は、それぞれ図３と図４に示される。第４の実施例では、パルス立ち上がり時には入力端子間の入力端子間電位差Ｖdifが「ＶGSM2−Ｖｄ」である約０.５Ｖを超えたときに、定電流源ＣＳ２から流れる電流Ｉ２が差動増幅回路に流れ込み始め、コンデンサＣｃからの引き込み電流は、電流Ｉ１に加え電流Ｉ２が追加され始める。よってスルーレ−トが増加し始める。ここでＶGSM2はトランジスタＭ２のゲートとソース間電位差であり、約０.６Ｖである。また、Ｖｄは０.１Ｖとしたため、このときの入力端子間電位差Ｖdifは、「約０.６−０.１＝約０.５Ｖ」である。入力端子間電位差Ｖdifが「ＶGSM2＋Ｖｄ」に達した時、つまり「約０.６＋０.１＝約０.７Ｖ」となったとき、電流Ｉ２は全て差動増幅回路に流れ、コンデンサＣｃからの引き込み電流は「Ｉ１＋Ｉ２」となり、スルーレートは式(4)で表わされる値に増大する。
【００６４】
また、パルス立ち下がり時には、入力端子間電位差Ｖdifが「ＶGSM1−Ｖｄ」を超えたときに、定電流源ＣＳ３から流れる電流Ｉ３が差動増幅回路に流れ込み始め、コンデンサＣｃには電流Ｉ１に加え電流Ｉ３が追加供給され始めるため、スルーレートが増大し始める。ここでＶGSM1はトランジスタＭ１のゲートとソース間電位差であり約０．６Ｖである。また、Ｖｄは０．１Ｖと仮定したため、このときの入力端子間電位差Ｖdifは、「約０．６−０．１＝約０．５Ｖ」である。入力端子間電位差Ｖdifが「ＶGSM1＋Ｖｄ」に達した時、つまり「約０．６＋０．１＝約０．７Ｖ」となったとき、電流Ｉ３は全てにトランジスタＭ１に流れ、コンデンサＣｃに供給される電流は「Ｉ１＋Ｉ３」となり、スルーレートは式(5)で表わされる値に増大する。一方、従来例では図４の破線で示したように、電流Ｉ２、Ｉ３の供給がないため、スルーレートは式(1)で表される。
【００６５】
なお、本実施例では、トランジスタＭＣ２のＷ／ＬをトランジスタＭＣ１のＷ／Ｌより大きく、トランジスタＭＣ４のＷ／ＬをトランジスタＭＣ３のＷ／Ｌより大きくすることで、入力端子間電位差Ｖdifが約０．５Ｖより低い値でもスルーレートを増大させることが可能である。これらのＷ／Ｌを大きくすることで、トランジスタＭＣ２とＭＣ４に電流を流すために必要なゲートとソース間電圧が小さくなるためである。
【００６６】
また、入力端子間電位差Ｖdifが約０．５Ｖ未満の状態では、差動増幅回路に電流Ｉ２，Ｉ３が流れ込まないため、本実施例の差動増幅回路の状態は従来例と同じであり、従来例と同じ演算増幅器の安定性を保つ。
【００６７】
なお、第４の実施例で示した図７の回路のＭＯＳトランジスタは、ＰＭＯＳとＮＭＯＳを反対にすることができる。その場合、定電流源ＣＳ１，ＣＳ２，ＣＳ３は低電圧電源線Ｖ−に接続する。また、低電圧電源線Ｖ−に接続されていたトランジスタＭＣ１とＭＣ３のドレインは高電圧電源線Ｖ＋に接続する。
【００６８】
＜第５の実施例＞
図８に、本発明の第５の実施例である演算増幅器１０Ｅを示す。本実施例の演算増幅器１０Ｅの回路構成を説明する。本実施例は、入力電圧を高電圧電源線電位から低電圧電源線電位まで入力することが可能な十分に広い入力電圧範囲を持つ演算増幅器、いわゆる入力レール・トウー・レール演算増幅器に本発明を適用した例である。ここで、図７で説明したものと同じものには同じ符号を付け、その詳しい説明は省略する。
【００６９】
入力レール・トウー・レール演算増幅器の入力段は、ＰＭＯＳトランジスタＭ１，Ｍ２からなる差動回路と、ＮＭＯＳトランジスタＭ１１，Ｍ１２からなる差動回路、つまり２つの差動回路で構成される。ＰＭＯＳ側の差動回路には定電流源ＣＳ１、ＮＭＯＳ側の差動回路には定電流源ＣＳ４を接続し、それぞれの差動回路のドレインには負荷抵抗を備える。この負荷抵抗は、抵抗Ｒ１〜Ｒ４と、ＮＭＯＳトランジスタＭ２１とＭ２２およびＰＭＯＳトランジスタＭ２３とＭ２４によるフォールデット型回路で構成される。抵抗Ｒ１〜Ｒ４は同じ抵抗値であり、トランジスタＭ２１とＭ２２、トランジスタＭ２３とＭ２４は同一形状である。以上で２個の差動増幅回路が構成される。負荷抵抗としてのトランジスタＭ２１とＭ２３のドレインは、電圧増幅器Ｇｍおよび位相補償用コンデンサＣｃに接続される。電圧増幅器ＧｍおよびコンデンサＣｃから出力端子ＯＵＴまでの構成は、図９と同じである。なお、Ｖrefは基準電圧であり、負荷抵抗としてのトランジスタＭ２３とＭ２４にゲート電位を与える。
【００７０】
本実施例は、上記の２個の差動増幅回路に、ＮＭＯＳトランジスタＭＤ１，ＭＤ２と、ＰＭＯＳトランジスタＭＤ３，ＭＤ４と、定電流源ＣＳ２，ＣＳ３を追加したことを特徴とする。トランジスタＭＤ１は、ゲートが反転入力端子ＩＮ−に、ドレインが高電圧電源線Ｖ＋に、ソースが定電流源ＣＳ２に接続される。トランジスタＭＤ２は、ゲートとドレインが定電流源ＣＳ４に、ソースが定電流源ＣＳ２に接続される。トランジスタＭＤ３は、ゲートが反転入力端子ＩＮ−に、ドレインが低電圧電源線Ｖ−に、ソースが定電流源ＣＳ３に接続される。トランジスタＭＤ４は、ゲートとドレインが定電流源ＣＳ１に、ソースが定電流源ＣＳ３に接続される。上記が本実施例における演算増幅器の入力段の構成である。
【００７１】
請求項１１，１２，１３との関係では、第１の差動増幅回路はトランジスタＭ１，Ｍ２，Ｍ２１，Ｍ２２、抵抗Ｒ１，Ｒ２、定電流源ＣＳ１からなる回路に相当し、第２の差動増幅回路はトランジスタＭ１１，Ｍ１２，Ｍ２３，Ｍ２４、抵抗Ｒ３，Ｒ４、定電流源ＣＳ４からなる回路に相当し、第１の加算電流供給回路はトランジスタＭＤ３，ＭＤ４と定電流源ＣＳ３からなる回路に相当し、第２の加算電流供給回路はトランジスタＭＤ１，ＭＤ２と定電流源ＣＳ２からなる回路に相当する。
【００７２】
本実施例の入力レール・トウー・レール演算増幅器１０Ｅでは、ＰＭＯＳ側とＮＭＯＳ側の２つの差動入力段を備えるが、スルーレートを増幅させるために必要な素子数は、第１から第４の実施例と同様に６つであり、少ない素子数でスルーレートを増大できる長所がある。
【００７３】
本実施例では回路動作説明を簡単にするために、トランジスタＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４のゲート幅Ｗおよびゲート長Ｌは同じ値であり、トランジスタＭＤ１とＭＤ２、トランジスタＭＤ３とＭＤ４の差動回路において、電流の流れるトランジスタが完全に切り替わるゲート入力電位差Ｖｄを０．１Ｖとする。この電位差は式(6)で表わされる。
【００７４】
上記のようにして構成された第５の実施例における演算増幅器１０Ｅを、図２に示すように接続し、第１の実施例と同様に電圧パルスを正転入力端子ＩＮ＋に印加したときの出力電圧ＶＯＵＴとスルーレートＳＲの時間変化の傾向は実施例４と同じであり、それぞれ図３と図４に示される。
【００７５】
本実施例では、パルス立ち上がり時には入力端子間電位差Ｖdifが「ＶGSM12−Ｖｄ」を超えたときに、定電流源ＣＳ２を流れる電流Ｉ２がトランジスタＭＤ２に流れ始める。ここでＶGSM12はトランジスタＭ１２のゲートとソース間電位差の約０.６Ｖであり、Ｖｄは０.１Ｖと仮定したため、このときの入力端子間電位差Ｖdifは「約０．６−０．１＝約０．５Ｖ」である。その後、入力端子間電位差Ｖdifが約０．７Ｖに達したとき、電流Ｉ２は全てトランジスタＭＤ２に流れる。この約０.７Ｖは、「ＶGSM12＋Ｖｄ」より得た値である。トランジスタＭＤ２に流れた電流Ｉ２はトランジスタＭ１２を通り、抵抗Ｒ３で電圧降下を発生させる。このときトランジスタＭ２３に流れる電流ＩＤ２３は、抵抗Ｒ３，Ｒ４、トランジスタＭ２３，Ｍ２４の閉回路で考えた式に基づき減少する。
0005406634.tif 000008
ここでＶGSM23とＶGSM24はトランジスタＭ２３，Ｍ２４のゲートとソース間電位差であり、ＩＤ２４はトランジスタＭ２４に流れる電流である。式(7)では、電流ＩＤ２３とＩＤ２３の関数であるＶGSM23以外は変化できない。したがって、電流Ｉ２が追加されることで、電流ＩＤ２３がさらに減少する傾向にある。
【００７６】
一方、トランジスタＭ２１に流れる電流ＩＤ２１は、即ち、抵抗Ｒ１，Ｒ２、トランジスタＭ２１，Ｍ２２の閉回路で考えた式に基づき、次式で表される。
0005406634.tif 000009
ここで、ＶGSM21とＶGSM22はトランジスタＭ２１，Ｍ２２のゲートとソース間電位差であり、ＩＤ２２はＭ２２に流れる電流である。式(8)では電流ＩＤ２１とＩＤ２１の関数であるＶGSM21以外変化できない。したがって式(8)を成り立たせるには、電流ＩＤ２１を増加させる必要がある。また、スルーレートの大きさに比例するコンデンサＣｃに流れる電流は、増加傾向にある電流ＩＤ２１と減少傾向にある電流ＩＤ２３の差である。電流Ｉ２が追加されることで、電流ＩＤ２３がさらに減少するため、電流ＩＤ２１とＩＤ２３の差がより大きくなり、コンデンサＣｃから流れ出る電流は増加する。したがって、スルーレートが増大する。
【００７７】
パルス立ち下がり時は、入力端子間の入力端子間電位差Ｖdifが電圧「ＶGSM1-Ｖｄ」を超えたときに、定電流源ＣＳ３から流れる電流Ｉ３がトランジスタＭＤ４に流れ始める。ここでＶGSM1はトランジスタＭ１のゲートとソース間電位差の約０.６Ｖであり、Ｖｄは０．１Ｖと仮定したため、このときの入力端子間電位差Ｖdifは「約０.６−０.１＝約０．５Ｖ」である。その後、入力端子間電位差Ｖdifが約０.７Ｖに達したとき、電流Ｉ３は全てトランジスタＭＤ４に流れる。この約０.７Ｖとは、「ＶGSM1＋Ｖｄ」より得た値である。トランジスタＭＤ４に流れた電流Ｉ３はトランジスタＭ１を通り、抵抗Ｒ１で電圧降下を発生させる。このときの電流ＩＤ２１は、抵抗Ｒ１，Ｒ２、トランジスタＭ２１，Ｍ２２の閉回路で考えた式に基づき、次式で表わされる。
0005406634.tif 000010
式(9)では電流ＩＤ２１とＩＤ２１の関数であるＶGSM21以外は変化できない。したがって、電流Ｉ３が追加されることで、さらに電流ＩＤ２１が減少する。
【００７８】
一方、トランジスタＭ２３に流れる電流ＩＤ２３は、抵抗Ｒ３，Ｒ４、トランジスタＭ２３，Ｍ２４の閉回路で考えた式に基づき、次式で表される。
0005406634.tif 000011
式（10）では電流ＩＤ２３とＩＤ２３の関数であるＶGSM23以外は変化できない。したがって、式（10）を成り立たせるには電流ＩＤ２３を増加させる必要がある。また、スルーレートの大きさに比例するコンデンサＣｃに流れる電流は、増加傾向にある電流ＩＤ２３と減少傾向にある電流ＩＤ２１の差である。電流Ｉ３が追加されることで、電流ＩＤ２１がさらに減少するため、電流ＩＤ２１とＩＤ２３の差がより大きくなり、コンデンサＣｃに流れ込む電流は増加する。したがって、スルーレートが増大する。
【００７９】
本実施例では、トランジスタＭＤ２のＷ／ＬをトランジスタＭＤ１のＷ／Ｌより大きく、トランジスタＭＤ４のＷ／ＬをトランジスタＭＤ３のＷ／Ｌより大きくすることで、入力端子間電位差Ｖdifがより低い値でもスルーレートを増大させることが可能である。これはＷ／Ｌを大きくすることで、トランジスタＭＤ２とＭＤ４に電流を流すために必要なゲートとソース問電圧が小さくなるためである。
【００８０】
また、入力端子間電位差Ｖdifが０.５Ｖ未満の状態では、抵抗Ｒ３，Ｒ１に電流Ｉ２，Ｉ３が流れ込まないため、本実施例の差動増幅回路の状態は従来例と同じであり、従来例と同じ演算増幅器の安定性を保つ。
【００８１】
＜その他の実施例＞
以上の各実施例では、トランジスタとしてバイポーラトランジスタ又はＭＯＳトランジスタを使用したが、バイポーラトランジスタを使用した回路はＭＯＳトランジスタを使用した回路に、ＭＯＳトランジスタを使用した回路はバイポーラトランジスタを使用した回路に、変更可能である。このとき、バイポーラトランジスタのベース、エミッタ、コレクタは、ＭＯＳトランジスタのゲート、ソース、ドレインに対応する。
【符号の説明】
【００８２】
Ｇｍ：電圧増幅器
ＢＦ：バッファ回路
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ：演算増幅器
Ｍ１〜Ｍ４，Ｍ１１，Ｍ１２，Ｍ２１〜Ｍ２４，Ｑ１〜Ｑ４，ＭＣ１〜ＭＣ４，ＭＤ１〜ＭＤ４，ＱＡ１〜ＱＡ４，ＱＢ１〜ＱＢ４：トランジスタ
Ｃｃ：位相補償用コンデンサ
Ｖ＋：高電圧電源線
Ｖ−：低電圧電源線
ＩＮ＋：正転入力端子
ＩＮ−：反転入力端子
ＯＵＴ：出力端子
ＶＩＮ＋：正転入力端子電位
ＶＩＮ−：反転入力端子電位
ＶＯＵＴ：出力端子電位
ＣＳ１〜ＣＳ４：定電流源
Ｖｒｅｆ：基準電圧
【図１】
0005406634.tif 000012
【図２】
0005406634.tif 000013
【図３】
0005406634.tif 000014
【図４】
0005406634.tif 000015
【図５】
0005406634.tif 000016
【図６】
0005406634.tif 000017
【図７】
0005406634.tif 000018
【図８】
0005406634.tif 000019
【図９】
0005406634.tif 000020