(57)【特許請求の範囲】
【請求項１】
基板上に、第１の導電層、前記第１の導電層上の第１の絶縁層、前記第１の絶縁層上の第１の半導体層、及び前記第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を有する積層を形成し、
第１のレジストパターンをマスクとして、前記積層をエッチングして、第２の導電層、前記第２の導電層上の第２の絶縁層、前記第２の絶縁層上の第３の半導体層、及び前記第３の半導体層上の一導電型の不純物元素を含有する第４の半導体層を、それぞれ有する第１及び第２の島状の積層を形成し、
前記第１の島状の積層の側面に接する第１のサイドウォールと、前記第２の島状の積層の側面に接する第２のサイドウォールと、を形成し、
前記第１及び前記第２の島状の積層、前記第１及び前記第２のサイドウォール、並びに前記基板を覆うように、第３の導電層を形成し、
前記第３の導電層は、第１の透明導電層及び前記第１の透明導電層上の第１の金属層の積層であり、
第１の膜厚と前記第１の膜厚より厚い第２の膜厚とを有する第２のレジストパターンをマスクとして、前記第３の導電層をエッチングすることにより、前記第１の島状の積層及び前記第１のサイドウォールに接する第４の導電層と、前記第２の島状の積層及び前記第２のサイドウォールに接する第５の導電層とを形成し、
前記第４の導電層は、第２の透明導電層と前記第２の透明導電層上の第２の金属層の積層であり、
前記第５の導電層は、第３の透明導電層と前記第３の透明導電層上の第３の金属層の積層であり、
前記第２の金属層の上面の面積は、前記第２の透明導電層の上面の面積より小さく、
前記第２の金属層は、前記第１の島状の積層の前記第４の半導体層と、前記第１のサイドウォールとに重なり、
前記第３の金属層の上面の面積は、前記第３の透明導電層の上面の面積より小さく、
前記第３の金属層は、前記第２の島状の積層の前記第４の半導体層のみと重なり、
前記第３の透明導電層は、前記第２の島状の積層の前記第４の半導体層上面及び前記第２のサイドウォールと接し、
前記第１の島状の積層及び前記第４の導電層は、トランジスタとして機能し、
前記第２の島状の積層及び前記第５の導電層は、容量素子として機能し、
前記第２の透明導電層のうち、前記第２の金属層と重ならず且つ前記基板上面に接する部分は、画素電極として機能することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第４の導電層及び前記第５の導電層を形成後、前記第１及び前記第２の島状の積層、前記第１及び前記第２のサイドウォール、前記第４及び前記第５の導電層、並びに前記基板を覆うように、第３の絶縁層を形成し、
前記第３の絶縁層上に第３のレジストパターンを形成し、
前記第３のレジストパターンにリフロー処理を行い、テーパー側面を有する第４のレジストパターンを形成し、
前記第４のレジストパターンをマスクとして、前記第３の絶縁層をパターニングすることを特徴とする半導体装置の作製方法。
【請求項３】
基板上に、トランジスタと、容量素子と、前記トランジスタと電気的に接続する画素電極とを有し、
前記トランジスタは、
第１の導電層、前記第１の導電層上の第１の絶縁層、前記第１の絶縁層上の第１の半導体層、及び前記第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を有する第１の島状の積層と、
前記第１の島状の積層の側面に接する第１のサイドウォールと、
前記第２の半導体層上面及び前記第１のサイドウォール側面に接する第２の導電層とを有し、
前記第２の導電層は、第１の透明導電層及び前記第１の透明導電層上の第１の金属層の積層であり、
前記第１の金属層の上面の面積は、前記第１の透明導電層の上面の面積より小さく、
前記第１の金属層は、前記第１の透明導電層を介して前記第２の半導体層と重なり、かつ前記第１の透明導電層を介して前記第１のサイドウォール側面を覆い、
前記容量素子は、
第３の導電層、前記第３の導電層上の第２の絶縁層、前記第２の絶縁層上の第３の半導体層、及び前記第３の半導体層上の一導電型の不純物元素を含有する第４の半導体層を有する第２の島状の積層と、
前記第２の島状の積層の側面に接する第２のサイドウォールと、
前記第４の半導体層上面及び前記第２のサイドウォール側面に接する第４の導電層とを有し、
前記第４の導電層は、第２の透明導電層及び前記第２の透明導電層上の第２の金属層の積層であり、
前記第２の金属層の上面の面積は、前記第２の透明導電層の上面の面積より小さく、
前記第２の金属層は、前記第２の透明導電層を介して前記第２の半導体層のみと重なり、
前記第２の透明導電層は、前記第４の半導体層上面及び前記第２のサイドウォールと接し、
前記第１の導電層と前記第３の導電層とは、同一の導電層をエッチングする工程を経て形成されたものであり、
前記第１の絶縁層と前記第２の絶縁層とは、同一の絶縁層をエッチングする工程を経て形成されたものであり、
前記第１の半導体層と前記第３の半導体層とは、同一の半導体層をエッチングする工程を経て形成されたものであり、
前記第２の半導体層と前記第４の半導体層とは、一導電型の不純物元素を含有する同一の半導体層をエッチングする工程を経て形成されたものであり、
前記第１の透明導電層と前記第２の透明導電層とは、同一の透明導電層をエッチングする工程を経て形成されたものであり、
前記第１の金属層と前記第２の金属層とは、同一の金属層をエッチングする工程を経て形成されたものであり、
前記第１の金属層と重ならず且つ前記基板上面に接する前記第１の透明導電層の部分は、前記画素電極として機能することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置及びその作製方法に関する。例えば、液晶や、自発光素子を用いた表示装置などに代表される電気光学装置及びこれらの電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。
【背景技術】
【０００３】
液晶テレビ、パーソナルコンピュータ、及び携帯電話のディスプレイなど広く普及している表示装置の多くは、シリコンを主構成元素とする非晶質半導体を用いたＴＦＴをスイッチング素子として利用した液晶表示装置が用いられている。非晶質半導体を用いたＴＦＴ（以下、アモルファス半導体ＴＦＴという）は、従来５枚のフォトマスクを用い、フォトリソグラフィ工程によって積層構造を形成している。また近年、多階調フォトマスクを用いることで、フォトマスク数を４枚に削減したアモルファス半導体ＴＦＴの作製プロセスも開発されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本明細書においてフォトリソグラフィ工程とは、フォトレジストの形成処理、露光処理、現像処理、エッチング処理、レジスト剥離処理、洗浄処理、検査処理などの処理を含むものを言う。また、本明細書においてパターニングとは、基板上に形成した層の不要な部分を除去し、所望の形状に加工することをいう。例えば、基板上に形成した絶縁層、導電層、半導体層等の不要な部分を除去し、所望の形状に加工することをパターニングという。
【０００５】
従って、従来の５枚のフォトマスクを用いてアモルファス半導体ＴＦＴを作製する場合フォトリソグラフィ工程を５回繰り返すことになる。露光や現像など複数の工程を含むフォトリソグラフィ工程は、アモルファス半導体ＴＦＴの製造工程におけるスループットの低下や、製造コスト増大に大きな影響をおよぼす要因となっている。
【０００６】
このためフォトマスク数の削減によるフォトリソグラフィ工程の削減は、アモルファス半導体ＴＦＴの製造工程におけるスループットの改善や、製造コストの低減を意味する。このため、より安価なアモルファス半導体ＴＦＴを用いた半導体装置の生産を行うために、フォトマスク数の削減は大きな課題である。
【０００７】
近年、アモルファス半導体ＴＦＴ作製プロセスの低減を目的として、アモルファス半導体層のパターニングと、ソース電極又はドレイン電極のパターニングを、一枚の多階調フォトマスク（グレートーンマスクまたはハーフトーンマスク）で行う方法が提案されているが、この方法を用いてもフォトマスクを４枚までにしか削減できていない。より、安価な液晶表示装置等の半導体装置が望まれるため、さらなるアモルファス半導体ＴＦＴ作製プロセスの削減による、製造コスト低減は大きな課題である。
【０００８】
さらに、従来のアモルファス半導体ＴＦＴの作製工程は、フォトリソグラフィ工程の数だけフォトマスクを必要としているため、フォトマスクの設計コストもアモルファス半導体ＴＦＴの製造コスト増大に大きな影響をおよぼす原因となっている。このためフォトマスク数削減による、フォトマスク設計コストを低減することも大きな課題である。
【０００９】
また、従来のアモルファス半導体ＴＦＴを用いた画素では、ソース電極又はドレイン電極と、画素電極の間に層間絶縁膜が存在する。このため画素内にソース電極又はドレイン電極と画素電極を電気的に接続するためのコンタクトホールを形成する必要があり、このコンタクトホール形成領域のスペースを確保する必要があった。このため画素内に形成されるコンタクトホール形成領域は、開口率低下の原因となっていた。特許文献１には、画素電極とソース電極又はドレイン電極の層間絶縁膜を省き、直接接続する構造としコンタクトホールを用いないソース電極又はドレイン電極と画素電極の接続構造を開示している。
【００１０】
従来のアモルファス半導体ＴＦＴを用いた画素では、画素電極と絶縁層が積層された構造となっているため、画素における透過率の低下を招いていた。
【００１１】
本発明は上記問題を鑑みてなされたものであり、開口率と透過率が改善された画素を備えた半導体装置の提供、または製造コストを低減した半導体装置の作製方法を提供することを目的とする。
【特許文献１】特開２００７−１３３３７１号公報
【課題を解決するための手段】
【００１２】
本発明の特徴は、基板上に半導体素子を備えた半導体装置において、半導体素子は、基板上の第１の導電層、第１の導電層上の第１の絶縁層、第１の絶縁層上の第１の半導体層、及び第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を含む島状の積層と、島状の積層の側面に接するサイドウォールと、を有することである。
【００１３】
本発明の特徴は、基板上にＴＦＴ及び容量素子を有する画素を備えた半導体装置において、容量素子は、基板上の第１の導電層、第１の導電層上の第１の絶縁層、第１の絶縁層上の第１の半導体層、及び第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を含む島状の積層と、島状の積層の側面に接するサイドウォールと、島状の積層及びサイドウォール上の第２の導電層と、を有することである。
【００１４】
本発明の特徴は、基板上にＴＦＴ及び容量素子を有する画素を備えた半導体装置において、ＴＦＴは、基板上の第１の導電層、第１の導電層上の第１の絶縁層、第１の絶縁層上の第１の半導体層、及び第１の半導体層上の一導電型の不純物元素を含有する第２の半導体層を含む島状の積層と、島状の積層の側面に接するサイドウォールと、島状の積層及びサイドウォール上の第２の導電層と、を有し、第２の導電層は、少なくとも透明導電層を含む積層構造であり、透明導電層の一部は、画素電極であり、画素電極は、基板に接していることである。
【００１５】
なお、第１の半導体層及び第２の半導体層として、非晶質半導体層または微結晶半導体層を適用することができる。また、第１の半導体層として、微結晶半導体層と非晶質半導体層の積層構造を適用することもできる。
【００１６】
本発明の特徴は、基板上にＴＦＴ及び容量素子を有する画素、並びに接続端子を備えた半導体装置において、接続端子は、基板上の第１の導電層からなる島状の単層と、島状の単層の側面に接するサイドウォールと、島状の単層及びサイドウォール上の第２の導電層と、を有し、第２の導電層は、少なくとも透明導電層を含む積層構造であることである。
【００１７】
以下に、上記記載のＴＦＴ、容量素子、および接続端子を同一基板上に有するアクティブマトリクス基板を作製する方法を簡略に説明する。
【００１８】
図４（ａ）において、基板１０１上に第１の導電層１０２を形成する。
【００１９】
次に、第１の導電層１０２上に、第１の絶縁層１０４、第１の絶縁層１０４上に第１の非晶質半導体層１０６、第１の非晶質半導体層１０６上に一導電型の不純物元素を含有する第２の非晶質半導体層１０８を形成する。
【００２０】
次に、第１のフォトリソグラフィ工程により、第１の導電層１０２、第１の絶縁層１０４、第１の非晶質半導体層１０６、および一導電型の不純物元素を含有する第２の非晶質半導体層１０８をパターニングする。
【００２１】
図４（ｂ）において、一導電型の不純物元素を含有する第２の非晶質半導体層上にフォトレジストを形成し、第１のフォトマスクを用いて露光し、現像することにより第１のフォトレジストパターン１１０ａ〜１１０ｄを形成する。ここで第１のフォトマスクは多階調フォトマスク（グレートーンマスクまたはハーフトーンマスク）を使用し、膜厚に差を有するフォトレジストパターンを形成する。第１の導電層１０２のみからなる島状の単層を形成する箇所は、フォトレジストパターンを第１の厚さ（ｔ１）に設定し、第１の導電層１０２、第１の絶縁層１０４、第１の非晶質半導体層１０６及び一導電型の不純物元素を含有する第２の非晶質半導体層１０８からなる島状の積層を形成する箇所は、フォトレジストパターンを第２の厚さ（ｔ２）に設定する。ここでフォトレジストパターンの第１の厚さは第２の厚さより薄い（ｔ１＜ｔ２）。
【００２２】
図４（ｃ）において、第１のフォトレジストパターン１１０ａ〜１１０ｄをマスクとして第１の導電層１０２、第１の絶縁層１０４、第１の非晶質半導体層１０６、および一導電型の不純物元素を含有する第２の非晶質半導体層１０８のエッチングを行い、島状の単層および島状の積層を形成する。
【００２３】
図５（ａ）において、第１のフォトレジストパターン１１０ａ〜１１０ｄにアッシング処理を行い、変形された第１のフォトレジストパターン１１１ａ〜１１１ｃの形成および第１のフォトレジストパターン１１０ｄの除去を行う。図５（ａ）のように、第１のフォトレジストパターン１１１ａ〜１１１ｃは、第１のフォトレジストパターン１１０ａ〜１１０ｃの第１の厚さ（ｔ１）の部分が除去され、膜厚が減少している。加えて、第１のフォトレジストパターン１１０ａ〜１１０ｄにアッシング処理を行う際、第１のフォトレジストパターン１１０ａ〜１１０ｄの側面もアッシングされるため、第１のフォトレジストパターン１１１ａ〜１１１ｃの面積は、図４（ｂ）の工程において第２の厚さ（ｔ２）で形成されたフォトレジストパターンの面積よりも、若干小さくなり、図示されていないが、一導電型の不純物元素を含有する第２の非晶質半導体層の端部が表面に露出することになる。
【００２４】
変形された第１のフォトレジストパターン１１１ａ〜１１１ｃをマスクとしたエッチングにより、第１の絶縁層１０４でなる島状のゲート絶縁層１０５ａ等と、第１の非晶質半導体層１０６でなる島状の第１の非晶質半導体層１０７ａ等と、一導電型の不純物元素を含有する第２の非晶質半導体層１０８でなる島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａ等とを形成する。その後、フォトレジストパターン１１１ａ〜１１１ｃを剥離する。
【００２５】
第１のフォトリソグラフィ工程において、多階調フォトマスクを第１のフォトマスクとして用いることにより、ＴＦＴ部１０にはゲート配線１０３ａ、ゲート絶縁層１０５ａ、島状の第１の非晶質半導体層１０７ａ、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａが形成される。また、容量部２０には、容量線１０３ｂ、絶縁層１０５ｂ、島状の第１の非晶質半導体層１０７ｂ、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ｂが、端子部３０には、電極１０３ｃが形成される。（図４（ｂ）、（ｃ）、図５（ａ））
【００２６】
図５（ｂ）において、基板全面に第２の絶縁層１１２を形成する。第２の絶縁層１１２は、第１のフォトリソグラフィ工程において、多階調フォトマスクを用いた露光技術により形成される第１の導電層が単層として存在するパターンと、第１の導電層、第１の絶縁層、第１の非晶質半導体層及び一導電型の不純物元素を含有する第２の非晶質半導体層が島状に積層された構造で残存するパターンの側面にサイドウォールを形成するためのものである。パターンの側面がテーパー形状になってしまうと、サイドウォールが形成されても第１の導電層と第２の導電層の不要なショートが起こりやすくなり、半導体素子の信頼性を損なう可能性があるため、第２の絶縁層１１２をサイドウォールとして用いる為には、被膜形成面の段差部の被覆性が良いことが重要である。
【００２７】
図５（ｃ）において、第２の絶縁層１１２をエッチングし、サイドウォール１１３ａ〜１１３ｇを形成する。サイドウォール１１３ａ〜１１３ｇを形成するためには、ドライエッチングなどにより異方性の高いエッチング処理を行う必要がある。また、第２の絶縁層１１２をエッチング処理する際、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａ、１０９ｂとの選択比を十分にとる必要があり、一導電型の不純物元素を含有する第２の非晶質半導体層１０８が、若干エッチングされる場合には、エッチングされることを考慮して厚めに形成しておく必要がある。
【００２８】
図６（ａ）において、基板全面に第２の導電層１１８を形成する。第２の導電層１１８は透明導電層１１４、金属層１１６を順に積層した構造とする。
【００２９】
次に、第２のフォトリソグラフィ工程により、透明導電層１１４、金属層１１６からなる第２の導電層１１８をパターニングする。
【００３０】
図６（ｂ）において、第２の導電層上にフォトレジストを形成し、第２のフォトマスクを用いて露光し、現像することにより第２のフォトレジストパターン１２０ａ〜１２０ｅを形成する。ここで第２のフォトマスクとして、第１のフォトマスクと同様に多階調フォトマスクを使用することで、膜厚に差を有するフォトレジストパターンが形成される。透明導電層１１４および金属層１１６の積層構造である第２の導電層１１８を残存させる箇所は、フォトレジストパターンを第４の厚さ（ｔ４）に、透明導電層１１４のみを残存させる箇所は、フォトレジストパターンを第３の厚さ（ｔ３）に設定する。第３の厚さ（ｔ３）は第４の厚さ（ｔ４）より薄い（ｔ３＜ｔ４）。第２のフォトレジストパターン１２０ａ〜１２０ｅをマスクに第２の導電層１１８をエッチングする。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いることが可能である。
【００３１】
図６（ｃ）において、第２のフォトレジストパターン１２０ａ〜１２０ｅをアッシング処理し、変形された第２のフォトレジストパターン１２１ａ〜１２１ｅを形成する。図６（ｃ）のように、第２のフォトレジストパターン１２１ａ〜１２１ｅは、第２のフォトレジストパターン１２０ａ〜１２０ｅの第３の厚さ（ｔ３）の部分が除去され、膜厚が減少するとともに、第２のフォトレジストパターンのうち初期膜厚が第３の厚さ（ｔ３）であった部分では、金属層１１６が露出することになる。加えて、アッシング処理を行う際、第２のフォトレジストパターン１２０ａ〜１２０ｅの側面もアッシングされるため、変形された第２のフォトレジストパターン１２１ａ〜１２１ｅの面積は、図６（ｂ）の工程において第４の厚さ（ｔ４）で形成されたフォトレジストパターンの面積よりも、若干小さくなる。
【００３２】
図７（ａ）において、変形された第２のフォトレジストパターン１２１ａ〜１２１ｅをマスクとして、表面に露出した金属層１１６をエッチングにより除去し、透明導電層１１４を表面に露出させる。このときエッチングは金属層と透明導電層とで選択比のとれる手法により行う。露出した透明導電層１１４は、画素電極や基板端の接続端子として用いる。さらに、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａの中央部をエッチングし、ソース領域とドレイン領域に分離させる。このエッチングは異方性を持つドライエッチング法により行う。実際には、島状の第１の非晶質半導体層１０７ａも多少エッチングされる。
【００３３】
第２のフォトリソグラフィ工程において、多階調フォトマスクを第２のフォトマスクとして用いることにより、ＴＦＴ部１０では透明導電層１１５ａと金属層１１７ａの積層でなるソース配線１１９ａ及び、透明導電層１１５ｂと金属層１１７ｂの積層でなるソース電極又はドレイン電極１１９ｂが形成される。また、透明導電層１１５ｂの一部が画素電極１１５ｆとなる。また、容量部２０には透明導電層１１５ｂの一部であり容量線１０３ｂに対向する電極１１５ｃが形成され、端子部３０には、電極１１５ｄ、１１５ｅが形成される。（図６（ｂ）、（ｃ）、図７（ａ））
【００３４】
図７（ｂ）において、基板全面に第３の絶縁層１２２を形成する。第３の絶縁層１２２は、ＴＦＴを不純物等から保護するための保護絶縁層（パッシベーション膜）として用いられる。
【００３５】
次に、第３のフォトリソグラフィ工程として、第３の絶縁層１２２上にフォトレジストを形成し、基板１０１の裏面より露光を行う。このとき、第１のフォトリソグラフィ工程によりパターニングされた第１の導電層および第２のフォトリソグラフィ工程によりパターニングされた金属層をマスクとして利用し、第３のフォトレジストパターン１２４ａ〜１２４ｄを形成する。第３のフォトレジストパターン形成に際し、基板１０１上に形成されている第１の導電層１０２および第２の導電層１１８の上層である金属層１１６のパターンをマスクとして、裏面より露光を行うため、第３のフォトレジストパターン向けのフォトマスクが不要になり、フォトマスクと基板１０１との位置合わせも不要となる。
【００３６】
図７（ｃ）において、図７（ｂ）で形成された第３のフォトレジストパターン１２４ａ〜１２４ｄにリフロー処理を行い、変形された第３のフォトレジストパターン１２５ａ〜１２５ｄを形成する。リフロー処理をすることによりレジストパターンが第３の絶縁層１２２を被覆する面積が拡がり、変形された第３のフォトレジストパターン１２５ａ〜１２５ｄの端部は、金属層１１６で形成されたパターンの端部を越える。
【００３７】
図８において、変形された第３のフォトレジストパターン１２５ａ〜１２５ｄをマスクに、第３の絶縁層１２２をパターニングし、保護絶縁層１２３ａ〜１２３ｄを形成する。
【００３８】
第３のフォトリソグラフィ工程において、裏面露光（又は背面露光）技術を用いることにより、保護絶縁層１２３ａ〜１２３ｄを形成する。（図７（ｂ）、（ｃ）、図８）
【００３９】
このような構成とすることで、２枚のフォトマスクを使用し、３回のフォトリソグラフィ工程によってアクティブマトリクス基板を作製することが出来る。このため、従来４枚のフォトマスクを使用し、最低４回のフォトリソグラフィ工程によって製造されていたアモルファス半導体ＴＦＴに比べて、大幅にフォトマスク数及びフォトリソグラフィ工程数を削減することができ、製造時間及び製造コストの削減が可能となる。
【発明の効果】
【００４０】
本発明により、２枚のフォトマスクを使用し、３回のフォトリソグラフィ工程によってアクティブマトリクス基板を作製することが出来る。このため、従来４枚のフォトマスクを使用し、最低４回のフォトリソグラフィ工程によって製造されていたアモルファス半導体ＴＦＴに比べて、大幅にフォトマスク数及びフォトリソグラフィ工程数を削減することができ、製造時間及び製造コストの削減が可能となる。
【００４１】
本発明により、ソース電極又はドレイン電極・配線を透明導電層と金属層の積層構造である第２の導電層で形成することにより、従来画素領域に存在していた、ソース電極又はドレイン電極の一方と画素電極のコンタクトホールを形成する領域を必要としない為、開口率の向上が可能である。さらに、画素電極は基板と接し、絶縁膜と積層されない構造となるため画素における開口率、透過率が向上する。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００４３】
（実施の形態１）
図１は本発明のアモルファス半導体ＴＦＴを有するアクティブマトリクス基板の平面図の一例であり、ここでは簡略化のため、マトリックス上に配置された複数の画素のうち１つの画素の構成を示している。
【００４４】
図１に示すように、アモルファス半導体ＴＦＴを有するアクティブマトリクス基板は、互いに平行に配置された複数のゲート配線１０３ａと、各ゲート配線１０３ａと交差して互いに平行に配置されるソース配線１１９ａを複数有している。
【００４５】
また、ゲート配線１０３ａとソース配線１１９ａとで囲まれた領域には画素電極１１５ｆが配置されている。この画素電極１１５ｆは、ソース電極又はドレイン電極１１９ｂの透明導電層１１５ｂと同じ材料で構成される。
【００４６】
さらに、画素電極１１５ｆの下で隣り合う２本のゲート配線の間に、ゲート配線と平行に容量線１０３ｂが配置されている。この容量線１０３ｂは全画素に設けられており、画素電極１１５ｆとの間に存在する絶縁層１０５ｂを誘電体として保持容量素子を形成している。
【００４７】
また、ゲート配線１０３ａとソース配線１１９ａの交差部付近にはスイッチング素子としてのＴＦＴが設けられている。このＴＦＴは、非晶質半導体層で形成されたチャネル形成領域を有する逆スダガ型（若しくは、ボトムゲート型）のＴＦＴである。
【００４８】
図３は、画素部における保持容量素子形成部の断面図であり、図１のＩ−Ｊ部分を示したものである。保持容量素子は容量線１０３ｂと画素電極１１５ｆの一部を電極として用い、容量線１０３ｂと画素電極１１５ｆの間の絶縁層１０５ｂ及び、サイドウォール（側壁）を誘電体膜として用いる。図１及び３では容量を効率的に形成するため、補助容量パターンを櫛状に形成している。
【００４９】
図２（ａ），（ｂ）は本発明のアクティブマトリクス基板上に画素と同時に形成される外部回路への接続端子部の平面図の一例を示している。
【００５０】
図２（ａ）、（ｂ）を例に取り、アクティブマトリクス基板端子部の構造を示す。図２（ａ）はアクティブマトリクス基板上における引き回しの配線を電極１０３ｃで行う場合である。引き回された第１の導電層からなる電極１０３ｃは透明導電層からなる電極１１５ｄと接している。
【００５１】
また、電極１０３ｃと電極１１５ｄの接続部において電極１０３ｃの端部には、第２の絶縁層１１２からなるサイドウォール１１３ｇが設けられ、段差が緩和される。このため、電極１１５ｄの断切れが防止される。また、電極１０３ｃと電極１１５ｄの接続部は完全に保護絶縁層１２３ｃで覆われているため、汚染物等から保護され、信頼性を向上させることができる。
【００５２】
図２（ｂ）は、引き回し配線が第２の導電層１１８で形成されている場合にもほぼ同様の構成をとる。
【００５３】
図１、２、３を例に取り、本発明を用いたチャネルエッチ型アモルファス半導体ＴＦＴ、保持容量素子部、及び、接続端子部の製造方法を図４乃至８に示す。図４乃至８では図１に示す画素部平面レイアウトのＡ−Ｂの断面、Ｃ−Ｄの断面、及び、図２（ａ）のＥ−Ｆの断面、図２（ｂ）のＧ−Ｈの断面を用いて示す。尚、Ａ−Ｂの断面とＣ−Ｄの断面の間、Ｃ−Ｄの断面とＥ−Ｆの断面の間、及び、Ｅ−Ｆの断面とＧ−Ｈの断面の間の空白は、省略を意味し、図示するＴＦＴ部１０、容量部２０及び端子部３０は、同一基板上に形成される。
【００５４】
図４（ａ）において、基板１０１上に第１の導電層１０２を形成する。基板１０１には従来から使用されているアモルファス半導体ＴＦＴの作製に使用されるガラス基板を用いれば良く、石英基板又は、透光性を有するプラスチック基板等を使用してもよい。また、第１の導電層１０２は、主として電極または配線となるものでアルミニウム（Ａｌ）又は、銅（Ｃｕ）などの低抵抗導電性材料が好ましい。
【００５５】
第１の導電層１０２は電極または配線として低抵抗であることと、アモルファス半導体ＴＦＴの作製プロセス温度に対する耐熱性を有することが求められる。そのため耐熱性導電性材料、低抵抗導電性材料を積層した構造としても良い。積層構造は、下層を耐熱性導電性材料とし、中層を低抵抗導電性材料とし、上層を耐熱性導電性材料とすればよい。例えば第１の導電層１０２の構造を、下層をモリブデン（Ｍｏ）、中層をアルミニウム（Ａｌ）、上層をモリブデン（Ｍｏ）の積層構造とし、耐熱性導電性材料をバリア膜として使用しても良い。低抵抗導電性材料としてＡｇＰｄＣｕ合金を用いてもよい。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜、または前記元素を成分とする窒化物で形成する。例えば、ＴｉとＣｕの積層、窒化チタンとＣｕとの積層が挙げられる。また、Ｔｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と組み合わせて形成した場合、平坦性が向上するため好ましい。また、このような耐熱性導電性材料のみ、例えばＭｏとＷを組み合わせて形成しても良い。
【００５６】
液晶表示装置を実現するためには、ゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成することが望ましい。この時の適した組み合わせを説明する。
【００５７】
画面サイズが比較的小型（５型程度）であれば、耐熱性導電性材料の窒化物から成る導電層と耐熱性導電性材料から成る導電層とを積層した二層構造としてもよい。上層の導電層はＡｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、窒化タンタル膜、窒化タングステン膜、窒化チタン膜などで形成する。例えば、上層の導電層としてＣｒ、下層の導電層としてＮｄを含有するＡｌとを積層した二層構造とすることが好ましい。上層の導電層は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、下層の導電層は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
【００５８】
一方、大画面に適用するには、下層として耐熱性導電性材料から成る導電層と、中層として低抵抗導電性材料から成る導電層と、上層として耐熱性導電性材料から成る導電層とを積層した三層構造とすることが好ましい。
【００５９】
低抵抗導電性材料から成る導電層は、アルミニウム（Ａｌ）を成分とする材料で形成し、純Ａｌの他に、０．０１〜５ａｔｏｍｉｃ％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、シリコン（Ｓｉ）等を含有するＡｌを使用する。耐熱性導電性材料で構成された上層は、中層にＡｌを用いた場合にヒロックが発生するのを防ぐ効果がある。下層の耐熱性導電性材料から成る導電層は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、中層の低抵抗導電性材料から成る導電層は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、上層の耐熱性導電性材料から成る導電層は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とする。本実施の形態では、Ｔｉをターゲットとしたスパッタ法により下層の耐熱性導電性材料から成る導電層をＴｉ膜で５０ｎｍの厚さに成膜し、Ａｌをターゲットとしたスパッタ法により中層の低抵抗導電性材料から成る導電層をＡｌ膜で２００ｎｍの厚さに成膜し、Ｔｉをターゲットとしたスパッタ法により上層の耐熱性導電性材料から成る導電層をＴｉ膜で５０ｎｍの厚さに成膜する。
【００６０】
次に、プラズマＣＶＤ法、スパッタ法などの方法を用いて第１の導電層１０２上に、第１の絶縁層１０４を、第１の絶縁層１０４上に第１の非晶質半導体層１０６、第１の非晶質半導体層１０６上に一導電型の不純物元素を含有する第２の非晶質半導体層１０８を形成する。また、マルチチャンバー構造などのプラズマＣＶＤ若しくは、スパッタ法を用いて第１の絶縁層１０４と第１の非晶質半導体層１０６、第１の非晶質半導体層１０６と一導電型の不純物元素を含有する第２の非晶質半導体層１０８などの界面を大気に曝すことなく、連続で形成することが望ましい。
【００６１】
第１の絶縁層１０４は、窒化珪素膜、酸化窒化珪素膜、酸化珪素膜、などの絶縁膜であればよく単層若しくは積層構造とし、５０〜６００ｎｍ（好ましくは３００〜５００ｎｍ）の厚さに形成する。
【００６２】
第１の絶縁層１０４上に５０〜３００ｎｍ（好ましくは１００〜２００ｎｍ）の厚さで第１の非晶質半導体層１０６を形成する。第１の非晶質半導体層１０６としては、プラズマＣＶＤ法、シリコンのターゲットを用いたスパッタ法などの方法を用いて非晶質シリコン（ａ−Ｓｉ）膜を形成する。その他、この第１の非晶質半導体層１０６には、微結晶半導体膜、非晶質シリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ）、（０＜Ｘ＜１））膜、非晶質シリコンカーバイド（ＳｉＸＣＹ）膜などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【００６３】
第１の非晶質半導体層１０６上に１０〜１００ｎｍの厚さで一導電型の不純物元素を含有する第２の非晶質半導体層１０８を形成する。一導電型の不純物元素を含有する第２の非晶質半導体層１０８としては、プラズマＣＶＤ法、シリコンのターゲットを用いたスパッタ法などの方法を用いてリン（Ｐ）、ヒ素（Ａｓ）、若しくは、ボロン（Ｂ）などに代表される不純物を添加した非晶質シリコン（ａ−Ｓｉ）膜を形成する。その他、この一導電型の不純物元素を含有する第２の非晶質半導体層１０８には、リン（Ｐ）、ヒ素（Ａｓ）、若しくは、ボロン（Ｂ）などに代表される不純物を添加した微結晶半導体膜、非晶質シリコンゲルマニウム（ＳｉＸＧｅ（１−Ｘ）、（０＜Ｘ＜１））膜、非晶質シリコンカーバイド（ＳｉＸＣＹ）膜などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【００６４】
次に、第１のフォトリソグラフィ工程により、第１の導電層１０２、第１の絶縁層１０４、第１の非晶質半導体層１０６、および一導電型の不純物元素を含有する第２の非晶質半導体層１０８をパターニングする。
【００６５】
図４（ｂ）において、一導電型の不純物元素を含有する第２の非晶質半導体層上にフォトレジストを形成し、第１のフォトマスクを用いて露光し、現像することにより第１のフォトレジストパターン１１０ａ〜１１０ｄを形成する。ここで第１のフォトマスクは多階調フォトマスク（グレートーンマスクまたはハーフトーンマスク）を使用し、膜厚に差を有するフォトレジストパターンを形成する。第１の導電層１０２のみからなる島状の単層のパターンを形成する箇所は、フォトレジストパターンを第１の厚さ（ｔ１）に設定し、第１の導電層１０２、第１の絶縁層１０４、第１の非晶質半導体層１０６及び一導電型の不純物元素を含有する第２の非晶質半導体層１０８からなる島状の積層のパターンを形成する箇所は、フォトレジストパターンを第２の厚さ（ｔ２）に設定する。ここでフォトレジストパターンの第１の厚さは第２の厚さより薄い（ｔ１＜ｔ２）。
【００６６】
図４（ｃ）において、第１のフォトレジストパターン１１０ａ〜１１０ｄをマスクとして第１の導電層１０２、第１の絶縁層１０４、第１の非晶質半導体層１０６、および一導電型の不純物元素を含有する第２の非晶質半導体層１０８のエッチングを行う。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いることが可能である。
【００６７】
図５（ａ）において、第１のフォトレジストパターン１１０ａ〜１１０ｄにアッシング処理を行い、変形された第１のフォトレジストパターン１１１ａ〜１１１ｃの形成および第１のフォトレジストパターン１１０ｄの除去を行う。図５（ａ）のように、第１のフォトレジストパターン１１１ａ〜１１１ｃは、第１のフォトレジストパターン１１０ａ〜１１０ｃの第１の厚さ（ｔ１）の部分が除去され、膜厚が減少している。加えて、第１のフォトレジストパターン１１０ａ〜１１０ｄにアッシング処理を行う際、第１のフォトレジストパターン１１０ａ〜１１０ｄの側面もアッシングされるため、第１のフォトレジストパターン１１１ａ〜１１１ｃの面積は、図４（ｂ）の工程において第２の厚さ（ｔ２）で形成されたフォトレジストパターンの面積よりも、若干小さくなり、図示されていないが、一導電型の不純物元素を含有する第２の非晶質半導体層の端部が表面に露出することになる。
【００６８】
変形された第１のフォトレジストパターン１１１ａ〜１１１ｃを用いて、ＴＦＴ部１０では、第１の絶縁層１０４でなるゲート絶縁層１０５ａ等と、第１の非晶質半導体層１０６でなる島状の第１の非晶質半導体層１０７ａ等と、一導電型の不純物元素を含有する第２の非晶質半導体層１０８でなる島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａ等とを形成し、容量部２０では、容量線１０３ｂ、絶縁層１０５ｂ、島状の第１の非晶質半導体層１０７ｂ、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ｂを形成する。その後、フォトレジストパターン１１１ａ〜１１１ｃを剥離する。
【００６９】
第１のフォトリソグラフィ工程において、多階調フォトマスクを第１のフォトマスクとして用いることにより、ＴＦＴ部１０にはゲート配線１０３ａ、ゲート絶縁層１０５ａ、島状の第１の非晶質半導体層１０７ａ、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａが形成される。また、容量部２０には、容量線１０３ｂ、絶縁層１０５ｂ、島状の第１の非晶質半導体層１０７ｂ、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ｂが形成される。端子部３０には、電極１０３ｃが形成される。（図４（ｂ）、（ｃ）、図５（ａ））
【００７０】
図５（ｂ）において、基板全面に第２の絶縁層１１２を形成する。第２の絶縁層１１２は、プラズマＣＶＤ法、スパッタ法などの方法を用いて形成し、窒化珪素膜、酸化窒化珪素膜、酸化珪素膜などの絶縁膜であればよく、単層若しくは積層構造としてもよい。第２の絶縁層１１２は、第１のフォトリソグラフィ工程において、多階調フォトマスクを用いた露光技術により形成される第１の導電層が単層として存在するパターンと、第１の導電層、第１の絶縁層、第１の非晶質半導体層及び一導電型の不純物元素を含有する第２の非晶質半導体層が島状に積層された構造で残存するパターンの側面にサイドウォールを形成するためのものである。第２の絶縁層１１２をサイドウォールとして用いる為には、被膜形成面の段差部の被覆性が良いことが重要である。また、パターンの側面がテーパー形状になってしまうと、サイドウォールが形成されても第１の導電層と第２の導電層の不要なショートが起こりやすくなり、半導体素子の信頼性を損なう可能性があるため、被覆性及び膜厚等の膜質を十分考慮して第２の絶縁層１１２を形成する必要がある。
【００７１】
図５（ｃ）において、第２の絶縁層１１２をエッチングし、サイドウォール１１３ａ〜１１３ｇを形成する。サイドウォール１１３ａ〜１１３ｇを形成するためには、ドライエッチングなどにより異方性の高いエッチング処理を行う必要がある。また、第２の絶縁層１１２をエッチング処理する際、一導電型の不純物元素を含有する第２の非晶質半導体層１０８との選択比を十分にとる必要があり、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａ、１０９ｂが、若干エッチングされる場合には、エッチングされる膜厚を考慮して厚めに形成しておく必要がある。
【００７２】
図６（ａ）において、基板全面に第２の導電層１１８を形成する。第２の導電層１１８は透明導電層１１４、金属層１１６を積層した構造とする。透明導電層１１４の材料として、例えばＩＴＯ（インジウム−錫酸化物）やＩＺＯ（インジウム−亜鉛酸化物）等を用いる。また金属層１１６の材料として、Ｍｏ、Ｗ、Ｔｉ、Ｔａなどの高融点金属あるいは低抵抗金属のＡｌやＣｕなどを用いることができる。但し、第２の導電層１１８として、例えばＩＴＯとＡｌなどの組合せのように、酸化還元反応により腐蝕が進行するものもあるため、間にバリア性のある金属を挟む構造とするなど考慮する必要がある。
【００７３】
次に、第２のフォトリソグラフィ工程により、第２の導電層１１８をパターニングする。
【００７４】
図６（ｂ）において、第２の導電層上にフォトレジストを形成し、第２のフォトマスクを用いて露光し、現像することにより第２のフォトレジストパターン１２０ａ〜１２０ｅを形成する。ここで第２のフォトマスクとして、第１のフォトマスクと同様に多階調フォトマスクを使用することで、膜厚に差を有するフォトレジストパターンが形成される。透明導電層１１４および金属層１１６の積層構造である第２の導電層１１８を残存させる箇所は、フォトレジストパターンを第４の厚さ（ｔ４）に、透明導電層１１４のみを残存させる箇所は、フォトレジストパターンを第３の厚さ（ｔ３）に設定する。第３の厚さ（ｔ３）は第４の厚さ（ｔ４）より薄い（ｔ３＜ｔ４）。第２のフォトレジストパターン１２０ａ〜１２０ｅをマスクに第２の導電層１１８をエッチングする。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いることが可能である。
【００７５】
図６（ｃ）において、第２のフォトレジストパターン１２０ａ〜１２０ｅをアッシング処理し、変形された第２のフォトレジストパターン１２１ａ〜１２１ｅを形成する。図６（ｃ）のように、変形された第２のフォトレジストパターン１２１ａ〜１２１ｅは、第２のフォトレジストパターン１２０ａ〜１２０ｅの第３の厚さ（ｔ３）の部分が除去され、膜厚が減少するとともに、第２のフォトレジストパターンのうち初期膜厚が第３の厚さ（ｔ３）であった部分では、金属層１１６が露出することになる。加えて、第２のフォトレジストパターン１２０ａ〜１２０ｅにアッシング処理を行う際、第２のフォトレジストパターン１２０ａ〜１２０ｅの側面もエッチングされるため、変形された第２のフォトレジストパターン１２１ａ〜１２１ｅの面積は、図６（ｂ）の工程において第４の厚さ（ｔ４）で形成されたフォトレジストパターンの面積よりも、若干小さくなる。
【００７６】
図７（ａ）において、変形された第２のフォトレジストパターン１２１ａ〜１２１ｅをマスクとして、露出した金属層１１６をエッチングにより除去し、透明導電層１１４を露出する。このときエッチングは金属層と透明導電層とで選択比のとれる手法により行う。露出した透明導電層１１４は、画素電極や基板端の接続端子として用いる。さらに、島状の一導電型の不純物元素を含有する第２の非晶質半導体層１０９ａの中央部をエッチングし、ソース領域とドレイン領域に分離させる。このエッチングは異方性を持つドライエッチング法により行う。実際には、島状の第１の非晶質半導体層１０７ａも多少エッチングされる。
【００７７】
第２のフォトリソグラフィ工程において、多階調フォトマスクを第２のフォトマスクとして用いることにより、ＴＦＴ部１０では透明導電層１１５ａと金属層１１７ａの積層でなるソース配線１１９ａ及び、透明導電層１１５ｂと金属層１１７ｂの積層でなるソース電極又はドレイン電極１１９ｂが形成される。また、透明導電層１１５ｂの一部が画素電極１１５ｆとなる。また、画素電極１１５ｆの一部であり容量部２０には容量線１０３ｂに対向する電極１１５ｃが形成され、端子部３０には、電極１１５ｄ、１１５ｅが形成される。（図６（ｂ）、（ｃ）、図７（ａ））
【００７８】
図７（ｂ）において、基板全面に第３の絶縁層１２２を形成する。第３の絶縁層１２２は、プラズマＣＶＤ法、スパッタ法などの方法を用いて形成し、窒化珪素膜、酸化窒化珪素膜、酸化珪素膜などの絶縁膜であればよく、単層若しくは積層構造としてもよい。第３の絶縁層１２２は、ＴＦＴを不純物等から保護するための保護絶縁層として用いられる。
【００７９】
次に、第３のフォトリソグラフィ工程として、第３の絶縁層１２２上にフォトレジストを形成し、基板１０１の裏面より露光を行う。このとき、第１のフォトリソグラフィ工程によりパターニングされた第１の導電層および第２のフォトリソグラフィ工程によりパターニングされた金属層をマスクとして利用し、第３のフォトレジストパターン１２４ａ〜１２４ｄを形成する。第３のフォトレジストパターン形成に際し、基板１０１上に形成されている第１の導電層１０２および第２の導電層１１８の上層である金属層１１６のパターンをマスクとして、裏面より露光を行うため、第３のフォトレジストパターン用のフォトマスクが不要になるとともに、フォトマスクと基板１０１との位置合わせも不要となる。
【００８０】
図７（ｃ）において、図７（ｂ）で形成された第３のフォトレジストパターン１２４ａ〜１２４ｄにリフロー処理を行い、変形された第３のフォトレジストパターン１２５ａ〜１２５ｄを形成する。リフロー処理をすることによりレジストパターンが第３の絶縁層１２２を被覆する面積が拡がり、変形された第３のフォトレジストパターン１２５ａ〜１２５ｄの端部は、金属層１１６で形成されたパターンの端部を越える。フォトレジストのリフロー処理には、加熱処理や薬液溶解によるものなどあり、どの手法を用いてもよい。リフロー処理によって変形された第３のフォトレジストパターン１２５ａ〜１２５ｄの拡がりは、フォトレジストの材質特性、膜厚および加熱条件、さらに下地である窒化珪素膜表面との物性によって決定される。従って、拡がりの制御はこれらの特性、条件によって適宜設計すれば良い。リフロー処理によって変形された第３のフォトレジストパターン１２５ａ〜１２５ｄの拡がりは、金属層１１６で形成されたパターンの端部を越える必要があるが、さらにマージンを確保する冗長設計が望ましい。
【００８１】
図８において、変形された第３のフォトレジストパターン１２５ａ〜１２５ｄをマスクに、第３の絶縁層１２２をパターニングし、保護絶縁層１２３ａ〜１２３ｄを形成する。その後、変形された第３のフォトレジストパターンを除去する。この保護絶縁層は、ガラス基板または保護絶縁層上の配向膜、液晶からの汚染物がアモルファス半導体ＴＦＴや金属配線へ侵入するのを抑制する。また透明導電層のパターンのみが存在する箇所では、裏面露光によるレジストが形成されないため、保護絶縁層が形成されずに透明導電層が露出した構造となる。
【００８２】
第３のフォトリソグラフィ工程において、裏面露光技術を用いることにより、保護絶縁層１２３ａ〜１２３ｄを形成する。（図７（ｂ）、（ｃ）、図８）
【００８３】
本実施の形態によって、２枚のフォトマスクを使用し、３回のフォトリソグラフィ工程によってアクティブマトリクス基板を作製することが出来る。このため、従来４枚のフォトマスクを使用し、最低４回のフォトリソグラフィ工程によって製造されていたアモルファス半導体ＴＦＴに比べて、大幅にフォトマスク数及びフォトリソグラフィ工程数を削減することができ、製造時間及び製造コストの削減が可能となる。
【００８４】
また、本実施の形態によって作製される半導体素子の側面にはサイドウォールが形成されるため、第１の導電層と第２の導電層が不要にショートすることを防止できること、および各パターンの端部においてステップカバレッジが向上し、配線、電極、絶縁層の被覆不良を低減することで、半導体装置の信頼性・歩留まりを向上させることが出来る。さらに、絶縁層の第１の導電層の端部を厳密にテーパー形状に作り込む必要がないことで、半導体装置作製工程の負担軽減が見込める。
【００８５】
また、本実施の形態によって作製されるＴＦＴは、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第１の非晶質半導体層と、第１の非晶質半導体層上の一導電型の不純物元素を含有する第２の非晶質半導体層を、多階調フォトマスクを用いてパターニングすることで、第１および第２の非晶質半導体層が第１の導電層の外側にのびてパターニングされることが無く、第１の導電層が、第１の非晶質半導体層と一導電型の不純物元素を含有する第２の非晶質半導体層を遮光する構造となることで、半導体層に光が入射して発生する光リーク電流を低減することが可能となる。
【００８６】
また、本実施の形態によって作製されるＴＦＴは、ソース領域およびドレイン領域形成の際に、多階調フォトマスクを用いて第２の導電層と一導電型の不純物元素を含有する第２の非晶質半導体層と第１の非晶質半導体層の一部をエッチングする工程、および多階調マスクを変形させた後、第２の導電層の金属層をエッチングする工程によって、第１の非晶質半導体層と第２の導電層の透明導電層との間に第１の段差が、第２の導電層の透明導電膜と第２の金属層との間に第２の段差が生じる。これにより、下層の端部が上層の端部から露出することになり、第３の絶縁層のチャネル領域の被覆性を向上させることが可能となる。さらに、サイドウォールおよび第１の絶縁層によってＴＦＴのチャネル形成部が覆われることで、基板や液晶層などＴＦＴ外部からチャネル形成部への不純物汚染による半導体素子の特性劣化を低減し、信頼性を向上させることができる。
【００８７】
また、本実施の形態によって作製される容量素子は、容量線と画素電極の一部を保持容量素子の対向する電極とし、その間の第１の絶縁層及びサイドウォールを誘電体とした保持容量素子の構造とすることで、容量線の側面にも容量を設けることが可能となる。第１の絶縁層を誘電体としている部分よりもサイドウォールの膜厚を薄く出来る為、容量線側面に容量を効率的に形成でき、容量線の上面だけではなく、側面も使用することで立体的に容量を形成することで、１画素に対する保持容量素子の形成面積を従来に比べて小さくすることが可能である。
【００８８】
また、本実施の形態によって作製されるソース電極又はドレイン電極・配線は、透明導電層と金属層の積層構造である第２の導電層で形成される。これにより、従来画素領域に存在していた、ソース電極又はドレイン電極の一方と画素電極のコンタクトホールを形成する領域を必要としない為、開口率の向上が可能である。さらに、画素電極は基板と接し、絶縁膜と積層されない構造となるため画素における開口率、透過率が向上する。
【００８９】
（実施の形態２）
実施の形態１では、非晶質半導体層を用いたＴＦＴを示したが、本実施の形態では、微結晶半導体層を用いたＴＦＴの例を示す。微結晶半導体を用いるＴＦＴの模式図を図９に示す。本実施の形態では、実施の形態１における第１の非晶質半導体層１０６を、第１の微結晶半導体層１２６と第１の非晶質半導体層１２７の積層とする。
【００９０】
第１の微結晶半導体層１２６は、チャネルとして機能する。第１の微結晶半導体層１２６は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ法により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。また、第１の非晶質半導体層１２７は、実施の形態１に示した第１の非晶質半導体層１０６を用いれば良く、ＴＦＴのオフ電流低減、第１の微結晶半導体層１２６の酸化防止、及び、ソース領域、ドレイン領域形成時のエッチングによって、第１の微結晶半導体層がエッチングされるのを防ぐなど、バッファ層として機能する。
【００９１】
また、実施の形態１における一導電型の不純物元素を含有する第２の非晶質半導体層１０８の代わりに一導電型の不純物元素を含有させた微結晶半導体層１２８を用いることも可能である。チャネルとソース電極又はドレイン電極間の寄生抵抗を低く抑えることが可能なため、オン電流の向上が実現出来る。
【００９２】
（実施の形態３）
本実施の形態では、実施の形態１における第３のフォトリソグラフィ工程において、第３のフォトレジストパターン１２４ａ〜１２４ｄの代わりにポジ型の感光性樹脂を用いる例を示す。また、ポジ型感光性樹脂を用いるＴＦＴの模式図を図１０に示す。
【００９３】
実施の形態１における第３のフォトリソグラフィ工程において、ポジ型感光性材料を形成し、基板１０１の裏面より露光を行う。実施の形態１における第１のフォトリソグラフィ工程によりパターニングされた第１の導電層および第２のフォトリソグラフィ工程によりパターニングされた金属層の部分が遮光されることを利用して、ポジ型感光性材料パターン１２９を形成する。ポジ型感光性材料パターン１２９の形成に際し、基板１０１上に形成されている第１の導電層および金属層のパターンをマスクとして、裏面より露光を行うため、ポジ型感光性材料パターン形成用のフォトマスクが不要になるとともに、フォトマスクと基板１０１との位置合わせも不要となる。
【００９４】
ポジ型感光性材料パターン１２９をマスクに、第３の絶縁層１２２をパターニングし、保護絶縁層１２３ａ〜１２３ｄを形成する。この保護絶縁層は、ガラス基板または保護絶縁層上の配向膜、液晶からの汚染物がアモルファス半導体ＴＦＴや金属配線へ侵入するのを抑制する。また、透明導電層のパターンのみが存在する箇所では、裏面露光によるポジ型感光性材料パターンが形成されないため、保護絶縁層が形成されずに透明導電層が露出した構造となる。
【００９５】
ポジ型感光性材料としては、ポジ型のシロキサン、ポジ型のアクリル樹脂又はポリイミド樹脂などを用いることが可能である。さらにポジ型感光性ブラックマトリックス用樹脂を用いれば、ポジ型感光性材料パターンはブラックマトリックスとしても機能する。
【００９６】
このように、実施の形態１で示した第３のフォトレジストパターン１２４ａ〜１２４ｄの代わりにポジ型感光性材料パターン１２９を用いることで、第３のフォトリソグラフィ工程においてレジストを除去する工程を省略することができ、さらなる工程の簡略化を可能とする。
【００９７】
（実施の形態４）
図１１はＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）方式を用いて、電気光学装置の組み立てる様子を模式的に示す図である。第１の基板１１００には画素領域１１０３、外部入出力端子１１０４、接続配線１１０５が形成されている。点線で囲まれた領域は、走査線側のＩＣチップ貼り合わせ領域１１０１とデータ線側のＩＣチップ貼り合わせ領域１１０２である。第２の基板１１０８には対向電極１１０９が形成され、シール材１１１０で第１の基板１１００と貼り合わせる。シール材１１１０の内側には液晶が封入され液晶層１１１１を形成する。第１の基板１１００と第２の基板１１０８とは所定の間隔を持って貼り合わせるが、ネマチック液晶の場合には３〜８μｍ、スメクチック液晶の場合には１〜４μｍとする。
【００９８】
ＩＣチップ１１０６、１１０７は、データ線側と走査線側とで回路構成が異なる。ＩＣチップは第１の基板１１００に実装する。外部入出力端子１１０４には、外部から電源及び制御信号を入力するためのＦＰＣ１１１２（フレキシブルプリント配線板：Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）を貼り付ける。ＦＰＣ１１１２の接着強度を高めるために補強板１１１３を設けても良い。こうして電気光学装置を完成させることができる。ＩＣチップは第１の基板１１００に実装する前に電気検査を行えば電気光学装置の最終工程での歩留まりを向上させることができ、また、信頼性を高めることができる。
【００９９】
また、ＩＣチップを第１の基板上に実装する方法は、異方性導電材を用いた接続方法やワイヤボンディング方式などを採用することができる。図１２にその一例を示す。図１２（Ａ）は第１の基板１２０１にＩＣチップ１２０７が異方性導電材を用いて実装される例を示している。第１の基板１２０１上には画素領域、画素領域に電気的に接続される引出線１２０５、接続配線及び入出力端子１２０６が設けられている。第２の基板１２０２はシール材１２０３で第１の基板１２０１と接着されており、その間に液晶層１２０４が設けられている。
【０１００】
また、接続配線及び入出力端子１２０６の一方の端にはＦＰＣ１２１１が異方性導電材で接着されている。異方性導電材は樹脂１２１４と表面にＡｕなどがメッキされた数十〜数百μｍ径の導電性粒子１２１３から成り、導電性粒子１２１３により接続配線及び入出力端子１２０６とＦＰＣ１２１１に形成された配線１２１２とが電気的に接続されている。ＩＣチップ１２０７も同様に異方性導電材で第１の基板に接着され、樹脂１２１０中に混入された導電性粒子１２０９により、ＩＣチップ１２０７に設けられた入出力端子１２０８と引出線１２０５または接続配線及び入出力端子１２０６と電気的に接続されている。引出線１２０５、並びに接続配線及び入出力端子１２０６の構成としては、図８のＧ−Ｈの断面に示す構成を用いればよく、図１２（Ａ）では、引出線１２０５、並びに接続配線及び入出力端子１２０６に、透明導電層である電極１１５ｅ及び金属層１１７ｅの積層を用いる例を示す。
【０１０１】
また、図１２（Ｂ）で示すように第１の基板にＩＣチップを接着材１２１５で固定して、Ａｕワイヤ１２１６によりＩＣチップの入出力端子と引き出し線又は接続配線及び入出力端子とを接続しても良い。そして樹脂１２１７で封止する。図８のＥ−Ｆの断面に示す構成を用いればよく、図１２（Ｂ）では、引出線１２０５及び接続配線及び入出力端子１２０６に、第１の導電層でなる電極１０３ｃと、電極１０３ｃに電気的に接続する透明導電層でなる電極１１５ｄ及び金属層１１７ｄの積層を用いる例を示す。
【０１０２】
ＩＣチップの実装方法は図１１及び図１２を基にした方法に限定されるものではなく、ここで説明した以外にもＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方法を用いることが可能である。
【０１０３】
本実施の形態は実施の形態１、２、３のいずれか一と自由に組み合わせることが可能である。
【０１０４】
（実施の形態５）
本発明の半導体装置、及び電子機器として、液晶ＴＶ、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置。例えば、ポータブルＤＶＤプレイヤー。）などが挙げられる。それら電子機器のうち、一部の電子製品の具体例を図１３および図１４に示す。
【０１０５】
図１３（Ａ）はデジタルカメラであり、本体１３１１、表示部１３１２、撮像部、操作キー１３１４、シャッターボタン１３１６等を含む。なお、図１３（Ａ）は表示部１３１２側からの図であり、撮像部は示していない。本発明により、より安価な表示部を有し、且つ、信頼性の高いデジタルカメラが実現できる。
【０１０６】
図１３（Ｂ）はノート型パーソナルコンピュータであり、本体１３２１、筐体１３２２、表示部１３２３、キーボード１３２４、外部接続ポート１３２５、ポインティングデバイス１３２６等を含む。本発明により、より安価な表示部を有し、且つ、信頼性の高いノート型パーソナルコンピュータを実現することができる。
【０１０７】
図１３（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１３３１、筐体１３３２、第１の表示部１３３３、第２の表示部１３３４、記録媒体（ＤＶＤ等）読込部１３３５、操作キー１３３６、スピーカ部１３３７等を含む。第１の表示部１３３３は主として画像情報を表示し、第２の表示部１３３４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、安価な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。
【０１０８】
また、図１３（Ｄ）はテレビジョン（以下、テレビともいう）であり、筐体１３４１、支持台１３４２、表示部１３４３、スピーカ１３４４、ビデオ入力端子１３４５などを含む。このテレビジョンは、上述した実施の形態で示した作製方法により形成したＴＦＴをその表示部１３４３および駆動回路に用いることにより作製される。なお、テレビジョンには液晶テレビ、有機ＥＬテレビなどがある。本発明により、安価な表示部を有し、且つ、信頼性の高いテレビジョン、特に２２インチ〜５０インチの大画面を有する大型のテレビジョンを実現することができる。
【０１０９】
また、図１４で示す携帯電話機は、操作スイッチ類１４０４、マイクロフォン１４０５などが備えられた本体（Ａ）１４０１と、表示パネル（Ａ）１４０８、表示パネル（Ｂ）１４０９、スピーカ１４０６などが備えられた本体（Ｂ）１４０２とが、蝶番１４１０で開閉可能に連結さている。表示パネル（Ａ）１４０８と表示パネル（Ｂ）１４０９は、回路基板１４０７と共に本体（Ｂ）１４０２の筐体１４０３の中に収納される。表示パネル（Ａ）１４０８及び表示パネル（Ｂ）１４０９の画素部は筐体１４０３に形成された開口窓から視認できるように配置される。
【０１１０】
表示パネル（Ａ）１４０８と表示パネル（Ｂ）１４０９は、その携帯電話機１４００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）１４０８を主画面とし、表示パネル（Ｂ）１４０９を副画面として組み合わせることができる。
【０１１１】
本発明により、安価な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。
【０１１２】
本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番１４１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類１４０４、表示パネル（Ａ）１４０８、表示パネル（Ｂ）１４０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。
【０１１３】
以上の様に、本発明を実施する、即ち実施の形態１乃至４のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の画素の上面図を示す図。
【図２】本発明の端子部の上面図を示す図。
【図３】本発明の容量部の断面図を示す図。
【図４】本発明によるアクティブマトリクス基板の作製工程を示す断面図。
【図５】本発明によるアクティブマトリクス基板の作製工程を示す断面図。
【図６】本発明によるアクティブマトリクス基板の作製工程を示す断面図。
【図７】本発明によるアクティブマトリクス基板の作製工程を示す断面図。
【図８】本発明によるアクティブマトリクス基板の作製工程を示す断面図。
【図９】本発明によるアクティブマトリクス基板の断面図を示す図。
【図１０】本発明によるアクティブマトリクス基板の断面図を示す図。
【図１１】液晶表示装置の実装を示す図。
【図１２】液晶表示装置の実装を示す図。
【図１３】電子機器の一例を示す図。
【図１４】電子機器の一例を示す図。
【符号の説明】
【０１１５】
１０    ＴＦＴ部
２０    容量部
３０    端子部
１０１    基板
１０２    第１の導電層
１０３ａ    ゲート配線
１０３ｂ    容量線
１０３ｃ    電極
１０４    第１の絶縁層
１０５ａ    ゲート絶縁層
１０５ｂ    絶縁層
１０６    第１の非晶質半導体層
１０７ａ    島状の第１の非晶質半導体層
１０７ｂ    島状の第１の非晶質半導体層
１０８    一導電型の不純物元素を含有する第２の非晶質半導体層
１０９ａ    島状の一導電型の不純物元素を含有する第２の非晶質半導体層
１０９ｂ    島状の一導電型の不純物元素を含有する第２の非晶質半導体層
１１０ａ    フォトレジストパターン
１１０ｂ    フォトレジストパターン
１１０ｃ    フォトレジストパターン
１１０ｄ    フォトレジストパターン
１１１ａ    フォトレジストパターン
１１１ｂ    フォトレジストパターン
１１１ｃ    フォトレジストパターン
１１２    第２の絶縁層  
１１３ａ    サイドウォール
１１３ｂ    サイドウォール
１１３ｃ    サイドウォール
１１３ｄ    サイドウォール
１１３ｅ    サイドウォール
１１３ｆ    サイドウォール
１１３ｇ    サイドウォール
１１４    透明導電層
１１５ａ    透明導電層
１１５ｂ    透明導電層
１１５ｃ    電極
１１５ｄ    電極
１１５ｅ    電極
１１５ｆ    画素電極
１１６    金属層
１１７ａ    金属層
１１７ｂ    金属層
１１７ｃ    金属層
１１７ｄ    金属層
１１７ｅ    金属層
１１８    第２の導電層
１１９ａ    ソース配線
１１９ｂ    ソース電極又はドレイン電極
１２０ａ    フォトレジストパターン
１２０ｂ    フォトレジストパターン
１２０ｃ    フォトレジストパターン
１２０ｄ    フォトレジストパターン
１２０ｅ    フォトレジストパターン
１２１ａ    フォトレジストパターン
１２１ｂ    フォトレジストパターン
１２１ｃ    フォトレジストパターン
１２１ｄ    フォトレジストパターン
１２１ｅ    フォトレジストパターン
１２２    第３の絶縁層
１２３ａ    保護絶縁層
１２３ｂ    保護絶縁層
１２３ｃ    保護絶縁層
１２３ｄ    保護絶縁層
１２４ａ    フォトレジストパターン
１２４ｂ    フォトレジストパターン
１２４ｃ    フォトレジストパターン
１２４ｄ    フォトレジストパターン
１２５ａ    フォトレジストパターン
１２５ｂ    フォトレジストパターン
１２５ｃ    フォトレジストパターン
１２５ｄ    フォトレジストパターン
１２６    第１の微結晶半導体層
１２７    第１の非晶質半導体層
１２８    一導電型の不純物元素を含有させた微結晶半導体層
１２９    ポジ型感光性材料パターン
１１００    第１の基板
１１０１    ＩＣチップ貼り合わせ領域
１１０２    ＩＣチップ貼り合わせ領域
１１０３    画素領域
１１０４    外部入出力端子
１１０５    接続配線
１１０６    ＩＣチップ
１１０７    ＩＣチップ
１１０８    第２の基板
１１０９    対向電極
１１１０    シール材
１１１１    液晶層
１１１２    ＦＰＣ
１１１３    補強板
１２０１    第１の基板
１２０２    第２の基板
１２０３    シール材
１２０４    液晶層
１２０５    引出線
１２０６    接続配線及び入出力端子
１２０７    ＩＣチップ
１２０８    入出力端子
１２０９    導電性粒子
１２１０    樹脂
１２１１    ＦＰＣ
１２１２    配線
１２１３    導電性粒子
１２１４    樹脂
１２１５    接着材
１２１６    Ａｕワイヤ
１２１７    樹脂
１３１１    本体
１３１２    表示部
１３１４    操作キー
１３１６    シャッターボタン
１３２１    本体
１３２２    筐体
１３２３    表示部
１３２４    キーボード
１３２５    外部接続ポート
１３２６    ポインティングデバイス
１３３１    本体
１３３２    筐体
１３３３    第１の表示部
１３３４    第２の表示部
１３３５    記録媒体（ＤＶＤ等）読込部
１３３６    操作キー
１３３７    スピーカ部
１３４１    筐体
１３４２    支持台
１３４３    表示部
１３４４    スピーカ
１３４５    ビデオ入力端子
１４００    携帯電話機
１４０１    本体（Ａ）
１４０２    本体（Ｂ）
１４０３    筐体
１４０４    操作スイッチ類
１４０５    マイクロフォン
１４０６    スピーカ
１４０７    回路基板
１４０８    表示パネル（Ａ）
１４０９    表示パネル（Ｂ）
１４１０    蝶番
【図１】
0005622355.tif 000002
【図２】
0005622355.tif 000003
【図３】
0005622355.tif 000004
【図４】
0005622355.tif 000005
【図５】
0005622355.tif 000006
【図６】
0005622355.tif 000007
【図７】
0005622355.tif 000008
【図８】
0005622355.tif 000009
【図９】
0005622355.tif 000010
【図１０】
0005622355.tif 000011
【図１１】
0005622355.tif 000012
【図１２】
0005622355.tif 000013
【図１３】
0005622355.tif 000014
【図１４】
0005622355.tif 000015