(57)【特許請求の範囲】
【請求項１】
遅延タップとフィルタ係数を乗算する乗算器とを含み、指定されたフィルタ形状に応じて前記遅延タップの接続を切り替えることにより複数のフィルタ形状を実現可能なフィルタ回路と、
前記フィルタ回路の出力信号と前記出力信号の期待値との誤差を求める誤差計算回路と、
前記誤差計算回路が求める前記誤差が減少する方向に前記フィルタ回路の前記フィルタ係数を所定のアルゴリズムにより更新し、更新した前記フィルタ係数を前記フィルタ回路に設定する係数計算回路と、
前記フィルタ回路に対して複数の前記フィルタ形状の中から順番に前記フィルタ形状を指定し、指定された前記フィルタ形状毎に前記誤差計算回路が収束時の前記誤差および収束時の前記フィルタ係数を取得し、前記フィルタ形状毎に取得した複数の前記誤差を比較して相対的に小さい誤差に対応する前記フィルタ形状を選択すると共に選択した前記フィルタ形状に対応する収束時の前記フィルタ係数を前記フィルタ回路に設定する制御回路と
を有し、
前記フィルタ回路は、
前記制御回路により入出力方向を切り替えてＤＦＥ型フィルタとＦＦＥ型フィルタの少なくとも一方を実現する２つの入出力端子を備えるｎ個（ｎは自然数）の双方向フリップフロップ回路と、
前記双方向フリップフロップ回路の２つの入出力端子の出力側を前記制御回路により選択するｎ個の出力選択スイッチと、
前記ｎ個の出力選択スイッチの出力信号にフィルタ係数を乗算するｎ個の係数乗算器と、
前記ｎ個の係数乗算器の出力信号の和を求める加算器と、
前記フィルタ回路の入力信号にフィルタ係数を乗算する入力係数乗算器と、
前記制御回路により制御され、前記入力係数乗算器の出力信号を前記加算器に入力するＤＦＥ入力スイッチと、
前記制御回路により制御され、前記入力係数乗算器の出力信号を前記双方向フリップフロップ回路に入力するＦＦＥ入力スイッチと、
前記制御回路により制御され、前記双方向フリップフロップ回路間を接続する（ｎ−１）個の接続スイッチと、
前記加算器の出力信号を二値化する０／１判定回路と
を有することを特徴とする等化器。
【請求項２】
請求項１に記載の等化器において、
前記双方向フリップフロップ回路は、２個のトライステートインバータの入出力をループ状に接続した２つのラッチ回路をトランスファーゲートを挟んで対称的に配置した回路で、前記制御回路によって前記ラッチ回路の入力側の前記トライステートインバータの出力を高インピーダンス状態に制御することにより入出力方向を切り替える
ことを特徴とする等化器。
【請求項３】
遅延タップとフィルタ係数を乗算する乗算器とを含み、指定されたフィルタ形状に応じて前記遅延タップの接続を切り替えることにより複数のフィルタ形状を実現可能なフィルタ回路を有する等化器におけるフィルタ回路切り替え方法において、
前記フィルタ回路の出力信号と前記出力信号の期待値との誤差を求める誤差計算手順と、
前記誤差計算手順で求める前記誤差が減少する方向に前記フィルタ回路の前記フィルタ係数を所定のアルゴリズムにより更新し、更新した前記フィルタ係数を前記フィルタ回路に設定する係数計算手順と、
前記フィルタ回路に対して複数の前記フィルタ形状の中から順番に前記フィルタ形状を指定し、指定された前記フィルタ形状毎に前記誤差計算手順で収束時の前記誤差および収束時の前記フィルタ係数を取得し、前記フィルタ形状毎に取得した複数の前記誤差を比較して相対的に小さい誤差に対応する前記フィルタ形状を選択すると共に選択した前記フィルタ形状に対応する収束時の前記フィルタ係数を前記フィルタ回路に設定する制御手順と
を有し、
前記フィルタ回路は、入力又は出力に設定可能な２つの入出力端子を備えるｎ個（ｎは自然数）の双方向フリップフロップ回路と、前記双方向フリップフロップ回路の２つの入出力端子のいずれかを選択するｎ個の出力選択スイッチと、前記ｎ個の出力選択スイッチの出力信号にフィルタ係数を乗算するｎ個の係数乗算器と、前記ｎ個の係数乗算器の出力信号の和を求める加算器と、前記フィルタ回路の入力信号にフィルタ係数を乗算する入力係数乗算器と、前記入力係数乗算器の出力信号を前記加算器に入力するＤＦＥ入力スイッチと、前記入力係数乗算器の出力信号を前記双方向フリップフロップ回路に入力するＦＦＥ入力スイッチと、前記双方向フリップフロップ回路間を接続する（ｎ−１）個の接続スイッチと、前記加算器の出力信号を二値化する０／１判定回路とを有し、
前記制御手順により、前記双方向フリップフロップ回路の入出力方向を切り替えると共に、前記出力選択スイッチで前記双方向フリップフロップ回路の出力側を選択し、且つ、前記ＤＦＥ入力スイッチおよび前記ＦＦＥ入力スイッチを制御して、ＤＦＥ型フィルタおよびＦＦＥ型フィルタの少なくとも一方を実現する
ことを特徴とするフィルタ回路切り替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送信号の波形劣化を補償する等化器およびフィルタ回路切り替え方法に関する。
【背景技術】
【０００２】
近年、通信速度や処理速度の高速化に伴い、ＬＳＩチップ内の回路ブロック間やＬＳＩチップ間、或いは回路ボード間や装置間などでデジタル信号を高速に伝送することが求められている。ところが、このような高速信号伝送システムにおいて、送信回路と受信回路の間の伝送線路の特性によって受信信号は劣化し復号データに誤りが生じる。そこで、送信側や受信側において伝送線路と逆の特性を掛けて信号の劣化を補償する等化技術が用いられる。
【０００３】
例えば受信回路では、伝送線路で生じた符号間干渉を除去する等化器を設け、伝送線路の特性を推定して受信信号の波形劣化を補償し、符号間干渉の影響を除去した受信データを復号する。このような等化器は、フィルタ係数を可変できるフィルタ回路と、そのフィルタ係数を更新する係数計算回路とを有する。そして、受信信号はフィルタ回路に入力され、フィルタ回路の出力信号とその期待値との誤差が少なくなるようにフィルタ係数を更新してフィルタ回路に設定する。このような処理を繰り返すことによって、受信信号の波形劣化を補償し、誤りの少ない復号データを得ることができる。一方、フィルタ回路は、ＦＦＥ（Ｆｅｅｄ  Ｆｏｒｗａｒｄ  Ｅｑｕａｌｉｚｅｒ）型やＤＦＥ（Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ）型などの様々な形状があり、それぞれ長所と短所を持っている。そこで、それぞれの長所を活かすために異なる形状のフィルタ回路を組み合わせた等化器も考えられている（例えば、特許文献１，２および３参照）。
【特許文献１】特開２００１−２６７９８１号公報
【特許文献２】特願２００４−５１０２０２号公報
【特許文献３】特開平０７−２２６７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、等化器のフィルタ回路の形状は、設計時にＦＦＥ型やＤＦＥ型或いはこれらの複合型などのフィルタ形状が選択され、フィルタ次数（遅延タップ数）などもハード的に固定されてしまうという問題がある。また、設計されたフィルタ形状によって等化可能な伝送線路の特性や達成可能なＳＮＲやＢＥＲなどの性能も固定されてしまうという問題があり、経年変化などで通信状態が変わると対応できない場合がある。
【０００５】
さらに、ＦＦＥ型とＤＦＥ型の双方の特性を実現できる複合型のフィルタ回路を用いる場合は、伝送線路の特性やデータ伝送レートによっては不必要なＦＦＥやＤＦＥの遅延タップや係数乗算回路が生じる。ところが、フィルタ回路がハード的に固定されているので求められる特性に応じて遅延タップ数などを柔軟に変えることができない。また、不必要な回路が常に実装されるので、回路規模の増大や回路の消費電力が増加するという問題が生じる。
【０００６】
本発明の目的は、限られた回路規模でフィルタ形状を自由に変えることができ、回路規模の増大や消費電力の増大を抑えることができる等化器およびフィルタ回路切り替え方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、遅延タップとフィルタ係数を乗算する乗算器とを含み、指定されたフィルタ形状に応じて前記遅延タップの接続を切り替えることにより複数のフィルタ形状を実現可能なフィルタ回路と、前記フィルタ回路の出力信号と前記出力信号の期待値との誤差を求める誤差計算回路と、前記誤差計算回路が求める前記誤差が減少する方向に前記フィルタ回路の前記フィルタ係数を所定のアルゴリズムにより更新し、更新した前記フィルタ係数を前記フィルタ回路に設定する係数計算回路と前記フィルタ回路に対して複数の前記フィルタ形状の中から順番に前記フィルタ形状を指定し、指定された前記フィルタ形状毎に前記誤差計算回路が収束時の前記誤差および収束時の前記フィルタ係数を取得し、前記フィルタ形状毎に取得した複数の前記誤差を比較して相対的に小さい誤差に対応する前記フィルタ形状を選択すると共に選択した前記フィルタ形状に対応する収束時の前記フィルタ係数を前記フィルタ回路に設定する制御回路とを有し、前記フィルタ回路は、前記制御回路により入出力方向を切り替えてＤＦＥ型フィルタとＦＦＥ型フィルタの少なくとも一方を実現する２つの入出力端子を備えるｎ個（ｎは自然数）の双方向フリップフロップ回路と、前記双方向フリップフロップ回路の２つの入出力端子の出力側を前記制御回路により選択するｎ個の出力選択スイッチと、前記ｎ個の出力選択スイッチの出力信号にフィルタ係数を乗算するｎ個の係数乗算器と、前記ｎ個の係数乗算器の出力信号の和を求める加算器と、前記フィルタ回路の入力信号にフィルタ係数を乗算する入力係数乗算器と、前記制御回路により制御され、前記入力係数乗算器の出力信号を前記加算器に入力するＤＦＥ入力スイッチと、前記制御回路により制御され、前記入力係数乗算器の出力信号を前記双方向フリップフロップ回路に入力するＦＦＥ入力スイッチと、前記制御回路により制御され、前記双方向フリップフロップ回路間を接続する（ｎ−１）個の接続スイッチと、前記加算器の出力信号を二値化する０／１判定回路とを有する。
【発明の効果】
【０００８】
本発明に係る等化器およびフィルタ回路切り替え方法は、フィルタ形状を限られた回路規模で自由に変えることにより、求められる特性に応じて柔軟に対応することができ、回路規模の増大を抑制し低消費電力化が可能となる。
【図面の簡単な説明】
【０００９】
【図１】高速信号伝送システム１００の一例を示すブロック図である。
【図２】伝送線路１５１の応答特性例を示す説明図である。
【図３】等化器９０５の一例を示すブロック図である。
【図４】ＦＦＥ型フィルタ３００の一例を示すブロック図である。
【図５】ＤＦＥ型フィルタ４００の一例を示すブロック図である。
【図６】複合型フィルタ３４０の一例を示すブロック図である。
【図７】第１実施形態に係る等化器１０５の一例を示すブロック図である。
【図８】制御回路２０４の一例を示すブロック図である。
【図９】係数計算回路２０３の一例を示すブロック図である。
【図１０】フィルタ形状選択処理を示すフローチャート例である。
【図１１】形状可変フィルタ回路２０１の一例を示すブロック図である。
【図１２】片方向フリップフロップ回路５００の一例を示す回路図である。
【図１３】形状可変フィルタ回路２０１のスイッチ設定とフィルタ形状の関係を示す説明図である。
【図１４】第２実施形態に係る等化器１０５ｂの一例を示すブロック図である。
【図１５】係数計算回路２０３ｂの一例を示すブロック図である。
【図１６】形状可変フィルタ回路２０１ｂの一例を示すブロック図である。
【図１７】形状可変フィルタ回路２０１ｂのスイッチ設定とフィルタ形状の関係を示す説明図である。
【図１８】第３実施形態に係る等化器１０５ｃの一例を示すブロック図である。
【図１９】双方向フリップフロップ回路５０１の一例を示す回路図である。
【図２０】第３実施形態の形状可変フィルタ回路２０１ｃの一例を示すブロック図である。
【図２１】形状可変フィルタ回路２０１ｃのスイッチ設定とフィルタ形状の関係を示す説明図である。
【発明を実施するための最良の形態】
【００１０】
以下、等化器およびフィルタ回路切り替え方法に関する複数の実施形態を例に挙げて図面を用いて詳しく説明する。
先ず、各実施形態に共通の部分について説明する。図１は、本実施形態に係る等化器を用いる高速信号伝送システムの一例を示すブロック図である。図１において、高速信号伝送システム１００は、ＬＳＩチップ内の回路ブロック間やＬＳＩチップ間或いは回路ボード間や装置間などの信号伝送に用いられる。
【００１１】
送信回路１０１は、伝送線路１５１の特性インピーダンスにマッチングした出力インピーダンスを有するドライバ１０２を有する。そして、送信データはドライバ１０２から伝送線路１５１に送信信号として出力され、伝送線路１５１を経て受信回路１０３に入力される。
【００１２】
ところが、伝送線路１５１の周波数特性により、送信信号の高周波成分が損われ、図２に示すように受信信号波形が劣化する。図２は、横軸に単位時間（ＵＩ：ユニットインターバル），縦軸に信号電圧を示し、ステップパルス信号（データパタンが００１００００…の孤立パルス列）を伝送線路１５１に入力した時の受信信号波形を描いた図である。図２において、受信信号波形は、理想応答波形１６１のようにならず、伝送路応答波形１６２のように崩れた波形になる。特に図２の斜線部分１６３の波形成分は１ＵＩの期間を超えており、後続の符号の信号波形に対して符号間干渉が生じ、復号データが誤ってしまう。
【００１３】
そこで、伝送線路１５１で生じた符号間干渉を除去して理想応答波形１６１が得られるように等化器（ＥＱ（ＥＱｕａｌｉｚｅｒ））が用いられ、送信側や受信側において伝送線路と逆の特性を掛けて信号の劣化を補償する。
【００１４】
例えば、受信回路１０３は、ＡＤ変換器（ＡＤＣ）１０４と、等化器（ＥＱ）１０５と、タイミング再生器（ＣＤＲ：クロックデータリカバリ））１０６とを有する。受信回路１０３において、伝送線路１５１を介して入力するアナログの受信信号は、ＡＤ変換器１０４でサンプリングされてデジタル量に変換される。そして、等化器１０５は、デジタル処理によって伝送線路１５１の特性を推定して波形劣化を補償する。タイミング再生器１０６は、等化器１０５で波形整形されたデータを基にしてタイミング推定を行い、適切なタイミングでデータ判定を行って受信データを復号する。
【００１５】
ここで、各実施形態に係る等化器１０５について説明する前に、等化器１０５に関連する技術について説明する。図３に示した等化器９０５は、フィルタ回路８０１と、誤差信号計算回路８０２と、係数計算回路８０３とを有する。尚、クロック信号ＣＬＫが受信回路１０３のシステム側から与えられ、クロック信号ＣＬＫに同期して以下の処理が行われる。ＡＤ変換器１０４でデジタル値に変換された受信信号はフィルタ回路８０１に入力される（入力信号ｕ（ｎ））。
【００１６】
フィルタ回路８０１は、伝達関数Ｈ（ｚ）のフィルタ特性を実現するデジタルフィルタで、係数計算回路８０３により与えられるフィルタ係数Ｃｉ（ｎ）を用いて入力信号ｕ（ｎ）に対してフィルタ演算を行う。
【００１７】
誤差信号計算回路８０２は、フィルタ回路８０１の出力信号ｙ（ｎ）を１／０の二値信号に判定する０／１判定器８５１と、その判定信号と判定前の出力信号ｙ（ｎ）との差分（誤差信号：ｅ（ｎ））を求める差分回路８５２とを有する。
【００１８】
係数計算回路８０３は、誤差信号計算回路８０２が出力する誤差信号ｅ（ｎ）を元に、伝送線路１５１に応じたフィルタ特性を実現するフィルタ係数Ｃｉ（ｎ）を計算し、フィルタ回路８０１に設定する。
【００１９】
ここで、フィルタ係数Ｃｉ（ｎ）のｉはフィルタの次数を示す１以上の整数、ｎはクロック信号ＣＬＫのｎサイクル目を示す整数である。また、入力信号ｕ（ｎ），出力信号ｙ（ｎ）および誤差信号ｅ（ｎ）のｎについても同じｎサイクル目の信号であることを示す。
【００２０】
次に、フィルタ回路８０１の一例について説明する。図４は、ＦＦＥ（Ｆｅｅｄ  Ｆｏｒｗａｒｄ  Ｅｑｕａｌｉｚｅｒ）型フィルタ３００の一例を示す図である。ＦＦＥ型フィルタ３００において、ＡＤ変換器１０４でデジタル値に変換された受信信号の多ビット階調のデータは、乗算器３１０で係数Ｃ０（ｎ）を乗算された後、直列に接続された４つのフリップフロップ回路（ＦＦ３０１からＦＦ３０４）を有するデジタル遅延線（遅延タップ）に入力される。そして、クロック信号ＣＬＫの周期毎に１タップずつ順番にシフトされる。ここで、係数Ｃ０（ｎ）はｎクロック目の０次のフィルタ係数を示す。尚、各フリップフロップ回路は１ビット分しか描いていないが実際には多ビット階調分のフリップフロップ回路を有する。そして、ＦＦ３０１の出力に１次の係数Ｃ１（ｎ）、ＦＦ３０２の出力に２次の係数Ｃ２（ｎ）、ＦＦ３０３の出力に３次の係数Ｃ３（ｎ）、ＦＦ３０４の出力に４次の係数Ｃ４（ｎ）がそれぞれ乗算器３１１から乗算器３１４によって乗算される。さらに、加算器３１５は、乗算器３１０から乗算器３１４までの出力の和を求め、ＦＦＥ型フィルタ３００の出力（ＦＦＥｏｕｔｐｕｔ）となる。
【００２１】
図５は、ＤＦＥ（Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ）型フィルタ４００の一例を示す図である。ＤＦＥ型フィルタ４００において、ＡＤ変換器１０４でデジタル値に変換された受信信号の多ビット階調データは、乗算器４１０で係数Ｃ１０（ｎ）を乗算された後、加算器４１５でフィードバック値との和が求められる。ここで、係数Ｃ１０（ｎ）はｎクロック目の０次のフィルタ係数を示す。ＤＦＥ型フィルタ４００の出力（多ビット値）は、０／１判定器４１６で１／０の二値データに判定される。そして、判定された二値データは、直列に接続された４つのフリップフロップ回路（ＦＦ４０１からＦＦ４０４）を有するデジタル遅延線（遅延タップ）によりクロック信号ＣＬＫの周期毎に遅延される。そして、ＦＦ４０１の出力に１次の係数Ｃ１１（ｎ）、ＦＦ４０２の出力に２次の係数Ｃ１２（ｎ）、ＦＦ４０３の出力に３次の係数Ｃ１３（ｎ）、ＦＦ４０４の出力に４次の係数Ｃ１４（ｎ）がそれぞれ乗算器４１１から乗算器４１４によって乗算される。さらに、加算器４１５は、乗算器４１０から乗算器４１４までの出力の和を求め、この和をＤＦＥ型フィルタ４００の出力（ＤＦＥｏｕｔｐｕｔ）とする。
【００２２】
ここで、等化器９０５に図４のＦＦＥ型フィルタを用いる場合は受信信号の高周波成分の強調と共にノイズも増幅してしまうため、例えば伝送線路１５１が反射やクロストークノイズの大きな特性の場合、良好な性能が得られない。一方、等化器９０５に図５のＩＩＲ型フィルタを用いる場合は、０／１判定結果を遅延した過去のデータにフィルタ係数を乗算して現在のデータとの和を求めるのでノイズの増幅が避けられるが、フィードバック経路が存在するためタイミング設計が難しく、エラー伝搬の問題が生じる可能性がある。
【００２３】
そこで、これらの異なるフィルタ回路を組み合わせた複合型フィルタが用いられる。例えば図４のＦＦＥ型フィルタ３００と図５のＤＦＥ型フィルタ４００とを組み合わせた複合型フィルタ３４０の一例を図６に示す。図６において、複合型フィルタ３４０は、図４のＦＦＥ型フィルタ３００の係数Ｃ０（ｎ）の乗算器３１０と、図５のＤＦＥ型フィルタ４００の係数Ｃ１０（ｎ）の乗算器４１０とを共用化して係数Ｃ２０（ｎ）の乗算器３４１を設けている。上記以外は、図４および図５と同じである。例えば、図６のＦＦＥ型フィルタブロック３００ａは図４のＦＦＥ型フィルタ３００の乗算器３１０を除いた形状になっている。同様に、図６のＤＦＥ型フィルタブロック４００ａは図５のＤＦＥ型フィルタ４００の乗算器４１０を除いた形状になっている。尚、図６において、図４および図５と同符号のものは同じものを示す。このように、複合型フィルタ３４０は、ＡＤ変換器１０４でデジタル値に変換された受信信号に係数Ｃ２０（ｎ）を乗算する乗算器３４１を設け、その後ろにＦＦＥ型フィルタブロック３００ａとＤＦＥ型フィルタブロック４００ａとをシリーズに接続する形状である。これにより、ＦＦＥ型フィルタとＤＦＥ型フィルタの両方の特徴を兼ね備えた等化器を実現できる。
【００２４】
ところが、実際の等化器９０５のフィルタ回路設計においては、フィルタ形状（フィルタタイプや次数（遅延タップ数）など）が固定されるので、そのフィルタ形状で達成可能なＳＮＲ、ＢＥＲなどの性能も固定されてしまうという問題がある。また、図６に示したようなＦＦＥ型とＤＦＥ型の双方の特性を実現可能な複合型のフィルタを用いる場合は、常にＦＦＥ型フィルタブロック３００ａとＤＦＥ型フィルタブロック４００ａが実装されるので、回路規模の増大や回路の消費電力が増加するという問題が生じる。
【００２５】
そこで、以降の各実施形態で説明する等化器は、フィルタ形状を限られた回路規模で自由に変えることができるようになっている。これにより、求められる特性に応じて柔軟に対応することができ、回路規模の増大を抑制し低消費電力化が可能となる。
【００２６】
［等化器１０５］
次に、各実施形態に共通の等化器１０５について図７を用いて説明する。図７において、等化器１０５は、形状可変フィルタ回路２０１と、誤差信号計算回路２０２と、係数計算回路２０３と、制御回路２０４とを有する。ＡＤ変換器１０４でデジタル値に変換された受信信号は形状可変フィルタ回路２０１に入力される。尚、クロック信号ＣＬＫが受信回路１０３のシステム側から与えられ、クロック信号ＣＬＫに同期して以下の処理が行われる。
【００２７】
形状可変フィルタ回路２０１は、制御回路２０４により与えられるフィルタ形状選択信号ＦＳＥＬに応じてフィルタ形状を可変し、入力信号ｕ（ｎ）に対してフィルタ演算を行う。フィルタは、例えば図４で説明したようなＦＦＥ型フィルタ、図５で説明したようなＤＦＥ型フィルタ、或いは図６で説明したような複合型フィルタなどの様々なフィルタ形状を自由に組み合わせて実現できる。また、フィルタの次数に相当する遅延タップ数も自由に変えることができる。形状可変フィルタ回路２０１の回路例については後で複数の実施形態を用いて説明する。
【００２８】
誤差信号計算回路２０２は、先に説明した誤差信号計算回路８０２と同じもので、形状可変フィルタ回路２０１の出力信号ｙ（ｎ）を１／０の二値信号に判定する０／１判定器２２１と、その判定信号と判定前の出力信号ｙ（ｎ）との差分（誤差信号：ｅ（ｎ））を求める差分回路２２２とを有する。そして、誤差信号ｅ（ｎ）は、係数計算回路２０３と制御回路２０４とに出力される。
【００２９】
係数計算回路２０３は、形状可変フィルタ回路２０１に与えるフィルタ係数Ｃｉ（ｎ）を算出する。フィルタ係数Ｃｉ（ｎ）は、誤差信号計算回路２０２が出力する誤差信号ｅ（ｎ）に基づいて算出され、伝送線路１５１に応じたフィルタ特性を実現することができる。そして、係数計算回路２０３は、算出したフィルタ係数Ｃｉ（ｎ）を形状可変フィルタ回路２０１に設定するとともに、制御回路２０４にも出力する。ここで、図３と同様に、フィルタ係数Ｃｉ（ｎ）のｉは、フィルタの次数を示す１以上の整数、ｎはクロック信号ＣＬＫのｎサイクル目を示す整数である。同様に、入力信号ｕ（ｎ），出力信号ｙ（ｎ）および誤差信号ｅ（ｎ）のｎは、ｎサイクル目の信号である。
【００３０】
制御回路２０４は、誤差信号計算回路２０２が出力する誤差信号ｅ（ｎ）に基づいて、伝送線路１５１に適したフィルタ形状を判断することができる。そして、制御回路２０４は、フィルタ形状選択信号ＦＳＥＬによって形状可変フィルタ回路２０１を伝送線路１５１に適したフィルタ形状に設定することができる。
【００３１】
このようにして、形状可変フィルタ回路２０１は、伝達関数Ｈ（ｚ）のフィルタ特性を自由に変えることができ、入力信号ｕ（ｎ）の波形劣化に適した波形等化を行うことができる。
【００３２】
［制御回路２０４］
次に、制御回路２０４の一例について図８を用いて説明する。図８において、制御回路２０４は、記憶部２１０と、エラー比較／フィルタ形状選択部２１１と、シーケンサ２１２とを有する。尚、クロック信号ＣＬＫが受信回路１０３のシステム側から与えられ、クロック信号ＣＬＫに同期して以下の処理が行われる。制御回路２０４は、シーケンサ２１２が出力するタイミング信号や制御信号などに基づいて動作する。例えば、シーケンサ２１２は、受信回路１０３の制御装置などから与えられる開始信号に応じて等化処理を開始する。先ず、シーケンサ２１２は、エラー比較／フィルタ形状選択部２１１にフィルタ形状の選択を指示して、予め設定された複数種類のフィルタ形状を順番に形状可変フィルタ２０１に設定し、等化処理を行う。そして所定時間経過後に、シーケンサ２１２は、記憶部２１０の予め決められた領域（フィルタ形状別の記憶領域のアドレス）に誤差信号計算回路２０２が出力する誤差信号ｅ（ｎ）と係数計算回路２０３が出力するフィルタ係数Ｃｉ（ｎ）とを記憶する。尚、所定時間とは、誤差信号計算回路２０２が出力する誤差信号が収束するための時間である。また、記憶部２１０に記憶されるフィルタ係数は、誤差信号が収束した時の形状可変フィルタ２０１のフィルタ係数（収束係数と称する）である。
【００３３】
記憶部２１０は、半導体メモリなどを利用し、シーケンサ２１２から出力されるアドレスと読み書き制御信号（Ｒｅａｄ／Ｗｒｉｔｅ信号など）によって、誤差信号ｅ（ｎ）とフィルタ係数Ｃｉ（ｎ）をフィルタ形状別の記憶領域に記憶する。尚、シーケンサ２１２は、エラー比較／フィルタ形状選択部２１１にフィルタ形状の変更を指示する毎に記憶領域のアドレスを切り替え、選択したフィルタ形状に対応する誤差信号ｅ（ｎ）およびフィルタ係数Ｃｉ（ｎ）を記憶部２１０に順番に記憶する。
【００３４】
エラー比較／フィルタ形状選択部２１１は、シーケンサ２１２から指示されたフィルタ形状に対応するフィルタ形状選択信号ＦＳＥＬを出力し、形状可変フィルタ回路２０１のフィルタ形状を変えることができる。尚、フィルタ形状選択信号ＦＳＥＬは、例えば、形状可変フィルタ回路２０１内部の回路を切り替えるためのスイッチＳＷ位置などを制御する信号である。そして、シーケンサ２１２からの比較開始指示によって、エラー比較／フィルタ形状選択部２１１は、記憶部２１０に記憶されたフィルタ形状毎の誤差信号を読み出して、誤差信号の大きさを比較する。尚、誤差信号の比較は、例えば誤差信号の絶対値で比較することができる。この場合、比較精度を向上するために、例えば記憶部２１０に誤差信号を取り込む際に複数クロックサイクルの誤差信号を記憶するようにして、これらの絶対値の平均値や二乗和を計算して比較してもよい。そして、エラー比較／フィルタ形状選択部２１１は、誤差信号が最小（フィルタ形状毎に取得した収束時の複数の誤差信号を比較して相対的に小さい誤差信号）のフィルタ形状を選択し、当該フィルタ形状に対応するフィルタ形状選択信号ＦＳＥＬを出力する。さらに、エラー比較／フィルタ形状選択部２１１は、選択されたフィルタ形状に対応して記憶部２１０に記憶されているフィルタ係数（収束係数）を係数計算回路２０３の形状可変フィルタ２０１のフィルタ係数の初期値として設定する。これにより、形状可変フィルタ２０１が選択されたフィルタ形状で動作を開始する時に収束係数を初期値として用いることができ、フィルタの収束時間を短縮できる。
【００３５】
このようにして、制御回路２０４は、等化器１０５の入力信号の特性に応じたフィルタ形状を選択し、形状可変フィルタ２０１に設定することができる。
【００３６】
［係数計算回路２０３］
次に、係数計算回路２０３について説明する。図９は、係数計算回路２０３の一例を示すブロック図である。係数計算回路２０３は、フィルタ形状選択信号ＦＳＥＬで選択されたフィルタ形状に適合するフィルタ係数ｃｉ（ｎ）を誤差信号ｅ（ｎ）に応じて計算し、形状可変フィルタ回路２０１に出力する回路である。尚、クロック信号ＣＬＫが受信回路１０３のシステム側から与えられ、クロック信号ＣＬＫに同期して以下の処理が行われる。
【００３７】
図９において、係数計算回路２０３は、係数更新部２６１と、エンコーダ２６２とを有する。係数更新部２６１は、例えばＬＭＳ（Ｌｅａｓｔ  ｍｅａｎ  ｓｑｕａｒｅ）アルゴリズムを用いて、１サイクル前の係数ｃｉ（ｎ）と、誤差信号ｅ（ｎ）と、入力信号ｕ（ｎ）と、予め設定された更新係数μとを用いて次のサイクルの係数ｃｉ（ｎ＋１）を算出することができる。
【００３８】
ｃi(ｎ＋１)＝ｃi(ｎ) ＋ μ・ｕ(ｎ)・ｅ(ｎ)  …  （式１）
エンコーダ２６２は、係数更新部２６１が求めた係数をフィルタ形状選択信号ＦＳＥＬにより指定されるフィルタ形状に合わせて変換し、形状可変フィルタ回路２０１に出力する。例えばフィルタ形状がＤＦＥ型のフィルタである場合は、１ビット階調でよいのでエンコーダ２６２のＬＳＢ以外の上位Ｍビット（Ｍは（階調ビット数−１）の整数）を０に設定する。
【００３９】
尚、係数計算アルゴリズムとしてＬＭＳを例に挙げたが、ＣＭＡ等の他のアルゴリズムを用いてもよい。
【００４０】
以上説明したように、等化器１０５は、制御回路２０４から与えられるフィルタ形状選択信号ＦＳＥＬによって、形状可変フィルタ回路２０１のフィルタ形状を試験的に変えて、十分に収束した時の誤差信号とフィルタ係数とを取得する。そして、制御回路２０４は、誤差信号を評価して例えば誤差が最小（フィルタ形状毎に取得した収束時の複数の誤差信号を比較して相対的に小さい誤差信号）のフィルタ形状を選択し、その時のフィルタ係数（収束係数）を係数計算回路２０３の初期係数として設定する。
【００４１】
［フィルタ形状選択処理］
次に、受信回路１０３の等化器１０５でフィルタ形状を選択する場合の処理について図１０のフローチャートを用いて説明する。
（ステップＳ１０１）受信回路１０３の受信動作を開始する。
（ステップＳ１０２）制御回路２０４は、形状可変フィルタ回路２０１のフィルタ形状およびフィルタ係数を初期設定する。例えば３次のＦＦＥ型フィルタの形状を指定するフィルタ形状選択信号ＦＳＥＬを形状可変フィルタ回路２０１および係数計算回路２０２に出力する。尚、初期設定されるフィルタ形状は、例えば形状可変フィルタ回路２０１で設定可能な最大次数または最小次数のＦＦＥ型フィルタ，ＤＦＥ型フィルタまたは複合型フィルタとする。そして、それぞれのフィルタ係数の初期値を設定する。尚、フィルタ係数の初期値は、例えばある係数のみに１を設定して他の係数を０に設定する方法がある。或いは、全係数の和が１になるように等分して設定する方法もある。このようにして設定されたフィルタ係数の初期値は、十分に長い時間が経過すると、係数計算回路２０２の所定のアルゴリズムに基づいて伝送線路１５１の特性に応じた係数値に収束する（この時のフィルタ係数を収束係数と称する）。
（ステップＳ１０３）タイミング再生器１０６を初期化する。例えば、タイミング再生器１０６のタイミング再生回路の復号タイミングをロックする。
（ステップＳ１０４）係数計算回路２０２は、処理サイクル（ｎ）毎にフィルタ係数を更新する。尚、処理サイクル（ｎ）は、受信回路１０３の内部で使用されるクロック信号ＣＬＫに基づく処理単位である。
（ステップＳ１０５）制御回路２０４は、処理サイクル（ｎ）がＮサイクル（Ｎは整数）経過したか否かを判別する。Ｎサイクル経過した場合はステップＳ１０６に進み、Ｎサイクル経過していない場合はステップＳ１０４に戻る。つまり、誤差信号ｅ（ｎ）に基づいてフィルタ係数の更新を行う処理がＮサイクル期間行われることを意味する。尚、Ｎサイクルは、例えばフィルタ係数が収束して誤差信号が安定するまでの十分に長い時間になるように設定される。
（ステップＳ１０６）制御回路２０４は、誤差信号計算回路２０２が出力する誤差信号ｅ（ｎ）および係数計算回路２０３が出力する収束係数（収束時のフィルタ係数Ｃｉ（ｎ））をフィルタ形状別に記憶部２１０に記憶する。
（ステップＳ１０７）制御回路２０４は、シーケンサ２１２が出力する全てのフィルタ形状について誤差信号と収束係数を取得したか否かを判別する。全てのフィルタ形状を試した場合はステップＳ１０８に進み、全てのフィルタ形状を試していない場合はステップＳ１０２に戻り、次のフィルタ形状について同様の処理を実行する。
【００４２】
或いは、記憶部２１０に記憶される誤差信号が予め設定した閾値以下になったか否かを判別するようにしてもよい。この場合は、ステップＳ１０７において誤差信号が予め設定した閾値以下になった場合はステップＳ１０８に進み、誤差信号が予め設定した閾値以下ではない場合はステップＳ１０２に戻る。
（ステップＳ１０８）制御回路２０４は、記憶部２１０に記憶される誤差信号ｅ（ｎ）の中から最小の誤差信号（フィルタ形状毎に取得した収束時の複数の誤差信号を比較して相対的に小さい誤差信号）のフィルタ形状を選択する。或いは、予め設定された閾値以下の誤差信号に対応するフィルタ形状を選択する。そして、選択されたフィルタ形状に設定するためのフィルタ形状選択信号ＦＳＥＬを出力し、そのフィルタ形状に対応する収束係数を係数計算回路２０３に初期値として設定する。
（ステップＳ１０９）以上で一連のフィルタ形状の選択およびフィルタ係数の設定処理を終了する。
【００４３】
このように、等化器１０５は、誤差信号が最小または閾値以下となるフィルタ形状を選択して、形状可変フィルタ回路２０１に設定する。これにより、形状可変フィルタ回路２０１の伝達関数Ｈ（ｚ）を入力信号の特性に応じたフィルタ特性に変えることができ、入力信号ｕ（ｎ）に適した波形等化を行うことができる。特に、フィルタ形状毎の収束係数を記憶部２１０に記憶しているので、選択されたフィルタ形状に対応する収束係数を係数計算回路２０３が出力するフィルタ係数の初期値として設定できる。これにより、フィルタ形状を変えた場合の等化器１０５の収束時間を短縮できる。
【００４４】
尚、上記の説明において、誤差信号計算回路２０２が行う一連の処理は誤差計算手順に、係数計算回路２０３が行う一連の処理は係数計算手順に、制御回路２０４が行う一連の処理は制御手順に、それぞれ対応し、等化器１０５におけるフィルタ形状の切り替え方法を実現する。
【００４５】
（第１実施形態）
次に、第１実施形態に係る等化器１０５について説明する。尚、等化器１０５は基本的に図７と同じである。本実施形態では形状可変フィルタ回路２０１の具体例について説明する。
【００４６】
図１１は、先に説明した形状可変フィルタ回路２０１に対応する本実施形態に係る等化器１０５で用いる形状可変フィルタ回路２０１の一例を示すブロック図である。図１１において、形状可変フィルタ回路２０１は、フィルタの遅延タップに相当する４個のフリップフロップ回路ＦＦ２３１，ＦＦ２３２，ＦＦ２３３およびＦＦ２３４を有する。ここで、フリップフロップ回路ＦＦ２３１からＦＦ２３４は、図１２に示すような入力端子ＩＮと出力端子ＯＵＴが固定された片方向に信号を伝達するフリップフロップ回路５００が用いられる。
【００４７】
［片方向フリップフロップ回路］
図１２において、フリップフロップ回路５００は、入力端子ＩＮと出力端子ＯＵＴを有する片方向フリップフロップ回路である。入力端子ＩＮから入力されるデータは、トライステートバッファＴｒ１１に入力され、その出力はトライステートバッファＴｒ１２とインバータＩｎｖ１１とがループ状に接続された回路でラッチされる。そして、トランスファゲートＴＧ１を介して、トライステートバッファＴｒ１３とインバータＩｎｖ１２とがループ状に接続された回路でラッチされ、インバータＩｎｖ１３を介して出力端子ＯＵＴから出力される。
【００４８】
ここで、トライステートバッファＴｒ１１，Ｔｒ１２およびＴｒ１３の回路例を図１２内の枠５００ａに示す。トライステートバッファＴｒは、例えばＮＭＯＳ型とＰＭＯＳ型の４つのトランジスタを有するインバータ回路で、ＨｉＺ端子をＬｏｗにすることで出力ＯＵＴを高インピーダンス状態に制御することができる。これにより、例えば図１２のトライステートバッファＴｒ１１がインバータＩｎｖ１１に信号を出力する際にトライステートバッファＴｒ１２の出力を高インピーダンス状態に制御することで、出力が衝突することなく信号を伝達できる。
【００４９】
次に、図１２のフリップフロップ回路５００において、入力端子ＩＮから入力する信号をラッチして出力端子ＯＵＴに出力する場合の動作について説明する。入力端子ＩＮから信号を入力する場合、トライステートバッファＴｒ１１のＨｉＺ端子に与える制御信号ｈ１１をＨｉｇｈにして、トライステートバッファＴｒ１２のＨｉＺ端子に与える制御信号ｈ１２をＬｏｗにする。これにより、トライステートバッファＴｒ１１の出力とトライステートバッファＴｒ１２の出力は衝突しない。この状態で、トライステートバッファＴｒ１１のＨｉＺ端子に与える制御信号ｈ１１をＬｏｗにすると同時にトライステートバッファＴｒ１２のＨｉＺ端子に与える制御信号ｈ１２をＨｉｇｈにする。これにより、インバータＩｎｖ１１の出力がトライステートバッファＴｒ１２を介して再びインバータＩｎｖ１１に入力されるので、直前のインバータＩｎｖ１１の出力がトライステートバッファＴｒ１２とインバータＩｎｖ１１によるループ回路にラッチされる。
【００５０】
このようにして、現在のクロックサイクルにおける入力信号がフリップフロップ回路５００にラッチされる。尚、フリップフロップ回路５００の出力端子ＯＵＴ側には１つ前のクロックサイクルの信号がラッチされ、その信号が出力端子ＯＵＴから出力されている。この場合、トライステートバッファＴｒ１３のＨｉＺ端子に与える制御信号ｈ１３はＨｉｇｈになっており、インバータＩｎｖ１２とトライステートバッファＴｒ１３とを有するループ回路に出力信号がラッチされ、インバータＩｎｖ１３を介して出力端子（ＯＵＴ）に信号が出力される。
【００５１】
次に、クロック信号ＣＬＫを入力して、フリップフロップ回路５００の出力端子ＯＵＴの出力信号を更新する場合の動作について説明する。クロック信号ＣＬＫをトランスファゲートＴＧ１１に入力する前に、トライステートバッファＴｒ１３のＨｉＺ端子に与える制御信号ｈ１３をＬｏｗにする。これにより、トライステートバッファＴｒ１３の出力とインバータＩｎｖ１１の出力は衝突しない。そして、クロック信号ＣＬＫをトランスファゲートＴＧ１１に入力し、インバータＩｎｖ１１からインバータＩｎｖ１２に信号が伝えられる。この状態でトライステートバッファＴｒ１３のＨｉＺ端子に与える制御信号ｈ１３をＨｉｇｈにして、インバータＩｎｖ１２とトライステートバッファＴｒ１３とを有するループ回路に信号をラッチし、インバータＩｎｖ１３から出力端子（ＯＵＴ）に更新した信号を出力する。
【００５２】
このようにして、クロックサイクル毎に入力端子ＩＮから入力する信号をラッチして出力端子ＯＵＴに出力することができる。
【００５３】
［形状可変フィルタ回路２０１］
図１１の形状可変フィルタ回路２０１は、図１２で説明したような片方向のフリップフロップ回路を用いた４個のフリップフロップ回路ＦＦ２３１，ＦＦ２３２，ＦＦ２３３およびＦＦ２３４を有する。そして、各ＦＦの入力（ＩＮ）には１回路２接点のスイッチＳＷ１，ＳＷ２，ＳＷ３およびＳＷ４の共通端子が接続される。各スイッチのＵ端子またはＤ端子は、制御信号ｓ１，ｓ２，ｓ３およびｓ４で選択される。尚、制御信号ｓ１からｓ４は、制御回路２０４から与えられるフィルタ形状選択信号ＦＳＥＬに含まれる制御信号である。各ＦＦの出力ＯＵＴには乗算器２４１，２４２，２４３および２４４が接続され、それぞれフィルタ係数Ｃ１（ｎ），Ｃ２（ｎ），Ｃ３（ｎ）およびＣ４（ｎ）を乗算する。一方、形状可変フィルタ回路２０１の入力信号（ｉｎｐｕｔ）は乗算器２３０でフィルタ係数Ｃ０（ｎ）が乗算され、各スイッチのＵ端子と加算器２３５に入力される。また、加算器２３５には、乗算器２４１，２４２，２４３および２４４の出力信号も入力され、総和が求められる。そして、加算器２３５の出力は、形状可変フィルタ回路２０１の出力信号（ｏｕｔｐｕｔ）となる。また、加算器２３５の出力は０／１判定器２３６にも入力され、二値データに変換されてスイッチＳＷ１のＤ端子に出力される。尚、各ＦＦにはラッチ動作を制御するためのクロック信号ＣＬＫが入力され、ＣＬＫに同期して各ＦＦの入力端子ＩＮに入力されているデータをラッチする。そして、１つ前のクロックサイクルでラッチされたデータが各ＦＦの出力端子ＯＵＴから出力される。
【００５４】
尚、図１１は４個のフリップフロップ回路を有する場合の例について示したが、複数のフリップフロップ回路を有する場合でも同様に実現できる。例えば、スイッチＳＷ１とＦＦ２３１と乗算器２４１、スイッチＳＷ２とＦＦ２３２と乗算器２４２、スイッチＳＷ３とＦＦ２３３と乗算器２４３およびスイッチＳＷ４とＦＦ２３４と乗算器２４４はそれぞれが同様の１つのブロックと見なすことができる。従って、これらと同じブロックを繰り返し配置することにより、より高い次数のフィルタを実現できる。
【００５５】
ここで、形状可変フィルタ回路２０１の各スイッチの制御と形状可変フィルタ回路２０１で実現できるフィルタ形状との関係について図１３で説明する。
【００５６】
図１３において、ｓ１，ｓ２，ｓ３およびｓ４は図１１のＳＷ１からＳＷ４の制御信号ｓ１からｓ４に対応する。また、図１３のＤまたはＵは、図１１の各スイッチのＤ端子またはＵ端子に接続されることを示す。例えば図１３において、ｓ１が”Ｕ”と記載されている場合は、スイッチＳＷ１の共通端子がＵ端子側に接続されることを示している。同様に、ｓ２が”Ｄ”と記載されている場合は、スイッチＳＷ２の共通端子がＤ端子側に接続されることを示している。
【００５７】
図１３において、フィルタ形式（Ｆｉｌｔｅｒｔｙｐｅ）は、ＤＦＥ型フィルタとＦＦＥ型フィルタの２種類がある。また、ＤＦＥｔａｐはＤＦＥ型フィルタの次数を示し、ＦＦＥｔａｐはＦＦＥ型フィルタの次数を示している。そして、各スイッチの接続を変えることによってＤＦＥ型フィルタとＦＦＥ型フィルタの次数の比率が変化する。例えば図１３のフィルタ番号（１）の場合、各スイッチはｓ１＝Ｕ，ｓ２＝Ｄ，ｓ３＝Ｄおよびｓ４＝Ｄに切り替えられ、ＤＦＥ型フィルタの次数は”０次”なので、４次のＦＦＥ型フィルタが実現される。同様に、フィルタ番号（２）の場合、各スイッチはｓ１＝Ｄ，ｓ２＝Ｕ，ｓ３＝Ｄおよびｓ４＝Ｄに切り替えられ、１次のＤＦＥ型フィルタと３次のＦＦＥ型フィルタが実現される。フィルタ番号（３）および（４）についても同様に、２次または３次のＤＦＥ型フィルタと２次または１次のＦＦＥ型フィルタが実現される。そして、フィルタ番号（５）の場合、各スイッチはｓ１＝Ｄ，ｓ２＝Ｄ，ｓ３＝Ｄおよびｓ４＝Ｄに切り替えられ、ＦＦＥ型フィルタの次数は”０次”なので、４次のＤＦＥ型フィルタが実現される。
【００５８】
ここで、フィルタ形状がＤＦＥ型のフィルタである場合、制御回路２０４はフィルタ形状選択信号ＦＳＥＬによって係数計算回路２０３を制御して、ＤＦＥ型のフィルタとして使用するフリップフロップ回路に対応するフィルタ係数を算出する際の図９のエンコーダ２６２のＬＳＢ以外の上位ビットを０に設定する。
【００５９】
尚、図１３の例では、ＤＦＥ型フィルタとＦＦＥ型フィルタの次数の和は必ず４になっているが、例えば１次のＤＦＥ型フィルタと２次のＦＦＥ型フィルタとを実現することもできる。この場合は先ずフィルタ番号（２）の形状にして、１次のＤＦＥ型フィルタと３次のＦＦＥ型フィルタを実現する。そして、ＦＦＥ型フィルタの３次目の乗算器２４４に与える係数ｃ４（ｎ）を０に設定する。これは制御回路２０４がフィルタ形状選択信号ＦＳＥＬによって係数計算回路２０３を制御して、係数計算回路２０３が算出する係数ｃ４（ｎ）の全ビットを図９のエンコーダ２６２で強制的に０にする。これにより、１次のＤＦＥ型フィルタと２次のＦＦＥ型フィルタとを実現することができる。同様にして、ＤＦＥ型フィルタとＦＦＥ型フィルタの合計次数が最大４次以下のフィルタであれば自由に実現することができる。例えば１次から４次のＦＦＥ型フィルタ、１次から４次のＤＦＥ型フィルタ、ＦＦＥ型フィルタとＤＦＥ型フィルタを組み合わせた２次から４次の複合型フィルタなどの様々なフィルタ形状を選択することができる。
【００６０】
このように、第１実施形態に係る等化器１０５の形状可変フィルタ回路２０１は、制御回路２０４が出力する制御信号（フィルタ形状選択信号ＦＳＥＬ）によって、フィルタの種類や次数などのフィルタ形状を変えることができる。これにより、形状可変フィルタ２０１を伝送線路１５１の特性に応じたフィルタ形状に変えることができ、等化器１０５の入力信号ｕ（ｎ）に適した波形等化を行うことができる。
【００６１】
また、限られた回路規模でフィルタタイプや次数などのフィルタ形状を自由に変えることができるので、回路規模の増大を抑制し低消費電力化が可能となる。
【００６２】
尚、本実施形態では、複数のフィルタ形状を試験的に変えて、フィルタ形状を自動的に選択する例について説明したが、フィルタ形状やフィルタ係数を受信回路１０３のシステム側からレジスタ等を介して固定的に選択するようにしてもよい。この場合でも、本実施形態の形状可変フィルタ回路２０１は複数種類のフィルタ形状を指定できるので、回路規模の増大や消費電力の増大を抑えながら用途に適したフィルタ形状を実現できる。
【００６３】
（第２実施形態）
次に、第２実施形態に係る等化器１０５ｂの一例を図１４に示す。尚、図１４の等化器１０５ｂにおいて、第１実施形態の図７の等化器１０５と同符号のものは同じものを示す。また、同符号にアルファベットのｂを付したブロック（形状可変フィルタ回路２０１ｂ，係数計算回路２０３ｂ，制御回路２０４ｂ）は図７の等化器１０５と同様の機能を有するが形状や動作が少し異なるブロックであることを示している。例えば図７の制御回路２０４は、係数計算回路２０３が求めた係数のＬＳＢ以外の上位ビットまたは全てのビットをエンコーダ２６２で強制的に０にするようにしたが、本実施形態では制御回路２０４ｂは係数計算回路２０３ｂが求めた係数のビットを操作しない。その代わりに、本実施形態の制御回路２０４ｂはフィルタ形状に応じて形状可変フィルタ回路２０１ｂ内部のフリップフロップ回路の出力を０にリセットする。尚、形状可変フィルタ回路２０１ｂの内部の回路については後で詳しく説明する。同様に、係数計算回路２０３は、求めた係数のＬＳＢ以外の上位ビットまたは全てのビットを強制的に０にするエンコーダ２６２を有したが、本実施形態では図１５に示すように係数計算回路２０３ｂは誤差信号ｅ（ｎ）からフィルタ係数を求める回路である。
【００６４】
［形状可変フィルタ回路２０１ｂ］
第２実施形態に係る等化器１０５ｂの形状可変フィルタ回路２０１ｂは、制御回路２０４ｂのフィルタ形状選択信号ＦＳＥＬに応じて内部のフリップフロップ回路をリセットする回路を有する。
【００６５】
図１６は、本実施形態に係る等化器１０５の形状可変フィルタ回路２０１ｂの一例を示すブロック図である。尚、図１６において、図１１で説明した第１実施形態の形状可変フィルタ回路２０１と同符号のブロックは同じものを示す。本実施形態における形状可変フィルタ回路２０１ｂは、図１１の形状可変フィルタ回路２０１の４つのフリップフロップ回路ＦＦ２３１からＦＦ２３４の代わりにリセット付きのフリップフロップ回路ＦＦ２３１ｂからＦＦ２３４ｂが用いられる。そして、各ＦＦ２３１ｂからＦＦ２３４ｂにはそれぞれリセット回路ＲＥＳ２５１からＲＥＳ２５４が接続される。尚、フリップフロップ回路ＦＦ２３１からＦＦ２３４の基本的な回路は、図１２で説明したフリップフロップ回路５００と同じであるが、リセット回路で出力ＯＵＴを０にリセットできるようになっている。尚、出力ＯＵＴを０にリセットする回路として、例えばトライステートバッファＴｒ１３を２入力の負論理和ゲートＮＯＲにして、負論理和ゲートＮＯＲの片方の入力にリセット用の制御信号ｒを入力すればよい。但し、負論理和ゲートＮＯＲの出力はトライステートバッファと同じように高インピーダンスにできる回路とする。 
【００６６】
尚、図１６の形状可変フィルタ回路２０１ｂでは、説明が分かり易いようにリセット回路ＲＥＳ２５１からＲＥＳ２５４をフリップフロップ回路ＦＦ２３１ｂからＦＦ２３４ｂとは別の回路にしたが、リセット回路をフリップフロップ回路に含めてもよい。
【００６７】
図１６において、各ＦＦの入力ＩＮには１回路２接点のスイッチＳＷ１，ＳＷ２，ＳＷ３およびＳＷ４の共通端子が接続される。各スイッチのＵ端子またはＤ端子は、制御信号ｓ１，ｓ２，ｓ３およびｓ４で選択される。尚、制御信号ｓ１からｓ４は、制御回路２０４ｂから与えられるフィルタ形状選択信号ＦＳＥＬに含まれる制御信号である。
【００６８】
各ＦＦの出力ＯＵＴには乗算器２４１ｂ，２４２ｂ，２４３ｂおよび２４４ｂが接続され、それぞれフィルタ係数Ｃ１（ｎ），Ｃ２（ｎ），Ｃ３（ｎ）およびＣ４（ｎ）を乗算する。一方、形状可変フィルタ回路２０１ｂの入力信号（ｉｎｐｕｔ）は乗算器２３０でフィルタ係数Ｃ０（ｎ）が乗算され、各スイッチのＵ端子と加算器２３５に入力される。また、加算器２３５には、乗算器２４１ｂ，２４２ｂ，２４３ｂおよび２４４ｂの出力信号も入力され、加算器２３５に入力される全ての信号の総和が求められる。そして、加算器２３５の出力は、形状可変フィルタ回路２０１ｂの出力信号（ｏｕｔｐｕｔ）となる。また、加算器２３５の出力は０／１判定器２３６にも入力され、二値データに変換されてスイッチＳＷ１のＤ端子に出力される。尚、各ＦＦにはラッチ動作を制御するためのクロック信号ＣＬＫが入力される。
【００６９】
ここで、リセット付きのフリップフロップ回路ＦＦ２３１ｂからＦＦ２３４ｂは、１つのブロックしか描いていないが多値ビットのデータをラッチできる遅延タップである。また、リセット回路ＲＥＳ２５１からＲＥＳ２５４は、ＦＦ２３１ｂからＦＦ２３４ｂの下位ビット（ＬＳＢ）を除く上位ビットを”０”にリセットし、ＬＳＢ以外のビットに”０”を出力する。尚、リセット回路ＲＥＳ２５１からＲＥＳ２５４に入力される制御信号ｒ１からｒ４は、制御回路２０４ｂから与えられるフィルタ形状選択信号ＦＳＥＬに含まれる制御信号である。
【００７０】
このように、本実施形態に係る等化器１０５の形状可変フィルタ回路２０１ｂは、遅延タップに相当する４個のリセット付きフリップフロップ回路ＦＦ２３１ｂ，ＦＦ２３２ｂ，ＦＦ２３３ｂおよびＦＦ２３４ｂを有し、ＬＳＢ以外のビットを”０”にすることができる。これにより、フィルタ形状がＤＦＥ型のフィルタである場合に図９で説明したようにエンコーダ２６２のＬＳＢ以外の上位ビットを０に設定する処理が不要となり、処理が簡略化される。
【００７１】
尚、図１６は４個のリセット付きフリップフロップ回路を有する場合の例について示したが、複数のリセット付きフリップフロップ回路を有する場合でも同様に実現できる。例えば、スイッチＳＷ１とＦＦ２３１ｂと乗算器２４１ｂ、スイッチＳＷ２とＦＦ２３２ｂと乗算器２４２ｂ、スイッチＳＷ３とＦＦ２３３ｂと乗算器２４３ｂおよびスイッチＳＷ４とＦＦ２３４ｂと乗算器２４４ｂはそれぞれが同様の１つのブロックと見なすことができる。従って、これらと同じブロックを繰り返し配置することにより、より高い次数のフィルタを実現することができる。例えば図１６は４つのブロックを有するので最大４次のフィルタを実現できる。同様に、例えば５つのブロックを配置すれば最大５次のフィルタを実現でき、８つのブロックを配置すれば最大８次のフィルタを実現できる。
【００７２】
ここで、形状可変フィルタ回路２０１ｂの各スイッチの制御信号ｓ１からｓ４および制御信号ｒ１からｒ４の制御と、形状可変フィルタ回路２０１ｂで実現できるフィルタ形状との関係について図１７を用いて説明する。
【００７３】
図１７において、制御信号ｓ１，ｓ２，ｓ３およびｓ４は、図１６のＳＷ１からＳＷ４の制御信号ｓ１からｓ４に対応する。また、図１３のＤまたはＵは、図１１の各スイッチのＤ端子またはＵ端子に接続されることを示す。例えば図１７において、ｓ１が”Ｕ”と記載されている場合は、スイッチＳＷ１の共通端子がＵ端子側に接続されることを示している。同様に、ｓ２が”Ｄ”と記載されている場合は、スイッチＳＷ２の共通端子がＤ端子側に接続されることを示している。
【００７４】
図１７において、フィルタ形式（Ｆｉｌｔｅｒｔｙｐｅ）は、ＤＦＥ型フィルタとＦＦＥ型フィルタの２種類がある。また、ＤＦＥｔａｐはＤＦＥ型フィルタの次数を示し、ＦＦＥｔａｐはＦＦＥ型フィルタの次数を示している。そして、各スイッチの接続を変えることによって、ＤＦＥ型フィルタとＦＦＥ型フィルタの次数の比率が変化する。例えば図１７のフィルタ番号（１）の場合、各スイッチはｓ１＝Ｕ，ｓ２＝Ｄ，ｓ３＝Ｄおよびｓ４＝Ｄに切り替えられ、ＤＦＥ型フィルタの次数は”０次”なので、４次のＦＦＥ型フィルタが実現される。同様に、フィルタ番号（２）の場合、各スイッチはｓ１＝Ｄ，ｓ２＝Ｕ，ｓ３＝Ｄおよびｓ４＝Ｄに切り替えられ、１次のＤＦＥ型フィルタと３次のＦＦＥ型フィルタが実現される。フィルタ番号（３）および（４）についても同様に、２次または３次のＤＦＥ型フィルタと２次または１次のＦＦＥ型フィルタが実現される。そして、フィルタ番号（５）の場合、各スイッチはｓ１＝Ｄ，ｓ２＝Ｄ，ｓ３＝Ｄおよびｓ４＝Ｄに切り替えられ、ＦＦＥ型フィルタの次数は”０次”なので、４次のＤＦＥ型フィルタが実現される。
【００７５】
ここで、フィルタ形状がＤＦＥ型のフィルタである場合、制御回路２０４は制御信号（フィルタ形状選択信号ＦＳＥＬ（この場合は制御信号ｒ１からｒ４を含む）によって形状可変フィルタ回路２０１ｂのリセット回路ＲＥＳ２５１からＲＥＳ２５４を制御して、ＤＦＥ型フィルタとして使用するフリップフロップ回路のＬＳＢ以外の上位ビットを０にリセットする。例えば図１７において、フィルタ番号（１）のＤＦＥ型フィルタの次数が０の場合は制御信号ｒ１からｒ４はＯＦＦとなり、４つのリセット回路ＲＥＳ２５１からＲＥＳ２５４は各ＦＦ２３１ｂからＦＦ２３４ｂをリセットしない。フィルタ番号（２）のＤＦＥ型フィルタの次数が１の場合は制御信号ｒ１がＯＮとなり、リセット回路ＲＥＳ２５１によってＤＦＥ型フィルタとして使用するＦＦ２３１ｂのＬＳＢ以外の上位ビットがリセットされる。また、フィルタ番号（３）のＤＦＥ型フィルタの次数が２の場合は制御信号ｒ１とｒ２がＯＮとなり、リセット回路ＲＥＳ２５１およびＲＥＳ２５２によってＤＦＥ型フィルタとして使用するＦＦ２３１ｂおよびＦＦ２３２ｂのＬＳＢ以外の上位ビットがリセットされる。同様に、フィルタ番号（４）のＤＦＥ型フィルタの次数が３の場合は制御信号ｒ１，ｒ２およびｒ３がＯＮとなり、リセット回路ＲＥＳ２５１，ＲＥＳ２５２およびＲＥＳ２５３によってＤＦＥ型フィルタとして使用するＦＦ２３１ｂ，ＦＦ２３２ｂおよびＦＦ２３３ｂのＬＳＢ以外の上位ビットがリセットされる。さらに、フィルタ番号（５）のＤＦＥ型フィルタの次数が４の場合は制御信号ｒ１からｒ４の全てがＯＮとなり、リセット回路ＲＥＳ２５１からＲＥＳ２５４によってＤＦＥ型フィルタとして使用するＦＦ２３１ｂからＦＦ２３４ｂのＬＳＢ以外の上位ビットがリセットされる。
【００７６】
このように本実施形態では、第１実施形態のように、ＤＦＥ型のフィルタとして使用するフリップフロップ回路に対応するフィルタ係数を算出する毎にＬＳＢ以外の上位ビットを０に設定する処理が不要になり、処理が簡略化される。
【００７７】
尚、図１７の例では、ＤＦＥ型フィルタとＦＦＥ型フィルタの次数の和は必ず４になっているが、図１３の場合と同様に、例えば１次のＤＦＥ型フィルタと２次のＦＦＥ型フィルタとを実現することもできる。この場合は先ずフィルタ番号（２）の形状にして、１次のＤＦＥ型フィルタと３次のＦＦＥ型フィルタを実現する。そして、第１実施形態の図１１の場合は、遅延タップとして利用しない３次目のフィルタ係数ｃ４（ｎ）を０にすることでＦＦＥ型フィルタの次数が２次になるようにしたが、本実施形態の図１６の場合は、３次目のリセット回路ＲＥＳ２５４によってＦＦ２３４ｂの全てのビットを０にリセットすることで実現できる。これにより、フィルタ係数を操作することなくフィルタ次数の変更が可能になる。但し、この場合は各リセット回路は、ＬＳＢ以外の上位ビットを０にするリセット（第１リセット）と、全ビットを０にするリセット（第２リセット）とを制御回路２０４ｂの制御信号によって選択できるようにする。例えば制御回路２０４ｂは、フィルタ形状選択信号ＦＳＥＬの一部として、第１リセット用の制御信号ｒ１からｒ４とは別に、第２リセット用の制御信号ｒ１１からｒ１４を設け、図１６の各リセット回路に第１リセット用の制御信号と第２リセット用の制御信号とを入力する。これにより、１次のＤＦＥ型フィルタと２次のＦＦＥ型フィルタとを実現できる。同様にして、ＤＦＥ型フィルタとＦＦＥ型フィルタの合計次数が最大４次以下のフィルタであれば自由に実現できる。例えば１次から４次のＦＦＥ型フィルタ、１次から４次のＤＦＥ型フィルタ、ＦＦＥ型フィルタとＤＦＥ型フィルタを組み合わせた２次から４次の複合型フィルタなどの様々なフィルタ形状を選択することができる。
【００７８】
このように、第２実施形態に係る等化器１０５ｂの形状可変フィルタ回路２０１ｂは、制御回路２０４ｂが出力する制御信号（フィルタ形状選択信号ＦＳＥＬ）によって、フィルタの種類や次数などのフィルタ形状を変えることができる。これにより、伝送線路１５１の特性に応じたフィルタ形状に変えることができ、等化器１０５ｂの入力信号ｕ（ｎ）に適した波形等化を行うことができる。
【００７９】
また、限られた回路規模でフィルタタイプや次数などのフィルタ形状を自由に変えることができるので、回路規模の増大を抑制し低消費電力化が可能となる。
【００８０】
尚、本実施形態では、複数のフィルタ形状を試験的に変えて、入力信号の特性に応じたフィルタ形状を自動的に選択する例について説明したが、フィルタ形状やフィルタ係数を受信回路１０３のシステム側からレジスタ等を介して固定的に選択するようにしてもよい。この場合でも、本実施形態の形状可変フィルタ回路２０１ｂは複数種類のフィルタ形状を指定できるので、回路規模の増大や消費電力の増大を抑えながら用途に適したフィルタ形状を実現できるという効果がある。
【００８１】
（第３実施形態）
次に、第３実施形態に係る等化器１０５ｃの一例を図１８に示す。尚、図１８の等化器１０５ｃにおいて、第１実施形態の図７の等化器１０５と同符号のものは同じものを示す。また、同符号にアルファベットのｃを付したブロック（形状可変フィルタ回路２０１ｃ，制御回路２０４ｃ）は図７の等化器１０５と同様の機能を有するが回路や動作が少し異なるブロックであることを示している。例えば図７の形状可変フィルタ回路２０１ｂと本実施形態の形状可変フィルタ回路２０１ｃは、フィルタ形状（フィルタタイプや次数など）を変えられる機能は同じであるが回路が異なる。このため、形状可変フィルタ回路２０１ｂを制御する制御回路２０４ｂと、形状可変フィルタ回路２０１ｃを制御する制御回路２０４ｃの制御方法も異なる。先に説明した形状可変フィルタ回路２０１および形状可変フィルタ回路２０１ｂのフリップフロップ回路は、入力端子ＩＮと出力端子ＯＵＴが固定された回路であった。これに対して、本実施形態に係る等化器１０５ｃが用いる形状可変フィルタ回路２０１ｃのフリップフロップ回路は、入力端子ＩＮと出力端子ＯＵＴを固定せず、２つの入出力兼用の端子を有している。
【００８２】
先ず、第３実施形態に係る等化器１０５ｃの形状可変フィルタ回路２０１ｃで使用する双方向フリップフロップ回路について説明する。
【００８３】
［双方向フリップフロップ回路］
図１９は双方向フリップフロップ回路５０１の回路例である。図１９において、双方向フリップフロップ回路５０１は、入出力端子（ＩＯ＿１）と入出力端子（ＩＯ＿２）の２つの入出力端子を有する。そして、入出力端子（ＩＯ＿１）は、２つのトライステートバッファＴｒ１とＴｒ２とがループ状に接続された回路に接続され、その出力は更に２つのトライステートバッファＴｒ３とＴｒ４とがループ状に接続された回路に接続される。そして、トランスファゲートＴＧ１を挟んで対称的な回路を有し、２つのトライステートバッファＴｒ５とＴｒ６とがループ状に接続された回路に接続される。更に２つのトライステートバッファＴｒ７とＴｒ８とがループ状に接続された回路を介して入出力端子（ＩＯ＿２）に接続される。
【００８４】
ここで、トライステートバッファＴｒ１からＴｒ８の回路は、先に図１２内の枠５０２で説明したトライステートバッファＴｒと同じものである。
【００８５】
図１９において、例えば入出力端子ＩＯ＿１から入力する信号をラッチして入出力端子ＩＯ＿２に出力するフリップフロップ回路として動作する場合について説明する。入出力端子ＩＯ＿１から信号を入力する場合、トライステートバッファＴｒ１のＨｉＺ端子に与える制御信号ｈ１をＨｉｇｈにして、トライステートバッファＴｒ２のＨｉＺ端子に与える制御信号ｈ２をＬｏｗにする。これにより、トライステートバッファＴｒ２の出力と入力信号は衝突しない。そして、トライステートバッファＴｒ３のＨｉＺ端子に与える制御信号ｈ３をＨｉｇｈにして、トライステートバッファＴｒ４のＨｉＺ端子に与える制御信号ｈ４をＬｏｗにする。これにより、トライステートバッファＴｒ１の出力とトライステートバッファＴｒ４の出力は衝突しない。この状態で、トライステートバッファＴｒ１のＨｉＺ端子に与える制御信号ｈ１をＬｏｗにすると同時にトライステートバッファＴｒ４のＨｉＺ端子に与える制御信号ｈ４をＨｉｇｈにする。これにより、トライステートバッファＴｒ３の出力がトライステートバッファＴｒ４を介して再びトライステートバッファＴｒ３に入力されるので、直前のトライステートバッファＴｒ３の出力がトライステートバッファＴｒ３とトライステートバッファＴｒ４によるループ回路にラッチされる。このようにして、現在のクロックサイクルの入力信号がラッチされる。尚、双方向フリップフロップ回路５０１の入出力端子ＩＯ＿２側には１つ前のクロックサイクルの入力信号がラッチされ、その信号が入出力端子ＩＯ＿２から出力されている。この場合、トライステートバッファＴｒ７およびＴｒ８の各ＨｉＺ端子に与える制御信号ｈ７およびｈ８はＨｉｇｈの状態で、トライステートバッファＴｒ５のＨｉＺ端子に与える制御信号ｈ５はＬｏｗになっている。これにより、トライステートバッファＴｒ５の出力とトライステートバッファＴｒ８の出力は衝突しない。尚、トライステートバッファＴｒ６のＨｉＺ端子に与える制御信号ｈ６はＬｏｗでもＨｉｇｈでもよい。
【００８６】
次に、クロック信号ＣＬＫを入力して、双方向フリップフロップ回路５０１の入出力端子ＩＯ＿２の出力信号を更新する場合の動作について説明する。先ずクロック信号ＣＬＫをトランスファゲートＴＧ１に入力する前に、トライステートバッファＴｒ５のＨｉＺ端子に与える制御信号ｈ５をＨｉｇｈにして、トライステートバッファＴｒ６のＨｉＺ端子に与える制御信号ｈ６をＬｏｗにする。これにより、トライステートバッファＴｒ６の出力とトライステートバッファＴｒ３の出力は衝突しない。そして、トライステートバッファＴｒ７のＨｉＺ端子に与える制御信号ｈ７をＨｉｇｈにして、トライステートバッファＴｒ８のＨｉＺ端子に与える制御信号ｈ８をＬｏｗにする。これにより、トライステートバッファＴｒ５の出力とトライステートバッファＴｒ８の出力は衝突しない。この状態で、トライステートバッファＴｒ５のＨｉＺ端子に与える制御信号ｈ５をＬｏｗにすると同時にトライステートバッファＴｒ８のＨｉＺ端子に与える制御信号ｈ８をＨｉｇｈにする。これにより、トライステートバッファＴｒ７の出力がトライステートバッファＴｒ８を介して再びトライステートバッファＴｒ７に入力されるので、直前のトライステートバッファＴｒ７の出力がトライステートバッファＴｒ７とトライステートバッファＴｒ８にラッチされる。このようにして、トランスファゲートＴＧ１のＩＯ＿１側にラッチされていた信号がＩＯ＿２側にラッチされ、ＩＯ＿２の出力信号が更新される。
【００８７】
このようにして、入出力端子ＩＯ＿１から入力する信号をラッチして入出力端子ＩＯ＿２に出力することができる。尚、トランスファゲートＴＧ１を挟んでＩＯ＿１側とＩＯ＿２側は対称的な回路を有するので、入出力端子ＩＯ＿２から入力する信号をラッチして入出力端子ＩＯ＿１に出力する場合の動作は、入出力端子ＩＯ＿１から入力する信号をラッチして入出力端子ＩＯ＿２に出力する場合と逆の動作になる。従って上記の説明において、入出力端子ＩＯ＿１と入出力端子ＩＯ＿２とを置き換えて考えればよい。同様に、トランスファゲートＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４は、トランスファゲートＴｒ８，Ｔｒ７，Ｔｒ６，Ｔｒ５にそれぞれ対応する。また、制御信号ｈ１，ｈ２，ｈ３，ｈ４は、制御信号ｈ８，ｈ７，ｈ６，ｈ５にそれぞれ対応する。これにより、トランスファゲートＴＧ１のＩＯ＿２側に信号を入力してラッチし、ラッチした信号をクロック信号ＣＬＫによってＩＯ＿１側に転送してラッチすることができる。
【００８８】
尚、各トランスファゲートの高インピーダンス制御を行う制御信号ｈ１からｈ８は、制御回路２０４が出力するフィルタ形状選択信号ＦＳＥＬに含まれる制御信号で、フィルタ形状に応じて制御される。
【００８９】
以上説明したように、双方向フリップフロップ回路５０１は、入出力端子ＩＯ＿１から信号を入力して入出力端子ＩＯ＿２に信号を出力するフリップフロップ回路だけでなく、入出力端子ＩＯ＿２から信号を入力して入出力端子ＩＯ＿１に信号を出力するフリップフロップ回路として使用するができる。
【００９０】
［形状可変フィルタ回路２０１ｃ］
次に、双方向フリップフロップ回路５０１を用いて形状可変フィルタ回路２０１ｃを実現する例について説明する。図２０は、本実施形態に係る等化器１０５ｃの形状可変フィルタ回路２０１ｃの一例を示すブロック図である。
【００９１】
図２０において、形状可変フィルタ回路２０１ｃは、フィルタの遅延タップに相当する４個の双方向フリップフロップ回路ＦＦ２３１ｃ，ＦＦ２３２ｃ，ＦＦ２３３ｃおよびＦＦ２３４ｃを有する。また、双方向フリップフロップ回路ＦＦ２３１ｃ，ＦＦ２３２ｃ，ＦＦ２３３ｃおよびＦＦ２３４ｃには、入出力方向を切り替えるための制御信号ｄ１１，ｄ１２，ｄ１３およびｄ１４が入力されている。尚、制御信号ｄ１１からｄ１４は、制御回路２０４が出力するフィルタ形状選択信号ＦＳＥＬに含まれる制御信号で、フィルタ形状に応じて各双方向フリップフロップ回路の入出力方向が制御される。また、制御信号ｄ１１からｄ１４は、それぞれ図１９で説明した双方向フリップフロップ回路の制御信号ｈ１からｈ８の８本の制御信号を含む制御信号である。
【００９２】
そして、各ＦＦの２つの入出力端子（ＩＯ＿１およびＩＯ＿２）には１回路２接点の方向切替用のスイッチＳＷ５，ＳＷ６，ＳＷ７およびＳＷ８の切替端子（Ｌ端子およびＲ端子）がそれぞれ接続される。例えばＩＯ＿１にはＬ端子が接続され、ＩＯ＿２にはＲ端子が接続される。尚、各スイッチのＬ端子またはＲ端子は、制御信号ｓ１５，ｓ１６，ｓ１７およびｓ１８でそれぞれ切り替える。また、各スイッチの固定端子（コモン端子）には乗算器２４１ｃ，２４２ｃ，２４３ｃおよび２４４ｃが接続され、それぞれフィルタ係数Ｃ１（ｎ），Ｃ２（ｎ），Ｃ３（ｎ）およびＣ４（ｎ）が乗算される。さらに、各ＦＦの間にはオンオフのスイッチＳＷ１２，ＳＷ１３およびＳＷ１４がそれぞれ配置され、フィルタ形状選択信号ＦＳＥＬに含まれる制御信号ｓ１２，ｓ１３およびｓ１４によりオンオフされる。
【００９３】
一方、形状可変フィルタ回路２０１ｃの入力信号（ｉｎｐｕｔ）は乗算器２３０でフィルタ係数Ｃ０（ｎ）が乗算され、オンオフのスイッチＳＷ１０とスイッチＳＷ１１とに入力される。尚、スイッチＳＷ１０とスイッチＳＷ１１は、フィルタ形状選択信号ＦＳＥＬに含まれる制御信号ｓ１０およびｓ１１によりそれぞれオンオフされる。そして、乗算器２３０の出力はスイッチＳＷ１０を介して双方向フリップフロップ回路ＦＦ２３４ｃのＩＯ＿２に入力される。一方、乗算器２３０の出力はスイッチＳＷ１１を介して加算器２３５に入力される。加算器２３５には、乗算器２４１，２４２，２４３および２４４の出力信号も入力され、総和が求められて形状可変フィルタ回路２０１ｃの出力信号（ｏｕｔｐｕｔ）となる。また、加算器２３５の出力は０／１判定器２３６にも入力され、二値データに変換されて双方向フリップフロップ回路ＦＦ２３１ｃのＩＯ＿１とスイッチＳＷ１５のＬ端子に出力される。尚、各ＦＦにはラッチ動作を制御するためのクロック信号ＣＬＫが入力され、クロック信号ＣＬＫに同期して各ＦＦに入力されているデータをラッチする。そして、クロックサイクル毎に各ＦＦにラッチするデータを更新する。
【００９４】
尚、図２０は４個の双方向フリップフロップ回路を有する場合の例について示したが、複数の双方向フリップフロップ回路を有する場合でも同様に実現できる。例えば、スイッチＳＷ１５とＦＦ２３１ｃと乗算器２４１ｃ、スイッチＳＷ１６とＦＦ２３２ｃと乗算器２４２ｃ、スイッチＳＷ１７とＦＦ２３３ｃと乗算器２４３ｃおよびスイッチＳＷ１８とＦＦ２３４ｃと乗算器２４４ｃをそれぞれが同様の１つのブロックと見なすことができる。従って、これらと同じブロックを繰り返し配置することにより、より高い次数のフィルタを実現することができる。尚、それぞれのブロック間には、スイッチＳＷ１２のようなオンオフのスイッチを配置する。
【００９５】
ここで、形状可変フィルタ回路２０１ｃの各スイッチの制御と形状可変フィルタ回路２０１ｃで実現できるフィルタ形状との関係について図２１を用いて説明する。
【００９６】
図２１において、ｓ１１，ｓ１２，ｓ１３，ｓ１４，ｓ１５，ｓ１６，ｓ１７およびｓ１８は、図２０のＳＷ１１からＳＷ１８の制御信号ｓ１１からｓ１８に対応する。また、図２１のＣＬまたはＯＰは、図２０のスイッチＳＷ１０からＳＷ１４のＯＮ／ＯＦＦに対応し、ＣＬはクローズ（ＯＮ）、ＯＰはオープン（ＯＦＦ）をそれぞれ示す。例えば図２１において、ｓ１０が”ＣＬ”と記載されている場合は、スイッチＳＷ１０がクローズされていることを示し、ｓ１０が”ＯＰ”と記載されている場合は、スイッチＳＷ１０がオープンされていることを示している。また、図２１のＬまたはＲは、図２０のスイッチＳＷ１５からＳＷ１８の切替位置に対応し、Ｌ端子またはＲ端子に接続されることを示す。例えば図２１において、ｓ１５が”Ｌ”と記載されている場合は、スイッチＳＷ１５がＬ端子側に接続されることを示し、ｓ１５が”Ｒ”と記載されている場合は、スイッチＳＷ１５がＲ端子側に接続されることを示している。
【００９７】
また図２１において、フィルタ形式（Ｆｉｌｔｅｒｔｙｐｅ）は、ＤＦＥ型フィルタとＦＦＥ型フィルタの２種類があり、ＤＦＥｔａｐはＤＦＥ型フィルタの次数を示し、ＦＦＥｔａｐはＦＦＥ型フィルタの次数を示している。そして、スイッチＳＷ１０からＳＷ１８の制御によってＤＦＥ型フィルタとＦＦＥ型フィルタの次数を変えることができる。例えば図２１のフィルタ番号（１）の場合、各スイッチはｓ１０＝ＣＬ，ｓ１１＝ＯＰ，（ｓ１２からｓ１４）＝ＣＬ，（ｓ１５からｓ１８）＝Ｌにそれぞれ切り替えられ、ＤＦＥ型フィルタの次数は”０次”なので、４次のＦＦＥ型フィルタが実現される。また、フィルタ番号（２）の場合、各スイッチは（ｓ１０とｓ１１）＝ＣＬ，ｓ１２＝ＯＰ，（ｓ１３とｓ１４）＝ＣＬ，（ｓ１５からｓ１８）＝Ｌにそれぞれ切り替えられ、１次のＤＦＥ型フィルタと３次のＦＦＥ型フィルタが実現される。同様に、フィルタ番号（３）および（４）についても、２次または３次のＤＦＥ型フィルタと２次または１次のＦＦＥ型フィルタが実現される。そして、フィルタ番号（５）の場合、各スイッチはｓ１０＝ＯＰ，（ｓ１１からｓ１４）＝ＣＬ，（ｓ１５からｓ１８）＝Ｒにそれぞれ切り替えられ、ＦＦＥ型フィルタの次数は”０次”なので実現されず、４次のＤＦＥ型フィルタのみが実現される。
【００９８】
尚、図２１の例では、ＤＦＥ型フィルタとＦＦＥ型フィルタの次数の和は必ず４になっているが、例えば１次のＤＦＥ型フィルタと２次のＦＦＥ型フィルタとを実現することもできる。この場合は先ずフィルタ番号（２）の形状にして、１次のＤＦＥ型フィルタと３次のＦＦＥ型フィルタを実現する。そして、ＦＦＥ型フィルタの３次目の乗算器２４４ｃに与える係数ｃ４（ｎ）を０に設定する。これは、第１実施形態の係数計算回路２０３と同様に、制御回路２０４が出力するフィルタ形状選択信号ＦＳＥＬに応じてエンコーダ２６２を制御して、係数計算回路２０３が算出する係数ｃ４（ｎ）の全ビットを強制的に０にすればよい。これにより、１次のＤＦＥ型フィルタと２次のＦＦＥ型フィルタとを実現することができる。同様にして、ＤＦＥ型フィルタとＦＦＥ型フィルタの合計次数が最大４次以下のフィルタであれば自由に実現することができる。例えば１次から４次のＦＦＥ型フィルタ、１次から４次のＤＦＥ型フィルタ、ＦＦＥ型フィルタとＤＦＥ型フィルタを組み合わせた２次から４次の複合型フィルタなどの様々なフィルタ形状を選択することができる。
【００９９】
ここで、フィルタ形状がＤＦＥ型のフィルタである場合、第１実施形態に係る等化器１０５と同様に、制御回路２０４ｃはフィルタ形状選択信号ＦＳＥＬによって係数計算回路２０３のエンコーダ２６２を制御して、ＤＦＥ型のフィルタとして使用するフリップフロップ回路に対応するフィルタ係数を算出する際のＬＳＢ以外の上位ビットを０に設定する。
【０１００】
尚、第２実施形態の図１６で説明した形状可変フィルタ回路２０１ｂのように、各フリップフロップ回路にリセット回路を設けてもよい。例えば、図２０の各双方向フリップフロップ回路２３１ｃから２３４ｃにリセット回路を設けて、ＤＦＥ型のフィルタとして使用する双方向フリップフロップ回路のＬＳＢ以外の上位ビットを０にリセットする。さらに、リセット回路によって使用しない次数に対応する双方向フリップフロップ回路の全ビットを０にリセットすることも可能である。これにより、フィルタ係数を算出する毎にＬＳＢ以外の上位ビットを０にする、あるいは全ビットを０にする処理が不要になり、処理を簡略化できる。
【０１０１】
このように、第３実施形態に係る等化器１０５ｃの形状可変フィルタ回路２０１ｃは、制御回路２０４ｃが出力する制御信号（フィルタ形状選択信号ＦＳＥＬ）によって、フィルタの種類や次数などのフィルタ形状を変えることができる。これにより、伝送線路１５１の特性に応じたフィルタ形状に変えて、等化器１０５ｃの入力信号ｕ（ｎ）に適した波形等化を行うことができる。
【０１０２】
また、第３実施形態に係る等化器１０５ｃの形状可変フィルタ回路２０１ｃは、限られた回路規模でフィルタタイプや次数などのフィルタ形状を変えることができるので、適切なＳＮＲ（ＢＥＲ）を実現しながら、回路規模の増大を抑制し低消費電力化が可能となる。
【０１０３】
尚、本実施形態では、複数のフィルタ形状を試験的に変えて、入力信号の特性に応じたフィルタ形状を自動的に選択する例について説明したが、フィルタ形状やフィルタ係数を受信回路１０３のシステム側からレジスタ等を介して固定的に選択するようにしてもよい。この場合でも、本実施形態の形状可変フィルタ回路２０１ｃは複数種類のフィルタ形状を指定できるので、回路規模の増大や消費電力の増大を抑えながら用途に適したフィルタ形状を実現できる。
【０１０４】
以上の各実施形態において説明した発明を整理して、付記として開示する。
（付記１）
遅延タップとフィルタ係数を乗算する乗算器とを含み、指定されたフィルタ形状に応じて前記遅延タップの接続を切り替えることにより複数のフィルタ形状を実現可能なフィルタ回路と、
前記フィルタ回路の出力信号と前記出力信号の期待値との誤差を求める誤差計算回路と、
前記誤差計算回路が求める前記誤差が減少する方向に前記フィルタ回路の前記フィルタ係数を所定のアルゴリズムにより更新し、更新した前記フィルタ係数を前記フィルタ回路に設定する係数計算回路と、
前記フィルタ回路に対して複数の前記フィルタ形状の中から順番に前記フィルタ形状を指定し、指定された前記フィルタ形状毎に前記誤差計算回路が収束時の前記誤差および収束時の前記フィルタ係数を取得し、前記フィルタ形状毎に取得した複数の前記誤差を比較して相対的に小さい誤差に対応する前記フィルタ形状を選択すると共に選択した前記フィルタ形状に対応する収束時の前記フィルタ係数を前記フィルタ回路に設定する制御回路と
を有することを特徴とする等化器。
（付記２）
付記１に記載の等化器において、
前記フィルタ回路は、
複数のフィルタ形状で重複して使用されるｎ個（ｎは自然数）の遅延タップと、
前記各遅延タップに入力する信号を前記制御回路により選択するｎ個のスイッチと、
前記各遅延タップの出力信号と前記等化器の入力信号とにそれぞれフィルタ係数を乗算する（ｎ＋１）個の係数乗算器と、
前記（ｎ＋１）個の係数乗算器の出力信号の和を求める加算器と、
前記加算器の出力信号を二値化する０／１判定回路と
を有する
ことを特徴とする等化器。
（付記３）
付記２に記載の等化器において、
前記フィルタ回路は、ＦＦＥ型フィルタとＤＦＥ型フィルタの少なくとも一つを実現し、
前記ｎ個の遅延タップは多値ビットを用い、ＤＦＥ型フィルタに使用する遅延タップの最下位ビット以外のビットをリセットするリセット回路を更に設けた
ことを特徴とする等化器。
（付記４）
付記１に記載の等化器において、
前記フィルタ回路は、
複数のフィルタ形状で共用され、且つ前記制御回路により入出力方向が切り替えられる２つの入出力端子を有するｎ個（ｎは自然数）の双方向遅延タップと、
前記双方向遅延タップの２つの入出力端子の出力側を前記制御回路により選択するｎ個の出力選択スイッチと、
前記ｎ個の出力選択スイッチの出力信号にフィルタ係数を乗算するｎ個の係数乗算器と、
前記ｎ個の係数乗算器の出力信号の和を求める加算器と、
前記等化器の入力信号にフィルタ係数を乗算する入力係数乗算器と、
前記制御回路により制御され、前記入力係数乗算器の出力信号を前記加算器に入力するＤＦＥ入力スイッチと、
前記制御回路により制御され、前記入力係数乗算器の出力信号を前記双方向遅延タップに入力するＦＦＥ入力スイッチと、
前記制御回路により制御され、前記双方向遅延タップ間を接続する（ｎ−１）個の接続スイッチと、
前記加算器の出力信号を二値化する０／１判定回路と
を有することを特徴とする等化器。
（付記５）
付記４に記載の等化器において、
前記双方向遅延タップは、２個のトライステートインバータの入出力をループ状に接続した２つのラッチ回路をトランスファーゲートを挟んで対称的に配置した回路で、前記制御回路によって前記ラッチ回路の入力側の前記トライステートインバータの出力を高インピーダンス状態に制御することにより入出力方向を切り替える
ことを特徴とする等化器。
（付記６）
付記１から５のいずれか一項に記載の等化器において、
前記制御回路に記憶部を設け、
前記制御回路は、前記フィルタ回路のフィルタ形状を変える毎に取得した前記誤差信号計算回路の評価結果と前記フィルタ回路の収束係数とを取得してフィルタ形状別に前記記憶部に記憶し、前記評価結果に基づいて選択したフィルタ形状に対応する収束係数を前記フィルタ回路に初期設定する
ことを特徴とする等化器。
（付記７）
遅延タップとフィルタ係数を乗算する乗算器とを含み、指定されたフィルタ形状に応じて前記遅延タップの接続を切り替えることにより複数のフィルタ形状を実現可能なフィルタ回路を有する等化器におけるフィルタ回路切り替え方法において、
前記フィルタ回路の出力信号と前記出力信号の期待値との誤差を求める誤差計算手順と、
前記誤差計算手順で求める前記誤差が減少する方向に前記フィルタ回路の前記フィルタ係数を所定のアルゴリズムにより更新し、更新した前記フィルタ係数を前記フィルタ回路に設定する係数計算手順と
前記フィルタ回路に対して複数の前記フィルタ形状の中から順番に前記フィルタ形状を指定し、指定された前記フィルタ形状毎に前記誤差計算手順で収束時の前記誤差および収束時の前記フィルタ係数を取得し、前記フィルタ形状毎に取得した複数の前記誤差を比較して相対的に小さい誤差に対応する前記フィルタ形状を選択すると共に選択した前記フィルタ形状に対応する収束時の前記フィルタ係数を前記フィルタ回路に設定する制御手順と
を有することを特徴とするフィルタ回路切り替え方法。
【０１０５】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１０６】
１００…高速信号伝送システム；１０１…送信回路；１０２…ドライバ；１０３…受信回路；１０４…ＡＤＣ（ＡＤ変換器）；１０５，１０５ｂ，９０５…等化器（ＥＱ）；１０６…タイミング再生器（ＣＤＲ）；１５１…伝送線路；２０１，２０１ａ，２０１ｂ，２０１ｃ…形状可変フィルタ回路；２０２，２０２ｂ，８０２…誤差信号計算回路；２０３，２０３ｂ，８０３…係数計算回路；２０４，２０４ｂ…制御回路；２１０…記憶部；２１１…エラー比較／フィルタ形状選択部；２１２…シーケンサ；２２１，２３６，４１６，８５１…０／１判定器；２２２，８５２…差分回路；ＦＦ２３１，ＦＦ２３２，ＦＦ２３３，ＦＦ２３４，ＦＦ３０１，ＦＦ３０２，ＦＦ３０３，ＦＦ３０４，ＦＦ４０１，ＦＦ４０２，ＦＦ４０３，ＦＦ４０４…フリップフロップ回路；ＦＦ２３１ｂ，ＦＦ２３２ｂ，ＦＦ２３３ｂ，ＦＦ２３４ｂ…リセット付フリップフロップ回路；ＦＦ２３１ｃ，ＦＦ２３２ｃ，ＦＦ２３３ｃ，ＦＦ２３４ｃ，５０１…双方向フリップフロップ回路；２３０，２４１，２４２，２４３，２４４，２４１ｂ，２４２ｂ，２４３ｂ，２４４ｂ，２４１ｃ，２４２ｃ，２４３ｃ，２４４ｃ，３１０，３１１，３１２，３１３，３１４，３４１，４１０，４１１，４１２，４１３，４１４…乗算器；ＲＥＳ２５１，ＲＥＳ２５２，ＲＥＳ２５３，ＲＥＳ２５４…リセット回路；２３５，３１５，４１５…加算器；２６１…係数更新部；２６２…エンコーダ；３００…ＦＦＥ型フィルタ；４００…ＤＦＥ型フィルタ；３４０…複合型フィルタ；３００ａ…ＦＦＥ型フィルタブロック；４００ａ…ＤＦＥ型フィルタブロック；ＦＳＥＬ…フィルタ形状選択信号；Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ１１，Ｔｒ１２，Ｔｒ１３…トライステートバッファ；Ｉｎｖ１１，Ｉｎｖ１２，Ｉｎｖ１３…インバータ；ＴＧ１，ＴＧ１１…トランスファゲート；ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ１５，ＳＷ１６，ＳＷ１７，ＳＷ１８…スイッチ（１回路２接点）；ＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３…スイッチ（１回路１接点）；５００…片方向フリップフロップ回路；８０１…フィルタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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