(57)【特許請求の範囲】
【請求項１】
トランスを備え、負荷に直流電力を供給する共振型コンバータであって、
前記トランスの２次巻線に生じる起電力を同期整流する１以上のスイッチ素子と、
前記スイッチ素子に制御信号を供給して当該スイッチ素子を制御する制御手段と、を備え、
前記制御手段は、前記スイッチ素子に流れる電流または当該電流に準ずる電流に応じて第１パルスを生成するとともに、前記負荷が全負荷の状態である場合に生成する当該第１パルスと比べて、パルス幅の小さい第２パルスを予め定められたタイミングで生成し、当該第１パルスおよび当該第２パルスを合成して前記制御信号を生成することを特徴とする共振型コンバータ。
【請求項２】
前記制御手段は、前記負荷が全負荷の状態である場合に前記スイッチ素子に流れる電流または当該電流に準ずる電流に基づいて、前記第２パルスを生成することを特徴とする請求項１に記載の共振型コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共振型コンバータに関する。
【背景技術】
【０００２】
従来より、スイッチング電源装置として、共振型コンバータが用いられている（例えば、特許文献１参照）。
【０００３】
［共振型コンバータ１００の構成］
図９は、従来例に係る共振型コンバータ１００の回路図である。共振型コンバータ１００は、トランスＴと、直流電源ＶＤＤと、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６と、インダクタＬｒと、キャパシタＣｒ、Ｃ１と、第１の制御部１１１と、第２の制御部１１２と、を備え、負荷Ｌｏａｄに直流電力を供給する。
【０００４】
まず、トランスＴの１次側の構成について説明する。直流電源ＶＤＤの正極には、スイッチ素子Ｑ１のドレインと、スイッチ素子Ｑ３のドレインと、が接続され、直流電源ＶＤＤの負極には、スイッチ素子Ｑ２のソースと、スイッチ素子Ｑ４のソースと、が接続される。スイッチ素子Ｑ１〜Ｑ４のそれぞれのゲートには、第１の制御部１１１が接続される。スイッチ素子Ｑ１のソースと、スイッチ素子Ｑ２のドレインとは、接続されており、これらの接続点には、共振回路を構成するインダクタＬｒおよびキャパシタＣｒを介して、トランスＴの１次巻線Ｔ１の一端が接続される。スイッチ素子Ｑ３のソースと、スイッチ素子Ｑ４のドレインとは、接続されており、これらの接続点には、トランスＴの１次巻線Ｔ１の他端が接続される。
【０００５】
次に、トランスＴの２次側の構成について説明する。トランスＴの第１の２次巻線Ｔ２の一端には、スイッチ素子Ｑ６のドレインが接続される。トランスＴの第１の２次巻線Ｔ２の他端には、キャパシタＣ１の一方の電極と、負荷Ｌｏａｄの一端と、トランスＴの第２の２次巻線Ｔ３の一端と、が接続される。トランスＴの第２の２次巻線Ｔ３の他端には、スイッチ素子Ｑ５のドレインが接続される。スイッチ素子Ｑ５のソースと、スイッチ素子Ｑ６のソースとには、キャパシタＣ１の他方の電極と、負荷Ｌｏａｄの他端と、が接続される。スイッチ素子Ｑ５、Ｑ６のそれぞれのゲートには、第２の制御部１１２が接続される。
【０００６】
［共振型コンバータ１００の動作］
以上の構成を備える共振型コンバータ１００は、スイッチ素子Ｑ１〜Ｑ４のそれぞれを第１の制御部１１１により制御して、スイッチ素子Ｑ１、Ｑ４がオン状態でかつスイッチ素子Ｑ２、Ｑ３がオフ状態である期間と、スイッチ素子Ｑ１、Ｑ４がオフ状態でかつスイッチ素子Ｑ２、Ｑ３がオン状態である期間と、を交互に設ける。これによれば、インダクタＬｒおよびキャパシタＣｒで構成される共振回路による共振電流が、トランスＴの１次巻線Ｔ１の一端から他端に流れたり、トランスＴの１次巻線Ｔ１の他端から一端に流れたりする。トランスＴの１次巻線Ｔ１に電流が流れると、トランスＴの第１の２次巻線Ｔ２および第２の２次巻線Ｔ３には、起電力が生じる。
【０００７】
また、共振型コンバータ１００は、整流回路を構成するスイッチ素子Ｑ５、Ｑ６を第２の制御部１１２により制御して、トランスＴの第１の２次巻線Ｔ２および第２の２次巻線Ｔ３に生じた起電力を同期整流する。そして、同期整流された直流電力をキャパシタＣ１で平滑化し、負荷Ｌｏａｄの一端に供給する。
【０００８】
図１０は、負荷Ｌｏａｄが全負荷の状態における、スイッチ素子Ｑ５のドレイン電流ＩＤＱ５と、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５と、の関係を示す図である。なお、本実施形態では、ゲート−ソース間電圧ＶＧＱ５がＶＧＨの場合には、スイッチ素子Ｑ５がオン状態となり、ゲート−ソース間電圧ＶＧＱ５がＶＧＬの場合には、スイッチ素子Ｑ５がオフ状態となるものとする。
【０００９】
第２の制御部１１２は、まず、スイッチ素子Ｑ５に流れるスイッチ電流であるドレイン電流ＩＤＱ５を検出する。次に、検出結果に応じて制御信号を生成し、生成した制御信号をスイッチ素子Ｑ５のゲートに供給することで、ドレイン電流ＩＤＱ５が予め定められた閾値Ｉｔｈ以上の場合には、ゲート−ソース間電圧ＶＧＱ５をＶＧＨにし、ドレイン電流ＩＤＱ５が予め定められた閾値Ｉｔｈ未満の場合には、ゲート−ソース間電圧ＶＧＱ５をＶＧＬにする。これによれば、スイッチ素子Ｑ５は、ドレイン電流ＩＤＱ５に応じて第２の制御部１１２により制御されることとなる。なお、スイッチ素子Ｑ６についても、スイッチ素子Ｑ５と同様に、ドレイン電流ＩＤＱ６に応じて第２の制御部１１２により制御される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２７４７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１１は、負荷Ｌｏａｄが軽負荷または無負荷の状態における、スイッチ素子Ｑ５のドレイン電流ＩＤＱ５と、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５と、の関係を示す図である。
【００１２】
スイッチ素子Ｑ５、Ｑ６のドレイン電流は、負荷Ｌｏａｄの負荷が軽くなるに従って減少する。このため、図１１では、図１０と比べて、ドレイン電流ＩＤＱ５のピーク値が小さく、このドレイン電流ＩＤＱ５のピーク値は、閾値Ｉｔｈに略等しくなっている。
【００１３】
これによれば、第２の制御部１１２によるドレイン電流ＩＤＱ５の検出ゲインが上昇し、スイッチ素子Ｑ５の制御信号にジッタが生じてしまう。すると、ゲート−ソース間電圧ＶＧＱ５にもジッタが生じてしまうので、その結果、電源ノイズが増加したり、電源出力を安定化できなかったりするおそれがあった。
【００１４】
上述の課題を鑑み、本発明は、軽負荷時または無負荷時であっても、電源ノイズの増加を抑制できるとともに、電源出力を安定化できる共振型コンバータを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）本発明は、トランスを備え、負荷に直流電力を供給する共振型コンバータであって、前記トランスの２次巻線に生じる起電力を同期整流する１以上のスイッチ素子と、前記スイッチ素子に制御信号を供給して当該スイッチ素子を制御する制御手段と、を備え、前記制御手段は、前記スイッチ素子に流れる電流または当該電流に準ずる電流に応じて第１パルスを生成するとともに、前記負荷が全負荷の状態である場合に生成する当該第１パルスと比べて、パルス幅の小さい第２パルスを予め定められたタイミングで生成し、当該第１パルスおよび当該第２パルスを合成して前記制御信号を生成することを特徴とする共振型コンバータを提案している。
【００１６】
この発明によれば、トランスを備え、負荷に直流電力を供給する共振型コンバータに、１以上のスイッチ素子と、制御手段と、を設けた。そして、１以上のスイッチ素子により、トランスの２次巻線に生じる起電力を同期整流することとした。また、制御手段により、スイッチ素子に制御信号を供給して、スイッチ素子を制御することとした。さらに、制御手段により、スイッチ素子に流れる電流またはスイッチ素子に流れる電流に準ずる電流に応じて、第１パルスを生成するとともに、予め定められたタイミングで第２パルスを生成し、第１パルスおよび第２パルスを合成して制御信号を生成することとした。また、第２パルスのパルス幅は、負荷が全負荷の状態である場合に生成する第１パルスのパルス幅と比べて、小さいものとした。なお、スイッチ素子に流れる電流に準ずる電流とは、スイッチ素子に流れる電流と相関関係のある電流のことであり、例えばトランスの１次側に流れる電流のことである。
【００１７】
このため、トランスの２次巻線に生じる起電力を同期整流する１以上のスイッチ素子には、第１パルスと第２パルスとを合成して生成した制御信号が供給される。ここで、トランスの２次巻線に生じる起電力を同期整流する１以上のスイッチ素子を２次側スイッチ素子とすると、第１パルスは、図９に示した従来例に係る共振型コンバータ１００と同様に２次側スイッチ素子に流れる電流、または、２次側スイッチ素子に流れる電流に準ずる電流に応じて、生成される。また、第２パルスのパルス幅は、負荷が全負荷の状態における第１パルスのパルス幅と比べて、小さい。
【００１８】
以上より、負荷が全負荷の状態においては、第１パルスのパルス幅は、第２パルスのパルス幅より大きくなるので、第２パルスを生成するタイミングを制御することで、第２パルスの全体が第１パルスの一部に重なるようにすることができる。これによれば、第１パルスと第２パルスとを合成して生成される制御信号は、第１パルスに等しくなる。そして、第１パルスは、図９に示した従来例に係る共振型コンバータ１００において生成される制御信号と同様に生成されるので、図９に示した従来例に係る共振型コンバータ１００と同様に、２次側スイッチ素子を駆動できる。
【００１９】
一方、負荷が軽負荷または無負荷の状態においては、図９に示した従来例に係る共振型コンバータ１００と同様に、２次側スイッチ素子に流れる電流が小さくなるため、第１パルスにジッタが生じてしまう。そこで、第２パルスのパルス幅を、ジッタの生じた第１パルスのパルス幅より大きくするとともに、第２パルスを生成するタイミングを制御することで、ジッタの生じた第１パルスの全体が第２パルスの一部に重なるようにすることができる。これによれば、第１パルスと第２パルスとを合成して生成される制御信号にジッタが生じるのを防止しつつ、２次側スイッチ素子を駆動できる。このため、軽負荷時または無負荷時であっても、電源ノイズの増加を抑制できるとともに、電源出力を安定化できる。
【００２０】
（２）本発明は、（１）の共振型コンバータについて、前記制御手段は、前記負荷が全負荷の状態である場合に前記スイッチ素子に流れる電流または当該電流に準ずる電流に基づいて、前記第２パルスを生成することを特徴とする共振型コンバータを提案している。
【００２１】
この発明によれば、制御手段により、負荷が全負荷の状態である場合にスイッチ素子に流れる電流、またはこの電流に準ずる電流に基づいて、第２パルスを生成することとした。このため、第２パルスとして、予め定められたパルス幅のパルスを、予め定められたタイミングで生成することができる。
【発明の効果】
【００２２】
本発明によれば、軽負荷時または無負荷時であっても、電源ノイズの増加を抑制できるとともに、電源出力を安定化できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る共振型コンバータの回路図である。
【図２】前記共振型コンバータにおける制御信号の生成について説明するための図である。
【図３】前記共振型コンバータにおける制御信号の生成について説明するための図である。
【図４】前記共振型コンバータにおける制御信号の生成について説明するための図である。
【図５】前記共振型コンバータにおける制御信号の生成について説明するための図である。
【図６】最小パルス幅および最小パルス位置を説明するための図である。
【図７】最小パルス位置に応じた出力ノイズレベルと損失との関係を示す図である。
【図８】最小パルス幅に応じた出力ノイズレベルと損失との関係を示す図である。
【図９】従来例に係る共振型コンバータの回路図である。
【図１０】前記共振型コンバータにおける制御信号の生成について説明するための図である。
【図１１】前記共振型コンバータにおける制御信号の生成について説明するための図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２５】
［共振型コンバータ１の構成］
図１は、本発明の一実施形態に係る共振型コンバータ１の回路図である。共振型コンバータ１は、図９に示した従来例に係る共振型コンバータ１００とは、第２の制御部１１２の代わりに制御手段としての第２の制御部１２を備える点が異なる。なお、共振型コンバータ１において、共振型コンバータ１００と同一構成要件については、同一符号を付し、その説明を省略する。
【００２６】
［共振型コンバータ１の動作］
以上の構成を備える共振型コンバータ１では、第２の制御部１２は、まず、図示しない抵抗器やカレントトランス等の電流検出素子を用いて、スイッチ素子Ｑ５、Ｑ６のドレイン電流を検出する。次に、後述の第１の方法により、スイッチ素子Ｑ５、Ｑ６のそれぞれに対応する第１パルスとしてのゲートパルスＰＧＱ５、ＰＧＱ６を生成するとともに、後述の第２の方法により、スイッチ素子Ｑ５、Ｑ６のそれぞれに対応する第２パルスとしての最小パルスＰＭＩＮＱ５、ＰＭＩＮＱ６を生成する。次に、スイッチ素子Ｑ５に対応するゲートパルスＰＧＱ５と最小パルスＰＭＩＮＱ５とを合成してスイッチ素子Ｑ５の制御信号を生成し、スイッチ素子Ｑ５のゲートに供給する。また、スイッチ素子Ｑ６に対応するゲートパルスＰＧＱ６と最小パルスＰＭＩＮＱ６とを合成してスイッチ素子Ｑ６の制御信号を生成し、スイッチ素子Ｑ６のゲートに供給する。
【００２７】
＜第１の方法＞
第１の方法では、図９に示した従来例に係る共振型コンバータ１００が制御信号を生成するのと同様に、スイッチ素子Ｑ５のドレイン電流ＩＤＱ５に応じて、スイッチ素子Ｑ５に対応するゲートパルスＰＧＱ５を生成するとともに、スイッチ素子Ｑ６のドレイン電流ＩＤＱ６に応じて、スイッチ素子Ｑ６に対応するゲートパルスＰＧＱ６を生成する。
【００２８】
具体的には、ドレイン電流ＩＤＱ５が閾値Ｉｔｈ以上の場合には、ＶＧＨとなり、ドレイン電流ＩＤＱ５が閾値Ｉｔｈ未満の場合には、ＶＧＬとなるゲートパルスＰＧＱ５を生成する。また、ドレイン電流ＩＤＱ６が閾値Ｉｔｈ以上の場合には、ＶＧＨとなり、ドレイン電流ＩＤＱ６が閾値Ｉｔｈ未満の場合には、ＶＧＬとなるゲートパルスＰＧＱ６を生成する。
【００２９】
これによれば、負荷Ｌｏａｄが全負荷の状態では、図２、３を用いて後述するように、ドレイン電流ＩＤＱ５、ＩＤＱ６のピーク値は、閾値Ｉｔｈより十分に大きくなる。このため、ドレイン電流ＩＤＱ５、ＩＤＱ６の検出ゲインが上昇せず、ゲートパルスＰＧＱ５、ＰＧＱ６にジッタが発生しない。
【００３０】
一方、負荷Ｌｏａｄが軽負荷または無負荷の状態では、図４、５を用いて後述するように、ドレイン電流ＩＤＱ５、ＩＤＱ６のピーク値は、閾値Ｉｔｈに略等しくなる。このため、ドレイン電流ＩＤＱ５、ＩＤＱ６の検出ゲインが上昇し、ゲートパルスＰＧＱ５、ＰＧＱ６にジッタが発生する。
【００３１】
＜第２の方法＞
第２の方法では、負荷Ｌｏａｄが全負荷の状態におけるスイッチ素子Ｑ５のドレイン電流ＩＤＱ５に基づいて、スイッチ素子Ｑ５に対応する最小パルスＰＭＩＮＱ５を生成するとともに、負荷Ｌｏａｄが全負荷の状態におけるスイッチ素子Ｑ６のドレイン電流ＩＤＱ６に基づいて、スイッチ素子Ｑ６に対応する最小パルスＰＭＩＮＱ６を生成する。
【００３２】
具体的には、図６、７を用いて後述するように、負荷Ｌｏａｄが全負荷の状態におけるドレイン電流ＩＤＱ５、ＩＤＱ６が「０」より大きくなるタイミングを基準として、負荷Ｌｏａｄが無負荷の状態における出力ノイズレベルＮと損失Ｐｌｏｓｓとを考慮して、最小パルス位置Ｔｓを決定する。また、図６、８を用いて後述するように、負荷Ｌｏａｄが全負荷の状態におけるドレイン電流ＩＤＱ５、ＩＤＱ６が「０」より大きくなるタイミングを基準として、負荷Ｌｏａｄが無負荷の状態における出力ノイズレベルＮと損失Ｐｌｏｓｓとを考慮して、最小パルス幅Ｔｗを決定する。
【００３３】
これによれば、負荷Ｌｏａｄが全負荷の状態であっても、負荷Ｌｏａｄが軽負荷または無負荷の状態であっても、図２〜図５を用いて後述するように、最小パルスＰＭＩＮＱ５、ＰＭＩＮＱ６のパルス幅は、一定となる。また、負荷Ｌｏａｄが全負荷の状態では、図２、３を用いて後述するように、最小パルスＰＭＩＮＱ５の全体が、ゲートパルスＰＧＱ５の一部に重なるとともに、最小パルスＰＭＩＮＱ６の全体が、ゲートパルスＰＧＱ６の一部に重なることとなる。一方、負荷Ｌｏａｄが軽負荷または無負荷の状態では、図４、５を用いて後述するように、ジッタの生じたゲートパルスＰＧＱ５の全体が、最小パルスＰＭＩＮＱ５の一部に重なるとともに、ジッタの生じたゲートパルスＰＧＱ６の全体が、最小パルスＰＭＩＮＱ６の一部に重なることとなる。
【００３４】
図２は、負荷Ｌｏａｄが全負荷の状態において、ゲートパルスＰＧＱ５および最小パルスＰＭＩＮＱ５に基づいて、スイッチ素子Ｑ５のゲートに供給する制御信号を生成する手順を説明する図である。また、図３は、負荷Ｌｏａｄが全負荷の状態における、ドレイン電流ＩＤＱ５と、ゲートパルスＰＧＱ５と、最小パルスＰＭＩＮＱ５と、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５と、のタイミングチャートである。
【００３５】
図２、３に示すように、負荷Ｌｏａｄが全負荷の状態では、ゲートパルスＰＧＱ５がＶＧＨである期間の一部において、最小パルスＰＭＩＮＱ５がＶＧＨとなり、最小パルスＰＭＩＮＱ５の全体が、ゲートパルスＰＧＱ５の一部に重なることとなる。このため、これらゲートパルスＰＧＱ５と最小パルスＰＭＩＮＱ５とを合成して生成された制御信号がゲートに供給されるスイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形は、ゲートパルスＰＧＱ５の波形と等しくなる。なお、負荷Ｌｏａｄが全負荷の状態では、スイッチ素子Ｑ６のゲート−ソース間電圧ＶＧＱ６の波形についても、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形と同様に、ゲートパルスＰＧＱ６の波形と等しくなる。
【００３６】
図４は、負荷Ｌｏａｄが軽負荷または無負荷の状態において、ゲートパルスＰＧＱ５および最小パルスＰＭＩＮＱ５に基づいて、スイッチ素子Ｑ５のゲートに供給する制御信号を生成する手順を説明する図である。また、図５は、負荷Ｌｏａｄが軽負荷または無負荷の状態における、ドレイン電流ＩＤＱ５と、ゲートパルスＰＧＱ５と、最小パルスＰＭＩＮＱ５と、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５と、のタイミングチャートである。
【００３７】
図４、５に示すように、負荷Ｌｏａｄが軽負荷または無負荷の状態では、ゲートパルスＰＧＱ５にジッタが生じる。ところが、最小パルスＰＭＩＮＱ５がＶＧＨである期間の一部において、ジッタの生じたゲートパルスＰＧＱ５がＶＧＨとなり、ジッタの生じたゲートパルスＰＧＱ５の全体が、最小パルスＰＭＩＮＱ５の一部に重なることとなる。このため、これらゲートパルスＰＧＱ５と最小パルスＰＭＩＮＱ５とを合成して生成された制御信号がゲートに供給されるスイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形は、最小パルスＰＭＩＮＱ５の波形と等しくなる。なお、負荷Ｌｏａｄが軽負荷または無負荷の状態では、スイッチ素子Ｑ６のゲート−ソース間電圧ＶＧＱ６の波形についても、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形と同様に、最小パルスＰＭＩＮＱ６の波形と等しくなる。
【００３８】
＜最小パルス＞
上述の第２の方法により生成される最小パルスについて、図６〜８を用いて以下に詳述する。
【００３９】
図６は、最小パルス幅Ｔｗおよび最小パルス位置Ｔｓを説明するための図である。ここで、最小パルス幅Ｔｗとは、最小パルスＰＭＩＮＱ５がＶＧＨである期間を示し、最小パルス位置Ｔｓとは、負荷Ｌｏａｄが全負荷の状態において、ドレイン電流ＩＤＱ５が「０」より大きくなってから最小パルスＰＭＩＮＱ５をＶＧＨにするまでの時間を示す。なお、最小パルスＰＭＩＮＱ６がＶＧＨである期間と、最小パルスＰＭＩＮＱ５がＶＧＨである期間とは、等しいものとする。また、ドレイン電流ＩＤＱ６が「０」より大きくなってから最小パルスＰＭＩＮＱ６をＶＧＨにするまでの時間と、ドレイン電流ＩＤＱ５が「０」より大きくなってから最小パルスＰＭＩＮＱ５をＶＧＨにするまでの時間とは、等しいものとする。
【００４０】
図７は、負荷Ｌｏａｄが無負荷の状態において、最小パルス位置Ｔｓを変化させた場合における、出力ノイズレベルＮと損失Ｐｌｏｓｓとの関係を示す図である。ここで、出力ノイズレベルＮとは、共振型コンバータ１から負荷Ｌｏａｄに供給される直流電力に含まれるノイズの度合いを示し、この度合いが高くなるに従って、高くなる値のことである。また、損失Ｐｌｏｓｓとは、共振型コンバータ１の損失のことである。
【００４１】
図７に示すように、最小パルス位置Ｔｓが大きくなるに従って、負荷Ｌｏａｄが無負荷の状態における出力ノイズレベルＮは、低くなるとともに、負荷Ｌｏａｄが無負荷の状態における損失Ｐｌｏｓｓは、大きくなる。このため、負荷Ｌｏａｄが無負荷の状態における出力ノイズレベルＮと損失Ｐｌｏｓｓとの関係を考慮して、最適な最小パルス位置Ｔｓを設定することが好ましい。
【００４２】
図８は、負荷Ｌｏａｄが無負荷の状態において、最小パルス幅Ｔｗを変化させた場合における、出力ノイズレベルＮと損失Ｐｌｏｓｓとの関係を示す図である。
【００４３】
図８に示すように、最小パルス幅Ｔｗが大きくなるに従って、負荷Ｌｏａｄが無負荷の状態における出力ノイズレベルＮは、低くなるとともに、負荷Ｌｏａｄが無負荷の状態における損失Ｐｌｏｓｓは、大きくなる。このため、負荷Ｌｏａｄが無負荷の状態における出力ノイズレベルＮと損失Ｐｌｏｓｓとの関係を考慮して、最適な最小パルス幅Ｔｗを設定することが好ましい。
【００４４】
以上の共振型コンバータ１によれば、以下の効果を奏することができる。
【００４５】
負荷Ｌｏａｄが全負荷の状態では、最小パルスＰＭＩＮＱ５の全体が、ゲートパルスＰＧＱ５の一部に重なる。このため、これらゲートパルスＰＧＱ５と最小パルスＰＭＩＮＱ５とを合成して生成された制御信号がゲートに供給されるスイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形は、ゲートパルスＰＧＱ５の波形と等しくなる。また、スイッチ素子Ｑ６のゲート−ソース間電圧ＶＧＱ６の波形についても、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形と同様に、ゲートパルスＰＧＱ６の波形と等しくなる。そして、ゲートパルスＰＧＱ５、ＰＧＱ６のそれぞれは、図９に示した従来例に係る共振型コンバータ１００において生成される制御信号と同様に生成されるので、図９に示した従来例に係る共振型コンバータ１００と同様に、スイッチ素子Ｑ５、Ｑ６を駆動できる。
【００４６】
一方、負荷Ｌｏａｄが軽負荷または無負荷の状態では、ゲートパルスＰＧＱ５にジッタが生じるが、ジッタの生じたゲートパルスＰＧＱ５の全体が、最小パルスＰＭＩＮＱ５の一部に重なる。このため、これらゲートパルスＰＧＱ５と最小パルスＰＭＩＮＱ５とを合成して生成された制御信号がゲートに供給されるスイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形は、最小パルスＰＭＩＮＱ５の波形と等しくなる。また、スイッチ素子Ｑ６のゲート−ソース間電圧ＶＧＱ６の波形についても、スイッチ素子Ｑ５のゲート−ソース間電圧ＶＧＱ５の波形と同様に、最小パルスＰＭＩＮＱ６の波形と等しくなる。これによれば、ゲート−ソース間電圧ＶＧＱ５、ＶＧＱ６にジッタが生じるのを防止しつつ、スイッチ素子Ｑ５、Ｑ６を駆動できる。このため、軽負荷時または無負荷時であっても、電源ノイズの増加を抑制できるとともに、電源出力を安定化できる。
【００４７】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【００４８】
例えば、上述の実施形態では、ゲートパルスＰＧＱ５、ＰＧＱ６と、最小パルスＰＭＩＮＱ５、ＰＭＩＮＱ６と、をスイッチ素子Ｑ５、Ｑ６のそれぞれのドレイン電流に基づいて生成したが、これに限らず、スイッチ素子Ｑ５、Ｑ６のそれぞれのドレイン電流に準ずる電流に基づいて生成してもよい。具体的には、スイッチ素子Ｑ５のドレイン電流と、トランスＴの第２の２次巻線Ｔ３に流れる電流とは、略等しく、スイッチ素子Ｑ６のドレイン電流と、トランスＴの第１の２次巻線Ｔ２に流れる電流とは、略等しい。また、トランスＴの第１の２次巻線Ｔ２および第２の２次巻線Ｔ３のそれぞれに流れる電流と、トランスＴの１次巻線Ｔ１と、の間には、巻数比に応じた相関関係がある。以上より、例えば、トランスＴの１次巻線Ｔ１に流れる電流に基づいて、ゲートパルスＰＧＱ５、ＰＧＱ６と、最小パルスＰＭＩＮＱ５、ＰＭＩＮＱ６と、を生成してもよい。
【符号の説明】
【００４９】
１、１００；共振型コンバータ
１１１；第１の制御部
１２、１１２；第２の制御部
Ｌｏａｄ；負荷
Ｑ１〜Ｑ６；スイッチ素子
Ｔ；トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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