(57)【特許請求の範囲】
【請求項１】
低電流の論理およびドライバ回路であって、
ソース（Ｓ）と、ドレイン（Ｄ）と、ゲート（Ｇ）と、ゲート−ソース接合とを有する第１のＤモードフィードバックトランジスタ（Ｄ１）を含む電流リミッタが設けられた論理ステージ（Ｅ３，Ｅ４，Ｅ５）を備え、
前記電流リミッタは、電圧降下を生成する要素（Ｅ１，Ｅ２）と、前記第１のＤモードフィードバックトランジスタの前記ソースを、電圧降下を生成する前記要素を介して、前記第１のＤモードフィードバックトランジスタの前記ゲートへ接続するフィードバックループ（ＦＬ）とをさらに有し、
前記回路は、
ソース（Ｓ）と、ドレイン（Ｄ）と、ゲート（Ｇ）と、ゲート−ソース接合とを有する第２のＤモードフィードバックトランジスタ（Ｄ２）を含むさらなる電流リミッタが設けられたインバータステージ（Ｅ８)をさらに備え、
前記さらなる電流リミッタは、電圧降下を生成するさらなる要素（Ｅ６，Ｅ７）と、前記第２のＤモードフィードバックトランジスタの前記ソースを、電圧降下を生成する前記さらなる要素を介して、前記第２のＤモードフィードバックトランジスタの前記ゲートへ接続するさらなるフィードバックループ（ＦＬ）とをさらに有し、
前記回路は、
ソース（Ｓ）と、ドレイン（Ｄ）と、ゲート（Ｇ）とを有する第１のＥモードトランジスタ（Ｅ９，Ｅ１０）を含むドライバステージをさらに備え、
前記第１のＥモードトランジスタはトーテムポール状に接続され、
前記回路は、
前記論理ステージ内に配置され、論理入力信号から論理出力信号を生成するように構成された複数の入力Ｅモードトランジスタ（Ｅ３，Ｅ４，Ｅ５）と、
前記電流リミッタの少なくとも１つにおいて前記電圧降下を生成するゲート−ソース接合および／またはゲート−ドレイン接合を有する、少なくとも１つの第２のＥモードトランジスタ（Ｅ１，Ｅ２，Ｅ６，Ｅ７）とをさらに備える、低電流回路。
【請求項２】
前記第１および第２のＤモードフィードバックトランジスタ（Ｄ１，Ｄ２）は、前記ゲートと前記ソースとの間に印加されるゲート−ソース電圧が負のしきい値電圧よりも負方向に大きい場合には、前記ソースと前記ドレインとの間は導通しておらず、それ以外では前記ソースと前記ドレインとの間は導通しており、
前記第１のＥモードトランジスタ（Ｅ９，Ｅ１０）は、前記ゲートと前記ソースとの間に印加されるゲート−ソース電圧が正のしきい値電圧よりも正方向に大きい場合には、前記ソースと前記ドレインとの間は導通しており、それ以外では前記ソースと前記ドレインとの間は導通していない、請求項１に記載の低電流回路。
【請求項３】
前記電流リミッタの少なくとも１つにおいて電圧降下（Ｅ１，Ｅ２；Ｅ６，Ｅ７）を生成する前記要素は、前記第２のＥモードトランジスタの少なくとも２つのゲート−ソース接合を含み、
前記ゲート−ソース接合は、直列に接続される、請求項１または２に記載の低電流回路。
【請求項４】
ソース（Ｓ）と、ドレイン（Ｄ）と、ゲート（Ｇ）とを有する第３のＥモードトランジスタ（Ｅ８）をさらに備え、
前記第３のＥモードトランジスタは、前記さらなる電流リミッタ（Ｄ２，Ｅ６，Ｅ７）とともに、前記インバータステージを形成する、請求項１〜３のいずれか１項に記載の低電流回路。
【請求項５】
前記インバータステージの前記第３のＥモードトランジスタ（Ｅ８）の前記ドレイン（Ｄ）は、前記ドライバステージの前記第１のＥモードトランジスタ（Ｅ９）のうちの１つの前記ゲートに接続され、
前記インバータステージの前記第３のＥモードトランジスタ（Ｅ８）の前記ゲート（Ｇ）は、前記ドライバステージの前記第１のＥモードトランジスタ（Ｅ９）のうちの他の１つの前記ゲートに接続される、請求項４に記載の低電流回路。
【請求項６】
供給電圧（ＶS）と前記ドライバステージの前記第１のＥモードトランジスタ（Ｅ９）のうちの１つの前記ゲート（Ｇ）との間に接続されるダイオード（ＰＮ）をさらに備える、請求項１〜５のいずれか１項に記載の低電流回路。
【請求項７】
前記インバータステージ（Ｅ８）は、前記論理ステージ（Ｅ３，Ｅ４，Ｅ５）からの論理信号を反転し、前記信号をハイからローへ、またはローからハイへ変更し、
前記ドライバステージ（Ｅ９，Ｅ１０）は、前記インバータステージからの前記信号がローの場合には低出力信号を生じさせ、前記インバータステージからの前記信号がハイの場合には高出力信号を生じさせる、請求項１〜６のいずれか１項に記載の低電流回路。
【請求項８】
前記ドライバステージ（Ｅ９，Ｅ１０）の出力信号は、負荷回路（ＬＣ）を切換えるために用いられる、請求項１〜７のいずれか１項に記載の低電流回路。
【請求項９】
ソース（Ｓ）と、ドレイン（Ｄ）と、ゲート（Ｇ）とを有する第３のＤモードトランジスタ（Ｄ３）と、
ソース（Ｓ）と、ドレイン（Ｄ）と、ゲート（Ｇ）とを有する第４のＥモードトランジスタ（Ｅ１１）とをさらに備え、
前記負荷回路（ＬＣ）は、前記第４のＥモードトランジスタ（Ｅ１１）の前記ドレインと前記第３のＤモードトランジスタ（Ｄ３）の前記ソースとの間に接続され、
前記ドライバ回路（Ｅ９，Ｅ１０）は、前記第３のＤモードトランジスタ（Ｄ３）の前記ゲートおよび前記第４のＥモードトランジスタ（Ｅ１１)の前記ゲートに接続される、請求項８に記載の低電流回路。
【請求項１０】
前記トランジスタは、ＧａＡｓにおける、Ｐ−ＨＥＭＴまたはＢｉＦＥＴ技術のデバイスである、請求項１〜９のいずれか１項に記載の低電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＡｓ技術における用途のための低電流の論理およびドライバ回路に関する。
【背景技術】
【０００２】
ＧａＡｓ技術における従来の論理回路は、大きな抵抗と組み合わせられたトランジスタを用いる。これらの回路は、抵抗において必要とされる電圧降下のために、高入力駆動電流およびオン状態における高電流を必要とする。さらに、抵抗は、所望の大きな抵抗値を得るために大きなチップ面積を占有する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ＧａＡｓ技術において実現され得る、低電流の論理およびドライバ回路を提供することである。
【課題を解決するための手段】
【０００４】
この目的は、請求項１の低電流回路を用いて達成される。さらなる実施形態および変形例は、従属請求項から導き出され得る。
【０００５】
低電流の論理およびドライバ回路は、論理ステージと、インバータステージと、ドライバステージとを備える。論理ステージには電流リミッタが設けられ、電流リミッタは、ソース、ドレイン、ゲートおよびゲート−ソース接合を有するＤモードフィードバックトランジスタを含み、さらに電圧効果を生成する要素を含む。フィードバックループは、Ｄモードフィードバックトランジスタのソースを、電圧効果を生成する要素を介してＤモードフィードバックトランジスタのゲートに接続する。インバータステージには、さらなる電流リミッタが設けられる。さらなる電流リミッタは、ソース、ドレイン、ゲートおよびゲート−ソース接合を有するさらなるＤモードフィードバックトランジスタを含み、さらに電圧効果を生成するさらなる要素を含む。さらなるフィードバックループは、さらなるＤモードフィードバックトランジスタのソースを、電圧効果を生成するさらなる要素を介して、さらなるＤモードフィードバックトランジスタのゲートに接続する。ドライバステージは、ソース、ドレインおよびゲートを有するＥモードトランジスタを含み、Ｅモードトランジスタは、トーテムポール状に接続される。
【０００６】
Ｅモード（エンハンスメントモード）トランジスタは、ゲート−ソース電圧が正のしきい値よりも正側に大きい場合には、ソースとドレインとの間は導通しており、ゲート−ソース電圧がより低い場合には、ソースとドレインとの間は導通していない。Ｄモード（デプレッションモード）トランジスタは、ゲート−ソース電圧が負のしきい値よりもより負側である場合には、ソースとドレインとの間は導通しておらず、ゲート−ソース電圧がそのしきい値を上回る（負側に小さい、ゼロ、または正の）場合には、ソースとドレインとの間は導通している。トランジスタは、ゲート−ソース接合およびゲート−ドレイン接合を有し得、特に、ソースおよびドレインに関して対称的であり、そのために、ゲート−ソース接合および類似のゲートドレイン接合の双方が利用可能である。
【０００７】
本発明による回路は、ＧａＡｓ技術において実現され得、大電流を必要としない。この技術において利用可能ないくつかの要素、特に、しばしばＢｉＦＥＴまたはＢｉＨＥＭＴと呼ばれ、単一のＧａＡｓ基板上にＨＢＴおよびＦＥＴの双方、またはＰ−ＨＥＭＴを含む結合または積層されたＦＥＴ−ＨＢＴ統合スキームが、低電流回路を提供するために用いられ得る。この低電流回路は、その電流を常に最小に制限しながら、所望の電圧を搬送する。
【０００８】
低電流回路の一実施形態においては、Ｅモードトランジスタが、論理回路を形成するための論理ステージおよび／またはインバータステージにおいて用いられる。電流を制限するために、フィードバックトランジスタのソースは、電圧降下を生成する要素を介して、Ｅモードドランジスタのドレインに接続される。このＥモードトランジスタのドレインは、出力信号のために設けられ、フィードバックトランジスタのゲートに接続される。
【０００９】
論理ステージにおいては、複数の入力Ｅモードトランジスタが配置されて、論理入力信号から所望の論理出力信号を生成する。入力Ｅモードトランジスタのゲートは、入力信号の印加のために設けられ得る。
【００１０】
さらなるＥモードトランジスタが、インバータステージのために設けられ得る。論理ステージの出力信号は、このさらなるＥモードトランジスタのゲートに印加される。インバータステージのＥモードトランジスタのドレインは、ドライバステージのＥモードトランジスタのうちの１つのゲートに接続され、インバータステージのＥモードトランジスタのゲートは、ドライバステージのＥモードトランジスタの他の１つのゲートに接続され得る。
【００１１】
フィードバックトランジスタのソースとＥモードトランジスタのドレインとの間の電圧降下を生成する要素は、ゲート−ソース接合、および／または、さらなるトランジスタ、特にさらなるＥモードトランジスタのゲート−ドレイン接合によって、特に与えられる。さらなるトランジスタの接合は、ソースおよびドレインを接続することによって並列に切換えられ得る。２つまたはより多くのさらなるトランジスタのゲート−ソース接合および／またはゲート−ドレイン接合が、電圧降下の適当な値を得るために直列に接続され得る。
【００１２】
電圧降下を生成する要素は、それに代えて、ダイオード、特にベースとバイポーラトランジスタまたはヘテロバイポーラトランジスタのエミッタまたはコレクタとによって形成されるダイオードによって与えられる。
【００１３】
さらなる実施形態においては、ダイオードは、供給電圧とドライバステージのＥモードトランジスタの１つのゲートとの間に接続される。ダイオードは、プルアップとして用いられる。
【００１４】
さらなる実施形態においては、インバータステージは、論理ステージからの論理信号を反転し、その信号をハイからローへまたはローからハイへ変化させる。ドライバステージは、インバータステージからの信号がローの場合には低出力信号を生じさせ、インバータステージからの信号がハイの場合には高出力信号を生じさせる。ドライバステージの出力信号は、負荷回路を切換えるために用いられ得る。
【００１５】
さらなる実施形態は、さらなるＤモードトランジスタおよびさらなるＥモードトランジスタを備え、負荷回路はさらなるＥモードトランジスタのドレインと、さらなるＤモードトランジスタのソースとの間に接続される。ドライバ回路は、さらなるＤモードトランジスタのゲートおよびさらなるＥモードトランジスタのゲートに接続される。
【００１６】
本発明のこれらおよび他の目的、特徴、ならびに利点は、添付の図面とともに以下の詳細な説明から明白になるであろう。
【図面の簡単な説明】
【００１７】
【図１】低電流の論理およびドライバ回路の実施形態の回路図である。
【発明を実施するための形態】
【００１８】
図１は、ＤモードトランジスタＤ１，Ｄ２，Ｄ３およびＥモードトランジスタＥ１〜Ｅ１１を伴う回路図を示し、各々のトランジスタは、ソースＳ、ドレインＤ、およびゲートＧを有する。供給電圧ＶSは、回路に電圧レベルを提供し、その電圧は、たとえば、ＣＭＯＳ回路において用いられるように、典型的にはＶDDおよびＶSSであり得る。
【００１９】
第３、第４、および第５のＥモードトランジスタＥ３，Ｅ４，Ｅ５が、論理ステージの一例として示されているが、それらは、論理要素のほかの構成に置き換えられ得る。これらのＥモードトランジスタＥ３，Ｅ４，Ｅ５のゲートＧは、印加される入力電圧Ｖin1，Ｖin2，Ｖin3によって表わされる論理入力信号のために設けられる。
【００２０】
論理ステージには、フィードバックトランジスタとしての第１のＤモードトランジスタＤ１ならびに、電圧降下を生成する要素としての第１のＥモードトランジスタジスタＥ１および第２のＥモードトランジスタＥ２が設けられる。第１のＥモードトランジスタＥ１のソースＳおよびドレインＤが接続され、第２のＥモードトランジスタＥ２のソースＳおよびドレインＤも接続される。それによって、各ＥモードトランジスタＥ１，Ｅ２のゲート−ソース接合およびゲートドレイン接合が、並列に接続される。第１のＥモードトランジスタＥ１の接合および第２のＥモードトランジスタＥ２の接合は直列に接続され、したがって、電圧降下を生成する要素を形成する。電圧降下を生成する要素は、一般的に、任意の適当な数のデバイスによって提供されるが、ＧａＡｓ  ＢｉＦＥＴプロセスのトランジスタは、典型的に、直列に接続された２つのゲート−ソース接合が、問題とされる電圧降下の適切な値とされるような態様の大きさにされる。第１のＤモードトランジスタのソースＳは、第１のＥモードトランジスタＥ１および第２のＥモードトランジスタＥ２を介して、フィードバックループＦＬによってそのゲートＧに接続される。
【００２１】
電流リミッタは、環境状態または動作状態の変化にかかわらず、信頼できる低電流動作を保証する。第４のＥモードトランジスタのドレインＤは出力信号のために設けられ、電流リミッタおよびインバータステージのＥモードトランジスタＥ８と接続される。
【００２２】
インバータステージには、フィードバックトランジスタとしての第２のＤモードトランジスタＤ２、ならびに電圧降下を生成する要素を形成する第６および第７のＥモードトランジスタＥ６，Ｅ７を含む、さらなる電流リミッタが設けられる。これらのトランジスタＤ２，Ｅ６，Ｅ７は、すでに説明された論理ステージの電流リミッタのトランジスタＤ１，Ｅ１，Ｅ２のような類似の機能を有し、インバータステージの電流リミッタを提供する。
【００２３】
この回路の動作は以下のようである。インバータステージを形成する第８のＥモードトランジスタＥ８のゲートに印加される出力レベルが高論理信号を意味する高電圧レベルに対応するように、入力電圧Ｖin1，Ｖin2，Ｖin3が論理ステージの入力ＥモードトランジスタＥ３、Ｅ４，Ｅ５のゲートに印加されると、この電圧は、第８のＥモードトランジスタＥ８を導通モードに駆動する。第８のＥモードトランジスタＥ８のゲートに印加される電圧は、第８のＥモードトランジスタＥ８のゲート−ソース電圧がこのトランジスタしきい値電圧より大きくなるのに十分高くなるためだけに必要である。したがって、第８のＥモードトランジスタＥ８のソースＳとドレインＤとの間の対応するスイッチは閉成され、接地電位が第２のＤモードトランジスタＤ２のゲートに接続される。フェードバックループにおける電圧降下を生成する要素にわたる電圧は、本実施形態においては第６および第７のＥモードトランジスタＥ６，Ｅ７によって形成されるが、直列のトランジスタＤ２，Ｅ６，Ｅ７，Ｅ８の回路分岐を通る電流の流れを生成する。ＥモードトランジスタＥ６，Ｅ７を通る電流は電圧降下を生じさせ、それによって、第２のＤモードトランジスタＤ２のゲートにおける電圧レベルは、第２のＤモードトランジスタＤ２のソースＳにおける電圧レベルよりも低くなる。ＥモードトランジスタＥ６，Ｅ７のゲート−ソース接合およびゲート−ドレイン接合は、電圧降下が第２のＤモードトランジスタＤ２をしきい値周辺の領域に切換えるような大きさとされ、第２のＤモードトランジスタＤ２ゲート−ソース電圧は、しきい値電圧に相当する。
【００２４】
結果として、トランジスタＤ２、Ｅ６，Ｅ７，Ｅ８を流れる電流は非常に低くない、一方第８のＥモードトランジスタＥ８のドレインＤにおける電圧レベルは、本質的に接地レベルになる。したがって、第８のＥモードトランジスタＥ８のゲートＧにおける高入力信号は、第８のＥモードトランジスタＥ８のドレインＤにおける低出力信号に変換される。
【００２５】
低電圧レベルが第８のＥモードトランジスタＥ８のゲートＧに印加されると、対応するゲート−ソース電圧はしきい値電圧を下回り、それによって、第８のＥモードトランジスタＥ８は非導通になり、第８のＥモードトランジスタＥ８のソース−ドレイン経路にはほぼ電流は流れない。直列のトランジスタＤ２、Ｅ６，Ｅ７，Ｅ８の回路分岐に生じる唯一の電流は、第８のＥモードトランジスタＥ８のドレインＤにおける出力信号の非常に小さな電流である。第６および第７のＥモードトランジスタＥ６、Ｅ７は、第２のＤモードトランジスタＤ２の負のゲート−ソース電圧が、より負のしきい値電圧を上回るのに十分な程度に、ゲート−ソース接合にわたる電圧降下が低くなるような大きさにされる。したがって、第２のＤモードトランジスタＤ２はソースとドレインとの間で導通し、対応するスイッチが閉成される。結果的に、第８のＥモードトランジスタＥ８のドレインＤにおける出力信号は高レベル状態になる。そのため、第８のＥモードトランジスタＥ８のゲートＧにおける低入力信号は、第８のＥモードトランジスタＥ８のドレインＤにおいて高出力信号を生じさせる。したがって、この回路はインバータを形成し、電流制限がなされる。
【００２６】
ドライバステージはトーテムポール状であり、それは２つの入力を有し、１つは反転でありもう一方は非反転である。反転入力についての能動的プルアップ（active pull-up）は、ダイオードＰＮによって与えられ、それは、ゼロではないが非常に低い（逆または漏洩）電流を有する。このドライバは、オフ状態における無視できる程度の電流消費（１μＡ未満の電流）、オン状態における高電流駆動能力（典型的に１０ｍＡから１００ｍＡの負荷電流を有するとともに、小さなチップ面積のみを占有する。
【００２７】
オフ状態においては、負荷回路は切り離される。オフ状態は、入力電圧Ｖin1，Ｖin2，Ｖin3が、論理ステージの出力がハイであり、結果的にインバータステージの出力がローであるようなときに得られる。第９のＥモードトランジスタＥ９のゲートＧは、インバータステージの第８のＥモードトランジスタＥ８のドレインＤと接続され、したがって、低電圧レベルになり、それによって第９のＥモードトランジスタＥ９はソースＳとドレインＤとの間が非導通となる。第１０のＥモードトランジスタＥ１０のゲートは、インバータステージの第８のＥモードトランジスタＥ８のゲートＧと接続され、したがって高電圧レベルになり、それによって、第１０のＥモードトランジスタＥ１０はソースＳとドレインＤとの間が導通する。そして、ドライバステージの出力、すなわち第９のＥモードトランジスタＥ９のソースＳおよび第１０のＥモードトランジスタＥ１０のドレインＤは、第９のＥモードトランジスタＥ９によって接地に引き下げられ、したがって、低電圧レベルになる。これは、第３のＤモードトランジスタＤ３および第１１のＥモードトランジスタＥ１１を制御して負荷回路ＬＣを切り離すために用いられる。第１１のＥモードトランジスタＥ１１のゲートＧは、ここで用いられる入力電流リミッタＩＬを介してアドレッシングされる。これは、ＤモードＰＨＥＭＴとは非類似のＥモードＰＨＥＭＴは、高ゲート−ソース電圧Ｖgsが印加される場合に非ゼロのゲート電流を有するためである。たとえば、電流リミッタは、（インバータにおけるＤ１，Ｅ１，Ｅ２、および論理におけるＤ２，Ｅ６、Ｅ７と同様の）ゲートとソースとの間の電圧降下要素を有するＤモードＰＨＥＭＴによって実現され得る。
【００２８】
オン状態においては、負荷回路は接続される。オン状態は、入力電圧Ｖin1，Ｖin2，Ｖin3が、論理ステージの出力がローであり、結果的にインバータステージの出力がハイであるようなときに得られる。第９のＥモードトランジスタＥ９のゲートＧは、したがって、高電圧レベルであり、それによって、第９のＥモードトランジスタＥ９はソースＳとドレインＤとの間が導通する。第１０のＥモードトランジスタＥ１０のゲートＧは低電圧レベルであり、それによって第１０のＥモードトランジスタＥ１０は、ソースＳとドレインＤとの間が非導通である。そして、ドライバステージの出力、すなわち第９のＥモードトランジスタＥ９のソースおよび第１０のＥモードトランジスタＥ１０のドレインＤは、第９のＥモードトランジスタＥ９によって高電圧レベルに引き上げられる。これは、第３のＤモードトランジスタＤ３および第１１のＥモードトランジスタＥ１１を制御して負荷回路ＬＣを接続するために用いられる。この動作状態においては、ダイオードＰＮの逆漏洩は、図示されるように好ましくはドライバステージにおいて与えられるが、第９のＥモードトランジスタＥ９のゲートＧを供給電圧ＶSの高レベルに引き上げる。結果として、第９のＥモードトランジスタＥ９のゲート−ソース電圧は最大であり、第９のＥモードトランジスタＥ９のドレイン−ソース電圧は最小である。これは、仮想的に供給電圧ＶSの全てが負荷回路ＬＣにわたって降下することを意味する。
【００２９】
低電流の論理およびドライバ回路は、プロセス許容範囲を可能とするとともに、広範な供給電圧において、および大きな温度変動に関係なく確実に動作する。本発明のアイデアは、ＤモードおよびＥモードトランジスタを提供する技術に対して、一般的に適用可能である。
【符号の説明】
【００３０】
参照符号のリスト
Ｄ  ドレイン、Ｄ１  第１のＤモードトランジスタ、Ｄ２  第２のＤモードトランジスタ、Ｄ３  第３のＤモードトランジスタ、Ｅ１  第１のＥモードトランジスタ、Ｅ２  第２のＥモードトランジスタ、Ｅ３  第３のＥモードトランジスタ、Ｅ４  第４のＥモードトランジスタ、Ｅ５  第５のＥモードトランジスタ、Ｅ６  第６のＥモードトランジスタ、Ｅ７  第７のＥモードトランジスタ、Ｅ８  第８のＥモードトランジスタ、Ｅ９  第９のＥモードトランジスタ、Ｅ１０  第１０のＥモードトランジスタ、Ｅ１１  第１１のＥモードトランジスタ、ＦＬ  フィードバックループ、Ｇ  ゲート、ＩＬ  入力電流リミッタ、ＬＣ  負荷回路、ＰＮ  ダイオード、Ｓ  ソース、Ｖin1  第１の入力電圧、Ｖin2  第２の入力電圧、Ｖin3  第３の入力電圧、ＶS  供給電圧。
【図１】
0005511975.tif 000002