(57)【特許請求の範囲】
【請求項１】
トランジスタ特性を評価する半導体装置であって、
入力電圧と基準電圧との大小関係を比較する複数のトランジスタを有し、２つの出力端子から比較結果を出力する比較器を備えた評価セルを行及び列方向にマトリックス状に配置してなるｍ行ｎ列（ｍ、ｎは正の整数）の評価セルアレイと、
前記評価セルアレイの列ごとに設けられ、該列に属する第１及び第２データ線と、
前記第１及び第２データ線の電位差を増幅して出力する増幅回路と、
前記評価セルアレイの列ごとに設けられ、該列に属する前記第１及び第２データ線と、前記増幅回路との接続を切り替える第１及び第２スイッチと、
を具備し、
前記評価セルは、
前記比較器の前記２つの出力端子の一方と第１データ線との接続を切り替える第３スイッチと、前記比較器の前記２つの出力端子の他方と第２データ線との接続を切り替える第４スイッチとを備え、
当該半導体装置は、
前記第１及び第２スイッチのオン・オフを切り替える列選択信号と、前記第３及び第４スイッチのオン・オフを切り替える行選択信号とを出力して、前記評価セルアレイが有する前記評価セルのうちいずれか１つの評価セルを選択し、該選択した評価セルの出力を前記増幅回路に入力させる評価セル選択部と、
前記評価セル選択部が選択した前記評価セルが備える前記複数のトランジスタのソース、ドレイン、及び、ゲートそれぞれに接続された複数の外部端子と
を具備し、
前記比較器は、
ゲートに前記入力電圧が印加され、ドレインが前記２つの出力端子の一方に接続される第１トランジスタと、
ソースが前記第１トランジスタのソースに接続され、ゲートに前記基準電圧が印加され、ドレインが前記２つの出力端子の他方に接続される第２トランジスタと、
ドレイン及びゲートが前記第１トランジスタのドレインに接続された第３トランジスタと、
ゲートが前記第３トランジスタのゲートと接続され、ソースが前記第３トランジスタのソースと接続され、ドレインが前記第２トランジスタのドレインに接続された第４トランジスタと、
を備え、前記第１及び第２トランジスタのソースは、電流源に接続され、
前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、ゲートフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、ゲートセンス線と、
前記評価セルが有する前記第１トランジスタのゲートに共通接続された入力信号線と、
前記評価セルが有する前記第２トランジスタのゲートに共通接続された基準信号線と、
を更に具備し、
前記評価セルは、
前記比較器の測定と、前記比較器が有するトランジスタの測定とを切り替える測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第５スイッチと、
前記測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインセンス線との接続を切り替える第６スイッチと、
前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第７スイッチと、
前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第８スイッチと、
前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースフォース線との接続を切り替える第９スイッチと、
前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第１０スイッチと、
前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートフォース線との接続を切り替える第１１スイッチと、
前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートセンス線との接続を切り替える第１２スイッチと、
前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記第１トランジスタのドレインとの接続を切り替える第１３スイッチと
を備え、
前記第５から第１２スイッチがオンの場合、前記第１３スイッチはオフであり、前記第５から第１２スイッチがオフの場合、前記第１３スイッチはオンであり、
前記第１及び第２ドレインフォース線、前記ソースフォース線、前記ゲートフォース線、前記第１及び第２ドレインセンス線、前記ソースセンス線、前記ゲートセンス線、前記入力信号線、前記基準信号線それぞれは、異なる前記複数の外部端子に接続される
ことを特徴とする半導体装置。
【請求項２】
トランジスタ特性を評価する半導体装置であって、
入力電圧と基準電圧との大小関係を比較する複数のトランジスタを有し、２つの出力端子から比較結果を出力する比較器を備えた評価セルを行及び列方向にマトリックス状に配置してなるｍ行ｎ列（ｍ、ｎは正の整数）の評価セルアレイと、
前記評価セルアレイの列ごとに設けられ、該列に属する第１及び第２データ線と、
前記第１及び第２データ線の電位差を増幅して出力する増幅回路と、
前記評価セルアレイの列ごとに設けられ、該列に属する前記第１及び第２データ線と、前記増幅回路との接続を切り替える第１及び第２スイッチと、
を具備し、
前記評価セルは、
前記比較器の前記２つの出力端子の一方と第１データ線との接続を切り替える第３スイッチと、前記比較器の前記２つの出力端子の他方と第２データ線との接続を切り替える第４スイッチとを備え、
当該半導体装置は、
前記第１及び第２スイッチのオン・オフを切り替える列選択信号と、前記第３及び第４スイッチのオン・オフを切り替える行選択信号とを出力して、前記評価セルアレイが有する前記評価セルのうちいずれか１つの評価セルを選択し、該選択した評価セルの出力を前記増幅回路に入力させる評価セル選択部と、
前記評価セル選択部が選択した前記評価セルが備える前記複数のトランジスタのソース、ドレイン、及び、ゲートそれぞれに接続された複数の外部端子と
を具備し、
前記比較器は、
ゲートに前記入力電圧が印加され、ドレインが前記２つの出力端子の一方に接続される第１トランジスタと、
ソースが前記第１トランジスタのソースに接続され、ゲートに前記基準電圧が印加され、ドレインが前記２つの出力端子の他方に接続される第２トランジスタと、
ドレイン及びゲートが前記第１トランジスタのドレインに接続された第３トランジスタと、
ゲートが前記第３トランジスタのゲートと接続され、ソースが前記第３トランジスタのソースと接続され、ドレインが前記第２トランジスタのドレインに接続された第４トランジスタと、
を備え、前記第１及び第２トランジスタのソースは、電流源に接続され、
前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、ゲートフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、ゲートセンス線と、
前記評価セルが有する前記第１トランジスタのゲートに共通接続された入力信号線と、
前記評価セルが有する前記第２トランジスタのゲートに共通接続された基準信号線と、
を更に具備し、
前記評価セルは、
前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第５スイッチと、
前記第１トランジスタのドレインと、前記第１ドレインセンス線との接続を切り替える第６スイッチと、
前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第７スイッチと、
前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第８スイッチと、
前記第１及び第２トランジスタのソースと、前記ソースフォース線との接続を切り替える第９スイッチと、
前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第１０スイッチと、
前記第３及び第４トランジスタのゲートと、前記ゲートフォース線との接続を切り替える第１１スイッチと、
前記第３及び第４トランジスタのゲートと、前記ゲートセンス線との接続を切り替える第１２スイッチと、
前記第３及び第４トランジスタのゲートと、前記第３トランジスタのドレインとの接続を切り替える第１３スイッチと、
前記行選択信号、及び、前記列選択信号に応じて自セルが選択されたことを検出し、自セルの前記比較器を測定する場合、前記第５から第１２スイッチをオフにすると共に前記第１３スイッチをオンにし、自セルの前記比較器が有するトランジスタの測定する場合、前記第５から第１２スイッチをオンにすると共に前記第１３スイッチをオフにするデコーダ回路と
を備える
ことを特徴とする半導体装置。
【請求項３】
入力電圧と基準電圧との大小関係を比較する複数のトランジスタを有し、１つの出力端子から比較結果を出力する比較器を備えた評価セルを行及び列方向にマトリックス状に配置してなるｍ行ｎ列（ｍ、ｎは正の整数）の評価セルアレイと、
前記評価セルアレイの列ごとに設けられ、該列に属する第１及び第２データ線と、
前記第１及び第２データ線の電位差を増幅して出力する増幅回路と、
前記評価セルアレイの列ごとに設けられ、該列に属する前記第１データ線と、前記増幅回路との接続を切り替える第１スイッチと
を具備し、
前記評価セルは、
前記比較器の前記１つの出力端子と前記第２データ線の接続を切り替える第２スイッチを備え、
当該半導体装置は、
前記第１スイッチのオンとオフとを切り替える列選択信号と、前記第２スイッチのオンとオフとを切り替える行選択信号とを出力して、前記評価セルアレイが有する前記評価セルのうちいずれか１つの評価セルを選択し、該選択した評価セルの出力を前記増幅回路に入力する評価セル選択部と
前記評価セル選択部が選択した前記評価セルが備える前記複数のトランジスタのソース、ドレイン、及び、ゲートそれぞれの電圧を測定あるいは電圧を印加する複数の外部端子と
を具備し、
前記入力電圧は、前記第１データ線を介して印加され、前記基準電圧は、前記評価セルが備える前記比較器から出力される比較結果であり、
前記比較器は、
ゲートが前記第１データ線に接続されている第１トランジスタと、
ソースが前記第１トランジスタのソースに接続され、ゲートが前記第２データ線に接続され、ドレインが前記１つの出力端子に接続されている第２トランジスタと、
ドレイン及びゲートが前記第１トランジスタのドレインに接続されている第３トランジスタと、
ドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続されている第４トランジスタと、を備え、
前記第１及び第２トランジスタのソースは、電流源に接続され、
前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、ゲートフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、ゲートセンス線と、
を更に具備し、
前記評価セルは、
前記比較器の測定と、前記比較器が有するトランジスタの測定とを切り替える測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第３スイッチと、
前記測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインセンス線との接続を切り替える第４スイッチと、
前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第５スイッチと、
前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第６スイッチと、
前記測定切替信号により、前記第１及び２トランジスタのソースと、前記ソースフォース線との接続を切り替える第７スイッチと、
前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第８スイッチと、
前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートフォース線との接続を切り替える第９スイッチと、
前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートセンス線との接続を切り替える第１０スイッチと、
前記測定切替信号により、前記第３及び第４トランジスタの互いに接続されたゲートと、前記第１トランジスタのドレインとの接続を切り替える第１１スイッチと、
を備え、
前記第５から第１０スイッチがオンの場合、前記第１１スイッチはオフであり、前記第５から第１０スイッチがオフの場合、前記第１１スイッチはオンであり、
前記第１及び第２ドレインフォース線、前記ソースフォース線、前記ゲートフォース線、前記第１及び第２ドレインセンス線、前記ソースセンス線、前記ゲートセンス線、前記第１データ線それぞれは、異なる前記複数の外部端子に接続される
ことを特徴とする半導体装置。
【請求項４】
前記電流源は、
前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルの前記第１及び第２トランジスタのソースに共通接続される
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記電流源は、
前記評価セルごとに設けられ、該評価セルの前記第１及び第２トランジスタのソースに共通接続される
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模に構成したＤＭＡ−ＴＥＧにおいて多数の半導体素子の特性を評価できる半導体装置に関する。
【背景技術】
【０００２】
半導体の微細プロセス（以下、プロセスという）の開発において、微細素子（トランジスタ、抵抗素子など）の特性の評価解析を行うために、種々の寸法の微細素子を評価するＴＥＧ（Test Element Group）を半導体ウエハーに作成し、作成した微細素子の評価解析を行う。評価解析の結果に基づいて半導体の微細プロセスの条件を設定することで大量生産に耐えうる微細素子を開発している。
【０００３】
プロセスの開発では、ＴＥＧ中に構成された個々のトランジスタの特性を評価解析することで製造に最適なプロセスの条件と、トランジスタの構造を設定していたが、微細化が進むにつれてトランジスタのサイズが小さくなり、半導体ウエハーに構成する複数のトランジスタ間の特性のばらつきが無視できなくなってきている。
また、微細化が進むことにより、トランジスタ周辺に生じる電界及び構造より生じる応力により、トランジスタに加えられるストレスが相対的に大きくなり、トランジスタの特性が変化するという現象も無視できなくなってきている。
【０００４】
このような状況から、例えば、製造レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微少信号をペアトランジスタ（隣接した２つのトランジスタ）で検出するような検出回路、増幅回路は、動作マージンが低下するか、あるいは、動作不能になることが予測される。
この場合、個々のトランジスタの評価解析のみでは、微細プロセスを開発するための十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して解析を行い、トランジスタの構成による特性差と製造ばらつきによる特性差とを分離して解析できる大規模ＴＥＧが必要になる。
【０００５】
大規模な素子評価を行うＴＥＧとして、複数個のトランジスタをマトリックス状に配置して、トランジスタの特性を評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１）。ＤＭＡ−ＴＥＧを大規模に構成し、測定対象となるトランジスタの数が多くなると、測定に膨大な時間を要してしまうという問題がある。
【０００６】
そこで、発明者は、特許文献１に記載されたものにより、測定対象となるトランジスタを２つ１組のペアトランジスタの構成にして、トランジスタの閾値電圧を直接測定するのではなく、アンプを用いて、トランジスタの閾値電圧の差を測定することにより、トランジスタ特性のばらつきを測定し解析することを行っている。特許文献１に記載されたものにより、個々のトランジスタを測定する場合に比べ、短い時間でトランジスタの測定を行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１１７１９２０号公報
【非特許文献】
【０００８】
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi, "Test structure for precise statistical characteristics measurement of MOSFETs", IEEE 2002 Int. Conference on Microelectronic Test Structure ( ICMTS 2002 ), pp. 49-54, April 2002 .
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に示す方法では、大規模に構成したＤＭＡ−ＴＥＧの評価解析時間を短縮することはできたが、ペアトランジスタの構成における閾値電圧の差により、不良と判断されたトランジスタがどのような特性を有するのか、その閾値電圧の値がどの程度なのかを測定することが困難であった。
【００１０】
本発明は、上記事情を鑑みてなされたもので、その目的は、大規模なＤＭＡ−ＴＥＧなどの半導体装置において構成されたトランジスタの特性の評価に要する時間を増加させることなく、個々のトランジスタの特性を測定することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
（１）上記問題を解決するために、本発明は、トランジスタ特性を評価する半導体装置であって、入力電圧と基準電圧との大小関係を比較する複数のトランジスタを有し、２つの出力端子から比較結果を出力する比較器を備えた評価セルを行及び列方向にマトリックス状に配置してなるｍ行ｎ列（ｍ、ｎは正の整数）の評価セルアレイと、前記評価セルアレイの列ごとに設けられ、該列に属する第１及び第２データ線と、前記第１及び第２データ線の電位差を増幅して出力する増幅回路と、前記評価セルアレイの列ごとに設けられ、該列に属する前記第１及び第２データ線と、前記増幅回路との接続を切り替える第１及び第２スイッチと、を具備し、前記評価セルは、前記比較器の前記２つの出力端子の一方と第１データ線との接続を切り替える第３スイッチと、前記比較器の前記２つの出力端子の他方と第２データ線との接続を切り替える第４スイッチとを備え、当該半導体装置は、前記第１及び第２スイッチのオン・オフを切り替える列選択信号と、前記第３及び第４スイッチのオン・オフを切り替える行選択信号とを出力して、前記評価セルアレイが有する前記評価セルのうちいずれか１つの評価セルを選択し、該選択した評価セルの出力を前記増幅回路に入力させる評価セル選択部と、前記評価セル選択部が選択した前記評価セルが備える前記複数のトランジスタのソース、ドレイン、及び、ゲートそれぞれに接続された複数の外部端子とを具備することを特徴とする半導体装置である。
【００１２】
（２）また、本発明は、上記記載の発明において、前記比較器は、ゲートに前記入力電圧が印加され、ドレインが前記２つの出力端子の一方に接続される第１トランジスタと、ソースが前記第１トランジスタのソースに接続され、ゲートに前記基準電圧が印加され、ドレインが前記２つの出力端子の他方に接続される第２トランジスタとを備え、前記第１及び第２トランジスタのソースは、電流源に接続されることを特徴とする。
【００１３】
（３）また、本発明は、上記記載の発明において、前記比較器は、ドレイン及びゲートが前記第１トランジスタのドレインに接続された第３トランジスタと、ゲートが前記第３トランジスタのゲートと接続され、ソースが前記第３トランジスタのソースと接続され、ドレインが前記第２トランジスタのドレインに接続された第４トランジスタと、を備えることを特徴とする。
【００１４】
（４）また、本発明は、上記記載の発明において、前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、前記評価セルが有する前記第１トランジスタのゲートに共通接続された入力信号線と、前記評価セルが有する前記第２トランジスタのゲートに共通接続された基準信号線と、を具備し、前記評価セルは、前記比較器の測定と、前記比較器が有するトランジスタの測定とを切り替える測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第５スイッチと、前記測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインセンス線との接続を切り替える第６スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第７スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第８スイッチと、前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースフォース線との接続を切り替える第９スイッチと、前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第１０スイッチとを備え、前記第１及び第２ドレインフォース線、前記ソースフォース線、前記第１及び第２ドレインセンス線、前記ソースセンス線、前記入力信号線、前記基準信号線それぞれは、異なる前記複数の外部端子に接続されることを特徴とする。
【００１５】
（５）また、本発明は、上記記載の発明において、前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、前記評価セルが有する前記第１トランジスタのゲートに共通接続された入力信号線と、前記評価セルが有する前記第２トランジスタのゲートに共通接続された基準信号線と、を具備し、前記評価セルは、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第５スイッチと、前記第１トランジスタのドレインと、前記第１ドレインセンス線との接続を切り替える第６スイッチと、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第７スイッチと、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第８スイッチと、前記第１及び第２トランジスタのソースと、前記ソースフォース線との接続を切り替える第９スイッチと、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第１０スイッチと、前記行選択信号、及び、前記列選択信号に応じて自セルが選択されたことを検出し、自セルの前記比較器を測定する場合、前記第５から第１０スイッチをオフにし、自セルの前記比較器が有するトランジスタの測定をする場合、前記第５から第１０スイッチをオンにするデコーダ回路とを備えることを特徴とする。
【００１６】
（６）また、本発明は、上記記載の発明において、前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、ゲートフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、ゲートセンス線と、前記評価セルが有する前記第１トランジスタのゲートに共通接続された入力信号線と、前記評価セルが有する前記第２トランジスタのゲートに共通接続された基準信号線と、を具備し、前記評価セルは、前記比較器の測定と、前記比較器が有するトランジスタの測定とを切り替える測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第５スイッチと、前記測定切替信号により、前記第１トランジスタのドレインと、前記ドレインセンス線との接続を切り替える第６スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第７スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第８スイッチと、前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースフォース線との接続を切り替える第９スイッチと、前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第１０スイッチと、前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートフォース線との接続を切り替える第１１スイッチと、前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートセンス線との接続を切り替える第１２スイッチと、前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記第１トランジスタのドレインとの接続を切り替える第１３スイッチとを備え、前記第５から第１２スイッチがオンの場合、前記第１３スイッチはオフであり、前記第５から第１２スイッチがオフの場合、前記第１３スイッチはオンであり、前記第１及び第２ドレインフォース線、前記ソースフォース線、前記ゲートフォース線、前記第１及び第２ドレインセンス線、前記ソースセンス線、前記ゲートセンス線、前記入力信号線、前記基準信号線それぞれは、異なる前記複数の外部端子に接続されることを特徴とする。
【００１７】
（７）また、本発明は、上記記載の発明において、前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、ゲートフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、ゲートセンス線と、前記評価セルが有する前記第１トランジスタのゲートに共通接続された入力信号線と、前記評価セルが有する前記第２トランジスタのゲートに共通接続された基準信号線と、を具備し、前記評価セルは、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第５スイッチと、前記第１トランジスタのドレインと、前記ドレインセンス線との接続を切り替える第６スイッチと、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第７スイッチと、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第８スイッチと、前記第１及び第２トランジスタのソースと、前記ソースフォース線との接続を切り替える第９スイッチと、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第１０スイッチと、前記第３及び第４トランジスタのゲートと、前記ゲートフォース線との接続を切り替える第１１スイッチと、前記第３及び第４トランジスタのゲートと、前記ゲートセンス線との接続を切り替える第１２スイッチと、前記第３及び第４トランジスタのゲートと、前記第３トランジスタのドレインとの接続を切り替える第１３スイッチと、前記行選択信号、及び、前記列選択信号に応じて自セルが選択されたことを検出し、自セルの前記比較器を測定する場合、前記第５から第１２スイッチをオフにすると共に前記第１３スイッチをオンにし、自セルの前記比較器が有するトランジスタの測定する場合、前記第５から第１２スイッチをオンにすると共に前記第１３スイッチをオフにするデコーダ回路とを備えることを特徴とする。
【００１８】
（８）また、本発明は、上記記載の発明において、前記増幅回路の出力を前記基準電圧とすることを特徴とする。
【００１９】
（９）また、本発明は、上記記載の発明において、前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、前記評価セルが有する前記第１トランジスタのゲートに共通接続された入力信号線と、を具備し、前記評価セルは、前記比較器の測定と、前記比較器が有するトランジスタの測定とを切り替える測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第５スイッチと、前記測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインセンス線との接続を切り替える第６スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第７スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第８スイッチと、前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースフォース線との接続を切り替える第９スイッチと、前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第１０スイッチとを備え、前記評価セルが有する前記第２トランジスタのゲートは、前記増幅回路の出力が印加され、前記第１及び第２ドレインフォース線、前記ソースフォース線、前記第１及び第２ドレインセンス線、前記ソースセンス線、前記入力信号線それぞれは、異なる前記複数の外部端子に接続されることを特徴とする。
【００２０】
（１０）また、本発明は、入力電圧と基準電圧との大小関係を比較する複数のトランジスタを有し、１つの出力端子から比較結果を出力する比較器を備えた評価セルを行及び列方向にマトリックス状に配置してなるｍ行ｎ列（ｍ、ｎは正の整数）の評価セルアレイと、前記評価セルアレイの列ごとに設けられ、該列に属する第１及び第２データ線と、前記第１及び第２データ線の電位差を増幅して出力する増幅回路と、前記評価セルアレイの列ごとに設けられ、該列に属する前記第１データ線と、前記増幅回路との接続を切り替える第１スイッチとを具備し、前記評価セルは、前記比較器の前記１つの出力端子と前記第２データ線の接続を切り替える第２スイッチを備え、当該半導体装置は、前記第１スイッチのオンとオフとを切り替える列選択信号と、前記第２スイッチのオンとオフとを切り替える行選択信号とを出力して、前記評価セルアレイが有する前記評価セルのうちいずれか１つの評価セルを選択し、該選択した評価セルの出力を前記増幅回路に入力する評価セル選択部と前記評価セル選択部が選択した前記評価セルが備える前記複数のトランジスタのソース、ドレイン、及び、ゲートそれぞれの電圧を測定あるいは電圧を印加する複数の外部端子とを具備し、前記入力電圧は、前記第１データ線を介して印加され、前記基準電圧は、前記評価セルが備える前記比較器から出力される比較結果であることを特徴とする。
【００２１】
（１１）また、本発明は、上記記載の発明において、前記比較器は、ゲートが前記第１データ線に接続されている第１トランジスタと、ソースが前記第１トランジスタのソースに接続され、ゲートが前記第２データ線に接続され、ドレインが前記１つの出力端子に接続されている第２トランジスタと、ドレイン及びゲートが前記第１トランジスタのドレインに接続されている第３トランジスタと、ドレインが前記第２トランジスタのドレインに接続され、ソースが前記第３トランジスタのソースに接続されている第４トランジスタと、を備え、前記第１及び第２トランジスタのソースは、電流源に接続されることを特徴とする。
【００２２】
（１２）また、本発明は、上記記載の発明において、前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルに共通接続された第１及び第２ドレインフォース線と、ソースフォース線と、ゲートフォース線と、第１及び第２ドレインセンス線と、ソースセンス線と、ゲートセンス線と、を具備し、前記評価セルは、前記比較器の測定と、前記比較器が有するトランジスタの測定とを切り替える測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインフォース線との接続を切り替える第３スイッチと、前記測定切替信号により、前記第１トランジスタのドレインと、前記第１ドレインセンス線との接続を切り替える第４スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインフォース線との接続を切り替える第５スイッチと、前記測定切替信号により、前記第２トランジスタのドレインと、前記第２ドレインセンス線との接続を切り替える第６スイッチと、前記測定切替信号により、前記第１及び２トランジスタのソースと、前記ソースフォース線との接続を切り替える第７スイッチと、前記測定切替信号により、前記第１及び第２トランジスタのソースと、前記ソースセンス線との接続を切り替える第８スイッチと、前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートフォース線との接続を切り替える第９スイッチと、前記測定切替信号により、前記第３及び第４トランジスタのゲートと、前記ゲートセンス線との接続を切り替える第１０スイッチと、前記測定切替信号により、前記第３及び第４トランジスタの互いに接続されたゲートと、前記第１トランジスタのドレインとの接続を切り替える第１１スイッチと、を備え、前記第５から第１０スイッチがオンの場合、前記第１１スイッチはオフであり、前記第５から第１０スイッチがオフの場合、前記第１１スイッチはオンであり、前記第１及び第２ドレインフォース線、前記ソースフォース線、前記ゲートフォース線、前記第１及び第２ドレインセンス線、前記ソースセンス線、前記ゲートセンス線、前記第１データ線それぞれは、異なる前記複数の外部端子に接続されることを特徴とする。
【００２３】
（１３）また、本発明は、上記記載の発明において、前記電流源は、前記評価セルアレイの列ごとに設けられ、該評価セルアレイの列に属する前記評価セルの前記第１及び第２トランジスタのソースに共通接続されることを特徴とする。
【００２４】
（１４）また、本発明は、上記記載の発明において、前記電流源は、前記評価セルごとに設けられ、該評価セルの前記第１及び第２トランジスタのソースに共通接続されることを特徴とする。
【発明の効果】
【００２５】
この発明によれば、大規模なＤＭＡ−ＴＥＧにおいて、ペアトランジスタ又はアンプの特性を測定することにより、個々のトランジスタの特性を評価することなく不良トランジスタの検出を行い、検出された不良トランジスタに対して個別に測定を行うことができる。
これにより、ＤＡＭ−ＴＥＧなどの大規模半導体装置において、不良トランジスタの検出と、不良トランジスタの測定に要する時間を短縮すると共に、不良トランジスタの特性値の測定精度を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】測定対象となるアンプＡｍｐの入力オフセット電圧Ｖｏｆｆを測定する場合の接続を示す図である。
【図２】測定対象となるアンプＡｍｐの構成例を示す回路図である。
【図３】第１実施形態における半導体装置１００の構成を示す概略ブロック図である。
【図４】同実施形態における増幅回路１３０及び評価セルＤＵＴｍｎの構成を示す回路図である。
【図５】同実施形態におけるスイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓの構成を示す回路図である。
【図６】第２実施形態における半導体装置２００の構成を示す概略ブロック図である。
【図７】同実施形態における増幅回路１３０及び評価セルＤＵＴａｍｎの構成を示す回路図である。
【図８】第３実施形態における半導体装置３００の構成を示す概略ブロック図である。
【図９】同実施形態における増幅回路１３０及び評価セルＤＵＴｍｎの構成を示す回路図である。
【図１０】第４実施形態における半導体装置４００の構成を示す概略ブロック図である。
【図１１】同実施形態における評価セルＤＵＴｂｍｎの構成を示す回路図である。
【図１２】第５実施形態における半導体装置５００の構成を示す概略ブロック図である。
【図１３】同実施形態における評価セルＤＵＴｃｍｎの構成を示す回路図である。
【図１４】第６実施形態における半導体装置６００の構成を示す概略ブロック図である。
【図１５】同実施形態の評価セルＤＵＴｄｍｎの構成を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態による半導体装置を図面を参照して説明する。
図１は、測定対象となるアンプＡｍｐの入力オフセット電圧Ｖｏｆｆを測定する場合の接続を示す図である。図示するようにアンプの出力を反転入力（−）に接続する。これにより、アンプＡｍｐの入力オフセット電圧Ｖｏｆｆは、出力電圧Ｖｏｕｔと、非反転入力（＋）に入力される入力電圧Ｖｉｎとの差（Ｖｏｕｔ−Ｖｉｎ）で求められる。
アンプの基本特性は、この入力オフセット電圧Ｖｏｆｆで決まるので、プロセスの開発において入力オフセット電圧Ｖｏｆｆをいかに小さくできるかが重要となっている。また、入力オフセットＶｏｆｆは、アンプを構成するペアトランジスタの特性差（閾値電圧のばらつき）の影響を受けるので、プロセス開発においてＤＭＡ−ＴＥＧを用いることで、ペアトランジスタの特性差及びペアトランジスタそれぞれの閾値電圧の測定を行う。
【００２８】
図２は、測定対象となるアンプＡｍｐの構成例を示す回路図である。図２（ａ）は、Ｎチャネル型ＭＯＳトランジスタを入力トランジスタとして用い、入力信号を当該入力トランジスタのゲートに印加するアンプＡｍｐの構成例を示す回路図である。
アンプＡｍｐは、ペアトランジスタをなすＮチャネル型ＭＯＳトランジスタＴｎ１（第１トランジスタ）及びトランジスタＴｎ２（第２トランジスタ）と、ペアトランジスタをなすＰチャネル型ＭＯＳトランジスタＴｐ３（第３トランジスタ）及びトランジスタＴｐ４（第４トランジスタ）と、トランジスタＴｎ１〜２、Ｔｐ３、Ｔｐ４に流れる電流を制御する電流源としてのＮチャネル型ＭＯＳトランジスタＴｎ５（第５トランジスタ）とを有している。
【００２９】
トランジスタＴｎ１は、ソースがトランジスタＴｎ５のドレインと接続され、ゲートに入力電圧Ｖｉｎ＋が印加されている。トランジスタＴｎ２は、ソースがトランジスタＴｎ５のドレインと接続され、ゲートに基準電圧Ｖｉｎ−が印加されている。トランジスタＴｐ３は、ソースが電源電位Ｖｄｄを供給する電源端子に接続され、ゲートがトランジスタＴｐ４のゲート及び自トランジスタのドレインに接続され、ドレインがトランジスタＴｎ１のドレインに接続されている。
トランジスタＴｐ４は、ソースが電源端子に接続され、ゲートがトランジスタＴｐ３のゲートに接続され、ドレインがトランジスタＴｎ２のドレインに接続されている。また、トランジスタＴｐ３、Ｔｐ４は、カレントミラー回路を形成している。トランジスタＴｎ５は、ドレインがトランジスタＴｎ１、Ｔｎ２のソースに接続され、ソースが接地され、ゲートにバイアス電圧Ｖｂｉａｓが印加されている。
【００３０】
トランジスタＴｎ２のドレインと、トランジスタＴｐ４のドレインとを接続する接続点が出力端子Ｏｕｔに接続され、当該接続点の電圧が出力電圧Ｖｏｕｔとなる。
上述のように構成されたアンプにおいて、ペアトランジスタをなすトランジスタＴｎ１、Ｔｎ２の閾値電圧のばらつき、及び、ペアトランジスタをなすトランジスタＴｐ３、Ｔｐ４の閾値電圧のばらつきがアンプの入力オフセット電圧Ｖｏｆｆに影響を与える。
【００３１】
図２（ｂ）は、Ｐチャネル型ＭＯＳトランジスタを入力トランジスタとして用い、入力信号を当該トランジスタのゲートに印加するアンプＡｍｐの構成例を示す回路図である。アンプＡｍｐは、ペアトランジスタをなすＰチャネル型ＭＯＳトランジスタＴｎ１１、Ｔｎ１２と、ペアトランジスタをなすＮチャネル型ＭＯＳトランジスタＴｐ１３、Ｔｐ１４と、トランジスタＴｎ１１〜１２、Ｔｐ１３〜１４に流れる電流を制御する電流源としてのＰチャネル型ＭＯＳトランジスタＴｐ１５とを有している。
【００３２】
トランジスタＴｎ１１は、ソースが接地され、ゲートが自トランジスタのドレイン及びトランジスタＴｎ１２のゲートに接続されている。トランジスタＴｎ１２は、ソースが接地され、ゲートがトランジスタＴｎ１１のゲートに接続されている。また、トランジスタＴｎ１１、Ｔｎ１２は、カレントミラー回路を形成している。
トランジスタＴｐ１３は、ソースがトランジスタＴｐ１５のドレインに接続され、ドレインがトランジスタＴｎ１１のドレインに接続され、ゲートに入力電圧Ｖｉｎ＋が印加されている。トランジスタＴｐ１４は、ソースがトランジスタＴｐ１５のドレインに接続され、ドレインがトランジスタＴｎ１２のドレインに接続され、ゲートに基準電圧Ｖｉｎ−が印加されている。トランジスタＴｐ１５は、ソースが電源端子に接続され、ドレインがトランジスタＴｐ１３、Ｔｐ１４のソースに接続され、ゲートにバイアス電圧Ｖｂｉａｓが印加されている。
【００３３】
トランジスタＴｎ１２のドレインと、トランジスタＴｐ１４のドレインとを接続する接続点が出力端子Ｏｕｔに接続され、当該接続点の電圧が出力電圧Ｖｏｕｔとなる。
上述のように構成されたアンプにおいて、ペアトランジスタをなすトランジスタＴｎ１１、Ｔｎ１２の閾値電圧のばらつき、及び、ペアトランジスタをなすトランジスタＴｐ１３、Ｔｐ１４の閾値電圧のばらつきがアンプの入力オフセット電圧Ｖｏｆｆに影響を与える。
【００３４】
以下、大規模に構成したＤＭＡ−ＴＥＧにおいて、上述のように構成されたアンプＡｍｐを構成するペアトランジスタの特性差、及び、トランジスタの閾値電圧の測定を行える半導体装置について説明する。
【００３５】
＜第１実施形態＞
図３は、第１実施形態における半導体装置１００の構成を示す概略ブロック図である。図示するように、半導体装置１００は、ｍ行ｎ列（ｎ、ｍは正の整数）のマトリックス状に配置されたｍ×ｎ個の評価セルＤＵＴ１１〜ＤＵＴｍｎを有し、当該評価セル内に設けられたペアトランジスタ（比較器）の特性差を評価するＤＭＡ−ＴＥＧである。
半導体装置１００は、評価セルアレイ１１０と、評価セル選択部１２０と、増幅回路１３０と、測定切替信号入力線ＶｔｈＭ、データ線ＤＲ、ＤＬと、入力信号線Ｖｉｎと、基準信号線Ｖｒｅｆとを具備している。
【００３６】
また、半導体装置１００は、評価セルアレイ１１０の列ごとに設けられた、ソースセンス線ＳＳ１〜ＳＳｎ、ソースフォース線ＳＦ１〜ＳＦｎ、ドレインセンス線ＤＳＬ１〜ＤＳＬｎ、ＤＳＲ１〜ＤＳＲｎ、ドレインフォース線ＤＦＬ１〜ＤＦＬｎ、ＤＦＲ１〜ＤＦＲｎ、列選択信号線ＣＯＬ１〜ＣＯＬｎ、列選択スイッチＣＧ１Ｌ〜ＣＧｎＬ、ＣＧ１Ｒ〜ＣＧｎＲ、及び、データ線Ｄ１Ｌ〜ＤｎＬ、Ｄ１Ｒ〜ＤｎＲを具備している。
また、半導体装置１００は、評価セルアレイ１１０の行ごとに設けられた、測定切替信号出力線ＶｔｈＭ１〜ＶｔｈＭｍ、ＶｔｈＭＢ１〜ＶｔｈＭＢｍ、及び、行選択信号線ＷＬ１〜ＷＬｍを具備している。
また、ソースセンス線ＳＳ１〜ＳＳｎ、ソースフォース線ＳＦ１〜ＳＦｎ、ドレインセンス線ＤＳＬ１〜ＤＳＬｎ、ＤＳＲ１〜ＤＳＲｎ、ドレインフォース線ＤＦＬ１〜ＤＦＬｎ、ＤＦＲ１〜ＤＦＲｎ、測定切替信号入力線ＶｔｈＭ、入力信号線Ｖｉｎ、及び、基準信号線Ｖｒｅｆそれぞれは、異なる外部端子に接続されている。
【００３７】
評価セルアレイ１１０の１列目を構成する評価セルＤＵＴ１１〜ＤＵＴｍ１は、当該列に対応して設けられた、データ線Ｄ１Ｌ、Ｄ１Ｒ、ソースセンス線ＳＳ１、ソースフォース線ＳＦ１、ドレインセンス線ＤＳＬ１、ＤＳＲ１、及び、ドレインフォース線ＤＦＬ１、ＤＦＲ１に接続されている。
評価セルアレイ１１０の２列目からｎ列目それぞれを構成する評価セルも、１列目を構成する評価セルＤＵＴ１１〜ＤＵＴｍ１と同様に、それぞれの列に対応して設けられた、データ線Ｄ２Ｌ、Ｄ２Ｒ、…、ＤｎＬ、ＤｎＲ、ソースセンス線ＳＳ２、…、ＳＳｎ、ソースフォース線ＳＦ２、…、ＳＦｎ、ドレインセンス線ＤＳＬ２、ＤＳＲ２、…、ＤＳＬｎ、ＤＳＲｎ、及び、ドレインフォース線ＤＦＬ２、ＤＦＲ２、…、ＤＦＬｎ、ＤＦＲｎに接続されている。また、評価セルＤＵＴ１１〜ＤＵＴｍｎは、入力信号線Ｖｉｎ、及び、基準信号線Ｖｒｅｆに接続されている。
【００３８】
また、評価セルアレイ１１０の１行目を構成する評価セルＤＵＴ１１〜ＤＵＴ１ｎは、当該行に対応して設けられた、行選択信号線ＷＬ１、測定切替信号出力線ＶｔｈＭ１、ＶｔｈＭＢ１に接続されている。評価セルアレイ１１０の２行目からｍ行目それぞれを構成する評価セルも、１行目を構成する評価セルＤＵＴ１１〜ＤＵＴ１ｎと同様に、それぞれに対応して設けられた、行選択信号線ＷＬ２〜ＷＬｍ、及び、測定切替信号出力線ＶｔｈＭ２、ＶｔｈＭＢ２、…、ＶｔｈＭｍ、ＶｔｈＭＢｍに接続されている。
【００３９】
評価セル選択部１２０は、列デコーダ１２１と、行デコーダ１２２−１〜１２２−ｍを有している。列デコーダ１２１は、列選択信号線ＣＯＬ１〜ＣＯＬｎと接続され、入力される列アドレスをデコードして、列選択信号線ＣＯＬ１〜ＣＯＬｎのうちいずれか１つを電源電位ＶｄｄであるＨ（High）レベルとし、他の列選択信号線を接地電位であるＬ（Low）レベルにする。
【００４０】
列選択スイッチＣＧ１Ｌは、列選択信号線ＣＯＬ１がＨレベルの場合、自スイッチに対応するデータ線Ｄ１Ｌとデータ線ＤＬとを通電状態にし、列選択信号線ＣＯＬ１がＬレベルの場合、データ線Ｄ１Ｌとデータ線ＤＬとを非通電状態にする。また、列選択スイッチＣＧ２Ｌ〜ＣＧｎＬは、列選択スイッチＣＧ１Ｌと同様に、列選択信号線ＣＯＬ２〜ＣＯＬｎがＨレベルの場合、自スイッチに対応するデータ線Ｄ２Ｌ〜ＤｎＬとデータ線ＤＬとを通電状態にし、列選択信号線ＣＯＬ２〜ＣＯＬｎがＬレベルの場合、自スイッチに対応するデータ線Ｄ２Ｌ〜ＤｎＬとデータ線ＤＬとを非通電状態にする。
列選択スイッチＣＧ１Ｒ〜ＣＧｎＲは、列選択スイッチＣＧ１Ｌ〜ＣＧｎＬと同様に、列選択信号線ＣＯＬ１〜ＣＯＬｎがＨレベルの場合、自スイッチに対応するデータ線Ｄ１Ｒ〜ＤｎＲとデータ線ＤＲとを通電状態にし、列選択信号線ＣＯＬ１がＬレベルの場合、データ線Ｄ１Ｒ〜ＤｎＲとデータ線ＤＬとを非通電状態にする。
【００４１】
行デコーダ１２２−１〜１２２−ｍは、評価セルアレイ１１０の各行に対応して設けられている。また、行デコーダ１２２−１は、測定切替信号入力線ＶｔｈＭと、当該行デコーダが対応する評価セルアレイ１１０の行に対応する測定切替信号出力線ＶｔｈＭ１、ＶｔｈＭＢ１、及び、行選択信号線ＷＬ１に接続されている。また、行デコーダ１２２−２〜１２２−ｍは、行デコーダ１２２−１と同様に、測定切替信号入力線ＶｔｈＭと、当該行デコーダが対応する評価セルアレイ１１０の行に対応する測定切替信号出力線ＶｔｈＭ２〜ＶｔｈＭｍ、ＶｔｈＭＢ２〜ＶｔｈＭＢｍ、及び、行選択信号線ＷＬ２〜ＷＬｍに接続されている。
【００４２】
また、行デコーダ１２２−１は、入力される行アドレスをデコードして、対応する評価セルアレイ１１０の１行目が選択されたか否かを判定し、選択された場合、接続された行選択信号線ＷＬ１をＨレベルにし、測定切替信号入力線ＶｔｈＭより入力された測定切替信号と、当該信号を反転した信号とをそれぞれ測定切替信号出力線ＶｔｈＭ１、ＶｔｈＭＢ１に出力する。
また、行デコーダ１２２−２〜１２２ｍは、行デコーダ１２２−１と同様に、入力される行アドレスをデコードして、対応する評価セルアレイ１１０の行が選択されたか否かを判定し、選択された場合、接続された行選択信号線ＷＬ２〜ｎをＨレベルにし、測定切替信号入力線ＶｔｈＭより入力された測定切替信号と、当該信号を反転した信号とをそれぞれ測定切替信号出力線ＶｔｈＭ２〜ＶｔｈＭｍ、ＶｔｈＭＢ２〜ＶｔｈＭＢｍに出力する。
また、行デコーダ１２２−１〜１２２−ｍは、自デコーダに対応する評価セルアレイ１１０の行が選択されない場合、接続された行選択信号線ＷＬ１〜ＷＬｍをＬレベルにする。
【００４３】
上述の構成により、評価セル選択部１２０は、入力された列アドレス及び行アドレスに応じて、列選択信号線ＣＯＬ１〜ＣＯＬｎのいずれか１つをＨレベルにすると共に、行選択信号線ＷＬ１〜ＷＬｎのいずれか１つをＨレベルにすることで、評価セルアレイ１１０が有する評価セルＤＵＴ１１〜ＤＵＴｍｎのいずれか１つを選択する。
増幅回路１３０は、データ線ＤＬ、ＤＲと接続され、データ線ＤＬ、ＤＲの電位差を増幅して出力端子ＯＵＴに出力する。
【００４４】
以下、評価セルＤＵＴ１１〜ＤＵＴｍｎの構成を図４及び図５を用いて説明する。
図４は、同実施形態における増幅回路１３０及び評価セルＤＵＴｍｎの構成を示す回路図である。評価セルＤＵＴ１１〜ＤＵＴｍｎは、同じ構成を有しているので、代表して評価セルＤＵＴｍｎの構成を説明する。また、当該列には、不図示の評価セルＤＵＴ１ｎ〜ＤＵＴ（ｍ−１）ｎがＤＵＴｍｎと同様に配置されている。
ここでは、ＤＭＡ−ＴＥＧによる評価対象が図２（ａ）に示したＮチャネル型ＭＯＳトランジスタで構成されたアンプのペアトランジスタをなすトランジスタＴｎ１、Ｔｎ２である場合について説明する。
【００４５】
図４に示すように、増幅回路１３０は、トランジスタＴｐ３、Ｔｐ４を備えている。トランジスタＴｐ３は、ソースが電源電位Ｖｄｄを供給する電源端子に接続され、ドレインが自トランジスタのゲートと、トランジスタＴｐ４のゲートと、列選択スイッチＣＧｎＬを介してデータ線ＤｎＬとに接続されている。トランジスタＴｐ４は、ソースが電源端子に接続され、ゲートがトランジスタＴｐ３のゲートに接続され、ドレインが列選択スイッチＣＧｎＲを介してデータ線ＤｎＲに接続されている。
【００４６】
評価セルＤＵＴｍｎは、トランジスタＴｎ１、Ｔｎ２、Ｔｎ５と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ４、ＳＷ５とを備えている。
トランジスタＴｎ１は、ドレインが接続点Ｎ１を介してスイッチＳＷ１Ｆ、ＳＷ１Ｓ、ＳＷ４に接続され、ソースが接続点Ｎ３を介してスイッチＳＷ３Ｆ、ＳＷ３Ｓと、トランジスタＴｎ５のドレインとに接続され、ゲートが入力信号線Ｖｉｎに接続されている。トランジスタＴｎ２は、ドレインが接続点Ｎ２を介してスイッチＳＷ２Ｆ、ＳＷ２Ｓ、ＳＷ５に接続され、ソースが接続点Ｎ３を介してスイッチＳＷ３Ｆ、ＳＷ３Ｓと、トランジスタＴｎ５のドレインとに接続され、ゲートが基準信号線Ｖｒｅｆに接続されている。
トランジスタＴｎ５は、ドレインが接続点Ｎ３及びトランジスタＴｎ２のソースに接続され、ソースが接地され、ゲートにバイアス電圧Ｖｂｉａｓが印加されている。
【００４７】
スイッチＳＷ１Ｆは、接続点Ｎ１とドレインフォース線ＤＦＬｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ１とドレインフォース線ＤＦＬｎとの間の通電と非通電とを切り替える。スイッチＳＷ１Ｓは、接続点Ｎ１とドレインセンス線ＤＳＬｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ１とドレインセンス線ＤＳＬｎとの間の通電と非通電とを切り替える。
スイッチＳＷ２Ｆは、接続点Ｎ２とドレインフォース線ＤＦＲｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ２とドレインフォース線ＤＦＲｎとの間の通電と非通電とを切り替える。スイッチＳＷ２Ｓは、接続点Ｎ２とドレインセンス線ＤＳＲｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ２とドレインセンス線ＤＳＲｎとの間の通電と非通電とを切り替える。
【００４８】
スイッチＳＷ３Ｆは、接続点Ｎ３とソースフォース線ＳＦｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ３とソースフォース線ＳＦｎとの間の通電と非通電とを切り替える。スイッチＳＷ３Ｓは、接続点Ｎ３とソースセンス線ＳＳｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ３とソースセンス線ＳＳｎとの間の通電と非通電とを切り替える。
【００４９】
図５は、同実施形態におけるスイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓの構成を示す回路図である。図示するように、Ｐチャネル型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジスタとを用いたトランスファーゲートである。Ｐチャネル型ＭＯＳトランジスタのゲートに測定切替信号出力線ＶｔｈＭＢｍが接続され、Ｎチャネル型ＭＯＳトランジスタのゲートに測定切替信号出力線ＶｔｈＭｍが接続されている。これにより、それぞれのトランジスタのドレインとソースとの間は、測定切替信号出力線ＶｔｈＭｍがＨレベルであり、且つ、測定切替信号出力線ＶｔｈＭＢｍがＬレベルの場合、通電状態になり、測定切替信号出力線ＶｔｈＭｍがＬレベルであり、且つ、測定切替信号出力線ＶｔｈＭＢｍがＨレベルの場合、非通電状態になる。
【００５０】
図４に戻り、スイッチＳＷ４は、接続点Ｎ１とデータ線ＤｎＬとに接続され、行選択信号線ＷＬｍから入力される行選択信号がＨレベルのとき、接続点Ｎ１とデータ線ＤｎＬとを通電状態にし、行選択信号がＬレベルのとき、接続点Ｎ１とデータ線ＤｎＬとを非通電状態にする。
スイッチＳＷ５は、接続点Ｎ２とデータ線ＤｎＲとに接続され、行選択信号線ＷＬｍから入力される行選択信号がＨレベルのとき、接続点Ｎ２とデータ線ＤｎＲとを通電状態にし、行選択信号がＬレベルのとき、接続点Ｎ２とデータ線ＤｎＲとを非通電状態にする。
【００５１】
上述の構成により、評価セル選択部１２０により選択された評価セルは、行選択信号線ＷＬｍにより、トランジスタＴｎ１のドレインがデータ線ＤｎＬに接続されると共に、トランジスタＴｎ２のドレインがデータ線ＤｎＲに接続される。更に、選択された評価セルは、列選択信号線ＣＯＬｎにより、当該評価セルに対応するデータ線ＤｎＬ、ＤｎＲと増幅回路１３０が接続され、データ線ＤｎＬ、ＤｎＲを介して、トランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５が図２（ａ）に示したアンプＡｍｐを構成する。
【００５２】
外部端子から測定切替信号入力線ＶｔｈＭにＬレベルの信号が入力されると、行デコーダ１２２−１〜１２２−ｍは、測定切替信号出力線ＶｔｈＭ１〜ＶｔｈＭｍをＬレベルにし、測定切替信号出力線ＶｔｈＭＢ１〜ＶｔｈＭＢｍをＨレベルにする。この状態をアンプ評価モードといい、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓそれぞれが非通電状態となる。このとき、行アドレスと列アドレスとにより選択された評価セルは、入力信号線Ｖｉｎと基準信号線Ｖｒｅｆとから印加される電圧に応じた出力電圧Ｖｏｕｔを増幅回路１３０から出力する。
【００５３】
また、外部端子から測定切替信号入力線ＶｔｈＭにＨレベルの信号が入力されると、行デコーダ１２２−１〜１２２−ｍは、測定切替信号出力線ＶｔｈＭ１〜ＶｔｈＭｍをＨレベルにし、測定切替信号出力線ＶｔｈＭＢ１〜ＶｔｈＭＢｍをＬレベルにする。この状態をトランジスタ評価モードといい、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓそれぞれが通電状態となる。このとき、行アドレスと列アドレスとにより選択された評価セルに含まれるトランジスタＴｎ１、Ｔｎ２の閾値電圧などの特性値を測定することができる。
【００５４】
例えば、評価セルＤＵＴｍｎが有するトランジスタＴｎ１の１００ｎ［Ａ］の電流を流す閾値電圧を測定する場合、ドレインフォース線ＤＦＬｎに１．０［Ｖ］の電圧を印加し、ソースフォース線ＳＦｎに０［Ｖ］の電圧を印加して、入力信号線Ｖｉｎを介してゲートに印加する電圧を変化させることで、トランジスタＴｎ１に１００ｎ［Ａ］の電流を流す閾値電圧を測定する。また、ドレイン電圧とゲート電圧とを変化させて測定することにより、トランジスタＴｎ１の静特性、ＶＧ−ＩＤ特性を評価する。
【００５５】
更に、本実施形態の半導体装置１００は、ドレインセンス線ＤＳＬｎ、ＤＳＲｎ、ソースセンス線ＳＳｎを具備しているので、測定するトランジスタＴｎ１、Ｔｎ２のドレイン及びソースに電圧を印加すると共に、当該ドレイン及びソースに印加されている電圧を測定することができ、以下のようにトランジスタＴｎ１、Ｔｎ２の特性値を測定することで、特性値を測定する精度を向上させることができる。
【００５６】
例えば、評価セルＤＵＴｍｎが有するトランジスタＴｎ１を測定する場合、ドレインフォース線ＤＦＬｎに接続された外部端子に１．０［Ｖ］の電圧を印加しても、ドレインフォース線ＤＦＬｎに電流が流れて、配線抵抗などによる電圧降下により、トランジスタＴｎ１のドレインには０．９５［Ｖ］の電圧が印加されることが生じる。
この場合、ドレインセンス線ＤＳＬｎを介してトランジスタＴｎ１に印加されている電圧を測定して、外部端子ＤＦＬｎの電圧を１．０５[Ｖ]に調整し、トランジスタＴｎ１のドレインに１．０［Ｖ］の電圧を印加することで測定の精度を向上させることができる。また、トランジスタＴｎ１のソースに印加する電圧についても、ドレインと同様に、ソースセンス線ＳＳｎを介してトランジスタＴｎ１のソースに印加されている電圧を測定して、所望の電圧をトランジスタＴｎ１のソースに印加することができる。
【００５７】
上述のように、半導体装置１００では、アンプ評価モードにおいてアンプＡｍｐを構成するペアトランジスタＴｎ１、Ｔｎ２の特性差の測定が行え、トランジスタ評価モードにおいて、アンプＡｍｐを構成するペアトランジスタＴｎ１、Ｔｎ２それぞれの閾値電圧などの測定が行える。これにより、半導体装置１００において、アンプ評価モードでアンプＡｍｐの特性を測定することにより、評価セルに含まれるトランジスタを個別に測定する場合に比べ、評価セルの測定に要する時間を短くすることができる。また、測定結果により不良と判定されたアンプＡｍｐに対して、トランジスタ評価モードで、当該アンプＡｍｐを構成するペアトランジスタＴｎ１、Ｔｎ２の閾値電圧などを測定することにより、ペアトランジスタの特性差を用いた測定より、詳細な測定を行うことができる。
半導体装置１００を用いることにより、不良と判定されたアンプＡｍｐに対して、アンプを構成するペアトランジスタの詳細な測定を行うので、評価セルアレイ全体の測定に要する時間を増加させずに、不良と判定されたトランジスタに対して詳細な測定を行うことができる。
なお、増幅回路１３０が出力する電圧が小さい場合、増幅回路１３０の後段に増幅率の高い増幅器を設けてもよい。
【００５８】
＜第２実施形態＞
図６は、第２実施形態における半導体装置２００の構成を示す概略ブロック図である。図示するように半導体装置２００は、ｍ行ｎ列（ｎ、ｍは正の整数）のマトリックス状に配置されたｍ×ｎ個の評価セルＤＵＴａ１１〜ＤＵＴａｍｎを有し、当該評価セル内に設けられたペアトランジスタ（比較器）の特性差を評価するＤＭＡ−ＴＥＧである。
半導体装置２００は、評価セルアレイ２１０と、評価セル選択部２２０と、増幅回路１３０と、ソースセンス線ＳＳと、ソースフォース線ＳＦと、ドレインセンス線ＤＳＬ、ＤＳＲと、ドレインフォース線ＤＦＬ、ＤＦＲと、測定切替信号入力線ＶｔｈＭ、データ線ＤＲ、ＤＬと、入力信号線Ｖｉｎと、基準信号線Ｖｒｅｆとを具備している。
【００５９】
また、半導体装置２００は、評価セルアレイ２１０の列ごとに設けられた、列選択信号線ＣＯＬ１〜ＣＯＬｎと、列選択スイッチＣＧ１Ｌ〜ＣＧｎＬ、ＣＧ１Ｒ〜ＣＧｎＲ、及び、データ線Ｄ１Ｌ〜ＤｎＬ、Ｄ１Ｒ〜ＤｎＲを具備している。
また、半導体装置２００は、評価セルアレイ２１０の行ごとに設けられた行選択信号線ＷＬ１〜ＷＬｍを具備している。
【００６０】
また、ソースセンス線ＳＳと、ソースフォース線ＳＦと、ドレインセンス線ＤＳＬ、ＤＳＲと、ドレインフォース線ＤＦＬ、ＤＦＲと、測定切替信号入力線ＶｔｈＭと、入力信号線Ｖｉｎと、基準信号線Ｖｒｅｆとは、評価セルＤＵＴａ１１〜ＤＵＴａｍｎに接続されると共に、それぞれ異なる外部端子に接続されている。
【００６１】
評価セルアレイ２１０の１列目を構成する評価セルＤＵＴａ１１〜ＤＵＴａｍ１は、当該列に対応して設けられた、データ線Ｄ１Ｌ、Ｄ１Ｒ及び列選択信号線ＣＯＬ１に接続されている。評価セルアレイ２１０の２列目からｎ列目それぞれを構成する評価セルも、１列目を構成する評価セルＤＵＴａ１１〜ＤＵＴａｍ１と同様に、それぞれの列に対応して設けられた、データ線Ｄ２Ｌ、Ｄ２Ｒ、…、ＤｎＬ、ＤｎＲ及び列選択信号線ＣＯＬ２、…、ＣＯＬｎに接続されている。
また、評価セルアレイ２１０の１行目を構成する評価セルＤＵＴａ１１〜ＤＵＴａ１ｎは、当該行に対応して設けられた行選択信号線ＷＬ１に接続されている。評価セルアレイ２１０の２行目からｍ行目それぞれを構成する評価セルも、１行目を構成する評価セルＤＵＴａ１１〜ＤＵＴａ１ｎと同様に、それぞれに対応して設けられた行選択信号線ＷＬ２〜ＷＬｍに接続されている。
【００６２】
評価セル選択部２２０は、列デコーダ２２１と、行デコーダ２２２−１〜２２２−ｍを有している。列デコーダ２２１は、列選択信号線ＣＯＬ１〜ＣＯＬｎと接続され、入力される列アドレスをデコードして、列選択信号線ＣＯＬ１〜ＣＯＬｎのうちいずれか１つを電源電位ＶｄｄであるＨレベルにし、他の列選択信号線を接地電位であるＬレベルにする。
【００６３】
列選択スイッチＣＧ１Ｌは、列選択信号線ＣＯＬ１がＨレベルの場合、自スイッチに対応するデータ線Ｄ１Ｌとデータ線ＤＬとを通電状態にし、列選択信号線ＣＯＬ１がＬレベルの場合、データ線Ｄ１Ｌとデータ線ＤＬとを非通電状態にする。また、列選択スイッチＣＧ２Ｌ〜ＣＧｎＬは、列選択スイッチＣＧ１Ｌと同様に、列選択信号線ＣＯＬ２〜ＣＯＬｎがＨレベルの場合、自スイッチに対応するデータ線Ｄ２Ｌ〜ＤｎＬとデータ線ＤＬとを通電状態にし、列選択信号線ＣＯＬ２〜ＣＯＬｎがＬレベルの場合、自スイッチに対応するデータ線Ｄ２Ｌ〜ＤｎＬとデータ線ＤＬとを非通電状態にする。
列選択スイッチＣＧ１Ｒ〜ＣＧｎＲは、列選択スイッチＣＧ１Ｌ〜ＣＧｎＬと同様に、列選択信号線ＣＯＬ１〜ＣＯＬｎがＨレベルの場合、自スイッチに対応するデータ線Ｄ１Ｒ〜ＤｎＲとデータ線ＤＲとを通電状態にし、列選択信号線ＣＯＬ１がＬレベルの場合、データ線Ｄ１Ｒ〜ＤｎＲとデータ線ＤＬとを非通電状態にする。
【００６４】
行デコーダ２２２−１〜２２２−ｍは、評価セルアレイ２１０の各行に対応して設けられている。また、行デコーダ２２２−１は、当該行デコーダが対応する評価セルアレイ２１０の行に対応する行選択信号線ＷＬ１に接続されている。また、行デコーダ２２２−２〜２２２−ｍは、行デコーダ１２２−１と同様に、当該行デコーダが対応する評価セルアレイ２１０の行に対応する行選択信号線ＷＬ２〜ＷＬｍに接続されている。
【００６５】
また、行デコーダ２２２−１は、入力される行アドレスをデコードして、対応する評価セルアレイ２１０の１行目が選択されたか否かを判定し、選択された場合、接続された行選択信号線ＷＬ１をＨレベルにする。また、行デコーダ２２２−２〜２２２ｍは、行デコーダ２２２−１と同様に、入力される行アドレスをデコードして、対応する評価セルアレイ２１０の行が選択されたか否かを判定し、選択された場合、接続された行選択信号線ＷＬ２〜ｎをＨレベルにする。
また、行デコーダ２２２−１〜２２２−ｍは、自デコーダに対応する評価セルアレイ２１０の行が選択されない場合、接続された行選択信号線ＷＬ１〜ＷＬｍをＬレベルにする。
【００６６】
上述の構成により、評価セル選択部２２０は、入力された列アドレス及び行アドレスに応じて、列選択信号線ＣＯＬ１〜ＣＯＬｎのいずれか１つをＨレベルにすると共に、行選択信号線ＷＬ１〜ＷＬｎのいずれか１つをＨレベルにすることで、評価セルアレイ２１０が有する評価セルＤＵＴａ１１〜ＤＵＴａｍｎのいずれか１つを選択する。
増幅回路１３０は、データ線ＤＬ、ＤＲと接続され、データ線ＤＬ、ＤＲの電位差を増幅して出力端子ＯＵＴに出力する。
【００６７】
以下、評価セルＤＵＴａ１１〜ＤＵＴｍｎの構成を図７を用いて説明する。
図７は、同実施形態における増幅回路１３０及び評価セルＤＵＴａｍｎの構成を示す回路図である。評価セルＤＵＴａ１１〜ＤＵＴａｍｎは、同じ構成を有しているので、代表して評価セルＤＵＴａｍｎの構成を説明する。また、当該列には、不図示の評価セルＤＵＴａ１ｎ〜ＤＵＴａ（ｍ−１）ｎがＤＵＴａｍｎと同様に配置されている。
ここでは、ＤＭＡ−ＴＥＧによる評価対象が図２（ａ）に示したＮチャネル型ＭＯＳトランジスタで構成されたアンプのペアトランジスタをなすトランジスタＴｎ１、Ｔｎ２である場合について説明する。
【００６８】
図７に示すように、増幅回路１３０は、図４に示した増幅回路１３０と同じ構成であるのでその説明を省略する。
評価セルＤＵＴａｍｎは、トランジスタＴｎ１、Ｔｎ２、Ｔｎ５と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ４、ＳＷ５と、デコーダ回路２０とを備えている。図７に示すように、評価セルＤＵＴａｍｎは、デコーダ回路２０を設け、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓをデコーダ回路２０の出力により制御する点以外、図４に示した第１実施形態の評価セルＤＵＴｍｎと同じ構成であるので、該当する箇所には同じ符号を付してその説明を省略する。
【００６９】
デコーダ回路２０は、３入力のＮＡＮＤゲート２１とインバータ２２とを有する。ＮＡＮＤゲート２１の入力は、列選択信号線ＣＯＬｎと、測定切替信号入力線ＶｔｈＭと、行選択信号線ＷＬｍとが接続されている。また、ＮＡＮＤゲート２１の出力は、インバータ２２と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓとが接続されている。インバータ２２の出力は、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓに接続されている。
スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓは、図４に示したＤＵＴｍｎの構成と比べると、測定切替信号出力線ＶｔｈＭｍに替えてインバータ２２の出力が接続され、測定切替信号出力線ＶｔｈＭＢｍに替えてＮＡＮＤゲート２１の出力が接続されている。
【００７０】
例えば、列アドレス及び行アドレスにより評価セルＤＵＴａｍｎが選択され、且つ、測定切替信号入力線ＶｔｈＭがＨレベルの場合、ＮＡＮＤゲート２１の出力はＬレベルになり、インバータ２２の出力はＨレベルになる。これにより、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓは通電状態となり、トランジスタ評価モードが選択される。
また、列アドレス及び行アドレスにより評価セルＤＵＴａｍｎが選択され、且つ、測定切替信号入力線ＶｔｈＭがＬレベルの場合、ＮＡＮＤゲート２１の出力はＨレベルになり、インバータ２２の出力はＬレベルになる。これにより、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓは非通電状態となり、アンプ評価モードが選択される。
このように、評価セルＤＵＴａｍｎは、第１実施形態の評価セルＤＵｍｎと同様に、アンプ評価モードとトランジスタ評価モードとを切り替えることができる。
【００７１】
上述のように、評価セルがデコーダ回路２０を備えたことにより、列アドレスと行アドレスとにより選択された評価セルは、測定切替信号入力線ＶｔｈＭの信号により、アンプ評価モードと、トランジスタ評価モードの切り替えを行うことができる。これにより、本実施形態の半導体装置２００は、第１実施形態の半導体装置１００に比べ、測定切替信号出力線ＶｔｈＭＢｍの配線を行う必要がなくなり、半導体装置２００の実装面積を削減することができる。
【００７２】
＜第３実施形態＞
図８は、第３実施形態における半導体装置３００の構成を示す概略ブロック図である。図示するように、半導体装置３００は、ｍ行ｎ列（ｎ、ｍは正の整数）のマトリックス状に配置されたｍ×ｎ個の評価セルＤＵＴ１１〜ＤＵＴｍｎを有し、当該評価セル内に設けられたアンプ（比較器）の入力オフセット電圧を評価するＤＭＡ−ＴＥＧである。
半導体装置３００は、第１実施形態の半導体装置１００（図３）の変形例であり、図１に示したアンプＡｍｐの入力オフセット電圧Ｖｏｆｆを測定するものである。半導体装置３００は、以下の点が第１実施形態の半導体装置１００と異なる以外、同じ構成であるので該当する箇所には同じ符号を付してその説明を省略する。異なる点は、評価セルＤＵＴ１１〜ＤＵＴｍｎに基準信号線Ｖｒｅｆから基準電圧を入力することに替えて、評価セルＤＵＴ１１〜ＤＵＴｍｎに増幅回路１３０の出力信号を入力している点である。
【００７３】
図９は、同実施形態における増幅回路１３０及び評価セルＤＵＴｍｎの構成を示す回路図である。本実施形態における評価セルＤＵＴｍｎの構成は、第１実施形態の評価セルＤＵＴｍｎと比べ、トランジスタＴｎ２のゲートを増幅回路１３０の出力に接続している点以外同じ構成であるので該当する箇所に同じ符号を付してその説明を省略する。
トランジスタＴｎ２のゲートに増幅回路１３０の出力を印加されるので、トランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５により構成されたアンプの入力オフセット電圧を測定することができる。
【００７４】
＜第４実施形態＞
図１０は、第４実施形態における半導体装置４００の構成を示す概略ブロック図である。図示するように、半導体装置４００は、ｍ行ｎ列（ｎ、ｍは正の整数）のマトリックス状に配置されたｍ×ｎ個の評価セルＤＵＴｂ１１〜ＤＵＴｂｍｎを有し、当該評価セル内に設けられたアンプ（比較器）の特性差を評価するＤＭＡ−ＴＥＧである。
半導体装置４００は、評価セルアレイ４１０と、評価セル選択部１２０と、増幅回路４３０と、測定切替信号入力線ＶｔｈＭ、データ線ＤＲ、ＤＬと、入力信号線Ｖｉｎと、基準信号線Ｖｒｅｆとを具備している。評価セル選択部１２０は、第１実施形態の半導体装置１００（図３）と同じ構成であるので、同じ符号を付してその説明を省略する。
【００７５】
また、半導体装置４００は、評価セルアレイ４１０の列ごとに設けられた、ソースセンス線ＳＳ１〜ＳＳｎ、ソースフォース線ＳＦ１〜ＳＦｎ、ドレインセンス線ＤＳＬ１〜ＤＳＬｎ、ＤＳＲ１〜ＤＳＲｎ、ドレインフォース線ＤＦＬ１〜ＤＦＬｎ、ＤＦＲ１〜ＤＦＲｎ、ゲートフォース線ＧＦ１〜ＧＦｎ、ゲートセンス線ＧＳ１〜ＧＳｎ、列選択信号線ＣＯＬ１〜ＣＯＬｎと、列選択スイッチＣＧ１Ｌ〜ＣＧｎＬ、ＣＧ１Ｒ〜ＣＧｎＲ、及び、データ線Ｄ１Ｌ〜ＤｎＬ、Ｄ１Ｒ〜ＤｎＲを具備している。
また、半導体装置４００は、評価セルアレイ４１０の行ごとに設けられた、測定切替信号出力線ＶｔｈＭ１〜ＶｔｈＭｍ、ＶｔｈＭＢ１〜ＶｔｈＭＢｍ、及び、行選択信号線ＷＬ１〜ＷＬｍを具備している。
また、ソースセンス線ＳＳ１〜ＳＳｎ、ソースフォース線ＳＦ１〜ＳＦｎ、ドレインセンス線ＤＳＬ１〜ＤＳＬｎ、ＤＳＲ１〜ＤＳＲｎ、ドレインフォース線ＤＦＬ１〜ＤＦＬｎ、ＤＦＲ１〜ＤＦＲｎ、ゲートフォース線ＧＦ１〜ＧＦｎ、ゲートセンス線ＧＳ１〜ＧＳｎ、測定切替信号入力線ＶｔｈＭ、入力信号線Ｖｉｎ、及び、基準信号線Ｖｒｅｆは、それぞれ異なる外部端子に接続されている。
【００７６】
評価セルアレイ４１０の１列目を構成する評価セルＤＵＴｂ１１〜ＤＵＴｂｍ１は、当該列に対応して設けられた、データ線Ｄ１Ｌ、Ｄ１Ｒ、ソースセンス線ＳＳ１、ソースフォース線ＳＦ１、ドレインセンス線ＤＳＬ１、ＤＳＲ１、ドレインフォース線ＤＦＬ１、ＤＦＲ１、ゲートフォース線ＧＦ１、及び、ゲートセンス線ＧＳ１に接続されている。
評価セルアレイ４１０の２列目からｎ列目それぞれを構成する評価セルも、１列目を構成する評価セルＤＵＴｂ１１〜ＤＵＴｂｍ１と同様に、それぞれの列に対応して設けられた、データ線Ｄ２Ｌ、Ｄ２Ｒ、…、ＤｎＬ、ＤｎＲ、ソースセンス線ＳＳ２、…、ＳＳｎ、ソースフォース線ＳＦ２、…、ＳＦｎ、ドレインセンス線ＤＳＬ２、ＤＳＲ２、…、ＤＳＬｎ、ＤＳＲｎ、ドレインフォース線ＤＦＬ２、ＤＦＲ２、…、ＤＦＬｎ、ＤＦＲｎ、ゲートフォース線ＧＦ２〜ＧＦｎ、及び、ゲートセンス線ＧＳ２〜ＧＳｎに接続されている。また、評価セルＤＵＴｂ１１〜ＤＵＴｂｍｎは、入力信号線Ｖｉｎ、及び、基準信号線Ｖｒｅｆに接続されている。
【００７７】
また、評価セルアレイ４１０の１行目を構成する評価セルＤＵＴｂ１１〜ＤＵＴｂ１ｎは、当該行に対応して設けられた、行選択信号線ＷＬ１、測定切替信号出力線ＶｔｈＭ１、ＶｔｈＭＢ１に接続されている。評価セルアレイ４１０の２行目からｍ行目それぞれを構成する評価セルも、１行目を構成する評価セルＤＵＴｂ１１〜ＤＵＴｂ１ｎと同様に、それぞれに対応して設けられた、行選択信号線ＷＬ２〜ＷＬｍ、及び、測定切替信号出力線ＶｔｈＭ２、ＶｔｈＭＢ２、…、ＶｔｈＭｍ、ＶｔｈＭＢｍに接続されている。
増幅回路４３０は、データ線ＤＬ、ＤＲと接続され、データ線ＤＬ、ＤＲの電位差を増幅して出力端子ＯＵＴに出力する。
【００７８】
図１１は、同実施形態における評価セルＤＵＴｂｍｎの構成を示す回路図である。評価セルＤＵＴｂ１１〜ＤＵＴｂｍｎは、同じ構成を有しているので、代表して評価セルＤＵＴｂｍｎの構成を説明する。また、当該列には、不図示の評価セルＤＵＴｂ１ｎ〜ＤＵＴｂ（ｍ−１）ｎがＤＵＴｂｍｎと同様に配置されている。
ここでは、ＤＭＡ−ＴＥＧによる評価対象が図２（ａ）に示したＮチャネル型ＭＯＳトランジスタで構成されたアンプであり、評価セルに当該アンプが含まれる場合について説明する。
【００７９】
評価セルＤＵＴｂｍｎは、トランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ４、ＳＷ５、ＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７とを備えている。図示するように、評価セルＤＵＴｂｍｎは、図２（ａ）に示したアンプＡｍｐを含む構成となっており、第１実施形態の評価セルＤＵＴｍｎに対して、トランジスタＴｐ３、Ｔｐ４と、スイッチＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７を加えた構成となっている。トランジスタＴｎ１、Ｔｎ２、Ｔｎ５と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ４、ＳＷ５それぞれの接続は同じであるので、その説明を省略する。
【００８０】
トランジスタＴｐ３は、ソースが電源電位Ｖｄｄを供給する電源端子Ｎ５に接続され、ドレインが接続点Ｎ１を介してトランジスタＴｎ１のドレイン、スイッチＳＷ１Ｆ、ＳＷ１Ｓ、ＳＷ４、ＳＷ７に接続され、ゲートが接続点Ｎ４を介してスイッチＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７、及び、トランジスタＴｐ４のゲートと接続されている。トランジスタＴｐ４は、ソースが電源電位Ｖｄｄを供給する電源端子Ｎ５に接続され、ドレインが接続点Ｎ２を介してトランジスタＴｎ２のドレイン、スイッチＳＷ２Ｆ、ＳＷ２Ｓ、ＳＷ５に接続され、ゲートが接続点Ｎ４を介してスイッチＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７、及び、トランジスタＴｐ３のゲートと接続されている。
【００８１】
スイッチＳＷ６Ｆは、接続点Ｎ４とゲートフォース線ＧＦｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ４とゲートフォース線ＧＦｎとの間の通電と非通電とを切り替える。スイッチＳＷ６Ｓは、接続点Ｎ４とゲートセンス線ＧＳｎとに接続され、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ４とゲートセンス線ＧＳｎとの間の通電と非通電とを切り替える。スイッチＳＷ７は、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍから入力される信号に応じて、接続点Ｎ４と接続点Ｎ１との間の通電と非通電とを切り替える。
【００８２】
上述の構成により、評価セル選択部１２０により選択された評価セルは、行選択信号線ＷＬｍにより、トランジスタＴｎ１のドレインがデータ線ＤｎＬに接続されると共に、トランジスタＴｎ２のドレインがデータ線ＤｎＲに接続される。更に、選択された評価セルは、列選択信号線ＣＯＬｎにより、当該評価セルに対応するデータ線ＤｎＬ、ＤｎＲと増幅回路４３０が接続され、データ線ＤｎＬ、ＤｎＲを介して、評価セルに含まれるアンプの接続点Ｎ１、Ｎ２の電位が増幅回路４３０に出力される。
【００８３】
外部端子から測定切替信号入力線ＶｔｈＭにＬレベルの信号が入力されると、行デコーダ１２２−１〜１２２−ｍは、測定切替信号出力線ＶｔｈＭ１〜ＶｔｈＭｍをＬレベルにし、測定切替信号出力線ＶｔｈＭＢ１〜ＶｔｈＭＢｍをＨレベルにして、アンプ評価モードが選択される。このとき、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ６Ｆ、ＳＷ６Ｓそれぞれが非通電状態となる。このとき、行アドレスと列アドレスとにより選択された評価セルは、入力信号線Ｖｉｎと基準信号線Ｖｒｅｆとから印加される電圧に応じた接続点Ｎ１、Ｎ２の電圧を増幅回路４３０に出力する。
【００８４】
また、外部端子から測定切替信号入力線ＶｔｈＭにＨレベルの信号が入力されると、行デコーダ１２２−１〜１２２−ｍは、測定切替信号出力線ＶｔｈＭ１〜ＶｔｈＭｍをＨレベルにし、測定切替信号出力線ＶｔｈＭＢ１〜ＶｔｈＭＢｍをＬレベルにして、トランジスタ評価モードが選択される。このとき、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ６Ｆ、ＳＷ６Ｓそれぞれが通電状態となる。このとき、第１実施形態と同様に、行アドレスと列アドレスとにより選択された評価セルに含まれるトランジスタＴｎ１、Ｔｎ２の閾値電圧を測定することができる。例えば、トランジスタＴｐ３の閾値電圧を測定する場合には、電源端子Ｎ５に１．０[Ｖ]、ドレインフォース端子ＤＦＬｎを０[Ｖ]、ゲートフォース線ＧＦｎにゲート電圧を入力すればよい。このように、測定を行うことにより、トランジスタＴｎ１、Ｔｎ２と同様に、トランジスタＴｐ３、Ｔｐ４の閾値電圧などの特性値を測定することができる。
【００８５】
上述のように、半導体装置４００では、アンプ評価モードにおいて評価セルが有するアンプＡｍｐの測定が行え、トランジスタ評価モードにおいて、アンプＡｍｐを構成するトランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４それぞれの閾値電圧などの測定が行える。これにより、半導体装置４００において、アンプ評価モードでアンプＡｍｐの特性を測定することで、評価セルに含まれるトランジスタを個別に測定するよりも短い時間で数多くの評価セルを測定することができ、不良トランジスタの検出に要する時間を短縮できる。また、アンプ評価モードの測定結果により不良と判定されたアンプＡｍｐに対して、トランジスタ評価モードで当該アンプＡｍｐを構成するトランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４それぞれの閾値電圧などを測定することにより、ペアトランジスタの特性差を用いた測定に比べ、詳細な測定を行うことができる。
なお、電源端子Ｎ５に対しても接続点Ｎ１〜Ｎ４と同様に、電圧を印加する外部端子と、印加されている電圧を測定する外部端子とを設けてもよい。それにより、トランジスタ評価モードにおいて、トランジスタＴｐ３、Ｔｐ４の特性値を測定する精度を向上させることができる。
【００８６】
＜第５実施形態＞
図１２は、第５実施形態における半導体装置５００の構成を示す概略ブロック図である。図示するように、半導体装置５００は、ｍ行ｎ列（ｎ、ｍは正の整数）のマトリックス状に配置されたｍ×ｎ個の評価セルＤＵＴｃ１１〜ＤＵＴｃｍｎを有し、当該評価セル内に設けられたアンプ（比較器）を評価するＤＭＡ−ＴＥＧである。
半導体装置５００は、評価セルアレイ５１０と、評価セル選択部２２０と、増幅回路４３０と、ソースセンス線ＳＳと、ソースフォース線ＳＦと、ドレインセンス線ＤＳＬ、ＤＳＲと、ドレインフォース線ＤＦＬ、ＤＦＲと、ゲートフォース線ＧＦと、ゲートセンス線ＧＳと、測定切替信号入力線ＶｔｈＭ、データ線ＤＲ、ＤＬと、入力信号線Ｖｉｎと、基準信号線Ｖｒｅｆとを具備している。評価セル選択部２２０は、第２実施形態の半導体装置２００（図６）と同じ構成であるので同じ符号を付してその説明を省略する。
【００８７】
また、半導体装置５００は、評価セルアレイ５１０の列ごとに設けられた、列選択信号線ＣＯＬ１〜ＣＯＬｎと、列選択スイッチＣＧ１Ｌ〜ＣＧｎＬ、ＣＧ１Ｒ〜ＣＧｎＲ、及び、データ線Ｄ１Ｌ〜ＤｎＬ、Ｄ１Ｒ〜ＤｎＲを具備している。
また、半導体装置５００は、評価セルアレイ５１０の行ごとに設けられた行選択信号線ＷＬ１〜ＷＬｍを具備している。
【００８８】
また、ソースセンス線ＳＳと、ソースフォース線ＳＦと、ドレインセンス線ＤＳＬ、ＤＳＲと、ドレインフォース線ＤＦＬ、ＤＦＲと、ゲートフォース線ＧＦと、ゲートセンス線ＧＳと、測定切替信号入力線ＶｔｈＭと、入力信号線Ｖｉｎと、基準信号線Ｖｒｅｆとは、評価セルＤＵＴｃ１１〜ＤＵＴｃｍｎに接続されると共に、それぞれ異なる外部端子に接続されている。
【００８９】
評価セルアレイ５１０の１列目を構成する評価セルＤＵＴｃ１１〜ＤＵＴｃｍ１は、当該列に対応して設けられた、データ線Ｄ１Ｌ、Ｄ１Ｒ及び列選択信号線ＣＯＬ１に接続されている。評価セルアレイ５１０の２列目からｎ列目それぞれを構成する評価セルも、１列目を構成する評価セルＤＵＴｃ１１〜ＤＵＴｃｍ１と同様に、それぞれの列に対応して設けられた、データ線Ｄ２Ｌ、Ｄ２Ｒ、…、ＤｎＬ、ＤｎＲ及び列選択信号線ＣＯＬ２、…、ＣＯＬｎに接続されている。
また、評価セルアレイ５１０の１行目を構成する評価セルＤＵＴｃ１１〜ＤＵＴｃ１ｎは、当該行に対応して設けられた行選択信号線ＷＬ１に接続されている。評価セルアレイ５１０の２行目からｍ行目それぞれを構成する評価セルも、１行目を構成する評価セルＤＵＴｃ１１〜ＤＵＴｃ１ｎと同様に、それぞれに対応して設けられた行選択信号線ＷＬ２〜ＷＬｍに接続されている。
【００９０】
図１３は、同実施形態における評価セルＤＵＴｃｍｎの構成を示す回路図である。評価セルＤＵＴｃ１１〜ＤＵＴｃｍｎは、同じ構成を有しているので、代表して評価セルＤＵＴｃｍｎの構成を説明する。また、当該列には、不図示の評価セルＤＵＴｃ１ｎ〜ＤＵＴｃ（ｍ−１）ｎがＤＵＴｃｍｎと同様に配置されている。
ここでは、ＤＭＡ−ＴＥＧによる評価対象が図２（ａ）に示したＮチャネル型ＭＯＳトランジスタを入力トランジスタとする構成のアンプである場合について説明する。
【００９１】
評価セルＤＵＴｃｍｎは、トランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ４、ＳＷ５、ＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７と、デコーダ回路２０とを備えている。
図１３に示すように、評価セルＤＵＴｃｍｎは、デコーダ回路２０を設け、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７をデコーダ回路２０の出力により制御する点以外、図１１に示した第４実施形態の評価セルＤＵＴｂｍｎと同じ構成であるので、該当する箇所には同じ符号を付してその説明を省略する。また、デコーダ回路２０は、図７に示した第２実施形態の評価セルＤＵＴａｍｎが有するデコーダ回路２０と同じ構成であるので同じ符号を付してその説明を省略する。
スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７は、図１１に示したＤＵＴｂｍｎの構成と比べると、測定切替信号出力線ＶｔｈＭｍに替えてインバータ２２の出力が接続され、測定切替信号出力線ＶｔｈＭＢｍに替えてＮＡＮＤゲート２１の出力が接続されている。
【００９２】
上述の構成により、半導体装置５００は、評価セルＤＵＴｂ１１〜ＤＵＴｂｍｎに対して、測定切替信号出力線ＶｔｈＭｍ、ＶｔｈＭＢｍを行デコーダ２２２−１〜２２２−ｍから出力せずとも、アンプ評価モードとトランジスタ評価モードとを切り替えることができる。
また、半導体装置５００は、第２実施形態の半導体装置２００と同様に、評価セルがデコーダ回路２０を備えたことにより、列アドレスと行アドレスとにより選択された評価セルは、測定切替信号入力線ＶｔｈＭの信号により、アンプ評価モードと、トランジスタ評価モードの切り替えを行うことができる。これにより、本実施形態の半導体装置５００は、第４実施形態の半導体装置４００に比べ、測定切替信号出力線ＶｔｈＭＢｍの配線を行う必要がなくなり、半導体装置５００の実装面積を削減することができる。
【００９３】
＜第６実施形態＞
図１４は、第６実施形態における半導体装置６００の構成を示す概略ブロック図である。図示するように、半導体装置６００は、ｍ行ｎ列（ｎ、ｍは正の整数）のマトリックス状に配置されたｍ×ｎ個の評価セルＤＵＴｄ１１〜ＤＵＴｄｍｎを有し、当該評価セル内に設けられたアンプ（比較器）の入力オフセット電圧及びアンプを構成するトランジスタを評価するＤＭＡ−ＴＥＧである。
半導体装置６００は、評価セルアレイ６１０と、評価セル選択部１２０と、増幅回路４３０と、測定切替信号入力線ＶｔｈＭ、データ線ＤＲと、入力信号線Ｖｉｎとを具備している。評価セル選択部１２０は、第１実施形態の評価セル選択部１２０（図３）と同じ構成であるので同じ符号を付してその説明を省略する。
【００９４】
また、半導体装置６００は、評価セルアレイ６１０の列ごとに設けられた、ソースセンス線ＳＳ１〜ＳＳｎ、ソースフォース線ＳＦ１〜ＳＦｎ、ドレインセンス線ＤＳＬ１〜ＤＳＬｎ、ＤＳＲ１〜ＤＳＲｎ、ドレインフォース線ＤＦＬ１〜ＤＦＬｎ、ＤＦＲ１〜ＤＦＲｎ、ゲートフォース線ＧＦ１〜ＧＦｎ、ゲートセンス線ＧＳ１〜ＧＳｎ、列選択信号線ＣＯＬ１〜ＣＯＬｎ、列選択スイッチＣＧ１Ｒ〜ＣＧｎＲ、及び、データ線Ｄ１Ｌ〜ＤｎＬ、Ｄ１Ｒ〜ＤｎＲを具備している。
また、半導体装置６００は、評価セルアレイ６１０の行ごとに設けられた、測定切替信号出力線ＶｔｈＭ１〜ＶｔｈＭｍ、ＶｔｈＭＢ１〜ＶｔｈＭＢｍ、及び、行選択信号線ＷＬ１〜ＷＬｍを具備している。
また、ソースセンス線ＳＳ１〜ＳＳｎ、ソースフォース線ＳＦ１〜ＳＦｎ、ドレインセンス線ＤＳＬ１〜ＤＳＬｎ、ＤＳＲ１〜ＤＳＲｎ、ドレインフォース線ＤＦＬ１〜ＤＦＬｎ、ＤＦＲ１〜ＤＦＲｎ、ゲートフォース線ＧＦ１〜ＧＦｎ、ゲートセンス線ＧＳ１〜ＧＳｎ、測定切替信号入力線ＶｔｈＭ、及び、入力信号線Ｖｉｎは、それぞれ異なる外部端子に接続されている。
【００９５】
評価セルアレイ６１０の１列目を構成する評価セルＤＵＴｄ１１〜ＤＵＴｄｍ１は、当該列に対応して設けられた、データ線Ｄ１Ｌ、Ｄ１Ｒ、ソースセンス線ＳＳ１、ソースフォース線ＳＦ１、ドレインセンス線ＤＳＬ１、ＤＳＲ１、ドレインフォース線ＤＦＬ１、ＤＦＲ１、ゲートフォース線ＧＦ１、及び、ゲートセンス線ＧＳ１に接続されている。
評価セルアレイ６１０の２列目からｎ列目それぞれを構成する評価セルも、１列目を構成する評価セルＤＵＴｄ１１〜ＤＵＴｄｍ１と同様に、それぞれの列に対応して設けられた、データ線Ｄ２Ｌ、Ｄ２Ｒ、…、ＤｎＬ、ＤｎＲ、ソースセンス線ＳＳ２、…、ＳＳｎ、ソースフォース線ＳＦ２、…、ＳＦｎ、ドレインセンス線ＤＳＬ２、ＤＳＲ２、…、ＤＳＬｎ、ＤＳＲｎ、ドレインフォース線ＤＦＬ２、ＤＦＲ２、…、ＤＦＬｎ、ＤＦＲｎ、ゲートフォース線ＧＦ２〜ＧＦｎ、及び、ゲートセンス線ＧＳ２〜ＧＳｎに接続されている。
【００９６】
また、評価セルアレイ６１０の１行目を構成する評価セルＤＵＴｄ１１〜ＤＵＴｄ１ｎは、当該行に対応して設けられた、行選択信号線ＷＬ１、測定切替信号出力線ＶｔｈＭ１、ＶｔｈＭＢ１に接続されている。評価セルアレイ６１０の２行目からｍ行目それぞれを構成する評価セルも、１行目を構成する評価セルＤＵＴｄ１１〜ＤＵＴｄ１ｎと同様に、それぞれに対応して設けられた、行選択信号線ＷＬ２〜ＷＬｍ、及び、測定切替信号出力線ＶｔｈＭ２、ＶｔｈＭＢ２、…、ＶｔｈＭｍ、ＶｔｈＭＢｍに接続されている。
【００９７】
列選択スイッチＣＧ１Ｒは、列選択信号線ＣＯＬ１がＨレベルの場合、自スイッチに対応するデータ線Ｄ１Ｒとデータ線ＤＲとを通電状態にし、列選択信号線ＣＯＬ１がＬレベルの場合、データ線Ｄ１Ｒとデータ線ＤＲとを非通電状態にする。また、列選択スイッチＣＧ２Ｒ〜ＣＧｎＲは、列選択スイッチＣＧ１Ｒと同様に、列選択信号線ＣＯＬ２〜ＣＯＬｎがＨレベルの場合、自スイッチに対応するデータ線Ｄ２Ｒ〜ＤｎＲとデータ線ＤＲとを通電状態にし、列選択信号線ＣＯＬ２〜ＣＯＬｎがＬレベルの場合、自スイッチに対応するデータ線Ｄ２Ｒ〜ＤｎＲとデータ線ＤＲとを非通電状態にする。
入力信号線Ｖｉｎは、増幅回路４３０と、データ線Ｄ１Ｌ〜ＤｎＬとに接続されている。
増幅回路４３０は、入力信号線Ｖｉｎとデータ線ＤＲとの電位差を増幅して出力端子ＯＵＴに出力する。
【００９８】
図１５は、同実施形態の評価セルＤＵＴｄｍｎの構成を示す回路図である。評価セルＤＵＴｄ１１〜ＤＵＴｄｍｎは、同じ構成を有しているので、代表して評価セルＤＵＴｄｍｎの構成を説明する。また、当該列には、不図示の評価セルＤＵＴｄ１ｎ〜ＤＵＴｄ（ｍ−１）ｎがＤＵＴｄｍｎと同様に配置されている。
ここでは、ＤＭＡ−ＴＥＧによる評価対象が図２（ａ）に示したＮチャネル型ＭＯＳトランジスタで構成されたアンプであり、評価セルに当該アンプが含まれる場合について説明する。
【００９９】
評価セルＤＵＴｄｍｎは、トランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ５、ＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７とを備えている。図示するように、評価セルＤＵＴｄｍｎは、図２（ａ）に示したアンプＡｍｐを含む構成となっており、第４実施形態の評価セルＤＵＴｂｍｎ（図１１）と比べると、以下の３つの点が異なっている以外、トランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５と、スイッチＳＷ１Ｆ〜ＳＷ３Ｆ、ＳＷ１Ｓ〜ＳＷ３Ｓ、ＳＷ５、ＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７それぞれの接続は同じであるので、その説明を省略する。
３つの異なる点は、評価セルＤＵＴｄｍｎがスイッチＳＷ４を備えない点と、トランジスタＴｎ１のゲートがデータ線ＤｎＬを介して入力信号線Ｖｉｎに接続されている点と、トランジスタＴｎ２のゲートがデータ線ＤｎＲに接続されている点である。
【０１００】
上述のように評価セルＤＵＴｄｍｎを構成することにより、トランジスタＴｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５が構成するアンプにおいて、アンプの出力がトランジスタＴｎ２のゲートに印加されるので、評価セルＤＵＴｄｍｎに含まれるアンプの入力オフセット電圧を測定することができる。
なお、評価セルＤＵＴｄｍｎにおいて、トランジスタＴｎ２のゲートをデータ線ＤｎＲと接続する構成を示したが、接続点Ｎ２と接続してもよい。
【０１０１】
なお、第１実施形態から第６実施形態において、評価セルは、トランジスタＴｎ５を含む構成を示したが、評価セルアレイの列ごとにトランジスタＴｎ５を１つ設けて接続することにより、半導体装置におけるトランジスタＴｎ５の数を減らしてもよい。これにより、評価セルアレイの実装面積を削減することができる。
【０１０２】
なお、第１実施形態から第６実施形態において、Ｎチャネル型ＭＯＳトランジスタを入力トランジスタとして用いる構成のアンプを測定する構成を示したが、図２（ｂ）に示したＰチャネル型ＭＯＳトランジスタを入力トランジスタとして用いる構成のアンプを測定するようにしてもよい。
【符号の説明】
【０１０３】
１００、２００、３００、４００、５００、６００…半導体装置
１１０、２１０、４１０、５１０、６１０…評価セルアレイ
１２０、２２０…評価セル選択部
１２１、２２１…列デコーダ
１２２−１、１２２−２、１２２−ｍ…行デコーダ
２２２−１、２２２−２、２２２−ｍ…行デコーダ
１３０、４３０…増幅回路
ＣＧ１Ｌ、ＣＧ２Ｌ、ＣＧｎＬ…列選択スイッチ
ＣＧ１Ｒ、ＣＧ２Ｒ、ＣＧｎＲ…列選択スイッチ
ＤＵＴ１１、ＤＵＴｍｎ、ＤＵＴａ１１、ＤＵＴａｍｎ、ＤＵＴｂ１１、ＤＵＴｂｍｎ、ＤＵＴｃ１１、ＤＵＴｃｍｎ、ＤＵＴｄ１１、ＤＵＴｄｍｎ…評価セル
Ｔｎ１、Ｔｎ２、Ｔｐ３、Ｔｐ４、Ｔｎ５…トランジスタ
Ｔｎ１１、Ｔｎ１２、Ｔｐ１３、Ｔｐ１４、Ｔｐ１５…トランジスタ
ＳＷ１Ｆ、ＳＷ１Ｓ、ＳＷ２Ｆ、ＳＷ２Ｓ、ＳＷ３Ｆ、ＳＷ３Ｓ、ＳＷ４、ＳＷ５、ＳＷ６Ｆ、ＳＷ６Ｓ、ＳＷ７…スイッチ
Ｖｉｎ…入力信号線、Ｖｒｅｆ…基準信号線
Ｄ１Ｌ、Ｄ２Ｌ、ＤｎＬ、Ｄ１Ｒ、Ｄ２Ｒ、ＤｎＲ、ＤＬ、ＤＲ…データ線
ＤＦＬ、ＤＦＬ１、ＤＦＬ２、ＤＦＬｎ、ＤＦＲ、ＤＦＲ１、ＤＦＲ２、ＤＦＲｎ…ドレインフォース線
ＤＳＬ、ＤＳＬ１、ＤＳＬ２、ＤＳＬｎ、ＤＳＲ、ＤＳＲ１、ＤＳＲ２、ＤＳＲｎ…ドレインセンス線
ＳＳ、ＳＳ１、ＳＳ２、ＳＳｎ…ソースセンス線
ＳＦ、ＳＦ１、ＳＦ２、ＳＦｎ…ソースフォース線
ＧＳ、ＧＳ１、ＧＳ２、ＧＳｎ…ゲートセンス線
ＧＦ、ＧＦ１、ＧＦ２、ＧＦｎ…ゲートフォース線
ＣＯＬ１、ＣＯＬ２、ＣＯＬｎ…列選択信号線
ＷＬ１、ＷＬ２、ＷＬｍ…行選択信号線
ＶｔｈＭ…測定切替信号入力線
ＶｔｈＭ１、ＶｔｈＭ２、ＶｔｈＭｍ…測定切替信号出力線
ＶｔｈＭＢ１、ＶｔｈＭＢ２、ＶｔｈＭＢｍ…測定切替信号出力線
【図１】
0005493540.tif 000002
【図２】
0005493540.tif 000003
【図３】
0005493540.tif 000004
【図４】
0005493540.tif 000005
【図５】
0005493540.tif 000006
【図６】
0005493540.tif 000007
【図７】
0005493540.tif 000008
【図８】
0005493540.tif 000009
【図９】
0005493540.tif 000010
【図１０】
0005493540.tif 000011
【図１１】
0005493540.tif 000012
【図１２】
0005493540.tif 000013
【図１３】
0005493540.tif 000014
【図１４】
0005493540.tif 000015
【図１５】
0005493540.tif 000016