(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、
前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、
前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、
前記ゲート電極上に設けられた第２絶縁膜と、
一部の前記チャネル領域上に前記第２絶縁膜を介して設けられたゲートパッド電極と、
前記ゲートパッド電極の下方に配置される領域を除く前記チャネル領域に前記ゲート電極に沿ってストライプ状に設けられた一導電型のソース領域と、
前記一導電型半導体基板の周囲に設けられ該一導電型半導体基板の各辺に沿って延在する導電層と、
前記導電層の一部に設けられ前記一導電型半導体基板の一辺に沿って連続して配置され並列接続される複数のｐｎ接合ダイオードと、を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第２絶縁膜に設けたコンタクトホールと、
前記第２絶縁膜上に設けられ、前記コンタクトホールを介して前記ソース領域および前記チャネル領域とコンタクトするソース電極と、を具備することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記一導電型半導体基板の周囲に設けられ前記ゲート電極および前記ゲートパッド電極に接続するゲート引き出し電極と、前記ゲート引き出し電極下方の前記基板表面に設けられ前記チャネル領域と接続する高濃度逆導電型領域とを有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記ゲートパッド電極の下方に配置される前記チャネル領域は、前記ゲートパッド電極に隣接して設けられた前記ソース電極と電気的に接続することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項５】
前記ゲート電極および前記ｐｎ接合ダイオードは同一方向に延在することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項６】
前記ｐｎ接合ダイオードの幅は、前記ゲート電極の幅より大きいことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
前記ｐｎ接合ダイオードの一端にはゲート電位が印加され、該ｐｎ接合ダイオードの他端にはソース電位が印加されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項８】
複数の前記ｐｎ接合ダイオードを並列接続し、ゲート−ソース間の保護ダイオードを構成することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に係り、特に動作領域面積を十分確保し、高い逆方向耐圧が維持できる絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
従来の絶縁ゲート型半導体装置において、ゲートパッド電極の下方にトランジスタセルは配置されていない（例えば特許文献１参照。）。
【０００３】
また、ゲートパッド電極の下方には、例えばｐｎ接合を複数直列接続した保護ダイオードが配置される場合がある。また、ゲートパッド電極の下方の基板にドレイン−ソース間逆方向耐圧を確保するため、高濃度不純物による拡散領域を形成する場合もある。
【０００４】
図１１には、従来の絶縁ゲート型半導体装置として、ゲートパッド電極の下方にｐ＋型不純物領域を設けたｎチャネル型ＭＯＳＦＥＴの一例を示す。
【０００５】
図１１（Ａ）は、ＭＯＳＦＥＴの平面図である。なお、図１１（Ａ）では基板表面の層間絶縁膜は省略し、金属電極層（ソース電極４７、ゲートパッド電極４８、ゲート配線４８ａ）は破線で示している。
【０００６】
ゲート電極４３は、半導体基板３１表面にゲート酸化膜４１を介してストライプ状に設けられる。ゲート電極４３はポリシリコンを堆積後不純物を導入して低抵抗化を図り、パターンニングする。ソース領域４５はゲート電極４３に沿って基板３１表面に設ける。ソース領域４５はゲート電極４３に沿って設けられストライプ形状を有する。
【０００７】
トランジスタセルが配置される動作領域５１上にソース電極４７が設けられ、チップ端部にはゲートパッド電極４８が配置される。チップ周辺にはゲートパッド電極４８に接続するゲート配線４８ａが設けられる。
【０００８】
図１１（Ｂ）は、図１１（Ａ）のｆ−ｆ線断面図である。
【０００９】
半導体基板３１は、ｎ＋型シリコン半導体基板３１ａの上にｎ−型エピタキシャル層３１ｂを積層するなどしてドレイン領域を設けたものであり、その表面にｐ型のチャネル領域３４をストライプ状に複数設ける。チャネル領域３４間の基板３１表面にはゲート絶縁膜４１を介してストライプ状に複数のゲート電極４３を配置する。ゲート電極４３に隣接したチャネル領域３４表面にはｎ＋型のソース領域４５が形成される。ゲート電極４３上は層間絶縁膜４６で覆い、ソース領域４５にコンタクトするソース電極４７を設ける。ゲート電極４３で囲まれた領域が１つのトランジスタセルとなり、これらが多数配置されて動作領域５１が構成される。
【００１０】
ゲートパッド電極４８は、動作領域５１外のｎ−型半導体層３１ｂ上方に設けられ、動作領域５１のゲート電極４３に接続する。またゲートパッド電極４８の下方には、ポリシリコンに不純物をドープした保護ダイオード４３ｄが配置される。ｐ＋型不純物領域４９は保護ダイオード４３ｄと同様のパターンで設けられる。
【特許文献１】特開２００２−３６８２１８号公報（図６〜図８）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ソース−ドレイン間逆方向電圧が印加されると、動作領域５１においてはチャネル領域３４とｎ−型半導体層３１ｂのｐｎ接合に空乏層が広がり、ソース−ドレイン間逆方向耐圧を確保する。一方、チップの端部には保護ダイオード４３ｄが設けられ、この下方の基板表面にトランジスタセル（チャネル領域３４）は配置されない。このため、保護ダイオード４３ｄ下方の基板表面にｐ＋型不純物領域４９を設けている。例えば、動作領域５１の端部でｐｎ接合が終端すると、ここで広がる空乏層の曲率が大きくなり、電界集中によりソース−ドレイン間逆方向耐圧が劣化する問題がある。しかし、ｐ＋型不純物領域４９を設けることにより、動作領域５１端部での空乏層の広がりをチップ端部まで緩やかに広げることができる。すなわち、動作領域５１端部での曲率は小さくなり電界集中を緩和できるので、所定のソース−ドレイン間逆方向耐圧を確保することができる。
【００１２】
保護ダイオード４３ｄは、図１１の如く例えばポリシリコンを矩形状にパターンニングし、その中に一点鎖線の如く同心円状に複数のｐｎ接合を形成してなる。つまり、従来ではゲートパッド電極４８の下方全面にこれと重畳するようなパターンで、面積の大きい保護ダイオード４３ｄが配置される。このため、トランジスタセルが配置されない動作領域５１の外側からチップ端部まで、大きな面積のｐ＋型不純物領域４９が必要となる。
【００１３】
図１２は、ｐ＋型不純物領域４９を説明する図であり、図１２（Ａ）は、図１１（Ａ）の丸印部分を、トランジスタセル（ＭＯＳＦＥＴ）が配置される動作領域５１側から見たｐ＋型不純物領域の斜視図である。図１２（Ｂ）はｐ＋型不純物領域４９の別のパターンを示す平面図であり、表面の層間絶縁膜は省略し、金属電極層は破線で示す。
【００１４】
ｐ＋型不純物領域４９は拡散領域であり、図１１（Ａ）の丸印で示す端部（ｎ−型エピタキシャル層３１ｂとの接合面）においては球面状の曲率を有する（図１２（Ａ））。ここで、図１１のパターンにおいて、より高い（例えば数百Ｖ）ドレイン−ソース間逆方向耐圧が必要になった場合には、ｐ＋型不純物領域４９が配置されていてもその端部（球面状の曲率を有する部分（図１２（Ａ）の矢印部分））に強い電界が集中し、所望のドレイン−ソース間逆方向耐圧が得られない問題がある。
【００１５】
また、装置のオン抵抗を低減するには、例えばｎ−型エピタキシャル層３１ｂの比抵抗を低減する必要がある。このような場合、図１１に示すｐ＋型不純物領域４９のパターンではドレイン−ソース間逆方向耐圧が劣化する問題がある。
【００１６】
つまり、動作領域５１に要求される特性が変化した場合、所定のドレイン−ソース間逆方向耐圧を得るためにｐ＋型不純物領域４９のパターンを動作領域５１とは別に変更する必要がある。
【００１７】
具体的には、球面状の曲率を緩和することで、十分なドレイン−ソース間逆方向耐圧を確保することができる。つまり図１２（Ｂ）の如く、ｐ＋型不純物領域４９のコーナー部の平面パターンにおける曲率を大きくすることで図１２（Ａ）に示す球面状の曲率も緩和でき、所定の逆方向耐圧が確保できる。
【００１８】
しかし、保護ダイオード４３ｄがゲートパッド電極４８の下方においてこれとほぼ重畳するパターンで設けられる場合、保護ダイオード４３ｄ下方の基板表面をカバーするように、ｐ＋型不純物領域４９を設ける必要がある。つまり、保護ダイオード４３ｄと同等のパターンでｐ＋型不純物領域４９を形成するため、コーナー部の湾曲が大きくなる。このため図１１のパターンではゲートパッド電極４８近傍のトランジスタセルの一部が配置できず、ｐ＋型不純物領域４９の制御（設計変更）のみならず、動作領域（トランジスタセルの配置面積）を縮小しなければならない問題があった。
【課題を解決するための手段】
【００１９】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、前記ゲート電極上に設けられた第２絶縁膜と、一部の前記チャネル領域上に前記第２絶縁膜を介して設けられたゲートパッド電極と、前記ゲートパッド電極の下方に配置される領域を除く前記チャネル領域に前記ゲート電極に沿ってストライプ状に設けられた一導電型のソース領域と、前記一導電型半導体基板の周囲に設けられ該一導電型半導体基板の各辺に沿って延在する導電層と、前記導電層の一部に設けられ前記一導電型半導体基板の一辺に沿って連続して配置され並列接続される複数のｐｎ接合ダイオードと、を具備することにより解決するものである。
【発明の効果】
【００２１】
本発明によれば、動作領域の面積を低減することなく、高いドレイン−ソース間逆方向耐圧を確保するＭＯＳＦＥＴを提供できる。すなわちトランジスタセルをストライプ状とし、ゲートパッド電極下方にはチャネル領域の一部を配置してチャネル領域にソース電位を印加する構成とする。ゲートパッド電極下方のチャネル領域は、ＭＯＳＦＥＴの動作領域と同じパターンで形成されているため、ゲートパッド電極下方においても動作領域と同等のドレイン−ソース間逆方向耐圧を確保できる。
【００２２】
従って、ドレイン−ソース間逆方向耐圧を変更する場合であっても、ｐ＋型不純物領域のパターン（コーナー部における曲率）変更をすることなく、所定の耐圧を確保できる。例えば従来では、より大きい耐圧を確保する場合に、ｐ＋型不純物領域のパターンの変更に伴い動作領域（トランジスタセルの配置面積数）が縮小する問題があった。しかし、本実施形態によれば従来の大きい面積のｐ＋型不純物領域に変えて、ゲートパッド電極下方のチャネル領域でドレイン−ソース間逆方向耐圧を確保でき、動作領域の面積は、従来通り確保できる。
【００２３】
また、全てのゲート電極の外周を囲み、チップの一辺に沿って延在するストライプ状のｐｎ接合ダイオードを設け、ｐｎ接合ダイオードの一端にゲート電位を印加し、当該ｐｎ接合ダイオードの他端にソース電位を印加してゲート−ソース間保護ダイオードを構成する。ゲートパッド電極下方にチャネル領域を設ける本実施形態では、ゲート−ソース間に保護ダイオードを接続する場合には、ゲートパッド電極下方のストライプ状のポリシリコンを利用してｐｎ接合ダイオードを形成し、保護ダイオードとすることが考えられる。
【００２４】
しかし、ゲートパッド電極下方にストライプ状の保護ダイオードを構成する場合、ゲート電極の微細化に伴い、同じパターンで形成される保護ダイオードも微細化され、コンタクトホールの形成が困難となる。
【００２５】
一方、本実施形態では、動作領域外に配置され、ゲート電極より幅の広いポリシリコン（ゲート引き出し電極）の一部に、ｐｎ接合ダイオードを形成し、保護ダイオードを構成する。これにより、ゲート電極の微細化の影響を受けずに、保護ダイオードを配置することができる。
【００２６】
また、ゲートパッド電極およびソース電極と、ストライプ状のｐｎ接合ダイオードとのコンタクトホールの位置を適宜選択することにより、保護ダイオードのブレークダウン電圧を任意に設定することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施の形態を、絶縁ゲート型半導体装置の一例としてｎチャネル型のＭＯＳＦＥＴを例に図１から図１０を参照して詳細に説明する。
【００２８】
図１から図７を参照して、本発明の第１の実施形態を示す。
【００２９】
図１は、本発明の第１の実施形態であるＭＯＳＦＥＴのチップの平面図を示す。図１（Ａ）は、層間絶縁膜を省略し、金属電極層（ソース電極、ゲートパッド電極、ゲート配線）を破線で示した平面図であり、図１（Ｂ）は、ソース電極およびゲートパッド電極、ゲート配線のパターンを示す平面図である。
【００３０】
本発明のＭＯＳＦＥＴ１００は、ｎ型半導体基板１と、チャネル領域４と、第１絶縁膜１１と、ゲート電極１３と、ソース領域１５と、ボディ領域１４と、第２絶縁膜１６と、ゲートパッド電極１８と、ソース電極１７と、保護ダイオード１２ｄとから構成される。
【００３１】
図１（Ａ）の如く、ゲート電極１３はｎ型半導体基板１の表面に第１絶縁膜となるゲート酸化膜（ここでは不図示）を介してストライプ状に設けられる。ゲート電極１３は、ポリシリコンを堆積後不純物の導入により低抵抗化が図られ、パターンニングされている。
【００３２】
チャネル領域４は、ゲート電極１３に沿ってｎ型半導体基板１の表面にストライプ状に設けられたｐ型不純物領域である。
【００３３】
ソース領域１５はゲート電極１３に沿ってチャネル領域４表面に設けられたｎ＋型不純物領域であり、ボディ領域１４は基板の電位安定化のため、隣接するソース領域１５間のチャネル領域４表面に、ゲート電極１３に沿って設けられたｐ＋型不純物領域である。
【００３４】
ゲート電極１３で囲まれたソース領域１５、チャネル領域４（ボディ領域１４）によりストライプ状のＭＯＳＦＥＴのトランジスタセルが構成される。このトランジスタセルが多数個配置されて、ＭＯＳＦＥＴ１００の動作領域２１が構成される。トランジスタセルはチップ端部に達し、全てのゲート電極１３は、ｎ型半導体基板（半導体チップ）１の周辺部で、ゲート電極１３が配置される動作領域２１の外周を囲み基板１の各辺に沿って延在する導電層Ｃに接続する。導電層Ｃは、基板１上にゲート酸化膜を介して配置されたポリシリコンであり、リング状に連続した形状ではあるが、所望の不純物ドープによって、一部にゲート引き出し電極１３ａが、他の一部に保護ダイオード１２ｄが構成される。尚、図１（Ａ）では説明の都合上、保護ダイオード１２ｄの形成領域を太線で示した。
【００３５】
ゲート引き出し電極１３ａは、半導体基板（半導体チップ）１の第１方向に延在するゲート電極１３に対して、第２方向となるチップ辺に沿って延在する。すなわち、ゲート引き出し電極１３ａは、ゲート電極１３と直交する方向のチップ辺ｅ１１、ｅ１２に沿って延在し、ゲート電極１３と同様に不純物ドープにより低抵抗化が図られる。ゲート電極１３はゲート引き出し電極１３ａを介して、ゲートパッド電極１８に接続する。
【００３６】
一方、保護ダイオード１２ｄは、第１方向に延在するゲート電極１３と同一方向に延在する。すなわち、保護ダイオード１２ｄは、ゲート電極１３と平行するチップ辺ｅ２１、ｅ２２に沿って配置され、ゲートパッド電極１８およびソース電極１７に接続する。保護ダイオード１２ｄについては、後述する。
【００３７】
ゲートパッド電極１８は、半導体チップ１の一辺（例えばチップ辺ｅ２１）に沿って配置される。尚、図１ではチップ辺ｅ２１において中央付近に配置されている例を示すが、半導体チップ１のコーナー部に配置されてもよい。ゲートパッド電極１８はｎ＋型半導体基板１上に第２絶縁膜となる層間絶縁膜（ここでは不図示）を介して設けられた金属電極層である。また、動作領域２１の外周の半導体基板１上には、層間絶縁膜を介してゲートパッド電極１８と接続し、これと同一の金属電極層によるゲート配線１８ａが設けられる。ゲート配線１８ａは、チップ辺ｅ２１、ｅ２２においては、導電層Ｃ（保護ダイオード１１２ｄ）の外側に配置され、チップ辺ｅ１１、ｅ１２においては導電層Ｃ（ゲート引き出し電極１３ａ）上にこれと重畳して設けられる。つまりゲート引き出し電極１３ａは、チップ辺ｅ１１、ｅ１２においてゲート配線１８ａとコンタクトしこれにより各トランジスタセルのゲート電極１３にゲート電圧を印加する。
【００３８】
導電層Ｃ下方のｎ型半導体基板１表面には、導電層Ｃとほぼ重畳するリング状のパターンでｐ＋型不純物領域２９が設けられる。ｐ＋型不純物領域２９は保護ダイオード１２ｄの下にも配置される。チップの外周を囲むｐ＋型不純物領域２９は、ストライプ状のチャネル領域４と接続しており、チャネル領域４と同じソース電位が印加され、チップ外周端での空乏層の曲率を緩和する。
【００３９】
ゲートパッド電極１８の下方にもチャネル領域４およびボディ領域１４は配置されるが、ゲートパッド電極１８はこれらとコンタクトしない。またゲートパッド電極１８下方のチャネル領域４にはソース領域１５は配置されない。
【００４０】
ゲート引き出し電極１３ａの周囲のｎ型半導体基板１表面には、必要に応じてｐ＋型不純物を拡散したガードリング２２が配置される。ガードリング２２は何れの電位も印加されない例えばｐ型の不純物領域である。
【００４１】
図１（Ｂ）の如く、ソース電極１７はゲートパッド電極１８を囲み、これと隣接して設けられる。ソース電極１７は、ゲートパッド電極１８と同一の金属電極層により構成され、動作領域２１の大部分の領域上を覆い、各トランジスタセルと電気的に接続する。
【００４２】
本実施形態のトランジスタセルはストライプ状である。従って、図１（Ａ）のＸ領域のトランジスタセルも、ソース電極１７によって所定の電位が印加され（図１（Ｂ）参照）、電位が固定されると共にトランジスタ動作を行う。
【００４３】
ただしＸ領域のトランジスタセルは、ゲートパッド電極１８の両側でソース領域１５が分割されている。具体的には、図１（Ａ）の平面図においては、ソース電極１７下方の動作領域２１ではチャネル領域４の表面にボディ領域１４およびソース領域１５が配置されるため、チャネル領域４が露出していない。一方ゲートパッド電極１８の下方では、チャネル領域４（およびボディ領域１４）が露出する。
【００４４】
従って、ストライプ状のゲート電極１３およびチャネル領域４に所定の電位（ゲート電位、ソース電位）が印加されると、ソース電極１７下方のトランジスタセルのみがトランジスタ動作を行う。一方、チャネル領域４の一部は、ゲートパッド電極１８下方にも延在しているので、ここにはソース電位が印加される。
【００４５】
また、図１（Ｂ）の如く、ゲート配線１８ａおよびソース電極１７には、それぞれ導電層Ｃの一部である保護ダイオード１２ｄと接続するための突起部ＰＭが設けられる。
【００４６】
図２および図３には、本実施形態のＭＯＳＦＥＴの断面図を示す。図２は図１（Ａ）のａ−ａ線断面図であり、図３は図１（Ａ）のｂ−ｂ線断面図である。
【００４７】
ｎ型半導体基板１は、ｎ＋型のシリコン半導体基板１ａの上に、ｎ−型半導体層１ｂを積層するなどしてドレイン領域を設けたものである。ｎ−型半導体層１ｂは例えばエピタキシャル層である。ｎ−型半導体層の表面にはストライプ状に複数のチャネル領域４を設ける。
【００４８】
ソース電極１７下方のチャネル領域４の表面には、ｎ＋型不純物領域のソース領域１５とｐ＋型不純物領域のボディ領域１４を設ける。隣り合うチャネル領域４間の基板表面には、ゲート酸化膜１１を介してポリシリコンによるゲート電極１３がストライプ状に配置される。ソース領域１５は、ゲート電極１３に一部重畳してゲート電極１３の両側に設けられ、隣り合うソース領域１５間のチャネル領域４表面にボディ領域１４を配置する。
【００４９】
すなわち、ストライプ状のゲート電極１３に沿って、その両側にチャネル領域４、ソース領域１５、ボディ領域１６がそれぞれストライプ状に配置される。
【００５０】
ゲート電極１３の上面および側面はＢＰＳＧ（Ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等からなる層間絶縁膜１６が設けられ、ゲート電極１３はゲート絶縁膜１１および層間絶縁膜１６によりその周囲を被覆される。
【００５１】
ソース電極１７は、層間絶縁膜１６上に金属電極層を所望の形状にパターンニングして設けられる（図１（Ｂ）参照）。
【００５２】
図２の如く、ソース電極１７下方では、層間絶縁膜１６にコンタクトホールＣＨが設けられ、コンタクトホールＣＨを介してソース電極１７と、ソース領域１５およびボディ領域１４（チャネル領域４）がコンタクトする。
【００５３】
ゲートパッド電極１８下方には、Ｘ領域のトランジスタセルに連続するゲート電極１３、ボディ領域１４、チャネル領域４、ゲート酸化膜１１、層間絶縁膜１６が配置される。ゲートパッド電極１８は、突起部ＰＭおよび層間絶縁膜１６に設けたコンタクトホールＣＨを介して保護ダイオード１２ｄの一端にゲート電位を印加する。
【００５４】
またゲートパッド電極１８は、突起部ＰＭによって半導体チップ１のチップ辺ｅ２１に沿って延在するゲート配線１８ａに接続する。ゲート配線１８ａはチップ辺ｅ１１、ｅ１２において（ここでは不図示）、層間絶縁膜１６に設けたコンタクトホールを介して、ゲート引き出し電極１３ａにコンタクトし、ゲート電極１３にゲート電位を印加する（図１参照）。
【００５５】
既述の如くゲートパッド電極１８下方のチャネル領域４にはソース領域１５が配置されず、ゲートパッド電極１８下方にはトランジスタセルは形成されない。またゲートパッド電極１８下方のボディ領域１４、チャネル領域４はソース電極１７と接続し（図１（Ａ））、ソース電位が印加される。
【００５６】
図３を参照し、Ｘ領域の、ゲートパッド電極１８を囲むソース電極１７下方にもストライプ状のゲート電極１３およびチャネル領域４、ボディ領域１４、ソース領域１５が設けられ、トランジスタセルを構成する（図３）。
【００５７】
Ｘ領域のチャネル領域４およびボディ領域１４は、ゲートパッド電極１８下方とも連続する。本実施形態では、図２および図３においてチャネル領域４が配置される領域を動作領域２１とする。
【００５８】
また、ソース電極１７は突起部ＰＭおよび層間絶縁膜１６に設けたコンタクトホールＣＨを介して、保護ダイオード１２ｄの他端にソース電位を印加する。
【００５９】
また図２および図３を参照し、ゲートパッド電極１８下方のチャネル領域４にはトランジスタセルのチャネル領域４と同様にソース電位が印加される。またゲートパッド１８下方のチャネル領域４（およびボディ領域１４）は、動作領域２１と同じパターンで形成されている。動作領域２１のチャネル領域４（およびボディ領域１４）は、ＭＯＳＦＥＴに要求される耐圧が確保できる条件で形成される。すなわち、ゲートパッド電極１８下方のチャネル領域４においても動作領域２１と同等のドレイン−ソース間逆方向耐圧を確保できる。
【００６０】
このように、ストライプ状のチャネル領域４によって、ゲートパッド電極１８下方のドレイン−ソース間逆方向耐圧を確保できるので、従来の大面積のｐ＋型不純物領域は不要となる。
【００６１】
つまり、本実施形態のｐ＋型不純物領域２９は、チャネル領域４が配置されないチップの外周端のみに設ければ良い。ｐ＋型不純物領域２９はリング状の導電層Ｃとほぼ重畳するパターンで設ければ十分であり、ｐ＋型不純物領域２９の幅Ｗａを、従来と比較して大幅に低減できる。
【００６２】
具体的には、ｐ＋型不純物領域２９の幅Ｗａは、チャネル領域４の幅Ｗｂよりも大きく、例えば６００Ｖ程度の耐圧の場合５０μｍである。従来（図１１）のように保護ダイオード４３ｄの下方全面に設ける場合は、ｐ＋型不純物領域４９の幅Ｗｃは例えば４００μｍ程度であるので、従来の１／８程度に低減できる。
【００６３】
従来では、ゲートパッド電極４８下方に同心円状の保護ダイオード４３ｄとこれと重畳する大面積のｐ＋型不純物領域４９が配置されており、動作領域５１に要求される耐圧が変化するとｐ＋型不純物領域４９のパターン（コーナー部における曲率）も適宜変更が必要であった。
【００６４】
しかし、本実施形態によれば、ゲートパッド電極１８下方に、動作領域２１と同じ設計ルール（サイズ、不純物濃度）でチャネル領域４（ボディ領域１４）を設けることで、動作領域２１に要求される耐圧と同等のドレイン−ソース間逆方向耐圧を、ゲートパッド電極１８下方で確保できる。
【００６５】
また、動作領域２１の耐圧を変更する場合、動作領域２１のチャネル領域４の設計値を変更することにより、ゲートパッド電極１８下方においても所定の耐圧を確保することができる。つまり、動作領域２１の設計値の変更に連動してゲートパッド電極１８下方で所定のドレイン−ソース間逆方向耐圧を確保できる。
【００６６】
ｐ＋型不純物領域２９は、チャネル領域４の配置されないチップの外周を囲んで設けられ、ストライプ状のチャネル領域４と接続し（図１（Ａ））、これらは等電位（ソース電位）となる。これにより、ソース−ドレイン間に逆方向電圧が印加された場合、チャネル領域４が配置されないチップの外周端において、空乏層の曲率を緩和し電界集中を抑制する。
【００６７】
必要に応じて、ｐ＋型不純物領域２９の外周に、ｐ＋型不純物の拡散領域であるガードリング２２を設ける。ガードリング２２は何れの電位も印加されず、ｐ＋型不純物領域２９付近のソース−ドレイン間に発生する電界集中を緩和する。
【００６８】
また、ｎ型半導体層１の裏面にはｎ＋型半導体基板１ａとコンタクトするドレイン電極２０を設ける。
【００６９】
次に、保護ダイオード１２ｄについて説明する。本実施形態のチャネル領域４は、ストライプ状のポリシリコン（ゲート電極１３）をマスクとしてセルフアラインで形成されている。
【００７０】
そこで、ゲートパッド電極１８下方に残存するポリシリコンに、ｐｎ接合ダイオードを形成する方法が考えられる。しかし、保護ダイオードとするには、ゲートパッド電極１８およびソース電極１７とコンタクトさせる必要があり、トランジスタセルの微細化が進み、ゲート電極１３（チャネル領域４形成マスクとなるポリシリコン）が微細になると、コンタクトホールの形成も困難となる。
【００７１】
そこで、全てのゲート電極１３を囲み、半導体チップ１の周辺部に配置される導電層Ｃの一部に、ｐ型半導体領域およびｎ型半導体領域を形成して、一端をゲートパッド電極１８に、他端をソース電極１７に接続することにより、保護ダイオード１２ｄを構成する。
【００７２】
以下図４〜図７を参照して保護ダイオード１２ｄについて説明する。
【００７３】
図４〜図６は本実施形態の保護ダイオードを説明するための図であり、図４が保護ダイオード１２ｄを説明するための平面概要図、図５が図４の拡大平面図、図６（Ａ）が図５のｃ−ｃ線断面図、図６（Ｂ）が保護ダイオード１２ｄの等価回路図である。
【００７４】
尚、図４および図５において、保護ダイオード１２ｄ以外の、破線で示す動作領域２１の構成は概略で示す。
【００７５】
図４および図５を参照して、半導体チップ１の周辺部には全てのゲート電極１３を囲む導電層Ｃが設けられる。導電層Ｃは各辺がそれぞれチップ辺ｅ１１、ｅ１２、ｅ２１、２２２に沿うリング状に設けられる。チップ辺ｅ１１、ｅ１２はゲート電極１３に垂直な方向であり、チップ辺ｅ２１、ｅ２２は、ゲート電極１３に平行な方向である。
【００７６】
導電層Ｃは、連続したリング状ではあるが、その一部がゲート引き出し電極１３ａとなり、他の一部が保護ダイオード１２ｄとなる。図４においては説明の都合上、導電層Ｃをドットのハッチングで示し、保護ダイオード１２ｄの形成領域を太線で示した。
【００７７】
本実施形態では、ゲート電極１３およびゲート引き出し電極１３ａは、ｎ型不純物がドープされており、保護ダイオード１２ｄの一端のｎ型半導体領域１２ｎと連続する（図５）。
【００７８】
保護ダイオード１２ｄは、ゲート電極１３に平行なチップ辺ｅ２１、ｅ２２に延在する導電層Ｃに設けられる。
【００７９】
ここでは、一例として保護ダイオード１２ｄは、８つのｐｎ接合ダイオードから構成される。すなわち、チップ辺ｅ２１において４つのｐｎ接合ダイオード１２１、１２２、１２３、１２４が配置され、チップ辺ｅ２２において４つのｐｎ接合ダイオード１２５、１２６、１２７、１２８が配置される。
以下、ｐｎ接合ダイオード１２１について説明するが、他のｐｎ接合ダイオード１２２〜１２８の構成も同様である。
【００８０】
ｐｎ接合ダイオード１２１は、チップ辺ｅ２１（ｅ２２）に延在する導電層（ポリシリコン）Ｃに、不純物のイオン注入若しくはデポジション（ＰＢＦ（Poly  Boron  Film）、ＰＯＣｌ３）によってｐ型半導体領域１２ｐおよびｎ型半導体領域１２ｎを互いに隣接して配置してｐｎ接合を形成し、一端（例えばｎ型不純物領域１２ｎ）をゲートパッド電極１８に接続し、他端（例えば他のｎ型不純物領域１２ｎ）をソース電極１７に接続したものである。
【００８１】
ゲートパッド電極１８と接続するゲート配線１８ａは、破線で示す動作領域２１の外周を囲んで設けられるが、チップ辺ｅ１１、ｅ１２では導電層Ｃと重畳し、チップ辺ｅ２１、ｅ２２では導電層Ｃの外側に配置される。
【００８２】
またゲートパッド電極１８は、突起部ＰＭによって、半導体チップ１のチップ辺ｅ２１に沿って延在するゲート配線１８ａに接続する。ゲート配線１８ａはチップ辺ｅ１１、ｅ１２において、層間絶縁膜１６に設けたコンタクトホールＣＨを介して、ゲート引き出し電極１３ａにコンタクトし、ゲート電極１３にゲート電位を印加する。
【００８３】
ｐｎ接合ダイオード１２１は、ゲート引き出し電極１３ａと連続する一端が、ゲート引き出し電極１３ａ上に設けられてこれとコンタクトするゲート配線１８ａによって、ゲートパッド電極１８と接続する。一方ｐｎ接合ダイオード１２１の他端は、その上にゲート配線１８ａは配置されず、突起部ＰＭを介して、ソース電極１７と接続する。
【００８４】
また、ｐｎ接合ダイオード１２２は、一端が、突起部ＰＭを介してゲートパッド電極１８に接続し、他端が突起部ＰＭを介してソース電極１７と接続する。つまりｐｎ接合ダイオード１２１とｐｎ接合ダイオード１２２は、ソース電極１７およびゲートパッド電極１８間に並列接続されている。
【００８５】
従って、チップ辺ｅ２１においては４つのｐｎ接合ダイオード１２１〜１２４が並列接続される。また同様にチップ辺ｅ２２において４つのｐｎ接合ダイオード１２５〜１２８が並列接続される。更にこれらはゲートパッド電極１８とソース電極１７が共通であり、すなわち８つのｐｎ接合ダイオード１２１〜１２８が並列接続して、ＭＯＳＦＥＴのゲート−ソース間の保護ダイオード１２ｄが構成される。
【００８６】
また、図５の如く導電層Ｃの幅Ｗ１は、動作領域２１（ゲート電極１３およびチャネル領域４）のパターンによらず、設計できる。従ってトランジスタセルの微細化が進み、ゲート電極１３（チャネル領域４のマスクとなるポリシリコン）の幅Ｗ２が微細になった場合であっても、保護ダイオード１２ｄの幅Ｗ１は、コンタクトホールＣＨの形成に必要な幅を確保することができる。
【００８７】
図６を参照して更に説明する。
【００８８】
図６（Ａ）および図２を参照し、ｐｎ接合ダイオード１２１は、周囲が層間絶縁膜１６により被覆され、層間絶縁膜１６に設けられたコンタクトホールＣＨと突起部ＰＭを介して、一端（ここではｎ型半導体領域１２ｎ）がゲートパッド電極１８と接続し、他端（他のｎ型半導体領域１２ｎ）が突起部ＰＭを介してソース電極１７と接続する。
【００８９】
これにより、図６（Ｂ）の如く、８つのｐｎ接合ダイオード１２１〜１２８が並列接続して、１つの保護ダイオード１２ｄが構成される。保護ダイオード１２ｄはソース端子Ｓ、ゲート端子Ｇ、ドレイン端子Ｄを有するＭＯＳＦＥＴのソース端子Ｓ−ゲート端子Ｇ間に接続する。
【００９０】
尚、ｐｎ接合ダイオード１２１〜１２８のｐｎ接合の直列接続数および、ゲートパッド電極１８およびソース電極１７とのコンタクト位置は一例であり、これらはブレークダウン電圧に応じて適宜選択する。
【００９１】
例えば、図５に示す保護ダイオード１２ｄにおいて、ゲートパッド電極１８とのコンタクトホールＣＨの位置をずらすことにより、ブレークダウン電圧を容易に変更できる。その場合は、コンタクトホールＣＨの位置に合わせて突起部ＰＭを設ける。
【００９２】
また、本実施形態ではゲート電極１３に平行する２つのチップ辺ｅ２１、ｅ２２に保護ダイオード１２ｄを配置した場合を示したが、いずれか一方のチップ辺であってもよい。
【００９３】
図７は、図１１に示す従来の保護ダイオード４３ｄを示している。一般的に保護ダイオード４３ｄは同心円状にｐｎ接合を直列接続して構成される。尚ｐ型半導体領域およびｎ型半導体領域の不純物濃度は、本実施形態と同等とする。
【００９４】
本実施形態のｐｎ接合ダイオード１２１は、図７の破線とハッチングで示す部分に対応する。同心円状にｐｎ接合を形成した保護ダイオード４３ｄでは、最内周のｐｎ接合面積が最も小さく、この接合面積により、逆方向電流の電流容量が決定し、すなわち保護ダイオード４３ｄの耐量が決定する。また、所定のブレークダウン電圧を有するｐｎ接合を同心円状に複数直列接続することにより、ＭＯＳＦＥＴのゲート−ソース間の保護に十分なブレークダウン電圧を確保する。
【００９５】
本実施形態では同一構成の、ｐｎ接合ダイオード１２１〜１２８を並列接続する。つまりｐｎ接合ダイオード１２１の１つのｐｎ接合面積Ｓ２が、同心円状の保護ダイオード４３ｄの最内周のｐｎ接合面積Ｓ１と同等であれば、保護ダイオード１２ｄの耐量において同心円状の保護ダイオード４３ｄと同等の特性が得られる。
【００９６】
また、本実施形態のｐ型半導体領域１２ｐおよびｎ型半導体領域１２ｎの長さＬｐ、Ｌｎがそれぞれ同心円状の保護ダイオード４３ｄの長さＬｐ’、Ｌｎ’と同じ場合、ｐｎ接合ダイオード１２１のｐｎ接合の直列接続数を同心円状の保護ダイオード４３ｄのｐｎ接合の直列接続数と同数にすることにより、同心円状の保護ダイオード４３ｄと同等のブレークダウン電圧を得られる。
【００９７】
このように本実施形態ではｐｎ接合ダイオード１２１のｐｎ接合の直列接続数（ソース電極１７とゲートパッド電極１８とのコンタクトホールＣＨの位置）により保護ダイオード１２ｄのブレークダウン電圧が決定する。
【００９８】
また、ｐｎ接合ダイオード１２１の並列接続数（本実施形態では８つ）により、保護ダイオード１２ｄの電流容量（耐量）が決定する。
【００９９】
従って、保護ダイオード１２ｄの特性に応じて、ｐｎ接合の直列接続数（各電極とのコンタクトホールＣＨの位置）と並列接続数を適宜選択する。
【０１００】
図８から図１０には、本発明の第２の実施形態を示す。図８はトランジスタセルを説明するための一部拡大図である。第２の実施形態はトランジスタセルがトレンチ構造であり、それ以外は図１と同様である。従って、ＭＯＳＦＥＴ１００のチップ平面図は図１を参照し、同一構成要素についての説明は省略する。また、第２実施形態ではトレンチ７内に絶縁膜１１が形成されているが、保護ダイオード１２ｄと各電極との接続を示す平面概略図は図４および図５と同様であるので、これらを参照して説明する。
【０１０１】
図８は層間絶縁膜を省略し、金属電極層を破線で示した平面図であり、図９は図８のｄ−ｄ線断面図、図１０は図８のｅ−ｅ線断面図を示す。
【０１０２】
第１の実施形態はいわゆるゲート電極がプレーナ構造で電流経路が縦型のＭＯＳＦＥＴであるが、第２の実施形態は、トレンチ構造のＭＯＳＦＥＴである。
【０１０３】
図８を参照し、ｎ型半導体基板１の平面パターンにおいて、ストライプ状にトレンチ７を設ける。平面パターンにおいて、ゲート電極１３、チャネル領域４、ソース領域１５、ボディ領域１４は、全てトレンチ７に沿ったストライプ状に形成される。
【０１０４】
この場合もトランジスタセルはストライプ状であり、ゲートパッド電極１８の下方には、トランジスタセルに接続するチャネル領域４およびボディ領域１４を設ける。ソース電極、ゲート配線１８ａのパターンは第１の実施形態と同様である。
【０１０５】
図９を参照し、トレンチ７はチャネル領域４を貫通し、ｎ−型半導体層１ｂに達する深さを有する。この場合、チャネル領域４はｎ型半導体基板１表面に連続して設けられる。トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填ポリシリコンを充填する。
【０１０６】
ソース電極１７下方では、トレンチ７内のポリシリコンは低抵抗化が図られ、ゲート電極１３となる。トレンチ７に隣接したチャネル領域４表面にはｎ＋型のソース領域１５が形成され、隣り合うソース領域１５間のチャネル領域４表面にはｐ＋型のボディ領域１４を設ける。
【０１０７】
ゲート電極１３を被覆して層間絶縁膜１６が設けられ、ソース電極１７は層間絶縁膜１６に設けたコンタクトホールＣＨを介して、ソース領域１５およびボディ領域１４（チャネル領域４）とコンタクトする。
【０１０８】
ゲートパッド電極１８下方のｎ型半導体基板１にもトレンチ７、ゲート電極１３、ボディ領域１４、チャネル領域４が配置されるが、ゲートパッド電極１８とチャネル領域４がコンタクトすることはない。
【０１０９】
ゲートパッド電極１８は、突起部ＰＭおよび層間絶縁膜１６に設けたコンタクトホールＣＨを介して、保護ダイオード１２ｄの一端に接続する。また、ゲートパッド電極１８は、チップ辺ｅ２１において突起部ＰＭによりゲート配線１８ａと接続する。ゲート配線１８ａは、チップ辺ｅ１１、ｅ１２においてゲート引き出し電極１３ａを介して、ゲート電極１３と接続する（図４、図５参照）。
【０１１０】
Ｘ領域のトランジスタセルは、ゲートパッド電極１８を囲みこれと隣接するソース電極１７とコンタクトする。従って、それらの電位は固定され、トランジスタ動作を行う。
【０１１１】
また、ゲートパッド電極１８下方のチャネル領域４はソース電位に固定され、動作領域２１と同等のドレイン−ソース間逆方向耐圧を確保できる。
【０１１２】
ゲート電極１３を囲んでチップ周辺に設けられた導電層Ｃは、チップ辺ｅ１１、ｅ１２においてゲート引き出し電極１３ａが形成される（図５参照）。チップ辺ｅ２１、ｅ２２においては、導電層Ｃにｎ型半導体領域１２ｎとｐ型半導体領域１２ｐが隣接して交互に配置され、ｐｎ接合が形成されるように、不純物の注入あるいはデポジションが行われる。
【０１１３】
このように、それぞれ両端がソース電極１７およびゲートパッド電極１８に接続した４つのｐｎ接合ダイオード１２１、１２２、１２３、１２４が並列接続して、１つの保護ダイオード１２ｄが構成され、ＭＯＳＦＥＴのソース−ゲート間に接続する。
【０１１４】
第２の実施形態では、ゲート電極１３をトレンチ構造にすることにより、第１の実施形態と比較して動作領域２１に配置するトランジスタセルを増加させることができ、セル密度を向上させることができる。
【０１１５】
また、本発明の実施の形態は、ｎチャネル型ＭＯＳＦＥＴで説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴ、またはＭＯＳＦＥＴのｎ＋（ｐ＋）型半導体基板の下方にｐ型（ｎ型）基板を配置したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）でも同様の効果が得られる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の半導体装置の平面図である。
【図２】本発明の半導体装置の断面図である。
【図３】本発明の半導体装置の断面図である。
【図４】本発明の半導体装置の平面概要図である。
【図５】本発明の半導体装置の拡大平面図である。
【図６】本発明の半導体装置の（Ａ）断面図、（Ｂ）回路図である。
【図７】従来および本発明の保護ダイオードを説明する平面図である。
【図８】本発明の半導体装置を説明する平面図である。
【図９】本発明の半導体装置を説明する断面図である。
【図１０】本発明の半導体装置を説明する断面図である。
【図１１】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図１２】従来の半導体装置を説明する（Ａ）斜視図、（Ｂ）平面図である。
【符号の説明】
【０１１７】
１      半導体基板
１ａ    ｎ＋型シリコン半導体基板
１ｂ    ｎ−型エピタキシャル層
４      チャネル領域
７      トレンチ
１１      ゲート絶縁膜
１２ｄ    保護ダイオード
１２１、１２２、１２３、１２４    ｐｎ接合ダイオード        
１２５、１２６、１２７、１２８    ｐｎ接合ダイオード        
１３      ゲート電極
１３ａ    ゲート引き出し電極
１４      ボディ領域
１５      ソース領域
１６      層間絶縁膜
１７      ソース電極
１８      ゲートパッド電極
１８ａ    ゲート配線
２１      動作領域
２２      ガードリング
２９      ｐ＋型不純物領域
３１      半導体基板
３１ａ    ｎ＋型シリコン半導体基板
３１ｂ    ｎ−型エピタキシャル層
３４      チャネル領域
４１      ゲート絶縁膜
４３      ゲート電極
４５      ソース領域
４６      層間絶縁膜
４７      ソース電極
４８      ゲートパッド電極
４９      ｐ＋型不純物領域
５１      動作領域
Ｃ        導電層
ＣＨ      コンタクトホール
ＰＭ      突起部
【図１】
0005511124.tif 000002
【図２】
0005511124.tif 000003
【図３】
0005511124.tif 000004
【図４】
0005511124.tif 000005
【図５】
0005511124.tif 000006
【図６】
0005511124.tif 000007
【図７】
0005511124.tif 000008
【図８】
0005511124.tif 000009
【図９】
0005511124.tif 000010
【図１０】
0005511124.tif 000011
【図１１】
0005511124.tif 000012
【図１２】
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