(57)【特許請求の範囲】
【請求項１】
ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）およびプレーナ型ＭＯＳＦＥＴを備える半導体装置を製造する方法であって、
第１導電型の基板上に、エピタキシャル成長法により、前記基板よりも不純物濃度が低い第１導電型の第１半導体層を形成する工程と、
前記第１半導体層の表面における前記ＶＤＭＯＳＦＥＴのボディ領域となる部分に、ボディ領域用凹部を形成する工程と、
エピタキシャル成長法またはＣＶＤ（Chemical Vapor Deposition）法により、前記ボディ領域用凹部に、第２導電型の第２半導体層を埋設することにより、当該第２半導体層からなるボディ領域を形成する工程と、
前記第１半導体層の前記表面から前記ボディ領域を貫通するトレンチを形成する工程と、
ゲート絶縁膜を介して前記トレンチにゲート電極を埋設する工程とを含む、半導体装置の製造方法。
【請求項２】
前記第１半導体層の表面における前記プレーナ型ＭＯＳＦＥＴのウェル領域となる部分に、ウェル領域用凹部を形成する工程を含み、
前記第２半導体層を埋設する工程では、前記ボディ領域用凹部への前記第２半導体層の埋設と並行して、前記ウェル領域用凹部に、前記第２半導体層が埋設される、請求項１に記載の半導体装置の製造方法。
【請求項３】
ＶＤＭＯＳＦＥＴおよびプレーナ型ＭＯＳＦＥＴを備える半導体装置を製造する方法であって、
エピタキシャル成長法により、第１導電型の第１半導体層を形成する工程と、
エピタキシャル成長法またはＣＶＤ法により、前記第１半導体層上に、第２導電型の第２半導体層を形成する工程と、
前記第２半導体層に第１導電型の不純物を選択的に注入することにより、前記ＶＤＭＯＳＦＥＴの第２導電型のボディ領域と前記プレーナ型ＭＯＳＦＥＴの第２導電型のウェル領域とを分離して形成する工程とを含む、半導体装置の製造方法。
【請求項４】
ＶＤＭＯＳＦＥＴおよびプレーナ型ＭＯＳＦＥＴを備える半導体装置であって、
第１導電型の基板と、
前記基板上に形成された、前記基板よりも不純物濃度が低い第１導電型の半導体層と、
前記ＶＤＭＯＳＦＥＴが形成される第１素子形成領域において、前記半導体層の表層部に形成されたボディ領域用凹部に埋設された第２導電型のボディ領域と、
前記プレーナ型ＭＯＳＦＥＴが形成される前記第２素子形成領域において、前記半導体層の表層部に形成された第２導電型のウェル領域と、
前記半導体層の表面から前記ボディ領域を貫通するトレンチと、
ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、
前記ボディ領域および前記ウェル領域は、同じ不純物濃度プロファイルを有し、それぞれ深さ方向においてほぼ均一な不純物濃度を有している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）とプレーナ型ＭＯＳＦＥＴとが混載された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、高耐圧ＭＯＳＦＥＴとして、トレンチゲート構造を採用したＶＤＭＯＳＦＥＴが知られている。
図６は、トレンチゲート構造を採用したＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、Ｎ＋型基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表層部には、Ｐ−型のボディ領域１０４が形成されている。
【０００３】
エピタキシャル層１０３には、トレンチ１０５がその表面から掘り下がって形成されている。トレンチ１０５は、ボディ領域１０４を貫通し、その最深部がボディ領域１０４の下方のエピタキシャル層１０３に達している。トレンチ１０５内には、ゲート絶縁膜１０６を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０７が埋設されている。
【０００４】
また、ボディ領域１０４の表層部には、トレンチ１０５に沿って、Ｎ＋型のソース領域１０８が形成されている。Ｎ＋型ソース領域１０８には、Ｐ＋型のボディコンタクト領域１０９がＮ＋型ソース領域１０８を貫通して形成されている。
Ｎ＋型基板１０２の裏面には、ドレイン電極１１０が形成されている。
ソース領域１０８およびボディコンタクト領域１０９を接地し、ドレイン電極１１０に適当な大きさの正電圧を印加しつつ、ゲート電極１０７の電位を制御することにより、ボディ領域１０４におけるゲート絶縁膜１０６との界面近傍にチャネルを形成して、ソース領域１０８とドレイン電極１１０との間に電流を流すことができる。
【特許文献１】特開２００５−２３５９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ボディ領域１０４は、エピタキシャル層１０３にその表面からＰ型不純物（イオン）を注入した後、そのＰ型不純物をドライブイン拡散させることにより形成される。そのため、ボディ領域１０４は、その下方のエピタキシャル層１０３との界面付近におけるＰ型不純物濃度が極めて低く、表層側のＰ型不純物濃度が高くなるような不純物濃度プロファイルを有する。したがって、空乏層がソース領域１０８に向かって大きく広がり、いわゆるパンチスルーが発生しやすい。
【０００６】
しかしながら、ＶＤＭＯＳＦＥＴがプレーナ型ＭＯＳＦＥＴとＮ＋型基板１０２上に混載される場合、ボディ領域１０４となる部分を選択的にＰ型にしなければならないため、エピタキシャル層１０３へのＰ型不純物の注入および拡散によりボディ領域１０４を形成せざるを得ないのが現状である。
そこで、本発明の目的は、プレーナ型ＭＯＳＦＥＴと混載されるＶＤＭＯＳＦＥＴのボディ領域を、その底部においても表層部とほぼ同じ不純物濃度を有するように形成することができる、半導体装置の製造方法およびこの製造方法により製造される半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための請求項１記載の発明は、ＶＤＭＯＳＦＥＴおよびプレーナ型ＭＯＳＦＥＴを備える半導体装置を製造する方法であって、第１導電型の基板上に、エピタキシャル成長法により、前記基板よりも不純物濃度が低い第１導電型の第１半導体層を形成する工程と、前記第１半導体層の表面における前記ＶＤＭＯＳＦＥＴのボディ領域となる部分に、ボディ領域用凹部を形成する工程と、エピタキシャル成長法またはＣＶＤ（Chemical Vapor Deposition）法により、前記ボディ領域用凹部に、第２導電型の第２半導体層を埋設することにより、当該第２半導体層からなるボディ領域を形成する工程と、前記第１半導体層の前記表面から前記ボディ領域を貫通するトレンチを形成する工程と、ゲート絶縁膜を介して前記トレンチにゲート電極を埋設する工程とを含む、半導体装置の製造方法である。
【０００８】
この製造方法では、第１導電型の第１半導体層が形成された後、その第１半導体層の表面におけるＶＤＭＯＳＦＥＴのボディ領域となる部分に、ボディ領域用凹部が形成される。その後、エピタキシャル成長法またはＣＶＤ法により、ボディ領域用凹部に、第２導電型の第２半導体層が埋設される。これにより、第１半導体層の表層部に、ボディ領域用凹部に埋設された第２半導体層からなるボディ領域が得られる。
【０００９】
第２半導体層は、エピタキシャル成長法またはＣＶＤ法により形成されるので、その深さ方向（層厚方向）においてほぼ均一な不純物濃度を有する。したがって、第２半導体層からなるボディ領域は、その底部においても表層部とほぼ同じ不純物濃度を有する。ボディ領域を不純物の注入および拡散により形成する場合と比較して、ボディ領域のピーク濃度（不純物濃度のピーク値）を上げることなく、底部の不純物濃度を高く確保することができる。その結果、第１導電型の第１半導体層と第２導電型のボディ領域との界面からボディ領域側への空乏層の広がりを抑制することができるので、ボディ領域に生じる空乏層の幅（深さ）を小さくすることができる。
【００１０】
そして、ボディ領域に生じる空乏層の幅を小さくすることができる分、ボディ領域の深さを小さくすることができる。これにより、ボディ領域を貫通して形成されるトレンチの深さを小さくすることができるので、トレンチの上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。また、チャネル長（ゲート長）を小さくすることができるので、ＶＤＭＯＳＦＥＴのオン抵抗を低減させることができる。
【００１１】
請求項２に記載のように、前記第１半導体層の表面における前記プレーナ型ＭＯＳＦＥＴのウェル領域となる部分にウェル領域用凹部を形成する工程を含み、前記第２半導体層を埋設する工程では、前記ボディ領域用凹部への前記第２半導体層の埋設と並行して、前記ウェル領域用凹部に前記第２半導体層が埋設されてもよい。この場合、プレーナ型ＭＯＳＦＥＴのウェル領域をＶＤＭＯＳＦＥＴのボディ領域と同一工程で形成することができる。
【００１２】
請求項３に記載の発明は、ＶＤＭＯＳＦＥＴおよびプレーナ型ＭＯＳＦＥＴを備える半導体装置を製造する方法であって、エピタキシャル成長法により、第１導電型の第１半導体層を形成する工程と、エピタキシャル成長法またはＣＶＤ法により、前記第１半導体層上に第２導電型の第２半導体層を形成する工程と、前記第２半導体層に第１導電型の不純物を選択的に注入することにより、前記ＶＤＭＯＳＦＥＴの第２導電型のボディ領域と前記プレーナ型ＭＯＳＦＥＴの第２導電型のウェル領域とを分離して形成する工程とを含む、半導体装置の製造方法である。
【００１３】
この製造方法では、第１導電型の第１半導体層が形成された後、エピタキシャル成長法またはＣＶＤ法により、第１半導体層上に第２導電型の第２半導体層が形成される。その後、第２半導体層に第１導電型の不純物が選択的に注入されることにより、ＶＤＭＯＳＦＥＴの第２導電型のボディ領域とプレーナ型ＭＯＳＦＥＴの第２導電型のウェル領域とが分離して形成される。
【００１４】
第２半導体層は、エピタキシャル成長法またはＣＶＤ法により形成されるので、その深さ方向（層厚方向）においてほぼ均一な不純物濃度を有する。したがって、第２半導体層の一部からなるボディ領域は、その底部においても表層部とほぼ同じ不純物濃度を有する。ボディ領域を不純物の注入および拡散により形成する場合と比較して、ボディ領域のピーク濃度（不純物濃度のピーク値）を上げることなく、底部の不純物濃度を高く確保することができる。その結果、第１導電型の第１半導体層と第２導電型のボディ領域との界面からボディ領域側への空乏層の広がりを抑制することができるので、ボディ領域に生じる空乏層の幅（深さ）を小さくすることができる。
【００１５】
そして、ボディ領域に生じる空乏層の幅を小さくすることができる分、ボディ領域の深さを小さくすることができる。これにより、ボディ領域を貫通して形成されるトレンチの深さを小さくすることができるので、トレンチの上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。また、チャネル長（ゲート長）を小さくすることができるので、ＶＤＭＯＳＦＥＴのオン抵抗を低減させることができる。
【００１６】
また、プレーナ型ＭＯＳＦＥＴのウェル領域をＶＤＭＯＳＦＥＴのボディ領域と同一工程で形成することができるので、製造工程の簡素化を図ることができる。
請求項４に記載の半導体装置は、ＶＤＭＯＳＦＥＴおよびプレーナ型ＭＯＳＦＥＴを備える半導体装置であって、第１導電型の基板と、前記基板上に形成された、前記基板よりも不純物濃度が低い第１導電型の半導体層と、前記ＶＤＭＯＳＦＥＴが形成される第１素子形成領域において、前記半導体層の表層部に形成されたボディ領域用凹部に埋設された第２導電型のボディ領域と、前記プレーナ型ＭＯＳＦＥＴが形成される前記第２素子形成領域において、前記半導体層の表層部に形成された第２導電型のウェル領域と、前記半導体層の表面から前記ボディ領域を貫通するトレンチと、ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、前記ボディ領域および前記ウェル領域は、同じ不純物濃度プロファイルを有し、それぞれ深さ方向においてほぼ均一な不純物濃度を有している。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、シリコンからなるＮ＋型（高濃度Ｎ型）の半導体基板２上に、ＶＤＭＯＳＦＥＴ３と、プレーナ型ＮＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）４と、プレーナ型ＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）５とを備えている。
【００１８】
半導体基板２上には、シリコンからなるＮ−型のエピタキシャル層６が形成されている。エピタキシャル層６の表面には、ＶＤＭＯＳ形成領域７とＣＭＯＳ形成領域８とを分離するためのＬＯＣＯＳ酸化膜１０が形成されている。
ＶＤＭＯＳＦＥＴ３は、ＶＤＭＯＳ形成領域７に形成されている。ＶＤＭＯＳ形成領域７において、エピタキシャル層６の表層部には、Ｐ型のボディ領域９が形成されている。また、ＶＤＭＯＳ形成領域７において、エピタキシャル層６には、トレンチ１１がその表面から掘り下がって形成されている。トレンチ１１は、ボディ領域９を貫通し、その最深部がボディ領域９の下方のエピタキシャル層６に達している。また、トレンチ１１は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。トレンチ１１内には、その内面全域を覆うように、ゲート絶縁膜１２が形成されている。そして、ゲート絶縁膜１２の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ１１内にゲート電極１３が埋設されている。
【００１９】
また、ボディ領域９の表層部には、各トレンチ１１に対してゲート幅と直交する方向（図１における左右方向）の少なくとも一方側に、Ｎ＋型のソース領域１４が形成されている。ソース領域１４は、トレンチ１１に沿ってゲート幅に沿う方向に延びている。また、ゲート幅と直交する方向におけるソース領域１４の中央部には、Ｐ＋型のボディコンタクト領域１５がソース領域１４を貫通して形成されている。
【００２０】
プレーナ型ＮＭＯＳＦＥＴ４およびプレーナ型ＰＭＯＳＦＥＴ５は、ＣＭＯＳ形成領域８内に形成されている。具体的には、ＣＭＯＳ形成領域８において、エピタキシャル層６の表面には、ＮＭＯＳ形成領域１６およびＰＭＯＳ形成領域１７を分離するためのＬＯＣＯＳ酸化膜１８が形成されており、プレーナ型ＮＭＯＳＦＥＴ４およびプレーナ型ＰＭＯＳＦＥＴ５は、それぞれＮＭＯＳ形成領域１６およびＰＭＯＳ形成領域１７に形成されている。
【００２１】
ＣＭＯＳ形成領域８には、エピタキシャル層６の表層部に、Ｐ型のディープウェル領域１９が形成されている。ディープウェル領域１９は、ボディ領域９よりも大きな深さを有している。
ＮＭＯＳ形成領域１６において、ディープウェル領域１９の表層部には、Ｐ型ウェル２０が形成されている。このＰ型ウェル２０の表層部には、チャネル領域２１を挟んで、Ｎ＋型のソース領域２２およびドレイン領域２３が形成されている。
【００２２】
チャネル領域２１上には、ＳｉＯ２からなるゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極２５が形成されている。
ＰＭＯＳ形成領域１７において、ディープウェル領域１９の表層部には、Ｎ型ウェル２６が形成されている。このＮ型ウェル２６の表層部には、チャネル領域２７を挟んで、Ｐ＋型のソース領域２８およびドレイン領域２９が形成されている。
【００２３】
チャネル領域２７上には、ＳｉＯ２からなるゲート絶縁膜３０が形成されている。ゲート絶縁膜３０上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極３１が形成されている。
図２Ａ〜２Ｍは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、半導体基板２上にエピタキシャル層６が形成される。
【００２４】
次に、図２Ｂに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＶＤＭＯＳ形成領域７に対向する開口を有するハードマスク３２が形成される。
その後、ハードマスク３２を利用して、エピタキシャル層６がエッチングされることにより、図２Ｃに示すように、ボディ領域用凹部３３が形成される。
次いで、図２Ｄに示すように、エピタキシャル成長法により、ボディ領域用凹部３３およびハードマスク３２上に、Ｐ型不純物がドーピングされたシリコンからなる半導体層３４が形成される。ボディ領域用凹部３３は、半導体層３４により埋め尽くされる。
【００２５】
その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、半導体層３４およびハードマスク３２が、エピタキシャル層６の表面が露出するまで研磨される。これにより、図２Ｅに示すように、半導体層３４におけるボディ領域用凹部３３外の部分およびハードマスク３２が除去され、ボディ領域用凹部３３に埋設されたボディ領域９としての半導体層３４が得られる。
【００２６】
次に、図２Ｆに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、エピタキシャル層６およびボディ領域９上に、ＬＯＣＯＳ酸化膜１０，１８を形成すべき部分に対向する開口を有するＳｉＮ膜３５が形成される。
その後、図２Ｇに示すように、ＬＯＣＯＳ法により、エピタキシャル層６およびボディ領域９の表面に、ＬＯＣＯＳ酸化膜１０，１８が選択的に形成される。ＳｉＮ膜３５は、ＬＯＣＯＳ酸化膜１０，１８の形成後に除去される。
【００２７】
次いで、ＣＶＤ法により、エピタキシャル層６およびボディ領域９の表面に、ＳｉＮ層が形成される。このＳｉＮ層が、フォトリソグラフィ技術によりパターニングされることによって、図２Ｈに示すように、各トレンチ１１を形成すべき部分に対向する開口を有するハードマスク３６が形成される。その後、ハードマスク３６を利用して、エピタキシャル層６がエッチングされることにより、各トレンチ１１が形成される。
【００２８】
次に、図２Ｉに示すように、エピタキシャル層６上にハードマスク３６を残したまま、熱酸化処理が行われることにより、トレンチ１１の内面に、ゲート絶縁膜１２が形成される。
次いで、ＣＶＤ法により、ゲート絶縁膜１２上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層（図示せず）が形成される。トレンチ１１内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチバックによって、ポリシリコンの堆積層のトレンチ１１外に存在する部分が除去される。これにより、図２Ｊに示すように、ゲート絶縁膜１２を介してトレンチ１１に埋設されたゲート電極１３が得られる。また、ハードマスク３６は、ゲート電極１３の形成後に除去される。これにより、エピタキシャル層６の表面が露出する。
【００２９】
その後、図２Ｋに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＣＭＯＳ形成領域８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物が注入されることにより、ディープウェル領域１９が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００３０】
次いで、図２Ｌに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＰＭＯＳ形成領域１７に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＮ型不純物が注入されることにより、Ｎ型ウェル２６が形成される。レジスト膜は、Ｎ型不純物の注入後に除去される。つづいて、フォトリソグラフィ技術により、エピタキシャル層６上に、ＮＭＯＳ形成領域１６に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物が注入されることにより、Ｐ型ウェル２０が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００３１】
その後、熱酸化処理を行うことにより、エピタキシャル層６の表面上に、ＳｉＯ２膜（図示せず）が形成される。次いで、熱ＣＶＤ法により、ＳｉＯ２膜上に、ポリシリコン膜（図示せず）が形成される。この後、フォトリソグラフィ技術およびエッチング技術によって、ＳｉＯ２膜およびポリシリコン膜が選択的に除去される。これにより、図２Ｍに示すように、ゲート絶縁膜２４，３０およびゲート電極２５，３１が形成される。
【００３２】
この後、ソース領域１４，２２およびドレイン領域２３を形成すべき部分に、Ｎ型不純物が高濃度に注入される。また、ボディコンタクト領域１５、ソース領域２８およびドレイン領域２９を形成すべき部分に、Ｐ型不純物が高濃度に注入される。これにより、ソース領域１４，２２，２８、ドレイン領域２３，２９およびボディコンタクト領域１３が形成される。
【００３３】
以上の過程を経て、図１に示す構造の半導体装置が得られる。
この製造方法によれば、半導体層３４は、エピタキシャル成長法により形成されるので、その深さ方向（層厚方向）においてほぼ均一な不純物濃度を有する。したがって、半導体層３４からなるボディ領域９は、その底部においても表層部とほぼ同じ不純物濃度を有する。ボディ領域９を不純物の注入および拡散により形成する場合と比較して、ボディ領域９のピーク濃度（不純物濃度のピーク値）を上げることなく、底部の不純物濃度を高く確保することができる。その結果、Ｎ−型のエピタキシャル層６とＰ型のボディ領域９との界面からボディ領域９側への空乏層の広がりを抑制することができるので、ボディ領域９に生じる空乏層の幅（深さ）を小さくすることができる。
【００３４】
そして、ボディ領域９に生じる空乏層の幅を小さくすることができる分、ボディ領域９の深さを小さくすることができる。これにより、ボディ領域９を貫通して形成されるトレンチ１１の深さを小さくすることができるので、トレンチ１１の上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。また、チャネル長（ゲート長）を小さくすることができるので、ＶＤＭＯＳＦＥＴ３のオン抵抗を低減させることができる。
【００３５】
図３Ａ〜３Ｍは、半導体装置１の他の製造方法を工程順に示す図解的な断面図である。
まず、図３Ａに示すように、エピタキシャル成長法により、半導体基板２上にエピタキシャル層６が形成される。
次に、図３Ｂに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＶＤＭＯＳ形成領域７およびＮＭＯＳ形成領域１６に対向する開口を有するハードマスク３７が形成される。
【００３６】
その後、ハードマスク３７を利用して、エピタキシャル層６がエッチングされることにより、図３Ｃに示すように、ボディ領域用凹部３８およびＰ型ウェル用凹部３９が形成される。
次いで、図３Ｄに示すように、エピタキシャル成長法により、ボディ領域用凹部３８、Ｐ型ウェル用凹部３９およびハードマスク３７上に、Ｐ型不純物がドーピングされたシリコンからなる半導体層４０が形成される。
【００３７】
その後、ＣＭＰ法により、半導体層４０およびハードマスク３７が、エピタキシャル層６の表面が露出するまで研磨される。これにより、図３Ｅに示すように、半導体層４０におけるボディ領域用凹部３８およびＰ型ウェル用凹部３９外の部分およびハードマスク３７が除去され、ボディ領域用凹部３８に埋設されたボディ領域９ならびにＰ型ウェル用凹部３９に埋設されたＰ型ウェル２０が得られる。
【００３８】
次に、図３Ｆに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、エピタキシャル層６、ボディ領域９およびＰ型ウェル２０上に、ＬＯＣＯＳ酸化膜１０，１８を形成すべき部分に対向する開口を有するＳｉＮ膜４１が形成される。
その後、図３Ｇに示すように、ＬＯＣＯＳ法により、エピタキシャル層６、ボディ領域９およびＰ型ウェル２０の表面に、ＬＯＣＯＳ酸化膜１０，１８が選択的に形成される。ＳｉＮ膜４１は、ＬＯＣＯＳ酸化膜１０，１８の形成後に除去される。
【００３９】
次いで、ＣＶＤ法により、エピタキシャル層６およびボディ領域９の表面に、ＳｉＮ層が形成される。このＳｉＮ層が、フォトリソグラフィ技術によりパターニングされることによって、図３Ｈに示すように、各トレンチ１１を形成すべき部分に対向する開口を有するハードマスク４２が形成される。その後、ハードマスク４２を利用して、エピタキシャル層６がエッチングされることにより、各トレンチ１１が形成される。
【００４０】
次に、図３Ｉに示すように、エピタキシャル層６上にハードマスク４２を残したまま、熱酸化処理が行われることにより、トレンチ１１の内面に、ゲート絶縁膜１２が形成される。
次いで、ＣＶＤ法により、ゲート絶縁膜１２上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層（図示せず）が形成される。トレンチ１１内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチバックによって、ポリシリコンの堆積層のトレンチ１１外に存在する部分が除去される。これにより、図３Ｊに示すように、ゲート絶縁膜１２を介してトレンチ１１に埋設されたゲート電極１３が得られる。また、ハードマスク４２は、ゲート電極１３の形成後に除去される。これにより、エピタキシャル層６の表面が露出する。
【００４１】
その後、図３Ｋに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＣＭＯＳ形成領域８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＰ型不純物が注入されることにより、ディープウェル領域１９が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００４２】
次いで、図３Ｌに示すように、フォトリソグラフィ技術により、エピタキシャル層６上に、ＰＭＯＳ形成領域１７に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、エピタキシャル層６にその表面からＮ型不純物が注入されることにより、Ｎ型ウェル２６が形成される。レジスト膜は、Ｎ型不純物の注入後に除去される。
【００４３】
その後、熱酸化処理を行うことにより、エピタキシャル層６の表面上に、ＳｉＯ２膜（図示せず）が形成される。次いで、熱ＣＶＤ法により、ＳｉＯ２膜上に、ポリシリコン膜（図示せず）が形成される。この後、フォトリソグラフィ技術およびエッチング技術によって、ＳｉＯ２膜およびポリシリコン膜が選択的に除去される。これにより、図３Ｍに示すように、ゲート絶縁膜２４，３０およびゲート電極２５，３１が形成される。
【００４４】
この後、ソース領域１４，２２およびドレイン領域２３を形成すべき部分に、Ｎ型不純物が高濃度に注入される。また、ボディコンタクト領域１５、ソース領域２８およびドレイン領域２９を形成すべき部分に、Ｐ型不純物が高濃度に注入される。これにより、ソース領域１４，２２，２８、ドレイン領域２３，２９およびボディコンタクト領域１３が形成される。
【００４５】
以上の過程を経て、図１に示す構造の半導体装置が得られる。
この製造方法によれば、プレーナ型ＮＭＯＳＦＥＴ４のＰ型ウェル２０をＶＤＭＯＳＦＥＴ３のボディ領域９と同一工程で形成することができる。
図４は、本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置５１は、シリコンからなるＮ＋型の半導体基板５２上に、ＶＤＭＯＳＦＥＴ５３と、プレーナ型ＮＭＯＳＦＥＴ５４と、プレーナ型ＰＭＯＳＦＥＴ５５とを備えている。
【００４６】
半導体基板５２上には、シリコンからなるＮ−型の第１エピタキシャル層５６が形成されている。第１エピタキシャル層５６上には、シリコンからなるＰ型の第２エピタキシャル層５７が形成されている。第２エピタキシャル層５７の表面には、ＶＤＭＯＳ形成領域５８とＣＭＯＳ形成領域５９とを分離するためのＬＯＣＯＳ酸化膜６０が形成されている。ＬＯＣＯＳ酸化膜６０の下方には、第２エピタキシャル層５７の全厚にわたってＮ型の分離領域８８が形成されている。
【００４７】
ＶＤＭＯＳＦＥＴ５３は、ＶＤＭＯＳ形成領域５８に形成されている。ＶＤＭＯＳ形成領域５８において、第２エピタキシャル層５７は、Ｐ型のボディ領域６１をなしている。また、ＶＤＭＯＳ形成領域５８において、ボディ領域６１には、トレンチ６２がその表面から掘り下がって形成されている。トレンチ６２は、ボディ領域６１を貫通し、その最深部がボディ領域６１の下方の第１エピタキシャル層５６に達している。また、トレンチ６２は、図４における左右方向に一定の間隔を空けて複数形成され、それぞれ図４の紙面と直交する方向（ゲート幅に沿う方向）に延びている。トレンチ６２内には、その内面全域を覆うように、ゲート絶縁膜６３が形成されている。そして、ゲート絶縁膜６３の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ６２内にゲート電極６４が埋設されている。
【００４８】
また、ボディ領域６１の表層部には、各トレンチ６２に対してゲート幅と直交する方向（図４における左右方向）の少なくとも一方側に、Ｎ＋型のソース領域６５が形成されている。ソース領域６５は、トレンチ６２に沿ってゲート幅に沿う方向に延びている。また、ゲート幅と直交する方向におけるソース領域６５の中央部には、Ｐ＋型のボディコンタクト領域６６がソース領域６５を貫通して形成されている。
【００４９】
プレーナ型ＮＭＯＳＦＥＴ５４およびプレーナ型ＰＭＯＳＦＥＴ５５は、ＣＭＯＳ形成領域５９内に形成されている。具体的には、ＣＭＯＳ形成領域５９において、第２エピタキシャル層５７の表面には、ＮＭＯＳ形成領域６７およびＰＭＯＳ形成領域６８を分離するためのＬＯＣＯＳ酸化膜６９が形成されており、プレーナ型ＮＭＯＳＦＥＴ５４およびプレーナ型ＰＭＯＳＦＥＴ５５は、それぞれＮＭＯＳ形成領域６７およびＰＭＯＳ形成領域６８に形成されている。
【００５０】
ＣＭＯＳ形成領域５９には、第１エピタキシャル層５６の表層部に、Ｐ型のディープウェル領域７０が形成されている。
ＮＭＯＳ形成領域６７において、第２エピタキシャル層５７は、Ｐ型ウェル７１をなしている。このＰ型ウェル７１の表層部には、チャネル領域７２を挟んで、Ｎ＋型のソース領域７３およびドレイン領域７４が形成されている。
【００５１】
チャネル領域７２上には、ＳｉＯ２からなるゲート絶縁膜７５が形成されている。ゲート絶縁膜７５上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極７６が形成されている。
ＰＭＯＳ形成領域６８において、第２エピタキシャル層５７には、Ｎ型ウェル７７が第２エピタキシャル層５７の全厚にわたって形成されている。このＮ型ウェル７７の表層部には、チャネル領域７８を挟んで、Ｐ＋型のソース領域７９およびドレイン領域８０が形成されている。
【００５２】
チャネル領域７８上には、ＳｉＯ２からなるゲート絶縁膜８１が形成されている。ゲート絶縁膜８１上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極８２が形成されている。
図５Ａ〜５Ｊは、半導体装置５１の製造方法を工程順に示す図解的な断面図である。
まず、図５Ａに示すように、エピタキシャル成長法により、半導体基板５２上に第１エピタキシャル層５６が形成される。
【００５３】
次に、図５Ｂに示すように、エピタキシャル成長法により、第１エピタキシャル層５６上に第２エピタキシャル層５７が形成される。
その後、図５Ｃに示すように、ＣＶＤ法により、第２エピタキシャル層５７上に、ＬＯＣＯＳ酸化膜６０，６９を形成すべき部分に対向する開口を有するＳｉＮ膜８３が形成される。次に、ＣＶＤ法により、第２エピタキシャル層５７およびＳｉＮ膜８３上に、ＶＤＭＯＳ形成領域５８およびＮＭＯＳ形成領域６７と対向する領域分離用膜８４が形成される。この領域分離膜８４をマスクとして、第２エピタキシャル層５７にその表面からＮ型の不純物が注入される。
【００５４】
これにより、図５Ｄに示すように、第２エピタキシャル層５７に、分離領域８８が形成される。この分離領域８８によって、第２エピタキシャル層５７は、ボディ領域６１とＰ型ウェル７１を含む領域とに分離される。領域分離用膜８４は、ボディ領域６１およびＰ型ウェル７１の分離後に除去される。その後、ＬＯＣＯＳ法により、第２エピタキシャル層５７の表面に、ＬＯＣＯＳ酸化膜６０，６９が選択的に形成される。ＳｉＮ膜８３は、ＬＯＣＯＳ酸化膜６０，６９の形成後に除去される。
【００５５】
次いで、ＣＶＤ法により、第２エピタキシャル層５７の表面に、ＳｉＮ層が形成される。このＳｉＮ層が、フォトリソグラフィ技術によりパターニングされることによって、図５Ｅに示すように、各トレンチ６２を形成すべき部分に対向する開口を有するハードマスク８５が形成される。その後、ハードマスク８５を利用して、第２エピタキシャル層５７および第１エピタキシャル層５６がエッチングされることにより、各トレンチ６２が形成される。
【００５６】
次に、図５Ｆに示すように、第２エピタキシャル層５７上にハードマスク８５を残したまま、熱酸化処理が行われることにより、トレンチ６２の内面に、ゲート絶縁膜６３が形成される。
次いで、ＣＶＤ法により、ゲート絶縁膜６３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層（図示せず）が形成される。トレンチ６２内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチバックによって、ポリシリコンの堆積層のトレンチ６２外に存在する部分が除去される。これにより、図５Ｇに示すように、ゲート絶縁膜６３を介してトレンチ６２に埋設されたゲート電極６４が得られる。また、ハードマスク８５は、ゲート電極６４の形成後に除去される。これにより、第２エピタキシャル層５７の表面が露出する。
【００５７】
その後、図５Ｈに示すように、フォトリソグラフィ技術により、第２エピタキシャル層５７上に、ＣＭＯＳ形成領域５９に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、第２エピタキシャル層５７の表面からＰ型不純物が注入されることにより、ディープウェル領域７０が形成される。レジスト膜は、Ｐ型不純物の注入後に除去される。
【００５８】
次いで、図５Ｉに示すように、フォトリソグラフィ技術により、第２エピタキシャル層５７上に、ＰＭＯＳ形成領域６８に対向する開口を有するレジスト膜（図示せず）が形成される。そして、レジスト膜をマスクとして、第２エピタキシャル層５７にその表面からＮ型不純物が注入されることにより、Ｎ型ウェル７７が形成される。レジスト膜は、Ｎ型不純物の注入後に除去される。
【００５９】
その後、熱酸化処理を行うことにより、第２エピタキシャル層５７の表面上に、ＳｉＯ２膜（図示せず）が形成される。次いで、熱ＣＶＤ法により、ＳｉＯ２膜上に、ポリシリコン膜（図示せず）が形成される。この後、フォトリソグラフィ技術およびエッチング技術によって、ＳｉＯ２膜およびポリシリコン膜が選択的に除去される。これにより、図５Ｊに示すように、ゲート絶縁膜７５，８１およびゲート電極７６，８２が形成される。
【００６０】
この後、ソース領域６５，７３およびドレイン領域７４を形成すべき部分に、Ｎ型不純物が高濃度に注入される。また、ボディコンタクト領域６６、ソース領域７９およびドレイン領域８０を形成すべき部分に、Ｐ型不純物が高濃度に注入される。これにより、ソース領域６５，７３，７９、ドレイン領域７４，８０およびボディコンタクト領域６６が形成される。
【００６１】
以上の過程を経て、図４に示す構造の半導体装置が得られる。
この製造方法では、Ｎ−型の第１エピタキシャル層５６が形成された後、エピタキシャル成長法により、第１エピタキシャル層５６上にＰ型の第２エピタキシャル層５７が形成される。その後、第２エピタキシャル層５７にＮ型の不純物が選択的に注入されることにより、ＶＤＭＯＳＦＥＴ５３のＰ型のボディ領域６１とプレーナ型ＮＭＯＳＦＥＴ５４のＰ型ウェル７１とが分離して形成される。
【００６２】
第２エピタキシャル層５７は、エピタキシャル成長法により形成されるので、その深さ方向（層厚方向）においてほぼ均一な不純物濃度を有する。したがって、第２エピタキシャル層５７の一部からなるボディ領域６１は、その底部においても表層部とほぼ同じ不純物濃度を有する。ボディ領域６１を不純物の注入および拡散により形成する場合と比較して、ボディ領域６１のピーク濃度（不純物濃度のピーク値）を上げることなく、底部の不純物濃度を高く確保することができる。その結果、Ｎ型の第１エピタキシャル層５６とＰ型のボディ領域６１との界面からボディ領域６１側への空乏層の広がりを抑制することができるので、ボディ領域６１に生じる空乏層の幅（深さ）を小さくすることができる。
【００６３】
そして、ボディ領域６１に生じる空乏層の幅を小さくすることができる分、ボディ領域６１の深さを小さくすることができる。これにより、ボディ領域６１を貫通して形成されるトレンチ６２の深さを小さくすることができるので、トレンチ６２の上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。また、チャネル長（ゲート長）を小さくすることができるので、ＶＤＭＯＳＦＥＴ５３のオン抵抗を低減させることができる。
【００６４】
また、プレーナ型ＭＯＳＦＥＴ５４のＰ型ウェル７１をＶＤＭＯＳＦＥＴ５３のボディ領域６１と同一工程で形成することができるので、製造工程の簡素化を図ることができる。
なお、前述の処理以外にも、イオンを活性化させるためのアニール処理などが必要に応じて適宜に行われる。
【００６５】
以上、本発明の２つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、半導体装置１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，５１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、半導体層３４，４０および第２エピタキシャル層５７は、エピタキシャル成長法によって形成されるとしたが、ＣＶＤ法によって形成されてもよい。半導体層３４，４０および第２エピタキシャル層５７がＣＶＤ法で形成された場合にも、その深さ方向（層厚方向）においてほぼ均一な不純物濃度で形成される。
【００６６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す模式的な断面図である。
【図３Ａ】図１に示す半導体装置の他の製造方法を説明するための図解的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す模式的な断面図である。
【図３Ｉ】図３Ｈの次の工程を示す模式的な断面図である。
【図３Ｊ】図３Ｉの次の工程を示す模式的な断面図である。
【図３Ｋ】図３Ｊの次の工程を示す模式的な断面図である。
【図３Ｌ】図３Ｋの次の工程を示す模式的な断面図である。
【図３Ｍ】図３Ｌの次の工程を示す模式的な断面図である。
【図４】本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図５Ａ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｂ】図５Ａの次の工程を示す模式的な断面図である。
【図５Ｃ】図５Ｂの次の工程を示す模式的な断面図である。
【図５Ｄ】図５Ｃの次の工程を示す模式的な断面図である。
【図５Ｅ】図５Ｄの次の工程を示す模式的な断面図である。
【図５Ｆ】図５Ｅの次の工程を示す模式的な断面図である。
【図５Ｇ】図５Ｆの次の工程を示す模式的な断面図である。
【図５Ｈ】図５Ｇの次の工程を示す模式的な断面図である。
【図５Ｉ】図５Ｈの次の工程を示す模式的な断面図である。
【図５Ｊ】図５Ｉの次の工程を示す模式的な断面図である。
【図６】従来の半導体装置の構造を示す模式的な断面図である。
【符号の説明】
【００６８】
１      半導体装置
２      半導体基板
３      ＶＤＭＯＳＦＥＴ
４      プレーナ型ＮＭＯＳＦＥＴ（プレーナ型ＭＯＳＦＥＴ）
５      プレーナ型ＰＭＯＳＦＥＴ（プレーナ型ＭＯＳＦＥＴ）
６      エピタキシャル層（第１半導体層）
９      ボディ領域
２０    Ｐ型ウェル（ウェル領域）
３３    ボディ領域用凹部
３４    半導体層（第２半導体層）
３８    ボディ領域用凹部
３９    Ｎ型ウェル用凹部（ウェル領域用凹部）
５１    半導体装置
５２    半導体基板
５３    ＶＤＭＯＳＦＥＴ
５４    プレーナ型ＮＭＯＳＦＥＴ（プレーナ型ＭＯＳＦＥＴ）
５５    プレーナ型ＰＭＯＳＦＥＴ（プレーナ型ＭＯＳＦＥＴ）
５６    第１エピタキシャル層（第１半導体層）
５７    第２エピタキシャル層（第２半導体層）
６１    ボディ領域
７１    Ｐ型ウェル（ウェル領域）
【図１】
0005390760.tif 000002
【図２Ａ】
0005390760.tif 000003
【図２Ｂ】
0005390760.tif 000004
【図２Ｃ】
0005390760.tif 000005
【図２Ｄ】
0005390760.tif 000006
【図２Ｅ】
0005390760.tif 000007
【図２Ｆ】
0005390760.tif 000008
【図２Ｇ】
0005390760.tif 000009
【図２Ｈ】
0005390760.tif 000010
【図２Ｉ】
0005390760.tif 000011
【図２Ｊ】
0005390760.tif 000012
【図２Ｋ】
0005390760.tif 000013
【図２Ｌ】
0005390760.tif 000014
【図２Ｍ】
0005390760.tif 000015
【図３Ａ】
0005390760.tif 000016
【図３Ｂ】
0005390760.tif 000017
【図３Ｃ】
0005390760.tif 000018
【図３Ｄ】
0005390760.tif 000019
【図３Ｅ】
0005390760.tif 000020
【図３Ｆ】
0005390760.tif 000021
【図３Ｇ】
0005390760.tif 000022
【図３Ｈ】
0005390760.tif 000023
【図３Ｉ】
0005390760.tif 000024
【図３Ｊ】
0005390760.tif 000025
【図３Ｋ】
0005390760.tif 000026
【図３Ｌ】
0005390760.tif 000027
【図３Ｍ】
0005390760.tif 000028
【図４】
0005390760.tif 000029
【図５Ａ】
0005390760.tif 000030
【図５Ｂ】
0005390760.tif 000031
【図５Ｃ】
0005390760.tif 000032
【図５Ｄ】
0005390760.tif 000033
【図５Ｅ】
0005390760.tif 000034
【図５Ｆ】
0005390760.tif 000035
【図５Ｇ】
0005390760.tif 000036
【図５Ｈ】
0005390760.tif 000037
【図５Ｉ】
0005390760.tif 000038
【図５Ｊ】
0005390760.tif 000039
【図６】
0005390760.tif 000040