(57)【特許請求の範囲】
【請求項１】
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、前記第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタからなる第２の電荷蓄積部を有する単位画素が複数配置されてなる画素アレイ部と、
前記光電変換部から全画素同時に光電荷を転送する際に、前記第１の電荷蓄積部の飽和電荷量以下の光電荷については前記第１の電荷蓄積部に蓄積し、前記第１の電荷蓄積部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する駆動を行う駆動部と
を備える固体撮像装置。
【請求項２】
前記駆動部は更に、光電変換部において光電荷を生成しかつ蓄積する際に、前記光電変換部の飽和電荷量以下の光電荷については前記光電変換部に蓄積し、前記光電変換部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する駆動を行う
請求項１に記載の固体撮像装置。
【請求項３】
前記第１の電荷蓄積部は、前記光電変換部の飽和電荷量よりも少ない飽和電荷量を持ち、
前記第２の電荷蓄積部は、前記第１の電荷蓄積部の飽和電荷量との飽和電荷量の合計が前記光電変換部の飽和電荷量以上となる飽和電荷量を持つ
請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記単位画素は、
前記光電変換部に蓄積された光電荷を前記第１の電荷蓄積部に転送する第１の転送ゲート部と、
前記第１の電荷蓄積部に蓄積された光電荷を、電荷を電気信号として出力するフローティングディフュージョン部に転送する第２の転送ゲート部とを有する
請求項１乃至請求項３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記単位画素は、前記第１の転送ゲート部の非導通状態において、前記光電変換部から溢れた光電荷を前記第１の電荷蓄積部に転送する第１のオーバーフローパスを有する
請求項４に記載の固体撮像装置。
【請求項６】
前記第１のオーバーフローパスは、前記第１の転送ゲート部のゲート下に形成されている
請求項５に記載の固体撮像装置。
【請求項７】
前記単位画素は、前記フローティングディフュージョン部と前記第２の電荷蓄積部との間に接続された第３の転送ゲート部を有し、
前記第３の転送ゲート部は、前記フローティングディフュージョン部と前記第２の電荷蓄積部のポテンシャルを結合または分割する
請求項４乃至請求項６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記単位画素は、前記光電変換部から溢れた光電荷を、前記第２の電荷蓄積部に転送する第２のオーバーフローパスを有する
請求項４に記載の固体撮像装置。
【請求項９】
前記単位画素は、前記光電変換部と前記第２の電荷蓄積部との間に接続された第４の転送ゲート部を有し、
前記第２のオーバーフローパスは、前記第４の転送ゲート部のゲート下に形成される
請求項８に記載の固体撮像装置。
【請求項１０】
前記単位画素は、前記第１の電荷蓄積部から溢れた光電荷を、前記第２の電荷蓄積部に転送する第３のオーバーフローパスを有する
請求項４乃至請求項６のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記単位画素は、前記第１の電荷蓄積部と前記第２の電荷蓄積部との間に接続された第５の転送ゲート部を有し、
前記第３のオーバーフローパスは、前記第５の転送ゲート部のゲート下に形成される
請求項１０に記載の固体撮像装置。
【請求項１２】
前記第５の転送ゲート部は、前記第２の転送ゲート部及び前記第１の電荷蓄積部のゲート電極と共に、前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部のポテンシャルを結合または分割する
請求項１１に記載の固体撮像装置。
【請求項１３】
前記単位画素は、前記光電変換部で光電荷の蓄積を行わない期間において、前記光電変換部内の電荷を選択的に排出する電荷排出ゲート部を有する
請求項４乃至請求項１２のいずれか１項に記載の固体撮像装置。
【請求項１４】
前記単位画素は、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷をリセットするリセットゲート部と、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷を電気信号に変換する増幅トランジスタと、
前記増幅トランジスタに接続されて画素選択を行う選択トランジスタとを有する
請求項４乃至請求項１３のいずれか１項に記載の固体撮像装置。
【請求項１５】
前記フローティングディフュージョン部、前記リセットゲート部、前記増幅トランジスタ、及び、前記選択トランジスタを複数の画素間で共有する
請求項１４に記載の固体撮像装置。
【請求項１６】
前記単位画素は、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷をリセットするリセットゲート部と、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷を電気信号に変換する増幅トランジスタとを有し、
前記リセットゲート部に駆動電圧を印加することによって画素選択を行う
請求項４乃至請求項１３のいずれか１項に記載の固体撮像装置。
【請求項１７】
前記フローティングディフュージョン部、前記リセットゲート部、及び、前記増幅トランジスタを複数の画素間で共有する
請求項１６に記載の固体撮像装置。
【請求項１８】
前記第１、第２の転送ゲート部、及び、前記第１の電荷蓄積部のゲート電極の非導通状態におけるゲート電位は、基板表面をピニング状態にする電位に設定され、
前記第２の転送ゲート部、及び、前記第１の電荷蓄積部のゲート電極の導通状態における基板の表面電位は、前記リセットゲート部に印加される電位よりも高い
請求項１４乃至請求項１７のいずれか１項に記載の固体撮像装置。
【請求項１９】
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、前記第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタからなる第２の電荷蓄積部を有する単位画素が複数配置されてなる固体撮像装置の駆動に当たって、
前記光電変換部から全画素同時に光電荷を転送する際に、前記第１の電荷蓄積部の飽和電荷量以下の光電荷は前記第１の電荷蓄積部に蓄積し、前記第１の電荷蓄積部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する
固体撮像装置の駆動方法。
【請求項２０】
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、前記第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタからなる第２の電荷蓄積部を有する単位画素が複数配置されてなり、
前記光電変換部から全画素同時に光電荷を転送する際に、前記第１の電荷蓄積部の飽和電荷量以下の光電荷については前記第１の電荷蓄積部に蓄積し、前記第１の電荷蓄積部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する固体撮像装置と、
前記単位画素から出力される信号に対してノイズ除去及び演算等の信号処理を行う信号処理部と
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。
【背景技術】
【０００２】
固体撮像装置、例えばＸ−Ｙアドレス方式の固体撮像装置の一種であるＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎あるいは行毎に順次走査して読み出す動作が行われる。この順次走査の場合、即ち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、及び、終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
【０００３】
この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。このグローバルシャッタを実現するために、光電変換部であるフォトダイオードとは別に光電荷を蓄積する領域、即ち電荷蓄積部として、例えば、埋め込み型ＭＯＳキャパシタを設けている（例えば、特許文献１参照）。
【０００４】
しかしながら、フォトダイオードにおいて光電変換によって生成しかつ蓄積された光電荷を、グローバルシャッタ時に埋め込み型ＭＯＳキャパシタで全て受け止めるためには、埋め込み型ＭＯＳキャパシタは、フォトダイオードと同等以上の飽和電荷量を必要とする。逆に言うと、同じ単位画素サイズで考えると、埋め込み型ＭＯＳキャパシタが単位画素内に存在することで、フォトダイオードの面積が大幅に小さくなるため、フォトダイオードの飽和電荷量が小さくなるという問題がある。
【０００５】
その対策として、フォトダイオードにおいて光電変換によって生成した光電荷を、フォトダイオード、及び、埋め込み型ＭＯＳキャパシタの両方で蓄積する技術が提案されている（例えば、特許文献２参照）。この従来技術によれば、飽和電荷量がフォトダイオードの飽和電荷量と埋め込み型ＭＯＳキャパシタの飽和電荷量の合計となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３８７４１３５号公報
【特許文献２】特開２００９−２６８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に記載の従来技術においても、グローバルシャッタ機能のないＣＭＯＳイメージセンサと比較すると飽和電荷量において大きく劣ってしまう。何故なら、グローバル露光を実現するためには、単位画素内に電荷蓄積部（従来技術の場合は埋め込み型ＭＯＳキャパシタ）だけでなく、更にトランジスタを追加することが必要となるためである。
【０００８】
また、上記のグローバル露光を実現している従来技術とは別に、電荷蓄積部として、埋め込み型ＭＯＳキャパシタではなく、より単位面積当たりの容量値が大きいキャパシタを使用することも容易に想像できる。しかし、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、暗電流や白点等の暗時特性の悪化が顕著となる問題がある。
【０００９】
そこで、本発明は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保できるようにした固体撮像装置、当該固体撮像装置の駆動方法、及び、当該固体撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は、
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部に加えて、第１、第２の電荷蓄積部を有する固体撮像装置において、
前記第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、
前記第２の電荷蓄積部として前記第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いる。
【００１１】
そして、前記光電変換部において光電荷を生成しかつ蓄積する際に、前記光電変換部の飽和電荷量以下の光電荷については前記光電変換部に蓄積し、前記光電変換部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積するようにする。さらに、前記光電変換部から全画素同時に光電荷を転送する際に、前記第１の電荷蓄積部の飽和電荷量以下の光電荷は前記第１の電荷蓄積部に蓄積し、前記第１の電荷蓄積部の飽和電荷量を超える光電荷については前記第２の電荷蓄積部に蓄積する。
【００１２】
上記構成の固体撮像装置において、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、電荷蓄積部のトータルの容量値を大きくすることが出来る。ここで、電荷蓄積部のトータルの容量値を大きくすることが出来る理由について、一数値例を挙げて説明する。
【００１３】
例えば、１μｍ2 の面積のキャパシタを形成する場合を考える。第１の電荷蓄積部の単位面積当たりの容量値を１ｆＦ／μｍ2 、第２の電荷蓄積部の単位面積当たりの容量値を１０ｆＦ／μｍ2 として、１μｍ2 の面積のキャパシタの全てを第１の電荷蓄積部によって形成するものとすると、１μｍ2 の面積のキャパシタの容量値は１ｆＦとなる。
【００１４】
このとき、１μｍ2 の半分の面積を第２の電荷蓄積部で置き換えると、１μｍ2 の面積のキャパシタの容量値は、５．５ｆＦ（＝１／２μｍ2 ×１ｆＦ＋１／２μｍ2 ×１０ｆＦ）となる。すなわち、半分の面積を第２の電荷蓄積部で置き換えると、置き換えない場合と比較すると、１μｍ2 の面積のキャパシタの容量値は５．５倍となる。
【００１５】
更に、１μｍ2 の３／４の面積を第２の電荷蓄積部で置き換えると、１μｍ2 の面積のキャパシタの容量値は７．７５ｆＦとなり、置き換えない場合と比較すると７．７５倍となる。また、１μｍ2 の半分の面積を第２の電荷蓄積部で置き換える際、第２の電荷蓄積部の単位面積当たりの容量値を２０ｆＦ／μｍ2 とすると、１μｍ2 の面積のキャパシタの容量値は１０．５ｆＦとなり、置き換えない場合と比較すると１０．５倍となる。
【００１６】
一方で、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、第２の電荷蓄積部は、暗電流や白点等の暗時特性の悪化が顕著となる問題がある。そこで、取り扱い電荷量が少ない低照度時の光電荷については第１の電荷蓄積部に蓄積する。第１の電荷蓄積部は埋め込み型のキャパシタからなるため、界面準位や欠陥等の影響を受けにくく、第２の電荷蓄積部と比較して暗時特性が良い。
【００１７】
また、取り扱い電荷量が多い高照度時の光電荷については第１の電荷蓄積部及び第２の電荷蓄積部の両方に蓄積する。取り扱い電荷量が多い高照度時は、高いＳ／Ｎを確保できるため、暗電流や白点等の暗時特性の影響を受け難い。従って、リーク電流が多い第２の電荷蓄積部に高照度時の光電荷を蓄積しても画質に与える影響は極めて低い。
【００１８】
以上の説明から明らかなように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることにより、電荷蓄積部のトータルの容量値を大きくすることが出来る。しかも、低照度時の光電荷については、暗時特性の良い第１の電荷蓄積部に蓄積する一方、暗時特性の悪い第２の電荷蓄積部には高照度時の光電荷を蓄積することで、グローバル露光を行う従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
【発明の効果】
【００１９】
本発明によれば、高速に動く被写体の撮像等の際に用いて好適なグローバル露光を行うにあたって、グローバル露光を行う従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】本発明が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。
【図３】本発明が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。
【図４】埋め込み型ＭＯＳキャパシタ（Ａ）、及び、表面型ＭＯＳキャパシタ（Ｂ）についての説明図であり、（ａ）は断面構造を、（ｂ）と等価回路をそれぞれ示している。
【図５】複数のキャパシタ構造の組合せについての説明図であり、（Ａ）にプレーナ型ＭＯＳキャパシタとジャンクション型キャパシタとを組み合わせた構造、（Ｂ）にプレーナ型ＭＯＳキャパシタとスタック型キャパシタとを組み合わせた構造をそれぞれ示している。
【図６】第２の電荷蓄積部の他の構成例を示す断面図（その１）であり、（Ａ）はプレーナ型ＭＯＳキャパシタの構造を、（Ｂ）はスタック型キャパシタ１の構造をそれぞれ示している。
【図７】第２の電荷蓄積部の他の構成例を示す断面図（その２）であり、（Ａ）はスタック型キャパシタ２の構造を、（Ｂ）はトレンチ型キャパシタの構造をそれぞれ示している。
【図８】実施例１に係る単位画素の回路構成を示す回路図である。
【図９】実施例１に係る単位画素の画素構造を示す概略図である。
【図１０】実施例１に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図１１】実施例１の変形例に係る単位画素の回路構成を示す回路図である。
【図１２】実施例１の変形例に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図１３】実施例２に係る単位画素の回路構成を示す回路図である。
【図１４】実施例２に係る単位画素の画素構造を示す概略図である。
【図１５】実施例２に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図１６】実施例２の変形例１に係る単位画素の回路構成を示す回路図である。
【図１７】実施例２の変形例１に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図１８】実施例２の変形例２に係る単位画素の回路構成を示す回路図である。
【図１９】実施例２の変形例２に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図２０】実施例２に係る画素共有の具体例１に係る回路構成を示す回路図である。
【図２１】実施例２に係る画素共有の具体例２に係る回路構成を示す回路図である。
【図２２】実施例３に係る単位画素の回路構成を示す回路図である。
【図２３】実施例３に係る単位画素の画素構造を示す概略図である。
【図２４】実施例３に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図２５】実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その１）である。
【図２６】実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その２）である。
【図２７】実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その３）である。
【図２８】実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その４）である。
【図２９】実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その５）である。
【図３０】実施例３の変形例１に係る単位画素の回路構成を示す回路図である。
【図３１】実施例３の変形例１に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図３２】実施例３の変形例２に係る単位画素の回路構成を示す回路図である。
【図３３】実施例３の変形例２に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図３４】実施例３に係る画素共有の具体例１に係る回路構成を示す回路図である。
【図３５】実施例３に係る画素共有の具体例２に係る回路構成を示す回路図である。
【図３６】基板表面をピニングするため、及び、ＦＤ部と第２の電荷蓄積部のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。
【図３７】実施例４に係る単位画素の画素構造を示す概略図である。
【図３８】実施例４に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図３９】実施例５に係る単位画素の回路構成を示す回路図である。
【図４０】実施例５に係る単位画素の画素構造を示す概略図である。
【図４１】実施例５に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図４２】実施例５の変形例１に係る単位画素の回路構成を示す回路図である。
【図４３】信号処理部における、処理例１の場合、及び、処理例２の場合の信号処理についての説明に供するタイミングチャートである。
【図４４】処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その１）である。
【図４５】処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その２）である。
【図４６】変形例に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図４７】参考例に係る単位画素についての動作説明図である。
【図４８】本発明に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２１】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される固体撮像装置
１−１．基本的なシステム構成
１−２．他のシステム構成
２．実施形態に関する説明
２−１．電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由
２−２．単位面積当たりの容量値が大きいキャパシタの説明
３．実施例
３−１．実施例１
３−２．実施例２
３−３．実施例３
３−４．実施例４
３−５．実施例５
４．参考例
５．変形例
６．電子機器（撮像装置）
【００２２】
＜１．本発明が適用される固体撮像装置＞
［１−１．基本的なシステム構成］
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００２３】
本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。
【００２４】
ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。
【００２５】
画素アレイ部１１は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。
【００２６】
画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００２７】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素を駆動する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００２８】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００２９】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３０】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の露光期間となる。
【００３１】
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３２】
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１３によるＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
【００３３】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
【００３４】
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
【００３５】
信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３６】
上記構成のＣＭＯＳイメージセンサ１０は、画素アレイ部１１中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光を採用している。このグローバル露光は、垂直駆動部１２及びシステム制御部１５からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。
【００３７】
［１−２．他のシステム構成］
本発明が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
【００３８】
例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Aを挙げることができる。
【００３９】
更には、図３に示すように、画素アレイ部１１の列ごとあるいは複数の列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Bを挙げることができる。
【００４０】
＜２．実施形態に関する説明＞
グローバル露光を実現するにあたって、実施形態に係る固体撮像装置（例えば、ＣＭＯＳイメージセンサ）は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保するために、単位画素内に第１、第２の２つの電荷蓄積部を持つ。そして、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いる。
【００４１】
好ましくは、第１の電荷蓄積部、及び、第２の電荷蓄積部については、各飽和電荷量の大小関係を次のように設定するのが良い。すなわち、第１の電荷蓄積部については、光電変換部の飽和電荷量よりも少ない飽和電荷量とするのが好ましい。
【００４２】
第１の電荷蓄積部の飽和電荷量を光電変換部の飽和電荷量よりも少なくしたとき、その少ない分については第２の電荷蓄積部で補うことになる。従って、第２の電荷蓄積部については、第１の電荷蓄積部の飽和電荷量との合計が光電変換部の飽和電荷量以上になるような飽和電荷量でなければならない。
【００４３】
上述したように、単位画素内に第１、第２の２つの電荷蓄積部を持つとともに、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、次のような作用効果を得ることができる。
【００４４】
すなわち、第１の電荷蓄積部と第２の電荷蓄積部を合わせた面積と同じ面積に対して埋め込み型ＭＯＳキャパシタを形成した場合と比較して、光電荷を蓄積可能な容量値を大幅に増加させること、即ち、飽和電荷量をより多く確保することが可能となる。尚且つ、低照度時の信号に関しては埋め込み型ＭＯＳキャパシタを使用しており、界面準位や欠陥等の影響を受けにくく、グローバル露光を実現している従来技術と比較して暗時特性を悪化させることがないため、低照度時の撮像画像の画質を悪化させることがない。
【００４５】
その結果として、同じ単位画素サイズのグローバルシャッタ機能がないＣＭＯＳイメージセンサに対して、同等の特性を発揮するグローバルシャッタ機能を備えたＣＭＯＳイメージセンサを実現できる。また、同じ単位画素サイズのグローバルシャッタ機能を備えた従来のＣＭＯＳイメージセンサに対して、大幅なダイナミックレンジ拡大を図ったＣＭＯＳイメージセンサを実現できる。
【００４６】
［２−１．電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由］
このように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、電荷蓄積部のトータルの容量値を大きくすることが出来る。ここで、電荷蓄積部のトータルの容量値を大きくすることが出来る理由について、一数値例を挙げて説明する。
【００４７】
例えば、１μｍ2 の面積のキャパシタを形成する場合を考える。第１の電荷蓄積部の単位面積当たりの容量値を１ｆＦ／μｍ2 、第２の電荷蓄積部の単位面積当たりの容量値を１０ｆＦ／μｍ2 として、１μｍ2 の面積のキャパシタの全てを第１の電荷蓄積部によって形成するものとすると、１μｍ2 の面積のキャパシタの容量値は１ｆＦとなる。
【００４８】
このとき、１μｍ2 の半分の面積を第２の電荷蓄積部で置き換えると、１μｍ2 の面積のキャパシタの容量値は、５．５ｆＦ（＝１／２μｍ2 ×１ｆＦ＋１／２μｍ2 ×１０ｆＦ）となる。すなわち、半分の面積を第２の電荷蓄積部で置き換えると、置き換えない場合と比較すると、１μｍ2 の面積のキャパシタの容量値は５．５倍となる。
【００４９】
更に、１μｍ2 の３／４の面積を第２の電荷蓄積部で置き換えると、１μｍ2 の面積のキャパシタの容量値は７．７５ｆＦとなり、置き換えない場合と比較すると７．７５倍となる。また、１μｍ2 の半分の面積を第２の電荷蓄積部で置き換える際、第２の電荷蓄積部の単位面積当たりの容量値を２０ｆＦ／μｍ2 とすると、１μｍ2 の面積のキャパシタの容量値は１０．５ｆＦとなり、置き換えない場合と比較すると１０．５倍となる。
【００５０】
一方で、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、第２の電荷蓄積部は、暗電流や白点等の暗時特性の悪化が顕著となる問題がある。そこで、光電変換部から全画素同時に光電荷を転送する際に、低照度時の光電荷については第１の電荷蓄積部に蓄積する。ここで、「低照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量以下の光電荷を言う。第１の電荷蓄積部は埋め込み型のキャパシタからなるため、界面準位や欠陥等の影響を受けにくく、第２の電荷蓄積部と比較して暗時特性が良い。
【００５１】
また、高照度時の光電荷については、第１の電荷蓄積部及び第２の蓄積容量のいずれにも蓄積する。ここで、「高照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量を超える光電荷を言う。取り扱い電荷量が多い高照度時は、高いＳ／Ｎを確保できるため、暗電流や白点等の暗時特性の影響を受け難い。従って、リーク電流が多い第２の電荷蓄積部に高照度時の光電荷を蓄積しても画質に与える影響は極めて低い。
【００５２】
以上の説明から明らかなように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。飽和電荷量を同等で良いとした場合、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【００５３】
しかも、全画素同時読出しの際に、低照度時の光電荷については、暗電流や白点等の暗時特性の良い第１の電荷蓄積部に蓄積する一方、暗時特性の悪い第２の電荷蓄積部には高照度時の光電荷を蓄積することで、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
【００５４】
第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタ、即ち、埋め込み型ＭＯＳキャパシタよりも単位面積当たりの容量値が大きいキャパシタの一例として、表面型のＭＯＳキャパシタを挙げることができる。
【００５５】
［２−２．単位面積当たりの容量値が大きいキャパシタの説明］
ここで、第１の電荷蓄積部を構成する埋め込み型ＭＯＳキャパシタと、第２の電荷蓄積部を構成する例えば表面型ＭＯＳキャパシタとの違いについて説明する。
【００５６】
図４に、埋め込み型ＭＯＳキャパシタ（Ａ）、及び、表面型ＭＯＳキャパシタ（Ｂ）について示す。また、図４（Ａ）、（Ｂ）において、（ａ）は各ＭＯＳキャパシタの断面構造を、（ｂ）は等価回路をそれぞれ示している。
【００５７】
図４（Ａ）、（Ｂ）に示すように、いずれのＭＯＳキャパシタも、半導体基板２１上にゲート酸化膜２２を介してゲート電極２３が配置されている。そして、埋め込み型ＭＯＳキャパシタの場合は、半導体基板２１の深部に信号電荷を蓄積する電荷蓄積領域２４が形成され、表面型ＭＯＳキャパシタの場合は、半導体基板２１の基板表面に電荷蓄積領域２５が形成される構造となっている。
【００５８】
図４（Ａ）、（Ｂ）の各図（ｂ）において、Ｃoxはゲート酸化膜２２の容量値を、Ｃchは基板表面-電荷蓄積領域間の容量値を、Ｃsiは電荷蓄積領域-基板間の容量値をそれぞれ示している。
【００５９】
（埋め込み型キャパシタの場合）
電荷蓄積領域２４の単位面積当たりの容量値をＣbとすると、当該容量値Ｃbは次式（１）で表わされる。
Ｃb＝Ｃox・Ｃch／（Ｃox＋Ｃch）＋Ｃsi
＝Ｃox・｛１／（１＋Ｃox／Ｃch）｝＋Ｃsi          ・・・（１）
ここで、電荷蓄積領域-基板間の容量値Ｃsiが十分に小さいと考えれば、式（１）は次式（２）で近似できる。
Ｃb≒Ｃox・｛１／（１＋Ｃox／Ｃch）｝                ・・・（２）
【００６０】
（表面型キャパシタの場合）
電荷蓄積領域２５の単位面積当たりの容量値をＣsとすると、当該容量値Ｃsは次式（３）で表わされる。
Ｃs＝Ｃox＋Ｃsi                                      ・・・（３）
ここで、電荷蓄積領域-基板間の容量値Ｃsiが十分に小さいと考えれば、次式（４）に示すように、ゲート酸化膜２２の容量値Ｃoxで近似できる。
Ｃs≒Ｃox                                            ・・・（４）
【００６１】
すなわち、電荷蓄積領域２４の単位面積当たりの容量値Ｃbと、電荷蓄積領域２５の単位面積当たりの容量値Ｃsとの大小関係は、Ｃb＜Ｃsとなり、電荷蓄積領域を基板表面から基板中へ埋め込むことによって容量値が小さくなる。逆に言うと、電荷蓄積領域を基板中から基板表面へ持ってくることによって容量値が大きくなる。
【００６２】
（材料的に単位面積当たりの容量値を増やす方法についての説明）
単位面積当たりのゲート酸化膜２２の容量値Ｃoxは次式（５）で表される。
Ｃox＝εox／ｔox                                      ・・・（５）
ここで、εoxはゲート酸化膜２２の誘電率、ｔoxはゲート酸化膜２２の膜厚である。
【００６３】
ゲート酸化膜２２の膜厚ｔoxは、耐圧やリーク量の観点でも重要であるが、同じ膜厚でも誘電率の高い材料を使用することで、単位面積当たりの容量値Ｃoxを増やすことができる。誘電率の高い材料としては、たとえば次の材料を挙げることができる。
ＳｉＯ2      ：  比誘電率３．９
Ｓｉ3Ｎ4    ：  比誘電率７
Ｔａ2Ｏ5    ：  比誘電率２６
ＨｆＯ2      ：  比誘電率２５
ＺｒＯ2      ：  比誘電率２５
【００６４】
真空の誘電率と比誘電率の積がそれぞれの材料の誘電率となるので、ＳｉＯ2との比誘電率の比率を考えると、単位面積当たりの容量値の増加分を見積ることができる。例えば表面型ＭＯＳキャパシタを想定して、ＳｉＯ2の代わりに同じ膜厚のＳｉ3Ｎ4を使用すると、単位面積当たりの容量値が１．８倍、Ｔａ2Ｏ5を使用すると、単位面積当たりの容量値が６．７倍に増加する。
【００６５】
（構造的に単位面積当たりの容量値を増やす方法についての説明）
また、構造的には、複数のキャパシタ構造を組み合わせることにより、単位面積当たりの容量値を増やすことができる。その組合せ構造の一例として、図５に示す構造、即ち、プレーナ型ＭＯＳキャパシタとジャンクション型キャパシタとを組み合わせた構造（Ａ）や、プレーナ型ＭＯＳキャパシタとスタック型キャパシタとを組み合わせた構造（Ｂ）を挙げることができる。
【００６６】
先ず、組合せ構造（Ａ）について説明する。例えば、Ｎ型半導体基板５１上にＰ型ウェル５２が形成されている。Ｐ型ウェル５２の表層部に中間電極となるＮ＋型半導体領域４１が形成され、下部電極となるＰ型ウェル５２との間でジャンクション型ＭＯＳキャパシタが形成される。更に、基板表面上に絶縁膜５３を介して上部電極４２が配置されることで、前記ジャンクション型ＭＯＳキャパシタと並列にプレーナ型ＭＯＳキャパシタが形成される。つまり、第２の電荷蓄積部４０は、プレーナ型ＭＯＳキャパシタとジャンクション型キャパシタの並列接続で形成される。
【００６７】
次に、組合せ構造（Ｂ）について説明する。第１の電荷蓄積部３０については、組合せ構造（Ａ）の場合と同じプレーナ型ＭＯＳキャパシタである。第２の電荷蓄積部４０については、素子分離絶縁膜５５、５６で区分された領域にプレーナ型ＭＯＳキャパシタが形成され、さらに上層に並列接続でスタック型キャパシタが形成される。
【００６８】
具体的には、Ｐ型ウェル５２の表層部に下部電極となるＰ＋（または、Ｎ＋）型半導体領域４３が形成され、当該半導体領域４３の上に容量絶縁膜４４を介して中間電極４５が形成されている。この構造は、プレーナ型ＭＯＳキャパシタの構造である。更に、中間電極４５上に容量絶縁膜４６を介して上部電極４７が形成されている。この構造は、スタック型キャパシタの構造である。中間電極４５は、配線５７によってＮ＋型半導体領域４１と電気的に接続されている。
【００６９】
この組合せ構造（Ｂ）によれば、即ち、プレーナ型ＭＯＳキャパシタとスタック型キャパシタとの組合せ構造によれば、より単位面積当たりの容量値が大きいキャパシタを形成することができる。
【００７０】
（第２の電荷蓄積部の他の構造例）
図６及び図７に、第２の電荷蓄積部４０の他の構造例を示す。図６及び図７において、図５と同等部位には同一符号を付して示している。
【００７１】
図６（Ａ）は、プレーナ型ＭＯＳキャパシタの構造を示す断面図である。第２の電荷蓄積部４０を構成するプレーナ型ＭＯＳキャパシタは、Ｐ型ウェル５２の表層部に下部電極となるＰ＋（または、Ｎ＋）型半導体領域４３が形成され、当該半導体領域４３の上に容量絶縁膜４４を介して上部電極４５が形成された構造となっている。
【００７２】
図６（Ｂ）は、スタック型キャパシタ１の構造を示す断面図である。第２の電荷蓄積部４０を構成するスタック型キャパシタ１は、素子分離絶縁膜５５の上に下部電極４５が形成され、当該下部電極４５の上に容量絶縁膜４６を介して上部電極４７が形成された構造となっている。
【００７３】
図７（Ａ）は、スタック型キャパシタ２の構造を示す断面図である。第２の電荷蓄積部４０を構成するスタック型キャパシタ２は、断面Ｕ字形の下部電極４５がＮ＋型半導体領域４１に対して電気的に接続され、この下部電極４５の内側に容量絶縁膜４６を介して上部電極４７が挿入された構造となっている。
【００７４】
このスタック型キャパシタ２の構造の場合、上部電極４７には電源電圧が印加、あるいは接地される。断面Ｕ字形の下部電極４５と、当該下部電極４５の内側に埋め込まれた上部電極４７とを含むスタック型キャパシタ２によれば、通常のスタック型キャパシタ、例えば、スタック型キャパシタ１よりも静電容量に寄与する対向面積を大きくとれる利点がある。
【００７５】
図７（Ｂ）は、トレンチ型キャパシタの構造を示す断面図である。第２の電荷蓄積部４０を構成するトレンチ型キャパシタは、Ｐウェル５２を貫通して基板５１に達するようなトレンチ４８が形成されており、このトレンチ４８内にキャパシタが形成されるようになっている。
【００７６】
具体的には、トレンチ４８の内壁に下部電極となるＮ＋（または、Ｐ＋）型半導体領域４３が形成され、当該半導体領域４３の内壁に容量絶縁膜４４が被覆され、当該容量絶縁膜４４を介して上部電極４５が埋め込まれた構造となっている。
【００７７】
更に、第２の電荷蓄積部４０については、容量絶縁膜の一部もしくは全部がシリコン酸化膜よりも誘電率の高い材料によって構成された、プレーナ型ＭＯＳキャパシタ、ジャンクション型キャパシタ、スタック型キャパシタ、トレンチ型キャパシタ単体もしくはそれらの組み合わせによって構成される。シリコン酸化膜（ＳｉＯ2）よりも誘電率の高い材料としては、Ｓｉ3Ｎ4、Ｔａ2０5、ＨｆＯ2、ＺｒＯ2等を挙げることができる。
【００７８】
以上、図６及び図７に基づいて、第２の電荷蓄積部４０の構造の一例について説明したが、第２の電荷蓄積部４０の構造としてはこれらの構造例に限られるものではなく、ＤＲＡＭのメモリキャパシタなどで容量を高めるために、これまで開発された様々な方法を採用することが出来る。
【００７９】
＜３．実施例＞
以下に、画素内に第１の電荷蓄積部３０、及び、第２の電荷蓄積部４０を有する単位画素についての具体的な実施例について説明する。
【００８０】
［３−１．実施例１］
（単位画素の回路構成）
図８は、実施例１に係る単位画素６０Aの回路構成を示す回路図である。図８に示すように、実施例１に係る単位画素６０Aは、光を受光して光電荷を生成しかつ蓄積する光電変換部として、例えば、ＰＮ接合のフォトダイオード６１を有している。フォトダイオード６１は、受光した光量に応じた光電荷を生成しかつ蓄積する。
【００８１】
単位画素６０Aは更に、例えば、第１の転送ゲート部６２、第２の転送ゲート部６３、第３の転送ゲート部６４、リセットゲート部６５、第１の電荷蓄積部６６、第２の電荷蓄積部６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０を有している。
【００８２】
上記の構成の単位画素６０Aにおいて、第１、第２の電荷蓄積部６６、６７は、先述した第１、第２の電荷蓄積部に相当する。すなわち、第１の電荷蓄積部６６は、埋め込み型ＭＯＳキャパシタによって構成される。第２の電荷蓄積部６７は、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。第１、第２の電荷蓄積部６６、６７のレイアウトや断面構造の詳細については後述する。
【００８３】
単位画素６０Aに対して、図１の画素駆動線１６として、複数の駆動線が例えば画素行毎に配線される。そして、図１の垂直駆動部１２から画素駆動線１６の複数の駆動線を通して、各種の駆動信号ＴＧ、ＦＧ、ＡＧ、ＲＳＴ、ＳＥＬ、ＰＧが供給される。これらの駆動信号ＴＧ、ＦＧ、ＡＧ、ＲＳＴ、ＳＥＬ、ＰＧは、上記の構成においては、各トランジスタがＮＭＯＳトランジスタであるため、高レベル(例えば、電源電圧ＶDD)の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。また、駆動信号ＴＧに関しては、前記高レベルの電位と低レベルの電位とその両者の間の中レベルの電位の３値にて適宜駆動出来るものとする。以下では、中レベルの電位を中間電位ＶＭと記載する。
【００８４】
駆動信号ＴＧは、第１の転送ゲート部６２のゲート電極に転送信号として印加される。第１の転送ゲート部６２は、回路的に、一方のソース／ドレイン領域がフォトダイオード６１と接続されている。そして、第１の転送ゲート部６２は、駆動信号ＴＧがアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオード６１に蓄積されている光電荷を第１の電荷蓄積部６６に転送する。第１の転送ゲート部６２によって転送された光電荷は、第１の電荷蓄積部６６に一時的に蓄積される。
【００８５】
駆動信号ＦＧは、第２の転送ゲート部６３のゲート電極に転送信号として印加される。第２の転送ゲート部６３は、回路的に、一方のソース／ドレイン領域が、増幅トランジスタ６８のゲート電極が接続されたフローティングディフュージョン部（以下、「ＦＤ部」と記述する）７１に接続されている。ＦＤ部７１は、光電荷を電気信号、例えば電圧信号に変換して出力する。そして、第２の転送ゲート部６３は、駆動信号ＦＧがアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部６６に蓄積されている光電荷をＦＤ部７１に転送する。
【００８６】
駆動信号ＡＧは、第３の転送ゲート部６４のゲート電極に転送信号として印加される。第３の転送ゲート部６４は、回路的に、一方のソース／ドレイン領域がＦＤ部７１に接続されている。そして、第３の転送ゲート部６４は、駆動信号ＡＧがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ部７１と第２の電荷蓄積部６７のポテンシャルを結合する。更に、駆動信号ＡＧが非アクティブ状態になるとこれに応答して非導通状態になることで、ＦＤ部７１と第２の電荷蓄積部６７のポテンシャルを分割する。
【００８７】
駆動信号ＲＳＴは、リセットゲート部６５のゲート電極にリセット信号として印加される。リセットゲート部６５は、回路的に、一方のソース／ドレイン領域がリセット電圧ＶDRに、他方のソース／ドレイン領域がＦＤ部７１にそれぞれ接続されている。そして、リセットゲート部６５は、駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ部７１の電位をリセット電圧ＶDRのレベルにリセットする。
【００８８】
増幅トランジスタ６８は、回路的に、ゲート電極がＦＤ部７１に接続され、ドレイン電極が電源電圧ＶDDに接続されており、フォトダイオード６１での光電変換によって得られる光電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ６８は、ソース電極が選択トランジスタ６９を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源８０とソースフォロワ回路を構成する。
【００８９】
駆動信号ＳＥＬは、選択トランジスタ６９のゲート電極に選択信号として印加される。選択トランジスタ６９は、回路的に、増幅トランジスタ６８のソース電極と垂直信号線１７との間に接続されている。そして、選択トランジスタ６９は、駆動信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、単位画素６０Aを選択状態として増幅トランジスタ６８から出力される画素信号を垂直信号線１７に接続する。
【００９０】
駆動信号ＰＧは、電荷排出ゲート部７０のゲート電極に電荷排出制御信号として印加される。電荷排出ゲート部７０は、回路的に、フォトダイオード６１と電荷排出部（例えば、電源電圧ＶDD）との間に接続されている。そして、電荷排出ゲート部７０は、駆動信号ＰＧがアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード６１から予め定められた所定量もしくはフォトダイオード６１に蓄積された全ての光電荷を電荷排出部に選択的に排出する。
【００９１】
電荷排出ゲート部７０は次の目的で設けられる。すなわち、光電荷の蓄積を行わない期間に電荷排出ゲート部７０を導通状態にすることで、フォトダイオード６１が光電荷で飽和し、その飽和電荷量を超えた電荷が第１、第２の電荷蓄積部６６、６７や周辺画素へ溢れ出すのを回避するためである。
【００９２】
（単位画素の画素構造）
図９は、実施例１に係る単位画素６０Aの画素構造を示す概略図であり、図中、図８と同等部位には同一符号を付して示している。尚、図９には、画素レイアウトを示す平面パターン、当該平面パターンにおけるＡ−Ａ´矢視断面、及び、Ｂ−Ｂ´矢視断面をそれぞれ示している。
【００９３】
図９において、Ｂ−Ｂ´矢視断面図から明らかなように、フォトダイオード（ＰＤ）６１は、半導体基板５１上のＰ型ウェル５２内にＮ型半導体領域６１１が形成されてなるＰＮ接合のダイオード構成となっている。このフォトダイオード６１は、その表層部にＰ型半導体領域６１２が形成されることで、空乏端を界面から離した埋め込み型フォトダイオード（所謂、ＨＡＤ (Hole Accumulation Diode)センサ構造）となっている。
【００９４】
第１の転送ゲート部６２は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６２１を有するとともに、基板表層部にＰ−型半導体領域６２２が形成された構成となっている。Ｐ−型半導体領域６２２は、当該半導体領域６２２が形成されない場合に比較して、ゲート電極６２１の下のポテンシャルを若干深くする。これにより、Ｐ−型半導体領域６２２は、フォトダイオード６１から溢れた所定量以上の光電荷、具体的には、フォトダイオード６１の飽和電荷量を超えた光電荷を第１の電荷蓄積部６６に転送するオーバーフローパスを形成している。
【００９５】
第１の転送ゲート部６２のゲート電極６２１は、第１の電荷蓄積部６６のゲート電極６６１を兼ねている。換言すれば、第１の転送ゲート部６２のゲート電極６２１と第１の電荷蓄積部６６のゲート電極６６１とは一体的に形成されている。
【００９６】
第１の電荷蓄積部６６は、第１の転送ゲート部６２のゲート電極６２１を兼ねるゲート電極６６１を有し、当該ゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成される。すなわち、第１の電荷蓄積部６６は、当該ゲート電極６６１の下のＰ型ウェル５２内に形成されたＮ型半導体領域６６２と、その表層部に形成されたＰ−型半導体領域６６３とからなる埋め込み型ＭＯＳキャパシタによって構成されている。
【００９７】
第２の転送ゲート部６３は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６３１を有している。第２の転送ゲート部６３は、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域とし、ＦＤ部７１となるＮ＋型半導体領域７１１を他方のソース／ドレイン領域としている。
【００９８】
第３の転送ゲート部６４は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６４１を有している。第３の転送ゲート部６４は、ＦＤ部７１となるＮ＋型半導体領域７１１を一方のソース／ドレイン領域とし、基板表層部に形成されたＮ＋型半導体領域６４２を他方のソース／ドレイン領域としている。
【００９９】
第３の転送ゲート部６４のＮ＋型半導体領域６４２には、第２の電荷蓄積部６７の一端が電気的に接続されている。第２の電荷蓄積部６７の他端は、負側電源（例えば、グランド）に接続されている。第３の転送ゲート部６４は、ＦＤ部７１と第２の電荷蓄積部６７のポテンシャルを結合したり、分割したりする。
【０１００】
上述したことから明らかなように、実施例１に係る単位画素６０Aは、第１の電荷蓄積部６６が、第１、第２の転送ゲート部６２、６３に隣接して形成されるゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成された画素構造となっている。
【０１０１】
（単位画素の回路動作）
図１０は、実施例１に係る単位画素６０Aの回路動作の説明に供するタイミングチャートである。図１０には、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ／ＳＧ、電荷排出制御信号ＰＧ、転送信号ＡＧ、及び、転送信号ＦＧのタイミング関係を示している。
【０１０２】
先ず、時刻ｔ1において、全画素同時に電荷排出制御信号ＰＧが非アクティブ状態となり、電荷排出ゲート部７０が非導通状態になることで、全画素共通の露光期間に入る。
【０１０３】
時刻ｔ1では、転送信号ＦＧ、ＡＧが共にアクティブ状態にあるため、第２、第３の転送ゲート部６３、６４が共に導通状態にある。従って、高照度時においてフォトダイオード６１の飽和電荷量を超える光電荷、即ち、フォトダイオード６１から溢れた光電荷については、第１の転送ゲート部６２のゲート電極６２１下のオーバーフローパスを介して第１の電荷蓄積部６６に転送される。
【０１０４】
更に、第１の電荷蓄積部６６に転送された光電荷は、導通状態にある第２、第３の転送ゲート部６３、６４を通して第２の電荷蓄積部６７に転送される。すなわち、高照度時にフォトダイオード６１から溢れた光電荷は、第１の電荷蓄積部６６及び第２の電荷蓄積部６７の両方に蓄積される。
【０１０５】
次に、時刻ｔ2において、転送信号ＴＧを中間電位ＶＭで駆動することによって、フォトダイオード６１から、第１の転送ゲート部６２を介して中間電位ＶＭで決まる所定電荷量を超える光電荷が、第１の電荷蓄積部６６及び第２の電荷蓄積部６７の両方に蓄積される。ここで言う所定電荷量とは、第１の電荷蓄積部６６の飽和電荷量である。これによって、次の動作の際に、即ち、第２の転送ゲート部６３を非導通状態にして、フォトダイオード６１に蓄積された光電荷を第１の電荷蓄積部６６に転送する際に、光電荷が第１の電荷蓄積部６６から溢れないようにする。
【０１０６】
次に、時刻ｔ3で転送信号ＴＧが非アクティブ状態になることで、第２の転送ゲート部６３が非導通状態になり、しかる後、時刻ｔ4で転送信号ＴＧがアクティブ状態になることで、第１の転送ゲート部６２が導通状態になる。これにより、フォトダイオード６１に蓄積された光電荷が、第１の電荷蓄積部６６に転送され、当該電荷蓄積部６６に蓄積される。
【０１０７】
ここで、光電荷がフォトダイオード６１の飽和電荷量以下の低照度時には、フォトダイオード６１から光電荷が溢れることはない。従って、低照度時の光電荷については、時刻ｔ4のタイミングで第１の転送ゲート部６２によって第１の電荷蓄積部６６に転送され、当該電荷蓄積部６６に蓄積される。
【０１０８】
次に、時刻ｔ5で電荷排出制御信号ＰＧがアクティブ状態になり、電荷排出ゲート部７０が導通状態になることで、全画素共通の露光期間が終了する。そして、時刻ｔ5以降、即ち、読み出し期間において、強い光が入射して過剰な光電荷がフォトダイオード６１に生成しても、その光電荷は電荷排出ゲート部７０を通して電荷排出部に排出されるため、第１、第２の電荷蓄積部６６、６７に過剰電荷が漏れ込むことはない。
【０１０９】
時刻ｔ5では、転送信号ＡＧが非アクティブ状態となることで、第３の転送ゲート部６４が非導通状態となる。また同時に、転送信号ＴＧが非アクティブ状態になることで、第１の転送ゲート部６２も非導通状態になる。
【０１１０】
露光終了後、時刻ｔ6でＮ行目の選択信号ＳＥＬがアクティブ状態になり、Ｎ行目の選択トランジスタ６９が導通状態になることで、Ｎ行目の単位画素６０Aが選択状態となる。同時に、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１がリセットされる。そして、リセット信号ＲＳＴが非アクティブ状態になる時刻ｔ7で、ＦＤ部７１の電位が第１のリセットレベルＮ1として増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１１１】
次に、時刻ｔ8で転送信号ＦＧがアクティブ状態になることで、第２の転送ゲート部６３が導通状態となり、第１の電荷蓄積部６６に蓄積されている光電荷をＦＤ部７１に転送する。この光電荷の転送は、転送信号ＦＧが非アクティブ状態になる時刻ｔ9まで行われる。そして、光電荷の転送が終了した時刻ｔ9でＦＤ部７１の電位が、第１の電荷蓄積部６６の蓄積電荷量に応じた第１の信号レベルＳ1として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１１２】
次に、時刻ｔ10で転送信号ＡＧがアクティブ状態になると、第３の転送ゲート部６４は導通状態となってＦＤ部７１と第２の電荷蓄積部６７のポテンシャルを結合する。これにより、ＦＤ部７１の容量と第２の電荷蓄積部６７の容量と結合され、第２の電荷蓄積部６７に蓄積されていた光電荷がＦＤ部７１及び第２の電荷蓄積部６７に跨って、即ち、結合容量部に蓄積されることになる。
【０１１３】
そして、この結合容量部に蓄積された光電荷が、第２の信号レベルＳ2として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。因みに、第２の電荷蓄積部６７に蓄積されていた光電荷は、高照度時にフォトダイオード６１から溢れた光電荷である。
【０１１４】
次いで、時刻ｔ11でリセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１及び第２の電荷蓄積部６７の結合容量部がリセットされる。そして、リセット信号ＲＳＴが非アクティブ状態となる時刻ｔ12で、結合容量部の電位が第２のリセットレベルＮ2として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１１５】
上述した一連の回路動作により、単位画素６０Aから垂直信号線１７に対して、先ず、第１のリセットレベルＮ1が、次いで、第１の信号レベルＳ1が、次いで、第２の信号レベルＳ2が、最後に、第２のリセットレベルＮ2が順に出力されることになる。このようにして順に出力される第１のリセットレベルＮ1、第１の信号レベルＳ1、第２の信号レベルＳ2、及び、第２のリセットレベルＮ2は、後段の信号処理部で所定の信号処理が行われる。その信号処理の詳細については後述する。この信号処理に関しては、以下に説明する変形例や他の実施例の場合も同様である。
【０１１６】
尚、上述した回路動作では、リセット信号ＲＳＴが非アクティブ状態となる時刻ｔ7、ｔ12で第１、第２のリセットレベルＮ1、Ｎ2が読み出されるとしたが、実際には、時刻ｔ8、ｔ13の直前のレベルが第１、第２のリセットレベルＮ1、Ｎ2として用いられることになる。同様に、転送信号ＦＧが非アクティブ状態になる時刻ｔ9で第１の信号レベルＳ1、転送信号ＡＧがアクティブ状態になる時刻ｔ10で第２の信号レベルＳ2が読み出されるとしたが、実際には時刻ｔ10、ｔ11の直前のレベルが第１、第２の信号レベルＳ1、Ｓ2として用いられることになる。これは垂直信号線１７が、その負荷容量のために立ち上がるのに時間を要するためである。
【０１１７】
以上説明した、実施例１に係る単位画素６０Aによれば、第１の電荷蓄積部６６として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部６７として第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。飽和電荷量を同等で良いとした場合、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【０１１８】
しかも、全画素同時読出しの際に、低照度時の光電荷については、暗時特性の良い第１の電荷蓄積部６６に蓄積する一方、暗時特性の悪い第２の電荷蓄積部６７には高照度時の光電荷を蓄積することで、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
【０１１９】
（実施例１の変形例）
図１１は、実施例１の変形例に係る単位画素６０A-1の回路構成を示す回路図であり、図中、図８と同等部位には同一符号を付して示している。
【０１２０】
本変形例に係る単位画素６０A-1も、実施例１に係る単位画素６０Aと同様の回路構成素子を備えている。すなわち、本変形例に係る単位画素６０A-1は、フォトダイオード６１に加えて、第１〜第３の転送ゲート部６２〜６４、リセットゲート部６５、第１、第２の電荷蓄積部６６、６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０を有している。
【０１２１】
実施例１に係る単位画素６０Aと異なる点は、第３の転送ゲート部６４、及び、第２の電荷蓄積部６７の接続位置である。すなわち、第３の転送ゲート部６４は、リセットゲート部６５のソース電極とＦＤ部７１との間に接続されている。第２の電荷蓄積部６７は、リセットゲート部６５と第３の転送ゲート部６４との間に接続されている。
【０１２２】
本変形例に係る単位画素６０A-1の場合にも、回路動作は若干異なるものの、実施例１に係る単位画素６０Aの場合と同様の作用効果を得ることができる。
【０１２３】
図１２に、実施例１の変形例に係る単位画素６０A-1の回路動作の説明に供するタイミングチャートを示す。回路動作上、実施例１に係る単位画素６０Aと相違するのは、図１２のタイミングチャートから明らかなように、第１のリセットレベルＮ1を読み出すためのＦＤ部７１に対するリセット動作が行われない点だけである。
【０１２４】
但し、現フレームにおいてリセット動作を行わなくても、前フレームの第２のリセットレベルＮ2を読み出す際にリセット動作が行われている。従って、現フレームの第１のリセットレベルＮ1の取得のためにあえてリセット動作を行わなくても、現フレームにおける画素選択後のＦＤ部７１の電位を第１のリセットレベルＮ1として用いても、信号処理上、問題ない。
【０１２５】
［３−２．実施例２］
（単位画素の回路構成）
図１３は、実施例２に係る単位画素６０Bの回路構成を示す回路図であり、図中、図８と同等部位には同一符号を付して示している。
【０１２６】
第４の転送ゲート部７２は、回路的に、一方のソース／ドレイン領域がフォトダイオード６１に接続され、他方のソース／ドレイン領域が第３の転送ゲート部６４の他方のソース／ドレイン領域及び第２の電荷蓄積部６７に接続されている。第４の転送ゲート部７２のゲート電極には、駆動信号ＢＧが転送信号として印加される。このとき、駆動信号ＢＧに関しては、アクティブ状態の電位と非アクティブ状態の電位とその両者の間の中レベルの電位の３値にて適宜駆動出来るものとする。以下では、中レベルの電位を中間電位ＶＭと記載する。
【０１２７】
（単位画素の画素構造）
図１４は、実施例２に係る単位画素６０Bの画素構造を示す概略図であり、図中、図９と同等部位には同一符号を付して示している。尚、図１４には、画素レイアウトを示す平面パターン、当該平面パターンにおけるＡ−Ａ´矢視断面、及び、Ｂ−Ｂ´矢視断面をそれぞれ示している。
【０１２８】
図１４において、第４の転送ゲート部７２の構造以外は、基本的に、実施例１に係る単位画素６０Aの画素構造と同じである。第４の転送ゲート部７２は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極７２１を有し、フォトダイオード６１のＮ型半導体領域を一方のソース／ドレイン領域としている。第４の転送ゲート部７２の他方のソース／ドレイン領域は、回路的に、第２の電荷蓄積部６７に接続されている。
【０１２９】
第４の転送ゲート部７２は、チャネル領域の表層部にＰ−型またはＮ−型の半導体領域７２３を有する構成となっている。この半導体領域７２３は、第４の転送ゲート部７２の非導通状態において、フォトダイオード６１の飽和電荷量を超えた光電荷、即ち、フォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７に漏れ込ませるオーバーフローパスを形成する。
【０１３０】
（単位画素の回路動作）
図１５は、実施例２に係る単位画素６０Bの回路動作の説明に供するタイミングチャートである。図１５には、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ／ＳＧ、電荷排出制御信号ＰＧ、転送信号ＡＧ、転送信号ＦＧ、及び、転送信号ＢＧのタイミング関係を示している。
【０１３１】
先ず、時刻ｔ21において、全画素同時に電荷排出制御信号ＰＧが非アクティブ状態となり、電荷排出ゲート部７０が非導通状態になることで、全画素共通の露光期間に入る。
【０１３２】
露光期間において、高照度時に光電荷がフォトダイオード６１の飽和電荷量を超えると、即ち、光電荷がフォトダイオード６１から溢れると、この溢れた光電荷は第４の転送ゲート部７２のゲート下のオーバーフローパスを介して第２の電荷蓄積部６７に転送される。すなわち、高照度時にフォトダイオード６１から溢れた光電荷は、第２の電荷蓄積部６７に漏れ込み、第２の電荷蓄積部６７に蓄積される。
【０１３３】
次に、時刻ｔ22で、転送信号ＢＧを中間電位ＶＭで駆動することによって、フォトダイオード６１から、第４の転送ゲート部７２を介して中間電位ＶＭで決まる所定電荷量を超える光電荷が、第２の電荷蓄積部６７に転送される。ここで言う所定電荷量とは、第１の電荷蓄積部６６の飽和電荷量である。これによって、次の動作の際に、即ち、フォトダイオード６１に蓄積された光電荷を第１の電荷蓄積部６６に転送する際に、光電荷が第１の電荷蓄積部６６から溢れないようにする。
【０１３４】
転送信号ＢＧが時刻ｔ23で非アクティブ状態になることで、第４の転送ゲート部７２が非導通状態になり、次に、時刻ｔ24で転送信号ＴＧがアクティブ状態になることで、第１の転送ゲート部６２が導通状態になる。これにより、フォトダイオード６１に蓄積された光電荷が第１の電荷蓄積部６６に転送され、当該電荷蓄積部６６に蓄積される。
【０１３５】
ここで、光電荷がフォトダイオード６１の飽和電荷量以下の低照度時には、フォトダイオード６１から光電荷が溢れることはない。従って、低照度時の光電荷については、時刻ｔ24のタイミングで第１の転送ゲート部６２によって第１の電荷蓄積部６６に転送され、当該電荷蓄積部６６に蓄積される。
【０１３６】
次に、時刻ｔ25で電荷排出制御信号ＰＧが非アクティブ状態からアクティブ状態に遷移し、電荷排出ゲート部７０が導通状態になることで、全画素共通の露光期間が終了する。そして、時刻ｔ25以降、即ち、読み出し期間において、強い光が入射して過剰な光電荷がフォトダイオード６１に生成しても、その光電荷は電荷排出ゲート部７０を通して電荷排出部に排出されるため、第１、第２の電荷蓄積部６６、６７に過剰電荷が漏れ込むことはない。
【０１３７】
露光終了後、時刻ｔ26でＮ行目の選択信号ＳＥＬがアクティブ状態になり、Ｎ行目の選択トランジスタ６９が導通状態になることで、Ｎ行目の単位画素６０Bが選択状態となる。同時に、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１がリセットされる。そして、リセット信号ＲＳＴが非アクティブ状態になる時刻ｔ27で、ＦＤ部７１の電位が第１のリセットレベルＮ1として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１３８】
次に、時刻ｔ28で転送信号ＦＧがアクティブ状態になることで、第２の転送ゲート部６３が導通状態となり、第１の電荷蓄積部６６に蓄積されている光電荷をＦＤ部７１に転送する。この光電荷の転送は、転送信号ＦＧが非アクティブ状態になる時刻ｔ29まで行われる。そして、光電荷の転送が終了した時刻ｔ29のＦＤ部７１の電位が、第１の電荷蓄積部６６の蓄積電荷量に応じた第１の信号レベルＳ1として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１３９】
次に、時刻ｔ30で転送信号ＡＧがアクティブ状態になると、第３の転送ゲート部６４は導通状態となってＦＤ部７１と第２の電荷蓄積部６７のポテンシャルを結合する。これにより、ＦＤ部７１の容量と第２の電荷蓄積部６７の容量とが結合され、第２の電荷蓄積部６７に蓄積されていた光電荷がＦＤ部７１及び第２の電荷蓄積部６７に跨って、即ち、結合容量部に蓄積されることになる。
【０１４０】
そして、この結合容量部に蓄積された光電荷が、第２の信号レベルＳ2として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。因みに、第２の電荷蓄積部６７に蓄積されていた光電荷は、高照度時にフォトダイオード６１を溢れた光電荷である。
【０１４１】
次いで、時刻ｔ31でリセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１及び第２の電荷蓄積部６７の結合容量部がリセットされる。そして、リセット信号ＲＳＴが非アクティブ状態になる時刻ｔ32で、結合容量部の電位が第２のリセットレベルＮ2として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１４２】
上述した一連の回路動作により、単位画素６０Bから垂直信号線１７に対して、先ず、第１のリセットレベルＮ1が、次いで、第１の信号レベルＳ1が、次いで、第２の信号レベルＳ2が、最後に、第２のリセットレベルＮ2が順に出力されることになる。
【０１４３】
（実施例２の変形例１）
図１６は、実施例２の変形例１に係る単位画素６０B-1の回路構成を示す回路図であり、図中、図１３と同等部位には同一符号を付して示している。
【０１４４】
本変形例１に係る単位画素６０B-1も、実施例２に係る単位画素６０Bと同様の回路構成素子を備えている。すなわち、本変形例１に係る単位画素６０B-1は、フォトダイオード６１、リセットゲート部６５（以下、「リセットトランジスタ６５」と記述する場合もある）、第１、第２の電荷蓄積部６６、６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０に加えて、４つの転送ゲート部６２〜６４、７２を有している。
【０１４５】
実施例２に係る単位画素６０Bと異なる点は、リセットトランジスタ６５の接続位置である。すなわち、リセットトランジスタ６５は、第３、第４の転送ゲート部６４、７２、及び、第２の電荷蓄積部６７とリセット電圧ＶDRの間に接続されている。
【０１４６】
本変形例１に係る単位画素６０B-1の場合にも、回路動作は若干異なるものの、基本的には、実施例２に係る単位画素６０Bの場合と同様の作用効果を得ることができる。
【０１４７】
図１７に、実施例２の変形例１に係る単位画素６０B-1の回路動作の説明に供するタイミングチャートを示す。回路動作上、実施例２に係る単位画素６０Bと相違するのは、図１７のタイミングチャートから明らかなように、第１のリセットレベルＮ1を読み出すためのＦＤ部７１に対するリセット動作が行われない点だけである。
【０１４８】
但し、現フレームにおいてリセット動作を行わなくても、前フレームの第２のリセットレベルＮ2を読み出す際にリセット動作が行われている。従って、現フレームの第１のリセットレベルＮ1の取得のためにあえてリセット動作を行わなくても、現フレームにおける画素選択後のＦＤ部７１の電位を第１のリセットレベルＮ1として用いても、信号処理上、問題ない。
【０１４９】
（実施例２の変形例２）
図１８は、実施例２の変形例２に係る単位画素６０B-2の回路構成を示す回路図であり、図中、図１３と同等部位には同一符号を付して示している。
【０１５０】
本変形例２に係る単位画素６０B-2は、実施例２に係る単位画素６０Bに対して、第４の転送ゲート部７２を有する点では同じであるが、選択トランジスタ６９が省略されている点で相違している。本変形例２に係る単位画素６０B-2では、選択トランジスタ６９による画素選択の機能を、リセットトランジスタ６５のドレイン電極に印加するドレイン電圧ＤＲＮを可変とすることで実現している。
【０１５１】
具体的には、リセットトランジスタ６５のドレイン電極にドレイン電圧ＤＲＮとして高電圧を印加することで、増幅トランジスタ６８が活性化状態となって信号の出力動作を行う。すなわち、増幅トランジスタ６８は、ドレイン電圧ＤＲＮの切替え動作と相俟って、選択トランジスタとしての作用を為す。選択トランジスタ６９を省略することで、単位画素６０を構成する回路素子を１画素につき１個削減できる利点がある。
【０１５２】
図１９に、実施例２の変形例２に係る単位画素６０B-2の回路動作の説明に供するタイミングチャートを示す。回路動作上、実施例２の変形例１に係る単位画素６０B-1の回路動作の場合と、リセット信号ＲＳＴのタイミングが異なるのみであり、基本的には同じである。
【０１５３】
以上説明した、実施例２、及び、その変形例１、２に係る単位画素６０B、６０B-1、６０B-2によれば、基本的に、実施例１に係る単位画素６０Aと同様の作用効果を得ることができる。すなわち、第１の電荷蓄積部６６として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部６７として第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。飽和電荷量を同等で良いとした場合、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【０１５４】
しかも、全画素同時読出しの際に、低照度時の光電荷については、暗時特性の良い第１の電荷蓄積部６６に蓄積する一方、暗時特性の悪い第２の電荷蓄積部６７には高照度時の光電荷を蓄積することで、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
【０１５５】
（画素共有）
上記の作用効果に加えて、実施例２、及び、その変形例１、２に係る単位画素６０B、６０B-1、６０B-2によれば、画素を構成する回路素子を複数の画素間で共有することができる利点がある。この画素共有は、実施例１の構成に対して第４の転送ゲート部７２を追加し、当該転送ゲート部７２によってフォトダイオード６１と第２の電荷蓄積部６７との間にオーバーフローパスを形成するようにしたことによる。この画素共有についての具体例について以下に説明する。
【０１５６】
図２０は、画素共有の具体例１に係る回路構成を示す回路図である。ここでは、互いに隣接する４つの画素６０B_1〜６０B_4間で画素構成素子の一部を共有する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０B_1〜６０B_4の関係としては、例えば行列方向２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。
【０１５７】
具体例１では、実施例２に係る単位画素６０Bの画素構成の場合の画素共有を例に挙げている。実施例２に係る単位画素６０Bによれば、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、増幅トランジスタ６８、及び、選択トランジスタ６９の３つの回路素子を４画素間で共有できることになる。
【０１５８】
図２１は、画素共有の具体例２に係る回路構成を示す回路図であり、図中、図２０と同等部位には同一符号を付して示している。ここでも、互いに隣接する４つの画素６０B_1〜６０B_4間で画素構成素子の一部を供給する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０B_1〜６０B_4の関係としては、例えば行列方向それぞれ２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。
【０１５９】
具体例２では、実施例２の変形例２に係る単位画素６０Bの画素構成の場合の画素共有を例に挙げている。実施例２の変形例２に係る単位画素６０Bによれば、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、及び、増幅トランジスタ６８の２つの回路素子を４画素間で共有できることになる。
【０１６０】
このように、複数の画素間での回路素子の共有技術を併用することで、実施例１に係る単位画素６０Aと同様の作用効果を得ることができることに加えて、単位画素サイズの省スペース化を図ることができる。そして、省スペース化によって飽和電荷量をより多く確保できる。飽和電荷量を同等で良いとした場合、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【０１６１】
［３−３．実施例３］
（単位画素の回路構成）
図２２は、実施例３に係る単位画素６０Cの回路構成を示す回路図であり、図中、図８と同等部位には同一符号を付して示している。
【０１６２】
図２２に示すように、実施例３に係る単位画素６０Cは、フォトダイオード６１に加えて、次の構成素子を有している。すなわち、実施例３に係る単位画素６０Cは、第１、第２の転送ゲート部６２、６３、リセットゲート部６５、第１、第２の電荷蓄積部６６、６７、増幅トランジスタ６８、選択トランジスタ６９、電荷排出ゲート部７０、及び、第５の転送ゲート部７３を有している。
【０１６３】
上記の構成の単位画素６０Cにおいて、第１の電荷蓄積部６６は、回路的に、第１の転送ゲート部６２と第２の転送ゲート部６３との間に、埋め込み型ＭＯＳキャパシタとして設けられている。当該電荷蓄積部６６のゲート電極には、転送信号ＳＧが印加される。第２の電荷蓄積部６７は、先述した各実施例と同様に、当該電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。
【０１６４】
第１の転送ゲート部６２は、回路的に、フォトダイオード６１と第１の電荷蓄積部６６との間に接続されている。第２の転送ゲート部６３は、回路的に、当該電荷蓄積部６６とＦＤ部７１との間に接続されている。第５の転送ゲート部７３は、回路的に、当該電荷蓄積部６６と第２の電荷蓄積部６７との間に接続されている。第５の転送ゲート部７３のゲート電極には、転送信号ＣＧが印加される。
【０１６５】
第１、第２、第５の転送ゲート部６２、６３、７３、及び、第１、第２の電荷蓄積部６６、６７以外の構成素子の回路的な接続関係については、先述した各実施例の場合と同様である。
【０１６６】
（単位画素の画素構造）
図２３は、実施例３に係る単位画素６０Cの画素構造を示す概略図であり、図中、図９と同等部位には同一符号を付して示している。尚、図２３には、画素レイアウトを示す平面パターン、当該平面パターンにおけるＡ−Ａ´矢視断面、及び、Ｂ−Ｂ´矢視断面をそれぞれ示している。
【０１６７】
第１の転送ゲート部６２は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６２１を有するとともに、基板表層部にＰ−型半導体領域６２２が形成された構成となっている。Ｐ−型半導体領域６２２は、当該半導体領域６２２が形成されない場合に比較して、ゲート電極６２１の下のポテンシャルを若干深くする。
【０１６８】
これにより、Ｂ−Ｂ´矢視断面図から明らかなように、Ｐ−型半導体領域６２２は、フォトダイオード６１から溢れた所定量以上の光電荷を第１の電荷蓄積部６６に転送するオーバーフローパスを形成している。ここで言う所定量以上の光電荷とは、具体的には、フォトダイオード６１の飽和電荷量を超えた光電荷のことである。
【０１６９】
第１の電荷蓄積部６６は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６６１を有し、当該ゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成される。すなわち、当該電荷蓄積部６６は、ゲート電極６６１の下のＰ型ウェル５２内に形成されたＮ型半導体領域６６２と、その表層部に形成されたＰ−型半導体領域６２３とからなる埋め込み型ＭＯＳキャパシタによって構成されている。
【０１７０】
第２の転送ゲート部６３は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６３１を有している。第２の転送ゲート部６３は、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域とし、ＦＤ部７１となるＮ＋型半導体領域７１１を他方のソース／ドレイン領域としている。
【０１７１】
上述したことから明らかなように、実施例３に係る単位画素６０Cは、第１の電荷蓄積部６６が、第１、第２の転送ゲート部６２、６３に隣接して形成される第１の電荷蓄積部６６のゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成された画素構造となっている。
【０１７２】
第５の転送ゲート部７３は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極７３１を有し、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域としている。第５の転送ゲート部７３の他方のソース／ドレイン領域には、回路的に、第２の電荷蓄積部６７の一端が接続されている。
【０１７３】
上記の画素構造において、第２の転送ゲート部６３、第１の電荷蓄積部６６のゲート電極６６１、及び、第５の転送ゲート部７３は、ＦＤ部７１、当該電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合または分割する作用を為す。
【０１７４】
（単位画素の回路動作）
図２４は、実施例３に係る単位画素６０Cの回路動作の説明に供するタイミングチャートである。図２４には、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、転送信号ＣＧ、転送信号ＳＧ、及び、転送信号ＦＧのタイミング関係を示している。
【０１７５】
以下、実施例３に係る単位画素６０Cの回路動作について、図２４のタイミングに基づき、図２５乃至図２９のポテンシャル図を用いて説明する、
【０１７６】
先ず、時刻ｔ41において、全画素同時に電荷排出制御信号ＰＧが非アクティブ状態となり、電荷排出ゲート部７０が非導通状態になることで、図２５（Ａ）に示すように、全画素共通の露光期間に入る。時刻ｔ41では同時に、転送信号ＣＧがアクティブ状態になるため、第５の転送ゲート部７３が導通状態になる。
【０１７７】
露光期間において、高照度時の場合は、図２５（Ｂ）に示すように、フォトダイオード６１に加えて、当該フォトダイオード６１を溢れる光電荷が、第１の転送ゲート部６２のオーバーフローパスを介して、第１の電荷蓄積部６６に光電荷が蓄積される。更に、第５の転送ゲート部７３が導通状態にあるため、当該電荷蓄積部６６を溢れた光電荷が、第５の転送ゲート部７３を介して第２の電荷蓄積部６７にも光電荷が蓄積される。低照度時の場合は、フォトダイオード６１のみで光電荷の蓄積が行われる。
【０１７８】
次に、時刻ｔ42において、転送信号ＴＧを中間電位ＶＭで駆動することによって、図２６（Ａ）に示すように、フォトダイオード６１から、第１の転送ゲート部６２を介して中間電位ＶＭで決まる所定電荷量を超える光電荷が第１の電荷蓄積部６６及び第２の電荷蓄積部６７の両方に蓄積される。ここで言う所定電荷量とは、第１の電荷蓄積部６６の飽和電荷量である。これによって、次の動作の際に、即ち第２の転送ゲート部６３を非導通状態にして、フォトダイオード６１に蓄積された光電荷を当該電荷蓄積部６６に転送する際に、光電荷が第１の電荷蓄積部６６から溢れないようにする。
【０１７９】
次に、時刻ｔ43で転送信号ＣＧが非アクティブ状態になることで、第５の転送ゲート部７３が非導通状態になる。このときのポテンシャルの状態を図２６（Ｂ）に示す。
【０１８０】
続いて、時刻ｔ44において、全画素同時に転送信号ＴＧ、ＳＧがアクティブ状態になることで、第１の転送ゲート部６２及び第１の電荷蓄積部６６のゲート電極が導通状態になる。これにより、図２７（Ａ）に示すように、フォトダイオード６１に蓄積された光電荷が当該電荷蓄積部６６に転送され、当該電荷蓄積部６６に蓄積される。
【０１８１】
次に、時刻ｔ45において、全画素同時に転送信号ＴＧが非アクティブ状態になると同時に、電荷排出制御信号ＰＧがアクティブ状態になり、第１の転送ゲート部６２が非導通状態となる。また同時に、電荷排出ゲート部７０が導通状態になる。これにより、全画素共通の露光期間が終了する。このとき、転送信号ＳＧも非アクティブ状態になる。
【０１８２】
露光終了時のポテンシャルの状態を図２７（Ｂ）に示す。このとき、高照度時の光電荷は、第１の電荷蓄積部６６及び第２の電荷蓄積部６７の両方に蓄積される。低照度時の光電荷は、第１の電荷蓄積部６６のみに蓄積される。
【０１８３】
次に、時刻ｔ46でＮ行目の選択信号ＳＥＬがアクティブ状態になり、Ｎ行目の選択トランジスタ６９が導通状態になることで、Ｎ行目の単位画素６０Cが選択状態となる。同時に、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１がリセットされる。そして、リセット信号ＲＳＴが非アクティブ状態になる時刻ｔ47で、ＦＤ部７１の電位が第１のリセットレベルＮ1として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１８４】
次に、時刻ｔ48で転送信号ＦＧがアクティブ状態になることで、第２の転送ゲート部６３が導通状態となり、第１の電荷蓄積部６６に蓄積されている光電荷をＦＤ部７１に転送する。このときのポテンシャルの状態を図２８（Ａ）に示す。この光電荷の転送は、転送信号ＦＧが非アクティブ状態になる時刻ｔ49まで行われる。
【０１８５】
このときのポテンシャルの状態を図２８（Ｂ）に示す。そして、光電荷の転送が終了した時刻ｔ49のＦＤ部７１の電位が、第１の電荷蓄積部６６の蓄積電荷量に応じた第１の信号レベルＳ1として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１８６】
次に、時刻ｔ50で転送信号ＣＧ、ＳＧ、ＦＧが同時にアクティブ状態になると、第５の転送ゲート部７３、第１の電荷蓄積部６６のゲート電極６６１、及び、第２の転送ゲート部６３が共に導通状態となる。これにより、図２９（Ａ）に示すように、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルが結合されるために、結合された全領域に亘って光電荷が蓄積されることになる。そして、この光電荷が第２の信号レベルＳ2として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１８７】
次いで、時刻ｔ51でリセット信号ＲＳＴがアクティブ状態となり、ポテンシャルが結合された領域がリセットされる。このときのポテンシャルの状態を図２９（Ｂ）に示す。そして、リセット信号ＲＳＴが非アクティブ状態になる時刻ｔ52で、ポテンシャルが結合された領域の電位が第２のリセットレベルＮ2として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１８８】
その後、時刻t53以降において、転送信号ＦＧ、転送信号ＳＧ、及び、転送信号ＣＧの順番でこれらの転送信号を非アクティブ状態にし、第２の転送ゲート部６３、第１の電荷蓄積部６６のゲート電極６６１、及び、第５の転送ゲート部７３を非導通状態にする。これにより、図２５（Ａ）に示すような、ｔ＝ｔ41の初期のポテンシャルの状態に戻る。転送信号ＦＧ、転送信号ＳＧ、及び、転送信号ＣＧの順番でこれらの転送信号を非アクティブ状態にするのは、第１の電荷蓄積部６６のゲート電極６６１が導通状態において基板表面に蓄積されるチャネル電荷を、第２の電荷蓄積部６７に蓄積するためである。ＦＤ部７１とは異なり、第２の電荷蓄積部６７だけでリセットすることはないため、前記チャネル電荷がリセットされることによって画素信号にオフセットを生じる等の懸念がない。
【０１８９】
上述した一連の回路動作により、単位画素６０Cから垂直信号線１７に対して、先ず、第１のリセットレベルＮ1が、次いで、第１の信号レベルＳ1が、次いで、第２の信号レベルＳ2が、最後に、第２のリセットレベルＮ2が順に出力されることになる。
【０１９０】
（実施例３の変形例１）
図３０は、実施例３の変形例１に係る単位画素６０C-1の回路構成を示す回路図であり、図中、図２２と同等部位には同一符号を付して示している。
【０１９１】
本変形例１に係る単位画素６０C-1も、実施例３に係る単位画素６０Cと同様の回路構成素子を備えている。すなわち、本変形例１に係る単位画素６０C-1は、フォトダイオード６１、リセットゲート部６５、第１、第２の電荷蓄積部６６、６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０に加えて、３つの転送ゲート部６２、６３、７３を有している。
【０１９２】
実施例３に係る単位画素６０Cと異なる点は、実施例２の変形例１に係る単位画素６０B-1の場合と同様に、リセットトランジスタ６５の接続位置である。すなわち、リセットトランジスタ６５は、第５の転送ゲート部７３、及び、第２の電荷蓄積部６７とリセット電圧ＶDRの間に接続されている。
【０１９３】
本変形例１に係る単位画素６０C-1の場合にも、回路動作は若干異なるものの、実施例３に係る単位画素６０Cの場合と同様の作用効果を得ることができる。
【０１９４】
図３１に、実施例３の変形例１に係る単位画素６０C-1の回路動作の説明に供するタイミングチャートを示す。回路動作上、実施例３に係る単位画素６０Cと相違するのは、図３１のタイミングチャートから明らかなように、第１のリセットレベルＮ1を読み出すためのＦＤ部７１に対するリセット動作が行われない点だけである。
【０１９５】
但し、現フレームにおいてリセット動作を行わなくても、前フレームの第２のリセットレベルＮ2を読み出す際にリセット動作が行われている。従って、現フレームの第１のリセットレベルＮ1の取得のためにあえてリセット動作を行わなくても、現フレームにおける画素選択後のＦＤ部７１の電位を第１のリセットレベルＮ1として用いても、信号処理上、問題はない。
【０１９６】
（実施例３の変形例２）
図３２は、実施例３の変形例２に係る単位画素６０C-2の回路構成を示す回路図であり、図中、図２２と同等部位には同一符号を付して示している。
【０１９７】
本変形例２に係る単位画素６０C-2は、実施例３に係る単位画素６０Cに対して、第５の転送ゲート部７３を有する点では同じであるが、実施例２の変形例２に係る単位画素６０B-2の場合と同様に、選択トランジスタ６９が省略されている点で相違している。本変形例２に係る単位画素６０C-2では、選択トランジスタ６９による画素選択の機能を、リセットトランジスタ６５のドレイン電極に印加するドレイン電圧ＤＲＮを可変とすることで実現している。
【０１９８】
具体的には、リセットトランジスタ６５のドレイン電極にドレイン電圧ＤＲＮとして高電圧を印加することで、増幅トランジスタ６８が活性化状態となって信号の出力動作を行う。すなわち、増幅トランジスタ６８は、ドレイン電圧ＤＲＮの切替え動作と相俟って、選択トランジスタとしての作用を為す。選択トランジスタ６９を省略することで、単位画素６０を構成する回路素子を１画素につき１個削減できる利点がある。
【０１９９】
図３３に、実施例３の変形例２に係る単位画素６０C-2の回路動作の説明に供するタイミングチャートを示す。回路動作上、実施例３の変形例１に係る単位画素６０C-1の回路動作の場合と、リセット信号ＲＳＴのタイミングが異なるのみであり、基本的には同じである。
【０２００】
以上説明した、実施例３、及び、その変形例１、２に係る単位画素６０C、６０C-1、６０C-2によれば、基本的に、実施例１に係る単位画素６０Aと同様の作用効果を得ることができる。すなわち、第１の電荷蓄積部６６として、埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部６７として、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。飽和電荷量を同等で良いとした場合、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【０２０１】
しかも、全画素同時読出しの際に、低照度時の光電荷については、暗時特性の良い第１の電荷蓄積部６６に蓄積する一方、暗時特性の悪い第２の電荷蓄積部６７には高照度時の光電荷を蓄積することで、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
【０２０２】
また、フォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７に転送する第５の転送ゲート部７３が、回路的に、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間に接続されている。このことにより、実施例２の場合に比べてＦＤ部７１で光電荷を電圧信号に変換する際の変換効率を高めることができる。
【０２０３】
具体的には、実施例２の場合には、特に図１３から明らかなように、増幅トランジスタ６８のゲート電極が接続されたＦＤ部７１には、第２の転送ゲート部６３、第３の転送ゲート部６４、及び、リセットゲート部６５の各一方のソース／ドレイン領域が接続されている。これに対して、実施例３の場合には、第２の転送ゲート部６３、及び、リセットゲート部６５の各一方のソース／ドレイン領域がＦＤ部７１に接続されている。
【０２０４】
これにより、ＦＤ部７１に繋がる全体の容量値としては、実施例３の方が実施例２よりも小さくなる。周知のように、光電荷を電圧信号に変換する際の変換効率は、ＦＤ部７１の容量値、具体的にはＦＤ部７１に繋がる全体の容量値で決まり、当該容量値が小さいと変換効率が高くなるため、実施例３の方が実施例２に比べて変換効率を大幅に高めることができる。従って、実施例３、及び、その変形例１、２に係る単位画素６０C、６０C-1、６０C-2は、高いＳ／Ｎを確保できるため、高画質化の観点から優位である。
【０２０５】
（画素共有）
上記の作用効果に加えて、実施例３、及び、その変形例１、２に係る単位画素６０C、６０C-1、６０C-2によれば、実施例２、及び、その変形例１、２と同様に、画素を構成する回路素子を複数の画素間で共有することができる利点がある。この画素共有は、実施例１の構成に対して第５の転送ゲート部７３を追加し、当該転送ゲート部７３等によってＦＤ部を介さずフォトダイオード６１と第２の電荷蓄積部６７を接続したことによる。この画素共有についての具体例について以下に説明する。
【０２０６】
図３４は、画素共有の具体例１に係る回路構成を示す回路図である。ここでは、互いに隣接する４つの画素６０C_1〜６０C_4間で画素構成素子の一部を供給する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０C_1〜６０C_4の関係としては、例えば行列方向それぞれ２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。
【０２０７】
具体例１では、実施例２に係る単位画素６０Bの画素構成の場合の画素共有を例に挙げている。実施例２に係る単位画素６０Bによれば、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、増幅トランジスタ６８、及び、選択トランジスタ６９の３つの回路素子を４画素間で共有できることになる。
【０２０８】
図３５は、画素共有の具体例２に係る回路構成を示す回路図であり、図中、図２０と同等部位には同一符号を付して示している。ここでも、互いに隣接する４つの画素６０C_1〜６０C_4間で画素構成素子の一部を供給する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０C_1〜６０C_4の関係としては、例えば行列方向それぞれ２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。
【０２０９】
具体例２では、実施例２の変形例２に係る単位画素６０Bの画素構成の場合の画素共有を例に挙げている。実施例２の変形例２に係る単位画素６０Bによれば、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、及び、増幅トランジスタ６８の２つの回路素子を４画素間で共有できることになる。
【０２１０】
このように、複数の画素間での回路素子の共有技術を併用することで、実施例１に係る単位画素６０Aと同様の作用効果を得ることができることに加えて、単位画素サイズの省スペース化を図ることができる。そして、省スペース化によって飽和電荷量をより多く確保できる。飽和電荷量を同等で良いとした場合、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【０２１１】
［３−４．実施例４］
続いて、実施例４に係る単位画素６０Dについて説明する。
【０２１２】
（単位画素の回路構成）
実施例４に係る単位画素６０Dは、回路構成としては、図２２に示した実施例３に係る単位画素６０Cの回路構成と同じである。すなわち、実施例４に係る単位画素６０Dは、基本的な構成素子（６１、６５、６８、６９）に加えて、２つの転送ゲート部６２、６３、２つの電荷蓄積部６６、６７、及び、第５の転送ゲート部７３を有している。そして、これらの構成素子の回路的な接続関係についても、実施例３に係る単位画素６０Cと同じである。
【０２１３】
（単位画素の画素構造）
実施例３に係る単位画素６０Cと異なるのは、第５の転送ゲート部７３の構造である。この第５の転送ゲート部７３の具体的な構造について以下に説明する。
【０２１４】
図３７は、実施例４に係る単位画素６０Dの画素構造を示す概略図であり、図中、図２３と同等部位には同一符号を付して示している。尚、図３７には、画素レイアウトを示す平面パターン、当該平面パターンにおけるＡ−Ａ´矢視断面、及び、Ｂ−Ｂ´矢視断面をそれぞれ示している。
【０２１５】
ここでは、重複説明を避けるために、実施例３に係る単位画素６０Cと異なる、第５の転送ゲート部７３の構造だけについて説明するものとする。因みに、実施例３に係る単位画素６０Cでは、第５の転送ゲート部７３は、露光期間中に導通状態になることで、高照度時に第１の電荷蓄積部６６から溢れた光電荷を第２の電荷蓄積部６７に転送して当該電荷蓄積部６７に蓄積するようしていた。
【０２１６】
これに対して、実施例４に係る単位画素６０Dでは、第５の転送ゲート部７３の非導通状態においても、第１の電荷蓄積部６６から溢れた所定量以上の光電荷を第２の電荷蓄積部６７に転送するオーバーフローパスを形成するようにしている。ここで言う所定量以上の光電荷とは、具体的には、第１の電荷蓄積部６６の飽和電荷量以上の光電荷のことである。
【０２１７】
画素構造としては、図３７に示すように、第５の転送ゲート部７３は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極７３１を有し、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域としている。第５の転送ゲート部７３の他方のソース／ドレイン領域には、第２の電荷蓄積部６７の一端が接続されている。
【０２１８】
この第５の転送ゲート部７３は、第２の転送ゲート部６３、及び、第１の電荷蓄積部６６のゲート電極６６１と共に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合または分割する作用を為す。
【０２１９】
また、第５の転送ゲート部７３は、チャネル部の表層部にＮ−型半導体領域７３３が形成された構造となっている。このＮ−型半導体領域７３３は、当該半導体領域７３３が形成されない場合に比較してゲート電極７３１の下のポテンシャルを若干深くする。これにより、Ａ−Ａ´矢視断面図から明らかなように、Ｎ−型半導体領域７３３は、第１の電荷蓄積部６６から溢れた所定量以上の光電荷を第２の電荷蓄積部６７に転送するオーバーフローパスを形成している。
【０２２０】
ここで、第１、第５の転送ゲート部６２、７３の下に形成されるオーバーフローパスについては、第１の蓄積電荷部６６に蓄積された光電荷が、フォトダイオード６１には漏れ込まずに、第２の蓄積電荷部６７に転送されるように形成されることが重要である。因みに、Ｂ−Ｂ´矢視断面図には、第１の転送ゲート部６２のゲート電極６２１の下に形成されるオーバーフローパスのポテンシャル分布についても示している。
【０２２１】
上述した画素構造の実施例４に係る単位画素６０Dにおいて、第５の転送ゲート部７３のゲート電極７３１の下にオーバーフローパスを持つことで、高照度時にフォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７にも蓄積することができる。具体的には、第５の転送ゲート部７３の非導通状態においても、第１の電荷蓄積部６６から溢れた所定量以上の光電荷を第２の電荷蓄積部６７に転送し、当該電荷蓄積部６７に蓄積することができる。これにより、実施例３のように転送信号ＴＧに中間電位ＶＭを用いることなく、フォトダイオード６１の飽和電荷量より第１の電荷蓄積部の飽和電荷量を小さく設定することが出来る。
【０２２２】
（単位画素の回路動作）
図３８は、実施例４に係る単位画素６０Dの回路動作の説明に供するタイミングチャートである。図３８には、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、転送信号ＣＧ、転送信号ＳＧ、及び、転送信号ＦＧのタイミング関係を示している。
【０２２３】
実施例４に係る単位画素６０Dの回路動作の場合、実施例３に係る単位画素６０Cの回路動作と比較して、第５の転送ゲート部７３を駆動する転送信号ＣＧのタイミング関係が異なるのみであり、基本的な回路動作については同じである。因みに、第５の転送ゲート部７３は、露光期間における時刻t42のタイミングで導通状態になる。
【０２２４】
［３−５．実施例５］
（単位画素の回路構成）
図３９は、実施例５に係る単位画素６０Eの回路構成を示す回路図であり、図中、図２２と同等部位には同一符号を付して示している。
【０２２５】
実施例５に係る単位画素６０Eは、フォトダイオード６１に加えて、第１、第２の転送ゲート部６２、６３、リセットゲート部６５、第１、第２の電荷蓄積部６６、６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０を有している。すなわち、実施例５に係る単位画素６０Eは、実施例３に係る単位画素６０Cにおける第５の転送ゲート部７３を省略した構成となっている。
【０２２６】
実施例５に係る単位画素６０Eは、第５の転送ゲート部７３の代わりに、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間に、第１の電荷蓄積部６６のゲート電極６６１に覆われた電位障壁を形成した構成を採っている。この電位障壁は、第１の電荷蓄積部６６から溢れた光電荷を、第２の電荷蓄積部６７に転送することができるように形成される。以下に、具体的な画素構造について説明する。
【０２２７】
（単位画素の画素構造）
実施例３に係る単位画素６０Cと異なるのは、第５の転送ゲート部７３に代えて設けられた電位障壁の点である。この電位障壁の具体的な構造について以下に説明する。
【０２２８】
図４０は、実施例５に係る単位画素６０Eの画素構造を示す概略図であり、図中、図２３と同等部位には同一符号を付して示している。尚、図４０には、画素レイアウトを示す平面パターン、当該平面パターンにおけるＡ−Ａ´矢視断面、及び、Ｂ−Ｂ´矢視断面をそれぞれ示している。
【０２２９】
ここでは、重複説明を避けるために、実施例３に係る単位画素６０Cと異なる、電位障壁の構造だけについて説明するものとする。図４０の特にＡ−Ａ´矢視断面図から明らかなように、第１の電荷蓄積部６６のゲート電極６６１は、実施例３に係る単位画素６０Cにおける第５の転送ゲート部７３のゲート電極７３１の部位まで延在するように形成されている。そして、この第１の電荷蓄積部６６のゲート電極６６１の延在部の直下におけるＰ型ウェル５２の表層部にＮ−型半導体領域７３３が形成されている。これにより、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間に、第１の電荷蓄積部６６のゲート電極６６１に覆われた電位障壁が形成されている。
【０２３０】
上記の構成の実施例５に係る単位画素６０Eの画素構造では、第１の電荷蓄積部６６のゲート電極６６１の延在部の直下にＰ型ウェル５２とＮ−型半導体領域７３３によって形成された電位障壁が第５の転送ゲート部７３に代わって、第１の電荷蓄積部６６から溢れた光電荷を、第２の電荷蓄積部６７に転送する作用を為す。そして、実施例５に係る単位画素６０Eによれば、実施例３に係る単位画素６０Cに比べて、単位画素当たりの素子数を１つ減らすことができる。
【０２３１】
また、実施例５に係る単位画素６０Eの画素構造においては、第２の転送ゲート部６３、及び、第１の電荷蓄積部６６のゲート電極６６１が、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合または分割する作用を為す。
【０２３２】
但し、第５の転送ゲート部７３が存在しないため、実施例３に係る単位画素６０Cと比較して、ＦＤ部７１及び第１の電荷蓄積部６６から第２の電荷蓄積部６７へ電荷を完全転送することが出来ない。そのため、実施例３と異なり、第１の電荷蓄積部６６のゲート電極６６１が導通状態において、基板表面に蓄積されるチャネル電荷を、第２の電荷蓄積部６７に蓄積することが出来ず、ＦＤ部７１に蓄積することになる。ＦＤ部７１に蓄積したチャネル電荷は、画素共有の構成を採ると消失してしまうため、画素信号にオフセットを生じる等の懸念がある。従って、実施例５に係る単位画素６０Eの場合は、単位画素当たりの素子数を削減できるものの、実施例３に係る単位画素６０Cの場合のように画素共有の構成を採るのは難しい。
【０２３３】
（単位画素の回路動作）
図４１は、実施例５に係る単位画素６０Eの回路動作の説明に供するタイミングチャートである。図４１には、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、兼用の転送信号ＳＧ／ＣＧ、及び、転送信号ＦＧのタイミング関係を示している。第５の転送ゲート部７３に関する回路動作が無くなっただけであり、基本的な回路動作については実施例３に係る単位画素６０Cの場合と同様である。
【０２３４】
（実施例５の変形例１）
図４２は、実施例５の変形例１に係る単位画素６０E-1の回路構成を示す回路図であり、図中、図３９と同等部位には同一符号を付して示している。
【０２３５】
本変形例１に係る単位画素６０E-1も、実施例５に係る単位画素６０Eと同様の回路構成素子を備えている。すなわち、本変形例１に係る単位画素６０E-1は、フォトダイオード６１、リセットゲート部６５、第１、第２の電荷蓄積部６６、６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０に加えて、２つの転送ゲート部６２、６３を有している。
【０２３６】
実施例５に係る単位画素６０Eと異なる点は、実施例３の変形例１に係る単位画素６０C-1の場合と同様に、リセットトランジスタ６５の接続位置である。すなわち、リセットトランジスタ６５は、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７とリセット電圧ＶDRの間に接続されている。
【０２３７】
本変形例１に係る単位画素６０E-1の場合にも、回路動作は若干異なるものの、実施例５に係る単位画素６０Eの場合と同様の作用効果を得ることができる。
【０２３８】
ここで、第１〜第３の転送ゲート部６２〜６４、第４の転送ゲート部７２、第５の転送ゲート部７３、及び、第１の電荷蓄積部６６のゲート電極６６１の各電位について説明する。図３６は、基板表面をピニングするため、及び、ＦＤ部７１と第２の電荷蓄積部６７のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。
【０２３９】
第１〜５の転送ゲート部６２〜６４、７２、７３、及び、第１の電荷蓄積部６６のゲート電極６６１の非導通状態におけるゲート電極の電位については、ゲート酸化膜直下の導電層に関わらず、基板表面をピニング状態にする電位（例えば、負電位）に設定される。こうすることで基板表面をピニング状態にし、暗電流や白点等の暗時特性の改善効果を得ることが出来る。
【０２４０】
第２、第３、第５の転送ゲート部６３、６４、７３及び実施例３乃至５における第１の電荷蓄積部６６のゲート電極６６１の導通状態における基板表面電位は、リセット電圧ＶDR、即ち、リセットゲート部６５のドレインに印加される電位よりも高い電位になるように設定する。こうすることで、ＦＤ部７１と第２の電荷蓄積部６７もしくは、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合することが出来る。
【０２４１】
＜３．ノイズ除去処理及び演算処理に関する説明＞
以上説明した実施例１乃至実施例５、及び、それらの変形例に係る単位画素からは垂直信号線１７に対して、第１のリセットレベルＮ1、第１の信号レベルＳ1、第２の信号レベルＳ2、及び、第２のリセットレベルＮ2がその順番で出力される。そして、後段の信号処理部、例えば、図１乃至図３に示すカラム処理部１３や信号処理部１８において、第１のリセットレベルＮ1、第１の信号レベルＳ1、第２の信号レベルＳ2、及び、第２のリセットレベルＮ2に対して所定のノイズ除去処理及び信号処理が行われる。以下、後段のカラム処理部１３におけるノイズ除去処理及び信号処理部１８における演算処理について説明する。
【０２４２】
最初に、例えば、カラム処理部１３に内蔵される、ノイズ除去手段としてのＣＤＳ回路における処理について説明する。ＣＤＳ回路としては、周知の回路構成のものを用いることができ、その回路構成は問わない。
【０２４３】
図４３に、カラム処理部における、処理例１の場合、及び、処理例２の場合のノイズ除去処理についての説明に供するタイミング図を示す。
【０２４４】
（処理例１）
先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく第１の信号レベルＳ1と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく第１のリセットレベルＮ1との差分をとる。更に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく第２の信号レベルＳ2と、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７をリセットした後のリセットレベルに基づく第２のリセットレベルＮ2との差分をとる。第１の差分をＳＮ1、第２の差分をＳＮ2とすると、ＳＮ1＝Ｓ1−Ｎ1、ＳＮ2＝Ｓ2−Ｎ2となる。
【０２４５】
このように、処理例１では、先に出力される信号Ｓ1、Ｎ1については、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理を行う。後から出力される信号Ｓ2、Ｎ2については、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないＣＤＳ処理を行う。但し、フレームメモリを用いる必要がない演算処理であることから、回路構成の簡略化、及び、低コスト化が図れる利点がある。
【０２４６】
（処理例２）
処理例２では、前のフレームの情報を用いるために、記憶手段、例えば、フレームメモリが必要になる。従って、処理例２の演算処理は、例えば、信号処理部１８において、データ格納部１９を記憶手段として用いたり、外部のＤＳＰ回路において、フレームメモリを用いたりして行うことになる。
【０２４７】
具体的には、先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく電圧信号（第１の信号レベル）Ｓ1と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号（第１のリセットレベル）Ｎ1との差分をとる。次に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号（第２の信号レベル）Ｓ2と、前フレームにおける電圧信号Ｎ2Aとの差分をとる。この電圧信号Ｎ2Aは、前フレームにおけるＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷をリセットした後のリセットレベルに基づく信号である。第１の差分をＳＮ1、第２の差分をＳＮ2とすると、ＳＮ1＝Ｓ1−Ｎ1、ＳＮ2＝Ｓ2−Ｎ2Aとなる。
【０２４８】
このように、処理例２では、後から出力される信号Ｓ2、Ｎ2についても、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理を行う。この処理例２の場合、フレームメモリ等の記憶手段が必要になるものの、処理例１に比べてリセットノイズを大幅に抑制できる利点がある。
【０２４９】
（処理例３）
次に、信号処理部１８における演算処理について説明する。まず、前記第１の差分が所定の範囲内となったときに、当該第１の差分と前記第２の差分の比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、当該第２の差分と当該ゲインテーブルの積を第２の差分の演算値として算出する。
【０２５０】
ここで、第１の差分をＳＮ1、第２の差分をＳＮ2、ゲインをＧ、第２の差分ＳＮ2の演算値をＳＮ2´とすると、次式（５）、（６）に基づいてゲインＧ、及び、第２の差分ＳＮ2の演算値ＳＮ2´を求めることができる。
Ｇ＝ＳＮ1／ＳＮ2
＝（Ｃfd＋Ｃgs＋Ｃcap）／Ｃfd                        ・・・（５）
ＳＮ2´＝Ｇ×ＳＮ2                                  ・・・（６）
ここで、ＣfdはＦＤ部７１の容量値、Ｃgsは第１の電荷蓄積部６６の容量値、Ｃcapは第２の電荷蓄積部６７の容量値である。ゲインＧは、容量比と等価である。
【０２５１】
入射光量に対する第１の差分ＳＮ1、第２の差分ＳＮ2、及び、第２の差分ＳＮ2の演算値ＳＮ2´の関係を図４４に示す。
【０２５２】
次に、図４５（Ａ）に示すように、予め設定された所定の閾値Ｖtを用いる。所定の閾値Ｖtは、光応答特性において、第１の差分ＳＮ1が飽和前かつ光応答特性がリニアな領域において予め設定される。
【０２５３】
そして、第１の差分ＳＮ1が所定の閾値Ｖtを超えない場合は、当該第１の差分ＳＮ1を処理対象画素の画素信号ＳＮとして出力する。すなわち、ＳＮ1＜Ｖtの場合に、ＳＮ＝ＳＮ1（ＳＮにＳＮ1を代入）。第１の差分ＳＮ1が所定の閾値Ｖtを超える場合は、第２の差分ＳＮ2の演算値ＳＮ2´を処理対象画素の画素信号ＳＮとして出力する。すなわち、Ｖt≦ＳＮ1の場合に、ＳＮ＝ＳＮ2´（ＳＮにＳＮ2´を代入）。
【０２５４】
（処理例４）
次の演算処理では、図４５（Ｂ）に示すように、第１の差分ＳＮ1が所定の範囲内において、第１の差分ＳＮ1の値及び第２の差分ＳＮ2の演算値ＳＮ2´を予め設定された比率において合成し、画素信号ＳＮとして出力する。
【０２５５】
例えば、所定の閾値Ｖtを基準としてその前後の範囲において、下記のように、段階的に、第１の差分ＳＮ1、及び、第２の差分ＳＮ2の演算値ＳＮ2´の合成比率を変化させる。所定の閾値Ｖtは、先述したように、光応答特性において、第１の差分ＳＮ1が飽和前かつ光応答特性がリニアな領域において予め設定される値である。
【０２５６】
ＳＮ1＜ＳＮ1×０．９０の場合に、ＳＮ=ＳＮ1
Ｖt×０．９０≦ＳＮ1＜Ｖt×０．９４の場合に、
ＳＮ＝０．９×ＳＮ1＋０．１×ＳＮ2´
Ｖt×０．９４ ≦ＳＮ1＜Ｖt×０．９８の場合に、
ＳＮ＝０．７×ＳＮ1＋０．３×ＳＮ2´
Ｖt×０．９８≦ＳＮ1＜Ｖt×１．０２の場合に、
ＳＮ＝０．５×ＳＮ1＋０．５×ＳＮ2´
Ｖt×１．０２≦ＳＮ1＜Ｖt×１．０６の場合に、
ＳＮ＝０．３×ＳＮ1＋０．７×ＳＮ2´
Ｖt×１．０６≦ＳＮ1＜Ｖt×１．１０の場合に、
ＳＮ＝０．１×ＳＮ1＋０．９×ＳＮ2´
Ｖt×１．１０ ≦ＳＮ1の場合に、ＳＮ＝ＳＮ2´
【０２５７】
このような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることが出来る。
【０２５８】
＜４．参考例＞
以上説明した実施形態では、単位画素内に２つの電荷蓄積部６６、６７を持ち、第２の電荷蓄積部６７について、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタからなることを主な特徴としている。しかし、２つの電荷蓄積部６６、６７の単位面積当たりの容量値が同等でも、ダイナミックレンジを拡大できる、という効果を得ることができる。このことについて、以下に、参考例として、実施例３を基にして説明する。
【０２５９】
フォトダイオード６１の露光期間内に、当該フォトダイオード６１の露光期間に対する所定の比率で設定した期間において、第２の転送ゲート部６３を導通状態にすることによって、フォトダイオード６１から溢れた所定量以上の光電荷を排出するようにする。
【０２６０】
ここで、フォトダイオード６１における露光期間をＴpdとし、フォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７において蓄積する期間をＴcapとする。図４６に示すタイミングチャートで単位画素を動作させ、第２の電荷蓄積部６７での露光期間Ｔcapに制限をかける。この動作により、高照度側の情報を圧縮でき、第２の電荷蓄積部６７の容量値が、第１の電荷蓄積部６６と同等程度と少なくてもダイナミックレンジを拡大することが出来る。
【０２６１】
低照度時のノイズ成分、及び、信号成分を読み出した後、一旦ＦＤ部７１をリセットし、第２の電荷蓄積部６７において蓄積した、フォトダイオード６１から溢れた光電荷を高照度側の信号として読み出す。他の実施例とは異なり、一旦ＦＤ部７１をリセットするために高照度側の信号には第１の電荷蓄積部６６で蓄積した光電荷は含まれない。
【０２６２】
信号の読出し時に、ＦＤ部７１に転送された光電荷に基づく電圧信号をＳ1、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号をＮ1、第１の差分をＳＮ1とする。また、読み出し直前でＦＤ部７１をリセットした場合のＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号をＳ3とする。更に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のリセットレベルもしくはリセット相当レベルの電圧信号をＮ2、第３の差分をＳＮ3、ゲインをＧ、第３の差分ＳＮ3の演算値をＳＮ3´とする。すると、下記のように演算出来る。
ＳＮ1＝Ｓ1−Ｎ1
ＳＮ3＝Ｓ3−Ｎ2
Ｇ＝ＳＮ1／ＳＮ2
＝（Ｃfd＋Ｃsg＋Ｃcap）／Ｃfd 
ＳＮ3´＝Ｇ×ＳＮ3×Ｔpd／Ｔcap
【０２６３】
光応答特性において、第１の差分ＳＮ1が飽和前かつ光応答特性がリニアな領域において予め設定された所定の閾値をＶt、処理対象画素の画素信号をＳＮとするとき、下記のように画素信号ＳＮを出力する。
ＳＮ1＜Ｖtの場合に、ＳＮ＝ＳＮ1（ＳＮにＳＮ1を代入）
Ｖt≦ＳＮ1の場合に、ＳＮ＝ＳＮ3´（ＳＮにＳＮ3´を代入）
【０２６４】
＜５．変形例＞
先述した実施例３では、高照度時にフォトダイオード６１から溢れた光電荷を、第１の転送ゲート部６２を通して第１の蓄積電荷部６６に蓄積し、更に、第５の転送ゲート部７３を通して第２の電荷蓄積部６７に蓄積するようにしている。すなわち、本実施形態の特徴とするところは、高照度時にフォトダイオード６１から溢れた光電荷を、フォトダイオード６１に蓄積するとともに、当該フォトダイオード６１に加えて、第１、第２の蓄積電荷部６６、６７でも蓄積するようにした点にある。
【０２６５】
ところが、実施例３に係る画素構成では、図４７（Ａ）の動作説明図から明らかなように、光電荷の読出し期間中には露光が出来ない。そこで、光電荷をフォトダイオード６１のみで蓄積する画素構成を変形例として提案する。
【０２６６】
この場合でも、フォトダイオード６１から読み出した後の光電荷については、第１の電荷蓄積部６６と第２の電荷蓄積部６７を使い分けて蓄積する、という本発明の骨子に変わりは無い。すなわち、フォトダイオード６１から読み出した後、第１の電荷蓄積部６６から溢れた光電荷については、第２の電荷蓄積部６７に蓄積する。そのためには、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間にオーバーフローパスが必要であることは勿論である。
【０２６７】
このように、光電荷をフォトダイオード６１のみで蓄積する画素構成を採ることで、図４７（Ｂ）の動作説明図に示すように、光電荷の読出し期間中に露光することが出来るため、動画撮像時において露光期間の切れ目のないシームレスな動作を実現することが出来る。但し、光電荷をフォトダイオード６１のみで蓄積するためダイナミックレンジはフォトダイオード６１の飽和電荷量で制限される。そのため、実施例３のように大幅なダイナミックレンジ拡大は望めない。
【０２６８】
しかし、本発明の骨子である、第１の電荷蓄積部６６と第２の電荷蓄積部６７を使い分けて光電荷を蓄積することにより、光電荷を蓄積する電荷蓄積部のトータルの面積を小さくすることができる。従って、トータルの面積を小さくできる分だけ、フォトダイオード６１の面積を拡大することが出来るため、間接的にダイナミックレンジを拡大することが出来る。
【０２６９】
また、上記実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本発明は、単位画素が行列状に２次現配置されてなるＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
【０２７０】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
【０２７１】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０２７２】
＜６．電子機器＞
本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０２７３】
図４８は、本発明に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【０２７４】
図４８に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子（撮像デバイス）１０２、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７及び電源系１０８等を有する。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７及び電源系１０８がバスライン１０９を介して相互に接続されている。
【０２７５】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【０２７６】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０２７７】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６及び操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２７８】
上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０等の固体撮像装置を用いることで、次のような作用効果を得ることができる。
【０２７９】
すなわち、先述した実施形態に係るＣＭＯＳイメージセンサ１０は、グローバル露光によって歪みのない撮像を実現できる。従って、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適な撮像装置として実現出来る。
【０２８０】
また、先述した実施形態に係るＣＭＯＳイメージセンサ１０は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保できる、換言すれば、光電荷を蓄積可能な容量値を拡大できる。そして、飽和電荷量をより多く確保できれば、同等の飽和電荷量でよいとすれば、飽和電荷量を多く確保できる分だけ、単位画素サイズを縮小でき、それに伴って多画素化を図ることができる。従って、撮像画像の高画質化を図ることができる。
【０２８１】
本発明は上記の説明に限定されない。画素構造、例えばオーバーフローパスや埋め込み型ＭＯＳキャパシタの表層部の導電層に限定はなく、また、回路図、タイミングチャート等も本発明の趣旨を逸脱しない範囲で、様々な変更が可能である。
【符号の説明】
【０２８２】
１０、１０A、１０B…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直駆動部、１３…カラム処理部、１４…水平駆動部、１５…システム制御部、１６…画素駆動線、１７…垂直信号線、１８…信号処理部、１９…データ格納部、３０、６６…第１の電荷蓄積部、４０、６７…第２の電荷蓄積部、６０、６０A〜６０E…単位画素、６１…フォトダイオード、６２…第１の転送ゲート部、６３…第２の転送ゲート部、６４…第３の転送ゲート部、６５…リセットゲート部、６８…増幅トランジスタ、６９…選択トランジスタ、７０…電荷排出ゲート部、７１…ＦＤ部（フローティングディフュージョン部）、７２…第４の転送ゲート部、７３…第５の転送ゲート部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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