(57)【特許請求の範囲】
【請求項１】
各メモリセルが１つのトランジスタで構成された半導体記憶装置であって、
前記メモリセルは、隣接する２ビットで１つの拡散パターンを形成し、隣接する２つのトランジスタのソース領域が共通であり、２つのドレイン領域が分離されており、
各々前記拡散パターンの少なくとも１列が配置された第１及び第２アレイを備え、
前記第１及び第２アレイはアレイごとに独立したビット線を有し、
アレイ分割境界部にて、前記アレイごとのビット線のそれぞれの端部は、１つの拡散パターン上で共通のソース領域を介して互いに分離された２つのドレイン領域上にそれぞれあることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記アレイごとのビット線のそれぞれの他端部は、各々論理回路に接続され、
前記１列の拡散パターン上の前記論理回路側の端部トランジスタは常に非活性化状態にあり、かつ前記非活性化状態にあるトランジスタとソース領域を共有するトランジスタは、複数の活性化トランジスタの列方向の端部にあることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記非活性化状態にあるトランジスタのゲート端子は、その電位が制御されないことを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
前記論理回路は、前記メモリセルとは異なる回路構成を持つことを特徴とする半導体記憶装置。
【請求項５】
請求項２記載の半導体記憶装置において、
前記論理回路は、アンプを含むことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記メモリセルは、ＲＯＭメモリセルであることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記メモリセルは、フラッシュメモリセルであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のレイアウトに関するものである。
【背景技術】
【０００２】
半導体記憶装置の中でＲＯＭ（Read Only Memory）は電源を切ってもデータが消去されない不揮発性メモリとして重要な機能を有し、様々な半導体製品に幅広く搭載されている。ＲＯＭのメモリセルは、１つのトランジスタで１ビットのデータを記憶できるため、１ビットのデータを記憶するのに複数個のトランジスタが必要であるＳＲＡＭ等と比べて回路規模すなわち面積において有効である。【０００３】
さて、微細プロセスにおいては、そのパターン形成においてばらつき要因が多く、たとえ対象となるパターンが同形状であっても、その周囲に配置される他パターンにより大きく影響を受ける。特にメモリセルにおいては、メモリセル自体が細密のパターンであることに加え、同一のメモリセルが多数広範囲にわたって配置されるメモリアレイで、その中央部と端部とでは周囲のパターンが大きく異なるため、特性にばらつきが生じやすい。【０００４】
ある従来技術によれば、記憶データをメモリセルトランジスタの閾値電圧の違いによって実現するＲＯＭにおいて、閾値電圧を制御するため、製造過程においてゲート直下の不純物注入量を制御する。しかも、実使用領域とその外部の空き領域との境界部において、実使用領域の周辺部が空き領域から受ける影響を緩和するために、レジスト開口の有無によるばらつきを抑制すべく空き領域にてレジストをダミー処理する。これにより、実使用領域の特性を安定化している（特許文献１参照）。【０００５】
一方、コンタクトの有無によりデータを記憶させる方式のコンタクト制御型ＲＯＭも知られている。ある従来技術によれば、コンタクト制御型ＲＯＭにて、ビット線が延びる方向に互いに隣接するメモリセル内のＮチャネル型メモリセルトランジスタを、オフ状態に保持されたダミートランジスタによって分離することで、メモリセルトランジスタに加わる応力を緩和している（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１５８２９７号公報
【特許文献２】特開２００４−３２７５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来、メモリアレイが複数のアレイに分割された階層ビット線構造型の半導体記憶装置中のメモリセルとビット線との接続において、十分なビット線分離幅を確保できない場合があった。そこで、ビット線分割のための領域を別途設けることとすると、面積増大の問題が生じてしまう。【０００８】
また、メモリアレイの端部と中央部との特性を均一にしようとしてメモリアレイの端部にダミーセルを配置することとしても、面積増大の問題が生じてしまう。【０００９】
本発明の目的は、階層ビット線構造型の半導体記憶装置にて、十分なビット線分離幅を確保しつつ、その面積削減を実現することにある。【００１０】
本発明の他の目的は、メモリセルとダミーセルとの配置を工夫することにより、メモリアレイの端部と中央部との特性を均一にしつつ、その面積削減を実現することにある。
【課題を解決するための手段】
【００１１】
上記課題に対して、本発明の１つの観点によれば、各メモリセルが１つのトランジスタで構成された半導体記憶装置において、前記メモリセルは、隣接する２ビットで１つの拡散パターンを形成し、隣接する２つのトランジスタのソース領域が共通であり、２つのドレイン領域が分離されており、各々前記拡散パターンの少なくとも１列が配置された第１及び第２アレイを備え、前記第１及び第２アレイはアレイごとに独立したビット線を有し、アレイ分割境界部にて、前記アレイごとのビット線のそれぞれの端部は、１つの拡散パターン上で共通のソース領域を介して互いに分離された２つのドレイン領域上にそれぞれあることを特徴とする。【００１２】
本発明の他の観点によれば、各メモリセルが１つのトランジスタで構成された半導体記憶装置において、前記メモリセルは、隣接する２ビットで１つの拡散パターンを形成し、隣接する２つのトランジスタのソース領域が共通であり、２つのドレイン領域が分離されており、前記拡散パターンの少なくとも１列が配置されたメモリアレイを備え、前記１列の拡散パターン上の列方向少なくとも一端のトランジスタは常に非活性化状態にあり、かつ前記非活性化状態にあるトランジスタとソース領域を共有するトランジスタは、複数の活性化トランジスタの列方向の端部にあることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、メモリアレイが複数に分割された階層ビット線構造の場合に、アレイ分割境界部においてビット線分離幅を広く取ることができるため、分離領域を別途設ける必要がなく、面積増を抑制することが可能となる。【００１４】
また、実使用メモリセル領域のセルパターン配置を工夫することで、ダミーメモリセルをセルパターン中の１トランジスタ（１／２セルパターン）とすることができ、面積削減を実現することができる。また、ダミーセル領域が縮小されることでビット線長を短くすることができるため、ビット線の寄生容量・寄生抵抗が抑制されることでビット線動作をより短時間に実施することができ、アクセス速度改善効果もある。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１に係るＲＯＭのブロック図である。
【図２】（ａ）は図１中の１つのセルパターンを示した回路図であり、（ｂ）はそのレイアウトパターン図である。
【図３】図１中のメモリアレイの詳細レイアウトパターン図である。
【図４】本発明の実施形態２に係る２分割されたメモリアレイを持つ階層ビット線構造型ＲＯＭのブロック図である。
【図５】図４中のメモリアレイの詳細レイアウトパターン図である。
【図６】本発明の実施形態３に係る４分割されたメモリアレイを持つ階層ビット線構造型ＲＯＭのブロック図である。
【図７】図６中のメモリアレイの詳細レイアウトパターン図である。
【図８】図６中のメモリアレイの比較例に係る詳細レイアウトパターン図である。
【図９】図２（ｂ）の変形例に係るＲＯＭメモリセルのレイアウトパターン図である。
【図１０】図２（ａ）の変形例に係るフラッシュメモリセルの１つのセルパターンを示した回路図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら本発明の実施形態を詳細に説明する。
【００１７】
《実施形態１》
図１は、本発明の実施形態１に係るＲＯＭ８１のブロック図である。図１において、７１は、セルパターン４をマトリクス状（ｍ×ｊ）に配置したメモリアレイである。ここに、ｍは横方向（ワード線方向）のセルパターン数であり、ｊは縦方向（ビット線方向）のセルパターン数である。９１は、ＲＯＭメモリセルの記憶データを出力するための周辺回路であり、メモリアレイ７１とはワード線及びビット線を介して接続される。
【００１８】
図２（ａ）は図１中の１つのセルパターン４を示した回路図であり、図２（ｂ）はそのレイアウトパターン図である。これらの図において、１ａ，１ｂは、それぞれ１つのＲＯＭメモリセルを構成するＮチャネル型のメモリセルトランジスタである。２はメモリセルトランジスタ１ａ，１ｂを構成する拡散パターン、３ａ，３ｂはメモリセルトランジスタ１ａ，１ｂのゲート端子であり、ワード線に接続される。５ａ，５ｂ，５ｃはそれぞれ拡散領域を示し、５ｃがメモリセルトランジスタ１ａ，１ｂの共通のソース領域となっており、一般的にはコンタクト６ｃを介して上層メタル配線のグランド電位に接続される。５ａ，５ｂは、メモリセルトランジスタ１ａ，１ｂのドレイン領域である。これらのドレイン領域５ａ，５ｂ上のコンタクト６ａ，６ｂの有無に依存して、上層のビット線ＢＬにＲＯＭメモリセルの記憶データが出力される。以上のとおり、２つのメモリセルトランジスタ１ａ，１ｂはソース領域５ｃを共有しており、これら２つのメモリセルトランジスタ１ａ，１ｂで１つのセルパターン４を形成する。
【００１９】
図３は、図１中のメモリアレイ７１の詳細レイアウトパターン図である。図３において、１２は実使用メモリセル領域、１３はダミーセル領域、ＷＬ１〜ＷＬｎはワード線、ＤＷＬ１，ＤＷＬ２はダミーワード線、ＢＬ１〜ＢＬｍはビット線である。
【００２０】
図３によれば、横方向に隣接するメモリセルトランジスタは互いにゲート端子３ａ，３ｂが接続されており、ワード線の機能を有する。メモリアレイ７１中の複数のゲートにワード線ＷＬ１，ＷＬ２，・・・，ＷＬｎが割り当てられる。また、ＢＬ１，ＢＬｍはメモリセルトランジスタ上に同図縦方向に配置されるビット線であり、各メモリセル中のコンタクト６ａ，６ｂを通じて記憶データの読み出しを行う。なお、途中のビット線ＢＬ２〜ＢＬｍ−１は記載を省略している。
【００２１】
メモリアレイ７１中にマトリクス状（ｍ×ｊ）に配置されたセルパターン４のうちの実使用メモリセル領域１２は、実際にデータの記憶に使用される領域であり、ＲＯＭメモリセルとして使用される。ダミーセル領域１３は、実使用メモリセル領域１２の上下に配置した領域である。このダミーセル領域１３は、ＲＯＭの動作には直接関与しない。具体的には、例えばダミーワード線ＤＷＬ１，ＤＷＬ２がフローティング状態とされ又は電位固定されることで、その電位が制御されないことにより、常に非活性化状態とされるダミーセルは、活性化される実使用メモリセルから区別される。
【００２２】
ここで、実使用メモリセル領域１２とダミーセル領域１３との境界に着目する。実使用メモリセル領域１２の中央部は“セルパターン４の単位”で構成されるが、端部はセルパターン４中の片方のメモリセルトランジスタのみで構成される。端部のもう片方の未使用メモリセルトランジスタは、ダミーセルとして使用される。その結果、実使用メモリセル領域１２の中央部が２メモリセル単位（セルパターン４の単位）であり、端部が１メモリセル（セルパターン４の１／２）であり、更にその上下端にダミーセルとして１トランジスタずつ配置する。
【００２３】
この場合、縦方向にはセルパターン４がｊ個配置され、その場合のワード線がｎ本であある。そして、縦方向のセルパターン４の個数ｊについて、
ｊ＝（ｎ−２）／２＋（１／２）×２＋（１／２）×２＝ｎ／２＋１
が成り立つ。ここに、中辺の第１項である（ｎ−２）／２はワード線ＷＬ２からＷＬｎ−１までのセルパターン４の個数を、中辺の第２項である（１／２）×２はワード線ＷＬ１とＷＬｎとに相当するセルパターン４の個数を、中辺の第３項である（１／２）×２は上下ダミーセル領域１３相当のセルパターン４の個数をそれぞれ示す。
【００２４】
以上説明した実施形態１によれば、上下のダミーセル領域１３の各々にてダミーセルを１セルパターン（２トランジスタ）ではなく１／２セルパターン（１トランジスタ）とすることによりダミーセル領域１３を削減した分、セルパターン数を削減することができる。その結果ＲＯＭとしての面積削減を実現することができる。また、ビット線方向のセル数を削減することができるため、ビット線を短くすることができ、ビット線の寄生容量及び寄生抵抗が減少し、ＲＯＭの性能向上を実現することもできる。
【００２５】
《実施形態２》
図４は、本発明の実施形態２に係る２分割されたメモリアレイ７２を持つ階層ビット線構造型ＲＯＭ８２のブロック図である。図４において、７２は２つのアレイ、すなわち第１アレイ１０１及び第２アレイ１０２に分割されたメモリアレイである。第１及び第２アレイ１０１，１０２は、それぞれセルパターン４をマトリクス状（ｍ×ｊ）に配置したアレイである。２０は、第１及び第２アレイ１０１，１０２とは全く異なるパターンで構成され、当該第１及び第２アレイ１０１，１０２にビット線を介して接続され、ＲＯＭ読み出しを制御するためのアンプ等を含んだ論理回路、９２は周辺回路である。論理回路２０は別配線を通じて記憶データを外部に出力する。
【００２６】
図５は、図４中のメモリアレイ７２の詳細レイアウトパターン図である。第１アレイ１０１及び第２アレイ１０２中にそれぞれ列ごとのビット線ＢＬ１１〜ＢＬ１ｍ，ＢＬ２１〜ＢＬ２ｍを有しており、各ビット線は互いに独立したまま論理回路２０に接続され、この論理回路２０を介して外部にメモリセルデータを出力する。
【００２７】
第１及び第２アレイ１０１，１０２内のセルパターン４の配置は、実施形態１に準拠しており、アレイの端部となる図５中の下端のセルパターン４は、ワード線ＷＬ１がつながる実使用メモリセル領域１４の下端とダミーセル領域１３となっている。
【００２８】
第１アレイ１０１の上端は論理回路２０と接しているが、論理回路２０はメモリセルとは異なり、一般的にはメモリセルより粗いパターンで形成される。よって、論理回路２０と接する実使用メモリセル領域１４の上端部においてもメモリセル特性を安定化させるためのダミーセル領域１３が必要である。
【００２９】
実使用メモリセル領域１４の上端において、セルパターン４中の１トランジスタをダミーセルとして使用しているため、実使用メモリセル領域１４をはさんだ上端のセルパターン４に１セル分の余り分が生じている。そこで、その余り分を論理回路２０との間のダミーセルとして対応させることできるため、論理回路２０との境界部においても、ダミーセル領域１３のセルパターン４を１／２に削減することができる。
【００３０】
なお、第１アレイ１０１の下端のダミーセル領域１３上にはビット線は不要であり、その分ビット線を短縮可能である。
【００３１】
以上の配置は第１及び第２アレイ１０１，１０２双方に適用可能であり、分割数が増加した場合にも、全てのアレイに適用することができる。その具体例を次に説明する。
【００３２】
《実施形態３》
図６は、本発明の実施形態３に係る４分割されたメモリアレイ７３を持つ階層ビット線構造型ＲＯＭ８３のブロック図である。図６において、７３は４つのアレイ、すなわち第１アレイ１１０、第２アレイ１２０、第３アレイ１３０及び第４アレイ１４０に分割されたメモリアレイである。２０ａ，２０ｂは実施形態２の論理回路２０に相当するアンプ等を含んだ第１及び第２の論理回路であり、第１〜第４アレイ１１０，１２０，１３０，１４０とは全く異なるパターンで構成され、第１の論理回路２０ａは第１及び第２アレイ１１０，１２０にビット線を介して接続され、第２の論理回路２０ｂは第３及び第４アレイ１３０，１４０にビット線を介して接続され、これら第１及び第２の論理回路２０ａ，２０ｂは更に別配線と接続され、記憶データを出力する。９３は周辺回路である。
【００３３】
図７は、図６中のメモリアレイ７３の詳細レイアウトパターン図である。すなわち、メモリアレイ７３中の第１の論理回路２０ａと第２の論理回路２０ｂとの間の第２及び第３アレイ１２０，１３０の部分を拡大して示す図である。１６は実使用メモリセル領域、１３はダミーセル領域である。
【００３４】
図８は、図６中のメモリアレイ７３の比較例に係る詳細レイアウトパターン図である。１５は実使用メモリセル領域、１１はダミーセル領域である。図７と図８との差異は、セルパターン４の配置であり、アレイの端部となる第１及び第２の論理回路２０ａ，２０ｂとの境界部において、図７ではダミーセルを１／２セルパターン（１トランジスタ）とし、図８では１セルパターン（２トランジスタ）としている。
【００３５】
更に、第２アレイ１２０と第３アレイ１３０との境界部に着目する。第２アレイ１２０と第３アレイ１３０とは動作上分離されており、第２アレイ１２０のビット線ＢＬ２１〜ＢＬ２ｍと第３アレイ１３０のビット線ＢＬ３１〜ＢＬ３ｍとは互いに独立している。第２アレイ１２０のビット線ＢＬ２１〜ＢＬ２ｍは第１の論理回路２０ａに、第３アレイ１３０のビット線ＢＬ３１〜ＢＬ３ｍは第２の論理回路２０ｂにそれぞれ接続される。図７、図８において、ビット線がアレイ境界部で分離される必要があるため、各アレイとしては論理的には端部となるが、セルパターン４が連なって配置されており、製造条件としては露光的には端部にはあてはまらない。よって、第２アレイ１２０と第３アレイ１３０との境界部にセルパターンをダミーとして配置することは、本来不要である。
【００３６】
しかしながら、ビット線をアレイ境界で分離することが問題となる。すなわち、図８ではビット線分割は、セルパターン間の拡散領域間隔Ｌ２となっているが、図７では、同一セルパターン内の拡散領域５ａ，５ｂの間隔Ｌ１となる。Ｌ２は隣接セルパターンの拡散領域であるのに対して、Ｌ１は間にソース領域と２本のゲートとを挟んだ構成となっており、間にゲートを２本、更にコンタクト６ｃをはさむため、Ｌ１は間隔が広く、Ｌ２＜Ｌ１である。
【００３７】
微細化においては、拡散層のパターンだけでなく、配線層のパターン制限も厳しくなり、ビット線分離幅にも制限が生じる。ビット線分離に必要な幅をＬ３とし、Ｌ２＜Ｌ３の場合、図８においては、ビット線を分離するための間隔が不足している。そのため、ビット線を分離するための領域として、拡散領域を広げる必要が生じ、結果としてセルパターン境界を広く取る必要が生じてしまう。また、同一セルパターンが配置されているメモリアレイ７３において、一部のセルパターン間距離を異なる値とすることは、パターンの均一性を損なうことになるため、ビット線分離幅を確保しつつセルの均一性を満足するためには、そこに別途ダミーセルパターンを挿入することになる。それらはいずれも、面積増加に繋がってしまう。
【００３８】
図７の接続では、図８に対してビット線分離幅をより広く取ることができるため、ビット線分離必要幅Ｌ３に対してより大きいマージンを確保することができ（Ｌ３＜Ｌ１の場合）、ダミーセルの挿入等のような面積増加要因を排除することが可能となる。
【００３９】
なお、本発明におけるメモリセル構造は、図２（ｂ）のセルパターン４の形状に限定されるものではなく、図９に示すように、ソース領域５ｃを隣接セルと接続した拡散パターン２をグランド配線として利用する構成にした場合においても有効である。
【００４０】
また、コンタクト６ａ，６ｂの有無によりデータを記憶させるコンタクト制御型ＲＯＭについて言及したが、本発明はそれに限定されるものではなく、セルパターンが繰り返し配置される半導体記憶装置に広く適用可能である。例えば、本発明はフラッシュメモリにも展開することが可能である。
【００４１】
図１０は、フラッシュメモリの場合を示す回路図であり、図２（ａ）内のＲＯＭメモリセルトランジスタ１ａ，１ｂをフラッシュメモリセルトランジスタ１ａｆ，１ｂｆに置き換えた構成になっている。フラッシュメモリはトランジスタ内にフローティングゲートを有するため、１つのトランジスタで１ビットのデータ記憶が可能であり、その回路的な接続としてＲＯＭと同一パターンをとることが可能である。すなわち、図１０におけるトランジスタ周辺の回路接続は図２（ａ）と同一であり、ＲＯＭの場合の通常ＭＯＳ型のメモリセルトランジスタ１ａ，１ｂから、フローティングゲートを有するフラッシュメモリセルトランジスタ１ａｆ，１ｂｆに変更している。なお、フラッシュメモリでも、チップ上層から見たレイアウトパターンは、図２（ｂ）と同一である。
【００４２】
実施形態１〜３の各々においてメモリセルトランジスタをフラッシュメモリセルトランジスタに置き換えても、本発明は実施可能である。
【産業上の利用可能性】
【００４３】
以上説明してきたとおり、本発明に係る半導体記憶装置は、メモリアレイが複数に分割された階層ビット線構造の場合に、アレイ分割境界部において十分なビット線分離幅を確保しつつ、その面積削減を実現することができるため、有用である。【００４４】
また、本発明に係る半導体記憶装置は、メモリアレイの周辺部ダミーセルパターンを削減することで、メモリセルの特性を維持したまま面積を削減することができ、特にアレイ周辺部の数が増加する階層ビット線構造型メモリにおいて、より効果が大きい。
【符号の説明】
【００４５】
１ａ，１ｂ  ＲＯＭメモリセルトランジスタ
１ａｆ，１ｂｆ  フラッシュメモリセルトランジスタ
２  拡散パターン
３ａ，３ｂ  ゲート端子
４  セルパターン
５ａ，５ｂ  ドレイン領域
５ｃ  ソース領域
６ａ，６ｂ  ドレイン領域コンタクト
６ｃ  ソース領域コンタクト
１１，１３  ダミーセル領域
１２，１４，１５，１６  実使用メモリセル領域
２０，２０ａ，２０ｂ  論理回路
７１，７２，７３  メモリアレイ
８１，８２，８３  ＲＯＭ
９１，９２，９３  周辺回路
１０１，１０２  ２分割されたアレイ
１１０，１２０，１３０，１４０  ４分割されたアレイ
ＢＬ  ビット線
ＤＷＬ  ダミーワード線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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