(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフローティングゲート、ドレイン及びソースからなる第１のトランジスタと、前記第１のトランジスタと直列接続され、オン又はオフすることで前記第１のトランジスタの選択又は非選択を制御する第２のトランジスタとからなる不揮発性半導体メモリ素子であって、
前記第２のトランジスタをオン状態として、前記第１のトランジスタのソース・ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
前記第１のトランジスタのフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第１のトランジスタのドレイン又はソース間に電圧を印加し、バンド・バンド間によるホットホールを前記半導体基板中に発生させ、該ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子を、複数個、行及び列方向に配列したマトリックスアレイと、
複数の前記第１のトランジスタのソースを行毎に接続する複数のソース線と、
複数の前記第２のトランジスタのゲートを行毎に接続する複数の行線と、
複数の前記第２のトランジスタのドレインを列毎に接続する複数のビット線と、
前記各ビット線に接続された複数のトランジスタを複数の列線によって選択することで前記各ビット線を選択する列線選択手段と、
前記行線を選択する行線選択手段と、
前記列線選択手段によって選択されたビット線に所定の電圧を印加する電圧印加手段と、
前記列線選択手段及び行線選択手段によって選択された不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態を読み出す読み出し手段と
を備え、
前記ソース線に印加する電圧を書き込み時と消去時で同一とし、書き込み時に前記不揮発性半導体メモリ素子の第２のトランジスタのドレインに接続されたビット線と第１のトランジスタのソースに接続されたソース線との間に電圧を印加し、消去時に前記不揮発性半導体メモリ素子の第２のトランジスタのドレインに接続されたビット線を開放として第１のトランジスタのソースに接続されたソース線と前記半導体基板間に電圧を印加する
ことを特徴とする半導体装置。
【請求項２】
前記不揮発性半導体メモリ素子の前記第１のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が１：８である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成されたフローティングゲート、ドレイン及びソースからなる第１のトランジスタと、前記第１のトランジスタと直列接続され、オン又はオフすることで前記第１のトランジスタの選択又は非選択を制御する第２のトランジスタとからなる不揮発性半導体メモリ素子であって、
前記第２のトランジスタをオン状態として、前記第１のトランジスタのソース・ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
前記第１のトランジスタのフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第１のトランジスタのドレイン又はソース間に電圧を印加し、バンド・バンド間によるホットホールを前記半導体基板中に発生させ、該ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子を、複数個、行及び列方向に配列したマトリックスアレイと、
複数の前記第１のトランジスタのソースを列毎に接続する複数のソース線と、
複数の前記第２のトランジスタのゲートを行毎に接続する複数の行線と、
複数の前記第２のトランジスタのドレインを列毎に接続する複数のビット線と、
前記各ソース線及び前記各ビット線に接続された複数のトランジスタを複数の列線によって選択することで前記各ソース線及び前記各ビット線を選択する列線選択手段と、
前記行線を選択する行線選択手段と、
前記列線選択手段によって選択されたソース線及びビット線に所定の電圧を印加する電圧印加手段と、
前記列線選択手段及び行線選択手段によって選択された不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態を読み出す読み出し手段と
を備え、
書き込み時に、前記不揮発性半導体メモリ素子の前記第２のトランジスタのドレインに接続されたビット線に所定の書込電圧を印加し、前記第１のトランジスタのソースに接続されたソース線を接地し、前記第２のトランジスタのドレインと前記第１のトランジスタのソースとの間に電圧を印加し、消去時に、前記不揮発性半導体メモリ素子の第２のトランジスタのドレインに接続されたビット線に所定の消去電圧を印加し、前記第１のトランジスタのソースに接続されたソース線を開放し、前記第１のトランジスタのドレインと前記半導体基板との間に電圧を印加する
ことを特徴とする半導体装置。
【請求項４】
前記不揮発性半導体メモリ素子の前記第１のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が１：８である
ことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、標準ＣＭＯＳ（complementary metal-oxide semiconductor）プロセスで製造できる１層ポリシリコンのセル構造で書き換え可能な半導体装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性半導体メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性半導体メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ（Embedded Memory）が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性半導体メモリも必要になってきている。
【０００３】
しかしながら、不揮発性半導体メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多く、不揮発性半導体メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。
【０００４】
この問題を解決するひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている。（特許文献１）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。
【特許文献１】特開平１０−２８９９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記技術では、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。また、書き込みに高電圧を必要とする等、書き込み、消去も複雑であった。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、標準ＣＭＯＳプロセスで製造できる１層ポリシリコンのセル構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、請求項１記載の発明は、半導体基板上に形成されたフローティングゲート、ドレイン及びソースからなる第１のトランジスタと、前記第１のトランジスタと直列接続され、オン又はオフすることで前記第１のトランジスタの選択又は非選択を制御する第２のトランジスタとからなる不揮発性半導体メモリ素子であって、前記第２のトランジスタをオン状態として、前記第１のトランジスタのソース・ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、前記第１のトランジスタのフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第１のトランジスタのドレイン又はソース間に電圧を印加し、バンド・バンド間によるホットホールを前記半導体基板中に発生させ、該ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子を、複数個、行及び列方向に配列したマトリックスアレイと、複数の前記第１のトランジスタのソースを行毎に接続する複数のソース線と、複数の前記第２のトランジスタのゲートを行毎に接続する複数の行線と、複数の前記第２のトランジスタのドレインを列毎に接続する複数のビット線と、前記各ビット線に接続された複数のトランジスタを複数の列線によって選択することで前記各ビット線を選択する列線選択手段と、前記行線を選択する行線選択手段と、前記列線選択手段によって選択されたビット線に所定の電圧を印加する電圧印加手段と、前記列線選択手段及び行線選択手段によって選択された不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態を読み出す読み出し手段とを備え、前記ソース線に印加する電圧を書き込み時と消去時で同一とし、書き込み時に前記不揮発性半導体メモリ素子の第２のトランジスタのドレインに接続されたビット線と第１のトランジスタのソースに接続されたソース線との間に電圧を印加し、消去時に前記不揮発性半導体メモリ素子の第２のトランジスタのドレインに接続されたビット線を開放として第１のトランジスタのソースに接続されたソース線と前記半導体基板間に電圧を印加することを特徴とする。
請求項２記載の発明は、前記不揮発性半導体メモリ素子の前記第１のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が１：８であることを特徴とする。
【００１７】
請求項３記載の発明は、半導体基板上に形成されたフローティングゲート、ドレイン及びソースからなる第１のトランジスタと、前記第１のトランジスタと直列接続され、オン又はオフすることで前記第１のトランジスタの選択又は非選択を制御する第２のトランジスタとからなる不揮発性半導体メモリ素子であって、前記第２のトランジスタをオン状態として、前記第１のトランジスタのソース・ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、前記第１のトランジスタのフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第１のトランジスタのドレイン又はソース間に電圧を印加し、バンド・バンド間によるホットホールを前記半導体基板中に発生させ、該ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子を、複数個、行及び列方向に配列したマトリックスアレイと、複数の前記第１のトランジスタのソースを列毎に接続する複数のソース線と、複数の前記第２のトランジスタのゲートを行毎に接続する複数の行線と、複数の前記第２のトランジスタのドレインを列毎に接続する複数のビット線と、前記各ソース線及び前記各ビット線に接続された複数のトランジスタを複数の列線によって選択することで前記各ソース線及び前記各ビット線を選択する列線選択手段と、前記行線を選択する行線選択手段と、前記列線選択手段によって選択されたソース線及びビット線に所定の電圧を印加する電圧印加手段と、前記列線選択手段及び行線選択手段によって選択された不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態を読み出す読み出し手段とを備え、書き込み時に、前記不揮発性半導体メモリ素子の前記第２のトランジスタのドレインに接続されたビット線に所定の書込電圧を印加し、前記第１のトランジスタのソースに接続されたソース線を接地し、前記第２のトランジスタのドレインと前記第１のトランジスタのソースとの間に電圧を印加し、消去時に、前記不揮発性半導体メモリ素子の第２のトランジスタのドレインに接続されたビット線に所定の消去電圧を印加し、前記第１のトランジスタのソースに接続されたソース線を開放し、前記第１のトランジスタのドレインと前記半導体基板との間に電圧を印加することを特徴とする。
請求項４記載の発明は、前記不揮発性半導体メモリ素子の前記第１のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が１：８であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、標準ロジックのＣＭＯＳプロセスで不揮発性半導体メモリ素子を用いた半導体装置が実現でき、ロジック混載メモリを容易に、また安価に実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。
［実施形態１］
図１（ａ）に、本発明の実施の形態である不揮発性半導体メモリ素子を構成する１個のトランジスタの平面図を、（ｂ）には断面図を、（ｃ）には等価回路図を示す。図１（ａ）〜（ｃ）に示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたフローティングゲートＦＧ、ドレインＤ及びソースＳから構成される。このフローティングゲートＦＧが電荷保持領域となるものであり、電極は設けられておらず、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。また、ドレインＤ及びソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
【００２０】
図２に、図１に示す不揮発性半導体メモリ素子のカップリング系の等価回路を示す。フローティングゲートＦＧにある電荷Ｑが入っているとすると、この系のトータルチャージがＱということになるので、
【００２１】
【数１】
0005422886.tif 000002
【００２２】
となる。ただし、ＶＦＧ、ＶＤ、ＶＳ、Ｖｃｈは、それぞれフローティングゲートＦＧの電位、ドレインＤの電位、ソースＳの電位、チャネルＣＨの電位である。また、Ｃ（ＦＢ）はフローティングゲートＦＧと基板ＳＵＢ間の容量、Ｃ（ＦＤ）はフローティングゲートＦＧとドレインＤ間の容量、Ｃ（ＦＳ）はフローティングゲートＦＧとソースＳ間の容量、Ｃ（ＦＣ）はフローティングゲートＦＧとチャネルＣＨ間の容量である。ここで、Ｃ（ＦＢ）＋Ｃ（ＦＤ）＋Ｃ（ＦＳ）＋Ｃ（ＦＣ）＝ＣＴ（トータル）とすると、
【００２３】
【数２】
0005422886.tif 000003
【００２４】
となる。ただし、Ｑ／ＣＴはフローティングゲートに電荷が注入されているときの電位を示す。ここで、Ｖｓｕｂ＝０Ｖ（基準電位、以下同じ）とすると、
【００２５】
【数３】
0005422886.tif 000004
【００２６】
となる。ここで、各容量の比は、プロセスによっても多少異なるが、概略、Ｃ（ＦＤ）：Ｃ（ＦＳ）：Ｃ（ＦＣ）＝０．１：０．１：０．８程度となる。ここで、フローティングゲートＦＧ内の電荷量をＱ・ＣＴ＝−ΔＶＦＧとすると、ＣＴ＝１として
【００２７】
【数４】
0005422886.tif 000005
【００２８】
となる。
【００２９】
ここで、図１の不揮発性半導体メモリ素子の消去を説明する。この不揮発性半導体メモリ素子を構成するトランジスタのチャネルＣＨの閾値は０．５Ｖとする。消去は、ＶＤ＝８Ｖ、ＶＳ＝ｏｐｅｎ（オープン）とする。ソースがｏｐｅｎなので、このトランジスタのチャネルＣＨ部分には空乏層が広がり、フローティングゲートＦＧと基板ＳＵＢとの容量は非常に小さくなるので、無視すると、消去時のフローティングゲート電位ＶＧＦ（Ｅｒａｓｅ）は、ΔＶＦＧ＝０として、
【００３０】
【数５】
0005422886.tif 000006
【００３１】
となる。ドレインＤに電圧を印加すると、図４に示すように、まず初めに、ドレインＤ近傍にて空乏層の電界集中が起こり、いわゆる高エネルギーによるＢａｎｄ  ｔｏ  Ｂａｎｄ（ＢｔｏＢ）の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール（ホットホール）が一部フローティングゲートＦＧに取り込まれ、さらに電圧を上げると、酸化膜が比較的厚い場合には、ファウラーノルトハイム（Fauler-Nordheim）のトンネル電流が流れる前にジャンクションブレークダウンが起こり、大電流が基板ＳＵＢに流れる。このブレークダウン電圧をＶＢＤとする。
【００３２】
なお、バンド・バンド間（ＢｔｏＢ）電流の詳細は、「文献：『フラッシュメモリ技術ハンドブック』、編者：舛岡富士雄、発行所：株式会社サイエンスフォーラム、１９９３年８月１５日第１版第１刷発行。第５章第２節  不揮発性メモリセルにおけるバンド間トンネル現象の解析、Ｐ２０６〜２１５」を参照。また、図４は横軸がドレイン電位ＶＤ、縦軸がドレイン電流ＩＤで、ドレイン電位ＶＤを変化させた場合のドレイン電流ＩＤの変化をフローティングゲート電位ＶＦＧをパラメータとして模式的に表したものである。
【００３３】
ここで、ＢｔｏＢ及びブレークダウンはある一定電界で起こるので、フローティングゲートＦＧの電位に依存する。図４に示すように、ＶＦＧが低いとＶＢＤも低くなり、ＶＦＧが高いとＶＢＤも高くなる。
【００３４】
消去を考察する。ＢｔｏＢが起こる、ゲートとドレインの電位差の限界電位を５Ｖとすると、ＶＤ＝８Ｖでは、フローティングゲート電位ＶＦＧは３Ｖになるまで消去される、言い換えれば、ホットホールが注入される。消去時は、ソースＳをオープンとするため、ＶＳはほぼ０Ｖ、チャネルもオフしているので、チャネル電位Ｖｃｈもほぼ０Ｖとすると、初期状態では、ΔＶＦＧ＝０Ｖなので、（式１）から（式２）が導き出される。初期のＶＦＧは０．８Ｖとなるので、消去後３Ｖとなると、消去時の変化量ΔＶＦＧ（Ｅ）は＋２．２Ｖとなる。
【００３５】
一方、書き込みは、ＶＤ＝５Ｖ、ＶＳ＝０Ｖとする。このとき、書き込み前の状態は通常消去状態で、フローティングゲートＦＧ内にはホールが入っているとすると、このトランジスタはオン状態なので、チャネルは飽和領域で動作している。従って、チャネルとゲートとの実勢カップリング面積は通常約半分になるので、書き込み時のフローティングゲート電位ＶＧＦ（Ｐｒｏｇｒａｍ）は、（式１）より、
【００３６】
【数６】
0005422886.tif 000007
【００３７】
となり、ゲート電圧が約２．５Ｖとなるので、チャネルがオンして過大電流が流れ、ホットエレクトロンが発生し、書き込みが行われる。ここで、このトランジスタの閾値が０．５Ｖなので、フローティングゲートＦＧの電位ＶＦＧが０．５Ｖになると電流が流れなくなり、書き込みが終了する。このとき、ゲート電圧が、２．５Ｖから０．５Ｖに変化するので、書き込み時の変化量ΔＶＦＧ（Ｐ）は−２．０Ｖとなる。
【００３８】
この消去及び書き込み状態のトランジスタ特性を図３に示す。図３は、横軸がフローティングゲート電位ＶＦＧ、縦軸がドレインＤの電流ＩＤで、消去、中性及び書き込みの３つの状態においてフローティングゲート電位ＶＦＧを変化させた場合のゲート電流ＩＤの変化を模式的に表したものである。
【００３９】
次に読み出しの説明を行う。読み出しはＶＤ＝１Ｖ、ＶＳ＝０Ｖとする。このとき、フローティングゲートＦＧにΔＶＦＧの電荷が入っていたとすると、読み出し時のフローティングゲート電位ＶＧＦ（Ｒｅａｄ）は、
【００４０】
【数７】
0005422886.tif 000008
【００４１】
となる。“０”読み出しの場合は、書き込み時にフローティングゲートＦＧ内に電子が−Δ２．０Ｖ分注入されているので、（式３）より、“０”読み出し時のフローティングゲート電位ＶＦＧ（“０”）は、
【００４２】
【数８】
0005422886.tif 000009
【００４３】
となる。一方、“１”読み出しの場合は、消去時にフローティングゲートＦＧ内にホールがΔ２．２Ｖ分入っているので、（式３）より、“１”読み出し時のフローティングゲート電位ＶＦＧ（“１”）は、
【００４４】
【数９】
0005422886.tif 000010
【００４５】
となる。図５に、この不揮発性半導体メモリ素子の動作をまとめる。なお、ドレインとソースの動作は互いに逆の動作とすることが可能である。
【００４６】
［実施形態２］
図６に、図１などを参照して説明した実施形態１の応用例を示す。図６（ａ）はこの実施の形態の不揮発性半導体メモリ素子（以下ではメモリセルとも称する）の平面図、（ｂ）は等価回路を示す。図１に示すトランジスタと同じフローティングゲートを有するフローティングゲートトランジスタ１と、フローティングゲートトランジスタ１を選択又は非選択するためのセレクトトランジスタである２との直列接続された構成である。セレクトトランジスタ２のゲート（セレクトゲートと称する）ＳＧの電位を制御することで、この不揮発性半導体メモリ素子を構成するフローティングゲートトランジスタ１の選択、非選択を決定する。セレクトトランジスタ２のドレインをＤ端子、フローティングゲートトランジスタ１のソースをＳ端子とし、さらに、セレクトトランジスタ２のゲート電位をＶＳＧ、Ｄ端子の電位をＶＤ、Ｓ端子の電位をＶＳとして、消去、書き込み、“０”読み出し、“１”読み出し、及びトランジスタ１を非選択とする場合の動作を図７に示す。選択される場合は、セレクトゲートＳＧに例えば書き込み、消去時は１０Ｖ、読み出し時は３Ｖを印加してトランジスタ２を十分オンさせる。基本的な動作は図５と同じである。また、非選択の場合は、ＳＧを０Ｖにする。
【００４７】
［実施形態３］
図８には、図６の不揮発性半導体メモリ素子をメモリアレイに構成した実施形態を示す。Ｍ１１は図６のフローティングゲートトランジスタ１とセレクトトランジスタ２を直列接続して構成したひとつの不揮発性半導体メモリ素子である。１００はＭ１１と同じ不揮発性半導体メモリ素子がｍ×ｎ個で構成されるマトリックスアレイを示す。不揮発性半導体メモリ素子Ｍ１１〜Ｍｍｎの各セレクトトランジスタ２のドレインはビット線Ｂｉｔ１〜Ｂｉｔｎに接続され、すべてのフローティングゲートトランジスタ１のソースは、共通ソースＳに接続される。また、各セレクトトランジスタ２のセレクトゲートは行デコーダ３００の出力ＷＬ１〜ＷＬｍに接続される。２００はＢｉｔ１〜Ｂｉｔｎをトランジスタ２０１〜２０ｎで選択するカラムゲート、３００は、行線ＷＬ１〜ＷＬｍを選択する行デコーダ、４００はカラムゲート２００の各トランジスタ２０１〜２０ｎを列線Ｃ１〜Ｃｎで選択する列デコーダ、５００は入力データＤｉｎに応じてデータ線Ｄａｔａに書き込み、消去の電圧を印加する書き込み／消去制御回路、６００はデータ線Ｄａｔａ上に現れる不揮発性半導体メモリ素子Ｍ１１〜Ｍｍｎのデータを読み出すためのセンスアンプであり、不揮発性半導体メモリ素子Ｍ１１〜Ｍｍｎの各メモリセルのデータＤｏｕｔを出力する。
【００４８】
動作を図９に示す。図９には、選択されたセル（ここではＭ１１）の動作状態を示す。行線ＷＬ１及び列線Ｃ１が選択されて７Ｖが印加される。Ｄａｔａ線に５Ｖが印加されると、ビット線Ｂｉｔ１にも５Ｖ、従ってメモリセルＭ１１のドレインＤにも５Ｖが印加され、ソースＳは０Ｖなので、Ｍ１１は書き込み状態となり、書き込みが行われる。
【００４９】
一方、消去のときは、ＷＬ１、Ｃ１に１０Ｖ、Ｄａｔａに８Ｖを印加すると、Ｂｉｔ１が８Ｖとなり、Ｍ１１のメモリセルのドレインＤに８Ｖが印加され、ソースＳはｏｐｅｎなので，ＢｔｏＢによるホットホールが発生し、消去が行われる。このとき、行或いは列が非選択の場合は、フローティングゲートのトランジスタ１に電圧が印加されないので、書き込み、消去は起こらない。
【００５０】
この方式のメリットとしては、書き込みはビット書き込み及びページ書き込みが可能であり、また、消去は、ビット消去、ページ消去及び一括消去が可能である。ページ消去の場合には列線Ｃ１〜Ｃｎを同時に選択する。マトリックスアレイ１００全体の一括消去の場合にはすべての列線Ｃ１〜Ｃｎと行線ＷＬ１〜ＷＬｍを同時に選択する。
【００５１】
図１０には、図８に示すメモリアレイの別の動作方法を示す。共通ソースＳ側に電圧を印加した例である。書き込みは、選択されたＷＬ１、Ｃ１に３Ｖ、Ｄａｔａ線に０Ｖを印加する。このとき、Ｓに５Ｖを印加すると、Ｍ１１には電流が流れ、メモリセルにホットエレクトロン書き込みが起こる。非選択セル（Ｍ１２〜Ｍｍｎ）では、行線ＷＬ（ＷＬ２〜ＷＬｍ）、列線Ｃ（Ｃ２〜Ｃｎ）が０Ｖでオフしているので、メモリセル（Ｍ１２〜Ｍｍｎ）に電流が流れず、書き込みは起こらない。
【００５２】
消去については、ソースＳが共通なので、全てのメモリセルＭ１１〜Ｍｍｎが同時に消去される、所謂、フラッシュメモリの一括消去が行われる。もちろん、メモリアレイ１００を分割して複数のブロックに分ければ、ブロック消去が可能である。このようにすると、消去はブロック消去或いは一括消去のみであるが、行デコーダ３００、列デコーダ４００の構成を低電圧トランジスタで構成できるので、面積的に小さく出来る。なお、書き込みは、ビット書き込み、ページ書き込みが可能である。
【００５３】
［実施形態４］
図１１にさらに別の実施形態を示す。図８の実施形態のソースＳを行方向に分離してソース線Ｓ１〜Ｓｍとしたものである。すなわち、この実施の形態では、図８のマトリックスアレイ１００に対して、各メモリセルＭ１１〜Ｍｍｎのソースを行ごとに分離してソース線Ｓ１〜Ｓｍとしたマトリックスアレイ１００ａを用いている。図１２に動作を示す。
【００５４】
この構成では、図８の構成で図１０の動作の場合にブロック消去或いは一括消去しか出来なかったものが、ページ消去が可能となる。また、たとえば同じソース線Ｓ１に接続された各メモリセルＭ１１〜Ｍ１ｎについては、書き込み時のソース電圧Ｓ１と消去時のソース電圧Ｓ１を同じ８Ｖにすれば、図１２の書き込み動作と消去動作を同時に行うことが出来る。すなわち、例えば、メモリセルＭ１１に書き込み、メモリセルＭ１２を消去、メモリセルＭ１３（図示せず）に書き込み・・・を同時に行う場合は、Ｃ１＝３Ｖ、Ｃ２＝０Ｖ、Ｃ３＝３Ｖ、・・・というようにＤｉｎの入力情報に応じてカラムデコーダ４００の出力を選択すれば、書き込みと消去が同時に行える。
【００５５】
［実施形態５］
図１３に、図８に示す実施形態３の変形して、書き込み、消去が同時に行えるようにした別の実施形態を示す。この実施の形態では、図８のマトリックスアレイ１００に対して、各メモリセルＭ１１〜Ｍｍｎのソースを列ごとに分離してソース線Ｓ１〜Ｓｎとしたマトリックスアレイ１００ｂを用いている。またこの実施の形態のカラムゲート２００ｂには、各ソース線Ｓ１、Ｓ２、…、ＳｎとＶＳ線とを接続・非接続するトランジスタ７１１、７１２、…、７１ｎと、各ビット線Ｂｉｔ１、Ｂｉｔ２、…、ＢｉｔｎとＶＥ線とを接続・非接続するトランジスタ７２１、７２２、…、７２ｎと、各ビット線Ｂｉｔ１、Ｂｉｔ２、…、ＢｉｔｎとＶＷ／Ｒ線とを接続・非接続するトランジスタ７３１、７３２、…、７３ｎとが設けられている。
【００５６】
さらに、Ｂｉｔ線（Ｂｉｔ１〜Ｂｉｔｎ）に書き込みと消去で異なる電圧を与えるために、図８の列デコーダ４００を変更した列デコーダ４００ｂによって各トランジスタトランジスタ７３１、７３２、…、７３ｎ、トランジスタ７２１、７２２、…、７２ｎ、トランジスタ７１１、７１２、…、７１ｎを制御するために、書き込み制御及び読み出し時に選択される書き込みカラム選択線ＣＷ／Ｒ１〜ＣＷ／Ｒｎ、消去時に選択される消去カラム選択線ＣＥ１〜ＣＥｎ、ソース線Ｓ１〜Ｓｎを選択するソースカラム選択線ＣＳ１〜ＣＳｎが設けられている。また、カラム電圧制御回路５００ｂからは、書き込み電圧及び読み出しバイアス電圧を印加するＶＷ／Ｒ、消去電圧を印加するＶＥ、ソース電圧を印加するＶＳの各信号が出力される。以上の構成では、Ｄｉｎ信号を受けて書き込みか消去かを判断して、列デコーダ４００ｂと、カラム電圧制御回路５００ｂとが動作するようになっている。
【００５７】
図１４に動作を示す。例えばメモリセルＭ１１が書き込みモードに設定されると、Ｄｉｎ＝“０”となり、ＣＳ１が３Ｖ、ＣＥ１が０Ｖ、ＣＷ／Ｒ１が７Ｖになり、Ｂｉｔ１がＶＷ／Ｒ＝５Ｖ、ソースＳ１がＶＳ＝０Ｖに接続され、ＷＬ１が１０Ｖとなるので、Ｍ１１は書き込みとなる。
【００５８】
一方、メモリセルＭ１１が消去モードになると、Ｄｉｎ＝“１”となり、ＣＳ１＝０Ｖ、ＣＥ１＝１０Ｖ、ＣＷ／Ｒ１＝０Ｖ、ＶＥ＝８Ｖとなり、Ｂｉｔ１＝８Ｖ、Ｓ１＝ｏｐｅｎとなり、Ｍ１１は消去される。このようにして、同じ行線ＷＬで選択された各メモリセルの書き込みと消去が同時に行われる。
【００５９】
実施形態４との違いは、Ｂｉｔ線の電圧が、書き込み（５Ｖ）と消去（８Ｖ）でそれぞれ最適な電圧に設定可能であることである。
【００６０】
上述したように、本発明の各実施の形態によれば、標準ロジックのＣＭＯＳプロセスで不揮発性半導体メモリ（すなわち不揮発性半導体メモリ素子及びそれを用いた半導体装置）が実現できる。したがって、標準ロジックに本発明の不揮発性半導体メモリを搭載することで、ロジック混載メモリを容易に、また安価に実現できる。
【図面の簡単な説明】
【００６１】
【図１】本発明による不揮発性半導体メモリ素子の実施の形態（実施形態１）の構成を示す図である。
【図２】図１の実施の形態の等化回路を示す図である。
【図３】図１の実施の形態の特性を説明するための図である。
【図４】図１の実施の形態の他の特性を説明するための図である。
【図５】図１の実施の形態の動作を説明するための図である。
【図６】図１の不揮発性半導体メモリ素子の応用例としての実施の形態（実施形態２）の構成を示す図である。
【図７】図６の実施の形態の動作を説明するための図である。
【図８】図６の実施の形態を用いてマトリックスアレイを構成した場合の実施の形態（実施形態３）を示す図である。
【図９】図８の実施の形態の動作を説明するための図である。
【図１０】図８の実施の形態の他の動作を説明するための図である。
【図１１】図８の実施の形態の変形例としての実施の形態（実施形態４）の構成を示す図である。
【図１２】図１１の実施の形態の動作を説明するための図である。
【図１３】図８の実施の形態の他の変形例としての実施の形態（実施形態５）の構成を示す図である。
【図１４】図１３の実施の形態の動作を説明するための図である。
【符号の説明】
【００６２】
Ｄ…ドレイン
Ｓ…ソース
ＦＧ…フローティングゲート
ＳＧ…セレクトゲート
Ｍ１１〜Ｍｍｎ…不揮発性半導体メモリ素子（メモリセル）
１…フローティングゲートトランジスタ
２…セレクトトランジスタ
１００、１００ａ、１００ｂ…マトリックスアレイ
２００、２００ｂ…カラムゲート
３００…行デコーダ
４００、４００ｂ…列デコーダ
５００…書き込み／消去制御回路
５００ｂ…カラム電圧制御回路
【図１】
0005422886.tif 000011
【図２】
0005422886.tif 000012
【図３】
0005422886.tif 000013
【図４】
0005422886.tif 000014
【図５】
0005422886.tif 000015
【図６】
0005422886.tif 000016
【図７】
0005422886.tif 000017
【図８】
0005422886.tif 000018
【図９】
0005422886.tif 000019
【図１０】
0005422886.tif 000020
【図１１】
0005422886.tif 000021
【図１２】
0005422886.tif 000022
【図１３】
0005422886.tif 000023
【図１４】
0005422886.tif 000024