(57)【特許請求の範囲】
【請求項１】
予め定められたビット幅（Ｎビット、ただし、Ｎは２以上の整数）を単位とするデータを入力し、複数個（ｍ個）のＮビット幅データを並列配置してなるビット幅がｍ×Ｎのｍ×Ｎビットデータを並列に出力する送信装置であって、
並列出力対象のｍ個のＮビット幅データに対して、Ｎビット幅データを単位とした複数の配置のうち、前回並列出力したｍ×Ｎビットデータから反転するビットの数が他の配置よりも小さくなる配置を検出し、前記検出した配置情報を出力する検出回路と、
前記ｍ個のＮビット幅データを、前記検出回路からの前記配置情報にしたがってＮビット幅データを単位に並列配置したｍ×Ｎビットデータを並列出力する変換回路と、
を備えた、ことを特徴とする送信装置。
【請求項２】
前記ｍを２とし、前記送信装置が、時間的に前後して入力される第１及び第２のＮビット幅データを並列配置しビット幅が２×Ｎの２×Ｎビットデータを出力するにあたり、
前記検出回路は、
前記第１及び第２のＮビット幅データを、予め定められた正順で一方を上位側と他方を下位側に配置した第１の配置と、
前記第１及び第２のＮビット幅データを、前記第１の配置とは上位側と下位側を交換した逆順で配置した第２の配置と、
のうち、
前回並列出力した２×Ｎビットデータから反転するビットの数が小さい方の配置はいずれであるかを検出して前記配置情報として出力し、
前記変換回路は、前記第１及び第２のＮビット幅データを前記検出回路からの前記配置情報にしたがって配置し２×Ｎビットデータを並列に出力する、ことを特徴とする請求項１記載の送信装置。
【請求項３】
請求項１又は２に記載の前記送信装置から並列に出力される前記ｍ×Ｎビットデータと、前記配置情報とを受け、前記ｍ×Ｎビットデータから、前記配置情報にしたがって、もとのｍ個のＮビット幅データを復元する復元回路を備えている、受信装置。
【請求項４】
請求項２に記載の前記送信装置から並列に出力される前記２×Ｎビットデータと、前記配置情報とを受け、
前記配置情報が、前記第１の配置を示すとき、前記２×Ｎビットデータの上位側と下位側から前記予め定められた正順で前記第１及び第２のＮビット幅データに取り出し、
前記配置情報が前記第２の配置を示すとき、前記２×Ｎビットデータの上位側と下位側から、前記予め定められた正順とは逆順で、前記第１及び第２のＮビット幅データに取り出す復元回路を備えている、受信装置。
【請求項５】
前記ｍ×Ｎビットデータを並列に出力するｍ×Ｎ個のＣＭＯＳ素子からなるドライバを備えている、ことを特徴とする請求項１又は２記載の送信装置。
【請求項６】
先頭の２×Ｎビットデータを出力するにあたり、前記検出回路は、前記第１の配置を示す配置情報を出力し、
前記変換回路は、前記第１及び第２のＮビット幅データを、前記第１の配置にしたがって上位側と下位側に配置した２×Ｎビットデータを並列に出力する、ことを特徴とする請求項２記載の送信装置。
【請求項７】
予め定められたビット幅（Ｎビット、ただし、Ｎは２以上の整数）を単位とするデータを入力し、複数個（ｍ個）のＮビット幅データを並列配置してなるビット幅がｍ×Ｎのｍ×Ｎビットデータを並列に出力する送信装置と、
前記送信装置から前記ｍ×Ｎビットデータを並列に受け、複数個（ｍ個）のＮビット幅データを取り出す受信装置と、
を備えたデータ伝送システムであって、
前記送信装置が、
並列出力対象のｍ個のＮビット幅データに対して、Ｎビット幅データを単位とした複数の配置のうち、前回並列出力したｍ×Ｎビットデータから反転するビットの数が他の配置よりも小さくなる配置を検出し、前記検出した配置情報を出力する検出回路と、
前記ｍ個のＮビット幅データを、前記検出回路からの前記配置情報にしたがってＮビット幅データを単位に並列配置したｍ×Ｎビットデータを並列出力する変換回路と、
を備え、
前記配置情報は前記送信装置から前記受信装置に送信され、
前記受信装置が、前記送信装置からの並列に送信された前記ｍ×Ｎビットデータとともに、前記配置情報を受け、前記ｍ×Ｎビットデータから、前記配置情報にしたがって、もとのｍ個のＮビット幅データを復元する復元回路を備えている、ことを特徴とするデータ伝送システム。
【請求項８】
前記ｍを２とし、
前記送信装置において、
時間的に前後して入力される第１及び第２のＮビット幅データを並列配置しビット幅が２×Ｎの２×Ｎビットデータを出力するにあたり、
前記検出回路は、
前記第１及び第２のＮビット幅データを、予め定められた正順で一方を上位側と他方を下位側に配置した第１の配置と、
前記第１及び第２のＮビット幅データを、前記第１の配置とは上位側と下位側を交換した逆順で配置した第２の配置と、
のうち、
前回並列出力した２×Ｎビットデータから反転するビットの数が小さい方の配置はいずれであるかを検出して前記配置情報として出力し、
前記変換回路は、前記第１及び第２のＮビット幅データを前記検出回路からの前記配置情報にしたがって配置し２×Ｎビットデータを並列に出力し、
前記受信装置において、
前記復元回路は、
前記送信装置から並列に出力される前記２×Ｎビットデータと、前記配置情報とを受け、
前記配置情報が、前記第１の配置を示すとき、前記２×Ｎビットデータの上位側と下位側から前記予め定められた正順で前記第１及び第２のＮビット幅データに取り出し、
前記配置情報が前記第２の配置を示すとき、前記２×Ｎビットデータの上位側と下位側から、前記予め定められた正順とは逆順で、前記第１及び第２のＮビット幅データに取り出す、ことを特徴とする請求項７記載のデータ伝送システム。
【請求項９】
送信装置が、予め定められたビット幅（Ｎビット、ただし、Ｎは２以上の整数）を単位とするデータを入力し、複数個（ｍ個）のＮビット幅データを並列配置してなるビット幅がｍ×Ｎのｍ×Ｎビットデータを受信装置に並列に出力するにあたり、
並列出力対象のｍ個のＮビット幅データに対して、Ｎビット幅データを単位とした複数の配置のうち、前回並列出力したｍ×Ｎビットデータから反転するビットの数が他の配置よりも小さくなる配置を検出し、
前記ｍ個のＮビット幅データを、前記検出された配置情報にしたがってＮビット幅データを単位に並列配置したｍ×Ｎビットデータを並列出力し、さらに、前記検出された配置情報を出力し、
前記受信装置では、前記送信装置から並列に出力された前記ｍ×Ｎビットデータとともに前記配置情報を受け、前記ｍ×Ｎビットデータから、前記配置情報にしたがって、ｍ個のＮビット幅データを復元する、ことを特徴とするデータ伝送方法。
【請求項１０】
前記ｍを２とし、
前記送信装置は、
時間的に前後して入力される第１及び第２のＮビット幅データを並列配置しビット幅が２×Ｎの２×Ｎビットデータを出力するにあたり、
前記第１及び第２のＮビット幅データを、予め定められた正順で一方を上位側と他方を下位側に配置した第１の配置と、
前記第１及び第２のＮビット幅データを、前記第１の配置とは上位側と下位側を交換した逆順で配置した第２の配置と、
のうち、
前回並列出力した２×Ｎビットデータから反転するビットの数が小さい方の配置はいずれであるかを検出し、
前記第１及び第２のＮビット幅データを、前記検出された配置情報にしたがって配置し２×Ｎビットデータを並列に出力し、
前記受信装置は、
前記送信装置から並列に出力される前記２×Ｎビットデータと、前記配置情報とを受け、
前記配置情報が、前記第１の配置を示すとき、前記２×Ｎビットデータの上位側と下位側から前記予め定められた正順で前記第１及び第２のＮビット幅データに取り出し、
前記配置情報が前記第２の配置を示すとき、前記２×Ｎビットデータの上位側と下位側から、前記予め定められた正順とは逆順で、前記第１及び第２のＮビット幅データに取り出す、ことを特徴とする請求項９記載のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送システムと装置と方法に関し、特に、データ伝送の高速化と低消費電力化とに対応可能としたデータ伝送システムと装置と方法に関する。
【背景技術】
【０００２】
デジタル信号を伝送するために使用される素子としてＣＭＯＳ素子が多用されている。ＣＭＯＳ素子は、デジタル信号の入出力のＨｉｇｈとＬｏｗレベルの変化時（トグル時）に電流（負荷容量の充放電電流やスイッチング時に過渡的に流れる貫通電流）が流れ、入出力信号が定常状態（ＨｉｇｈもしくはＬｏｗレベルで安定）の場合には、電流量は例えば拡散領域と基板間の逆バイアスリーク電流、サブスレショルドリーク電流等わずかとなる。
【０００３】
よく知られているように、出力ドライバ等に用いられるＣＭＯＳインバータは、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）間に直列に接続されゲートに入力信号を共通に受けるＰＭＯＳトランジスタとＮＭＯＳトランジスタを備え、共通接続されたドレインを出力とする。入力信号のＬｏｗからＨｉｇｈへの遷移時、ＰＭＯＳトランジスタはオンからオフ、ＮＭＯＳトランジスタはオフからオンにスイッチングして出力を低電位電源側に放電し、入力信号のＨｉｇｈからＬｏｗへの遷移時、ＮＭＯＳトランジスタはオンからオフ、ＰＭＯＳトランジスタはオフからオンにスイッチングして出力を高電位電源電圧に充電する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのスイッチング時にこれらのトランジスタが同時にオンとなる短期間、ＶＤＤからＶＳＳにパルス状の貫通電流（short circuit current）が流れる。ＣＭＯＳインバータ等のＣＭＯＳ素子において、入出力信号が定常状態のときの消費電力（static power dissipation）をＰｓ、入力信号のスイッチング時の負荷充放電の消費電力(dynamic power dissipation)をＰｄ、貫通電流による消費電力（short circuit dissipation）をＰｓｃとすると、トータル消費電力Ｐtotalは、
Ｐｓ＋Ｐｄ＋Ｐｓｃ        ・・・（１）
で与えられる。
【０００４】
ここで、Ｐｄは、ＣＭＯＳインバータの出力負荷の充放電に消費される平均電力であり、ＣＭＯＳインバータへの入力信号を方形波（square-wave）としてその繰り返し周波数（トグル周波数）をｆｐ、出力負荷容量をＣＬとすると、Ｐｄは、ＣＭＯＳインバータの出力電圧ＶｏｕｔのＬｏｗ（０Ｖ）からＨｉｇｈ（ＶＤＤ）への立ち上がり遷移時の電力と、出力のＨｉｇｈ（ＶＤＤ）からＬｏｗ（０Ｖ）への立ち下り遷移時の電力の合計で与えられ、以下のように、ＣＬ×ＶＤＤ２×ｆｐで近似される（ただし、ｔｐ＝１／ｆｐ）。
【０００５】
0005521784.tif 000002
・・・（２）
【０００６】
Ｐｄは出力のトグル周波数（例えば０→１→０→１→０・・・と繰り返す場合の繰り返し周波数）に比例する。このＰｄは、その値がＰｓ、Ｐｓｃよりも大きい（支配的である）。
【０００７】
ＣＭＯＳ半導体集積回路は回路規模、処理能力、処理速度が増大しており、消費電力も増加している。
【０００８】
なお、特許文献１には、ビット変化検出回路が、現在出力しているデータと次に出力すべきデータをビット単位に比較してビット変換量が設定値以上か検出し、設定値以上のとき有意となるビットパターン変換信号を出力し、ビットパターン変換回路が、ビットパターン変換信号が有意のときは、次に出力すべきデータを全ビット反転することによりビット変換量の少ないビットパターンに変換して出力し、有意でないときはそのまま出力し、ビットパターン変換信号を１ビット付加して転送し、転送先ではビットパターン変換信号が有意であれば全ビットデータを反転させて本来のデータに戻すデータ転送方式が開示されている。
【０００９】
特許文献２には、ビット幅変換装置として、原データを順にＮ個のラッチ回路にラッチさせ、Ｎ個のラッチ回路の出力を一度に取り出すことにより、前記原データをＮ倍のビット幅に変換するビット幅変換装置が開示されている。このビット幅変換装置は、到来する原データの数と前記Ｎ個のラッチ回路のいずれか１つを指定する順番の情報とに基づき、ビット幅変換の正常異常を検出する検出回路を備えている。 
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平４−３０３２３４号公報
【特許文献２】特開平９−００６５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下に関連技術の分析を与える。
【００１２】
情報機器を構成する半導体集積回路の集積度、回路規模、処理能力、処理速度の向上は著しいが、近年、低消費エネルギー化の流れの一つとして、情報機器に対しても消費電力の低減が求められている。
【００１３】
特許文献１は、同時スイッチングノイズの並列ビットデータの全ビットの反転を行うものであり、並列ビットデータ上下の入れ替えを行うものではない。特許文献２は、原データをＮ倍のデータを一度の取り出すものであるが、消費電力の低減を図るものではない。
【００１４】
本発明の目的は、高速なデータ伝送を可能としながら、ＣＭＯＳ素子の消費電力の低減を可能とするシステム、装置、方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の１つの側面によれば、予め定められたビット幅（Ｎビット、ただし、Ｎは２以上の整数）を単位とするデータを入力し、複数個（ｍ個）のＮビット幅データを並列配置してなるビット幅がｍ×Ｎのｍ×Ｎビットデータを並列に出力する送信装置であって、
並列出力対象のｍ個のＮビット幅データに対して、Ｎビット幅データを単位とした複数の配置のうち、前回並列出力したｍ×Ｎビットデータから反転するビットの数が他の配置よりも小さくなる配置を検出し、前記検出した配置情報を出力する検出回路と、前記ｍ個のＮビット幅データを、前記検出回路からの前記配置情報にしたがってＮビット幅データを単位に並列配置したｍ×Ｎビットデータを並列出力する変換回路と、を備えた送信装置が提供される。
【００１６】
本発明の１つの側面によれば、前記ｍを２とし、前記送信装置が、時間的に前後して入力される第１及び第２のＮビット幅データを並列配置しビット幅が２×Ｎの２×Ｎビットデータを出力するにあたり、前記検出回路は、
前記第１及び第２のＮビット幅データを、予め定められた正順で一方を上位側と他方を下位側に配置した第１の配置と、
前記第１及び第２のＮビット幅データを、前記第１の配置とは上位側と下位側を交換した逆順で配置した第２の配置と、
のうち、
前回並列出力した２×Ｎビットデータから反転するビットの数が小さい方の配置はいずれであるかを検出して前記配置情報として出力し、
前記変換回路は、前記第１及び第２のＮビット幅データを前記検出回路からの前記配置情報にしたがって配置し２×Ｎビットデータを並列に出力する。
【００１７】
本発明の１つの側面によれば、前記送信装置から、並列の前記ｍ×Ｎビットデータビットと、前記配置情報とを受け、前記ｍ×Ｎビットデータビットを、もとのｍ個のＮビットデータに復元する復元回路を備えた受信装置が提供される。
【００１８】
本発明の１つの側面によれば、前記送信装置と前記受信装置を備えたシステムが提供される。
【００１９】
本発明の１つの側面によれば、送信装置が、予め定められたビット幅（Ｎビット、ただし、Ｎは２以上の整数）を単位とするデータを入力し、複数個（ｍ個）のＮビット幅データを並列配置してなるビット幅がｍ×Ｎのｍ×Ｎビットデータを受信装置に並列に出力するにあたり、
並列出力対象のｍ個のＮビット幅データに対して、Ｎビット幅データを単位とした複数の配置のうち、前回並列出力したｍ×Ｎビットデータから反転するビットの数が他の配置よりも小さくなる配置を検出し、
前記ｍ個のＮビット幅データを、前記検出された配置情報にしたがってＮビット幅データを単位に並列配置したｍ×Ｎビットデータを並列出力し、さらに、前記検出された配置情報を出力し、
前記受信装置では、前記送信装置から並列に出力された前記ｍ×Ｎビットデータを受け、前記送信装置からの前記配置情報に基づき、ｍ個のＮビット幅データに復元するデータ伝送方法が提供される。
【発明の効果】
【００２０】
本発明によれば、前後して並列出力されるビットデータ間でのビット反転回数（トグル率）を低減することにより、高速なデータ伝送を可能としながら、ＣＭＯＳ素子の消費電力の低減を可能としている。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態のデータ処理装置のデータ送信側デバイスの構成を示す図である。
【図２】本発明の一実施形態のデータ処理装置のデータ受信側デバイスの構成を示す図である。
【図３】本発明の一実施形態におけるビット幅変換回路における処理の一例を模式的に示す図である。
【図４】本発明の一実施形態におけるトグル検出器における処理の一例を模式的に示す図である。
【図５】本発明の一実施形態における送信側の処理手順の一例を説明する流れ図である。
【図６】本発明の一実施形態におけるビット幅復元回路における処理の一例を模式的に示す図である。
【図７】本発明の一実施形態における受信側の処理手順の一例を説明する流れ図である。
【図８】本発明の一実施形態の作用効果の一例を示す図である。
【発明を実施するための形態】
【００２２】
本発明の好ましい態様（Ｍｏｄｅｓ）の一つを説明する。本発明においては、伝送システムの送信側の装置は、単位時間当たりの処理能力増加のために、Ｎビット幅を単位として入力したデータを、ｍ×Ｎビット幅へとビット幅を変換して伝送を行う装置において、ビット幅変換時にトグル率を考慮した並び換え処理を行うことにより、ＣＭＯＳバッファが消費する電力を低減させる。
【００２３】
より詳しくは、本発明の一態様において、伝送システムは、予め定められた所定ビット幅（Ｎビット）を単位とするデータを入力し、複数（ｍ個）のＮビット幅データを、ｍ個並列配置したｍ×Ｎビットデータとして送信する送信装置（１）と、送信装置から並列の前記ｍ×Ｎビットデータビットを受ける受信装置（２０）とを備えている。送信装置（１）は、今回出力対象のｍ個のＮビット幅データに対して、例えばＮビット幅データを単位としてとり得る配置のうち、前回並列出力したｍ×Ｎビットデータビットから反転ビットの個数が小さくなるか又は最小となる配置を検出し、配置情報（Ａ）を出力する検出回路（トグル検出器２）と、前記ｍ個のＮビット幅データを、Ｎビット幅データを単位に、前記検出された配置情報にしたがって並列配置しｍ×Ｎビットデータビットを並列出力する変換回路（ビット幅変換回路３）を備えている。配置情報（Ａ）は、送信装置（１）から受信装置（１０）に並列出力されたｍ×Ｎビットデータビットに対応させて送信装置（１）から受信装置（１０）に送信される。受信装置（１０）は、送信装置（１）から並列に送信された前記ｍ×Ｎビットデータビットとともに、配置情報（Ａ）を受け、前記ｍ×Ｎビットデータビットから、配置情報（Ａ）にしたがって、もとのｍ個のＮビットデータを復元する復元回路（ビット幅復元回路１１）を備えている。
【００２４】
本発明において、並列配置数ｍとしては、例えばｍ＝２とされる。時間的に前後する二つのＮビット幅データを並列配置したＮ＋Ｎビット幅データとして出力する場合、検出回路（２）において、入力された前後二つのＮビット幅データを、上位Ｎビットと下位Ｎビットのどちらに配置したら、前回出力した並列Ｎ＋Ｎビット幅データからのビット反転の個数が少なくなるかを判定し、配置を決定する。なお、Ｎビット幅のデータを上位側、下位側に並列配置した２×ＮビットデータをＮ＋Ｎビット幅データ、あるいは、Ｎ＋Ｎビットデータとも表記する。
【００２５】
変換回路（３）では、配置情報に基づき、二つのＮビット幅データを、上位Ｎビット、下位ビットに正順に配置するか、上位Ｎビット、下位ビットをスワップさせて逆順に配置し、Ｎ＋Ｎビット幅データを並列に出力する。これにより、前回と今回のＮ＋Ｎビット幅データ間で、ビット反転の発生回数を減らし、Ｎ＋Ｎビット幅データを複数連続してデータ伝送する場合のトグル回数の総数（トグル率）を減らすことができる。
【００２６】
ＣＭＯＳバッファにおいて、入力信号（方形波）の繰り返し周波数（トグル周波数）をｆｐとし、出力負荷容量をＣＬとすると、前記式（２）に示したように、出力１ビットあたりの出力負荷の充放電のために消費される電力ＰｄはＣＬ×ＶＤＤ２×ｆｐで表される。Ｎ＋Ｎビット幅データの場合、２×Ｎ×ＣＬ×ＶＤＤ２×ｆｐとなり、Ｎビット伝送の場合と比べて処理能力（単位時間当たりの伝送量）は２倍となるが、消費電力はＮビット幅データの伝送の場合の２倍となる。
【００２７】
本発明によれば、トグル検出器でトグル率（したがってトグル周波数ｆｐ）が減少するように、Ｎビットデータ単位でその配置位置を制御する。すなわち、前のＮ＋Ｎビットデータと次のＮ＋Ｎビットデータの間のビット反転（１から０、０から１へのビット反転）の回数を減少させる。出力対象のＮ＋Ｎビット幅データについて、Ｎビット幅データの配置をスワップすることで、前回出力したＮ＋Ｎビット幅データから、０→１、又は１→０へのビット反転の回数を減少させた場合、出力対象のＮ＋Ｎビット幅データのうち出力ビットが前回と同様に０、又は、前回と同様に１を保持し続けるビットの数が多くなり、その結果、０→１→０（あるいは１→０→１等）のトグル回数を減少させることができる。トグル回数がもとのＫ分の１（Ｋは正の整数）に減少した場合、トグル周波数ｆｐも１／Ｋとなり、消費電力Ｐｄを、１／Ｋに低減することができる。すなわち、Ｎ＋Ｎビット幅のデータ伝送においてその消費電力を、Ｎビット幅データの伝送の場合の２／Ｋ倍にまで抑止低減することができる。以下、実施形態に即して説明する。
【００２８】
図１は、本発明の一実施形態における送信側の構成を示す図である。データ処理装置２０において、データ送信側デバイス１は、Ｎビット幅データ入力端子Ｉ１を備え、Ｉ１から入力されたデータをトグル検出器２及びビット幅変換回路３に入力する。なお、データ送信側デバイス１には、不図示のクロックに同期してＮビット幅データ入力端子からＮビット幅データ（Ｎビットデータ）が並列入力され、クロックに同期してＮ＋Ｎビット幅データ出力端子Ｏ１からＮ＋Ｎビット幅データが並列に出力される。
【００２９】
ビット幅変換回路３は、入力されたデータの先頭部分（最初のＮビットと次のＮビット）のみ配置入れ換え処理を行わず、Ｎ＋Ｎビット幅のデータを出力し、第二クロック出力分から、データ配置の入れ換え処理を行う。
【００３０】
トグル検出器２は、入力されたＮビット幅のデータを、Ｎ＋Ｎビット幅に変換する際に、入力したＮビット幅データを、Ｎ＋Ｎビットの上位側／下位側どちらに配置するかの決定を行う。配置決定のために、ビット幅変換回路３から出力された前回出力のＮ＋Ｎビット幅データ（第一クロック出力（Ｎ＋Ｎ）ビット幅データ（ＤＯ））と、現クロックの入力Ｎビット幅データ、及び、次クロックの入力Ｎビット幅データの比較を行い、各配置パタンについて、ビット毎の反転（トグル）の有無を検出し、最もビット反転回数が少ない入力Ｎビット幅データの上位／下位側への配置を決定する。より詳細には、トグル検出器２は、Ｎビット幅データ入力端子Ｉ１から入力されたＮビット幅データと、第一クロック出力Ｎ＋Ｎビット幅データ（Ｄ０）の比較を、排他的論理和回路（ＥＸＯＲ）（不図示）で行い、Ｎ＋Ｎビット幅へ変換した場合、入力Ｎビット幅を上位／下位どちらへ配置した場合に、反転ビット数が減少するのかを算出し、その結果を配置情報信号Ａに出力する。
【００３１】
トグル検出器２によって決定された上位／下位側への配置情報は、配置情報信号Ａとして、ビット幅変換回路３に通知される。
【００３２】
ビット幅変換回路３は、トグル検出器２からの配置情報信号Ａに従い、入力Ｎビット幅データの上位側／下位側への配置を行い、配置情報信号Ａと共に、ビット幅がＮ＋Ｎの出力信号を並列に出力する。ビット幅変換回路３は、ビット幅がＮ＋Ｎの出力信号を出力するＣＭＯＳ素子を備えた出力ドライバ（バッファ）を備えている。
【００３３】
図２は、本実施形態の受信側の構成を示す図である。データ処理装置２０のデータ受信側デバイス１０は、ビット幅復元回路１１を備え、送信側構成から出力されたＮ＋Ｎビット幅変換後のデータを、Ｎビット幅データへと復元を行う。なお、図２のデータ処理装置２０は図１のデータ処理装置２０と同一であってもよいし、別のデータ処理装置であり、図１のデータ処理装置と接続され、データを受信する構成であってもよい。
【００３４】
ビット幅復元回路１１において、Ｎ＋Ｎビット幅に変換されたデータから元のＮビット幅データ（データ送信側デバイス１へ入力されたＮビット幅データ）への復元を、受信した配置情報信号Ａに基づき、行う。すなわち、ビット幅復元回路１１に、Ｎ＋Ｎビット幅データ入力端子（Ｉ２）から入力されるＮ＋Ｎビット幅データは、配置情報信号Ａの条件に従い、Ｎビット幅信号へと復元される。配置情報信号Ａが論理０のときは、上位、下位のＮビットデータの並び替え無しであり、Ｎ＋Ｎビット幅データの上位側を、始めのＮビットデータ、Ｎ＋Ｎビット幅データの下位側を次のＮビットデータとする。
【００３５】
一方、配置情報信号Ａが論理１のときは、Ｎ＋Ｎビット幅データの上位、下位のＮビットデータは送信側で並び替えられているため、ビット幅復元回路１１では、Ｎ＋Ｎビット幅データの下位側を始めのＮビットデータ、Ｎ＋Ｎビット幅データの上位側を次のＮビットデータとする。
【００３６】
図３は、ビット幅変換回路３の処理を模式的に示す図である。特に制限されるものでないが、入力Ｎビット幅データとして図３（Ａ）のように、４ビット幅のデータが入力され、配置を変更しない場合、始め（偶数番目）と次（奇数番目）の４ビットデータを、上位と下位に配置して４＋４ビットデータを順次作成し、第一クロック出力データＤ０、第二クロック出力データＤ１、第三クロック出力データＤ２、・・・・が出力されることになる。
【００３７】
本実施形態によれば、配置情報信号Ａにより、上位、下位へ入力Ｎビット幅データを配置し、Ｄ１では、始めの４ビット幅データを下位側、次の４ビット幅データを上位側に配置し、Ｄ０からのビット反転回数を「３」としている。Ｄ１では、始めの４ビット幅データを下位側、次の４ビット幅データを上位側に配置し、Ｄ０からのビット反転回数を「３」としている。Ｄ２では、始めの４ビット幅データを上位側、次の４ビット幅データを下位側に配置し、Ｄ１からのビット反転回数を「４」としている。
【００３８】
図４は、トグル検出器２の処理を模式的に図である。図４（Ａ）は、図３（Ａ）と同様であり、ビット幅変換回路３に入力されるＮビット幅のデータが、順次、トグル検出器２に入力される。トグル検出器２では、第一クロック出力データ（Ｄ０）のＮ＋Ｎビット幅のデータと、第二クロック出力データ（Ｄ１）のＮ＋Ｎビット幅のデータについて、始めのＮビット幅のデータを上位側、次のＮビット幅のデータを下位側に配置したデータＤ１’’と、始めのＮビット幅のデータを下位側、次のＮビット幅のデータを上位側に配置したデータＤ１’とのビット反転数（トグル回数）を算出する。
【００３９】
Ｄ１’のビット反転数は「３」、Ｄ’’のビット反転数は「５」であるため、トグル検出器２では、配置情報信号Ａとして、上位→下位配置指示（スワップ指示）である論理１を出力する。
【００４０】
このように、本実施形態によれば、複数ビット幅を有するデータを、さらに多くのビット幅のデータへと変換する処理において、トグル回数に着目したデータの配置を行うことにより、装置全体でのトグル回数を低減させ、消費電力の低減を実現する。
【００４１】
図５は、本発明の一実施形態の送信側の処理を説明する流れ図である。
【００４２】
データ送信側デバイス１において、入力Ｎビット幅データを入力する（ステップ１０１）。
【００４３】
先頭データの場合（ステップ１０２のＹ分岐）、ビット幅変換回路３は、先頭データを固定順序として上位、下位の順に配置し、第一クロック出力Ｎ＋Ｎビット幅データ（Ｄ０）を出力する（ステップ１０３）
【００４４】
先頭データでない場合（ステップ１０２のＮ分岐）、トグル検出器２で、第一クロック出力Ｎ＋Ｎビット幅データ（Ｄ０）と、第二クロック出力Ｎ＋Ｎビット幅データ（Ｄ１’、Ｄ１’’）を比較する（ステップ１０４）。第二クロック出力Ｎ＋Ｎビット幅データ（Ｄ１’）はＮ＋Ｎビットデータが元のままのデータと、第二クロック出力Ｎ＋Ｎビット幅データ（Ｄ１’’）は上位、下位を入れ替えたデータである。
【００４５】
Ｄ’のビットの反転回数の方がＤ’’よりも多い場合（ステップ１０５のＹ分岐）、トグル検出器２は配置情報信号Ａに論理１を出力する（ステップ１０６）。
【００４６】
ビット幅変換回路３は、配置情報信号Ａ＝１を検出し、下位側→上位側の順（逆順）に入力Ｎビット幅データを配置する（ステップ１０７）。
【００４７】
Ｄ’の反転回数がＤ’’よりも少ない場合（ステップ１０５のＮ分岐）、トグル検出器２は配置情報信号Ａに論理０を出力する（ステップ１０８）。
【００４８】
ビット幅変換回路３は、配置情報信号Ａ＝０を検出し、上位側→下位側の順（正順）に入力Ｎビット幅データを配置する（ステップ１０９）。
【００４９】
ビット幅変換回路３は、配置した二つのＮビットデータをＮ＋Ｎビット幅データとして配置情報信号Ａとともに、出力端子Ｏ１に出力する（ステップ１１０）。
【００５０】
図６は、図２のビット幅復元回路１１の処理を模式的に示す図である。Ｎ＋Ｎビット幅のデータ（図６（Ａ））と配置情報信号Ａ(図６（Ｂ）がビット幅復元回路１１に入力される。ビット幅復元回路１１において、入力した第一のＮ＋Ｎビットデータは、第一の配置情報信号Ａが論理０であるため、上位、下位のＮビットデータを、それぞれ時間的に先と後に位置する第一クロック出力データ、第二クロック出力データとして出力する（図６（Ｃ）参照）。ビット幅復元回路１１において、入力した第二のＮ＋Ｎビットデータは第二の配置情報信号Ａが論理１であるため、下位、上位のＮビットデータをそれぞれ時間的に先と後に位置する第一クロック出力データ、第二クロック出力データとして出力する（図６（Ｃ）参照）。ビット幅復元回路１１において、入力した第三のＮ＋Ｎビットデータは第三の配置情報信号Ａが論理０であるため、上位、下位のＮビットデータをそれぞれ時間的に先と後に位置する第一クロック出力データ、第二クロック出力データとして出力する（図６（Ｃ）参照）。
【００５１】
図７は、本発明の一実施形態の送信側の処理を説明する流れ図であり、図２のビット幅復元回路１１の処理手順を示す流れ図である。図７を参照してビット幅復元処理を説明する。
【００５２】
ビット幅復元回路１１は、入力Ｎ＋Ｎビット幅データ及び配置情報信号Ａを受信する（ステップ２０１）。
【００５３】
ビット幅復元回路１１にて、入力Ｎ＋Ｎビット幅データに対応する配置情報信号Ａの値を確認する（ステップ２０２）。
【００５４】
配置情報信号Ａが１の場合（ステップ２０３の１分岐）、ビット幅復元回路１１は、第一クロック出力データに入力Ｎ＋Ｎビット幅データの下位側Ｎビットを配置し（ステップ２０６）、第二クロックの出力データに、入力Ｎ＋Ｎビット幅データの上位側Ｎビットを配置する（ステップ２０７）。
【００５５】
配置情報信号Ａが０の場合（ステップ２０３の０分岐）、ビット幅復元回路１１は、第一クロック出力データに、入力Ｎ＋Ｎビット幅データの上位側Ｎビットを配置し（ステップ２０４）、第二クロックの出力データに、入力Ｎ＋Ｎビット幅データの下位側Ｎビットを配置する（ステップ２０５）。
【００５６】
ビット幅復元回路１１は、第一クロック、第二クロックの出力データに配置したデータを、時間的に前後する二つのＮビット幅データとして、Ｎビット幅データ出力端子Ｏ２に出力する（ステップ２０８）。
【００５７】
図８は、上述した本実施形態において、トグル回数（ビット反転回数）を減少の作用効果を模式的に示す図である。図８（Ｂ）は、図８（Ａ）の入力Ｎビット幅データに対して、上位、下位の配置変換を行わない場合の第一〜第四のＮ＋Ｎビット幅のデータを示している。第一と第二のＮ＋Ｎビット幅のデータ、第二と第三のＮ＋Ｎビット幅のデータ、第三と第四のＮ＋Ｎビット幅のデータにおけるビット反転回数はそれぞれ５、６、４であり、総計は１５である。図８（Ｃ）は、図８（Ａ）の入力Ｎビット幅データに対して、上位、下位の配置変換を行った場合のビット反転の様子を示している。第二のＮ＋Ｎビット幅のデータは上位、下位の配置を変更しており、第一と第二のＮ＋Ｎビット幅のデータ、第二と第三のＮ＋Ｎビット幅のデータ、第三と第四のＮ＋Ｎビット幅のデータにおけるビット反転回数はそれぞれ、３、４、４であり、総計は１１である。本実施形態の図８（Ｃ）に示す例の場合、第一〜第四のＮ＋Ｎビット幅のデータのデータ伝送において、本発明を採用しない場合の図８（Ｂ）に対して、ビット反転総数を３５％程減少させており、これにより、出力負荷の充放電の消費電力を低減している。
【００５８】
半導体集積回路（ＬＳＩ）において、内部回路の信号を外部バス等に出力する出力回路(ＣＭＯＳドライバ)の電源電圧は、例えばＶＤＤ３３（３．３Ｖ）等、半導体集積回路（ＬＳＩ）の内部電源電圧（例えば１．５Ｖ）よりも高い。出力負荷充放電による消費電力Ｐｄは、式（２）に示したように、電源電圧ＶＤＤの２乗に比例し、負荷容量ＣＬに比例することから、トグル周波数ｆｐの低減による電力Ｐｄの低減効果は、内部電源電圧よりも高い電源電圧で駆動され、且つ、内部回路よりも大きな容量負荷を充放電駆動する出力回路（ＣＭＯＳドライバ）等において、顕著である。この場合、ＬＳＩにおいて、トグル検出回路２及びビット幅変換回路３の論理回路は、低電圧の内部電源電圧で動作し並列Ｎ＋Ｎビット幅データを、出力電源電圧で駆動されるＮ＋Ｎ個のＣＭＯＳドライバ（不図示）に供給することになる。ただし、本発明を、半導体集積回路（ＬＳＩ）の内部バスのデータ伝送に用いてもよいことは勿論である。なお、特に制限されないが、本発明は、データ伝送としてＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  Ｔｏ  Ｚｅｒｏ）方式に用いて好適とされる。
【００５９】
なお、上記実施形態では、二つのＮビット幅のデータをＮ＋Ｎビット幅のデータに変換して出力する例を説明したが、本発明は、上記構成に限定されるものではなく、例としては、入力Ｎ＋Ｎビット幅データをＮ＋Ｎ＋Ｎ＋Ｎビット幅データに変換する場合等、拡張性を持つ。すなわち、Ｎビット幅を単位するｎ×Ｎビット幅のデータを入力し、ｍ×Ｎビット幅（ただし、ｍ＞ｎ）のデータを並列出力する構成としてもよい。例えば４ビット（Ｎ＝４）を単位として二つの４ビット幅のデータを並列配置した４＋４ビット幅（＝８ビット幅）のデータを並列に入力し、二つの８ビット幅のデータから８＋８ビット幅（１６ビット幅）のデータを並列伝送するにあたり、送信側では、４ビットを単位として、並び換えを行い、前回出力した１６ビット幅のデータからのビット反転の回数が最も少ない配置に変換した上で出力するようにしてもよい。受信側では、並列に送信された１６ビット幅のデータから、配置情報に基づき、４ビット幅を単位に、もとの並列伝送された４個の４ビット幅データ（したがってもとの二つの８ビット幅データ）を復元するようにしてもよい。
【００６０】
さらに、本発明においては、ｍ個のＮビット幅のデータを、ｍ×Ｎビット幅のデータに変換して送信するシステム等にも適用することができる。例えば８ビット幅（１バイト）のデータを順次４つ入力し、８ビット幅単位に例えばＬＳＢ（Least  Significant Bit）側から４個のデータを配置して３２ビット幅のデータとして後段に伝送する場合に、前回出力した３２ビットデータに対して、今回送信する３２ビットデータのビット反転の回数が最も少ない配置を検出し、検出された配置情報にしたがって、８ビットデータ単位に４個のデータを配置するようにしてもよい。また、送信側からのｍ×Ｎビット幅のデータを終端する装置でのみビット幅を復元、送信側と終端装置間の中継回路等ではそのままスルーで転送するようにしてもよい。
【００６１】
以上説明したように、本実施形態によれば、以下に記載するような作用効果を奏する。
【００６２】
本実施形態によれば、データストリーム中のトグル回数を低減することにより、ＣＭＯＳ素子が消費する電力の低減を可能としている。
【００６３】
また本実施形態によれば、トグル回数を低減させることにより、ＣＭＯＳ素子の活性化率が低下し、本発明を適用しない場合と比較し、雑音（スイッチング時の雑音等）が抑えられる。
【００６４】
さらに、本実施形態によれば、構成を簡易化し、送信側回路の変更規模を抑制し、消費電力の低減を可能としている。
【００６５】
本発明は、複数ビット幅のデータの処理を行うデータ処理装置、通信装置、伝送装置に適用可能である。
【００６６】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６７】
１  データ送信側デバイス
２  トグル検出器
３  ビット幅変換回路
１０  データ受信側デバイス
１１  ビット幅復元回路
２０  データ処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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