(57)【特許請求の範囲】
【請求項１】
相補性の出力を有する第１と第２のＣＭＯＳ回路と、第１と第２のＣＭＯＳ回路の出力をプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部とを備えたＣＭＯＳ増幅回路であって、
第１のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第２のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第１の制御回路と、第２のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第１のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第２の制御回路とを有し、
出力増幅部は、ソースがそれぞれ電源電圧、接地に接続され、直列接続されたｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタとで構成され、第１と第２のＣＭＯＳ回路の出力がそれぞれ出力増幅部のｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタのゲートに接続され、
第１の制御回路は、ソースが電源電圧に接続されゲートが第１のＣＭＯＳ回路の出力に接続されたｐチャンネル型のＭＯＳトランジスタと、ソースが接地に接続されたｎチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｐチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第２のＣＭＯＳ回路の出力に接続され、
第２の制御回路は、ソースが接地に接続されゲートが第２のＣＭＯＳ回路の出力に接続されたｎチャンネル型のＭＯＳトランジスタと、ソースが電源電圧に接続されたｐチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｎチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第１のＣＭＯＳ回路の出力に接続されたＣＭＯＳ増幅回路において、
出力増幅部の出力と第１のＣＭＯＳ回路の出力との間、および出力増幅部の出力と第２のＣＭＯＳ回路の出力との間に位相補償用のコンデンサが接続され、
出力増幅部の出力と、電源、及び接地との間に、それぞれ定電流源が接続されたことを特徴とするＣＭＯＳ増幅回路。
【請求項２】
第１のＣＭＯＳ回路がｎチャンネル型のＭＯＳトランジスタを差動対とする第１のＣＭＯＳ差動増幅部で、第２のＣＭＯＳ回路がｐチャンネル型のＭＯＳトランジスタを差動対とし第１のＣＭＯＳ差動増幅部の差動入力端子と共通の差動入力端子を有する第２のＣＭＯＳ差動増幅部であることを特徴とする請求項１に記載のＣＭＯＳ増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電流で入出力ダイナミックレンジの大きなＣＭＯＳ増幅回路に関する。
【背景技術】
【０００２】
近年、電子回路は、低消費電力化、低ノイズ化のために、低電源電圧化が要求されている。電子回路を構成するＣＭＯＳ増幅回路を低電源電圧化しようとすると、入力電圧範囲が狭くなる。このため、入力電圧範囲を電源電圧範囲まで広げたＣＭＯＳ増幅回路が用いられるようになってきている。
【０００３】
図１は、このようなＣＭＯＳ増幅回路の代表であるＣＭＯＳ演算増幅回路の従来例である（特許文献１）。図では、相補性の出力を有する第１と第２のＣＭＯＳ回路をそれぞれ第１のＣＭＯＳ差動増幅部１、第２のＣＭＯＳ差動増幅部２としている。図のＣＭＯＳ演算増幅回路は、ｎチャンネル型のＭＯＳトランジスタＮ１、Ｎ２を差動対とする第１のＣＭＯＳ差動増幅部１と、ｐチャンネル型のＭＯＳトランジスタＰ４、Ｐ５を差動対とし第１のＣＭＯＳ差動増幅部１の差動入力端子と共通の差動入力端子Ｖｉｎ１、２を有する第２のＣＭＯＳ差動増幅部２と、これら第１、第２のＣＭＯＳ差動増幅部１、２の出力Ｋ、Ｊをプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部３とを備えている。従来よりこのようなＣＭＯＳ演算増幅回路では、出力Ｖoutを差動対の入力端子Ｖin1にフィードバックして利用することが多いが、このような回路構成とすることで、差動の同相入力電圧範囲を拡大することが出来る。
【０００４】
図でｎチャンネル型のＭＯＳトランジスタＮ１、Ｎ２の差動対では、ｎチャンネル型のＭＯＳトランジスタＮ１、Ｎ２の閾値電圧をＶnthとすれば、差動入力電圧Ｖinが許される範囲は、
Ｖnth＜Ｖin＜Ｖdd（電源電圧）
となる。すなわち、閾値電圧以下ではトランジスタがカットオフし、正常動作しない。同様にｐチャンネル型のＭＯＳトランジスタＰ４、Ｐ５の差動対では、ＭＯＳトランジスタＰ４、Ｐ５の閾値電圧をＶpthとすれば、
Ｖss（接地電圧）＜Ｖin＜Ｖdd−Ｖpth
となる。この場合は、最大電圧が閾値電圧の分だけ減少し、電源電圧におよばない。以上のように第１、第２の差動増幅部の単体の回路では、その入力電圧の許容範囲は接地電圧から電源電圧の範囲までには及ばない。
【０００５】
しかし、本回路のように第１のＣＭＯＳ差動増幅部１と第２のＣＭＯＳ差動増幅部２とを組み合わせることにより、回路全体の同相入力電圧Ｖcmの動作許容範囲は、
Ｖss＜Ｖcm＜Ｖdd
となり、第１、第２の差動増幅部単体の許容範囲よりも上下に拡大される。すなわち、
Ｖss＋Ｖnth＜Ｖcm＜Ｖdd−Ｖpth
の同相入力電圧の範囲では第１、第２の差動増幅部１、２が共に正常動作する。そして、
Ｖdd−Ｖpth＜Ｖcm＜Ｖdd
の範囲では第２の差動増幅部２がカットオフとなるが、第１の差動増幅部１の出力がＭＯＳトランジスタＰ１０を通して出力端子Ｖoutに出力される。この場合、nチャンネル型のＭＯＳトランジスタＮ１０は定電流負荷として動作する。また、
Ｖss＜Ｖcm＜Ｖss＋Ｖnth
の同相入力電圧では第１の作動増幅部１がカットオフとなるが、第２の差動増幅部２の出力がＭＯＳトランジスタＮ１０を通して出力端子Ｖoutに出力される。この場合pチャンネ
ル型のＭＯＳトランジスタＰ１０は定電流負荷として動作する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平２−９２００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような低消費電流で入出力ダイナミックレンジの大きなＣＭＯＳ増幅回路では、出力電圧が電源電圧と接地の中間電圧にある場合、消費電力が不安定でかつ増加してしまうという問題がある。図１で、出力電圧が電源電圧の中間付近では、回路の動作点が複数存在し、結果としてＰ１０、Ｎ１０のトランジスタを介して、電源〜接地間に非常に大きな貫通電流が流れ、低消費電流の目的を果たすことができない。
（１）出力増幅部３の出力Ｖoutが、高電位の場合、
Ｐ１０のｐチャンネルトランジスタは活性化され動作状態にあり、Ｖout端子は高電位となる。そのとき、Ｐ１０のゲート電位ＫはＰ１０を駆動するに十分なゲート電圧となっており、また、そのときのＮ１０のトランジスタはゲート電圧Ｊが低いために十分に駆動されておらず非活性化してＯＦＦ状態である。この動作点は一意的に定まる。
（２）出力増幅部３の出力Ｖoutが、低電位の場合、
（１）と逆の状態でＮ１０が活性化して動作状態で、Ｐ１０が非活性化してＯＦＦ状態となっている。この動作点も一意的に定まる。
（３）出力増幅部３の出力Ｖoutが、中間電位の場合、中間電位付近の時はトランジスタＰ１０、Ｎ１０の出力インピーダンスの比によってきまるが、この状態は一意的には定まらず、いろいろな状態を取りえる。
【０００８】
ある条件では、トランジスタＰ１０、Ｎ１０共に非活性化されＯＦＦに近い状態で動作点を得ることもあれば、あるときはトランジスタＰ１０、Ｎ１０共に活性化されている状態で動作点が決まることもある。これは各素子のミスマッチや、接続負荷の状態によって決まる。
【０００９】
このとき、トランジスタＰ１０、Ｎ１０のドレインにはそれぞれ電流Ｉ１、Ｉ２が流れ、その差が出力電流Ｉｏとして流れる（Ｉｏ＝Ｉ１−Ｉ２）。以上のような条件では、電流Ｉ１、Ｉ２の差で決まる同じ出力電流Ｉｏに対して、Ｉ１、Ｉ２が共に大きくなり、消費電流が増えることが起きてしまう。
【００１０】
本発明のＣＭＯＳ増幅回路は、上記問題点に鑑みなされたもので、低消費電流で入出力ダイナミックレンジの大きなＣＭＯＳ増幅回路において、出力電圧が電源電圧と接地の中間電圧にある場合に、安定して消費電流が減少できるＣＭＯＳ増幅回路を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、相補性の出力を有する第１と第２のＣＭＯＳ回路と、第１と第２のＣＭＯＳ回路の出力をプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部とを備えたＣＭＯＳ増幅回路であって、
第１のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第２のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第１の制御回路と、第２のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第１のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第２の制御回路とを有し、
出力増幅部は、ソースがそれぞれ電源電圧、接地に接続され、直列接続されたｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタとで構成され、第１と第２のＣＭＯＳ回路の出力がそれぞれ出力増幅部のｐチャンネル型のＭＯＳトランジスタと、ｎチャンネル型のＭＯＳトランジスタのゲートに接続され、
第１の制御回路は、ソースが電源電圧に接続されゲートが第１のＣＭＯＳ回路の出力に接続されたｐチャンネル型のＭＯＳトランジスタと、ソースが接地に接続されたｎチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｐチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第２のＣＭＯＳ回路の出力に接続され、
第２の制御回路は、ソースが接地に接続されゲートが第２のＣＭＯＳ回路の出力に接続されたｎチャンネル型のＭＯＳトランジスタと、ソースが電源電圧に接続されたｐチャンネル型のＭＯＳトランジスタで構成されたカレントミラー回路とからなり、ｎチャンネル型のＭＯＳトランジスタのドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第１のＣＭＯＳ回路の出力に接続されたＣＭＯＳ増幅回路において、
出力増幅部の出力と第１のＣＭＯＳ回路の出力との間、および出力増幅部の出力と第２のＣＭＯＳ回路の出力との間に位相補償用のコンデンサが接続され、
出力増幅部の出力と、電源、及び接地との間に、それぞれ定電流源が接続されたことを特徴とするＣＭＯＳ増幅回路としたものである。
【００１３】
本発明の請求項２の発明は、第１のＣＭＯＳ回路がｎチャンネル型のＭＯＳトランジスタを差動対とする第１のＣＭＯＳ差動増幅部で、第２のＣＭＯＳ回路がｐチャンネル型のＭＯＳトランジスタを差動対とし第１のＣＭＯＳ差動増幅部の差動入力端子と共通の差動入力端子を有する第２のＣＭＯＳ差動増幅部であることを特徴とする請求項１に記載のＣＭＯＳ増幅回路としたものである。
【発明の効果】
【００１４】
本発明のＣＭＯＳ増幅回路は、相補性の出力を有する第１と第２のＣＭＯＳ回路と、第１と第２のＣＭＯＳ回路の出力をプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部とを備えたＣＭＯＳ増幅回路において、第１のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第２のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させる第１の制御回路と、第２のＣＭＯＳ回路の出力が所定の大きさ以上に変化して出力増幅部を活性化することに対応して第１のＣＭＯＳ回路の出力を変化させて出力増幅部の活性を減少させるので、安定して消費電流が減少できるＣＭＯＳ増幅回路とすることができる。
【図面の簡単な説明】
【００１５】
［図１］ＣＭＯＳ演算増幅回路の従来例である。
図２］本発明に係るＣＭＯＳ増幅回路の一実施の形態を示す説明図である。
［図３］本発明に係るＣＭＯＳ増幅回路の他の実施の形態を示す説明図である。
［図４］本発明に係るＣＭＯＳ増幅回路のその他の実施の形態を示す説明図である。
［図５］本発明のＣＭＯＳ演算増幅回路の実施の形態を示す説明図である。
［図６］図５のＣＭＯＳ演算増幅回路の他の実施の形態を示す説明図である。
【発明を実施するための形態】
【００１６】
以下本発明を実施するための形態につき説明する。図２は、本発明に係るＣＭＯＳ増幅回路の一実施形態を示す説明図である。図２で、本ＣＭＯＳ増幅回路は、相補性の出力を有する第１のＣＭＯＳ回路１と第２のＣＭＯＳ回路２と、第１と第２のＣＭＯＳ回路の出力Ｋ、Ｊをプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部３とを備えている。
【００１７】
そして、第１のＣＭＯＳ回路１の出力Ｋが所定の大きさ以上に変化して出力増幅部３のｐチャンネルＭＯＳトランジスタＰ１０を活性化することに対応して第２のＣＭＯＳ回路２の出力Ｊを変化させて出力増幅部のｎチャンネルトランジスタＮ１０の活性を減少させる第１の制御回路４と、第２のＣＭＯＳ回路２の出力が所定の大きさ以上に変化して出力増幅部３のｎチャンネルトランジスタＮ１０を活性化することに対応して第１のＣＭＯＳ回路１の出力Ｋを変化させて出力増幅部のｐチャンネルトランジスタＰ１０の活性を減少させる第２の制御回路５を有する。
【００１８】
このような回路で、出力電圧が電源〜接地の中間電圧である場合、トランジスタＰ１０、Ｎ１０共に活性化しており、トランジスタＰ１０のドレインから電流Ｉ１が供給され、トランジスタＮ１０のドレインから電流Ｉ２が吸収され、出力には差し引き電流Ｉｏが供給されている。
【００１９】
このとき、第１のＣＭＯＳ回路１の出力Ｋが所定の大きさ以上に変化して、すなわち所定以上に低電圧となり、トランジスタＰ１０が活性化されると、第１の制御回路４により、第２のＣＭＯＳ回路２の出力Ｊを変化させて低電圧となり出力増幅部のｎチャンネルトランジスタＮ１０の活性を減少させる。したがって、トランジスタＰ１０のドレインの電流Ｉ１が制限され、トランジスタＮ１０のドレインの電流Ｉ２が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。
【００２０】
またこのとき、第２のＣＭＯＳ回路２の出力Ｊが所定の大きさ以上に変化して、すなわち所定以上に高電圧となり、トランジスタＮ１０が活性化されると、第２の制御回路５により、第１のＣＭＯＳ回路１の出力Ｋを変化させて高電圧となり出力増幅部のｐチャンネルトランジスタＰ１０の活性を減少させる。したがって、トランジスタＮ１０のドレインの電流Ｉ２が制限され、トランジスタＰ１０のドレインの電流Ｉ１が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。
【００２１】
以上のように本発明に係るＣＭＯＳ増幅回路は作用するので、全動作範囲にわたって安定して消費電流が減少できるＣＭＯＳ増幅回路とすることができる。
【００２２】
図３は、本発明に係るＣＭＯＳ増幅回路の他の実施の形態を示す説明図である。図２と同様に、本ＣＭＯＳ増幅回路では、相補性の出力を有する第１のＣＭＯＳ回路１と第２のＣＭＯＳ回路２と、第１と第２のＣＭＯＳ回路の出力Ｋ、Ｊをプッシュプル形式でかつソース接地増幅形式で合成しつつ増幅する出力増幅部３とを備えていることを前提とする。
【００２３】
出力増幅部３は、ソースがそれぞれ電源電圧、接地に接続され、直列接続されたｐチャンネル型のＭＯＳトランジスタＰ１０と、ｎチャンネル型のＭＯＳトランジスタＮ１０とで構成され、第１と第２のＣＭＯＳ回路の出力Ｋ、Ｊがそれぞれ出力増幅部のｐチャンネル型のＭＯＳトランジスタＰ１０と、ｎチャンネル型のＭＯＳトランジスタＮ１０のゲートに接続されている。
【００２４】
第１の制御回路４は、ソースが電源電圧に接続されゲートが第１のＣＭＯＳ回路の出力Ｋに接続されたｐチャンネル型のＭＯＳトランジスタＰ１１と、ソースが接地に接続されたｎチャンネル型のＭＯＳトランジスタＮ１２、Ｎ１３で構成されたカレントミラー回路
とからなる。そして、ｐチャンネル型のＭＯＳトランジスタＰ１１のドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第２のＣＭＯＳ回路の出力Ｊに接続されている。
【００２５】
第２の制御回路５は、ソースが接地に接続されゲートが第２のＣＭＯＳ回路の出力Ｊに接続されたｎチャンネル型のＭＯＳトランジスタＮ１１と、ソースが電源電圧に接続されたｐチャンネル型のＭＯＳトランジスタＰ１２、Ｐ１３で構成されたカレントミラー回路とからなる。そして、ｎチャンネル型のＭＯＳトランジスタＮ１１のドレインがカレントミラー回路に基準電流として接続され、カレントミラー回路の出力は第１のＣＭＯＳ回路１の出力Ｋに接続されている。
【００２６】
このような回路で、出力電圧が電源〜接地の中間電圧である場合、トランジスタＰ１０、Ｎ１０共に活性化しており、トランジスタＰ１０のドレインから電流Ｉ１が供給され、トランジスタＮ１０のドレインから電流Ｉ２が吸収され、出力には差し引き電流Ｉｏが供給されている。
【００２７】
このとき、第１のＣＭＯＳ回路１の出力Ｋが所定の大きさ以上に変化して、すなわち所定以上に低電圧となり、トランジスタＰ１０が活性化されると、トランジスタＰ１１が活性化され、カレントミラー回路に電流を供給する。その結果トランジスタＮ１２が電流を引き込むようになり、トランジスタＮ１０のゲート電圧が低くなり活性を減少させる。このゲート電圧は第２のＣＭＯＳ回路２の出力インピーダンスと、トランジスタＮ１２のインピーダンスで決まる。したがって、トランジスタＰ１０のドレインの電流Ｉ１が制限され、トランジスタＮ１０のドレインの電流Ｉ２が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。
【００２８】
またこのとき、第２のＣＭＯＳ回路２の出力Ｊが所定の大きさ以上に変化して、すなわち所定以上に高電圧となり、トランジスタＮ１０が活性化されると、トランジスタＮ１１が活性化され、カレントミラー回路から電流を引く。その結果トンジスタＰ１２が電流を引き込むようになり、トランジスタＰ１０のゲート電圧が高くなり活性を減少させる。このゲート電圧は第１のＣＭＯＳ回路の出力インピーダンスと、トランジスタＰ１２のインピーダンスで決まる。したがって、トランジスタＮ１０のドレインの電流Ｉ２が制限され、トランジスタＰ１０のドレインの電流Ｉ１が減少し、しかも出力には差し引き電流Ｉｏは変化せずに供給される。
【００２９】
図４は、本発明に係るＣＭＯＳ増幅回路のその他の実施の形態を示す説明図である。本例は図３で、第１のＣＭＯＳ回路１がｎチャンネル型のＭＯＳトランジスタを差動対とする第１のＣＭＯＳ差動増幅部１で、第２のＣＭＯＳ回路２がｐチャンネル型のＭＯＳトランジスタを差動対とし第１のＣＭＯＳ差動増幅部の差動入力端子と共通の差動入力端子Ｖｉｎ１、Ｖｉｎ２を有する第２のＣＭＯＳ差動増幅部２としたＣＭＯＳ演算増幅回路である。
このような構成から、本発明では安定して消費電流が減少できるＣＭＯＳ演算増幅回路とすることができる。
【００３０】
図５は、本発明の実施の形態を示す説明図である。この回路は、図６のように、出力Ｖｏｕｔがそのまま、あるいは外部回路Ａを介して、差動対の入力端子Ｖｉｎ１あるいはＶｉｎ２にフィードバックして利用した場合の意図しない発振などを防止すための位相補償用のコンデンサＣ１、Ｃ２と、ＣＭＯＳ演算増幅回路の動作状態により、Ｐ１０、Ｎ１０の両方、あるいはどちらかが活性状態で無い場合に回路の動作状態を安定させるためのアイドル電流を流すための素子Ｎ２０、Ｐ２０を追加した回路である。
【００３１】
本発明では、出力増幅部の一方の素子が入力の大きさが所定の大きさ以上になって活性化された場合、他方の素子を非活性化する制御回路を備えている。この回路の設計については以下のように例示できる。
【００３２】
例えば、図３で第２の制御回路５を説明すれば、第２のＣＭＯＳ回路２の出力が大きくなり、トランジスタＮ１０が活性化され、電流Ｉ２が流れると、トランジスタＮ１１にも電流Ｉ２に比例した電流が流れる。この電流がミラー回路を構成するトランジスタＰ１３から供給され、同様の電流がＰ１２からも供給される。Ｐ１２が流す電流値はＮ１０とＮ１１のカレントミラー比、Ｐ１３とＰ１２のカレントミラー比で決定される。実際の設計においてはＮ１０が活性状態にあるときにＰ１０の過大電流が流れることを防止することがＮ１１，Ｐ１３，Ｐ１２の回路の目的であるので、Ｎ１０に対するＰ１２の出力電流比は小さくてよい。通常動作時のＰ１０の動作に影響を与えない程度にＰ１２の電流比を設定することで実施できる。
【００３３】
以上のようにして第１の制御回路４も同様に設計できる。
【符号の説明】
【００３４】
１・・・第１のＣＭＯＳ回路
２・・・第２のＣＭＯＳ回路
３・・・出力増幅部
４・・・第１の制御回路
５・・・第２の制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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