(57)【特許請求の範囲】
【請求項１】
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、一端が該画素電極に接続され、他端が該保持容量配線に接続された第１保持容量と、一端が該第２トランジスタを介して該画素電極に接続され、他端が該保持容量配線に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第４トランジスタおよび上記第３トランジスタを介して上記データ転送線に接続され、
さらに、上記画素電極は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、該第１コンタクトホールを介して上記第１トランジスタの一方の導通端子に接続されるとともに、該第２コンタクトホールを介して、上記第２トランジスタの一方の導通端子および上記第４トランジスタの一方の導通端子に接続されていることを特徴とする液晶表示装置。
【請求項２】
データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与えることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
上記データ保持期間では、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにすることによりリフレッシュ動作を行うことを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
上記対向電極の電位を、リフレッシュ動作ごとに２値間で入れ替えることを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
上記２値はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さいことを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
上記第１コンタクトホールを介して上記画素電極に接続された第１容量電極と、上記第２コンタクトホールを介して上記画素電極に接続された第２容量電極とをさらに備え、
上記第１容量電極と上記保持容量配線とが絶縁膜を介して重なることによって上記第１保持容量が形成され、上記第２容量電極と上記保持容量配線に接続された保持容量配線延伸部とが絶縁膜を介して重なることによって上記第２保持容量が形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項８】
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、高電位側電源線と、低電位側電源線と、画素電極と、対向電極と、制御端子が該走査信号線に接続されたＮチャネルの第１トランジスタと、制御端子が該データ転送線に接続されたＮチャネルの第２トランジスタと、制御端子同士が該第２トランジスタを介して該画素電極に接続されるとともに一方の導通端子同士が互いに接続されたＮチャネルの第３トランジスタおよびＰチャネルの第５トランジスタと、制御端子が該リフレッシュ線に接続されるとともに、一方の導通端子が該第３トランジスタおよび該第５トランジスタの該一方の導通端子に接続された第４トランジスタと、一端が該画素電極に接続され、他端が該保持容量配線に接続された第１保持容量と、一端が該第２トランジスタを介して該画素電極に接続され、他端が該保持容量配線に接続された第２保持容量と、を備え、
上記第３トランジスタの他方の導通端子が上記低電位側電源線に接続され、上記第５トランジスタの他方の導通端子が上記高電位側電源線に接続され、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続され、上記第４トランジスタおよび上記第５トランジスタを介して上記高電位側電源線に接続され、上記第４トランジスタおよび上記第３トランジスタを介して上記低電位側電源線に接続され、
さらに、上記画素電極は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、該第１コンタクトホールを介して上記第１トランジスタの一方の導通端子に接続されるとともに、該第２コンタクトホールを介して、上記第２トランジスタの一方の導通端子および上記第４トランジスタの他方の導通端子に接続されていることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ型の液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置には、一旦、画素に書き込まれた画像データを保持して、該画像データの極性を反転させながらリフレッシュ動作を行って表示（メモリ動作モード）を行うメモリ型の液晶表示装置がある。多色（多階調）表示を行う通常動作（通常動作モード、多色表示モード）においては、データ信号線を通して画素に１フレームごとに新しい画像データに書き換える一方、メモリ動作モードにおいては、メモリ回路（画素メモリ）に保持した画像データを用いることから、リフレッシュ動作を行う間はデータ信号線に書き換え用の画像データを供給する必要がない。【０００３】
従って、メモリ動作モードにおいては、走査信号線およびデータ信号線を駆動する回路の動作を停止させることができるため消費電力を削減することが可能となり、また、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能となる。【０００４】
従って、当該メモリ動作モードは、携帯電話の待ち受け画面表示などの低消費電力化の要求が強い画像表示によく用いられる。【０００５】
図１５は、このようなメモリ型の液晶表示装置における各画素の構成において、メモリ回路部分のみを抽出して示すものである。上記画素構成を液晶表示装置の画素としても機能させる場合には、図１５に破線で示すように液晶容量Ｃｌｃが付加された状態を想定すればよい。このような画素構成は例えば特許文献１に開示されているものと同等である。【０００６】
上記メモリ回路部分としてのメモリ回路ＭＲ１００は、スイッチ回路ＳＷ１００、第１データ保持部ＤＳ１０１、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を備えている。【０００７】
スイッチ回路ＳＷ１００は、Ｎチャネル型のＴＦＴであるトランジスタＮ１００からなる。第１データ保持部ＤＳ１０１は容量Ｃａ１００からなる。データ転送部ＴＳ１００はＮチャネル型のＴＦＴであるトランジスタＮ１０１からなる。第２データ保持部ＤＳ１０２は容量Ｃｂ１００からなる。リフレッシュ出力制御部ＲＳ１００は、インバータＩＮＶ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０３とからなる。インバータＩＮＶ１００は、Ｐチャネル型のＴＦＴであるトランジスタＰ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０２とからなる。【０００８】
また、各メモリ回路ＭＲ１００を駆動する信号線として、画素マトリクスの行ごとに、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、Ｈｉｇｈ電源線ＰＨ１００、Ｌｏｗ電源線ＰＬ１００、リフレッシュ出力制御線ＲＣ１００、および、容量用配線ＣＬ１００が設けられているとともに、画素マトリクスの列ごとに、データ入力線ＩＮ１００が設けられている。【０００９】
また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。但し、第１のドレイン／ソース端子と第２のドレイン／ソース端子との間において電流が流れ得る向きに基づいてドレイン端子とソース端子とが一定に確定するものについてはそれぞれ、ドレイン端子、ソース端子と呼ぶものとする。トランジスタＮ１００のゲート端子はスイッチ制御線ＳＣ１００に、トランジスタＮ１００の第１のドレイン／ソース端子はデータ入力線ＩＮ１００に、トランジスタＮ１００の第２のドレイン／ソース端子は容量Ｃａ１００の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１００の他端は容量用配線ＣＬ１００に接続されている。【００１０】
トランジスタＮ１０１のゲート端子はデータ転送制御線ＤＴ１００に、トランジスタＮ１０１の第１のドレイン／ソース端子はノードＰＩＸに、トランジスタＮ１０１の第２のドレイン／ソース端子は容量Ｃｂ１００の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１００の他端は容量用配線ＣＬ１００に接続されている。【００１１】
インバータＩＮＶ１００の入力端子ＩＰはノードＭＲＹに接続されている。トランジスタＰ１００のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＰ１００のソース端子はＨｉｇｈ電源線ＰＨ１００に、トランジスタＰ１００のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、それぞれ接続されている。トランジスタＮ１０２のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＮ１０２のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０２のソース端子はＬｏｗ電源線ＰＬ１００に、それぞれ接続されている。トランジスタＮ１０３のゲート端子はリフレッシュ出力制御線ＲＣ１００に、トランジスタＮ１０３の第１のドレイン／ソース端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０３の第２のドレイン／ソース端子はノードＰＩＸに、それぞれ接続されている。【００１２】
なお、メモリ回路ＭＲ１００に液晶容量Ｃｌｃを付加して画素として構成する場合には、ノードＰＩＸとコモン電極ＣＯＭとの間に液晶容量Ｃｌｃが接続される。【００１３】
次に、図１６を用いて、上記メモリ回路ＭＲ１００の動作について説明する。【００１４】
図１６においては、メモリ回路ＭＲ１００は、携帯電話の待ち受け時などのメモリ動作モードにあるものとする。また、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、および、リフレッシュ出力制御線ＲＣ１００には、図示しない駆動回路からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルの電圧のＨｉｇｈおよびＬｏｗのレベルは、上記の各線に個別に設定されてもよい。データ入力線ＩＮ１００には、図示しない駆動回路からＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。Ｈｉｇｈ電源線ＰＨ１００が供給する電位は上記２値論理レベルのＨｉｇｈに等しく、Ｌｏｗ電源線ＰＬ１００が供給する電位は上記２値論理レベルのＬｏｗに等しい。また、容量用配線ＣＬ１００が供給する電位は一定であってもよいし、所定のタイミングで変化してもよいが、ここでは説明を簡単にするため、一定であるとする。【００１５】
メモリ動作モードにおいては、書き込み期間Ｔ１０１とリフレッシュ期間Ｔ１０２とが設けられている。書き込み期間Ｔ１０１は、メモリ回路ＭＲ１００に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１０１および期間ｔ１０２からなる。書き込み期間Ｔ１０１ではメモリ回路ＭＲ１００に線順次で書き込みを行うので、期間ｔ１０１の終了タイミングは、行ごとに、対応する書き込みデータが出力されている期間内に設けられる。また、期間ｔ１０２の終了タイミングすなわち書き込み期間Ｔ１０１の終了タイミングは全行とも同じとなる。リフレッシュ期間Ｔ１０２は、書き込み期間Ｔ１０１でメモリ回路ＭＲ１００に書き込んだデータをリフレッシュしながら保持する期間であり、全行で一斉に開始されるとともに順に連続する期間ｔ１０３〜期間ｔ１１０を有している。【００１６】
書き込み期間Ｔ１０１において、期間ｔ１０１ではスイッチ制御線ＳＣ１００の電位がＨｉｇｈとなる。データ転送制御線ＤＴ１００およびリフレッシュ出力制御線ＲＣ１００の電位はＬｏｗである。これによりトランジスタＮ１００がＯＮ状態になるため、ノードＰＩＸにデータ入力線ＩＮ１００に供給されたデータ電位（ここではＨｉｇｈとする）が書き込まれる。期間ｔ１０２ではスイッチ制御線ＳＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１００がＯＦＦ状態になるため、容量Ｃａ１００に、書き込まれたデータ電位に対応する電荷が保持される。【００１７】
ここで、メモリ回路ＭＲ１００が容量Ｃａ１００とトランジスタＮ１００とのみからなるとした場合に、トランジスタＮ１００がＯＦＦ状態にある間は、ノードＰＩＸはフローティングになる。このとき理想状態ではノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持される。しかし、実際にはトランジスタＮ１００にオフリーク電流が発生するため、容量Ｃａ１００の電荷は徐々にメモリ回路ＭＲ１００の外部に漏洩していく。容量Ｃａ１００の電荷が漏洩するとノードＰＩＸの電位が変化するため、電荷が長時間漏洩すると、書き込まれたデータ電位が本来の意味を失う程度にまでノードＰＩＸの電位が変化してしまう。【００１８】
そこで、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を、ノードＰＩＸの電位をリフレッシュして書き込んだデータが失われないように機能させる。【００１９】
このために、次いでリフレッシュ期間Ｔ１０２となる。期間ｔ１０３ではデータ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、トランジスタＮ１０１を介して容量Ｃａ１００と容量Ｃｂ１００とが並列に接続される。容量Ｃａ１００は容量Ｃｂ１００よりも容量値が大きく設定されている。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＨｉｇｈとなる。容量Ｃａ１００からは、ノードＰＩＸの電位がノードＭＲＹの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃｂ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０２のものよりも若干の電圧ΔＶ１だけ低下するが、Ｈｉｇｈの電位範囲内にある。【００２０】
期間ｔ１０４ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＨｉｇｈに維持されるように容量Ｃｂ１００に電荷が保持される。【００２１】
期間ｔ１０５では、リフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＬｏｗ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１０６では、リフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。【００２２】
期間ｔ１０７では、データ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、トランジスタＮ１０１を介して容量Ｃａ１００と容量Ｃｂ１００とが並列に接続される。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＬｏｗとなる。容量Ｃｂ１００からは、ノードＭＲＹの電位がノードＰＩＸの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃａ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０６のものよりも若干の電圧ΔＶ２だけ上昇するが、Ｌｏｗの電位範囲内にある。【００２３】
期間ｔ１０８ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＬｏｗに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＬｏｗに維持されるように容量Ｃｂ１００に電荷が保持される。【００２４】
期間ｔ１０９ではリフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＨｉｇｈ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１１０ではリフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。【００２５】
リフレッシュ期間Ｔ１０２は、この後、次の書き込み期間Ｔ１０１になるまで上記期間ｔ１０３〜期間ｔ１１０を繰り返す。ノードＰＩＸの電位が期間ｔ１０５で反転電位にリフレッシュされ、期間ｔ１０９で書き込み時の電位にリフレッシュされる。なお、書き込み期間Ｔ１０１の期間ｔ１０１においてＬｏｗのデータ電位がノードＰＩＸに書き込まれる場合には、ノードＰＩＸの電位波形は図１６の電位波形を反転させたものとなる。【００２６】
このように、メモリ回路ＭＲ１００ではデータ反転方式により、書き込まれたデータがリフレッシュされながら保持される。メモリ回路ＭＲ１００に液晶容量Ｃｌｃが付加された場合には、データがリフレッシュされるタイミングでコモン電極ＣＯＭの電位がＨｉｇｈとＬｏｗとの間で反転されるようにすれば、黒表示のデータあるいは白表示のデータを極性反転させながらリフレッシュすることができる。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】日本国公開特許公報「特開２００２−２２９５３２号公報（２００２年８月１６日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００２８】
このようなメモリ型の液晶表示装置では、通常動作モードで用いられるトランジスタ（図１５のトランジスタＮ１００）に加えて、メモリ動作モードを実現するための多くの素子（トランジスタ、容量、抵抗）が必要となる。そのため、１画素領域に配される各種信号線の数が多くなる。図１７，図１８を用いて具体的に説明する。図１７は、図１５の回路図に相当し、図１８は、図１７の回路図に対応する１画素の構成例を示し、図１９は、図１８のＡ−Ｂ断面図である。図１８に示すように、信号線の数が多くなることにより、配線ピッチが密になり、製造段階におけるダスト等の影響により信号線同士が短絡し、歩留まりが低下する可能性が高くなる。また、１画素領域に配される信号線の数が多くなるため、１画素領域の面積が増大化し、画素ピッチの狭小化が困難になる。さらに、信号線同士が交差（クロス）する箇所が多くなるため、ノイズの影響により誤動作する可能性が高くなる。特に、トランジスタＮ１・Ｎ２・Ｎ４の導通電極を互いに接続する中継配線３３は、画素を横断する方向（行方向）に延伸するゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、Ｈｉｇｈ電源線ＰＨ（ｉ）、及び、Ｌｏｗ電源線ＰＬ（ｉ）と交差するように列方向に配されるため（図１９参照）、ノイズの影響による誤動作の危険性がより高くなる。【００２９】
本発明では、上記問題点に鑑み、メモリ型の液晶表示装置において、歩留まりを向上させるとともに、信号線間で生じるノイズによる誤動作を低減することができる構成を提案する。
【課題を解決するための手段】
【００３０】
本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第４トランジスタおよび第３トランジスタを介して上記データ転送線に接続され、
さらに、上記画素電極は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、該第１コンタクトホールを介して上記第１トランジスタの一方の導通端子に接続されるとともに、該第２コンタクトホールを介して、上記第２トランジスタの一方の導通端子および第４トランジスタの一方の導通端子に接続されていることを特徴とする。【００３１】
上記構成によれば、第１トランジスタ、第２トランジスタおよび第４トランジスタは、画素電極に設けられる２つのコンタクトホールにより接続される。具体的には、第１トランジスタの導通端子は、第１コンタクトホールを介して画素電極に接続され、第２および第４トランジスタそれぞれの導通端子は、第２コンタクトホールを介して画素電極に接続される。そのため、行方向に延伸する走査信号線、データ転送線、及びリフレッシュ線に交差するように列方向に延伸する、従来用いられていた中継配線（図１８における、コンタクトホール１２・１６間に配される中継配線３３）を省略することができる。よって、従来の構成（図１８参照）と比較して、信号線同士の短絡や、信号線間で生じるノイズの影響による誤動作を低減することができる。さらに、歩留まりを向上させることもできる。【００３２】
また、本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、高電位側電源線と、低電位側電源線と、画素電極と、対向電極と、制御端子が該走査信号線に接続されたＮチャネルの第１トランジスタと、制御端子が該データ転送線に接続されたＮチャネルの第２トランジスタと、制御端子同士が該第２トランジスタを介して該画素電極に接続されるとともに一方の導通端子同士が互いに接続されたＮチャネルの第３トランジスタおよびＰチャネルの第５トランジスタと、制御端子が該リフレッシュ線に接続されるとともに、一方の導通端子が上記第３トランジスタおよび第５トランジスタの上記一方の導通端子に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記第３トランジスタの他方の導通端子が上記低電位側電源線に接続され、上記第５トランジスタの他方の導通端子が上記高電位側電源線に接続され、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続され、上記第４トランジスタおよび第５トランジスタを介して上記高電位側電源線に接続され、上記第４トランジスタおよび第３トランジスタを介して上記低電位側電源線に接続され、
さらに、上記画素電極は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、該第１コンタクトホールを介して上記第１トランジスタの一方の導通端子に接続されるとともに、該第２コンタクトホールを介して、上記第２トランジスタの一方の導通端子および第４トランジスタの一方の導通端子に接続されていることを特徴とする。
【発明の効果】
【００３３】
以上のように、本発明の液晶表示装置では、上記画素電極は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、該第１コンタクトホールを介して上記第１トランジスタの一方の導通端子に接続されるとともに、該第２コンタクトホールを介して、上記第２トランジスタの一方の導通端子および第４トランジスタの一方の導通端子に接続されている構成である。【００３４】
これにより、従来の構成と比較して、信号線同士の短絡や、信号線間で生じるノイズによる誤動作を低減することができるとともに、歩留まりを向上させることができる。
【図面の簡単な説明】
【００３５】
【図１】本実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図２】本液晶表示装置における画素メモリの構成を示すブロック図である。
【図３】図２の画素メモリの動作を示す図であり、（ａ）ないし（ｈ）は、各動作を示している。
【図４】本液晶表示装置における画素メモリの構成を示す回路図である。
【図５】図４の画素メモリの動作を示すタイミングチャートである。
【図６】図４の画素メモリの他の動作を示すタイミングチャートである。
【図７】本液晶表示装置における液晶パネルの一具体例（実施例１）を示す平面図である。
【図８】図７のＡ−Ｂ−Ｃ矢視断面図である。
【図９】図７に示す液晶パネルの他の具体例を示す平面図である。
【図１０】図９のＡ−Ｂ−Ｃ矢視断面図である。
【図１１】図７に示す液晶パネルの他の具体例を示す平面図である。
【図１２】本液晶表示装置における液晶パネルの一具体例（実施例２）を示す平面図である。
【図１３】図１２のＡ−Ｂ矢視断面図である。
【図１４】図１２に示す液晶パネルの他の具体例を示す平面図である。
【図１５】従来の液晶表示装置における画素メモリの構成を示す回路図である。
【図１６】図１５の画素メモリの動作を示すタイミングチャートである。
【図１７】従来の液晶表示装置における画素メモリの構成を示す回路図である。
【図１８】従来の液晶表示装置における液晶パネルの一具体例を示す平面図である。
【図１９】図１８のＡ−Ｂ矢視断面図である。
【発明を実施するための形態】
【００３６】
本発明の一実施形態について図面を用いて説明する。図１に、本実施の形態に係る液晶表示装置の構成を示す。本液晶表示装置１は、メモリ回路（画素メモリＭＲ）が設けられた液晶パネルを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であり、携帯電話の動作時の画面表示等に用いられる多色（多階調）表示モード（通常動作モード）と、携帯電話の待ち受け時の画面表示等に用いられるメモリ動作モードとを切り替えて動作する。
【００３７】
液晶表示装置１は、ゲートドライバ／ＣＳドライバ２（走査信号線駆動回路／保持容量配線駆動回路）、制御信号バッファ回路３、駆動信号発生回路／映像信号発生回路４（表示制御回路）、デマルチプレクサ５、画素アレイ６、を備えている。ゲートライン（走査信号線）ＧＬ（ｉ）、ＣＳライン（補助容量配線）ＣＳＬ（ｉ）、データ転送制御線（データ転送線）ＤＴ（ｉ）、リフレッシュ出力制御線（リフレッシュ線）ＲＣ（ｉ）、ソースライン（データ信号線）ＳＬ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。但し、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。
【００３８】
画素アレイ６は、画素メモリＭＲ（メモリ回路）を含む画素４０がｎ行ｍ列のマトリクス状に配置された構成である。各画素メモリＭＲは画像データを独立に保持する。ｉ行とｊ列との交点に位置する画素メモリＭＲに対応して、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ＣＳラインＣＳＬ（ｉ）、及び、ソースラインＳＬ（ｊ）が配されている。
【００３９】
ゲートドライバ／ＣＳドライバ２は、ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬｉを介してｎ行分の画素４０を駆動する駆動回路である。ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬ（ｉ）は、ｉ行目の各画素４０に接続されている。
【００４０】
制御信号バッファ回路３は、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。
【００４１】
駆動信号発生回路／映像信号発生回路４は、画像表示およびメモリ動作を行うための制御駆動回路であり、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
【００４２】
駆動信号発生回路／映像信号発生回路４は、多色表示モード（メモリ回路非動作）時にビデオ出力端子から多階調ビデオ信号を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ５を介してソースラインＳＬ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路４は、同時に、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ１を出力する。これによって各画素４０に表示データを書き込み、多階調の表示を行う。
【００４３】
また、駆動信号発生回路／映像信号発生回路４は、メモリ回路動作モード時に、ビデオ出力端子から画素４０内に保持するデータを出力信号線ｖｄ（ｋ）（ｋは１≦ｋ≦ｌ＜ｍの整数）およびデマルチプレクサ５を介してソースラインＳＬ（ｊ）に送出するとともに、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ２および制御信号バッファ回路３を駆動・制御する信号ｓ３を出力する。これによって、画素４０にデータを書き込んで表示および保持したり、画素４０に保持されたデータを読み出したりする。
【００４４】
但し、画素４０に書き込んでメモリ回路に保持したデータは表示に用いられるだけでもよいので、画素４０からの読み出し動作は必ずしも行われなくてよい。駆動信号発生回路／映像信号発生回路４がメモリ回路動作モードにおいてビデオ出力端子から出力信号線ｖｄ（ｋ）に出力するデータは、第１の電位レベルと第２の電位レベルとで表される２値論理レベルである。画素４０が、カラー表示の各画素に対応する場合には、２に対して画素の色数だけ累乗した色数での表示が可能になる。例えば、画素がＲＧＢの３色分ある場合には、２の３乗＝８色の表示モードでの表示が可能になる。
【００４５】
デマルチプレクサ５は、出力信号線ｖｄ（ｋ）に出力されたデータを、対応するソースラインＳＬ（ｊ）に振り分けて出力する。
【００４６】
図２に、各画素メモリＭＲの構成の概念を示す。
【００４７】
画素メモリＭＲは、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および、供給源ＶＳ１を備えている。
【００４８】
また、画素メモリＭＲには、ソースラインＳＬ（１）に相当するデータ入力線ＩＮ１、ゲートラインＧＬ（１）に相当するスイッチ制御線ＳＣ１、データ転送制御線ＤＴ１、および、リフレッシュ出力制御線ＲＣ１が設けられている。
【００４９】
スイッチ回路ＳＷ１は、ゲートドライバ／ＣＳドライバ２によりスイッチ制御線ＳＣ１を介して駆動されることによって、データ入力線ＩＮ１と第１データ保持部ＤＳ１との間の導通と遮断とを選択的に行う。
【００５０】
第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値論理レベルを保持する。
【００５１】
データ転送部ＤＴ１は、制御信号バッファ回路３によりデータ転送制御線ＤＴ１を介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値論理レベルを第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴ１に供給される信号は全画素メモリＭＲに共通であるので、データ転送制御線ＤＴ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
【００５２】
第２データ保持部ＤＳ２は、第２データ保持部ＤＳ２に入力される２値論理レベルを保持する。
【００５３】
リフレッシュ出力制御部ＲＳ１は、制御信号バッファ回路３によりリフレッシュ出力制御線ＲＣ１を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣ１に供給される信号は全画素メモリＭＲに共通であるので、リフレッシュ出力制御線ＲＣ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
【００５４】
第１の動作は、第２データ保持部ＤＳ２に保持されている２値論理レベルが第１の電位レベルであるか第２の電位レベルであるかという制御情報に応じて、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態、および、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態のいずれかを選択する動作である。
【００５５】
第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
【００５６】
供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
【００５７】
次に、上記画素メモリＭＲの状態の遷移について、図３の（ａ）〜（ｈ）を用いて説明する。ここでは、第１の電位レベルをＨｉｇｈとして「Ｈ」を、第２の電位レベルをＬｏｗとして「Ｌ」を、それぞれ図に示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段が画素メモリＭＲに「Ｈ」を書き込む場合の電位レベルの遷移状態を、下段が画素メモリＭＲに「Ｌ」を書き込む場合の電位レベルの遷移状態をそれぞれ示す。
【００５８】
データの書き込みモードにおいては、まず、データの書き込み期間Ｔ１が設けられる。
【００５９】
書き込み期間Ｔ１においては、図３の（ａ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、データに対応した第１の電位レベルと第２の電位レベルとのいずれかで表される保持対象の２値論理レベルが入力される。
【００６０】
第１データ保持部ＤＳ１に２値論理レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力された２値論理レベルは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に２値論理レベルが転送される。第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
【００６１】
また、書き込み期間Ｔ１に続いてリフレッシュ期間Ｔ２（データ保持期間）が設けられる。
【００６２】
図３の（ｂ）に示すように、リフレッシュ期間Ｔ２においては、まず、デマルチプレクサ１５からデータ入力線ＩＮ１に、第１の電位レベルを出力しておく。
【００６３】
そして、図３の（ｃ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
【００６４】
次いで、図３の（ｄ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に２値論理レベルとして第１の電位レベルと第２の電位レベルとのうちのいずれが保持されているかを表す制御情報に応じて異なる。
【００６５】
すなわち、第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位レベルが保持されていることを示す第１の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給する動作を行う。リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位レベルを供給することができるように、設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。
【００６６】
一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位レベルが保持されていることを示す第２の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。
【００６７】
その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
【００６８】
リフレッシュ期間Ｔ２では、次いで、図３の（ｅ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理データは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
【００６９】
次いで、図３の（ｆ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
【００７０】
次いで、図３の（ｇ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位レベルを第１データ保持部ＤＳ１に供給する動作を行う。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
【００７１】
次いで、図３の（ｈ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理レベルは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
【００７２】
上記の一連の動作により、図３の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図３の（ａ）の書き込み期間Ｔ１で書き込んだ２値論理レベルが復元される。従って、図３の（ｈ）の後に図３の（ｂ）〜（ｈ）までの動作を任意数繰り返しても書き込み期間Ｔ１で書き込んだデータが同様に復元される。
【００７３】
ここで、書き込み期間Ｔ１に第１の電位レベル（ここではＨｉｇｈ）が書き込まれた場合には、図３の（ｄ）と図３の（ｆ）とで１回ずつレベル反転されてリフレッシュされることにより、第１の電位レベルに復元され、書き込み期間Ｔ１に第２の電位レベル（ここではＬｏｗ）が書き込まれた場合には、図３の（ｃ）と図３の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位レベルに復元される。
【００７４】
なお、第１の電位レベルをＬｏｗ、第２の電位レベルをＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
【００７５】
上記構成によれば、リフレッシュ期間Ｔ２において、図３の（ｃ）・（ｆ）のようにデータ入力線ＩＮ１から第１データ保持部ＤＳ１に第１の電位レベルを供給するとともに、図３の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位レベルを供給するようにしたので、リフレッシュ動作を行うのにインバータを備える必要がない。
【００７６】
このように、液晶表示装置１によれば、各画素メモリＭＲに対して、第１データ保持部ＤＳ１に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルおよび第２の電位レベルのうちの一方をデータ入力線ＩＮ１から供給し、他方を供給源ＶＳ１から供給することによって、画素メモリＭＲに書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができる。
【００７７】
次に、当該画素メモリＭＲの具体的な構成および動作について説明する。
【００７８】
図４に、本実施の形態に係る画素メモリＭＲ（メモリ回路）の構成を、等価回路として示す。
【００７９】
画素メモリＭＲは、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
【００８０】
スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１（第１トランジスタ）からなる。第１データ保持部ＤＳ１は容量Ｃａ１（第１保持容量）からなる。データ転送部ＴＳ１は転送素子としてのＮチャネル型のＴＦＴであるトランジスタＮ２（第２トランジスタ）からなる。第２データ保持部ＤＳ２は容量Ｃｂ１（第２保持容量）からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ３（第４トランジスタ）と、Ｎチャネル型のＴＦＴであるトランジスタＮ４（第３トランジスタ）とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。
【００８１】
すなわち、図４では、画素メモリＭＲを構成する全てのトランジスタがＮチャネル型のＴＦＴ（電界効果トランジスタ）からなる。従って、画素メモリＭＲはアモルファスシリコン中にも作り込みやすい。
【００８２】
また、各画素メモリＭＲを駆動する信号線として、前述のゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ソースラインＳＬ（ｊ）、及び、ＣＳラインＣＳＬ（ｉ）が液晶表示装置１に設けられている。
【００８３】
また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子（導通端子）を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。このことについては他の実施例でも同様とする。
【００８４】
トランジスタＮ１のゲート端子（制御端子）はゲートラインＧＬ（ｉ）、トランジスタＮ１の第１のドレイン／ソース端子はソースラインＳＬ（ｊ）に、トランジスタＮ１の第２のドレイン／ソース端子は容量Ｃａ１の一端であるノードＰＩＸ（保持ノード）に、それぞれ接続されている。容量Ｃａ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。
【００８５】
トランジスタＮ２のゲート端子はデータ転送制御線ＤＴ（ｉ）、トランジスタＮ２の第１のドレイン／ソース端子はノードＰＩＸに、トランジスタＮ２の第２のドレイン／ソース端子は容量Ｃｂ１の一端であるノードＭＲＹ（保持ノード）に、それぞれ接続されている。容量Ｃｂ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ２がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
【００８６】
トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１としてノードＭＲＹに、トランジスタＮ３の第１のドレイン／ソース端子はデータ転送制御線ＤＴ（ｉ）に、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ４のゲート端子はリフレッシュ出力制御線ＲＣ（ｉ）に、トランジスタＮ４の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に互いに直列に接続されていればよい。
【００８７】
トランジスタＮ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
【００８８】
なお、ノードＰＩＸと対向電極（共通電極）ＣＯＭとの間に、液晶容量Ｃｌｃが接続されている。
【００８９】
次に、上記構成の画素メモリＭＲの動作について説明する。
【００９０】
図５および図６に、画素メモリＭＲのデータの書き込み動作を示す。本実施例では、画素アレイ６の各行を線順次に駆動（走査）する。従って、書き込み期間Ｔ１は行ごとに決められており、ｉ行の書き込み期間Ｔ１をＴ１ｉと表記する。図５では書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが書き込まれる場合を示し、図６では書き込み期間Ｔ１ｉに第２のデータとしての「０」＝Ｌｏｗが書き込まれる場合を示している。また、図５および図６の下方に、図３の（ａ）〜（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
【００９１】
図５においては、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）には、制御信号バッファ回路１３からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ソースラインＳＬ（ｊ）には、デマルチプレクサ５を介して駆動信号発生回路／映像信号発生回路１４から、ゲートラインＧＬ（ｉ）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。データ転送制御線ＤＴ（ｉ）のＨｉｇｈ電位は、ソースラインＳＬ（ｊ）のＨｉｇｈ電位とゲートラインＧＬ（ｉ）のＨｉｇｈ電位とのいずれかに等しく、データ転送制御線ＤＴ（ｉ）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。また、ＣＳラインＣＳＬ（ｉ）が供給する電位（ＣＳ電位）は一定である。
【００９２】
データの書き込み動作に対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉは行ごとに決められた時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は全行の画素メモリＭＲへのデータ書き込みが終了した後に、全行に対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、画素メモリＭＲ１に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、画素メモリＭＲに書き込んだデータをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３〜期間ｔ１４を有している。
【００９３】
書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉではゲートラインＧＬ（ｉ）およびデータ転送制御線ＤＴ（ｉ）の電位がともにＨｉｇｈとなる。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）に供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉではゲートラインＧＬ（ｉ）の電位がＬｏｗとなる一方、データ転送制御線ＤＴ（ｉ）の電位はＨｉｇｈを持続する。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するため、データ転送部ＴＳ１は転送動作する状態を維持する。従って、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはソースラインＳＬ（ｊ）から切り離される。上記過程は、図３の（ａ）の状態に相当する。
【００９４】
次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ソースラインＳＬ（ｊ）の電位は、第１の電位レベルであるＨｉｇｈとされる。また、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣｉについては、１≦ｉ≦ｎの全てについて以下に説明する駆動が行われる、すなわち、全画素メモリＭＲについて一斉にリフレッシュ動作を行う（以下、これを「全リフレッシュ動作」と呼ぶことがある）。
【００９５】
リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）ｉの電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。上記過程は図３の（ｂ）の状態に相当する。
【００９６】
期間ｔ４では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
【００９７】
期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
【００９８】
期間ｔ４〜期間ｔ５の過程は図５（ｃ）の状態に相当する。
【００９９】
期間ｔ６では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態にななり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。データ転送制御線ＤＴ（ｉ）は図２における供給源ＶＳ１を兼ねている。
【０１００】
期間ｔ７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４がＯＦＦ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、第２ワード線Ｘｉ（２）から切り離されてＬｏｗを保持する。
【０１０１】
期間ｔ６〜期間ｔ７の過程は図３の（ｄ）の状態に相当する。
【０１０２】
期間ｔ８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
【０１０３】
この期間ｔ８はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例でも同様である。
【０１０４】
期間ｔ９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。期間ｔ８〜期間ｔ９の上記過程は図３の（ｅ）の状態に相当する。
【０１０５】
期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
【０１０６】
期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
【０１０７】
期間ｔ１０〜期間ｔ１１の過程は図３の（ｆ）の状態に相当する。
【０１０８】
期間ｔ１２では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
【０１０９】
期間ｔ１３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４はＯＦＦ状態となるため、ためリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。
【０１１０】
期間ｔ１２〜期間ｔ１３の上記過程は図３の（ｇ）の状態に相当する。
【０１１１】
期間ｔ１４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御部ＲＳ１の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。上記過程は図３の（ｈ）の状態に相当する。
【０１１２】
この期間ｔ１４はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例でも同様である。
【０１１３】
以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＨｉｇｈ、期間ｔ６〜期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８〜期間ｔ１３でＬｏｗとなる。
【０１１４】
この後、リフレッシュ期間Ｔ２を継続する場合には、期間ｔ３〜期間ｔ１４の動作を繰り返す。新たなデータを書き込む場合には、リフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
【０１１５】
以上が、図５についての説明である。
【０１１６】
なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。本実施例による画素メモリＭＲを用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ゲートラインＧＬ（ｉ）ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてソースラインＳＬ（ｊ）の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
【０１１７】
次に、図６についての説明を行う。
【０１１８】
図６では、書き込み期間Ｔ１ｉに画素メモリＭＲに第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにソースラインＳＬ（ｊ）の電位をＬｏｗとする他は、各期間における、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）の電位変化は図５と同様である。
【０１１９】
これにより、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ３および期間ｔ１２〜期間ｔ１４でＬｏｗ、期間ｔ４〜期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８〜期間ｔ１３でＨｉｇｈとなる。
【０１２０】
なお、図３の（ａ）〜（ｈ）は画素メモリＭＲの状態遷移を表すものであったが、図５および図６における画素メモリＭＲの動作ステップとしては、以下のように区分することができる。
【０１２１】
（１）第１のステップ（期間ｔ１ｉ〜期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
第１のステップでは、駆動信号発生回路／映像信号発生回路４からソースラインＳＬ（ｊ）にデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素メモリＭＲに上記２値論理レベルを書き込み、画素メモリＭＲに上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
【０１２２】
（２）第２のステップ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをソースラインＳＬ（ｊ）を介して第１データ保持部ＤＳ１に入力する。
【０１２３】
（３）第３のステップ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
【０１２４】
（４）第４のステップ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
【０１２５】
そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。
【０１２６】
ここで、図４に示す液晶容量ＣｌｃはノードＰＩＸと共通電極ＣＯＭとの間に液晶層が配置されてなる容量である。すなわち、ノードＰＩＸは画素電極に接続されている。このとき、容量Ｃａ１は画素４０の補助容量としても機能する。また、スイッチ回路ＳＷ１を構成するトランジスタＮ１は画素４０の選択素子としても機能する。共通電極ＣＯＭは、図１の回路が形成されるアクティブマトリクス基板に対向する共通電極基板（対向基板）上に設けられる。但し、共通電極ＣＯＭはアクティブマトリクス基板と同一基板上にあってもよい。
【０１２７】
画素メモリＭＲにおいて、多階調表示モードでは、画素４０に２値レベルよりも電位レベル数の多いデータ信号を供給して、リフレッシュ制御部ＲＳ１にアクティブ状態となる第１の動作を行わせない状態で表示を行えばよい。多階調表示モードでは、データ転送制御線ＤＴ（ｉ）の電位をＬｏｗに固定することにより容量Ｃａ１のみを補助容量として機能させてもよいし、データ転送制御線ＤＴ（ｉ）の電位をＨｉｇｈに固定することにより、容量Ｃａ１と容量Ｃｂ１とを合わせて補助容量として機能させてもよい。また、リフレッシュ出力制御線ＲＣ（ｉ）の電位をＬｏｗに固定してトランジスタＮ４をＯＦＦ状態に保持することにより、データ転送制御線ＤＴ（ｉ）の電位が第１データ保持部ＤＳ１に蓄積された電荷によって決められる液晶容量Ｃｌｃの表示階調に影響を与えないようにすることができ、メモリ機能を持たない液晶表示装置と同一の表示性能を実現することができる。
【０１２８】
また、図５のメモリ回路動作モードでは、共通電極ＣＯＭの電位は、トランジスタＮ１がＯＮ状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。ここで、共通電極ＣＯＭのＨｉｇｈ電位は上記２値論理レベルのＨｉｇｈ電位に等しく、共通電極ＣＯＭのＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しいとすると、共通電極ＣＯＭの電位がＬｏｗであるときに、ノードＰＩＸの電位がＬｏｗならば正極性の黒表示、ノードＰＩＸの電位がＨｉｇｈならば正極性の白表示となり、共通電極ＣＯＭの電位がＨｉｇｈであるときに、ノードＰＩＸの電位がＬｏｗならば負極性の白表示、ノードＰＩＸの電位がＨｉｇｈならば負極性の黒表示となる。従って、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。また、共通電極ＣＯＭの電位（２値）はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。
【０１２９】
ここで、図５のように、トランジスタＮ１をＯＮ状態としてノードＰＩＸをソースラインＳＬ（ｊ）の電位で固定している期間に共通電極ＣＯＭの電位極性を入れ替えているので、ノードＰＩＸがフローティングの際に共通電極ＣＯＭの電位極性を変える場合のようなノードＰＩＸの電位変動を生じないようにすることができる。
【０１３０】
以上のように、本実施の形態によれば、表示装置に多色表示モード（第１の表示モード）とメモリ動作モード（第２の表示モード）との両方の機能を持たせることができる。メモリ動作モード時には、静止画など比較的時間変化の少ない画像を表示することで、映像信号発生回路で多階調画像を表示するためのアンプ等の回路やデータ供給動作を停止させることができるため、低消費電力を実現することができる。さらに、メモリ動作モード時には、画素４０内で電位をリフレッシュすることができるため、再度ソースラインＳＬ（ｊ）を充放電しながら画素４０のデータを書き換える必要がないため、消費電力を削減することができる。また、画素４０内でデータ極性を反転することができるため、極性反転時に反転した表示データをソースラインＳＬ（ｊ）に充放電しながらデータを書き換える必要がないため、消費電力を削減することができる。
【０１３１】
なお、実施の形態１の各画素メモリＭＲを表示装置のＣＳドライバ内などの駆動回路内に配置されるように構成しても良い。このような場合に、例えば保持したデータの２値論理レベルを画素メモリＭＲから直接出力として用いるなどの使用例が挙げられる。図４の画素メモリＭＲを用いれば、トランジスタが全てＮチャネル型のＴＦＴからなるので、アモルファスシリコンで作製された表示パネルにモノリシックで作り込まれる駆動回路内に当該メモリセルを形成することができる。
【０１３２】
なお、上記メモリ回路ＭＲ１は、該メモリ回路を構成する全てのトランジスタがＰチャネル型のＴＦＴ（電界効果トランジスタ）であってもよい。
【０１３３】
（実施例１）
次に、上記構成の画素メモリＭＲを備える液晶パネルにおける、画素４０の構成の具体例について説明する。
【０１３４】
図７に、本液晶パネルの１画素の平面図を示す。図７の液晶パネルでは、画素４０に沿うように列方向にソースラインＳＬ（ｊ）が設けられ、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、及びリフレッシュ出力制御線ＲＣ（ｉ）が行方向に設けられ画素４０を横切っている。画素電極７は、ＣＳラインＣＳＬ（ｉ）およびゲートラインＧＬ（ｉ）と重なるように長方形状に形成されるとともに、エッジ部が列方向に延伸して、トランジスタＮ２・Ｎ４の導通端子と重なるように形成されている。
【０１３５】
画素４０では、ゲートラインＧＬ（ｉ）にゲート電極７ａが形成され、これに対応するトランジスタＮ１（第１トランジスタ）のソース電極８ａおよびドレイン電極９ａが形成されている。ソース電極８ａはコンタクトホール１１を介してソースラインＳＬ（ｊ）に接続される。ドレイン電極９ａは引き出し配線９ａａに接続され、引き出し配線９ａａはコンタクトホール１２を介して中継配線３３ａに接続され、中継配線３３ａはコンタクトホール１３（第１コンタクトホール）を介して画素電極７に接続される。また、引き出し配線９ａａは、容量電極３７ａ（第１容量電極）に接続され、容量電極３７ａはゲート絶縁膜を介してＣＳラインＣＳＬ（ｉ）と重なり、これによって保持容量Ｃａ１（第１保持容量）（図４参照）が形成される。
【０１３６】
画素電極７はコンタクトホール１４（第２コンタクトホール）を介して中継配線３３ｂに接続され、中継配線３３ｂは、コンタクトホール１５を介してトランジスタＮ２（第２トランジスタ）のソース電極８ｂ（導通端子）に接続されるとともに、コンタクトホール１５を介してトランジスタＮ４（第４トランジスタ）のドレイン電極９ｃ（導通端子）に接続される。トランジスタＮ２のゲート電極７ｂ（制御端子）はデータ転送制御線ＤＴ（ｉ）に接続され、トランジスタＮ２のドレイン電極９ｂは引き出し配線９ｂｂに接続され、引き出し配線９ｂｂは容量電極３７ｂ（第２容量電極）に接続される。容量電極３７ｂはゲート絶縁膜を介してＣＳ延伸部１０ｂｂ（保持容量配線延伸部）と重なり、ＣＳ延伸部１０ｂｂはコンタクトホール１６・１７を介してＣＳラインＣＳＬ（ｉ）に接続される。これにより、保持容量Ｃｂ１（第２保持容量）（図４参照）が形成される。
【０１３７】
トランジスタＮ２のドレイン電極９ｂに接続される引き出し配線９ｂｂは、さらに、コンタクトホール１８・１９を介してトランジスタＮ３（第３トランジスタ）のゲート電極７ｄ（制御端子）に接続され、トランジスタＮ３のソース電極８ｄ（導通端子）がコンタクトホール２０・２１を介してデータ転送制御線ＤＴ（ｉ）に接続される。トランジスタＮ３のドレイン電極９ｄはコンタクトホール２２を介して中継配線３３ｃに接続され、中継配線３３ｃはコンタクトホール２３を介してトランジスタＮ４のソース電極８ｃに接続される。トランジスタＮ４のゲート電極（制御端子）は、リフレッシュ出力制御線ＲＣ（ｉ）に接続される。
【０１３８】
上記のように、画素電極７には２つのコンタクトホール１３・１４が形成され、画素電極７は、コンタクトホール１３を介してトランジスタＮ１の一方の導通端子に接続されるとともに、コンタクトホール１４を介してトランジスタＮ２・Ｎ４それぞれの一方の導通端子に接続される。
【０１３９】
図８は図７のＡ−Ｂ−Ｃ断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３０と、これに対向するカラーフィルタ基板６０（対向基板）と、両基板３０・６０間に配される液晶層７０とを備えている。
【０１４０】
アクティブマトリクス基板３０では、ガラス基板３１上に半導体層３７（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極８ａ・８ｂ・８ｃ・８ｄ（図７参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄ（図７参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄから引き出された引き出し配線９ａａ・９ｂｂ・９ｃｃ・９ｄｄ（図７参照）、容量電極３７ａが形成され、これらを覆うように無機ゲート絶縁膜４１が形成されている。無機ゲート絶縁膜４１上には、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、ＣＳ延伸部１０ｂｂ、データ転送制御線ＤＴ（ｉ）、及び、リフレッシュ出力制御線ＲＣ（ｉ）が形成され、これらを覆うように無機層間絶縁膜４２が形成されている。無機層間絶縁膜４２上には、中継配線３３ａ・３３ｂが形成され、これらを覆うように有機層間絶縁膜４３が形成されている。有機層間絶縁膜４３上には画素電極７が形成され、さらに、画素電極７を覆うように配向膜（図示せず）が形成されている。
【０１４１】
ここで、コンタクトホール１３では、有機層間絶縁膜４３が刳り貫かれており、これによって、画素電極７と中継配線３３ａとが接続される。また、コンタクトホール１２では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ１のドレイン電極９ａ（図７参照）から引き出された引き出し配線９ａａと、中継配線３３ａとが接続される。引き出し配線９ａａに繋がる容量電極３７ａは無機ゲート絶縁膜４１を介してＣＳラインＣＳＬ（ｉ）と重なり、これによって、保持容量Ｃａ１（図４参照）が形成される。
【０１４２】
コンタクトホール１４では、有機層間絶縁膜４３が刳り貫かれており、これによって、画素電極７と中継配線３３ｂとが接続される。また、コンタクトホール１５では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ２のドレイン電極９ｂ（図７参照）から引き出された引き出し配線９ｂｂと、中継配線３３ｂとが接続される。引き出し配線９ｂｂに繋がる容量電極３７ｂは、無機ゲート絶縁膜４１を介してＣＳ延伸部１０ｂｂと重なり、ＣＳ延伸部１０ｂｂは、コンタクトホール１６・１７を介してＣＳラインＣＳＬ（ｉ）に接続される。これによって、容量電極３７ｂと、ＣＳ延伸部１０ｂｂとの間に保持容量Ｃｂ１（図４参照）が形成される。
【０１４３】
一方、カラーフィルタ基板６０では、ガラス基板６１上にブラックマトリクス６２および着色層６３が形成され、その上層に共通電極（ｃｏｍ）６４が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
【０１４４】
上記の画素構成によれば、従来（図１８参照）と比較して、信号線数を削減することができる。特に、本液晶パネルでは、トランジスタＮ１・Ｎ２・Ｎ４は、画素電極７に設けられる２つのコンタクトホールにより接続される、具体的には、トランジスタＮ１の導通端子は、コンタクトホール１３を介して画素電極７に接続され、トランジスタＮ２・Ｎ４それぞれの導通端子は、コンタクトホール１４を介して画素電極７に接続される。そのため、画素を横断する（行方向に延伸する）ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、及び、リフレッシュ出力制御線ＲＣ（ｉ）に交差するように列方向に延伸する、従来用いられていた中継配線（図１８における、コンタクトホール１２・１６間に配される中継配線３３）を省略することができる。よって、信号線同士の短絡や、信号線間で生じるノイズによる誤動作を低減することができる。さらに、歩留まりを向上させることもできる。
【０１４５】
ここで、図７の画素４０を図９のように変形してもよい。すなわち、画素電極７のエッジ部をトランジスタＮ２・Ｎ４の引き出し配線８ｂｂ・９ｃｃと重なる位置まで延伸させて、画素電極７と、引き出し配線８ｂｂ・９ｃｃとを、コンタクトホール１４′によって接続する。これにより、図７の２つのコンタクトホール１４・１５を、１つのコンタクトホール１４′にまとめることができるため、図７の中継配線３３ｂを省略することができる。
【０１４６】
図１０は図９のＡ−Ｂ−Ｃ断面図である。同図に示すように、コンタクトホール１４′では、層間絶縁膜４３・４２およびゲート絶縁膜４１が刳り貫かれ、これによって、画素電極７と引き出し配線８ｂｂ・９ｃｃとが接続される。
【０１４７】
なお、図７，図９の画素４０を図１１のように変形してもよい。すなわち、画素電極７を、画素領域全体を覆うように長方形状に形成する。
【０１４８】
また、画素電極７に形成されるコンタクトホールの数は、２個に限定されるものではなく、３個以上であっても良い。すなわち、本液晶表示装置では、画素電極７は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、第１コンタクトホール（１３）を介して第１トランジスタ（Ｎ１）の一方の導通端子に接続されるとともに、第２コンタクトホール（１４）を介して、第２トランジスタ（Ｎ２）の一方の導通端子および第４トランジスタ（Ｎ４）の一方の導通端子に接続されている構成を有している。
【０１４９】
（実施例２）
本発明に係る液晶表示装置は、実施例１に示した構成に限定されるものではない。図１２は、従来の画素メモリＭＲ（図１７）を備える液晶パネルに、本発明を適用した場合の１画素の平面図である。
【０１５０】
図１２の液晶パネルでは、画素８０に沿うように列方向にソースラインＳＬ（ｊ）が設けられ、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、Ｈｉｇｈ電源線ＰＨ（ｉ）（高電位側電源線）、Ｌｏｗ電源線ＰＬ（ｉ）（低電位側電源線）、及びリフレッシュ出力制御線ＲＣ（ｉ）行方向に設けられ画素８０を横切っている。画素電極７は、ＣＳラインＣＳＬ（ｉ）およびゲートラインＧＬ（ｉ）と重なるように長方形状に形成されるとともに、エッジ部が列方向に延伸して、トランジスタＮ２の導通電極と重なるように形成されている。
【０１５１】
画素８０では、ゲートラインＧＬ（ｉ）にゲート電極７ａが形成され、これに対応するトランジスタＮ１（第１トランジスタ）のソース電極８ａおよびドレイン電極９ａが形成されている。ソース電極８ａはコンタクトホール１１を介してソースラインＳＬ（ｊ）に接続される。ドレイン電極９ａは引き出し配線９ａａに接続され、引き出し配線９ａａはコンタクトホール１２を介して中継配線３３ａに接続され、中継配線３３ａはコンタクトホール１３（第１コンタクトホール）を介して画素電極７に接続される。また、引き出し配線９ａａは、容量電極３７ａに接続され、容量電極３７ａはゲート絶縁膜を介してＣＳラインＣＳＬ（ｉ）と重なり、これによって保持容量Ｃａ１（第１保持容量）（図１７）が形成される。
【０１５２】
画素電極７はコンタクトホール１４（第２コンタクトホール）を介して中継配線３３ｂに接続され、中継配線３３ｂは、コンタクトホール１５を介してトランジスタＮ２（第２トランジスタ）のソース電極８ｂ（導通端子）に接続されるとともに、コンタクトホール１６を介してトランジスタＮ４（第４トランジスタ）のドレイン電極９ｃ（導通端子）に接続される。トランジスタＮ２のゲート電極７ｂ（制御端子）はデータ転送制御線ＤＴ（ｉ）に接続され、トランジスタＮ２のドレイン電極９ｂは引き出し配線９ｂｂに接続され、引き出し配線９ｂｂは、コンタクトホール１７・１８を介して容量電極３７ｂに接続される。容量電極３７ｂはゲート絶縁膜を介してＣＳ延伸部１０ｂｂと重なり、ＣＳ延伸部１０ｂｂはコンタクトホール１９・２０を介してＣＳラインＣＳＬ（ｉ）に接続される。これにより、保持容量Ｃｂ１（第２保持容量）（図１７）が形成される。
【０１５３】
トランジスタＮ２のドレイン電極９ｂはコンタクトホール１７・２１を介してトランジスタＮ３（第３トランジスタ）・Ｐ１（第５トランジスタ）のゲート電極に接続され、トランジスタＮ３のソース電極８ｄがコンタクトホール２２・２３を介してＬｏｗ電源線ＰＬ（ｉ）に接続される。トランジスタＮ３のドレイン電極９ｄはコンタクトホール２４を介して中継配線３３ｃに接続され、中継配線３３ｃはコンタクトホール２５を介してトランジスタＮ４のソース電極８ｃに接続される。トランジスタＮ４のゲート電極７ｃは、リフレッシュ出力制御線ＲＣ（ｉ）に接続され、トランジスタＮ４のドレイン電極９ｃは、上述のように中継配線３３ｂに接続される。
【０１５４】
トランジスタＰ１のソース電極８ｅは、コンタクトホール２６・２７を介してＨｉｇｈ電源線ＰＨ（ｉ）に接続され、トランジスタＰ１のドレイン電極９ｅは、コンタクトホール２８を介して中継配線３３ｃに接続される。
【０１５５】
上記のように、画素電極７には２つのコンタクトホール１３・１４が形成され、画素電極７は、コンタクトホール１３を介してトランジスタＮ１の一方の導通端子に接続されるとともに、コンタクトホール１４を介してトランジスタＮ２の一方の導通端子に接続される。
【０１５６】
図１３は図１２のＡ−Ｂ断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３０と、これに対向するカラーフィルタ基板６０と、両基板３０・７０間に配される液晶層６０とを備えている。
【０１５７】
アクティブマトリクス基板３０では、ガラス基板３１上に半導体層３７（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極８ａ・８ｂ・８ｃ・８ｄ（図１２参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄ（図１２参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄから引き出される引き出し配線９ａａ・９ｂｂ・９ｃｃ・９ｄｄ（図１２参照）、容量電極３７ａが形成され、これを覆うように無機ゲート絶縁膜４１が形成されている。無機ゲート絶縁膜４１上には、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、Ｈｉｇｈ電源線ＰＨ（ｉ）、Ｌｏｗ電源線ＰＬ（ｉ）、及びリフレッシュ出力制御線ＲＣ（ｉ）が形成され、これらを覆うように無機層間絶縁膜４２が形成されている。無機層間絶縁膜４２上には、Ｈｉｇｈ電源線ＰＨ（ｉ）及びＬｏｗ電源線ＰＬ（ｉ）のそれぞれと交差する方向に、中継配線３３ｂが形成され、これを覆うように有機層間絶縁膜４３が形成されている。有機層間絶縁膜４３上には画素電極７が形成され、さらに、画素電極７を覆うように配向膜（図示せず）が形成されている。
【０１５８】
ここで、コンタクトホール１３では、有機層間絶縁膜４３が刳り貫かれており、これによって、画素電極７と中継配線３３ａとが接続される。また、コンタクトホール１２では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ１のドレイン電極９ａ（図１２参照）から引き出された引き出し配線９ａａと、中継配線３３ａとが接続される。引き出し配線９ａａに繋がる容量電極３７ａは無機ゲート絶縁膜４１を介してＣＳラインＣＳＬ（ｉ）と重なっており、これによって、保持容量Ｃａ１（図１７参照）が形成される。
【０１５９】
コンタクトホール１４では、有機層間絶縁膜４３が刳り貫かれており、これによって、画素電極７と中継配線３３ｂとが接続される。また、コンタクトホール１５では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ２のドレイン電極９ｂ（図１２参照）から引き出された引き出し配線９ｂｂと、中継配線３３ｂとが接続される。コンタクトホール１６では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ４のドレイン電極９ｃから引き出された引き出し配線９ｃｃと、中継配線３３ｂとが接続される。
【０１６０】
一方、カラーフィルタ基板６０では、ガラス基板６１上にブラックマトリクス６２および着色層６３が形成され、その上層に共通電極（ｃｏｍ）６４が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
【０１６１】
上記の画素構成によれば、従来（図１８参照）と比較して、信号線数を削減することができる。特に、本液晶パネルでは、トランジスタＮ１・Ｎ２は、画素電極７に設けられる２つのコンタクトホールにより接続される、具体的には、トランジスタＮ１の導通端子は、コンタクトホール１３を介して画素電極７に接続され、トランジスタＮ２の導通端子は、コンタクトホール１４を介して画素電極７に接続される。そのため、画素を横断する（行方向に延伸する）ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）に交差するように列方向に延伸する、従来用いられていた中継配線（図１８における、コンタクトホール１２・１５間に配される中継配線３３）を省略することができる。よって、信号線同士の短絡や、信号線間で生じるノイズによる誤動作を低減することができる。さらに、歩留まりを向上させることもできる。
【０１６２】
ここで、図１２の画素８０を図１４のように変形してもよい。すなわち、画素電極７のエッジ部をトランジスタＮ２・Ｎ４の引き出し配線８ｂｂ・９ｃｃと重なる位置まで延伸させて、画素電極７と引き出し配線８ｂｂとをコンタクトホール１４を介して接続するとともに、画素電極７と引き出し配線９ｃｃとをコンタクトホール２９を介して接続する。これにより、図１２の中継配線３３ｂを省略することができる。
【０１６３】
なお、図示はしないが、実施例１の図９に示したように、２つのコンタクトホール１４・１５を、１つのコンタクトホールにまとめ、２つのコンタクトホール１６・２９を、１つのコンタクトホールにまとめてもよい。
【０１６４】
また、実施例１と同様、画素電極７に形成されるコンタクトホールの数は、２個に限定されるものではなく、３個以上であっても良い。
【０１６５】
本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第４トランジスタおよび第３トランジスタを介して上記データ転送線に接続され、
さらに、上記画素電極は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、該第１コンタクトホールを介して上記第１トランジスタの一方の導通端子に接続されるとともに、該第２コンタクトホールを介して、上記第２トランジスタの一方の導通端子および第４トランジスタの一方の導通端子に接続されていることを特徴とする。
【０１６６】
上記構成によれば、第１トランジスタ、第２トランジスタおよび第４トランジスタは、画素電極に設けられる２つのコンタクトホールにより接続される。具体的には、第１トランジスタの導通端子は、第１コンタクトホールを介して画素電極に接続され、第２および第４トランジスタそれぞれの導通端子は、第２コンタクトホールを介して画素電極に接続される。そのため、行方向に延伸する走査信号線、データ転送線、及びリフレッシュ線に交差するように列方向に延伸する、従来用いられていた中継配線（図１８における、コンタクトホール１２・１６間に配される中継配線３３）を省略することができる。よって、従来の構成（図１８参照）と比較して、信号線同士の短絡や、信号線間で生じるノイズの影響による誤動作を低減することができる。さらに、歩留まりを向上させることもできる。
【０１６７】
本液晶表示装置では、データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する構成とすることもできる。
【０１６８】
本液晶表示装置では、上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与える構成とすることもできる。
【０１６９】
本液晶表示装置では、上記データ保持期間では、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにすることによりリフレッシュ動作を行う構成とすることもできる。
【０１７０】
本液晶表示装置では、上記対向電極の電位を、リフレッシュ動作ごとに２値間で入れ替える構成とすることもできる。
【０１７１】
本液晶表示装置では、上記２値はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。
【０１７２】
本液晶表示装置では、上記第１コンタクトホールを介して上記画素電極に接続された第１容量電極と、上記第２コンタクトホールを介して上記画素電極に接続された第２容量電極とをさらに備え、上記第１容量電極と上記保持容量配線とが絶縁膜を介して重なることによって上記第１保持容量が形成され、上記第２容量電極と上記保持容量配線に接続された保持容量配線延伸部とが絶縁膜を介して重なることによって上記第２保持容量が形成されている構成とすることもできる。
【０１７３】
本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、高電位側電源線と、低電位側電源線と、画素電極と、対向電極と、制御端子が該走査信号線に接続されたＮチャネルの第１トランジスタと、制御端子が該データ転送線に接続されたＮチャネルの第２トランジスタと、制御端子同士が該第２トランジスタを介して該画素電極に接続されるとともに一方の導通端子同士が互いに接続されたＮチャネルの第３トランジスタおよびＰチャネルの第５トランジスタと、制御端子が該リフレッシュ線に接続されるとともに、一方の導通端子が上記第３トランジスタおよび第５トランジスタの上記一方の導通端子に接続された第４トランジスタと、該画素電極に接続された第１保持容量と、該第２トランジスタを介して該画素電極に接続された第２保持容量と、を備え、
上記第３トランジスタの他方の導通端子が上記低電位側電源線に接続され、上記第５トランジスタの他方の導通端子が上記高電位側電源線に接続され、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続され、上記第４トランジスタおよび第５トランジスタを介して上記高電位側電源線に接続され、上記第４トランジスタおよび第３トランジスタを介して上記低電位側電源線に接続され、
さらに、上記画素電極は、第１及び第２コンタクトホールを含む少なくとも２つのコンタクトホールを備え、該第１コンタクトホールを介して上記第１トランジスタの一方の導通端子に接続されるとともに、該第２コンタクトホールを介して、上記第２トランジスタの一方の導通端子および第４トランジスタの一方の導通端子に接続されていることを特徴とする。
【０１７４】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１７５】
本発明は、携帯電話のディスプレイなどに好適に使用することができる。
【符号の説明】
【０１７６】
１  液晶表示装置
２  ゲートドライバ／ＣＳドライバ（走査信号線駆動回路／保持容量配線駆動回路）
３  制御信号バッファ回路
４  駆動信号発生回路／映像信号発生回路（表示制御回路）
５  デマルチプレクサ
６  画素アレイ
７  画素電極
１３  コンタクトホール（第１コンタクトホール）
１４  コンタクトホール（第２コンタクトホール）
７ａ，７ｂ，７ｃ，７ｄ  ゲート電極（制御端子）
８ａ，８ｂ，８ｃ，８ｄ，８ｅ  ドレイン電極（導通端子）
９ａ，９ｂ，９ｃ，９ｄ，９ｅ  ソース電極（導通端子）
１０ｂｂ  ＣＳ延伸部（保持容量配線延伸部）
３３，３３ａ，３３ｂ，３３ｃ  中継配線
３７ａ  容量電極（第１容量電極）
３７ｂ  容量電極（第２容量電極）
４０，８０  画素
６４  対向電極（共通電極）
ＧＬ  ゲートライン（走査信号線）
ＣＳＬ  ＣＳライン（補助容量配線）
ＤＴ  データ転送制御線（データ転送線）
ＲＣ  リフレッシュ出力制御線（リフレッシュ線）
ＳＬ  ソースライン（データ信号線）
ＭＲ  画素メモリ（メモリ回路）
ＳＷ１  スイッチ回路
ＤＳ１  第１データ保持部
ＴＳ１  データ転送部
ＤＳ２  第２データ保持部
ＲＳ１  リフレッシュ出力制御部
ＶＳ１  供給源
Ｎ１〜Ｎ４  トランジスタ（Ｎチャネル型の電界効果トランジスタ）
Ｐ１  トランジスタ（Ｐチャネル型の電界効果トランジスタ、第５トランジスタ）
Ｎ１  トランジスタ（第１トランジスタ）
Ｎ２  トランジスタ（第２トランジスタ）
Ｎ３  トランジスタ（第３トランジスタ）
Ｎ４  トランジスタ（第４トランジスタ）
Ｃａ１  容量（第１保持容量）
Ｃｂ１  容量（第２保持容量）
ＰＨ  Ｈｉｇｈ電源線（高電位側電源線）
ＰＬ  Ｌｏｗ電源線（低電位側電源線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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