(57)【特許請求の範囲】
【請求項１】
１つの画素を構成する複数の副画素に対して共通に設けられ、一端が信号線に接続された第１のスイッチ素子と、
前記複数の副画素毎に設けられ、各副画素の画素電極と前記第１のスイッチ素子の他端との間に接続された複数の第２のスイッチ素子と
が画素単位で配設されてなり、
前記第１のスイッチ素子のオン期間において前記複数の第２のスイッチ素子を順番にオン／オフ駆動するとともに、当該順番の最後にオン状態になる第２のスイッチ素子をオフ状態にした後、前記複数の第２のスイッチ素子の制御電極に付く寄生容量によるカップリングの条件が前記複数の副画素間で同じになるように、一定期間が経過してから前記第１のスイッチ素子をオフ状態にする駆動を行う駆動部を備え、
前記複数の副画素は、各々、前記第１のスイッチ素子及び前記複数の第２のスイッチ素子の各々を通して前記信号線から与えられる、階調を反映した信号電位を保持する容量素子を有する
液晶表示装置。
【請求項２】
前記１つの画素は、前記複数の副画素に対して共通に設けられ、前記複数の副画素の各容量素子に保持された信号電位の極性を反転して前記容量素子に再度書き込む極性反転部を有する
請求項１に記載の液晶表示装置。
【請求項３】
前記第１のスイッチ素子は、階調を反映した信号電位を前記容量素子に書き込む第１の動作モードではオン状態となり、前記容量素子から保持電位を読み出した後前記極性反転部で当該保持電位の極性を反転して前記容量素子に再度書き込む第２の動作モードではオフ状態となり、
前記複数の第２のスイッチ素子は、前記第１の動作モード、前記第２の動作モードにおける前記容量素子からの保持電位の読み出し期間、及び、前記極性反転部による反転電位の前記容量素子への再書き込み期間にオン状態となる
請求項２に記載の液晶表示装置。
【請求項４】
前記極性反転部は、前記複数の副画素の各容量素子に保持された信号電位の極性を反転するインバータ回路を有する
請求項３に記載の液晶表示装置。
【請求項５】
前記極性反転部は、前記複数の副画素の各容量素子に保持された信号電位の極性を反転し、当該反転電位を保持するラッチ回路を有する
請求項３に記載の液晶表示装置。
【請求項６】
前記極性反転部は、
前記第１のスイッチ素子の他端と当該極性反転部の入力端との間に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記読み出し期間にオン状態となって前記容量素子から保持電位を前記複数の第２のスイッチ素子の各々を通じて読み出し、当該極性反転部の入力端に与える第３のスイッチ素子と、
前記第１のスイッチ素子の他端と当該極性反転部の出力端との間に接続され、前記第１の動作モードではオフ状態となり、前記第２の動作モードにおける前記再書き込み期間にオン状態となって当該極性反転部で極性反転された反転電位を前記複数の第２のスイッチ素子の各々を通じて前記容量素子に書き込む第４のスイッチ素子とを有する
請求項４または請求項５に記載の液晶表示装置。
【請求項７】
１つの画素を構成する複数の副画素に対して共通に設けられ、一端が信号線に接続された第１のスイッチ素子と、
前記複数の副画素毎に設けられ、各副画素の画素電極と前記第１のスイッチ素子の他端との間に接続された複数の第２のスイッチ素子と
が画素単位で配線され、
前記複数の副画素は、各々、前記第１のスイッチ素子及び前記複数の第２のスイッチ素子の各々を通して前記信号線から与えられる、階調を反映した信号電位を保持する容量素子を有する液晶表示装置の駆動に当たって、
前記第１のスイッチ素子のオン期間において前記複数の第２のスイッチ素子を順番にオン／オフ駆動するとともに、当該順番の最後にオン状態になる第２のスイッチ素子をオフ状態にした後、前記複数の第２のスイッチ素子の制御電極に付く寄生容量によるカップリングの条件が前記複数の副画素間で同じになるように、一定期間が経過してから前記第１のスイッチ素子をオフ状態にする
液晶表示装置の駆動方法。
【請求項８】
１つの画素を構成する複数の副画素に対して共通に設けられ、一端が信号線に接続された第１のスイッチ素子と、
前記複数の副画素毎に設けられ、各副画素の画素電極と前記第１のスイッチ素子の他端との間に接続された複数の第２のスイッチ素子と
が画素単位で配線されてなり、
前記第１のスイッチ素子のオン期間において前記複数の第２のスイッチ素子を順番にオン／オフ駆動するとともに、当該順番の最後にオン状態になる第２のスイッチ素子をオフ状態にした後、前記複数の第２のスイッチ素子の制御電極に付く寄生容量によるカップリングの条件が前記複数の副画素間で同じなるように、一定期間が経過してから前記第１のスイッチ素子をオフ状態にする駆動を行う駆動部を備え、
前記複数の副画素は、各々、前記第１のスイッチ素子及び前記複数の第２のスイッチ素子の各々を通して前記信号線から与えられる、階調を反映した信号電位を保持する容量素子を有する
液晶表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置、液晶表示装置の駆動方法、及び、電子機器に関し、特に、所謂画素内セレクタ駆動方式を採る液晶表示装置、当該液晶表示装置の駆動方法、及び、当該液晶表示装置を有する電子機器に関する。
【背景技術】
【０００２】
液晶表示装置の中には、複数の副画素からなる画素（主画素）単位で信号線を配線し、当該信号線を通して与えられる、階調を反映した信号電位を、複数の副画素に対して画素内のセレクタ部によって順番に書き込む、所謂画素内セレクタ駆動方式を採る構成のものがある。以下、画素内に設けられるセレクタ部を「画素内セレクタ部」と記述する場合もある。
【０００３】
画素内セレクタ駆動方式を採る液晶表示装置は、複数の副画素に対して共通に設けられた第１のスイッチ素子と、複数の副画素毎に設けられた複数の第２のスイッチ素子とが画素単位で配設された構成となっている（例えば、特許文献１参照）。第１のスイッチ素子は、その一端が信号線に接続されて設けられる。また、複数の第２のスイッチ素子は、複数の副画素（具体的には、液晶容量）の画素電極と第１のスイッチ素子の他端との間に接続されて設けられる。
【０００４】
そして、画素内セレクタ部は、第１のスイッチ素子及び複数の第２のスイッチ素子によって構成される。この画素内セレクタ部において、第１のスイッチ素子のオン期間において、複数の第２のスイッチ素子を順番にオン／オフ駆動することにより、信号線を通して与えられる、階調を反映した信号電位が、複数の副画素に対して順番に書き込まれることになる。
【０００５】
ここで、画素内セレクタ部において、複数の副画素に対する信号電位の書き込みをより確実に行うには、複数の副画素の各々に対する信号電位の書き込み期間をできるだけ長く確保（設定）するのがよい。書き込み期間をできるだけ長く確保するには、必然的に、第１のスイッチ素子のオン期間を最大限に活用することになる。
【０００６】
そして、第１のスイッチ素子のオン期間を最大限に活用する場合には、順番にオン／オフ駆動される複数の第２のスイッチ素子のうち、最後にオン／オフ駆動される第２のスイッチ素子がオフするタイミングが、第１のスイッチ素子がオフするタイミングと同じになる。何故なら、第１のスイッチ素子のオン期間を、複数の第２のスイッチ素子のオン期間として均等割りすることになるからである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−９８２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、スイッチ素子の制御電極と配線との間には、通常、寄生容量が存在する。そして、複数の第２のスイッチ素子が容量素子に信号電位を書き込んだ後オフするタイミングでは、寄生容量によるカップリング（容量カップリング）によって容量素子の信号電位が若干変動する。
【０００９】
このとき、上述したように、最終の第２のスイッチ素子と第１のスイッチ素子とが同じタイミングでオン状態からオフ状態に遷移すると、最終書き込みが行われる副画素では、２つのスイッチ素子の寄生容量によってカップリング量が２倍程度になる。すなわち、最終書き込みが行われる副画素のカップリング量が、それ以前に書き込みが行われる副画素のカップリング量と異なる、換言すれば、寄生容量によるカップリングによって副画素に及ぶ条件が複数の副画素間で異なる。
【００１０】
ここで、複数の副画素を、例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の副画素の場合を考える。この場合、スイッチ素子の寄生容量によるカップリングの条件（カップリング量）が複数の副画素間で異なると、最終書き込みが行われる色の副画素では、他の色の副画素に比べて、本来書き込まれるべき信号電位からの変動量が大きくなるため、色バランスが崩れることになる。
【００１１】
そこで、本発明は、画素内セレクタ駆動方式を採るに当たって、スイッチ素子の制御電極に付く寄生容量によるカップリングによって副画素に及ぶ条件が複数の副画素で同じになるようにした液晶表示装置、液晶表示装置の駆動方法、及び、電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明は、１つの画素を構成する複数の副画素に対して共通に設けられ、一端が信号線に接続された第１のスイッチ素子と、前記複数の副画素毎に設けられ、各副画素の画素電極と前記第１のスイッチ素子の他端との間に接続された複数の第２のスイッチ素子とが画素単位で配設されてなる液晶表示装置において、前記第１のスイッチ素子のオン期間において前記複数の第２のスイッチ素子を順番にオン／オフ駆動するとともに、当該順番の最後にオン状態になる第２のスイッチ素子をオフ状態にした後、前記複数の第２のスイッチ素子の制御電極に付く寄生容量によるカップリングの条件が前記複数の副画素間で同じになるように、一定期間が経過してから前記第１のスイッチ素子をオフ状態にする駆動を行う駆動部を備え、前記複数の副画素は各々、前記第１のスイッチ素子及び前記複数の第２のスイッチ素子の各々を通して前記信号線から与えられる、階調を反映した信号電位を保持する容量素子を有する構成を採っている。
【００１３】
上記構成の液晶表示装置において、第１のスイッチ素子のオン期間に複数の第２のスイッチ素子を順番にオン／オフ駆動する際に、最後にオン状態になる最終の第２のスイッチ素子をオフ状態にした後に第１のスイッチ素子をオフ状態にする。ここで、「最終の第２のスイッチ素子をオフ状態にした後に第１のスイッチ素子をオフ状態にする」ということは、第１のスイッチ素子がオフするタイミングが最終の第２のスイッチ素子がオフするタイミングと同じタイミングでないということである。従って、最終の第２のスイッチ素子をオフ状態にした後、一定期間が経過してから第１のスイッチ素子をオフ状態にする場合も含む。
【００１４】
このように、最終の第２のスイッチ素子をオフ状態にした後に第１のスイッチ素子をオフ状態にすることで、最終の第２のスイッチ素子がオフするタイミングと第１のスイッチ素子がオフするタイミングとが異なる。すなわち、第１のスイッチ素子のオン期間内において、複数の第２のスイッチ素子が順番にオン／オフ動作を行う。これにより、複数の第２のスイッチ素子のいずれのスイッチ素子のオフ時においても、スイッチ素子の制御電極に付く寄生容量によるカップリングの条件が複数の副画素間で同じなる。
【発明の効果】
【００１５】
本発明によれば、画素内セレクタ駆動方式を採るに当たって、スイッチ素子の制御電極に付く寄生容量によるカップリングによって副画素に及ぶ条件を複数の副画素間で同じにすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明が適用されるアクティブマトリクス型液晶表示装置の構成の概略を示すシステム構成図である。
【図２】液晶表示パネル（液晶表示装置）の断面構造の一例を示す断面図である。
【図３】画素内セレクタ駆動方式を採用する画素回路の基本的な構成例を示す回路図である。
【図４】第１のスイッチ素子のオン期間を最大限に活用する場合のタイミング関係を示すタイミング波形図である。
【図５】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の画素の構成例を示す回路図である。
【図６】本実施形態に係る液晶表示装置における画素回路の動作の説明に供するタイミング波形図である。
【図７】実施例１に係る画素回路を示す回路図である。
【図８】実施例１に係る画素回路のアナログ表示モードの動作説明に供するタイミング波形図である。
【図９】実施例１に係る画素回路のメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図である。
【図１０】実施例１に係る画素回路におけるある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。
【図１１】実施例２に係る画素回路を示す回路図である。
【図１２】実施例２に係る画素回路のアナログ表示モードの動作説明に供するタイミング波形図である。
【図１３】実施例２に係る画素回路のメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図である。
【図１４】実施例２に係る画素回路におけるある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。
【図１５】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図１６】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１７】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１８】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図１９】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される液晶表示装置
１−１．システム構成
１−２．パネル断面構造
１−３．画素内セレクタ駆動方式
２．実施形態に係る液晶表示装置の説明
２−１．実施例１（インバータ回路を用いる例）
２−２．実施例２（ラッチ回路を用いる例）
３．変形例
４．適用例（電子機器）
【００１８】
＜１．本発明が適用される液晶表示装置＞
［１−１．システム構成］
図１は、本発明が適用されるアクティブマトリクス型液晶表示装置の構成の概略を示すシステム構成図である。液晶表示装置は、少なくとも一方が透明な２枚の基板（図示せず）が所定の間隔をもって対向して配置され、これら２枚の基板間に液晶が封入されたパネル構造となっている。
【００１９】
本適用例に係る液晶表示装置１０は、液晶容量を含む複数の画素２０と、当該画素２０が行列状に２次元配列されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。当該駆動部は、信号線駆動部４０、制御線駆動部５０及び駆動タイミング発生部６０などからなり、例えば、画素アレイ部３０と同じ基板（液晶表示パネル１１A）上に集積され、画素アレイ部３０の各画素２０を駆動する。
【００２０】
ここで、液晶表示装置１０がカラー表示対応の場合は、１つの画素は複数の副画素（サブピクセル）から構成され、この副画素の各々が画素２０に相当することになる。より具体的には、カラー表示用の液晶表示装置では、１つの画素は、赤色（Ｒ）光の副画素、緑色（Ｇ）光の副画素、青色（Ｂ）光の副画素の３つの副画素から構成される。
【００２１】
但し、１つの画素としては、Ｒ，Ｇ，Ｂの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光の副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光の少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００２２】
図１において、画素アレイ部３０のｍ行ｎ列の画素配列に対して、列方向に沿って信号線３１1〜３１n（以下、単に「信号線３１」と記述する場合もある）が画素列毎に配線されている。また、行方向に沿って制御線３２1〜３２m（以下、単に「制御線３２」と記述する場合もある）が画素行毎に配線されている。ここで、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言い、行方向とは画素行の画素の配列方向（即ち、水平方向）を言う。
【００２３】
信号線３１1〜３１nの各一端は、信号線駆動部４０の列に対応した各出力端に接続されている。信号線駆動部４０は、任意の階調を反映した信号電位Ｖsigを、対応する信号線３１に対して出力するように動作する。
【００２４】
図１では、制御線３２1〜３２mについて、１本の配線として示しているが、１本に限られるものではない。実際には、制御線３２1〜３２mは複数本の配線からなる。この制御線３２1〜３２mの各一端は、制御線駆動部５０の行に対応した各出力端に接続されている。制御線駆動部５０は、信号線駆動部４０から信号線３１1〜３１nに出力された、階調を反映した信号電位Ｖsigの画素２０に対する書き込み動作の制御を行う。
【００２５】
駆動タイミング発生部（ＴＧ；タイミングジェネレータ）６０は、信号線駆動部４０及び制御線駆動部５０に対して、これら駆動部４０，５０を駆動するための各種の駆動パルス（タイミング信号）を供給する。
【００２６】
［１−２．パネル断面構造］
図２は、液晶表示パネル（液晶表示装置）の断面構造の一例を示す断面図である。図２に示すように、液晶表示パネル１０Aは、所定の間隔をもって対向して設けられた２枚のガラス基板１１，１２と、これらガラス基板１１，１２間に封入された液晶層１３とを有する構成となっている。
【００２７】
一方のガラス基板１１の外側表面には偏光板１４が設けられ、内側表面には配向膜１５が設けられている。他方のガラス基板１２についても同様に、外側表面には偏光板１６が設けられ、内側表面には配向膜１７が設けられている。配向膜１５，１７は、液晶層１３の液晶分子群を一定方向に配列させるための膜である。この配向膜１５，１７としは、一般的に、ポリイミド膜が使用される。
【００２８】
また、他方のガラス基板１２には、画素電極１８及び対向電極１９が透明導電膜によって形成されている。本構造例の場合、画素電極１８は、櫛歯状に加工された例えば５本の電極枝１８Aを有し、これら電極枝１８Aの両端を連結部（図示せず）で連結した構造となっている。一方、対向電極１９は、電極枝１８Aよりも下側（ガラス基板１２側）に画素アレイ部３０の領域の全体を覆うように形成されている。
【００２９】
この櫛歯状の画素電極１８及び対向電極１９による電極構造により、電極枝１８Aと対向電極１９との間には、図２に破線で示すように、放射線状の電界が発生する。これにより、画素電極１８の上面側の領域に対しても、電界の影響を与えることができる。このため、画素アレイ部３０の領域全体に亘って、液晶層１３の液晶分子群を所望の配向方向に向けることができる。
【００３０】
［１−３．画素内セレクタ駆動方式］
上記構成の本適用例に係る液晶表示装置１０は、画素内セレクタ駆動方式を採用している。この画素内セレクタ駆動方式は、前にも述べたように、１つの画素（主画素）が複数の副画素からなるとき、主画素の単位で信号線を配線し、当該信号線を通して与えられる、階調を反映した信号電位を、複数の副画素に対して画素内セレクタ部によって順番に書き込む駆動方式である。
【００３１】
図１では、画素２０を副画素としたとき、副画素の単位で信号線３１が配線される基本的なシステム構成を示している。これに対して、画素内セレクタ駆動方式を採用する場合は、１つの画素（主画素）が例えば赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３原色の副画素２０R，２０G，２０Bによって構成されるとき、主画素の単位で信号線３１が配線されることになる。
【００３２】
図３は、画素内セレクタ駆動方式を採用する画素回路の基本的な構成例を示す回路図であり、図中、図１と同等部位には同一符号を付して示している。図３において、１つの画素（画素回路）２０は、例えば、Ｒ，Ｇ，Ｂの副画素２０R，２０G，２０Bによって構成されている。
【００３３】
赤色に対応する副画素２０Rは、液晶容量２１R及び容量素子２２Rを有する。液晶容量２１Rは、画素電極（図２の画素電極１８に相当）と当該画素電極に対向して形成される対向電極（図２の対向電極１９に相当）との間で画素（副画素）単位で発生する容量を意味する。液晶容量２１Rの対向電極には、コモン電位ＶCOMが全画素共通に与えられる。液晶容量２１Rの画素電極は、容量素子２２Rの一方の電極と電気的に共通に接続されている。
【００３４】
容量素子２２Rは、信号線３１から後述する書き込み動作によって書き込まれる、階調を反映した信号電位Ｖsigを保持する。以降、容量素子２２Rを保持容量２２Rと記述することとする。保持容量２２Rの他方の電極には、当該保持容量２２Rが保持する信号電位Ｖsigの基準となる電位（以下、「ＣＳ電位」と記述する）ＶCSが与えられる。このＣＳ電位ＶCSは、コモン電位ＶCOMとほぼ同電位に設定される。
【００３５】
同様に、緑色に対応する副画素２０Gは、液晶容量２１G及び保持容量２２Gを有し、青色に対応する副画素２０Bは、液晶容量２１B及び保持容量２２Bを有する。液晶容量２１G及び保持容量２２G、並びに、液晶容量２１B及び保持容量２２Bの接続関係は、基本的に、副画素２０Rの場合と同じである。
【００３６】
副画素２０R，２０G，２０Bからなる画素２０内には、信号線３１を通して与えられる、階調を反映した信号電位Ｖsigを、副画素２０R，２０G，２０Bに対して順番に書き込むためのセレクタ部（画素内セレクタ部）２３が設けられている。
【００３７】
セレクタ部２３は、副画素２０R，２０G，２０Bに対して共通に設けられた第１のスイッチ素子２３１、及び、副画素２０R，２０G，２０B毎に設けられた３つの第２のスイッチ素子２３２R，２３２G，２３２Bを有する構成となっている。
【００３８】
第１のスイッチ素子２３１は、一端が信号線３１に接続され、当該信号線３１を介して与えられる、階調を反映した信号電位Ｖsigを保持容量２２R／２２G／２２Bに書き込む動作の際にオン（閉）状態となる。すなわち、第１のスイッチ素子２３１は、オン状態になることによって信号電位Ｖsigを画素２０内に書き込む（取り込む）。第１のスイッチ素子２３１のオン／オフ制御は、制御信号ＧＡＴＥ1によって行われる。
【００３９】
第２のスイッチ素子２３２R，２３２G，２３２Bは、第１のスイッチ素子２３１の他端と副画素２０R，２０G，２０B（具体的には、液晶容量２１R，２１G，２１B）の画素電極との間に接続されている。すなわち、第２のスイッチ素子２３２R，２３２G，２３２Bは、各一端が第１のスイッチ素子２３１の他端に共通に接続され、各他端が副画素２０R，２０G，２０Bの各画素電極にそれぞれ接続されている。
【００４０】
第２のスイッチ素子２３２R，２３２G，２３２Bは、階調を反映した信号電位Ｖsigを保持容量２２R／２２G／２２Bに書き込む動作の際にオン状態となる。すなわち、第２のスイッチ素子２３２R，２３２G，２３２Bは、オン状態になることにより、第１のスイッチ素子２３１によって取り込まれた信号電位Ｖsigを保持容量２２R，２２G，２２Bに書き込む。第２のスイッチ素子２３２R，２３２G，２３２Bのオン／オフ制御は、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bによって行われる。
【００４１】
このように、画素２０内にセレクタ部２３を設けた画素内セレクタ駆動方式によれば、信号線３１を画素２０毎に１本、即ち、副画素２０R，２０G，２０Bに対して共通に１本配線すればよいため、副画素毎に１本ずつ配線する場合に比べて配線構造の簡略化を図ることができる。
【００４２】
ここで、セレクタ部２３において、副画素２０R，２０G，２０Bに対する信号電位Ｖsigの書き込みをより確実に行うには、前にも述べたように、副画素２０R，２０G，２０Bの各々に対する信号電位Ｖsigの書き込み期間をできるだけ長く確保（設定）するのがよい。書き込み期間をできるだけ長く確保するには、必然的に、第１のスイッチ素子２３１のオン期間を最大限に活用することになる。
【００４３】
そして、第１のスイッチ素子２３１のオン期間を最大限に活用する場合には、最後にオン／オフ駆動される第２のスイッチ素子２３２R／２３２G／２３２Bのオフタイミングが、第１のスイッチ素子２３１のオフタイミングと同じタイミングになる。例えば、第２のスイッチ素子２３２R，２３２G，２３２Bがその順番にオン／オフ駆動されるものとすると、最終のスイッチ素子２３２Bがオフするタイミングが、第１のスイッチ素子２３１がオフするタイミングと同じになる。
【００４４】
図４は、第１のスイッチ素子２３１のオン期間を最大限に活用する場合のタイミング関係を示すタイミング波形図である。
【００４５】
図４には、（Ａ）信号線３１の電位Ｖsig、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）制御信号ＧＡＴＥ2R、（Ｄ）制御信号ＧＡＴＥ2G、及び、（Ｅ）制御信号ＧＡＴＥ2Bをそれぞれ示している。図４には更に、（Ｆ）保持容量２２Rの保持電位ＰＩＸR、（Ｇ）保持容量２２Gの保持電位ＰＩＸG、及び、（Ｇ）保持容量２２Bの保持電位ＰＩＸBの波形をそれぞれ示している。
【００４６】
図４に示すように、第１のスイッチ素子２３１のオン期間を最大限に活用するには、第１のスイッチ素子２３１をオン／オフ制御する制御信号ＧＡＴＥ1のアクティブ期間（本例では、Ｈｉｇｈ期間）を、副画素２０R，２０G，２０B間で均等割り、即ち、３等分すればよい。そして、制御信号ＧＡＴＥ1のアクティブ期間を３等分することで、最終のスイッチ素子２３２Bをオン／オフ制御する制御信号ＧＡＴＥ2Bの非アクティブ状態への遷移タイミングが、制御信号ＧＡＴＥ1の非アクティブ状態への遷移タイミングと同じタイミングになる。
【００４７】
ところで、通常、スイッチ素子の制御電極と配線との間には寄生容量が存在する。スイッチ素子としては、一般的に、ＭＯＳトランジスタ等の電子スイッチが用いられる。第１のスイッチ素子２３１及び第２のスイッチ素子２３２R，２３２G，２３２Bとして例えばＭＯＳトランジスタを用いる場合、ＭＯＳトランジスタのゲート電極がスイッチ素子の制御電極となる。そして、ＭＯＳトランジスタのゲート電極と、ソース領域／ドレイン領域に電気的に繋がる配線との間に寄生容量が存在することになる。
【００４８】
このように、第２のスイッチ素子２３２R，２３２G，２３２Bの制御電極に寄生容量が付くと、保持容量２２R，２２G，２２Bに信号電位Ｖsigを書き込んだ後、第２のスイッチ素子２３２R，２３２G，２３２Bがオフするタイミングで容量カップリングが生ずる。そして、この寄生容量によるカップリングにより、保持容量２２R，２２G，２２Bに電位が飛び込むために、保持容量２２R，２２G，２２Bの各保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBが変動する。
【００４９】
具体的には、図４から明らかなように、先にオン／オフ動作を行う第２のスイッチ素子２３２R，２３２Gについては、第１のスイッチ素子２３１とオフタイミングが異なるために、保持容量２２R，２２Gの各保持電位ＰＩＸR，ＰＩＸGが電位ΔＶ１だけ若干低下する。このときの電位ΔＶ１は、第２のスイッチ素子２３２R，２３２Gの各制御電極に付く寄生容量によって決まる。
【００５０】
一方、最後にオン／オフ動作を行う第２のスイッチ素子２３２Bについては、第１のスイッチ素子２３１とオフタイミングが同じために、保持容量２２Bの保持電位ＰＩＸBが電位ΔＶ１よりも大きい電位ΔＶ２だけ大きく低下する。このときの電位ΔＶ２は、第１のスイッチ素子２３１の制御電極に付く寄生容量と、第２のスイッチ素子２３２Bの制御電極に付く寄生容量とによって決まる。
【００５１】
すなわち、最終の第２のスイッチ素子２３２Bと第１のスイッチ素子２３１とが同じタイミングでオン状態からオフ状態に遷移すると、最終書き込みが行われる副画素２０Bでは、２つのスイッチ素子２３１，２３２Bの寄生容量によってカップリング量が２倍程度になる。従って、最終書き込みが行われる副画素２０Bのカップリング量、即ち、保持容量２２Bの保持電位ＰＩＸBの変動量ΔＶ２が、それ以前に書き込みが行われる副画素２０R，２０Gのカップリング量、即ち、保持容量２２R，２２Gの各保持電位ＰＩＸR，ＰＩＸGの変動量ΔＶ１と異なる。
【００５２】
このように、保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBの変動量が複数の副画素２０R，２０G，２０B間で異なると、最終書き込みが行われる色の副画素２０Bでは、他の色の副画素２０R，２０Gに比べて、本来書き込まれるべき信号電位からの変動量が大きくなる。
【００５３】
周知の通り、液晶表示装置では、スイッチ素子（一般的に、信号電位Ｖsigを書き込む書込みトランジスタ）の制御電極に付く寄生容量によるカップリングに起因する保持電位ＰＩＸの変動量を、コモン電位ＶCOMを調整することによって補償するようにしている。具体的には、保持電位ＰＩＸの変動量に対応するオフセットをコモン電位ＶCOMに与えることによって当該変動量を補償するようにしている。
【００５４】
ここで、コモン電位ＶCOMは、前にも述べたように、液晶容量２１R，２１G，２１Bの対向電極に対して全画素共通に与えられる電位である。従って、コモン電位ＶCOMを調整することにより、保持容量２２R，２２Gの保持電位ＰＩＸR，ＰＩＸGの変動量ΔＶ１については補償できるとしても、保持容量２２Bの保持電位ＰＩＸBの変動量ΔＶ２については補償できないことになる。
【００５５】
これにより、先に信号電位Ｖsigの書き込み動作が行われる副画素２０R，２０Gについては所望の信号電位Ｖsigを書き込むことができるが、最後に信号電位Ｖsigの書き込み動作が行われる副画素２０Gについては所望の信号電位Ｖsigを書き込むことができない。その結果、赤色、緑色、青色の色バランスが崩れることになる。
【００５６】
＜２．実施形態に係る液晶表示装置の説明＞
画素内セレクタ駆動方式を採るに当たって、スイッチ素子の制御電極に付く寄生容量によるカップリングによって副画素に及ぶ条件が複数の副画素で同じになるようにするために為されたのが、以下に説明する、本発明の一実施形態に係る液晶表示装置である。
【００５７】
本実施形態の場合にも、一例として、１つの画素２０がＲ，Ｇ，Ｂの副画素２０R，２０G，２０Bによって構成されるものとして説明するが、Ｒ，Ｇ，Ｂの３原色の副画素の組み合わせに限られるものではない。すなわち、前にも述べたように、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光の副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光の少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００５８】
図５は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の画素の構成例を示す回路図であり、図中、図３と同等部位には同一符号を付して示している。
【００５９】
本実施形態に係る画素２０も、画素内セレクタ駆動方式を採用している。すなわち、副画素２０R，２０G，２０Bからなる画素２０内には、信号線３１を通して与えられる、階調を反映した信号電位Ｖsigを、副画素２０R，２０G，２０Bに対して順番に書き込むためのセレクタ部２３が設けられている。
【００６０】
セレクタ部２３は、副画素２０R，２０G，２０Bに対して共通に設けられた第１のスイッチ素子２３１、及び、副画素２０R，２０G，２０B毎に設けられた３つの第２のスイッチ素子２３２R，２３２G，２３２Bを有する構成となっている。
【００６１】
第１のスイッチ素子２３１は、一端が信号線３１に接続され、当該信号線３１を介して与えられる、階調を反映した信号電位Ｖsigを保持容量２２R／２２G／２２Bに書き込む動作の際にオン（閉）状態となる。すなわち、第１のスイッチ素子２３１は、オン状態となることによって信号電位Ｖsigを画素２０内に書き込む（取り込む）。第１のスイッチ素子２３１のオン／オフ制御は、制御信号ＧＡＴＥ1によって行われる。
【００６２】
第２のスイッチ素子２３２R，２３２G，２３２Bは、第１のスイッチ素子２３１の他端と副画素２０R，２０G，２０B（具体的には、液晶容量２１R，２１G，２１B）の画素電極との間に接続されている。すなわち、第２のスイッチ素子２３２R，２３２G，２３２Bは、各一端が第１のスイッチ素子２３１の他端に共通に接続され、各他端が副画素２０R，２０G，２０Bの各画素電極にそれぞれ接続されている。
【００６３】
第２のスイッチ素子２３２R，２３２G，２３２Bは、階調を反映した信号電位Ｖsigを保持容量２２R／２２G／２２Bに書き込む動作の際にオン状態となる。すなわち、第２のスイッチ素子２３２R，２３２G，２３２Bは、オン状態になることにより、第１のスイッチ素子２３１によって取り込まれた信号電位Ｖsigを保持容量２２R，２２G，２２Bに書き込む。第２のスイッチ素子２３２R，２３２G，２３２Bのオン／オフ制御は、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bによって行われる。
【００６４】
本実施形態に係る画素２０は、画素内セレクタ駆動方式を採用することに加えて、画像データを記憶するメモリを内蔵する構成を採っている。メモリを画素２０に内蔵することで、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。ここで、アナログ表示モードとは、画素２０の階調をアナログ的に表示するモードである。また、メモリ表示モードとは、メモリに記憶されている２値情報（論理“１”／“０”）に基づいて、画素２０の階調をデジタル的に表示するモードである。
【００６５】
メモリ表示モードの場合、メモリに保持されている情報を用いるため、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少なくて済む。
【００６６】
画素２０に内蔵するメモリとしては、ＳＲＡＭ(Static Random Access Memory)や、ＤＲＡＭ(Dynamic Random Access Memory)等の記憶素子を用いることができる。一般的に、ＳＲＡＭに比べて、ＤＲＡＭの方が、構造が簡単であることが知られている。但し、ＤＲＡＭは、データ保持のためにメモリをリフレッシュするリフレッシュ動作を行う必要がある。
【００６７】
本実施形態では、画素２０に内蔵するメモリとして、ＳＲＡＭに比べて構造が簡単なＤＲＡＭを用いる場合を例に挙げて説明するものとする。具体的には、本実施形態に係る画素２０は、副画素２０R，２０G，２０Bの各保持容量２２R，２２G，２２BをＤＲＡＭとして利用する構成を採っている。画素２０に内蔵するメモリとして、ＤＲＡＭを用いることにより、画素構造の簡略化を図ることができるため、画素２０の微細化を図る上でＳＲＡＭを用いる場合よりも有利となる。
【００６８】
本実施形態に係る画素２０は、画素内セレクタ駆動方式を実現するためのセレクタ部２３に加え、副画素２０R，２０G，２０Bの各保持容量２２R，２２G，２２BをＤＲＡＭとして利用するための極性反転部２４を有する構成となっている。極性反転部２４は、副画素２０R，２０G，２０Bに対して共通に設けられ、副画素２０R，２０G，２０Bの各保持容量２２R，２２G，２２Bに保持された信号電位の極性を反転して保持容量２２R，２２G，２２Bに再度書き込むことによってリフレッシュ動作を行う。
【００６９】
アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現するに当たって、図１に示す信号線駆動部４０は、任意の階調を反映した信号電位として、アナログ表示モードではアナログ電位Ｖsig、メモリ表示モードでは２値電位ＶXCSを、対応する信号線３１に対して出力するように動作する。また、信号線駆動部４０は、例えばメモリ表示モードの場合でも、画素２０内に保持する信号電位の論理レベルを入れ替える場合、必要な階調を反映した信号電位を対応する信号線３１に対して出力するように動作する。
【００７０】
このように、保持容量２２R，２２G，２２Bの保持電位の極性反転（論理反転）動作及びリフレッシュ動作を行うための極性反転部２４を備える画素回路にあっては、副画素２０R，２０G，２０Bに対して第１のスイッチ素子２３１を共通に設ける必要がある。何故なら、保持容量２２R，２２G，２２Bに信号電位を保持した状態において、保持容量２２R，２２G，２２Bに対して順番に極性反転動作及びリフレッシュ動作を行う必要があるからである。
【００７１】
セレクタ部２３において、第１のスイッチ素子２３１は、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２R，２２G，２２Bに書き込む第１の動作モードでオン状態となる。すなわち、第１のスイッチ素子２３１は、第１の動作モードでオン状態になることによって信号電位（Ｖsig／ＶXCS）を画素２０内に書き込む（取り込む）。
【００７２】
第１のスイッチ素子２３１は、保持容量２２R，２２G，２２Bの保持電位を読み出した後、当該保持電位の極性を極性反転部２４で反転し、その反転電位を保持容量２２R，２２G，２２Bに再度書き込む第２の動作モードではオフ状態になる。第１のスイッチ素子２３１のオン／オフ制御は、制御信号ＧＡＴＥ1によって行われる。
【００７３】
第２のスイッチ素子２３２R，２３２G，２３２Bは、第１の動作モード、第２の動作モードにおける保持容量２２R，２２G，２２Bからの保持電位の読み出し期間、及び、保持容量２２R，２２G，２２Bへの反転電位の再書き込み期間にオン状態となる。それ以外の期間では、第２のスイッチ素子２３２R，２３２G，２３２Bはオフ状態になる。第２のスイッチ素子２３２R，２３２G，２３２Bのオン／オフ制御は、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bによって行われる。
【００７４】
上述したように、画素内セレクタ駆動方式を採用する液晶表示装置において、本実施形態では、セレクタ駆動の際に最後にオン状態になる第２のスイッチ素子をオフ状態にした後に第１のスイッチ素子をオフ状態にする駆動を行う。より具体的には、Ｒ→Ｇ→Ｂの順番で第２のスイッチ素子２３２R，２３２G，２３２Bをオン／オフ駆動する場合には、最終の第２のスイッチ素子２３２Bをオフ状態にした後に第１のスイッチ素子２３１をオフ状態にする駆動を行う。この駆動は、駆動部である図１の制御線駆動部５０による駆動の下に実行される。
【００７５】
ここで、「最終の第２のスイッチ素子２３２Bをオフ状態にした後に第１のスイッチ素子２３１をオフ状態にする」ということは、第１のスイッチ素子２３１がオフするタイミングが最終の第２のスイッチ素子２３２Bがオフするタイミングと同じでないということである。従って、最終の第２のスイッチ素子２３２Bをオフ状態にした後、一定期間が経過してから第１のスイッチ素子２３１をオフ状態にする場合も含む。
【００７６】
このように、最終の第２のスイッチ素子２３２Bをオフ状態にした後に第１のスイッチ素子２３１をオフ状態にすることで、最終の第２のスイッチ素子２３２Bがオフするタイミングと第１のスイッチ素子２３１がオフするタイミングとが異なる。すなわち、第１のスイッチ素子２３１のオン期間内において、第２のスイッチ素子２３２R，２３２G，２３２Bが順番にオン／オフ動作を行う。
【００７７】
これにより、第２のスイッチ素子２３２R，２３２G，２３２Bのいずれのスイッチ素子のオフ時においても、スイッチ素子の制御電極に付く寄生容量によるカップリングによって複数の副画素２０R，２０G，２０Bに及ぶ条件がこれら副画素２０R，２０G，２０B間で同じなる。このことについて、図６のタイミング波形図を用いてより詳細に説明する。
【００７８】
図６は、本実施形態に係る液晶表示装置における画素回路の動作の説明に供するタイミング波形図である。
【００７９】
図６には、（Ａ）信号線３１の電位Ｖsig、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）制御信号ＧＡＴＥ2R、（Ｄ）制御信号ＧＡＴＥ2G、及び、（Ｅ）制御信号ＧＡＴＥ2Bをそれぞれ示している。図６には更に、（Ｆ）保持容量２２Rの保持電位ＰＩＸR、（Ｇ）保持容量２２Gの保持電位ＰＩＸG、及び、（Ｇ）保持容量２２Bの保持電位ＰＩＸBの波形をそれぞれ示している。
【００８０】
図６に示すように、Ｒ→Ｇ→Ｂの順番で第２のスイッチ素子２３２R，２３２G，２３２Bをオン／オフ駆動する場合において、最終の第２のスイッチ素子２３２Bをオフ状態にした後に第１のスイッチ素子２３１をオフ状態にするタイミング関係にある。具体的には、第２のスイッチ素子２３２B用の制御信号ＧＡＴＥ2BがＨｉｇｈレベルからＬｏｗレベルに遷移した後に、第１のスイッチ素子２３１用の制御信号ＧＡＴＥ1がＨｉｇｈレベルからＬｏｗレベルに遷移するタイミング関係にある。
【００８１】
このようなタイミング関係にすることにより、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bはいずれも、制御信号ＧＡＴＥ1のアクティブ期間（Ｈｉｇｈ期間）内において順番にＨｉｇｈレベルからＬｏｗレベルに遷移することになる。すなわち、第２のスイッチ素子２３２B用の制御信号ＧＡＴＥ2Bも、制御信号ＧＡＴＥ2R，ＧＡＴＥ2Gと同様に、制御信号ＧＡＴＥ1よりも先にＨｉｇｈレベルからＬｏｗレベルに遷移する。
【００８２】
このように、制御信号ＧＡＴＥ2Bが制御信号ＧＡＴＥ1よりも先にＨｉｇｈレベルからＬｏｗレベルに遷移するタイミング関係に設定することにより、寄生容量によるカップリングによって副画素２０R，２０G，２０Bに及ぶ条件がこれら副画素間で同じなる。すなわち、副画素２０R，２０G，２０Bのいずれにおいても、寄生容量によるカップリングに起因する、保持容量２２R，２２G，２２Bの各保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBの変動量が同じΔＶ１となる。
【００８３】
この副画素２０R，２０G，２０B間で同じ変動量ΔＶ１については、先述したコモン電位ＶCOMの調整技術により、変動量ΔＶ１に対応するオフセットをコモン電位ＶCOMに与えることによって変動量ΔＶ１を副画素２０R，２０G，２０B共通に補償することができる。これにより、副画素２０R，２０G，２０Bの各保持容量２２R，２２G，２２Bに所望の信号電位を保持できるため、寄生容量によるカップリングに起因して色バランスが崩れる、という問題を回避できる。
【００８４】
上記のタイミング関係に設定するには、制御信号ＧＡＴＥ1のアクティブ期間（Ｈｉｇｈ期間）の長さが決められているものとすると、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bの各アクティブ期間の長さが、図４の場合に比較して短くならざるを得ない。これは、第２のスイッチ素子２３２R，２３２G，２３２Bによる副画素２０R，２０G，２０Bに対する信号電位Ｖsigの書き込み期間の長さが、図４の場合に比較して若干短くなることを意味する。
【００８５】
但し、副画素２０R，２０G，２０Bに対する信号電位Ｖsigの書き込み期間の長さが若干短くなるデメリットに比較して、寄生容量によるカップリングの条件を副画素２０R，２０G，２０B間で同じにすることによって色バランスを確保できる効果の方が大きいと言える。
【００８６】
なお、本実施例では、メモリを内蔵する画素２０に適用した場合を例に挙げて説明したが、メモリを内蔵する画素２０への適用に限られるものではなく、本発明は、画素内セレクタ駆動方式を採用する画素２０全般に対して適用可能である。
【００８７】
本実施形態に係る液晶表示装置において、極性反転部２４としては、例えば、インバータ回路やラッチ回路を用いることができる。以下に、極性反転部２４についての具体的な実施例について説明する。
【００８８】
［２−１．実施例１］
図７は、実施例１に係る画素回路を示す回路図であり、図中、図５と同等部位には同一符号を付して示している。
【００８９】
実施例１に係る画素回路において、極性反転部２４Aは、インバータ回路２４１、第３のスイッチ素子２４２、及び、第４のスイッチ素子２４３を有する構成となっている。本実施例１では、第１のスイッチ素子２３１、第２のスイッチ素子２３２R，２３２G，２３２B、第３のスイッチ素子２４２、及び、第４のスイッチ素子２４３として、例えば薄膜トランジスタを用いている。
【００９０】
以下、これらのスイッチ素子２３１，２３２R，２３２G，２３２B，２４２，２４３を、スイッチングトランジスタ２３１，２３２R，２３２G，２３２B，２４２，２４３と記述することとする。ここでは、スイッチングトランジスタ２３１，２３２R，２３２G，２３２B，２４２，２４３としてＮｃｈＭＯＳトランジスタを用いているが、ＰｃｈＭＯＳトランジスタを用いることも可能である。
【００９１】
（回路構成）
図７において、セレクタ部２３の回路構成については、第１のスイッチ素子２３１及び第２のスイッチ素子２３２R，２３２G，２３２BがＭＯＳトランジスタに置き換わっているだけであり、基本的な構成は、図５の場合と同じである。
【００９２】
すなわち、第１のスイッチングトランジスタ２３１は、一方の主電極（ドレイン電極／ソース電極）が信号線３１に接続されている。そして、第１のスイッチングトランジスタ２３１は、制御信号ＧＡＴＥ1による制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を信号線３１から画素２０内に書き込む（取り込む）ときに導通状態となる。
【００９３】
第２のスイッチングトランジスタ２３２Rは、一方の主電極が液晶容量２１Rの画素電極及び保持容量２２Rの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Rは、赤色に対応する制御信号ＧＡＴＥ2Rによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Rに書き込むときに導通状態となる。
【００９４】
第２のスイッチングトランジスタ２３２Gは、一方の主電極が液晶容量２１Gの画素電極及び保持容量２２Gの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Gは、緑色に対応する制御信号ＧＡＴＥ2Gによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Gに書き込むときに導通状態となる。
【００９５】
第２のスイッチングトランジスタ２３２Bは、一方の主電極が液晶容量２１Bの画素電極及び保持容量２２Bの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Bは、青色に対応する制御信号ＧＡＴＥ2Bによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Bに書き込むときに導通状態となる。
【００９６】
極性反転部２４Aにおいて、インバータ回路２４１は、例えば、ＣＭＯＳインバータによって構成されている。具体的には、インバータ回路２４１は、電源電位ＶDDの電源ラインと電源電位ＶSSの電源ラインとの間に直列に接続されたＰｃｈＭＯＳトランジスタＱp1及びＮｃｈＭＯＳトランジスタＱn1によって構成されている。
【００９７】
ＰｃｈＭＯＳトランジスタＱp1及びＮｃｈＭＯＳトランジスタＱn1の各ゲート電極は共通に接続されてインバータ回路２４１の入力端となっている。この入力端は、第３のスイッチングトランジスタ２４２の他方の主電極に接続されている。また、ＰｃｈＭＯＳトランジスタＱp1及びＮｃｈＭＯＳトランジスタＱn1の各ドレイン電極は共通に接続されてインバータ回路２４１の出力端となっている。この出力端は、第４のスイッチングトランジスタ２４３の他方の主電極に接続されている。
【００９８】
上記構成のインバータ回路２４１は、後述するメモリ表示モードにおけるリフレッシュ動作の実行の際に、保持容量２２R，２２G，２２Bの各保持電位の極性を反転する、即ち、論理を反転する動作を行う。
【００９９】
第３のスイッチングトランジスタ２４２は、一方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続され、他方の主電極がインバータ回路２４１の入力端（即ち、ＭＯＳトランジスタＱp1，Ｑn1の各ゲート電極）に接続されている。そして、第３のスイッチングトランジスタ２４２は、制御信号ＳＲ1による制御の下に、信号線３１から階調を反映した信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【０１００】
第３のスイッチングトランジスタ２４２は更に、制御信号ＳＲ1による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの終了直前の一定期間において導通状態となる。因みに、第３のスイッチングトランジスタ２４２が導通状態にあるときに、ＤＲＡＭとして機能する保持容量２２R，２２G，２２Bの各保持電位が、第２のスイッチングトランジスタ２３２R，２３２G，２３２B及び第３のスイッチングトランジスタ２４２通してインバータ回路２４１の入力端に読み出される。
【０１０１】
第４のスイッチングトランジスタ２４３は、一方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続され、他方の主電極がインバータ回路２４１の出力端（即ち、ＭＯＳトランジスタＱp1，Ｑn1の各ドレイン電極）に接続されている。そして、第４のスイッチングトランジスタ２４３は、制御信号ＳＲ2による制御の下に、信号線３１から階調を反映した信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【０１０２】
第４のスイッチングトランジスタ２４３は更に、制御信号ＳＲ2による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの開始直後の一定期間において導通状態となる。因みに、第４のスイッチングトランジスタ２４３が導通状態にあるときに、インバータ回路２４１で極性が反転（論理が反転）された信号電位が、第４のスイッチングトランジスタ２４３及び第２のスイッチングトランジスタ２３２R，２３２G，２３２Bを通して保持容量２２R，２２G，２２Bに書き込まれる。
【０１０３】
（回路動作）
次に、上記構成の実施例１に係る画素回路、即ち、副画素２０R，２０G，２０Bの回路動作について、表示モード別に説明する。
【０１０４】
（１）アナログ表示モード
図８は、実施例１に係る画素回路のアナログ表示モードの動作説明に供するタイミング波形図である。図８には、（Ａ）信号線３１の電位、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）赤色に対応した制御信号ＧＡＴＥ2R、（Ｄ）緑色に対応した制御信号ＧＡＴＥ2G、（Ｅ）青色に対応した制御信号ＧＡＴＥ2B、及び、（Ｆ）制御信号ＳＲ1／ＳＲ2の各波形を示している。
【０１０５】
本例の場合、液晶容量２１R，２１G，２１Bの画素電極と対向電極との間に印加される電圧の極性が１水平期間（１Ｈ／１ライン）の周期で反転駆動される、即ち、ライン反転駆動される。周知の通り、液晶表示装置では、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化するのを防ぐために、コモン電位ＶCOMを中心にある周期にて液晶に対する印加電圧の極性を反転する交流駆動が行われる。
【０１０６】
この交流駆動として、本例ではライン反転駆動が行われる。このライン反転駆動を実現するために、信号線３１の電位である、階調を反映した信号電位の極性は、図８（Ａ）に示すように、１Ｈ周期で反転する。図８（Ａ）の波形において、Ｈｉｇｈ側電位はＶDD1であり、Ｌｏｗ側電位はＶSS1である。また、図８（Ａ）には、最大振幅ＶDD1−ＶSS1の場合の例を示している。実際には、信号線３１の電位は、階調に応じてＶDD1−ＶSS1の範囲内のいずれかの電位レベルをとる。
【０１０７】
制御信号ＧＡＴＥ1の波形を示す図８（Ｂ）において、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＧＡＴＥ1は、信号線３１から保持容量２２R，２２G，２２Bに対して、階調を反映した信号電位を書き込む書き込み期間においてＨｉｇｈ側電位ＶDD2になる。
【０１０８】
制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bの各波形を示す図８（Ｃ），（Ｄ），（Ｅ）においても、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bは、信号線３１から保持容量２２R，２２G，２２Bに対して、階調を反映した信号電位を書き込む書き込み期間、即ち、制御信号ＧＡＴＥ1がＨｉｇｈ側電位ＶDD2になる期間において、例えばＲ→Ｇ→Ｂの順番でＨｉｇｈ側電位ＶDD2になる。
【０１０９】
尚、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2BがＨｉｇｈ側電位ＶDD2になる期間は互いに重複しないように設定されている。また、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2BがＨｉｇｈ側電位ＶDD2になる各期間には、各色に対応する、階調を反映した信号電位Ｖsigが、図１の信号線駆動部４０から信号線３１に対して出力されることになる。
【０１１０】
制御信号ＳＲ1／ＳＲ2の波形を示す図８（Ｆ）においても、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＳＲ1／ＳＲ2は、アナログ表示モードでは常にＬｏｗ側電位はＶSS2の状態にある。
【０１１１】
（２）メモリ表示モード
メモリ表示モードでは、信号線３１から階調を反映した信号電位を保持容量２２R，２２G，２２Bに書き込む書き込み動作と、保持容量２２R，２２G，２２Bの保持電位をリフレッシュするリフレッシュ動作とが行われる。このうち、書き込み動作は、表示内容を変更する場合等に実行される動作である。なお、信号線３１から階調を反映した信号電位を保持容量２２R，２２G，２２Bに書き込む動作については、アナログ表示モードの場合と同じであるので、ここではその説明を省略する。
【０１１２】
図９は、実施例１に係る画素回路のメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図であり、１フレーム（１Ｆ）単位での駆動動作の関係を示している。
【０１１３】
図９には、（Ａ）制御信号ＧＡＴＥ2R、（Ｂ）制御信号ＧＡＴＥ2G、（Ｃ）制御信号ＧＡＴＥ2B、（Ｄ）制御信号ＳＲ1／ＳＲ2、及び、（Ｅ）ＣＳ電位ＶCSの各波形を示している。図９には更に、（Ｆ）保持容量２２Rに書き込む信号電位ＰＩＸR、（Ｇ）保持容量２２Gに書き込む信号電位ＰＩＸG、及び、（Ｈ）保持容量２２Bに書き込む信号電位ＰＩＸBの各波形を示している。
【０１１４】
図９のタイミング波形図から明らかなように、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bは、３フレーム周期でＨｉｇｈ側電位がパルス状に発生する。制御信号ＳＲ1／ＳＲ2は、１フレーム周期でＨｉｇｈ側電位がパルス状に発生する。ＣＳ電位ＶCSは、１フレーム周期で交互にＨｉｇｈ側電位とＬｏｗ側電位になる。
【０１１５】
また、図９（Ｆ），（Ｇ），（Ｈ）において、点線で示す波形がＣＳ電位ＶCSの波形であり、実線で示す波形が階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBの波形である。ＣＳ電位ＶCSの１フレーム周期での変化に伴って、階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBも１フレーム周期で変化するが、ＣＳ電位ＶCSと信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBとの電位関係は、３フレーム周期で変化する。
【０１１６】
すなわち、各色の保持容量２２R，２２G，２２Bの保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBに対する、極性反転動作及びリフレッシュ動作は３フレーム周期で実行される。勿論、前回の極性反転動作及びリフレッシュ動作から今回の極性反転動作及びリフレッシュ動作までは、副画素２０R，２０G，２０Bにおける電位関係が維持される。従って、本例の場合、保持容量２２R，２２G，２２Bには、リフレッシュレートが３フレーム周期になっても、階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBを保持できるだけの容量が求められる。
【０１１７】
尚、メモリ表示モードでは、制御信号ＧＡＴＥ1は常にＬｏｗ側電位の状態にある。これにより、第1のスイッチングトランジスタ２３１は非導通状態（スイッチ開状態）となって副画素２０R，２０G，２０Bの各々を信号線３１から電気的に切り離す。
【０１１８】
次に、１フレーム内での動作の詳細について説明する。図１０は、ある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。ここでは、緑色（Ｇ）の副画素２０Gの動作を例に挙げて説明するが、他の色の副画素２０R，２０Bについても同様の動作が行われる。
【０１１９】
図１０には、図９のフレームの境界部分における、（Ａ）信号線３１の電位、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）制御信号ＧＡＴＥ2G、（Ｄ）制御信号ＳＲ1、及び、（Ｅ）制御信号ＳＲ2の各波形を拡大した状態で表している。尚、図１０では、現フレームをフレームＮで表し、次フレームをフレームＮ＋１で表している。
【０１２０】
第２のスイッチングトランジスタ２３２Gの導通／非導通の制御を行う制御信号ＧＡＴＥ2Gは、現フレームＮの終了直前から次フレームＮ＋１の開始直後までの一定期間Ｈｉｇｈ側電位ＶDD2となる。第３のスイッチングトランジスタ２４２の導通／非導通の制御を行う制御信号ＳＲ1は、各フレームの終了直前に一定期間だけＨｉｇｈ側電位ＶDD2となる。第４のスイッチングトランジスタ２４３の導通／非導通の制御を行う制御信号ＳＲ2は、各フレームの開始直後に一定期間だけＨｉｇｈ側電位ＶDD2となる。
【０１２１】
制御信号ＧＡＴＥ2GがＨｉｇｈ側電位ＶDD2となることによって第２のスイッチングトランジスタ２３２Gが導通状態になるフレームの境界部分において、先ず、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2となることによって第３のスイッチングトランジスタ２６が導通状態になる。これにより、保持容量２２Gの保持電位ＰＩＸGが第２，第３のスイッチングトランジスタ２３２G，２４２を通して読み出され、インバータ回路２４１の入力端に与えられる。
【０１２２】
インバータ回路２４１は、保持容量２２Gから読み出された保持電位ＰＩＸGの極性（論理）を反転する。このインバータ回路２４１の作用により、Ｈｉｇｈ側電位ＶDD1の入力電位が、Ｌｏｗ側電位ＶSS1の出力電位に極性反転される。
【０１２３】
次フレームＮ＋１に入り、制御信号ＳＲ2がＨｉｇｈ側電位ＶDD2となることによって第４のスイッチングトランジスタ２４３が導通状態になる。これにより、インバータ回路２４１で極性反転（論理反転）された信号電位、即ち、インバータ回路２４１の出力電位が、第４，第２のスイッチングトランジスタ２４３，２３２Gを通して保持容量２２Gに書き込まれる。その結果、保持容量２２Gの保持電位ＰＩＸGの極性が反転する。この一連の動作により、保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作が実行される。
【０１２４】
そして、リフレッシュ動作では、大きな負荷容量を有する信号線３１の充放電は行われない。換言すれば、インバータ回路２４１及び各スイッチングトランジスタ２３１，２３２G，２４２，２４３の作用により、大きな負荷容量を有する信号線３１に対する充放電を行わずに、保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作を行うことができる。
【０１２５】
上述した保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作が、メモリ表示モードの間、３フレーム周期で繰り返して実行される。ここでは、副画素２０Gの場合を例に挙げて説明したが、以上の動作が、フレーム毎に、赤色表示に対応する副画素２０R、緑色表示に対応する副画素２０G、青色表示に対応する副画素２０Bについて順番に実行される。但し、その順番は任意である。
【０１２６】
以上説明した、実施例１に係る画素回路によれば、アナログ表示モードにもメモリ表示モードにも対応可能な液晶表示装置を実現できる。しかも、メモリ表示モードにおいて、保持容量２２R，２２G，２２BをＤＲＡＭとして利用しているために、メモリとしてＳＲＡＭを用いる場合に比べて画素構造の簡略化を図ることができる。従って、メモリとしてＳＲＡＭを用いる場合に比べて画素２０の微細化を図る上で有利となる。
【０１２７】
また、メモリ表示モードにおいては、画素２０と信号線３１とを基本的に電気的に接続する必要がない。すなわち、大きな負荷容量を有する信号線３１を充放電しなくても、ＤＲＡＭとして動作させる保持容量２２R，２２G，２２Bの各保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBをリフレッシュできる。従って、メモリ表示モードにおける消費電力を更に少なく抑えることができる。
【０１２８】
更に、実施例１に係る画素回路にあっても、最終の第２のスイッチングトランジスタ２３２Bをオフ状態にした後に第１のスイッチングトランジスタ２３１をオフ状態にすることで、次のような作用、効果を得ることができる。
【０１２９】
すなわち、第２のスイッチングトランジスタ２３２R，２３２G，２３２Bのいずれのオフ時においても、ゲート電極に付く寄生容量によるカップリングによって複数の副画素２０R，２０G，２０Bに及ぶ条件がこれら副画素間で同じなる。これにより、副画素２０R，２０G，２０Bの各保持容量２２R，２２G，２２Bに所望の信号電位を保持できるため、寄生容量によるカップリングに起因して色バランスが崩れる、という問題を回避できる。
【０１３０】
極性反転部２４Aとしてインバータ回路２４１を用いる実施例１に係る画素回路の場合には、インバータ回路２４１が例えば２つのＭＯＳトランジスタＱp1，Ｑn1からなる極めて簡単な回路構成であり、画素構造の簡略化を図ることができる。従って、実施例１に係る画素回路は、メモリとしてＳＲＡＭを用いる場合に比べて画素２０の微細化を図る上で有利となる。
【０１３１】
［２−２．実施例２］
図１１は、実施例２に係る画素回路を示す回路図であり、図中、図７と同等部位には同一符号を付して示している。
【０１３２】
実施例２に係る画素回路において、極性反転部２４Bは、ラッチ回路２４４、第３のスイッチ素子２４２、及び、第４のスイッチ素子２４３を有する構成となっている。本実施例２でも、スイッチ素子であるスイッチングトランジスタ２３１，２３２R，２３２G，２３２B，２４２，２４３として、例えば薄膜トランジスタを用いている。また、スイッチングトランジスタ２３１，２３２R，２３２G，２３２B，２４２，２４３としてＮｃｈＭＯＳトランジスタを用いているが、ＰｃｈＭＯＳトランジスタを用いることも可能である。
【０１３３】
（回路構成）
図１１において、セレクタ部２３の回路構成については、実施例１の場合と全く同じである。すなわち、第１のスイッチングトランジスタ２３１は、一方の主電極（ドレイン電極／ソース電極）が信号線３１に接続されている。そして、第１のスイッチングトランジスタ２３１は、制御信号ＧＡＴＥ1による制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を信号線３１から画素２０内に書き込む（取り込む）ときに導通状態となる。
【０１３４】
第２のスイッチングトランジスタ２３２Rは、一方の主電極が液晶容量２１Rの画素電極及び保持容量２２Rの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Rは、赤色に対応する制御信号ＧＡＴＥ2Rによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Rに書き込むときに導通状態となる。
【０１３５】
第２のスイッチングトランジスタ２３２Gは、一方の主電極が液晶容量２１Gの画素電極及び保持容量２２Gの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Gは、緑色に対応する制御信号ＧＡＴＥ2Gによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Gに書き込むときに導通状態となる。
【０１３６】
第２のスイッチングトランジスタ２３２Bは、一方の主電極が液晶容量２１Bの画素電極及び保持容量２２Bの一方の電極に共通に接続され、他方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続されている。そして、第２のスイッチングトランジスタ２３２Bは、青色に対応する制御信号ＧＡＴＥ2Bによる制御の下に、階調を反映した信号電位（Ｖsig／ＶXCS）を保持容量２２Bに書き込むときに導通状態となる。
【０１３７】
極性反転部２４Bにおいて、ラッチ回路２４４は、２つのＣＭＯＳインバータによって構成されている。具体的には、一方のＣＭＯＳインバータは、電源電位ＶDDの電源ラインと電源電位ＶSSの電源ラインとの間に直列に接続されたＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11によって構成されている。他方のＣＭＯＳインバータも同様に、電源電位ＶDDの電源ラインと電源電位ＶSSの電源ラインとの間に直列に接続されたＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12によって構成されている。
【０１３８】
ＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11の各ゲート電極は共通に接続されてラッチ回路２４４の入力端となっている。この入力端は、第３のスイッチングトランジスタ２４２の他方の主電極に接続されている。ＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12の各ゲート電極は共通に接続されてラッチ回路２４４の出力端となっている。この出力端は、第４のスイッチングトランジスタ２４３の他方の主電極に接続されている。
【０１３９】
また、ＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11の各ゲート電極は、制御トランジスタＱn13を介して、ＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12の各ドレイン電極に接続されている。ＰｃｈＭＯＳトランジスタＱp12及びＮｃｈＭＯＳトランジスタＱn12の各ゲート電極は直接、ＰｃｈＭＯＳトランジスタＱp11及びＮｃｈＭＯＳトランジスタＱn11の各ドレイン電極に接続されている。
【０１４０】
制御トランジスタＱn13は、制御信号ＳＲ3による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行の際に、ラッチ回路２４４を選択的に活性化状態にする。具体的には、制御トランジスタＱn13が導通状態のときに、２つのＣＭＯＳインバータからなるラッチ回路２４４が活性化状態となる。ラッチ回路２４４は活性化状態になることで、保持容量２２R，２２G，２２Bの保持電位についての極性反転動作及びリフレッシュ動作を行う。また、制御トランジスタＱn13が非導通状態のときは、２つのＣＭＯＳインバータはそれぞれ独立した増幅回路として動作する。
【０１４１】
第３のスイッチングトランジスタ２４２は、一方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続され、他方の主電極がラッチ回路２４４の入力端（即ち、ＭＯＳトランジスタＱp11，Ｑn11の各ゲート電極）に接続されている。そして、第３のスイッチングトランジスタ２４２は、制御信号ＳＲ1による制御の下に、信号線３１から信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【０１４２】
第３のスイッチングトランジスタ２４２は更に、制御信号ＳＲ1による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの終了直前の一定期間において導通状態となる。因みに、第３のスイッチングトランジスタ２４２が導通状態にあるときに、ＤＲＡＭとして機能する保持容量２２R，２２G，２２Bの各保持電位が、第２のスイッチングトランジスタ２３２R，２３２G，２３２B及び第３のスイッチングトランジスタ２４２通してラッチ回路２４４の入力端に読み出される。
【０１４３】
第４のスイッチングトランジスタ２４３は、一方の主電極が第１のスイッチングトランジスタ２３１の他方の主電極に接続され、他方の主電極がラッチ回路２４４の出力端（即ち、ＭＯＳトランジスタＱp12，Ｑn12の各ゲート電極）に接続されている。そして、第４のスイッチングトランジスタ２４３は、制御信号ＳＲ2による制御の下に、信号線３１から信号電位（Ｖsig／ＶXCS）を画素２０内に書き込むときに非導通状態となる。
【０１４４】
第４のスイッチングトランジスタ２４３は更に、制御信号ＳＲ2による制御の下に、メモリ表示モードにおけるリフレッシュ動作の実行時に、各フレームの開始直後の一定期間において導通状態となる。因みに、第４のスイッチングトランジスタ２４３が導通状態にあるときに、ラッチ回路２４４で極性が反転された信号電位が、第４のスイッチングトランジスタ２４３及び第２のスイッチングトランジスタ２３２R，２３２G，２３２Bを通して保持容量２２R，２２G，２２Bに書き込まれる。
【０１４５】
（回路動作）
次に、上記構成の実施例２に係る画素回路、即ち、副画素２０R，２０G，２０Bの回路動作について、表示モード別に説明する。
【０１４６】
（１）アナログ表示モード
図１２は、実施例２に係る画素回路のアナログ表示モードの動作説明に供するタイミング波形図である。図１２には、（Ａ）信号線３１の電位、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）赤色に対応した制御信号ＧＡＴＥ2R、（Ｄ）緑色に対応した制御信号ＧＡＴＥ2G、（Ｅ）青色に対応した制御信号ＧＡＴＥ2B、（Ｆ）制御信号ＳＲ1／ＳＲ2、及び、（Ｇ）制御信号ＳＲ3の各波形を示している。
【０１４７】
本例の場合、液晶容量２１R，２１G，２１Bの画素電極と対向電極との間に印加される電圧の極性が１水平期間（１Ｈ／１ライン）の周期で反転駆動される、即ち、ライン反転駆動される（交流駆動）。このライン反転駆動を実現するために、信号線３１の電位である、階調を反映した信号電位の極性は、図１２（Ａ）に示すように、１Ｈの周期で反転する。
【０１４８】
図１２（Ａ）に示す、階調を反映した信号電位の波形において、Ｈｉｇｈ側電位はＶDD1であり、Ｌｏｗ側電位はＶSS1である。また、図１２（Ａ）には、最大振幅ＶDD1−ＶSS1の場合の例を示している。実際には、信号線３１の電位は、階調に応じてＶDD1−ＶSS1の範囲内のいずれかの電位レベルをとる。
【０１４９】
制御信号ＧＡＴＥ1の波形を示す図１２（Ｂ）において、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＧＡＴＥ1は、信号線３１から保持容量２２R，２２G，２２Bに対して、階調を反映した信号電位を書き込む書き込み期間においてＨｉｇｈ側電位ＶDD2になる。
【０１５０】
制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bの各波形を示す図１２（Ｃ），（Ｄ），（Ｅ）においても、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bは、信号線３１から保持容量２２R，２２G，２２Bに対して、階調を反映した信号電位を書き込む書き込み期間、即ち、制御信号ＧＡＴＥ1がＨｉｇｈ側電位ＶDD2になる期間において、例えばＲ→Ｇ→Ｂの順番でＨｉｇｈ側電位ＶDD2になる。
【０１５１】
尚、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2BがＨｉｇｈ側電位ＶDD2になる期間は互いに重複しないように設定されている。また、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2BがＨｉｇｈ側電位ＶDD2になる各期間には、各色に対応する、階調を反映した信号電位Ｖsigが、図１の信号線駆動部４０から信号線３１に対して出力されることになる。
【０１５２】
制御信号ＳＲ1／ＳＲ2、制御信号ＳＲ3の波形を示す図１２（Ｆ），（Ｇ）においても、Ｈｉｇｈ側電位はＶDD2であり、Ｌｏｗ側電位はＶSS2である。アナログ表示モードにおいては、制御信号ＳＲ1／ＳＲ2は常にＬｏｗ側電位ＶSS2の状態にあり、制御信号ＳＲ3は常にＨｉｇｈ側電位ＶDD2の状態にある。
【０１５３】
（２）メモリ表示モード
メモリ表示モードでは、信号線３１から階調を反映した信号電位を保持容量２２R，２２G，２２Bに書き込む書き込み動作と、保持容量２２R，２２G，２２Bの保持電位をリフレッシュするリフレッシュ動作とが行われる。このうち、書き込み動作は、表示内容を変更する場合等に実行される動作である。なお、信号線３１から階調を反映した信号電位を保持容量２２R，２２G，２２Bに書き込む動作については、アナログ表示モードの場合と同じであるので、ここではその説明を省略する。
【０１５４】
図１３は、実施例２に係る画素回路のメモリ表示モードにおけるリフレッシュ動作の動作説明に供するタイミング波形図であり、１フレーム（１Ｆ）単位での駆動動作の関係を示している。
【０１５５】
図１３には、（Ａ）制御信号ＧＡＴＥ2R、（Ｂ）制御信号ＧＡＴＥ2G、（Ｃ）制御信号ＧＡＴＥ2B、（Ｄ）制御信号ＳＲ1／ＳＲ2、（Ｅ）制御信号ＳＲ3及び、（Ｄ）ＣＳ電位ＶCSの各波形を示している。図１３には更に、（Ｇ）保持容量２２Rに書き込む信号電位ＰＩＸR、（Ｈ）保持容量２２Gに書き込む信号電位ＰＩＸG、及び、（Ｉ）保持容量２２Bに書き込む信号電位ＰＩＸBの各波形を示している。
【０１５６】
図１３のタイミング波形図から明らかなように、制御信号ＧＡＴＥ2R，ＧＡＴＥ2G，ＧＡＴＥ2Bは、３フレーム周期でＨｉｇｈ側電位がパルス状に発生する。制御信号ＳＲ1／ＳＲ2は、１フレーム周期でＨｉｇｈ側電位がパルス状に発生する。制御信号ＳＲ3は、１フレーム周期でＬｏｗ側電位がパルス状に発生する。ＣＳ電位ＶCSは、１フレーム周期で交互にＨｉｇｈ側電位とＬｏｗ側電位になる。
【０１５７】
また、図１３（Ｆ），（Ｇ），（Ｈ）において、点線で示す波形がＣＳ電位ＶCSの波形であり、実線で示す波形が階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBの波形である。ＣＳ電位ＶCSの１フレーム周期での変化に伴って、階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBも１フレーム周期で変化するが、ＣＳ電位ＶCSと信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBとの電位関係は、３フレーム周期で変化する。
【０１５８】
すなわち、各色の保持容量２２R，２２G，２２Bの保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBに対する、極性反転動作及びリフレッシュ動作は３フレーム周期で実行される。勿論、前回の極性反転動作及びリフレッシュ動作から今回の極性反転動作及びリフレッシュ動作までは、副画素２０R，２０G，２０Bにおける電位関係が維持される。従って、本例の場合、保持容量２２R，２２G，２２Bには、リフレッシュレートが３フレーム周期になっても、階調を反映した信号電位ＰＩＸR，ＰＩＸG，ＰＩＸBを保持できるだけの容量が求められる。
【０１５９】
尚、メモリ表示モードでは、制御信号ＧＡＴＥ1は常にＬｏｗ側電位の状態にある。これにより、第1のスイッチングトランジスタ２３１は非導通状態（スイッチ開状態）となって副画素２０R，２０G，２０Bの各々を信号線３１から電気的に切り離す。
【０１６０】
次に、１フレーム内での動作の詳細について説明する。図１４は、ある走査線についてのメモリ表示モードにおける動作の説明に供するタイミング波形図である。ここでは、緑色（Ｇ）の副画素２０Gの動作を例に挙げて説明するが、他の色の副画素２０R，２０Bについても同様の動作が行われる。
【０１６１】
図１４には、図１３のフレームの境界部分における、（Ａ）信号線３１の電位、（Ｂ）制御信号ＧＡＴＥ1、（Ｃ）制御信号ＧＡＴＥ2G、（Ｄ）制御信号ＳＲ1、及び、（Ｅ）制御信号ＳＲ2の各波形を拡大した状態で表している。尚、図１４では、現フレームをフレームＮで表し、次フレームをフレームＮ＋１で表している。
【０１６２】
第２のスイッチングトランジスタ２３２Gの導通／非導通の制御を行う制御信号ＧＡＴＥ2Gは、現フレームＮの終了直前から次フレームＮ＋１の開始直後までの一定期間Ｈｉｇｈ側電位ＶDD2となる。第３のスイッチングトランジスタ２４２の導通／非導通の制御を行う制御信号ＳＲ1は、各フレームの終了直前に一定期間だけＨｉｇｈ側電位ＶDD2となる。第４のスイッチングトランジスタ２４３の導通／非導通の制御を行う制御信号ＳＲ2は、各フレームの開始直後に一定期間だけＨｉｇｈ側電位ＶDD2となる。
【０１６３】
ラッチ回路２４４の制御トランジスタＱn13の導通／非導通の制御を行う制御信号ＳＲ3は、基本的にＨｉｇｈ側電位ＶDD2をとるが、保持容量２２Gから階調を反映した信号電位ＰＩＸGの読み出しを開始する直前にＬｏｗ側電位ＶSS2となる。そして、一定時間が経過すると、制御信号ＳＲ3は再びＨｉｇｈ側電位ＶDD2をとる。この制御信号ＳＲ3のＨｉｇｈ側電位ＶDD2の期間は、現フレームＮにおいて、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2となる期間内となる。
【０１６４】
制御信号ＧＡＴＥ2GがＨｉｇｈ側電位ＶDD2となることによって第２のスイッチングトランジスタ２３２Gが導通状態になるフレームの境界部分において、先ず、制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2となることによって第３のスイッチングトランジスタ２６が導通状態になる。これにより、保持容量２２Gの保持電位ＰＩＸGが第２，第３のスイッチングトランジスタ２３２G，２４２を通して読み出され、ラッチ回路２４４の入力端に与えられる。
【０１６５】
制御信号ＳＲ1がＨｉｇｈ側電位ＶDD2となる期間、即ち、読出し期間において、制御信号ＳＲ3がＨｉｇｈ側電位ＶDD2となり、制御トランジスタＱn13が導通状態になることで、ラッチ回路２４４が活性化状態になる、即ち、ラッチ回路２４４のラッチ機能が有効化される。これにより、保持容量２２Gの保持電位ＰＩＸGが本来の信号電位に戻される、即ち、保持電位ＰＩＸGの論理振幅が回復される。この保持電位ＰＩＸGを論理振幅を回復する動作がリフレッシュ動作である。
【０１６６】
このリフレッシュ動作が終了すると、制御信号ＳＲ1が再びＬｏｗ側電位ＶSS2となることで、制御トランジスタＱn13が非導通状態になる。このとき、ＭＯＳトランジスタＱp12，Ｑn12からなるＣＭＯＳインバータの入力側には、現フレームＮの期間に保持容量２２Gから読み出され、ラッチ回路２４４で論理振幅が回復され、かつ、論理反転（極性反転）された、階調を反映した信号電位ＰＩＸGが現れる。
【０１６７】
次フレームＮ＋１に入り、制御信号ＳＲ2がＨｉｇｈ側電位ＶDD2となることで、第４のスイッチングトランジスタ２４３が導通状態になる。これにより、ラッチ回路２４４で論理振幅が回復され、かつ、論理反転された信号電位、即ち、ラッチ回路２４４の出力電位が、第４，第２のスイッチングトランジスタ２４３，２３２Gを通して保持容量２２Gに書き込まれる。その結果、保持容量２２Gの保持電位ＰＩＸGの極性が反転する。この一連の動作により、保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作が実行される。
【０１６８】
そして、リフレッシュ動作では、大きな負荷容量を有する信号線３１の充放電は行われない。換言すれば、インバータ回路２４１及び各スイッチングトランジスタ２３１，２３２G，２４２，２４３の作用により、大きな負荷容量を有する信号線３１に対する充放電を行わずに、保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作を行うことができる。
【０１６９】
上述した保持容量２２Gの保持電位ＰＩＸGの極性反転動作及びリフレッシュ動作が、メモリ表示モードの間、３フレーム周期で繰り返して実行される。ここでは、副画素２０Gの場合を例に挙げて説明したが、以上の動作が、フレーム毎に、赤色表示に対応する副画素２０R、緑色表示に対応する副画素２０G、青色表示に対応する副画素２０Bについて順番に実行される。但し、その順番は任意である。
【０１７０】
以上説明した、実施例２に係る画素回路の場合にも、実施例１に係る画素回路の場合と同様の作用、効果を得ることができる。すなわち、メモリ表示モードにおいて、保持容量２２R，２２G，２２BをＤＲＡＭとして利用しているために、メモリとしてＳＲＡＭを用いる場合に比べて画素構造の簡略化を図ることができる。従って、メモリとしてＳＲＡＭを用いる場合に比べて画素２０の微細化を図る上で有利となる。
【０１７１】
また、メモリ表示モードにおいては、画素２０と信号線３１とを基本的に電気的に接続する必要がない。すなわち、大きな負荷容量を有する信号線３１を充放電しなくても、ＤＲＡＭとして動作させる保持容量２２R，２２G，２２Bの各保持電位ＰＩＸR，ＰＩＸG，ＰＩＸBをリフレッシュできる。従って、メモリ表示モードにおける消費電力を更に少なく抑えることができる。
【０１７２】
更に、実施例２に係る画素回路にあっても、最終の第２のスイッチングトランジスタ２３２Bをオフ状態にした後に第１のスイッチングトランジスタ２３１をオフ状態にすることで、次のような作用、効果を得ることができる。
【０１７３】
すなわち、第２のスイッチングトランジスタ２３２R，２３２G，２３２Bのいずれのオフ時においても、ゲート電極に付く寄生容量によるカップリングによって複数の副画素２０R，２０G，２０Bに及ぶ条件がこれら副画素間で同じなる。これにより、副画素２０R，２０G，２０Bの各保持容量２２R，２２G，２２Bに所望の信号電位を保持できるため、寄生容量によるカップリングに起因して色バランスが崩れる、という問題を回避できる。
【０１７４】
また、極性反転部２４Aとしてラッチ回路２４４を用いる実施例２に係る画素回路の場合には、インバータ回路２４１を用いる実施例１に係る画素回路の場合に比べて、回路構成が若干複雑になるものの、極性反転した信号電位を保持できる利点がある。
【０１７５】
＜３．変形例＞
上記実施形態では、３つの副画素２０R，２０G，２０Bに対して１つの極性反転部２４（２４A，２４B）を共通に設ける例について説明したが、これらは一例に過ぎず、画素内セレクタ方式を採る表示装置全般に適用可能である。従って、実施例で述べたような極性反転部については本発明においては必須ではないし、あるいは又、１つの極性反転部２４を４つ以上の画素（副画素）間で共有する構成を採ること等も可能である。
【０１７６】
具体的には、カラー表示対応の液晶表示装置において、Ｒ，Ｇ，Ｂの副画素からなる単位画素について、例えば２つの単位画素間、即ち、６つの副画素間で１つの極性反転部２４を共有する構成等を採ることも可能である。１つの極性反転部２４を共有する画素（副画素）の数が多くなればなるほど、液晶表示パネル１０Aを構成する回路素子数を削減でき、その分だけ液晶表示パネル１０Aの歩留りを向上できる。
【０１７７】
＜４．適用例＞
以上説明した本発明による液晶表示装置は、電子機器に入力された映像信号、または、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図１５〜図１９に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
【０１７８】
このように、あらゆる分野の電子機器の表示装置として本発明による液晶表示装置を用いることにより、各種の電子機器における表示装置の高精細化及び電子機器の消費電力の低減に寄与できる。すなわち、先述した実施形態の説明から明らかなように、本発明による液晶表示装置は、画素内の保持容量をＤＲＡＭに利用することで、ＳＲＡＭを用いる場合に比べて画素構造を簡略化できるため、画素の微細化を図ることができる。しかも、画素内セレクタ駆動方式を採るに当たり、寄生カップリングによって副画素に及ぶ条件を複数の副画素間で同じにすることによって色バランスを保つことができる。このような理由から、各種の電子機器における表示装置の高精細化に寄与できるとともに、電子機器における表示装置の色再現性の向上を図ることができる。
【０１７９】
本発明による液晶表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部を囲むようにシーリング部（図示せず）が設けられ、このシーリング部を接着剤として透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１８０】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１８１】
図１５は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作製される。
【０１８２】
図１６は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１８３】
図１７は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１８４】
図１８は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１８５】
図１９は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
【符号の説明】
【０１８６】
１０…液晶表示装置、１０A…液晶表示パネル、２０…画素、２０R，２０G，２０B…副画素、２１，２１R，２１G，２１B…液晶容量、２２，２２R，２２G，２２B…容量素子（保持容量）、２３…セレクタ部、２４，２４A，２４B…極性反転部、３０…画素アレイ部、３１（３１1〜３１n）…信号線、３２（３２1〜３２m）…制御線、４０…信号線駆動部、５０…制御線駆動部、６０…駆動タイミング発生部、２３１…第１のスイッチ素子（スイッチングトランジスタ）、２３２R，２３２G，２３２B…第２のスイッチ素子（スイッチングトランジスタ）、２４１…インバータ回路、２４２…第３のスイッチ素子（スイッチングトランジスタ）、２４３…第４のスイッチ素子（スイッチングトランジスタ）、２４４…ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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