(57)【特許請求の範囲】
【請求項１】
半導体基板と、
外部から入力される電源を受ける上層配線と、
前記上層配線に接続され、前記上層配線よりも下の配線層に形成される第１の中間層配線と、
前記第１の中間層配線と接続され、前記第１の中間層配線よりも電流許容量が小さく、前記半導体基板上に形成される複数のトランジスタに前記電源を供給する第１の下層配線と、を有し、
前記第１の中間層配線は、前記半導体基板上に形成されたスイッチ回路を介して前記上層配線に接続される半導体装置。
【請求項２】
前記第１の中間層配線が配置される間隔は、前記第１の下層配線が配置される間隔よりも広い請求項１に記載の半導体装置。
【請求項３】
前記第１の中間層配線は第１の方向に延在し、前記上層配線は第１の方向と直交する第２の方向に延在し、前記スイッチ回路は、前記第１の中間層配線と前記上層配線との交点の近傍に配置される請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板は、前記スイッチ回路を介して前記電源が供給される第１のトランジスタが配置される第１の領域と、
前記スイッチ回路を介さずに前記電源が供給される第２のトランジスタが配置される第２の領域と、を有し、
前記第１の中間層配線は、前記第１のトランジスタに対して前記電源を供給する請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の下層配線と同一配線層であって、前記第１の下層配線とは分離して設けられる第２の下層配線を有し、
前記第２の下層配線は、前記上層配線から供給される前記電源を前記第２のトランジスタに対して供給する請求項４に記載の半導体装置。
【請求項６】
前記第１の中間層配線と同一の配線層であって、前記第１の中間層配線とは分離して設けられる第２の中間層配線を有し、
前記第２の中間層配線は、前記上層配線と前記第２の下層配線とに前記スイッチ回路を介すことなく接続される請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にスイッチ回路によって電源供給が制御される回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、高集積化を実現するためにトランジスタ等の半導体素子の微細化が進められている。しかしながら、トランジスタの微細化を進めることで、トランジスタにおけるリーク電流が無視できないほどに大きくなってきた。そこで、電源配線と回路を構成するトランジスタとの間にスイッチ回路（例えば、スイッチトランジスタ）を設け、回路の停止時に発生するリーク電流の低減を行うことが行われている。このような電源制御の方法が特許文献１に開示されている。
【０００３】
特許文献１では、電源制御対象の回路に接続される下層配線と外部から電源供給を受ける上層配線との間にスイッチトランジスタを設ける。そして、回路を停止させる場合は、スイッチトランジスタをオフ状態として、下層配線と上層配線とを遮断状態とすることで、回路を構成するトランジスタに流れるリーク電流を低減する。
【特許文献１】特開２００７−９５７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、下層配線が複数ある場合、下層配線毎にスイッチトランジスタを設ける必要がある。また、一般的に、下層配線は、多くの電流を流した場合、エレクトロマイグレーションが発生し、配線の切断故障が発生するおそれがある。そのため、特許文献１では、スイッチトランジスタの配置間隔を大きくすることができない。つまり、特許文献１に開示された方法では、スイッチトランジスタを狭い配置間隔で、かつ、下層配線毎に設ける必要がある。このようなことから、特許文献１では、スイッチトランジスタの間の狭い領域に回路を配置しなければならず、回路のレイアウトの自由度が低くなる問題がある。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置の一態様は、半導体基板と、前記半導体基板上に形成されるトランジスタに電源を供給する第１の下層配線と、前記第１の下層配線層に接続され、前記第１の下層配線よりも電流許容量の大きい第１の中間層配線と、前記第１の中間層配線よりも上層に配置され、外部から入力される電源を受ける前記上層配線と、を有し、前記第１の中間層配線は、前記半導体基板上に形成されたスイッチ回路を介して前記上層配線に接続されるものである。
【０００６】
本発明にかかる半導体装置によれば、第１の下層配線よりも電流許容量の大きな第１の中間層配線を介して第１の下層配線に電源を供給する。そのため、スイッチトランジスタの配置間隔を第１の下層配線の間隔によらず設けることができる。つまり、スイッチトランジスタの間に広い領域を設け、回路を構成するトランジスタのレイアウトの自由度を向上させることができる。
【発明の効果】
【０００７】
本発明にかかる半導体装置によれば、スイッチトランジスタを介して電源が供給される回路素子のレイアウトの自由度を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置の模式図を示す。図１に示すように、本実施の形態にかかる半導体装置は、Ｉ／Ｏ領域、第１の領域（例えば、電源制御領域）、第２の領域（例えば、常時電源供給領域）を有する。
【０００９】
Ｉ／Ｏ領域は、半導体装置における外部インタフェース回路が配置される領域である。外部インタフェース回路は、例えば、入出力回路及びパッドを有する。電源制御領域及び常時電源供給領域には、ともに半導体装置に実装される各種機能を実現する機能回路が配置される。本実施の形態では、機能回路は回路の最小機能を実現するセル（以下、スタンダードセルと称す）を組み合わせることで構成されるものとする。
【００１０】
また、電源制御領域は、スイッチ回路（以下、スイッチセルと称す）を有する。電源制御領域に配置されるスタンダードセルは、スイッチセルを介して電源が供給される。つまり、電源制御領域に配置されたスタンダードセルは、スイッチセルがオン状態の時には電源が供給されて動作可能な状態となり、スイッチセルがオフ状態の時には電源の供給が遮断されて停止状態となる。
【００１１】
一方、常時電源供給領域に配置されるスタンダードセルは、スイッチセルを介さずに外部から供給される電源がそのまま供給される。つまり、常時電源供給領域に配置されるスタンダードセルは、半導体装置に外部から電源が供給されている期間は常に電源が供給される。
【００１２】
ここで、図２に、図１に示すＩＩ−ＩＩ線に沿った半導体装置の断面図の模式図を示す。図２に示すように、半導体装置は、半導体基板１と半導体基板１の上層に設けられる複数の配線層を有する。図２に示す例では、配線層を７層としたが、本発明を実施するに当たり、配線層の層数は任意に設定できる。
【００１３】
半導体基板１において常時電源供給領域に相当する領域には、半導体装置内に設けられるスタンダードセルを構成するトランジスタ（図２では単にセルと表記した）が形成され、電源制御領域に相当する領域にはスタンダードセル及びスイッチセルＳＷが形成される。
【００１４】
また、配線層のうち７層目配線層と６層目配線層に設けられる配線（以下、上層配線と称す）は、半導体装置の回路形成領域（電源制御領域と常時電源供給領域とを含む領域）の全体に亘って形成される。この上層配線は、Ｉ／Ｏ領域に設けられる電源パッドに接続され、外部から電源の供給を受ける。配線層のうち５層目配線層と４層目配線層に設けられる配線は、電源制御領域と常時電源供給領域とで分離して形成される。５層目配線層及び４層目配線層に設けられる配線のうち電源制御領域に設けられる配線を以下では、第１の中間層配線と称す。また、５層目配線層及び４層目配線層に設けられる配線のうち常時電源供給領域に設けられる配線を以下では、第２の中間層配線と称す。配線層のうち１層目配線層に設けられる配線は、電源制御領域と常時電源供給領域とで分離して形成される。１層目配線層に設けられる配線のうち電源制御領域に設けられる配線を以下では、第１の下層配線と称す。また、１層目配線層に設けられる配線のうち常時電源供給領域に設けられる配線を以下では、第２の下層配線と称す。
【００１５】
第１、第２の下層配線は、例えば、半導体装置のレイアウト工程における自動配置配線によってスタンダードセルと共に配置される配線であって、その線幅は主に製造工程で許容される最小線幅に従ったものとなる。また、第１、第２の下層配線は、第１、第２の中間層配線及び上層配線よりも配線の膜厚が薄く設定される。そのため、第１、第２の下層配線は、第１、第２の中間層配線及び上層配線よりも電流許容量が小さい。
【００１６】
そして、本実施の形態にかかる半導体装置においては、第１の中間層配線は、スイッチセルＳＷを介して上層配線と接続される。一方、第２の中間層配線は、スイッチセルＳＷを介することなく上層配線と接続される。また、第２の中間層配線と上層配線との間、及び第２の中間層配線と第２の下層配線との間は、ビア配線により接続される。第２の下層配線はコンタクト配線によりスタンダードセルと接続される。第１の中間層配線と第１の下層配線の間は、ビア配線により接続される。第１の下層配線はコンタクト配線によりスタンダードセルと接続される。上層配線とスイッチセルＳＷとの間、及び、第１の中間層配線とスイッチセルＳＷの間は、複数の配線層を貫通して形成されるスルービア配線に接続される。なお、上層配線とスイッチセルＳＷとの間、及び、第１の中間層配線とスイッチセルＳＷの間は、各配線層の間に形成されるビア配線を中継用配線により接続し、ビア配線と中継用配線を介して電気的に接続しても良い。
【００１７】
続いて、図１の電源制御領域及び常時電源供給領域を上面視した場合のレイアウトの模式図を図３に示し、本実施の形態にかかる半導体装置について詳細に説明する。なお、図３に置いては、上層配線として設けられる第８層配線、接地側配線及びブロック間配線の図示については省略した。
【００１８】
図３に示すように、上層配線は、電源制御領域と常時電源供給領域の区別無く連続して形成される。一方、第１の中間層配線は電源制御領域の上層に形成され、第２の中間層配線は常時電源供給領域の上層に形成され、第１の中間層配線と第２の中間層配線は互いに分離して設けられる。なお、第１、第２の中間層配線は、配線層を２層利用して形成される。例えば、第４層配線と第５層配線を利用して第１、第２の中間層配線を形成する場合、第４層に形成される配線と第５層に形成される配線を互いに直交する用に形成することで、第１、第２の中間層配線はメッシュ状に形成される。そして、このメッシュ状に配置された配線の間隔は、第１、第２の下層配線の間隔よりも広く設定されるものとする。また、第４層に形成される第１、第２の中間層配線と第５層に形成される第１、第２の中間層配線は、第４層と第５層を接続するビア配線により接続される。第１の下層配線は電源制御領域の上層に形成され、第２の下層配線は常時電源供給領域の上層に形成され、第１の下層層配線と第２の下層配線は互いに分離して設けられる。
【００１９】
ここで、本実施の形態にかかる半導体装置においては、第１の中間層配線は、スイッチセルＳＷを介して上層配線と接続される。これに対して、第２の中間層配線は、第６層と第５層とを接続するビア配線により接続される。なお、上層配線とスイッチセルＳＷとの間及び第１の中間層配線とスイッチセルＳＷとの間はスルービア配線により接続されるものとする。そして、第１の中間層配線及び第２の中間層配線は、それぞれ第１層と第４層とを接続するビア配線により接続される。
【００２０】
また、電源制御領域においてスイッチセルＳＷが配置されない領域は、セル配置領域となる。本実施の形態にかかる半導体装置においては、スイッチセルＳＷが第１の下層配線毎に設けられることがない。図３に示す例においてスイッチセルＳＷの上下にはスタンダードセルを配置可能な領域が確保される。そのため、本実施の形態にかかる半導体装置の電源瀬領領域においては、セル配置領域は複数のスイッチセルＳＷを跨ぐように設定することが可能になる。
【００２１】
ここで、本実施の形態にかかる半導体装置の電源制御領域及び常時電源供給領域における回路の模式図を図４に示す。図４では、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタとから構成されるインバータを一つのスタンダードセルの例として示した。
【００２２】
図４に示すように、電源制御領域では、外部から供給される電源ＶＤＤが供給される上層配線と第１の中間層配線はスイッチトランジスタＳＴｒを介して接続される。図４に示す例では、スイッチトランジスタＳＴｒを介して供給される電源をＶＳＤとし、第１の中間層配線にＶＳＤの符号を付した。そして、スタンダードセルは、接地電圧ＧＮＤが供給される接地配線と第１の中間層配線との間に接続される。なお、スイッチトランジスタＳＴｒのゲートには図示していない制御回路から制御信号ＣＮＴが与えられ、スイッチトランジスタＳＴｒは制御信号ＣＮＴによりオン状態とオフ状態が制御される。
【００２３】
一方、常時電源供給領域では、外部から供給される電源ＶＤＤが供給される上層配線と第２の中間層配線は配線を介して接続される。図４に示す例では、第２の中間層配線には、外部から供給される電源ＶＤＤがそのまま印加されるため、第２の中間層配線にＶＤＤの符号を付した。そして、スタンダードセルは、接地電圧ＧＮＤが供給される接地配線と第２の中間層配線との間に接続される。
【００２４】
また、電源制御領域のスタンダードセルを構成するトランジスタのうちＰＭＯＳトランジスタＭＰのバックゲートは第１の中間層配線に接続される。一方、スイッチトランジスタＳＴｒは、電源制御領域内のスタンダードセルが停止時状態の時にも動作する必要がある。そのため、スイッチトランジスタＳＴｒのバックゲートは上層配線に接続される。また、常時電源供給領域のスタンダードセルを構成するトランジスタのうちＰＭＯＳトランジスタＭＰのバックゲートは第２の中間層配線に接続される。なお、電源制御領域及び常時電源供給領域のいずれのスタンダードセルにおいてもＮＭＯＳトランジスタＭＮのバックゲートは接地側配線に接続される。
【００２５】
続いて、図４に示すスタンダードセルのレイアウトの一例を図５に示す。図５に示すレイアウトの例は、一つのスタンダードセルを示すものであり、半導体装置は、このスタンダードセルを並べることで各種の機能を実現する。図５に示すようにスタンダードセルは、ＰＭＯＳトランジスタＭＰが形成される領域にＮウェルを有する。そして、Ｎウェル上にＰＭＯＳトランジスタＭＰのソース／ドレイン領域となるＰ型の拡散層を設け、さらに、ソース／ドレイン領域の所定の位置にゲートが設けられる。一方、ＮＭＯＳトランジスタＭＮが形成される領域は半導体装置の基板領域と同一の導電型の半導体で形成されるＰウェルを有する。そして、Ｐウェル上にＰＭＯＳトランジスタＭＮのソース／ドレイン領域となるＮ型の拡散層を設け、さらに、ソース／ドレイン領域の所定の位置にゲートが設けられる。ここで、スタンダードセルとしてインバータを構成する場合、ＰＭＯＳトランジスタＭＰのゲートとＮＭＯＳトランジスタＭＮのゲートは連続した電極として形成することが可能である。
【００２６】
また、スタンダードセルは、ＰＭＯＳトランジスタＭＰ側の端部に電源側配線が設けられる。電源側配線は、ＰＭＯＳトランジスタＭＰのソース側の拡散層に接続される。また、スタンダードセルは、ＮＭＯＳトランジスタＭＮ側の端部に接地側配線が設けられる。接地側配線は、ＮＭＯＳトランジスタＭＮのソース側の拡散層に接続される。そして、ＰＭＯＳトランジスタＭＰのドレイン側の拡散層と、ＮＭＯＳトランジスタＭＮのドレイン側の拡散層とは、互いに素子間配線で接続される。なお、スタンダードセル内に設けられる電源側配線、接地側配線、素子間配線は、それぞれ第１の下層配線又は第２の下層配線である。
【００２７】
次いで、図４に示すスイッチトランジスタＳＴｒが設けられるスイッチセルＳＷのレイアウトの一例を図６に示す。図６に示すレイアウトの例は、一つのスイッチセルＳＷが２つのスイッチトランジスタにより構成される例を示すものである。また、本実施の形態においては、レイアウトの効率を向上させるために、一つのスイッチセルＳＷの大きさは、図５に示すスタンダードセルの４倍の大きさとした。また、スイッチトランジスタＳＷの大きさは、スタンダードセル内に形成されるトランジスタの６倍の大きさとした。
【００２８】
図６に示すようにスイッチセルＳＷは、電源側配線が上下方向の略中央に設けられる。そして、電源側配線の両側にスイッチトランジスタＳＴｒ１、ＳＴｒ２がそれぞれ設けられる。本実施の形態では、スイッチトランジスタＳＴｒ１、ＳＴｒ２は、ＰＭＯＳトランジスタで形成される。そのため、スイッチセルＳＷは、スイッチトランジスタＳＴｒ１、ＳＴｒ２が形成される領域にＮウェルを有する。Ｎウェル上には、スイッチトランジスタのソース／ドレイン領域となるＰ型の拡散層が設けられる。ソース／ドレイン領域の所定の位置にゲートが設けられる。図６に示す例では、一つのスイッチトランジスタあたり３つのゲートが示されている。
【００２９】
そして、スイッチトランジスタＳＴｒ１、ＳＴｒ２のソースに相当する拡散層には、上層配線に接続されるソース配線が設けられる。また、スイッチトランジスタＳＴｒ１、ＳＴｒ２のドレインに相当する拡散層には、第１の中間層配線に接続されるドレイン配線が設けられる。また、スイッチセルＳＷの上下の端部には、接地側配線が設けられる。スイッチセルＳＷのソース配線、ドレイン配線、電源側配線、接地側配線は、それぞれ第１の下層配線である。
【００３０】
本実施の形態にかかる半導体装置では、図５に示すスタンダードセル及び図６に示すスイッチセルＳＷを用いて構成されるが、各セルを配置するに当たり、電源が制御されるか否かに応じてスタンダードセル及びスイッチセルＳＷのウェル領域を分離する必要がある。ウェルの分離を行わない場合、スイッチセルＳＷにより電源を遮断しても、ウェルを介して、電源制御領域に電流が流れるおそれがある。そこで、本実施の形態にかかる半導体装置においてスタンダードセルを配置した場合のレイアウトの一例を図７に示す。図７に示す例では、図面を簡略化するために、スタンダードセル及びスイッチセルＳＷのウェル領域のみを示し、また、配線も第１、第２の下層配線のみとした。そして、本実施の形態にかかる半導体装置ではウェルの分離にＰウェルのみでウェルが形成されるフィルセルを用いる。
【００３１】
図７に示すように、スイッチセルＳＷは、電源制御領域内に設けられる。スイッチセルＳＷは、電源制御領域内においても、他のスタンダードセルとウェルが分離される。
【００３２】
また、Ｎウェルが図面の横方向に連続して形成される場合、電源制御領域と横方向に隣接する常時電源供給領域のスタンダードセルと電源制御領域のスタンダードセルのとの間にフィルセルを設ける。スイッチセルＳＷが、電源制御領域と横方向に隣接する常時電源供給領域と隣接する場合、スイッチセルＳＷと常時電源供給領域との間にフィルセルを設ける。
【００３３】
さらに、本実施の形態では、図面において電源制御領域の上下の領域にフィルセルを設ける。このフィルセルは、電源制御領域のＮウェルと常時電源制御領域のＮウェルとのスペーシングルールを満たすために設けられる。スペーシングルールとは、半導体装置の安定動作及び製造工程における歩留まりの向上を目的として、半導体装置のレイアウトにおける領域間の間隔の最小値を定義したものである。従って、フィルセルを設けることなくスペーシングルールを満たすことができる場合は、電源制御領域の上下に設けられるフィルセルは省略することも可能である。
【００３４】
半導体装置においては、電源制御領域内又は常時電源供給領域内において、それぞれ電源側配線（図７においてＶＤＤで示す配線及びＶＳＤで示す配線）と接地側配線（図７においてＧＮＤで示す配線）とが交互に設けられる。本実施の形態にかかる半導体装置では、接地側配線は、電源制御領域と常時電源供給領域とに亘って連続的に形成される。一方、電源側配線は、電源制御領域と常時電源供給領域との間で分断される。
【００３５】
上記説明より、本実施の形態にかかる半導体装置は、上層配線と第１の中間層配線との間にスイッチセルＳＷを設け、第１の中間層配線を介して第１の下層配線に電源を印加する。また、第１の中間層配線と第１の下層配線とは任意の間隔で設けられるビア配線によって接続される。このような配線構造とすることで、第１の下層配線に接続されるスタンダードセルで消費される電流は、一度第１の中間層配線に供給され、その後ビア配線を介してスタンダードセルに分配される。そのため、本実施の形態にかかる半導体装置では、スイッチトランジスタの配置間隔を第１の中間層配線の電流許容量に応じた間隔とすることができる。このとき、第１の中間層配線は、第１の下層配線よりも電流許容量が大きい。従って、本実施の形態にかかる半導体装置では、スイッチセルＳＷの配置間隔を広くすることができる。なお、本実施の形態にかかる半導体装置では、第１の中間層配線の配線間隔を第１の下層配線の配線間隔よりも広くすることで、スイッチセルＳＷの配置間隔を広くしている。
【００３６】
また、スイッチセルＳＷを構成するスイッチトランジスタは、一つでより多くの電流を流すことを可能とするためにはスタンダードセルを構成するトランジスタよりも大きくする必要がある。このとき、従来の半導体装置では、第１の下層配線毎にスイッチセルＳＷを設けていたため、スイッチセルＳＷ内に大きなスイッチトランジスタを形成するための領域を確保することができない問題があった。また、従来の半導体装置では、各スイッチセルの間の素子分離を行うために多くの素子分離領域を多く設ける必要があった。しかしながら、本実施の形態にかかる半導体装置では、複数のスイッチトランジスタの電流能力に相当する電流能力を有する大きなスイッチトランジスタを一つのスイッチセル内に形成することができる。そのため、本実施の形態では、スイッチトランジスタ間の素子分離に必要な無駄な領域を削減することができる。つまり、本実施の形態にかかる半導体装置は、一つのスイッチトランジスタの大きさを従来の半導体装置よりも効率良く大きくすることができる。
【００３７】
また、本実施の形態にかかる半導体装置では、半導体装置内の回路のうちスイッチセルによる電源制御の対象となっている回路に接続される第１の中間層配線及び第１の下層配線と、電源制御の対象となっていない回路に接続される第２の中間層配線及び第２の下層配線と、が電気的に分離されるように形成する。これにより、一つの半導体装置内の選択された領域のみを電源制御の対象とすることが可能になる。このような部分的な電源制御を実現することで、半導体装置の消費電力を効率良く低減することができる。また、本実施の形態にかかる半導体装置では、電源の供給状態が制御されるか否かに応じて適宜ウェル領域の分離を行っている。これにより、ウェルを介して停止状態の回路が形成される領域のウェルに電流が流れることを防止することができる。つまり、本実施の形態にかかる半導体装置は、従来の半導体装置よりもより消費電力を削減することが可能になる。
【００３８】
実施の形態２
実施の形態２は、電源制御領域に配置されるスタンダードセルを構成するＰＭＯＳトランジスタＭＰのバックゲートの接続先の変形例を示すものである。図８に実施の形態２における回路の回路図の一例を示す。図８に示す回路は、図４に示す回路と同様の機能を有する回路である。図８に示すように、図８に示す回路では、電源制御領域に配置されるスタンダードセルを構成するＰＭＯＳトランジスタＭＰのバックゲートの接続先が、上層配線ＶＤＤとなる。つまり、実施の形態２にかかる半導体装置では、スイッチトランジスタＳＴｒ、電源制御領域に配置されるＰＭＯＳトランジスタ、及び、常時電源供給領域に配置されるＰＭＯＳトランジスタは、いずれもバックゲートが同じ上層配線に接続される形態となる。一方、図８に示す回路においても、電源制御領域内のＰＭＯＳトランジスタＭＰのソースは、第１の中間層配線ＶＳＤに接続される。
【００３９】
ここで、実施の形態２にかかる半導体装置におけるスイッチセルＳＷ及び電源制御領域内のスタンダードセルのＮウェルのレイアウトについて説明する。実施の形態２では、スイッチトランジスタＳＴｒ及び電源制御領域に配置されるＰＭＯＳトランジスタは、いずれもバックゲートが上層配線に接続されるため、スイッチセルＳＷのＮウェルとスタンダードセルのＮウェルを接続することができる。図９にスイッチセルＳＷ及びスイッチセルＳＷの周囲に配置されるスタンダードセルのレイアウトの例を示す。
【００４０】
図９に示すように、実施の形態２にかかる半導体装置では、スイッチセルＳＷのＮウェルとスタンダードセルのＮウェルとは、連続して形成される。なお、図９に示されるスタンダードセル及びスイッチセルＳＷにおけるトランジスタのソース／ドレイン領域、ゲート、配線に関しては、図４及び図５に示したものと同一であるため、ここでは説明を省略する。
【００４１】
また、実施の形態２にかかる半導体装置では、スイッチトランジスタＳＴｒ、電源制御領域に配置されるＰＭＯＳトランジスタ、及び、常時電源供給領域に配置されるＰＭＯＳトランジスタは、いずれもバックゲートが同じ上層配線に接続される形態となるため、半導体装置全体のレイアウトにおいても、フィルセルを設けることなくスタンダードセルを配置することが可能である。この場合、電源制御領域の第１の中間層配線及び第１の下層配線とＰＭＯＳトランジスタのバックゲート用の配線とを独立して設ける必要がある。また、第１の中間層配線及び第１の下層配線は、第２の中間層配線及び第２の下層配線とは分離する必要がある。
【００４２】
ここで、図７に示す実施の形態１にかかる半導体装置のレイアウトに対応する実施の形態２にかかる半導体装置のレイアウトを図１０に示す。図１０に示すように、実施の形態２にかかる半導体装置では、フィルセルを配置することなくスタンダードセルが配置される。このとき、Ａで示す領域において、第１の下層配線のうち電源側配線となる配線ＶＳＤと第２の下層配線のうち電源側配線となる配線ＶＤＤは分離される。一方、実施の形態２においても、接地側配線は電源制御領域と常時電源供給領域とに亘って形成される。
【００４３】
また、図１０に示すように、実施の形態２では、電源制御領域のＮウェルと常時電源供給領域のＮウェルとが連続して形成されるレイアウトとなる。
【００４４】
なお、実施の形態２にかかる半導体装置においても、スペーシングルールを満たすためにフィルセルを配置する構成としても問題はない。
【００４５】
上記説明より、実施の形態２にかかる半導体装置では、電源制御領域内のＰＭＯＳトランジスタのバックゲートをスイッチトランジスタＳＴｒと同様に上層配線に接続することで、スイッチセルＳＷのＮウェルとスタンダードセルのＮウェルとを連続した領域として形成することができる。また、電源制御領域内のＰＭＯＳトランジスタのバックゲートを常時電源供給領域のＰＭＯＳトランジスタＭＰと同様に上層配線に接続することで、電源制御領域のスタンダードセルのＮウェルとスタンダードセルのＮウェルとを連続した領域として形成することができる。このようにフィルセルを用いることなくレイアウトを行うことで、実施の形態２にかかる半導体装置は、レイアウト効率を実施の形態１にかかる半導体装置よりも高めることができる。
【００４６】
また、実施の形態２にかかる半導体装置のように、電源制御領域内のＰＭＯＳトランジスタＭＰのバックゲート配線とソース配線（第１の中間層配線及び第１の下層配線）とを独立して設ける。これにより、スイッチトランジスタＳＴｒがオフ状態であっても、電源制御領域のＮウェルと常時電源供給領域のＮウェルは同電位となるため、２つの領域のＮウェルの間で電流が流れることはない。
【００４７】
また、トランジスタのリーク電流は、主にトランジスタのソースドレイン間に流れ、バックゲート領域にはほとんど流れない。そのため、実施の形態２にかかる半導体装置においても、トランジスタのリーク電流は、スイッチトランジスタＳＴｒによって抑制することができる。このとき、電源制御領域内のＰＭＯＳトランジスタのバックゲートに流れるリーク電流は、無視できる程に小さい。従って、実施の形態２にかかる半導体装置におけるリーク電流の抑制効果は、実施の形態１にかかる半導体装置とほぼ同等となる。
【００４８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、スイッチトランジスタは、ＮＭＯＳトランジスタによって実現することも可能である。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１にかかる半導体装置の模式図である。
【図２】図１におけるＩＩ−ＩＩ線に沿った半導体装置の断面の模式図である。
【図３】実施の形態１にかかる半導体装置のレイアウトを示す模式図である。
【図４】実施の形態１にかかる半導体装置内の回路の一例を示す回路図である。
【図５】実施の形態１にかかる半導体装置内に設けられるスタンダードセルのレイアウトの一例を示す図である。
【図６】実施の形態１にかかる半導体装置内に設けられるスイッチセルのレイアウトの一例を示す図である。
【図７】実施の形態１にかかる半導体装置のスタンダードセル及びスイッチセルのレイアウトの一例を示す図である。
【図８】実施の形態２にかかる半導体装置内の回路の一例を示す回路図である。
【図９】実施の形態２にかかる半導体装置内に設けられるスタンダードセル及びスイッチセルのレイアウトの一例を示す図である。
【図１０】実施の形態１にかかる半導体装置のスタンダードセル及びスイッチセルのレイアウトの一例を示す図である。
【符号の説明】
【００５０】
１    半導体基板
ＳＷ    スイッチセル
ＳＴｒ    スイッチトランジスタ
ＭＰ    ＰＭＯＳトランジスタ
ＭＮ    ＮＭＯＳトランジスタ
【図１】
0005519120.tif 000002
【図２】
0005519120.tif 000003
【図３】
0005519120.tif 000004
【図４】
0005519120.tif 000005
【図５】
0005519120.tif 000006
【図６】
0005519120.tif 000007
【図７】
0005519120.tif 000008
【図８】
0005519120.tif 000009
【図９】
0005519120.tif 000010
【図１０】
0005519120.tif 000011