(57)【特許請求の範囲】
【請求項１】
３端子コンデンサが、上下方向で対向する信号電極とグランド電極とを１対以上を包含するチップ体と、このチップ体の外面に形成され且つ上記信号電極の両端部のそれぞれに電気的に接続される第１及び第２の外部電極と、上記チップ体の外面に形成され且つ上記グランド電極の両端部のそれぞれに電気的に接続される第３及び第４の外部電極とを備える３端子コンデンサであって、上記チップ体を、平面視で正方形に形成すると共に、上記信号電極の両端部間の長さと上記グランド電極の両端部間の長さとをほぼ等しく設定し、上記信号電極の両端部を結ぶ直線と上記グランド電極の両端部を結ぶ直線とが、それぞれの直線のほぼ中心で直交するように、上記信号電極とグランド電極とを対向させて配設し、上記チップ体の外面に露出した信号電極の両端部に、上記第１及び第２の外部電極を接続させると共に、上記チップ体の外面に露出したグランド電極の両端部に、上記第３及び第４の外部電極を接続した３端子コンデンサであり、
回路基板の表面に、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有するＩＣを実装し、
上記３端子コンデンサを、上記回路基板の裏面で且つ上記ＩＣのほぼ真裏の位置に実装した３端子コンデンサ実装構造であって、
上記ＢＧＡ型端子を構成する少なくとも１つの最小正方形において、一方の対角線上の頂点に１対の電源端子をそれぞれ配すると共に、他方の対角線上の頂点に１対のグランド端子をそれぞれ配し、
上記回路基板に、上記ＢＧＡ型端子と接続した状態で、回路基板を垂直に貫通して裏面に露出する複数のビアホールを設け、
上記３端子コンデンサの信号電極の両端部に接続された上記第１及び第２の外部電極を、上記最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ電気的に接続すると共に、３端子コンデンサのグランド電極の両端部に接続された上記第３及び第４の外部電極を、上記最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ電気的に接続した３端子コンデンサ実装構造において、
上記第１〜第４のビアホールの各ビアホールは、回路基板裏面において、当該各ビアホールから第１〜第４のビアホールの辺方向外側に別々に延出した１対のパターンを通じて当該各ビアホールに最も近い１対のビアホールにそれぞれ接続されている、
ことを特徴とする３端子コンデンサ実装構造。
【請求項２】
請求項１に記載の３端子コンデンサ実装構造において、
上記３端子コンデンサが、上記信号電極の両端部を、上記チップ体の一方の対角線上で向き合う両角部にそれぞれ位置させると共に上記グランド電極の両端部を、他方の対角線上で向き合う両角部にそれぞれ位置させ、上記第１及び第２の外部電極を、チップ体の上記一方の両角部において、上記信号電極の両端部に電気的に接続させと共に、上記第３及び第４の外部電極を、チップ体の上記他方の両角部において、上記グランド電極の両端部に電気的に接続させた３端子コンデンサである、
ことを特徴とする３端子コンデンサ実装構造。
【請求項３】
請求項１に記載の３端子コンデンサ実装構造において、
上記３端子コンデンサが、上記信号電極の両端部を、上記チップ体の対向する両側面の中央にそれぞれ位置させると共に上記グランド電極の両端部を、他の対向する両側面の中央にそれぞれ位置させ、上記第１及び第２の外部電極を、チップ体の両側面の中央で、上記信号電極の両端部に電気的に接続させと共に、上記第３及び第４の外部電極を、チップ体の上記他の両側面の中央で、上記グランド電極の両端部に電気的に接続させた３端子コンデンサである、
ことを特徴とする３端子コンデンサ実装構造。
【請求項４】
請求項２又は請求項３に記載の３端子コンデンサ実装構造において、
上記３端子コンデンサが、
複数枚の第１の追加電極を、上記信号電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第１の追加電極の端部を、上記第１の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第１の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の上記一方端部に接続して構成した第１の追加電極群と、
複数枚の第２の追加電極を、上記信号電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第２の追加電極の端部を、上記第２の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第２の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の上記他方端部に接続して構成した第２の追加電極群と、
複数枚の第３の追加電極を、上記グランド電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第３の追加電極の端部を、上記第３の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第３の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の上記一方端部に接続して構成した第３の追加電極群と、
複数枚の第４の追加電極を、上記グランド電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第４の追加電極の端部を、上記第４の外部電極に接続し、且つ１本以上のビアホールによって、これら複数の第４の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の上記他方端部に接続して構成した第４の追加電極群とを設けた３端子コンデンサである、
ことを特徴とする３端子コンデンサ実装構造。
【請求項５】
請求項４に記載の３端子コンデンサ実装構造において、
上記３端子コンデンサが、
上記第１の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第１の外部電極の上端部又は下端部に接続することにより、当該第１の外部電極と上記第１の追加電極群とを並列に接続し、
上記第２の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第２の外部電極の上端部又は下端部に接続することにより、当該第２の外部電極と上記第２の追加電極群とを並列に接続し、
上記第３の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第３の外部電極の上端部又は下端部に接続することにより、当該第３の外部電極と上記第３の追加電極群とを並列に接続し、
上記第４の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第４の外部電極の上端部又は下端部に接続することにより、当該第４の外部電極と上記第４の追加電極群とを並列に接続した３端子コンデンサである、
ことを特徴とする３端子コンデンサ実装構造。
【請求項６】
請求項２，請求項２を引用する請求項４又は請求項２を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、
上記３端子コンデンサの大きさを、上記最小正方形の大きさとほぼ等しく設定し、
当該３端子コンデンサの第１及び第２の外部電極を、上記最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ接続すると共に、第３及び第４の外部電極を、上記最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ接続した、
ことを特徴とする３端子コンデンサ実装構造。
【請求項７】
請求項２，請求項２を引用する請求項４又は請求項２を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、
上記３端子コンデンサの大きさを、上記最小正方形の大きさよりも小さく設定し、
回路基板の裏面において、上記最小正方形の１対の電源端子に接続された第１及び第２のビアホールから所定長さの第１及び第２のランドをそれぞれ引き出すと共に、１対のグランド端子に接続された第３及び第４のビアホールから所定長さの第３及び第４のランドをそれぞれ引き出すことにより、上記３端子コンデンサの大きさとほぼ等しい正方形をこれら第１〜第４のランドで画成し、
当該３端子コンデンサの第１及び第２の外部電極を、第１及び第２のランドにそれぞれ接続すると共に、第３及び第４の外部電極を、第３及び第４のランドにそれぞれ接続した、
ことを特徴とする３端子コンデンサ実装構造。
【請求項８】
請求項３，請求項３を引用する請求項４又は請求項３を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、
３端子コンデンサの大きさを、上記最小正方形の大きさよりも大きく設定し、
当該３端子コンデンサの第１及び第２の外部電極を、上記最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ接続すると共に、第３及び第４の外部電極を、上記最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ接続した、
ことを特徴とする３端子コンデンサ実装構造。
【請求項９】
請求項３，請求項３を引用する請求項４又は請求項３を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、
上記３端子コンデンサの大きさを、各側面が第１〜第４のビアホールの辺方向外側に別々に延出した１対のパターンを通じて接続された上記１対のビアホールを通る大きさに設定すると共に、当該１対のビアホール間を回路基板裏面に形成したランドで連結し、
上記３端子コンデンサの第１の外部電極を、第１のビアホールの辺方向外側に別々に延出した上記１対のパターンの先端部間を連結したランド上に接続し、
上記第２の外部電極を、第２のビアホールの辺方向外側に別々に延出した上記１対のパターンの先端部間を連結したランド上に接続し、
上記第３の外部電極を、第３のビアホールの辺方向外側に別々に延出した上記１対のパターンの先端部間を連結したランド上に接続し、
上記第４の外部電極を、第４のビアホールの辺方向外側に別々に延出した上記１対のパターンの先端部間を連結したランド上に接続した、
ことを特徴とする３端子コンデンサ実装構造。
【請求項１０】
３端子コンデンサが、上下方向で対向する信号電極とグランド電極とを１対以上を包含するチップ体と、このチップ体の外面に形成され且つ上記信号電極の両端部のそれぞれに電気的に接続される第１及び第２の外部電極と、上記チップ体の外面に形成され且つ上記グランド電極の両端部のそれぞれに電気的に接続される第３及び第４の外部電極とを備え、上記チップ体を、平面視で正方形に形成すると共に、上記信号電極の両端部間の長さと上記グランド電極の両端部間の長さとをほぼ等しく設定し、上記信号電極の両端部を結ぶ直線と上記グランド電極の両端部を結ぶ直線とが、それぞれの直線のほぼ中心で直交するように、上記信号電極とグランド電極とを対向させて配設し、上記チップ体の外面に露出した信号電極の両端部に、上記第１及び第２の外部電極を接続させると共に、上記チップ体の外面に露出したグランド電極の両端部に、上記第３及び第４の外部電極を接続した３端子コンデンサであって、上記信号電極の両端部を、上記チップ体の一方の対角線上で向き合う両角部にそれぞれ位置させると共に上記グランド電極の両端部を、他方の対角線上で向き合う両角部にそれぞれ位置させ、上記第１及び第２の外部電極を、チップ体の上記一方の両角部において、上記信号電極の両端部に電気的に接続させと共に、上記第３及び第４の外部電極を、チップ体の上記他方の両角部において、上記グランド電極の両端部に電気的に接続させた３端子コンデンサであり、且つ当該３端子コンデンサが、複数枚の第１の追加電極を、上記信号電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第１の追加電極の端部を、上記第１の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第１の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の上記一方端部に接続して構成した第１の追加電極群と、複数枚の第２の追加電極を、上記信号電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第２の追加電極の端部を、上記第２の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第２の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の上記他方端部に接続して構成した第２の追加電極群と、複数枚の第３の追加電極を、上記グランド電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第３の追加電極の端部を、上記第３の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第３の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の上記一方端部に接続して構成した第３の追加電極群と、複数枚の第４の追加電極を、上記グランド電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第４の追加電極の端部を、上記第４の外部電極に接続し、且つ１本以上のビアホールによって、これら複数の第４の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の上記他方端部に接続して構成した第４の追加電極群とを設けた３端子コンデンサであり、
回路基板の表面に、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有するＩＣを実装し、上記３端子コンデンサを、上記回路基板の裏面で且つ上記ＩＣのほぼ真裏の位置に実装した３端子コンデンサ実装構造であって、上記ＢＧＡ型端子を構成する少なくとも１つの最小正方形において、一方の対角線上の頂点に１対の電源端子をそれぞれ配すると共に、他方の対角線上の頂点に１対のグランド端子をそれぞれ配し、上記回路基板に、上記ＢＧＡ型端子と接続した状態で、回路基板を垂直に貫通して裏面に露出する複数のビアホールを設け、上記３端子コンデンサの信号電極の両端部に接続された上記第１及び第２の外部電極を、上記最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ電気的に接続すると共に、３端子コンデンサのグランド電極の両端部に接続された上記第３及び第４の外部電極を、上記最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ電気的に接続した３端子コンデンサ実装構造において、
上記３端子コンデンサの第１ないし第４の外部電極を、回路基板の裏面に正方形状に配設された第１ないし第４のランドにそれぞれ載せて接続し、
上記複数の電源端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールと、上記複数のグランド端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールとを、上記第１ないし第４のランドで画成される正方形の内側に配し、
電源端子に接続された上記複数のビアホールのうち、第３のランドと第４のランドを結ぶ対角線を境に、第１のランド側に位置するビアホールを第１のパターンを通じて上記第１のランドに接続させると共に、第２のランド側に位置するビアホールを第２のパターンを通じて上記第２のランドに接続させ、
グランドに接続された上記複数のビアホールのうち、第１のランドと第２のランドを結ぶ対角線を境に、第３のランド側に位置するビアホールを第３のパターンを通じて上記第３のランドに接続させると共に、第４のランド側に位置するビアホールを第４のパターンを通じて上記第４のランドに接続させた、
ことを特徴とする３端子コンデンサ実装構造。
【請求項１１】
３端子コンデンサが、上下方向で対向する信号電極とグランド電極とを１対以上を包含するチップ体と、このチップ体の外面に形成され且つ上記信号電極の両端部のそれぞれに電気的に接続される第１及び第２の外部電極と、上記チップ体の外面に形成され且つ上記グランド電極の両端部のそれぞれに電気的に接続される第３及び第４の外部電極とを備え、上記チップ体を、平面視で正方形に形成すると共に、上記信号電極の両端部間の長さと上記グランド電極の両端部間の長さとをほぼ等しく設定し、上記信号電極の両端部を結ぶ直線と上記グランド電極の両端部を結ぶ直線とが、それぞれの直線のほぼ中心で直交するように、上記信号電極とグランド電極とを対向させて配設し、上記チップ体の外面に露出した信号電極の両端部に、上記第１及び第２の外部電極を接続させると共に、上記チップ体の外面に露出したグランド電極の両端部に、上記第３及び第４の外部電極を接続した３端子コンデンサであって、上記信号電極の両端部を、上記チップ体の対向する両側面の中央にそれぞれ位置させると共に上記グランド電極の両端部を、他の対向する両側面の中央にそれぞれ位置させ、上記第１及び第２の外部電極を、チップ体の両側面の中央で、上記信号電極の両端部に電気的に接続させと共に、上記第３及び第４の外部電極を、チップ体の上記他の両側面の中央で、上記グランド電極の両端部に電気的に接続させた３端子コンデンサであり、且つ当該３端子コンデンサが、複数枚の第１の追加電極を、上記信号電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第１の追加電極の端部を、上記第１の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第１の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の上記一方端部に接続して構成した第１の追加電極群と、複数枚の第２の追加電極を、上記信号電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第２の追加電極の端部を、上記第２の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第２の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の上記他方端部に接続して構成した第２の追加電極群と、複数枚の第３の追加電極を、上記グランド電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第３の追加電極の端部を、上記第３の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第３の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の上記一方端部に接続して構成した第３の追加電極群と、複数枚の第４の追加電極を、上記グランド電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第４の追加電極の端部を、上記第４の外部電極に接続し、且つ１本以上のビアホールによって、これら複数の第４の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の上記他方端部に接続して構成した第４の追加電極群とを設けた３端子コンデンサであり、
回路基板の表面に、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有するＩＣを実装し、上記３端子コンデンサを、上記回路基板の裏面で且つ上記ＩＣのほぼ真裏の位置に実装した３端子コンデンサ実装構造であって、上記ＢＧＡ型端子を構成する少なくとも１つの最小正方形において、一方の対角線上の頂点に１対の電源端子をそれぞれ配すると共に、他方の対角線上の頂点に１対のグランド端子をそれぞれ配し、上記回路基板に、上記ＢＧＡ型端子と接続した状態で、回路基板を垂直に貫通して裏面に露出する複数のビアホールを設け、上記３端子コンデンサの信号電極の両端部に接続された上記第１及び第２の外部電極を、上記最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ電気的に接続すると共に、３端子コンデンサのグランド電極の両端部に接続された上記第３及び第４の外部電極を、上記最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ電気的に接続した３端子コンデンサ実装構造において、
上記３端子コンデンサの第１ないし第４の外部電極を、回路基板の裏面に正方形状に配設された第１ないし第４のランドにそれぞれ載せて接続し、
上記複数の電源端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールと、上記複数のグランド端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールとを、上記第１ないし第４のランドで画成される正方形の内側に配し、
電源端子に接続された上記複数のビアホールのうち、第３のランドと第４のランドを結ぶ対角線を境に、第１のランド側に位置するビアホールを第１のパターンを通じて上記第１のランドに接続させると共に、第２のランド側に位置するビアホールを第２のパターンを通じて上記第２のランドに接続させ、
グランドに接続された上記複数のビアホールのうち、第１のランドと第２のランドを結ぶ対角線を境に、第３のランド側に位置するビアホールを第３のパターンを通じて上記第３のランドに接続させると共に、第４のランド側に位置するビアホールを第４のパターンを通じて上記第４のランドに接続させた、
ことを特徴とする３端子コンデンサ実装構造。
【請求項１２】
請求項１０又は請求項１１に記載の３端子コンデンサ実装構造において、
上記３端子コンデンサが、
上記第１の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第１の外部電極の上端部又は下端部に接続することにより、当該第１の外部電極と上記第１の追加電極群とを並列に接続し、
上記第２の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第２の外部電極の上端部又は下端部に接続することにより、当該第２の外部電極と上記第２の追加電極群とを並列に接続し、
上記第３の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第３の外部電極の上端部又は下端部に接続することにより、当該第３の外部電極と上記第３の追加電極群とを並列に接続し、
上記第４の追加電極群に設けられた上記ビアホールの他方端部を、延出させて、上記チップ体の上面上又は下面に位置する上記第４の外部電極の上端部又は下端部に接続することにより、当該第４の外部電極と上記第４の追加電極群とを並列に接続した３端子コンデンサである、
ことを特徴とする３端子コンデンサ実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＢＧＡ(Ball Grid Array)タイプのＩＣ（Integrated Circuit）を搭載した回路基板に設けられる３端子コンデンサ実装構造に関するものである。
【背景技術】
【０００２】
デジタルＩＣ等では、電流や電圧のオン，オフ動作が繰り返されるため、急激な間歇電流がＩＣの電源ラインに流れる。そして、この間歇電流が流れると、電源ライン及びグランドラインのインダクタンスや、ビアホールのインダクタンスによって、逆起電力が発生し、ＩＣに供給される電源電圧が上昇，下降を繰り返して、ノイズが発生することとなる。
このため、従来の技術では、バイパスコンデンサを、ＩＣの電源端子とグランド端子との間に介在させ、間歇電流の変化をこのバイパスコンデンサによって吸収することで、ノイズの発生を抑制している（例えば、特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２９７９６３号公報
【特許文献２】特開２００４−００６４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のノイズ対策技術では、ＩＣの電源端子に接続された電源端子接続用ビアホールとグランド端子に接続されたグランド端子接続用ビアホールとを、回路基板の裏面側まで引き出し、これら１対のビアホールの間にバイパス用の２端子コンデンサを接続した構成をとっている。
しかし、ＩＣは、数十もの電源端子やグランド端子を有しており、これらの電源端子及びグランド端子に接続するビアホールも数十対にも及ぶ。したがって、このような従来の技術では、バイパス用のコンデンサを非常に多くのビアホール対毎に設けることとなり。この結果、多くのコンデンサが必要となり、その分、部品点数が増え、ノイズ対策構造のコストアップに繋がるという問題があった。
【０００５】
この発明は、上述した課題を解決するためになされたもので、低コストで高精度のノイズ対策構造を達成することができる３端子コンデンサ実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明は、３端子コンデンサが、上下方向で対向する信号電極とグランド電極とを１対以上を包含するチップ体と、このチップ体の外面に形成され且つ信号電極の両端部のそれぞれに電気的に接続される第１及び第２の外部電極と、チップ体の外面に形成され且つグランド電極の両端部のそれぞれに電気的に接続される第３及び第４の外部電極とを備える３端子コンデンサであって、チップ体を、平面視で正方形に形成すると共に、信号電極の両端部間の長さとグランド電極の両端部間の長さとをほぼ等しく設定し、信号電極の両端部を結ぶ直線とグランド電極の両端部を結ぶ直線とが、それぞれの直線のほぼ中心で直交するように、信号電極とグランド電極とを対向させて配設し、チップ体の外面に露出した信号電極の両端部に、第１及び第２の外部電極を接続させると共に、チップ体の外面に露出したグランド電極の両端部に、第３及び第４の外部電極を接続した３端子コンデンサであり、回路基板の表面に、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有するＩＣを実装し、３端子コンデンサを、回路基板の裏面で且つＩＣのほぼ真裏の位置に実装した３端子コンデンサ実装構造であって、ＢＧＡ型端子を構成する少なくとも１つの最小正方形において、一方の対角線上の頂点に１対の電源端子をそれぞれ配すると共に、他方の対角線上の頂点に１対のグランド端子をそれぞれ配し、回路基板に、ＢＧＡ型端子と接続した状態で、回路基板を垂直に貫通して裏面に露出する複数のビアホールを設け、３端子コンデンサの信号電極の両端部に接続された第１及び第２の外部電極を、最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ電気的に接続すると共に、３端子コンデンサのグランド電極の両端部に接続された第３及び第４の外部電極を、最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ電気的に接続した３端子コンデンサ実装構造において、第１〜第４のビアホールの各ビアホールは、回路基板裏面において、当該各ビアホールから第１〜第４のビアホールの辺方向外側に別々に延出した１対のパターンを通じて当該各ビアホールに最も近い１対のビアホールにそれぞれ接続されている構成とした。
かかる構成により、第１〜第４のビアホールの各ビアホールに別体の１対のビアホールがそれぞれ接続され、ＩＣの電源端子に接続されたビアホールが３本単位の並列接続構造を成し、グランド端子に接続されたビアホールも３本単位の並列接続構造を成すので、ビアホールの断面積が３倍に増大し、その分インダクタンスが小さくなる。
【０００７】
請求項２の発明は、請求項１に記載の３端子コンデンサ実装構造において、３端子コンデンサが、信号電極の両端部を、チップ体の一方の対角線上で向き合う両角部にそれぞれ位置させると共にグランド電極の両端部を、他方の対角線上で向き合う両角部にそれぞれ位置させ、第１及び第２の外部電極を、チップ体の一方の両角部において、信号電極の両端部に電気的に接続させと共に、第３及び第４の外部電極を、チップ体の他方の両角部において、グランド電極の両端部に電気的に接続させた３端子コンデンサである構成とした。
【０００８】
請求項３の発明は、請求項１に記載の３端子コンデンサ実装構造において、３端子コンデンサが、信号電極の両端部を、チップ体の対向する両側面の中央にそれぞれ位置させると共にグランド電極の両端部を、他の対向する両側面の中央にそれぞれ位置させ、第１及び第２の外部電極を、チップ体の両側面の中央で、信号電極の両端部に電気的に接続させと共に、第３及び第４の外部電極を、チップ体の他の両側面の中央で、グランド電極の両端部に電気的に接続させた３端子コンデンサである構成とした。
【０００９】
請求項４の発明は、請求項２又は請求項３に記載の３端子コンデンサ実装構造において、３端子コンデンサが、複数枚の第１の追加電極を、信号電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第１の追加電極の端部を、第１の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第１の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の一方端部に接続して構成した第１の追加電極群と、複数枚の第２の追加電極を、信号電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第２の追加電極の端部を、第２の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第２の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の他方端部に接続して構成した第２の追加電極群と、複数枚の第３の追加電極を、グランド電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第３の追加電極の端部を、第３の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第３の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の一方端部に接続して構成した第３の追加電極群と、複数枚の第４の追加電極を、グランド電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第４の追加電極の端部を、第４の外部電極に接続し、且つ１本以上のビアホールによって、これら複数の第４の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の他方端部に接続して構成した第４の追加電極群とを設けた３端子コンデンサである構成とした。
【００１０】
請求項５の発明は、請求項４に記載の３端子コンデンサ実装構造において、３端子コンデンサが、第１の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第１の外部電極の上端部又は下端部に接続することにより、当該第１の外部電極と第１の追加電極群とを並列に接続し、第２の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第２の外部電極の上端部又は下端部に接続することにより、当該第２の外部電極と第２の追加電極群とを並列に接続し、第３の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第３の外部電極の上端部又は下端部に接続することにより、当該第３の外部電極と第３の追加電極群とを並列に接続し、第４の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第４の外部電極の上端部又は下端部に接続することにより、当該第４の外部電極と第４の追加電極群とを並列に接続した３端子コンデンサである構成とした。
【００１１】
請求項６の発明は、請求項２，請求項２を引用する請求項４又は請求項２を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、３端子コンデンサの大きさを、最小正方形の大きさとほぼ等しく設定し、当該３端子コンデンサの第１及び第２の外部電極を、最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ接続すると共に、第３及び第４の外部電極を、最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ接続した構成とする。
【００１２】
請求項７の発明は、請求項２，請求項２を引用する請求項４又は請求項２を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、３端子コンデンサの大きさを、最小正方形の大きさよりも小さく設定し、回路基板の裏面において、最小正方形の１対の電源端子に接続された第１及び第２のビアホールから所定長さの第１及び第２のランドをそれぞれ引き出すと共に、１対のグランド端子に接続された第３及び第４のビアホールから所定長さの第３及び第４のランドをそれぞれ引き出すことにより、３端子コンデンサの大きさとほぼ等しい正方形をこれら第１〜第４のランドで画成し、当該３端子コンデンサの第１及び第２の外部電極を、第１及び第２のランドにそれぞれ接続すると共に、第３及び第４の外部電極を、第３及び第４のランドにそれぞれ接続した構成とする。
【００１３】
請求項８の発明は、請求項３，請求項３を引用する請求項４又は請求項３を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、３端子コンデンサの大きさを、最小正方形の大きさよりも大きく設定し、当該３端子コンデンサの第１及び第２の外部電極を、最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ接続すると共に、第３及び第４の外部電極を、最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ接続した構成とする。
【００１４】
請求項９の発明は、請求項３，請求項３を引用する請求項４又は請求項３を引用する請求項５のいずれかに記載の３端子コンデンサ実装構造において、３端子コンデンサの大きさを、各側面が第１〜第４のビアホールの辺方向外側に別々に延出した１対のパターンを通じて接続された１対のビアホールを通る大きさに設定すると共に、当該１対のビアホール間を回路基板裏面に形成したランドで連結し、３端子コンデンサの第１の外部電極を、第１のビアホールの辺方向外側に別々に延出した１対のパターンの先端部間を連結したランド上に接続し、第２の外部電極を、第２のビアホールの辺方向外側に別々に延出した１対のパターンの先端部間を連結したランド上に接続し、第３の外部電極を、第３のビアホールの辺方向外側に別々に延出した１対のパターンの先端部間を連結したランド上に接続し、第４の外部電極を、第４のビアホールの辺方向外側に別々に延出した１対のパターンの先端部間を連結したランド上に接続した構成とする。
かかる構成により、側面中央の外部電極が第１〜第４のビアホールの辺方向外側に別々に延出した１対のパターンの先端部間を連結するランド上に接続される大きさの、３端子コンデンサを使用することができる。例えば、最小正方形の約７倍の面積をもつ３端子コンデンサを実装することができる。さらに、３端子コンデンサをランド上に半田付け等で実装することができるので、第１〜第４のビアホールの位置ずれ等が生じていても、３端子コンデンサを半田付け等で確実に実装することができる。
【００１５】
請求項１０の発明は、３端子コンデンサが、上下方向で対向する信号電極とグランド電極とを１対以上を包含するチップ体と、このチップ体の外面に形成され且つ信号電極の両端部のそれぞれに電気的に接続される第１及び第２の外部電極と、チップ体の外面に形成され且つグランド電極の両端部のそれぞれに電気的に接続される第３及び第４の外部電極とを備え、チップ体を、平面視で正方形に形成すると共に、信号電極の両端部間の長さとグランド電極の両端部間の長さとをほぼ等しく設定し、信号電極の両端部を結ぶ直線とグランド電極の両端部を結ぶ直線とが、それぞれの直線のほぼ中心で直交するように、信号電極とグランド電極とを対向させて配設し、チップ体の外面に露出した信号電極の両端部に、第１及び第２の外部電極を接続させると共に、チップ体の外面に露出したグランド電極の両端部に、第３及び第４の外部電極を接続した３端子コンデンサであって、信号電極の両端部を、チップ体の一方の対角線上で向き合う両角部にそれぞれ位置させると共にグランド電極の両端部を、他方の対角線上で向き合う両角部にそれぞれ位置させ、第１及び第２の外部電極を、チップ体の一方の両角部において、信号電極の両端部に電気的に接続させと共に、第３及び第４の外部電極を、チップ体の他方の両角部において、グランド電極の両端部に電気的に接続させた３端子コンデンサであり、且つ当該３端子コンデンサが、複数枚の第１の追加電極を、信号電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第１の追加電極の端部を、第１の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第１の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の一方端部に接続して構成した第１の追加電極群と、複数枚の第２の追加電極を、信号電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第２の追加電極の端部を、第２の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第２の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の他方端部に接続して構成した第２の追加電極群と、複数枚の第３の追加電極を、グランド電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第３の追加電極の端部を、第３の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第３の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の一方端部に接続して構成した第３の追加電極群と、複数枚の第４の追加電極を、グランド電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第４の追加電極の端部を、第４の外部電極に接続し、且つ１本以上のビアホールによって、これら複数の第４の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の他方端部に接続して構成した第４の追加電極群とを設けた３端子コンデンサであり、回路基板の表面に、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有するＩＣを実装し、３端子コンデンサを、回路基板の裏面で且つＩＣのほぼ真裏の位置に実装した３端子コンデンサ実装構造であって、ＢＧＡ型端子を構成する少なくとも１つの最小正方形において、一方の対角線上の頂点に１対の電源端子をそれぞれ配すると共に、他方の対角線上の頂点に１対のグランド端子をそれぞれ配し、回路基板に、ＢＧＡ型端子と接続した状態で、回路基板を垂直に貫通して裏面に露出する複数のビアホールを設け、３端子コンデンサの信号電極の両端部に接続された第１及び第２の外部電極を、最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ電気的に接続すると共に、３端子コンデンサのグランド電極の両端部に接続された第３及び第４の外部電極を、最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ電気的に接続した３端子コンデンサ実装構造において、３端子コンデンサの第１ないし第４の外部電極を、回路基板の裏面に正方形状に配設された第１ないし第４のランドにそれぞれ載せて接続し、複数の電源端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールと、複数のグランド端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールとを、第１ないし第４のランドで画成される正方形の内側に配し、電源端子に接続された複数のビアホールのうち、第３のランドと第４のランドを結ぶ対角線を境に、第１のランド側に位置するビアホールを第１のパターンを通じて第１のランドに接続させると共に、第２のランド側に位置するビアホールを第２のパターンを通じて第２のランドに接続させ、グランドに接続された複数のビアホールのうち、第１のランドと第２のランドを結ぶ対角線を境に、第３のランド側に位置するビアホールを第３のパターンを通じて第３のランドに接続させると共に、第４のランド側に位置するビアホールを第４のパターンを通じて第４のランドに接続させた構成とする。
かかる構成により、ＩＣの電源端子で生じた間歇電流は、ビアホールを通じて第１のパターン（第２のパターン）に至る。そして、間歇電流は、第１のパターン（第２のパターン）を流れて第１のランド（第２のランド）に至り、第１のランド（第２のランド）に接続された第１の外部電極（第２の外部電極）から第１の追加電極群（第２の追加電極群）や信号電極に入力する。
このとき、電源端子に接続されたビアホールのうちの少なくとも一部のビアホールが、第１ないし第４のランドで画成される正方形の内側に配されているので、これらのビアホールのうち、第１のランド（第２のランド）側に位置するビアホールを流れる間歇電流は、３端子コンデンサの真下に位置する当該ビアホールから第１のパターン（第２のパターン）を第１の外部電極（第２の外部電極）に向かって流れる。つまり、これらのビアホールからの間歇電流は、３端子コンデンサの外側方向に流れる。
そして、第１の外部電極（第２の外部電極）に入力した間歇電流は、第１の追加電極群（第２の追加電極群）の各第１の追加電極（第２の追加電極）上を３端子コンデンサの内側に向かって流れる。
したがって、正方形の内側のビアホールからの第１のパターン（第２のパターン）を流れる間歇電流の向きと各第１の追加電極（第２の追加電極）を流れる間歇電流の向きが逆になり、この結果、第１のパターン（第２のパターン）と第１の追加電極（第２の追加電極）との間に負の相互インダクタンスが発生し、第１のパターン（第２のパターン）と第１の追加電極（第２の追加電極）との総インダクタンスが減少することとなる。
一方、グランド電極からの間歇電流は、第３の追加電極群（第４の追加電極群）の各第３の追加電極（第３の追加電極）を流れて、第３の外部電極（第４の外部電極）に至る。そして、この間歇電流は、第３の外部電極（第４の外部電極）が接続されている第３のランド（第４のランド）を通じて第３のパターン（第４のパターン）を流れ、ビアホールを通じて、ＩＣのグランド端子に帰還される。
このとき、グランド電極からの間歇電流は、各第３の追加電極（第３の追加電極）上を第３の外部電極（第４の外部電極）に向かって、つまり、３端子コンデンサの外側に向かって流れる。
ところが、グランド端子に接続されたビアホールのういちの一部のビアホールが、第１ないし第４のランドで画成される正方形の内側に配されているので、第３の外部電極（第４の外部電極）からこれらのビアホールに向かって第３のパターン（第４のパターン）上を流れる間歇電流は、３端子コンデンサの内側方向に流れる。
したがって、各第３の追加電極（第３の追加電極）上を流れる間歇電流の向きとこれら第３のパターン（第４のパターン）上を流れる間歇電流の向きが逆になり、この結果、第３の追加電極（第４の追加電極）と第３のパターン（第４のパターン）との間に負の相互インダクタンスが発生し、第３の追加電極（第４の追加電極）と第３のパターン（第４のパターン）との総インダクタンスが減少することとなる。
【００１６】
請求項１１の発明は、３端子コンデンサが、上下方向で対向する信号電極とグランド電極とを１対以上を包含するチップ体と、このチップ体の外面に形成され且つ信号電極の両端部のそれぞれに電気的に接続される第１及び第２の外部電極と、チップ体の外面に形成され且つグランド電極の両端部のそれぞれに電気的に接続される第３及び第４の外部電極とを備え、チップ体を、平面視で正方形に形成すると共に、信号電極の両端部間の長さとグランド電極の両端部間の長さとをほぼ等しく設定し、信号電極の両端部を結ぶ直線とグランド電極の両端部を結ぶ直線とが、それぞれの直線のほぼ中心で直交するように、信号電極とグランド電極とを対向させて配設し、チップ体の外面に露出した信号電極の両端部に、第１及び第２の外部電極を接続させると共に、チップ体の外面に露出したグランド電極の両端部に、第３及び第４の外部電極を接続した３端子コンデンサであって、信号電極の両端部を、チップ体の対向する両側面の中央にそれぞれ位置させると共にグランド電極の両端部を、他の対向する両側面の中央にそれぞれ位置させ、第１及び第２の外部電極を、チップ体の両側面の中央で、信号電極の両端部に電気的に接続させと共に、第３及び第４の外部電極を、チップ体の他の両側面の中央で、グランド電極の両端部に電気的に接続させた３端子コンデンサであり、且つ当該３端子コンデンサが、複数枚の第１の追加電極を、信号電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第１の追加電極の端部を、第１の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第１の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の一方端部に接続して構成した第１の追加電極群と、複数枚の第２の追加電極を、信号電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第２の追加電極の端部を、第２の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第２の追加電極同士を接続すると共に、当該ビアホールの信号電極側を向く一方端部を、信号電極の他方端部に接続して構成した第２の追加電極群と、複数枚の第３の追加電極を、グランド電極の一方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第３の追加電極の端部を、第３の外部電極に接続し、且つ、１本以上のビアホールによって、これら複数の第３の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の一方端部に接続して構成した第３の追加電極群と、複数枚の第４の追加電極を、グランド電極の他方端部の真上又は真下のいずれか又は双方に等間隔で積層すると共に、これら第４の追加電極の端部を、第４の外部電極に接続し、且つ１本以上のビアホールによって、これら複数の第４の追加電極同士を接続すると共に、当該ビアホールのグランド電極側を向く一方端部を、グランド電極の他方端部に接続して構成した第４の追加電極群とを設けた３端子コンデンサであり、回路基板の表面に、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有するＩＣを実装し、３端子コンデンサを、回路基板の裏面で且つＩＣのほぼ真裏の位置に実装した３端子コンデンサ実装構造であって、ＢＧＡ型端子を構成する少なくとも１つの最小正方形において、一方の対角線上の頂点に１対の電源端子をそれぞれ配すると共に、他方の対角線上の頂点に１対のグランド端子をそれぞれ配し、回路基板に、ＢＧＡ型端子と接続した状態で、回路基板を垂直に貫通して裏面に露出する複数のビアホールを設け、３端子コンデンサの信号電極の両端部に接続された第１及び第２の外部電極を、最小正方形の１対の電源端子に接続された第１及び第２のビアホールにそれぞれ電気的に接続すると共に、３端子コンデンサのグランド電極の両端部に接続された第３及び第４の外部電極を、最小正方形の１対のグランド端子に接続された第３及び第４のビアホールにそれぞれ電気的に接続した３端子コンデンサ実装構造において、３端子コンデンサの第１ないし第４の外部電極を、回路基板の裏面に正方形状に配設された第１ないし第４のランドにそれぞれ載せて接続し、複数の電源端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールと、複数のグランド端子にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールとを、第１ないし第４のランドで画成される正方形の内側に配し、電源端子に接続された複数のビアホールのうち、第３のランドと第４のランドを結ぶ対角線を境に、第１のランド側に位置するビアホールを第１のパターンを通じて第１のランドに接続させると共に、第２のランド側に位置するビアホールを第２のパターンを通じて第２のランドに接続させ、グランドに接続された複数のビアホールのうち、第１のランドと第２のランドを結ぶ対角線を境に、第３のランド側に位置するビアホールを第３のパターンを通じて第３のランドに接続させると共に、第４のランド側に位置するビアホールを第４のパターンを通じて第４のランドに接続させた構成とする。
【００１７】
請求項１２の発明は、請求項１０又は請求項１１に記載の３端子コンデンサ実装構造において、３端子コンデンサが、第１の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第１の外部電極の上端部又は下端部に接続することにより、当該第１の外部電極と第１の追加電極群とを並列に接続し、第２の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第２の外部電極の上端部又は下端部に接続することにより、当該第２の外部電極と第２の追加電極群とを並列に接続し、第３の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第３の外部電極の上端部又は下端部に接続することにより、当該第３の外部電極と第３の追加電極群とを並列に接続し、第４の追加電極群に設けられたビアホールの他方端部を、延出させて、チップ体の上面上又は下面に位置する第４の外部電極の上端部又は下端部に接続することにより、当該第４の外部電極と第４の追加電極群とを並列に接続した３端子コンデンサである構成とした。
【発明の効果】
【００１８】
以上詳しく説明したように、請求項１〜請求項８の発明に係る３端子コンデンサ実装構造によれば、ＩＣと３端子コンデンサとの間のビアホールのインダクタンスを小さくすることができる。
【００１９】
そして、請求項９の発明によれば、通常の約７倍の面積をもつ３端子コンデンサを実装することができ、飛躍的な大容量化が可能となる。さらに、ビアホールの位置ずれ等が生じていても、３端子コンデンサを確実に実装することができ、その分、歩留まりの向上を図ることができる。
【００２０】
さらに、請求項１０〜請求項１２の発明によれば、ノイズ対策効果をさらに高めることができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の参考技術例に係る３端子コンデンサ実装構造を示す分解斜視図である。
【図２】図１の３端子コンデンサ実装構造に適用されるＩＣの端子配列を示すＩＣ裏面図である。
【図３】回路基板裏面のビアホールの配列を示す基板裏面図である。
【図４】３端子コンデンサ実装構造を示す概略断面図である。
【図５】３端子コンデンサの外観とＩＣの端子と回路基板のビアホールとの位置関係を示す概略斜視図である。
【図６】３端子コンデンサの平面図である。
【図７】３端子コンデンサの分解斜視図である。
【図８】信号電極を示す平面図である。
【図９】グランド電極を示す平面図である。
【図１０】３端子コンデンサ実装構造を模式的に示す電気回路図である。
【図１１】２端子コンデンサを接続した場合のビアホールの総インダクタンスを説明するための概略斜視図である。
【図１２】３端子コンデンサを接続した場合のビアホールの総インダクタンスを説明するための概略斜視図である。
【図１３】この発明の第１実施例に係る３端子コンデンサ実装構造に適用されるＩＣの端子配列を示す平面図である。
【図１４】回路基板のビアホール配列を示す平面図である。
【図１５】この発明の第２実施例に係る３端子コンデンサ実装構造の要部を示す部分拡大平面図である。
【図１６】３端子コンデンサの実装状態を示す部分拡大平面図である。
【図１７】この発明の第３実施例に係る３端子コンデンサ実装構造の要部である３端子コンデンサの外観図である。
【図１８】３端子コンデンサの平面図である。
【図１９】３端子コンデンサの分解斜視図である。
【図２０】信号電極を示す平面図である。
【図２１】グランド電極を示す平面図である。
【図２２】３端子コンデンサを実装した状態を示す概略平面図である。
【図２３】この発明の第４実施例に係る３端子コンデンサ実装構造の要部であるビアホール配列を示す平面図である。
【図２４】３端子コンデンサの実装方法を説明するための平面図である。
【図２５】この発明の第５実施例に係る３端子コンデンサ実装構造に適用される３端子コンデンサを透過して示す斜視図である。
【図２６】図２５の３端子コンデンサの分解斜視図である。
【図２７】図２５の矢視Ａ−Ａ断面図である。
【図２８】図２５の矢視Ｂ−Ｂ断面図である。
【図２９】３端子コンデンサを実装するためのランドとビアホールとの配置を示す平面図である。
【図３０】３端子コンデンサ実装構造を示す概略断面図である。
【図３１】信号電極に入力する電流を示す断面図である。
【図３２】信号電極への電流入力時における効果を説明するための部分拡大断面図である。
【図３３】グランド電極から出力する電流を示す断面図である。
【図３４】グランド電極からの電流出力時における効果を説明するための部分拡大断面図である。
【図３５】この発明の第６実施例に係る３端子コンデンサ実装構造に適用される３端子コンデンサの信号電極側を示す断面図である。
【図３６】３端子コンデンサのグランド電極側を示す断面図である。
【図３７】シミュレーションの結果を示す線図である。
【図３８】この発明の第７実施例に係る３端子コンデンサ実装構造に適用される３端子コンデンサを透過して示す斜視図である。
【図３９】３端子コンデンサを実装するためのランドと外部電極との位置関係を示す平面図である。
【図４０】３端子コンデンサの一変形例を内部を透過して示す平面図である。
【図４１】３端子コンデンサ実装構造の一変形例を平面図である。
【発明を実施するための形態】
【００２２】
以下、この発明の最良の形態について図面を参照して説明する。
【００２３】
（参考技術例）
図１は、この発明の参考技術例に係る３端子コンデンサ実装構造を示す分解斜視図であり、図２は、図１の３端子コンデンサ実装構造に適用されるＩＣの端子配列を示すＩＣ裏面図であり、図３は、回路基板裏面のビアホールの配列を示す基板裏面図であり、図４は、３端子コンデンサ実装構造を示す概略断面図である。
図１に示すように、この参考技術例の３端子コンデンサ実装構造は、ＩＣ１を回路基板２の表面２ａに実装し、３端子コンデンサ３−１を回路基板２の裏面２ｂに実装した構造を成す。
なお、図１においては、破線囲みＤで示すように、理解を容易にするため、回路基板２の裏面２ｂを逆にして３端子コンデンサ３−１の実装状態を明示した部分図を並記した。
【００２４】
ＩＣ１は、ＢＧＡ型端子配列を有する集積回路であり、その裏面１ａには、電源端子，グランド端子及び信号端子等の複数の端子が正方形の格子状に配列されている。
具体的には、図２に示すように、ＢＧＡ端子配列は、４つの端子で最小正方形Ａを画成し、複数の最小正方形Ａを整列させた形状をしている。図２において、電源端子１１，１２を白丸で示し、グランド端子１３，１４を黒丸で示した。各最小正方形Ａにおいては、１対の電源端子１１，１２が、最小正方形Ａの一方の対角線上の頂点に配され、１対のグランド端子１３，１４が他方の対角線上の頂点に配されている。
なお、技術上は、電源端子１１，１２とグランド端子１３，１４がこのように対角線上に配された最小正方形Ａが、ＢＧＡ端子配列を構成する複数の最小正方形Ａのうち、少なくとも１つあればよく、他の最小正方形Ａにおいては、電源端子１１，１２やグランド端子１３，１４がいかなる頂点に配されていてもよい。しかし、この参考技術例では、理解を容易にするため、全ての最小正方形Ａにおいて、電源端子１１，１２とグランド端子１３，１４が対角線上に配されているＢＧＡ端子配列のＩＣ１を適用した。
また、図面中において、最小正方形Ａや下記の最小正方形Ｂを実線で示しているが、実際にこの実線に該当する部材が存在するのではなく、最小正方形が端子１１〜１４やビアホール２１〜２４で画成されているに過ぎないことを、ここで述べておく。
【００２５】
図１に示すように、回路基板２は、ＩＣ１の電源端子１１，１２，グランド端子１３，１４と対応した数のビアホール２１〜２４を有している。
具体的には、図１及び図４に示すように、ビアホール２１〜２４は、ＢＧＡ端子配列と同配列の状態で、回路基板２の表面２ａから裏面２ｂに垂直に貫通している。そして、回路基板２の表面２ａに露出した部分が、ＩＣ１の電源端子１１，１２及びグランド端子１３，１４に接続されている。図中、白色で示すビアホール２１，２２は、電源端子１１，１２にそれぞれ接続され、黒色で示すビアホール２３，２４は、グランド端子１３，１４にそれぞれ接続されている。したがって、図３に示すように、これらのビアホール２１〜２４で構成される最小正方形Ｂも上記最小正方形Ａとほぼ同形である。
【００２６】
３端子コンデンサ３−１は、回路基板２の裏面２ｂで且つＩＣ１の真裏の位置に実装されている。
図５は、３端子コンデンサ３−１の外観とＩＣ１の端子と回路基板２のビアホールとの位置関係を示す概略斜視図であり、図６は、３端子コンデンサ３−１の平面図であり、図７は、３端子コンデンサ３−１の分解斜視図である。  
図５に示すように、３端子コンデンサ３−１は、チップ体３０と第１〜第４の外部電極としての外部電極４−１〜４−４とで構成されている。
具体的には、図６に示すように、チップ体３０は、平面視で正方形を成し、４つの角部３０ａ〜３０ｄに丸めが施されている。そして、図５に示すように、３端子コンデンサ３−１の大きさは、上記した最小正方形Ａの大きさとほぼ等しく設定されている。
このような外観の３端子コンデンサ３−１は、図７に示すように、積層型のコンデンサであり、信号電極３１とグランド電極３２とを絶縁層３３を介して積層した構造を成す。
図８は、信号電極３１を示す平面図であり、図９は、グランド電極３２を示す平面図である。
図８に示すように、信号電極３１は、絶縁層３３上の右下がり対角線上に形成され、その両端部３１ａ，３１ｂが絶縁層３３の両角部３０ａ，３０ｂに位置している。一方、グランド電極３２は、図９に示すように、絶縁層３３上の右上がり対角線上に形成され、その両端部３２ａ，３２ｂが絶縁層３３の両角部３０ｃ，３０ｄに位置している。したがって、信号電極３１の両端部３１ａ，３１ｂ間の長さｍ１とグランド電極３２の両端部３２ａ，３２ｂの長さｍ２とが等しい。また、図７に示すように、信号電極３１とグランド電極３２とを絶縁層３３を介して積層した状態では、１対の信号電極３１，グランド電極３２が、チップ体３０の上下方向で対向し、しかも、信号電極３１の両端部３１ａ，３１ｂを結ぶ直線ｍ１（図８参照）とグランド電極３２の両端部３２ａ，３２ｂを結ぶ直線ｍ２（図９参照）とが、それぞれの中心で直交する。
このようにして、チップ体３０には、対向する複数対の信号電極３１，グランド電極３２が組み付けられている。
【００２７】
また、外部電極４−１〜４−４は、図５及び図６に示すように、チップ体３０の外面にそれぞれ形成され、複数の信号電極３１の露出した両端部３１ａ，３１ｂ（図７参照）と複数のグランド電極３２の露出した両端部３２ａ，３２ｂ（同図参照）とに接続されている。
具体的には、図８に示すように、外部電極４−１，４−２は、各信号電極３１の両端部３１ａ，３１ｂに電気的に接続するように、絶縁層３３の両角部３０ａ，３０ｂにそれぞれ形成され、一方、外部電極４−３，４−４は、図９に示すように、グランド電極３２の両端部３２ａ，３２ｂに電気的に接続するように、絶縁層３３の両角部３０ｃ，３０ｄにそれぞれ形成されている。
【００２８】
かかる構成の３端子コンデンサ３−１は、図４及び図５に示すように、回路基板２の裏面２ｂの実装されており、外部電極４−１，４−２が第１及び第２のビアホールであるビアホール２１，２２に接続され、外部電極４−３，４−４が第３及び第４のビアホールであるビアホール２３，２４に接続されている。
具体的には、図５に示すように、外部電極４−１，４−２は、ビアホール２１，２２に接続されることで、ＩＣ１の電源端子１１，１２に電気的に接続されている。そして、外部電極４−３，４−４は、ビアホール２３，２４に接続されることで、ＩＣ１のグランド端子１３，１４に電気的に接続されている。この結果、両端部３１ａ，３１ｂが外部電極４−１，４−２に接続された信号電極３１がビアホール２１，２２を通じて、ＩＣ１の最小正方形Ａの１対の電源端子１１，１２に接続されると共に、両端部３２ａ，３２ｂが外部電極４−３，４−４に接続されたグランド電極３２がビアホール２３，２４を通じて、最小正方形Ａの１対のグランド端子１３，１４に接続された状態になり、これら対向する複数対の信号電極３１，グランド電極３２がコンデンサとして機能する。
【００２９】
次に、この参考技術例の３端子コンデンサ実装構造が示す作用及び効果について説明する。
図１０は、３端子コンデンサ実装構造を模式的に示す電気回路図である。
図１０に示すように、３端子コンデンサ３−１の外部電極４−１，４−２は、ビアホール２１，２２を通じてＩＣ１の電源端子１１，１２に接続されている。また、この外部電極４−１，４−２は、ＩＣ１の電源端子１１，１２に電源を供給する電源装置１００にも接続されている。
一方、外部電極４−３，４−４は、ビアホール２３，２４を通じてグランド端子１３，１４に接続されている。また、この外部電極４−３，４−４は、グランド１１０に接続されている。
【００３０】
電源を電源装置１００からＩＣ１に供給している際に、ＩＣ１のスイッチング動作等によって間歇電流が生じると、この電流は、電源端子１１，１２からビアホール２１，２２と外部電極４−１，４−２とを通じて、３端子コンデンサ３−１に流入する。この結果、信号電極３１と対向するグランド電極３２とに電圧が発生し、電流が、外部電極４−３，４−４とグランド端子１３，１４及びグランド１１０に繋がるビアホール２３，２４に流出され、３端子コンデンサ３−１がバイパスコンデンサとして機能する。
このとき、ビアホール２１〜２４のインダクタンスやバイパス用のコンデンサのインダクタンスが大きいと、間歇電流による逆起電力がこれらのインダクタンスの大きさに比例して大きくなり、多量のノイズ輻射が発生するおそれがある。
しかし、この参考技術例の３端子コンデンサ実装構造では、図４等に示したように、直線状のビアホール２１〜２４を貫通させて、ＩＣ１真裏の３端子コンデンサ３−１に実装する構造であるので、ビアホール２１〜２４を含むＩＣ１から３端子コンデンサ３−１迄の経路の長さが最短になっている。さらに、バイパス用のコンデンサとして残留インダクタンスが極めて少ない３端子コンデンサ３−１を使用している。したがって、ビアホール２１〜２４のインダクタンスやバイパス用の３端子コンデンサ３−１のインダクタンスが非常に小さい。この結果、ＩＣ１からの間歇電流の時間的変化とインダクタンスとの積によって生じる逆起電力も極めて低くなり、ノイズ輻射が少なくなる。
さらに、この参考技術例では、３端子コンデンサ３−１を実装しているので、図４に示したように、電源端子１１とグランド端子１３の対と、電源端子１２とグランド端子１４の対を１つのコンデンサで処理することができる。これに対して、上記した従来の技術では、電源端子１１とグランド端子１３の対に２端子コンデンサを接続すると共に、電源端子１２とグランド端子１４の対にも別の２端子コンデンサを接続する必要があり、部品点数が多くなってしまう。
【００３１】
最後に、この参考技術例の特徴的な作用及び効果について説明する。
図１１は、２端子コンデンサを接続した場合のビアホールの総インダクタンスを説明するための概略斜視図である。
２端子コンデンサをこの参考技術例のビアホール２１〜２４に接続してバイパスコンデンサとして使用するためには、図１１に示すように、１つ目の２端子コンデンサ５（５−１）の外部電極５１，５２をビアホール２１，２３に接続すると共に２つ目の２端子コンデンサ５（５−２）の外部電極５１，５２をビアホール２２，２４に接続する必要がある。
このような接続構造においては、ビアホール２１内の電流Ｉ１は、矢印で示すように、２端子コンデンサ５（５−１）を通じてビアホール２３に流出する。したがって、ビアホール２１，２３間では、同電位の電流Ｉ１が逆方向に流れるので、ビアホール２１，２３間には、負の相互インダクタンスＭ１３が生じる。このため、ビアホール２１，２３のインダクタンスをＬ１，Ｌ３とすると、電流が流れている際のビアホール２１，２３のインダクタンスは、Ｌ１＋Ｌ３−２×Ｍ１３となる。一方、ビアホール２２内の電流Ｉ２は、２端子コンデンサ５（５−２）を通じてビアホール２４に流出する。したがって、ビアホール２２，２４間では、同電位の電流Ｉ２が逆方向に流れるので、ビアホール２２，２４のインダクタンスをＬ２，Ｌ４とし、相互インダクタンスＭ２４すると、ビアホール２２，２４のインダクタンスは、Ｌ２＋Ｌ４−２×Ｍ２４となる。
したがって、２つの２端子コンデンサ５（５−１，５−２）をビアホール２１〜２４に接続した場合における、ビアホール２１〜２４の総インダクタンスは、Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ２４）である。
【００３２】
図１２は、３端子コンデンサを接続した場合のビアホールの総インダクタンスを説明するための概略斜視図である。
この参考技術例では、図１２に示すように、３端子コンデンサ３−１の外部電極４−１，４−２がビアホール２１，２２に接続されると共に外部電極４−３，４−４がビアホール２３，２４に接続されている。
このような接続構造においては、ビアホール２１内の電流Ｉ１は、実線の矢印で示すように、３端子コンデンサ３−１を通じてビアホール２３とビアホール２４とに流出する。したがって、ビアホール２１とビアホール２３，２４と間では、同電位の電流Ｉ１が逆方向に流れるので、ビアホール２１，２３間とビアホール２１，２４との間には、負の相互インダクタンスＭ１３，Ｍ１４がそれぞれ生じる。このため，電流が流れている際のビアホール２１，２３，２４のインダクタンスは、Ｌ１＋Ｌ３−２×Ｍ１３−２×Ｍ１４となる。一方、ビアホール２２内の電流Ｉ２も、二点鎖線の矢印で示すように、３端子コンデンサ３−１を通じてビアホール２３とビアホール２４とに流出する。したがって、ビアホール２２とビアホール２３，２４と間では、同電位の電流Ｉ２が逆方向に流れるので、ビアホール２２，２３間とビアホール２２，２４との間には、負の相互インダクタンスＭ２３，Ｍ２４がそれぞれ生じる。このため，電流が流れている際のビアホール２２，２３，２４のインダクタンスは、Ｌ２＋Ｌ３＋−２×Ｍ１３−２×Ｍ１４となる。
以上から、３端子コンデンサ３−１を通じて電流が流れる際のビアホール２１〜２４のビアホールの総インダクタンスは、Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）である。
これに対して、２端子コンデンサ５（５−１，５−２）を用いた場合のビアホール２１〜２４の総インダクタンスが、Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ２４）であったので、この参考技術例の３端子コンデンサ実装構造によれば、１つの３端子コンデンサを使用することにより、２つの２端子コンデンサを使用した場合のインダクタンスよりも小さくすることができ、その分部品点数の削減を図ることができる。しかも、低残留インダクタンスの３端子コンデンサ３−１を用いているので、２端子コンデンサを用いた場合に比べて、より一層のインダクタンスの低減化を図ることができる。
【００３３】
（実施例１）
次に、この発明の第１実施例について説明する。
図１３は、この発明の第１実施例に係る３端子コンデンサ実装構造に適用されるＩＣ１の端子配列を示す平面図であり、図１４は、回路基板のビアホール配列を示す平面図である。
この実施例は、ＩＣ１の最小正方形Ａの周囲の端子配列が、上記参考技術例と異なる。
上記参考技術例では、ＩＣ１の端子配列が、図２に示したように、電源端子１１，１２及びグランド端子１３，１４で画成される最小正方形Ａを敷き詰めた配列になっていたが、この実施例では、図１３及び図１３の囲みＣで示すように、最小正方形Ａの頂点の電源端子１１（１２）から辺ａ，ｂ（ｃ，ｄ）方向外側に、電源端子１１，１１（１２，１２）をそれぞれ配し、また、最小正方形Ａの頂点のグランド端子１３（１４）から辺ｂ，ｃ（ａ，ｄ）方向外側に、グランド端子１３，１３（１４，１４）をそれぞれ配した。すなわち、最小正方形Ａの各頂点において、３つの端子１１，１１，１１（１２，１２，１２〜１４，１４，１４）がＬ字状に配設されている。なお、符号１５は、電源端子やグランド端子以外の端子であり、例えば信号端子である。
【００３４】
そして、回路基板２の裏面２ｂに露出するビアホール２１〜２４の配列も、図１４に示すように、ＩＣ１の端子１１〜１４の配列に対応しているが、Ｌ字状に配された各ビアホール群２１，２１，２１（２２，２２，２２〜２４，２４，２４）がパターンによって接続されている。
具体的には、図１４の囲みＣ′に示すように、パターン２１ａ，２１ｂ（２２ａ，２２ｂ）を、最小正方形Ｂの頂点のビアホール２１（２２）から辺ａ，ｂ（ｃ，ｄ）方向外側に、別々に延出させて、延出先にあるビアホール２１，２１（２２，２２）に接続した。また、パターン２３ａ，２３ｂ（２４ａ，２４ｂ）を、最小正方形Ｂの頂点のビアホール２３（２４）から辺ｂ，ｃ（ａ，ｄ）方向外側に別々に延出させて、延出先にあるビアホール２３，２３（２４，２４）に接続した。なお、符号２５のビアホールは、上記端子１５に接続しているビアホールである。
【００３５】
かかる構成により、３本のビアホール２１（２２〜２４）がパターン２１ａ，２１ｂ（２２ａ，２２ｂ〜２４ａ，２４ｂ）によって並列に接続された構造になり、この結果、ＩＣ１の端子に接続されるビアホールの断面積が３倍に増大し、その分インダクタンスが小さくなる。
その他の構成、作用及び効果は、上記参考技術例と同様であるので、その記載は省略する。
【００３６】
（実施例２）
次に、この発明の第２実施例について説明する。
図１５は、この発明の第２実施例に係る３端子コンデンサ実装構造の要部を示す部分拡大平面図であり、図１６は、３端子コンデンサの実装状態を示す部分拡大平面図である。
この実施例は、小さな３端子コンデンサをも実装可能なビアホール構造を有する点が、上記第１実施例と異なる。
図１５に示すように、最小正方形Ａに対応する最小正方形Ｂを画成するビアホール２１〜２４の配列は、上記第１実施例と同じである。しかし、この大きさの配列の場合には、最小正方形Ｂ（Ａ）より小さな３端子コンデンサ３−１を実装することができない。そこで、この実施例では、回路基板２の裏面２ｂにおいて、ビアホール２１，２２から所定長さの第１及び第２のランドとしてのランド２１ｃ，２２ｃをそれぞれ引き出すと共に、ビアホール２３，２４から所定長さの第３及び第４のランドとしてのランド２３ｃ，２４ｃをそれぞれ引き出すことにより、これらランド２１ｃ〜２４ｃによって、最小正方形Ｂよりも小さな正方形Ｂ′を画成した。
そして、図１６に示すように、上記正方形Ｂ′にほぼ等しい小さな３端子コンデンサ３−１をランド２１ｃ〜２４ｃに載せ、外部電極４−１，４−２をランド２１ｃ，２２ｃに接続すると共に、外部電極４−３，４−４をランド２３ｃ，２４ｃに半田付けすることで、実装した。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【００３７】
（実施例３）
次に、この発明の第３実施例について説明する。
図１７は、この発明の第３実施例に係る３端子コンデンサ実装構造の要部である３端子コンデンサの外観図であり、図１８は、３端子コンデンサの平面図であり、図１９は、３端子コンデンサの分解斜視図である。  
図１７及び図１８に示すように、この実施例の３端子コンデンサ３−２は、外部電極４−１〜４−４をチップ体３０の側面の中央部に位置させた点が、上記第１及び第２実施例と異なる。
すなわち、図１９に示すように、この３端子コンデンサ３−２も、積層型のコンデンサであり、信号電極３１とグランド電極３２とを絶縁層３３を介して積層した構造を成す。
【００３８】
図２０は、信号電極３１を示す平面図であり、図２１は、グランド電極３２を示す平面図である。
図２０に示すように、信号電極３１は、絶縁層３３の前側から後側にかけて形成され、その両端部３１ａ，３１ｂが絶縁層３３の前側及び後側の中央部にそれぞれ位置している。一方、グランド電極３２は、図２１に示すように、絶縁層３３の左右に渡って形成され、その両端部３２ａ，３２ｂが絶縁層３３の右側及び左側の中央部に位置している。
また、外部電極４−１，４−２は、チップ体３０の前方及び後方の側面中央にそれぞれ形成され、複数の信号電極３１の露出した両端部３１ａ，３１ｂに接続されている。そして、外部電極４−３，４−４は、チップ体３０の右方及び左方の側面中央にそれぞれ形成され、複数のグランド電極３２の露出した両端部３２ａ，３２ｂに接続されている。
【００３９】
図２２は、この実施例の３端子コンデンサ３−２を実装した状態を示す概略平面図である。
３端子コンデンサ３−２が、上記のごとき構成をとることにより、図２２に示すように、前後側面の外部電極４−１，４−２をビアホール２１，２２に接続し、左右側面の外部電極４−３，４−４をビアホール２３，２４に接続することで、最小正方形Ｂ（Ａ）の２倍の大きさの３端子コンデンサ３−２を実装することができる。つまり、この実施例の３端子コンデンサ実装構造によれば、上記第１及び第２実施例の３端子コンデンサ３−１の容量の２倍もの容量をもつ３端子コンデンサ３−２を実装することができる。
その他の構成、作用及び効果は、上記第１及び第２実施例と同様であるので、その記載は省略する。
【００４０】
（実施例４）
次に、この発明の第４実施例について説明する。
図２３は、この発明の第４実施例に係る３端子コンデンサ実装構造の要部であるビアホール配列を示す平面図である。
この実施例は、上記第１実施例に用いられたビアホールの配列に改良を加えて、より大型の３端子コンデンサを実装することができるようにした点が、上記第１〜第３実施例と異なる。
【００４１】
具体的には、図２３に示すように、最小正方形Ｂの頂点のビアホール２１（２２）から延出したパターン２１ａ，２１ｂ（２２ａ，２２ｂ）が接続されたビアホール２１，２１（２２，２２）間を、ランド２１ｄ（２２ｄ）で連結すると共に、ビアホール２３（２４）から延出したパターン２３ａ，２３ｂ（２４ａ，２４ｂ）が接続されたビアホール２３，２３（２４，２４）間を、ランド２３ｄ（２４ｄ）で連結した。
【００４２】
図２４は、３端子コンデンサの実装方法を説明するための平面図である。
上記のようなビアホール２１〜２４の配列パターンにおいて、第３実施例で示した３端子コンデンサ３−２の大きさを、図２３に示したビアホールに接続可能な大きさに設定した。
具体的には、図２４の二点鎖線に示すように、３端子コンデンサ３−２の各側面の長さを、各ランド２１ｄ〜２４ｄを通る長さに設定して、前後の側面中央の外部電極４−１，４−２をランド２１ｄ，２２ｄに載せると共に、左右の側面中央の外部電極４−３，４−４をランド２３ｄ，２４ｄに載せた。そして、外部電極４−１〜４−４を、半田１２０によってランド２１ｄ〜２２ｄ上に接続した。
【００４３】
この実施例のような構造をとることにより、頂点のビアホール２１〜２４が画成する最小正方形Ｂ（Ａ）の約７倍の面積をもつ大容量の３端子コンデンサ３−２を実装することができる。
その他の構成、作用及び効果は、上記第１〜第３実施例と同様であるので、その記載は省略する。
【００４４】
（実施例５）
次に、この発明の第５実施例について説明する。
図２５は、この発明の第５実施例に係る３端子コンデンサ実装構造に適用される３端子コンデンサを透過して示す斜視図であり、図２６は、図２５の３端子コンデンサの分解斜視図であり、図２７は、図２５の矢視Ａ−Ａ断面図であり、図２８は、図２５の矢視Ｂ−Ｂ断面図である。
この実施例は、３端子コンデンサの構造が、上記第１〜第４実施例と異なる。
【００４５】
図２５に示すように、この実施例の３端子コンデンサ実装構造に適用される３端子コンデンサ３−３は、第１の追加電極群としての追加電極群６と、第２の追加電極群としての追加電極群７と、第３の追加電極群としての追加電極群８と、第４の追加電極群としての追加電極群９とを有している。
具体的には、図２６に示すように、１対の追加電極群６が、信号電極３１の端部３１ａの真上と真下にそれぞれ配置され、１対の追加電極群７が、信号電極３１の端部３１ｂの真上と真下にそれぞれ配置され、１対の追加電極群８が、グランド電極３２の端部３２ａの真上と真下にそれぞれ配置され、１対の追加電極群９が、グランド電極３２の端部３２ｂの真上と真下にそれぞれ配置されている。
さらに詳細には、図２７に示すように、追加電極群６（７）では、第１の追加電極（第２の追加電極）としての追加電極６１（７１）が上下方向に等間隔で積層され、各追加電極６１（７１）の端部６１ａ（７１ａ）が外部電極４−１（４−２）に接続されている。そして、これら複数の追加電極６１（７１）が、２本のビアホール６２，６２（７２，７２）によって、串刺しにされ、ビアホール６２，６２（７２，７２）の端部６２ａ，６２ａ（７２ａ，７２ａ）が信号電極３１の端部３１ａ（３１ｂ）に接続されている。
一方、追加電極群８（９）では、図２８に示すように、第３の追加電極（第４の追加電極）としての追加電極８１（９１）が上下方向に等間隔で積層され、各追加電極８１（９１）の端部８１ａ（９１ａ）が外部電極４−３（４−４）に接続されている。そして、これら複数の追加電極８１（９１）が、２本のビアホール８２，８２（９２，９２）によって、串刺しにされ、ビアホール８２，８２（９２，９２）の端部８２ａ，８２ａ（９２ａ，９２ａ）がグランド電極３２の端部３２ａ（３２ｂ）に接続されている。
【００４６】
図２９は、３端子コンデンサを実装するためのランドとビアホールとの配置を示す平面図であり、図３０は、３端子コンデンサ実装構造を示す概略断面図である。
図２９に示すように、上記構造の３端子コンデンサ３−３は、第１ないし第４のランドとしてのランド４１〜４４に実装される。
これらのランド４１〜４４は、回路基板２の裏面２ｂに、正方形状に配設されているが、ＩＣ１の電源端子やグランド端子に接続されたビアホールには直接接続されていない。ランド４１〜４４は、第１ないし第４のパターンとしてのパターン２６ａ〜２９ａを通じて、ビアホール２６〜２９に接続されている。
具体的には、図３０に示すように、ビアホール２６（２７）は、ＩＣ１の電源端子１６に接続されており、図２９に示すように、ランド４１〜４４で画成される正方形Ｇの内側であって、且つ、ランド４３，４４を結ぶ図示しない対角線を境にして、ランド４１（４２）側の位置に複数配されている。そして、各ビアホール２６（２７）は、パターン２６ａ（２７ａ）を通じてランド４１（４２）に接続されている。一方、ビアホール２８（２９）は、図３０に示すように、ＩＣ１のグランド端子１７に接続されており、図２９に示すように、正方形Ｇの内側であって、且つ、ランド４１，４２を結ぶ図示しない対角線を境にして、ランド４３（４４）側の位置に複数配されている。そして、各ビアホール２８（２９）は、パターン２８ａ（２９ａ）を通じてランド４３（４４）に接続されている。
３端子コンデンサ３−３は、これらのランド４１〜４４に実装され、外部電極４−１〜４−２４がランド４１〜４４にそれぞれ半田付け等によって接続されている。
【００４７】
次に、この実施例の３端子コンデンサ実装構造が示す作用及び効果について説明する。
図３１は、信号電極に入力する電流を示す断面図であり、図３２は、信号電極への電流入力時における効果を説明するための部分拡大断面図である。
【００４８】
間歇電流Ｉが、図３０に示したＩＣ１の電源端子１６で生じると、図３１に示すように、間歇電流Ｉは、ビアホール２６（２７）を通じて、パターン２６ａ（２７ａ）に至る。そして、間歇電流Ｉは、パターン２６ａ（２７ａ）上をランド４１（４２）側に向かって流れ、ランド４１（４２）から外部電極４−１（４−２）に入力する。
すると、間歇電流Ｉは、外部電極４−１（４−２）に並列に接続された信号電極３１と、信号電極３１の端部３１ａ（３１ｂ）の上下に位置する追加電極６１（７１）とに入力し、３端子コンデンサ３−３の内側に向かって流れる。そして、追加電極６１（７１）の各追加電極６１（７１）を流れる間歇電流Ｉは、ビアホール６２（７２）を通じて信号電極３１に合流する。
ところで、上記したように、この実施例の３端子コンデンサ３−３では、追加電極群６（７）と信号電極３１とが、外部電極４−１（４−２）に対して並列に接続された構造になっているので、間歇電流Ｉに対する外部電極４−１（４−２）から信号電極３１に至る経路のインダクタンスが小さくなる。
また、追加電極群６（７）も、複数枚の追加電極６１（７１）を１本以上のビアホール６２（７２）で串刺し状に接続した並列接続構造になっているので、追加電極群６（７）自体のインダクタンスも小さい。
【００４９】
さらに、上記したように、電源端子１６からビアホール２６（２７）に至った間歇電流Ｉは、パターン２６ａ（２７ａ）上をランド４１（４２）に向かって流れる。
このとき、図２９に示したように、ビアホール２６（２７）が、ランド４１〜４４で画成される正方形Ｇの内側に位置し、３端子コンデンサ３−３の外部電極４−１（４−２）が、ランド４１（４２）上に位置している。そして、追加電極群６（７）の追加電極６１（７１）が外部電極４−１（４−２）に接続された状態で３端子コンデンサ３−３の内側を向いている。
したがって、図３２に示すように、パターン２６ａ（２７ａ）上を流れる間歇電流Ｉの向きと、追加電極群６（７）の追加電極６１（７１）上を流れる間歇電流Ｉの向きは、逆になっている。このため、例えば、パターン２６ａ（２７ａ）のインダクタンスをＬ６とし、追加電極６１（７１）のインダクタンスをＬ７とし、相互インダクタンスをＭ６７とすると、その総インダクタンスは、Ｌ６＋ｌ７−２×Ｍ６７となり、２×Ｍ６７の分だけインダクタンスが減少することとなる。
【００５０】
図３３は、グランド電極３２から出力する電流を示す断面図であり、図３４は、グランド電極３２からの電流出力時における効果を説明するための部分拡大断面図である。
間歇電流Ｉが、信号電極３１に流れ込むと、図３３に示すように、グランド電極３２に至り、この間歇電流Ｉが、グランド電極３２の端部３２ａ（３２ｂ）側に流れる。
すると、間歇電流Ｉは、グランド電極３２の端部３２ａ（３２ｂ）から外部電極４−３（４−４）に直接出力すると共に、ビアホール８２（９２）を通じて追加電極群８（９）に入力した後、追加電極８１（９１）を通じて、外部電極４−３（４−４）に出力する。
かかる状態においても、追加電極群８（９）とグランド電極３２とが、外部電極４−３（４−４）に対して並列に接続された構造になっているので、間歇電流Ｉに対する追加電極群８（９）とグランド電極３２から外部電極４−３（４−４）に至る経路のインダクタンスも小さくなっている。
また、追加電極群８（９）も、複数枚の追加電極８１（９１）を１本以上のビアホール８２（９２）で接続した並列接続構造になっているので、追加電極群８（９）自体のインダクタンスも小さい。
【００５１】
そして、外部電極４−３（４−４）に出力された間歇電流Ｉは、図３４にも示すように、ランド４３（４４）からパターン２８ａ（２９ａ）上をビアホール２８（２９）に向かって流れるが、図２９に示したように、３端子コンデンサ３−３の外部電極４−３（４−４）がランド４３（４４）上に位置し、ビアホール２８（２９）が、ランド４１〜４４の正方形Ｇの内側に位置しているので、図３４に示すように、追加電極群８（９）の追加電極８１（９１）を流れる間歇電流Ｉは、３端子コンデンサ３−３の外側に向かって流れ、パターン２８ａ（２９ａ）上を流れる間歇電流Ｉの向きとが逆になる。この結果、上記追加電極群６（７）とパターン２６ａ（２７ａ）の場合と同様に、追加電極群８（９）とパターン２８ａ（２９ａ）との間に、負の相互インダクタンスが発生し、その分インダクタンスが減少することとなる。
そして、パターン２８ａ（２９ａ）を流れる間歇電流Ｉは、ビアホール２８（２９）に至ると、ビアホール２８（２９）を通じて、図３０に示したＩＣ１のグランド端子１７に帰還する。
その他の構成，作用及び効果については、上記第１〜第４実施例と同様であるので、その記載は省略する。
【００５２】
（実施例６）
次に、この発明の第６実施例について説明する。
図３５は、この発明の第６実施例に係る３端子コンデンサ実装構造に適用される３端子コンデンサの信号電極側を示す断面図であり、図３６は、３端子コンデンサのグランド電極側を示す断面図である。
この実施例は、追加電極群のビアホールが外部電極にも接続している点が、上記第５実施例と異なる。
【００５３】
具体的には、図３５に示すように、３端子コンデンサ３−４の追加電極群６（７）に設けられたビアホール６２（７２）の端部６２ｂ（７２ｂ）を、外部電極４−１（４−２）側に延出させた。そして、この端部６２ｂ（７２ｂ）を、チップ体３０の上面３０ａ，下面３０ｂにそれぞれ位置する外部電極４−１（４−２）の上端部４−１ａ（４−２ａ），下端部４−１ｂ（４−２ｂ）に接続した。
すなわち、外部電極４−１（４−２）と追加電極群６（７）とを並列に接続した。
【００５４】
一方、３端子コンデンサ３−４の追加電極群８（９）では、図３６に示すように、ビアホール８２（９２）の端部８２ｂ（９２ｂ）を、外部電極４−３（４−４）側に延出させ、この端部８２ｂ（９２ｂ）を、外部電極４−３（４−４）の上端部４−３ａ（４−４ａ），下端部４−３ｂ（４−４ｂ）に接続した。
すなわち、外部電極４−３（４−４）と追加電極群８（９）とを並列に接続した。
【００５５】
かかる構成により、外部電極４−１（４−２）と追加電極群６（７）との並列接続効果によって、追加電極群６（７）と外部電極４−１（４−２）との総インダクタンスが減少し、また、外部電極４−３（４−４）と追加電極群８（９）との並列接続効果によって、追加電極群８（９）と外部電極４−３（４−４）との総インダクタンスが減少する。
【００５６】
発明者等は、かかる効果を確認すべく、次のようなシミュレーションを行った。
図３７は、シミュレーションの結果を示す線図である。
まず、第５実施例で適用した３端子コンデンサ３−３において、追加電極群６〜９を除いた３端子コンデンサを図２９に示したランド４１〜４４に実装し、周波数１００ＭＨｚ〜３ＧＨｚの電流をビアホール２６，２７に入力して、ビアホール２６，２７のインピーダンスを測定した。すると、図３７の一点鎖線で示す曲線Ｓ１を得た。
次に、追加電極群６〜９を有する第５実施例の３端子コンデンサ３−３を、ランド４１〜４４に実装し、周波数１００ＭＨｚ〜３ＧＨｚの電流をビアホール２６，２７に入力して、ビアホール２６，２７のインピーダンスを測定した。すると、図３７の二点鎖線で示す曲線Ｓ２を得た。
これらの曲線Ｓ１，Ｓ２から明らかなように、追加電極群６〜９を有する第５実施例の３端子コンデンサを用いた方が、ビアホール２６，２７のインピーダンスが低くなり、追加電極群６〜９がない３端子コンデンサを用いたときよりも、ノイズ抑制効果があることが判る。
さらに、追加電極群６〜９を有ししかもビアホール６２〜９２が外部電極４−１〜４−４に接続されている第６実施例の３端子コンデンサ３−４をランド４１〜４４に実装し、周波数１００ＭＨｚ〜３ＧＨｚの電流をビアホール２６，２７に入力して、ビアホール２６，２７のインピーダンスを測定した。すると、図３７の実線で示す曲線Ｓ３を得た。
この曲線Ｓ３から明らかなように、この実施例の３端子コンデンサ３−５を用いた場合に、ビアホール２６，２７のインピーダンスが最も低くなり、最も高いノイズ抑制効果を得ることができることがことが判った。
その他の構成，作用及び効果については、上記第５実施例と同様であるので、その記載は省略する。
【００５７】
（実施例７）
次に、この発明の第７実施例について説明する。
図３８は、この発明の第７実施例に係る３端子コンデンサ実装構造に適用される３端子コンデンサを透過して示す斜視図であり、図３９は、３端子コンデンサを実装するためのランドと外部電極との位置関係を示す平面図である。
この実施例は、外部電極の配置が、上記第５及び第６実施例と異なる。
すなわち、図３８に示すように、この３端子コンデンサ３−５では、信号電極３１及びグランド電極３２をチップ体３０の側面中央部を向くように配した。そして、外部電極４−１，４−２を、信号電極３１の端部３１ａ，３１ｂに対応する側面部にそれぞれ配設して接続し、外部電極４−３，４−３を、グランド電極３２の端部３２ａ，３２ｂに対応する側面部にそれぞれ配設して接続した。また、追加電極群６（７）を、信号電極３１の端部３１ａ（３１ｂ）の真上と真下に設け、追加電極群８（９）をグランド電極３２の端部３２ａ（３２ｂ）の真上と真下に設けた。
【００５８】
かかる構成により、図３９に示すように、外部電極４−１〜４−４を、ランド４１〜４４に接続することで、３端子コンデンサ３−５をランド４１〜４４に実装することができる。
その他の構成，作用及び効果については、上記第５及び６実施例と同様であるので、その記載は省略する。
【００５９】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、信号電極３１とグランド電極３２とがチップ体３０の角部や側面中央部を通る３端子コンデンサ３−１〜３−５を実装した例について説明したが、３端子コンデンサの構造はこれに限るものではない。すなわち、図４０に示すように、正方形のチップ体３０の上下方向で対向する信号電極３１，グランド電極３２の長さを等しく、且つ、信号電極３１の両端部３１ａ，３１ｂを結ぶ直線ｍ１とグランド電極３２の両端部３２ａ，３２ｂを結ぶ直線ｍ２とを、それぞれの中心で直交させた構造であるならば、信号電極３１，グランド電極３２がチップ体３０の角部や中央部からずれた構成の３端子コンデンサであっても、この発明の範囲に含まれる。
また、上記第５実施例では、図２９に示したように、電源端子１６に接続された複数のビアホール２６（２７）と、グランド端子１７に接続された複数のビアホール２８（２９）との全てのビアホールを、ランド４１〜４４で画成される正方形Ｇの内側に配した例を示したが、これに限定されるものではなく、電源端子１６にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールと、グランド端子１７にそれぞれ接続された複数のビアホールのうちの少なくとも一部のビアホールとを、正方形Ｇの内側に配した構造の発明も、この発明の範囲内に含まれる。したがって、例えば、図４１に示すように、電源端子１６にそれぞれ接続された６つのビアホールのうちの２つのビアホール２６，２７と、グランド端子１７にそれぞれ接続された６つのビアホールのうちの２つのビアホール２８，２９とを、正方形Ｇの内側に配し、ビアホール２６をパターン２６ａを通じてランド４１に接続し、ビアホール２７をパターン２７ａを通じてランド４２に接続し、ビアホール２８をパターン２８ａを通じてランド４３に接続し、ビアホール２９をパターン２９ａを通じてランド４４に接続した構造の発明も、この発明の３端子コンデンサ実装構造の範囲に含まれる。
また、上記第５実施例の３端子コンデンサ３−３、第６実施例の３端子コンデンサ３−４や第７実施例の３端子コンデンサ３−５を上記第１実施例のビアホール２１〜２４にそれぞれ実装することができることは明らかである。
【符号の説明】
【００６０】
１…ＩＣ、  ２…回路基板、  ２ａ…表面、  ２ｂ…裏面、  ３−１〜３−５…３端子コンデンサ、  ４−１〜４−４…外部電極、  ５…２端子コンデンサ、  ６〜９…追加電極群、  １１，１２，１６…電源端子、  １３，１４，１７…グランド端子、  ２１〜２４，２６〜２９，６２，７２，８２，９２ …ビアホール、  ２１ａ〜２４ａ，２１ｂ〜２４ｂ，２６ａ〜２９ａ…パターン、  ２１ｃ〜２４ｃ，２１ｄ〜２４ｄ，４１〜４４ｄ…ランド、  ３０…チップ体、  ３０ａ〜３０ｄ…角部、  ３１…信号電極、  ３２…グランド電極、  ３３…絶縁層、  ３１ａ，３１ｂ，３２ａ，３２ｂ，６１ａ，６２ａ，６２ｂ，７１ａ，７２ａ，７２ｂ，８１ａ，８２ａ，８２ｂ，９１ａ，９２ａ，９２ｂ…端部、  ６１，７１，８１，９１…追加電極、  １００…電源装置、  １１０…グランド、  １２０…半田、  Ａ，Ｂ，Ｂ′…最小正方形、  ａ〜ｄ…辺。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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