(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルと、該複数の不揮発性メモリセルの中の選択されたメモリセルを読み出すための所定の基準電流を供給する基準セルとを有するメモリにおける前記基準セルのトリミング方法であって、
前記基準セルの閾電圧を所定の電圧とするよう前記基準セルにバイアスをかける段階と、
前記基準セルに前記閾電圧について前記所定の基準電流を供給させる基準セルバイアス電圧を決定する段階と、
前記複数の不揮発性メモリセルの読み出し動作中に前記基準セルバイアス電圧を前記基準セルに与える段階と
を有し、
前記基準セルにバイアスをかける段階は、所定のバイアス条件の組により前記基準セルの制御ゲート、ソース端子、ドレイン端子及び基板端子にバイアスをかける段階を更に有し、前記基準セルは、前記所定のバイアス条件の組の下で所定の動作時間後にもはや有意に変化しない電荷の漸近状態へ向かって、電荷を得又は失う、基準セルのトリミング方法。
【請求項２】
前記基準セルにバイアスをかける段階は、前記制御ゲート、前記ソース端子及び前記基板端子を接地に結合しながら前記ドレイン端子に電圧を与える段階を更に有する、請求項１に記載の基準セルのトリミング方法。
【請求項３】
前記基準セルバイアス電圧を与える段階は、前記基準セルバイアス電圧と異なるメモリセルバイアス電圧を与える段階を更に有する、請求項１に記載の基準セルのトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリデバイスに係り、より具体的には、不揮発性メモリ基準セルを電気的にトリミングする方法及び電気的にトリミングされる不揮発性メモリ基準セルを特色とする回路に係る。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）に基づく基準セル電流は、安定状態（例えば、バイアスをかけられていない使用状態のための電荷中性付近）へとトリミングされない場合にドリフトを起こすことがある。現在の慣習の下では、ＮＶＭに基づくコンポーネント部品の基準セルは、単一の電気目標へとトリミングされる。この目標は、トランジスタ不整合によるＮＶＭ部品毎のばらつきのために、必ずしもそれらの最も安定な状態であるわけではない。所与のＮＶＭに基づくコンポーネントでのセルドリフトを最小限とするよう、夫々のＮＶＭコンポーネント毎に本来の漸近状態に対応する固有の目標へと基準セルをトリミングする能力が望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
産業を通して共通な電流基準セルのトリム実施は、プログラム及び消去（erase）演算がセルからの特定の出力電流を目標とするためにＮＶＭ基準セルで使用される場合に、改善を必要としている。
【０００４】
従って、上記のような当該技術における問題を解消するための改善された方法及び装置が必要とされる。
【図面の簡単な説明】
【０００５】
【図１】本開示の一実施形態に従ってＮＶＭ基準セルを電気的にトリミングする方法を実行するよう構成される電荷蓄積不揮発性メモリを特色とする回路の略ブロック図である。
【図２】本開示の一実施形態に従う方法で使用されるＮＶＭ基準セルの断面図である。
【図３】時間（ｔ）に対する２つのＮＶＭ基準セルのＮＶＭ基準セル電流の例となる漸近的な挙動のグラフ表示である。
【図４】本来の漸近状態へとトリミングされた後の、異なる閾電圧を有するＮＶＭ基準セルについてのゲート電圧に対する特に線形領域でのＮＶＭ基準セル電流のグラフ表示である。
【発明を実施するための形態】
【０００６】
本発明は、限定ではなく一例として、添付の図面によって表される。図面において、同じ参照符号は同様の要素を示す。図中の要素は、単純化及び明瞭性のために例示されており、必ずしも実寸で表されているわけではない。
【０００７】
図１は、本開示の一実施形態に従ってＮＶＭ基準セルを電気的にトリミングする方法を実行するよう構成される電荷蓄積不揮発性メモリを特色とするデバイス１０の略ブロック図である。具体的に、デバイス１０は、行及び列で配置されている不揮発性メモリ（ＮＶＭ）ビットセル１４のメモリアレイ１２を有する。メモリアレイ１２は、ワードラインＷＬ（０）〜ＷＬ（ｎ）（ｎは整数）と、ビットラインＢＬ（０）〜ＢＬ（ｊ）（ｊは整数）とを有する。一実施形態で、ＮＶＭビットセル１４は、共通ソース構成にあるフローティングゲートビットセルを有する。デバイス１０は、更に、行デコーダ１６を有する。行デコーダ１６は、行アドレス（ＲＯＷ  ＡＤＤＲ）に応答して、対応するワードライン（ＷＬ）信号をメモリアレイ１２へ供給する。デバイス１０は、更に、列デコーダ１８を有する。列デコーダ１８は、列アドレス（ＣＯＬＵＭＮ  ＡＤＤＲ）に応答して、メモリアレイ１２からの対応するビットライン（ＢＬ）信号を選択する。列デコーダ１８の出力は、複数のセンス増幅器２０（説明を簡単にするため、図には１つのセンス増幅器しか表されていない。）に供給され、対応するデータＤＡＴＡがセンス増幅器２０から出力される。
【０００８】
デバイス１０は、更に、アレイワードライン電圧発生器２２と、基準電圧発生器２４と、バンドギャップ基準発生器２６又は他の基準電圧回路とを有する。バンドギャップ基準発生器２６は、ここで更に論じられるように、所定の設定ビットの受信に応答して、電圧バンドギャップ基準電圧ＶＢＧＡＰを出力する。アレイワードライン電圧発生器２２は入力部及び出力部を有する。具体的に、アレイワードライン電圧発生器２２は、１つの入力としてバンドギャップ電圧信号ＶＢＧＡＰを受け取り、他の入力として所定の設定ビットを受け取る。これに応答して、アレイワードライン電圧発生器２２はワードライン電圧信号を出力する。言い換えると、バンドギャップ電圧信号ＶＢＧＡＰ及び所定の設定ビットの受信に応答して、アレイワードライン電圧発生器２２は、バンドギャップ電圧を、メモリアレイ１２の読み出し動作中にビットセル１４の読み出しに使用されるのに適したワードライン電圧（ＶＷＬ）に変換する。
【０００９】
基準ビット電圧発生器２４は入力部及び出力部を有する。基準ビット電圧発生器２４は、１つの入力としてバンドギャップ電圧信号ＶＢＧＡＰを受け取り、他の入力として所定の設定ビットを受け取り、更なる他の入力としてモード信号（ＭＯＤＥ）を受け取る。これらの入力に応答して、基準ビット電圧発生器２４は、基準電圧発生器の所与のモードに依存して適切な電圧出力信号を出力する。モードには、本開示の実施形態の実施において使用される読み出しモード、トリムモード又は適切な他のモードが含まれてよい。例えば、読み出しモードに対応するモードに関し、基準ビット電圧ブロック２４は、バンドギャップ電圧を、基準ビットセルの読み出し動作中に基準ビットセル３０の読み出しに使用されるのに適した制御ゲート電圧（ＶＣＧ）に変換する。トリムモードで、基準ビット電圧ブロック２４は、バンドギャップ電圧を、ここで更に論じられるように、基準ビットセルのトリム動作中に基準ビットセル３０を所定の状態へとトリミングするのに適したバイアス電圧（ＶＢＩＡＳ）に変換する。
【００１０】
図１に表されているように、一実施形態で、基準ビットセル３０は単一の基準ビットセルを有する。この基準ビットセルはゲート端子（ＣＧ）４６、ソース端子（Ｓ）４８、ドレイン端子（Ｄ）５０、及び基板端子（Ｗ）（図２参照）を有する。他の実施形態で、基準ビットセル３０は、同様の構成の基準ビットセルのアレイを有してよい。マルチプレクサ３２は所望のトリム設定に従って基準ビットセル３０に結合し、マルチプレクサ３２と基準ビットセル３０との間の双方向の信号伝達を可能にするよう構成される。マルチプレクサ３２は、また、高電圧選択ブロック３６に結合されている入力部と、電流発生器３４に結合されている出力部とを有する。
【００１１】
電流発生器３４は入力部及び出力部を有する。電流発生器３４は、ＭＯＤＥ入力信号に従って決定されるように、読み出しモードでの動作に応答してセンス増幅器２０の全ての反転入力部に基準ビットセル電流を再現するよう構成される何らかの適切な電流ミラーを有する。読み出しモード以外の他のモードにある場合、電流発生器３４は事実上使用不可能にされる。
【００１２】
高電圧選択ブロック３６は入力部及び出力部を有する。１つの入力部は、例えば外部電源電圧又は内部発生電圧出力等の高電圧供給（ＨＶ  ＳＵＰ）を有する。一実施形態で、高電圧供給は、本開示の実施形態に従って所望のトリミングを実施するのに十分な如何なる電圧レベルを有してもよい。例えば、電圧は５から１０ボルトの電圧範囲を有してよい。高電圧選択ブロック３６は、更にモード信号ＭＯＤＥ及び設定レジスタ４４の所与の内容を介して決定されるように、所与のモード及び所定の設定ビットに応答して複数の可能な高電圧供給レベルのうちの１つを出力する。設定レジスタ４４は、多数の設定レジスタ、例えば、トリミング設定データ又は情報を含むレジスタを有する。
【００１３】
リセットコントローラ３８は、信号ライン４２を介して専用のメモリ空間（図示せず。）又は他の記憶デバイス（図示せず。）から設定情報を取り出す。リセットコントローラ３８は、様々な回路の出力を扱うよう、設定データを設定レジスタ４４にロードする。一実施形態で、リセットコントローラ３８は、アレイ読出電圧２２及び基準電圧２４を扱うよう、設定データを取り出して設定レジスタ４４に格納する。一実施形態で、リセットコントローラ３８は、ＮＶＭアレイ１２のテスト空間部分から設定データを取り出すよう、行デコーダ１６、列デコーダ１８及びセンス増幅器２０を操作する。ＮＶＭアレイ１２のテスト空間部分は、所与のメモリ回路実施の必要条件に従って決定されるアレイの部分を有する。リセットコントローラ３８の信号出力４０は設定レジスタブロック４４に結合する。
【００１４】
従来、トリム（trim）は、メモリアレイに共通のゲート電圧に基づいて所望の出力電流を達成するよう基準ビット閾電圧を扱うことを意味してきた。本実施形態では、トリムは、漸近状態へと基準ビット閾電圧を処理し、更に、所望の出力電流を達成するよう基準ゲート電圧を設定するという発展的な意味を暗示する。トリムのためのバイアス条件は、漸近状態及び利用可能な電圧に達するのにかかる時間の最適化に依存して変化する。一実施形態は、図２のＮＶＭ基準セル６０のウェル（well）５２にドレイン電圧及び／又はソース電圧を印加するとともに、接地に等しいか又は近いゲート電圧を印加する。
【００１５】
図２は、本開示の一実施形態に従う方法で使用される、図１の基準セル３０と同様のＮＶＭ基準セル６０の断面図である。一実施形態で、ＮＶＭ基準セル６０はフローティングゲートＮＶＭデバイスを有する。ＮＶＭ基準セル６０は、基板６２、ソース領域６４、ドレイン領域６６、電荷蓄積領域又は層６８、制御ゲート７０、及び例示を簡単にするために図示されない他の要素（例えば、誘電体等）を有する。ゲート端子４６は制御ゲート７０に結合する。ソース端子（Ｓ）４８はソース領域６４に結合する。ドレイン端子（Ｄ）５０はドレイン領域６６に結合する。基板端子（Ｗ）５２は基板６２に結合する。
【００１６】
図３は、異なった電界状態で始まる時間（ｔ）に対する２つのＮＶＭ基準セルのＮＶＭ基準セル電流の例となる漸近的な挙動のグラフ表示８０である。基準セル電流（Ｉｄｓ）は縦軸に沿って表され、時間（ｔ）は横軸に沿って表される。漸近的な挙動（asymptotical  behavior）をより良く理解するよう、以下を考える。図２の基準セル６０は、所定のバイアス条件の組により制御ゲート４６、ソース端子４８、ドレイン端子５０及び基板端子５２にバイアスをかけることによってバイアスをかけられ得る。所定のバイアス条件の組に応答して、基準セルは、所定の動作時間後にもはや有意に変化しない電荷の漸近状態へ向かって電荷を得又は失う。
【００１７】
例えば、第１の組の所定のバイアス条件の下での第１の基準セルに関し、曲線８２は、開始時点（ｔｓｔａｒｔ）で過度の負電荷を有する第１の基準セルを表す。第１の基準セルは、開始時点で、終了時点（ｔｅｎｄ）と示された所定の動作時点の基準セル電流よりも低い基準セル電流を有する。基準セル電流は、基準セルの電荷蓄積領域が終了時点での漸近状態８５へ向かって時間とともに負電荷を失うので、開始時点に比べて終了時点でより高い。更に、第２の組の所定のバイアス条件の下での第１の基準セルに関し、曲線８４は、開始時点（ｔｓｔａｒｔ）で過度の正電荷を有する第１の基準セルを表す。第１の基準セルは、開始時点で、終了時点（ｔｅｎｄ）と示された所定の動作時点の基準セル電流よりも高い基準セル電流を有する。基準セル電流は、基準セルの電荷蓄積領域が終了時点での漸近状態８５へ向かって時間とともに負電荷を得るので、開始時点に比べて終了時点でより低い。別の基準セルに関し、曲線８６及び８８は、夫々、曲線８２及び８４と同様である。しかし、曲線８６及び８８は、おそらく所与の基準セルの間のばらつきに起因して、曲線８２及び８４とは異なったレベルで起こる。曲線８６は、開始時点（ｔｓｔａｒｔ）でのより低い電流から終了時点（ｔｅｎｄ）でのより高い電流へと増大し、基準セルの電荷蓄積領域が終了時点（ｔｅｎｄ）での漸近状態８７へ向かって時間とともに電荷を失うことを示す。曲線８８は、開始時点（ｔｓｔａｒｔ）でのより高い電流から終了時点（ｔｅｎｄ）でのより低い電流へと減少し、基準セルの電荷蓄積領域が終了時点（ｔｅｎｄ）での漸近状態８７へ向かって時間とともに電荷を得ることを示す。夫々の基準セルの漸近状態は、従来の方法によってトリムのための電気的目標を設定する通常の電気的試験によっては決定され得ない。本開示の実施形態に従って、ここで記載されるトリム動作は、再現可能な方法で、予備的知識によらずに基準セルを漸近状態へと駆動する。言い換えると、一意の閾電圧目標は、本開示の実施形態に従うトリム動作を介して達成される漸近状態によって予め決定される。
【００１８】
一実施形態で、所定のバイアス条件の組は、制御ゲート４６、ソース端子４８及び基板端子５２を接地電位に結合しながらドレイン端子５０に電圧を供給することによって基準セル６０にバイアスをかけることを含む。
【００１９】
２つの漸近状態しか図３には表されていないが、より多くの状態が可能である。具体的に、範囲９０は、様々なプロセス、電圧及び温度（ＰＶＴ）にわたる多数の基準セルに係る第１の基準セル電流Ｉｄｓ１と第２の基準セル電流Ｉｄｓ２との間の漸近状態の範囲を示す。
【００２０】
基準セルをトリミングする方法は、基準セルを所定の閾電圧へとトリミングする段階を有する。具体的に、基準セルをトリミングする段階は、所定のバイアス条件の組により基準セルの制御ゲート、ソース端子、ドレイン端子及び基板端子にバイアスをかける段階を有し、所定のバイアス条件の組に応答して、基準セルは、その所定のバイアス条件の組の下で所定の動作時間後にもはや有意に変化しない電荷の漸近状態へ向かって電荷を得又は失う。
【００２１】
図４は、異なる漸近状態８５、８７にトリミングされるＮＶＭ基準セルについてのゲート電圧に対する特に線形領域でのＮＶＭ基準セル電流の簡略化されたグラフ表示１００である。基準セル電流（Ｉｄｓ）は縦軸に沿って表され、一方、ゲート電圧（Ｖｇ）は横軸に沿って表される。曲線１０２、１０４及び１０６は、３つの異なる基準セルについて基準セル電流対ゲート電圧を表す。具体的に、曲線１０２は、Ｖｇ１のゲート電圧に応答して１０μＡの所望の基準電流（Ｉｄｓ）を出力する理想的な基準セルを表す。曲線１０４は、Ｖｇ２のゲート電圧の印加に応答して１０μＡの所望の基準電流（Ｉｄｓ）を出力する第１の基準セル（図３の曲線８２及び８４の特性を有する基準セルに対応）を表す。更に、ゲート電圧Ｖｇ２は漸近状態８５に対応する。曲線１０６は、Ｖｇ３のゲート電圧に応答して１０μＡの所望の基準電流（Ｉｄｓ）を出力する第２の基準セル（図３の曲線８６及び８８の特性を有する基準セルに対応）を表す。更に、ゲート電圧Ｖｇ３は漸近状態８７に対応する。（図３の）２つの漸近状態に係る２つのゲート電圧しか図４に表されていないが、付加的な状態に係る更なるゲート電圧が可能である。具体的に、範囲１０８は、図３の範囲９０に関連する様々なプロセス、電圧及び温度（ＰＶＴ）にわたる多数の基準セルについての様々な漸近状態に係るゲート電圧の範囲を示す。例えば、閾電圧は約２ボルトの範囲内で変化しうる。
【００２２】
更なる要因も含まれてよい。例えば、所与の基準セルについて、安定状態は、バイアスをかけられていない使用条件に係る第１の漸近値又は点と、バイアスをかけられた使用条件に係る第２の漸近値又は点とを有してよい。
【００２３】
従って、本開示の実施形態は、ここで論じられているトリム動作を用いて部品の寿命にわたって基準ドリフトを最小限とすることによって製品信頼性及び性能マージンを有利に改善する。かかるトリム動作は、例えば、漸近状態に達することを加速するよう電気的な試験の間に実施されてよい。所定のトリムバイアス条件により、ここで記載されるトリム動作は、適用環境条件によって決定される漸近状態と同じであるようにされる漸近状態をもたらす。基準セルの安定性は、トリミングされる漸近状態が適用漸近状態と同じである場合に得られる。現在のバックエンドプロセスはＵＶ不透過層を組み込むことが知られる。これは、不都合に、光学的なトリミングアプローチ（例えば、ＵＶ消去）の使用を妨げる。更に、本開示の実施形態は、基準ビットがその漸近状態から動かされる場合にコンポーネントの信頼性及び性能マージンをリストアするよう基準ビットをリフレッシュすることが望まれるような当該分野でのトリミングを可能にする。一実施形態で、夫々の基準セルをその一意の漸近状態へと電気的にトリミングし又はリフレッシュする方法は、電気目標の認識又は外部の試験設備を用いることなく再現可能に元の漸近状態へ基準セルをならしめるためにトリムバイアスを用いることを含む。本開示の実施形態は、有利に、トリミング可能な基準セルを備えたフローティングゲートに基づくフラッシュメモリプロダクトに適用されてよい。
【００２４】
本開示の実施形態に従って、フラッシュ試験は、モジュールをトリムモードに置いて、漸近状態に達するよう基準セルにバイアスをかけることによって始まる。次いで、所望の出力電流に達するまで基準セルへのＶｃｇバイアスが調整される。最後に、リセットコントローラ３８によって使用されるようレジスタファイルへ基準セル設定ビットが書き込まれる。通常のフラッシュ試験が続く。
【００２５】
提案されるインフィールドリフレッシュフローは、モジュールをトリムモードに置く段階と、漸近状態へのトリミングのために基準セルにトリム動作を実行する段階と、アレイの内容を有効にする段階と、その後の処理を行う段階とを有する。リフレッシュフローは、ある状況で、製品寿命を延ばすために、乱された基準をその漸近状態にリストアするために使用されてよい。
【００２６】
以上から明らかなように、複数の不揮発性メモリセルと、該複数の不揮発性メモリセルの中の選択されたメモリセルを読み出すための所定の基準電流を供給する基準セルとを有するメモリにおける前記基準セルのトリミング方法であって、（ｉ）前記基準セルの閾電圧を所定の電圧とするよう前記基準セルにバイアスをかける段階と、（ｉｉ）前記基準セルに前記閾電圧について前記所定の基準電流を供給させる基準セルバイアス電圧を決定する段階と、（ｉｉｉ）前記複数の不揮発性メモリセルの読み出し動作中に前記基準セルバイアス電圧を前記基準セルに与える段階とを有する方法が提供される。
【００２７】
他の実施形態で、前記基準セルにバイアスをかける段階は、所定のバイアス条件の組により前記基準セルの制御ゲート、ソース端子、ドレイン端子及び基板端子にバイアスをかける段階を更に有し、前記基準セルは、前記所定のバイアス条件の組の下で所定の動作時間後にもはや有意に変化しない電荷の漸近状態へ向かって、電荷を得又は失う。前記基準セルにバイアスをかける段階は、前記制御ゲート、前記ソース端子及び前記基板端子を接地に結合しながら前記ドレイン端子に電圧を与える段階を更に有する。
【００２８】
更なる他の実施形態で、当該方法は、基準セル設定ビットをレジスタファイルに格納する段階を更に有し、前記設定ビットは、前記所定の基準電流を生ずる前記基準セルバイアス電圧をデジタルで表す。一実施形態で、前記基準セルは、前記複数の不揮発性メモリセルの夫々と実質的に同じ構成を有する。他の実施形態で、前記基準セルバイアス電圧を与える段階は、前記基準セルバイアス電圧と異なるメモリセルバイアス電圧を与える段階を更に有する。更なる他の実施形態で、前記複数の不揮発性メモリセルは、複数のフラッシュメモリセルを有する。
【００２９】
他の実施形態に従って、集積回路メモリは、複数の不揮発性メモリセルと、基準セルとを有する。該基準セルは、前記複数の不揮発性メモリセルの中の選択されたメモリセルを読み出すための基準電流を供給するよう構成される。前記基準セルをトリミングする方法は、前記基準セルを所定の閾電圧へとトリミングする段階を有し、具体的に、前記基準セルをトリミングする段階は、所定のバイアス条件の組により前記基準セルの制御ゲート、ソース端子、ドレイン端子、及び基板端子にバイアスをかける段階を有し、前記所定のバイアス条件の組に応答して、前記基準セルは、前記所定のバイアス条件の組の下で所定の動作時間後にもはや有意に変化しない電荷の漸近状態へ向かって電荷を得又は失う。他の実施形態で、前記基準セルをトリミングする段階は、前記集積回路メモリの製造中に前記基準セルをトリミングする段階を更に有する。
【００３０】
他の実施形態に従って、当該方法は、基準セルバイアス電圧を決定し、該基準セルバイアス電圧を前記基準セルに供給する段階を有する。前記基準セルバイアス電圧は、前記基準セルに前記所定の閾電圧について前記基準電流を供給させるよう設定される。更に、前記基準セルに前記基準セルバイアス電圧を供給する段階は、前記複数の不揮発性メモリセルの読み出し動作中に起こるよう設定される。当該方法は、基準セル設定ビットをレジスタファイルに格納する段階を更に有し、前記設定ビットは、前記所定の基準電流を生ずる前記基準セルバイアス電圧をデジタルで表す。更なる他の実施形態で、当該方法は、前記集積回路メモリをテストモードにする段階と、前記基準セルを前記所定の閾電圧へと再トリミングする段階とを更に有する。
【００３１】
当該方法の他の実施形態に従って、前記複数の不揮発性メモリセルの夫々は、電荷蓄積領域としてフローティングゲートを有する。更に、前記基準セルをトリミングする段階は、１秒から１０分の範囲の時間期間に前記所定のバイアス条件の組を適用する段階を更に有する。更に、漸近状態をもたらす前記所定のバイアス条件の組は、特定の環境変数の組に係る前記集積回路メモリの信頼性及び性能について最適化される。
【００３２】
一実施形態に従って、集積回路メモリは、メモリアレイと、アドレスデコーダと、基準セルと、コンパレータと、アレイワードライン電圧発生器と、基準セル制御ゲート電圧発生器とを有する。前記メモリアレイは、行及び列で編成され、ワードライン及びビットラインに結合されている複数の不揮発性メモリセルを有する。メモリセルの行は、ワードライン及び該ワードラインに結合されているメモリセルの全てを有する。更に、メモリセルの列は、ビットライン及び該ビットラインに結合されているメモリセルの全てを有する。前記アドレスデコーダは、読み出し動作のために前記複数の不揮発性メモリセルの中から１つの不揮発性メモリセルを選択するよう構成され、そのように選択された１つの不揮発性メモリセルは、対応するビットライン上で読み出し電流を供給するよう構成される。前記基準セルは、所定の基準電流を供給するよう構成される。前記コンパレータは、前記読み出し電流と前記所定の基準電流とを受け取って、これに応じて、前記選択された１つの不揮発性メモリセルに記憶されている論理状態のデータビット表現を提供するよう構成される。前記アレイワードライン電圧発生器は、ワードライン電圧を前記メモリアレイに供給するよう構成される。最後に、前記基準セル制御ゲート電圧発生器は、可変制御ゲート電圧を前記基準セルの制御ゲートに供給するよう構成され、前記可変制御ゲート電圧は、前記アレイワードライン電圧発生器からの前記ワードライン電圧と無関係に供給される。
【００３３】
他の実施形態で、当該集積回路メモリの前記可変制御ゲート電圧は、レジスタファイルに格納されている基準セル設定ビットに応じて設定され、前記所定の基準電流は、前記可変制御ゲート電圧に応じて設定される。
【００３４】
更なる実施形態で、当該集積回路メモリは、前記基準セルを所定の閾電圧へとトリミングする基準セルトリムバイアス回路を更に有し、前記基準セルのトリミングにより、前記基準セルの制御ゲート、ソース端子、ドレイン端子、及び基板端子は所定のバイアス条件の組によりバイアスをかけられ、前記所定のバイアス条件の組に応答して、前記基準セルは、前記所定のバイアス条件の組の下で所定の動作時間後にもはや有意に変化しない電荷の漸近状態へ向かって電荷を得又は失う。
【００３５】
他の実施形態で、当該集積回路メモリは、前記基準セル制御ゲート電圧発生器に結合され、基準セル設定ビットを格納する複数の記憶素子を更に有し、前記設定ビットは、前記所定の基準電流を生ずる前記可変制御ゲート電圧をデジタルで表す。更なる他の実施形態で、前記複数の不揮発性メモリセルの夫々は、電荷蓄積領域としてフローティングゲートを有する。
【００３６】
本発明を実施する装置は、大部分について、従来の電子部品及び回路から構成されるので、回路の詳細は、本発明の基本的概念の理解及び認識のために、更に、本発明の教示を分かりにくくしたり又は該教示からそらしたりすることがないように、例示されている必要と考えられる範囲外については説明されない。
【００３７】
本発明は特定のポテンシャルの極性又は導電型に関して記載されてきたが、当業者には明らかなように、ポテンシャルの極性又は導電型は逆にされてもよい。
【００３８】
本発明はここでは具体的な実施形態に関して記載されるが、様々な変形及び改良が、特許請求の範囲で定義される本発明の技術的範囲内で行われてよい。例えば、本開示の実施形態は、電気蓄積ＮＶＭ技術、自動車用マイクロコントローラユニット（ＭＣＵ）用途、及び他の適切な用途に適用されてよい。更に、本発明の方法の実施形態は、ＭＬＣ及び／又は多数のリファレンス（読み出し、プログラム、消去、ソフトプログラム等）に適用されてよい。従って、明細書及び図面は、限定ではなく例示において考えられるべきであり、このような変形例は全て、本発明の技術的範囲内にあるよう意図される。具体的な実施形態に関連してここで記載される問題に対する解決法、利点、及び効果は、全ての請求項又はいずれかの請求項の重要な、必要とされる、又は必須の特徴又は要素として構成されるよう意図されない。
【００３９】
ここで使用される語「結合される（coupled）」は、直接的な結合又は機械的な結合に限定されない。
【００４０】
更に、ここで使用される語「１つの（a又はan）」は、１ではなく、１又はそれ以上として定義される。また、特許請求の範囲における例えば「少なくとも１つ」及び「１又はそれ以上」等の前置語は、同じ請求項が前置語「１又はそれ以上」又は「少なくとも１つ」及び「１つの（a又はan）」のような不定冠詞を含む場合でさえ、不定冠詞「１つの（a又はan）」による他の請求項要素の導入が、このような前置語を有する請求項要素を含むいずれかの特定の請求項をこのような要素を１つしか有さない発明に限定することを暗示すると解されるべきではない。定冠詞について同様である。
【００４１】
別なふうに述べられない限り、「第１」及び「第２」といった語は、要素を任意に区別するために使用される。従って、これらの語は、必ずしも、かかる要素の時間的な又は他の優先度を示すよう意図されているわけではない。
【図１】
0005406920.tif 000002
【図２】
0005406920.tif 000003
【図３】
0005406920.tif 000004
【図４】
0005406920.tif 000005