(57)【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは２以上の整数）のスイッチング素子のスイッチングを制御するための各制御端子をＮ−１個の第１インダクタンス素子を介して縦続接続する接続回路と、一端が直流電源に接続される第２インダクタンス素子の他端及び前記スイッチング素子の各一端の間に各別に接続された第３インダクタンス素子とを備えるスイッチング回路であって、
前記接続回路の入力端子に入力されるＰＷＭ信号にて、前記Ｎ個のスイッチング素子を順次スイッチングさせるようにしてあり、
前記Ｎ個のスイッチング素子は、モノリシック集積回路の半導体基板上に環状に配されたＮ個の縦型のＭＯＳＦＥＴであり、
該ＭＯＳＦＥＴは、前記半導体基板の一面にソース及びゲートが、他面にドレインが夫々形成されており、
前記ソースの夫々は、前記半導体基板の一面にて前記ＭＯＳＦＥＴより内側に外縁が円形状をなすように形成された第１導体パターンに接続されており、
前記ゲートの夫々は、前記半導体基板の一面にて前記ＭＯＳＦＥＴより外側に前記ＭＯＳＦＥＴに沿うように配された前記接続回路に接続されており、
前記ドレインの夫々は、前記半導体基板の他面にて前記ＭＯＳＦＥＴより内側に放射状に形成された第２導体パターンの分岐パターンの夫々を介して前記第２インダクタンス素子の他端に接続されており、
前記分岐パターンにより、前記第３インダクタンス素子を置き換えてあること
を特徴とするスイッチング回路。
【請求項２】
Ｎは８以上であることを特徴とする請求項１に記載のスイッチング回路。
【請求項３】
アナログの信号をパルス幅変調する変調回路と、
請求項１又は２の何れか１項に記載のスイッチング回路とを備え、
前記変調回路が変調信号の包絡線信号をパルス幅変調して得られたＰＷＭ信号にて前記スイッチング回路をスイッチングさせるようにしてあること
を特徴とする包絡線信号増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタンス素子に接続されたスイッチング素子をＰＷＭ信号でスイッチングさせるスイッチング回路、及び該スイッチング回路を備える包絡線信号増幅器に関する。
【背景技術】
【０００２】
近年、携帯電話の基地局等で高周波の変調信号を電力増幅するのに用いられる増幅方式の一つにＥＥＲ（Envelope Elimination and Restoration）方式がある。ＥＥＲ方式では、増幅すべき変調信号から振幅成分（包絡線）と位相成分とを抽出し、位相成分に相当する信号を振幅成分に応じた信号で振幅変調することにより、変調された信号の振幅が、元の変調信号の振幅に比例するように増幅する。
【０００３】
より具体的には、抽出された包絡線に追従する電圧を飽和型の増幅器の電源電圧とし、この増幅器で位相成分に相当する信号を増幅することにより、増幅された信号の振幅を抽出された包絡線に追従させる。上記の包絡線に追従する電圧は、例えば、増幅すべき変調信号を包絡線検波した検波信号（以下、包絡線信号という）を電力増幅することによって得られる。包絡線信号の電力増幅には、効率を高めるために飽和型の増幅器が用いられる。例えば、包絡線信号をパルス幅変調して生成したＰＷＭ信号でスイッチング素子をスイッチングさせ、スイッチングによって増幅されたＰＷＭ信号を積分することにより、包絡線信号が変調信号として復調される。
【０００４】
ＰＷＭ信号を増幅するには、相補的なスイッチング素子をプッシュプル接続させたＤ級増幅器や、インダクタンス素子から印加される電圧がゼロの時にスイッチング素子をオンさせるＥ級増幅器が用いられることが多い。但し、Ｄ級増幅器では、相補的なスイッチング素子の耐圧をバランスよく高めることが技術的に困難である。また、Ｅ級増幅器では、設計条件及び動作条件によりスイッチング素子がオフするときにインダクタンス素子からスイッチング素子に印加されるサージ電圧が電源電圧を大きく超えることがある。このような理由から、プッシュプル又は単一のスイッチング素子を高周波且つ大電力の増幅器に適用するには自ずと限界がある。
【０００５】
加えて、上述したＰＷＭ信号には比較的周波数が低い包絡線信号の成分と周波数が高いＰＷＭ信号の成分とが含まれているため、ＰＷＭ信号の増幅器には、広帯域な周波数特性を有する増幅器が必要とされる。このような条件を満たす増幅器として、例えば特許文献１に示すような分布増幅器をＰＷＭ信号の増幅器に適用することが考えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−０３３６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、分布増幅器では、複数のスイッチング素子が出力する電力を合成するための分布定数線路において、出力端とは反対側に伝播する電力を抵抗で消費させて終端しなければならず、終端抵抗での損失が大きいという問題がある。また、増幅されたＰＷＭ信号から変調信号としての包絡線信号を取り出すのにローパスフィルタが必要であり、このフィルタの挿入損失も無視できないものとなる。
【０００８】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、複数のスイッチング素子にて増幅したＰＷＭ信号を低損失で合成し、変調信号を復調することが可能なスイッチング回路、及び該スイッチング回路を備える包絡線信号増幅器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るスイッチング回路は、Ｎ個（Ｎは２以上の整数）のスイッチング素子のスイッチングを制御するための各制御端子をＮ−１個の第１インダクタンス素子を介して縦続接続する接続回路と、一端が直流電源に接続される第２インダクタンス素子の他端及び前記スイッチング素子の各一端の間に各別に接続された第３インダクタンス素子とを備えるスイッチング回路であって、前記接続回路の入力端子に入力されるＰＷＭ信号にて、前記Ｎ個のスイッチング素子を順次スイッチングさせるようにしてあり、前記Ｎ個のスイッチング素子は、モノリシック集積回路の半導体基板上に環状に配されたＮ個の縦型のＭＯＳＦＥＴであり、該ＭＯＳＦＥＴは、前記半導体基板の一面にソース及びゲートが、他面にドレインが夫々形成されており、前記ソースの夫々は、前記半導体基板の一面にて前記ＭＯＳＦＥＴより内側に外縁が円形状をなすように形成された第１導体パターンに接続されており、前記ゲートの夫々は、前記半導体基板の一面にて前記ＭＯＳＦＥＴより外側に前記ＭＯＳＦＥＴに沿うように配された前記接続回路に接続されており、前記ドレインの夫々は、前記半導体基板の他面にて前記ＭＯＳＦＥＴより内側に放射状に形成された第２導体パターンの分岐パターンの夫々を介して前記第２インダクタンス素子の他端に接続されており、前記分岐パターンにより、前記第３インダクタンス素子を置き換えてあることを特徴とする。
【００１０】
本発明にあっては、ＰＷＭ信号が伝播する接続回路を構成するＮ−１個の第１インダクタンス素子の各接続節点及び接続回路の入出力端子に、Ｎ個のスイッチング素子夫々の制御端子を各別に接続してあり、各スイッチング素子の一端と、直流電源に一端が接続された第２インダクタンス素子の他端との間に第３インダクタンス素子を各別に介装させる。
これにより、接続回路を伝播するＰＷＭ信号によって各スイッチング素子が一定の時間間隔で順次スイッチングし、スイッチング素子毎に増幅された略等振幅のＰＷＭ信号が第２インダクタンス素子の他端において加算される。このため、前記時間間隔のＮ倍が１周期となるような変調周期（ＰＷＭ周期）を有するＰＷＭ信号を増幅することとした場合は、ＰＷＭ信号の基本波に対して、各スイッチング素子の一端における信号振幅及び位相を複素平面上の信号点に対応させたときに、原点を中心とする円上に−２π／Ｎの位相差で各信号点が等間隔に並ぶように表すことができるため、ＰＷＭ信号の基本波がうち消し合うように加算される。
同様に、ＰＷＭ信号のＭ次（Ｍは２以上の整数）高調波に対して、各スイッチング素子の一端における信号振幅及び位相を複素平面上の信号点に対応させたときに、原点を中心とする円上に−２Ｍπ／Ｎの位相差で各信号点が等間隔に並ぶように表すことができる場合は、ＰＷＭ信号の高調波が打ち消し合うように加算される。
【００１２】
また、本発明にあっては、各スイッチング素子の一端と第２インダクタンス素子の他端との間に各別に介装されるべき第３インダクタンス素子に代えて、接続部材を介装させる。これにより、接続部材の寄生インダクタンスが、第３インダクタンス素子の機能を果たす。
更に、本発明にあっては、スイッチング回路がモノリシック集積回路の半導体基板に形成されているため、スイッチング回路が小型化され、増幅器としての高周波特性が良好となる。
更にまた、本発明にあっては、各スイッチング素子が縦型のＭＯＳＦＥＴからなるため、スイッチング回路が高耐圧、大電力化されると共に、オン抵抗が小さくなって損失が低減される。そして、各スイッチング素子のドレイン電極と、ソース電極及びゲート電極とがモノリシック集積回路の両面に分離されるため、例えば、各スイッチング素子のドレイン電極から第２インダクタンス素子の他端に至る配線長が均等化され、スイッチング素子毎に増幅されたＰＷＭ信号が第２インダクタンス素子の他端においてバランスよく加算される。
【００１３】
本発明に係るスイッチング回路は、Ｎは８以上であることを特徴とする。
【００１４】
本発明にあっては、各スイッチング素子の一端におけるＰＷＭ信号のＭ次高調波の信号振幅及び位相を複素平面上の信号点に対応させた場合、各信号点間の位相差（−２Ｍπ／Ｎ）は、基本波に対する信号点間の位相差（−２π／Ｎ）のＭ倍となる。つまり、各信号点が最初に１点に重なるのは、Ｎ次高調波（Ｍ＝Ｎ）の場合である。
これにより、Ｎが８以上の場合、少なくとも２次高調波から７次高調波に対して、スイッチング素子の各一端に対応する複素平面上の信号点が１点に重なることがなく、これらの高調波が互いに打ち消される。
【００１９】
本発明に係る包絡線信号増幅器は、アナログの信号をパルス幅変調する変調回路と、前述の発明に記載のスイッチング回路とを備え、前記変調回路が変調信号の包絡線信号をパルス幅変調して得られたＰＷＭ信号にて前記スイッチング回路をスイッチングさせるようにしてあることを特徴とする。
【００２０】
本発明にあっては、入力された変調信号の包絡線信号を変調回路がパルス幅変調し、パルス幅変調して得られたＰＷＭ信号でスイッチング回路をスイッチングさせて包絡線信号に復調する。
これにより、複数のスイッチング素子にて増幅したＰＷＭ信号を低損失で合成し、変調信号を復調することが可能なスイッチング回路が、包絡線信号増幅器に適用される。
【発明の効果】
【００２１】
本発明によれば、接続回路を伝播するＰＷＭ信号によって各スイッチング素子が一定の時間間隔で順次スイッチングし、スイッチング素子毎に増幅された略等振幅のＰＷＭ信号が第２インダクタンス素子の他端において加算される。
このため、前記時間間隔のＮ倍が１周期となるような変調周期を有するＰＷＭ信号を増幅することとした場合は、ＰＷＭ信号の基本波に対して、各スイッチング素子の一端における信号振幅及び位相を複素平面上の信号点に対応させたときに、原点を中心とする円上に−２π／Ｎの位相差で各信号点が等間隔に並ぶように表すことができるため、ＰＷＭ信号の基本波がうち消し合うように加算される。同様に、ＰＷＭ信号のＭ次（Ｍは２以上の整数）高調波に対して、各スイッチング素子の一端における信号振幅及び位相を複素平面上の信号点に対応させたときに、原点を中心とする円上に−２Ｍπ／Ｎの位相差で各信号点が等間隔に並ぶように表すことができる場合は、ＰＷＭ信号の高調波が打ち消し合うように加算される。
従って、複数のスイッチング素子にて増幅したＰＷＭ信号を低損失で合成し、変調信号を復調することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１に係るＥＥＲ増幅器の要部構成を示すブロック図である。
【図２】ＥＥＲ増幅器の各部の信号波形を模式的に示す説明図である。
【図３】本発明の実施の形態１に係るスイッチング回路の構成を示す回路図である。
【図４】ドレインにおける信号の振幅及び位相を複素平面上の信号点に対応付けて示す図である。
【図５】増幅段数（ｎ）に対する基本波及び高調波の打ち消し特性を示すグラフである。
【図６】本発明の実施の形態２に係るスイッチング回路の模式的な平面図である。
【図７】本発明の実施の形態３に係るスイッチング回路の模式的な平面図である。
【発明を実施するための形態】
【００２３】
以下、本発明に係るスイッチング回路を有する包絡線信号増幅器を、携帯電話の基地局で用いられるＥＥＲ方式による増幅器（以下、ＥＥＲ増幅器という）に適用した実施の形態について詳述する。
（実施の形態１）
図１は、本発明の実施の形態１に係るＥＥＲ増幅器の要部構成を示すブロック図である。ＥＥＲ増幅器は、入力端子１から入力された携帯電話の変調信号を包絡線検波する検波器２と、検波信号（包絡線信号）を増幅する包絡線信号増幅器３と、入力された変調信号の振幅を制限して位相成分を抽出するリミッタ４と、抽出した位相成分を増幅するスイッチング回路５とを備える。
【００２４】
包絡線信号増幅器３は、一定周波数の三角波を発生させる三角波発生器３１と、該三角波発生器３１から与えられた三角波との比較により、検波器２から与えられた検波信号をパルス幅変調したＰＷＭ信号をスイッチング回路３３に与える比較器３２とを備える。スイッチング回路３３でスイッチングされて振幅が増大したＰＷＭ信号は、パルス幅変調の変調周波数成分及び高調波成分が除去されて包絡線信号に復調され、スイッチング回路５に与えられる。スイッチング回路５は、包絡線信号増幅器３のスイッチング回路３３から与えられた包絡線信号を電源電圧としており、リミッタ４から与えられた位相成分に基づいて図示しないスイッチング素子をスイッチングさせることにより、増幅された位相成分の振幅を包絡線信号に追従させる。
【００２５】
図２は、ＥＥＲ増幅器の各部の信号波形を模式的に示す説明図である。図２Ａから図２Ｇにおいて、横軸は時間を表し、縦軸は各部の信号の振幅を表す。但し、各縦軸の縮尺は不均等である。
図２Ａは、入力端子１に与えられる変調信号の波形を示している。入力された変調信号は、搬送波が位相変調及び振幅変調されたものである。図２Ｂは、入力された変調信号からリミッタ４が抽出した位相成分の波形を示し、図２Ｃは、入力された変調信号を検波器２が包絡線検波した検波信号（包絡線信号）の波形を示している。図２Ｂの位相信号は振幅が一定であり、図２Ｃの包絡線信号は変調信号から搬送波の成分が除去されている。
【００２６】
図２Ｄは、比較器３２に入力される三角波の波形を示し、図２Ｅは、図２Ｃに示す包絡線信号が比較器３２で三角波と比較されてパルス幅変調されたＰＷＭ信号の波形を示している。ここでは、包絡線信号の波高値が低い（又は高い）場合、ＰＷＭ信号のパルス幅が広く（又は狭く）なるようにパルス幅変調される。このＰＷＭ信号をスイッチング回路３３で極性反転して増幅することにより、パルス幅変調の変調周波数成分及びそれより高い周波数成分が除去された信号の波形を図２Ｆに示す。つまり、図２Ｆの信号は、図２Ｃの包絡線信号が増幅されたものとなる。
【００２７】
図２Ｇは、図２Ｆに示す包絡線信号そのものを電源とするスイッチング回路５により、図２Ｂに示す位相成分を増幅したときの出力信号の波形を示す。この場合、スイッチング回路５が出力する信号の振幅は電源電圧に追従するため、包絡線信号に追従する振幅を有する位相信号がスイッチング回路５から出力される。このようにして、図２Ａに示す変調信号の位相成分が保たれた状態で振幅成分が増幅され、図２Ｇに示す信号としてＥＥＲ増幅器から出力される。
【００２８】
尚、本実施の形態１では、パルス幅変調の変調周波数、即ち三角波発生器３１が発生させる三角波の周波数は２００ＭＨｚであるが、これに限定されるものではなく、包絡線信号の帯域幅の１０倍程度に相当する周波数となるようにすることが好ましい。
【００２９】
図３は、本発明の実施の形態１に係るスイッチング回路３３の構成を示す回路図である。スイッチング回路３３は、一端が電源Ｖｄｄに接続されたコイルＬ２と、該コイルＬ２の他端及びドレインＤ１，Ｄ２，・・Ｄｎ（ｎは２以上の整数）間にコイルＬ３が各別に介装されたｎ個の電界効果トランジスタ（ＭＯＳＦＥＴ。以下、単にトランジスタという）Ｍ１，Ｍ２，・・Ｍｎとを備える。トランジスタＭ１，Ｍ２，・・Ｍｎ夫々のソースＳ１，Ｓ２，・・Ｓｎは、接地電位に接続されている。コイルＬ２の他端は、スイッチング回路３３の出力端子３３２に接続されている。
【００３０】
トランジスタＭｋ，Ｍｋ＋１（ｋは１からｎ−１の整数）のゲートＧｋ，Ｇｋ＋１間には、ｎ−１個のコイルＬ１が各別に接続されている。ｎ−１個のコイルＬ１と、ゲートＧ１，Ｇ２，・・Ｇｎの図示しない浮遊容量Ｃｇｓとが接続回路を構成しており、該接続回路の一端及び他端は、夫々コイルＬ１ａと終端抵抗Ｒｓとの直列回路を介して入力端子３３１及び接地電位に接続されている。終端抵抗Ｒｓ及び接地電位の間には、後述するコンデンサＣ１を介装させてもよい。終端抵抗Ｒｓのインピーダンスは、接続回路の特性インピーダンスと一致させてある。
【００３１】
上述したスイッチング回路３３において、比較器３２から入力端子３３１を介して終端抵抗Ｒｓに与えられたＰＷＭ信号が、接続回路を伝播する間にゲートＧｍ（ｍは１からｎまでの整数）に一定の時間間隔で与えられる。この時間間隔は、パルス幅変調の変調周期の１／ｎとなるようにしてある。即ち、ゲートＧｍには、ゲートＧ１に対して２π（ｍ−１）／ｎだけ位相が遅れたＰＷＭ信号が与えられる。そして、ＰＷＭ信号がトランジスタＭｍのゲートＧｍに伝播したときに、トランジスタＭｍが、ドレインＤｍに接続されたコイルＬ３と接地電位との間をスイッチングし、極性反転して増幅したＰＷＭ信号をドレインＤｍからコイルＬ３を介して出力端子３３２へ与える。従って、コイルＬ２の他端、即ち出力端子３３２から出力される信号は、ドレインＤ１，Ｄ２，・・Ｄｎの夫々から出力された等振幅のＰＷＭ信号が、各別のコイルＬ３を介して均等に加算された信号となる。
【００３２】
次に、各トランジスタＭｍのドレインＤｍから出力端子３３２に与えられたＰＷＭ信号が加算される仕組みを、ｎ＝８の場合について説明する。
図４は、ドレインＤ１，Ｄ２，・・Ｄ８における信号の振幅及び位相を複素平面上の信号点に対応付けて示す図である。
図において横軸は実軸を表し、縦軸は虚軸を表す。図４Ａは、パルス幅変調の変調周波数（ここでは２００ＭＨｚ）と同一の周波数を有する基本波に対する信号点を示し、図４Ｂ，４Ｃ，４Ｄの夫々は、２次高調波，３次高調波，４次高調波に対する信号点を示している。
【００３３】
図４Ａにおいて、ドレインＤ１に対応する信号点を実軸上においた場合、ドレインＤ１，Ｄ２，・・Ｄ８における信号振幅は一定であるので、ドレインＤ１，Ｄ２，・・Ｄ８に対応する信号点は、原点を中心とする同心円上に並ぶ。また、トランジスタＭ１，Ｍ２，・・Ｍ８はパルス幅変調の変調周期（基本波の周期）の１／８の時間間隔をおいて順次、即ち−π／４の位相差で順次スイッチングするため、ドレインＤ１，Ｄ２，・・Ｄ８に対応する隣り合う信号点間の位相差は、−π／４（＝−２π／８）となる。
【００３４】
同様に、図４Ｂにおいて、トランジスタＭ１，Ｍ２，・・Ｍ８は２次高調波の周期の２／８の時間間隔をおいて順次、即ち−π／２の位相差で順次スイッチングするため、ドレインＤ１，Ｄ２，・・Ｄ８に対応する隣り合う信号点間の位相差は、−π／２（＝−２×２π／８）となる。また、図４Ｃにあっては、ドレインＤ１，Ｄ２，・・Ｄ８に対応する隣り合う信号点間の位相差は、−３π／４（＝−３×２π／８）となる。更に、図４Ｄにあっては、ドレインＤ１，Ｄ２，・・Ｄ８に対応する隣り合う信号点間の位相差は、−π（＝−４×２π／８）となる。
【００３５】
以上の図４Ａから４Ｄに示す各信号点は、原点について点対称となる位置関係にあるため、図４Ａから４Ｄのどの図にあっても、全ての信号点に対応するドレインＤ１，Ｄ２，・・Ｄ８の信号を均等に加算したときは、加算された信号が打ち消し合って振幅がゼロの信号となることが示される。一方、出力端子３３２から出力される信号は、ドレインＤ１，Ｄ２，・・Ｄｎの夫々から出力された信号が均等に加算された信号であるから、ｎ＝８の場合、少なくとも基本波及び２次，３次，４次の高調波が出力端子３３２において打ち消されることが示される。
【００３６】
図示しない５次，６次，７次の高調波については、ドレインＤ１，Ｄ２，・・Ｄ８に対応する隣り合う信号点間の位相差が、夫々−５π／４（＝−５×２π／８），−３π／２（＝−６×２π／８），−７π／４（＝−７×２π／８）となる。これらの高調波についても、ドレインＤ１，Ｄ２，・・Ｄ８の信号を均等に加算したときは、加算された信号の振幅がゼロとなる。
【００３７】
これに対し、８次の高調波については、ドレインＤ１，Ｄ２，・・Ｄ８に対応する隣り合う信号点間の位相差が、−２π（＝−８×２π／８）となり、全ての信号点が１点に重なる。従って、ドレインＤ１，Ｄ２，・・Ｄ８の信号を均等に加算したときは、加算された信号が打ち消し合うことがなく、加算した信号の数だけ信号の振幅が増大することが推察される。
以上の事柄から帰納的に言えることは、図３に示すスイッチング回路３３の出力端子３３２からは、パルス幅変調の基本波及びｎ−１次以下の高調波が打ち消されて出力されるということである。つまり、スイッチング回路３３の出力端子３３２からは、図２Ｆに示すような包絡線信号が出力されると言える。
【００３８】
以下では、スイッチング回路３３のトランジスタの個数、即ちＰＷＭ信号の増幅段数の違いによって、基本波及び高調波がどのように打ち消されるかを説明する。
図５は、増幅段数（ｎ）に対する基本波及び高調波の打ち消し特性を示すグラフである。図の横軸は周波数（Ｈｚ）を表し、縦軸は出力端子３３２における信号の振幅（Ｖ）を表す。また、ｎ＝４、６、８及び１６の場合の信号振幅を、夫々２点鎖線、１点鎖線、実線及び破線で示す。図５では、増幅段の１段当たり１Ｖの信号振幅が得られるように各トランジスタＭ１，Ｍ２，・・ＭｎをＰＷＭ信号でスイッチングさせた場合のシミュレーション結果を示す。パルス幅変調の基本波（２００ＭＨｚ）より十分低い周波数では、各トランジスタＭ１，Ｍ２，・・Ｍｎから出力される信号が略同位相で加算されるため、加算された信号の振幅（Ｖ）は、増幅段数ｎに相当する値となる。
【００３９】
先ず、ｎ＝４の場合、パルス幅変調の基本波及び２次，３次の高調波が出力端子３３２において打ち消されるため、ｆ＝２００ＭＨｚ、４００ＭＨｚ及び６００ＭＨｚにおける高調波信号の振幅がゼロとなる。また、上述したように４次の高調波が出力端子３３２で加算されるため、ｆ＝８００ＭＨｚにおける信号の振幅にピークが現れる（２点鎖線参照）。このようなピークは、８次（４次×２）の高調波であるｆ＝１．６ＧＨｚにも現れる。
次に、ｎ＝６の場合、パルス幅変調の基本波及び２次から５次の高調波が出力端子３３２において打ち消されるため、ｆ＝２００ＭＨｚから２００ＭＨｚおきに１ＧＨｚまでの高調波信号の振幅がゼロとなる。また、６次の高調波が出力端子３３２で加算されるため、ｆ＝１．２ＧＨｚにおける信号の振幅にピークが現れる（１点鎖線参照）。
【００４０】
同様にｎ＝８の場合、パルス幅変調の基本波及び２次から７次の高調波が出力端子３３２において打ち消されるため、ｆ＝２００ＭＨｚから２００ＭＨｚおきに１．４ＧＨｚまでの信号の振幅がゼロとなる。また、８次の高調波が出力端子３３２で加算されるため、ｆ＝１．６ＧＨｚにおける信号の振幅にピークが現れる（実線参照）。
更に、ｎ＝１６の場合、パルス幅変調の基本波及び２次から１５次の高調波が出力端子３３２において打ち消されるため、ｆ＝３ＧＨｚまでの高調波信号の振幅がゼロとなり、図５に示す周波数の範囲では信号の振幅に大きなピークが現れることがない。
このように、増幅段数を８以上とすれば、ｆ＝１．４ＧＨｚまでの高調波が打ち消されるため、ほぼ実用的な打ち消し特性が得られることが示される。
【００４１】
以上のように本実施の形態１によれば、ＰＷＭ信号が伝播する接続回路を構成するｎ−１個のコイルの各接続節点及び接続回路の入出力端子に、ｎ個のトランジスタのゲートを各別に接続してあり、各トランジスタのドレインと、Ｖｄｄに一端が接続された第２のコイルの他端との間に第３のコイルを各別に介装させる。
これにより、接続回路を伝播するＰＷＭ信号によって各トランジスタが、パルス幅変調の変調周期の１／ｎの時間間隔で順次スイッチングし、トランジスタ毎に増幅された略等振幅のＰＷＭ信号が第２のコイルの他端において加算される。このため、各トランジスタのドレインにおける信号振幅及び位相を複素平面上の信号点に対応付けたときに、パルス幅変調の基本波及びｎ−１次以下の高調波に対して、原点を中心とする円上に−２ｋπ／８（ｋは１からｎ−１の整数）の位相差で各信号点が等間隔に並ぶように表すことができるため、ＰＷＭ信号の基本波がうち消し合うように加算される。つまり、損失が大きい伝送回路及びフィルタを用いずにＰＷＭ信号を加算して、パルス幅変調の基本波及び高調波を除去することができる。
従って、複数のスイッチング素子にて増幅したＰＷＭ信号を低損失で合成し、変調信号としての包絡線信号を復調することが可能となる。
【００４２】
また、各トランジスタのドレインにおけるＰＷＭ信号のＭ次高調波の信号振幅及び位相を複素平面上の信号点に対応付けた場合、各信号点間の位相差は（−２Ｍπ／ｎ）は、基本波に対する信号点間の位相差（−２π／ｎ）のＭ倍となる。つまり、各信号点が最初に１点に重なるのは、ｎ次高調波（Ｍ＝ｎ）の場合となる。
従って、ｎが８以上の場合は、少なくとも２次高調波から７次高調波に対して、トランジスタのドレインに対応する複素平面上の信号点が１点に重なることがなく、実用的な打ち消し特性を得ることが可能となる。
【００４３】
更にまた、ＥＥＲ増幅器に入力された変調信号としての包絡線信号を比較器がパルス幅変調し、パルス幅変調して得られたＰＷＭ信号でトランジスタをスイッチングさせて合成することにより包絡線信号に復調する。
従って、複数のトランジスタにて増幅したＰＷＭ信号を低損失で合成し、変調信号を復調することが可能なスイッチング回路を、包絡線信号増幅器に適用することが可能となる。
【００４４】
（実施の形態２）
実施の形態１は、スイッチング回路３３が、回路基板上のディスクリート部品で構成されることを排除しない形態であるのに対し、実施の形態２は、スイッチング回路が半導体基板上にＩＣとして形成される形態である。
図６は、本発明の実施の形態２に係るスイッチング回路３３ａの模式的な平面図である。スイッチング回路３３ａは、モノリシック集積回路の半導体基板上に形成されており、一端が電源Ｖｄｄに接続されたコイルＬ２と、該コイルＬ２の他端及びドレインＤ１，・・Ｄ１６間が導体パターン（接続部材）にて接続された１６個のトランジスタＭ１，・・Ｍ１６とを備える。トランジスタＭ１，・・Ｍ１６夫々のソースＳ１，・・Ｓ１６は、接地電位（図６では、一部を斜線で示す）に接続されている。コイルＬ２の他端は、スイッチング回路３３ａの出力端子３３２となっている。
【００４５】
トランジスタＭ１，・・Ｍ１６夫々のゲートＧ１，・・Ｇ１６は、１５個直列に接続されたコイルＬ１，・・Ｌ１の両端及び各接続点に各別に接続されている。１５個のコイルＬ１，・・Ｌ１と、ゲートＧ１，・・Ｇ１６の図示しない浮遊容量Ｃｇｓとが接続回路を構成しており、該接続回路の一端及び他端は、夫々コイルＬ１ａと終端抵抗Ｒｓとの直列回路を介して入力端子３３１及びコンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は接地電位に接続されている。コンデンサＣ１は、ゲートＧ１，・・Ｇ１６に対する直流バイアス電圧をカットするためのものである。
【００４６】
コイルＬ２、１５個のコイルＬ１，・・Ｌ１、コイルＬ１ａ，Ｌ１ａ、終端抵抗Ｒｓ，Ｒｓ、及びコンデンサＣ１は、導体パターンによって形成されている。コイルＬ２の他端及びドレインＤ１，・・Ｄ１６間を接続する導体パターン（接続部材）は、寄生インダクタンスを有しており、実施の形態１におけるスイッチング回路３３の各コイルＬ３に置き換わるものである。実質的には、上記導体パターンが有する寄生インダクタンスと、トランジスタＭ１，・・Ｍ１６夫々の半導体チップからドレインＤ１，・・Ｄ１６までの配線のインダクタンスとによって、各コイルＬ３が置き換えられる。
【００４７】
上述した構成において、入力端子３３１から終端抵抗Ｒｓに与えられたＰＷＭ信号が、１５個のコイルＬ１，・・Ｌ１を含む接続回路を伝播する間に、トランジスタＭ１，・・Ｍ１６が順次スイッチングする。トランジスタＭ１，・・Ｍ１６で夫々増幅されてドレインＤ１，・・Ｄ１６から出力されたＰＷＭ信号が、コイルＬ２で加算されることにより、出力端子３３２においてパルス幅変調の基本波及び高調波が打ち消されるのは、実施の形態１におけるスイッチング回路３３と同様である。
【００４８】
スイッチング回路３３ａは、モノリシック集積回路上に形成されているため、回路全体が小型化されており、絶縁体基材からなる回路基板上にディスクリート部品を用いて構成した場合と比較して、良好な高周波特性を有している。
その他、実施の形態１に対応する箇所には同様の符号を付して、その詳細な説明を省略する。
【００４９】
以上のように本実施の形態２によれば、各トランジスタのドレインと第２のコイルの他端との間に各別に介装されるべき第３のコイルに代えて、接続部材を介装させる。
これにより、接続部材の寄生インダクタンスに、第３のコイルの役割を負わせることが可能となる。
【００５０】
また、スイッチング回路がモノリシック集積回路の半導体基板に形成されているため、スイッチング回路が小型化され、増幅器としての高周波特性を良好にすることが可能となる。
【００５１】
（実施の形態３）
実施の形態２は、半導体基板上に横型のＭＯＳＦＥＴを備える形態であるのに対し、実施の形態３は、同じ半導体基板上に高耐圧・大電力の縦型のＭＯＳＦＥＴを備える形態である。
図７は、本発明の実施の形態３に係るスイッチング回路３３ｂの模式的な平面図である。図７Ａ及び７Ｂの夫々は、スイッチング回路３３ｂの表面及び裏面を示す平面図である。スイッチング回路３３ｂは、モノリシック集積回路の半導体基板上に形成されており、環状に配された縦型のＭＯＳＦＥＴからなるトランジスタＭ１，Ｍ２，・・Ｍ８を備える。トランジスタＭ１，Ｍ２，・・Ｍ８の夫々は、半導体基板の表面にソースＳ１，・・Ｓ８及びゲートＧ１，・・Ｇ８が形成されており、裏面にドレインＤ１，Ｄ２，・・Ｄ８が形成されている。
【００５２】
トランジスタＭ１，・・Ｍ１６夫々のソースＳ１，・・Ｓ１６は、接地電位に接続された環状の導体パターンに接続されている。トランジスタＭ１，・・Ｍ８夫々のゲートＧ１，・・Ｇ８は、環状に配されて７個直列に接続されたコイルＬ１，・・Ｌ１の両端及び各接続点に各別に接続されている。７個のコイルＬ１，・・Ｌ１と、ゲートＧ１，・・Ｇ８の図示しない浮遊容量Ｃｇｓとが接続回路を構成しており、該接続回路の一端及び他端は、夫々コイルＬ１ａと終端抵抗Ｒｓとの直列回路を介して入力端子３３１及びコンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は接地電位に接続されている。
【００５３】
スイッチング回路３３ｂは、また、半導体基板の裏面において、一端が電源Ｖｄｄに接続されたコイルＬ２を備え、該コイルＬ２の他端は、トランジスタＭ１，Ｍ２，・・Ｍ８夫々のドレインＤ１，Ｄ２，・・Ｄ８から各別の導体パターン（接続部材）にて等距離に接続される１点と接続されている。コイルＬ２の他端は、スイッチング回路３３ｂの出力端子３３２となっている。上記導体パターン（接続部材）は、寄生インダクタンスを有しており、実施の形態１におけるスイッチング回路３３のコイルＬ３に置き換わるものである。
【００５４】
上述した構成において、入力端子３３１から終端抵抗Ｒｓに与えられたＰＷＭ信号が、７個のコイルＬ１，・・Ｌ１を含む接続回路を伝播する間に、トランジスタＭ１，Ｍ２，・・Ｍ８が順次スイッチングする。トランジスタＭ１，Ｍ２，・・Ｍ８で増幅されてドレインＤ１，・・Ｄ８から出力されたＰＷＭ信号が、コイルＬ２で加算されることにより、出力端子３３２においてパルス幅変調の基本波及び高調波が打ち消されるのは、実施の形態１におけるスイッチング回路３３と同様である。
【００５５】
スイッチング回路３３ｂは、ソースＳ１，・・Ｓ８及びゲートＧ１，・・Ｇ８とドレインＤ１，・・Ｄ８とが、モノリシック集積回路の表面と裏面とに分離されているため、配線の自由度を高めることができる。また、図７に示すように、トランジスタＭ１，Ｍ２，・・Ｍ８を環状に配した場合は、ドレインＤ１，Ｄ２，・・Ｄ８と特定の１点とを各別に接続する導体パターン（配線部材）の長さが均一となり、寄生インダクタンスも均一化されるため、ドレインＤ１，Ｄ２，・・Ｄ８から出力されるＰＷＭ信号をバランスよく加算することができる。
その他、実施の形態１及び２に対応する箇所には同様の符号を付して、その詳細な説明を省略する。
【００５６】
以上のように本実施の形態３によれば、各トランジスタが縦型のＭＯＳＦＥＴからなるため、スイッチング回路を高耐圧、大電力化できる上に、オン抵抗を小さくして損失を低減することが可能となる。
更に、各トランジスタのドレイン電極と、ソース電極及びゲート電極とがモノリシック集積回路の両面に分離されるため、各トランジスタのドレイン電極から第２のコイルの他端に至る配線長が均等化される。従って、トランジスタ毎に増幅されたＰＷＭ信号を第２のコイルの他端においてバランスよく加算することが可能となる。
【符号の説明】
【００５７】
２  検波器
３  包絡線信号増幅器
３３、３３ａ、３３ｂ  スイッチング回路
Ｌ１  コイル（第１インダクタンス素子）
Ｌ２  コイル（第２インダクタンス素子）
Ｌ３  コイル（第３インダクタンス素子）
Ｒｓ  終端抵抗
Ｍ１、Ｍ２、・・Ｍｎ  電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｄ１、Ｄ２、・・Ｄｎ  ドレイン（スイッチング素子の一端）
Ｇ１、Ｇ２、・・Ｇｎ  ゲート（スイッチング素子の制御端子）
Ｖｄｄ  電源（直流電源）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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