(57)【特許請求の範囲】
【請求項１】
可変抵抗回路と、第１〜第Ｍ（ただし、Ｍは２以上の整数である）のレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とを備え、
前記可変抵抗回路および前記第１〜第Ｍのレプリカ回路の各々は、
第１の電圧のラインと所定のノードとの間に直列接続された第１〜第Ｍの抵抗素子と、
それぞれ前記第１〜第Ｍの抵抗素子に対応して設けられ、各々が、前記第１の電圧のラインと対応の抵抗素子の前記所定のノード側の電極との間に接続された第１〜第Ｍのトランジスタとを含み、
前記第１〜第Ｍのレプリカ回路の各々は、さらに、前記所定のノードと第２の電圧のラインとの間に接続され、予め定められた定電流を流す定電流源を含み、
第ｍ（ただし、ｍは１からＭ−１までのいずれかの整数である）のレプリカ回路の第（ｍ＋１）〜第Ｍのトランジスタの各々は非導通状態に固定され、
前記可変抵抗回路および前記第１〜第Ｍのレプリカ回路に含まれる（Ｍ＋１）個の第ｋ（ただし、ｋは１からＭまでのいずれかの整数である）のトランジスタのうちの非導通状態に固定されていない複数の第ｋのトランジスタのゲートは互いに接続され、
前記演算増幅器は、対応する第ｋのレプリカ回路の前記所定のノードの電圧が予め定められた参照電圧になるように、対応する第ｋのレプリカ回路の第ｋのトランジスタのゲート電圧を制御する、半導体装置。
【請求項２】
前記第１〜第Ｍのレプリカ回路の各々は、さらに、前記第１の電圧のラインと前記第２の電圧のラインとの間に前記定電流源と直列接続された第（Ｍ＋１）のトランジスタを含み、
前記第１のレプリカ回路の前記第（Ｍ＋１）のトランジスタは導通状態に固定され、
前記第ｍのレプリカ回路の第ｍのトランジスタが導通状態にされていない場合は、前記第（ｍ＋１）のレプリカ回路の前記第（Ｍ＋１）のトランジスタが非導通状態にされる、請求項１に記載の半導体装置。
【請求項３】
前記第ｍのレプリカ回路の第ｍのトランジスタが導通状態にされていない場合は、さらに、前記第（ｍ＋１）のレプリカ回路に対応する演算増幅器が非活性状態にされる、請求項２に記載の半導体装置。
【請求項４】
前記第１〜第Ｍのレプリカ回路の各々は、さらに、前記第１の電圧のラインと前記第２の電圧のラインとの間に前記定電流源と直列接続された第（Ｍ＋１）のトランジスタを含み、
前記第Ｍのレプリカ回路の前記第（Ｍ＋１）のトランジスタは導通状態に固定され、
前記第（ｍ＋１）のレプリカ回路の第（ｍ＋１）のトランジスタが導通状態にされている場合は、前記第ｍのレプリカ回路の前記第（Ｍ＋１）のトランジスタが非導通状態にされる、請求項１に記載の半導体装置。
【請求項５】
出力バッファと、出力端子と、第１〜第Ｍ（ただし、Ｍは２以上の整数である）のレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とを備え、
前記出力バッファおよび前記第１〜第Ｍのレプリカ回路の各々は、
第１の電圧のラインと第１のノードとの間に直列接続された第１〜第Ｍの抵抗素子と、
それぞれ前記第１〜第Ｍの抵抗素子に対応して設けられ、各々が、前記第１の電圧のラインと対応の抵抗素子の前記所定のノード側の電極との間に接続された第１〜第Ｍのトランジスタと、
前記第１のノードと第２のノードとの間に直列接続された第（Ｍ＋１）のトランジスタおよび第（Ｍ＋１）の抵抗素子とを含み、
前記出力バッファの前記第２のノードは前記出力端子に接続され、
前記出力バッファの前記第（Ｍ＋１）のトランジスタは、内部信号に応答して導通状態または非導通状態になり、
前記第１〜第Ｍのレプリカ回路の第（Ｍ＋１）のトランジスタはともに導通状態に固定され、
前記第１〜第Ｍのレプリカ回路の各々は、さらに、前記第２のノードと第２の電圧のラインとの間に接続され、予め定められた定電流を流す第１の定電流源を含み、
第ｍ（ただし、ｍは１からＭ−１までのいずれかの整数である）のレプリカ回路の第（ｍ＋１）〜第Ｍのトランジスタの各々は非導通状態に固定され、
前記可変抵抗回路および前記第１〜第Ｍのレプリカ回路に含まれる（Ｍ＋１）個の第ｋ（ただし、ｋは１からＭまでのいずれかの整数である）のトランジスタのうちの非導通状態に固定されていない複数の第ｋのトランジスタのゲートは互いに接続され、
前記演算増幅器は、対応する第ｋのレプリカ回路の前記第２のノードの電圧が予め定められた参照電圧になるように、対応する第ｋのレプリカ回路の第ｋのトランジスタのゲート電圧を制御する、半導体装置。
【請求項６】
前記出力バッファと、前記第１〜第Ｍのレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とは２組設けられ、
一方の組においては、前記第１および第２の電圧はそれぞれ電源電圧および接地電圧であり、前記第１〜第（Ｍ＋１）のトランジスタの各々はＰチャネルＭＯＳトランジスタであり、
他方の組においては、前記第１および第２の電圧はそれぞれ接地電圧および電源電圧であり、前記第１〜第（Ｍ＋１）のトランジスタの各々はＮチャネルＭＯＳトランジスタであり、
前記出力バッファの前記第（Ｍ＋１）の抵抗素子は２つの組で共用されている、請求項５に記載の半導体装置。
【請求項７】
前記出力バッファの前記第（Ｍ＋１）のトランジスタは導通状態に固定され、
前記出力バッファは、
さらに、その一方電極が前記第２のノードに接続され、内部信号に応答して導通状態または非導通状態になるスイッチング素子と、
前記スイッチング素子の他方電極と第２の電圧のラインとの間に接続され、前記予め定められた定電流を流す第２の定電流源とを含む、請求項５に記載の半導体装置。
【請求項８】
前記第１および第２の電圧はそれぞれ接地電圧および電源電圧である、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、可変抵抗回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置は、並列接続された第１の抵抗素子および第１のトランジスタを含む可変抵抗回路（終端抵抗素子）と、並列接続された第２の抵抗素子および第２のトランジスタを含むレプリカ回路と、レプリカ回路に定電流を流す定電流源と、レプリカ回路の端子間電圧が所定の電圧になるように第１および第２のトランジスタのゲート電圧を制御する演算増幅器とを備える。この半導体装置では、製造プロセスや温度の変動によって抵抗素子の抵抗値が変動した場合でも、可変抵抗回路の抵抗値を所定値に設定することができる（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２８８７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の半導体装置では、可変抵抗回路の抵抗値の調整可能範囲が小さいので、製造プロセスや温度の変動によって抵抗素子の抵抗値が大きく変動した場合には、可変抵抗回路の抵抗値を所定値に設定することができないと言う問題があった。
【０００５】
それゆえに、この発明の主たる目的は、可変抵抗回路の抵抗値の調整可能範囲が大きな半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、可変抵抗回路と、第１〜第Ｍ（ただし、Ｍは２以上の整数である）のレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とを備えたものである。可変抵抗回路および第１〜第Ｍのレプリカ回路の各々は、第１の電圧のラインと所定のノードとの間に直列接続された第１〜第Ｍの抵抗素子と、それぞれ第１〜第Ｍの抵抗素子に対応して設けられ、各々が、第１の電圧のラインと対応の抵抗素子の所定のノード側の電極との間に接続された第１〜第Ｍのトランジスタとを含む。第１〜第Ｍのレプリカ回路の各々は、さらに、所定のノードと第２の電圧のラインとの間に接続され、予め定められた定電流を流す定電流源を含む。第ｍ（ただし、ｍは１からＭ−１までのいずれかの整数である）のレプリカ回路の第（ｍ＋１）〜第Ｍのトランジスタの各々は非導通状態に固定される。可変抵抗回路および第１〜第Ｍのレプリカ回路に含まれる（Ｍ＋１）個の第ｋ（ただし、ｋは１からＭまでのいずれかの整数である）のトランジスタのうちの非導通状態に固定されていない複数の第ｋのトランジスタのゲートは互いに接続される。演算増幅器は、対応する第ｋのレプリカ回路の所定のノードの電圧が予め定められた参照電圧になるように、対応する第ｋのレプリカ回路の第ｋのトランジスタのゲート電圧を制御する。
【発明の効果】
【０００７】
この発明に係る半導体装置では、Ｍ組の抵抗素子およびトランジスタで可変抵抗回路を構成し、Ｍ組のレプリカ回路および演算増幅器でＭ個のトランジスタのゲート電圧を制御するので、可変抵抗回路の抵抗値の調整可能範囲を従来よりも大きくすることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による半導体装置の構成を示す回路図である。
【図２】図１に示した半導体装置の動作を示す図である。
【図３】図１に示した半導体装置の動作を示す他の図である。
【図４】図１に示したゲート電圧の温度依存性を例示する図である。
【図５】図１に示したゲート電圧の温度依存性を例示する他の図である。
【図６】実施の形態１の比較例を示す回路図である。
【図７】この発明の実施の形態２による半導体装置の構成を示す回路図である。
【図８】図７に示した半導体装置の動作を示す図である。
【図９】実施の形態２の比較例を示す回路図である。
【図１０】この発明の実施の形態３による半導体装置の構成を示す回路図である。
【図１１】図１０に示した半導体装置の動作を示す図である。
【図１２】図１０に示した半導体装置の動作を示す他の図である。
【図１３】図１０に示したゲート電圧の温度依存性を例示する図である。
【図１４】この発明の実施の形態４による半導体装置の構成を示す回路図である。
【図１５】図１４に示した半導体装置の動作を示す図である。
【図１６】この発明の実施の形態５による半導体装置の構成を示す回路図である。
【図１７】この発明の実施の形態６による半導体装置の構成を示す回路図である。
【図１８】図１７に示した半導体装置の動作を示す図である。
【図１９】図１７に示した半導体装置の動作を示す他の図である。
【図２０】この発明の実施の形態７による半導体装置のレイアウトを示すブロック図である。
【発明を実施するための形態】
【０００９】
［実施の形態１］
本発明の実施の形態１による半導体装置は、図１に示すように、制御電圧発生回路ＶＣＧ、レプリカ回路ＲＰ１〜ＲＰ３、出力バッファＤＯＢ、および出力端子ＴＯを備える。出力バッファＤＯＢは、ＵＳＢ（Universal Serial Bus）のフルスピード・ドライバ回路を構成しており、抵抗素子ＲＡ１〜ＲＡ４，ＲＢ１〜ＲＢ３、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ４、およびドライバＤＲを含む。
【００１０】
抵抗素子ＲＡ１〜ＲＡ３、ＰチャネルＭＯＳトランジスタＰ４、および抵抗素子ＲＡ４は、電源電圧ＶＤＤのラインと出力端子ＴＯとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のソースはともに電源電圧ＶＤＤを受け、それらのドレインはそれぞれ抵抗素子ＲＡ１〜ＲＡ３の低電圧側（出力端子ＴＯ側）の電極に接続される。
【００１１】
抵抗素子ＲＢ１〜ＲＢ３およびＮチャネルＭＯＳトランジスタＱ４は、接地電圧ＶＳＳのラインとＰチャネルＭＯＳトランジスタＰ４のドレインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のソースはともに接地電圧ＶＳＳを受け、それらのドレインはそれぞれ抵抗素子ＲＢ１〜ＲＢ３の高電圧側（出力端子ＴＯ側）の電極に接続される。トランジスタＰ４，Ｑ４のゲートは互いに接続されている。ドライバＤＲは、内部データ信号φＤをトランジスタＰ４，Ｑ４のゲートに伝達させる。
【００１２】
レプリカ回路ＲＰ１〜ＲＰ３の各々は、出力バッファＤＯＢを模したものであり、抵抗素子ＲＡ１〜ＲＡ４，ＲＢ１〜ＲＢ４、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ４、および定電流源ＣＡ，ＣＢを含む。レプリカ回路ＲＰ１〜ＲＰ３の各々の抵抗素子ＲＡ１〜ＲＡ４，ＲＢ１〜ＲＢ３は、それぞれ出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４，ＲＢ１〜ＲＢ３と同じ抵抗値を有する。レプリカ回路ＲＰ１〜ＲＰ３の各々の抵抗素子ＲＢ４は、出力バッファＤＯＢの抵抗素子ＲＡ４と同じ抵抗値を有する。
【００１３】
レプリカ回路ＲＰ１〜ＲＰ３の各々のＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ４は、それぞれ出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ４と同じサイズ（電流駆動能力）である。
【００１４】
レプリカ回路ＲＰ１〜ＲＰ３の各々の定電流源ＣＡは、出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ４がオンしたときに、出力バッファＤＯＢから出力端子ＴＯを介して外部に流出する電流と同じ値の電流を流す。レプリカ回路ＲＰ１〜ＲＰ３の各々の定電流源ＣＢは、出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ４がオンしたときに外部から出力端子ＴＯを介して出力バッファＤＯＢに流入する電流と同じ値の電流を流す。
【００１５】
レプリカ回路ＲＰ１〜ＲＰ３の各々において、抵抗素子ＲＡ１〜ＲＡ３、ＰチャネルＭＯＳトランジスタＰ４、抵抗素子ＲＡ４、および定電流源ＣＡは、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のソースはともに電源電圧ＶＤＤを受け、それらのドレインはそれぞれ抵抗素子ＲＡ１〜ＲＡ３の低電圧側（接地電圧ＶＳＳ側）の電極に接続される。ＰチャネルＭＯＳトランジスタＰ４のゲートは、接地電圧ＶＳＳを受ける。ＰチャネルＭＯＳトランジスタＰ４は、抵抗素子として動作する。
【００１６】
抵抗素子ＲＢ１〜ＲＢ３、ＮチャネルＭＯＳトランジスタＱ４、抵抗素子ＲＢ４、および定電流源ＣＢは、接地電圧ＶＳＳのラインと電源電圧ＶＤＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のソースはともに接地電圧ＶＳＳを受け、それらのドレインはそれぞれ抵抗素子ＲＢ１〜ＲＢ３の高電圧側（電源電圧ＶＤＤ側）の電極に接続される。ＮチャネルＭＯＳトランジスタＱ４のゲートは、電源電圧ＶＤＤを受ける。ＮチャネルＭＯＳトランジスタＱ４は、抵抗素子として動作する。
【００１７】
レプリカ回路ＲＰ１〜ＲＰ３の抵抗素子ＲＡ４と定電流源ＣＡとの間の電圧ＶＦＰ１〜ＶＦＰ３は、制御電圧発生回路ＶＣＧにフィードバックされる。また、レプリカ回路ＲＰ１〜ＲＰ３の抵抗素子ＲＢ４と定電流源ＣＢとの間の電圧ＶＦＮ１〜ＶＦＮ３は、制御電圧発生回路ＶＣＧにフィードバックされる。
【００１８】
制御電圧発生回路ＶＣＧは、演算増幅器ＡＰ１〜ＡＰ３，ＡＮ１〜ＡＮ３を含む。演算増幅器ＡＰ１〜ＡＰ３の反転入力端子（−端子）はともに参照電圧ＶＲＰを受け、それらの非反転入力端子（＋端子）はそれぞれレプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＰ１〜ＶＦＰ３を受ける。
【００１９】
演算増幅器ＡＰ１の出力端子は、レプリカ回路ＲＰ１〜ＲＰ３および出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ１のゲートに接続される。演算増幅器ＡＰ１は、レプリカ回路ＲＰ１の出力電圧ＶＦＰ１が参照電圧ＶＲＰに一致するように、レプリカ回路ＲＰ１〜ＲＰ３および出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ１のゲート電圧ＶＰ１を制御する。
【００２０】
演算増幅器ＡＰ２の出力端子は、レプリカ回路ＲＰ２，ＲＰ３および出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ２のゲートに接続される。演算増幅器ＡＰ２は、レプリカ回路ＲＰ２の出力電圧ＶＦＰ２が参照電圧ＶＲＰに一致するように、レプリカ回路ＲＰ２，ＲＰ３および出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ２のゲート電圧ＶＰ２を制御する。レプリカ回路ＲＰ１のＰチャネルＭＯＳトランジスタＰ２は、そのゲートに電源電圧ＶＤＤを受けて、非導通状態に固定される。
【００２１】
演算増幅器ＡＰ３の出力端子は、レプリカ回路ＲＰ３および出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ３のゲートに接続される。演算増幅器ＡＰ３は、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が参照電圧ＶＲＰに一致するように、レプリカ回路ＲＰ３および出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＰ３のゲート電圧ＶＰ３を制御する。レプリカ回路ＲＰ１，ＲＰ２の各々のＰチャネルＭＯＳトランジスタＰ３は、そのゲートに電源電圧ＶＤＤを受けて、非導通状態に固定される。
【００２２】
演算増幅器ＡＮ１〜ＡＮ３の反転入力端子（−端子）はともに参照電圧ＶＲＮを受け、それらの非反転入力端子（＋端子）はそれぞれレプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＮ１〜ＶＦＮ３を受ける。
【００２３】
演算増幅器ＡＮ１の出力端子は、レプリカ回路ＲＰ１〜ＲＰ３および出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ１のゲートに接続される。演算増幅器ＡＮ１は、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１が参照電圧ＶＲＮに一致するように、レプリカ回路ＲＰ１〜ＲＰ３および出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ１のゲート電圧ＶＮ１を制御する。
【００２４】
演算増幅器ＡＮ２の出力端子は、レプリカ回路ＲＰ２，ＲＰ３および出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ２のゲートに接続される。演算増幅器ＡＮ２は、レプリカ回路ＲＰ２の出力電圧ＶＦＮ２が参照電圧ＶＲＮに一致するように、レプリカ回路ＲＰ２，ＲＰ３および出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ２のゲート電圧ＶＮ２を制御する。レプリカ回路ＲＰ１のＮチャネルＭＯＳトランジスタＱ２は、そのゲートに接地電圧ＶＳＳを受けて、非導通状態に固定される。
【００２５】
演算増幅器ＡＮ３の出力端子は、レプリカ回路ＲＰ３および出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ３のゲートに接続される。演算増幅器ＡＮ３は、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が参照電圧ＶＲＮに一致するように、レプリカ回路ＲＰ３および出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ３のゲート電圧ＶＮ３を制御する。レプリカ回路ＲＰ１，ＲＰ２の各々のＮチャネルＭＯＳトランジスタＱ３は、そのゲートに接地電圧ＶＳＳを受けて、非導通状態に固定される。
【００２６】
次に、この半導体装置の動作について説明する。演算増幅器ＡＰ１〜ＡＰ３は、抵抗素子ＲＡ１〜ＲＡ３およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗の値に応じて、レプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＰ１〜ＶＦＰ３が参照電圧ＶＲＰと等しくなるように、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のゲート電圧ＶＰ１〜ＶＰ３を制御する。
【００２７】
もし、レプリカ回路ＲＰ１の出力電圧ＶＦＰ１が参照電圧ＶＲＰと等しくなれば、ゲート電圧ＶＰ１によって、（ＶＤＤ−ＶＲＰ）／ＩＣＡで決まる抵抗特性が得られる。ただし、ＩＣＡは定電流源ＣＡの電流値である。このとき、ゲート電圧ＶＰ１によってレプリカ回路ＲＰ２，ＲＰ３の出力電圧ＶＦＰ２，ＶＦＰ３も参照電圧ＶＲＰと等しく制御されていることになるので、ゲート電圧ＶＰ２，ＶＰ３は最大電圧（電源電圧ＶＤＤ）となってＰチャネルＭＯＳトランジスタＰ２，Ｐ３をオフするように働く。
【００２８】
一方、レプリカ回路ＲＰ１の出力電圧ＶＦＰ１が参照電圧ＶＲＰと等しくならなければ、ゲート電圧ＶＰ１は最小電圧（接地電圧ＶＳＳ）になってＰチャネルＭＯＳトランジスタＰ１のドレイン電流を最大にする。さらに、レプリカ回路ＲＰ２の出力電圧ＶＦＰ２も参照電圧ＶＲＰと等しくならなければ、ゲート電圧ＶＰ２は最小電圧になってＰチャネルＭＯＳトランジスタＰ２のドレイン電流も最大にする。この状態で例えば、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が参照電圧ＶＲＰと等しくなれば、ゲート電圧ＶＰ３によって（ＶＤＤ−ＶＲＰ）／ＩＣＡで決まる抵抗特性が得られる。
【００２９】
ゲート電圧ＶＰ１〜ＶＰ３は出力バッファＤＯＢのＰチャネルＭＯＳトランジスタＶＰ１〜ＶＰ３をも制御するので、出力バッファＤＯＢが「Ｈ」レベルを出力するときの出力インピーダンスＺｐは、（ＶＤＤ−ＶＲＰ）／ＩＣＡで決まる抵抗特性を持つように調整される。
【００３０】
具体的に説明すると、図２の上欄に示すように、抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ２〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＰ１〜ＶＦＰ３がともに参照電圧ＶＲＰに等しくなる。
【００３１】
また、ゲート電圧ＶＰ１は中間電圧になり、ゲート電圧ＶＰ２，ＶＰ３はともに最大電圧になる。これにより、ＰチャネルＭＯＳトランジスタＰ１のドレイン電流が適値に調整され、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【００３２】
また、図２の中欄に示すように、抵抗素子ＲＡ２〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ３，ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１の出力電圧ＶＦＰ１が参照電圧ＶＲＰよりも低くなり、レプリカ回路ＲＰ２，ＲＰ３の出力電圧ＶＦＰ２，ＶＦＰ３がともに参照電圧ＶＲＰに等しくなる。
【００３３】
また、ゲート電圧ＶＰ１は最小電圧になり、ゲート電圧ＶＰ２は中間電圧になり、ゲート電圧ＶＰ３は最大電圧になる。これにより、ＰチャネルＭＯＳトランジスタＰ１がオンし、ＰチャネルＭＯＳトランジスタＰ２のドレイン電流が適値に調整され、ＰチャネルＭＯＳトランジスタＰ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【００３４】
また、図２の下欄に示すように、抵抗素子ＲＡ３，ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１，ＲＰ２の出力電圧ＶＦＰ１，ＶＦＰ２がともに参照電圧ＶＲＰよりも低くなり、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が参照電圧ＶＲＰに等しくなる。
【００３５】
また、ゲート電圧ＶＰ１，ＶＰ２がともに最小電圧になり、ゲート電圧ＶＰ３は中間電圧になる。これにより、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンし、ＰチャネルＭＯＳトランジスタＰ３のドレイン電流が適値に調整されて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【００３６】
同様に、演算増幅器ＡＮ１〜ＡＮ３は、抵抗素子ＲＢ１〜ＲＢ３およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値に応じて、レプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＮ１〜ＶＦＮ３が参照電圧ＶＲＮと等しくなるように、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のゲート電圧ＶＮ１〜ＶＮ３を制御する。
【００３７】
もし、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１が参照電圧ＶＲＮと等しくなれば、ゲート電圧ＶＮ１によって、（ＶＲＮ−ＶＳＳ）／ＩＣＢで決まる抵抗特性が得られる。ただし、ＩＣＢは定電流源ＣＢの電流値である。このとき、ゲート電圧ＶＮ１によってレプリカ回路ＲＰ２，ＲＰ３の出力電圧ＶＦＮ２，ＶＦＮ３も参照電圧ＶＲＮと等しく制御されていることになるので、ゲート電圧ＶＮ２，ＶＮ３は最小電圧となってＮチャネルＭＯＳトランジスタＱ２，Ｑ３をオフするように働く。
【００３８】
一方、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１が参照電圧ＶＲと等しくならなければ、ゲート電圧ＶＮ１は最大電圧になってＮチャネルＭＯＳトランジスタＱ１のドレイン電流を最大にする。さらに、レプリカ回路ＲＰ２の出力電圧ＶＦＮ２も参照電圧ＶＲＮと等しくならなければ、ゲート電圧ＶＮ２は最大電圧になってＮチャネルＭＯＳトランジスタＱ２のドレイン電流も最大になる。この状態で例えば、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３が参照電圧ＶＲＮと等しくなれば、ゲート電圧ＶＮ３によって（ＶＲＮ−ＶＳＳ）／ＩＣＢで決まる抵抗特性が得られる。
【００３９】
ゲート電圧ＶＮ１〜ＶＮ３は出力バッファＤＯＢのＮチャネルＭＯＳトランジスタＱ１〜Ｑ３をも制御するので、出力バッファＤＯＢが「Ｌ」レベルを出力するときの出力インピーダンスＺｎも、（ＶＲＮ−ＶＳＳ）／ＩＣＢで決まる抵抗特性を持つように調整される。
【００４０】
具体的に説明すると、図３の上欄に示すように、抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＮ１〜ＶＦＮ３がともに参照電圧ＶＲＮに等しくなる。
【００４１】
また、ゲート電圧ＶＮ１は中間電圧になり、ゲート電圧ＶＮ２，ＶＮ３はともに最小電圧になる。これにより、ＮチャネルＭＯＳトランジスタＱ１のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ３，ＲＡ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。なお、抵抗素子ＲＢ４の抵抗値と抵抗素子ＲＡ４の抵抗値とは等しい。
【００４２】
また、図３の中欄に示すように、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１が参照電圧ＶＲＮよりも高くなり、レプリカ回路ＲＰ２，ＲＰ３の出力電圧ＶＦＮ２，ＶＦＮ３がともに参照電圧ＶＲＮに等しくなる。
【００４３】
また、ゲート電圧ＶＮ１は最大電圧になり、ゲート電圧ＶＮ２は中間電圧になり、ゲート電圧ＶＮ３は最小電圧になる。これにより、ＮチャネルＭＯＳトランジスタＱ１がオンし、ＮチャネルＭＯＳトランジスタＱ２のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ３，ＲＡ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【００４４】
また、図３の下欄に示すように、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１，ＲＰ２の出力電圧ＶＦＮ１，ＶＦＮ２がともに参照電圧ＶＲＮよりも高くなり、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３が参照電圧ＶＲＮに等しくなる。
【００４５】
また、ゲート電圧ＶＮ１，ＶＮ２がともに最大電圧になり、ゲート電圧ＶＮ３は中間電圧になる。これにより、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオンし、ＮチャネルＭＯＳトランジスタＱ３のドレイン電流が適値に調整されて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ３，ＲＡ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【００４６】
また、内部データ信号φＤが「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジスタＰ４がオフするとともにＮチャネルＭＯＳトランジスタＱ４がオンし、出力端子ＴＯは「Ｌ」レベルになり、データ信号ＤＯは「Ｌ」レベルになる。
【００４７】
また、内部データ信号φＤが「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱ４がオフするとともにＰチャネルＭＯＳトランジスタＰ４がオンし、出力端子ＴＯは「Ｈ」レベルになり、データ信号ＤＯは「Ｈ」レベルになる。
【００４８】
図４は、半導体装置の温度変化に伴うゲート電圧ＶＰ１〜ＶＰ３，ＶＮ１〜ＶＮ３の変化のシミュレーション結果を示す図である。図４では、ゲート電圧ＶＰ１，ＶＮ１がそれぞれ最小電圧および最大電圧にされてトランジスタＰ１，Ｑ１がともにオンし、ゲート電圧ＶＰ３，ＶＮ３がそれぞれ最大電圧および最小電圧にされてトランジスタＰ３，Ｑ３がともにオフし、ゲート電圧ＶＰ２，ＶＮ２の各々が中間電圧にされてトランジスタＰ２，Ｑ２の各々のドレイン電流が調整されている。温度が上昇すると、出力インピーダンスＺｐ，Ｚｎが一定になるように、ゲート電圧ＶＰ２が下降するとともにゲート電圧ＶＮ２が上昇している。
【００４９】
図５は、半導体装置の温度変化に伴うゲート電圧ＶＰ１〜ＶＰ３，ＶＮ１〜ＶＮ３の変化の他のシミュレーション結果を示す図である。図５において、低温度領域では、ゲート電圧ＶＰ２，ＶＰ３がともに最大電圧にされてトランジスタＰ２，Ｐ３がともにオフし、ゲート電圧ＶＮ２，ＶＮ３がともに最小電圧にされてトランジスタＱ２，Ｑ３がともにオフし、ゲート電圧ＶＰ１，ＶＮ１の各々が中間電圧にされてトランジスタＰ１，Ｑ１の各々のドレイン電流が調整されている。低温度領域では、温度が上昇すると、出力インピーダンスＺｐ，Ｚｎが一定になるように、ゲート電圧ＶＰ１が下降するとともにゲート電圧ＶＮ１が上昇している。
【００５０】
また、高温度領域では、ゲート電圧ＶＰ１，ＶＮ１がそれぞれ最小電圧および最大電圧にされてトランジスタＰ１，Ｑ１がともにオンし、ゲート電圧ＶＰ３，ＶＮ３がそれぞれ最大電圧および最小電圧にされてトランジスタＰ３，Ｑ３がともにオフし、ゲート電圧ＶＰ２，ＶＮ２の各々が中間電圧にされてトランジスタＰ２，Ｑ２の各々のドレイン電流が調整されている。高温度領域では、温度が上昇すると、出力インピーダンスＺｐ，Ｚｎが一定になるように、ゲート電圧ＶＰ２が下降するとともにゲート電圧ＶＮ２が上昇している。
【００５１】
図６は、実施の形態１の比較例となる半導体装置の構成を示す回路図であって、図１と対比される図である。図６において、この半導体装置が図１の半導体装置と異なる点は、制御電圧生成回路ＶＣＧから演算増幅器ＡＰ２，ＡＰ３，ＡＮ２，ＡＮ３が除去され、レプリカ回路ＲＰ１からトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３および抵抗素子ＲＡ２，ＲＡ３，ＲＢ２，ＲＢ３が除去され、レプリカ回路ＲＰ２，ＲＰ３が除去され、出力バッファＤＯＢからトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３および抵抗素子ＲＡ２，ＲＡ３，ＲＢ２，ＲＢ３が除去されている点である。
【００５２】
この比較例では、ＰチャネルＭＯＳトランジスタＰ１のドレイン電流で調整可能な範囲を越えて抵抗素子ＲＡ１の抵抗値が変化した場合は、出力バッファＤＯＢの出力インピーダンスＺｐを所定の値（たとえば、４０．５〜４９．０Ω）に調整することはできない。また、ＮチャネルＭＯＳトランジスタＱ１のドレイン電流で調整可能な範囲を越えて抵抗素子ＲＢ１の抵抗値が変化した場合は、出力バッファＤＯＢの出力インピーダンスＺｎを所定の値に調整することはできない。
【００５３】
これに対して本実施の形態１では、複数のＰチャネルＭＯＳトランジスタＰ１〜Ｐ３を設けたので、１つのＰチャネルＭＯＳトランジスタＰのドレイン電流で調整可能な範囲を越えて抵抗素子ＲＡ１〜ＲＡ４の抵抗値の和が変動した場合でも、出力インピーダンスＺｐを所定の値に調整することができる。また、複数のＮチャネルＭＯＳトランジスタＱ１〜Ｑ３を設けたので、１つのＮチャネルＭＯＳトランジスタＱのドレイン電流で調整可能な範囲を越えて抵抗素子ＲＢ１〜ＲＢ４（ＲＢ１〜ＲＢ３，ＲＡ４）の抵抗値の和が変動した場合でも、出力インピーダンスＺｎを所定の値に調整することができる。
【００５４】
なお、この実施の形態１では、３組のトランジスタＰ（Ｑ）および抵抗素子ＲＡ（ＲＢ）を設け、３組のレプリカ回路ＲＰと３組の演算増幅器ＡＰ（ＡＮ）を設けたが、これに限るものではなく、４組以上（または２組）のトランジスタＰ（Ｑ）および抵抗素子ＲＡ（ＲＢ）を設け、４組以上（または２組）のレプリカ回路ＲＰと４組以上（または２組）の演算増幅器ＡＰ（ＡＮ）を設けてもよいことは言うまでもない。
【００５５】
［実施の形態２］
本発明の実施の形態２による半導体装置は、図７に示すように、制御電圧発生回路ＶＣＧ１０、レプリカ回路ＲＰ１１〜ＲＰ１３、出力バッファＤＯＢ１０、および出力端子ＴＯを備える。出力バッファＤＯＢ１０は、ＵＳＢのハイスピード・ドライバ回路を構成しており、抵抗素子ＲＢ１〜ＲＢ４、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５、定電流源ＣＢ、およびドライバＤＲを含む。
【００５６】
定電流源ＣＢおよびＮチャネルＭＯＳトランジスタＱ５は、電源電圧ＶＤＤのラインと出力端子ＴＯとの間に直列接続され、ＮチャネルＭＯＳトランジスタＱ５のゲートは内部データ信号φＤを受ける。抵抗素子ＲＢ１〜ＲＢ３、ＮチャネルＭＯＳトランジスタＱ４、および抵抗素子ＲＢ４は、接地電圧ＶＳＳのラインと出力端子ＴＯとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のソースはともに接地電圧ＶＳＳを受け、それらのドレインはそれぞれ抵抗素子ＲＢ１〜ＲＢ３の高電圧側（出力端子ＴＯ側）の電極に接続される。ドライバＤＲは、「Ｈ」レベルの信号をトランジスタＱ４のゲートに与えてトランジスタＱ４をオンさせている。
【００５７】
制御電圧生成回路ＶＣＧ１０は、図１の制御電圧生成回路ＶＣＧから演算増幅器ＡＰ１〜ＡＰ３を除去したものである。レプリカ回路ＲＰ１１〜ＲＰ１３は、それぞれ図１のレプリカ回路ＲＰ１〜ＲＰ３から抵抗素子ＲＡ１〜ＲＡ４、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４、および定電流源ＣＡを除去したものである。
【００５８】
次に、この半導体装置の動作について説明する。演算増幅器ＡＮ１〜ＡＮ３は、抵抗素子ＲＢ１〜ＲＢ３およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値に応じて、レプリカ回路ＲＰ１１〜ＲＰ１３の出力電圧ＶＦＮ１〜ＶＦＮ３が参照電圧ＶＲＮと等しくなるように、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のゲート電圧ＶＮ１〜ＶＮ３を制御する。
【００５９】
もし、レプリカ回路ＲＰ１１の出力電圧ＶＦＮ１が参照電圧ＶＲＮと等しくなれば、ゲート電圧ＶＮ１によって、（ＶＲＮ−ＶＳＳ）／ＩＣＢで決まる抵抗特性が得られる。ただし、ＩＣＢは定電流源ＣＢの電流値である。このとき、ゲート電圧ＶＮ１によってレプリカ回路ＲＰ１２，ＲＰ１３の出力電圧ＶＦＮ２，ＶＦＮ３も参照電圧ＶＲＮと等しく制御されていることになるので、ゲート電圧ＶＮ２，ＶＮ３は最小電圧となってＮチャネルＭＯＳトランジスタＱ２，Ｑ３をオフするように働く。
【００６０】
一方、レプリカ回路ＲＰ１１の出力電圧ＶＦＮ１が参照電圧ＶＲＮと等しくならなければ、ゲート電圧ＶＮ１は最大電圧になってＮチャネルＭＯＳトランジスタＱ１のドレイン電流を最大にする。さらに、レプリカ回路ＲＰ１２の出力電圧ＶＦＮ２も参照電圧ＶＲＮと等しくならなければ、ゲート電圧ＶＮ２は最大電圧になってＮチャネルＭＯＳトランジスタＱ２のドレイン電流も最大になる。この状態で例えば、レプリカ回路ＲＰ１３の出力電圧ＶＦＮ３が参照電圧ＶＲＮと等しくなれば、ゲート電圧ＶＮ３によって（ＶＲＮ−ＶＳＳ）／ＩＣＢで決まる抵抗特性が得られる。
【００６１】
ゲート電圧ＶＮ１〜ＶＮ３は出力バッファＤＯＢ１０のＮチャネルＭＯＳトランジスタＱ１〜Ｑ３をも制御するので、出力バッファＤＯＢが「Ｌ」レベルを出力するときの出力インピーダンスＺｎも、（ＶＲＮ−ＶＳＳ）／ＩＣＢで決まる抵抗特性を持つように調整される。
【００６２】
また、内部データ信号φＤが「Ｈ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱ５がオンし、出力端子ＴＯは「Ｈ」レベルになり、データ信号ＤＯは「Ｈ」レベルになる。また、内部データ信号φＤが「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱ５がオフし、出力端子ＴＯは「Ｌ」レベルになり、データ信号ＤＯは「Ｌ」レベルになる。
【００６３】
具体的に説明すると、図８の上欄に示すように、抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１１〜ＲＰ１３の出力電圧ＶＦＮ１〜ＶＦＮ３がともに参照電圧ＶＲＮに等しくなる。
【００６４】
また、ゲート電圧ＶＮ１は中間電圧になり、ゲート電圧ＶＮ２，ＶＮ３はともに最小電圧になる。これにより、ＮチャネルＭＯＳトランジスタＱ１のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオフされて、出力バッファＤＯＢ１０の抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【００６５】
また、図８の中欄に示すように、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１１の出力電圧ＶＦＮ１が参照電圧ＶＲＮよりも高くなり、レプリカ回路ＲＰ１２，ＲＰ１３の出力電圧ＶＦＮ２，ＶＦＮ３がともに参照電圧ＶＲＮに等しくなる。
【００６６】
また、ゲート電圧ＶＮ１は最大電圧になり、ゲート電圧ＶＮ２は中間電圧になり、ゲート電圧ＶＮ３は最小電圧になる。これにより、ＮチャネルＭＯＳトランジスタＱ１がオンし、ＮチャネルＭＯＳトランジスタＱ２のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ３がオフされて、出力バッファＤＯＢ１０の抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【００６７】
また、図８の下欄に示すように、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１１，ＲＰ１２の出力電圧ＶＦＮ１，ＶＦＮ２がともに参照電圧ＶＲＮよりも高くなり、レプリカ回路ＲＰ１３の出力電圧ＶＦＮ３が参照電圧ＶＲＮに等しくなる。
【００６８】
また、ゲート電圧ＶＮ１，ＶＮ２がともに最大電圧になり、ゲート電圧ＶＮ３は中間電圧になる。これにより、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオンし、ＮチャネルＭＯＳトランジスタＱ３のドレイン電流が適値に調整されて、出力バッファＤＯＢ１０の抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【００６９】
図９は、実施の形態２の比較例となる半導体装置の構成を示す回路図であって、図７と対比される図である。図９において、この半導体装置が図７の半導体装置と異なる点は、制御電圧生成回路ＶＣＧ１０から演算増幅器ＡＮ２，ＡＮ３が除去され、レプリカ回路ＲＰ１１からトランジスタＱ２，Ｑ３および抵抗素子ＲＢ２，ＲＢ３が除去され、レプリカ回路ＲＰ１２，ＲＰ１３が除去され、出力バッファＤＯＢ１０からトランジスタＱ２，Ｑ３および抵抗素子ＲＢ２，ＲＢ３が除去されている点である。
【００７０】
この比較例では、ＮチャネルＭＯＳトランジスタＱ１のドレイン電流で調整可能な範囲を越えて抵抗素子ＲＢ１の抵抗値が変化した場合は、出力バッファＤＯＢの出力インピーダンスＺｎを所定の値に調整することはできない。
【００７１】
これに対して本実施の形態２では、複数のＮチャネルＭＯＳトランジスタＱ１〜Ｑ３を設けたので、１つのＮチャネルＭＯＳトランジスタＱのドレイン電流で調整可能な範囲を越えて抵抗素子ＲＢ１〜ＲＢ４（ＲＢ１〜ＲＢ３，ＲＡ４）の抵抗値の和が変動した場合でも、出力インピーダンスＺｎを所定の値に調整することができる。
【００７２】
なお、この実施の形態２では、３組のトランジスタＱおよび抵抗素子ＲＢを設け、３組のレプリカ回路ＲＰと３組の演算増幅器ＡＮを設けたが、これに限るものではなく、４組以上（または２組）のトランジスタＱおよび抵抗素子ＲＢを設け、４組以上（または２組）のレプリカ回路ＲＰと４組以上（または２組）の演算増幅器ＡＮを設けてもよいことは言うまでもない。
【００７３】
［実施の形態３］
図１０は、本発明の実施の形態３による半導体装置の要部を示す回路図であって、図１と対比される図である。図１０において、この半導体装置が図１の半導体装置と異なる点は、レプリカ回路ＲＰ１にＮチャネルＭＯＳトランジスタＱＳおよびＰチャネルＭＯＳトランジスタＰＳが追加され、レプリカ回路ＲＰ２，ＲＰ３の各々にインバータＩＰ，ＩＮ、ＮチャネルＭＯＳトランジスタＱＳ、およびＰチャネルＭＯＳトランジスタＰＳが追加されている点である。
【００７４】
ＮチャネルＭＯＳトランジスタＱＳのドレインは抵抗素子ＲＡ４の低電圧側（接地電圧ＶＳＳ側）の電極に接続され、そのソースは定電流源ＣＡを介して接地電圧ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタＰＳのソースは定電流源ＣＢを介して電源電圧ＶＤＤのラインに接続され、そのドレインは抵抗素子ＲＢ４の高電圧側（電源電圧ＶＤＤ側）の電極に接続される。
【００７５】
レプリカ回路ＲＰ１においては、トランジスタＱＳ，ＰＳのゲートにそれぞれ電源電圧ＶＤＤおよび接地電圧ＶＳＳが与えられ、トランジスタＱＳ，ＰＳはともにオン状態に固定される。
【００７６】
レプリカ回路ＲＰ２においては、インバータＩＰの入力ノードはゲート電圧ＶＰ１を受け、その出力信号はＮチャネルＭＯＳトランジスタＱＳのゲートに与えられる。ゲート電圧ＶＰ１がインバータＩＰのしきい値電圧ＶＴＨＰよりも低い場合は、インバータＩＰの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオンする。ゲート電圧ＶＰ１がインバータＩＰのしきい値電圧ＶＴＨＰよりも高い場合は、インバータＩＰの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオフする。
【００７７】
また、インバータＩＮの入力ノードはゲート電圧ＶＮ１を受け、その出力信号はＰチャネルＭＯＳトランジスタＰＳのゲートに与えられる。ゲート電圧ＶＮ１がインバータＩＮのしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフする。ゲート電圧ＶＮ１がインバータＩＮのしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。
【００７８】
レプリカ回路ＲＰ３においては、インバータＩＰの入力ノードはゲート電圧ＶＰ２を受け、その出力信号はＮチャネルＭＯＳトランジスタＱＳのゲートに与えられる。ゲート電圧ＶＰ２がインバータＩＰのしきい値電圧ＶＴＨＰよりも低い場合は、インバータＩＰの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオンする。ゲート電圧ＶＰ２がインバータＩＰのしきい値電圧ＶＴＨＰよりも高い場合は、インバータＩＰの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオフする。
【００７９】
また、インバータＩＮの入力ノードはゲート電圧ＶＮ２を受け、その出力信号はＰチャネルＭＯＳトランジスタＰＳのゲートに与えられる。ゲート電圧ＶＮ２がインバータＩＮのしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフする。ゲート電圧ＶＮ２がインバータＩＮのしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。
【００８０】
次に、この半導体装置の動作について説明する。レプリカ回路ＲＰ１の出力電圧ＶＦＰ１が参照電圧ＶＲＰと等しくなった場合は、ゲート電圧ＶＰ１が最小電圧ではないことをレプリカ回路ＲＰ２のインバータＩＰが検知し、レプリカ回路ＲＰ２のＮチャネルＭＯＳトランジスタＱＳをオフさせて定電流源ＣＡの電流を遮断する。
【００８１】
定電流源ＣＡの電流を遮断すると、レプリカ回路ＲＰ２の出力電圧ＶＦＰ２は電源電圧ＶＤＤとなり、ゲート電圧ＶＰ２が最大電圧になる。これにより、レプリカ回路ＲＰ３のインバータＩＰがＮチャネルＭＯＳトランジスタＱＳをオフさせて定電流源ＣＡの電流を遮断する。定電流源ＣＡの電流を遮断すると、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３は電源電圧ＶＤＤとなり、ゲート電圧ＶＰ３が最大電圧になる。
【００８２】
具体的に説明すると、図１１の上欄に示すように、抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ２〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１の出力電圧ＶＦＰ１は、参照電圧ＶＲＰに等しくなる。また、ゲート電圧ＶＰ１は中間電圧になり、ゲート電圧ＶＰ２，ＶＰ３がともに最大電圧になる。
【００８３】
これにより、レプリカ回路ＲＰ２，ＲＰ３の各々において、インバータＩＰの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオフし、レプリカ回路ＲＰ２，ＲＰ３の出力電圧ＶＦＰ２，ＶＦＰ３が電源電圧ＶＤＤになる。
【００８４】
また、ＰチャネルＭＯＳトランジスタＰ１のドレイン電流が適値に調整され、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【００８５】
また、図１１の中欄に示すように、抵抗素子ＲＡ２〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ３，ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１の出力電圧ＶＦＰ１が参照電圧ＶＲＰよりも低くなり、レプリカ回路ＲＰ２の出力電圧ＶＦＰ２が参照電圧ＶＲＰに等しくなる。また、ゲート電圧ＶＰ１は最小電圧になり、ゲート電圧ＶＰ２は中間電圧になり、ゲート電圧ＶＰ３は最大電圧になる。
【００８６】
これにより、レプリカ回路ＲＰ２において、インバータＩＰの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオンする。また、レプリカ回路ＲＰ３において、インバータＩＰの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオフし、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が電源電圧ＶＤＤになる。
【００８７】
また、ＰチャネルＭＯＳトランジスタＰ１がオンし、ＰチャネルＭＯＳトランジスタＰ２のドレイン電流が適値に調整され、ＰチャネルＭＯＳトランジスタＰ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【００８８】
また、図１１の下欄に示すように、抵抗素子ＲＡ３，ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１，ＲＰ２の出力電圧ＶＦＰ１，ＶＦＰ２がともに参照電圧ＶＲＰよりも低くなり、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が参照電圧ＶＲＰに等しくなる。
【００８９】
また、ゲート電圧ＶＰ１，ＶＰ２がともに最小電圧になり、ゲート電圧ＶＰ３は中間電圧になる。これにより、レプリカ回路ＲＰ２，ＲＰ３の各々において、インバータＩＰの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱＳがオンする。
【００９０】
また、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンし、ＰチャネルＭＯＳトランジスタＰ３のドレイン電流が適値に調整されて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【００９１】
同様に、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１が参照電圧ＶＲＮと等しくなった場合は、ゲート電圧ＶＮ１が最大電圧ではないことをレプリカ回路ＲＰ２のインバータＩＮが検知し、レプリカ回路ＲＰ２のＰチャネルＭＯＳトランジスタＰＳをオフさせて定電流源ＣＢの電流を遮断する。
【００９２】
定電流源ＣＢの電流を遮断すると、レプリカ回路ＲＰ２の出力電圧ＶＦＮ２は接地電圧圧ＶＳＳとなり、ゲート電圧ＶＮ２も最小電圧となる。これにより、レプリカ回路ＲＰ３のインバータＩＮがＰチャネルＭＯＳトランジスタＰＳをオフさせ、定電流源ＣＢの電流を遮断する。定電流源ＣＢの電流を遮断すると、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３は接地電圧ＶＳＳとなり、ゲート電圧ＶＮ３も最小電圧となる。
【００９３】
具体的に説明すると、図１２の上欄に示すように、抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１は、参照電圧ＶＲＮに等しくなる。また、ゲート電圧ＶＮ１は中間電圧になり、ゲート電圧ＶＮ２，ＶＮ３がともに最小電圧になる。
【００９４】
これにより、レプリカ回路ＲＰ２，ＲＰ３の各々において、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフし、レプリカ回路ＲＰ２，ＲＰ３の出力電圧ＶＦＮ２，ＶＦＮ３が接地電圧ＶＳＳになる。
【００９５】
また、ＮチャネルＭＯＳトランジスタＱ１のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【００９６】
また、図１２の中欄に示すように、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１が参照電圧ＶＲＮよりも高くなり、レプリカ回路ＲＰ２の出力電圧ＶＦＮ２が参照電圧ＶＲＮに等しくなる。また、ゲート電圧ＶＮ１は最大電圧になり、ゲート電圧ＶＮ２は中間電圧になり、ゲート電圧ＶＮ３は最小電圧になる。
【００９７】
これにより、レプリカ回路ＲＰ２において、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。また、レプリカ回路ＲＰ３において、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフし、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３が接地電圧ＶＳＳになる。
【００９８】
また、ＮチャネルＭＯＳトランジスタＱ１がオンし、ＮチャネルＭＯＳトランジスタＱ２のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【００９９】
また、図１２の下欄に示すように、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１，ＲＰ２の出力電圧ＶＦＮ１，ＶＦＮ２がともに参照電圧ＶＲＰよりも高くなり、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３が参照電圧ＶＲＰに等しくなる。
【０１００】
また、ゲート電圧ＶＮ１，ＶＮ２がともに最大電圧になり、ゲート電圧ＶＮ３は中間電圧になる。これにより、レプリカ回路ＲＰ２，ＲＰ３の各々において、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。
【０１０１】
また、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオンし、ＮチャネルＭＯＳトランジスタＱ３のドレイン電流が適値に調整されて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＰチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【０１０２】
図１３は、半導体装置の温度変化に伴うゲート電圧ＶＰ１〜ＶＰ３，ＶＮ１〜ＶＮ３の変化のシミュレーション結果を示す図である。図１３において、低温度領域では、ゲート電圧ＶＰ２，ＶＰ３がともに電源電圧ＶＤＤにされてトランジスタＰ２，Ｐ３がともにオフし、ゲート電圧ＶＮ２，ＶＮ３がともに接地電圧ＶＳＳにされてトランジスタＱ２，Ｑ３がともにオフし、ゲート電圧ＶＰ１，ＶＮ１の各々が中間電圧にされてトランジスタＰ１，Ｑ１の各々のドレイン電流が調整されている。低温度領域では、温度が上昇すると、出力インピーダンスＺｐ，Ｚｎが一定になるように、ゲート電圧ＶＰ１が下降するとともにゲート電圧ＶＮ１が上昇している。
【０１０３】
さらに温度が上昇してゲート電圧ＶＮ１がインバータＩＮのしきい値電圧ＶＴＨＮよりも高くなると、レプリカ回路ＲＰ２のＰチャネルＭＯＳトランジスタＰＳがオンし、ゲート電圧ＶＮ２が接地電圧ＶＳＳから中間電圧に立ち上げられる。
【０１０４】
さらに温度が上昇してゲート電圧ＶＰ１がインバータＩＰのしきい値電圧ＶＴＨＰよりも低くなると、レプリカ回路ＲＰ２のＮチャネルＭＯＳトランジスタＱＳがオンし、ゲート電圧ＶＰ２が電源電圧ＶＤＤから中間電圧に立ち下げられる。
【０１０５】
高温度領域では、ゲート電圧ＶＰ１，ＶＮ１がそれぞれ最小電圧および最大電圧にされてトランジスタＰ１，Ｑ１がともにオンし、ゲート電圧ＶＰ３，ＶＮ３がそれぞれ電源電圧ＶＤＤおよび接地電圧ＶＳＳにされてトランジスタＰ３，Ｑ３がともにオフし、ゲート電圧ＶＰ２，ＶＮ２の各々が中間電圧にされてトランジスタＰ２，Ｑ２の各々のドレイン電流が調整されている。高温度領域では、温度が上昇すると、出力インピーダンスＺｐ，Ｚｎが一定になるように、ゲート電圧ＶＰ２が下降するとともにゲート電圧ＶＮ２が上昇している。
【０１０６】
この実施の形態３では、実施の形態１と同じ効果が得られる他、出力インピーダンスＺｐ，Ｚｎの調整に影響を与えないレプリカ回路ＲＰの貫通電流を遮断できるので、実施の形態１よりも消費電力が小さくなる。
【０１０７】
［実施の形態４］
図１４は、本発明の実施の形態４による半導体装置の要部を示す回路図であって、図７と対比される図である。図１４において、この半導体装置が図７の半導体装置と異なる点は、レプリカ回路ＲＰ１１にＰチャネルＭＯＳトランジスタＰＳが追加され、レプリカ回路ＲＰ１２，ＲＰ１３の各々にインバータＩＮおよびＰチャネルＭＯＳトランジスタＰＳが追加されている点である。
【０１０８】
ＰチャネルＭＯＳトランジスタＰＳのソースは定電流源ＣＢを介して電源電圧ＶＤＤのラインに接続され、そのドレインは抵抗素子ＲＢ４の高電圧側（電源電圧ＶＤＤ側）の電極に接続される。レプリカ回路ＲＰ１１においては、トランジスタＰＳのゲートに接地電圧ＶＳＳが与えられ、トランジスタＰＳはオン状態に固定される。
【０１０９】
レプリカ回路ＲＰ１２においては、インバータＩＮの入力ノードはゲート電圧ＶＮ１を受け、その出力信号はＰチャネルＭＯＳトランジスタＰＳのゲートに与えられる。ゲート電圧ＶＮ１がインバータＩＮのしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフする。ゲート電圧ＶＮ１がインバータＩＮのしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。
【０１１０】
レプリカ回路ＲＰ１３においては、インバータＩＮの入力ノードはゲート電圧ＶＮ２を受け、その出力信号はＰチャネルＭＯＳトランジスタＰＳのゲートに与えられる。ゲート電圧ＶＮ２がインバータＩＮのしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフする。ゲート電圧ＶＮ２がインバータＩＮのしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。
【０１１１】
次に、この半導体装置の動作について説明する。レプリカ回路ＲＰ１１の出力電圧ＶＦＮ１が参照電圧ＶＲＮと等しくなった場合は、ゲート電圧ＶＮ１が最大電圧ではないことをレプリカ回路ＲＰ１２のインバータＩＮが検知し、レプリカ回路ＲＰ１２のＰチャネルＭＯＳトランジスタＰＳをオフさせて定電流源ＣＢの電流を遮断する。
【０１１２】
定電流源ＣＢの電流を遮断すると、レプリカ回路ＲＰ１２の出力電圧ＶＦＮ２は接地電圧ＶＳＳとなり、ゲート電圧ＶＮ２も最小電圧となる。これにより、レプリカ回路ＲＰ１３のインバータＩＮがＰチャネルＭＯＳトランジスタＰＳをオフさせ、定電流源ＣＢの電流を遮断する。定電流源ＣＢの電流を遮断すると、レプリカ回路ＲＰ１３の出力電圧ＶＦＮ３は接地電圧ＶＳＳとなり、ゲート電圧ＶＮ３も最小電圧となる。
【０１１３】
具体的に説明すると、図１５の上欄に示すように、抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１１の出力電圧ＶＦＮ１は、参照電圧ＶＲＮに等しくなる。また、ゲート電圧ＶＮ１は中間電圧になり、ゲート電圧ＶＮ２，ＶＮ３がともに最小電圧になる。
【０１１４】
これにより、レプリカ回路ＲＰ１２，ＲＰ１３の各々において、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフし、レプリカ回路ＲＰ２，ＲＰ３の出力電圧ＶＦＮ２，ＶＦＮ３が接地電圧ＶＳＳになる。
【０１１５】
また、ＮチャネルＭＯＳトランジスタＱ１のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【０１１６】
また、図１５の中欄に示すように、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１１の出力電圧ＶＦＮ１が参照電圧ＶＲＮよりも高くなり、レプリカ回路ＲＰ１２の出力電圧ＶＦＮ２が参照電圧ＶＲＮに等しくなる。また、ゲート電圧ＶＮ１は最大電圧になり、ゲート電圧ＶＮ２は中間電圧になり、ゲート電圧ＶＮ３は最小電圧になる。
【０１１７】
これにより、レプリカ回路ＲＰ１２において、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。また、レプリカ回路ＲＰ１３において、インバータＩＮの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオフし、レプリカ回路ＲＰ１３の出力電圧ＶＦＮ３が接地電圧ＶＳＳになる。
【０１１８】
また、ＮチャネルＭＯＳトランジスタＱ１がオンし、ＮチャネルＭＯＳトランジスタＱ２のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【０１１９】
また、図１５の下欄に示すように、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、レプリカ回路ＲＰ１１，ＲＰ１２の出力電圧ＶＦＮ１，ＶＦＮ２がともに参照電圧ＶＲＮよりも高くなり、レプリカ回路ＲＰ１３の出力電圧ＶＦＮ３が参照電圧ＶＲＮに等しくなる。
【０１２０】
また、ゲート電圧ＶＮ１，ＶＮ２がともに最大電圧になり、ゲート電圧ＶＮ３は中間電圧になる。これにより、レプリカ回路ＲＰ１２，ＲＰ１３の各々において、インバータＩＮの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰＳがオンする。
【０１２１】
また、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオンし、ＮチャネルＭＯＳトランジスタＱ３のドレイン電流が適値に調整されて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＰチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【０１２２】
この実施の形態４では、実施の形態２と同じ効果が得られる他、出力インピーダンスＺｐ，Ｚｎの調整に影響を与えないレプリカ回路ＲＰの貫通電流を遮断できるので、実施の形態２よりも消費電力が小さくなる。
【０１２３】
［実施の形態５］
図１６は、本発明の実施の形態５による半導体装置の要部を示す回路図であって、図１と対比される図である。図１６において、この半導体装置が図１の半導体装置と異なる点は、制御電圧生成回路ＶＣＧにＮチャネルＭＯＳトランジスタＱＳ１〜ＱＳ３およびＰチャネルＭＯＳトランジスタＰＳ１〜ＰＳ３が追加され、レプリカ回路ＲＰ２，ＲＰ３の各々にインバータＩＰ１，ＩＰ２，ＩＮ１，ＩＮ２が追加されている点である。
【０１２４】
ＮチャネルＭＯＳトランジスタＱＳ１〜ＱＳ３のドレインはそれぞれ演算増幅器ＡＰ１〜ＡＰ３の負側電源ノードに接続され、それらのソースはともに接地電圧ＶＳＳを受ける。ＮチャネルＭＯＳトランジスタＱＳ１は、そのゲートに電源電圧ＶＤＤを受け、オン状態に固定される。ＰチャネルＭＯＳトランジスタＰＳ１〜ＰＳ３のソースはともに電源電圧ＶＤＤを受け、それらのドレインはそれぞれ演算増幅器ＡＮ１〜ＡＮ３の正側電源ノードに接続される。ＰチャネルＭＯＳトランジスタＰＳ１は、そのゲートに接地電圧ＶＳＳを受け、オン状態に固定される。
【０１２５】
レプリカ回路ＲＰ２においては、インバータＩＰ１の入力ノードはゲート電圧ＶＰ１を受け、その出力信号はインバータＩＰ２を介してＰチャネルＭＯＳトランジスタＰ４のゲートに与えられる。また、インバータＩＰ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＳ２のゲートに与えられる。
【０１２６】
ゲート電圧ＶＰ１がインバータＩＰ１のしきい値電圧ＶＴＨＰよりも低い場合は、インバータＩＰ１，ＩＰ２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＱＳ２，Ｐ４がともにオンする。ゲート電圧ＶＰ１がインバータＩＰ１のしきい値電圧ＶＴＨＰよりも高い場合は、インバータＩＰ１，ＩＰ２の出力信号がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、トランジスタＱＳ２，Ｐ４がともにオフする。
【０１２７】
また、レプリカ回路ＲＰ２においては、インバータＩＮ１の入力ノードはゲート電圧ＶＮ１を受け、その出力信号はインバータＩＮ２を介してＮチャネルＭＯＳトランジスタＱ４のゲートに与えられる。また、インバータＩＮ１の出力信号は、ＰチャネルＭＯＳトランジスタＰＳ２のゲートに与えられる。
【０１２８】
ゲート電圧ＶＮ１がインバータＩＮ１のしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮ１，ＩＮ２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰＳ２，Ｑ４がともにオフする。ゲート電圧ＶＮ１がインバータＩＮ１のしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮ１，ＩＮ２の出力信号がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、トランジスタＰＳ２，Ｑ４がともにオンする。
【０１２９】
レプリカ回路ＲＰ３においては、インバータＩＰ１の入力ノードはゲート電圧ＶＰ２を受け、その出力信号はインバータＩＰ２を介してＰチャネルＭＯＳトランジスタＰ４のゲートに与えられる。また、インバータＩＰ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＳ３のゲートに与えられる。
【０１３０】
ゲート電圧ＶＰ２がインバータＩＰ１のしきい値電圧ＶＴＨＰよりも低い場合は、インバータＩＰ１，ＩＰ２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＱＳ３，Ｐ４がともにオンする。ゲート電圧ＶＰ２がインバータＩＰ１のしきい値電圧ＶＴＨＰよりも高い場合は、インバータＩＰ１，ＩＰ２の出力信号がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、トランジスタＱＳ３，Ｐ４がともにオフする。
【０１３１】
また、レプリカ回路ＲＰ３においては、インバータＩＮ１の入力ノードはゲート電圧ＶＮ２を受け、その出力信号はインバータＩＮ２を介してＮチャネルＭＯＳトランジスタＱ４のゲートに与えられる。また、インバータＩＮ１の出力信号は、ＰチャネルＭＯＳトランジスタＰＳ３のゲートに与えられる。
【０１３２】
ゲート電圧ＶＮ２がインバータＩＮ１のしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮ１，ＩＮ２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰＳ３，Ｑ４がともにオフする。ゲート電圧ＶＮ２がインバータＩＮ１のしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮ１，ＩＮ２の出力信号がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、トランジスタＰＳ３，Ｑ４がともにオンする。
【０１３３】
次に、この半導体装置の動作について説明する。レプリカ回路ＲＰ１の出力電圧ＶＦＰ１が参照電圧ＶＲＰと等しくなった場合は、ゲート電圧ＶＰ１が最小電圧ではないことをレプリカ回路ＲＰ２のインバータＩＰ１が検知し、トランジスタＰ４，ＱＳ２をオフさせる。これにより、定電流源ＣＡの電流が遮断されるとともに、演算増幅器ＡＰ２の負側電源ノードへの接地電圧ＶＳＳの印加が停止され、演算増幅器ＡＰ２の出力電圧であるゲート電圧ＶＰ２が最大電圧となる。ゲート電圧ＶＰ２が最大電圧になると、レプリカ回路ＲＰ３のインバータＩＰ１がトランジスタＰ４，ＱＳ３をオフさせる。これにより、定電流源ＣＡの電流が遮断されるとともに、演算増幅器ＡＰ３の負側電源ノードへの接地電圧ＶＳＳの印加が停止され、演算増幅器ＡＰ３の出力電圧であるゲート電圧ＶＰ３が最大電圧となる。
【０１３４】
同様に、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１が参照電圧ＶＲＰと等しくなった場合は、ゲート電圧ＶＮ１が最大電圧ではないことをレプリカ回路ＲＰ２のインバータＩＮ１が検知し、トランジスタＱ４，ＰＳ２をオフさせる。これにより、定電流源ＣＢの電流が遮断されるとともに、演算増幅器ＡＮ２の正側電源ノードへの電源電圧ＶＤＤの印加が停止され、演算増幅器ＡＮ２の出力電圧であるゲート電圧ＶＮ２が最小電圧となる。ゲート電圧ＶＮ２が最小電圧になると、レプリカ回路ＲＰ３のインバータＩＮ１がトランジスタＱ４，ＰＳ３をオフさせる。これにより、定電流源ＣＢの電流が遮断されるとともに、演算増幅器ＡＮ３の正側電源ノードへの電源電圧ＶＤＤの印加が停止され、演算増幅器ＡＮ３の出力電圧であるゲート電圧ＶＮ３が最小電圧となる。他の動作は、実施の形態３と同様であるので、その説明は繰り返さない。
【０１３５】
この実施の形態５では、実施の形態１と同じ効果が得られる他、出力インピーダンスＺｐ，Ｚｎの調整に影響を与えないレプリカ回路ＲＰの貫通電流と演算増幅器ＡＰ，ＡＮの貫通電流とを同時に遮断できるので、実施の形態３よりも更に消費電力を減らすことができる。
【０１３６】
［実施の形態６］
図１７は、本発明の実施の形態６による半導体装置の要部を示す回路図であって、図１と対比される図である。図１７において、この半導体装置が図１の半導体装置と異なる点は、レプリカ回路ＲＰ１，ＲＰ２の各々にインバータＩＰ，ＩＮが追加されている点である。
【０１３７】
レプリカ回路ＲＰ１においては、インバータＩＰの入力ノードはゲート電圧ＶＰ２を受け、その出力信号はＰチャネルＭＯＳトランジスタＰ４のゲートに与えられる。ゲート電圧ＶＰ２がインバータＩＰのしきい値電圧ＶＴＨＰよりも低い場合は、インバータＩＰの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオフする。ゲート電圧ＶＰ２がインバータＩＰのしきい値電圧ＶＴＨＰよりも高い場合は、インバータＩＰの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオンする。
【０１３８】
また、インバータＩＮの入力ノードはゲート電圧ＶＮ２を受け、その出力信号はＮチャネルＭＯＳトランジスタＱ４のゲートに与えられる。ゲート電圧ＶＮ２がインバータＩＮのしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオンする。ゲート電圧ＶＮ２がインバータＩＮのしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオフする。
【０１３９】
レプリカ回路ＲＰ２においては、インバータＩＰの入力ノードはゲート電圧ＶＰ３を受け、その出力信号はＰチャネルＭＯＳトランジスタＰ４のゲートに与えられる。ゲート電圧ＶＰ３がインバータＩＰのしきい値電圧ＶＴＨＰよりも低い場合は、インバータＩＰの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオフする。ゲート電圧ＶＰ３がインバータＩＰのしきい値電圧ＶＴＨＰよりも高い場合は、インバータＩＰの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオンする。
【０１４０】
また、インバータＩＮの入力ノードはゲート電圧ＶＮ３を受け、その出力信号はＮチャネルＭＯＳトランジスタＱ４のゲートに与えられる。ゲート電圧ＶＮ３がインバータＩＮのしきい値電圧ＶＴＨＮよりも低い場合は、インバータＩＮの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオンする。ゲート電圧ＶＮ３がインバータＩＮのしきい値電圧ＶＴＨＮよりも高い場合は、インバータＩＮの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオフする。
【０１４１】
次に、この半導体装置の動作について説明する。レプリカ回路ＲＰ３が参照電圧ＶＲＰと等しくなった場合は、ゲート電圧ＶＰ３が最大電圧ではないことをレプリカ回路ＲＰ２のインバータＩＰが検知し、レプリカ回路ＲＰ２のＰチャネルＭＯＳトランジスタＰ４をオフさせ、定電流源ＣＡの電流を遮断する。
【０１４２】
定電流源ＣＡの電流を遮断すると、レプリカ回路ＲＰ２の出力電圧ＶＦＰ２は接地電圧ＶＳＳとなるので、ゲート電圧ＶＰ２も最小電圧となる。これにより、レプリカ回路ＲＰ１のインバータＩＰがＰチャネルＭＯＳトランジスタＰ４をオフさせ、定電流源ＣＡの電流を遮断する。定電流源ＣＡの電流を遮断すると、レプリカ回路ＲＰ１の出力電圧ＶＦＰ１は接地電圧ＶＳＳとなるので、ゲート電圧ＶＰ１も最小電圧となる。
【０１４３】
具体的に説明すると、図１８の上欄に示すように、抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ２〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、ゲート電圧ＶＰ１は中間電圧になり、ゲート電圧ＶＰ２，ＶＰ３がともに最大電圧になる。これにより、レプリカ回路ＲＰ１，ＲＰ２の各々において、インバータＩＰの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオンし、レプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＰ１〜ＶＦＰ３はともに参照電圧ＶＲＰに等しくなる。
【０１４４】
また、ＰチャネルＭＯＳトランジスタＰ１のドレイン電流が適値に調整され、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【０１４５】
また、図１８の中欄に示すように、抵抗素子ＲＡ２〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ３，ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、ゲート電圧ＶＰ１は最小電圧になり、ゲート電圧ＶＰ２は中間電圧になり、ゲート電圧ＶＰ３は最大電圧になる。これにより、レプリカ回路ＲＰ１において、インバータＩＰの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオフし、出力電圧ＶＦＰ１が接地電圧ＶＳＳになる。また、レプリカ回路ＲＰ２において、インバータＩＰの出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオンし、レプリカ回路ＲＰ２の出力電圧ＶＦＰ２が参照電圧ＶＲＰに等しくなる。また、レプリカ回路ＲＰ３において、ＰチャネルＭＯＳトランジスタＰ４がオンしているので、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が参照電圧ＶＲＰに等しくなる。
【０１４６】
また、ＰチャネルＭＯＳトランジスタＰ１がオンし、ＰチャネルＭＯＳトランジスタＰ２のドレイン電流が適値に調整され、ＰチャネルＭＯＳトランジスタＰ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【０１４７】
また、図１８の下欄に示すように、抵抗素子ＲＡ３，ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＡ４およびＰチャネルＭＯＳトランジスタＰ４の合成抵抗値が所定値よりも低いときは、ゲート電圧ＶＰ１，ＶＰ２がともに最小電圧になり、ゲート電圧ＶＰ３は中間電圧になる。これにより、レプリカ回路ＲＰ１，ＲＰ２の各々において、インバータＩＰの出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタＰ４がオフし、出力電圧ＶＦＰ１，ＶＦＰ２が接地電圧ＶＳＳになる。また、レプリカ回路ＲＰ３において、ＰチャネルＭＯＳトランジスタＰ４がオンしているので、レプリカ回路ＲＰ３の出力電圧ＶＦＰ３が参照電圧ＶＲＰに等しくなる。
【０１４８】
また、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンし、ＰチャネルＭＯＳトランジスタＰ３のドレイン電流が適値に調整されて、出力バッファＤＯＢの抵抗素子ＲＡ１〜ＲＡ４およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の合成抵抗値が所定値に調整される。
【０１４９】
同様に、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３が参照電圧ＶＲＮと等しくなった場合は、ゲート電圧ＶＮ３が最小電圧ではないことをレプリカ回路ＲＰ２のインバータＩＮが検知し、ＮチャネルＭＯＳトランジスタＱ４をオフさせ、定電流源ＣＢの電流を遮断する。定電流源ＣＢの電流を遮断すると、レプリカ回路ＲＰ２の出力電圧ＶＦＮ２は電源電圧ＶＤＤとなるので、ゲート電圧ＶＮ２も最大電圧となる。これにより、レプリカ回路ＲＰ１のインバータＩＮがＮチャネルＭＯＳトランジスタＱ４をオフさせ、定電流源ＣＢの電流を遮断する。定電流源ＣＢの電流を遮断すると、レプリカ回路ＲＰ１の出力電圧ＶＦＮ１は電源電圧ＶＤＤとなるので、ゲート電圧ＶＮ１も最大電圧となる。
【０１５０】
具体的に説明すると、図１９の上欄に示すように、抵抗素子ＲＢ１〜ＲＡＢおよびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、ゲート電圧ＶＮ１は中間電圧になり、ゲート電圧ＶＮ２，ＶＮ３がともに最小電圧になる。これにより、レプリカ回路ＲＰ１，ＲＰ２の各々において、インバータＩＮの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオンし、レプリカ回路ＲＰ１〜ＲＰ３の出力電圧ＶＦＮ１〜ＶＦＮ３はともに参照電圧ＶＲＮに等しくなる。
【０１５１】
また、ＮチャネルＭＯＳトランジスタＱ１のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＡＢおよびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【０１５２】
また、図１９の中欄に示すように、抵抗素子ＲＢ２〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、ゲート電圧ＶＮ１は最大電圧になり、ゲート電圧ＶＮ２は中間電圧になり、ゲート電圧ＶＮ３は最小電圧になる。これにより、レプリカ回路ＲＰ１において、インバータＩＰの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオフし、出力電圧ＶＦＮ１が電源電圧ＶＤＤになる。
【０１５３】
また、レプリカ回路ＲＰ２において、インバータＩＰの出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオンし、レプリカ回路ＲＰ２の出力電圧ＶＦＮ２が参照電圧ＶＲＮに等しくなる。また、レプリカ回路ＲＰ３において、ＮチャネルＭＯＳトランジスタＱ４がオンしているので、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３が参照電圧ＶＲＮに等しくなる。
【０１５４】
また、ＮチャネルＭＯＳトランジスタＱ１がオンし、ＮチャネルＭＯＳトランジスタＱ２のドレイン電流が適値に調整され、ＮチャネルＭＯＳトランジスタＱ３がオフされて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【０１５５】
また、図１９の下欄に示すように、抵抗素子ＲＢ３，ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも高く、抵抗素子ＲＢ４およびＮチャネルＭＯＳトランジスタＱ４の合成抵抗値が所定値よりも低いときは、ゲート電圧ＶＮ１，ＶＮ２がともに最大電圧になり、ゲート電圧ＶＮ３は中間電圧になる。これにより、レプリカ回路ＲＰ１，ＲＰ２の各々において、インバータＩＰの出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＱ４がオフし、出力電圧ＶＦＮ１，ＶＦＮ２が電源電圧ＶＤＤになる。また、レプリカ回路ＲＰ３において、ＮチャネルＭＯＳトランジスタＱ４がオンしているので、レプリカ回路ＲＰ３の出力電圧ＶＦＮ３が参照電圧ＶＲＮに等しくなる。
【０１５６】
また、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオンし、ＮチャネルＭＯＳトランジスタＱ３のドレイン電流が適値に調整されて、出力バッファＤＯＢの抵抗素子ＲＢ１〜ＲＢ４およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ４の合成抵抗値が所定値に調整される。
【０１５７】
この実施の形態６では、実施の形態１と同じ効果が得られる他、出力インピーダンスＺｐ，Ｚｎの調整に影響を与えないレプリカ回路ＲＰの貫通電流を遮断できるので、実施の形態１よりも消費電力が小さくなる。
【０１５８】
［実施の形態７］
図２０は、この発明の実施の形態７による半導体装置のレイアウトを示すブロック図である。図２０において、この半導体装置は、たとえばパーソナルコンピュータのポート部に使用されるものであり、半導体基板１０を備える。半導体基板１０の１辺に沿って、７つのパッドＰＤ１〜ＰＤ７が所定の間隔で図中の縦方向に１列に配置される。パッドＰＤ１〜ＰＤ３は第１ポートを構成し、パッドＰＤ５〜ＰＤ７は第２ポートを構成する。第１ポートまたは第２ポートには、たとえばマウスが接続される。パッドＰＤ１，ＰＤ２は、相補信号Ｖ＋，Ｖ−の入出力に使用される。パッドＰＤ５，ＰＤ６は、相補信号Ｖ＋，Ｖ−の入出力に使用される。パッドＰＤ３，ＰＤ４，ＰＤ７の各々には、電源電圧ＶＤＤが出力される。
【０１５９】
パッドＰＤ１〜ＰＤ７は、それぞれＥＳＤ（Electro-Static Discharge：静電気放電）保護回路１１〜１７の領域内に設けられている。ＥＳＤ保護回路１１〜１７は、それぞれパッドＰＤ〜ＰＤ７に発生した静電気を接地電圧ＶＳＳのライン（図示せず）に流出させて内部回路を保護する。
【０１６０】
ＥＳＤ保護回路１１の図中の右側の領域に出力バッファ２１および入力バッファ３１が順次配置され、ＥＳＤ保護回路１２の図中の右側の領域に出力バッファ２２および入力バッファ３２が順次配置される。また、ＥＳＤ保護回路１５の図中の右側の領域に出力バッファ２５および入力バッファ３４が順次配置され、ＥＳＤ保護回路１６の図中の右側の領域に出力バッファ２６および入力バッファ３５が順次配置される。
【０１６１】
出力バッファ２１，２２，２５，２６の各々は、図１で示したフルスピードの出力バッファＤＯＢと、図７で示したハイスピードの出力バッファＤＯＢ０を含む。出力バッファ２１は、内部信号φＶ＋に応答して信号Ｖ＋をパッドＰＤ１に出力する。出力バッファ２２は、内部信号φＶ−に応答して信号Ｖ−をパッドＰＤ２に出力する。出力バッファ２５は、内部信号φＶ＋に応答して信号Ｖ＋をパッドＰＤ５に出力する。出力バッファ２６は、内部信号φＶ−に応答して信号Ｖ−をパッドＰＤ６に出力する。
【０１６２】
入力バッファ３１，３２，３４，３５の各々は、フルスピードの入力バッファと、ハイスピードの入力バッファを含む。入力バッファ３１は、パッドＰＤ１に与えられた外部信号Ｖ＋に応答して内部信号φＶ＋を生成する。入力バッファ３２は、パッドＰＤ２に与えられた外部信号Ｖ−に応答して内部信号φＶ−を生成する。入力バッファ３４は、パッドＰＤ５に与えられた外部信号Ｖ＋に応答して内部信号φＶ＋を生成する。入力バッファ３５は、パッドＰＤ６に与えられた外部信号Ｖ−に応答して内部信号φＶ−を生成する。
【０１６３】
ＥＳＤ保護回路１３の図中の右側の領域に電源検知回路（ＶＢＵＳ）２３および制御電圧生成回路＋レプリカ回路３３が順次配置され、ＥＳＤ保護回路１４の図中の右側の領域にＰＬＬ(Phase Locked Loop：位相同期ループ)回路２４が配置される。また、ＥＳＤ保護回路１７の図中の右側の領域に、電源検知回路（ＶＢＵＳ）２７が配置される。
【０１６４】
電源検知回路２３は、第１ポートのパッドＰＤ３に電源電圧ＶＤＤが出力されたことに応じて、電源検知信号を発生する。電源検知回路２７は、第２ポートのパッドＰＤ７に電源電圧ＶＤＤが出力されたことに応じて、電源検知信号を発生する。
【０１６５】
制御電圧生成回路＋レプリカ回路３３は、図１に示した制御電圧生成回路ＶＣＧおよびレプリカ回路ＲＰ１〜ＲＰ３を含み、出力バッファ２１，２２，２５，２６のフルスピード出力バッファＤＯＢにゲート電圧ＶＰ１〜ＶＰ３，ＶＮ１〜ＶＮ３を供給する。
【０１６６】
また、制御電圧生成回路＋レプリカ回路３３は、図７に示した制御電圧生成回路ＶＣＧ１０およびレプリカ回路ＲＰ１１〜ＲＰ１３を含み、出力バッファ２１，２２，２５，２６のハイスピード出力バッファＤＯＢ１０にゲート電圧ＶＮ１〜ＶＮ３を供給する。ＰＬＬ回路２４は、外部クロック信号に同期した内部クロック信号を発生する。
【０１６７】
この実施の形態７では、複数の出力バッファ２１，２２，２５，２６に対して１つの制御電圧生成回路＋レプリカ回路３３を設けたので、レイアウト面積の低減化を図ることができる。
【０１６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６９】
ＶＣＧ  制御電圧発生回路、ＲＰ  レプリカ回路、ＤＯＢ  出力バッファ、ＴＯ  出力端子、ＲＡ，ＲＢ  抵抗素子、Ｐ，ＰＳ  ＰチャネルＭＯＳトランジスタ、Ｑ，ＱＳ  ＮチャネルＭＯＳトランジスタ、ＤＲ  ドライバ、ＣＡ，ＣＢ  定電流源、ＡＰ，ＡＮ  演算増幅器、ＩＰ，ＩＮ  インバータ、ＰＤ  パッド、１０  半導体基板、１１〜１７  ＥＳＤ保護回路、２１，２２，２５，２６  出力バッファ、２３，２７  電源検知回路、２４  ＰＬＬ回路、３１，３２，３４，３５  入力バッファ、３３  制御電圧生成回路＋レプリカ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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