(57)【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
複数のアナログデジタル変換器（ＡＤＣ）により形成され、画素リセットレベルのＡＤ変換を行う機能を含む列並列型ＡＤＣと、
信号処理系と、を有し、
上記信号処理系は、
画素リセットレベルのＡＤ変換結果の平均値のみを複数画素にわたって求め、画素リセットレベルの平均値がＡＤ変換レンジに対して適切な位置にくるように、ＡＤＣの変換レンジの入力オフセット値を自動的に調整する機能およびアップダウン制御の履歴を任意の期間記録し、その履歴から最適なＡＤＣの変換レンジの入力オフセット値を取得する機能を含み、
上記自動的な調整では、上記平均値の目標値に対する大小に応じて上記オフセット値のアップダウン制御を行い、その履歴である統計回数が決められた回数に達すると、過去の統計結果から上記オフセット値の更新条件を満たしている場合にオフセット値を更新する
固体撮像素子。
【請求項２】
出力画像の中に画素リセットレベルのＡＤ変換結果を出力する専用領域が含まれており、
上記信号処理系は、
上記専用領域と、その他の領域で、用いているＡＤＣの変換レンジのオフセット値を異なる値で制御する
請求項１記載の固体撮像素子。
【請求項３】
上記自動的な調整では、目標値に対するアップダウン制御を用いて行われ、かつ不感帯を持たない
請求項１または２記載の固体撮像素子。
【請求項４】
上記自動的な調整の収束時間が異なる２つ以上のモードを有し、
上記信号処理系は、
収束時間の短いモードでは、状態が変更される時の１フレームに対して適用され、
収束時間の長いモードでは、最初の１行だけ画素リセットレベル変換結果を出力し、その後は通常の有効画素エリアを出力する
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
上記信号処理系は、
収束時間の短いモードでは、決められた統計回数に達していない場合、または値更新条件を満たしていない場合、かつ１フレームがまだ終了していない場合は、行を代えて、画素リセットレベル変換結果出力からの処理を繰り返し、
収束時間の長いモードでは、統計回数が決められた回数に達していない場合、または値更新条件を満たしていない場合は、以前のオフセット値をロードして、有効エリアの読み出しに入る
請求項４記載の固体撮像素子。
【請求項６】
上記信号処理系は、
上記収束時間の違いを、出力画像の中に画素リセットレベルのＡＤ変換結果を出力する専用領域の大きさの違いによって制御する
請求項４または５記載の固体撮像素子。
【請求項７】
出力画像の中に画素リセットレベルのＡＤ変換結果を出力する専用領域が含まれており、当該専用領域で読み出される画素の物理的な位置がフレーム毎に変化する
請求項１から６のいずれか一に記載の固体撮像素子。
【請求項８】
上記画素信号読み出し部は、
アナログＣＤＳ回路を含み、
上記信号処理系は、
画素出力信号値の黒レベルがＡＤ変換レンジに対して適切な位置にくるように、ＡＤＣの変換レンジの入力オフセット値を自動的に調整する機能を含む
請求項７記載の固体撮像素子。
【請求項９】
出力画像の中に黒レベルの平均値を検出するための専用領域が含まれており、
上記信号処理系は、
上記専用領域と、その他の領域で、用いているＡＤＣの変換レンジのオフセット値を異なる値で制御する
請求項８記載の固体撮像素子。
【請求項１０】
上記各ＡＤＣは、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含み、
上記信号処理系は、
画素リセットレベル変換結果を出力する場合においては、上記カウンタのカウンタクロックとカウンタ動作を変更することで画素リセットレベルのＡＤ変換結果が直接出力する
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１１】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
複数のアナログデジタル変換器（ＡＤＣ）により形成され、画素リセットレベルのＡＤ変換を行う機能を含む列並列型ＡＤＣと、
信号処理系と、を有し、
上記信号処理系は、
上記信号処理系は、
画素リセットレベルのＡＤ変換結果の平均値のみを複数画素にわたって求め、画素リセットレベルの平均値がＡＤ変換レンジに対して適切な位置にくるように、ＡＤＣの変換レンジの入力オフセット値を自動的に調整する機能およびアップダウン制御の履歴を任意の期間記録し、その履歴から最適なＡＤＣの変換レンジの入力オフセット値を取得する機能を含み、
上記自動的な調整では、上記平均値の目標値に対する大小に応じて上記オフセット値のアップダウン制御を行い、その履歴である統計回数が決められた回数に達すると、過去の統計結果から上記オフセット値の更新条件を満たしている場合にオフセット値を更新する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
ＣＣＤ画素はその製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このシステムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このようにＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００６】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１、２に開示されている。
【０００７】
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【０００８】
この固体撮像素子１０は、図１に示すように、撮像部としての画素部１１、垂直走査回路１２、水平転送走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）１６、センス回路（Ｓ／Ａ）１７、および信号処理回路１８を有する。
【０００９】
画素部１１は、フォトダイオードと画素内アンプとを含む、単位画素ＰＸＬがマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素部１１の信号を順次読み出すための制御回路を有する。その制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する垂直走査回路１２、そして列アドレスや列走査を制御する水平転送走査回路１３が配置される。
【００１０】
ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器１５−１を有する。
ＡＤＣ群１５は、比較器１５−１に加え、比較器１５−１の比較時間をカウントするカウンタ１５−２と、カウント結果を保持するラッチ（メモリ装置）１５−３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５−３の出力は、たとえばｎビット幅の水平転送線１９に接続されている。
そして、水平転送線１９に対応したｎ個のセンス回路１７、および信号処理回路１８が配置される。
【００１１】
図２は、比較器の具体的な構成例を示す回路図である。
【００１２】
比較器１５−１は、ＰＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮＭＯＳトランジスタＮＴ１，ＮＴ２により構成される一般的な差動増幅器の構成を有している。
その入力部に当たるトランジスタＮＴ１，ＮＴ２のゲート端子には直列に容量素子Ｃ１，Ｃ２が接続され、入力信号はＤＣ成分を除去した形で入力される。
また、初期動作電圧設定のためのリセットスイッチＳＷ１、ＳＷ２が存在している。
【００１３】
ここで、図１のＣＭＯＳイメージセンサ１０の動作を、図３のタイミングチャートに関連付けて説明する。
【００１４】
任意の行Ｖｘの単位画素ＰＸＬから列線Ｈ０,Ｈ１・・・へのリセットレベルの読み出しが安定した後（ｔ８）、比較器１５−１のリセット信号ＰＳＥＴにより、比較器１５−１のリセットを行う。
この動作により、各画素のリセットレベルのバラツキ、および比較器自身のオフセット電圧を容量素子Ｃ１，Ｃ２へと記憶、吸収することができる。
次に（ｔ１０）、ＤＡＣ１６により参照電圧ＲＡＭＰ（Ｖｓｌｏｐ）を時間変化させたスロープ状の波形を入力し，任意の列線Ｈｘの電圧との比較を比較器１５−１にて行う。
スロープ波入力と並行して同時並列的に、カウンタ１５−２で１回目のカウントが行われる。このとき、カウンタ１５−２は、ダウンカウントを行う。
参照電圧ＲＡＭＰと列線Ｈｘの電圧が等しくなったとき比較器１５−１の出力は反転し、カウンタ１５−２に比較期間に応じたカウントが保持される。
１回目の変換は、画素のリセットレベルの変換なので、信号の取りうる範囲はかなり限定されるため、２回目と比べて変換時間は短くて済む。
２回目の読み出しは，単位画素ＰＸＬから入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行い変換するが、このときカウンタ１５−２はアップカウントを行う。
参照電圧ＲＡＭＰと列線Ｈｘの電圧が等しくなったとき比較器１５−１の出力は再び反転するが（ｔ２２）、このときカウンタ内では、１回目のリセットレベルの変換結果との差分が保持されていることになる。
これによりＣＤＳが行われることがこの従来例の大きな特徴である。
【００１５】
以上のＡＤ変換期間終了後、カウンタ内のデータはメモリ１５−３へと退避し、ＡＤ変換器は次の行Ｖｘ+1のＡＤ変換を開始する。
メモリ１５−３内のデータは、その裏で水平転送走査回路１３により順に選択され、センス回路１７を用いて読み出される。
【００１６】
図１に代表されるＡＤ変換方式では、ＡＤ変換の分解能（１ＬＳＢの大きさ）は、参照電圧ＲＡＭＰを変化させている間のカウンタ１５−２のカウントスピードと、参照電圧ＲＡＭＰの傾きによって決定される。
【００１７】
図４を用いて詳しく説明する。
図４は、図３のリセット成分変換部を拡大して抜き出したものである。
カウンタが１カウント行うのに必要な時間をカウントサイクルとすると、その間に参照電圧ＲＡＭＰが変化した量が、ＡＤ変換器の分解能（１ＬＳＢの大きさ）ということになる。
実線で示したように、傾きが急な場合は１ＬＳＢの幅は大きくなり、破線で示したように、傾きがなだらかな場合には、１ＬＳＢの幅は小さくなる。
傾きを変えて１ＬＳＢの幅を制御することは、すなわち読み出しゲインを制御していることと等価である。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００５−２７８１３５号公報
【特許文献２】特開２００５−３２３３３１号公報
【非特許文献】
【００１９】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ここで、上記方法の問題点について説明する。
この方式では、ＡＤ変換前に信号ＰＳＥＴにより比較器１５−１のリセットを行い、画素のリセットレベルのバラツキと、比較器１５−１のオフセット電圧を除去しているが、この段階ですべてのバラツキを除去できる訳ではない。
【００２１】
このリセット動作では取りきれず、１回目の画素のリセットレベル変換結果に現れてしまうバラツキ成分として、
＜１＞ＰＳＥＴパルスＯＦＦ時のＫＴＣノイズ、
＜２＞ＰＳＥＴパルスＯＦＦ時のフィードスルーノイズ、
＜３＞比較器１５−１の反転スピードの列間バラツキ、
＜４＞画素出力のノイズ、
等がある。
これらのバラツキ成分は、ウエハプロセスばらつきの影響や、電源電圧、温度などの環境要因の影響を受ける。
【００２２】
図５は、画素リセット変換結果を画像出力として出力した場合のイメージを示す図である。
【００２３】
画素リセット変換結果なので、光に依存した画素出力信号は現れておらず、前述した比較器のリセット動作では除去しきれないバラツキ成分だけが変換結果として現れている。もちろんこれは通常は出力されない画像である。
【００２４】
図６は、この１画面分のヒストグラムを取得したイメージを示す図である。
図６において、横軸に変換結果［ＬＳＢ］、縦軸に各ＬＳＢ毎の出力頻度を取っている。
図３で示したように、画素リセット出力の変換は、画素信号成分変換時よりもカウント数を短く抑えているため横軸の取りうる範囲が狭くなるが、もちろんその狭い範囲に全ての変換結果が入っていなければ、正しくＡＤ変換されているとは言えない。
【００２５】
ところで、図６のような見方をした場合のヒストグラムの中央値は、信号ＰＳＥＴによる比較器のリセット時の参照電圧ＲＡＭＰの電圧値を調整することで制御可能である。
【００２６】
図７と図８は、リセット時の参照電圧値の制御イメージを示す図である。
図７の信号ＰＳＥＴは図３のそれと対応するものである。
このときの参照電圧ＲＡＭＰの電位を調整すると、図８のようにヒストグラムの中央値を制御することができる。
この参照電圧ＲＡＭＰの電位調整は段階的に行うものなので、便宜上各設定をＲＯＦ＝０，ＲＯＦ＝１，・・・・ＲＯＦ＝ｎと記す。
【００２７】
図３はＲＯＦ＝０の状態で描かれているが、この状態で画素リセット信号のＡＤ変換を行うと、オフセット除去をしたレベルから参照電圧ＲＡＭＰのスロープが開始している。
このため、すぐに比較器が反転してしまい、図８のＲＯＦ＝０の状態のように、ヒストグラムの半分程度がＡＤ変換出力の０ＬＳＢの所に張り付いてしまい正しくＡＤ変換されないことが予想される。
【００２８】
これを防ぐために、ＲＯＦの値を調整して、ヒストグラムがすべて横軸内に正しく収まるように調整して使用することになる。
このＲＯＦの調整はレジスタ設定等で行われるのが最も容易で一般的な方法だが、前述したように画素リセットレベル変換結果に現れるバラツキ成分（特にその中央値）は、ウエハプロセス依存性や電源電圧、温度依存性を持つ。
このため、図９に示すように、ある条件では問題なくＡＤ変換できているものの、ある条件では中央値の変化からヒストグラムの裾が横軸のＡＤ変換出力範囲をはみ出してしまい、正しくＡＤ変換できないといった状況が発生しうる。
【００２９】
この問題をＲＯＦのレジスタ設定で対応しようと思っても、ウエハプロセスの影響を受ける。
このため、チップ毎に個体調整が必要になってしまうなど試験コストが非常に高くつく結果となるため現実的ではなく、また電源電圧や温度変化には結局追従できないのでそもそもレジスタ設定の調整だけでは解決できない。
よって、それらの変動要因を含めて十分マージンが取れる所にＲＯＦを設定しなければいけないということになるが、図４で示したように高ゲイン設定になるとそもそもヒストグラム自体が幅広くなってくる。
このため、図１０に示すように横軸のＡＤ変換結果の出力範囲に対して、ＲＯＦを適切な位置に設定すること自体が難しくなってくる。
【００３０】
一方で、ＡＤ変換ゲインの高ゲイン化は顧客の要望の強い所であり、したがって安定して画素リセットレベルをＡＤ変換するということは本方式のＣＭＯＳイメージセンサにおいて大きな問題となっている。
【００３１】
本発明は、ウエハプロセスや電源電圧・温度等の環境要因に左右されることなく、常に最も適当な画素リセットレベルのＡＤ変換結果を得ることが可能な固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００３２】
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、複数のアナログデジタル変換器（ＡＤＣ）により形成され、画素リセットレベルのＡＤ変換を行う機能を含む列並列型ＡＤＣと、信号処理系と、を有し、上記信号処理系は、画素リセットレベルのＡＤ変換結果の平均値のみを複数画素にわたって求め、画素リセットレベルの平均値がＡＤ変換レンジに対して適切な位置にくるように、ＡＤＣの変換レンジの入力オフセット値を自動的に調整する機能およびアップダウン制御の履歴を任意の期間記録し、その履歴から最適なＡＤＣの変換レンジの入力オフセット値を取得する機能を含み、上記自動的な調整では、上記平均値の目標値に対する大小に応じて上記オフセット値のアップダウン制御を行い、その履歴である統計回数が決められた回数に達すると、過去の統計結果から上記オフセット値の更新条件を満たしている場合にオフセット値を更新する。
【００３３】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、複数のアナログデジタル変換器（ＡＤＣ）により形成され、画素リセットレベルのＡＤ変換を行う機能を含む列並列型ＡＤＣと、信号処理系と、を有し、上記信号処理系は、上記信号処理系は、画素リセットレベルのＡＤ変換結果の平均値のみを複数画素にわたって求め、画素リセットレベルの平均値がＡＤ変換レンジに対して適切な位置にくるように、ＡＤＣの変換レンジの入力オフセット値を自動的に調整する機能およびアップダウン制御の履歴を任意の期間記録し、その履歴から最適なＡＤＣの変換レンジの入力オフセット値を取得する機能を含み、上記自動的な調整では、上記平均値の目標値に対する大小に応じて上記オフセット値のアップダウン制御を行い、その履歴である統計回数が決められた回数に達すると、過去の統計結果から上記オフセット値の更新条件を満たしている場合にオフセット値を更新する
【発明の効果】
【００３４】
本発明によれば、ウエハプロセスや電源電圧・温度等の環境要因に左右されることなく、常に最も適当な画素リセットレベルのＡＤ変換結果を得ることができる。
【図面の簡単な説明】
【００３５】
【図１】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２】比較器の構成例を示す回路図である。
【図３】図１のＣＭＯＳイメージセンサの動作を説明するためのタイミングチャートである。
【図４】図３のリセット成分変換部を拡大して抜き出して示す図である。
【図５】画素リセット変換結果を画像出力として出力した場合のイメージを示す図である。
【図６】１画面分のヒストグラムを取得したイメージを示す図である。
【図７】リセット時の参照電圧値の制御イメージを示す第１図である。
【図８】リセット時の参照電圧値の制御イメージを示す第２図である。
【図９】ある条件では中央値の変化からヒストグラムの裾が横軸のＡＤ変換出力範囲をはみ出してしまい、正しくＡＤ変換できないといった状況が発生しうる場合を説明するための図である。
【図１０】横軸のＡＤ変換結果の出力範囲に対して、ＲＯＦを適切な位置に設定することが難しくなる場合があることを示す図である。
【図１１】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１２】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１３】本発明の実施形態に係る基本的アルゴリズムを示すフローチャートである。
【図１４】図１３にサブルーチンとして定義したＲＯＦ高速引き込みモードのアルゴリズムを示すフローチャートである。
【図１５】高速引き込みモード時の場合に、出力は常に画素リセットレベル変換結果が出力される画像出力イメージを示す図である。
【図１６】図１３にサブルーチンとして定義している低速引き込みモードのアルゴリズムを示すフローチャートである。
【図１７】低速引き込みモードの場合に、最初の１行だけが画素リセットレベル変換結果を出力し、その後は通常の有効画素エリアを出力する出力画像のイメージを示す図である。
【図１８】本実施形態における画素リセットレベルだけの変換結果を直接出力する方法を説明するための図である。
【図１９】本実施形態におけるＲＯＦ引き込み中の動作イメージを示す図である。
【図２０】本実施形態における統計処理のイメージを示す図である。
【図２１】本実施形態に係るアルゴリズムを実現する回路の一例を示す図である。
【図２２】ＲＯＦの最適値調整に誤差を与えることを解決する方法を説明するための図である。
【図２３】図２２と同様に横軸をフレーム時間単位で表記し、かつ画素リセット変換結果出力部のＶアドレスのみに着目して示す図である。
【図２４】アナログのＣＤＳ回路を有している場合の信号処理系の回路の構成例を示す図である。
【図２５】図２４の回路のアナログ比較器に入力されるシングルスロープ形式の参照信号例を示す図である。
【図２６】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ＣＭＯＳイメージセンサの全体構成
２．ＡＤＣの変換レンジの入力オフセット値の調整法の概要
３．ＡＤＣの変換レンジの入力オフセット値の調整の基本的アルゴリズム
４．高速引き込みモードのアルゴリズム
５．低速引き込みモードのアルゴリズム
６．ＡＤＣが画素リセットレベル変換結果を出力する方法
７．ＲＯＦ更新条件
８．統計処理
９．信号処理系の回路例
１０．信号処理系の他の回路例
１１．カメラシステムの構成例
【００３７】
＜１．ＣＭＯＳイメージセンサの全体構成＞
図１１は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００３８】
この固体撮像素子１００は、図１１に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
固体撮像素子１００は、画素信号読み出し部としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６０、センス回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０を有する。
なお、ＡＤＣ群１５０、ＤＡＣ１６０、センス回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０により画素信号読み出し部が形成される。
【００３９】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
【００４０】
図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００４１】
この画素回路１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１１０Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１１０Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００４２】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００４３】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００４４】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラム（列並列型）ＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００４５】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００４６】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００４７】
ＡＤＣ群１５０は、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号電位ＶＳＬとを比較する比較器１５１を有する。
ＡＤＣ群１５０は、この比較器１５１と、比較器１５１の比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ（メモリ）１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえばｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応したｎ個のセンス回路１７０、および信号処理回路１８０が配置される。
【００４８】
ＡＤＣ群の基本的な動作は以下の通りである。
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器１５１である傾きを持った線形に変化するスロープ波形である参照電圧ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のある参照電圧Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧ＲＡＭＰの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号の電位ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線１９０に転送され、センス回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４９】
そして、本実施形態に係る列並列型ＡＤＣ群１５０における処理については、画素リセットレベルについて、ＡＤＣの入力オフセットレベルを適切な値とする自動制御が行われる。
これにより、サンプルのばらつき特性や温度、電圧変化に影響を受けず、常に最適な画素リセットレベル変換結果が得られるようになる。
この列並列型ＡＤＣ群１５０における特徴的な信号処理系について、以下に詳述する。
【００５０】
＜２．ＡＤＣの変換レンジの入力オフセット値の調整法の概要＞
本実施形態においては、固体撮像素子１００の信号処理系で、列並列型ＡＤＣ群１５０を用いており、画素リセットレベルのＡＤ変換結果の平均値のみを複数画素にわたって求める。
そして、信号処理系において、画素リセットレベルの平均値がＡＤ変換レンジに対して適切な位置にくるように、ＡＤＣの変換レンジの入力オフセット値を自動的に調整する。
固体撮像素子１００においては、出力画像の中に画素リセットレベルのＡＤ変換結果を出力する専用領域が含まれており、信号処理系では、その専用領域と、その他の領域で、用いているＡＤＣの変換レンジのオフセット値が異なる値で制御される。
本実施形態における自動的な調整とは、目標値に対するアップダウン制御を用いて行われ、かつ不感帯を持たないことを特徴としている。
固体撮像素子１００における信号処理系では、アップダウン制御の履歴を任意の期間記録し、その履歴から最適なＡＤＣの変換レンジの入力オフセット値を所定の計算式で算出可能に構成されている。
本実施形態の固体撮像素子１００は、自動的な調整の収束時間が異なる２つ以上のモードを有している。
そして、信号処理系は、収束時間の違いを、専用領域の大きさの違いによって制御する。
【００５１】
より具体的には、本実施形態の固体撮像素子１００においては、上記した出力画像の中に画素リセットレベルのＡＤ変換結果を出力する専用領域で読み出される画素の物理的な位置がフレーム毎に変化する。
本実施形態の固体撮像素子１００に係る出力信号処理系では、アナログのＣＤＳ回路と列並列型ＡＤＣを用いている。
そして、信号処理系において、画素出力信号値の黒レベルがＡＤ変換レンジに対して適切な位置にくるように、ＡＤＣの変換レンジの入力オフセット値を自動的に調整する。
本実施形態では、出力画像の中に黒レベルの平均値を検出するための専用領域が含まれており、かつ専用領域と、その他の領域で、用いているＡＤＣの変換レンジのオフセット値が異なる値で制御される。
【００５２】
ここでは、ウエハプロセスや電源電圧・温度等の環境要因に左右されることなく、常に最も適当な画素リセットレベルのＡＤ変換結果が得られるＲＯＦ値の設定する方法を中心に説明する。
【００５３】
＜３．基本的アルゴリズム＞
図１３は、本発明の実施形態に係る基本的アルゴリズムを示すフローチャートである。
【００５４】
まず電源投入・スタンバイ設定解除後（ＳＴ１）に、適当なＲＯＦ値の初期値をロードする（ＳＴ２）。
次に、自動的かつ高速にＲＯＦ値の最適値を検出して設定するＲＯＦ高速引き込みモードに入る（ＳＴ３）。
ここでは、主に電源投入・スタンバイ設定解除の状態で画素リセットレベルのＡＤ変換結果を検出し、ウエハプロセスの出来上がりに応じて最適なＲＯＦ値の設定を行う。
高速引き込みモードでＲＯＦ値確定後、次に低速引き込みモードに入る（ＳＴ４）。
ここでは、通常の画像出力を行いながら、継続的に画素リセットレベルのＡＤ変換結果を監視し、電源電圧や温度変化など、環境要因の変化による最適なＲＯＦ値の変化に追従してＲＯＦ値を更新していく。
特に、読み出しモード等の変更が無い限り、この低速引き込みモードを連続的に繰り返す（ＳＴ５）。
【００５５】
＜４．高速引き込みモードのアルゴリズム＞
図１４は、図１３にサブルーチンとして定義したＲＯＦ高速引き込みモードのアルゴリズムを示すフローチャートである。
【００５６】
ここで、このアルゴリズム中で用いているＲＯＦ値とは図７に示したＲＯＦ値に対応したもので、かつ通常の有効画素エリアにおける読み出し信号をＡＤ変換する際に用いるＲＯＦ値のことを示している。
ＲＯＦd値とは、画素リセットレベル変換結果を出力するエリアに対してＡＤ変換する際に用いられるＲＯＦ値のことを示している。
有効画素エリアで用いるＲＯＦ値と、画素リセットレベル出力エリア中で用いるＲＯＦ値を別個の値として持つことが本発明の実施形態の１つのポイントである。
【００５７】
まず、高速引き込みモードに入ったら、ＲＯＦ値の初期値をロードする（ＳＴ３０１）。初期値には適当な値をセットしておく。
ＲＯＦ初期値はＲＯＦd値にもセットする（ＳＴ３０２）。
次に、ＡＤＣを、画素リセットレベル変換結果が出力される状態に設定して画素リセットレベルを１行分出力し（ＳＴ３０３）、その平均値を算出する（ＳＴ３０４）。
ＡＤＣが画素リセットレベル変換結果を出力する方法については後述する。
得られた平均値を目標値と比較し（ＳＴ３０５）、目標値より大きければＲＯＦd値をマイナス１（ＳＴ３０７）、目標値より小さければＲＯＦd値をプラス１する（ＳＴ３０６）。
これで１回の統計処理が終了する。次に統計回数が決められた回数に達したかどうかを確認する（ＳＴ３０８）。
決められた統計回数に達した場合は、過去の統計結果からＲＯＦ値更新条件を満たしているかどうかを判断し（ＳＴ３０９）、満たしていればＲＯＦ値を更新する（ＳＴ３１０）。
決められた統計回数に達していない場合、またはＲＯＦ値更新条件を満たしていない場合、かつ１フレームがまだ終了していない場合は（ＳＴ３１１）、行アドレスをインクリメントして（ＳＴ３１２）、画素リセットレベル変換結果出力から同様の処理を繰り返す。
ＲＯＦ更新条件については後述する。
以上の処理を１フレームが終了する間繰り返す。
【００５８】
よって高速引き込みモード時の出力は常に画素リセットレベル変換結果が出力される事になり、この時の画像出力イメージは図１５のようになる。
１フレーム用いてＲＯＦ値の引き込みを行うため、高速にＲＯＦ値を引き込むことが可能な代わりに、このフレームは有効画像データが出力されないため無効フレーム扱いとなる。
よって高速引き込みモードは電源投入・スタンバイ解除後やモード変更時の１フレームのみ用いることを想定している。
【００５９】
＜５．低速引き込みモードのアルゴリズム＞
次に、もうひとつのサブルーチンとして定義している低速引き込みモードのアルゴリズムを図１６に関連付けて説明する。
図１６は、図１３にサブルーチンとして定義している低速引き込みモードのアルゴリズムを示すフローチャートである。
【００６０】
低速引き込みモードに入ったら、まずＲＯＦd値をロードし（ＳＴ４０１）、その状態でＡＤＣを画素リセットレベル変換結果が出力される設定にして、画素リセットレベル変換結果を読み出す（ＳＴ４０２）。
高速引き込みモードの時と同様に、その出力結果の平均値を算出した後（ＳＴ４０３）、目標値と比較を行い（ＳＴ４０４）、目標値より大きければＲＯＦd値をマイナス１（ＳＴ４０５）、目標値より小さければＲＯＦd値をプラス１する（ＳＴ４０６）。
これで１回の統計処理が終了する。
次に、統計回数が決められた回数に達したかどうかを確認し（ＳＴ４０７）、達した場合は、過去の統計結果からＲＯＦ値更新条件を満たしているかどうかを判断し（ＳＴ４０８）、満たしていればＲＯＦ値を更新する（ＳＴ４０９）。
そして、統計回数が決められた回数に達していない場合、またはＲＯＦ値更新条件を満たしていない場合は、以前のＲＯＦ値をロードして（ＳＴ４１０）、有効エリアの読み出しに入る。
ＲＯＦ更新条件については高速引き込みモードも低速引き込みモードも変らないので合わせて後述する。
次に、ＲＯＦ値をロードして（ＳＴ４１０）、ＡＤＣを通常のＣＤＳ後の結果が出力される状態に設定して、フレームの最後まで有効画素エリアの読み出しを行って（ＳＴ４１１）、低速引き込みモードが終了する。
ただし、図１３に示したように、モード変更が無ければ再び低速引き込みモードを開始するため、この処理自体がループになって続いていく。
【００６１】
低速引き込みモードの場合は、最初の１行だけが画素リセットレベル変換結果を出力し、その後は通常の有効画素エリアを出力するため、出力画像のイメージとしては図１７のようになる。
ＶＯＢ、ＨＯＢの配置に関してはあくまで例であり、図１７の配置に限定するものではない。
【００６２】
＜６．ＡＤＣが画素リセットレベル変換結果を出力する方法＞
次に、ＡＤＣが画素リセットレベル変換結果を出力する方法を説明する。
たとえば、図３に示したタイミングチャートに従ってＡＤ変換を行うと、出力されるのはＣＤＳ処理がされた変換結果であり、画素リセットレベルだけの変換結果を直接出力することができない。
【００６３】
次に、本実施形態における画素リセットレベルだけの変換結果を直接出力する方法を図１８に関連付けて説明する。
図１８は、本実施形態における画素リセットレベルだけの変換結果を直接出力する方法を説明するための図である。
【００６４】
図１８は図３に対応するものだが、カウンタクロックが画素リセットレベル変換期間中のみ出力され、かつこの時のカウンタは０からアップカウントを行うようにしている。
ＲＯＦd値をロードし、画素リセットレベル変換結果を出力する場合においては、このようにカウンタクロックとカウンタ動作を変更することで画素リセットレベルのＡＤ変換結果が直接出力できる。
【００６５】
＜７．ＲＯＦ更新条件＞
次に、ＲＯＦ更新条件について説明する。
図１９は、本実施形態におけるＲＯＦ引き込み中の動作イメージを示す図である。
図１９において、横軸が画素リセットレベル変換出力値を、縦軸が画素リセットレベル変換結果出力頻度を、それぞれ示している。
【００６６】
この場合、引き込みの目標値を設定し、画素リセットレベル変換結果の平均値が目標値よりも小さい場合はＲＯＦdをインクリメントしていく。
目標値よりも大きくなればデクリメントする。
目標値との差分情報等は扱わず、単純に目標値より大きいか小さいかの情報だけで単純なアップダウン制御になるため、最終的には目標値を挟んでアップダウンの発振状態になる。
単純なアップダウン制御を用い、画素リセットレベル検出時に発振状態を許容することは本発明の実施形態の特徴のひとつである。
ただし、発振状態を許容しているため、この状態から最適なＲＯＦd値を有効画素エリアで用いるＲＯＦ値として選択する必要がある。
そのために、過去のアップダウン制御の履歴を用いて統計処理を行う。
【００６７】
＜８．統計処理＞
図２０は、本実施形態における統計処理のイメージを示す図である。
例として目標値から少し離れたＲＯＦd＝２２からスタートするものとする。
目標値に対して低い値を出力しているため、しばらくはＲＯＦd値のインクリメントが続く。
ＲＯＦd値が２７になった所で目標値を超え、初めてデクリメントが発生する。その後はＲＯＦd=２６と２７でアップダウンを繰り返す。
決められた統計回数分だけ、過去のアップダウン信号の履歴を記録する。
図２０では１６回が規定の統計回数の場合を例として示す。１６回の制御が終ったところで、ＲＯＦdのインクリメント（図２０の＋マーク）が発生した回数をＲＯＦd値毎に統計を取る。
この回数を更新条件に当てはめて、どのＲＯＦd値が最適かどうかを判定する。更新条件には以下の２つを用いる。
＜１＞インクリメント（＋）がＡ回以上発生したＲＯＦd値
＜２＞現在使用しているＲＯＦ値のインクリメント（＋）回数がＢ回以下だった場合の、最多インクリメント（＋）発生ＲＯＦd値
Ａ、Ｂの値については、規定統計回数に合わせて任意の値を設定するものとする。
【００６８】
図２０の例で、Ａ＝５，Ｂ＝２だった場合、＜１＞の条件によってＲＯＦd＝２６が最適値として選択され、有効画素エリアで用いるＲＯＦ値として選択される。Ａ＝７，Ｂ＝２で、現在採用されているＲＯＦ値がＲＯＦ＝２２だった場合、＜２＞の条件によってやはりＲＯＦd＝２６が採用される。
【００６９】
＜１＞の条件は発振状態で目標値に対する１個手前のＲＯＦd値を採用するという意味がある。
＜２＞の条件は、現在値と目標値が遠く離れていた場合、規定の統計回数では条件＜１＞を満たす所まで行かなかった場合に、再度ＲＯＦ＝２２から開始してしまうといつまでたっても収束できないため、その状態を防ぐために補助的に設けている。
【００７０】
このように過去の履歴から判定条件を用いて最適値の抽出を行うことで、発振状態の中から最も安定したＲＯＦd値を選択することができる。
インクリメントの回数ではなく、デクリメントの回数の統計を取ることで、目標値の１つ手前ではなく１つ先のＲＯＦd値で収束させることもできる。
目標値の１つ手前か、先かはＡＤ変換器の特性に応じて決めればよい。
図１９の例では、目標値を比較的画素リセットレベル変換結果が大きい所に置いているため、はみ出し防止のために１個手前に収束させるようにしている。
完全に中央部に目標値を設定するよりも、多少大きめの所に設定したほうが、RAMPや画素出力信号のセトリング時間をわずかだが長めに確保できるという利点がある。
【００７１】
＜９．信号処理系の回路例＞
図２１は、本実施形態に係るアルゴリズムを実現する信号処理系の回路の一例を示す図である。
【００７２】
図２１の信号処理系２００は、ＤＡＣ２０１、単位画素２０２、比較器２０３、カウンタ２０４、センス回路２０５、平均値回路２０６、比較器２０７、およびアップダウンカウンタ２０８を有する。
信号処理系２００は、セレクタ２０９、加算器群２１０、閾値判定回路２１１、キャッシュメモリ２１２、およびセレクタ２１３を有する。
【００７３】
ＤＡＣ２０１は、参照信号（電圧）ＲＡＭＰを生成する機能を有し、図１１のＤＡＣ１６０に相当する。ＤＡＣ２０１はＲＯＦ値に従って参照信号ＲＡＭＰの形状を変更する。
単位画素２０２で、図１２の単位画素１１０Ａに相当する。
比較器２０３は、ＡＤＣを構成するアナログのコンパレータで、図１１の比較器１５１に相当する。
カウンタ１５２は、ＡＤＣを構成するカウンタ回路で、図１１のカウンタ１５２に相当する。
センス回路２０５は、ＡＤ変換後のデータ転送系のセンス回路で、図１１のセンス回路１７０に相当する。
平均値回路２０６は、画素リセットレベル変換結果の平均値を算出する機能を有し、通常は加算器で構成される。
比較器２０７は、平均値算出結果とＲＯＦ引き込みの目標値を比較するデジタルの比較器で、比較結果に応じてアップ（Ｕｐ）/ダウン（ｄｏｗｎ）の信号を出力する。
アップダウンカウンタ２０８は、比較器２０７の出力をカウントする。
また、比較器２０７のインクリメント信号をＲＯＦd値毎に統計をとる回路がセレクタ２０９と加算器群２１０により構成される。
統計結果は、閾値判定回路２１１で判定される。
キャッシュメモリ２１２は、有効画素エリアで使用されるＲＯＦ値を格納しているキャッシュメモリで、セレクタ２１３がＲＯＦd値を用いるかＲＯＦ値を用いるかをタイミング信号に応じて選択する。
【００７４】
図２１に示した回路の動作を図１４の高速引き込みアルゴリズムに沿って説明する。
まず始めにＲＯＦ値の初期値をロードする。
これは図２１のキャッシュメモリ２１２に格納される。
次に、同じ初期値をＲＯＦdの初期値としてセットする。これは図２１のアップダウンカウンタ２０８に格納される。
次に、画素リセットレベル変換結果を出力する。
このとき、RAMP波生成ＤＡＣ２０１にはアップダウンカウンタ２０８に格納したＲＯＦd値の方が渡されるようにセレクタ２１３が制御される。変換結果は平均値回路２０６に入力されて平均値が算出される。
次に、デジタルの比較器２０７によって目標値と比較され、アップ/ダウン信号がアップダウンカウンタ２０８へと入力される。
ここでＲＯＦd値がインクリメント/デクリメントされる。比較器２０７からアップ信号が発生した場合はセレクタ２０９を介してその時のＲＯＦd値に応じた加算器群２１０で統計処理をする。
統計回数に達したら、閾値判定回路２１１によって判定を行い、もし更新条件を満たしたら新しいＲＯＦ値がキャッシュメモリ２１２に格納され、有効画素エリア変換時に使用される。
高速引き込みモードと低速引き込みモードの違いは、セレクタ２１３を選択するタイミングのみで切り替えることができることである。
【００７５】
次に、検波領域について説明する。
高速引き込みモードにおいては、図１５に示したように１画面全てを画素リセットレベル変換結果の検波領域として使用することを想定している。
したがって、仮に画素リセットレベル出力画像に垂直方向のシェーディングが存在していたとしても、それを含めた上での平均値を精度よく求めることができる。
ただし有効画像が出力できないので、これはスタンバイ解除時や電源投入時の最初の１フレームだけを想定しており、その後は低速引き込みモードに移行する。
低速引き込みモードでは、図１７に示すように、画素リセットレベル変換結果の検波領域は、たとえばＶＯＢの上１行〜数行程度と、画角やフレームレートに影響を与えない範囲程度の少ない領域しか用いることができない。
したがって、もし画素リセットレベル変換出力画像に垂直方向のシェーディングが存在していたとしてもそれを検出する事はできず、ＲＯＦの最適値調整に誤差を与える結果となってしまう懸念がある。
【００７６】
この問題を解決する方法の一例を図２２に示す。
図２２は、ＲＯＦの最適値調整に誤差を与えることを解決する方法を説明するための図である。
図２２の横軸は時間の流れを行アクセス時間単位で低速引き込みモード時のフレーム先頭から終わりまでを示している。縦軸はその時に選択している行のＶ方向アドレスを示している。
【００７７】
始めに、画素リセットレベル変換結果出力から始まる。
ただし、必ずしも物理的にフレームの先頭行の画素にアクセスしている訳ではなく、フレーム中の任意の行を選択できるようにし、かつそのＶアドレスがフレーム毎に１行ずつインクリメントするように制御している。
【００７８】
図２３は、同様の図の横軸をフレーム時間単位で表記し、かつ画素リセット変換結果出力部のＶアドレスのみに着目して示したものである。
画素リセットレベル変換結果出力部のＶアドレスは、フレーム毎に１行ずつインクリメントしていき、複数フレームかかって、フレーム全体を検波できることがわかる。
【００７９】
通常、ＣＭＯＳイメージセンサの画素読み出しというのは、読み出した時に光電変換による電荷を放出してしまう破壊読出しである。
このため、このような変則的なＶアドレス制御を行うと、たとえば画素リセットレベル変換結果出力部でアクセスした行を実際有効部で再度読み出す時に、その行だけ蓄積時間がずれてしまうという問題がある。
これに対して、本実施形態の場合、画素リセットレベル変換結果出力部で読み出しているのは画素のリセットレベルだけであり、画素のリセット動作だけを行えばよいので、その後の画素信号読み出しを行わないことで非破壊読み出しにすることができる。
よって、このような変則的なアクセス方法を有効画素エリアに影響を与えることなく行うことができる。
【００８０】
以上、全て図１１に示したカウンタ回路によるデジタルＣＤＳ方式を用いた場合の例を説明してきたが、次にアナログのＣＤＳ回路を備えている場合の応用例を説明する。
【００８１】
＜１０．信号処理系の他の回路例＞
図２４は、アナログのＣＤＳ回路を有している場合の信号処理系の回路の構成例を示す図である。
【００８２】
図２４の回路２００Ａは、図２１で説明した構成例に対して、画素２０２とアナログ比較器２０３の間に、アナログのＣＤＳ回路２１４が配置されている以外は全く同じ構成である。
アナログＣＤＳを備えたことで、アナログコンパレータに渡される信号は、画素リセット信号レベルと、画素信号出力レベルの差分信号になる。
したがって、アナログ比較器２０３以降のＡＤＣではその差分信号を１回だけＡＤ変換すればよいので、アナログ比較器２０３に入力される参照信号ＲＡＭＰは、図２５に示すように、シングルスロープ形式になる。
信号ＰＳＥＴはアナログＣＤＳ回路２１４のリセットレベルをサンプリングすることになる。
この場合、ＲＯＦ値で調整されるのは、画素リセットレベルのＡＤ変換値のオフセットではなくて、アナログＣＤＳ後のＡＤ変換値のオフセット量ということになる。
つまり、アナログＣＤＳ回路を備えている場合は、本発明の実施形態を応用することでセンサ出力の黒レベル調整を行うことができる。
【００８３】
黒レベル調整回路として本回路を用いる場合、図１５、図１７で示した画素リセットレベル変換出力領域では、黒レベルを検出するためにＯＰＢ領域を読み出すことになる。
図１５で示した高速引き込みモードの場合は、ＶＯＰＢ領域を連続して１フレーム分読み出すか、ＨＯＰＢ領域だけを平均値検出エリアとするなどの方法が考えられる。
図１７で示した低速引き込みモードの場合は、画素リセットレベル変換出力領域は不要で、ＶＯＰＢ領域を平均値検出対象領域とすればよい。
【００８４】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
すなわち、本実施形態によれば、電源電圧、温度等の環境条件や、ウエハのプロセスバラツキ条件等の影響を受けることなく、常に最適な画素リセットレベルの変換結果を得ることができる。
また、自動調整を行うフィードバック回路の安定性に関わらず、有効領域では安定した画素リセットレベル変換結果を得ることができるようになる。
自動調整のための制御回路は最も単純なアップダウン制御で構成することができるため、フィードバック回路のループゲインに影響を受けず回路を構成することが可能で、設計の簡略化が図れると共に、回路の流用性を高めることが可能となる。
単純なアップダウン制御であり不感帯制御のような複雑な制御を行わずに、最も安定した画素変換レベルのリセットレベルを求めることが可能となる。
電源投入時やモード変更時など、安定性よりも追従速度が求められる場合と、通常の動画撮影時のような、追従速度よりも安定性が求められる場合の、両方の場合に対応することが可能になる。
追従速度と安定性の切り替えを画素リセットレベルのＡＤ変換結果を出力する専用領域の大きさだけで行うことができるため、それぞれのモードに応じた専用の自動調整回路を設ける必要がなく、回路規模の削減及び設計の単純化を図ることが可能になる。
画素リセットレベルの変換結果が画面内で垂直方向のシェーディングを持っていたとしても、最適な画素リセットレベル変換結果が得られるように自動調整を行うことが可能になる。
上記に示した効果をそのままセンサの黒レベル調整として展開することができる。
【００８５】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８６】
＜１１．カメラシステムの構成例＞
図２６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８７】
本カメラシステム３００は、図２６に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００８８】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００８９】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９０】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００９１】
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ（メモリ）、１６０・・・ＤＡＣ、１７０・・・センス回路、１８０・・・信号処理回路、１９０・・・水平転送線、２００，２００Ａ・・・信号処理系、２０１・・・ＤＡＣ、２０２・・・単位画素、２０３・・・比較器、２０４・・・カウンタ、２０５・・・センス回路、２０６・・・平均値回路、２０７・・・比較器、２０８・・・アップダウンカウンタ、２０９・・・信号処理系、２０９・・・セレクタ、２１０・・・加算器群、２１１・・・閾値判定回路、２１２・・・キャッシュメモリ、２１３・・・セレクタ、２１４・・・アナログＣＤＳ回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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