(57)【特許請求の範囲】
【請求項１】
メモリデバイスの可逆的抵抗スイッチング素子のセットプロセスを検出する装置であって、
前記可逆的抵抗スイッチング素子（９２４、９２６、９２８；１１２０、１１２２、１１２４）に接続されているビット線（９１５、１１１７）と、
前記ビット線の電圧が前記可逆的抵抗スイッチング素子の抵抗をより低いレベルに切り換えるのに十分になるまで前記ビット線の電圧をランプアップさせるランピング手段（９０６、１１０４）と、
前記ビット線に接続されており、前記抵抗スイッチング素子の抵抗が切り換わるのを検出する検出手段（９００、１１１２）、
を有しており、
前記検出手段はピーク検出器（９００）を有しており、
前記ピーク検出器はオペアンプ（９１０）を有しており、
前記オペアンプの第１入力端子（９３５）が前記ビット線に接続されており、
前記オペアンプの出力信号は前記抵抗スイッチング素子の抵抗が切り換えられるときに反転される（９０８）、
ことを特徴とする装置。
【請求項２】
前記ランピング手段は電流源（９０６）を有しており、前記ビット線は前記電流源のカレントミラー（９０２、９０４）として接続されることを特徴とする請求項１に記載の装置。
【請求項３】
前記ビット線の電圧がランプアップされる前に前記ビット線を事前充電する事前充電回路（９１６、９１８、９２０、９２２）をさらに有することを特徴とする請求項１または２に記載の装置。
【請求項４】
前記事前充電回路が、前記ビット線を事前充電する間に、前記オペアンプの第２入力端子（９３６）を事前充電することを特徴とする請求項３に記載の装置。
【請求項５】
前記ピーク検出器に応答する放電トランジスタ（９３４）をさらに有しており、
前記放電トランジスタは、前記ピーク検出器の出力信号が反転されるときに、前記ビット線を放電する、
ことを特徴とする請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記ランピング手段はオペアンプ（１１０４）を有しており、
ランプアップ電圧が前記ランピング手段の前記オペアンプの第１入力端子（１１２９）に入力され、
第１トランジスタ（１１１４）が前記ランピング手段の前記オペアンプに結合されるゲートを有しており、
前記ランピング手段の前記オペアンプが前記ゲートに電圧（Ｖｓｆｇ）を供給し、
前記第１トランジスタのソース（１１１７）の電圧が前記ゲートの電圧に追随し、
前記検出手段が、前記第１トランジスタのドレイン（１１１１）に接続された第１入力端子（１１１３）と、一定基準電圧（Ｖｒｅｆ）を受ける第２入力端子（１１３５）とを有するコンパレータ（１１１２）を有している、
ことを特徴とする請求項１に記載の装置。
【請求項７】
前記ランプアップ電圧が前記オペアンプ（１１０４）の第１入力端子（１１２９）に入力されるときに、前記ビット線の電圧（Ｖｂｌ）は前記抵抗スイッチング素子の抵抗を低いレベルに切り換えるのに十分なレベルに達するまでランプアップされ、その時点で前記第１トランジスタのドレイン（１１１１）の電圧（Ｖｓｅｎｓｅ）は前記一定基準電圧未満に低下し、これによって、前記コンパレータの出力信号を反転する、
ことを特徴とする請求項６に記載の装置。
【請求項８】
メモリデバイスの可逆的抵抗スイッチング素子のリセットプロセスを検出する装置であって、
オペアンプ（１００４、１２２０）と、
前記可逆的抵抗スイッチング素子（１０２０、１０２２、１０２４；１２５４、１２５６、１２５８）に接続されているビット線（１０２５、１２２７）と、
センス線（１０１１、１２１３）と、
前記センス線に接続されているピーク検出器（１０１４、１２４１）と、
を有しており、
前記オペアンプの第１入力端子（１０２１、１２５３）にランプアップ電圧が入力され、
前記オペアンプは、ビット線の電圧が前記抵抗スイッチング素子の抵抗を高いレベルに切り換えるのに十分なレベルに達するまで前記ランプアップ電圧に対応して増加する電圧（Ｖｂ１）を前記ビット線に発生させ、
前記ピーク検出器は、前記抵抗スイッチング素子の抵抗が高いレベルに切り換わるのを検出する、
ことを特徴とする装置。
【請求項９】
前記オペアンプが、前記抵抗スイッチング素子の抵抗が高いレベルに切り換わるまで前記ランプアップ電圧に対応して増加する電流（Ｉｃｅｌｌ）を前記センス線に発生させることを特徴とする請求項８に記載の装置。
【請求項１０】
前記ピーク検出器が、ピークレベルに達した後にそのピークレベルにある前記センス線から電流を取り込む回路（１０１６、１０１８、１０３１、１２４２、１２４４、１２４６Ａ、１２５７）を有していることを特徴とする請求項８または９に記載の装置。
【請求項１１】
前記ピーク検出器が、前記センス線（１０１１、１２１３）とグランドとの間に接続されているトランジスタ（１０１６、１２４４）と、前記センス線に接続されており、前記抵抗スイッチング素子が切り換わる前及び後に前記センス線から電流を取り込むために前記トランジスタのゲートの電荷を保持する部品（１０１８、１２４２）とを有する回路を有していることを特徴とする請求項８から１０のいずれか一項に記載の装置。
【請求項１２】
センス線上にあり、前記ランプアップ電圧が前記オペアンプの第１入力端子に最初に入力された時から所定の遅延後に導通状態になるスイッチ（１０１０）をさらに有していることを特徴とする請求項８から１１のいずれか一項に記載の装置。
【請求項１３】
前記オペアンプに接続されているゲートを有する第１トランジスタ（１２２６）をさらに有しており、
前記オペアンプが、前記ゲートに電圧（Ｖｓｆｇ）を供給し、
前記第１トランジスタのソース（１２２７）の電圧が、前記ゲートの電圧に追随し、
前記センス線（１２１３）が、前記ビット線（１２２７）のミラーとして接続されている、
ことを特徴とする請求項８〜１２のいずれか一項に記載の装置。
【請求項１４】
前記センス線が、一対のミラーｐＭＯＳトランジスタ（１２０８、１２１２）を介して、前記ビット線のミラーとして接続されており、
前記ミラーｐＭＯＳトランジスタのゲートが、電荷蓄積部品（１２１６）を介して、前記第１トランジスタ（１２２６）のドレイン（１２１５）に接続されている、
ことを特徴とする請求項１３に記載の装置。
【請求項１５】
前記オペアンプが、ランプアップ出力電圧を発生させ、
前記ビット線の電圧（Ｖｂ１）が、前記ビット線の電圧が前記抵抗スイッチング素子の抵抗を高いレベルに切り換えるのに十分なレベルに達するまで、前記ランプアップ出力電圧に対応してランプアップされ、
前記センス線の電圧（Ｖｓｅｎｓｅ１、Ｖｓｅｎｓｅ２）が前記ランプアップ出力電圧に対応してランプアップされ、その後に前記センス線の電圧が低下することを特徴とする請求項８から１４のいずれか一項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は２００８年１０月６日に出願された米国仮特許出願第６１／１０３，２２５号の利益を主張するものであり、その内容は参照によって本明細書に組み込まれる。
【０００２】
本発明は、データ記憶の技術に関する。
【背景技術】
【０００３】
様々な材料が可逆的抵抗スイッチングの挙動を示す。これら材料には、カルコゲニド、炭素ポリマー、ペロブスカイト、及びある種の酸化及び窒化金属が含まれる。特に、１つの金属のみを含むとともに確かな抵抗スイッチングの挙動を示す酸化及び窒化金属が存在する。例えば、これらグループには、Ｐａｇｎｉａ及びＳｏｔｎｉｃｋによる「Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｄｅｖｉｃｅ」と題するＰｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（Ａ）  １０８，１１−６５  （１９８８）に掲載された文献に記載されるＮｉＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＭｇＯＸ、ＣｒＯ２、ＶＯ、ＢＮ及びＡｌＮが含まれている。例えば、これら材料の１つの層は、初期段階において比較的に低い抵抗状態である。十分な電圧が印加されると、その材料は安定した高い抵抗状態に移行する。この抵抗スイッチングは、次に適切な電流または電圧を印加して抵抗スイッチング材料を安定した低い抵抗状態にさせることができ、可逆的である。この変換は何回も繰り返すことができる。ある材料では、初期状態が低い抵抗ではなく高い抵抗である。セットプロセスは材料を高抵抗から低抵抗に切り換えることを指す場合があり、一方、リセットプロセスは材料を低抵抗から高抵抗に切り換えることを指す場合がある。
【０００４】
これら可逆的抵抗スイッチング材料は、不揮発性メモリアレイへの使用の候補である。例えば、１つの抵抗状態がデータ「０」に対応し、他の抵抗状態がデータ「１」に対応してもよい。これら材料の中には、２以上の安定した抵抗状態を持ち得るものもある。
【０００５】
可逆的抵抗スイッチング材料を用いて形成された記憶素子またはセルを有する不揮発性メモリが知られている。例えば、その全体が本願明細書において参照により援用されている２００５年５月９日に出願された「ＲＥＷＲＩＴＥＡＢＬＥ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＣＯＭＰＲＩＤＩＮＧ  Ａ  ＤＩＯＤＥ  ＡＮＤ  Ａ  ＲＥＳＩＳＴＡＮＣＥ−ＳＷＩＴＣＨＩＮＧ  ＭＡＴＥＲＩＡＬ」と題する米国特許出願公開第２００６／０２５０８３６号には、酸化金属または窒化金属のような可逆的抵抗スイッチング材料に対して直列に接続されたダイオードを含む書換え可能な不揮発性メモリが開示されている。
【０００６】
しかしながら、スイッチングプロセスの制御において問題が生じることがある。たとえば、不十分な電圧が印加された場合に、セルが状態を変えない場合がある。一方、不必要に高い電圧が１つのセルに印加された場合に、他のセルが外乱を受けて意図せず状態を変える場合がある。さらに、製造上のばらつきによって、各メモリセルが異なる印加電圧で切り換わる場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリデバイスの可逆的抵抗スイッチング素子のセット及びリセットプロセスを検出する装置が提案される。
【課題を解決するための手段】
【０００８】
一つの実施形態において、メモリデバイスの可逆的抵抗スイッチング素子のセットプロセスを検出する装置は、可逆的抵抗スイッチング素子に接続されているビット線を有している。電流源も供給される。ビット線は電流源のカレントミラーとして接続されており、電流源はビット線の電圧が可逆的抵抗スイッチング素子の抵抗を低いレベルに切り換えるのに十分になるまでビット線の電圧をランプアップさせる。ピーク検出器が、ビット線に接続されている。ピーク検出器は、抵抗スイッチング素子の抵抗が切り換わるのを検出する。
【０００９】
別の実施形態では、メモリデバイスの可逆的抵抗スイッチング素子のリセットプロセスを検出する装置は、オペアンプを有しており、ランプアップ電圧がオペアンプの第１入力端子に入力される。ビット線は、可逆的抵抗スイッチング素子に接続されている。オペアンプは、ビット線の電圧が抵抗スイッチング素子の抵抗を高いレベルに切り換えるのに十分なレベルに達するまでランプアップ電圧に対応して増加する電圧をビット線に発生させる。センス線も提供される。オペアンプは、抵抗スイッチング素子の抵抗が高いレベルに切り換わるまでランプアップ電圧に対応して増加する電流をセンス線に発生させる。ピーク検出器がセンス線に接続されている。ピーク検出器は、抵抗スイッチング素子の抵抗が切り換わるのを検出し、抵抗スイッチング素子が切り換わる前及び後にセンス線から電流を取り込む回路を有している。
【００１０】
別の実施形態では、セットプロセスを検出する装置はオペアンプを有しており、ランプアップ電圧がオペアンプの第１入力端子に入力される。第１トランジスタは、オペアンプに接続されているゲートを有する。オペアンプはゲートに電圧を供給し、第１トランジスタのソースにおける電圧はゲートの電圧に追随する。ビット線は、可逆的抵抗スイッチング素子と第１トランジスタのソースとに接続されている。コンパレータが、第１トランジスタのドレインに接続されている第１入力端子と一定基準電圧を受ける第２入力端子とを有している。
【００１１】
別の実施形態では、リセットプロセスを検出する装置はオペアンプを含み、ランプアップ電圧がオペアンプの第１入力端子に入力される。第１トランジスタは、オペアンプに接続されているゲートを有している。オペアンプはゲートに電圧を供給し、第１トランジスタのソースの電圧はゲートの電圧に追随する。ビット線は、可逆的抵抗スイッチング素子と第１トランジスタのソースとに接続されている。センス増幅器はビット線のミラーとして接続されている。可逆的抵抗スイッチング素子の抵抗が高いレベルに切り換わるのを検出するために、ピーク検出器はセンス線に接続されている。
【００１２】
また、本明細書に記載の方法を実施する実行可能コードを有する方法、システム、及びコンピュータまたはプロセッサで読取可能な記憶デバイスも提供される。
【図面の簡単な説明】
【００１３】
【図１】可逆的抵抗スイッチング素子を用いたメモリセルの一つの実施形態の概略斜視図。
【図２】図１のメモリセルの複数個で形成される第１メモリレベルの一部の概略斜視図。
【図３】三次元メモリアレイの一部の概略斜視図。
【図４】三次元メモリアレイの一部の概略斜視図。
【図５】可逆的抵抗スイッチング素子を用いたメモリセルの他の実施形態の概略斜視図。
【図６】メモリシステムの一つの実施形態のブロック図。
【図７】可逆的抵抗スイッチング素子のＩ−Ｖ特性を示すグラフ。
【図８】メモリセルの状態を読むための回路。
【図９ａ】メモリセルのセットプロセスを制御するために使用される回路の一つの実施形態の回路図。
【図９ｂ】関連する信号レベル対時間の関係を示す図。
【図９ｃ】ｎ型ＭＯＳＦＥＴのドレイン電流対ゲート−ソース間電圧特性を示す。
【図９ｄ】ｐ型ＭＯＳＦＥＴのドレイン電流対ゲート−ソース間電圧特性を示す。
【図９ｅ】ＭＯＳＦＥＴのドレイン電流対ゲート−ソース間電圧特性を示す。
【図１０ａ】メモリセルのリセットプロセスを制御するために使用される回路の一つの実施形態の回路図。
【図１０ｂ】関連する信号レベル対時間の関係を示す図。
【図１１ａ】メモリセルのセットプロセスを制御するために使用される回路の別の実施形態の回路図。
【図１１ｂ】関連する信号レベル対時間の関係を示す図。
【図１２ａ】メモリセルのセットプロセスを制御するために使用される回路の別の実施形態の回路図である。
【図１２ｂ】動作の第１段階における図１２ａの回路。
【図１２ｃ】動作の第２段階における図１２ａの回路。
【図１２ｄ】関連する信号レベル対時間の関係を示す図。
【発明を実施するための形態】
【００１４】
可逆的抵抗性スイッチング素子を用いたメモリセルを有するメモリシステムが提供される。可逆的抵抗スイッチング素子の抵抗のセットを制御するために、様々な回路及び方法が開示される。
【００１５】
図１は、メモリセル１００に関する一つの実施形態の概略斜視図を示す。メモリセル１００は、第１導電体１０６と第２導電体１０８の間においてステアリング素子１０４に直列に接続される可逆的抵抗スイッチング素子１０２を備える。
【００１６】
可逆的抵抗スイッチング素子１０２は、２以上の状態を可逆的にスイッチングすることが可能な抵抗率を有する可逆的抵抗性スイッチング材料１３０を備える。例えば、可逆的抵抗性スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第１の電圧及び／または電流を印加すると高抵抗率状態にスイッチング可能である。第２の電圧及び／または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子は、製造時には初期高抵抗率状態であってもよく、この状態は、（単数または複数の）適切な電圧及び／または（単数または複数の）電流を印加すると低抵抗率状態に可逆的にスイッチング可能である。メモリセルに使用される場合、１つの抵抗状態は、２値の「０」を表し、別の抵抗状態は２値の「１」を表してもよい。しかしながら、２以上のデータ／抵抗状態が使用されてもよい。例えば、前に援用されている米国特許出願公開第２００６／０２５０８３６号には、多くの可逆的抵抗率スイッチング材料及び可逆的抵抗スイッチング材料を採用したメモリセルの動作が記載されている。
【００１７】
一つの実施形態では、高抵抗率状態から低抵抗率状態に抵抗をスイッチングするプロセスは、可逆的抵抗スイッチング素子１０２を「セットする」と称される。低抵抗率状態から高抵抗率状態に抵抗をスイッチングするプロセスは、可逆的抵抗スイッチング素子１０２を「リセットする」と称される。高抵抗率状態は２値データ「０」に関連しており、低抵抗率状態は２値データ「１」に関連している。他の実施形態では、「セットする」と「リセットする」及び／またはデータの符号化は、逆であってもよい。セットまたはリセットプロセスは、メモリセルを所望の状態にプログラムして２値データを表すためにメモリセルに対して実施されうる。
【００１８】
ある実施形態では、可逆的抵抗スイッチング材料１３０は、酸化金属から形成されてもよい。様々な他の酸化金属を用いることもできる。一つの例では、酸化ニッケルが用いられる。
【００１９】
少なくとも一つの実施形態では、選択的蒸着方法の利用において、酸化ニッケル層がエッチングされることなく、酸化ニッケル層が可逆的抵抗スイッチング材料に用いられる。例えば、可逆的抵抗スイッチング素子は、電気めっき、無電解析出等の蒸着プロセスを採用して形成されてもよい。これにより、基板上に形成される導電体表面に対して選択的にニッケル含有層を蒸着させる。この方法により、（ニッケル含有層の蒸着に先立って）基板上の導電体表面のみがパターニング及び／またはエッチングされればよく、ニッケル含有層はパターニング及び／またはエッチングされる必要がない。
【００２０】
少なくとも一つの実施形態では、可逆的抵抗スイッチング材料１３０は、ニッケルを選択的に付着させ、次いでニッケル層を酸化することによって形成される酸化ニッケル層の少なくとも一部を含む。例えば、Ｎｉ、ＮｉＸＰＹまたはニッケルの別の類似の形態が、無電解析出、電気めっきまたは類似の選択プロセスを使用して選択的に蒸着され、次いで（例えば、急速熱酸化または他の酸化プロセスを使用して）酸化されて酸化ニッケルを形成してもよい。他の実施形態では、酸化ニッケル自体が選択的に蒸着されてもよい。例えば、ＮｉＯ、ＮｉＯＸまたはＮｉＸＰｙ含有層が、選択付着プロセスを使用してステアリング素子１０４の上に選択的に蒸着され、次いで（必要に応じて）アニール及び／または酸化されてもよい。
【００２１】
メモリセルに使用するための可逆的抵抗性スイッチング材料を形成する本発明に従って、必要に応じて、他の材料が選択的に蒸着され、次いでアニール及び／または酸化されてもよい。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの材料が電気めっき等によって選択的に蒸着され、次に酸化されて、可逆的抵抗スイッチング材料が形成されてもよい。
【００２２】
可逆的抵抗スイッチング材料を用いたメモリセルの製造に関する更なる情報は、その全体が本願明細書において参照により援用されている２００９年１月１日に公開された「Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｔｈａｔ  Ｅｍｐｌｏｙｓ  ａ  Ｓｅｌｅｃｔｉｖｅｌｙ  Ｄｅｐｏｓｉｔｅｄ  Ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ−Ｓｗｉｔｃｈｉｎｇ  Ｅｌｅｍｅｎｔ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆｏｒｍｉｎｇ  Ｔｈｅ  Ｓａｍｅ」と題する米国第２００９／０００１３４３号に見ることができる。
【００２３】
可逆的抵抗スイッチング素子１０２は、電極１３２、１３４を有する。電極１３２は、酸化金属可逆的抵抗性スイッチング材料１３０と導体１０８の間に位置している。一つの実施形態では、電極１３２はプラチナを用いて形成されている。電極１３４は、酸化金属可逆的抵抗性スイッチング材料１３０とダイオード１０４の間に位置している。一つの実施形態では、電極１３４は窒化チタンを用いて形成されており、バリア層として機能する。
【００２４】
ステアリング素子１０４は、ダイオードであってもよく、あるいは、可逆的抵抗スイッチング素子１０２に印加される電圧及び／または電流を選択的に制限することによって非オーミック伝導を示す適切な他のステアリング素子であってもよい。このような態様において、メモリセル１００は、二次元または三次元のメモリアレイの一部として利用してもよい。さらに、データは、アレイ内の他のメモリセルの状態に影響を及ぼすことなくメモリセル１００に書き込んだりメモリセル１００から読み出されたりしてもよい。ダイオード１０４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、縦型の多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。
【００２５】
ある実施形態では、ダイオード１０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、または他の何らかの適切な材料などの多結晶半導体材料から形成されてもよい。例えば、ダイオード１０４は、高濃度にドープされたｎ＋ポリシリコン領域１４２と、ｎ＋ポリシリコン領域１４２の上の低濃度にドープされた又は真性（自然にドープされた）ポリシリコン領域１４４と、真性領域１４４の上の高濃度にドープされたｐ＋ポリシリコン領域１４６とを含んでもよい。ある実施形態では、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「ＤＥＰＯＳＩＴＥＤ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＳＴＲＵＣＴＵＲＥ  ＴＯ  ＭＩＮＩＭＩＺＥ  Ｎ−ＴＹＰＥ  ＤＯＰＡＮＴ  ＤＩＦＦＵＳＩＯＮ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＫＩＮＧ」と題する米国特許公開第２００６／００８７００５号で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約１０％以上のゲルマニウムを有する薄い（例えば、数百オングストローム以下の）ゲルマニウム及び／またはシリコン−ゲルマニウム合金層（図示せず）をｎ＋ポリシリコン領域１４２上に形成し、ｎ＋ポリシリコン領域１４２から真性領域１４４内へのドーパントの移動を防止及び／または低減することもできる。当然ながら、ｎ＋及びｐ＋領域の位置は逆であってもよい。
【００２６】
ダイオード１０４が、（例えば、非晶質または多結晶の）付着シリコンから形成される場合、ダイオード１０４上にシリサイド層を形成して、付着シリコンを製造時の低抵抗率状態に置いてもよい。この低抵抗率状態によって、付着シリコンを低抵抗率状態に切り換えるのに高い電圧は必要ないため、メモリセルのプログラミングを容易にすることができる。
【００２７】
その全体が本願明細書において参照により援用されている「Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｃｏｍｐｒｉｓｉｎｇ  ａ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｊｕｎｃｔｉｏｎ  Ｄｉｏｄｅ  Ｃｒｙｓｔａｌｌｉｚｅｄ  Ａｄｊａｃｅｎｔ  ｔｏ  ａ  Ｓｉｌｉｃｉｄｅ  」と題する米国特許第７，１７６，０６４号に記載されるように、チタン及び／またはコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイド及びコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層は、アニール中にシリコンダイオードの結晶構造を強化する）。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金及び／またはゲルマニウムダイオードについても、同様な結果を得ることもできる。
【００２８】
導体１０６、１０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図１の実施形態では、導体１０６、１０８はレール状であり、（例えば、実質的に互いに直交する等の）異なる方向に伸びる。他の導体形状及び／または構造が使用されてもよい。ある実施形態では、導体１０６、１０８とともに、バリア層、接着層、反射防止コーティング及び／またはその類似物（図示せず）が使用され、デバイス性能を改善し、及び／またはデバイスの製造に役立てることもできる。
【００２９】
図１では可逆的抵抗スイッチング素子１０２がステアリング素子１０４上に配置されているが、当然ながら、他の実施形態では可逆的抵抗スイッチング素子１０２がステアリング素子１０４の下に位置してもよい。
【００３０】
図２は、図１のメモリセル１００の複数個から形成される第１のメモリレベル１１４の一部の略斜視図である。簡単にするため、可逆的抵抗スイッチング素子１０２、ダイオード１０４及びバリア層１１３は、個別に示されない。メモリアレイ１１４は、（図に示されるように）複数のメモリセルが接続される複数のビット線（第２導体１０８）及びワード線（第１導体１０６）を含む「クロスポイント」アレイである。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。
【００３１】
図３は、第２のメモリレベル１２０の下に配置される第１のメモリレベル１１８を含むモノリシックな三次元アレイ１１６の一部の略斜視図である。図３の実施形態では、各メモリレベル１１８、１２０は、クロスポイントアレイ内に複数のメモリセル１００を含む。当然ながら、第１のメモリレベル１１８と第２のメモリレベル１２０との間に、追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図３では示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図３の実施形態では、すべてのダイオードは、ｐ型領域をダイオードの上部または下部のどちらに有するｐ−ｉ−ｎダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。
【００３２】
ある実施形態では、メモリレベルは、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、「Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」と題する米国特許第６，９５２，０３０号で説明されるように形成されてもよい。例えば、図４に示されるように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として用いられてもよい。この実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、２００７年８月１６日に公開された「ＬＡＲＧＥ  ＡＲＲＡＹ  ＯＦ  ＵＰＷＡＲＤ  ＰＯＩＮＴＩＮＧ  Ｐ−Ｉ−Ｎ  ＤＩＯＤＥＳ  ＨＡＶＩＮＧ  ＬＡＲＧＥ  ＡＮＤ  ＵＮＩＦＯＲＭ  ＣＵＲＲＥＮＴ」と題する米国２００７／０１９０７２２号で説明されるように、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましい。例えば、第１のメモリレベル１１８のダイオードは、（例えば、ダイオードの下部にｐ領域を有して）矢印Ａ１で示されるように上向きダイオードであってもよく、第２のメモリレベル１２０のダイオードは、（例えば、ダイオードの下部にｎ領域を有して）矢印Ａ２で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
【００３３】
モノリシックな三次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベル（単数または複数）の層の上に直接付着または成長される。これに対して、積層メモリは、Ｌｅｅｄｙ  による「Ｔｈｒｅｅ  ｄｉｍｅｎｓｉｏｎａｌ  ｓｔｒｕｃｔｕｒｅ  ｍｅｍｏｒｙ」と題する米国特許第５，９１５，１６７号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな三次元メモリアレイではない。
【００３４】
図５は、図１のメモリセル１００の変形例であるメモリセル１５０を示す。メモリセル１５０は、電極１３２、１３４が入れ替わっている点で図１のメモリセル１００とは相違する。すなわち、プラチナ電極１３２が酸化金属可逆的抵抗性スイッチング材料１３０とダイオード１０４の間に位置しており、窒化チタン電極１３４が酸化金属可逆的抵抗性スイッチング材料１３０と導体１０８の間に位置している。また、ｎ＋領域１４２とｐ＋領域１４６の位置が逆になっている点でも相違する。高濃度にドープされたｎ＋ポリシリコン領域１４２が真性領域１４４の上にあり、高濃度にドープされたｐ＋ポリシリコン領域１４６が真性領域１４４の下にある。下記で詳細するように、この配置は、ダイオード１０４に逆バイアスが印加されたときに、可逆的抵抗スイッチング素子をセットするのに有用である。
【００３５】
図１〜図５では、開示される配置に応じて、円筒型のメモリセルとレール型の導体が示されている。しかしながら、本明細書で開示される技術は、ある特定の形状のメモリセルにのみ適用されるものではない。他の形状を用いて可逆的抵抗性スイッチング材料を含むメモリセルを形成することも可能である。例えば、以下の特許は、可逆的抵抗性スイッチング材料を適用可能なメモリセルの形状の例を提供する。米国特許第６，９５２，０４３号、米国特許第６，９５１，７８０号、米国特許第６，０３４，８８２号、米国特許第６，４２０，２１５号、米国特許第６，５２５，９５３号、米国特許第７，０８１，３７７号。加えて、他のタイプのメモリセルもまた、本明細書で開示される発明に適用可能である。
【００３６】
図６は、本明細書で開示される技術を実行可能なメモリシステム３００の一例を示すブロック図である。上記したように、メモリシステム３００は、メモリセルが二次元または三次元のアレイとなったメモリアレイ３０２を含む。一つの実施形態では、メモリアレイ３０２は、モノシリックの三次元メモリアレイである。メモリアレイ３０２のアレイ端子線は行として整理されたワード線の様々な層と、列として整理されたビット線の様々な層とを有する。しかしながら、他の方向性も可能である。
【００３７】
メモリシステム３００は、出力３０８がメモリアレイ３０２の各々のワード線に接続される行制御回路３２０を含む。行制御回路３２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号をシステム制御ロジック回路３３０から受信している。行制御回路３２０は、典型的には、読み取り及びプログラミング（例えば、セット及びリセット）動作の双方のために、行デコーダ３２２としての回路、アレイ端子ドライバ３２４及びブロック選択回路３２６を含んでもよい。メモリシステム３００はまた、入力／出力３０６がメモリアレイ３０２の各々のビット線に接続される列制御回路３１０を含む。列制御回路３０６は、Ｎ個の列アドレス信号の集合と１つ以上の様々な制御信号をシステム制御論理３３０から受信している。列制御回路３０６は、典型的には、列デコーダ３１２、アレイ端子レシーバまたはドライバ３１４、ブロック選択回路３１６、同様に、センス増幅器３１８を含む読み取り／書き込み回路、及びＩ／Ｏマルチプレクサを含んでもよい。システム制御論理回路３３０は、データ及び命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理３３０は、データ及び命令を別の制御回路から受信し、データをその制御回路に提供しており、その制御回路がホストと通信している。システム制御論理３３０は、メモリシステム３００の動作を制御するために、１つ以上の状態マシン、レジスタ及び他の制御ロジックを含んでもよい。たとえば、以下でさらに説明される書き込み回路４６０、読み取り回路４６１、及びクランプ制御回路４６４が提供されてもよい。
【００３８】
一つの実施形態では、図６に示される全ての構成要素は１つの集積回路に搭載される。例えば、システム制御論理３３０、列制御回路３１０及び行制御回路３２０は基板の表面に形成され、メモリアレイ３０２はその基板の上方に形成されるモノシリックの三次元メモリアレイである（したがって、システム制御論理３３０、列制御回路３１０及び行制御回路３２０の上方である）。ある例では、制御回路の一部を、あるメモリアレイと同じ層に形成することができる。
【００３９】
通常、メモリアレイを組み込んだ集積回路は、アレイを多数の副アレイまたはブロックにさらに分割する。ブロックはさらに、１６、３２または異なる数のブロックを含む部分にグループ化される。よく利用されるものとして、副アレイは、デコーダ、ドライバ、センス増幅器、及び入力／出力回路によって通常は連続している隣接したワード及びビット線を有するメモリセルの隣接したグループである。これは、様々な理由のために行われる。例えば、大きなアレイでは、ワード線及びビット線を横切るときにそのワード線及びビット線の抵抗及び容量によって生じる信号遅れ（すなわちＲＣ遅れ）がとても大きいことがある。これらのＲＣ遅れは、大きなアレイを小さな副アレイのグループに分割し、各々のワード線及び／またはビット線の長さを短くすることによって低下させることができる。他の例では、メモリセルのグループへのアクセスに関連する電源は、メモリサイクルにおいて同時にアクセスされるメモリセルの数の上限を決定し得る。結果として、大きなメモリアレイはしばしば小さな副アレイに分割され、同時にアクセスされるメモリセルの数が減らされる。ただし、記述を簡単化するために、アレイは、副アレイと同意語で用いられ、デコーダ、ドライバ、センス増幅器、及び入力／出力回路によって通常は連続している隣接したワード及びビット線を有するメモリセルの隣接したグループと称される。集積回路は、１つ以上のメモリアレイを含んでもよい。
【００４０】
上記したように、可逆的抵抗スイッチング素子１０２は、２以上の状態の間を可逆的にスイッチしてもよい。例えば、可逆的抵抗性スイッチング材料は、製造時の初期状態で高抵抗率であり、第１の電圧及び／または電流の印加によって低抵抗率にスイッチしてもよい。可逆的抵抗性スイッチング材料は、第２の電圧及び／または電流の印加によって高抵抗率状態に戻ってもよい。図７は、酸化金属可逆的抵抗スイッチング素子の一つの実施形態における電圧・電流を示す図である。ライン４００は、可逆的抵抗スイッチング素子が高抵抗率（ＲＨＩＧＨ）のときのＩ−Ｖ特性を示す。ライン４０２は、可逆的抵抗スイッチング素子が低抵抗率（ＲＬＯＷ）のときのＩ−Ｖ特性を示す。
【００４１】
可逆的抵抗スイッチング素子がどちらの状態にあるかを決定するために、電圧が印加され、その結果の電流が測定される。高い測定電流（ライン４０２参照）は、可逆的抵抗スイッチング素子が低抵抗率状態であることを示す。低い測定電流（ライン４００）は、可逆的抵抗スイッチング素子が高抵抗率状態（ＲＨＩＧＨ）であることを示す。なお、異なるＩ−Ｖ特性を有する可逆的抵抗スイッチング素子の他の態様も、本明細書で開示される技術に適用可能であることに留意されたい。
【００４２】
図８は、メモリセルの状態を読み出すための一つの実施形態である回路を示す。メモリアレイの一部は、図１〜図５の実施形態に基づいたメモリセル４５０、４５２、４５４、４５６を含む。多数のビット線のうちの２つと多数のワード線のうちの２つが示されている。ビット線４５９はセル４５０及び４５４に接続されており、ビット線４５７はセル４５２及び４５６に接続されている。ビット線４５９は、選択ビット線であり、たとえば、２Ｖにある。ビット線４５７は、非選択ビット線であり、たとえば、接地されている。ワード線４４７は、選択ワード線であり、たとえば、０Ｖにある。ワード線４４９は、非選択ワード線であり、たとえば、２Ｖにある。
【００４３】
１つのビット線４５９に対応する読み出し回路が、トランジスタ４５８を介してそのビット線に接続される様子が示されている。トランジスタ４５８は、列デコーダ３１２によって印加されるゲート電圧によって制御され、対応するビット線を選択するか、または、選択しない。トランジスタ４５８は、ビット線をデータバス４６３に接続させる。書き込み回路４６０（システム制御論理３３０の一部）はデータバスに接続されている。トランジスタ４６２はデータバスに接続されており、クランプ回路４６４（システム制御論理３３０の一部）によって制御されるクランプデバイスとして動作する。トランジスタ４６２はまた、データラッチ４６８を含むセンス増幅器４６６に接続されている。センス増幅器４６６の出力は、（システム制御論理３３０、コントローラー及び／またはホストへの）データ出力端子に接続されている。書き込み回路４６０はまた、センス増幅器４６６とデータラッチ４６８に接続されている。
【００４４】
可逆的抵抗スイッチング素子の状態を読み出そうとすると、すべてのワード線にはまずＶＲＥＡＤ（例えば、略２ボルト）が印加され、すべてのビット線は接地される。次に、選択ワード線が接地される。例示を目的として、メモリセル４５０が読み出されるために選択されると仮定する。１つ以上の選択ビット線４５９は、（トランジスタ４５８をオンすることによって）データバスとクランプデバイス（トランジスタ４６２のしきい電圧である〜２Ｖ＋ＶＴＨを受信するトランジスタ４６２）を介してＶＲＥＡＤにプルされる。クランプデバイスのゲートは、ＶＲＥＡＤよりも高いとともに、ビットラインをＶＲＥＡＤ程度に維持するために制御される。一つのアプローチでは、電流は、選択メモリセル４５０によってセンス増幅器内のセンスノードからトランジスタ４６２を介してプルされる。センスノードはまた、高抵抗率状態の電流と低抵抗率状態の電流の間の基準電流を受信可能である。センスノードは、セル電流と基準電流の相違電流に応じて変動する。センス増幅器４６６は、センス電圧と基準読取電圧を比較してデータ出力信号を生成する。メモリセル電流が基準電流よりも大きい場合、メモリセルは低抵抗率状態であり、センスノードの電圧が基準電圧よりも小さい。メモリセル電流が基準電流よりも小さければ、メモリセルは高抵抗率状態であり、センスノードの電圧が基準電圧よりも大きい。センス増幅器４６６からのデータ出力信号はデータラッチ４６８でラッチされる。
【００４５】
図７を参照すると、高抵抗率状態（ライン４００参照）では、電圧ＶＳＥＴと十分な電流が印加されると、可逆的抵抗スイッチング素子は低抵抗率状態にセットされる。ライン４０４は、ＶＳＥＴが印加されたときの挙動を示す。電圧はある程度一定に保たれ、電流はＩＳＥＴ＿ＬＩＭＩＴに向けて上昇する。あるポイントで可逆的抵抗スイッチング素子はセットされ、デバイスの挙動はライン４０２に依存する。なお、可逆的抵抗スイッチング素子が最初にセットされるとき、デバイスをセットするのにＶＦ（形成電圧）が必要とされる。その後、ＶＳＥＴが用いられる。形成電圧ＶＦはＶＳＥＴより大きくてもよい。
【００４６】
低抵抗率状態（ライン４０２参照）では、電圧ＶＲＥＳＥＴと十分な電流（ＩＲＥＳＥＴ）が印加されると、可逆的抵抗スイッチング素子は高抵抗率状態にリセットされる。ライン４０６は、ＶＲＥＳＥＴが印加されたときの挙動を示す。あるポイントで可逆的抵抗スイッチング素子はリセットされ、デバイスの挙動はライン４００に依存する。
【００４７】
一つの実施形態では、ＶＳＥＴは略５ボルトであり、ＶＲＥＳＥＴは略３ボルトであり、ＩＳＥＴ＿ＬＩＭＩＴは略５μＡであり、ＩＲＥＳＥＴは３０μＡと同程度である。
【００４８】
電流がセット動作中に高くなり過ぎると、可逆的抵抗スイッチング素子は、高電流によってセット、そしてすぐにリセットする可能性がある。ある例では、可逆的抵抗スイッチング素子は、セットとリセットの間を振動する。他の予測不能な挙動もまた示し得る。
【００４９】
ダイオードとともに使用されるいくつかの書換え可能な材料では、抵抗をハイからローに切り換える（セットプロセス）ために一定電圧が印加されると、切り換えの間に一時的なピーク電流が材料を流れる可能性があり、これによって、未知の状態に変化するのに十分な電力が材料に供給されて、撹乱を引き起こす可能性がある。
【００５０】
また、メモリセルをローからハイに切り換える（リセットプロセスにおいて）ために一定電圧を印加すると、メモリセルの電圧はより高い抵抗による切り換えのときにジャンプする可能性があり、より高い一定電圧によって生じるより高いエネルギーが材料を望ましくない状態にジャンプさせて、撹乱を引き起こす。
【００５１】
１つのアプローチは、すべてのメモリセルのセットプロセスに対して一定電圧を印加することである。しかしながら、セットプロセスを実施するのに必要な電圧は、製造上のばらつき、動作条件などに起因して、メモリセル間及びメモリデバイス間で異なる場合がある。たとえば、プロセス／電源／温度（ＰＶＴ）のばらつき、及び、メモリセルの位置の相違が要因となりうる。すべてのばらつき及び稀なケースをカバーする十分に高い電圧が印加されうるが、これは、切り換わるときに材料に流れるピーク電流もそれに応じて高くなり、材料が不要な撹乱を受け易くなるので、適切ではない。
【００５２】
したがって、メモリセルに最低限の電圧を印加し、同時に材料抵抗スイッチングを検出することが提案される。抵抗スイッチングが検出されると、メモリセルは直ちに放電される。このような方法によって、スイッチング時に材料を流れるピーク電流を最小化し、材料特性の不要な変化を回避することができる。
【００５３】
さらに、下記のように、ランピングパルスを利用することによって、ＰＶＴ及びセル位置のばらつきに適応するのに必要最低限の電圧をメモリセルに供給することができ、メモリセルにとって不要な変化の機会が少なくなる。
【００５４】
図９ａはメモリセルのセットプロセスを制御するために使用される回路の一つの実施形態の回路図であり、図９ｂは関連する信号レベルと時間の関係を示す。本明細書に示されるセット及びリセット回路は、メモリデバイスのメモリセルに選択的に接続されうる。
【００５５】
回路は、ノード９０１でＶＳＵＰＰＬＹの電位の電力の供給を受ける。電流源９０６は、ｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）トランジスタ９０２及び９０４を経由して経路９０５にミラーされる経路９０３に一定電流ＩＬＩＭＩＴを供給する。ｐＭＯＳは、ゲートノードに小さい円のあるトランジスタ記号で示されている。ｎＭＯＳは、ゲートノードに小さい円のないトランジスタ記号で示されている。ｐＭＯＳトランジスタ９０２及び９０４のドレインノードは電源ノード９０１に接続されており、それらのゲートノードは互いに接続されている。ドレインノード及びソースノードは、ｐＭＯＳトランジスタではソースからドレインへの、また、ｎＭＯＳトランジスタではドレインからソースへの電流の方向によって識別される。図では、一般に、ｐＭＯＳの場合、ソースはトップにあり、ドレインはボトムにある。ｎＭＯＳの場合、ソースはボトムにあり、ドレインはトップにある。ｐＭＯＳトランジスタ９０２のドレインノードは電流源９０６に接続されており、ｐＭＯＳトランジスタ９０４のドレインノードはビット線９１５に接続されている。ソースノードはノード９０１に接続されている。
【００５６】
ＭＯＳＦＥＴの動作の概説として、図９ｃは、ｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）のドレイン電流（ＩＤ）対ゲート−ソース間電圧（ＶＧＳ）特性を示す。ゲートは電流量を制御する。デプリーションモード動作ではＶＧＳ＜０であり、エンハンスメント動作ではＶＧＳ＞０である。図９ｄは、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）のドレイン電流対ゲート−ソース間電圧特性を示す。特性は、基本的にｎＭＯＳの特性と逆である。デプリーションモード動作では、ＶＧＳ＞０であり、エンハンスメント動作では、ＶＧＳ＜０である。図９ｅは、ＭＯＳＦＥＴ、すなわち、ｐＭＯＳまたはｎＭＯＳのいずれかのドレイン電流対ドレイン−ソース間電圧特性を示す。各線はＶＧＳの一定値に対するものであり、ｎＭＯＳの場合には、ＶＧＳは、下方の線の負値から上方の線の正値まで増加する。ｐＭＯＳの場合には、ＶＧＳは、上方の線における負値から下方の線における正値まで増加する。したがって、ソース、ドレイン、及びゲートの電圧と、ソースからドレインへの電流は、関連しており、トランジスタの動作点を定める。
【００５７】
ビット線９１５は選択メモリセルに接続され、選択メモリセルは可変抵抗９２６（ＲＣＥＬＬ）、ダイオード９２４、及びキャパシタンス９２８（ＣＣＥＬＬ）によって表される。ビット線の抵抗及び容量は、それぞれ、ＲＢＬ９３０及びＣＢＬ９３２によって表される。事前充電ノード９１８はセット動作の事前充電段階において電圧ＶＰＲＥＣＨＡＲＧＥを受け、ノード９２０はセット動作を通じて２Ｖなどの一定電圧を受ける。ノード９１８は、ｎＭＯＳトランジスタ９２２及び９１６のゲートに結合されており、ノード９１７のビット線を事前充電し、電流ピーク検出器９００の線９１３を事前充電する。演算トランスインピーダンス増幅器などの演算増幅器（オペアンプ）９１０は、ビット線９１５に接続されている正（非反転）端子９３５と線９１３に接続されている負（反転）端子９３６とを含む。
【００５８】
オペアンプ９１０の出力は、トランジスタ９１２を経由して入力９３６にフィードバックされ、トランジスタ９１２は、一方の側が端子９１１のＶＳＵＰＰＬＹに接続され、他方の側がキャパシタＣ１（９１４）に接続されている。また、オペアンプの出力はインバータ９０８にも結合されており、インバータ９０８、図６のシステム制御ロジック３３０などの適切な制御回路に制御信号「Ｓｅｔ＿ｄｏｎｅ」を出力して、セットプロセスが完了したことを示す。「Ｓｅｔ＿ｄｏｎｅ」は、オペアンプの出力がハイからローに遷移するとき、すなわち、負端子９３６への入力が正端子９３５への入力を超えるレベルに遷移するときにセットされる。ＭＯＳＦＥＴが実施例において示されているが、他のＦＥＴトランジスタ、または他のトランジスタ、または他のスイッチング部品も使用されうる。
【００５９】
セット手順中において、メモリセル電圧を充電するときにメモリセルを流れる電流を制限するために電流源９０６が使用され、同時に、ピーク検出器９００は、ＶＢＬの最高電圧、選択ビット線、または選択線、電圧を維持する。ＲＣＥＬＬがハイからローに切り換わると、つまり、セットプロセスが起きると、ＶＢＬは低下し始める。オペアンプ９１０はその低下を感知し、Ｓｅｔ＿ｄｏｎｅはローからハイになる。Ｓｅｔ＿ｄｏｎｅは、経路９３７を介して放電トランジスタ９３４に接続されており、ビット線９１５を直ちに放電させて、プログラムされているメモリセルまたは他のメモリセルの撹乱を回避する。
【００６０】
さらに、図９ｂを参照すると、セットプロセスは一つの実施例において以下のように進行する。ｔ０とｔ１の間の事前充電期間に、ＶＰＲＥＣＨＡＲＧＥをノード９１８に、また、たとえば、２Ｖをノード９２０に印加することによって、ＶＢＬ９４２をＶＰＲＥＣＨＡＲＧＥ９４０まで事前充電する。ＶＰＲＥＣＨＡＲＧＥはトランジスタ９２２及び９１６の閾値電圧を担うために、２Ｖよりもわずかに高く、たとえば、ＶＰＲＥＣＨＡＲＧＥ＝２Ｖ＋ＶＴＨ＋Δとなる可能性があり、ここで、Δは事前充電中にトランジスタ９２２及び９１６が導通状態に保たれるようにするための増分である。
【００６１】
ｔ１とｔ２の間に、電流リミッタ（ＩＬＩＭＩＴ）を用いて事前充電レベルからＶＢＬを上昇させる。ＩＬＩＭＩＴ９４４は一定電流を供給するが、ＩＬＩＭＩＴ＞ＩＣＥＬＬであるので、ｐＭＯＳ９０４によって供給される電流はｔ１とｔ２の間でＶＢＬ９４２を傾斜的に徐々にランプアップさせる。傾斜は、常に増加する連続的傾斜とすることも、増分的に増加する段階的傾斜とすることもできる。ＶＳＵＰＰＬＹは、たとえば、３Ｖに固定される。また、ＩＣＥＬＬ＝ＶＢＬ／ＲＣＥＬＬであるので、ｔ１とｔ２の間でＩＣＥＬＬ９４６が上昇し、この間に、ＲＣＥＬＬ９４８はほぼ一定である。また、ｔ１とｔ２の間に、ピーク検出器９００は最高のＶＢＬを維持する。すなわち、オペアンプ９１０の正端子９３５には増加するＶＢＬが供給されるが、オペアンプ９１０の負端子９３６では一定電圧（たとえば、２Ｖ）が維持される。
【００６２】
ｔ２において、ＶＢＬがセット電圧ＶＳＥＴと呼ばれる一定の電圧を超えると、ＲＣＥＬＬ９４８はハイからローに切り換わる。これによって、ＩＣＥＬＬは、一時的に増加して、ｔ２とｔ３の間でＩＬＩＭＩＴよりも大きくなる。なお、期間は必ずしも一定の縮尺でない。ＶＢＬは、上昇を停止して低下し始める。検出回路９００は、ｔ３においてＶＢＬの低下を検出し、Ｓｅｔ＿ｄｏｎｅをハイにセットし、これはｎＭＯＳ放電トランジスタ９３４によってＶＢＬを引き下げるために使用される。システム制御ロジック３３０は、Ｓｅｔ＿ｄｏｎｅに応答して、ＩＬＩＭＩＴを停止することによって電流出力をそれ以上供給しない。
【００６３】
具体的には、ＶＢＬの低下によってオペアンプ９１０の出力が正極性（ハイ）から負極性（ロー）またはゼロに近いレベルに反転し、したがって、インバータ９０８の出力も負またはゼロ出力（ロー）から正出力（ハイ）に反転する。これは、Ｓｅｔ＿ｄｏｎｅ９５０がセットされていることを表し、これによって、放電トランジスタ９３４が導電状態になり、ビット線からグランド（ＶＢＬ＝０Ｖ）へ放電される。ＶＢＬ９４２が低下する結果、ＩＣＥＬＬ９４６も低下する。
【００６４】
図９ａ及び以下で議論される他の回路では、入力はシステム制御ロジック回路３３０の制御下で供給されうるし、出力も回路３３０によって受け取られて処理されうる。
【００６５】
好都合なことに、ビット線はメモリセルが切り換わると直ちに放電され、セルのリセットなどの撹乱の発生が回避される。さらに、プロセスは各メモリセルに対して適合性があるので、セットプロセスは個々のメモリセルの最低限の値で完了する。
【００６６】
図１０ａは、メモリセルのリセットプロセスを制御するために使用される回路の一つの実施形態の回路図であり、図１０ｂは関連する信号レベルと時間の関係を示す。オペアンプ１００４は、入力電圧ＶＩＮを受ける正入力１０２１と、線１００７を介してフィードバック電圧を受ける負端子１０２３とを含み、オペアンプループを形成している。線１００５上のオペアンプの出力はｐＭＯＳ１００６に供給される。ｐＭＯＳ１００６のソース側はノード１００２を介してＶＳＵＰＰＬＹを受け、ｐＭＯＳ１００６のドレイン側はビット線１０２５に接続されている。ＶＩＮは、基本的に、オペアンプ回路を介してＶＢＬに転送される。ビット線１０２５は選択メモリセルに接続されており、選択メモリセルは可変抵抗１０２２（ＲＣＥＬＬ）、ダイオード１０２０、及びキャパシタンス１０２４（ＣＣＥＬＬ）によって表されている。ビット線の抵抗及び容量は、それぞれＲＢＬ１０２６及びＣＢＬ１０２８によって表される。
【００６７】
オペアンプループは、ｐＭＯＳ１００６を介してビット線１０２５にセル電流ＩＣＥＬＬを発生させる。また、オペアンプループは、スイッチ１０１０が閉じているとき（導電状態にされているとき）ｐＭＯＳ１００８を介してセンス線１０１１にセル電流ＩＣＥＬＬを発生させる。ｐＭＯＳ１００８のソース側はノード１００２を介してＶＳＵＰＰＬＹを受け取るが、ｐＭＯＳ１００８のドレイン側はスイッチ１０１０を介してセンス線１０１１に結合される。
【００６８】
電流ピーク検出器１０１４は、経路１０３１を介してトランジスタ１０１６のゲートに接続されているダイオード１０１８と、インバータ１０１２とを含み、インバータ１０１２の出力は信号「Ｒｅｓｅｔ＿ｄｏｎｅ」である。この信号はシステム制御ロジック回路３３０に供給されるとともに、経路１０１３を介して放電トランジスタ１０３０に供給される。
【００６９】
セットプロセスと同様に、リセットプロセスは、リセットを実現するために最低限の電圧をメモリセルに印加し、したがって、メモリセルへの撹乱の機会は比較的少ない。
【００７０】
一つの実施例では、リセットプロセスは以下のように進行する。図１０ｂを参照すると、ＶＩＮ（１０４０）はｔ０で始まる初期レベル（たとえば、１．５Ｖ）から上昇する。ｔ０において、ＶＢＬ１０４１及びＩＣＥＬＬ１０４４は、ＶＩＮに対応して上昇し始める。
【００７１】
ｔ１において、スイッチ１０１０が閉じて、ＩＣＥＬＬもセンス線１０１１に供給される。オペアンプループを安定化させるために、スイッチ１０１０を閉じる際にｔ０とｔ１の間の遅延が実施される。１つの可能な実施では、例えば、０．１μｓｅｃの遅延が採用されてもよい。スイッチ信号１０４２がハイにセットされて、スイッチが閉じられていること、すなわち、導通状態であることが示される。ＶＩＮの初期レベルは、スイッチ１０１０が閉じられているときにダイオード１０１８が導通する最小限のレベルである。センス線の電圧ＶＳＥＮＳＥ１０４８は、ｔ１とｔ２の間で実質的に一定である。ダイオード１０１８の導通によって、トランジスタ１０１６のゲートに接続されている線１０３１に電荷が蓄積し始める。線１０３１の電圧Ｖ１１０５０と、対応する電流Ｉ１１０４３（これは、ｔ１とｔ２の間のＩＣＥＬＬと同じである）も、ランプアップし始める。
【００７２】
ＲＣＥＬＬ１０４６がｔ２においてローからハイに切り換わる点までＶＢＬ及びＩＣＥＬＬが増加すると、ＩＣＥＬＬ１０４４は低下するが、電流ピーク検出器１０１４はセンス線１０１１からＩＣＥＬＬのピーク値を描き続ける。これは、出力信号（Ｒｅｓｅｔ＿ｄｏｎｅ）を安定に保つのに役立つ。また、ＶＳＥＮＳＥ１０４８は、ハイからロー（０Ｖまたはその近く）に低下し、Ｒｅｓｅｔ＿ｄｏｎｅをローからハイにセットさせる。Ｒｅｓｅｔ＿ｄｏｎｅは、経路１０１３を介して放電トランジスタ１０３０に供給され、ビット線１０２５を直ちに放電させて、メモリセルのセットが回避される。具体的には、ｎＭＯＳ１０３０がＲｅｓｅｔ＿ｄｏｎｅによって導通状態にされるときに、線１００５がＶＳＵＰＰＬＹと同じレベルに引き上げられて、ｐＭＯＳ１００６がカットオフされる。なお、線１００５がＶＳＵＰＰＬＹに引き上げられる限りは、ＶＩＮはｔ３において上昇し続けるかあるいは一定になる。
【００７３】
具体的には、ダイオード１０１８及びｎＭＯＳ１０１６は、ピーク電流検出器を形成する。センス線１０１１を流れる電流が増加すると、Ｖ１も増加する。電流がピークレベルに達して減少し始めると、電荷がダイオード１０１８とトランジスタ１０１６の間にトラップされるのでＶ１は同じ状態のまま維持される。結果として、ｎＭＯＳ１０１６は、センス線からのピーク電流を描き続ける。このピーク電流は減少するＩＣＥＬＬよりも大きく、したがって、ＶＳＥＮＳＥが低下すると、Ｒｅｓｅｔ＿ｄｏｎｅは高くなる。
【００７４】
図１１ａはメモリセルのセットプロセスを制御するために使用される回路の別の実施形態の回路図であり、図１１ｂは関連する信号レベルと時間の関係を示す。ここでは、実施形態は、事前充電段階を使用しないので、高速の検出と遮断を提供することができる。さらに、オペアンプループが検出に使用されないので、安定性の問題がない。特に選択ビット線に急激な電流変化があると、オペアンプループは不安定になる可能性がある。ここでは、ｎＭＯＳトランジスタ１１０６及び１１１４にソースフォロア構成が採用される。オペアンプループは、オペアンプ１１０４、ｎＭＯＳ１１０６、及びフィードバック経路１１１５を含む。ＶＩＮはオペアンプ１１０４の正入力１１２９に供給され、線１１１５はオペアンプ１１０４の負入力１１４０に供給される。
【００７５】
オペアンプ１１０４は、経路１１０８上のｎＭＯＳ１１０６及び１１１４のゲートに共通電圧を供給し、したがって、トランジスタのソースにおける電圧はゲートの電圧ＶＳＦＧに追随する。ドレインはトランジスタの反対側にある。電流源１１１６は、ｎＭＯＳ１１１４を流れる電流と同レベルのｎＭＯＳ１１０６を流れる電流を供給する。このため、２つのｎＭＯＳのゲート−ソース間電圧ＶＧＳを同程度にすることができ、線１１１５の電圧をＶＩＮ及びＶＢＬに実質的に等しくすることができる。ビット線１１１７のＶＢＬは、経路１１０８のソース・フォロア・ゲート電圧である電圧ＶＳＦＧに追随し、ひいてはＶＩＮに追随する。ｎＭＯＳトランジスタ１１０６のドレインは、経路１１３２を介してノード１１０２のＶＳＵＰＰＬＹに接続されている。ｎＭＯＳトランジスタ１１１４のドレインは、経路１１１１を介して電流源１１１０に接続されている。電流源１１１０は、基準電流ＩＲＥＦを供給し、ノード１１０２に接続されている。ビット線１１１７は、可変抵抗１１２２（ＲＣＥＬＬ）、ダイオード１１２０、及びキャパシタンス１１２４（ＣＣＥＬＬ）によって表される選択メモリセルに接続されている。ビット線の抵抗及び容量は、それぞれ、ＲＢＬ１１１８及びＣＢＬ１１２６によって表されている。
【００７６】
コンパレータ１１１２は、一定の基準電圧ＶＲＥＦを受ける正入力１１３５と、経路１１１３でセンス電圧ＶＳＥＮＳＥを受ける負入力とを含む。コンパレータ１１１２の出力は、セットプロセスが完了していることを示すＳｅｔ＿ｄｏｎｅ信号である。Ｓｅｔ＿ｄｏｎｅ信号は、経路１１２７を介して放電ｎＭＯＳトランジスタ１１２８に供給される。
【００７７】
図１１ｂを参照すると、ＶＩＮ１１４０が、ｔ０とｔ１の間で上昇する。ＶＳＦＧ１１４１、ＶＢＬ１１４２、及びＩＣＥＬＬ１１４６はＶＩＮに追随する。ＶＳＦＧは、ＶＢＬをｎＭＯＳ１１１４の閾値電圧分だけ超えてもよい。ＶＳＥＮＳＥ１１４４は実質的に一定である。ＲＣＥＬＬ１１４８は比較的高いレベルにある。ｔ１においてセットが行われる前において、ＲＣＥＬＬがローレベルに切り換わると、ＲＣＥＬＬのレベルが高いためにＩＣＥＬＬはＩＲＥＦよりも小さくなる。結果として、ＶＳＥＮＳＥはＶＳＵＰＰＬＹに近くＶＲＥＦよりも高い。このため、負入力１１４６が正入力１１３５よりも大きさが大きいときに出力がローであるのでコンパレータ１１１２の出力はローに保たれる。ｔ１においてセットが行われると、ＲＣＥＬＬが減少してＩＣＥＬＬがＩＲＥＦを超えるレベルまで増加する。
【００７８】
ｔ２において、ＶＳＥＮＳＥはＶＲＥＦ以下に低下し、Ｓｅｔ＿ｄｏｎｅ信号１１５０がハイになる。Ｓｅｔ＿ｄｏｎｅがハイになると、放電トランジスタ１１２８が導通状態となり、ビット線１１１７が直ちにＶＢＬ＝０Ｖまで放電されて、撹乱の発生が防止される。なお、理想的には、ｎＭＯＳ１１１４を流れる電流は、たとえドレイン−ソース間電圧ＶＤＳが変わろうとも、そのＶＧＳによって制御される。
【００７９】
図１２ａはメモリセルのリセットプロセスを制御するために使用される回路の一つの実施形態の回路図であり、図１２ｄは関連する信号レベルと時間の関係を示す。前述の様に、オペアンプループが検出に使用されないので、安定性の問題がない。回路は、ループの安定性の問題なしでメモリセルの電圧をランプアップさせるソースフォロア構成が採用されている。さらに、カレントミラー（ｐＭＯＳトランジスタ１２０８及び１２１２を含む）のゲート電圧をレベルシフトして低い所要電源電圧を許容するために、キャパシタＣ１１２１６が使用される。さらに、キャパシタ電圧低下の初期化プロセスを含む２段階プロセスが行われる。電圧低下をｐＭＯＳ閾値電圧の大きさに近づけることで、ｐＭＯＳ１２０８及び１２１２が第２段階でリセットを検出するためのカレントミラーとしての機能を果たすときに、ＶＳＥＮＳＥをプロセスのばらつきに対してよりロバストとすることができる。
【００８０】
オペアンプループは、オペアンプ１２２０、ｎＭＯＳ１２２２、及びフィードバック経路１２２１を含む。ＶＩＮはオペアンプ１２２０の正入力１２５３に供給され、線１２２１はオペアンプ１２２０の負入力１２５５に供給される。
【００８１】
オペアンプ１２２０は、経路１２２４上のｎＭＯＳ１２２２及び１２２６のゲートに共通電圧を供給し、したがって、トランジスタのソースの電圧はゲートの電圧ＶＳＦＧに追随する。電流源１２２８は、ｎＭＯＳ１２２６を流れる電流と同レベルのｎＭＯＳ１２２２を流れる電流を供給する。このため、２つのｎＭＯＳのゲート−ソース間電圧が近くなり、線１２２１の電圧がＶＩＮ及びＶＢＬに実質的に等しくなる。ビット線１２２７のＶＢＬは、経路１２２４のソース・フォロア・ゲート電圧ＶＳＦＧに追随し、ひいてはＶＩＮに追随する。ｎＭＯＳトランジスタ１２２２のドレインは、経路１２０３を介してノード１２０２でＶＳＵＰＰＬＹに接続される。ｎＭＯＳトランジスタ１２２６のドレインは、スイッチ１２０４Ａが閉じられる（導通状態にされる）と経路１２１５を介してＶＳＵＰＰＬＹに接続される。また、ｎＭＯＳトランジスタ１２２６のドレインは、ｐＭＯＳ１２０８のソースとキャパシタＣ１１２１６に接続されている。ｐＭＯＳ１２０８のドレインは、スイッチ１２０６Ｂを介してノード１２０２に接続されている。線１２１０上のｐＭＯＳのゲートは、ｐＭＯＳ１２１２のゲート（一対のミラートランジスタを形成するために）とキャパシタ１２１６の片側とに接続されている。また、キャパシタ１２１６は、スイッチ１２１８Ａを介してｐＭＯＳ１２１２のドレインとセンス線１２１３とに接続されている。
【００８２】
センス線１２１３は、ｎＭＯＳトランジスタ１２３０及び１２３２と、経路１２３３と、スイッチ１２３４Ａと、スイッチ１２３６Ｂとを介して電流源１２１４のミラーとして接続されうる。また、センス線１２１３は、図１０ａのピーク検出器１０１４と同様の電流ピーク検出器１２４１にスイッチ１２３８Ｂを介して接続されうる。電流ピーク検出器１２４１は、経路１２５７を介してトランジスタ１２４４のゲートに接続されているとともにスイッチ１２４６Ａを介して接地されたダイオード１２４２と、インバータ１２４０とを含み、インバータ１２４０の出力は信号「Ｒｅｓｅｔ＿ｄｏｎｅ」であり、この信号はシステム制御ロジック回路３３０に供給されるとともに経路１２４３を介して放電トランジスタ１２４８に供給される。
【００８３】
ビット線１２２７は、可変抵抗１２５８（ＲＣＥＬＬ）と、ダイオード１２５６と、キャパシタンス１２５４（ＣＣＥＬＬ）とによって表される選択メモリセルに接続されている。ビット線の抵抗及び容量は、それぞれ、ＲＢＬ１２５０及びＣＢＬ１２５２によって表されている。
【００８４】
リセットプロセスは２段階で行うことができ、「Ａ」で終わる参照番号で表されるスイッチは第１段階で閉じられ（導通状態となり）、第２段階で開く（非導通状態となる）。同様に、「Ｂ」で終わる参照番号で表されるスイッチは第１段階で開き（非導通状態となり）、第２段階で閉じられる（導通状態となる）。
【００８５】
図１２ｂは、動作の第１段階における図１２ａの回路を示す。ＶＩＮ１２６０は、ソースフォロアｎＭＯＳ１２２６のゲート電圧用の線１２２４にＶＳＦＧ１２６２を発生させるためにオペアンプループに供給され、したがって、ＶＢＬ１２６４はＶＳＦＧ１２６２に追随する。ＶＳＦＧは、ｎＭＯＳ１２２６の閾値電圧と付加的な増分（Δ）だけＶＢＬを超える。したがって、ＶＢＬはＶＩＮに追随する。
【００８６】
図１２ｄを参照すると、リセットプロセスの第１段階において、ｔ０とｔ１の間で、「Ａ」スイッチ制御信号１２７６は「Ａ」スイッチを導通状態にすることを示し、「Ｂ」スイッチ制御信号１２７８は「Ｂ」スイッチを非導通状態にすることを示す。これらのスイッチを制御することによって、ＶＳＥＮＳＥ１１２７０を電源電圧ＶＳＵＰＰＬＹに引き上げ、線１２１０のＶＰＢＩＡＳ１２７１を、ｐＭＯＳ１２１２の閾値電圧と追加的な増分（Δ）よりも小さいＶＳＵＰＰＬＹと等しいレベルにおいて、ＶＳＵＰＰＬＹに追随させることができる。ＶＳＥＮＳＥ２１２７２は、この段階ではＶＰＢＩＡＳに等しい。ｐＭＯＳ１２１２の閾値電圧と追加的な増分（Δ）との和に等しいＣ１１２１６には電圧低下が生じる。また、電流源１２１４の基準電流ＩＲＥＦは、ｎＭＯＳトランジスタ１２３０及び１２３２を介して線１２１３にミラーされる。
【００８７】
図１２ｃは、動作の第２段階における図１２ａの回路を示す。図１２ｄを参照すると、リセットプロセスの第２段階において、ｔ１の後に、「Ａ」スイッチ信号１２７６は「Ａ」スイッチを非導通状態にすることを示し、「Ｂ」スイッチ制御信号１２７８は「Ｂ」スイッチを導通状態にすることを示す。
【００８８】
入力電圧ＶＩＮ１２６０は上昇する。ｎＭＯＳ１２２６のソースフォロア構成によって、ＶＢＬもＩＣＥＬＬ１２６６のように上昇する。さらに、レベルシフタとしてｐＭＯＳ１２０８はＣ１とともに増加するＩＣＥＬＬを供給し、これをカレントミラーとしてｐＭＯＳ１２１２にコピーし、線１２１３のＩＣＥＬＬを電流ピーク検出器１２４１への入力として供給する。この電流は、電流ピーク検出器１２４１によって追跡される。ｔ２において、メモリセルがリセットされると、ＲＣＥＬＬ１２６８はより高いレベルにジャンプし、ＩＣＥＬＬ１２６６はＩ１のピーク値から低下する。電流ピーク検出器１２４１は、反転点を検出し、信号Ｒｅｓｅｔ＿ｄｏｎｅ１２８０をハイにセットする。Ｒｅｓｅｔ＿ｄｏｎｅは経路１２４３を介してｎＭＯＳ放電トランジスタ１２４８に供給され、ビット線１２２７を直ちに放電させて（図１２ｄの曲線１２６４におけるＶＢＬ参照）さらなる撹乱を回避する。ピーク検出器１２４１は、図１０ａのピーク検出器１０１４に関して述べたように動作する。
【００８９】
特に、ＶＩＮの初期レベルは、スイッチ１２３８Ｂが閉じられるときにダイオード１２４２が導通するのに必要最低限のレベルである。センス線の電圧ＶＳＥＮＳＥ２１２７２は、ｔ１とｔ２の間で実質的に一定である。ダイオード１２４２の導通によって、トランジスタ１２４４のゲートに接続されている線１２５７に電荷が蓄積し始める。線１２５７の電圧Ｖ１１２７２（図１２ｄ）と、ｔ１とｔ２の間のＩＣＥＬＬと同じ対応する電流Ｉ１１２６５も、上昇し始める。ＲＣＥＬＬ１２５８がｔ２においてローからハイに切り換わる点までＶＢＬ及びＩＣＥＬＬが上昇すると、ＩＣＥＬＬ１２６６は低下するが、電流ピーク検出器１２４１はセンス線１２１３からのＩＣＥＬＬのピーク値を描き続ける。また、ＶＳＥＮＳＥ２１２７２は、ハイからロー（０Ｖまたはその近く）に低下し、インバータ１２４０によってＲｅｓｅｔ＿ｄｏｎｅをローからハイにセットさせる。
【００９０】
回路によって実現される電力低減を理解するために、ｐＭＯＳトランジスタ１２０８及び１２１２では、ゲート電圧ＶＧをソース電圧ＶＳ＝ＶＳＵＰＰＬＹよりも低くしうることに留意されたい。すなわち、ＶＧＳ（＝ＶＧ−ＶＳ）＜０であり、この場合、ｐＭＯＳトランジスタはデプリーションモード動作で動作する。
【００９１】
具体的には、ＶＧ＝ＶＳＵＰＰＬＹ−ＶＴＨであり、ここで、ＶＴＨはｐＭＯＳ１２１２の閾値電圧である。これを実現するために、ＶＣ１＝ＶＴＨとなるようにＣ１を選定する。実際に、ｐＭＯＳ１２１２が導通状態を保つようにＶＧをさらなるデルタ（Δ）だけＶＳよりも低くすることができる。したがって、ＶＣ１＝ＶＴＨ＋Δである。こうすることによって、トランジスタを導通状態に維持するためにＶＧＳ＞０であることを必要とするｎＭＯＳトランジスタを使用する場合であれば必要となるＶＳＵＰＰＬＹまでの上昇を回避することができる。
【００９２】
上述の本発明に係る詳細な記載は、例示及び説明を目的として提示されたものであり、本発明を網羅するものでもなく本発明を開示された詳細な形態に限定するものでもない。前述の教示に照らして多くの修正形態及び変更形態が可能である。記載される実施形態は、本発明の原理とその実際の適用を最も良く説明し、当業者が本発明を検討された具体的使用法に適する様々な実施形態において様々な修正形態で最も良く利用するように選定されている。本発明の範囲は、本明細書の添付される特許請求の範囲によって規定されるものである。
【図１】
0005390620.tif 000002
【図２】
0005390620.tif 000003
【図３】
0005390620.tif 000004
【図４】
0005390620.tif 000005
【図５】
0005390620.tif 000006
【図６】
0005390620.tif 000007
【図７】
0005390620.tif 000008
【図８】
0005390620.tif 000009
【図９ａ】
0005390620.tif 000010
【図９ｂ】
0005390620.tif 000011
【図９ｃ】
0005390620.tif 000012
【図９ｄ】
0005390620.tif 000013
【図９ｅ】
0005390620.tif 000014
【図１０ａ】
0005390620.tif 000015
【図１０ｂ】
0005390620.tif 000016
【図１１ａ】
0005390620.tif 000017
【図１１ｂ】
0005390620.tif 000018
【図１２ａ】
0005390620.tif 000019
【図１２ｂ】
0005390620.tif 000020
【図１２ｃ】
0005390620.tif 000021
【図１２ｄ】
0005390620.tif 000022