(57)【特許請求の範囲】
【請求項１】
支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板によるレベルシフト回路において、
分離酸化膜により分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、分離酸化膜により分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、分離酸化膜により分離され上アーム制御電源の一端側に接続する第４のＮ型Ｓｉ活性層から構成され、第１のＮ型Ｓｉ活性層を形成する分離酸化膜と第４のＮ型Ｓｉ活性層を形成する分離酸化膜は、隣接配置されるとともに、
前記Ｎ型ＭＯＳＦＥＴのドレイン電極と前記拡散抵抗の第一の電極を接続し、前記拡散抵抗の第２の電極を前記上アーム制御電源の他端側に接続したことを特徴とするレベルシフト回路。
【請求項２】
請求項１に記載のレベルシフト回路において、
第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜は、その領域内に第１のＮ型Ｓｉ活性層と第２のＮ型Ｓｉ活性層と第４のＮ型Ｓｉ活性層を有し、かつ第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜の外部の第３のＮ型Ｓｉ活性層をＧＮＤに接続していることを特徴とするレベルシフト回路。
【請求項３】
支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板によるレベルシフト回路において、
第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、前記第１の分離酸化膜の外側に第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、前記第１と、第２のＮ型Ｓｉ活性層とともに第３の分離酸化膜により周辺部分と分離され、かつ前記第１と、第２のＮ型Ｓｉ活性層と別領域に形成された第４のＮ型Ｓｉ活性層から構成され、
前記Ｎ型ＭＯＳＦＥＴのドレイン電極と前記拡散抵抗の第一の電極を接続し、前記拡散抵抗の第２の電極を上アーム制御電源の一端側に接続し、前記第４のＮ型Ｓｉ活性層を前記上アーム制御電源に接続したことを特徴とするレベルシフト回路。
【請求項４】
請求項３に記載のレベルシフト回路において、
前記第３の分離酸化膜の外部に形成された第３のＮ型Ｓｉ活性層をＧＮＤに接続することを特徴とするレベルシフト回路。
【請求項５】
請求項３、請求項４に記載のレベルシフト回路において、
前記第３のＮ型Ｓｉ活性層の電位を前記Ｎ型ＭＯＳＦＥＴのドレインとｄｖ/ｄｔが発生したとき、レベルシフト回路が駆動させる駆動回路と電位差の小さい点にとっていることを特徴とするレベルシフト回路。
【請求項６】
請求項３から請求項５のいずれかに記載のレベルシフト回路において、
前記第３の分離酸化膜が複数本あることを特徴とするレベルシフト回路。
【請求項７】
支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板によるレベルシフト回路において、
第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成した第１のＮ型Ｓｉ活性層、第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成した第２のＮ型Ｓｉ活性層、前記第１の分離酸化膜を囲む第３の分離酸化膜により周辺部分と分離された第３のＮ型Ｓｉ活性層から構成され、
前記Ｎ型ＭＯＳＦＥＴのドレイン電極と前記拡散抵抗の第１の電極を接続し、前記拡散抵抗の第２の電極を上アーム制御電源の一端側に接続し、前記第３のＮ型Ｓｉ活性層を前記上アーム制御電源の他端側に接続したことを特徴とするレベルシフト回路。
【請求項８】
ＧＮＤ間に接続された主電源と、第１の電力用スイッチング素子と、第２の電力用スイッチング素子を含む直列回路、前記第１の電力用スイッチング素子と第２の電力用スイッチング素子の接続点に負極を接続する上アーム制御電源、該上アーム制御電源を電源とし前記第１の電力用スイッチング素子を駆動する駆動回路、前記上アーム制御電源の正極とＧＮＤ間に接続された抵抗とＦＥＴを含み、抵抗とＦＥＴの接続点電位を前記駆動回路の入力信号として与えるレベルシフト回路、該レベルシフト回路の前記ＦＥＴに制御信号を与える制御信号発生回路とから構成されるインバータ装置において、
前記レベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成されるとともに、
分離酸化膜により分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、分離酸化膜により分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、分離酸化膜により分離され前記上アーム制御電源の負極側に接続する第４のＮ型Ｓｉ活性層から構成され、第１のＮ型Ｓｉ活性層を形成する分離酸化膜と第４のＮ型Ｓｉ活性層を形成する分離酸化膜は、隣接配置されるとともに、
前記Ｎ型ＭＯＳＦＥＴのドレイン電極と前記拡散抵抗の第一の電極を接続し、前記拡散抵抗の第２の電極を前記上アーム制御電源の正極側に接続したことを特徴とするインバータ装置。
【請求項９】
請求項８に記載のインバータ装置において、
第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜は、その領域内に第１のＮ型Ｓｉ活性層と第２のＮ型Ｓｉ活性層と第４のＮ型Ｓｉ活性層を有し、かつ第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜の外部の第３のＮ型Ｓｉ活性層をＧＮＤに接続していることを特徴とするインバータ装置。
【請求項１０】
ＧＮＤ間に接続された主電源と、第１の電力用スイッチング素子と、第２の電力用スイッチング素子を含む直列回路、前記第１の電力用スイッチング素子と第２の電力用スイッチング素子の接続点に負極を接続する上アーム制御電源、該上アーム制御電源を電源とし前記第１の電力用スイッチング素子を駆動する駆動回路、前記上アーム制御電源の正極とＧＮＤ間に接続された抵抗とＦＥＴを含み、抵抗とＦＥＴの接続点電位を前記駆動回路の入力信号として与えるレベルシフト回路、該レベルシフト回路の前記ＦＥＴに制御信号を与える制御信号発生回路とから構成されるインバータ装置において、
前記レベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成されるとともに、
第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、前記第１の分離酸化膜の外側に第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、前記第１と、第２のＮ型Ｓｉ活性層とともに第３の分離酸化膜により周辺部分と分離され、かつ前記第１と、第２のＮ型Ｓｉ活性層と別領域に形成された第４のＮ型Ｓｉ活性層から構成され、
前記Ｎ型ＭＯＳＦＥＴのドレイン電極と前記拡散抵抗の第一の電極を接続し、前記拡散抵抗の第２の電極を前記上アーム制御電源の正極側に接続し、前記第４のＮ型Ｓｉ活性層を前記第２の高圧電源の負極側に接続したことを特徴とするインバータ装置。
【請求項１１】
請求項１０に記載のインバータ装置において、
前記第３の分離酸化膜の外部に形成された第３のＮ型Ｓｉ活性層をＧＮＤすることを特徴とするインバータ装置。
【請求項１２】
ＧＮＤ間に接続された主電源と、第１の電力用スイッチング素子と、第２の電力用スイッチング素子を含む直列回路、前記第１の電力用スイッチング素子と第２の電力用スイッチング素子の接続点に負極を接続する上アーム制御電源、該上アーム制御電源を電源とし前記第１の電力用スイッチング素子を駆動する駆動回路、前記上アーム制御電源の正極とＧＮＤ間に接続された抵抗とＦＥＴを含み、抵抗とＦＥＴの接続点電位を前記駆動回路の入力信号として与えるレベルシフト回路、該レベルシフト回路の前記ＦＥＴに制御信号を与える制御信号発生回路とから構成されるインバータ装置において、
前記レベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成されるとともに、
第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成した第１のＮ型Ｓｉ活性層、第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成した第２のＮ型Ｓｉ活性層、前記第１の分離酸化膜を囲む第３の分離酸化膜により周辺部分と分離された第３のＮ型Ｓｉ活性層から構成され、
前記Ｎ型ＭＯＳＦＥＴのドレイン電極と前記拡散抵抗の第１の電極を接続し、前記拡散抵抗の第２の電極を前記上アーム制御電源の正極側に接続し、前記第３のＮ型Ｓｉ活性層を前記上アーム制御電源の負極側に接続したことを特徴とするインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子の駆動回路において用いられるレベルシフト回路、並びにレベルシフト回路を備えたインバータ装置に関する。
【背景技術】
【０００２】
従来、電動機駆動などに用いられるインバータ装置は、主電源端子間の高圧側アーム（以下これを上アームと称す）に第１の電力用スイッチング素子を、低圧側アーム（以下これを下アームと称す）に第２の電力用スイッチング素子を各々配置し、これら第１及び第２の電力用スイッチング素子をトーテムポール接続（直列接続）する。このようなインバータ装置においては、上アームの第１の電力用スイッチング素子を基準電位に対して電位的に浮動状態で駆動するため、第１の電力用スイッチング素子の駆動回路にはトランスによって絶縁された電源が用いられていた。
【０００３】
また、第１の電力用スイッチング素子を制御するために上アームの低圧側回路から高圧側回路に制御信号を伝達する手段（レベルシフト回路）が必要であるが、上記浮動電位の状態でも信号伝達が可能なフォトカプラが従来用いられていた。
【０００４】
これらのレベルシフト回路は、第１及び第２の電力用スイッチング素子のスイッチング周波数の高周波化の要求に伴い、高速な信号伝達能力が要求される。また、インバータ装置においては、第１及び第２の電力用スイッチング素子がオンオフする際に発生するトーテムポール接続点の急激な電位変動に影響されないレベルシフト回路が要求される。
【０００５】
最近では、インバータ装置の小型化と信号伝達の高速化を目的に、前記フォトカプラ等を用いないレベルシフト回路が主流である。係るフォトカプラ等を用いないレベルシフト回路の一例として特許文献１がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１７２３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３に、特許文献１のフォトカプラ等を用いないレベルシフト回路を備えたインバータ装置の一例を示す。
【０００８】
図３のレベルシフト回路を備えたインバータ装置は、電力用スイッチング素子ＱＴ１，ＱＢ１で構成されたトーテムポール接続回路、電力用スイッチング素子ＱＴ１を駆動する駆動回路２、低圧回路３Ｔ、並びに低圧回路３Ｔの信号を駆動回路２に伝達するレベルシフト回路１、電力用スイッチング素子ＱＢ１側の低圧回路３Ｑから構成される。
【０００９】
図３において、トーテムポール接続回路は以下のように構成されている。まず、ＱＴ１は第１の電力用スイッチング素子、ＱＢ１は第２の電力用スイッチング素子、及びＤＴ１，ＤＢ１は電力用スイッチング素子ＱＴ１，ＱＢ１とそれぞれ逆接続されたダイオードであり、以上の回路素子により一対のトーテムポール接続回路が構成される。ＶＥはトーテムポール接続回路の電源である。トーテムポール接続回路は、電源ＶＥを介してＧＮＤ点Ｅの間に接続され、電力用スイッチング素子ＱＴ１とＱＢ１の接続点Ａの電位は、浮動電位の状態となっている。
【００１０】
上アームの第１の電力用スイッチング素子ＱＴ１は、上アーム用電源ＶＣＨを電源とする駆動回路２により駆動される。駆動回路２は、以下に説明するレベルシフト回路１からの信号によって動作し、レベルシフト回路１は低圧回路３Ｔからの信号をレベルシフトして駆動回路２に与えている。なお、下アームの第２の電力用スイッチング素子ＱＢ１は、例えばＶＣＣを電源とする低圧回路３Ｑによって点弧される。
【００１１】
レベルシフト回路１は、抵抗Ｒ１とＮチャンネルＦＥＴ（Ｍ１）の直列回路で構成されており、低圧回路３Ｔで生成される上アーム制御信号ＳＴが、ＦＥＴ（Ｍ１）に印加される。これによりＦＥＴ（Ｍ１）がオンし、ドレイン電圧ＶＳは電位が低下する。
【００１２】
駆動回路２のロジックインバータＸ１には、ドレイン電位ＶＳが印加されており、ここで波形整形される。さらにその出力を、ロジックインバータＸ２及びゲート駆動回路５を介して上アーム電力用スイッチング素子ＱＴ１に接続する。このようにして上アーム駆動回路２を駆動することにより、上アーム電力用スイッチング素子ＱＴ１がオンする。なお、駆動回路２は、電力用スイッチング素子ＱＴ１とＱＢ１の接続点Ａに一端が接続された電源ＶＣＨの両端子間に構成されている。
【００１３】
なお、図３に図示していないが、下アーム電力用スイッチング素子ＱＢ１側は、低圧回路３Ｑにより制御される。本発明は、上アームの第１の電力用スイッチング素子ＱＴ１側のレベルシフト回路１を如何に構成するかに主眼があるものなので、下アーム電力用スイッチング素子ＱＢ１側の回路、並びにその動作の説明を省略するが、種々構成することができる。
【００１４】
図４に、レベルシフト回路１をＳＯＩ基板上に形成したときの平面パターン（図４ａ）及び断面図（図４ｂ）の一例を示す。ＳＯＩ基板上の素子は、ＢＯＸ酸化膜Ｊ上にある単結晶Ｓｉ中に作成される。図４の例では、抵抗Ｒ１と、ドレイン、ゲート、ソースなどで構成されたＦＥＴ（Ｍ１）からなるレベルシフト回路１が、形作られている。
【００１５】
このＳＯＩ基板は、支持体Ｓｉ基板Ｒ上にＢＯＸ酸化膜Ｊを介して、Ｎ型Ｓｉ活性層を形成したＳＯＩ基板である。Ｎ型Ｓｉ活性層は、第１の分離酸化膜Ｈ１により周辺部分と分離された第１のＮ型Ｓｉ活性層Ｎ１にＮ型ＭＯＳＦＥＴ（Ｍ１）を形成する。また、第１の分離酸化膜Ｈ１の外側に第２の分離酸化膜Ｈ２により周辺部分と分離された第２のＮ型Ｓｉ活性層Ｎ２を形成し、第２のＮ型Ｓｉ活性層Ｎ２内にＰ型拡散層による拡散抵抗Ｒ１を形成している。
【００１６】
そのうえで、Ｎ型ＭＯＳＦＥＴ（Ｍ１）のドレイン電極と、拡散抵抗Ｒ１の第一の電極を接続し、拡散抵抗Ｒ１の第２の電極を上アーム制御電源ＶＣＨに接続する。また、第１の分離酸化膜Ｈ１によりＮ型ＭＯＳＦＥＴ（Ｍ１）と分離された第３のＮ型Ｓｉ活性層Ｎ３は、ＧＮＤ点Ｅに接続されている。
【００１７】
レベルシフト回路１は、図４のように構成されて図３の回路を構成するが、ここで他の素子との間は、分離酸化膜Ｈによって分離されている。このため分離酸化膜Ｈ１による寄生容量Ｃ１と、ＢＯＸ酸化膜Ｊによる寄生容量Ｃ２が存在することになる。
【００１８】
この寄生容量Ｃ１，Ｃ２は、図３の回路上では、ＦＥＴ（Ｍ１）のドレインとＧＮＤ点Ｅの間に存在し、このことが上アーム電力用スイッチング素子ＱＴ１の不正動作を生じさせる原因となる。
【００１９】
次に、寄生容量Ｃ１，Ｃ２が存在することによる問題点について説明する。図３において、ＶＭは２つの電力用スイッチング素子ＱＴ１，ＱＢ１の接続点電位である。この接続点電位ＶＭは、浮動電位であり、第１の電力用スイッチング素子ＱＴ１がターンオンした際に、急激な電位変化を生じる。これを自励ｄｖ／ｄｔと称する。また、他のアームの第２の電力用スイッチング素子ＱＢ１のオフ動作によってもＶＭは、急激な電位変化を生じる。これを他励ｄｖ／ｄｔと称する。
【００２０】
この浮動電位ＶＭの、急激な電位変化に対し、レベルシフト回路１は寄生容量Ｃ１，Ｃ２が存在することにより、次のような不正動作をする。まず、第１の電力用スイッチング素子ＱＴ１がターンオンすると、ＶＭが急激に立ち上がり主電源ＶＥへ向かって電位が変動する。レベルシフト回路１のＮチャンネルＦＥＴ（Ｍ１）には寄生容量Ｃ１、Ｃ２が存在しているため、この電位変動が起きると、寄生容量と、ＶＭ電位の電圧変化率ｄｖ／ｄｔの積で決まる電流源が構成される。この結果、この電流源からの電流により、抵抗Ｒ１において電圧降下を生じ、抵抗Ｒ１に接続される波形整形用ロジックインバータＸ１にパルス信号が伝達される。このパルス信号により、第１の電力用スイッチング素子ＱＴ１にオン信号が印加される。
【００２１】
このことは、第１の電力用スイッチング素子ＱＴ１についてみると、自励ｄｖ／ｄｔの場合には、ターンオン後に再度オン信号が印加されることになる。つまり連続するダブルパルスが印加されるわけである。第１の電力用スイッチング素子ＱＴ１の使用法として、ダブルパルスの幅以上の期間にわたり、第１の電力用スイッチング素子ＱＴ１を導通状態とするのであれば、このことによる問題は無い。然しながら、短時間のみ導通させる使用法とする場合には、一度点弧してからオフ状態に移った後に、再度自励ｄｖ／ｄｔによるパルスが入力されることになり、このことは好ましくない。
【００２２】
また、以上の現象は、他励ｄｖ／ｄｔ発生時にも同様に発生する。つまり、本来は第２の電力用スイッチング素子ＱＢ１をターンオフさせただけであるにもかかわらず、引き続き第１の電力用スイッチング素子ＱＴ１に必要の無いオン信号を与えることになってしまう。このため、寄生容量とＶＭ電位の電圧変化率ｄｖ／ｄｔの積で決まる電流源が構成されることによるオン信号の生成を阻止する必要がある。
【００２３】
これを解決するためのロジックインバータＸ１においての非伝達手段としては、ＶＭ電位のｄｖ／ｄｔの発生期間が限られていることから、フィルタ等を用いて信号をカットする方法が考えられる。
【００２４】
然しながら、ｄｖ／ｄｔが非常に小さい場合にはフィルタでカットオフ出来ない恐れがある。小さなｄｖ／ｄｔまでフィルタでカットオフしようとすればフィルタ時定数が大きくなり、フィルタ回路の構成が大きくなる。また、フィルタによって通常の制御信号に遅延を生じ、本来の目的である信号伝達の高速化を損なう恐れがある。
【００２５】
そこで、本発明ではＶＭ電位のｄｖ／ｄｔに起因する上アーム電力用スイッチング素子の誤動作を抑制できるレベルシフト回路並びにこれを備えたインバータ装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
以上の目的を達成するために本発明のレベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成し、分離酸化膜により分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、分離酸化膜により分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、分離酸化膜により分離され上アーム制御電源の一端側に接続する第４のＮ型Ｓｉ活性層から構成され、第１のＮ型Ｓｉ活性層を形成する分離酸化膜と第４のＮ型Ｓｉ活性層を形成する分離酸化膜は、隣接配置されるとともに、Ｎ型ＭＯＳＦＥＴのドレイン電極と拡散抵抗の第一の電極を接続し、拡散抵抗の第２の電極を上アーム制御電源の他端側に接続した。
【００２７】
また、第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜は、その領域内に第１のＮ型Ｓｉ活性層と第２のＮ型Ｓｉ活性層と第４のＮ型Ｓｉ活性層を有し、かつ第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜の外部の第３のＮ型Ｓｉ活性層をＧＮＤに接続している。
【００２８】
以上の目的を達成するために本発明のレベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成し、第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、第１の分離酸化膜の外側に第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、第１と、第２のＮ型Ｓｉ活性層とともに第３の分離酸化膜により周辺部分と分離され、かつ第１と、第２のＮ型Ｓｉ活性層と別領域に形成された第４のＮ型Ｓｉ活性層から構成され、Ｎ型ＭＯＳＦＥＴのドレイン電極と拡散抵抗の第一の電極を接続し、拡散抵抗の第２の電極を上アーム制御電源の一端側に接続し、第４のＮ型Ｓｉ活性層を上アーム制御電源に接続した。
【００２９】
また、第３の分離酸化膜の外部に形成された第３のＮ型Ｓｉ活性層をＧＮＤに接続する。
【００３０】
また、第３の分離酸化膜が複数本ある。
【００３１】
以上の目的を達成するために本発明のレベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成し、第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成した第１のＮ型Ｓｉ活性層、第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成した第２のＮ型Ｓｉ活性層、第１の分離酸化膜を囲む第３の分離酸化膜により周辺部分と分離された第３のＮ型Ｓｉ活性層から構成され、Ｎ型ＭＯＳＦＥＴのドレイン電極と拡散抵抗の第１の電極を接続し、拡散抵抗の第２の電極を上アーム制御電源の一端側に接続し、第３のＮ型Ｓｉ活性層を上アーム制御電源に接続した。
【００３２】
以上の目的を達成するために本発明のインバータ装置は、ＧＮＤ間に接続された主電源と、第１の電力用スイッチング素子と、第２の電力用スイッチング素子を含む直列回路、第１の電力用スイッチング素子と第２の電力用スイッチング素子の接続点に負極を接続する上アーム制御電源、上アーム制御電源を電源とし第１の電力用スイッチング素子を駆動する駆動回路、上アーム制御電源の正極とＧＮＤ間に接続された抵抗とＦＥＴを含み、抵抗とＦＥＴの接続点電位を駆動回路の入力信号として与えるレベルシフト回路、レベルシフト回路のＦＥＴに制御信号を与える制御信号発生回路とから構成され、
レベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成されるとともに、分離酸化膜により分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、分離酸化膜により分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、分離酸化膜により分離され上アーム制御電源の負極側に接続する第４のＮ型Ｓｉ活性層から構成され、第１のＮ型Ｓｉ活性層を形成する分離酸化膜と第４のＮ型Ｓｉ活性層を形成する分離酸化膜は、隣接配置されるとともに、
Ｎ型ＭＯＳＦＥＴのドレイン電極と拡散抵抗の第一の電極を接続し、拡散抵抗の第２の電極を上アーム制御電源の正極側に接続した。
【００３３】
また、第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜は、その領域内に第１のＮ型Ｓｉ活性層と第２のＮ型Ｓｉ活性層と第４のＮ型Ｓｉ活性層を有し、かつ第４のＮ型Ｓｉ活性層を分離する為の分離酸化膜の外部の第３のＮ型Ｓｉ活性層をＧＮＤに接続している。
【００３４】
以上の目的を達成するために本発明のインバータ装置は、ＧＮＤ間に接続された主電源と、第１の電力用スイッチング素子と、第２の電力用スイッチング素子を含む直列回路、第１の電力用スイッチング素子と第２の電力用スイッチング素子の接続点に負極を接続する上アーム制御電源、上アーム制御電源を電源とし第１の電力用スイッチング素子を駆動する駆動回路、上アーム制御電源の正極とＧＮＤ間に接続された抵抗とＦＥＴを含み、抵抗とＦＥＴの接続点電位を駆動回路の入力信号として与えるレベルシフト回路、レベルシフト回路のＦＥＴに制御信号を与える制御信号発生回路とから構成されるインバータ装置において、レベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成されるとともに、第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成する第１のＮ型Ｓｉ活性層、第１の分離酸化膜の外側に第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成する第２のＮ型Ｓｉ活性層、第１と、第２のＮ型Ｓｉ活性層とともに第３の分離酸化膜により周辺部分と分離され、かつ第１と、第２のＮ型Ｓｉ活性層と別領域に形成された第４のＮ型Ｓｉ活性層から構成され、Ｎ型ＭＯＳＦＥＴのドレイン電極と拡散抵抗の第一の電極を接続し、拡散抵抗の第２の電極を上アーム制御電源の正極側に接続し、第４のＮ型Ｓｉ活性層を上アーム制御電源に接続した。
【００３５】
また、第３の分離酸化膜の外部に形成された第３のＮ型Ｓｉ活性層をＧＮＤに接続する。
【００３６】
以上の目的を達成するために本発明のインバータ装置は、ＧＮＤ間に接続された主電源と、第１の電力用スイッチング素子と、第２の電力用スイッチング素子を含む直列回路、第１の電力用スイッチング素子と第２の電力用スイッチング素子の接続点に負極を接続する上アーム制御電源、上アーム制御電源を電源とし第１の電力用スイッチング素子を駆動する駆動回路、上アーム制御電源の正極とＧＮＤ間に接続された抵抗とＦＥＴを含み、抵抗とＦＥＴの接続点電位を駆動回路の入力信号として与えるレベルシフト回路、レベルシフト回路のＦＥＴに制御信号を与える制御信号発生回路とから構成されるインバータ装置において、レベルシフト回路は、支持体Ｓｉ基板上にＢＯＸ酸化膜を介しＮ型Ｓｉ活性層を形成したＳＯＩ基板により構成されるとともに、第１の分離酸化膜により周辺部分と分離されＮ型ＭＯＳＦＥＴを形成した第１のＮ型Ｓｉ活性層、第２の分離酸化膜により周辺部分と分離されＰ型拡散層による拡散抵抗を形成した第２のＮ型Ｓｉ活性層、第１の分離酸化膜を囲む第３の分離酸化膜により周辺部分と分離された第３のＮ型Ｓｉ活性層から構成され、Ｎ型ＭＯＳＦＥＴのドレイン電極と拡散抵抗の第１の電極を接続し、拡散抵抗の第２の電極を上アーム制御電源の正極側に接続し、第３のＮ型Ｓｉ活性層を上アーム制御電源に接続した。
【発明の効果】
【００３７】
発明によれば、ｄｖ／ｄｔに起因する上アーム電力用スイッチング素子の誤動作を抑制できるレベルシフト回路並びにこれを備えたインバータ装置の提供が可能になる。
【図面の簡単な説明】
【００３８】
【図１】本発明のドライブ回路を示す図。
【図２ａ】図１のレベルシフト回路１をＳＯＩ基板上に形成した平面パターンを示す図。
【図２ｂ】図１のレベルシフト回路１をＳＯＩ基板上に形成した断面図を示す図。
【図３】従来用いられているドライブ回路を示す図。
【図４ａ】図３のレベルシフト回路１をＳＯＩ基板上に形成した平面パターンを示す図。
【図４ｂ】図３のレベルシフト回路１をＳＯＩ基板上に形成した断面図を示す図。
【図５ａ】レベルシフト回路の他の実施例を示す平面パターン図。
【図５ｂ】レベルシフト回路の他の実施例を示す断面図。
【発明を実施するための形態】
【００３９】
以下、本発明の実施に好適な実施例を説明する。
【実施例】
【００４０】
本発明の一実施例である回路の構成を図１及び図２に示し説明する。
【００４１】
図１において、ＱＴ１は第１の電力用スイッチング素子、ＱＢ１は第２の電力用スイッチング素子、及びＤＴ１，ＤＢ１はＱＴ１，ＱＢ１と逆接続されたダイオードであり、以上の回路構成から一対のトーテムポール接続の回路構成となる。ＶＥはトーテムポール接続回路の電源である。ＱＢ１はＶＣＣを電源とする駆動回路２によって駆動される。一方、上アームのＱＴ１は上アーム用電源ＶＣＨを電源とする駆動回路３Ｑにより駆動される。駆動回路２は、ＦＥＴＭ１と抵抗Ｒ１から構成されるレベルシフト回路からの信号によって動作する。
【００４２】
図１の回路構成と図３の回路構成は、寄生容量Ｃ１の位置が相違している点のみが異なる。図３では、寄生容量Ｃ１はＦＥＴ（Ｍ１）のドレインとＧＮＤ点Ｅの間に存在していたが、図１では、ＦＥＴ（Ｍ１）のドレインとＢ点の間に存在している。
【００４３】
この結果、ＦＥＴ（Ｍ１）のドレインとＧＮＤ点Ｅの間に存在する寄生容量を、図３に比べて小さくすることができる。このことは、対地間寄生容量とＶＭ電位の電圧変化率ｄｖ／ｄｔの積で決まる電流源が小さくできることを意味している。図３では、対地間寄生容量が（Ｃ１＋Ｃ２）であったものが、図１ではＣ２のみなので、概ね半分の容量となる。この結果、流れる電流、従ってＶＳ電位の低減幅を小さくすることができる。
【００４４】
図２は、図１のレベルシフト回路１を構成するデバイスの断面である。図２において、図２ａはＳＯＩ基板上に形成したレベルシフト回路の平面パターン、図２ｂは断面図の一例を示している。図２の回路構成のうち、第１、第２の分離酸化膜Ｈ１、Ｈ２によりＮ型Ｓｉ活性層Ｎ１にＮ型ＭＯＳＦＥＴ（Ｍ１）を、また第２のＮ型Ｓｉ活性層Ｎ２を形成し、第２のＮ型Ｓｉ活性層Ｎ２内にＰ型拡散層による拡散抵抗Ｒ１を形成する点は図４と全く同じ構成である。
【００４５】
つまり、このＳＯＩ基板は、支持体Ｓｉ基板Ｒ上にＢＯＸ酸化膜Ｊを介して、Ｎ型Ｓｉ活性層を形成したＳＯＩ基板であり、Ｎ型Ｓｉ活性層は、第１の分離酸化膜Ｈ１により周辺部分と分離された第１のＮ型Ｓｉ活性層Ｎ１にＮ型ＭＯＳＦＥＴ（Ｍ１）を形成する。また、第１の分離酸化膜Ｈ１の外側に第２の分離酸化膜Ｈ２により周辺部分と分離された第２のＮ型Ｓｉ活性層Ｎ２を形成し、第２のＮ型Ｓｉ活性層Ｎ２内にＰ型拡散層による拡散抵抗Ｒ１を形成している。
【００４６】
図２の回路構成が、図４の回路構成と相違する点は以下の２点である。第１点は、Ｎ型ＭＯＳＦＥＴ（Ｍ１）と、Ｐ型拡散層による拡散抵抗Ｒ１を、第３の分離酸化膜Ｈ３により囲繞した点である。これにより、第３の分離酸化膜Ｈ３により周辺部分と分離された第４のＮ型Ｓｉ活性層Ｎ４を形成した。さらに第１の分離酸化膜Ｈ１により形成された第１のＮ型Ｓｉ活性層Ｎ１と、第２の分離酸化膜Ｈ２により形成された第２のＮ型Ｓｉ活性層Ｎ２を、第４のＮ型Ｓｉ活性層Ｎ４とともに第３の分離酸化膜Ｈ３の内部に配置している。
【００４７】
第２点は、第４のＮ型Ｓｉ活性層Ｎ４の外部に第３のＮ型Ｓｉ活性層Ｎ３を配置してここをＧＮＤに接続し、かつ第４のＮ型Ｓｉ活性層Ｎ４の内部を図１のＢ点に接続している。つまり、第３の分離酸化膜Ｈ３によりＮ型ＭＯＳＦＥＴ（Ｍ１）と分離された第３のＮ型Ｓｉ活性層Ｎ３はＧＮＤに接続されている。また、第３の分離酸化膜Ｈ３と第１の分離酸化膜Ｈ１により形成された領域（第４のＮ型Ｓｉ活性層Ｎ４）では、Ｂ点に接続されている。Ｂ点は、第１の電力用スイッチング素子ＱＴ１と、第２の電力用スイッチング素子ＱＢ１の接続点を意味している。このように、図２においてＦＥＴ（Ｍ１）は２重の分離ＳｉＯ２膜に囲まれている。分離ＳｉＯ２膜に囲まれたＳｉは電気的にＶＭに接続されている。
【００４８】
上記のようなデバイス構造にすることで、図１回路上の寄生容量はＣ１，Ｃ２，Ｃ３が形成される。Ｃ１は第１の分離酸化膜Ｈ１により、Ｃ２はＢＯＸ酸化膜Ｊにより、Ｃ３は第３の分離酸化膜Ｈ３により形成された。Ｃ２がＦＥＴ（Ｍ１）のドレインとＧＮＤ点Ｅの間に存在することは、図４と変わらないが、Ｃ１は第４のＮ型Ｓｉ活性層Ｎ４がＢ点に接続されたことにより、ＦＥＴ（Ｍ１）のドレインと２つの電力用スイッチング素子ＱＴ１，ＱＢ１の接続点の間に存在することになる。Ｃ３は２つの電力用スイッチング素子ＱＴ１，ＱＢ１の接続点とＧＮＤの間に存在することになる。
【００４９】
この結果、電力用スイッチング素子駆動回路入力端子ＶＳの対ＧＮＤ間寄生容量は寄生容量Ｃ２のみとなるので、ＶＳ電位の電圧変化が小さくなり、ｄｖ／ｄｔによる誤作動耐量を改善することが可能となる。尚、本実施例では２重の分離ＳｉＯ２膜内のＮＭＯＳとしたが、３重以上のＳＯＩ島やＰＭＯＳであっても同様の効果を齎すことができる。
【００５０】
以上説明したように、本発明に係るレベルシフト回路は、ＮチャネルＦＥＴを２重の分離ＳｉＯ２膜で囲み、分離ＳｉＯ２膜の間のＳｉの電位をＶＭにとる。図１の回路において、ＶＭとＶＳはほぼ同電位であり、寄生容量Ｃ１の電圧変化は小さいためｄｖ／ｄｔ変異電流の発生はＣ２、Ｃ３分のみとなる。この内Ｃ３の変異電流は、抵抗Ｒ１を通らないためｄｖ／ｄｔ発生時の抵抗Ｒに流れる変異電流はＣ２の分のみとなり、Ｒ１での電圧降下を低減することができる。これにより、レベルシフト回路の誤動作を抑制することができる。
【００５１】
なお、本発明の変形実施例としては、図２のデバイス回路構成を変更して実施することができる。例えば、図５のように実現することも可能である。図５の説明を行う前に図２の考え方を整理する。図２と図４を比較すると明らかなように、図２の実施例では、分離酸化膜で形成されたＮ型ＭＯＳＦＥＴと、拡散抵抗Ｒ１の島Ｎ１，Ｎ２を、第３の分離酸化膜Ｈ３で共通に覆ったものである。図５の代案実施例では、Ｎ型ＭＯＳＦＥＴの島Ｎ１のみを、第３の分離酸化膜Ｈ３で共通に覆ったものである。
【００５２】
各島の領域を以上のように設定したうえで、電気的接続は図２と同様に施している。つまり、Ｎ型ＭＯＳＦＥＴのドレイン電極と拡散抵抗の第１の電極を接続し、拡散抵抗の第２の電極を上アーム制御電源ＶＣＨに接続し、第４のＮ型Ｓｉ活性層を上アーム制御電源ＶＣＨの他端子側に接続する。さらにそのうえで、第３の分離酸化膜Ｈ３の外部の第３のＮ型Ｓｉ活性層Ｎ３をＧＮＤに接続すればよい。
【００５３】
本発明のデバイスを構成する上での変形実施例としては、上記以外にも変形例があるが、要するに、ＦＥＴを形成するＮ型Ｓｉ活性層を区分する分離酸化膜に隣接して別の分離酸化膜を配置し、２つの分離酸化膜で形成されたＮ型Ｓｉ活性層を上アーム制御電源に接続すればよい。
【符号の説明】
【００５４】
１：ベルシフト回路
２：電力用スイッチング素子駆動回路
３：上アーム制御信号発生回路
４：フィルタ
５：ゲート駆動回路
ｘ１：ロジックインバータ
Ｍ１：ＮチャネルＦＥＴ
Ｒ：抵抗
ＱＴ１：上アーム電力用スイッチング素子
ＱＢ１：下アーム電力用スイッチング素子
ＤＴ１、ＤＢ１：還流ダイオード
ＶＥ：主電源
ＶＣＣ：下アーム制御電源
ＶＣＨ：上アーム制御電源
ＳＴ：上アーム制御信号
ＳＢ：下アーム制御信号
ＶＭ：インバータ出力端子
ＶＳ：電力用スイッチング素子駆動回路入力端子
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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