(57)【特許請求の範囲】
【請求項１】
差動ドライバと、差動レシーバと、前記差動ドライバと前記差動レシーバとの間を接続する正相信号配線および逆相信号配線からなる差動線路と、を有する伝送装置において、
前記差動線路のインピーダンス不整合部の前段に挿入された第１の遅延増加構造と、
前記インピーダンス不整合部の後段に挿入された第２の遅延増加構造と、を備え、
前記第１の遅延増加構造は、前記正相信号配線または前記逆相信号配線の一方のみに挿入され、前記第２の遅延増加構造は、前記正相信号配線または前記逆相信号配線の他方のみに挿入されたことを特徴とする伝送装置。
【請求項２】
前記第１および第２の遅延増加構造は、伝送線路を含むことを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記第１および第２の遅延増加構造は、容量素子を含むことを特徴とする請求項１または請求項２に記載の伝送装置。
【請求項４】
前記第１および第２の遅延増加構造は、インダクタ素子を含むことを特徴とする請求項１から請求項３までのいずれか１項に記載の伝送装置。
【請求項５】
差動ドライバと、差動レシーバと、前記差動ドライバと前記差動レシーバとの間を接続する正相信号配線および逆相信号配線からなる差動線路と、を有する伝送装置において、
前記差動線路のインピーダンス不整合部の前段に挿入され、前記インピーダンス不整合部における反射波の一部をコモンモードの反射成分にする遅延増加構造を備え、
前記遅延増加構造は、前記正相信号配線または前記逆相信号配線の一方のみに挿入されたことを特徴とする伝送装置。
【請求項６】
前記遅延増加構造は、伝送線路を含むことを特徴とする請求項５に記載の伝送装置。
【請求項７】
前記遅延増加構造は、容量素子を含むことを特徴とする請求項５または請求項６に記載の伝送装置。
【請求項８】
前記遅延増加構造は、インダクタ素子を含むことを特徴とする請求項５から請求項７までのいずれか１項に記載の伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、差動線路を用いた伝送装置に関するもので、特にインピーダンス整合のための新規な回路構成に関するものである。
【背景技術】
【０００２】
近年、情報処理システムの高性能化により、Ｇｂｐｓ（ｇｉｇａｂｉｔ  ｐｅｒ  ｓｅｃｏｎｄ）級の差動信号を用いたシリアル信号が増加しているが、このように信号が高速化されると、インピーダンス不整合（不連続構造）による波形劣化が顕著となる。
このため、多くの高速シリアル伝送の規格では、反射特性が広い周波数範囲で規定値を下回ることが要求されている。【０００３】
一方、差動線路を用いた伝送装置の場合、パッケージやモジュールにおいて、実装されたチップと基板配線との接続にワイヤボンドが用いられることから、寄生インダクタンスが生じることが知られている。
また、チップのバンプ、パッケージの半田ボール、ＰＣＢ基板内の差動スルーホールでは、信号密度を上げるため正相信号と逆相信号とが非常に近接する場合があり、差動間に寄生容量が生じることも知られている。【０００４】
信号の周波数帯が高くなると、これらの寄生成分によるインピーダンス不整合が顕著となり、反射特性が劣化し、規格の反射規定値をクリアすることが難しくなってきており、大きな課題の１つとなっている。
そこで、従来から、上記課題の対策として、容量回路によってインピーダンス整合を取る技術や、ＩＣの入出力端子をインピーダンス変成器として使用する技術が提案されている（たとえば特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３７２０９号公報
【特許文献２】特開２０１０−２０６０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の伝送装置は、特許文献１および特許文献２に記載の技術によれば、インピーダンス整合を取る技術およびその設計手法が、もともとシングルエンド伝送における技術から派生したものであり、差動伝送を想定していたものではなく、差動伝送系に適用する場合にモード変換が生じないように、差動信号に対する対称条件を課した上で、一般的なシングルエンド伝送系と同様の設計が行われていたので、差動伝送系に対して効率的な技術を確立することができない、という課題があった。【０００７】
この発明は、上記のような課題を解決するためになされたものであり、差動伝送系のインピーダンス不整合部に対して効率的な整合を確立した伝送装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る伝送装置は、差動ドライバと、差動レシーバと、差動ドライバと差動レシーバとの間を接続する正相信号配線および逆相信号配線からなる差動線路と、を有する伝送装置において、差動線路のインピーダンス不整合部の前段に挿入された第１の遅延増加構造と、インピーダンス不整合部の後段に挿入された第２の遅延増加構造と、を備え、第１の遅延増加構造は、正相信号配線または逆相信号配線の一方のみに挿入され、第２の遅延増加構造は、正相信号配線または逆相信号配線の他方のみに挿入されたものである。
この発明に係る別の伝送装置は、差動ドライバと、差動レシーバと、差動ドライバと差動レシーバとの間を接続する正相信号配線および逆相信号配線からなる差動線路と、を有する伝送装置において、差動線路のインピーダンス不整合部の前段に挿入され、前記インピーダンス不整合部における反射波の一部をコモンモードの反射成分にする遅延増加構造を備え、遅延増加構造は、正相信号配線または逆相信号配線の一方のみに挿入されたものである。
【発明の効果】
【０００９】
この発明の伝送装置によれば、差動線路のインピーダンス不整合部において、通過特性が改善されるとともに、反射特性が低減させることができる。
この発明の別の伝送装置によれば差動線路のインピーダンス不整合部において、差動モードの反射を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１に係る伝送装置を示すブロック図である。
【図２】図１内のインピーダンス不整合部を等価回路で表したブロック図である。
【図３】図１内の遅延増加構造を伝送線路により構成した場合のブロック図である。
【図４】図１内の遅延増加構造を容量素子により構成した場合のブロック図である。
【図５】図１内の遅延増加構造をインダクタ素子により構成した場合のブロック図である。
【図６】この発明の実施の形態１による差動反射低減効果を図３の構成例でのシミュレーション結果により示す説明図である。
【図７】この発明の実施の形態１によるコモン反射特性を図３の構成例でのシミュレーション結果により示す説明図である。
【図８】この発明の実施の形態１による差動通過増加効果を図３の構成例でのシミュレーション結果により示す説明図である。
【図９】この発明の実施の形態２に係る伝送装置を示すブロック図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１はこの発明の実施の形態１に係る伝送装置を示すブロック図であり、通信装置を構成した場合の回路を模式的に示している。
図１において、伝送装置（通信装置）の基本構成としては、差動ドライバ１と、差動レシーバ２とを備えている。
【００１２】
差動ドライバ１と差動レシーバ２との間は、正相信号配線Ｌ１および逆相信号配線Ｌ２（２本の配線）からなる差動線路で接続されており、差動ドライバ１から差動レシーバ２に向けて差動信号が伝達される。
差動ドライバ１と差動レシーバ２との間の差動線路途中には、インピーダンス不整合部３が挿入されるものとする。
【００１３】
インピーダンス不整合部３としては、ＩＣチップ内のワイヤボンド、チップのバンプ、パッケージの半田ボール、ＰＣＢ基板内のスルーホール、コネクタなどが挙げられる。
差動線路のインピーダンス不整合部３の前段においては、正相信号配線Ｌ１または逆相信号配線Ｌ２の片側のみ（ここでは、逆相信号配線Ｌ２）の遅延が増加する第１の遅延増加構造４ａ（以下、単に「遅延増加構造４ａ」ともいう）が挿入されている。
【００１４】
また、インピーダンス不整合部３の後段においては、前段とは逆側の極性の線路（ここでは、正相信号配線Ｌ１）に第２の遅延増加構造４ｂ（以下、単に「遅延増加構造４ｂ」ともいう）が挿入されている。
【００１５】
次に、図１に示したこの発明の実施の形態１による回路動作について説明する。
まず、差動ドライバ１から出力された差動信号は、正相信号配線Ｌ１および逆相信号配線Ｌ２（２本の配線）からなる差動線路を伝送し、インピーダンス不整合部３に向かう。
【００１６】
ここで、インピーダンス不整合部３の前段には、遅延増加構造４ａが挿入されているので、差動信号の一部がコモンモード信号に変換された後、インピーダンス不整合部３に信号が入射される。
このとき、インピーダンス不整合部３においては、インピーダンスが不整合であるので、反射が生じるが、遅延増加構造４ａにより、反射波は、一部は差動モードの反射成分となり、一部はコモンモードの反射成分となる。
【００１７】
このように、インピーダンス不整合部３での反射波を２つのモードに分散させているので、すべてを差動モードとして反射する場合と比べて、差動モードの反射成分は減少する。
【００１８】
多くの高速シリアル信号の規格では、差動モード信号入力に対する差動モード反射成分のみが規定されており、差動モード信号入力に対するコモンモード反射成分は規定されていない。このため、差動モード信号入力に対する差動モード反射成分の減少効果により、規格を満足しやすくなるという効果が得られる。
【００１９】
ここで、インピーダンス不整合部３を、差動線路間の不要結合とした場合を考える。
ここでは、図２の回路構成例のように、インピーダンス不整合部３の不要結合を、差動間容量３ａとした場合について説明する。
【００２０】
図２は図１内のインピーダンス不整合部３を等価回路で表したブロック図であり、チップのバンプ、パッケージの半田ボール、ＰＣＢ基板内の差動スルーホールなどにおいて、信号密度を上げるために、正相信号と逆相信号とが近接し、差動間に差動間容量３ａ（寄生容量）が生じた場合の等価回路を示している。
【００２１】
図２において、インピーダンス不整合部３の前段（逆相信号配線Ｌ２）に遅延増加構造４ａが挿入されているので、少なくとも信号の一部は、コモンモードに変換されて、インピーダンス不整合部３に入射される。
また、遅延増加構造４ａが信号の半波長と等しい場合には、すべての信号がコモンモードに変換されて、インピーダンス不整合部３に入射される。
【００２２】
ここで、コモンモード信号は、差動線路を構成する２本の配線Ｌ１、Ｌ２が同電位で変化するモードであることから、差動間容量３ａは等価的に存在しないことと同じになる。すなわち、寄生容量による反射がなくなり、通過が大きくなる。
インピーダンス不整合部３を通過した信号は、インピーダンス不整合部３の後段に挿入された、前段とは逆側の極性の線路（正相信号配線Ｌ１）上の遅延増加構造４ｂにより、差動モードに再変換されて、差動レシーバ２に入力される。
【００２３】
なお、図１、図２においては、一般的な遅延増加構造４ａ、４ｂとして説明したが、たとえば、図３に示すように、伝送線路５ａ、５ｂで構成してもよく、図４に示すように、ＧＮＤ１０に接続された容量素子６ａ、６ｂで構成してもよく、図５に示すように、直列のインダクタ素子７ａ、７ｂなどで構成してもよい。
【００２４】
さらに、図３〜図５を組合せてもよく、たとえば、対ＧＮＤ１０の容量素子６ａ、６ｂ（図４）と、直列のインダクタ素子７ａ、７ｂ（図５）とを交互に複数並べたラダー回路などであっても、適用可能なことは言うまでもない。
【００２５】
図６、図７および図８はこの発明の実施の形態１による効果を示す説明図であり、それぞれ、図３の構成例（遅延増加構造４ａ、４ｂが伝送線路５ａ、５ｂの場合）におけるシミュレーション結果を示している。
図６は差動モードで反射する場合の周波数特性であり、横軸は周波数（ＧＨｚ）、縦軸は差動反射率（ｄＢ）を示している。
【００２６】
図７はコモンモードで反射する場合の周波数特性であり、横軸は周波数（ＧＨｚ）、縦軸はコモン反射率（ｄＢ）を示している。
図８は差動モードで通過する場合の周波数特性であり、横軸は周波数（ＧＨｚ）、縦軸は差動通過率（ｄＢ）を示している。
【００２７】
図６において、遅延増加構造なしの場合と比べて、前段の遅延増加構造４ａ（伝送線路５ａ）を追加することにより、差動モードの反射率は抑制されることが確認できる。
一方、図７において、遅延増加構造なし（−∞ｄＢ）の場合と比べて、前段の遅延増加構造４ａ（伝送線路５ａ）を追加することにより、コモンモードの反射率が増加することが確認できる。すなわち、差動モード信号を一時的にコモンモード信号に変換することにより、差動配線間の不要結合の影響低減効果が得られる。なお、コモンモードの反射については、多くの場合、増加したとしても特に規格から逸脱するようなことはない。
【００２８】
また、図８において、遅延増加構造なしの場合と比べて、後段の遅延増加構造４ｂ（伝送線路５ｂ）を追加することにより、コモンモードから差動モードへの復帰により、差動モードの通過特性が大きくなっている効果も確認できる。
【００２９】
なお、図１〜図５においては、インピーダンス不整合部３の前段の逆相信号配線Ｌ２のみに遅延増加構造４ａを挿入し、インピーダンス不整合部３の後段の正相信号配線Ｌ１のみに遅延増加構造４ｂを挿入したが、逆に、インピーダンス不整合部３の前段の正相信号配線Ｌ１のみに遅延増加構造４ａを挿入し、インピーダンス不整合部３の後段の逆相信号配線Ｌ２のみに遅延増加構造４ｂを挿入してもよい。
【００３０】
以上のように、この発明の実施の形態１（図１〜図８）に係る伝送装置は、差動ドライバ１と、差動レシーバ２と、差動ドライバ１と差動レシーバ２との間を接続する正相信号配線Ｌ１および逆相信号配線Ｌ２からなる差動線路と、差動線路のインピーダンス不整合部３の前段に挿入された第１の遅延増加構造４ａと、インピーダンス不整合部３の後段に挿入された第２の遅延増加構造４ｂと、を備えている。
【００３１】
第１の遅延増加構造４ａは、正相信号配線Ｌ１または逆相信号配線Ｌ２の一方のみ（たとえば、逆相信号配線Ｌ２）に挿入され、第２の遅延増加構造４ｂは、正相信号配線Ｌ１または逆相信号配線Ｌ２の他方のみ（たとえば、正相信号配線Ｌ１）に挿入されている。
【００３２】
第１および第２の遅延増加構造４ａ、４ｂは、伝送線路５ａ、５ｂ（図３）、容量素子６ａ、６ｂ（図４）、または、インダクタ素子７ａ、７ｂ（図５）を含み、たとえば、容量素子６ａ、６ｂおよびインダクタ素子７ａ、７ｂからなるラダー回路により構成され得る。
【００３３】
これにより、インピーダンス不整合部３の前段においては、遅延増加構造４ａの挿入による効果として、反射波が差動モードとコモンモードとに分散することによる差動モードの反射低減効果（図６）と、差動モード信号を一時的にコモンモードに変換することによる、差動配線間の不要結合（差動間容量３ａ）の影響低減効果（図７）が得られる。
【００３４】
また、インピーダンス不整合部３の後段においては、遅延増加構造４ｂの挿入による効果として、差動信号の通過増加効果（図８）が得られる。
また、遅延増加構造４ａ、４ｂは、たとえば伝送線路５ａ、５ｂ（図３）などにより構成されるので、低コストで実現可能である。
【００３５】
ここで、第１の効果（通過特性および反射特性の改善）について、具体的に述べる。
インピーダンス不整合部３として、たとえば差動間容量３ａ（図２）を考えると、一般に、差動入力に対しては高周波で大きな反射が生じるが、差動線路のインピーダンス不整合部３（不連続構造）の前段の一方の配線（逆相信号配線Ｌ２）に挿入された遅延増加構造４ａにより、入射された差動信号の一部はコモンモードに変換される。
【００３６】
コモンモード信号に対し、２本の差動信号は同電位なので、差動間容量３ａは、等価的に存在しないことになり、寄生容量による反射がなくなり、通過が大きくなる。さらに、インピーダンス不整合部３の後段に挿入された遅延増加構造４ｂにより、コモンモードから差動モードへ再変換される。
この結果、差動線路のインピーダンス不整合部３において、通過特性が改善されるとともに、反射特性が低減される効果が得られる。
【００３７】
次に、第２の効果（高速シリアル信号の規格を満足すること）について、具体的に述べる。
この発明の実施の形態１においては、インピーダンス不整合部３の前段に遅延増加構造４ａ（非対称構造）が挿入されており、差動モードとコモンモードとが結合するので、差動モードの入射があると、モード変換をともなう反射が発生し、一部は差動モード、一部はコモンモードとして反射する。
【００３８】
このように、インピーダンス不整合部３の反射波を２つのモードに分散させているので、差動モード信号入力に対する差動モード反射成分は減少する。
多くの高速シリアル信号の規格では、差動モード信号入力に対する差動モード反射成分のみが規定されており、差動モード信号入力に対するコモンモード反射成分は規定されていないので、差動モード信号入力に対する差動モード反射成分の減少効果により、規格を満足しやすくなる。
以上の第１および第２の効果により、差動信号に対する通過特性が改善され、反射特性は低減される。
【００３９】
実施の形態２．
なお、上記実施の形態１（図１〜図５）では、インピーダンス不整合部３の前段側に遅延増加構造４ａを挿入して反射特性を改善するとともに、後段側にも遅延増加構造４ｂを挿入して差動信号の通過特性を改善したが、図９のように、インピーダンス不整合部３の前段側の遅延増加構造４ａのみを挿入し、反射特性のみを改善してもよい。
図９はこの発明の実施の形態２に係る伝送装置を示すブロック図であり、前述（図１）と同様に、通信装置を構成した場合の回路を模式的に示している。
【００４０】
図９において、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
この場合、インピーダンス不整合部３の前段側に遅延増加構造４ａのみを挿入し、後段側の遅延増加構造４ｂ（図１）を除去した点のみが前述と異なる。
この場合も、遅延増加構造４ａは、伝送線路５ａ（図３）、容量素子６ａ（図４）、または、インダクタ素子７ａ（図５）のいずれかを含む構成からなる。
【００４１】
図９の回路構成によれば、前述の実施の形態１における効果のうち、反射波が差動モードとコモンモードとに分散することによる差動モードの反射低減効果（図６）を得ることができる。
また、後段の遅延増加構造４ｂが存在しないので、差動レシーバ２の直近にインピーダンス不整合部３が位置するような場合であっても、適用可能になるという利点がある。
【００４２】
なお、図９においては、インピーダンス不整合部３の前段において、逆相信号配線Ｌ２のみに遅延増加構造４ａを挿入したが、正相信号配線Ｌ１のみに遅延増加構造４ａを挿入してもよい。
【符号の説明】
【００４３】
１  差動ドライバ、２  差動レシーバ、３  インピーダンス不整合部、３ａ  差動間容量、４ａ、４ｂ  遅延増加構造、５ａ、５ｂ  伝送線路、６ａ、６ｂ  容量素子、７ａ、７ｂ  インダクタ素子、１０  ＧＮＤ、Ｌ１  正相信号配線、Ｌ２  逆相信号配線。
【図１】
0005570669.tif 000002
【図２】
0005570669.tif 000003
【図３】
0005570669.tif 000004
【図４】
0005570669.tif 000005
【図５】
0005570669.tif 000006
【図６】
0005570669.tif 000007
【図７】
0005570669.tif 000008
【図８】
0005570669.tif 000009
【図９】
0005570669.tif 000010