(57)【特許請求の範囲】
【請求項１】
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態の抵抗値より高い抵抗値を有する第２の抵抗状態とを電気的信号で可逆的に変化する抵抗変化型素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、
前記ワード線の１本を選択するワード線選択器と、
前記ビット線の１本を選択するビット線選択器と、
前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された所定の前記メモリセルに対し、フォーミングのためのフォーミングパルスを印加する書込み回路と、
前記ビット線に電気的に接続されるセンスアンプ回路と、
前記センスアンプ回路及び前記書込み回路を制御する制御回路とを備え、
前記抵抗変化型素子は、形成後の初期状態において前記第２の抵抗状態の抵抗値より高い抵抗値を有する第３の抵抗状態にあり、前記フォーミングが行われると前記初期状態から前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化が可能な状態になり、
前記センスアンプ回路は、前記ビット線選択器により選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給する電流源を有し、前記ビット線選択器により選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、
前記制御回路は、前記所定のメモリセルが選択された状態で、前記所定のメモリセルに前記フォーミングパルスが印加される前に、前記センスアンプ回路の出力を前記第２の論理値とする所定の電流量に前記電流源のロード電流の電流量を調整した後、前記電流源に前記所定の電流量のロード電流を供給させて前記センスアンプ回路の出力が前記第１の論理値となるまで、前記書込み回路に前記所定のメモリセルに対しフォーミングパルスを印加させる
クロスポイント型不揮発性記憶装置。
【請求項２】
前記センスアンプ回路は、前記ビット線選択器により選択されたビット線の電圧と基準の電圧とを比較し、前記ビット線選択器により選択されたビット線の電圧が前記基準の電圧より高い場合は第２の論理値を出力し、前記基準の電圧より低い場合は第１の論理値を出力する差動アンプを有する
請求項１に記載のクロスポイント型不揮発性記憶装置。
【請求項３】
前記電流源は、第１のロード電流と、前記第１のロード電流より多い第２のロード電流とを選択的に切り替えて供給し、
前記センスアンプ回路は、
前記クロスポイントメモリセルアレイの全ての前記メモリセルがフォーミングされていない状態において、前記所定のメモリセルが選択されたとき、前記所定のメモリセルにフォーミングパルスが印加される前に、前記電流源のロード電流が前記第１のロード電流及び前記第２のロード電流の何れの場合も前記第２の論理値を出力し、
前記クロスポイントメモリセルアレイの１つの前記所定のメモリセル以外の全ての前記メモリセルがフォーミングされている状態において、前記所定のメモリセルが選択されたとき、前記所定のメモリセルにフォーミングパルスが印加される前で、前記電流源のロード電流が前記第１のロード電流の場合に前記第１の論理値を出力し、前記第２のロード電流の場合に前記第２の論理値を出力する
請求項１に記載のクロスポイント型不揮発性記憶装置。
【請求項４】
前記電流源は、ＭＯＳトランジスタを有し、
前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に接続され、前記ゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源を備え、
前記電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、
前記制御回路は、前記第２のロード電流を前記電流源に供給させる場合は前記第３のロード電流を前記電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記電流源に供給させる場合は前記第１のロード電流を前記電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記可変電圧源の電圧値を調整する
請求項３に記載のクロスポイント型不揮発性記憶装置。
【請求項５】
前記抵抗変化型素子は、極性の異なる電圧が印加されることにより前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化する
請求項１に記載のクロスポイント型不揮発性記憶装置。
【請求項６】
前記メモリセルは、窒素不足の窒化シリコンで構成されるダイオード素子と前記抵抗変化型素子とが直列接続されて構成される
請求項１に記載のクロスポイント型不揮発性記憶装置。
【請求項７】
クロスポイント型不揮発性記憶装置のフォーミング方法であり、
前記クロスポイント型不揮発性記憶装置は、
第１の平面内において互いに平行に形成された複数のワード線と、
前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態の抵抗値より高い抵抗値を有する第２の抵抗状態とを電気的信号で可逆的に変化する抵抗変化型素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、
前記ワード線の１本を選択するワード線選択器と、
前記ビット線の１本を選択するビット線選択器と、
前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された所定の前記メモリセルに対し、フォーミングのためのフォーミングパルスを印加する書込み回路と、
前記ビット線に電気的に接続されたセンスアンプ回路とを備え、
前記抵抗変化型素子は、形成後の初期状態において前記第２の抵抗状態の抵抗値より高い抵抗値を有する第３の抵抗状態にあり、前記フォーミングが行われると前記初期状態から前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化が可能な状態になり、
前記センスアンプ回路は、前記ビット線選択器により選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給する電流源を有し、前記ビット線選択器により選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、
前記所定のメモリセルのフォーミング方法は、
前記所定のメモリセルが選択された状態で、前記所定のメモリセルに前記フォーミングパルスが印加される前に、前記センスアンプ回路の出力を前記第２の論理値とする所定の電流量に前記電流源のロード電流の電流量を調整する第１のステップと、
前記第１のステップの後で、前記所定のメモリセルに前記フォーミングパルスを印加する第２のステップと、
前記第２のステップの後で、前記電流源に前記所定の電流量のロード電流を供給させ、前記センスアンプ回路で前記所定のメモリセルの状態を読み出す第３のステップとを含み、
前記第３のステップにおいて、
前記センスアンプ回路の出力が前記第１の論理値の場合は、前記所定のメモリセルは前記フォーミングがなされたと判定し、前記所定のメモリセルのフォーミングを終了し、
前記センスアンプ回路の出力が前記第２の論理値の場合は、前記所定のメモリセルは前記フォーミングがなされていないと判定し、前記第２のステップを再度実行する
クロスポイント型不揮発性記憶装置のフォーミング方法。
【請求項８】
前記第３のステップにおいて、
前記センスアンプ回路の出力が前記第１の論理値の場合は、前記所定のメモリセルを前記第２の抵抗状態に変化させる
請求項７に記載のクロスポイント型不揮発性記憶装置のフォーミング方法。
【請求項９】
前記所定のメモリセルを指定するアドレスは、前記ワード線を指定するアドレスが切り替わったことを示すアドレスと、前記ビット線を指定するアドレスが切り替わったことを示すアドレスとの少なくとも何れかである
請求項７に記載のクロスポイント型不揮発性記憶装置のフォーミング方法。
【請求項１０】
前記抵抗変化型素子は、極性の異なる電圧が印加されることにより前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化する
請求項７に記載のクロスポイント型不揮発性記憶装置のフォーミング方法。
【請求項１１】
前記メモリセルは、窒素不足の窒化シリコンで構成されるダイオード素子と前記抵抗変化型素子とが直列接続されて構成される
請求項７に記載のクロスポイント型不揮発性記憶装置のフォーミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子を用いたクロスポイント型不揮発性記憶装置に関するものであり、特にそのフォーミングに関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書込み電力の低減、書込み／読み出し時間の高速化、及び長寿命化の要求が高まっている。【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、フラッシュメモリに変わる素子として、いわゆる抵抗変化型素子を用いて構成されたメモリ素子を有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型素子とは、電気的信号に応じて抵抗値が変化しその抵抗値が電気的信号を切っても保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。【０００４】
抵抗変化型素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｅｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：抵抗変化メモリ）など、がある。【０００５】
これら抵抗変化型素子を用いた不揮発性記憶装置の構成方法の一例として、クロスポイント構成が知られている。クロスポイント構成では、直交するビット線とワード線との交点に、ビット線とワード線とに挟まれて、各メモリセルが設置される。メモリセルは、抵抗変化型素子単体もしくは抵抗変化型素子とダイオードのような非線形特性を有するスイッチング素子との直列接続体として構成されるメモリ素子から構成され、メモリ素子の一方の電極はワード線に接続され、他方の電極はビット線に接続されている。クロスポイント構成は、抵抗変化型素子がアクセストランジスタを介してビット線に接続されるいわゆる１Ｔ１Ｒ（１トランジスタ１抵抗）構成に比べ、大規模集積化に適しているという特徴を持つ。【０００６】
クロスポイント構成において、複数のメモリセルはアレイ状に配置されてクロスポイントセルアレイを構成する。クロスポイント構成では、対象とするメモリセルに含まれるメモリ素子の抵抗値を検知する（読み出し）ために対応するビット線とワード線とに読み出し電圧が印加される。読み出し電圧が印加されると、検知対象（読み出し対象）とするメモリセルを流れる電流に加え、上下のビット線及びワード線によって並列に接続された他のメモリセル（検知対象とするメモリセル以外のメモリセル）を介した電流も流れる。この「他のメモリセルを介して流れる電流」を本明細書では回り込み電流と呼ぶ。【０００７】
回り込み電流は、クロスポイントセルアレイに記憶されたデータの状態（検知対象とするメモリセルが所属するクロスポイントセルアレイ内の全てのメモリセルに含まれるメモリ素子の抵抗値及びその分布）で変化する。従って、読み出し時に検出される電流には、常に一定値でない回り込み電流が含まれている。この回り込み電流は、読み出し対象とするメモリセルに含まれるメモリ素子の抵抗値を正確に検知することを妨げる（例えば、特許文献１参照）。【０００８】
一方、抵抗変化型素子が可逆的な抵抗変化動作を行うためには、フォーミングと呼ばれる操作を行うことが必要であることが一般的に知られている（例えば、特許文献２及び特許文献３参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４６２５５１０号公報
【特許文献２】国際公開第２０１１／１２１９７０号
【特許文献３】特開２０１１−１９８４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、クロスポイント型記憶装置においては、フォーミングを進めてフォーミング済みのメモリセル数が増加するにつれて、初期状態に比べ抵抗値が低い状態のメモリセルが増加し、その結果回り込み電流が徐々に増加する。メモリセルの抵抗値をモニターしながら、その抵抗状態に応じて適宜所定のフォーミングパルスを印加するフォーミングを実行するためには、逐次変化する回り込み電流量を、メモリセルがフォーミングされた時の電流と区別しフォーミング判定をする必要がある。しかしながら、このような電流の区別は難しく、安定なフォーミングを実現することは困難である。【００１１】
本発明は、上記の課題を解決するもので、安定なフォーミングを実現することが可能なクロスポイント型不揮発性記憶装置とそのフォーミング方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係るクロスポイント型不揮発性記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態の抵抗値より高い抵抗値を有する第２の抵抗状態とを電気的信号で可逆的に変化する抵抗変化型素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された所定の前記メモリセルに対し、フォーミングのためのフォーミングパルスを印加する書込み回路と、前記ビット線に電気的に接続されるセンスアンプ回路と、前記センスアンプ回路及び前記書込み回路を制御する制御回路とを備え、前記抵抗変化型素子は、形成後の初期状態において前記第２の抵抗状態の抵抗値より高い抵抗値を有する第３の抵抗状態にあり、前記フォーミングが行われると前記初期状態から前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化が可能な状態になり、前記センスアンプ回路は、前記ビット線選択器により選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給する電流源を有し、前記ビット線選択器により選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、前記制御回路は、前記所定のメモリセルが選択された状態で、前記所定のメモリセルに前記フォーミングパルスが印加される前に、前記センスアンプ回路の出力を前記第２の論理値とする所定の電流量に前記電流源のロード電流の電流量を調整した後、前記電流源に前記所定の電流量のロード電流を供給させて前記センスアンプ回路の出力が前記第１の論理値となるまで、前記書込み回路に前記所定のメモリセルに対しフォーミングパルスを印加させることを特徴とする。
【００１３】
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１４】
本発明のクロスポイント型不揮発性記憶装置とそのフォーミング方法によると、初期状態の選択メモリセルに対して実施するフォーミング工程において、回り込み電流の影響を排除して選択メモリセルの抵抗状態の判定が可能となるため、安定なフォーミングが実現できるという効果が得られる。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係るクロスポイント型不揮発性記憶装置の構成を示す回路図である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係るクロスポイント型不揮発性記憶装置の可変電圧源の構成を示す回路図である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係るクロスポイント型不揮発性記憶装置の可変電圧源の構成を示す回路図である。
【図２Ａ】図２Ａは、本発明の第１の実施の形態に係るメモリセルの構成を示す回路図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施の形態に係るメモリセルの断面図である。
【図２Ｃ】図２Ｃは、本発明の第１の実施の形態に係るメモリセルの抵抗変化に係るＩＶ特性を示す図である。
【図３Ａ】図３Ａは、本発明の第１の実施の形態に係る評価用素子の構成を示す回路図である。
【図３Ｂ】図３Ｂは、本発明の第１の実施の形態に係る評価用素子に対しフォーミングパルスを印加したときの、抵抗値の推移を３評価用素子分示す図である。
【図４】図４は、本発明の第１の実施の形態に係るフォーミングの流れを示すフローチャートである。
【図５】図５は、本発明の第１の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を示す図である。
【図６】図６は、本発明の第１の実施の形態に係るフォーミングの進行に伴いメモリセルアレイの等価回路図が変化する様子を示す図である。
【図７】図７は、本発明の第１の実施の形態に係るフォーミングの進行に伴いメモリセルアレイの等価回路図が変化する様子を示す図である。
【図８Ａ】図８Ａは、本発明の第１の実施の形態に係るセンスアンプキャリブレーションが行われた後の回路構成を示す図である。
【図８Ｂ】図８Ｂは、本発明の第１の実施の形態に係るセンスアンプキャリブレーションの動作を示すタイミング図である。
【図８Ｃ】図８Ｃは、本発明の第１の実施の形態に係るセンスアンプキャリブレーションが行われた後の回路構成を示す図である。
【図８Ｄ】図８Ｄは、本発明の第１の実施の形態に係るセンスアンプキャリブレーションの動作を示すタイミング図である。
【図９】図９は、本発明の第１の実施の形態に係るフォーミングの変形例の流れを示すフローチャートである。
【図１０】図１０は、本発明の第２の実施の形態に係るフォーミングの流れを示すフローチャートである。
【図１１】図１１は、特許文献１に記載の半導体記憶装置の主要部分のブロック構成を示す図である。
【図１２Ａ】図１２Ａは、特許文献１に記載の半導体記憶装置でリファレンスメモリアレイに設定されるデータの一例を示す図である。
【図１２Ｂ】図１２Ｂは、特許文献１に記載の半導体記憶装置でリファレンスメモリアレイに設定されるデータの一例を示す図である。
【発明を実施するための形態】
【００１６】
（発明の基礎となった知見）
背景技術で説明したように、抵抗変化型素子が可逆的な抵抗変化動作を行うためには、フォーミングと呼ばれる操作を行うことが必要であることが一般的に知られている。このフォーミングに関する技術が特許文献２に開示されている。
【００１７】
クロスポイント型の半導体記憶装置において正確なフォーミング動作を実行する手段として、フォーミング動作時に、ワード線ＷＬに流れるリーク電流を検知する検知回路を備える構成が特許文献３で開示されている。この特許文献３では、フォーミング動作時に、ビット線ＢＬに定電流を供給する電流供給が行われるとともに、検知回路で検知されたリーク電流に基づき、それと同じ電流値の補償電流が補償回路によりビット線ＢＬに供給される。
【００１８】
ところで、回り込み電流による、メモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制する構成を有する半導体記憶装置が特許文献１に開示されている。
【００１９】
特許文献１に記載の半導体記憶装置の主要部分のブロック構成を図１１に示す。
【００２０】
この半導体記憶装置は、クロスポイントタイプのメモリセルアレイ１１０と、各データ線を個別に駆動するデータ線ドライブ回路１１１と、各ビット線を個別に駆動するビット線ドライブ回路１１２と、複数のデータ線の中から読み出し対象の選択メモリセルに接続する選択データ線を選択する行デコーダ１１３と、複数のビット線の中から読み出し対象の選択メモリセルに接続する選択ビット線を選択する列デコーダ１１４と、を備えている。
【００２１】
この半導体記憶装置は、更に、メモリセルアレイ１１０と同じアレイサイズで同じメモリセルを使用したリファレンス電圧発生用の２つのリファレンスメモリセルアレイ１２０ａ、１２０ｂと、リファレンスメモリセルアレイ１２０ａ、１２０ｂの出力電圧からリファレンス電圧レベルＶｒｅｆ０、Ｖｒｅｆ１を生成し、メモリセルアレイ１１０の選択データ線の電圧レベルから読み出し電圧レベルＶｍを生成し、読み出し電圧レベルとリファレンス電圧レベルとを比較して、選択メモリセルの記憶状態（抵抗状態）を判定するセンス回路１１５と、を備えている。
【００２２】
リファレンスメモリセルアレイ１２０ａは、選択メモリセルが高抵抗状態にある高抵抗メモリセルの選択データ線を流れる電流がメモリセルアレイの非選択メモリセルの抵抗状態の分布パターンに依存して最大状態となる電流状態が設定されている。一方、リファレンスメモリセルアレイ１２０ｂは、選択メモリセルが低抵抗状態にある低抵抗メモリセルの選択データ線を流れる電流がメモリセルアレイの非選択メモリセルの抵抗状態の分布パターンに依存して最小状態となる電流状態が設定されている。センス回路１１５は、これら最大状態及び最小状態の中間状態の電流と比較して、選択メモリセルの抵抗状態を検知する。
【００２３】
図１２Ａ及び図１２Ｂは、リファレンスメモリセルアレイ１２０ａ、１２０ｂに設定されるデータの１例を示す図である。図１２Ａはリファレンスメモリセルアレイ１２０ａに設定されるパターンＡを示し、図１２Ｂはリファレンスメモリセルアレイ１２０ｂに設定されるパターンＣを示している。
【００２４】
この場合、リファレンスメモリセルアレイ１２０ａが、高抵抗状態の選択メモリセルの読み出し時において選択データ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現し、第１リファレンス電流発生回路として機能する。また、リファレンスメモリセルアレイ１２０ｂが、低抵抗状態の選択メモリセルの読み出し時において選択データ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現し、第２リファレンス電流発生回路として機能する。
【００２５】
クロスポイントタイプのメモリセルアレイでは書込みデータに依存して回り込み電流の大きさが変わる。従って、選択されたデータ線を流れる電流が最大電流となると考えられる高抵抗状態の書込みパターン（パターンＡ）と最小状態となると考えられる低抵抗状態の書込みパターン（パターンＣ）とを事前に用意しておき、それらの中間状態を基準として選択メモリセルの抵抗状態を検知することで安定な読み出し動作を実現することができる。
【００２６】
しかしながら図１１の構成では、メモリセルアレイと同じ大きさのリファレンスセルアレイを複数個用意しておく必要があり、チップサイズの増大を招くという課題を有している。
【００２７】
また、別の観点として抵抗変化型素子に関係して次のような課題が考えられる。
【００２８】
特許文献２に開示されているように、抵抗変化型素子ではフォーミングと呼ばれるフィラメント形成操作を製造後少なくとも１回行うことが必要で、フォーミングの結果可逆的な抵抗変化動作が可能になる。フォーミング前の初期状態の抵抗変化型素子の抵抗値は、通常の高抵抗状態よりさらに高抵抗状態（以下、超高抵抗状態と称す）にある。そして、対象メモリセルの抵抗値をモニターしながら、その抵抗状態に応じて適宜所定のフォーミングパルスが対象メモリセルに印加される。
【００２９】
ここで、クロスポイント型記憶装置においては、フォーミングを進めてフォーミング済みのメモリセル数が増加するにつれて、初期状態に比べ抵抗値が低い状態のメモリセルが増加し、その結果回り込み電流が徐々に増加する。メモリセルの抵抗値をモニターしながら、その抵抗状態に応じて適宜所定のフォーミングパルスを印加するフォーミングを実行するためには、逐次変化する回り込み電流量を、メモリセルがフォーミングされた時の電流と区別しフォーミング判定をする必要がある。しかしながら、このような電流の区別は難しく、安定なフォーミングを実現することは困難である。
【００３０】
このとき、特許文献１に記載の技術をフォーミングに応用して、この問題を解決することも考えられる。すなわち、リファレンスメモリセルアレイの一方で全てのメモリセルがフォーミングされていない状態を実現し、他方で１つのメモリセルのみがフォーミングされていない状態を実現し、それらの中間状態を基準としてフォーミング判定をすることも考えられる。しかしながら、既に述べたようにこの方法ではチップサイズの増大という問題が生じる。
【００３１】
そこで、本発明に係るクロスポイント型不揮発性記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態の抵抗値より高い抵抗値を有する第２の抵抗状態とを電気的信号で可逆的に変化する抵抗変化型素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された所定の前記メモリセルに対し、フォーミングのためのフォーミングパルスを印加する書込み回路と、前記ビット線に電気的に接続されるセンスアンプ回路と、前記センスアンプ回路及び前記書込み回路を制御する制御回路とを備え、前記抵抗変化型素子は、形成後の初期状態において前記第２の抵抗状態の抵抗値より高い抵抗値を有する第３の抵抗状態にあり、前記フォーミングが行われると前記初期状態から前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化が可能な状態になり、前記センスアンプ回路は、前記ビット線選択器により選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給する電流源を有し、前記ビット線選択器により選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、前記制御回路は、前記所定のメモリセルが選択された状態で、前記所定のメモリセルに前記フォーミングパルスが印加される前に、前記センスアンプ回路の出力を前記第２の論理値とする所定の電流量に前記電流源のロード電流の電流量を調整した後、前記電流源に前記所定の電流量のロード電流を供給させて前記センスアンプ回路の出力が前記第１の論理値となるまで、前記書込み回路に前記所定のメモリセルに対しフォーミングパルスを印加させることを特徴とする。
【００３２】
本態様によれば、フォーミング前の状態で回り込み電流量を補填できるまで電流源の電流駆動能力を上げおき、その電流駆動能力を使って選択メモリセルのフォーミング判定を行うことで、フォーミング判定を安定化し、安定なフォーミングを実現することができる。
【００３３】
また、本発明の一態様として、前記センスアンプ回路は、前記ビット線選択器により選択されたビット線の電圧と基準の電圧とを比較し、前記ビット線選択器により選択されたビット線の電圧が前記基準の電圧より高い場合は第２の論理値を出力し、前記基準の電圧より低い場合は第１の論理値を出力する差動アンプを有してもよい。
【００３４】
また、本発明の一態様として、前記電流源は、第１のロード電流と、前記第１のロード電流より多い第２のロード電流とを選択的に切り替えて供給し、前記センスアンプ回路は、前記クロスポイントメモリセルアレイの全ての前記メモリセルがフォーミングされていない状態において、前記所定のメモリセルが選択されたとき、前記所定のメモリセルにフォーミングパルスが印加される前に、前記電流源のロード電流が前記第１のロード電流及び前記第２のロード電流の何れの場合も前記第２の論理値を出力し、前記クロスポイントメモリセルアレイの１つの前記所定のメモリセル以外の全ての前記メモリセルがフォーミングされている状態において、前記所定のメモリセルが選択されたとき、前記所定のメモリセルにフォーミングパルスが印加される前で、前記電流源のロード電流が前記第１のロード電流の場合に前記第１の論理値を出力し、前記第２のロード電流の場合に前記第２の論理値を出力してもよい。
【００３５】
また、本発明の一態様として、前記電流源は、ＭＯＳトランジスタを有し、前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に接続され、前記ゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源を備え、前記電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、前記制御回路は、前記第２のロード電流を前記電流源に供給させる場合は前記第３のロード電流を前記電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記電流源に供給させる場合は前記第１のロード電流を前記電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記可変電圧源の電圧値を調整してもよい。
【００３６】
また、本発明の一態様においては、前記抵抗変化型素子は、極性の異なる電圧が印加されることにより前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化する。
【００３７】
また、本発明の一態様として、前記メモリセルは、窒素不足の窒化シリコンで構成されるダイオード素子と前記抵抗変化型素子とが直列接続されて構成されてもよい。
【００３８】
また、本発明に係るクロスポイント型不揮発性記憶装置のフォーミング方法の一形態は、クロスポイント型不揮発性記憶装置のフォーミング方法であり、前記クロスポイント型不揮発性記憶装置は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態の抵抗値より高い抵抗値を有する第２の抵抗状態とを電気的信号で可逆的に変化する抵抗変化型素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された所定の前記メモリセルに対し、フォーミングのためのフォーミングパルスを印加する書込み回路と、前記ビット線に電気的に接続されたセンスアンプ回路とを備え、前記抵抗変化型素子は、形成後の初期状態において前記第２の抵抗状態の抵抗値より高い抵抗値を有する第３の抵抗状態にあり、前記フォーミングが行われると前記初期状態から前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化が可能な状態になり、前記センスアンプ回路は、前記ビット線選択器により選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給する電流源を有し、前記ビット線選択器により選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、前記所定のメモリセルのフォーミング方法は、前記所定のメモリセルが選択された状態で、前記所定のメモリセルに前記フォーミングパルスが印加される前に、前記センスアンプ回路の出力を前記第２の論理値とする所定の電流量に前記電流源のロード電流の電流量を調整する第１のステップと、前記第１のステップの後で、前記所定のメモリセルに前記フォーミングパルスを印加する第２のステップと、前記第２のステップの後で、前記電流源に前記所定の電流量のロード電流を供給させ、前記センスアンプ回路で前記所定のメモリセルの状態を読み出す第３のステップとを含み、前記第３のステップにおいて、前記センスアンプ回路の出力が前記第１の論理値の場合は、前記所定のメモリセルは前記フォーミングがなされたと判定し、前記所定のメモリセルのフォーミングを終了し、前記センスアンプ回路の出力が前記第２の論理値の場合は、前記所定のメモリセルは前記フォーミングがなされていないと判定し、前記第２のステップを再度実行することを特徴とする。
【００３９】
本態様によれば、安定なフォーミングを実現することができる。
【００４０】
また、本発明の一態様として、前記第３のステップにおいて、前記センスアンプ回路の出力が前記第１の論理値の場合は、前記所定のメモリセルを前記第２の抵抗状態に変化させてもよい。
【００４１】
本態様によれば、回り込み電流の増加が抑えられる。よって、第１ステップにおける電流量を調整の実施回数がより減じられるため、フォーミング時間を短縮できる。
【００４２】
また、本発明の一態様として、前記所定のメモリセルを指定するアドレスは、前記ワード線を指定するアドレスが切り替わったことを示すアドレスと、前記ビット線を指定するアドレスが切り替わったことを示すアドレスとの少なくとも何れかであってもよい。
【００４３】
また、本発明の一態様においては、前記抵抗変化型素子は、極性の異なる電圧が印加されることにより前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化する。
【００４４】
また、本発明の一態様として、前記メモリセルは、窒素不足の窒化シリコンで構成されるダイオード素子と前記抵抗変化型素子とが直列接続されて構成されてもよい。
【００４５】
また、本発明に係るクロスポイント型不揮発性記憶装置のフォーミング方法の一形態は、クロスポイント型不揮発性記憶装置のフォーミング方法であり、前記クロスポイント型不揮発性記憶装置は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態の抵抗値より高い抵抗値を有する第２の抵抗状態とを電気的信号で可逆的に変化する抵抗変化型素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された所定の前記メモリセルに対し、フォーミングのためのフォーミングパルスを印加する書込み回路とを備え、前記抵抗変化型素子は、形成後の初期状態において前記第２の抵抗状態の抵抗値より高い抵抗値を有する第３の抵抗状態にあり、前記フォーミングが行われると前記初期状態から前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化が可能な状態になり、前記所定のメモリセルのフォーミング方法は、前記所定のメモリセルに前記フォーミングパルスを印加する第１のステップと、前記第１のステップの後で、前記所定のメモリセルを前記第２の抵抗状態に変化させる第２のステップとを含むことを特徴とする。
【００４６】
本態様によれば、フォーミングされた選択メモリセルを高抵抗状態に設定しておくことで回り込み電流の増加を抑えることができる。その結果、フォーミング判定を安定化し、安定なフォーミングを実現することができる。
【００４７】
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
【００４８】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。
【００４９】
なお、本明細書では、メモリセルアレイを構成するメモリセルの個数は原理的な理解を易しくするため図示しやすい模式的なもので示しているが、さらに多数個のメモリセルに拡張してもその効果は変わるものではない。
【００５０】
また、１層のクロスポイントセルアレイについてのみ図面を用いて説明しているが、本発明は１層のクロスポイントセルアレイにのみ限定されるものではなく、２層以上のクロスポイントセルアレイについても、１層ごとのクロスポイントセルアレイに対して本発明の構成を適用すれば、同様の効果が得られる。
【００５１】
（第１の実施の形態）
［クロスポイント型不揮発性記憶装置の構成］
図１Ａは、本発明の第１の実施の形態に係るクロスポイント型不揮発性記憶装置１００の構成を示す回路図である。
【００５２】
このクロスポイント型不揮発性記憶装置１００は、第１の平面内において互いに平行に形成された複数のワード線３と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線３と立体交差するように形成された複数のビット線４と、複数のワード線３と複数のビット線４との立体交差点に設けられ、第１の抵抗状態（低抵抗状態）と第１の抵抗状態の抵抗値より高い抵抗値を有する第２の抵抗状態（高抵抗状態）とを電気的信号で可逆的に変化する抵抗変化型素子を含んで構成されたメモリセル２が行列状に配列されたメモリセルアレイ（クロスポイントメモリセルアレイ）１と、ワード線３の１本を選択するワード線選択器である行選択回路５と、ビット線４の１本を選択するビット線選択器である列選択回路６と、行選択回路５及び列選択回路６によりビット線４及びワード線３を選択することで選択された所定のメモリセル２に対し、フォーミングのためのフォーミングパルス（フォーミング用電気信号）を印加する書込み回路１５と、列選択回路６を介してビット線４に電気的に接続されたセンスアンプ回路（ＳＡ）７と、センスアンプ回路７及び書込み回路１５を制御する制御回路１８とを備える。
【００５３】
抵抗変化型素子は、形成後の初期状態において第２の抵抗状態の抵抗値より高い抵抗値を有する第３の抵抗状態（超高抵抗状態）にあり、フォーミングが行われると初期状態から第１の抵抗状態と第２の抵抗状態とを可逆的に変化が可能な状態になる。
【００５４】
センスアンプ回路７は、列選択回路６により選択されたビット線４に電流量の異なるロード電流を選択的に切り替えて供給する電流源である回り込み電流補償用ロード電流供給部８を有し、列選択回路６により選択されたビット線４に流れ込む電流量が基準の電流量より多い場合は第１の論理値として‘Ｌ’レベルを出力し、基準の電流量より少ない場合は第２の論理値として‘Ｈ’レベルを出力する。
【００５５】
制御回路１８は、所定のメモリセル２が選択された状態で、所定のメモリセル２にフォーミングパルスが印加される前に、センスアンプ回路７の出力を‘Ｈ’レベルとする所定の電流量に回り込み電流補償用ロード電流供給部８のロード電流の電流量を調整した後、回り込み電流補償用ロード電流供給部８に所定の電流量のロード電流を供給させてセンスアンプ回路７の出力が‘Ｌ’レベルとなるまで、所定のメモリセル２に対しフォーミングパルスを印加させる。
【００５６】
ここで、センスアンプ回路７は、列選択回路６により選択されたビット線４の電圧と基準の電圧（比較電圧ＲＥＦ）とを比較し、列選択回路６により選択されたビット線４の電圧が基準の電圧より高い場合は‘Ｈ’レベルを出力し、基準の電圧より低い場合は‘Ｌ’レベルを出力する差動アンプ１４を有する。
【００５７】
また、回り込み電流補償用ロード電流供給部８は、第１のロード電流と、第１のロード電流より多い第２のロード電流を選択的に切り替えて選択されたビット線４に供給する。センスアンプ回路７は、メモリセルアレイ１の全てのメモリセル２がフォーミングされていない状態において、所定のメモリセル２が選択されたとき、所定のメモリセル２にフォーミングパルスが印加される前で、回り込み電流補償用ロード電流供給部８のロード電流が第１のロード電流及び第２のロード電流の何れの場合も‘Ｈ’レベルを出力する。さらに、センスアンプ回路７は、メモリセルアレイ１の１つの所定のメモリセル２以外の全てのメモリセル２がフォーミングされている状態において、所定のメモリセル２が選択されたとき、所定のメモリセル２にフォーミングパルスが印加される前に、回り込み電流補償用ロード電流供給部８のロード電流が第１のロード電流の場合に‘Ｌ’レベルを出力し、第２のロード電流の場合に‘Ｈ’レベルを出力する。
【００５８】
また、回り込み電流補償用ロード電流供給部８は、Ｐ型ＭＯＳトランジスタ８ｂを有する。クロスポイント型不揮発性記憶装置１００は、さらに、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子に接続され、ゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源１６を備える。回り込み電流補償用ロード電流供給部８は、第１のロード電流と、第２のロード電流と、第１のロード電流と第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給する。
【００５９】
制御回路１８は、第２のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合は、第３のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合に比べＰ型ＭＯＳトランジスタ８ｂの出力電流が大きくなり、かつ、第３のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合は、第１のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合に比べＰ型ＭＯＳトランジスタ８ｂの出力電流が大きくなるように可変電圧源１６の電圧値を調整する。
【００６０】
また、抵抗変化型素子は、例えばタンタル酸化物で構成され、極性の異なる電圧が印加されることにより第１の抵抗状態と第２の抵抗状態とを可逆的に変化する。
【００６１】
また、メモリセル２は、窒素不足の窒化シリコンで構成されるダイオード素子と抵抗変化型素子とが直列接続されて構成される。
【００６２】
以下、本実施の形態に係るクロスポイント型不揮発性記憶装置１００について詳細に説明する。
【００６３】
このクロスポイント型不揮発性記憶装置１００は、メモリセルアレイ１と、行選択回路５と、列選択回路６と、センスアンプ回路７と、書込み回路１５と、可変電圧源１６及び１７と、制御回路１８とから構成される。
【００６４】
メモリセルアレイ１では、ワード線３とビット線４との交点のそれぞれに設けられたメモリセル２がマトリックス状に配列されている。
【００６５】
なお、図１Ａではメモリセルアレイ１を４×４の配列に簡単化している。また、メモリセル２の各々の配置場所に対応して、Ｍ１１からＭ４４までの行列記号でその位置を表現している。また、以降の説明において、対応する図のメモリセルアレイ１に行列記号の表記が無い場合も、図１Ａの行列記号に対応させて説明している。
【００６６】
行選択回路５は複数のワード線３のうち１本を選択制御し、列選択回路６は複数のビット線４のうち１本を選択制御する。
【００６７】
センスアンプ回路７は、列選択回路６で選択されるビット線に流れる電流量の大小に応じて、論理的な値であるデータ“１”及びデータ“０”のいずれかを判定信号ＳＯとして出力する。センスアンプ回路７では、回り込み電流補償用ロード電流供給部８、リード電流検知用ロード電流供給部９、データ“０”ベリファイ用ロード電流供給部１０、及びデータ“１”ベリファイ用ロード電流供給部１１が並列に接続されている。この４つのロード電流供給部はクランプ用Ｎ型ＭＯＳトランジスタ（ビット線クランプトランジスタ）１２を介して列選択回路６につながっており、また差動アンプ１４の一方の入力端子とつながっている。
【００６８】
回り込み電流補償用ロード電流供給部８は、直列に接続されたＰ型ＭＯＳトランジスタ８ａ及びＰ型ＭＯＳトランジスタ８ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ８ａのゲートには、回り込み電流補償用ロード電流供給部８の選択、非選択を指示する選択信号ＮＳが供給されている。一方、Ｐ型ＭＯＳトランジスタ８ｂのゲートには、その電圧値で回り込み電流補償用ロード電流供給部８の電流出力量を調整可能にすべくロード電流制御電圧ＬＡ（Ｍ）（Ｍは自然数）が供給されている。
【００６９】
リード電流検知用ロード電流供給部９は、直列に接続されたＰ型ＭＯＳトランジスタ９ａ及びＰ型ＭＯＳトランジスタ９ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ９ａのゲートには、リード電流検知用ロード電流供給部９の選択、非選択を指示する選択信号Ｎ０１が供給されている。一方、Ｐ型ＭＯＳトランジスタ９ｂのゲートには、その電圧値でリード電流検知用ロード電流供給部９の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）（Ｎは自然数）が供給されている。
【００７０】
データ“０”ベリファイ用ロード電流供給部１０は、直列に接続されたＰ型ＭＯＳトランジスタ１０ａ及びＰ型ＭＯＳトランジスタ１０ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ１０ａのゲートには、データ“０”ベリファイ用ロード電流供給部１０の選択、非選択を指示する選択信号Ｎ０が供給されている。一方、Ｐ型ＭＯＳトランジスタ１０ｂのゲートには、その電圧値でデータ“０”ベリファイ用ロード電流供給部１０の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）が供給されている。
【００７１】
データ“１”ベリファイ用ロード電流供給部１１は、直列に接続されたＰ型ＭＯＳトランジスタ１１ａ及びＰ型ＭＯＳトランジスタ１１ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ１１ａのゲートには、データ“１”ベリファイ用ロード電流供給部１１の選択、非選択を指示する選択信号Ｎ１が供給されている。一方、Ｐ型ＭＯＳトランジスタ１１ｂのゲートには、その電圧値でデータ“１”ベリファイ用ロード電流供給部１１の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）が供給されている。
【００７２】
クランプ電圧制御回路１３は、その出力がクランプ用Ｎ型ＭＯＳトランジスタ１２のゲートに接続されており、読み出し動作において列選択回路６で選択されるビット線の電圧を所定電圧以下に抑える働きをする。
【００７３】
差動アンプ１４は、２つの入力端子を備え、４つのロード電流供給部とクランプ用Ｎ型ＭＯＳトランジスタ１２との接点ＳＥＮを第１の入力とし、所定の電圧に設定された比較電圧ＲＥＦを第２の入力とし、その出力をＳＯとしている。差動アンプ１４の出力ＳＯは、センスアンプ回路７の出力となる。
【００７４】
書込み回路１５は、列選択回路６に接続され、書込み時に書込みパルスを供給する。
【００７５】
可変電圧源１６は、制御回路１８で指示される所定のロード電流制御電圧ＬＡ（Ｍ）を出力する。
【００７６】
可変電圧源１７は、制御回路１８で指示される所定のロード電流制御電圧ＬＢ（Ｎ）を出力する。
【００７７】
制御回路１８は、差動アンプ１４の出力ＳＯに基づいて可変電圧源１６及び１７を制御し、出力電圧の選択指示を行う。
【００７８】
図１Ｂ及び図１Ｃは可変電圧源１６及び１７の構成の一例を示す回路図である。
【００７９】
図１Ｂに示すように、可変電圧源１６では、６個の固定抵抗素子１９が電源部とグランド部との間で直列接続されている。可変電圧源１６は、各接点ＬＡ（１）、ＬＡ（２）、ＬＡ（３）、ＬＡ（４）、ＬＡ（５）、ＬＡ（６）、ＬＡ（７）の一箇所をロード電流制御電圧選択スイッチ２０で選択し、ロード電流制御電圧ＬＡ（Ｍ）として出力する。
【００８０】
また、図１Ｃに示すように、可変電圧源１７は、６個の固定抵抗素子１９が電源部とグランド部との間で直列接続されている。可変電圧源１７は、各接点ＬＢ（１）、ＬＢ（２）、ＬＢ（３）、ＬＢ（４）、ＬＢ（５）、ＬＢ（６）、ＬＢ（７）の一箇所をロード電流制御電圧選択スイッチ２０で選択し、ロード電流制御電圧ＬＢ（Ｎ）として出力する。
【００８１】
なお、可変電圧源１６及び１７は、固定抵抗素子１９の直列接続で構成され、等分割電圧を供給する構成が示されているが、電圧分割に重み付け分割をして供給する構成であってもよい。また固定抵抗素子１９の代わりにトランジスタが用いられてもよい。また、一般的に知られているその他の可変電圧供給手段の構成であっても良い。
【００８２】
図２Ａは、メモリセル２の構成を示す回路図である。
【００８３】
メモリセル２では、抵抗変化型素子２ａとダイオード素子２ｂとが直列に接続されている。
【００８４】
図２Ｂはメモリセル２の断面構造の一例を示す断面図である。
【００８５】
メモリセル２は、抵抗変化型素子２ａとダイオード素子２ｂとの積層体から構成されている。
【００８６】
ダイオード素子２ｂは、半導体層２３を第１電極２２と第２電極２４で挟んだＭＳＭ構造で形成され、抵抗変化型素子２ａはダイオード素子２ｂの第２電極２４を下部電極として共有し、その上に低濃度酸素層２５、高濃度酸素層２６、及び上部電極としての第３電極２７が形成された構造を有している。抵抗変化型素子２ａ及びダイオード素子２ｂは、絶縁層２９で覆われている。
【００８７】
第１電極２２は、第１ビア２１を介してワード線３に接続され、第３電極２７は第２ビア２８を介してビット線４に接続される。
【００８８】
半導体層２３の材料には、窒素不足型シリコン窒化物（ＳｉＮｘ）が用いられる。ここで、窒素不足型シリコン窒化物とは、化学量論的組成のシリコン窒化物であるＳｉ３Ｎ４よりも窒素含有率が小さいシリコン窒化物を指し、半導体的な特性を示す。
【００８９】
第１電極２２及び第２電極２４の材料には、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）またはＷ（タングステン）を用いることができるが、ここでは膜厚５０ｎｍのＴａＮを用いている。
【００９０】
第３電極２７の材料には、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）のいずれか、もしくはこれらの合金を用いることができるが、ここでは膜厚５０ｎｍのＩｒを用いている。
【００９１】
低濃度酸素層２５及び高濃度酸素層２６は、抵抗変化層として作用し、抵抗変化型素子２ａにおける抵抗変化は、この抵抗変化層の抵抗変化によって起こる。
【００９２】
低濃度酸素層２５には、化学量論的組成を有する酸化物と比較して原子比で酸素の含有量が少ない酸化物である酸素不足型の膜が用いられる。ここではタンタル酸化物を用いている。タンタルの場合、最も安定した化学量論的組成の酸化物はＴａ２Ｏ５であり、低濃度酸素層２５の好適な組成の範囲はＴａＯｘ（０＜ｘ＜２．５）であり、膜厚の範囲は３０ｎｍ以上１００ｎｍ以下である。高濃度酸素層２６の好適な組成の範囲はＴａＯｙ（ｘ＜ｙ）であり、膜厚の範囲は１ｎｍ以上１０ｎｍ以下である。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘの化学式のｘの値及びＴａＯｙの化学式のｙの値を調整することができる。
【００９３】
なお、メモリセルの構成は、図２Ｂの構成に限定されるものではなく、図２Ａの等価回路を実現できる構成であれば他の構成でもよい。
【００９４】
図２Ｃは、メモリセル２の抵抗変化のＶＩカーブを示す図である。
【００９５】
図２Ｃでは、ビット線４を基準にしてワード線３が高電圧となる電圧方向が負電圧側で、ワード線３を基準にしてビット線４が高電圧となる電圧方向が正電圧側に対応している。そして、メモリセル２は、Ｃ点からＡ点の間の負電圧領域で高抵抗状態から低抵抗状態に遷移し、反対にＤ点からＢ点を超える正電圧領域で低抵抗状態から高抵抗状態に遷移する双方向の抵抗変化動作をする。言い換えると、低抵抗化（ＬＲ化）の負電圧印加で高抵抗状態から低抵抗状態に遷移し、高抵抗化（ＨＲ化）の正電圧印加で低抵抗状態から高抵抗状態に遷移する。なお、Ｃ点とＤ点の間で見える、電流がほぼ流れないオフ領域がダイオード素子２ｂの非線形特性によるものである。
【００９６】
［抵抗変化型素子のフォーミング特性］
ところで、図２Ｃに示す可逆的な抵抗変化動作は、メモリセル２を形成後フォーミングとよぶ操作を行う事で開始できる。例えば特許文献２に記載されているフォーミング操作の一例を説明する。
【００９７】
図３Ａは、測定に用いられた評価用素子の構成を示す回路図である。
【００９８】
図３Ａの評価用素子では、図２Ｂと同じ構造の抵抗変化型素子２ａと１．５ｋΩの固定抵抗素子とが直列に接続されている。
【００９９】
図３Ｂは、図３Ａの３つの評価用素子に対しフォーミングパルスを印加したときの、抵抗値の推移を３評価用素子分示す図である。図３Ｂでは、フォーミング用の正電圧パルス（パルス幅＝１μｓ）を印加してフォーミングを試みたときの、抵抗変化型素子２ａの抵抗値とフォーミングパルスの累積パルス印加時間との関係をプロットしている。
【０１００】
図３Ｂに示されるように、評価用素子によって累積パルス印加時間は異なるが、評価用素子は数十ＭΩの超高抵抗状態から数十ｋΩ台の高抵抗状態に突然低下している。この低下した抵抗状態がフォーミングのなされた状態に対応する。この評価結果からもわかるように、抵抗変化型素子によってフォーミングが完了するパルス印加回数が異なる。しかし、その抵抗値が初期状態に比べ大きく低下した状態を捉えそこでフォーミングを終了すれば、無駄が無く、良好なフォーミングを行うことができる。
【０１０１】
［クロスポイント型不揮発性記憶装置のフォーミング方法］
図３Ｂのようなフォーミング特性を有する抵抗変化型素子で構成されたクロスポイント型不揮発性記憶装置１００についてのフォーミング方法を説明する。
【０１０２】
図４（ａ）はフォーミングの流れを示すフローチャートである。
【０１０３】
所定のメモリセル２のフォーミング方法は、所定のメモリセル２が選択された状態で、所定のメモリセル２にフォーミングパルスが印加される前に、センスアンプ回路７の出力を’Ｈ‘レベルとする所定の電流量に回り込み電流補償用ロード電流供給部８のロード電流の電流量を調整する第１のステップ（ステップＳ１及びＳ１ａ）と、第１のステップの後で、所定のメモリセル２にフォーミングパルスを印加する第２のステップ（ステップＳ２ａ）と、回り込み電流補償用ロード電流供給部８に所定の電流量のロード電流を供給させ、センスアンプ回路７で所定のメモリセル２の状態を読み出す第３のステップ（ステップＳ２）とを含む。
【０１０４】
第３のステップにおいて、センスアンプ回路７の出力が‘Ｌ’レベルの場合（ステップＳ２でＹ）は、所定のメモリセル２はフォーミングがなされたと判定し、所定のメモリセル２のフォーミングを終了し、センスアンプ回路７の出力が‘Ｈ’レベルの場合（ステップＳ２でＮ）は、所定のメモリセル２はフォーミングがなされていないと判定し、第２のステップを再度実行する。
【０１０５】
以下、本実施の形態に係るクロスポイント型不揮発性記憶装置１００のフォーミング方法について詳細に説明する。
【０１０６】
まず、フォーミング領域を決め先頭アドレスを指定する。
【０１０７】
そして、その先頭アドレスで指定される、まだフォーミングパルスが印加されていないメモリセル２の情報をセンスアンプ回路７で読み出す。読み出した情報をセンスアンプ回路７が判定（センスアンプキャリブレーション判定を実行）し、センスアンプ回路７の判定結果によってセンスアンプ回路７のセンスアンプキャリブレーション（ＳＡキャリブレーション）が必要か否かの判定を実行する（ステップＳ１）。
【０１０８】
センスアンプキャリブレーションが必要と判定された場合（ステップＳ１でＹ）は、ＳＡキャリブレーションつまりセンスアンプ回路７からメモリセルアレイ１への電流出力量の変更を実行し（ステップＳ１ａ）、再度ＳＡキャリブレーション判定を実行する（ステップＳ１）。そしてＳＡキャリブレーションが不要と判定されるまで、または事前に指定の所定回数分のＳＡキャリブレーションが行われるまで同様の処理を繰り返す。
【０１０９】
次に、指定される先頭アドレスのメモリセル２の情報をセンスアンプ回路７で読み出す。そして、センスアンプ回路７の出力ＳＯの結果に応じて分岐判断を行い、フォーミングパルスの印加されたメモリセル２が可逆的な抵抗変化動作が可能な状態か判断する（ステップＳ２）。具体的には、ＳＡキャリブレーションの判定で決定された電流出力量でメモリセルアレイ１に電流印加を行った状態で、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルから‘Ｌ’レベルに変更されたか判断する。
【０１１０】
センスアンプ回路７の出力ＳＯが‘Ｌ’レベルの場合（ステップＳ２でＹ）、指定される先頭アドレスのメモリセル２は可逆的な抵抗変化動作が可能な状態つまり所定の抵抗状態に対してより低い抵抗状態にあると判断し、フォーミングパルス印加を終了して次の処理に移る。一方、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルの場合（ステップＳ２でＮ）、指定されるメモリセル２は所定の抵抗状態に対して、より高い抵抗状態にあると判断し、フォーミングパルスを印加する（ステップＳ２ａ）。そしてセンスアンプ回路７の出力が‘Ｌ’レベルとなるまで、または事前に指定の所定回数分のフォーミングパルスの印加が行われるまで同様の処理を繰り返す。
【０１１１】
次に、ステップＳ２の処理が行われたメモリセル２を示す先頭アドレスが、フォーミング領域の最終アドレスか否かを判定する（ステップＳ３）。最終アドレスで無い場合（ステップＳ３でＮ）は、１アドレス進め（ステップＳ３ａ）、再度ステップＳ１より同様の処理を実行する。最終アドレスの場合（ステップＳ３でＹ）はフォーミング終了とする。
【０１１２】
図４（ｂ）は、ステップＳ１及びＳ１ａにおけるＳＡキャリブレーションの判定及びＳＡキャリブレーションの具体的な処理を示すフローチャートである。図１Ａ、図１Ｂに示すセンスアンプ回路７を参照しながら説明する。
【０１１３】
まず、Ｍ＝１として回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲートに、開始電圧ＬＡ（１）が与えられる（ステップＳ１１）。この開始電圧ＬＡ（１）が与えられた状態でＰ型ＭＯＳトランジスタ８ｂの駆動電流は十分少ない状態が望ましく、本実施の形態では開始電圧ＬＡ（１）は電源電圧と同じ電圧としている。
【０１１４】
このとき、Ｐ型ＭＯＳトランジスタ８ａのゲートの入力信号であるＮＳとしては、回り込み電流補償用ロード電流供給部８の選択状態に対応する‘Ｌ’レベルが与えられている。一方、リード電流検知用ロード電流供給部９、データ“０”ベリファイ用ロード電流供給部１０、データ“１”ベリファイ用ロード電流供給部１１の各々の選択、非選択を制御する選択信号Ｎ０１、Ｎ０、Ｎ１としては非選択を指示する‘Ｈ’レベルが与えられている。
【０１１５】
次に、この状態で、先頭アドレスで指定されるフォーミングがまだ未実行のメモリセル２の情報をセンスアンプ回路７で読み出す（ステップＳ１２）。具体的に、センスアンプ回路７の出力ＳＯのレベルを読み出す。
【０１１６】
次に、センスアンプ回路７の出力ＳＯが‘Ｌ’レベルか否かを判定する（ステップＳ１３）。出力ＳＯが‘Ｌ’レベルの場合（ステップＳ１３でＹ）は、Ｐ型ＭＯＳトランジスタ８ｂの駆動電流に対して、相対的にメモリセルアレイ１に流れる電流が多い状態を示しており、ＳＡキャリブレーションが必要と判定する。言い換えると、メモリセルアレイ１に流れ込む電流量が基準の電流量より大きいため、メモリセルアレイ１に印加される電圧が比較電圧ＲＥＦに達しておらず、ＳＡキャリブレーションが必要と判定する。
【０１１７】
このとき、比較電圧ＲＥＦは、例えばメモリセルアレイ１の全てのメモリセル２が初期状態（超高抵抗状態）と高抵抗状態との間の抵抗状態にある状態で、メモリセルアレイ１に基準の電流量を流したときに発生する電圧とされる。
【０１１８】
ＳＡキャリブレーションが必要と判定するとＭ値を加算し、電圧ＬＡ（２）をＰ型ＭＯＳトランジスタ８ｂのゲートに与え（ステップＳ１ａ）、再度そのメモリセル２の情報をセンスアンプ回路７で読み出す（ステップＳ１２）。そして、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルと判定されるまでＭ値をさらに加算し、または事前に指定の所定回数分のＳＡキャリブレーションが行われるまで同様の処理を繰り返す。
【０１１９】
このＭ値を加算して指定される電圧ＬＡ（Ｍ＋１）は、電圧ＬＡ（Ｍ）より差分電圧△ＬＡ（Ｍ）ほど下げた電圧に対応する。また、最大電圧状態の電圧（本実施形態では電圧ＬＡ（７））は、一つのメモリセル２を残して全てのメモリセル２がフォーミングされた状態において、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルとなるような電圧値にしておくことが必要であるが、必ずしも最大値をこの状態に対応させる必要はなく、各種ばらつきや余裕を考慮して例えば電圧ＬＡ（６）をこの状態に対応させておいても良い。
【０１２０】
センスアンプ回路７の出力ＳＯが‘Ｈ’レベルの場合（ステップＳ１３でＮ）は、Ｐ型ＭＯＳトランジスタ８ｂの駆動電流に対して、相対的にメモリセルアレイ１に流れる電流が少ない状態を示しており、ＳＡキャリブレーションは必要ないと判定する。言い換えると、メモリセルアレイ１に流れ込む電流量が基準の電流量より小さく、メモリセルアレイ１に印加される電圧が比較電圧ＲＥＦに達しており、ＳＡキャリブレーションが必要でないと判定する。この場合、センスアンプ回路７は、フォーミングがまだ未実行のメモリセル２に対して良好なフォーミング判定が行われ、メモリセルアレイ１に印加される電圧が下がったときに、その出力ＳＯのレベルが‘Ｈ’レベルに変更可能な状態となる。
【０１２１】
次に、図面を用いてフォーミング及びセンスアンプキャリブレーションの動作を詳細に説明する。
【０１２２】
図５は、図１Ａで説明した４×４のメモリセルアレイ１のフォーミング過程を示す図である。
【０１２３】
なお、図５は図１Ａのメモリセルアレイ１に対応しており、図５の縦方向がビット線方向、横方向がワード線方向を示している。また、図示は省略しているが、図５の各メモリセル２の配置位置は、図１Ａのメモリセルアレイ１に示すＭ１１〜Ｍ４４の配置位置に対応している。また、図５の白丸がフォーミング前の状態（未フォーミング状態）にあるメモリセル２を、黒丸がフォーミング後の状態（フォーミング状態）にあるメモリセル２を、斜線付き白丸がセンスアンプキャリブレーションの実行される選択状態にあるメモリセル２を示している。
【０１２４】
まず、未フォーミング状態のメモリセル２のうちのメモリセルＭ１１を最初の対象メモリセル（選択メモリセル）とする。そして、対象メモリセルが可逆的な抵抗変化動作が可能な状態にあるか否かを判断するためのセンスアンプ回路７からメモリセルアレイ１への電流出力量を決定するため、センスアンプキャリブレーションを実行する（ステップＳ１−１）。
【０１２５】
引き続き、メモリセルＭ１１にフォーミングパルスを印加した後、ステップＳ１−１でセンスアンプキャリブレーションが実行されたセンスアンプ回路７でメモリセルＭ１１のフォーミング処理の適切性を判断する（ステップＳ２−１）。
【０１２６】
次に、メモリセルＭ１２を読み出し対象のメモリセルとして、対象メモリセルが可逆的な抵抗変化動作が可能な状態にあるか否かを判断するためのセンスアンプ回路７からメモリセルアレイ１への電流出力量を決定するため、センスアンプキャリブレーションを実行する（ステップＳ１−２）。
【０１２７】
引き続き、メモリセルＭ１２にフォーミングパルスを印加した後、ステップＳ１−２でセンスアンプキャリブレーションが実行されたセンスアンプ回路７でメモリセルＭ１２のフォーミング処理の適切性を判断する（ステップＳ２−２）。
【０１２８】
以降も同様にフォーミング対象のメモリセル２を対象メモリセルとしてセンスアンプキャリブレーションを実行し（ステップＳ１−３〜Ｓ１−１６）、引き続きそのメモリセル２をフォーミング処理する過程をフォーミング対象のメモリセル２の全てに対し、繰返し実行する（ステップＳ２−３〜Ｓ２−１６）ことでフォーミングを完了する。
【０１２９】
次に、図５で示したフォーミングフローにより安定なフォーミングが実現可能となる動作原理について説明する。
【０１３０】
図６及び図７は、フォーミングの進行（フォーミング後のメモリセル２の増加）に伴いメモリセルアレイ１の等価回路図が変化する様子を示す図である。
【０１３１】
なお、図６及び図７では、左側に選択メモリセル（センスアンプキャリブレーションが実行されてフォーミングが行われるメモリセル）がフォーミング前の状態を示し、右側に選択メモリセルがフォーミング後の状態を示している。
【０１３２】
なお、図６は図５で説明したフォーミングフローのステップＳ２−１からステップＳ２−４についてフォーミング前のメモリセル２とフォーミング後のメモリセル２との接続関係を示すものである。図７は同様に、図５で説明したフォーミングフローの最終部であるステップＳ２−１３からステップＳ２−１６についてフォーミング前のメモリセル２とフォーミング後のメモリセル２との接続関係を示すものである。
【０１３３】
また、図６及び図７の白丸がフォーミング前の状態（未フォーミング状態）にあるメモリセル２を、黒丸がフォーミング後の状態にあるメモリセル２を、斜線付き白丸がセンスアンプキャリブレーションの実行される選択状態にあるメモリセル２を示している。
【０１３４】
まず、メモリセルアレイ１の等価回路について、図６のＳ２−１で示す全てのメモリセル２がフォーミング前の状態にあるときの回路図を例に説明する。
【０１３５】
メモリセルアレイ１の読み出し動作、書込み動作、フォーミング動作は、選択するビット線と選択するワード線との間に所定の電圧差を与え、その交点にある選択メモリセルの両端に所定の電圧を印加することで行われる。図６のＳ２−１の場合、選択メモリセルはメモリセルＭ１１であり、選択ビット線と選択ワード線とでメモリセルＭ１１が指定された状態となる。
【０１３６】
ところで、クロスポイント型不揮発性記憶装置では、選択メモリセルを介した電流経路以外に、選択メモリセル以外の非選択メモリセルを介した電流経路、即ち回りこみ電流経路も形成される。
【０１３７】
このとき、選択メモリセルＭ１１が属する選択ビット線上の非選択メモリセルＭ２１の一方の端子は選択ビット線に接続され、他方の端子は非選択ワード線に接続され、さらにこの非選択ワード線上の非選択メモリセルＭ２２、Ｍ２３、Ｍ２４の一方の端子に接続される。非選択メモリセルＭ２２、Ｍ２３、Ｍ２４の他方の端子は各々の非選択ビット線に接続され、さらにこの非選択ビット線上の非選択メモリセルＭ１２、Ｍ１３、Ｍ１４の一方の端子に接続される。非選択メモリセルＭ１２、Ｍ１３、Ｍ１４の他方の端子は選択ワード線に接続される。従って、非選択メモリセルＭ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１２、Ｍ１３、Ｍ１４を介して選択ビット線と選択ワード線とを接続する電流経路が形成される。
【０１３８】
同様に、選択メモリセルＭ１１が属する選択ビット線上の非選択メモリセルＭ３１の一方の端子は選択ビット線に接続され、他方の端子は非選択ワード線に接続され、さらにこの非選択ワード線上の非選択メモリセルＭ３２、Ｍ３３、Ｍ３４の一方の端子に接続される。非選択メモリセルＭ３２、Ｍ３３、Ｍ３４の他方の端子は各々の非選択ビット線に接続され、さらにこの非選択ビット線上の非選択メモリセルＭ１２、Ｍ１３、Ｍ１４の一方の端子に接続される。非選択メモリセルＭ１２、Ｍ１３、Ｍ１４の他方の端子は選択ワード線に接続される。従って、非選択メモリセルＭ３１、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ１２、Ｍ１３、Ｍ１４を介して選択ビット線と選択ワード線とを接続する電流経路が形成される。
【０１３９】
同様に、選択メモリセルＭ１１が属する選択ビット線上の非選択メモリセルＭ４１の一方の端子は選択ビット線に接続され、他方の端子は非選択ワード線に接続され、さらにこの非選択ワード線上の非選択メモリセルＭ４２、Ｍ４３、Ｍ４４の一方の端子に接続される。非選択メモリセルＭ４２、Ｍ４３、Ｍ４４の他方の端子は各々の非選択ビット線に接続され、さらにこの非選択ビット線上の非選択メモリセルＭ１２、Ｍ１３、Ｍ１４の一方の端子に接続される。非選択メモリセルＭ１２、Ｍ１３、Ｍ１４の他方の端子は選択ワード線に接続される。従って、非選択メモリセルＭ４１、Ｍ４２、Ｍ４３、Ｍ４４、Ｍ１２、Ｍ１３、Ｍ１４を介して選択ビット線と選択ワード線とを接続する電流経路が形成される。
【０１４０】
以上のように非選択メモリセルを介した回り込み電流経路は、選択ビット線上の非選択メモリセル（図６のＳ２−１では３個の非選択メモリセル）と、選択ワード線上の非選択メモリセル（図６のＳ２−１では３個の非選択メモリセル）と、その両者の中間に位置するそれらの積の個数（図６のＳ２−１では３個×３個＝９個）の非選択メモリセルとが直列３段つながった経路で表される。そのため非選択メモリセルのそれぞれの抵抗値の状態に依存して回り込み電流の大きさが決まることがわかる。
【０１４１】
なおＭ行Ｎ列のメモリセルアレイ１の場合、非選択メモリセルで構成される直列３段の非選択メモリセルで形成される回り込み電流経路の内、上段部はＭ−１個の非選択メモリセルで、下段部はＮ−１個の非選択メモリセルで、中段部は（Ｍ−１）×（Ｎ−１）個の非選択メモリセルで表すことができる。
【０１４２】
次に、フォーミングの進行に伴い回り込み電流が増加する様子を図６及び図７を用いて説明する。
【０１４３】
図６のステップＳ２−１において、メモリセルＭ１１のフォーミング前の状態では何れのメモリセルもまだフォーミングされていない。フォーミング前のメモリセルの抵抗値は非常に高抵抗状態にあり、この状態では回り込み電流は殆ど生じない。
【０１４４】
次に、ステップＳ２−１において、メモリセルＭ１１のフォーミング後の状態でも選択メモリセルＭ１１以外はフォーミングされていないため回り込み電流は殆ど生じない。
【０１４５】
次に、ステップＳ２−２において、フォーミング対象の選択メモリセルがメモリセルＭ１２に変わる。ステップＳ２−２において、メモリセルＭ１２のフォーミング前の状態ではステップＳ２−１でフォーミングされたメモリセルＭ１１を介した回り込み電流経路が存在する。しかし、直列３段の回り込み電流経路の先頭段である非選択メモリセルＭ２２、Ｍ３２、Ｍ４２は何れもフォーミングされていないため、これらの非選択メモリセルにより回り込み電流経路は遮断され、回り込み電流は殆ど増加しない。
【０１４６】
次に、ステップＳ２−２において、メモリセルＭ１２のフォーミング後の状態でも、直列３段の回り込み電流経路の先頭段で回り込み電流経路は遮断されているので、回り込み電流は殆ど増加しない。
【０１４７】
次に、ステップＳ２−３やステップＳ２−４において、フォーミングされたメモリセルの個数が順次増えていくが、直列３段の回り込み電流経路の先頭段で回り込み電流経路は遮断されているので、回り込み電流は殆ど増加しない。
【０１４８】
次に、ステップ２−１３からステップ２−１６において、ステップＳ２−１やステップＳ２−４に比べて回り込み電流経路におけるフォーミング済みのメモリセルの数が増加し、直列３段の回り込み電流経路の先頭段で回り込み電流経路が遮断されなくなる。
【０１４９】
ここで、フォーミングされたメモリセル数が少ない場合と多い場合について回り込み電流を比較してみる。
【０１５０】
例えば図６のステップＳ２−１において、フォーミング対象のメモリセルＭ１１以外のメモリセルはフォーミングされておらず、回り込み電流は、選択メモリセルのフォーミング前とフォーミング後とで同じである。同様に、例えば図７のステップＳ２−１６においても、回り込み電流の大きさは最大状態に増加しているが、選択メモリセルのフォーミング前とフォーミング後とで回り込み電流量は変わらない。このことは、フォーミングされたメモリセル数が増加するに従い回り込み電流は増加するが、フォーミング対象の選択メモリセルのフォーミング前後では回り込み電流は変わらないことを示している。
【０１５１】
選択ビット線から選択ワード線に流れるビット線電流ＩＢＬは、選択メモリセルそのものに流れる電流をＩｃｅｌｌとし、非選択メモリセルを介して流れる回り込み電流の総量をＩｓｎｅａｋ（Ｎ）としてそれらの和で表される。そして、フォーミング前の選択メモリセルは非常に高い抵抗状態にあるため、フォーミング前の選択メモリセルをアクセスしたとき選択ビット線に流れる電流は、
ＩＢＬ（フォーミング前）＝Ｉｓｎｅａｋ（Ｎ）・・・式１
と表される。
【０１５２】
一方、フォーミング後はフォーミング対象の選択メモリセルには一定以上のメモリセル電流Ｉｃｅｌｌが流れる状態に変化しているため、フォーミング後の選択メモリセルをアクセスしたとき選択ビット線に流れる電流は、
ＩＢＬ（フォーミング後）＝Ｉｃｅｌｌ＋Ｉｓｎｅａｋ（Ｎ）・・・式２
と表される。
【０１５３】
ここで、回り込み電流Ｉｓｎｅａｋ（Ｎ）は、フォーミング済みのメモリセル数Ｎに依存して変わるが、選択メモリセルのフォーミングの前後で変わらない。従って、式１より、フォーミング対象の選択メモリセルのフォーミング前にビット線電流ＩＢＬ（フォーミング前）を測定することでその時点の回り込み電流が測定できる。そして、式２より、測定された電流量をオフセット成分として、フォーミング後のビット線電流ＩＢＬ（フォーミング後）からオフセット成分を差し引いて得られる値が予め決めておいた所定値以上になってメモリセル電流が十分に増加したか否かで選択メモリセルのフォーミングが出来たか否かが判断できる。
【０１５４】
図８Ａは、図５のステップＳ１−１において、メモリセルＭ１１のフォーミングを判断するためのセンスアンプキャリブレーションが行われた後の回路構成を示す図である。なお、図８Ａにおいて、説明の中で不要な回路は記載を省略している。
【０１５５】
図８Ａにおいて、センスアンプ回路７は、回り込み電流補償用ロード電流供給部８からクランプ用Ｎ型ＭＯＳトランジスタ１２を介して、メモリセルアレイ１の選択ビット線に電流を供給している。これにより、選択メモリセルＭ１１の対極にあたる選択ワード線から、行選択回路５の選択スイッチ５ａを介してグランドに電流が流れ出す。このとき、回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲートには複数通りの電圧値が順に印加されるが、ここではセンスアンプキャリブレーションが終了した時点のロード電流制御電圧ＬＡ（２）を示している。つまり、センスアンプ回路７の出力ＳＯを‘Ｈ’レベルとするロード電流制御電圧ＬＡ（Ｍ）を示している。また、図示していないリード電流検知用ロード電流供給部９のＰ型ＭＯＳトランジスタ９ａのゲートＮ０１、データ“０”ベリファイ用ロード電流供給部１０のＰ型ＭＯＳトランジスタ１０ａのゲートＮ０、データ“１”ベリファイ用ロード電流供給部１１のＰ型ＭＯＳトランジスタ１１ａのゲートＮ１には各々電源電圧レベルが入力され各々のトランジスタはオフしている。
【０１５６】
このとき、メモリセルアレイ１は、図６のステップＳ１−１の状態、つまり全てメモリセル２がフォーミングされていない状態である。この状態でも、選択メモリセルＭ１１以外にも僅かながら回り込み電流経路としてメモリセルＭ２１、Ｍ３１、Ｍ４１から選択ワード線に向かって回り込み電流Ｉｓｎｅａｋ（１）が流れる。
【０１５７】
図８Ａの構成となるまでのセンスアンプキャリブレーションの動作を、図８Ｂのタイミング図を用いて説明する。なお、図８Ｂの横軸はセンスアンプキャリブレーションのステップを示しおり、図８ＢではステップＣ１からステップＣ７までの７段階のステップを示している。
【０１５８】
まず、ステップＣ１では、回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲートにはロード電流制御電圧ＬＡ（１）として電源電圧が印加される。このとき、センスアンプ回路７のロードトランジスタであるＰ型ＭＯＳトランジスタ８ｂはオフ状態で、メモリセルアレイ１に僅かに流れる回り込み電流Ｉｓｎｅａｋ（１）によりビット線電圧は低下し、センスアンプ回路７の出力ＳＯは‘Ｌ’レベルである。
【０１５９】
次に、ステップＣ２では、回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲートにはロード電流制御電圧ＬＡ（２）が印加され、所定の電流量でＰ型ＭＯＳトランジスタ８ｂが駆動される。このとき、センスアンプ回路７のロードトランジスタであるＰ型ＭＯＳトランジスタ８ｂは回り込み電流Ｉｓｎｅａｋ（１）相当またはそれより若干多い電流で駆動される。するとビット線の電圧降下は阻止され、センスアンプ回路７の出力ＳＯは‘Ｈ’レベルとなる。この状態は回り込み電流Ｉｓｎｅａｋ（１）相当の電流を補填された状態となる。この状態が、センスアンプキャリブレーションが完了した状態に対応する。
【０１６０】
次に、ロード電流制御電圧ＬＡ（２）が印加された状態で選択メモリセルＭ１１に対しフォーミングパルスを印加し、メモリセルＭ１１を選択メモリセルとしてフォーミングが適切に行われたか否かを判定する。具体的には、センスアンプ回路７の出力ＳＯが‘Ｌ’レベルとなったか否かを判定する。図６で説明したように回り込み電流経路の電流Ｉｓｎｅａｋ（１）はフォーミング前後で変化しないので、センスアンプ回路７の出力ＳＯが‘Ｌ’レベルに変われば、メモリセルＭ１１がより抵抗の低い状態に遷移したことになりフォーミングされたと判断することができる。センスアンプ回路７の出力ＳＯが‘Ｈ’レベルのままであれば、メモリセルＭ１１はフォーミングされていないと判断し、再度フォーミングパルスを印加し、同じ工程を繰り返す。
【０１６１】
図８Ｃは、図５のステップＳ１−１６において、メモリセルＭ４４のフォーミングを判断するためのセンスアンプキャリブレーションが行われた後の回路構成を示す図である。
【０１６２】
図８Ｃにおいて、センスアンプ回路７は、回り込み電流補償用ロード電流供給部８からクランプ用Ｎ型ＭＯＳトランジスタ１２を介して、メモリセルアレイ１の選択ビット線に電流が供給している。これにより、選択メモリセルＭ４４の対極にあたる選択ワード線から、行選択回路５の選択スイッチ５ａを介してグランドに電流が流れ出す。このとき、回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲートには複数通りの電圧値が順に印加されるが、ここではセンスアンプキャリブレーションが終了した時点のロード電流制御電圧ＬＡ（６）を示している。つまり、センスアンプ回路７の出力ＳＯを‘Ｈ’レベルとするロード電流制御電圧ＬＡ（Ｍ）を示している。また、図示していないリード電流検知用ロード電流供給部９のＰ型ＭＯＳトランジスタ９ａのゲートＮ０１、データ“０”ベリファイ用ロード電流供給部１０のＰ型ＭＯＳトランジスタ１０ａのゲートＮ０、データ“１”ベリファイ用ロード電流供給部１１のＰ型ＭＯＳトランジスタ１１ａのゲートＮ１には各々電源電圧レベルが入力され各々のトランジスタはオフしている。
【０１６３】
このとき、メモリセルアレイ１は、図７で説明のＳ１−１６の状態、つまりメモリセルＭ４４以外の全てのメモリセル２がフォーミングされた状態である。この状態で、図８Ａの場合に比べより多くの回り込み電流Ｉｓｎｅａｋ（１６）がメモリセルＭ１４、Ｍ２４、Ｍ３４を回り込み電流経路として選択ワード線に向かって流れる。
【０１６４】
図８Ｃの構成となるまでのセンスアンプキャリブレーションの動作を、図８Ｄのタイミング図を用いて説明する。なお、図８Ｄの横軸はセンスアンプキャリブレーションのステップを示しおり、図８ＤではステップＣ１からステップＣ７までの７段階のステップを示している。
【０１６５】
まず、図８Ｂの動作と同様に、ステップＣ１で回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲートにロード電流制御電圧ＬＡ（１）として電源電圧が印加される。その後、ロード電流制御電圧は順に下げられて印加される。
【０１６６】
最終的に、ステップＣ６では、回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲートにはロード電流制御電圧ＬＡ（６）が印加され、所定の電流量でＰ型ＭＯＳトランジスタ８ｂが駆動される。このとき、センスアンプ回路７のロードトランジスタであるこのＰ型ＭＯＳトランジスタ８ｂは回り込み電流Ｉｓｎｅａｋ（１６）相当または若干多い電流で駆動される。するとビット線の電圧降下は阻止され、センスアンプ回路７の出力ＳＯは‘Ｈ’レベルとなる。この状態は回り込み電流Ｉｓｎｅａｋ（１６）相当の電流を補填された状態となる。この状態が、センスアンプキャリブレーションが完了した状態に対応する。
【０１６７】
次に、ロード電流制御電圧ＬＡ（１６）が印加された状態でメモリセルＭ４４に対しフォーミングパルスを印加し、メモリセルＭ４４を選択メモリセルとしてフォーミングが適切に行われたか否かを判定する。具体的には、センスアンプ回路７の出力ＳＯは‘Ｌ’レベルとなったか否かを判定する。図７で説明したように回り込み電流経路の電流Ｉｓｎｅａｋ（１６）はフォーミング前後で変化しないので、センスアンプ回路７の出力ＳＯが‘Ｌ’レベルに変われば、メモリセルＭ４４がより抵抗の低い状態に遷移したことになりフォーミングされたと判断することができる。センスアンプ回路７の出力ＳＯが‘Ｈ’レベルのままであれば、メモリセルＭ４４のフォーミングされていないと判断し、再度フォーミングパルスを印加し、同じ工程を繰り返す。
【０１６８】
以上のように、フォーミングされたメモリセルが増加するに従い回り込み電流値は増加する。しかし、選択メモリセルのフォーミング前後では、回り込み電流値は変わらないため、フォーミング前の状態で回り込み電流量を補填できるまで電流駆動能力を上げておくことで、フォーミングによる選択メモリセルの僅かな低抵抗化も安定に検知することが可能になる。
【０１６９】
なお、本実施の形態において、センスアンプキャリブレーション及びフォーミングを、フォーミング対象のメモリセルを１ビット毎に実施する例で説明したが、必ずしもセンスアンプキャリブレーションは１ビット毎に実施しなくてもよい。例えば、図９のようにセンスアンプキャリブレーション及びフォーミングが行われてもよい。
【０１７０】
図９は図４（ａ）で示したフォーミングの変形例の流れを示すフローチャートである。
【０１７１】
図９では、次にフォーミングの対象となるメモリセルのアドレスがＡＤｘｙであるかを判定している（ステップＳ３ｂ）。これにより、所定のアドレスＡＤｘｙのときだけ、つまり所定のメモリセルのフォーミングにおいてのみ、ステップＳ１でセンスアンプキャリブレーションを行い、それ以外のメモリセルのフォーミングでは他のメモリセルのフォーミングでキャリブレーションされたセンスアンプ回路７の電流出力を用いてステップＳ２の判定が行われる。これはフォーミングを１ビット行うことによる回り込み電流の増加は僅かなことに基づく。回り込み電流が一定量増加した段階毎にだけセンスアンプキャリブレーションを行うことで、センスアンプキャリブレーションの実施回数を低減し、センスアンプキャリブレーション時間を短縮することができる。
【０１７２】
図９において、所定のメモリセルを指定するアドレスＡＤｘｙは、メモリセルＭ１１、Ｍ２１、Ｍ３１、Ｍ４１を示すアドレスつまりワード線を指定するアドレスが切り替わったことを示すアドレス（メモリセルアレイ１の左から１列目のメモリセル２を示すアドレス）と、ビット線を指定するアドレスが切り替わったことを示すアドレス（メモリセルアレイ１の上から１行目のメモリセル２を示すアドレス）と、１本のワード線上の所定間隔単位のアドレスとの少なくとも何れかであってもよい。また、センスアンプキャリブレーションは、回り込み電流の増加分と、センスアンプ回路７の感度やフォーミング判定に必要な判定電流に応じて適宜実施されてもよい。
【０１７３】
（第２の実施の形態）
［クロスポイント型不揮発性記憶装置のフォーミング方法］
第２の実施の形態に係る不揮発性記憶装置は、その構成が第１の実施の形態に係るクロスポイント型不揮発性記憶装置１００と同じであるが、そのフォーミング方法が異なる。つまり、第１の実施の形態に係るクロスポイント型不揮発性記憶装置１００のフォーミング方法の第３のステップにおいて、センスアンプ回路７の出力が’Ｌ‘レベルの場合は（ステップＳ２でＹ）、所定のメモリセル２を第２の抵抗状態に変化させる点が異なる。
【０１７４】
図１０は、第２の実施形態のフォーミングの流れを示すフローチャートである。
【０１７５】
所定のメモリセル２のフォーミング方法は、所定のメモリセル２にフォーミングパルスを印加する第１のステップ（ステップＳ２ａ）と、第１のステップの後で、所定のメモリセル２を第２の抵抗状態に変化させる第２のステップ（ステップＳ２ｂ）とを含む。
【０１７６】
図１０のフォーミングと図９に示す第１の実施形態のフォーミングとの違いは、ステップ２でセンスアンプ回路７の出力ＳＯが‘Ｌ’であり、対象アドレスの選択メモリセルについて可逆的な抵抗変化動作が可能な状態であると判定された場合（ステップＳ２でＹ）、選択メモリセルに高抵抗状態への書込み（ＨＲ化）を行うことにある。具体的には、フォーミングされた選択メモリセルにＨＲ化の電圧を印加して選択メモリセルを高抵抗状態にする点にある。
【０１７７】
回り込み電流量は非選択メモリセルの抵抗状態によっても異なる。従って、本実施の形態のフォーミングにより、フォーミングされた選択メモリセルを高抵抗状態に設定しておくことで、回り込み電流の増加が抑えられる。その結果、図９のフォーミングに比べセンスアンプキャリブレーションの実施回数がより減じられるため、センスアンプキャリブレーション時間を短縮できる。また、回り込み電流の低減により図１０のステップＳ２においてフォーミング対象の選択メモリセルへフォーミング電流（フォーミングパルスの電圧）を集中できるため、フォーミングの高速化や安定化を実現できる。
【０１７８】
以上、本発明のクロスポイント型不揮発性記憶装置とそのフォーミング方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【０１７９】
例えば、図４、図９及び図１０において、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルから‘Ｌ’レベルに変更されたかを判断した後で選択されたメモリセル２にフォーミングパルスを印加するとした。つまり、ステップＳ２の後でステップＳ２ａを行うとした。しかし、選択されたメモリセル２にフォーミングパルスを印加した後で、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルから‘Ｌ’レベルに変更されたかを判断してもよい。
【０１８０】
また、図１０において、センスアンプキャリブレーションが行われず、一定の電流で選択メモリセルのフォーミング判定が行われ、フォーミング後のＨＲ化のみが行われてもよい。この場合、クロスポイント型不揮発性記憶装置１００には、回り込み電流補償用ロード電流供給部８及び可変電圧源１６は設けられなくてもよい。
【０１８１】
また、制御回路１８は、テスト回路としてクロスポイント型不揮発性記憶装置１００とは別チップで設けられてもよい。
【産業上の利用可能性】
【０１８２】
本発明は、クロスポイント型不揮発性記憶装置とそのフォーミング方法において、クロスポイント型不揮発性記憶装置固有の回り込み電流をキャンセルし、安定したフォーミングを実現できるので、デジタル家電、メモリカード、携帯型電話機及びパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶装置として有用である。
【符号の説明】
【０１８３】
１、１１０    メモリセルアレイ
２    メモリセル
２ａ    抵抗変化型素子
２ｂ    ダイオード素子
３    ワード線
４    ビット線
５    行選択回路
５ａ    選択スイッチ
６    列選択回路
７    センスアンプ回路
８    回り込み電流補償用ロード電流供給部
８ａ、８ｂ、９ａ、９ｂ、１０ａ、１０ｂ、１１ａ、１１ｂ    Ｐ型ＭＯＳトランジスタ
９    リード電流検知用ロード電流供給部
１０    データ“０”ベリファイ用ロード電流供給部
１１    データ“１”ベリファイ用ロード電流供給部
１２    クランプ用Ｎ型ＭＯＳトランジスタ
１３    クランプ電圧制御回路
１４    差動アンプ
１５    書込み回路
１６、１７    可変電圧源
１８    制御回路
１９    固定抵抗素子
２０    ロード電流制御電圧選択スイッチ
２１    第１ビア
２２    第１電極
２３    半導体層
２４    第２電極
２５    低濃度酸素層
２６    高濃度酸素層
２７    第３電極
２８    第２ビア
２９    絶縁層
１００    クロスポイント型不揮発性記憶装置
１１１    データ線ドライブ回路
１１２    ビット線ドライブ回路
１１３    行デコーダ
１１４    列デコーダ
１１５    センス回路
１２０ａ、１２０ｂ    リファレンスメモリセルアレイ
【要約】
センスアンプ回路（７）は、列選択回路（６）により選択されたビット線（４）に電流量の異なるロード電流を選択的に切り替えて供給する回り込み電流補償用ロード電流供給部（８）を有し、列選択回路（６）により選択されたビット線（４）に流れ込む電流量が基準の電流量より多い場合は‘Ｌ’レベルを出力し、基準の電流量より少ない場合は‘Ｈ’レベルを出力し、制御回路（１８）は、所定のメモリセル（２）が選択された状態で、所定のメモリセル（２）にフォーミングパルスが印加される前に、センスアンプ回路（７）の出力を‘Ｈ’レベルとする所定の電流量にロード電流の電流量を調整した後、所定の電流量のロード電流を供給させてセンスアンプ回路（７）の出力が‘Ｌ’レベルとなるまで、所定のメモリセル（２）に対しフォーミングパルスを印加するように書込み回路（１５）を制御する。【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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