(57)【特許請求の範囲】
【請求項１】
第１論理状態を有する一つのビット及び第２論理状態を有する複数のビットを含むコードを生成するコード生成部と、
複数の電圧制御部及び複数の電圧変換部を備え、前記コードに応答して複数の出力端から第１電圧レベルまたは第２電圧レベルを有する出力信号を出力するレベルシフタと、を備え、
前記複数の電圧制御部のうち一つの電圧制御部を除いた残り複数の電圧制御部は、
前記出力端のうち一つの出力端を除いた残り複数の出力端を通じて出力される複数の第１信号を、前記少なくとも一つのビットに応答して前記第１電圧レベルに制御し、
前記複数の電圧変換部のうち一つの電圧変換部は、
前記残り複数の出力端から複数の入力信号を受信し、前記複数の入力信号に応答して、除いた一つの出力端を通じて出力される第２信号を、前記複数の第１信号に応答して前記第２電圧レベルに制御することを特徴とする半導体装置。
【請求項２】
前記それぞれの電圧変換部は、
前記レベルシフタの対応する出力端を共有する前記それぞれの電圧制御部と相補的に動作することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記除いた一つの電圧制御部は、
前記第１論理状態のビットに応答して、前記除いた一つの出力端と第１電圧源との連結を遮断し、
前記一つの電圧制御部を除いた残りの電圧制御部は、
前記第２論理状態のビットに応答して、前記一つの出力端を除いた残りの出力端と前記第１電圧源とを連結して、前記第１電圧レベルの出力信号を出力することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記除いた一つの電圧変換部は、
前記第１信号に応答して、前記除いた一つの出力端と第２電圧源とを連結して、前記第２電圧レベルの前記第２信号を出力し、
前記一つの電圧変換部を除いた残りの電圧変換部は、
前記第２信号に応答して、前記一つの出力端を除いた残りの出力端と前記第２電圧源との連結を遮断することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記それぞれの電圧変換部は、
ゲートに前記レベルシフタの第１の出力信号のうちの対応する第１の出力信号が印加され、第２電圧源と前記レベルシフタの対応する出力端との間に直列に連結される複数のトランジスタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記電圧変換部は、
ゲートに前記レベルシフタの第１の出力信号のうち対応する第１の出力信号が印加され、第２電圧源と前記レベルシフタの対応する出力端との間に並列に連結される複数のトランジスタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記半導体装置は、
前記レベルシフタの出力信号に応答して、複数の電圧のうち一つの電圧を出力するデコーダをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記デコーダは、
ゲートに前記レベルシフタの出力信号のうち対応する出力信号が印加され、第１端に前記複数の電圧のうち対応する電圧が印加され、第２端が前記デコーダの出力端と連結される複数のトランジスタを備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
複数の画素領域を備えるディスプレイパネルと、
ソースドライバと、
前記ディスプレイパネルのゲートラインを駆動するゲートドライバと、
前記ソースドライバ及び前記ゲートドライバを制御するコントローラと、を備え、
前記ソースドライバは、
第１論理状態を有する一つのビット及び第２論理状態を有する複数のビットを含むコードを生成するコード生成部と、
複数の電圧制御部及び複数の電圧変換部を備え、前記複数の電圧変換部のうちの一つの電圧変換部によって前記コードに応答して、複数の出力端のうち一つの出力端を通じて第２電圧レベルの第２信号を出力し、前記複数の電圧制御部のうちの一つの電圧制御部を除いた残り複数の電圧制御部によって、残りの複数の出力端を通じて第１電圧レベルを有する複数の第１信号を出力するレベルシフタと、
前記出力端の出力信号に応答して、複数の電圧のうち一つの電圧を出力するデコーダと、を備え、
前記複数の電圧変換部のそれぞれは、前記複数の出力端のうち対応する出力端を除いた残り複数の出力端から複数の入力信号を受信し、前記複数の入力信号に応答して動作し、
前記ソースドライバは、
前記デコーダの出力電圧に応答して、前記ディスプレイパネルのソースラインを駆動することを特徴とするディスプレイ装置。
【請求項１０】
複数の電圧制御部及び複数の電圧変換部を備えるレベルシフタを備える半導体装置の動作方法において、
第１論理状態を有する一つのビット及び第２論理状態を有する複数のビットを含むコードを受信するステップと、
前記複数の電圧制御部のうちの一つの電圧制御部を除いた残りの電圧制御部によって、前記第２論理状態のビットに応答して、前記レベルシフタの複数の出力端のうち一つの出力端を除いた残り複数の出力端を通じて出力される複数の第１信号を第１電圧レベルに制御するステップと、
前記複数の電圧制御部のうちの一つの電圧制御部により、前記第１論理状態のビット及び前記第１信号に応答して、前記除いた出力端を通じて出力される第２信号を第２電圧レベルに制御するステップと、を含み、
前記複数の電圧変換部のそれぞれは、前記複数の出力端のうち対応する出力端を除いた残り複数の出力端から複数の入力信号を受信し、前記複数の入力信号に応答して動作する
ことを特徴とする半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にレベルシフタを備える半導体装置、ディスプレイ装置及びその動作方法に関する。
【背景技術】
【０００２】
一般的に、ディスプレイ駆動回路は、入力信号を利用して複数のデータ電圧のうち一つのデータ電圧を選択して、ディスプレイパネルに出力する。前記ディスプレイパネルは、前記データ電圧のうち対応する一つのデータ電圧を受信する複数のデータラインを含む。前記データラインのうち一つのデータラインのための前記データ電圧を選択するためには、高電圧信号が必要である。前記ディスプレイ駆動回路は、電力を節約するために低電圧信号のみを供給される。したがって、前記低電圧信号を前記高電圧信号に変換するために、ディスプレイ駆動回路では、レベルシフタを利用する。しかし、ディスプレイパネルによって異なり、それぞれのディスプレイパネルは、異なる高電圧信号が必要である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国公開特許第２００５−１７９４６４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ｎ個（ｎは、自然数）の入力（ビット）を受け取るレベルシフタを備える半導体装置を提供するところにある。
本発明が解決しようとする他の課題は、前記半導体装置を備えるディスプレイ装置を提供するところにある。
本発明が解決しようとするさらに他の課題は、前記半導体装置の動作方法を提供するところにある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態による半導体装置は、第１論理状態を有する一つのビット及び第２論理状態を有する少なくとも一つのビットを含むコードを生成するコード生成部と、複数の電圧制御部及び複数の電圧変換部を備え、前記コードに応答して、複数の出力端から第１電圧レベルまたは第２電圧レベルを有する出力信号を出力するレベルシフタと、を備える。前記複数の電圧制御部のうち一つの電圧制御部を除いた残りの電圧制御部は、前記出力端のうち一つの出力端を除いた残りの出力端を通じて出力される第１信号を、前記少なくとも一つのビットに応答して前記第１電圧レベルに制御し、前記複数の電圧変換部のうち一つの電圧変換部は、前記除いた一つの出力端を通じて出力される第２信号を、前記第１信号に応答して前記第２電圧レベルに制御する。
【０００６】
前記それぞれの電圧変換部は、前記レベルシフタの対応する出力端を共有する前記それぞれの電圧制御部と相補的に動作する。
前記除いた一つの電圧制御部は、前記第１論理状態のビットに応答して、前記除いた一つの出力端と第１電圧源との連結を遮断し、前記一つの電圧制御部を除いた残りの電圧制御部は、前記第２論理状態のビットに応答して、前記一つの出力端を除いた残りの出力端と前記第１電圧源とを連結して、前記第１電圧レベルの出力信号を出力する。
前記除いた一つの電圧変換部は、前記第１信号に応答して、前記除いた一つの出力端と第２電圧源とを連結して、前記第２電圧レベルの前記第２信号を出力し、前記一つの電圧変換部を除いた残りの電圧変換部は、前記第２信号に応答して、前記一つの出力端を除いた残りの出力端と前記第２電圧源との連結を遮断する。
前記半導体装置は、前記レベルシフタの出力信号に応答して、複数の電圧のうち一つの電圧を出力するデコーダをさらに備える。
【０００７】
本発明の一実施形態によるディスプレイ装置は、複数の画素領域を備えるディスプレイパネル、ソースドライバ、前記ディスプレイパネルのゲートラインを駆動するゲートドライバ、及び前記ソースドライバ及び前記ゲートドライバを制御するコントローラを備える。前記ソースドライバは、第１論理状態を有する一つのビット及び第２論理状態を有する少なくとも一つのビットを含むコードを生成するコード生成部と、前記コードに応答して、複数の出力端のうち一つの出力端を通じて第２電圧レベルの第２信号を出力し、残りの出力端を通じて第１電圧レベルを有する第１信号を出力するレベルシフタと、前記出力端の出力信号に応答して、複数の電圧のうち一つの電圧を出力するデコーダと、を備え、前記デコーダの出力電圧に応答して、前記ディスプレイパネルのソースラインを駆動する。
【０００８】
前記レベルシフタは、複数の電圧制御部及び複数の電圧変換部を備え、前記それぞれの電圧制御部は、前記コードのビットのうち一つのビットを受信し、前記受信された一つのビットが第２論理状態である場合にイネーブルされて、前記残りの出力端のうち一つの出力端を通じて第１信号を出力し、前記電圧変換部のうち一つの電圧変換部は、前記第１信号に応答してイネーブルされて、前記一つの出力端に第２信号を出力する。
前記電圧制御部のうち一つの電圧制御部は、前記ビットが第１論理状態である場合にディセーブルされて、前記第２電圧レベルの信号が前記一つの出力端に供給されることを遮断する。
【０００９】
前記残りの電圧変換部は、前記第１信号に応答してディセーブルされて、前記第１電圧レベルの信号が前記残りの出力端に供給されることを遮断する。
前記それぞれの電圧制御部は、前記第１電圧レベルを供給する第１電圧源と前記出力端のうち一つの出力端との間に連結され、前記第１電圧源からそれぞれの電圧制御部を通じて対応する出力端との経路は、前記受信されたビットが第１論理状態である場合に遮断され、前記受信されたビットが第２論理状態である場合に連結される。
前記それぞれの電圧変換部は、前記第２電圧レベルを供給する第２電圧源と前記出力端のうち一つの出力端との間に連結され、前記第２電圧源からそれぞれの電圧変換部を通じて対応する出力端との経路は、前記第１信号に応答して遮断され、前記第２信号に応答して連結される。
【００１０】
本発明の他の実施形態によるレベルシフタを備える半導体装置の動作方法は、第１論理状態を有する一つのビット及び第２論理状態を有する少なくとも一つのビットを含むコードを受信するステップと、前記第２論理状態のビットに応答して、前記レベルシフタの複数の出力端のうち一つの出力端を除いた残りの出力端を通じて出力される第１信号を第１電圧レベルに制御するステップと、前記第１論理状態のビット及び前記第１信号に応答して、前記除いた出力端を通じて出力される第２信号を第２電圧レベルに制御するステップと、を含む。
【００１１】
前記第１信号を制御するステップは、前記第１電圧レベルの前記第１信号を前記残りの出力端に供給するために、前記第２論理状態のビットに応答して、複数の電圧制御部のうち一つの電圧制御部を除いた残りの電圧制御部をイネーブルするステップと、前記第１電圧レベルの信号が前記除いた出力端に供給されることを遮断するために、前記第１論理状態のビットに応答して、前記除いた電圧制御部をディセーブルするステップと、を含む。
前記第２信号を制御するステップは、前記第２電圧レベルの前記第２信号を前記除いた出力端に供給するために、前記第１信号に応答して、複数の電圧変換部のうち一つの電圧変換部をイネーブルするステップと、前記第２電圧レベルの信号を前記残りの出力端に供給するために、前記第２信号に応答して、前記複数の電圧変換部のうち残りの電圧変換部をディセーブルするステップと、を含む。
【発明の効果】
【００１２】
本発明によるレベルシフタを備える半導体装置、ディスプレイ装置及びその動作方法は、ｎ個（ｎは、自然数）の入力を受け取る）のレベルシフタを使用することによって、ｎ個のデコーダを利用するための面積拡大を最小化することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による半導体装置のブロック図である。
【図２】図１の半導体装置の一実施形態を示す図面である。
【図３】図２のレベルシフタの一実施形態を示す回路図である。
【図４】図２のデコーダの一実施形態を示す回路図である。
【図５】図３のレベルシフタ及び図４のデコーダを備える図２の半導体装置の信号の論理状態を示すテーブルである。
【図６】図２のレベルシフタの他の実施形態を示す回路図である。
【図７】図２のデコーダの他の実施形態を示す回路図である。
【図８】図６のレベルシフタ及び図７のデコーダを備える図２の半導体装置の信号の論理状態を示すテーブルである。
【図９】図１の半導体装置を備えるディスプレイ装置のブロック図である。
【発明を実施するための形態】
【００１４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１５】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ要素を表す。
図１は、本発明の一実施形態による半導体装置１００のブロック図である。
図１を参照すれば、半導体装置１００は、コード生成部１１０及びレベルシフタ１２０を備える。
【００１６】
コード生成部１１０は、第１論理状態を有する一つのビット及び第２論理状態を有する第１ないし第ｎ（ｎは、自然数）ビットＢ１，Ｂ２，…，Ｂｎ−１，Ｂｎを含むコードを生成して、レベルシフタ１２０に出力する。以下、第１論理状態は、論理ロー状態を意味し、第２論理状態は、論理ハイ状態を意味する。ただし、第１論理状態が論理ハイ状態であり、第２論理状態が論理ロー状態である場合にも、簡単な回路の変更を通じて本発明と同じ効果が得られる。レベルシフタ１２０は、前記コードに応答して、第１ないし第ｎ出力端ＯＵＴ＿１，ＯＵＴ＿２，…，ＯＵＴ＿ｎ−１，ＯＵＴ＿ｎから第１電圧レベルまたは第２電圧レベルを有する出力信号を出力する。レベルシフタ１２０は、相補的に動作する第１ないし第ｎ電圧制御部１２１＿１，１２１＿２，…，１２１＿ｎ−１，１２１＿ｎ、及び第１ないし第ｎ電圧変換部１２５＿１，１２５＿２，…，１２５＿ｎ−１，１２５＿ｎを備える。
【００１７】
以下では、説明の便宜上、レベルシフタ１２０が４個のレベルシフタである場合を仮定して、半導体装置１００の動作について説明する。ただし、本発明がこの場合に限定されるものではなく、図１に示したように、ｎ個のレベルシフタで具現することもできる。すなわち、ｎ個のレベルシフタを使用しようとする場合、コード生成部１１０は、ｎビットを含むコードを発生させ、レベルシフタ１２０は、ｎ個の電圧制御部及びｎ個の電圧変換部を備える。例えば、変数ｎは、４より小さい数または４より大きい数でありうる。
【００１８】
図２は、図１の半導体装置１００の一実施形態を示す図面である。
図２を参照すれば、コード生成部１１０は、第１ないし第４ビットＢ１，Ｂ２，Ｂ３，Ｂ４を含むコードを生成して出力する。第１ビットＢ１は、第１論理状態であり、第２ないし第４ビットＢ２，Ｂ３，Ｂ４は、第２論理状態であると仮定する。
【００１９】
レベルシフタ１２０は、第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４及び第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４を備える。第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４のうち一つの電圧制御部を除いた残りの電圧制御部は、前記コードの一つのビットに応答してイネーブルされ、前記除いた電圧制御部は、前記コードの残りのビットのうち少なくとも一つのビットに応答してディセーブルされる。前記イネーブルされた電圧制御部それぞれは、出力端に第１電圧レベル（例えば、接地電圧）の信号を出力し、前記ディセーブルされた電圧制御部は、残りの出力端に第１電圧レベルの信号が出力されることを遮断する。
【００２０】
例えば、第１電圧制御部１２１＿１は、第１論理状態の第１ビットＢ１に応答してディセーブルされ、第２ないし第４電圧制御部１２１＿２，１２１＿３，１２１＿４それぞれは、第２論理状態の第２ないし第４ビットＢ２，Ｂ３，Ｂ４それぞれに応答してイネーブルされる。第２電圧制御部１２１＿２は、第２論理状態の第２ビットＢ２に応答してイネーブルされるので、第２電圧制御部１２１＿２は、第２出力端ＯＵＴ＿２の出力信号を第１電圧レベルに制御する。同様に、第３電圧制御部１２１＿３及び第４電圧制御部１２１＿４は、それぞれ第２論理状態の第３ビットＢ３及び第４ビットＢ４に応答してイネーブルされるので、第３出力端ＯＵＴ＿３及び第４出力端ＯＵＴ＿４の出力信号は、第１電圧レベルを有する。第１電圧制御部１２１＿１はディセーブルされるので、前記第１電圧レベルの信号が第１出力端ＯＵＴ＿１に出力されない。
【００２１】
第１電圧制御部１２１＿１はディセーブルされ、第２ないし第４電圧制御部１２１＿２，１２１＿３，１２１＿４がイネーブルされることは単なる一例にすぎない。例えば、第１ビットＢ１、第３ビットＢ３及び第４ビットＢ４が第２論理状態であり、第２ビットＢ２が第１論理状態である場合、第１電圧制御部１２１＿１、第３電圧制御部１２１＿３及び第４電圧制御部１２１＿４はディセーブルされ、第２電圧制御部１２１＿２はイネーブルされる。また、第１ないし第４ビットＢ１，Ｂ２，Ｂ３，Ｂ４がいずれも第２論理状態である場合、第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４はいずれもディセーブルされる。前記第１電圧レベルは、トランジスタをイネーブルさせるのに十分な電圧でありうる。
【００２２】
第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４のそれぞれは、第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４のうち対応する一つの電圧変換部、及び第１ないし第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４（例えば、駆動回路の出力端）のうち対応する出力端と連結される。例えば、第１電圧制御部１２１＿１は、第１電圧変換部１２５＿１及び第１出力端ＯＵＴ＿１と連結され、第２電圧制御部１２１＿２は、第２電圧変換部１２５＿２及び第２出力端ＯＵＴ＿２と連結され、第３電圧制御部１２１＿３は、第３電圧変換部１２５＿３及び第３出力端ＯＵＴ＿３と連結され、第４電圧制御部１２１＿４は、第４電圧変換部１２５＿４及び第４出力端ＯＵＴ＿４と連結される。
【００２３】
第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４それぞれは、前記残りの出力端と連結される。例えば、第１電圧変換部１２５＿１は、第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４と連結され、第２電圧変換部１２５＿２は、第１、第３及び第４出力端ＯＵＴ＿１，ＯＵＴ＿３，ＯＵＴ＿４と連結され、第３電圧変換部１２５＿３は、第１、第２及び第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿４と連結され、第４電圧変換部１２５＿４は、第１ないし第３出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３と連結される。
【００２４】
電圧変換部に連結された前記残りの出力端の電圧（以下、‘制御電圧’という）は、電圧変換部を制御するのに使われる。例えば、第１電圧変換部１２５＿１は、第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４の電圧により制御され、第２電圧変換部１２５＿２は、第１、第３及び第４出力端ＯＵＴ＿１，ＯＵＴ＿３，ＯＵＴ＿４の電圧により制御され、第３電圧変換部１２５＿３は、第１、第２及び第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿４の電圧により制御され、第４電圧変換部１２５＿４は、第１、第２及び第３出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３の電圧により制御される。
【００２５】
例えば、電圧変換部に印加される前記制御電圧が前記第１電圧レベルである場合、前記電圧変換部はイネーブルされて、連結された出力端に第２電圧レベルの電圧を供給する。例えば、第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４の電圧が前記第１電圧レベルである場合、第１電圧変換部１２５＿１は、前記第２電圧レベルの電圧を第１出力端ＯＵＴ＿１に供給する。しかし、電圧変換部に印加される前記制御電圧のうち一つの電圧が第１電圧レベルでない場合、前記電圧変換部はディセーブルされる。例えば、第１電圧変換部１２５＿１が第２電圧レベルを第１出力端ＯＵＴ＿１に供給する場合、第２ないし第４電圧変換部１２５＿２，１２５＿３，１２５＿４に印加される制御電圧のうち一つの制御電圧は第２電圧レベルとなるので、第２ないし第４電圧変換部１２５＿２，１２５＿３，１２５＿４はディセーブルされる。ディセーブルされた電圧変換部は、前記第２電圧レベルの信号が残りの出力端に供給されることを遮断する。例えば、第２ないし第４電圧変換部１２５＿２，１２５＿３，１２５＿４がディセーブルされた場合、第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４には、第２電圧レベルの電圧が供給されない。前記第２電圧レベルは、前記第１電圧レベルより高い電圧レベルであり、例えば、電源電圧の電圧レベルでありうる。
【００２６】
以上では、第１電圧変換部１２５＿１はディセーブルされ、第２ないし第４電圧変換部１２５＿２，１２５＿３，１２５＿４はイネーブルされる場合について説明したが、本発明が必ずしもこの場合に限定されるものではない。例えば、第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４のうち、第１電圧変換部１２５＿１以外の他の電圧変換部に印加される前記制御電圧がいずれも前記第１電圧レベルである場合、前記他の電圧変換部がイネーブルされてもよい。また、前記印加された制御電圧のうち一つの制御電圧が第２電圧レベルである場合であっても、全ての電圧変換部がディセーブルされてもよい。
レベルシフタ１２０の実施形態については、図３及び図６を参照してさらに詳細に説明する。
【００２７】
半導体装置１００は、デコーダ１３０をさらに備える。デコーダ１３０は、前記出力信号に応答して、複数の電圧のうち一つの電圧を選択して出力する。図２の場合には、第１ないし第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４を通じて４個の出力信号が出力されるので、デコーダ１３０は、第１ないし第４電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のうち一つの電圧を選択して出力する場合について示している。ただし、本発明がこの場合に限定されるものではなく、図１のように、前記ｎ個のレベルシフタを使用する場合、デコーダ１３０は、ｎ個の電圧のうち一つの電圧を選択して出力する。または、前述したようなレベルシフタを複数個使用する場合、デコーダ１３０は、複数のレベルシフタの出力信号に応答して、前記出力信号の個数と同じ個数の電圧のうち一つの電圧を選択することもできる。
【００２８】
図３は、図２のレベルシフタ１２０の一実施形態を示す回路図である。
図２及び図３を参照すれば、第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４それぞれは、ゲートに第１ないし第４ビットＢ１，Ｂ２，Ｂ３，Ｂ４のうち対応するビットが印加され、第１端が第１ないし第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４のうち対応する出力端と連結され、第２端が第１電圧源ＶＳＳに連結されるＮＭＯＳトランジスタである。すなわち、第１電圧制御部１２１＿１は、ゲートに第１ビットＢ１が印加され、第１端が第１出力端ＯＵＴ＿１と連結され、第２端が第１電圧源ＶＳＳに連結される第１ＮＭＯＳトランジスタＮ１である。第２電圧制御部１２１＿２は、ゲートに第２ビットＢ２が印加され、第１端が第２出力端ＯＵＴ＿２と連結され、第２端が第１電圧源ＶＳＳに連結される第２ＮＭＯＳトランジスタＮ２である。第３電圧制御部１２１＿３は、ゲートに第３ビットＢ３が印加され、第１端が第３出力端ＯＵＴ＿３と連結され、第２端が第１電圧源ＶＳＳに連結される第３ＮＭＯＳトランジスタＮ３である。第４電圧制御部１２１＿４は、ゲートに第４ビットＢ４が印加され、第１端が第４出力端ＯＵＴ＿４と連結され、第２端が第１電圧源ＶＳＳに連結される第４ＮＭＯＳトランジスタＮ４である。
【００２９】
図３では、第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４それぞれがＮＭＯＳトランジスタである場合について示している。ただし、本発明がこの場合に限定されるものではなく、前述したものと逆の論理状態を有する第１ないし第４ビットＢ１，Ｂ２，Ｂ３，Ｂ４を図１のコード生成部１１０が生成して出力する場合、第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４それぞれはＰＭＯＳトランジスタである。
【００３０】
第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４それぞれは、ゲートに前記制御電圧のうち対応する制御電圧が印加され、第２電圧源ＶＤＤと、第１ないし第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４のうち対応する出力端との間に直列に連結される複数のトランジスタを備える。例えば、前記電圧変換部は、対応する電圧制御部と出力端のうち一つの出力端を共有し、残りの出力端の電圧（例えば、前記制御電圧）のうち一つの電圧が、前記電圧変換部の他のトランジスタのゲートに印加される。
【００３１】
第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４それぞれは、前記残りの出力端の個数に対応する複数の前記トランジスタを備える。
【００３２】
例えば、第１電圧変換部１２５＿１は、第１ないし第３ＰＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３を備える。第１ＰＭＯＳトランジスタＰ１１は、ゲートに第２出力端ＯＵＴ＿２の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結される。第２ＰＭＯＳトランジスタＰ１２は、ゲートに第３出力端ＯＵＴ＿３の出力信号が印加され、第１端が第１ＰＭＯＳトランジスタＰ１１の第２端と連結される。第３ＰＭＯＳトランジスタＰ１３は、ゲートに第４出力端ＯＵＴ＿４の出力信号が印加され、第１端が第２ＰＭＯＳトランジスタＰ１２の第２端と連結され、第２端が第１出力端ＯＵＴ＿１と連結される。
【００３３】
第２電圧変換部１２５＿２は、第４ないし第６ＰＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３を備える。第４ＰＭＯＳトランジスタＰ２１は、ゲートに第１出力端ＯＵＴ＿１の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結される。第５ＰＭＯＳトランジスタＰ２２は、ゲートに第３出力端ＯＵＴ＿３の出力信号が印加され、第１端が第４ＰＭＯＳトランジスタＰ２１の第２端と連結される。第６ＰＭＯＳトランジスタＰ２３は、ゲートに第４出力端ＯＵＴ＿４の出力信号が印加され、第１端が第５ＰＭＯＳトランジスタＰ２２の第２端と連結され、第２端が第２出力端ＯＵＴ＿２と連結される。
【００３４】
第３電圧変換部１２５＿３は、第７ないし第９ＰＭＯＳトランジスタＰ３１，Ｐ３２，Ｐ３３を備える。第７ＰＭＯＳトランジスタＰ３１は、ゲートに第１出力端ＯＵＴ＿１の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結される。第８ＰＭＯＳトランジスタＰ３２は、ゲートに第２出力端ＯＵＴ＿２の出力信号が印加され、第１端が第７ＰＭＯＳトランジスタＰ３１の第２端と連結される。第９ＰＭＯＳトランジスタＰ３３は、ゲートに第４出力端ＯＵＴ＿４の出力信号が印加され、第１端が第８ＰＭＯＳトランジスタＰ３２の第２端と連結され、第２端が第３出力端ＯＵＴ＿３と連結される。
【００３５】
第４電圧変換部１２５＿４は、第１０ないし第１２ＰＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３を備える。第１０ＰＭＯＳトランジスタＰ４１は、ゲートに第１出力端ＯＵＴ＿１の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結される。第１１ＰＭＯＳトランジスタＰ４２は、ゲートに第２出力端ＯＵＴ＿２の出力信号が印加され、第１端が第１０ＰＭＯＳトランジスタＰ４１の第２端と連結される。第１２ＰＭＯＳトランジスタＰ４３は、ゲートに第３出力端ＯＵＴ＿３の出力信号が印加され、第１端が第１１ＰＭＯＳトランジスタＰ４２の第２端と連結され、第２端が第４出力端ＯＵＴ＿４と連結される。
【００３６】
図４は、図２のデコーダ１３０の一実施形態を示す回路図である。
図２ないし図４を参照すれば、デコーダ１３０は、第１ないし第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４を備える。図１で説明したように、ｎ個の電圧のうち一つの電圧を選択する場合には、前記トランジスタをｎ個備える。
【００３７】
第１トランジスタＴＲ１は、ゲートに第１出力端ＯＵＴ＿１が連結され、第１端に第１電圧Ｖ１が印加され、第２端はデコーダ１３０の出力端ＯＵＴ＿Ｄに連結される。第２トランジスタＴＲ２は、ゲートに第２出力端ＯＵＴ＿２が連結され、第１端に第２電圧Ｖ２が印加され、第２端はデコーダ１３０の出力端ＯＵＴ＿Ｄに連結される。第３トランジスタＴＲ３は、ゲートに第３出力端ＯＵＴ＿３が連結され、第１端に第３電圧Ｖ３が印加され、第２端はデコーダ１３０の出力端ＯＵＴ＿Ｄに連結される。第４トランジスタＴＲ４は、ゲートに第４出力端ＯＵＴ＿４が連結され、第１端に第４電圧Ｖ４が印加され、第２端はデコーダ１３０の出力端ＯＵＴ＿Ｄに連結される。第１ないし第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４は、ＮＭＯＳトランジスタでありうる。
【００３８】
図５は、図３のレベルシフタ１２０及び図４のデコーダ１３０を備える図２の半導体装置１００の信号の論理状態を示すテーブルである。
以下では、図２ないし図５を参照して、図３のレベルシフタ１２０及び図４のデコーダ１３０を備える図２の半導体装置１００の動作について説明する。
【００３９】
まず、第１ビットＢ１が第１論理状態Ｌであり、第２ないし第４ビットＢ２，Ｂ３，Ｂ４は第２論理状態Ｈである場合について説明する。第１ビットＢ１が第１論理状態Ｌであるので、第１ＮＭＯＳトランジスタＮ１がターンオフされる。第２ないし第４ビットＢ２，Ｂ３，Ｂ４は第２論理状態Ｈであるので、第２ないし第４ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ４がターンオンされて、第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４の出力信号は、第１電圧レベルＶＳＳを有する。第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４の出力信号は、第１電圧レベルＶＳＳを有するので、第１電圧変換部１２５＿１の第１ないし第３ＰＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３がいずれもターンオンされて、第１出力端ＯＵＴ＿１の出力信号は、第２電圧レベルＶＤＤを有する。第１出力端ＯＵＴ＿１の出力信号が第２電圧レベルＶＤＤを有するので、第４、第７及び第１０ＰＭＯＳトランジスタＰ２１，Ｐ３１，Ｐ４１はターンオフされる。したがって、第２ないし第４電圧変換部１２５＿２，１２５＿３，１２５＿４はディセーブルされて、第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４の出力信号は、第１電圧レベルＶＳＳを維持し続ける。
【００４０】
したがって、デコーダ１３０の第１トランジスタＴＲ１がターンオンされ、第２ないし第４トランジスタＴＲ２，ＴＲ３，ＴＲ４がターンオフされて、デコーダ１３０は、出力端ＯＵＴ＿Ｄを通じて第１電圧Ｖ１を出力する。
【００４１】
次いで、第２ビットＢ２が第１論理状態Ｌであり、第１、第３及び第４ビットＢ２，Ｂ３，Ｂ４は第２論理状態Ｈである場合について説明する。この場合、第２ＮＭＯＳトランジスタＮ２がターンオフされ、第１、第３及び第４ＮＭＯＳトランジスタＮ１，Ｎ３，Ｎ４がターンオンされて、第１、第３及び第４出力端ＯＵＴ＿１，ＯＵＴ＿３，ＯＵＴ＿４の出力信号は、第１電圧レベルＶＳＳを有する。また、第４ないし第６ＰＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３は、それぞれ第１、第３及び第４出力端ＯＵＴ＿１，ＯＵＴ＿３，ＯＵＴ＿４の出力信号に応答してターンオンされるので、第２出力端ＯＵＴ＿２の出力信号は、第２電圧レベルＶＤＤを有する。第１、第８及び第１１ＰＭＯＳトランジスタＰ１１，Ｐ３２，Ｐ４２は、第２出力端ＯＵＴ＿２の出力信号に応答してターンオフされるので、第１、第３及び第４電圧変換部１２５＿１，１２５＿３，１２５＿４はディセーブルされる。したがって、デコーダ１３０の第２トランジスタＴＲ２がターンオンされ、第１、第３及び第４トランジスタＴＲ１，ＴＲ３，ＴＲ４がターンオフされて、デコーダ１３０は、出力端ＯＵＴ＿Ｄを通じて第２電圧Ｖ２を出力する。
【００４２】
第３ビットＢ３のみが第１論理状態Ｌである場合、または第４ビットＢ４のみが第１論理状態Ｌである場合にも、前述したところと類似して動作するので、以下で詳細な説明は省略する。
【００４３】
前述したように、本発明の一実施形態による場合、コード生成部１１０で、第１論理状態の一つのビットと第２論理状態の残りのビットとを含むコードを生成して出力すれば、前記コードに応答して、レベルシフタ１３０は、一つの出力信号のみが前記第２電圧レベルを有するように制御することによって、デコーダ１３０で複数の電圧のうち一つの電圧を選択して出力する。
【００４４】
図６は、図２のレベルシフタ１２０の他の実施形態を示す回路図である。
図２及び図６を参照すれば、第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４それぞれは、ゲートに第１ないし第４ビットＢ１，Ｂ２，Ｂ３，Ｂ４のうち対応するビットが印加され、第１端が第１ないし第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４のうち対応する出力端と連結され、第２端が第１電圧源ＶＳＳに連結される第１ないし第４ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４である。図６の第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４は、図３の第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４と同じ構成を有するので、以下で詳細な説明は省略する。また、図３で説明したように、図２のコード生成部１１０で出力する第１ないし第４ビットＢ１，Ｂ２，Ｂ３，Ｂ４の論理状態を逆にする場合、第１ないし第４電圧制御部１２１＿１，１２１＿２，１２１＿３，１２１＿４それぞれはＰＭＯＳトランジスタである。
【００４５】
第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４それぞれは、ゲートに前記残りの出力信号のうち一つの出力信号が印加され、第２電圧源ＶＤＤと、第１ないし第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４のうち対応する出力端との間に並列に連結される複数のトランジスタを備える。第１ないし第４電圧変換部１２５＿１，１２５＿２，１２５＿３，１２５＿４それぞれは、前記残りの出力信号の個数に対応する複数の前記トランジスタを備える。
【００４６】
すなわち、第１電圧変換部１２５＿１は、第１ないし第３ＰＭＯＳトランジスタＰ１０１，Ｐ１０２，Ｐ１０３を備える。第１ＰＭＯＳトランジスタＰ１０１は、ゲートに第２出力端ＯＵＴ＿２の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第１出力端ＯＵＴ＿１に連結される。第２ＰＭＯＳトランジスタＰ１０２は、ゲートに第３出力端ＯＵＴ＿３の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第１出力端ＯＵＴ＿１に連結される。第３ＰＭＯＳトランジスタＰ１０３は、ゲートに第４出力端ＯＵＴ＿４の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第１出力端ＯＵＴ＿１に連結される。
【００４７】
第２電圧変換部１２５＿２は、第４ないし第６ＰＭＯＳトランジスタＰ２０１，Ｐ２０２，Ｐ２０３を備える。第４ＰＭＯＳトランジスタＰ２０１は、ゲートに第１出力端ＯＵＴ＿１の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第２出力端ＯＵＴ＿２に連結される。第５ＰＭＯＳトランジスタＰ２０２は、ゲートに第３出力端ＯＵＴ＿３の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第２出力端ＯＵＴ＿２に連結される。第６ＰＭＯＳトランジスタＰ２０３は、ゲートに第４出力端ＯＵＴ＿４の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第２出力端ＯＵＴ＿２に連結される。
【００４８】
第３電圧変換部１２５＿３は、第７ないし第９ＰＭＯＳトランジスタＰ３０１，Ｐ３０２，Ｐ３０３を備える。第７ＰＭＯＳトランジスタＰ３０１は、ゲートに第１出力端ＯＵＴ＿１の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第３出力端ＯＵＴ＿３に連結される。第８ＰＭＯＳトランジスタＰ３０２は、ゲートに第２出力端ＯＵＴ＿２の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第３出力端ＯＵＴ＿３に連結される。第９ＰＭＯＳトランジスタＰ２０３は、ゲートに第４出力端ＯＵＴ＿４の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第３出力端ＯＵＴ＿３に連結される。
【００４９】
第４電圧変換部１２５＿４は、第１０ないし第１２ＰＭＯＳトランジスタＰ４０１，Ｐ４０２，Ｐ４０３を備える。第１０ＰＭＯＳトランジスタＰ４０１は、ゲートに第１出力端ＯＵＴ＿１の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第４出力端ＯＵＴ＿４に連結される。第１１ＰＭＯＳトランジスタＰ４０２は、ゲートに第２出力端ＯＵＴ＿２の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第４出力端ＯＵＴ＿４に連結される。第１２ＰＭＯＳトランジスタＰ４０３は、ゲートに第３出力端ＯＵＴ＿３の出力信号が印加され、第１端が第２電圧源ＶＤＤに連結され、第２端が第４出力端ＯＵＴ＿４に連結される。
【００５０】
図７は、図２のデコーダ１３０の他の実施形態を示す回路図である。
図２、図６及び図７を参照すれば、デコーダ１３０は、第１ないし第４トランジスタＴＲ１０，ＴＲ２０，ＴＲ３０，ＴＲ４０を備える。図１で説明したように、ｎ個の電圧のうち一つの電圧を選択する場合には、前記トランジスタをｎ個備える。
【００５１】
図７の第１ないし第４トランジスタＴＲ１０，ＴＲ２０，ＴＲ３０，ＴＲ４０は、図４の第１ないし第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４をＰＭＯＳトランジスタに変更したものである。図７の第１ないし第４トランジスタＴＲ１０，ＴＲ２０，ＴＲ３０，ＴＲ４０の連結状態は、図４の第１ないし第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４と同一であるので、以下で連結状態に関する詳細な説明は省略する。
【００５２】
図８は、図６のレベルシフタ１２０及び図７のデコーダ１３０を備える図２の半導体装置１００の信号の論理状態を示すテーブルである。
以下では、図２、図６ないし図８を参照して、図６のレベルシフタ１２０及び図７のデコーダ１３０を備える図２の半導体装置１００の動作について説明する。
【００５３】
まず、第１ビットＢ１が第２論理状態Ｈであり、第２ないし第４ビットＢ２，Ｂ３，Ｂ４は第１論理状態Ｌである場合について説明する。第１ビットＢ１が第２論理状態Ｈであるので、第１ＮＭＯＳトランジスタＮ１がターンオンされて、第１出力端ＯＵＴ＿１の出力信号は、第１電圧レベルＶＳＳを有する。第２ないし第４ビットＢ２，Ｂ３，Ｂ４は、第１論理状態Ｌであるので、第２ないし第４ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ４がターンオフされる。第１出力端ＯＵＴ＿１の出力信号は、第１電圧レベルＶＳＳを有するので、第２電圧変換部１２５＿２の第４ＰＭＯＳトランジスタＰ２０１がターンオンされて、第２出力端ＯＵＴ＿２の出力信号は、第２電圧レベルＶＤＤを有する。また、第１出力端ＯＵＴ＿１の出力信号は、第１電圧レベルＶＳＳを有するので、第３電圧変換部１２５＿３の第７ＰＭＯＳトランジスタＰ３０１、及び第４電圧変換部１２５＿４の第１０ＰＭＯＳトランジスタＰ４０１がターンオンされて、第３出力端ＯＵＴ＿３及び第４出力端ＯＵＴ＿４の出力信号は、第２電圧レベルＶＤＤを有する。第２ないし第４出力端ＯＵＴ＿２，ＯＵＴ＿３，ＯＵＴ＿４の出力信号が第２電圧レベルＶＤＤを有するので、第１ないし第３ＰＭＯＳトランジスタＰ１０１，Ｐ１０２，Ｐ１０３はターンオフされる。したがって、第１電圧変換部１２５＿１はディセーブルされて、第１出力端ＯＵＴ＿１の出力信号は、第１電圧レベルＶＳＳを維持し続ける。
【００５４】
したがって、デコーダ１３０の第１トランジスタＴＲ１０がターンオンされ、第２ないし第４トランジスタＴＲ２０，ＴＲ３０，ＴＲ４０がターンオフされ、デコーダ１３０は、出力端ＯＵＴ＿Ｄを通じて第１電圧Ｖ１を出力する。
【００５５】
次いで、第２ビットＢ２が第２論理状態Ｈであり、第１、第３及び第４ビットＢ１，Ｂ３，Ｂ４は第１論理状態Ｌである場合について説明する。この場合、第２ＮＭＯＳトランジスタＮ２がターンオンされ、第１、第３及び第４ＮＭＯＳトランジスタＮ１，Ｎ３，Ｎ４がターンオフされて、第２出力端ＯＵＴ＿２の出力信号は、第１電圧レベルＶＳＳを有する。第１、第８及び第１１ＰＭＯＳトランジスタＰ１０１，Ｐ３０２，Ｐ４０２は、第２出力端ＯＵＴ＿２の出力信号に応答してターンオンされるので、第１、第３及び第４出力端ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３の出力信号は、第２電圧レベルＶＤＤを有する。また、第４ないし第６ＰＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３は、それぞれ第１、第３及び第４出力端ＯＵＴ＿１，ＯＵＴ＿３，ＯＵＴ＿４の出力信号に応答してターンオフされるので、第２電圧変換部１２５＿２はディセーブルされる。したがって、デコーダ１３０の第２トランジスタＴＲ２０がターンオンされ、第１、第３及び第４トランジスタＴＲ１０，ＴＲ３０，ＴＲ４０がターンオフされて、デコーダ１３０は、出力端ＯＵＴ＿Ｄを通じて第２電圧Ｖ２を出力する。
【００５６】
第３ビットＢ３のみが第２論理状態Ｈである場合、または第４ビットＢ４のみが第２論理状態Ｈである場合にも、前述したところと類似して動作するので、以下で詳細な説明は省略する。
すなわち、デコーダ１３０が図７のように具現された場合、図６の実施形態によるレベルシフタ１２０を利用できる。
【００５７】
図９は、図１の半導体装置を備えるディスプレイ装置９００のブロック図である。
前述したような半導体装置１００は、ディスプレイ装置９００で使われる。図９を参照すれば、ディスプレイ装置９００は、ディスプレイパネル９１０、ソースドライバ９２０、ゲートドライバ９３０及びコントローラ９４０を備える。ディスプレイパネル９１０は、複数の画素領域、複数のゲートラインＧ１，…，Ｇｎ及び複数のソースラインＳＬ１，…，ＳＬｎを備える。ディスプレイパネル９１０には、複数のゲートラインＧ１，…，Ｇｎ及び複数のソースラインＳＬ１，…，ＳＬｎがマトリックス形態に交差して配置され、前記交差地点は、前記画素領域として定義される。
【００５８】
コントローラ９４０は、ソースドライバ９２０及びゲートドライバ９３０を制御する。コントローラ９４０は、外部システム（図示せず）から複数の制御信号（図示せず）及びデータ信号（図示せず）を受信する。前記制御信号及び前記データ信号は、外部から供給される。コントローラ９４０は、前記受信された制御信号及びデータ信号に応答して、ゲート制御信号ＧＣ及びソース制御信号ＳＣを生成し、ゲート制御信号ＳＣをゲートドライバ９３０に出力し、ソース制御信号ＳＣをソースドライバ９４０に出力する。
【００５９】
ゲートドライバ９３０は、ゲート制御信号ＧＣに応答して、ゲートラインＧ１，…，Ｇｎを通じてゲート駆動信号を順次にディスプレイパネル９１０に供給する。また、ソースドライバ９２０は、ソース制御信号ＳＣに応答して、所定のデータ電圧（例えば、階調電圧）を、ソースラインＳ１，…，Ｓｎを通じてディスプレイパネル９１０に供給する。ゲートドライバ９３０によりゲートラインＧ１，…，Ｇｎが順次に選択される場合、前記データ電圧は、ソースドライバ９２０により供給される。
【００６０】
ソースドライバ９２０は、前述した半導体装置１００を備える。例えば、ソースドライバ９２０に備えられるレベルシフタ及びデコーダが、図１の半導体装置１００のレベルシフタ１２０及びデコーダ１３０でありうる。この場合、第１ないし第ｎ電圧Ｖ１，Ｖ２，…，Ｖｎ−１，Ｖｎは、ソースラインＳ１，…，Ｓｎに供給される前記階調電圧でありうる。すなわち、本発明の一実施形態による半導体装置１００を備えるディスプレイ装置は、ｎ個のレベルシフタを利用してデコーダで複数のデータ電圧のうち一つのデータ電圧を選択できる。
【００６１】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００６２】
本発明は、ディスプレイ装置関連の技術分野に適用可能である。
【符号の説明】
【００６３】
１００  半導体装置
１１０  コード生成部
１２０  レベルシフタ
１３０  デコーダ
１２１＿１，１２１＿２，１２１＿ｎ−１，１２１＿ｎ  電圧制御部
１２５＿１，１２５＿２，１２５＿ｎ−１，１２５＿ｎ  電圧変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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