(57)【特許請求の範囲】
【請求項１】
第１の電源と第１のノード間に接続された第１導電型の第１のトランジスタと、
第２の電源と前記第１のノード間に直列に接続された、第２導電型の第２及び第３のトランジスタと、
を備え、
前記第１及び第２のトランジスタの制御端子には、第１の制御信号が共通に入力されてオン、オフがそれぞれ制御され、
前記第３のトランジスタの制御端子は、前記第１の電源と前記第２の電源の電源振幅よりも低振幅の入力データ信号が入力される入力端子に接続され、
前記第１の電源と前記第２の電源で駆動され、前記第１のノードと第１の出力端子との間に接続され、第２の制御信号によりオン又はオフに制御されるクロックドインバータと、
前記第１の電源と前記第２の電源で駆動され、前記第１の出力端子に入力が接続されたインバータと、
前記第１のノードと前記インバータの出力との間に接続され、第３の制御信号によりオン又はオフに制御されるスイッチと、
を備えたレベルシフト回路であって、
１つ又は複数の前記レベルシフト回路に対して、前記第１乃至第３の制御信号を生成する制御信号発生回路を備え、
前記制御信号発生回路は、
第１のタイミングで前記第２の制御信号により前記クロックドインバータを非活性状態とし、
次の第２のタイミングで前記第３の制御信号により前記スイッチをオフとし、
次の第３のタイミングで、前記第１の制御信号により前記第１のトランジスタをオンとし、前記第１のノードが前記第１の電源電圧にセットされ、
次の第４のタイミングで前記第１の制御信号により前記第１のトランジスタをオフとし、
次の第５のタイミングで前記第２の制御信号により前記クロックドインバータを活性状態とし、前記第１のノードを反転した信号が前記第１の出力端子から出力され、
次の第６のタイミングで前記第３の制御信号により前記スイッチをオンさせ、前記第１のノードと前記インバータの出力とが導通し、
前記第１乃至第４のタイミングはいずれもデータ出力切り替えタイミングの前に位置し、
前記第５のタイミングは、前記データ出力切り替えタイミングに対応し、
前記第６のタイミングは、前記データ出力切り替えタイミングの後に位置する、ことを特徴とするレベルシフト回路。
【請求項２】
前記入力データ信号は、前記第３のタイミングと前記第４のタイミングの間の所定のタイミングで入力される、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記インバータの出力は、第２の出力端子に接続される、ことを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項４】
前記クロックドインバータが、
前記第１の電源と前記第２の電源間に直列に接続された、第１導電型の第４及び第５のトランジスタと、第２導電型の第６及び第７のトランジスタと、
を備え、
前記第４及び第７のトランジスタの制御端子が前記第１のノードに接続され、
前記第５及び第６のトランジスタの制御端子に、前記第２の制御信号と前記第２の制御信号の相補信号がそれぞれ入力され、
前記第５及び第６のトランジスタの接続点が前記第１の出力端子に接続されている、ことを特徴とする請求項１乃至３のいずれか１項に記載のレベルシフト回路。
【請求項５】
前記クロックドインバータが、
前記第１のノードと前記第１の出力端子間に接続され、第１、第２導電型の第４、第５のトランジスタを含むＣＭＯＳインバータと、
前記ＣＭＯＳインバータと前記第１の電源との間に接続され、前記第２の制御信号を制御端子に受ける第１導電型の第６のトランジスタと、
前記ＣＭＯＳインバータと前記第２の電源との間に接続され、前記第２の制御信号の相補信号を制御端子に受ける第１導電型の第７のトランジスタと、
を備えた、ことを特徴とする請求項１乃至３のいずれか１項に記載のレベルシフト回路。
【請求項６】
前記クロックドインバータが、
前記第１のノードと前記第１の出力端子間に接続されたＣＭＯＳインバータとＣＭＯＳスイッチと、
を備え、
前記ＣＭＯＳインバータは、前記第１の電源と前記第２の電源で駆動され、
前記ＣＭＯＳスイッチは、前記第２の制御信号の相補信号によってオン・オフが制御される、ことを特徴とする請求項１乃至３のいずれか１項に記載のレベルシフト回路。
【請求項７】
前記第２のトランジスタが前記第２の電源に接続され、前記第３のトランジスタが前記第１のノードに接続される、ことを特徴とする請求項１乃至６のいずれか１項に記載のレベルシフト回路。
【請求項８】
前記第３のトランジスタが前記第２の電源に接続され、前記第２のトランジスタが前記第１のノードに接続される、ことを特徴とする請求項１乃至６のいずれか１項に記載のレベルシフト回路。
【請求項９】
複数の前記レベルシフト回路に対して、前記第２のトランジスタを共通に１つ備えた請求項７記載のレベルシフト回路。
【請求項１０】
入力データ信号として映像信号を入力しレベルシフトして出力するレベルシフト回路と、
前記レベルシフト回路の出力データ信号をデコードし複数の参照電圧の中から対応する参照電圧を選択して出力するデコーダ回路と、
前記デコーダ回路からの出力電圧を受け表示素子が接続される信号線を駆動する出力バッファ回路と、
を備え、
前記レベルシフト回路は、請求項１乃至９のいずれか１項に記載のレベルシフト回路からなるデータドライバ。
【請求項１１】
前記表示素子は、液晶素子又は有機ＥＬ素子である、請求項１０記載のデータドライバ。
【請求項１２】
請求項１０又は１１に記載のデータドライバを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路とそれを用いたデータドライバ及び表示装置に関する。
【背景技術】
【０００２】
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。また薄型表示デバイスとして有機発光ダイオード（Ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ：ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置も開発されている。
【０００３】
図８を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。図８は、薄型表示装置の要部構成を示す図である。図８を参照すると、アクティブマトリクス駆動方式の薄型表示装置は、電源回路９４０と、表示コントローラー９５０と、表示パネル９６０と、ゲートドライバ９７０と、データドライバ９８０を備えている。
【０００４】
表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置され（例えばカラーＳＸＧＡ（Ｓｕｐｅｒ  Ｅｘｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）パネルの場合、１２８０×３画素列×１０２４画素行）、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給される。映像データは、デジタル信号でデータドライバ９８０に供給される。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は、半導体基板で構成され、大画面表示装置等ではガラス基板やプラスチック基板等の絶縁性基板上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）で画素スイッチ等を形成した半導体基板が広く使われている。
【０００５】
上記表示装置は、画素スイッチ９６４のオン（導通）・オフ（非導通）を走査信号により制御し、画素スイッチ９６４がオン（導通状態）となるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像を表示するものである。液晶表示装置の場合に、表示素子９６３は液晶を含む。有機発光ダイオード表示装置の場合、表示素子９６３は有機発光ダイオードを含む。
【０００６】
１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（画素スイッチ９６４がオン）され、選択期間内に、各データ線９６２より階調信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、走査線で複数画素行を同時に選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。
【０００７】
図９は、図８のデータドライバ９８０の要部構成の一典型例を示す図である。図９を参照すると、データドライバ９８０は、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフト回路群８０３と、参照信号発生回路８０４と、デコーダ回路群８０５と、出力バッファ群８０６と、を含む。
【０００８】
シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力毎のビット信号に展開し、所定の出力数毎ラッチし、ＳＴＢ信号（ストローブ信号）に応じて、レベルシフト回路群８０３に出力する。レベルシフト回路群８０３は、データレジスタ／ラッチ８０２から出力される各出力毎のビット信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に相補の高振幅ビット信号（ＤＨ、ＤＢＨ）を出力する。デコーダ回路群８０５は、各出力毎に、参照信号発生回路８０４で生成された参照信号群から入力されたデジタルデータ（ビット）信号に応じた参照信号を選択する。出力バッファ群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択された参照信号を入力し、その参照信号に対応した階調信号を増幅出力する。出力バッファ群８０６の出力端子群は表示装置のデータ線に接続される。シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路で、一般に低振幅電圧信号ＶＥ３、ＶＥ４（例えばＶＥ３＝３．３Ｖ、ＶＥ４＝０Ｖ）で構成され、対応する電源電圧が供給されている。
【０００９】
レベルシフト回路群８０３、デコーダ回路群８０５、及び出力バッファ群８０６では、表示素子を駆動するのに必要な高振幅電圧信号ＶＥ１、ＶＥ２（例えばＶＥ１＝１８Ｖ、ＶＥ２＝０Ｖ）を扱い、対応する電源電圧が供給される。低振幅電圧信号から高振幅電圧信号のレベル変換は、レベルシフト回路群８０３で行われる。レベルシフト回路群８０３は、各出力毎に、映像デジタルデータのビット数に対応したレベルシフト回路を備え、低振幅電圧信号のビット信号を受けて高振幅電圧信号のビット信号に変換する。
【００１０】
薄型表示装置を有するハイエンド用途のモバイル機器、ノートＰＣ、モニタ、ＴＶ等においては近年高画質化の需要が高まっている。具体的には、ＲＧＢ各８ビット映像デジタルデータ（約１６８０万色）以上の多色化（多ビット化）や、動画特性向上や３次元表示対応のためフレーム周波数（１画面を書き換える駆動周波数）を１２０Ｈｚや更にそれ以上高くする要求も出始めている。このため、表示装置のデータドライバは、多ビットの映像デジタルデータを高速に処理しなければならず、ロジック回路の電源電圧の低電圧化（例えば０Ｖ〜２Ｖ以下）が求められるようになってきている。
【００１１】
低電圧化により大きな影響を受けるのは、レベルシフト回路群８０３である。レベルシフト回路群８０３は、高振幅電圧信号に対応した高電圧の耐圧を備えた高耐圧トランジスタを含み、高耐圧のトランジスタの閾値電圧も比較的高い。このため、ロジック回路の電源電圧が低くなり、レベルシフト回路群８０３に入力される低振幅のデジタル信号のＨｉｇｈ電位がレベルシフト回路群８０３の高耐圧トランジスタの閾値電圧に近くなると、低振幅電圧信号をゲートに受けるレベルシフト回路群８０３のトランジスタのドレイン電流が小さくなり（例えば（ゲート電圧−閾値電圧）の２乗に比例）、高速なレベル変換が困難になる場合や、あるいは、レベル変換動作そのものが困難になる場合がある。
【００１２】
低振幅のデジタル信号を高振幅の電圧信号にレベル変換する技術として以下の技術が開示されている。
【００１３】
図１０は、特許文献１（特開平２−１８８０２４号公報）の図２に開示された回路と同等の構成を示す図である。ただし、図１０において、説明の都合で、素子番号等は特許文献１の図２とは変えてある。図１０を参照すると、ＮチャネルＭＯＳトランジスタＭ８１、Ｍ８２、ＰチャネルＭＯＳトランジスタＭ８３、Ｍ８４は、典型的な襷がけ構成のレベルシフト回路を構成し、さらに第１電流供給回路９１、第２電流供給回路９２を備えている。
【００１４】
レベルシフト回路（Ｍ８１、Ｍ８２、Ｍ８３、Ｍ８４）の動作について説明する。なお図１０において、低振幅信号ＩＮとその相補信号ＩＮＢの電圧をＶＤＤ１とＶＳＳ（ＶＳＳが低電位側電源電圧）とし、振幅信号ＩＮに対する高振幅出力信号ＯＵＴとその相補信号ＯＵＴＢの電圧をＶＤＤ２（ＶＤＤ２＞ＶＤＤ１）とＶＳＳとする。
【００１５】
レベルシフト回路（Ｍ８１、Ｍ８２、Ｍ８３、Ｍ８４）は、
ソースが電源ＶＳＳに共通接続され、ドレインが出力端子Ｎ７４、Ｎ７３にそれぞれ接続され、ゲートが入力端子Ｎ７１、Ｎ７２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭ８１、Ｍ８２と、
電源ＶＤＤ２にソースが共通接続され、ドレインが出力端子Ｎ７４、Ｎ７３にそれぞれ接続され、ゲートが出力端子Ｎ７３、Ｎ７４に交差接続されたＰチャネルＭＯＳトランジスタＭ８３、Ｍ８４を備えている。
【００１６】
低振幅（ＶＤＤ１−ＶＳＳ）のデジタル入力信号ＩＮ、ＩＮＢは入力端子Ｎ７１、Ｎ７２に供給され、該入力信号ＩＮがＨｉｇｈレベル（＝ＶＤＤ１）のとき、トランジスタＭ８１がオンし、Ｍ８１のドレイン・ノードに接続される出力端子Ｎ７４はＶＳＳとなり、トランジスタＭ８２はオフしＭ８４はオンし、トランジスタＭ８４のドレイン・ノードに接続する出力端子Ｎ７３は電源電圧ＶＤＤ２となる。一方、該入力信号ＩＮＢがＨｉｇｈレベル（＝ＶＤＤ１）のとき、トランジスタＭ８２がオンし、トランジスタＭ８２のドレイン・ノードに接続される出力端子（ＯＵＴ）Ｎ７３はＶＳＳとなり、トランジスタＭ８１はオフし、トランジスタＭ８３はオンし、トランジスタＭ８３のドレイン・ノードに接続する出力端子（ＯＵＴＢ）Ｎ７４は電源電圧ＶＤＤ２となる。
【００１７】
図１０において、入力信号ＩＮ、ＩＮＢの振幅が低くなると、入力信号ＩＮ、ＩＮＢの電位変化時に、ＮチャネルＭＯＳトランジスタＭ８１、Ｍ８２の放電動作と、ＰチャネルＭＯＳトランジスタＭ８３、Ｍ８４の充電動作とが、過渡的に、同時に生じるため、誤動作や貫通電流が発生し易くなる。
【００１８】
具体的には、例えば初期状態として、入力信号ＩＮ、ＩＮＢがそれぞれＬｏｗレベル（ＶＳＳ）、Ｈｉｇｈレベル（ＶＤＤ１）とされ、出力信号ＯＵＴ、ＯＵＴＢがそれぞれＬｏｗレベル（ＶＳＳ）、Ｈｉｇｈレベル（ＶＤＤ２）とされているものとする。トランジスタＭ８１、Ｍ８２はそれぞれオフ（電気的に非導通）、オン（電気的に導通）となり、トランジスタＭ８３、Ｍ８４はそれぞれオン、オフとなっている。
【００１９】
初期状態から、入力信号ＩＮ、ＩＮＢがそれぞれＨｉｇｈレベル、Ｌｏｗレベルに変化する場合、この変化直後、トランジスタＭ８１、Ｍ８２はそれぞれオン、オフとなる。また、該変化直後では、出力信号ＯＵＴ、ＯＵＴＢは、それぞれＬｏｗレベル、Ｈｉｇｈレベルとなっており、トランジスタＭ８３、Ｍ８４はそれぞれオン、オフとなっている。
【００２０】
このため、レベルシフト動作を正常に行うためには、トランジスタＭ８１は、トランジスタＭ８３の充電能力を上回る放電能力で、出力信号ＯＵＴＢの電位をＬｏｗ（ＶＳＳ）側に引き下げなければならない。
【００２１】
出力信号ＯＵＴＢの電位が引き下げられると、トランジスタＭ８４がオンとなり、出力信号ＯＵＴは電源電圧ＶＤＤ２に引き上げられる。そして、トランジスタＭ８３がオフとなりレベル変換が完了する。
【００２２】
入力信号ＩＮ、ＩＮＢがそれぞれＬｏｗレベル、Ｈｉｇｈレベルに変化する場合、トランジスタＭ８１、Ｍ８３とトランジスタＭ８２、Ｍ８４の作用は上記と入替わった動作となる。
【００２３】
入力信号ＩＮの振幅が低くなると、ＮチャネルＭＯＳトランジスタＭ８１、Ｍ８２のゲート・ソース間電圧が低くなり、放電能力が低下し（Ｍ８１、Ｍ８２のドレイン電流が小となる）、誤動作が発生しやすくなる。
【００２４】
また、入力信号ＩＮの振幅が低くなると、正常にレベルシフト動作しても、出力信号ＯＵＴ、ＯＵＴＢの変化が遅い場合、過渡的に、トランジスタＭ８１とＭ８３が共にオン、又は、トランジスタＭ８２とＭ８４が共にオン状態となるため、電源ＶＤＤ２からＶＳＳへの貫通電流（ｔｈｒｏｕｇｈ  ｃｕｒｒｅｎｔ）が発生し、消費電力が増大する。
【００２５】
図１０の構成では、入力信号ＩＮ／ＩＮＢの振幅が低い場合でも、レベルシフト動作を正常に行い、且つ、レベルシフト動作の高速化を実現するため、レベルシフト回路（Ｍ８１、Ｍ８２、Ｍ８３、Ｍ８４）に、第１電流供給回路９１及び第２電流供給回路９２が設けられている。
【００２６】
第１電流供給回路９１は、入力信号ＩＮがＬｏｗレベル（ＶＳＳ）からＨｉｇｈレベル（ＶＤＤ１）へ変化するときに動作する。第２電流供給回路９２は、入力信号ＩＮＢがＬｏｗレベル（ＶＳＳ）からＨｉｇｈレベル（ＶＤＤ１）へ変化するときに動作する。
【００２７】
第１電流供給回路９１は、ソースが電源ＶＤＤ２に接続され、ドレインとゲートが接続されたＰチャネルＭＯＳトランジスタＭ８５と、
ソースが電源ＶＤＤ２に接続され、ゲートがＰチャネルＭＯＳトランジスタＭ８５のゲートに接続され、ドレインが出力端子Ｎ８３に接続されたＰチャネルＭＯＳトランジスタＭ８６と、
ＰチャネルＭＯＳトランジスタＭ８５のドレインにドレインが接続されゲートが入力端子Ｎ７１に接続されたＮチャネルＭＯＳトランジスタＭ８９と、
ＮチャネルＭＯＳトランジスタＭ８９のソースにドレインが接続され、ゲートが出力端子Ｎ７４に接続され、ソースが電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＭ９０と、を備えている。
【００２８】
第２電流供給回路９２は、
ソースが電源ＶＤＤ２に接続され、ドレインとゲートが接続されたＰチャネルＭＯＳトランジスタＭ８８と、
ソースが電源ＶＤＤ２に接続され、ゲートがＰチャネルＭＯＳトランジスタＭ８８のゲートに接続され、ドレインが出力端子Ｎ７４に接続されたＰチャネルＭＯＳトランジスタＭ８７と、
ＰチャネルＭＯＳトランジスタＭ８８のドレインにドレインが接続され、ゲートが入力端子Ｎ７２に接続されたＮチャネルＭＯＳトランジスタＭ９１と、
ＮチャネルＭＯＳトランジスタＭ９１のソースにドレインが接続され、ゲートが出力端子Ｎ７３に接続され、ソースが電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＭ９２と、を備えている。
【００２９】
初期状態として、入力信号ＩＮ、ＩＮＢがそれぞれＬｏｗレベル（ＶＳＳ）、Ｈｉｇｈレベル（ＶＤＤ１）とされ、出力信号ＯＵＴ、ＯＵＴＢがそれぞれＬｏｗレベル（ＶＳＳ）、Ｈｉｇｈレベル（ＶＤＤ２）とされているものとする。トランジスタＭ８１、Ｍ８２はそれぞれオフ、オン、トランジスタＭ８３、Ｍ８４はそれぞれオン、オフとなっている。この初期状態から、入力信号ＩＮ、ＩＮＢがそれぞれＨｉｇｈレベル（ＶＤＤ１）、Ｌｏｗレベル（ＶＳＳ）に変化する場合について説明する。
【００３０】
入力信号ＩＮ、ＩＮＢのＨｉｇｈレベル（ＶＤＤ１）、Ｌｏｗレベル（ＶＳＳ）への変化直後、トランジスタＭ８１、Ｍ８２はそれぞれオン、オフとなる。また、入力信号ＩＮ、ＩＮＢのＨｉｇｈレベル（ＶＤＤ１）、Ｌｏｗレベル（ＶＳＳ）への変化直後、出力信号ＯＵＴ、ＯＵＴＢはＬｏｗレベル、Ｈｉｇｈレベルとなっており、トランジスタＭ８３、Ｍ８４はそれぞれオン、オフとなっている。
【００３１】
第１電流供給回路９１において、トランジスタＭ８９のゲートには入力信号ＩＮのＨｉｇｈレベル（ＶＤＤ１）が入力され、トランジスタＭ９０のゲートには出力信号ＯＵＴＢのＨｉｇｈレベル（ＶＤＤ２）が入力されて共にオンとなり、トランジスタＭ８９のゲート電圧（ＶＤＤ１）とソース電圧（ＶＳＳ）間の電圧に応じたドレイン電流がカレントミラー（Ｍ８５、Ｍ８６）のトランジスタＭ８５に入力される。カレントミラーの入力電流を折り返した出力電流（ミラー電流）がトランジスタＭ８６のドレインから出力され、出力端子Ｎ７３を充電する。トランジスタＭ８６のドレイン電流（ミラー電流）は、カレントミラーの入力電流を増幅した電流とされ、出力端子Ｎ７３の出力信号ＯＵＴの電位を引き上げ、トランジスタＭ８３をオフとする。なお、カレントミラーの入力電流に対する出力電流の増幅率（ミラー比）は、トランジスタＭ８５、Ｍ８６のゲート長を同一とした場合、トランジスタＭ８５に対するトランジスタＭ８６のゲート幅の比率（１より大）で定まる。
【００３２】
一方、トランジスタＭ８１がオンし、そのドレインが接続された出力端子Ｎ７４の出力信号ＯＵＴＢの電位を引き下げ、トランジスタＭ８４がオンとなり、レベルシフトが完了する。
【００３３】
出力信号ＯＵＴＢの電位が引き下げられると、第１電流供給回路９１のトランジスタＭ９０がオフとなり、第１電流供給回路９１は停止される。このように、第１電流供給回路９１は、初期状態からの変化直後、出力端子Ｎ７３の電位を速やかに引き上げてトランジスタＭ８３をオフさせる。このため、トランジスタＭ８１は、出力端子Ｎ７３の出力信号ＯＵＴの電位を速やかに引き下げることができる。したがって、レベルシフト動作を、正常、且つ、高速に行うことができる。
【００３４】
第２電流供給回路９２は、入力信号ＩＮＢがＬｏｗレベルからＨｉｇｈレベルへ変化するときに動作する。初期状態として、入力信号ＩＮ、ＩＮＢがそれぞれＨｉｇｈレベル（ＶＤＤ１）、Ｌｏｗレベル（ＶＳＳ）とされ、出力信号ＯＵＴ、ＯＵＴＢがそれぞれＨｉｇｈレベル（ＶＤＤ２）、Ｌｏｗレベル（ＶＳＳ）とされているものとする。
【００３５】
トランジスタＭ８２、Ｍ８１はそれぞれオフ、オン、トランジスタＭ８４、Ｍ８３はそれぞれオン、オフとなっている。この状態から、入力信号ＩＮ、ＩＮＢがそれぞれＬｏｗレベル（ＶＳＳ）、Ｈｉｇｈレベル（ＶＤＤ１）に変化する場合について説明する。
【００３６】
入力信号ＩＮ、ＩＮＢのＬｏｗレベル（ＶＳＳ）、Ｈｉｇｈレベル（ＶＤＤ１）への変化直後、トランジスタＭ８１、Ｍ８２は、それぞれオフ、オンとなる。また、入力信号ＩＮ、ＩＮＢのＬｏｗレベル（ＶＳＳ）、Ｈｉｇｈレベル（ＶＤＤ１）への変化直後、出力信号ＯＵＴ、ＯＵＴＢはＨｉｇｈレベル、Ｌｏｗレベルとなっており、トランジスタＭ８３、Ｍ８４はそれぞれオフ、オンとなっている。
【００３７】
第２電流供給回路９２において、トランジスタＭ９１のゲートには入力信号ＩＮＢのＨｉｇｈレベル（ＶＤＤ１）が入力され、トランジスタＭ９２のゲートには出力信号ＯＵＴのＨｉｇｈレベル（ＶＤＤ２）が入力されて共にオンとなり、トランジスタＭ９１のゲート電圧（ＶＤＤ１）とソース電圧（ＶＳＳ）間の電圧に応じたドレイン電流がカレントミラー（Ｍ８８、Ｍ８７）のトランジスタＭ８８に入力され、カレントミラーの入力電流を折り返した出力電流（ミラー電流）がトランジスタＭ８７のドレインから出力され、出力端子Ｎ７４を充電する。トランジスタＭ８７のドレイン電流（ミラー電流）は、カレントミラーの入力電流を増幅した電流とされ、出力端子Ｎ７４の出力信号ＯＵＴの電位を引き上げ、トランジスタＭ８４をオフとする。なお、カレントミラーの入力電流に対する出力電流の増幅率（ミラー比）は、トランジスタＭ８８、Ｍ８７のゲート長を同一とした場合、トランジスタＭ８８に対するトランジスタＭ８７のゲート幅の比率（１より大）で定まる。
【００３８】
一方、トランジスタＭ８２がオンし、トランジスタＭ８２のドレインが接続された出力端子Ｎ７４の出力信号ＯＵＴＢの電位をＶＳＳ側に引き下げ、この結果、トランジスタＭ８４がオンとなり、ＯＵＴを電源電圧ＶＤＤ側２に引き上げ、レベルシフトが完了する。
【００３９】
また出力信号ＯＵＴの電位が引き下げられると、第２電流供給回路９２のトランジスタＭ９２がオフとなり、第２電流供給回路９２は停止する。このように、第２電流供給回路９２は、初期状態からの変化直後、出力端子Ｎ７４の電位を速やかに引き上げてトランジスタＭ８４をオフさせるため、トランジスタＭ８２は、出力端子Ｎ７４の出力信号ＯＵＴの電位を速やかに引き下げることができる。したがって、レベルシフト動作を、正常、且つ、高速に、行うことができる。
【００４０】
上記の如く、図１０のレベルシフト回路は、入力信号の振幅が低い場合でも、高振幅の出力信号へのレベル変換を高速に行うことができる。
【００４１】
また図１０の回路によれば、出力信号ＯＵＴ、ＯＵＴＢの変化が速いため、過渡的に、トランジスタＭ８１、Ｍ８３の同時オン、又は、トランジスタＭ８２、Ｍ８４の同時オンとなる期間は短く、貫通電流を抑制できる。
【００４２】
また、多結晶シリコン薄膜トランジスタの液晶駆動用データ線駆動回路として、低振幅（０Ｖ−３Ｖ）の映像デジタル信号を表示素子の駆動に対応した高振幅（０Ｖ−１０Ｖ）の電圧信号にレベル変換する技術が特許文献２（特開２００３−１１５７５８号公報）に開示されている。図１１は、特許文献２の図１から引用した図である。図１１を参照すると、低振幅の入力信号ＩＮが供給される入力端子Ｎ６１と端子Ｎ６２間に接続され、ゲートに信号ＸＳＭＰを受けるＮチャネルＭＯＳトランジスタＭＮ１と、ソースがＧＮＤに接続され、ゲートが端子Ｎ６２に接続されたＮチャネルＭＯＳトランジスタＭＮ２と、ソースがトランジスタＭＮ２のドレインに接続され、ドレインが端子Ｎ６３に接続されたＮチャネルＭＯＳトランジスタＭＮ３と、ソースが１０Ｖ電源に接続され、ドレインが端子Ｎ６３に接続されたＰチャネルＭＯＳトランジスタＭＰ１と、端子Ｎ６３と出力端子Ｎ６４間に接続され、１０Ｖ電源とＧＮＤ間で動作するインバータ（ＭＮ４、ＭＰ２）と、を備えている。端子Ｎ６２、Ｎ６３には端子電圧を一時的に保持可能な容量Ｃ１、Ｃ２が接続されている。トランジスタＭＮ３とＭＰ１のゲートには、信号ＳＭＰが共通に入力されている。信号ＳＭＰ、ＸＳＭＰは高振幅（０Ｖ−１０Ｖ）のサンプリング制御信号で、信号ＸＳＭＰは信号ＳＭＰの相補信号である。図１１は、データ線駆動回路のサンプリングレベル変換部をなし、入力端子Ｎ６１には低振幅の映像シリアルデータが供給されている。まず、サンプリング制御信号ＳＭＰがＬｏｗ（０Ｖ）、ＸＳＭＰがＨｉｇｈ（１０Ｖ）のとき、トランジスタＭＮ１がオンとなり、入力端子Ｎ６１に入力されているシリアルデータをサンプリングして、Ｈｉｇｈ（３Ｖ）又はＬｏｗ（０Ｖ）の低振幅のデータ信号を端子Ｎ６２の容量Ｃ１に保持する。このときトランジスタＭＰ１、ＭＮ３はオン、オフとされ、端子Ｎ６３はＨｉｇｈ（１０Ｖ）にプリチャージされ、出力端子Ｎ６４の信号ＯＵＴはインバータ（ＭＮ４、ＭＰ２）によりＬｏｗ（０Ｖ）になる。
【００４３】
次に、サンプリング制御信号ＳＭＰがＨｉｇｈ（１０Ｖ）、ＸＳＭＰがＬｏｗ（０Ｖ）に変化すると、トランジスタＭＮ１がオフとなり、端子Ｎ６２の容量Ｃ１に保持されたデータ信号は引き続き保持される。またトランジスタＭＰ１、ＭＮ３はそれぞれオフ、オンとされる。トランジスタＭＮ３がオンとなるため、端子Ｎ６３は端子Ｎ６２の容量Ｃ１に保持されたデータ信号に応じて変化する。すなわち、端子Ｎ６２のデータ信号がＨｉｇｈ（３Ｖ）のときは、トランジスタＭＮ２がオンとなり、端子Ｎ６３の電圧はＨｉｇｈ（１０Ｖ）からＬｏｗ（０Ｖ）に変化して容量Ｃ２に保持される。また、端子Ｎ６２のデータ信号がＬｏｗ（０Ｖ）のときは、トランジスタＭＮ２がオフとなり、端子Ｎ６３の電圧はＨｉｇｈ（１０Ｖ）のまま容量Ｃ２に保持される。一方、出力端子Ｎ６４の電圧は、端子Ｎ６３のインバータ出力であるので、端子Ｎ６３の逆の論理値となる。すなわち出力端子Ｎ６４からは、端子Ｎ６２の低振幅のデータ信号と同じ論理値の高振幅のデータ信号が出力される。なお、特許文献２では、図１１の出力端子Ｎ６４の後段に高圧回路のラッチ回路（不図示）が接続され、レベル変換した電圧信号を所定期間安定に保持するとともに、ラッチした信号をデコーダ（ＤＡＣ）へ供給する構成とされている（特開２００３−１１５７５８号公報の図２２）。
【先行技術文献】
【特許文献】
【００４４】
【特許文献１】特開平２−１８８０２４号公報
【特許文献２】特開２００３−１１５７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００４５】
以下に関連技術の分析を与える。
【００４６】
上記したように、関連技術のレベルシフト回路は、図９のデータドライバのレベルシフト回路群８０３に適用しようとすると、各種課題を有している。
【００４７】
図９のレベルシフト回路群８０３では、出力数とビット数の積算した個数のレベルシフト回路を備えているため、レベルシフト回路１個あたりの面積を縮減することが重要である。すなわち、低振幅のビット信号を高振幅の信号に高速にレベル変換するとともに、省面積なレベルシフト回路が要求されている。
【００４８】
また図９のレベルシフト回路群８０３はデコーダ回路群８０５に出力信号を供給する。このため、各レベルシフト回路の出力端子はデコーダ回路のビット信号線に接続される。デコーダ回路のビット信号線には、デコーダ回路を構成するトランジスタ（スイッチトランジスタ）のゲートが接続されており、レベルシフト回路群８０３の各レベルシフト回路は、これらのゲート容量や配線容量を含む負荷容量を高速に駆動することが求められる。
【００４９】
図１０の構成は、レベルシフト回路１個あたり１２個のトランジスタで構成される。第１、第２の電流供給回路９１、９２は、出力端子Ｎ７３、Ｎ７４の充電を担っており、第１電流供給回路９１が高駆動能力の出力電流（Ｍ８６のドレイン電流）を供給するためには、低振幅の入力信号ＩＮをゲートに受けるトランジスタＭ８９のドレイン電流を、カレントミラー（Ｍ８５、Ｍ８６）で増幅しなければならない。すなわち、トランジスタＭ８６のゲート幅をトランジスタＭ８５のゲート幅よりも十分大きくする必要がある。同様に、第２電流供給回路９２が高駆動能力の出力電流（Ｍ８７のドレイン電流）を供給するためには、トランジスタＭ８７のゲート幅をトランジスタＭ８８のゲート幅より十分大きくする必要がある。このため、図１０のレベルシフト回路の面積は大きくなるという課題がある。
【００５０】
図１１の構成は、レベル変換に必要なトランジスタ数は少ないが、データ線を駆動する１データ期間、安定に保持する機能を有していない。すなわち、図１１では、端子Ｎ６２、Ｎ６３の信号電圧は、容量Ｃ１、Ｃ２によって保持されている。しかし容量Ｃ１、Ｃ２の容量値は、高速動作をさせるために大きな容量値にすることはできない。このため、１データ期間、容量Ｃ１、Ｃ２によって保持しようとした場合、ノイズ等で容量Ｃ１、Ｃ２に保持している電圧が変動しても、変動前の電圧に戻すことができない、という課題がある。１データ期間、安定に保持するため、図１１の後段にラッチ回路を設けると、トランジスタ数が増加して面積が増加する。
【００５１】
本発明の目的は、低振幅のデジタル信号を高振幅の電圧信号に速やかにレベル変換するとともにレベル変換した電圧信号を所定の期間安定に保持することを可能としたレベルシフト回路、及び該レベルシフト回路を備えたデータドライバと表示装置を提供することにある。
【００５２】
また、本発明は、上記目的を達成するとともに、簡易な構成で省面積なレベルシフト回路、及び該レベルシフト回路を備えたデータドライバと表示装置を提供することもその目的としている。
【課題を解決するための手段】
【００５３】
本発明によれば、第１の電源と第１のノード間に接続された第１導電型の第１のトランジスタと、第２の電源と前記第１のノード間に直列に接続された第２導電型の第２及び第３のトランジスタと、を備え、前記第１及び第２のトランジスタのゲートには、第１の制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、前記第３のトランジスタのゲートには、前記第１の電源と前記第２の電源の電源振幅よりも低振幅の入力データ信号が入力され、前記第１の電源と前記第２の電源で駆動され、前記第１のノードと第１の出力端子との間に接続され、第２の制御信号によりオン又はオフに制御されるクロックドインバータと、前記第１の電源と前記第２の電源で駆動され、前記第１の出力端子に入力が接続されたインバータと、前記第１のノードと前記インバータの出力との間に接続され、第３の制御信号によりオン又はオフに制御されるスイッチと、を備えたレベルシフト回路が提供される。本発明によれば、該レベルシフト回路を備えたデータドライバ、該データドライバを備えた表示装置が提供される。
【発明の効果】
【００５４】
本発明によれば、低振幅のデジタル入力信号を高振幅の電圧信号に高速にレベル変換可能としレベル変換信号の安定な保持を可能としている。また、本発明によれば、構成を簡易化し、省面積化を可能としている。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の第１の実施形態の動作を説明する図である。
【図３】本発明の第２の実施形態の構成を示す図である。
【図４】本発明の第１の実施例の構成を示す図である。
【図５】クロックドインバータの構成を示す図である。
【図６】本発明の第２の実施例の構成を示す図である。
【図７】本発明の第３の実施例の構成を示す図である。
【図８】表示装置の構成例を示す図である。
【図９】データドライバの構成例を示す図である。
【図１０】関連技術（特許文献１）のレベルシフト回路を示す図である。
【図１１】関連技術（特許文献２）のレベルシフト回路を示す図である。
【図１２】本発明の第４の実施例の構成を示す図である。
【図１３】図１２のレベルシフト回路の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００５６】
以下本発明の好ましい態様について説明する。本発明の態様の一つにおいて、レベルシフト回路は、第１の電源（Ｅ１）と第１のノード（２）間に接続された第１導電型の第１のトランジスタ（Ｍ１）と、第２の電源（Ｅ２）と前記第１のノード（２）間に直列に接続された第２導電型の第２及び第３のトランジスタ（Ｍ２、Ｍ３）と、を備えている。第１のトランジスタ（Ｍ１）の制御端子（ゲート端子）と、第２及び第３のトランジスタ（Ｍ２、Ｍ３）の一方の制御端子（ゲート端子）には、第１の制御信号（Ｓ１）が共通に入力されてオン、オフがそれぞれ制御される。第２及び第３のトランジスタ（Ｍ２、Ｍ３）の他方の制御端子（ゲート端子）は、前記第１の電源と前記第２の電源の電源振幅よりも低振幅の入力データ信号（ＩＮ）が入力される入力端子（１）に接続される。さらに、第１の電源（Ｅ１）と第２の電源（Ｅ２）で駆動され、前記第１のノード（２）と第１の出力端子（３）との間に接続され、第２の制御信号（Ｓ２）によりオン又はオフに制御されるクロックドインバータ（１０）と、第１の電源（Ｅ１）と第２の電源（Ｅ２）で駆動され、第１の出力端子（３）に入力が接続されたインバータ（２０）と、第１のノード（２）とインバータ（２０）の出力との間に接続され、第３の制御信号（Ｓ３）によりオン又はオフに制御されるスイッチ（ＳＷ１）とを備えている。かかる構成のプリチャージ方式のラッチ型のレベルシフト回路によれば、低振幅のデジタル入力データ信号（ＩＮ）を高振幅の出力データ信号に高速にレベル変換可能とし、レベル変換信号の安定な保持を可能としている。以下実施形態に即して説明する。
【００５７】
＜実施形態１＞
図１は、本発明の第１の実施形態の構成を示す図である。図１を参照すると、本実施例のレベルシフト回路は、
高電位側電源Ｅ１と低電位側電源Ｅ２と、
低振幅のデジタル入力データ信号ＩＮが供給される入力端子１と、
入力データ信号ＩＮと同じ論理値の高振幅の出力データ信号ＯＵＴを出力する出力端子３と、
出力データ信号ＯＵＴと相補（逆の論理値）な高振幅の出力データ信号ＯＵＴＢを出力する出力端子４と、
ソースが電源Ｅ１に接続されドレインがノード２に接続されたＰチャネルＭＯＳトランジスタＭ１と、
ソースが電源Ｅ２に接続され、ゲートがＰチャネルＭＯＳトランジスタＭ１のゲートと共通接続され制御信号Ｓ１が供給されるＮチャネルＭＯＳトランジスタＭ２と、
ドレインがノード２に接続され、ソースがＮチャネルＭＯＳトランジスタＭ２のドレインに接続され、ゲートが入力端子１に接続されたＮチャネルＭＯＳトランジスタＭ３と、
ノード２に入力が接続され、出力が第１の出力端子３に接続され、制御信号Ｓ２と、その相補信号Ｓ２Ｂにより動作、停止が制御されるクロックドインバータ１０と、
第１の出力端子３に入力が接続され、第２の出力端子４に出力が接続されたインバータ２０と、
ノード２と第２の出力端子４との間に接続され、制御信号Ｓ３によりオン、オフが制御されるスイッチＳＷ１と、
を備えている。
【００５８】
電源Ｅ１、Ｅ２はそれぞれ電源電圧ＶＥ１、ＶＥ２を供給する。クロックドインバータ１０及びインバータ２０は電源Ｅ１、Ｅ２間で動作する。
【００５９】
制御信号発生回路９０は、制御信号Ｓ１、Ｓ２、Ｓ２Ｂ、Ｓ３（電源Ｅ１、Ｅ２の振幅）を生成する。制御信号発生回路９０は、低振幅のクロックｃｌｋと低振幅のタイミング信号ｃｔｌから制御信号Ｓ１、Ｓ２、Ｓ２Ｂ、Ｓ３を生成し、高振幅の制御信号にレベル変換して出力する。
【００６０】
出力端子３及び４に接続されるＣｐ３、Ｃｐ４は、出力端子３及び４に接続される回路の負荷容量を表わしている。
【００６１】
図２は、図１のレベルシフト回路の動作例を示すタイミングチャートである。図２には、図１の入力データ信号ＩＮ、出力データ信号ＯＵＴ、及びＯＵＴＢ、ノード２の電圧、制御信号Ｓ１、Ｓ２、Ｓ３のタイミング波形が示されている。図２には、出力データ信号ＯＵＴ、ＯＵＴＢを出力するデータ出力期間ＴＤ０からデータ出力期間ＴＤ４までの５データ出力期間の各信号波形が示されている。制御信号Ｓ１、Ｓ２、Ｓ３は各データ出力期間の切替り前後で、規則的に論理値が変化する信号とされており、変化のタイミングがｔ０〜ｔ５で示されている。入力データ信号ＩＮは、Ｈｉｇｈレベルの電圧ＶＥ３（ＶＥ３＜ＶＥ１）、Ｌｏｗレベルの電圧ＶＥ４（ＶＥ４≧ＶＥ２）からなるデジタル信号とする。図２では、制御信号Ｓ２の相補信号Ｓ２Ｂは省略されている。図１及び図２を参照して、レベルシフト回路の動作を説明する。
【００６２】
まず、データ出力期間ＴＤ０では、
入力データ信号ＩＮはＬｏｗレベル（ＶＥ４）、
出力データ信号ＯＵＴ、ＯＵＴＢがそれぞれＬｏｗレベル（ＶＥ２）、Ｈｉｇｈレベル（ＶＥ１）、
ノード２の電圧がＨｉｇｈレベル（ＶＥ１）、
制御信号Ｓ１がＨｉｇｈレベル（ＶＥ１）、
制御信号Ｓ２、Ｓ３が共にＬｏｗレベル（ＶＥ２）であるものとする。
【００６３】
データ出力期間ＴＤ０からＴＤ１への切替り前の時刻ｔ０で、制御信号Ｓ２がＬｏｗからＨｉｇｈ（ＶＥ１）となり、クロックドインバータ１０がオフとされ、ノード２と、第１の出力端子３が電気的に切断される。
【００６４】
時刻ｔ０の後の時刻ｔ１で、制御信号Ｓ３がＬｏｗからＨｉｇｈ（ＶＥ１）となり、スイッチＳＷ１がオフとされ、ノード２と出力端子４が電気的に切断される。
【００６５】
時刻ｔ１の後の時刻ｔ２からｔ３までの期間、制御信号Ｓ１はＬｏｗ（ＶＥ２）とされ、ｐＭＯＳトランジスタＭ１はオン、ｎＭＯＳトランジスタＭ２はオフとされ、ノード２がＨｉｇｈ（ＶＥ１）にプリチャージされる。
【００６６】
時刻ｔ２とｔ３間の所定のタイミング（時刻ｔｉ１）で、データ出力期間ＴＤ１に対応したＨｉｇｈレベル（ＶＥ３）の入力データ信号ＩＮが入力端子１に供給される。このとき、トランジスタＭ３のゲートにはＨｉｇｈレベル（ＶＥ３）の信号が印加されるが、トランジスタＭ２がオフのため、オン動作しない。
【００６７】
時刻ｔ３で、制御信号Ｓ１がＬｏｗからＨｉｇｈ（ＶＥ１）とされると、トランジスタＭ１、Ｍ２がそれぞれオフ、オンとなり、トランジスタＭ３もオンとなり、ノード２がＨｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）に引き下げられる。
【００６８】
時刻ｔ３の後の時刻ｔ４で、制御信号Ｓ２はＨｉｇｈからＬｏｗ（ＶＥ２）とされ、クロックドインバータ１０の動作が再開される。これにより、出力端子３には、ノード２と逆の論理値のＨｉｇｈ（ＶＥ１）が出力され、出力端子４にはノード２と同じ論理値のＬｏｗ（ＶＥ２）が出力される。すなわち、時刻ｔ４は、出力端子３及び４の出力データ信号ＯＵＴ、ＯＵＴＢのデータ値が切り替わるタイミング（データ出力期間の切替り）となる。
【００６９】
時刻ｔ４の後の時刻ｔ５で、制御信号Ｓ３がＬｏｗ（ＶＥ２）とされ、スイッチＳＷ１がオンとされる。これにより、ノード２と出力端子４（ともにＬｏｗ（ＶＥ２））が電気的に接続され、インバータ２０の出力（出力端子４）がクロックドインバータ１０の入力（ノード２）にフィードバック接続されるため、出力端子３、４の出力データ信号ＯＵＴ、ＯＵＴＢはそれぞれＨｉｇｈ（ＶＥ１）、Ｌｏｗ（ＶＥ２）に安定に保持される。
【００７０】
次に、データ出力期間ＴＤ１からＴＤ２への切替りの動作について説明する。制御信号Ｓ１、Ｓ２、Ｓ３の制御は、各データ出力期間の切替りで、同一である。すなわち、時刻ｔ０でクロックドインバータ１０が停止され、時刻ｔ１でスイッチＳＷ１がオフとされ、時刻ｔ２―ｔ３で、トランジスタＭ１、Ｍ２がそれぞれオン、オフとされ、ノード２がＨｉｇｈ（ＶＥ１）にプリチャージされる動作は、各データ出力期間ごとに共通である。時刻ｔ２で、ノード２がＬｏｗ（ＶＥ２）からＨｉｇｈ（ＶＥ１）に変化するが、このときクロックドインバータ１０は停止されているため、ノード２の電圧変化は、出力端子３、４の出力データ信号ＯＵＴ、ＯＵＴＢに影響を与えない。
【００７１】
時刻ｔ２とｔ３間の所定のタイミング（時刻ｔｉ２）で、データ期間ＴＤ２に対応したＨｉｇｈレベル（ＶＥ３）の入力データ信号ＩＮが引き続き入力端子１に供給される。このとき、トランジスタＭ３は、トランジスタＭ２がオフのため、オン動作しない。
【００７２】
時刻ｔ３で、トランジスタＭ１、Ｍ２がそれぞれオフ、オンとなり、トランジスタＭ３もオンとなり、ノード２がＨｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）に再び引き下げられる。
【００７３】
時刻ｔ４で、クロックドインバータ１０の動作が再開される。時刻ｔ４は、出力端子３及び４の出力データ信号ＯＵＴ、ＯＵＴＢのデータが切り替わるタイミング（データ出力期間の切替り）であるが、出力端子３、４はデータ出力期間ＴＤ１と同じ論理値のＨｉｇｈ（ＶＥ１）、Ｌｏｗ（ＶＥ２）が引き続き出力される。
【００７４】
時刻ｔ５で、制御信号Ｓ３がＨｉｇｈからＬｏｗ（ＶＥ２）に設定され、スイッチＳＷ１がオンとされ、出力端子３、４の出力データ信号ＯＵＴ、ＯＵＴＢは安定に保持される。
【００７５】
次に、データ期間ＴＤ２からＴＤ３への切替りの動作について説明する。時刻ｔ１−ｔ３の制御信号Ｓ１、Ｓ２、Ｓ３による動作は、前記した各データ出力期間ごとに共通のため、説明は省略する。
【００７６】
時刻ｔ２とｔ３間の所定のタイミング（時刻ｔｉ３）で、データ出力期間ＴＤ３に対応したＬｏｗレベル（ＶＥ４）の入力データ信号ＩＮが入力端子１に供給される。
【００７７】
時刻ｔ３で、トランジスタＭ１、Ｍ２がそれぞれオフ、オンとなるが、トランジスタＭ３のゲートにはＬｏｗレベル（ＶＥ４）が印加されるため、トランジスタＭ３はオフしている。
【００７８】
時刻ｔ４で、クロックドインバータ１０の動作が再開される。この時刻ｔ４は、出力端子３及び４の出力データ信号ＯＵＴ、ＯＵＴＢのデータが切り替わるタイミング（データ出力期間の切替り）である。ノード２の論理値に応じて、出力端子３、４からそれぞれＬｏｗ（ＶＥ２）、Ｈｉｇｈ（ＶＥ１）が出力される。
【００７９】
時刻ｔ５で、制御信号Ｓ３がＨｉｇｈからＬｏｗ（ＶＥ２）に設定され、スイッチＳＷ１がオンとされ、出力端子３、４の出力データ信号ＯＵＴ、ＯＵＴＢは安定に保持される。
【００８０】
次に、データ出力期間ＴＤ３からＴＤ４への切替りの動作について説明する。時刻ｔ１−ｔ３の制御信号Ｓ１、Ｓ２、Ｓ３による動作は、各データ出力期間ごとに共通のため、説明は省略する。
【００８１】
時刻ｔ２とｔ３間の所定のタイミング（時刻ｔｉ４）で、データ出力期間ＴＤ４に対応したＬｏｗレベル（ＶＥ４）の入力データ信号ＩＮが入力端子１に供給される。
【００８２】
時刻ｔ３で、トランジスタＭ１、Ｍ２がそれぞれオフ、オンとなるが、トランジスタＭ３のゲートにはＬｏｗレベル（ＶＥ４）が印加されるため、トランジスタＭ３はオフしており、ノード２はＨｉｇｈ（ＶＥ１）が保持される。
【００８３】
時刻ｔ４で、クロックドインバータ１０の動作が再開され、出力端子３、４は、データ出力期間ＴＤ３に引き続き、それぞれＬｏｗ（ＶＥ２）、Ｈｉｇｈ（ＶＥ１）が出力される。
【００８４】
時刻ｔ５で、制御信号Ｓ３がＨｉｇｈからＬｏｗ（ＶＥ２）に設定され、スイッチＳＷ１がオンとされ、出力端子３、４の出力データ信号ＯＵＴ、ＯＵＴＢは安定に保持される。
【００８５】
データ出力期間ＴＤ０〜ＴＤ４は、入力データ信号ＩＮ及び出力データ信号ＯＵＴの全ての変化を含んでいる。すなわち、低振幅の入力データ信号ＩＮがＬｏｗからＨｉｇｈへの変化、ＨｉｇｈとＨｉｇｈの連続、ＨｉｇｈからＬｏｗへ変化、ＬｏｗとＬｏｗの連続のそれぞれのデータ遷移に対して、各データ出力期間の切替りのタイミング（時刻ｔ４）で、対応する入力データ信号ＩＮと同じ論理値の高振幅の出力データ信号ＯＵＴが確実に出力される。
【００８６】
なお、制御信号Ｓ１、Ｓ２、Ｓ３の論理値を変化させる時刻について、ｔ０−ｔ１間、ｔ１−ｔ２間、ｔ２−ｔ３間、ｔ４−ｔ５間の各期間（ｔｉｍｅ  ｉｎｔｅｒｖａｌ）は、トランジスタＭ１、スイッチＳＷ１、クロックドインバータ１０のそれぞれが高振幅の制御信号により速やかに動作制御されるため、十分短い期間に設定することができる。一方、ｔ３−ｔ４間の期間（ｔｉｍｅ  ｉｎｔｅｒｖａｌ）は、ノード２のＨｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）への変化時間が、ゲートに低振幅のＨｉｇｈ（ＶＥ３）信号を受けるトランジスタＭ３の電流駆動能力に依存する。このため、トランジスタＭ３の電流駆動能力を考慮して、ノード２のＨｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）への変化が完了する時間に設定する必要がある。
【００８７】
＜動作速度＞
次に、図１に示した本実施形態のレベルシフト回路の動作速度について説明する。上述したように、ノード２のＨｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）への変化時間（立下り時間）は、トランジスタＭ３の電流駆動能力に依存する。ノード２を充電するトランジスタＭ１と、ノード２の放電を制御するトランジスタＭ２は、一方がオンのとき、他方はオフとされ、ノード２を経由する電源Ｅ１、Ｅ２間の電流経路に貫通電流は生じない。したがって、貫通電流による妨げなく、ノード２は、Ｈｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）へ比較的速やかに変化することができる。
【００８８】
また、出力端子３の出力データ信号ＯＵＴについて、ノード２の電圧変化が完了した時刻ｔ４にクロックドインバータ１０の反転動作が開始されるため、出力データ信号ＯＵＴは時刻ｔ４の開始後、高速にノード２と逆の論理値に変化する。同様に、出力端子４の出力データ信号ＯＵＴＢについても、出力データ信号ＯＵＴの変化に追随して、高速に、ノード２と同一の論理値に変化する。
【００８９】
出力端子３、４には、負荷容量Ｃｐ３、Ｃｐ４が接続されている。出力端子３は、ノード２の高振幅の電圧信号を受けて動作するクロックドインバータ１０により駆動され、出力端子４は、出力端子３の高振幅の電圧信号を受けて動作するインバータ２０により駆動される。このため、負荷容量Ｃｐ３、Ｃｐ４は、高振幅の電圧信号に高速に駆動される。すなわち、図１のレベルシフト回路は高速動作に好適である。
【００９０】
図１のレベルシフト回路の消費電流について説明する。上述のように、ノード２を経由する電源Ｅ１、Ｅ２間の電流経路（トランジスタＭ１、Ｍ２、Ｍ３の電流経路）に貫通電流は生じない。また、クロックドインバータ１０とインバータ２０は、それぞれノード２及び出力端子３の電圧変化が速いため、貫通電流はほとんど流れない。したがって、図１のレベルシフト回路の消費電流は十分小さく抑えることができる。
【００９１】
＜出力安定性＞
次に、図１に示した本実施形態のレベルシフト回路の出力安定性について説明する。データ出力期間の切替り後の時刻ｔ５から次のデータ出力期間の切替り前の時刻ｔ０までは、制御信号Ｓ３がＬｏｗ（ＶＥ２）とされ、スイッチＳＷ１がオンとされ、インバータ２０の出力（出力端子４）がクロックドインバータ１０の入力（ノード２）にフィードバック接続されるため、出力端子３、４の出力データ信号ＯＵＴ、ＯＵＴＢは、安定に保持される。
【００９２】
一方、図２のデータ出力期間ＴＤ２からＴＤ３の切替え、又は、ＴＤ３からＴＤ４のデータ出力期間の切替えのように、次のデータ出力期間にＬｏｗ（ＶＥ２）の出力データ信号ＯＵＴを出力しようとする場合、タイミングｔ２−ｔ３の間、トランジスタＭ１によってプリチャージされたノード２のＨｉｇｈレベル（ＶＥ１）は、ノード２に接続されるトランジスタの寄生容量（例えばゲートがノード２に接続されたクロックドインバータのトランジスタのゲート容量等）で保持される。しかし、ｔ２−ｔ３間の期間は、十分短いため、ノイズ等の影響による電圧変動が起きる可能性は低い。
【００９３】
また、出力端子３の電圧は、クロックドインバータ１０が停止されるｔ０−ｔ４間は、負荷容量Ｃｐ３によって保持される。図１のレベルシフト回路が、表示用データドライバのデコーダを駆動する場合、負荷容量Ｃｐ３は、デコーダのビット線の負荷容量に相当するため、出力端子３の電圧を十分安定に保持することが可能である。
【００９４】
以上のように、データ出力期間の切替りにおいて、一部のノードの電圧が寄生容量によって一時的に保持される期間があるが、その期間は、１データ期間に対して十分短い時間であり、ノイズ等の影響による電圧変動が起きる可能性は低い。１データ出力期間の大部分の時間は、ノード２のＨｉｇｈ又はＬｏｗのレベルが確定した後、インバータ２０の出力（出力端子４）がクロックドインバータ１０の入力（ノード２）にフィードバック接続されることにより、電圧レベルが安定に保持されている。
【００９５】
次に、入力データ信号ＩＮが入力端子１に供給されるタイミングについて説明する。入力データ信号ＩＮが入力端子１に供給される該タイミングは、図２に示すように、ｔ２−ｔ３間の期間内であることが好ましい。ただし必要に応じてｔ３−ｔ４間の期間内に設定することも可能である。その場合、該タイミングは、ノード２の論理値の変化が時刻ｔ４までに完了するように設定される。なお、該タイミングが時刻ｔ２より前の場合には、電源Ｅ１、Ｅ２間に貫通電流が発生する場合がある。また該タイミングがｔ４−ｔ５間の場合には、データ出力期間の切替えタイミングが、ＨｉｇｈからＬｏｗへの変化は制御信号Ｓ２により時刻ｔ２に制御されるが、ＬｏｗからＨｉｇｈへの変化は入力データ信号ＩＮが入力端子１に供給されるタイミングに対応するため、データ出力期間切替えの一律制御が困難となる。
【００９６】
＜実施形態２＞
図３は、本発明の第２の実施形態の構成を示す図である。図２を参照すると、本実施形態のレベルシフト回路は、図１のＮチャネルＭＯＳトランジスタＭ２、Ｍ３の接続位置を入れ替えたものである。その他の構成は、図１と同一である。制御信号Ｓ１、Ｓ２、Ｓ２Ｂ、Ｓ３も、図１、図２を参照して説明したものと同じ制御信号が用いられる。図３において、図１の制御信号発生回路９０は図示されない。
【００９７】
図３のレベルシフト回路の入力データ信号ＩＮ、出力データ信号ＯＵＴ及びＯＵＴＢ、ノード２の電圧、制御信号Ｓ１、Ｓ２、Ｓ３のタイミングチャートも図２と同様である。トランジスタＭ２、Ｍ３の接続順を替えても、入力データ信号ＩＮと制御信号Ｓ１がともにＨｉｇｈレベルにならないとノード２と電源Ｅ２間は導通しないので、ノード２、出力端子３、４の電圧波形は図２と同一となる。したがって、図１のレベルシフト回路と同一の性能を有する。
【００９８】
＜実施例１＞
図４は、図１の第１の実施形態の具体例をなす一実施例の構成を示す図である。図４を参照すると、本実施例では、図１のスイッチＳＷ１を、ノード３と出力端子４間に接続され、ゲートに制御信号Ｓ３が入力されたＰチャネルＭＯＳトランジスタで構成している。フィードバック制御スイッチ（ＳＷ１）をＰチャネルＭＯＳトランジスタスイッチだけで構成した場合、出力端子４がＬｏｗ（ＶＥ２）のとき、ノード２へ、Ｌｏｗレベル（ＶＥ２）からＰチャネルＭＯＳトランジスタスイッチの閾値電圧｜Ｖｔｐ｜（絶対値）分高い電圧まで伝達することができない。しかし、本発明では、ノード２がＬｏｗレベル（ＶＥ２）のとき、入力データ信号ＩＮはＨｉｇｈ（ＶＥ３）、制御信号Ｓ１もＨｉｇｈ（ＶＥ１）とされており、ノード２はＮチャネルＭＯＳトランジスタＭ２、Ｍ３を介して電源Ｅ２と導通されている。したがって、フィードバック制御スイッチ（ＳＷ１）をＰチャネルＭＯＳトランジスタスイッチで構成しても、ノード２のＬｏｗレベル（ＶＥ２）は安定に保持される。また、フィードバック制御スイッチ（ＳＷ１）としてＣＭＯＳスイッチ（Ｎｃｈ及びＰチャネルＭＯＳトランジスタ）構成をとらないことにより、トランジスタ数が削減され、省面積化に寄与する。なお、図３のスイッチＳＷ１も同様にＰチャネルＭＯＳトランジスタスイッチだけで構成してもよい。
【００９９】
図５（Ａ）、図５（Ｂ）、図５（Ｃ）は、図１、図３及び図４のクロックドインバータ１０の構成例を示す図である。
【０１００】
図５（Ａ）のクロックドインバータ１０は、ノード２と出力端子３の間に、ＣＭＯＳインバータ（Ｍ１１、Ｍ１２）と、ＣＭＯＳスイッチ（ＰチャネルＭＯＳトランジスタＭ１３、ＮチャネルＭＯＳトランジスタＭ１４）を直列形態に接続した構成である。制御信号Ｓ２は、ＰチャネルＭＯＳトランジスタＭ１３のゲートに入力され、制御信号Ｓ２の相補信号Ｓ２ＢはＮチャネルＭＯＳトランジスタＭ１４のゲートに入力される。なお、制御信号Ｓ２のＨｉｇｈ又はＬｏｗは、図２のタイミングチャートと対応している。図５（Ａ）のクロックドインバータ１０は、トランジスタＭ３の電流駆動能力に依存するノード２の電圧変化が緩やかな場合（立下りが緩やかな場合）には、インバータ（Ｍ１１、Ｍ１２）の電圧変化も緩やかとなり、インバータ（Ｍ１１、Ｍ１２）に過渡的に貫通電流が流れる。このため、ノード２の電圧変化が十分速い条件で用いることができる。
【０１０１】
図５（Ｂ）のクロックドインバータ１０は、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＭ１１とＮチャネルＭＯＳトランジスタＭ１２のそれぞれのドレインが出力端子３に共通接続され、それぞれのゲートがノード２に共通接続され、ＣＭＯＳスイッチを構成するＰチャネルＭＯＳトランジスタＭ１３とＮチャネルＭＯＳトランジスタＭ１４のそれぞれのソースが電源Ｅ１と電源Ｅ２に接続され、それぞれのドレインがトランジスタＭ１１、Ｍ１２のそれぞれのソースに接続された構成である。制御信号Ｓ２は、ＰチャネルＭＯＳトランジスタＭ１３のゲートに入力され、制御信号Ｓ２の相補信号Ｓ２ＢはＮチャネルＭＯＳトランジスタＭ１４のゲートに入力される。なお、制御信号Ｓ２のＨｉｇｈ又はＬｏｗは、図２のタイミングチャートと対応している。
【０１０２】
図５（Ｂ）のクロックドインバータ１０は、トランジスタＭ３の電流駆動能力に依存するノード２の電圧変化が緩やかな場合でも、電圧変化が完了するまで、制御信号Ｓ２により、トランジスタＭ１３、Ｍ１４がオフとすることで、ノード２の電圧変化速度に依存した貫通電流を防止することができる。一方、図５（Ｂ）のクロックドインバータ１０においては、ＣＭＯＳインバータのトランジスタの寄生容量により、貫通電流が生じる場合がある。具体的には、出力データ信号ＯＵＴがＨｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）へ切り替わるとき（図２のＴＤ２からＴＤ３へのデータ出力期間切替り時）、期間ｔ３−ｔ５では、ノード２のＨｉｇｈレベル（ＶＥ１）が寄生容量で保持されている。時刻ｔ４で、制御信号Ｓ２がＬｏｗとなり（したがってＳ２ＢがＨｉｇｈとなり）、トランジスタＭ１３、Ｍ１４がオンとなり、出力データ信号ＯＵＴがＨｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）へ急速に変化すると、ＣＭＯＳインバータを構成するトランジスタＭ１１、Ｍ１２のドレイン・ゲート間の寄生容量Ｃｇｄによる容量性カップリングにより、ノード２の電位が少し引き下げられる場合がある。ノード２は寄生容量により保持されているため、元の電位（ＶＥ１）に戻すことができず、貫通電流が発生する場合がある。
【０１０３】
しかしながら、期間ｔ４−ｔ５は十分短い時間に設定されるため、貫通電流の発生時間は十分小さい。また、トランジスタＭ１１、Ｍ１２の寄生容量を小さくするため、ＣＭＯＳインバータ（Ｍ１１、Ｍ１２）のサイズを小さく設定することで、貫通電流を抑制することができる。
【０１０４】
図５（Ｃ）のクロックドインバータ１０は、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＭ１１とＮチャネルＭＯＳトランジスタＭ１２のそれぞれのソースが電源Ｅ１、Ｅ２に接続され、それぞれのゲートがノード２に共通接続され、ＣＭＯＳスイッチを構成するＰチャネルＭＯＳトランジスタＭ１３とＮチャネルＭＯＳトランジスタＭ１４のそれぞれのソースがトランジスタＭ１１、Ｍ１２のそれぞれのドレインに接続され、それぞれのドレインが出力端子３に共通接続された構成である。制御信号Ｓ２はＰチャネルＭＯＳトランジスタＭ１３のゲートに、Ｓ２の相補信号Ｓ２ＢはＮチャネルＭＯＳトランジスタＭ１４のゲートに入力される。なお、制御信号Ｓ２のＨｉｇｈ又はＬｏｗは、図２のタイミングチャートと対応している。
【０１０５】
図５（Ｃ）のクロックドインバータ１０は、トランジスタＭ３の電流駆動能力に依存するノード２の電圧変化が緩やかな場合でも、電圧変化が完了するまで、制御信号Ｓ２によりトランジスタＭ１３、Ｍ１４がオフとすることで、ノード２の電圧変化速度に依存した貫通電流を防止できる。また、インバータ（Ｍ１１、Ｍ１２）のゲート・ドレイン間の寄生容量Ｃｇｄは、トランジスタスイッチＭ１３、Ｍ１４により出力端子３から分離された構成のため、出力端子３の出力データ信号ＯＵＴが急速に変化しても、容量性カップリングによるノード２への影響はほとんど生じない。
【０１０６】
以上のように、図１、図３及び図４のクロックドインバータ１０は、図５（Ｃ）の構成が最も好適であるが、条件によっては図５（Ａ）や図５（Ｂ）の構成も適用可能である。
【０１０７】
＜実施例２＞
図６は、図１の実施形態の具体例をなす一実施例の構成を示す図である。図６を参照すると、本実施例では、図１のレベルシフト回路を複数個（Ｘ個）備えた構成において、１個のＮチャネルＭＯＳトランジスタＭ２を複数個（Ｘ個）のレベルシフト回路で共有した構成である。図６において、図１のＮチャネルＭＯＳトランジスタＭ２を除いたレベルシフト回路を回路５０とする。
【０１０８】
制御信号Ｓ１、Ｓ２、Ｓ２Ｂ、Ｓ３は複数個（Ｘ個）の回路５０で共通としてよい。入力信号（ＩＮ＿１〜ＩＮ＿Ｘ）及び出力信号（ＯＵＴ＿１〜ＯＵＴ＿Ｘ、ＯＵＴＢ＿１〜ＯＵＴＢ＿Ｘ）は、回路５０ごとに個別に設けられる。なお、図６の制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４と入力データ信号ＩＮ＿１〜ＩＮ＿Ｘ、出力データ信号ＯＵＴ＿１、ＯＵＴＢ＿１〜ＯＵＴ＿Ｘ、ＯＵＴＢ＿Ｘは、それぞれ、図２に示した制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、ＩＮ、ＯＵＴ、ＯＵＴ＿Ｂのタイミング波形とされる。図６の構成により、トランジスタ数が削減されて省面積化が可能となる。
【０１０９】
図１、図３、図４、図６のレベルシフト回路は、入力デジタルデータ信号が非常に低振幅であっても、高振幅のデータ信号に速やかに変換することができ、少ないトランジスタ数で構成され、貫通電流も十分小さい。
【０１１０】
＜実施例３＞
図７は、本発明の第３の実施例のデータドライバである。図７のデータドライバは、図９のデータドライバのレベルシフト回路群８０３に、図１乃至図５を参照して説明した本実施例のレベルシフト回路１００を複数備えている。また、データドライバは、図１の制御信号発生回路９０を備えている。その他の各ブロック及び機能は、図９と同様である。
【０１１１】
図７のレベルシフト回路群８０３として、図６の実施例２の構成を適用してもよい。
【０１１２】
制御信号発生回路９０は、低振幅のクロックｃｌｋと低振幅のタイミング信号ｃｔｌから低振幅の制御信号を生成する論理回路と、論理回路で出力した低振幅の制御信号を高振幅の制御信号（Ｓ１、Ｓ２、Ｓ２Ｂ、Ｓ３）にレベル変換するレベルシフト回路とで構成してもよい。制御信号発生回路９０内のレベルシフト回路は、制御信号は用いず、入力信号に応じて高速にレベル変換動作するレベルシフト回路とされ、トランジスタ数が多少増えても構わない。例えば図１０のレベルシフト回路等を用いても良い。制御信号発生回路９０は、レベルシフト回路群８０３の全て又は複数個のレベルシフト回路で共有することができるため、トランジスタ数が多少増加しても、データドライバの面積には影響しない。
【０１１３】
レベルシフト回路群８０３の各レベルシフト回路は、わずか１個のトランジスタが増加するだけで、レベルシフト回路群８０３の全体では、出力数とビット数の積数個のトランジスタが増加することになる。このため、各レベルシフト回路のトランジスタ数はたった１個でも減らすことが省面積化実現において重要である。
【０１１４】
前記実施形態あるいは実施例（図１、図３、図４、図６）のレベルシフト回路は、少ないトランジスタ数で構成されており、データドライバも省面積で構成することができる。
【０１１５】
図１乃至図４、図６では、低振幅のデジタル入力データ信号ＩＮのＨｉｇｈレベル（ＶＥ３）を高振幅（高電位）の出力データ信号ＯＵＴのＨｉｇｈレベル（ＶＥ１）にレベル変換する実施例を示したが、低振幅のデジタル入力データ信号ＩＮのＬｏｗレベルを高振幅（低電位）の出力データ信号ＯＵＴのＬｏｗレベルにレベル変換する構成への応用も容易に可能である。図１２は、図４において、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、ＳＷ１の導電型をＰｃｈはＮｃｈへ、ＮｃｈはＰｃｈへ変更した構成である。また、図４の電源Ｅ１、Ｅ２はＥ１Ｒ、Ｅ２Ｒとし、制御信号Ｓ１、Ｓ２、Ｓ２Ｂ、Ｓ３はそれぞれＳ１Ｒ、Ｓ２ＲＢ、Ｓ２Ｒ、Ｓ３Ｒとしている。クロックドインバータ１０への制御信号は、図４のＳ２、Ｓ２Ｂの入力端に、図１２のＳ２ＲＢ、Ｓ２Ｒが入力される。データ信号ＩＮの電圧レベルはＶＥ３ＲとＶＥ４Ｒとされ、電源Ｅ１Ｒ、Ｅ２Ｒは電圧レベルＶＥ１Ｒ、ＶＥ２Ｒをそれぞれ供給する。電圧レベルの大小関係は、ＶＥ２Ｒ≧ＶＥ４Ｒ＞ＶＥ３Ｒ＞ＶＥ１Ｒとされ、図４のＥ１＞Ｅ３＞Ｅ４≧Ｅ２の大小関係とは電位が逆とされる。
【０１１６】
図１３は、図１２のレベルシフト回路の動作例を示すタイミングチャートである。図１３には、図１２の入力データ信号ＩＮ、出力データ信号ＯＵＴ、及びＯＵＴＢ、ノード２の電圧、制御信号Ｓ１Ｒ、Ｓ２Ｒ、Ｓ３Ｒのタイミング波形が示されている（Ｓ２Ｒの相補信号Ｓ２ＲＢは省略）。図１３において、制御信号Ｓ１Ｒ、Ｓ２Ｒ、Ｓ３Ｒは図２の制御信号Ｓ１、Ｓ２、Ｓ３の相補信号（逆相信号）とされており、信号ＩＮ、ＯＵＴ、ＯＵＴＢ、ノード２の波形も図２の相補信号となる。トランジスタＭ１、Ｍ２、ＳＷ１のオン又はオフのタイミングや、クロックドインバータ１０の動作又は停止のタイミングは、図２と同様である。
【０１１７】
図１２のレベルシフト回路において、図１３に示したタイミング制御により、入力データ信号ＩＮのＬｏｗレベル（ＶＥ３Ｒ）を、高振幅（低電位）の出力データ信号ＯＵＴのＬｏｗレベル（ＶＥ１Ｒ）にレベル変換する構成を実現することができる。
【０１１８】
なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１９】
１  入力端子
２  ノード
３  出力端子
４  出力端子
５  ノード
１０  クロックドインバータ
２０  インバータ
５０、１００  レベルシフト回路
９０  制御信号発生回路
９１  第１電流供給回路
９２  第２電流供給回路
８０１  シフトレジスタ
８０２  データレジスタ／ラッチ
８０３  レベルシフト回路群
８０４  参照電圧発生回路
８０５  デコーダ回路群
８０６  出力バッファ群
９４０  電源回路
９５０  表示コントローラー
９６０  表示パネル
９６１  走査線
９６２  データ線
９６３  表示素子
９６４  画素スイッチ
９７０  ゲートドライバ
９８０  データドライバ
【図１】
0005416008.tif 000002
【図２】
0005416008.tif 000003
【図３】
0005416008.tif 000004
【図４】
0005416008.tif 000005
【図５】
0005416008.tif 000006
【図６】
0005416008.tif 000007
【図７】
0005416008.tif 000008
【図８】
0005416008.tif 000009
【図９】
0005416008.tif 000010
【図１０】
0005416008.tif 000011
【図１１】
0005416008.tif 000012
【図１２】
0005416008.tif 000013
【図１３】
0005416008.tif 000014