(57)【特許請求の範囲】
【請求項１】
半導体基板の一主表面上においてドリフト領域を挟むように第１電極部と第２電極部とが各々分離形成され、前記ドリフト領域上部には酸化膜層が形成され、前記ドリフト領域、前記第１電極部、前記第２電極部、および前記酸化膜層が層間絶縁膜層により覆われた横型二重拡散ＭＯＳトランジスタである横型半導体装置であって、
第１導電型半導体と第２導電型半導体とを交互に前記ドリフト領域におけるキャリアのドリフト方向へ直列接続して成る連続接合半導体層が前記酸化膜層と層間絶縁膜層との境界部に設けられ、
前記連続接合半導体層の一方端部は、前記第２電極部と並列に電源電位線に接続されており、
前記ドリフト領域は、第１導電型の半導体層であり、
前記第１電極部は、
前記半導体層に形成された第２導電型のボディ層と、
前記ボディ層内において前記ドリフト領域とは分離するよう形成された第１導電型のソース層と、
前記ソース層と接続されたソース電極とから成り、
前記第２電極部は、
前記半導体層に形成された第１導電型のバッファ層と、
前記バッファ層内において前記ドリフト領域とは分離するよう形成された第１導電型のドレイン層と、
前記ドレイン層と接続されたドレイン電極とから成り、
前記ボディ層表面にはゲート酸化膜が形成され、
前記連続接合半導体層は他方端部が前記ゲート酸化膜上に位置するよう延設され、
前記連続接合半導体層の一方端部は、前記ドレイン電極と並列に前記電源電位線に接続され、
前記連続接合半導体層の他方端部に接続されるゲート電極をさらに備え、
前記ドリフト領域中において、前記ドリフト領域より高い不純物濃度を有する第１導電型の第１ピラー領域が当該ドリフト領域のドリフト方向に延設され、
前記ドリフト領域中において、前記第１ピラー領域と同等の不純物濃度を有する第２導電型の第２ピラー領域が前記第１ピラー領域に沿接するように前記ドリフト方向に延設され、
前記第１ピラー領域の一方端は前記ボディ層に接していることを特徴とする、横型半導体装置。
【請求項２】
前記第２ピラー領域は、前記第１ピラー領域の下面に沿接するよう形成されており、
前記第２ピラー領域下部には、当該第２ピラー領域に沿接するように第１導電型の傾斜濃度領域層が形成され、
前記傾斜濃度領域層の不純物濃度はドリフト方向に漸増することを特徴とする、請求項１に記載の横型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型半導体装置に関し、より特定的には、支持基板と絶縁膜層と半導体層が積層した積層基板に形成された横型半導体装置に関する。
【背景技術】
【０００２】
従来、ダイオードやトランジスタ、ＭＯＳ−ＦＥＴなどの半導体装置、およびこれら半導体装置の駆動制御回路を一つのシリコン基板上に集積した集積回路（所謂、ＩＣ）が開発されている。このような集積回路を設計する上では、半導体装置の近傍に電源電位線などの高電位の回路線が配置される場合がしばしばある。そして、半導体装置は、高電位回路線の電位の影響を受けた場合に異常動作をする可能性がある。したがって、このような集積回路に用いられる半導体装置には、周囲の電位の影響を受け難く、高い耐圧性能を有することが要求されている。
【０００３】
上記のような集積回路に用いられる半導体装置の一例が、特許文献１に開示されている。特許文献１に開示される半導体装置は、図７に示すように、低濃度第一導電型であるｎ-型の半導体基板１の一主表面にドリフト領域を挟んで高濃度第二導電型不純物領域であるｐ＋型アノード領域２と、高濃度第一導電型不純物領域であるｎ+型カソード領域３とが形成されている。そして、ドリフト領域上方の絶縁層４内には、フローティング導体７が設けられている。なお、図７は従来の半導体装置の構成を示す断面図である。
【０００４】
図７に示すような構成の半導体装置によれば、フローティング導体７と半導体基板１との間に形成される容量により、半導体基板１の表面の電位が安定化される。したがって、ドリフト領域の上部を跨いで配線された高電位配線６の影響による電位の乱れ等を緩和し、アノード−カソード間の耐圧低下を抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−９１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示される半導体装置では、絶縁層４内にて所定距離間隔で配列されたフローティング導体７の配置間隔Ｗが比較的長い場合、フローティング導体７と半導体基板１との間に形成される容量が小さくなるため半導体基板１の電位分布を十分に安定化させることができず、耐圧性が低下する問題があった。一方、フローティング導体７の配置間隔Ｗが比較的短くした場合、半導体基板１の電位分布が安定化される反面、当該配置間隔Ｗが比較的長い場合に比べて、フローティング導体間の電界強度が高くなりイオン分極が発生し易くなる。そのため、層間絶縁膜４の長期信頼性が低下してしまう（導体化し易くなる）おそれがあった。
【０００７】
また、上記特許文献１に開示される半導体装置においては、フローティング導体７と半導体基板１の一主表面との間に介在する層間絶縁膜４の膜厚Ｇ１を、フィールドプレート５ａ、５ｂと半導体基板１の一主表面との間に介在する層間絶縁膜４の膜厚Ｇ２より０．５μｍ薄くすることが耐圧性の向上のため好ましいとされている。しかしながら、上記膜厚Ｇ１が比較的薄く形成された場合、フローティング導体７と半導体基板１との間の層間絶縁膜４における電界強度が高くなり、層間絶縁膜４の長期信頼性が低下するおそれがあった。なお、一般的には上記膜厚Ｇ２は０．５μｍ乃至０．７μｍ程度で製造されるため、耐圧性を優先した場合、膜厚Ｇ１は０．１μｍ乃至０．２μｍと非常に薄くせざるを得なくなり、上記のような長期信頼性の低下を招くおそれがあった。
【０００８】
このように、従来の技術では、半導体装置において高い耐圧性能と長期信頼性を両立することが困難であった。本発明は上記の課題を鑑みて成されたものであり、高い耐圧性と長期信頼性とを両立可能とする横型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本願は以下の構成を採用した。第１の発明は、半導体基板の一主表面上においてドリフト領域を挟むように第１電極部と第２電極部とが各々分離形成され、ドリフト領域上部には酸化膜層が形成され、ドリフト領域、第１電極部、第２電極部、および酸化膜層が層間絶縁膜層により覆われた横型半導体装置であって、第１導電型半導体と第２導電型半導体とを交互にドリフト領域におけるキャリアのドリフト方向へ直列接続して成る連続接合半導体層が酸化膜層と層間絶縁膜層との境界部に設けられ、連続接合半導体層の一方端部は、第２電極部と並列に電源電位線に接続されていることを特徴とする、横型半導体装置である。
【００１０】
第２の発明は、第１の発明において、横型半導体装置は、横型絶縁ゲートバイポーラトランジスタであって、ドリフト領域は、第１導電型の半導体層であり、第１電極部は、半導体層に形成された第２導電型のボディ層と、ボディ層内においてドリフト領域とは分離するよう形成された第１導電型のエミッタ層と、エミッタ層と電気的に接続されたエミッタ電極とから成り、第２電極部は、半導体層に形成された第１導電型のバッファ層と、バッファ層内においてドリフト領域とは分離するよう形成された第２導電型のコレクタ層と、コレクタ層と電気的に接続されたコレクタ電極とから成り、ボディ層表面にはゲート酸化膜が形成され、連続接合半導体層は他方端部がゲート酸化膜上に位置するよう延設され、連続接合半導体層の一方端部は、コレクタ電極と並列に電源電位線に接続され、連続接合半導体層の他方端部に接続されるゲート電極をさらに備えることを特徴とする。
【００１１】
第３の発明は、第１の発明において、横型半導体装置は、横型ダイオードであり、ドリフト領域は、第１導電型の半導体層であり、第１電極部は、半導体層に形成された第２導電型のボディ層と、ボディ層内においてドリフト領域とは分離するよう形成された第２導電型のアノード層と、アノード層と接続されたアノード電極とから成り、第２電極部は、半導体層に形成された第１導電型のバッファ層と、バッファ層内においてドリフト領域とは分離するよう形成された第１導電型のカソード層と、カソード層と接続されたカソード電極とから成り、連続接合半導体層の一方端部は、カソード電極と並列に電源電位線に接続され、連続接合半導体層の他方端部は、アノード電極と接続されていることを特徴とする。
【００１２】
第４の発明は、第１の発明において、横型半導体装置は、横型二重拡散ＭＯＳトランジスタであり、ドリフト領域は、第１導電型の半導体層であり、第１電極部は、半導体層に形成された第２導電型のボディ層と、ボディ層内においてドリフト領域とは分離するよう形成された第１導電型のソース層と、ソース層と接続されたソース電極とから成り、第２電極部は、半導体層に形成された第１導電型のバッファ層と、バッファ層内においてドリフト領域とは分離するよう形成された第１導電型のドレイン層と、ドレイン層と接続されたドレイン電極とから成り、ボディ層表面にはゲート酸化膜が形成され、連続接合半導体層は他方端部がゲート酸化膜上に位置するよう延設され、連続接合半導体層の一方端部は、ドレイン電極と並列に電源電位線に接続され、連続接合半導体層の他方端部に接続されるゲート電極をさらに備えることを特徴とする。
【００１３】
第５の発明は、第４の発明において、ドリフト領域中において、ドリフト領域より高い不純物濃度を有する第１導電型の第１ピラー領域が当該ドリフト領域のドリフト方向に延設され、ドリフト領域中において、第１ピラー領域と同等の不純物濃度を有する第２導電型の第２ピラー領域が第１ピラー領域に沿接するようにドリフト方向に延設され、第１ピラー領域の一方端はボディ層に接していることを特徴とする。
【００１４】
第６の発明は、第５の発明において、第２ピラー領域は、第１ピラー領域の下面に沿接するよう形成されており、第２ピラー領域下部には、当該第２ピラー領域に沿接するように第１導電型の傾斜濃度領域層が形成され、傾斜濃度領域層の不純物濃度はドリフト方向に漸増することを特徴とする。
【発明の効果】
【００１５】
第１の発明によれば、高い耐圧性能と長期信頼性を両立することができる。より詳細には、本発明では連続接合半導体層がダイオードとして作用するため、例えば、連続接合半導体層の上側に電源電位線等の高電位配線が配置されている場合であっても、当該連続接合半導体層の下側に配置されたドリフト領域におけるキャリアのドリフト方向の電位分布を均等化させることが可能である。したがって、電界集中等に起因するなだれ降伏を抑制し、高い耐圧性能を得ることができる。また、連続接合半導体層は、第１導電型半導体と第２導電型半導体とが隙間なく接続されて構成されているため、第１導電型半導体と第２導電型半導体の間には従来のフローティング導体のように層間絶縁膜は存在しない。したがって、本発明に係る半導体装置では従来品のようにフローティング導体間に存在する層間絶縁膜にイオン分極が発生することはない。したがって、層間絶縁膜層の長期信頼性を、ひいては半導体装置自体の長期信頼性を従来に比して向上することができる。
【００１６】
第２の発明によれば、上述第１の発明の効果を横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）において得ることができる。
【００１７】
第３の発明によれば、上述第１の発明の効果を横型ダイオードにおいて得ることができる。
【００１８】
第４の発明によれば、上述第１の発明の効果を横型二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）において得ることができる。
【００１９】
第５の発明によれば、ドリフト領域より高濃度の第１ピラー領域が形成されていることから、ＬＤＭＯＳのオン抵抗を低減することができる。なお、第５の発明においては、ボディ層に接している第１ピラー領域に、さらに隣接して第２ピラー領域が形成されていることにより、スーパージャンクション構造が形成されている。したがって、ボディ層の空乏が第１ピラー領域全体に伸長され、耐圧性が低下することなく上記オン抵抗の低減が可能となっている。
【００２０】
第６の発明によれば、横型半導体装置の耐圧性をより高めることが可能である。具体的には、第１ピラー領域、第２ピラー領域、および傾斜濃度領域の三層構造が形成された近傍で電界がゼロとなる領域が形成されるため、ブレークダウンにより発生した電子の移動を当該電界がゼロとなる領域までに制限し、なだれ降伏の発生を抑制することが可能である。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）の構成を示す要部断面図の一例
【図２】コレクタ−エミッタ間に逆バイアスをかけられた横型半導体装置１０（ＬＩＧＢＴ）の電位分布を示す図
【図３】連続接合半導体層１２０を有さない従来のＬＩＧＢＴの電位分布を示す図
【図４】第２の実施形態に係る横型半導体装置２０（横型ダイオード）の構成を示す要部断面図の一例
【図５】第３の実施形態に係る横型半導体装置３０（ＬＤＭＯＳ）の構成を示す要部断面図の一例
【図６】第４の実施形態に係る横型半導体装置４０（ＬＤＭＯＳ）の構成を示す要部断面図の一例
【図７】従来の半導体装置の構成を示す断面図
【発明を実施するための形態】
【００２２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る横型半導体装置１０について説明する。第１の実施形態に係る横型半導体装置１０は、６００Ｖ以上の高耐圧横型絶縁ゲートバイポーラトランジスタ（以下、ＬＩＧＢＴと称する）として機能する半導体装置である。先ず、図１を参照して横型半導体装置１０の構成について説明する。なお、図１は、第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）の構成を示す要部断面図の一例である。なお、以下の実施形態では、第１の導電型をｎ型、第２の導電型をｐ型として説明する。
【００２３】
横型半導体装置１０（ＬＩＧＢＴ）は、単結晶シリコンの支持基板１００と、支持基盤１００上に積層したＢＯＸ（Buried Oxide）層２００と、単結晶シリコンの半導体層３００とが積層して成るＳＯＩ(Silicon on Insulator)基板を利用して形成されている。なお、半導体層３００表面部は層間絶縁膜層４００により被覆され、層間絶縁膜層４００の上部には電源電位線１１６が配置される。
【００２４】
支持基板１００は、例えば、ｐ型の不純物を含み低電圧側配線に接続された半導体層である。低電圧側配線は、例えば、接地電位に固定されている。支持基板１００の抵抗率は、機械的強度が保たれるように、約１〜１００ｍΩ・ｃｍであることが好ましい。
【００２５】
ＢＯＸ層２００は、酸化シリコンなどの比誘電率が小さい材料を用いて形成することが望ましい。なお、ＢＯＸ層２００は、積層方向（縦方向）の厚みが約３．０〜５．０μｍとなるよう形成することが好ましい。
【００２６】
半導体層３００の主部は、比較的低濃度のｎ-型不純物を含む半導体層であるが、部分的に異なる性質を有する領域層が形成されている。具体的には、半導体層３００には、エミッタ領域１０２、メインボディ領域１０７、コンタクトボディ領域１０１、コレクタ領域１０６、バッファ領域１１１、および傾斜濃度拡散層１１０が形成されている。
【００２７】
メインボディ領域１０７は、半導体層３００の表面から裏面に達するように形成されたｐ型不純物を含む領域層である。
【００２８】
エミッタ領域１０２は、半導体層３００の主部（ｎ-型領域）より高濃度のｎ+型不純物を含む領域である。エミッタ領域１０２は、メインボディ領域１０７内の半導体層３００表面側に形成される。エミッタ領域１０２は、一方の主電極であるエミッタ電極１１２と電気的に接続される。エミッタ領域１０２とエミッタ電極１１２との接続方法等は任意の手法を用いて良いが、本実施形態においてはエミッタ領域１０２の上部においてエミッタ電極１１２がオーミック接続されているものとする。
【００２９】
コンタクトボディ領域１０１は、メインボディ領域１０７より高濃度のｐ+型不純物を含む領域である。コンタクトボディ領域１０１は、メインボディ領域１０７内の半導体層３００の表面側に形成される。コンタクトボディ領域１０１は、エミッタ電極１１２とオーミック接続される。
【００３０】
バッファ領域１１１は、半導体層３００より高濃度のｎ型不純物を含む領域層である。バッファ領域１１１は、キャリアが流れるドリフト領域１０９をメインボディ領域１０７との間に挟むようにして半導体層３００内表面側に形成される。
【００３１】
コレクタ領域１０６は、メインボディ領域１０７より高濃度のｐ+型不純物を含む領域である。コレクタ領域１０６は、バッファ領域１１１内の半導体層３００表面側に形成される。コレクタ領域１０６は、他方の主電極であるコレクタ電極１１４と電気的に接続される。コレクタ領域１０６とコレクタ電極１１４との接続方法等は任意の手法を用いて良いが、本実施形態においてはコレクタ領域１０６の上部においてコレクタ電極１１４がオーミック接続されているものとする。
【００３２】
上記のような半導体層３００の構成により、実質的に、ドリフト領域１０９を挟むようにしてエミッタ領域１０２とコレクタ領域１０６とが各々分離形成されている。なお、以下ではドリフト領域１０９においてキャリアが流れる方向をドリフト方向と称する。上記の通り、エミッタ領域１０２の周囲にメインボディ領域１０７およびコンタクトボディ領域１０１が形成され、コレクタ領域１０６の周囲にバッファ領域１１１が形成されていることにより、横方向の電界集中が緩和され、横型半導体装置１０の耐圧性を向上することができる。
【００３３】
傾斜濃度拡散層１１０は、半導体層３００内においてＢＯＸ層２００との境界面に形成されている領域層である。傾斜濃度拡散層１１０は、ｎ型の不純物を含む領域であり、その濃度はドリフト方向に変化するよう形成されている。より具体的には、傾斜濃度拡散層１１０の不純物濃度は、エミッタ領域１０２側からコレクタ領域１０６側へ向けて増加している。
【００３４】
なお、上記エミッタ領域１０２、メインボディ領域１０７、コンタクトボディ領域１０１、コレクタ領域１０６、バッファ領域１１１、および傾斜濃度拡散層１１０は、各々イオン注入等の従来周知の方法で形成されるものとする。
【００３５】
上記のようにして構成された半導体層３００の上部には、エミッタ電極１１２、コレクタ電極１１４、ＬＯＣＯＳ酸化膜１０５、ゲート酸化膜１０３、ゲート電極１１３、および連続接合半導体層１２０が形成されている。さらにこれらを層中に被覆するようにして層間絶縁膜層４００が形成される。
【００３６】
エミッタ電極１１２は、例えば、アルミニウム製の電極であり、低電位配線（図示せず）に接続される。コレクタ電極１１４は、例えば、アルミニウム製の電極であり、電源電位線１１６に接続されている。
【００３７】
ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１０５は、ドリフト領域１０９の表面部に形成された酸化膜である。ＬＯＣＯＳ酸化膜１０５の材料は、例えば、酸化シリコンである。また、ＬＯＣＯＳ酸化膜１０５の膜厚は約０．２５〜０．５μｍとすることが好ましい。
【００３８】
ゲート酸化膜１０３は、ＬＯＣＯＳ酸化膜１０５に隣接し、上記ドリフト領域１０９の一部およびメインボディ領域１０７の表面と対向するように形成された酸化膜層である。
【００３９】
連続接合半導体層１２０は、ＬＯＣＯＳ膜１０５およびゲート酸化膜１０３を介してドリフト領域１０９の表面に対向するように形成された半導体層である。連続接合半導体層１２０は、ｎ型ポリシリコン部１０４とｐ型ポリシリコン部１１５とを交互にドリフト方向に任意の個数だけ直列接続することにより構成される。連続接合半導体層１２０の一方端部は、例えばコレクタ電極１１４を介して、コレクタ領域１０６と並列に電源電位線１１６と接続される。また、ゲート酸化膜１０３上に形成された連続接合半導体層１２０の他方端部には、ゲート電極１１３が接続される。なお、図１においては、ｐ型ポリシリコン部１１５により構成された連続接合半導体層１２０の一方端部がコレクタ電極１１４と電気的に接続され、ｎ型ポリシリコン部１０４により構成された連続接合半導体層１２０の他方端部がゲート電極１１３と電気的に接続されている場合を例として示す。
【００４０】
上記のような連続接合半導体層１２０は、例えば、ＬＯＣＯＳ酸化膜１０５およびゲート酸化膜１０３の表面にポリシリコン層を形成し、当該ポリシリコン層にｎ型不純物イオンおよびｐ型不純物イオンを所望の領域に選択的に注入することにより形成される。なお、ｎ型不純物イオンおよびｐ型不純物イオンを所望の領域に選択的に注入する手法としては、任意の手法を用いて良いが、例えば、ポリシリコン層にレジスト膜を形成およびエッチングすることによりイオン注入箇所を任意に設定することが可能である。なお、ｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５の個々の接合方向の幅は、任意の大きさに設定して構わないが、０．５μｍ程度とすることが加工の容易性および製造コストから鑑みて好ましい。
【００４１】
上記のように形成されたエミッタ電極１１２、コレクタ電極１１４、ＬＯＣＯＳ酸化膜１０５、ゲート酸化膜１０３、ゲート電極１１３、および連続接合半導体層１２０は、各々、層間絶縁膜層４００により被覆される。
【００４２】
次いで、横型半導体装置１０（ＬＩＧＢＴ）の動作について説明する。横型半導体装置１０（ＬＩＧＢＴ）は、ゲート電極１１３に数Ｖ程度の正電圧が印加されることにより、オン状態となる。より具体的には、ゲート電極１１３に正電圧が印加されると、ゲート電極１１３と対向するメインボディ領域１０７の表層部に反転層が形成されて、エミッタ領域１０２からドリフト領域１０９へ電子が注入され、コレクタ領域１０６からドリフト領域１０９へ正孔が注入される。このようなキャリアの移動によりドリフト領域１０９の伝導度が変調されて、横型半導体装置１０（ＬＩＧＢＴ）が導通状態（オン状態）となるのである。一方、ゲート電極１１３が接地電位に切り換えられた場合、メインボディ領域１０７の表層部の反転層が消失し、ドリフト領域１０９が空乏化されて横型半導体装置１０（ＬＩＧＢＴ）がオフ状態となる。
【００４３】
上記の通り、横型半導体装置１０（ＬＩＧＢＴ）は、コレクタ−エミッタ間が順バイアス時において従来のＬＩＧＢＴと同様の動作をする。一方、横型半導体装置１０（ＬＩＧＢＴ）は、コレクタ電極１１４およびエミッタ電極１１２に逆バイアスとなる電圧がかけられた場合において、従来品に比して高い耐圧性能を示す。
【００４４】
図２は、コレクタ−エミッタ間に逆バイアスをかけられた横型半導体装置１０（ＬＩＧＢＴ）の電位分布を示す図である。より詳細には、図２は、図１に示した横型半導体装置１０（ＬＩＧＢＴ）の断面図において、等電位となっている箇所を等電位線Ａ１乃至Ａ５により示すものである。等電位線Ａ１乃至Ａ５は、等電位線Ａ１、Ａ２、Ａ３、Ａ４、Ａ５の順に高い電位を示している。横型半導体装置１０（ＬＩＧＢＴ）では、連続接合半導体層１２０中の複数のｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５がダイオードを構成するため、ドリフト領域１０９において、ｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５の接合方向（横方向）への電位変化が均一化される。
【００４５】
仮に、連続接合半導体層１２０を備えていない従来の半導体装置を想定する。図３は、連続接合半導体層１２０を有さない従来のＬＩＧＢＴの電位分布を示す図である。図３において、等電位線Ｂ１乃至Ｂ５は、等電位線Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５の順に高い電位を示している。図３に示すように、連続接合半導体層１２０が形成されていない場合には、ドリフト領域１０９における横方向の電位変化が均一化されない。したがって、従来の半導体装置では、半導体上部に配置された電源電位線１１６等の影響により電界が局所的に集中してブレークダウン等が発生し易くなる場合があった。
【００４６】
その点、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、上述した通りドリフト領域１０９の電位分布が調整されるため、電源電位線１１６等の影響を受けることなく高い耐圧性能を得ることができる。したがって、耐圧を確保するために層間絶縁膜層４００の膜厚Ｔ１（図１参照）を厚くする必要がなく、横型半導体装置１０（ＬＩＧＢＴ）を小型化するためにも上記の構成は効果的であると言える。
【００４７】
また、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、層間絶縁膜層４００について高い長期信頼性を得ることができる。より詳細には、従来品では図７に示したフローティング導体７各々の間が高電界になり易く、当該導体間に存在する層間絶縁膜４においてイオン分極が発生して絶縁性が低下するおそれがあった。その点、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、ｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５が直接接合して連続接合半導体層１２０が構成されているため、層間絶縁膜層４００にイオン分極が発生することがない。したがって、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、層間絶縁膜層４００について高い長期信頼性を得ることができるのである。さらに、連続接合半導体層１２０はポリシリコン材料で形成されているため、従来品のようにＬＯＣＯＳ酸化膜１０５の上部を熱酸化膜で覆う構成に比べて高い放熱性を得ることが可能である。
【００４８】
以上に示した通り、第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）によれば、高い耐圧性能と長期信頼性を両立することができる。
【００４９】
（第２の実施形態）
上記第１の実施形態では、本発明をＬＩＧＢＴに適用した例について説明したが、本発明は横型ダイオードにも適用可能である。以下、図４を参照して、第２の実施形態に係る横型半導体装置２０（横型ダイオード）について説明する。なお、図４は、第２の実施形態に係る横型半導体装置２０（横型ダイオード）の構成を示す要部断面図の一例である。以下、上述の第１の実施形態において説明した構成と異なる点についてのみ説明し、第１の実施形態と実質的に共通する構成に関しては同様の符号を付し、詳細な説明は省略する。
【００５０】
図４に示す通り、横型半導体装置２０（横型ダイオード）においては第１の実施形態におけるゲート電極１１３とエミッタ電極１１２とが接続されてアノード電極２１２として構成されている。また、第１の実施形態においてソース領域１０２として形成されていたｎ+型の領域層は省略され、コンタクトボディ領域１０１が形成されていた領域からソース領域１０２が形成されていた領域にかけてｐ+型の不純物を含むアノード領域２０１が形成される。また、第１の実施形態において、コレクタ領域１０６として形成されていたｐ+型の領域層はｎ+型のカソード領域２０６に置き換えるよう構成されている。なお、第１の実施形態においてコレクタ電極１１４として機能していた電極は、上記カソード領域２０６と接続されカソード電極として機能する。
【００５１】
上記のような構成によれば、連続接合半導体層１２０を備えた横型ダイオードとして横型半導体装置２０を構成することができる。横型半導体装置２０（横型ダイオード）は、連続接合半導体層１２０を備えることから、上述第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）と同様に、高い耐圧性および長期信頼性を両立することが可能である。
【００５２】
（第３の実施形態）
上記第１の実施形態では、本発明をＬＩＧＢＴに適用した例について説明したが、本発明は横型二重拡散ＭＯＳトランジスタ（以下、ＬＤＭＯＳと称する）にも適用可能である。以下、図５を参照して、第３の実施形態に係る横型半導体装置３０（ＬＤＭＯＳ）について説明する。なお、図５は、第３の実施形態に係る横型半導体装置３０（ＬＤＭＯＳ）の構成を示す要部断面図の一例である。
【００５３】
図５に示す通り、横型半導体装置３０（ＬＤＭＯＳ）においては第１の実施形態においてコレクタ領域１０６として形成されていたｐ+型の領域層は、バッファ領域１１１より高濃度のｎ+型の不純物を含むドレイン領域３０６に置き換えられる。なお、第１の実施形態においてコレクタ電極１１４として機能していた電極は、ドレイン領域３０６に接続されてドレイン電極として機能する。また、第１の実施形態においてエミッタ領域１０２として機能していた領域はソース領域として機能し、エミッタ電極１１２として機能していた電極はソース電極として機能する。
【００５４】
上記のような構成によれば、連続接合半導体層１２０を備えたＬＤＭＯＳとして横型半導体装置３０を構成することができる。横型半導体装置３０（ＬＤＭＯＳ）は、連続接合半導体層１２０を備えることから、上述第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）と同様に、高い耐圧性および長期信頼性を両立することが可能である。
【００５５】
（第４の実施形態）
上記第３の実施形態に示した横型半導体装置３０（ＬＤＭＯＳ）は、所謂、スーパージャンクション構造を採用することによってオン抵抗を低減することができる。以下、横型半導体装置３０（ＬＤＭＯＳ）にスーパージャンクション構造を採用した第４の実施形態に係る半導体装置４０について図６を参照して説明する。なお、図６は、第４の実施形態に係る横型半導体装置４０（ＬＤＭＯＳ）の構成を示す要部断面図の一例である。
【００５６】
図６に示す通り、横型半導体装置４０（ＬＤＭＯＳ）は、ドリフト領域１０９中において、ドリフト領域１０９より高い不純物濃度を有するｎ+型の第１ピラー領域１１７がドリフト方向（横方向）に延設されている。なお、第１ピラー領域１１７の一方端は、メインボディ領域１０７に接している。また、ドリフト領域１０９中において、第１ピラー領域１１７と同等の不純物濃度を有するｐ型の第２ピラー領域１１８が、第１ピラー領域の下面に沿接するように形成されている。なお、第２ピラー領域１１８は、その下面が傾斜濃度拡散層１１０の上面に沿接するよう積層形成されている。
【００５７】
上記に示した構成によれば、メインボディ領域１０７に接している第１ピラー領域１１７に、さらに隣接して第２ピラー領域１１８が形成されていることにより、スーパージャンクション構造が形成されている。すなわち、ドリフト領域１０９より高濃度の不純物を含む故にドリフト抵抗が比較的小さい第１ピラー領域１１７がドリフト領域１０９中においてドリフト方向に延びるように形成されていることから、横型半導体装置４０（ＬＤＭＯＳ）のオン抵抗を低減することができる。また、メインボディ領域１０７の空乏が第１ピラー領域１１７全体に伸長されるため、耐圧性が低下することなく上記オン抵抗の低減が可能である。
【００５８】
さらに、横型半導体装置４０（ＬＤＭＯＳ）では、第１ピラー領域１１７および第２ピラー領域１１８が傾斜濃度拡散層１１０上に積層した三層構造を形成していることから、より高い耐圧性能を発揮することが可能である。より詳細には、上記三層構造によれば、当該三層構造近傍において電界がゼロとなる領域が形成される。そのため、例えば、ＢＯＸ層２００と半導体層３００との間においてブレークダウンが発生した場合、発生した電子の縦方向の移動範囲を電界がゼロとなっている領域までに制限することができる。したがって、なだれ降伏の発生を抑制することができるのである。
【００５９】
なお、第１ピラー領域１１７は、ドリフト領域１０９の表面から下方に１．５μｍ以上隔てて形成されることが好ましい。また、第１ピラー領域１１７、第２ピラー領域１１８、および傾斜濃度拡散層１１０の三層の厚さ合計が１．０μｍ未満であることが好ましい。このような寸法構成とすることにより、横型半導体装置４０（ＬＤＭＯＳ）の電力損失を最適に低減することができる。
【００６０】
なお、上記各実施形態では、半導体材料に単結晶シリコンを用いた例を示したが、半導体材料としては、窒化ガリウム、炭化珪素、ガリウム砒素等の従来周知の化合物半導体を用いても構わない。
【００６１】
また、上記各実施形態において示した半導体装置の構成は一例であり、ｐ型およびｎ型の導電性を逆にした構成としても構わない。すなわち、第１の導電型をｐ型、第２の導電型をｎ型としても構わない。
【産業上の利用可能性】
【００６２】
本発明に係る横型半導体装置は、高い耐圧性能と長期信頼性を両立可能な横型半導体などとして有用である。
【符号の説明】
【００６３】
１０、２０、３０、４０    横型半導体装置
１００  支持基板
１０１  コンタクトボディ領域
１０２  エミッタ領域
１０３  ゲート酸化膜
１０４  ｎ型ポリシリコン部
１０５  ＬＯＣＯＳ酸化膜
１０６  コレクタ領域
１０７  メインボディ領域
１０９  ドリフト領域
１１０  傾斜濃度拡散層
１１１  バッファ領域
１１２  エミッタ電極
１１３  ゲート電極
１１４  コレクタ電極
１１５  ｐ型ポリシリコン部
１１６  電源電位線
１１７  第１ピラー領域
１１８  第２ピラー領域
１２０  連続接合半導体層
２００  ＢＯＸ層
２０１  アノード領域
２０６  カソード領域
２１２  アノード電極
３００  半導体層
３０６  ドレイン領域
４００  層間絶縁膜層
【図１】
0005519461.tif 000002
【図２】
0005519461.tif 000003
【図３】
0005519461.tif 000004
【図４】
0005519461.tif 000005
【図５】
0005519461.tif 000006
【図６】
0005519461.tif 000007
【図７】
0005519461.tif 000008