(57)【特許請求の範囲】
【請求項１】
Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを有する半導体装置であって、
前記Ｐ型ＭＯＳトランジスタのゲート電極の少なくともゲート絶縁膜に接する部分がＰ型ドーパントを含有するポリシリコンからなり、前記ゲート電極の少なくともゲート絶縁膜との界面近傍にＮ型ドーパントを含有し、
前記Ｐ型ＭＯＳトランジスタのゲート電極が、Ｎ型ドーパントとＰ型ドーパントを含むポリシリコンからなるゲート電極下部層と、前記ゲート電極下部層上に形成され、Ｐ型ドーパントを含むポリシリコンからなるゲート電極上部層とを備えてなるスタック構造としたことを特徴とする半導体装置。
【請求項２】
前記Ｐ型ＭＯＳトランジスタのゲート電極が、前記Ｎ型ドーパントを前記ゲート絶縁膜との界面から３０ｎｍまでの領域に含有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｐ型ＭＯＳトランジスタのゲート電極において、前記ゲート絶縁膜との界面から３０ｎｍまでの領域において、Ｐ型ドーパントに対するＮ型ドーパントの組成率が、１０％〜４０％であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極上部層には、Ｐ型ドーパントのみが注入されたことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
Ｎ型ＭＯＳトランジスタ形成領域及びＰ型ＭＯＳトランジスタ形成領域を有する半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、Ｎ型ドーパントを含有する第１ポリシリコン層を形成する工程と、前記第１ポリシリコン層上に、ドーパントを実質的に含まない第２ポリシリコン層を形成する工程と、
前記第１ポリシリコン層及び第２ポリシリコン層を、Ｎ型ＭＯＳトランジスタのゲート電極及びＰ型ＭＯＳトランジスタのゲート電極の形状にパターニングする工程と、
前記Ｎ型ＭＯＳトランジスタ形成領域に、Ｎ型ドーパントをイオン注入し、この領域に形成された第１ポリシリコン層及び第２ポリシリコン層と、ソース形成領域及びドレイン形成領域にＮ型ドーパントを添加する工程と、
前記Ｐ型ＭＯＳトランジスタ形成領域に、Ｐ型ドーパントをイオン注入し、この領域に形成された第１ポリシリコン層及び第２ポリシリコン層と、ソース形成領域及びドレイン形成領域にＰ型ドーパントを添加する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記Ｎ型ドーパントを添加する工程及びＰ型ドーパントを添加する工程を行った後、
前記Ｎ型ＭＯＳトランジスタ形成領域及びＰ型ＭＯＳトランジスタ形成領域に形成された第１ポリシリコン層及び第２ポリシリコン層の側面にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記Ｎ型ＭＯＳトランジスタ形成領域に、Ｎ型ドーパントをイオン注入し、この領域に形成された前記第１ポリシリコン層及び第２ポリシリコン層と、サイドウォールに対応する領域を除いた前記ソース形成領域及びドレイン形成領域にＮ型ドーパントを追加する工程と、
前記サイドウォールをマスクとして、前記Ｐ型ＭＯＳトランジスタ形成領域に、Ｐ型ドーパントをイオン注入し、この領域に形成された第１ポリシリコン層及び第２ポリシリコン層と、サイドウォールに対応する領域を除いたソース形成領域及びドレイン形成領域にＰ型ドーパントを追加する工程とを有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記Ｎ型ドーパントを追加する工程及びＰ型ドーパントを追加する工程を行った後、
半導体基板にアニール処理を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１ポリシリコン層におけるＮ型ドーパントの注入量を、１×１０１３ atoms/cm２〜１×１０１５ atoms/cm２とすることを特徴とする請求項５〜請求項７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを有するＣＭＯＳ回路に適用される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路には、膨大な数の電界効果型ＭＯＳトランジスタが集積されている。半導体集積回路に搭載されるＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとに分けられ、それらの多くはＣＭＯＳ回路を構成している。半導体集積回路すなわち、ＣＭＯＳ回路の高速化、大集積化のためには、これら、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのスケーリング（微細化）が必要不可欠となっている。
【０００３】
トランジスタのスケーリングに伴って、ゲート絶縁膜が薄膜化されることにより、Ｐ型ＭＯＳトランジスタにおいてＮＢＴＩ(Negative Bias Temperature Instability)の信頼性問題が顕在化している。ＮＢＴＩとはＰ型ＭＯＳトランジスタのゲート電極にネガティブバイアス(Ｖｇ＜０)のストレス電圧を印加し続けることにより、トランジスタのしきい電圧値が増加し、オン電流が低下するため、このことが、回路の動作不良を引き起こす要因となる現象である。このＮＢＴＩの信頼性問題が、Ｐ型ＭＯＳトランジスタの薄膜化、すなわちＣＭＯＳ回路の高性能化の妨げとなっている。
【０００４】
ＣＭＯＳ回路におけるＮＢＴＩ対策として、Ｎ型ＭＯＳトランジスタのゲート絶縁膜の厚さ（Tox(NMOS)）はそのままで、Ｐ型ＭＯＳトランジスタのゲート絶縁膜の厚さ（Tox(PMOS)）だけを厚くし、Ｐ型ＭＯＳトランジスタのゲート絶縁膜に掛かる電界を小さくすることが考えられる。
しかし、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタでゲート絶縁膜の厚さを異なる厚さに設定するためには、ゲート絶縁膜を加工するためのリソグラフィー工程（マルチオキサイドフォトレジスト工程）を１工程追加する必要がある。そのため、製造工程数が増加するという問題が生じている。
【０００５】
ここで、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを、ゲート絶縁膜の厚さがTox(PMOS)＞Tox(NMOS)の関係となるように形成する従来のＣＭＯＳ回路の製造プロセスの一例を図５〜図７に示す。 
まず、図５（ａ）に示すように、Ｓｉ基板１０１上に、素子分離領域１０２を形成した後、熱酸化により、第１ゲート酸化膜１０３を３〜１０ｎｍの膜厚で形成する。 
【０００６】
次に、図５（ｂ）に示すように、通常のフォトリソグラフィー法にて、ＮＭＯＳトランジスタ形成領域１０４ａに対応した開口を有する第１レジスト層１０５を形成する。そして、この第１レジスト層１０５をマスクとして、ＨＦ系エッチング液を用いるウェットエッチングにより、ＮＭＯＳトランジスタ形成領域１０４ａに形成された第１ゲート酸化膜１０３のみを除去する。これにより、ＮＭＯＳトランジスタ形成領域のＳｉ基板の表面が露出する。
【０００７】
次に、図５（ｃ）に示すように、第１レジスト層１０５を剥離したのち、露出したＳｉ基板１０１上に、熱酸化により、第２ゲート酸化膜１０６を１〜３ｎｍの膜厚で形成する。以上の工程により、第１ゲート酸化膜１０３及び第２ゲート酸化膜１０６からなるゲート絶縁膜が得られる。このとき、第２ゲート酸化膜１０６より、第１ゲート酸化膜１０３の方が厚いので、ＰＭＯＳトランジスタ形成領域１０４ｂにおけるゲート絶縁膜の厚さの方が、ＮＭＯＳトランジスタ形成領域１０４ｂにおけるゲート絶縁膜の厚さよりも厚くなる［（ＰＭＯＳトランジスタ形成領域１０４ｂにおけるゲート絶縁膜の厚さ）＞（ＮＭＯＳトランジスタ形成領域１０４ａにおけるゲート酸化膜の厚さ）］。 
【０００８】
次に、図６（ａ）に示すように、ゲート酸化膜１０３、１０６上に、通常の熱ＣＶＤ法により、ノンドープポリシリコン層１０８を５０〜１００ｎｍの膜厚で堆積する。
次に、図６（ｂ）に示すように、ノンドープポリシリコン層１０８上に、通常のリソグラフィー法により、Ｎ型ＭＯＳトランジスタ１０９ａ及びＰ型ＭＯＳトランジスタ１０９ｂのゲート電極１１０ａ、１１０ｂに対応するパターンの第２レジスト層１１１を形成する。そして、この第２レジスト層１１１をマスクとして、通常のドライエッチング法により、ノンドープポリシリコン層１０８をゲート電極１１０ａ、１１０ｂの形状に加工する。
【０００９】
次に、図６（ｃ）に示すように、第２レジスト層１１１を剥離する。その後、図には示していないが、ＮＭＯＳトランジスタ形成領域１０４ａにはＮタイプドーパント、ＰＭＯＳトランジスタ形成領域１０４ｂにはＰタイプドーパントをそれぞれイオン注入法により注入し、ＮＭＯＳトランジスタ形成領域１０４ａにＮタイプソース１１２ａ、Ｎタイプドレイン１１２ｃを形成し、ＰＭＯＳトランジスタ形成領域１０４ｂにＰタイプソース１１２ｄ、Ｐタイプドレイン１１２ｂを形成する。
【００１０】
次に、ゲート電極形状に加工されたノンドープポリシリコン層１０８の側面に、サイドウォール絶縁膜１１３を５〜２０ｎｍの膜厚で形成する。このサイドウォール絶縁膜１１３の材料としては、各種酸化物および各種窒化物等の絶縁材料が用いられる。
次に、サイドウォール絶縁膜１１３をマスクとして、第２のイオン注入を行うならば、サイドウォール絶縁膜１１３の下側とその側方側においてイオン注入深さの異なる２種類のドーパント濃度を有するソース・ドレイン１１２ａ、１１２ｂ、１１２ｃ、１１２ｄからなる、ＬＤＤ(Lightly Doped Drain)構造のソース・ドレインが得られる。(Ｎ型ＭＯＳトランジスタ１０９ａ及びＰ型ＭＯＳトランジスタ１０９ｂのゲート電極１１０ａ、１１０ｂには、それぞれのソース、ドレインと同等の注入がされている。)
【００１１】
次に、これら各部が形成されたＳｉ基板１０１にアニール処理を行うことにより、先に注入したドーパントを活性化する。
そして、図７に示すように、通常のプロセスにより、コンタクト層間膜１１４、コンタクトプラグ１１５、メタル配線１１６、配線保護膜１１７を形成する。
以上の工程により、ＣＭＯＳ回路を備えた半導体装置が得られる。
【００１２】
ところで、前記従来構造においてＬＤＤ構造のソース・ドレインを設けるのは、トランジスタの微細化に伴い、ドレインの近傍に電界が集中し、ホットキャリアが発生し、トランジスタのしきい値の変動を引き起こすなどの問題を解消するためになされている。（特許文献１参照）
【特許文献１】特開平２−２６５２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来のＣＭＯＳ回路を有する半導体装置において、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとで、ゲート絶縁膜の厚さを異なる厚さ（Tox(PMOS)＞Tox(NMOS)）に設定するためには、前述の製造プロセスのように、第１ゲート酸化膜１０３を形成する工程と、この第１ゲート酸化膜１０３上に、フォトリソグラフィー法により第１レジスト層１０５を形成する工程と、第１レジスト層１０５をマスクとして、ＮＭＯＳトランジスタ形成領域１０４ａの第１ゲート酸化膜１０３を除去するという工程と、ＮＭＯＳトランジスタ形成領域１０４ａに、第２ゲート酸化膜１０６を形成する工程が必要である。そのため、製造工程数が増加するという問題が生じている。
【００１４】
また、Ｐ型ＭＯＳトランジスタのＮＢＴＩ対策だけを考えた場合、フォトリソグラフィー工程等の追加工程を行わずに、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの両方で、共通にゲート絶縁膜の膜厚を厚くすることも考えられる。しかし、その場合には、Ｎ型ＭＯＳトランジスタのオン電流が必要以上に低下してしまうという悪影響が生じるため、現実的ではない。
【００１５】
本発明は、このような事情に鑑みてなされたものであり、ＣＭＯＳ回路を有する半導体装置において優れたＮＢＴＩ信頼性が得られ、また、ゲート絶縁膜をエッチングする工程を必要とせず、簡易な工程で製造することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するため、本発明の半導体装置は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを有する半導体装置であって、前記Ｐ型ＭＯＳトランジスタのゲート電極の少なくともゲート絶縁膜に接する部分がＰ型ドーパントを含有するポリシリコンからなり、前記ゲート電極の少なくともゲート絶縁膜との界面近傍にＮ型ドーパントを含有したことを特徴とする。
この構成によれば、Ｐ型ＭＯＳトランジスタにおいて優れたＮＢＴＩ信頼性が得られる。即ち、ＮＢＴＩ寿命の観点から見ると、別途ゲート絶縁膜を加工するためのフォトレジスト工程を追加することなく、Ｐ型ＭＯＳトランジスタのゲート絶縁膜だけを厚くした場合と同じようにＮＢＴＩ寿命を伸ばすことができる。また、Ｎ型ＭＯＳトランジスタは、ゲート絶縁膜の膜厚等を自由に設計できるので、良好なトランジスタ特性を得ることができる。
【００１７】
本発明においては、前記Ｐ型ＭＯＳトランジスタのゲート電極が、前記Ｎ型ドーパントをゲート絶縁膜との界面から３０ｎｍまでの領域に含有することが望ましい。
この構成によれば、Ｐ型ＭＯＳトランジスタのＮＢＴＩ信頼性を確実に改善することができる。
例えば、Ｐ型ＭＯＳトランジスタのゲート電極中にＮ型ドーパントをゲート絶縁膜との界面からの厚さ３０ｎｍまでの領域に含有することによって、Ｐ型ＭＯＳトランジスタのゲート電極中に導入されたＰ型ドーパント(Ｂ：ボロン)が後の熱処理で基板側へ突き抜ける量が減少するためＮＢＴＩ信頼性を改善することができると思われる。
【００１８】
本発明においては、前記Ｐ型ＭＯＳトランジスタのゲート電極が、ゲート絶縁膜との界面か３０ｎｍまでの領域において、Ｐ型ドーパントに対するＮ型ドーパントの組成率が、１０％〜４０％であることが望ましい。
この構成によれば、ゲート絶縁膜の界面から膜の厚さ方向に３０ｎｍまでの領域において、Ｐ型ドーパントに対するＮ型ドーパントの組成率が、１０％〜４０％であるので、Ｐ型ＭＯＳトランジスタにおいて、オン電流等のトランジスタ特性を良好なものとしつつ、ＮＢＴＩ信頼性を確実に改善することができる。
【００１９】
本発明の半導体装置の製造方法は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタとを有する半導体装置の製造方法であって、Ｎ型ＭＯＳトランジスタ形成領域及びＰ型ＭＯＳトランジスタ形成領域を有する半導体基板の表面に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、Ｎ型ドーパントを含有する第１ポリシリコン層を形成する工程と、前記第１ポリシリコン層上に、ドーパントを実質的に含まない第２ポリシリコン層を形成する工程と、前記第１ポリシリコン層及び第２ポリシリコン層をＮ型ＭＯＳトランジスタのゲート電極及びＰ型ＭＯＳトランジスタのゲート電極の形状にパターニングする工程と、前記Ｎ型ＭＯＳトランジスタ形成領域に、Ｎ型ドーパントをイオン注入し、この領域に形成された第１ポリシリコン層及び第２ポリシリコン層と、ソース形成領域及びドレイン形成領域にＮ型ドーパントを添加する工程と、前記Ｐ型ＭＯＳトランジスタ形成領域に、Ｐ型ドーパントをイオン注入し、この領域に形成された第１ポリシリコン層及び第２ポリシリコン層と、ソース形成領域及びドレイン形成領域にＰ型ドーパントを添加する工程とを有することを特徴とする。
この構成によれば、ＮＢＴＩ信頼性に優れた半導体装置を、簡易な工程で製造することができる。
【００２０】
本発明においては、前記Ｎ型ドーパントを添加する工程及びＰ型ドーパントを添加する工程を行った後、前記Ｎ型ＭＯＳトランジスタ形成領域及びＰ型ＭＯＳトランジスタ形成領域に形成された第１ポリシリコン層及び第２ポリシリコン層の側面にサイドウォールを形成する工程と、前記サイドウォールをマスクとして、前記Ｎ型ＭＯＳトランジスタ形成領域に、Ｎ型ドーパントをイオン注入し、この領域に形成されたサイドウォールに対応する領域を除いた前記第１ポリシリコン層及び第２ポリシリコン層と、前記ソース形成領域及びドレイン形成領域にＮ型ドーパントを追加する工程と、前記サイドウォールをマスクとして、前記Ｐ型ＭＯＳトランジスタ形成領域に、Ｐ型ドーパントをイオン注入し、この領域に形成されたサイドウォールに対応する領域を除いた前記第１ポリシリコン層及び第２ポリシリコン層と、ソース形成領域及びドレイン形成領域にＰ型ドーパントを追加する工程とを有することを特徴とする。
この構成によれば、形成されたＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタにおいて、ドレイン近傍における電界の集中が緩和され、良好なトランジスタ特性を得ることができる。
【００２１】
本発明においては、前記Ｎ型ドーパントを追加する工程及びＰ型ドーパントを追加する工程を行った後、半導体基板にアニール処理を行うことを特徴とする。
この構成によれば、Ｐ型ＭＯＳトランジスタのゲート電極に含まれるＮ型不純物を、ゲート電極とゲート絶縁膜との界面近傍に局在させることができる。
【００２２】
本発明においては、前記第１ポリシリコン層におけるＮ型ドーパントの注入量を、１×１０１３  atoms/cm２〜１×１０１５  atoms/cm２とすることが好ましい。
本発明においては、前記第１ポリシリコン層におけるＮ型ドーパントの濃度を、１×１０１９  atoms/cm３〜１×１０２１  atoms/cm３とすることが好ましい。
この構成によれば、ＮＢＴＩ信頼性に優れたＰ型ＭＯＳトランジスタを有するＣＭＯＳを形成することができる。
【発明の効果】
【００２３】
以上説明したように、本発明の半導体装置によれば、Ｐ型ＭＯＳトランジスタのゲート電極が、ゲート絶縁膜との界面近傍にＮ型ドーパントを含有しているので、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのゲート絶縁膜が同じ厚さであっても、トランジスタの動作的にはＰ型ＭＯＳトランジスタ側のゲート絶縁膜を厚くした場合と同様の作用を得ることができるので、優れたＮＢＴＩ信頼性を得ることができる。また、この場合、Ｎ型ＭＯＳトランジスタは、そのゲート絶縁膜の厚さ等を自由に設計できるので、Ｎチャネルトランジスタは良好なトランジスタ特性を得ることができる。
【００２４】
また、本発明の半導体装置の製造方法によれば、ゲート電極のポリシリコン層を、Ｎ型ドーパントを含有する第１ポリシリコン層およびドーパントを実質的に含まない第２ポリシリコン層のスタック構造で形成することにより、Ｐ型ＭＯＳトランジスタのゲート電極を、ゲート絶縁膜との界面近傍にＮ型ドーパントを含有するように形成することができる。これにより、ＮＢＴＩ特性に優れた半導体装置を製造することができる。
【００２５】
また、Ｎ型ドーパントを含有する第１ポリシリコン層およびドーパントを実質的に含まない第２ポリシリコン層のスタック構造は、例えばＣＶＤ法を用いる場合、反応性ガスを途中で変えるだけで、連続して形成することができる。したがって、ＮＭＯＳトランジスタ形成領域およびＰＭＯＳトランジスタ形成領域に、異なる厚さにゲート絶縁膜を形成する場合のように、工程を複雑化させることがない。
したがって、本発明の製造方法によれば、ＮＢＴＩ信頼性に優れた半導体装置を、別途ゲート絶縁膜の膜厚を調節するフォトリソグラフィ工程とエッチング工程を付加することなく簡易な工程で製造することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。 まず、本発明をＣＭＯＳ回路を備えた半導体装置に適用した実施形態について説明する。
図１は、本発明に係る半導体装置の第１の実施形態を示す縦断面図である。 
この図において、半導体基板１は所定濃度のドーパントを含有する半導体、例えばシリコンにて形成されている。 半導体基板１には、ＮＭＯＳトランジスタ形成領域２ａ及びＰＭＯＳトランジスタ形成領域２ｂが並列して設けられるとともに、各トランジスタ形成領域２ａ、２ｂを区画する素子分離領域３が設けられている。
【００２７】
素子分離領域３は、半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）法によりに形成され、各トランジスタ形成領域２ａ、２ｂに形成される各トランジスタ４ａ、４ｂを絶縁分離している。
半導体基板１上には、各トランジスタ形成領域２ａ、２ｂ及び各素子分離領域３の全面に亘って、ゲート絶縁膜５が設けられている。本実施形態においてゲート絶縁膜５は、半導体基板１表面に、例えば熱酸化を施すことにより形成されるシリコン酸化膜によって構成されている。
【００２８】
ＮＭＯＳトランジスタ形成領域２ａには、ゲート電極６ａ、ゲート絶縁膜５、第１領域７ａと第２領域７ｂからなるソース７Ａに加えて、第１領域７ｃと第２領域７ｄとからなるドレイン７Ｂを備えたＮ型ＭＯＳトランジスタ４ａが形成され、ＰＭＯＳトランジスタ形成領域２ｂには、ゲート電極６ｂ、ゲート絶縁膜５、第１領域７ｅと第２領域７ｆからなるソース７Ｄ、第１領域７ｇと第２領域７ｈからなるドレイン７Ｅを備えたＰ型ＭＯＳトランジスタ４ｂを備えてＣＭＯＳ回路が構成され、半導体装置が構成されている。
【００２９】
ＮＭＯＳトランジスタ形成領域２ａにおいて、ゲート電極６ａは、Ｎ型ドーパントを含有するポリシリコンによって構成され、その各側面には、絶縁材料よりなるサイドウォール８が設けられている。ゲート電極６ａがＮ型ドーパントを含有していることにより、Ｎ型ＭＯＳトランジスタのオン電流を増加させることができる。
また、ソース・ドレイン７Ａ、７Ｂは、それぞれ、半導体基板１にＮ型ドーパントを拡散させることによって形成されるＮ型ドーパント拡散層によって構成され、ゲート電極６ａの縁部に対応する部分から素子分離領域３との境界に亘って設けられている。
【００３０】
ここで、ソース・ドレイン７Ａ、７Ｂは、それぞれ、サイドウォール形成領域に対応する第１領域（チャネル側の領域）７ｂ、７ｄと、それ以外の第２領域７ａ、７ｃとを有し、第１領域７ｂ、７ｄの方が第２領域７ａ、７ｃよりもドーパント濃度が低濃度とされている。すなわち、ソース・ドレイン７Ａ、７Ｂは、ＬＤＤ(Lightly Doped Drain)構造とされている。ソース・ドレイン７Ａ、７Ｂが、ＬＤＤ構造とされていることにより、ドレイン近傍に電界が集中する現象が緩和され、ドレイン近傍に電界が集中することによって生じるホットキャリアの発生、ホットキャリアによって引き起こされる閾値変動等の特性劣化が防止される。
この構成のＮ型ＭＯＳトランジスタ４ａでは、ソース・ドレイン７Ａ、７Ｂの間に電圧が印加された状態で、ゲート電極６ａに電圧が印加されると、ソース・ドレイン７Ａ、７Ｂの間の半導体基板表面側において、ゲート絶縁膜５との界面付近に、電子が移動するチャネル領域が形成される。
【００３１】
一方、ＰＭＯＳトランジスタ形成領域２ｂにおいて、ゲート電極６ｂは、Ｐ型ドーパントを含有するポリシリコンを主材料として構成されている。ゲート電極６ｂがＰ型ドーパントを含有していることにより、Ｐ型ＭＯＳトランジスタのオン電流を増加させることができる。そして、本発明の半導体装置では、特に、このゲート電極６ｂの少なくともゲート絶縁膜５との界面近傍に、Ｎ型ドーパントが含有されている。
この実施形態の構造においてゲート電極６ｂの構造は、Ｐ型ドーパントに加えてＮ型ドーパントを注入したゲート電極下部層６ｃとＰ型ドーパントのみを注入したゲート電極上部層６ｄとを積層したスタック構造とされている。
【００３２】
Ｐ型ＭＯＳトランジスタ４ｂのゲート電極６ｂが、ゲート絶縁膜５との界面近傍にＮ型ドーパントを含有していることにより、ゲート電極６ｂにストレス電圧が印加されたときに、このストレス電圧によるＰ型ＭＯＳトランジスタ４ｂへの悪影響が、Ｎ型ドーパントの作用によって抑えられる。したがって、ゲート電極６ｂにストレス電圧を印加し続けることによって引き起こされる回路の動作不良が防止される。すなわち、ＮＢＴＩに対して優れた信頼性が得られる。
【００３３】
具体的には、Ｐ型ＭＯＳトランジスタ４ｂのゲート電極６ｂは、Ｎ型ドーパントを、ゲート絶縁膜５との界面からの厚さが３０ｎｍ程度の領域に含有することが望ましい。これにより、Ｐ型ＭＯＳトランジスタ４ｂのＮＢＴＩ信頼性を確実に改善することができる。
また、Ｐ型ＭＯＳトランジスタ４ｂのゲート電極６ｂは、ゲート絶縁膜５との界面からの厚さが３０ｎｍの領域において、Ｐ型ドーパントに対するＮ型ドーパントの組成率が、１０％〜４０％であるのが望ましく、３０％〜４０％であるのがより望ましい。Ｎ型ドーパントの組成率が１０％を下回ると、ＮＢＴＩ信頼性を改善する効果が十分に得られない可能性がある。また、Ｎ型ドーパントの組成率が４０％を超えると、Ｐ型ＭＯＳトランジスタ４ｂのオン電流等のトランジスタ特性が損なわれる可能性がある。
【００３４】
このようなゲート電極６ｂの側面には、ゲート電極６ａと同様に、絶縁材料よりなるサイドウォール８が設けられている。
また、ＰＭＯＳトランジスタ形成領域２ｂにおいて、ソース・ドレイン７Ｄ、７Ｅは、半導体基板１にＰ型ドーパントを拡散させることによって形成されるＰ型ドーパント拡散層によって構成されている。ここで、ソース・ドレイン７Ｄ、７Ｅは、先に説明したＭＭＯＳトランジスタ４ａと同等のＬＤＤ構造であるので、第１領域７ｆと第２領域７ｅからなるソース７Ｄ、第１領域７ｈと第２領域７ｇからなるドレイン７Ｅとを有している。
ソース・ドレイン７Ｄ、７Ｅが、ＬＤＤ構造とされていることにより、Ｎ型ＭＯＳトランジスタ４ａの場合と同様に、Ｐ型ＭＯＳトランジスタ４ｂにおいてもドレイン近傍に電界が集中する現象が緩和され、これによる閾値変動等の特性劣化が防止される。
【００３５】
ゲート絶縁膜５上には、各トランジスタ４ａ、４ｂを覆うように、コンタクト層間膜９が形成されている。コンタクト層間膜９には、ソース・ドレインの第２領域７ａ、７ｃ、７ｅ、７ｇが露出するように、各所にコンタクト孔１０が貫通して設けられている。これらのコンタクト孔１０には、導電性材料が充填されており、これによってコンタクトプラグ１１が形成されている。 
コンタクト層間膜９及びコンタクトプラグ１１の上には、所定のパターンの配線層１２が設けられている。配線層１２は、各コンタクトプラグ１１を介して、ソース・ドレイン７Ａ、７Ｂ、７Ｃ、７Ｄと接続されている。(なお、図には表示していないが、配線層１２は、図の紙面奥行き方向（図を含む断面と直交する方向）でゲート電極にも接続されている。)
また、コンタクト層間膜９上には、配線層１２を覆うように、絶縁材料よりなる配線保護膜１３が設けられている。
【００３６】
次に、本発明の半導体装置の製造方法について、図１に示すＣＭＯＳ回路を備えた半導体装置を製造する場合を例にして説明する。
図２及び図３は、本発明の半導体装置の製造方法を工程順に示す縦断面図である。
まず、図２（ａ）に示すように、半導体基板１上に、通常のＳＴＩ法により素子分離領域３を形成した後、熱酸化により、ゲート絶縁膜（ゲート酸化膜）５を１〜１０ｎｍの厚さに形成する。 
【００３７】
次に、図２（ｂ）に示すように、ゲート絶縁膜５上に、通常の熱ＣＶＤ法により、Ｎ型ドーパントがドープされた第１ポリシリコン層（Ｎ型ポリシリコン層）１４を１０〜５０ｎｍの膜厚で堆積した後、ドーパントを実質的に含まない第２ポリシリコン層（ノンドープポリシリコン層）１５を５０〜１００ｎｍの厚さに堆積する。これにより、積層構造のポリシリコン層を得る。
第１ポリシリコン層１４におけるＮ型ドーパントの濃度、及び、第２ポリシリコン層１５の厚さに対する第１ポリシリコン層１４の厚さの比の適正範囲については、後述する。
【００３８】
次に、図３（ａ）に示すように、第２ポリシリコン層１５上に、通常のリソグラフィー法により、Ｎ型ＭＯＳトランジスタ４ａ及びＰ型ＭＯＳトランジスタ４ｂのゲート電極６ａ、６ｂに対応するパターンの第１レジスト１６を形成する。そして、この第２レジスト１６をマスクとして、通常のドライエッチング法により、第１ポリシリコン層１４および第２ポリシリコン層１５よりなる積層構造を、ゲート電極６ａ、６ｂの形状に加工する。
次に、図３（ｂ）に示すように、第１レジスト１６を剥離する。その後、図には示していないが、ＮＭＯＳトランジスタ形成領域２ａおよびＰＭＯＳトランジスタ形成領域２ｂに、それぞれ、第１のイオン注入及び第２のイオン注入を行う。
【００３９】
まず、通常のフォトリソグラフィー法により、ＮＭＯＳトランジスタ形成領域２ａを除いた領域を覆う第２レジストを形成し、この第２レジストをマスクとして、ＮＭＯＳトランジスタ形成領域２ａにＮ型ドーパントをイオン注入法により注入する（第１のｎ＋イオン注入）。続いて、第２レジストを剥離した後、通常のリソグラフィー法により、ＰＭＯＳトランジスタ形成領域２ｂを除いた領域を覆う第３レジストを形成する。そして、この第３レジストをマスクとして、ＰＭＯＳトランジスタ形成領域２ｂにＰ型ドーパントをイオン注入法により注入する（第１のＰ＋イオン注入）。その後、第３レジストを剥離する。
【００４０】
以上のようなイオン注入により、ＮＭＯＳトランジスタ形成領域２ａにおいては、第１ポリシリコン層１４及び第２ポリシリコン層１５、ソース・ドレイン７Ａ、７Ｂ形成領域に、Ｎ型ドーパントが添加される。また、ＰＭＯＳトランジスタ形成領域においては、第１ポリシリコン層１４及び第２ポリシリコン層１５、ソース・ドレイン７Ｄ、７Ｅ形成領域に、Ｐ型ドーパントが添加される。
【００４１】
次に、ゲート電極形状に加工された第１ポリシリコン層１４および第２ポリシリコン層１５の側面に、サイドウォール８を５〜２０ｎｍの厚さに形成する。このサイドウォール８の材料としては、各種酸化物および各種窒化物等の絶縁材料が用いられる。
【００４２】
次に、通常のリソグラフィー法により、ＮＭＯＳトランジスタ形成領域２ａを除いた領域を覆う第４レジストを形成し、この第４レジストおよびサイドウォール８をマスクとして、ＮＭＯＳトランジスタ形成領域２ａに、Ｎ型ドーパントをイオン注入法により注入する（第２のｎ＋イオン注入）。続いて、第４レジストを剥離した後、通常のリソグラフィー法により、ＰＭＯＳトランジスタ形成領域２ｂを除いた領域を覆う第５レジストを形成する。そして、この第５レジストおよびサイドウォール８をマスクとして、ＰＭＯＳトランジスタ形成領域２ｂに、Ｐ型ドーパントをイオン注入法により注入する(第２のｐ＋イオン注入)。その後、第４レジストを剥離する。
【００４３】
以上のイオン注入により、ＮＭＯＳトランジスタ形成領域２ａにおいては、第１ポリシリコン層１４及び第２ポリシリコン層１５に、それぞれ、第１のｎ＋イオン注入によるＮ型ドーパントと第２のイオン注入によるＮ型ドーパントの総和が添加される。これにより、Ｎ型ＭＯＳトランジスタ４ａのゲート電極６ａが得られる。また、ソース・ドレイン７Ａ、７Ｂの形成領域のうち第１領域（サイドウォールに対応する領域）７ｂ、７ｄには、第１のｎ＋イオン注入によるＮ型ドーパントが添加され、第２領域７ａ、７ｃには、第１のｎ＋イオン注入によるＮ型ドーパントと第２のｎ＋イオン注入によるＮ型ドーパントの総和が添加される。これにより、２種類のドーパント濃度を有するソース・ドレイン７Ａ、７ＢすなわちＬＤＤ構造のソース・ドレイン７Ａ、７Ｂが得られる。
【００４４】
一方、ＰＭＯＳトランジスタ形成領域２ｂにおいては、第１ポリシリコン層１４及び第２ポリシリコン層１５に、それぞれ、第１のＰ＋イオン注入によるＰ型ドーパントと第２のイオン注入によるＰ型ドーパントの総和が添加される。これにより、Ｐ型ＭＯＳトランジスタのゲート電極が得られる。また、このとき、第１ポリシリコン層１４は、Ｎ型ドーパントとＰ型ドーパントの両方が混在した状態になる。また、ソース・ドレイン７Ｄ、７Ｅの形成領域のうち第１領域（サイドウォールに対応する領域）７ｆ、７ｈには、第１のＰ＋イオン注入によるＰ型ドーパントが添加され、第２領域７ｅ、７ｇには、第１のＰ＋イオン注入によるＰ型ドーパントと第２のＰ＋イオン注入によるＰ型ドーパントの総和が添加される。これにより、２種類のドーパント濃度を有するソース・ドレイン７Ｄ、７ＥすなわちＬＤＤ構造のソース・ドレイン７Ｄ、７Ｅが得られる。
【００４５】
次に、アニール処理を行うことにより、ドーパントを活性化する。これにより、ＰＭＯＳトランジスタ形成領域２ｂでは、ゲート電極６ｂのゲート絶縁膜５との界面近傍が、Ｎ型ドーパントをより多く含んだ状態になる。
ここで行うアニール処理の温度は、８５０〜１０５０℃であるのが望ましい。
このゲート電極６ｂのゲート絶縁膜５との界面近傍におけるＮ型ドーパントの濃度は、前述の半導体装置において説明したのと同様の理由から、ゲート絶縁膜との界面からの厚さが３０ｎｍまでの領域において、Ｐ型ドーパントに対するＮ型ドーパントの組成率が、１０％〜４０％となるような濃度であるのが望ましく、３０％〜４０％となるような濃度であるのがより望ましい。
【００４６】
このゲート電極６ｂのゲート絶縁膜５との界面近傍におけるＮ型ドーパントの濃度は、第１ポリシリコン層におけるＮ型ドーパントの濃度と第１ポリシリコン層の膜厚を変更することにより制御することができる。
ここで、第１ポリシリコン層１４におけるＮ型ドーパントの注入量は、１×１０１３  atoms/cm２〜１×１０１５  atoms/cm２であるのが望ましく、  １×１０１３  atoms/cm２〜  １×１０１４  atoms/cm２であるのがより望ましい。Ｎ型ドーパントの注入量が１×１０１３  atoms/cm２を下回る場合には、得られる半導体装置において、ゲート電極６ｂのゲート絶縁膜５との界面近傍で、Ｐ型ドーパントに対するＮ型ドーパントの組成率が小さくなり、Ｐ型ＭＯＳトランジスタのＮＢＴＩ信頼性が十分に改善されない可能性がある。また、Ｎ型ドーパントの注入量が１×１０１５  atoms/cm２を超える場合には、得られる半導体装置において、ゲート電極６ｂのゲート絶縁膜５との界面近傍で、Ｐ型ドーパントに対するＮ型ドーパントの組成率が大きくなり、Ｐ型ＭＯＳトランジスタ４ｂのオン電流等のトランジスタ特性が損なわれる可能性がある。なお、Ｎ型ドーパントの濃度として見れば、１×１０１９  atoms/cm３〜１×１０２１  atoms/cm３であるのが望ましく、  １×１０１９  atoms/cm３〜  １×１０２１  atoms/cm３であるのがより望ましい。
【００４７】
また、第２ポリシリコン層１５の厚さに対する第１ポリシリコン層１４の厚さの比は、１０％〜５０％であるのが望ましく、１０％〜２０％であるのがより望ましい。第２ポリシリコン層１５に対して第１ポリシリコン層１４が薄すぎると、得られる半導体装置において、ゲート電極６ｂのゲート絶縁膜５との界面近傍で、Ｐ型ドーパントに対するＮ型ドーパントの組成率が小さくなり、Ｐ型ＭＯＳトランジスタのＮＢＴＩ信頼性が十分に改善されない可能性がある。また、第２ポリシリコン層１５に対して第１ポリシリコン層が厚すぎると、得られる半導体装置において、ゲート電極６ｂのゲート絶縁膜５との界面付近で、Ｐ型ドーパントに対するＮ型ドーパントの組成率が大きくなり、Ｐ型ＭＯＳトランジスタ４ｂのオン電流等のトランジスタ特性が損なわれる可能性がある。
【００４８】
そして、通常のプロセスにより、コンタクト層間膜９、コンタクトプラグ１１、メタル配線１２、配線保護膜１３を形成する。
以上の工程により、図１に示すＣＭＯＳ回路を備えた半導体装置が得られる。
以上のようにして製造されたＣＭＯＳ回路では、Ｐ型ＭＯＳトランジスタのゲート電極が、ゲート絶縁膜との界面近傍にＮ型ドーパントを含有していることにより、優れたＮＢＴＩ信頼性を得ることができる。
【００４９】
また、先に説明したＣＭＯＳ回路を備えた半導体装置の製造方法では、ゲート絶縁膜の膜厚は一定で、第１ポリシリコン層を形成する工程を追加するだけで、前述のようなＮＢＴＩ信頼性に優れたＣＭＯＳ回路が得られる。第１ポリシリコン層を形成する工程は、例えばＣＶＤで用いる反応性ガスを変えるだけで、次工程で行う第２ポリシリコン層と連続して行うことができるので、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域に、異なる厚さにゲート絶縁膜を形成する場合のように、工程を煩雑化させることがない。したがって、ＮＢＴＩに対する信頼性に優れたＣＭＯＳ回路を、簡易な工程で製造することができる。
【実施例】
【００５０】
以下に、実施例によって本発明を更に詳しく説明する。
まず、Ｓｉ基板上に、周知のＳＴＩ法により素子分離領域を形成した後、熱酸化により、厚さ３ｎｍのゲート酸化膜を形成した。 
次に、ゲート酸化膜上に、熱ＣＶＤ法により、厚さ２０ｎｍのＮ型ポリシリコン層（第１ポリシリコン層）を形成した。この第１ポリシリコン層は、Ｎ型ドーパントとしてＰ（リン）を５×１０１３  atoms/cm３濃度で含有する。
【００５１】
続けて、第１ポリシリコン層上に、熱ＣＶＤ法により、厚さ６０ｎｍのノンドープポリシリコン層（第２ポリシリコン層）を形成し、積層構造のポリシリコン層を得た。
次に、第１ポリシリコン層及び第２ポリシリコン層を、フォトリソグラフィー法とドライエッチング法を用いて、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのゲート電極の形状に加工した。
【００５２】
次に、ＮＭＯＳトランジスタ形成領域にＮ型ドーパントとなるＰ（リン）をイオン注入した後、ＰＭＯＳトランジスタ形成領域にＰ型ドーパントとなるＢ（ボロン）をイオン注入した（第１のｎ＋イオン注入及び第１のｐ＋イオン注入）。
第１のｎ＋イオン注入は、イオン注入量を３×１０１３ atoms／cm２として行った。また、第１のｐ＋イオン注入は、イオン注入量を３×１０１３ atoms／cm２として行った。
【００５３】
次に、ゲート電極形状に加工した第１ポリシリコン層及び第２ポリシリコン層の側面に、厚さ２０ｎｍの酸化シリコンよりなるサイドウォールを形成した。
次に、ＮＭＯＳトランジスタ形成領域に、再度、Ｎ型ドーパントとなるＰ（リン）をイオン注入した後、ＰＭＯＳトランジスタ形成領域に、再度、Ｐ型ドーパントとなるＢ（ボロン）をイオン注入した（第２のｎ＋イオン注入及び第２のｐ＋イオン注入）。
第２のｎ＋イオン注入は、イオン注入量を３×１０１５ atoms／cm２として行った。また、第２のｐ＋イオン注入は、イオン注入量を３×１０１５  atoms／cm２として行った。
【００５４】
以上の工程により、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域に、ゲート電極及びソース・ドレインを形成した。
次に、各部が形成されたＳｉ基板に、１０００℃でアニール処理を行った。
アニール処理後のＰＭＯＳトランジスタ形成領域におけるゲート電極のＮ型ドーパントの濃度およびＰ型ドーパントに対する組成率は、ゲート酸化膜との界面から３０ｎｍまでの領域（厚さ方向に３０ｎｍ）において、それぞれ、５×１０１９ atoms/cm３、４０％（Ｐ型ドーパント：Ｎ型ドーパント＝５：２）であった。そして、コンタクト層間膜、コンタクトプラグ、配線層及び配線保護膜を形成した。以上の工程により、ＣＭＯＳ回路を備えた半導体装置を製造した。
【００５５】
（比較例）
第１ポリシリコン層及び第２ポリシリコン層を形成する代わりに、ノンドープポリシリコン層を、熱ＣＶＤ法により単層で形成した以外は、実施例と同様にしてＣＭＯＳ回路を備えた半導体装置を製造した。
「ＮＢＴＩ信頼性の検討」
実施例及び比較例で製造したＣＭＯＳ回路を備えた半導体装置について、Ｐ型ＭＯＳトランジスタのゲート電極に、各種大きさのストレス電圧を印加し、それぞれ、５０％のＣＭＯＳ回路に動作不良が生じる電圧の印加時間（ｔ５０）を調べた。
印加したストレス電圧の値と、５０％のＣＭＯＳ回路に動作不良が生じる電圧の印加時間（ｔ５０）の関係を図４に示す。
【００５６】
図４に示すように、実施例のＣＭＯＳ回路を備えた半導体装置は、比較例のＣＭＯＳ回路を備えた半導体装置に比べて、ｔ５０が大きな値となっており、ストレス電圧に対して動作不良が生じ難いことがわかる。
このことから、ＣＭＯＳ回路を備えた半導体装置において、Ｐ型ＭＯＳトランジスタのゲート電極のゲート絶縁膜との界面近傍にＮ型ドーパントを含有させることにより、Ｐ型ＭＯＳ回路のゲート絶縁膜をＮＭＯＳ回路の絶縁膜よりも厚くした構造と同様に、ＮＢＴＩ信頼性が改善されることがわかった。
【産業上の利用可能性】
【００５７】
本発明の活用例として、ＣＭＯＳ回路等のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを有する半導体装置が挙げられる。 
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体装置の第１の実施形態を示す縦断面図である。
【図２】本発明の半導体装置の製造方法を工程順に示すもので、図２（ａ）は絶縁分離した基板上にゲート酸化膜を形成した状態を示す縦断面図、図２（ｂ）は基板上に第１ポリシリコン層及び第２ポリシリコン層を形成した状態を示す縦断面図である。
【図３】本発明の半導体装置の製造方法を工程順に示すもので、図３（ａ）はゲート絶縁膜上にゲート電極形状に加工した第１ポリシリコン層と第２ポリシリコン層と第１レジストを積層した状態の縦断面図、図３（ｂ）は基板にＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを形成した状態を示す縦断面図である。
【図４】実施例及び比較例で製造した半導体装置について、印加したストレス電圧の値と、５０％のＣＭＯＳ回路に動作不良が生じる電圧の印加時間（ｔ５０）の関係を示すグラフである。
【図５】従来の半導体装置の製造方法を工程順に示すもので、図５（ａ）は絶縁分離膜とゲート絶縁膜を基板上に形成した状態を示す縦断面図、図５（ｂ）はＰＭＯＳ領域をレジストで覆ってＮＭＯＳ領域のゲート絶縁膜を除去した状態を示す縦断面図、図５（ｃ）はＮＭＯＳ領域に厚さの異なるゲート絶縁膜を形成した状態を示す縦断面図である。
【図６】従来の半導体装置の製造方法を工程順に示すもので、図６（ａ）はゲート絶縁膜上にノンドープシリコン層を形成した状態を示す縦断面図、図６（ｂ）はゲート絶縁膜上にゲート電極形状のノンドープシリコン層とレジストを積層した状態を示す縦断面図、図６（ｃ）は基板上にＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを形成した状態を示す縦断面図である。
【図７】従来の半導体装置の製造方法により製造されたＣＭＯＳ回路を有する半導体装置の一例を示す縦断面図である。
【符号の説明】
【００５９】
１…半導体基板、  ２ａ…ＮＭＯＳトランジスタ形成領域、  ２ｂ…Ｐ型ＭＯＳトランジスタ形成領域、  ３…素子分離領域、  ４ａ…Ｎ型ＭＯＳトランジスタ、  ４ｂ…Ｐ型ＭＯＳトランジスタ、  ５…ゲート絶縁膜、  ６ａ、６ｄ…ゲート電極、  ６ｃ…ゲート電極下部層、  ６ｄ…ゲート電極上部層、  ７Ａ、７Ｄ…ソース、  ７Ｂ、７Ｅ…ドレイン、  ８…サイドウォール、  １４…第１ポリシリコン層、  １５…第２ポリシリコン層。
【図１】
0005627165.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005627165.tif 000006
【図６】
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【図７】
0005627165.tif 000008