(57)【特許請求の範囲】
【請求項１】
伝送路の入力端へ試験信号を入力したときに前記伝送路の出力端から出力される評価信号に基づき前記伝送路の伝送特性を評価する評価装置に対して接続されるアダプタ装置であって、
前記入力端において検出された入力端信号から、前記入力端における前記試験信号の反射損失を抽出し、前記反射損失を拡大した拡大反射損失信号を生成する反射損失抽出手段と、
前記出力端において検出された出力端信号から、前記伝送路を通過した前記試験信号の通過損失を抽出し、前記通過損失を拡大した拡大通過損失信号を生成する通過損失抽出手段であって、前記拡大通過損失信号のうち、第１のしきい値よりも大きい信号レベルを有するものまたは前記第１のしきい値よりも小さい第２のしきい値よりも小さい信号レベルを有するものについては、当該信号レベルを所定の比率で圧縮した上で出力し、前記第２のしきい値よりも大きく前記第１のしきい値よりも小さい信号レベルを有するものについては、そのまま出力する通過損失抽出手段と、
前記試験信号から、前記反射損失抽出手段により出力された前記拡大反射損失信号および前記通過損失抽出手段により出力された前記拡大通過損失信号を減算することで生成される信号を、前記評価装置へ入力される評価信号として生成する評価信号生成手段と、
を備えることを特徴とするアダプタ装置。
【請求項２】
前記試験信号をアナログ信号からディジタル信号に変換する第１のアナログディジタル変換器と、
前記第１のアナログディジタル変換器によりディジタル信号化された前記試験信号が記憶される第１のメモリと、
前記入力端信号をアナログ信号からディジタル信号に変換する第２のアナログディジタル変換器と、
前記第２のアナログディジタル変換器によりディジタル信号化された前記入力端信号が記憶される第２のメモリと、
前記出力端信号をアナログ信号からディジタル信号に変換する第３のアナログディジタル変換器と、
前記第３のアナログディジタル変換器によりディジタル信号化された前記出力端信号が記憶される第３のメモリと、
を備える請求項１に記載のアダプタ装置。
【請求項３】
前記試験信号、前記入力端信号および前記出力端信号を、それぞれ前記第１のアナログディジタル変換器、前記第２のアナログディジタル変換器および前記第３のアナログディジタル変換器において同一のタイミングでサンプリングするためのサンプリングクロック、ならびに、前記ディジタル信号化された試験信号、前記ディジタル信号化された入力端信号および前記ディジタル信号化された出力端信号をそれぞれ前記第１のメモリ、前記第２のメモリおよび前記第３のメモリに同一のタイミングで書き込むための書込み用クロック、を生成するクロック生成手段をさらに備える請求項２に記載のアダプタ装置。
【請求項４】
前記第１のメモリから前記ディジタル信号化された試験信号を読み出すタイミングおよび前記第２のメモリから前記ディジタル信号化された入力端信号を読み出すタイミングを、前記第３のメモリから前記ディジタル信号化された出力端信号を読み出すタイミングに合わせるよう調整する位相同期手段をさらに備える請求項３に記載のアダプタ装置。
【請求項５】
前記第３のメモリから読み出された前記ディジタル信号化された出力端信号の位相情報に基づき、再生クロックを生成するクロック再生手段と、
前記再生クロックと前記第３のメモリから読み出された前記ディジタル信号化された出力端信号とに基づき、前記試験信号を前記再生クロックに同期させた再生試験信号を生成するデータ再生手段と、
をさらに備える請求項４に記載のアダプタ装置。
【請求項６】
前記反射損失抽出手段は、
前記位相同期手段により調整されたタイミングで前記第１のメモリから読み出された前記ディジタル信号化された試験信号と、前記位相同期手段により調整されたタイミングで前記第２のメモリから読み出された前記ディジタル信号化された入力端信号と、の差信号を増幅する第１の差動増幅手段と、
前記第１の差動増幅手段により生成された前記増幅された差信号から、前記出力端において反射した信号成分を除去することで、前記拡大反射損失信号を生成する第１の生成手段と、
を有する請求項５に記載のアダプタ装置。
【請求項７】
前記第１の生成手段は、
前記再生クロックの立ち下がり直後における前記再生試験信号の信号レベルが前記再生クロックの少なくとも１周期経過後においても変化しないとき、前記経過後における前記再生クロックの立ち下がり時刻を開始時刻とし、該開始時刻後において、前記再生クロックの立ち下がり直後に、前記再生試験信号の信号レベルが変化したときにおける当該再生クロックの立ち上がりの時刻を終了時刻とするゲーティング期間を決定するゲーティング期間決定手段と、
前記ゲーティング期間中は前記増幅された差信号を出力し、前記ゲーティング期間以外はゼロレベルの信号を出力するゲーティング手段と、
前記ゲーティング手段が出力した信号を前記拡大反射損失信号として記憶する反射損失信号用メモリと、
を有する請求項６に記載のアダプタ装置。
【請求項８】
前記通過損失抽出手段は、
前記位相同期手段により調整されたタイミングで前記第１のメモリから読み出された前記ディジタル信号化された試験信号と、前記第３のメモリから読み出された前記ディジタル信号化された出力端信号と、の差信号を増幅する第２の差動増幅手段と、
前記第２の差動増幅手段により生成された前記増幅された差信号から前記拡大通過損失信号を生成する第２の生成手段と、を有する請求項７に記載のアダプタ装置。
【請求項９】
前記第２の生成手段は、
前記再生クロックの立ち下がり直後における前記再生試験信号の信号レベルが前記再生クロックの少なくとも１周期経過後においても変化しないとき、前記経過後における前記再生クロックの立ち下がり時刻を開始時刻とし、該開始時刻後において、前記再生クロックの立ち下がり直後に、前記再生試験信号の信号レベルが変化したときにおける当該再生クロックの１．５周期前の立ち上がりの時刻を終了時刻とするサンプリング期間を決定するサンプリング期間決定手段と、
前記サンプリング期間中における前記再生試験信号の信号レベルがローレベルであるときは、前記第２の差動増幅手段により増幅された差信号中で最も高い信号レベルの値の平均値を前記第１のしきい値とし、前記サンプリング期間中における前記再生試験信号の信号レベルがハイレベルであるときは、前記第２の差動増幅手段により増幅された差信号中で最も低い信号レベルの値の平均値を前記第２のしきい値とするしきい値決定手段と、
前記拡大通過損失信号のうち、前記第１のしきい値よりも大きい信号レベルを有するものまたは前記第２のしきい値よりも小さい信号レベルを有するものについては、当該信号レベルを所定の比率で圧縮した上で出力し、前記第２のしきい値よりも大きく前記第１のしきい値よりも小さい信号レベルを有するものについては、そのまま出力するレベル圧縮手段と、
生成された前記拡大通過損失信号を記憶する通過損失信号用メモリと、
を有する請求項８に記載のアダプタ装置。
【請求項１０】
前記評価信号生成手段に入力される前記ディジタル信号化された試験信号、前記拡大反射損失信号および前記拡大通過損失信号の同期をとるために、前記反射損失信号用メモリから前記拡大反射損失信号を読み出すタイミングおよび前記通過損失信号用メモリから前記拡大通過損失信号を読み出すタイミングを調整するコントローラを備える請求項８に記載のアダプタ装置。
【請求項１１】
前記伝送路は、パッドが接続された伝送路である請求項１〜１０のいずれか一項に記載のアダプタ装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載のアダプタ装置と、
前記アダプタ装置に接続され、前記試験信号を生成してこれを前記アダプタ装置に入力するパルスパターンジェネレータと、
前記アダプタ装置に接続され、前記アダプタ装置から出力される前記評価信号に基づいて前記伝送路の伝送特性を評価する評価装置と、
を備えることを特徴とする伝送路評価システム。
【請求項１３】
前記評価装置は、前記伝送路においてディジタル信号を伝送する際に生じるジッタをアイダイアグラムで表示するオシロスコープもしくはビットエラーレートテスタである請求項１２に記載の伝送路評価システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路を通過した評価信号を観測することで伝送路の伝送特性を評価する評価装置に接続されるアダプタ装置および伝送路評価システムに関する。
【背景技術】
【０００２】
高速シリアル伝送に用いられる伝送路の伝送品質を評価する方法がいくつか提案されている（非特許文献１）。伝送路の周波数領域における評価項目として、ＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）／ＴＤＴ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｔｒａｎｓｍｉｓｓｉｏｎ）測定器またはネットワークアナライザにより測定されるＳパラメータがある。また、伝送路の時間領域における評価項目として、ステップ応答波形から求められる特性インピーダンス、擬似ランダムデータ信号を伝送路に入力したときに得られるアイダイアグラム（Ｅｙｅ  Ｄｉａｇｒａｍ、「アイパターン（Ｅｙｅ  Ｐａｔｔｅｒｎ）」とも称する。）、ジッタ（Ｊｉｔｔｅｒ）量、ビットエラーレート（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ：ＢＥＲ）がある。
【０００３】
図２２は、従来一般に用いられている伝送路評価システムを例示する図である。以降、異なる図面において同じ参照符号が付されたものは同じ機能を有する構成要素であることを意味するものとする。評価対象である伝送路ＤＵＴは、同軸ケーブル１０２を介して、パルスパターンジェネレータ（Ｐｕｌｓｅ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ：ＰＰＧ）２とオシロスコープ３−１もしくはビットエラーレートテスタ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ  Ｔｅｓｔｅｒ：ＢＥＲＴ）３−２とに接続される。パルスパターンジェネレータ２が、評価信号である擬似ランダムデータ信号を伝送路ＤＵＴの一端から入力したとき、伝送路ＤＵＴの他端からは出力として、オシロスコープ３−１であるならばアイダイアグラムやジッタ量が、ビットエラーレートテスタ３−２であるならばビットエラーレートが、観測される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】高速シリアル通信におけるジッタの基礎と測定手法の概要、アジレント・テクノロジ社、〔平成２２年６月２５日検索〕、インターネット＜http://cp.literature.agilent.com/litweb/pdf/5989-8674JAJP.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００５】
Ｓパラメータおよび特性インピーダンスを評価項目とする場合については、伝送路の伝送品質を管理および解析するには特に問題ないが、信号波形の変化に対する特性についてまでも把握するものではないので、実稼動時の伝送特性を把握できているとはいえない。
【０００６】
一方、アイダイアグラム、ジッタ量、もしくはビットエラーレートなどを評価項目とする場合は、実際のデータ通信に用いられている信号に近い擬似ランダムデータ信号を評価信号として用いているので、得られる測定結果は、実稼動時の伝送特性に近いものといえる。伝送路の伝送損失は、反射成分による反射損失と、伝送路を通過する際に生ずる通過損失（伝送路の材質に依存する損失）とに分けられる。伝送路の配線長が短いほど、通過損失は小さくなる。評価対象である伝送路の配線長が長いことにより伝送損失が大きくなる場合、これらアイダイアグラム、ジッタ量およびビットエラーレートなどの各評価項目は、伝送路ごとの明確な差（バラツキ）として現れるので、伝送路ごとの伝送品質の良し悪しを判別しやすい。しかしながら、伝送路の配線長が非常に短く、誘電損失はほとんどゼロ、かつ伝送路の特性インピーダンスの偏差により生ずる反射損失が小さい場合には、これらアイダイアグラム、ジッタ量およびビットエラーレートなどいずれの評価項目についても伝送路固有の差（バラツキ）が現れにくい。
【０００７】
特に、伝送路の一端にパッドが形成されているような伝送媒体が均一でない伝送路（以下、本明細書では「パッド付伝送路」と称する。）は、均一の伝送媒体がからなる伝送路（以下、本明細書では「均一な伝送路」と称する。）に比べて、次の理由により、アイダイアグラム、ジッタ量およびビットエラーレートなどいずれの評価項目についても伝送路固有の差（バラツキ）がさらに現れにくい。図２３〜２８は、均一な伝送路およびパッド付伝送路のＳパラメータの対比について説明する図である。
【０００８】
図２３（ａ）は、特性インピーダンスが５０Ωである均一な伝送路をモデル化したシミュレーション回路を示す図であり、図２３（ｂ）は、図２３（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。ここで、均一な伝送路であるマイクロストリップラインの線路長を１５．０ｍｍ、線路幅を５０．０μｍとする。また、図２４（ａ）は、特性インピーダンスが５５Ωである均一な伝送路をモデル化したシミュレーション回路を示す図であり、図２４（ｂ）は、図２４（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。ここで、均一な伝送路であるマイクロストリップラインの線路長を１５．０ｍｍ、線路幅を４１．７μｍとする。
【０００９】
図２５（ａ）は、特性インピーダンスが５０Ωである図２３（ａ）に示す均一な伝送路の一端にパッドが接続された場合をモデル化したシミュレーション回路を示す図であり、図２５（ｂ）は、図２５（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。ここで、パッドの大きさを５０μｍ×５０μｍとする。また、図２６（ａ）は、特性インピーダンスが５５Ωである図２４（ａ）に示す均一な伝送路の一端にパッドが接続された場合をモデル化したシミュレーション回路を示す図であり、図２６（ｂ）は、図２６（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。ここで、パッドの大きさを５０μｍ×５０μｍとする。
【００１０】
Ｓ１１およびＳ２２の各波形はそれぞれ反射特性を表わし、Ｓ１２およびＳ２１の各波形はそれぞれ通過特性を表す。
【００１１】
図２３（ｂ）、図２４（ｂ）、図２５（ｂ）および図２６（ｂ）を比較検討すると、図２５（ｂ）および図２６（ｂ）ではパッドが接続されたことにより、特性インピーダンスが５０Ωのパッド付伝送路および特性インピーダンス５５Ωのパッド付伝送路の両方とも、反射特性Ｓ１１ およびＳ２２はほとんどの周波数領域において底上げされ、周波数全域にわたって悪化しており、特に周波数が高くなるほど悪化することがわかる。また、通過特性Ｓ２１について見ると、特性インピーダンスが５０Ωのパッド付伝送路および特性インピーダンス５５Ωのパッド付伝送路の両方とも、パッドのない均一な伝送路と比較して、周波数が高くなると急激に通過損失が大きくなることがわかる。
【００１２】
図２７および２８は、図２３（ａ）、図２４（ａ）、図２５（ａ）および図２６（ａ）に示す特性インピーダンス５０Ωの均一な伝送路およびパッド付伝送路ならびに特性インピーダンス５５Ωの均一な伝送路およびパッド付伝送路に関して、反射特性の差「Ｓ１１50Ω−Ｓ１１55Ω」の絶対値、および通過特性の差「Ｓ２１50Ω−Ｓ２１55Ω」の絶対値を求めたものであり、図２７（ａ）は、図２３（ｂ）および図２４（ｂ）における反射特性Ｓ１１の差を表わし、図２７（ｂ）は、図２５（ｂ）および図２６（ｂ）における反射特性Ｓ１１の差を表わす図である。また、図２８（ａ）は、図２３（ｂ）および図２４（ｂ）における通過特性Ｓ２１の差を表わし、図２８（ｂ）は、図２５（ｂ）および図２６（ｂ）における通過特性Ｓ２１の差を表わす図である。
【００１３】
反射特性の差について、図２７（ａ）および図２７（ｂ）に示す特性を比較すると、パッドがない均一な伝送路の場合は、反射特性の差は周波数全域で平均しており、うねりの平均はほぼ一定であるが、パッド付伝送路の場合には、２０ＧＨｚ付近から反射の差が上昇している。
【００１４】
同様に、通過特性の差について、図２８（ａ）および図２８（ｂ）に示す特性を比較すると、反射特性の場合とは逆に、通過特性の差は、パッドのない均一な伝送路では周波数とともに上昇するが、パッド付伝送路の場合は平均化している。また、周波数全域にわたって、パッド付伝送路の方がパッドのない均一な伝送路よりも通過特性の差が小さくなっている。
【００１５】
以上より、伝送路とパッドの接続点（段差）により生じた大きな反射により、パッドの反射特性が支配的になり、伝送路自体の通過特性の差が明確に現れにくくなっていることがわかる。このことは、パッド付伝送路は、パッドのない均一な伝送路よりもさらに、上記評価項目についての伝送路の個体ごとの差（バラツキ）が現れにくくなっていることを意味する。例えば、パッド付伝送路について試験信号を入力し、このパッド付伝送路から出力された信号のアイパターンを観測しても、伝送路の個体ごとのアイダイアグラムの違い（伝送特性の差）を識別しにくくなる。つまり、パッドのない均一な伝送路でも上記違いの識別が困難であったものが、伝送路にパッドが接続されることでさらに困難になってしまう。
【００１６】
均一な伝送路であれば上記評価項目についての伝送路の個体ごとの差（バラツキ）が明確に現れるようにするために、伝送路の伝送損失がより大きくなる周波数領域まで達するようパルスパターンジェネレータが出力する評価信号の伝送レートを上げることが考えられる。しかし、パッド付伝送路の場合には、伝送レートを上げても、均一な伝送路のような期待する効果（アイパターンの差）は得られず、アイパターンにより伝送路の特性バラツキを識別することは不可能に近い。
【００１７】
従って本発明の目的は、上記問題に鑑み、パッド付の伝送路の伝送特性についての評価装置による評価をより容易に実現することができる、評価装置に接続されるアダプタ装置およびこれを備える伝送路評価システムを提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を実現するために、本発明においては、伝送路の入力端へ試験信号を入力したときに伝送路の出力端から出力される評価信号に基づき伝送路の伝送特性を評価する評価装置に対して接続されるアダプタ装置は、入力端において検出された入力端信号から、入力端における試験信号の反射損失を抽出し、この反射損失を拡大した拡大反射損失信号を生成する反射損失抽出手段と、出力端において検出された出力端信号から、伝送路を通過した試験信号の通過損失を抽出し、通過損失を拡大した拡大通過損失信号を生成する通過損失抽出手段であって、拡大通過損失信号のうち、第１のしきい値よりも大きい信号レベルを有するものまたは第２のしきい値よりも小さい信号レベルを有するものについては、当該信号レベルを所定の圧縮率で圧縮して出力し、第２のしきい値よりも大きく第１のしきい値よりも小さい信号レベルを有するものについては、そのまま出力する通過損失抽出手段と、試験信号から、反射損失抽出手段により出力された拡大反射損失信号および通過損失抽出手段により出力された拡大通過損失信号を減算することで生成される信号を、評価装置へ入力される評価信号として生成する評価信号生成手段と、を備える。
【００１９】
本発明による伝送路評価システムは、上述のアダプタ装置と、アダプタ装置に接続され、評価信号を生成してこれをアダプタ装置に入力するパルスパターンジェネレータと、アダプタ装置に接続され、アダプタ装置から出力される信号に基づいて伝送路の伝送特性を評価する評価装置と、を備える。
【発明の効果】
【００２０】
本発明によるアダプタ装置を、従前の評価装置に接続するだけで、容易に、一端にパッドが形成された伝送路（パッド付伝送路）の伝送特性についての評価を可能にすることができる。本発明によれば、評価対象がパッド付伝送路であっても、アイダイアグラム、ジッタ量およびビットエラーレートなどいずれの評価項目について、伝送路ごとの明確な差（バラツキ）として現れさせることができるので、伝送路ごとの伝送品質の良し悪しを判別しやすくすることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例によるアダプタ装置を示す基本ブロック図である。
【図２】本発明の実施例によるアダプタ装置内の反射損失抽出手段を示す基本ブロック図である。
【図３】本発明の実施例によるアダプタ装置内の通過損失抽出手段を示す基本ブロック図である。
【図４】図１〜３の基本ブロック図に示す本発明の実施例によるアダプタ装置を備える伝送路評価システムの基本動作フローを示すフローチャートである。
【図５】本発明の実施例によるアダプタ装置の回路構成の具体例を示す回路図である。
【図６】本発明の実施例における反射信号抽出部の回路構成を示す回路図である。
【図７】本発明の実施例における損失信号抽出部の回路構成を示す回路図である。
【図８】図５〜７に示す回路構成を有するアダプタ装置１の動作フローを示すフローチャート（その１）である。
【図９】図５〜７に示す回路構成を有するアダプタ装置１の動作フローを示すフローチャート（その２）である。
【図１０】図５〜７に示す回路構成を有するアダプタ装置１の動作フローを示すフローチャート（その３）である。
【図１１】ステップＳ２０７の動作時における波形データを示す図であって、図１１（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データを示し、図１１（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生クロックおよび再生試験信号を示す図である。
【図１２】ステップＳ２０９およびＳ２１０の動作時における波形データを示す図であって、図１２（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、アンプＡ−８の出力信号の波形データを示しおよび、参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１２（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロックおよび再生試験信号を示す図である。
【図１３】ステップＳ２１２の動作時における波形データを示す図であって、図１３（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データおよび再生試験信号（ＤＲＧ−２の出力）の波形データ、アンプＡ−８の出力信号および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックの波形データを示し、図１３（ｂ）は、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、再生試験信号（ＤＲＧ−１の出力）およびメモリＭ−３に記憶されたディジタル化された出力端信号の波形データを示す図である。
【図１４】ステップＳ２１５の動作時におけるサンプリング期間決定時における波形データを示す図であって、図１４（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、アンプＡ−８の出力信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１４（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、および差動アンプＡ−９の出力信号の波形データを示す図である。
【図１５】ステップＳ２１５の動作時におけるしきい値決定時における波形データを示す図であって、図１５（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、アンプＡ−８の出力信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１５（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、および差動アンプＡ−９の出力信号の波形データを示す図である。
【図１６】ステップＳ２１５の動作時における信号レベル圧縮時における波形データを示す図であって、図１６（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、アンプＡ−８の出力信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１６（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、および差動アンプＡ−９の出力信号の波形データを示す図である。
【図１７】拡大反射損失信号の波形データおよび拡大通過損失信号の波形データを示す図であって、図１７（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、拡大反射損失信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１７（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロックおよび、拡大通過損失信号の波形データを示す図である。
【図１８】本発明の実施例によるアダプタ装置における反射信号抽出部の効果を説明するための、アダプタ装置を用いない従来技術による評価装置で観測されるアイダイアグラムのシミュレーション結果を示す図である。
【図１９】本発明の実施例によるアダプタ装置における反射信号抽出部の効果を説明する、評価装置で観測されるアイダイアグラムのシミュレーション結果を示す図である。
【図２０】本発明の実施例によるアダプタ装置における通過損失圧縮部の効果を説明するための、従来技術による評価装置で観測されるアイダイアグラムのシミュレーション結果を示す図である。
【図２１】本発明の実施例によるアダプタ装置における通過損失圧縮部の効果を説明する、評価装置で観測されるアイダイアグラムのシミュレーション結果を示す図である。
【図２２】従来一般に用いられている伝送路評価システムを例示する図である。
【図２３】均一な伝送路およびパッド付伝送路のＳパラメータの対比について説明する図であって、図２３（ａ）は、特性インピーダンスが５０Ωである均一な伝送路をモデル化したシミュレーション回路を示し、図２３（ｂ）は、図２３（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。
【図２４】均一な伝送路およびパッド付伝送路のＳパラメータの対比について説明する図であって、図２４（ａ）は、特性インピーダンスが５５Ωである均一な伝送路をモデル化したシミュレーション回路を示し、図２４（ｂ）は、図２４（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。
【図２５】均一な伝送路およびパッド付伝送路のＳパラメータの対比について説明する図であって、図２５（ａ）は、特性インピーダンスが５０Ωである図２３（ａ）に示す均一な伝送路の一端にパッドが接続された場合をモデル化したシミュレーション回路を示し、図２５（ｂ）は、図２５（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。
【図２６】均一な伝送路およびパッド付伝送路のＳパラメータの対比について説明する図であって、図２６（ａ）は、特性インピーダンスが５５Ωである図２４（ａ）に示す均一な伝送路の一端にパッドが接続された場合をモデル化したシミュレーション回路を示し、図２６（ｂ）は、図２６（ａ）に示すシミュレーション回路についてのＳパラメータのシミュレーション結果を示す図である。
【図２７】均一な伝送路およびパッド付伝送路のＳパラメータの対比について説明する図であって、図２７（ａ）は、図２３（ｂ）および図２４（ｂ）における反射特性Ｓ１１の差を表わし、図２７（ｂ）は、図２５（ｂ）および図２６（ｂ）における反射特性Ｓ１１の差を表わす図である。
【図２８】均一な伝送路およびパッド付伝送路のＳパラメータの対比について説明する図であって、図２８（ａ）は、図２３（ｂ）および図２４（ｂ）における通過特性Ｓ２１の差を表わし、図２８（ｂ）は、図２５（ｂ）および図２６（ｂ）における通過特性Ｓ２１の差を表わす図である。
【発明を実施するための形態】
【００２２】
図１は、本発明の実施例によるアダプタ装置を示す基本ブロック図である。本発明の実施例によるアダプタ装置１は、評価対象である伝送路ＤＵＴとこの伝送路ＤＵＴの伝送特性を評価する評価装置３との間に接続されるものである。アダプタ装置１の測定プローブＰ１には、伝送特性を評価すべき伝送路ＤＵＴの入力端が接続され、アダプタ装置１の測定プローブＰ２には、伝送路ＤＵＴの出力端が接続されることになる。なお、後述する「伝送路ＤＵＴの入力端で検出された入力端信号」は、アダプタ装置１の測定プローブＰ１の位置で検出されるものである。
【００２３】
アダプタ装置１においては、パルスパターンジェネレータ（ＰＰＧ）２により、アダプタ装置１の入力ポートＩｎ−ｄａｔａから試験信号が入力される。また、アダプタ装置１の出力ポートＯｕｔからは、評価装置３へ向けて評価信号が出力される。ここで説明されるアダプタ装置に接続される評価対象である伝送路ＤＵＴは、例えばパッドが接続された伝送路（パッド付伝送路）であるが、本発明は、パッドが接続されていない伝送路（パッドなし伝送路）にも適用可能である。なお、パッド付き伝送路を評価対象とする場合、伝送路のＰＡＤがある側が、遠端にある測定プローブＰ２に接続される側である。
【００２４】
本発明によるアダプタ装置１は、反射損失抽出手段１１と、通過損失抽出手段１２と、評価信号生成手段１３と、クロック生成手段２０と、位相同期手段２１と、クロック再生手段２２と、データ再生手段２３と、コントローラ２４と、を備える。
【００２５】
上述の反射損失抽出手段１１、通過損失抽出手段１２、評価信号生成手段１３、位相同期手段２１、クロック再生手段２２、データ再生手段２３、およびコントローラ２４は、ディジタル信号処理部１０で実現される。このため、本発明によるアダプタ装置１は、入力ポートＩｎ−ｄａｔａを介してパルスパワージェネレータ２から入力された試験信号をアナログ信号からディジタル信号に変換する第１のアナログディジタル（ＡＤ）変換器１４と、第１のアナログディジタル変換器１４によりディジタル信号化された試験信号が記憶される第１のメモリ１５と、伝送路ＤＵＴの入力端において測定プローブＰ１により検出された入力端信号をアナログ信号からディジタル信号に変換する第２のアナログディジタル変換器１６と、第２のアナログディジタル変換器１６によりディジタル信号化された入力端信号が記憶される第２のメモリ１７と、伝送路ＤＵＴの出力端において測定プローブＰ２により検出された出力端信号をアナログ信号からディジタル信号に変換する第３のアナログディジタル変換器１８と、第３のアナログディジタル変換器１８によりディジタル信号化された出力端信号が記憶される第３のメモリ１９と、を備える。
【００２６】
反射損失抽出手段１１は、伝送路ＤＵＴの入力端において測定プローブＰ１により検出された入力端信号から、入力端における試験信号の反射損失を抽出し、この反射損失を拡大した拡大反射損失信号を生成する。
【００２７】
図２は、本発明の実施例によるアダプタ装置内の反射損失抽出手段を示す基本ブロック図である。上述の反射損失抽出手段１１は、第１の差動増幅手段３１と、第１の生成手段３２と、を有する。
【００２８】
このうち、第１の差動増幅手段３１は、位相同期手段２１により調整されたタイミングで第１のメモリ１５から読み出されたディジタル信号化された試験信号と、位相同期手段２１により調整されたタイミングで第２のメモリ１７から読み出されたディジタル信号化された入力端信号と、の差信号を増幅する。
【００２９】
また、第１の生成手段３２は、第１の差動増幅手段３１により生成された増幅された差信号から、出力端において反射した信号成分を除去することで、拡大反射損失信号を生成する。より具体的には、第１の生成手段３２は、ゲーティング期間決定手段３３と、ゲーティング手段３４と、反射損失信号用メモリ３５と、を有する。第１の生成手段３２内のゲーティング期間決定手段３３は、再生クロックの立ち下がり直後における再生試験信号の信号レベルが再生クロックの少なくとも１周期経過後においても変化したいとき、そのときの再生クロックの立ち下がり時刻を開始時刻とし、この開始時刻後において、再生クロックの立ち下がり直後に、再生試験信号の信号レベルが変化したときにおける当該再生クロックの立ち上がりの時刻を終了時刻とするゲーティング期間を決定する。第１の生成手段３２内のゲーティング手段３４は、ゲーティング期間中は増幅された差信号を出力し、ゲーティング期間以外はゼロレベルの信号を出力する。第１の生成手段３２内の反射損失信号用メモリ３５は、ゲーティング手段３４が出力した信号を拡大反射損失信号として記憶する。
【００３０】
一方、図１の通過損失抽出手段１２は、伝送路ＤＵＴの出力端において測定プローブＰ２により検出された出力端信号から、伝送路ＤＵＴを通過した試験信号の通過損失を抽出し、通過損失を拡大した拡大通過損失信号を生成する。ここで、拡大通過損失信号のうち、第１のしきい値よりも大きい信号レベルを有するものまたは第１のしきい値よりも小さい第２のしきい値よりも小さい信号レベルを有するものについては、当該信号レベルを所定の圧縮率で圧縮して出力し、第２のしきい値よりも大きく第１のしきい値よりも小さい信号レベルを有するものについては、そのまま出力する。
【００３１】
図３は、本発明の実施例によるアダプタ装置内の通過損失抽出手段を示す基本ブロック図である。上述の通過損失抽出手段１２は、第２の差動増幅手段４１と、第２の生成手段４２と、を有する。
【００３２】
このうち、第２の差動増幅手段４１は、位相同期手段２１により調整されたタイミングで第１のメモリ１５から読み出されたディジタル信号化された試験信号と、第３のメモリ１９から読み出されたディジタル信号化された出力端信号と、の差信号を増幅する。
【００３３】
また、第２の生成手段４２は、第２の差動増幅手段４１により生成された増幅された差信号から拡大通過損失信号を生成する。より具体的には、第２の生成手段４２は、サンプリング期間決定手段４３と、しきい値決定手段４４と、レベル圧縮手段４５と、通過損失信号用メモリ４６と、を有する。第２の生成手段４２内のサンプリング期間決定手段４３は、再生クロックの立ち下がり直後における再生試験信号の信号レベルが再生クロックの少なくとも１周期経過後においても変化しないとき、そのときの再生クロックの立ち下がり時刻を開始時刻とし、この開始時刻後において、再生クロックの立ち下がり直後に、再生試験信号の信号レベルが変化したときにおける当該再生クロックの１．５周期前の立ち上がりの時刻を終了時刻とするサンプリング期間を決定する。第２の生成手段４２内のしきい値決定手段４４は、サンプリング期間中における再生試験信号の信号レベルがローレベルであるときは、第２の差動増幅手段４１の出力端信号中で最も高い信号レベルの値の平均値を前記第１のしきい値とし、サンプリング期間中における再生試験信号の信号レベルがハイレベルであるときは、第２の差動増幅手段４１の出力端信号中で最も低い信号レベルの値の平均値を第２のしきい値とする。第２の生成手段４２内のレベル圧縮手段４５は、第１のしきい値よりも大きい信号レベルを有する拡大通過損失信号または第２のしきい値よりも小さい信号レベルを有する拡大通過損失信号については、当該信号レベルを所定の圧縮率で圧縮した上で出力し、第２のしきい値よりも大きく第１のしきい値よりも小さい信号レベルを有する拡大通過損失信号については、そのまま出力する。通過損失信号用メモリ４６は、レベル圧縮手段４５により生成された拡大通過損失信号を記憶する。
【００３４】
図１に戻ると、評価信号生成手段１３は、試験信号から、反射損失抽出手段１１により出力された拡大反射損失信号および通過損失抽出手段１２により出力された拡大通過損失信号を減算することで生成される信号を、評価装置３へ入力される評価信号として生成する。
【００３５】
クロック生成手段２０は、試験信号、前記入力端信号および出力端信号を、それぞれ第１のアナログディジタル変換器１４、第２のアナログディジタル変換器１６および第３のアナログディジタル変換器１８において同一のタイミングでサンプリングするためのサンプリングクロック、ならびに、ディジタル信号化された試験信号、ディジタル信号化された入力端信号およびディジタル信号化された出力端信号をそれぞれ第１のメモリ１５、第２のメモリ１７および第３のメモリ１９に同一のタイミングで書き込むための書込み用クロック、を生成する。
【００３６】
位相同期手段２１は、第１のメモリ１５からディジタル信号化された試験信号を読み出すタイミングおよび第２のメモリ１７からディジタル信号化された入力端信号を読み出すタイミングを、第３のメモリ１９からディジタル信号化された出力端信号を読み出すタイミングに合わせるよう調整する。
【００３７】
クロック再生手段２２は、第３のメモリ１９から読み出されたディジタル信号化された出力端信号の位相情報に基づき、再生クロックを生成する。
【００３８】
データ再生手段２３は、再生クロックと第３のメモリ１９から読み出されたディジタル信号化された出力端信号とに基づき、試験信号を再生クロックに同期させた再生試験信号を生成する。
【００３９】
コントローラ２４は、評価信号生成手段１３に入力されるディジタル信号化された試験信号、拡大反射損失信号および拡大通過損失信号の同期をとるために、反射損失抽出手段１１中の信号用メモリから拡大反射損失信号を読み出すタイミングおよび通過損失抽出手段１２中の通過損失信号用メモリから拡大通過損失信号を読み出すタイミングを調整する。
【００４０】
評価信号生成手段１３によって生成された評価信号は、アダプタ装置１の出力ポートＯｕｔを介して評価装置３へ出力される。評価装置３は、例えば、伝送路においてディジタル信号を伝送する際に生じるジッタをアイダイアグラムで表示するオシロスコープもしくはビットエラーレートテスタである。
【００４１】
本発明による伝送路評価システム１００は、上述のアダプタ装置１と、アダプタ装置１に接続され、試験信号を生成してこれをアダプタ装置１に入力するパルスパターンジェネレータ２と、アダプタ装置１に接続され、アダプタ装置１から出力される評価信号に基づいて伝送路ＤＵＴの伝送特性を評価する評価装置３と、を備える。
【００４２】
図４は、図１〜３の基本ブロック図に示す本発明の実施例によるアダプタ装置を備える伝送路評価システムの基本動作フローを示すフローチャートである。
【００４３】
ステップＳ１０１において、パルスパターンジェネレータ（ＰＰＧ）２は、試験信号である擬似ランダムデータ信号をＭ周期分だけ生成し、この試験信号をアダプタ装置１へ向けて送出する。アダプタ装置１の入力ポートＩｎ−ｄａｔａにはパルスパターンジェネレータ２が生成した試験信号のデータ信号が入力され、入力ポートＩｎ−ｃｌｏｃｋには試験信号の基準クロックが入力される。
【００４４】
ステップＳ１０２では、サンプリングされた試験信号が、第１のアナログディジタル変換器１４によってアナログ信号からディジタル信号に変換され、第１のメモリ１５に記憶される。また、サンプリングされた入力端信号が、第２のアナログディジタル変換器１６によってアナログ信号からディジタル信号に変換され、第２のメモリ１７に記憶される。また、サンプリングされた出力端信号が、第３のアナログディジタル変換器１８によってアナログ信号からディジタル信号に変換され、第３のメモリ１９に記憶される。
【００４５】
次いで、ステップＳ１０３では、Ｍ周期分のディジタル信号化された試験信号、入力端信号および出力端信号が、それぞれ第１のメモリ１５、第２のメモリ１７および第３のメモリ１９に記憶されたか否かが判定される。
【００４６】
Ｍ周期分の各信号が各メモリに記憶されると、ステップＳ１０４において、反射損失抽出手段１１は、第１のメモリ１５から読み出されたディジタル化された試験信号と第２のメモリ１７から読み出された入力端信号とから、入力端における試験信号の反射損失を抽出し、この反射損失を拡大した拡大反射損失信号を生成する。生成された拡大反射損失信号は、反射損失抽出手段１１内のメモリ（図１には示さず）内に一旦記憶される。
【００４７】
次いでＳ１０５において、通過損失抽出手段１２は、第１のメモリ１５から読み出されたディジタル化された試験信号と第３のメモリ１９から読み出されたディジタル化された出力端信号から、伝送路ＤＵＴを通過した試験信号の通過損失を抽出し、通過損失を拡大した拡大通過損失信号を生成する。生成された拡大通過損失信号は、通過損失抽出手段１２内のメモリ（図１には示さず）内に一旦記憶される。
【００４８】
次いでＳ１０６において、評価信号生成手段１３は、反射損失抽出手段１１内のメモリおよび通過損失抽出手段１２内のメモリからそれぞれ拡大反射損失信号および拡大通過損失信号を同じタイミングで読み出す。評価信号生成手段１３は、ディジタル信号化された試験信号から拡大反射損失信号および通過損失抽出手段１２により出力された拡大通過損失信号を試験信号から減算することで評価信号として生成する。
【００４９】
次いで、ステップＳ１０７において、伝送路２の評価に必要な回数Ｎ回だけ繰り返されたか否かが判定される。評価（解析）に必要なデータ量が得られるまで、繰り返し（Ｎ回）実行される。
【００５０】
図５は、本発明の実施例によるアダプタ装置の回路構成の具体例を示す回路図である。アダプタ装置１の測定プローブＰ１およびＰ２の間には、評価対象である伝送路ＤＵＴが接続される。図５に示す例では、伝送路ＤＵＴは、パッドが形成された伝送路（パッド付伝送路）であるとする。
【００５１】
アダプタ装置１の入力ポートＩｎ−ｄａｔａおよびＩｎ−ｃｌｏｃｋには、評価信号を生成するパルスパターンジェネレータ（ＰＰＧ）２が接続され、評価信号が入力される。パルスパターンジェネレータ２は、試験信号である擬似ランダムデータ信号を生成する。パルスパターンジェネレータ２の出力ポートＯｕｔ１からは試験信号のデータ信号が出力され、パルスパターンジェネレータ２の出力ポートＯｕｔ２からは試験信号の基準クロックが出力される。アダプタ装置１の入力ポートＩｎ−ｄａｔａにはパルスパターンジェネレータ２が生成した試験信号のデータ信号が入力され、入力ポートＩｎ−ｃｌｏｃｋには試験信号の基準クロックが入力される。
【００５２】
本発明の実施例によるアダプタ装置１の出力ポートＯｕｔ−２もしくはＯｕｔ−３は、評価対象である伝送路ＤＵＴの伝送特性を評価するための評価装置（図示せず）が接続される端子である。図５に示す例では、一例として、出力ポートＯｕｔ−２からは、アダプタ装置１により生成された評価信号のアナログ信号が出力され、出力ポートＯｕｔ−３からは、アダプタ装置１により生成された評価信号のディジタル信号が出力される。
【００５３】
アダプタ装置１の入力ポートＩｎ−ｄａｔａにはデバイダＤ−１が接続される。デバイダＤ−１は、入力ポートＩｎ−ｄａｔａを介して入力された試験信号を２分配し、一方をアンプＡ−１に、もう一方をＡ−２に、それぞれ入力する。
【００５４】
アンプＡ−２の出力信号は、アダプタ装置１の出力端子Ｏｕｔ−１および測定プローブＰ１を介して、評価対象である伝送路ＤＵＴに入力される。
【００５５】
一方、アンプＡ−１ の出力信号は、バッファアンプＡ−６ を介して、アナログディジタル変換器ＡＤ−２ に入力される。アナログディジタル変換器ＡＤ−２は、図１を参照して説明した第１のアナログディジタル変換器１に相当するものであり、試験信号をアナログ信号からディジタル信号に変換する。
【００５６】
アナログディジタル変換器ＡＤ−２にはイコライザＥ−２が接続される。イコライザＥ−２は、アダプタ装置１の入力ポートＩｎ−ｄａｔａからアナログディジタル変換器ＡＤ−２の出力までの伝送損失を補償するためのものである。アナログディジタル変換器ＡＤ−２から出力された、ディジタル信号化された試験信号は、イコライザＥ−２により伝送損失が補償された後、メモリＭ−２に波形データとして書き込まれる。このメモリＭ−２は、図１を参照して説明した第１のメモリ１５に相当するものである。
【００５７】
測定プローブＰ１と評価対象（プローブ対象）である伝送路ＤＵＴの入力端との接続点から非常に近いポイントには、プローブアンプＡ−３が実装される。プローブアンプＡ−３は、入力インピーダンスが極めて高いものとする。プローブアンプＡ−３ により、伝送路ＤＵＴの入力端における電圧波形である入力端信号をセンシングする。入力端信号は、アダプタ装置１の入力ポートＩｎ−１およびバッファアンプＡ−５ を介して、アナログディジタル変換器ＡＤ−１に入力される。
【００５８】
アナログディジタル変換器ＡＤ−１にはイコライザＥ−１が接続される。イコライザＥ−１は、プローブアンプＡ−３の入力端子からアナログディジタル変換器ＡＤ−１の出力までの伝送損失を補償するためのものである。アナログディジタル変換器ＡＤ−１から出力された、ディジタル信号化された入力端信号は、イコライザＥ−１により伝送損失が補償された後、メモリＭ−１に波形データとして書き込まれる。このメモリＭ−１は、図１を参照して説明した第２のメモリ１７に相当するものである。
【００５９】
測定プローブＰ２は、伝送路ＤＵＴの出力端における電圧波形である出力端信号をプローブする。すなわち、出力端信号は、伝送路ＤＵＴを通過した試験信号である。出力端信号は、バッファアンプＡ−４、アダプタ装置の入力ポートＩｎ−２およびバッファアンプＡ−７を介してアナログディジタル変換器ＡＤ−３ に入力される。
【００６０】
アナログディジタル変換器ＡＤ−３にはイコライザＥ−３が接続される。イコライザＥ−３は、測定プローブＰ２からアナログディジタル変換器ＡＤ−３の出力までの伝送損失を補償するためのものである。アナログディジタル変換器ＡＤ−３から出力された、ディジタル信号化された出力端信号は、イコライザＥ−３により伝送損失が補償された後、メモリＭ−３に波形データとして書き込まれる。このメモリＭ−３は、図１を参照して説明した第３のメモリ１９に相当するものである。
【００６１】
なお、パルスパターンジェネレータ２の出力からデバイダＤ−１、アンプＡ−１およびバッファアンプＡ−６を経てアナログディジタル変換器ＡＤ−２の入力までの信号経路と、パルスパターンジェネレータ２の出力からデバイダＤ−１、アンプＡ−２、出力ポートＯｕｔ−１、プローブアンプＡ−３、入力ポートＩｎ−１およびバッファアンプＡ−５を経てアナログディジタル変換器ＡＤ−１の入力までの信号経路と、測定プローブＰ２、バッファアンプＡ−４、入力ポートＩｎ−２およびバッファアンプＡ−７を経てアナログディジタル変換器ＡＤ−３の入力までの信号経路と、については、信号の伝播時間が同じになるように、予め回路設計しておく。
【００６２】
クロックジェネレータＣＧ−１は、図１を参照して説明したクロック生成手段２０に相当するものである。クロックジェネレータＣＧ−１は、試験信号、入力端信号および出力端信号を、それぞれアナログディジタル変換器ＡＤ−１、ＡＤ−２およびＡＤ−３において同一のタイミングでサンプリングするためのサンプリングクロックを生成する。これにより、アナログディジタル変換器ＡＤ−１、ＡＤ−２およびＡＤ−３は、クロックジェネレータＣＧ−１が生成したサンプリングクロックにより、それぞれバッファアンプＡ−５、Ａ−６およびＡ−７の各出力信号を全て同一のタイミングでサンプリングすることになる。クロックジェネレータＣＧ−１は、アナログディジタル変換器ＡＤ−１、ＡＤ−２およびＡＤ−３の出力データをそれぞれメモリＭ−１、Ｍ−２およびＭ−３に同一のタイミングで書き込むための書き込み用クロックも生成する。これにより、メモリＭ−１、Ｍ−２およびＭ−３には、クロックジェネレータＣＧ−１が生成したサンプリングクロックにより、ディジタル信号化された試験信号、入力端信号および出力端信号が、同一のタイミングで書き込まれる。
【００６３】
差動アンプＡ−８は、図２を参照して説明した第１の差動増幅手段３１に相当するものである。差動アンプＡ−８は、メモリＭ−１から読み出されたディジタル信号化された入力端信号と、メモリＭ−２から読み出されたディジタル信号化された試験信号と、の差信号を求め、かつ利得Ｇｒ倍に増幅する。
【００６４】
差動アンプＡ−８の出力信号（波形データ）は、スイッチＳＷ−１ａのＡ端子を介して反射信号抽出部（Ｒｅｆｌｅｃｔ  Ｓｉｇｎａｌ  Ｅｘｔｒａｃｔｏｒ）ＲＳＥに入力される。パッド付伝送路の反射損失には、伝送路ＤＵＴの入力端において生じる反射損失と伝送路ＤＵＴの出力端において生じる反射損失があるが、差動アンプＡ−８の出力信号には、伝送路ＤＵＴの入力端において反射した信号成分のほかに伝送路ＤＵＴの出力端において反射した信号成分が含まれている。反射信号抽出部ＲＳＥは、差動アンプＡ−８の出力信号から、伝送路ＤＵＴの出力端において反射した信号成分を除去するためのものである。反射信号抽出部ＲＳＥは、図１を参照して説明した第１の生成手段３２に相当するものである。
【００６５】
伝送路ＤＵＴの出力端において生じる反射損失に相当する反射信号は、伝送路ＤＵＴの入力端において生じる反射損失に相当する反射信号よりも、伝送路の入力端において遅れて現れる。そこで、本発明の実施例では、反射信号抽出部ＲＳＥにおいて、ある時間期間（ゲーティング期間）において伝送路ＤＵＴの入力端において検出された信号のみを抽出し、それ以外の時間期間における伝送路ＤＵＴの入力端において検出された信号については除去するよう制御する。図６は、本発明の実施例における反射信号抽出部の回路構成を示す回路図である。反射信号抽出部ＲＳＥは、ゲーティング用スイッチＧＳＷ−１と、反射損失信号用メモリＭＥＭ−１と、を備える。ゲーティング用スイッチＧＳＷ−１は、図２を参照して説明したゲーティング手段３４に相当するものである。また、反射損失信号用メモリＭＥＭ−１は、図２を参照して説明した反射損失信号用メモリ３５に相当するものである。
【００６６】
ゲートタイミングジェネレータ（Ｇａｔｅ  Ｔｉｍｉｎｇ  Ｇｅｎｅｒｒａｔｏｒ）ＧＴＧ−１は、その動作の詳細については後述するが、データリジェネレータ（Ｄａｔａ  ＲｅＧｅｎｅｒａｔｏｒ）ＤＲＧ−１が生成する再生試験信号と、オールディジタルＰＬＬ（参照符号ＡＤＰ−１）が生成する再生クロックとを用いてゲーティング期間を決定し、これをゲーティング信号とする。ゲートタイミングジェネレータＧＴＧ−１は、図２を参照して説明したゲーティング期間決定手段３３に相当するものである。データリジェネレータＤＲＧ−１は、図１を参照して説明したデータ再生手段２３に相当するものである。また、オールディジタルＰＬＬ（参照符号ＡＤＰ−１）は、図１を参照して説明したクロック再生手段２２に相当するものである。
【００６７】
ゲーティング用スイッチＧＳＷ−１は、ゲートタイミングジェネレータＧＴＧ−１によって生成されたゲーティング信号によって制御される。すなわち、ゲーティング用スイッチＧＳＷ−１は、ゲーティング期間中はオンされて増幅された差信号を通過させ、ゲーティング期間以外はオフとなり増幅された差信号を遮断する。したがって、反射損失信号用メモリＭＥＭ−１には、ゲーティング期間中は増幅された差信号の信号レベルが書き込まれ、ゲーティング期間以外は零レベルが書き込まれる。反射損失信号用メモリＭＥＭ−１に書き込まれた波形データが、拡大反射損失信号である。このように、反射信号抽出部ＲＳＥにより、評価対象である伝送路ＤＵＴの入力端において反射した信号成分を強調した信号成分を含み伝送路ＤＵＴの出力端において反射した信号成分を含まない拡大反射損失信号が生成される。
【００６８】
反射信号抽出部ＲＳＥ内の反射損失信号用メモリＭＥＭ−１から読み出された拡大反射損失信号は、スイッチＳＷ−１ｂのＡ端子を経由し、ローパスフィルタＬＰＦ−１により評価に適する周波数帯に制限され、位相反転器ＰＣ−１を経由して、加算器ＳＵ−１に入力される。加算器ＳＵ−１は、図１を参照して説明した評価信号生成手段１３に相当するものである。
【００６９】
一方、メモリＭ−２から読み出されたディジタル信号化された試験信号と、メモリＭ−３から読み出されたディジタル信号化された出力端信号とは、差動アンプＡ−９に入力される。差動アンプＡ−９は、図３を参照して説明した第２の差動増幅手段３１に相当するものである。差動アンプＡ−９は、メモリＭ−２から読み出されたディジタル信号化された試験信号と、メモリＭ−３から読み出されたディジタル信号化された出力端信号と、の差信号を求め、かつ利得Ｇｔ倍に増幅するが、その処理の際には、メモリＭ−２から読み出されたディジタル信号化された試験信号と、メモリＭ−３から読み出されたディジタル信号化された出力端信号との波形の位相を一致させる必要があるが、この処理については後述する。
【００７０】
差動アンプＡ−９の出力信号（波形データ）は、スイッチＳＷ−２ａのＡ端子を介して損失信号圧縮部（Ｌｏｓｓ  Ｓｉｇｎａｌ  Ｃｏｍｐｒｅｓｓｏｒ）ＬＳＣに入力される。差動アンプＡ−９の出力信号には、パッド付伝送路自体の通過損失の信号成分と、パッドにより生じた反射損失の信号成分とが含まれる。本発明の実施例では、パッドにより生じた反射損失の信号成分の影響を緩和するために、損失信号圧縮部ＬＳＣにて、差動アンプＡ−９の出力信号について、あるしきい値を超える信号レベルについてはある圧縮率で圧縮する。損失信号圧縮部ＬＳＣは、図３を参照して説明した第２の生成手段４２に相当するものである。
【００７１】
図７は、本発明の実施例における損失信号抽出部の回路構成を示す回路図である。損失信号圧縮部ＬＳＣは、ゲーティング用スイッチＧＳＷ−２と、データサンプリング部ＤＳと、しきい値決定部ＴＬＳと、信号レベル圧縮部ＬＣと、通過損失信号用メモリＭＥＭ−２と、を備える。しきい値決定部ＴＬＳは、図３を参照して説明したしきい値決定手段４４に相当するものである。また、通過損失信号用メモリＭＥＭ−２は、図３を参照して説明した通過損失信号用メモリ４６に相当するものである。
【００７２】
ここで、図５に示すゲートタイミングジェネレータ（Ｇａｔｅ  Ｔｉｍｉｎｇ  Ｇｅｎｅｒｒａｔｏｒ）ＧＴＧ−１は、データリジェネレータ（Ｄａｔａ  ＲｅＧｅｎｅｒａｔｏｒ）ＤＲＧ−１が生成する再生試験信号と、オールディジタルＰＬＬ（参照符号ＡＤＰ−１）が生成する再生クロックとを用いてサンプリング期間を決定する。ゲートタイミングジェネレータＧＴＧ−１は、図３を参照して説明したサンプリング期間決定手段４３に相当するものである。
【００７３】
そして、図７に示すゲーティング用スイッチＧＳＷ−２は、上述のゲートタイミングジェネレータＧＴＧ−１によって生成されたゲーティング信号によって制御される。これにより、ゲーティング用スイッチＧＳＷ−２は、サンプリング期間中はオンされて増幅された差信号を通過させ、サンプリング期間以外はオフとなり増幅された差信号を遮断する。データサンプリング部ＤＳは、オールディジタルＰＬＬ（参照符号ＡＤＰ−１）が生成する再生クロックで、ゲーティング用スイッチＧＳＷ−２を通過したサンプリング期間中における増幅された差信号の信号レベルをサンプリングする。
【００７４】
しきい値決定部ＴＬＳは、データサンプリング部で取得したサンプリングデータの中から、信号レベル圧縮部ＬＣにおけるレベル圧縮処理のしきい値にできるサンプリング期間中のデータを取得し、信号レベル圧縮部ＬＣで用いられるしきい値電圧を設定する。具体的には、しきい値決定部ＴＬＳは、データリジェネレータＤＲＧ−１が出力した再生試験信号についてサンプリング期間中における信号レベルがローレベルであるときは、データサンプリング部ＤＳで取得された差動アンプＡ−９出力信号のサンプリングデータ中で最も高い信号レベルの値の平均値を第１のしきい値とし、データリジェネレータＤＲＧ−１が出力した再生試験信号についてサンプリング期間中における信号レベルがハイレベルであるときは、データサンプリング部ＤＳで取得された差動アンプＡ−９出力信号のサンプリングデータ中で最も低い信号レベルの値の平均値を第２のしきい値とする。
【００７５】
信号レベル圧縮部ＬＣは、損失信号圧縮部ＬＳＣに入力された差動アンプＡ−９の出力信号について、第１のしきい値よりも大きい信号レベルを有するものまたは第２のしきい値よりも小さい信号レベルを有するものについては、当該信号レベルを所定の圧縮率で圧縮した上で出力し、第２のしきい値よりも大きく第１のしきい値よりも小さい信号レベルを有するものについては、そのまま出力する。
【００７６】
通過損失信号用メモリＭＥＭ−２には、信号レベル圧縮部ＬＣから出力された波形データが、拡大通過損失信号として書き込まれる。このように、損失信号圧縮部ＬＳＣにより、伝送路ＤＵＴのパッドにより生じた反射損失の信号成分の影響が緩和されかつ伝送路ＤＵＴの通過損失の信号成分が強調された拡大通過損失信号が生成される。
【００７７】
損失信号圧縮部ＬＳＣの通過損失信号用メモリＭＥＭ−２から読み出された拡大通過損失信号は、スイッチＳＷ−２ｂのＡ端子を経由し、ローパスフィルタＬＰＦ−２により評価に価する周波数帯域に制限され、位相反転器ＰＣ−２を経由して、加算器ＳＵ−１に入力される。
【００７８】
一方、図２に示すメモリＭ−２に記憶されたディジタル信号化された試験信号は、遅延回路ＤＬ−１を通過して、加算器ＳＵ−１に入力される。図３に示す反射信号抽出部ＲＳＥ内の反射損失信号用メモリＭＥＭ−１から加算器ＳＵ−１の 入力までの信号の伝播時間をτｒ 、図５に示す通過信号抽出部ＬＳＣ通過損失信号用メモリＭＥＭ−２から加算器ＳＵ−１の 入力までの信号の伝播時間をτｔ 、遅延回路ＤＬの遅延時間τｄ１としたとき、τｒとτｔ とが同じになるように予め回路設計しておいた上で、τｄ１＝=τｒ（=τｔ ）となるように遅延回路ＤＬ−１ の遅延時間が調整される。
【００７９】
差動アンプＡ−９による差動増幅処理の際には、メモリＭ−２から読み出されたディジタル信号化された試験信号と、メモリＭ−３から読み出されたディジタル信号化された出力端信号との波形の位相を一致させる必要がある。すなわち、メモリＭ−２からディジタル信号化された試験信号を読み出すタイミングを、メモリＭ−３からディジタル信号化された出力端信号を読み出すタイミングに対し評価対象である伝送路ＤＵＴにおける信号の伝播時間だけ遅らせる必要がある。また、メモリＭ−２からディジタル信号化された試験信号を読み出すタイミングを調整する場合には、メモリＭ−１からディジタル信号化された入力端信号を読み出すタイミングについても、併せてメモリＭ−２からディジタル信号化された試験信号を読み出すタイミングに一致させておく必要がある。図１を説明した位相同期手段２１は、このための手段であり、図５においては、参照符号ＡＤＰ−１およびＡＤＰ−２で示されるオールディジタルＰＬＬと、データリジェネレータＤＲＧ−１およびＤＲＧ−２と、データパターンコンパレータＤＰＣ−１と、アドレスコントローラＡＣ−１がこれに相当する。
【００８０】
メモリＭ−２の出力には、参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬおよびデータリジェネレータＤＲＧ−２が、メモリＭ−３の出力には、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬおよびデータリジェネレータＤＲＧ−１が、それぞれ接続される。位相比較器ＰＤ−１は、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬにより生成された再生クロックの位相と参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックの位相とを比較する。また、データパターンコンパレータＤＰＣ−１は、データリジェネレータＤＲＧ−１が生成する再生試験信号の波形パターンとデータリジェネレータＤＲＧ−２が生成する再生試験信号の波形パターンとを比較する。位相比較器ＰＤ−１が出力する位相差が最小になるように、かつ、データパターンコンパレータＤＰＣ−１による波形パターンの比較において位相差がないように、メモリＭ−１およびメモリＭ−２に対する読み出しアドレスを制御する。ここで、メモリＭ−１およびメモリＭ−２にはある程度の周期分の試験信号のデータが記憶されており、指定すべきメモリ領域上のアドレスを調整することによって、波形を遅延させることに相当する効果を得る。アドレスコントローラＡＣ−１は、位相比較器ＰＤ−１が出力する位相差が最小になるようにメモリＭ−２に対する読み出しアドレスを制御する。
【００８１】
加算器ＳＵ−１は、メモリＭ−２に記憶されたディジタル信号化された試験信号から、反射信号抽出部ＲＳＥ内の反射損失信号用メモリＭＥＭ−１から読み出された拡大反射損失信号および損失信号圧縮部ＬＳＣの通過損失信号用メモリＭＥＭ−２から読み出された拡大通過損失信号を減算した信号を、評価信号として生成する。評価信号は、ディジタルアナログ（ＤＡ）変換器ＤＡ−１およびバッファアンプＡ−１０を介して、アダプタ装置１の出力ポートＯｕｔ−２より、アナログ信号として出力される。またあるいは、評価信号は、ディジタル信号として、アダプタ装置１の出力端子Ｏｕｔ−３より出力される。上述のように、拡大反射損失信号は、評価対象である伝送路ＤＵＴの入力端において反射した信号成分を強調した信号成分を含むが伝送路ＤＵＴの出力端において反射した信号成分を含まない信号であり、拡大通過損失信号は、伝送路ＤＵＴのパッドにより生じた反射損失の信号成分の影響が緩和されかつ伝送路ＤＵＴの通過損失の信号成分が強調された信号である。したがって、出力ポートＯｕｔ−２およびＯｕｔ−３から出力される評価信号は、評価対象であるパッド付伝送路の一端に形成されているパッドの影響を取り除いた反射損失および通過損失を拡大したものとなる。
【００８２】
既に説明したように、パッド付伝送路の場合、従来技術では、伝送路とパッドの接続点（段差）により生じた大きな反射により、パッドの反射特性が支配的になり、伝送路自体の通過特性の差が明確に現れにくい。例えば、パッド付伝送路について試験信号を入力し、このパッド付伝送路から出力された信号のアイパターンを観測しても、伝送路の個体ごとのアイダイアグラムの違い（伝送特性の差）を識別しにくくなる。これに対し、本発明の実施例によれば、パッド付伝送路の一端に形成されているパッドの影響を取り除いた反射損失および通過損失を拡大した評価信号を作成することができるので、アイダイアグラム、ジッタ量およびビットエラーレートなどいずれの評価項目について、評価対象である伝送路ごとの明確な差（バラツキ）として現れさせることができるので、伝送路ごとの伝送品質の良し悪しを判別しやすくすることができる。一般に、均一な伝送路であれば上記評価項目についての伝送路の個体ごとの差（バラツキ）が明確に現れるようにするために、従来は伝送路の伝送損失がより大きくなる周波数領域まで達するようパルスパターンジェネレータが出力する評価信号の伝送レートを上げなければならなかったが、これに対し、本発明の実施例によれば、伝送レートを上げることなく、伝送路ごとのアイパターンの差を明確にすることができる。
【００８３】
図８〜１０は、図５〜７に示す回路構成を有するアダプタ装置１の動作フローを示すフローチャートである。また、図１１〜１７は、各動作時における波形のタイミングチャートを示す図である。なお、図１１〜１７において、参照符号ＡＤＰ−１及び参照符号ＡＤＰ−２で示したオールディジタルＰＬＬの再生クロックと再生試験信号（ＤＲＧ−１の出力）及び再生試験信号（ＤＲＧ−２の出力）の各波形については、時間関係が見やすくなるレベルに表記している。
【００８４】
まず、ステップＳ２０１において、アダプタ装置１の入力ポートＩｎ−３にコントロール信号が入力される。これにより、アダプタ装置１内のコントローラ２４は、アダプタ装置１の各動作を開始させる。
【００８５】
次いで、ステップＳ２０２において、コントローラ２４は、初期セットアップを行う。具体的には、まず、メモリＭ−１およびＭ−２のアドレス信号線用のスイッチＳＷ−３をＡ側にセットする。そして、メモリＭ−１、Ｍ−２およびＭ−３のアドレスをゼロ番地に設定する。また、スイッチＳＷ−１ａおよびＳＷ−１ｂならびにスイッチＳＷ−２ａおよびＳＷ−２ｂについては、Ａ側にセットする。ユーザが設定した損失信号圧縮部ＬＳＣの圧縮率に関するデータは、Ｉｎ−３を介して入力され、損失信号圧縮部ＬＳＣに設定する。なお、当該圧縮率についてはユーザが任意に設定可能であるので、例えばある圧縮率にてアダプタ装置１を動作させたときに出力された評価信号でアイパターンを観測し、評価に適したアイパターンが得られないようであれば圧縮率を変更して再度アダプタ装置１を動作させてもよい。
【００８６】
次いでステップＳ２０３において、パルスパターンジェネレータ（ＰＰＧ）２は、試験信号である擬似ランダムデータ信号をＭ周期分だけ生成し、この試験信号をアダプタ装置１へ向けて送出する。アダプタ装置１の入力ポートＩｎ−ｄａｔａにはパルスパターンジェネレータ２が生成した試験信号のデータ信号が入力され、入力ポートＩｎ−ｃｌｏｃｋには試験信号の基準クロックが入力される。
【００８７】
次いでステップＳ２０４において、コントローラ２４は、アナログディジタル変換器ＡＤ−１、ＡＤ−２およびＡＤ−３を動作させる。これにより、バッファアンプＡ−５、Ａ−６およびＡ−７の各出力は、アナログ信号からディジタル信号に変換される。
【００８８】
次いでステップＳ２０５において、コントローラ２４は、メモリＭ−１、Ｍ−２およびＭ−３に対してライト信号Ｍ１２３−Ｗ−Ｓｉｇｎａｌおよびアドレス信号Ａｄｒｅｓｓを出力し、アナログディジタル変換器ＡＤ−１、ＡＤ−２およびＡＤ−３から各出力データを保存する。
【００８９】
次いでステップＳ２０６において、コントローラ２４は、パルスパターンジェネレータＰＰＧ−１が試験信号をＭ周期分出力したか否かを判定する。Ｍ周期出力されたと判定されるとステップＳ２０７へ進む。
【００９０】
次いでステップＳ２０７において、再生クロックおよび再生試験信号が生成される。具体的には、コントローラ２４は、メモリＭ−３に対してリード信号Ｍ３−Ｒ−Ｓｉｇｎａｌおよびアドレス信号Ａｄｒｅｓｓを出力し、メモリＭ−３からディジタル化された出力端信号を読み出させる。これにより、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬは再生クロックを生成し、データリジェネレータＤＲＧ−１は再生試験信号を生成する。図１１は、ステップＳ２０７の動作時における波形データを示す図であって、図１１（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データを示し、図１１（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生クロックおよび再生試験信号を示す図である。図１１（ａ）と図１１（ｂ）とを比較してわかるように、出力端信号は、試験信号に対して、伝送路を通過した分だけ時間的に遅延している。また図１１（ｂ）に示すように、出力端信号に基づき、再生クロックおよび再生試験信号が生成されていることがわかる。
【００９１】
次いでステップＳ２０８において、コントローラ２４は、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬが規定時間内に位相をロックしたか否かを判定する。
【００９２】
位相をロックできた場合、ステップＳ２０９において、コントローラ２４は、メモリＭ−１およびＭ−２に対してリード信号Ｍ１２−Ｒ−Ｓｉｇｎａｌおよびアドレス信号Ａｄｒｅｓｓを出力し、メモリＭ−１からはディジタル化された入力端信号を、メモリＭ−２からはディジタル化された試験信号を、それぞれ読み出させる。
【００９３】
次いでステップＳ２１０において、拡大反射損失信号が生成される。具体的には、コントローラ２４は、反射信号抽出部ＲＳＥに対して書き込み用タイミング信号Ｔ−ＲＳＥを出力し、ゲートタイミングジェネレータＧＴＧ−１が生成したゲーティング信号をゲーティング用スイッチＧＳＷ−１に対して出力する。ゲーティング用スイッチＧＳＷ−１によって抽出された反射信号の波形データを、Ｍ周期分、反射損失保存用メモリＭＥＭ−１に書き込ませる。反射損失信号用メモリＭＥＭ−１は、書き込みが完了すると読み出し状態になる。図１２は、ステップＳ２０９およびＳ２１０の動作時における波形データを示す図であって、図１２（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、アンプＡ−８の出力信号の波形データおよび参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示す。図１２（ａ）に示すように、アンプＡ−８の出力信号は、試験信号と入力端信号の差信号を示すものであり、伝送路ＤＵＴの入力端において反射した信号成分のほかに出力端において反射した信号成分が含まれていることがわかる。図１２（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロックおよび再生試験信号を示す図である。ここで、図１２（ａ）および（ｂ）において、グレーを施された時間期間は、ゲーティング期間を表わす。本実施例では、ゲーティング期間として、再生クロックの立ち下がり直後における再生試験信号の信号レベルが再生クロックの周期経過後においても変化しないとき、そのときの再生クロックの立ち下がり時刻を開始時刻とし、この開始時刻後において、再生クロックの立ち下がり直後に、再生試験信号の信号レベルが変化したときにおける当該再生クロックの立ち上がりの時刻を終了時刻とするものを作成する。図１２（ａ）に示すように、グレーで示されたゲーティング期間中のアンプＡ−８の出力信号がゲーティング用スイッチＧＳＷ−１を通過し、反射損失保存用メモリＭＥＭ−１に拡大反射損失信号として書き込まれることになる。
【００９４】
次いでステップＳ２１１において、コントローラ２４は、参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬが規定時間内に位相をロックしたか否かを判定する。
【００９５】
次いでステップＳ２１２において、コントローラ２４は、スイッチＳＷ−３をＢ側にセットする。これにより、アドレスコントローラＡＣ−１は、位相比較器ＰＤ−１が出力する位相差に関する信号とデータパターンコンパレータＤＰＣ−１による比較結果とに基づいて、メモリＭ−１およびＭ−２のアドレスデータを制御し、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬにより生成された再生クロックの位相と参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックの位相とがゼロとなるように、かつ、データリジェネレータＤＲＧ−１が生成する再生試験信号の波形パターンとデータリジェネレータＤＲＧ−１が生成する再生試験信号の波形パターンとが同期するようにする。アドレスコントローラＡＣ−１は、同期状態になったと判定すると、ロック信号をコントローラ２４に対して出力する。ここで、位相比較器ＰＤ−１は、メモリＭ−１およびＭ−２のクロック信号用遅延回路ＤＬ−２をアナログ的に制御し、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬにより生成された再生クロックの位相と参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックの位相とが完全にゼロになるようにしている。
【００９６】
図１３は、ステップＳ２１２の動作時における波形データを示す図であって、図１３（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）の波形データおよび、アンプＡ−８の出力信号および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックの波形データを示す。図１３（ｂ）は、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、再生試験信号（ＤＲＧ−１の出力）およびメモリＭ−３に記憶されたディジタル化された出力端信号の波形データを示す図である。これらの図より、各波形の同期が取れていることがわかる。
【００９７】
次いでステップＳ２１３において、コントローラ２４は、アドレスコントローラＡＣ−１はロック状態か否かを判定する。
【００９８】
ステップＳ２０８、ステップＳ２１１およびステップＳ２１３において、コントローラ２４が「Ｎｏ」であると判定したときは、何からのエラー状態にあることを意味するので、ステップＳ２１４において、コントローラ２４はアダプタ装置１の出力ポートＯｕｔ−６を介してアラーム信号Ａｌａｒｍを出力する。
【００９９】
ステップＳ２１５では、拡大通過損失信号が生成される。具体的には、コントローラ２４は、損失信号圧縮部ＬＳＣに対してイネーブル信号Ｔ−ＬＳＬを出力し、損失信号圧縮部ＬＳＣを動作させる。これにより、損失信号圧縮部ＬＳＣは次のような動作を行う。まず、ゲートタイミングジェネレータＧＴＧ−２が出力するゲーティング信号により、ゲーティング用スイッチＧＳＷ−２を制御し、データサンプリング部ＤＳがデータサンプリングすべきサンプリング期間を決定する。データサンプリング部ＤＳは、オールディジタルＰＬＬ（参照符号ＡＤＰ−１）が生成する再生クロックで、ゲーティング用スイッチＧＳＷ−２を通過したサンプリング期間中における差動アンプＡ−９で増幅された差信号の信号レベルをサンプリングする。また、しきい値決定部ＴＬＳは、データリジェネレータＤＲＧ−１が出力した再生試験信号についてサンプリング期間中における信号レベルがローレベルであるときは、データサンプリング部ＤＳで取得された差動アンプＡ−９出力信号のサンプリングデータ中で最も高い信号レベルの値の平均値を第１のしきい値として決定し、データリジェネレータＤＲＧ−１が出力した再生試験信号についてサンプリング期間中における信号レベルがハイレベルであるときは、データサンプリング部ＤＳで取得された差動アンプＡ−９出力信号のサンプリングデータ中で最も低い信号レベルの値の平均値を第２のしきい値として決定する。また、信号レベル圧縮部ＬＣは、損失信号圧縮部ＬＳＣに入力された差動アンプＡ−９の出力信号について、第１のしきい値よりも大きい信号レベルを有するものまたは第２のしきい値よりも小さい信号レベルを有するものについては、当該信号レベルを所定の圧縮率で圧縮した上で出力し、第２のしきい値よりも大きく第１のしきい値よりも小さい信号レベルを有するものについては、そのまま出力する。また、コントローラ２４は、通過損失信号用メモリＭＥＭ−２に対しライト信号を出力して、信号レベル圧縮部ＬＣが出力した波形データを、Ｍ周期分、通過損失信号用メモリＭＥＭ−２に書き込む。書き込み完了後は、コントローラ２４は、書き込み完了信号を出力する。通過損失信号用メモリＭＥＭ−２は、書き込みが完了すると読み出し状態になる。
【０１００】
図１４は、ステップＳ２１５の動作時におけるサンプリング期間決定時における波形データを示す図であって、図１４（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、アンプＡ−８の出力信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１４（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、および差動アンプＡ−９の出力信号の波形データを示す図である。ここで、図１４（ｂ）において、グレーを施された時間期間は、サンプリング期間を表わす。サンプリング期間として、再生クロック（ＡＤＰ−１の出力）の立ち下がり直後における再生試験信号（ＤＲＧ−１の出力）の信号レベルが再生クロックの周期経過後においても変化しないとき、そのときの再生クロックの立ち下がり時刻を開始時刻とし、この開始時刻後において、再生クロックの立ち下がり直後に、再生試験信号の信号レベルが変化したときにおける当該再生クロックの１．５周期前の立ち上がりの時刻を終了時刻とするものを作成する。
【０１０１】
図１５は、ステップＳ２１５の動作時におけるしきい値決定時における波形データを示す図であって、図１５（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、アンプＡ−８の出力信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１５（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、および差動アンプＡ−９の出力信号の波形データを示す図である。ここで、図１５（ｂ）において、グレーを施された時間期間は、サンプリング期間を表わす。また、図１５（ｂ）において、点線で示された直線が第１のしきい値および第２のしきい値の各信号レベルを表わす。図１５（ｂ）に示されるように、第１のしきい値として、データリジェネレータＤＲＧ−１が出力した再生試験信号についてサンプリング期間中における信号レベルがローレベルであるときの、データサンプリング部ＤＳで取得されたディジタル信号化された出力端信号中で最も高い信号レベルの値の平均値が設定され、第２のしきい値として、データリジェネレータＤＲＧ−１が出力した再生試験信号についてサンプリング期間中における信号レベルがハイレベルであるときの、データサンプリング部ＤＳで取得されたディジタル信号化された出力端信号中で最も低い信号レベルの値の平均値が設定される。
【０１０２】
図１６は、ステップＳ２１５の動作時における信号レベル圧縮時における波形データを示す図であって、図１６（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、アンプＡ−８の出力信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１６（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロック、および差動アンプＡ−９の出力信号の波形データを示す図である。ここで、図１６（ｂ）において、グレーを施された時間期間は、サンプリング期間を表わす。また、図１６（ｂ）において、点線で示された直線が第１のしきい値および第２のしきい値の各信号レベルを表わす。圧縮率は、差動アンプＡ−９の出力のピーク値をｖa1およびｖa2とし、信号レベル圧縮後の振幅の大きさをｖc1およびｖc2としたとき、式１で表わされる。
【０１０３】
【数１】
0005570319.tif 000002
【０１０４】
圧縮率はユーザが任意に設定可能である。差動アンプＡ−９の出力のピーク値ｖa1およびｖa2に対して、ユーザがある圧縮率を設定したとき、式１から信号レベル圧縮後の振幅の大きさはｖc1およびｖc2に一義的に決まる。上述のように、評価に適したアイパターンが得られるまで圧縮率を変更して再度アダプタ装置１を動作させてもよい。
【０１０５】
図１７は、拡大反射損失信号の波形データおよび拡大通過損失信号の波形データを示す図であって、図１７（ａ）は、メモリＭ−２に記憶されたディジタル化された試験信号の波形データ、再生試験信号（ＤＲＧ−２の出力）、拡大反射損失信号の波形データ、および参照符号ＡＤＰ−２で示されるオールディジタルＰＬＬの再生クロックを示し、図１７（ｂ）は、メモリＭ−３に記憶されたディジタル化された出力端信号の波形データ、再生試験信号（ＤＲＧ−１の出力）、参照符号ＡＤＰ−１で示されるオールディジタルＰＬＬの再生クロックおよび拡大通過損失信号の波形データを示す図である。ここで、図１７（ｂ）において、グレーを施された時間期間は、サンプリング期間を表わす。図１７（ａ）に示すように、拡大反射損失信号として、評価対象である伝送路ＤＵＴの入力端において反射した信号成分を強調した信号成分を含むが伝送路ＤＵＴの出力端において反射した信号成分を含まない信号が生成される。また、図１７（ｂ）に示すように、拡大通過損失信号として、伝送路ＤＵＴのパッドにより生じた反射損失の信号成分の影響が緩和されかつ伝送路ＤＵＴの通過損失の信号成分が強調された信号が生成される。
【０１０６】
次いで図１０のステップＳ２１６において、評価信号が生成される。具体的には、コントローラ２４は、損失信号圧縮部ＬＳＣから上記書き込み完了信号を受信すると、アダプタ装置Ｏｕｔ−２もしくはＯｕｔ−３から出力される評価信号が評価可能であることを示すイネーブル信号を、アダプタ装置１の出力ポートＯｕｔ−６を介して外部評価装置に向けて出力する。
【０１０７】
最後に、ステップＳ２１７において、コントローラ２４は、アダプタ装置Ｉｎ−３に停止信号が入力されたか否かを判定する。停止信号が入力された場合は処理を終了する。
【０１０８】
次に、上述の本発明の実施例による伝送路評価システムのシミュレーション結果について説明する。シミュレーションにはザイリンクス社の「Ｘｉｌｉｎｘ  Ｖｉｒｔｅｘ−４  ＲｏｋｅｔＩＯ  Ｓｉｍｕｌａｔｉｏｎ  Ｍｏｄｅｌ（ＴＸモデル）」を使用した。評価対象の伝送路として、「特性インピーダンスＺ０＝５５Ω」のパッド付伝送路を用いた。また、図５に示す差動アンプＡ−８のゲインＧｒを１０デシベル、差動アンプＡ−９のゲインＧｔを１６デシベルとした。
【０１０９】
図１８および１９は、本発明の実施例によるアダプタ装置における反射信号抽出部の効果を説明する、評価装置で観測されるアイダイアグラムのシミュレーション結果を示す図であって、図１８はアダプタ装置を用いない従来技術によるもの、図１９は本発明の実施例によるものを示す図である。これらの図からわかるように、従来技術で生じていた伝送路の出力端側に形成されたパッドに生じた反射損失の影響が、本発明の実施例によればなくなり、伝送路の入力端側で生じた反射損失のみが拡大できていることがわかる。ここでＧｔを「−１００ｄＢ」としている。
【０１１０】
図２０および２１は、本発明の実施例によるアダプタ装置における通過損失圧縮部の効果を説明する、評価装置で観測されるアイダイアグラムのシミュレーション結果を示す図であって、図２０は従来技術によるもの、図２１は本発明の実施例によるものを示す図である。ここで、最大開口電圧が同じになるようにＧｔ（損失拡大ゲイン）を変えている。なお、Ｇｒを「−１００ｄＢ」としている。これらの図からわかるように、従来技術における立ち上がりおよび立ち下がりで生じた波形歪みが、本発明の実施例では緩和され、パッドのない伝送路の場合の結果に近いものとなっていることがわかる。
【０１１１】
図１９および２１に示すように、本発明の実施例によるアダプタ装置により、パッド付伝送路であってもパッドが付いていない伝送路の場合と同じような結果を得ることができることがわかる。
【産業上の利用可能性】
【０１１２】
本発明は、高速シリアル伝送に用いられる伝送路の伝送品質の評価する際に適用することができる。本発明によるアダプタ装置を、従前の評価装置に接続するだけで容易に、パッド付の伝送路の伝送特性についての評価を可能にすることができる。本発明によれば、評価対象がパッドに接続された伝送路であっても、アイダイアグラム、ジッタ量およびビットエラーレートなどいずれの評価項目について、伝送路ごとの明確な差（バラツキ）として現れさせることができるので、伝送路ごとの伝送品質の良し悪しを判別しやすくすることができる。
【符号の説明】
【０１１３】
１    アダプタ装置
２    パルスパターンジェネレータ
１０    ディジタル信号処理部
１１    反射損失抽出手段
１２    通過損失抽出手段
１３    評価信号生成手段
１４    第１のアナログディジタル変換器１４
１５    第１のメモリ
１６    第２のアナログディジタル変換器
１７    第２のメモリ
１８    第３のアナログディジタル変換器
１９    第３のメモリ
２０    クロック生成手段
２１    位相同期手段
２２    クロック再生手段
２３    データ再生手段
２４    コントローラ
３１    第１の差増増幅手段
３２    第１の生成手段
３３    ゲーティング期間決定手段
３４    ゲーティング手段
３５    反射損失信号用メモリ
４１    第２の差増増幅手段
４２    第２の生成手段
４３    サンプリング期間決定手段
４４    しきい値決定手段
４５    レベル圧縮手段
４６    通過損失信号用メモリ
１００    伝送路評価システム
Ａ−１、Ａ−２    アンプ
Ａ−３    プローブアンプ
Ａ−４、Ａ−５、Ａ−６、Ａ−７、Ａ−１０    バッファアンプ
Ａ−８、Ａ−９    差動アンプ
ＡＤ−１、ＡＤ−２、ＡＤ−３    アナログディジタル変換器
ＡＤＰ−１    オールディジタルＰＬＬ
ＣＧ−１    クロックジェネレータ
Ｄ−１    デバイダ
ＤＡ−１    ディジタルアナログ変換器
ＤＬ−１、ＤＬ−２    遅延回路
ＤＲＧ−１    データリジェネレータ
ＤＳ    データサンプリング部
ＤＵＴ    伝送路
Ｅ−１、Ｅ−２、Ｅ−３    イコライザ
ＧＳＷ−１、ＧＳＷ−２    ゲーティング用スイッチ
ＧＴＧ−１    ゲートタイミングジェネレータ
Ｉｎ−１、Ｉｎ−２、Ｉｎ−３    入力ポート
Ｉｎ−ｄａｔａ    試験信号の入力ポート
Ｉｎ−ｃｌｏｃｋ    基準クロックの入力ポート
ＬＣ    信号レベル圧縮部
ＬＰ−１、ＬＰ−２    ローパスフィルタ
ＬＳＣ    損失信号圧縮部
Ｍ−１、Ｍ−２、Ｍ−３    メモリ
ＭＥＭ−１    反射損失信号用メモリ
ＭＥＭ−２    通過損失信号用メモリ
Ｏｕｔ−１、Ｏｕｔ−２、Ｏｕｔ−３    出力ポート
Ｐ１、Ｐ２    測定プローブ
ＰＣ−１、ＰＣ−２    位相反転器
ＲＳＥ    反射信号抽出部
ＳＵ−１    加算器
ＳＷ−１ａ、ＳＷ−１ｂ、ＳＷ−２ａ、ＳＷ−２ｂ    スイッチ
ＴＬＳ    しきい値決定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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