(57)【特許請求の範囲】
【請求項１】
半導体基板と、
第１方向に延び、前記第１方向と交差する第２方向に互いに隣接するアクティブエリアに前記半導体基板を分割するトレンチと、
前記第２方向に延びる制御ゲート電極と、
前記第２方向に延び、前記制御ゲート電極のひとつに隣接するセレクトゲート電極と、
前記制御ゲート電極と前記半導体基板との間に配置された電荷蓄積層と、
前記セレクトゲート電極を含み、メモリセルのひとつとビット線との間に接続されたセレクトトランジスタと、
前記第１方向に延びるようにして前記トレンチ内に形成され、前記第２方向に隣接する電荷蓄積層間に配置されるとともに、前記セレクトゲート電極下に延びる空隙と、
前記セレクトゲート電極下に延びる空隙に隣接するようにして前記セレクトゲート電極下の前記トレンチ内に設けられた埋め込み絶縁膜とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御ゲート電極のゲート長をＬ、前記トレンチ上の電極間絶縁膜の下面から前記電荷蓄積層上の前記電極間絶縁膜の上面までの高さをＸとすると、前記トレンチ上の前記電極間絶縁膜の上面から見た時の前記空隙の深さＤは、Ｘ＋Ｌ／２≦Ｄ＜２Ｘ＋Ｌという条件を満たすことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記空隙は、前記電荷蓄積層の下面よりも深い位置まで至っていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルから引き出されたワード線が配置されたワード線引き出し部をさらに備え、
前記ワード線引き出し部のアクティブエリアを分離するトレンチ上では前記埋め込み絶縁膜と前記電極間絶縁膜が接していることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
ビットコンタクトが形成されるビットコンタクト部をさらに備え、
前記ビットコンタクト部のアクティブエリアを分離するトレンチ内に形成された空隙を埋め戻す埋め戻し絶縁膜をさらに備えることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記トレンチ内に埋め込まれた埋め込み絶縁膜の少なくとも一部を除去することで、前記ワード線下に潜るようにして前記トレンチに沿って配置された空隙を、前記ワード線方向に隣接する前記電荷蓄積層間に形成する工程とを備え、
前記トレンチ内に埋め込まれた埋め込み絶縁膜の少なくとも一部を除去する時に、前記メモリセルから引き出されたワード線が配置されるワード線引き出し部をレジストで覆うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記トレンチ内に埋め込まれた埋め込み絶縁膜の少なくとも一部を除去することで、前記ワード線下に潜るようにして前記トレンチに沿って配置された空隙を、前記ワード線方向に隣接する前記電荷蓄積層間に形成する工程と、
前記トレンチ内に埋め込まれた埋め込み絶縁膜の少なくとも一部を除去した後、ビットコンタクトが形成されるビットコンタクト部のアクティブエリアを分離するトレンチ内に形成された空隙を埋め戻し絶縁膜にて埋め戻す工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ビット線間距離が小さくなる。このため、隣接するゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が１０ｎｍ台以下の世代では、書き込み速度の大幅な低下を招いていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２８３０９５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、半導体基板と、第１方向に延び、前記第１方向と交差する第２方向に互いに隣接するアクティブエリアに前記半導体基板を分割するトレンチと、前記第２方向に延びる制御ゲート電極と、前記第２方向に延び、前記制御ゲート電極のひとつに隣接するセレクトゲート電極と、前記制御ゲート電極と前記半導体基板との間に配置された電荷蓄積層と、前記セレクトゲート電極を含み、メモリセルのひとつとビット線との間に接続されたセレクトトランジスタと、前記第１方向に延びるようにして前記トレンチ内に形成され、前記第２方向に隣接する電荷蓄積層間に配置されるとともに、前記セレクトゲート電極下に延びる空隙と、前記セレクトゲート電極下に延びる空隙に隣接するようにして前記セレクトゲート電極下の前記トレンチ内に設けられた埋め込み絶縁膜とを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図２】図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す回路図である。
【図３】図３は、図２のＲＡ部分の概略構成を示す平面図である。
【図４】図４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】図６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】図７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】図８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】図９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】図１０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】図１１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】図１２は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】図１３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】図１４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】図１５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】図１６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】図１７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】図１８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１９】図１９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２０】図２０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２１】図２１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２２】図２２は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２３】図２３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２４】図２４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２５】図２５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２６】図２６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２７】図２７は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。また、説明において上下左右等の方向は、後述する半導体基板のメモリセルが形成された側の面を上とした場合における相対的な方向を指す。すなわち、説明における方向と重力加速度方向に対しての方向とが異なる場合がある。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図１において、半導体基板１には、ビット線方向ＤＢにトレンチ２が形成され、半導体基板１に形成されるメモリセルのアクティブエリアが分離されている。なお、メモリセルにおけるアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域および直列に接続されたメモリセル間の領域（例えばソース／ドレイン領域）を言う。また、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰまたはＺｎＳｅなどから選択することができる。
【０００９】
そして、トレンチ２には、埋め込み絶縁膜３が埋め込まれている。なお、埋め込み絶縁膜３は、例えば、ＣＶＤ酸化膜やＡＬＤ酸化膜またはＣＶＤ酸化膜やＳＯＧ酸化膜などの有機溶剤に可溶な無機ポリマーを用いることができる。なお、トレンチ２に埋め込まれる埋め込み絶縁膜の構成は必ずしも１層構造でなくてもよく、２層以上であってもよい。
【００１０】
また、半導体基板１上のアクティブエリアには、トンネル絶縁膜５を介して浮遊ゲート電極６がメモリセルごとに形成されている。この浮遊ゲート電極６は電荷蓄積層として用いることができる。なお、トンネル絶縁膜５としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、ＣＶＤ酸化膜であってもよいし、ＣＶＤ酸窒化膜であってもよい。あるいは、Ｓｉを挟んだ絶縁膜であってもよいし、Ｓｉがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極６は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。
【００１１】
浮遊ゲート電極６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。なお、制御ゲート電極８は、ワード線の一部を構成することができる。ここで、浮遊ゲート電極６と制御ゲート電極８との間のカップリング比を向上させるため、浮遊ゲート電極６の側壁に回り込むように制御ゲート電極８を形成することができる。
【００１２】
制御ゲート電極８上には、シリサイド層９が形成され、シリサイド層９上には、カバー絶縁膜１０が形成されている。なお、電極間絶縁膜７としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ＯＮＯ膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極８は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極８は、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。制御ゲート電極８としてメタル膜あるいはポリメタル膜を用いる場合、シリサイド層９はなくてもよい。シリサイド層９としては、例えば、ＣｏＳｉ、ＮｉＳｉ、ＰｔＳｉ、ＷＳｉまたはＭｏＳｉなどを用いることができる。また、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。
【００１３】
ここで、トレンチ２内に埋め込まれた埋め込み絶縁膜３の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成されている。空隙ＡＧ１は、トレンチ２に入り込むように形成されることで、浮遊ゲート電極６の下面よりも深い位置まで至るようにしてもよい。また、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成することができる。
【００１４】
また、カバー絶縁膜１０は、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡される。このことで、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。なお、空隙ＡＧ２は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【００１５】
ここで、浮遊ゲート電極６間に空隙ＡＧ１、ＡＧ２（例えば、空気の比誘電率は１）を設けることにより、浮遊ゲート電極６間に絶縁体（例えば、シリコン酸化膜の比誘電率は３．９）が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【００１６】
また、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【００１７】
（第２実施形態）
図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す回路図である。
図２において、メモリセル部Ｒ１には、セルトランジスタＭＴがロウ方向およびカラム方向にマトリックス状に配置されている。そして、複数のセルトランジスタＭＴが直列に接続され、この直列回路の両端にセレクトトランジスタＳＴが接続されることでＮＡＮＤストリングＮＳが構成されている。また、カラム方向にはビット線ＢＬが配置され、ロウ方向にはワード線ＷＬおよびセレクトゲート電極ＳＧが配置されている。
【００１８】
そして、同一カラムのＮＡＮＤストリングＮＳは、セレクトトランジスタＳＴを介して同一のビット線ＢＬに接続されている。そして、同一ロウのセルトランジスタＭＴは、同一のワード線ＷＬに接続され、同一ロウのセレクトトランジスタＳＴは、同一のセレクトゲート電極ＳＧに接続されることで、ＮＡＮＤブロックＮＢが構成されている。
【００１９】
また、メモリセル部Ｒ１の横にはワード線引き出し部Ｒ２が設けられている。ワード線引き出し部Ｒ２には、メモリセル部Ｒ１から引き出されたワード線ＷＬおよびセレクトゲート電極ＳＧが配置されている。
【００２０】
図３は、図２のＲＡ部分の概略構成を示す平面図である。
図３において、ビット線方向ＤＢにはトレンチＴＣが形成され、アクティブエリアＡＡはトレンチＴＣにて分離されている。また、ワード線方向ＤＷには、ワード線ＷＬおよびセレクトゲート電極ＳＧが形成されている。そして、セレクトゲート電極ＳＧ間には、ビットコンタクト部Ｒ３が設けられ、ビットコンタクト部Ｒ３のアクティブエリアＡＡ上には、ビットコンタクトＢＣが形成されている。また、ワード線引き出し部Ｒ２のアクティブエリアＡＡ上には、メモリセル部Ｒ１から引き出されたワード線ＷＬのコンタクトをとるワードコンタクトＷＣが設けられるとともに、メモリセル部Ｒ１から引き出されたセレクトゲート電極ＳＧのコンタクトをとるセレクトゲートコンタクトＳＣが設けられている。
【００２１】
そして、メモリセル部Ｒ１のトレンチＴＣ内では、図１の埋め込み絶縁膜３の一部が除去されることで、メモリセル部Ｒ１にはトレンチ２に沿って空隙ＡＧ１が形成されている。また、ワード線引き出し部Ｒ２のトレンチＴＣ内では、図１の埋め込み絶縁膜３が除去されないようにすることで、ワード線引き出し部Ｒ２には空隙ＡＧ１が形成されないようにされている。ここで、空隙ＡＧ１は、制御ゲート電極８下に潜るようにして隣接するメモリセルに渡って連続して形成されるとともに、セレクトゲート電極ＳＧ下において分断されている。また、ビットコンタクト部Ｒ３のトレンチＴＣでは、埋め戻し絶縁膜ＲＢが空隙ＡＧ１に埋め戻されることで、ビットコンタクト部Ｒ３では空隙ＡＧ１が除去されている。
【００２２】
ここで、ワード線引き出し部Ｒ２に空隙ＡＧ１が形成されないようにすることにより、ワード線引き出し部Ｒ２の広いトレンチＴＣ上で細いワード線ＷＬが空中に浮いたままになるのを防止することができる。このため、パターン飛びやパターン倒れなどを防止することができ、ワード線ＷＬ間でショート不良などが発生するのを抑制することができる。
【００２３】
また、ビットコンタクト部Ｒ３のトレンチＴＣでは、埋め戻し絶縁膜ＲＢにて空隙ＡＧ１を埋め戻す。このことにより、ビットコンタクトＢＣの位置が左右いずれかのトレンチＴＣ側にずれた場合においても、ビットコンタクトＢＣが空隙ＡＧ１を介して基板に突き抜けるのを防止することができる。
【００２４】
（第３実施形態）
図４〜図２６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図４（ｂ）〜図１２（ｂ）、図１５（ｃ）、図１７（ｃ）、図１９（ｂ）〜図２６（ｂ）は図３のＡ−Ａ線で切断した断面図、図４（ａ）〜図１２（ａ）、図１６（ｃ）、図１８（ｃ）は図３のＡ´−Ａ´線で切断した断面図、図１３（ａ）〜図１５（ａ）、図１７（ａ）、図１９（ｃ）〜図２６（ｃ）は図３のＢ−Ｂ線で切断した断面図、図１３（ｂ）、図１６（ａ）、図１８（ａ）は図３のＢ´−Ｂ´線で切断した断面図、図１４（ｂ）、図１５（ｂ）、図１７（ｂ）、図１９（ｄ）〜図２６（ｄ）は図３のＣ−Ｃ線で切断した断面図、図１６（ｂ）、図１８（ｂ）は図３のＣ´−Ｃ´線で切断した断面図、図１５（ｄ）、図１７（ｄ）、図１９（ａ）〜図２６（ａ）は図３のＤ−Ｄ線で切断した断面図、図１６（ｄ）、図１８（ｄ）は図３のＤ´−Ｄ´線で切断した断面図である。
【００２５】
図４において、熱酸化などの方法を用いることにより、半導体基板１上にトンネル絶縁膜５を形成する。そして、ＣＶＤなどの方法を用いることにより、トンネル絶縁膜５上に浮遊ゲート電極材６´を成膜する。
【００２６】
次に、図５に示すように、ＣＶＤなどの方法を用いることにより、浮遊ゲート電極材６´上にハードマスクＭ１を形成する。なお、ハードマスクＭ１としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【００２７】
次に、図６に示すように、フォトリソグラフィ技術を用いることにより、開口部Ｋ１、Ｋ１´が設けられたレジストパターンＲ１をハードマスクＭ１上に形成する。
【００２８】
次に、図７に示すように、レジストパターンＲ１をマスクとしてハードマスクＭ１をパターニングした後、そのハードマスクＭ１をマスクとして浮遊ゲート電極材６´、トンネル絶縁膜５および半導体基板１をエッチングすることにより、半導体基板１にトレンチ２、２´を形成する。
【００２９】
次に、図８に示すように、ＣＶＤまたはＳＯＧ（塗布）などの方法を用いることにより、トレンチ２、２´全体が埋め込まれるようにして埋め込み絶縁膜３をハードマスクＭ１上に形成する。
【００３０】
次に、図９に示すように、ＣＭＰなどの方法を用いることにより、埋め込み絶縁膜３を薄膜化し、ハードマスクＭ１の表面を露出させる。
【００３１】
次に、図１０に示すように、ウェットエッチングなどの方法を用いることにより、ハードマスクＭ１を除去する。なお、ハードマスクＭ１がシリコン窒化膜の場合、ウェットエッチングの薬液はホット燐酸を用いることができる。そして、ＲＩＥなどの異方性エッチングを用いることにより、埋め込み絶縁膜３の一部を除去し、浮遊ゲート電極材６´の側壁の一部を露出させる。なお、浮遊ゲート電極材６´の側壁の一部を露出させる場合、埋め込み絶縁膜３は、トンネル絶縁膜５より上に残存させることが好ましい。また、埋め込み絶縁膜３がＳＯＧ酸化膜の場合、希フッ酸を用いたウェットエッチングにて埋め込み絶縁膜３の一部を除去するようにしてもよい。
【００３２】
次に、図１１に示すように、ＣＶＤなどの方法を用いることにより、浮遊ゲート電極材６´の側壁が覆われるようにして浮遊ゲート電極材６´上に電極間絶縁膜７を形成する。なお、電極間絶縁膜７は、例えば、ＯＮＯ膜などの多層構造であってもよい。
【００３３】
次に、図１２に示すように、ＣＶＤなどの方法を用いることにより、制御ゲート電極材８´を電極間絶縁膜７上に成膜する。
【００３４】
次に、図１３に示すように、ＣＶＤなどの方法を用いることにより、キャップ絶縁膜１１を制御ゲート電極材８´上に形成する。なお、キャップ絶縁膜１１としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、スピンコートなどの方法を用いることにより、キャップ絶縁膜１１上にレジスト膜Ｒ２を塗布する。
【００３５】
次に、図１４に示すように、フォトリソグラフィ技術を用いることにより、レジスト膜Ｒ２に開口部Ｋ２を形成する。
【００３６】
次に、図１５および図１６に示すように、開口部Ｋ２が設けられたレジスト膜Ｒ２をマスクとしてキャップ絶縁膜１１をパターニングした後、そのキャップ絶縁膜１１をマスクとして制御ゲート電極材８´、電極間絶縁膜７および浮遊ゲート電極材６´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極６を形成するとともに、電極間絶縁膜７を介して浮遊ゲート電極６上に配置された制御ゲート電極８およびセレクトゲート電極１２をワード線方向に形成する。ここで、セレクトゲート電極１２は、電極間絶縁膜７に設けられた開口部Ｋ２´を介してその下の浮遊ゲート電極６と接続される。
【００３７】
ここで、例えば、埋め込み絶縁膜３および電極間絶縁膜７がシリコン酸化膜などの同様の材質の膜で構成されているものとすると、浮遊ゲート電極６の側壁の電極間絶縁膜７を縦方向にエッチングする分だけ埋め込み絶縁膜３がエッチングされる。このため、この時のトレンチ２、２´上の電極間絶縁膜７の下面から見た時の埋め込み絶縁膜３の落ち込み量Ｘは、トレンチ２、２´上の電極間絶縁膜７の下面から電荷蓄積層６上の電極間絶縁膜７の上面までの高さＸとほぼ一致する。また、埋め込み絶縁膜３と浮遊ゲート電極材６´との選択比は１００％でないので、浮遊ゲート電極材６´をエッチングする時にも埋め込み絶縁膜３がエッチングされ、埋め込み絶縁膜３はさらにα（α＜Ｘ）分だけ落ち込む。
【００３８】
次に、図１７および図１８に示すように、フォトリソグラフィ技術を用いることにより、図３のワード線引き出し部Ｒ２が覆われるようにレジストパターンＲ３を埋め込み絶縁膜３およびキャップ絶縁膜１１上に形成する。そして、ウェットエッチングなどの方法を用いることにより、図３のメモリセル部Ｒ１の埋め込み絶縁膜３の一部をトレンチ２に沿って除去し、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成する。この時、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成することができる。また、空隙ＡＧ１は、セレクトゲート電極１２下で分断されるようにして、セレクトゲート電極１２下の一部では埋め込み絶縁膜３が高さ方向に完全に残るようにすることができる。
【００３９】
ここで、トレンチ２上では、制御ゲート電極８下が空隙ＡＧ１で繋がるようにするため、制御ゲート電極のゲート長Ｌ分だけ埋め込み絶縁膜３を横方向にエッチングする必要がある。この時、埋め込み絶縁膜３を横方向にエッチングする場合、埋め込み絶縁膜３は両側からエッチングされる。このため、埋め込み絶縁膜３は図１５の状態からＬ／２だけさらに落ち込む。この時の埋め込み絶縁膜３のオーバーエッチング量をβ（β＜Ｌ／２）とすると、トレンチ２上の電極間絶縁膜７の上面から見た時の空隙ＡＧ１の深さＤは、Ｘ＋α＋Ｌ／２＋βとなる。
【００４０】
すなわち、α＜Ｘかつβ＜Ｌ／２という条件を考慮すると、トレンチ２上の電極間絶縁膜７の上面から見た時の空隙ＡＧ１の深さＤは、Ｘ＋Ｌ／２≦Ｄ＜２Ｘ＋Ｌという条件を満たす。
【００４１】
ここで、Ｘ＋Ｌ／２≦Ｄ＜２Ｘ＋Ｌという条件を満たすように空隙ＡＧ１の深さＤを設定することにより、埋め込み絶縁膜３のエッチング量を最小限に抑えつつ、制御ゲート電極８下が空隙ＡＧ１で繋がるように空隙ＡＧ１を形成することができる。このため、埋め込み絶縁膜３をエッチングする際にトンネル絶縁膜５および電極間絶縁膜７がエッチングされるのを抑制しつつ、浮遊ゲート電極６間の寄生容量に起因した隣接セル間の電界の干渉を低減することができる。
【００４２】
また、埋め込み絶縁膜３のウェットエッチングを行う際に、ワード線引き出し部Ｒ２をレジストパターンＲ３にて覆うことにより、ワード線引き出し部Ｒ２に空隙ＡＧ１が形成されないようにすることができる。このため、ワード線引き出し部Ｒ２の広いトレンチＴＣ上で細いワード線ＷＬが空中に浮いたままになるのを防止することができ、パターン飛びやパターン倒れなどを防止することができる。
【００４３】
次に、図１９に示すように、ＣＶＤなどの方法を用いることにより、露出面全体が覆われるようにスペーサ絶縁膜１３を形成する。なお、スペーサ絶縁膜１３としては、例えば、シリコン酸化膜を用いることができる。
【００４４】
次に、図２０に示すように、プラズマＣＶＤなどの方法を用いることにより、制御ゲート電極８間に架け渡されるようにカバー絶縁膜１０を形成し、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２を形成する。なお、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。また、制御ゲート電極８上にカバー絶縁膜１０を形成する場合、空隙ＡＧ１、ＡＧ２がカバー絶縁膜１０にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。
【００４５】
次に、図２１に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、図３のビットコンタクト部Ｒ３のカバー絶縁膜１０を除去する。
【００４６】
次に、図２２に示すように、ＣＶＤなどの方法を用いることにより、ビットコンタクト部Ｒ３のトレンチ２内が埋め戻されるように埋め戻し絶縁膜１４をカバー絶縁膜１０上に形成する。なお、埋め戻し絶縁膜１４としては、例えば、シリコン酸化膜を用いることができる。
【００４７】
次に、図２３に示すように、ＣＶＤなどの方法を用いることにより、埋め戻し絶縁膜１４上にストッパ膜１５を形成する。なお、ストッパ膜１５としては、例えば、シリコン窒化膜を用いることができる。
【００４８】
次に、図２４に示すように、ＣＶＤなどの方法を用いることにより、ストッパ膜１５上に層間絶縁膜１６を形成する。なお、層間絶縁膜１６としては、例えば、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜またはＨＤＰ膜を用いることができる。そして、ストッパ膜１５をストッパとしてＣＭＰを行うことにより、層間絶縁膜１６を平坦化する。
【００４９】
次に、図２５に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、図３のビットコンタクトＢＣに対応した開口部１７を層間絶縁膜１６に形成する。
【００５０】
次に、図２６に示すように、コンタクト電極１８を開口部１７に埋め込むことにより、図３のビットコンタクト部Ｒ３にビットコンタクトＢＣを形成する。なお、コンタクト電極１８は、例えば、ｎ＋多結晶シリコンまたはＷなどの金属を用いることができる。
【００５１】
ここで、ビットコンタクト部Ｒ３のトレンチ２内を埋め戻し絶縁膜１４にて埋め戻すことにより、開口部１７の位置がトレンチ２側にずれた場合においても、開口部１７が半導体基板１に突き抜けるのを防止することができる。
【００５２】
（第４実施形態）
図２７は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図２７（ａ）は図３のＤ−Ｄ線で切断した断面図、図２７（ｂ）は図３のＡ−Ａ線で切断した断面図、図２７（ｃ）は図３のＢ−Ｂ線で切断した断面図、図２７（ｄ）は図３のＣ−Ｃ線で切断した断面図である。
【００５３】
図２７において、上述して第３実施形態では、図１９の工程でスペーサ絶縁膜１３を形成してから図２０の工程でカバー絶縁膜１０を形成する方法について説明したが、図１９の工程でスペーサ絶縁膜１３を形成することなく図２０の工程でカバー絶縁膜１０を形成するようにしてもよい。
【００５４】
ここで、スペーサ絶縁膜１３を省略することにより、スペーサ絶縁膜１３の膜厚分だけ空隙ＡＧ１、ＡＧ２を拡大することができ、浮遊ゲート電極６間の寄生容量をより一層低減することができる。
【００５５】
なお、スペーサ絶縁膜１３を省略した場合、埋め戻し絶縁膜１４またはストッパ膜１５の膜厚を調整することにより、ビットコンタクト部Ｒ３のトレンチ２内を埋め戻すことができる。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１  半導体基板、２、２´  トレンチ、３  埋め込み絶縁膜、５  トンネル絶縁膜、６  浮遊ゲート電極、７  電極間絶縁膜、８  制御ゲート電極、９  シリサイド層、１０  カバー絶縁膜、ＡＧ１、ＡＧ２  空隙、Ｒ１  メモリセル部、Ｒ２  ワード線引き出し部、Ｒ３  ビットコンタクト部、ＮＢ  ＮＡＮＤブロック、ＮＳ  ＮＡＮＤストリング、ＢＬ  ビット線、ＭＴ  セルトランジスタ、ＳＴ  セレクトトランジスタ、ＡＡ  アクティブエリア、ＢＣ  ビットコンタクト、ＷＣ  ワードコンタクト、ＳＣ  セレクトゲートコンタクト、ＷＬ  ワード線、ＳＧ、１２  セレクトゲート電極、ＲＢ  埋め戻し絶縁膜、６´  浮遊ゲート電極材、８´  制御ゲート電極材、Ｍ１  ハードマスク、Ｒ１〜Ｒ３  レジストパターン、Ｋ１、Ｋ２、Ｋ１´、Ｋ２´  開口部、１１  キャップ絶縁膜、１３  スペーサ絶縁膜、１４  埋め戻し絶縁膜、１５  ストッパ膜、１６  層間絶縁膜、１７  開口部、１８  コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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