(57)【特許請求の範囲】
【請求項１】
２本１組で入力される第１、第２ロジック入力信号の入力論理に応じて、ステッピングモータのモータコイルに出力される第１、第２モータ出力信号の出力論理を変化させることにより、前記ステッピングモータの励磁相切換制御を行うロジック回路を有して成るモータ駆動装置であって、
第１、第２ロジック入力信号の各入力ラインと接地ラインとの間に、それぞれ、第１、第２プルダウン抵抗を接続して成り、
前記ロジック回路は、第１、第２ロジック入力信号の入力論理が互いに逆論理であるときには、第１、第２モータ出力信号の出力論理についても互いに逆論理とし、第１、第２ロジック入力信号の入力論理が第１論理で互いに同論理であるときには、第１、第２モータ出力信号をいずれもオープンとし、第１、第２ロジック入力信号の入力論理が第２論理で互いに同論理であるときには、第１、第２モータ出力信号をモータブレーキ時の出力論理とするものであって、第１、第２ロジック入力信号が第１論理で互いに同論理となる期間を設けるか否かを切り替えることにより、フルステップ駆動方式とハーフステップ駆動方式の両方に対応しながら、前記ステッピングモータの励磁相切換制御を行うことを特徴とするモータ駆動装置。
【請求項２】
第１、第２プルダウン抵抗の抵抗値は、互いに同値であることを特徴とする請求項１に記載のモータ駆動装置。
【請求項３】
請求項１または請求項２に記載のモータ駆動装置をＣＭＯＳプロセスで集積化して成ることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置と、前記半導体装置に対して第１、第２ロジック入力信号を供給するマイコンと、前記半導体装置によって駆動制御されるステッピングモータと、を有して成る電気機器であって、
前記マイコンから前記半導体装置に対して第１、第２ロジック入力信号を供給するための入力ラインは、プリント基板上で互いに並列かつ近傍にレイアウトされていることを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ステッピングモータの駆動制御を行うモータ駆動装置、並びに、これを用いた半導体装置及び電気機器に関するものである。
【背景技術】
【０００２】
図１５は、モータ駆動装置の一従来例を示すブロック図である。図１５に示すように、従来のモータ駆動装置１００は、マイコン２００から入力されるフェイズ信号ＰＨＡＳＥ（ロジック信号）とハーフステップ駆動信号Ｉｏに応じて、モータ出力信号ＯＵＴＡ、ＯＵＴＢを生成し、これを用いてステッピングモータ３００の駆動制御（励磁相切換制御）を行う構成とされていた。
【０００３】
図１６は、フルステップ駆動時及びハーフステップ駆動時における従来のコントロールシーケンスを説明するためのタイミングチャートである。なお、図面上段側には、上から順番に、フルステップ駆動時のフェイズ信号ＰＨＡＳＥ、ハーフステップ駆動信号Ｉｏ、モータ出力信号（ＯＵＴＡ、ＯＵＴＢ）、及び、モータ電流ＩＯＵＴが示されている。また、図面下段側には、上から順番に、ハーフステップ駆動時のフェイズ信号ＰＨＡＳＥ、ハーフステップ駆動信号Ｉｏ、モータ出力信号（ＯＵＴＡ、ＯＵＴＢ）、及び、モータ電流ＩＯＵＴが示されている。
【０００４】
図１６に示す通り、ステッピングモータ３００をフルステップ駆動する場合には、ハーフステップ駆動信号Ｉｏが常にローレベルとされ、モータ駆動装置１００では、フェイズ信号ＰＨＡＳＥのみに基づいて、互いに逆論理のモータ出力信号ＯＵＴＡ、ＯＵＴＢが生成される。このようなモータ出力信号ＯＵＴＡ、ＯＵＴＢの出力論理制御によって、モータ電流ＩＯＵＴは、１００［％］と−１００［％］との間を離散的に遷移する形となり、ステッピングモータ３００のフルステップ駆動が実現される。一方、ステッピングモータ３００をハーフステップ駆動する場合には、ハーフステップ駆動信号Ｉｏにパルスが生成され、モータ駆動装置１００では、ハーフステップ駆動信号Ｉｏのハイレベル期間において、モータ出力信号ＯＵＴＡ、ＯＵＴＢがいずれもオープン状態とされる。このようなモータ出力信号ＯＵＴＡ、ＯＵＴＢの出力論理制御により、モータ電流ＩＯＵＴは、１００［％］と−１００［％］との間を離散的に遷移するに際して、一旦ゼロ値に維持される形となり、ステッピングモータ３００のハーフステップ駆動が実現される。
【０００５】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【特許文献１】特開平１−２１４２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
確かに、上記従来のモータ駆動装置１００であれば、フルステップ駆動方式とハーフステップ駆動方式のいずれによっても、ステッピングモータ３００の駆動制御を行うことができるので、ユーザにとって使い勝手が良い。
【０００７】
しかしながら、上記従来のモータ駆動装置１００では、マイコン２００から入力されるフェイズ信号ＰＨＡＳＥのクロック数が上がるに伴い、そのパルス駆動に起因する電磁妨害（以下、ＥＭＩ［ElectroMagnetic Interference］と呼ぶ）が顕著となるため、何らかのノイズ対策を施す必要が生じていた。
【０００８】
なお、バイポーラプロセスで製造されたモータ駆動装置は、ノイズ耐性が比較的高く、上記の課題は必ずしも顕在化していなかったが、ＣＭＯＳ［Complementary Metal Oxide Semiconductor］プロセスで製造されたモータ駆動装置は、前者に比べてノイズ耐性が低く、上記の課題を解決することが重要となっていた。
【０００９】
本発明は、上記の問題点に鑑み、ＥＭＩを低減してノイズ特性を向上することが可能なモータ駆動装置、並びに、これを用いた半導体装置及び電気機器の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係るモータ駆動装置は、２本１組で入力される第１、第２ロジック入力信号の入力論理に応じて、ステッピングモータのモータコイルに出力される第１、第２モータ出力信号の出力論理を変化させることにより、前記ステッピングモータの励磁相切換制御を行うロジック回路を有して成るモータ駆動装置であって、前記ロジック回路は、第１、第２ロジック入力信号の入力論理が互いに逆論理であるときには、第１、第２モータ出力信号の出力論理についても互いに逆論理とし、第１、第２ロジック入力信号の入力論理が互いに同論理であるときには、第１、第２モータ出力信号をいずれもオープンとするように、第１、第２モータ出力信号の出力論理を変化させることにより、フルステップ駆動方式とハーフステップ駆動方式の両方に対応しながら、前記ステッピングモータの励磁相切換制御を行う構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成るモータ駆動装置は、第１、第２ロジック入力信号の各入力ラインと接地ラインとの間に、それぞれ、第１、第２プルダウン抵抗を接続して成る構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成るモータ駆動装置において、第１、第２プルダウン抵抗の抵抗値は、互いに同値である構成（第３の構成）にするとよい。
【００１３】
また、本発明に係る半導体装置は、上記第１〜第３いずれかの構成から成るモータ駆動装置をＣＭＯＳプロセスで集積化して成る構成（第４の構成）とされている。
【００１４】
また、本発明に係る電気機器は、上記第４の構成から成る半導体装置と、前記半導体装置に対して第１、第２ロジック入力信号を供給するマイコンと、前記半導体装置によって駆動制御されるステッピングモータと、を有して成る電気機器であって、前記マイコンから前記半導体装置に対して第１、第２ロジック入力信号を供給するための入力ラインは、プリント基板上で互いに並列かつ近傍にレイアウトされている構成（第５の構成）とされている。
【発明の効果】
【００１５】
本発明に係るモータ駆動装置、並びに、これを用いた半導体装置及び電気機器であればＥＭＩを低減してノイズ特性を向上することが可能となる。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明に係る半導体装置の一実施形態を示すブロック図である。図１に示した本実施形態の半導体装置１は、ステッピングモータの駆動制御に必要なモータ駆動装置をＣＭＯＳ［Complementary Metal Oxide Semiconductor］プロセスで集積化して成るステッピングモータドライバＩＣである。第１の特長は、電源１系統（定格３６［Ｖ］）で駆動される点である。第２の特長は、低オン抵抗の２重拡散型ＭＯＳトランジスタ（ＤＭＯＳ［Double-diffused Metal Oxide Semiconductor］)を用いて、ドライバ出力段が形成されている点である。第３の特長は、パラレル入力駆動方式に対応している点である。第４の特長は、ＤＣモータの２チャンネル駆動が可能な点である。第５の特長は、自励方式によるＰＷＭ定電流制御が行われる点である。第６の特長は、スパイクノイズキャンセル機能が備えられており、外付けノイズフィルタが不要な点である。第７の特長は、フルステップ駆動方式とハーフステップ駆動方式の両方に対応している点である。第８の特長は、装置外部からＤＡＣ［Digital/Analog Converter］信号を入力することで、マイクロステップ駆動方式に対応している点である。第９の特長は、ＤＣモータの正転・逆転・ブレーキモードに対応している点である。第１０の特長は、パワーセーブ機能を備えている点である。第１１の特長は、ロジック入力端子のプルダウン抵抗を内蔵している点である。第１２の特長は、パワーオンリセット機能を備えている点である。第１３の特長は、温度保護機能（ＴＳＤ［Thermal ShutDown］）を備えている点である。第１４の特長は、過電流保護機能（ＯＣＰ［Over Current Protection］）を備えている点である。第１５の特長は、低電圧時誤動作防止機能（ＵＶＬＯ［Under Voltage LockOut］）を備えている点である。第１６の特長は、過電圧時出力オフ機能（ＯＶＬＯ［Over Voltage  LockOut］）を備えている点である。第１７の特長は、ＨＢＭ［Human Body Model］規格において静電耐圧４［ｋＶ］を有する点である。第１８の特長は、超小型・超薄型・高放熱（裏面放熱タイプ）のパッケージを採用している点である。
【００１７】
上記の特長を有する本実施形態の半導体装置１は、図１に示すように、第１チャネル駆動回路１０と、第２チャネル駆動回路２０と、レギュレータ回路３０と、ＴＳＤ回路４０と、ＯＶＬＯ回路５０と、ＵＶＬＯ回路６０と、リセット回路７０とを集積化して成る。
【００１８】
第１チャネル駆動回路１０は、ロジック回路１１と、プリドライバ回路１２と、ドライバ回路（Ｈブリッジ出力回路）１３と、ワンショット回路１４と、コンパレータ回路１５と、ＯＣＰ回路１６と、を有して成り、ロジック回路１１に入力される制御信号に基づいて、ステッピングモータを形成する第１チャネルのモータコイルに駆動電流を供給する手段である。また、第２チャネル駆動回路２０は、ロジック回路２１と、プリドライバ回路２２と、ドライバ回路（Ｈブリッジ出力回路）２３と、ワンショット回路２４と、コンパレータ回路２５と、ＯＣＰ回路２６と、を有して成り、ロジック回路２１に入力される制御信号に基づいて、ステッピングモータを形成する第２チャネルのモータコイルに駆動電流を供給する手段である。
【００１９】
レギュレータ３０は、電源電圧から所望の内部電圧を生成して半導体装置１の各部に供給する手段である。ＴＳＤ回路４０、ＯＶＬＯ回路５０、及び、ＵＶＬＯ回路６０は、それぞれ、温度保護機能、過電圧時出力オフ機能、及び、低電圧時誤動作防止機能を実現する手段である。リセット回路７０は、ＵＶＬＯ回路６から入力される異常検知信号や装置外部から入力されるパワーセーブ信号に応じて半導体装置１をリセットする手段である。
【００２０】
また、本実施形態の半導体装置１は、外部との電気的接続を確立する手段として、２４本の外部端子（１〜２４ピン）を有して成る。図２は、外部端子の端子番号、端子名、及び、機能を示した対応表である。
【００２１】
ＰＳ端子（８ピン）は、半導体装置１をスタンバイ状態にし、モータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ、ＯＵＴ２Ａ、ＯＵＴ２Ｂ）をオープンとするためのパワーセーブ端子である。図３は、ＰＳ端子の入力論理と半導体装置１の動作状態との関係を説明するためのテーブルである。図３に示したように、ＰＳ端子をローレベルからハイレベルとしたとき、半導体装置１はスタンバイ状態（リセット状態）からアクティブ状態（通常状態）に復帰する。ただし、ＰＳ端子をハイレベルとしてからモータ出力がアクティブ状態に復帰するまでには、最大４０［μｓ］の遅延があることに留意すべきである。
【００２２】
ＩＮ１Ａ端子（１３ピン）、ＩＮ１Ｂ端子（１１ピン）、ＩＮ２Ａ端子（２４ピン）、及び、ＩＮ２Ｂ端子（２ピン）は、モータ出力端子の出力論理を決定する励磁相切換制御用のロジック入力端子である。
【００２３】
図４は、ロジック入力端子を用いた励磁相の切り換え制御を説明するためのテーブルである。図４に示すように、ＰＳ端子がローレベルであるときには、ロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ、ＩＮ２Ａ、ＩＮ２Ｂ）の入力論理に依ることなく、全てのモータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ、ＯＵＴ２Ａ、ＯＵＴ２Ｂ）がオープンとなり、半導体装置１の全回路がスタンバイ状態となる。一方、ＰＳ端子がハイレベルであるときには、ロジック入力信号の入力論理に応じて、モータ出力信号の出力論理が４通りに変化される。
【００２４】
具体的に述べると、ＩＮ１Ａ端子（ＩＮ２Ａ端子）とＩＮ１Ｂ端子（ＩＮ２Ｂ端子）がいずれもローレベルであるときには、ＯＵＴ１Ａ端子（ＯＵＴ２Ａ端子）とＯＵＴ１Ｂ端子（ＯＵＴ２Ｂ端子）がいずれもオープンとなる。このとき、モータは待機状態となる。また、ＩＮ１Ａ端子（ＩＮ２Ａ端子）がハイレベルであって、かつ、ＩＮ１Ｂ端子（ＩＮ２Ｂ端子）がローレベルであるときには、ＯＵＴ１Ａ端子（ＯＵＴ２Ａ端子）がハイレベルとなり、ＯＵＴ１Ｂ端子（ＯＵＴ２Ｂ端子）がローレベルとなる。このとき、モータは正転状態となる。また、ＩＮ１Ａ端子（ＩＮ２Ａ端子）がローレベルであって、かつ、ＩＮ１Ｂ端子（ＩＮ２Ｂ端子）がハイレベルであるときには、ＯＵＴ１Ａ端子（ＯＵＴ２Ａ端子）がローレベルとなり、ＯＵＴ１Ｂ端子（ＯＵＴ２Ｂ端子）がハイレベルとなる。このとき、モータは逆転状態となる。また、ＩＮ１Ａ端子（ＩＮ２Ａ端子）とＩＮ１Ｂ端子（ＩＮ２Ｂ端子）がいずれもハイレベルであるときには、ＯＵＴ１Ａ端子（ＯＵＴ２Ａ端子）とＯＵＴ１Ｂ端子（ＯＵＴ２Ｂ端子）がいずれもローレベルとなる。このとき、モータはブレーキ状態となる。
【００２５】
ＴＥＳＴ端子（６ピン）は、半導体装置１の出荷テスト時に使用されるテスト用端子であり、通常使用時には、半導体装置１の破壊や誤動作を回避するために、ＴＥＳＴ端子を接地しておくことが望ましい。
【００２６】
ＶＣＣ１端子（１５ピン）及びＶＣＣ２端子（２２ピン）は、電源電圧（３６［Ｖ］）が印加される電源端子である。これらの端子には、モータの駆動電流が流れるため、太く短い低インピーダンス配線を接続することが望ましい。また、モータ逆起電力やＰＷＭスイッチングノイズなどに起因して電源電圧が大きく振れ、半導体装置１の定格を超えるおそれがあるため、１００〜４７０［μＦ］程度のバイパスコンデンサ（電解コンデンサなど）を端子近傍に配置して、電源電圧が安定するように調整することが望ましい。特に、大電流使用時や逆起電力の大きいモータを使用する際には、必要に応じてコンデンサの容量を追加することが望ましい。また、広い周波数帯域で電源のインピーダンスを下げる目的から、バイパスコンデンサと並列に、０．０１〜０．１［μＦ］程度の積層セラミックコンデンサなどを配置することが望ましい。
【００２７】
また、ＶＣＣ１端子とＶＣＣ２端子は、半導体装置１の内部でショートされているが、電流経路の集中を避けて、半導体装置１の誤動作や破壊を防止する観点から、半導体装置１の外部においても、両端子をショートして用いることが望ましい。なお、ＶＣＣ１端子及びＶＣＣ２端子には、静電破壊防止用のクランプ素子（図１では不図示）が内蔵されている。絶対最大電圧以上の急峻なパルス信号や電圧（サージなど）が印加された場合、このクランプ素子が動作して半導体装置１の破壊が防止される。また、降伏電圧が絶対最大定格程度であるツェナダイオードをＶＣＣ１端子及びＶＣＣ２端子に接続しておくことも有効である。また、ＶＣＣ１端子及びＶＣＣ２端子とＧＮＤ端子との間には、静電破壊防止用のダイオード（図１では不図示）が挿入されている。
【００２８】
ＧＮＤ端子（７ピン）及びＰＧＮＤ端子（１ピン、１４ピン）は、いずれもグラウンド端子である。スイッチング電流によるノイズの低減や、半導体装置１の内部基準電圧の安定化のために、これらの端子から引き出される配線のインピーダンスは、できる限り低くし、かつ、いかなる動作状態においても系の最低電位となるようにすべきである。また、他のＧＮＤパターンと共通インピーダンスを持たないように、適切なパターン設計を行うことが望ましい。
【００２９】
ＯＵＴ１Ａ端子（１６ピン）、ＯＵＴ１Ｂ端子（１８ピン）、ＯＵＴ２Ａ端子（２１ピン）、及び、ＯＵＴ２Ｂ端子（１９ピン）は、モータコイルに接続されるモータ出力端子（Ｈブリッジ出力端子）である。これらの端子には、モータの駆動電流が流れるため、太く短い低インピーダンス配線を接続することが望ましい。また、大電流使用時など、出力が大きく正や負に振れる場合（例えば、逆起電圧などが大きい場合）には、ショットキーダイオードを追加することも有効である。なお、これらのモータ出力端子には、静電破壊防止用のクランプ素子（図１では不図示）が内蔵されている。絶対最大電圧以上の急峻なパルス信号や電圧（サージなど）が印加された場合、このクランプ素子が動作して半導体装置１の破壊が防止される。
【００３０】
ＲＮＦ１端子（１７ピン）及びＲＮＦ２端子（２０ピン）は、各端子とＧＮＤとの間に出力電流検出用抵抗を接続するための端子である。出力電流検出用抵抗の消費電力を考慮し、その消費電力が出力電流検出用抵抗の定格消費電力を超えないように、抵抗値を決定することが望ましい。また、ＲＮＦ１端子及びＲＮＦ２端子から電流検出用抵抗を介してＧＮＤに至る配線パターンには、モータの駆動電流が流れるため、低インピーダンス配線とし、他のＧＮＤパターンと共通インピーダンスを持たないように、適切なパターン設計を行うことが望ましい。また、ＲＮＦ電圧（ＲＮＦ１端子及びＲＮＦ２端子に接続された外付け抵抗により出力電流が電圧変換された電圧）は、回路の誤動作などを生じないように、定格（０．５［Ｖ］）を超えないようにすることが望ましい。また、ＲＮＦ１端子及びＲＮＦ２端子がＧＮＤにショートされた場合、正常なＰＷＭ定電流制御ができずに大電流が流れて、ＯＣＰ回路１６、２６やＴＳＤ回路４０が動作するおそれがあるため、注意が必要である。また、ＲＮＦ１端子及びＲＮＦ２端子がオープンとされている場合にも、出力電流が流れないなど、誤動作の可能性があるため、そのような状態にはしないようにすべきである。
【００３１】
ＶＲＥＦ１端子（１０ピン）及びＶＲＥＦ２端子（３ピン）は、出力電流値を設定するための端子であり、ＶＲＥＦ１端子及びＶＲＥＦ２端子の端子電圧と、ＲＮＦ１端子及びＲＮＦ２端子に接続される電流検出用抵抗の抵抗値に応じて、出力電流値を設定することが可能である。なお、ＶＲＥＦ１端子及びＶＲＥＦ２端子がオープンとされている場合、各々の端子電圧が不安定となり、ＶＲＥＦ１端子及びＶＲＥＦ２端子の端子電圧が上昇して、出力電流の設定値が大きくなり、意図しない大電流が流れるなど、誤動作のおそれがあるため、ＶＲＥＦ１端子及びＶＲＥＦ２端子をオープンとした状態のまま、半導体装置１を使用することは避けるべきである。また、ＶＲＥＦ１端子及びＶＲＥＦ２端子に０．５［Ｖ］以上の電圧が印加された場合にも、出力には大電流が流れて、ＯＣＰ回路１６、２６やＴＳＤ回路４０が動作するおそれがあるため、ＶＲＥＦ１端子及びＶＲＥＦ２端子の入力電圧範囲には注意すべきである。また、ＶＲＥＦ１端子及びＶＲＥＦ２端子への入力電圧を抵抗分割で生成する場合、流出電流（最大２［μＡ］）を考慮して、抵抗値を選択することが望ましい。また、ＶＲＥＦ１端子及びＶＲＥＦ２端子の各端子電圧によって制御可能な出力電流の最小値は、ＰＷＭ駆動の最小オン時間が設定されていることから、モータコイルのインダクタンス値Ｌ及び抵抗値Ｒと、ＰＷＭ駆動の最小オン時間によって決定される。なお、モータをマイクロステップ駆動する場合を除き、ＶＲＥＦ１端子及びＶＲＥＦ２端子をショートした状態で、外部からバイアスを行う構成としても構わない。
【００３２】
ＣＲ１端子（９ピン）及びＣＲ２端子（４ピン）は、ＰＷＭ周波数（ＰＷＭ駆動の最小オン時間とオフ時間）を設定するための端子であり、各端子とＧＮＤとの間には、コンデンサ（Ｃ＝４７０〜４７００［ｐＦ］）と抵抗（Ｒ＝１０〜１００［ｋΩ］）が並列接続される。なお、ＰＷＭ駆動のオフ時間Ｔｏｆｆ［ｓ］は、Ｔｏｆｆ＝Ｃ×Ｒ×０．８１で決定される。外付け素子からＧＮＤへの配線は、他のＧＮＤパターンと共通インピーダンスを持たないように、適切なパターン設計を行うことが望ましい。また、外付け素子からＧＮＤへの配線は、矩形波などの急峻なパルスが伝送される配線に近づけないようにし、ノイズの飛び込みなどの少ない配線となるように、適切なパターン設計を行うことが望ましい。また、ＣＲ１端子及びＣＲ２端子がオープンとされている場合、または、外部からバイアスされている場合、正常なＰＷＭ定電流制御ができなくなるため、ＰＷＭ定電流制御を行う場合には、必ずコンデンサと抵抗を外付けする必要がある。また、ＰＷＭ周波数が低い場合、ＰＷＭ周波数が人間の可聴域に入って、耳障りな音を生じるおそれがあるため、ＰＷＭ駆動のオフ時間が５０［μｓ］以上とならないように留意すべきである。
【００３３】
ＮＣ端子（５ピン、１２ピン、２３ピン）は、ノンコネクション端子であって、半導体装置１の内部回路とは電気的に接続されていない。これらの端子は、オープンもしくはＧＮＤショートとして使用すればよい。
【００３４】
なお、半導体装置１のパッケージには、ＩＣ裏面に放熱用メタルが設けられている。この放熱用メタルを基板上のＧＮＤプレーンと半田で接続するとともに、できるだけＧＮＤパターンを広く取って、十分な放熱面積を確保することにより、半導体装置１の許容損失を高めることが可能となる。なお、半導体装置１の放熱用メタルは、ＩＣ裏面とショートされており、ＧＮＤ電位となっているため、ＧＮＤ以外の配線パターンにはショートさせないように注意すべきである。
【００３５】
次に、ＰＷＭ定電流制御について、図５を参照しながら詳細に説明する。図５は、ＰＷＭ定電流制御を説明するための波形図であり、上から順番に、出力電流、ＲＮＦ電圧、及び、ＣＲ端子電圧が示されている。
【００３６】
まず、電流制御動作について説明する。出力トランジスタがオンすることにより、出力電流が増加し、ＲＮＦ電圧が電流制限値（ＶＲＥＦ端子の入力電圧）に達すると、電流検出用コンパレータ（図１のコンパレータ回路１５、２５）が働いて、電流減衰モードに入る。その後、ＣＲタイマによるオフ時間Ｔｏｆｆを経て、再び出力動作が復帰される。このような動作が繰り返されることにより、ＰＷＭ定電流制御が実現される。
【００３７】
次に、ノイズキャンセル機能について説明する。出力オン時に生じるＲＮＦ電圧のスパイクノイズによって、電流検出用コンパレータの誤検出が生じることを避けるために、ノイズキャンセル時間Ｔｎが設けられている。すなわち、出力トランジスタがオンされてから、ノイズキャンセル時間Ｔｎが経過するまで、電流検出用コンパレータの出力は無効とされる。これにより、外付けフィルタを要することなく、ＰＷＭ定電流制御を実現することが可能となる。なお、ノイズキャンセル時間Ｔｎは、出力トランジスタの最小オン時間Ｔｏｎｍｉｎとなる。
【００３８】
次に、ＣＲタイマについて説明する。ＣＲ端子電圧は、出力オン時には０．９［Ｖ］でクランプされているが、出力電流が電流制限値に達して電流減衰モードに入ると、外付けコンデンサの放電が開始されて、ＣＲ端子電圧が下降し始める。そして、ＣＲ端子電圧が０．４［Ｖ］まで低下すると、再び出力トランジスタがオンされると同時に、外付けコンデンサの充電が開始される。この０．９［Ｖ］から０．４［Ｖ］の放電に要する時間がオフ時間Ｔｏｆｆとなる。また、ＣＲ端子が充電を開始してから、０．４［Ｖ］から０．８［Ｖ］の充電に要する時間がノイズキャンセル時間Ｔｎとなる。なお、ＣＲ端子の外付け抵抗として抵抗値の低い素子を用いると、０．９［Ｖ］のクランプ電圧に達しないため、１０〜１００［ｋΩ］の外付け抵抗を用いることが望ましい。また、ＣＲ端子の外付けコンデンサに関しては、ノイズキャンセル時間Ｔｎをあまり長く設定し過ぎないように、４７０〜４７００［ｐＦ］の容量値とすることが望ましい。ノイズキャンセル時間Ｔｎを長く設定し過ぎると、モータコイルのインダクタンス値Ｌ及び抵抗値Ｒによっては、出力電流が電流制限値よりも多く流れるおそれがあるからである。また、オフ時間Ｔｏｆｆを長く設定した場合、出力電流のリップルが大きくなり、平均電流が低下して、回転効率が悪化するおそれがあるので注意が必要である。また、モータ駆動音や出力電流波形の歪みなどが最小限に抑えられるように、最適値を選定することが望ましい。
【００３９】
次に、電流減衰方式について、図６を参照しながら詳細に説明する。図６は、電流減衰時の回生電流経路を示したＨブリッジ回路の模式図である。
【００４０】
半導体装置１のＰＷＭ定電流制御では、半導体装置１の消費電力を最小限に抑えるために、同期整流モードによって緩やかに電流を減衰させる方式を採用しており、低消費・高効率駆動が実現されている。また、上記方式の特長としては、電流減衰時、モータコイルの両端間にかかる電圧が小さく、回生電流が穏やかに減少するため、電流リップルが小さくなり、モータトルクに有利である点が挙げられる。なお、上記方式は、フルステップ駆動モードや、低パルスレート駆動のハーフステップ駆動モード、或いは、クォーターステップ駆動モード（外付けＤＡＣが必要）に最適である。
【００４１】
次に、フルステップ駆動時の駆動シーケンスについて、図７〜図９を参照しながら詳細に説明する。
【００４２】
図７は、フルステップ駆動時のコントロールシーケンスを説明するためのタイミングチャートであり、上から順に、第１チャネルのロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）、第２チャネルのロジック入力信号（ＩＮ２Ａ、ＩＮ２Ｂ）、第１チャネルのモータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ）、第２チャネルのモータ出力信号（ＯＵＴ２Ａ、ＯＵＴ２Ｂ）、第１チャネルのモータ電流ＩＯＵＴ（ＣＨ１）、及び、第２チャネルのモータ電流ＩＯＵＴ（ＣＨ２）を示している。
【００４３】
図８は、フルステップ駆動時のコントロールシーケンスを説明するためのトルクベクトル図である。なお、図８中の丸付き数字１〜４は、それぞれ、図７中の丸付き数字１〜４で示した各期間に対応する。
【００４４】
図９は、フルステップ駆動時のコントロールシーケンスを説明するための論理テーブルであり、図７中の丸付き数字１〜４で示した各期間毎に、ロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ、ＩＮ２Ａ、ＩＮ２Ｂ）と、モータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ、ＯＵＴ２Ａ、ＯＵＴ２Ｂ）との相関関係を示している。
【００４５】
先出の図４でも示したように、第１チャネル駆動回路１０に内蔵されるロジック回路１１は、第１チャネルのロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）の入力論理が互いに逆論理であるときには、第１チャネルのモータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ）の出力論理についても互いに逆論理とする。例えば、ＩＮ１Ａ端子がハイレベルであって、ＩＮ１Ｂ端子がローレベルであるときには、ＯＵＴ１Ａ端子がハイレベルとされ、ＯＵＴ１Ｂ端子がローレベルとされる。逆に、ＩＮ１Ａ端子がローレベルであって、ＩＮ１Ｂ端子がハイレベルであるときには、ＯＵＴ１Ａ端子がローレベルとされ、ＯＵＴ１Ｂ端子がハイレベルとされる。なお、第２チャネル駆動回路２０に内蔵されるロジック回路２１においても、上記と同様の出力論理制御が行われる。
【００４６】
従って、図７〜図９で示すように、第１チャネルのロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）、及び、第２チャネルのロジック入力信号（ＩＮ２Ａ、ＩＮ２Ｂ）として、それぞれ、常に互いに逆論理となる２本１組のパルス信号を入力することで、第１チャネルのモータ電流ＩＯＵＴ（ＣＨ１）、及び、第２チャネルのモータ電流ＩＯＵＴ（ＣＨ２）は、それぞれ、１００［％］と−１００［％］との間を離散的に遷移する形となり、ステッピングモータをフルステップ駆動させることが可能となる。
【００４７】
次に、ハーフステップ駆動時の駆動シーケンスについて、図１０〜図１２を参照しながら詳細に説明する。
【００４８】
図１０は、ハーフステップ駆動時のコントロールシーケンスを説明するためのタイミングチャートであり、上から順番に、第１チャネルのロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）、第２チャネルのロジック入力信号（ＩＮ２Ａ、ＩＮ２Ｂ）、第１チャネルのモータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ）、第２チャネルのモータ出力信号（ＯＵＴ２Ａ、ＯＵＴ２Ｂ）、第１チャネルのモータ電流ＩＯＵＴ（ＣＨ１）、及び、第２チャネルのモータ電流ＩＯＵＴ（ＣＨ２）を示している。
【００４９】
図１１は、ハーフステップ駆動時のコントロールシーケンスを説明するためのトルクベクトル図である。なお、図１１中の丸付き数字１〜８は、それぞれ、図１０中の丸付き数字１〜８で示した各期間に対応する。
【００５０】
図１２は、ハーフステップ駆動時のコントロールシーケンスを説明するための論理テーブルであり、図１０中の丸付き数字１〜８で示した各期間毎に、ロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ、ＩＮ２Ａ、ＩＮ２Ｂ）と、モータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ、ＯＵＴ２Ａ、ＯＵＴ２Ｂ）との相関関係を示している。
【００５１】
先にも述べた通り、第１チャネル駆動回路１０に内蔵されるロジック回路１１は、第１チャネルのロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）の入力論理が互いに逆論理であるときには、第１チャネルのモータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ）の出力論理についても互いに逆論理とする。また、ロジック回路１１は、ロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）の入力論理が互いに同論理であるときには、モータ出力信号（ＯＵＴ１Ａ、ＯＵＴ１Ｂ）をいずれもオープンとする。例えば、ＩＮ１Ａ端子とＩＮ１Ｂ端子がいずれもローレベルであるときには、ＯＵＴ１Ａ端子とＯＵＴ１Ｂ端子がいずれもオープンとされる。なお、第２チャネル駆動回路２０に内蔵されるロジック回路２１においても、上記と同様の出力論理制御が行われる。
【００５２】
従って、図１０〜図１２で示すように、第１チャネルのロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）、及び、第２チャネルのロジック入力信号（ＩＮ２Ａ、ＩＮ２Ｂ）として、それぞれ、基本的には互いに逆論理となる２本１組のパルス信号を入力しつつ、各パルス信号の論理変遷タイミングで、両パルス信号が互いに同論理となる期間（第１チャネルについては丸付き数字３、７で示した各期間、第２チャネルについては丸付き数字１、５で示した各期間がそれぞれ相当）を設けることで、モータ電流ＩＯＵＴは、１００［％］と−１００［％］との間を離散的に遷移するに際して、一旦ゼロ値に維持される形となり、ステッピングモータをハーフステップ駆動させることが可能となる。
【００５３】
上記で詳細に説明したように、本実施形態の半導体装置１は、２本１組で入力されるロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）（ｘ＝１または２、以下も同様）の入力論理に応じて、ステッピングモータのモータコイルに出力されるモータ出力信号（ＯＵＴｘＡ、ＯＵＴｘＢ）の出力論理を変化させることにより、ステッピングモータの励磁相切換制御を行うロジック回路ｘ１を有して成るモータ駆動装置であって、ロジック回路ｘ１は、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）の入力論理が互いに逆論理であるときには、モータ出力信号（ＯＵＴｘＡ、ＯＵＴｘＢ）の出力論理についても互いに逆論理とし、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）の入力論理が互いに同論理であるときには、モータ出力信号（ＯＵＴｘＡ、ＯＵＴｘＢ）をいずれもオープンとすることにより、フルステップ駆動方式とハーフステップ駆動方式の両方に対応しながら、ステッピングモータの励磁相切換制御を行う構成（パラレル入力駆動方式）とされている。
【００５４】
このように、ステッピングモータの励磁相切換制御に用いるロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）を２本１組とし、これを基本的に互いに逆論理で半導体装置１に入力する構成であれば、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）の入力ラインに各々流れる電流の向き（延いては磁界の向き）を互いに逆方向とし、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）のパルス駆動に起因して生じるノイズをキャンセルすることができるので、ＥＭＩを低減してノイズ特性を向上することが可能となる。
【００５５】
特に、モータ駆動装置をＣＭＯＳプロセスで集積化して成る半導体装置１においては、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）の高クロック化に伴い、ＥＭＩが顕著となるため、上記のパラレル入力駆動方式を採用することが望ましい。
【００５６】
なお、上記のパラレル入力駆動方式は、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）が常に逆論理で入力されるフルステップ駆動時において、最大のＥＭＩ低減効果を奏するものであるが、ハーフステップ駆動時においても、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）は基本的に逆論理で入力されるため、十分なＥＭＩ低減効果を享受することができる。
【００５７】
また、上記のパラレル入力駆動方式は、ノイズ対策回路を別途設けることなく、自動的に効果を奏するものであるため、ノイズに対するノウハウ不足等による失敗リスクを軽減することが可能となる。
【００５８】
また、上記のパラレル入力駆動方式では、２本１組のロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）を用いるため、ロジック入力端子がチャネル毎に２ピンずつ必要となるが、従来のフェイズ信号ＰＨＡＳＥとハーフステップ駆動信号Ｉｏ（図１５を参照）に代えて、２本１組のロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）が入力される形となるので、外部端子数が不要に増大することはない。
【００５９】
次に、上記のＥＭＩ低減効果をさらに向上させるための構成について、図１３を参照しながら詳細に説明する。図１３は、パラレル入力駆動方式によるＥＭＩ低減効果をさらに高めるための構成について説明するための図である。
【００６０】
図１３に示すように、本構成例のモータ駆動装置１は、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）の各入力ラインと接地ラインとの間に、それぞれ、プルダウン抵抗ＲｘＡ、ＲｘＢを接続して成る。なお、プルダウン抵抗ＲｘＡ、ＲｘＢの抵抗値は、互いに同値とされている。このような構成とすることにより、ロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）の各入力ラインに挿入されるダンピング抵抗ＲＤｘＡ、ＲＤｘＢとのマッチングを行い、各入力ラインの入力インピーダンスを揃えることができるので、上記のＥＭＩ低減効果をさらに向上させて、ノイズ特性をより向上することが可能となる。
【００６１】
また、図１３に示すように、本発明に係る半導体装置１と、半導体装置１に対してロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）を供給するマイコン２と、半導体装置１によって駆動制御されるステッピングモータ３と、を有して成る電気機器において、マイコン２から半導体装置１に対してロジック入力信号（ＩＮｘＡ、ＩＮｘＢ）を供給するための入力ラインは、プリント基板（ＰＣＢ［Printed Circuit Board］）上で互いに並列かつ近傍にレイアウトすることが望ましい。このような構成とすることにより、上記のＥＭＩ低減効果をさらに向上させて、ノイズ特性をより向上することが可能となる。
【００６２】
次に、マイクロステップ駆動について、図１４を参照しながら詳細に説明する。
【００６３】
図１４は、マイクロステップ駆動時のコントロールシーケンスを説明するためのタイミングチャートであり、上から順に、第１チャネルのロジック入力信号（ＩＮ１Ａ、ＩＮ１Ｂ）、第２チャネルのロジック入力信号（ＩＮ２Ａ、ＩＮ２）、第１チャネルのＶＲＥＦ端子電圧、第２チャネルのＶＲＥＦ端子電圧、第１チャネルのモータ電流ＩＯＵＴ（ＣＨ１）、及び、第２チャネルのモータ電流ＩＯＵＴ（ＣＨ２）を示している。
【００６４】
本実施形態の半導体装置１は、先に述べたように、ＩＮ１Ａ端子、ＩＮ１Ｂ端子、ＩＮ２Ａ端子、ＩＮ２Ｂ端子を用いて、第１チャネル及び第２チャネルの出力論理を個別に設定することができるほか、ＶＲＥＦ１端子及びＶＲＥＦ２端子を用いて、第１チャネル及び第２チャネルの出力電流値を設定することができる。従って、外付けＤＡＣなどを用いてＶＲＥＦ１端子及びＶＲＥＦ２端子に所定のアナログ電圧を入力し、かつ、ＩＮ１Ａ端子、ＩＮ１Ｂ端子、ＩＮ２Ａ端子、ＩＮ２Ｂ端子をフルステップ駆動時のコントロールシーケンスで制御することにより、マイクロステップ駆動（疑似正弦波駆動）を実現することができる。
【００６５】
なお、マイクロステップ駆動時においても、ＩＮ１Ａ端子、ＩＮ１Ｂ端子、ＩＮ２Ａ端子、ＩＮ２Ｂ端子については、フルステップ駆動時のコントロールシーケンスで制御されるため、先述のＥＭＩ低減効果を最大限に享受することが可能である。
【００６６】
最後に、各種保護回路（ＯＣＰ回路１６、２６、ＴＳＤ回路４０、ＯＶＬＯ回路５０、及び、ＵＶＬＯ回路６０）について詳細に説明する。
【００６７】
本実施形態の半導体装置１には、モータ出力間ショート、天絡、地絡時の破壊対策として、第１チャネル駆動回路１０及び第２チャネル駆動回路２０の双方に、各々ＯＣＰ回路１６、２６が内蔵されている。ＯＣＰ回路１６、２６は、所定の閾値電流が４［μｓ］に亘って流れたときに、モータ出力をオープン状態にラッチする。このラッチ状態は、ＶＣＣ電源の再投入やＰＳ端子によるリセットを行うことで復帰される。ただし、過電流保護動作後、異常状態が解消されないまま、ＶＣＣ電源の再投入やＰＳ端子によるリセットをが行われると、上記の過電流保護動作が繰り返されて、半導体装置１の発熱や劣化などを生じるおそれがあるため注意が必要である。
【００６８】
また、本実施形態の半導体装置１には、過熱保護対策として、ＴＳＤ回路４０が内蔵されている。ＴＳＤ回路４０は、半導体装置１のチップ温度が１７５［℃］以上になった場合、モータ出力をオープンとする。また、ＴＳＤ回路４０は、半導体装置１のチップ温度が１５０［℃］以下になると、モータ出力を通常動作状態に自動で復帰させる。
【００６９】
また、本実施形態の半導体装置１には、電源過電圧時における半導体装置１及びモータの保護手段として、ＯＶＬＯ回路５０が内蔵されている。ＯＶＬＯ回路５０は、電源端子（ＶＣＣ１端子、ＶＣＣ２端子）への印加電圧が所定の閾値電圧（３２［Ｖ］）以上となった場合に、モータ出力をオープンとする。なお、ＯＶＬＯ回路５０では、ノイズなどによる誤動作の防止対策として、 その閾値電圧に１［Ｖ］のヒステリシスが設けられており、また、その検出期間には４［μｓ］のマスク時間が設けられている。
【００７０】
また、本実施形態の半導体装置１には、電源低電圧時における半導体装置１の誤動作を防止する手段として、ＵＶＬＯ回路６０が内蔵されている。ＵＶＬＯ回路６０は、電源端子（ＶＣＣ１端子、ＶＣＣ２端子）への印加電圧が所定の閾値電圧（１５［Ｖ］）以下となった場合に、モータ出力をオープンとする。なお、ＵＶＬＯ回路６０では、ノイズなどによる誤動作の防止対策として、その閾値電圧に１［Ｖ］のヒステリシスが設けられている。なお、半導体装置１のパワーセーブ時には、ＵＶＬＯ回路６０が動作しないので注意すべきである。
【００７１】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【００７２】
本発明に係るモータ駆動装置は、レーザビームプリンタ、スキャナ、フォトプリンタ、ファクシミリ、インクジェットプリンタ、ミニプリンタ、ミシン、玩具、ロボットなどの電気機器に搭載されるステッピングモータの駆動制御手段として好適であり、特に、ステッピングモータのフルステップ駆動時におけるノイズ対策を行う上で有用な技術である。
【図面の簡単な説明】
【００７３】
【図１】は、本発明に係る半導体装置の一実施形態を示すブロック図である。
【図２】は、外部端子の端子番号、端子名、及び、機能を示した対応表である。
【図３】は、ＰＳ端子の入力論理と半導体装置１の動作状態との関係を説明するためのテーブルである。
【図４】は、ロジック入力端子を用いた励磁相の切り換え制御を説明するためのテーブルである。
【図５】は、ＰＷＭ定電流制御を説明するための波形図であり、上から順に、出力電流、ＲＮＦ電圧、及び、ＣＲ端子電圧が示されている。
【図６】は、電流減衰時の回生電流経路を示したＨブリッジ回路の模式図である。
【図７】は、フルステップ駆動時のコントロールシーケンスを説明するためのタイミングチャートである。
【図８】は、フルステップ駆動時のコントロールシーケンスを説明するためのトルクベクトル図である。
【図９】は、フルステップ駆動時のコントロールシーケンスを説明するための論理テーブルである。
【図１０】は、ハーフステップ駆動時のコントロールシーケンスを説明するためのタイミングチャートである。
【図１１】は、ハーフステップ駆動時のコントロールシーケンスを説明するためのトルクベクトル図である。
【図１２】は、ハーフステップ駆動時のコントロールシーケンスを説明するための論理テーブルである。
【図１３】は、パラレル入力駆動方式によるＥＭＩ低減効果をさらに高めるための構成について説明するための図である。
【図１４】は、マイクロステップ駆動時のコントロールシーケンスを説明するためのタイミングチャートである。
【図１５】は、モータ駆動装置の一従来例を示すブロック図である。
【図１６】は、フルステップ駆動時及びハーフステップ駆動時における従来のコントロールシーケンスを説明するためのタイミングチャートである。
【符号の説明】
【００７４】
１    半導体装置
２    マイコン
３    ステッピングモータ
１０、２０    第１チャネル駆動回路、第２チャネル駆動回路
１１、２１    ロジック回路
１２、２２    プリドライバ回路
１３、２３    ドライバ回路
１４、２４    ワンショット回路
１５、２５    コンパレータ回路
１６、２６    ＯＣＰ回路
３０    レギュレータ回路
４０    ＴＳＤ回路
５０    ＯＶＬＯ回路
６０    ＵＶＬＯ回路
７０    リセット回路
ＩＮｘＡ、ＩＮｘＢ（ｘ＝１、２）    ロジック入力信号
ＯＵＴｘＡ、ＯＵＴｘＢ（ｘ＝１、２）    モータ出力信号
ＲｘＡ、ＲｘＢ（ｘ＝１、２）    プルダウン抵抗
ＲＤｘＡ、ＲＤｘＢ（ｘ＝１、２）    ダンピング抵抗
【図１】
0005462441.tif 000002
【図２】
0005462441.tif 000003
【図３】
0005462441.tif 000004
【図４】
0005462441.tif 000005
【図５】
0005462441.tif 000006
【図６】
0005462441.tif 000007
【図７】
0005462441.tif 000008
【図８】
0005462441.tif 000009
【図９】
0005462441.tif 000010
【図１０】
0005462441.tif 000011
【図１１】
0005462441.tif 000012
【図１２】
0005462441.tif 000013
【図１３】
0005462441.tif 000014
【図１４】
0005462441.tif 000015
【図１５】
0005462441.tif 000016
【図１６】
0005462441.tif 000017