(57)【特許請求の範囲】
【請求項１】
ドレイン、ゲートおよびソースを具備する第１のトランジスタ、前記ソースは基準電圧に結合される；
前記第１のトランジスタの前記ドレインと前記ゲートとを結合する第１の抵抗器；
前記第１のトランジスタの前記ドレインを基準電圧に結合する第１のキャパシタ；
前記第１のトランジスタの前記ゲートを基準電圧に結合する第２のキャパシタ；および
ドレイン、ゲートおよびソースを具備する第２のトランジスタ、前記ソースは基準電圧に結合され、前記ゲートは前記第１のトランジスタの前記ゲートに結合される；
を具備してなる装置。
【請求項２】
請求項１の装置において、前記第１および第２のトランジスタはＰＭＯＳトランジスタであること、各基準電圧は同じ正のソース電圧であること。
【請求項３】
請求項１の装置において、前記第１および第２のトランジスタはＮＭＯＳトランジスタであること、各基準電圧は接地電圧であること。
【請求項４】
請求項１の装置において、前記第１のトランジスタの前記ドレインを前記第１の抵抗器に結合する電圧バッファをさらに具備してなること。
【請求項５】
請求項４の装置において、前記電圧バッファはソースフォロアーを具備してなること。
【請求項６】
請求項１の装置において、
前記第１のトランジスタの前記ゲートを前記第２のトランジスタの前記ゲートに結合する第２の抵抗器；
前記第２のトランジスタの前記ゲートを基準電圧に結合する第３のキャパシタ
をさらに具備してなること。
【請求項７】
請求項１の装置において、前記の第１のトランジスタ、第１の抵抗器、第１のキャパシタ、第２のキャパシタおよび第２のトランジスタは、第１のフィルタを形成すること、前記装置は、第２のフィルタをさらに具備してなること、
前記第２のフィルタは、
ドレイン、ゲートおよびソースを具備する第１のトランジスタを具備すること、前記ソースは前記基準電圧に結合され、前記第１のフィルタの前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合されていること、前記第１のトランジスタは前記第１のフィルタの前記第１のトランジスタに相補的であること；
前記第１のトランジスタの前記ドレインと前記ゲートとを結合する第１の抵抗器；
前記第１のトランジスタの前記ドレインを基準電圧に結合する第１のキャパシタ；
前記第１のトランジスタの前記ゲートを基準電圧に結合する第２のキャパシタ；および
ドレイン、ゲートおよびソースを具備する第２のトランジスタ、前記ソースは基準電圧に結合され、前記ゲートは前記第１のトランジスタの前記ゲートに結合される
を具備する。
【請求項８】
請求項７の装置において、前記第１および第２のフィルタに直列にカスケードされた少なくとも１つの追加のフィルタをさらに具備してなること。
【請求項９】
請求項６の装置において、前記第１のトランジスタ、第１の抵抗器、第１のキャパシタ、第２のキャパシタおよび第２のトランジスタは、第１のフィルタを形成すること、前記装置は第２のフィルタをさらに具備してなること；
前記第２のフィルタは、
ドレイン、ゲートおよびソースを具備する第１のトランジスタ、前記ソースは基準電圧に結合され、前記第１のフィルタの前記第２のトランジスタの前記ドレインは前記第１のトランジスタの前記ドレインに結合されていること、前記第１のトランジスタは前記第１のフィルタの前記第１のトランジスタに相補的であること；
前記第１のトランジスタの前記ドレインと前記ゲートとを結合する第１の抵抗器；
前記第１のトランジスタの前記ドレインを基準電圧に結合する第１のキャパシタ；
前記第１のトランジスタの前記ゲートを基準電圧に結合する第２のキャパシタ；および
ドレイン、ゲートおよびソースを具備する第２のトランジスタ、前記ソースは基準電圧に結合され、前記ゲートは前記第１のトランジスタの前記ゲートに結合される
を具備する。
【請求項１０】
請求項１の装置において、前記第１のトランジスタの前記ドレインに結合される入力電流を発生するためのデジタルアナログコンバータ（ＤＡＣ）をさらに具備してなること。
【請求項１１】
請求項１の装置において、前記第２のトランジスタの前記ドレインに結合された少なくとも１つのベースバンドＴＸアンプ、ＴＸ ＬＯ信号発生器、前記ＴＸ ＬＯ信号発生器および前記少なくとも１つのベースバンドＴＸアンプに結合されたアップコンバータ、前記アップコンバータの前記出力に結合されたＴＸフィルタ、前記ＴＸフィルタに結合されたパワーアンプ（ＰＡ）、前記パワーアンプの前記出力に結合された送受切換え器（duplexer）、前記送受切換え器に結合された低ノイズアンプ（ＬＮＡ）、前記ＬＮＡに結合されたフィルタ、ＲＸ ＬＯ信号発生器、前記ＲＸ ＬＯ信号発生器および前記ＬＮＡに結合された前記フィルタに結合されたダウンコンバータ、および、前記ダウンコンバータの前記出力に結合された少なくとも１つのＲＸローパスフィルタをさらに具備してなること。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示はフィルタ設計に係り、より具体的には、電流モードローパスフィルタに関する。
【背景技術】
【０００２】
フィルタ設計の技術では、電流モードフィルタは、電流ドメイン内の信号をフィルタリングするために使用することができる。このような電流モードフィルタは、複数の用途に有利に採用され、ここにおいて、例えば、先行するおよび／または後に続く回路ブロックは、電圧信号とは対照的に、信号電流を処理する。例えば、通信トランスミッタの用途では、デジタルアナログコンバータ（ＤＡＣ）の出力およびアップコンバージョンミキサへの入力はともに一般的に信号電流を処理するように設計され、そして、したがって、電流モードフィルタは、例えば、ミキサの入力に提供する前に、ＤＡＣの出力電流をローパスフィルタするために、ＤＡＣとミキサとの間に容易に採用することが可能である。
【０００３】
ある先行技術の電流モードフィルタは、電流ミラーのトポロジーを採用し、ここにおいて、１つまたは複数の抵抗・キャパシタ（ＲＣ）ネットワークは、ローパスフィルタリングを提供するために、複数の電流ミラートランジスタのゲート間に結合される。設計および実装するために概念的には単純でありながら、このような従来技術の設計はある欠点を示し、特に、最大でも１／２に制限される一般的に低い品質係数（Ｑ）を示す。例えば、通信トランシーバ用のフィルタは、帯域内減衰を最小限に抑えながら、所定の周波数で所望の減衰を達成するために、一般的に、高いＱ値を要求することは理解されるであろう。
【０００４】
任意の高いＱを有し、そして、さらに任意に選択できる固有周波数（natural frequency）を有する電流モードフィルを設計するための新規な手法を提供することが望まれる。
【図面の簡単な説明】
【０００５】
【図１】図１は、本開示に係る電流モードフィルタの例示的な実施形態を示す図である。
【図２】図２は、電流モードフィルタの従来技術の実装を示す図である。
【図２Ａ】図２Ａは、電流モードフィルタの別の従来技術の実装を示す図である。
【図３】図３は、本開示に係るフィルタの例示的な実施形態を示す図である。
【図３Ａ】図Ａ３は、本開示に係るフィルタ１００の代替の例示的な実施形態３００Ａを示す図である。
【図４】図４は、本開示に係るフィルタの代替の例示的な実施形態を示す図である。
【図４Ａ】図４Ａは、フィルタの例示的な実施形態を示す図であり、ここにおいて、ＰＭＯＳのソースフォローは電圧バッファのために採用される。
【図５】図５は、本開示に係る３次のローパスフィルタの例示的な実施形態を示す図である。
【図５Ａ】図５Ａは、本開示に係る３次のローパスフィルタの代替の例示的な実施形態を示す図である。
【図６】図６は、本開示に従ってフィルタをカスケード接続すること（cascading filters）による、偶数次のフィルタ例えば４次のフィルタを合成するための手法の例示的な実施形態を示す図である。
【図６Ａ】図６Ａは、本開示に係る任意の偶数次のローパス伝達特性を有するフィルタの例示的な実施形態を示す図であり、ここにおいて、フィルタの出力電流はさらにフィルタカスケードに結合され得る。
【図７】図７は、本開示に従ってフィルタをカスケード接続することによる、奇数次のフィルタ例えば５次のフィルタを合成するための手法の例示的な実施形態を示す図である。
【図７Ａ】図７Ａは、本開示に係る任意の奇数次のローパス伝達特性を有するフィルタの代替の例示的な実施形態を示す図であり、ここにおいて、フィルタの出力電流はさらに偶数次のフィルタカスケードに結合され得る。
【図７Ｂ】図７Ｂは、ＰＭＯＳトランジスタを有する２次のフィルタのインスタンスがＮＭＯＳトランジスタを有する３次のフィルタのインスタンスに結合されたフィルタの例示的な実施形態を示す図であり、ここにおいて、フィルタの出力電流はさらに偶数次のフィルタカスケードに結合され得る。
【図８】図８は、ＤＡＣの出力電流をフィルタリングするためのフィルタの例示的な実施形態を示す図である。
【図９】図９は、本開示の技術を実装し得る無線通信デバイスの設計のブロックダイアグラムを示す図である。
【図１０】図１０は、本開示に係るローパスフィルタリングの方法の例示的な実施形態を示す図である。
【図１０Ａ】図１０Ａは、本開示に係るローパスフィルタリングの方法の例示的な実施形態を示す図である。
【図１１】図１１は、本開示に係るローパスフィルタリングの方法の代替の例示的な実施形態を示す図である。
【発明を実施するための形態】
【０００６】
添付の図面を参照して、本開示の種々の態様をより十分に説明する。この開示は、しかしながら、多くの異なる形態で実施することができ、この開示を通じて提示された特定の構造または機能に限定されるとは解釈するべきでない。むしろ、これらの態様は、本開示が徹底的かつ完全となり、そして、当業者に開示の範囲を十分に伝えるように提供される。本開示の他の任意の態様と独立または組合せで実装できるかなかろうと、本明細書内の教示に基づいて、当業者は、開示の範囲は、本明細書に開示された任意の態様をカバーするために意図されていることを理解すべきである。例えば、本明細書に説明された任意の数の態様を用いて、装置が実装されても構わないし、または、方法が実施されても構わない。さらに、本開示の範囲は、本明細書内に示された開示のさまざまな態様に加えて、他の構造、機能、もしくは構造および機能を用いて実施されるか、または、本明細書内に示された開示のさまざまな態様以外を用いて実施されるような装置または方法をカバーするために意図されている。本明細書に開示された開示の任意の態様は、請求項の１つまたは複数の要素によって実施され得ることを理解すべきである。
【０００７】
添付図面に関連して以下に記載する詳細な説明は、本発明の例示的な実施形態の説明として意図されており、本発明を実施できる唯一の実施形態を示すためには意図されていない。用語“例示的な（exemplary）”は、“例（example）、事例（instance）または例証（illustration）として仕えること”を意味するために本明細書では使用され、必ずしも他の例示的な実施形態よりも好ましいまたは有利であるとは本明細書では必ずしも解釈されない。詳細な説明は、本発明の例示的な実施形態の徹底的な理解を提供することを目的とする具体的な詳細を含む。これらの具体的な説明がなくても当業者であれば、本明細書に記載された本発明の例示的な実施形態は実施できることは明らかであろう。いくつかの事例では、周知の構造およびデバイスは、ここに提示された例示的な設計の新規性が不明瞭になることを避けるために、ブロックダイアグラムの形式で示されている。
【０００８】
図１は、本開示に係る電流モードフィルタ１００の例示的な実施形態を示す図である。図１において、電流モードフィルタ１００は、入力電流Ｉｉｎを受け取り、そして、フィルタリングされた出力電流Ｉｏｕｔを発生する。出力電流Iｏｕｔは、負荷（図示せず）に供給することができる。ローパスフィルタ１００は、例えば、出力電流Ｉｏｕｔを発生するために、入力電流Ｉｉｎのローパスフィルタリングを行うことができる。フィルタ１００は、例えば、フィルタ１００に先行するステージが出力として電流を発生し、および／または、フィルタ１００に続くステージが入力として電流を受け取る用途においては、電圧モードフィルタ（図示せず）よりも望ましい場合がある。
【０００９】
電流モードフィルタ１００は、入力電流を受け取り、そして、出力電流を発生するように示されているが、電流モードフィルタ１００に基づいたフィルタは、他のタイプの信号、例えば、入力電圧および／または出力電圧を処理するように容易に設計することが可能であることは分かるであろう。例えば、電圧・電流変換は、入力電圧を入力電流に変換するために行うことができるとともに、電流・電圧変換は、電流モードフィルタの出力電流を出力電圧に変換するために行うことができる。このような代替の例示的な実施形態は本開示の範囲内にあると考えられる。
【００１０】
図２は、電流モードフィルタ１００の従来技術の実装２００を示す図である。図２において、ダイオード結合の第１のトランジスタ２２０（またはΜ１’）のドレインは、入力電流Ｉｉｎに結合されている。入力電流Ｉｉｎは、Ｍ１’の電流・電圧変換特性によってＭ１’のゲートで電圧Ｖ１’を引き起こす。電圧Ｖ１’は、抵抗器２３０（またはＲ1’）を介して、第２のトランジスタ２７０（またはＭ２’）のゲート電圧Ｖ２’に結合される。キャパシタ２４０（またはＣ1 ’）もまたＭ２’のゲートを電源電圧ＶＤＤに結合するために提供される。Ｒ1 ’およびＣ1 ’はＶ１'からＶ２'まで１次のローパスフィルタを効果的に形成することが理解されるであろう。電圧Ｖ２'は、後に続く負荷（図示せず）に提供される、出力電流ＩｏｕｔをＭ２'のドレインにて発生する。
【００１１】
図２Ａは、電流モードフィルタ１００の別の従来技術の実装２００Ａを示す図である。図２Ａにおいて、抵抗器２５０（またはＲ2 '）はさらにＭ１'およびＭ２'のゲート間に設けられており、そして、キャパシタ２６０（またはＣ2 '）はＭ２'のゲートからＶＤＤまでに結合されている。Ｒ1 ’、Ｒ2 ’、Ｃ1 ’およびＣ2 ’の組合せが効果的に２次のローパスフィルタをＶ１'からＶ２'まで形成することが理解されるであろう。
【００１２】
当業者は、２００および２００Ａのような従来技術のフィルタの欠点は、そのようなフィルタの伝達関数Ｉｏｕｔ／ＩｉｎのＱが最大でも１／２に制限されることを理解するであろう。多くの用途では、例えば、通信トランシーバでは、帯域外の信号減衰を最大にするとともに、帯域内の信号劣化を最小にするために、より高いＱを持つフィルタを有することが望ましい。
【００１３】
図３は、本開示に係るフィルタ１００の例示的な実施形態３００を示す図である。なお、図３のフィルタ３００は説明のみを目的として示され、本開示の範囲を限定することは意図していない。
【００１４】
図３では、第１のトランジスタ３２０（またはＭ１）のドレインは、入力電流Ｉin３１０に結合されている。Ｍ１のドレインは、さらに、抵抗Ｒ1 ３３０を介してそのゲートに結合され、そして、キャパシタ３４０（またはＣ1 ）を介して、基準電圧、例えば、ソース電圧ＶＤＤに結合される。Ｍ１のゲートはキャパシタ３５０（またはＣ2 ）を介してソース電圧ＶＤＤに接続されている。Ｍ１のゲートはまた第２のトランジスタ３７０（またはＭ２）のゲートに結合されている。Ｍ２は、そのゲート電圧に応答して、そのドレインで電流Ｉｏｕｔを発生し、そして、ドレイン電流は、その後、負荷（図示せず）への出力電流として提供される。
【００１５】
フィルタ３００の特性は以下のように表すことができることは理解されるであろう。
【数１】
0005519019.tif 000002
【数２】
0005519019.tif 000003
【数３】
0005519019.tif 000004
【００１６】
ここで、ｇm1およびｇm2は、それぞれ、Ｍ１およびＭ２の相互コンダクタンスを表し、Ｈ（ｓ）はＩinからＩoutへの伝達関数を表し、ω2 nは伝達関数Ｈ（ｓ）のカットオフ（または自然）周波数の自乗を表し、そして、Ｑは品質係数を表す。（式１）から、フィルタ３００は、２次のローパスフィルタ伝達特性を有し、そして、Ｑおよびωnは示される変数の適切な選択によって任意の値に設定することができる。
【００１７】
図３Ａは、本開示に係るフィルタ１００の代替の例示的な実施形態３００Ａを示す図である。フィルタ３００Ａは、図３のＰＭＯＳトランジスタ３２０および３７０の代わりに使用されるＮＭＯＳトランジスタ３２０Ａおよび３７０Ａを持ち、そして、対応する接続（connections）は、基準電圧としては図３に示される正の電源電圧ＶＤＤよりはむしろ接地電圧になる、図３Ａに示されるフィルタ３００と同じ構造でも構わないことは分かるであろう。
【００１８】
例示的な実施形態では、フィルタ３００または３００Ａの成分値は以下のように選んでも構わない：ωn＝１０ＭＨｚおよびＱ＝０．７を有するフィルタを設計するためには、ｇm1＝１．５４ｍＳ、Ｒ1 ＝１．３ｋオーム、Ｃ1 ＝２０ｐＦ、およびＣ2 ＝１５ｐＦ。別の例示的な実施形態では、成分値は以下のように選んでも構わない：ωn＝１０ＭＨｚおよびＱ＝２を有するフィルタを設計するためには、ｇm1＝４．４ｍＳ、Ｒ1 ＝３．７１３ｋオーム、Ｃ1 ＝２０ｐＦ、およびＣ2 ＝１５ｐＦ。
【００１９】
図４は、本開示に係るフィルタ１００の代替の例示的な実施形態４００を示す図である。なお、図３の要素と同様にラベルされた図４の要素は、特に断りのない限り、同様の機能を持つことができる。図４において、電圧バッファ４１０は、Ｍ１のドレインと抵抗Ｒ1 との間に設けられている。電圧バッファ４１０は、Ｍ１のドレイン電圧をサンプリングし（理想的にはＭ１のドレインから電流は引き出せないとしても）、そして、サンプリングされたドレイン電圧をトラッキングする電圧を出力するために設計される。
【００２０】
フィルタ４００の特性は以下のように表すことができることは理解されるであろう。
【数４】
0005519019.tif 000005
【数５】
0005519019.tif 000006
【数６】
0005519019.tif 000007
【００２１】
ここで、ｇm1およびｇm2は、それぞれ、Ｍ１およびＭ２の相互コンダクタンスを表す。
【００２２】
電圧バッファ４１０を提供することは、フィルタ４００にフィルタ３００よりも高いＱを達成させることを可能とし、および／または、フィルタ４００の直線性を向上させるのに役立つことが理解されるであろう。 
例示的な実施形態では、フィルタ４００の成分値は以下のように選んでも構わない：ωn＝１０ＭＨｚおよびＱ＝０．７を有するフィルタを設計するためには、ｇm1＝８８０μＳ、Ｒ1 ＝７４３オーム、Ｃ1 ＝２０ｐＦ、およびＣ2 ＝１５ｐＦ。別の例示的な実施形態では、成分値は以下のように選んでも構わない：ωn＝１０ＭＨｚおよびＱ＝２を有するフィルタを設計するためには、ｇm1＝２．５ｍＳ、Ｒ1 ＝２．１２２ｋオーム、Ｃ1 ＝２０ｐＦ、およびＣ2 ＝１５ｐＦ。
【００２３】
図４Ａは、フィルタ４００の例示的な実施形態４００Ａを示す図であり、ここにおいて、ＰＭＯＳのソースフォロー４１０Ａは電圧バッファ４１０のために採用される。当業者は、電圧バッファ４１０Ａは説明のみを目的として示され、そして、電圧バッファの他の実装も容易に利用できることは理解するであろう。当業者は、さらに、ＮＭＯＳトランジスタを採用したフィルタの例示的な実施形態において、電圧バッファの代わりにＮＭＯＳソースフォロアを採用しても構わないことを理解するであろう。
【００２４】
図５は、本開示に係る３次のローパスフィルタ５００の例示的な実施形態５００を示す図である。図５において、抵抗５５０（またはＲ2 ）はＭ１およびＭ２のゲート間に設けられ、そして、Ｍ２のゲートを電源電圧ＶＤＤに結合するためにキャパシタ５６０（またはＣ3 ）がさらに設けられている。フィルタ５００の伝達特性は以下のように表すことができることは理解されるであろう。
【数７】
0005519019.tif 000008
【数８】
0005519019.tif 000009
【数９】
0005519019.tif 000010
【数１０】
0005519019.tif 000011
【００２５】
図５Ａは、本開示に係る３次のローパスフィルタの代替の例示的な実施形態５００Ａを示す図である。フィルタ５００Ａは、図５のＰＭＯＳトランジスタ３２０および３７０の代わりに使用されるＮＭＯＳトランジスタ３２０Ａおよび３７０Ａを持ち、そして、対応する接続（connections）は、基準電圧としては図５に示される正の電源電圧ＶＤＤよりはむしろ接地電圧になる、図５Ａに示されるフィルタ５００と同じ構造でも構わないことは分かるであろう。
【００２６】
フィルタ５００および５００Ａは、３次のローパスフィルタ伝達特性を有し、そして、前記フィルタの前記伝達特性は複数の式７中の回路パラメータの適切な選択によって設計できることが分かるであろう。
【００２７】
図６は、本開示に従ってフィルタをカスケードすることによって、偶数次のフィルタ例えば４次のフィルタを合成するための手法の例示的な実施形態６００を示す図である。図６では、入力電流６１０は、２次のフィルタ３００のインスタンス３００．１に結合され、これはさらに２次のフィルタ３００Ａのインスタンス３００Ａ．１に結合される。フィルタ３００．１および３００Ａ．１は相補的であり、すなわち、フィルタ３００．１はＰＭＯＳトランジスタＭ１およびＭ２で実装されるとともに、フィルタ３００Ａ．１はＮＭＯＳトランジスタＭ３およびＭ４で実装され、そして、フィルタ３００．１の出力電流はフィルタ３００Ａ．１の入力電流として利用されることは理解されるであろう。フィルタ３００Ａ．１の出力は負荷（不図示）への出力電流として提供され得る。
【００２８】
図６Ａは、本開示に係る任意の偶数次のローパス伝達特性を有するフィルタの例示的な実施形態６００Ａを示す図であり、ここにおいて、フィルタ３００Ａ．１の出力電流はさらにフィルタカスケード６２０に結合され得る。例示的な実施形態において、フィルタカスケード６２０自体は、任意の偶数次のローパス伝達特性が伝達特性ＩOUT(ｓ）／Ｉin(ｓ）のために合成されるように、カスケードされた（cascaded）２次のフィルタ３００および３００Ａの１つまたは複数のインスタンスを含むことができる。
【００２９】
図７は、本開示に従ってフィルタをカスケードすることによって、奇数次のフィルタ例えば５次のフィルタを合成するための手法の例示的な実施形態７００を示す図である。図７において、入力電流７１０（またはＩin）は、３次のフィルタ５００のインスタンス５００．１に結合され、これはさらに２次のフィルタ３００Ａのインスタンス３００Ａ．１に結合される。フィルタ５００．１および３００Ａ．１は相補的であり、すなわち、フィルタ５００．１の出力電流はフィルタ３００Ａ．１の入力電流として利用されるように、フィルタ５００．１はＰＭＯＳトランジスタＭ１およびＭ２で実装されるとともに、フィルタ３００Ａ．１はＮＭＯＳトランジスタＭ３およびＭ４で実装されることは理解されるであろう。フィルタ３００Ａ．１の出力電流は負荷（不図示）への出力電流として提供され得る。
【００３０】
図７Ａは、本開示に係る任意の奇数次のローパス伝達特性を有するフィルタの代替の例示的な実施形態７００Ａを示す図であり、ここにおいて、フィルタ３００Ａ．１の出力電流はさらに偶数次のフィルタカスケードに結合され得る。例示的な実施形態において、フィルタカスケー７２０自体は、任意の奇数次のローパス伝達特性が伝達特性ＩOUT(ｓ）／Ｉin(ｓ）のために合成されるように、カスケードされた（cascaded）２次のフィルタ３００および３００Ａの１つまたは複数のインスタンスを含むことができる。
【００３１】
当業者は、本明細書に開示された技術を踏まえて、フィルタ３００、３００Ａ、５００および５００Ａは、一般的に、任意のローパス伝達特性を有するフィルタを合成するために明示的に示されたもの以外の任意のシーケンスに連結され（concatenated）ても構わないとは分かるであろう。例えば、図７Ｂは、ＰＭＯＳトランジスタを有する２次のフィルタ３００のインスタンス３００．１がＮＭＯＳトランジスタを有する３次のフィルタ５００Ａのインスタンス５００Ａ．１に結合されたフィルタの例示的な実施形態を示す図であり、ここにおいて、フィルタの出力電流はさらに偶数次のフィルタカスケード７２０に結合される。このような代替の例示的な実施形態は本開示の範囲内であると考えられる。
【００３２】
カスケードされたフィルタの例示的な実施形態は、本開示の技術に従って設計されたフィルタを採用することを記載してきたが、任意のカスケードされたフィルタは、カスケード内の一つのフィルタとして一つまたは複数の従来技術の電流モードフィルタを採用しても構わないことは理解されるであろう。例えば、偶数次のオーダのフィルタカスケード６２０または７２０において、２００または２００Ａなどの従来技術の電流モードフィルタは、本開示に係る一つまたは複数の奇数または偶数のフィルタにカスケードされても構わなく、そして、このような代替の例示的な実施形態は本開示の範囲内であると考えられる。
【００３３】
図８は、ＤＡＣ８０１の出力電流をフィルタリングするためのフィルタ８００Ａの例示的な実施形態を示す図である。ＤＡＣ８０１には、制御のために、例えば、ＤＡＣ８０１の出力電流の振幅の制御のために、デジタル入力信号８０１ａが提供される。フィルタ８００Ａは、可変抵抗８３０（またはＲ1 ）、および、可変キャパシタ８４０（またはＣ1 ）および８５０（またはＣ2 ）を含む。例示的な実施形態では、前記可能抵抗および前記可変キャパシタは、例えば、フィルタ８００Ａの動作時にフィルタ８００Ａの周波数応答を調整するために、動的に可変されても構わない。可変の抵抗または容量を持つ要素（element）、例えば、ＭＯＳ抵抗またはバラクタを提供するためのさまざまな手法は、当該技術分野内で知られており、そのような例示的な実施形態は、本開示の範囲内であると考えられる。
【００３４】
図９は、本開示の技術を実装し得る無線通信デバイス９００の設計のブロックダイアグラムを示す図である。図９は、トランシーバ設計の例を示す。一般的には、送信機および受信機内の信号を調整することは、アンプ、フィルタ、アップコンバータ、ダウンコンバータ等の一つまたは複数のステージによって行うことができる。これらの回路ブロックは、図９に示された構成とは異なる配置のこともある。図９に示されていない他の回路ブロックもまた送信機および受信機内の信号を調整するために用いることができる。図９のいくつかの回路ブロックは省略することも可能である。
【００３５】
図９に示される設計では、無線デバイス９００は、トランシーバ９２０およびデータプロセッサ９１０を含む。データプロセッサ９１０は、データおよびプログラムコードを格納するためのメモリ（不図示）を含んでも構わない。トランシーバ９２０は、双方向通信をサポートする送信機９３０および受信機９５０を含む。一般に、無線デバイス１００は、任意の数の通信システムおよび任意の数の周波数バンドのために、任意の数の送信機および任意の数の受信機を含み得る。全てまたは一部のトランシーバ９２０は、１つまたは複数のアナログ集積回路（ＩＣｓ）、ＲＦ集積回路（ＲＦＩＣｓ）、ミックスドシグナルＩＣなどに実装することができる。
【００３６】
送信機または受信機は、スーパーヘテロダインアーキティクチャまたは直接変換アーキティクチャで実装され得る。スーパーヘテロダインアーキティクチャにおいては、受信機のために、信号は、無線周波数（ＲＦ）とベースバンドとの間で、複数のステージ、例えば、一つのステージにてＲＦから中間周波数（ＩＦ）にへと、そして次に、別のステージにてＩＦからベースバンドにへと周波数変換される。直接変換アーキティクチャにおいては、信号は、一つのステージにてＲＦからベースバンドにへと周波数変換される。スーパーヘテロダインアーキティクチャおよび直接変換アーキティクチャは、異なる回路ブロックを用いても、および／または、異なる要件を有していても構わない。図９に示された設計においては、送信機９３０および受信機９５０は直接変換アーキティクチャで実装されている。
【００３７】
送信パスにおいて、データプロセッサ９１０は、送信されるデータを処理し、そして、送信機９３０にＩおよびＱアナログ出力信号を提供する。図に示された例示的な実施形態では、データプロセッサ９１０は、データプロセッサ９１０によって発生されたデジタル信号を、ＩおよびＱアナログ出力信号に、例えば、さらなる処理のためのＩおよびＱ出力電流に変換するための、デジタルアナログコンバータ（ＤＡＣ’ｓ）９１４ａおよび９１４ｂを含む。
【００３８】
送信機９３０内では、先のデジタル・アナログ変換でもたらされた望ましくないイメージを除去するために、ローパスフィルタ９３２ａおよび９３２ｂは、それぞれ、ＩおよびＱアナログ出力信号をフィルタする。例示的な実施形態において、ローパスフィルタ９３２ａおよび９３２ｂは、本開示の原則に係る電流モードフィルタとして設計することができる。増幅器（Ａｍｐ）９３４ａおよび９３４ｂは、それぞれ、ローパスフィルタ９３２ａおよび９３２ｂからの信号を増幅し、そして、ＩおよびＱベースバンド信号を提供する。アップコンバータ９４０は、ＴＸ ＬＯ信号発生器９９０からのＩおよびＱ送信（ＴＸ）ローカル発信（ＬＯ）信号を用いて、ＩおよびＱベースバンド信号をアップコンバートし、そして、アップコンバートされた信号を提供する。フィルタ９４２は、受信周波数バンド内の雑音だけでなく、周波数アップコンバージョンでもたらされた望ましくないイメージを除去するために、アップコンバートされた信号をフィルタする。パワー増幅器（ＰＡ）９４４は、所望の出力パワーレベルを得るために、フィルタ９４２からの信号を増幅し、そして、送信ＲＦ信号を提供する。送信ＲＦ信号は、送受切換え器（duplexer）またはスイッチ９４６を介して送られ、そして、アンテナ９４８を介して送信される。
【００３９】
受信パスにおいて、アンテナ９４８は、基地局から送信された信号を受信し、そして、送受切換え器またはスイッチ９４６を介して送られ、そして、低雑音増幅器（ＬＮＡ）９５２に提供される、受信信号を提供する。所望のＲＦ入力信号を得るために、受信ＲＦ信号は、ＬＮＡ９５２によって増幅され、そして、フィルタ９５４によってフィルタされる。ダウンコンバータ９６０は、ＲＸ ＬＯ信号発生器９８０からのＩおよびＱ受信（ＲＸ）ＬＯ信号を用いて、ＲＦ入力信号をダウンコンバータし、そして、ＩおよびＱベースバンド信号を提供する。データプロセッサ９１０に提供されるＩおよびＱアナログ入力信号を得るために、ＩおよびＱベースバンド信号は、増幅器９６２ａおよび９６２ｂによって増幅され、そして、さらにローバスフィルタ９６４ａおよび９６４ｂによってフィルタされる。示された実施形態において、データプロセッサ９１０は、アナログ入力信号をデータプロセッサ９１０によってさらに処理されるデジタル信号に変換するための、アナログデジタルコンバータ（ＡＤＣ）９１６ａおよび９１６ｂを含む。
【００４０】
ＴＸ ＬＯ信号発生器９９０は、周波数アップコンバージョンに用いられるＩおよびＱＴＸ ＬＯ信号を発生する。ＲＸ ＬＯ信号発生器９８０は、周波数ダウンコンバージョンに用いられるＩおよびＱＲＸ ＬＯ信号を発生する。各ＬＯ信号は特定の基本周波数を有する周期的信号である。ＰＬＬ９９２は、データプロセッサ９１０からタイミング情報を受け取り、そして、ＬＯ信号発生器９９０からのＴＸ ＬＯ信号の周波数および／または位相を調整するために用いられる、制御信号を発生する。同様に、ＰＬＬ８８２は、データプロセッサ９１０からタイミング情報を受け取り、そして、ＬＯ信号発生器９８０からのＲＸ ＬＯ信号の周波数および／または位相を調整するために用いられる、制御信号を発生する。
【００４１】
図１０および１０Ａは、本開示に係るローパスフィルタリングの方法１０００の例示的な実施形態を示す図である。なお、方法１０００は例示の目的としてのみ示されており、決して本開示の範囲を限定するものではない。
【００４２】
図１０では、最初のフィルタリングブロック１００１は、ローパスフィルタリングのためのブロック１０１０−１０８０を含む。
【００４３】
ブロック１０１０で、入力電流は第１のトランジスタのドレインに結合される。
【００４４】
ブロック１０２０で、第１のトランジスタのソースは基準電圧に結合される。
【００４５】
ブロック１０３０で、第１のトランジスタのドレインおよびゲートは第１の抵抗器を用いて結合される。
【００４６】
ブロック１０４０で、第１のトランジスタのドレインは、第１のキャパシタを用いて基準電圧に結合される。
【００４７】
ブロック１０５０で、第１トランジスタのゲートは第２のキャパシタを用いて基準電圧に結合される。
【００４８】
ブロック１０６０で、第２のトランジスタのソースは基準電圧に結合される。
【００４９】
ブロック１０７０で、第２のトランジスタのゲートは第１のトランジスタのゲートに結合される。
【００５０】
ブロック１０８０で、第１の出力電流は第２のトランジスタのドレインに接続される。
【００５１】
オプションのブロック１０８２で、第１のトランジスタのゲートは、第２の抵抗器を用いて、第２のトランジスタのゲートに結合される。
【００５２】
オプションのブロック１０８４で、第２のトランジスタのゲートは、第３のキャパシタを用いて、基準電圧に結合される。
【００５３】
本開示を踏まえると、ブロック１００１から１０８０までは、第１のフィルタリングブロック１００１に２次のフィルタ処理を行わせることを可能にさせ、一方、追加のオプションのブロック１０８２および１０８４は、第１のフィルタリングブロック１００１に３次のフィルタ処理を行わせることを可能にさせることが理解されるであろう。
【００５４】
図１１は、本開示に係るローパスフィルタリングの方法１１００の代替の例示的な実施形態を示す図である。図１１において、方法１１００は、第１のフィルタリングブロック１００１、それに続く第２のフィルタリングブロック１００２、続いて、それに続くカスケードされたフィルタリングブロック１００３を含む。例示的な実施形態では、第１のフィルタリングブロック１００１は、図１０および１０Ａを参照して本明細書に記載されるように実装される。例示的な実施形態では、第２のフィルタリングブロック１００２もまた、図１０および１０Ａの第１のフィルタリングブロック１００１を参照して本明細書に記載されるように実装し得る。例示的な実施形態では、カスケードされたフィルタリングブロック１００３は、各々が１０、１０Ａ図の第１のフィルタリングブロック１００１を参照して記載されたように実装される、複数のカスケードされたフィルタブロックを含んでも構わない。図１１に示されるブロックは、先に記載したように、任意の偶数次または奇数次のローパスフィルタを達成するために、複数のフィルタのカスケード（cascading）に対応することができることが理解されるであろう。第１のフィルタリングブロック１００１は、偶数次または奇数次のローパスフィルタを行うための、第２のフィルタリングブロック１００２およびカスケード接続されたフィルタリングブロック１００３など、後続のカスケードされたフィルタリングブロックが存在しないスタンドアローンとしてもまた機能することができることがさらに理解されるであろう、そして、このような代替の例示的な実施形態は本開示の範囲内にあると考えられる。
【００５５】
この明細書および特許請求の範囲において、要素が別の要素“に接続”または“に結合”されると言及される場合、それは、別の要素もしくは介在要素（intervening elements）に直接的に接続または結合する可能性があることは理解されるであろう。その一方、要素が別の要素“に直接的に接続”または“に直接的に結合”されると言及される場合、介在要素は存在しない。
【００５６】
当業者であれば、情報および信号は、種々の異なる技術や手法の任意のものを用いて表され得ることは、理解するだろう。例えば、上記記載を全体にわたって言及されるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁界粒子、光場または光粒子、またはこれらを組み合わせたものによって表され得る。
【００５７】
当業者には、本明細書に開示された実施形態に関連して説明された種々の例示的な論理ブロック、モジュール、回路およびアルゴリズムステップは、電子的なハードウェア、コンピュータソフトウェアまたはこれらの組み合わせとして実装され得ることが、さらに理解されるだろう。ハードウェアとソフトウェアとの互換性を明確に示すために、種々の例示的な要素、ブロック、モジュール、回路、およびステップは、全般的にそれらの機能性の観点から、上記では説明してきた。そのような機能性がハードウェアで実装されるかソフトウェアで実装されるかは、個々のアプリケーションおよび全体のシステムに課せられた設計の制約に依存する。当業者は、上記の機能性を、各個別のアプリケーションにつき種々の方法で実装し得るが、そのような実装の決定は、本発明の例示的な実施形態の範囲からの逸脱を生じさせると解釈するべきではない。
【００５８】
本明細書内に開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュールおよび回路は、本明細書で述べられた機能を実行するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイシグナル（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア部品、またはこれらを組み合わせたものによって、実装または実行され得る。汎用プロセッサは、マイクロプロセッサであっても良いが、代わりにプロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであっても良い。プロセッサはまた、コンピューティングデバイスを組み合わせたものとして実装されてもよく、例えば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと接続された一つ以上のマイクロプロセッサ、またはその他のそのような構成を組み合わせたものである。
【００５９】
本明細書に開示された実施形態に関連して述べられた方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはこれら２つを組み合わせたものによって、直接的に具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、消去可能なプログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合されている。代替では、記憶媒体は、プロセッサと一体であってよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在してもよい。ＡＳＩＣは、ユーザ端末内に存在してもよい。代替では、プロセッサおよび記憶媒体は、ユーザ端末内でディスクリートコンポーネントとして存在してもよい。
【００６０】
１つまたは複数の例示の実施形態においては、記載された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの適切な任意の組合せの形で実装され得る。ソフトウェアの形で実装される場合、コンピュータ読取り可能媒体上の１つまたは複数の命令またはコードとして記憶または転送される。コンピュータ読取り可能媒体は、コンピュータストレージ媒体、および、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の通信媒体の両方を含んでいる。ストレージ媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体とすることができる。例として、限定するものではないが、そのようなコンピュータストレージ媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、または、命令もしくはデータ構造の形態で所望のプログラムコードを搬送もしくは記憶するために使用でき、かつ、コンピュータによってアクセスされることができる他の任意の媒体を備えることができる。また、いかなる接続（connection）もコンピュータ読取り可能媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア(twisted pair)、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、そのときには同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、マイクロ波などのワイヤレス技術は、媒体の定義の中に含まれる。ここにおいて使用されるようなディスク(Disk)およびディスク(disc)は、コンパクトディスク(compact disc)（ＣＤ）、レーザーディスク（登録商標）(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc)（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスク(Blu-ray disc)を含み、ここでディスク(disks)は通常、データを磁気的に再生するが、ディスク(discs)は、レーザを用いて光学的にデータを再生する。上記の組合せもまた、コンピュータ読取り可能媒体の範囲内に含まれるものとする。
【００６１】
本開示の先の説明は、当業者に本発明の実施または使用を可能とするために提供されている。これらの例示的な実施形態に対する種々の変更は当業者には容易に明らかであろうし、そして、本明細書で規定される一般的な原理は、本発明の趣旨または範囲から逸脱することなく、他の例示的な実施形態に適用することができる。したがって、本開示は、本明細書で示された例示的な実施形態に限定されることを意図されるのではなく、本明細書に開示された原理および新規な特徴に矛盾しない、最も広い範囲に一致するべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］
ドレイン、ゲートおよびソースを具備する第１のトランジスタ、前記ソースは基準電圧に結合される；
前記第１のトランジスタの前記ドレインと前記ゲートとを結合する第１の抵抗器；
前記第１のトランジスタの前記ドレインを基準電圧に結合する第１のキャパシタ；
前記第１のトランジスタの前記ゲートを基準電圧に結合する第２のキャパシタ；および
ドレイン、ゲートおよびソースを具備する第２のトランジスタ、前記ソースは基準電圧に結合され、前記ゲートは前記第１のトランジスタの前記ゲートに結合される；
を具備してなる装置。
［２］
［１］の装置において、前記第１および第２のトランジスタはＰＭＯＳトランジスタであること、各基準電圧は同じ正のソース電圧であること。
［３］
［１］の装置において、前記第１および第２のトランジスタはＮＭＯＳトランジスタであること、各基準電圧は接地電圧であること。
［４］
［１］の装置において、前記第１のトランジスタの前記ドレインを前記第１の抵抗器に結合する電圧バッファをさらに具備してなること。
［５］
［４］の装置において、前記電圧バッファはソースフォロアーを具備してなること。
［６］
［１］の装置において、
前記第１のトランジスタの前記ゲートを前記第２のトランジスタの前記ゲートに結合する第２の抵抗器；
前記第２のトランジスタの前記ゲートを基準電圧に結合する第３のキャパシタ
をさらに具備してなること。
［７］
［１］の装置において、前記の第１のトランジスタ、第１の抵抗器、第１のキャパシタ、第２のキャパシタおよび第２のトランジスタは、第１のフィルタを形成すること、前記装置は、第２のフィルタをさらに具備してなること、
前記第２のフィルタは、
ドレイン、ゲートおよびソースを具備する第１のトランジスタを具備すること、前記ソースは前記基準電圧に結合され、前記第１のフィルタの前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合されていること、前記第１のトランジスタは前記第１のフィルタの前記第１のトランジスタに相補的であること；
前記第１のトランジスタの前記ドレインと前記ゲートとを結合する第１の抵抗器；
前記第１のトランジスタの前記ドレインを基準電圧に結合する第１のキャパシタ；
前記第１のトランジスタの前記ゲートを基準電圧に結合する第２のキャパシタ；および
ドレイン、ゲートおよびソースを具備する第２のトランジスタ、前記ソースは基準電圧に結合され、前記ゲートは前記第１のトランジスタの前記ゲートに結合される
を具備する。
［８］
［７］の装置において、前記第１および第２のフィルタに直列にカスケードされた少なくとも１つの追加のフィルタをさらに具備してなること。
［９］
［６］の装置において、前記第１のトランジスタ、第１の抵抗器、第１のキャパシタ、第２のキャパシタおよび第２のトランジスタは、第１のフィルタを形成すること、前記装置は第２のフィルタをさらに具備してなること；
前記第２のフィルタは、
ドレイン、ゲートおよびソースを具備する第１のトランジスタ、前記ソースは基準電圧に結合され、前記第１のフィルタの前記第２のトランジスタの前記ドレインは前記第１のトランジスタの前記ドレインに結合されていること、前記第１のトランジスタは前記第１のフィルタの前記第１のトランジスタに相補的であること；
前記第１のトランジスタの前記ドレインと前記ゲートとを結合する第１の抵抗器；
前記第１のトランジスタの前記ドレインを基準電圧に結合する第１のキャパシタ；
前記第１のトランジスタの前記ゲートを基準電圧に結合する第２のキャパシタ；および
ドレイン、ゲートおよびソースを具備する第２のトランジスタ、前記ソースは基準電圧に結合され、前記ゲートは前記第１のトランジスタの前記ゲートに結合される
を具備する。
［１０］
［１］の装置において、前記第１のトランジスタの前記ドレインに結合される入力電流を発生するためのデジタルアナログコンバータ（ＤＡＣ）をさらに具備してなること。
［１１］
［１］の装置において、前記第２のトランジスタの前記ドレインに結合された少なくとも１つのベースバンドＴＸアンプ、ＴＸ ＬＯ信号発生器、前記ＴＸ ＬＯ信号発生器および前記少なくとも１つのベースバンドＴＸアンプに結合されたアップコンバータ、前記アップコンバータの前記出力に結合されたＴＸフィルタ、前記ＴＸフィルタに結合されたパワーアンプ（ＰＡ）、前記パワーアンプの前記出力に結合された送受切換え器（duplexer）、前記送受切換え器に結合された低ノイズアンプ（ＬＮＡ）、前記ＬＮＡに結合されたフィルタ、ＲＸ ＬＯ信号発生器、前記ＲＸ ＬＯ信号発生器および前記ＬＮＡに結合された前記フィルタに結合されたダウンコンバータ、および、前記ダウンコンバータの前記出力に結合された少なくとも１つのＲＸローパスフィルタをさらに具備してなること。
［１２］
入力電流を第１のトランジスタの前記ドレインに結合すること；
前記第１のトランジスタの前記ソースを基準電圧に結合すること；
第１の抵抗器を用いて、前記第１のトランジスタの前記ドレインと前記ゲートとを結合すること；
第１のキャパシタを用いて、前記第１のトランジスタの前記ドレインを基準電圧に結合すること；
第２のキャパシタを用いて、前記第１のトランジスタの前記ゲートを基準電圧に結合すること；
第２のトランジスタの前記ソースを基準電圧に結合すること；
前記第２のトランジスタの前記ゲートを前記第１のトランジスタの前記ゲートに結合すること；および
第１の出力電流を前記第２のトランジスタの前記ドレインに結合すること
を具備してなる方法。
［１３］
［１２］の方法において、前記第１および第２のトランジスタはＰＭＯＳトランジスタであること、各基準電圧は同じ正のソース電圧であること。
［１４］
［１２］の方法において、前記第１および第２のトランジスタはＮＭＯＳトランジスタであること、各基準電圧は接地電圧であること。
［１５］
［１２］の方法において、前記第１のトランジスタの前記ドレインと前記第１の抵抗器との間に電圧バッファを結合することをさらに具備してなること。
［１６］
［１５］の方法において、前記電圧バッファはソースフォロアーを具備してなること。
［１７］
［１２］の方法において、第２の抵抗器を用いて、前記第１のトランジスタの前記ゲートを前記第２のトランジスタの前記ゲートに結合すること；および
第３のキャパシタを用いて、前記第２のトランジスタの前記ゲートを基準電圧に結合することをさらに具備してなること。
［１８］
［１２］の方法において、前記第１の出力電流を第２のフィルタリングブロックに結合することをさらに具備してなり、前記第１の出力電流を前記第２のフィルタリングブロックに結合することは、
前記第１の出力電流を前記第１のトランジスタに相補的な第３のトランジスタの前記ドレインに結合すること；
前記第３のトランジスタの前記ソースを基準電圧に結合すること；
前記第２のフィルタリングブロックの第１の抵抗器を用いて、前記第３のトランジスタの前記ドレインと前記ゲートとを結合すること；
前記第２のフィルタリングブロックの第１のキャパシタを用いて、前記第３のトランジスタの前記ドレインを基準電圧に結合すること；
前記第２のフィルタリングブロックの第２のキャパシタを用いて、前記第３のトランジスタの前記ゲートを基準電圧に結合すること；
第４のトランジスタの前記ソースを基準電圧に結合すること；
前記第４のトランジスタの前記ゲートを前記第３のトランジスタの前記ゲートに結合すること；および
第２の出力電流を前記第４のトランジスタの前記ドレインに結合すること
を具備すること。
［１９］
［１８］の方法において、少なくとも１つの追加のフィルタリングブロックを前記第２の出力電流に直列にカスケードすることをさらに具備してなること。
［２０］
［１７］の方法において、前記第１の出力電流を第２のフィルタリングブロックに結合することをさらに具備してなり、前記第１の出力電流を前記第２のフィルタリングブロックに結合することは、
前記第１の出力電流を前記第１のトランジスタに相補的な第３のトランジスタの前記ドレインに結合すること；
前記第３のトランジスタの前記ソースを基準電圧に結合すること；
前記第２のフィルタリングブロックの第１の抵抗器を用いて、前記第３のトランジスタの前記ドレインと前記ゲートとを結合すること；
前記第２のフィルタリングブロックの第１のキャパシタを用いて、前記第３のトランジスタの前記ドレインを基準電圧に結合すること；
前記第２のフィルタリングブロックの第２のキャパシタを用いて、前記第３のトランジスタの前記ゲートを基準電圧に結合すること；
第４のトランジスタの前記ソースを基準電圧に結合すること；
前記第４のトランジスタの前記ゲートを前記第３のトランジスタの前記ゲートに結合すること；および
第２の出力電流を前記第４のトランジスタの前記ドレインに結合すること
を具備すること。
［２１］
［１２］の方法において、デジタル信号をアナログ電流に変換すること；および
前記アナログ電流を前記入力電流に結合することをさらに具備してなること。
［２２］
ローパスフィルタを具備してなる装置、前記フィルタは、
偶数次のローパス伝達特性を用いて入力電流をフィルタリングして、出力電流を発生するための手段を具備すること。
［２３］
ローパスフィルタを具備してなる装置、前記フィルタは、
奇数次のローパス伝達特性を用いて入力電流をフィルタリングして、出力電流を発生するための手段を具備すること。
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図４】
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【図４Ａ】
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【図５】
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【図５Ａ】
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【図６】
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【図６Ａ】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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【図８】
0005519019.tif 000026
【図９】
0005519019.tif 000027
【図１０】
0005519019.tif 000028
【図１０Ａ】
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【図１１】
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