(57)【特許請求の範囲】
【請求項１】
測定対象となるＭＯＳ型のトランジスタをマトリックス状に配列してなる評価セルアレイと、複数のセンスアンプとを有し、前記評価セルアレイが前記複数のセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割されると共に、前記複数のセンスアンプそれぞれの第１の入力端子には、前記評価セルアレイ中の選択された測定対象トランジスタの出力信号が入力され、前記複数のセンスアンプそれぞれの第２の入力端子には、前記測定対象トランジスタの出力信号と比較するための基準信号が入力されるように構成された半導体集積回路において、前記測定対象トランジスタのドレインに所定の電圧を与えた場合にドレインに所定の電流が流れるときのゲート電圧である閾値Ｖｔｈの判定を行うことにより前記評価セルアレイ中の不良トランジスタの検出と特性の測定を行う半導体集積回路評価方法であって、
ＩＮ端子条件設定部が、前記複数のセンスアンプそれぞれの第１の入力端子に、同一条件の入力信号を与える第１の測定ステップと、
オフセット差調整部が、前記複数のセンスアンプそれぞれの第１の入力端子に前記同一条件の入力信号を与えた状態において、前記複数のセンスアンプそれぞれの第２の入力端子に可変の信号を入力し、前記複数のセンスアンプそれぞれの出力の変化を検出することにより、前記複数のセンスアンプ間のオフセット差に応じてそれぞれ異なる基準信号を、前記複数のセンスアンプごとに測定する第２の測定ステップと、
不良トランジスタ識別部が、前記評価セルアレイ中の測定対象トランジスタに所定のゲート電圧を印加した状態で、前記複数のセンスアンプに該測定対象トランジスタの出力信号と、前記複数のセンスアンプごとにそれぞれ異なる前記基準信号とを入力し、前記複数のセンスアンプの出力により閾値Ｖｔｈが所定の範囲から外れる不良トランジスタを判定する第３の測定ステップと、
トランジスタ特性測定部が、前記第３の測定ステップにより前記不良トランジスタと判定されたものに対して、トランジスタ特性を測定する第４の測定ステップと、
を含むことを特徴とする半導体集積回路評価方法。
【請求項２】
前記複数のセンスアンプは電流型センスアンプである
ことを特徴とする請求項１に記載の半導体集積回路評価方法。
【請求項３】
前記センスアンプは電圧型センスアンプである
ことを特徴とする請求項１に記載の半導体集積回路評価方法。
【請求項４】
前記第３の測定ステップでは、前記測定対象トランジスタの閾値Ｖｔｈが、閾値Ｖｔｈの正規分布曲線に対して、５σ（σは標準偏差）以内の分布から外れた前記測定対象トランジスタを前記不良トランジスタと判定し、
前記第４の測定ステップでは、前記閾値Ｖｔｈが５σ以内の分布から外れた前記不良トランジスタに対して、トランジスタ特性の測定が行われる、
ことを特徴とする請求項１から請求項３のいずれかに記載の半導体集積回路評価方法。
【請求項５】
測定対象となるトランジスタをマトリックス状に配列してなる評価セルアレイを有し、カラムデコーダ及びロウデコーダから出力される信号により前記評価セルアレイ中の測定対象トランジスタが選択されて特性が評価される半導体集積回路であって、
複数のセンスアンプを有し、前記評価セルアレイが前記複数のセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割され、
前記複数のセンスアンプの第１の入力端子には、前記評価セルアレイ中の選択されたトランジスタの出力信号が入力され、
前記複数のセンスアンプのぞれぞれの第２の入力端子には、前記複数のセンスアンプ間のオフセット差に応じてそれぞれ異なる基準信号が入力される
ことを特徴とする半導体集積回路。
【請求項６】
前記複数のセンスアンプは電流型センスアンプで構成され、
前記複数のセンスアンプそれぞれの第２の入力端子に入力される前記基準信号の基準電流を調整することにより、前記複数のセンスアンプ間のオフセット差に関わらず前記第１の入力端子に同一の入力が与えられた場合、前記複数のセンスアンプそれぞれの出力が一致する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記電流型センスアンプは、１対のＰチャネルＭＯＳトランジスタで構成されるカレントミラー回路を有し、前記第２の入力端子に流れる前記基準電流を前記カレントミラー回路の参照電流側に流すように構成される単純カレントミラー型のセンスアンプである
ことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記電流型センスアンプは、１対のＰチャネルＭＯＳトランジスタで構成されるカレントミラー回路の２つがカスケードに接続されると共に、前記第２の入力端子に流れる前記基準電流を前記カレントミラー回路の参照電流側に流すように構成されるカスケード単純カレントミラー型のセンスアンプである
ことを特徴とする請求項６に記載の半導体集積回路。
【請求項９】
前記電流型センスアンプは、
前記第１の入力端子に流れる電流を参照電流とし、第１及び第２の２つのミラー電流を供給する３個のＰチャネルＭＯＳトランジスタで構成される第１のカレントミラー回路と、
１対のＮチャネルＭＯＳトランジスタで構成されると共に、前記第１のカレントミラー回路から流れる第１のミラー電流を参照電流として駆動される第１の電流シンク回路と、
前記第２の入力端子に流れる前記基準電流を参照電流とし、第１及び第２の２つのミラー電流を供給する３個のＰチャネルＭＯＳトランジスタで構成される第２のカレントミラー回路と、
１対のＮチャネルＭＯＳトランジスタで構成されると共に前記第２のカレントミラー回路から流れる第１のミラー電流を参照電流として駆動される第２の電流シンク回路と、
を備え、
前記第１のカレントミラー回路から流れる第２のミラー電流を、前記第２の電流シンク回路のミラー電流として流すようにし、前記第２のカレントミラー回路から流れる第２のミラー電流を、前記第１の電流シンク回路のミラー電流として流す
ことを特徴とする請求項６に記載の半導体集積回路。
【請求項１０】
前記複数のセンスアンプは電圧型センスアンプで構成され、
前記複数のセンスアンプそれぞれの第２の入力端子に入力される前記基準信号の基準電圧を調整することにより、前記複数のセンスアンプ間のオフセット差に関わらず前記第１の入力端子に同一の入力が与えられた場合、前記複数のセンスアンプそれぞれの出力が一致する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項１１】
前記電圧型センスアンプは、
差動入力対を構成する１対のＮチャネルＭＯＳトランジスタと、該１対のＮチャネルＭＯＳトランジスタに負荷として接続される、１対のＰチャネルＭＯＳトランジスタで構成されるカレントミラー回路とを備える差動増幅回路である、
ことを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
請求項６から請求項１１のいずれか１項に記載の半導体集積回路を評価するための半導体集積回路評価装置であって、
前記複数のセンスアンプの第１の入力端子に印加される信号が同一条件になるように設定する入力端子条件設定モードと、前記複数のセンスアンプ間のオフセット差を調整するオフセット差調整モードと、前記複数のセンスアンプを使用して前記測定対象トランジスタのドレインに所定の電圧を与えた場合にドレインに所定の電流が流れるときのゲート電圧である閾値Ｖｔｈを判定する閾値Ｖｔｈ判定モードと、前記閾値Ｖｔｈ判定モードにより不良と判定された測定対象トランジスタのトランジスタ特性を測定する閾値Ｖｔｈ測定モードとを切り替える測定モード切替部と、
前記入力端子条件設定モードにおいて、前記複数のセンスアンプそれぞれの第１の入力端子に同一条件の信号を入力させる入力端子条件設定部と、
前記オフセット差調整モードにおいて、前記入力端子条件設定部により前記複数のセンスアンプそれぞれの第１の入力端子に同一条件の信号を入力させた状態で、前記複数のセンスアンプそれぞれの第２の入力端子に可変の信号を入力し、該センスアンプの出力の変化を検出することにより、前記複数のセンスアンプ間のオフセット差に応じた基準信号を、前記複数のセンスアンプごとに測定するオフセット差調整部と、
前記閾値Ｖｔｈ判定モードにおいて、前記評価セルアレイ中の測定対象トランジスタを順次に選択し、該選択した測定対象トランジスタに所定のゲート電圧を印加して、前記複数のセンスアンプからの出力信号を基に不良トランジスタを識別し、該識別した不良トランジスタのアドレスを記憶部に記憶する不良トランジスタ識別部と、
前記閾値Ｖｔｈ測定モードにおいて、前記不良トランジスタ識別部により不良と判定された測定対象トランジスタを選択すると共に、該選択した測定対象トランジスタのゲートに所望のゲート電圧を印加して、トランジスタ特性を測定するトランジスタ特性測定部と、
を備えることを特徴とする半導体集積回路評価装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模な半導体集積回路上に構成された評価回路における不良トランジスタの検出と、該不良トランジスタの特性測定とを高速で行う半導体集積回路評価方法、半導体集積回路、及び半導体集積回路評価装置に関する。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合においては、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うために、種々の寸法の素子を評価するためのＴＥＧ（Test Element Group）を作成して大量生産に耐えうる素子を開発してきた。これまでのプロセス開発では、個々のトランジスタの特性の評価解析を行い、最適なプロセスとトランジスタを設定できたが、微細化が進むにつれて、複数のトランジスタの特性のバラツキが無視できなくなってきた。また、素子の近辺の状態によってストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
【０００３】
例えば、加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタの特性がばらついてしまい、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタで検知するような検知回路、増幅回路は動作マージンが低下する、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価では十分なデータが得られず、大量な素子特性を統計処理し、分析を行い、トランジスタの構成及び配置による特性差、バラツキによる特性差を分離解析できるような、大規模なＴＥＧが必要になってきた。
【０００４】
従来、大規模な素子評価を行うＴＥＧとして、例えば、複数個のトランジスタにより構成される評価回路をマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧ（Test Element Group）がある（非特許文献１を参照）。
【０００５】
また、大規模半導体集積回路の大規模化、及び、プロセス微細化に伴うトランジスタの高集積化により、1つの半導体装置（デバイス）に集積するトランジスタ数が増加し、歩留まりの低下が問題となっている。
例えば、ある半導体装置において、トランジスタの閾値Ｖｔｈのバラツキが±６σ（σ（シグマ）は標準偏差）まで許容可能なプロセスの場合、図１６（Ａ）に示すように、デバイスが「１チップ＝１Ｍトランジスタ」では、１０００チップに２チップが不良となる。一方、図１６（Ｂ）に示すように、デバイスが「１チップ＝１Ｇトランジスタ」では、全チップが不良となる可能性がある。なお、図１６における四角形（マス）それぞれは、１つのトランジスタ示し、複数のトランジスタが各チップに配置されていることを概念的に示している。
【０００６】
歩留まりの改善を行うには、±６σの範囲を外れる不良トランジスタの解析が必要となる。不良トランジスタは、図１５に示す閾値Ｖｔｈの正規分布の例に示されるように、統計的に１Ｇ個のトランジスタのうち２個しか存在しないため、少なくとも１Ｇ個のトランジスタの測定が行えるＤＭＡ−ＴＥＧを用いてトランジスタの閾値Ｖｔｈ及びそのバラツキを測定することが必要となる。
【０００７】
この場合に、例えば、閾値Ｖｔｈの測定に、外挿Ｖｔｈを算出する場合、あるいは、電流が１００ｎＡ流れるゲート電圧を閾値Ｖｔｈと定義する場合でも、ひとつの閾値Ｖｔｈを算出するのに、１０ポイント程度の測定データを必要とする。これらの測定は、電流の測定であり、収束に時間を要する。このため、膨大なトランジスタの測定に要する測定時間を短縮することが求められていた。
【０００８】
そこで、本願発明者は、以下のような測定を行うことにより、測定時間の短縮を行っている。図１７（Ａ）に示すように、測定では、６σの分布を外れたトランジスタを調べるのに、１Ｇ個のトランジスタ全てを詳細評価（閾値Ｖｔｈの電圧測定、Ｖｇ−Ｉｄ特性等の評価）を行うため、膨大な測定時間を要していた。そこで、図１７（Ｂ）に示すように、まず±５σ以内の分布から外れるトランジスタ（計算上の期待値として２８７個）を選び出す。ＤＭＡ−ＴＥＧ上に構成されたトランジスタは、図１８に示す閾値Ｖｔｈ判定モードにより±５σ以内の分布に含まれるか否か判定され、±５σ以内の分布に含まれないトランジスタを検出することにより選別される。この閾値Ｖｔｈ判定モードでは、図１８（Ａ）に示す評価セルアレイ１１中の測定対象トランジスタＴｒの閾値Ｖｔｈを、センスアンプＳＡにより高速に判定する。そして、図１８（Ｂ）に示すように、５σ以内の分布から外れるトランジスタ（計算上の期待値として２８７個）を選び出す。（この閾値Ｖｔｈ判定モードの詳細については後述する。）
【０００９】
そして、閾値Ｖｔｈ判定モードで選別された、５σ以内の分布から外れたトランジスタＴｒについて、図１９に示す閾値Ｖｔｈ測定モード（トランジスタ特性測定モード）により、詳細なトランジスタ特性を評価することで、大幅に測定時間の短縮を図っている。すなわち、評価セルアレイ１１中の不良と判定された測定対象トランジスタＴｒを選択して、該測定対象トランジスタＴｒにドレイン電圧／ゲート電圧／ソース電圧を与えて、正確な閾値Ｖｔｈ等のトランジスタ特性を測定する。（この閾値Ｖｔｈ測定モードの詳細については後述する。）これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００１０】
また、上記課題に関連する発明として、本願発明者は、先に半導体集積回路及び評価方法についての特許出願を行っている（特許文献１を参照）。この特許文献１の半導体集積回路及び評価方法によれば、被測定トランジスタをペアトランジスタの構成にして、閾値Ｖｔｈを直接測定するのではなく、アンプを用いて、トランジスタの閾値Ｖｔｈの差を高速に判定して、特性が正規分布から外れた、異常なトランジスタを見つけ出すことができる。この方式であれば、測定時間が、従来の１０００倍くらいに高速にできる。
【００１１】
上述のＤＭＡ−ＴＥＧ等の半導体集積回路において、さらなる大規模化や、さらなる測定の高速化を考えた場合は、同時に測定できるトランジスタの数を増やすためにセンスアンプを複数個使用する必要がある。図２０に、複数のセンスアンプの配置イメージを示す。図２０に示すように、１ＧビットのＤＭＡ−ＴＥＧでは、評価セルアレイを３２Ｍビット単位で３２ブロックＡ１〜Ａ３２に分割し、また、各ブロックＡ１〜Ａ３２を１６Ｍビット単位で２分割し、センスアンプＳＡを４つ設けることで、閾値Ｖｔｈ判定モードにおいて４系統の測定が同時に行えるようにしている。これにより、測定時間を短縮することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１７１９２０号公報
【非特許文献】
【００１３】
【非特許文献１】IEEE 2002 Unt. Conference on Microelectronic Test Structure (ICMTS 2002), pp49-54 April 2002
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、複数個のセンスアンプを使用して閾値Ｖｔｈの判定を行う場合は、全てのトランジスタＴｒに対して同一条件であることが理想であるが、上述のＤＭＡ−ＴＥＧでは、センスアンプＳＡは４個あるため、各センスアンプＳＡを構成するＭＯＳトランジスタの特性のバラツキにより、オフセット差等のセンスアンプ特性にバラツキが生じる。このため、各センスアンプＳＡのオフセット差により、閾値Ｖｔｈ判定の精度が悪化する。
【００１５】
例えば、図２１（Ａ）に示すセンスアンプＳＡが１個の場合の閾値Ｖｔｈの分布特性と、図２１（Ｂ）に示すセンスアンプＳＡが４個の場合の閾値Ｖｔｈの分布特性を比較すると、センスアンプＳＡが４個の場合は、センスアンプＳＡ内のＭＯＳトランジスタ特性のバラツキにより、測定される閾値Ｖｔｈの分布にもバラツキが生じることになる。このバラツキにより、閾値Ｖｔｈ判定モードにおいて、不良でないトランジスタが不良トランジスタと判定されて選別される場合がある。このため、±５σ以内の分布から外れたとして選別されるトランジスタＴｒの個数が多くなる可能性があり、特性を詳細に測定すべきトランジスタ数の増加により、測定時間が増大することになる。このため、センスアンプＳＡのオフセット差を調整（キャンセル）することが必要となる。
【００１６】
例えば、図２２は、センスアンプＳＡ＿ＡとセンスアンプＳＡ＿Ｂの２つのセンスアンプを使用する例を示している。図２２に示す例では、評価セルアレイを２つの評価セルアレイ１１，１２に分割し、評価セルアレイ１１に対してセンスアンプＳＡ＿Ａを設け、評価セルアレイ１２に対してセンスアンプＳＡ＿Ｂを設けている。この場合、センスアンプＳＡ＿ＡとセンスアンプＳＡ＿Ｂとは、特性が同じとは限らないため、閾値Ｖｔｈ判定モードにおける閾値Ｖｔｈの判定基準にバラツキが生じる。例えば、同一の閾値Ｖｔｈを持つトランジスタＴｒであっても、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂの出力の状態が異なることがある。このため、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂを用いて、評価セルアレイ１１，１２中のトランジスタＴｒ群の閾値Ｖｔｈの判定を行う場合に、閾値Ｖｔｈの判定精度が低下するという問題が生じていた。
【００１７】
本発明は、斯かる実情に鑑みなされたものであり、その目的は、複数のセンスアンプを使用して、評価セルアレイ中のトランジスタ群の閾値Ｖｔｈの判定を行う場合に、各センスアンプ間のオフセット差をキャンセルして高精度で閾値Ｖｔｈの判定を行うことができる、半導体集積回路評価方法、半導体集積回路、及び半導体集積回路評価装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、上記課題を解決するためになされたものであり、本発明の半導体集積回路評価方法は、測定対象となるＭＯＳ型のトランジスタをマトリックス状に配列してなる評価セルアレイと、複数のセンスアンプとを有し、前記評価セルアレイが前記複数のセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割されると共に、前記複数のセンスアンプそれぞれの第１の入力端子には、前記評価セルアレイ中の選択された測定対象トランジスタの出力信号が入力され、前記複数のセンスアンプそれぞれの第２の入力端子には、前記測定対象トランジスタの出力信号と比較するための基準信号が入力されるように構成された半導体集積回路において、前記測定対象トランジスタのドレインに所定の電圧を与えた場合にドレインに所定の電流が流れるときのゲート電圧である閾値Ｖｔｈの判定を行うことにより前記評価セルアレイ中の不良トランジスタの検出と特性の測定を行う半導体集積回路評価方法であって、ＩＮ端子条件設定部が、前記複数のセンスアンプそれぞれの第１の入力端子に、同一条件の入力信号を与える第１の測定ステップと、オフセット差調整部が、前記複数のセンスアンプそれぞれの第１の入力端子に前記同一条件の入力信号を与えた状態において、前記複数のセンスアンプそれぞれの第２の入力端子に可変の信号を入力し、前記複数のセンスアンプそれぞれの出力の変化を検出することにより、前記複数のセンスアンプ間のオフセット差に応じてそれぞれ異なる基準信号を、前記複数のセンスアンプごとに測定する第２の測定ステップと、不良トランジスタ識別部が、前記評価セルアレイ中の測定対象トランジスタに所定のゲート電圧を印加した状態で、前記複数のセンスアンプに該測定対象トランジスタの出力信号と、前記複数のセンスアンプごとにそれぞれ異なる前記基準信号とを入力し、前記複数のセンスアンプの出力により閾値Ｖｔｈが所定の範囲から外れる不良トランジスタを判定する第３の測定ステップと、トランジスタ特性測定部が、前記第３の測定ステップにより前記不良トランジスタと判定されたものに対して、トランジスタ特性を測定する第４の測定ステップと、を含むことを特徴とする。
【００１９】
また、本発明の半導体集積回路評価方法は、前記センスアンプは電流型センスアンプであることを特徴とする。
【００２０】
また、本発明の半導体集積回路評価方法は、前記センスアンプは電圧型センスアンプであることを特徴とする。
【００２１】
また、本発明の半導体集積回路評価方法は、前記第３の測定ステップでは、前記測定対象トランジスタの閾値Ｖｔｈが、閾値Ｖｔｈの正規分布曲線に対して、５σ（σは標準偏差）以内の分布から外れた前記測定対象トランジスタを前記不良トランジスタと判定し、前記第４の測定ステップでは、前記閾値Ｖｔｈが５σ以内の分布から外れた前記不良トランジスタに対して、トランジスタ特性の測定が行われる、ことを特徴とする。
【００２２】
また、本発明の半導体集積回路は、測定対象となるトランジスタをマトリックス状に配列してなる評価セルアレイを有し、カラムデコーダ及びロウデコーダから出力される信号により前記評価セルアレイ中の測定対象トランジスタが選択されて特性が評価される半導体集積回路であって、複数のセンスアンプを有し、前記評価セルアレイが前記複数のセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割され、前記複数のセンスアンプの第１の入力端子には、前記評価セルアレイ中の選択されたトランジスタの出力信号が入力され、前記複数のセンスアンプのぞれぞれの第２の入力端子には、前記複数のセンスアンプ間のオフセット差に応じてそれぞれ異なる基準信号が入力されることを特徴とする。
【００２３】
また、本発明の半導体集積回路は、前記複数のセンスアンプは電流型センスアンプで構成され、前記複数のセンスアンプそれぞれの第２の入力端子に入力される前記基準信号の基準電流を調整することにより、前記複数のセンスアンプ間のオフセット差に関わらず前記第１の入力端子に同一の入力が与えられた場合、前記複数のセンスアンプそれぞれの出力が一致する構成としたことを特徴とする。
【００２４】
また、本発明の半導体集積回路は、前記電流型センスアンプは、１対のＰチャネルＭＯＳトランジスタで構成されるカレントミラー回路を有し、前記第２の入力端子に流れる前記基準電流を前記カレントミラー回路の参照電流側に流すように構成される単純カレントミラー型のセンスアンプである、ことを特徴とする。
【００２５】
また、本発明の半導体集積回路は、前記電流型センスアンプは、１対のＰチャネルＭＯＳトランジスタで構成されるカレントミラー回路の２つがカスケードに接続されると共に、前記第２の入力端子に流れる前記基準電流を前記カレントミラー回路の参照電流側に流すように構成されるカスケード単純カレントミラー型のセンスアンプである、ことを特徴とする。
【００２６】
また、本発明の半導体集積回路は、前記電流型センスアンプは、前記第１の入力端子に流れる電流を参照電流とし、第１及び第２の２つのミラー電流を供給する３個のＰチャネルＭＯＳトランジスタで構成される第１のカレントミラー回路と、１対のＮチャネルＭＯＳトランジスタで構成されると共に、前記第１のカレントミラー回路から流れる第１のミラー電流を参照電流として駆動される第１の電流シンク回路と、前記第２の入力端子に流れる前記基準電流を参照電流とし、第１及び第２の２つのミラー電流を供給する３個のＰチャネルＭＯＳトランジスタで構成される第２のカレントミラー回路と、１対のＮチャネルＭＯＳトランジスタで構成されると共に前記第２のカレントミラー回路から流れる第１のミラー電流を参照電流として駆動される第２の電流シンク回路と、を備え、前記第１のカレントミラー回路から流れる第２のミラー電流を、前記第２の電流シンク回路のミラー電流として流すようにし、前記第２のカレントミラー回路から流れる第２のミラー電流を、前記第１の電流シンク回路のミラー電流として流す構成としたことを特徴とする。
【００２７】
また、本発明の半導体集積回路は、前記複数のセンスアンプは電圧型センスアンプで構成され、前記複数のセンスアンプそれぞれの第２の入力端子に入力される前記基準信号の基準電圧を調整することにより、前記複数のセンスアンプ間のオフセット差に関わらず前記第１の入力端子に同一の入力が与えられた場合、前記複数のセンスアンプそれぞれの出力が一致する構成としたことを特徴とする。
【００２８】
また、本発明の半導体集積回路は、前記電圧型センスアンプは、差動入力対を構成する１対のＮチャネルＭＯＳトランジスタと、該１対のＮチャネルＭＯＳトランジスタに負荷として接続される、１対のＰチャネルＭＯＳトランジスタで構成されるカレントミラー回路とを備える差動増幅回路である、ことを特徴とする。
【００２９】
また、本発明の半導体集積回路評価装置は、上記記載の半導体集積回路を評価するためのものであって、前記複数のセンスアンプの第１の入力端子に印加される信号が同一条件になるように設定する入力端子条件設定モードと、前記複数のセンスアンプ間のオフセット差を調整するオフセット差調整モードと、前記複数のセンスアンプを使用して前記測定対象トランジスタのドレインに所定の電圧を与えた場合にドレインに所定の電流が流れるときのゲート電圧である閾値Ｖｔｈを判定する閾値Ｖｔｈ判定モードと、前記閾値Ｖｔｈ判定モードにより不良と判定された測定対象トランジスタのトランジスタ特性を測定する閾値Ｖｔｈ測定モードとを切り替える測定モード切替部と、前記入力端子条件設定モードにおいて、前記複数のセンスアンプそれぞれの第１の入力端子に同一条件の信号を入力させる入力端子条件設定部と、前記オフセット差調整モードにおいて、前記入力端子条件設定部により前記複数のセンスアンプそれぞれの第１の入力端子に同一条件の信号を入力させた状態で、前記複数のセンスアンプそれぞれの第２の入力端子に可変の信号を入力し、該センスアンプの出力の変化を検出することにより、前記複数のセンスアンプ間のオフセット差に応じた基準信号を、前記複数のセンスアンプごとに測定するオフセット差調整部と、前記閾値Ｖｔｈ判定モードにおいて、前記評価セルアレイ中の測定対象トランジスタを順次に選択し、該選択した測定対象トランジスタに所定のゲート電圧を印加して、前記複数のセンスアンプからの出力信号を基に不良トランジスタを識別し、該識別した不良トランジスタのアドレスを記憶部に記憶する不良トランジスタ識別部と、前記閾値Ｖｔｈ測定モードにおいて、前記不良トランジスタ識別部により不良と判定された測定対象トランジスタを選択すると共に、該選択した測定対象トランジスタのゲートに所望のゲート電圧を印加して、トランジスタ特性を測定するトランジスタ特性測定部と、を備えることを特徴とする。
【発明の効果】
【００３０】
本発明の半導体集積回路評価方法においては、複数のセンスアンプ間のオフセット差に応じた基準信号を、センスアンプごとに測定する。そして、測定対象トランジスタの出力信号と基準信号とをセンスアンプにより比較し、閾値Ｖｔｈが所定の範囲から外れる不良トランジスタを判定し、不良トランジスタと判定したものについて、トランジスタ特性を測定する。
これにより、複数のセンスアンプを使用して、評価セルアレイ中のトランジスタ群の閾値Ｖｔｈの判定を行う場合に、各センスアンプ間のオフセット差に関わらず、複数のセンスアンプ間で異なる判定が行われない高精度な閾値Ｖｔｈの判定を行うことができる。このため、大規模なＤＭＡ−ＴＥＧ等の半導体集積回路においても、所定の分布範囲から外れた異常なトランジスタの特性評価を、高精度で且つ高速（短時間）に行える。
【００３１】
また、本発明の半導体集積回路評価方法においては、測定対象トランジスタの閾値Ｖｔｈが、閾値Ｖｔｈの正規分布曲線に対して、±５σ（σは標準偏差）以内の分布から外れた測定対象トランジスタを検出する。
これにより、１Ｇ（ギガ）ビットのメモリ容量を有する大規模なＤＭＡ−ＴＥＧにおいても、±５σの分布から外れた不良トランジスタに絞り込み、絞り込んだ測定対象トランジスについてトランジスタ特性を測定することができる。このため、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
【００３２】
また、本発明の半導体集積回路においては、評価セルアレイ中の測定対象トランジスタの閾値Ｖｔｈを判定するための複数のセンスアンプを有し、評価セルアレイは複数のセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割されて構成される。各センスアンプの第１の入力端子には、測定対象トランジスタの出力信号が入力され、各センスアンプのぞれぞれの第２の入力端子には、オフセット差に応じた基準信号が入力される。そして、測定対象トランジスタの出力信号と基準信号とをセンスアンプにより比較し、閾値Ｖｔｈが所定の範囲から外れる測定対象トランジスタを不良トランジスタと判定する。
これにより、複数のセンスアンプを使用して、評価セルアレイ中のトランジスタ群の閾値Ｖｔｈの判定を行う場合に、各センスアンプ間のオフセット差に関わらず高精度で閾値Ｖｔｈの判定を行うことができる。このため、大規模なＤＭＡ−ＴＥＧ等の半導体集積回路においても、所定の分布範囲から外れた異常なトランジスタの特性評価を、高精度で且つ高速（短時間）に行える。
【００３３】
また、本発明の半導体集積回路評価装置においては、半導体集積回路内の各センスアンプ間のオフセット差に応じた基準信号を、センスアンプごとに測定し、この基準信号を各センスアンプに与える。そして、センスアンプから出力される、測定対象トランジスタの出力信号と基準信号との比較結果を基に、閾値Ｖｔｈが所定の範囲から外れる測定対象トランジスタを不良トランジスタと判定し、不良トランジスタと判定されたものについてトランジスタ特性を測定する。
これにより、複数のセンスアンプを使用して、評価セルアレイ中のトランジスタ群の閾値Ｖｔｈの判定を行う場合に、各センスアンプ間のオフセット差に関わらず高精度で閾値Ｖｔｈの判定を行うことができる。このため、大規模なＤＭＡ−ＴＥＧ等の半導体集積回路においても、所定の分布範囲から外れた異常なトランジスタの特性評価を、高精度で且つ高速（短時間）に行える。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体集積回路評価方法の基本思想を説明する図である。
【図２】センスアンプのＩＮ端子に流れるＩＮ電流の設定方法について説明する図である。
【図３】センスアンプのＲＥＦ端子に流れる基準電流ＲＥＦの調整方法について説明する図である。
【図４】センスアンプによる閾値Ｖｔｈ判定モード（高速センスモード）について説明する図である。
【図５】閾値Ｖｔｈ測定モード（トランジスタ特性測定モード）について説明する図である。
【図６】本発明の半導体集積回路評価方法における測定手順を示すフローチャートである。
【図７】電流型センスアンプの構成例を示す図である。
【図８】電流たすきがけ型のセンスアンプの動作を説明する図である。
【図９】電圧型センスアンプの構成例を示す図である。
【図１０】センスアンプのＩＮ端子への入力電流の第１の設定例を示す図である。
【図１１】センスアンプのＩＮ端子への入力電流の第２の設定例を示す図である。
【図１２】センスアンプのＩＮ端子への入力電流の第３の設定例を示す図である。
【図１３】センスアンプのＩＮ端子への入力電流の第４の設定例を示す図である。
【図１４】本発明の半導体集積回路評価装置の構成例を示す図である。
【図１５】閾値Ｖｔｈのバラツキの正規分布の例を示す図である。
【図１６】プロセスの微細化に伴い高集積化されたデバイスにおける問題点について説明する図である。
【図１７】閾値Ｖｔｈ判定モードによりトランジスタを選別する例について説明する図である。
【図１８】閾値Ｖｔｈ判定モードについて説明する図である。
【図１９】閾値Ｖｔｈ測定モードについて説明する図である。
【図２０】複数のセンスアンプの配置イメージを示す図である。
【図２１】複数のセンスアンプを使用することによる閾値Ｖｔｈの分布特性のバラツキの例を示す図である。
【図２２】複数のセンスアンプによる閾値Ｖｔｈの判定精度の低下の問題を説明する図である。
【発明を実施するための形態】
【００３５】
［本発明の半導体集積回路評価方法の基本概念］
図１は、本発明の半導体集積回路評価方法の基本概念を説明する図である。図１（Ａ）は、従来技術の場合の、トランジスタＴｒ群の閾値Ｖｔｈ（１００ｎＡ／Ｖｇ）の分布特性と、２つのセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂにおける閾値Ｖｔｈの判定結果を示している。また、図１（Ｂ）は、本発明の場合の、トランジスタＴｒ群の閾値Ｖｔｈ（１００ｎＡ／Ｖｇ）の分布特性と、２つのセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂにおける閾値Ｖｔｈの判定結果を示している。
【００３６】
なお、ここで、閾値Ｖｔｈ（１００ｎＡ／Ｖｇ）とは、例えば、ＭＯＳトランジスタのドレインに１Ｖの電圧を与えた場合に、ドレインに１００ｎＡの電流が流れるときの、ゲート電圧として定義される。また、ドレインに１μＡの電流が流れるときの、ゲート電圧は、閾値Ｖｔｈ（１μＡ／Ｖｇ）と定義される。本実施の形態において、閾値Ｖｔｈ（１００ｎＡ／Ｖｇ）が用いられる。
【００３７】
図１（Ａ）に示す従来技術の場合は、図の上側に示すセンスアンプＳＡ＿Ａと、図の下側に示すＳＡ＿Ｂに入力される基準電流ＲＥＦは、それぞれ同じ１００ｎＡである。しかし、センスアンプＳＡ＿Ａと、センスアンプＳＡ＿Ｂとの特性の差により、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂ間にオフセット差が生じている。このオフセット差ため、センスアンプＳＡ＿Ａによる閾値Ｖｔｈの判定結果と、センスアンプＳＡ＿Ｂによる閾値Ｖｔｈの判定結果とを比較すると、センスアンプＳＡ＿Ｂにおいて、不良「センスアンプ出力ＯＵＴ＝Ｈ（ハイレベル）」となる範囲が広がる。
【００３８】
これに対して、本発明の場合、図１（Ｂ）に示すように、図の上側に示すセンスアンプＳＡ＿Ａの基準電流ＲＥＦを１００ｎＡとし、図の下側に示すセンスアンプＳＡ＿Ｂの基準電流ＲＥＦを、オフセット差に応じて、例えば１２０ｎＡとして基準電流ＲＥＦの電流値を変更することにより、センスアンプＳＡ＿ＡとＳＡ＿Ｂとの間のオフセット差に関わらずセンスアンプＳＡ＿Ａ、ＳＡ＿Ｂによる閾値Ｖｔｈ判定モードにおいて、同一の入力に対して同一の結果を出力させる。以下、基準電流ＲＥＦの電流値を変更して、複数のセンスアンプＳＡのオフセット差に関わらず閾値Ｖｔｈ判定モードの結果を一致させることを、オフセット差をキャンセルするという。
【００３９】
このように、センスアンプに入力される基準電流ＲＥＦを調整することにより、センスアンプＳＡ＿ＢによるＶｔｈ判定において、不良（センスアンプ出力ＯＵＴ＝Ｈ）となる範囲を、センスアンプＳＡ＿Ａの場合と一致させることができる。このように、本発明では、複数のセンスアンプを使用する場合に、基準電流ＲＥＦを調整することにより、センスアンプ間のオフセット差をキャンセルした後に、トランジスタＴｒ群に対する閾値Ｖｔｈの判定を行う。
【００４０】
［本発明の半導体集積回路評価方法の具体的な手順の説明］
また、図２から図５は、本発明による半導体集積回路評価方法の具体的な手順を示す図である。以下、図２から図５を参照して、本発明の半導体集積回路評価方法の手順について説明する。
【００４１】
図２は、本発明の半導体集積回路評価方法における第１のステップを示す図である。この第１のステップは、センスアンプＳＡ＿Ａ及びセンスアンプＳＡ＿Ｂの入力端子ＩＮにおいて、入力電流の条件を同一にするＩＮ端子条件設定モードである。
【００４２】
この第１のステップ（ＩＮ端子条件設定モード）では、図２（Ａ）に示すように、センスアンプＳＡ＿Ａに繋がる評価セルアレイ１１において、カラムセレクト信号とロウセレクト信号により或るトランジスタＴｒを選択して、ドレインとソース間に所定の電流を流すときのゲート電圧を測定する（ステップＳ１）。
【００４３】
例えば、信号ＤＢＣ（Drain Bias Control）によりトランジスタＴｒのドレインに電圧１Ｖを印加した状態で、ドレインとソース間に１００ｎＡの電流が流れるときのゲート電圧Ｖｇ（１００ｎＡ／Ｖｇ）を、ドレイン、ソース、ゲート、及びバックゲートに電圧を印加して行う４端子測定で測定する。
【００４４】
同様にして、図２（Ｂ）に示すように、センスアンプＳＡ＿Ｂに繋がる評価セルアレイ１２中の或るトランジスタＴｒに対して、ドレインとソース間に１００ｎＡの電流が流れるときのゲート電圧Ｖｇ（１００ｎＡ／Ｖｇ）を４端子測定で調査（測定）する（ステップＳ１´）。
【００４５】
これにより、センスアンプＳＡ＿ＡとセンスアンプＳＡ＿ＢのＩＮ端子に、同一の電流（１００ｎＡ）を流すときのトランジスタＴｒのゲート電圧Ｖｇ（１００ｎＡ／Ｖｇ）を測定することができる。そして、センスアンプＳＡ＿Ａ及びセンスアンプＳＡ＿ＢのそれぞれのＩＮ端子に流れる電流（以下、「電流ＩＮ」とも呼ぶ）を１００ｎＡに設定する。
【００４６】
なお、本実施の形態の例では、前述のように、トランジスタＴｒに１００ｎＡの電流を流すときのゲート電圧Ｖｇ（１００ｎＡ／Ｖｇ）を閾値Ｖｔｈと定義するが、これは、例えば、トランジスタＴｒに１μＡの電流を流すときのゲート電圧Ｖｇ（１μＡ／Ｖｇ）を閾値Ｖｔｈと定義するようにしてもよい。
【００４７】
また、図３は、本発明の半導体集積回路評価方法における第２のステップを示す図である。この第２のステップは、センスアンプＳＡ＿ＡとセンスアンプＳＡ＿Ｂにおいて、それぞれのオフセット差をキャンセルするようにして、ＲＥＦ端子に流す基準電流（以下、「基準電流ＲＥＦ」とも呼ぶ）を測定するためのオフセット差調整モードである。
【００４８】
図３（Ａ）に示すように、センスアンプＳＡ＿Ａに対して基準電流ＲＥＦの調整を行う場合、「入力電流ＩＮ＜入力電流ＲＥＦ」の条件において、基準電流ＲＥＦを徐々に増加させ、センスアンプＳＡ＿Ａの出力ＯＵＴが“Ｈ（ハレベル）”から“Ｌ（ロウレベル）”となる基準電流ＲＥＦを調査（測定）する（ステップＳ２）。この例では、基準電流ＲＥＦが１１０ｎＡのときに、センスアンプＳＡ＿Ａの出力ＯＵＴが“Ｈ”から“Ｌ”に遷移し、「基準電流ＲＥＦ＝１１０ｎＡ」となる。
【００４９】
同様にして、図３（Ｂ）に示すように、センスアンプＳＡ＿Ｂに対して基準電流ＲＥＦの調整を行う場合、「入力電流ＩＮ＜入力電流ＲＥＦ」の条件において、基準電流ＲＥＦを徐々に増加させ、センスアンプＳＡ＿Ｂの出力ＯＵＴが“Ｈ”から“Ｌ”となる基準電流ＲＥＦを調査する（ステップＳ２´）。この例では、基準電流ＲＥＦが１１０ｎＡのときは、センスアンプＳＡ＿Ｂの出力ＯＵＴは“Ｈ”のままであり、基準電流ＲＥＦが１２０ｎＡのときに、センスアンプＳＡ＿Ａの出力ＯＵＴが“Ｈ”から“Ｌ”に遷移し、「基準電流ＲＥＦ＝１２０ｎＡ」となる。
【００５０】
これにより、センスアンプＳＡ＿ＡとセンスアンプＳＡ＿Ｂのオフセット差をキャンセルした基準電流ＲＥＦを測定することができる。
【００５１】
また、図４は、本発明の半導体集積回路評価方法における第３のステップを示す図である。この第３のステップは、評価セルアレイ１１，１２中のトランジスタＴｒ群の閾値Ｖｔｈの適否（５σ以内の分布から外れているか否か）を高速でセンスする閾値Ｖｔｈ判定モード（高速センスモード）である。
【００５２】
この閾値Ｖｔｈ判定モードでは、図４（Ａ）に示すように、オフセット差をキャンセルした基準電流ＲＥＦの値を用いて、評価セルアレイ１１内の各トランジスタＴｒの閾値ＶｔｈをセンスアンプＳＡ＿Ａで高速に判定する（ステップＳ３）。この例では、基準電流ＲＥＦとして１１０ｎＡをＲＥＦ端子に流し、ＩＮ端子を通して各トランジスタＴｒに流れる電流と比較する。この判定においては、例えば、センスアンプＳＡ＿Ａの出力ＯＵＴが“Ｈ”から“Ｌ”に切り替わらずに、“Ｈ”のままであるトランジスタＴｒを不良トランジスタとして特定する。
【００５３】
この閾値Ｖｔｈ判定モードについてさらに、補足して説明する。図１８（Ａ）に示すように、評価セルアレイ１１中のトランジスタＴｒ群の閾値ＶｔｈをセンスアンプＳＡで高速でセンスする場合に、測定対象となるトランジスタＴｒ群に対して、ゲート電圧／ドレイン電圧／ソース電圧を印加し、閾値Ｖｔｈを判定する。
【００５４】
センスアンプＳＡのＩＮ端子の電流は、測定対象となるトランジスタＴｒに流れる電流信号であり、センスアンプＳＡのＲＥＦ端子の電流は、リファレンス信号（基準電流ＲＥＦ）であり、例えば、オフセット差の調整が行われた電流１１０ｎＡ（実質１００ｎＡ）である。
【００５５】
この構成において、センスアンプＳＡに繋がる評価セルアレイ１１において、カラムセレクト信号とロウセレクト信号により或るトランジスタＴｒを選択する。そして、例えば、信号ＤＢＣ（Drain Bias Control）によりトランジスタＴｒのドレインに電圧１Ｖを印加した状態で、トランジスタＴｒにゲート電圧を印加し、センスアンプＳＡにより、トランジスタＴｒに流れる電流と基準電流ＲＥＦとを比較する。
【００５６】
この場合に、例えば、図１８（Ｂ）に示すように、評価セルアレイ１１中のトランジスタＴｒ群において、ドレインとソース間に１００ｎＡの電流が流れるときのゲート電圧Ｖｇ（１００ｎＡ／Ｖｇ）の分布が、０．８Ｖを中心値とした正規分布を示すとする。そして、バラツキ５σの範囲を超えるゲート電圧Ｖｇ（１００ｎＡ／Ｖｇ）が、１．０Ｖ以上、および０．６Ｖ以下とする。
【００５７】
この場合に、評価対象となるトランジスタＴｒのゲート電圧Ｖｇに１．０Ｖを入力し、評価セルアレイ１１中のトランジスタＴｒ群を選択し、選択したトランジスタＴｒに流れる電流ＩＮと、基準電流ＲＥＦとをセンスアンプＳＡにより比較する。そして、「電流ＩＮ＜基準電流ＲＥＦ」となるトランジスタＴｒであるか否かを判定し、「電流ＩＮ＞基準電流ＲＥＦ」となるトランジスタＴｒを不良トランジスタであると判定することにより、不良トランジスタＴｒを選別する。
【００５８】
また、同様にして、トランジスタＴｒのゲート電圧Ｖｇに０．６Ｖを入力し、評価セルアレイ１１中のトランジスタＴｒ群を選択し、選択したトランジスタＴｒに流れる電流ＩＮと、基準電流ＲＥＦとをセンスアンプＳＡにより比較する。そして、「電流ＩＮ＜基準電流ＲＥＦ」となるトランジスタＴｒを不良トランジスタとして選別する。これにより、閾値Ｖｔｈの電圧（ゲート電圧Ｖｇ）が、高い側、低い側合わせて、５σ以内の分布を外れたトランジスタを選別することができる。なお、前述の６σは一例であって、４σ又は５σであってもよく、必要に応じて任意に選択することができる。
【００５９】
なお、上述した例では、トランジスタＴｒのゲート電圧Ｖｇを変化させて、閾値Ｖｔｈの電圧（ゲート電圧Ｖｇ）が、高い側、低い側合わせて、５σ以内の分布を外れたトランジスタを選別する例について説明したが、トランジスタＴｒのゲート電圧Ｖｇを一定とし、基準電流ＲＥＦの値を増減させて選別を行うようにもできる。
【００６０】
同様にして、図４（Ｂ）に示すように、オフセット差をキャンセルした基準電流ＲＥＦの値を用いて、評価セルアレイ１２内の各トランジスタＴｒの閾値ＶｔｈをセンスアンプＳＡ＿Ｂで高速に判定する（ステップＳ３´）。この例では、基準電流ＲＥＦとして１２０ｎＡを流し、ＩＮ端子を通して各トランジスタＴｒに流れる電流と比較し、閾値Ｖｔｈが５σ以内の分布から外れた不良トランジスタＴｒを特定する。
【００６１】
また、図５は、本発明の半導体集積回路評価方法における第４のステップを示す図である。この第４のステップでは、第３のステップ（閾値Ｖｔｈ判定モード）において、評価セルアレイ中の特定した不良トランジスタＴｒについて、閾値Ｖｔｈ測定モード（トランジスタ特性測定モード）により、４端子測定を行い、トランジスタ特性（正確な閾値Ｖｔｈや、Ｖｇ−Ｉｄ特性等）を測定する。
【００６２】
すなわち、図５（Ａ）に示すように、評価セルアレイ１１について、閾値Ｖｔｈ判定モード（高速センスモード）において選別された不良トランジスタＴｒを、カラムセレクト信号及びロウセレクト信号により選択する。そして、測定対象となるトランジスタＴｒにゲート電圧、ドレイン電圧、ソース電圧、及びバックゲート電圧を印加し、４端子測定によりトランジスタ特性を測定する（ステップＳ４）。
【００６３】
この場合、信号ＤＦ（Drain Force）により、測定対象となるトランジスタＴｒのドレインに所望の電圧を印加する。また、トランジスタＴｒのゲート電圧（ワード線の電圧）を、ロウセレクト信号により変化させて、ドレインに流れる電流を測定することにより、測定対象となる不良トランジスタＴｒの正確な閾値Ｖｔｈや、Ｖｇ−Ｉｄ特性等を測定することができる。
【００６４】
同様にして、図５（Ｂ）に示すように、評価セルアレイ１２について、閾値Ｖｔｈ判定モード（高速センスモード）において選別された不良トランジスタＴｒを、カラムセレクト信号及びロウセレクト信号により選択し、測定対象となるトランジスタＴｒにゲート電圧、ドレイン電圧、ソース電圧、及びバックゲート電圧を印加して、４端子測定を行う（ステップＳ４´）。これにより、評価セルアレイ１２において、測定対象となる不良トランジスタＴｒの正確な閾値Ｖｔｈや、Ｖｇ−Ｉｄ特性等を測定することができる。
【００６５】
このように、評価セルアレイ１１，１２を構成する各トランジスタの閾値Ｖｔｈが所定の分布範囲を超えるトランジスタを判定して選別し、この選別されたトランジスタについてトランジスタ特性を測定することにより、ＤＭＡ−ＴＥＧ等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができるようになる。
【００６６】
また、図６は、図２〜図５において説明した、本発明の半導体集積回路評価方法における測定手順（ステップ）を整理して、フローチャートで示したものである。このうち、図６（Ａ）は、より具体例に処理フローを示したものであり、図６（Ｂ）は、より一般的な汎用フローを示したものである。
【００６７】
図６（Ａ）において、まず、「ＩＮ＝１００ｎＡ」の設定を行う（ステップＳ１）。このステップＳ１では、センスアンプＳＡ＿Ｂ，ＳＡ＿ＢのＩＮ端子の電流条件を各センスアンプで同一にするため、トランジスタＴｒに流れる電流（ＩＮ端子に流れる電流）を例えば、１００ｎＡに合わせる。
【００６８】
次に、「基準電流ＲＥＦ値の調整」を行う（ステップＳ２）。このステップＳ２では、センスアンプＳＡ＿Ｂ，ＳＡ＿Ｂ間のオフセット差をキャンセルするため、各センスアンプＳＡ＿Ａ，ＳＡ＿ＢのＩＮ端子の電流条件が同一の状態で、ＯＵＴ端子が「“Ｈ”→“Ｌ”」になる、ＲＥＦ端子の電流条件を調査（測定）する。また、この測定した電流条件を基準電流ＲＥＦとして設定する。
【００６９】
続いて、「閾値Ｖｔｈの判定」を行う（ステップＳ３）。このステップＳ３では、予め設定した基準となる閾値Ｖｔｈを基に、測定対象トランジスタＴｒの閾値Ｖｔｈの大小を、センスアンプを用いて高速に判定し、多大な数のトランジスタＴｒより基準となる閾値Ｖｔｈ付近のトランジスタＴｒを特定する。例えば、５σの分布の範囲外のトランジスタＴｒを特定する。
【００７０】
そして、「閾値Ｖｔｈの測定」を行う（ステップＳ４）。このステップＳ４では、特定したトランジスタＴｒについて、４端子測定で正確な閾値Ｖｔｈの測定や、所望の場合には、Ｖｇ−Ｉｄ特性の測定を行う。
【００７１】
また、図６（Ｂ）に示す汎用処理のフローチャートにおいて、まず、ＩＮ端子条件設定モードにより、ＩＮ端子の条件を各センスアンプＳＡ間で同一にする（ステップＳ１Ａ）。そして、オフセット差調整モードにより、センスアンプＳＡ間のオフセット差をキャンセルする（ステップＳ２Ａ）。
【００７２】
次に、閾値Ｖｔｈ測定モードにより、センスアンプＳＡを用いて、測定対象トランジスタＴｒの閾値Ｖｔｈを高速に判定する（ステップＳ３Ａ）。これにより、多大な数のトランジスタＴｒより基準となる閾値Ｖｔｈ付近のトランジスタＴｒを特定する。例えば、５σの分布の範囲外のトランジスタＴｒを特定する。
【００７３】
そして、閾値Ｖｔｈ測定モードにより、ステップＳ３Ａで特定したトランジスタＴｒについて、４端子測定により、正確な閾値Ｖｔｈや、Ｖｇ−Ｉｄ特性等のトランジスタ特性の測定を行う（ステップＳ４Ａ）。
【００７４】
なお、図２〜図６で説明した、本発明の半導体集積回路評価方法の手順において、前述の第１の測定ステップは、ＩＮ端子の電流条件を各センスアンプＳＡ＿Ａ，ＳＡ＿Ｂで同一にするＩＮ端子条件設定モードに相当し、第２の測定ステップは、各センスアンプＳＡ＿Ａ，ＳＡ＿Ｂ間のオフセット差をキャンセルするオフセット差調整モードに相当し、前述の第３の測定ステップは、トランジスタＴｒの閾値Ｖｔｈの判定を行う閾値Ｖｔｈ判定モードに相当し、前述の第４の測定ステップは、閾値Ｖｔｈ判定モードにより選別されたトランジスタＴｒのトランジスタ特性を測定する閾値Ｖｔｈ測定モード（トランジスタ特性測定モード）に相当する。また、センスアンプの第１の入力端子は、センスアンプＳＡ＿Ａ，ＳＡ＿ＢのＩＮ端子に相当し、第２の入力端子は、センスアンプＳＡ＿Ａ，ＳＡ＿ＢのＲＥＦ端子に相当する。また、前述の基準信号は、基準電流ＲＥＦに相当する。
【００７５】
上述の構成により、複数のセンスアンプを使用して、評価セルアレイ１１，１２中のトランジスタＴｒ群の閾値Ｖｔｈの判定を行う場合に、各センスアンプ間のオフセット差をキャンセルして高精度で閾値Ｖｔｈの判定を行うことができる。このため、大規模なＤＭＡ−ＴＥＧ等の半導体集積回路においても、所定の分布範囲から外れた異常なトランジスタの特性評価を、高精度で且つ高速（短時間）に行える。
【００７６】
［センスアンプの構成例の説明］
図７は、本発明において使用されるセンスアンプＳＡの構成例を示す図であり、電流型センスアンプの例である。
【００７７】
図７（Ａ）は、単純カレントミラー型のセンスアンプであり、ＰチャネルＭＯＳトランジスタ対Ｑ１，Ｑ２により、カレントミラー回路を構成し、ＲＥＦ端子を参照電流側のトランジスタＱ２のドレインに接続し、ＩＮ端子とＯＵＴ端子をミラー電流側のトランジスタＱ１のドレインに接続した構成のものである。
【００７８】
図７（Ｂ）は、カスケード単純カレントミラー型のセンスアンプであり、ＰチャネルＭＯＳトランジスタ対Ｑ１，Ｑ２で構成されるカレントミラー回路と、ＰチャネルＭＯＳトランジスタ対Ｑ３，Ｑ４で構成されるカレントミラー回路と、をカスケードに接続したものである。そして、ＲＥＦ端子を参照電流側のトランジスタＱ４のドレインに接続し、ＩＮ端子とＯＵＴ端子をミラー電流側のトランジスタＱ３のドレインに接続して構成される。このカスケード単純カレントミラー型のセンスアンプでは、出力ＯＵＴの変動による出力電流値の変動を抑制することができる。
【００７９】
また、図７（Ｃ）は、電流たすきがけ型のセンスアンプである。この電流たすきがけ型のセンスアンプ回路は、ＰチャネルＭＯＳトランジスタ対Ｑ１１，Ｑ１２，Ｑ１３で構成される第１のカレントミラー回路と、ＰチャネルＭＯＳトランジスタ対Ｑ２１，Ｑ２２，Ｑ２３で構成される第２のカレントミラー回路と、ＮチャネルＭＯＳトランジスタ対Ｑ３１，Ｑ３２で構成される第１の電流シンク回路と、ＮチャネルＭＯＳトランジスタ対Ｑ４１，Ｑ４２で構成される第２の電流シンク回路と、を有して構成される。
【００８０】
この電流たすきがけ型センスアンプでは、第１のカレントミラー回路から流れる電流（Ｑ１２から流れる電流）により第１の電流シンク回路が駆動され、第２のカレントミラー回路から流れる電流（Ｑ２２から流れる電流）により第２の電流シンク回路が駆動される。そして、ＰチャネルＭＯＳトランジスタＱ１３のドレインと、ＮチャネルＭＯＳトランジスタＱ４１のドレインとが、また、ＰチャネルＭＯＳトランジスタＱ２１のドレインと、ＮチャネルＭＯＳトランジスタＱ３２のドレインとが、それぞれ、たすきがけ型に接続されて構成される。
【００８１】
図８は、図７（Ｃ）に示す電流たすきがけ型のセンスアンプの動作を説明するための図である。ＩＮ端子の電流が基準電流ＲＥＦより大きいと、図（Ａ）の右側の動作特性曲線に示すように、Ｉ（Ｑ１３）＞Ｉ（Ｑ４１）となり、出力ＯＵＴは高い電圧になる。逆に、ＩＮ端子の電流が基準電流ＲＥＦより小さいと、図（Ｂ）の右側の動作特性曲線に示すように、Ｉ（Ｑ１３）＜Ｉ（Ｑ４１）となり、出力ＯＵＴは低い電圧となる。
【００８２】
そして、図７（Ａ），（Ｂ），（Ｃ）に示した電流型センスアンプのそれぞれは、トランジスタＴｒの特性により生じるオフセット差を基準電流ＲＥＦの値で調整することができる構成のものである。
【００８３】
また、図９は、電圧型センスアンプの例である。図９に示す電圧型センスアンプは、ＰチャネルＭＯＳトランジスタ対Ｑ５，Ｑ６で構成される第１のカレントミラー回路と、差動入力対を構成するＮチャネルＭＯＳトランジスタ対Ｑ７，Ｑ８と、定電流源となるＮチャネルＭＯＳトランジスタＱ９で構成される周知の構成のものである。
【００８４】
図９に示す電圧型センスアンプにおいても、基準電圧ＲＥＦの値を調整することにより、センスアンプのオフセット差をキャンセルすることができる。
【００８５】
この電圧型センスアンプを使用する場合、前述のＩＮ端子条件設定モード（図２を参照）においては、センスアンプＳＡ＿Ａ，ＳＡ＿ＢのＩＮ端子に入力される同一条件の信号は電圧信号となる。また、オフセット差調整モード（図３を参照）においても、ＩＮ端子に同一条件の電圧信号が入力電流された状態において、ＲＥＦ端子に入力する電圧を調整して、基準電圧ＲＥＦを調査（測定）することになる。また、閾値Ｖｔｈ判定モード（図４を参照）においては、センスアンプＳＡ＿Ａ，ＳＡ＿ＢのＩＮ端子に測定対象トランジスタＴｒのドレイン電圧を入力し、ＲＥＦ端子に入力される基準電圧ＲＥＦと比較することにより、例えば、閾値Ｖｔｈの電圧（ドレイン電圧）が５σ以内の分布から外れたトランジスタＴｒを判定することになる。
【００８６】
なお、図７（Ｃ）に示す電流たすきがけ型のセンスアンプにおいて、前述の第１のカレントミラー回路は、ＰチャネルＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３が相当し、第２のカレントミラー回路は、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３が相当する。また、前述の第１の電流シンク回路は、ＮチャネルＭＯＳトランジスタＱ３１，Ｑ３２が相当し、第２の電流シンク回路は、ＮチャネルＭＯＳトランジスタＱ４１，Ｑ４２が相当する。また、第１のカレントミラー回路における第１のミラー電流はトランジスタＱ１２から流れる電流が相当し、第２のミラー電流はトランジスタＱ１３から流れる電流が相当する。また、第２のカレントミラー回路における第１のミラー電流はトランジスタＱ２２から流れる電流が相当し、第２のミラー電流はトランジスタＱ２１から流れる電流が相当する。
【００８７】
そして、図７（Ｃ）に示す電流たすきがけ型のセンスアンプは、ＩＮ端子に流れる電流を参照電流とし、第１及び第２の２つのミラー電流を供給する３個のＰチャネルＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３で構成される第１のカレントミラー回路と、１対のＮチャネルＭＯＳトランジスタＱ３１，Ｑ３２で構成されると共に、第１のカレントミラー回路（Ｑ１２）から流れる第１のミラー電流を参照電流として駆動される第１の電流シンク回路（Ｑ３１，Ｑ３２）と、ＲＥＦ端子に流れる電流を参照電流とし、第１及び第２の２つのミラー電流を供給する３個のＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３で構成される第２のカレントミラー回路と、１対のＮチャネルＭＯＳトランジスタＱ４１，Ｑ４２で構成されると共に、第２のカレントミラー回路（Ｑ２２）から流れる第１のミラー電流を参照電流として駆動される第２の電流シンク回路と、を備え、第１のカレントミラー回路（Ｑ１３）から流れる第２のミラー電流を、第２の電流シンク回路のミラー電流（Ｑ４１の電流）として流すようにし、第２のカレントミラー回路（Ｑ２１）から流れる第２のミラー電流を、第１の電流シンク回路のミラー電流（Ｑ３２の電流）として流すように構成される。
【００８８】
［センスアンプのＩＮ端子条件の設定例の説明］
図１０は、センスアンプのＩＮ端子の入力電流条件の第１の設定例を示す図である。この例は、図２で説明した例と同様に、評価セルアレイ１１中の測定対象のトランジスタＴｒ群より任意の１つのトランジスタＴｒを使用して、センスアンプにＩＮ条件を設定する例である。
【００８９】
この第１の設定例では、図１０に示すように、評価セルアレイ１１，１２中のトランジスタＴｒ群より、それぞれ任意の１つのトランジスタＴｒを使用する。そして、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂが電流センスアンプの場合は、トランジスタＴｒのゲート、ドレイン電圧を調整し、一定の電流を発生させる。すなわち、センスアンプＳＡごとにＩＮ端子に流れる電流が一定となるようにトランジスタＴｒのゲート電圧を調整する。
上述のようにセンスアンプのＩＮ端子に定電流を印加して、信号ＤＢＣ（Drain Bias Control）に印加する電圧を定める。これにより、複数のセンスアンプ間に生じるＩＮ端子から印加される電流のバラツキを補正し、複数のセンスアンプに対して同じ入力電流条件を定めることができる。
【００９０】
また、図１１は、センスアンプのＩＮ端子の入力電流条件の第２の設定例を示す図である。この第２の設定例は、ＩＮ端子に入力する電流を外部から与える場合の例である。
【００９１】
図１１に示すように、センスアンプＳＡ＿Ａに対して、ＮチャネルＭＯＳトランジスタＱ１０１をオンにし、ＩＮ端子に流れる電流を外部端子ＥＸＩＮから入力し、センスアンプＳＡ＿Ａに対するＩＮ端子の電流の調整を行う。
【００９２】
同様に、センスアンプＳＡ＿Ｂに対して、ＮチャネルＭＯＳトランジスタＱ１０２をオンにし、ＩＮ端子に流れる電流を外部端子ＥＸＩＮから入力し、センスアンプＳＡ＿Ｂに対するＩＮ端子の電流の調整を行う。
【００９３】
これにより、各センスアンプＳＡ＿Ａ，ＳＡ＿ＢにおけるＩＮ端子に流れる電流条件を同一にする。なお、オフセットのキャンセルを複数個のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂで同時に行う場合は、ＥＸＩＮ端子を複数に分けるようにしてもよい。
【００９４】
また、図１２は、センスアンプのＩＮ端子の入力電流条件の第３の設定例を示す図である。この第３の設定例は、各センスアンプＳＡ＿Ａ，ＳＡ＿Ｂで専用の電流発生用のトランジスタを使用する場合の例である。
【００９５】
図１２に示す例では、各センスアンプＳＡ＿Ａ，ＳＡ＿Ｂで専用に配置した電流発生用トランジスタＱ１１１，Ｑ１１２と、セレクトトランジスタＱ１１３，Ｑ１１４を使用する。各電流発生用トランジスタＱ１１１，Ｑ１１２は、ＷＬサイズを大きくすることで、トランジスタ特性のバラツキが小さくなるため、同一のゲート電圧を使用してＩＮ端子の条件を設定できる。また、一度に、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂの設定が行える。
【００９６】
また、図１３は、センスアンプのＩＮ端子の入力電流条件の第４の設定例を示す図である。この第４の設定例は、各センスアンプで共通の電流発生用トランジスタＱ１２１を使用する例である。図１３に示す例では、各センスアンプＳＡ＿Ａ，ＳＡ＿Ｂで共通の電流発生用トランジスタＱ１２１と、各センスアンプＳＡ＿Ａ，ＳＡ＿ＢのＩＮ端子に電流を流すためのセレクトトランジスタＱ１２２，Ｑ１２３を使用する。
【００９７】
この構成においては、電流発生用トランジスタＱ１２１が各センスアンプＳＡ＿Ａ，ＳＡ＿Ｂで同一であるため、ＩＮ端子条件を同一にしやすい利点がある。
上述の第１の設定例から第４の設定例のいずれかの方法を用いて、複数のセンスアンプ間に生じるＩＮ端子から印加される電流のバラツキを補正し、複数のセンスアンプに対して同じ入力電流条件を定める。
【００９８】
［本発明の半導体集積回路評価装置の構成］
図１４は、本発明の半導体集積回路評価装置の構成を示す図であり、例えば、１ＧビットのＤＭＡ−ＴＥＧを評価する半導体集積回路評価装置の備える処理部を示す図である。
【００９９】
図１４に示す本発明の半導体集積回路評価装置２０において、測定モード切替部２１は、ＩＮ端子条件設定モードと、オフセット差調整モードと、Ｖｔｈ判定モード（高速センスモード）とＶｔｈ測定モード（トランジスタ特性測定モード）との動作モードの切り替えを行う。
【０１００】
ＩＮ端子条件設定部２２は、ＩＮ端子条件設定モードにおいて、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿ＢのＩＮ端子の入力電流の条件を同一状態とする処理を行う。例えば、各センスアンプＳＡ＿Ａ，ＳＡ＿ＢのＩＮ端子に流れる電流を１００ｎＡになるように、評価セルアレイ１１，１２中のトランジスタＴｒのゲート電圧を調整する。
【０１０１】
オフセット差調整部２３は、オフセット差調整モードにおいて、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂのオフセット差をキャンセルするために、ＩＮ端子の入力電流条件が同一の状態において、ＲＥＦ端子の入力電流の条件を測定する処理を行う。
【０１０２】
不良トランジスタ識別部２４は、閾値Ｖｔｈ判定モード（高速センスモード）において、５σの分布範囲を外れる閾値Ｖｔｈを有するトランジスタを、センスアンプから出力される“Ｈ”／“Ｌ”の判定信号により識別する処理を行う。不良トランジスタ識別部２４は、この不良と識別された測定対象トランジスタのアドレスを、ビットマップ記憶メモリ２４Ａに記憶させる。
【０１０３】
トランジスタ特性測定部２５は、不良トランジスタ識別部２４により閾値Ｖｔｈが５σを超えると判定された不良トランジスタ（ビットマップ記憶メモリ２４Ａにアドレスが記憶されたトランジスタ）について、これらの不良トランジスタを選択し、正確な閾値Ｖｔｈや、Ｖｇ−Ｉｄ特性等のトランジスタ特性を測定する処理を行う。
【０１０４】
アドレス選択部２６は、半導体集積回路１内の評価セルアレイ１１中のトランジスタのアドレス選択を、カラムデコーダ（ＣＤＥＣ）２８及びロウデコーダ（ＲＤＥＣ）２９を通して、ランダム又はシリアルに行う。このアドレス選択部２６では、閾値Ｖｔｈ判定モード（高速センスモード）では、アドレスをシリアルモードにより連続したアドレスの更新によりトランジスタを選択する。また、Ｖｔｈ測定モード（トランジスタ特性測定モード）では、不良トランジスタ（閾値Ｖｔｈが５σを超えるトランジスタ）のアドレスをランダムモードにより選択する。
【０１０５】
基準信号出力部２７は、半導体集積回路（ＤＭＡ−ＴＥＧ）１内のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂに対し、外部から所定の基準電流ＲＥＦを入力する。オフセット差調整モード及び閾値Ｖｔｈ判定モードにおいて、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂは、この基準電流ＲＥＦと、測定対象トランジスタの出力電流（電流ＩＮ）とを比較する。なお、基準信号出力部２７は、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂが図７に示す電流型センスアンプである場合は、基準電流ＲＥＦを出力し、図９に示す電圧型センスアンプの場合は、基準電圧ＲＥＦを出力する。
【０１０６】
なお、図１４に示す半導体集積回路評価装置２０は、内部にコンピュータシステムを有している。そして、上述した処理に関する一連の処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。
【０１０７】
すなわち、半導体集積回路評価装置２０における、各処理は、ＣＰＵ等の中央演算処理装置がＲＡＭ等の主記憶装置に上記プログラムを読み出して、情報の加工、演算処理を実行することにより、実現されるものである。
【０１０８】
ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
【０１０９】
また、半導体集積回路評価装置２０には、周辺機器として入力装置、表示装置等（いずれも表示せず）が接続されているものとする。ここで、入力装置としては、キーボード、マウス等の入力デバイスのことをいう。表示装置とは、ＣＲＴ（Cathode Ray Tube）や液晶表示装置等のことをいう。
【０１１０】
また、市販の半導体テスタにおいて、本発明の半導体集積回路評価装置２０の機能を実現できるものがある場合は、この市販の半導体テスタを使用するようにしてもよい。
【０１１１】
なお、図１４に示す半導体集積回路評価装置２０において、前述の測定モード切替部は、測定モード切替部２１に相当し、前述の入力端子条件設定部は、ＩＮ端子条件設定部２２に相当し、オフセット差調整部はオフセット差調整部２３に相当し、前述の不良トランジスタ識別部は不良トランジスタ識別部２４に相当し、前述のトランジスタ特性測定部はトランジスタ特性測定部２５に相当する。また、前述の基準信号は、基準電流ＲＥＦに相当し、前述の第１の入力端子は、ＩＮ端子に相当し、第２の入力端子はＲＥＦ端子に相当する。
【０１１２】
上述の構成により、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂを使用して、評価セルアレイ１１，１２中のトランジスタ群の閾値Ｖｔｈの判定を行う場合に、各センスアンプＳＡ＿Ａ，ＳＡ＿Ｂ間のオフセット差をキャンセルして高精度で閾値Ｖｔｈの判定を行うことができる。このため、大規模なＤＭＡ−ＴＥＧ等の半導体集積回路においても、所定の分布範囲から外れた異常なトランジスタの特性評価を、高精度で且つ高速（短時間）に行える。
【０１１３】
以上、本発明の実施の形態について説明したが、本発明の半導体集積回路、及び半導体集積回路評価装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【０１１４】
１…半導体集積回路、１１，１２…評価セルアレイ、２０…半導体集積回路評価装置、２１…測定モード切替部、２２…ＩＮ端子条件設定部、２３…オフセット差調整部、２４…不良トランジスタ識別部、２４Ａ…ビットマップ記憶メモリ、２５…トランジスタ特性測定部、２６…アドレス選択部、２７…基準信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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