(57)【特許請求の範囲】
【請求項１】
プロセッサ及び外部インタフェース回路を含む第一系統の処理装置と、
前記第一系統の処理装置と同一のプロセッサ及び外部インタフェース回路を含む第二系統の処理装置と、
前記２系統の処理装置の処理結果を比較する前記２系統に属さない共通系の比較装置と、
前記２系統に属さない共通系の外部インタフェース回路と、を有し、
前記比較装置は、前記２系統の処理装置が同一の動作をしている場合に正常、前記２系統の処理装置が異なる動作をした場合に異常、を示す判別信号を出力するバス比較器を有し、
前記２系統の外部インタフェース回路の入出力信号ピンが隣接しないように、前記２系統の外部インタフェース回路の入出力信号ピンの間には、前記共通系の外部インタフェース回路の入出力信号ピンが配置されることを特徴とするＬＳＩ。
【請求項２】
請求項１に記載のＬＳＩにおいて、
前記第一系統の外部インタフェース回路の入出力信号ピンと、対応する前記第二系統の外部インタフェース回路の入出力信号ピンとは、
ＬＳＩパッケージの中心点に対しそれぞれ対角の位置、或いはＬＳＩパッケージの外周におけるそれぞれ対角の位置、或いはＬＳＩパッケージのそれぞれ対辺側に配置されることを特徴とするＬＳＩ。
【請求項３】
請求項２に記載のＬＳＩにおいて、
前記共通系の外部インタフェース回路を２つ以上有し、前記共通系の２つ以上の外部インタフェース回路の入出力信号ピンは、ＬＳＩパッケージ上の中心点に対し、それぞれ対角の位置、或いはＬＳＩパッケージの外周におけるそれぞれ対角の位置、或いはＬＳＩパッケージのそれぞれ対辺側に配置されたことを特徴とするＬＳＩ。
【請求項４】
請求項３に記載のＬＳＩを搭載した電子回路基盤を有する電子装置であって、
前記共通系の２つ以上の外部インタフェース回路に接続される２つ以上の前記共通系の外部装置の中間に前記ＬＳＩを配置することを特徴とする電子装置。
【請求項５】
請求項１に記載のＬＳＩにおいて、
前記比較装置は、前記２系統の処理装置からそれぞれ出力される信号が一致している場合は、一致した前記処理装置からの信号を出力し、一致していない場合は、前記処理装置からの信号を出力しない二重化制御回路と、を有し、
前記２系統の処理装置からそれぞれ出力される信号が一致している場合に、一致した前記処理装置からの信号を前記二重化制御回路より受信し、当該信号を前記共通系の複数の外部インタフェース回路へ出力する共通系内部バス制御回路を有することを特徴とするＬＳＩ。
【請求項６】
請求項５に記載のＬＳＩにおいて、
前記二重化制御回路は、前記共通系内部バス制御回路からの信号を前記２系統の処理装置へ出力する伝送手段を備えることを特徴とするＬＳＩ。
【請求項７】
請求項１に記載のＬＳＩにおいて、
前記第一系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部と、を選択して同じ入出力信号ピンで共用する第一ピン機能選択回路と、
前記第二系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部と、を選択して同じ入出力信号ピンで共用する第二ピン機能選択回路と、を有することを特徴とするＬＳＩ。
【請求項８】
請求項１に記載のＬＳＩにおいて、
前記第一系統の外部インタフェース回路の入出力信号ピンと、前記共通系の外部インタフェース回路の入出力信号ピンとの間に、前記第一系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部とを共用した入出力信号ピンが配置され、
前記第二系統の外部インタフェース回路の入出力信号ピンと、前記共通系の外部インタフェース回路の入出力信号ピンとの間に、前記第二系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部とを共用した入出力信号ピンが配置されたことを特徴とするＬＳＩ。
【請求項９】
請求項１に記載のＬＳＩにおいて、
ＬＳＩチップに搭載される前記２系統の外部インタフェース回路の入出力パッドは、パッケージ内のＬＳＩチップの中心点に対しそれぞれ対角の位置、或いはＬＳＩパッケージの外周におけるそれぞれ対角の位置、或いはＬＳＩパッケージのそれぞれ対辺側に配置され、
前記２系統の外部インタフェース回路の入出力パッドが互いに隔てて配置されるように、ＬＳＩチップに搭載される前記共通系の外部インタフェース回路の入出力パッドは、前記２系統の外部インタフェース回路の入出力パッドの間に配置され、
ＬＳＩチップ内の論理回路実装領域において、前記第一系統のプロセッサ及び外部インタフェース回路を実装した領域と前記第二系統のプロセッサ及び外部インタフェース回路を実装した領域の間に、前記比較装置及び前記共通系のインタフェース回路を実装した領域を、前記第一系統の領域と前記第二系統の領域が隣接しないように配置したことを特徴とするＬＳＩ。
【請求項１０】
請求項１に記載のＬＳＩにおいて、
前記２系統の外部インタフェース回路に接続される外部装置を備え、
前記外部装置には外部メモリが含まれることを特徴とするＬＳＩ。
【請求項１１】
請求項１０に記載のＬＳＩにおいて、
前記２系統の外部インタフェース回路に接続される前記外部メモリの信号電圧が、前記共通系の外部インタフェース回路の信号電圧と、少なくとも一部分で異なることを特徴としたＬＳＩ。
【請求項１２】
請求項１０に記載のＬＳＩを搭載した鉄道用電子装置において、
前記第一系統における外部メモリの配置と、前記第二系統における外部メモリの配置とは、ＬＳＩが搭載される電子回路基板上において、当該ＬＳＩを中心として対角の位置、或いは当該ＬＳＩの外周における対角の位置、或いは当該ＬＳＩの対辺になっていることを特徴とした電子装置。
【請求項１３】
プロセッサ及び外部インタフェース回路を含む第一系統の処理装置と、前記第一系統の処理装置と同一のプロセッサ及び外部インタフェース回路を含む第二系統の処理装置と、を１つのＬＳＩチップ内に備え、
前記２系統の処理結果を比較する前記２系統に属さない共通系の比較装置と、
前記２系統に属さない共通系の外部インタフェース回路と、を有し、
前記比較装置は、前記２系統の処理装置が同一の動作をしている場合に正常、前記２系統の処理装置が異なる動作をした場合に異常、を示す判別信号を出力するバス比較器を有し、
前記第一系統の外部インタフェース回路の入出力信号ピンと、前記第二系統の外部インタフェース回路の入出力信号ピンと、の間に前記共通系の外部インタフェース回路の入出力信号ピンが配置され、前記第一系統の外部インタフェース回路の入出力信号ピンの配置領域と、前記第二系統の外部インタフェース回路の入出力信号ピンの配置領域と、が隔てて配置されることを特徴とする鉄道用フォールセーフＬＳＩ。
【請求項１４】
請求項１３に記載の鉄道用フェールセーフＬＳＩにおいて、
前記第一系統の外部インタフェース回路の入出力信号ピンの配置領域と、対応する前記第二系統の外部インタフェース回路の入出力信号ピンの配置領域とは、ＬＳＩパッケージの中心点に対しそれぞれ対角の位置、或いはＬＳＩパッケージの外周におけるそれぞれ対角の位置、或いはＬＳＩパッケージのそれぞれ対辺側に配置されることを特徴とする鉄道用フェールセーフＬＳＩ。
【請求項１５】
請求項１４に記載の鉄道用フェールセーフＬＳＩにおいて、
前記共通系の外部インタフェース回路を２つ以上有し、前記共通系の２つ以上の外部インタフェース回路の入出力信号ピンは、ＬＳＩパッケージ上の中心点に対し、それぞれ対角の位置、或いはＬＳＩパッケージの外周におけるそれぞれ対角の位置、或いはＬＳＩパッケージのそれぞれ対辺側に配置されたことを特徴とする鉄道用フェールセーフＬＳＩ。
【請求項１６】
請求項１５に記載の鉄道用フェールセーフＬＳＩにおいて、
ＬＳＩチップに搭載される前記２系統の外部インタフェース回路の入出力パッドは、パッケージ内のＬＳＩチップの中心点に対しそれぞれ対角の位置、或いはＬＳＩパッケージの外周におけるそれぞれ対角の位置、或いはＬＳＩパッケージのそれぞれ対辺側に配置され、
前記２系統の外部インタフェース回路の入出力パッドが互いに隔てて配置されるように、ＬＳＩチップに搭載される前記共通系の外部インタフェース回路の入出力パッドは、前記２系統の外部インタフェース回路の入出力パッドの間に配置され、
ＬＳＩチップ内の論理回路実装領域において、前記第一系統のプロセッサ及び外部インタフェース回路を実装した領域と前記第二系統のプロセッサ及び外部インタフェース回路を実装した領域の間に、前記比較装置及び前記共通系のインタフェース回路を実装した領域を、前記第一系統の領域と前記第二系統の領域が隣接しないように配置したことを特徴とする鉄道用フェールセーフＬＳＩ。
【請求項１７】
請求項１６に記載の鉄道用フェールセーフＬＳＩにおいて、
前記２系統の外部インタフェース回路に接続される外部装置には外部メモリが含まれており、
前記２系統の外部インタフェース回路に接続される前記外部メモリの信号電圧が、前記共通系の外部インタフェース回路の信号電圧と、少なくとも一部分で異なることを特徴とした鉄道用フェールセーフＬＳＩ。
【請求項１８】
請求項１７に記載の鉄道用フェールセーフＬＳＩを搭載した鉄道用電子装置において、  前記第一系統における外部メモリの配置と、前記第二系統における外部メモリの配置とは、ＬＳＩが搭載される電子回路基板上において、当該ＬＳＩを中心として対角の位置、或いは当該ＬＳＩの外周における対角の位置、或いは当該ＬＳＩの対辺になっていることを特徴とした鉄道用電子装置。
【請求項１９】
請求項１７に記載の鉄道用フェールセーフＬＳＩにおいて、
前記比較装置は、前記２系統の処理装置からそれぞれ出力される信号が一致している場合は、一致した前記処理装置からの信号を出力し、一致していない場合は、前記処理装置からの信号を出力しない二重化制御回路と、を有し、
前記２系統の処理装置からそれぞれ出力される信号が一致している場合に、一致した前記処理装置からの信号を前記二重化制御回路より受信し、当該信号を前記共通系の複数の外部インタフェース回路へ出力する共通系内部バス制御回路を有することを特徴とする鉄道用フェールセーフＬＳＩ。
【請求項２０】
請求項１９に記載の鉄道用フェールセーフＬＳＩにおいて、
前記二重化制御回路は、前記共通系内部バス制御回路からの信号を前記２系統の処理装置へ出力する伝送手段を備えることを特徴とする鉄道用フェールセーフＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロプロセッサを内蔵した半導体チップに関し、特に、鉄道における信号システムのように、高い安全性を必要とする制御システムに利用される半導体チップに関するものである。
【背景技術】
【０００２】
鉄道における信号システムのように高い安全性が必要とされる制御システムでは、システム内の機器に異常が発生した場合でもシステムを危険な状態に陥らせず、安全な状態で停止できるよう、「フェールセーフ」の思想にしたがって機器を設計している。フェールセーフの実現には機器の異常を確実に検出することが不可欠であるが、マイクロプロセッサを使用した制御システムにおいては、プロセッサを多重化して相互に監視することによってプロセッサ部の異常を検出している。
【０００３】
近年、半導体の高集積化が進んで１つのＬＳＩチップ内に２つのプロセッサを内蔵して動作比較を行うことが可能になった。その比較方式は特許文献１などに見られる。また、実際に１チップフェールセーフＬＳＩを作成した例が非特許文献１に見られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１６１７９８号公報
【非特許文献】
【０００５】
【非特許文献１】K. Shimamura, et al.:“A Single-Chip Fail-Safe Microprocessor with Memory Data Comparison Feature”, IEEE 12th Pacific Rim International Symposium on Dependable Computing (PRDC'06), (18-20 Dec. 2006)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
最近では、半導体の高集積化がますます進み、これまではチップに外付けされていた周辺回路をチップ内に内蔵することが可能になった。また、高速に動作するプロセッサの性能を活かすため、高速で大容量なメモリを外付けすることが必要になった。
【０００７】
多様な周辺回路や高速な外部メモリなどをチップに接続できるようにするためには、チップ及びチップを内蔵したパッケージの信号ピン数を増やす必要がある。また、周辺回路の動作周波数も高速化しているため、信号ピンの配置には配線ディレイや電気的特性の違いを考慮する必要がある。
【０００８】
一方、従来技術では、信頼性確保の観点から、チップ内のプロセッサや比較回路の配置について言及されているが、パッケージの信号ピン配置や装置基板の部品配置までは言及されていない。さらに、チップの外部に接続される周辺回路も、汎用的なバスが１種類存在するだけで、多様な周辺回路や高速な外部メモリへの対応は考慮されていなかった。
【０００９】
また、一般的に、プロセッサを内蔵したＬＳＩは、用途に汎用性を持たせるため一つの外部信号ピンに複数の機能を持たせ、必要に応じて機能を切り替える、いわゆるピンマルチプレクス、を設定した信号ピンを持つことも多い。これにより、数が限られた信号ピンを有効に使用できるが、従来技術ではフェールセーフＬＳＩにおけるピンマルチプレクスについても考慮されていなかった。
【００１０】
本発明の目的は、ＬＳＩチップの周辺回路まで含めて安全性と高性能化を両立させることである。
【課題を解決するための手段】
【００１１】
周辺回路まで含めて安全性と高性能化を両立させるため、プロセッサを含む２つの系統に関する信号ピンをパッケージの対角即ち互いに最も離れた場所に配置するともに、２つの系統に関する信号ピンの間に共通系に関する信号ピンを配置するようにする。共通系の周辺回路が２つある場合は、２箇所ある２つの系統に関する信号の間の領域に１つずつの周辺回路に関する信号ピンを配置する。
【発明の効果】
【００１２】
２つの系統に関する信号ピンの間に共通系に関する信号ピンを配置することにより２つの系統に関する信号ピンの距離を最大にすることができるので、電磁ノイズなどの単一要因で２つの系統が同時に誤動作を起こす可能性をより少なくすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の概要。
【図２】フェールセーフＬＳＩの物理的構造。
【図３】フェールセーフＬＳＩの内部構成。
【図４】共通系内部バスに接続される配線の概要。
【図５】共通系内部バスの内部構成。
【図６】内部バスの動作を説明するためのタイミングチャート。
【図７】比較装置の内部構成。
【図８】交番信号発生器の動作。
【図９】バス比較器の内部構成。
【図１０】二重化制御回路の内部構成。
【図１１】汎用入出力回路の内部構成。
【図１２】ＬＳＩチップ内の論理回路レイアウト及び入出力パッド配置について説明するための図。
【図１３】ＬＳＩの外部ピン配置について説明するための図。
【図１４】電子回路基板における部品配置。
【図１５】第２の実施例におけるフェールセーフＬＳＩの内部構成。
【図１６】第２の実施例における汎用入出力回路及びピン機能セレクタの内部構成。
【図１７】第２の実施例におけるＬＳＩチップ内の論理回路レイアウト及び入出力パッド配置について説明するための図。
【図１８】第２の実施例におけるＬＳＩの外部ピン配置について説明するための図。
【図１９】異なる物理的構造を持つフェールセーフＬＳＩの概要。
【図２０】異なる外部ピン構造を持つフェールセーフＬＳＩにおける外部ピン配置について説明するための図。
【発明を実施するための形態】
【００１４】
本発明の第１の実施例を図１から図１４により説明する。図１は本発明の概要を説明する図である。一つのＬＳＩ１０内にプロセッサ及び外部インタフェース（以下Ｉ／Ｆ）回路を含む同一構成の処理装置を２系統搭載している。本実施例では２つの系統をＡ系，Ｂ系と呼ぶ。それぞれの処理装置は、１つ以上のプロセッサ及び１つ以上の外部Ｉ／Ｆ回路を有し、それらは各系等内の内部バスに接続されている。各系等内のプロセッサの処理結果は内部バスに現れるので、Ａ系内部バスとＢ系内部バスに接続された比較装置によって、両方のバスの信号を比較すれば、２系統の処理装置が同じ動作を行っていることがわかる。両者が同じ動作を行っている場合は正常、両者が異なる動作を行っている場合は異常、を示す信号を正常異常判別信号２００によってフェールセーフＬＳＩチップ１００の外部に出力する。正常な場合、即ち２系統の内部バスから同じ信号が出力された場合、比較装置はその一方を選んで共通系内部バスに出力する。共通系内部バスから処理装置への出力は比較装置が２系統の内部バスの両方に出力する。このようなバスの一本化により、２系統の動作タイミングがずれることはなく同じ処理が続けられる。共通系内部バスには共通系外部インタフェース回路が複数接続される。２系統の同一構成の外部Ｉ／Ｆ及び共通系外部Ｉ／Ｆにはそれぞれ外部装置を接続することができる。このように、２つのプロセッサからの出力を照合して一本化された内部インタフェースを、従来のように直接チップの外部に出力するのではなく、一旦共通系内部バスに接続し、その共通系内部バスに複数の外部インタフェース回路を接続できるようにすることで、多様な周辺回路を接続可能とすることができ、ＬＳＩの性能向上を図ることができる。
【００１５】
言い換えると、共通系内部バスを設けることにより複数の外部インタフェースが内蔵できるようになるので、複数の外部装置を直接チップに接続できるようになる。
【００１６】
図２は本実施例におけるフェールセーフＬＳＩの物理的構造の概要を示す図である。図２（ａ）はフェールセーフＬＳＩ１０の断面を示した図で、ＬＳＩチップ１００の外部Ｉ／Ｆ信号及び電源はボンディングワイヤ１０３によってパッケージ基板１０１に接続され、パッケージ基板１０１の下部に取り付けられた半田ボール１０４を介して外部と接続される。ＬＳＩチップ１００の上部は封止材１０２によって保護されている。図２（ｂ）はフェールセーフＬＳＩ１０から封止材１０２を取り除いた状態の俯瞰図で、パッケージ基板１０１にＬＳＩチップ１００が回路面を上部に向けて配置され、ボンディングワイヤ１０３によってパッケージ基板１０１に接続されていることを示す。図２（ｃ）はＬＳＩチップ１００の回路面を表した図で、ＬＳＩチップ１００は２系統の処理装置や比較装置などの論理回路が形成される論理回路実装領域１０５と、信号や電源を接続するための入出力パッド領域１０６から成ることを示す。また、本実施例においてはＬＳＩチップ１００の左側にＡ系の処理装置、右側にＢ系の処理装置、中央に共通系の回路が配置されている。チップ内配置に関しては後述する。
【００１７】
図３は本実施例におけるフェールセーフＬＳＩの内部構成及び外部機器を示す図である。フェールセーフＬＳＩ１０は２つの系統のプロセッサ１１Ａ及び１１Ｂ、２つの系統の内部バス１２Ａ及び１２Ｂ、を有し、２つの系統の外部Ｉ／Ｆとして高速メモリＩ／Ｆ回路１３Ａ及び１３Ｂ，外部バスＩ／Ｆ回路１４Ａ及び１４Ｂ，汎用入出力回路１５Ａ及び１５Ｂを有する。高速メモリＩ／Ｆ回路１３Ａ及び１３Ｂには外部ＲＡＭ１３１Ａ及び１３１Ｂが、外部バスＩ／Ｆ回路１４Ａ及び１４Ｂには外部ＲＯＭ１４１Ａ及び１４１Ｂが、それぞれ外部装置として接続される。また、フェールセーフＬＳＩ１０は比較装置２０，共通系内部バス２１、を有し、共通系外部Ｉ／Ｆとしては、システムバスＩ／Ｆ回路２２及びネットワークＩ／Ｆ回路２３を有する。システムバスＩ／Ｆ回路２２にはシステムバスブリッジ２２１が、ネットワークＩ／Ｆ回路２３にはネットワーク物理層２３１が、それぞれ外部装置として接続される。比較装置２０からは正常異常判別信号２００が出力される。
【００１８】
図４は本実施例における共通系内部バス２１に接続される配線の概要を示す図である。共通系内部バス２１には比較装置２０とのＩ／Ｆ信号２０５，システムバスＩ／Ｆ回路２２とのＩ／Ｆ信号２２２，ネットワークＩ／Ｆ回路２３とのＩ／Ｆ信号２３２、が接続される。Ｉ／Ｆ信号２０５，２２２，２３２、はそれぞれ、内部バスにリード／ライト要求を出すマスタポート２０５Ｍ，２２２Ｍ，２３２Ｍ、及び内部バスからのリード／ライト要求を受け取るスレーブポート２０５Ｓ，２２２Ｓ，２３２Ｓ、に分かれる。本実施例においては共通系内部バス２１に接続される３つのモジュールは全てマスタポートとスレーブポートを有しているが、一般的にはいずれかのポートのみでよい。２つの系統の内部バス１２Ａ及び１２Ｂも接続されるモジュール数が異なるだけで共通系内部バス２１と同様の構成及び機能を持つため詳細な説明は省略するが、例えば高速メモリＩ／Ｆ回路１３Ａ及び１３ＢとのＩ／Ｆはスレーブポートのみを有する。
【００１９】
図５は本実施例における共通系内部バス２１の内部構成及び接続される配線の詳細を示す図である。図５では信号の流れを分かりやすくするためマスタポートとスレーブポートを分けて示している。共通系内部バス２１はバス制御回路２１１と各ポートへの配線から成る。バス制御回路２１１はリクエスト制御回路２１２とレスポンス制御回路２１３から成る。各マスタポートは、アドレス（出力），ライトデータ（出力），コマンド（出力），グラント（入力），リードデータ（入力），バリッド（入力）、の６種の信号から構成される。各スレーブポートは、アドレス（入力），ライトデータ（入力），コマンド（入力），ビジー（出力），ポート番号（出力），リードデータ（出力），バリッド（出力）、の７種の信号から構成される。入出力の向きは各ポートからバス制御回路２１１に対してのものである。リクエスト制御回路２１２は各マスタポートからの転送要求を調停し、アドレスをデコードして出力先のスレーブポートを選択する。バス調停やアドレスでコードは良く知られた技術であり、詳細な説明は省略する。レスポンス制御回路２１３は各スレーブポートからのリードデータ返送要求を調停し、要求元のマスタポートに出力する。レスポンス制御回路２１３は各スレーブポート用にリードデータを一時的に保持するバッファ（図示せず）を持ち、各スレーブポートからの返送要求が待たされることは無い。
【００２０】
図６は共通系内部バス２１の動作を説明するためのタイミングチャートである。図６ではマスタポート２０５Ｍとスレーブポート２２２Ｓ間のデータのライト及びリードの動作を示している。共通系内部バス２１は図の上部に示したクロック信号に同期して１クロックサイクルごとにデータを転送する。クロックサイクルｉに比較装置２０からアドレス２０５１ＭとしてシステムバスＩ／Ｆ回路２２内部のレジスタを示すアドレス，ライトデータ２０５２Ｍ，コマンド２０５３Ｍとして４バイトライトを示す符号、がバス制御回路２１１に与えられると、リクエスト制御回路２１２は他のマスタポートからのリクエストやリクエスト発行先のスレーブポートのビジー状態が無いことを判定し、グラント２０５４Ｍをアサートしてリクエスト元に要求が受け付けられたことを通知する。同時にリクエスト制御回路２１２はリクエスト発行先のスレーブポート２２２Ｓにはアドレス２２２１Ｓ，ライトデータ２２２２Ｓ，コマンド２２２３Ｓ、を出力する。スレーブポート２２２Ｓに接続されたシステムバスＩ／Ｆ回路２２は受け取ったアドレスに従ってライトデータを自モジュール内のレジスタに書き込む。
【００２１】
クロックサイクルｊにアドレス２０５１ＭとしてシステムバスＩ／Ｆ回路２２に接続されたシステムバスブリッジ２２１内部のレジスタを示すアドレス，コマンド２０５３Ｍとして４バイトリードを示す符号、がバス制御回路２１１に与えられると、リクエスト制御回路２１２はバスの状態を判定し、グラント２０５４Ｍをアサートしてリクエスト元に要求が受け付けられたことを通知する。同時にリクエスト制御回路２１２はリクエスト発行先のスレーブポート２２２Ｓにはアドレス２２２１Ｓ，コマンド２２２３Ｓ、を出力する。スレーブポート２２２Ｓに接続されたシステムバスＩ／Ｆ回路２２は受け取ったアドレスに従ってシステムバスブリッジ２２１にリード要求を出す。クロックサイクルｊ＋１では、システムバスＩ／Ｆ回路２２はビジー２２２７Ｓをアサートし、他のリクエストを受け付けられないことをリクエスト制御回路２１２に通知する。クロックサイクルＪ＋２にシステムバスブリッジ２２１からのリードデータを返送する準備ができた場合、システムバスＩ／Ｆ回路２２はポート番号２２２８Ｓとしてリクエストの要求元であるポート２０５Ｍを示す符号，リードデータ２２２５Ｓ、をバリッド２２２６Ｓとともにレスポンス制御回路２１３に対して出力する。レスポンス制御回路２１３はポート番号２２２８Ｓで示されたポート２０５Ｍに対してリードデータ２０５５Ｍ、及びバリッド２０５６Ｍを出力する。
【００２２】
このように、共通系内部バス２１を使用して、接続されたモジュール間でのデータ転送が行える。特にこのバスでは、リクエスト制御とレスポンス制御を分離することにより、１つのモジュールからのリード要求中でも他のモジュール間のデータ転送を妨げない、いわゆるスプリットトランザクションを実現しているので、ネットワークＩ／ＦやシステムバスＩ／Ｆのように一度に大量のＤＭＡデータ転送を行うモジュールがあってもバスを占有することが無く、バススループットが低下することを避けられる。また、各ポートとバス制御回路間の配線は１対１にできるので、物理的に離れた位置にモジュールを置いても、バス全体の動作速度に与える配線遅延の影響を最小にできる。
【００２３】
図７は本実施例における比較装置２０の内部構成を示す図である。比較装置２０は交番信号発生器２０１，バス比較器２０２，二重化制御回路２０３、から成り、Ａ系内部バス１２１Ａ，Ｂ系内部バス１２１Ｂ，共通系内部バス２１、と接続されている。
【００２４】
図８は本実施例における交番信号発生器２０１の動作を表す図である。交番信号発生器２０１はバス比較器２０２が出力する比較不一致信号２０４に従って、正常異常判別信号２００を出力する。正常または異常という状態を１本のレベル信号で外部に出力すると、信号レベルがＯＮまたはＯＦＦに固定される故障モードを避けられないため、鉄道の信号システムなどでは、一定周波数でＯＮ，ＯＦＦを繰り返している場合は正常、それ以外の状態は異常、とする「交番信号」が従来から使用されてきた。本実施例においても、交番信号発生器２０１は比較不一致信号２０４が一致即ち正常を示している場合は周波数信号を、不一致即ち異常を示した場合はレベル信号を、それぞれ出力する。交番信号の生成論理は公知であるため詳細な説明は省略する。
【００２５】
図９は本実施例におけるバス比較器２０２の内部構成を示す図である。バス比較器２０２はＡ系内部バス１２１Ａから出力される信号とＢ系内部バス１２１Ｂから出力される信号とを常時比較し、不一致を検出した場合は比較不一致信号２０４をＯＮする。比較するデータは、アドレス１２１１ＭＡと１２１１ＭＢ，ライトデータ１２１２ＭＡと１２１２ＭＢ，コマンド１２１３ＭＡと１２１３ＭＢ，ビジー１２１７ＳＡと１２１７ＳＢ，ポート番号１２１８ＳＡと１２１８ＳＢ，リードデータ１２１５ＳＡと１２１５ＳＢ，バリッド１２１６ＳＡと１２１６ＳＢ、であり、一度でも不一致を検出した場合はバス比較器２０２内部のフリップフロップがセットされ、比較不一致信号２０４はＯＮのままとなる。なお、バス比較器自身の誤動作を検出するために、比較器を多重化したり、一定時間ごとに故意にエラーを発生させたりする技術が知られているが、本実施例では高信頼な比較器の論理は公知として詳細な説明は省略する。
【００２６】
図１０は本実施例における二重化制御回路２０３の内部構成を示す図である。二重化制御回路２０３はバス比較器２０２で比較不一致が検出されない限り、Ａ系内部バス１２１Ａから出力される信号を共通系内部バス２１に出力する。即ち、アドレス１２１１ＭＡ，ライトデータ１２１２ＭＡ，コマンド１２１３ＭＡ，ビジー１２１７ＳＡ，ポート番号１２１８ＳＡ，リードデータ１２１５ＳＡ，バリッド１２１６ＳＡを、それぞれアドレス２０５１Ｍ，ライトデータ２０５２Ｍ，コマンド２０５３Ｍ，ビジー２０５７Ｓ，ポート番号２０５８Ｓ，リードデータ２０５５Ｓ，バリッド２０５６Ｓ、として出力する。比較不一致が検出された場合、比較不一致信号２０４によってコマンド１２１３ＭＡとバリッド１２１６ＳＡの出力が抑止され、共通系内部バス２１はリクエスト及びレスポンスの発行を検知しないので、不一致となったデータを共通系内部バス２１に出力するのを止められる。
【００２７】
共通系内部バス２１から出力される信号は、Ａ系内部バス１２１Ａ及びＢ系内部バス１２１Ｂに同時に送られる。即ち、グラント２０５４Ｍ，リードデータ２０５５Ｍ，バリッド２０５６Ｍ，アドレス２０５１Ｓ，ライトデータ２０５２Ｓ，コマンド２０５３Ｓ、はそれぞれ、グラント１２１４ＭＡ及び１２１４ＭＢ，リードデータ１２１５ＭＡ及び１２１５ＭＢ，バリッド１２１６ＭＡ及び１２１６ＭＢ，アドレス１２１１ＳＡ及び１２１１ＳＢ，ライトデータ１２１２ＳＡ及び１２１２ＳＢ，コマンド１２１３ＳＡ及び１２１３ＳＢ、に送られる。このように、二重化制御回路２０３によって、共通系内部バス２１からは、Ａ系内部バス１２１Ａ及びＢ系内部バス１２１Ｂが１本のバス（ポート２０５）のように見え、Ａ系内部バス１２１ＡとＢ系内部バス１２１Ｂの動作タイミングもずれることは無いので、２系統の処理装置における処理もずれることは無い。
【００２８】
プロセッサ１１Ａ及び１１Ｂは一般的なマイクロプロセッサを想定しており、公知の技術として説明は省略する。高速メモリＩ／Ｆ回路１３Ａ及び１３ＢはＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous DRAM）などの汎用高速メモリを想定しており、公知の技術として説明は省略するが、高速化のためにＩ／Ｆ電圧を汎用的な外部バスよりも低くする傾向にある。具体的には、汎用的な外部バスのＩ／Ｆ電圧が３.３Ｖ、ＤＤＲ−ＳＤＲＡＭのＩ／Ｆ電圧が２.５Ｖ、となり、ＬＳＩは複数のＩ／Ｆ電圧に対応する必要がある。外部バスＩ／Ｆ回路１４Ａ及び１４Ｂはチップセレクト，アドレス，データ，リード／ライトストローブ、などから構成される一般的なマイクロプロセッサの外部バスを想定しており、公知の技術として説明は省略する。
【００２９】
図１１は本実施例における汎用入出力回路１５Ａの内部構成を示す図である。汎用入出力回路１５Ｂも同様な構成である。汎用入出力回路１５Ａは汎用ＩＯリードデータレジスタ（ＰＩＯＲＲ_Ａ）１５１Ａ，汎用ＩＯライトデータレジスタ（ＰＩＯＷＲ_Ａ）１５２Ａ，汎用ＩＯ機能設定レジスタ（ＰＩＯＦＲ_Ａ）１５３Ａ、を有し、これらのレジスタは内部バス１２Ａを介してプロセッサ１１Ａによって値のリード，ライトが行われる。ＰＩＯＲＲ_Ａ及びＰＩＯＷＲ_Ａは８ビットのデータ幅を有し、入出力バッファ１５４Ａを介してＬＳＩ１０の外部信号線１５０Ａと接続される。ＰＩＯＦＲ_Ａは１ビットのデータ幅を有し、その値が０の場合はデータ出力となり、ＰＩＯＷＲ_Ａに設定した値が外部信号線１５０Ａに出力される。ＰＩＯＦＲ_Ａの値が１の場合はデータ入力となり、外部信号線１５０Ａの信号レベルがＰＩＯＲＲ_Ａに入力される。
【００３０】
図１２は本実施例におけるＬＳＩチップ１００内の論理回路レイアウト及び入出力パッド配置について説明するための図である。２系統の処理装置は、単一の要因が両方の系統に同一の誤りを引き起こすことを避けるため、チップ内においてできるだけ距離を離して配置されることが望ましい。そのため本実施例における論理回路レイアウトは、チップの左側にＡ系の処理装置，チップの右側にＢ系の処理装置を配置し、両者の間即ち中央部に比較装置及び共通系の外部Ｉ／Ｆを配置することにより、Ａ系とＢ系の論理回路を分離している。さらにＢ系の処理装置内のレイアウトをＡ系の上下転置とすることにより、Ａ系とＢ系の同一論理回路間の距離を最大にしている。入出力パッドの配置は論理回路レイアウトと密接に関係しているが、本実施例ではＡ系のメモリＩ／Ｆに関する信号の入出力パッドをチップの左辺に、Ｂ系のメモリＩ／Ｆに関する信号の入出力パッドをチップ右辺に、Ａ系の他の外部Ｉ／Ｆに関する信号の入出力パッドをチップの左下に、Ｂ系の他の外部Ｉ／Ｆに関する信号の入出力パッドをチップの右上に、というように、Ａ系の信号とＢ系の信号がチップ外周で対角の位置になるように配置される。また、共通系外部Ｉ／Ｆに関する信号の入出力パッドはチップの上辺及び下辺に、Ａ系とＢ系の信号を分離するように配置される。なお、本発明においては各Ｉ／Ｆの並び方即ちＡ系とＢ系の各Ｉ／Ｆ信号がそれぞれ対角に配置され、その間を共通系の信号で分離することが重要であり、各Ｉ／Ｆの具体的信号本数，各Ｉ／Ｆの具体的境界位置，各Ｉ／Ｆ内の具体的信号並び、の詳細については言及しない。また、チップの左右，上下、といった方向も相対的なものであり、本実施例で示した方向に限定されるものではない。
【００３１】
さらに、実際の入出力パッド配置では、電源や診断機能のためのリザーブパッドなど、入出力パッド設計上の制約が存在するのが通常である。入出力パッド配置に制約が存在する場合、全ての信号をチップの中心点に対して対角の位置の入出力パッドに配置することは現実には困難である。本発明は厳密に対角位置の入出力パッドへの信号配置を求めるものではなく、おおよそ対角の位置に２系統の信号を配置すればよい。たとえば各Ｉ／Ｆ単位の並び順が対角になっていれば、各Ｉ／Ｆに属する信号同士で配置を入れ換えても差し支えない。
【００３２】
図１３は本実施例におけるＬＳＩ１０の外部ピン配置について説明するための図である。図１３（ａ）は、図１３（ｂ）でＬＳＩ１０の外観に指示した視点、即ちＬＳＩ１０の真上からピン配置を透視した図である。本実施例ではパッケージの中央部に信号ピンは配置されず、空き領域となっている。外部ピン配置は図１２で示したＬＳＩチップ１００内の論理回路レイアウト及び入出力パッド配置と同様に、Ａ系のメモリＩ／Ｆに関する信号の入出力ピンをパッケージの左側に、Ｂ系のメモリＩ／Ｆに関する信号の入出力ピンをパッケージ右側に、Ａ系の他の外部Ｉ／Ｆに関する信号の入出力ピンをパッケージの左下に、Ｂ系の他の外部Ｉ／Ｆに関する信号の入出力信号をパッケージの右上に、というように、Ａ系の信号とＢ系の信号ピンがパッケージ外周で対角の位置になるように配置される。また、共通系外部Ｉ／Ｆに関する信号の入出力ピンはパッケージの上側及び下側に、Ａ系とＢ系の信号ピンを分離するように配置される。また、本発明においては各Ｉ／Ｆの並び方即ちＡ系とＢ系の各Ｉ／Ｆ信号ピンが、それぞれパッケージの中心点に対して対角に配置され、その間を共通系の信号ピンで分離することが重要であり、各Ｉ／Ｆの具体的信号ピン数，各Ｉ／Ｆの具体的境界位置，各Ｉ／Ｆ内の具体的信号ピン並び、の詳細については言及しない。また、パッケージの左右，上下、といった方向も相対的なものであり、本実施例で示した方向に限定されるものではない。
【００３３】
さらに、実際の信号ピン配置では、電源ピンや診断機能のためのリザーブピンなど、パッケージ設計上の制約が存在するのが通常である。ピン配置に制約が存在する場合、全ての信号ピンをパッケージの中心点に対して対角の位置に配置することは現実には困難である。本発明は厳密に対角位置へのピン配置を求めるものではなく、おおよそ対角の位置に２系統の信号ピンを配置すればよい。たとえば各Ｉ／Ｆ単位の並び順が対角になっていれば、各Ｉ／Ｆに属する信号ピン同士で配置を入れ換えても差し支えない。
【００３４】
図１４は本実施例におけるＬＳＩ１０と外部装置を搭載した電子回路基板３０における部品配置を示す図である。フェールセーフＬＳＩ１０の高速メモリＩ／Ｆ回路１３Ａ及び１３Ｂ、にはＲＡＭ−Ａ１（１３１１Ａ），ＲＡＭ−Ａ２（１３１２Ａ），ＲＡＭ−Ｂ１（１３１１Ｂ）及びＲＡＭ−Ｂ２（１３１２Ｂ）が接続され、外部バスＩ／Ｆ回路１４Ａ及び１４Ｂ、にはＲＯＭ−Ａ（１４１Ａ）及びＲＯＭ−Ｂ（１４１Ｂ）が接続される。また、フェールセーフＬＳＩ１０のシステムバスＩ／Ｆ回路２２にはシステムバスブリッジＬＳＩ２２１が、ネットワークＩ／Ｆ回路２３にはネットワーク物理層ＬＳＩ２３１が、それぞれ接続される。これらの外部装置を示した図形の角の黒丸は、半導体部品のインデックスマーク即ち部品の搭載向きを判別する印である。Ａ系に接続される装置とＢ系に接続される装置では、信号ピンの配置と同様に上下が逆になっている。比較装置２０から出力される正常異常判別信号２００は状態通知用コネクタ２０００に接続され、電子回路基板３０の外部に状態を通知する。システムバスブリッジＬＳＩ２２１から出力される信号はシステムバス用コネクタ２２１０に接続され、電子回路基板３０と別な基板でバス信号がやり取りされる。ネットワーク物理層ＬＳＩ２３１から出力される信号はネットワーク用コネクタ２３１０に接続され、電子回路基板３０と別な基板でネットワーク信号がやり取りされる。本実施例のように、ＬＳＩ１０の上辺にネットワークＩ／Ｆ回路２３、下辺にシステムバスＩ／Ｆ回路２２、に関する信号ピンを配置することにより、基板上でそれぞれのＩ／Ｆからそれぞれの外部回路への配線を迂回や混雑させずに引くことができるので、基板の設計コストからも、性能からも有利になる。
【００３５】
図１４の電子回路基板３０において、ＬＳＩ１０の高速メモリＩ／Ｆ回路１３Ａに関する信号ピン領域，ＲＡＭ−Ａ１（１３１１Ａ）及びＲＡＭ−Ａ２（１３１２Ａ）が実装される領域３００Ａ（図中でハッチングした領域）と、ＬＳＩ１０の高速メモリＩ／Ｆ回路１３Ｂに関する信号ピン領域，ＲＡＭ−Ｂ１（１３１１Ｂ）及びＲＡＭ−Ｂ２（１３１２Ｂ）が実装される領域３００Ｂ（図中でハッチングした領域）は、それ以外の領域と電源電圧が異なる領域である。具体的には、高速メモリＩ／Ｆは２.５Ｖの電源電圧、それ以外のＩ／Ｆは３.３Ｖである。このように、本実施例では異電圧領域を左右に分離できるので、高速ＲＡＭの動作に伴うノイズが、反対側の系の高速ＲＡＭの動作に与える影響を少なくすることができる。なお、本発明の本質は、どのＩ／Ｆがどのような電源電圧であるか、異電圧領域が何種類存在するか、にかかわらず、２つの系統の同一機能Ｉ／Ｆを対角の位置に配置することで、相互の干渉を最小にできることにある。
【００３６】
本発明の第２の実施例を図１５から図１８により説明する。本発明の対象としているフェールセーフＬＳＩにおいてピンマルチプレクスを設定する場合、２系統の処理装置に関する信号同士又は共通系の信号同士、のピンマルチプレクスに関しては、第１の実施例で述べた外部Ｉ／Ｆの配置の中で解決すべき問題であり、２系統の処理装置に関する信号がＬＳＩの対角に配置されれば良い。しかし、２系統の処理装置に関する信号と共通系の信号のピンマルチプレクスに関してはこれから述べる第２の実施例のように配置するのが良い。
【００３７】
図１５は第２の実施例におけるフェールセーフＬＳＩの内部構成及び外部機器を示す図である。第１の実施例における図３と異なる点は、汎用入出力回路２４Ａ及び２４Ｂ，ピン機能セレクタ２５Ａ及び２５Ｂ、を有し、汎用入出力回路１５Ａ及び１５Ｂに関する信号が直接ＬＳＩ１０の外部には接続されず、ピン機能セレクタ２５Ａ及び２５Ｂによって共通系の汎用入出力回路２４Ａ及び２４Ｂに関する信号と選択的に外部と接続されている、即ちピンマルチプレクスされていることである。
【００３８】
図１６は第２の実施例における汎用入出力回路１５Ａ，汎用入出力回路２４Ａ及びピン機能セレクタ２５Ａの内部構成を示す図である。汎用入出力回路１５Ｂ，汎用入出力回路２４Ｂ及びピン機能セレクタ２５Ｂも同様な構成である。汎用入出力回路１５Ａは第１の実施例と同じく、汎用ＩＯリードデータレジスタ（ＰＩＯＲＲ_Ａ）１５１Ａ，汎用ＩＯライトデータレジスタ（ＰＩＯＷＲ_Ａ）１５２Ａ，汎用ＩＯ機能設定レジスタ（ＰＩＯＦＲ_Ａ）１５３Ａ、を有し、これらのレジスタは内部バス１２Ａを介してプロセッサ１１Ａによって値のリード，ライトが行われる。汎用入出力回路２４Ａは、汎用ＩＯリードデータレジスタ（ＰＩＯＲＲ_Ｃ１）２４１Ａ，汎用ＩＯライトデータレジスタ（ＰＩＯＷＲ_Ｃ１）２４２Ａ，汎用ＩＯ機能設定レジスタ（ＰＩＯＦＲ_Ｃ１）２４３Ａ、を有し、これらのレジスタは共通系内部バス２１を介してプロセッサ１１Ａ及び１１Ｂからの同時アクセスによって値のリード，ライトが行われる。
【００３９】
ピン機能セレクタ２５Ａは汎用ＩＯ選択レジスタ（ＰＩＯＳＲ_Ａ）２５１Ａ及び選択回路２５２Ａから成る。ＰＩＯＳＲ_Ａのレジスタアクセスのための回路（図示せず）は汎用入出力回路１５Ａ内にあり、内部バス１２Ａを介してプロセッサ１１Ａによって値のリード，ライトが行われる。ＰＩＯＲＲ_Ａ及びＰＩＯＷＲ_Ａは８ビットのデータ幅，ＰＩＯＦＲ_Ａは１ビットのデータ幅を有し、選択回路２５２Ａに接続される。ＰＩＯＲＲ_Ｃ１及びＰＩＯＷＲ_Ｃ１は８ビットのデータ幅，ＰＩＯＦＲ_Ｃ１は１ビットのデータ幅を有し、選択回路２５２Ａに接続される。ＰＩＯＳＲ_Ａは１ビットのデータ幅を有し、その値が０の場合は汎用入出力回路２４Ａの機能、値が１の場合は汎用入出力回路１５Ａの機能、が選択される。即ち汎用入出力回路２４Ａの機能が選択された場合はＰＩＯＲＲ_Ｃ１及びＰＩＯＷＲ_Ｃ１が入出力バッファ２５２Ａを介してＬＳＩ１０の外部信号線２５０Ａと接続され、ＰＩＯＦＲ_Ｃ１の値に従って入出力の方向が決定される。汎用入出力回路１５Ａの機能が選択された場合はＰＩＯＲＲ_Ａ及びＰＩＯＷＲ_Ａが入出力バッファ２５２Ａを介してＬＳＩ１０の外部信号線２５０Ａと接続され、ＰＩＯＦＲ_Ａの値に従って入出力の方向が決定される。
【００４０】
図１７は第２の実施例におけるＬＳＩチップ１００内の論理回路レイアウト及び入出力パッド配置について説明するための図である。図１２と異なる点は、チップの左下にＡ系外部Ｉ／Ｆと共通系外部Ｉ／Ｆを切り替えるピン機能セレクタを配置し、チップの右上にＢ系外部Ｉ／Ｆと共通系外部Ｉ／Ｆを切り替えるピン機能セレクタを配置し、左下部のＡ系外部Ｉ／Ｆに関する信号の入出力パッドと共通系外部Ｉ／Ｆに関する信号の入出力パッドの間にピン機能セレクタで切り替えられる信号に関する入出力パッド即ちＡ系／共通系混在領域，右上部のＢ系外部Ｉ／Ｆに関する信号の入出力パッドと共通系外部Ｉ／Ｆに関する信号の入出力パッドの間にピン機能セレクタで切り替えられる信号に関する入出力パッド即ちＢ系／共通系混在領域、を配置していることである。
【００４１】
図１８は第２の実施例におけるＬＳＩ１０の外部ピン配置について説明するための図である。図１３と異なる点は図１７と同様に、左下部のＡ系外部Ｉ／Ｆに関する信号の入出力ピンと共通系外部Ｉ／Ｆに関する信号の入出力ピンの間にピン機能セレクタで切り替えられる信号に関する入出力ピン即ちＡ系／共通系混在領域，右上部のＢ系外部Ｉ／Ｆに関する信号の入出力ピンと共通系外部Ｉ／Ｆに関する信号の入出力ピンの間にピン機能セレクタで切り替えられる信号に関する入出力ピン即ちＢ系／共通系混在領域、を配置していることである。２系統の処理装置に関する信号と共通系の信号のピンマルチプレクスを行う場合、この第２の実施例のようなピン配置にすることで、Ａ系とＢ系の信号の対称性を崩すことを防止できる。
【００４２】
図１９は第１の実施例とは異なる物理的構造を持つフェールセーフＬＳＩの概要を示す図である。図１９（ａ）はフェールセーフＬＳＩの断面を示した図で、ＬＳＩチップの外部Ｉ／Ｆ信号及び電源はチップ上バンプ１０７によってパッケージ基板に接続される。図１９（ｂ）はフェールセーフＬＳＩから封止材を取り除いた状態の俯瞰図で、パッケージ基板にＬＳＩチップ１００が回路面を下部に向けて配置され、チップ上バンプ１０７によってパッケージ基板に接続されていることを示す。図１９（ｃ）はＬＳＩチップの回路面を表した図で、ＬＳＩチップの左側にＢ系の処理装置、右側にＡ系の処理装置、中央に共通系の回路が配置されている。ただし、ＬＳＩパッケージの外部ピンは第１の実施例と同じくＬＳＩの左側にＡ系、右側にＢ系、上下に共通系、の信号ピンが配置される。即ち、この図のようにチップが背面実装される場合はＬＳＩチップとＬＳＩパッケージの信号配置が左右逆になる。
【００４３】
図２０は第１の実施例とは異なる外部ピン構造を持つフェールセーフＬＳＩにおける外部ピン配置について説明するための図である。図２０（ａ）は第１の実施例の場合で、パッケージの中央部に外部ピンが無い場合であり、ＬＳＩの左側にＡ系、右側にＢ系、上下に共通系、の信号ピンが配置される。ただし、この図ではＩ／Ｆ信号ではない電源ピン（グラウンドピンも含む）を黒丸で示している。なお、全体のピン数，電源ピンの配置及び数、はパッケージの設計に依存して変わるものであり、この図はＡ系，Ｂ系及び共通系の信号ピンがどのような位置関係に実装されるかを示している。図２０（ｂ）はパッケージの中央部にも外部ピンがあるが、中央部は全て電源ピンである場合であり、ＬＳＩの左側にＡ系、右側にＢ系、上下に共通系、の信号ピンが配置される。中央部には信号ピンが無いので、図２０（ａ）と同様、Ａ系とＢ系の信号ピンは共通系の信号ピンによって分離される。図２０（ｃ）はパッケージの中央部にも外部ピンがあり、中央部も信号ピンとなっている場合であり、ＬＳＩの左側にＡ系、右側にＢ系、上下及び中央に共通系、の信号ピンが配置される。このように、中央部に共通系の信号ピンを配置することによって他の例と同様にＡ系とＢ系の信号ピンは共通系の信号ピンによって分離される。
【符号の説明】
【００４４】
１０  フェールセーフＬＳＩ
１１Ａ，１１Ｂ  プロセッサ
１２Ａ，１２Ｂ  系統内内部バス
１３Ａ，１３Ｂ  高速メモリインタフェース回路
１４Ａ，１４Ｂ  外部バスインタフェース回路
１５Ａ，１５Ｂ  汎用入出力回路
２０  比較装置
２１  共通系内部バス
２２  システムバスインタフェース回路
２３  ネットワークインタフェース回路
２５Ａ，２５Ｂ  ピン機能セレクタ
３０  電子回路基板
１００  フェールセーフＬＳＩチップ
２００  正常異常判別信号
２０１  交番信号発生器
２０２  バス比較器
２０３  二重化制御回路
２０４  比較不一致信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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