(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法であって、
真空状態を保ったままの状態において、同一種類の金属を用いて、スパッタリング法で少なくとも２層の金属膜を成膜する成膜工程と、
該成膜工程によって成膜された複数の金属膜にエッチング処理を施すことにより、階段構造状のテーパー形状を端部に有する、ゲート電極、ソース電極およびドレイン電極のうちの少なくとも１つを形成するエッチング工程とを含み、
前記成膜工程において、前記各金属膜の成膜の間隔が３分以上であることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記成膜工程において、ｎ番目（ｎ≧２）の成膜における成膜圧力が、（ｎ−１）番目の成膜における成膜圧力よりも高いことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記成膜工程において、ｎ番目（ｎ≧２）の成膜における成膜電力が、（ｎ−１）番目の成膜における成膜電力よりも低いことを特徴とする請求項１または２記載の薄膜トランジスタの製造方法。
【請求項４】
前記成膜工程において、ｎ番目（ｎ≧２）の成膜における基板温度が、（ｎ−１）番目の成膜における基板温度よりも低いことを特徴とする請求項１から３いずれか１項記載の薄膜トランジスタの製造方法。
【請求項５】
前記少なくとも１つの電極を、柱状結晶構造を有する金属から形成することを特徴とする請求項１から４いずれか１項記載の薄膜トランジスタの製造方法。
【請求項６】
前記少なくとも１つの電極を、Ｍｏ元素のみから形成することを特徴とする請求項１から５いずれか１項記載の薄膜トランジスタの製造方法。
【請求項７】
前記薄膜トランジスタのソース電極とドレイン電極との間に、Ｉｎ，Ｇａ，Ｚｎのうち少なくとも１種の元素を含むアモルファス酸化物半導体からなる活性層を形成することを特徴とする請求項１から６いずれか１項記載の薄膜トランジスタの製造方法。
【請求項８】
前記薄膜トランジスタを、可とう性を有する基板上に形成することを特徴とする請求項１から７いずれか１項記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関し、特に動作安定性に優れたトランジスタおよびその製造する方法に関するものである。
【背景技術】
【０００２】
近年、有機発光素子等の駆動用トランジスタとして、薄膜トランジスタ（以下、ＴＦＴ（Thin Film Transistor）と称する。）の開発研究が盛んに行われている。
【０００３】
ＴＦＴに多く用いられる電極材料の一つとしてＭｏがあり、このＭｏを用いて特に簡便に大面積に均一に成膜する方法として、スパッタリング法が用いられることが多い。しかし、Ｍｏは柱状結晶構造に成長する特性があるため、Ｍｏをゲート電極に用いた場合、パターン端部のテーパー化が困難となり、ゲート電極のエッチング後に、ゲート電極端部が垂直に切れた構造となる。その結果、ゲート電極上にゲート絶縁膜を成膜した時に、ゲート電極端部でゲート絶縁膜の段切れが起こり、ＴＦＴ特性の安定性・信頼性に悪影響を及ぼす可能性がある。
【０００４】
そのような問題を回避する技術として、特許文献１には、露光用マスクのパターンを工夫することによって、電極端部に階段構造からなるテーパー形状を作製する方法が記載されている。
【０００５】
また、別の方法として、特許文献２には、電極の成膜を第１成膜工程と第２成膜工程に分けて、その後にエッチングを行うことで、電極端部に階段構造からなるテーパー形状を作製する方法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１５８９４０
【特許文献２】特開２００７−２９４６７２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に記載の方法では、露光量の制御を精密に行う必要があり、大面積に均一に露光することを考えると、再現性をとることが難しい。また、スパッタされたＭｏ等の柱状結晶構造を有する電極を用いた場合、水平方向のエッチングが進みにくいので、階段構造状のテーパーを再現よく形成することは難しい。
【０００８】
また、特許文献２に記載の方法では、第１成膜工程と第２成膜工程で作製される電極はそれぞれＡｌを含む金属、Ｍｏを含む金属と異種元素の金属となっており、歩留まり低下および工程の複雑化という問題がある。また、特許文献２には、Ｍｏのような柱状結晶構造の金属のみを用いて電極を形成する方法については何の提案もなされていない。
【０００９】
本発明は、上記の事情に鑑み、階段構造状のテーパー形状の端部を有する電極を備えた薄膜トランジスタであって、たとえば柱状結晶構造を有する金属からなる電極を用いた場合でも、簡便な方法で、再現性良く形成することができる薄膜トランジスタおよびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明の薄膜トランジスタは、所定の基板上に形成される薄膜トランジスタであって、ゲート電極、ソース電極およびドレイン電極の少なくとも１つが、同一種類の金属を用いて形成されるものであり、その少なくとも１つの電極が、基板面に対して水平な界面を介して積層された複数の金属膜から形成されるものであるとともに、電極の端部が階段構造状のテーパー形状であることを特徴とする。
【００１１】
また、上記本発明の薄膜トランジスタにおいては、少なくとも１つの電極を、柱状結晶構造を有する金属から形成することができる。
【００１２】
また、少なくとも１つの電極を、Ｍｏ元素のみから形成することができる。
【００１３】
また、Ｉｎ，Ｇａ，Ｚｎのうち少なくとも１種の元素を含むアモルファス酸化物半導体からなる活性層を設けることができる。
【００１４】
また、基板として、可とう性を有するものを用いることができる。
【００１５】
本発明の薄膜トランジスタの製造方法は、真空状態を保ったままの状態において、同一種類の金属を用いて、スパッタリング法で少なくとも２層の金属膜を成膜する成膜工程と、成膜工程によって成膜された複数の金属膜にエッチング処理を施すことにより、階段構造状のテーパー形状を端部に有する、ゲート電極、ソース電極およびドレイン電極のうちの少なくとも１つを形成するエッチング工程とを含むことを特徴とする。
【００１６】
また、本発明の薄膜トランジスタの製造方法においては、成膜工程において、ｎ番目（ｎ≧２）の成膜における成膜圧力を、（ｎ−１）番目の成膜における成膜圧力よりも高くすることができる。
【００１７】
また、成膜工程において、ｎ番目（ｎ≧２）の成膜における成膜電力を、（ｎ−１）番目の成膜における成膜電力よりも低くすることができる。
【００１８】
また、成膜工程において、ｎ番目（ｎ≧２）の成膜における基板温度を、（ｎ−１）番目の成膜における基板温度よりも低くすることができる。
【００１９】
また、少なくとも１つの電極を、柱状結晶構造を有する金属から形成することができる。
【００２０】
また、少なくとも１つの電極を、Ｍｏ元素のみから形成することができる。
【００２１】
また、薄膜トランジスタのソース電極とドレイン電極との間に、Ｉｎ，Ｇａ，Ｚｎのうち少なくとも１種の元素を含むアモルファス酸化物半導体からなる活性層を形成することができる。
【００２２】
また、薄膜トランジスタを、可とう性を有する基板上に形成することができる。
【発明の効果】
【００２３】
本発明の薄膜トランジスタおよびその製造方法によれば、特許文献１のように特殊なマスクパターンを用いることなく、通常のままで、なおかつ電極の成膜方法としてスパッタリング法を用いているので、特許文献１のように再現性が問題になることなく、大面積に均一に再現よくパターンを形成することができる。また、基板面に対して水平な界面を介して複数の金属膜を形成するので、柱状結晶構造をもつ電極の場合でも、水平方向のエッチングが進みやすく、階段構造を再現よく作製できる。
【００２４】
また、本発明の薄膜トランジスタの製造方法においては、成膜工程において、真空状態を保ったままの状態で、同一種類の金属を用いて、スパッタリング法で少なくとも２層の金属膜を成膜するようにしたので、特許文献２のように工程が複雑化されることなく、簡便な方法で歩留まりが向上する。
【００２５】
すなわち、本発明の薄膜トランジスタおよびその製造方法によれば、電極端部が階段構造状のテーパー形状である薄膜トランジスタを、柱状結晶構造を有する電極を用いた場合でも、簡便な方法で、再現性良く形成することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明にて作製されるＴＦＴの構成の一例を概略的に示した図である。
【図２】柱状結晶が成長したＭｏの構造を示した模式図である。
【図３】段階的に成膜した場合のＭｏの構造を示した模式図である。
【図４】段階的に成膜した場合のＭｏのエッチングの様子を示した模式図である。
【図５】本発明の実施例にて用いたスパッタリング装置の概略図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の薄膜トランジスタおよびその製造方法の一実施形態について詳細に説明する。図１に本実施形態のＴＦＴの概略構成を示す。
【００２８】
本実施形態のＴＦＴは、図１に示すように、基板１と、基板１上に設けられたゲート電極２と、ゲート電極２上に成膜されたゲート絶縁膜３と、ゲート絶縁膜３上に設けられた活性層４と、活性層４上に設けられたソース電極６およびドレイン電極７と、活性層４上におけるソース電極６とドレイン電極７との間に設けられた保護層５と、平坦化膜８とを備えている。
【００２９】
ここで、柱状結晶構造を有するＭｏ等のテーパー化しにくい金属により電極を形成する場合、電極の端部を階段構造状になるように作製すれば、テーパーの役割を果たし、段切れを起こすことなく、また他の元素を用いることなく、簡便に正常に動作するデバイスを作製できる。
【００３０】
そこで、本実施形態のＴＦＴにおいては、ゲート電極２、ソース電極６およびドレイン電極７を、基板１の面に対して水平な界面を介して積層された複数の金属膜から形成するとともに、これらの電極での端部が階段構造状のテーパー形状となるように作製している。
さらに、これらの電極は、生産性向上のためスパッタリング法で成膜することが望ましいが、その製造方法については、後で詳述する。
【００３１】
ゲート電極２、ソース電極６およびドレイン電極７に用いる電極材としては、公知の導電性材料を用いることができる。例えば、Ａｌ，Ｃｒ，Ｔａ，Ｔｉ，Ａｕ，Ａｇ等の金属およびこれらの合金、ＳｎＯ２，ＺｎＯ，Ｉｎ２Ｏ３，酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、またはこれらの混合物が挙げられるが、低抵抗であることおよびコストが安いという安定性の面からＭｏが望ましい。
【００３２】
活性層４の材料としては、公知の半導体材料を用いることができる。例えば、ａ−Ｓｉ，ｐ−ＳｉなどのＳｉ半導体、ＧａＮなどの化合物半導体、さらにアモルファス酸化物半導体として、Ｉｎ、Ｇａ及びＺｎの少なくとも一種を含む酸化物、例えば、Ｉｎを含む酸化物、ＩｎとＺｎを含む酸化物、及びＩｎ、Ｇａ及びＺｎを含む酸化物（ＩｎＧａＯ３（ＺｎＯ）ｍ （ｍは6未満の自然数））があげられる。そのうち大面積における安定性が見込めるＩｎ，Ｇａ，Ｚｎのうち少なくとも１種の元素を含むアモルファス酸化物半導体が望ましい。
【００３３】
基板１の材料としては、ガラス、セラミックス、Ｆｅ，Ａｌ，Ｎｉ，Ｃｕ，Ｃｏやこれらの合金等の金属、Ｓｉなどの半導体基板のほか、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド等の可とう性基板を用いることができる。そのうち、柔軟性を持ち合わせており、応用性の高い可とう性基板を用いることが望ましい。
【００３４】
次に、本実施形態のＴＦＴの製造方法について詳しく説明する。本実施形態の説明では、ボトムゲート型のＴＦＴの製造方法について説明するが、ＴＦＴの構造はボトムゲート型に限定されず、適宜選択すればよい。本発明のＴＦＴの製造方法は、例えば、ソース・ドレイン電極の後に活性層を形成したボトムコンタクト型のＴＦＴの製造方法に適用してもよいし、ソース・ドレイン電極をゲート電極よりも先に形成したトップゲート型のＴＦＴの製造方法に適用してもよい。
【００３５】
−ゲート電極の形成−
ボトムゲート型のＴＦＴの場合、まず基板１上にゲート電極２を形成する。例えば、スパッタリング法によりＭｏを成膜して、フォトリソグラフィ法及びウェットエッチング法によってパターニングすることによりゲート電極２を形成する。
【００３６】
ゲート電極２の成膜工程は、真空状態を保ったままの状態において、同一種類の金属を用いて、スパッタリング法で少なくとも２層の金属膜を成膜することによって行われる。
【００３７】
ゲート電極２の成膜工程について詳細に述べる。ゲート電極２を形成する第１の金属膜をスパッタリング法で成膜した後、その第１の金属膜の成膜を一旦停止し、真空状態を保ったままの状態において、再度スパッタリング法で第２の金属膜の成膜を行う。このようにして成膜することにより第１の金属膜と第２の金属膜との間に界面ができる。そして、その後、第２の金属膜の上に、上記と同様にして金属膜を順次成膜する。
このようにして成膜することにより、金属膜と金属膜との界面によってウェットエッチングの際、上段へ行くほど水平方向へのエッチング速度が上昇し、階段構造状のテーパー化を容易にすることが可能となる。
【００３８】
また、ゲート電極２の成膜方法やパターニング方法も使用する材料等に応じて適宜選択すればよく、成膜方法としては、スパッタリング法のほかに、例えば、真空蒸着法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、印刷方式、コーティング方式等の湿式方式が挙げられる。
【００３９】
さらに、より小さなテーパー角を形成するためには、下記のような方法を取ることができる。
【００４０】
上述した成膜工程において、ｎ番目（ｎ≧２）の成膜における成膜圧力を、（ｎ−１）番目の成膜における成膜圧力よりも高くする。
【００４１】
また、成膜工程において、ｎ番目（ｎ≧２）の成膜における成膜電力を、（ｎ−１）番目の成膜における成膜電力よりも低くする。
【００４２】
また、成膜工程において、ｎ番目（ｎ≧２）の成膜における基板温度を、（ｎ−１）番目の成膜における基板温度よりも低くする。
【００４３】
上記の方法にて成膜すると、成膜工程が進むにつれて、より低エネルギーな状態でスパッタリングされるので、より粗な膜になっていく。これにより水平方向のエッチング速度がさらに上昇し、よりテーパー角の小さなテーパーを作製することができる。
【００４４】
さらに、ゲート電極２を形成する金属の元素については、Ｍｏ元素のみから構成されることが望ましい。
【００４５】
−ゲート絶縁層および活性層の形成−
ゲート電極２を形成した後、ゲート絶縁層３として例えばＳｉＯ２層、活性層４として例えばＩｎＧａＺｎＯ４層を順次形成する。これらの層もゲート電極２の形成と同様、それぞれスパッタリング法等によって順次成膜を行い、各層の形状に応じてパターニングする。
【００４６】
なお、各層の材料は適宜選択すればよい。例えば、ゲート絶縁層３としては、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体から構成され、それらの化合物を２種以上含む絶縁層としてもよい。また、透明ポリイミドのような高分子絶縁体を用いてもよい。
【００４７】
また、上記のように、活性層４については、Ｉｎ，Ｇａ，Ｚｎのうち少なくとも１種の元素を含むアモルファス酸化物半導体からなることが望ましい。また、基板１としては可とう性を有する基板が望ましい。
【００４８】
−ソース・ドレイン電極の形成−
次に、フォトリソグラフィ法及びエッチング法によって活性層４をパターニングした後、ソース電極６およびドレイン電極７を形成するＭｏの金属膜をスパッタリング法により成膜してソース電極６およびドレイン電極７にパターニングする。なお、ソース電極６およびドレイン電極７の形成方法も、ゲート電極２の形成で例示した材料、成膜方法、パターニング方法等を適宜採用することができる。
これにより、ボトムゲート型であって、活性層４をソース電極６およびドレイン電極７よりも先に形成したトップコンタクト型のＴＦＴが形成される。
【００４９】
そして、ソース電極６およびドレイン電極７を形成した後、ＴＦＴを形成した側の基板全面に樹脂層を形成して平坦化膜８を形成する。具体的には、例えば、アクリル樹脂を用いてスピンコーティングにより樹脂層を形成する。さらにこの上にＥＬディスプレイ用であれば画素電極、発光層等の作製をおこなう。また、撮像素子用であれば、感光層等の作製を行う。
【００５０】
以下、上述した実施形態のＴＦＴおよびその製造方法の実施例を説明する。
【００５１】
本実施例においてはスパッタリング装置を用いて成膜を行った。スパッタリング装置の簡単な略図を図５に示す。スパッタリング装置は、図５に示すように、基板が設置される装置外枠１０と、ターゲット１１と、ターゲット１１に電力をかける電源１２と、基板１の温度を計測する温度計１３とを備えている。
【００５２】
そして、スパッタリング法は、装置内を真空に保ち、Ａｒ等のガスを混入してターゲット１１に電力をかけて、正イオン化されたガス粒子をターゲット１１に衝突させることにより、ターゲット粒子を基板１に蒸着する方法である。以下、装置内の圧力の大きさを成膜圧力、ターゲット１１にかける電力の大きさを成膜電力、基板１と装置外枠１０とが接する面において、熱電対などの温度計１３で測定した温度を基板温度とする。
【実施例１】
【００５３】
まず基板１を用意する。本実施例では、基板１としてガラス基板（０．７ｍｍ）を用いた。次に、上記基板１上にＴＦＴを形成した。
【００５４】
まず、スパッタリング法により１０ｎｍの厚みでＭｏ膜を形成した後、スパッタをやめて、そのまま３分真空下で待機した。その後、その真空状態を保ったまま、同様に１０ｎｍの厚みでＭｏ膜を形成し３分待機する。この工程を４回繰り返し、合計４０ｎｍの厚みでＭｏ膜を形成した。
【００５５】
このようにＭｏを成膜後待機することにより、膜表面の温度が低下する。それにより次に成膜されるＭｏ膜との間に界面が形成され、従来の柱状結晶（図２参照）よりも微細な結晶が敷き詰められた構造（図３参照）ができる。これにより水平方向のエッチング速度が上段に行くほど上昇し、容易にテーパー化を図ることができた。図４（Ａ）〜（Ｃ）はＭｏ膜のエッチング工程を時間の経過順に示したものである。また、図４（Ｂ）中に示される矢印はエッチングの方向を示したものである。
【００５６】
上述したようにＭｏ膜形成後、フォトリソグラフィ法及びエッチング法によってパターニングすることによりゲート電極２を形成した。これによりゲート電極２の端部に、階段構造を有するテーパー形状を作ることができた。
【００５７】
ここで、スパッタリング工程の際の待機時間とテーパー形状の関係を表１に示す。各金属膜の成膜にて３分以上待機することで、十分に膜表面の温度が低下し、テーパー形状が改善されることが分かった。
【表１】
0005622457.tif 000002
そして、ゲート電極２を形成した後、ゲート絶縁層３としてＳｉＯ２層（厚み：２００ｎｍ）、活性層４としてＩｎＧａＺｎＯ４層（厚み：４０ｎｍ）、活性層４を保護する保護層５としてＧａ２Ｏ３層（厚み：２０ｎｍ）を順次形成した。これらの層もゲート電極２の形成と同様、それぞれスパッタリング法等によって順次成膜を行い、各層の形状に応じてパターニングした。
【００５８】
フォトリソグラフィ法及びエッチング法によって活性層４をパターニングした後、ソース電極６およびドレイン電極７となるＭｏ（厚み：１００ｎｍ）をスパッタリング法により成膜してソース電極６およびドレイン電極７にパターニングした。
【００５９】
これにより、ボトムゲート型であって、活性層４をソース電極６およびドレイン電極７よりも先に形成したトップコンタクト型のＴＦＴが形成できた。
【００６０】
ソース電極６およびドレイン電極７を形成した後、ＴＦＴを形成した側の基板全面に、アクリル樹脂を用いてスピンコーティングにより樹脂層（厚み：１．５μｍ）を形成して平坦化膜８を形成した。その後、このＴＦＴが正常に動作することを確認した。
【実施例２】
【００６１】
実施例１において、ゲート電極２におけるＭｏ膜の形成方法を変更した例を説明する。
【００６２】
まず基板１を用意する。本実施例ではガラス基板（０．７ｍｍ）を用いた。次に、上記基板１上にＴＦＴを形成した。
【００６３】
まず、スパッタリング法により成膜圧力０．３Ｐａにて１０ｎｍの厚みでＭｏ膜を形成した後、スパッタをやめて、そのまま真空下で待機した。その後、真空状態を保ったままで成膜圧力を０．５Ｐａに圧力を上昇させて１０ｎｍの厚みでＭｏ膜を形成した。その後、真空状態を保ったままで０．８Ｐａ、１．０Ｐａと成膜圧力を徐々に圧力を上昇させて段階的に１０ｎｍずつ成膜することで、計４０ｎｍのＭｏ膜を形成した。
【００６４】
このようにＭｏ膜を段階的に成膜することで、実施例１と同様に従来の柱状結晶よりも微細な結晶が敷き詰められた構造ができた。さらに成膜圧力を増加させながら成膜すると、より低エネルギーな状態でスパッタされるので、より粗な膜になっていく。これにより上段に行くほど水平方向のエッチング速度がさらに上昇し、よりテーパー角の小さなテーパーを作製することができた。
【００６５】
これをフォトリソグラフィ法及びエッチング法によってパターニングすることによりゲート電極２を形成した。これによりゲート電極２の端部に、階段構造を有するテーパー形状を作ることができた。
【００６６】
そして、実施例１と同様に活性層４、保護膜５、ソース電極６、ドレイン電極７、および平坦化膜８を形成することで、ボトムゲート型であって、活性層４をソース電極６およびドレイン電極７よりも先に形成したトップコンタクト型のＴＦＴが形成され、ＴＦＴが正常に動作することを確認した。
【実施例３】
【００６７】
上述した実施例１、２において、ゲート電極２におけるＭｏ膜の形成方法を変更した例を説明する。
【００６８】
まず基板１を用意する。本実施例ではガラス基板（０．７ｍｍ）を用いた。次に、上記基板１上にＴＦＴを形成した。
【００６９】
まず、スパッタリング法により成膜電力３００Ｗにて１０ｎｍの厚みでＭｏ膜を形成した後、スパッタをやめて、そのまま真空下で待機した。その後、真空状態を保ったままで成膜電力を２５０Ｗに小さくして１０ｎｍの厚みでＭｏ膜を形成した。その後、真空状態を保ったままで２００Ｗ、１５０Ｗと徐々に成膜電力を小さくして段階的に１０ｎｍずつ成膜することで、計４０ｎｍのＭｏ膜を形成した。
【００７０】
このようにＭｏを段階的に成膜することで、実施例１、２と同様に従来の柱状結晶よりも微細な結晶が敷き詰められた構造ができた。さらにＤＣ電力を減少させながら成膜すると、より低エネルギーな状態でスパッタされるので、実施例２と同様により粗な膜になっていく。これにより上段に行くほど水平方向のエッチング速度がさらに上昇し、よりテーパー角の小さなテーパーを作製することができた。
【００７１】
これをフォトリソグラフィ法及びエッチング法によってパターニングすることによりゲート電極２を形成した。これによりゲート電極２の端部に、階段構造を有するテーパー形状を作ることができた。
【００７２】
以下、実施例１、２と同様に活性層４、保護膜５、ソース電極６、ドレイン電極７、および平坦化膜８を形成することで、ボトムゲート型であって、活性層４をソース電極６およびドレイン電極７よりも先に形成したトップコンタクト型のＴＦＴが形成され、ＴＦＴが正常に動作することを確認した。
【実施例４】
【００７３】
実施例１〜３において、ゲート電極２におけるＭｏ膜の形成方法を変更した例を説明する。
【００７４】
まず基板１を用意する。本実施例ではガラス基板（０．７ｍｍ）を用いた。次に、上記基板１上にＴＦＴを形成した。
【００７５】
まず、スパッタリング法により基板温度１００℃にて１０ｎｍの厚みでＭｏ膜を形成した後、スパッタをやめて、そのまま真空下で待機した。その後、真空状態を保ったままで基板温度を７０℃に低くして１０ｎｍの厚みでＭｏ膜を形成した。その後、真空状態を保ったままで５０℃、３０℃と徐々に基板温度を低くして段階的に１０ｎｍずつ成膜することで、計４０ｎｍのＭｏ膜を形成した。
【００７６】
このようにMo膜を段階的に成膜することで、実施例１〜３と同様に従来の柱状結晶よりも微細な結晶が敷き詰められた構造ができた。さらに基板温度を低くしながら成膜すると、実施例２、３と同様により粗な膜になっていく。これにより上段に行くほど水平方向のエッチング速度がさらに上昇し、よりテーパー角の小さなテーパーを作製することができた。
【００７７】
これをフォトリソグラフィ法及びエッチング法によってパターニングすることによりゲート電極２を形成した。これによりゲート電極２の端部に、階段構造を有するテーパー形状を作ることができた。
【００７８】
以下、実施例１〜３と同様に活性層４、保護膜５、ソース電極６、ドレイン電極７、平坦化膜８を形成することで、ボトムゲート型であって、活性層４をソース電極６およびドレイン電極７よりも先に形成したトップコンタクト型のＴＦＴが形成され、ＴＦＴが正常に動作することを確認した。
【符号の説明】
【００７９】
１  ガラス基板
２  ゲート電極
３  ゲート絶縁膜
４  活性層
５  保護層
６  ソース電極
７  ドレイン電極
８  平坦化膜
【図１】
0005622457.tif 000003
【図２】
0005622457.tif 000004
【図３】
0005622457.tif 000005
【図４】
0005622457.tif 000006
【図５】
0005622457.tif 000007