(57)【特許請求の範囲】
【請求項１】
複数系統のＤ／Ａ変換手段から複数系統のアナログ信号を出力するように構成されたアナログ出力モジュールにおいて、
前記各Ｄ／Ａ変換手段の前段に変換出力データを一時的に格納するバッファと、
前記バッファを介して前記各Ｄ／Ａ変換手段に同時に変換出力データをロードするのにあたり、前記変換出力データおよび前記バッファにデータロード信号を入力するための更新指示データを含む各種データを格納する共有メモリと、
この共有メモリに格納されている各種データの出力を制御するプロセッサとで構成された出力制御回路、
を設けたことを特徴とするアナログ出力モジュール。
【請求項２】
前記プロセッサは、ハードウエアで構成されたことを特徴とする請求項１に記載のアナログ出力モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ出力モジュールに関し、詳しくは、プログラマブルロジックコントローラ（以下、ＰＬＣという）などに実装されている複数系統のアナログ信号を出力するように構成されたアナログ出力モジュールの改良に関するものである。
【背景技術】
【０００２】
たとえばＰＬＣには、制御対象に対して複数系統のアナログ信号を出力するアナログ出力モジュールが実装されたものがある。
【０００３】
図３は、従来のこのようなアナログ出力モジュールの一例を示すブロック図である。図３において、出力制御回路１１には、Ｄ／Ａ変換器１２（以下、ＤＡＣという）とドライバ１３の直列回路よりなる複数系統のアナログ出力回路が、シリアルまたはパラレルの内部バス１４を介して並列接続されている。
【０００４】
出力制御回路１１は、図示しない上位側のＣＰＵモジュールからの指示に基づき、複数のＤＡＣ１２に対して、個別に割り当てられた順番で所定のアナログ信号を出力するように、内部バス１４を介して指示する。ＤＡＣ１２は、所定のアナログ信号を指示された順番に出力する。これらＤＡＣ１２から出力されるアナログ信号はドライバ１３によって増幅され、アナログ出力モジュール１０の外部に設けられている制御対象に供給される。
【０００５】
特許文献１には、汎用入出力モジュールとＤ／Ａ変換モジュールを備えたアクチュエータコントローラの構成が記載されている。
【０００６】
【特許文献１】特開平８−９５６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、図３に示す従来のアナログ出力モジュールにおける複数系統のＤＡＣ１２は、出力制御回路１１によりそれぞれ指定される所定の順番でアナログ信号を出力することから、複数系統のアナログ信号間には、それぞれの順番に応じた時間差が存在することになる。
【０００８】
このため、たとえば複数の制御対象を同時に駆動するのにあたっては、複数の制御対象のそれぞれに、これら複数系統のアナログ信号間に存在するそれぞれの順番に応じた時間差を補正する遅延手段を設けなければならず、不便である。
【０００９】
本発明は、このような問題を解決するものであり、その目的は、時間差のない複数系統のアナログ信号を同時に出力できるアナログ出力モジュールを提供することにある。
【課題を解決するための手段】
【００１０】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数系統のＤ／Ａ変換手段から複数系統のアナログ信号を出力するように構成されたアナログ出力モジュールにおいて、
前記各Ｄ／Ａ変換手段の前段に変換出力データを一時的に格納するバッファと、
前記バッファを介して前記各Ｄ／Ａ変換手段に同時に変換出力データをロードするのにあたり、前記変換出力データおよび前記バッファにデータロード信号を入力するための更新指示データを含む各種データを格納する共有メモリと、
この共有メモリに格納されている各種データの出力を制御するプロセッサとで構成された出力制御回路、
を設けたことを特徴とする
【００１２】
請求項２記載の発明は、請求項１に記載のアナログ出力モジュールにおいて、
前記プロセッサは、ハードウエアで構成されたことを特徴とする。
【発明の効果】
【００１３】
このような構成により、時間差のない複数系統のアナログ信号を同時に出力できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の出力制御回路１１の具体例を示すブロック図である。
【図３】従来のアナログ出力モジュールの一例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図１において、出力制御回路１１と各ＤＡＣ１２との間には、それぞれ出力制御回路１１からＤＡＣ１２に入力される出力データを一時的に保持するバッファ１５が設けられている。そして、これらバッファ１５には、出力制御回路１１から同時にデータロード信号を入力するためのデータロード信号線１６も接続されている。
【００１６】
図２は、図１の出力制御回路１１の具体例を示すブロック図である。出力制御回路１１には、共有メモリ１１１とプロセッサ１１２が設けられている。
【００１７】
共有メモリ１１１は、各ＤＡＣ１２に入力される出力データや、バッファ１５にデータロード信号を入力するための更新指示データなどの図示しない上位側のＣＰＵモジュールとプロセッサ１１２とで共有すべき各種データを格納する。
【００１８】
プロセッサ１１２は、共有メモリ１１１に格納されている各種データのバッファ１５やＤＡＣ１２への出力を制御する。
【００１９】
すなわち、プロセッサ１１２は、共有メモリ１１１に格納されている各種データの値を監視している。そして、各ＤＡＣ１２に入力される出力データを、破線に示すように内部バス１４を介して各ＤＡＣ１２に対応した各バッファ１５に出力し一時的に格納する。その後、更新指示データにしたがって、データロード信号を各バッファ１５に同時に出力する。
【００２０】
これにより、各バッファ１５に格納されている出力データは、データロード信号のタイミングにしたがって同時に各ＤＡＣ１２にロードされる。この結果、各ＤＡＣ１２は、各バッファ１５から入力された出力データに応じたアナログ信号を同時に更新出力する。これら各ＤＡＣ１２の更新出力は、ドライバ１３によって増幅され、アナログ出力モジュール１１の外部の制御対象に出力される。
【００２１】
なお、プロセッサ１１２は、ゲートアレイやＦＰＧＡのようにハードウエアで構成されるデータ処理の仕組みであってもよい。
【００２２】
図１のように構成されるアナログ出力モジュール１０から出力される複数系統のアナログ信号間の時間差は０であり、従来のようにそれぞれの順番に応じた時間差を補正する遅延手段を設けることなく、出力信号線を駆動対象とする複数の制御対象に直接接続するだけで同時に駆動できる。
【００２３】
なお、上記実施例では、ＰＬＣに実装されるアナログ出力モジュールの例について説明したが、実装対象は必ずしもＰＬＣに限るものではなく、その他のコントローラに実装してもよい。
【００２４】
以上説明したように、本発明によれば、時間差のない複数系統のアナログ信号を同時に出力できるアナログ出力モジュールが実現できる。
【符号の説明】
【００２５】
１０  アナログ出力モジュール
１１  出力制御回路
１１１  共有メモリ
１１２  プロセッサ
１２  Ｄ／Ａ変換器（ＤＡＣ）
１３  ドライバ
１４  内部バス
１５  バッファ
１６  データロード信号線
【図１】
0005622037.tif 000002
【図２】
0005622037.tif 000003
【図３】
0005622037.tif 000004