(57)【特許請求の範囲】
【請求項１】
電源端子と出力端子の間に設けられた出力トランジスタと、
前記出力端子の電圧が一定になるように前記出力トランジスタのゲート電圧を制御するエラー・アンプと、
前記出力トランジスタの基板を前記電源端子に接続するための第２のトランジスタと、
前記出力トランジスタの基板を、前記出力端子に接続するための第３のトランジスタと、
前記電源端子と前記出力端子の電圧を比較し、該比較結果によって前記第２のトランジスタと前記第３のトランジスタを切替え制御する比較回路と、
を備えたボルテージ・レギュレータであって、
前記比較回路は、
ソースが前記電源端子に接続され、ゲートがドレインに接続され、ドレインが第１の定電流回路に接続された第４のトランジスタと、
ソースが前記出力端子に接続され、ゲートが前記第４のトランジスタのゲートに接続され、ドレインが第２の定電流回路と接続された第５のトランジスタと、を備え、
前記第５のトランジスタと前記第２の定電流回路の接続点の電圧によって前記比較結果を出力することを特徴とするボルテージ・レギュレータ。
【請求項２】
前記比較回路は、
前記電源端子の電圧が前記出力端子の電圧よりも高いときに、前記第２のトランジスタをＯＮし、
前記電源端子の電圧が前記出力端子の電位よりも低いときに、前記第３のトランジスタをＯＮする、ことを特徴とする請求項１記載のボルテージ・レギュレータ。
【請求項３】
前記比較回路は、ヒステリシス機能を有する、ことを特徴とする請求項１または２記載のボルテージ・レギュレータ。
【請求項４】
前記ヒステリシス機能は、
前記第５のトランジスタに直列接続した第６のトランジスタと、
前記第５のトランジスタに並列接続した第７のトランジスタと、を有し、
前記第７のトランジスタを前記比較回路の出力で制御してなる、ことを特徴とする請求項３記載のボルテージ・レギュレータ。
【請求項５】
前記ヒステリシス機能は、
前記第４のトランジスタに直列接続した第８のトランジスタと、
前記第４のトランジスタと並列接続した第９のトランジスタと、を有し、
前記第９のトランジスタを前記比較回路の出力で制御してなる、ことを特徴とする請求項３記載のボルテージ・レギュレータ。
【請求項６】
前記エラー・アンプは、
前記エラー・アンプの出力と前記電源端子との間に設けられ、基板が前記エラー・アンプの出力に接続された第１０のトランジスタと、
前記エラー・アンプの出力とグラウンド端子との間に設けられた第１１のトランジスタと、を有し、
前記出力端子の電圧が前記電源端子の電圧より高くなった時、前記第１０のトランジスタと前記第１１のトランジスタをオフする事を特徴とする請求項１から５のいずれかに記載のボルテージ・レギュレータ。
【請求項７】
前記エラー・アンプは、
前記エラー・アンプの出力と前記電源端子との間に設けられ、基板が前記エラー・アンプの出力に接続された第１０のトランジスタと、
前記エラー・アンプの出力と第３の定電流回路との間に設けられた第１１のトランジスタと、
前記第３の定電流回路とグラウンド端子との間に設けられた第１２のトランジスタと、を有し、
前記出力端子の電圧が前記電源端子の電圧より高くなった時、前記第１０のトランジスタと前記第１１のトランジスタと前記第１２のトランジスタをオフする事を特徴とする請求項１から５のいずれかに記載のボルテージ・レギュレータ。
【請求項８】
前記エラー・アンプは、
前記エラー・アンプの出力と前記電源端子との間に設けられ、基板が前記エラー・アンプの出力に接続された第１０のトランジスタと、
前記第３の定電流回路と、を有し、
前記出力端子の電圧が前記電源端子の電圧より高くなった時、前記第３の定電流回路をオフする事を特徴とする請求項１から５のいずれかに記載のボルテージ・レギュレータ。
【請求項９】
前記ボルテージ・レギュレータは、
前記エラー・アンプの出力を前記出力端子に接続するための第１３のトランジスタと、
を備え、前記第１３のトランジスタの基板を前記出力トランジスタの基板に接続する事を特徴とする請求項１から８のいずれかに記載のボルテージ・レギュレータ。
【請求項１０】
前記ボルテージ・レギュレータは、
比較回路の出力が入力され、前記第２のトランジスタと前記第３のトランジスタを切替え制御する遅延回路と、
を備え、前記遅延回路は前記第２のトランジスタと前記第３のトランジスタを同時にオンさせないように制御する事を特徴とする請求項１から９のいずれかに記載のボルテージ・レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力端子がバックアップ電池に接続されているボルテージ・レギュレータに関する。
【背景技術】
【０００２】
従来の出力端子がバックアップ電池１１２に接続されているボルテージ・レギュレータとしては、図１１に示されるような回路が知られていた（例えば、特許文献１参照）。
【０００３】
電源電圧は、ＶＤＤ端子１２１とＶＳＳ端子１２３端子間に印加される。出力端子１２２は、バックアップ電池１１２が接続されており、ＶＤＤ端子１２１とＶＳＳ端子１２３間の電源電圧が、ゼロになったとしても、出力端子１２２の負荷１１３（例えばＲＡＭ）には電圧が供給され続けられる。
【０００４】
ＶＤＤ端子１２１とＶＳＳ端子１２３間に電源電圧が供給されているとき、その端子間電圧をＶＢＡＴ１、バックアップ電池の電圧をＶＢＡＴ２とすると、一般に、ＶＢＡＴ１＞ＶＢＡＴ２である。ＶＤＤ端子１２１とＶＳＳ端子１２３間に電源電圧が供給されているときは、Ｖｒｅｆ回路１０１は、ある一定の電圧（Ｖｒｅｆ）を出力し、エラー・アンプ１０２は、出力端子１２２の電圧（ＶＯＵＴ）を抵抗１０７（抵抗値Ｒ１）と抵抗１０８（抵抗値Ｒ２）で分圧した電圧（Ｒ２／（Ｒ１＋Ｒ２）×ＶＯＵＴ）とＶｒｅｆとの差電圧を増幅して、Ｐｃｈトランジスタ１０３のゲートを制御することで、出力端子１２２に一定の電圧を出力する。
【０００５】
コンパレータ１１０５は、ＶＤＤ端子１２１とＶＳＳ端子１２３の端子間電圧を、抵抗１１０１と抵抗１１０２で分圧された電圧を＋入力端子に接続し、出力端子１２２とＶＳＳ端子１２３の端子間電圧を、抵抗１１０３と抵抗１１０４で分圧された電圧を−入力端子に接続してＶＤＤ端子１２１と出力端子１２２の端子電圧を比較する。ＶＤＤ端子１２１とＶＳＳ端子１２３間に電源電圧が供給されているときは、抵抗１１０１と抵抗１１０２で分圧された電圧の方が、抵抗１１０３と抵抗１１０４で分圧された電圧よりも高いため、コンパレータ１１０５の出力は“Ｈ”となり、Ｐｃｈトランジスタ１０５がＯＮ、Ｐｃｈトランジスタ１０６がＯＦＦとなり、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０５によって、ＶＤＤ端子１２１の電位になる。
【０００６】
一方、ＶＤＤ端子１２１とＶＳＳ端子１２３の端子間電圧が、出力端子１２２とＶＳＳ端子１２３の端子間電圧よりも下がると、コンパレータ１１０５の出力が“Ｌ”となり、Ｐｃｈトランジスタ１０６がＯＮ、Ｐｃｈトランジスタ１０５がＯＦＦとなり、Ｐｃｈトランジスタの基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０６によって、出力端子１２２の電位になる。
【０００７】
即ち、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位を、ＶＤＤ端子１２１側または出力端子１２２側の電位の高い側に切り替えることで、ＶＤＤ端子１２１の電圧が出力端子１２２の電圧より下がっても、出力端子１２２からＶＤＤ端子１２１にＰｃｈトランジスタ１０３の基板間の寄生ダイオードを介して電流が流れることを防ぐ。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−５１７３５号広報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のボルテージ・レギュレータでは、ＶＤＤ端子１２１側の電位がゼロになったときに、抵抗１１０３と１１０４を介してバックアップ電池の電流が流れるので、長時間バックアップ動作できないという課題があった。
【００１０】
また、ＶＤＤ端子１２１側の電位がゼロになったときＰｃｈトランジスタ１０３をＯＦＦできず逆流電流が流れるという課題があった。
【００１１】
そこで、本発明の目的は従来のこのような課題を解決して、ＶＤＤ端子１２１側の電位がゼロになったときに、バックアップ電池の消費電流が少なく、かつＰｃｈトランジスタ１０３をＯＦＦさせて確実に逆流電流を防止することが可能なボルテージ・レギュレータを提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明は、ボルテージ・レギュレータのＶＤＤ端子１２１の電圧と出力端子１２２の電圧の比較回路において分圧抵抗を用いない回路構成とすることで、分圧抵抗に流れる電流を削減して上記課題を解決したものである。
【発明の効果】
【００１３】
以上のような本発明のボルテージ・レギュレータによれば、低消費電流でＶＤＤ端子１２１の電圧の大小にかかわらず、出力端子１２２からＶＤＤ端子１２１への逆流を防止させることが出来る。
【図面の簡単な説明】
【００１４】
【図１】本発明のボルテージ・レギュレータの回路図である。
【図２】本発明のボルテージ・レギュレータの第一の実施例の比較回路を示す回路図である。
【図３】本発明のボルテージ・レギュレータの第二の実施例の比較回路を示す回路図である。
【図４】本発明のボルテージ・レギュレータの第二の実施例の各部の電圧波形である。
【図５】本発明のボルテージ・レギュレータの第三の実施例の比較回路を示す回路図である。
【図６】本発明のボルテージ・レギュレータの第三の実施例の各部の電圧波形である。
【図７】一般的なボルテージ・レギュレータのエラー・アンプの回路図である。
【図８】Ｐチャネル型ＭＯＳトランジスタの断面図である。
【図９】本発明のボルテージ・レギュレータの第二の実施例のエラー・アンプの回路図である。
【図１０】Ｐチャネル型ＭＯＳトランジスタの断面図である。
【図１１】従来のボルテージ・レギュレータを示す回路図である。
【図１２】本発明の第二の実施例のボルテージ・レギュレータの回路図である。
【図１３】本発明のボルテージ・レギュレータの第三の実施例のエラー・アンプ回路図である。
【図１４】本発明のボルテージ・レギュレータの第四の実施例のエラー・アンプ回路図である。
【発明を実施するための形態】
【００１５】
本発明を実施するための形態について、図面を参照して説明する。
【実施例１】
【００１６】
図１は、本発明のボルテージ・レギュレータの第一の実施例を示す回路図である。本発明のボルテージ・レギュレータは、Ｖｒｅｆ回路１０１と、エラー・アンプ１０２と、比較回路１３０と、抵抗１０７と、抵抗１０８と、Ｐｃｈトランジスタ１０３と、Ｐｃｈトランジスタ１０４と、Ｐｃｈトランジスタ１０５と、Ｐｃｈトランジスタ１０６と、Ｎｃｈトランジスタ１０９と、ＶＤＤ端子１２１と、ＶＳＳ端子１２３と、出力端子１２２で構成されている。  図１１との違いは、コンパレータ１１０５と抵抗１１０１、１１０２、１１０３、１１０４が削除され、比較回路１３０によって、Ｐｃｈトランジスタ１０５と１０６及び、追加されたＰｃｈトランジスタ１０４が制御されている。
【００１７】
図２に本発明の比較回路を示す。
比較回路１３０は定電流回路２０３と、定電流回路２０４と、Ｐｃｈトランジスタ２０１と、Ｐｃｈトランジスタ２０２と、インバータ２０５と、インバータ２０６と、インバータ２０８と、レベルシフタ２０７で構成されている。
【００１８】
本発明のボルテージ・レギュレータの接続について説明する。Ｖｒｅｆ回路の出力はエラー・アンプ１０２の反転入力端子に接続される。エラー・アンプ１０２の非反転入力端子は抵抗１０７と抵抗１０８の接続点に接続され、出力はＰｃｈトランジスタ１０３のゲートとＰｃｈトランジスタ１０４のソースに接続する。Ｐｃｈトランジスタ１０３のソースはＶＤＤ端子１２１とＰｃｈトランジスタ１０５のドレインに接続され、ドレインは出力端子１２２とＰｃｈトランジスタ１０６のドレインに接続され、バックゲートはＰｃｈトランジスタ１０５のソースとＰｃｈトランジスタ１０６のソースに接続される。Ｐｃｈトランジスタ１０５のゲートはノード１１１に接続され、バックゲートはＰｃｈトランジスタ１０５のソースに接続される。Ｐｃｈトランジスタ１０６のゲートはノード１１０に接続され、バックゲートはＰｃｈトランジスタ１０６のソースに接続される。Ｐｃｈトランジスタ１０４のドレインは出力端子１２２に接続され、ゲートはノード１１０に接続され、バックゲートはエラー・アンプ１０２の出力に接続される。抵抗１０７は片側が出力端子１２２に接続され、反対側が抵抗１０８に接続される。Ｎｃｈトランジスタ１０９はゲートがノード１１０に接続され、ドレインが抵抗１０８に接続され、ソースがＶＳＳ端子１２３に接続される。比較回路１３０は出力端子１２２とＶＤＤ端子１２１とＶＳＳ端子１２３とノード１１０とノード１１１に接続されている。出力端子１２２はバックアップ電池１１２と負荷１１３が並列に接続されている。
【００１９】
次に比較回路１３０の接続について説明する。Ｐｃｈトランジスタ２０１のゲートはＰｃｈトランジスタ２０２のゲートとＰｃｈトランジスタ２０１のドレインと定電流回路２０３に接続され、ソースはＶＤＤ端子１２１に接続され、バックゲートはＶＤＤ端子１２１に接続される。Ｐｃｈトランジスタ２０２のドレインはインバータ２０５と定電流回路２０４に接続され、ソースは出力端子１２２に接続され、バックゲートは出力端子１２２に接続される。インバータ２０５の出力はインバータ２０６に接続され、インバータ２０５は電源として出力端子１２２に接続される。インバータ２０６の出力はレベルシフタ２０７とＣＯＮＴ端子２２３に接続され、インバータ２０６は電源として出力端子１２２に接続される。レベルシフタ２０７の出力はインバータ２０８に接続され、レベルシフタ２０７は電源としてＶＤＤ端子１２１に接続される。インバータ２０８の出力はＣＯＮＴＸ端子２２２接続され、インバータ２０８は電源としてＶＤＤ端子１２１に接続される。ＣＯＮＴ端子２２３は図１のノード１１１に結線し、ＣＯＮＴＸ端子２２２は図１のノード１１０に結線する。
【００２０】
次に本発明のボルテージ・レギュレータの動作について説明する。ＶＤＤ端子１２１端子の電位が、出力端子１２２端子の電位よりも高いときは、Ｐｃｈトランジスタ２０１のゲート−ソース間電圧がＰｃｈトランジスタ２０２のゲート−ソース間電圧よりも高くなる為、Ｐｃｈトランジスタ２０２のドレインの電位は、“Ｌ”レベル（ＶＳＳ端子１２３の電位）となる。波形整形用のインバータ２０５及び２０６によって、インバータ２０６の出力が接続するＣＯＮＴ端子２２３の電圧は“Ｌ”レベルになる。レベルシフタ２０７は、出力端子１２２の電位レベルをＶＤＤ端子１２１の電位レベルに変換する。インバータ２０８は、レベルシフタ２０７の出力電圧を反転する。ＣＯＮＴ端子２２３の電圧が“Ｌ”レベルの時は、インバータ２０８の出力であるＣＯＮＴＸ端子２２２は、ＶＤＤ端子１２１の電位レベルとなる。この時、図１のＰｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０５がＯＮ、Ｐｃｈトランジスタ１０６がＯＦＦとなるので、ＶＤＤ端子１２１となる。つまり、ＶＤＤ端子１２１の電位と出力端子１２２の電位の高い方の電位が、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＥＬ）電位となる。この時、Ｐｃｈトランジスタ１０４はＯＦＦである。一般的に、ＶＤＤ端子１２１に電源が接続されているときは、ＶＤＤ端子１２１の電位＞出力端子１２２の電位となる。
【００２１】
一方、ＶＤＤ端子１２１に電源が接続されないときは、出力端子１２２には、バックアップ用の電池１１２が接続されているため、ＶＤＤ端子１２１の電位＜出力端子１２２の電位となる。この時は、Ｐｃｈトランジスタ２０１のゲート−ソース間電圧がＰｃｈトランジスタ２０２のゲート−ソース間電圧よりも低くなる為、Ｐｃｈトランジスタ２０２のドレインの電位は、“Ｈ”レベル（出力端子１２２の電位）となる。波形整形用のインバータ２０５及び２０６によって、インバータ２０６の出力であるＣＯＮＴ端子２２３の電圧は“Ｈ”レベル（出力端子１２２の電位）になる。レベルシフタ２０７は、出力端子１２２の電位レベルをＶＤＤ端子１２１の電位レベルに変換する。インバータ２０８は、レベルシフタ２０７の出力電圧を反転する。ＣＯＮＴ端子２２３の電圧が“Ｈ”レベル（出力端子１２２の電位）の時は、インバータ２０８の出力であるＣＯＮＴＸ端子２２２の電圧は、“Ｌ”レベル（ＶＳＳ端子１２３の電位レベル）となる。この時、図１のＰｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０６がＯＮ、Ｐｃｈトランジスタ１０５がＯＦＦとなるので、出力端子１２２となる。つまり、ＶＤＤ端子１２１の電位と出力端子１２２の電位の高い方の電位が、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＥＬ）電位となる。この時、Ｐｃｈトランジスタ１０４はＯＮであり、Ｐｃｈトランジスタ１０３のゲートを出力端子１２２と同電位にすることで、Ｐｃｈトランジスタ１０３をＯＦＦさせる。このようにすることで、たとえＶＤＤ端子１２１の電位＜出力端子１２２の電位となっても、Ｐｃｈトランジスタ１０３によって、出力端子１２２からＶＤＤ端子１２１に電流が流れることを防止することができる。
【００２２】
次に図１で用いられるエラー・アンプ１０２について説明する。一般的なエラー・アンプの構成は図７に示すようになっている。定電流回路７０５と、Ｎｃｈトランジスタ７０１、７０２と、Ｐｃｈトランジスタ７０３、７０４からなり、ＩＮＰ７２１が＋入力端子、ＩＮＭ７２２が−入力端子、ＥＯＵＴ７２３が出力である。また、図８に、Ｐｃｈトランジスタ７０４の断面図を示す。Ｐ基板上のＮＷＥＬＬの中に、Ｐ型のソース及びドレイン領域が存在する。Ｐ基板は、低い電位のＶＳＳ端子１２３に接続されている。またＮＷＥＬＬは、ソース（ＶＤＤ端子１２１）に接続されている。
【００２３】
図７の一般的なエラー・アンプを用いた場合、出力端子１２２の電位がＶＤＤ端子１２１の電位よりも高くなったときに、Ｐｃｈトランジスタ１０４をＯＮすると、エラー・アンプ１０２の出力７２３は、出力端子１２２に接続されることになる。その際、図７の一般的なエラー・アンプ回路では、トランジスタ７０４のドレインをエミッタ、ソースをベース、基板をコレクタとするＰＮＰトランジスタがＯＮして、Ｐｃｈトランジスタ１０４を介して、バックアップ電池１１２が放電されてしまう。この現象を回避するため、エラー・アンプ回路としては図９の構成を用いることが望ましい。
【００２４】
図９のエラー・アンプ回路１０２の第三の実施例では、エラー・アンプの出力７２３とＰｃｈトランジスタ７０４の間に、新たにＰｃｈトランジスタ８０１が追加されている。Ｐｃｈトランジスタ８０１は、ソース及びＮＷＥＬＬをエラー・アンプの出力７２３、ドレインをＰｃｈトランジスタ７０４のドレインに接続し、ゲートは図１のノード１１１の信号（ＣＯＮＴ信号）によって制御される。図１０にＰｃｈトランジスタ７０４、８０１の断面図を示す。この場合、出力端子１２２の電位がＶＤＤ端子１２１の電位よりも高くなったときに、Ｐｃｈトランジスタ１０４がＯＮすることで、エラー・アンプ１０２の出力７２３は、出力端子１２２に接続されるが、ノード１１１の信号は、出力端子１２２と同じ電位となるので、Ｐｃｈトランジスタ８０１はＯＦＦし、Ｐｃｈトランジスタ８０１のドレインからＰｃｈトランジスタ７０４のドレインへ電流が流れることはない。
【００２５】
さらに、図７との違いは、Ｎｃｈトランジスタ７０１と７０２で構成される差動入力回路のソース側の定電流回路７０５との間に、Ｎｃｈトランジスタ８０２が挿入されている点である。Ｎｃｈトランジスタ８０２のドレインは、Ｎｃｈトランジスタ７０１と７０２のソースに接続され、ソースは、定電流回路７０５に接続され、ゲートは、図１のノード１１０の信号（ＣＯＮＴＸ信号）に接続され制御される。出力端子１２２の電位がＶＤＤ端子１２１の電位よりも高くなった時、Ｐｃｈトランジスタ１０４がＯＮし、エラー・アンプ１０２の出力７２３は出力端子１２２に接続され、Ｎｃｈトランジスタ７０２はＯＮ状態となる。そして、出力端子１２２とＮｃｈトランジスタ７０１、７０２のソースが電気的に接続された状態となるが、Ｎｃｈトランジスタ８０２がＯＦＦすることで定電流回路７０５の電流パスを遮断する。こうして、出力端子１２２からＮｃｈトランジスタ７０２を通り、ＶＳＳ端子１２３に電流が流れることを防止できる。
【００２６】
図９の説明では、Ｎｃｈトランジスタ８０２がＮｃｈトランジスタ７０１、７０２のソースと定電流回路７０５の間に挿入されているが、定電流回路７０５とＶＳＳ端子１２３の間に挿入しても同様な効果があることは明白である。また、Ｐｃｈトランジスタ８０１がエラー・アンプ１０２の出力７２３とＰｃｈトランジスタ７０４の間に挿入されているが、電源端子１２１とＰｃｈトランジスタ７０４の間に挿入しても同様の効果があることは明白である。
【００２７】
図９では１段増幅回路のエラー・アンプの例として説明を行ったが、エラー・アンプ回路は２段以上の多段増幅回路であっても構わない。その場合、図９のようにエラー・アンプの出力とＶＤＤ側に、電流パスを遮断するための機能を有するＰｃｈトランジスタ８０１を挿入し、エラー・アンプの出力とＶＳＳ側に、電流パスを遮断するための機能を有するＮｃｈトランジスタ８０２を挿入すればよい。
【００２８】
以上説明したように、図１１の従来のボルテージ・レギュレータと比較した場合、ＶＤＤ端子１２１の電位と出力端子１２２の電位を比較するための、抵抗１１０１、抵抗１１０２、抵抗１１０３、抵抗１１０４が存在しないため、その分の消費電流を削減することができる。例えば、バックアップ電池１１２の電圧を３Ｖ、抵抗１１０３と抵抗１１０４の和を仮に３ＭｅｇΩとすると、抵抗１１０３と抵抗１１０４には１μＡの電流が、バックアップ電池１１２から消費されることになる。しかし、図１のボルテージ・レギュレータは、この抵抗に相当するものが存在せず、その分の消費はない。図１１のコンパレータ１１０５の消費電流と、図２の比較回路１３０の消費電流が仮に等しく、０．５μＡとする。この時、図１１のボルテージ・レギュレータでは、バックアップ電池１１２から１．５μＡを消費するのに対し、図１のボルテージ・レギュレータでは、その１／３の０．５μＡのみの消費となり、バックアップ電池１１２の動作時間を大幅に伸ばすことが可能となる。
【実施例２】
【００２９】
図３に、図１の本発明のボルテージ・レギュレータの比較回路１３０の第二の実施例を示す。第二の実施例の比較回路１３０は定電流回路３０３と、定電流回路３０４と、Ｐｃｈトランジスタ２０１と、Ｐｃｈトランジスタ３０１と、Ｐｃｈトランジスタ３０２と、Ｐｃｈトランジスタ３０５と、インバータ２０５と、インバータ２０６と、インバータ２０８と、レベルシフタ２０７で構成されている。図２との違いは、Ｐｃｈトランジスタ２０２に相当するものが、２つのトランジスタ、Ｐｃｈトランジスタ３０１とＰｃｈトランジスタ３０２とからなり、かつ、ヒステリシス機能を実現するためのＰｃｈトランジスタ３０５が追加されている。また、定電流回路２０３及び定電流回路２０４は、ゲートとソースをＶＳＳ端子１２３に接続したＮチャネル・デプレッション型ＭＯＳトランジスタで具体的に示した。
【００３０】
次に比較回路１３０の接続について説明する。Ｐｃｈトランジスタ２０１のゲートはＰｃｈトランジスタ３０１のゲートとＰｃｈトランジスタ３０２のゲートとＰｃｈトランジスタ２０１のドレインと定電流回路３０３に接続され、ソースはＶＤＤ端子１２１に接続され、バックゲートはＶＤＤ端子１２１に接続される。Ｐｃｈトランジスタ３０２のドレインはインバータ２０５と定電流回路３０４に接続され、ソースはＰｃｈトランジスタ３０１のドレインとＰｃｈトランジスタ３０５のドレインに接続され、バックゲートは出力端子１２２に接続される。Ｐｃｈトランジスタ３０１のソースは出力端子１２２に接続され、バックゲートは出力端子１２２に接続される。Ｐｃｈトランジスタ３０５のゲートはインバータ２０５の出力に接続され、ソースは出力端子１２２に接続され、バックゲートは出力端子１２２に接続される。インバータ２０５の出力はインバータ２０６に接続され、インバータ２０５は電源として出力端子１２２に接続される。インバータ２０６の出力はレベルシフタ２０７とＣＯＮＴ端子２２３に接続され、インバータ２０６は電源として出力端子１２２に接続される。レベルシフタ２０７の出力はインバータ２０８に接続され、レベルシフタ２０７は電源としてＶＤＤ端子１２１に接続される。インバータ２０８の出力はＣＯＮＴＸ端子２２２接続され、インバータ２０８は電源としてＶＤＤ端子１２１に接続される。定電流回路３０３および定電流回路３０４はＮチャネル・デプレッション型ＭＯＳトランジスタを用い、両方ともゲートとソースをＶＳＳ端子１２３に接続し、ドレインを出力として用いている。ＣＯＮＴ端子２２３は図１のノード１１１に結線し、ＣＯＮＴＸ端子２２２は図１のノード１１０に結線する。
【００３１】
次に第二の実施例である比較回路を用いたボルテージ・レギュレータの動作について説明する。ＶＤＤ端子１２１の電位が、出力端子１２２の電位よりも十分に高いときは、Ｐｃｈトランジスタ２０１のゲート−ソース間電圧がＰｃｈトランジスタ３０１、Ｐｃｈトランジスタ３０２のゲート−ソース間電圧よりも十分に高くなる為、Ｐｃｈトランジスタ３０２のドレインの電位は、“Ｌ”レベル（ＶＳＳ端子１２３の電位）となる。波形整形用のインバータ２０５及び２０６によって、インバータ２０５の出力は、“Ｈ”（出力端子１２２の電位）となり、Ｐｃｈトランジスタ３０５はＯＦＦし、インバータ２０６の出力であるＣＯＮＴ端子２２３の電圧は“Ｌ”レベルになる。レベルシフタ２０７は、出力端子１２２の電位レベルをＶＤＤ端子１２１の電位レベルに変換する。インバータ２０８は、レベルシフタ２０７の出力電圧を反転する。ＣＯＮＴ端子２２３の電圧が“Ｌ”レベルの時は、インバータ２０８の出力であるＣＯＮＴＸ端子２２２は、ＶＤＤ端子１２１の電位レベルとなる。この時、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０５がＯＮ、Ｐｃｈトランジスタ１０６がＯＦＦとなるので、ＶＤＤ端子１２１の電位となる。つまり、ＶＤＤ端子１２１の電位と出力端子１２２の電位の高い方の電位が、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位となる。この時、Ｐｃｈトランジスタ１０４はＯＦＦである。一般的に、ＶＤＤ端子１２１に電源が接続されているときは、ＶＤＤ端子１２１の電位＞出力端子１２２の電位となる。
【００３２】
次に、ＶＤＤ端子１２１の電位が下がると、Ｐｃｈトランジスタ３０５はＯＦＦしているため、Ｐｃｈトランジスタ３０１とＰｃｈトランジスタ３０２の複合トランジスタとＰｃｈトランジスタ２０１によって、ＶＤＤ端子１２１の電圧と出力端子１２２端子の電圧が比較される。ＶＤＤ端子１２１の電位が下がり、出力端子１２２の電位よりもΔＶ１だけ下がると、Ｐｃｈトランジスタ２０１のゲート−ソース間電圧がＰｃｈトランジスタ３０１、Ｐｃｈトランジスタ３０２のゲート−ソース間電圧よりもΔＶ１だけ低くなる為、Ｐｃｈトランジスタ３０２のドレインの電位は、“Ｈ”レベル（出力端子１２２の電位）となる。波形整形用のインバータ２０５及び２０６によって、インバータ２０５の出力は、“Ｌ”レベルとなり、Ｐｃｈトランジスタ３０５はＯＮし、インバータ２０６の出力であるＣＯＮＴ端子２２３の電圧は“Ｈ”レベル（出力端子１２２の電位）になる。レベルシフタ２０７は、出力端子１２２の電位レベルをＶＤＤ端子１２１の電位レベルに変換する。インバータ２０８は、レベルシフタ２０７の出力電圧を反転する。ＣＯＮＴ端子２２３の電圧が“Ｈ”レベルの時は、インバータ２０８の出力であるＣＯＮＴＸ端子２２２は、“Ｌ”レベルとなる。この時、図１のＰｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０６がＯＮ、Ｐｃｈトランジスタ１０５がＯＦＦとなるので、出力端子１２２となる。つまり、ＶＤＤ端子１２１の電位と出力端子１２２の電位の高い方の電位が、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位となる。この時、Ｐｃｈトランジスタ１０４はＯＮであり、Ｐｃｈトランジスタ１０３のゲートを出力端子１２２と同電位にすることで、Ｐｃｈトランジスタ１０３をＯＦＦさせる。
【００３３】
ΔＶ１の電圧は、式（１）で与えられる。
【００３４】
【数１】
0005511569.tif 000002
ここで、Ｉは、定電流回路３０３、３０４の電流値で、μは、Ｐｃｈトランジスタ２０１及び、Ｐｃｈトランジスタ３０１とＰｃｈトランジスタ３０２の移動度、Ｌ６は、Ｐｃｈトランジスタ３０１とＰｃｈトランジスタ３０２のトランジスタのＬ長の和、Ｌ５は、Ｐｃｈトランジスタ２０１のトランジスタのＬ長、Ｗ６、Ｗ５は、それぞれＰｃｈトランジスタ３０１とＰｃｈトランジスタ３０２及び、Ｐｃｈトランジスタ２０１のトランジスタのＷ長である。
【００３５】
次にＶＤＤ端子１２１電位が上がると、Ｐｃｈトランジスタ３０５はＯＮしているため、Ｐｃｈトランジスタ２０１とＰｃｈトランジスタ３０２のトランジスタによってＶＤＤ端子１２１電圧と出力端子１２２電圧が比較される。定電流回路３０３と３０４の電流値が等しく、かつ、Ｐｃｈトランジスタ２０１とＰｃｈトランジスタ３０２のトランジスタの種類（ＶＴＨ、移動度等）、Ｌ長、Ｗ長が同じ時、（１）式のΔＶ１はΔＶ１＝０となり、ＶＤＤ端子１２１電圧と出力端子１２２電圧がほぼ等しいときに、ＣＯＮＴ端子２２３及びＣＯＮＴＸ端子２２２の電圧が反転する。
【００３６】
図４に、横軸を時間、縦軸を電圧として出力端子１２２の電圧を一定として、ＶＤＤ端子１２１の電圧を変化させたときの、ＣＯＮＴ端子２２３とＣＯＮＴＸ端子２２２の電圧波形を示す。ＶＤＤ端子１２１の電圧が出力端子１２２の電圧よりも、ΔＶ１だけ下がった時、ＣＯＮＴ端子２２３とＣＯＮＴＸ端子２２２の電圧が反転し、その後、ＶＤＤ端子１２１の電圧を上昇させ、ＶＤＤ端子１２１の電圧と出力端子１２２の電圧が等しくなったときに、ＣＯＮＴ端子２２３とＣＯＮＴＸ端子２２２の電圧が反転する。このようにして、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位を切り替えるＶＤＤ端子１２１の電圧と出力端子１２２の電圧の間にヒステリシスを付加した。これによって、ＶＤＤ端子１２１の電圧と出力端子１２２の電圧が近接していても、誤動作なく、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位の切り替えを確実に行うことが可能となった。
【００３７】
尚、このΔＶ１の値としては、ＶＤＤ端子１２１の電圧が下がったときに、Ｐｃｈトランジスタ１０３の出力端子１２２と基板間との寄生ダイオードがＯＮしないように、寄生ダイオードの順方向ＯＮ電圧以下（約０．６Ｖ）に設定する必要がある。通常、ΔＶ１の値としては、５０ｍＶ〜２００ｍＶ前後である。
【００３８】
また、図３では、Ｐｃｈトランジスタ３０５をＰｃｈトランジスタ３０１に並列に接続しているが、Ｐｃｈトランジスタ３０５をＰｃｈトランジスタ３０２に並列に接続しても、同様の効果があることは明白である。また、実施例１で示したが、エラー・アンプに関しては実施例１と同様に図９の構成を用いるのが望ましい。
【実施例３】
【００３９】
図５に、図１の本発明のボルテージ・レギュレータの比較回路１３０の第三の実施例を示す。第三の実施例の比較回路１３０は定電流回路３０３と、定電流回路３０４と、Ｐｃｈトランジスタ２０２と、Ｐｃｈトランジスタ５０１と、Ｐｃｈトランジスタ５０２と、Ｐｃｈトランジスタ５０３と、インバータ２０５と、インバータ２０６と、インバータ２０８と、レベルシフタ２０７で構成されている。図２との違いは、Ｐｃｈトランジスタ２０１に相当するものが、２つのＰｃｈトランジスタ５０１とＰｃｈトランジスタ５０２とからなり、かつ、ヒステリシス機能を実現するためのＰｃｈトランジスタ５０３が追加されている。また、定電流回路２０３及び２０４は、図３と同様にゲートとソースをＶＳＳ端子１２３に接続したＮチャネル・デプレッション型ＭＯＳトランジスタで具体的に示した。
【００４０】
次に比較回路１３０の接続について説明する。Ｐｃｈトランジスタ５０１のゲートはＰｃｈトランジスタ２０２のゲートとＰｃｈトランジスタ５０２のゲートとＰｃｈトランジスタ５０２のドレインと定電流回路３０３に接続され、ソースはＶＤＤ端子１２１に接続され、ドレインはＰｃｈトランジスタ５０２のソースとＰｃｈトランジスタ５０３のドレインに接続され、バックゲートはＶＤＤ端子１２１に接続される。Ｐｃｈトランジスタ５０３のゲートはレベルシフタ２０７の出力に接続され、ソースはＶＤＤ端子１２１に接続され、バックゲートはＶＤＤ端子１２１に接続される。Ｐｃｈトランジスタ２０２のドレインはインバータ２０５と定電流回路３０４に接続され、ソースは出力端子１２２され、バックゲートは出力端子１２２される。インバータ２０５の出力はインバータ２０６に接続され、インバータ２０５は電源として出力端子１２２に接続される。インバータ２０６の出力はレベルシフタ２０７とＣＯＮＴ端子２２３に接続され、インバータ２０６は電源として出力端子１２２に接続される。レベルシフタ２０７の出力はインバータ２０８に接続され、レベルシフタ２０７は電源としてＶＤＤ端子１２１に接続される。インバータ２０８の出力はＣＯＮＴＸ端子２２２接続され、インバータ２０８は電源としてＶＤＤ端子１２１に接続される。定電流回路３０３および定電流回路３０４はＮチャネル・デプレッション型ＭＯＳトランジスタを用い、両方ともゲートとソースをＶＳＳ端子１２３に接続し、ドレインを出力として用いている。ＣＯＮＴ端子２２３は図１のノード１１１に結線し、ＣＯＮＴＸ端子２２２は図１のノード１１０に結線する。
【００４１】
次に第三の実施例である比較回路を用いたボルテージ・レギュレータの動作について説明する。ＶＤＤ端子１２１の電位が、出力端子１２２の電位よりも十分に高いときは、Ｐｃｈトランジスタ５０１、Ｐｃｈトランジスタ５０２がＯＮ、Ｐｃｈトランジスタ２０２がＯＦＦして、Ｐｃｈトランジスタ２０２のドレインの電位は、“Ｌ”レベル（ＶＳＳ端子１２３の電位）となる。波形整形用のインバータ２０５及び２０６によって、インバータ２０６の出力であるＣＯＮＴ端子２２３の電圧は“Ｌ”レベルになる。レベルシフタ２０７は、出力端子１２２の電位レベルをＶＤＤ端子１２１の電位レベルに変換する。インバータ２０８は、レベルシフタ２０７の出力電圧を反転する。ＣＯＮＴ端子２２３の電圧が“Ｌ”レベルの時は、レベルシフタ２０７の出力は“Ｌ”レベルとなりＰｃｈトランジスタ５０３はＯＮし、インバータ２０８の出力であるＣＯＮＴＸ端子２２２は、ＶＤＤ端子１２１の電位レベルとなる。この時、図１のＰｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０５がＯＮ、Ｐｃｈトランジスタ１０６がＯＦＦとなるので、ＶＤＤ端子１２１となる。つまり、ＶＤＤ端子１２１の電位と出力端子１２２の電位の高い方の電位が、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位となる。この時、Ｐｃｈトランジスタ１０４はＯＦＦである。一般的に、ＶＤＤ端子１２１に電源が接続されているときは、ＶＤＤ端子１２１の電位＞出力端子１２２の電位となる。
【００４２】
次に、ＶＤＤ端子１２１の電位が下がると、Ｐｃｈトランジスタ５０３はＯＮしているため、Ｐｃｈトランジスタ５０２とＰｃｈトランジスタ２０２によって、ＶＤＤ端子１２１の電圧と出力端子１２２の電圧が比較される。定電流回路３０３と３０４の電流値が等しく、かつ、Ｐｃｈトランジスタ５０２とＰｃｈトランジスタ２０２のトランジスタの種類（ＶＴＨ、移動度等）、Ｌ長、Ｗ長が同じ時、ＶＤＤ端子１２１の電位が出力端子１２２の電位とほぼ同じ値まで下がると、Ｐｃｈトランジスタ５０２がＯＦＦ、Ｐｃｈトランジスタ２０２がＯＮして、Ｐｃｈトランジスタ２０２のドレインの電位は、“Ｈ”レベル（出力端子１２２の電位）となる。波形整形用のインバータ２０５及び２０６によって、インバータ２０６の出力であるＣＯＮＴ端子２２３の電圧は“Ｈ”レベル（出力端子１２２の電位）になる。レベルシフタ２０７は、出力端子１２２の電位レベルをＶＤＤ端子１２１の電位レベルに変換する。インバータ２０８は、レベルシフタ２０７の出力電圧を反転する。ＣＯＮＴ端子２２３の電圧が“Ｈ”レベルの時は、レベルシフタ２０７の出力はＶＤＤ端子１２１の電圧となり、Ｐｃｈトランジスタ５０３をＯＦＦして、インバータ２０８の出力であるＣＯＮＴＸ端子２２２は、“Ｌ”レベルとなる。この時、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位は、Ｐｃｈトランジスタ１０６がＯＮ、Ｐｃｈトランジスタ１０５がＯＦＦとなるので、出力端子１２２となる。つまり、ＶＤＤ端子１２１の電位と出力端子１２２の電位の高い方の電位が、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位となる。この時、Ｐｃｈトランジスタ１０４はＯＮであり、Ｐｃｈトランジスタ１０３のゲートを出力端子１２２と同電位にすることで、Ｐｃｈトランジスタ１０３をＯＦＦさせる。
【００４３】
次に、ＶＤＤ端子１２１の電位が上がると、Ｐｃｈトランジスタ５０３はＯＦＦしているため、Ｐｃｈトランジスタ５０１とＰｃｈトランジスタ５０２の複合トランジスタとＰｃｈトランジスタ２０２によって、ＶＤＤ端子１２１の電圧と出力端子１２２の電圧が比較される。ＶＤＤ端子１２１の電圧が出力端子１２２の電圧よりもΔＶ２だけ高くなると、ＣＯＮＴ端子２２３及びＣＯＮＴＸ端子２２２が反転する。
【００４４】
ΔＶ２の電圧は、式（２）で与えられる。
【００４５】
【数２】
0005511569.tif 000003
ここで、Ｉは、定電流回路３０３、３０４の電流値で、μはＰｃｈトランジスタ２０２及び、Ｐｃｈトランジスタ５０１とＰｃｈトランジスタ５０２の移動度、Ｌ６はＰｃｈトランジスタ２０２のトランジスタのＬ長、Ｌ５はＰｃｈトランジスタ５０１とＰｃｈトランジスタ５０２のトランジスタのＬ長の和、Ｗ６、Ｗ５は、それぞれＰｃｈトランジスタ２０２及び、Ｐｃｈトランジスタ５０１とＰｃｈトランジスタ５０２のトランジスタのＷ長である。
【００４６】
図６に、横軸を時間、縦軸を電圧として出力端子１２２の電圧を一定として、ＶＤＤ端子１２１の電圧を変化させたときの、ＣＯＮＴ端子２２３とＣＯＮＴＸ端子２２２の電圧波形を示す。ＶＤＤ端子１２１の電圧が下がり、出力端子１２２の電圧と等しくなった時、ＣＯＮＴ端子２２３とＣＯＮＴＸ端子２２２の電圧が反転する。その後、ＶＤＤ端子１２１の電圧を上昇させ、ＶＤＤ端子１２１の電圧が出力端子１２２の電圧よりもΔＶ２だけ高くなったときに、ＣＯＮＴ端子２２３とＣＯＮＴＸ端子２２２の電圧が反転する。このようにして、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位を切り替えるＶＤＤ端子１２１の電圧と出力端子１２２の電圧の間にヒステリシスを付加した。これによって、ＶＤＤ端子１２１の電圧と出力端子１２２の電圧が近接していても、誤動作なく、Ｐｃｈトランジスタ１０３の基板（ＮＷＥＬＬ）電位の切り替えを確実に行うことが可能となった。
【００４７】
尚、このΔＶ２の値としては、ＶＤＤ端子１２１の電圧が上がったときに、Ｐｃｈトランジスタ１０３のＶＤＤ端子１２１と基板間との寄生ダイオードがＯＮしないように、寄生ダイオードの順方向ＯＮ電圧以下（約０．６Ｖ）に設定する必要がある。通常、ΔＶ２の値としては、５０ｍＶ〜２００ｍＶ前後である。
【００４８】
また、図５では、Ｐｃｈトランジスタ５０３をＰｃｈトランジスタ５０１に並列に接続しているが、Ｐｃｈトランジスタ５０３をＰｃｈトランジスタ５０２に並列に接続しても、同様の効果があることは明白である。また、実施例１で示したが、エラー・アンプに関しては実施例１と同様に図９の構成を用いるのが望ましい。
【実施例４】
【００４９】
図１２に、第二の実施形態のボルテージ・レギュレータの回路図を示す。図１との違いは、Ｐｃｈトランジスタ１０４のバックゲートをＰｃｈトランジスタ１０３のバックゲートに接続し、比較回路の１３０の出力に遅延回路１２０１を追加した点である。接続に関しては比較回路１３０の出力が遅延回路１２０１に接続され、遅延回路１２０１の出力がノード１１０およびノード１１１として出力される。
【００５０】
次に第二の実施形態のボルテージ・レギュレータの動作について説明する。ＶＤＤ端子１２１の電圧が出力端子１２２の電圧より大きい時、ノード１１１の電圧が“Ｌ”レベル、ノード１１０の電圧が“Ｈ”レベルとなり、Ｐｃｈトランジスタ１０５がオンしＰｃｈトランジスタ１０６がオフする。この時、Ｐｃｈトランジスタ１０４の基板（ＮＷＥＬＬ）電位はＶＤＤ端子１２１の電圧なり、確実にＰｃｈトランジスタ１０４をオフすることができる。
【００５１】
遅延回路１２０１はタイマー回路によってノード１１０と１１１の電圧が同時に“Ｌ”レベルになることを防いでいる。こうすることで、Ｐｃｈトランジスタ１０５と１０６が同時にオンし、ＶＤＤ端子１２１から出力端子１２２へ、または出力端子１２２からＶＤＤ端子１２１へ電流が流れる事を防ぐことができる。
【００５２】
なお、第二の実施形態のボルテージ・レギュレータはＰｃｈトランジスタ１０５と１０６が同時にオンする問題が発生するが遅延回路１２０１なしで動作させてもよい。
【実施例５】
【００５３】
図１３に、図１の本発明のボルテージ・レギュレータのエラー・アンプ回路１０２の第三の実施例を示す。図９との違いは定電流回路７０５の下にＰｃｈトランジスタ８０３を挿入し、ゲートをＣＯＮＴ端子８２３に接続した点である。
【００５４】
次に動作について説明する。出力端子１２２の電位がＶＤＤ端子１２１の電位よりも高くなった時、Ｐｃｈトランジスタ１０４がＯＮし、エラー・アンプ１０２の出力７２３は出力端子１２２に接続される。Ｎｃｈトランジスタ７０２はＯＮ状態のため、出力端子１２２とＮｃｈトランジスタ７０１、７０２のソースが、電気的に接続された状態となる。そして、Ｎｃｈトランジスタ８０２、８０３がＯＦＦすることで、定電流回路７０５の電流パスを遮断し、出力端子１２２からＮｃｈトランジスタ７０２を通りＶＳＳ端子１２３に電流が流れることを防止できる。
【００５５】
また、図１３では１段増幅回路のエラー・アンプの例として説明を行ったが、エラー・アンプ回路は２段以上の多段増幅回路であっても構わない。その場合、図１３のようにエラー・アンプの出力とＶＤＤ側に、電流パスを遮断するための機能を有するＰｃｈトランジスタ８０１を挿入し、エラー・アンプの出力とＶＳＳ側に、電流パスを遮断するための機能を有するＮｃｈトランジスタ８０２およびＰｃｈトランジスタ８０３を挿入すればよい。
【実施例６】
【００５６】
図１４に、図１の本発明のボルテージ・レギュレータのエラー・アンプ回路１０２の第四の実施例を示す。図１３との違いはＮｃｈトランジスタ８０２、８０３を削除し、ＣＯＮＴ端子８２３と定電流回路７０５を接続した点である。
【００５７】
次に動作について説明する。出力端子１２２の電位がＶＤＤ端子１２１の電位よりも高くなった時、Ｐｃｈトランジスタ１０４がＯＮ、Ｐｃｈトランジスタ８０１がオフし、エラー・アンプ１０２の出力７２３は出力端子１２２に接続される。Ｎｃｈトランジスタ７０２はＯＮ状態のため、出力端子１２２とＮｃｈトランジスタ７０１、７０２のソースが、電気的に接続された状態となる。そして、ＣＯＮＴ端子８２３の信号により定電流回路７０５はオフされ電流パスを遮断し、出力端子１２２からＮｃｈトランジスタ７０２を通りＶＳＳ端子１２３に電流が流れることを防止できる。
【００５８】
また、図１４では１段増幅回路のエラー・アンプの例として説明を行ったが、エラー・アンプ回路は２段以上の多段増幅回路であっても構わない。その場合、ＣＯＮＴ端子８２３の信号により定電流回路をオフする構成にすればよい。
【符号の説明】
【００５９】
１０１    Ｖｒｅｆ回路
１０２    エラー・アンプ
１１２    バックアップ電池
１１３    負荷
１２１    ＶＤＤ端子
１２２    出力端子
１２３    ＶＳＳ端子
１３０    比較回路
２０３    定電流回路
２０４    定電流回路
２０７    レベルシフタ
２２２    ＣＯＮＴＸ端子
２２３    ＣＯＮＴ端子
３０３    定電流回路
３０４    定電流回路
７０５    定電流回路
７２１    ＋入力端子
７２２    −入力端子
７２３    ＥＯＵＴ端子
８２３    ＣＯＮＴ端子
１１０５  コンパレータ
【図１】
0005511569.tif 000004
【図２】
0005511569.tif 000005
【図３】
0005511569.tif 000006
【図４】
0005511569.tif 000007
【図５】
0005511569.tif 000008
【図６】
0005511569.tif 000009
【図７】
0005511569.tif 000010
【図８】
0005511569.tif 000011
【図９】
0005511569.tif 000012
【図１０】
0005511569.tif 000013
【図１１】
0005511569.tif 000014
【図１２】
0005511569.tif 000015
【図１３】
0005511569.tif 000016
【図１４】
0005511569.tif 000017