(57)【特許請求の範囲】
【請求項１】
トレンチが形成された基板と、
前記トレンチの一部が埋め込まれるように形成された絶縁膜と、
該絶縁膜よりも薄い厚さで、前記トレンチの内側壁に形成されたゲート絶縁膜と、
前記トレンチが埋め込まれるように形成されたゲート電極とを備え、
前記絶縁膜は、上面がＶ状で底面は丸状に形成されることを特徴とするトランジスタ。
【請求項２】
前記絶縁膜が、酸化物系物質を含むことを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記絶縁膜は、前記トレンチが２０００Å〜３０００Åの範囲の厚さで埋め込まれるようにして、中央部の厚さが縁の厚さより薄くアンドープポリシリコン膜が蝕刻されて形成されることを特徴とする請求項１に記載のトランジスタ。
【請求項４】
前記基板が、
シリコン基板と、
該シリコン基板上に形成されたエピタキシャル層と
を備えることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
前記トレンチが、前記エピタキシャル層内に形成されることを特徴とする請求項４に記載のトランジスタ。
【請求項６】
前記トレンチが、１．２μｍ〜２．０μｍの範囲の深さを有し、０．３８μｍ〜０．４７μｍの範囲の幅を有することを特徴とする請求項１に記載のトランジスタ。
【請求項７】
基板内にトレンチを形成するステップと、
前記トレンチが埋め込まれるように、前記基板上にポリシリコン膜を蒸着するステップと、
前記ポリシリコン膜をエッチングし、前記トレンチの内面において、前記ポリシリコン膜の一部が、前記トレンチの底面の中央部よりも縁部でより厚く形成されるように残留させるステップと、
残留する前記ポリシリコン膜を酸化させ、前記トレンチの底面に絶縁膜を形成すると同時に、前記トレンチの内側壁に、前記絶縁膜よりも薄い厚さで、ゲート絶縁膜を形成するステップと、
前記トレンチが埋め込まれるように、前記絶縁膜上にゲート電極を形成するステップと
を含むことを特徴とするトランジスタの製造方法。
【請求項８】
前記ポリシリコン膜を蒸着するステップにおいて、前記ポリシリコン膜として、不純物イオンのドープされていないアンドープポリシリコン膜が用いられることを特徴とする請求項７に記載のトランジスタの製造方法。
【請求項９】
前記ポリシリコン膜を蒸着するステップが、前記トレンチの中央部に対応する部分に凹状の段差部を有するように形成されることを特徴とする請求項７に記載のトランジスタの
製造方法。
【請求項１０】
前記トレンチの内面において、前記ポリシリコン膜の一部が、前記トレンチの底面の中央部よりも縁部でより厚く形成されるように残留させるステップが、エッチバック工程により行われることを特徴とする請求項７に記載のトランジスタの製造方法。
【請求項１１】
前記エッチバック工程が、ＳＦ６ガスを用いて、０．４Ｐａ〜０．６Ｐａの範囲の圧力、及び５００℃〜８００℃の範囲の温度で行われることを特徴とする請求項１０に記載のトランジスタの製造方法。
【請求項１２】
前記絶縁膜及び前記ゲート絶縁膜を形成するステップが、２０：４（ＳＬＰＭ）の割合で混合されたＮ２とＯ２ガスとを用いて、１０００℃〜１２００℃の範囲の温度で行われることを特徴とする請求項７に記載のトランジスタの製造方法。
【請求項１３】
前記トレンチを形成するステップの後、
前記トレンチの内面を酸化させ、第１犠牲酸化膜を形成するステップと、
前記第１犠牲酸化膜を除去するステップと、
前記第１犠牲酸化膜が除去された部分に第２犠牲酸化膜を形成するステップと
を更に含むことを特徴とする請求項７に記載のトランジスタの製造方法。
【請求項１４】
前記トレンチの内面において、前記ポリシリコン膜の一部が、前記トレンチの底面の中央部よりも縁部でより厚く形成されるように残留させるステップの後、前記第２犠牲酸化膜を除去するステップを更に含むことを特徴とする請求項１３に記載のトランジスタの製造方法。
【請求項１５】
前記絶縁膜は、前記トレンチが２０００Å〜３０００Åの範囲の厚さで埋め込まれるようにして、中央部の厚さが縁の厚さより薄くアンドープポリシリコン膜が蝕刻されて形成されることを特徴とする請求項７に記載のトランジスタの製造方法。
【請求項１６】
前記基板が、
シリコン基板と、
該シリコン基板上に形成されたエピタキシャル層と
を備えることを特徴とする請求項７に記載のトランジスタの製造方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、半導体製造技術に関し、特に、リセスチャネルを有する金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（以下、「ＭＯＳＦＥＴ」とする。）の製造方法に関する。
【０００２】
一般的に、半導体素子は、ＭＯＳＦＥＴ素子のような個別素子を、スイッチング素子として採用している。これにより、半導体素子は高集積化しており、ＭＯＳＦＥＴ素子の大きさも、それに伴って次第に減少する傾向にある。その結果、一般的な構造の水平チャネルを有するＭＯＳＦＥＴ素子では、ソースとドレインとの間のチャネル長の減少に起因する短チャネル効果及びＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒ）効果により、正常な動作が困難になっている。
【０００３】
このような水平チャネルを有するＭＯＳＦＥＴ素子の限界を克服するために提案された構造のひとつが、リセスチャネルを有するＭＯＳＦＥＴ素子（以下、「リセストランジスタ」とする。）である。リセストランジスタは、ゲートが半導体基板のアクティブ領域内に形成されたトレンチ内に埋め込まれた構造を有する。このようなリセストランジスタは、素子の集積度が増加しても、チャネル長を増加させることにより、短チャネル効果及びＤＩＢＬ効果を抑制することができるというメリットがある。
【０００４】
図１は、従来技術に係るリセストランジスタを説明するための断面図である。ここでは、説明の便宜上、一例として、二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（以下、「ＤＭＯＳ」とする。）素子の断面図を示している。
【０００５】
同図を参照すると、従来技術に係るＤＭＯＳ素子は、ドープされたＮ＋基板（ドレイン）１０と、Ｎ＋基板１０よりも低い濃度でドープされたＮ−エピタキシャル層１１と、トレンチを埋め込む導電性ポリシリコン膜からなるゲート電極１３と、トレンチの内面において、同じ厚さでゲート電極１３の下に形成されたゲート酸化膜１２と、ゲート電極１３の上部において両側に形成されたＮ＋ドープされたソース領域１４と、Ｎ＋ドープされたソース領域１４の下に平らに形成されたＰ−ウェル１５とを備える。また、Ｎ＋ドープされたソース領域１４を覆うように形成されたソース金属層１６と、ゲート電極１３を覆うように、ソース金属層１６の下部に形成された誘電体層１７とを更に備える。図中の符号「Ｔ１」は、トレンチの下部に形成されたゲート酸化膜１２の厚さを表す。
【０００６】
しかしながら、このような構造を有する従来技術に係るＤＭＯＳ素子は、ゲート酸化膜１２がトレンチ内（内側壁と底面）に、同じ厚さで比較的薄く形成されるため、ゲートキャパシタンスが増加する問題がある。これにより、スイッチング素子として動作するＤＭＯＳ素子のスイッチング速度の向上には限界があった。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、ゲートキャパシタンスを低減し、素子のスイッチング速度を向上させることのできるリセストランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための一態様に係る本発明は、トレンチが形成された基板と、前記トレンチの一部が埋め込まれるように形成された絶縁膜と、該絶縁膜よりも薄い厚さで、前記トレンチの内側壁に形成されたゲート絶縁膜と、前記トレンチが埋め込まれるように形成されたゲート電極とを備え、前記絶縁膜は、上面がＶ状で底面は丸状に形成されることを特徴とする。
【００１０】
更に、上記目的を達成するための更なる態様に係る本発明は、基板内にトレンチを形成するステップと、前記トレンチが埋め込まれるように、前記基板上にポリシリコン膜を蒸着するステップと、前記ポリシリコン膜をエッチングし、前記トレンチの内面において、前記ポリシリコン膜の一部が、前記トレンチの底面の中央部よりも縁部でより厚く形成されるように残留させるステップと、残留する前記ポリシリコン膜を酸化させ、前記トレンチの底面に絶縁膜を形成すると同時に、前記トレンチの内側壁に、前記絶縁膜よりも薄い厚さで、ゲート絶縁膜を形成するステップと、前記トレンチが埋め込まれるように、前記絶縁膜上にゲート電極を形成するステップとを含むトランジスタの製造方法を提供する。
【発明を実施するための最良の形態】
【００１１】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。また、図面において、層及び領域の厚さは、明確化のために拡大されたものであり、層が他の層又は基板上にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在し得るものである。なお、明細書全体において、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を表す。
【００１２】
図２は、本発明に係るＤＭＯＳ素子の断面図である。
【００１３】
本発明では、従来技術に係る問題を解決するため、トレンチの底面におけるゲート酸化膜２２の厚さを選択的に増加させる。すなわち、図１のゲート酸化膜１２の厚さＴ１よりも図２のゲート酸化膜２２の厚さＴ２を増加させることにより、ゲートキャパシタンスを低減し、これにより、スイッチング速度を向上させようとする。図中の符号「２０」はＮ＋基板、「２１」はＮ−エピタキシャル層、「２３」はゲート電極、「２４」はＮ＋ドープされたソース領域、「２５」はＰ−ウェル、「２６」はソース金属層、「２７」は誘電体層を表す。
【００１４】
図３Ａ及び図３Ｂは、図１に示すＤＭＯＳ素子及び図２に示すＤＭＯＳ素子の特性を比較するための図である。
【００１５】
これらの図は、トレンチの底面におけるゲート酸化膜の厚さに応じた特性を比較するための図である。これらの図において、「Ｘ」は、図１に示すゲート酸化膜１２を有する従来技術に係る素子の特性グラフであり、「Ｙ」は、図２に示すゲート酸化膜２２を有する本発明に係る素子の特性グラフである。
【００１６】
図３Ａに示すように、ゲート−ソース電圧ＶＧＳに対するゲートチャージＱｇは、「Ｘ」が「Ｙ」に比べて小さいことが分かる。また、図３Ｂに示すように、ドレイン−ソース電圧ＶＤＳに対するゲート−ドレイン間のキャパシタンスＣｇｄにおいては、「Ｘ」が「Ｙ」に比べて高いことが分かる。これは、トレンチの底面におけるゲート酸化膜の厚さが厚いほど、ゲートキャパシタンスを低減することができることを意味する。
【００１７】
図４は、本発明の実施形態に係るリセストランジスタを説明するための断面図である。ここでは、説明の便宜上、一例として、ＤＭＯＳ素子のゲート電極を中心に示している。
【００１８】
本発明の実施形態に係るＤＭＯＳ素子は、トレンチの底面において、中央部の厚さよりも縁部の厚さがより厚い「Ｖ」状の絶縁膜１１７Ｂを備える。これにより、ゲート電極１１９の下部も「Ｖ」状となる。図中の符号「１１１Ａ」及び「１１８」は、それぞれ「エピタキシャルパターン」及び「ゲート絶縁膜」を表す。ゲート絶縁膜１１８は、酸化膜を含むことができ、以下では、ゲート絶縁膜１１８を「ゲート酸化膜１１８」とする。
【００１９】
以下、図５Ａないし図５Ｈを参照して、本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明する。ここで、「Ａ」は、セルアレイ領域であり、「Ｂ」は、ゲートバス領域である。
【００２０】
まず、図５Ａに示すように、基板１１０上にＮ−エピタキシャル層又はＰ−エピタキシャル層１１１を形成する。基板１１０は、シリコンを含むことができる。
【００２１】
次いで、図５Ｂに示すように、エピタキシャル層１１１上に、トレンチ形成用ハードマスクとして窒化膜１１２及び酸化膜１１３を形成する。このとき、窒化膜１１２は、Ｓｉ３Ｎ４又はＳｉＯＮで形成する。これ以外にも、窒化物系物質は全て使用可能である。また、酸化膜１１３は、ＨＬＤ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｄｉｅｌｅｃｔｒｉｃ）膜で形成する。酸化膜１１３は、ＨＬＤ膜のほかにも、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などで形成することもできる。
【００２２】
一方、窒化膜１１２を形成する前に、バッファ酸化膜（図示せず）を更に形成することができ、このとき、バッファ酸化膜は、シリコン酸化膜（ＳｉＯ２）で形成することが好ましい。
【００２３】
次いで、図５Ｃに示すように、酸化膜１１３（図５Ｂ参照）上に感光膜パターン（図示せず）を形成する。
【００２４】
その後、感光膜パターンをエッチングマスクとして用い、酸化膜１１３及び窒化膜１１２（図５Ｂ参照）をエッチングする。
【００２５】
また、感光膜パターンを除去した後、酸化膜パターン１１３Ａ及び窒化膜パターン１１２Ａをエッチングマスクとして用い、エピタキシャル層１１１（図５Ｂ参照）を一定の深さにエッチングする。これにより、エピタキシャル層１１１内には、トレンチ１１５が形成される。図中の符号「１１１Ａ」は、「エピタキシャルパターン」を表す。このとき、トレンチ１１５の深さは、１．２μｍ〜２．０μｍの範囲、好ましくは、１．７μｍに形成し、幅は、０．３８μｍ〜０．４７μｍの範囲、好ましくは、０．４μｍに形成する。一方、同図では、トレンチ１１５が互いに分離形成されているが、これは、説明の便宜のためであり、実際は互いに接続された形を有する。
【００２６】
続いて、図５Ｄに示すように、酸化工程を行い、露出したトレンチ１１５の内面に第１犠牲酸化膜（図示せず）を形成する。このとき、酸化工程は、ドライ酸化工程として行う。ドライ酸化工程は、１０００℃〜１２００℃の範囲の温度（好ましくは、１１００℃）に維持されているチャンバの内部にＯ２ガスを注入した後、更にＮ２ガスを添加させ、第１犠牲酸化膜が１５０Å〜２５０Åの範囲の厚さ（好ましくは、２００Å）になるまで行う。ここで、ドライ酸化工程においてＮ２ガスを添加する理由は、酸化工程の際に酸化率を低減して酸化時間を増加させることにより、高密度の酸化膜を形成するためである。
【００２７】
その後、第１犠牲酸化膜が除去された部分に第２犠牲酸化膜１１６を更に形成する。このとき、第２犠牲酸化膜１１６は、第１犠牲酸化膜と同じ方法で形成することができる。
【００２８】
続いて、図５Ｅに示すように、トレンチ１１５（図５Ｃ参照）が埋め込まれるように、絶縁物質で不純物のドープされていないアンドープポリシリコン膜１１７を蒸着する。このとき、アンドープポリシリコン膜１１７は、トレンチ１１５の縁部に比べ、中央部で凹状の段差部Ｄを有するように蒸着することが好ましい。トレンチ１１５の中央部に形成された段差部Ｄは、トレンチ１１５による段差により自然的に生成され得るが、そうでない場合、工程条件を調整して人為的に形成することもできる。
【００２９】
次いで、図５Ｆに示すように、エッチバック工程により、アンドープポリシリコン膜１１７（図５Ｅ参照）をエッチングする。これにより、トレンチ１１５（図５Ｃ参照）を一定の深さに埋め込み、好ましくは、２０００Å〜３０００Åの範囲の厚さを有し、かつ、中央部の厚さが縁部の厚さよりも薄い「Ｖ」状の埋め込み層１１７Ａが形成される。このとき、エッチバック工程は、埋め込み層１１７Ａが「Ｖ」状を有するように形成することが好ましい。このため、異方性エッチングを行うが、図５Ｅにおいて、トレンチ１１５の中央部に形成された段差部Ｄがそのまま維持されるように直進性を持たせることが好ましい。例えば、ＳＦ６ガスを用いて、０．４Ｐａ〜０．６Ｐａの範囲、好ましくは、０．５Ｐａの圧力、５００℃〜８００℃の範囲、好ましくは、６５０℃の温度で行う。
【００３０】
次に、図５Ｇに示すように、第２犠牲酸化膜１１６を除去した後、酸化工程により、埋め込み層１１７Ａを酸化させ、絶縁膜１１７Ｂを形成すると同時に、トレンチ１１５（図５Ｃ参照）の内側壁にゲート酸化膜１１８を形成する。このとき、酸化工程は、２０：４（ＳＬＰＭ）の割合を有するＮ２とＯ２ガスとを用いて、１０００℃〜１２００℃の範囲、好ましくは、１０５０℃の温度で行う。
【００３１】
次に、図５Ｈに示すように、トレンチ１１５（図５Ｃ参照）が完全に埋め込まれるように、ゲート導電膜としてポリシリコン膜を蒸着した後、エッチングし、ゲート電極１１９を形成する。
【００３２】
本発明によると、次の効果が得られる。
【００３３】
第一に、トレンチの底面の縁部の厚さが、中央部の蒸着厚よりも厚い「Ｖ」状の絶縁膜を形成することにより、ゲートキャパシタンスを低減することができ、これにより、素子のスイッチング速度を向上させることができる。
【００３４】
第二に、トレンチの底面の縁部の厚さが、中央部の蒸着厚よりも厚い「Ｖ」状の絶縁膜を形成することにより、従来技術と同様、トレンチの底面の縁部の厚さが比較的薄いために生じ得るリーク電流を根本的に防止することができる。
【００３５】
第三に、トレンチの一部が埋め込まれるようにポリシリコン膜を形成した後、酸化させ、「Ｖ」状の絶縁膜を形成することにより、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置のような高価な装置を用いる必要はないため、製造コストを下げることができる。
【００３６】
以上、本発明の実施形態においては、ＤＭＯＳ素子を一例として説明したが、本発明は、リセスチャネル（トレンチ構造）を有する全てのトランジスタに適用することができる。なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３７】
【図１】従来技術に係るＤＭＯＳ素子の断面図である。
【図２】本発明に係るＤＭＯＳ素子の断面図である。
【図３Ａ】図１に示すＤＭＯＳ素子及び図２に示すＤＭＯＳ素子の特性を比較するための図である。
【図３Ｂ】図１に示すＤＭＯＳ素子及び図２に示すＤＭＯＳ素子の特性を比較するための図である。
【図４】本発明の実施形態に係るＤＭＯＳ素子の断面図である。
【図５Ａ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｂ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｃ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｄ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｅ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｆ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｇ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５Ｈ】本発明の実施形態に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３８】
１１０      基板
１１１      エピタキシャル層
１１２      窒化膜
１１３      酸化膜
１１５      トレンチ
１１６      第２犠牲酸化膜
１１７      アンドープポリシリコン膜
１１７Ａ    埋め込み層
１１７Ｂ    絶縁膜
１１８      ゲート絶縁膜（ゲート酸化膜）
１１９      ゲート電極
【図１】
0005519902.tif 000002
【図２】
0005519902.tif 000003
【図３Ａ】
0005519902.tif 000004
【図３Ｂ】
0005519902.tif 000005
【図４】
0005519902.tif 000006
【図５Ａ】
0005519902.tif 000007
【図５Ｂ】
0005519902.tif 000008
【図５Ｃ】
0005519902.tif 000009
【図５Ｄ】
0005519902.tif 000010
【図５Ｅ】
0005519902.tif 000011
【図５Ｆ】
0005519902.tif 000012
【図５Ｇ】
0005519902.tif 000013
【図５Ｈ】
0005519902.tif 000014