(57)【特許請求の範囲】
【請求項１】
伝送線路における特性インピーダンスを制御するための方法であって、
信号線路に関連付けられた接地平面内に複数の開口部を形成すること、
前記複数の開口部の中に複数のキャパシタンス・プレートを形成すること、及び
前記複数のキャパシタンス・プレートを、前記信号線路と前記複数のキャパシタンス・プレートとの間に延びる複数のポストによって前記信号線路に接続すること、
を含み、
前記キャパシタンス・プレートを、前記伝送線路がその上に形成される基板の緩和周波数より低い周波数において前記信号線路に付加的なキャパシタンスが与えられるサイズとすることをさらに含み、前記付加的なキャパシタンスが、周波数に基づいて決定される誘導損失に対応する、
方法。
【請求項２】
前記複数のキャパシタンス・プレートを形成することが、前記複数のキャパシタンス・プレートを前記接地平面と同一の層内に形成することを含む、請求項１に記載の方法。
【請求項３】
前記信号線路を前記接地平面の上方の層内に形成することをさらに含む、請求項２に記載の方法。
【請求項４】
前記信号線路と同一の面内にコプレーナ導波路側面シールドを形成することをさらに含み、前記コプレーナ導波路側面シールドが接地に繋がれる、請求項１に記載の方法。
【請求項５】
基板の上に形成された信号線路と、
前記信号線路から延びる複数のポストと、
前記複数のポストに対応する複数のプレートと、
大地帰路線路と
を含む半導体伝送線路であって、
前記複数のポストの各々が、前記信号線路に接する第１の端部と、前記複数のプレートのそれぞれ１つに接する第２の端部とを有し、
前記大地帰路線路が、前記複数のプレートと同一の面内に形成され、
前記大地帰路線路が複数の開口部を有し、前記複数のプレートの各々１つが、前記複数の開口部のそれぞれ１つの中に配置され、
前記複数のプレートが、閾値周波数より低い周波数において前記信号線路に対してキャパシタンスを付加するように前記基板と相互作用する構造とされ、かつ配置され、
前記基板がシリコンを含み、前記閾値周波数が前記基板の緩和周波数であり、
前記複数の開口部及び前記複数のプレートが、インダクタンスの所定の減少量に対応する量のキャパシタンスを付加するサイズとされる、
半導体伝送線路。
【請求項６】
前記大地帰路線路及び前記複数のプレートが最下層の配線レベルに形成され、
前記信号線路が最上層の配線レベルに形成される、
請求項５に記載の半導体伝送線路。
【請求項７】
前記複数のプレートの底部と前記基板の上部との間に絶縁体をさらに含む、請求項５に記載の半導体伝送線路。
【請求項８】
前記複数のポストの各々が、前記信号線路と前記複数のプレートを含む層との間の複数のレベルにわたって延びる、請求項５に記載の半導体伝送線路。
【請求項９】
前記信号線路と同一のレベル内に形成された２つのコプレーナ導波路側面シールドをさらに含み、前記コプレーナ導波路側面シールドが前記大地帰路線路に繋がれる、請求項５に記載の半導体伝送線路。
【請求項１０】
前記大地帰路線路が、前記信号線路と同一のレベル内に形成された２つのコプレーナ導波路側面シールドを含み、
前記伝送線路が、前記信号線路の下方の接地平面を欠く、請求項５に記載の半導体伝送線路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体伝送線路に関し、より詳細には、多帯域及び超広帯域用途のための、インピーダンスが最適化されたマイクロストリップ伝送線路のための方法、構造体、及び設計構造体に関する。
【背景技術】
【０００２】
マイクロ波及びミリ波（ＭＭＷ）通信システムは、一般に、受信機、送信機、及び送受信機モジュールといった種々のコンポーネント及びサブ・コンポーネント、ならびに他の受動コンポーネント及び能動コンポーネントによって構築されており、これらは、ＭＩＣ（マイクロ波集積回路）及び／又はＭＭＩＣ（モノリシック・マイクロ波集積回路）技術を用いて製造される。システムのコンポーネント及び／又はサブ・コンポーネントは、伝送線路（例えば、マイクロストリップ、スロットライン、ＣＰＷ（コプレーナ導波路）、ＣＰＳ（コプレーナ・ストリップライン）、ＡＣＰＳ（非対称コプレーナ・ストリップライン）など）又は同軸ケーブル及び導波路といった種々のタイプの伝送媒体を用いて相互接続することができる。
【０００３】
マイクロストリップ伝送線路は、配線が密ではない、無線周波数（ＲＦ）ＣＭＯＳ／ＳｉＧｅチップにおいて一般に用いられる。一方、コプレーナ導波路は、配線密度が比較的高い、例えばＣＭＯＳチップなどに一般に用いられ、この場合、信号線路の下に明確な帰還路を作成することは困難である。側面シールドを有するマイクロストリップ伝送線路と呼ばれる第３の構造体（即ち、マイクロストリップ構造体とコプレーナ構造体の両方の特徴を有する）もまた、既存の伝送線路構造体において用いられている。
【０００４】
伝送線路の特性インピーダンス（Ｚｏ）は、一般に、キャパシタンス（Ｃ）に対するインダクタンス（Ｌ）の比の平方根、即ち、Ｚｏ＝ＳＱＲＴ（Ｌ／Ｃ）であると考えることができる。用途によっては、比較的一定の特性インピーダンスを有することが望ましい。例えば、一定の特性インピーダンスは、２つの隣接する伝送構造体の間のインピーダンス不整合の重大度を低減する。インピーダンス不整合は、反射、リンギングなどのような望ましくない特性を生じさせることがあるという点で不利である。例えば、伝送経路に沿ってインピーダンスが変化することで、エネルギーの反射又は拡散が生じることがある。
【０００５】
しかしながら、従来のマイクロストリップ伝送線路においては、特性インピーダンスは信号周波数によって変動する。何故なら、インダクタンスが周波数によって変動し、一方、キャパシタンスは広い周波数範囲にわたって比較的一定に保たれるからである。その結果、従来のマイクロストリップ伝送線路は通常、広い信号周波数範囲にわたって比較的一定の特性インピーダンスを示さない。従って、伝送線路を広い周波数範囲にわたって一定のＺｏで動作するように最適化することは困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、当該技術分野において、上記で述べられた欠点及び限界を克服することが必要とされている。
【課題を解決するための手段】
【０００７】
本発明の第１の態様において、伝送線路におけるインピーダンスを制御する方法が存在する。本方法は、信号線路に関連付けられた接地平面内に複数の開口部を形成すること、複数の開口部の中に複数のキャパシタンス・プレートを形成すること、複数のキャパシタンス・プレートを、信号線路と複数のキャパシタンス・プレートとの間に延びる複数のポストによって信号線路に接続することを含む。
【０００８】
本発明の別の態様において、基板の上に形成された信号線路と、信号線路から延びる複数のポストと、複数のポストに対応する複数のプレートと、大地帰路線路とを含む半導体伝送線路が存在する。複数のポストの各々は、信号線路に接する第１の端部と、複数のプレートのそれぞれ１つに接触する第２の端部とを有する。
【０００９】
本発明の別の態様において、集積回路を設計し、製造し、又はテストするための、機械可読媒体内に有形に具体化された設計構造体が存在する。設計構造体は、基板の上に形成された信号線路と、信号線路から延びる複数のポストと、複数のポストに対応する複数のプレートと、大地帰路線路とを含む。複数のポストの各々は、信号線路に接する第１の端部と、複数のプレートのそれぞれ１つに接する第２の端部とを有する。
【００１０】
本発明は、以下の詳細な説明において、記載されている複数の図面を本発明の例示的な実施形態の非限定的な例として参照して説明される。
【図面の簡単な説明】
【００１１】
【図１】本発明の態様による伝送線路構造体の図を示す。
【図２】本発明の態様による伝送線路構造体の図を示す。
【図３】本発明の態様による伝送線路構造体の図を示す。
【図４】本発明の態様による伝送線路構造体の図を示す。
【図５】本発明の態様による、周波数の関数としてのインダクタンスのプロットを示す。
【図６】本発明の態様による、周波数の関数としてのキャパシタンスのプロットを示す。
【図７】本発明の態様による、周波数の関数としての特性インピーダンスのプロットを示す。
【図８】本発明の態様による伝送線路構造体の図を示す。
【図９】本発明の態様による伝送線路構造体の図を示す。
【図１０】半導体設計、製造、及び／又はテストに用いられる設計プロセスの流れ図である。
【発明を実施するための形態】
【００１２】
本発明は、一般に半導体伝送線路に関し、より詳細には、多帯域及び超広帯域用途のための、インピーダンスが最適化されたマイクロストリップ伝送線路のための方法、構造体、及び設計構造体に関する。本発明の態様によれば、伝送線路のキャパシタンスをインダクタンスが周波数によって変動するのと同様の方式で周波数に基づいて変動させるキャパシタンス構造体を備えた伝送線路が提供される。実施形態において、キャパシタンス構造体は、信号線路の下方の接地平面内に形成された開口部（例えば、窓）と、信号線路から開口部内に収容されたプレートへと延びる導電性ポストとを含む。この方式で、本発明の実装は、従来のオン・チップ・マイクロストリップ伝送線路に比べてより広い周波数範囲にわたって、より一定の特性インピーダンス（Ｚｏ）を示す。よって、本発明の実装は、伝送線路が広い周波数範囲にわたって一定の特性を示すことが理想的である超広帯域及び多帯域のアナログ設計用途において、使用可能である。
【００１３】
本発明の態様によれば、キャパシタンス構造体は、信号線路に対して特定量のキャパシタンス、例えば、金属−シリコン基板のキャパシタンスを付加する。具体的には、キャパシタンス構造体は、低い周波数においてシリコン・ベースの基板と相互作用して、信号線路にキャパシタンスを付加する。基板は導体ではなく誘電体として作用する高い周波数においては、基板は、信号線路のキャパシタンスに感知できるほどの影響を与えない。この方法において、キャパシタンス構造体及び基板によって信号経路に付加される追加のキャパシタンスは周波数依存であり、低い周波数において、厚い金属ラインの高いインダクタンスを補償する。よって、キャパシタンス（Ｃ）は、周波数に関してより上手くインダクタンス（Ｌ）に追従するので、特性インピーダンス（Ｚｏ）は、広い周波数範囲にわたってより一定となる。従って、本発明の態様によるデバイスを用いる利点は、従来のマイクロストリップ伝送線路に比べて、特性インピーダンス、そしてさらにはそのようなデバイスに対する整合及びそのようなデバイスからの整合が、幅広い周波数範囲の動作にわたってより一定になることである。よって、本発明の実装を多帯域及び超広帯域のアナログ設計用途に用いた場合、不整合反射、リンギングなどが最小化される。
【００１４】
図１及び図２は、本発明の態様による伝送線路１０を示す。実施形態において、伝送線路１０は、信号線路１５と、シリコン含有基板２５の上方に、例えばその上を覆って形成される接地平面２０とを含む。信号線路１５及び接地平面２０は、基板２５の上を覆って形成される誘電体材料のそれぞれの層の中に形成される。層間誘電体（ＩＬＤ）、配線レベル、金属層などと呼ばれることもある誘電体材料の種々の層は、伝送線路１０の特徴を明確に示すために、図１には示されていない。
【００１５】
実施形態において、伝送線路１０は、接地平面２０の中に形成される開口部（例えば、窓）３０と、開口部３０の中に形成されるキャパシタンス・プレート（例えば、プレート）３５と、プレート３５を信号線路１５に接続するポスト４０とを含む。信号線路１５、接地平面２０、プレート３５及びポスト４０は、全て、いずれかの適切な金属などのような導電性材料で構成することができ、かつ、以下で詳細に説明されるように、従来の半導体製造技術を用いて形成することができる。基板２５は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、並びにシリコン・オン・インシュレータ（ＳＯＩ）、Ｓｉ／ＳｉＧｅ及びＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）のような層状半導体を含むがこれらに限定されない、いずれかの従来のシリコン・ベースの半導体基板とすることができる、
【００１６】
図３及び図４は、本発明の態様による伝送線路を含む層状半導体構造体の断面図を示す。より詳細には、図３は、図１の線ＩＩＩ−ＩＩＩに沿った断面図を示し、図４は、図１の線ＩＶ−ＩＶに沿った断面図を示す。
【００１７】
図３及び図４に示されるように、実施形態において、接地平面２０及びプレート３５は、誘電体材料の下層８０内に配置された導電性材料として形成される。下層８０は、基板２５の上に形成され、下層８０と基板２５との間に絶縁体層９０が配置される。さらに、実施形態において、信号線路１５は、誘電体材料の上層８８内に配置された導電性材料として形成され、下層８０と上層８８との間に中間層４５が形成される。
【００１８】
実施形態において、信号線路１５及び接地平面２０は、従来のマイクロストリップ伝送線路の信号線路及び接地平面と同じ層内に形成することができる。例えば、下層８０は、最下層の配線レベル（例えば、金属層）とすることができ、上層８８は、最上層の配線レベルとすることができる。しかしながら、本発明は、信号線路１５及び接地平面２０がいずれかの特定の層内に形成されることに限定されるものではない。むしろ、本発明の態様によれば、信号線路１５及び接地平面２０は、基板２５の上方の任意の適切な層内に形成することができる。
【００１９】
実施形態において、ポスト４０は、中間層４５の中に形成される。中間層４５は、下層８０と上層８８の間に配置された１つ又は複数の層を含むことができる。例えば、中間層４５は、下層８０と上層８８の間に配置された誘電体材料の単一層を含むことができる。あるいは、中間層４５は、複数の配線レベル（例えば、金属層８２、８４及び８６）と、複数のビア層（例えば、９２、９４、９６及び９８）とを含むことができる。どちらの場合でも、各々のポスト４０は、中間層４５の全長にわたる、信号線路１５とそれぞれのプレート３５に直接接触する導電性材料を含む。
【００２０】
本発明の態様によれば、信号線路１５、接地平面２０、プレート３５、及びポスト４０は、銅、アルミニウム、タングステン、合金などを含むがこれらに限定されない任意の所望の導電性材料で構成することができる。例えば、信号線路１５、接地平面２０、プレート３５、及びポスト４０は、全て同一の材料、例えば銅で構成することができる。あるいは、異なる構造部に対して異なる材料を用いることができる。例えば、信号線路１５をアルミニウムで形成し、接地平面２０及びプレート３５を銅で作り、ポスト４０をタングステンで作ることができる。しかしながら、本発明は、いずれかの特定の材料に限定されるものではなく、信号線路１５、接地平面２０、プレート３５、及びポスト４０は、従来の導電性材料の任意の組み合わせで構成することができる。
【００２１】
誘電体層（例えば、９０、８０、４５及び８８）は、例えば、二酸化シリコン（ＳｉＯ２）、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウリンケイ酸ガラスＢＰＳＧなどといった任意の従来の誘電体材料を含むことができる。さらに、層（例えば、９０、８０、４５及び８８）、並びに信号線路１５、接地平面２０、プレート３５、及びポスト４０は、従来の半導体製造技術を用いて形成することができる。例えば、図３及び図４に示される層状構造体は、フォトリソグラフィ・マスキング及びエッチング、化学気相堆積法（ＣＶＤ）、金属堆積法などを含むがこれらに限定されない技術を用いて製造することができる。
【００２２】
図３に示されるように、下層８０の誘電体材料は、接地平面２０とプレート３５との間の間隙を充填する。それゆえ、導電性プレート３５は窓３０の中に配置され、窓３０の残りの部分は誘電体材料で充填される。
【００２３】
本発明の実装において、信号線路１５、接地平面２０、プレート３５、及びポスト４０は、任意の適切な寸法で形成することができる。具体的には、これらの構造部は、伝送線路１０のための所望の特性インピーダンス（例えば、５０オーム）を達成する、低い周波数において特定量のキャパシタンスを信号線路に付加するようなサイズ及び形状とされる。
【００２４】
非限定的な例として、信号線路１５は、約４μｍの厚さ（例えば、高さ）及び約１６μｍの幅を有することができる。また、ポスト４０は、約１０μｍ乃至約１５μｍの高さ、約４μｍの幅、及び約４μｍの長さを有することができる。さらに、接地平面２０は、約０．３２μｍの高さ、及び約４０μｍ乃至約５０μｍの幅を有することができる。開口部３０は、各々約２０μｍの長さ及び幅を有することができる。プレート３５は、接地平面２０と同じレベルに形成され、従って接地平面２０と同一の高さを有することができる。従って、プレート３５は、約０．３２μｍの高さ、及び各々約１０μｍの長さ及び幅を有することができる。この結果として、窓３０内で、プレート３５の縁部と接地平面２０の縁部との間に約５μｍの間隙ができることになる。さらに、連続するポスト４０は、信号線路１５の長さに沿って約５０μｍの間隔で離間することができる。しかしながら、本発明はこれらの寸法に限定されず、例えば、所望の特性インピーダンスを達成するための、任意の適切な寸法を用いることができる。
【００２５】
本発明の態様によれば、プレート３５は、低い周波数において基板２５と相互作用して、信号線路１５に特定量のキャパシタンスを付加する。シリコン基板が、特定の周波数、例えば緩和周波数より低い周波数では導体として作用し、緩和周波数よりも高い周波数では絶縁体として作用することができることは理解されているので、更なる説明は必要ないものと考える。実施形態において、基板２５の緩和周波数よりも低い周波数において、基板２５は導体として作用し、信号線路１５に対して、開口部３０内に配置されたプレート３５を通してキャパシタンスを付加する。一方、基板２５の緩和周波数よりも高い周波数においては、基板２５は誘電体として作用し、信号線路１５に対してキャパシタンスを付加することはない。開口部３０及びプレート３５のサイズ及び位置は、低い周波数において基板によって付加されるキャパシタンスの量に影響を与える。従って、開口部３０及びプレート３５のサイズ及び位置を、伝送線路１０に特定の量のキャパシタンスを付加するように設計することができる。
【００２６】
基板２５の緩和周波数は、基板の組成の構成を含むがそれには限定されない多数の因子に依存するものであり得る。例えば、緩和周波数は、約１１ＧＨｚから約１３ＧＨｚの範囲となる場合ができる。本発明は、いずれかの特定の緩和周波数を有する基板２５に限定されるものではなく、むしろ、本発明の範囲内で任意の緩和周波数を有する任意の適切な基板２５を用いることができる。
【００２７】
実施形態において、低い周波数における伝送線路１０のキャパシタンス（Ｃ）を増大させることにより、キャパシタンスを、周波数に対するインダクタンス（Ｌ）の変化を忠実に模倣するように最適化することができる。所与の周波数（ｆ）における伝送線路１０の特性インピーダンス（Ｚｏ）は、Ｚｏ（ｆ）＝ＳＱＲＴ（Ｌ（ｆ）／Ｃ（ｆ））によって与えられる。従って、本発明の態様によれば、インダクタンスが周波数に基づいて変化するのと同様の様式でキャパシタンスを周波数に対して変化させることによって、伝送線路１０の特性インピーダンスを広い周波数範囲にわたって比較的一定にすることができる。
【００２８】
例えば、図５は、マイクロストリップ伝送線路の周波数に対する信号線路のインダクタンスの一般化された曲線５０を示す。周波数が高くなるにつれて、信号線路を流れる電流は信号線路の外側表面に向かって移動し（即ち、表皮効果）、これにより、図５に示されるように周波数が高くなるにつれてインダクタンスの減少が生じるが、このことは公知であり、更なる説明は必要ないものと考える。
【００２９】
図６は、従来のマイクロストリップ伝送線路の周波数に対する信号線路キャパシタンスの一般化された曲線５５、そしてまた本発明の態様によるマイクロストリップ伝送線路の周波数に対する信号線路キャパシタンスの一般化された曲線６０を示す。曲線５５によって示されるように、従来のマイクロストリップ伝送線路のキャパシタンスは、広い周波数範囲にわたって比較的一定に保たれる。このことが、従来のマイクロストリップ伝送線路の特性インピーダンスを、図７の曲線６５によって示されるように周波数に応じて変動させる。
【００３０】
他方、図６の曲線６０によって示されるように、本発明の態様に従って作られる伝送線路のキャパシタンスは、インダクタンスが周波数と共に変化するのと同様の様式で、周波数によって変動する。これは、開口部（例えば、開口部３０）、プレート（例えば、プレート３５）、及びポスト（例えば、ポスト４０）が、低い周波数（例えば、緩和周波数より低い周波数）において、信号線路１５に対してキャパシタンスを付加するように機能するからである。キャパシタンスが、インダクタンスが周波数によって変化するのと同様の様式で周波数に対して変化するので、本発明の態様に従って作られる伝送線路は、図７の曲線７０によって示されるように、広い周波数の範囲にわたって、より一定の特性インピーダンスを示す。
【００３１】
本発明の態様によれば、付加される特定量のキャパシタンスは、決定されたインダクタンス変化の大きさに対応するものとすることができ、プレート及び開口部の適切なサイズ決定及び位置決めによって制御することができる。例えば、信号線路が、ある周波数範囲にわたってインダクタンスが約１０％の減少することになると決定されたとする。よって、プレート及び開口部は、低い周波数において約１０％のキャパシタンスの増大をもたらすようにサイズ及び位置を決めることができる。
【００３２】
従って、本発明の実装は、従来のマイクロストリップ伝送線路に比べて、広い周波数帯域にわたってより一定の特性インピーダンスを与える受動デバイスを提供する。本発明の実装は、シリコン基板キャパシタンスの周波数依存的性質を利用して、信号経路に対して低い周波数において追加キャパシタンスを提供する。実施形態において、これが、厚い金属ラインのより高いＤＣ（例えば、低い周波数）インダクタンスを補償し、特性インピーダンスを、周波数に対して最大限フラットにする。
【００３３】
具体的には、実施形態において、低い周波数（例えば、緩和周波数よりも低い周波数）においてキャパシタンスを付加するためのシリコン基板へのアクセスを提供するために、金属−シリコン基板キャパシタンス構造体（例えば、プレート）が、底部接地シールド（例えば、接地平面）の中の開口部（例えば、窓）内に位置決めされる。本発明の実装は、有利なことに、多帯域及び超広帯域用途、例えば、ＷＣＤＭＡ周波数範囲（即ち、２．１１−２．１７ＧＨｚ）及びＭＭＷ周波数（即ち、３０ＧＨｚより高い）の両方において動作するアナログ・チップに用いることができる。本発明の態様に従って作られるデバイスの比較的一定の特性インピーダンスは、そのような周波数範囲の間で動作する従来のマイクロストリップの場合に発生するような反射及び／又はリンギングの影響を低減する。
【００３４】
図８は、本発明の態様による伝送線路の別の実施形態を示す。具体的には、図８は、信号線路１１５、接地平面１２０、基板１２５、窓１３０、プレート１３５、及びポスト１４０を有する伝送線路１１０を示し、これらは図１に示される対応する構造部と同じものとすることができる。伝送線路１１０はまた、コプレーナ導波路側面シールド１５０も含む。実施形態において、コプレーナ導波路側面シールド１５０は、信号線路１１５と同じ層（例えば、層８８）内に形成された、接地平面１２０に繋がれた（例えば、電気的に結合された）金属トレースを含む。
【００３５】
図９は、本発明の態様による伝送線路の別の実施形態を示す。具体的には、図９は、信号線路２１５、基板２２５、プレート２３５、ポスト２４０、及びコプレーナ導波路側面シールド２５０を有する伝送線路２１０を示し、これらは図８に示される対応する構造部と同じものとすることができる。しかしながら、図１及び図８とは対照的に、伝送線路２１０は、信号線路２１５の下に形成される接地平面を含まない。代わりに、図９に示される実施形態においては、コプレーナ導波路側面シールド２５０が、伝送線路２１０のための大地帰路線路として機能する。この方式において、コプレーナ導波路側面シールド２５０は、信号線路２１５の下方に配置される付加的な接地平面に繋がれていない。
【００３６】
図１０は、例えば、半導体ＩＣの設計、シミュレーション、テスト、レイアウト、及び製造に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、上述の図１−図４、図８及び図９において示された設計構造体及び／又はデバイスと論理的又は他の形で機能的に等価である表現を生成するように設計構造体又はデバイスを処理するためのプロセス及び機構を含む。設計フロー９００によって処理される及び／又は生成される設計構造体は、データ処理システム上で実行又は他の形で処理されたときに、ハードウェア・コンポーネント、回路、デバイス、又はシステムと、論理的、構造的、機械的、又は他の形で機能的に等価である表現を生成するデータ及び／又は命令を含むように、機械可読の伝送又は記憶媒体上でコード化することができる。設計フロー９００は、設計される表現の種類に応じて変わることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を作るための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００とは異なることがあり、又は設計をプログラマブル・アレイ、例えば、Ａｌｔｅｒａ（登録商標）Ｉｎｃ．若しくはＸｉｌｉｎｘ（登録商標）Ｉｎｃ．によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）として実体化するための設計フロー９００とは異なることがある。
【００３７】
図１０は、設計プロセス９１０によって処理されることが好ましい入力設計構造体９２０を含む、複数のそのような設計構造体を図示する。設計構造体９２０は、ハードウェア・デバイスと論理的に等価な機能的表現を作成するように設計プロセス９１０によって生成及び処理される、論理的シミュレーション設計構造体とすることができる。設計構造体９２０は、それに加えて又は代替的に、設計プロセス９１０によって処理されたときにハードウェア・デバイスの物理的構造の機能的表現を生成する、データ及び／又はプログラム命令を含むことができる。設計構造体９２０は、機能的及び／又は構造的設計特徴を表現するかどうかに関わらず、コア開発者／設計者によって実装されているような電子的コンピュータ支援設計（ＥＣＡＤ）を用いて生成することができる。機械可読データ伝送、ゲート・アレイ、又は記憶媒体上にコード化されている場合、設計構造体９２０は、設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理され、図１−図４、図８及び図９に示されているもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレーション又は他の形での機能的に表現することができる。よって、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されたときに、回路又はハードウェア論理設計の他のレベルを機能的にシミュレーション又は他の形で表現する、人間及び／又は機械可読ソースコード、コンパイルされた構造体、及びコンピュータ実行可能コードを含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、Ｖｅｒｉｌｏｇ及びＶＨＤＬといった低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋といった高レベル設計言語に対して適合する及び／又は互換性のある、ハードウェア記述言語（ＨＤＬ）設計エンティティ又は他のデータ構造体を含むことができる。
【００３８】
設計プロセス９１０は、図１−図４、図８及び図９に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーション機能的等価物を合成、翻訳、又は他の形で処理して、設計構造体９２０のような設計構造体を含むことができるネットリスト９８０を生成するための、ハードウェア及び／又はソフトウェア・モジュールを利用し、かつそれを組み込むことが好ましい。ネットリスト９８０は、例えば、集積回路設計内の他の要素及び回路への接続を記述する、配線のリスト、個別のコンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどを表す、コンパイルされた又は他の形で処理されたデータ構造体を含むことができる。ネットリスト９８０は、ネットリスト９８０がデバイスの設計仕様及びそのデバイスのためのパラメータに応じて１回又は複数回再合成される反復プロセスを用いて合成することができる。ここで説明される他の設計構造体タイプと同様に、ネットリスト９８０は、機械可読データ記憶媒体上に記録することができ、又はプログラマブル・ゲート・アレイの中にプログラムすることができる。媒体は、磁気又は光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、又は他のフラッシュ・メモリのような、不揮発性記憶媒体とすることができる。付加的に又は代替的に、媒体は、データ・パケットをインターネット又は他のネットワーク好適手段を介してその上に送信してそこに中間的に格納することができる、システム若しくはキャッシュ・メモリ、バッファ空間、又は電気伝導性若しくは光伝導性デバイス及び材料とすることができる。
【００３９】
設計プロセス９１０は、ネットリスト９８０を含む種々の入力データ構造体タイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造体タイプは、例えば、ライブラリ要素９３０の中に存在することができ、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に対して共通して使用される、モデル、レイアウト、及び記号表現を含む、要素、回路、及びデバイスの組を含む。データ構造体のタイプは、設計仕様９４０、特性データ９５０、検証データ９６０、設計規則９７０、並びに、入力テストパターン、出力テスト結果、及び他のテスト情報を含むことができるテストデータ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、例えば、キャスト、成型、及びダイ・プレス形成といった操作についての、応力分析、熱分析、機械的事象シミュレーション、プロセス・シミュレーションなどのような標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲及び真意から逸脱することなく設計プロセス９１０において用いられる、可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス９１０はまた、タイミング分析、検証、設計規則チェック、配置及びルート操作などのような標準的な回路設計プロセスを行うためのモジュールをさらに含むことができる。
【００４０】
設計プロセス９１０は、設計構造体９２０及び図示された付属的なデータ構造体のうちの幾つか又は全てをいずれかの付加的な機械設計又はデータ（該当する場合）と共に処理して、第２の設計構造体９９０を生成するための、ＨＤＬコンパイラのような論理及び物理設計ツール及びシミュレーション・モデル構築ツールを利用し、かつ組み込む。設計構造体９９０は、記憶媒体又はプログラマブル・ゲート・アレイ上に、機械デバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、又はこのような機械設計構造体を格納又はレンダリングするためのその他のいずれかの適切な形式で格納された情報）で存在する。設計構造体９２０と同様に、設計構造体９９０は、好ましくは１つ又は複数のファイル、データ構造体又は他のコンピュータコード化データ若しくは命令を含み、これらは伝送媒体又はデータ記憶媒体上に存在し、かつＥＣＡＤシステムによって処理されたときに、図１−図４、図８及び図９に示される本発明の１つ又は複数の実施形態と論理的又は他の形で機能的に等価な形態を生成する。一実施形態において、設計構造体９９０は、図１−図４、図８及び図９に示されるデバイスを機能的にシミュレートする、コンパイルされた実行可能なＨＤＬシミュレーション・モデルを含むことができる。
【００４１】
設計構造体９９０はまた、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル形式、又はそのような設計構造体を格納するためのその他のいずれかの適切な形式で格納された情報）を利用することができる。設計構造体９９０は、例えば、記号データ、マップ・ファイル、テストデータ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、配線、金属レベル、ビア、形状、製造ラインを通じた経路選定のためのデータ、及び製造者又はその他の設計者／開発者が、上述された、図１−図４、図８及び図９で図示されたデバイス又は構造体を製造するために必要とするいずれかの他のデータといった情報を含むことができる。設計構造体９９０は、次に、例えば設計構造体９９０が、テープアウトへと進められ、製造に向けてリリースされ、マスク会社にリリースされ、別の設計会社に送られ、顧客の元に送られるなどされる、ステージ９９５へと進むことができる。
【００４２】
上述した方法は、集積回路チップの製造に用いられる。得られる集積回路チップは、製造業者によって、生のウェハ形態で（即ち、複数のパッケージングされていないチップを有する単一のウェハとして）、裸のダイとして、又はパッケージングされた形態で、流通される場合がある。後者の場合には、チップは、シングル・チップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられたリードを有するプラスチック・キャリアなど）、又はマルチ・チップ・パッケージ（表面相互接続又は埋め込み相互接続の一方又は両方を有するセラミック・キャリアなど）にマウントされる。いずれの場合にも、チップは、次いで、（ａ）マザーボードなどの中間製品又は（ｂ）最終製品のいずれかの一部として、他のチップ、個別の回路要素、及び／又は他の信号処理デバイスと統合される。最終製品は、玩具又は他のローエンドの用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品までの範囲にわたる、集積回路チップを含むいずれかの製品とすることができる。
【００４３】
ここで用いられる用語は、特定の実施形態を説明することのみを目的とし、本発明を限定することを意図していない。「含む」及び／又は「含んでいる」という用語は、本明細書で用いられるときには、述べられた特徴、整数、ステップ、操作、要素、及び／又はコンポーネントの存在を特定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、コンポーネント、及び／又はそれらのグループの存在又は付加を排除するものではないことが、さらに理解されよう。
【００４４】
下記の特許請求の範囲におけるすべての機能付き手段（ミーンズ・プラス・ファンクション）又は機能付き工程（ステップ・プラス・ファンクション）の対応する構造、材料、動作、及び均等物は、該当する場合には、具体的に請求される他の請求要素と組み合わせて本機能を実施するためのいずれかの構造、材料、又は動作を含むことを意図している。本発明の記載は、例示及び説明目的で提示されたが、網羅的であることを意図するものでも、開示された形態の発明に限定されることを意図するものでものでもない。当業者であれば、本発明の範囲及び真意から逸脱することなく、多くの修正及び変形が明らかであろう。実施形態は、本発明の原理及び実際の適用を最も良く説明し、その他の当業者が企図される特定の使用に適した種々の修正を伴う種々の実施形態について本発明を理解できるように、選択され、説明された。従って、本発明は実施形態に関して説明されたが、当業者であれば、本発明を修正して、添付の特許請求の範囲の真意及び範囲内で実施することができることを認識するであろう。
【符号の説明】
【００４５】
１０、１１０、２１０：伝送線路
１５、１１５、２１５：信号線路
２０、１２０：接地平面
２５、１２５、２２５：基板
３０、１３０：開口部（窓）
３５、１３５、２３５：キャパシタンス・プレート（プレート）
４０、１４０、２４０：ポスト
４５：中間層
５５、６５：従来技術
６０、７０：本発明
８０、８８：誘電体材料層
８２、８４、８６：金属層
９０：絶縁体層
９２、９４、９６、９８：ビア層
１５０、２５０：コプレーナ導波路側面シールド
９００：設計フロー
９１０：設計プロセス
９２０：入力設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計規則
９８０：ネットリスト
９８５：テストデータ・ファイル
９９０：第２の設計構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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