(57)【特許請求の範囲】
【請求項１】
入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号を出力する少なくとも１段のアナログデジタル（ＡＤ）変換ステージを有し、
上記ＡＤ変換ステージは、
２つの第１の基準電圧および第２の基準電圧間の電圧値をとる電圧値と上記第２の基準電圧との差に応じた電圧値の第１のアナログ信号および上記第１のアナログ信号の電圧値と２つの上記第１の基準電圧および上記第２の基準電圧の差電圧との差に応じた電圧値の第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号から生成した中間電圧値の少なくとも一つの第３のアナログ信号を生成し、上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号を出力する信号生成部と、
上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、
第１の残差信号を所定の増幅率をもって増幅して出力する第１の出力部と、
第２の残差信号を所定の増幅率をもって増幅して出力する第２の出力部と、
上記比較部の比較結果に応じて上記信号生成部から出力される上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号の上記第１の出力部および上記第２の出力部への入力を切り替える切替部と、を有し、
上記比較部は、
第１のアナログ信号の電圧値が上記第２のアナログ信号の電圧値より低い第１の比較結果を得た場合には第１のデジタルデータを、上記第１のアナログ信号の電圧値が上記第２のアナログ信号に電圧値より高い第２の比較結果を得た場合には第２のデジタルデータを出力し、
上記切替部は、
上記比較部において第１の比較結果が得られた場合、上記信号生成部から出力される上記第１のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第３のアナログ信号を上記第２の残差信号として上記第２の出力部に入力し、
上記比較部において第２の比較結果が得られた場合、上記信号生成部から出力される上記第３のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第２のアナログ信号を上記第２の残差信号として上記第２の出力部に入力する
アナログデジタル変換器。
【請求項２】
複数の上記ＡＤ変換ステージが縦続接続され、
上記複数のＡＤ変換ステージの各々は、
第１のアナログ信号を入力する第１のアナログ信号入力端子と、
第２のアナログ信号を入力する第２のアナログ信号入力端子と、
第１のアナログ信号出力端子と、
第２のアナログ信号出力端子と、
デジタルデータ出力端子と、を含み、
後段側となるＡＤ変換ステージの上記第１のアナログ信号入力端子は、前段側となるＡＤ変換ステージの上記第１のアナログ信号出力端子と接続されて、前段から出力される第１の残差信号を第１のアナログ信号として入力し、
後段側となるＡＤ変換ステージの上記第２のアナログ信号入力端子が前段側となるＡＤ変換ステージの上記第２のアナログ信号出力端子と接続されて、前段から出力される第２の残差信号を第２のアナログ信号として入力し、
１段目となるＡＤ変換ステージでは、
上記第１のアナログ信号入力端子は、上記基準電圧とフルレンジ電圧間の電圧値をとる第１のアナログ信号を入力し、
上記第２のアナログ信号入力端子は、上記第１のアナログ信号入力端子に入力する上記第１のアナログ信号の電圧値と上記フルレンジ電圧との差分に応じた電圧値の第２のアナログ信号を入力する
請求項１記載のアナログデジタル変換器。
【請求項３】
少なくとも１段目の上記ＡＤ変換ステージは、
電圧Ｖｉｎの第１のアナログ信号（０＜Ｖｉｎ＜Ｖｒ)、および第１のアナログ信号の電圧Ｖｉｎからフルレンジ電圧Ｖｒを引いた電圧（Ｖｉｎ−Ｖｒ）の第２のアナログ信号を入力し、
上記比較部が２つのアナログ入力電圧|Ｖｉｎ|と|Ｖｉｎ−Ｖｒ|を比較し、第１のアナログ信号電圧が第２のアナログ信号電圧より低く|Ｖｉｎ|＜|Ｖｉｎ−Ｖｒ|でＶｉｎ＜Ｖｒ／２のとき、上記デジタルデータ出力端子からデジタルデータ０を出力し、上記第１および第２のアナログ信号出力端子から、それぞれ増幅率ＡでＡ倍したＡ×ＶｉｎとＡ×(Ｖｉｎ−Ｖｒ／２)を出力し、
第１のアナログ信号電圧が第２のアナログ信号電圧より高く|Ｖｉｎ|＞|Ｖｉｎ−Ｖｒ|でＶｉｎ＞Ｖｒ／２のとき、上記デジタルデータ出力端子からデジタルデータ１を出力し、上記第１および第２のアナログ信号出力端子から、それぞれ増幅率ＡでＡ倍したＡ×（Ｖｉｎ−Ｖｒ／２）と、Ａ×（Ｖｉｎ−Ｖｒ）を出力する
請求項１または２記載のアナログデジタル変換器。
【請求項４】
２つの上記ＡＤ変換ステージが縦続接続され、
１段目の上記ＡＤ変換ステージは、
電圧Ｖｉｎの第１のアナログ信号（０＜Ｖｉｎ＜Ｖｒ)、および第１のアナログ信号の電圧Ｖｉｎからフルレンジ電圧Ｖｒを引いた電圧（Ｖｉｎ−Ｖｒ）の第２のアナログ信号を入力し、
上記各ＡＤ変換ステージは、
Ｖｉｎ＜Ｖｒ／４の場合、２つの上記デジタルデータ出力端子からデジタルデータ００を出力し、
Ｖｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２つの上記デジタルデータ出力端子からデジタルデータ０１を出力し、
Ｖｒ／２＜Ｖｉｎ＜３Ｖｒ／４場合、２つの上記デジタルデータ出力端子からデジタルデータ１０を出力し、
３Ｖｒ／４＜Ｖｉｎ＜Ｖｒの場合、２つの上記デジタルデータ出力端子からデジタルデータ１１を出力し、
上記２段目の上記ＡＤ変換ステージは、
上記比較部の比較結果に応じて、上記第１および第２のアナログ信号出力端子から、
残差信号Ａ×ＶｉｎとＡ×（Ｖｉｎ−Ｖｒ／４）をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−Ｖｒ／４）とＡ×（Ｖｉｎ−Ｖｒ／２)をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−Ｖｒ／２）とＡ×(Ｖｉｎ−３Ｖｒ／４)をＡ倍で増幅して出力し、または、
残差信号Ａ×（Ｖｉｎ−３Ｖｒ／４）とＡ×（Ｖｉｎ−Ｖｒ）をＡ倍で増幅して出力する
請求項１から３のいずれか一に記載のアナログデジタル変換器。
【請求項５】
上記ＡＤ変換ステージは、
Ｎ個のデジタルデータ出力端子を含み、
入力される２つの上記第１のアナログ信号および上記第２のアナログ信号に係数をそれぞれ掛けて重み付けして２つ以上のアナログ信号を生成して、生成した複数のアナログ信号について上記比較部でそれぞれ比較処理を行い、比較結果に応じたＮビットのデジタルデータを上記デジタルデータ出力端子から出力し、かつ、当該比較結果に応じた２つのアナログ残差信号を上記第１のアナログ信号出力端子および上記第２のアナログ信号出力端子から出力する
請求項１から４のいずれか一に記載のアナログデジタル変換器。
【請求項６】
上記ＡＤ変換ステージは、
入力される２つの上記第１のアナログ信号Ｖｉｎおよび上記第２のアナログ信号（Ｖｉｎ−Ｖｒ）に係数１／Ｎ、２／Ｎ，…，Ｎ／Ｎ＝１をそれぞれ掛けて重み付けして２つ以上のアナログ信号を生成し、
上記比較部で、生成したアナログ信号電圧|１／Ｎ×Ｖｉｎ|と|（Ｎ−１）／Ｎ×（Ｖｉｎ−Ｖｒ）|、|２／Ｎ×Ｖｉｎ|と|（Ｎ−２）／Ｎ×（Ｖｉｎ−Ｖｒ)|，…，|（Ｎ−１）／Ｎ×Ｖｉｎ|と|(Ｎ−(Ｎ−１))／Ｎ×（Ｖｉｎ−Ｖｒ）|を各々比較して、ＶｉｎがｎＶｒ／Ｎ＜Ｖｉｎ＜（ｎ＋１）Ｖｒ／Ｎになるポイントを検出し、それに応じたＮビットのデジタルデータをＮ個の上記デジタルデータ出力端子から出力し、
並行して２つのアナログ残差信号（ｎ／Ｎ×Ｖｉｎ）＋（Ｎ−ｎ）／Ｎ×（Ｖｉｎ−Ｖｒ)と（（ｎ＋１）／Ｎ×Ｖｉｎ＋（Ｎ−ｎ）／Ｎ×（Ｖｉｎ−Ｖｒ)を上記第１のアナログ信号出力端子および上記第２のアナログ信号出力端子から出力する
請求項５記載のアナログデジタル変換器。
【請求項７】
最終段の上記ＡＤ変換器の上記第１のアナログ信号出力端子および上記第２のアナログ信号出力端子から出力される残差信号を第１のアナログ信号および第２のアナログ信号として入力する比較部をさらに有し、
上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する
請求項１から６のいずれか一に記載のアナログデジタル変換器。
【請求項８】
上記ＡＤ変換ステージは、
２つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力の各タイミングをクロック信号に同期して制御する
請求項１から７のいずれか一に記載のアナログデジタル変換器。
【請求項９】
複数の上記ＡＤ変換ステージが縦続接続され、
上記複数のＡＤ変換ステージは、
隣接するＡＤ変換ステージで入力されるクロック信号が逆相で供給されて、２つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力をクロック信号に同期してパイプライン方式で処理する
請求項８記載のアナログデジタル変換器。
【請求項１０】
上記ＡＤ変換ステージは、
２つのアナログ出力信号に冗長をもたせて出力する機能を有する
請求項１から９のいずれか一に記載のアナログデジタル変換器。
【請求項１１】
上記信号生成部は、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が第１のアナログ信号を出力するための第１の出力ノードに接続された第１のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が第２のアナログ信号を出力するための第２の出力ノードに接続された第２のキャパシタと、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が第３のアナログ信号を出力するための第３の出力ノードに接続された第３のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が第３のアナログ信号を出力するための第３の出力ノードに接続された第４のキャパシタと、
上記第１の出力ノードと固定電位との間に接続された第１のスイッチと、
上記第２の出力ノードと固定電位との間に接続された第２のスイッチと、
上記第３の出力ノードと固定電位との間に接続された第３のスイッチと、を少なくとも一つずつ含み、
上記第１のキャパシタは、
上記第１のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第１の出力ノードから出力し、
上記第２のキャパシタは、
上記第２のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした電圧を上記第２の出力ノードから出力し、
上記第３のキャパシタおよび上記第４のキャパシタは、
上記第３のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記第３の出力ノードから出力される
請求項１から１０のいずれか一に記載のアナログデジタル変換器。
【請求項１２】
上記比較部は、
入力電圧と上記基準電圧とを比較する比較器と、
一端が上記第１のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第５のキャパシタと、
一端が上記第２のアナログ信号の入力ラインに接続され、他端が上記比較器の入力ノードに接続された第６のキャパシタと、
上記比較器の入力ノードと固定電位との間に接続された第４のスイッチと、を少なくとも一つずつ含み、
上記第５のキャパシタおよび上記第６のキャパシタは、
上記第４のスイッチが導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧を出力し、当該各電圧が合成されて上記比較器に入力される
請求項１から１１のいずれか一に記載のアナログデジタル変換器。
【請求項１３】
上記切替部は、
上記信号生成部の上記第１の出力ノードと上記第１の出力部に上記第１の残差信号を入力する第１の入力ノードとの間に接続された第５のスイッチと、
上記信号生成部の上記第２の出力ノードと上記第２の出力部に上記第２の残差信号を入力する第２の入力ノードとの間に接続された第６のスイッチと、
上記信号生成部の上記第３の出力ノードと上記第１の出力部に上記第１の残差信号を入力する第１の入力ノードとの間に接続された第７のスイッチと、
上記信号生成部の上記第３の出力ノードと上記第２の出力部に上記第２の残差信号を入力する第２の入力ノードとの間に接続された第８のスイッチと、を少なくとも一つずつ含み、
上記比較部において上記第１の比較結果が得られた場合には、上記第５のスイッチおよび上記第８のスイッチが導通状態に保持され、上記第６のスイッチおよび上記第７のスイッチが非導通状態に保持され、
上記比較部において上記第２の比較結果が得られた場合には、上記第５のスイッチおよび上記第８のスイッチが非導通状態に保持され、上記第６のスイッチおよび上記第７のスイッチが導通状態に保持される
請求項１から１２のいずれか一に記載のアナログデジタル変換器。
【請求項１４】
上記第１の出力部は、
上記第１の入力ノードと固定電位との間に接続された第９のスイッチと、
上記第１の入力ノードに入力する第１の残差信号を所定の増幅率をもって増幅する第１の増幅器と、を含み、
上記第２の出力部は、
上記第２の入力ノードと固定電位との間に接続された第１０のスイッチと、
上記第２の入力ノードに入力する第２の残差信号を所定の増幅率をもって増幅する第２の増幅器と、を含む
請求項１から１３のいずれか一に記載のアナログデジタル変換器。
【請求項１５】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、
上記ＡＤ変換器は、
入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号を出力する少なくとも１段のＡＤ変換ステージを有し、
上記ＡＤ変換ステージは、
２つの第１の基準電圧および第２の基準電圧間の電圧値をとる電圧値と上記第２の基準電圧との差に応じた電圧値の第１のアナログ信号および上記第１のアナログ信号の電圧値と２つの上記第１の基準電圧および上記第２の基準電圧の差電圧との差に応じた電圧値の第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号から生成した中間電圧値の少なくとも一つの第３のアナログ信号を生成し、上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号を出力する信号生成部と、
上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、
第１の残差信号を所定の増幅率をもって増幅して出力する第１の出力部と、
第２の残差信号を所定の増幅率をもって増幅して出力する第２の出力部と、
上記比較部の比較結果に応じて上記信号生成部から出力される上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号の上記第１の出力部および上記第２の出力部への入力を切り替える切替部と、を有し、
上記比較部は、
第１のアナログ信号の電圧値が上記第２のアナログ信号の電圧値より低い第１の比較結果を得た場合には第１のデジタルデータを、上記第１のアナログ信号の電圧値が上記第２のアナログ信号に電圧値より高い第２の比較結果を得た場合には第２のデジタルデータを出力し、
上記切替部は、
上記比較部において第１の比較結果が得られた場合、上記信号生成部から出力される上記第１のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第３のアナログ信号を上記第２の残差信号として上記第２の出力部に入力し、
上記比較部において第２の比較結果が得られた場合、上記信号生成部から出力される上記第３のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第２のアナログ信号を上記第２の残差信号として上記第２の出力部に入力する
信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器および信号処理システムに関するものである。
【背景技術】
【０００２】
従来、サンプリング周波数１００ＭＳ／ｓ前後で分解能が８ビット〜１４ビットのＡＤ変換器には、パイプライン方式のものが広く使用されている。
これは、パイプライン方式ＡＤ変換器が、Ｎビットの処理を１クロックサイクル内で２のｎ乗個の比較器で一挙に処理を行う並列型ＡＤ変換器に比べ、次のメリットを有しているからである。
すなわち、パイプライン方式のＡＤ変換器は、比較器の数が少ないこと、高精度の比較器が必要ないこと、数クロックサイクルに分けてＮビットの処理を行えばよいこと等のメリットがあることから、並列型ＡＤ変換器に比べ広く使用されている。
【０００３】
ここで、１０ビットＡＤ変換器を１ステージ辺り１ビット処理を行うＭＤＡＣを使用して実現した場合を例にしてパイプラインＡＤ変換器の動作説明を行う。入力信号をＶｉｎ、リファレンス電圧をＶｒとして示す（０＜Ｖｉｎ＜Ｖｒ）。
【０００４】
まず、最初のクロックサイクルで１段目のＭＤＡＣが入力信号Ｖｉｎをサンプリングし、Ｖｉｎ＜Ｖｒ／２またはＶｉｎ＞Ｖｒ／２かを比較器で判断する。
Ｖｉｎ＞Ｖｒ／２の場合、１段目のＭＤＡＣにより引算を行い、（Ｖｉｎ−Ｖｒ／２）の信号を生成し、さらに増幅器により２倍にすることでアナログ残差信号（２Ｖｉｎ−Ｖｒ）を出力する。並行して、デジタル信号１（ＭＳＢ）を出力する。
次のクロックサイクルで２段目のＭＤＡＣが１段目のＭＤＡＣのアナログ残差信号出力（２Ｖｉｎ−Ｖｒ）をサンプリングし、比較器でＶｒ／２と比較する。このとき、１段目のＭＤＡＣは次のアナログ入力信号をサンプリングし、最初のクロックサイクルで行った処理を繰り返す。
２段目のＭＤＡＣで（２Ｖｉｎ−Ｖｒ＞Ｖｒ／２）の場合、｛（２Ｖｉｎ−Ｖｒ)−Ｖｒ／２）｝の引算処理を行い、さらに増幅器により２倍にすることでアナログ残差信号（４Ｖｉｎ−３Ｖｒ）を出力する。並行して、デジタル信号１を出力する。
同様の動作を直列に接続されたＭＤＡＣで繰り返すことにより、１０クロックサイクルで１０ビットのデジタル信号を出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００７−５０９５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、この方式では、アナログ入力信号を正確に演算処理する必要があり、そのために高精度（高ゲイン）なクローズドループ演算増幅器（オペアンプ）が必要になる（たとえば特許文献１参照）。
半導体プロセスの微細化に伴い、トランジスタのデバイス特性劣化（リーク電流の増加、出力抵抗の劣化）等により、従来厚膜プロセスで実現できていた高精度のオペアンプをサブミクロンプロセスで実現することが困難になっている。
また、クローズドループアンプ特有の問題として、高速動作（高サンプリング動作）が困難であるという問題がある。
【０００７】
本発明は、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易なＡＤ変換器および信号処理システムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点のＡＤ変換器は、入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号を出力する少なくとも１段のアナログデジタル（ＡＤ）変換ステージを有し、上記ＡＤ変換ステージは、２つの第１の基準電圧および第２の基準電圧間の電圧値をとる電圧値と上記第２の基準電圧との差に応じた電圧値の第１のアナログ信号および上記第１のアナログ信号の電圧値と２つの上記第１の基準電圧および上記第２の基準電圧の差電圧との差に応じた電圧値の第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号から生成した中間電圧値の少なくとも一つの第３のアナログ信号を生成し、上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号を出力する信号生成部と、上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、第１の残差信号を所定の増幅率をもって増幅して出力する第１の出力部と、第２の残差信号を所定の増幅率をもって増幅して出力する第２の出力部と、上記比較部の比較結果に応じて上記信号生成部から出力される上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号の上記第１の出力部および上記第２の出力部への入力を切り替える切替部と、を有し、上記比較部は、第１のアナログ信号の電圧値が上記第２のアナログ信号の電圧値より低い第１の比較結果を得た場合には第１のデジタルデータを、上記第１のアナログ信号の電圧値が上記第２のアナログ信号に電圧値より高い第２の比較結果を得た場合には第２のデジタルデータを出力し、上記切替部は、上記比較部において第１の比較結果が得られた場合、上記信号生成部から出力される上記第１のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第３のアナログ信号を上記第２の残差信号として上記第２の出力部に入力し、上記比較部において第２の比較結果が得られた場合、上記信号生成部から出力される上記第３のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第２のアナログ信号を上記第２の残差信号として上記第２の出力部に入力する。
【０００９】
本発明の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器を有し、上記ＡＤ変換器は、入力した２つのアナログ信号との関係に応じた値のデジタルデータを生成し、２つのアナログ残差信号を出力する少なくとも１段のＡＤ変換ステージを有し、上記ＡＤ変換ステージは、２つの第１の基準電圧および第２の基準電圧間の電圧値をとる電圧値と上記第２の基準電圧との差に応じた電圧値の第１のアナログ信号および上記第１のアナログ信号の電圧値と２つの上記第１の基準電圧および上記第２の基準電圧の差電圧との差に応じた電圧値の第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号から生成した中間電圧値の少なくとも一つの第３のアナログ信号を生成し、上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号を出力する信号生成部と、上記第１のアナログ信号および上記第２のアナログ信号を入力し、当該第１のアナログ信号の電圧値と上記第２のアナログ信号の電圧値を比較し、当該比較結果に応じた値のデジタルデータを出力する比較部と、第１の残差信号を所定の増幅率をもって増幅して出力する第１の出力部と、第２の残差信号を所定の増幅率をもって増幅して出力する第２の出力部と、上記比較部の比較結果に応じて上記信号生成部から出力される上記第１のアナログ信号、上記第２のアナログ信号、および上記第３のアナログ信号の上記第１の出力部および上記第２の出力部への入力を切り替える切替部と、を有し、上記比較部は、第１のアナログ信号の電圧値が上記第２のアナログ信号の電圧値より低い第１の比較結果を得た場合には第１のデジタルデータを、上記第１のアナログ信号の電圧値が上記第２のアナログ信号に電圧値より高い第２の比較結果を得た場合には第２のデジタルデータを出力し、上記切替部は、上記比較部において第１の比較結果が得られた場合、上記信号生成部から出力される上記第１のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第３のアナログ信号を上記第２の残差信号として上記第２の出力部に入力し、上記比較部において第２の比較結果が得られた場合、上記信号生成部から出力される上記第３のアナログ信号を上記第１の残差信号として上記第１の出力部に入力し、上記第２のアナログ信号を上記第２の残差信号として上記第２の出力部に入力する。
【発明の効果】
【００１０】
本発明によれば、高精度な演算増幅器が不要で、低電力動作、高速動作が可能で、しかも小型化が容易なＡＤ変換器を実現できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る１ビットＡＤ変換器の構成例を示すブロック図である。
【図２】図１のＡＤ変換ステージの比較部の比較結果に応じて出力される残差信号およびデジタル信号を場合分けして示す図である。
【図３】本第１の実施形態に係る１ビットＡＤ変換器の具体的な構成例を示す回路図である。
【図４】本第１の実施形態に係る１ビットＡＤ変換器に適用される第１および第２の出力部の増幅器の構成例を示す回路図である。
【図５】本第１の実施形態に係る１ビットＡＤ変換器の動作の基本概念を説明するための図である。
【図６】第１の実施形態に係る１ビットＡＤ変換器の動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
【図７】第１の実施形態に係る１ビットＡＤ変換器の第１のフェーズの動作を説明するための図である。
【図８】第１の実施形態に係る１ビットＡＤ変換器の第２のフェーズの動作を説明するための図であって、第１の比較結果を得た場合の動作を説明するための図である。
【図９】第１の実施形態に係る１ビットＡＤ変換器の第２のフェーズの動作を説明するための図であって、第２の比較結果を得た場合の動作を説明するための図である。
【図１０】本発明の第２の実施形態に係る１ビットＡＤ変換器の構成例を示す回路図である。
【図１１】本発明の第３の実施形態に係る１ビットＡＤ変換器の構成例を示す回路図である。
【図１２】本発明の第４の実施形態に係る１．５ビットＡＤ変換器の構成例を示す回路図である。
【図１３】本第４の実施形態に係る１．５ビットＡＤ変換器の動作の基本概念を説明するための図である。
【図１４】本発明の第５の実施形態に係る２ビットＡＤ変換器の構成例を示す回路図である。
【図１５】本発明の第６の実施形態に係る２ビットＡＤ変換器の構成例を示すブロック図である。
【図１６】本発明の第６の実施形態に係る２ビットＡＤ変換器の構成例を示す回路図である。
【図１７】第６の実施形態に係る２ビットＡＤ変換器のパイプライン動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
【図１８】本発明の第７の実施形態に係る３ビットＡＤ変換器の構成例を示す回路図である。
【図１９】本発明の第８の実施形態に係る３ビットＡＤ変換器の構成例を示す回路図である。
【図２０】３ビットＡＤ変換器の動作概要を示すタイミングチャートである。
【図２１】本発明の第９の実施形態に係る３ビットＡＤ変換器の構成例を示す回路図である。
【図２２】本発明の第１０の実施形態に係る１ビットＡＤ変換器の構成例を示すブロック図である。
【図２３】本発明の第１１の実施形態に係る１．５ビットＡＤ変換器の構成例を示すブロック図である。
【図２４】本発明の第１２の実施形態に係る２ビットＡＤ変換器の構成例を示すブロック図である。
【図２５】本発明の第１３の実施形態に係る２ビットＡＤ変換器の構成例を示すブロック図である。
【図２６】本発明の第１４の実施形態に係る３ビットＡＤ変換器の構成例を示すブロック図である。
【図２７】本発明の第１５の実施形態に係る３ビットＡＤ変換器の構成例を示すブロック図である。
【図２８】本発明の第１６の実施形態に係るＮビットＡＤ変換器の構成例を示すブロック図である。
【図２９】本発明の第１７の実施形態に係るＮビットＡＤ変換器の構成例を示すブロック図である。
【図３０】本発明の第１９の実施形態に係るＮ１ビットＡＤ変換器の構成例を示すブロック図である。
【図３１】本発明の第１８の実施形態に係るＮ１×Ｎ２ビットＡＤ変換器の構成例を示すブロック図である。
【図３２】本発明の第２０の実施形態に係るＮ１×Ｎ２ビットＡＤ変換器の構成例を示すブロック図である。
【図３３】本実施形態の効果を比較例と比較して示す図である。
【図３４】本発明の第２１の実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＡＤ変換器の第１の構成例）
２．第２の実施形態（ＡＤ変換器の第２の構成例）
３．第３の実施形態（ＡＤ変換器の第３の構成例）
４．第４の実施形態（ＡＤ変換器の第４の構成例）
５．第５の実施形態（ＡＤ変換器の第５の構成例）
６．第６の実施形態（ＡＤ変換器の第６の構成例）
７．第７の実施形態（ＡＤ変換器の第７の構成例）
８．第８の実施形態（ＡＤ変換器の第８の構成例）
９．第９の実施形態（ＡＤ変換器の第９の構成例）
１０．第１０の実施形態（ＡＤ変換器の第１０の構成例）
１１．第１１の実施形態（ＡＤ変換器の第１１の構成例）
１２．第１２の実施形態（ＡＤ変換器の第１２の構成例）
１３．第１３の実施形態（ＡＤ変換器の第１３の構成例）
１４．第１４の実施形態（ＡＤ変換器の第１４の構成例）
１５．第１５の実施形態（ＡＤ変換器の第１５の構成例）
１６．第１６の実施形態（ＡＤ変換器の第１６の構成例）
１７．第１７の実施形態（ＡＤ変換器の第１７の構成例）
１８．第１８の実施形態（ＡＤ変換器の第１８の構成例）
１９．第１９の実施形態（ＡＤ変換器の第１９の構成例）
２０．第２０の実施形態（ＡＤ変換器の第２０の構成例）
２１．第２１の実施形態（信号処理システムの構成例）
【００１３】
＜１．第１の実施形態＞
図１は、本発明の第１の実施形態に係る１ビットＡＤ変換器の構成例を示すブロック図である。
【００１４】
図１の１ビットＡＤ変換器１０は、ＡＤ変換ステージ２０、第１のアナログ信号入力端子ＴＩ１１、第２のアナログ信号入力端子ＴＩ１２、およびデジタルデータ出力端子ＴＤ１１を有する。
ＡＤ変換器１０は、さらに第１のアナログ信号出力端子ＴＯ１１、および第２のアナログ信号出力端子ＴＯ１２を有する。
【００１５】
本実施形態のＡＤ変換器１０の入力レンジ（電圧）は０からＶｒである。本実施形態では、第１の基準電圧Ｖｒｔが電圧Ｖｒに相当し、第２の基準電圧Ｖｒｂが電圧０Ｖに相当する。
ＡＤ変換器１０には、第１のアナログ信号と第２のアナログ信号が入力される。
第１のアナログ信号は、２つの第１の基準電圧Ｖｒｔおよび第２の基準電圧間Ｖｒｂの電圧値をとる電圧値（Ｖｉｎ）と第２の基準電圧Ｖｒｂとの差に応じた電圧値（Ｖｉｎ−Ｖｒｂ）の信号として入力される。本実施形態においては、上記したようにＶｒｂ＝０であることから、第１のアナログ信号はＶｉｎとなる。
第２のアナログ信号は、第１のアナログ信号の電圧値（Ｖｉｎ−Ｖｒｂ)と第１の基準電圧Ｖｒｔと第２の基準電圧Ｖｒｂの差電圧（Ｖｒｔ−Ｖｒｂ）との差に応じた電圧値（Ｖｉｎ−Ｖｒｂ−（Ｖｒｔ−Ｖｒｂ））＝（Ｖｉｎ−Ｖｒｔ）の信号として入力される。
このように、本実施形態において入力アナログ信号Ｖｉｎは０（Ｖｒｂ）とＶｒ(Ｖｒｔ)間の電圧値をとり（０＜Ｖｉｎ＜Ｖｒ）、第１のアナログ信号（電圧）Ｖｉｎとして第１のアナログ信号入力端子ＴＩ１１に供給される。
第１のアナログ信号入力端子ＴＩ１１は、第１のアナログ信号Ｖｉｎを、信号入力ラインＬＩ１１を通してＡＤ変換ステージ２０に入力する。
第２のアナログ信号入力端子ＴＩ１２は、第１のアナログ信号Ｖｉｎの電圧値(Ｖｉｎ)と基準電圧の差電圧Ｖｒとの差分に応じた電圧値(Ｖｉｎ−Ｖｒ)の第２のアナログ信号を、信号入力ラインＬＩ１２を通してＡＤ変換ステージ２０に入力する。
【００１６】
ＡＤ変換ステージ２０は、第１のアナログ信号入力端子ＴＩ１１から電圧値(Ｖｉｎ)の第１のアナログ信号Ｖｉｎを入力する。
並行して、ＡＤ変換ステージ２０は、第２のアナログ信号入力端子ＴＩ１２から入力電圧Ｖｉｎから基準電圧の差電圧Ｖｒを引いた値(Ｖｉｎ−Ｖｒ)の第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
【００１７】
ＡＤ変換ステージ２０は、２つの第１および第２のアナログ信号から残差信号である第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する信号生成部を含む。すなわち、ＡＤ変換ステージ２０は、第1のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）を加算し、２で除算した電圧値の第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する。
【００１８】
ＡＤ変換ステージ２０は、内蔵の比較部において、２つの第１および第２のアナログ信号の電圧Ｖｉｎと(Ｖｉｎ−Ｖｒ)の高低（大小）比較を行う。
ＡＤ変換ステージ２０は、比較部の比較結果に応じて第１のアナログ信号出力端子ＴＯ１１からＡ倍に増幅した第１の残差信号Ａ×ＶｉｎまたはＡ×（Ｖｉｎ−Ｖｒ／２）を出力する。
同様に、ＡＤ変換ステージ２０は、比較部の比較結果に応じて第２のアナログ信号出力端子ＴＯ１２からＡ倍に増幅した第２の残差信号Ａ×（Ｖｉｎ−Ｖｒ／２）またはＡ×（Ｖｉｎ−Ｖｒ）を出力する。なお、Ａは増幅利率を表す定数である。
並行して、ＡＤ変換ステージ２０は、比較部の比較結果に応じてデジタルデータ出力端子ＴＤ１１からデジタル値（データ）が０または１のデジタルデータＤＳを出力する。
本実施形態において、デジタル値（データ）０が第１のデジタルデータに相当し、デジタル値（データ）１が第２のデジタルデータに相当する。
【００１９】
図２（Ａ）および（Ｂ）は、図１のＡＤ変換ステージの比較部の比較結果に応じて出力される残差信号およびデジタル信号を場合分けして示す図である。
【００２０】
ＡＤ変換ステージ２０は、比較部において、第１のアナログ信号電圧Ｖｉｎと第２のアナログ信号電圧(Ｖｉｎ−Ｖｒ)を加算した信号電圧（２Ｖｉｎ−Ｖｒ）が０より高いか低いかの判定を行う。
ＡＤ変換ステージ２０は、信号電圧（２Ｖｉｎ−Ｖｒ）が０より低い（２Ｖｉｎ−Ｖｒ＜）０という第１の比較結果、すなわち（Ｖｉｎ＜Ｖｒ／２）という第１の比較結果を得た場合には、以下の処理を行う。
この場合には、２つのアナログ入力電圧|Ｖｉｎ|と|Ｖｉｎ−Ｖｒ|を比較し、第１のアナログ信号電圧|Ｖｉｎ|が第２のアナログ信号電圧|Ｖｉｎ−Ｖｒ|より低い場合（|Ｖｉｎ|＜|Ｖｉｎ−Ｖｒ|の場合）と等価である。
ＡＤ変換ステージ２０は、図２（Ａ）に示すように、第１の比較結果（Ｖｉｎ＜Ｖｒ／２）を得たときは、第１のアナログ信号出力端子ＴＯ１１からＡ×Ｖｉｎを第１の残差信号として出力する。
ＡＤ変換ステージ２０は、第２のアナログ信号出力端子ＴＯ１２からＡ×(Ｖｉｎ−Ｖｒ／２)を第２の残差信号として出力する。
並行して、ＡＤ変換ステージ２０は、デジタルデータ出力端子ＴＤ１１からデジタル値（データ）が０のデジタルデータＤＳを出力する。
【００２１】
ＡＤ変換ステージ２０は、信号電圧（２Ｖｉｎ−Ｖｒ）が０より高い（２Ｖｉｎ−Ｖｒ）＞０という第２の比較結果、すなわち（Ｖｉｎ＞Ｖｒ／２）という第２の比較結果を得た場合には、以下の処理を行う。
なお、この場合には、２つのアナログ入力電圧|Ｖｉｎ|と|Ｖｉｎ−Ｖｒ|を比較し、第１のアナログ信号電圧｜Ｖｉｎ｜が第２のアナログ信号電圧｜Ｖｉｎ−Ｖｒ｜より高い場合（|Ｖｉｎ|＞|Ｖｉｎ−Ｖｒ|の場合）と等価である。
ＡＤ変換ステージ２０は、図２（Ｂ）に示すように、第２の比較結果（Ｖｉｎ＞Ｖｒ／２）を得たときは、第１のアナログ信号出力端子ＴＯ１１からＡ×（Ｖｉｎ−Ｖｒ／２）を第１の残差信号として出力する。
ＡＤ変換ステージ２０は、第２のアナログ信号出力端子ＴＯ１２からＡ×(Ｖｉｎ−Ｖｒ)を第２の残差信号として出力する。
並行して、ＡＤ変換ステージ２０は、デジタルデータ出力端子ＴＤ１１からデジタル値（データ）が１のデジタルデータＤＳを出力する。
【００２２】
このように、本第１の実施形態に係るＡＤ変換器１０のＡＤ変換ステージ２０は、第１の比較結果（Ｖｉｎ＜Ｖｒ／２）を得たときは、第１のデジタルデータ０を出力し、第２の比較結果（Ｖｉｎ＞Ｖｒ／２）を得たときは、第２のデジタルデータ１を出力する。
ＡＤ変換ステージ２０は、比較結果に応じて、アナログ残差信号(Ｖｉｎ、Ｖｉｎ−Ｖｒ／２、または、Ｖｉｎ−Ｖｒ／２、Ｖｉｎ−Ｖｒ)をＡ倍に増幅して出力する。
【００２３】
［１ビットＡＤ変換器の具体的な構成例］
図３は、本第１の実施形態に係る１ビットＡＤ変換器の具体的な構成例を示す回路図である。
【００２４】
図３のＡＤ変換器１０のＡＤ変換ステージ２０は、信号生成部２１、比較部２２、第１の出力部２３、第２の出力部２４、および切替部２５を含んで構成されている。
【００２５】
信号生成部２１は、信号入力ラインＬＩ１１およびＬＩ１２を介して第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
信号生成部２１は、第１のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）を加算し、２で除算した電圧値の第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する。
信号生成部２１は、サンプリングした第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、および第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を切替部２５に出力する。
【００２６】
図３の信号生成部２１は、容量補間により第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を生成する。
図３の信号生成部２１は、第１のキャパシタＣ１１、第２のキャパシタＣ１２、第３のキャパシタＣ１３、および第４のキャパシタＣ１４を有する。
信号生成部２１は、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、第３のスイッチＳＷ１３、第１の出力ノードＮＤ１１、第２の出力ノードＮＤ１２、および第３の出力ノードＮＤ１３を有する。
なお、本実施形態では、たとえば第１のキャパシタＣ１１および第２のキャパシタＣ１２の容量値は２Ｃに、第３のキャパシタＣ１３および第４のキャパシタＣ１４の容量値は１Ｃに設定される。
すなわち、第１のキャパシタＣ１１および第２のキャパシタＣ１２の容量値と第３のキャパシタＣ１３および第４のキャパシタＣ１４の容量値は２：１となるように設定される。
【００２７】
第１のキャパシタＣ１１は、一端が第１のアナログ信号Ｖｉｎの入力ラインＬＩ１１に接続され、他端が第１のアナログ信号Ｖｉｎを出力するための第１の出力ノードＮＤ１１に接続されている。
第２のキャパシタＣ１２は、一端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインＬＩ１２に接続され、他端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）を出力するための第２の出力ノードＮＤ１２に接続されている。
第３のキャパシタＣ１３は、一端が第１のアナログ信号Ｖｉｎの入力ラインＬＩ１１に接続され、他端が第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を出力するための第３の出力ノードＮＤ１３に接続されている。
第４のキャパシタＣ１４は、一端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインＬＩ１２に接続され、他端が第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を出力するための第３の出力ノードＮＤ１３に接続されている。
第１のスイッチＳＷ１１は、第１の出力ノードＮＤ１１と固定電位ＶＣとの間に接続されている。ここで、固定電位ＶＣはたとえば接地電位ＧＮＤである。
第２のスイッチＳＷ１２は、第２の出力ノードＮＤ１２と固定電位ＶＣとの間に接続されている。
第３のスイッチＳＷ１３は、第３の出力ノードＮＤ１３と固定電位ＶＣとの間に接続されている。
第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３は、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【００２８】
第１のキャパシタＣ１１は、第１のスイッチＳＷ１１が導通状態のときに入力信号である第１のアナログ信号Ｖｉｎをサンプリングし、非導通状態のときにサンプリングした電圧Ｖｉｎが第１の出力ノードＮＤ１１側に発生し、その電圧信号を出力する。
第２のキャパシタＣ１２は、第２のスイッチＳＷ１２が導通状態のときに入力信号である第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングし、非導通状態のときにサンプリングした電圧が第２の出力ノードＮＤ１２側に発生し、その電圧信号を出力する。
第３のキャパシタＣ１３は、第３のスイッチＳＷ１３が導通状態のときに入力信号である第１のアナログ信号Ｖｉｎをサンプリングし、非導通状態のときにサンプリングした電圧Ｖｉｎが第３の出力ノードＮＤ１３側に発生する。
第４のキャパシタＣ１４は、第３のスイッチＳＷ１３が導通状態のときに入力信号である第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングし、非導通状態のときにサンプリングした電圧が第３の出力ノードＮＤ１３側に発生する。
このように、第３のキャパシタＣ１３および第４のキャパシタＣ１４は、第３のスイッチＳＷ１３が導通状態のときに入力信号をサンプリングし、非導通状態のときにサンプリングした各電圧が第３の出力ノードＮＤ１３側に発生する。そして、電圧が合成されて第３の出力ノードＮＤ１３から出力される。
【００２９】
比較部２２は、信号入力ラインＬＩ１１およびＬＩ１２を介して第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）を入力する。
比較部２２は、第１のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）とを加算して、その信号（２Ｖｉｎ−Ｖｒ）が０より高いか低いかを比較する。
実質的に、比較部２２は、第１のアナログ信号の電圧値Ｖｉｎから第２のアナログ信号の中間電圧値Ｖｒ／２を減算した電圧値（Ｖｉｎ−Ｖｒ／２）と０Ｖ（基準電圧値）とを比較する。
比較部２２は、その比較結果に応じた値のデジタルデータＤＳをデジタルデータ出力端子ＴＤ１１から出力する。
比較部２２は、比較結果に応じて切替部２５における信号生成部２１から出力される第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、および第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の出力部に対する供給経路および信号の切り替え制御を行う。
すなわち、比較部２２は、比較結果に応じて、第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、および第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の第１の出力部２３および第２の出力部２４に対する供給経路および信号の切り替え制御を行う。
【００３０】
比較部２２は、第１のアナログ信号の電圧値Ｖｉｎと第２のアナログ信号の電圧値（Ｖｉｎ−Ｖｒ）とを加算した電圧値（２Ｖｉｎ−Ｖｒ）が０より低い第１の比較結果を得た場合には値（データ）０のデジタルデータＤＳをデジタルデータ出力端子ＴＤ１１から出力する。
比較部２２は、電圧値（２Ｖｉｎ−Ｖｒ）が０より高い第２の比較結果を得た場合には値（データ）１のデジタルデータＤＳをデジタルデータ出力端子ＴＤ１１から出力する。
【００３１】
比較部２２は、第１の比較結果が得られた場合、次のように切替部２５を切り替え制御する。
この場合、比較部２２は、信号生成部２１から出力される第１のアナログ信号Ｖｉｎが第１の残差信号として第１の出力部２３に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の残差信号として第２の出力部２４に入力するように切替部２５を制御する。
比較部２２は、第２の比較結果が得られた場合、次のように切替部２５を切り替え制御する。
この場合、信号生成部２１から出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の残差信号として第１の出力部２３に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の残差信号として第２の出力部２４に入力するように切替部２５を制御する。
【００３２】
図３の比較部２２は、比較器ＣＭＰ１１、制御部ＣＴＬ１１、第５のキャパシタＣ１５、第６のキャパシタＣ１６、第４のスイッチＳＷ１４、および比較器ＣＭＰ１１の入力ノードＮＤ１４、出力ノードＮＤ１５を有する。
なお、本実施形態においては、第５のキャパシタＣ１５および第６のキャパシタＣ１６の容量値は１Ｃ’に設定される。
【００３３】
第５のキャパシタＣ１５は、一端が第１のアナログ信号Ｖｉｎの入力ラインＬＩ１１に接続され、他端が比較器ＣＭＰ１１の入力ノードＮＤ１４に接続されている。
第６のキャパシタＣ１６は、一端が第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインＬＩ１２に接続され、他端が比較器ＣＭＰ１１の入力ノードＮＤ１４に接続されている。
第４のスイッチＳＷ１４は、比較器ＣＭＰ１１の入力ノードＮＤ１４と固定電位ＶＣとの間に接続されている。
第４のスイッチＳＷ１４は、第１のフェーズ信号Φ１とは逆相の第２のフェーズ信号Φ２がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
第４のスイッチＳＷ１４は、第２のフェーズ信号Φ２がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【００３４】
ここで逆相とは、第１のフェーズ信号Φ１がハイレベルのとき第２のフェーズ信号Φ２はローレベルをとり、第１のフェーズ信号Φ１がローレベルのとき第２のフェーズ信号Φ２はハイレベルをとるような、位相が１８０°ずれているような関係をいう。
【００３５】
第５のキャパシタＣ１５は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第１のアナログ信号Ｖｉｎをサンプリングし、所定のタイミングでサンプリングした電圧Ｖｉｎが比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングし、所定のタイミングでサンプリングした電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
このように、第５のキャパシタＣ１５および第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。そして、電圧が合成されて比較器ＣＭＰ１１に供給される。
【００３６】
比較器ＣＭＰ１１は、入力される合成信号電圧（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）と０とを比較する。
比較器ＣＭＰ１１は、第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０を得た場合は第１のデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
比較器ＣＭＰ１１は、第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＞０を得た場合は第２のデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
本第１の実施形態においては、比較器ＣＭＰ１１は、第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
【００３７】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第１のデジタルデータ０を受けると、比較の結果として第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、信号生成部２１から出力される第１のアナログ信号Ｖｉｎが第１の出力部２３に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４に入力するように切替部２５を制御する。
本第１の実施形態において、制御部ＣＴＬ１１は、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２のいずれをアクティブのハイレベルで出力するかを判定する。制御部ＣＴＬ１１は、第２のフェーズ信号Φ２がハイレベルの区間で、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２が、ハイレベルとローレベルを相補的にとるように切替部２５に出力する。
【００３８】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第２のデジタルデータ１を受けると、比較の結果として第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＞０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、信号生成部２１から出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４に入力するように切替部２５を制御する。
制御部ＣＴＬ１１は、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２のいずれをアクティブのハイレベルで出力するかを判定する。
【００３９】
第１の出力部２３は、切替部２５を通して供給される第１の残差信号Ｖｉｎまたは（Ｖｉｎ−Ｖｒ／２）を所定の増幅率をもって増幅して第１のアナログ信号出力端子ＴＯ１１から出力する。
【００４０】
図３の第１の出力部２３は、第１の増幅器（アンプ）ＡＭＰ１１、第１の入力ノードＮＤ１６、および第９のスイッチＳＷ１９を有する。
第１の増幅器ＡＭＰ１１は、切替部２５を通して第１の入力ノードＮＤ１６に供給される第１の残差信号Ｖｉｎまたは（Ｖｉｎ−Ｖｒ／２）を所定の増幅率Ａをもって増幅して第１のアナログ信号出力端子ＴＯ１１から出力する。
第９のスイッチＳＷ１９は、第１の入力ノードＮＤ１６と固定電位ＶＣとの間に接続されている。
第９のスイッチＳＷ１９は、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
第９のスイッチＳＷ１９が導通状態のときは、第１の入力ノードＮＤ１６が信号生成部２１の第１の出力ノードＮＤ１１および第３の出力ノードＮＤ１３と非接続状態となっており、第１の増幅器ＡＭＰ１１に入力信号がない状態にリセットする。
【００４１】
第２の出力部２４は、切替部２５を通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）または（Ｖｉｎ−Ｖｒ）を所定の増幅率をもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
【００４２】
図３の第２の出力部２４は、第２の増幅器（アンプ）ＡＭＰ１２、第２の入力ノードＮＤ１７、および第１０のスイッチＳＷ２０を有する。
第２の増幅器ＡＭＰ１２は、切替部２５を通して第２の入力ノードＮＤ１７に供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）または（Ｖｉｎ−Ｖｒ）を所定の増幅率Ａをもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
第１０のスイッチＳＷ２０は、第２の入力ノードＮＤ１７と固定電位ＶＣとの間に接続されている。
第１０のスイッチＳＷ２０は、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
第１０のスイッチＳＷ２０が導通状態のときは、第２の入力ノードＮＤ１７が信号生成部２１の第２の出力ノードＮＤ１２および第３の出力ノードＮＤ１３と非接続状態となっており、第２の増幅器ＡＭＰ１２に入力信号がない状態にリセットする。
【００４３】
図４は、本第１の実施形態に係る１ビットＡＤ変換器に適用される第１および第２の出力部の増幅器の構成例を示す回路図である。
【００４４】
増幅器ＡＭＰ１１（１２）は、差動に対応した回路構成として示されている。
図４の増幅器ＡＭＰ１１（１２）は、差動対を形成するｎチャネルの電界効果トランジスタ（ＮＭＯＳトランジスタ）Ｍ１１，Ｍ１２、電流源Ｉ１１、負荷抵抗Ｒ１１，Ｒ１２、入力端子ＴＩ２１，ＴＩ２２、出力端子ＴＯ２１、ＴＯ２２を有する。
このように、増幅器ＡＭＰは、ゲインを厳密にコントロールする必要がない等の理由により、シンプルな差動増幅器により構成することができる。
【００４５】
切替部２５は、比較部２２の比較結果に応じて、信号生成部２１による第１のアナログ信号Ｖｉｎ、第２のアナログ信号（Ｖｉｎ−Ｖｒ）、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の第１の出力部２３および第２の出力部２４への入力を切り替える。
【００４６】
切替部２５は、比較部２２の制御信号Ｓ１１，Ｓ１２を受けて次のような切り替えを行う。
切替部２５は、比較部２２で第１の比較結果が得られた場合、信号生成部２１による第１のアナログ信号Ｖｉｎを第１の残差信号として第１の出力部２３に入力させる。そして、切替部２５は、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を第２の残差信号として第２の出力部２４に入力させる。
切替部２５は、比較部２２で第２の比較結果が得られた場合、信号生成部２１による第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）を第１の残差信号とし第１の出力部２３に入力させる。そして、切替部２５は、第２のアナログ信号（Ｖｉｎ−Ｖｒ）を第２の残差信号として第２の出力部２４に入力させる。
【００４７】
図３の切替部２５は、第５のスイッチＳＷ１５、第６のスイッチＳＷ１６、第７のスイッチＳＷ１７、および第８のスイッチＳＷ１８を有する。
【００４８】
第５のスイッチＳＷ１５は、信号生成部２１の第１の出力ノードＮＤ１１と第１の出力部２３に第１の残差信号を入力する第１の入力ノードＮＤ１６との間に接続されている。
第６のスイッチＳＷ１６は、信号生成部２１の第２の出力ノードＮＤ１２と第２の出力部２４に第２の残差信号を入力する第２の入力ノードＮＤ１７との間に接続されている。
第７のスイッチＳＷ１７は、信号生成部２１の第３の出力ノードＮＤ１３と第１の出力部２３に第１の残差信号を入力する第１の入力ノードＮＤ１６との間に接続されている。
第８のスイッチＳＷ１８は、信号生成部２１の第３の出力ノードＮＤ１３と第２の出力部２４に第２の残差信号を入力する第２の入力ノードＮＤ１７との間に接続されている。
【００４９】
第５のスイッチＳＷ１５および第８のスイッチＳＷ１８は、比較部２２により出力される制御信号Ｓ１１に応じて導通状態と非導通状態が切り替えられる。
第６のスイッチＳＷ１６および第７のスイッチＳＷ１７は、比較部２２により出力される制御信号Ｓ１２に応じて導通状態と非導通状態が切り替えられる。
比較部２２において第１の比較結果が得られた場合には、制御信号Ｓ１１により第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が導通状態に保持され、制御信号Ｓ１２により第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が非導通状態に保持される。
比較部２２において第２の比較結果が得られた場合には、制御信号Ｓ１１により第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が非導通状態に保持され、制御信号Ｓ１２により第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が導通状態に保持される。
【００５０】
なお、比較部２２による制御信号Ｓ１１，Ｓ１２は、第２のフェーズ信号Φ２と同相の信号として供給される。
したがって、比較部２２において、第４のスイッチＳＷ１４が導通状態となって第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）をサンプリングして比較判定する期間と同じ期間で切替部２５の２つのスイッチが導通状態に保持される。
このとき、信号生成部２１は、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３が非導通状態に保持され、サンプリングした電圧の出力状態に保持されている。
そして、第１の出力部２３の第９のスイッチＳＷ１９および第２の出力部２４の第１０のスイッチＳＷ１０は、第１のフェーズ信号Φ１により非導通状態に保持され、第１の増幅器ＡＭＰ１１、第２の増幅器ＡＭＰ１２に信号入力可能状態となっている。
【００５１】
図５（Ａ）および（Ｂ）は、本第１の実施形態に係る１ビットＡＤ変換器の動作の基本概念を説明するための図である。
【００５２】
ＡＤ変換器１０は、比較部２２で図５（Ａ）に示すように、２つの入力アナログ信号である第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）の大きさ｜Ｖｉｎ｜と｜Ｖｉｎ−Ｖｒ｜を比較し、比較結果に応じてデジタルデータ０または１を出力する。
その方法として、本実施形態においては、第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）を加算し、信号（Ｖｉｎ＋（Ｖｉｎ−Ｖｒ）＝２Ｖｉｎ−Ｖｒ）を得る。
そして、その信号（２Ｖｉn−Ｖｒ）が０より大きい（高い）か、小さい（低い）かを比較器ＣＭＰ１１で比較判断し、デジタルデータ０，１のどちらかを出力する。
【００５３】
そして、本ＡＤ変換器１０は、比較部２２の比較結果は２つのアナログ信号出力にも適用する。
すなわち、ＡＤ変換器１０で、第１のデジタルデータ０を出力する第１の比較結果が得られた場合、図５（Ｂ）に示すように、領域に合わせてアナログ信号出力は、第１のアナログ信号Ｖｉｎと第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が選択されて出力される。
ＡＤ変換器１０で、第２のデジタルデータ１を出力する第２の比較結果が得られた場合、図５（Ｂ）に示すように、領域に合わせてアナログ信号出力は、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）と第２のアナログ信号（Ｖｉｎ−Ｖｒ）が選択されて出力される。
【００５４】
次に、第１の実施形態に係る１ビットＡＤ変換器１０の動作を図６から図９に関連付けて説明する。
【００５５】
基本的に、第１のフェーズ信号Φ１がアクティブで第２のフェーズ信号Φ２が非アクティブの第１のフェーズ動作、および第２のフェーズ信号Φ２がアクティブで第１のフェーズ信号Φ１が非アクティブの第２のフェーズ動作が行われる。
なお、ここで、第１のフェーズ信号Φ１または第２のフェーズ信号Φ２がアクティブとは、一例としてハイレベルに設定されるときをいい、非アクティブとはローレベルに設定されているときをいう。
【００５６】
図６（Ａ）および（Ｂ）は、第１の実施形態に係る１ビットＡＤ変換器の動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
図６（Ａ）は同相で導通状態および非導通状態にフェーズ駆動される信号生成部２１の第１から第３のスイッチＳＷ１１〜ＳＷ１３、第１および第２の出力部２３，２４の第９のスイッチＳＷ１９および第１０のスイッチＳＷ２０の状態を示している。
図６（Ｂ）は信号生成部２１の各スイッチＳＷ１１〜ＳＷ１３、第１および第２の出力部の各スイッチＳＷ１９，ＳＷ２０と逆相でフェーズ駆動される切替部２５の第５から第８のスイッチＳＷ１５〜ＳＷ１８の状態を示している。
なお、図６（Ａ）および（Ｂ）においては、導通状態を「ＯＮ」、非導通状態を「ＯＦＦ」として示している。
また、図６（Ａ）においてＣｓはサンプリング用キャパシタを示し、信号生成部２１の第１から第４のキャパシタＣ１１〜Ｃ１４を示している。
【００５７】
図７は、第１の実施形態に係る１ビットＡＤ変換器の第１のフェーズの動作を説明するための図である。
図８は、第１の実施形態に係る１ビットＡＤ変換器の第２のフェーズの動作を説明するための図であって、第１の比較結果を得た場合の動作を説明するための図である。
図９は、第１の実施形態に係る１ビットＡＤ変換器の第２のフェーズの動作を説明するための図であって、第２の比較結果を得た場合の動作を説明するための図である。
【００５８】
［第１のフェーズの動作］
第１のフェーズにおいては、第１のフェーズ信号Φ１がアクティブのハイレベルで信号生成部２１、第１の出力部２３、および第２の出力部２４に供給される。
このとき、第２のフェーズ信号Φ２が非アクティブのローレベルで比較部２２に供給される。
これに伴い、信号生成部２１の第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、第３のスイッチＳＷ１３、第１の出力部２３の第９のスイッチＳＷ１９、および第２の出力部２４の第１０のスイッチＳＷ２０が導通状態（ＯＮ）となる。
一方、比較部２２の第４のスイッチＳＷ１４は非導通状態（ＯＦＦ）となる。
信号生成部２１において、第１から第３のスイッチＳＷ１１〜ＳＷ１３が導通状態となったことに伴い、サンプリング容量Ｃｓに入力される第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。
具体的には、サンプリング容量Ｃｓである第１および第３のキャパシタＣ１１，Ｃ１３に第１のアナログ信号Ｖｉｎがサンプリングされ、第２および第４のキャパシタＣ１２，Ｃ１４に第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。
また、第１および第２の出力部２３，２４の第９および第１０のスイッチＳＷ１９，ＳＷ２０が導通状態になったことに伴い、第１の増幅器ＡＭＰ１１および第２の増幅器ＡＭＰ１２がリセットされる。
【００５９】
［第２のフェーズの動作］
第２のフェーズにおいては、第２のフェーズ信号Φ２がアクティブのハイレベルで比較部２２に供給される。
このとき、第１のフェーズ信号Φ１が非アクティブのローレベルで信号生成部２１、第１の出力部２３、および第２の出力部２４に供給される。
これに伴い、比較部２２の第４のスイッチＳＷ１４は導通状態（ＯＮ）となる。
一方、信号生成部２１の第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、第３のスイッチＳＷ１３、第１の出力部２３の第９のスイッチＳＷ１９、および第２の出力部２４の第１０のスイッチＳＷ２０が非導通状態（ＯＦＦ）となる。
比較部２２において、第４のスイッチＳＷ１４が導通状態となることに伴い、第５のキャパシタＣ１５および第６のキャパシタＣ１６で第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。そして、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
また、信号生成部２１は、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３が非導通状態になったことに伴い、サンプリングした電圧Ｖが第１から第３の出力ノードＮＤ１１〜ＮＤ１３側に発生し、電圧信号の出力可能状態にある。
【００６０】
そして、比較部２２では電圧が合成されて比較器ＣＭＰ１１に供給される。
この場合、比較器ＣＭＰ１１は、第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
比較器ＣＭＰ１１は、この比較動作において、入力される合成信号電圧（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０を得た場合は第１のデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
比較器ＣＭＰ１１は、第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１に出力する。
そして、制御部ＣＴＬ１１は、入力信号により第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２のいずれをアクティブのハイレベルで出力するかを判定する。
【００６１】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第１のデジタルデータ０を受けると、比較の結果として第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、第１の制御信号Ｓ１１をアクティブのハイレベルに設定し、第２の制御信号Ｓ１２を非アクティブのローレベルに設定する。
これにより、図８に示すように、切替部２５において、第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が導通状態（ＯＮ）に保持され、第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１から出力される第１のアナログ信号Ｖｉｎが第１の出力部２３の第１の増幅器ＡＭＰ１１に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４の第２の増幅器ＡＭＰ１２に入力する。
第１の増幅器ＡＭＰ１１は、切替部２５を通して供給される第１の残差信号Ｖｉｎを所定の増幅率Ａをもって増幅して、信号Ａ×Ｖｉｎを第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２は、切替部２５を通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）を所定の増幅率Ａをもって増幅して、信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【００６２】
制御部ＣＴＬ１１は、比較器ＣＭＰ１１から第２のデジタルデータ１を受けると、比較の結果として第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ＞０が得られたものと判断し、第１の制御信号Ｓ１１および第２の制御信号Ｓ１２により切替部２５を次のように制御する。
制御部ＣＴＬ１１は、第２の制御信号Ｓ１２をアクティブのハイレベルに設定し、第１の制御信号Ｓ１１を非アクティブのローレベルに設定する。
これにより、図９に示すように、切替部２５において、第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が導通状態（ＯＮ）に保持され、第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１から出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３の第１の増幅器ＡＭＰ１１に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４の第２の増幅器ＡＭＰ１２に入力する。
第１の増幅器ＡＭＰ１１は、切替部２５を通して供給される第１の残差信号（Ｖｉｎ−Ｖｒ／２）を所定の増幅率Ａをもって増幅して、信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２は、切替部２５を通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ）を所定の増幅率Ａをもって増幅して、信号Ａ×（Ｖｉｎ−Ｖｒ）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【００６３】
以上のように、本第１の実施形態のＡＤ変換器１０は、２つのアナログ入力電圧Ｖｉｎ，（Ｖｉｎ−Ｖｒ）そのものから生成された比較対象値（閾値）をもとに比較を行う。またアナログ残差信号も同様に２つのアナログ入力電圧そのものから生成される。
これにより、ＡＤ変換器１０の中で、正確な絶対値を必要とする部分が存在しない。
この構成により、増幅器ＡＭＰ１１，ＡＭＰ１２の増幅率（ゲイン）を厳密にコントロール必要がなくなり、またキャパシタ演算もオープンループで行っているため（クローズループを使用していないため）、増幅器をシンプルな差動アンプで構成することができる。
【００６４】
＜２．第２の実施形態＞
図１０は、本発明の第２の実施形態に係る１ビットＡＤ変換器の構成例を示す回路図である。
【００６５】
本第２の実施形態に係るＡＤ変換器１０Ａが第１の実施形態に係るＡＤ変換器１０と異なる点は、信号生成部２１Ａにおいて第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）の生成を増幅器（アンプ）による補間を適用したことにある。
【００６６】
このアンプ補間を適用した信号生成部２１Ａは、差動型の増幅器ＡＭＰ２１，ＡＭＰ２２，ＡＭＰ２３を有する。
そして、信号生成部２１Ａは、図３の第４のキャパシタを除く、第１のキャパシタＣ１１、第２のキャパシタＣ１２、および第３のキャパシタＣ１３が容量値１Ｃに設定されて配置されている。
【００６７】
増幅器ＡＭＰ２１は、２つの入力端子に第１のアナログ信号Ｖｉｎが供給され、第１のアナログ信号Ｖｉを所定の増幅率をもって増幅する。増幅器ＡＭＰ２１は、出力端子が第１のキャパシタＣ１１の一端に接続されている。第１のキャパシタＣ１１の他端が第１の出力ノードＮＤ１１に接続されている。
増幅器ＡＭＰ２２は、２つの入力端子に第２のアナログ信号（Ｖｉｎ−Ｖｒ）が供給され、第２のアナログ信号（Ｖｉｎ−Ｖｒ）を所定の増幅率をもって増幅する。増幅器ＡＭＰ２２は、出力端子が第２のキャパシタＣ１２の一端に接続されている。第２のキャパシタＣ１２の他端が第２の出力ノードＮＤ１２に接続されている。
増幅器ＡＭＰ２３は、一方の入力端子に第１のアナログ信号Ｖｉｎが供給され、他方の端子に第２のアナログ信号（Ｖｉｎ−Ｖｒ）が供給され、第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）の中間電圧を増幅する。増幅器ＡＭＰ２３は、出力端子が第３のキャパシタＣ１３の一端に接続されている。第３のキャパシタＣ１３の他端が第２の出力ノードＮＤ１３に接続されている。
【００６８】
第２の実施形態において、その他の構成は第１の実施形態と同様であり、上述した第１の実施形態の作用効果と同様の作用効果を得ることができる。
【００６９】
＜３．第３の実施形態＞
図１１は、本発明の第３の実施形態に係る１ビットＡＤ変換器の構成例を示す回路図である。
【００７０】
本第３の実施形態に係るＡＤ変換器１０Ｂが第２の実施形態に係るＡＤ変換器１０Ａと異なる点は、第１の出力部２３Ｂの第１の増幅器ＡＭＰ１１と第２の出力部２４Ｂの第２の増幅器ＡＭＰ１２が配置されていないことにある。
この構成においては、第１の出力部２３Ｂの第１の増幅器の機能を、信号生成部２１Ａに配置された増幅器ＡＭＰ２１またはＡＭＰ２３が併せ持つ。同様に、第２の出力部２４Ｂの第２の増幅器の機能を、信号生成部２１Ａの増幅器ＡＭＰ２３またはＡＭＰ２２が併せ持つ。
なお、第１の出力部２３Ｂの第９のスイッチＳＷ１９と第２の出力部２４Ｂの第１０のスイッチＳＷ２０が配置されていない構成も採用可能である。
【００７１】
第３の実施形態において、その他の構成は第２の実施形態と同様であり、上述した第１および第２の実施形態の作用効果と同様の作用効果を得ることができる。
【００７２】
＜４．第４の実施形態＞
図１２は、本発明の第４の実施形態に係る１．５ビットＡＤ変換器の構成例を示す回路図である。
【００７３】
本第４の実施形態に係るＡＤ変換器１０Ｃが第１の実施形態に係るＡＤ変換器１０と異なる点は、内蔵の比較器の精度を緩和するために、２つのアナログ出力信号に冗長電圧αをもたせて出力するように構成されていることにある。
【００７４】
これを実現するために、図１２のＡＤ変換器１０Ｃは、次のように構成されている。
ＡＤ変換器１０Ｃは、基本的に、信号生成部２１Ｃ、比較部２２Ｃ、および切替部２５Ｃにおいて、図３の信号処理ラインを並列にして２系統ずつ有するようにして重み付けを可能としている。
【００７５】
信号生成部２１Ｃにおいて、第１のキャパシタＣ１１−１、第１のスイッチＳＷ１１−１、および第１の出力ノードＮＤ１１−１と同様の構成が第１のアナログ信号Ｖｉｎの入力ラインに対して並列に配置されている。すなわち、第１のアナログ信号Ｖｉｎの入力ラインに対して第１のキャパシタＣ１１−２、第１のスイッチＳＷ１１−２、および第１の出力ノードＮＤ１１−２が配置されている。
第２のキャパシタＣ１２−１、第２のスイッチＳＷ１２−１、および第２の出力ノードＮＤ１２−１と同様の構成が第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインに対して並列に配置されている。すなわち、第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインに対して第２のキャパシタＣ１２−２、第２のスイッチＳＷ１２−２、および第２の出力ノードＮＤ１２−２が配置されている。
第３のキャパシタＣ１３−１、第３のスイッチＳＷ１３−１、および第３の出力ノードＮＤ１３−１と同様の構成が第１のアナログ信号Ｖｉｎの入力ラインに対して並列に配置されている。すなわち、第１のアナログ信号Ｖｉｎの入力ラインに対して第３のキャパシタＣ１３−２、第３のスイッチＳＷ１３−２、および第３の出力ノードＮＤ１３−２が配置されている。
第４のキャパシタＣ１４−１、第３のスイッチＳＷ１３−１、および第３の出力ノードＮＤ１３−１と同様の構成が第２のアナログ信号（Ｖｉｎ―Ｖｒ）の入力ラインに対して並列に配置されている。すなわち、第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインに対して第４のキャパシタＣ１４−２、第３のスイッチＳＷ１３−２、および第３の出力ノードＮＤ１３−２が配置されている。
【００７６】
比較部２２Ｃにおいて、第５のキャパシタＣ１５、第６のキャパシタＣ１６、第４のスイッチＳＷ１４、入力ノードＮＤ１４、および比較器ＣＭＰ１１の容量演算および比較処理系が２系統形成されている。
容量が５Ｃに設定された第５のキャパシタＣ１５−１と容量が３Ｃに設定された第６のキャパシタＣ１６−１の他端同士が接続されて入力ノードＮＤ１４−１を介して比較器ＣＭＰ１１−１の入力に接続されている。そして、第４のスイッチＳＷ１４−１が入力ノードＮＤ１４−１と固定電位ＶＣとの間に接続されている。
同様に、容量が３Ｃに設定された第５のキャパシタＣ１５−２と容量が５Ｃに設定された第６のキャパシタＣ１６−２の他端同士が接続されて入力ノードＮＤ１４−２を介して比較器ＣＭＰ１１−２の入力に接続されている。そして、第４のスイッチＳＷ１４−２が入力ノードＮＤ１４−２と固定電位ＶＣとの間に接続されている。
【００７７】
第５のキャパシタＣ１５−１および第６のキャパシタＣ１６−１は、第４のスイッチＳＷ１４−１が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１−１の入力ノードＮＤ１４−１側に発生する。そして、電圧が合成されて、電圧｛（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）が比較器ＣＭＰ１１−１に供給される。
同様に、第５のキャパシタＣ１５−２および第６のキャパシタＣ１６−２は、第４のスイッチＳＷ１４−２が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１−２の入力ノードＮＤ１４−２側に発生する。そして、電圧が合成されて、電圧｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）が比較器ＣＭＰ１１−２に供給される。
【００７８】
比較器ＣＭＰ１１−１は、入力される合成信号電圧（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）と０Ｖとを比較する。
比較器ＣＭＰ１１−１は、第１の比較結果｛（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５−１を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１Ｃに出力する。
比較器ＣＭＰ１１−１は、第２の比較結果｛（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５−１を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１Ｃに出力する。
比較器ＣＭＰ１１−２は、入力される合成信号電圧｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）と０Ｖとを比較する。
比較器ＣＭＰ１１−２は、第１の比較結果｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５−２を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１Ｃに出力する。
比較器ＣＭＰ１１−２は、第２の比較結果｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５−２を介してデジタルデータ出力端子ＴＤ１１および制御部ＣＴＬ１１Ｃに出力する。
【００７９】
制御部ＣＴＬ１１Ｃは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２からデジタルデータ０を受けると、比較の結果として第１の比較結果｛（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）＜０が得られたものと判断する。そして、制御部ＣＴＬ１１Ｃは、第１の制御信号Ｓ２１および第２の制御信号Ｓ２２により切替部２５Ｃを次のように制御する。
制御部ＣＴＬ１１Ｃは、信号生成部２１Ｃから出力される第１のアナログ信号Ｖｉｎが第１の出力部２３に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４に入力するように切替部２５Ｃを制御する。
【００８０】
制御部ＣＴＬ１１Ｃは、比較器ＣＭＰ１１−１からデジタルデータ１を受け、比較器ＣＭＰ１１−２からデジタルデータ０を受けると、比較器ＣＭＰ１１−１では第２の比較結果が得られ、比較器ＣＭＰ１１−２では第１の比較結果が得られたものと判断する。
制御部ＣＴＬ１１Ｃは、比較器ＣＭＰ１１−１で｛（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）＞０、比較器ＣＭＰ１１−２で｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｃは、第２の制御信号Ｓ２２および第３の制御信号Ｓ２３により切替部２５Ｂを次のように制御する。
制御部ＣＴＬ１１Ｃは、信号生成部２１Ｃから出力される第３のアナログ信号Ｖｉｎ−Ｖｒ／４）が第１の出力部２３に入力し、他の第３のアナログ信号（Ｖｉｎ−３Ｖｒ／４）が第２の出力部２４に入力するように切替部２５Ｃを制御する。
【００８１】
制御部ＣＴＬ１１Ｃは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２からデジタルデータ１を受けると、比較器ＣＭＰ１１−２の比較の結果として第２の比較結果｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）＞０が得られたものと判断する。そして、制御部ＣＴＬ１１Ｃは、第３の制御信号Ｓ２３および第４の制御信号Ｓ２４により切替部２５Ｃを次のように制御する。
制御部ＣＴＬ１１Ｃは、信号生成部２１Ｃから出力される第３のアナログ信号Ｖｉｎ−Ｖｒ／２）が第１の出力部２３に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４に入力するように切替部２５Ｃを制御する。
【００８２】
制御部ＣＴＬ１１Ｃは、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ２１〜第４の制御信号Ｓ２４のいずれかの２つをアクティブのハイレベルで出力するかを判定する。
【００８３】
切替部２５Ｃにおいては、信号生成部２１Ｃの２系統配列に応じてスイッチが２系統ずつ配置されている。
第１の出力部２３の入力ノードＮＤ１６と信号生成部２１Ｃの第１の出力ノードＮＤ１１−２との間に、第５のスイッチＳＷ１５−１と並列に第５のスイッチＳＷ１５−２が配置されている。
第２の出力部２４の入力ノードＮＤ１７と信号生成部２１Ｃの第２の出力ノードＮＤ１２−２との間に、第６のスイッチＳＷ１６−１と並列に第６のスイッチＳＷ１６−２が配置されている。
第１の出力部２３の入力ノードＮＤ１６と信号生成部２１Ｃの第３の出力ノードＮＤ１３−２との間に、第７のスイッチＳＷ１７−１と並列に第７のスイッチＳＷ１７−２が配置されている。
第２の出力部２４の入力ノードＮＤ１７と信号生成部２１Ｃの第４の出力ノードＮＤ１３−２との間に、第８のスイッチＳＷ１８−１と並列に第８のスイッチＳＷ１８−２が配置されている。
【００８４】
切替部２５Ｃにおいて、第５のスイッチＳＷ１５−１は、比較部２２Ｃにより出力される第１の制御信号Ｓ２１に応じて導通状態と非導通状態が切り替えられる。第５のスイッチＳＷ１５−１は第１の制御信号Ｓ２１がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
第５のスイッチＳＷ１５−２、第８のスイッチＳＷ１８−１，ＳＷ１８−２は、比較部２２Ｃにより出力される第２の制御信号Ｓ２２に応じて導通状態と非導通状態が切り替えられる。第５のスイッチＳＷ１５−２、第８のスイッチＳＷ１８−１，ＳＷ１８−２は、第２の制御信号Ｓ２２がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
第６のスイッチＳＷ１６−２、第７のスイッチＳＷ１７−１，ＳＷ１７−２は、比較部２２Ｃにより出力される第３の制御信号Ｓ２３に応じて導通状態と非導通状態が切り替えられる。第６のスイッチＳＷ１６−２、第７のスイッチＳＷ１７−１，ＳＷ１７−２は、第３の制御信号Ｓ２３がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
第６のスイッチＳＷ１６−１は、比較部２２Ｃにより出力される第４の制御信号Ｓ２４に応じて導通状態と非導通状態が切り替えられる。第６のスイッチＳＷ１６−１は第４の制御信号Ｓ２４がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
【００８５】
図１３（Ａ）および（Ｂ）は、本第４の実施形態に係る１．５ビットＡＤ変換器の動作の基本概念を説明するための図である。
【００８６】
ＡＤ変換器１０Ｃは、比較部２２Ｃで図１３（Ａ）に示すように、２つの入力信号である第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）を重み付けし、重み付けされた信号を比較し、比較結果に応じてデジタルデータ０または１を出力する。
その方法として、本実施形態においては、第１のアナログ信号Ｖｉｎと第２のアナログ信号を３／８と５／８に重み付けする。
すなわち、第１のアナログ信号Ｖｉｎを３Ｖｉｎ／８と５Ｖｉｎ／８のように重み付けし、第２のアナログ信号（Ｖｉｎ−Ｖｒ）を５（Ｖｉｎ−Ｖｒ）／８と３（Ｖｉｎ−Ｖｒ）／８のように重み付けする。
そして、重み付けした第１のアナログ信号３Ｖｉｎ／８と重み付けした第２のアナログ信号５（Ｖｉｎ−Ｖｒ）／８を加算して、信号｛３Ｖｉｎ／８＋５（Ｖｉｎ−Ｖｒ）／８｝＝Ｖｉｎ−５Ｖｒ／８を得る。
同様に、重み付けした第１のアナログ信号５Ｖｉｎ／８と重み付けした第２のアナログ信号３（Ｖｉｎ−Ｖｒ）／８を加算して、信号｛５Ｖｉｎ／８＋３（Ｖｉｎ−Ｖｒ）／８｝＝Ｖｉｎ−３Ｖｒ／８を得る。
そして、それらの信号（Ｖｉn−５Ｖｒ／８），（Ｖｉｎ−３Ｖｒ／８）が０より大きい（高い）か、小さい（低い）かを比較器ＣＭＰ１１−１，ＣＭＰ１１−２で比較判断し、デジタルデータ００，０１，１０のいずれかを出力する。
【００８７】
そして、本ＡＤ変換器１０Ｃは、比較部２２Ｃの比較結果は２つのアナログ信号出力にも適用する。
すなわち、ＡＤ変換器１０Ｃで、デジタルデータ００を出力する第１の比較結果が得られた場合、図１３（Ｂ）に示すように、領域に合わせてアナログ信号出力は、第１のアナログ信号Ｖｉｎと第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が選択されて出力される。
ＡＤ変換器１０Ｃで、デジタルデータ０１を出力する第３の比較結果が得られた場合、図１３（Ｂ）に示すように、領域に合わせて信号出力は、第３のアナログ信号（Ｖｉｎ−Ｖｒ／４）と他の第３のアナログ信号（Ｖｉｎ−３Ｖｒ／４）が選択されて出力される。
ＡＤ変換器１０Ｃで、デジタルデータ１０を出力する第２の比較結果が得られた場合、図１３（Ｂ）に示すように、領域に合わせて信号出力は、第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）と第２のアナログ信号（Ｖｉｎ−Ｖｒ）が選択されて出力される。
【００８８】
第４の実施形態において、その他の構成は第１の実施形態と同様であり、上述した第１の実施形態の作用効果と同様の作用効果を得ることができることはもとより、比較器の精度を緩和することが可能となる。
【００８９】
＜５．第５の実施形態＞
図１４は、本発明の第５の実施形態に係る２ビットＡＤ変換器の構成例を示す回路図である。
【００９０】
本第５の実施形態に係るＡＤ変換器１０Ｄが第１の実施形態に係るＡＤ変換器１０と異なる点は、１つのＡＤ変換ステージにより１ビットＡＤ変換器ではなく２ビットＡＤ変換器１０Ｄが構成されていることにある。
【００９１】
これを実現するために、図１４のＡＤ変換器１０Ｄは、次のように構成されている。
ＡＤ変換器１０ＤのＡＤ変換ステージ２０Ｄは、基本的に、信号生成部２１Ｄの第３のアナログ信号の生成系、比較部２２Ｄ、および切替部２５Ｄにおいて、図３の信号処理ラインを並列にして３系統ずつ有するようにして重み付けを可能としている。
【００９２】
信号生成部２１Ｄにおいて、第１のキャパシタＣ１１は容量が４Ｃに設定され、第２のキャパシタＣ１２の容量が２Ｃに設定されている。
信号生成部２１Ｄは、第３のキャパシタＣ１３として、容量が３Ｃに設定された第３のキャパシタＣ１３−１、容量が２Ｃに設定された第３のキャパシタＣ１３−２、および容量が１Ｃに設定された第３のキャパシタＣ１３−３を有する。第３のキャパシタＣ１３−１，Ｃ１３−２，Ｃ１３−３の一端は第１のアナログ信号Ｖｉｎの入力ラインＬＩ１１に共通に接続されている。
信号生成部２１Ｄは、第４のキャパシタＣ１４として、容量が１Ｃに設定された第４のキャパシタＣ１４−１、容量が２Ｃに設定された第３のキャパシタＣ１４−２、および容量が３Ｃに設定された第４のキャパシタＣ１４−３を有する。第４のキャパシタＣ１４−１，Ｃ１４−２，Ｃ１４−３の一端は第２のアナログ信号（Ｖｉｎ−Ｖｒ）の入力ラインＬＩ１２に共通に接続されている。
【００９３】
第３のキャパシタＣ１３−１と第４のキャパシタＣ１４−１は、第３の出力ノードＮＤ１３−１に他端が共通に接続され、第３の出力ノードＮＤ１３−１と固定電位ＶＣとの間に第３のスイッチＳＷ１３−１が接続されている。
第３のキャパシタＣ１３−２と第４のキャパシタＣ１４−２は、第３の出力ノードＮＤ１３−２に他端が共通に接続され、第３の出力ノードＮＤ１３−２と固定電位ＶＣとの間に第３のスイッチＳＷ１３−２が接続されている。
第３のキャパシタＣ１３−３と第４のキャパシタＣ１４−３は、第３の出力ノードＮＤ１３−３に他端が共通に接続され、第３の出力ノードＮＤ１３−３と固定電位ＶＣとの間に第３のスイッチＳＷ１３−３が接続されている。
【００９４】
比較部２２Ｄにおいて、第５のキャパシタＣ１５、第６のキャパシタＣ１６、第４のスイッチＳＷ１４、入力ノードＮＤ１４、および比較器ＣＭＰ１１の容量演算および比較処理系が３系統形成されている。
容量が３Ｃに設定された第５のキャパシタＣ１５−１と容量が１Ｃに設定された第６のキャパシタＣ１６−１の他端同士が接続されて入力ノードＮＤ１４−１を介して比較器ＣＭＰ１１−１の入力に接続されている。そして、第４のスイッチＳＷ１４−１が入力ノードＮＤ１４−１と固定電位ＶＣとの間に接続されている。
同様に、容量が２Ｃに設定された第５のキャパシタＣ１５−２と容量が２Ｃに設定された第６のキャパシタＣ１６−２の他端同士が接続されて入力ノードＮＤ１４−２を介して比較器ＣＭＰ１１−２の入力に接続されている。そして、第４のスイッチＳＷ１４−２が入力ノードＮＤ１４−２と固定電位ＶＣとの間に接続されている。
容量が１Ｃに設定された第５のキャパシタＣ１５−３と容量が３Ｃに設定された第６のキャパシタＣ１６−３の他端同士が接続されて入力ノードＮＤ１４−３を介して比較器ＣＭＰ１１−３の入力に接続されている。そして、第４のスイッチＳＷ１４−３が入力ノードＮＤ１４−３と固定電位ＶＣとの間に接続されている。
【００９５】
第５のキャパシタＣ１５−１および第６のキャパシタＣ１６−１は、第４のスイッチＳＷ１４−１が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１−１の入力ノードＮＤ１４−１側に発生する。そして、電圧が合成されて、電圧｛（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）が比較器ＣＭＰ１１−１に供給される。
同様に、第５のキャパシタＣ１５−２および第６のキャパシタＣ１６−２は、第４のスイッチＳＷ１４−２が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１−２の入力ノードＮＤ１４−２側に発生する。そして、電圧が合成されて、電圧｛（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）が比較器ＣＭＰ１１−２に供給される。
第５のキャパシタＣ１５−３および第６のキャパシタＣ１６−３は、第４のスイッチＳＷ１４−３が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１−３の入力ノードＮＤ１４−３側に発生する。そして、電圧が合成されて、電圧｛（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）が比較器ＣＭＰ１１−２に供給される。
【００９６】
比較器ＣＭＰ１１−１は、入力される合成信号電圧｛（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）と０Ｖとを比較する。
比較器ＣＭＰ１１−１は、第１の比較結果｛（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５−１を介してエンコーダＥＮＣ１１および制御部ＣＴＬ１１Ｄに出力する。
比較器ＣＭＰ１１−１は、第２の比較結果｛（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５−１を介してエンコーダＥＮＣ１１および制御部ＣＴＬ１１Ｄに出力する。
比較器ＣＭＰ１１−２は、入力される合成信号電圧｛（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）と０Ｖとを比較する。
比較器ＣＭＰ１１−２は、第１の比較結果｛（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５−２を介してエンコーダＥＮＣ１１および制御部ＣＴＬ１１Ｄに出力する。
比較器ＣＭＰ１１−２は、第２の比較結果｛（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５−２を介してエンコーダＥＮＣ１１および制御部ＣＴＬ１１Ｄに出力する。
比較器ＣＭＰ１１−３は、入力される合成信号電圧｛（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）と０Ｖとを比較する。
比較器ＣＭＰ１１−３は、第１の比較結果｛（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５−３を介してエンコーダＥＮＣ１１および制御部ＣＴＬ１１Ｄに出力する。
比較器ＣＭＰ１１−３は、第２の比較結果｛（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５−３を介してエンコーダＥＮＣ１１および制御部ＣＴＬ１１Ｄに出力する。
【００９７】
制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２、ＣＭＰ１１−３からデジタルデータ０を受けると、比較の結果として第１の比較結果（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）＜０が得られたものと判断する。そして、制御部ＣＴＬ１１Ｄは、第１の制御信号Ｓ３１により切替部２５Ｄを次のように制御する。
制御部ＣＴＬ１１Ｄは、信号生成部２１Ｄから出力される第１のアナログ信号Ｖｉｎが第１の出力部２３に入力し、第３のアナログ信号（Ｖｉｎ−Ｖｒ／４）が第２の出力部２４に入力するように切替部２５Ｄを制御する。
【００９８】
制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−１からデジタルデータ１を受け、比較器ＣＭＰ１１−２，ＣＭＰ１１−３からデジタルデータ０を受けると次のように判断する。制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−１では第２の比較結果が得られ、比較器ＣＭＰ１１−２では第１の比較結果が得られたものと判断する。
制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−１で（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）＞０、比較器ＣＭＰ１１−２で（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｄは、第２の制御信号Ｓ３２により切替部２５Ｄを次のように制御する。
制御部ＣＴＬ１１Ｄは、信号生成部２１Ｄから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／４）が第１の出力部２３に入力し、他の第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４に入力するように切替部２５Ｄを制御する。
【００９９】
制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２からデジタルデータ１を受け、比較器ＣＭＰ１１−３からデジタルデータ０を受けると次のように判断する。制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−２で第２の比較結果が得られ、比較器ＣＭＰ１１−３で第１の比較結果が得られたものと判断する。
制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−２で（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）＞０、比較器ＣＭＰ１１−３で（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｄは、第３の制御信号Ｓ３３により切替部２５Ｄを次のように制御する。
制御部ＣＴＬ１１Ｄは、信号生成部２１Ｄから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３に入力し、他の第３のアナログ信号（Ｖｉｎ−３Ｖｒ／４）が第２の出力部２４に入力するように切替部２５Ｄを制御する。
【０１００】
制御部ＣＴＬ１１Ｄは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２、ＣＭＰ１１−３からデジタルデータ１を受けると、比較の結果として第２の比較結果（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）＞０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｄは、第４の制御信号Ｓ３４により切替部２５Ｄを次のように制御する。
制御部ＣＴＬ１１Ｄは、信号生成部２１Ｄから出力される第３のアナログ信号（Ｖｉｎ−３Ｖｒ／４）が第１の出力部２３に入力し、第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４に入力するように切替部２５Ｄを制御する。
【０１０１】
制御部ＣＴＬ１１Ｄは、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ３１〜第４の制御信号Ｓ３４のいずれかをアクティブのハイレベルで出力するかを判定する。
【０１０２】
切替部２５Ｄにおいては、信号生成部２１Ｄの第３のアナログ信号の生成系の３系統配列に応じてスイッチが３系統ずつ配置されている。
第１の出力部２３の入力ノードＮＤ１６と信号生成部２１Ｄの第３の出力ノードＮＤ１３−１との間に、第７のスイッチＳＷ１７−１が配置されている。
第２の出力部２４の入力ノードＮＤ１７と信号生成部２１Ｄの第３の出力ノードＮＤ１３−１との間に、第８のスイッチＳＷ１８−１が配置されている。
第１の出力部２３の入力ノードＮＤ１６と信号生成部２１Ｄの第３の出力ノードＮＤ１３−２との間に、第７のスイッチＳＷ１７−２が配置されている。
第２の出力部２４の入力ノードＮＤ１７と信号生成部２１Ｄの第３の出力ノードＮＤ１３−２との間に、第８のスイッチＳＷ１８−２が配置されている。
第１の出力部２３の入力ノードＮＤ１６と信号生成部２１Ｄの第３の出力ノードＮＤ１３−３との間に、第７のスイッチＳＷ１７−３が配置されている。
第２の出力部２４の入力ノードＮＤ１７と信号生成部２１Ｄの第３の出力ノードＮＤ１３−３との間に、第８のスイッチＳＷ１８−３が配置されている。
【０１０３】
切替部２５Ｄにおいて、第５のスイッチＳＷ１５および第８のスイッチＳＷ１８−１は、比較部２２Ｄにより出力される第１の制御信号Ｓ３１に応じて導通状態と非導通状態が切り替えられる。第５のスイッチＳＷ１５および第８のスイッチＳＷ１８−１は第１の制御信号Ｓ３１がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
第７のスイッチＳＷ１７−１、第８のスイッチＳＷ１８−２は、比較部２２Ｄにより出力される第２の制御信号Ｓ３２に応じて導通状態と非導通状態が切り替えられる。第７のスイッチＳＷ１７−１、第８のスイッチＳＷ１８−２は、第２の制御信号Ｓ３２がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
第７のスイッチＳＷ１７−２、第８のスイッチＳＷ１８−３は、比較部２２Ｄにより出力される第３の制御信号Ｓ３３に応じて導通状態と非導通状態が切り替えられる。第７のスイッチＳＷ１７−２、第８のスイッチＳＷ１８−３は、第３の制御信号Ｓ３３がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
第６のスイッチＳＷ１６、第７のスイッチＳＷ１７−３は、比較部２２Ｄにより出力される第４の制御信号Ｓ３４に応じて導通状態と非導通状態が切り替えられる。第６のスイッチＳＷ１６、第７のスイッチＳＷ１７−３は、第４の制御信号Ｓ３４がアクティブのハイレベルのときに導通状態に保持され、非アクティブのローレベルのときに非導通状態に保持される。
【０１０４】
第５の実施形態において、その他の構成は第１の実施形態と同様であり、上述した第１の実施形態の作用効果と同様の作用効果を得ることができる。
また、本第５の実施形態の２ビットＡＤ変換器においても、第４の実施形態のように、２つのアナログ出力信号に冗長電圧αをもたせて出力するように構成することも可能である。
２ビットのＡＤ変換器で、たとえば比較器の出力結果がＶｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２つのアナログ信号出力は、（Ｖｉｎ−Ｖｒ/４−α）と（Ｖｉｎ−Ｖｒ／２＋α）を出力する。
【０１０５】
＜６．第６の実施形態＞
図１５は、本発明の第６の実施形態に係る２ビットＡＤ変換器の構成例を示すブロック図である。
図１６は、本発明の第６の実施形態に係る２ビットＡＤ変換器の構成例を示す回路図である。
【０１０６】
本第６の実施形態に係る２ビットＡＤ変換器１０Ｅは、第１の実施形態に係る１ビットＡＤ変換器を２つ縦続接続して２ビットＡＤ変換器として形成されている。
本第６の実施形態においては、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式ＡＤ変換器１０Ｅが形成されている。
【０１０７】
ＡＤ変換器１０Ｅにおいて、１段目のＡＤ変換ステージ２０−１は第１の実施形態の１ビットＡＤ変換器１０と同様の構成を有し、同様の作用効果を奏する。
２段目のＡＤ変換ステージ２０−２は、構成自体は１段目のＡＤ変換ステージ２０−１と同様の構成を有する。
ただし、１段目のＡＤ変換ステージ２０−１の第１および第２の出力部２３−１，２４−１の増幅器ＡＭＰ１１−１，ＡＭＰ１２−１の増幅率はＡ１に設定されている。そして、２段目のＡＤ変換ステージ２０−２の第１および第２の出力部２３−２，２４−２の増幅器ＡＭＰ１１−２，ＡＭＰ１２−２の増幅率はＡ２に設定されている。
【０１０８】
そして、ＡＤ変換器１０Ｅにおいて、１段目のＡＤ変換ステージ２０−１の第１のアナログ信号出力端子ＴＯ１１−１が２段目のＡＤ変換ステージ２０−２の第１のアナログ信号入力端子ＴＩ１１−２に接続されている。
同様に、ＡＤ変換器１０Ｅにおいて、１段目のＡＤ変換ステージ２０−１の第２のアナログ信号出力端子ＴＯ１２−１が２段目のＡＤ変換ステージ２０−２の第２のアナログ信号入力端子ＴＩ１２−２に接続されている。
したがって、２段目のＡＤ変換ステージ２０−２には、第１のアナログ信号として（Ａ１×Ｖｉｎ）または｛Ａ１×（Ｖｉｎ−Ｖｒ／２）｝が第１のアナログ信号入力端子ＴＩ１１−２から入力される。
同様に、２段目のＡＤ変換ステージ２０−２には、第２のアナログ信号として｛Ａ１×（Ｖｉｎ−Ｖｒ／２）または｛Ａ１×（Ｖｉｎ−Ｖｒ）｝が第２のアナログ信号入力端子ＴＩ１２−２から入力される。
【０１０９】
１段目のＡＤ変換ステージ２０−１の動作については第１の実施形態において詳細に説明したことから、ここではその説明は省略する。基本的に異なるのは増幅率がＡからＡ１に変更となっている点である。
上述したように、２段目のＡＤ変換ステージ２０−２の動作は、基本的に第１の実施形態と同様であるが、入力アナログ信号とアナログ信号出力が変わる。
したがって、ここでは、２段目のＡＤ変換ステージ２０−２の動作を比較部２２−２および２つのアナログ信号出力を中心に説明する。
【０１１０】
２段目のＡＤ変換ステージ２０−２の比較部２２−２において、第５のキャパシタＣ１５は第４のスイッチＳＷ１４が導通状態のときに入力信号である第１のアナログ信号（Ａ１×Ｖｉｎ）または｛Ａ１×（Ｖｉｎ−Ｖｒ／２）｝をサンプリングする。そして、所定のタイミングでサンプリングした電圧（Ａ１×Ｖｉｎ）または｛Ａ１×（Ｖｉｎ−Ｖｒ／２）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第２のアナログ信号｛Ａ１×（Ｖｉｎ−Ｖｒ／２）または｛Ａ１×（Ｖｉｎ−Ｖｒ）｝をサンプリングする。そして、所定のタイミングでサンプリングした電圧｛Ａ１×（Ｖｉｎ−Ｖｒ／２）または｛Ａ１×（Ｖｉｎ−Ｖｒ）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
このように、第５のキャパシタＣ１５および第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。そして、電圧が合成されて比較器ＣＭＰ１１に供給される。
この場合、合成信号電圧としては、｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝、および｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝のいずれかとなる。
【０１１１】
比較部２２−２において、比較器ＣＭＰ１１は、入力される合成信号電圧｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
本第６の実施形態においては、２段目のＡＤ変換ステージ２０−２の比較器ＣＭＰ１１は、第２のフェーズ信号Φ２がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
なお、本第６の実施形態においては、１段目のＡＤ変換ステージ２０−１の比較器ＣＭＰ１１は、第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較動作を行う。
本第６の実施形態においては、後で説明するように、パイプライン処理を採用していることから、１段目のＡＤ変換ステージ２０−１と２段目のＡＤ変換ステージ２０−２は逆相で動作するように第１のフェーズと第２のフェーズが制御される。
【０１１２】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ０を受けると、比較の結果として第１の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＜０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２から出力される第１のアナログ信号Ａ１×Ｖｉｎが第１の出力部２３−２に入力し、第３のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／４）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
【０１１３】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ１を受けると、比較の結果として第２の比較結果｛（Ａ１×Ｖｉｎ）＋Ａ１×（Ｖｉｎ−Ｖｒ／２）｝＞０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２からの第３のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／４）が第１の出力部２３−２に入力し、他の第３のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
制御部ＣＴＬ１１−２は、第１のフェーズ信号Φ１がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２のいずれをアクティブのハイレベルで出力するかを判定する。
一方、制御部ＣＴＬ１１−１は、第２のフェーズ信号Φ２がローレベルからハイレベルになるときに、第１の制御信号Ｓ１１−１および第２の制御信号Ｓ１２−１のいずれをアクティブのハイレベルで出力するかを判定する。
【０１１４】
第１の出力部２３−２は、切替部２５−２を通して供給される第１の残差信号Ａ１×ＶｉｎまたはＡ１×（Ｖｉｎ−Ｖｒ／４）を所定の増幅率Ａ２をもって増幅して第１のアナログ信号出力端子ＴＯ１１−２から出力する。
すなわち、第１の出力部２３−２は、第１の残差信号Ａ１×Ａ２×ＶｉｎまたはＡ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）を第１のアナログ信号出力端子ＴＯ１１−２から出力する。
【０１１５】
第２の出力部２４−２は、切替部２５−２を通して供給される第２の残差信号Ａ１×（Ｖｉｎ−Ｖｒ／４）またはＡ１×（Ｖｉｎ−Ｖｒ／２）を所定の増幅率Ａ２をもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
すなわち、第２の出力部２４−２は、第２の残差信号Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）またはＡ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）を第２のアナログ信号出力端子ＴＯ１２−２から出力する。
【０１１６】
または、比較部２２−２において、比較器ＣＭＰ１１は、入力される合成信号電圧｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−２および制御部ＣＴＬ１１−２に出力する。
【０１１７】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ０を受けると、比較の結果として第１の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＜０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２から出力される第１のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３−２に入力し、第３のアナログ信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
【０１１８】
制御部ＣＴＬ１１−２は、比較器ＣＭＰ１１からデジタルデータ１を受けると、比較の結果として第２の比較結果｛Ａ１×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×（Ｖｉｎ−Ｖｒ）｝＞０が得られたものと判断する。そして、制御部ＣＴＬ１１−２は第１の制御信号Ｓ１１−２および第２の制御信号Ｓ１２−２により切替部２５−２を次のように制御する。
制御部ＣＴＬ１１−２は、信号生成部２１−２からの第３のアナログ信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）が第１の出力部２３−２に入力し、第２のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ）が第２の出力部２４−２に入力するように切替部２５−２を制御する。
【０１１９】
第１の出力部２３−２は、切替部２５−２を通して供給される第１の残差信号Ａ１×（Ｖｉｎ−Ｖｒ／２）またはＡ１×（Ｖｉｎ−３Ｖｒ／４）を所定の増幅率Ａ２をもって増幅して第１のアナログ信号出力端子ＴＯ１１−２から出力する。
すなわち、第１の出力部２３−２は、第１の残差信号Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）またはＡ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）を第１のアナログ信号出力端子ＴＯ１１−２から出力する。
【０１２０】
第２の出力部２４−２は、切替部２５−２を通して供給される第２の残差信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）またはＡ１×（Ｖｉｎ−Ｖｒ）を所定の増幅率Ａ２をもって増幅して第２のアナログ信号出力端子ＴＯ１２から出力する。
すなわち、第２の出力部２４−２は、第２の残差信号Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）またはＡ１×Ａ２×（Ｖｉｎ−Ｖｒ）を第２のアナログ信号出力端子ＴＯ１２−２から出力する。
【０１２１】
この２ビットＡＤ変換器１０Ｅは、基本的に以下のような第１のアナログ信号Ｖｉｎと第１の基準電圧Ｖｒｔに相当するフルレンジ電圧Ｖｒとの大小（高低）の関係を条件に、２ビットのデジタルデータ出力および２つのアナログ信号出力を行う。
【０１２２】
すなわち、Ｖｉｎ＜Ｖｒ／４の場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ００を出力する。
Ｖｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ０１を出力する。
Ｖｒ／２＜Ｖｉｎ＜３Ｖｒ／４場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ１０を出力する。
３Ｖｒ／４＜Ｖｉｎ＜Ｖｒの場合、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ１１を出力する。
【０１２３】
また、２つのアナログ信号出力端子ＴＯ１１−２，ＴＯ１２−２から比較結果に応じて残差信号を出力する。
残差信号Ａ１×ＶｉｎとＡ１×（Ｖｉｎ−Ｖｒ／４）をＡ２倍で増幅して出力する。
または、残差信号Ａ１×（Ｖｉｎ−Ｖｒ／４）とＡ１×（Ｖｉｎ−Ｖｒ／２)をＡ２倍で増幅して出力する。
または、残差信号Ａ１×（Ｖｉｎ−Ｖｒ／２）とＡ１×(Ｖｉｎ−３Ｖｒ／４)をＡ２倍で増幅して出力する。
または、残差信号Ａ１×（Ｖｉｎ−３Ｖｒ／４）とＡ１×（Ｖｉｎ−Ｖｒ）をＡ２倍で増幅して出力する。
【０１２４】
たとえば、１段目のＡＤ変換ステージ２０−１のアナログ信号入力Ｖｉｎが０＜Ｖｉｎ＜Ｖｒ／２のとき、デジタルデータ出力端子ＴＤ１１−１からデジタルデータ０を出力する。そして、ＡＤ変換ステージ２０−１は、２つのアナログ信号出力端子ＴＯ１１−１，ＴＯ１２−１からは残差信号Ａ１×ＶｉｎとＡ１×（Ｖｉｎ−Ｖｒ／２）を出力する。
ここで、Ａ１×Ｖｉｎ＞Ａ１×(Ｖｉｎ−Ｖｒ／２)の場合、すなわち、Ｖｒ／４＜Ｖｉｎ＜Ｖｒ／２の場合、２段目のＡＤ変換ステージ２０−２は、デジタルデータ出力端子ＴＤ１１−２からデジタルデータ１を出力する。そして、ＡＤ変換ステージ２０−２は、２つのアナログ信号出力端子ＴＯ１１−１，ＴＯ１２−１からは残差信号Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／４）、Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／２)を出力する。
つまり、この２段構成のＡＤ変換器１０Ｅは２つのデジタル出力信号端子ＴＤ１１−１，ＴＤ１１−２から２ビットのデジタルデータ０１を出力する。
【０１２５】
また、前述したように、本第６の実施形態においては、パイプライン処理を採用していることから、１段目のＡＤ変換ステージ２０−１と２段目のＡＤ変換ステージ２０−２は逆相で動作するように第１のフェーズと第２のフェーズが制御される。
以下に、このパイプライン動作について説明する。
図１６のＡＤ変換器１０Ｅにおいては、１段目のＡＤ変換ステージ２０−１において、信号生成部２１−１、第１の出力部２３−１、および第２の出力部２４−１は第１のフェーズでスイッチが導通してサンプリングやリセットを行う。１段目のＡＤ変換ステージ２０−１において、信号生成部２１−１、第１の出力部２３−１、および第２の出力部２４−１は第２のフェーズでサンプリング電圧の出力および入力を行う。
そして、１段目のＡＤ変換ステージ２０−１において、比較部２２−１および切替部２５−１は第２のフェーズで比較判定、並びに残差信号の第１の出力部２３−１および第２の出力部２４−１への供給制御を行う。
これに対して、２段目のＡＤ変換ステージ２０−２において、信号生成部２１−２、第１の出力部２３−２、および第２の出力部２４−２は第２のフェーズでスイッチが導通してサンプリングやリセットを行う。２段目のＡＤ変換ステージ２０−２において、信号生成部２１−２、第１の出力部２３−２、および第２の出力部２４−２は第１のフェーズでサンプリング電圧の出力および入力を行う。
そして、２段目のＡＤ変換ステージ２０−２において、比較部２２−２および切替部２５−２は第１のフェーズで比較判定、並びに残差信号の第１の出力部２３−２および第２の出力部２４−２への供給制御を行う。
【０１２６】
図１７（Ａ）および（Ｂ）は、第６の実施形態に係る２ビットＡＤ変換器のパイプライン動作を説明するための図であって、各フェーズにおける動作概要を示す図である。
図１７（Ａ）は、１段目のＡＤ変換ステージ２０−１の第１のフェーズと第２のフェーズの動作概要を示している。
図１７（Ｂ）は、２段目のＡＤ変換ステージ２０−２の第１のフェーズと第２のフェーズの動作概要を示している。
【０１２７】
図１６の２ビットＡＤ変換器１０Ｅのパイプライン動作を、図１７に関連付けて説明する。
第１のフェーズ信号Φ１がハイレベルのとき、１段目の１ビットＡＤ変換ステージ２０−１に関しては信号生成部２１−１の第１のスイッチＳＷ１１−１、第２のスイッチＳＷ１２−１、および第３のスイッチＳＷ１３−１がオンする。このため、サンプリング容量である第１から第４のキャパシタＣ１１〜Ｃ１４に第１のアナログ信号Ｖｉｎと第２のアナログ信号（Ｖｉｎ−Ｖｒ）がサンプリングされる。
また、このとき、第１の出力部２３−１の第９のスイッチＳＷ１９−１、並びに、第２の出力部２４−１の第１０のスイッチＳＷ２０−１がオンするため、第１の増幅器ＡＭＰ１１−１および第２の増幅器ＡＭＰ１２−１がリセットされる。
第１のフェーズ信号Φ１がハイレベルからローレベルに切り替わるタイミングで比較部２２−１の比較器ＣＭＰ１１が比較動作を行う。そして、第２のフェーズ信号Φ２がハイレベルとなるときに、制御部ＣＴＬ１１−１が切替部２５−１を制御する制御信号Ｓ１１−１，Ｓ１２−１うちいずれをアクティブのハイレベルにするかを判定する。
【０１２８】
第１のフェーズ信号Φ１がローレベルのとき、アナログ信号がリセットされるため、サンプリング容量にサンプリングされた信号が切替部２５−１を介して第１の増幅器ＡＭＰ１１−１および第２の増幅器ＡＭＰ１２−１に伝達される。
このとき、比較部２２−１の制御部ＣＴＬ１１−１が選択した第５および第８のスイッチＳＷ１５−１，ＳＷ１８−１または第６および第７のスイッチＳＷ１６−１，ＳＷ１７−１が導通状態（オン）する。
これにより、残差信号Ａ１×ＶｉｎとＡ１×（Ｖｉｎ−Ｖｒ／２）が、または、Ａ１×（Ｖｉｎ−Ｖｒ／２）とＡ１×（Ｖｉｎ−Ｖｒ）が第１および第２のアナログ信号として２段目の１ビットＡＤ変換ステージ２０−２に入力される。
また、１段目のＡＤ変換器２０−１からデジタルデータ０または１が出力される。
【０１２９】
２段目の１ビットＡＤ変換ステージ２０−２は、１段目の１ビットＡＤ変換ステージ２０−１のスイッチング動作とは１８０°位相がずれたタイミングでスイッチング動作するため、上記に記載している動作フェーズが反対となる。
すなわち、第２のフェーズ信号Φ２がハイレベルのとき、２段目の１ビットＡＤ変換ステージ２０−２に関しては信号生成部２１−２の第１のスイッチＳＷ１１−２、第２のスイッチＳＷ１２−２、および第３のスイッチＳＷ１３−２がオンする。
このため、サンプリング容量である第１から第４のキャパシタＣ１１〜Ｃ１４に第１のアナログ信号Ａ１×ＶｉｎまたはＡ１×（Ｖｉｎ−Ｖｒ／２）と第２のアナログ信号Ａ１×（Ｖｉｎ−Ｖｒ／２）またはＡ１×（Ｖｉｎ−Ｖｒ）がサンプリングされる。
また、このとき、第１の出力部２３−２の第９のスイッチＳＷ１９−２、並びに、第２の出力部２４−２の第１０のスイッチＳＷ２０−２がオンするため、第１の増幅器ＡＭＰ１１−２および第２の増幅器ＡＭＰ１２−２がリセットされる。
第２のフェーズ信号Φ２がハイレベルからローレベルに切り替わるタイミングで比較部２２−２の比較器ＣＭＰ１１が比較動作を行う。そして、第１のフェーズ信号Φ１がハイレベルとなるときに、制御部ＣＴＬ１１−２が切替部２５−２を制御する制御信号Ｓ１１−２，Ｓ１２−２のうちいずれをアクティブのハイレベルにするかを判定する。
【０１３０】
第２のフェーズ信号Φ２がローレベルのとき、アナログ信号がリセットされるため、サンプリング容量にサンプリングされた信号が切替部２５−２を介して第１の増幅器ＡＭＰ１１−２および第２の増幅器ＡＭＰ１２−２に伝達される。
このとき、比較部２２−２の制御部ＣＴＬ１１−２が選択した第５および第８のスイッチＳＷ１５−２，ＳＷ１８−２または第６および第７のスイッチＳＷ１６−２，ＳＷ１７−２が導通状態（オン）する。
これにより、２段目のＡＤ変換ステージ２０−２から残差信号Ａ２×Ａ１×ＶｉｎとＡ２×Ａ１×（Ｖｉｎ−Ｖｒ／４）、または、残差信号Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／４）とＡ２×Ａ１×（Ｖｉｎ−Ｖｒ／２)が出力される。
または、２段目のＡＤ変換ステージ２０−２から残差信号Ａ２×Ａ１×（Ｖｉｎ−Ｖｒ／２）とＡ２×Ａ１×(Ｖｉｎ−３Ｖｒ／４)、または、残差信号Ａ２×Ａ１×（Ｖｉｎ−３Ｖｒ／４）とＡ２×Ａ１×（Ｖｉｎ−Ｖｒ）が出力される。
また、２段目のＡＤ変換器２０−２からデジタルデータ０または１が出力される。
【０１３１】
以上のように、本第６の実施形態によれば、第１の実施形態の１ビットＡＤ変換ステージを２つ縦続接続することにより、２ビットＡＤ変換器１０Ｅが形成されている。
しがてって、上述した第１の実施形態と同様の効果を得ることができる。
【０１３２】
＜７．第７の実施形態＞
図１８は、本発明の第７の実施形態に係る３ビットＡＤ変換器の構成例を示す回路図である。
【０１３３】
本第７の実施形態に係る３ビットＡＤ変換器１０Ｆは、第６の実施形態に係る２ビットＡＤ変換器１０Ｅの２段目のＡＤ変換ステージ２０−２の出力側にＡＤ変換ステージの比較部２２−３のみを配置して３ビットＡＤ変換器として形成されている。
比較部２２−３は、制御部は有しておらず、比較器ＣＭＰ１１の出力はデジタルデータ出力端子ＴＤ１１−３に接続されている。
比較部２２−３は１段目のＡＤ変換ステージ２０−１の比較部２２−１と同相で動作して、２段目のＡＤ変換ステージ２０−２の比較部２２−２とは位相が１８０°ずれた逆相で動作する。
【０１３４】
２段目のＡＤ変換ステージ２０−２の出力側の比較部２２−３において、第５のキャパシタＣ１５は第４のスイッチＳＷ１４が導通状態のときに入力信号である第１のアナログ信号をサンプリングする。
具体的には、第５のキャパシタＣ１５は、第１のアナログ信号（Ａ１×Ａ２×Ｖｉｎ）、または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝または｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝をサンプリングする。
そして所定のタイミングでサンプリングした電圧（Ａ１×Ａ２×Ｖｉｎ）、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝または｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号である第２のアナログ信号をサンプリングする。
具体的には、第６のキャパシタＣ１６は、第２のアナログ信号｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝、｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝、または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝をサンプリングする。
そして、サンプリングした電圧｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）、｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝、｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝または｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。
【０１３５】
このように、第５のキャパシタＣ１５および第６のキャパシタＣ１６は、第４のスイッチＳＷ１４が導通状態のときに入力信号をサンプリングし、所定のタイミングでサンプリングした各電圧が比較器ＣＭＰ１１の入力ノードＮＤ１４側に発生する。そして、電圧が合成されて比較器ＣＭＰ１１に供給される。
この場合、合成信号電圧としては、次の４つが存在する。
第１の合成信号電圧は｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝である。
第２の合成信号電圧は｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝である。
第３の合成信号電圧は｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝である。
第４の合成信号電圧は｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝である。
【０１３６】
比較部２２−３において、比較器ＣＭＰ１１は、入力される第１の合成信号電圧｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛（Ａ１×Ａ２×Ｖｉｎ）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１３７】
また、比較部２２−３において、比較器ＣＭＰ１１は、入力される第２の合成信号電圧｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１３８】
また、比較部２２−３において、比較器ＣＭＰ１１は、入力される第３の合成信号電圧｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ／２）＋Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１３９】
また、比較部２２−３において、比較器ＣＭＰ１１は、入力される第４の合成信号電圧｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝と０Ｖとを比較する。
比較器ＣＭＰ１１は、第１の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝＜０を得た場合はデジタルデータ０を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
比較器ＣＭＰ１１は、第２の比較結果｛Ａ１×Ａ２×（Ｖｉｎ−３Ｖｒ／４）＋Ａ１×Ａ２×（Ｖｉｎ−Ｖｒ）｝＞０を得た場合はデジタルデータ１を、出力ノードＮＤ１５を介してデジタルデータ出力端子ＴＤ１１−３に出力する。
【０１４０】
本第７の実施形態によれば、３段目の比較部２２−３を配置するのみで３ビットＡＤ変換器を構成することが可能である。
また、その他の構成は第６の実施形態と同様であり、第７の実施形態によれば、上述した第１および第６の実施形態と同様の効果を得ることができる。
【０１４１】
＜８．第８の実施形態＞
図１９は、本発明の第８の実施形態に係る３ビットＡＤ変換器の構成例を示す回路図である。
【０１４２】
本第８の実施形態に係る３ビットＡＤ変換器１０Ｇが第７の実施形態に係るＡＤ変換器１０Ｆと異なる点は次の通りである。
３ビットＡＤ変換器１０Ｇは、１段目のＡＤ変換ステージ２０−１の入力段に第１のアナログ信号Ｖｉｎおよび第２のアナログ信号（Ｖｉｎ−Ｖｒ）を生成するアナログ信号生成ステージ３０が配置されている。
このアナログ信号生成ステージ３０は、Ｔ／Ｈ（トラック＆ホールド）機能付きの比較増幅回路として形成されている。
【０１４３】
アナログ信号生成ステージ３０は、第３の増幅器ＡＭＰ１３、第４の増幅器ＡＭＰ１４、第７のキャパシタＣ１７、および第８のキャパシタＣ１８を有する。
アナログ信号生成ステージ３０は、第１１のスイッチＳＷ３１、第１２のスイッチＳＷ３２、第１３のスイッチＳＷ３３、第１４のスイッチＳＷ３４、第１５のスイッチＳＷ３５、および第１６のスイッチＳＷ３６を有する。
アナログ信号生成部３０は、第３のアナログ信号入力端子ＴＩ３１、第２の基準電圧供給端子ＴＲＥＦＢ、第１の基準電圧供給端子ＴＲＥＦＴ、第３のアナログ信号出力端子ＴＯ３１、および第４のアナログ信号出力端子ＴＯ３２を有する。
アナログ信号生成部３０は、第３の増幅器ＡＭＰ１３の入力ノードＮＤ３１、および第４の増幅器ＡＭＰ１４の入力ノードＮＤ３２を有する。
【０１４４】
第３の増幅器ＡＭＰ１３の入力端子が入力ノードＮＤ３１に接続され、出力端子が第３のアナログ信号出力端子ＴＯ３１に接続されている。入力ノードＮＤ３１と固定電位ＶＣとの間に第１１のスイッチＳＷ３１が接続されている。
第７のキャパシタＣ１７の一端が第１２のスイッチＳＷ３２を介して第３のアナログ信号入力端子ＴＩ３１に接続され、第１３のスイッチＳＷ３３を介して第２の基準電圧供給端子ＴＲＥＦＢに接続されている。第７のキャパシタＣ１７の他端が第３の増幅器ＡＭＰ１３の入力ノードＮＤ３１に接続されている。
第４の増幅器ＡＭＰ１４の入力端子が入力ノードＮＤ３２に接続され、出力端子が第４のアナログ信号出力端子ＴＯ３２に接続されている。入力ノードＮＤ３２と固定電位ＶＣとの間に第１４のスイッチＳＷ３４が接続されている。
第８のキャパシタＣ１８の一端が第１５のスイッチＳＷ３５を介して第３のアナログ信号入力端子ＴＩ３１に接続され、第１６のスイッチＳＷ３６を介して第１の基準電圧供給端子ＴＲＥＦＴに接続されている。第８のキャパシタＣ１８の他端が第４の増幅器ＡＭＰ１４の入力ノードＮＤ３２に接続されている。
【０１４５】
アナログ信号生成ステージ３０において、第１１のスイッチＳＷ３１、第１２のスイッチＳＷ３２、第１４のスイッチＳＷ３４、および第１５のスイッチＳＷ３５は、第１のフェーズ信号Φ１がアクティブのハイレベルのときに導通状態（ＯＮ状態）となる。
このとき、１段目のＡＤ変換ステージ２０−１の信号生成部２１−１、第１および第２の出力部２３−１，２４−１は第２のフェーズで動作し、比較部２２−１および切替部２５−１は第１のフェーズで動作する。
２段目のＡＤ変換ステージ２０−２の信号生成部２１−２、第１および第２の出力部２３−２，２４−２は第１のフェーズで動作し、比較部２２−２および切替部２５−２は第２のフェーズで動作する。
そして、３段目の比較部２２−３は第１のフェーズで動作する。
また、アナログ信号生成ステージ３０において、第１３のスイッチＳＷ３３および第１６のスイッチＳＷ３６は、第２のフェーズ信号Φ２がアクティブのハイレベルのときに導通状態となる。
【０１４６】
第８の実施形態のＡＤ変換器１０Ｇも、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式ＡＤ変換器として形成されている。
そして、前述したように、このＡＤ変換器１０Ｇは、入力レンジ(電圧)が０からＶｒであり、入力信号Ｖｉｎをサンプリングし、Ｖｉｎ（Ｖｉｎから０を引いた値)と（Ｖｉｎ−Ｖｒ）を生成するＴ／Ｈ回路であるアナログ信号生成ステージ３０を有する。
そして、１段あたり、１ビット変換を行い、比較結果に応じてデジタルデータと残差アナログ信号を出力する２つのＡＤ変換ステージ２０−１，２０−２とが直列に接続（縦続接続）されている。
第８の実施形態のＡＤ変換器１０Ｇは、さらに２段目のＡＤ変換ステージ２０−２の出力には、１ビットの比較部２２−３を接続して構成された３ビット分解能のオープンループ方式パイプラインＡＤ変換器である。
【０１４７】
図２０は、３ビットＡＤ変換器の動作概要を示すタイミングチャートである。
ここで、３ビットＡＤ変換器の動作について説明する。
【０１４８】
第１のフェーズ信号（クロック）Φ１がハイレベルのとき、信号生成ステージ（Ｔ／Ｈ回路）３０は、第１１、第１２、第１４および第１５のスイッチＳＷ３１，ＳＷ３２，ＳＷ３４，ＳＷ３５が導通状態となる（ＯＮする）。
これにより、アナログ信号生成ステージ３０は、ｎ番目のアナログ入力信号Ｖｉ（ｎ）が第７および第８のキャパシタＣ１７，Ｃ１８（Ｃｓ）にサンプリングされる。
第１のフェーズ信号（クロック）Φ１がローレベルのとき、第１１、第１２、第１４および第１５のスイッチＳＷ３１，ＳＷ３２，ＳＷ３４，ＳＷ３５が非導通状態となり（ＯＦＦし）、第１３および第１６のスイッチＳＷ３３，ＳＷ３６が導通状態（ＯＮ）となる。
これにより、アナログ信号生成ステージ３０は、ｎ番目の残差アナログ信号（Ｖｉｎ（ｎ）−０）＝Ｖｉｎ（n）と（Ｖｉｎ−Ｖｒ（ｎ））を第３のアナログ信号出力信号ＴＯ３１および第４のアナログ信号出力端子ＴＯ３２からそれぞれ出力する。
【０１４９】
このとき、１段目の１ビットＡＤ変換ステージの信号生成部２１−１の第１から第３のスイッチＳＷ１１−１〜ＳＷ１３−１はＯＮしている。したがって、信号生成ステージ３０からの出力信号Ｖｉｎ（ｎ）と（Ｖｉｎ−Ｖｒ（ｎ））がそれぞれ第１から第４のキャパシタＣ１１〜Ｃ１４にサンプリングされる。
また、これと並行して、比較部２２−１の第４のスイッチＳＷ１４−１は非導通状態となる（ＯＦＦする）。
これに伴い、比較部２２−１において、ｎ番目の残差アナログ信号Ｖｉｎ（ｎ）とＶｉｎ−Ｖｒ（ｎ）を第５および第６のキャパシタＣ１５，Ｃ１６を介して演算し、比較器ＣＭＰ１１で残差アナログ信号Ｖｉｎ（ｎ）と（Ｖｉｎ−Ｖｒ（ｎ））の大きさを比較する。
再び第１のフェーズ信号（クロック）Φ１がハイレベルになると、アナログ信号生成ステージ（Ｔ／Ｈ回路）は（ｎ＋１）番目のアナログ信号をサンプリングする。
このとき、１段目の１ビットＡＤ変換ステージ２０−１の第１から第３のスイッチＳＷ１１−１〜ＳＷ１３−１はＯＦＦする。そして、比較部２２−１の比較器ＣＭＰ１１の比較結果に応じて制御信号Ｓ１１−１，Ｓ１１−２の選択の判定が行われる。
すなわち、ＡＤ変換ステージ２０−１は、|Ｖｉｎ（n）|＜|Ｖｉｎ（n）−Ｖｒ|の場合は、制御信号Ｓ１１−１が選択され、第１の増幅器ＡＭＰ１１−１から信号Ａ１×Ｖｉｎ、第２の増幅器ＡＭＰ１２−１から信号Ａ１×（Ｖｉｎ−Ｖｒ／２）を出力する。
またこのとき、デジタルデータ出力端子ＴＤ１１−１からデジタルデータ０を出力する。
ＡＤ変換ステージ２０−１は、|Ｖｉｎ|＞|Ｖｉｎ−Ｖｒ|の場合は、比較部２２−１で制御信号Ｓ１２−１が選択される。これにより、第１の増幅器ＡＭＰ１１−１から信号Ａ１×（Ｖｉｎ−Ｖｒ／２）、第２の増幅器ＡＭＰ１２−１から信号Ａ１×（Ｖｉｎ−Ｖｒ)を出力する。またこのとき、デジタルデータ出力端子ＴＤ１１−１からデジタルデータ１を出力する。
第１および第２のアナログ信号出力端子ＴＯ１１−１、ＴＯ１２−１から出力される２つのアナログ残差信号は、２段目の１ビットＡＤ変換ステージ２０−２の信号生成部２１−２の第１から第４のキャパシタＣ１１〜Ｃ１４にサンプリングされる。
この後、２段目のＡＤ変換ステージ２０−２も、１段目と同様の操作を繰り返してデジタルデータとアナログ残差信号を出力する。
最後にこの２つのアナログ残差信号を比較部２２−３で比較し、デジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２，ＴＤ１１−３から３ビットのデータが出力される。
【０１５０】
本第８の実施形態によれば、以下に示す大きな特徴を有している。
各段のＡＤ変換ステージは、２つのアナログ入力電圧そのものから生成された閾値をもとに比較を行う。また、アナログ残差信号も同様に２つのアナログ入力信号電圧そのものから生成される。
これにより、ＡＤ変換ステージの中で、または直列に接続されたＡＤ変換ステージの間で正確な絶対値を必要とする部分が存在しない。
この構成により、増幅器ＡＭＰ１１、ＡＭＰ１２のゲインを厳密にコントロール必要がなくなり、またキャパシタ演算もオープンループで行っている（クローズループを使用していない）。
このため、各段の増幅器ＡＭＰ１１，ＡＭＰ１２を、図１９中および図４に示すような、シンプルな差動アンプで構成できる。
【０１５１】
＜９．第９の実施形態＞
図２１は、本発明の第９の実施形態に係る３ビットＡＤ変換器の構成例を示す回路図である。
【０１５２】
本第９の実施形態に係る３ビットＡＤ変換器１０Ｈが第８の実施形態に係るＡＤ変換器１０Ｇと異なる点は次の通りである。
ＡＤ変換器１０Ｈは、各ＡＤ変換ステージ２０Ｇ−１，２０Ｇ−２として図１２に示す第４の実施形態に係る冗長を持たせた１．５ビットＡＤ変換器１０Ｃを適用したことにある。
１．５ビットＡＤ変換器の構成等においては、第４の実施形態で詳細に説明したことからここでの説明は省略する。
【０１５３】
第９の実施形態において、その他の構成は第８の実施形態と同様であり、上述した第８の実施形態の作用効果と同様の作用効果を得ることができることはもとより、比較器の精度を緩和することが可能となる。
【０１５４】
＜１０．第１０の実施形態＞
図２２は、本発明の第１０の実施形態に係る１ビットＡＤ変換器の構成例を示すブロック図である。
【０１５５】
本第１０の実施形態に係る１ビットＡＤ変換器１０Ｉが図３に示す第１の実施形態に係る１ビットＡＤ変換器１０と異なる点は、信号生成部２１Ｉ、第１の出力部２３Ｉ、第２の出力部２４Ｉの構成、および切替部２５Ｉに対する制御部ＣＴＬ１１Ｉの制御方法にある。
【０１５６】
本１ビットＡＤ変換器１０Ｉは、信号生成部２１Ｉにおいて、図３の第１から第３の出力ノードＮＤ１１〜ＮＤ１３と固定電位ＶＣ間の、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３が配置されていない。
【０１５７】
第１の出力部２３Ｉにおいて、第１の増幅器ＡＭＰ１１ＩはＮＭＯＳトランジスタＭ２１Ｉ、抵抗素子Ｒ２１Ｉ、スイッチＳＷ２１Ｉ、入力ノードＮＤ１６Ｉ、および出力ノードＮＤ２１Ｉを含んで構成されている。
ＮＭＯＳトランジスタＭ２１Ｉのソースが基準電位ＶＳＳに接続され、ドレインが出力ノードＮＤ２１Ｉに接続されている。抵抗素子Ｒ２１Ｉの一端が電源電位ＶＤＤに接続され、他端が出力ノードＮＤ２１Ｉに接続され、出力ノードＮＤ２１Ｉが第１のアナログ信号出力端子ＴＯ１１に接続されている。
スイッチＳＷ２１Ｉは、入力ノードＮＤ１６Ｉと出力ノードＮＤ２１Ｉ間に接続されている。スイッチＳＷ２１Ｉは、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【０１５８】
第２の出力部２４Ｉにおいて、第２の増幅器ＡＭＰ１２ＩはＮＭＯＳトランジスタＭ２２Ｉ、抵抗素子Ｒ２２Ｉ、スイッチＳＷ２２Ｉ、入力ノードＮＤ１７Ｉ、および出力ノードＮＤ２２Ｉを含んで構成されている。
ＮＭＯＳトランジスタＭ２２Ｉのソースが基準電位ＶＳＳに接続され、ドレインが出力ノードＮＤ２２Ｉに接続されている。抵抗素子Ｒ２２Ｉの一端が電源電位ＶＤＤに接続され、他端が出力ノードＮＤ２２Ｉに接続され、出力ノードＮＤ２２Ｉが第２のアナログ信号出力端子ＴＯ１２に接続されている。
スイッチＳＷ２２Ｉは、入力ノードＮＤ１７Ｉと出力ノードＮＤ２２Ｉ間に接続されている。スイッチＳＷ２２Ｉは、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【０１５９】
比較部２２Ｉの制御部ＣＴＬ１１Ｉは、第１のフェーズ信号Φ１がハイレベルで、信号生成部２１Ｉがサンプリング動作を行う第１のフェーズ動作時に、２つの制御信号Ｓ１１ＩおよびＳ１２Ｉをハイレベルに設定する。
これにより、切替部２５Ｉにおいて、すべてのスイッチ、すなわち第５のスイッチＳＷ１５、第８のスイッチＳＷ１８、第６のスイッチＳＷ１６、および第７のスイッチＳＷ１７が導通状態に保持される。
このとき、第１の出力部２３ＩのスイッチＳＷ２１Ｉおよび第２の出力部２４ＩのスイッチＳＷ２２Ｉも導通状態に保持される。
したがって、第１の出力部２３ＩのＮＭＯＳトランジスタＭ２１Ｉおよび第２の出力部２４ＩのＮＭＯＳトランジスタＭ２２Ｉは、ゲートとドレインが接続された、いわゆるダイオード接続される。
これにより、信号生成部２１Ｉの入力アナログ信号のサンプリング期間に、ダイオード接続されたＮＭＯＳトランジスタＭ２１Ｉ，Ｍ２２Ｉによりコモン電圧が生成される。
【０１６０】
比較部２２Ｉの制御部ＣＴＬ１１Ｉは、第２のフェーズ信号Φ２がハイレベルの第２のフェーズ動作時に、比較器ＣＭＰ１１から第１のデジタルデータ０を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＩのスイッチＳＷ２１Ｉおよび第２の出力部２４ＩのスイッチＳＷ２２Ｉは非導通状態に保持される。
したがって、第１の出力部２３ＩのＮＭＯＳトランジスタＭ２１Ｉおよび第２の出力部２４ＩのＮＭＯＳトランジスタＭ２２Ｉは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｉは、第１のデジタルデータ０を受けると、比較の結果として第１の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ）＜０が得られたものと判断し、第１の制御信号Ｓ１１Ｉおよび第２の制御信号Ｓ１２Ｉにより切替部２５Ｉを次のように制御する。
制御部ＣＴＬ１１Ｉは、第１の制御信号Ｓ１１Ｉをアクティブのハイレベルのままに保持し、第２の制御信号Ｓ１２Ｉを非アクティブのローレベルに設定する。
これにより、切替部２５Ｉにおいて、第５のスイッチＳＷ１５および第８のスイッチが導通状態（ＯＮ）に保持され、第６のスイッチＳＷ１６および第７のスイッチＳＷ１７が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｉから出力される第１のアナログ信号Ｖｉｎが第１の出力部２３Ｉの第１の増幅器ＡＭＰ１１ＩのＮＭＯＳトランジスタＭ２１Ｉのゲートに入力する。また、信号生成部２１Ｉから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４Ｉの第２の増幅器ＡＭＰ１２ＩのＮＭＯＳトランジスタＭ２２Ｉのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｉは、切替部２５Ｉを通して供給される第１の残差信号ＶｉｎをＮＭＯＳトランジスタＭ２１Ｉのトランスコンダクタンス（ｇｍ）により所定の増幅率Ａをもって増幅して信号Ａ×Ｖｉｎを第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｉは、切替部２５Ｉを通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）をＮＭＯＳトランジスタＭ２２Ｉのｇｍにより所定の増幅率Ａをもって増幅し信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１６１】
制御部ＣＴＬ１１Ｉは、比較器ＣＭＰ１１から第２のデジタルデータ１を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＩのスイッチＳＷ２１Ｉおよび第２の出力部２４ＩのスイッチＳＷ２２Ｉは非導通状態に保持される。
したがって、第１の出力部２３ＩのＮＭＯＳトランジスタＭ２１Ｉおよび第２の出力部２４ＩのＮＭＯＳトランジスタＭ２２Ｉは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｉは、比較の結果として第２の比較結果（Ｖｉｎ＋Ｖｉｎ−Ｖｒ＞０が得られたものと判断し、第１の制御信号Ｓ１１Ｉおよび第２の制御信号Ｓ１２Ｉにより切替部２５Ｉを次のように制御する。
制御部ＣＴＬ１１Ｉは、第２の制御信号Ｓ１２Ｉをアクティブのハイレベルのままに保持し、第１の制御信号Ｓ１１Ｉを非アクティブのローレベルに設定する。
これにより、切替部２５Ｉにおいて、第６のスイッチＳＷ１６および第７のスイッチが導通状態（ＯＮ）に保持され、第５のスイッチＳＷ１５および第８のスイッチＳＷ１８が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｉから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３Ｉの第１の増幅器ＡＭＰ１１ＩのＮＭＯＳトランジスタＭ２１Ｉのゲートに入力する。
また、信号生成部２１Ｉから出力される第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４Ｉの第２の増幅器ＡＭＰ１２ＩのＮＭＯＳトランジスタＭ２２Ｉのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｉは、切替部２５Ｉを通して供給される第１の残差信号（Ｖｉｎ−Ｖｒ／２）をＮＭＯＳトランジスタＭ２１Ｉのｇｍにより所定の増幅率Ａをもって増幅し信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｉは、切替部２５Ｉを通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ）をＮＭＯＳトランジスタＭ２２Ｉのｇｍにより所定の増幅率Ａをもって増幅して、信号Ａ×（Ｖｉｎ−Ｖｒ）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１６２】
本第１０の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【０１６３】
＜１１．第１１の実施形態＞
図２３は、本発明の第１１の実施形態に係る１．５ビットＡＤ変換器の構成例を示すブロック図である。
【０１６４】
本第１１の実施形態に係る１．５ビットＡＤ変換器１０Ｊが、図１２に示す第４の実施形態に係る１ビットＡＤ変換器１０Ｃと異なる点は次の通りである。
すなわち、１．５ビットＡＤ変換器１０Ｊが、図１２に示す第４の実施形態に係る１．５ビットＡＤ変換器１０Ｃと異なる点は信号生成部２１Ｊ、第１の出力部２３Ｊ、第２の出力部２４Ｊの構成、および切替部２５Ｊに対する制御部ＣＴＬ１１Ｊの制御方法にある。
【０１６５】
本１．５ビットＡＤ変換器１０Ｊは、信号生成部２１Ｊにおいて、図１２の第１から第３の出力ノードＮＤ１１〜ＮＤ１３と固定電位ＶＣ間のスイッチＳＷが配置されていない。
すなわち、信号生成部２１Ｊには、第１のスイッチＳＷ１１−１，ＳＷ１１−２、第２のスイッチＳＷ１２−１，ＳＷ１２−２、および第３のスイッチＳＷ１３−１，ＳＷ１３−２が配置されていない。
【０１６６】
第１の出力部２３Ｊにおいて、第１の増幅器ＡＭＰ１１ＪはＮＭＯＳトランジスタＭ２１Ｊ、抵抗素子Ｒ２１Ｊ、スイッチＳＷ２１Ｊ、入力ノードＮＤ１６Ｊ、および出力ノードＮＤ２１Ｊを含んで構成されている。
ＮＭＯＳトランジスタＭ２１Ｊのソースが基準電位ＶＳＳに接続され、ドレインが出力ノードＮＤ２１Ｊに接続されている。抵抗素子Ｒ２１Ｊの一端が電源電位ＶＤＤに接続され、他端が出力ノードＮＤ２１Ｊに接続され、出力ノードＮＤ２１Ｉが第１のアナログ信号出力端子ＴＯ１１に接続されている。
スイッチＳＷ２１Ｊは、入力ノードＮＤ１６Ｊと出力ノードＮＤ２１Ｉ間に接続されている。スイッチＳＷ２１Ｊは、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【０１６７】
第２の出力部２４Ｊにおいて、第２の増幅器ＡＭＰ１２ＪはＮＭＯＳトランジスタＭ２２Ｊ、抵抗素子Ｒ２２Ｊ、スイッチＳＷ２２Ｊ、入力ノードＮＤ１７Ｊ、および出力ノードＮＤ２２Ｊを含んで構成されている。
ＮＭＯＳトランジスタＭ２２Ｊのソースが基準電位ＶＳＳに接続され、ドレインが出力ノードＮＤ２２Ｊに接続されている。抵抗素子Ｒ２２Ｊの一端が電源電位ＶＤＤに接続され、他端が出力ノードＮＤ２２Ｊに接続され、出力ノードＮＤ２２Ｊが第２のアナログ信号出力端子ＴＯ１２に接続されている。
スイッチＳＷ２２Ｊは、入力ノードＮＤ１７Ｊと出力ノードＮＤ２２Ｊ間に接続されている。スイッチＳＷ２２Ｊは、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【０１６８】
比較部２２Ｊの制御部ＣＴＬ１１Ｊは、第１のフェーズ信号Φ１がハイレベルで、信号生成部２１Ｊがサンプリング動作を行う第１のフェーズ動作時に、４つの第１から第４の制御信号Ｓ２１Ｊ〜２４Ｊをハイレベルに設定する。
これにより、切替部２５Ｊにおいて、すべてのスイッチが導通状態に保持される。
すなわち、切替部２５Ｊにおいて、第５のスイッチＳＷ１５−１，ＳＷ１５−２、第８のスイッチＳＷ１８−１，ＳＷ１８−２、第６のスイッチＳＷ１６−１，ＳＷ１６−２、および第７のスイッチＳＷ１７−１，ＳＷ１７−２が導通状態に保持される。
このとき、第１の出力部２３ＪのスイッチＳＷ２１Ｊおよび第２の出力部２４ＪのスイッチＳＷ２２Ｊも導通状態に保持される。
したがって、第１の出力部２３ＪのＮＭＯＳトランジスタＭ２１Ｊおよび第２の出力部２４ＪのＮＭＯＳトランジスタＭ２２Ｊは、ゲートとドレインが接続された、ダイオード接続される。
これにより、信号生成部２１Ｊの入力アナログ信号のサンプリング期間に、ダイオード接続されたＮＭＯＳトランジスタＭ２１Ｊ，Ｍ２２Ｊによりコモン電圧が生成される。
【０１６９】
比較部２２Ｊの制御部ＣＴＬ１１Ｊは、第２のフェーズ信号Φ２がハイレベルの第２のフェーズ動作時に、比較器ＣＭＰ１１−１，ＣＭＰ１１−２から第１のデジタルデータ０を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＪのスイッチＳＷ２１Ｊおよび第２の出力部２４ＪのスイッチＳＷ２２Ｊは非導通状態に保持される。
したがって、第１の出力部２３ＪのＮＭＯＳトランジスタＭ２１Ｊおよび第２の出力部２４ＪのＮＭＯＳトランジスタＭ２２Ｊは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｊは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２から第１のデジタルデータ０を受けると、比較の結果として第１の比較結果｛（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｊは、第１から第４の制御信号Ｓ２１Ｊ〜Ｓ２４Ｊにより切替部２５Ｊを次のように制御する。
制御部ＣＴＬ１１Ｊは、第１の制御信号Ｓ２１Ｊおよび第２の制御信号Ｓ２２Ｊをハイレベルのままに保持し、第３の制御信号Ｓ２３Ｊおよび第４の制御信号Ｓ２４Ｊを非アクティブのローレベルに設定する。
これにより、切替部２５Ｊにおいて、第５のスイッチＳＷ１５−１，ＳＷ１５−２、および第８のスイッチＳＷ１８−１，ＳＷ１８−２が導通状態（ＯＮ）に保持される。一方、切替部２５Ｊにおいて、第６のスイッチＳＷ１６−１，ＳＷ１６−２、および第７のスイッチＳＷ１７−１，ＳＷ１７−２が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｊから出力される第１のアナログ信号Ｖｉｎが第１の出力部２３Ｊの第１の増幅器ＡＭＰ１１ＪのＮＭＯＳトランジスタＭ２１Ｊのゲートに入力する。また、信号生成部２１Ｊから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４Ｊの第２の増幅器ＡＭＰ１２ＪのＮＭＯＳトランジスタＭ２２Ｊのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｊは、切替部２５Ｊを通して供給される第１の残差信号ＶｉｎをＮＭＯＳトランジスタＭ２１Ｊのｇｍにより所定の増幅率Ａをもって増幅して、信号Ａ×Ｖｉｎを第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｊは、切替部２５Ｊを通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）をＮＭＯＳトランジスタＭ２２Ｊのｇｍにより所定の増幅率Ａをもって増幅し信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１７０】
制御部ＣＴＬ１１Ｊは、比較器ＣＭＰ１１−１から第２のデジタルデータ１を受け、比較器ＣＭＰ１１−２から第１のデジタルデータ０を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＪのスイッチＳＷ２１Ｊおよび第２の出力部２４ＪのスイッチＳＷ２２Ｊは非導通状態に保持される。
したがって、第１の出力部２３ＪのＮＭＯＳトランジスタＭ２１Ｊおよび第２の出力部２４ＪのＮＭＯＳトランジスタＭ２２Ｊは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｊは、比較器ＣＭＰ１１−１では第２の比較結果が得られ、比較器ＣＭＰ１１−２では第１の比較結果が得られたものと判断する。
制御部ＣＴＬ１１Ｊは、比較器ＣＭＰ１１−１で｛（５Ｖｉｎ／８）＋３（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−３Ｖｒ／８）＞０、比較器ＣＭＰ１１−２で｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｊは、第１から第４の制御信号Ｓ２１Ｊ〜Ｓ２４Ｊにより切替部２５Ｊを次のように制御する。
制御部ＣＴＬ１１Ｊは、第２の制御信号Ｓ２２Ｊおよび第３の制御信号Ｓ２３Ｊをハイレベルのままに保持し、第１の制御信号Ｓ２１Ｊおよび第４の制御信号Ｓ２４Ｊを非アクティブのローレベルに設定する。
これにより、切替部２５Ｊにおいて、第５のスイッチＳＷ１５−２、第８のスイッチＳＷ１８−１，ＳＷ１８−２、第７のスイッチＳＷ１７−１，ＳＷ１７−２、および第６のスイッチＳＷ１６−２が導通状態（ＯＮ）に保持される。一方、切替部２５Ｊにおいて、第５のスイッチＳＷ１５−１および第６のスイッチＳＷ１６−１が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｊから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／４）が第１の出力部２３Ｊの第１の増幅器ＡＭＰ１１ＪのＮＭＯＳトランジスタＭ２１Ｊのゲートに入力する。また、信号生成部２１Ｊから出力される第３のアナログ信号（Ｖｉｎ−３Ｖｒ／４）が第２の出力部２４Ｊの第２の増幅器ＡＭＰ１２ＪのＮＭＯＳトランジスタＭ２２Ｊのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｊは、切替部２５Ｊを通して供給される第１の残差信号（Ｖｉｎ−Ｖｒ／４）をＮＭＯＳトランジスタＭ２１Ｊのｇｍにより所定の増幅率Ａをもって増幅する。そして、第１の増幅器ＡＭＰ１１Ｊは、信号Ａ×（Ｖｉｎ−Ｖｒ／４）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｊは切替部２５Ｊを通して供給される第２の残差信号（Ｖｉｎ−３Ｖｒ／４）をＮＭＯＳトランジスタＭ２２Ｊのｇｍにより所定の増幅率Ａをもって増幅する。そして、第２の増幅器ＡＭＰ１２Ｊは、信号Ａ×（Ｖｉｎ−３Ｖｒ／４）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１７１】
制御部ＣＴＬ１１Ｊは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２から第２のデジタルデータ１を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＪのスイッチＳＷ２１Ｊおよび第２の出力部２４ＪのスイッチＳＷ２２Ｊは非導通状態に保持される。
したがって、第１の出力部２３ＪのＮＭＯＳトランジスタＭ２１Ｊおよび第２の出力部２４ＪのＮＭＯＳトランジスタＭ２２Ｊは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｊは、比較器ＣＭＰ１１−２の比較の結果として第２の比較結果｛（３Ｖｉｎ／８）＋５（Ｖｉｎ−Ｖｒ）／８｝（＝Ｖｉｎ−５Ｖｒ／８）＞０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｊは、第１から第４の制御信号Ｓ２１Ｊ〜Ｓ２４Ｊにより切替部２５Ｊを次のように制御する。
制御部ＣＴＬ１１Ｊは、第３の制御信号Ｓ２３Ｊおよび第４の制御信号Ｓ２４Ｊをハイレベルのままに保持し、第１の制御信号Ｓ２１Ｊおよび第２の制御信号Ｓ２２Ｊを非アクティブのローレベルに設定する。
これにより、切替部２５Ｊにおいて、第７のスイッチＳＷ１７−１，ＳＷ１７−２、および第６のスイッチＳＷ１６−１，ＳＷ１６−２が導通状態（ＯＮ）に保持される。一方、切替部２５Ｊにおいて、第５のスイッチＳＷ１５−１，ＳＷ１５−２，および第８のスイッチＳＷ１８−１、ＳＷ１８−２が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｊから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３Ｊの第１の増幅器ＡＭＰ１１ＪのＮＭＯＳトランジスタＭ２１Ｊのゲートに入力する。また、信号生成部２１Ｊから出力される第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４Ｊの第２の増幅器ＡＭＰ１２ＪのＮＭＯＳトランジスタＭ２２Ｊのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｊは、切替部２５Ｊを通して供給される第１の残差信号（Ｖｉｎ−Ｖｒ／２）をＮＭＯＳトランジスタＭ２１Ｊのｇｍにより所定の増幅率Ａをもって増幅する。そして、第１の増幅器ＡＭＰ１１Ｊは、信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｊは切替部２５Ｊを通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ）をＮＭＯＳトランジスタＭ２２Ｊのｇｍにより所定の増幅率Ａをもって増幅する。そして、第２の増幅器ＡＭＰ１２Ｊは、信号Ａ×（Ｖｉｎ−Ｖｒ）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１７２】
本第１１の実施形態によれば、上述した第４の実施形態の効果と同様の効果を得ることができる。
【０１７３】
＜１２．第１２の実施形態＞
図２４は、本発明の第１２の実施形態に係る２ビットＡＤ変換器の構成例を示すブロック図である。
【０１７４】
本第１２の実施形態に係る２ビットＡＤ変換器１０Ｋが、図１４に示す第５の実施形態に係る２ビットＡＤ変換器１０Ｄと異なる点は次の通りである。
すなわち、２ビットＡＤ変換器１０Ｋが、図１４に示す第５の実施形態に係る２ビットＡＤ変換器１０Ｄと異なる点は、信号生成部２１Ｋ、第１の出力部２３Ｋ、第２の出力部２４Ｋの構成、および切替部２５Ｋに対する制御部ＣＴＬ１１Ｋの制御方法にある。
【０１７５】
本２ビットＡＤ変換器１０Ｋは、信号生成部２１Ｋにおいて、図１４の第１から第３の出力ノードＮＤ１１〜ＮＤ１３と固定電位ＶＣ間のスイッチＳＷが配置されていない。
すなわち、信号生成部２１Ｋには、第１のスイッチＳＷ１１、第２のスイッチＳＷ１２、および第３のスイッチＳＷ１３−１，ＳＷ１３−２、ＳＷ１３−３が配置されていない。
【０１７６】
第１の出力部２３Ｋにおいて、第１の増幅器ＡＭＰ１１ＫはＮＭＯＳトランジスタＭ２１Ｋ、抵抗素子Ｒ２１Ｋ、スイッチＳＷ２１Ｋ、入力ノードＮＤ１６Ｋ、および出力ノードＮＤ２１Ｋを含んで構成されている。
ＮＭＯＳトランジスタＭ２１Ｋのソースが基準電位ＶＳＳに接続され、ドレインスが出力ノードＮＤ２１Ｋに接続されている。抵抗素子Ｒ２１Ｋの一端が電源電位ＶＤＤに接続され、他端が出力ノードＮＤ２１Ｋに接続され、出力ノードＮＤ２１Ｋが第１のアナログ信号出力端子ＴＯ１１に接続されている。
スイッチＳＷ２１Ｋは、入力ノードＮＤ１６Ｋと出力ノードＮＤ２１Ｋ間に接続されている。スイッチＳＷ２１Ｋは、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【０１７７】
第２の出力部２４Ｋにおいて、第２の増幅器ＡＭＰ１２ＫはＮＭＯＳトランジスタＭ２２Ｋ、抵抗素子Ｒ２２Ｋ、スイッチＳＷ２２Ｋ、入力ノードＮＤ１７Ｋ、および出力ノードＮＤ２２Ｋを含んで構成されている。
ＮＭＯＳトランジスタＭ２２Ｋのソースが基準電位ＶＳＳに接続され、ドレインが出力ノードＮＤ２２Ｋに接続されている。抵抗素子Ｒ２２Ｋの一端が電源電位ＶＤＤに接続され、他端が出力ノードＮＤ２２Ｋに接続され、出力ノードＮＤ２２Ｋが第２のアナログ信号出力端子ＴＯ１２に接続されている。
スイッチＳＷ２２Ｋは、入力ノードＮＤ１７Ｋと出力ノードＮＤ２２Ｋ間に接続されている。スイッチＳＷ２２Ｋは、第１のフェーズ信号Φ１がハイレベルの期間に導通状態（短絡状態）に保持され、ローレベルの期間に非導通状態（開放状態）に保持される。
【０１７８】
比較部２２Ｋの制御部ＣＴＬ１１Ｋは、第１のフェーズ信号Φ１がハイレベルで、信号生成部２１Ｋがサンプリング動作を行う第１のフェーズ動作時に、４つの第１から第４の制御信号Ｓ３１Ｋ〜３４Ｋをハイレベルに設定する。
これにより、切替部２５Ｋにおいて、すべてのスイッチが導通状態に保持される。
すなわち、切替部２５Ｋにおいて、第５のスイッチＳＷ１５、第６のスイッチＳＷ１６、第７のスイッチＳＷ１７−１，ＳＷ１７−２、ＳＷ１７−３、および第８のスイッチＳＷ１８−１，ＳＷ１８−２，ＳＷ１８−３が導通状態に保持される。
このとき、第１の出力部２３ＫのスイッチＳＷ２１Ｋおよび第２の出力部２４ＫのスイッチＳＷ２２Ｋも導通状態に保持される。
したがって、第１の出力部２３ＫのＮＭＯＳトランジスタＭ２１Ｋおよび第２の出力部２４ＫのＮＭＯＳトランジスタＭ２２Ｋは、ゲートとドレインが接続された、ダイオード接続される。
これにより、信号生成部２１Ｋの入力アナログ信号のサンプリング期間に、ダイオード接続されたＮＭＯＳトランジスタＭ２１Ｋ，Ｍ２２Ｋによりコモン電圧が生成される。
【０１７９】
比較部２２Ｋの制御部ＣＴＬ１１Ｋは、第２のフェーズ信号Φ２がハイレベルの第２のフェーズ動作時に、比較器ＣＭＰ１１−１，ＣＭＰ１１−２，ＣＭＰ１１−３から第１のデジタルデータ０を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＫのスイッチＳＷ２１Ｋおよび第２の出力部２４ＫのスイッチＳＷ２２Ｋは非導通状態に保持される。
したがって、第１の出力部２３ＫのＮＭＯＳトランジスタＭ２１Ｋおよび第２の出力部２４ＫのＮＭＯＳトランジスタＭ２２Ｋは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２、ＣＭＰ１１−３から第１のデジタルデータ０を受けると、比較の結果として第１の比較結果（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｋは、第１から第４の制御信号Ｓ３１Ｋ〜Ｓ３４Ｋにより切替部２５Ｋを次のように制御する。
制御部ＣＴＬ１１Ｋは、第１の制御信号Ｓ３１Ｋをハイレベルのままに保持し、第２の制御信号Ｓ３２Ｋ、第３の制御信号Ｓ３３Ｋ、および第４の制御信号Ｓ３４Ｋを非アクティブのローレベルに設定する。
これにより、切替部２５Ｋにおいて、第５のスイッチＳＷ１５、および第８のスイッチＳＷ１８−１が導通状態（ＯＮ）に保持される。一方、切替部２５Ｋにおいて、第６のスイッチＳＷ１６、第７のスイッチＳＷ１７−１，ＳＷ１７−２，ＳＷ１７−３、および第８のスイッチＳＷ１８−２，ＳＷ１８−３が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｋから出力される第１のアナログ信号Ｖｉｎが第１の出力部２３Ｋの第１の増幅器ＡＭＰ１１ＫのＮＭＯＳトランジスタＭ２１Ｋのゲートに入力する。また、信号生成部２１Ｋから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／４）が第２の出力部２４Ｋの第２の増幅器ＡＭＰ１２ＫのＮＭＯＳトランジスタＭ２２Ｋのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｋは、切替部２５Ｋを通して供給される第１の残差信号ＶｉｎをＮＭＯＳトランジスタＭ２１Ｋのｇｍにより所定の増幅率Ａをもって増幅して、信号Ａ×Ｖｉｎを第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｋは、切替部２５Ｋを通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／４）をＮＭＯＳトランジスタＭ２２Ｋのｇｍにより所定の増幅率Ａをもって増幅し信号Ａ×（Ｖｉｎ−Ｖｒ／４）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１８０】
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−１から第２のデジタルデータ１を受け、比較器ＣＭＰ１１−２，ＣＭＰ１１−３から第１のデジタルデータ０を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＫのスイッチＳＷ２１Ｋおよび第２の出力部２４ＫのスイッチＳＷ２２Ｋは非導通状態に保持される。
したがって、第１の出力部２３ＫのＮＭＯＳトランジスタＭ２１Ｋおよび第２の出力部２４ＫのＮＭＯＳトランジスタＭ２２Ｋは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−１では第２の比較結果が得られ、比較器ＣＭＰ１１−２では第１の比較結果が得られたものと判断する。
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−１で（３Ｖｉｎ／４）＋（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−Ｖｒ／４）＞０、比較器ＣＭＰ１１−２で（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｋは、第１から第４の制御信号Ｓ３１Ｋ〜Ｓ３４Ｋにより切替部２５Ｋを次のように制御する。
制御部ＣＴＬ１１Ｋは、第２の制御信号Ｓ３２Ｋをハイレベルのままに保持し、第１の制御信号Ｓ３１Ｋ、第３の制御信号Ｓ３３Ｋ、および第４の制御信号Ｓ３４Ｋを非アクティブのローレベルに設定する。
これにより、切替部２５Ｋにおいて、第７のスイッチＳＷ１７−１、および第８のスイッチＳＷ１８−２が導通状態（ＯＮ）に保持される。一方、切替部２５Ｋにおいて、第５のスイッチＳＷ１５、第６のスイッチＳＷ１６、第７のスイッチＳＷ１７−２，ＳＷ１７−３、および第８のスイッチＳＷ１８−１，ＳＷ１８−３が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｋから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／４）が第１の出力部２３Ｋの第１の増幅器ＡＭＰ１１ＫのＮＭＯＳトランジスタＭ２１Ｋのゲートに入力する。また、信号生成部２１Ｋから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第２の出力部２４Ｋの第２の増幅器ＡＭＰ１２ＫのＮＭＯＳトランジスタＭ２２Ｋのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｋは、切替部２５Ｋを通して供給される第１の残差信号（Ｖｉｎ−Ｖｒ／４）をＮＭＯＳトランジスタＭ２１Ｋのｇｍにより所定の増幅率Ａをもって増幅する。そして、第１の増幅器ＡＭＰ１１Ｋは、信号Ａ×（Ｖｉｎ−Ｖｒ／４）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｋは切替部２５Ｋを通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ／２）をＮＭＯＳトランジスタＭ２２Ｋのｇｍにより所定の増幅率Ａをもって増幅する。そして、第２の増幅器ＡＭＰ１２Ｋは、信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１８１】
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２から第２のデジタルデータ１を受け、比較器ＣＭＰ１１−３から第１のデジタルデータ０を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＫのスイッチＳＷ２１Ｋおよび第２の出力部２４ＫのスイッチＳＷ２２Ｋは非導通状態に保持される。
したがって、第１の出力部２３ＫのＮＭＯＳトランジスタＭ２１Ｋおよび第２の出力部２４ＫのＮＭＯＳトランジスタＭ２２Ｋは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−２で第２の比較結果が得られ、比較器ＣＭＰ１１−３で第１の比較結果が得られたものと判断する。
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−２で（Ｖｉｎ／２）＋（Ｖｉｎ−Ｖｒ）／２｝（＝Ｖｉｎ−Ｖｒ／２）＞０、比較器ＣＭＰ１１−３で（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）＜０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｋは、第１から第４の制御信号Ｓ３１Ｋ〜Ｓ３４Ｋにより切替部２５Ｋを次のように制御する。
制御部ＣＴＬ１１Ｋは、第３の制御信号Ｓ３３Ｋをハイレベルのままに保持し、第１の制御信号Ｓ３１Ｋ、第２の制御信号Ｓ３２Ｋ、および第４の制御信号Ｓ３４Ｋを非アクティブのローレベルに設定する。
これにより、切替部２５Ｋにおいて、第７のスイッチＳＷ１７−２、および第８のスイッチＳＷ１８−３が導通状態（ＯＮ）に保持される。一方、切替部２５Ｋにおいて、第５のスイッチＳＷ１５、第６のスイッチＳＷ１６、第７のスイッチＳＷ１７−１，ＳＷ１７−３、および第８のスイッチＳＷ１８−１，ＳＷ１８−２が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｋから出力される第３のアナログ信号（Ｖｉｎ−Ｖｒ／２）が第１の出力部２３Ｋの第１の増幅器ＡＭＰ１１ＫのＮＭＯＳトランジスタＭ２１Ｋのゲートに入力する。また、信号生成部２１Ｋから出力される第３のアナログ信号（Ｖｉｎ−３Ｖｒ／４）が第２の出力部２４Ｋの第２の増幅器ＡＭＰ１２ＫのＮＭＯＳトランジスタＭ２２Ｋのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｋは、切替部２５Ｋを通して供給される第１の残差信号（Ｖｉｎ−Ｖｒ／２）をＮＭＯＳトランジスタＭ２１Ｋのｇｍにより所定の増幅率Ａをもって増幅する。そして、第１の増幅器ＡＭＰ１１Ｋは、信号Ａ×（Ｖｉｎ−Ｖｒ／２）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｋは切替部２５Ｋを通して供給される第２の残差信号（Ｖｉｎ−３Ｖｒ／４）をＮＭＯＳトランジスタＭ２２Ｋのｇｍにより所定の増幅率Ａをもって増幅する。そして、第２の増幅器ＡＭＰ１２Ｋは、信号Ａ×（Ｖｉｎ−３Ｖｒ／４）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１８２】
制御部ＣＴＬ１１Ｋは、比較器ＣＭＰ１１−１，ＣＭＰ１１−２、ＣＭＰ１１−３から第２のデジタルデータ１を受けると、次のような判断および制御を行う。
このとき、第１の出力部２３ＫのスイッチＳＷ２１Ｋおよび第２の出力部２４ＫのスイッチＳＷ２２Ｋは非導通状態に保持される。
したがって、第１の出力部２３ＫのＮＭＯＳトランジスタＭ２１Ｋおよび第２の出力部２４ＫのＮＭＯＳトランジスタＭ２２Ｋは、ゲートとドレインが非接続状態となり、ダイオード接続状態が解除される。
制御部ＣＴＬ１１Ｋは、比較の結果として第２の比較結果（Ｖｉｎ／４）＋３（Ｖｉｎ−Ｖｒ）／４｝（＝Ｖｉｎ−３Ｖｒ／４）＞０が得られたものと判断する。
そして、制御部ＣＴＬ１１Ｋは、第１から第４の制御信号Ｓ３１Ｋ〜Ｓ３４Ｋにより切替部２５Ｋを次のように制御する。
制御部ＣＴＬ１１Ｋは、第４の制御信号Ｓ３４Ｋをハイレベルのままに保持し、第１の制御信号Ｓ３１Ｋ、第２の制御信号Ｓ３２Ｋ、および第３の制御信号Ｓ３３Ｋを非アクティブのローレベルに設定する。
これにより、切替部２５Ｋにおいて、第７のスイッチＳＷ１７−３、および第６のスイッチＳＷ１６が導通状態（ＯＮ）に保持される。一方、切替部２５Ｋにおいて、第５のスイッチＳＷ１５、第７のスイッチＳＷ１７−１，ＳＷ１７−２、および第８のスイッチＳＷ１８−１，ＳＷ１８−２，ＳＷ１８−３が非導通状態（ＯＦＦ）に保持される。
これに伴い、信号生成部２１Ｋから出力される第３のアナログ信号（Ｖｉｎ−３Ｖｒ／４）が第１の出力部２３Ｋの第１の増幅器ＡＭＰ１１ＫのＮＭＯＳトランジスタＭ２１Ｋのゲートに入力する。また、信号生成部２１Ｋから出力される第２のアナログ信号（Ｖｉｎ−Ｖｒ）が第２の出力部２４Ｋの第２の増幅器ＡＭＰ１２ＫのＮＭＯＳトランジスタＭ２２Ｋのゲートに入力する。
第１の増幅器ＡＭＰ１１Ｋは、切替部２５Ｋを通して供給される第１の残差信号（Ｖｉｎ−３Ｖｒ／４）をＮＭＯＳトランジスタＭ２１Ｋのｇｍにより所定の増幅率Ａをもって増幅する。そして、第１の増幅器ＡＭＰ１１Ｋは、信号Ａ×（Ｖｉｎ−３Ｖｒ／４）を第１のアナログ信号出力端子ＴＯ１１から出力する。
第２の増幅器ＡＭＰ１２Ｋは切替部２５Ｋを通して供給される第２の残差信号（Ｖｉｎ−Ｖｒ）をＮＭＯＳトランジスタＭ２２Ｋのｇｍにより所定の増幅率Ａをもって増幅する。そして、第２の増幅器ＡＭＰ１２Ｋは、信号Ａ×（Ｖｉｎ−Ｖｒ）を第２のアナログ信号出力端子ＴＯ１２から出力する。
【０１８３】
本第１２の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得ることができる。
【０１８４】
＜１３．第１３の実施形態＞
図２５は、本発明の第１３の実施形態に係る２ビットＡＤ変換器の構成例を示すブロック図である。
【０１８５】
本第１３の実施形態に係る２ビットＡＤ変換器１０Ｌが、図１６に示す第６の実施形態に係る２ビットＡＤ変換器１０Ｅと異なる点は次の通りである。
本２ビットＡＤ変換器１０Ｌは、図１６の２ビットＡＤ変換器１０ＥのＡＤ変換ステージ２０−１、２０−２が、第１０の実施形態に係る図２２のＡＤ変換ステージ２０Ｉにより構成されている。
ＡＤ変換ステージ２０−１、２０−２の構成およびその機能が若干異なるのみで、２ビットＡＤ変換器１０Ｌの全体の基本的な動作は、第６および第１０の実施形態と同様に行われる。
したがって、ここではその詳細な説明は省略する。
【０１８６】
＜１４．第１４の実施形態＞
図２６は、本発明の第１４の実施形態に係る３ビットＡＤ変換器の構成例を示すブロック図である。
【０１８７】
本第１４の実施形態に係る３ビットＡＤ変換器１０Ｍが、図１８に示す第７の実施形態に係る３ビットＡＤ変換器１０Ｆと異なる点は次の通りである。
本３ビットＡＤ変換器１０Ｍは、図１８の３ビットＡＤ変換器１０ＦのＡＤ変換ステージ２０−１、２０−２が、第１０の実施形態に係る図２２のＡＤ変換ステージ２０Ｉにより構成されている。
ＡＤ変換ステージ２０−１、２０−２の構成およびその機能が若干異なるのみで、３ビットＡＤ変換器１０Ｍの全体の基本的な動作は、第７および第１０の実施形態と同様に行われる。
したがって、ここではその詳細な説明は省略する。
【０１８８】
＜１５．第１５の実施形態＞
図２７は、本発明の第１５の実施形態に係る３ビットＡＤ変換器の構成例を示すブロック図である。
【０１８９】
本第１５の実施形態に係る３ビットＡＤ変換器１０Ｎが、図１９に示す第８の実施形態に係る３ビットＡＤ変換器１０Ｇと異なる点は次の通りである。
本３ビットＡＤ変換器１０Ｎは、図１９の３ビットＡＤ変換器１０ＧのＡＤ変換ステージ２０−１、２０−２が、第１０の実施形態に係る図２２のＡＤ変換ステージ２０Ｉにより構成されている。
ＡＤ変換ステージ２０−１、２０−２の構成およびその機能が若干異なるのみで、３ビットＡＤ変換器１０Ｎの全体の基本的な動作は、第８および第１０の実施形態と同様に行われる。
したがって、ここではその詳細な説明は省略する。
【０１９０】
＜１６．第１６の実施形態＞
図２８は、本発明の第１６の実施形態に係るＮビットＡＤ変換器の構成例を示すブロック図である。
【０１９１】
本第１６の実施形態に係る２ビットＡＤ変換器１０Ｏは、たとえば第１の実施形態に係る１ビットＡＤ変換器をＮ個縦続接続してＮビットＡＤ変換器として形成されている。
本第１６の実施形態においても、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式ＡＤ変換器１０Ｏが形成されている。
【０１９２】
このように、ＡＤ変換ステージをＮ段直列に接続し、各段で同様の処理を繰り返すことにより、各々のアナログ入力信号の比較結果に応じて各々の段のＡＤ変換ステージからデジタルデータとアナログ信号（残差信号）を出力する。
なお、各ＡＤ変換ステージには、上述した各実施形態のＡＤ変換ステージ（たとえば冗長を採用したステージ）等も採用することが可能である。
【０１９３】
本第１６の実施形態によれば、上述した各実施形態と同様の効果を得ることができる。
【０１９４】
＜１７．第１７の実施形態＞
図２９は、本発明の第１７の実施形態に係るＮビットＡＤ変換器の構成例を示すブロック図である。
【０１９５】
本第１７の実施形態に係る２ビットＡＤ変換器１０Ｐは、基本的に、たとえば第１の実施形態に係る１ビットＡＤ変換器を１つ適用して、ＮビットＡＤ変換器として形成されている。
本第１７の実施形態においても、オープンループアンプとオープンループキャパシタ演算を用いたオープンループパイプライン方式ＡＤ変換器１０Ｐが形成されている。
【０１９６】
このＡＤ変換器１０Ｐは、１つのＡＤ変換ステージ２０Ｐにおいて、２つの第１および第２のアナログ入力信号Ｖｉｎ、（Ｖｉｎ−Ｖｒ）に係数１／Ｎ、２／Ｎ….Ｎ／Ｎ＝１をそれぞれ掛けて重み付けして２つ以上のアナログ信号を生成する。
第１の実施形態と同様の処理で、比較部で|１／Ｎ×Ｖｉｎ|と|（Ｎ−１）／Ｎ×（Ｖｉｎ−Ｖｒ)|、|２／Ｎ×Ｖｉｎ|と|(Ｎ−２)／Ｎ×（Ｖｉｎ−Ｖｒ）|…..|（Ｎ−１）／Ｎ×Ｖｉｎ|と|（Ｎ−（Ｎ−１）)／Ｎ×（Ｖｉｎ−Ｖｒ)|を各々比較する。
そして、ＶｉｎがｎＶｒ／Ｎ＜Ｖｉｎ＜（ｎ＋１）Ｖｒ／Ｎになるポイントを検出し、それに応じたＮビットのデジタルデータをＮ個のデジタルデータ出力端子ＴＤ１１−１〜ＴＤ１１−Ｎから出力する。
これと並行して、アナログ残差信号、（ｎ／Ｎ×Ｖｉｎ）＋（Ｎ−ｎ）／Ｎ×（Ｖｉｎ−Ｖｒ）と（（ｎ＋１）／Ｎ×Ｖｉｎ＋（Ｎ−ｎ）／Ｎ×（Ｖｉｎ−Ｖｒ）を２つの第１および第２のアナログ信号出力端子ＴＯ１１，ＴＯ１２から出力する。
【０１９７】
たとえば、２ビットのＡＤ変換器では、２つのアナログ入力信号端子、２つのデジタルデータ出力端子、２つのアナログ出力端子を含んで構成され、図１４に関連付けて説明した第５の実施形態に係る２ビットＡＤ変換器１０Ｄと同様に構成される。
第１および第２のアナログ信号Ｖｉｎと（Ｖｉｎ−Ｖｒ）にそれぞれ重み付けした信号、１／４×Ｖｉｎ、２／４×Ｖｉｎ、３／４×Ｖｉｎ、Ｖｉｎと、Ｖｉｎ＋Ｖｒ、３／４×（Ｖｉｎ−Ｖｒ）、２／４×（Ｖｉｎ−Ｖｒ）、１／４×（Ｖｉｎ−Ｖｒ）を生成する。
そして、比較部において、|１／４×Ｖｉｎ|と|３／４×（Ｖｉｎ−Ｖｒ)|、|２／４×Ｖｉｎ｜と｜２／４×（Ｖｉｎ−Ｖｒ)|、|３／４×Ｖｉｎ｜と｜１／４×（Ｖｉｎ−Ｖｒ)|を比較する。
ここで、３／４×Ｖｉｎ＞１／４×（Ｖｉｎ−Ｖｒ）、２／４×Ｖｉｎ＜２／４×（Ｖｉｎ−Ｖｒ)のとき、すなわちＶｒ／４＜Ｖｉｎ＜Ｖｒ／２のときは、２つのデジタルデータ出力端子ＴＤ１１−１，ＴＤ１１−２からデジタルデータ０１を出力する。
そして、２つのアナログ信号出力端子ＴＯ１１，ＴＯ１２から｛３／４×Ｖｉｎ＋１／４×（Ｖｉｎ−Ｖｒ）＝Ｖｉｎ−Ｖｒ／４｝と｛２／４×（Ｖｉｎ−Ｖｒ)＋２／４×Ｖｉｎ＝Ｖｉｎ−Ｖｒ／２）をＡ１倍に増幅して出力する。
【０１９８】
本第１７の実施形態によれば、上述した各実施形態の効果と同様の効果を得ることができる。
【０１９９】
＜１８．第１８の実施形態＞
図３１は、本発明の第１８の実施形態に係るＮ１×Ｎ２ビットＡＤ変換器の構成例を示すブロック図である。
【０２００】
本第１８の実施形態に係るＡＤ変換器１０Ｒは、第１７の実施形態に係るＮ１ビットのＡＤ変換器を第１６の実施形態に係るＡＤ変換器のようにＮ２個直列に接続してＮ１×Ｎ２ビットのＡＤ変換器として形成されている。
【０２０１】
本第１８の実施形態によれば、上述した各実施形態の効果と同様の効果を得ることができる。
【０２０２】
＜１９．第１９の実施形態＞
図３０は、本発明の第１９の実施形態に係るＮ１ビットＡＤ変換器の構成例を示すブロック図である。
【０２０３】
本第１９の実施形態に係るＮ１ビットＡＤ変換器１０Ｑは、基本的に、第１７の実施形態に係るＮビットＡＤ変換器１０Ｐにクロック信号ＣＬＫを入力するためのクロック入力端子ＴＣＬＫが設けられている。
【０２０４】
本第１９の実施形態によれば、２つのアナログ入力信号のサンプリング、比較、および、アナログ信号出力、デジタルデータ出力の各タイミングをクロック信号ＣＬＫで制御することが可能となる。
たとえば第１のフェーズ信号Φ１および第２のフェーズ信号Φ２をクロック信号としてクロック入力端子ＴＣＬＫから供給することにより、サンプリング、比較、および、アナログ信号出力、デジタルデータ出力の各タイミングを制御することが可能となる。
【０２０５】
＜２０．第２０の実施形態＞
図３２は、本発明の第２０の実施形態に係るＮ１×Ｎ２ビットＡＤ変換器の構成例を示すブロック図である。
【０２０６】
本第２０の実施形態に係るＡＤ変換器１０Ｓは、第１９の実施形態に係るＮ１ビットのＡＤ変換器を第１８の実施形態に係るＡＤ変換器のようにＮ２個直列に接続してＮ１×Ｎ２ビットのＡＤ変換器として形成されている。
【０２０７】
本第２０の実施形態によれば、上述した各実施形態の効果と同様の効果を得ることができる。
【０２０８】
以上のように、本実施形態のＡＤ変換器１０は、２つのアナログ入力電圧Ｖｉｎ，（Ｖｉｎ−Ｖｒ）そのものから生成された比較対象値（閾値）をもとに比較を行う。またアナログ残差信号も同様に２つのアナログ入力電圧そのものから生成される。
これにより、ＡＤ変換器の中で、図３３（Ａ）に示すように従来のクローズドループオペアンプを使用した場合に比較して、図３３（Ｂ）に示すように、正確な絶対値を必要とする部分が存在しない。
この構成により、増幅器ＡＭＰ１１，ＡＭＰ１２の増幅率（ゲイン）を厳密にコントロール必要がなくなり、またキャパシタ演算もオープンループで行っているため（クローズループを使用していないため）、増幅器をシンプルな差動アンプで構成することができる。
以上説明したように、本実施形態によれば、ＡＤ変換器を高精度(高ゲイン)なクローズドループオペアンプを使用しないで実現できる。
すなわち、本実施形態によれば、低ゲインのオープンループアンプとオープンループによるキャパシタ演算をベースにしたパイプライン方式ＡＤ変換器（オープンループパイプライン方式ＡＤ変換器）を実現することができる。
したがって、本実施形態のＡＤ変換器は、低電圧動作、低電力動作、高速動作を小面積で実現できる。
【０２０９】
＜２１．第２１の実施形態＞
図３４は、本発明の第２１の実施形態に係る信号処理システムの構成例を示すブロック図である。
【０２１０】
本信号処理システム１００は、第１から第２０の実施形態に係るＡＤ変換器１０〜１０Ｓが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、カメラ信号処理システム等が例示される。
【０２１１】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１２０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１３０として、第１から第２０の実施形態に係るＡＤ変換器１０〜１０Ｓのいずれかが適用可能である。
【０２１２】
図３４の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【０２１３】
より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器１３０の例として、パイプライン型ＡＤ変換器としても機能する第１から第２０の実施形態に係るＡＤ変換器１０〜１０Ｓが適用可能である。
【０２１４】
なお、上述した実施形態においては、シングル動作を例に説明したが、本発明は、シングル動作、差動動作のどちらでも適用可能である。
【符号の説明】
【０２１５】
１０，１０Ａ〜１０Ｓ・・・ＡＤ変換器、ＴＩ１１，ＴＩ１１−１、ＴＩ１１−２・・・第１のアナログ信号入力端子、ＴＩ１２，ＴＩ１２−１、ＴＩ１２−２・・・第２のアナログ信号入力端子、ＴＯ１１，ＴＯ１１−１、ＴＩ１１−Ｎ（Ｎ２）・・・第１のアナログ信号出力端子、ＴＯ１２，ＴＯ１２−１、ＴＩ１２−Ｎ（Ｎ２）・・・第２のアナログ信号出力端子、ＴＤ１１，ＴＤ１１−１〜ＴＤ１１−Ｎ（Ｎ２）、ＴＣＬＫ・・・クロック入力端子、２０，２０−１〜２０−Ｎ（Ｎ１）・・・ＡＤ変換ステージ、２１，２１−１，２１−２・・・信号生成部、２２，２２−１，２２−２，２２−３・・・比較部、２３，２３−１，２３−２・・・第１の出力部、２４，２４−１，２４−２・・・第２の出力部、２５，２５−１，２５−２・・・切替部、３０・・・信号生成ステージ（Ｔ／Ｈ回路）、１００・・・信号処理システム、１１０・・・アナログ信号処理回路、１２０・・・ＡＤ変換器、１３０・・・デジタル信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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