(57)【特許請求の範囲】
【請求項１】
当該メモリーセルが、少なくとも一つのポテンシャル井戸（２００）を有するバンド曲線（ＥＬ）を伴う半導体構造（１１）と、少なくとも二つの電気的接続(４０、１３０)を具える、少なくとも一つのビット情報を記憶するためのメモリーセル（１０）であって、
前記ポテンシャル井戸の電荷担体の帯電状態が、供給電圧（Ｕｓ＝Ｕｓｐｅｉｓ）を前記二つの電気的接続に印加することによって上がり、放電電圧（Ｕｓ＝Ｕｓｐｅｒｒ）の印加によって下がり、維持電圧（Ｕｓ＝Ｕｂｅｉ）を印加することによって維持され、
前記ポテンシャル井戸のそれぞれの帯電状態がメモリーセルのビット情報を規定する、
メモリーセル（１０）において、
前記半導体構造は、空間電荷ゾーン（Ｗｎ）を具え、
前記ポテンシャル井戸が半導体ヘテロ構造（８０）によって形成され、
前記半導体ヘテロ構造と前記空間電荷ゾーンが、前記半導体ヘテロ構造が、前記維持電圧が存在する場合に前記空間電荷ゾーン内部に位置し、前記供給電圧が存在する場合に前記空間電荷ゾーンの周縁あるいは外側に位置し、前記放電電圧が存在する場合に前記空間電荷ゾーン内に位置するような、相互関係で空間的に配置されている、
ことを特徴とするメモリーセル。
【請求項２】
請求項１に記載のメモリーセルにおいて、半導体ヘテロ構造が、少なくとも一つのナノ構造体（１００）を具えることを特徴とするメモリーセル。
【請求項３】
請求項１又は２に記載のメモリーセルにおいて、前記空間電荷ゾーンがＰＮ接合（１２）によって生じることを特徴とするメモリーセル。
【請求項４】
請求項１乃至２のいずれか１項に記載のメモリーセルにおいて、前記空間電荷ゾーンがショットキー接合によって生じることを特徴とするメモリーセル。
【請求項５】
請求項１乃至４のいずれか１項に記載のメモリーセルにおいて、半導体ヘテロ構造の帯電状態が、前記電気的接続へ順方向電圧を印加することによって増加し得ることを特徴とするメモリーセル。
【請求項６】
請求項５に記載のメモリーセルにおいて、前記帯電状態の増加は、半導体ヘテロ構造に間接的にもしくは直接的に隣接している、ドーピングした半導体材料の伝導帯あるいは価電子帯からの、電荷担体の緩和によって生じることを特徴とするメモリーセル。
【請求項７】
請求項１乃至６のいずれか１項に記載のメモリーセルにおいて、前記バンド曲線が前記半導体ヘテロ構造の領域中に、前記半導体ヘテロ構造の帯電状態が前記電気的接続へ逆電圧を印加することによって減少するように形成されていることを特徴とするメモリーセル。
【請求項８】
請求項７に記載のメモリーセルにおいて、前記帯電状態の減少は、電荷担体が半導体ヘテロ構造からなくなるトンネル効果によって生じることを特徴とするメモリーセル。
【請求項９】
請求項１乃至８のいずれか１項に記載のメモリーセルにおいて、前記半導体ヘテロ構造は、ＩＩＩ／Ｖ族材料の組み合わせ、ＩＩ／ＶＩ族材料の組み合わせ、あるいはＩＶ／ＩＶ族材料の組み合わせを具えることを特徴とするメモリーセル。
【請求項１０】
請求項１乃至９のいずれか１項に記載のメモリーセルにおいて、二次元の電子ガス（２ＤＥＧ）を含む読み出し層（６０）が存在しており、これが前記メモリーセルのビット情報の読み出しを可能とすることを特徴とするメモリーセル。
【請求項１１】
請求項１０によるメモリーセルにおいて、前記読み出し層が、半導体中間層（７０）によって前記半導体ヘテロ構造から離されていることを特徴とするメモリーセル。
【請求項１２】
請求項１１に記載のメモリーセルにおいて、前記半導体中間層の厚さが、前記読み出し層が記憶状態で前記空間電荷ゾーンの縁あるいは外側に位置するように設定されていることを特徴とするメモリーセル。
【請求項１３】
請求項１１又は１２に記載のメモリーセルにおいて、前記半導体中間層の厚さが、少なくとも５ｎｍであることを特徴とするメモリーセル。
【請求項１４】
請求項１乃至１３のいずれか１項に記載のメモリーセルにおいて、半導体ヘテロ構造が担体層（９０）によって形成されており、この担体層では多数のナノ構造体（１００）が相互に間隔を取って配置されていることを特徴とするメモリーセル。
【請求項１５】
請求項１４に記載のメモリーセルにおいて、二次元の電子ガス（２ＤＥＧ）を含む読み出し層（６０）が存在しており、前記担体層の材料が、前記読み出し層よりも電気抵抗が高いことを特徴とするメモリーセル。
【請求項１６】
請求項１５に記載のメモリーセルにおいて、前記読み出し層と電気的接触を図るための接続接点（２５０、２６０）が、半導体ヘテロ構造を通っていることを特徴とするメモリーセル。
【請求項１７】
請求項１乃至１６のいずれか１項に記載のメモリーセルにおいて、半導体ヘテロ構造が、複数の占領状態を有し、これらの状態が電荷担体で占領されることによって各々がビット情報を表わし、占領された占拠状態の数を読み出すことができることを特徴とするメモリーセル。
【請求項１８】
請求項１乃至１７のいずれかに記載のメモリーセルにおいて、前記半導体ヘテロ構造（８０）と空間電荷ゾーン（Ｗｎ）が、空間的な相互関係が、電気的接続（４０、１３０）間の０Ｖの電圧（Ｕｓ）が維持電圧を表すように配置されていることを特徴とするメモリーセル。
【請求項１９】
請求項１乃至１８のいずれかに記載のメモリーセルを具える記憶装置において、計測装置が前記メモリーセルに接続されており、この計測装置が少なくとも一つのポテンシャル井戸の帯電状態を計測し、この計測値によってビット情報を表わす数を決定することを特徴とする記憶装置。
【請求項２０】
請求項１９に記載の記憶装置において、前記計測装置がビット情報としての二進数を出力することを特徴とする記憶装置。
【請求項２１】
メモリーセル(１０）の操作方法であって、当該メモリーセルのビット情報が、当該メモリーセル内の少なくとも一つのポテンシャル井戸（２００）によって規定され、
前記メモリーセルへ供給電圧（Ｕｓ＝Ｕｓｐｅｉｓ）を印加することによって、前記ポテンシャル井戸の電荷担体による帯電状態が増加し、放電電圧（Ｕｓ＝Ｕｓｐｅｒｒ）の印加によって減少し、
維持電圧（Ｕｓ＝Ｕｂｅｉ）を印加することによって、前記ポテンシャル井戸内に前記電荷担体が捕捉されて留まる、
メモリーセル（１０）の操作方法において、
前記帯電状態を増大させるために、供給電圧を前記メモリーセルに印加して前記ポテンシャル井戸を形成する半導体ヘテロ構造（８０）がメモリーセルの空間電荷ゾーン（Ｗｎ）の周縁もしくは外側に存在するようにして、
前記帯電状態を維持するために、維持電圧をメモリーセルに印加して、前記半導体ヘテロ構造が該空間電荷ゾーン内部に存在するようにして、
前記帯電状態を減少させるために、放電電圧を前記メモリーセルに印加して、前記半導体ヘテロ構造が該空間電荷ゾーン内部に存在するが、電荷は前記ヘテロ構造からなくなるようにする、
ことを特徴とするメモリーセル（１０）の動作方法。
【請求項２２】
請求項２１に記載の方法において、前記メモリーセルの読み出し中に、前記維持電圧が前記メモリーセルに印加されることを特徴とする方法。
【請求項２３】
請求項２１又は２２に記載の方法において、二次元電子ガスを含んでいる読み出し層を読みとって、前記読み出し層の電気抵抗を算定することによって前記読み出しが行われ、前記電気抵抗が前記ポテンシャル井戸の帯電状態に依存することを特徴とする方法。
【請求項２４】
請求項２１又は２２に記載の方法において、前記メモリーセルの空間電荷ゾーンのキャパシタンスを算定することによって前記読み出しが実行され、前記キャパシタンスが前記ポテンシャル井戸の帯電状態に依存することを特徴とする方法。
【請求項２５】
請求項２１又は２２に記載の方法において、前記メモリーセルの電気抵抗を算定することによって前記読み出しが実行され、前記電気抵抗が前記ポテンシャル井戸の帯電状態に依存することを特徴とする方法。
【請求項２６】
請求項２１又は２２に記載の方法において、前記メモリーセルからの電荷移動または前記メモリーセルへの電荷移動を算定することによって前記読み出しが実行され、前記電荷移動が前記ポテンシャル井戸の帯電状態に依存することを特徴とする方法。
【請求項２７】
請求項２１に記載の方法において、前記メモリーセルの読み出し中に、放電電圧が前記メモリーセルに印加されることを特徴とする方法。
【請求項２８】
請求項２７に記載の方法において、前記メモリーセルからの電荷移動または前記メモリーセルへの電荷移動を算定することによって前記読み出しが実行され、前記電荷移動が前記ポテンシャル井戸の帯電状態に依存することを特徴とする方法。
【請求項２９】
請求項２１乃至２８のいずれか１項に記載の方法において、前記ポテンシャル井戸の帯電状態を拡大するために、供給電圧が前記メモリーセルに、前記ポテンシャル井戸に間接的または直接的に隣接しているドーピングした半導体材料の伝導帯もしくは価電子帯の縁から電荷がポテンシャル井戸の中へ前記電荷担体が緩和するように、印加されることを特徴とする方法。
【請求項３０】
請求項２１乃至２９のいずれか１項に記載の方法において、前記ポテンシャル井戸の帯電状態を減少させるために、放電電圧をメモリーセルに印加して、電荷がポテンシャル井戸から抜け出るようにすることを特徴とする方法。
【請求項３１】
請求項２１乃至３０のいずれか１項に記載の方法において、前記帯電状態を維持するために、０Ｖの維持電圧をメモリーセルに印加することを特徴とする方法。
【請求項３２】
請求項１に記載のメモリーセルにおいて、半導体ヘテロ構造の帯電状態は、前記電気的接続へ順方向電圧を印加することによって増加し得るものであり、前記帯電状態の増加は、半導体ヘテロ構造に間接的にもしくは直接的に隣接している、ドーピングした半導体材料の伝導帯あるいは価電子帯の縁からの、電荷担体の緩和によって生じることを特徴とするメモリーセル。
【請求項３３】
請求項２１に記載の方法において、前記帯電状態の増加は、半導体ヘテロ構造に間接的にもしくは直接的に隣接している、ドーピングした半導体材料の伝導帯あるいは価電子帯の縁からの、電荷担体の緩和によって生じることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも一つ以上のビット情報を記録するメモリーセルに関し、このメモリーセルは、少なくとも一つのポテンシャル井戸を示すバンド曲線を持つ半導体構造と、少なくとも二つの電気的接続を具えており、二つの電気的接続に供給電圧を印加することによってポテンシャル井戸の帯電状態が電荷担体で上がり、放電電圧を印加することによって下がり、維持電圧の印加によって維持することができ、ポテンシャル井戸のそれぞれの帯電状態がメモリーセルのビット情報を規定する。
【０００２】
今日、最も重要な、商業的に入手可能な半導体メモリーセルは、ＤＲＡＭとフラッシュメモリーセルである。
【背景技術】
【０００３】
例えばＰＣでワーキングメモリとして用いられているＤＲＡＭメモリーセルは、コンデンサの電荷として情報を記録する（Ｒ．Ｗａｓｅｒ著：「マイクロエレクトロニクスとインフォメーション・テクノロジー」ベルリンＷｉｌｅｙ−ＶＣＨ刊、２００３年）。このＤＲＡＭメモリーセルの長所は、２０ナノ秒より低い領域の高速データ処理時間と、１０１５以上の書込み及び消去サイクルという高い存続性にある。ＤＲＡＭメモリーセルの短所は、数十ミリ秒のみである比較的短い蓄積時間である。
【０００４】
例えばメモリースティックや、デジタルカメラあるいは携帯電話に用いられており、一般的なメモリーセルを構成するフラッシュメモリの場合は、記憶素子として追加のフローティングゲートを持つＭＯＳＦＥＴ構造が用いられている（Ｌ．Ｇｅｐｐｅｒｔ著：「新しい不消去メモリー、ＩＥＥＥスペクトラム」４９〜５４頁 ２００３年、Ｓ．Ｍ．Ｓｚｅ著：「不揮発性半導体メモリーのエボリューション」、「フローティングゲート・コンセプトからシングル・エレクトロン・メモリへ マイクロエレクトロニクス界の将来動向」Ｓ．Ｌｕｒｙｉ，Ｊ．Ｘｕ，Ａ．Ｚａｓｌａｖｓｋｙ編 ２９１頁 Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ Ｉｎｃ．１９９９年）。
【０００５】
公知のフラッシュメモリーセルのバンド曲線を、図１５に例示している。電荷を保存することができるいわゆるフローティングゲートを閉じこめているＳｉＯ２バリヤを認識することができる。フラッシュメモリーセルのＳｉＯ２バリヤは、蓄積時間を１０年以上とすることができる。しかしながら、このＳｉＯ２バリヤには短所もあり、それは、マイクロ秒の単位での遅い書込み時間と、消去と書込みサイクルが約百万回程度と云う低い存続性である。ＣＨＥ（ケミカル・ホット・エレクトロンの略）フラッシュメモリでは、書込みプロセスは、熱い電荷担体注入（ホット・エレクトロン・インジェクション）によって行われ、この場合、一方のＳｉＯ２バリヤを超えてフローティングゲートに入り込むように強く電圧を印加することで、電荷担体が加速される。熱い電荷担体はその高い運動エネルギーによってバリヤを破壊し、これによって存続性が制限され、フローティングゲートに達する確率が低いため、書込みプロセスが非常に遅くなる。
【発明の概要】
【０００６】
本発明は、比較的高速での書込みが可能であり、それでも長い蓄積時間を有するメモリーセルを提供するという目的に基づく。
【０００７】
この目的は、本発明によって、請求項１に記載のメモリーセルによって達成される。本発明の有利な実施態様は従属クレームにおいて特定される。
【０００８】
従って、本発明は、メモリーセルは空間電荷ゾーンを有する半導体構造を持つメモリーセルと、半導体ヘテロ構造によって形成されるポテンシャル井戸を提供し、この半導体ヘテロ構造と空間電荷ゾーンは、互いに対して、維持電圧がある場合は半導体ヘテロ構造が空間電荷ゾーン内に位置し、供給電圧がある場合は空間電荷ゾーンのエッジあるいは外側に位置し、放電電圧がある場合には、空間電荷ゾーンの外側に位置するように、空間的に配置されている。
【０００９】
本発明によるメモリーセルの本質的な長所の一つは、空間電荷ゾーンと半導体ヘテロ構造との間の本発明による相対的な配置により、及びこれによる空間電荷ゾーンと半導体ヘテロ構造との間の相互作用により、高速での書込みが可能であり、蓄積時間が非常に長いことである。データ処理時間すなわち書込みおよび読取り時間はナノ秒レベルとなり、同時に、数年もの蓄積時間が可能になる。
【００１０】
本発明の概念は、半導体ヘテロ構造が非常に高速で電荷担体で満たされ、また非常に高速でこの電荷担体がなくなり、高速のデータ処理速度が達成されるという点にある。
【００１１】
本発明によれば、蓄積モード、すなわち、蓄積された電荷を維持する状態では、空間電荷ゾーンが半導体ヘテロ構造へ延びて、半導体ヘテロ構造で捕捉した電荷はこれから逃れられなくなり、同時に、メモリー動作すなわちメモリー電荷の保持状態として、空間電荷ゾーンが半導体ヘテロ構造で大きくなる結果、正確に言うと、空間電荷ゾーン内の電荷担体の空乏化に起因して、他の電荷担体が半導体ヘテロ構造のポテンシャル井戸に入らず、ポテンシャル井戸の帯電状態が維持される、ことによって長い蓄積時間が達成される。これによって例えばロジック１（例えばポテンシャル井戸が満たされることで定義される）の信頼性の高いストレージも、ロジック０（例えばポテンシャル井戸が空になることで定義される）の信頼性の高いストレージも、保証される。
【００１２】
換言すると、本発明の概念は、ビット情報を記憶するために、空間電荷ゾーンを半導体ヘテロ構造と組み合わせることである。
【００１３】
半導体ヘテロ構造は、少なくとも一つのナノ構造を具えることが望ましい。ナノ構造とは、ここでは例えば低次元の半導体構造であって、一又はそれ以上の空間的方向へのその広がりが、当該空間的方向における広がりが対象となる電荷担体（電子又はホール）のド・ブロイ波長レベルの桁に収まるように制限されている構造を意味する。このようなナノ構造は、例えば「量子ドット・ヘテロ構造」（Ｄ．Ｂｉｍｂｅｒｇ，Ｍ．ＧｒｕｎｄｍａｎｎおよびＮ．Ｎ．Ｌｅｄｅｎｔｓｏｖ著；Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ出版、チチェスター  １９９８年）で知られているように、量子薄膜、量子細線あるいは量子ドットによって形成され得る。
【００１４】
可能なナノ構造の状態は、この構造を取り囲む材料（例えばマトリックス材）より低いエネルギーレベルにあることが望ましい。このようなナノ構造の中で結合されている、あるいは保存されている電荷担体では、この場合は、ポテンシャル障壁が存在し、電荷担体が、エネルギーを吸収することによってのみこれに打ち勝って周囲材料の伝導帯又は価電子帯内へ入ることができる。取り囲んでいる材料の伝導帯もしくは価電子帯に到達するために、エネルギー受容を経てのみ電荷を打ち負かすことが可能である。ナノ構造の本質的な長所の一つは、ナノ構造におけるポテンシャル井戸内の可能な占領状態の数が非常に少ないため、情報ビットを表すのに比較的少ない電荷担体ですむという点にある。理想的には、一の情報ビットを一又は二の電荷担体のみで表わす。このように、ナノ構造を持ったメモリーセルは、それによって、冒頭で述べた公知のメモリーセルとは著しく異なる。公知のセルでは、一の情報ビットを記憶するために多数の電荷担体が必要であり、書込みおよび消去プロセスに際して、比較的より大きなエネルギーを消費する。フラッシュメモリーセルは、例えばおおよそ千個の電子を必要とするのに対して、ＤＲＡＭメモリーセルは一の情報ビットに数万個の電荷担体を必要とする。
【００１５】
空間電荷ゾーンを作る方法を更に述べる。原理は、空間電荷ゾーンは、特に、単純に、また有利なことに、ＰＮ接合によって生じる。代替として、空間電荷ゾーンは例えばショットキー接合に基づくものであってもよい。
【００１６】
メモリーセルは、半導体ヘテロ構造の帯電状態が電気的接続へ順方向電圧を印加することによって拡大できるように構成することが望ましい。この帯電状態は、半導体ヘテロ構造に間接的あるいは直接的に隣接しているドーピングした半導体材料の伝導帯あるいは価電子帯からの電荷担体の緩和（ｒｅｌａｘａｔｉｏｎ）によってなされることが望ましい。なぜなら、緩和プロセスは物理的に非常に急速に進むためである。
【００１７】
バンド曲線は、半導体ヘテロ構造の領域に具体化されており、例えば、逆電圧の印加によって半導体ヘテロ構造の帯電状態が減少するといったやり方で具体化される。この帯電状態の減少は、例えば、トンネル効果に基づく。
【００１８】
半導体ヘテロ構造は、例えばＩＩＩ／Ｖ族材料の組み合わせ、ＩＩ／ＶＩ族材料の組み合わせ、あるいはＩＶ／ＩＶ族材料の組み合わせで構成することができる。
【００１９】
メモリーセルの読み出しに、例えば二次元の電子ガスを内包する読み出し層がある。このような読み出し層は、半導体中間層によって半導体ヘテロ構造から分離されることが望ましい。半導体中間層の厚さは、例えば、読み出し層が記憶状態にある空間電荷ゾーンの端部もしくは外側に位置するように計算される。半導体中間層の厚さは、少なくとも５ｎｍであることが望ましい。
【００２０】
とりわけ、半導体ヘテロ構造がキャリア層でできており、複数のナノ構造体が相互に間隔を取って配列されていることが望ましい。キャリア層の材料層は、読み出し層よりも電気抵抗が大きいことが望ましい。ナノ構造体が相互に間隔を保って配列されていることによって、読み出し層と電気的接続をとるための接点を、更なる絶縁層を要せず、またナノ構造体間での直接的短絡が生じることなく、半導体ヘテロ構造を経て通すことができる。
【００２１】
特別に高い情報密度に関しては、半導体ヘテロ構造が、それぞれがビット情報を表わし、電荷担体によって占領され得る占領状態を有し、占領されている占領状態の数が読み出し可能であれば、利点であると考えられる。このように電荷担体の多重化とそれによる多重レベルのセルが実現される。
【００２２】
例えば、判定装置をメモリーセルに接続して、この判定装置が少なくとも一つのポテンシャル井戸の帯電状態を測定し、この測定値を用いて、ビット情報を表わす数を算出することができる。
【００２３】
一例として、この判定装置はビット情報として二進数を出力できる。
【００２４】
半導体ヘテロ構造と空間電荷ゾーンは、相対的位置関係として、メモリーセルの電気的接続間で０Ｖ電圧が維持電圧を表す、もしくは維持電圧として機能するように配置されている。
【００２５】
本発明は更に、メモリーセルの操作方法に関し、この方法ではメモリーセルのビット情報がメモリーセルの少なくとも一つのポテンシャル井戸の帯電状態によって規定され、メモリーセルへ供給電圧を印加することによってポテンシャル井戸の電荷担体による帯電状態が上がり、放電電圧の印加によって下がり、維持電圧の印加すると電荷担体がポテンシャル井戸の内に捕捉されて留まる。このような方法は、冒頭で述べたフラッシュメモリーセルによって知られている。
【００２６】
高速データ処理時間と長い蓄積時間に関しては、本発明によれば、次のとおり提案されている。
・帯電状態を上げるには、供給電圧をメモリーセルに印加して、ポテンシャル井戸を形成している半導体ヘテロ構造がメモリーセルの空間電荷ゾーンの端部もしくは外側に位置する、
・帯電状態を維持するには、維持電圧をメモリーセルに印加して、半導体ヘテロ構造が空間電荷ゾーンの内に位置し、電荷担体を半導体ヘテロ構造内に捕捉する、
・帯電状態を下げるには、放電電圧をメモリーセルに印加して、半導体ヘテロ構造が空間電荷ゾーンの内に位置するが、電荷担体はヘテロ構造から出る。
【００２７】
本発明による方法の長所に関しては、本発明によるメモリーセルに関する上記の説明を参照されたい。なぜなら、本発明によるメモリーセルの長所は、本発明による方法の長所と本質的に一致するからである。同様の対応が、本発明による方法に関する有益な実施態様についても当てはまる。
【００２８】
メモリーセルの読み出し中に、メモリーセルへ維持電圧を印加することが望ましい。この読み出し選別は、例えば、ポテンシャル井戸の帯電状態に依存する、二次元電子ガスを内包する読み出し層の電気抵抗を判定することによって行われる。代替として、この読み出しは、ポテンシャル井戸の帯電状態に依存する、メモリーセルの空間電荷ゾーンのキャパシタンスを判定することによって行われる。また、この読み出しは、ポテンシャル井戸の帯電状態に依存する、メモリーセルの電気抵抗を判定することによって行うこともできる。同様に、ポテンシャル井戸の帯電状態に依存する、メモリーセルからの、あるいはメモリーセルへの電荷移動を判定して行うことができる。
【００２９】
代替として、メモリーセルの読み出し中に、放電電圧をメモリーセルに印加することができる。この場合も、読み出しは、ポテンシャル井戸の帯電状態に依存する、メモリーセルからの、あるいはメモリーセルへの電荷移動を判定して行うことができる。
【００３０】
ポテンシャル井戸の帯電状態を上げるために、ポテンシャル井戸に間接的もしくは直接的に隣接しているドーピングした半導体材料の伝導帯あるいは供給電圧をメモリセルに印加することが望ましい。
【００３１】
ポテンシャル井戸の帯電状態を下げるために、電荷担体がポテンシャル井戸から抜けるように放電電圧をメモリーセルに印加することが望ましい。
【００３２】
本発明を、以下に示す実施例に基づいて、例示により、より詳細に説明する。
【図面の簡単な説明】
【００３３】
【図１】図１は、一のナノ構造（例えば、量子薄膜）を持つ本発明によるメモリーセルの第一の実施例を示す。この構造は、ポテンシャル井戸、あるいは複数のポテンシャル井戸を形成する複数のナノ構造（例えば、量子ドット）を形成しており、読み出し層を具える。
【図２】図２は、一のナノ構造（例えば、量子薄膜）を持つ本発明によるメモリーセルの第一の実施例を示す。この構造は、ポテンシャル井戸、あるいは複数のポテンシャル井戸を形成する複数のナノ構造（例えば、量子ドット）を形成しており、読み出し層を具える。
【図３】図３は、ポテンシャル井戸が満杯である状態が維持されている場合の、図１のメモリーセル内のバンド曲線を示し、ポテンシャル井戸が満たされている場合と、ポテンシャル井戸が空である場合を示す。
【図４】図４は、ポテンシャル井戸が満杯である状態が維持されている場合の、図１のメモリーセル内のバンド曲線を示し、ポテンシャル井戸が満たされている場合と、ポテンシャル井戸が空である場合を示す。
【図５】図５は、  ポテンシャル井戸が満杯である状態が維持されている場合の、図１のメモリーセル内のバンド曲線を示し、ポテンシャル井戸が満たされている場合と、ポテンシャル井戸が空である場合を示す。
【図６】図６は、バンド曲線上の読み出し層の影響を示す。
【図７】図７は、ナノ構造を持つ本発明によるメモリーセルの第二の実施例を示しているが、読み出し層は具えていない。
【図８】図８は、読み出し層を持たない本発明によるメモリーセルの第三の実施例を示しているが、ポテンシャル井戸を空にする場合の、改善されたトンネリング挙動用の追加の補助層を具える。
【図９】図９は、読み出し層を持たない本発明によるメモリーセルの第三の実施例を示しているが、ポテンシャル井戸を空にする場合の、改善されたトンネリング挙動用の追加の補助層を具える。
【図１０】図１０は、ポテンシャル井戸を空にする場合の、改善されたトンネリング挙動用の追加の量子薄膜層を具える、本発明によるメモリーセルの第四の実施例を示す。
【図１１】図１１は、ポテンシャル井戸を空にする場合の、改善されたトンネリング挙動用の追加の量子薄膜層を具える、本発明によるメモリーセルの第四の実施例を示す。
【図１２】図１２は、デルタ状にドーピングした追加層を持つメモリーセル１０の第五の実施例を示す。
【図１３】図１３は、デルタ状にドーピングした追加層を持つメモリーセル１０の第五の実施例を示す。
【図１４】図１４は、第一実施例から第五実施例の逆のドーピング相を具える、第六の実施例を示す。
【図１５】図１５は、一般的な説明目的のための、従来技術によるフラッシュメモリセルを示す。
【００３４】
図１〜１４においては、同一の構成要素もしくは比較対象となる構成要素に同一の符号を付して、明確を期した。
【発明を実施するための形態】
【００３５】
図１は、メモリーセル１０の第一実施例を斜め上方から見た三次元図である。図２はこれに相当するメモリーセル１０を断面で示す図である。
【００３６】
以下に詳細に述べるように、メモリーセル１０は、ＰＮ接合１２を持つ半導体構造１１を内蔵しており、ＰＮ接合１２が空間電荷ゾーンを提供している。以下の実施例においては、ＰＮ接合１２を形成している層が、Ｎ型にドーピングしたメモリーセル材料１３がＰ型にドーピングしたメモリーセル材料１４の下に位置するように構成されていることを前提にしている。言うまでも無く、この構成は理解を助けるための例示に過ぎない。従って、Ｎ型にドーピングしたメモリーセル材料１３は、その代わりにＰ型にドーピングしたメモリーセル材料１４の上に配置してもよい。
【００３７】
図１および図２では、基板２０上に高濃度にN型にドーピングした接続層３０が設けられていることがわかる。接続層３０の上に、メモリーセル１０の下側電気的接続４０が位置している。例示的に、基板２０は、例えばドーピングしていないＧａＡｓを具え、高濃度にＮ型にドーピングした接続層３０はＡｌｘＧａ１−ＸＡｓを具える。
【００３８】
接続層３０の上にＮ型にドーピングしたリード層５０が重なっていて、このリード層の上に読み出し層６０が配置されている。読み出し層６０は、例えば、ＩｎＸＧａ１−ＸＡｓを具え、二次元の電子ガスを提供している。これは図２に符号２ＤＥＧで示す。Ｎ型にドーピングしたリード層５０は、例えば、ＡｌｘＧａ１−ＸＡｓを具える。
【００３９】
半導体ヘテロ構造８０は、例えば、リード層５０と同じ材料でできている半導体中間層７０によって、読み出し層６０から分離されており、量子ドットの形態のナノ構造体１００を伴うキャリア層９０によって形成されている。このナノ構造体はキャリア層９０に埋め込まれている。半導体ヘテロ構造８０のバンドギャップは、その下側の層７０のバンドギャップよりも小さく、同様に、上側のＮ型にドーピングしたスペーサ層１１０のバンドギャップよりも小さいので、半導体ヘテロ構造８０は少なくとも一つのポテンシャル井戸を提供して、その中に電荷担体を捕捉することができる。
【００４０】
キャリア層９０は、例えば、ドーピングされた、あるいはされていないＡｌｘＧａ１−ＸＡｓを具え、ナノ構造体はＩｎＸＧａ１−ＸＳｂあるいはＩｎＸＧａ１−ＸＡｓを具えることが好ましい。Ｎ型にドーピングしたスペーサ層１１０は、例えばＮ型にドーピングしたリード層５０と同じ材料で構成することができる。
【００４１】
スペーサ層１１０と同じ材料で構成され、高濃度にＰ型にドーピングした接続層１２０が、Ｎ型にドーピングしたスペーサ層１１０の上に位置しており、この接続層の上にはメモリーセル１０の上側電気的接続１３０が載っている。
【００４２】
高濃度にＰ型にドーピングした接続層１２０とＮ型にドーピングしたスペーサ層１１０との間の接合点によって、ＰＮ接合１２が形成されている。このＰＮ接合１２によって、メモリーセル１０中に空間電荷ゾーンが生じ、この空間電荷ゾーンの大きさは、電気的接続４０と１３０に印加する制御電圧Ｕｓと層１１０と層５０のドーピング濃度に依存する。
【００４３】
図３は、制御電圧Ｕｓとして、電圧が印加されていないか、あるいは維持電圧が印加されている場合のメモリーセル１０のバンド曲線を示している。この場合、メモリーセル１０の帯電状態が維持され、あるいは一定に保たれている。明確にするために、図３では、伝導帯ＥＬと、電荷単体としての電子のみが記されているが、以下の説明は、半導体構造１１の態様によっては、価電子帯と電荷単体としてのホールについても通用する。
【００４４】
図３において、メモリーセル１０の層のドーピングと、スペーサ層１１０の厚さは、空間電荷ゾーンが半導体ヘテロ構造へ右側へ延びて、維持電圧が存在する（つまり、例えばＵｓ＝Ｕｂｅｉ＝０Ｖ）ときに半導体へテロ構造を包含するように選択され，従って、Ｎ型にドーピングしたメモリーセル材料１３内の空間電荷ゾーンの幅Ｗｎが、スペーサ層１１０と半導体ヘテロ層８０の厚さからなる層アッセンブリの厚さにより大きいか、少なくともこれとまったく同じ大きさであることがわかる。
【００４５】
更に、図３においては、半導体ヘテロ構造８０によって形成されたポテンシャル井戸２００の内に存在する電荷担体は、エミッションバリヤに打勝つことができないため、ポテンシャル井戸からでることができないことがわかる。これに関連して、エミッションバリヤの高さがメモリーセル１０の蓄積時間を決める決定的なものであり、従って、できるだけ大きくあるべきである。数日間に亘る蓄積時間を実現するためには、この高さは少なくとも１．０ｅＶとなることが望ましい。
【００４６】
空間電荷ゾーンＷｎ内のポテンシャル井戸２００の空間的位置によって、電荷担体がさらにポテンシャル井戸２００に入り込んで、これによって記憶状態を変えたり、上書きしたりすることが、更に確実になくなる。なぜなら、空間電荷ゾーンでは自由な電荷担体が非常に少なく、従って、記録内容を歪める電荷がないためである。同様に、空間電荷ゾーンWnの外部からポテンシャル井戸２００へ電荷担体が入り込むことはできない。なぜなら、電荷担体は、バンド曲線によって空間電荷ゾーン内に形成されるトラッピングバリヤに打勝つことができないからである。
【００４７】
図４は、例えば、メモリセル１０にロジック１を書き込むために、どのようにしてポテンシャル井戸２００が電荷担体で満たされるかを示している。以下の記載では、例示として、ロジック１は一杯になったポテンシャル井戸２００で特徴づけられ、ロジック０は空になったポテンシャル井戸で特徴付けられるものとする。もちろん、この設定は任意であり、逆にすることも可能である。
【００４８】
ロジック１を書込むために、制御電圧Ｕｓとして、供給電圧Ｕｓｐｉｅｓ、正確には、順方向電圧Ｕｓｐｉｅｓ＞Ｕｍｉｎ（Ｕｍｉｎは例えば０．７Ｖ）を、二つの電気的接続４０と１３０、従ってＰＮ接合１２が印加され、その結果空間電荷ゾーンＷｎが小さくなる。図４において、空間電荷ゾーンの幅Ｗｎはもはや半導体ヘテロ構造８０に突出しておらず、トラッピングバリヤは完全に小さくなったことがわかる。この結果、電荷担体、本件では電子が、伝導帯端部ＥＬからポテンシャル井戸２００に、緩和プロセスのコンテキストで直接、“入り込む”ことができる。ポテンシャル井戸２００は非常に速く満たされ、その結果、 “電荷担体で一杯”の状態（あるいは、例えば、ビット情報「１」）状態の書込みに要する時間をピコ秒単位とすることができる。
【００４９】
図５には、例えば、ロジック「０」をメモリセル１０に書き込むために、ポテンシャル井戸からどのようにして電荷担体を空にするのかを示す。 “空にする”（ロジック「０」を書き込む）ためには、二つの電気的接続４０と１３０に、従ってＰＮ接合１２に、放電電圧として、逆電圧Ｕｓ＝Ｕｓｐｅｒｒ（Ｕｓｐｅｒｒは例えば−１５Ｖ）を印加して、その結果空間電荷ゾーンWnが広がる。同時にバンド曲線が変化する、あるいは歪んで、ポテンシャル井戸２００中に捕捉されている電子のトンネリング放出が可能となる。したがって、電子がポテンシャル井戸２００からなくなり、これによってポテンシャル井戸が空になって、メモリーセルにはロジック「０」が書込まれる。
【００５０】
トンネルプロセスは、ポテンシャル井戸２００を満たす緩和プロセスよりも幾分遅いが、それでも空にする時間、すなわちロジック「０」を書込む時間はナノ秒単位にすることができる。
【００５１】
図１、図２、及び図６との関連で、メモリセルの内容を変更することなくどのようにしてメモリーセル１０を読み出すことができるかを、以下に説明する。この目的のために、読み出し層６０が用いられており、このバンド曲線が図６に示されている。読み出し層６０中のバンド曲線は、隣接する層、つまり半導体中間層７０やＮ型にドーピングしたリード層５０のバンド曲線より小さく、その結果、上述した二次元電子ガスが別のポテンシャル井戸２１０中に生じる。
【００５２】
読み出し層６０は、側面の二つの接続点２５０と２６０（図１および図２）と接触しており、読み出し層６０の電気的特性を測定デバイス２７０で計測することができる。読み出し層６０が半導体ヘテロ構造８０に近接しているため、読み出し層６０の電気的特性は、半導体ヘテロ構造８０中のポテンシャル井戸２００の充満状態または電荷負荷に依存しており、読み出し層６０の電気特性の測定によってポテンシャル井戸２００の充満状態を測定して、メモリーセル１０の記憶状態を、メモリーセル１０の記憶状態がこれによって変更されるというリスクを負うことなく、決定することができる。
【００５３】
例えば、ポテンシャル井戸２００の帯電状態は、この状態に依存する読み出し層６０の電気抵抗を測定して評価することで、決定することができる。
【００５４】
図７は、メモリーセル１０の第二の実施例を示す。図１乃至図６による実施例と対照的に、半導体中間層７０と読み出し層６０が無く、その結果、半導体ヘテロ構造８０はＮ型にドーピングしたリード層５０に直接に隣接している。
【００５５】
ロジック１や０の書込みは、図１乃至図６に関連して説明したやり方とまったく同じやり方で行うことができるが、読み出し層６０が無いので、読み出しプロセスは別のやり方で行う必要がある。
【００５６】
例えば、ポテンシャル井戸の帯電状態に依存している、メモリーセル１０の空間電荷ゾーンＷｎのキャパシタンスを計算して、読み出しが行われる。代替として、ポテンシャル井戸の帯電状態に依存している、メモリーセル１０の電気抵抗を計算して、読み出しを行うこともできる。
【００５７】
また、ポテンシャル井戸２００の帯電状態に依存している、メモリーセル１０からの、あるいはメモリーセル１０への電荷移動を計算して、読み出しを行うこともできる。上述した方法のうちの最後に述べた方法は、「０」を書き込むため、すなわち放電するするために提供される放電電圧が存在する場合、及び、維持電圧がメモリーセルに存在する場合に、行うことができる。
【００５８】
図８および図９は、メモリーセル１０の第三実施例を示す。この実施例では、図７による第二実施例と比較して、更に補助層５０ａがあり、これが半導体ヘテロ構造８０から、Ｎ型にドーピングしたリード層５０を分離している。Ｎ型にドーピングしたリード層５０は、補助層５０ａよりバンドギャップが小さく、従って、半導体ヘテロ構造８０を空にする場合のポテンシャル井戸２００からの電荷担体の“トンネル突破”が簡素化され、従って促進される。「０」の書込みは、補助層５０ａがあるため、この層が無い場合よりもより速く行うことができる。図９は関連するバンド曲線を示している。
【００５９】
層５０ａおよび層１１０は、例えば、一例としてはＡｌＡｓなどの同一材料で形成することができる。層５０は、例えば５０％のＡｌ０．５Ｇａ０．５Ａｓを具える。これによってもたらされる半導体ヘテロ構造８０（例えば、ＧａＳｂもしくはＩｎＳｂでできている）とＡｌＡｓバリヤ５０ａとの間のエミッションバリヤのエネルギー高さは、この場合、例えば約１ｅＶまたは１．２ｅＶとなり、この結果、室温での蓄積時間が数日から年レベルに及ぶ。この層構造によれば、書込みプロセスにおいてトラッピングバリヤが更に生じるが、このトラッピングバリヤのエネルギー高さは、従来技術によるフラッシュメモリよりはるかに低い。
【００６０】
図１０および図１１は、メモリーセル１０の第四実施例を示す。この実施例は、図７に示す第二実施例と比較して、更に、量子薄膜層５０ｂを具えており、この層はＮ型にドーピングしたリード層５０中に埋め込まれている。量子薄膜層５０ｂは、N型にドーピングしたリード層５０よりバンドギャップが小さい。量子薄膜層５０ｂは、例えば、ＩｎｘＧａ１−ｘＡｓであり、ＡｌｘＧａ１−ｘＡｓマトリックス材料でできたリード層５０に埋め込まれている。この層の厚さは、例えば約１〜５ｎｍであり、量子薄膜層５０ｂ内部にとびとびのエネルギー準位が形成されるので、消去速度を上げることができる。このエネルギー準位は、対応する放電電圧のもとで、半導体ヘテロ構造８０からの共鳴トンネル現象を起こすことができる。これは、量子薄膜層５０ｂの状態によっては、この層が無い場合より簡単に、リード層５０の伝導帯あるいは価電子帯へ電荷担体がくぐり抜けることができることを意味する。
【００６１】
図１２および図１３は、メモリーセル１０の第五実施例を示す。図１乃至１１による実施例との違いは、デルタ型にドーピングした追加層３００があることであり、この層はN型にドーピングしたリード層５０内に配置されており、リード層５０より高濃度のドーピングがなされている。デルタ型にドーピングした層３００の厚さは、一の単層であることが望ましい。デルタ型にドーピングした層３００の機能は、リード層５０に加えて、読み出し層６０中の二次元の電子ガス２ＤＥＧ形成のための電荷担体が自由に得られることである。
【００６２】
図１４は、メモリーセル１０の第六実施例を示す。図1乃至１３による実施例との違いは、この六番目の実施例では、Ｎ型にドーピングしたメモリーセル材料１３がＰ型にドーピングしたメモリーセル材料１４の上側に載るように、層が構成されている点である。
【００６３】
要約すると、原理的に、ポテンシャル井戸を持つ半導体ヘテロ構造を作るのに使用することができる、あらゆるタイプの半導体材料あるいは半導体構造を使用することが可能である。以下に述べる材料の組み合わせが特に適当である。
【００６４】
Ａｌ０，４３Ｇａ０，５７Ａｓ担体層９０、Ｎ型にドーピングしたリード層５０、N型にドーピングしたスペーサ層１１０、及びナノ構造体１００用材料としてＩｎＡｓを用いると、エミッションバリヤ高さは少なくとも０．７ｅＶ程度となり、室温での蓄積時間は数ミリ秒となる。
【００６５】
ＡｌＡｓ担体層９０、Ｐ型にドーピングしたリード層５０、Ｐ型にドーピングしたスペーサ層１１０、及びナノ構造体１００用材料としてＩｎＡｓを用いると、エミッションバリヤ高さは少なくとも０．７５ｅＶとなり、それによる蓄積時間は室温で数ミリ秒となる。
【００６６】
ＡｌＡｓ担体層９０、Ｐ型にドーピングしたリード層５０、Ｐ型にドーピングしたスペーサ層１１０、及びナノ構造体１００用材料としてＧａＳｂを用いると、エミッションバリヤ高さは少なくとも１ｅＶとなり、それによる蓄積時間は室温で数日になる。
【００６７】
ＡｌＡｓ担体層９０、Ｐ型にドーピングしたリード層５０、Ｐ型にドーピングしたスペーサ層１１０、及びナノ構造体１００用材料としてＩｎＳｂを用いると、エミッションバリヤ高さは少なくとも１．２ｅＶとなり、それによる蓄積時間は室温で数年になる。
【００６８】
半導体ヘテロ構造８０は、図３に、ポテンシャル井戸８０内の平行なラインによって示されているように、複数の占領状態を有することができる。各占領状態は、電荷担体によって占領されることによって、あるいは、電荷担体がない状態を維持することによって、ビット情報を表すことができる。これによって、メモリーセルに接続した測定デバイスを用いて、ポテンシャル井戸の帯電状態を測定し、それぞれの測定値を用いて、帯電状態によって定義されるビット情報を、例えば数値の形で決定することが可能である。
【符号の説明】
【００６９】
１０            メモリーセル
１１            半導体構造
１２            ＰＮ接合
１３            Ｎ型にドーピングしたメモリーセル材料
１４            Ｐ型にドーピングしたメモリーセル材料
２０            基板
３０            高濃度にＮ型にドーピングした接続層
４０            下側電気的接続
５０            Ｎ型にドーピングしたリード層
５０ａ          補助層
５０ｂ          量子薄膜層
６０            読み出し層
７０            半導体中間層
８０            半導体ヘテロ構造
９０            担体層
１００          ナノ構造体
１１０          Ｎ型にドーピングしたスペーサ層
１２０          高濃度にＰ型にドーピングした接続層
１３０          上側電気的接続
２００          ポテンシャル井戸
２１０          別のポテンシャル井戸
２５０，２６０  側面の接続点
３００          デルタ型にドーピングした層
Ｕｓ            制御電圧
Ｗｎ            空間電荷ゾーンの大きさ
【図１】
0005521142.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005521142.tif 000007
【図７】
0005521142.tif 000008
【図８】
0005521142.tif 000009
【図９】
0005521142.tif 000010
【図１０】
0005521142.tif 000011
【図１１】
0005521142.tif 000012
【図１２】
0005521142.tif 000013
【図１３】
0005521142.tif 000014
【図１４】
0005521142.tif 000015
【図１５】
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