(57)【特許請求の範囲】
【請求項１】
従属接続されたｋ個（kは１以上の整数）のステージを含むパイプラインＡ／Ｄ変換器であって、
前記ステージは、
前記アナログ入力信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路によってサンプルホールドされた前記アナログ入力信号を、
ディジタル信号に変換するＡ／Ｄサブコンバータと、
前記Ａ／Ｄサブコンバータによってディジタル変換されたディジタル信号をＤ／Ａ変換するＤ／Ａコンバータと、
前記サンプルホールド回路によってサンプルホールドされたアナログ入力信号から前記Ｄ／ＡコンバータによってＤ／Ａ変換された信号を減算し、減算の結果得られた信号を次段の前記ステージに出力する減算器と、を含み、
前記Ａ／Ｄサブコンバータは、前記アナログ入力信号と予め設定されている閾値電圧とを入力し、前記アナログ入力信号を前記閾値電圧と比較する複数の比較器と、該比較器の比較の結果に基づいて前記比較器から出力される出力信号によって前記比較器に入力される前記閾値電圧の値を切り替えるスイッチと、を有し、前記アナログ入力信号を（ａ＋０．５）ビット（ａは１以上の整数）のディジタル信号に変換し、
前記ｋ個のステージのうちの前記アナログ入力信号の流れ方向に沿う最も上流に位置する前記Ａ／Ｄサブコンバータが、ヒステリシスを有する閾値を使って前記アナログ入力信号をディジタル信号に変換することを特徴とするパイプラインＡ／Ｄ変換器。
【請求項２】
前記ｋ個のステージのうち、前記一部の前記ステージを除く他の前記ステージに含まれる前記Ａ／Ｄサブコンバータは、ヒステリシスを持たない閾値を使って前記アナログ入力信号をディジタル信号に変換することを特徴とする請求項１に記載のパイプラインＡ／Ｄ変換器。
【請求項３】
前記ｋ個のステージのうち、前記アナログ入力信号の流れ方向に沿う最も上流に位置する前記ステージのみが、ヒステリシスを有する閾値を使って前記アナログ入力信号をディジタル信号に変換するＡ／Ｄサブコンバータを含むことを特徴とする請求項１または２に記載のパイプラインＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプラインＡ／Ｄ変換器に係り、特に、Ａ／Ｄ変換の後にゲインの調整をする構成に適用されるパイプラインＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
図７（ａ）は、ＣＣＤやＣＭＯＳセンサを用いたビデオカメラシステムの構成を例示するための図である。図７に示したビデオカメラシステムは、アナログの入力信号を入力し、入力信号のゲインを増幅するＰＧＡ（Programmable Gain Amplifier）７１、ＰＧＡ７１によって増幅されたアナログ信号をディジタル信号に変換するＡＤＣ（Analog Digital Converter）７２を備えている。このようなビデオカメラシステムでは、センサから出力される画像信号をアナログ値のまま０〜４０ｄＢ程度増幅した後、ディジタル信号に変換していた。
【０００３】
ところで、近年では、ＡＤＣ７２の製造技術の高度化等により、ＡＤＣ７２によってアナログ信号をより多ビットのディジタル信号に変換することができるようになっている。このため、最近では、図７（ｂ）のように、ＡＤＣ７２をＰＧＡ７１の前段に配置し、入力信号をディジタル信号に変換してからそのゲインを増幅するビデオカメラシステムも開発されている。ＡＤＣをＰＧＡの前段に配置した従来技術としては、例えば、特許文献１に記載された回路がある。
【０００４】
ゲイン増幅に先立って入力信号をディジタル化するビデオカメラシステムは、ＰＧＡ７１において多ビットのディジタル信号のゲインを増幅する必要があるものの、ＰＧＡ７１における消費電力を低電力化し、ビデオカメラシステムの低コスト化を図ることができるという、より大きなメリットを得ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１５８５８５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図７（ｂ）に示したビデオカメラシステムは、ＡＤＣ７２における変換処理時に発生する微小なノイズがＰＧＡ７１において増幅されることになる。このため、ビデオカメラ等に適用されるシステムでは、近年、ＡＤＣ７２の低ノイズ化が望まれている。つまり、図７（ｂ）に示したようにビデオカメラシステムを構成する場合、図７（ａ）に示したビデオカメラシステムでは許容されたＡＤＣ７２における閾値近傍の出力コードの変動が問題視されるようになっている。
本発明は、このような点に鑑みてなされたものであって、図７（ｂ）に示したビデオカメラシステム等に適用可能な、より低ノイズのパイプラインＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明のパイプラインＡ／Ｄ変換器は、従属接続されたｋ個（kは１以上の整数）のステージを含むパイプラインＡ／Ｄ変換器であって、前記ステージは、前記アナログ入力信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路によってサンプルホールドされた前記アナログ入力信号を、ディジタル信号に変換するＡ／Ｄサブコンバータと、前記Ａ／Ｄサブコンバータによってディジタル変換されたディジタル信号をＤ／Ａ変換するＤ／Ａコンバータと、前記サンプルホールド回路によってサンプルホールドされたアナログ入力信号から前記Ｄ／ＡコンバータによってＤ／Ａ変換された信号を減算し、減算の結果得られた信号を次段の前記ステージに出力する減算器と、を含み、前記Ａ／Ｄサブコンバータは、前記アナログ入力信号と予め設定されている閾値電圧とを入力し、前記アナログ入力信号を前記閾値電圧と比較する複数の比較器と、該比較器の比較の結果に基づいて前記比較器から出力される出力信号によって前記比較器に入力される前記閾値電圧の値を切り替えるスイッチと、を有し、前記アナログ入力信号を（ａ＋０．５）ビット（ａは１以上の整数）のディジタル信号に変換し、前記ｋ個のステージのうちの前記アナログ入力信号の流れ方向に沿う最も上流に位置する前記Ａ／Ｄサブコンバータが、ヒステリシスを有する閾値を使って前記アナログ入力信号をディジタル信号に変換することを特徴とする。
【０００８】
また、本発明のパイプラインＡ／Ｄ変換器は、上記した発明において、前記ｋ個のステージのうち、前記一部の前記ステージを除く他の前記ステージ（例えば図３に示したステージ３０１ｄの次段のステージ〜３０１ｉ）に含まれる前記Ａ／Ｄサブコンバータは、ヒステリシスを持たない閾値を使って前記アナログ入力信号をディジタル信号に変換することが望ましい。
【０００９】
また、本発明のパイプラインＡ／Ｄ変換器は、上記した発明において、前記ｋ個のステージのうち、前記アナログ入力信号の流れ方向に沿う最も上流に位置する前記ステージのみが、ヒステリシスを有する閾値を使って前記アナログ入力信号をディジタル信号に変換するＡ／Ｄサブコンバータを含むことが望ましい。
【発明の効果】
【００１０】
上記した本発明のパイプラインＡ／Ｄ変換器は、アナログ入力信号のノイズによるディジタル変換後の出力信号のノイズを低減することができる。また、ノイズを低減できる構成をパイプラインＡ／Ｄ変換器を構成するステージの一部にのみ設け、他の構成に既存の構成を採用することにより、出力信号を効率的に低ノイズ化し、パイプラインＡ／Ｄ変換器の部品点数の増加を抑えることができる。さらに、ノイズを低減できる構成をパイプラインＡ／Ｄ変換器の最も上流に位置するステージにのみ設ければ、より効率的に出力信号を低ノイズ化し、パイプラインＡ／Ｄ変換器の部品点数の増加を抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】パイプラインＡＤＣの基本的な構成を説明するための図である。
【図２】図１に示したステージのうちの１つの入出力特性を説明するための図である。
【図３】本発明の一実施形態のパイプラインＡＤＣの回路構成を説明するための図である。
【図４】図３に示したステージのうちの１つの入出力特性を説明するための図である。
【図５】図４に示した入出力特性を書き換えた図である。
【図６】本発明の一実施形態の、閾値を切り替えるための構成を説明するための図である。
【図７】ビデオカメラシステムの構成を例示するための図である。
【発明を実施するための形態】
【００１２】
以下、図を参照して本発明に係るパイプラインＡ／Ｄコンバータ（以下、パイプラインＡＤＣと記す）の一実施形態を説明する。
（パイプラインＡＤＣの基本構成）
ここでは、本実施形態の説明に先立って、パイプラインＡＤＣの基本的構成と、その問題点を本実施形態と比較するために説明する。
図１は、パイプラインＡＤＣの基本的な構成を説明するための図である。図示したパイプラインＡＤＣは、ｋ個のステージ１０１（ｎ1）〜１０１（ｎk）を縦列接続して構成されている。ｋ個のステージ１０１（ｎ1）〜１０１（ｎk）を有するパイプラインＡＤＣは、全体でＮビットのディジタル信号を出力するものとする。なお、本明細書においてｋは、１以上の整数を示すものとする。
【００１３】
ここで、ステージ１０１（ｎ1）〜１０１（ｎk）の構成を、ステージ１０１（ｎi）の構成を例にして説明する。ステージ１０１（ｎi）は、ｎiビットのディジタル信号を出力するステージであって、Ａ／Ｄサブコンバータ（以降、ＡＤＳＣと記す）１０４、Ｄ／Ａコンバータ（以降、ＤＡＣと記す）１０５、サンプルホールド回路１０２（以降、ＳＨＡと記す）、減算器１０３を備えている。
ＡＤＳＣ１０４は、コンパレータを複数組み合わせて構成される小型のＡ／Ｄ変換器であり、入力されたアナログ信号を比較的小さなビット数のディジタル信号に変換する。
【００１４】
ステージ１０１（ｎi）では、前段のステージ（図示せず）から入力された残余入力Ｒｅｓｉｄｕｅ（ｉ−１）がＳＨＡ１０２に入力される。ＳＨＡ１０２は入力されたＲｅｓｉｄｕｅ（ｉ−１）を、減算器１０３及びＡＤＳＣ１０４に出力する。ＡＤＳＣ１０４はＲｅｓｉｄｕｅ（ｉ−１）をディジタル変換してＤＡＣ１０５に出力し、ＤＡＣ１０５はディジタル変換されたＲｅｓｉｄｕｅ（ｉ−１）を再びアナログ信号に変換する。アナログ信号に変換されたＲｅｓｉｄｕｅ（ｉ−１）は、減算器１０３に出力される。減算器１０３は、ＤＡＣ１０５から入力されたＲｅｓｉｄｕｅ（ｉ−１）を、ＳＨＡ１０２より入力されたＲｅｓｉｄｕｅ（ｉ−１）から減算する。減算の結果が、ステージ１０１（ｎi）から次段のステージに入力される残余入力Ｒｅｓｉｄｕｅ（ｉ）となる。
【００１５】
ステージ１０１（ｎ1）〜１０１（ｎk）の各々から出力されるＡＤＳＣ１０４の出力は、所定の規則で足しあわされ、その結果がＮ桁のディジタル信号になる。
また、図１に示したパイプラインＡＤＣのＡＤＳＣ１０４は、前段のステージから入力された残余入力を（ａ＋０．５）ビットのディジタル信号に変換する。この（ａ＋０．５）ビットのａは、１以上の整数を示すものとする。
本実施形態では、ａを「１」として１．５ビットの信号に変換する。１．５ビットのディジタル信号は、「００」、「０１」、「１０」の３値を撮り得る信号である。本実施形態では、この信号を以降ディジタル出力信号とも記すものとする。
【００１６】
図２は、図１に示したステージのうちの１つ（例えばステージ１０１（ｎi））の入出力特性を説明するための図である。図２の縦軸はこのステージの出力信号（次段のステージへ入力される残余入力Ｒｅｓｉｄｕｅ）を示し、図２の横軸はＡＤＳＣ１０４へ前段のステージから入力される信号（図中にＲｅｓｉｄｕｅ  ｉ−１と記す）を示している。
【００１７】
前記入力信号Ｒｅｓｉｄｕｅ  ｉ−１はＳＨＡ１０２によりサンプルホールドされ、ＡＤＳＣ１０４は、前記サンプルホールドされた「ＣｏｎｖＲａｎｇｅ」の範囲にある入力信号を閾値−Ｖｒ／４、＋Ｖｒ／４と比較する。そして、前記サンプルホールドされた入力信号が−Ｖｒ〜−Ｖｒ／４の範囲であればディジタル出力信号「００」をＤＡＣ１０５へ出力する。また、入力信号が−Ｖｒ／４〜Ｖｒ／４の範囲であればディジタル出力信号「０１」を、入力信号がＶｒ／４〜Ｖｒの範囲であればディジタル出力信号「１０」をＤＡＣ１０５へ出力する。
【００１８】
ところで、一般的に、パイプラインＡＤＣでは、回路のミスマッチやセトリングエラーによってサンプルホールドされた入力信号が微小な信号値の範囲で繰返し変化（変動）する現象が起こることが知られている。このような場合、図２に示した入出力特性を持ったステージ１０１（ｎi）では、閾値−Ｖr／４またはＶr／４にごく近い値の信号が入力されると、入力信号が閾値−Ｖr／４またはＶr／４の前後で変動することになり、一つの値の入力信号に対して例えば「００」、「０１」の２つのディジタル出力信号が出力され得ることになる。
【００１９】
このようなパイプラインＡＤＣでは、閾値−Ｖr／４、Ｖr／４付近の信号の入力時において、各ステージから出力される信号がＶr／２または−Ｖr／２となり、出力値が大きく変化するため、回路のミスマッチやセトリングエラーによる出力の誤差が目立ちやすくなり、ノイズが増加するという不具合が生じる。本実施形態は、このような一般的なパイプラインＡＤＣの不具合を解消するよう構成されたものである。
【００２０】
（本実施形態のパイプラインＡＤＣ）
次に、本実施形態のパイプラインＡＤＣについて説明する。
図３は、本実施形態のパイプラインＡＤＣの回路構成を説明するための図である。図３に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、その説明を略すものとする。
本実施形態のパイプラインＡＤＣは、従属接続された９個のステージ３０１ａ〜３０１ｉを含んでいる。従属接続された９個のステージのうちのステージ３０１ａには外部からアナログ入力信号が入力される。入力されたアナログ入力信号がステージ３０１ａにおいてＡ／Ｄ変換やＤ／Ａ変換等の処理を受けた結果、ステージ３０１ａの次段のステージから順次ステージ３０１ｉに向けて残余入力が入力される。このような残余入力の入力方向を、本実施形態ではアナログ入力信号の流れ方向といい、この流れに沿ってステージの「上流」、「下流」を規定する。このような規定によれば、ステージ３０１ａがアナログ入力信号の最上流に位置するステージであり、ステージ３０１ｉが最下流に位置するステージとなる。
【００２１】
９個のステージ３０１ａ〜３０１ｉの各々から出力されたディジタル出力信号は、合成回路３００に出力され、合成回路３００によって加算されて１０ビットのディジタル信号となる。本実施形態では、ステージ３０１ｄの次段のステージ（図示しないステージ３０１ｅ）〜３０１ｉの各々が図１に示したステージ１０１（ｎi）〜（ｎk）と同様の構成を有しているものとする。
【００２２】
ステージ３０１ａ〜３０１ｄは、従属接続された前段のステージ、または外部から入力されたアナログ入力信号を入力し、サンプルホールドするサンプルホールド回路１０２、サンプルホールドされたアナログ入力信号を１．５ビットのディジタル信号にＡ／Ｄ変換してディジタル出力信号を出力するＡＤＳＣ３０４、ディジタル出力信号を再びアナログ信号にＤ／Ａ変換するＤＡＣ１０５を含んでいる。さらに、ステージ３０１ａ〜３０１ｄは、サンプルホールドされたアナログ入力信号から、ＤＡＣ１０５によってＤ／Ａ変換されたアナログ信号を減算する減算器１０３を含んでいる。減算器１０３から出力された信号は、次段のステージに残余入力として入力される。このようなステージ３０１ａ〜３０１ｄは、ＡＤＳＣ３０４以外は図１に示したステージ１０１（ｎi）〜（ｎk）と同様に構成されている。
【００２３】
図４は、図３に示したステージ３０１ａ〜３０１ｄのうちの１つ（例えばステージ３０１ｄ）の入出力特性を説明するための図である。図４の縦軸はＡＤＳＣ３０４からＤＡＣ１０５へ出力されるディジタル出力信号（次段のステージへ入力される残余入力Ｒｅｓｉｄｕｅ）を示し、図４の横軸はＡＤＳＣ３０４へ前段のステージから入力される入力信号（図中にＩｎｐｕｔと記す）を示している。
【００２４】
ここで、本実施形態のＡＤＳＣ３０４におけるディジタル変換で使用される閾値を説明する。本実施形態では、図２に示した閾値−Ｖr／４よりもΔＶだけ小さい電圧値である−Ｖr／４−ΔＶ（図４中にＡと記す）、閾値−Ｖr／４よりもΔＶだけ大きい電圧値である−Ｖr／４＋ΔＶ（図４中にＢと記す）、閾値＋Ｖr／４よりもΔＶだけ小さい電圧値である＋Ｖr／４−ΔＶ（図４中にＣと記す）、閾値＋Ｖr／４よりもΔＶだけ大きい電圧値である＋Ｖr／４＋ΔＶ（図４中にＤと記す）の、４つの閾値を設定している。閾値Ａ〜Ｄの大小関係は、閾値Ａ＜閾値Ｂ＜閾値Ｃ＜閾値Ｄである。
【００２５】
閾値Ａ、閾値Ｂは、共にディジタル出力信号「００」と「０１」とを切り替える際に使用される閾値である。本実施形態では、入力信号が上昇する過程で閾値Ｂに達するとディジタル出力信号が「００」から「０１」に切り替えられる。一方、入力信号が下降する過程では、ホールド電流が閾値Ａに達するとディジタル出力信号が「０１」から「００」に切り替えられる。
また、閾値Ｃ、閾値Ｄは、共にディジタル出力信号「０１」と「１０」とを切り替える際に使用される閾値である。本実施形態では、入力信号が上昇する過程で閾値Ｄに達するとディジタル出力信号が「０１」から「１０」に切り替えられる。一方、入力信号がより下降する過程では、入力信号が閾値Ｃに達するとディジタル出力信号が「１０」から「０１」に切り替えられる。
【００２６】
すなわち、本実施形態は、入力信号が所定の閾値に達したことによって所定のディジタル出力信号を出力するＡ／Ｄ変換において、あるディジタル出力信号と他のディジタル出力信号とを切替る閾値として二つの閾値が設定される。そして、入力信号が上昇して閾値に達した場合と、入力信号が下降して閾値に達した場合とで二つの閾値を使い分けている。さらに、使い分けにおいては、入力信号が上昇する場合には、より値が大きい閾値を使用し、入力信号が下降する場合には、より値が小さい閾値を使用する。
【００２７】
このような閾値の使い分けを、図４中に破線と実線とを使って示す。横軸に示した入力信号が上昇する過程で閾値Ａに達してもディジタル出力信号は「００」から「０１」にならず、より高い閾値Ｂに達すると「０１」になる。また、横軸に示した入力信号が下降する過程で閾値Ｂに達してもディジタル出力信号は「０１」から「００」にならず、より低い閾値Ａに達すると「００」になる。同様に、本実施形態では、横軸に示した入力信号が上昇する過程で閾値Ｃに達してもディジタル出力信号は「０１」から「１０」にならず、より高い閾値Ｄに達すると「１０」になる。また、横軸に示した入力信号が下降する過程で閾値Ｄに達してもディジタル出力信号は「１０」から「０１」にならず、より低い閾値Ｃに達すると「０１」になる。
このような処理は、ＡＤＳＣ３０４のＡ／Ｄ変換において、いわゆる±ΔＶのヒステリシスを設けたものといえる。
【００２８】
Ａ／Ｄ変換にヒステリシスを設けた本実施形態によれば、入力信号が上昇する場合、入力信号がいったん閾値Ｂまたは閾値Ｄに達した後に下降しても、その下降量が閾値Ｂまたは閾値Ｄを基準にして−２ΔＶを超えない限りディジタル出力信号に変化は起こらない。また、入力信号が下降する場合、入力信号がいったん閾値Ａまたは閾値Ｃに達した後に上昇しても、その変動が閾値Ａまたは閾値Ｃを基準して＋２ΔＶを超えない限りディジタル出力信号に変化は起こらない。したがって、本実施形態は、Ａ／Ｄ変換にヒステリシスを設けたことによって入力信号が閾値近傍の時のセトリングエラー等がディジタル出力信号に及ぼす影響を低減し、ＡＤＳＣ３０４が安定したディジタル出力信号を出力できるようにすることができる。その結果、ステージの出力値が大きく変化する回数を減らすことができ、回路のミスマッチやセトリングエラーによる出力の誤差を目立ちにくくすることができる。
【００２９】
図５は、図４に示したＡＤＳＣ３０４の入出力特性を、ディジタル出力信号を縦軸に、入力信号を横軸に示すように書き換えたものである。図５から明らかなように、本実施形態では、入力信号が上昇する過程で閾値Ｂに達すると、ディジタル出力信号が「００」から「０１」に切り替えられる。また、入力信号が上昇する過程で閾値Ｄに達すると、ディジタル出力信号が「０１」から「１０」に切り替えられる。一方、入力信号が下降する過程で閾値Ｃに達すると、本実施形態では、ディジタル出力信号が「１０」から「０１」に切り替えられる。また、本実施形態では、入力信号が下降する過程で閾値Ａに達すると、ディジタル出力信号が「０１」から「００」に切り替えられる。
【００３０】
図６（ａ）、（ｂ）は、本実施形態のＡＤＳＣ３０４が閾値を切り替える構成を具体的に説明するための図である。６（ａ）は一般的な１．５ビットのディジタル信号を出力するＡＤＳＣを示している。図６（ａ）に示したＡＤＳＣでは、＋Ｖref〜−Ｖref間にかかる電圧を３つの値に分圧して閾値となる２つの電圧を生成する。そして、コンパレータ６０４、６０５を使って入力信号Ｖinを閾値と比較してディジタル変換する。
【００３１】
図６（ｂ）は、本実施形態の１．５ビットのディジタル信号を出力するＡＤＳＣ３０４の回路図である。図６（ｂ）に示したＡＤＳＣ３０４では、入力信号（図中Ｖinと記す）を閾値と比較するためのコンパレータ６０９、６１０の他、コンパレータの出力を一時的に保持するフリップフロップ（図中、ＦＦと記す）回路６１１、６１２を備えている。
図６（ｂ）に示したＡＤＳＣ３０４では、＋Ｖref〜−Ｖref間にかかる電圧を５つに分圧し、４つの閾値（図３、４に示した閾値Ａ〜Ｄ）を設定している。端子６１３〜６１６には閾値Ａ〜Ｄのいずれかが１対１で対応していて、端子６１３からは閾値Ａが、端子６１４からは閾値Ｂが、端子６１５からは閾値Ｃが、端子６１６からは閾値Ｄが出力されるものとする。
【００３２】
そして、ＡＤＳＣ３０４では、各閾値が出力される端子のうち隣り合う端子にスイッチ６０６、６０７が設けられ、スイッチ６０６、６０７を切り替えることによってコンパレータ６０９、６１０に入力される閾値が切り替えられるように構成されている。
このような回路によれば、コンパレータ６０９の反転入力端子に例えば閾値Ｃが入力されている場合、コンパレータ６０９から出力信号が出力されると、入力信号が閾値Ｃに達していることになる。出力信号はフリップフロップ回路６１１を介してスイッチ６０６に出力される。出力された信号は、スイッチ６０６を切り替える制御信号となる。スイッチ６０６の切替えにより、コンパレータ６０９の反転入力端子に入力される閾値が閾値Ｃから閾値Ｄに切り替えられ、入力信号は次回閾値Ｄと比較されることになる。
【００３３】
以上述べた本実施形態によれば、アナログ入力信号が閾値近傍であったときに生じるステージの出力値が大きく変化する回数を減らすことができ、回路のミスマッチやセトリングエラーによる出力の誤差を目立ちにくくすることができる。また、本実施形態によれば、閾値がヒステリシスを有するＡＤＳＣ３０４をパイプラインＡＤＣの複数のステージの一部にのみ設けることにより、他の一部のステージとして既存のステージを採用することができる。このため、本実施形態は、パイプラインＡＤＣに含まれるステージの全てにＡＤＳＣ３０４を用いるよりもパイプラインＡＤＣの製造コストを抑えることが可能になる。
【００３４】
なお、本実施形態では、ＡＤＳＣ３０４をパイプラインＡＤＣの複数のステージの一部にのみ設ける場合、複数のステージのうちのより上流にあるステージのＡＤＳＣを優先して本実施形態のＡＤＳＣ３０４とする。このようにすれば、比較的ノイズが大きいと考えられる値の小さいアナログ入力信号のＡ／Ｄ変換に閾値にヒステリシスを持ったＡＤＳＣ３０４を用いることができる。
【００３５】
比較的値の小さいアナログ入力信号を処理するステージにのみ本実施形態のＡＤＳＣ３０４を用いるパイプラインＡＤＣを例えばビデオシステムに適用した場合、暗い画面の画質が粗くなるとことを防ぎ、高品質の画像を得ることができる。また、明るい画面の処理に際しては既存のステージを用いることができるので、ビデオシステムのコストパフォーマンスを高めることができる。
【００３６】
なお、本実施形態は、以上説明した構成に限定されものではない。例えば、本実施形態では、ステージ３０１ａ〜３０１ｉのうち、ステージ３０１ａ〜３０１ｄのＡＤＳＣのみをＡＤＳＣ３０４とした。しかし、本実施形態は、複数のステージのうちのいずれかがＡＤＳＣ３０４を備えていればよく、ステージ３０１ａ〜３０１ｄのみがＡＤＳＣ３０４を備えるものに限定されるものではない。特に、ステージ３０１ａ〜３０１ｉの全てのＡＤＳＣがＡＤＳＣ３０４であっても良いことはいうまでもない。
【００３７】
特に、本実施形態では、複数のステージのうちの最も上流にあるステージのＡＤＳＣのみを本実施形態のＡＤＳＣ３０４とすることができる。このようにすれば、ノイズが最も大きいと考えられるアナログ入力信号のＡ／Ｄ変換にのみ閾値にヒステリシスを持ったＡＤＳＣ３０４を用い、より効率的にパイプラインＡＤＣの低ノイズ化と部品点数増加の防止を両立することができる。
【産業上の利用可能性】
【００３８】
本発明は、アナログ入力信号を、アナログ入力信号の増幅に先立ってディジタル変換するパイプラインＡＤＣに好適である。
【符号の説明】
【００３９】
１０１（ｎi）〜（ｎk）、３０１ａ〜３０１ｉ  ステージ
１０２  サンプルホールド回路
１０３  減算器
１０４、３０４  ＡＤＳＣ
３００  合成回路
３０６、３０７  スイッチ
３１３〜３１６  端子
３０９、３１０コンパレータ
３１１、３１２  フリップフロップ回路
【図１】
0005462752.tif 000002
【図２】
0005462752.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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