(57)【特許請求の範囲】
【請求項１】
定電流が供給される１又は２以上の直列接続のダイオードによりイネーブル端子に第１閾値電圧より高い定電圧を印加する定電圧生成回路と、
前記イネーブル端子に前記第１閾値電圧以上の電圧が印加しているとき動作して、入力電圧を降圧処理した電圧を出力電圧として出力するレギュレータ回路と、
内部に発振器を備え前記レギュレータ回路の前記出力電圧が動作電圧として入力する制御回路とを備え、
前記制御回路は、前記イネーブル端子に前記第１閾値電圧より高い第２閾値電圧以上の電圧が印加しているとき全体が動作し、前記イネーブル端子に前記第２閾値電圧未満の電圧が印加しているときは、前記発振器が動作停止することを特徴とするレギュレータ装置。
【請求項２】
請求項１に記載のレギュレータ装置において、
前記定電圧生成回路は、第１のツェナーダイオードと、該第１のツェナーダイオードで設定された電圧により動作する第１のトランジスタと、該第１のトランジスタに直列接続され前記定電流を生成して前記ダイオードに供給する第２のトランジスタと、を備えることを特徴とするレギュレータ装置。
【請求項３】
請求項１又は２に記載のレギュレータ装置において、
前記レギュレータ回路は、前記イネーブル端子に前記第１閾値電圧以上の電圧が印加しているとき動作する第３のトランジスタと、該第３のトランジスタが動作すると動作して第２のツェナーダイオードに電流を流す第４のトランジスタと、前記第２のツェナーダイオードで設定された電圧により動作し前記入力電圧を降圧して前記出力電圧を生成する第５のトランジスタと、を備えることを特徴とするレギュレータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧のＤＣ−ＤＣ変換器としてのレギュレータ装置に関する。
【背景技術】
【０００２】
レギュレータ装置として、非特許文献１に記載のものがある。これは、ＳＴＢ端子（スタンバイモード設定端子）を０．５Ｖ以下に設定すればスタンバイモードに、２．４Ｖ〜２．６Ｖの範囲の電圧に設定すれば制御回路の発振器以外を動作させるスレーブモードに、３．０Ｖ以上にすれば制御回路の発振器も含む全体を動作させるマスタモード（通常動作モード）に設定できる。このレギュレータ装置では、これを２個使用してマスタ・スレーブ機能を発揮させるときは、マスタ側レギュレータ装置で生成した基準電圧ＶＲＥＦ（２．５Ｖ）をスレーブ側レギュレータ装置のＳＴＢ端子に入力する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】ローム株式会社  ＢＤ９８４２ＦＶ  テクニカルノート
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、このレギュレータ装置を２個使用してマスタ・スレーブ機能を発揮させるには、上記のようにスレーブ側レギュレータ装置のＳＴＢ端子に、特別に基準電圧ＶＲＥＦを入力させることが必要であった。また、このレギュレータ装置を単体として使用するときは、ＳＴＢ端子に電圧を印加して起動させるので、発振器を停止させるスレーブモードでは、起動する以前は基準電圧ＶＲＥＦが発生しておらず、起動ができない。
【０００５】
本発明の目的は、外部からの電圧が入力しなくても起動でき、また制御回路内の発振器の停止機能も備えたレギュレータ装置を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１にかかる発明のレギュレータ装置は、定電流が供給される１又は２以上の直列接続のダイオード（ＭＮ２，ＭＮ３）によりイネーブル端子（２）に第１閾値電圧より高い定電圧を印加する定電圧生成回路（４）と、前記イネーブル端子（２）に前記第１閾値電圧以上の電圧が印加しているとき動作して、入力電圧を降圧処理した電圧を出力電圧として出力するレギュレータ回路（５）と、内部に発振器（６２）を備え前記レギュレータ回路（５）の前記出力電圧が動作電圧として入力する制御回路（６）を備え、該制御回路（６）は、前記イネーブル端子（２）に前記第１閾値電圧より高い第２閾値電圧以上の電圧が印加しているとき全体が動作し、前記イネーブル端子（２）に前記第２閾値電圧未満の電圧が印加しているときは、前記発振器（６２）が動作停止することを特徴とする。
請求項２にかかる発明は、請求項１に記載のレギュレータ装置において、前記定電圧生成回路（４）が、第１のツェナーダイオード（ＺＤ２）と、該第１のツェナーダイオード（ＺＤ２）で設定された電圧により動作する第１のトランジスタ（ＭＮＤ１）と、該第１のトランジスタ（ＭＮＤ１）に直列接続され前記定電流を生成して前記ダイオード（ＭＮ２，ＭＮ３）に供給する第２のトランジスタ（ＭＮ１）とを備えることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のレギュレータ装置において、前記レギュレータ回路（５）が、前記イネーブル端子（２）に前記第１閾値電圧以上の電圧が印加しているとき動作する第３のトランジスタ（ＭＮＤ２）と、該第３のトランジスタ（ＭＮＤ２）が動作すると動作して第２のツェナーダイオード（ＺＤ３）に電流を流す第４のトランジスタ（ＭＰＤ１）と、前記第２のツェナーダイオード（ＺＤ３）で設定された電圧により動作し前記入力電圧を降圧して前記出力電圧を生成する第５のトランジスタ（ＭＮＤ３）と、を備えることを特徴とする。
【発明の効果】
【０００７】
請求項１にかかる発明によれば、イネーブル端子を接地に接続すれば、第１の閾値電圧より低い電圧がイネーブル端子に印加することになり、レギュレータ回路が動作停止する。また、イネーブル端子をオープンにすれば、定電圧生成回路に発生した定電圧がイネーブル端子に印加し、レギュレータ回路が動作して所定の出力電圧を生成するので、制御回路の発振器を除いた回路が動作する。さらに、イネーブル端子に第２閾値電圧以上の電圧を印加すれば制御回路の全体も動作するようになる。つまり、レギュレータ回路と制御回路の発振器を除く回路部分とは、イネーブル端子に外部から電圧を入力しなくても動作する。よって、このレギュレータ装置を単独起動できる。また、このレギュレータ装置を２個使用してマスタ・スレーブ機能を発揮させるとき、スレーブ側に特別の電圧を入力させる必要がない。また、請求項２，３にかかる発明によれば、定電圧生成回路やレギュレータ回路に本発明のトランジスタを使用すると、それに直列に接続されるトランジスタには、本発明のトランジスタより低耐圧のトランジスタを使用できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施例のレギュレータ装置の回路図である。
【図２】本発明の第２の実施例のレギュレータ装置の回路図である。
【図３】図２のレギュレータ装置のバッファ回路５１の回路図である。
【図４】図１および図２のレギュレータ装置の使用説明図である。
【発明を実施するための形態】
【０００９】
＜第１の実施例＞
図１に本発明の第１の実施例のレギュレータ装置を示す。１は高電位の入力電圧ＶＤＤが入力する電源端子、２はイネーブル信号ＥＮが入力するイネーブル端子、３は出力電圧Ｖoutの出力端子、４は定電圧を生成してイネーブル端子２に印加する定電圧生成回路、５はイネーブル端子２が第１閾値電圧以上のとき入力電圧ＶＤＤを降圧処理して所望の出力電圧Ｖoutを生成するレギュレータ回路、６はレギュレータ回路５の出力電圧Ｖoutによって動作する制御回路である。この制御回路６は、制御回路本体６１に三角波等を生成する発振器６２を備え、また、イネーブル端子２が第１閾値電圧より高い第２閾値電圧以上のときその発振器６２の動作させる比較器６３を備える。
【００１０】
定電圧生成回路４は、入力保護用のツェナーダイオードＺＤ１、抵抗Ｒ１，Ｒ２、Ｎ型エンハンスメント高耐圧ＭＯＳトランジスタＭＮＤ１、ツェナーダイオードＺＤ２、Ｎ型デプレッション低耐圧ＭＯＳトランジスタＭＮ１、ダイオード接続された２個のＮ型エンハンスメント低耐圧ＭＯＳトランジスタＭＮ２，ＭＮ３を有する。ダイオード接続トランジスタは、２個に限られずず、１個または３個以上の直列接続であってもよい。
【００１１】
ここでは、ツェナーダイオードＺＤ２で発生するツェナー電圧Ｖzd２によってバイアスされるトランジスタＭＮＤ１が導通すると、ノードＮ１が低電圧（Ｖzd２−Ｖgsmnd１）となる。Ｖgsmnd１はトランジスタＭＮＤ１のゲート・ソース間電圧である。これにより、トランジスタＭＮ１〜ＭＮ３に低耐圧のトランジスタを使用できる。トランジスタＭＮ１は定電流源として機能し、この定電流がダイオード接続のトランジスタＭＮ２，ＭＮ３に流れることで、イネーブル端子２に後記する第１閾値電圧よりも高い定電圧（Ｖgsmn２＋Ｖgsmn３）が生成される。Ｖgsmn２，Ｖgsmn３はトランジスタＭＮ２，ＭＮ３のゲート・ソース間電圧である。そして、デプレッショントランジスタＭＮ１の電流温度特性とエンハンスメントトランジスタＭＮ２，ＭＮ３の閾値電圧温度特性とにより、この定電圧の温度による変動を少なくすることができる。
【００１２】
レギュレータ回路５は、定電流源として機能するＮ型デプレッション低耐圧ＭＯＳトランジスタＭＮ４と、Ｎ型エンハンスメント高耐圧ＭＯＳトランジスタＭＮＤ２，ＭＮＤ３と、Ｐ型エンハンスメント高耐圧ＭＯＳトランジスタＭＰＤ１と、Ｐ型エンハンスメント低耐圧ＭＯＳトランジスタＭＰ１と、抵抗Ｒ３，Ｒ４，Ｒ５と、ツェナーダイオードＺＤ３，ＺＤ４とを有する。トランジスタＭＮＤ２は、イネーブル端子２が第１閾値電圧以上のとき動作する。
【００１３】
ここでは、イネーブル端子２の電圧が第１閾値電圧以上になると、トランジスタＭＮＤ２が導通するので、抵抗Ｒ３に発生する電圧によりトランジスタＭＰ１が導通し、トランジスタＭＮＤ２，ＭＮ４を経由してバイアス電流が流れ、ノードＮ２の電位を低下させて、トランジスタＭＰＤ１を導通させ、そこに電流が流れる。この電流は、Ｖgsmp１／Ｒ３となる。Ｖgsmp１はトランジスタＭＰ１のゲート・ソース間電圧である。トランジスタＭＰＤ１のゲート電圧（ノードＮ２）は、抵抗Ｒ３の電圧降下Ｖr３とトランジスタＭＰＤ１のゲート・ソース間電圧Ｖgsmpd１の加算値（＝Ｖr３＋Ｖgsmpd１）となる。よって、トランジスタＭＰＤ１のゲート耐圧およびトランジスタＭＰ１の耐圧を越えることなく、それらのトランジスタＭＰＤ１，ＭＰ１を動作させることができる。また、デプレッショントランジスタが１素子となるため、レイアウト上の素子面積を最小限にすることができる。以上により、ツェナーダイオードＺＤ３に定電圧Ｖzd３が発生してトランジスタＭＮＤ３のゲートに印加し、トランジスタＭＮＤ３の内部抵抗が制御され、所望の出力電圧Ｖoutが生成され、制御回路６に供給される。そして、出力電圧Ｖoutは、Ｖout＝Ｖzd３−Ｖgsmnd３となる。Ｖgsmnd３はトランジスタＭＮＤ３のゲート・ソース間電圧である。
【００１４】
なお、ツェナーダイオードＺＤ４はトランジスタＭＰ１の保護のためのダイオードである。また、抵抗Ｒ４はトランジスタＭＮＤ２が遮断したときにトランジスタＭＰＤ１を強制遮断させるためのゲートプルアップ抵抗である。さらに、抵抗Ｒ５はトランジスタＭＰＤ１が遮断したときにトランジスタＭＮＤ３を強制遮断させるためのゲートプルダウン抵抗である。
【００１５】
制御回路６の制御回路本体６１は、レギュレータ回路５の出力電圧Ｖoutを入力して動作し、例えば、外部入力する信号（図示せず）を発振器６２で生成した三角波信号と比較してＰＷＭ信号を生成する処理を行ったり、他の信号処理を行う。発振器６２は、イネーブル端子２の電圧が第２閾値電圧（Ｖref）未満では比較器６３によって動作停止されるが、その第２閾値電圧を越えると動作する。
【００１６】
さて、図４の(ａ)に示すように、イネーブル端子２を接地ＧＮＤに接続した場合は、レギュレータ回路５のトランジスタＭＮＤ２は、そのゲートが接地電位となり第１閾値電圧以下となるので、遮断する。したがって、レギュレータ回路５ではトランジスタＭＰＤ１が遮断し、ツェナーダイオードＺＤ３に電流が流れず、トランジスタＭＮＤ３が抵抗Ｒ５で接地ＧＮＤにプルダウンされるので、そのトランジスタＭＮＤ３が遮断する。よって、出力電圧Ｖoutがゼロとなって、制御回路６は動作しない。
【００１７】
また、図４の（ｂ）に示すように、イネーブル端子２をオープンにした場合は、イネーブル端子２には、定電圧生成回路４において、トランジスタＭＮ２，ＭＮ３のゲート・ソース間電圧加算値（Ｖgsmn２＋Ｖgsmn３）で決まる定電圧が生成するので、レギュレータ回路５のトランジスタＭＮＤ２はそのゲート電位が第１閾値電圧を越えて導通し、トランジスタＭＰＤ１，ＭＮＤ３が導通して、所望の出力電圧Ｖoutを出力する。この結果、制御回路６はその出力電圧Ｖoutによって動作状態となる。ただし、制御回路６の比較器６３の第２閾値電圧（Ｖref）の値を、Ｖref＞（Ｖgsmn２＋Ｖgsmn３）に設定しておけば、比較器６３の出力はロウレベルとなるので、制御回路本体６１内の発振器６２は動作停止となる。
【００１８】
さらに、図４の（ｃ）に示すように、イネーブル端子２に電圧Ｖａを印加し、あるいは、図４の（ｄ）に示すように、抵抗Ｒ６を介して電源端子１に接続して、そのイネーブル端子２に前記した第２閾値電圧（Ｖref）を越える電圧が印加するようにしたときは、レギュレータ回路５が動作するとともに、制御回路６の比較器６３の出力がハイレベルとなり、発振器６２が動作する。つまり、制御回路本体６１が完全動作する。なお、図４の（ｃ），（ｄ）に示す場合は、トランジスタＭＮ１のドレイン電圧が高くなり、基板効果によりそのトランジスタＭＮ１の閾値が高くなるので、イネーブル端子２に流れる電流が前記した図４の(ａ)、(ｂ)の場合よりも減少する。
【００１９】
＜第２の実施例＞
図２に本発明の第２の実施例のレギュレータ装置を示す。このレギュレータ装置は、ツェナーダイオードＺＤ２と抵抗Ｒ２の間に、ドレインとゲートを共通接続したＮ型エンハンスメント高耐圧ＭＯＳトランジスタＭＮＤ４を接続し、さらに、イネーブル端子２とトランジスタＭＮＤ２のゲート（ノードＮ３）の間にバッファ回路５１を接続して、そのバッファ回路５１の電源電圧として、ノードＮ１の電圧を供給し、イネーブル端子２に第１閾値電圧を越える電圧が印加したとき、バッファ回路５１からノードＮ１の電圧をノードＮ３に出力してトランジスタＭＮＤ２のゲートに入力させるようにしたものである。
【００２０】
ここでは、トランジスタＭＮＤ１のゲート・ソース間電圧がトランジスタＭＮＤ４のゲート・ソース間電圧でキャンセルされるので、ノードＮ１の電圧が、ツェナーダイオードＺＤ２のツェナー電圧Ｖzd２に等しくなり、第１の実施例の場合より高くなる。よって、イネーブル端子２がオープン、あるいは第２閾値電圧以上の電圧がイネーブル端子２に印加されたとき、ノードＮ１の電圧がトランジスタＭＮＤ２のゲートに印加し、そのトランジスタＭＮＤ２を確実に導通させ、レギュレータ回路５を安定動作させる。
【００２１】
図３にバッファ回路５１の内部回路を示した。このバッファ回路５１は、Ｎ型エンハンスメント低耐圧ＭＯＳトランジスタＭＮ１１と抵抗Ｒ１１からなる第１閾値電圧設定部と、Ｎ型エンハンスメント低耐圧ＭＯＳトランジスタＭＮ１２およびＰ型エンハンスメント低耐圧ＭＯＳトランジスタＭＰ１１からなるＣＭＯＳインバータとから構成されている。
【００２２】
このバッファ回路５１では、イネーブル端子２の電圧が第１閾値電圧以上になると、トランジスタＭＮ１１が導通してトランジスタＭＰ１１が導通し、ノードＮ３にノードＮ１の電圧を出力する。つまり、ツェナーダイオードＺＤ２のツェナー電圧Ｖzd２がトランジスタＭＮＤ２のゲート印加し、そのトランジスタＭＮＤ２の導通が確実になる。
【符号の説明】
【００２３】
１：電源端子
２：イネーブル端子
３：出力端子
４：定電圧生成回路
５：レギュレータ回路、５１：バッファ回路
６：制御回路、６１：制御回路本体、６２：発振器、６３：比較器
【図１】
0005511564.tif 000002
【図２】
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【図３】
0005511564.tif 000004
【図４】
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