(57)【特許請求の範囲】
【請求項１】
互いに交差する複数のワード線及びデータ線、これらワード線及びデータ線の各交差部に設けられた複数のメモリセルからなり、所定の基板電位が印加されるウェル上に形成されたセルトランジスタを前記メモリセルが有する、メモリセルアレイと、
前記メモリセルアレイを制御するメモリセルアレイ制御回路と、
前記基板電位を制御する基板電位制御回路と、
動作状態に応じて前記メモリセルアレイ制御回路を通常動作状態又は待機状態に切り替える第１の制御信号及び動作状態に応じて前記基板電位制御回路を通常動作状態又は待機状態に切り替える第２の制御信号を生成・出力する動作状態切替回路と
を備え、
前記メモリセルアレイ制御回路は、前記第１の制御信号に応じて、通常動作状態における１ビットのデータ記憶に用いるメモリセル数をｍ（ｍは自然数）、待機状態における１ビットのデータ記憶に用いるメモリセル数をｎ（ｎはｍよりも大きい自然数）に切り替え、
前記基板電位制御回路は、前記第２の制御信号に応じて、通常動作状態における前記基板電位を第１の基板電位、待機状態における前記基板電位を第２の基板電位（第２の基板電位＞第１の基板電位）に制御し、
前記動作状態切替回路は、前記通常動作状態から前記待機状態に切り替える際、前記メモリセルアレイ制御回路を制御して所定の前記メモリセルのデータを他の前記メモリセルにコピーさせた後、前記基板電位制御回路に対して前記第２の制御信号を出力する
ことを特徴とする半導体記憶装置。
【請求項２】
前記基板電位制御回路は、待機状態のバーストリフレッシュ動作時において、前記基板電位を前記第２の基板電位よりも低い第３の基板電位に制御する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のデータ線のうち、所定の第１及び第２のデータ線間に表れた電位差を検知・増幅する複数のセンスアンプを備える
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイ制御回路は、待機状態において、前記第１のデータ線に接続された１個の前記メモリセルと、前記第２のデータ線に接続された１個の前記メモリセルとによって１ビットのデータを記憶するように制御する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイ制御回路は、待機状態において、前記第１のデータ線に接続された２個の前記メモリセルによって１ビットのデータを記憶するように制御する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
２つの前記センスアンプの出力から前記メモリセルの記憶データを判別する演算回路を備えた
ことを特徴とする請求項４又は５記載の半導体記憶装置。
【請求項７】
前記データ線の振幅範囲であるデータ線電位を制御するデータ線電位制御回路と、
前記データ線の電位を調整するイコライズ電位を制御するイコライズ電位制御回路と
を備え、
前記動作状態切替回路は、通常動作状態／待機状態に応じて前記データ線電位制御回路を制御する第３の制御信号及び前記イコライズ電位制御回路を制御する第４の制御信号を生成・出力し、
前記データ線電位制御回路は、前記第３の制御信号に応じて、通常動作状態における前記データ線電位を第１のデータ線電位、待機状態における前記データ線電位を第２のデータ線電位（第２のデータ線電位＜第１のデータ線電位）に制御し、
前記イコライズ電位制御回路は、前記第４の制御信号に応じて、通常動作状態における前記イコライズ電位を第１のイコライズ電位、待機状態における前記イコライズ電位を第２のイコライズ電位（第２のイコライズ電位＜前記第１のイコライズ電位）に制御し、
前記動作状態切替回路は、前記通常動作状態から前記待機状態に切り替える際、前記メモリセルアレイ制御回路を制御して所定の前記メモリセルのデータを他の前記メモリセルにコピーさせた後、前記データ線電位制御回路に対して前記第３の制御信号を出力し、前記イコライズ電位制御回路に対して前記第４の制御信号を出力する
ことを特徴とする請求項３〜６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯アプリケーション向けに低消費電力の混載ＤＲＡＭの重要性が高まっており、待機時の消費電力を削減する方法として様々な混載ＤＲＡＭが開発されている。その１つとして、待機時のデータ保持特性（以下、「リテンション特性」と呼ぶ）を改善することで低消費電力を実現する方法がある。例えば、待機時にセルトランジスタの基板電位を変化させることでリテンション特性を改善する方法が提案されている（特許文献１）。
【０００３】
しかしながら、携帯アプリケーションにより複雑で多くの処理が求められている現在、待機時の更なる低消費電力化が課題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２８９５７８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、１ビットの記憶に用いるメモリセル数及び基板電位を動作状態に応じて切り替えることによって低消費電力化を実現する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体記憶装置は、互いに交差する複数のワード線及びデータ線、これらワード線及びデータ線の各交差部に設けられた複数のメモリセルからなり、所定の基板電位が印加されるウェル上に形成されたセルトランジスタを前記メモリセルが有する、メモリセルアレイと、前記メモリセルアレイを制御するメモリセルアレイ制御回路と、前記基板電位を制御する基板電位制御回路と、動作状態に応じて前記メモリセルアレイ制御回路を通常動作状態又は待機状態に切り替える第１の制御信号及び動作状態に応じて前記基板電位制御回路を通常動作状態又は待機状態に切り替える第２の制御信号を生成・出力する動作状態切替回路とを備える。前記メモリセルアレイ制御回路は、前記第１の制御信号に応じて、通常動作状態における１ビットのデータ記憶に用いるメモリセル数をｍ（ｍは自然数）、待機状態における１ビットのデータ記憶に用いるメモリセル数をｎ（ｎはｍよりも大きい自然数）に切り替える。前記基板電位制御回路は、前記第２の制御信号に応じて、通常動作状態における前記基板電位を第１の基板電位、待機状態における前記基板電位を第２の基板電位（第２の基板電位＞第１の基板電位）に制御する。前記動作状態切替回路は、前記通常動作状態から前記待機状態に切り替える際、前記メモリセルアレイ制御回路を制御して所定の前記メモリセルのデータを他の前記メモリセルにコピーさせた後、前記基板電位制御回路に対して前記第２の制御信号を出力することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、１ビットの記憶に用いるメモリセル数及び基板電位を動作状態に応じて切り替えることによって低消費電力化を実現する半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体メモリのブロック図である。
【図２】同実施形態に係る半導体メモリにおける動作波形図である。
【図３】同実施形態に係る半導体メモリにおける記憶方式の例を説明する図である。
【図４】同実施形態に係る半導体メモリにおける記憶方式の他の例を説明する図である。
【図５】同実施形態に係る半導体メモリにおける記憶方式の他の例を説明する図である。
【図６】同実施形態に係る半導体メモリにおける基板電位とリテンション時間との関係を示すグラフである。
【図７】同実施形態に係る半導体メモリにおける時間とストレージセル電位との関係を示すグラフである。
【図８】本発明の第２の実施形態に係る半導体メモリのブロック図である。
【図９】同実施形態に係る半導体メモリにおける動作波形図である。
【図１０】同実施形態に係る半導体メモリにおける他の動作波形図である。
【図１１】本発明の第３の実施形態に係る半導体メモリのブロック図である。
【図１２】同実施形態に係る半導体メモリにおける動作波形図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【００１０】
［第１の実施形態］
先ず、本発明の第１の実施形態に係る半導体メモリについて図１を参照しながら説明する。
【００１１】
本実施形態に係る半導体メモリ１００は、互いに交差する複数のワード線ＷＬ及びデータ線ＤＬと、これらワード線ＷＬ及びデータ線ＤＬの各交差部に接続されたメモリセルＭＣと、データ線ＤＬに接続されたイコライズ用トランジスタＱｅとからなるメモリセルアレイ１０１を備える。各メモリセルＭＣは、ＤＲＡＭの構造を持つ。つまり、各メモリセルＭＣは、１個のトランジスタ（以下、「セルトランジスタ」と呼ぶ）と１個の容量（以下、「セルキャパシタ」と呼ぶ）とを備える。セルトランジスタは、ｎチャネル型のＭＯＳトランジスタであり、所定の基板電位ＶＢＢが印加されるウェル上に形成されている。また、セルトランジスタは、ワード線ＷＬの電位によって制御され、ワード線ＷＬが選択された場合、データ線ＤＬとセルキャパシタとを接続し、ワード線ＷＬが選択されなかった場合、データ線ＤＬとセルキャパシタとを切り離す。データが、“０”か“１”かに応じて、セルキャパシタに所定の電位ＶＤＤか０Ｖの電位かがデータとして記憶される。イコライズ用トランジスタＱｅは、データ線ＤＬの電位であるイコライズ電位ＶＥＱＬを供給するもので、イコライズ制御信号によって制御される。
【００１２】
さらに、半導体メモリ１００は、外部入力信号に応じてメモリセルアレイ１０１を制御するメモリセルアレイ制御回路１０２と、メモリセルアレイ１０１の基板電位ＶＢＢを制御するセルトランジスタ基板電位制御回路１０３と、動作状態に応じてメモリセルアレイ制御回路１０２及びセルトランジスタ基板電位制御回路１０３を制御する動作状態切替回路１０４とを備える。
【００１３】
次に、半導体メモリ１００における通常動作状態／待機状態の切り替え動作について図２の動作波形図を参照しながら説明する。ここでは、通常動作状態における基板電位ＶＢＢが第１の基板電位ＶＢＢ１、１ビットのデータ記憶に用いるメモリセル数がｍ（ｍは自然数）であり、待機状態における基板電位ＶＢＢが第１の基板電位ＶＢＢ１よりも高い第２の基板電位ＶＢＢ２、１ビットのデータ記憶に用いるメモリセル数がｎ（ｎはｍよりも大きい自然数）である場合を例として説明する。なお、以下の説明及び図面中において、ある動作において１ビットのデータ記憶に用いるメモリセル数がｎである場合を「ｎセル／ビット動作」と呼ぶこともある。
【００１４】
通常動作状態から待機状態への遷移は、先ず、通常動作状態にある半導体メモリ１００の動作状態切替回路１０４が、活性化された動作状態切替信号を受信する（Ｓ１０１）。この動作状態切替信号は、通常動作状態／待機状態の切り替えを指示する信号である。
【００１５】
この動作状態切替信号を受信した動作状態切替回路１０４は、メモリセルアレイ制御回路１０２に対し、データコピーイネーブル信号を発行する（Ｓ１０２）。これによって、メモリセルアレイ制御回路１０２は、コピー元メモリセルＭＣからコピー先メモリセルＭＣへのデータコピーをするためのメモリセルアレイ制御信号を発行する。ここで、コピー元メモリセルＭＣは、動作状態切り替え前後において保持されるデータを記憶したメモリセルＭＣであり、コピー先メモリセルＭＣは、待機状態への切り替えの際に破壊されても良いデータを記憶したメモリセルＭＣである。なお、このデータコピーは、ｎ−ｍ個のメモリセルＭＣに対して行われるが、コピー元の記憶データをそのままコピーする場合、コピー元の記憶データと逆論理のデータをコピーする場合がある。
【００１６】
データコピー完了後、動作状態切替回路１０４は、セルトランジスタ基板電位制御回路１０３に対して基板電位切替開始信号を発行する。これによって、セルトランジスタ基板電位制御回路１０３は、基板電位ＶＢＢを昇圧する（Ｓ１０３）。基板電位ＶＢＢが第２の基板電位ＶＢＢ２に達すると、セルトランジスタ基板電位制御回路１０３は、動作状態切替回路１０４に対して基板電位切替完了信号を発行し、基板電位ＶＢＢが第２の基板電位ＶＢＢ２になったことを通知する。このように基板電位ＶＢＢを第２の基板電位ＶＢＢ２に昇圧することで、待機状態におけるセルトランジスタで生じるリーク電流を小さくすることができ、メモリセルＭＣのリテンション特性を向上させることができる。
【００１７】
基板電位切替完了信号を受信した動作状態切替回路１０４は、メモリセルアレイ制御回路１０２に対して、第１の制御信号であるｎセル／ビット動作イネーブル信号を発行する（Ｓ１０４）。
【００１８】
以上の動作によって、ｍセル／ビット動作の通常動作状態からｎセル／ビット動作の待機状態への遷移が完了する。
【００１９】
待機状態から通常動作状態への遷移は、先ず、待機状態にある半導体メモリ１００の動作状態切替回路１０４が、非活性化された動作状態切替信号を受信する（Ｓ１０５）。
【００２０】
この動作状態切替信号を受信した動作状態切替回路１０４は、セルトランジスタ基板電位制御回路１０３に対し、第２の制御信号である基板電位切替開始信号を発行する。これによって、セルトランジスタ基板電位制御回路１０３は、基板電位ＶＢＢを降圧する（Ｓ１０６）。基板電位ＶＢＢが第１の基板電位ＶＢＢ１に達すると、セルトランジスタ基板電位制御回路１０３は、動作状態切替回路１０４に対して基板電位切替完了信号を発行し、基板電位ＶＢＢが第１の基板電位ＶＢＢ１になったことを通知する。このように、基板電位ＶＢＢを第１の基板電位ＶＢＢ１に降圧することで、通常動作状態におけるデータ線ＤＬの容量を小さく抑えることができ、高速なデータの読み出しが可能となる。
【００２１】
基板電位切替完了信号を受信した動作状態切替回路１０４は、メモリセルアレイ制御回路１０２に対して、リカバリリフレッシュ信号を発行する（Ｓ１０７）。これによって、メモリセルアレイ制御回路１０２は、メモリセルアレイ１０１に対してリカバリリフレッシュをするためのメモリセルアレイ制御信号を発行する。なお、リカバリリフレッシュは、ｎセル／ビット動作において行われる。
【００２２】
リカバリリフレッシュ完了後、動作状態切替回路１０４は、メモリセルアレイ制御回路１０２に対してｍセル／ビット動作に遷移するために非活性のｎセル／ビット動作イネーブル信号を発行する。
【００２３】
以上の動作によって、ｎセル／ビット動作の待機状態からｍセル／ビット動作の通常動作状態への遷移が完了する。
【００２４】
次に、待機状態における１ビットのデータ記憶方式の例について、図３〜図５を用いて説明する。
【００２５】
図３及び図４は、２セル／ビット動作の場合のデータ記憶方式の例を示す図である。以下の説明において、動作状態切り替え前後においても保持されるデータが記憶されたコピー元メモリセルＭＣを「メモリセルＭＣ１」とし、通常動作状態から待機状態への切り替えの際に破壊されるデータが記憶されたコピー先メモリセルＭＣを「メモリセルＭＣ２」とする。
【００２６】
メモリセルアレイ１０１のデータ線ＤＬは、２本で１組のデータ線対を構成し、これら２本のデータ線ＤＬｔ及びＤＬｃの一端には、データ線ＤＬｔとデータ線ＤＬｃとの電位差を検知・増幅するセンスアンプ回路Ｓ／Ａが設けられている。
【００２７】
図３に示す例では、メモリセルＭＣ１が、データ線ＤＬｔに接続されており、メモリセルＭＣ２は、データ線ＤＬｃに接続されている。メモリセルＭＣ２は、コピー元であるメモリセルＭＣ１の記憶データｘの逆論理データ／ｘ（“／”は逆論理を意味する。以下同じ。）を記憶する。これによって、データ線ＤＬｔ及びＤＬｃを介して差動でデータを読み出すことができる。
【００２８】
図４に示す例では、メモリセルＭＣ１及びＭＣ２が、同一のデータ線ＤＬｔに接続されている。メモリセルＭＣ２は、コピー元であるメモリセルＭＣ１の記憶データｘをそのまま記憶する。これによって、１セル／ビット動作の場合に比べて、セルキャパシタに蓄積される電荷量を２倍にすることができる。この例は、データ線ＤＬｔと所定の基準電位が印加されたデータ線ＤＬｃとを比較しデータを判別するものである。なお、データ線ＤＬｔとデータ線ＤＬｃとを入れ替えても良い。
【００２９】
図５に示す例は、データ線ＤＬｔ、ＤＬｔ´に接続されている２個のメモリセルＭＣ１、ＭＣ１´によって１ビットのデータ記憶を行う場合である。メモリセルＭＣ１´は、メモリセルＭＣ１の記憶データｘをそのまま記憶する。データ線ＤＬｔ及びＤＬｃとデータ線ＤＬｔ´及びＤＬｃ´の一端にはそれぞれ差動のセンスアンプ回路Ｓ／Ａ、Ｓ／Ａ´が接続されている。また、センスアンプ回路Ｓ／Ａ及びＳ／Ａ´の出力から記憶データを判別する論理演算器が設けられており、この論理演算器の出力が読み出しデータとなる。このように、２個のセンスアンプ回路Ｓ／Ａ及びＳ／Ａ´の出力を用いることで、図３に示す例と比べ、読み出しデータの信頼性を更に高めることができる。また、データ線ＤＬｃ、ＤＬｃ´に接続されている２個のメモリセルＭＣ２、ＭＣ２´によって１ビットのデータ記憶を行うことも可能である。
【００３０】
なお、図３〜図５に示す記憶方式は、本実施形態の他、以下に説明する実施形態のいずれの場合においても適用することができる。
【００３１】
図６は、本実施形態における基板電位とリテンション時間との関係を説明する図である。図６は、環境温度８５℃における測定結果である。図６中Ａが１セル／ビット動作の場合で２セル／ビット動作の比較対象となる比較例である。Ｂが図３に示すデータ記憶方式の場合、Ｃが図４に示すデータ記憶方式の場合について示している。また、Ａ〜Ｃは、いずれもデータ線電位ＶＤＤ＝１．２Ｖの場合である。なお、図６中「（１，０）」は、メモリセルＭＣ２の記憶データがメモリセルＭＣ１の逆論理のデータであることを意味し、「（１，１）」は、メモリセルＭＣ２の記憶データがメモリセルＭＣ１と同じであることを意味する。
【００３２】
図６に示す通り、基板電位ＶＢＢが大きくなるにつれてリテンション時間が長くなるが、その改善幅は、１セル／ビット動作の場合よりも２セル／ビット動作の場合の方が大きいことが分かる。具体的に、基板電位ＶＢＢを−０．５Ｖから０．０Ｖに昇圧した場合、その改善幅は、図６中Ａに示す１セル／ビット動作の場合に約０．０８ａ．ｕ．であるのに対し、Ｂに示す２セル／ビット動作の場合には約０．３４ａ．ｕ．、Ｃに示す２セル／ビット動作の場合には約０．２６５ａ．ｕ．となる。
【００３３】
また、本実施形態のように基板電位ＶＢＢのみならず１ビットのデータ記憶に用いるメモリセル数を変えることで、比較例のように基板電位ＶＢＢのみを変える場合よりも、リテンション時間の改善の効果を大きく得ることができる。具体的は、図３に示す記憶方式によれば、図６中Ａに示す１セル／ビット動作の場合のリテンション時間に対し、基板電位ＶＢＢ＝−０．５Ｖで２．４８倍であったものが、基板電位ＶＢＢ＝０．０Ｖにすることで３．１５倍にまで向上することが分かる。同様に、図４に示す記憶方式によれば、図６中Ａに示す１セル／ビット動作の場合のリテンション時間に対し、基板電位ＶＢＢ＝−０．５Ｖで２．３０倍であったものが、基板電位ＶＢＢ＝０．０にすることで２．５５倍にまで向上することが分かる。
【００３４】
図７は、時間の経過とストレージセル電位との関係を示すグラフである。ストレージセル電位は、時間の経過とともに下降するが、図７から、基板電位ＶＢＢを大きくした方が、その下降がより緩やかになることが分かる。具体的には、１セル／ビット動作におけるデータ読み出しに必要な最低限のストレージセル電位をＶｍｉｎｓ、２セル／ビット動作におけるデータ読み出しに必要な最低限のストレージセル電位をＶｍｉｎｔとすると、Ｖｍｉｎｓ＞Ｖｍｉｎｔとなり、データ読み出しに必要な最低限のストレージセル電位Ｖｍｉｎｓ、Ｖｍｉｎｔに達するまでの時間が１セル／ビット動作の場合は時間ΔＴｓｉｎｇｌｅ、２セル／ビット動作の場合は時間ΔＴｗｌｄｍだけ伸びる。つまり、基板電位ＶＢＢ＝−０．５Ｖで１セル／ビット動作させた場合に比べ、基板電位ＶＢＢ＝０．０Ｖで２セル／ビット動作させた場合の方が、リテンション時間がΔＴｗｌｄｍ−ΔＴｓｉｎｇｌｅだけ改善することが分かる。このリテンション時間はＥｘｐ（ＶＢＢ）に比例する。
【００３５】
以上から、本実施形態によれば、通常動作状態では、低い基板電位にすることで高速動作を実現することができ、待機状態では、高い基板電位で多セル／ビット動作させることで長いリテンション時間を確保することができる。したがって、比較例に比べ、より低消費電力化を図ることができる。
【００３６】
［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体メモリのブロック図である。
【００３７】
本実施形態に係る半導体メモリ２００は、メモリセルアレイ２０１、メモリセルアレイ制御回路２０２、セルトランジスタ基板電位制御回路２０３、及び動作状態切替回路２０４からなる点において半導体メモリ１００と共通する。
【００３８】
但し、半導体メモリ２００は、動作状態切替回路２０４に基板電位制御信号が入力されている点において半導体メモリ１００と異なる。この基板電位制御信号は、基板電位ＶＢＢの調整を指示する信号であり、これによって、動作状態の切り替え時のみならず、待機状態の期間中であっても基板電位ＶＢＢを調整することができる。
【００３９】
次に、この半導体メモリ２００の動作について図９を参照しながら説明する。なお、ｍセル／ビット動作の通常動作状態からｎセル／ビット動作の待機状態への切り替えについてのＳ２０１〜Ｓ２０４は、図２に示すＳ１０１〜Ｓ１０４と同様であるため説明を省略する。また、ｎセル／ビット動作の待機状態からｍセル／ビット動作の通常動作状態への切り換えについてのＳ２０７〜Ｓ２０９も、図２におけるＳ１０５〜Ｓ１０７と同様であるため説明を省略する。
【００４０】
半導体メモリ２００が待機状態にある場合、半導体メモリ２００は、メモリセルＭＣに対するバーストリフレッシュを実行するが、その実行開始の際、動作状態切替回路２０４に対し基板電位ＶＢＢを第３の基板電位ＶＢＢ３に調整するための基板電位制御信号を発行する。基板電位制御信号を受信した動作状態切替回路２０４はセルトランジスタ基板電位制御回路２０３を制御し、基板電位ＶＢＢを、第２の基板電位ＶＢＢ２から第３の基板電位ＶＢＢ３に調整する（Ｓ２０５）。ここで、第３の基板電位ＶＢＢ３は、第２の基板電位ＶＢＢ２よりも低い電位である。
【００４１】
バーストリフレッシュ終了後、半導体メモリ２００は、動作状態切替回路２０４に対して基板電位ＶＢＢを第３の基板電位ＶＢＢ３から第２の基板電位ＶＢＢ２に昇圧するための基板電位制御信号を発行する。これを受信した動作状態切替回路２０４はセルトランジスタ基板電位制御回路２０３を制御し、基板電位ＶＢＢを第２の基板電位ＶＢＢ２に昇圧する（Ｓ２０６）。
【００４２】
このように基板電位ＶＢＢを第２の基板電位ＶＢＢ２よりも低い第３の基板電位ＶＢＢ３にすることで、データ線ＤＬの配線容量を軽くすることができる。つまり、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、待機状態におけるバーストリフレッシュ時の読み出しマージンを大きくすることができ、リテンション時間をより長くすることができる。
【００４３】
なお、第３の基板電位ＶＢＢ３は、第２の基板電位ＶＢＢ２よりも低くすれば良いため、図１０に示すように第１の基板電位ＶＢＢ１と同値にすることもできる。この場合、基板電位ＶＢＢとして２つの基板電位ＶＢＢ１（又はＶＢＢ３）及びＶＢＢ２を実現するだけで良いため、セルトランジスタ基板電位制御回路２０３の回路構成を図８に示す場合よりも単純化することができる。
【００４４】
［第３の実施形態］
図１１は、本発明の第３の実施形態に係る半導体メモリのブロック図である。
【００４５】
本実施形態に係る半導体メモリ３００は、メモリセルアレイ３０１、メモリセルアレイ制御回路３０２、セルトランジスタ基板電位制御回路３０３、及び動作状態切替回路３０４を備える他、イコライズ電位制御回路３０５、及びデータ線電位制御回路３０６を備える。
【００４６】
イコライズ電位制御回路３０５は、トランジスタＱｅを介しデータ線ＤＬに供給されるイコライズ電位ＶＥＱＬを調整する回路である。このイコライズ電位制御回路３０５は、動作状態切替回路３０４から発行される第４の制御信号であるイコライズ電位切替開始信号によってイコライズ電位ＶＥＱＬの調整を開始し、調整後、動作状態切替回路３０４に対して、イコライズ電位切替完了信号を発行する。
【００４７】
データ線電位制御回路３０６は、メモリセルアレイ３０１のセンスアンプ回路Ｓ／Ａの動作電位（データ線電位）ＶＤＤを調整する回路である。このデータ線電位制御回路３０６は、動作状態切替回路３０４から発行される第３の制御信号であるデータ線電位切替開始信号によってデータ線電位ＶＤＤの調整を開始し、調整完了後、動作状態切替回路３０４に対して、データ線電位切替完了信号を発行する。
【００４８】
次に、半導体メモリ３００の通常動作状態／待機状態の切り替え時の動作について図１２を参照しながら説明する。
【００４９】
通常動作状態から待機状態への遷移は、先ず、通常動作状態にある半導体メモリ３００が、外部から活性化された動作状態切替信号を受信する（Ｓ３０１）。この動作状態切替信号を受けた動作状態切替回路３０４は、メモリセルアレイ制御回路３０２に対し、データコピーイネーブル信号を発行し、データコピーが開始される（Ｓ３０２）。
【００５０】
データコピー完了後、動作状態切替回路３０４は、セルトランジスタ基板電位制御回路３０３に対して基板電位切替開始信号を発行すると同時に、イコライズ電位制御回路３０５及びデータ線電位制御回路３０６に対し、それぞれイコライズ電位切替開始信号及びデータ線電位切替開始信号を発行する。
【００５１】
基板電位切替開始信号を受けたセルトランジスタ基板電位制御回路３０３は、基板電位ＶＢＢを第１の基板電位ＶＢＢ１から第２の基板電位ＶＢＢ２に切り替える（Ｓ３０３）。
【００５２】
イコライズ電位切替開始信号を受けたイコライズ電位制御回路３０５は、イコライズ電位ＶＥＱＬを第１のイコライズ電位ＶＥＱＬ１から第２のイコライズ電位ＶＥＱＬ２へ切り替えることを開始する。この切り替え完了後、イコライズ電位制御回路３０５は、動作状態切替回路３０４に対し、イコライズ電位切替完了信号を発行する（Ｓ３０５）。ここで第２のイコライズ電位ＶＥＱＬ２は、第１のイコライズ電位ＶＥＱＬ１よりも低い電位である。
【００５３】
データ線電位切替開始信号を受けたデータ線電位制御回路３０６は、データ線電位ＶＤＤを第１のデータ線電位ＶＤＤ１から第２のデータ線電位ＶＤＤ２への切り替えを開始する。この切り替え完了後、データ線電位制御回路３０６は、動作状態切替回路３０４に対し、データ線電位切替完了信号を発行する（Ｓ３０４）。ここで第２のデータ線電位ＶＤＤ２は、第１のデータ線電位ＶＤＤ１よりも低い電位である。
【００５４】
基板電位切替完了信号、イコライズ電位切替完了信号、及びデータ線電位切替完了信号を受信した動作状態切替回路３０４は、メモリセルアレイ制御回路３０２に対して、ｎセル／ビット動作イネーブル信号を発行する（Ｓ３０６）。
【００５５】
以上によって、半導体メモリ３００は、ｍセル／ビット動作の通常動作状態からｎセル／ビット動作の待機状態へ遷移する。
【００５６】
待機状態から通常動作状態への遷移は、先ず、待機状態にある半導体メモリ３００が、外部から非活性化された動作状態切替信号を受信する（Ｓ３０７）。
【００５７】
この動作状態切替信号を受けた動作状態切替回路３０４は、セルトランジスタ基板電位制御回路３０３に対し、基板電位切替開始信号を発行すると同時に、データ線電位制御回路３０６に対し、データ線電位切替開始信号を発行する。
【００５８】
基板電位切替開始信号を受信したセルトランジスタ基板電位制御回路３０３は、基板電位ＶＢＢを第２の基板電位ＶＢＢ２から第１の基板電位ＶＢＢ１に降圧した後（Ｓ３０８）、動作状態切替回路３０４に対して基板電位切替完了信号を発行する。
【００５９】
データ線電位切替開始信号を受信したデータ線電位制御回路３０６は、データ線電位ＶＤＤを第２のデータ線電位ＶＤＤ２から第１のデータ線電位ＶＤＤ１に昇圧した後（Ｓ３０９）、動作状態切替回路３０４に対してデータ線電位切替完了信号を発行する。
【００６０】
基板電位切替完了信号及びデータ線電位切替完了信号を受信した動作状態切替回路３０４は、メモリセルアレイ制御回路３０２に対して、リカバリリフレッシュ信号を発行する（Ｓ３１０）。これによって、メモリセルアレイ制御回路３０２は、メモリセルアレイ３０１に対してリカバリリフレッシュをするためのメモリセルアレイ制御信号を発行する。なお、リカバリリフレッシュは、ｎセル／ビット動作において行われる。
【００６１】
リカバリリフレッシュ完了後、動作状態切替回路３０４は、イコライズ電位制御回路３０５に対してイコライズ電位切替開始信号を発行する。このイコライズ電位切替開始信号を受信したイコライズ電位制御回路３０５は、イコライズ電位ＶＥＱＬを第２のイコライズ電位ＶＥＱＬ２から第１のイコライズ電位ＶＥＱＬ１に昇圧した後（Ｓ３１１）、動作状態切替回路３０４に対してイコライズ電位切替完了信号を発行する。
【００６２】
イコライズ電位切替完了信号を受信した動作状態切替回路３０４は、メモリセルアレイ制御回路３０２に対してｍセル／ビット動作に遷移するために非活性のｎセル／ビット動作イネーブル信号を発行する。
【００６３】
以上によって、半導体メモリ３００は、ｎセル／ビット動作の待機状態からｍセル／ビット動作の通常動作状態へ遷移する。
【００６４】
本実施形態では、待機時のデータ線電位ＶＤＤ２を通常動作状態時のデータ線電位ＶＤＤ１よりも低くしている。これによって、データ線ＢＬの振幅が小さくなり消費電力を低減させることができる。また、図６中Ｄで示されているように、データ線電位ＶＤＤを１．２Ｖから０．６Ｖにした場合、図６中Ａで示された第１及び第２の実施形態の場合に比べ、基板電位ＶＢＢを高くしていった場合のリテンション時間の改善度がより大きくなる。具体的には、待機状態のデータ線電位ＶＤＤ２が通常動作状態のデータ線電位ＶＤＤ１と同じであった場合、基板電位ＶＢＢを−０．５Ｖから０．０Ｖにしたときのリテンション時間の改善度は２．３０倍から２．５５倍に上昇するに留まるが、データ線電位ＶＤＤ２を０．６Ｖとした場合、基板電位ＶＢＢを−０．５Ｖから０．０Ｖにしたときのリテンション時間の改善度は１．５５倍から２．７４倍にまで上昇する。
【００６５】
また、通常動作状態から待機状態への切り替えの際、イコライズ電位ＶＥＱＬの降圧は、基板電位ＶＢＢの昇圧と同時に行われるのに対し、待機状態から通常動作状態への切り替えの際、イコライズ電位ＶＥＱＬの昇圧は、リカバリリフレッシュ完了後に行われる。これによって、リカバリリフレッシュ時は低いイコライズ電位ＶＥＱＬ２によって大きな読み出しマージンを確保でき、リカバリリフレッシュに必要な時間を短縮するとともに待機状態から通常動作状態への切り替えの際のリフレッシュ間隔の制約を緩和することができる。
【符号の説明】
【００６６】
１００・・・半導体メモリ、１０１・・・メモリセルアレイ、１０２・・・メモリセルアレイ制御回路、１０３・・・セルトランジスタ基板電位制御回路、１０４・・・動作状態切替回路、２００・・・半導体メモリ、２０１・・・メモリセルアレイ、２０２・・・メモリセルアレイ制御回路、２０３・・・セルトランジスタ基板電位制御回路、２０４・・・動作状態切替回路、３００・・・半導体メモリ、３０１・・・メモリセルアレイ、３０２・・・メモリセルアレイ制御回路、３０３・・・セルトランジスタ基板電位制御回路、３０４・・・動作状態切替回路、３０５・・・イコライズ電位制御回路、３０６・・・データ線電位制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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