(57)【特許請求の範囲】
【請求項１】
フィン型の電界効果型トランジスタを有する半導体装置であって、
該フィン型の電界効果型トランジスタは、
基体上に設けられた突起状の上面部と側面部を有する半導体領域と、
該半導体領域を挟んで形成された突起状のソース領域およびドレイン領域と、
絶縁膜を介して該半導体領域の該上面部と該側面部に設けられたゲート電極とを備え、
該ソース領域および該ドレイン領域は、その幅が最も大きい部分では前記半導体領域の幅よりも大きく、かつ該ソース領域および該ドレイン領域はそれらの最上部側から下方側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記傾斜部が傾斜する方向は、前記半導体領域のチャネル電流が流れる方向と垂直になっている請求項１に記載の半導体装置。
【請求項３】
前記ソース領域および前記ドレイン領域の最上部側が前記基体平面と平行な面であり、該面上にシリサイド膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース領域および前記ドレイン領域の全てが、表面にシリサイド膜を形成した傾斜部からなっていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ソース領域および前記ドレイン領域の傾斜部の幅が、最上部側から基体側に向かって一定割合で大きくなっていることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体領域からなる突起を有し、基板にほぼ垂直な平面（突起側面）に主たるチャネルを形成するフィン型のＭＩＳ型電界効果型トランジスタ（以下、「ＭＩＳＦＥＴ」という）が開発されてきた。フィン型のＭＩＳＦＥＴは、微細化に有利であることに加えて、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
【０００３】
特開昭６４−８６７０号公報には、直方体状半導体の一部がシリコンウェハ基板の一部であるフィン型のＭＩＳＦＥＴと、直方体状半導体の一部がＳＯＩ基板の単結晶シリコン層の一部であるフィン型のＭＩＳＦＥＴが開示されている。前者の構造を図１（ａ）、後者の構造を図１（ｂ）を用いて説明する。
【０００４】
図１（ａ）に示す形態では、シリコンウェハ基板１０１の一部が直方体状部分１０３となり、ゲート電極１０５がこの直方体状部分１０３の頂部を超えて両側に延在している。そして、この直方体状部分１０３において、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は直方体状部分１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。また、ゲート電極１０５はこの溝内に形成した絶縁膜１０２上に、直方体状部分１０３を跨ぐように設けられている。
【０００５】
図１（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁膜１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分１１３とし、そして、この直方体状部分１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この直方体状部分１１３において、ゲート電極両側の部分にソース領域及びドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分（突起１１３の上面及び側面）にチャネルが形成される。チャネル幅は直方体状半導体領域１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。
【０００６】
一方、特開２００２−１１８２５５号公報には例えば図２（ａ）〜（ｃ）に示すような、複数の直方体状半導体凸部（凸状半導体層２１３）を有するマルチ構造のフィン型のＭＯＳＦＥＴが開示されている。図２（ｂ）は図２（ａ）のＢ−Ｂ線断面図であり、図２（ｃ）は図２（ａ）のＣ−Ｃ線断面図である。このフィン型のＭＯＳＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される凸状半導体層２１３を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各凸状半導体層２１３の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の凸状半導体層にはチャネル２１５が形成される。また、各凸状半導体層にはそれぞれソース／ドレイン領域が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。更に、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２１７及びゲート電極２１６とが接続されている。各ソース／ドレイン領域は共通のソース／ドレイン電極２２９に接続されている。
【０００７】
また、特開２００１−２９８１９４号公報には例えば、図３（ａ）及び（ｂ）に示すような、フィン型のＭＯＳＦＥＴが開示されている。このフィン型のＭＯＳＦＥＴは、シリコン基板３０１、絶縁層３０２及び半導体層（単結晶シリコン層）３０３からなるＳＯＩ基板を用いて形成され、その絶縁層３０２上にパターニングされた半導体層３０３が設けられている。この半導体層３０３には、複数の開口部３１０が一列に半導体層３０３を横断するように設けられている。これらの開口部３１０は、半導体層３０３のパターニングの際に、絶縁層３０２が露出するように形成されている。ゲート電極３０５は、これらの開口部３１０の中央部を跨いで開口部の配列方向に沿って形成される。開口部３１０間の各半導体層（伝導経路）３３２との間には絶縁膜が介在し、ゲート電極下の伝導経路にチャネルが形成される。伝導経路３３２の上面の絶縁膜が、側面の絶縁膜と同程度に薄いゲート絶縁膜である場合は、ゲート電極下の半導体層３３２の両面側及び上面にチャネルが形成される。半導体層３０３において、開口部３１０の列の両側がソース／ドレイン領域３０４を構成している。各伝導経路に導通されたソース／ドレイン領域３０４は共通化され全体として一対のソース／ドレイン領域３０４を形成している。
【発明の概要】
【０００８】
従来から、コンタクト抵抗の低減を目的として、ソース／ドレイン領域上にシリサイド膜を設けたＭＩＳＦＥＴが提案されており、この場合、シリサイド膜の形成はスパッタリングによって行われている。しかしながら、特許文献１〜３記載のフィン型のＭＩＳＦＥＴでは、ソース／ドレイン領域が略直方体状であり、ソース／ドレイン領域の側面が基板と主に垂直に形成されているため、スパッタリングによって該側面上にシリサイド膜の形成を行うことは困難であった。また、ＣＶＤ法等を使用して、該側面上にシリサイド膜の形成を行うと、ファセット形成等の異常成長が起こったり、ソース／ドレイン領域が全てシリサイドとなる場合があった。このため、シリサイド形成によるコンタクト抵抗の低減を有効に図れない場合があった。また、近年、半導体装置の高集積化に伴いＭＩＳＦＥＴの微細化が進んでおり、ＭＩＳＦＥＴのソース／ドレイン領域へのコンタクトホールの位置合わせが困難となってきている。
【０００９】
本発明は以上のような状況に鑑みてなされたものであり、フィン型のＭＩＳＦＥＴを有する半導体装置において、ソース／ドレイン領域の幅がチャネルが形成される突起状の半導体領域の幅よりも大きく、かつソース／ドレイン領域が最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部又は断面積が連続的に増加している凹凸部を有することを特徴とする。本発明の半導体装置は、傾斜部又は凹凸部を有することによって、従来のフィン型のＭＩＳＦＥＴよりも広い面積にシリサイド膜の形成が可能となる。
【００１０】
本発明は、上記構成を有することによってソース／ドレイン領域上へのコンタクトホール形成時の位置合わせを容易にし、ソース／ドレイン領域の寄生抵抗を低減することによってコンタクト抵抗の低減を図ることを目的とする。また、そのような半導体装置の製造方法を提供することを目的とする。
【００１１】
上記課題を解決するため、本発明は以下の構成を有する。すなわち、本発明は、基体上に設けられた突起状の上面部と側面部を有する半導体領域と、該半導体領域を挟んで形成された突起状のソース領域およびドレイン領域と、絶縁膜を介して該半導体領域の該上面部と該側面部に設けられたゲート電極とを備えた半導体装置であって、
該ソース領域およびドレイン領域は、その幅が最も大きい部分では前記半導体領域の幅よりも大きく、かつ該ソース領域およびドレイン領域はそれらの最上部側から下方側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置に関する。
【００１２】
本発明は、基体上に設けられた複数の突起状の半導体領域と、該半導体領域を挟んで形成された複数のソース／ドレイン領域と、絶縁膜を介して該半導体領域の少なくとも側面上に設けられたゲート電極とを備え、
該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行となるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流が流れる方向と垂直な方向に延在して設けられた半導体装置であって、
前記ソース／ドレイン領域は、少なくともその幅が最も大きい部分では前記半導体領域の幅よりも大きく、かつ該ソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置に関する。
【００１３】
本発明は、基体上に設けられた複数の突起状の半導体領域と、該複数の半導体領域を挟んで該複数の半導体領域に共通して形成された一対の突起状のソース／ドレイン領域と、絶縁膜を介して前記複数の半導体領域の少なくとも側面上に設けられたゲート電極とを備え、
該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行となるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流が流れる方向と垂直な方向に延在して設けられた半導体装置であって、
前記ソース／ドレイン領域が、最上部側から基体側に向かって断面積が連続的に増加している凹凸部を有し、該凹凸部表面にシリサイド膜が形成されていることを特徴とする半導体装置に関する。
【００１４】
本発明は更に、前記凹凸部が、前記複数の半導体領域の配列方向に向かって該複数の半導体領域と等間隔で、該半導体領域と該凹凸部が並列となるように形成されていることが好ましい。
本発明は更に、前記ソース／ドレイン領域の最上部側が前記基体平面と平行な面であり、該面上にシリサイド膜が形成されていることが好ましい。
本発明は更に、前記ソース／ドレイン領域の全てが、表面にシリサイド膜を形成した傾斜部からなっていることが好ましい。
本発明は更に、前記ソース／ドレイン領域の傾斜部の幅が、最上部側から基体側に向かって一定割合で大きくなっていることが好ましい。
本発明は更に、前記凹凸部の断面積が、最上部側から基体側に向かって一定割合で大きくなっていることが好ましい。
【００１５】
本発明は、側面にチャネルを形成する突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、
（ａ）ゲート電極を形成した突起状の半導体領域を挟んで設けられた突起状のソース／ドレイン領域を選択エピタキシャル成長させ、該ソース／ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース／ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を設ける工程と、（ｂ）該傾斜部の表面上にシリサイド膜を設ける工程とを有することを特徴とする半導体装置の製造方法に関する。
【００１６】
本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、
（ａ）複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領域を挟んで設けられた複数の突起状のソース／ドレイン領域を選択エピタキシャル成長させ、該ソース／ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース／ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を形成する工程と、（ｂ）該傾斜部の表面上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【００１７】
本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、
（ａ）複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領域を挟んで設けられた複数の突起状のソース／ドレイン領域を隣接するソース／ドレイン領域が接するまで選択エピタキシャル成長させ、該選択エピタキシャル成長時に該ソース／ドレイン領域が最上部側から基体側に向かって断面積が連続的に増加している凹凸部を形成する工程と、（ｂ）該凹凸部の表面上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【００１８】
本発明は更に、前記傾斜部が、前記ソース／ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に８つまでの結晶面で形成されるように選択エピタキシャル成長をさせることが好ましい。
本発明は更に、前記凹凸部が、前記ソース／ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に８つまでの結晶面で形成されるように選択エピタキシャル成長をさせることが好ましい。
【００１９】
本発明は更に、前記傾斜部が、前記ソース／ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾曲形状からなるように選択エピタキシャル成長をさせることが好ましい。
本発明は更に、前記凹凸部が、前記ソース／ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾曲形状からなるように選択エピタキシャル成長をさせることが好ましい。
【００２０】
本発明は、側面にチャネルを形成する突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、
（ａ）突起状の半導体領域上にゲート電極を形成した後、該半導体領域を挟んで該半導体領域の幅よりも大きな幅を有するように設けられた突起状のソース／ドレイン領域をエッチングし、該ソース／ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース／ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を設ける工程と、（ｂ）該傾斜部の表面上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【００２１】
本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、
（ａ）複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を挟んで一対の突起状のソース／ドレイン領域を設けた後、該ソース／ドレイン領域上の半導体領域の配列方向に向かって該複数の半導体領域と交互となる位置に複数の開口を有するマスク膜を設ける工程と、（ｂ）該マスク膜をマスクとしてエッチングを行うことにより該一対のソース／ドレイン領域を該複数の半導体領域を挟んで互いに離間した複数のソース／ドレイン領域とし、該エッチング時に該ソース／ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース／ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を設ける工程と、（ｃ）該傾斜部上にシリサイド膜を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。
【００２２】
本発明は、側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、
（ａ）複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を挟んで一対の突起状のソース／ドレイン領域を設けた後、該ソース／ドレイン領域上の該半導体領域の配列方向に向かって該複数の半導体領域と交互となる位置に複数の開口を有するマスク膜を設ける工程と、（ｂ）該マスク膜をマスクとしてエッチングを行い、該ソース／ドレイン領域が最上部側から基体側に向かって断面積が連続的に増加している凹凸部を設ける工程と、（ｃ）該凹凸部上にシリサイド膜を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。
【００２３】
本発明は更に、前記エッチングが、ウェットエッチング法であることが好ましい。
本発明は更に、前記基体が絶縁膜層であり、前記突起状の半導体領域及び前記突起状のソース／ドレイン領域は該絶縁膜層上に形成されていることが好ましい。
本発明は更に、前記基体が層間絶縁膜であり、
前記突起状の半導体領域及び前記突起状のソース／ドレイン領域は、該層間絶縁膜の下部に設けられた半導体層の一部が該層間絶縁膜を貫通して、該層間絶縁膜よりも上方に突出したものであることが好ましい。
本発明の半導体装置は更に、上面に主たるチャネルが形成される半導体領域と、せり上げ部を有するソース／ドレイン領域と、を有するプレーナ型の電界効果トランジスタを備えることが好ましい。
【００２４】
本発明によれば、フィン型ＭＩＳＦＥＴを備えた半導体装置であって、ソース／ドレイン領域に傾斜部又は凹凸部を有することによって、コンタクト抵抗を低減し、コンタクトホールの位置合わせを容易とした半導体装置及びその製造方法を提供できる。
本発明ではソース／ドレイン領域の全ての表面にシリサイド膜を形成した傾斜部又は凹凸部を設けることによって、広い面積にシリサイド膜を形成することが可能となる。その結果、コンタクトホールの位置合わせがより容易となり、より効果的に寄生抵抗の低減を図ることができる。
本発明ではソース／ドレイン領域の最上部側に基体平面と平行な面を有することによって、より厚いシリサイド膜を設けることができ、より効果的に寄生抵抗の低減を図ることができる。
また、本発明ではマルチ構造のＭＩＳＦＥＴにおいて、傾斜部又は凹凸部を有するソース／ドレイン領域を設けることによって広い面積にシリサイド膜を形成でき、シングル構造のＭＩＳＦＥＴよりもコンタクトホールの位置合わせが容易となる。
【図面の簡単な説明】
【００２５】
【図１】図１（ａ）は、従来のシングル構造のフィン型のＭＩＳＦＥＴの説明図である。図１（ｂ）は、従来のシングル構造のフィン型のＭＩＳＦＥＴの説明図である。
【図２】図２（ａ）は、従来のマルチ構造のフィン型のＭＩＳＦＥＴの説明図である。図２（ｂ）は、従来のマルチ構造のフィン型のＭＩＳＦＥＴの説明図である。図２（ｃ）は、従来のマルチ構造のフィン型のＭＩＳＦＥＴの説明図である。
【図３】図３（ａ）は、従来のマルチ構造のフィン型のＭＩＳＦＥＴの説明図である。図３（ｂ）は、従来のマルチ構造のフィン型のＭＩＳＦＥＴの説明図である。
【図４】図４（ａ）は、本発明の半導体装置の一例の説明図である。図４（ｂ）は、本発明の半導体装置の一例の説明図である。
【図５】図５（ａ）は、本発明の半導体装置の一例の説明図である。図５（ｂ）は、本発明の半導体装置の一例の説明図である。図５（ｃ）は、本発明の半導体装置の一例の説明図である。
【図６】図６（ａ）は、本発明の半導体装置の一例の説明図である。図６（ｂ）は、本発明の半導体装置の一例の説明図である。図６（ｃ）は、本発明の半導体装置の一例の説明図である。図６（ｄ）は、本発明の半導体装置の一例の説明図である。図６（ｅ）は、本発明の半導体装置の一例の説明図である。図６（ｆ）は、本発明の半導体装置の一例の説明図である。
【図７】図７（ａ）は、本発明の半導体装置の一例の説明図である。図７（ｂ）は、本発明の半導体装置の一例の説明図である。図７（ｃ）は、本発明の半導体装置の一例の説明図である。図７（ｄ）は、本発明の半導体装置の一例の説明図である。
【図８】図８（ａ）は、本発明の半導体装置の一例の説明図である。図８（ｂ）は、本発明の半導体装置の一例の説明図である。図８（ｃ）は、本発明の半導体装置の一例の説明図である。図８（ｄ）は、本発明の半導体装置の一例の説明図である。
【図９】図９（ａ）は、本発明の半導体装置の一例の説明図である。図９（ｂ）は、本発明の半導体装置の一例の説明図である。図９（ｃ）は、本発明の半導体装置の一例の説明図である。
【図１０】図１０（ａ）は、本発明の半導体装置の一例の説明図である。図１０（ｂ）は、本発明の半導体装置の一例の説明図である。図１０（ｃ）は、本発明の半導体装置の一例の説明図である。
【図１１】図１１（ａ）は、本発明の半導体装置の製造方法の説明図である。図１１（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１１（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１１（ｄ）は、本発明の半導体装置の製造方法の説明図である。図１１（ｅ）は、本発明の半導体装置の製造方法の説明図である。図１１（ｆ）は、本発明の半導体装置の製造方法の説明図である。
【図１２】図１２（ａ）は、本発明の半導体装置の製造方法の説明図である。図１２（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１２（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１２（ｄ）は、本発明の半導体装置の製造方法の説明図である。
【図１３】図１３（ａ）は、本発明の半導体装置の製造方法の説明図である。図１３（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１３（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１３（ｄ）は、本発明の半導体装置の製造方法の説明図である。
【図１４】図１４（ａ）は、本発明の半導体装置の製造方法の説明図である。図１４（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１４（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１４（ｄ）は、本発明の半導体装置の製造方法の説明図である。
【図１５】図１５（ａ）は、本発明の半導体装置の製造方法の説明図である。図１５（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１５（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１５（ｄ）は、本発明の半導体装置の製造方法の説明図である。図１５（ｅ）は、本発明の半導体装置の製造方法の説明図である。図１５（ｆ）は、本発明の半導体装置の製造方法の説明図である。図１５（ｇ）は、本発明の半導体装置の製造方法の説明図である。図１５（ｈ）は、本発明の半導体装置の製造方法の説明図である。
【図１６】図１６（ａ）は、本発明の半導体装置の製造方法の説明図である。図１６（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１６（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１６（ｄ）は、本発明の半導体装置の製造方法の説明図である。図１６（ｅ）は、本発明の半導体装置の製造方法の説明図である。図１６（ｆ）は、本発明の半導体装置の製造方法の説明図である。図１６（ｇ）は、本発明の半導体装置の製造方法の説明図である。
【図１７】図１７（ａ）は、本発明の半導体装置の製造方法の説明図である。図１７（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１７（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１７（ｄ）は、本発明の半導体装置の製造方法の説明図である。
【図１８】図１８（ａ）は、本発明の半導体装置の製造方法の説明図である。図１８（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１８（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１８（ｄ）は、本発明の半導体装置の製造方法の説明図である。
【図１９】図１９（ａ）は、本発明の半導体装置の製造方法の説明図である。図１９（ｂ）は、本発明の半導体装置の製造方法の説明図である。図１９（ｃ）は、本発明の半導体装置の製造方法の説明図である。図１９（ｄ）は、本発明の半導体装置の製造方法の説明図である。図１９（ｅ）は、本発明の半導体装置の製造方法の説明図である。図１９（ｆ）は、本発明の半導体装置の製造方法の説明図である。図１９（ｇ）は、本発明の半導体装置の製造方法の説明図である。図１９（ｈ）は、本発明の半導体装置の製造方法の説明図である。
【図２０】図２０（ａ）は、本発明の半導体装置の製造方法の説明図である。図２０（ｂ）は、本発明の半導体装置の製造方法の説明図である。
【図２１】図２１（ａ）は、本発明の半導体装置の製造方法の説明図である。図２１（ｂ）は、本発明の半導体装置の製造方法の説明図である。図２１（ｃ）は、本発明の半導体装置の製造方法の説明図である。
【図２２】図２２（ａ）は、本発明の半導体装置の説明図である。図２２（ｂ）は、本発明の半導体装置の説明図である。図２２（ｃ）は、本発明の半導体装置の説明図である。図２２（ｄ）は、本発明の半導体装置の説明図である。
【図２３】図２３（ａ）は、本発明の半導体装置の説明図である。図２３（ｂ）は、本発明の半導体装置の説明図である。図２３（ｃ）は、本発明の半導体装置の説明図である。図２３（ｄ）は、本発明の半導体装置の説明図である。
【図２４】図２４（ａ）は、本発明の半導体装置の製造方法の説明図である。図２４（ｂ）は、本発明の半導体装置の製造方法の説明図である。図２４（ｃ）は、本発明の半導体装置の製造方法の説明図である。
【図２５】図２５（ａ）は、本発明の半導体装置の製造方法の説明図である。図２５（ｂ）は、本発明の半導体装置の製造方法の説明図である。図２５（ｃ）は、本発明の半導体装置の製造方法の説明図である。
【発明を実施するための形態】
【００２６】
（半導体装置）
本発明に係る半導体装置を図４を用いて説明する。図４（ｂ）は、本発明の半導体装置の一例を示したものである。図４（ａ）は、図４（ｂ）の半導体装置に含まれるソース／ドレイン領域とチャネルが形成される突起状の半導体領域を表したものである。本発明の半導体装置は、突起状の半導体領域４０３と、これを挟むように形成された突起状のソース／ドレイン領域４０６を有する。突起状の半導体領域４０３の側面上にはゲート絶縁膜を介してゲート電極４０５が設けられている。また、ソース／ドレイン領域４０６上にはシリサイド膜４０９が設けられている。
【００２７】
突起状の半導体領域４０３は、基体平面（基板に平行な任意の面）に平行な上面４１０と基体平面に垂直な側面４０７を有する。側面４０７にはチャネルが形成され、チャネル電流が矢印４０４の方向に流れる。突起状の半導体領域は、加工精度や所望の素子特性が得られる範囲内で、直方体や直方体から変形した形状であっても良い。本発明のＭＩＳＦＥＴのソース／ドレイン領域４０６の幅は、チャネルが形成される突起状の半導体領域４０３の幅よりも大きく、かつ該ソース／ドレイン領域は最上部側から基体側に向かって連続的に幅が大きくなる傾斜部を有する。ここで、「最上部側から基体側に向かって」とは、ソース／ドレイン領域の最上部側４１２から基体側４１３に向かう方向４１１を表し、これは基体（絶縁膜）４０２の法線の下方向に相当する。このため、本発明のフィン型のＭＩＳＦＥＴは、従来のフィン型のＭＩＳＦＥＴと比べてソース／ドレイン領域上のより広い面積にシリサイド膜を設けることができる。この結果、コンタクト抵抗の低減に加えて、ソース／ドレイン領域上へのコンタクトホールの位置合わせが容易になると共にＭＩＳＦＥＴの寄生抵抗を小さくすることができる。なお、突起状の半導体領域の幅とは、突起状の半導体領域４０３のチャネル電流が流れる方向４０４に垂直でかつ基体平面（絶縁膜）４０２に平行な方向の幅を指す（図４（ａ）のａ）。また、ソース／ドレイン領域の幅とは、ソース／ドレイン領域のチャネル電流が流れる方向４０４に垂直でかつ基体平面（絶縁膜）４０２に平行な方向の幅を指す（図４のｃ）。
【００２８】
本発明のＭＩＳＦＥＴは、突起状の半導体領域４０３の上面４１０に形成されるゲート絶縁膜を厚くして、その側面４０７にのみにチャネルが形成されるダブルゲート型とすることができる。また、上面４１０に形成されるゲート絶縁膜を薄くして上面４１０にもチャネルが形成されるトライゲート型とすることも可能である。
【００２９】
図２２及び２３には、ゲート電極が様々な構造を有する本発明のＭＩＳＦＥＴの例を示す。図２２及び２３はそれぞれ図５（ａ）のＢ−Ｂ方向の断面図に相当する。図２２はキャップ絶縁膜を有さない半導体装置、図２３はキャップ絶縁膜を有する半導体装置の断面図を表す。
【００３０】
また、図２２（ａ）及び２３（ａ）は絶縁体１００２上に半導体領域１００３を設けた半導体装置の断面図を表す。図２２（ｂ）及び２３（ｂ）は、半導体領域１００３の下端よりも下方にゲート電極１００５の下端が位置する構造を示す。この構造はギリシャ文字の「π」に似ていることから「πゲート構造」と呼ばれている。このように、ゲート電極が突起状の半導体領域より低い位置まで延在すると、ゲート電極によるチャネルの制御が強化され、オンオフ遷移の急嵯性（サブスレショールド特性）が向上し、オフ電流を抑制することができる。
【００３１】
図２２（ｃ）及び２３（ｃ）は、半導体領域１００３の下面側へ一部、ゲート電極１００５が回り込んでいる構造（ゲート電極は突起状半導体領域の下面の一部を覆うように延在している構造）を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「Ωゲート構造」と呼ばれている。この構造によれば、ゲート電極によるチャネルの制御が更に強化され、半導体領域の下面もチャネルとして利用できるため駆動能力を向上させることができる。
【００３２】
なお、図２２（ｄ）及び２３（ｄ）では、半導体領域１００３の下面側へゲート電極１００５が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体領域が基体平面に対して空中に浮いた状態となり、「ゲート・オール・アラウンド（ＧＡＡ）構造」と呼ばれている。この構造によれば、半導体領域の下面もチャネルとして利用できるため、駆動能力を向上することができ、短チャネル特性も向上することができる。
【００３３】
また、図２２及び２３では半導体領域の上部コーナーが丸められていても良い。
【００３４】
ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば、不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単結晶膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
【００３５】
ゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の金属酸化物、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えば、シリコン等の半導体層にＳｉＯ２やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
【００３６】
本発明におけるフィン型のＭＩＳＦＥＴの半導体領域とソース／ドレイン領域は、基体平面に対して突出した構造を有するものである。本発明の半導体装置はＳＯＩ基板を用いて形成されても良い。この場合、図４（ｂ）のように基体はＳＯＩ基板の絶縁膜層であり、突起状の半導体領域及び突起状のソース／ドレイン領域はＳＯＩ基板のシリコン層から形成される。
【００３７】
絶縁膜としてはＳｉＯ２を用いることができるが、例えば、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）のように、半導体領域下の絶縁体自体が支持基板となる構造を用いることができる。絶縁性の支持基板としては、上記ＳＯＳの他、石英やＡｌＮ基板が挙げられる。ＳＯＩの製造技術（貼り合わせ工程および薄膜化工程）によってこれらの支持基板上に半導体領域を設けることができる。
【００３８】
本発明の半導体装置はバルク基板を用いて形成されても良い。すなわち、この半導体装置では半導体層上に層間絶縁膜が設けられ、半導体層の一部が層間絶縁膜を貫通しこれより上方に突出して突起状の半導体領域及び突起状のソース／ドレイン領域を構成している。図２４はバルク基板を用いた半導体装置の一例を示したものである。図２４（ａ）は半導体層１０１１の一部が層間絶縁膜１０１２を貫通しこれより上方に突出して突起状の半導体領域１０１３を構成している状態を表した図である。図２４（ｂ）、（ｃ）はこの突起状の半導体領域１０１３を選択エピタキシャル成長させた状態を表した図であり、図２４（ｂ）は断面（図５（ａ）のＡ−Ａ方向に相当する断面）が湾曲形状のソース／ドレイン領域を有する半導体装置、図２４（ｃ）は断面がテーパー形状のソース／ドレイン領域を有する半導体装置を表したものである。このように断面が湾曲形状となるか、テーパー形状となるかは選択エピタキシャル成長の条件による。
【００３９】
本発明におけるフィン型のＭＩＳＦＥＴは、突起状の半導体領域の両側面に主たるチャネルが形成されるものが好ましく、また、そのゲート電極下の突起状の半導体領域の幅Ｗが、動作時に突起状の半導体領域の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であることが好ましい。
【００４０】
具体的には、ゲート電極下の突起状の半導体領域の幅Ｗは、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上に設定することがより好ましい。一方、突起状の半導体領域の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以上に設定することがより好ましい。
【００４１】
本発明における突起状の半導体領域を有するフィン型のＭＩＳＦＥＴの具体的寸法等は、例えば次の範囲で適宜設定することができる。
【００４２】
突起状の半導体領域の幅Ｗ：５〜１００ｎｍ、
突起状の半導体領域の高さＨ：２０〜２００ｎｍ、
ゲート長Ｌ：１０〜１００ｎｍ、
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ２の場合）、
チャネル形成領域の不純物濃度：０〜１×１０１９ｃｍ−３、
ソース／ドレイン領域の不純物濃度：１×１０１９〜１×１０２１ｃｍ−３。
【００４３】
なお、突起状の半導体領域の高さＨは、ベース絶縁膜平面から突出した半導体部分の基板平面に垂直方向の長さを指す。また、チャネル形成領域は、突起状の半導体領域のゲート電極下の部分を指す。
【００４４】
シリサイド膜はＴｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｔａ、Ｉｒ、Ａｌ、Ｖ及びＣｒからなる群から選択された少なくとも一種を有することが好ましい。シリサイド膜がこれらの元素を有することによって、良好な導電性を有し寄生抵抗を低減することができる。シリサイド膜の厚さは、１０〜５０ｎｍであることが好ましい。厚さが１０ｎｍ以上であると、寄生抵抗を効果的に低減することができる。また、５０ｎｍ以下であるとアニール処理時にシリサイド化反応が進みすぎ、ソース／ドレイン領域の素子特性を損なうといったような問題も起こらない。
【００４５】
（第一の実施形態）
本発明の第一の実施形態は、シングル構造のフィン型のＭＩＳＦＥＴを有する半導体装置に関するものである。シングル構造のＭＩＳＦＥＴは一つのトランジスタ内に一つの突起状の半導体領域と一対のソース／ドレイン領域を有する。
【００４６】
本実施形態のソース／ドレイン領域の形状は、少なくともその幅が最も大きい部分ではソース／ドレイン領域の幅がチャネルが形成される突起状の半導体領域の幅よりも大きく、かつソース／ドレイン領域が最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を有していれば良く、傾斜部の形状としては様々なものを挙げることができる。
【００４７】
ソース／ドレイン領域の傾斜部は例えば、最上部側から基体側に向かって幅が大きくなる割合が一定ではない湾曲形状や、幅が大きくなる割合が一定であるテーパー形状であっても良い。
【００４８】
図５（ａ）は、ソース／ドレイン領域がテーパー形状を有するＭＩＳＦＥＴを備えた半導体装置の上面図である。図５（ｂ）は図５（ａ）の半導体装置のＡ−Ａ方向の断面図であり、図５（ｃ）は図５（ａ）の半導体装置のＢ−Ｂ方向の断面図である。ゲート電極５０１直下の半導体領域５０６は突起状（典型的には、直方体状）であり、幅ａを有する。このＭＩＳＦＥＴでは突起状の半導体領域５０６の上面５１４には厚いゲート絶縁膜５０５が設けられており、突起状の半導体領域５０６の側面５１５にチャネルが形成される。また、図５（ｂ）中の点線領域は突起状の半導体領域５０６の、基体（絶縁膜）５０９の平面と垂直な方向での断面形状と同一スケールの形状を表す。この半導体装置では、突起状の半導体領域５０６の幅ａよりもソース／ドレイン領域の幅ｃの方が大きく、かつソース／ドレイン領域の最上部側５２１から基体（絶縁膜）５０９の側に向かって（矢印５１１の方向に）幅ｃは大きくなっている。図５（ｂ）の場合では、ソース／ドレイン領域の幅が矢印５１１の方向に向かって一定割合で大きくなるテーパー形状を形成している。テーパー形状５１０及び上面５２０にはシリサイド膜５０４が形成されている。
【００４９】
図６〜８は図５の半導体装置の変形例を表したものであり、ソース／ドレイン領域の断面形状のみを表している。図６〜８では、図５（ａ）のＡ−Ａ線に相当する方向でのソース／ドレイン領域の断面形状を表したものである。
【００５０】
図６はソース／ドレイン領域が湾曲形状を有する場合を表したものである。図６（ａ）及び（ｂ）ではソース／ドレイン領域の断面が楕円状であり、楕円の長軸が基体（絶縁膜）５０９の法線方向と一致している。図６（ｃ）及び（ｄ）ではソース／ドレイン領域の断面が楕円状であり、楕円の短軸が基体５０９の法線方向と一致している。また、図６（ｅ）及び（ｆ）ではソース／ドレイン領域の断面が真円状である。このように、ソース／ドレイン領域は様々な形状の湾曲形状を有することができる。また、図６（ａ）、（ｃ）及び（ｅ）では、ソース／ドレイン領域の全ての部分でソース／ドレイン領域の幅が、最上部側から基体側に向かって（矢印５１１の方向に）大きくなっている。この場合、ソース／ドレイン領域上の全ての部分にシリサイド膜の形成が可能なため、コンタクトホールの位置合わせが容易となり、より効果的に寄生抵抗の低減を図ることができる。図６（ｂ）、（ｄ）及び（ｆ）ではソース／ドレイン領域の上部側において、ソース／ドレイン領域の幅が最上部側から基体側に向かって（矢印５１１の方向に）大きくなる湾曲形状を有しており、更に基体側に近づくと幅が小さくなっている。このような形状でも上部の湾曲の形状の部分にシリサイド膜５０４の形成が可能となる。また、ソース／ドレイン領域は凸形状だけでなく、凹形状であっても良い。
【００５１】
図７は図６の変形例を示したものである。図７（ａ）ではソース／ドレイン領域の上面５２０が基体５０９の平面と平行な面を形成し、その両側に湾曲形状５１６を有する。図７（ｂ）ではソース／ドレイン領域の一部に湾曲形状５１６を有し、その両側にテーパー形状５１０を有する。図７（ｃ）ではソース／ドレイン領域が三つの湾曲形状５１６を有する。また、図７（ｄ）ではソース／ドレイン領域が湾曲形状５１６及び基板に垂直な側面５１３を有する。このようにソース／ドレイン領域は、複数種の異なる湾曲形状を有していても良い。また、複数の種類の湾曲形状とテーパー形状を有していても良く、更にソース／ドレイン領域の一部に基体と平行な面、基体に垂直な面を有していても良い。図７ではテーパー形状５１０、上面５２０、湾曲形状５１６上にシリサイド膜５０４が形成されている。
【００５２】
図８では、ソース／ドレイン領域が最上部側から基体側に向かって（矢印５１１の方向に）、その幅が一定割合で大きくなるテーパー形状を有する場合を表したものである。
【００５３】
図８（ａ）ではソース／ドレイン領域が傾斜角度の緩やかなテーパー形状５１０を有する。図８（ｂ）ではソース／ドレイン領域が傾斜角度が急なテーパー形状５１０を有する。傾斜角度は１０〜８０°であることが好ましく、２０〜６０°であることがより好ましく、４０〜５０°であることが更に好ましい。傾斜角度が小さいとき、スパッタリングによってシリサイド膜を厚く形成することができる。一方、傾斜角度が大きいとき、ソース／ドレイン領域が基体上に占める面積を小さくできる。このため、テーパー形状の傾斜角度がこれらの範囲内にあるとき、コンタクト抵抗と素子の平面的面積の点から半導体装置の最適化を図ることができる。ここで、傾斜角度とは、基体（絶縁膜）５０９の平面を基準とした角度を表し、９０°以下の角度で定義する。例えば、傾斜角度が２５、２°、５４．７°またはこれら２種類の傾斜角度を有するテーパー形状が挙げられる。図８（ｃ）ではソース／ドレイン領域が傾斜角度の異なる複数の種類のテーパー形状５１０を有する。また、図８（ｄ）ではソース／ドレイン領域がテーパー形状５１０及び基体に垂直な側面５１３を有する。図８ではテーパー形状５１０及び上面５２０にシリサイド膜５０４が形成されている。
【００５４】
図８に示されるようにソース／ドレイン領域は、基体と平行な上面５２０を有しても良い。このように、基体平面と平行な面ではスパッタリング時にシリサイド膜を厚く形成することができ、寄生抵抗の低減を図ることができる。尚、上部の基体と平行な面の幅は、突起状の半導体領域の幅よりも小さくなっていても良い。
【００５５】
また、図８に示されるようにソース／ドレイン領域は、傾斜角度の異なる複数の種類のテーパー形状を有していても良い。また、複数の種類の凹形状の湾曲形状と凸形状の湾曲形状を有していても良い。更に、ソース／ドレイン領域の一部に基体と平行な面、基体に垂直な面を有していても良い。
【００５６】
本発明のＭＩＳＦＥＴのソース／ドレイン領域は、突起状の半導体領域の側面に平行な所定の面に関して対称な形状を有していなくても良い。例えば、この所定の面で二分割したソース／ドレイン領域のうち、一方のソース／ドレイン領域が図６で示されるような湾曲形状を有しており、他方のソース／ドレイン領域が図８で示されるようなテーパー形状を有していても良い。
【００５７】
また、本発明の半導体装置はソース／ドレイン領域の最上部側から基体側に向かって幅が増加することを特徴とし、この幅とは、ソース／ドレイン領域中の基体（絶縁膜）５０９の平面に垂直かつチャネル電流が流れる方向に垂直な所定の断面での幅を規定している。幅は、ソース／ドレイン領域中の何れかの断面において最上部側から基体側に向かって増加していれば良い。また、ソース／ドレイン領域の異なる位置での断面形状は、同一であっても良いし、異なっていても良い。例えば、図２０（ａ）のように第一の断面８０４では、上記のような幅が最上部側から基体側に向かって増加する形状を有し、第二の断面８０５では断面形状が長方形状であっても良い。
【００５８】
（第二の実施形態）
本発明の第二の実施形態は、マルチ構造のＭＩＳＦＥＴを有する半導体装置に関するものである。マルチ構造のＭＩＳＦＥＴは、一つのトランジスタ内に複数の突起状の半導体領域をチャネル電流が流れる方向と垂直な方向に一列に並行配列し、これら複数の突起状の半導体領域に跨がって設けられた導体配線でゲート電極５０１が構成されたものである。
【００５９】
図９（ａ）及び図１０（ａ）はＭＩＳＦＥＴを有する半導体装置の上面図である。図９（ｂ）及び図１０（ｂ）は、それぞれ図９（ａ）及び図１０（ａ）の半導体装置のＢ−Ｂ方向の断面図である。また、図９（ｃ）及び図１０（ｃ）は、それぞれ図９（ａ）及び図１０（ａ）の半導体装置のＡ−Ａ方向の断面図である。
【００６０】
図９のＭＩＳＦＥＴでは、複数の（図では二つのみを示す）突起状の半導体領域５０６がチャネル電流が流れる方向と垂直な方向５１７に設けられ、これら複数の突起状の半導体領域５０６をそれぞれ挟むように複数の対（図では二対のみを示す）のソース／ドレイン領域５０３が設けられている。各ソース／ドレイン領域はテーパー形状５１０を有する。
【００６１】
図１０のＭＩＳＦＥＴでは、図９と同様に複数の（図では二つのみを示す）突起状の半導体領域５０６が一列に設けられており、これら突起状の半導体領域５０６を挟むように形成されたソース／ドレイン領域５０３は共通化されており、一つのＭＩＳＦＥＴ中に一対のソース／ドレイン領域５０３が形成されている。ソース／ドレイン領域５０３は凸部５１９を複数、有している。各凸部５１９はソース／ドレイン領域の最上部側から基体側に向かって（矢印５１１の方向に）断面積が増加している。ここで断面積とは基体（絶縁膜）５０９の平面に平行な所定の面でのソース／ドレイン領域の断面積を表す。図１０では、ソース／ドレイン領域５０３中の複数の凸部５１９が、半導体領域５０６の配列方向５１７に向かって、該半導体領域５０６と等間隔で形成され、かつ半導体領域５０６の配列方向から見て一つの凸部５１９と一つの半導体領域５０６が並列となるように形成されている。ソース／ドレイン領域中の各凹凸部５１９はシングル構造のＭＩＳＦＥＴのソース／ドレイン領域のテーパー形状５１０に相当する形状を有している。
【００６２】
図９のように各突起状の半導体領域ごとにその両側に、個別の離間したソース／ドレイン領域が設けられたマルチ構造のＭＩＳＦＥＴであっても、各ソース／ドレイン領域はシングル型のＭＩＳＦＥＴと同様の形状を有することができる。また、図１０のように突起状の半導体領域を挟むように形成されたソース／ドレイン領域が共通化されたマルチ構造のＭＩＳＦＥＴであっても、ソース／ドレイン領域を構成する凹凸部は、シングル型のＭＩＳＦＥＴに相当する形状を有することができる。各凹凸部は同一の形状を有していても、異なる形状を有していても良く、各凹凸部は、絶縁膜５０９上で接していても良い。
【００６３】
これらマルチ構造のＭＩＳＦＥＴのソース／ドレイン領域またはソース／ドレイン領域中の凹凸部は、それぞれ複数の種類の湾曲形状やテーパー形状を有していても良い。また、更にその一部に基体と平行な面、基体に垂直な面を有していても良い。
【００６４】
このようなマルチ構造のＭＩＳＦＥＴでは、一つの突起状の半導体領域当たり個別のソース／ドレイン領域を有するか、共通化された大きなソース／ドレイン領域を有し、広い表面積がシリサイド化されているため、ＭＩＳＦＥＴの寄生抵抗が低減され、コンタクト抵抗が低減する。また、コンタクトホールのソース／ドレイン領域上への位置合わせが容易となる。
【００６５】
マルチ構造のＭＩＳＦＥＴでは、基体平面に垂直な方向の側面をチャネル幅として用いる突起状の半導体領域を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、素子の微細化に有利である。このマルチ構造は、チャネル幅の異なる複数種のトランジスタを１チップ内に形成する場合でも、突起状の半導体領域の数を変えることによりチャネル幅を制御することができる。これにより、突起状の半導体領域の高さを揃えて素子特性の均一性を確保することができる。素子特性の均一性や加工の容易さ等の観点から、一つのトランジスタの複数の凸状の半導体領域のゲート電極下部分の幅（基板平面に平行かつチャネル長方向に垂直な方向の幅）は互いに等しいことが好ましい。
【００６６】
（半導体装置の製造方法）
本発明に係る半導体装置の製造方法は、ソース／ドレイン領域を湾曲形状やテーパー形状等の形状に加工するための工程を有する点に特徴がある。この代表的な方法として（１）選択エピタキシャル成長法、（２）エッチング法について詳細に述べる。
【００６７】
（１）選択エピタキシャル成長法
一例としてマルチ構造のフィン型のＭＩＳＦＥＴを含む半導体装置の製造工程を図１１に示す。まず、貼り合わせ又はＳＩＭＯＸによってシリコンウェハ基板６０１、ＳｉＯ２酸化膜６０２及び単結晶シリコン膜６０３を有するＳＯＩ基板を用意する。次に、ＳＯＩ基板の表面上に熱酸化法によってＳｉＯ２膜６０４形成する。図１１（ａ）はこの基板の断面図である。更に、このＳｉＯ２膜６０４を介してチャネル形成領域のための不純物をイオン注入する。その後、エッチングによってＳｉＯ２膜６０４除去する。
【００６８】
続いて、単結晶シリコン膜６０３の全面にフォトレジストを塗布し、フォトリソグラフィーを用いて、レジストマスク６０５を形成する。図１１（ｂ）はこの断面を表したものである。次に、このレジストマスク６０５をエッチングマスクとして、単結晶シリコン膜６０３を異方性ドライエッチングする。この後、レジストマスク６０５を除去し、ＳｉＯ２膜６０２上に所定の高さの突起状の半導体領域６０６を形成する。この際、エッチングの条件によっては、突起状の半導体領域６０６の上面や側面は平らにならずに微細な突起等が形成される場合がある。例えば、図２１（ａ）では半導体領域９１１と基体（ＳｉＯ２膜）９０７の境界上に微細な｛１１１｝面９０３が形成されている。この微細な面は選択エピタキシャル成長を行う際、ソース／ドレイン領域の形状に影響を与える場合がある。
【００６９】
図１１（ｃ）は突起状の半導体領域の上面図である。また、図１１（ｄ）は図１１（ｃ）の突起状の半導体領域６０６のＡ−Ａ方向の断面図である。次に、熱酸化法によって単結晶シリコンの突起状の半導体領域６０６の表面（側面）に薄いＳｉＯ２膜（ゲート絶縁膜６１１）を形成する。更に、このＳｉＯ２膜６１１上にＣＶＤ法によってポリシリコン膜を形成し、不純物拡散で導電性としてから、所定パターンに選択的エッチングを施してゲート電極６０７を形成する。図１１（ｅ）はこの半導体装置の上面図である。また、図１１（ｆ）は図１１（ｅ）の突起状の半導体領域６０６のＡ−Ａ方向の断面図である。
【００７０】
次にエクステンションイオン注入を行う。更に、ＣＶＤ法によりシリコン酸化膜等を堆積した後、例えば、ＲＩＥによりエッチバックして、ゲートサイドウォール６０８を形成する。図１２（ａ）は、この半導体装置の上面図である。また、図１２（ｂ）は図１２（ａ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。この後、ソース／ドレイン領域６１２を選択エピタキシャル成長させる。なお、選択エピタキシャル成長を行う前のソース／ドレイン領域６１２とチャネルが形成される突起状の半導体領域とでは断面が同一形状であっても良いし、異なる形状であっても良い。ここで、断面とは基体（絶縁膜）６０２に垂直な面で、かつチャネル電流が流れる方向に垂直な方向の面を表す。
【００７１】
図１２（ｃ）は、傾斜部が特定の結晶面を表面に有さないように、図１２（ａ）のソース／ドレイン領域を選択エピタキシャル成長させた製造工程の一例を示したものである。なお、本明細書では「特定の結晶面」とは基体（ＳｉＯ２膜）６０２と平行でも垂直でもなく、傾斜部又は凹凸部表面において明確に認識できる面を表す。例えば、原料供給等の成長条件を変更することで、特定の結晶面を優先して成長させるのではなく、微細な多数の結晶面が競合して成長するようにすると、図１２（ｃ）のように、大きな結晶面が表面に現れず全体として湾曲形状からなるソース／ドレイン領域が形成される。図１２（ｃ）は半導体装置の上面図である。図１２（ｃ）では、選択エピタキシャル成長を短時間で終了しているため、隣接するソース／ドレイン領域は接しておらず、各突起状の半導体領域６０６の両側に、それぞれ個別にソース／ドレイン領域が設けられている。また、傾斜部は特定の結晶面を表面に有さず、湾曲形状を有する構造となる。また、図１２（ｄ）は図１２（ｃ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。
【００７２】
次に、この選択エピタキシャル成長を行ったソース／ドレイン領域６１２に不純物を注入する。このイオン注入は斜め方向又は垂直方向から行うことができる。本発明の半導体装置は基体と垂直な側面を有する従来のフィン型のＭＩＳＦＥＴと比べて、簡便にイオン注入を行うことができる。次に、ソース／ドレイン領域６１２上にスパッタリングによって金属層６０９を堆積する。図１３（ａ）はこの半導体装置の上面図である。また、図１３（ｂ）は図１３（ａ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。本発明の製造方法ではソース／ドレイン領域６１２が湾曲形状やテーパー形状等を有するため、広い部分に金属層６０９を堆積することができる。金属としては、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｔａ、Ｉｒ、Ａｌ、Ｖ及びＣｒからなる群から選択された少なくとも一種であることが好ましい。次に、アニール処理を行うことによって金属がケイ素と反応し、安定なシリサイド６１０が形成される。この後、ウェットエッチングを行うことにより、未反応の金属層を除去する。図１３（ｃ）はウェットエッチング後の半導体装置の上面図である。また、図１３（ｄ）は図１３（ｃ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。アニール処理の温度は金属層の種類に応じて所望の温度に設定することができる。例えば、金属層としてＮｉ用いた場合には４００〜６００℃であることが好ましく、Ｃｏを用いた場合には６００〜８００℃であることが好ましい。アニール処理は数段階に分けて行っても良く、アニール処理の間にウェットエッチングの工程を設けても良い。アニール処理後に形成されるシリサイド材料としては、ＴｉＳｉ、ＴｉＳｉ２、ＣｏＳｉ，ＣｏＳｉ２、ＮｉＳｉ、ＮｉＳｉ２及びＮｉ２Ｓｉなどが挙げられる。
【００７３】
また、図１２（ａ）のソース／ドレイン領域６１２を長時間、選択エピタキシャル成長させた製造工程の一例を示したものである。図１４（ａ）は半導体装置の上面図である。図１４（ａ）では、選択エピタキシャル成長を長時間、行っているため、複数の半導体領域を挟んで該複数の半導体領域に共通化された凹凸部を有するソース／ドレイン領域が設けられている。各凹凸部は特定の結晶面を表面に有していない。このため、図１４（ａ）の例では、ソース／ドレイン領域６１２が湾曲形状を有する構造となっている。なお、図１４（ｂ）は図１４（ａ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。図１４（ｃ）は、図１４（ａ）の半導体装置に不純物注入、金属層の堆積、アニール処理、未反応金属の除去を行い、最終的にソース／ドレイン領域６１２上にシリサイド膜６１０を設けた半導体装置の上面図である。図１４（ｄ）は図１４（ｃ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。このようにソース／ドレイン領域が共通化された半導体装置とするために選択エピタキシャル成長を行うための時間は、温度、原料ガス流量など操作条件によって異なり、所望の条件に設定すれば良い。
【００７４】
図１５（ａ）は傾斜部が少なくとも特定の結晶面を表面に有するように、図１２（ａ）の半導体装置を選択エピタキシャル成長させた製造工程の一例を図１５に示す。図１５（ａ）は、短時間、選択エピタキシャル成長を行った後の半導体装置の上面図である。図１５（ａ）のソース／ドレイン領域では、ある特定の結晶面が優先的に成長し、その結果、テーパー形状となったものである。この例では図２１（ａ）に示した微細な｛１１１｝面９０３が優先して成長したものである。特定の結晶面を優先的に成長させる場合は、図２１（ｂ）及び（ｃ）のように傾斜部のソース／ドレイン領域の幅方向９０１及び最上部側から基体側の方向９０２に平行で、かつ該最上部９０４と交わる断面９０９で見たときに、実質的に２つ（片側１つ）の結晶面９１０のみからなるように形成するか、又は図８（ｃ）のように実質的に４つ（片側２つ）の面５１０からなるように形成するか、あるいは、最大８つ（片側４つ）程度の面のみからなるように形成させることが好ましい。更に好ましくは２つ（片側１つ）又は４つ（片側２つ）の面である。なお、図２１はシングル構造のＭＩＳＦＥＴを有する半導体装置を表しているが、マルチ構造のＭＩＳＦＥＴにおいてもシングル構造のＭＩＳＦＥＴと同様にソース／ドレイン領域の幅方向９０１及び最上部から基体側の方向９０２を定義する。
【００７５】
また、選択エピタキシャル成長を短時間で終了させているため、隣接するソース／ドレイン領域は接しておらず、各突起状の半導体領域の両側に、それぞれ個別にソース／ドレイン領域が設けられている。なお、図１５（ｂ）は図１５（ａ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。この後、図１３（ａ）〜（ｄ）と同様の方法によって、図１５（ａ）の半導体装置に不純物注入、金属層の堆積、アニール処理、未反応金属の除去を行う。図１５（ｃ）は、未反応金属層除去後の半導体装置の上面図である。なお、図１５（ｄ）は図１５（ｃ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。
【００７６】
図１５（ｅ）は、上記選択エピタキシャル成長を行う際、長時間、選択エピタキシャル成長を行った場合の半導体装置の上面図である。また、図１５（ｆ）は図１５（ｅ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。図１５（ｅ）では、選択エピタキシャル成長を長時間、行っているため、複数の半導体領域を挟んで該複数の半導体領域に共通化された凹凸部を有するソース／ドレイン領域となっている。図１５（ｅ）のソース／ドレイン領域では、ある特定の結晶面が優先的に成長した結果、テーパー形状となっている。図１５（ｇ）は、図１５（ｅ）の半導体装置に不純物注入、金属層の堆積、アニール処理、未反応金属の除去を行った後の半導体装置の上面図である。図１５（ｈ）は図１５（ｇ）のソース／ドレイン領域６１２のＡ−Ａ方向の断面図である。
【００７７】
選択エピタキシャル成長は、ＣＶＤ装置を用いて行うことができる。主原料ガスとしてはジシランガス（Ｓｉ２Ｈ２）やモノシランガス（ＳｉＨ４）を用いることができる。また、ホスフィン（ＰＨ３）やジボラン（Ｂ２Ｈ６）などのガスを用いてドーピングを行っても良い。
【００７８】
（２）エッチング法
選択エピタキシャル成長法と同様の方法によって、ＳｉＯ２膜上に所定の高さの複数の突起状の半導体領域７０１と突起状の半導体領域７０２を形成する。図１６（ａ）はこれらの半導体領域を表す上面図である。なお、突起状の半導体領域７０２は基体から突出しており、半導体領域７０１の全てを挟んだ形状であれば良く、直方体に限定されるわけではない。
【００７９】
次に、選択的エピタキシャル成長法と同様の方法で、ゲート電極７０３の形成、エクステンションイオン注入、ゲートサイドウォール７０４の形成を行う（図１６（ｂ））。次に、全面にレジストマスク７０５を形成した後、フォトリソグラフィーを用いてソース／ドレイン領域７０８上の、半導体領域７０１の配列方向７１２に向かって半導体領域７０１と交互となる位置に開口７１０を有するマスク層７０５を設ける。このようにマスク層７０５を設けた場合、半導体領域７０１のチャネル電流が流れる方向７１４への延長上に存在するソース／ドレイン領域上にはマスク層７１３が設けられ、該マスク層７１３の間にマスク開口７１０が設けられている。なお、開口はチャネル電流が流れる方向７１４において、ソース／ドレイン領域上の一方の端部から他方の端部まで形成されていても良い（図１６（ｃ）及び（ｅ））し、一方から他方の端部にわたって形成されていなくても良い。開口の形状は、長方形、正方形、円形、楕円形、曲面、多角形など様々な形状とすることができる。図１６（ｃ）はこの半導体装置の上面図である。また、図１６（ｄ）は図１６（ｃ）のソース／ドレイン領域７０８のＡ−Ａ方向の断面図である。
【００８０】
このレジストマスクをエッチングマスクとして、エッチングを行う。開口がソース／ドレイン領域の一方の端部から他方の端部にわたって形成されていないマスクを用いてエッチングを行った場合、例えば図２０（ｂ）のような形状のソース／ドレイン領域が形成される。図２０（ｂ）では、テーパー形状８０１の部分は、エッチング前にマスク開口７１０を設け、エッチングが進行したソース／ドレイン領域にあたる。また、突起部８０２はマスク層７０５を設け、エッチングが進行しなかったソース／ドレイン領域にあたる。テーパー形状８０１を有する面と突起部８０２の断面はそれぞれ８０４及び８０５にあたる。図１６（ｅ）はエッチング後の半導体装置の上面図である。エッチングとしてはウェットエッチング法とドライエッチング法を用いることができる。
【００８１】
ウェットエッチング法では、ＫＯＨ溶液やＴＭＡＨ溶液などの溶液を用いる。エッチング時の温度、溶液濃度、時間等は公知の条件を用いることができる。例えば、基体（ＳｉＯ２酸化膜）７０６と平行な面方位が（１００）面の半導体領域にウェットエッチングを行う場合、（１１１）面が他の結晶面に対して極端に低いエッチングレートとなる。このため、最終的には５４．７°のテーパー形状を有するソース／ドレイン領域７０８が形成される。
【００８２】
ドライエッチング法では、レジストマスクをエッチングマスクとして、等方性ドライエッチングと異方性ドライエッチングを順次行うことによって、所定の傾斜角度のテーパー形状を有するソース／ドレイン領域７０８を形成することができる。テーパー形状の傾斜角度は等方性ドライエッチングと異方性ドライエッチングのエッチング量比を調節することによって、調整可能である。また、ドライエッチングの条件は公知の条件に設定することができる。
【００８３】
エッチングを長時間行うと、図１６（ｇ）に表されるように各突起状の半導体領域の両側に、それぞれ個別にソース／ドレイン領域７０８が設けられたＭＩＳＦＥＴとすることができる。一方、エッチングを短時間で終了すると、図１６（ｆ）に表されるように、各突起状の半導体領域を挟むように共通化されたソース／ドレイン領域を有するＭＩＳＦＥＴとすることができる。前者の半導体装置とするためにエッチング処理を行う時間は、温度、原料ガス流量などの操作条件によって異なり、所望の条件に設定すれば良い。
【００８４】
次に、エッチングマスクを除去する。図１７（ａ）及び図１８（ａ）はそれぞれ、図１６（ｆ）及び（ｇ）の半導体装置のエッチングマスクを除去したものを表す上面図である。また、図１７（ｂ）及び１８（ｂ）は、それぞれ図１７（ａ）及び１８（ａ）のソース／ドレイン領域７０８のＡ−Ａ方向の断面図である。なお、エッチング後のソース／ドレイン領域は、少なくともその幅が最も大きい部分において、半導体領域７０１の幅よりも大きければ良く、ソース／ドレイン領域の上面７１５の幅は半導体領域７０１の幅よりも小さくても良い。次に、選択エピタキシャル成長と同様の方法で不純物注入をした後、ソース／ドレイン領域７０８上にシリサイド膜７０９を設ける。図１７（ｃ）及び図１８（ｃ）は、それぞれ図１７（ａ）及び図１８（ａ）のソース／ドレイン領域７０８にシリサイド膜７０９を設けた半導体装置の上面図である。また、図１７（ｄ）及び図１８（ｄ）は、それぞれ図１７（ｃ）及び図１８（ｃ）のソース／ドレイン領域７０８のＡ−Ａ方向の断面図である。
【００８５】
シングル構造のＭＩＳＦＥＴを有する半導体装置も、上記マルチ構造のＭＩＳＦＥＴを有する半導体装置と同様の方法によって製造することができる。ただし、最初に基体上に設けられる突起状の半導体領域が一つである点がマルチ構造のＭＩＳＦＥＴを有する半導体装置の製造方法とは異なる。シングル構造のＭＩＳＦＥＴを有する半導体装置の製造方法を図１９に示す。最初に突起状の半導体領域を形成する。なお、エッチング法によってソース／ドレイン領域に傾斜部を形成する場合には、ソース／ドレイン領域となる半導体領域は、その幅がチャネルが形成される突起状の半導体領域よりも大きくなるように形成する。次に、この半導体領域上にゲート電極７０３とゲートサイドウォール７０４を形成する。図１９（ａ）は、この半導体装置の上面図である。また、図１９（ｂ）は図１９（ａ）の突起状の半導体領域７０８のＡ−Ａ方向の断面図である。この後、ソース／ドレイン領域７０８を異方性の選択エピタキシャル成長させる。図１９（ｃ）は、この半導体装置の上面図である。また、図１９（ｄ）は図１９（ｃ）のソース／ドレイン領域７０８のＡ−Ａ方向の断面図である。次に、半導体装置上に金属層７１１を堆積させる。図１９（ｅ）は、この半導体装置の上面図である。また、図１９（ｆ）は図１９（ｅ）のソース／ドレイン領域７０８のＡ−Ａ方向の断面図である。この後、アニール処理を行い、シリサイド膜７０９を形成した後、未反応の金属層を除去する。図１９（ｇ）は、この半導体装置の上面図である。また、図１９（ｈ）は図１９（ｇ）のソース／ドレイン領域７０８のＡ−Ａ方向の断面図である。
【００８６】
なお、本発明ではフィン型のＭＩＳＦＥＴとプレーナ型（平面型）のＭＩＳＦＥＴとを混載させた半導体装置を製造することもできる。図２５はこの半導体装置の製造工程の一例を表したものである。図２５（ａ）はフィン型のＭＩＳＦＥＴ用の突起状半導体領域と、プレーナ型のＭＩＳＦＥＴ用のソース／ドレイン領域（１０１７、１０１８）を作成した状態を表したものである。図２５（ｂ）は、図２５（ａ）の突起状半導体領域、ソース／ドレイン領域１０１７、１０１８を選択エピタキシャル成長させたものである。選択エピタキシャル成長により、フィン型のＭＩＳＦＥＴのソース／ドレイン領域に傾斜部が形成されると共に、プレーナ型のＭＩＳＦＥＴのソース／ドレイン領域にはせり上げ部が形成される。図２５（ｃ）は図２５（ｂ）の半導体装置のソース／ドレイン領域１０１４及びせり上げ部１０２０上にシリサイド膜１０１５を形成した状態を表したものである。このように、本発明ではフィン型のＭＩＳＦＥＴとプレーナ型のＭＩＳＦＥＴを同時に製造することが可能であり、製造工程の簡素化を図ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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