(57)【特許請求の範囲】
【請求項１】
ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース（Ｓ）又はドレイン（Ｄ）が、前記ヘテロ接合バイポーラトランジスタのコレクタ（Ｃ）又はエミッタ（Ｅ）に電気的に結合される回路ユニット（ＣＵ）を有するバイアス回路（ＣＭ）であって、
前記回路ユニット（ＣＵ）の前記ヘテロ接合バイポーラトランジスタは第６の制御素子（Ｔ６）であり、前記回路ユニット（ＣＵ）の前記ロングゲート疑似格子整合高電子移動度トランジスタは第７の制御素子（Ｔ７）であり、もうひとつのヘテロ接合バイポーラトランジスタを備える第５の制御素子（Ｔ５）を有し、前記第６の制御素子（Ｔ６）のベース（Ｂ）及び前記コレクタ（Ｃ）は電気的に短絡され、前記第５の制御素子（Ｔ５）のベース（Ｂ）は、前記第６の制御素子（Ｔ６）の前記ベース（Ｂ）に電気的に結合されるバイアス回路（ＣＭ）。
【請求項２】
前記ロングゲート疑似格子整合高電子移動度トランジスタは、０．５μｍ以上のチャネル長Ｌを備える、請求項１に記載のバイアス回路（ＣＭ）。
【請求項３】
前記ロングゲート疑似格子整合高電子移動度トランジスタは、チャネル幅Ｗより有意に大きなチャネル長Ｌのチャネルを備える、請求項１又は２に記載のバイアス回路（ＣＭ）。
【請求項４】
前記回路ユニット（ＣＵ）は、ＧａＡｓ  ＢｉＦＥＴ又はＢｉＨＥＭＴの技術を用いたシングルチップ上に集積される、請求項１乃至３のいずれか１項に記載のバイアス回路（ＣＭ）。
【請求項５】
前記第７の制御素子（Ｔ７）のゲート（Ｇ）及び前記ソース（Ｓ）は電気的に短絡され又はバイパスされる、請求項１乃至４のいずれか１項に記載のバイアス回路（ＣＭ）。
【請求項６】
ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース（Ｓ）又はドレイン（Ｄ）が、前記ヘテロ接合バイポーラトランジスタのコレクタ（Ｃ）又はエミッタ（Ｅ）に電気的に結合される第１の回路ユニット（ＣＵ１）であって、そのヘテロ接合バイポーラトランジスタが第１の制御素子（Ｔ１）であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第２の制御素子（Ｔ２）である第１の回路ユニット（ＣＵ１）、
ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース（Ｓ）又はドレイン（Ｄ）が、前記ヘテロ接合バイポーラトランジスタのコレクタ（Ｃ）又はエミッタ（Ｅ）に電気的に結合される第２の回路ユニット（ＣＵ２）であって、そのヘテロ接合バイポーラトランジスタが第３の制御素子（Ｔ３）であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第４の制御素子（Ｔ４）であり、前記第１の制御素子（Ｔ１）及び前記第３の制御素子（Ｔ３）が接続点（ＴＰ３）を経由して電気的に結合され、前記第２の制御素子（Ｔ２）及び前記第４の制御素子（Ｔ４）がさらなる接続点（ＴＰ４）を経由して電気的に結合される第２の回路ユニット（ＣＵ２）、及び、
基準電位（ＧＮＤ）と前記接続点（ＴＰ３）との間に電気的に配置され、前記第１の回路ユニット（ＣＵ１）及び／又は前記第２の回路ユニット（ＣＵ２）を通じる所定の電流（Ｉ）を要求するよう動作する電流シンク（ＣＳ）、
を備える差動増幅回路（ＤＡ）であって、
前記電流シンク（ＣＳ）は請求項１乃至５のいずれか１項に記載のバイアス回路（ＣＭ）を備え、前記バイアス回路（ＣＭ）の前記第５の制御素子（Ｔ５）は前記基準電位（ＧＮＤ）と前記接続点（ＴＰ３）との間に電気的に配置され、前記バイアス回路（ＣＭ）の前記回路ユニット（ＣＵ）は前記基準電位（ＧＮＤ）と前記さらなる接続点（ＴＰ４）との間に電気的に配置される、差動増幅回路（ＤＡ）。
【請求項７】
ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース（Ｓ）又はドレイン（Ｄ）が、前記ヘテロ接合バイポーラトランジスタのコレクタ（Ｃ）又はエミッタ（Ｅ）に電気的に結合される第１の回路ユニット（ＣＵ１）であって、そのヘテロ接合バイポーラトランジスタが第１の制御素子（Ｔ１）であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第２の制御素子（Ｔ２）である第１の回路ユニット（ＣＵ１）、
ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース（Ｓ）又はドレイン（Ｄ）が、前記ヘテロ接合バイポーラトランジスタのコレクタ（Ｃ）又はエミッタ（Ｅ）に電気的に結合される第２の回路ユニット（ＣＵ２）であって、そのヘテロ接合バイポーラトランジスタが第３の制御素子（Ｔ３）であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第４の制御素子（Ｔ４）であり、前記第１の制御素子（Ｔ１）及び前記第３の制御素子（Ｔ３）が接続点（ＴＰ３）を経由して電気的に結合され、前記第２の制御素子（Ｔ２）及び前記第４の制御素子（Ｔ４）がさらなる接続点（ＴＰ４）を経由して電気的に結合される第２の回路ユニット（ＣＵ２）、及び、
基準電位（ＧＮＤ）と前記接続点（ＴＰ３）との間に電気的に配置され、前記第１の回路ユニット（ＣＵ１）及び／又は前記第２の回路ユニット（ＣＵ２）を通じる所定の電流（Ｉ）を要求するよう動作する電流シンク（ＣＳ）、
を備える差動増幅回路（ＤＡ）であって、
前記電流シンク（ＣＳ）は、ゲート（Ｇ）及びソース（Ｓ）が電気的に短絡されたデプレッションモードのロングゲート疑似格子整合高電子移動度トランジスタである第８の制御素子（Ｔ８）を備え、前記第８の制御素子（Ｔ８）は前記基準電位（ＧＮＤ）と前記接続点（ＴＰ３）との間に電気的に配置される、差動増幅回路（ＤＡ）。
【請求項８】
前記第２の制御素子（Ｔ２）のゲート（Ｇ）及び前記第４の制御素子（Ｔ４）のゲート（Ｇ）は、前記第７の制御素子（Ｔ７）の、電気的に短絡されたゲート（Ｇ）及びソース（Ｓ）に電気的に結合される、請求項６に記載の差動増幅回路（ＤＡ）。
【請求項９】
前記第２の制御素子（Ｔ２）のゲート（Ｇ）及び前記第４の制御素子（Ｔ４）のゲート（Ｇ）は互いに電気的に結合され、前記第２の制御素子（Ｔ２）又は前記第４の制御素子（Ｔ４）のいずれかのゲート（Ｇ）及び前記ソース（Ｓ）は電気的に短絡又はバイパスされる、請求項６又は７に記載の差動増幅回路（ＤＡ）。
【請求項１０】
前記第２の制御素子（Ｔ２）のゲート（Ｇ）及び前記ソース（Ｓ）は電気的に短絡又はバイパスされ、前記第４の制御素子（Ｔ４）のゲート（Ｇ）及び前記ソース（Ｓ）は電気的に短絡又はバイパスされる、請求項６又は７に記載の差動増幅回路（ＤＡ）。
【請求項１１】
前記差動増幅回路（ＤＡ）はシングルチップ上に集積される、請求項６乃至１０のいずれか１項に記載の差動増幅回路（ＤＡ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路ユニット、回路ユニットを有するバイアス回路、並びに第１及び第２の回路ユニットを有する差動増幅回路に関連する。
【背景技術】
【０００２】
差動増幅回路は、差動信号を増幅することが一般的に知られている。差動増幅回路は、
演算増幅器、またはその他、コンパレータ、ギルバートセル型混合器もしくは発振器などの回路に用いられる。差動増幅回路は、２個の入力信号間の差を増幅するよう動作する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
この発明の目的は、高い電圧利得を得ることが容易で、小さな所要空間のみで足りる回路ユニット及び差動増幅回路を提供することである。また、この発明の目的は、電流供給量を小さくすることが容易なバイアス回路を提供することである。
【課題を解決するための手段】
【０００４】
これらの目的は、独立請求項に記載する特徴によって実現される。観点及びいくつかの実施形態は従属請求項の記載による。
【０００５】
第１の観点に係る本発明は、ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備える回路ユニットであることを特徴とする。前記ロングゲート疑似格子整合高電子移動度トランジスタのソース又はドレインは、前記ヘテロ接合バイポーラトランジスタのコレクタ又はエミッタに電気的に結合される。
【０００６】
ロングゲート疑似格子整合高電子移動度トランジスタすなわちｐＨＥＭＴもヘテロ接合バイポーラトランジスタすなわちＨＢＴも、ＧａＡｓ技術において形成することができ、ロングゲートｐＨＥＭＴは、従来のｐＨＥＭＴに比べてチャネルが著しく長いことを特徴とする。ＨＢＴは高い相互コンダクタンスを有し、ロングゲートｐＨＥＭＴは、たとえば能動負荷として構成されたとき高いインピーダンスを有する。これにより高利得が容易に得られる。さらに、ロングゲートｐＨＥＭＴのゲートが長いことにより、このような回路ユニットを有する回路装置の電力要求は非常に小さくなる。
【０００７】
この回路ユニットのＨＢＴはｎｐｎ−ＨＢＴであること、及び、ロングゲートｐＨＥＭＴはデプレッションモードロングゲートｐＨＥＭＴであることが望ましい。デプレッションモードのトランジスタは、ゲート−ソース間電圧がトランジスタの負のしきい電圧より負であるときは、ソースとドレインとの間を導通させない。デプレッションモードのトランジスタは、しきい電圧より上、すなわち、より負でないか、０であるか、あるいは正のゲート−ソース間電圧のとき、ソースとドレインとの間を導通させる。エンハンスメントモードのトランジスタは、ゲート−ソース間電圧が正のしきい電圧より正であるときは、ソースとドレインとの間を導通させ、ゲート−ソース間電圧がより下のとき、ソースとドレインとの間を導通させない。
【０００８】
ロングゲートｐＨＥＭＴは、ゲート電極とソース電極との間の電圧が０Ｖとなるよう、そのゲートをそのソースに電気的に短絡ないしバイパスすることにより、能動負荷として構成することができる。この構成で、ロングゲートｐＨＥＭＴは、特にＡＣ回路装置において、従来の抵抗器に代えて用いてもよい。このような能動負荷としてのロングゲートｐＨＥＭＴには、とりわけ同一のプロセスで生成される従来の抵抗器に比べ、チップ上での空間的な所要量が著しく少ないという利点がある。ロングゲートｐＨＥＭＴのソースは、ヘテロ接合バイポーラトランジスタのコレクタに電気的に結合されることが望ましい。
【０００９】
第１の観点に係るひとつの実施形態では、前記ロングゲート疑似格子整合高電子移動度トランジスタは、０．５μｍ以上のチャネル長を備える。前記ロングゲート疑似格子整合高電子移動度トランジスタは、チャネル長に対するチャネル幅のチャネルサイズ比が０．０１から０．４で、チャネル長が０．５μｍ以上、とりわけ０．５μｍと１０００μｍとの間であってもよい。電流は、ソースとドレインとの間のチャネルを流れる。これは、高にインピーダンス、及び、小さな電流供給量という利点を有する。
【００１０】
第１の観点に係るさらなる実施形態では、前記ロングゲート疑似格子整合高電子移動度トランジスタは、チャネル幅Ｗより有意に大きなチャネル長Ｌのチャネルを備える。チャネル長Ｌは４０μｍであってもよく、チャネル幅Ｗは３μｍであってもよい。チャネルは、ゲート電極の下方に位置する領域である。電流は、ソースとドレインとの間のチャネルを通じて流れる。
【００１１】
上述したチャネルの大きさを有するＦＥＴあるいはｐＨＥＭＴはロングゲートのＦＥＴあるいはｐＨＥＭＴであり、同一のチップ面積で実現される従来のＦＥＴに比べ、比較的低い電流値の電流源として用いられ得るものである。
【００１２】
第１の観点に係るさらなる実施形態では、前記回路ユニットは、ＧａＡｓ  ＢｉＦＥＴ又はＢｉＨＥＭＴの技術を用いたシングルチップ上に集積される。特に、しばしばＢｉＦＥＴあるいはＢｉＨＥＭＴと呼ばれ、ＨＢＴとＦＥＴもしくはｐＨＥＭＴデバイスとを同一のＧａＡｓ基板上に含む、ＦＥＴ−ＨＢＴの重ね合わせ及び併合の仕組みは、低電流の回路にするために用いることができる。ＢｉＦＥＴを用いれば、ｎｐｎバイポーラトランジスタとロングゲートｐＨＥＭＴとを結合して、ＨＢＴのみまたはｐＨＥＭＴのみのものより良好な電気的性能を得ることが可能となる。
【００１３】
第２の観点に係る本発明は、第１の観点に係る回路ユニットを有するバイアス回路であることを特徴とする。前記回路ユニットの前記ＨＢＴは第６の制御素子として識別され、前記回路ユニットの前記ロングゲートｐＨＥＭＴは第７の制御素子として識別される。前記バイアス回路は、もうひとつのＨＢＴを備える第５の制御素子を有する。前記第６の制御素子のベース及びコレクタは電気的に短絡される。前記第５の制御素子のベースは、前記第６の制御素子の前記ベースに電気的に結合される。これにより、バイアス回路が非常に小さな電流を供給するよう動作することが容易になる。これと同時に、このようなバイアス回路は、単一の基板上での空間的な所要量が非常に少ない。前記ベースと前記コレクタとの間の電圧は０Ｖとなるように、前記第６の制御素子の前記ベース及び前記コレクタは電気的に短絡される。前記第５の制御素子は、ｎｐｎ型ＨＢＴであってもよい。
【００１４】
「第５の制御素子」、「第６の制御素子」及び「第７の制御素子」という用語は、前記バイアス回路の特定の制御素子の名称のみを表すものであって、前記バイアス回路がまた第１乃至第４の制御素子を備えていることを含意するものではない。これらの用語は、請求の範囲及び明細書における前記バイアス回路の前記制御素子を区別する用途にのみ資するものである。
【００１５】
第２の観点に係るひとつの実施形態では、前記第７の制御素子のゲート及びソースは電気的に短絡され又はバイパスされる。前記第７の制御素子の前記ゲート及び前記ソースは、ゲート−ソース間電圧が０Ｖとなるように、電気的に短絡され又はバイパスされる。これにより前記回路ユニットの前記ロングゲートｐＨＥＭＴは能動負荷として構成される。この構成においては、前記第７の制御素子は、高インピーダンスを有する電流源となる。
【００１６】
第３の観点に係る本発明は、そのＨＢＴが第１の制御素子として識別され、そのロングゲートｐＨＥＭＴが第２の制御素子として識別される、前記第１の観点に係る第１の回路ユニットを備える差動増幅回路であることを特徴とする。前記差動増幅回路はまた、前記第１の観点に係る第２の回路ユニットを備え、そのＨＢＴが第３の制御素子として識別され、そのロングゲートｐＨＥＭＴが第４の制御素子として識別される。前記第１の制御素子及び前記第３の制御素子は、接続点を経由して電気的に結合され、前記第２の制御素子及び前記第４の制御素子は、さらなる接続点を経由して電気的に結合される。さらに、前記差動増幅回路は、基準電位と前記接続点との間に電気的に配置される電流シンクを備える。この電流シンクは、前記第１の回路ユニット及び／又は前記第２の回路ユニットを通じる所定の電流を要求するよう動作する。
【００１７】
このような差動増幅回路は、電力の所要量が小さい。前記第１及び第３の制御素子が、前記差動増幅回路の差動対となり、前記第１の制御素子のベースには第１の所定の信号が供給され、前記第３の制御素子のベースには第２の所定の信号が供給されてもよい。前記差動増幅回路は、対称的に非対称的にも動作させ得る。対称動作の場合、前記差動増幅回路の出力電圧は、前記第１及び第２の制御素子の間の第１の共通な電気的結合と、前記第３及び第４の制御素子の間の第２の共通な電気的結合と、の間で決定されてもよい。非対称動作の場合、出力電圧は、前記第１の共通な電気的結合と前記基準電位との間、あるいは前記第２の共通な電気的結合と前記基準電位との間で決定されてもよい。前記電流シンクは電流源、とりわけ定電流源であってもよい。
【００１８】
前記さらなる接続点に電気的に結合され、前記第１の回路ユニット及び前記第２の回路ユニットに所定の電源電圧を供給するように作動する電圧供給源が、前記差動増幅回路に結合されてもよい。
【００１９】
「第１の制御素子」、「第２の制御素子」、「第３の制御素子」及び「第４の制御素子」という用語は、前記差動増幅回路の特定の制御素子の名称のみを表すものである。これらの用語は、請求の範囲及び明細書における前記バイアス回路の前記制御素子を区別する用途にのみ資するものである。
【００２０】
第３の観点に係るひとつの実施形態では、前記電流シンクは前記第２の観点に係るバイアス回路を備える。前記バイアス回路の前記第５の制御素子は前記基準電位と前記接続点との間に電気的に配置され、前記バイアス回路の前記回路ユニットは前記基準電位と前記さらなる接続点との間に電気的に配置される。前記第７の制御素子のドレインは前記さらなる接続点に電気的に結合されてもよく、前記第６の制御素子のエミッタは前記基準電位に電気的に結合されてもよい。前記バイアス回路は、非常に小さな電流をあらかじめ定めることに寄与する。
【００２１】
第３の観点に係るさらなる実施形態では、前記電流シンクは、ゲート及びソースが電気的に短絡されたデプレッションモードのロングゲートｐＨＥＭＴである第８の制御素子を備える。前記第８の制御素子は、前記基準電位と前記接続点との間に電気的に配置される。前記第８の制御素子のドレインは前記接続点に電気的に結合されてもよく、前記第８の制御素子のソースは前記基準電位に電気的に結合されてもよい。この構成において、前記第８の制御素子は、高インピーダンスの電流源となる。
【００２２】
「第８の制御素子」という用語は、この制御素子の名称のみを表すものである。これらの用語は、この制御素子を前記差動増幅回路の他の制御素子から区別する用途にのみ資するものである。
【００２３】
第３の観点に係るさらなる実施形態では、前記第２の制御素子のゲート及び前記第４の制御素子のゲートは、前記第７の制御素子の、電気的に短絡されたゲート及びソースに電気的に結合される。この結果、前記第７の制御素子のゲート−ドレイン電圧は前記第２及び第４の制御素子のゲート−ドレイン電圧と基本的に同一となる。前記第７の制御素子は、基準電流生成器となる。前記第２の制御素子のゲート−ソース電圧及び前記第４の制御素子のゲート−ソース電圧は、それぞれ、第１の分岐電流及び第２の分岐電流に依存する。第１及び第２の分岐電流の和は、前記電流シンクにより要求される電流となる。これには、追加的な回路を要せずに電流を安定的に設定する、という利点がある。
【００２４】
前記第２及び第４の制御素子は、従来の抵抗器を前記第２及び第４の制御素子で置き換えることができるよう、能動負荷として構成される。これは、必要とされるチップ面積を削減すると同時に電圧利得を増大させることに寄与する。
【００２５】
第３の観点に係るさらなる実施形態では、前記第２の制御素子のゲート及び前記第４の制御素子のゲートは互いに電気的に結合される。前記第２の制御素子又は前記第４の制御素子のいずれかのゲート及びソースは電気的に短絡又はバイパスされる。前記第２の制御素子又は前記第４の制御素子のいずれかのゲート及びソースは、ゲート−ソース間電圧が０Ｖとなるよう、電気的に短絡又はバイパスされる。これにより、前記差動増幅回路をシングルエンドないし非対称の増幅器として動作させることが容易になる。
【００２６】
第３の観点に係るさらなる実施形態では、前記第２の制御素子のゲート及びソースは電気的に短絡又はバイパスされ、前記第４の制御素子のゲート及びソースは電気的に短絡又はバイパスされる。前記第２の制御素子のゲート及びソースは、ゲート−ソース間電圧が０Ｖとなるよう、電気的に短絡又はバイパスされる。前記第４の制御素子のゲート及びソースは、ゲート−ソース間電圧が０Ｖとなるよう、電気的に短絡又はバイパスされる。これにより、前記第２の制御素子及び前記第４の制御素子を高インピーダンスの能動負荷として動作させることが容易になる。
【００２７】
第３の観点に係るさらなる実施形態では、前記差動増幅回路はシングルチップ上に集積される。とりわけ、ＧａＡｓ  ＢｉＦＥＴ技術は、ＨＢＴとロングゲートｐＨＥＭＴとを単一の基板上に集積することを可能とする。これには、高い相互コンダクタンスの値を有するものであるＨＢＴと、高いインピーダンスを有するものであるロングゲートｐＨＥＭＴとを結合するという利点がある。これは、前記差動増幅回路の電圧利得を増大させることに寄与し、同時に基板上における前記差動増幅回路の空間的な所要量を削減することに寄与する。シングルチップには、組込が容易で、コストとサイズの所要量がより少ない、という利点がある。
【００２８】
さらに、前記差動増幅回路は、多くの問題が解消される演算増幅器として用いられてもよい。
−演算増幅器は、一定の閉ループ利得を実現するためにカスケード接続される段をより少なくする必要がある。
−カスケード接続される段がより少ない演算増幅器は、極がより少なく、従って安定性の問題がより少ないため、設計の複雑さがより少ない。
−たとえば電源レギュレータあるいは電力制御ループなど、ＤＣから動作させることを要する場合は特に、段あたりの利得が高い演算増幅器は、電圧の余裕に係る問題がより少ない。
−カスケード接続される段がより少ない演算増幅器は、ＤＣオフセットの問題に煩わされることがより少ない。
−カスケード接続される段がより少ない演算増幅器は、電流消費をより少なくすることができる。
−カスケード接続される段がより少ない演算増幅器は、より小さなレイアウト領域内に実装することができる。
−カスケード接続される段がより少ない演算増幅器は、発生する雑音がより少ない。
【００２９】
１個以上の回路ユニットが特定の応用形態、たとえばインバータ、コンパレータ、ギルバートセル型の混合器あるいは発振器などの中で用いられれば、これらの利点をこの応用形態にももたらし得る。
【図面の簡単な説明】
【００３０】
【図１】差動増幅回路の第１の実施形態
【図２】差動増幅回路の第２の実施形態
【図３ａ】第２の実施形態のシミュレーション結果
【図３ｂ】第２の実施形態のシミュレーション結果
【図３ｃ】第２の実施形態のシミュレーション結果
【図３ｄ】第２の実施形態のシミュレーション結果
【図４】差動増幅回路の第３の実施形態
【図５】差動増幅回路の第４の実施形態
【図６ａ】第４の実施形態のシミュレーション結果
【図６ｂ】第４の実施形態のシミュレーション結果
【図６ｃ】第４の実施形態のシミュレーション結果
【図６ｄ】第４の実施形態のシミュレーション結果
【図７】差動増幅回路の第５の実施形態
【図８ａ】第５の実施形態のシミュレーション結果
【図８ｂ】第５の実施形態のシミュレーション結果
【図８ｃ】第５の実施形態のシミュレーション結果
【図８ｄ】第５の実施形態のシミュレーション結果
【図９ａ】さらなるシミュレーション結果
【図９ｂ】さらなるシミュレーション結果
【図９ｃ】さらなるシミュレーション結果
【図９ｄ】さらなるシミュレーション結果
【図１０】他の増幅回路
【発明を実施するための形態】
【００３１】
以下、図面を参照して本開示をさらに詳細に説明する。
異なる図面に現れる、同一のデザイン及び機能の構成要素は、同一の参照符号を付すことで特定している。
【００３２】
図１は、差動増幅回路ＤＡの第１の実施形態を描写している。差動増幅回路ＤＡは、第１の回路ユニットＣＵ１と、第２の回路ユニットＣＵ２と、電流シンクＣＳとを備える。差動増幅回路ＤＡには、所定の電源電圧ＶＢを供給する電圧供給源と、第１の所定の電圧Ｖ１及び第２の所定の電圧Ｖ２を供給する第１の信号源及び第２の信号源とが結合される。第１の所定の電圧Ｖ１は、第１のＤＣ電圧ＶＤＣ１と第１のＡＣ電圧ＶＡＣ１とより構成される。第２の所定の電圧Ｖ２は、第２のＤＣ電圧ＶＤＣ２と第２のＡＣ電圧ＶＡＣ２とより構成される。いずれの所定の電圧Ｖ１、Ｖ２も、付加的にオフセット電圧ＶＯＦＦＳにより構成されていてもよく、これが、第１の回路ユニット及び第２の回路ユニットがたとえば正の電圧領域で動作するのに寄与する。
【００３３】
第１の回路ユニットＣＵ１は、第１の制御素子Ｔ１及び第２の制御素子Ｔ２を備える。第１の制御素子Ｔ１は、ｎｐｎ型ヘテロ接合バイポーラトランジスタすなわちｎｐｎ−ＨＢＴであり、第２の制御素子Ｔ２は、デプレッションモードロングゲート疑似格子整合高電子移動度トランジスタすなわちＤモードロングゲートｐＨＥＭＴである。
【００３４】
ｐＨＥＭＴは、ＧａＡｓとＡｌＧａＡｓなど、異なる禁制帯幅を有する物質間に、１個以上の注入を施したことによって、チャネル内が高い電子移動度を有する電界効果トランジスタである。
【００３５】
第１の制御素子Ｔ１のコレクタＣは、第１の接続点ＴＰ１を経由して、第２の制御素子Ｔ２のソースＳに電気的に結合される。第２の制御素子Ｔ２のゲートＧ及びソースＳは、ゲートＧとソースＳとの間の電圧が０Ｖとなるよう、電気的に短絡される。
【００３６】
第１の制御素子Ｔ１のベースＢは、第１の信号源に電気的に結合され、第１の所定の電圧Ｖ１の供給を受ける。
【００３７】
第２の回路ユニットＣＵ２は、第３の制御素子Ｔ３及び第４の制御素子Ｔ４を備える。第３の制御素子Ｔ３はｎｐｎ−ＨＢＴであり、第４の制御素子Ｔ４はＤモードロングゲートｐＨＥＭＴである。第３の制御素子Ｔ３のコレクタＣは、第２の接続点ＴＰ２を経由して、第４の制御素子Ｔ４のソースＳに電気的に結合される。第４の制御素子Ｔ４のゲートＧ及びソースＳは電気的に短絡される。
【００３８】
第２及び第４の制御素子Ｔ２、Ｔ４は、いずれも、能動負荷となる。
【００３９】
対称な出力電圧ＶＯＵＴは、第１の接続点ＴＰ１と第２の接続点ＴＰ２との間で決定され得る。
【００４０】
第３の制御素子Ｔ３のベースＢは、第２の信号源に電気的に結合され、第２の所定の電圧Ｖ２の供給を受ける。第２の所定の電圧Ｖ２は、第１の所定の電圧Ｖ１と反対の極性を備える。
【００４１】
第１の制御素子Ｔ１のエミッタＥと第３の制御素子Ｔ３のエミッタＥとは、第３の接続点ＴＰ３を経由して互いに電気的に結合される。第３の接続点ＴＰ３は、接続点としても識別される。
【００４２】
第２の制御素子Ｔ２のドレインＤと第４の制御素子Ｔ４のドレインＤとは、第４の接続点ＴＰ４を経由して互いに電気的に結合される。第４の接続点ＴＰ４は、さらなる接続点としても識別される。
【００４３】
電流シンクＣＳは、第３の接続点ＴＰ３と基準電位ＧＮＤとの間に電気的に配置されている。電流シンクＣＳは、所定の電流Ｉを要求するよう動作するものであり、これは基本的には、具体的にはベース電流を無視すれば、第１の分岐電流Ｉ１と第２の分岐電流Ｉ２との和である。第１の分岐電流Ｉ１は、第１の回路ユニットＣＵ１に対応付けられており、第２の分岐電流Ｉ２は、第２の回路ユニットＣＵ２に対応付けられている。
【００４４】
第４の接続点ＴＰ４は、所定のベース電圧ＶＢの供給を受ける。差動増幅回路ＤＡは、たとえば、ＧａＡｓ  ＢｉＦＥＴ技術プロセスを用いて形成されるシングルチップ上に集積される。ＧａＡｓ  ＢｉＦＥＴ技術は、ＧａＡｓ  ＨＢＴ及びＧａＡｓ  ｐＨＥＭＴを重ね合わせ及び併合する技術である。
【００４５】
第２の制御素子Ｔ２及び第４の制御素子Ｔ４は、高インピーダンスを有する電流源となり、たとえば薄膜抵抗器のような従来の抵抗器に代わって用いられ得る。
【００４６】
第２の実施形態（図２）において、電流シンクＣＳは、以後の説明において第８の制御素子Ｔ８として識別される、もうひとつの制御素子を備えていてもよい。第８の制御素子Ｔ８もまた、ゲートＧ及びソースＳが電気的に短絡されたＤモードロングゲートｐＨＥＭＴであってもよい。第８の制御素子Ｔ８のドレインＤは、第３の接続点ＴＰ３に電気的に結合され、第８の制御素子Ｔ８のソースＳは、基準電位ＧＮＤに電気的に結合される。第８の制御素子Ｔ８は、高インピーダンスを有する電流源として動作し、所定の電流Ｉ、たとえば５０μＡを要求するよう動作する。
【００４７】
ロングゲートｐＨＥＭＴは、チャネル幅Ｗのチャネル長Ｌに対する所定のチャネルサイズ比Ｗ／Ｌを有し、たとえばＷ／Ｌ＝０．４であるロングゲートｐＨＥＭＴのチャネル長Ｌは０．５μｍ以上であってもよく、特に０．５から１０００μｍの間であってもよい。従来のｐＨＥＭＴのチャネル長は約０．５μｍである。
【００４８】
図３ａから３ｄ、６ａから６ｄ及び８ａから８ｄは、異なる増幅回路のシミュレーション結果の図を示す。この図は、本発明に係る差動増幅回路ＤＡのシミュレーション結果、ＥモードｐＨＥＭＴ増幅回路のシミュレーション結果、及び、ＤモードｐＨＥＭＴ増幅回路のシミュレーション結果を示す。
【００４９】
ＥモードｐＨＥＭＴ増幅回路は、第１及び第３の制御素子Ｔ１、Ｔ３としてエンハンスメントモードｐＨＥＭＴを備えている点が、差動増幅回路ＤＡとは異なる。ＤモードｐＨＥＭＴ増幅回路は、第１及び第３の制御素子Ｔ１、Ｔ３としてデプレッションモードｐＨＥＭＴを備えている点が、差動増幅回路ＤＡとは異なる。３個の増幅回路はすべて、第２及び第４の制御素子Ｔ２、Ｔ４としてロングゲートｐＨＥＭＴを備えている。Ｄモード増幅回路及びＥモード増幅回路は、ｐＨＥＭＴのみの回路ということになる。
【００５０】
図３ａから３ｄは、図２に従った構成の差動増幅回路ＤＡのシミュレーション結果を示す。ＥモードｐＨＥＭＴ増幅回路及びＤモードｐＨＥＭＴ増幅回路もまた、図２に示す構成に従って構成されており、差動増幅回路ＤＡとの比較を可能とするため、差動増幅回路ＤＡと同様な大きさとされている。
【００５１】
図３ａから３ｄにおける破線Ｌ１は差動増幅回路ＤＡに対応付けられており、点線Ｌ２はＤモードｐＨＥＭＴ増幅回路に対応付けられており、実線Ｌ３はＥモードｐＨＥＭＴ増幅回路に対応付けられている。
【００５２】
図３ａにおける図は、差動電圧ＶＤＩＦＦに対する電流及び出力電圧ＶＯＵＴを示す。特定の第１のＡＣ電圧ＶＡＣ１及び第２のＡＣ電圧ＶＡＣ２は０Ｖに設定されている。
【００５３】
第１のＤＣ電圧ＶＤＣ１と第２のＤＣ電圧ＶＤＣ２との電圧差が、差動電圧ＶＤＩＦＦとなる。第１及び第２のＤＣ電圧ＶＤＣ１、ＶＤＣ２は極性を有していてもよいものの、電気的には逆方向に結合されてもよく、特定の差動電圧ＶＤＩＦＦの半分の大きさを有していてもよい。第１及び第２のＤＣ電圧ＶＤＣ１、ＶＤＣ２の値の所定の組み合わせが、特定の増幅回路の、対応する動作点を表す。
【００５４】
図３ａの左図は、差動電圧ＶＤＩＦＦに対する、第１の分岐電流Ｉ１、第２の分岐電流Ｉ２、及び電流Ｉを示す。差動電圧ＶＤＩＦＦの値０Ｖは、第１の分岐電流Ｉ１の値が基本的に第２の分岐電流Ｉ２の値に等しくなる動作点を表す。差動電圧ＶＤＩＦＦの値を０Ｖから正の値に増加させることにより特定の増幅回路の動作点を移動させると、第１の分岐電流Ｉ１の値が増大し、その一方で第２の分岐電流Ｉ２の値が減少する。差動電圧ＶＤＩＦＦの値を０Ｖから負の値に減少させることにより特定の増幅回路の動作点を移動させると、第１の分岐電流Ｉ１の値が減少し、その一方で第２の分岐電流Ｉ２の値が増大する。第１及び第２の分岐電流Ｉ１、Ｉ２の和は基本的に一定の電流値、たとえば５０μＡとなり、これが、特定の電流シンクＣＳにより要求される電流Ｉとなる（図３ａの左図内の水平線をみよ）。ＥモードｐＨＥＭＴ増幅回路、ＤモードｐＨＥＭＴ増幅回路及び差動増幅回路ＤＡについて、所定の第１及び第２のＤＣ電圧ＶＤＣ１、ＶＤＣ２が同様であれば、第１及び第２の分岐電流Ｉ１、Ｉ２も同様な結果となる。
【００５５】
図３ａの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の出力電圧ＶＯＵＴを示す。特定の増幅回路の第２の接続点ＴＰ２と第１の接続点ＴＰ１との電圧差が、出力電圧ＶＯＵＴとなる。出力電圧ＶＯＵＴは、所定の差動電圧ＶＤＩＦＦにより表される特定の動作点に対応する。差動電圧ＶＤＩＦＦの値を０Ｖから正の値に増加させることにより特定の増幅回路の動作点を移動させると、第１の分岐電流Ｉ１の値が増大して、これと同時に第１の制御素子Ｔ１の電圧降下が減少し、その一方で第２の分岐電流Ｉ２の値が減少して、これと同時に第３の制御素子Ｔ３の電圧降下が増大する。この結果として、出力電圧ＶＯＵＴの値が正の値へと増大する。その一方で、差動電圧ＶＤＩＦＦの値を０Ｖから負の値に減少させることにより特定の増幅回路の動作点を移動させると、第１の制御素子Ｔ１の電圧降下が増大し、その一方で第３の制御素子Ｔ３の電圧降下が減少し、結果として、出力電圧ＶＯＵＴの値が負の値へと増大する。差動電圧ＶＤＩＦＦに対する特定の増幅回路の出力電圧ＶＯＵＴの値は同様である。
【００５６】
図３ｂ及び３ｃにおけるシミュレーション結果は、特定の増幅回路の小信号解析に関するものである。この場合において、特定の第１の制御素子Ｔ１のベースＢに供給される第１の所定の電圧Ｖ１は、０Ｖではない値を有する第１のＡＣ電圧ＶＡＣ１により構成されている。さらに、特定の第３の制御素子Ｔ３のベースＢは、０Ｖではない値を有する第２のＡＣ電圧ＶＡＣ２の値を、第２の所定の電圧Ｖ２によって供給される。周波数ｆ及び所定の第１のＡＣ電圧ＶＡＣ１の値は、周波数及び所定の第２のＡＣ電圧ＶＡＣ２の値と同一である。周波数ｆは、たとえば１ＭＨｚに設定され、第１のＡＣ電圧ＶＡＣ１の尖頭値及び第２のＡＣ電圧ＶＡＣ２の尖頭値は、たとえば０．５Ｖに設定される。第１のＡＣ電圧ＶＡＣ１の向きは、第２のＡＣ電圧ＶＡＣ２の向きの反対である。結果として、特定の差動ＡＣ電圧の大きさは１Ｖとなる。
【００５７】
図３ｂの左図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の第１の制御素子Ｔ１及び第３の制御素子Ｔ３の相互コンダクタンスｇｍを表す。図３ｂの左図に描写されているように、差動増幅回路ＤＡにはただ１個の破線Ｌ１が対応付けられており、ＥモードｐＨＥＭＴ増幅回路にはただ１個の点線Ｌ２が対応付けられており、ＤモードｐＨＥＭＴ増幅回路にはただ１個の実線Ｌ３が対応付けられている。すなわち、特定の増幅回路の第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍは基本的に同一であるということである。第１の制御素子Ｔ１に対応付けられた相互コンダクタンスｇｍは、第１の所定の電圧Ｖ１に対する第１の分岐電流Ｉ１の比であり、第３の制御素子Ｔ３に対応付けられた相互コンダクタンスは、第２の所定の電圧Ｖ２に対する第２の分岐電流Ｉ２の比である。差動増幅回路ＤＡの第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍは、ＥモードｐＨＥＭＴ増幅回路のＥモードｐＨＥＭＴ及びＤモードｐＨＥＭＴ増幅回路のＤモードｐＨＥＭＴの相互コンダクタンスより著しく大きい。
【００５８】
図３ｃは、差動電圧ＶＤＩＦＦに対する特定の増幅回路の第２の制御素子Ｔ２のインピーダンスＺ及び第４の制御素子Ｔ４のインピーダンスＺの対数表現を示す。特定の増幅回路の第２及び第４の制御素子Ｔ２、Ｔ４のインピーダンスＺは基本的に同一である。図示するように、インピーダンスＺの軌跡は所定の差動電圧ＶＤＩＦＦに依存する。ＥモードｐＨＥＭＴ増幅回路、ＤモードｐＨＥＭＴ増幅回路及び差動増幅回路ＤＡのインピーダンスＺの差は、特定の分岐電流が同じ差動電圧ＶＤＩＦＦに対して異なっていることに起因している。
【００５９】
図３ｂの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路のＡＣ電圧利得Ａを表す。ＡＣ電圧利得Ａは、所与の差動電圧ＶＤＩＦＦのもとでの特定の相互コンダクタンスｇｍ及び特定のインピーダンスＺの増倍度を表す。第１の差動電圧ＶＤ１と第２の差動電圧ＶＤ２との間の範囲の所定の差動電圧ＶＤＩＦＦは、この範囲におけるＥモードｐＨＥＭＴ増幅回路及びＤモードｐＨＥＭＴ増幅回路の電圧利得Ａに比べて大きな差動増幅回路ＤＡの電圧利得Ａをもたらす。
【００６０】
図３ｄの左図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、ＡＣ電圧利得Ａを表す。図３ｄに描写したシミュレーション結果については、差動電圧ＶＤＩＦＦの値は一定値たとえば０Ｖに設定されている。図３ｄの左図に示す電圧利得Ａは、図３ｂの右図に示す０Ｖの差動電圧ＶＤＩＦＦに対する、電圧利得Ａに対応する。図示したように、たとえば２３ｄＢである差動増幅回路ＤＡのＡＣ電圧利得Ａは、ＥモードｐＨＥＭＴ増幅回路の電圧利得Ａ及びＤモードｐＨＥＭＴ増幅回路のＡＣ電圧利得Ａに比べて、広範囲の周波数ｆにわたって著しく高い。差動増幅回路ＤＡのカットオフ周波数ｆ＿３ｄｂは、たとえば１００ＭＨｚである。
【００６１】
図３ｄの右図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、特定の増幅回路の位相応答φを示す。位相応答φは、すべての増幅回路について同様であり、特定のカットオフ周波数ｆ＿３ｄｂに至るまで０°に近い。差動増幅回路ＤＡのカットオフ周波数ｆ＿３ｄｂは、これもまた１００ＭＨｚであってもよい。
【００６２】
図４は、バイアス回路ＣＭを備える、電流シンクＣＳを有した第３の実施形態の差動増幅回路ＤＡを描写する。バイアス回路ＣＭは、第５の制御素子Ｔ５、第６の制御素子Ｔ６、及び、第７の制御素子Ｔ７を備える。第５及び第６の制御素子Ｔ５、Ｔ６は、いずれもｎｐｎ−ＨＢＴである。第６の制御素子Ｔ６のベースＢ及びコレクタＣは電気的に短絡され、第５の制御素子Ｔ５のベースＢは、第６の制御素子Ｔ６のベースＢに電気的に結合される。第５の制御素子Ｔ５のコレクタＣは第３の接続点ＴＰ３に電気的に結合され、第５の制御素子Ｔ５のエミッタＥは基準電位ＧＮＤに電気的に結合される。
【００６３】
第７の制御素子Ｔ７はデプレッションモードロングゲートｐＨＥＭＴであり、そのドレインＤに電源電圧ＶＢを供給される。第７の制御素子Ｔ７のゲートＧ及びソースＳは電気的に短絡され、こうすることにより能動負荷として構成される。第７の制御素子Ｔ７のソースＳは第６の制御素子Ｔ６のコレクタＣに電気的に結合される。第６の制御素子Ｔ６のエミッタＥは基準電位ＧＮＤに電気的に結合される。第６及び第７の制御素子Ｔ６、Ｔ７は第１及び第２の回路ユニットＣＵ１、ＣＵ２以外のさらなる回路ユニットとなる。
【００６４】
バイアス回路ＣＭは、所定の基準電流ＣＳを、第５の制御素子Ｔ５を通じて流れるよう要求される電流Ｉとして再現するよう動作する。第７の制御素子Ｔ７は、たとえばそのチャネル幅Ｗ及び／またはチャネル長Ｌをあらかじめ定めることにより、所定の基準電流ＩＲ及び対応する電流Ｉが、たとえば５０μＡ流れるように構成される。
【００６５】
図５は、第４の実施形態の差動増幅回路ＤＡを描写する。図４の差動増幅回路ＤＡと比べ、第２の制御素子Ｔ２のゲートＧ及び第４の制御素子Ｔ４のゲートＧはそれらの各ソースに電気的に短絡されておらず、第７の制御素子Ｔ７のゲートＧに電気的に結合される。
【００６６】
図６ａから６ｄは、図５に従った構成の差動増幅回路ＤＡのシミュレーション結果を示す。ＥモードｐＨＥＭＴ増幅回路及びＤモードｐＨＥＭＴ増幅回路もまた、図５に示す構成に従って構成されており、相互の比較を可能とするため、差動増幅回路ＤＡと同様な大きさとされている。
【００６７】
図６ａから６ｄにおける破線Ｌ１は差動増幅回路ＤＡに対応付けられており、点線Ｌ２はＤモードｐＨＥＭＴ増幅回路に対応付けられており、実線Ｌ３はＥモードｐＨＥＭＴ増幅回路に対応付けられている。
【００６８】
図６ａにおける図は、差動電圧ＶＤＩＦＦに対する電流及び出力電圧ＶＯＵＴを示す。特定の第１のＡＣ電圧ＶＡＣ１及び第２のＡＣ電圧ＶＡＣ２は０Ｖに設定されている。
【００６９】
図６ａの左図は、差動電圧ＶＤＩＦＦに対する、第１の分岐電流Ｉ１、第２の分岐電流Ｉ２、及び電流Ｉを示す。図６ａの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の出力電圧ＶＯＵＴを示す。図６ａの左図に示すように、差動電圧ＶＤＩＦＦの値０Ｖは、第１の分岐電流Ｉ１の値が基本的に第２の分岐電流Ｉ２の値に等しくなる動作点を表す。差動電圧ＶＤＩＦＦの値を０Ｖから正の値に増加させることにより特定の増幅回路の動作点を移動させると、第１の分岐電流Ｉ１の値が増大し、その一方で第２の分岐電流Ｉ２の値が減少する。差動電圧ＶＤＩＦＦの値を０Ｖから負の値に減少させることにより特定の増幅回路の動作点を移動させると、第１の分岐電流Ｉ１の値が減少し、その一方で第２の分岐電流Ｉ２の値が増大する。第１及び第２の分岐電流Ｉ１、Ｉ２の和は基本的に、特定の電流シンクＣＳにより要求される電流Ｉとして表される一定の電流値となる（図６ａの左図内の水平線をみよ）。ＥモードｐＨＥＭＴ増幅回路、ＤモードｐＨＥＭＴ増幅回路及び差動増幅回路ＤＡについて、所定の第１及び第２のＤＣ電圧ＶＤＣ１、ＶＤＣ２が同様であれば、第１及び第２の分岐電流Ｉ１、Ｉ２も同様な結果となる。
【００７０】
図６ａの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の出力電圧ＶＯＵＴを示す。特定の増幅回路の第２の接続点ＴＰ２と第１の接続点ＴＰ１との電圧差が、出力電圧ＶＯＵＴとなる。図示するように、差動電圧ＶＤＩＦＦに対する特定の増幅回路の出力電圧ＶＯＵＴの値は同様である。
【００７１】
図６ｂ及び６ｃにおけるシミュレーション結果は、特定の増幅回路の小信号解析に関するものである。周波数ｆ並びに第１のＡＣ電圧ＶＡＣ１及び第２のＡＣ電圧ＶＡＣ２の値は、図３ｂ及び３ｃに従って既に述べたように設定されていてもよい。
【００７２】
図６ｂの左図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の第１の制御素子Ｔ１及び第３の制御素子Ｔ３の相互コンダクタンスｇｍを表す。図６ｂの左図に描写されているように、３個の増幅回路の第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍは基本的に同一である。さらに、差動増幅回路ＤＡの第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍは、ＥモードｐＨＥＭＴ増幅回路及びＤモードｐＨＥＭＴ増幅回路の第１及び第３の制御素子Ｔ１、Ｔ３に比べて著しく大きい。
【００７３】
図６ｃは、差動電圧ＶＤＩＦＦに対する特定の増幅回路の第２の制御素子Ｔ２のインピーダンスＺ及び第４の制御素子Ｔ４のインピーダンスＺの対数表現を示す。特定の増幅回路の第２及び第４の制御素子Ｔ２、Ｔ４のインピーダンスＺは基本的に同一である。図示するように、３個の増幅回路のインピーダンスＺの軌跡は互いに異なっている。ＥモードｐＨＥＭＴ増幅回路、ＤモードｐＨＥＭＴ増幅回路及び差動増幅回路ＤＡのインピーダンスＺの差は、特定の分岐電流が同じ差動電圧ＶＤＩＦＦに対して異なっていることに起因している。
【００７４】
図６ｂの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路のＡＣ電圧利得Ａを表す。図示したように、差動増幅回路ＤＡのＡＣ電圧利得Ａは、ＥモードｐＨＥＭＴ増幅回路の電圧利得Ａ及びＤモードｐＨＥＭＴ増幅回路の電圧利得Ａに比べて著しく高い。特定の第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍが０Ａ／Ｖより大きい限り、特定の増幅回路は正のＡＣ電圧利得Ａを有する。第１の差動電圧ＶＤ１及び第２の差動電圧ＶＤ２が表す範囲は、ＥモードｐＨＥＭＴ増幅回路のＥモードｐＨＥＭＴ及びＤモードｐＨＥＭＴ増幅回路のＤモードｐＨＥＭＴがそれぞれ０Ａ／Ｖより大きな相互コンダクタンスｇｍを有し、一方でこの電圧範囲の外では相互コンダクタンスｇｍが０Ａ／Ｖに近くなる、という差動電圧ＶＤＩＦＦの範囲を表す。
【００７５】
図６ｄの左図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、ＡＣ電圧利得Ａを表す。差動電圧ＶＤＩＦＦの値は、図３ｄに従って既に述べたように設定されている。差動増幅回路ＤＡのＡＣ電圧利得Ａは、ＥモードｐＨＥＭＴ増幅回路の電圧利得Ａ及びＤモードｐＨＥＭＴ増幅回路の電圧利得Ａに比べて、広範囲の周波数ｆにわたって著しく高い。
【００７６】
図６ｄの右図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、特定の増幅回路の位相応答φを示す。位相応答φは、すべての増幅回路について同様であり、特定のカットオフ周波数ｆ＿３ｄｂに至るまで０°に近い。差動増幅回路ＤＡのカットオフ周波数ｆ＿３ｄｂは、これもまた１００ＭＨｚであってもよい。
【００７７】
図７は、第５の実施形態の差動増幅回路ＤＡを描写する。図４と比べ、第２及び第４の制御素子Ｔ２、Ｔ４の各ゲートＧは互いに電気的に結合され、第２の制御素子Ｔ２のゲートＧ及びソースＳに電気的に短絡される。さらに、出力電圧ＶＯＵＴは、第２の接続点ＴＰ２と基準電位ＧＮＤとの間の電圧に対応する。これにより、第５の実施形態に係る差動増幅回路ＤＡは、シングルエンドないしは非対称の出力増幅器となる。
【００７８】
図８ａから８ｄは、図７に従った構成の差動増幅回路ＤＡのシミュレーション結果を示す。ＥモードｐＨＥＭＴ増幅回路及びＤモードｐＨＥＭＴ増幅回路もまた、図７に示す構成に従って構成されており、相互の比較を可能とするため、差動増幅回路ＤＡと同様な大きさとされている。
【００７９】
図８ａから８ｄにおける破線Ｌ１は差動増幅回路ＤＡに対応付けられており、点線Ｌ２はＤモードｐＨＥＭＴ増幅回路に対応付けられており、実線Ｌ３はＥモードｐＨＥＭＴ増幅回路に対応付けられている。
【００８０】
図８ａにおける図は、差動電圧ＶＤＩＦＦに対する電流及び出力電圧ＶＯＵＴを示す。特定の第１のＡＣ電圧ＶＡＣ１及び第２のＡＣ電圧ＶＡＣ２は０Ｖに設定されている。
【００８１】
図８ａの左図に示すように、差動電圧ＶＤＩＦＦの値０Ｖは、第１の分岐電流Ｉ１の値が基本的に第２の分岐電流Ｉ２の値に等しくなる動作点を表す。差動電圧ＶＤＩＦＦの値を０Ｖから正の値に増加させることにより特定の増幅回路の動作点を移動させると、第１の分岐電流Ｉ１の値が増大し、その一方で第２の分岐電流Ｉ２の値が減少する。差動電圧ＶＤＩＦＦの値を０Ｖから負の値に減少させることにより特定の増幅回路の動作点を移動させると、第１の分岐電流Ｉ１の値が減少し、その一方で第２の分岐電流Ｉ２の値が増大する。第１及び第２の分岐電流Ｉ１、Ｉ２の和は基本的に、特定の電流シンクＣＳにより要求される電流Ｉとして表される一定の電流値となる（図８ａの左図内の水平線をみよ）。ＥモードｐＨＥＭＴ増幅回路、ＤモードｐＨＥＭＴ増幅回路及び差動増幅回路ＤＡについて、所定の第１及び第２のＤＣ電圧ＶＤＣ１、ＶＤＣ２が同様であれば、第１及び第２の分岐電流Ｉ１、Ｉ２も同様な結果となる。
【００８２】
図８ａの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の出力電圧ＶＯＵＴを示す。特定の増幅回路の第２の接続点ＴＰ２と基準電位ＧＮＤとの間の電圧が、出力電圧ＶＯＵＴとなる。図示するように、出力電圧ＶＯＵＴは、特定の差動電圧ＶＤＩＦＦを変化させることによって特定の増幅回路の動作点を変化させるとき、電圧値ＶＯＵＴ１の周辺で変化する。前述の実施形態においては、出力電圧ＶＯＵＴは値０Ｖの周辺で変化する。
【００８３】
図８ｂ及び８ｃにおけるシミュレーション結果は、特定の増幅回路の小信号解析に関するものである。周波数ｆ並びに第１のＡＣ電圧ＶＡＣ１及び第２のＡＣ電圧ＶＡＣ２の値は、図３ｂ及び３ｃに従って既に述べたように設定されていてもよい。
【００８４】
図８ｂの左図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の第１の制御素子Ｔ１及び第３の制御素子Ｔ３の相互コンダクタンスｇｍを表す。図６ｂの左図に描写されているように、第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍは基本的に同一である。差動増幅回路ＤＡの第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍは、ＥモードｐＨＥＭＴ増幅回路及びＤモードｐＨＥＭＴ増幅回路に比べ、より大きい。特に、差動電圧ＶＤＩＦＦが０Ｖである場合に、差動増幅回路ＤＡの第１及び第３の制御素子Ｔ１、Ｔ３は最も高い相互コンダクタンスｇｍの値をとる。
【００８５】
図８ｃは、差動電圧ＶＤＩＦＦに対する特定の増幅回路の第２の制御素子Ｔ２のインピーダンスＺ及び第４の制御素子Ｔ４のインピーダンスＺの対数表現を示す。３個の増幅回路のインピーダンスの軌跡は互いに異なっている。ＥモードｐＨＥＭＴ増幅回路、ＤモードｐＨＥＭＴ増幅回路及び差動増幅回路ＤＡのインピーダンスＺの差は、特定の分岐電流が同じ差動電圧ＶＤＩＦＦに対して異なっていることに起因している。
【００８６】
図８ｂの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路のＡＣ電圧利得Ａを表す。図示したように、動作点を０Ｖの差動電圧ＶＤＩＦＦに設定したときは、差動増幅回路ＤＡのＡＣ電圧利得Ａは、ＥモードｐＨＥＭＴ及びＤモードｐＨＥＭＴ増幅回路の電圧利得Ａより高い。
【００８７】
図８ｄの左図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、ＡＣ電圧利得Ａを表す。図８ｄに描写したシミュレーション結果については、差動電圧ＶＤＩＦＦの値は、一定値たとえば０Ｖに設定されている。差動増幅回路ＤＡのＡＣ電圧利得Ａは、ＥモードｐＨＥＭＴ増幅回路の電圧利得Ａ及びＤモードｐＨＥＭＴ増幅回路の電圧利得Ａに比べて、広範囲の周波数ｆにわたって著しく高い。
【００８８】
図８ｄの右図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、特定の増幅回路の位相応答φを示す。位相応答φは、すべての増幅回路について同様であり、特定のカットオフ周波数ｆ＿３ｄｂに至るまで０°に近い。差動増幅回路ＤＡのカットオフ周波数ｆ＿３ｄｂは、これもまた１００ＭＨｚであってもよい。
【００８９】
図９ａから９ｄは、図１に従った構成の差動増幅回路ＤＡ及び図１０に従った他方の増幅回路のシミュレーション結果を示す。双方の増幅回路は同じ回路装置を有し、相互の比較を可能とするため、同様な大きさとされている。双方の増幅回路は、第１及び第３の制御素子Ｔ１、Ｔ３としてＨＢＴを備える。しかし、他方の増幅回路は、第２及び第４の制御素子Ｔ２、Ｔ４として、ＤモードロングゲートｐＨＥＭＴに代えて、ともに同一の所定の抵抗値たとえば１３ｋΩを有する第１の抵抗器Ｒ２及び第２の抵抗器Ｒ４を備える。
【００９０】
図９ａから９ｄにおける破線Ｌ１は差動増幅回路ＤＡに対応付けられており、点線Ｌ２は他方の増幅回路に対応付けられている。
【００９１】
図９ａにおける図は、差動電圧ＶＤＩＦＦに対する電流及び出力電圧ＶＯＵＴを示す。特定の第１のＡＣ電圧ＶＡＣ１及び第２のＡＣ電圧ＶＡＣ２は０Ｖに設定されている。
【００９２】
図９ａの左図は、差動電圧ＶＤＩＦＦに対する、第１の分岐電流Ｉ１、第２の分岐電流Ｉ２、及び電流Ｉを示す。図９ａの左図に示すように、差動電圧ＶＤＩＦＦの値０Ｖは、第１の分岐電流Ｉ１の値が基本的に第２の分岐電流Ｉ２の値に等しくなる動作点を表す。
図示したように、第１及び第２の分岐電流Ｉ１、Ｉ２の軌跡は互いに同様である。第１及び第２の分岐電流Ｉ１、Ｉ２の和は基本的に、特定の電流シンクＣＳにより要求される電流Ｉとなる。
【００９３】
図９ａの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の出力電圧ＶＯＵＴを示す。特定の増幅回路の第２の接続点ＴＰ２と第１の接続点ＴＰ１との電圧差が、出力電圧ＶＯＵＴとなる。図示したように、差動増幅回路ＤＡ及び他方の増幅回路の出力電圧ＶＯＵＴの値は、とりわけ、第１の差動電圧ＶＤ１と第２の差動電圧ＶＤ２との間の所定の範囲では、差動電圧ＶＤＩＦＦに対して同様である。この範囲の外では、差動増幅回路ＤＡの出力電圧ＶＯＵＴの値は、他方の増幅回路における値に比べてより大きくなる。
【００９４】
図９ｂ及び９ｃにおけるシミュレーション結果は、特定の増幅回路の小信号解析に関するものである。周波数ｆ並びに第１のＡＣ電圧ＶＡＣ１及び第２のＡＣ電圧ＶＡＣ２の値は、図３ｂ及び３ｃに従って既に述べたように設定されていてもよい。
【００９５】
図９ｂの左図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路の第１の制御素子Ｔ１及び第３の制御素子Ｔ３の相互コンダクタンスｇｍを表す。図９ｂの左図に描写されているように、第１及び第３の制御素子Ｔ１、Ｔ３の相互コンダクタンスｇｍは基本的に同一である。相互コンダクタンスｇｍの軌跡は、双方の増幅回路について基本的に同一である。これは、双方の増幅回路において第１及び第３の制御素子Ｔ１、Ｔ３がＨＢＴであることに起因する。
【００９６】
図９ｃは、差動電圧ＶＤＩＦＦに対する特定の増幅回路の第２の制御素子Ｔ２のインピーダンスＺ及び第４の制御素子Ｔ４のインピーダンスＺの対数表現を示す。差動増幅回路ＤＡと他方の増幅回路との間の差異を図９ｃより見て取ることができる。他方の増幅回路の第２及び第４の制御素子Ｔ２、Ｔ４のインピーダンスＺの軌跡は、抵抗器Ｒ２、Ｒ４があるため、差動電圧ＶＤＩＦＦから独立して一定値を保つ。差動増幅回路ＤＡの第２及び第４の制御素子Ｔ２、Ｔ４のインピーダンスＺの軌跡は、差動電圧ＶＤＩＦＦに依存して量が増大する。図９ｃに示したように、差動増幅回路ＤＡの第２及び第４の制御素子Ｔ２、Ｔ４は、０Ｖの差動電圧ＶＤＩＦＦの場合において双方の制御素子Ｔ２、Ｔ４のインピーダンスＺが他方の増幅回路の第１及び第２の抵抗器Ｒ２、Ｒ４のインピーダンスＺに等しくなるような大きさを有していてもよい。これに代えて、差動増幅回路ＤＡの第２及び第４の制御素子Ｔ２、Ｔ４の大きさは、他方の増幅回路のそれとは異なっていてもよい。
【００９７】
図９ｂの右図は、差動電圧ＶＤＩＦＦに対する、特定の増幅回路のＡＣ電圧利得Ａを表す。０Ｖの差動電圧ＶＤＩＦＦのとき、差動増幅回路ＤＡ及び他方の増幅回路のＡＣ電圧利得Ａは基本的に同一である。他の値の差動電圧ＶＤＩＦＦは、他方の増幅回路のＡＣ電圧利得Ａに比べて高い差動増幅回路ＤＡのＡＣ電圧利得Ａを伴う。
【００９８】
図９ｄの左図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、ＡＣ電圧利得Ａを表す。差動電圧ＶＤＩＦＦの値は、一定値たとえば０Ｖに設定されている。差動増幅回路ＤＡ及び他方の増幅回路のＡＣ電圧利得Ａは基本的に同一である。差動増幅回路ＤＡのカットオフ周波数ｆ＿３ｄｂは、たとえば１００ＭＨｚである。
【００９９】
図９ｄの右図は、第１及び第２のＡＣ電圧ＶＡＣ１、ＶＡＣ２の周波数ｆを対数表現したものに対する、特定の増幅回路の位相応答φを示す。位相応答φは、双方の増幅回路について同様であり、特定のカットオフ周波数ｆ＿３ｄｂに至るまで０°に近い。差動増幅回路ＤＡのカットオフ周波数ｆ＿３ｄｂは、これもまた１００ＭＨｚであってもよい。
【０１００】
本例及びは例示的なものとして理解されるべきものであって限定的なものではなく、本発明はここに示した詳細に限定されるものではなく、付属する請求の範囲の範囲及びその均等の範囲で変更を加え得るものである。
【符号の説明】
【０１０１】
ＣＳ                電流シンク
φ                  位相
Ａ                  電圧利得
Ｂ                  ベース
Ｃ                  コレクタ
ＣＭ                バイアス回路
ＣＳ                電流シンク
ＣＵ１              第１の回路ユニット
ＣＵ２              第２の回路ユニット
Ｄ                  ドレイン
ＤＡ                差動増幅回路
Ｅ                  エミッタ
ｆ                  周波数
ｆ＿３ｄｂ          カットオフ周波数
Ｇ                  ゲート
ＧＮＤ              基準電位
Ｉ                  電流
Ｉ１                第１の分岐電流
Ｉ２                第２の分岐電流
ＩＲ                基準電流
Ｌ                  チャネル長
Ｌ１、Ｌ２、Ｌ３    線
Ｒ２、Ｒ４          抵抗器
Ｓ                  ソース
Ｔ１                第１の制御素子
Ｔ２                第２の制御素子
Ｔ３                第３の制御素子
Ｔ４                第４の制御素子
Ｔ５                第５の制御素子
Ｔ６                第６の制御素子
Ｔ７                第７の制御素子
Ｔ８                第８の制御素子
ＴＰ１              第１の接続点
ＴＰ２              第２の接続点
ＴＰ３              第３の接続点
ＴＰ４              第４の接続点
Ｖ１                第１の所定の電圧
Ｖ２                第２の所定の電圧
ＶＡＣ１            第１のＡＣ電圧
ＶＡＣ２            第２のＡＣ電圧
ＶＢ                電源電圧
ＶＤ１              第１の差動電圧の値
ＶＤ２              第２の差動電圧の値
ＶＤＣ１            第１のＤＣ電圧
ＶＤＣ２            第２のＤＣ電圧
ＶＤＩＦＦ          差動電圧
ＶＯＦＦＳ          オフセット電圧
ＶＯＵＴ            出力電圧
Ｗ                  チャネル幅
Ｗ／Ｌ              チャネル幅とチャネル長との比
Ｚ                  インピーダンス
【図１】
0005437506.tif 000002
【図２】
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【図３ａ】
0005437506.tif 000004
【図３ｂ】
0005437506.tif 000005
【図３ｃ】
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【図３ｄ】
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【図４】
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【図５】
0005437506.tif 000009
【図６ａ】
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【図６ｂ】
0005437506.tif 000011
【図６ｃ】
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【図６ｄ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図１０】
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