(57)【特許請求の範囲】
【請求項１】
第１の基板支持台に脆化領域が形成された複数の半導体基板を設置し、
第２の基板支持台にベース基板を設置し、
前記複数の半導体基板の表面と前記ベース基板の表面が所定の間隔をもって対向するように、前記第１の基板支持台の上方に前記第２の基板支持台を配置し、
前記複数の半導体基板又は前記ベース基板を帯電させ、
前記複数の半導体基板の表面と前記ベース基板の表面の間隔を狭めることにより、前記帯電を利用して前記ベース基板の表面に前記複数の半導体基板を接触させ、前記ベース基板の表面と前記複数の半導体基板の表面を接合させ、
前記脆化領域において亀裂を生じさせて、前記ベース基板の表面に複数の単結晶半導体膜を設け、
前記複数の半導体基板は、少なくとも、第１の半導体基板と、前記第１の半導体基板と厚さが異なる第２の半導体基板と、を含むことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
請求項１において、
前記帯電を、前記第１の基板支持台又は前記第２の基板支持台の一方をグラウンド電位とし、他方を正電位又は負電位として、前記第１の基板支持台と前記第２の基板支持台との間に直流電圧を印加することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１において、
前記帯電を、前記複数の半導体基板の表面又は前記ベース基板の表面にプラスイオン又はマイナスイオンを付与することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
第１の基板支持台に脆化領域が形成された複数の半導体基板を設置し、
第２の基板支持台にベース基板を設置し、
前記複数の半導体基板の表面と前記ベース基板の表面が所定の間隔をもって対向するように、前記第１の基板支持台の上方に前記第２の基板支持台を配置し、
互いに異なる極性となるよう前記複数の半導体基板及び前記ベース基板の双方を帯電させ、
前記複数の半導体基板の表面と前記ベース基板の表面の間隔を狭めることにより、前記帯電を利用して前記ベース基板の表面に前記複数の半導体基板を接触させ、前記ベース基板の表面と前記複数の半導体基板の表面を接合させ、
前記脆化領域において亀裂を生じさせて、前記ベース基板の表面に複数の単結晶半導体膜を設け、
前記複数の半導体基板は、少なくとも、第１の半導体基板と、前記第１の半導体基板と厚さが異なる第２の半導体基板と、を含むことを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項４において、
前記帯電を、前記第１の基板支持台と前記第２の基板支持台の一方を正電位とし、他方を負電位として、前記第１の基板支持台と前記第２の基板支持台との間に直流電圧を印加することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項４において、
前記帯電を、前記複数の半導体基板の表面にプラスイオン又はマイナスイオンの一方を付与し、前記ベース基板の表面に前記複数の半導体基板と極性が異なるようにプラスイオン又はマイナスイオンの他方を付与することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記ベース基板の表面に前記複数の半導体基板を接触させた後、前記複数の半導体基板の各々に圧力を加えて、前記ベース基板の表面と前記複数の半導体基板の表面を接合させることを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第１の基板支持台は、複数の凹部を有する基板配置領域を具備しており、
前記複数の半導体基板を前記複数の凹部にそれぞれ配置することを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記複数の半導体基板と前記ベース基板の接合を減圧雰囲気下で行うことを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記ベース基板としてガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の作製方法及び半導体装置の作製方法に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体膜が存在するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
【０００３】
ＳＯＩ基板を製造する方法の１つに、スマートカット（登録商標）法が知られている。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、第１のシリコンウエハにイオン注入法を用いて水素イオンを注入することによって表面から所定の深さに脆化領域を形成する。次に、酸化シリコン膜を介して、水素イオンを注入した第１のシリコンウエハを第２のシリコンウエハに接合させる。その後、熱処理を行うことにより、脆化領域を劈開面として第１のシリコンウエハの一部を薄膜状に分離し、第２のシリコンウエハ上に単結晶シリコン膜を形成することによりＳＯＩ基板とする。なお、スマートカット法は水素イオン注入剥離法と呼ばれることもある。
【０００４】
このようなスマートカット法を用いて単結晶シリコン膜をガラスからなる支持基板上に形成する方法が提案されている（例えば、特許文献１参照）。さらに、最近では、アクティブマトリクス液晶ディスプレー向けのＳＯＩ基板として、ガラス基板上に単結晶シリコンの小片をタイル状にさせる技術が開示されている（特許文献２参照）。
【０００５】
ガラス基板はシリコンウエハよりも大面積化が可能であり且つ安価な基板であるため、ガラス基板をベース基板として用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となる。通常、ガラス基板に対して、単結晶シリコン層を形成するための母材となるシリコンインゴット又はシリコンウエハのサイズは小さい。従って、ベース基板として大型のガラス基板を用いる場合には、複数のシリコンウエハを大面積のガラス基板に貼り合わせて利用することがコスト低減の面から有効となる。
【０００６】
また、スマートカット法において、剥離用の基板であるシリコンウエハを劈開後に研磨することによって、繰り返し再利用する方法が提案されている（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−８７６０６号公報
【特許文献２】特表２００５−５３９２５９号公報
【特許文献３】特開２００７−２５１１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
複数の半導体基板を大型のベース基板に貼り合わせる場合、あらかじめ支持台上に複数の半導体基板を並べた後に、当該複数の半導体基板を同時にベース基板と接合させることによって、効率良く貼り合わせを行うことができる。しかし、複数の半導体基板の厚さが互いに異なる場合には、厚さが薄い半導体基板がベース基板に接触せず、接合しないおそれや接合が不十分となるおそれがある。また、半導体基板を再利用して用いる場合には、半導体基板の厚さが異なる場合が多く、このような問題が顕著に生じるおそれがある。
【０００９】
上述した問題に鑑み、本発明の一態様は、複数の半導体基板をベース基板に貼り合わせる場合であっても、貼り合わせ効率を向上すると共に、接合不良を抑制することを目的の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、半導体基板とベース基板の少なくとも一方を帯電させ、静電気を利用して半導体基板とベース基板の貼り合わせを行うことを特徴とする。
【００１１】
また、本発明の一態様は、第１の基板支持台上に複数の半導体基板を設け、第２の基板支持台上にベース基板を設け、複数の半導体基板の表面とベース基板の表面が所定の間隔をもって対向するように、第１の基板支持台の上方に第２の基板支持台を配置し、複数の半導体基板又はベース基板を帯電させ、複数の半導体基板の表面とベース基板の表面の間隔を狭めることにより、ベース基板の表面に複数の半導体基板を接触させ、ベース基板の表面と複数の半導体基板の表面を接合させる。
【００１２】
この方法により、静電気を利用して複数の半導体基板をベース基板の表面に接触させることができるため、第１の基板支持台上に設けられた複数の半導体基板の厚さにばらつきがある場合であっても、貼り合わせ効率を向上すると共に、ベース基板と複数の半導体基板との接合不良を抑制することができる。
【００１３】
また、半導体基板又はベース基板の帯電方法として、第１の基板支持台又は第２の基板支持台の一方をグラウンド電位とし、他方を正電位又は負電位として、第１の基板支持台と第２の基板支持台との間に直流電圧を印加する方法を用いることができる。
【００１４】
また、半導体基板又はベース基板の他の帯電方法として、複数の半導体基板の表面又はベース基板の表面にプラスイオン又はマイナスイオンを付与する方法を用いることができる。
【００１５】
また、本発明の一態様は、第１の基板支持台上に複数の半導体基板を設け、第２の基板支持台上にベース基板を設け、複数の半導体基板の表面とベース基板の表面が所定の間隔をもって対向するように、第１の基板支持台の上方に第２の基板支持台を配置し、互いに異なる極性となるよう複数の半導体基板及びベース基板の双方を帯電させ、複数の半導体基板の表面とベース基板の表面の間隔を狭めることにより、ベース基板の表面に複数の半導体基板を接触させ、ベース基板の表面と複数の半導体基板の表面を接合させる。
【００１６】
複数の半導体基板及びベース基板の双方の帯電方法として、第１の基板支持台と第２の基板支持台の一方を正電位とし、他方を負電位として、第１の基板支持台と第２の基板支持台との間に直流電圧を印加する方法を用いることができる。
【００１７】
また、複数の半導体基板及びベース基板の双方の他の帯電方法として、複数の半導体基板の表面にプラスイオン又はマイナスイオンの一方を付与し、ベース基板の表面に半導体基板と極性が異なるようにプラスイオン又はマイナスイオンの他方を付与する方法を用いることができる。
【００１８】
また、ベース基板の表面に複数の半導体基板を接触させた後、当該複数の半導体基板にそれぞれ圧力を加えることが好ましい。特に、半導体基板として、角部を有する矩形状のものを用い、複数の半導体基板の各々の角部の一に圧力を加えることが好ましい。
【００１９】
半導体基板に圧力を加える方法として、第１の基板支持台の下方に設けられたリフトピンを第１の基板支持台に形成された開口を介して上昇させ、半導体基板にリフトピンを接触させる方法を用いることができる。
【００２０】
また、複数の半導体基板とベース基板の接合は、減圧雰囲気下で行うことができる。
【００２１】
なお、本明細書において「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含まれる。
【００２２】
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
【００２３】
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【発明の効果】
【００２４】
本発明の一態様によれば、複数の半導体基板をベース基板に貼り合わせる場合であっても、効率良く貼り合わせると共に接合不良を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】ＳＯＩ基板の作製方法の一例を示す図。
【図２】ＳＯＩ基板の作製方法に用いる基板支持台の一例を示す図。
【図３】ＳＯＩ基板の作製方法の一例を示す図。
【図４】ＳＯＩ基板の作製方法に用いる基板支持台の一例を示す図。
【図５】ＳＯＩ基板の作成方法の一例を示す図。
【図６】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図７】ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。
【図８】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図９】ＳＯＩ基板を用いた表示装置の一例を示す図。
【図１０】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図１１】ＳＯＩ基板を用いた半導体装置の一例を示す図。
【図１２】ＳＯＩ基板を用いた電子機器を示す図である。
【発明を実施するための形態】
【００２６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態では、複数の半導体基板とベース基板を貼り合わせてＳＯＩ基板を作製する方法に関して図面を参照して説明する。
【００２８】
まず、第１の基板支持台１５１上に複数の半導体基板（ここでは、半導体基板１００ａ〜１００ｃ）を設け、第２の基板支持台１６１にベース基板１２０を設ける。そして、半導体基板１００ａ〜１００ｃの表面とベース基板１２０の表面が所定の間隔をもって対向するように、第１の基板支持台１５１の上方に第２の基板支持台１６１を配置する（図１（Ａ）参照）。つまり、半導体基板１００ａ〜１００ｃの上方にベース基板１２０を配置させる。
【００２９】
また、ベース基板１２０との接合を行う際に、あらかじめ半導体基板１００ａ〜１００ｃの表面に絶縁膜を設けておく。
【００３０】
第１の基板支持台１５１には、複数の半導体基板をそれぞれ水平方向において固定するための基板配置部を設けることが好ましい。例えば、図２に示すように、第１の基板支持台１５１に凹部を有する基板配置部１５２を複数設けた構成とすることができる。第１の基板支持台１５１の基板配置部１５２に半導体基板を設けることにより、複数の半導体基板を第１の基板支持台１５１上に設ける場合であっても、半導体基板の位置ずれ等を防止すると共にベース基板１２０の所望の位置に複数の半導体基板を接合することができる。なお、図２において、図２（Ａ）は第１の基板支持台１５１の上面図を示し、図２（Ｂ）は図２（Ａ）のＡ−Ｂ間の断面を示している。
【００３１】
次に、複数の半導体基板（ここでは、半導体基板１００ａ〜１００ｃ）又はベース基板１２０の一方を帯電させた後、半導体基板１００ａ〜１００ｃの表面とベース基板１２０の表面の間隔を狭くする（図１（Ｂ）参照）。
【００３２】
図１（Ｂ）では、第１の基板支持台１５１と第２の基板支持台１６１との間に直流電圧を印加（ここでは、一例として、第２の基板支持台１６１にグラウンド電位、第１の基板支持台１５１に負電位（又は正電位）を印加）することにより、半導体基板１００ａ〜１００ｃを帯電する場合を示している。この場合、第１の基板支持台１５１及び第２の基板支持台１６１は、電極として機能する。もちろん、これに限られず、ベース基板１２０を帯電させてもよい（この場合、第１の基板支持台１５１にグラウンド電位、第２の基板支持台１６１に負電位（又は正電位）を印加すればよい）。
【００３３】
半導体基板１００ａ〜１００ｃの表面とベース基板１２０の表面の間隔がある程度まで狭くなったときに、半導体基板１００ａ〜１００ｃとベース基板１２０とが静電気により引き合い、半導体基板１００ａ〜１００ｃが第１の基板支持台１５１から離れて、ベース基板１２０表面に接触する（図１（Ｃ）参照）。
【００３４】
静電気を利用して半導体基板１００ａ〜１００ｃをベース基板１２０に接触させる際における半導体基板１００ａ〜１００ｃの表面とベース基板１２０との表面の間隔は、半導体基板１００ａ〜１００ｃの重量や大きさを考慮して、第１の基板支持台１５１と第２の基板支持台１６１との間に印加する直流電圧の値を調整することにより制御することができる。
【００３５】
ベース基板１２０における半導体基板１００ａ〜１００ｃの位置ずれを抑制する観点からは、静電気により半導体基板１００ａ〜１００ｃがベース基板１２０に接触する際、半導体基板１００ａ〜１００ｃの表面とベース基板１２０との表面の間隔をできるだけ短くすることが好ましい。一例として、半導体基板１００ａ〜１００ｃの表面とベース基板１２０との表面の間隔が、１ｍｍ以下（好ましくは０．３ｍｍ以下）となった時に、静電気により半導体基板１００ａ〜１００ｃが上方に移動してベース基板１２０に接触するように第１の基板支持台１５１と第２の基板支持台１６１との間に印加する直流電圧の値を調整することができる。
【００３６】
このように、静電気を利用して、ベース基板１２０に半導体基板１００ａ〜１００ｃを接触させることによって、半導体基板１００ａ〜１００ｃの厚さが異なる場合であっても、効率良く貼り合わせを行うと共に接合不良を抑制することができる。
【００３７】
続いて、ベース基板１２０に接触した半導体基板１００ａ〜１００ｃに圧力を加えることにより、ベース基板１２０表面に半導体基板１００ａ〜１００ｃを接合させる（図１（Ｄ）参照）。
【００３８】
例えば、半導体基板１００ａ〜１００ｃとして矩形状のものを用いる場合には、矩形状の半導体基板１００ａ〜１００ｃの各々の角部の一に圧力を加えることによりベース基板１２０と半導体基板１００ａ〜１００ｃを接合させることができる。この場合、圧力を加えた部分から半導体基板上に形成された酸化膜とベース基板１２０とが接合しはじめ、自発的に接合が形成され全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、加熱処理を伴わず、常温で行うことができる。なお、図１（Ｃ）の工程において、半導体基板とベース基板の接合が形成されている場合には、図１（Ｄ）の工程により接合強度を向上させることができる。
【００３９】
半導体基板に圧力を加える手段として、本実施の形態では、基板配置部１５２の下方に設けられたリフトピン１５４を半導体基板１００ａ〜１００ｃの角部に押し当てることによって行う場合を示している（図２（Ａ）、（Ｂ）参照）。支持台１５７にリフトピン１５４を設け、当該支持台１５７を上下に昇降させることにより、基板配置部１５２に形成された開口１５３を介してリフトピン１５４を上下に昇降可能な構成とすることができる。
【００４０】
支持台１５７の昇降は、モーター等により構成される昇降機構１５５を動作させることにより行うことができる。また、支持台１５７の上面に圧力センサー１５８を複数設けた構成としてもよい。この場合、圧力センサー１５８がリフトピン１５４に加わる荷重を検出して制御部１５６に出力し、当該圧力センサー１５８からの出力結果に基づいて、制御部１５６が昇降機構１５５の動作を制御する構成とすることができる。
【００４１】
例えば、リフトピン１５４を上昇させて、ベース基板１２０に貼り付いている半導体基板に圧力を加える場合、圧力センサー１５８からの出力に応じて制御部１５６が昇降機構１５５の動作を制御し、接触界面にかかる圧力を徐々に大きくすることにより接合を行う。接触界面にかかる圧力を徐々に大きくすることにより、急激な圧力が加わることによる接合不良を低減することができる。また、半導体基板と接触するリフトピン１５４の先端をシリコンゴム等の弾性体で設けることにより、急激な圧力が加わることによる接合不良を低減することができる。
【００４２】
開口１５３は、少なくとも半導体基板１００ａ〜１００ｃの端部（好ましくは、角部）の一に対応する領域に設けることが好ましい。ベース基板１２０との接合において圧力が加えられた半導体基板の端部から接合を開始させることにより、接合不良を低減することができるためである。また、半導体基板が円形である場合等、角部を有さない形状である場合には、半導体基板の周辺部に対応する領域に開口１５３を設ける構成とすればよい。つまり、「角部の一」を「周辺部」と読み替えることができる。なお、圧力を加える部分は、半導体基板の角部や周辺部に限られない。
【００４３】
なお、図２において、リフトピン１５４の形状（半導体基板と接する面の形状）を円状とした場合を示しているが、これに限定されるものではない。矩形状や楕円状としてもよい。また、開口１５３の断面形状もリフトピン１５４が通れるものであればよく円形に限定されない。
【００４４】
また、半導体基板１００ａ〜１００ｃとベース基板１２０との貼り合わせの際の雰囲気は、減圧雰囲気（真空を含む）とすることが好ましい。例えば、５Ｐａ〜５×１０−３Ｐａ、好ましくは５×１０−２Ｐａ〜５×１０−３Ｐａとする。減圧雰囲気で行うことにより、接合面に汚染物が混入するのを抑制し、また、帯電した半導体基板１００ａ〜１００ｃに不純物が付着することを効果的に抑制することができる。
【００４５】
図１（Ｄ）に示した工程の後、ベース基板１２０の表面に半導体基板１００ａ〜１００ｃを接合させた後、当該半導体基板１００ａ〜１００ｃの一部を分離又は研磨することによりＳＯＩ基板を作製することができる。
【００４６】
なお、静電気を利用して、ベース基板１２０に半導体基板１００ａ〜１００ｃを接触させることにより、半導体基板１００ａ〜１００ｃとベース基板１２０の接合が行われ且つ十分な接合強度が得られる場合には、上記図１（Ｄ）の工程を省略してもよい。この場合、圧力を加えるためのリフトピン等が不要となるため、貼り合わせに用いる装置を簡略化することができる。
【００４７】
上述した方法を用いることにより、厚さが異なる複数の半導体基板をベース基板に接合させる場合であっても、効率良く貼り合わせを行うと共に接合不良を抑制することができる。
【００４８】
なお、上述した方法において、半導体基板１００ａ〜１００ｃ又はベース基板１２０の帯電方法は、図１（Ｂ）に示した構成に限られない。例えば、帯電器を用いて、所望の極性のイオン（プラスイオン又はマイナスイオン）を選択的に半導体基板１００ａ〜１００ｃの表面に付与することによって、半導体基板１００ａ〜１００ｃを帯電させてもよい。帯電器としては、一般に市販されている除電器（イオナイザ）を用いることができる。
【００４９】
また、半導体基板１００ａ〜１００ｃとベース基板１２０の双方を帯電させてもよい。この場合、半導体基板１００ａ〜１００ｃとベース基板１２０が互いに異なる極性となるように帯電させる。例えば、基板支持台１５１と基板支持台１６１との間に直流電圧を印加（基板支持台１５１に正電位（又は負電位）、基板支持台１６１に負電位（又は正電位）を印加）する。又は、帯電器を用いて半導体基板１００ａ〜１００ｃの表面にプラスイオン又はマイナスイオンの一方を付与し、ベース基板１２０の表面に半導体基板１００ａ〜１００ｃと極性が異なるようにプラスイオン又はマイナスイオンの他方を付与してもよい。
【００５０】
また、上記工程において、半導体基板１００ａ〜１００ｃとベース基板１２０を接合させた後、半導体基板１００ａ〜１００ｃとベース基板１２０に除電処理を行うことが好ましい。除電処理を行うことによって、後に得られたＳＯＩ基板を用いて素子を作製する際に静電気破壊等の発生を抑制することができる。除電処理は、一般に市販されている除電器（イオナイザ）を用いることができる。
【００５１】
次に、上述した方法を用いたＳＯＩ基板の作製方法に関して、図面を参照してより具体的に説明する。
【００５２】
まず、複数の半導体基板を準備する。ここでは、半導体基板１００ａ、半導体基板１００ｂ、半導体基板１００ｃを用いる場合について説明する（図３（Ａ−１）参照）。
【００５３】
半導体基板１００ａ〜１００ｃは、市販の多結晶半導体基板又は単結晶半導体基板を用いることができ、例えば、多結晶又は単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることができる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以下の説明では、半導体基板１００ａ〜１００ｃとして、矩形状に加工された単結晶シリコン基板を用いる場合について示す。
【００５４】
次に、半導体基板１００ａの表面上に絶縁膜１０２ａを設け、半導体基板１００ａの表面から所定の深さに脆化領域１０４ａを設ける（図３（Ａ−２）参照）。また、半導体基板１００ｂ、１００ｃについても同様に、表面上に絶縁膜１０２ｂ、１０２ｃをそれぞれ設け、表面から所定の深さに脆化領域１０４ｂ、１０４ｃをそれぞれ設ける。
【００５５】
絶縁膜１０２ａ〜１０２ｃは、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。これらの膜は、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ＣＶＤ法を用いて絶縁膜１０２ａ〜１０２ｃを形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて作製される酸化シリコン膜を絶縁膜１０２ａ〜１０２ｃに用いることができる。
【００５６】
例えば、半導体基板１００ａ〜１００ｃ上に酸化窒化シリコン膜と窒化酸化シリコン膜を順に積層させて形成した後、半導体基板１００ａ〜１００ｃの表面から所定の深さの領域にイオンを導入し、その後、ＣＶＤ法によりテトラエトキシシランを用いて作製される酸化シリコン膜を窒化酸化シリコン膜上に形成してもよい。
【００５７】
なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）、及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５０原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００５８】
また、絶縁膜１０２ａ〜１０２ｃは、半導体基板１００ａ〜１００ｃに熱酸化処理を行うことにより形成してもよい。この場合、熱酸化処理は、ハロゲンを添加した酸化性雰囲気中で熱処理を行うことが好ましい。このような熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で熱酸化を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすれば良い。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。
【００５９】
脆化領域１０４ａ〜１０４ｃは、運動エネルギーを有するイオンを半導体基板１００ａ〜１００ｃに照射することで形成することができる。ここでは、絶縁膜１０２ａ〜１０２ｃを介してイオンを半導体基板１００ａ〜１００ｃに照射し、半導体基板１００ａ〜１００ｃの所定の深さの結晶構造を損傷させることにより脆化領域１０４ａ〜１０４ｃを形成する。イオンは、ソースガスを励起して、ソースガスのプラズマを生成し、このプラズマに含まれるイオンを、電界の作用によりプラズマから引き出して、加速したイオンである。
【００６０】
脆化領域１０４ａ〜１０４ｃが形成される領域の深さは、イオンの運動エネルギー、質量と電荷、入射角によって調節することができる。運動エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化領域１０４ａ〜１０４ｃが形成される。そのため、イオンを添加する深さで、半導体基板１００ａ〜１００ｃから分離される半導体層の厚さが決定される。この半導体層の厚さが１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下になるように、脆化領域１０４ａ〜１０４ｃが形成される深さを調節する。
【００６１】
脆化領域１０４ａ〜１０４ｃの形成は、イオンドーピング処理で行うことができる。イオンドーピング処理には、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置であるのは、プラズマ中のイオン種を質量分離しないで、全てのイオン種を被処理体に照射しているからである。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置である。
【００６２】
本実施形態では、イオンドーピング装置で、水素を半導体基板１００ａ〜１００ｃに添加する。プラズマソースガスとして水素を含むガスを供給する。例えば、Ｈ２を供給する。水素ガスを励起してプラズマを生成し、質量分離せずに、プラズマ中に含まれるイオンを加速し、加速されたイオンを半導体基板１００ａ〜１００ｃに照射する。
【００６３】
イオンドーピング装置において、水素ガスから生成されるイオン種（Ｈ＋、Ｈ２＋、Ｈ３＋）の総量に対してＨ３＋の割合が５０％以上とする。より好ましくは、そのＨ３＋の割合を８０％以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数のイオン種のうち、１つを５０％以上とすることが好ましく、８０％以上とすることが好ましい。同じ質量のイオンを照射することで、半導体基板１００ａ〜１００ｃの同じ深さに集中させてイオンを添加することができる。
【００６４】
脆化領域１０４ａ〜１０４ｃを浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、プラズマ中のＨ３＋イオンの割合を高くすることで、原子状水素（Ｈ）を効率よく、半導体基板１００ａ〜１００ｃに添加できる。Ｈ３＋イオンはＨ＋イオンの３倍の質量を持つことから、同じ深さに水素原子を１つ添加する場合、Ｈ３＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能となる。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
【００６５】
また、加速されたイオンを半導体基板１００ａ〜１００ｃに照射する工程は、イオン注入装置で行うこともできる。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数のイオン種を質量分離し、特定のイオン種を照射する質量分離型の装置である。したがって、イオン注入装置を用いる場合は、水素ガスを励起して生成されたＨ＋イオンおよびＨ２＋イオンを質量分離して、Ｈ＋イオンまたはＨ２＋イオンの一方のイオンを加速して、半導体基板１００ａ〜１００ｃに照射する。
【００６６】
次に、ベース基板１２０を準備する（図３（Ｂ）参照）。
【００６７】
ベース基板１２０は、絶縁体でなる基板を用いる。具体的には、ベース基板１２０として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いる。ベース基板１２０として大面積化が可能で安価なガラス基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。他にも、作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００６８】
次に、上記図１で示した方法を用いて、複数の半導体基板１００ａ〜１００ｃの表面とベース基板１２０の表面とを対向させ、絶縁膜１０２ａ〜１０２ｃとベース基板１２０とをそれぞれ接触させた後（図３（Ｃ）参照）、半導体基板１００ａ〜１００ｃの各々の角部の一箇所に０．１〜５０Ｎ／ｃｍ２、好ましくは０．１〜２０Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分から絶縁膜１０２ａ〜１０２ｃとベース基板１２０とが接合しはじめ、自発的に接合が形成され全面におよぶ。この接合工程は、ファンデルワールス力や水素結合が作用しており、加熱処理を伴わず、常温で行うことができるため、ベース基板１２０に、ガラス基板のように耐熱温度が低い基板を用いることができる。
【００６９】
ベース基板１２０に半導体基板１００ａ〜１００ｃを接合させた後、ベース基板１２０と絶縁膜１０２ａ〜１０２ｃとの接合強度を増加させるための熱処理を行うことが好ましい。この熱処理の温度は、脆化領域１０４ａ〜１０４ｃに亀裂を発生させない温度とし、室温以上４００℃未満の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１２０に半導体基板１００ａ〜１００ｃを貼り合わせることで、ベース基板１２０と絶縁膜１０２ａ〜１０２ｃとの接合界面での接合強度を強固にすることができる。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。
【００７０】
なお、半導体基板１００ａ〜１００ｃ上に形成された絶縁膜１０２ａ〜１０２ｃとベース基板１２０を接合させる前に、絶縁膜１０２ａ〜１０２ｃと、ベース基板１２０の表面処理を行うことが好ましい。表面処理としては、オゾン処理（例えば、オゾン水洗浄）、又は、メガソニック洗浄及びオゾン水洗浄を行うことができる。また、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。このような表面処理を行うことにより、絶縁膜１０２ａ〜１０２ｃ、ベース基板１２０表面の有機物等のゴミを除去し、表面を親水化することができる。
【００７１】
他にも、表面処理としてプラズマ処理による表面処理を行ってもよい。例えば、真空状態のチャンバーに不活性ガス（例えば、Ａｒガス）及び／又は反応性ガス（例えば、Ｏ２ガス、Ｎ２ガス）を導入し、被処理面（ここでは、ベース基板１２０又は絶縁膜１０２ａ〜１０２ｃ）にバイアス電圧を印加してプラズマ状態として行う。プラズマ中には電子とＡｒの陽イオンが存在し、陰極方向（被処理面側）にＡｒの陽イオンが加速される。加速されたＡｒの陽イオンが被処理面に衝突することによって、被処理面をスパッタエッチングすることができる。このとき、被処理面の凸部から優先的にスパッタエッチングされ、当該被処理面の平坦性を向上することができる。
【００７２】
次に、熱処理を行い脆化領域１０４ａ〜１０４ｃにて分離することにより、ベース基板１２０上に、絶縁膜１０２ａ〜１０２ｃを介して単結晶半導体膜１２４ａ〜１２４ｃを設ける（図３（Ｄ）参照）。
【００７３】
加熱処理を行うことで、温度上昇によって脆化領域１０４ａ〜１０４ｃに形成されている微小な孔には、イオンドーピングで添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域１０４ａ〜１０４ｃの微小な孔に体積変化が起こり、脆化領域１０４ａ〜１０４ｃに亀裂が生じるので、脆化領域１０４ａ〜１０４ｃに沿って半導体基板１００ａ〜１００ｃが劈開する。絶縁膜１０２ａ〜１０２ｃはベース基板１２０に接合しているので、ベース基板１２０上には半導体基板１００ａ〜１００ｃから分離された単結晶半導体膜１２４ａ〜１２４ｃが形成される。また、ここでの熱処理の温度は、ベース基板１２０の歪み点を越えない温度とする。
【００７４】
この加熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。例えば、ＲＴＡ装置を用いる、加熱温度５５０℃以上７００℃以下、処理時間０．５分以上６０分以内で行うことができる。
【００７５】
このように、半導体基板１００上の絶縁膜１０２ａ〜１０２ｃとベース基板１２０とを接合させた後に、複数回に渡って熱処理をおこなうことよって、接合強度を増加させることができる。なお、上述したベース基板１２０と絶縁膜１０２ａ〜１０２ｃとの接合強度を増加させるための熱処理を行わず、図３（Ｄ）の熱処理を行うことにより、ベース基板１２０と絶縁膜１０２ａ〜１０２ｃとの接合強度の増加の熱処理工程と、脆化領域１０４ａ〜１０４ｃにおける分離の熱処理工程を同時に行ってもよい。
【００７６】
以上の工程により、ベース基板１２０上に、それぞれ絶縁膜１０２ａ〜１０２ｃを介して単結晶半導体膜１２４ａ〜１２４ｃが設けられたＳＯＩ基板を作製することができる。
【００７７】
なお、上記工程において、得られたＳＯＩ基板の表面に平坦化処理を行ってもよい。平坦化処理を行うことにより、剥離後にベース基板１２０上に設けられた単結晶半導体膜１２４ａ〜１２４ｃの表面に凹凸が生じた場合でもＳＯＩ基板の表面を平坦化することができる。
【００７８】
平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザ光の照射等により行うことができる。ここでは、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザ光を照射することによって、単結晶半導体膜１２４ａ〜１２４ｃの再結晶化と表面の平坦化を行う。
【００７９】
レーザ光を単結晶半導体膜の上面側から照射することで、単結晶半導体膜の上面を溶融させることができる。溶融した後、単結晶半導体膜が冷却、固化することで、その上面の平坦性が向上した単結晶半導体膜が得られる。レーザ光を用いることにより、ベース基板１２０が直接加熱されないため、当該ベース基板１２０の温度上昇を抑えることができる。このため、ガラス基板のような耐熱性の低い基板をベース基板１２０に用いることが可能である。
【００８０】
なお、レーザ光の照射による単結晶半導体膜の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。一方で、部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体膜中の欠陥を減少させることができる。ここで、完全溶融とは、単結晶半導体膜が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、単結晶半導体膜の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。
【００８１】
上記レーザ光の照射には、パルス発振レーザを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザ光を発振することができ、溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることができる。
【００８２】
上述のようにレーザ光を照射した後には、単結晶半導体膜の膜厚を小さくする薄膜化工程を行っても良い。単結晶半導体膜の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。例えば、単結晶半導体膜がシリコン材料からなる層である場合、ドライエッチングとしてＳＦ６と０２をプロセスガスに用いて、単結晶半導体膜を薄くすることができる。
【００８３】
なお、平坦化処理はＳＯＩ基板に限らず分離後の半導体基板１００ａ〜１００ｃに対して行ってもよい。分離後の半導体基板１００ａ〜１００ｃの表面を平坦にすることによって、当該半導体基板１００ａ〜１００ｃをＳＯＩ基板の作製工程において再利用することが可能となる。
【００８４】
本実施の形態で示した熱処理装置は、本明細書の他の実施の形態で示すＳＯＩ基板の作製方法、半導体装置の作製方法と適宜組み合わせて行うことができる。
【００８５】
（実施の形態２）
本実施の形態では、ＳＯＩ基板の作製方法に関し、上記実施の形態と異なる方法に関して図４、図５を参照して説明する。なお、図４（Ａ）は第１の基板支持台１５１の上面図を示し、図４（Ｂ）は図４（Ａ）のＡ−Ｂ間の断面を示し、図４（Ｃ）は図４（Ａ）のＣ−Ｄ間の断面を示している。
【００８６】
第１の基板支持台１５１は、半導体基板を固定するための凹部を有する基板配置部１５２を複数有しており、当該基板配置部１５２に複数の半導体基板をそれぞれ固定できる構成となっている。基板配置部１５２にはそれぞれ複数の開口１５３が設けられており、基板配置部１５２の下方に開口１５３を介して上下に昇降可能なリフトピン１５４が複数設けられている。リフトピン１５４は、支持台１５７に設けられており、当該支持台１５７を上下に昇降させることにより、リフトピン１５４を上下に昇降可能な構成とすることができる（図４参照）。
【００８７】
支持台１５７の昇降は、モーター等により構成される昇降機構１５５を動作させることにより行うことができる。また、支持台１５７の上面に圧力センサー１５８を設けた構成としてもよい。圧力センサー１５８がリフトピン１５４に加わる荷重を検出して制御部１５６に出力し、当該圧力センサー１５８からの出力結果に基づいて、制御部１５６が昇降機構１５５の動作を制御することができる。ここでは、リフトピン毎に支持台１５７を設け、昇降機構１５５を用いて支持台１５７をそれぞれ独立して動作させる構成を示している。
【００８８】
以下に、図５を参照して、複数の半導体基板とベース基板を貼り合わせる方法について説明する。
【００８９】
まず、半導体基板１００ａ〜１００ｃの表面とベース基板１２０の表面が所定の間隔をもって対向するように、半導体基板１００ａ〜１００ｃが設けられた第１の基板支持台１５１の上方にベース基板１２０が設けられた第２の基板支持台１６１を配置する。そして、半導体基板（ここでは、半導体基板１００ａ〜１００ｃ）とベース基板１２０の一方を帯電させる（図５（Ａ）参照）。
【００９０】
ここでは、帯電器１６０を用いて、所望の極性のイオン（プラスイオン又はマイナスイオン）を選択的に付与することによって、半導体基板１００ａ〜１００ｃを帯電させる。帯電器としては、一般に市販されている除電器（イオナイザ）を用いることができる。また、半導体基板１００ａ〜１００ｃとベース基板１２０の一方を帯電させてもよいし、半導体基板１００ａ〜１００ｃとベース基板１２０とが互いに異なる極性となるように双方を帯電させてもよい。なお、帯電方法は帯電器１６０を用いる方法に限られず、上記実施の形態１で示したように、基板支持台１５１と基板支持台１６１との間に直流電圧を印加することにより、半導体基板１００ａ〜１００ｃとベース基板１２０の一方又は双方を帯電させてもよい。
【００９１】
次に、第１の基板支持台１５１の下方に設けられた複数のリフトピン１５４を、開口１５３を介して上昇させる。そして、リフトピン１５４を半導体基板１００ａ〜１００ｃの下方の面に接触させて、半導体基板１００ａ〜１００ｃを上昇させることにより、半導体基板１００ａ〜１００ｃの表面とベース基板１２０の表面の間隔を狭くする（図５（Ｂ）参照）。
【００９２】
半導体基板１００ａ〜１００ｃの表面とベース基板１２０の表面の間隔がある程度まで狭くなったときに、半導体基板１００ａ〜１００ｃとベース基板１２０とが静電気により引き合い、半導体基板１００ａ〜１００ｃがリフトピン１５４から離れて、ベース基板１２０表面に接触する。続いて、半導体基板を支持していた複数のリフトピン１５４のうちの一つを上昇させて半導体基板に圧力を加えることにより、ベース基板１２０表面に半導体基板１００ａ〜１００ｃを接合させる（図５（Ｃ）参照）。
【００９３】
なお、半導体基板１００ａ〜１００ｃがベース基板１２０表面に接触した（リフトピン１５４から離れたか）否かは、支持台１５７に設けられた圧力センサー１５８に加わる荷重に基づいて検出することができる。例えば、半導体基板１００ａ〜１００ｃがベース基板１２０表面に接触したことが圧力センサー１５８により検出された後、制御部１５６が昇降機構１５５を動作させることによって、特定のリフトピン１５４を上昇させる構成とすることができる。
【００９４】
このように、静電気を利用して、ベース基板１２０に半導体基板１００ａ〜１００ｃを接触させることによって、半導体基板１００ａ〜１００ｃの厚さが異なる場合であっても、効率良く貼り合わせを行うと共に接合不良を抑制することができる。
【００９５】
なお、本実施の形態では、開口１５３をそれぞれ半導体基板１００ａ〜１００ｃの四隅に対応する領域に設けた場合を示したがこれに限られない。
【００９６】
本実施の形態で示した熱処理装置は、本明細書の他の実施の形態で示すＳＯＩ基板の作製方法、半導体装置の作製方法と適宜組み合わせて行うことができる。
【００９７】
（実施の形態３）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。
【００９８】
まず、図６および図７を参照して、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
【００９９】
ＳＯＩ基板として、上記実施の形態１の方法で作製したＳＯＩ基板を用いる場合について説明する。
【０１００】
図６（Ａ）は、図３を用いて説明した方法で作製されたＳＯＩ基板の断面図である。
【０１０１】
まず、エッチングにより、単結晶半導体膜１２４ａをパターニングして、図６（Ｂ）に示すように半導体膜２５１、２５２を形成する。半導体膜２５１はｎチャネル型のＴＦＴを構成し、半導体膜２５２はｐチャネル型のＴＦＴを構成する。
【０１０２】
図６（Ｃ）に示すように、半導体膜２５１、２５２上に絶縁膜２５４を形成する。次に、絶縁膜２５４を介して半導体膜２５１上にゲート電極２５５を形成し、半導体膜２５２上にゲート電極２５６を形成する。
【０１０３】
なお、単結晶半導体膜１２４ａのエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどの不純物元素、またはリン、ヒ素などの不純物元素を単結晶半導体膜１２４ａに添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域に不純物元素を添加し、ｐチャネル型ＴＦＴが形成される領域に不純物元素を添加する。
【０１０４】
次に、図６（Ｄ）に示すように半導体膜２５１にｎ型の低濃度不純物領域２５７を形成し、半導体膜２５２にｐ型の高濃度不純物領域２５９を形成する。具体的には、まず、半導体膜２５１にｎ型の低濃度不純物領域２５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体膜２５２をレジストでマスクし、不純物元素を半導体膜２５１に添加する。不純物元素としてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法により不純物元素を添加することにより、ゲート電極２５５がマスクとなり、半導体膜２５１に自己整合的にｎ型の低濃度不純物領域２５７が形成される。半導体膜２５１のゲート電極２５５と重なる領域はチャネル形成領域２５８となる。
【０１０５】
次に、半導体膜２５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体膜２５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法により不純物元素を半導体膜２５２に添加する。不純物元素として、ボロンを添加することができる。不純物元素の添加工程では、ゲート電極２５６がマスクとして機能して、半導体膜２５２にｐ型の高濃度不純物領域２５９が自己整合的に形成される。高濃度不純物領域２５９はソース領域またはドレイン領域として機能する。半導体膜２５２のゲート電極２５６と重なる領域はチャネル形成領域２６０となる。ここでは、ｎ型の低濃度不純物領域２５７を形成した後、ｐ型の高濃度不純物領域２５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域２５９を形成することもできる。
【０１０６】
次に、半導体膜２５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図７（Ａ）に示すように、ゲート電極２５５、２５６の側面に接するサイドウォール絶縁膜２６１、２６２を形成する。この異方性エッチングにより、絶縁膜２５４もエッチングされる。
【０１０７】
次に、図７（Ｂ）に示すように、半導体膜２５２をレジスト２６５で覆う。半導体膜２５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体膜２５１に高ドーズ量で不純物元素を添加する。ゲート電極２５５およびサイドウォール絶縁膜２６１がマスクとなり、ｎ型の高濃度不純物領域２６７が形成される。次に、不純物元素の活性化のための加熱処理を行う。
【０１０８】
活性化の加熱処理の後、図７（Ｃ）に示すように、水素を含んだ絶縁膜２６８を形成する。絶縁膜２６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜２６８中に含まれる水素を半導体膜２５１、２５２中に拡散させる。絶縁膜２６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体膜２５１、２５２に水素を供給することで、半導体膜２５１、２５２中および絶縁膜２５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
【０１０９】
その後、層間絶縁膜２６９を形成する。層間絶縁膜２６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜２６９にコンタクトホールを形成した後、図７（Ｃ）に示すように配線２７０を形成する。配線２７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
【０１１０】
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体膜の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。
【０１１１】
図６及び図７を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗などＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１１２】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１０はマイクロプロセッサ５００の構成例を示すブロック図である。
【０１１３】
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
【０１１４】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
【０１１５】
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図１０に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１１６】
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図１１は、このような半導体装置の構成例を示すブロック図である。図１１に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１１７】
図１１に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１１８】
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
【０１１９】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
【０１２０】
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１２１】
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０１２２】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
【０１２３】
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１２４】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
【０１２５】
次に、図８、図９を用いて、表示装置について説明する。
【０１２６】
図８は液晶表示装置を説明するための図面である。図８（Ａ）は液晶表示装置の画素の平面図であり、図８（Ｂ）は、Ｊ−Ｋ切断線による図８（Ａ）の断面図である。
【０１２７】
図８（Ａ）に示すように、画素は、単結晶半導体膜３２０、単結晶半導体膜３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体膜３２０を電気的に接続する電極３２８を有する。単結晶半導体膜３２０は、ベース基板１２０上に設けられた単結晶半導体膜から形成された層であり、画素のＴＦＴ３２５を構成する。
【０１２８】
ＳＯＩ基板には上記実施の形態で示したＳＯＩ基板が用いられている。図８（Ｂ）に示すように、ベース基板１２０上に、酸化膜１０２を介して単結晶半導体膜３２０が積層されている。ベース基板１２０としては、ガラス基板を用いることができる。ＴＦＴ３２５の単結晶半導体膜３２０は、ＳＯＩ基板の単結晶半導体膜をエッチングにより素子分離して形成された膜である。単結晶半導体膜３２０には、チャネル形成領域３４０、不純物元素が添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
【０１２９】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１２０と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１３０】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図９を参照して説明する。図９（Ａ）はＥＬ表示装置の画素の平面図であり、図９（Ｂ）は、Ｊ−Ｋ切断線による図９（Ａ）の断面図である。
【０１３１】
図９（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体膜４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０３、４０４は、ベース基板上に設けられた単結晶半導体膜３０２から形成された層である。
【０１３２】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１０として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１３３】
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図９（Ｂ）に示すように、半導体膜４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、上記実施の形態で作製したＳＯＩ基板が用いられている。
【０１３４】
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１２０に固定されている。
【０１３５】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を含む製造方法でＥＬ表示を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
【０１３６】
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置などが含まれる。それらの一例を図１２に示す。
【０１３７】
図１２は、上述した表示装置を適用した携帯電話の一例であり、図１２（Ａ）が正面図、図１２（Ｂ）が背面図、図１２（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、筐体７０１及び筐体７０２二つの筐体で構成されている。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１３８】
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、表面カメラ用レンズ７０８、外部接続端子ジャック７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。
【０１３９】
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１４０】
重なり合った筐体７０１と筐体７０２（図１２（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図１２（Ｃ）のように展開する。表示部７０３には、上述した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部７０３と表面カメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
【０１４１】
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０１４２】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図１２（Ａ））をスライドさせることで、図１２（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０１４３】
筐体７０２の裏面（図１２（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
【０１４４】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０１４５】
図１２において説明した各種電子機器は、上述したトランジスタ及び表示装置の作製方法を適用して作製することができる。
【符号の説明】
【０１４６】
１００    半導体基板
１０２    酸化膜
１２０    ベース基板
１５１    基板支持台
１５２    基板配置部
１５３    開口
１５４    リフトピン
１５５    昇降機構
１５６    制御部
１５７    支持台
１５８    圧力センサー
１６０    帯電器
１６１    基板支持台
２５１    半導体膜
２５２    半導体膜
２５４    絶縁膜
２５５    ゲート電極
２５６    ゲート電極
２５７    低濃度不純物領域
２５８    チャネル形成領域
２５９    高濃度不純物領域
２６０    チャネル形成領域
２６１    サイドウォール絶縁膜
２６５    レジスト
２６７    高濃度不純物領域
２６８    絶縁膜
２６９    層間絶縁膜
２７０    配線
３０２    単結晶半導体膜
３２０    単結晶半導体膜
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    ＴＦＴ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３４０    チャネル形成領域
３４１    高濃度不純物領域
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    半導体膜
４０４    半導体膜
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１０    電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５１    チャネル形成領域
４５２    高濃度不純物領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
５１１    ＲＦＣＰＵ
５１２    アナログ回路部
５１３    デジタル回路部
５１４    共振回路
５１５    整流回路
５１６    定電圧回路
５１７    リセット回路
５１８    発振回路
５１９    復調回路
５２０    変調回路
５２１    ＲＦインターフェース
５２２    制御レジスタ
５２３    クロックコントローラ
５２４    ＣＰＵインターフェース
５２５    中央処理ユニット
５２６    ランダムアクセスメモリ
５２７    専用メモリ
５２８    アンテナ
５２９    容量部
５３０    電源管理回路
５５０    加熱温度
７００    携帯電話
７０１    筐体
７０２    筐体
７０３    表示部
７０４    スピーカ
７０５    マイクロフォン
７０６    操作キー
７０７    ポインティングデバイス
７０８    表面カメラ用レンズ
７０９    外部接続端子ジャック
７１０    イヤホン端子
７１１    キーボード
７１２    外部メモリスロット
７１３    裏面カメラ
７１４    ライト
１００ａ    半導体基板
１００ｂ    半導体基板
１００ｃ    半導体基板
１０２ａ    絶縁膜
１０２ｂ    絶縁膜
１０４ａ    脆化領域
１０４ｂ    脆化領域
１２４ａ    単結晶半導体膜
【図１】
0005386193.tif 000002
【図２】
0005386193.tif 000003
【図３】
0005386193.tif 000004
【図４】
0005386193.tif 000005
【図５】
0005386193.tif 000006
【図６】
0005386193.tif 000007
【図７】
0005386193.tif 000008
【図８】
0005386193.tif 000009
【図９】
0005386193.tif 000010
【図１０】
0005386193.tif 000011
【図１１】
0005386193.tif 000012
【図１２】
0005386193.tif 000013