(57)【特許請求の範囲】
【請求項１】
シリコン基板に素子分離絶縁膜を形成して、ｎ型ＭＯＳトランジスタの配置される第１活性領域とｐ型ＭＯＳトランジスタの配置される第２活性領域とを画定する工程と、
前記第１活性領域と前記第２活性領域とにまたがって、シリコンを含むゲート電極を形成する工程と、
前記第１活性領域と、前記ゲート電極の前記第１活性領域側部分に、ｎ型不純物を注入する工程と、
前記第２活性領域と、前記ゲート電極の前記第２活性領域側部分に、ｐ型不純物を注入する工程と、
前記第２活性領域及びその近傍の前記ゲート電極を露出する開口を持つマスクを、前記開口の前記第１活性領域側の縁が、前記第２活性領域の前記第１活性領域側の端から、前記ゲート電極上の前記ｎ型不純物が注入された領域の前記第２活性領域側の端までの間に配置されるように形成するマスク形成工程と、
前記開口内の前記第２活性領域及び前記ゲート電極をエッチングして、前記第２活性領域に第１凹部を、前記ゲート電極に第２凹部を、それぞれ形成する工程と、
前記第１凹部及び前記第２凹部を形成する工程の後、前記第１凹部及び前記第２凹部の表面に形成された自然酸化膜を除去する自然酸化膜除去処理を行ない、前記自然酸化膜除去処理に伴って前記開口の縁が後退する工程と、
前記自然酸化膜除去処理の後、前記第１凹部及び前記第２凹部の表面を、ハロゲンを含むガスでクリーニングするクリーニング工程と、
前記クリーニングの後、前記第１凹部を埋め込む第１半導体埋め込み領域を形成するとともに、前記第２凹部に第２半導体埋め込み領域を形成する工程と
を有し、
前記クリーニング工程を行うとき、後退した前記開口内に、前記ゲート電極上の前記ｎ型不純物の注入された領域が露出していないように、前記ｎ型不純物を注入する工程で前記ゲート電極上に前記ｎ型不純物が注入される領域の前記第２活性領域側の端と、前記マスク形成工程で形成される前記開口の前記第１活性領域側の縁とが離されている半導体装置の製造方法。
【請求項２】
前記ｎ型不純物を注入する工程において前記ゲート電極上の前記ｎ型不純物が注入される領域の前記第２活性領域側の第１の端と、前記ｐ型不純物を注入する工程において前記ゲート電極上の前記ｐ型不純物が注入される領域の前記第１活性領域側の第２の端とが一致し、前記マスク形成工程において、前記開口の前記第１活性領域側の縁が、前記第２の端よりも前記第２活性領域側に配置される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ｎ型不純物を注入する工程において前記ゲート電極上の前記ｎ型不純物が注入される領域の前記第２活性領域側の第１の端と、前記ｐ型不純物を注入する工程において前記ゲート電極上の前記ｐ型不純物が注入される領域の前記第１活性領域側の第２の端とが離れており、前記マスク形成工程において、前記開口の前記第１活性領域側の縁が、前記第２の端と一致する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１凹部及び前記第２凹部を形成する工程は、ドライエッチングで前記第２活性領域及び前記ゲート電極をエッチングした後、エッチングされた前記第２活性領域及び前記ゲート電極の表面に形成された自然酸化膜を除去するウエットエッチング前自然酸化膜除去処理を行ない、前記ウエットエッチング前自然酸化膜除去処理に伴って前記開口が後退し、ウエットエッチング前自然酸化膜除去処理の後に、ウエットエッチングで前記第２活性領域及び前記ゲート電極をさらにエッチングする工程を含む請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記マスクは、酸化シリコン膜または窒化シリコン膜を含む請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの性能向上を図る技術として、歪み（応力印加）によってキャリアの移動度を向上させる歪みトランジスタが注目されている。ｐ型ＭＯＳトランジスタの場合、ソース／ドレイン領域に、Ｓｉ基板より格子定数の大きいシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）混晶による半導体埋め込み領域を形成することにより、チャネルのＳｉ結晶に圧縮応力が印加されて、ホールの移動度を高めることができる。歪みトランジスタの形成に係る種々の技術が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８‐１０８９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、ｐ型ＭＯＳトランジスタへの半導体埋め込み領域形成工程に付随して生じ得る不具合の抑制に適した半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、シリコン基板に素子分離絶縁膜を形成して、ｎ型ＭＯＳトランジスタの配置される第１活性領域とｐ型ＭＯＳトランジスタの配置される第２活性領域とを画定する工程と、前記第１活性領域と前記第２活性領域とにまたがって、シリコンを含むゲート電極を形成する工程と、前記第１活性領域と、前記ゲート電極の前記第１活性領域側部分に、ｎ型不純物を注入する工程と、前記第２活性領域と、前記ゲート電極の前記第２活性領域側部分に、ｐ型不純物を注入する工程と、前記第２活性領域及びその近傍の前記ゲート電極を露出する開口を持つマスクを、前記開口の前記第１活性領域側の縁が、前記第２活性領域の前記第１活性領域側の端から、前記ゲート電極上の前記ｎ型不純物が注入された領域の前記第２活性領域側の端までの間に配置されるように形成するマスク形成工程と、前記開口内の前記第２活性領域及び前記ゲート電極をエッチングして、前記第２活性領域に第１凹部を、前記ゲート電極に第２凹部を、それぞれ形成する工程と、前記第１凹部及び前記第２凹部を形成する工程の後、前記第１凹部及び前記第２凹部の表面に形成された自然酸化膜を除去する自然酸化膜除去処理を行ない、前記自然酸化膜除去処理に伴って前記開口の縁が後退する工程と、前記自然酸化膜除去処理の後、前記第１凹部及び前記第２凹部の表面を、ハロゲンを含むガスでクリーニングするクリーニング工程と、前記クリーニングの後、前記第１凹部を埋め込む第１半導体埋め込み領域を形成するとともに、前記第２凹部に第２半導体埋め込み領域を形成する工程とを有し、前記クリーニング工程を行うとき、後退した前記開口内に、前記ゲート電極上の前記ｎ型不純物の注入された領域が露出していないように、前記ｎ型不純物を注入する工程で前記ゲート電極上に前記ｎ型不純物が注入される領域の前記第２活性領域側の端と、前記マスク形成工程で形成される前記開口の前記第１活性領域側の縁とが離されている半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
ｐ型ＭＯＳトランジスタへの半導体埋め込み領域形成に先立つ、ハロゲンを含むガスによるクリーニング時、マスク開口内に、ゲート電極上のｎ型不純物注入領域が露出しない。これにより、ハロゲンを含むガスによるクリーニングでゲート電極上のｎ型不純物注入領域がエッチングされることが防止される。
【図面の簡単な説明】
【０００７】
【図１−１】図１Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−２】図１Ｂは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−３】図１Ｃは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−４】図１Ｄは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−５】図１Ｅは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−６】図１Ｆは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−７】図１Ｇは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−８】図１Ｈは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−９】図１Ｉは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１０】図１Ｊは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１１】図１Ｋは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１２】図１Ｌは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１３】図１Ｍは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１４】図１Ｎは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１５】図１Ｏは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１６】図１Ｐは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１７】図１Ｑは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−１８】図１Ｒは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な断面図である。
【図１−１９】図１Ｓは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な断面図である。
【図２】図２は、ＳｉＧｅ成長用マスクの（比較例の）レイアウトを示す概略平面図である。
【図３−１】図１Ａは、第２実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図３−２】図１Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図３−３】図１Ｃは、第２実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図４】図４Ａ及び図４Ｂは、それぞれ、実施例及び比較例のサンプルの電子顕微鏡写真である。
【発明を実施するための形態】
【０００８】
図１Ａ〜図１Ｓを参照して、本発明の第１実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｓは、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。図１Ａ等で、平面図には「ｔ」を付し、ｎ型ＭＯＳトランジスタのゲート電極長さ方向に直交する方向の断面図には「ｎ」を付し、ｐ型ＭＯＳトランジスタのゲート電極長さ方向に直交する方向の断面図には「ｐ」を付し、ゲート電極の長さ方向の断面図には「ｖ」を付して区別する。ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ、及びゲート電極の断面図は、それぞれ、平面図のＮＮ´線、ＰＰ´線、及びＶＶ´線に沿ったものである。
【０００９】
図１Ａを参照する。シリコン基板１に、シャロートレンチアイソレーション（ＳＴＩ）で素子分離絶縁膜２を形成して、ｎ型ＭＯＳトランジスタが形成される活性領域３ｎと、ｐ型ＭＯＳトランジスタが形成される活性領域３ｐとを画定する。
【００１０】
図１Ｂを参照する。活性領域３ｎにｐ型ウェルｐｗを形成し、活性領域３ｐにｎ型ウェルｎｗを形成した後、基板表面を熱酸化して酸化シリコン膜を形成し、この酸化シリコン膜に窒素を導入し酸窒化シリコン膜として、ゲート絶縁膜となる絶縁膜４を形成する。なお、絶縁膜４は、酸窒化シリコン膜上に、Ｈｆ、Ｚｒ等を含む高誘電体膜、及びＴｉＮ膜、ＴａＮ膜等を形成した構造としてもよい。
【００１１】
なお、ｐ型ウェルｐｗは、活性領域３ｎを露出し活性領域３ｐを覆うレジストパターンを用いｐ型不純物を注入して形成する。ｎ型ウェルｎｗは、活性領域３ｐを露出し活性領域３ｎを覆うレジストパターンを用いｎ型不純物を注入して形成する。
【００１２】
図１Ｃを参照する。絶縁膜４の上に、低温化学気相堆積（ＣＶＤ）またはプラズマＣＶＤ（成膜温度４５０℃〜６５０℃程度）で、ポリシリコンまたはアモルファスシリコンを堆積して、ゲート電極となる導電膜５を形成する。
【００１３】
図１Ｄを参照する。導電膜５及び絶縁膜４をフォトリソグラフィ及びエッチングでパターニングして、ゲート電極５及びゲート絶縁膜４を残す。共通のゲート電極５が、ｎ型ＭＯＳトランジスタ形成側の活性領域３ｎと、ｐ型ＭＯＳトランジスタ形成側の活性領域３ｐとにまたがって配置される。ゲート電極５の長さ方向の一方側が活性領域３ｎ上に配置され、他方側が活性領域３ｐ側に配置される。
【００１４】
なお、導電膜５上に酸化シリコン膜または窒化シリコン膜を形成し、これらでハードマスクを形成して、ゲート電極５及びゲート絶縁膜４を残すパターニングを行ってもよい。なお、導電膜５の、ｎ型ＭＯＳトランジスタ形成側部分及びｐ型ＭＯＳトランジスタ形成側部分のそれぞれに、プレドープがされていてもよい。例えば、ｎ型ＭＯＳトランジスタ形成側部分にはＡＳやＰ、 ｐ型ＭＯＳトランジスタ形成側部分にはＢをプレドープすることができる。
【００１５】
図１Ｅを参照する。ゲート電極５を覆ってシリコン基板１上に、低温ＣＶＤまたはプラズマＣＶＤ （成膜温度４００℃〜８００℃程度）で酸化シリコン膜を堆積する。この酸化シリコン膜を異方性エッチングして、ゲート電極５の側壁に、浅い接合形成用のオフセットスペーサ６を残す。オフセットスペーサ６は、５ｎｍ〜１５ｎｍ程度の膜厚が望ましい。
【００１６】
なお、オフセットスペーサ６として、酸化シリコン膜の他に、窒化シリコン膜を用いてもよい。なお、オフセットスペーサ６は、低温ＣＶＤによる膜とプラズマＣＶＤによる膜の積層構造としてもよい。なお、オフセットスペーサ６に、ボロンまたはカーボンをドープしてもよい。なお、イオン注入技術の進歩により、オフセットスペーサ６が不要となるケースも考えられる。
【００１７】
図１Ｆを参照する。活性領域３ｎを露出し活性領域３ｐを覆うレジストパターンＲＰｎを形成する。平面図１Ｆｔで、レジストパターンＲＰｎが覆う領域を斜線で示す。レジストパターンＲＰｎの開口５０の、活性領域３ｐ側の縁は、平面視上、活性領域３ｎと活性領域３ｐとのちょうど中間の素子分離絶縁膜２上に配置される。開口５０内には、活性領域３ｎとともに、ゲート電極５のｎ型ＭＯＳトランジスタ形成側部分も露出する。
【００１８】
レジストパターンＲＰｎ、ゲート電極５、及び浅い接合形成用のオフセットスペーサ６をマスクとし、活性領域３ｎに、ｎ型不純物としてＡｓを注入して、ｎ型ＭＯＳトランジスタの浅い接合領域７を形成する。注入条件は、注入エネルギーを０．５ｋｅＶ〜２ｋｅＶ程度とし、ドーズ量を１×１０１５ｃｍ−２〜３×１０１５ｃｍ−２程度とする。
【００１９】
さらに、短チャネル抑制の注入としてｐ型不純物のＩｎまたはＢを注入する。Ｉｎは、注入エネルギー５０ｋｅＶ〜８０ｋｅＶ程度、ドーズ量１．５×１０１３ｃｍ−２〜３×１０１３ｃｍ−２程度で注入される。Ｂは、注入エネルギー５ｋｅＶ〜１０ｋｅＶ程度、ドーズ量５×１０１２ｃｍ−２〜１×１０１５ｃｍ−２程度で注入される。
【００２０】
なお、Ｂの代わりまたは同時に、ＢＦ２を注入エネルギー２０ｋｅＶ〜５０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２〜５×１０１５ｃｍ−２程度で注入してもよい。なお、Ｂのチャネリングテール抑制にＧｅを用いてもよい。Ｇｅの注入エネルギーは１０ｋｅＶ〜２０ｋｅＶ程度、ドーズ量は１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２程度である。なお、これらのｎ型、ｐ型不純物ともに、ドーズ量を分割し基板の方向を変えながら、かつ傾斜させた注入をしてもよい。注入の傾斜角度は、例えば３°〜３０°程度である。
【００２１】
浅い接合領域７の形成と同時に、開口５０内に露出したゲート電極５のｎ型ＭＯＳトランジスタ形成側部分（つまり、活性領域３ｎ側部分）にもｎ型不純物が注入されて、ｎ型領域５ｎが形成される。その後、レジストパターンＲＰｎを除去する。
【００２２】
図１Ｇを参照する。活性領域３ｐを露出し活性領域３ｎを覆うレジストパターンＲＰｐを形成する。平面図１Ｇｔで、レジストパターンＲＰｐが覆う領域を斜線で示す。レジストパターンＲＰｐの開口５１の、活性領域３ｎ側の縁は、平面視上、活性領域３ｐと活性領域３ｎとのちょうど中間の素子分離絶縁膜２上に配置される。開口５１内には、活性領域３ｐとともに、ゲート電極５のｐ型ＭＯＳトランジスタ形成側部分も露出する。
【００２３】
レジストパターンＲＰｐ、ゲート電極５、及び浅い接合形成用のオフセットスペーサ６をマスクとし、活性領域３ｐに、ｐ型不純物としてＢを注入して、ｐ型ＭＯＳトランジスタの浅い接合領域８を形成する。注入条件は、注入エネルギーを０．１ｋｅＶ〜１ｋｅＶ程度とし、ドーズ量を１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２程度とする。なお、Ｂの代わりに、ＢＦ２を注入エネルギー０．５ｋｅＶ〜５ｋｅＶ程度、ドーズ量５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２程度で注入してもよい。
【００２４】
さらに、短チャネル抑制の注入としてｎ型不純物のＳｂ、Ａｓ等を注入する。Ｓｂは、注入エネルギー４０ｋｅＶ〜７０ｋｅＶ程度、ドーズ量２×１０１３ｃｍ−２〜４×１０１３ｃｍ−２程度で注入される。Ａｓは、注入エネルギー４０ｋｅＶ〜７０ｋｅＶ程度、ドーズ量２×１０１３ｃｍ−２〜４×１０１３ｃｍ−２程度で注入される。なお、これらのｎ型、ｐ型不純物ともに、ドーズ量を分割し基板の方向を変えながら、かつ傾斜させた注入をしてもよい。注入の傾斜角度は、例えば３°〜３０°程度である。
【００２５】
浅い接合領域８の形成と同時に、開口５１内に露出したゲート電極５のｐ型ＭＯＳトランジスタ形成側部分（つまり、活性領域３ｐ側部分）にもｐ型不純物が注入されて、ｐ型領域５ｐが形成される。その後、レジストパターンＲＰｐを除去する。
【００２６】
なお、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの浅い接合領域７、８を形成するそれぞれの不純物注入時に、Ｆ、Ｎ、Ｇｅ、Ｃなどのイオン種を同時に注入していてもよい。なお、ｎ型ＭＯＳトランジスタの浅い接合領域７の形成が先の例を説明したが、ｐ型ＭＯＳトランジスタの浅い接合領域８の形成が先であってもよい。
【００２７】
図１Ｈを参照する。活性領域３ｐを露出し活性領域３ｎを覆って、シリコンゲルマニウム（ＳｉＧｅ）成長領域を画定するマスク（ＳｉＧｅ成長用マスク）ＭＳＫを形成する。平面図１Ｈｔで、ＳｉＧｅ成長用マスクＭＳＫが覆う領域を斜線で示す。
【００２８】
ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの浅い接合領域７、８を形成した不純物注入によって、ゲート電極５上部にも、ｎ型ＭＯＳトランジスタ形成側にｎ型領域５ｎが形成され、ｐ型ＭＯＳトランジスタ形成側にｐ型領域５ｐが形成された。活性領域３ｐと活性領域３ｎとのちょうど中間に、ｎ型領域５ｎとｐ型領域５ｐとの境界Ｂｎｐが配置されている。
【００２９】
ＳｉＧｅ成長用マスクＭＳＫの開口５２の、活性領域３ｎ側の縁Ｅｍは、平面視上、活性領域３ｐの活性領域３ｎ側の端Ｅｐから、ｎ型領域５ｎの活性領域３ｐ側の端、つまりｎ型領域５ｎとｐ型領域５ｐとの境界Ｂｎｐまでの間に配置される。
【００３０】
本願発明者は、従来、ＳｉＧｅ成長用マスクＭＳＫも、開口５２の縁Ｅｍを、浅い接合形成時のｎ型不純物注入領域とｐ型不純物注入領域との境界Ｂｎｐと一致させて形成していた（このような態様を、比較例と呼ぶこととする）。しかし、比較例の縁Ｅｍの配置に起因して、後述のように、不具合が生じた。第１実施例では、この不具合を抑制するため、開口５２の縁Ｅｍを、境界Ｂｎｐから活性領域３ｐ側にシフトさせて配置している。シフト幅をＷとする。  
【００３１】
ＳｉＧｅ成長用マスクＭＳＫは、ゲート電極５及びオフセットスペーサ６を覆ってシリコン基板１上に、例えば、低温ＣＶＤまたはプラズマＣＶＤ （成膜温度４００℃〜６００℃程度）で酸化シリコン膜を厚さ１０ｎｍ〜５０ｎｍ程度堆積し、この酸化シリコン膜をフォトリソグラフィ及びエッチングでパターニングして形成される。
【００３２】
なお、ＳｉＧｅ成長用マスクＭＳＫは、酸化シリコン膜の他に、窒化シリコン膜で形成してもよく、酸化シリコン膜と窒化シリコン膜の積層構造としてもよい。積層構造とした場合も、膜厚は１０ｎｍ〜５０ｎｍ程度とすることが好ましい。
【００３３】
なお、ＳｉＧｅ成長用マスクＭＳＫは、低温ＣＶＤによる膜とプラズマＣＶＤによる膜の積層構造としてもよい。なお、 ＳｉＧｅ作り分けマスクＭＳＫに、ボロンまたはカーボンをドープしてもよい。
【００３４】
図１Ｉを参照する。ＳｉＧｅ成長用マスクＭＳＫを用い、等方性または異方性のドライエッチングにより、開口５２内に露出したシリコンをエッチングする。活性領域３ｐに、後の工程でＳｉＧｅ層を成長させる凹部９ｐが形成される。これと同時に、開口５２内に露出したゲート電極５もエッチングされて、凹部９ｇが形成される。このエッチングの深さ方向のエッチング量は、２０ｎｍ〜６０ｎｍ程度（例えば４０ｎｍ）が望ましい。
【００３５】
図１Ｊを参照する。後に図１Ｋを参照して説明するウエットエッチング工程に先立って、凹部９ｐ、９ｇの表面の自然酸化膜を除去するのが好ましい。例えば、０．０７％の希フッ酸で熱酸化膜２ｎｍ相当のエッチングを行う。
【００３６】
このエッチングに伴い、ＳｉＧｅ成長用マスクＭＳＫの開口５２の縁が、５ｎｍ程度後退する。よって、開口５２の活性領域３ｎ側の縁Ｅｍは、ゲート電極５上で、ｎ型領域５ｎの端Ｂｎｐに近づくように移動する。平面図１Ｊｔにおいて、ＳｉＧｅ成長用マスクＭＳＫの形成時の開口５２を破線で示し、後退した開口５２を実線で示す。
【００３７】
図１Ｋを参照する。ＮＨ３ＯＨやＫＯＨまたは水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液などによるウエットエッチングで、開口５２内に露出したシリコンの等方エッチングを行ない、ｐ型ＭＯＳトランジスタのチャネル部を挟む凹部９ｐ間の距離を縮める。
【００３８】
このウエットエッチングは、図１Ｉを参照して説明したドライエッチングと合わせて、深さ方向の総エッチング量が４０ｎｍ〜８０ｎｍとなるように行うのが望ましい（例えば、ドライエッチング量が４０ｎｍ、ウエットエッチング量が２５ｎｍで、総エッチング量を６５ｎｍとする）。このウエットエッチングに伴い、ゲート電極５上の凹部９ｇも深くなる。
【００３９】
図１Ｌを参照する。後に図１Ｍを参照して説明するＳｉＧｅ成長工程に先立って、再び、凹部９ｐ、９ｇの表面の自然酸化膜を除去する。ＳｉＧｅ成長前の自然酸化膜除去は、結晶性のよいＳｉＧｅを形成するために必要である。例えば、２．５％の希フッ酸で熱酸化膜２ｎｍ相当のエッチングを行う。
【００４０】
このエッチングに伴い、ＳｉＧｅ成長用マスクＭＳＫの開口５２が、さらに５ｎｍ程度後退する。つまり、開口５２の縁Ｅｍが、ｎ型領域５ｎの端Ｂｎｐにさらに近づくように移動する。平面図１Ｌｔにおいて、図１Ｊに示した工程で後退した開口５２を一点鎖線で示し、図１Ｌに示す工程でさらに後退した開口５２を実線で示す。
【００４１】
そして、ハロゲンを含むガス、例えば塩素ガスや塩化水素ガスで、活性領域３ｐの凹部９ｐに露出したシリコン表面をクリーニングする。ここでは塩素ガスを用いるとして説明を続ける。なお、以下、ハロゲンを含むガスを、ハロゲンガスと呼ぶこともある。処理条件は、例えば、温度が５００℃〜６５０℃程度で、処理時間が１分〜１５分程度である。この処理に伴い、ゲート電極５に形成された凹部９ｇの表面もクリーニングされる。
【００４２】
なお、ハロゲンガスによるクリーニングの前に、ＳｉＧｅの結晶性をより向上させるため、Ｈ２雰囲気でのアニールを、９００℃〜１０５０℃、１ｓｅｃ〜３ｓｅｃの条件で行ってもよい。
【００４３】
図１Ｍを参照する。低温ＣＶＤ (成膜温度５００℃〜８００℃)で、活性領域３ｐの凹部９ｐにＳｉＧｅ層１０ｐをエピタキシャル成長する。例えば凹部９ｐの深さが６５ｎｍであるとき、ＳｉＧｅ層１０ｐの成長膜厚は、例えば８０ｎｍ程度とする。ＳｉＧｅ層１０ｐは、凹部９ｐを埋め込んで、ｐ型ＭＯＳトランジスタのゲート電極下方のチャネルに圧縮性応力を印加する半導体埋め込み領域となる。活性領域３ｐの凹部９ｐでのＳｉＧｅ層１０ｐの成長と同時に、ゲート電極５の凹部９ｇにも、ＳｉＧｅ層（半導体埋め込み領域）１０ｇが成長する。
【００４４】
ＳｉＧｅ層１０ｐ、１０ｇのＧｅ濃度は、例えば全膜厚で均一とすることができる。Ｇｅ濃度は、１５％〜４０％の範囲とするのが望ましい。なお、Ｇｅ濃度は、下方から上方に向けて増加するように、厚さ方向で変化させてもよい。例えば、下から１０ｎｍ〜３０ｎｍまでは１５％〜２５％の範囲、それ以上の膜厚部分では２５％〜４０％の範囲のＧｅ濃度が望ましい。
【００４５】
ＳｉＧｅ層１０ｐ、１０ｇには、成長と同時に、ｐ型不純物のＢをドープする。Ｂ濃度は、ＳｉＧｅ層の厚さ方向で変化させる。例えば、ＳｉＧｅ層の全厚さを上述のように８０ｎｍとして、Ｂ濃度は、下方から、膜厚０ｎｍから３０ｎｍ程度までは１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度とし、膜厚３０ｎｍから６０ｎｍ程度までは１×１０２０ｃｍ−３〜８×１０２０ｃｍ−３程度とし、膜厚６０ｎｍから８０ｎｍ程度までは１×１０２０ｃｍ−３〜２×１０２１ｃｍ−３程度とする。このようにして、ＳｉＧｅ成長用マスクＭＳＫを用いたＳｉＧｅ層１０ｐ、１０ｇの形成が行われる。
【００４６】
第１実施例では、ＳｉＧｅ層１０ｐ、１０ｇの成長に先立つハロゲンガスによるクリーニングの時点（図１Ｌ参照）で、後退した開口５２の活性領域３ｐ側の縁Ｅｍが、ゲート電極５のｎ型領域５ｎまで到達しないように、つまり、開口５２が後退してもｎ型領域５ｎが露出しないように、図１Ｈを参照して説明したシフト幅Ｗが設定されている。
【００４７】
一方、比較例は、ＳｉＧｅ成長用マスクＭＳＫを、開口５２の縁Ｅｍがｎ型領域５ｎの端Ｂｎｐと一致するように形成する。従って、開口５２が後退して、ハロゲンガスによるクリーニングの時点では、開口５２内にｎ型領域５ｎが露出することとなる。
【００４８】
ハロゲンガス、特に塩素ガスは、ｎ型シリコンとの反応性が高い。開口５２内にｎ型領域５ｎが露出していると、ｎ型領域５ｎがエッチングされやすく、ＳｉＧｅ成長用マスクＭＳＫの下で、ｎ型ＭＯＳトランジスタ側に入り込んだエッチングが生じる。
【００４９】
ＳｉＧｅ成長用マスクＭＳＫの下に入り込んだエッチングにより、ＳｉＧｅ成長用マスクＭＳＫによる庇状の部分ができ、この庇状部分が剥がれてパーティクル源になることが懸念される。また、ｎ型ＭＯＳトランジスタのｎ型ポリシリコンのゲート電極上にｐ型ＳｉＧｅ層が成長することにより、空乏化（実効的なゲート幅の変化）が生じることも懸念される。
【００５０】
第１実施例のＳｉＧｅ成長用マスクＭＳＫは、開口５２が後退しても、ゲート電極５上のｎ型領域５ｎを露出させない。これにより、ｎ型領域５ｎのハロゲンガスによるエッチングが防止されて、比較例で生じたような不具合が抑制できる。
【００５１】
なお、酸化シリコン膜によるＳｉＧｅ成長用マスクＭＳＫが後退する例を説明しているが、ＳｉＧｅ成長用マスクＭＳＫが窒化シリコン膜を含む場合にも、このような後退が生じるので、第１実施例の技術は有用である。
【００５２】
なお、図１Ｋを参照して説明した、凹部９ｐをさらに深くするウエットエッチングは、省略することもできる。そのような場合、図１Ｉを参照して説明したようなドライエッチングで凹部９ｐを形成し、図１Ｌを参照して説明したような自然酸化膜の除去工程を行って、図１Ｍを参照して説明したようなＳｉＧｅ層の成長を行う。凹部９ｐを深めるウエットエッチングを行なう場合に比べれば、ウエットエッチング前の自然酸化膜除去工程が減るので、ＳｉＧｅ成長用マスクＭＳＫの後退量は少なくなる。なお、このウエットエッチングを省略する場合は、凹部９ｐを形成するドライエッチングの深さを、２０ｎｍ〜１００ｎｍ程度とする。
【００５３】
図１Ｎを参照する。ＳｉＧｅ成長用マスクＭＳＫを、例えばドライエッチングで除去する。
【００５４】
図１Ｏを参照する。ゲート電極５及びオフセットスペーサ６を覆ってシリコン基板１上に、低温ＣＶＤまたはプラズマＣＶＤ （成膜温度４００〜６００℃程度）で酸化シリコン膜を堆積する。この酸化シリコン膜を異方性エッチングして、ゲート電極５の側壁上に、浅い接合形成用のオフセットスペーサ６に重なる深い接合形成用のオフセットスペーサ１１を残す。オフセットスペーサ１１は、２０ｎｍ〜５０ｎｍ程度の膜厚が望ましい。
【００５５】
なお、オフセットスペーサ１１として、酸化シリコン膜の他に、窒化シリコン膜を用いてもよい。なお、オフセットスペーサ６は、低温ＣＶＤによる膜とプラズマＣＶＤによる膜の積層構造としてもよい。なお、オフセットスペーサ６に、ボロンまたはカーボンをドープしてもよい。
【００５６】
図１Ｐを参照する。活性領域３ｎを露出し活性領域３ｐを覆うレジストパターンを形成し、このレジストパターンと、ゲート電極５、浅い接合形成用のオフセットスペーサ６、及び深い接合形成用のオフセットスペーサ１１をマスクとして、ｎ型不純物を注入し、ｎ型ＭＯＳトランジスタの深い接合領域１２ｎを形成する。同時に、ゲート電極５のｎ型ＭＯＳトランジスタ側部分に、ｎ型領域１２ｇが形成される。
【００５７】
ｎ型不純物として、ＡｓとＰがそれぞれ、注入エネルギー５ｋｅＶ〜１５ｋｅＶ程度でドーズ量１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２程度、注入エネルギー３ｋｅＶ〜１２ｋｅＶ程度でドーズ量２×１０１５ｃｍ−２〜２×１０１６ｃｍ−２程度の条件で注入される。
【００５８】
なお、このとき短チャネル抑制のため、ｐ型不純物のＩｎを、注入エネルギー４０ｋｅＶ〜８０ｋｅＶ程度、ドーズ量５×１０１２ｃｍ−２〜１×１０１４ｃｍ−２程度で注入してもよい。また、ＢまたはＢＦ２を、ドーズ量１×１０１２ｃｍ−２〜５×１０１４ｃｍ−２程度で注入してもよい。
【００５９】
さらにＰの拡散抑制のために、Ｃを注入エネルギー３ｋｅＶ〜１０ｋｅＶ程度、ドーズ量５×１０１３ｃｍ−２〜５×１０１５ｃｍ−２程度で注入してもよい。
【００６０】
その後、ｎ型ＭＯＳトランジスタの深い接合領域１２ｎの形成に用いたレジストパターンを除去する。
【００６１】
活性領域３ｐを露出し活性領域３ｎを覆うレジストパターンを形成し、このレジストパターンと、ゲート電極５、浅い接合形成用のオフセットスペーサ６、及び深い接合形成用のオフセットスペーサ１１をマスクとして、ｐ型不純物を注入し、ｐ型ＭＯＳトランジスタの深い接合領域１３ｐを形成する。同時に、ゲート電極５のｐ型ＭＯＳトランジスタ側部分にｐ型領域１３ｇが形成される。なお、ゲート電極の長さ方向断面図１Ｐｖにおいて、図示を簡略化するため、ゲート電極５上のＳｉＧｅ層１０ｇの部分もまとめてｐ型領域１３ｇとして示す。
【００６２】
ｐ型不純物として、Ｂが注入エネルギー１ｋｅＶ〜１０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２程度で注入される。なお、ＳｉＧｅ層中の寄生抵抗を低減するためにＢやＢＦ２を注入してもよい。
【００６３】
その後、ｐ型ＭＯＳトランジスタの深い接合領域１３ｐの形成に用いたレジストパターンを除去する。
【００６４】
なお、深い接合領域１２ｎ、１３ｐを形成するそれぞれの不純物注入時に、Ｆ、Ｎ、Ｇｅ、Ｃなどのイオン種を同時に注入していてもよい。なお、ｎ型ＭＯＳトランジスタの深い接合領域１２ｎの形成と、ｐ型ＭＯＳトランジスタの深い接合領域１３ｐの形成とは、どちらが先であってもよい。
【００６５】
図１Ｑを参照する。基板全面に、Ｎｉ膜を、低温物理気相堆積（ＰＶＤ）により厚さ１０ｎｍ〜２０ｎｍ程度成膜する。Ｎｉ膜に、Ｐｔが１％〜５％程度含まれる。２００℃〜２５０℃、６０ｓｅｃ〜２４０ｓｅｃの条件でアニールを行い、(ＮｉＰｔ)２Ｓｉを形成する。そして、未反応のＮｉ/Ｐｔ膜を、硫酸などで除去する。さらに、(ＮｉＰｔ)２Ｓｉを３８０℃〜４２０℃、２０ｓｅｃ〜４０ｓｅｃの条件でアニールすることで、低抵抗の(ＮｉＰｔ)Ｓｉを形成して、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの深い接合領域１２ｎ、１３ｐ上、及びゲート電極５上に、シリサイド層１４を形成する。
【００６６】
図１Ｒを参照する。なお、図１Ｒ以下は、ｎ型ＭＯＳトランジスタの断面図及びｐ型ＭＯＳトランジスタの断面図のみ示す。基板全面に、低温ＣＶＤまたはプラズマＣＶＤ （成膜温度３５０℃〜４５０℃程度）で窒化シリコンを厚さ１０ｎｍ〜１００ｎｍ程度堆積して絶縁膜１５を形成する。この後、ｎ型ＭＯＳトランジスタ側の絶縁膜１５は、膜の密度を下げるため紫外線の照射が行われて、２ＧＰａ程度の圧縮性の応力を持つ。
【００６７】
絶縁膜１５をフォトリソグラフィ及びエッチングでパターニングして、ｐ型ＭＯＳトランジスタ上の部分を除去し、ｎ型ＭＯＳトランジスタ上の部分を残す。絶縁膜１５は、シリコン基板１に対して圧縮性の応力を持ち、ｎ型ＭＯＳトランジスタのチャネルにのみ伸張性の応力が印加されて、電流駆動力が向上する。
【００６８】
さらに、基板全面に、低温ＣＶＤまたはプラズマＣＶＤ （成膜温度３５０℃〜４５０℃程度）で、３ＧＰａ程度の伸張性応力を持つ窒化シリコンを厚さ１０ｎｍ〜１００ｎｍ程度堆積して、絶縁膜１６を形成する。絶縁膜１６をフォトリソグラフィ及びエッチングでパターニングして、ｎ型ＭＯＳトランジスタ上の部分を除去し、ｐ型ＭＯＳトランジスタ上の部分を残す。絶縁膜１６は、シリコン基板１に対して伸張性の応力を持ち、ｐ型ＭＯＳトランジスタのチャネルには圧縮性の応力が印加されて、電流駆動力が向上する。
【００６９】
なお、ｐ型ＭＯＳトランジスタ側の絶縁膜１６は形成しなくてもよい。つまり、圧縮性窒化シリコン膜１５のみ形成するようにしてもよい。なお、絶縁膜１５、１６は、塗布で形成することもできる。
【００７０】
図１Ｓを参照する。絶縁膜１５、１６上に、層間絶縁膜１７を形成する。層間絶縁膜１７は、例えば、酸化シリコン膜や窒化シリコン膜を、低温ＣＶＤや高密度プラズマ（ＨＤＰ）ＣＶＤにより、成膜温度２５０℃〜４５０℃で、厚さ１００ｎｍ〜６００ｎｍ堆積して形成される。なお、層間絶縁膜１７に、ＢまたはＣをドープしてもよい。
【００７１】
層間絶縁膜１７に、フォトリソグラフィ及びエッチングでコンタクトホールを形成し、例えばＴｉＮ膜を介してＷを埋め込んで、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタそれぞれのソース／ドレイン領域に接続するコンタクトプラグ１８を形成する。その後、公知技術を適宜用いて、さらに上層の配線構造を形成することができる。このようにして、第１実施例による半導体装置が作製される。
【００７２】
次に、図２を参照して、ＳｉＧｅ成長用マスクＭＳＫの開口５２のシフト幅Ｗ（図１Ｈ参照）の見積もり例を説明する。併せて、第１実施例のＳｉＧｅ成長用マスクＭＳＫの開口５２のレイアウトデータを発生させる方法についても説明する。図２は、ＳｉＧｅ成長用マスクＭＳＫの（比較例の）レイアウトを示す概略平面図である。
【００７３】
ＳｉＧｅ成長用マスクＭＳＫの形成前に行なわれた、ｎ型ＭＯＳトランジスタ形成側（活性領域３ｎ側）領域へのｎ型不純物注入と、ｐ型ＭＯＳトランジスタ形成側（活性領域３ｐ側）領域へのｐ型不純物注入の境界が、境界Ｂｎｐである。境界Ｂｎｐは、例えば、活性領域３ｎと活性領域３ｐとのちょうど中間に設定されている。
【００７４】
比較例では（従来は）、ＳｉＧｅ成長用マスクＭＳＫの開口５２の形状を、特別には設定せずに、ｐ型ＭＯＳトランジスタ形成側の不純物注入領域と一致させるレイアウトとしていた。これにより、不純物注入の境界Ｂｎｐと、ＳｉＧｅ成長用マスクＭＳＫの開口５２の、ｎ型ＭＯＳトランジスタ形成側の縁Ｅｍとが一致する。図２は、比較例におけるＳｉＧｅ成長用マスクＭＳＫの開口５２の形状を示す。
【００７５】
まず、比較例のレイアウトデータから、第１実施例のレイアウトデータを得る方法について説明する。ｎ型ＭＯＳトランジスタ形成側の、浅い接合領域を形成するためのｎ型不純物注入領域を、仮想的に、シフト幅Ｗ分だけｐ型ＭＯＳトランジスタ形成側に拡張する。そして、ｎ型不純物注入領域が拡張されたシフト幅Ｗ分だけ、ＳｉＧｅ層の形成される領域、つまりＳｉＧｅ成長用マスクＭＳＫの開口５２を狭くする。これにより、実際のｎ型不純物注入領域の端Ｂｎｐから、シフト幅Ｗ分だけ離れた位置に、開口５２の縁Ｅｍの配置されるレイアウトが得られる。
【００７６】
次に、シフト幅Ｗの見積もり例を説明する。図２に示すように、ｎ型ＭＯＳトランジスタ形成側の活性領域３ｎから、ｐ型ＭＯＳトランジスタ形成側の活性領域３ｐまでの距離が、２×Ｌ１であり、不純物注入領域の境界Ｂｎｐから各活性領域３ｎ、３ｐまでの距離がそれぞれＬ１である。
【００７７】
埋め込みＳｉＧｅ技術を適用したＭＯＳトランジスタのテクノロジにおいて、Ｌ１は最小４０ｎｍ〜最大１５０ｎｍ程度（例えば１１０ｎｍ程度）である。また、ＳｉＧｅ成長用マスクＭＳＫをパターニングする際の最大位置ずれ・幅ずれ量をＬ２とすると、Ｌ２は最小１０ｎｍ〜最大７０ｎｍ程度（例えば５０ｎｍ程度）である。また、上述のような自然酸化膜除去のエッチング等に伴うＳｉＧｅ成長用マスクＭＳＫの後退量は、最小２ｎｍ〜最大１５ｎｍ程度（例えば１０ｎｍ程度）である。
【００７８】
開口５２の縁Ｅｍの、ｎ型ＭＯＳトランジスタ側への最大のずれ量は、位置ずれ量Ｌ２と後退量Ｌ３との和Ｌ２＋Ｌ３で見積もられる。この和Ｌ２＋Ｌ３以上の値（例えばＬ２＋Ｌ３）をシフト幅Ｗとして、開口５２の縁Ｅｍをｎ型領域５ｎの端Ｂｎｐからｐ型ＭＯＳトランジスタ側にシフトして配置すれば、後退後の開口５２が、ｎ型領域５ｎを露出することが避けられる。
【００７９】
ただし、ＳｉＧｅ成長用マスクＭＳＫは、活性領域３ｐに掛かってはならないので、シフト幅ＷはＬ１よりも小さくする必要がある。例えば、Ｌ１＝１１０ｎｍ、Ｌ２＝５０ｎｍ、Ｌ３＝１０ｎｍとして、シフト幅Ｗは、Ｌ２＋Ｌ３＝６０ｎｍに設定することができる。
【００８０】
なお、ＳｉＧｅ成長用マスクＭＳＫの開口５２の後退は、縁Ｅｍのｐ型ＭＯＳトランジスタ側への位置ずれを緩和する方向、つまり、活性領域３ｐに掛かる危険性を低下させる方向に働く。
【００８１】
以上説明したように、ゲート電極上のｎ型領域のｐ型ＭＯＳトランジスタ側の端と、ＳｉＧｅ成長用マスク開口のｎ型ＭＯＳトランジスタ側の縁とを、ＳｉＧｅ成長用マスク開口が後退してもゲート電極上のｎ型領域が露出しない程度に、離して配置することができる。これにより、ゲート電極上のｎ型領域が、塩素ガス等の、ハロゲンを含むガスでエッチングされる不具合を抑制することができる。
【００８２】
第１実施例では、ＳｉＧｅ成長用マスクの開口が後退してもゲート電極上のｎ型領域が露出しないように、ＳｉＧｅ成長用マスクの開口の縁をｐ型ＭＯＳトランジスタ側にシフトした配置とした。一方、以下の第２実施例で説明するように、ゲート電極上のｎ型領域の端を、ｎ型ＭＯＳトランジスタ側に引き下がらせて配置しておくことにより、ＳｉＧｅ成長用マスクの開口が後退したときゲート電極上のｎ型領域を露出させないようにすることもできる。
【００８３】
次に、図３Ａ〜図３Ｃを参照して、第２実施例による半導体装置の製造方法について説明する。図３Ａ〜図３Ｃは、第２実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。ただし、第１実施例と異なる工程について示す。
【００８４】
まず、第１実施例の図１Ａ〜図１Ｅに示した工程と同様にして、ゲート電極５の側壁上の、浅い接合形成用のオフセットスペーサ６までを形成する。次に、第１実施例の図１Ｆに示した工程に対応して、ｎ型ＭＯＳトランジスタの浅い接合領域７を形成するｎ型不純物の注入を行なう。ただし、以下に説明するように、第１実施例と、不純物注入領域の端が異なる。
【００８５】
図３Ａを参照する。活性領域３ｎを露出し活性領域３ｐを覆うレジストパターンＲＰｎａを形成する。第２実施例のレジストパターンＲＰｎａの開口５０ａの、活性領域３ｐ側の縁Ｅｎａは、活性領域３ｎと活性領域３ｐのちょうど中間ＣＮＴから、活性領域３ｎの活性領域３ｐ側の端Ｅｎまでの間で、ｎ型ＭＯＳトランジスタ側に引き下がって配置されている。これにより、浅い接合領域７と同時に形成されるゲート電極５上のｎ型領域５ｎａの端が、第１実施例に比べて、ｎ型ＭＯＳトランジスタ側に引き下がって形成される。
【００８６】
図３Ｂを参照する。次に、第１実施例の図１Ｇに示した工程と同様にして、ｐ型ＭＯＳトランジスタの浅い接合領域８を形成するｐ型不純物の注入を行なう。浅い接合領域８と同時に形成されるゲート電極５上のｐ型領域５ｐの端は、第１実施例と同様に、活性領域３ｎと活性領域３ｐのちょうど中間ＣＮＴに配置される。従って、第２実施例では、ゲート電極５上のｐ型領域５ｐとｎ型領域５ｎａとが離れて形成される。
【００８７】
さらに、第１実施例の図１Ｈに示した工程に対応して、ＳｉＧｅ成長用マスクを形成する。ただし、以下に説明するように、第１実施例と開口の縁の位置が異なる。活性領域３ｐを露出し活性領域３ｎを覆って、ＳｉＧｅ成長用マスクＭＳＫａを形成する。第２実施例では、ＳｉＧｅ成長用マスクＭＳＫａの開口５２ａが、比較例と同様に、ｐ型ＭＯＳトランジスタの浅い接合領域８を形成するｐ型不純物注入領域と一致したレイアウトとなっている。従って、ＳｉＧｅ成長用マスクＭＳＫａの開口５２ａの、活性領域３ｎ側の縁Ｅｍａが、活性領域３ｎと活性領域３ｐのちょうど中間ＣＮＴに配置されている。
【００８８】
次に、第１実施例の図１Ｉ〜図１Ｌに示した工程と同様にして、ＳｉＧｅ成長用マスクＭＳＫａを用いたエッチングにより、ＳｉＧｅ層成長用の凹部を形成し、自然酸化膜の除去を行う。次に、第１実施例の図１Ｍに示した工程に対応して、以下のように、ＳｉＧｅ層を成長する。
【００８９】
図３Ｃを参照する。ＳｉＧｅ成長用マスクＭＳＫａの開口５２ａの縁Ｅｍａは、自然酸化膜の除去処理に起因して、ｎ型ＭＯＳトランジスタ側に後退している。ただし、開口５２ａの縁Ｅｍａは、ゲート電極５上のｎ型領域５ｎａの端Ｅｎａまでは到達していない。
【００９０】
後退した開口５２ａの縁Ｅｍａが、ｎ型領域５ｎａの端Ｅｎａまでは到達しないように、図３Ａを参照して説明したｎ型不純物注入工程で、ｎ型領域５ｎａの端Ｅｎａの引き下がり幅が設定されている。第２実施例のｎ型領域５ｎａの引き下がり幅は、第１実施例のＳｉＧｅ成長用マスクの開口のシフト幅Ｗに対応するので、シフト幅Ｗと同様な考え方で適切な幅を見積もることができる。
【００９１】
ＳｉＧｅ成長用マスクＭＳＫａを用いて、ｐ型ＭＯＳトランジスタのＳｉＧｅ層１０ｐと、ゲート電極５上のＳｉＧｅ層１０ｇａとを成長する。
【００９２】
なお、第１実施例では、ＳｉＧｅ成長用マスクＭＳＫの開口５２の縁Ｅｍが、ゲート電極５上のｎ型領域５ｎとｐ型領域５ｐとの境界Ｂｎｐ、つまり、ｐ型領域５ｐのｎ型ＭＯＳトランジスタ側の端Ｂｎｐに到達しなかった（図１Ｍ参照）。これに対応して、ゲート電極５上のＳｉＧｅ層１０ｇの、ｎ型ＭＯＳトランジスタ側の端が、ｐ型領域５ｐのｎ型ＭＯＳトランジスタ側の端Ｂｎｐよりも、ｐ型ＭＯＳトランジスタ側に配置されることとなる。
【００９３】
一方、第２実施例では、ＳｉＧｅ成長用マスクＭＳＫａの開口５２ａの縁Ｅｍａが、ｐ型領域５ｐのｎ型ＭＯＳトランジスタ側の端（ＣＮＴ）よりも、ｎ型ＭＯＳトランジスタ側に後退する。これに対応して、ゲート電極５上のＳｉＧｅ層１０ｇａの、ｎ型ＭＯＳトランジスタ側の端が、ｐ型領域５ｐのｎ型ＭＯＳトランジスタ側の端ＣＮＴよりも、ｎ型ＭＯＳトランジスタ側に配置されることとなる。
【００９４】
以上説明したように、第２実施例の方法でも、ＳｉＧｅ成長用マスクの開口が後退したときゲート電極上のｎ型領域が露出しないようにすることができる。
【００９５】
なお、第１実施例と第２実施例の方法を組み合わせることもできる。すなわち、ＳｉＧｅ成長用マスク開口のｎ型ＭＯＳトランジスタ側の縁を、ゲート電極上のｎ型領域からｐ型ＭＯＳトランジスタ側にシフトして配置する方法と、ゲート電極上のｎ型領域の、ｐ型ＭＯＳトランジスタ側の端を、ｎ型ＭＯＳトランジスタ側に引き下がらせて配置する方法の両方を同時に採用することもできる。
【００９６】
図４Ａ及び図４Ｂは、塩素ガスでクリーニングし、ＳｉＧｅの成長を行った直後のゲート電極近傍を示す電子顕微鏡写真である。図４Ａが、第１実施例と第２実施例の方法を組み合わせ、同時に採用したものである。つまり、ＳｉＧｅ成長用マスク開口のｎ型ＭＯＳトランジスタ側の縁を、ゲート電極上のｎ型領域からｐ型ＭＯＳトランジスタ側にシフトして配置するとともに、ゲート電極上のｎ型領域の、ｐ型ＭＯＳトランジスタ側の端を、ｎ型ＭＯＳトランジスタ側に引き下がらせて配置したサンプルである。
【００９７】
一方、図４Ｂが、比較例のように、ＳｉＧｅ成長用マスク開口のｎ型ＭＯＳトランジスタ側の縁を、ゲート電極上のｎ型領域の端と一致させて配置する方法を採用した比較例のサンプルである。
【００９８】
図４Ａに示すように、上下方向に延在してゲート電極が配置されている。なお、複数本のゲート電極が並行配置された構造のサンプルを示す。ゲート電極の、ｎ型ＭＯＳトランジスタ形成側部分が、明るく写っており、ＳｉＧｅ成長用マスク開口内に配置され、ＳｉＧｅが成長したｐ型ＭＯＳトランジスタ形成側部分が、暗く写っている。
【００９９】
図４Ｂに示すように、比較例のサンプルは、ゲート電極のｎ型ＭＯＳトランジスタ形成側部分まで、ＳｉＧｅ成長用マスクの開口下に入り込んで、塩素ガスによりエッチングされて、ＳｉＧｅ層が成長している（エッチングされた部分が暗く写っている）。
【０１００】
一方、図４Ａに示す実施例のサンプルは、ＳｉＧｅ成長用マスクの開口下に入り込んだゲート電極のエッチングが生じていない。従って、このようなエッチングに起因する不具合が防止される。
【０１０１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１０２】
以上説明した第１及び第２実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
シリコン基板に素子分離絶縁膜を形成して、ｎ型ＭＯＳトランジスタの配置される第１活性領域とｐ型ＭＯＳトランジスタの配置される第２活性領域とを画定する工程と、
前記第１活性領域と前記第２活性領域とにまたがって、シリコンを含むゲート電極を形成する工程と、
前記第１活性領域と、前記ゲート電極の前記第１活性領域側部分に、ｎ型不純物を注入する工程と、
前記第２活性領域と、前記ゲート電極の前記第２活性領域側部分に、ｐ型不純物を注入する工程と、
前記第２活性領域及びその近傍の前記ゲート電極を露出する開口を持つマスクを、前記開口の前記第１活性領域側の縁が、前記第２活性領域の前記第１活性領域側の端から、前記ゲート電極上の前記ｎ型不純物が注入された領域の前記第２活性領域側の端までの間に配置されるように形成するマスク形成工程と、
前記開口内の前記第２活性領域及び前記ゲート電極をエッチングして、前記第２活性領域に第１凹部を、前記ゲート電極に第２凹部を、それぞれ形成する工程と、
前記第１凹部及び前記第２凹部を形成する工程の後、前記第１凹部及び前記第２凹部の表面に形成された自然酸化膜を除去する自然酸化膜除去処理を行ない、前記自然酸化膜除去処理に伴って前記開口の縁が後退する工程と、
前記自然酸化膜除去処理の後、前記第１凹部及び前記第２凹部の表面を、ハロゲンを含むガスでクリーニングするクリーニング工程と、
前記クリーニングの後、前記第１凹部を埋め込む第１半導体埋め込み領域を形成するとともに、前記第２凹部に第２半導体埋め込み領域を形成する工程と
を有し、
前記クリーニング工程を行うとき、後退した前記開口内に、前記ゲート電極上の前記ｎ型不純物の注入された領域が露出していないように、前記ｎ型不純物を注入する工程で前記ゲート電極上に前記ｎ型不純物が注入される領域の前記第２活性領域側の端と、前記マスク形成工程で形成される前記開口の前記第１活性領域側の縁とが離されている半導体装置の製造方法。
（付記２）
前記ｎ型不純物を注入する工程において前記ゲート電極上の前記ｎ型不純物が注入される領域の前記第２活性領域側の第１の端と、前記ｐ型不純物を注入する工程において前記ゲート電極上の前記ｐ型不純物が注入される領域の前記第１活性領域側の第２の端とが一致し、前記マスク形成工程において、前記開口の前記第１活性領域側の縁が、前記第２の端よりも前記第２活性領域側に配置される付記１に記載の半導体装置の製造方法。
（付記３）
前記ｎ型不純物を注入する工程において前記ゲート電極上の前記ｎ型不純物が注入される領域の前記第２活性領域側の第１の端と、前記ｐ型不純物を注入する工程において前記ゲート電極上の前記ｐ型不純物が注入される領域の前記第１活性領域側の第２の端とが離れており、前記マスク形成工程において、前記開口の前記第１活性領域側の縁が、前記第２の端と一致する付記１に記載の半導体装置の製造方法。
（付記４）
前記ｐ型不純物を注入する工程において前記ゲート電極上の前記ｐ型不純物が注入される領域の前記第１活性領域側の第２の端は、前記第１活性領域と前記第２活性領域とのちょうど中間に配置される付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記第１凹部及び前記第２凹部を形成する工程は、ドライエッチングで前記第２活性領域及び前記ゲート電極をエッチングした後、エッチングされた前記第２活性領域及び前記ゲート電極の表面に形成された自然酸化膜を除去するウエットエッチング前自然酸化膜除去処理を行ない、前記ウエットエッチング前自然酸化膜除去処理に伴って前記開口が後退し、ウエットエッチング前自然酸化膜除去処理の後に、ウエットエッチングで前記第２活性領域及び前記ゲート電極をさらにエッチングする工程を含む付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記マスクは、酸化シリコン膜または窒化シリコン膜を含む付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記ハロゲンを含むガスは、塩素ガスである付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記半導体埋め込み領域は、シリコンゲルマニウムで形成される付記１〜７のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１０３】
１  シリコン基板
２  素子分離絶縁膜
３ｎ  （ｎ型ＭＯＳトランジスタを形成する）活性領域
３ｐ  （ｐ型ＭＯＳトランジスタを形成する）活性領域
４  ゲート絶縁膜
５  ゲート電極
５ｎ  （浅い接合形成時に形成される）ゲート電極上のｎ型領域
５ｐ  （浅い接合形成時に形成される）ゲート電極上のｐ型領域
６  （浅い接合形成用の）オフセットスペーサ
７  （ｎ型ＭＯＳトランジスタの）浅い接合領域
８  （ｐ型ＭＯＳトランジスタの）浅い接合領域
９ｐ  ｐ型ＭＯＳトランジスタの活性領域の凹部
９ｇ  ゲート電極上の凹部
１０ｐ  ｐ型ＭＯＳトランジスタの活性領域のＳｉＧｅ層
１０ｇ  ゲート電極上のＳｉＧｅ層
１１  （深い接合形成用の）オフセットスペーサ
１２ｎ  （ｎ型ＭＯＳトランジスタの）深い接合領域
１２ｇ  （深い接合形成時に形成される）ゲート電極上のｎ型領域
１３ｐ  （ｐ型ＭＯＳトランジスタの）深い接合領域
１３ｇ  （深い接合形成時に形成される）ゲート電極上のｐ型領域
１４  シリサイド層
１５、１６  絶縁膜
１７  層間絶縁膜
１８  コンタクトプラグ
ＲＰｎ、ＰＲｐ  レジストパターン
５０、５１  レジストパターンの開口
ＭＳＫ  ＳｉＧｅ成長用マスク
５２  ＳｉＧｅ成長用マスクの開口
Ｅｐ  活性領域３ｐの、活性領域３ｎ側の端
Ｅｍ  ＳｉＧｅ成長用マスク開口の、活性領域３ｎ側の縁
Ｂｎｐ  ゲート電極上のｎ型領域とｐ型領域との境界（ゲート電極上のｎ型領域の活性領域３ｐ側の端、ゲート電極上のｐ型領域の活性領域３ｎ側の端、活性領域３ｎと活性領域３ｐとのちょうど中間）
ＲＰｎａ  レジストパターン
５０ａ  レジストパターンの開口
ＭＳＫａ  ＳｉＧｅ成長用マスク
５２ａ  ＳｉＧｅ成長用マスクの開口
Ｅｍａ  ＳｉＧｅ成長用マスク開口の、活性領域３ｎ側の縁
Ｅｎａ  ゲート電極５上のｎ型領域の、活性領域３ｐ側の端
Ｅｎ  活性領域３ｎの、活性領域３ｐ側の端
ＣＮＴ  活性領域３ｎと活性領域３ｐとのちょうど中間（ゲート電極上のｐ型領域の活性領域３ｎ側の端）
【図１−１】
0005493173.tif 000002
【図１−２】
0005493173.tif 000003
【図１−３】
0005493173.tif 000004
【図１−４】
0005493173.tif 000005
【図１−５】
0005493173.tif 000006
【図１−６】
0005493173.tif 000007
【図１−７】
0005493173.tif 000008
【図１−８】
0005493173.tif 000009
【図１−９】
0005493173.tif 000010
【図１−１０】
0005493173.tif 000011
【図１−１１】
0005493173.tif 000012
【図１−１２】
0005493173.tif 000013
【図１−１３】
0005493173.tif 000014
【図１−１４】
0005493173.tif 000015
【図１−１５】
0005493173.tif 000016
【図１−１６】
0005493173.tif 000017
【図１−１７】
0005493173.tif 000018
【図１−１８】
0005493173.tif 000019
【図１−１９】
0005493173.tif 000020
【図２】
0005493173.tif 000021
【図３−１】
0005493173.tif 000022
【図３−２】
0005493173.tif 000023
【図３−３】
0005493173.tif 000024
【図４】
0005493173.tif 000025