(57)【特許請求の範囲】
【請求項１】
集積回路と、信号線および接地線によって画定される相互接続構造とを備えるチップであって、前記相互接続構造が、第１のメタライゼーション・レベルと、前記第１のメタライゼーション・レベルとは異なる第２のメタライゼーション・レベルと、接地電位に接続される第１群の電流路とを含む、チップと、
前記第１のメタライゼーション・レベルに配置され、電気信号を伝えるように前記集積回路と電気的に接続された信号線と、
前記第１のメタライゼーション・レベルまたは前記第２のメタライゼーション・レベルに配置され、前記信号線の近くに位置付けされた第１の接地線であって、第１の端部と、前記第１の端部とは別の第２の端部と、前記第１の端部および前記第２の端部の中間点に位置付けされる中心コンタクトとを有し、前記第１の端部は前記第１群の電流路の第１の電流路に接続され、前記第２の端部は前記第１群の電流路の第２の電流路に接続され、前記中心コンタクトは前記第１群の電流路の第３の電流路に接続される、第１の接地線と、
前記集積回路に含まれ、第１群の各電流路に配置される制御ユニットであって、それぞれが前記第１群の各電流路を個別に開閉するように構成された制御ユニットと
を備える、オンチップ集積可変インダクタ。
【請求項２】
前記第１の接地線が、前記信号線と前記集積回路との間に位置付けされている、請求項１に記載のオンチップ集積可変インダクタ。
【請求項３】
前記信号線が、第１の平面型渦巻き状または多角形状の信号線であり、前記第１の接地線が、前記信号線の下にある第２の平面型渦巻き状または多角形状の接地線である、請求項１または２に記載のオンチップ集積可変インダクタ。
【請求項４】
前記信号線が、第１の平面型導電線であり、前記第１の接地線が、前記第１の平面型導電線と間隔を空けて配置された第２の平面型導電線である、請求項１〜３のいずれか１項に記載のオンチップ集積可変インダクタ。
【請求項５】
前記信号線および前記第１の接地線を囲繞する誘電体材料をさらに備え、前記誘電体材料の一部が、前記信号線と前記第１の接地線の間に配置されて前記信号線と前記第１の接地線の間の電気伝導を妨げている、請求項１〜４のいずれか１項に記載のオンチップ集積可変インダクタ。
【請求項６】
前記第１の接地線と前記信号線の間に配置されたキャパシタンス・シールドをさらに備える、請求項１〜５のいずれか１項に記載のオンチップ集積可変インダクタ。
【請求項７】
前記信号線の近くに位置付けされた第２の接地線をさらに備え、前記第２の接地線が、第２群の電流路を介して前記接地電位と選択的に接続されるように構成され、前記第２群の電流路が、前記第１群の電流路から電気的に分離される、請求項１〜６のいずれか１項に記載のオンチップ集積可変インダクタ。
【請求項８】
前記相互接続構造は、前記第１のメタライゼーション・レベルと前記第２のメタライゼーション・レベルとの間に存在する第３のメタライゼーション・レベルを含み、
前記第１の接地線が、前記第２のメタライゼーション・レベルに含まれ、
前記第２の接地線が、前記第３のメタライゼーション・レベルに含まれ、
前記第１の接地線、前記第２の接地線、および前記信号線は、前記第２の接地線が前記第１の接地線と前記信号線との間に垂直に配置される積重ね配列を形成する、請求項７に記載のオンチップ集積可変インダクタ。
【請求項９】
前記第１の接地線、前記第２の接地線、および前記信号線が、前記第１のメタライゼーション・レベルに含まれ、
前記信号線が、前記第１の接地線と前記第２の接地線の間に横方向に配置されている、請求項７に記載のオンチップ集積可変インダクタ。
【請求項１０】
前記第１の接地線および前記第２の接地線が、第２のメタライゼーション・レベルに含まれる、請求項７に記載のオンチップ集積可変インダクタ。
【請求項１１】
前記信号線の近くに位置付けされた第３の接地線をさらに備え、
前記第３の接地線が、第３群の電流路を介して前記接地電位と選択的に接続されるように構成され、
前記第３群の電流路が、前記第１群の電流路および前記第２群の電流路から電気的に分離される、請求項７に記載のオンチップ集積可変インダクタ。
【請求項１２】
前記第１の接地線、前記第２の接地線、および前記信号線が、第１のメタライゼーション・レベルに含まれ、
前記第３の接地線が、第２のメタライゼーション・レベルに配置されている、請求項１１に記載のオンチップ集積可変インダクタ。
【請求項１３】
前記接地線は、第１の直線的なストリップであり、前記信号線は、前記第１の直線的なストリップと実質的に平行に配置された直線的なストリップである、請求項１に記載のオンチップ集積可変インダクタ。
【請求項１４】
前記接地線は、前記信号線よりも薄いことを特徴とする、請求項１３に記載のオンチップ集積可変インダクタ。
【請求項１５】
前記接地線および前記信号線の長さがほぼ等しいことを特徴とする、請求項１３または１４に記載のオンチップ集積可変インダクタ。
【請求項１６】
前記接地線および前記信号線は、同じ幾何学的形状を有することを特徴とする、請求項１に記載のオンチップ集積可変インダクタ。
【請求項１７】
前記第１の接地線は、前記相互接続構造の第２のメタライゼーション・レベルに配置され、前記第２のメタライゼーション・レベルは、前記第１のメタライゼーション・レベルと前記集積回路との間に位置することを特徴とする、請求項１に記載のオンチップ集積可変インダクタ。
【請求項１８】
オンチップ集積可変インダクタを作る方法であって、
半導体基板上に集積回路を作ってチップを形成するステップと、
前記集積回路が作られた後、相互接続構造をチップ上に作成するステップであって、前記相互接続構造は、前記集積回路と電気的に接続されたインダクタの信号線を有する第１のメタライゼーション・レベルと、接地電位に接続される第１群の電流路とを含む、ステップと、
インダクタの第１の接地線を、前記信号線の近くで、前記相互接続構造の第１のメタライゼーション・レベルまたは前記相互接続構造の第２のメタライゼーション・レベルに作るステップと
を含み、
前記第１の接地線は、第１の端部と、前記第１の端部とは別の第２の端部と、前記第１の端部および前記第２の端部の中間点に位置付けされる中心コンタクトとを有し、
前記第１の端部は前記第１群の電流路の第１の電流路に接続され、前記第２の端部は前記第１群の電流路の第２の電流路に接続され、前記中心コンタクトは前記第１群の電流路の第３の電流路に接続され、
前記集積回路は、第１群の各電流路に配置される制御ユニットであって、それぞれが前記第１群の各電流路を個別に開閉するように構成された制御ユニットを備える、方法。
【請求項１９】
前記第１の接地線および前記信号線が、前記第１のメタライゼーション・レベルに製作される、請求項１８に記載の方法。
【請求項２０】
前記信号線に十分に近い前記第２の接地線を作るステップと、
前記第２の接地線を接地電位に接続する第２群の電流路を選択的に開閉するように構成された制御ユニットを、前記集積回路に製作するステップと、
をさらに備える、請求項１８または１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路に関し、詳細には、集積回路用のオンチップ集積可変インダクタ、そのオンチップ集積可変インダクタを具体化する設計構造、オンチップ集積可変インダクタを製作する方法、および回路動作中にオンチップ集積可変インダクタを調整する方法に関する。
【背景技術】
【０００２】
インダクタは、無線周波集積回路（ＲＦＩＣ）、複数帯域受動整合ネットワーク、複数帯域電圧制御発振器（ＶＣＯ）タンク回路、および位相遅延ユニットを含む多くの集積回路中に存在する受動電気デバイスである。インダクタは、集積回路中で単独で使用されることがあり、または、集積回路中で差動インダクタまたはトランスフォーマとして対をなして配列されることがある。一般に、インダクタは、磁場中でエネルギーを蓄えることができるリアクタンス要素であり、その中を流れる電流量の変化に抵抗する傾向がある。インダクタの性能は、関連した集積回路の性能全体に著しく影響を及ぼし、性能制限構成要素であることさえある。オンチップまたはモノリシック・インダクタは、一般に、関連した集積回路の残りの部分と同じ基板上に製作される。インダクタは、従来の金属酸化物半導体（ＭＯＳ）プロセスまたは高度シリコン・ゲルマニウム（ＳｉＧｅ）・プロセスを用いて製作することができる。
【０００３】
オンチップ・インダクタの重要なパラメータには、Ｑ（品質係数）、自己共振周波数（インダクタンス値およびキャパシタンス値）およびチップ面積があり、回路設計でこれらの全てを最適化する必要がある。品質係数Ｑは、集積回路中での一般に認められたインダクタ性能指標であり、インダクタでのエネルギー損失とエネルギー蓄積の間の関係の目安を表す。Ｑの高い値は、低基板損失および低直列抵抗を反映している。
【０００４】
平面形状（線型および平面渦巻き型を含む）か渦巻き形状かのどちらかをとることがあるオンチップ・インダクタは、固定インダクタンスか可変インダクタンスかのどちらかを持つことができる。混合信号および無線周波用途には、一般に、同調、帯域切換え、位相同期ループ機能などを達成するために可変リアクタンス要素（例えば、インダクタまたはコンデンサ）が不可欠である。そのようなリアクタンス要素は、いくつかの型の回路で使用され、その回路で、リアクタンス要素は他のリアクタンス要素と共振する。望ましい結果は、１つの周波数から他の周波数に動的に調整することができる応答を持つ共振回路である。１つの取り組み方は、オンチップ可変インダクタの信号線へ追加の長さの導体を切り換える能力を回路設計に組み込むことである。追加の長さの導体は、元の長さの導体と直列か並列かのどちらかで接続することができる。信号線の導体を長くすることで、インダクタンス値が変わる。しかし、従来の構成は、可変インダクタの信号線中にある型のスイッチを必要とし、このスイッチが、多くの混合信号および無線周波用途で、Ｑ値を許容できないほど低い値に悪化させることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、従来の可変インダクタのこれらおよび他の欠陥を克服する、オンチップ可変インダクタの改善された構成が必要とされている。
【課題を解決するための手段】
【０００６】
一実施形態では、オンチップ集積可変インダクタが、電気信号を伝えるように構成された信号線と、信号線の近くに位置付けされた接地線と、接地線を接地電位と接続する電流路に配置された少なくとも１つの制御ユニットとを備える。少なくとも１つの制御ユニットは、信号線が、電流路が開いているとき第１のインダクタンス値を持ち、電流路が閉じられて接地線を接地電位と結合するとき第２のインダクタンス値を持つように、電流路を選択的に開閉するように構成されている。
【０００７】
オンチップ集積可変インダクタの信号線は、チップ上に支持された集積回路と電気的に結合されている。オンチップ集積可変インダクタのインダクタンス値は、信号路を変えることなしに、信号線を長くすることなしに、または信号線にスイッチを組み込むことなしに変えることができる。代わりに、チップ上の集積回路が給電され動作している間に、信号線の近くに配置された１つまたは複数の接地線を接地することによって、可変インダクタのインダクタンス値を変え、または調整することができる。
【０００８】
他の実施形態では、可変オンチップ集積インダクタを作る方法が提供される。本方法は、チップ上の集積回路と電気的に結合された信号線をチップ上に製作することを含む。本方法は、さらに、信号線が、接地線が電流路で接地電位と結合されたとき第１のインダクタンス値を持ち、電流路が開いているとき第２のインダクタンス値を持つように、信号線に十分に近い接地線を製作することを含む。本方法は、さらに、電流路を選択的に開閉するように構成された少なくとも１つの制御ユニットを製作することを含む。接地線および信号線は、共通のメタライゼーション・レベルに配置されることがあり、または、異なるメタライゼーション・レベルに配置されることがある。
【０００９】
さらに他の実施形態では、オンチップ集積可変インダクタと電気的に結合された集積回路の動作中に、この可変インダクタを調整する方法が提供される。本方法は、電気信号を集積回路から可変インダクタの信号線を通して送ることを含む。本方法は、さらに、信号線のインダクタンス値を変えるために、信号線に十分に近い少なくとも１つの接地線を選択的に接地することを含む。
【００１０】
さらに他の実施形態では、回路を設計し製造するために機械読取可能媒体中に具体化された設計構造が提供される。本回路は、電気信号を伝えるように構成された信号線および信号線の近くに位置付けされた接地線を含むオンチップ集積可変インダクタを備える。本回路は、さらに、接地線を接地電位と接続する電流路に配置された少なくとも１つの制御ユニットを備える。少なくとも１つの制御ユニットは、信号線が、電流路が開いているとき第１のインダクタンス値を持ち、電流路が閉じられて接地線を接地電位と結合するとき第２のインダクタンス値を持つように、電流路を選択的に開閉するように構成されている。回路および回路構造は、設計ファイルまたは設計構造（例えば、ＧＤＳＩＩファイル）中に存在し、この設計ファイルは、設計会社、製造業者、顧客、または他の第三者に引き渡されることがある。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に従って信号線と切換え接地線で組み立てられたオンチップ集積可変インダクタを示す透視図であり、周囲の誘電体材料は、はっきりさせるために省略されている。
【図２】図１のインダクタを示す断面図である。
【図３】本発明の代替実施形態に従って信号線と複数の切換え接地線で組み立てられたオンチップ集積可変インダクタを示す、図１に似た透視図である。
【図４】本発明の代替実施形態に従って信号線と複数の切換え接地線で組み立てられたオンチップ集積可変インダクタを示す、図２に似た断面図である。
【図５】本発明の代替実施形態に従って、単一メタライゼーション・レベルに物理的に配置された信号線と複数の切換え接地線で組み立てられたオンチップ集積可変インダクタを示す、図１に似た透視図である。
【図６】本発明の代替実施形態に従って、単一メタライゼーション・レベルに物理的に配置された信号線と複数の切換え接地線で組み立てられたオンチップ集積可変インダクタを示す、図２に似た断面図である。
【図７】本発明の代替実施形態に従って、異なるメタライゼーション・レベルに物理的に配置された信号線および複数の切換え接地線で組み立てられたオンチップ集積可変インダクタを示す、図１に似た透視図である。
【図８】本発明の代替実施形態に従って、異なるメタライゼーション・レベルに物理的に配置された信号線と複数の切換え接地線で組み立てられたオンチップ集積可変インダクタを示す、図２に似た断面図である。
【図９】本発明の代替実施形態に従って、異なるメタライゼーション・レベルに物理的に配置された信号線と切換え接地線の積重ねで組み立てられたオンチップ集積可変インダクタを示す、図１に似た透視図である。
【図１０】本発明の代替実施形態に従って、異なるメタライゼーション・レベルに物理的に配置された信号線と切換え接地線の積重ねで組み立てられたオンチップ集積可変インダクタを示す、図２に似た断面図である。
【図１１】本発明の代替実施形態に従って組み立てられたオンチップ集積可変インダクタを示す、図１に似た透視図であり、信号線と接地線の間にキャパシタンス・シールドが配置されている。
【図１２】本発明の代替実施形態に従って組み立てられたオンチップ集積可変インダクタを示す、図２に似た断面図であり、信号線と接地線の間にキャパシタンス・シールドが配置されている。
【図１３】本発明の実施形態に従って渦巻き状信号線と切換え渦巻き状接地線で組み立てられたオンチップ集積可変インダクタを示す透視図であり、周囲の誘電体材料は、はっきりさせるために省略されている。
【図１４】図１３のインダクタを示す断面図である。
【図１５】本発明の代替実施形態に従って組み立てられたオンチップ集積可変インダクタを示す、図１３に似た透視図であり、信号線と接地線の間にキャパシタンス・シールドが配置されている。
【図１６】本発明の代替実施形態に従って組み立てられたオンチップ集積可変インダクタを示す、図１４に似た断面図であり、信号線と接地線の間にキャパシタンス・シールドが配置されている。
【図１７】例の設計フローを示すブロック図である。
【図１８】図１７のプロセスを実施するのに適したコンピュータ・システム中の主要なハードウェア構成要素を示すブロック図である。
【発明を実施するための形態】
【００１２】
図１および２に関して、参照数字１０で全体的に指示されたオンチップ集積可変インダクタは、誘電体材料の絶縁層１４（図２）中に埋め込まれそれによって囲繞された、導体材料のストリップの典型的な形をした信号線１２から成る。インダクタ１０は基板１６上に支持され、その基板１６は、信号線１２と接触した、特徴１８、２０が表す特徴を持つデバイスと共に、基板上または基板中あるいはその両方に形成された少なくとも１つの集積回路を含む。これらの特徴１８、２０は、基板１６上または基板１６中あるいはその両方に前もって形成されたメタライゼーション線、コンタクト、半導体材料、または回路要素の特徴あるいはそれらの複数を含むことがある。基板１６は、典型的には、集積回路全体を含む一片の半導体ウェーハを含むチップまたはダイである。
【００１３】
信号線１２の相対する端部に位置付けされたポートまたは端子２２、２４は、絶縁層１４中および誘電体層２５、２７などの任意の介在誘電体層中の導電路２１、２３によって、基板１６上の特徴１８、２０と電気的に結合されている。電気信号は、基板１６上の集積回路から信号線１２に伝えられる。あるいは、端子２２、２４は、上にあるメタライゼーション・レベル（図示されない）の導電路によって、基板１６上の他の回路と結合されることがある。
【００１４】
インダクタ１０の接地線２６は、信号線１２と基板１６の間に配置されている。接地線２６は、絶縁層２５（図２）中に埋め込まれこれによって囲繞された導電材料の直線ストリップである。一般に信号線１２の下にある接地線２６は、電気的分離をもたらす、少なくとも絶縁層１４、２５の誘電体材料の一部によって、信号線１２から隔てられている。典型的な実施形態では、インダクタ１０は１つの信号線１２を含むだけであり、接地線２６は、信号線１２と実質的に平行に並べられる。
【００１５】
接地線２６の相対する端部は、制御ユニット３２、３４によって選択的なやり方で接地と電気的にそれぞれ結合されるコンタクト２８、３０を構成する。基板１６上に存在するものとして例示された制御ユニット３２、３４は、絶縁層２５中および絶縁層２７のような任意の他の介在誘電体層中の導電路３１、３３によってコンタクト２８、３０と物理的に結合されている。制御ユニット３２、３４は、任意の電圧制御デバイス、すなわちｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタまたはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタなどの電界効果トランジスタおよびＰ型−真性−Ｎ型（ｐ−ｉ−ｎ）ダイオードであることがあるが、これらに限定されず、これらは、当業者によって理解される構成を持っている。両方の制御ユニット３２、３４が適切な電圧制御信号によって開かれたとき、接地線２６は開回路になり、電気的に浮動状態である。制御ユニット３２、３４が開状態であるとき、接地線２６の存在は、信号線１２のインダクタンスに大きな影響を及ぼさない。両方の制御ユニット３２、３４が適切な電圧制御信号によって閉じられたとき、接地線２６は、短絡によって接地電位に結合された閉回路中に配列される。接地された接地線２６が信号線１２に近いことで、以下でさらに説明されるように、インダクタ１０のインダクタンスが変わる。
【００１６】
代替実施形態では、接地線２６のコンタクト２８、３０の一方は常に接地電位とつながれ、接地線２６のコンタクト２８、３０のうちの他方だけが、接地への閉回路を完成するように切り換えられることがある。他の代替実施形態では、接地線２６はセグメント化されることがあり、追加の制御ユニットが、追加されて、セグメントを互いに選択的に結合して接地線２６の実効長を調節することができる。例えば、接地線２６は、コンタクト２８、３０の中間点に近い中心コンタクト（図示されない）と、中心コンタクト用の追加の制御ユニット（図示されない）とを含むことがあり、その結果、インダクタ１０は、異なるコンタクトの組合せが選ばれたとき３以上のインダクタンス状態を持つようになる。
【００１７】
制御ユニット３２、３４の動作は、接地線２６を接地と結合してインダクタ１０のインダクタンス値を変えるのに効果的である。制御ユニット３２、３４が閉じられ、接地線２６が導電路３１、３３によって接地と電気的に結合されたとき、接地線２６が信号線１２に近いことで、インダクタ１０のインダクタンス値が減少する。インダクタ１０は、制御ユニット３２、３４が開いているとき第１のインダクタンス値を持ち、制御ユニット３２、３４が閉じているとき第１のインダクタンス値よりも小さな第２のインダクタンス値を持つという点で、インダクタンスのこの減少は２値である。制御ユニット３２、３４が閉じているとき、接地線２６は、インダクタ１０の帰路になる。基板１６上の集積回路の動作中に制御ユニット３２、３４を開閉することができるという点で、インダクタ１０は、電圧信号によって電子的に調整可能である。
【００１８】
接地線２６の幅ｗ１は、信号線１２の幅ｗ２よりも大きいことがあり、このことは、基板１６との結合を減少させるように作用することができる。一実施形態では、接地線２６の幅ｗ１は、信号線１２の幅ｗ２と、信号線１２と接地線２６の間の間隔の２倍との積に等しいことがある。あるいは、信号線１２および接地線２６は、ほぼ同じ幅を持つことがあり、または、接地線２６は、信号線１２よりも狭いことがある。接地線２６の幅ｗ１を減少させると、制御ユニット３２、３４が閉じられて接地線２６を接地と接続するときインダクタンスの減少が少なくなる。信号線１２および接地線２６は、線厚さと線幅の比を表すアスペクト比によって特徴付けられる。一般に、接地線２６の厚さｔ１は、信号線１２の厚さｔ２よりも小さく、このことで、信号線１２と比べて接地線２６のアスペクト比がより小さくなる。信号線１２および接地線２６の長さは、ほぼ等しい。インダクタ１０に関連した集積回路が設計されるとき、信号線１２および接地線２６の寸法が選ばれる。
【００１９】
信号線１２および接地線２６は、基板１６上の集積回路の相互接続構造を画定する、ダマシンおよびデュアルダマシン・プロセスなどの従来のバックエンド工程（ＢＥＯＬ）処理によって、基板１６上に製作された相互接続金属線とビアの層状積重ねの特徴である。例えば、信号線１２は、Ｍ５レベルまたはＭ６レベルに配置された金属線であることがあり、接地線２６は、信号線１２のメタライゼーション・レベルよりも基板１６に近いＭ２レベルに配置された金属線であることがある。結果として、絶縁層１４は、典型的には、同様に相互接続構造の導電性特徴を含む介在絶縁層（図示されない）によって絶縁層２５から隔てられている。典型的には、ＢＥＯＬ処理によってより上のメタライゼーション・レベルに形成されたメタライゼーション特徴は、より下のメタライゼーション・レベルに形成されたメタライゼーション特徴よりも厚く、このことは、信号線１２が接地線２６よりも厚い可能性があることを暗示している。
【００２０】
典型的な製作順序では、特徴１８、２０および制御ユニット３２、３４、ならびにインダクタ１０に関連した集積回路は、従来のフロントエンド工程（ＦＥＯＬ）処理、すなわち最初のＭ１レベルまでのデバイス製造の過程における集積回路の半導体デバイスの製作に関連した処理によって、基板１６中および基板１６上に形成される。ＢＥＯＬ処理は、Ｍ１レベルの上にあるメタライゼーション・レベルの各々（Ｍ２レベル、Ｍ３レベルなど）を形成するために使用される。特に、ＢＥＯＬ処理は、より下のメタライゼーション・レベルの信号線１２およびより上のメタライゼーション・レベルの接地線２６、ならびに導電路２１、２３、３１、３３を画定する金属充填ビアおよび導電線、を形成するために使用される。
【００２１】
その目的のために、絶縁層２７が塗布されＢＥＯＬ処理によって処理されて金属充填ビアおよび導電線を画定し、それらのビアおよび導電線のいくつかが、導電路２１、２３、３１、３３の画定に関係する。絶縁層２５が絶縁層２７上に塗布され、知られたリソグラフィおよびエッチング技術を使用してビアおよびトレンチ（接地線２６用のトレンチを含めて）が絶縁層２５中に画定され、さらに、トレンチおよびビアに所望の導体が充填される。充填ステップの後で残っている導体のどんな過剰なオーバーバーデンも、化学機械研磨（ＣＭＰ）プロセスなどによる平坦化によって除去される。介在メタライゼーション層が、もしあれば、ＢＥＯＬ処理を使用して塗布される。絶縁層１４が塗布され、知られたリソグラフィおよびエッチング技術を使用してビアおよびトレンチ（信号線１２用のトレンチも含めて）が絶縁層１４中に画定され、さらにトレンチおよびビアに所望の導体が充填される。充填ステップの後で残っている導体のどんな過剰なオーバーバーデンも、ＣＭＰプロセスなどによる平坦化によって除去される。次に、上にあるメタライゼーション層が、もしあれば、ＢＥＯＬ処理を使用して塗布されて、相互接続構造を完成する。
【００２２】
本発明の代替実施形態では、接地線２６は、ＦＥＯＬ処理中にＭ１レベルに形成されることがある。次に、信号線１２を含むメタライゼーション・レベルを含めてより上のメタライゼーション・レベルが、上で説明されたように塗布される。
【００２３】
絶縁層１４、２５、２７は、当業者によって認められるどんな有機または無機誘電体材料でも含むことができ、これらの材料は、スパッタリング、スピンオン塗布、化学気相成長（ＣＶＤ）プロセスまたはプラズマ増速ＣＶＤ（ＰＥＣＶＤ）プロセスのような任意の数のよく知られた従来技術によって堆積させることができる。絶縁層１４、２５、２７用の無機誘電体材料候補には、二酸化珪素、フッ素ドープ珪素ガラス（ＦＳＧ）、およびこれらの誘電体材料の組合せがある可能性があるが、これらに限定されない。絶縁層１４、２５、２７を構成する誘電体材料は、約３．９である二酸化珪素の比誘電率よりも小さな相対誘電率すなわち比誘電率によって特徴付けられる可能性がある。絶縁層１４、２５、２７用のローｋ誘電体材料候補には、スピンオン芳香族熱硬化性重合体樹脂などの多孔性および無孔性スピンオン有機ローｋ誘電体、有機珪酸塩ガラス、水素に富んだ珪素オキシカーバイド（ＳｉＣＯＨ）、および炭素ドープ酸化物などの多孔性および無孔性無機ローｋ誘電体、ならびに有機および無機誘電体の組合せがあるが、これらに限定されない。当業者によって理解されるように、そのようなローｋ材料から絶縁層１４、２５、２７を製作することは、完成した相互接続構造のキャパシタンスを小さくするように作用する可能性がある。
【００２４】
信号線１２および接地線２６用の適切な導電材料には、銅（Ｃｕ）、アルミニウム（Ａｌ）、これらの金属の合金、および他の同様な金属があるが、これらに限定されない。これらの金属は、ＣＶＤプロセスおよび電解めっきまたは無電解めっきのような電気化学プロセスを含むがこれらに限定されない従来の堆積プロセスによって堆積することができる。障壁層（図示されない）が、信号線１２および接地線２６の１つまたは複数の面を被覆することがある。障壁層は、例えば、従来の堆積プロセスによって塗布されたチタンと窒化チタンの二重層、またはタンタルと窒化タンタルの二重層を含むことがある。当業者によって理解されるように、導電路２１、２３、３１、３３は、信号線１２および接地線２６と同じ材料と、タングステン（Ｗ）および金属シリサイドのような追加の種類の材料とから成ることがある。
【００２５】
基板１６は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・オン・インシュレータ（ＳＯＩ）層、および他の同様なＳｉ含有半導体材料を含むがこれらに限定されない半導体材料から成る半導体ウェーハであることがある。あるいは、基板１６は、石英ウェーハまたはＡｌＴｉＣ（Ａｌ２Ｏ３−−ＴｉＣ）ウェーハなどのセラミック基板、または当業者には知られているＩＩＩ−Ｖ化合物半導体基板などの他の種類の基板を含むことがある。
【００２６】
使用中に、続けて図１および２に関して、制御ユニット３２、３４が開に切り換えられて接地線２６を電気的浮動状態にしたとき、インダクタ１０は第１のインダクタンス値を持つ。インダクタ１０を含む関連した集積回路の動作中に、インダクタ１０のインダクタンスを調整する必要に基づいて、集積回路が、適切な制御線（図示されない）で電圧信号を制御ユニット３２、３４に伝える。その電圧信号は、制御ユニット３２、３４が状態を変え電流路を閉じて、導電路３１、３３を通して接地線２６を接地に接続するのに効果的である。例えば、電圧信号は、制御ユニット３２、３４として動作する電界効果トランジスタまたはｐ−ｉ−ｎダイオードに電気的にバイアスを掛けてそれぞれのソース／ドレイン領域間に電流を伝導し、このことが、接地線２６を閉じた電流路で接地電位と接続する。接地線２６を接地することは、インダクタ１０のインダクタンスを、第１のインダクタンス値よりも小さな第２のインダクタンス値に減少させるように作用する。その結果として、関連した集積回路が動作している間に、インダクタ１０のインダクタンスを能動的に調整することができ、したがって、インダクタンスの変化はプログラム可能である。
【００２７】
同様な参照数字は図１、２の同様な特徴を指示する図３、４に関して、また、本発明の代替実施形態に従って、オンチップ集積可変インダクタ３８は、インダクタ１０（図１、２）の構成を変えて接地線２６のほかに接地線４０、４２を取り入れることによって、複数の接地線を組み込んでいる。接地線２６と同様に、接地線４０、４２は、接地線２６の一方の側に接地線４０が配置され反対の側に接地線４２が配置されるように絶縁層１４中に埋め込まれた導電材料の直線ストリップである。接地線４０、４２は、また、信号線１２と基板１６の間に配置され、接地線２６と同じメタライゼーション・レベルに存在し、さらに、接地線２６に関して上で説明されたように形成される。
【００２８】
接地線４０、４２は、絶縁層１４の誘電体材料の部分によって、互いに、接地線２６から、さらに信号線１２から電気的に分離されている。また、接地線４０、４２は、接地線２６と同じＢＥＯＬプロセス技術によって同じＢＥＯＬ金属から形成され、典型的には、接地線２６と同時に形成される。接地線４０、４２は、信号線１２と接地線２６の間の寸法関係に似た、信号線１２との寸法関係を持つことができる。しかし、個々の接地線２６、４０、４２の幅または厚さあるいはその両方が異なることがある。
【００２９】
接地線２６の相対する端部は、制御ユニット３２、３４によって選択的なやり方で接地と電流路でそれぞれ電気的に結合されるコンタクト２８、３０を構成する。基板１６上に存在するものとして例示された制御ユニット３２、３４は、絶縁層２５中、および絶縁層２７のような任意の他の介在誘電体層中の導電路３１、３３によって、コンタクト２８、３０と物理的に結合されている。
【００３０】
接地線４０の相対する端部は、制御ユニット４８、５０によって選択的なやり方で接地とそれぞれ電気的に結合されるコンタクト４４、４６を構成する。接地線４２の相対する端部は、制御ユニット５６、５８によって選択的なやり方で接地とそれぞれ電気的に結合されるコンタクト５２、５４を構成する。制御ユニット３２、３４に似た構成を持つ制御ユニット４８、５０および制御ユニット５６、５８は、同時に閉じたとき、接地線２６に対する制御ユニット３２、３４の動作と似たやり方で、それぞれの接地線４０、４２を個別の分離された電流路で接地と選択的に接続するように動作する。制御ユニット４８、５０、５６、５８は、基板１６上に位置付けされ、導電路３１、３３（図２）に似た導電路（図示されない）によってそれぞれの接地線４０、４２と結合されることがある。図を簡単にするために、導電路２１、２３、３１、３３は図４から削除されている。
【００３１】
制御ユニット３２、３４、制御ユニット４８、５０、および制御ユニット５６、５８の動作は、接地線２６、４０、４２を個々に接地と結合することによって、あるいは、接地線２６、４０、４２の異なる組合せを接地と結合することによって、インダクタ３８のインダクタンスを変えるのに効果的である。制御ユニット３２、３４、制御ユニット４８、５０、または制御ユニット５６、５８の組の１つまたは複数が閉じたとき、接地線２６、４０、４２のうちの接地された１つまたは複数が信号線１２に近いことで、インダクタ３８のインダクタンスが減少する。インダクタ１０（図１、２）の２値維持可能性とは対照的に、インダクタンスの異なる減少量の数は、切換え接地線２６、４０、４２の数に比例する。例えば、３つの接地線２６、４０、４２を選択的に接地することによって、インダクタ３８は、制御ユニット３２、３４、制御ユニット４８、５０、制御ユニット５６、５８、およびこれらの組合せをただ単に開閉することによって選ぶことができる８つの異なるインダクタンス値を持つことができるようになる。
【００３２】
同様な参照数字は図１、２の同様な特徴を指示する図５、６に関して、また、本発明の代替実施形態に従って、オンチップ集積可変インダクタ６０は、インダクタ１０（図１、２）に存在する接地線２６の代わりに接地線６２、６４を含む。接地線２６と同様に、接地線６２、６４は、信号線２６の一方の側に接地線６２が配置され反対側に接地線６４が配置されるように絶縁層１４中に埋め込まれた導電材料の直線ストリップから成っている。接地線６２、６４は、信号線１２と同じメタライゼーション・レベルに存在している。接地線６２、６４は、絶縁層１４の部分によって、互いに、さらに信号線１２から電気的に分離されている。接地線６２、６４は、また、信号線１２と同じＢＥＯＬプロセス技術によって同じＢＥＯＬ金属から形成され、典型的には、信号線１２と同時に形成される。接地線６２、６４は、信号線１２と接地線２６（図１、２）の間の寸法関係に似た、信号線１２との寸法関係を持つことができる。しかし、接地線６２、６４の各々は、異なる幅を持つことができる。
【００３３】
接地線６２の相対する端部は、制御ユニット７０、７２によって選択的なやり方で接地と電流路でそれぞれ電気的に結合されるコンタクト６６、６８を構成する。接地線６４の相対する端部は、制御ユニット７８、８０によって選択的なやり方で接地と他の電流路でそれぞれ電気的に結合されるコンタクト７４、７６を構成する。制御ユニット３２、３４と似た構成を持つ制御ユニット７０、７２および制御ユニット７８、８０は、同時に閉じたとき、接地線２６に対する制御ユニット３２、３４の動作に似たやり方で、それぞれの接地線６２、６４を個別の分離された電流路で接地と選択的に結合するように動作する。制御ユニット７０、７２、７８、８０は、基板１６上に位置付けされて、導電路３１、３３（図２）に似た導電路（図示されない）によってそれぞれの接地線６２、６４と結合されることがある。図を簡単にするために、導電路２１、２３、３１、３３は図６から削除されている。
【００３４】
制御ユニット７０、７２および制御ユニット７８、８０の動作は、接地線６２、６４を個々に接地と結合することによって、あるいは、接地線６２、６４の両方を接地と結合することによって、インダクタ６０のインダクタンスを変えるのに効果的である。制御ユニット７０、７２または制御ユニット７８、８０の組の１つまたは両方が閉じたとき、接地された接地線６２、６４が信号線１２に近いことで、インダクタ６０のインダクタンスが減少する。接地線６２、６４を選択的に接地することで、インダクタ６０は、制御ユニット７０、７２および制御ユニット７８、８０をただ単に開閉することによって選ぶことができる３つの異なるインダクタンス値を持つことができるようになる。
【００３５】
代替実施形態では、接地線６２、６４の一方または両方と信号腺１２の間に配置された一連のビアを使用して、キャパシタンス・シールド（図示されない）が画定されることがある。この随意のキャパシタンス・シールドは、キャパシタンス・シールド１０６（図１１、１２）に似たやり方で動作する。
【００３６】
同様な参照数字は図３、４および図５、６の同様な特徴を指示する図７、８に関して、また、本発明の代替実施形態に従って、オンチップ集積可変インダクタ８１は、信号線１２と異なるメタライゼーション・レベルにある接地線２６、４０、４２と、信号線１２と同じメタライゼーション・レベルにある接地線６２、６４とを含む。異なる接地線２６、４０、４２、６２、６４またはそれらの置換および組合せを接続することによって、インダクタ８１のインダクタンスは、それら接地線の数に比例した複数の異なるインダクタンス値に切り換えることができる。一実施形態では、接地線２６を接地に切り換え、その他の接地線４０、４２、６２、６４を単独か組合せかで切り換えてインダクタ８１を調整することができる。この実施形態では、インダクタ８１は、垂直方向と水平方向の両方で調整可能である。図を簡単にするために、導電路２１、２３、３１、３３は図８から削除されている。
【００３７】
同様な参照数字は図１、２の同様な特徴を指示する図９、１０に関して、また、本発明の代替実施形態に従って、オンチップ集積可変インダクタ８２は、インダクタ１０（図１、２）の構成を変えて、接地線２６のほかに接地線８４、８６を取り入れることによって接地線の積重ねを組み込んでいる。接地線８４、８６ならびに接地線２６は、信号線１２と基板１６の間に配置されている。接地線２６と同様に、接地線８４、８６は、接地線８４が接地線２６と信号線１２の間にあり接地線２６が接地線８４と８６の間にあるように絶縁層８３、８５中にそれぞれ埋め込まれた導電材料の直線ストリップである。絶縁層８３、８５は、絶縁層１４、２５に似ており、絶縁層２５と積み重ねられている。接地線８４は、信号線１２を含むメタライゼーション・レベルと接地線２６を含むメタライゼーション・レベルの間のメタライゼーション・レベルに存在することがあり、接地線２６は、接地線８４を含むメタライゼーション・レベルと接地線８６を含むメタライゼーション・レベルの間のメタライゼーション・レベルに存在することがある。例えば、信号線１２はＭ６レベルに配置された金属線であることがあり、接地線８６はＭ２レベルに配置された金属線であることがあり、接地線２６は、Ｍ３レベルに配置された金属線であることがあり、さらに接地線８４は、Ｍ４レベルに配置された金属線であることがある。
【００３８】
接地線８４、８６は、少なくとも絶縁層１４、２５、８３、８５の部分によって、互いに、接地線２６から、さらに信号線１２から電気的に分離されている。また、接地線８４、８６は、接地線２６と同じＢＥＯＬプロセス技術によって同じＢＥＯＬ金属から形成される。接地線８４、８６は、信号線１２と接地線２６の間の寸法関係に似た、信号線１２との寸法関係を持つことができる。しかし、接地線２６、８４、８６の各々は、図９、１０に図示されたように、異なる幅または厚さあるいはその両方を持つことができる。
【００３９】
接地線８４の相対する端部は、制御ユニット９２、９４によって選択的なやり方で接地と電流路でそれぞれ電気的に結合されるコンタクト８８、９０を構成する。接地線８６の相対する端部は、制御ユニット１００、１０２によって選択的なやり方で接地と他の電流路でそれぞれ電気的に結合されるコンタクト９６、９８を構成する。制御ユニット３２、３４と似た構成を持つ制御ユニット９２、９４および制御ユニット１００、１０２は、同時に閉じたとき、接地線２６に対する制御ユニット３２、３４の動作に似たやり方で、それぞれの接地線８４、８６を接地と選択的に結合するように動作する。制御ユニット９２、９４、１００、１０２は、基板１６上に位置付けされて、導電路３１、３３（図２）に似た導電路（図示されない）によってそれぞれの接地線８４、８６と結合されることがある。図を簡単にするために、導電路２１、２３、３１、３３は図１０から削除されている。
【００４０】
制御ユニット３２、３４、制御ユニット９２、９４、および制御ユニット１００、１０２の動作は、接地線２６、８４、８６を個々に接地電位と結合することによって、あるいは、接地線２６、８４、８６の異なる組合せを接地電位と結合することによって、インダクタ８２のインダクタンスを変えるのに効果的である。制御ユニット３２、３４、制御ユニット９２、９４または制御ユニット１００、１０２の組の１つまたは複数が閉じたとき、接地線２６、８４、８６の接地された１つまたは複数が信号線１２に近いことで、インダクタ８２のインダクタンスが減少する。インダクタンスの異なる減少量の数は、切換え接地線２６、８４、８６の数に比例する。例えば、接地線２６、８４、８６を選択的に接地することで、インダクタ８２は、制御ユニット３２、３４、制御ユニット９２、９４および制御ユニット１００，１０２をただ単に開閉することによって選ぶことができる８つの異なるインダクタンス値を持つことができるようになる。
【００４１】
接地線２６、８４、８６のどれも接地と結合されないとき、インダクタ８２のインダクタンスは最大になる。接地線２６、８４、８６の１つまたは複数を接地に結合することは、インダクタ８２のインダクタンスを減少させるように作用する。信号線１２に最も近い接地線８４が接地と結合され、さらに、接地線８４が、下にある接地線２６および８６のどちらとも同じくらいの幅であるかそれよりも広い場合に、接地線２６、８６のどちらかもまた接地と結合されるか否かにかかわらず、インダクタ８２のインダクタンスは最小になる。
【００４２】
インダクタ８２は、接地線２６、８４、８６の１つまたは複数と同じメタライゼーション・レベルに、インダクタ３８（図３、４）の接地線２６、４０、４２に似た追加の接地線（図示されない）をさらに含むことができる。あるいは、インダクタ８２は、信号線１２と同じメタライゼーション・レベルに、インダクタ６０（図５、６）の接地線６２、６４に似た追加の接地線（図示されない）をさらに含むことができる。
【００４３】
同様な参照数字は図１、２の同様な特徴を指示する図１１、１２に関して、また、本発明の代替実施形態に従って、他の点ではインダクタ１０（図１、２）に似ているオンチップ集積可変インダクタ１０４は、キャパシタンス・シールド１０６を組み込んでいる。キャパシタンス・シールド１０６は、信号線１２と接地線２６の間の絶縁層８３中に配置され、したがって、信号線１２を含むメタライゼーション・レベルと接地線２６を含むメタライゼーション・レベルの間のメタライゼーション・レベルに存在している。例えば、信号線１２はＭ６レベルに配置された金属線であることがあり、キャパシタンス・シールド１０６はＭ３レベルに配置された金属線であることがあり、さらに接地線２６は、Ｍ２レベルに配置された金属線であることがある。信号線１２、接地線２６、およびキャパシタンス・シールド１０６は、少なくとも絶縁層１４、２５、８３の部分によって、互いに電気的に分離されている。また、キャパシタンス・シールド１０６は、信号線１２および接地線２６を形成する同じＢＥＯＬプロセス技術によって同じまたは同様なＢＥＯＬ金属から形成される。図を簡単にするために、導電路２１、２３、３１、３３は、図１２から削除されている。
【００４４】
キャパシタンス・シールド１０６は、蛇のような形に互いに電気的に連結された複数の実質的に同一のセグメント１０８を含む。キャパシタンス・シールド１０６が連続した接地面または薄板に似ないように、さらに接地線２６の切換えがキャパシタンス・シールド１０６の存在する状態で信号線１２のインダクタンスに影響を及ぼすことができるように、セグメント１０８が組み立てられ配列されてギャップを画定している。キャパシタンス・シールド１０６は、常に、接地線につながれているので、選択的に切り換えられない。
【００４５】
キャパシタンス・シールド１０６は、信号線１２と基板１６の間の容量性結合を減少させ、このことが、接地線２６の２つの異なる状態に関して同様なＱ係数をインダクタ１０４に与えている。その上、キャパシタンス・シールド１０６は、インダクタ１０４の信号線１２を、基板１６上の集積回路中の回路のその他の部分から分離するのに役立つ。代替実施形態では、キャパシタンス・シールド１０６は櫛形であることがある。
【００４６】
同様な参照数字は図１、２の同様な特徴を指示する図１３、１４に関して、また、本発明の代替実施形態に従って、オンチップ集積可変インダクタ１１８は、多角形状信号線１２０と、信号線１２０と基板１６の間に配置された多角形状接地線１２６とを含む。信号線１２０および接地線１２６は、各々、信号線１２および接地線２６（図１、２）に似た導電性材料の平面ストリップから形成される。信号線１２０は、絶縁層１４中に埋め込まれて絶縁層１４で囲繞され、同様に、接地線１２６は、絶縁層２５中に埋め込まれて絶縁層２５で囲繞されている。信号線１２０および接地線１２６の形状は実質的に同一である。信号線１２０の相対する端部に位置付けされたポートまたは端子１２３、１２４は、導電路２１、２３によって、基板１６上の集積回路の特徴１８、２０と電気的に結合されている。
【００４７】
一般に信号線１２０の下にある接地線１２６は、電気的な分離をもたらす絶縁層１４、２５の部分によって、信号線１２０から隔てられている。信号線１２０および接地線１２６は、信号線１２および接地線２６（図１、２）に関して本明細書で説明されたように、そのようなプロセス技術で使用される従来のＢＥＯＬプロセス技術によって従来のＢＥＯＬ金属から、異なるメタライゼーション・レベルに形成される。例えば、信号線１２０はＭ５レベルまたはＭ６レベルに配置されることがあり、接地線１２６は基板１６により近いＭ２レベルに配置されることがある。信号線１２０および接地線１２６は、当業者によって理解されるように、ドロップダウン・ビアおよびアンダーパスと共に追加の同心配列平面渦巻き線（図示されない）を含むことがある。信号線１２０および接地線１２６は、図１３に、多角形を、典型的な実施形態では八角形を持つものとして図示されている。しかし、信号線１２０および接地線１２６は、代わりに、長方形、円形、または楕円形をした渦巻きとして、または異なる数の辺を持った多角形として巻かれることがある。
【００４８】
接地線１２６の相対する端部は、制御ユニット３２、３４によって選択的なやり方で接地と電流路でそれぞれ電気的に結合されるコンタクト１２８、１３０を構成する。コンタクト１２８、１３０は、導電路３１、３３によって制御ユニット３２、３４と物理的に結合されている。適切な電圧制御信号によって両方の制御ユニット３２、３４が開に切り換えられたとき、接地線１２６は開路で電気的に浮動状態である。制御ユニット３２、３４が開状態であるとき、浮動接地線１２６は、信号線１２０のインダクタンスを大きく変えない。両方の制御ユニット３２、３４が適切な電圧制御信号によって閉じられたとき、接地線１２６は、短絡によって接地電位に結合された閉じた電流路になっている。代替実施形態では、接地線１２６のコンタクト１２８、１３０の一方は常に接地とつながれ、接地線１２６のコンタクト１２８、１３０の他方だけが、接地電位への閉じた回路を完成するように切り換えられることがある。
【００４９】
制御ユニット３２、３４の動作は、接地線１２６を接地電位と選択的に結合することによって、インダクタ１１８のインダクタンスを変えるのに効果的である。制御ユニット３２、３４が閉じられ、接地線１２６が接地と電流路で電気的に結合されたとき、接地線１２６が信号線１２に近いことで、インダクタ１１８のインダクタンスが減少する。インダクタ１１８は、制御ユニット３２、３４が開に切り換えられたとき第１のインダクタンス値を持ち、制御ユニット３２、３４が閉に切り換えられたとき第１のインダクタンス値よりも小さな第２のインダクタンス値を持つという点で、この減少は、２値である。制御ユニット３２、３４が閉じられたとき、接地線１２６は、インダクタ１１８の信号経路にない。基板１６上の集積回路の動作中に制御ユニット３２、３４を開閉できるという点で、インダクタ１１８は、電子的に調整可能である。
【００５０】
同様な参照数字は図１、２の同様な特徴を指示する図１５、１６に関して、また、本発明の代替実施形態に従って、他の点ではインダクタ１１８（図１３、１４）に似ているオンチップ集積可変インダクタ１４０は、キャパシタンス・シールド１４２を組み込んでいる。キャパシタンス・シールド１４２は、信号線１２０と接地線１２６の間のメタライゼーション・レベルに配置されている。キャパシタンス・シールド１４２は、信号線１２０と接地線１２６の間の絶縁層８３中に配置され、したがって、信号線１２０を含むメタライゼーション・レベルと接地線１２６を含むメタライゼーション・レベルの間のメタライゼーション・レベルに存在する。例えば、信号線１２０は、Ｍ６レベルに配置された金属線であることがあり、キャパシタンス・シールド１４２はＭ３レベルに配置された金属線であることがあり、さらに接地線１２６はＭ２レベルに配置された金属線であることがある。信号線１２０、接地線１２６、およびキャパシタンス・シールド１４２は、絶縁層１４、８３、１２２の部分によって互いに電気的に分離されている。キャパシタンス・シールド１４２は、また、信号線１２０および接地線１２６を形成する同じＢＥＯＬプロセス技術によって同じまたは同様なＢＥＯＬ金属から形成される。図を簡単にするために、導電路２１、２３、３１、３３は図１６から削除されている。
【００５１】
キャパシタンス・シールド１４２は、中央ブリッジ１４８の相対する側端から延びるシールド線１４４、１４６の形をした複数の実質的に同一の平行な線セグメントまたは指状部を含む。シールド線１４４、１４６の各隣接した対は、キャパシタンス・シールド１４２が連続した接地面または薄板を画定しないように、さらに接地線１２６の切換えが、キャパシタンス・シールド１４２の存在する状態で信号線１２０のインダクタンスに影響を及ぼすことができるように、ギャップで隔てられている。キャパシタンス・シールド１４２は、常に、接地につながれている。
【００５２】
キャパシタンス・シールド１４２は、信号線１２０と基板１６の間の容量性結合を減少させて、インダクタ１４０に最適化されたＱ係数を与える。その上、キャパシタンス・シールド１４２は、インダクタ１４０の信号線１２０を、基板１６上の集積回路中の回路のその他の部分から分離するのに役立つ。あるいは、シールド線が信号線１２０に対して垂直に向けられている限りで、キャパシタンス・シールド１４２は、放射型シールドに見られるものなどの異なるパターンの導電特徴を持つことができる。
【００５３】
図１７は、集積回路を製造するための例の設計フロー１６０のブロック図を示す。設計フロー１６０は、設計される集積回路の型に依存して変わることがある。例えば、特定用途向け集積回路（ＡＳＩＣ）を組み立てるための設計フロー１６０は、標準部品を設計するための設計フロー１６０と違っている。設計構造１６４は、設計プロセス１６２の入力であり、知的所有権（ＩＰ）提供者、コア開発者、または他の設計会社から来ることがある。設計構造１６４は、回路図および配置図、またはＶＨＤＬやＶｅｒｉｌｏｇなどのハードウェア記述言語（ＨＤＬ）の形でオンチップ集積可変インダクタ１０、３８、６０、８１、８２、１０４、１１８、または１４０の１つまたは複数を含む。ＨＤＬ表現は、一般に、回路設計で行われるべき論理または機能を定義するので、集積回路のＨＤＬ表現は、多くの点でソフトウェア・プログラムに似ている。設計構造１６４は、図１８の背景において下で説明されるように、１つまたは複数の機械読取可能媒体にあることがある。例えば、設計構造１６４は、１つまたは複数のオンチップ集積可変インダクタ１０、３８、６０、８１、８２、１０４、１１８、または１４０を含む集積回路のテキスト・ファイルまたは図的表現であることがある。設計プロセス１６２は、１つまたは複数のオンチップ集積可変インダクタ１０、３８、６０、８１、８２、１０４、１１８、または１４０を含む集積回路をネットリスト１７６に合成し（または、変換し）、ネットリスト１７６は、例えば、厖大なワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなどのリストであり、集積回路設計において他の要素および回路への接続を記述し、少なくとも１つの機械読取媒体に記録される。
【００５４】
設計プロセス１６２は、様々な入力を使用することを含み、例えば、ある製造技術（例えば、異なるテクノロジ・ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）のための、モデル、配置図、および記号表現を含めて一組の共通に使用される要素、回路およびデバイスを収納することがあるライブラリ要素１６６と、設計仕様１６８と、特徴付けデータ１７０と、検証データ１７２と、設計ルール１７４と、試験パターンおよび他の試験情報を含むことがある試験データ・ファイル１７８とからの入力を使用する。設計プロセス１６２は、さらに、例えば、タイミング解析のような標準回路設計プロセス、検証ツール、設計ルール・チェッカ、位置およびルート・ツールなどを含む。集積回路設計の当業者は、設計プロセス１６２の代替実施形態で使用される可能性のある可能な電子設計自動ツールおよびアプリケーションの範囲を理解することができる。
【００５５】
設計プロセス１６２は、最終的には、１つまたは複数のオンチップ集積可変インダクタ１０、３８、６０、８１、８２、１０４、１１８、または１４０を含む回路を、集積回路設計のその他の部分（応用可能な場合）と共に最終設計構造１８０（例えば、ＧＤＳ記憶媒体中に格納された情報）に変換する。最終設計構造１８０は、試験データ・ファイル、設計内容ファイル、製造用データ、配置パラメータ、ワイヤ、金属のレベル、ビア、形状、試験データ、製造ラインに通すためのデータ、および１つまたは複数のオンチップ集積可変インダクタ１０、３８、６０、８１、８２、１０４、１１８、または１４０を含む回路を製造する半導体製造業者によって要求される任意の他のデータのような情報を含むことができる。次に、最終設計構造１８０は、設計フロー１６０の段階１８２に進むことができ、段階１８２は、例えば、最終設計構造１８０がテープ出力に進み、製造のために解放され、他の設計会社に送られ、または顧客に返されるところである。
【００５６】
次に、図１８は、設計プロセス１６２の様々なステップを行うことができる装置１９０を例示する。例示された実施形態の装置１９０は、ネットワーク１９２を介して１つまたは複数のクライアント・コンピュータ１９４に結合されるサーバまたは多ユーザ・コンピュータとして実現される。本発明の目的のために、各コンピュータ１９０、１９４は、実際には、任意の型のコンピュータ、コンピュータ・システムまたは他のプログラム可能電子デバイスに相当することができる。さらに、各コンピュータ１９０、１９４は、１つまたは複数のネットワーク・コンピュータを、例えば集合または他の分布コンピューティング・システムで使用して実現されることがある。代わりに、コンピュータ１９０は、単一のコンピュータまたは他のプログラム可能電子デバイス、例えば、デスクトップ・コンピュータ、ラップトップ・コンピュータ、ハンドヘルド・コンピュータ、セル電話、セット・トップ・ボックスなどの中に実現されることがある。
【００５７】
コンピュータ１９０は、典型的には、メモリ１９８に結合された少なくとも１つのマイクロプロセッサを含む中央処理ユニット（ＣＰＵ）１９６を含み、メモリ１９８は、コンピュータ１９０の主記憶装置を含むランダム・アクセス・メモリ（ＲＡＭ）・デバイス、ならびに、任意の補助レベルのメモリ、例えばキャッシュ・メモリ、不揮発性またはバックアップ・メモリ（例えば、プログラム可能またはフラッシュ・メモリ）、読出し専用メモリなどであることがある。その上、メモリ１９８は、コンピュータ１９０中のどこか他のところに物理的に位置付けされたメモリ記憶装置、例えば、ＣＰＵ１９６のプロセッサ中の任意のキャッシュ・メモリ、ならびに、例えば大容量記憶デバイス２００またはコンピュータ１９０に結合された他のコンピュータに格納されるように仮想メモリとして使用される任意の記憶容量、を含むと考えられることがある。また、コンピュータ１９０は、典型的には、情報を外部に伝えるためにいくつかの入力および出力を受け取る。ユーザまたはオペレータとのインタフェースとして、コンピュータ１９０は、典型的には、１つまたは複数のユーザ入力デバイス（例えば、特に、キーボード、マウス、トラックボール、ジョイスティック、タッチパッド、またはマイクロフォンあるいはそれらの複数）およびディスプレイ（例えば、特に、ＣＲＴモニタ、ＬＣＤディスプレイ・パネル、またはスピーカあるいはそれらの複数）を組み込んだユーザ・インタフェース２０２を含む。さもなければ、ユーザ入力は、他のコンピュータまたは端子を介して受け取られることがある。
【００５８】
追加の記憶のために、コンピュータ１９０は、また、１つまたは複数の大容量記憶デバイス２００、例えば、特に、フロッピまたは他の取外し可能なディスク・ドライブ、ハード・ディスク・ドライブ、直接アクセス記憶デバイス（ＤＡＳＤ）、光ドライブ（例えば、ＣＤドライブ、ＤＶＤドライブなど）、またはテープ・ドライブあるいはそれらの複数を含むことができる。さらに、コンピュータ１９０は、他のコンピュータおよび電子デバイスとの情報の通信を可能にするために、１つまたは複数のネットワーク１９２（例えば、特に、ＬＡＮ、ＷＡＮ、無線ネットワーク、またはインターネットあるいはそれらの複数）とのインタフェース２０４を含むことができる。理解されるべきことであるが、当技術分野でよく知られているように、コンピュータ１９０は、典型的には、ＣＰＵ１９６と構成要素１９８、２００、２０２および２０４の各々との間に適切なアナログ・インタフェースまたはディジタル・インタフェースあるいはその両方を含む。本発明の背景の中に他のハードウェア環境が予想される。
【００５９】
以下でより詳細に説明されるように、コンピュータ１９０は、オペレーティング・システム２０６の制御の下で動作して、様々なコンピュータ・ソフトウェア・アプリケーション、構成要素、プログラム、オブジェクト、モジュール、データ構造など実行し、またはその他の形で利用する。さらに、様々なアプリケーション、構成要素、プログラム、オブジェクト、モジュールなどは、また、ネットワーク１９２を介してコンピュータ１９０に結合された他のコンピュータ中の１つまたは複数のプロセッサで、例えば分布またはクライアント・サーバ・コンピューティング環境で、実行されることがあり、それによって、コンピュータ・プログラムの機能を実現するために必要な処理は、ネットワーク上の複数のコンピュータに割り当てられることがある。
【００６０】
一般に、本発明の実施形態を実施するために実行されるルーチンは、オペレーティング・システムの一部または特定のアプリケーション、構成要素、プログラム、オブジェクト、命令のモジュールまたは列、またはそれどころか命令の部分集合として実施されるとしても、本明細書では、「コンピュータ・プログラム・コード」またはただ単に「プログラム・コード」と呼ばれる。プログラム・コードは、典型的には、様々なときにコンピュータ中の様々なメモリおよび記憶デバイスに常駐し、かつ、コンピュータ中の１つまたは複数のプロセッサによって読み出され実行されるとき、本発明の様々な態様を具体化するステップまたは要素を実行するために必要なステップをそのコンピュータに行わせる１つまたは複数の命令を含む。さらに、本発明は、完全に機能するコンピュータおよびコンピュータ・システムの背景でこれまで説明され、また以下でも説明されるが、本発明の様々な実施形態は様々な形のプログラム製品として配布されることが可能であり、さらに本発明は、この配布を実際に行うために使用される特定の型の機械読取可能媒体とは関係なく等しく適用されることを、当業者は理解するだろう。機械読取可能媒体の例には、特に、揮発性および不揮発性メモリ・デバイス、フロッピおよび他の取外し可能ディスク、ハード・ディスク・ドライブ、磁気テープ、光ディスク（例えば、ＣＤ−ＲＯＭ、ＤＶＤ、その他）のような有体記録可能型媒体、およびディジタルおよびアナログ通信リンクのような伝送型媒体があるが、これらに限定されない。
【００６１】
その上、以下で説明される様々なプログラム・コードは、本発明の特定の実施形態でそのプログラム・コードが実施されるアプリケーションに基づいて識別されることがある。しかし、理解されるべきことであるが、以下のどんな特定のプログラム名称集もただ単に便宜上使用されるだけであり、したがって、本発明は、そのような名称集によって識別または暗示された、あるいはその両方の任意の特定のアプリケーションだけでの使用に限定されるべきでない。さらに、コンピュータ・プログラムをルーチン、手順、方法、モジュール、オブジェクト、および同様なものに編成することができる典型的には無限数のやり方、ならびに、典型的なコンピュータ内に常駐する様々なソフトウェア層（例えば、オペレーティング・システム、ライブラリ、ＡＰＩ、アプリケーション、アプレットなど）の間にプログラム機能を割り当てることができる様々なやり方を考慮に入れると、本発明は、本明細書で説明されるプログラム機能の特定の編成および割当てに限定されないことは、理解されるべきである。
【００６２】
図１７の設計プロセス１６２の様々なアクティビティを実施するために、コンピュータ１９０は、例えば設計プロセス・ツール２０８を含めていくつかのソフトウェア・ツールを含む。集積回路の設計、検証または試験あるいはそれらの複数に関連して利用される他のツールは、また、コンピュータ１９０でも利用することができる。さらに、設計プロセス・ツール２０８は、単一コンピュータ１９０中に示されているが、特に複数の個人が集積回路設計の論理設計、集積化および検証に参加する場合には、これらのツールは、典型的には、別個のコンピュータ中に配置されることは、本開示の恩恵を受ける当業者によって理解されるだろう。したがって、本発明の実施形態は、図１８に例示された単一コンピュータ実施に限定されない。
【００６３】
当業者は認めることであろうが、図１７および１８に例示された典型的な環境は、本発明の実施形態を限定する意図でない。実際は、他の代替ハードウェア環境またはソフトウェア環境あるいはその両方が使用されることがあることを、当業者は認めるだろう。
【００６４】
「垂直面」、「水平面」などのような用語についての本明細書での言及は、言及のフレームを確定するために例として行われ、限定として行われない。本明細書で使用されるような「水平面」という用語は、実際の３次元空間の方位とは関係なく、半導体基板の慣例的な平面に平行な平面として定義される。「垂直面」という用語は、たった今定義されたような水平面に対して垂直な方向を意味する。「上に」、「上方に」、「下方に」、「側」（「側壁」のような）、「より上の」、「より下の」、「離れて上に」、「真下に」および「下に」などの用語は、水平面に対して定義される。理解されることであるが、本発明の精神および範囲から逸脱することなしに本発明を説明するために、言及の様々な他のフレームが使用されることがある。また、理解されることであるが、本発明の特徴は、図面で必ずしも一定の率で拡大して示されていない。さらに、「含む」、「持っている」、「持つ」、「の付いた」という用語、またはこれらの変形が詳細な説明か特許請求の範囲かのどちらかで使用される程度に、そのような用語は、用語「備える」と同様なやり方で包括的である意図である。
【００６５】
本発明は、様々な実施形態の説明によって例示され、さらにこれらの実施形態はかなり詳細に説明されたが、添付の特許請求の範囲をそのような詳細に制限すること、または多少なりとも限定することは、本出願人の意図でない。追加の有利点および修正は当業者に容易に明らかである。したがって、本発明は、より広い態様では、特定の詳細、典型的な装置および方法、および図示され説明された例示の例に限定されない。したがって、出願人の全体的な発明概念の精神または範囲から逸脱することなしに、そのような詳細から逸脱する可能性がある。
【図１】
0005437273.tif 000002
【図２】
0005437273.tif 000003
【図３】
0005437273.tif 000004
【図４】
0005437273.tif 000005
【図５】
0005437273.tif 000006
【図６】
0005437273.tif 000007
【図７】
0005437273.tif 000008
【図８】
0005437273.tif 000009
【図９】
0005437273.tif 000010
【図１０】
0005437273.tif 000011
【図１１】
0005437273.tif 000012
【図１２】
0005437273.tif 000013
【図１３】
0005437273.tif 000014
【図１４】
0005437273.tif 000015
【図１５】
0005437273.tif 000016
【図１６】
0005437273.tif 000017
【図１７】
0005437273.tif 000018
【図１８】
0005437273.tif 000019