(57)【特許請求の範囲】
【請求項１】
表示装置の駆動方法であって、該表示装置は：
共通基板において備えられている行列アレイであって、各々の画素は、少なくとも、第１駆動電極、第２駆動電極及び画素電極を有し、各々の画素の表示特性は、前記第１駆動電極及び前記第２駆動電極に印加される制御信号の影響下で画素領域内の複数の帯電粒子の移動を制御することにより変えられる、行列アレイ；
を有する方法であり、
リセットフェーズにおいて、各々の画素における前記複数の粒子が前記第１駆動電極の方に移動するように、全ての画素に対して制御信号を印加する段階；
画素データローディングフェーズにおいて、前記第２駆動電極を介して複数の画素の複数の行に又は前記第１駆動電極を介して複数の画素の複数の列に順に制御信号を印加する段階であって、故に、各々の画素における前記複数の粒子は前記第１駆動電極に近接したまま保たれるか又は前記画素電極の方に移動するかのどちらかであるように選択される、段階であり、各々の画素は、一の側の前記第１駆動電極及び前記第２駆動電極並びに反対側の前記画素電極と共に一時的記憶電極を更に有し、前記画素データローディングフェーズにおいて、各々の画素の前記複数の粒子は、前記第１駆動電極に近接したまま保たれるか又は前記一時的記憶電極の方に移動するかのどちらかであるように選択される、段階；
駆動フェーズにおいて、前記画素電極において前記画素電極の方に移動した前記複数の粒子を分布させるために全ての画素に制御信号を印加する段階であって、前記駆動フェーズにおいて、前記一時的記憶電極に近接している複数の粒子が前記画素電極の方に移動される、段階；
を有する方法。
【請求項２】
請求項１に記載の方法であって、前記画素データローディングフェーズにおいて、各々の画素における前記複数の粒子は、前記第１駆動電極に近接したまま保たれるか又は前記画素電極の方に移動するかのどちらかであるように選択され、前記駆動フェーズにおいて、前記画素電極に近接している前記複数の粒子の分布の均一度が高くなる、方法。
【請求項３】
請求項１に記載の方法であって、前記駆動フェーズにおいて、前記一時的記憶電極から前記第１駆動電極への複数の粒子の移動が実質的に起こらないように、信号が前記第２駆動電極に印加される、方法。
【請求項４】
請求項１に記載の方法であって、前記駆動フェーズにおいて、前記第１駆動電極から前記画素電極への前記複数の粒子の前記移動が実質的に起こらないようにする信号が、前記第２駆動電極に印加される、方法。
【請求項５】
請求項１乃至４の何れか一項に記載の方法であって、前記画素データローディングフェーズは、階調動作を与えるように複数の粒子の部分的移動を行うための複数のサブフェーズを有する、方法。
【請求項６】
請求項１乃至５の何れか一項に記載の方法であって、前記画素データローディングフェーズは、階調動作を与えるように複数の粒子の部分的移動を行うための可変振幅及び／又は持続期間のデータ信号を有する、方法。
【請求項７】
共通基板において備えられている複数の画素の行列アレイを有する表示装置であって、各々の画素は：
第１駆動電極；
第２駆動電極；
一時的記憶電極；及び
画素電極；
を有する、表示装置であり、
前記第１駆動電極及び前記第２駆動電極は前記一時的記憶電極の一の側に位置付けられ、前記画素電極は、前記一時的記憶電極の反対側に位置付けられ；
各々の画素の表示特性は、前記第１駆動電極、前記第２駆動電極、前記画素電極及び前記一時的記憶電極に印加される制御信号の影響下で画素領域内の複数の帯電粒子の移動を制御することにより変えられ、前記一時的記憶電極は、最後の駆動フェーズにおいて前記複数の粒子が前記画素電極の方に移動するようにする前に、アドレッシングフェーズ中に複数の粒子を近接したまま保つように作用する；
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、特に、面内スイッチング電気泳動表示装置に関する。
【背景技術】
【０００２】
電気泳動表示装置は、双安定表示技術の一例であり、その双安定表示技術は、選択的光散乱又は吸収機能を備えるように電界における粒子の運動を用いる。
【０００３】
一例においては、白色粒子が吸収性液体中に分布され、装置の表面に粒子を移動させるように電界を用いることが可能である。この位置において、粒子は光散乱機能を実行することが可能であり、それ故、表示は白色に見える。上部の表面から遠ざかるように移動することにより、その液体の色、例えば、黒色を見ることが可能になる。他の例においては、２つの種類の粒子、例えば、黒色の負に帯電した粒子及び白色の正に帯電した粒子が存在することが可能である。複数の異なる有効な構成が存在する。
【０００４】
電気泳動表示装置は、それらの双安定性の結果として低電力消費を可能にし（画像は、電圧を印加しないことにより維持され）、その表示装置は、バックライト又は偏光子を必要としないために、薄い表示装置を構成することを可能にする。その表示装置はまた、プラスチック材料から成ることが可能であり、また、そのような表示装置の製造においてコストパフォーマンスの高いロールツーロール処理が有効である。
【０００５】
例えば、低消費電力のみならず、プラスチック基板の薄く、本来備わっているフレキシブルな性質の恩恵を享受するように、スマートカードに電気泳動表示装置を組み込むことが提案されてきた。
【０００６】
コストをできるだけ低く抑えられる場合には、パッシブアドレッシングスキームが用いられる。表示装置の最も単純な構成はセグメント化反射型ディスプレイであり、このような種類のディスプレイで十分である多くのアプリケーションが存在する。セグメント化反射型電気泳動ディスプレイは、低消費電力で、良好な輝度を有し、また、動作において双安定性であり、それ故、ディスプレイがオフにされるときでさえ、情報を表示することができる。
【０００７】
しかしながら、改善された性能及び汎用性が、マトリクスアドレッシングスキームを用いることにより与えられる。パッシブマトリクスアドレッシングを用いる電気泳動ディスプレイは、典型的には、下部電極層と、表示媒体層と、上部電極層とを有する。バイアスされる電極と関連付けられる表示媒体の一部の状態を制御するように、上部電極及び／又は下部電極における電極に対して、バイアス電圧が選択的に印加される。
【０００８】
図１は、最上部の列電極１０と最下部の行電極１２との間に垂直電界を生成するための従来のパッシブマトリクスディスプレイのレイアウトを示している。それらの電極は、一般に、２つの別個の基板上に位置付けられている。
【０００９】
パッシブマトリクス電気泳動ディスプレイは、最上部電極層と最下部電極層との間に挟まれ、行列状に配列された電気泳動セルのアレイを有する。
【００１０】
図１のデザインについては、例えば、文献Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ９ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｉｓｐｌａｙ  Ｗｏｒｋｓｈｏｐ  （ＩＤＷ‘０２），ｂｙ  Ｒ．Ｃ．Ｌｉａｎｇ，ｐａｇｅ１３３７−１３４０（２００２）に記載されている。
【００１１】
クロスバイアスはパッシブマトリクスディスプレイのデザインにおける課題である。クロスバイアスとは、走査行（表示データにより更新される行）にない表示セルと関連する電極に印加されるバイアス電圧のことをいう。例えば、代表的なディスプレイにおける走査行におけるセルの状態を変えるために、変化されるべき又は初期状態にセルを維持するべきセルについて、上部電極層における列電極にバイアス電圧を印加することが可能である。そのような列電極は、それらの列における表示セルの全てと関連付けられ、走査行に位置していない多くのセルを有する。  
他の種類の電気泳動表示装置は、所謂、“面内スイッチング”を用いる。この種類の装置は、表示材料層において横方向に選択可能であるような粒子の移動を用いる。粒子が側面電極の方に移動されるとき、隙間が粒子間に現れ、その隙間を通して背後の表面が見えるようになる。粒子がランダムに分布しているとき、それらの粒子は、背後の表面まで光が透過することを遮蔽し、粒子の色が見える。それらの粒子は色付けされ、背後の表面は白色又は黒色であることが可能であり、又は、それらの粒子は黒色又は白色であり、背後の表面が着色されていることが可能である。
【００１２】
面内スイッチングの有利点は、その装置が透過性動作又は半透過性動作に対して適合されることができることである。特に、粒子の移動は光の経路を生成し、それ故、反射性動作及び透過性動作の両方は、その材料により実施されることが可能である。それらのディスプレイはまた、明るいフルカラー動作を提供することができる。
【００１３】
面内電極は全て、一の基板に備えられることが可能であり、又は、両方の基板が電極を有することが可能である。構造内における不必要なクロスオーバーを回避するために必要なことは、この種類の表示装置における画素デザインに影響するデザイン上の制限である。
【００１４】
最も簡単な実施形態においては、各々の画素は２つの電極に関連付けられるが、また、画素毎に３つの電極であって、画素電極、行（選択）電極及び列（データ）電極を用いるようにデザインされている。そのような３つの電極の画素デザインの例については、米国特許第６６３９５８０号明細書に記載されている。この文献においてはまた、粒子の移動に対して、異なる高さで用いる物理バリアを備えることが開示されている。
【００１５】
パッシブマトリクス面内スイッチング構成における課題は、遅い応答速度である。これは、パッシブマトリクスにより、一度に１つのラインのみがアドレス指定され、粒子は、面内の大きい距離（基板に対して垂直な方向における粒子の移動を用いる電気泳動ディスプレイのより小さいトップダウン距離に比べて）を移動する必要があるためである。画像更新時間は、多くの画素の行列による大きい表示に対して数時間に及ぶ可能性がある。
【特許文献１】米国特許第６６３９５８０号明細書
【非特許文献１】Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ９ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｉｓｐｌａｙ  Ｗｏｒｋｓｈｏｐ  （ＩＤＷ‘０２），ｂｙ  Ｒ．Ｃ．Ｌｉａｎｇ，ｐａｇｅ１３３７−１３４０（２００２）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、具体的には、面内パッシブマトリクススイッチング表示装置に関し、本発明の目的は、画像を更新するために必要な時間を短縮する駆動方法及び画素デザインを提供することである。
【課題を解決するための手段】
【００１７】
本発明に従って、表示装置の駆動方法であって、その表示装置は、共通基板において備えられる画素の行列アレイを有し、各々の画素は少なくとも第１駆動電極、第２駆動電極及び画素電極を有し、各々の画素の表示特性は、第１駆動電極、第２駆動電極及び画素電極に印加される制御信号の影響下にある画素領域により帯電された粒子の動きを制御することにより変えられ、その方法は：
リセットフェーズにおいて、各々の画素における粒子が第１駆動電極の方に移動するように、画素全てに制御信号を印加する段階；
画素データローディングフェーズにおいて、各々の画素における粒子が第１駆動電極に近接したまま留まるか又は画素電極の方に移動するかのどちらかであるように選択されるように、画素の行列に制御信号を順に印加する段階；及び
画素電極全体に亘って画素電極の方に移動した粒子を分布させるために、画素全部に制御信号を印加する段階；
を有する、駆動方法を提供する。
【００１８】
この駆動スキームは３つのフェーズを有するが、それらのうちの一のフェーズはライン毎のアドレッシングを必要とし、他のフェーズは、画素全てについて並列に実行されることが可能である。ライン毎のフェーズについて必要な時間を最短化することにより、全体のアドレッシング時間を短縮することができる。
【００１９】
画素データローディングフェーズにおいては、各々の画素における粒子は、第１駆動電極に近接したまま保たれるか又は画素電極の方に移動するかのどちらかであるように選択されることが可能であり、駆動フェーズにおいては、画素電極に近接している粒子の分布の均一性を高くすることが可能である。このようにして、画素電極の方への粒子の高速移動が実行され、最後のフェーズのみにおいて、画素電極における粒子の好ましい分布が得られる。
【００２０】
他の実施例においては、各々の画素は、一の側における第１及び第２駆動電極並びに対向する側における画素電極と共に一時的記憶電極を更に有し、そして画素データローディングフェーズにおいて、各々の画素における粒子は、第１駆動電極に近接したまま保たれるか又は画素電極に近接する一時的記憶電極の方に移動するかのどちらかであるように選択されることが可能である。駆動フェーズにおいては、一時的記憶電極に近接する画素は、その場合、画素電極の方に移動される。
【００２１】
この構成は、一時的記憶電極に粒子を選択的に移動させるライン毎のアドレッシングを用いる。これは、必要な時間が最短化されるように、短い距離であることが可能である。駆動フェーズにおいては、粒子は、画素電極に対して平行に移動されることが可能である。
【００２２】
駆動フェーズにおいては、信号は、一時的記憶電極から第１駆動電極への粒子の移動を実質的に回避するように、第２駆動電極に印加されることが可能である。
【００２３】
駆動フェーズにおいて、一時的記憶電極が用いられないとき、信号は、第１駆動電極から画素電極への粒子の移動を実質的に回避するように、第２駆動電極に印加されることが可能である。
【００２４】
異なる駆動スキームが、それ故、粒子が好ましい位置に移動され、バリアとしての役割を果たす電位を用いて、その位置に保たれることを可能にする。
【００２５】
全ての実施例において、画素データローディングフェーズは、階調動作を与えるように、粒子の部分移動を実行するために複数のサブフェーズを有することが可能である。
【００２６】
本発明はまた、共通基板において備えられる画素の行列のアレイを有する表示装置を備え、各々の画素は：
第１駆動電極；
一時的記憶電極；及び
画素電極；
を有し、
一時的記憶電極は、一の方向において第１駆動電極と対向し、他の方向において画素電極と対向し、
各々の画素の表示特性は、第１駆動電極、画素電極及び一時的記憶電極に印加される制御信号の影響下にある画素領域において帯電粒子の移動を制御することにより変えられ、一時的記憶電極は、最後の駆動フェーズにおいて画素電極の方に粒子が移動するようにする前に、アドレッシングフェーズの間に、粒子を近接したまま保つように動作可能である。
【００２７】
一時的記憶電極を使用することにより、上記のように、ライン毎のアドレッシングフェーズが短縮化されることが可能になる。一時的記憶電極は、第１駆動電極と画素電極との間で有効であり、第１駆動電極から画素電極への経路における中間記憶位置としての役割を果たす。
【００２８】
各々の画素は、一時的記憶電極の一の側における第１及び第２画素電極並びに一時的記憶電極の対向する側における画素電極と共に、第２駆動電極を更に有することが可能であり、第１及び第２駆動電極はデータ及び選択電極と関連付けられる。しばしば、選択電極は、画素の行と関連付けられ、データ電極は画素の列と関連付けられる。この構成は、下で本発明の実施形態において用いられている。第１及び第２駆動電極を列及び行の各々と関連付けること、又は、第１電極を共通電極にすることが、そして、データ電極として一時的記憶電極を接続することがまた、可能である。
【００２９】
第２駆動電極は、その場合、第１駆動電極から一時的記憶電極への粒子の経路のためのバリアとして機能するように用いられる。
【００３０】
各々の画素は、帯電粒子を有する表示媒体を更に有することが可能であり、電極及び表示媒体は、閾値電圧を上回る電極間の電圧差に応じてのみ帯電粒子が移動するように選択される。
【００３１】
このことは、閾値配列が所定の状態にある粒子の移動が起こらないようにするように用いられることが可能であるために、第２駆動電極の必要性を回避する。
【００３２】
表示媒体は、第１駆動電極と一時的記憶電極との間に挟まれることが可能である。
【００３３】
装置は、電気泳動パッシブマトリクス表示装置を有することが可能である。
【００３４】
本発明の実施例について、以下、添付図を参照しながら詳述する。
【発明を実施するための最良の形態】
【００３５】
同じ参照番号は、同じ層又は構成要素を表すように異なる図において用いられ、説明は繰り返されない。
【００３６】
図２は、出願人が提案している画素のレイアウトの第１実施例を示し、そのレイアウトは、本発明の方法に従って機能することが可能である。
【００３７】
図２においては、第１列電極２０が共通リザーバ電極に接続している。列電極２０はスパー２３を有する。第２列電極（データ電極）２４は画素電極に接続し、ゲート／選択電極２８は行方向に延びている。
【００３８】
従って、各々の画素は３つの電極を有する。画素電極は、画素の可視部分に粒子を移動させるように用いられ、この理由で、画素電極２６は画素領域の殆どを占有している。各々の画素領域は、図２において領域３０として示され、異なる画素領域は、互いから物理的に分離されていることが可能である。リザーバ電極２０、２２、２３は、画素の見えない部分に対して横方向に粒子を移動させるように用いられる。ゲート電極２８は、選択されたライン以外のライン全てにおける画素の可視部分へのリザーバ部分からの粒子の移動が起こらないようにするように用いられ、従って、画素の行毎の動作を可能にする。
【００３９】
下で説明するように、ゲート電極２８は、リザーバ電極と画素電極との間の電界を妨げるように機能し、それ故、画素電極の駆動電圧のみが、選択された行について粒子の移動をもたらし、選択された行については、電界は妨げられない。
【００４０】
このゲート電極２８は、パッシブアドレッシングスキームの結果として必要であり、選択行に対して非選択行に対するのと異なる条件を与えるために必要である。
【００４１】
図２の画素レイアウトは、２つの基板のどちらにもクロスオーバー構造を何ら必要としないで作られることが可能である。このことは、特に、装置がロールツーロール製造方法において製造されるようになっている場合に、その構造の製造性を向上させる。
【００４２】
第１基板は、リザーバ電極２０、２３、データ電極２４、画素電極２６を有し、対向基板はゲート電極２８を備えている。画素電極２６は全て個別に、データドライバにより駆動される。任意に、画素壁が、互いから画素を分離するように周りの全ての画素に対して構築されることが可能であり、それらの基板間の空間は電気泳動流体で満たされている。
【００４３】
本発明の第１特徴は、図２の画素レイアウトについて駆動スキームを与え、その第１特徴については、図３乃至８を参照して説明される。
【００４４】
図３乃至８は、図２の画素デザインの３つの電極に印加される電圧を示し、帯電粒子がどのように移動するかを示している。説明のために、左の列の画素は、粒子が画素電極の方に移動されるようになっていることを意味する“書き込み”であるようになっていて、右の列の画素は、リザーバ電極２３に近接して、粒子がリザーバにおいて留まるようになっていることを意味する“非書き込み”であるようになっている。
【００４５】
説明のために、粒子は、負電荷を有することが前提となっていて、共通リザーバ電極は、標準のアドレッシングについて０Ｖの基準電圧を有する。
【００４６】
図３の第１ステップはグローバルリセットフェーズを実行するようになっている。このことは、０Ｖである他の電極に対してリザーバ電極２３において（＋Ｖ）で示されている高い電圧を供給することにより達成される。
【００４７】
全てのゲート電極は、その場合、負電圧（−Ｖ）に設定され、リザーバ電極は、この実施例においては０Ｖの基準電圧に戻される。このことは、リザーバ電極２３から画素電極への粒子の移動が起こらないようにし、リザーバの外側への粒子の移動に対するバリアを構成する。
【００４８】
画素のライン毎のアドレッシングを実行するように、選択ラインのゲート電極２８の電圧は、負電圧の少ない電圧、例えば、０Ｖに設定される。図４は、最上部の行のアドレッシングを示し、図５は、最下部の行のアドレッシングを示している。ラインが選択されるとき、正電圧を有する画素電極は、粒子がその画素の方に移動するようにする一方、０Ｖの画素電極電圧を有する画素は、図４に示しているように、満たされていない。従って、書き込みになるようになっている画素についてのデータライン（画素電極２６に接続している）は正電圧（Ｖ）を供給される。
【００４９】
図４にまた示すように、非選択行についてのゲート電極２８は、正の書き込み電圧を有するデータ列についてさえ、粒子の何れの移動も起こらないようにする。換言すれば、図４の左下の画素は、行が選択されていないために、未だに書き込まれていず、ゲート電極２８はバリアとして機能し、電極２３から遠ざかるような粒子の移動が起こらないようにする。
【００５０】
画素を満たすことが終了した後、ゲート電極は負電圧に戻り、必要に応じて、後続のラインが選択され、次のラインの画素が満たされる。これについては、図５に示している。
【００５１】
しかしながら、この時点で、前のラインのゲート電極２８が非選択電圧（−Ｖ）に戻るとき、問題が生じる。この電圧は、画素の方に移動される粒子が画素の端部の方に更に移動されるようにする。それ故、画素はその色を部分的に失うことになる。選択電圧（−Ｖ）が印加されることが長くなればなる程、好ましくない粒子の移動が起こり、その結果、かなり前にアドレッシングされた画素はかなり変化した色を有することとなり、画素の色の水平方向の変化がもたらされる。それらの影響はかなり好ましくないものである。
【００５２】
この影響については図５に示していて、アドレッシングされた左上の画素における粒子は、上方のデート電極（−Ｖ）から下方のリザーバ電極（０Ｖ）の方に集まっている。
【００５３】
図６は、同じ影響が、次の行がアドレッシングされた後に生じることを示している。
【００５４】
この単純な画素レイアウトにおけるこの好ましくない移動を回避することは可能ではないが、本発明は、粒子が均一に分布されることを可能にする駆動スキームへの改善を提供する。
【００５５】
図７に示すように、“ポストパルス”が表示駆動スキームに対して付加され、その表示駆動スキームは、すぐに全部の画素電極に新しい電圧を印加することを有する。
【００５６】
このポストパルスは、非選択電圧に設定される全てのゲート電極の電圧により、ディスプレイにおける全ての画素がアドレッシングされた後に、印加され、全ての画素における全ての粒子がゲート電極から最も離れた画素電極の端部に凝集されるのに十分に長くこの値に維持される。これは、図６に示す状態である。
【００５７】
この時点で、全ての画素電極は、非選択電圧より小さい電圧（＜−Ｖ）がもたらされ、図７に示すように、そのことは、粒子がゲート電極の方に戻るように移動されるようにする。
【００５８】
所定の時間期間（全ての画素について同じである）の後、粒子は画素を均一に満たし、その時点で、全ての電極電圧は取り除かれ、画像は視認可能であるように維持される（粒子の双安定性により）。この安定な終了状態を図８に示す。
【００５９】
従って、アドレッシング方法は：
各々の画素における粒子がリザーバ電極２３（第１駆動電極であるとみなされる）の方に移動するように、制御信号が全ての画素に適用される、リセットフェーズ；
制御信号が順に画素の行に印加され、それ故、各々の画素における粒子は、第１駆動電極（リザーバ電極２３）に近接して保たれるか又は、画素電極２６の方に移動するかのどちらかである、画素データドーディング（即ち、アドレッシング）フェーズ；及び
制御信号が、画素電極においてより均一であるように画素電極の方に移動した粒子を分布させるために全ての画素に印加される、駆動フェーズであって、この駆動フェーズは“ポストパルス”により実行される、駆動フェーズ；
を有する。
【００６０】
この方法については、単純な画素レイアウトと関連付けて説明している。改善された性能が、より複雑な画素レイアウトにより得られることが可能であり、本発明の第２特徴は、図９に示すように、改善された画素デザインを用いている。この改善された画素デザインは本発明の特徴を構成している。
【００６１】
図９に示すように、各々の画素は４つの電極を有する。それらの電極の２つは、行選択ライン電極４０及び書き込み列電極４２の形で、各々の画素を一意に特定するためのものである。更に、一時的記憶電極４４及び画素電極４６がある。
【００６２】
このデザインにおいては、画素は、制御電極４０、４２の近傍と画素電極４６との間に粒子を移動させるようにまた、デザインされているが、一時的記憶リザーバとして機能する中間電極４４が備えられている。このことは、ライン毎のアドレッシング中の移動距離が短くなることを可能にし、一時的記憶電極４４から画素電極４６までのより大きい距離の移動は、並列して実行される。図９は、画素領域を参照番号３０としてまた、示している。
【００６３】
図１０は、本発明の方法の第２バージョンを用いる図９の画素レイアウトの機能を説明するために用いられる。しかしながら、その方法はまた、上記のように、リセット、アドレッシング及び駆動の３つのステップを有する。
【００６４】
図１０は、各々の画素の４つの電極に印加される電圧を示している。列データ電極４２は第１駆動電極であるとみなされ、行選択電極４０は第２駆動電極であるとみなされ、そして一時的記憶電極４４は、一側における第１及び第２駆動電極と反対側における画素電極４６との間にある。
【００６５】
図１０は、正粒子を用いることを前提としている。
【００６６】
一時的記憶電極４４は、この実施例においては、−１０Ｖのアドレッシングフェーズの持続期間の間、固定された電圧にあり、それ故、アドレッシングの間、制御電圧により駆動される必要はない。しかしながら、下で説明するように、それは最終駆動フェーズのために用いられる。同様に、画素電極４６は、０Ｖに固定されたまま保たれる（そのスキームの全てのフェーズに対して）。
【００６７】
リセットフェーズは上記のように進み、列データ電極４２である第１駆動電極の形で、リザーバに全ての粒子を移動させる。このことは、一番上の図に示しているように、全ての画素がデータ電極４２の方に拡散するように、低い電圧、この実施例においては−１００Ｖで、そして選択ライン電圧より低い電圧にデータ電極をすることにより達成される。画像４８は、リセットフェーズにある粒子分布を示している。
【００６８】
画像５０、５２、５４、５６（各々、下で説明する）の行について、左の列は、書き込みであるような画素への効果を示し、右の列は、書き込みでないような画素への効果を示している。
【００６９】
画像５０の行は、選択行を表し、その画素の選択行における粒子分布を示している。画素の行の選択は、５０Ｖの選択電極４０の電圧により反映され、非選択電圧は１５０Ｖである。
【００７０】
画素が書き込まれるようになっている場合、列データライン４２の電圧は１００Ｖであり、画素が書き込まれるようになっていない場合、列データラインにおける電圧は０Ｖである。
【００７１】
図示しているように、書き込まれるようになっている画素については、粒子は、最低の電圧を有する一時的記憶電極４４の方に移動し、電極４２から一時的記憶電極への移動に対する電圧バリアは存在しない。書き込まれるようになっていない画素については、列データライン電圧は０Ｖのまま保たれ、５０Ｖの選択ライン電圧は、電極４２から一時的記憶電極への粒子の移動に対するバリアとして作用する。
【００７２】
画像５２の行は、オフに既に書き込まれた他の行を表し、アドレッシングフェーズに達し、オフに駆動された画素の行における粒子の分布をまた、示している。１５０Ｖの高い行選択ライン電圧はまた、リザーバの外側に粒子が移動しないようにするバリアをして作用する。
【００７３】
同様に、まだアドレッシングされていない画素の行（図示していないが）は、前の行のアドレッシングにより影響されず、粒子はリザーバ内に留まっている。
【００７４】
画像５４の行は、オンと既に書き込まれた他の行を表し、アドレッシングフェーズに既に達し、オン状態で駆動される行における粒子の分布をまた、示している。書き込み状態に（一時的記憶電極４４における粒子により）駆動されている他の行が他の行の後続のアドレッシングにより乱されないことが示されている。その一時的記憶電極は最も低い電圧にあり、一旦、粒子が一時的記憶電極に移動されると、それらの粒子はそこに留まる。
【００７５】
“アドレッシング”期間は、移動する距離が短くなり、高められた電界により（また、印加される電圧に等しく与えられる短い電極間隔の結果として）粒子速度が速くなることにより、より速く進められることが可能である。
【００７６】
全てのラインが“アドレッシング”期間に選択された後の最終結果は、画素の粒子が第１駆動電極、即ち、列データ電極４２（非書き込み画素）か又は、一時的記憶電極４４（書き込み画素）のどちらかに位置付けられる。従って、そのアドレッシングは、画素電極の方に、しかし、一時的記憶電極の範囲までのみ、書き込み画素を移動させる。
【００７７】
その場合、最終駆動フェーズ５６（画像の最下の集合）において、一時的記憶電極における所定の位置に置かれた粒子のみが画素電極の方に更に移動される。この最終駆動フェーズは、書き込み（左側列）の場合か又は非書き込み（右側列）の場合のどちらかについての粒子分布を示している。
【００７８】
一時的記憶電極における電位はこの駆動フェーズのために用いられ、＋１００Ｖに高くされ、それ故、粒子は０Ｖの画素電極の方に移動する。１５０Ｖにある選択ライン電極４０（何れの場合に、ここでは、０Ｖにある）はまた、リザーバ電極４２にある粒子の移動が起こらないようにするようにバリアとして作用する。
【００７９】
付加一時的記憶電極は、この電極が全ての画素について共通であるため、ドライバエレクトロニクスのコストを著しく高くしない。それ故、駆動エレクトロニクスへの単一の付加接続が必要である。
【００８０】
それらの電極は全て、必要に応じて、その電位が粒子の移動に対する適切なバリアを与えるために、同じ物理的高さにあることが可能である。
【００８１】
図１０における駆動フェーズの後、電圧（図示せず）はそれらの電極においてそのまま保たれ、全ての粒子は、印加された電位のために固定されたまま保たれる。書き込み粒子は画素電極に保たれ、非書き込み画素は第１駆動電極（列データ電極）に保たれる。第２駆動電極（行選択電極）及び一時的記憶電極は、それらの一に粒子を固定するように電気的バリアを構成する。このことは、粒子が高い拡散性（例えば、１００ｎｍ以下の半径を有する粒子）を有することを前提とする状態である。一般に、粒子の分布は画素電極全体に亘って適切に均一でない（図６を参照して説明しているような課題）可能性がある。その場合、駆動フェーズは、均一な粒子分布を確立するように付加ポストパルス（図７に示す）を有することが可能である。
【００８２】
代替として、アドレッシングフェーズは、ライン選択時間の間に第３（一時的記憶）電極４４の方に移動された後、粒子は、アドレッシング時間の残りの間に、第４（画素）電極４６の方に更に移動される。このことを、図１１に示している。その場合、駆動フェーズは、第３及び第４電極（大きいスイッチング可能領域のために、より良好なコントラスト及び輝度を確立する）の両方において粒子を均一に分布させるように用いられることが可能である。
【００８３】
画像４８、５０、５２及び５４の行は図１０におけるそれらに対応している。それらの条件についての差は、画素電極が０Ｖではなく、−２０Ｖであることのみである。この意味は、既にオンと書き込まれた行について、画像５４の行において示されているように、粒子は画素電極の方に既に動き始めることが可能であることである。それ故、粒子は、アドレッシング時間の間、一時的記憶電極４４に保たれない。
【００８４】
アドレッシングフェーズの終了時には、画像６０の行として示しているように、粒子は画素電極の方に既に動いている。
【００８５】
駆動フェーズにおいては、画像６２に示しているように、上記のように、コントラスト及び輝度を改善するように、粒子は一時的記憶電極４４及び画素電極４６の両方に亘って広げられるようになる。それらの４つの電極における電圧は、必要な均一な分布を与えるように選択され、図示しているように、一時的記憶電極は、画素電極の電圧より僅かに低い電圧がもたらされ、選択ライン電極４０により生成されるバリアはまた、縮小される。
【００８６】
階調がまた、実行されることが可能である。例えば、４階調（＝２ビット）について、駆動スキームは、４つの期間、即ち、１つの“リセット”期間、２つの“アドレッシング”期間（一の部分は輸送時間の２／３、他の部分はその１／３）及び１つの駆動期間より成ることが可能である。
【００８７】
２つのアドレッシング“期間におけるライン時間は、粒子の輸送時間より短く設定される。このことは、粒子全てばかりでなく、輸送時間の一部に大雑把に比例する一部のみが一時的記憶電極の方に移動されることを意味する。第１アドレッシング期間の間、６６％及び１００％の好ましい出力設定を有する画素は、“書き込み”モードに駆動される。
【００８８】
画素は、第２アドレッシングフェーズ（図１０又は図１１に示していない）において、第１アドレッシング期間の間に一時的記憶電極に既に書き込まれた粒子は、第２“書き込み”又は“非書き込み”アドレッシングフェーズにより乱されない。
【００８９】
一般に、階調はまた、単一のアドレッシング期間の間に個々の画素の書き込み電圧の持続期間か又は振幅のどちらかを変えることにより、即ち、電極４２における電圧振幅又は持続期間を変えることにより、書き込まれることが可能である。
【００９０】
駆動期間において、一時的記憶電極の粒子は画素電極の方に移動される。異なる画素については、粒子の品質は異なる（粒子が、第１又は第２アドレッシング期間又はそれら両方の期間に書き込まれるかどうかに応じて）。画素電極における粒子の異なる品質は、その場合、異なる光学的概観をもたらす（例えば、吸収又は散乱により）。
【００９１】
アドレッシング方法は：
各々の画素における粒子がリザーバ電極４２（第１駆動電極であるとみなされ、列データ電極である）の方に移動するように、制御信号が全ての画素に適用される、リセットフェーズ；
制御信号が順に画素の行に印加され、それ故、各々の画素における粒子は、第１駆動電極４２に近接して保たれるか又は、画素電極４６の方のどちらかであるが、一時的記憶電極の範囲までのみに移動する画素データドーディング（即ち、アドレッシング）フェーズ；及び
制御信号が、一時的記憶電極から画素電極の方に移動した粒子を移動されるために全ての画素に印加される、駆動フェーズ；
を有する。
【００９２】
本発明の第３特徴においては、パッシブマトリクスアドレッシングは、ゲート電極を用いることなく、しかし、電気泳動液体の電気化学的応答において閾値（非線形的な）を用いることにより実行されることが可能である。
【００９３】
電気泳動ディスプレイのために、所謂、閾値アドレッシングを用いることが提案され、それは駆動スキーム及び／又はハードウェアの簡単化を可能にする。閾値アドレッシングスキームの例については、米国特許第６６９３６２０号明細書に記載されている。その文献において詳細に記載されているように、閾値電圧応答は、一次中断された電気泳動粒子及び／又は媒体の材料の適切な選択により得られることが可能である。
【００９４】
出願人が提案している、閾値を用いるパッシブマトリクス駆動スキームの実施例について、図１２に示している。その閾値については、先行する図において簡単に区別できるように、異なる電極デザインとして模式的に示している。
【００９５】
この実施例においては、４０Ｖの閾値が実現されるとして前提としているが、それ以下では、液体中の粒子は電界により全く影響されない。それらの粒子は、正に帯電されているとして示されている。
【００９６】
提案している駆動スキームにおいては、ディスプレイの全ての画素において同時に、列データ電極である第１駆動電極７０において粒子が収集される、“リセット”フェーズが用いられる。
【００９７】
その場合、“アドレッシング”期間において、ライン毎に、粒子は、好ましい“書き込み”画素のための画素電極７２に移動される。ラインの選択は、画素電極に接続しているラインにおいて０Ｖから−３０Ｖに電圧を低下させることにより行われる。列の書き込みは、列データ電極７０において０Ｖから３０Ｖに電圧を高くすることにより行われる。選択されるラインと書き込まれる列の交差部分にある画素のみにおいて、両方の電極間の電圧の差分は４０Ｖの閾値を上回るため、粒子は移動される。全ての他の画素においては、電位は閾値を上回るには十分でないため、粒子は乱されないで、そのまま保たれる。
【００９８】
この提案している画素配列及び駆動スキームはまた、下で図１３を参照して説明される、本発明の教示することを用いて改善されることが可能であり、図１３は、本発明の第３特徴を説明するために用いられる。画素デザインに対する改善は、付加電極をもたらし、駆動スキームに対する改善は、付加駆動フェーズをもたらしている。
【００９９】
図１３に示すように、付加共通電極７４が、駆動電極７０と画素電極７２との間に付加され、一時的記憶電極（この一時的記憶電極は、第２駆動電極とみなされ、それ故、画素配列は、第１及び第２駆動電極及び画素電極を有する）として作用する。
【０１００】
“リセット”フェーズは、列データ電極５２にバイアスされた粒子により、上記と同じように進められる。しかしながら、これは、２つのステップにおいて進められる。第１ステップは、３つの電極５２、５６、５４のそれぞれに、−３０Ｖ、−３０Ｖ、＋３０Ｖを印加することにより、一時的記憶電極５６に（予め、画素電極５４又は一時的記憶電極５６にあった）全ての粒子を収集するようになっている。第２ステップは、３つの電極５２、５６、５４のそれぞれに、−３０Ｖ、＋３０Ｖ、＋３０Ｖを印加することにより、第１データ電極５２に全ての粒子を収集するようになっている。
【０１０１】
“アドレッシング”期間はまた、上記と同様の方法で進められる。画素電極７２は、０Ｖに保たれ、アドレッシング期間中、駆動には含まれない。この電極は、駆動電極への単一の接続（全ての画素により共有される）により実行されることが可能である。
【０１０２】
図１３は、図１０のプロットに類似するプロットを示し、実際には、一時的記憶電極の使用は類似しているが、閾値配列は、図９及び１０のゲート電極の必要性を回避するものとなっている。
【０１０３】
駆動フェーズにおいては、全ての画素について同時に、第１駆動電極７０（列データ電極）における粒子はそこに保たれている一方、一時的記憶電極７４において収集された粒子は画素電極の方に移動される。画素電極は、３つの電極全てのうちで面積が最も大きいものである。このことは、強度を実際に変化させることが可能である、表示のアクティブな面積を規定する開口率が最大であることを確実にする。そのことはまた、面内距離の最大部分が駆動フェーズ期間にカバーされるため、速度の増加が最大であることを確実にする。
【０１０４】
“アドレッシング”期間中に、粒子の拡散はできるだけ小さいことが好ましい。特に、粒子が一時的記憶電極７４から第１電極７０に拡散するのに要する時間は、“アドレッシング”期間の全時間より長くなければならない。このことは、一旦、行が書き込まれると、列が０Ｖの非書き込み電圧に設定される度に、互いに隣接している第１電極及び一時的記憶電極が同じ電圧を印加されることは、図１３から明らかである。この拡散バリアを実現する一方法は、粒子毎に高い帯電量を有する粒子を用いることである。
【０１０５】
特に、粒子を電気的に移動させるのに要する時間は粒子の移動度に反比例する。粒子が拡散して戻るのに要する時間は、粒子の拡散係数に反比例する。それ故、両方のタイムスケール間の比は、移動度と拡散係数との間の比に等しい。この後者の比は粒子サイズに依存しないが、粒子の帯電のみに依存する（アインシュタインの法則）。
【０１０６】
駆動フェーズの後、電極に印加される電圧を保つことにより、粒子をそれらの位置に保つことが可能である（上記のように）。例えば、第１駆動電極及び画素電極における電圧が０Ｖに設定されることが可能である一方、一時的記憶電極は、＋４０Ｖの閾値を上回る電圧により、バリアを備える。
【０１０７】
代替として、“アドレッシング”及び“駆動”の後の両方において、電気泳動液体が双安定性であることは有利である。その場合、全ての電圧が電極から取り除かれ、電力消費は、画像が書き込まれた後は、０である。
【０１０８】
アドレッシング期間は、その期間に粒子が移動する必要がある距離が短くなるにつれて、短くなる。速度の最大の増加は、アドレッシングがトップダウン方向に生じる場合に、得られる。この方法を用いる本発明の第４特徴について、図４に示している。
【０１０９】
その駆動方法は、図１３を参照して説明した方法と対応している。しかしながら、画素は、第１駆動電極及び列データラインである上部電極８２、一時的記憶電極である下部電極８２、及び画素電極である大きい下部電極８４と共に配列されている。
【０１１０】
“リセット”期間は、上記のように、２つのステップ、即ち、一時的記憶電極８２における最初の収集のステップと、続く第１駆動電極８０におけるステップとにおいて進められる。一時的記憶電極はまた、一時的記憶電極が一の方向（上方）において第１駆動電極と対向し、他の方向（側方）において画素電極と対向しているために、他の２つの電極間で効率的である。
【０１１１】
“アドレッシング”期間はまた、上記のように進められる。また、画素電極は含まれない。アドレッシングにおける速度の増加は、ライン毎に移動する距離は画素ボリュームの高さに等しいために、かなり増加し、その画素ボリュームは、現実的な実施例において、横方向の画素サイズで４乃至１０μｍから５００μｍまでの範囲内にある。
【０１１２】
駆動フェーズにおいては、一時的記憶電極８２における粒子のみが画素電極の方に移動されなければならない。しかしながら、この場合、一時的記憶電極は、第１駆動電極８０と画素電極８４との間にはもはや、直接存在しないため、第１駆動電極８０と画素電極８４との間の有効な電気的バリアとして作用することはない。
【０１１３】
それに代えて、バリアを実現するための１つの好適な方法は、第１電極８０において収集された粒子に対して面内移動が起こらないようにする、画素ボリュームの上側において構造的（機械的）バリア８６を挿入することである。電気的バリアを含む他の種類のバリアも可能である。例えば、永久的な電気的バリアが付加電極により生成されることが可能である。
【０１１４】
上記の第３及び第４特徴は、一般に、電気化学的応答が非線形性（又は、更に良好には、閾値）を示す電気泳動ディスプレイについて適用可能である。当業者には明らかである閾値を実行する種々の方法が存在している。
【０１１５】
この特徴における画像更新時間は、例えば、数百秒のオーダーで、かなり大きく短縮されることが可能である。全ての特徴において、粒子が双安定性を示すことは有利である。
【０１１６】
電気泳動表示システムは、例えば、情報サイン、一般的輸送サイン、広告ポスター、価格ラベル、広告看板等の、情報が表示されることが可能である種々のアプリケーションに基づいて作ることができる。更に、それらのシステムは、特に、表面が紙のような外観を必要とする場合に、例えば、変化するパターン又はカラーを有する壁紙を、変化している情報のない表面を必要とするところで用いられることが可能である。
【０１１７】
画素の物理的デザインについては、当業者に知られているために、詳細に説明してはいない。
【０１１８】
上記の実施例においては、電極は全て同じ基板上にある。しかしながら、異なる電極は異なる基板上にあることが可能である。例えば、画素データローディングフェーズにおいては、一時的記憶電極の方に移動する粒子は、表示表面の面に対して垂直方向に移動するように備えられることが可能であり、駆動フェーズにおいては、画素電極の方に移動する画素は、表示表面の面に対して平行に移動することが可能である。このことは、移動距離は電気光学的材料層の厚さに対して制限されるために、ライン毎のアドレッシングが、できるだけ短くされることを可能にする。
【０１１９】
従って、用語“面”はこれに関連して理解される必要がある。特に、用語“面”は、電極の並んでいる配列を示すことが可能であり、それ故、一の電極は、横方向において他の電極と対向している、又は、基板面に対して垂直方向のトップボトム配列を示すことが可能であり、それ故、一の電極は、上方／下方の方向において、他の電極と対向している。一方向において第１駆動電極と対向していて、他の方向において画素電極と対向している一時的記憶電極は、それ故、３つの電極のラインを与え、“Ｌ字型”構成を与えることが可能である。
【０１２０】
上記から明らかであるように、正及び負の両方に帯電された、複数の種類の粒子が存在し、それらを用いることが可能である。印加される電圧は、特定の実施例において用いる特定の種類の粒子についての単なる例示であり、勿論、多くの変形が可能である。
【０１２１】
種々の他の変更が可能であることは、当業者にとって明らかである。
【０１２２】
最後に、上記の詳細説明は、本発明の単なる例示として意図されていて、何れの特定の実施形態又は実施形態の群に対して同時提出の特許請求の範囲における請求項を限定するように解釈されるべきでない。用いているシステムの各々はまた、他のシステムと関連付けて用いられることが可能である。それ故、本発明については、特定の例示としての実施形態を参照して特に詳細に説明しているが、請求項に記載されている本発明の広汎な且つ意図されている範囲及び主旨から逸脱することなく、多くの修正及び変形を実行することが可能であることがまた、理解される必要がある。上記の詳細説明及び図は、従って、例示とみなされ、同時提出の特許請求の範囲における範囲を制限するように意図されていない。
【０１２３】
請求項を解釈する上で、
ａ）用語“を有する”は、請求項において列挙されている要素又は段階以外の要素又は段階の存在を排除するものではなく、
ｂ）要素の単数表現は、その要素の複数の存在を排除するものではなく、
ｃ）複数の“手段”は、構造又は機能を実行するハードウェア又はソフトウェアの同じアイテムにより表されることが可能であり、
ｄ）開示されている要素の各々は、ハードウェア部分（例えば、別個の電気回路）、ソフトウェア部分（例えば、コンピュータプログラミング）又は何れかのそれらの組み合わせを有することが可能である、
ことが理解される必要がある。
【図面の簡単な説明】
【０１２４】
【図１】従来のパッシブマトリクス表示レイアウトを示す図である。
【図２】本発明の方法を用いて制御される、出願人が提案する面内スイッチング画素レイアウトを示す図である。
【図３】本発明の方法に従って図２における画素レイアウトがどのように制御されるかを順に示すように用いる図である。
【図４】本発明の方法に従って図２における画素レイアウトがどのように制御されるかを順に示すように用いる図である。
【図５】本発明の方法に従って図２における画素レイアウトがどのように制御されるかを順に示すように用いる図である。
【図６】本発明の方法に従って図２における画素レイアウトがどのように制御されるかを順に示すように用いる図である。
【図７】本発明の方法に従って図２における画素レイアウトがどのように制御されるかを順に示すように用いる図である。
【図８】本発明の方法に従って図２における画素レイアウトがどのように制御されるかを順に示すように用いる図である。
【図９】本発明の第２動作方法についての本発明の画素レイアウトを示す図である。
【図１０】図９の画素レイアウトの動作を説明するために用いる図である。
【図１１】図９の画素レイアウトの他の動作を説明するために用いる図である。
【図１２】出願人が提案する異なる種類の画素レイアウトを示す図である。
【図１３】本発明に従って画素の動作方法を説明するために用い、本発明に従って図１２のレイアウトの変形を示す図である。
【図１４】同様な方法で動作する図１３のレイアウトの変形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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