(57)【特許請求の範囲】
【請求項１】
ペデスタルによって支持された半導体基板に形成された、略垂直な側壁と、少なくとも１０：１のアスペクト比と、を備えるトレンチの内面への導電性材料のマグネティカリーエンハンストスパッタリングの方法であって、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を提供するステップと、
ＤＣ電圧を複数のパルス状にアノードとカソードとの間にかけるステップであって、前記カソードが前記ターゲットを含むステップと、
高周波信号を、前記半導体基板を支持する前記ペデスタルに供給して、前記半導体基板に隣接する自己バイアス場を生成するステップであって、前記高周波信号が、前記アノードと前記カソードとの間の前記電圧のパルスの終了時を超えて延びる持続時間とを有する１ＭＨｚ〜７０ＭＨｚの範囲内の周波数で前記ペデスタルに供給されるステップと、
前記アノードと前記カソードとの間にかけられる前記ＤＣ電圧のパルスそれぞれの間に、前記ターゲットからの前記導電性材料を前記半導体基板に形成された前記トレンチの略垂直な側壁上に堆積させるステップと、
を含む方法。
【請求項２】
前記高周波信号を供給されたロードのインピーダンスをマッチングさせて、前記アノードと前記カソードとの間にかけられる前記電圧のパルス中に、最大自己バイアス電圧を最大ＤＣ電流と略同時に生じさせるステップをさらに備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記高周波信号は、３００〜３０００ワットの範囲内の出力を有することを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記高周波信号を供給する前記ステップは、
前記アノードと前記カソードとの間にかけられた前記ＤＣ電圧のパルスそれぞれの前に前記高周波信号を開始するステップと、
前記アノードと前記カソードとの間に前記ＤＣ電圧がかけられている間、及び前記アノードと前記カソードとの間の前記ＤＣ電圧のパルスが停止された後の所定時間の間、前記高周波信号を維持するステップと、
前記アノードと前記カソードとの間の前記ＤＣ電圧のパルスが停止された後の前記所定時間の終了後にのみ前記高周波信号を停止するステップと、
を備えることを特徴とする請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記ＤＣ電圧は、繰り返しかけられるとともに、０．５％〜１０％の範囲内のデューティサイクルを有していることを特徴とする請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記高周波信号は、１３．５６ＭＨｚの周波数を有していることを特徴とする請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記高周波信号は、１ＭＨｚ〜５０ＭＨｚの範囲内の周波数を有していることを特徴とする請求項１〜６のいずれか一項に記載の方法。
【請求項８】
ロードによって高周波信号源に反射されて戻る出力を最小化するように、前記高周波信号の周波数を調整するステップをさらに備えることを特徴とする請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記周波数は、１３．５６ＭＨｚの５パーセント内に調整されることを特徴とする請求項８に記載の方法。
【請求項１０】
前記周波数を調整するステップは、前記ペデスタルへの前記高周波信号の供給の後に開始されることを特徴とする請求項８又は９に記載の方法。
【請求項１１】
集積回路を集合的に支持する複数の半導体基板１８のスタックされた構成を製造する方法であって、
第１の半導体基板にトレンチを形成するステップであって、該トレンチは、前記第１の半導体基板の上面における開口部と略垂直な側壁とを備えるとともに、少なくとも１０：１のアスペクト比を備えるステップと、
前記トレンチを含む前記第１の半導体基板をペデスタルによって支持するステップと、
前記トレンチの内側側壁に導電性材料をスパッタリングするステップであって、該スパッタリングするステップは、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を提供するステップ、
ＤＣ電圧を複数のパルス状にアノードとカソードとの間にかけるステップであって、前記カソードが前記ターゲットを含むステップ、
前記高周波信号を、前記半導体基板を支持する前記ペデスタルに供給して、前記半導体基板に隣接する自己バイアス場を生成するステップであって、前記高周波信号が、前記アノードと前記カソードとの間の前記電圧のパルスの終了時を超えて延びる持続時間を有する１ＭＨｚ〜７０ＭＨｚの範囲内の周波数で前記ペデスタルに供給されるステップ、及び
前記アノードと前記カソードとの間にかけられる前記電圧のパルスそれぞれの間に、前記ターゲットからの前記導電性材料を前記半導体基板に形成された前記トレンチの略垂直な側壁上に堆積させるステップ、
からなる方法に従うステップと、
前記トレンチの内側側壁への前記導電性材料のスパッター堆積に引き続き、前記半導体基板の平坦な底面に隣接する半導体材料の一部を除去して、前記半導体基板の平坦な底面における前記側壁の導電性材料を少なくとも部分的に露出させるステップと、
を備える方法。
【請求項１２】
少なくとも１つの前記半導体基板の前記平坦な底面に少なくとも部分的に露出した前記導電性材料を、第２の半導体基板に設けられた電気接点に位置合わせするステップと、
前記電気接点と前記第１の半導体基板の前記平坦な底面に少なくとも部分的に露出した前記導電性材料とを電気的に接続してスタックされた構成を形成するステップと、
をさらに備える請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は一般的には、改良された高出力のインパルスマグネトロンスパッタリングの方法及びシステムに関し、より具体的には、ＤＣ電圧パルスの間の最大ＤＣ電流とほぼ同時に生じる最大自己バイアス電圧を生成するための、高周波シグナルの同期された供給を含む高出力のインパルスマグネトロンスパッタリングの方法及びシステムに関する。
【０００２】
この出願は、２００７年１０月２６日に出願された米国仮出願第６０／９８２８１７号の利益を伴っており、その全体がここに参照として組み込まれている。
【背景技術】
【０００３】
半導体チップは、チップによって支持される回路の性能を増しつつ、チップの全体的な物理的サイズを減少させることを目的とした持続的開発に直面している。集積回路（「ＩＣ」）における電力損失のような物理的制限及び次第に小さくなるスケールでのＩＣの製造のためのプロセス技術は、近年においては、横方向の素子密度をさらに増加させる代わりに複数のチップを垂直方向にスタックすることを助長し、性能を改善してきた。例えば、ワイヤーボンディング技術は、半導体チップ上において如何に近接して離間させた横方向の寸法で回路要素を形成し、この技術を使用して電気的に接続するかという点において制限されている。このような素子のさらなる拡大を可能にするために、半導体チップを大きくして追加的な回路要素に適応させることはできるが、これはサイズを減少させるというよりはむしろ半導体チップの全体のサイズの拡大をもたらす。
【０００４】
半導体チップの横方向の寸法を大きくする代わりに、２つ以上の略平坦な半導体チップ又は層を垂直方向にスタックして（即ち、それらの平坦な面をともに合わせて）、半導体チップの必要とされる面積を提供し、追加的な回路要素を支持することができる。この、垂直方向にスタックされた半導体チップのいわゆる３Ｄ集積化は、コンピューターメモリー、光電気的素子、マイクロエレクトロメカニカル素子（「ＭＥＭＳ」）、センサー、アバブＩＣイメージャ、ディスプレー、及び他の技術のような最大素子密度に取り組む様々な異なる応用に使用することができる。
【０００５】
垂直方向にスタックされた半導体チップは、これら垂直方向にスタックされた半導体チップ間の電気的接続を確立するためのシリコン貫通ビア（「ＴＳＶ」）を含むように製造され、かつ、アスペクト比の大きな他の構造を含むことができる。ＴＳＶは、半導体チップにおけるアスペクト比の大きな穴であり、金属又は別の好適な導体で鍍金されて回路要素の２つ以上の層を電気的に接続している。伝統的にＴＳＶは、半導体チップの基板の上面に空洞をレーザードリリング又はドライエッチングすることによって形成されてきており、これら空洞の内周面は次いで金属又は他の好適な導体で鍍金される。基板の底面は次いで、空洞内の金属が、スタックされる半導体チップの底面に露出するまで研磨される。
【０００６】
半導体チップの底面に露出するＴＳＶそれぞれの表面積を最小化するため、及び望まれる用途に対して扱いやすい基板厚みを使用するために、ＴＳＶのそれぞれは、少なくとも１０：１、ことによると２０：１、将来的にはそれ以上のアスペクト比を有している。このような大きなアスペクト比は、基板に形成された空洞の内周面を整合性を持って既存のデポジション技術を使用して効果的に鍍金することを困難にする。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、従来技術において、複数の半導体チップを電気的に接続するために半導体チップの基板にＴＳＶを形成する方法及び装置に対する必要性が存在する。
【課題を解決するための手段】
【０００８】
１つの特徴によれば、本出願は、半導体基板に形成された、略垂直な側壁と、少なくとも１０：１のアスペクト比と、を備えるトレンチの内面への導電性材料の磁気的に改良されたスパッタリングの方法を含み、この半導体基板はペデスタルによって支持されている。この方法は、磁場を、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して提供するステップと、ＤＣ電圧を複数のパルス状にてアノードとカソードとの間にかけるステップと、を含み、カソードはターゲットを含んでいる。高周波信号は、半導体基板を支持するペデスタルに供給されて、前記半導体基板に隣接する自己バイアス場（ｓｅｌｆ−ｂｉａｓ  ｆｉｅｌｄ）を生成する。高周波信号は、副周波数範囲を含む約１ＭＨｚ〜７０ＭＨｚの範囲内の周波数と、アノードとカソードとの間の電圧のパルスの終了時を超えて延びる期間とを有するパルスとしてペデスタルに供給される。この方法は、アノードとカソードとの間にかけられるＤＣ電圧のパルスそれぞれの間に、ターゲットからの導電性材料を半導体基板に形成されたトレンチの略垂直な側壁上にスパッターするステップをさらに含んでいる。
【０００９】
別の１つの特徴によれば、本出願は、集積回路を集合的に支持する複数の半導体基板を含むスタックされた構成を製造する方法を含んでいる。この方法は、第１の半導体基板にトレンチを形成するステップを含み、このトレンチは、少なくとも１０：１のアスペクト比を有するトレンチを提供するように寸法を決められた第１の半導体基板の平坦な上面における開口部と略垂直な側壁とを含んでいる。トレンチを含む第１の半導体基板は、スパッタチャンバ内においてペデスタルによって支持されており、導電性材料はトレンチの内側側壁にスパッターされる。スパッタリングは、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を設けるステップと、アノードとカソードとの間に複数のパルスの形でＤＣ電圧をかけるステップであって、カソードがタ−ゲットを含むステップとを含む方法にしたがって行われる。高周波信号は第１の半導体基板を支持するペデスタルに供給されて、前記第１の半導体基板に隣接する自己バイアス場を生成する。高周波信号は、その範囲にすべてのサブレンジを含む約１ＭＨｚ〜７０ＭＨｚの範囲内の周波数でパルスとしてペデスタルに供給され、パルスそれぞれは、アノードとカソードとの間のＤＣ電圧のパルスの終了時を超えて延びる持続時間とを有する。アノードとカソードとの間にかけられる電圧のパルスの間に、導電性材料は、ターゲットから半導体基板に形成されたトレンチの略垂直な側壁上にスパッターされる。トレンチの内側側壁への導電性材料のスパッタリングに引き続き、半導体基板の平坦な底面に隣接する半導体材料の少なくとも一部が除去されて、半導体基板の平坦な底面に側壁の導電性材料を少なくとも部分的に露出させる。
【００１０】
また別の１つの特徴によれば、本出願は、導電性材料の半導体基板に形成されたトレンチの内面へのマグネティカリーエンハンストスパッタリング（ｍａｇｎｅｔｉｃａｌｌｙ−ｅｎｈａｎｃｅｄ  ｓｐｕｔｔｅｒｉｎｇ）を施すためのスパッタリング装置を含み、トレンチは略垂直な側壁と少なくとも１０：１のアスペクト比とを有している。システムは、実質的に閉塞されたチャンバーを形成するハウジングであって、このチャンバー内においてスパッタリングが生じるハウジングと、スパッタリング中に半導体基板を前記チャンバー内の適切な位置に支持するために前記チャンバーの中に延在するペデスタルとを含んでいる。磁石組立体は、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面の近傍に磁場を形成する。ＤＣ電圧源は、アノードとカソードとの間に複数のパルスとしてＤＣ電圧をかけ、ここでカソードはターゲットを含んでいる。可変電源が、半導体基板を支持するためのペデスタルに高周波信号を供給して自己バイアス場を前記半導体基板に隣接して生成する。制御装置は可変電源を制御して、その範囲内にすべてのサブレンジを含む約１ＭＨｚ〜７０ＭＨｚの範囲内の周波数で高周波信号のパルスを生成し、アノードとカソードとの間のＤＣ電圧のパルスの終了時を超えて延びる時間中、高周波信号をペデスタルに供給する。
【００１１】
上述の概略は、ここに開示されるシステム及び／又は方法のいくつかの特徴の基本的な理解を提供するための単純化された概略である。この概略は、ここに開示されるシステム及び／又は方法の広範な概観ではない。この概略は、主要／重要な要素を特定すること、又はこのようなシステム及び／又は方法の技術範囲を線引きすることを意図するものではない。この概略の唯一の目的は、いくつかの概念を後述される、より詳細な説明の前置きとして簡単化された形態で示すことである。
【００１２】
本発明は、所定の部分及び部分の構成において物理的な形態を取ることができ、これら形態の実施形態はこの明細書に詳細に記載されるとともに、本出願の一部を形成する添付の図面に図示されている。
【図面の簡単な説明】
【００１３】
【図１】導電性材料をトレンチの略垂直な側壁にスパッタリングで蒸着させるためのスパッタリング装置の実施形態の、スパッタチャンバの、一部分が切り取られている図である。
【図２】導電性材料のトレンチの略垂直な側壁へのスパッタリングのパルスサイクルに対するタイミングダイアグラムの実施形態の図である。
【図３】約６０マイクロ秒の持続時間を有するＤＣ電圧のＨＩＰＩＭＳパルスの放電電流波形を時間の関数として示した図である。
【図４】基板を支持するペデスタルに供給される高周波信号によって生成される自己バイアス電圧波形を示す図であり、導電性材料は時間の関数としてスパッターされ、前記高周波信号はＨＩＰＩＭＳパルスの間にペデスタルに供給される。
【図５】Ｓｉ半導体基板に形成された、本発明の特徴によるＨＩＰＥＶＩＳ法及び装置によってコーティングされたトレンチの、３０００倍での走査型電子顕微鏡写真である。
【図６】Ｓｉ半導体基板に形成された、１０：１のアスペクト比を有するトレンチの上部を示す約３２９２０倍のＳＥＭ写真であり、この上部は本発明の特徴によるＨＩＰＩＭＳ法及び装置によってコーティングされている。
【図７】図６を参照して記載されたトレンチの底部を示す約１８００００倍のＳＥＭ写真であり、この底部は本発明の特徴によるＨＩＰＩＭＳ法及び装置によってコーティングされている。
【図８Ａ】従来の蒸着プロセスによって半導体基板に形成されたトレンチの上部に隣接して蒸着されたＴａ層の断面を示す約８０４０倍のＳＥＭ写真である。
【図８Ｂ】本発明の特徴によるＨＩＰＩＭＳ法及び装置によって半導体基板に形成されたトレンチの上部に隣接して蒸着されたＴａ層の断面を示す約８０７０倍のＳＥＭ写真である。
【図８Ｃ】従来の蒸着プロセスによって半導体基板に形成されたトレンチの底部に隣接して蒸着されたＴａ層の断面を示す約２００８０倍のＳＥＭ写真である。
【図８Ｄ】本発明の特徴によるＨＩＰＩＭＳ法及び装置によって半導体基板に形成されたトレンチの底部に隣接して蒸着されたＴａ層の断面を示す約２００８０倍のＳＥＭ写真である。
【発明を実施するための形態】
【００１４】
所定の専門用語が簡便さのみの理由でこの明細書において使用されており、これら専門用語は本発明になんらの制限を与えるものではない。この明細書に使用される関連する言語は図面を参照することによって最も良く理解され、同一の符号は同一の又は同様の事項を特定するために使用されている。さらに、図面においては、所定の特徴はいくらか模式図的な形状で示されている場合がある。
【００１５】
また、明細書中において複数の部材の前に「少なくとも１つの」との文言が使用されている場合には、複数の部材のうちの１つ、又は複数の部材のうちの１つ以上の組み合わせを意味する。例えば、「第１の小型装置及び第２の小型装置のうちの少なくとも１つ」との文言は、本出願において第１の小型装置、第２の小型装置、又は第１の小型装置及び第２の小型装置を意味するものとする。同様に、「第１の小型装置、第２の小型装置、及び第３の小型装置のうちの少なくとも１つ」は、本出願において、第１の小型装置、第２の小型装置、第３の小型装置、第１の小型装置及び第２の小型装置、第１の小型装置及び第３の小型装置、第２の小型装置及び第３の小型装置、又は第１の小型装置、第２の小型装置、及び第３の小型装置を意味するものとする。
【００１６】
本出願は、スパッタリング装置１０及び導電性材料の半導体基板１８に形成されたトレンチ１６の略垂直な側壁１４へのターゲット１２からのマグネティカリーエンハンストスパッタリングの方法に関する。このようなスパッタリング装置１０の図的な構成が図１に示されており、実質的に閉塞されたチャンバー２４を画定する反応器ハウジング２０を含み、このチャンバー２４中において導電性材料の半導体基板へのスパッターデポジションが行われる。例えば金属又は金属合金のような導電性材料から製造されたペデスタル２８は、チャンバー２４の中に露出し、かつ任意にチャンバー２４中に少なくとも部分的に延在して、スパッターデポジションの操作のために半導体基板１８をチャンバー２４内の適当な位置に支持している。
【００１７】
図１に示す半導体基板１８は、実質的に平坦なウェハーであり、平坦な上面３２と平坦な底面３４とを有し、チャンバー２４内のペデスタル２８上にある。半導体基板に形成されたトレンチ１６は平坦な上面３２において開口するとともに平坦な底面３４によって閉じられて、図１に示すような略Ｕ字形状の断面を有するトレンチを形成することができ、これらトレンチ１６は少なくとも部分的に半導体基板１８の中に深さＤに沿って延在している。側壁１４は、半導体基板１８の平坦な上面３２と平坦な底面３４との間にトレンチ１６の内周面を形成している。側壁のそれぞれは、半導体基板１８中に、トレンチ１６の幅Ｗに対して好適な深さＤまで延在し、少なくとも１０：１のいわゆるアスペクト比を有するトレンチ１６を形成する。トレンチ１６の別の実施形態は、任意に少なくとも２０：１のアスペクト比を有することができる。アスペクト比は、トレンチ１６の幅に対するトレンチ１６の深さの比としてここでは表されている。
【００１８】
複数の永久磁石３７を含む磁石組立体３６又は他の好適な磁場３８発生器は、ターゲット１２の露出表面４０に隣接した磁場３８を発生させるように配置され、ターゲット１２は、例えばトレンチ１６の、側壁１４、１４のような内面にスパッターデポジットされる導電性材料から少なくとも部分的に形成されている。磁石組立体３６によって生成される磁場３８は、ターゲット１２の近傍、又は任意にターゲット１２の露出表面４０上においてプラズマ４２をいわゆる閉じ込め領域に制限する。さらにまた、磁場３８は電子トラップとして作用し、ターゲット１２から放出されるバイアスをかけられていない二次電子の軌道を変えて、閉じ込め領域内のスパッタリングガスがイオン化する可能性を最大化する。
【００１９】
スパッタリングガスは、通常は例えばアルゴンのような不活性ガスであり、ガス源４８から、流量制御装置５２を通じてチャンバー２４の中に測定されて供給され、これら流量制御装置は制御装置５８に動作可能に接続されている。スパッタリングガスは、ハウジング２０に形成された入口ポート５４を通じて流れる。チャンバー２４中の圧力は、チャンバー２４に動作可能に、流体連通状態に接続された真空ポンプシステム（図示されず）によって維持されている。チャンバー２４は約１０−８トールの標準圧力を有するが、典型的なスパッタリング操作は、完全な持続的自己スパッタリングを含んではおらず、チャンバー２４の圧力は、約０．１ミリトール〜５ミリトールの範囲内に維持することができ、この範囲内にすべてのサブレンジを含んでいる。
【００２０】
プラズマ４２は、アルゴン又は他のスパッタリングガスをチャンバー２４内に流し、接地されたアノード５７と負にバイアスされたカソードとに渡ってターゲット１２に電気的に接続されたＤＣ電源５６でＤＣ電圧を選択的に確立することによってスパッタリングガスにプラズマ４２を発生させることによって開始され、前記カソードはターゲット１２を含んでいる。プラズマを発生させるにはより高いＤＣ電圧が必要とされるが、約−４００〜−７００ＶＤＣのターゲットＤＣ電圧が閉じ込め領域内のプラズマ４２の存在を維持する。ＤＣ電源５６からのＤＣ電圧が停止した後においてさえ、荷電した粒子はチャンバー２４中に残り、数十マイクロ秒間のＤＣ電圧の減衰に貢献し、その結果、ＤＣ電源５６からのＤＣ電圧の停止に続くアフターグロー効果が生じる。また、制御装置５８は、ＤＣ電源５６に作動可能に連結されており、ここに記載されるようにそのＤＣ電源５６の出力を制御する。一旦プラズマ４２が発生すると、アルゴンの供給もまた、プラズマ４２が発生した際に存在した流量から減少されるか、又は任意的に制御装置５８からの指令のもとで完全に中断される。ＤＣ電源５６の起動及び停止は、
【００２１】
可変ＲＦ電源６２、又は他の好適な代替電源が、ペデスタル２８に電気的に接続されて、高周波信号をペデスタル２８に供給し、スパッタリング操作中にペデスタル２８上に支持された半導体基板１８に隣接するＤＣ自己バイアス場を生成する。ＤＣ自己バイアス場は、ウェハー２４に垂直な方向にターゲット１２から放出された導電材料のイオンを加速するのに効果的であり、よって導電材料の、少なくとも１０：１の、また代替的な実施形態による少なくとも２０：１のような、大きなアスペクト比を有するトレンチ１６の側壁１４へのスパッタリングを促進する。ＤＣ自己バイアスの自己バイアス電圧は、可変ＲＦ電源６２によって生成されペデスタル２８に供給される高周波信号の出力を変えることによって選択的に制御することができる。ここで記載している図示された実施形態に対しては、高周波信号の出力は、全てのサブレンジを含む３００ワット〜３０００ワットの範囲のいずれの値へも調整することができる。
【００２２】
ＤＣ電源５６及び流量制御装置５２と同様に、可変ＲＦ電源６２を制御装置５８によって制御して、行われる望ましいスパッタリング工程の需要に合わせることができる。図１に示された実施形態に対しては、制御装置５８は可変ＲＦ電源６２からの高周波信号の周波数を、図示された実施形態による、すべてのサブレンジを含む約１ＭＨｚ〜７０ＭＨｚの範囲内の任意の周波数へ調整し、他の図示された実施形態ではすべてのサブレンジを含む約１ＭＨｚ〜５０ＭＨｚの範囲内の任意の周波数に調整するための周波数チューナー６４を含んでいる。図示されているまた別の実施形態によれば、目標とする周波数は約１３．５６ＭＨｚに調整することができ、どのような目標とする周波数に対しても、周波数チューナー６４は高周波信号の周波数を、特定のスパッタリング用途に対する好適な許容誤差内に調整することができる。例えば、周波数チューナー６４は高周波信号の周波数を、目標とする周波数の＋／−５％内、又は他のいずれの好適な許容誤差内に調整することができる。しかし、簡潔性及び明瞭性のために、スパッタリング工程は、目的とする約１３．５６ＭＨｚ＋／−５％以内の周波数を使用して後述される。
【００２３】
また、周波数に加えて、制御装置５８はペデスタル２８に供給される高周波信号のパルスの持続時間又はデューティサイクルをも制御することができる。例えば、制御装置５８は、高周波信号のデューティサイクルをＤＣ電源５６からのＤＣ電圧のパルスのデューティサイクルよりも大きい（しかし、任意的には大幅に大きすぎることの無い）値に調整することができる。別の実施形態によれば、制御装置５８は、ペデスタル２８への高周波信号の供給を、少なくともＤＣ電圧のパルスがターゲット１２に供給されている限り任意に維持し、詳細に後述するようにＤＣ電源５６によってターゲット１２とアノード５７とに渡るＤＣ電圧の停止の後にのみ、ペデスタル２８へ供給される高周波信号の出力を任意に停止させるか又は少なくとも低下させることができる。また別の実施形態によれば、制御装置５８は高周波信号のペデスタル２８への伝送を、ＤＣ電源５６からのＤＣ電圧のパルスの開始に先立って開始し、ペデスタル２８への高周波信号の伝送を、ＤＣ電源５６からのＤＣ電圧のパルスの持続期間中、かつ任意にはその停止時を超えて維持し、ペデスタル２８への高周波信号の伝送を、ＤＣ電源５６からのＤＣ電圧のパルスの停止の後に停止することができる。
【００２４】
インピーダンスマッチング（ｍａｔｃｈｉｎｇ）ネットワーク６６は、制御装置５８に動作可能に接続し、任意には制御装置５８内に一体化される。インピーダンスマッチングネットワーク６６は、可変ＲＦ電源６２の出力インピーダンスを調整し、可変ＲＦ電源６２が高周波信号を供給しているロード（ｒｏａｄ）の入力インピーダンスにほぼ整合させている。このような方法でのインピーダンスの整合は、パワー（ｐｏｗｅｒ）伝送を最大化するとともにロードからの反射パワーを最小化する。インピーダンスマッチングネットワーク６６は、任意に可変又は固定とすることができ、詳細に後述されるように、ＤＣ最大電流がＤＣパルスの間にＤＣ電源５６によって出力されるのとほぼ同時にＤＣ自己バイアス場の最大電圧が確立されるように動作可能である。
【００２５】
ペデスタル２８によって支持された半導体基板１８に形成されたトレンチ１６の、例えば側壁１４のような内表面への導電性材料の磁気的に改善されたスパッタリング方法の図示されている実施形態は、図２に示されたパルスサイクルのタイミング図を参照して理解することができる。上述のように、磁場３８はターゲット１２の露出した表面４０に隣接して確立され、ここでもまたターゲット１２はトレンチ１６の内面にスパッターされる導電性材料から少なくとも部分的に形成されている。磁場３８は、永久磁石３７によって確立された、若しくは電磁石によって選択的に確立された、永久磁場３８とすることができ、スパッタリング中に存在するプラズマ４２を閉じ込め領域内に閉じ込めるように作用する。アルゴンガス又は他の好適なスパッタリングガスが、制御装置５８によって作動される流量制御装置５２を通じてチャンバー２４の中に導入され、実行されるべき特定のスパッタリング用途に対して望ましい圧力を確立する。
【００２６】
領域Ａにおいて、ＤＣ電圧は当初は、ＤＣ電源５６によってアノード５７とターゲット１２とに渡っては確立されておらず、高周波信号は当初はペデスタル２８へ供給されない。アノード５７とターゲット１２に渡るＤＣ電圧が無く、また、ペデスタル２８への高周波信号の供給が無い状態では、チャンバー２４内にはプラズマ４２は、もしあったとしても、ごく少量であり、このようなプラズマ４２は比較的高いインピーダンスを有する低密度プラズマ４２である。アノード５７とターゲット１２とに渡るＤＣ電源５６からのＤＣ電圧のパルスの確立に先立って、可変ＲＦ電源６２から半導体基板１８を支持するペデスタル２８への高周波信号の供給が時間ｔ０において開始される。図２の波形ＨＦは、可変ＲＦ電源６２からの高周波信号のパワーを示している。基板への高周波信号の供給は、自己バイアス電圧を有する自己バイアス場を前記半導体基板１８に隣接して生成する。この方法の図示された実施形態の説明のために、高周波信号は、ペデスタル２８へ供給される際に、約１３．５６ＭＨｚの周波数を有している。
【００２７】
ｔ０の後に、ＤＣ電源５６からのＤＣ電圧のパルスは図２における横軸に沿った０秒として示されるｔ１において、アノード５７とターゲット１２とに渡って供給されて、チャンバー２４内にプラズマ４２を発生させる。ＤＣ電源５６によって供給されるＤＣ電圧は波形ＶＤＣとして図２に示されており、時間ｔ１は図２におけるパルスサイクルの期間Ａの終了、かつ期間Ｂの始まりを示している。
【００２８】
時間ｔ１において確立されたＤＣ電源５６からのＤＣ電圧のパルスによって、ＤＣ電源５６によって供給されるＤＣ電流は、この瞬間から期間Ｂの終了を示す時間ｔ２におけるその最大値にいたるまでゆっくりと徐々に増加し、少なくとも部分的にプラズマ４２の密度を増加させ、よって、期間Ｂの終了を示す時間ｔ２において最大値に達するまで、プラズマ４２のインピーダンスを低下させる。ＤＣ電流の最大値は、ＤＣ電源５６の電流生成能力に任意に到達することができ、この時点でＤＣ電流は期間Ｃに示すように横ばい状態となり、時間ｔ１におけるその初期値から増加し続けることは無い。増加するＤＣ電流は、図２において波形ＩＤＣによって示されており、それを横切ってＤＣ電圧のパルスがＤＣ電源５６によって供給されるロード全体の可変プラズマ４２のインピーダンス部分は、波形ＺＬによって示されている。また、ロード全体のうちの可変プラズマ４２のインピーダンス部分は、可変ＲＦ電源６２による高周波信号を供給された状態で示されている。
【００２９】
ＤＣ電流は、ＤＣ電源５６によって示されるロード全体のインピーダンスの減少に反比例して通常は増加し、チャンバー２４内のプラズマ４２の密度の関数として変化する。ＤＣ電源５６、可変ＲＦ電源６２、又はこれら両方によって示されるインピーダンスに影響し得る他の要因は、限定する必要は無いが、ＤＣ電源５６及び可変ＲＦ電源６２の出力インピーダンス、ＤＣ電源５６及び可変ＲＦ電源６２をそれらそれぞれのロードに電気的に接続するために使用される電気コネクターのインピーダンス、ターゲット１２及びチャンバー２４の寸法、ターゲット１２の材料、及びチャンバー２４内の圧力を含む。
【００３０】
ＤＣ電源５６からのＤＣ電圧のパルス及び可変ＲＦ電源６２からの高周波信号の両方は、ｔ３においてＤＣ電源５６からのＤＣ電圧がアノード５７とターゲット１２とに渡って供給されなくなるまで、図２のパルスサイクルの期間Ｃ全体を通じて供給される。また、時間ｔ２から時間ｔ３まで、ＤＣ電流及びプラズマ４２のインピーダンスは、それらの最大及び最小値のそれぞれにおいて通常は変化しないままである。
【００３１】
時間ｔ１と時間ｔ３との間に供給されるＤＣ電圧のパルスは、実行される特定のスパッタリングに対して好適ないずれの持続期間を有することもできる。図２においては約１３０マイクロ秒の持続期間を有するように示されているが、別の実施形態は１００マイクロ秒未満しか継続しないＤＣ電圧のパルスを含むことができる。他の実施形態は、ＤＣ電流がその最大値に達するために必要とされる図２における時間ｔ１とｔ２との間の期間より短いＤＣ電圧パルスの持続期間を任意に含んでおり、この場合、ＤＣ電流及びプラズマ４２のインピーダンスは、ＤＣ電圧パルス中は横ばい状態になることはない。さらに、ＤＣ電圧パルスは、いずれか又は全てのサブレンジを含む、約０．５％〜１０％の範囲内のデューティサイクルでアノード５７とターゲット１２との間に繰り返しかけることができる。
【００３２】
時間ｔ３において、ＤＣ電源からのＤＣ電圧パルスは中断され、よってＤＣ電流はその最大値から徐々に減少して、時間ｔ１におけるアノード５７とターゲット１２とに渡るＤＣ電圧パルスの印加に先立って存在したＤＣ電流に近づく。しかし、時間ｔ３において、ＤＣ電圧が中断された場合に、高周波信号は可変ＲＦ電源６２からペデスタル２８に依然として供給されている。ペデスタル２８への高周波信号の伝送がＤＣ電圧パルスの印加の前に始まり、ＤＣ電圧パルスの印加中を通じて続き、ＤＣ電圧パルスが中断された後に終了するので、高周波信号は、アノード５７とターゲット１２とに渡って適用されるＤＣ電圧パルスの全持続期間中にペデスタル２８に略同時に供給されると言える。言い換えると、高周波信号の供給は、アノード５７とターゲット１２とに渡るＤＣ電圧パルスの印加に完全に重なり、ＤＣ電圧パルスの印加が中断された後にペデスタル２８に供給され続け、よって制御装置５８はＤＣ電圧パルスの適用と同期された高周波信号の供給を有している。
【００３３】
複数のＤＣ電圧パルスは、アノード５７とターゲット１２との間に、いずれかの及び全てのサブレンジを含む約０．５％〜１０％の範囲内のデューティサイクルで繰り返しかけられる。このような実施形態に対しては、ＤＣ電圧パルスのそれぞれを、ペデスタル２８に供給される高周波信号のパルスに完全にオーバーラップさせることができる。したがって、高周波信号は、ＤＣ電圧パルスの印加の前にペデスタル２８への高周波信号の供給を始め、ＤＣ電圧パルスの除去に続いて高周波信号の供給を中断するのに十分な、約２％〜１２％の範囲内のデューティサイクルを有するパルスでペデスタル２８に繰り返し供給される。例えば、複数のＤＣ電圧パルスが５％のデューティサイクルでかけられる場合、高周波信号は約７％のデューティサイクルで供給することができる。任意に、ＤＣ電圧パルスがアノード５７とターゲット１２とに渡って供給される際の時間は、高周波信号がペデスタル２８に供給される時間と主として同期させる（すなわち、それぞれの時間の中心がほぼ同時に生じる）ことができる。したがって、高周波信号の最初の供給とそれに続くＤＣ電圧パルスの印加との間に経過する時間の合計は、ＤＣ電圧パルスの除去とそれに続くペデスタル２８への高周波信号の供給の停止とが生じる間に経過する時間の合計にほぼ等しい。
【００３４】
前述のように、アフターグロー効果は、ＤＣ電流が次のＤＣパルスのためにその最初の値へと徐々に減少するのを可能にしている。ＤＣ電源５６からのＤＣ電圧が中断された後に、帯電した粒子はチャンバー２４中に残り、ＤＣ電源５６によって既に供給されたＤＣ電圧とは無関係に、数十マイクロ秒間、チャンバー中における減衰するＤＣ電圧に寄与する。時間ｔ４において、ＤＣ電流及びプラズマ４２のインピーダンスは、それらの当初のバイアスをかけられていない値に実質的に戻り、特定のスパッタリングの用途に対して選択されたデューティサイクルに応じた好適な時間に引き続く次のＤＣ電圧パルの印加まで殆ど変化せずに維持される。
【００３５】
スパッタリング装置１０に設けられたインピーダンス整合ネットワーク６６は、複数のパルスサイクルのそれぞれの全体を通じて可変ＲＦ電源６２によって供給される又は「示される」ロードの可変インピーダンスをマッチさせる。増加し及び減少するプラズマ４２のインピーダンスに比例して変化するロードの可変インピーダンスを整合させることによって、アノード５７とカソードとの間にかけられる電圧のパルス中に、最大自己バイアス電圧を最大ＤＣ電流とほぼ同時に生じさせる。また、異なるパルスサイクルに対するプラズマ４２のインピーダンスにおける変化の影響を最小化するために、制御装置５８の周波数チューナー６４は、必要に応じて高周波信号の周波数を変化させて、可変ＲＦ電源６２が高周波信号を、パルスサイクルそれぞれに対するのと実質的に同様なロードインピーダンスに対して供給することを可能にする。
【００３６】
図３は、約６０マイクロ秒続くパルスを含むパルスサイクル中の、異なるＤＣパルス出力レベルに対するＤＣ電流の例を図示している。図４は、同一の出力レベルに対して可変ＲＦ電源６２によって生成される、半導体基板１８における自己バイアス場の自己バイパス電圧の対応する反応の例を図示している。図３からわかるように、別々の出力レベルの線それぞれに対する最大ＤＣ電流は、この特定のパルスサイクルのためのＤＣ電圧の印加後、ほぼ６０マイクロ秒（即ち横軸に沿った６．０Ｅ−０５）で生じる。同様に、図４は、出力レベルの線それぞれに対する最大自己バイアス電圧もまた、対象パルスサイクル中にアノード５７とターゲット１２とに渡るＤＣ電圧パルスの印加に続いてほぼ６０マイクロ秒（そのほぼ近傍内）において生じるということを明らかにしている。したがって、最大ＤＣ電流と最大自己バイアス電圧は、それぞれの出レベルに対するパルスサイクルそれぞれに対してほぼ同時に生じる。
【００３７】
アノード５７とターゲット１２との間にかけられたＤＣ電圧パルスの結果として、ターゲット１２から放出された導電材料の原子は、任意に半導体基板１８の他の面に加えて、半導体基板１８に形成されたトレンチ１６の略垂直な側壁１４上に堆積する。別の任意のステップとして、例えば貫通シリコンビアを生成するために、半導体基板１８の底平面３４の少なくとも一部は、例えばグラインディング、ポリッシング、又は他の好適なプロセスによって除去することができる。半導体基板１８の底面の一部の除去は、半導体基板１８の修正された底平面３４に、垂直な側壁１４上にスパッターによって堆積された導電材料を露出させる。
【００３８】
その点において、露出した導電材料は、半導体基板１８の頂面３２及び底平面３４の両方に、又はその近傍に印刷された回路部品に接続され、半導体基板１８は任意に、（例えば、平面同士を合わせて）別の同様な半導体基板１８と垂直方向にアセンブリーされる。例えば、半導体基板１８の底平面３４に少なくとも部分的に露出した導電材料は、第２の半導体基板１８に設けられた電気接点と位置合わせされ、この電気接点に接続されて、スタック状の構成を形成することができる。
【００３９】
＜実験例＞
本発明の実施形態によるＨＩＰＩＭＳ堆積方法及びシステムに従う堆積運転が、ＲＦ高周波信号及び低インピーダンス整合ネットワーク６６を使用して行われ、シリコン（Ｓｉ）半導体基板に形成されたトレンチの露出表面にタンタル（Ｔａ）を堆積した。深いトレンチは、当業者には既知のディープシリコンエッチプロセス（ＤＳＥ）によってＳｉ半導体基板にエッチングされ、実質的に垂直な側壁と約１０：１のアスペクト比を提供した。ＨＩＰＩＭＳ蒸着の結果が図５〜７に示されており、これら図はトレンチの底部分の２５％より大きな被覆率を示している。図６に示すトレンチの頂部への層状蒸着は、約１０６０ｎｍの厚みを有し、図７に示すトレンチの底部への層状蒸着は、約２６３ｎｍの厚みを有している。同様な条件下において約１５％以下の底部被覆率という結果の既存の蒸着技術に比較すると、本発明の実施形態による方法及びシステムは望ましい改善を提供している。ＨＩＰＩＭＳ法及び装置の実験例に対する蒸着速度は約１．５ｎｍ／ｓであった。
【００４０】
さらに、本方法による低いデューティサイクルを有するパルス状高周波信号によって引き起こされた予備的イオン化は、短いデューティサイクルの長いオフタイム中の低いデューティサイクルを有するパルス状高周波信号無しでの好適なプラズマを維持するためのエネルギー要求に対して、提供されたエネルギーの総量を低減させた状態での安定なプラズマを維持するのに貢献した。これによって、堆積速度を減少させるとともに、基板を帯電させ及び加熱する基板のバックスパッタリングは最小化される。また、ここではスタックとして参照された３Ｄパッケージングにおける本願のＨＩＰＩＭＳ法及び装置の使用は、既存のＰＶＤに比較して非常に密な層を提供するという利点を有している。
【００４１】
例えば、図８Ａにおける約８０４０倍の倍率のＳＥＭ写真は、既存の気相蒸着（Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程によって半導体基板に形成されたトレンチの頂部に隣接した蒸着されたＴａ層の断面を示している。非常に明白である、垂直方向に向いた柱状結晶粒がＴａ層を貫通して延びていることに注意されたい。このＴａ層は、約２．５ｎｍ／ｓの蒸着速度をもたらすＲＦ高周波信号を基板に供給しつつ、既存の蒸着工程によって堆積されている。
【００４２】
対照的に、図８Ｂは約８０７０倍の倍率のＳＥＭ写真であり、本願の特徴に従ったＨＩＰＩＭＳ法及び装置によって半導体基板に形成された同様のトレンチの頂部に隣接して蒸着されたＴａ層の断面を示しており、蒸着速度は１．３ｎｍ／ｓであった。Ｔａ層を貫通して延びる、垂直方向に向いた柱状結晶粒が、より高密度であるとともに殆ど明白でないことに注意されたい。このように、本ＨＩＰＩＭＳ法及び装置によれば、既存の気相蒸着法及び装置によるより空孔が少ない。例えばＴｉ又はＴａから形成された、できるだけ少ない空孔数の障壁層（ｂａｒｒｉｅｒ  ｌａｙｅｒ）の高い密度によって、製造中に下層のデバイスへの例えばＣｕの拡散が最小化される。本ＨＩＰＩＳ法及び装置によって製造されたこのような障壁層の高密度によって、下層のデバイス中へのＣｕの拡散を望ましい低レベルへ最小化するために必要とされるこのような障壁層の厚みを、Ｃｕの拡散を同様に最小化するために必要とされる、既存の気相蒸着技術によって製造された障壁層の厚みより薄くすることができる。
【００４３】
図８Ｃ及び８Ｄは、既存の気相蒸着の結果に対する、同じ蒸着雰囲気条件下における本願による方法及び装置による堆積の結果の同様の比較を示している。図８Ｃは約２００８０倍の倍率の、既存の気相蒸着工程によって半導体基板に形成されたトレンチの底部に隣接する堆積されたＴａ層の断面を示すＳＥＭ写真である。既存の気相蒸着の堆積速度は、約２．５ｎｍ／ｓであった。
【００４４】
対照的に図８Ｄは、約２００８０倍の倍率の、本願の特徴に従ったＨＩＰＩＭＳ法及び装置によって、同様の条件下において半導体基板に形成された、図８Ｃに示したのと同様のトレンチの底部に隣接する蒸着されたＴａ層の断面を示すＳＥＭ写真である。図８Ｄからわかるように、本方法及び装置によって堆積されたＴａ層を貫通して延びる、垂直方向に向いた柱状結晶粒は、従来的に蒸着されたＴａ層における柱状結晶粒より高密度であるとともに、空孔が少ないことが明白である。繰り返しになるが、本ＨＩＰＩＭＳ法及び装置からの結果的に生じた空孔は、既存の気相蒸着法及び装置から結果的に生じた空孔よりも少なく、例えば、下層のデバイスへの例えばＣｕの拡散を好適に最小化するように薄い障壁層を蒸着することを可能にしている。図８Ｄに示されたＴａ層の蒸着速度は、約１．３ｎｍ／ｓであった。
【００４５】
上述に、図示した実施形態について記載してきた。当業者には、上述の装置及び方法に、この発明の一般的な技術的範囲から逸脱することなく、変化及び変更を組み込むことができることが明白であろう。本発明の技術的範囲内の全てのこのような変形及び代替形を包含することが意図されている。さらに、詳細な発明又は特許請求の範囲に使用されている限りにおいて「含む」との用語は、「備える」が特許請求の範囲において移行的語句として使用される場合に解釈されるのと同様に包含的であることを意図されている。
【符号の説明】
【００４６】
３７・・・永久磁石
３６・・・磁石組立体
２０・・・反応器ハウジング
５２、５８・・・流量制御装置
１２・・・ターゲット
３８・・・磁場
４０・・・露出表面
４２・・・プラズマ
５４・・・入口ポート
２４・・・チャンバー
３２・・・上面
１４・・・側壁
１６・・・トレンチ
１８・・・半導体基板
３４・・・底面
２８・・・ペデスタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005521136.tif 000007
【図７】
0005521136.tif 000008
【図８Ａ】
0005521136.tif 000009
【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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