(57)【特許請求の範囲】
【請求項１】
制御信号に応答して、（１）第１電圧を第１ノードに印加し、第２電圧を第２ノードに印加する動作と（２）第３電圧を前記第１ノードに印加し、第４電圧を前記第２ノードに印加する動作のいずれか１つの動作を行う電圧選択部と、
前記第１ノード及び前記第２ノードと連結され、前記第１ノードの電圧及び前記第２ノードの電圧を利用して入力信号の電圧を変換する少なくとも１つの電圧レベル変換部と、を備え、
前記電圧レベル変換部は、
前記入力信号及び第４ノードの電圧に応答して、前記第１ノードと第３ノードとの連結を制御し、前記第２ノードと前記第３ノードとの連結を制御する第１電圧レベル制御部と、
前記入力信号が反転された反転入力信号及び前記第３ノードの電圧に応答して、前記第１ノードと前記第４ノードとの連結を制御し、前記第２ノードと前記第４ノードとの連結を制御する第２電圧レベル制御部と、
前記制御信号が第１値から第２値に変更される場合、前記第３ノードまたは前記第４ノードと前記第１ノードとを連結するラッチ部と、を備え、
前記電圧レベル変換部は、
前記第２ノードの電圧と前記第２電圧とに応答して、前記第３ノードの電圧を反転して第１出力信号として出力する第１インバータと、
前記第２ノードの電圧と前記第２電圧とに応答して、前記第４ノードの電圧を反転して第２出力信号として出力する第２インバータと、をさらに備えることを特徴とするネガティブレベルシフタ。
【請求項２】
前記第１電圧は電源電圧であり、前記第３電圧は接地電圧であり、前記第２電圧は前記第３電圧より低い電圧レベルを持ち、前記第４電圧は前記第２電圧より低い電圧レベルを持つことを特徴とする請求項１に記載のネガティブレベルシフタ。
【請求項３】
前記ラッチ部は、
前記第２出力信号がゲートに印加され、第１端と前記第１ノードとが連結されて、第２端と前記第３ノードとが連結される第１ラッチトランジスタと、
前記第１出力信号がゲートに印加され、第１端と前記第１ノードとが連結されて、第２端と前記第４ノードとが連結される第２ラッチトランジスタと、を備えることを特徴とする請求項１に記載のネガティブレベルシフタ。
【請求項４】
前記ラッチ部は、
前記第３電圧がゲートに印加され、第１端と前記第１ノードとが連結される第１及び第２ラッチトランジスタと、
前記第２電圧がゲートに印加され、第１端と前記第１トランジスタの第２端とが連結され、第２端に前記第１出力信号が印加される第３ラッチトランジスタと、
前記第２電圧がゲートに印加され、第１端と前記第２トランジスタの第２端とが連結され、第２端に前記第２出力信号が印加される第４ラッチトランジスタと、
ゲートと前記第１トランジスタの第２端とが連結され、第１端と前記第１ノードとが連結され、第２端と前記第３ノードとが連結される第５ラッチトランジスタと、
ゲートと前記第２トランジスタの第２端とが連結され、第１端と前記第１ノードとが連結され、第２端と前記第４ノードとが連結される第６ラッチトランジスタと、を備えることを特徴とする請求項１に記載のネガティブレベルシフタ。
【請求項５】
前記第１電圧レベル制御部は、
前記入力信号が第１論理状態である場合、前記第１ノードと前記第３ノードとを連結し、前記入力信号が第２論理状態である場合、前記第２ノードと前記第３ノードとを連結し、
前記ラッチ部は、
前記入力信号が第１論理状態であり、前記第１ノードに印加される電圧が前記第１電圧から前記第３電圧に変更される場合、前記第１ノードと前記第３ノードとを連結することを特徴とする請求項１に記載のネガティブレベルシフタ。
【請求項６】
前記第２電圧レベル制御部は、
前記入力信号が第１論理状態である場合、前記第２ノードと前記第４ノードを連結して、前記入力信号が第２論理状態である場合、前記第１ノードと前記第４ノードとを連結して、
前記ラッチ部は、
前記入力信号が第２論理状態であり、前記第１ノードに印加される電圧が前記第１電圧から前記第３電圧に変更される場合、前記第１ノードと前記第４ノードとを連結することを特徴とする請求項１に記載のネガティブレベルシフタ。
【請求項７】
複数の画素領域を備えるパネルと、
前記パネルのソースラインを駆動してネガティブレベルシフタを備えるソースドライバと、
前記ソースドライバを制御するコントローラと、を備え、
前記ネガティブレベルシフタは、
第１値を持つ制御信号に応答して第１電圧を第１ノードに印加し、第２電圧を第２ノードに印加し、第２値を持つ前記制御信号に応答して第３電圧を前記第１ノードに印加し、第４電圧を前記第２ノードに印加する電圧選択部と、
前記第１ノード及び前記第２ノードと連結され、前記第１ノードの電圧及び前記第２ノードの電圧を利用して入力信号の電圧レベルを変換する、少なくとも１つの電圧レベル変換部と、を備え、
前記電圧レベル変換部は、
前記入力信号及び第４ノードの電圧に応答して、前記第１ノードと第３ノードとの連結を制御し、前記第２ノードと前記第３ノードとの連結を制御する第１電圧レベル制御部と、
前記入力信号が反転された反転入力信号及び前記第３ノードの電圧に応答して、前記第１ノードと前記第４ノードとの連結を制御し、前記第２ノードと前記第４ノードとの連結を制御する第２電圧レベル制御部と、
前記制御信号が前記第１値から前記第２値に変更される場合、前記第３ノードまたは前記第４ノードと前記第１ノードとを連結するラッチ部と、を備え、
前記電圧レベル変換部は、
前記第２ノードの電圧と前記第２電圧とに応答して、前記第３ノードの電圧を反転して第１出力信号として出力する第１インバータと、
前記第２ノードの電圧と前記第２電圧とに応答して、前記第４ノードの電圧を反転して第２出力信号として出力する第２インバータと、をさらに備えることを特徴とするディスプレイ装置。
【請求項８】
印加された電圧の電圧レベルを変換して出力するネガティブレベルシフタと、
前記ネガティブレベルシフタの出力信号を受信するメモリ装置と、を備え、
前記ネガティブレベルシフタは、
第１値の制御信号に応答して第１電圧を第１ノードに印加し、第２電圧を第２ノードに印加し、第２値の前記制御信号に応答して第３電圧を前記第１ノードに印加し、第４電圧を前記第２ノードに印加する電圧選択部と、
前記第１ノード及び前記第２ノードと連結され、前記第１ノードの電圧及び前記第２ノードの電圧を利用して入力信号の電圧レベルを変換する、少なくとも１つの電圧レベル変換部と、を備え、
前記電圧レベル変換部は、
前記入力信号及び第４ノードの電圧に応答して、前記第１ノードと第３ノードとの連結を制御し、前記第２ノードと前記第３ノードとの連結を制御する第１電圧レベル制御部と、
前記入力信号が反転された反転入力信号及び前記第３ノードの電圧に応答して、前記第１ノードと前記第４ノードとの連結を制御し、前記第２ノードと前記第４ノードとの連結を制御する第２電圧レベル制御部と、
前記制御信号が前記第１値から前記第２値に変更される場合、前記第３ノードまたは前記第４ノードと前記第１ノードとを連結するラッチ部と、を備え、
前記電圧レベル変換部は、
前記第２ノードの電圧と前記第２電圧とに応答して、前記第３ノードの電圧を反転して第１出力信号として出力する第１インバータと、
前記第２ノードの電圧と前記第２電圧とに応答して、前記第４ノードの電圧を反転して第２出力信号として出力する第２インバータと、をさらに備えることを特徴とするシステム装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタに係り、特にチップサイズを低減させることができるネガティブレベルシフタに関する。
【背景技術】
【０００２】
一般的に、半導体装置は所定の印加された電圧を、所定の回路を駆動するために必要な電圧に変更して使用するためにレベルシフタを備えることができる。例えば、ディスプレイ装置の場合、印加された低電圧を高電圧に変更するためのレベルシフタと印加された低電圧を負の高電圧に変更するためのネガティブレベルシフタとを備えることができる。
従来のネガティブレベルシフタは、２段のレベルシフト回路を利用して電圧を変更するので、トランジスタの数が増加した。また、Ｎウェルを分離しなければならないため、レイアウト面積が増大するという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５８−２０４６１７号公報
【特許文献２】特開平４−８１１２０号公報
【特許文献３】特開平８−７９０５３号公報
【特許文献４】特開２００２−１８５３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、チップサイズを低減させることができるネガティブレベルシフタを提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によるネガティブレベルシフタは、電圧選択部と少なくとも１つの電圧レベル変換部とを備える。前記電圧選択部は、制御信号に応答して、第１電圧または第３電圧を第１ノードに印加し、第２電圧または第４電圧を第２ノードに印加できる。前記電圧レベル変換部は、前記第１ノード及び前記第２ノードと連結され、前記第１ノードの電圧及び前記第２ノードの電圧を利用して入力信号の電圧を変換できる。
前記第１電圧は電源電圧であり、前記第３電圧は接地電圧であり、前記第２電圧は前記第３電圧より低い電圧レベルを持ち、前記第４電圧は前記第２電圧より低い電圧レベルを持つ。
【０００６】
前記電圧レベル変換部は、前記入力信号及び第４ノードの電圧に応答して、前記第１ノードと第３ノードとの連結を制御し、前記第２ノードと前記第３ノードとの連結を制御する第１電圧レベル制御部と、前記入力信号が反転された反転入力信号及び前記第３ノードの電圧に応答して、前記第１ノードと前記第４ノードとの連結を制御し、前記第２ノードと前記第４ノードとの連結を制御する第２電圧レベル制御部と、前記制御信号が第１値から第２値に変更される場合、前記第３ノードまたは前記第４ノードと前記第１ノードとを連結するラッチ部と、を備える。
【０００７】
前記課題を達成するための本発明の一実施形態によるディスプレイ装置は、複数の画素領域を備えるパネルと、前記パネルのソースラインを駆動してネガティブレベルシフタを備えるソースドライバと、前記ソースドライバを制御するコントローラと、を備える。前記ネガティブレベルシフタは、制御信号に応答して第１電圧または第３電圧を第１ノードに印加し、第２電圧または第４電圧を第２ノードに印加する電圧選択部と、前記第１ノード及び前記第２ノードと連結され、前記第１ノードの電圧及び前記第２ノードの電圧を利用して入力信号の電圧レベルを変換する、少なくとも１つの電圧レベル変換部と、を備える。
【発明の効果】
【０００８】
本発明の技術的思想による一実施形態によるネガティブレベルシフタは、複数段のレベルシフティング回路を備えなくても、１段のレベルシフティング回路を利用して入力信号の電圧レベルを変更できるので、従来よりトランジスタの数を減少させることができる長所がある。また、本発明のネガティブレベルシフタは、トランジスタを１つのＮウェルに形成できるので、レイアウト面積を縮小してチップサイズを低減させることができる長所がある。
【図面の簡単な説明】
【０００９】
【図１】本発明の技術的思想による一実施形態によるネガティブレベルシフタのブロック図である。
【図２】本発明の技術的思想による他の一実施形態によるネガティブレベルシフタのブロック図である。
【図３】図１及び図２の電圧選択部の一実施形態を図示した回路図である。
【図４】図１及び図２の電圧選択部の他の一実施形態を図示した回路図である。
【図５】図１の電圧レベル変換部の一実施形態を図示した回路図である。
【図６】図５の電圧レベル変換部に入出力される信号及びそれぞれのノードでの信号の波形図である。
【図７】図１の電圧レベル変換部の他の一実施形態を図示した回路図である。
【図８】本発明の技術的思想による一実施形態によるディスプレイ装置のブロック図である。
【図９】図８のソースドライバの一実施形態を示したブロック図である。
【図１０】本発明の技術的思想による一実施形態によるコンピュータシステム装置１０００のブロック図である。
【図１１】本発明の技術的思想による一実施形態によるメモリカード１１００のブロック図である。
【発明を実施するための最良の形態】
【００１０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を表わす。
【００１１】
図１は、本発明の技術的思想による一実施形態によるネガティブレベルシフタ１００のブロック図である。
図１を参照すれば、ネガティブレベルシフタ１００は、電圧選択部１１０及び電圧レベル変換部１５０を備えることができる。電圧選択部１１０は、制御信号ＣＯＮに応答して、第１電圧Ｖ１及び第３電圧Ｖ３のうち１つの電圧を選択して第１ノードｎ１に印加し、制御信号ＣＯＮに応答して、第２電圧Ｖ２及び第４電圧Ｖ４のうち１つの電圧を選択して第２ノードｎ２に印加する。さらに具体的に、電圧選択部１１０は、第１値の制御信号ＣＯＮに応答して第１電圧Ｖ１を第１ノードｎ１に印加し、第２電圧Ｖ２を第２ノードｎ２に印加する。また、電圧選択部１１０は、第２値の制御信号ＣＯＮに応答して、第３電圧Ｖ３を第１ノードｎ１に印加し、第４電圧Ｖ４を第２ノードｎ２に印加する。
【００１２】
第１電圧Ｖ１は電源電圧であり、第３電圧Ｖ３は接地電圧である。第２電圧Ｖ２は第３電圧Ｖ３より低い電圧であり、第４電圧Ｖ４は第２電圧Ｖ２より低い電圧である。すなわち、第２電圧Ｖ２及び第４電圧Ｖ４は接地電圧より低い電圧レベルを持つので、負の電圧レベルを持つことができる。
電圧選択部１１０の実施形態については、図３及び図４でさらに詳細に説明する。
【００１３】
電圧レベル変換部１５０は、第１ノードｎ１及び第２ノードｎ２に連結され、第１ノードｎ１の電圧及び第２ノードｎ２の電圧を利用して、入力信号ＩＮの電圧レベルを変換した第１出力信号ＯＵＴ＿１及び第２出力信号ＯＵＴ＿２を出力できる。すなわち、制御信号ＣＯＮが第１値である場合、電圧レベル変換部１５０は、第１電圧Ｖ１及び第３電圧Ｖ３を利用して入力信号ＩＮの電圧レベルを変換でき、制御信号ＣＯＮが第２値である場合、電圧レベル変換部１５０は、第２電圧Ｖ２及び第４電圧Ｖ４を利用して入力信号ＩＮの電圧レベルを変換できる。
電圧レベル変換部１５０の実施形態については、図５ないし図７でさらに詳細に説明する。
【００１４】
図２は、本発明の技術的思想による他の一実施形態によるネガティブレベルシフタ２００のブロック図である。
図１及び図２を参照すれば、図２のネガティブレベルシフタ２００は、電圧選択部１１０とｎ個（ｎは自然数）の電圧レベル変換部１５０＿１、１５０＿２、…、１５０＿ｎとが、第１ノードｎ１及び第２ノードｎ２を通じて連結されている。すなわち、電圧選択部１１０で選択した電圧は、図１のように、１つの電圧レベル変換部１５０に印加されてもよく、図２のように、複数の電圧レベル変換部１５０＿１、１５０＿２、…、１５０＿ｎに印加されてもよい。
【００１５】
図２の電圧選択部１１０は、図１の電圧選択部１１０と同一に動作するので、以下詳細な説明は省略する。また、図２の電圧レベル変換部１５０＿１、１５０＿２、…、１５０＿ｎそれぞれは、図１の電圧レベル変換部１５０と同一に動作するので、以下詳細な説明は省略する。
【００１６】
図３は、図１及び図２の電圧選択部１１０の一実施形態を図示した回路図である。
図３を参照すれば、電圧選択部１１０は、複数のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を備えることができる。第１スイッチＳＷ１は、制御信号ＣＯＮに応答して、第１ノードｎ１に第１電圧Ｖ１を印加するか、または印加しない。第２スイッチＳＷ２は、制御信号ＣＯＮに応答して、第２ノードｎ２に第２電圧Ｖ２を印加するか、または印加しない。第３スイッチＳＷ３は、制御信号ＣＯＮに応答して、第１ノードｎ１に第３電圧Ｖ３を印加するか、または印加しない。第４スイッチＳＷ４は、制御信号ＣＯＮに応答して、第２ノードｎ２に第４電圧Ｖ４を印加するか、または印加しない。
【００１７】
制御信号ＣＯＮが第１値である場合、制御信号ＣＯＮは第１スイッチＳＷ１及び第２スイッチＳＷ２をオンさせ、第３スイッチＳＷ３及び第４スイッチＳＷ４をオフさせることができる。また、制御信号ＣＯＮが第２値である場合、制御信号ＣＯＮは第１スイッチＳＷ１及び第２スイッチＳＷ２をオフさせ、第３スイッチＳＷ３及び第４スイッチＳＷ４をオンさせることができる。したがって、電圧選択部１１０は、第１ノードｎ１に第１電圧Ｖ１及び第３電圧Ｖ３のうち１つの電圧のみを印加して、第２ノードｎ２に第２電圧Ｖ２及び第４電圧Ｖ４のうち１つの電圧のみを印加する。
【００１８】
図４は、図１及び図２の電圧選択部１１０の他の一実施形態を図示した回路図である。
図４を参照すれば、電圧選択部１１０’は、複数のトランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４を備えることができる。電圧選択部１１０’は、ネガティブレベルシフタ１００の電圧選択部の他の実施形態でありうる。第１トランジスタＴＲ１は、制御信号ＣＯＮに応答して第１ノードｎ１に第１電圧Ｖ１を印加するか、または印加しない。第２トランジスタＴＲ２は、制御信号ＣＯＮに応答して第２ノードｎ２に第２電圧Ｖ２を印加するか、または印加しない。第３トランジスタＴＲ３は、制御信号ＣＯＮに応答して第１ノードｎ１に第３電圧Ｖ３を印加するか、または印加しない。第４トランジスタＴＲ４は、制御信号ＣＯＮに応答して第２ノードｎ２に第４電圧Ｖ４を印加するか、または印加しない。
【００１９】
制御信号ＣＯＮが第１値である場合、制御信号ＣＯＮは論理ハイ状態を持つことができ、制御信号ＣＯＮが第２値である場合、制御信号ＣＯＮは論理ロー状態を持つことができる。したがって、制御信号ＣＯＮが第１値である場合、第１トランジスタＴＲ１及び第２トランジスタＴＲ２がターンオンされるので、第１ノードｎ１に第１電圧Ｖ１が印加され、第２ノードｎ２に第２電圧Ｖ２が印加される。また、制御信号ＣＯＮが第２値である場合、第３トランジスタＴＲ３及び第４トランジスタＴＲ４がターンオンされるので、第１ノードｎ１に第３電圧Ｖ３が印加され、かつ第２ノードｎ２に第４電圧Ｖ４が印加される。すなわち、電圧選択部１１０は、第１ノードｎ１に第１電圧Ｖ１及び第３電圧Ｖ３のうち１つの電圧のみを印加して、第２ノードｎ２に第２電圧Ｖ２及び第４電圧Ｖ４のうち１つの電圧のみを印加する。
【００２０】
図３及び図４では、それぞれスイッチまたはトランジスタを利用した電圧選択部１１０または１１０’を備える場合を図示した。ただし、図３及び図４は、電圧選択部１１０の一実施形態を図示したものに過ぎず、本発明がこれに限定されるものではない。例えば、スイッチとトランジスタとを共に使用してもよく、制御信号ＣＯＮに応答して１つの電圧を選択するマルチプレクサ（ｍｕｘ）を使用してもよい。
【００２１】
図５は、図１の電圧レベル変換部１５０の一実施形態による電圧レベル変換部１５０’を図示した回路図である。図５の電圧レベル変換部１５０’は、電圧レベル変換部１５０として使うことができる。
図１及び図５を参照すれば、電圧レベル変換部１５０は、第１電圧レベル制御部５１０、第２電圧レベル制御部５３０及びラッチ部５５０を備えることができる。また、電圧レベル変換部１５０は、第１ないし第４インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４をさらに備えることができる。
【００２２】
第１電圧レベル制御部５１０は、入力信号ＩＮ及び第４ノードｎ４の電圧に応答して、第１ノードｎ１と第３ノードｎ３との連結を制御し、第２ノードｎ２と第３ノードｎ３との連結を制御できる。第１電圧レベル制御部５１０は、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３を備えることができる。第１トランジスタＴＲ１は、入力信号ＩＮが反転された反転入力信号が印加されるゲート、第１ノードｎ１と連結される第１端、及び第３ノードｎ３と連結される第２端を備えることができる。第２トランジスタＴＲ２は、第３ノードｎ３に共に連結されるゲート及び第１端を備えることができる。第３トランジスタＴＲ３は、第４ノードｎ４と連結されるゲート、第２トランジスタＴＲ２の第２端と連結される第１端、及び第２ノードｎ２と連結される第２端を備えることができる。
【００２３】
したがって、第１電圧レベル制御部５１０は、入力信号ＩＮが第１論理状態である場合、第１ノードｎ１と第３ノードｎ３とを連結し、入力信号ＩＮが第２論理状態である場合、第４ノードｎ４の電圧に応答して第２ノードｎ２と第３ノードｎ３とを連結できる。以下では、第１論理状態は論理ロー状態を意味し、第２論理状態は論理ハイ状態を意味する。ただし、本発明がこれに限定されるものではなく、簡単な回路変更を通じて、第１論理状態が論理ハイ状態であり、第２論理状態が論理ロー状態である場合にも同一に動作できる。
【００２４】
第２電圧レベル制御部５３０は、入力信号ＩＮ及び第３ノードｎ３の電圧に応答して、第１ノードｎ１と第４ノードｎ４との連結及び第２ノードｎ２と第４ノードｎ４との連結を制御できる。第２電圧レベル制御部５３０は、第４トランジスタＴＲ４、第５トランジスタＴＲ５及び第６トランジスタＴＲ６を備えることができる。第４トランジスタＴＲ４は、入力信号ＩＮが印加されるゲート、第１ノードｎ１と連結される第１端、及び第４ノードｎ４と連結される第２端を備えることができる。第５トランジスタＴＲ５は、第４ノードｎ４に共に連結されるゲート及び第１端を備えることができる。第６トランジスタＴＲ６は、第３ノードｎ３と連結されるゲート、第５トランジスタＴＲ５の第２端と連結される第１端、及び第２ノードｎ２と連結される第２端を備えることができる。
【００２５】
したがって、第２電圧レベル制御部５３０は、入力信号ＩＮが第２論理状態である場合に第１ノードｎ１と第４ノードｎ４とを連結し、入力信号ＩＮが第１論理状態である場合に第３ノードｎ３の電圧に応答して、第２ノードｎ２と第４ノードｎ４とを連結できる。
【００２６】
ラッチ部５５０は、制御信号ＣＯＮが第１値から第２値に変更される場合、第１電圧レベル制御部５１０の代りに第３ノードｎ３と第１ノードｎ１とを連結するか、または第２電圧レベル制御部５３０の代りに第４ノードｎ４と第１ノードｎ１とを連結できる。さらに具体的に、ラッチ部５５０は、入力信号ＩＮが第１論理状態であり、第１ノードｎ１に印加される電圧が第１電圧Ｖ１から第３電圧Ｖ３に変更される場合、第１電圧レベル制御部５１０の代りに第３ノードｎ３と第１ノードｎ１とを連結できる。そして、ラッチ部５５０は、入力信号ＩＮが第２論理状態であり、第１ノードｎ１に印加される電圧が第１電圧Ｖ１から第３電圧Ｖ３に変更される場合、第２電圧レベル制御部５３０の代りに第４ノードｎ４と第１ノードｎ１とを連結できる。
【００２７】
ラッチ部５５０は、第１ラッチトランジスタＬＴＲ１及び第２ラッチトランジスタＬＴＲ２を備えることができる。第１ラッチトランジスタＬＴＲ１は、第１出力信号ＯＵＴ＿１が印加されるゲート、第１ノードｎ１と連結される第１端、及び第４ノードｎ４と連結される第２端を備えることができる。第２ラッチトランジスタＬＴＲ２は、第２出力信号ＯＵＴ＿２が印加されるゲート、第１ノードｎ１と連結される第１端、及び第３ノードｎ３と連結される第２端を備えることができる。
【００２８】
図５の場合、第１トランジスタＴＲ１及び第４トランジスタＴＲ４はＰＭＯＳトランジスタであり、第２トランジスタＴＲ２、第３トランジスタＴＲ３、第５トランジスタＴＲ５、第６トランジスタＴＲ６、第１ラッチトランジスタＬＴＲ１及び第２ラッチトランジスタＬＴＲ２はＮＭＯＳトランジスタである場合について図示している。ただし、本発明がこれに限定されるものではなく、以下で説明するように、電圧レベル変換部１５０が動作できるならば、他の素子を利用してもよい。
【００２９】
第１インバータＩＮＶ１及び第２インバータＩＮＶ２は、入力信号ＩＮを第１電圧レベル制御部５１０に印加するか、または入力信号ＩＮが反転された反転入力信号を第２電圧レベル制御部５３０に印加できる。すなわち、第１インバータＩＮＶ１は、入力信号ＩＮを反転して第２電圧レベル制御部５３０に出力し、第２インバータＩＮＶ２は、第１インバータＩＮＶ１の出力信号を反転して第１電圧レベル制御部５１０に出力できる。
【００３０】
第３インバータＩＮＶ３及び第４インバータＩＮＶ４は、第１及び第２出力信号ＯＵＴ＿１、ＯＵＴ＿２が第３電圧Ｖ３と第４電圧Ｖ４との間でフルスイングできるようにする。すなわち、第３インバータＩＮＶ３は、第２ノードｎ２の電圧及び接地電圧ＧＮＤを利用して、第３ノードｎ３の電圧を反転して出力し、第４インバータＩＮＶ４は、第２ノードｎ２の電圧及び接地電圧ＧＮＤを利用して第４ノードｎ４の電圧を反転して出力する。
【００３１】
図５の実施形態の場合、電圧レベル変換部１５０を構成するトランジスタがウェルを共有できるので、レイアウト面積を縮小してチップサイズを低減させることができる。ただし、図５の実施形態の場合、ラッチ部５５０の第１ラッチトランジスタＬＴＲ１及び第２トランジスタＬＴＲ２と残りのトランジスタとがウェルを共有しなくてもよい。
【００３２】
図６は、図５の電圧レベル変換部１５０’に入出力される信号及びそれぞれのノードでの信号の波形図である。
【００３３】
以下では、図１ないし図６を参照して、電圧レベル変換部１５０の動作について説明する。図６で、ｔ１時点とｔ３時点との間の区間またはｔ４時点とｔ６時点との間の区間で、制御信号ＣＯＮは第１値を持ち、ｔ３時点とｔ４時点との間の区間で、制御信号ＣＯＮは第２値を持つ。また、以下では、第１電圧Ｖ１は電源電圧ＶＤＤであり、第３電圧Ｖ３は接地電圧ＧＮＤであり、第２電圧Ｖ２は第３電圧Ｖ３より低い電圧であり、第４電圧Ｖ４は第２電圧Ｖ２より低い電圧であると仮定して説明する。例えば、第２電圧Ｖ２は接地電圧ＧＮＤより低い−３［Ｖ］であり、第４電圧Ｖ４は第２電圧Ｖ２より低い−６［Ｖ］でありうる。ただし、本発明は第２電圧Ｖ２が−３［Ｖ］であり、第４電圧Ｖ４が−６［Ｖ］である場合に限定されるものではない。
【００３４】
ｔ１時点以前に入力信号ＩＮは接地電圧ＧＮＤの電圧レベルを持ち、第１ノードｎ１には第３電圧Ｖ３である接地電圧ＧＮＤが印加され、第２ノードｎ２には第４電圧Ｖ４が印加される。第１トランジスタＴＲ１は、ゲート及び第１端に接地電圧ＧＮＤが印加されるので動作せず、第２ラッチトランジスタＬＴＲ２は、ゲート及び第１端に接地電圧ＧＮＤが印加されるので、ダイオードのように動作するようになって、第３ノードｎ３の電圧レベルは接地電圧ＧＮＤの電圧レベルになる。さらに正確には、第３ノードｎ３の電圧レベルは、接地電圧ＧＮＤで第１ラッチトランジスタＬＴＲ１のしきい電圧だけ小さな電圧レベルになる。したがって、出力信号を正確に所望の電圧レベルに変換するために、第３インバータＩＮＶ３は第３ノードｎ３の電圧を反転して、第４電圧Ｖ４の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。同様に、出力信号を正確に所望の電圧レベルに変換するために、第４インバータＩＮＶ４は、第４ノードｎ４の電圧を反転して第２出力信号ＯＵＴ＿２を出力する。以下では、説明の便宜上トランジスタのしきい電圧は考慮しない。
【００３５】
第３ノードｎ３の電圧レベルが接地電圧ＧＮＤの電圧レベルになり、第２ノードｎ２の電圧レベルが接地電圧ＧＮＤより小さな第４電圧Ｖ４の電圧レベルになるので、第６トランジスタＴＲ６がオン状態になって、第４ノードｎ４の電圧レベルは第４電圧Ｖ４の電圧レベルになる。したがって、第３インバータＩＮＶ３は、第４電圧Ｖ４の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力し、第４インバータＩＮＶ４は、接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００３６】
制御信号ＣＯＮが第１値を持つｔ１時点で第１ノードｎ１に印加される電圧は、第３電圧Ｖ３である接地電圧ＧＮＤから第１電圧Ｖ１である電源電圧ＶＤＤに変更され、第２ノードｎ２に印加される電圧は、第４電圧Ｖ４から第２電圧Ｖ２に変更される。入力信号ＩＮは、ｔ１時点でも接地電圧ＧＮＤの電圧レベルを持つので、第１トランジスタＴＲ１はオン状態になり、第４トランジスタＴＲ４はオフ状態になり、第１及び第２ラッチトランジスタＬＴＲ１、ＬＴＲ２はオフ状態になる。
【００３７】
第１トランジスタＴＲ１がオン状態になって、第３ノードｎ３の電圧レベルは第１電圧Ｖ１である電源電圧ＶＤＤの電圧レベルになる。したがって、第３インバータＩＮＶ３は、第２電圧Ｖ２の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。第３ノードｎ３の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第６トランジスタＴＲ６がオン状態になって、第４ノードｎ４の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第４インバータＩＮＶ４は、接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力し続ける。
【００３８】
ｔ２時点になれば、入力信号ＩＮの電圧レベルが接地電圧ＧＮＤの電圧レベルから電源電圧ＶＤＤの電圧レベルに変更される。ただし、ｔ２時点で制御信号ＣＯＮは第１値を持つので、第１ノードｎ１には続けて第１電圧Ｖ１が印加され、第２ノードｎ２には第２電圧Ｖ２が印加される。
【００３９】
ｔ２時点で入力信号ＩＮの電圧レベルが変更されて、第１トランジスタＴＲ１はオフ状態になり、第４トランジスタＴＲ４はオン状態になり、第１及び第２ラッチトランジスタＬＴＲ１、ＬＴＲ２はオフ状態を維持する。第２トランジスタＴＲ２がオン状態になって、第４ノードｎ４の電圧レベルは第１電圧Ｖ１である電源電圧ＶＤＤの電圧レベルになる。したがって、第４インバータＩＮＶ４は、第２電圧Ｖ２の電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。第４ノードｎ４の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第３トランジスタＴＲ３がオン状態になって第３ノードｎ３の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第３インバータＩＮＶ３は、接地電圧ＧＮＤの電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。
【００４０】
制御信号ＣＯＮが第１値から第２値に変更されるｔ３時点になれば、第１ノードｎ１に印加される電圧は、第１電圧Ｖ１である電源電圧ＶＤＤから第３電圧Ｖ３である接地電圧ＧＮＤに変更され、第２ノードｎ２に印加される電圧は第２電圧Ｖ２から第４電圧Ｖ４に変更される。入力信号ＩＮは、ｔ３時点でも電源電圧ＶＤＤの電圧レベルを持つので、第４トランジスタＴＲ４のゲート及び第１端には接地電圧ＧＮＤが印加されて動作しない。第１ラッチトランジスタＬＴＲ１は、ゲート及び第１端に接地電圧ＧＮＤが印加されるので、ダイオードのように動作するようになって、第４ノードｎ４の電圧レベルは接地電圧ＧＮＤの電圧レベルになる。したがって、第４インバータＩＮＶ４は、第４電圧Ｖ４の電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００４１】
第４ノードｎ４の電圧レベルは、接地電圧ＧＮＤの電圧レベルであり、第２ノードｎ２の電圧レベルは接地電圧ＧＮＤより小さな第４電圧Ｖ４の電圧レベルであるため、第３トランジスタＴＲ３がオン状態になる。したがって、第３ノードｎ３の電圧レベルは第４電圧Ｖ４の電圧レベルになり、第３インバータＩＮＶ３は、接地電圧ＧＮＤの電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。
【００４２】
制御信号ＣＯＮが第２値から第１値に変更されるｔ４時点になれば、第１ノードｎ１に印加される電圧は、第３電圧Ｖ３である接地電圧ＧＮＤから第１電圧Ｖ１である電源電圧ＶＤＤに変更され、第２ノードｎ２に印加される電圧は、第４電圧Ｖ４から第２電圧Ｖ２に変更される。入力信号ＩＮは、ｔ４時点でも電源電圧ＶＤＤの電圧レベルを持つので、第１トランジスタＴＲ１はオフ状態になり、第４トランジスタＴＲ４はオン状態になり、第１及び第２ラッチトランジスタＬＴＲ１、ＬＴＲ２はオフ状態になる。
【００４３】
第４トランジスタＴＲ４がオン状態になって、第４ノードｎ４の電圧レベルは第１電圧Ｖ１の電源電圧ＶＤＤの電圧レベルになる。したがって、第４インバータＩＮＶ４は、第２電圧Ｖ２の電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。第４ノードｎ４の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第３トランジスタＴＲ３がオン状態になって、第３ノードｎ３の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第３インバータＩＮＶ３は、続けて接地電圧ＧＮＤの電圧レベルを持つ第１出力信号ＯＵＴ＿２を出力する。
【００４４】
制御信号ＣＯＮが第１値であるｔ５時点になれば、入力信号ＩＮの電圧レベルが、電源電圧ＶＤＤの電圧レベルから接地電圧ＧＮＤの電圧レベルに変更される。ただし、ｔ５時点で制御信号ＣＯＮは第１値を持っているので、第１ノードｎ１には、続けて第１電圧Ｖ１が印加され、第２ノードｎ２には第２電圧Ｖ２が印加される。
【００４５】
ｔ５時点で入力信号ＩＮの電圧レベルが変更されて、第１トランジスタＴＲ１はオン状態になり、第４トランジスタＴＲ４はオフ状態になり、第１及び第２ラッチトランジスタＬＴＲ１、ＬＴＲ２はオフ状態を維持する。第１トランジスタＴＲ１がオン状態になって、第３ノードｎ３の電圧レベルは第１電圧Ｖ１である電源電圧ＶＤＤの電圧レベルになる。したがって、第３インバータＩＮＶ３は、第２電圧Ｖ２の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。第３ノードｎ３の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第６トランジスタＴＲ６がオン状態になって、第４ノードｎ４の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第４インバータＩＮＶ４は、接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００４６】
制御信号ＣＯＮが第１値から第２値に変更されるｔ６時点になれば、第１ノードｎ１に印加される電圧は、第１電圧Ｖ１である電源電圧ＶＤＤから第３電圧Ｖ３である接地電圧ＧＮＤに変更され、第２ノードｎ２に印加される電圧は、第２電圧Ｖ２から第４電圧Ｖ４に変更される。入力信号ＩＮは、ｔ６時点でも接地電圧ＧＮＤの電圧レベルを持つので、第１トランジスタＴＲ１のゲート及び第１端に接地電圧ＧＮＤが印加されて動作しない。第２ラッチトランジスタＬＴＲ２は、ゲート及び第１端に接地電圧ＧＮＤが印加されるので、ダイオードのように動作するようになって、第３ノードｎ３の電圧レベルは接地電圧ＧＮＤの電圧レベルになる。したがって、第３インバータＩＮＶ３は、第４電圧Ｖ４の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。
【００４７】
第３ノードｎ３の電圧レベルは接地電圧ＧＮＤの電圧レベルであり、第２ノードｎ２の電圧レベルは接地電圧ＧＮＤより小さな第４電圧Ｖ４の電圧レベルであるため、第６トランジスタＴＲ６がオン状態になる。したがって、第４ノードｎ４の電圧レベルは第４電圧Ｖ４の電圧レベルになり、第４インバータＩＮＶ４は接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００４８】
図７は、図１の電圧レベル変換部１５０の他の一実施形態による電圧レベル変換部１５０”を図示した回路図である。図７の電圧レベル変換部１５０”は、電圧レベル変換部１５０として使うことができる。
【００４９】
図１及び図７を参照すれば、電圧レベル変換部１５０は、第１電圧レベル制御部７１０、第２電圧レベル制御部７３０及びラッチ部７５０を備えることができる。また、電圧レベル変換部１５０は、第１ないし第４インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４をさらに備えることができる。
【００５０】
図７の第１電圧レベル制御部７１０は、図５の第１電圧レベル制御部５１０と類似した構成を持ち、第７の第２電圧レベル制御部７３０は、図５の第２電圧レベル制御部７３０と類似した構成を持つので、第１電圧レベル制御部７１０及び第２電圧レベル制御部７３０の具体的な構成についての説明は省略する。また、図７の第１ないし第４インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４も、図５の第１ないし第４インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４と類似した構成及び連結関係を持って類似した動作を行うので、以下詳細な説明は省略する。
【００５１】
制御信号ＣＯＮが第１値から第２値に変更される場合、ラッチ部７５０は、第１電圧レベル制御部７１０の代りに第３ノードｎ３と第１ノードｎ１とを連結するか、第２電圧レベル制御部７３０の代りに第４ノードｎ４と第１ノードｎ１とを連結するかできる。さらに具体的に、ラッチ部７５０は、入力信号ＩＮが第１論理状態であり、第１ノードｎ１に印加される電圧が第１電圧Ｖ１から第３電圧Ｖ３に変更される場合、第１電圧レベル制御部７１０の代りに第３ノードｎ３と第１ノードｎ１とを連結できる。そして、ラッチ部７５０は、入力信号ＩＮが第２論理状態であり、第１ノードｎ１に印加される電圧が第１電圧Ｖ１から第３電圧Ｖ３に変更される場合、第２電圧レベル制御部７３０の代りに第４ノードｎ４と第１ノードｎ１とを連結できる。
【００５２】
ラッチ部７５０は、第１ないし第６ラッチトランジスタＬＴＲ１、ＬＴＲ２、…、ＬＴＲ６を備えることができる。第１ラッチトランジスタＬＴＲ１は、第３電圧Ｖ３が印加されるゲート、第１ノードｎ１と連結される第１端を備えることができる。第２ラッチトランジスタＬＴＲ２は、第３電圧Ｖ３が印加されるゲート、第１ノードｎ１と連結される第１端を備えることができる。第３ラッチトランジスタＬＴＲ３は、第２電圧Ｖ２が印加されるゲート、第１ラッチトランジスタＬＴＲ１の第２端と連結される第１端、及び第１出力信号ＯＵＴ＿１が印加される第２端を備えることができる。
【００５３】
第４ラッチトランジスタＬＴＲ４は、第２電圧Ｖ２が印加されるゲート、第２ラッチトランジスタＬＴＲ２の第２端と連結される第１端、及び第２出力信号ＯＵＴ＿２が印加される第２端を備えることができる。第５ラッチトランジスタＬＴＲ５は、第１ラッチトランジスタＬＴＲ１の第２端及び第３ラッチトランジスタＬＴＲ３の第１端と連結されるゲート、第１ノードｎ１に連結される第１端及び第３ノードｎ３に連結される第２端を備えることができる。第６ラッチトランジスタＬＴＲ６は、第２ラッチトランジスタＬＴＲ２の第２端及び第４ラッチトランジスタＬＴＲ４の第１端と連結されるゲート、第１ノードｎ１に連結される第１端及び第４ノードｎ４に連結される第２端を備えることができる。
【００５４】
図７の場合、第１トランジスタＴＲ１及び第４トランジスタＴＲ４、第１ラッチトランジスタＬＴＲ１、第２ラッチトランジスタＬＴＲ２、第５ラッチトランジスタＬＴＲ５及び第６ラッチトランジスタＬＴＲ６は、ＰＭＯＳトランジスタであり、第２トランジスタＴＲ３、第３トランジスタＴＲ３、第５トランジスタＴＲ５、第６トランジスタＴＲ６及び第３ラッチトランジスタＬＴＲ３及び第４ラッチトランジスタＬＴＲ４は、ＮＭＯＳトランジスタである場合について図示している。ただし、本発明がこれに限定されるものではなく、後述するように電圧レベル変換部１５０が動作できるならば、他の素子を利用してもよい。
【００５５】
図７の実施形態の場合、電圧レベル変換部１５０”を構成するトランジスタがウェルを共有できるので、レイアウト面積を縮小してチップサイズを低減させることができる。また、図７の実施形態の場合、ラッチ部７５０を付加することによる漏れ電流問題を解決することもできる。ただし、図７の実施形態の場合にも、ラッチ部７５０の第１ないし第６ラッチトランジスタＬＴＲ１、ＬＴＲ２、…、ＬＴＲ６と残りのトランジスタとがウェルを共有しないこともある。
【００５６】
以下では、図１ないし図４、図６及び図７を参照して、電圧レベル変換部１５０の動作について説明する。図７の電圧レベル変換部１５０”に入出力される信号及びそれぞれのノードでの信号も図６と同じ波形を持つ。
【００５７】
図５の電圧レベル変換部１５０’と関連して説明したように、図６のｔ１時点とｔ３時点との間の区間、またはｔ４時点とｔ６時点との間の区間で、制御信号ＣＯＮは第１値を持ち、図６のｔ３時点とｔ４時点との間の区間で、制御信号ＣＯＮは第２値を持つ。また、以下では、第１電圧Ｖ１は電源電圧ＶＤＤであり、第３電圧Ｖ３は接地電圧ＧＮＤであり、第２電圧Ｖ２は第３電圧Ｖ３より低い電圧であり、第４電圧Ｖ４は第２電圧Ｖ２より低い電圧である場合を仮定して説明する。
【００５８】
ｔ１時点以前に、入力信号ＩＮは接地電圧ＧＮＤの電圧レベルを持ち、第１ノードｎ１には第３電圧Ｖ３である接地電圧ＧＮＤが印加され、第２ノードｎ２には第４電圧Ｖ４が印加される。第１トランジスタＴＲ１、第１ラッチトランジスタＬＴＲ１及び第２ラッチトランジスタＬＴＲ２は、ゲート及び第１端に接地電圧ＧＮＤが印加されるので、動作しない。第１出力信号ＯＵＴ＿１は第４電圧Ｖ４の電圧レベルを持って、第２電圧Ｖ２は第４電圧Ｖ４より高い電圧であるため、第３ラッチトランジスタＬＴＲ３はオン状態になる。第１ノードｎ１の電圧レベルは接地電圧ＧＮＤの電圧レベルであり、第５ラッチトランジスタＬＴＲ５のゲートには第４電圧Ｖ４が印加されるので、第５ラッチトランジスタＬＴＲ５がオン状態になって、第３ノードｎ３の電圧レベルは接地電圧ＧＮＤの電圧レベルになる。
【００５９】
さらに正確には、第３ノードｎ３の電圧レベルは、接地電圧ＧＮＤで第１ラッチトランジスタＬＴＲ１のしきい電圧だけ小さな電圧レベルになる。したがって、出力信号を正確に所望の電圧レベルに変換するために、第３インバータＩＮＶ３は、第３ノードｎ３の電圧を反転して第４電圧Ｖ４の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。同様に、出力信号を正確に所望の電圧レベルに変換するために、第４インバータＩＮＶ４は、第４ノードｎ４の電圧を反転して第２出力信号ＯＵＴ＿２を出力する。以下では、説明の便宜のためにトランジスタのしきい電圧は考慮しない。
【００６０】
第３ノードｎ３の電圧レベルが接地電圧ＧＮＤの電圧レベルになり、第２ノードｎ２の電圧レベルが接地電圧ＧＮＤより小さな第４電圧Ｖ４の電圧レベルになるので、第６トランジスタＴＲ６がオン状態になって、第４ノードｎ４の電圧レベルは第４電圧Ｖ４の電圧レベルになる。したがって、第３インバータＩＮＶ３は、第４電圧Ｖ４の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力し、第４インバータＩＮＶ４は、接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００６１】
制御信号ＣＯＮが第１値を持つようになるｔ１時点で第１ノードｎ１に印加される電圧は、第３電圧Ｖ３である接地電圧ＧＮＤで第１電圧Ｖ１である電源電圧ＶＤＤに変更され、第２ノードｎ２に印加される電圧は、第４電圧Ｖ４から第２電圧Ｖ２に変更される。入力信号ＩＮは、ｔ１時点でも接地電圧ＧＮＤの電圧レベルを持つので、第１トランジスタＴＲ１はオン状態になり、第４トランジスタＴＲ４はオフ状態になり、ラッチ部７５０は動作しない。
【００６２】
第１トランジスタＴＲ１がオン状態になって、第３ノードｎ３の電圧レベルは第１電圧Ｖ１の電源電圧ＶＤＤの電圧レベルになる。したがって、第３インバータＩＮＶ３は、第２電圧Ｖ２の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。第３ノードｎ３の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第６トランジスタＴＲ６がオン状態になって、第４ノードｎ４の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第４インバータＩＮＶ４は、続けて接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００６３】
制御信号ＣＯＮが第１値を持っているｔ２時点になれば、入力信号ＩＮの電圧レベルが接地電圧ＧＮＤの電圧レベルから電源電圧ＶＤＤの電圧レベルに変更される。ただし、ｔ２時点で制御信号ＣＯＮが第１値を持っているので、第１ノードｎ１には、続けて第１電圧Ｖ１が印加され、第２ノードｎ２には第２電圧Ｖ２が印加される。
【００６４】
ｔ２時点で入力信号ＩＮの電圧レベルが変更されて、第１トランジスタＴＲ１はオフ状態になり、第４トランジスタＴＲ４はオン状態になり、ラッチ部７５０は動作しない。第２トランジスタＴＲ２がオン状態になって、第４ノードｎ４の電圧レベルは第１電圧Ｖ１である電源電圧ＶＤＤの電圧レベルになる。したがって、第４インバータＩＮＶ４は、第２電圧Ｖ２の電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。第４ノードｎ４の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第３トランジスタＴＲ３がオン状態になって、第３ノードｎ３の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第３インバータＩＮＶ３は、接地電圧ＧＮＤの電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。
【００６５】
制御信号ＣＯＮが第１値から第２値に変更されるｔ３時点になれば、第１ノードｎ１に印加される電圧は、第１電圧Ｖ１である電源電圧ＶＤＤから第３電圧Ｖ３である接地電圧ＧＮＤに変更され、第２ノードｎ２に印加される電圧は、第２電圧Ｖ２から第４電圧Ｖ４に変更される。入力信号ＩＮは、ｔ３時点でも電源電圧ＶＤＤの電圧レベルを持つので、第４トランジスタＴＲ４のゲート及び第１端には、接地電圧ＧＮＤが印加されて動作しない。
【００６６】
第４トランジスタＴＲ４、第１ラッチトランジスタＬＴＲ１及び第２ラッチトランジスタＬＴＲ２は、ゲート及び第１端に接地電圧ＧＮＤが印加されるので動作しない。第２出力信号ＯＵＴ＿２は第４電圧Ｖ４の電圧レベルを持って、第２電圧Ｖ２は第４電圧Ｖ４より高い電圧であるため、第４ラッチトランジスタＬＴＲ４はオン状態になる。第１ノードｎ１の電圧レベルは接地電圧ＧＮＤの電圧レベルであり、第６ラッチトランジスタＬＴＲ６のゲートには第４電圧Ｖ４が印加されるので、第６ラッチトランジスタＬＴＲ６がオン状態になって、第４ノードｎ４の電圧レベルは接地電圧ＧＮＤの電圧レベルになる。したがって、第４インバータＩＮＶ４は、第４電圧Ｖ４の電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００６７】
第４ノードｎ４の電圧レベルは接地電圧ＧＮＤの電圧レベルであり、第２ノードｎ２の電圧レベルは接地電圧ＧＮＤより小さな第４電圧Ｖ４の電圧レベルであるため、第３トランジスタＴＲ３がオン状態になる。したがって、第３ノードｎ３の電圧レベルは第４電圧Ｖ４の電圧レベルになり、第３インバータＩＮＶ３は、接地電圧ＧＮＤの電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。
【００６８】
制御信号ＣＯＮが第２値から第１値に変更されるｔ４時点になれば、第１ノードｎ１に印加される電圧は、第３電圧Ｖ３である接地電圧ＧＮＤから第１電圧Ｖ１である電源電圧ＶＤＤに変更され、第２ノードｎ２に印加される電圧は第４電圧Ｖ４から第２電圧Ｖ２に変更される。入力信号ＩＮは、ｔ４時点でも電源電圧ＶＤＤの電圧レベルを持つので、第１トランジスタＴＲ１はオフ状態になり、第４トランジスタＴＲ４はオン状態になり、ラッチ部７５０は動作しない。
【００６９】
第４トランジスタＴＲ４がオン状態になって、第４ノードｎ４の電圧レベルは第１電圧Ｖ１の電源電圧ＶＤＤの電圧レベルになる。したがって、第４インバータＩＮＶ４は、第２電圧Ｖ２の電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。第４ノードｎ４の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第３トランジスタＴＲ３がオン状態になって、第３ノードｎ３の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第３インバータＩＮＶ３は、続けて接地電圧ＧＮＤの電圧レベルを持つ第１出力信号ＯＵＴ＿２を出力する。
【００７０】
制御信号ＣＯＮが第１値であるｔ５時点になれば、入力信号ＩＮの電圧レベルが、電源電圧ＶＤＤの電圧レベルから接地電圧ＧＮＤの電圧レベルに変更される。ただし、ｔ５時点で制御信号ＣＯＮが第１値を持っているので、第１ノードｎ１には、続けて第１電圧Ｖ１が印加され、第２ノードｎ２には第２電圧Ｖ２が印加される。
【００７１】
ｔ５時点で入力信号ＩＮの電圧レベルが変更されて、第１トランジスタＴＲ１はオン状態になり、第４トランジスタＴＲ４はオフ状態になり、ラッチ部７５０は動作しない。第１トランジスタＴＲ１がオン状態になって、第３ノードｎ３の電圧レベルは、第１電圧Ｖ１の電源電圧ＶＤＤの電圧レベルになる。したがって、第３インバータＩＮＶ３は、第２電圧Ｖ２の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。第３ノードｎ３の電圧レベルが電源電圧ＶＤＤの電圧レベルであるため、第６トランジスタＴＲ６がオン状態になって、第４ノードｎ４の電圧レベルは第２電圧Ｖ２の電圧レベルになる。したがって、第４インバータＩＮＶ４は、接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００７２】
制御信号ＣＯＮが第１値から第２値に変更されるｔ６時点になれば、第１ノードｎ１に印加される電圧は、第１電圧Ｖ１である電源電圧ＶＤＤから第３電圧Ｖ３である接地電圧ＧＮＤに変更され、第２ノードｎ２に印加される電圧は、第２電圧Ｖ２から第４電圧Ｖ４に変更される。入力信号ＩＮは、ｔ６時点でも接地電圧ＧＮＤの電圧レベルを持つので、第１トランジスタＴＲ１、第１ラッチトランジスタＬＴＲ１及び第２ラッチトランジスタＬＴＲ２は、ゲート及び第１端に接地電圧ＧＮＤが印加されるので、動作しない。
【００７３】
第１出力信号ＯＵＴ＿１は第４電圧Ｖ４の電圧レベルを持ち、第２電圧Ｖ２は第４電圧Ｖ４より高い電圧であるため、第３ラッチトランジスタＬＴＲ３はオン状態になる。第１ノードｎ１の電圧レベルは接地電圧ＧＮＤの電圧レベルであり、第５ラッチトランジスタＬＴＲ５のゲートには第４電圧Ｖ４が印加されるので、第５ラッチトランジスタＬＴＲ５がオン状態になって、第３ノードｎ３の電圧レベルは接地電圧ＧＮＤの電圧レベルになる。したがって、第３インバータＩＮＶ３は、第４電圧Ｖ４の電圧レベルを持つ第１出力信号ＯＵＴ＿１を出力する。
【００７４】
第３ノードｎ３の電圧レベルは接地電圧ＧＮＤの電圧レベルであり、第２ノードｎ２の電圧レベルは接地電圧ＧＮＤより小さな第４電圧Ｖ４の電圧レベルであるため、第６トランジスタＴＲ６がオン状態になる。したがって、第４ノードｎ４の電圧レベルは第４電圧Ｖ４の電圧レベルになり、第４インバータＩＮＶ４は、接地電圧ＧＮＤの電圧レベルを持つ第２出力信号ＯＵＴ＿２を出力する。
【００７５】
図８は、本発明の技術的思想による一実施形態によるディスプレイ装置８００のブロック図である。
図８を参照すれば、ディスプレイ装置８００は、パネル８１０、ソースドライバ８２０、ゲートドライバ８３０及びコントローラ８４０を備えることができる。パネル８１０は、複数の画素領域を備えることができる。パネル８１０には、複数のゲートラインＧＬ及びソースラインＳＬがマトリックス形態に交差して配され、交差地点は画素領域と定義される。
【００７６】
コントローラ８４０は、ソースドライバ８２０及びゲートドライバ８３０を制御できる。コントローラ８４０は、外部システム（図示せず）から複数の制御信号及びデータ信号を受信する。コントローラ８４０は、受信された制御信号及びデータ信号に応答してゲート制御信号ＧＣ及びソース制御信号ＳＣを生成し、ゲート制御信号ＳＣをゲートドライバ８３０に出力し、ソース制御信号ＳＣをソースドライバ８４０に出力する。
【００７７】
ゲートドライバ８３０は、ゲート制御信号ＳＣに応答してゲートラインＧＬを通じて、ゲート駆動信号を順次にパネル８１０に供給する。また、ソースドライバ８４０はゲートラインＧＬが順次に選択される度に、ソース制御信号ＳＣに応答して所定の階調電圧を、ソースラインＳＬを通じてパネル８１０に供給する。
【００７８】
図９は、図８のソースドライバ８２０の一実施形態を示したブロック図である。
図１ないし図９を参照すれば、ソースドライバ８２０は、シフトレジスタ９１０、サンプルラッチ部９２０、ホールドラッチ部９３０、レベルシフタ９４０、デコーダ９５０及び出力バッファ９６０を備えることができる。
【００７９】
シフトレジスタ９１０は、コントローラ８４０から入力されたスタートパルス信号をシフトする。サンプルラッチ部９２０は、シフトレジスタ９１０から出力される出力信号ＳＲ１、ＳＲ２、…、ＳＲｍに応答して、受信されたデータＤＡＴＡをサンプリングする。ホールドラッチ部９３０は、サンプリングされたデータを水平スキャン期間中に保存する。レベルシフタ９４０は、ホールドラッチ部９３０に保存されたデータの電圧レベルを変換してデコーダ９５０に出力する。レベルシフタ９４０は、図１のネガティブレベルシフタ１００または図２のネガティブレベルシフタ２００を備えることができる。
【００８０】
すなわち、レベルシフタ９４０は、データ電圧レベルを正の方向及び負の方向に変換するが、負の方向に変換するのに使われるものが、図１のネガティブレベルシフタ１００または図２のネガティブレベルシフタ２００である。レベルシフタ９４０の具体的な構成及び動作については、図１ないし図７で説明したので、以下詳細な説明は省略する。デコーダ９５０は、電圧レベル変換されたデータに基づいて、諧調電圧のうち１つの諧調電圧を出力バッファ９６０に出力する。出力バッファ９６０は、受信された諧調電圧をソースラインＳ１、Ｓ２、…、Ｓｍのうち対応するソースラインに出力する。
【００８１】
図１０は、本発明の技術的思想による一実施形態によるコンピュータシステム装置１０００のブロック図である。
図１０を参照すれば、本発明によるコンピュータシステム装置１０００は、メモリコントローラ１０１２及びメモリ装置１０１１を備えるメモリシステム装置１０１０、電源供給装置１０２０及びレベルシフタ１０７０を備えることができる。
【００８２】
レベルシフタ１０７０は、図１の実施形態によるネガティブレベルシフタ１００、または図２の実施形態によるネガティブレベルシフタ２００を備えることができる。レベルシフタ１０７０は、電源供給装置１０２０から印加された電圧の電圧レベルを変更してメモリ装置１０１１に印加できる。ただし、レベルシフタ１０７０は、メモリ装置１０１１以外の装置も、電圧レベルが変更された電圧を出力することもできる。図１０の場合、レベルシフタ１０７０とメモリコントローラ１０１２とを別途に図示しているが、メモリコントローラ１０１２がレベルシフタ１０７０を備えてもよい。
【００８３】
コンピュータシステム装置１０００は、バス１０６０に電気的に連結されたマイクロプロセッサ１０３０、ユーザーインターフェース１０５０、ＲＡＭ ３４０及びパワー供給装置３２０をさらに備えることができる。
【００８４】
本発明の一実施形態によるコンピュータシステム装置１０００がモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー及びベースバンドチップセットなどのモデムがさらに提供されうる。また、本発明によるコンピュータシステム装置１０００には、応用チップセット、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）及びモバイルＤＲＡＭなどがさらに提供されうる。
メモリコントローラ１０１２及びメモリ装置１０１１は、例えば、データの保存時に不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成できる。
【００８５】
図１１は、本発明の技術的思想による一実施形態によるメモリカード１１００のブロック図である。図１１を参照すれば、メモリカード１１００は、メモリ装置１１１０、メモリコントローラ１１２０及びレベルシフタ１１３０を備えることができる。レベルシフタ１１３０は、図１の実施形態によるネガティブレベルシフタ１００または図２の実施形態によるネガティブレベルシフタ２００を備えることができる。レベルシフタ１１３０は、印加された電圧の電圧レベルを変更してメモリ装置１１１０に印加できる。ただし、レベルシフタ１１３０は、メモリ装置１１１０以外の装置へも電圧レベルが変更された電圧を出力することもできる。図１１の場合、レベルシフタ１１３０とメモリコントローラ１１２０とを別途に図示しているが、メモリコントローラ１１２０がレベルシフタ１１３０を備えてもよい。
【００８６】
メモリコントローラ１１２０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ＰＣＩ−Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｅｖｉｃｅ Ｉｎｔｅｒｆａｃｅ）、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などの多様なインターフェースプロトコルのうち１つを通じて、外部（例えば、ホスト）と通信するように構成することができる。図１１のメモリコントローラ１１２０に備えられているＣＰＵ １１２２、ＳＲＡＭ １１２１、ＨＯＳＴ Ｉ／Ｆ １１２３、ＥＣＣ １１２４、ＭＥＭＯＲＹ Ｉ／Ｆ １１２５及びバス１１２６の構造及び動作は、当業者に自明であるので、さらに詳細な説明は省略する。
【００８７】
前述した本発明の一実施形態によるメモリ装置は、多様な形態のパッケージを利用して実装されうる。例えば、本発明によるメモリ装置は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのパッケージを利用して実装することができる。
【００８８】
以上のように、図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００８９】
本発明は、ネガティブレベルシフタ関連の技術分野に好適に用いられる。
【符号の説明】
【００９０】
１００  ネガティブレベルシフタ
１１０  電圧選択部
１５０  電圧レベル変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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