(57)【特許請求の範囲】
【請求項１】
第１の選択信号線から供給される第１の選択信号により、複数の第１のローカルＩＯ線と複数の第１のビット線とを電気的に接続する複数の第１のトランジスタと、
前記第１の選択信号により、複数の第２のローカルＩＯ線と複数の第２のビット線とをそれぞれ電気的に接続する複数の第２のトランジスタと、
前記複数の第１のトランジスタがそれぞれ有する複数の第１のゲート電極と、前記第１の選択信号線を接続する第１のビアと、
前記複数の第２のトランジスタがそれぞれ有する複数の第２のゲート電極と、前記第１の選択信号線を接続する第２のビアと、
前記第１のビアまたは第２のビアの非導通状態を検出する不良検出回路と、を備え、
前記不良検出回路は、前記複数の第１のビット線からそれぞれ読み出される複数の第１データと、前記複数の第２のビット線からそれぞれ読み出される複数の第２データを比較し、前記複数の第１データがすべて第１の論理であって前記複数の第２データがすべて第２の論理であることにより、前記複数の第１データおよび前記複数の第２データのすべてが互いに不一致であることを検出することを特徴とする半導体装置。
【請求項２】
前記不良検出回路は、前記複数の第１データと前記複数の第２データを一対比較し、一対一の比較結果が不一致であるか否かを示す複数の第１の比較結果信号を出力する複数の第１比較回路と、前記複数の第１の比較結果信号がすべて不一致を示すとき、前記第１のビアまたは第２のビアの電気的な接続不良を示す第１判定信号を出力する第２比較回路と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記不良検出回路は、前記複数の第１データと前記複数の第２データを比較することにより、更に、前記第１のビット線のグループおよび前記第２のビット線のグループのいずれかに不良なビット線が存在するか否かを判定することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記不良検出回路は、複数の前記比較結果に一致・不一致の双方が含まれるとき、前記不良なビット線の存在を示す第２判定信号を出力する第３比較回路、を更に含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
検査活性信号が入力されたとき、前記第２比較回路の比較結果および第３比較回路の比較結果を別々の２つのノードから同時に出力する検査制御回路、を更に備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記検査制御回路は、前記検査活性信号が複数の第１入力信号線から供給される第１論理ゲートを含み、
前記複数の第１入力信号線の一部は、前記第１判定信号により電気的に導通制御されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の第１入力信号線の一部は、複数の前記第１判定信号のうちいずれかが活性化されるときに電気的に導通することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記検査制御回路は、前記検査活性信号が複数の第２入力信号線から供給される第２論理ゲートを含み、
前記複数の第２入力信号線の一部は、前記第２判定信号により電気的に導通制御されることを特徴とする請求項５から７のいずれかに記載の半導体装置。
【請求項９】
前記複数の第２入信号線の一部は、複数の前記第２判定信号のうちいずれかが活性化されるときに電気的に導通することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
検査活性信号が入力されたとき、前記第２比較回路の比較結果または第３の比較回路の比較結果のいずれかを選択的に一つのノードに出力する検査制御回路、を更に備えることを特徴とする請求項４に記載の半導体装置。
【請求項１１】
前記検査制御回路は、前記検査活性信号が複数の入力信号線から供給される出力論理ゲートを含み、
前記複数の入力信号線は、前記第１判定信号により電気的に導通に制御される第１分岐信号線と前記第２判定信号により電気的に導通に制御される第２分岐信号線を含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１分岐信号線は、複数の前記第１判定信号のうちのいずれかが活性化されるときに電気的に導通することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２分岐信号線は、複数の前記第２判定信号のうちのいずれかが活性化されるときに電気的に導通することを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
検査活性信号が入力されたとき、前記第２比較回路の比較結果を第１のノードに出力する検査制御回路、を更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項１５】
前記検査制御回路は、
複数の前記第１判定信号が供給される第１の論理和ゲートと、
前記第１の論理和ゲートの出力と前記検査活性信号が供給される第１のラッチ回路と、を含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記不良検出回路は、複数の前記比較結果が一致と不一致の両方を含むとき、不良なビット線の存在を示す第２判定信号を出力する第３比較回路を更に含み、
前記検査制御回路は、
複数の前記第２判定信号が供給される第２の論理和ゲートと、
前記第２の論理和ゲートの出力と前記検査活性信号が供給される第２のラッチ回路と、を含み、
前記検査活性信号が入力されたとき、前記第３比較回路の比較結果を第２のノードに出力する、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記不良検出回路は、複数の前記比較結果が一致と不一致の両方を含むとき、不良なビット線の存在を示す第２判定信号を出力する第３比較回路を更に含み、
前記検査制御回路は、
複数の前記第２判定信号が供給される第２の論理和ゲートを含み、
前記第２の論理和ゲートの出力は、前記第１のラッチ回路に供給され、
前記検査活性信号が入力されたとき、前記第２比較回路の比較結果または前記第３比較回路の比較結果のいずれかを選択的に前記第１のノードに出力する、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記第１および第２の選択信号線は物理的に単一の信号線であり、前記第１および第２の選択信号は単一の信号であるであることを特徴とする請求項１から１７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、信号線の接続状態を検査する機能を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルに保持される電荷によりデータを記憶する。メモリセルにはビット線が接続される。カラムスイッチを介してビット線とローカルＩＯ線が接続されると、ローカルＩＯ線を介してデータの読み書きが可能となる。ビット線とローカルＩＯ線の接続は、カラム選択信号線から供給されるカラム選択信号によって制御される。ビット線は、いくつかのグループ（以下、「ビット線グループ」とよぶ）に分類される。ビット線グループごとに異なるカラム選択信号線およびカラム選択信号が割り当てられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３１３１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ビット線やメモリセルに不良があると（以下、単に「ライン不良」とよぶ）、そのメモリセルへのアクセスは「冗長セル」とよばれる予備のメモリセルへのアクセスに置換される。一方、カラム選択信号線とビット線グループとの接続部分に不良があると（以下、「コンタクト不良」とよぶ）、そのビット線グループに含まれるすべてのビット線（一つのカラム選択信号線に対応する複数のビット線）が利用できなくなる。たとえば、複数のビット線に対応する複数のローカルＩＯ線を一つのカラム選択信号によって接続する複数のスイッチ（複数のトランジスタ）の構造において、カラム選択信号線（配線層）は、複数のトランジスタのゲート電極（ゲート電極層）に、コンタクトホール（ビア層）を介して電気的に接続される。このコンタクトホールの導通抵抗が高くなるという電気的な欠陥が生じた場合、コンタクト不良となる。この場合にも、対応するすべてのメモリセルへのアクセスを冗長セルへのアクセスに置換すれば、不良アドレス群を救済できる。
【０００５】
しかし、コンタクト不良が発生しているカラム選択信号線を無効化（不使用化）しても、被置換のビット線グループ（複数のゲート電極の複数のノード）が浮遊電荷等により偶発的にローカルＩＯ線と接続してしまう可能性がある。ここで、被置換のビット線グループのセンスアンプは活性化されており、不確定ななんらかのデータを増幅・保持している。このような偶発的な接続は、誤作動の原因になりかねない。したがって、コンタクト不良が発生している場合には冗長セルで無理に救済するのではなく、製品自体を破棄した方がよい。そのためには、半導体装置の検査時に、ライン不良とコンタクト不良を効率的に判別する必要がある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、第１の選択信号線から供給される第１の選択信号により、複数の第１のローカルＩＯ線と複数の第１のビット線とを電気的に接続する複数の第１のトランジスタと、第１の選択信号により複数の第２のローカルＩＯ線と複数の第２のビット線とを電気的に接続する複数の第２のトランジスタと、複数の第１のトランジスタが有する複数の第１のゲート電極と第１の選択信号線を接続する第１のビアと、複数の第２のトランジスタが有する複数の第２のゲート電極と第１の選択信号線を接続する第２のビアと、第１のビアまたは第２のビアの電気的な非導通を検出する不良検出回路と、を備える。不良検出回路は、複数の第１のビット線から読み出される複数の第１データと、複数の第２のビット線から読み出される複数の第２データを比較し、複数の第１データがすべて第１の論理であって複数の第２データがすべて第２の論理であるとき、複数の第１データおよび複数の第２データのすべてが互いに不一致であることを検出する。
【発明の効果】
【０００７】
本発明によれば、半導体装置におけるライン不良とコンタクト不良を効率的に判別しやすくなる。
【図面の簡単な説明】
【０００８】
【図１】本発明の技術思想を説明するための模式図である。
【図２】半導体装置の機能ブロック図である。
【図３】メモリセルからリードライトバスまでの経路を模式的に示す回路図である。
【図４】ビット線とローカルＩＯ線の関係を詳細に示す回路図である。
【図５】本実施形態・第１例における不良検出回路の回路図である。
【図６】本実施形態・第２例における不良検出回路の回路図である。
【図７】正常時における不良検出回路の出力を示す真理値表である。
【図８】ライン不良時における不良検出回路の出力を示す真理値表である。
【図９】コンタクト不良時における不良検出回路の出力を示す真理値表である。
【図１０】本実施形態に対する第１比較例における不良検出回路の回路図である。
【図１１】本実施形態に対する第２比較例における不良検出回路の回路図である。
【図１２】本実施形態におけるパラレル出力型の検査制御回路の回路図である。
【図１３】本実施形態におけるシリアル出力型の検査制御回路の回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。なお、この明細書において電気的な導通を「オン」、非導通を「オフ」と記述する。
【００１０】
［コンセプト］
図１は、本発明の技術思想を説明するための論理的な模式図である。ＤＲＡＭなどの半導体装置１０において、メモリセルＭＣはビット線ＢＬと接続される。ビット線ＢＬは、カラムスイッチを構成するトランジスタＴｒｓを介してローカルＩＯ線ＬＩＯと接続される。トランジスタＴｒｓの導通状態は、カラム選択信号線ＹＳから供給されるカラム選択信号により制御される。トランジスタＴｒがオンとなると、ビット線ＢＬとローカルＩＯ線ＬＩＯが接続され、ＬＩＯに付加される内部回路（不図示）からメモリセルＭＣへのアクセス（データのリード／ライト）が可能となる。複数のメモリセルＭＣは、複数のビット線ＢＬ、複数のトランジスタＴｒｓ、複数のローカルＩＯ線ＬＩＯに対応する。複数のトランジスタＴｒｓ１は、一つのカラム選択信号線ＹＳ１から供給される第１のカラム選択信号により制御される。複数のトランジスタＴｒｓ２は、カラム選択信号線ＹＳ２から供給される第２のカラム選択信号により制御される。複数のトランジスタＴｒｓ１に対応する複数のメモリセルＭＣおよび複数のビット線ＢＬが、第１のビット線グループである。複数のトランジスタＴｒｓ２に対応する複数のメモリセルＭＣおよび複数のビット線ＢＬが、第２のビット線グループである。第１および第２のビット線グループに関連する複数のメモリセルＭＣ、複数のビット線ＢＬ、複数のトランジスタＴｒｓは、メモリマットＭＡＴ０１に含まれる。メモリマットＭＡＴＮも同様である。第１および第Ｎのビット線グループは、第１のカラム選択信号線ＹＳ１に対応する。同様に、第２および第Ｎ＋１のビット線グループは、第２のカラム選択信号線ＹＳ２に対応する。複数のローカルＩＯ線ＬＩＯ（ＬＩＯ０１〜０４）は、第１および第２のビット線グループに共通である。同様に、複数のローカルＩＯ線ＬＩＯ（ＬＩＯ１１〜１４）は、第Ｎおよび第Ｎ＋１のビット線グループに共通である。複数のローカルＩＯ線ＬＩＯには、不良検出回路１００が付加される。不良検出回路１００は、４つのＸＯＲ回路と１つのＡＮＤ回路を含む。第１のＸＯＲ回路は、メモリマットＭＡＴ０１に対応するローカルＩＯ線ＬＩＯ０１の信号およびメモリマットＭＡＴＮに対応するローカルＩＯ線ＬＩＯ１１の信号の一致・不一致を判定する。同様に、第２のＸＯＲ回路にはメモリマットＭＡＴ０１に対応するローカルＩＯ線ＬＩＯ０２の信号およびメモリマットＭＡＴＮに対応するローカルＩＯ線ＬＩＯ１２の信号が供給され、第３のＸＯＲ回路にはメモリマットＭＡＴ０１に対応するローカルＩＯ線ＬＩＯ０３の信号およびメモリマットＭＡＴＮに対応するローカルＩＯ線ＬＩＯ１３の信号が供給され、第４のＸＯＲ回路にはメモリマットＭＡＴ０１に対応するローカルＩＯ線ＬＩＯ０４の信号およびメモリマットＭＡＴＮに対応するローカルＩＯ線ＬＩＯ１４の信号が供給される。４つのＸＯＲ回路の出力は、ＡＮＤ回路に供給される。ＡＮＤ回路は、４つのＸＯＲ回路の出力がすべて不一致である時、不良検出回路１００の出力として「１」を出力する。
【００１１】
ビット線ＢＬは、複数のビット線グループＢＬｓ（ＢＬｓ１、ＢＬｓ２、ＢＬｓ、ＢＬｓＮ＋１）に分類される。ビット線グループＢＬｓごとにカラム選択信号線ＹＳが割り当てられる。ビット線グループＢＬｓ１およびＢＬｓＮにはカラム選択信号線ＹＳ１（第１の選択信号線）が割り当てられ、ビット線グループＢＬｓ２およびＢＬｓＮ＋１にはカラム選択信号線ＹＳ２（第２の選択信号線）が割り当てられる。いずれも４本のビット線ＢＬ、４つのメモリセルＭＣに対応づけられている。
【００１２】
ビット線グループＢＬｓ１およびＢＬｓＮとそれらに関連するローカルＩＯ線ＬＩＯ（ＬＩＯ０１〜０４、１１〜１４）を接続するトランジスタグループＴｒｓ１は、カラム選択信号線ＹＳ１から供給されるカラム選択信号（第１の選択信号）により制御される。同様に、ビット線グループＢＬｓ２およびＢＬｓＮ＋１とそれらに関連するローカルＩＯ線ＬＩＯ（ＬＩＯ０１〜０４、１１〜１４）を接続するトランジスタグループＴｒｓ２は、カラム選択信号線ＹＳ２から供給されるカラム選択信号（第２の選択信号）により制御される。
【００１３】
通常動作において、カラム選択信号線ＹＳ１が選択され、ビット線グループＢＬｓ１がローカルＩＯ線ＬＩＯ（ＬＩＯ０１〜０４）と接続されるときには、その他のカラム選択信号線ＹＳ（図１ではＹＳ２が該当する）は非選択とされる。この場合、ビット線グループＢＬｓ１に対応するメモリセルＭＣ（ＭＣ１１〜１４）がアクセス可能となる。また、ビット線グループＢＬｓＮもローカルＩＯ線ＬＩＯ（ＬＩＯ１１〜１４）と接続される。メモリセルＭＣ（ＭＣ１１〜１４）に加えて、ビット線グループＢＬｓＮに対応するメモリセルＭＣ（ＭＣＮ１〜Ｎ４）もアクセス可能となる。同様に、カラム選択信号線ＹＳ２が選択されるときには、カラム選択信号線ＹＳ２以外のカラム選択信号線ＹＳは非選択となる。なお、メモリマットＭＡＴ０１とメモリマットＭＡＴＮは、それぞれ対応するワード線（図３参照）によって、同時にアクセスされる。
【００１４】
ここで、カラム選択信号線ＹＳ１とトランジスタグループＴｒｓ１との接続部分において配線上の接続不良、すなわち、コンタクト不良（図１では×印にて明示）が発生しているとする。この場合、ビット線グループＢＬｓ１に所属する全てのメモリセルＭＣはアクセス不可となる。ビット線グループＢＬｓ１に対応する４つのメモリセルＭＣへのアクセスを対応する４つの冗長セルへのアクセスに置換した上で（図示せず）、カラム選択信号線ＹＳ１を不使用とすればアドレス救済可能である。
【００１５】
しかし、たとえカラム選択信号線ＹＳ１を周知の冗長化技術によって不使用としても（カラム選択信号線ＹＳ１の論理をＬｏｗにすることによって、対応するトランジスタを非導通に制御しようとしても）、浮遊電荷等によりトランジスタグループＴｒｓ１が偶発的にオンとなる可能性がある。トランジスタグループＴｒｓ１を構成する複数のトランジスタのゲート電極は、コンタクトホール（ビア層）を介してカラム選択信号線ＹＳ１と電気的に接続する。このコンタクトホールの導通抵抗が高くなるという電気的な欠陥が生じた場合、コンタクト不良となる。よって、これらゲート電極は、フローティングとなり、偶発的にオンとなる可能性がある。アクセス不可であるはずのメモリセルＭＣ（ＭＣ１１〜１４）がローカルＩＯ線ＬＩＯに接続されてしまうと、半導体装置１０が誤作動する可能性がある。ローカルＩＯ線ＬＩＯ（ＬＩＯ１１〜１４）に関連する冗長メモリセルのデータが、ローカルＩＯ線ＬＩＯ（ＬＩＯ０１〜０４）上でバスファイトする可能性もある。したがって、コンタクト不良が発生している半導体装置１０は、アドレス救済処理をするよりもむしろ破棄した方がよい。
【００１６】
そこで、本発明においては、テスト時、ビット線グループＢＬｓ１に対応するメモリセルＭＣ（ＭＣ１１〜１４）とビット線グループＢＬｓＮに対応するメモリセルＭＣ（ＭＣＮ１〜Ｎ４）に同一内容の情報を書き込んだあと、それらのメモリセルＭＣ（ＭＣ１１〜１４、Ｎ１〜Ｎ４）の読み出し処理を実行する。不良検出回路１００は、ビット線グループＢＬｓ１から読み出されたデータの集合（第１データグループ）とビット線グループＢＬｓＮから読み出されたデータの集合（第２データグループ）を比較し、両者が完全不一致となったときコンタクト不良が発生していると判断する。詳細には、ローカルＩＯ線ＬＩＯ０１の信号およびローカルＩＯ線ＬＩＯ１１の信号が互いに不一致、ローカルＩＯ線ＬＩＯ０２の信号およびローカルＩＯ線ＬＩＯ１２の信号が互いに不一致、ローカルＩＯ線ＬＩＯ０３の信号およびローカルＩＯ線ＬＩＯ１３の信号が互いに不一致、ローカルＩＯ線ＬＩＯ０４の信号およびローカルＩＯ線ＬＩＯ１４の信号が互いに不一致、である時に、コンタクト不良が発生していると判断する。
【００１７】
以下、半導体装置１０の具体的な構成および制御を実施形態に基づいて説明する。
【００１８】
［実施形態］
図２は、半導体装置１０の機能ブロック図である。本実施形態における半導体記憶装置１０はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４を備える。その他、データストローブ端子やキャリブレーション端子なども備えられるが、これらについては図示を省略してある。
【００１９】
クロック端子１１は、クロック信号ＣＬＫが供給される端子であり、供給されたクロック信号ＣＬＫは、クロック入力回路２１に供給される。クロック入力回路２１の出力は、タイミング発生回路２２に供給される。タイミング発生回路２２は内部クロックＩＣＬＫを生成し、これを後述する各種内部回路に供給する。
【００２０】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ、リセットバー信号ＲＥＳＥＴＢなどのコマンド信号が供給される端子である。これらのコマンド信号は、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５４などに供給される。コマンドデコーダ３２は、更に、検査活性信号（図２においては図示せず）を生成し、ロウデコーダ６１、カラムデコーダ６２及び不良検出回路１００に供給する。検査活性信号は、本願の試験を実施するテスト信号である。検査活性信号は、後述するテストモードにおいて活性化しても良い。
【００２１】
モードレジスタ５４は、半導体装置１０の動作モードを設定するためのレジスタである。例えば、モードレジスタ５４に設定されたモード信号によって、通常動作時におけるレイテンシやクロック周波数などが規定される。また、モードレジスタ５４に設定されたモード信号によって、不良検出回路１００を制御するテストモードにエントリーすることも可能である。
【００２２】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする。ラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤはモードレジスタ５４に供給される。
【００２３】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する。ロウデコーダ６１は、更に、検査活性信号によって、図３において後述するメモリマットＭＡＴ０１に関連するワード線ＷＬ１およびメモリマットＭＡＴＮに関連するワード線ＷＬ１を同時に選択し、それら信号を活性する。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３に含まれるいずれかのセンスアンプＳＡに接続される。カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、メモリセルアレイ７０に含まれるいずれかのビット線ＢＬを選択するためのカラム選択信号を生成する。カラムデコーダ６２は、更に、検査活性信号によって、図３において後述するメモリマットＭＡＴ０１に関連するカラム選択信号線ＹＳ０１及びメモリマットＭＡＴＮに関連するカラム選択信号線ＹＳ１１を同時に選択し、それら信号を活性する。
【００２４】
カラムデコーダ６２は、アドレス信号ＡＤＤのうちカラムアドレスに基づいて、センス回路６３のいずれかのセンスアンプＳＡ、いいかえればデータアクセスの対象となるビット線ＢＬを選択する。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データ入出力回路８０に接続される。これにより、アクセス対象となるメモリセルＭＣはデータ入出力回路８０を介して、データ入出力端子１４と接続される。不良検出回路１００は、データ入力回路８０に含まれる。データ入出力端子１４は、リードデータＤＱの出力およびライトデータＤＱの入力、不良検出回路１００からのＹＳＦ信号の出力を行うための端子である。
【００２５】
図３は、メモリセルＭＣからリードライトバスＲＷＢＵＳまでの経路を模式的に示す回路図である。メモリマットＭＡＴ０１に関連するリードライトバスＲＷＢＵＳ０１は、データ入出力回路８０に接続される。ワード線ＷＬ１、ＷＬ２には、それぞれ複数のメモリセルＭＣが接続される。このうち、ワード線ＷＬ１に接続されるメモリセルＭＣ１１はビット線ＢＬＴ１と接続され、ワード線ＷＬ２に接続されるメモリセルＭＣ２３はビット線ＢＬＢ１と接続される。ビット線ＢＬＴ１とビット線ＢＬＢ１の信号は、センスアンプＳＡ１により差動増幅される。たとえば、ワード線ＷＬ１が活性化されたとき、ビット線ＢＬＴ１の電位はメモリセルＭＣ１の電荷保持状態によって変化する。このとき、非選択のビット線ＢＬＢ１の電位はプリチャージ電位となる。センスアンプＳＡ１は両者の電位差を増幅する。同様に、メモリマットＭＡＴＮに関連するリードライトバスＲＷＢＵＳ１１は、データ入出力回路８０に接続される。ワード線ＷＬ１、ＷＬ２には、それぞれ複数のメモリセルＭＣが接続される。このうち、ワード線ＷＬ１に接続されるメモリセルＭＣＮ１はビット線ＢＬＴ１と接続され、ワード線ＷＬ２に接続されるメモリセルＭＣＮ１３はビット線ＢＬＢ１と接続される。ビット線ＢＬＴ１とビット線ＢＬＢ１の信号は、センスアンプＳＡ１により差動増幅される。たとえば、ワード線ＷＬ１が活性化されたとき、ビット線ＢＬＴ１の電位はメモリセルＭＣ１の電荷保持状態によって変化する。このとき、非選択のビット線ＢＬＢ１の電位はプリチャージ電位となる。センスアンプＳＡ１は両者の電位差を増幅する。
【００２６】
ビット線ＢＬＴ１はトランジスタＴｒＴ１を介してローカルＩＯ線ＬＩＯＴ１と接続され、ビット線ＢＬＢ１はトランジスタＴｒＢ１を介してローカルＩＯ線ＬＩＯＢ１と接続される。メモリマットＭＡＴ０１に関連するトランジスタＴｒＴ１、ＴｒＢ２の電気的な導通状態は、カラム選択信号線ＹＳ１から供給されるカラム選択信号により制御される。メモリマットＭＡＴＮに関連するトランジスタＴｒＴ１、ＴｒＢ２の電気的な導通状態は、カラム選択信号線ＹＳ１１から供給されるカラム選択信号により制御される。メモリマットＭＡＴ０１に関連するローカルＩＯ線ＬＩＯＴ１は、図１が示すローカルＩＯ線ＬＩＯ０１に対応する。同様に、メモリマットＭＡＴＮに関連するローカルＩＯ線ＬＩＯＴ１は、図１が示すローカルＩＯ線ＬＩＯ１１に対応する。図１が示すローカルＩＯ線ＬＩＯ０２乃至０４、及びローカルＩＯ線ＬＩＯ１２乃至１４は、紙面の都合上、図３においては省略している。
【００２７】
後述するように、本実施形態においてはメモリマットＭＡＴ０１およびメモリマットＭＡＴＮに関連する２本のカラム選択信号線ＹＳ０１およびＹＳ１１が１６本（８対）のビット線ＢＬとそれぞれ対応する複数のローカルＩＯ線ＬＩＯとの電気的な接続を制御するが、図３では説明を簡単にするため、カラム選択信号線ＹＳ０１とＹＳ０１に関連する４本（２対）のビット線ＢＬＴ１、ＢＬＴ２、カラム選択信号線ＹＳ１１とＹＳ１１に関連する４本（２対）のビット線ＢＬＴ１、ＢＬＴ２の関係に注目して説明する。
【００２８】
一対のローカルＩＯ線ＬＩＯＴ１、ＬＩＢ１は、更に、スイッチ回路ＳＷＣ１を介してメインＩＯ線ＭＩＯＴ、ＭＩＯＢと接続される。メモリマットＭＡＴ０１〜０３にそれぞれ対応する複数対のローカルＩＯ線ＬＩＯは、それぞれスイッチ回路ＳＷＣを介して一対のメインＩＯ線ＭＩＯと接続される。メモリマットＭＡＴ０１〜０３のうちの１つのメモリマットが活性化される。複数のスイッチ回路ＳＷＣのうち、同時に活性化されるのは１つだけなので、複数対のローカルＩＯ線ＬＩＯのうちいずれか一対のローカルＩＯ線ＬＩＯの電位がメインＩＯ線ＭＩＯＴ、ＭＩＯＢに供給される。メモリマットＭＡＴＮ〜メモリマットＭＡＴＮ＋３に対応する複数対のローカルＩＯ線ＬＩＯと複数のスイッチ回路ＳＷＣ、一対のメインＩＯ線ＭＩＯも同様である。
【００２９】
メモリマットＭＡＴ０１、ＭＡＴＮにそれぞれ関連する複数のメインＩＯ線ＭＩＯに現れた複数の電位は、メインアンプＭＡおよびバスドライバ回路ＢＵＳＤを介して複数のリードライトバスＲＷＢＵＳ（ＲＷＢＵＳ０１およびＲＷＢＵＳ１１）と接続される。すなわち、メモリマットＭＡＴ０１、ＭＡＴＮに関連する複数のワード線ＷＬ１、複数のカラム選択信号線ＹＳ０１、ＹＳ１１、複数のスイッチ回路ＳＷＣ１の選択により、メモリマットＭＡＴ０１に関連するリードライトバスＲＷＢＵＳ０１と目的のメモリセルＭＣ１１、ＭＡＴＮに関連するリードライトバスＲＷＢＵＳ１１と目的のメモリセルＭＣＮ１をつなげることができる。そして、リードライトバスＲＷＢＵＳ０１の信号およびリードライトバスＲＷＢＵＳ１１の信号が、第１のＸＯＲ回路（図１）に供給される。メモリセルＭＣ１２に関連するリードライトバスＲＷＢＵＳ０２（不図示）の信号およびメモリセルＭＣＮ２に関連するリードライトバスＲＷＢＵＳ１２（不図示）の信号が、第２のＸＯＲ回路（図１）に供給される。メモリセルＭＣ１３に関連するリードライトバスＲＷＢＵＳ０３（不図示）の信号およびメモリセルＭＣＮ３に関連するリードライトバスＲＷＢＵＳ１３（不図示）の信号が、第３のＸＯＲ回路（図１）に供給される。メモリセルＭＣ１４に関連するリードライトバスＲＷＢＵＳ０４（不図示）の信号およびメモリセルＭＣＮ４に関連するリードライトバスＲＷＢＵＳ１４（不図示）の信号が、第４のＸＯＲ回路（図１）に供給される。なお、図１で示した複数のローカルＩＯ線ＬＩＯ０１〜０４は、図４が示すリードライトバスＲＷＢＵＳ０１およびリードライトバスＲＷＢＵＳ０２〜０４（不図示）に置き換えている。同様に、図１で示した複数のローカルＩＯ線ＬＩＯ１１〜１４は、図４が示すリードライトバスＲＷＢＵＳ１１、リードライトバスＲＷＢＵＳ１２〜１４（不図示）に置き換えている。
【００３０】
図４は、メモリマットＭＡＴ０１とメモリマットＭＡＴＮに関連するビット線ＢＬとローカルＩＯ線ＬＩＯの関係を詳細に示す回路図である。なお、図４においては、紙面の都合上、図１に記載されたメモリセルＭＣ１３、メモリセルＭＣ１４、メモリセルＭＣ１７、メモリセルＭＣ１８、メモリセルＭＣＮ３、メモリセルＭＣＮ４、メモリセルＭＣＮ７、メモリセルＭＣＮ８、およびそれらに関連する複数のビット線ＢＬ、ローカルＩＯ線（ＬＩＯ０３、ＬＩＯ０４、ＬＩＯ１３、ＬＩＯ１４）は、省略している。図４に示すように、メモリマットＭＡＴ０１に関連するビット線グループＢＬｓ１はカラム選択信号線ＹＳ１により制御され、ビット線グループＢＬｓ２はカラム選択信号線ＹＳ２により制御される。図４に示すように、各ビット線グループは、４本のビット線ＢＬを含む。ビット線グループＢＬｓ１にはメモリセルＭＣ１１、ＭＣ１２、ＭＣ２３、ＭＣ２４が接続され、ビット線グループＢＬｓ２にはメモリセルＭＣ１５、ＭＣ１６、ＭＣ２７、ＭＣ２８が接続される。同様に、メモリマットＭＡＴＮに関連するビット線グループＢＬｓ１はカラム選択信号線ＹＳ１により制御され、ビット線グループＢＬｓ２はカラム選択信号線ＹＳ２により制御される。各ビット線グループは、４本のビット線ＢＬを含む。ビット線グループＢＬｓＮにはメモリセルＭＣＮ１、ＭＣＮ２、ＭＣＮ１３、ＭＣＮ１４が接続され、ビット線グループＢＬｓＮ＋１にはメモリセルＭＣＮ５、ＭＣＮ６、ＭＣＮ１７、ＭＣＮ１８が接続される。
【００３１】
カラム選択信号線ＹＳと、ビット線ＢＬは、別々のレイヤーに形成される。このため、ビット線ＢＬに設けられるトランジスタ（カラムスイッチ）のゲート電極とカラム選択信号線ＹＳは、レイヤー間を貫通する貫通電極（ビア）により接続される。この貫通電極の接続不良が「コンタクト不良」である。ここで、カラム選択信号線ＹＳ１とビット線ＢＬｓ１との間でコンタクト不良が発生したとする。この場合、ビット線グループＢＬｓ１は制御不能となるため、メモリセルＭＣ１１〜ＭＣ１４は使用不可となる。しかし、カラム選択信号線ＹＳ１が無効化されても、カラム選択信号線ＹＳ１、ビット線グループＢｓ１、メモリセルＭＣ１１〜ＭＣ１４の配線、およびそれらに関連する４つのトランジスタ（カラムスイッチ）のゲート電極は基板上に残るため、ノイズ等でメモリセルＭＣがローカルＩＯ線ＬＩＯに偶発的に接続されてしまう懸念が残る。
【００３２】
図５は、本実施形態・第１例における不良検出回路１００ａの回路図である。第１例に示す不良検出回路１００ａは、複数のメモリセルＭＣのデータを比較することにより、コンタクト不良を検出する。まず、ビット線グループＢＬｓ１に含まれる４つのメモリセルＭＣ１１〜ＭＣ１４の出力は、第１比較回路１０２の一方の入力端に入力される。ビット線グループＢＬｓＮに含まれる４つのメモリセルＭＣＮ１〜ＭＣＮ４の出力も、第１比較回路１０２の他方の入力端に入力される。第１比較回路１０２は、具体的には、４つのＸＯＲ回路を含む。実際には、メモリセルＭＣから第１比較回路１０２までの経路にはローカルＩＯ線ＬＩＯやメインアンプＭＡ等が介在するが、図５ではわかりやすさのため、それらの介在物は省略している。図６、図１０、図１１についても同様である。
【００３３】
４つのＸＯＲ回路は、それぞれ、メモリセルＭＣ１１とメモリセルＭＣＮ１、メモリセルＭＣ１２とメモリセルＭＣＮ２、メモリセルＭＣ１３とメモリセルＭＣＮ３、メモリセルＭＣ１４とメモリセルＭＣＮ４の出力を比較する。そして、不一致であれば「１」、一致すれば「０」を出力する。第１比較回路１０２の出力は、第２比較回路１０４の入力となる。第２比較回路１０４は、具体的には、１つのＡＮＤ回路である。
【００３４】
まず、あらかじめメモリセルＭＣ１１〜ＭＣ１４、ＭＣＮ１〜ＭＣＮ４に同一内容の情報、たとえば、「１」を書き込んでおく。次に、不良検出回路１００ａは、メモリセルＭＣ１１〜ＭＣ１４、ＭＣＮ１〜ＭＣＮ４から読み出したデータを第１比較回路１０２において一対比較する。特に不良がなければ、第１比較回路１０２に含まれるすべてのＸＯＲ回路が「０（一致）」を出力するため、第２比較回路１０４が出力する２値の第１判定信号ＹＳＦは、「コンタクト不良なし」を示す「０」である（図７参照）。
【００３５】
ビット線やメモリセルの不良であるライン不良の場合には、第１比較回路１０２に含まれるいずれかのＸＯＲ回路が「１（不一致）」を出力するが、第２比較回路１０４が出力する第１判定信号ＹＳＦは、やはり、「コンタクト不良なし」を示す「０」である（図８参照）。第２比較回路１０４の比較論理（判定論理）が論理積（ＡＮＤ）であるためである。一方、ビット線グループＢＬｓ１においてカラム選択信号線とビット線グループとの接続部の不良であるコンタクト不良が発生している場合には、メモリセルＭＣ１１〜ＭＣ１４の出力はすべて不定となる。ここで、「不定」とは、書き込んだデータによらず固定値を出力することであり、たとえば、すべて「０」となる場合である。この結果、第１比較回路１０２の４つのＸＯＲ回路はすべて「１（不一致）」を出力し、第２比較回路１０４の第１判定信号ＹＳＦは、「コンタクト不良あり」を示す「１」となる（図９参照）。ここで、メモリセルに書き込むデータを変更すれば、第１比較回路１０２の４つのＸＯＲ回路すべてが「１（不一致）」を出力するため、コンタクト不良を検出できる。ライン不良は冗長セルにより救済し、コンタクト不良は救済せずにチップ（半導体装置）を破棄する。
【００３６】
この方式の場合、ビット線グループＢＬｓ１とビット線グループＢＬｓＮの双方にてコンタクト不良が発生している場合には、コンタクト不良を検出できない。しかし、コンタクト不良の発生する可能性はライン不良が発生する可能性よりもはるかに低いため、比較対象となっている２つのビット線グループＢＬｓの双方においてコンタクト不良が発生する可能性は限りなくゼロに近い。したがって、任意の２つのビット線グループＢＬｓのデータを比較することにより、コンタクト不良を効率的に検出できる。
【００３７】
図６は、本実施形態・第２例における不良検出回路１００ｂの回路図である。第２例における不良検出回路１００ｂは、第１例における不良検出回路１００ａに第３比較回路１０６が追加されている。不良検出回路１００ｂはコンタクト不良に加えてライン不良を検出する機能を有する。第３比較回路１０６は、具体的には、ＯＲ回路であり、その出力は２値の第２判定信号ＢＬＦである。第３比較回路１０６の比較論理（判定論理）が論理和（ＯＲ）であるのは、ビット線やメモリセルの不良であるライン不良であれば、そのライン不良を冗長セルにより救済できる。
【００３８】
不良検出回路１００ｂの場合にも、まず、あらかじめメモリセルＭＣ１１〜ＭＣ１４、ＭＣＮ１〜ＭＣＮ４に同一内容の情報、たとえば、「１」を書き込んでおく。次に、不良検出回路１００ｂは、メモリセルＭＣ１１〜ＭＣ１４、ＭＣＮ１〜ＭＣＮ４から読み出したデータを第１比較回路１０２において一対比較する。特に不良がなければ、第１比較回路１０２に含まれるすべてのＸＯＲ回路が「０（一致）」を出力するため、第３比較回路１０６が出力する２値の第２判定信号ＢＬＦは、「ライン不良なし」を示す「０」である（図７参照）。
【００３９】
ライン不良の場合には、第１判定信号ＹＳＦは「コンタクト不良なし」を示す「０」、第２判定信号ＢＬＦは「ライン不良あり」を示す「１」となる（図８参照）。ビット線グループＢＬｓ１においてコンタクト不良が発生している場合には、メモリセルＭＣ１１〜ＭＣ１４の出力はライトデータによらず不定となる。たとえば「０」となる。この結果、第１比較回路１０２の４つのＸＯＲ回路はすべて「１」を出力し、第１判定信号ＹＳＦは「コンタクト不良あり」を示す「１」となり、第２判定信号ＢＬＦは「ライン不良あり」を示す「１」となる（図９参照）
【００４０】
図１０は、第１比較例における不良検出回路１０１ａの回路図である。第１比較例における不良検出回路１０１ａは、同一のビット線グループＢＬｓに属する複数のメモリセルＭＣのデータを、あらかじめ記憶しているデータＤ（期待データ：expected value）と比較することによりコンタクト不良を検出する。ビット線グループＢＬｓ１に含まれる４つのメモリセルＭＣ１１〜ＭＣ１４の出力は、第１比較回路１０２ａに入力される。一方、別のビット線グループＢＬｓＮに含まれる４つのメモリセルＭＣ１１〜ＭＣ１４の出力は、別の第１比較回路１０２ｂに入力される。第１比較回路１０２ａ、１０２ｂは、それぞれ４つのＸＯＲ回路を含む。
【００４１】
第１比較回路１０２ａの４つのＸＯＲ回路は、それぞれ、メモリセルＭＣ１１の出力とデータＤ１１、メモリセルＭＣ１２の出力とデータＤ１２、メモリセルＭＣ１３の出力とデータＤ１３、メモリセルＭＣ１４の出力とデータＤ１４を比較する。そして、不一致であれば「１」、一致すれば「０」を出力する。第１比較回路１０２ａの出力は、第２比較回路１０４ａの入力となる。第２比較回路１０４ａは、具体的には、１つのＡＮＤ回路である。
【００４２】
まず、あらかじめメモリセルＭＣ１１〜ＭＣ１４にデータＤ１１〜Ｄ１４を書き込んでおく。次に、不良検出回路１０１ａは、メモリセルＭＣ１１〜ＭＣ１４から読み出したデータとデータＤ１１〜Ｄ１４を第１比較回路１０２ａにおいて一対比較する。特に不良がなければ、第１比較回路１０２ａに含まれるすべてのＸＯＲ回路が「０」を出力するため、第２比較回路１０４ａが出力する２値の第１判定信号ＹＳＦ１は、「コンタクト不良なし」を示す「０」である。コンタクト不良時においては、メモリセルＭＣ１１〜ＭＣ１４へのデータＤ１１〜Ｄ１４の書き込みは失敗する。このとき、４つのＸＯＲ回路はすべて「１」不定となる。メモリセルに書き込むデータの組み合わせにより、４つのＸＯＲ回路が全て「１」を出力する場合があり、第１判定信号ＹＳＦ１は「コンタクト不良あり」を示す「１」となる。
【００４３】
図１１は、第２比較例における不良検出回路１０１ｂの回路図である。第２比較例における不良検出回路１０１ｂは、第１比較例における不良検出回路１０１ａに第３比較回路１０６が追加されている。不良検出回路１０１ｂはコンタクト不良に加えてライン不良を検出する機能を有する。第３比較回路１０６は、具体的には、ＯＲ回路であり、その出力は第２判定信号ＢＬＦである。いずれかのビット線ＢＬにおいてライン不良が発生している場合には、いずれかのＸＯＲ回路が「１」を出力するため、第２判定信号ＢＬＦは「ライン不良あり」を示す「１」となる。
【００４４】
第１比較例および第２比較例の場合、本実施形態・第１例および第２例に比べてＸＯＲ回路の数が倍増している。また、メモリセルＭＣに書き込んだデータＤ（期待データ）を比較用に別領域に保存しておく必要がある。したがって、本実施形態・第１例および第２例に示す不良検出回路１００ａ、１００ｂによれば、省スペースにてコンタクト不良を検出できるという優位性がある。
【００４５】
図１２は、本実施形態におけるパラレル出力型の検査制御回路１０８の回路図である。検査制御回路１０８には、複数のビット線グループＢＬｓを対象として、第１判定信号ＹＳＦ１〜ＹＦＳＮ、複数の第２判定信号ＢＬＦ１〜ＢＬＦＮが入力される。また、ワンショットパルスとしてハイレベル（ＬＯＷ→ＨＩＧＨ→ＬＯＷ）となる検査活性信号ＥＮが供給される。
【００４６】
２入力のＮＡＮＤ回路１１２ａ（第１論理ゲート）には、２系統の信号線（第１入力信号線）から検査活性信号ＥＮが入力される。ＮＡＮＤ回路１１２ａにはＮＯＴ回路１１４ａが並列配置される。第１系統の第１入力信号線１２４には検査活性信号ＥＮがそのまま入力され、第２系統の第１入力信号線１２６はトランジスタ群Ｔｒｓａを介して検査活性信号ＥＮが入力される。これらのトランジスタ群Ｔｒｓａは、第１判定信号ＹＳＦ１〜ＹＳＦＮによって導通制御される。第２系統の第１入力信号線１２６は、複数の第１判定信号ＹＳＦ１〜ＹＳＦＮに対していわゆる「ワイアードオア」構成となっている。いずれかのトランジスタがオンとなっているとき、すなわち、少なくともいずれかの第１判定信号ＹＳＦがコンタクト不良を示す活性化状態（ＨＩＧＨ）であるときにハイレベル・ワンショットパルスの検査活性信号ＥＮが供給されると、ＮＡＮＤ回路１１２ａは「０」を出力する。全てのトランジスタ群Ｔｒｓａがオフのとき、すなわち、いずれの第１判定信号ＹＳＦも不活性状態（ＬＯＷ）であるときに検査活性信号ＥＮが活性化されるとＮＡＮＤ回路１１２ａは「１」を出力する。ＮＡＮＤ回路１１２ａの出力は、「０」が「コンタクト不良あり」、「１」が「コンタクト不良なし」を示す。
【００４７】
２入力のＮＡＮＤ回路１１２ｂ（第２論理ゲート）も、２系統の信号線（第２入力信号線）から検査活性信号ＥＮが入力される。ＮＡＮＤ回路１１２ｂにはＮＯＴ回路１１４ｂが並列配置される。第１系統の第２入力信号線１２８には検査活性信号ＥＮがそのまま入力され、第２系統の第２入力信号線１３０にはトランジスタ群Ｔｒｓｂを介して検査活性信号ＥＮが入力される。これらのトランジスタ群Ｔｒｓｂは、第２判定信号ＢＬＦ１〜ＢＬＦＮによって導通制御される。第２系統の第２入力信号線１３０は、複数の第２判定信号ＢＬＦ１〜ＢＬＦＮに対して「ワイアードオア」構成となっている。いずれかのトランジスタがオンとなっているときにハイレベル・ワンショットパルスの検査活性信号ＥＮが供給されると、ＮＡＮＤ回路１１２ｂは「０」を出力する。全てのトランジスタがオフのときに検査活性信号ＥＮが活性化されるとＮＡＮＤ回路１１２ｂは「１」を出力する。ＮＡＮＤ回路１１２ｂの出力は、「０」が「ライン不良あり」、「１」が「ライン不良なし」を示す。
【００４８】
図１２に示すパラレル型の検査制御回路１０８は、複数のビット線グループＢＬｓについてコンタクト不良の有無を示す信号と、ライン不良の有無を示す信号をＮＡＮＤ回路１１２ａ、１１２ｂから同時に出力する。
【００４９】
図１３は、本実施形態におけるシリアル出力型の検査制御回路１１０の回路図である。検査制御回路１１０には、複数のビット線グループＢＬｓを対象として、複数の第１判定信号ＹＳＦ１〜ＹＦＳＮ、複数の第２判定信号ＢＬＦ１〜ＢＬＦＮが入力される。また、ワンショットパルスとしてハイレベル（ＬＯＷ→ＨＩＧＨ→ＬＯＷ）となる検査活性信号ＥＮ、選択信号ＳＹ、ＳＢが供給される。
【００５０】
２入力のＮＡＮＤ回路１１６（出力論理ゲート）には、２系統の入力信号線から検査活性信号ＥＮが入力される。ＮＡＮＤ回路１１６にはＮＯＴ回路１１８が並列配置される。ＮＡＮＤ回路１１６の出力は、コンタクト不良の有無またはライン不良の有無を示す。
【００５１】
ＮＡＮＤ回路１１６の２系統の入力信号線のうち、第１系統の入力信号線１２０からは検査活性信号ＥＮがそのまま入力され、第２系統の入力信号線１２２からトランジスタ群Ｔｒｓａ、Ｔｒｓｂを介して検査活性信号ＥＮが入力される。第２系統の入力信号線１２２のうちトランジスタ群Ｔｒｓａが間挿される信号線が「第１分岐信号線」であり、トランジスタ群Ｔｒｓｂが間挿される信号線が「第２分岐信号線」である。第１分岐信号線は複数の第１判定信号ＹＳＦ１〜ＹＳＦＮに対して「ワイアードオア」構成となっており、第２分岐信号線は複数の第２判定信号ＢＬＦ１〜ＢＬＦＮに対して「ワイアードオア」構成となっている。
【００５２】
選択信号ＳＹ、ＳＢはローアクティブな信号であり、通常、これらのトランジスタは全てオフとなっている。選択信号ＳＹが選択され、かつ、第１判定信号ＹＳＦ１〜ＹＳＦＮのいずれかがハイアクティブとなると、トランジスタ群Ｔｒｓａのいずれかが導通する。この状態で、ハイレベル・ワンショットパルスの検査活性信号ＥＮが供給されると、ＮＡＮＤ回路１１６は「０」を出力する。それ以外の場合には、ＮＡＮＤ回路１１６は「１」を出力する。選択信号ＳＹの活性時におけるＮＡＮＤ回路１１６の出力は、「０」が「コンタクト不良あり」、「１」が「コンタクト不良なし」を示す。
【００５３】
選択信号ＳＢが選択され、かつ、第２判定信号ＢＬＦ１〜ＢＬＦＮのいずれかがハイアクティブとなると、トランジスタ群Ｔｒｓｂのいずれかが導通する。この状態で、ハイレベル・ワンショットパルスの検査活性信号ＥＮが供給されると、ＮＡＮＤ回路１１６は「０」を出力する。それ以外の場合には、ＮＡＮＤ回路１１６は「１」を出力する。選択信号ＳＢの活性時におけるＮＡＮＤ回路１１６の出力は、「０」が「ライン不良あり」、「１」が「ライン不良なし」を示す。
【００５４】
図１３に示すシリアル型の検査制御回路１１０は、複数のビット線グループＢＬｓについてコンタクト不良の有無を示す信号と、ライン不良の有無を示す信号をＮＡＮＤ回路１１６から選択的に出力する。その選択は、選択信号ＳＹ、ＳＢによって制御される。
【００５５】
以上、半導体装置１０について実施形態に基づいて説明した。本実施形態によれば、２つのビット線グループＢＬｓのデータを比較することによりコンタクト不良を効率的に発見できる。また、第１比較例や第２比較例と比べて、回路規模をコンパクトにできるというメリットもある。検査制御回路１０８、１１０は、複数のコンタクト不良信号ＹＳＦやビット線不良信号ＢＬＦを統合し、半導体装置１０におけるコンタクト不良やライン不良の有無を外部に通知できる。
【００５６】
本願の技術思想は、様々な複数のデータ線（選択機能が付加された複数のデータバス線、またはＳＲＡＭ、不揮発性メモリ等のビット線、データバス線）に関連する検査回路に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。一つのカラム選択信号線ＹＳに対していくつのローカルＩＯ線ＬＩＯを設定するかは任意である。本願のテスト回路においては、コンタクト不良及びライン不良の両方を図６による不良検出回路１００ｂにて検出するには、２本以上のローカルＩＯ線ＬＩＯを設定することが望ましい。
【００５７】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００５８】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有してもよい。
【００５９】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００６０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、検査制御回路１０８において、「ワイアードオア」構成のソース側を固定電位としてもよい。第１論理ゲートおよび第２論理ゲートにリセット端子を設けて、検査活性信号ＥＮが供給される前に、第１入力信号線１２６および第２入力信号線１３０のそれぞれの電位をあらかじめプリチャージしても良い。検査制御回路１１０においても、同様な変更が可能である。
【符号の説明】
【００６１】
１０  半導体装置、１１  クロック端子、１２  コマンド端子、１３  アドレス端子、１４  データ入出力端子、２１  クロック入力回路、２２  タイミング発生回路、３１  コマンド入力回路、３２  コマンドデコーダ、４１  アドレス入力回路、４２  アドレスラッチ回路、５１  ロウ系制御回路、５２  カラム系制御回路、５４  モードレジスタ、６１  ロウデコーダ、６２  カラムデコーダ、６３  センス回路、７０  メモリセルアレイ、８０  データ入出力回路、１００  不良検出回路、１０１  不良検出回路、１０２  第１比較回路、１０４  第２比較回路、１０６  第３比較回路、１０８  検査制御回路、１１０  検査制御回路、１２０  第１系統、１２２  第２系統、ＭＣ  メモリセル、ＳＡ  センスアンプ、ＭＡ  メインアンプ、ＢＵＳＤ  バスドライバ回路、ＢＬ  ビット線、ＷＬ  ワード線、ＬＩＯ  ローカルＩＯ線、ＭＩＯ  メインＩＯ線、ＹＳ  カラム選択信号線、ＳＷＣ  スイッチ回路、ＲＷＢＵＳ  リードライトバス、ＢＬｓ１，ＢＬｓ２  ビット線グループ、ＹＳＦ  コンタクト不良信号、ＢＬＦ  ビット線不良信号、ＥＮ  検査活性信号、ＳＹ  選択信号、ＳＢ  選択信号、ＹＢＦ  不良検出信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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