(57)【特許請求の範囲】
【請求項１】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、
第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第２のストリングにおけるトランジスタのチャネル領域の電位をプログラム電圧により近い１つまたは複数の値に昇圧してプログラム障害を低減するために、選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの全てに第１の電圧レベルを結合するステップと、
前記第１の電圧レベルよりも低い第２の電圧レベルを前記選択されたワードラインと前記ソースラインとの間の第２のストリングにおける少なくとも２つの隣接する電荷記憶トランジスタに結合するステップであって、前記第２の電圧レベルは、前記少なくとも２つの隣接するトランジスタのソース側における前記第２のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第２のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第２の電圧レベルは、０ボルトの電圧レベルと正の電圧レベルとを含む、結合するステップと、
を有する方法。
【請求項２】
請求項１記載の方法において、
前記第２のストリングにおける少なくとも２つの隣接するトランジスタのうちの少なくとも１つに結合された第２の電圧レベルは、そのような少なくとも１つのトランジスタをオフに切り替えるものである方法。
【請求項３】
請求項２記載の方法において、
前記少なくとも２つの隣接するトランジスタに結合された第２の電圧レベルは、オフに切り替えられる少なくとも１つのトランジスタが、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようなものとなっている方法。
【請求項４】
請求項３記載の方法において、
前記正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される方法。
【請求項５】
請求項４記載の方法において、
前記正の電圧は、約１ボルトから３ボルトの範囲となっている方法。
【請求項６】
請求項４記載の方法において、
前記第２の電圧レベルが、前記選択されたワードラインに隣り合ってはいるが、前記少なくとも２つの隣接するトランジスタによって前記選択されたワードラインから離されている第２のストリングにおける少なくとも１つのトランジスタに結合された正の電圧を含む方法。
【請求項７】
請求項１記載の方法において、
前記第２のストリングは、２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、前記方法は、第３の電圧レベルの結合と第２のストリングのチャネル領域の電位の昇圧とが第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第３の電圧レベルを所望の電荷記憶状態における第１のトランジスタに結合するステップをさらに有する方法。
【請求項８】
請求項７記載の方法において、
第３の電圧レベルと第２のストリングのチャネル領域の電位の昇圧との結果としての１つの選択トランジスタのドレイン側またはソース側におけるブレークダウンは、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される方法。
【請求項９】
請求項７記載の方法において、
前記所望の電荷記憶状態は、前記第１のトランジスタの２つよりも多い取りうる電荷記憶状態のうちの１つになり、前記第３の電圧レベルの第１のトランジスタへの結合は、２つよりも多い取りうる電荷状態のうちの別のものに第１のトランジスタの所望の電荷記憶状態を変化させないものである方法。
【請求項１０】
請求項１記載の方法において、
前記第２のストリングは２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記プログラム電圧は、少なくとも２つの選択トランジスタと容量結合された２つのコントロールゲートにプログラム電圧を印加することで、第１のストリングにおける少なくとも２つの選択された電荷記憶トランジスタに逐次結合され、
前記プログラム電圧が２つのコントロールゲートに印加されると、所望の電荷記憶状態にあるトランジスタに第３の電圧レベルを結合するステップであって、その結果前記第３の電圧レベルの結合と第２のストリングのチャネル領域の電位の昇圧とが所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第３の電圧レベルが前記第１の電圧レベルよりも低くなっている、結合するステップを有する方法。
【請求項１１】
メモリシステムであって、
異なった電荷状態を記憶するための電荷記憶トランジスタの複数のストリングであって、前記ストリングの各々が、複数のビットラインのうちの１つとソースラインとの間に接続されると共に共通のワードラインによって制御される第１および第２のストリングを有し、前記トランジスタが、約１３０ｎｍよりも短いチャネル長さを有するストリングと、
前記第１のストリングにおける少なくとも２つの電荷記憶トランジスタによって前記ソースラインから離された前記第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加する回路と、を有し、
前記回路は、前記選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの少なくとも幾つかに少なくとも１つの第１の電圧レベルを結合して第２のストリングにおけるトランジスタのチャネル領域の少なくとも１つの電位を昇圧し、
前記回路は、前記少なくとも１つの第１の電圧レベルとは異なった第２の電圧レベルを、選択されたワードラインとソースラインとの間における第２のストリングにおける少なくとも２つの隣接するトランジスタに結合し、前記第２の電圧レベルは、プログラム障害を低減するために、少なくとも２つの隣接するトランジスタのソース側における第２のストリングのチャネル領域が、選択されたワードラインによって制御される第２のストリングにおけるトランジスタから電気的に絶縁されるようなものとなり、かつ少なくとも２つの電圧レベルを含むメモリシステム。
【請求項１２】
請求項１１記載のメモリシステムにおいて、
少なくとも２つの異なった電圧レベルは、０ボルトまたは約０ボルトの電圧レベルと正の電圧レベルとを含むメモリシステム。
【請求項１３】
請求項１１記載のメモリシステムにおいて、
前記トランジスタは、約１００ｎｍよりも小さい寸法を有するメモリシステム。
【請求項１４】
請求項１１記載のメモリシステムにおいて、
前記回路は、前記選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの全てに前記少なくとも１つの第１の電圧レベルを結合して第２のストリングにおけるトランジスタのチャネル領域の少なくとも１つの電位をプログラム電圧により近い値に昇圧してプログラム障害を低減するメモリシステム。
【請求項１５】
請求項１１記載のメモリシステムにおいて、
前記第２の電圧レベルは、前記少なくとも１つの第１の電圧レベルよりも低くなっているメモリシステム。
【請求項１６】
請求項１１記載のメモリシステムにおいて、
前記第２のストリングにおける少なくとも２つの隣接するトランジスタのうちの少なくとも１つに結合された第２の電圧レベルは、そのような少なくとも１つのトランジスタをオフに切り替えるメモリシステム。
【請求項１７】
請求項１６記載のメモリシステムにおいて、
少なくとも２つの隣接するトランジスタに結合された第２の電圧レベルは、オフに切り替えられる少なくとも１つのトランジスタが、第２のストリングにおける少なくとも１つのトランジスタによって前記選択されたワードラインから離されるようなものとなっているメモリシステム。
【請求項１８】
請求項１７記載のメモリシステムにおいて、
前記第２の電圧レベルは、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される正の電圧を含むメモリシステム。
【請求項１９】
請求項１８記載のメモリシステムにおいて、
前記正の電圧は、約１から３ボルトの範囲となっているメモリシステム。
【請求項２０】
請求項１１記載のメモリシステムにおいて、
少なくとも２つの異なった電圧レベルは、前記少なくとも２つの隣接するトランジスタのソース側における第２のストリングのチャネル領域が前記選択されたワードラインによって制御される前記第２のストリングにおけるトランジスタから電気的に絶縁され、かつ前記少なくとも２つの隣接するトランジスタにおける漏電と帯域から帯域へのトンネリングが抑制されるようなものとなっているメモリシステム。
【請求項２１】
請求項１１記載のメモリシステムにおいて、
前記第２のストリングは、２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、前記回路は、第３の電圧レベルの結合と第２のストリングのチャネル領域の少なくとも１つの電位の昇圧とが前記第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第３の電圧レベルを所望の電荷記憶状態における第１のトランジスタに結合するメモリシステム。
【請求項２２】
請求項２１記載のメモリシステムにおいて、
第３の電圧レベルと第２のストリングのチャネル領域の少なくとも１つの電位の昇圧との結果としての１つの選択トランジスタのドレイン側またはソース側におけるブレークダウンは、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるメモリシステム。
【請求項２３】
請求項２１記載のメモリシステムにおいて、
前記所望の電荷記憶状態は、前記第１のトランジスタの２つよりも多い取りうる電荷記憶状態のうちの１つになり、前記第３の電圧レベルの第１のトランジスタへの結合は、２つよりも多い取りうる電荷記憶状態のうちの別のものに第１のトランジスタの所望の電荷記憶状態を変化させないものであるメモリシステム。
【請求項２４】
請求項１１記載のメモリシステムにおいて、
前記第２のストリングは２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記回路は、少なくとも２つの選択トランジスタに容量結合された２つのコントロールゲートにプログラム電圧を印加することで、第１のストリングにおける少なくとも２つの選択されたトランジスタに逐次プログラム電圧を結合し、
前記プログラム電圧が２つのコントロールゲートに印加されると、前記回路は、所望の電荷記憶状態にあるトランジスタに第３の電圧レベルを結合し、その結果前記第３の電圧レベルの結合と第２のストリングのチャネル領域の少なくとも１つの電位の昇圧とが所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第３の電圧レベルが前記少なくとも１つの第１の電圧レベルよりも低くなっているメモリシステム。
【請求項２５】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、
第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第２のストリングにおけるトランジスタのチャネル領域の電位をプログラム電圧により近い１つまたは複数の値に昇圧してプログラム障害を低減するために、選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの全てに第１の電圧レベルを結合するステップと、
前記第１の電圧レベルよりも低い第２の電圧レベルを選択されたワードラインと前記ソースラインとの間の第２のストリングにおける少なくとも２つの電荷記憶トランジスタに結合するステップであって、前記第２の電圧レベルは、前記少なくとも２つのトランジスタのソース側における前記第２のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第２のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第２の電圧レベルは、０ボルトの電圧レベルと正の電圧レベルとを有する、結合するステップと、
を有する方法。
【請求項２６】
請求項２５記載の方法において、
前記第２の電圧レベルは、少なくとも２つのトランジスタのうちの少なくとも１つがオフに切り替えられるようになっている方法。
【請求項２７】
請求項２６記載の方法において、
オフにされる少なくとも１つのトランジスタは、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって選択されたワードラインから離される方法。
【請求項２８】
請求項２７記載の方法において、
正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される方法。
【請求項２９】
請求項２８記載の方法において、
前記正の電圧は、約１ボルトから３ボルトの範囲となっている方法。
【請求項３０】
請求項２５記載の方法において、
前記第２のストリングにおける少なくとも２つの電荷記憶トランジスタは、互いに隣接している方法。
【請求項３１】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、
第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから、また第１のストリングに接続されたビットラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
前記選択されたワードラインによって制御される第２のストリングにおける対応するトランジスタのドレイン側およびソース側においてトランジスタのうちの幾つかに第１の電圧レベルを結合することでトランジスタの第２のストリングにおける幾つかの電荷記憶トランジスタのチャネル領域の電位を昇圧するステップであって、前記第２のストリングにおける対応するトランジスタは、第１のストリングにおける少なくとも２つの電荷記憶トランジスタの少なくとも第１の組によってソースラインから離されると共に第２のストリングにおける少なくとも２つの電荷記憶トランジスタの第２の組によって第２のストリングに接続されたビットラインから離され、前記２組が前記対応するトランジスタに隣接して配置される、昇圧するステップと、
プログラム障害を低減するために、各組における少なくとも１つのトランジスタをオフに切り替えるように前記２組の隣接するトランジスタを制御するワードラインに、第１の電圧レベルよりも低い第２の電圧レベルを印加するステップであって、前記第２の電圧レベルは、少なくとも１つの電圧レベルに結合された第１のストリングにおけるプログラムされていないトランジスタがオンに切り替えられるが、少なくとも１つの電圧レベルに結合された第１のストリングにおけるプログラムされたトランジスタがオフに切り替えられるように少なくとも１つの電圧レベルを含み、前記第１の組のトランジスタに印加される第２の電圧レベルは、０ボルトの電圧レベルと正の電圧レベルとを含む、印加するステップと、
を有する方法。
【請求項３２】
請求項３１記載の方法において、
前記２組のトランジスタに結合される第２の電圧レベルは、前記２組の各々においてオフに切り替えられる少なくとも１つのトランジスタが、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようになっている方法。
【請求項３３】
請求項３２記載の方法において、
正の電圧は、前記２組の各々においてオフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける少なくとも１つのトランジスタに結合される方法。
【請求項３４】
請求項３３記載の方法において、
前記正の電圧は、約１ボルトから３ボルトの範囲となっている方法。
【請求項３５】
請求項３１記載の方法において、
異なった電圧レベルが、第２のストリングの前記２組の各々において隣接するトランジスタに結合される方法。
【請求項３６】
請求項３１記載の方法において、
前記第２のストリングは、２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、前記方法は、第３の電圧レベルの結合と第２のストリングのチャネル領域の電位の昇圧とが第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第３の電圧レベルを第１のトランジスタに結合するステップをさらに有する方法。
【請求項３７】
請求項３６記載の方法において、
第３の電圧レベルと第２のストリングにおけるチャネル領域の電位の昇圧との結果としての１つの選択トランジスタのドレイン側またはソース側におけるブレークダウンは、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される方法。
【請求項３８】
請求項３６記載の方法において、
前記所望の電荷記憶状態は、前記第１のトランジスタの２つよりも多い取りうる電荷記憶状態のうちの１つになり、前記第３の電圧の第１のトランジスタへの結合は、２つよりも多い取りうる電荷記憶状態のうちの別の状態に第１のトランジスタの所望の電荷記憶状態を変化させないものである方法。
【請求項３９】
請求項３１記載の方法において、
前記第２のストリングは２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、プログラム電圧は、少なくとも２つの選択トランジスタと容量結合された２つのコントロールゲートにプログラム電圧を逐次印加することで、第１のストリングにおける少なくとも２つの選択されたトランジスタに逐次結合され、
前記プログラム電圧が２つのコントロールゲートに印加されると、所望の電荷記憶状態にある第１のトランジスタに第３の電圧レベルを結合するステップであって、その結果前記第３の電圧レベルの結合と第２のストリングのチャネル領域の電位の昇圧とが前記第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第３の電圧レベルが前記第１の電圧レベルよりも低くなっている、結合するステップを有する方法。
【請求項４０】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、
第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第２のストリングにおけるトランジスタのチャネル領域の電位を昇圧するために、選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの少なくとも幾つかに第１の電圧レベルを結合するステップと、
選択されたワードラインとソースラインとの間の第２のストリングにおける少なくとも１つの第１の電荷記憶トランジスタのソース側における第２のストリングのチャネル領域が、選択されたワードラインによって制御される第２のストリングにおけるトランジスタから電気的に絶縁されてプログラム障害を低減するように、前記少なくとも１つの第１のトランジスタに０ボルトまたは約０ボルトの電圧を結合するステップと、
第１の電圧レベルよりも低い第２の電圧レベルを、選択されたワードラインとソースラインとの間の第２のストリングにおける少なくとも１つの第２の電荷記憶トランジスタに結合するステップであって、第２の電圧に結合された少なくとも１つの第２のトランジスタのソース側における第２のストリングのチャネル領域が、選択されたワードラインによって制御される第２のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第２の電圧レベルが正の電圧レベルを含む、結合するステップと、
を有する方法。
【請求項４１】
請求項４０記載の方法において、
前記第２の電圧レベルは、それに結合された少なくとも１つのトランジスタをオフに切り替えるようになっている方法。
【請求項４２】
請求項４１記載の方法において、
前記オフに切り替えられる少なくとも１つのトランジスタは、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって前記選択されたワードラインから離される方法。
【請求項４３】
請求項４２記載の方法において、
正の電圧が、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される方法。
【請求項４４】
請求項４３記載の方法において、
前記正の電圧は、約１ボルトから３ボルトの範囲となっている方法。
【請求項４５】
請求項３１記載の方法において、
前記第２の組のトランジスタに印加される前記第２の電圧レベルは、正の電圧レベルを含む方法。
【請求項４６】
請求項４５記載の方法において、
前記正の電圧レベルの１つは、約１ボルトから３ボルトの範囲となり、前記正の電圧レベルの別のものは、約５ボルトから１０ボルトの範囲となっている方法。
【請求項４７】
請求項４５記載の方法において、
前記正の電圧レベルは、約１ボルトから３ボルトの範囲となっている方法。
【請求項４８】
請求項３１記載の方法において、
前記第２の組のトランジスタに印加される前記第２の電圧レベルは、正の電圧レベルと０ボルトの電圧を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体としてフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）形の不揮発性半導体メモリ、特にＮＡＮＤ形メモリセルアレイを操作する構造および方法に関する。
【背景技術】
【０００２】
特にフラッシュＥＥＰＲＯＭセルのアレイを使っている小形のファクタカードの形式で今日使用されている商業的に成功している不揮発性メモリ製品が数多くある。
【０００３】
一般的なフラッシュＥＥＰＲＯＭの構成の１つに、ＮＡＮＤアレイを使用しているものがあり、その場合、多数のメモリセルのストリングが、１つ以上の選択トランジスタを介して個々のビットラインと基準電位との間に接続されている。そのようなアレイの一部分が図２Ａの平面図に示されている。ＢＬ０〜ＢＬ４（そのうちのＢＬ１〜ＢＬ３は、さらに１２〜１６とラベル付けされている）は、大域の垂直金属ビットライン（図示せず）への拡散されたビットライン接続部を表している。４つのフローティングゲートメモリセルが各ストリングに示されているが、個々のストリングは、一般的には列にフローティングゲートなどの１６、３２またはそれよりも多いメモリセル電荷記憶素子を有している。ＷＬ０〜ＷＬ３とラベル付けされたコントロールゲート（ワード）ライン（図２Ａの線Ａ−Ａに沿った断面の図２ＢでＰ２とラベル付けされている）とストリング選択ラインＳＧＤ、ＳＧＳは、しばしばポリシリコン（図２ＢにおいてＰ１とラベル付けされている）の幾つかのフローティングゲートの行の上側を渡って多くのストリングを交差して延びている。一方、トランジスタ４０、５０に対して、コントロールゲートとフローティングゲートとは電気的に接続されてもよい（図示せず）。コントロールゲートラインは、一般的に自己整合されたスタックとしてフローティングゲートの上側に形成され、また図２Ｂに示されているように、中間の誘電体層１９を介して互いに容量結合されている。ストリングの頂部および底部は、周辺機器から電気的に駆動されているトランジスタのアクティブゲートとしてフローティングゲート材（Ｐ１）を使用するトランジスタを通常は介して、ビットラインおよび共通のソースラインに各々接続している。フローティングゲートとコントロールゲートとの間にはこのような容量結合があるため、フローティングゲートに結合されたコントロールゲート上の電圧を高めることでフローティングゲートの電圧を高めることができる。列内の個々のセルは、各ストリングを流れる電流が主として選択されたワードラインの下方のアドレス指定されたセルに記憶された電荷のレベルにのみ依存するように、ストリングの残りのセルがそれらの各々のワードライン上に比較的高い電圧をかけ、さらに１つの選択されたワードライン上に比較的低い電圧をかけることでストリングの残りのセルをオンにすることによってプログラミング中に読み出されて検証される。その電流は、一般に多数の並列なストリングに対して検知され、それによってフローティングゲートの行に平行に沿って電荷のレベル状態が読み出される。
【０００４】
ＮＡＮＤ形フラッシュメモリシステムとそれらの動作の関連例が、米国特許第５，５７０，３１５号（特許文献１）、第５，７７４，３９７号（特許文献２）、第６，０４６，９３５号（特許文献３）、第６，４５６，５２８号（特許文献４）、第６，５２２，５８０号（特許文献５）に示され、これらの特許の全ては本願明細書において参照により援用されている。
【０００５】
現在のフラッシュＥＥＰＲＯＭアレイの電荷記憶素子は、一般にドープされたポリシリコン材から形成された最も一般的な導電性フローティングゲートとなっている。一方、必ずしも導電性である必要はないが電荷記憶能力を有する他の材料も使用される。そのような代わりの材料の例として窒化ケイ素がある。そのようなセルについては、野崎隆明らによる論文「半導体ディスクに適用するＭＯＮＯＳメモリセルを有する１−ＭｂのＥＥＰＲＯＭ」，固体回路のＩＥＥＥジャーナル，第２６巻，第４号，１９９１年４月，第４９７頁〜５０１頁 (Takaaki Nozaki et al.,“A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application", IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501)（非特許文献１）で説明されている。
【０００６】
一般的な不揮発性フラッシュアレイのメモリセルは、同時に消去される独立したセルのブロックに分割される。即ち、２つ以上のブロックが１回の消去動作で消去されることもあるが、ブロックは、消去ユニットとして個別に同時に消去可能な最小数のセルを有している。各ブロックは、プログラミングと読み出しの基本ユニットとしてデータプログラミングおよび読み出し動作を同時に受ける最小数のセルとして定義されるページで、一般に１ページ以上のデータを記憶するが、２ページ以上が１回の操作でプログラムされたり、または読み出されることもある。各ページは、一般に１セクタ以上のデータを記憶するものであり、セクタの大きさは、ホストシステムによって規定されている。一例として、５１２バイトのユーザデータのセクタがあり、ユーザデータに関する何バイトかのオーバーヘッド情報および／またはそれを記憶しているブロックに加えて磁気ディスクドライブと共に確立された基準に従っている。
【０００７】
集積回路への適用のほとんどに見られるように、或る集積回路の機能を実行するのに必要なシリコン基板の領域を縮小すると言うプレッシャーがフラッシュＥＥＰＲＯＭアレイにもある。所定サイズのメモリカードと他の種類のパッケージの記憶容量を増やしたり、または容量の増大とサイズの縮小の両方を行うために、シリコン基板の所定領域に記憶されるデジタルデータの量を増やすことが引き続き求められている。データの記憶密度を高めるもう１つの方法は、メモリセルの電荷記憶素子当り１つよりも多いビットのデータを記憶することである。このことは、電荷記憶素子の許容電圧または電荷記憶ウインドウを２つよりも多い状態に分割することで達成される。そのような４つの状態を使用することで、各セルが２ビットのデータを記憶することができるようにし、８つの状態がセル当り３ビットのデータを記憶することができるようにする等々である。多状態のフラッシュＥＥＰＲＯＭの構造と動作が、米国特許第５，０４３，９４０号（特許文献６）、第５，１７２，３３８号（特許文献７）、第５，５７０，３１５号（特許文献１）および第６，０４６，９３５号（特許文献３）に説明されている。
【０００８】
ＮＡＮＤ構造を使用したフラッシュメモリシステム用の一般的な構成であれば、ＮＡＮＤアレイが含まれ、その場合、各アレイは幾つかのＮＡＮＤストリングを有している。例えば、図３Ａは、図２ＡのメモリアレイのＮＡＮＤストリング１１、１３、１５を３つだけ示し、そのアレイは３つより多いＮＡＮＤストリングを収容している。図３ＡのＮＡＮＤストリングの各々は、２つの選択トランジスタと４つのメモリセルとを有している。例えば、ＮＡＮＤストリング１１は、選択トランジスタ２０、３０とメモリセル２２、２４、２６、２８を有している。ＮＡＮＤストリング１３は、選択トランジスタ４０、５０とメモリセル４２、４４、４６、４８とを有している。各ストリングは、その選択トランジスタ（例えば、選択トランジスタ３０と選択トランジスタ５０）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側の選択ゲートを制御するために使用されている。色々なＮＡＮＤストリングが、選択ラインＳＧＤによって制御される選択トランジスタ２０、４０などによってそれぞれのビットラインに接続されている。他の実施形態では、選択ラインは必ずしも共通である必要はない。ワードラインＷＬ３は、メモリセル２２およびメモリセル４２用のコントロールゲートに接続されている。ワードラインＷＬ２は、メモリセル２４およびメモリセル４４用のコントロールゲートに接続されている。ワードラインＷＬ１は、メモリセル２６およびメモリセル４６用のコントロールゲートに接続されている。ワードラインＷＬ０は、メモリセル２８およびメモリセル４８用のコントロールゲートに接続されている。図に示されているように、各ビットラインとそれぞれのＮＡＮＤストリングは、メモリセルアレイの列を有している。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０）は、アレイの行を有している。各ワードラインは、その行にある各メモリセルのコントロールゲートに接続している。例えば、ワードラインＷＬ２は、メモリセル２４、４４、６４用のコントロールゲートに接続されている。
【０００９】
図３Ｂは、各アレイを１組の共通のワードラインによって制御した状態で幾つかのＮＡＮＤアレイを描いた回路図である。図２Ａと図３のアレイは、図３Ｂでは１番上のアレイとして現れている。図３Ｂに示されているように、同じアレイにおける各ＮＡＮＤストリング（例えば、１１、１３）は、複数のビットライン１２、１４・・・のうちの１つおよび共通のソースラインに接続され、また共通の組のワードライン（ＷＬ０〜ＷＬ３）によって制御されている。
【００１０】
各メモリセルは、データ（アナログまたはデジタル）を記憶することができる。１ビットのデジタルデータ（バイナリメモリセル）を記憶する場合、メモリセルの取りうるしきい値電圧の範囲は、論理データの「１」および「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤ形フラッシュメモリの一例では、メモリセルの消去後、電圧しきい値は負であり、論理「１」として定義されている。プログラミング動作後のしきい値電圧は正であり、論理「０」として定義されている。しきい値電圧が負で、そのコントロールゲートに０ボルトが印加され、読み出しが実施されると、メモリセルは電流を通して、論理１が記憶されていることを示すことになる。しきい値電圧が正で、読み出し動作が試みられると、メモリセルはオンに切り替わらず、それによって論理０が記憶されていることが示される。メモリセルは、さらに多くのレベルの情報を、例えば多くのビットのデジタルデータを記憶することができる。多くのレベルのデータを記憶する場合、取りうるしきい値電圧の範囲は、データのレベル数に分割される。例えば、４つのレベルの情報が記憶されれば、４つのしきい値電圧範囲が存在することになり、各範囲は１つのデータ値に割り当てられる。しきい値電圧の複数の（２よりも多い）範囲間の区別によってデータを記憶するメモリは、多重状態メモリとして知られている。ＮＡＮＤ形メモリの一例では、消去動作後のしきい値電圧は、負であり、「１１」として定義されている。正のしきい値電圧は、「１０」、「０１」および「００」の状態に対して使用される。
【００１１】
ＮＡＮＤフラッシュメモリセルをプログラムする場合、プログラム電圧がコントロールゲートに印加され、またプログラムするために選択されるＮＡＮＤストリングのチャネル領域が接地される（０ボルト）。ＮＡＮＤストリングの下方のチャネル領域からの電子は、フローティングゲート内に注入される。電子がフローティングゲートに蓄積すると、そのフローティングゲートは負に充電され、またセルのしきい値電圧が高められる。選択されたＮＡＮＤストリングのチャネル領域を接地するために、対応するビットラインは接地される（０ボルト）一方、ＳＧＤは、選択トランジスタのしきい値電圧よりも高い十分な高電圧（一般には、例えば３．３ボルトのＶdd）に接続される。プログラム電圧をプログラムされているセルのコントロールゲートに印加するために、そのプログラム電圧は適切なワードラインに印加される。前に説明したように、そのワードラインは、同じワードラインを使用している他のＮＡＮＤストリングの各々にある１つのセルにも接続されている。例えば、図３Ａのセル２４をプログラムする場合、プログラム電圧がセル４４のコントロールゲートにも印加されることになる。これは、両方のセルが同じワードラインを共有しているためである。同じワードラインに接続された他のセルをプログラムせずにワードライン上の１つのセルをプログラムしたい場合、例えばセル２４をプログラムして、セル４４をプログラムしたくない場合、問題が生じる。プログラム電圧はワードラインに接続された全てのセルに印加されるので、そのワードライン上の選択されなかったセル（プログラムされるべきでないセル）は、不注意でプログラムされるかもしれない。例えば、セル４４はセル２４に隣接している。セル２４をプログラムする場合、セル４４が何気無くプログラムされるおそれがある。選択されたワードライン上の選択されていないセルの何気無いプログラミングは、「プログラム障害」と称される。一般的に言って、「プログラム障害」は、正または負のいずれかの方向へのあらゆる望まないしきい値電圧シフトを説明するのに使用されるものであり、そのシフトはプログラミング動作中に起きて、選択されたワードラインに必ずしも限定されるものではない。
【００１２】
プログラム障害を防ぐためには幾つかの技術を利用することができる。「自己昇圧」（「ＳＢ」）として知られている一つの方法が、Ｋ．Ｄ．スーらによる「インクリメンタル・ステップ・パルスプログラミング方式を有する３．３ボルト、３２ＭｂのＮＡＮＤフラッシュメモリ」，固体回路のジャーナル，第３０巻，第１１号，１９９５年１１月，第１１４９〜１１５５頁  (K. D. Suh et al.,“A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," Journal of Solid-State Circuits, Vol. 30, No. 11, Nov. 1995, pp. 1149-55)（非特許文献２）において提案されている。ＳＢ方式を使用したプログラミング中に、選択されなかったＮＡＮＤストリングのチャネル領域は、それらの対応するビットラインから電気的に絶縁されている。引き続いて、中間のパス電圧（例えば、１０ボルト）が選択されなかったワードラインに印加される一方、高いプログラム電圧（例えば、１８ボルト）が選択されたワードラインに印加される。この用例では、用語「絶縁」と「電気的に絶縁」とは互いに交換可能に使用され、また用語「書き込み電圧」、「プログラム電圧」および「プログラミング電圧」は互いに交換可能に使用される。選択されなかったＮＡＮＤストリングのチャネル領域は、選択されなかったワードラインに容量的に結合され、選択されなかったＮＡＮＤストリングのチャネル領域に電圧（例えば、０．６の結合比を仮定すると６ボルト）を存在させる。この所謂「自己昇圧」は、選択されなかったＮＡＮＤストリングのチャネル領域と選択されたワードラインに印加されるプログラム電圧との間の電位差を小さくする。その結果、選択されなかったＮＡＮＤストリングにおけるメモリセルに対して、また特に選択されたワードライン上のこのようなストリングにおけるメモリセルに対して、トンネル酸化物を渡る電圧とそれに伴いプログラム障害とが大幅に低減される。
【００１３】
図３Ａを参照すると、ビットライン１２上のセルのうちの１つをプログラムするために自己昇圧プログラミング技術が、図３Ａにおけるメモリアレイに適用される場合、例えば０ボルトがビットライン１２に印加されると共に電圧Ｖdd（例えば、３．３ボルト）がビットライン１４に印加される。その電圧Ｖddは、ドレイン側の選択ラインＳＧＤに印加されてトランジスタ２０、４０をオンに切り替え、また０ボルトがソース側の選択ラインＳＧＳに印加されてトランジスタ３０、５０をオフに切り替える。アレイ４２〜４８における全てのメモリセルが正規のオン状態（例えば、消去されたり、または負のしきい値電圧状態）になっていると仮定すると、トランジスタ４０と５０との間のＮＡＮＤストリングにおける全てのセルのチャネル電位は、ＳＧＤに印加されるＶddと選択トランジスタ４０のしきい値電圧との間の差によって与えられる。例えば、Ｖddが３．３ボルトでかつトランジスタ４０のしきい値電圧が１．３ボルトであれば、その場合全てのセル４２〜４８のチャネル電位は２ボルトに充電される。チャネル電位はこの場合約２ボルトの予め規定された電位に事前に充電されるので、この動作は「事前充電」と称される。ＮＡＮＤストリングのチャネル電位が十分に高い値（この場合２ボルト）に到達した後にトランジスタ５０がオフに切り替えられ、かつトランジスタ４０が自動的にオフに切り替わるので、メモリセル４２〜４８の電位は浮遊状態になる。従って、高いプログラム電圧Ｖｐｇｍ（例えば、１８ボルト）がワードラインＷＬ２に印加されると共に中間電圧Ｖｐａｓｓ（例えば、１０ボルト）が残りのワードラインに印加されると、メモリセル４２〜４８のチャネル電位は、約０．６の結合比を取る場合、容量結合によって最初の事前充電レベルの２ボルトから８ボルトなどの値にブートストラップされたり、または昇圧される。従って、１８ボルトなどの高い電圧がメモリセル４４のコントロールゲートに印加されても、そのような高い電圧とチャネル電位との間の電位差は、メモリセル４４のフローティングゲートに至る酸化物を通った電子トンネリングを起こすには適切ではなく、それによってプログラム障害が防止される。
【００１４】
ＮＡＮＤストリングは、一般には（しかし常時ではないが）ソース側からドレイン側に、例えばメモリセル２８からメモリセル２２にプログラムされる。プログラミング処理がＮＡＮＤの最後の（または最後に近い）メモリセルをプログラムする準備ができたときに、抑制されているストリング（例えば、ストリング１３）上の全てのまたは大部分の事前にプログラムされたセルがプログラムされたならば、その際に事前にプログラムされたセルのフローティングゲートに負の電荷が存在する。このような負の電荷がフローティングゲート上に存在するので、事前充電は完全には行われず、結果的にＮＡＮＤストリングの下のチャネル領域の最初の電位は低くなり、引き続いて起きるこのチャネル領域の自己昇圧も不十分なものとなる。従って、選択されなかったＮＡＮＤストリングのチャネルにおける昇圧された電位は十分には高くならず、最後の２３本のワードライン上に依然としてプログラム障害が存在する。例えば、プログラム電圧がＷＬ３に印加されるときに、抑制されているストリング上のセル４８、４６、４４がプログラムされていたならば、その際にそれらメモリセル４４、４６、４８の各々はそのフローティングゲート上に負の電荷を有し、それが自己昇圧の昇圧レベルを制限し、多分にセル４２上にプログラム障害を起こすことになる。
【００１５】
前述したような問題点を鑑み、改善策として、Ｔ．Ｓ．ユングらによる「大規模記憶用途の３．３Ｖ・１２８ＭｂのマルチレベルＮＡＮＤフラッシュメモリ」，ＩＳＳＣＣ９６，セッション２，フラッシュメモリ，論文ＴＰ２．１，ＩＥＥＥ，第３２ページ (T. S. Jung et al.,“A 3.3V 128Mb Multi-Level NAND Flash Memory for Storage Applications", ISSCC 96, Session 2, Flash Memory, Paper TP 2.1, IEEE, pp. 32)（非特許文献３）においてローカルな自己昇圧（「ＬＳＢ」）技術を提案した。
【００１６】
ＬＳＢ方式では、高いプログラム電圧をワードラインＷＬ２に印加するときに、抑制されているストリング上のメモリセル４４に関してプログラム障害を低減したり、または防ぐために、メモリセル４２、４６がオフに切り替えられるように０ボルトがワードラインＷＬ１、ＷＬ３に印加される。その場合、メモリセル４４におけるチャネル電位は、メモリセル４２、４６、４８のチャネル領域における自己昇圧によって影響を受けないか、または少なくとも影響を受けにくくなる。従って、メモリセル４４のチャネル領域のチャネル電位は、高いプログラム電圧Ｖｐｇｍによって、メモリセル４４のチャネル領域が残りのメモリセル４２、４６、４８の自己昇圧の影響を受けるときに達成される電圧レベルよりも高い電圧レベルに自己昇圧され得る。これによって、メモリセル２４がプログラムされているときのプログラム障害を防ぐ。自己昇圧とローカルな自己昇圧についてのより詳細な説明については、米国特許第６，１０７，６５８号（特許文献８）の特にコラム６〜１０の記載を参照されたい。
【００１７】
ローカルな自己昇圧の代りとして提案された１つの別の技術は、田中らに付与された米国特許第６，５２５，９６４号（特許文献９）に説明され、消去された領域の自己昇圧（「ＥＡＳＢ」）として知られている。ＥＡＳＢは、次の点でＬＳＢとは異なっている。即ち、ＬＳＢのようにセルのプログラム障害を防ぐために選択されなかったセルの各側の両メモリセルもオフに切り替えるのではなく、ＥＡＳＢは選択されなかったセルのソース側のメモリセルのみをオフに切り替える点で異なっている。例えば、メモリセル２４がプログラムされている場合に、セル４４におけるプログラム障害を防ぐために、メモリセル４２はオフにせず、メモリセル４６のみがオフに切り替えられている。
【００１８】
ＬＳＢおよびＥＡＳＢは多くの用途にとって有利ではあるが、これらの方式が今の形式で使用されると、特に次世代のデバイスにおけるメモリセルの寸法が引き続き縮小したり、または小さくなると、依然としてやはり或る種の問題が発生する。従って、そのような問題が解消される改良形自己昇圧方式を提供することが望まれている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】米国特許第５，５７０，３１５号
【特許文献２】米国特許第５，７７４，３９７号
【特許文献３】米国特許第６，０４６，９３５号
【特許文献４】米国特許第６，４５６，５２８号
【特許文献５】米国特許第６，５２２，５８０号
【特許文献６】米国特許第５，０４３，９４０号
【特許文献７】米国特許第５，１７２，３３８号
【特許文献８】米国特許第６，１０７，６５８号
【特許文献９】米国特許第６，５２５，９６４号
【特許文献１０】米国特許第５，８８７，１４５号
【特許文献１１】米国公開特許出願第２００３／０１４７２７８号
【非特許文献】
【００２０】
【非特許文献１】野崎隆明らによる論文「半導体ディスクに適用するＭＯＮＯＳメモリセルを有した１−ＭｂのＥＥＰＲＯＭ」，固体回路のＩＥＥＥジャーナル，第２６巻，第４号，１９９１年４月，第４９７頁〜５０１頁
【非特許文献２】Ｋ．Ｄ．スーらによる「インクリメンタル・ステップ・パルスプログラミング方式を有する３．３ボルト、３２ＭｂのＮＡＮＤフラッシュメモリ」，固体回路のジャーナル，第３０巻，第１１号，１９９５年１１月，第１１４９〜１１５５頁
【非特許文献３】Ｔ．Ｓ．ユングらによる「大規模記憶用途の３．３Ｖ・１２８ＭｂのマルチレベルＮＡＮＤフラッシュメモリ」，ＩＳＳＣＣ９６，セッション２，フラッシュメモリ，論文ＴＰ２．１，ＩＥＥＥ，第３２ページ
【発明の概要】
【００２１】
図２Ｂおよび図３を参照すると、Ｎ＋の拡散された領域４９は、ソース側選択トランジスタ５０のドレインとして、また隣のメモリセルまたはトランジスタ４８のソースとしての働きをする。用語「メモリセル」、「電荷記憶トランジスタ」および「トランジスタ」は、図２Ｂおよび図３に示されているもののようなフラッシュメモリのストリングの要素を参照すると、本願明細書では互いに交換可能に使用される。トランジスタ２２、２４または２６のうちのいずれか１つについての前述した自己昇圧方式のいずれか１つにおけるプログラミング中に、０ボルトがトランジスタ５０のゲートに印加され、また大部分の例では、中間電圧Ｖｐａｓｓ（例えば、１０ボルト）がトランジスタ４８のコントロールゲートに印加される。かくして、トランジスタ４８のチャネル領域は、０．６の結合比を取る場合（チャネル領域は、昇圧前に２ボルトに事前充電されると仮定する場合）、８ボルトなどの値に昇圧される。トランジスタ４８のこのような昇圧されたチャネル電圧は、多分に帯域から帯域へのトンネリングによってトランジスタ５０のドレイン領域４９のブレークダウンを起こす。このようなブレークダウンは、チャネル電位が下がるように、同じＮＡＮＤストリングのトランジスタ４８の昇圧されたチャネル領域と他のメモリセルのチャネル領域とを放電させることになってプログラム障害を起こし得る。生じ得るもう１つ別のメカニズムは、ブレークダウンによって発生される電子は、トランジスタ４８の下方の昇圧されたチャネル領域に向かって加速されるものであり、このことで、しきい値電圧シフトを起こしながら引き続いてトランジスタ４８のフローティングゲートに注入される所謂ホットエレクトロンをもたらす。このしきい値電圧シフトは、トランジスタ４８を１つのプログラムされた状態から別のプログラムされた状態へなど、１つの充電状態からもう１つの別の状態へ変化させ得るものであり、それは望ましくない。状態のそのような変化は、トランジスタ５０のドレイン領域４９のブレークダウンを防ぐことを目的とした適切なバイアス状態を使用することによって防止することができる。
【００２２】
充電状態の望ましくない変化は、マルチレベルのしきい値電圧形メモリにおいても、また２進レベルのしきい値電圧形メモリにおいても適切なバイアス条件を使用することによって防止され得る。適切なバイアス条件を適用することで、ソース側選択トランジスタのドレイン側における帯域から帯域へのトンネリングなどのブレークダウンメカニズムは、次の程度まで、即ちそのメカニズムがソース側選択トランジスタの隣のトランジスタの所望の電荷記憶状態が別の電荷状態に変化することにならない程度まで減衰されるようにする効果が享受でき、幾つかの場合には、そのようなメカニズムは完全に抑制される。
【００２３】
一実施形態では、ドレイン領域におけるソース側選択トランジスタのブレークダウンは、ソース側選択トランジスタの隣のストリングのトランジスタ（目標トランジスタ）に印加される電圧を自己昇圧方式でチャネル電圧を昇圧するのに通常使用されるものよりも低い値に下げてプログラム障害を減らしたり、または防止することで防止される。そのような実施形態での一実装例において、目標トランジスタに印加される電圧は１から３ボルトの範囲となり得る。もう１つ別の実装例では、プログラム障害を防止するために目標トランジスタとは別のトランジスタのうちの幾つかに結合される昇圧電圧は、目標トランジスタに結合された電圧よりも少なくとも５０％だけさらに高くなり得る。
【００２４】
ドレイン側の選択ゲートは一般に、昇圧中に一般的に０ボルトのゲート電圧になっているソース側選択ゲートよりも、昇圧中に１．５〜２．５ボルトの範囲のようなより高いゲート電圧になっているとは言え、図２Ｂにおけるドレイン側選択トランジスタ４０のトランジスタ領域５１などのドレイン側選択トランジスタの隣のストリングのトランジスタのドレイン領域でも前述したようなブレークダウンが起きる。ソース領域におけるドレイン側選択トランジスタのブレークダウンは、ドレイン側選択トランジスタの隣のストリングのトランジスタ（目標トランジスタ）に印加される電圧を自己昇圧方式でチャネル電圧を昇圧するのに通常使用されるものよりも低い値に下げてプログラム障害を減らしたり、または防止することで防止される。そのような実施形態の一実装例において、目標トランジスタに印加される電圧は１から３ボルトの範囲となり得る。もう１つ別の実装例では、プログラム障害を防止するために目標トランジスタとは別のトランジスタのうちの幾つかに結合される昇圧電圧は、目標トランジスタに結合される電圧よりも少なくとも５０％だけさらに高くなり得る。
【００２５】
前述したソース側選択トランジスタのドレイン領域のブレークダウンおよびドレイン側選択トランジスタのソース領域のブレークダウンは、電荷記憶トランジスタのストリングにおけるトランジスタのうちのいずれかの書き込み中またはプログラミング中に起きうるものでる。従って、プログラム障害を減らすために、前述した方式は、ストリングにおける２つ以上のトランジスタを逐次プログラムしたり、または書き込んでいる間に、或いは実のところソース側またはドレイン側の選択トランジスタに直近したトランジスタのプログラミング中を除外してストリングの全てのトランジスタを逐次プログラムしたり、または書き込みしている間に適用される。
【００２６】
同じ趣旨で前述した方式は、必要ならば、本願明細書において説明した自己昇圧と事前充電方式のうちのいずれか１つ以上と、また本願明細書において説明したものとは異なった事前充電方式などの他の自己昇圧方式と関連して適用される。
【００２７】
次世代のデバイスのメモリセルの寸法がより小さくなると、ＥＡＳＢ方式におけるメモリセルのチャネル長さは余りにも短くなって、選択されたワードラインに結合されたトランジスタの各々のドレイン側およびソース側で別々に昇圧される２つのチャネル領域を電気的に絶縁することができなくなる。その結果、昇圧されたチャネル電圧は低下されてプログラム障害をもたらすことになる。出願人は、選択されたワードラインに結合されたトランジスタのソース側およびその隣で２本以上のワードラインまたはコントロールゲートに、好ましくは互いに隣接したもの同士にバイアスを掛けることで２つの昇圧された領域間の絶縁を改善し、絶縁メモリセルまたはトランジスタのチャネル長さを効果的に長くし、それによって２つの昇圧された領域間の漏電を減らすように提案している。好ましくは、バイアスを掛ける条件は、帯域から帯域へのトンネリングも漏電の低減と共に同時に低減されるようにするものである。
【００２８】
前述した改善されたＥＡＳＢ方式では、絶縁は選択されたワードラインに結合されたトランジスタのソース側でのみ起きるので、少なくとも幾つかの実施形態ではそのようなトランジスタのドレイン側でセルまたはトランジスタに結合された昇圧電圧を同様に下げる必要が無く、その結果２本以上のワードラインまたはコントロールゲートに結合された電圧レベルは、そのようなトランジスタのドレイン側でセルまたはトランジスタに結合された電圧レベルよりも低くなる。前述したように、前述した改善されたＥＡＳＢ方式は、１３０または１００ナノメータよりも小さい寸法のように小さなセル寸法を有するメモリアレイに特に有用である。
【００２９】
次世代のデバイスのメモリセルの寸法がより小さくなると、ＬＳＢ方式におけるメモリセルのチャネル長さも余りにも短くなり、選択されたワードラインに結合されて選択されなかったトランジスタのチャネル領域と、そのようなトランジスタのドレイン側とソース側における昇圧されたチャネル領域とを電気的に絶縁させることができない。その結果、昇圧されたチャネル電圧は低下されてプログラム障害をもたらすことになる。出願人は、選択されたワードラインに結合されたトランジスタのソース側とドレイン側の両方でかつその隣で２本以上のワードラインまたはコントロールゲートに、好ましくは互いに隣接したもの同士にバイアスを掛けることで、メモリセルの短いチャネル長さによって起こされる漏電を低減して、絶縁メモリセルまたはトランジスタのチャネル長さを効果的に長くするように提案している。換言すれば、電圧レベルは２組のトランジスタに結合されて、選択されたワードラインに結合された少なくとも１つの選択されなかったトランジスタのチャネル領域を選択されなかったトランジスタと同じストリングにおける隣のチャネル領域から電気的に絶縁するものであり、その場合、各組は少なくとも２つのトランジスタを有していて、また２組は選択されたワードラインに結合された選択されなかったトランジスタの両側に配置されている。好ましくは、その電圧レベルは、この電圧レベルのうちの少なくとも１つに結合されて選択されたストリングにおいてより低い電圧しきい値の取りうる充電された状態のうちの１つ（例えば、プログラムされていないトランジスタのしきい値電圧のような負のしきい値電圧を有するもの）を有するトランジスタが、オンに切り替えられるようなものとなっているが、この電圧レベルのうちの少なくとも１つに結合されて選択されたストリングにおいてより高い電圧しきい値の取りうる充電された状態のうちの１つ（例えば、プログラムされるトランジスタのしきい値電圧のような正のしきい値電圧を有するもの）を有するトランジスタが、オフに切り替えられるようなものとなっている。好ましくは、その電圧レベルは、メモリセルの短いチャネル長さによる漏電と、帯域から帯域へのトンネリングで誘発されるブレークダウンの両方が同時に減らされるようなものとなっている。
【００３０】
幾つかの応用と設計のために、ＬＳＢ方式における選択されたワードラインのドレイン側での完全な電気的絶縁は必要が無いか、または望ましいものではない。そのような場合、改造されたＬＳＢ方式が実行され、そこで選択されたワードラインのドレイン側でセルまたはトランジスタに結合された昇圧電圧は、これらのトランジスタが完全にオフに切り替えさせない値となっているが、選択されたワードラインのドレイン側には或る電気的に絶縁が与えられる。
【００３１】
２つの昇圧された領域間で漏電を減らすことは、Ｖｐａｓｓの低い電圧に対して重要であり、また絶縁トランジスタとしての働きをするメモリセルのしきい値電圧が消去された状態になっている場合に重要である。これらのトランジスタが消去された状態になっている場合に絶縁トランジスタをオフに切り換えることができるようにするために、ソース側において或る一定の正の昇圧された電圧が必要とされる。この正の電圧は、Ｖｐａｓｓの電圧が低い電圧（例えば、０ボルト）から高い電圧（例えば、５〜１０ボルトの範囲）に上げられる昇圧処理の開始時に形成される。Ｖｐａｓｓの低い値では、チャネル領域はそれほど高くない電圧へと昇圧され、その結果、絶縁トランジスタは後でオフに切り変わり、かくしてより多くの電荷がより高く昇圧されたドレイン領域から転送されるようにし、それによってドレイン側の領域の昇圧された電圧を低下させる。絶縁トランジスタとしての働きをする２つ以上のメモリセルを有することで、チャネル長さを効果的に延ばし、それによってそれら絶縁トランジスタの絶縁特性を高める。さらに、２つ以上のメモリセルが絶縁トランジスタとして使用されると、それら２つ以上のメモリセルが消去された状態になっている確率は、ただ１つのメモリセルが絶縁トランジスタとして働く確率よりも小さい。４つのレベルが記憶されているＭＬＣメモリセルの場合、両方の絶縁メモリセルが消去された状態になっている確率は、ほんの６．２５％にすぎず、一方でただ１つの絶縁メモリセルの場合は、その確率は２５％になっている。
【００３２】
プログラム障害を起こし得るもうひとつ別のメカニズムは、特にＶｐａｓｓの比較的高い値で起きる。そのような場合、ドレイン側領域は、選択されたワードラインの隣に配置されている絶縁トランジスタのドレイン側でブレークダウンを起こす高い電圧に昇圧される。そのようなブレークダウンの推定することができるメカニズムは、絶縁メモリセルのドレイン領域の縁でのまたはその縁の近くでの帯域から帯域へのトンネリングである。他のブレークダウンメカニズムもある。ブレークダウンによって、所謂「ホットエレクトロン」となる電子が発生され、その理由はこれらの電子が選択されたワードラインの近くに存在している強力な電界によって加速されるからである。これらのホットエレクトロンは、選択されたワードライン上のメモリセルのフローティングゲートまたは隣接しているメモリセルのフローティングゲートに注入され、かくしてそれらメモリセルのしきい値電圧を変えると共に多分にメモリセルの電荷記憶状態における変化を起こす。絶縁メモリセルに対して適切なバイアス電圧を選択することで、絶縁トランジスタのドレイン側領域でのブレークダウンは防止されるかまたは少なくとも大幅に抑制される。ブレークダウンのもう１つ別の取りうる副次的作用は、ドレイン側の昇圧された領域がそのブレークダウンによって部分的に放電されることである。そのようなブレークダウンはホール／電子の対を発生させるので、ドレイン側の昇圧されたチャネル領域へ流れる電子はその領域の昇圧された電位を下げることになり、それによって多分にプログラム障害を増大させることになる。
【図面の簡単な説明】
【００３３】
【図１】本発明のメモリセルアレイおよび操作改善が実施される種類のメモリシステムのブロック図である。
【図２Ａ】従来技術のＮＡＮＤアレイの平面図である。
【図２Ｂ】Ａ−Ａに沿って切り取られた図２Ａの従来技術のＮＡＮＤアレイの断面図である。
【図３Ａ】図２ＡのＮＡＮＤストリングのうちの３つを描いた回路図である。
【図３Ｂ】各アレイが１組の共通のワードラインによって制御された状態の幾つかのＮＡＮＤアレイを描いた回路図である。
【図４Ａ】ストリングにおけるそれぞれのセルの従来技術の自己昇圧プログラミング方法を例示するために４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を例示するＮＡＮＤストリングの断面図である。
【図４Ｂ】ストリングにおけるそれぞれのセルの従来技術の自己昇圧プログラミング方法を例示するために４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を例示するＮＡＮＤストリングの断面図である。
【図４Ｃ】ストリングにおけるそれぞれのセルの従来技術の自己昇圧プログラミング方法を例示するために４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を例示するＮＡＮＤストリングの断面図である。
【図４Ｄ】ストリングにおけるそれぞれのセルの従来技術の自己昇圧プログラミング方法を例示するために４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を例示するＮＡＮＤストリングの断面図である。
【図５Ａ】本発明の一実施形態を例示するために改良された自己昇圧プログラミング方式における４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図５Ｂ】本発明の一実施形態を例示するために改良された自己昇圧プログラミング方式における４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図５Ｃ】本発明の一実施形態を例示するために改良された自己昇圧プログラミング方式における４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図５Ｄ】本発明の一実施形態を例示するために改良された自己昇圧プログラミング方式における４つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図６Ａ】ストリングにおけるそれぞれのセルの従来技術の消去された領域の自己昇圧プログラミング方式を例示するために５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図６Ｂ】ストリングにおけるそれぞれのセルの従来技術の消去された領域の自己昇圧プログラミング方式を例示するために５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図６Ｃ】ストリングにおけるそれぞれのセルの従来技術の消去された領域の自己昇圧プログラミング方式を例示するために５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図６Ｄ】ストリングにおけるそれぞれのセルの従来技術の消去された領域の自己昇圧プログラミング方式を例示するために５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図６Ｅ】ストリングにおけるそれぞれのセルの従来技術の消去された領域の自己昇圧プログラミング方式を例示するために５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図７Ａ】本発明のもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図７Ｂ】本発明のもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図７Ｃ】本発明のもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図７Ｄ】本発明のもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図７Ｅ】本発明のもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図８Ａ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図８Ｂ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図８Ｃ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図８Ｄ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図８Ｅ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＥＡＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図９Ａ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＬＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図９Ｂ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＬＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図９Ｃ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＬＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図９Ｄ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＬＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【図９Ｅ】本発明のさらにもう１つ別の実施形態を例示するために改造されたＬＳＢプログラミング方式における５つの連続したタイムインターバル中のストリングにおけるバイアス電圧を示すＮＡＮＤストリングの断面図である。
【発明を実施するための形態】
【００３４】
説明を簡略化するために、本願では、同じ構成要素は同じ番号が付されている。
【００３５】
メモリシステム
本発明の色々な態様が実施される例示のメモリシステムを図１のブロック図で示す。マトリックス上に配列された複数のメモリセルＭを有するメモリセルアレイ１は、列制御回路２、行制御回路３、ｃ−ソース制御回路４およびｃ−ｐ−ウェル制御回路５によって制御される。メモリセルアレイ１は、この例では背景技術の欄で既に説明し、本願明細書において参照により援用されているＮＡＮＤ形となっている。制御回路２は、メモリセル（Ｍ）に記憶されたデータを読み出したり、プログラミング動作中にメモリセル（Ｍ）の状態を決めたり、またプログラミングを促進したり、またはプログラミングを禁止するためにビットライン（ＢＬ）の電位レベルを制御するためにメモリセルアレイ１のビットライン（ＢＬ）に接続されている。行制御回路３は、ワードライン（ＷＬ）のうちの１つを選択したり、読み出し電圧を印加したり、列制御回路２によって制御されるビットライン電位レベルと結合されたプログラム電圧を印加したり、またメモリセル（Ｍ）が上に形成されているｐ形領域（セルＰ−ウェル）の電圧と結合された消去電圧を印加するためにワードライン（ＷＬ）に接続されている。ｃ−ソース制御回路４は、メモリセル（Ｍ）に接続された共通のソースラインを制御する。ｃ−ｐ−ウェル制御回路５は、セルのＰ−ウェル電圧を制御する。
【００３６】
メモリセル（Ｍ）に記憶されたデータは、列制御回路２によって読み出され、Ｉ／Ｏラインとデータ入出力バッファ６とを経由して外部のＩ／Ｏラインに出力される。メモリセルに記憶されるプログラミングデータは、外部のＩ／Ｏラインを経由してデータ入出力バッファ６に入力されると共に列制御回路２に転送される。外部のＩ／Ｏラインはコントローラ９に接続されている。コントローラ９は、色々な形のレジスタと揮発性ランダムアクセスメモリ（ＲＡＭ）１０を含む他のメモリとを有している。
【００３７】
フラッシュメモリデバイスを制御するコマンドデータは、コントローラ９に接続した外部の制御ラインに接続されたコマンド回路７に入力される。コマンドデータは、フラッシュメモリにどのような操作が必要とされているかについて知らせる。入力されたコマンドは、列制御回路２、行制御回路３、ｃ−ソース制御回路４、ｃ−ｐ−ウェル制御回路５およびデータ入出力バッファ６を制御する状態マシン８に転送される。状態マシン８は、ＲＥＡＤＹ／ＢＵＳＹまたはＰＡＳＳ／ＦＡＩＬなどのフラッシュメモリの状態データを出力する。
【００３８】
コントローラ９は、パーソナルコンピュータ、デジタルカメラまたは携帯用移動端末（ＰＤＡ）などのホストシステムと接続されたり、または接続可能となっている。メモリアレイ１にデータを記憶したり、またはデータを読み出すなどのコマンドを開始し、そのようなデータをそれぞれ提供したり、または受け取るのがホストの役目である。コントローラは、そのようなコマンドをコマンド回路７によって解釈されたり、実行されるコマンド信号に変換する。コントローラはさらに、メモリアレイに書き込まれたり、または読み出されるユーザデータのためのバッファメモリを一般に収容している。一般的なメモリシステムは、コントローラ９を含む１つの集積回路チップ１１Ａと、メモリアレイ、関連した制御回路、入出力回路および状態マシン回路を各々収容した１つ以上の集積回路チップ１１Ｂとを有している。メモリアレイとシステムのコントローラ回路とを共に１つ以上の集積回路チップ上に統合することも可能である。
【００３９】
図１のメモリシステムは、ホストシステムの一部として組み込まれたり、またはホストシステムの嵌合ソケット内に取り外し可能に挿入されるメモリカードに包含されたりする。そのようなカードは、全体のメモリシステムを含んだり、または関連した周辺回路と共にコントローラおよびメモリアレイが別のカードに設けられたりする。幾つかのカードの実装例については、例えばその全体が本願明細書において参照により明確に援用されている米国特許第５，８８７，１４５号（特許文献１０）に説明されている。
【００４０】
図４Ａ〜４Ｄは、本発明の或る態様を例示するために役立つ従来の自己昇圧プログラミング方式における４つの異なった連続したタイムインターバル中におけるストリングのバイアス電圧を示すＮＡＮＤストリング１００の断面図である。前述したように、ＮＡＮＤストリングは、一般的にソース側からドレイン側に、よって図４Ａ〜４ＤではＷＬ０〜ＷＬ４へ逐次プログラムされるようになっていて、プログラムされる第１のセルはメモリセル１２２となり、次のものはメモリセル１２４となるなどメモリセルまたはトランジスタ１３０まで逐次プログラムされるようになっている。ＮＡＮＤストリング１００は、図４Ａに示されている５つのセル１２２〜１３０よりも多くのセルを収容し、一般には１６または３２のメモリセルが１本のＮＡＮＤストリングに直列状に接続されている。ＮＡＮＤストリング１００は、他の実装例も可能ではあるが、図２Ｂを参照すると上の方に示されている形で実施される。ＮＡＮＤストリング１００は、前述した方式で制御されかつ動作される。
【００４１】
図４Ａは、ストリングのセル１２２がプログラムされているときにＮＡＮＤストリング１００に印加されるバイアス電圧を示す。図４Ａに示されているように、０ボルトがソース側選択トランジスタ１２０のゲートのＳＧＳに印加される。さらに、０ボルトかまたはそれより幾分高い電圧のＶｓがソースラインに印加される。プログラミング中に０ボルトよりも高い電圧をソースラインに印加することで選択トランジスタ１２０の絶縁特性を改善する。図４Ａに示されているように、高いプログラム電圧ＶPGM がワードラインＷＬ０に印加されると共に中間の電圧ＶPASSが残りのワードラインに印加される。高いＶPGM は、チャネルからの電子を酸化物を通ってトランジスタ１２２のフローティングゲートＦＧ０へトンネリングさせる。前述したように、そのような選択されなかったトランジスタのチャネル電位を昇圧することによってワードラインＷＬ０によりアドレス指定された選択されなかったセルまたはトランジスタにおけるプログラム障害を減らしたり、または防止するために、中間電圧ＶPASSが印加される。これは従来の自己昇圧方式である。プログラム電圧ＶPGM は、トランジスタ１２２のしきい値電圧を検査するために読み出しサイクルが各増分の後に続くような増大インクリメントで印加される。これらのステップは図１のメモリシステムによって実行される。プログラミングがトランジスタ１２２のしきい値電圧を目標しきい値に到達させた後に、メモリシステムは次いで図４Ｂに示されているような次のプログラミングタイムインターバルでトランジスタ１２４をプログラムするように移行し続ける。かくして、図４Ｂに示されているように、高い書き込み電圧が代わりにワードラインＷＬ１に印加されると共に中間電圧ＶPASSが残りのワードラインに印加されて、トランジスタ１２２をプログラムするために前述したのと同じ方式でトランジスタ１２４をプログラムする。トランジスタ１２４がプログラムされた後は、次に高い書き込み電圧がワードラインＷＬ２に印加されると共に中間電圧が残りのワードラインに印加される図４Ｃに示されているようなトランジスタ１２６のプログラミングのために次のプログラミングタイムインターバル中にメモリシステムは進行する。これが完了されると、このシステムでは、次のプログラミングタイムインターバルにおいて図４Ｄに示されているようなトランジスタ１２８のプログラミングのために、また次いで引き続いたプログラミングタイムインターバル中にトランジスタ１３０のプログラミングのために進行する。この処理は、ソース側選択トランジスタに最も近いトランジスタから開始し、次いでストリング１００の全てのトランジスタがプログラムされてしまうまで、トランジスタがソース側選択トランジスタ（例えば、図３Ａのトランジスタ５０）とドレイン側選択トランジスタ（例えば、図３Ａのトランジスタ４０）との間に展開されているのと同じ順番で逐次連続して反復される。
【００４２】
図２Ｂを参照して前に説明したように、トランジスタ１２２の昇圧されたチャネル電圧は、図４Ｂ〜４Ｄに示されている４つのプログラミングタイムインターバルのうちの３つの間隔でソース側選択トランジスタ１２０のドレイン領域のブレークダウンを起こし、その結果フローティングゲートＦＧ０が既にプログラムされてしまった後に、フローティングゲートＦＧ０内に注入されるホットエレクトロンが発生される。この電子の注入でＦＧ０のしきい値電圧をシフトさせることになり、それは所望の電荷記憶状態から別の間違った電荷記憶状態へのＦＧ０の切り替えをもたらすことになる。同じことがメモリアレイにおける他のストリングに対しても言うことができる。図２Ｂを参照して前に説明したように、トランジスタ１２２における昇圧されたチャネル電圧は、図４Ａ〜４Ｄに示されている４つのプログラミングタイムインターバル中にソース側選択トランジスタ１２０のドレイン領域のブレークダウンを起こす。結果的に、ＮＡＮＤストリングのチャネル領域における低下された昇圧電位が理由でプログラム障害が起きる。この種のプログラム障害は、ＶPGM がワードラインに印加されるときのようにワードラインがプログラミングのために選択されるときにいずれかのワードラインで起きる。前にも述べたプログラム障害のもう１つ別の可能性は、ソース側選択トランジスタ１２０のドレインの近くで、またはメモリセル１２２のチャネル領域で発生され、引き続いてフローティングゲートＦＧ０に注入されるホットエレクトロンによるものである。ホットエレクトロンはソース側選択トランジスタ１２０のドレインの近くまたはメモリセル１２２のチャネル領域の小さな領域に極限されかつ限定されるので、後者のメカニズムはＷＬ０上のメモリセルにただ影響するだけのようである。このようなホットエレクトロンの注入は、ＦＧ０のしきい値電圧をシフトさせることになり、それは所望の電荷記憶状態から別の間違った電荷記憶状態へのＦＧ０の切り替えをもたらすことになる。同じことはメモリアレイにおける他のストリングに対しても言うことができる。
【００４３】
セルの全てがプログラムされるときに前述したブレークダウン現象が起き続けるので、続いたワードラインがプログラムされるに従ってセル１２２のしきい値電圧分布が徐々に悪化することが分かった。全てのワードラインがプログラムされた後に、しきい値電圧分布がシフトアップして大幅に拡がったことが見つかった。幾つかのフラッシュメモリでは、電荷レベルの電圧範囲の窓が４つの状態に分割され、その場合上昇された状態「１１」は負のしきい値電圧範囲を有し、残りの３つの状態「１０」、「００」、「０１」は昇順で正のしきい値電圧分布を有する。従来の自己昇圧方式が適用される場合、メモリセルの全てがプログラムされた後には、「１０」のしきい値電圧分布がより高い値にシフトされて、「１０」が「００」として読み出されるように大幅に拡がったことが分かる。「００」のしきい値電圧分布も幾分影響を受けたのも分かる。ＷＬ０に印加される電圧を低下させることで、「１０」の電荷状態のアップシフトと拡張とが全て共に大きく低減されたり、または削除されることになることが予想される。
【００４４】
本発明の一態様は、かくしてソース側選択トランジスタのドレイン領域のそのようなブレークダウンがワードラインに電位を印加することによって全て回避されたり防止されたりするという認識に基づき、その結果前述したプログラム障害のメカニズムが抑制され、また昇圧がＦＧ０における電荷状態を変えるようなことがない。一実装例では、このことは、従来の自己昇圧中に通常印加されるＶPASSのための５〜１０ボルトの中間電圧の代わりに１〜３ボルトの範囲の電圧などのＶPASSより低い値にＷＬ０に供給される電圧を下げることにより達成される。このことを図５Ａ〜５Ｄに示す。
【００４５】
図５Ａ〜５Ｄは、本発明の一態様を例示するための従来の自己昇圧中に印加されるものとは異なったバイアス電圧を伴ったＮＡＮＤストリング１００の断面図である。セル１２２がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じである。しかし、セル１２４、１２６、１２８がプログラムされる後続のプログラミングタイムインターバル中には、一般に８〜１０ボルトの範囲で従来のＶPASSをワードラインＷＬ０に印加する代わりに、より低い電圧ＶLOW が代わりにワードラインＷＬ０に印加される。前述したように、一実装例では、ＶLOW は１〜３ボルトの範囲かまたはそれらのボルトとすることができる。そのような低い電圧は、ワードラインＷＬ０の下のセルに対するプログラミングタイムインターバルの間隔中を除き、メモリアレイにおけるセルの全てをプログラムするためのプログラミングタイムインターバルのうちの少なくとも幾つかの間隔中に、好ましくは全ての間隔中にワードラインＷＬ０に印加されることになる。低い電圧をＷＬ０に印加することによって、ＷＬ１、ＷＬ２などの下の昇圧されたチャネル電位はソース側選択トランジスタのドレインに完全には転送され得ない。その結果、ソース側選択トランジスタのドレイン電圧はより低くなっていて、ブレークダウンは防止されたり、または大幅に減らされる。例えば、図５Ｂの場合、全てのメモリセル１２２〜１３０が約−２ボルトの消去しきい値電圧で消去された状態になっていると仮定すると、メモリセル１２４〜１３０の下のチャネル領域は例えば８ボルトに（ＶPASSの値に応じて）昇圧されることになる。さらに、１．５ボルトの電圧ＶLOW がメモリセル１２２の−２ボルトのしきい値電圧と組み合わせてＷＬ０に印加されると仮定すると、このことはメモリセル１２２が導電状態になっていることを意味している。その結果、メモリセル１２４〜１３０のチャネル領域の昇圧された電荷の一部分はメモリセル１２２のソース側に転送され、その結果ソース側の電位は上昇することになる。しかし、メモリセル１２２のソース側電位が約３．５ボルトの値（ゲート電圧−しきい値電圧）に到達した後はその上昇は止まる。その結果、ソース側選択トランジスタのドレイン電位は、３．５ボルトの値までただ昇圧されるに過ぎず、一方で従来の場合にはその電位は８ボルトまで昇圧されていた。ドレイン電圧が非常に顕著に低下することで選択トランジスタのドレインにおけるブレークダウンを防止したり、または少なくとも大幅に減らすことは明らかである。そのような方式によって、セル１２２の電荷状態がトランジスタ１２２〜１３０のチャネル領域に印加される自己昇圧電圧によっては変化しないような程度まで帯域から帯域へのトンネリングは低減される。
【００４６】
ドレイン側選択ゲートが一般に昇圧中に０ボルトのゲート電圧となっているソース側選択ゲートよりもより高い昇圧中の１．５〜２．５ボルトなどのゲート電圧を有していても、前述したようなブレークダウンは、図２Ｂのドレイン側選択トランジスタ４０のソース領域５１などの、ドレイン側選択トランジスタの隣のストリングのトランジスタのソース領域でも起きる。ソース領域でのドレイン側選択トランジスタのブレークダウンは、ドレイン側選択トランジスタの隣のストリングのトランジスタに印加される電圧を、プログラム障害を減らしたり、または防止するために自己昇圧方式でチャネル電圧を昇圧するのに通常使用されるものよりも低い値に低下することで防止される。かくして、図５Ａ〜５Ｄは、このことを示すために若干改変される必要がある。ソース側選択トランジスタになっている代わりに、トランジスタ１２０は、代わりにソース側選択トランジスタよりも高い昇圧中の１．５〜２．５ボルトの範囲などのゲート電圧を有するドレイン側選択トランジスタになっている。ワードラインのラベル付けの解釈も、ＷＬ０がドレイン側選択トランジスタ１２０に１番近いワードラインとなるように見直される。プログラミングシーケンスは、次に、ドレイン側選択トランジスタ１２０に最も近いトランジスタ１２２に到達するまでストリングのドレイン側に向かってソース側選択トランジスタに最も近いトランジスタからの開始へと進む。かくして、図５Ｄ〜図５Ａは、そのような順番でそのようなプログラミングシーケンスの最後の数サイクルを示している。トランジスタ１２２（ドレイン側選択トランジスタの次のトランジスタ）に結合されたワードラインＷＬ０に０ボルトを印加する代わりに、低い正の電圧ＶLOW が印加される。一実装例では、トランジスタ１２２に印加される電圧ＶLOW は、１〜３ボルトの範囲とすることができる。もう１つ別の実装例では、プログラム障害を防止するためにトランジスタ１２２とは別の幾つかのトランジスタに結合される昇圧電圧は、トランジスタ１２２に結合される電圧（ＶLOW ）よりも少なくとも５０％だけさらに高くすることができる。ドレイン側および／またはソース側選択トランジスタの隣のトランジスタのソースおよび／またはドレイン領域のブレークダウンに関連した前述したような特徴は、限定はされないがＳＢ、ＬＳＢおよびＥＡＳＢのいずれかの形態を含んだあらゆる自己昇圧方式との関連で使用される。
【００４７】
図５Ａ〜５Ｄに示されている処理は、好ましくはソース側選択トランジスタに最も近いトランジスタから始まり、次いでストリング１００におけるトランジスタの全てがプログラムされてしまうまで、トランジスタがソース側選択トランジスタ（例えば、図３Ａのトランジスタ５０）とドレイン側選択トランジスタ（例えば、図３Ａのトランジスタ４０）との間に展開されているのと同じ順番で逐次連続的に反復される。
【００４８】
図６Ａ〜６Ｅは、ストリングにおけるそれぞれのセルの従来のＥＡＳＢプログラミングを例示するためのＮＡＮＤストリング１００の断面図である。前述したように、ＥＡＳＢシステムは、下方のワードラインと上方のワードラインの２つの昇圧されたチャネル領域がワードライン上に０ボルトを有するメモリセルによって隔離されるように、プログラミング中に選択されたワードラインのソース側のワードラインに０ボルトを印加する。このことにより、そのようなメモリセルはオフに切り替えられ、それによって２つの昇圧されるチャネル領域を隔離する。２つのチャネル領域を分離した結果、ドレイン側の昇圧効率が改善される。ソース側のメモリセルの幾つかがプログラムされた状態にあり、かつそれによってより高いしきい値電圧を有するので、ソース側のチャネル領域は、昇圧される度合いが少ない。選択されたワードラインのドレイン側のチャネル領域は、ドレイン側の全てのセルが負のしきい値電圧で依然として消去された状態になっているので、ビットラインを介して（ほぼ）完全に事前に充電され、より効率的に昇圧される。図６Ｂを参照して、例えばセル１２４がプログラムされている場合、０ボルトがＷＬ０に印加される。セル１２６が図６Ｃに示されているようにプログラムされている場合、０ボルトがＷＬ１に印加される。セル１２８がプログラムされている場合、０ボルトがＷＬ２に印加され、またセル１３０がプログラムされている場合、０ボルトがストリング１００のＷＬ３に印加される。
【００４９】
従来のＥＡＳＢの不利な点は、ブレークダウンに関連した漏電（および／または帯域から帯域へのトンネリング）が接地されたワードラインの下のセルのドレイン領域で起きる点である。このブレークダウンは、選択されたワードライン上のセルのフローティングゲート内へのホットエレクトロンの注入を、またはＳＢメカニズムに対して説明したのと同様に昇圧されたチャネル電位の低下を間接的に起こし、それによって多分にプログラム障害を起こすことになる。さらに、次世代のデバイスのメモリセルの寸法がより小さくなると、オフに切り替えられたメモリセルのチャネル長さも短くなり、２つの別々に昇圧されるチャネル領域を選択されたワードラインのドレイン側とソース側で電気的に絶縁することができるようになる。かくして本発明のもう１つ別の態様は、２本以上のワードライン（好ましくは互いに隣接しあっている）または選択されたトランジスタまたはワードラインのソース側におけるコントロールゲートを適切にバイアスをかけて絶縁メモリセルのチャネル長さを効果的に長くすることによって２つの昇圧された領域間の帯域から帯域へのトンネリングおよび／または漏電が同時に低減されるという認識に基づいている。改良されたＥＡＳＢ方式における絶縁は選択されたメモリセルまたはワードラインのソース側でのみ起きるので、一般的に選択されたトランジスタのドレイン側のセルに結合された電圧を同様に下げる必要はない。本発明のこの態様を図７Ａ〜７Ｅに示す。５つのフローティングゲートのメモリセルが図７Ａ〜７Ｅの各ストリングに示されているが、個々のストリングは一般に１６または３２またはそれ以上のメモリセルの電荷記憶素子を有している。
【００５０】
図７Ａ〜７Ｅは、本発明のこの態様を例示するために改良されたＥＡＳＢ方式におけるストリングに印加されるバイアス電圧を示すＮＡＮＤストリング１００の断面図である。図７Ａ〜７Ｅの改造された方式は、選択されたワードラインのソース側の２本のワードライン（好ましくは互いに隣接しあっている）が従来のＥＡＳＢ方式におけるようにただ１本のワードラインの代わりに接地されている点で図６Ａ〜６Ｅのものとは異なっている。かくして図７Ｃ〜７Ｅでは、例えばセル１２６、１２８、１３０がシーケンシャルなプログラミングタイムインターバルでプログラムされている場合、選択されるワードラインに直近した２本のソース側ワードラインは接地されている。かくして、図７Ｃにおいて、セル１２６がプログラムされている場合、０ボルトがＷＬ０とＷＬ１に印加される。図７Ｄにおいて、ワードラインＷＬ３がセル１２８をプログラムするために選択される場合、０ボルトがＷＬ１とＷＬ２に印加される。図７Ｅにおいて、セル１３０がプログラムされていてかつＷＬ４が選択される場合、０ボルトがＷＬ２とＷＬ３に印加される。
【００５１】
０ボルトを２本のソース側の隣接したワードラインに印加することは、絶縁領域のチャネル長さを長くする作用を有している。絶縁領域のチャネル長さを２つの隣接したセルによって設定された長さまで長くすることで、選択されるセルのドレイン側チャネル領域の昇圧が改善され、それによってプログラム障害も低減する。必要ならば、０ボルトが２本より多い隣接したワードラインに印加されて、昇圧されたチャネル領域間の絶縁領域の長さをさらに長くする。必要ならば、接地されたワードラインは、選択されたワードラインから１本以上のワードラインによって分離される。２本以上のワードラインを０ボルトにバイアスを掛けることで得られるもう１つ別の利点は、ソース側とドレイン側の昇圧されたチャネル領域間での漏電に対する最悪の状況がより起きそうもない点である。最悪の状況は、０ボルトのワードラインの下のセルが消去された負のしきい値電圧状態になっている場合に起き、その状況で、メモリセルが一部分の昇圧動作中に（負のしきい値電圧の故に）電気を通しているので、昇圧されたドレイン側チャネル電荷の幾分かは依然として漏れ出る。２本のワードラインが０ボルトに接続されている場合、両方のワードラインの下で、消去された状態のメモリセルが存在している確率は、ただ１本のワードラインが０ボルトにバイアスが掛けられている場合よりも小さい。
【００５２】
図４Ａ〜４Ｄの処理におけるように、図７Ａ〜７Ｅにおける処理は、好ましくは、ソース側選択トランジスタに最も近いトランジスタから始まり、また次にストリング１００におけるトランジスタの全てがプログラムされてしまうまで、ソース側選択トランジスタ（例えば、図３Ａのトランジスタ５０）とドレイン側選択トランジスタ（例えば、図３Ａのトランジスタ４０）との間に展開されているのと同じ順番で逐次連続的に反復される。
【００５３】
漏電および／または帯域から帯域へのトンネリングによるブレークダウンは、接地されたセルとプログラムされているセルとの間で、また接地されたセルと中間電圧ＶPASSが印加されたセルとの間で依然起き得る。これは、特に短いチャネル長さのメモリセルに対する場合である。かくして、ブレークダウンは、図７Ｄにおけるセル１２６とセル１２８との間と同図におけるセル１２２とセル１２４との間のドレイン側ジャンクションでまたはドレイン側ジャンクションの近くで起きる。そのようなブレークダウンを減らすために、選択されたワードラインのソース側で２本のワードラインを接地する代わりに、低い正の電圧が代わりに印加される。これは、絶縁セル１２４、１２６のジャンクション領域（メモリセルのドレインとソース）と図７Ｄにおけるメモリセル１２２、１２８のフローティングゲート電位との間の電位差を低減する作用を有する。フローティングゲートとその対応する高く昇圧されたドレイン領域またはソース領域との間の電位差を低減することで、ブレークダウンの起きる見込みを低くする。図７ＤにおけるワードラインＷＬ１、ＷＬ２に印加される１ボルトから３ボルトのオーダーの小さなバイアス電圧は、漏電および／または帯域から帯域へのトンネリングなどのブレークダウンメカニズムを抑制するのに十分なようである一方、ＥＡＳＢ方式における２つの昇圧された領域を隔離するのに適している。そのような改造された方式を図８Ａ〜８Ｅに示す。２組の図（図７Ａ〜７Ｅと図８Ａ〜８Ｅ）の比較から、図７Ａ〜７Ｅにおけるように選択されたワードラインのソース側においてそれに直近した２本のワードラインを接地する代わりに低い電圧ＶLOW1、ＶLOW2が図８Ａ〜８Ｅに示されているように代わりに印加される点に留意されたい。
【００５４】
図８Ａ〜８Ｅの実施形態も図５Ａ〜５Ｄを参照して前述した本発明の態様を採用している。図７Ｂ〜７Ｅにおけるように、中間電圧ＶPASSをＷＬ０に印加する代わりに、低い電圧ＶLOW3が図８Ｄと図８Ｅに示されているように代わりに印加される。これによってワードラインＷＬ０の下のＦＧ０のしきい値電圧に影響するソース側選択トランジスタ１２０のドレイン側のブレークダウンを少なくしたり、または防止することになる。同じような表現様式で本発明のこのような態様（低い電圧をＷＬ０に印加すること）を、ＬＳＢ方式と組み合わせてもよい。そのような目的のために、図８Ａ〜８Ｅは若干改変されて、電圧（例えば、０ボルト）を選択されたワードラインのドレイン側のワードラインに印加すると共に選択されたワードラインに結合された選択されていないセルをドレイン側のそれらの隣接しているセルのチャネル領域から隔離するようにしている。
【００５５】
図８Ａ〜８Ｅを参照して、取りうるＳＢとＥＡＳＢのバイアス方式の概要を要約した表を下に記している。下の表の電圧Ｖ1 、Ｖ2 、Ｖ3 は、必ずしも異なっている必要がない点に留意されたい。これら３つの電圧のための一般的な値は、１ボルトから３ボルトまたは凡そその範囲となり得る。別に変えることも可能であるが、好ましい構成としてＶLOW1とＶLOW3が１ボルトから３ボルトの範囲であり、好ましくは１．８ボルトのオーダーとなっているＶddに等しくなり、また電圧ＶLOW2が約０ボルトになるようにしている。そのような電圧の構成は、２本の絶縁ワードラインのうちの一方が接地されているので、選択ゲートと絶縁ワードラインの両方においてブレークダウンを抑制したり、または防止したりし、また効率的に２つの昇圧されたチャネル領域を絶縁することになり、それによって接地されたワードラインに結合されたトランジスタをオフに切り替える。そのような値で、選択されたトランジスタ（例えば、１３０）が、トランジスタの同じストリングにおける少なくとももう１つ別のトランジスタ（例えば、１２８）によって０ボルトが印加されるワードラインに結合されたトランジスタ（例えば、１２６）から分離されている点が図８Ｅから留意されるが、その場合、０ボルトよりもむしろ低い正の電圧がそのようなトランジスタ（例えば、１２８）に印加される。
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Ｖ1 とＶ3 は好ましくは約１〜３ボルトの範囲となり、Ｖ2 は約０ボルトが好ましい。
【００５６】
さらにもう１つ別の実施形態を例示すると、ストリング１００は、トランジスタ１３０のドレイン側にストリングのもう１つ別のセルまたはトランジスタ（図示せず）を有し、その場合、そのようなトランジスタは、ＷＬ４のドレイン側においてもう１つ別のワードラインＷＬ５（図示せず）に結合されている。この実施形態では、プログラミング電圧ＶｐｇｍはワードラインＷＬ５に印加され、また残りのワードラインはＷＬ４＝Ｖ1 ＝１．５Ｖ、ＷＬ３＝Ｖ2 ＝０Ｖ、ＷＬ２＝Ｖ1 ＝１．５Ｖ、ＷＬ１＝Ｖｐａｓｓ、ＷＬ０＝Ｖ3 ＝１．５Ｖとなるように電圧がそれら残りのワードラインに印加される。これで、０ボルトが印加されるワードラインＷＬ３の両側でブレークダウンを防ぐことになり得る。より一般的な言い方をすると、低い電圧が３本の隣接したワードラインに印加され、その場合３本のワードラインのうちの中央のものに印加される電圧（０ボルトなど）は、それに結合されたプログラムされるトランジスタをオフに切り替えさせる。
【００５７】
前述したＥＡＳＢ方式に類似した方式もＬＳＢのために使用される。従来のＬＳＢの不利な点は、選択されたワードラインに結合されたチャネル領域と選択されたワードラインのソース側において接地されたワードラインの下のセルのドレイン領域およびソース領域との間でブレークダウンが起きる点である。このブレークダウンは選択されたワードライン上のセルのフローティングゲート内へのホットエレクトロンの注入および／または昇圧されたチャネル電位の減少を間接的に起こし、それによって多分に望ましくないそのようなセルのしきい値電圧を変える。次世代のデバイスのメモリセルの寸法がより小さくなる場合は、オフに切り替えられるメモリセルのチャネル長さも余りにも短くなって、選択されたワードラインに結合されたチャネル領域を選択されたワードラインのソース側とドレイン側のチャネル領域から電気的に絶縁することができず、結果的に昇圧された電荷が漏電を起こすと共に昇圧された電位が低減されて、多分にプログラム障害が生じることになる。かくして、本発明のもう１つ別の態様は、選択されたトランジスタまたはワードラインのソース側における２本以上のワードライン（好ましくは、互いに接近している）に適切にバイアスを掛けると共にそのドレイン側における２本以上のワードライン（好ましくは、互いに接近している）に適切にバイアスを掛けて絶縁メモリセルのチャネル長さを効果的に長くし、それによって３つの昇圧された領域間での帯域から帯域へのトンネリングと漏電の両方がそれによって同時に低減されると言う認識に基づいている。本発明のこのような態様を図９Ａ〜９Ｅに示す。
【００５８】
図９Ａ〜９Ｅは、本発明のこの態様を例示するために改造されたＬＳＢ方式においてストリングに印加されるバイアス電圧を示すＮＡＮＤストリング１００の断面図である。図９Ａ〜９Ｅの改造された方式は、図８Ａ〜８Ｅの方式とは次の点で異なっている。即ち、ゼロまたは低い正の電圧レベルＶLOW4、ＶLOW5が、選択されたワードラインのソース側の電圧レベルに加えて選択されたワードラインにおける２本のワードライン（好ましくは、互いに隣接している）に印加される点で異なっている。かくして、図９Ａ〜９Ｃでは、例えば、セル１２２、１２４、１２６がシーケンシャルなプログラミングタイムインターバルでプログラムされている場合、ゼロまたは低い正の電圧のレベルが、選択されたワードラインに直近した２本のドレイン側ワードラインに印加される。かくして、図９Ａでは、セル１２２がプログラムされている場合、０ボルトまたは低い正の電圧レベルＶLOW4、ＶLOW5がワードラインＷＬ１、ＷＬ２に印加される。図９Ｂでは、ワードラインＷＬ１がセル１２４をプログラムするために選択されると、０ボルトまたは低い正の電圧のレベルＶLOW4、ＶLOW5がＷＬ２とＷＬ３に印加される。図９Ｃでは、セル１２６がプログラムされかつＷＬ２が選択されると、０ボルトまたは低い正の電圧レベルＶLOW4、ＶLOW5がＷＬ３とＷＬ４に印加される。
【００５９】
０ボルトをソース側の隣接したワードラインに印加することで絶縁領域のチャネル長さを長くする作用が得られる。絶縁領域のチャネル長さを選択されたワードラインの各側の２つ以上の隣接したセルによって限定された長さまで長くすることで、選択されたワードラインに結合された選択されていないセルのチャネル領域の昇圧は改善され、それによってもプログラム障害を減らすことができる。必要ならば、０ボルトまたは低い正の電圧レベルが、２本よりも多い隣接したワードラインに印加されて、昇圧されたチャネル領域間の絶縁領域の長さをさらに長くする。必要ならば、接地されたワードラインは、選択されたワードラインから１本以上のワードラインによって分離される。
【００６０】
図４Ａ〜４Ｄの処理におけるように、図９Ａ〜９Ｅにおけるプログラミング処理は、好ましくはソース側選択トランジスタに最も近いトランジスタから始まり、次に、ストリング１００におけるトランジスタの全てがプログラムされてしまうまで、ソース側選択トランジスタ（例えば、図３Ａのトランジスタ５０）とドレイン側選択トランジスタ（例えば、図３Ａのトランジスタ４０）との間でトランジスタが展開されているのと同じ順番で逐次連続して反復される。そのようなプログラミング方式の下では、選択されたワードライン（例えば、図９ＡにおけるＷＬ０）に隣接したドレイン側でワードライン（例えば、図９ＡにおけるＷＬ１またはＷＬ２）に印加された０ボルトは、選択されたトランジスタ（例えば、図９Ａにおける１２２）と同じでかつそのようなワードライン（例えば、図９ＡにおけるＷＬ１またはＷＬ２）に結合されたストリングにおけるトランジスタ（例えば、図９Ａにおける１２４または１２６）をオフに切り替えることがなく、その理由はそのようなトランジスタが依然として消去された状態になっていてかつ負のしきい値電圧を有しているからである。その結果、完全な絶縁は可能ではないが、ただ１つのトランジスタが０ボルトでバイアスがかけられている場合よりも良くなるものと想定される。同じ理由でＶLOW4とＶLOW5に対して好ましい電圧は０ボルトであり、その理由はフローティングゲートと昇圧されたドレイン側／ソース側領域との間の電位差がプログラムされたセルに対してよりもむしろ消去されたセルに対してより小さくなっているために、消去された状態になっているセルの場合に帯域から帯域へのトンネリングの危険性がない間は絶縁を最適化するからである。しかし、０ボルトの結合電圧は、プログラムされたトランジスタを選択されたトランジスタと同じストリングにおいて正のしきい値電圧で完全にオフに切り替える。
【００６１】
ＶPGM に接続されている選択されたワードラインの直近の接地されたセルのドレイン側またはソース側で、また接地されたセルおよび中間電圧ＶPASSが印加されているセルのドレイン側またはソース側で依然としてブレークダウンは起き得る。かくして、ブレークダウンは図９Ａにおけるセル１２４のソース側と同図のセル１２６のドレイン側で起きる。そのようなブレークダウンを低減するために、選択されたワードラインはドレイン側で２本のワードラインを接地する代わりに、低い正の電圧が代わりに印加される。このことは、メモリセル１２４のフローティングゲートとその高く昇圧されたソース側との間の電位差を小さくすると共にメモリセル１２６のフローティングゲートとＷＬ３、ＷＬ４などによって図９の電圧ＶPASSで昇圧されるその昇圧されたドレイン側との間の電位差を小さくする作用を有する。しかし、一般にはＬＳＢ方法によるように、選択されたセルのドレイン側のセルは、依然として消去された状態（負のしきい値電圧）になり、その結果帯域から帯域へのトンネリングが最高のプログラムされた状態（約２．５ボルト〜３ボルトのしきい値電圧）になっているメモリセルのドレイン側またはソース側で主に起きるので、帯域から帯域へのトンネリングを低減するために低い正の電圧を印加する必要はなくなる。
【００６２】
別の変形例も図９Ａ〜９Ｅで可能ではあるが、好ましい構成は、ＶLOW1とＶLOW3が１ボルトから３ボルトの範囲で、好ましくは１．８ボルトのオーダーとなっているＶddに全て等しくなっていて、かつ電圧ＶLOW2、ＶLOW4、ＶLOW5が約０ボルトになっている場合である。そのような電圧の構成は、選択ゲートと絶縁ワードラインの両方でのブレークダウンを抑制したり、または防止すると共に選択されたワードラインに結合されたチャネル領域を効率的に絶縁し、その理由はソース側の２本の絶縁ワードラインのうちの一方および少なくとも一方が、好ましい場合にはドレイン側の２本の絶縁ワードラインの両方が接地されていて、それによって接地されたワードラインに結合されたトランジスタをオフに切り替えるためである。そのような値では、０ボルトをメモリセル１２８に印加するのが好ましいであろうが、選択されたトランジスタ（例えば、１２６）が、トランジスタの同じストリングにおいて少なくとももう１つ別のトランジスタ（例えば、１２４と１２８）によって０ボルトが印加されるワードラインに結合されたトランジスタ（例えば、１２２と１３０）から分離されると共に小さな正の電圧がそのような分離トランジスタ（例えば、１２４と１２８）に印加される点に図９Ｃから留意されたい。
【００６３】
幾つかの状況では、プログラミング処理中に選択されたトランジスタのチャネル領域の電圧を若干高めることができることが望ましい場合がある。そのようなことができるのが望ましい状況の１つの例が、本願明細書において参照により援用されている米国公開特許出願第２００３／０１４７２７８号（特許文献１１）に記載されている。これを可能にするために、選択されたストリングが選択されたワードラインのドレイン側セルのチャネル領域を介して選択トランジスタのチャネル領域に連通されるように、ビットライン上の低い正の電圧（例えば、０．５ボルト）ができるようにすることが望ましい。図９Ａ〜９Ｅを参照して前に説明されたＬＳＢ方式は、そのような目的のために若干改変される。ＶLOW4とＶLOW5を約０ボルトに設定する代わりに、好ましくは、それらは１ボルトから３ボルトの範囲などの、好ましくは１．８ボルトのオーダーなどの低い正の電圧に設定される。もう１つ別の可能性は、それらのうちのただ１つを約０ボルトに設定することであり、残りを１ボルトから３ボルトの範囲の電圧などの、好ましくは１．８ボルトのオーダーの低い正の電圧としている。そのような場合、ブレークダウンを減らしたり、または回避するために、好ましくはＶLOW4がそのような低い正の電圧に設定されると共にＶLOW5が約０ボルトに設定される。代わりに、ＶLOW4がそのような低い正の電圧に設定され、またＶLOW5が一般的に５ボルトから１０ボルトのオーダーとなっているＶPASSなどのより高い電圧となっている。
【００６４】
本発明を色々な実施形態を参照して説明してきたが、添付された特許請求の範囲とそれらの同等物とによってのみ限定されることになる本発明の技術範囲から逸脱しない限り、変更と改造が行え得るものであることが理解される。参照されている全ての参考文献は、本願明細書において参照により援用されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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