(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成し、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、
前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、
前記第２の領域内の前記第１の絶縁膜及び前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を形成する工程と、
前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の絶縁膜、前記第１の応力膜及び前記第２の応力膜を覆うように、前記第１の応力膜及び前記第２の応力膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第２の応力膜、前記第１の絶縁膜及び前記第１の応力膜を貫通し、前記第１の領域と第２の領域との境界部における前記ゲート配線に達する第１のコンタクトホールと、前記第２の絶縁膜、前記第１の絶縁膜及び前記第１の応力膜を貫通し、前記第１のトランジスタのソース／ドレインに達する第２のコンタクトホールとを形成する工程とを有し、
前記第１のコンタクトホール及び前記第２のコンタクトホールを形成する工程は、
前記第２の絶縁膜上に、前記第１のコンタクトホールが形成される領域及び前記第２のコンタクトホールが形成される領域が開口したフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記第２の応力膜に対する前記第２の絶縁膜の選択比が第１の値である第１のエッチング条件でエッチングを行うことにより、前記第１のコンタクトホールを少なくとも前記第２の応力膜の途中まで開口し、前記第２のコンタクトホールを少なくとも前記第２の絶縁膜の途中まで開口する第１のエッチング工程と、
前記フォトレジスト膜をマスクとして、前記第２の応力膜に対する前記第２の絶縁膜の選択比が前記第１の値より大きい第２の値である第２のエッチング条件でエッチングを行うことにより、前記第１のコンタクトホールにより前記第２の応力膜を貫き、前記第２のコンタクトホールにより前記第２の絶縁膜及び前記第１の絶縁膜を貫く第２のエッチング工程と、
更なるエッチングを行い、前記第１のコンタクトホールを前記ゲート配線まで到達させ、前記第２のコンタクトホールを前記第１のトランジスタの前記ソース／ドレインまで到達させる第３のエッチング工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２のエッチング工程の後、前記第３のエッチング工程の前に、エッチングを行うことにより、前記第１のコンタクトホールにより前記第１の絶縁膜を貫く第４のエッチング工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２のエッチング工程では、前記第１のコンタクトホールにより前記第１の絶縁膜をも貫く
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第１の絶縁膜は、シリコン酸化膜であり、
前記第２の応力膜は、他のシリコン窒化膜であり、
前記第２の絶縁膜は、他のシリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路を含む半導体装置が注目されている。
【０００３】
かかる半導体装置においては、例えば、ＰＭＯＳトランジスタ形成領域内及びＮＭＯＳトランジスタ形成領域内に連続的にゲート配線が形成される。ゲート配線のうちのＰＭＯＳトランジスタ形成領域内の部分は、ＰＭＯＳトランジスタのゲート電極として機能する。ゲート配線のうちのＮＭＯＳトランジスタ形成領域内の部分は、ＮＭＯＳトランジスタのゲート電極として機能する。
【０００４】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板上には、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜にはゲート配線に達するコンタクトホールが形成され、かかるコンタクトホール内に導体プラグが埋め込まれる。
【０００５】
また、ＰＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加されるように、ＰＭＯＳトランジスタを覆う絶縁膜を形成する方法がある。また、ＮＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されるように、ＮＭＯＳトランジスタを覆う絶縁膜を形成する方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１２４１３３号公報
【特許文献２】特開２００９−１９４３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ゲート配線に達するコンタクトホールを形成する際に、良好なコンタクトホールを形成し得ない場合があり、かかる場合には、導体プラグとゲート配線との間の接続の信頼性を十分に確保し得ない。
【０００８】
本発明の目的は、信頼性の高い半導体装置を提供し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成し、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、前記第２の領域内の前記第１の絶縁膜及び前記第１の応力膜をエッチング除去する工程と、前記半導体基板上に、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を形成する工程と、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、前記半導体基板上に、前記第１の絶縁膜、前記第１の応力膜及び前記第２の応力膜を覆うように、前記第１の応力膜及び前記第２の応力膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜、前記第２の応力膜、前記第１の絶縁膜及び前記第１の応力膜を貫通し、前記第１の領域と第２の領域との境界部における前記ゲート配線に達する第１のコンタクトホールと、前記第２の絶縁膜、前記第１の絶縁膜及び前記第１の応力膜を貫通し、前記第１のトランジスタのソース／ドレインに達する第２のコンタクトホールとを形成する工程とを有し、前記第１のコンタクトホール及び前記第２のコンタクトホールを形成する工程は、前記第２の絶縁膜上に、前記第１のコンタクトホールが形成される領域及び前記第２のコンタクトホールが形成される領域が開口したフォトレジスト膜を形成する工程と、前記フォトレジスト膜をマスクとして、前記第２の応力膜に対する前記第２の絶縁膜の選択比が第１の値である第１のエッチング条件でエッチングを行うことにより、前記第１のコンタクトホールを少なくとも前記第２の応力膜の途中まで開口し、前記第２のコンタクトホールを少なくとも前記第２の絶縁膜の途中まで開口する第１のエッチング工程と、前記フォトレジスト膜をマスクとして、前記第２の応力膜に対する前記第２の絶縁膜の選択比が前記第１の値より大きい第２の値である第２のエッチング条件でエッチングを行うことにより、前記第１のコンタクトホールにより前記第２の応力膜を貫き、前記第２のコンタクトホールにより前記第２の絶縁膜及び前記第１の絶縁膜を貫く第２のエッチング工程と、更なるエッチングを行い、前記第１のコンタクトホールを前記ゲート配線まで到達させ、前記第２のコンタクトホールを前記第１のトランジスタの前記ソース／ドレインまで到達させる第３のエッチング工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
開示の半導体装置の製造方法によれば、第１の応力膜と第１の絶縁膜と第２の応力膜と第２の絶縁膜とが重なり合っている領域にゲート配線に達する第１のコンタクトホールを形成する。また、第１の応力膜と第１の絶縁膜と第２の絶縁膜とが重なり合っている領域に、トランジスタのソース／ドレインに達する第２のコンタクトホールを形成する。第１のコンタクトホールと第２のコンタクトホールとを形成する際における第１段階のエッチングでは、第２の絶縁膜と第２の応力膜とがエッチングされやすい条件でエッチングを行う。第１段階のエッチングでは、少なくとも第２の応力膜の途中まで第１のコンタクトホールを開口し、少なくとも第２の絶縁膜の途中まで第２のコンタクトホールを開口する。第２段階のエッチングでは、第１のコンタクトホールにより少なくとも第２の応力膜を貫き、第２のコンタクトホールを少なくとも第１の応力膜の途中まで開口する。そして、最終的に、ゲート配線に達する第１のコンタクトホールと、トランジスタのソース／ドレインに達する第２のコンタクトホールとを形成する。第１段階のエッチングにおいて、第１のコンタクトホールが少なくとも第２の応力膜の途中まで開口されるため、第２段階のエッチングにおいて、第１のコンタクトホールにより第２の応力膜が貫かれる。第２段階のエッチングにおいて第２の応力膜が貫かれるため、トランジスタのソース／ドレインを過度にエッチングすることなく、第１のコンタクトホールと第２のコンタクトホールとを確実に形成することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図２】第１実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図３】第１実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図４】第１実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図５】第１実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図９】第１実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図１０】第１実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図１１】第１実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図１２】第１実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程図（その１６）である。
【図１７】第１実施形態による半導体装置の製造方法を示す工程図（その１７）である。
【図１８】第１実施形態による半導体装置の製造方法を示す工程図（その１８）である。
【図１９】第１実施形態による半導体装置の製造方法を示す工程図（その１９）である。
【図２０】第１実施形態による半導体装置の製造方法を示す工程図（その２０）である。
【図２１】第１実施形態による半導体装置の製造方法を示す工程図（その２１）である。
【図２２】第１実施形態による半導体装置の製造方法を示す工程図（その２２）である。
【図２３】第１実施形態による半導体装置の製造方法を示す工程図（その２３）である。
【図２４】第１実施形態による半導体装置の製造方法を示す工程図（その２４）である。
【図２５】第１実施形態による半導体装置の製造方法を示す工程図（その２５）である。
【図２６】第１実施形態による半導体装置の製造方法を示す工程図（その２６）である。
【図２７】第１実施形態による半導体装置の製造方法を示す工程図（その２７）である。
【図２８】第１実施形態による半導体装置の製造方法を示す工程図（その２８）である。
【図２９】第１実施形態による半導体装置の製造方法を示す工程図（その２９）である。
【図３０】第１実施形態による半導体装置の製造方法を示す工程図（その３０）である。
【図３１】第１実施形態による半導体装置の製造方法を示す工程図（その３１）である。
【図３２】第１実施形態による半導体装置の製造方法を示す工程図（その３２）である。
【図３３】第１実施形態による半導体装置の製造方法を示す工程図（その３３）である。
【図３４】第１実施形態による半導体装置の製造方法を示す工程図（その３４）である。
【図３５】第１実施形態による半導体装置の製造方法を示す工程図（その３５）である。
【図３６】第１実施形態による半導体装置の製造方法を示す工程図（その３６）である。
【図３７】第１実施形態による半導体装置の製造方法を示す工程図（その３７）である。
【図３８】第１実施形態による半導体装置の製造方法を示す工程図（その３８）である。
【図３９】第１実施形態による半導体装置の製造方法を示す工程図（その３９）である。
【図４０】第１実施形態による半導体装置の製造方法を示す工程図（その４０）である。
【図４１】第１実施形態による半導体装置の製造方法を示す工程図（その４１）である。
【図４２】第１実施形態による半導体装置の製造方法を示す工程図（その４２）である。
【図４３】第１実施形態による半導体装置の製造方法を示す工程図（その４３）である。
【図４４】第１実施形態による半導体装置の製造方法を示す工程図（その４４）である。
【図４５】第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４６】第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４７】第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４８】第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図４９】第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図５０】第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図５１】第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図５２】第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図５３】第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図５４】ゲート配線に達するコンタクトホールを形成する場合を示す工程断面図（その１）である。
【図５５】ゲート配線に達するコンタクトホールを形成する場合を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１２】
図５４及び図５５は、ゲート配線に達するコンタクトホールを形成する場合を示す工程断面図である。
【００１３】
ＮＭＯＳトランジスタ形成領域１０２内及びＰＭＯＳトランジスタ形成領域１０４内には、ＮＭＯＳトランジスタのゲート電極１２０ａとＰＭＯＳトランジスタのゲート電極１２０ｂとを含むゲート配線１２０が形成される（図５４（ａ）参照）。なお、図５４及び図５５においては、ゲート配線１２０より下方に位置する構成要素については省略されている。ゲート配線１２０の上部には、シリサイド層１３２が形成される。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板（図示せず）上には、全面に、窒化シリコンの引っ張り応力膜１３８が形成される。引っ張り応力膜１３８上には、酸化シリコンのエッチングストッパ膜１４０が形成される。エッチングストッパ膜１４０上には、ＮＭＯＳトランジスタ形成領域１０２を覆い、ＰＭＯＳトランジスタ形成領域１０４を露出するフォトレジスト膜１６０が形成される。
【００１４】
次に、図５４（ｂ）に示すように、フォトレジスト膜１６０をマスクとして、エッチングストッパ膜１４０及び引っ張り応力膜１３８をエッチングする。
【００１５】
次に、図５４（ｃ）に示すように、全面に、窒化シリコンの圧縮応力膜１４２を形成する。
【００１６】
次に、圧縮応力膜１４２上に、フォトレジスト膜１６２を形成する。フォトレジスト膜１６２は、ＰＭＯＳトランジスタ形成領域１０４のみならず、ＮＭＯＳトランジスタ形成領域１０２のうちのＰＭＯＳトランジスタ形成領域１０４に近接している部分をも覆うように形成される。
【００１７】
次に、図５５（ａ）に示すように、フォトレジスト膜１６２をマスクとし、エッチングストッパ膜１４０をエッチングストッパとして、圧縮応力膜１４２をエッチングする。ＰＭＯＳトランジスタ形成領域１０２の一部をも覆うようにフォトレジスト膜１６２が形成されているため、圧縮応力膜１４２のうちのＮＭＯＳトランジスタ形成領域１０２側の端面は、エッチングストッパ膜１４０上に位置する。圧縮応力膜１４２のエッチングはエッチングストッパ膜１４０で停止するため、ＮＭＯＳトランジスタ形成領域１０２とＰＭＯＳトランジスタ形成領域１０４との境界部において、引っ張り応力膜１３８やシリサイド層１３２がエッチングされてしまうことはない。
【００１８】
次に、図５５（ｂ）に示すように、全面に、層間絶縁膜１４４を形成する。
【００１９】
次に、図５５（ｃ）に示すように、開口部１６６が形成されたフォトレジスト膜１６４を形成する。
【００２０】
次に、フォトレジスト膜１６４をマスクとして、トランジスタ（図示せず）のソース／ドレイン（図示せず）に達するコンタクトホール（図示せず）を形成する。トランジスタのソース／ドレインに達するコンタクトホールを形成する際には、ＮＭＯＳトランジスタ形成領域１０２とＰＭＯＳトランジスタ形成領域１０４との境界部におけるゲート配線１２０に達するコンタクトホール１４６も形成される。コンタクトホール１４６をＮＭＯＳトランジスタ形成領域１０２とＰＭＯＳトランジスタ形成領域１０４との境界部に配するのは、省スペース化を図るためである。
【００２１】
しかしながら、ＮＭＯＳトランジスタ形成領域１０２とＰＭＯＳトランジスタ形成領域１０４との境界部においては、窒化シリコンの引っ張り応力膜１３８と酸化シリコンのエッチングストッパ膜１４０と窒化シリコンの圧縮応力膜１４２との積層構造が存在する。窒化シリコンと酸化シリコンとはエッチング特性が異なる。このため、トランジスタのソース／ドレインに達するコンタクトホールを形成するのと同時に、ゲート配線１２０に達するコンタクトホール１４６を形成しようとした場合には、図５５（ｃ）のように、エッチングストッパ膜１４０によりエッチングが停止してしまう。エッチングストッパ１４０によりエッチングが停止してしまった場合には、コンタクトホール１４６内に埋め込まれる導体プラグとゲート配線１２０とを電気的に接続することができず、コンタクト不良が生じてしまう。コンタクトホール１４６がゲート配線１２０に到達するまでエッチングを行った場合には、トランジスタのソース／ドレインが過度にエッチングされてしまい、ソース／ドレインにおけるコンタクト抵抗の上昇等を招いてしまう。
【００２２】
［第１実施形態］
第１実施形態による半導体装置の製造方法を図１乃至図４４を用いて説明する。図１乃至図４４は、本実施形態による半導体装置の製造方法を示す工程図である。図１、図２、図４乃至図４４は断面図であり、図３は平面図である。図１（ａ）、図４（ａ）、図６、図９、図１２、図１５、図１８、図２１、図２４、図２７、図３０、図３３、図３６、図３９、図４２の紙面左側の図は、図３のＡ−Ａ′断面に対応している。図１（ａ）、図４（ａ）、図６、図９、図１２、図１５、図１８、図２１、図２４、図２７、図３０、図３３、図３６、図３９、図４２の紙面右側の図は、図３のＢ−Ｂ′線断面に対応している。図１（ｂ）、図４（ｂ）、図７、図１０、図１３、図１６、図１９、図２２、図２５、図２８、図３１、図３４、図３７、図４０、図４３は、図３のＣ−Ｃ′線断面に対応している。図２、図５、図８、図１１、図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５、図３８、図４１、図４４の紙面左側の図は、２本のゲート配線が近接している箇所の断面を示している。図２、図５、図８、図１１、図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５、図３８、図４１、図４４の紙面中央の図は、素子分離領域上に位置するゲート配線の断面を示している。図２、図５、図８、図１１、図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５、図３８、図４１、図４４の紙面右側の図は、電源線、接地線等が接続される活性領域又はソース／ドレイン領域の断面を示している。
【００２３】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域（活性領域）１２ａ、１２ｂを確定する素子分離領域１４を形成する（図１乃至図３参照）。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＮＭＯＳトランジスタ形成領域２内に、素子分離領域１４により確定された素子領域１２ａが形成される。また、ＰＭＯＳトランジスタ形成領域４内に、素子分離領域１４により確定された素子領域１２ｂが形成される。
【００２４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００２５】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００２６】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｐ型ウェル１６Ｐが形成される。
【００２７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００２８】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００２９】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域４における半導体基板１０内に、Ｎ型ウェル１６Ｎが形成される。
【００３０】
次に、例えば熱酸化法により、半導体基板１０の表面にゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、例えばシリコン酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば２ｎｍとする。
【００３１】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０となるものである。ポリシリコン膜の膜厚は、例えば１００ｎｍとする。
【００３２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００３３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状にパターニングする。
【００３４】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＮＭＯＳトランジスタ形成領域２内及びＰＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０が連続的に形成される。
【００３５】
ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０には、幅広部（接続部）２１が形成されている。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広くなっている。ゲート配線２０にこのような幅広部２１を形成しているのは、導体プラグ６２ｇを埋め込むためのコンタクトホール６０ｅ（図４０参照）が、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部に達するように形成されるためである。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００３６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００３７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００３８】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＯＳトランジスタ形成領域２内におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）２４ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００３９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００４０】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００４１】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４内におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）２８ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００４２】
次に、全面に、例えばＣＶＤ法により、絶縁膜を形成する。かかる絶縁膜は、サイドウォール絶縁膜となるものである。かかる絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば４０ｎｍとする。
【００４３】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート配線２０の側壁部分に、サイドウォール絶縁膜２２が形成される。
【００４４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００４５】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００４６】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域２におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域２４ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２４ａと高濃度不純物領域２４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される。
【００４７】
ソース／ドレイン拡散層２６を形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域２内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域２内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２０ａとなる。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００４８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００４９】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００５０】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の高濃度不純物領域２８ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２８ａと高濃度不純物領域２８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される。
【００５１】
ソース／ドレイン拡散層３０を形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域４内のゲート配線２０にもＰ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域４内の部分は、Ｐ型のドーパント不純物が導入されたゲート電極２０ｂとなる。ＮＭＯＳトランジスタ３４のゲート電極２０ａとＰＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界の近傍に位置する。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００５２】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばニッケル膜やコバルト膜等を形成する。高融点金属膜の膜厚は、例えば２０ｎｍ程度とする。
【００５３】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート配線２０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。熱処理温度は、例えば３００℃程度とする。
【００５４】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。
【００５５】
こうして、ソース／ドレイン拡散層２６、３０上に、それぞれシリサイド層３２が形成される。ソース／ドレイン拡散層２６、３０上に形成されたシリサイド層３２は、ソース／ドレイン電極として機能する。また、ゲート配線２０の上部にも、シリサイド層３２が形成される。
【００５６】
こうして、ＮＭＯＳトランジスタ形成領域２内に、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＮＭＯＳトランジスタ３４が形成される。また、ＰＭＯＳトランジスタ形成領域４内に、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＰＭＯＳトランジスタ３６が形成される。
【００５７】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第１の応力膜）３８を形成する（図４及び図５参照）。応力膜３８は、ＮＭＯＳトランジスタ３４のチャネル領域に引っ張り応力を印加し、キャリア移動度の向上を図るものである。
【００５８】
応力膜（引っ張り応力膜）３８は、例えば以下のようにして形成することができる。即ち、応力膜３８は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。応力膜３８を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、ＮＨ３ガス及びＳｉＨ４ガスが同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。応力膜３８の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、全面に、シリコン窒化膜３８が形成される。次に、紫外線照射装置を用い、シリコン窒化膜３８に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばＨｅ雰囲気とする。紫外線の照射時間は、例えば１８０〜６００秒程度とする。応力膜３８の膜厚は、例えば７０ｎｍ程度とする。こうして、窒化シリコンの引っ張り応力膜３８が形成される。
【００５９】
次に、全面に、例えばプラズマＣＶＤ法により、絶縁膜（エッチングストッパ膜、ハードマスク層）４０を形成する。絶縁膜４０は、後工程において応力膜３８をエッチングする際にハードマスクとして機能する。また、絶縁膜４０は、後工程において形成される応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとしても機能する。従って、絶縁膜４０のエッチング特性は、後工程において形成される応力膜４２のエッチング特性と異なっている。また、絶縁膜４０のエッチング特性は、絶縁膜４０の下に位置する応力膜３８のエッチング特性とも異なっている。絶縁膜４０としては、例えばシリコン酸化膜を形成する。絶縁膜４０は、例えばＴＥＯＳ（Tetraethoxysilane、テトラエトキシシラン）等を用いて形成される。絶縁膜４０の膜厚は、例えば３０ｎｍ程度とする。
【００６０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４２を形成する。
【００６１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４２をパターニングする（図６乃至図８参照）。フォトレジスト膜４２をパターニングする際には、例えばＫｒＦ露光装置を用いる。これにより、ＮＭＯＳトランジスタ形成領域２を覆い、ＰＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜４２が形成される。フォトレジスト膜４２のうちのＮＭＯＳトランジスタ形成領域２側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界の近傍に位置する。
【００６２】
次に、フォトレジスト膜４２をマスクとして、絶縁膜４０を異方性エッチングする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば１００ｍＴとする。印加する１３．５６ＭＨｚの高周波電力は、例えば１０００Ｗとする。エッチングガスとしては、Ｃ４Ｆ8ガス、Ｏ２ガス及びＡｒガスを用いる。Ｃ４Ｆ8ガスの流量は、例えば１０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば５ｓｃｃｍとする。Ａｒガスの流量は、例えば１０００ｓｃｃｍとする。フォトレジストに対するエッチングレートは、例えば２０ｎｍ／分程度である。酸化シリコンに対するエッチングレートは、例えば２００ｎｍ／分程度である。窒化シリコンに対するエッチングレートは、例えば５０ｎｍ／分程度である。エッチング時間は、例えば６０秒とする。
【００６３】
次に、フォトレジスト膜４２及び絶縁膜４０をマスクとして、応力膜３８を異方性エッチングする。エッチング条件は、例えば以下の通りとする。チャンバ内の圧力は、例えば１００ｍＴとする。印加する１３．５６ＭＨｚの高周波電力は、例えば３００Ｗとする。エッチングガスとしては、ＣＨ３Ｆガス、及びＯ２ガスを用いる。ＣＨ３Ｆガスの流量は、例えば５０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば２００ｓｃｃｍとする。フォトレジストに対するエッチングレートは、例えば１００ｎｍ／分程度である。酸化シリコンに対するエッチングレートは、例えば５ｎｍ／分程度である。窒化シリコンに対するエッチングレートは、例えば５０ｎｍ／分程度である。エッチング時間は、例えば５０秒とする。
【００６４】
次に、例えばアッシングにより、フォトレジスト膜４２を除去する。
【００６５】
次に、薬液（洗浄液）を用い、フォトレジスト膜４２の残渣を除去するための洗浄を行う。かかる薬液としては、例えば燐酸アンモニウムを含む薬液を用いる。
【００６６】
なお、ここでは、応力膜３８をエッチングした後にフォトレジスト膜４２を除去する場合を例に説明したが、絶縁膜４０をエッチングした後、応力膜３８をエッチングする前に、フォトレジスト膜４２を除去してもよい。絶縁膜４０がハードマスクとして機能するため、応力膜３８をエッチングする際にフォトレジスト膜４２が存在していなくても特段の問題は生じない。
【００６７】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第２の応力膜）４４を形成する（図９乃至図１１参照）。応力膜４４は、ＰＭＯＳトランジスタ３６のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。
【００６８】
応力膜（圧縮応力膜）４４は、例えば以下のようにして形成することができる。即ち、応力膜４４は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。応力膜４４を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。応力膜４４の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。圧縮応力膜４４の膜厚は、例えば７０ｎｍ程度とする。こうして、窒化シリコンの圧縮応力膜４４が形成される。
【００６９】
次に、全面に、例えばプラズマＣＶＤ法により、絶縁膜（ハードマスク層）４６を形成する。絶縁膜４６は、後工程において応力膜をエッチングする際にハードマスクとして機能するものである。従って、絶縁膜４６のエッチング特性は、絶縁膜４６の下に位置する応力膜４４のエッチング特性と異なっている。絶縁膜４６としては、例えばシリコン酸化膜を形成する。絶縁膜４６は、例えばＴＥＯＳ等を用いて形成される。絶縁膜４６の膜厚は、例えば２０ｎｍ程度とする。
【００７０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４７を形成する。
【００７１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４７をパターニングする（図１２乃至図１４参照）。フォトレジスト膜４７をパターニングする際には、例えばＫｒＦ露光装置を用いる。フォトレジスト膜４７は、ＰＭＯＳトランジスタ形成領域４のみならず、ＮＭＯＳトランジスタ形成領域２の一部をも覆うように形成される。具体的には、フォトレジスト膜４８は、ＰＭＯＳトランジスタ形成領域４を覆い、ＮＭＯＳトランジスタ形成領域２側の端面が絶縁膜４０上に位置するように形成される。
【００７２】
次に、フォトレジスト膜４７をマスクとして、絶縁膜４６を異方性エッチングする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば１００ｍＴとする。印加する１３．５６ＭＨｚの高周波電力は、例えば１０００Ｗとする。エッチングガスとしては、Ｃ４Ｆ8ガス、Ｏ２ガス及びＡｒガスを用いる。Ｃ４Ｆ8ガスの流量は、例えば１０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば５ｓｃｃｍとする。Ａｒガスの流量は、例えば１０００ｓｃｃｍとする。フォトレジストに対するエッチングレートは、例えば２０ｎｍ／分程度である。酸化シリコンに対するエッチングレートは、例えば２００ｎｍ／分程度である。窒化シリコンに対するエッチングレートは、例えば５０ｎｍ／分程度である。エッチング時間は、例えば５０秒とする。
【００７３】
次に、フォトレジスト膜４７及び絶縁膜４６をマスクとし、絶縁膜４０をエッチングストッパとして、応力膜４４を異方性エッチングする。エッチング条件は、例えば以下の通りとする。チャンバ内の圧力は、例えば１００ｍＴとする。印加する１３．５６ＭＨｚの高周波電力は、例えば３００Ｗとする。エッチングガスとしては、ＣＨ３Ｆガス、及びＯ２ガスを用いる。ＣＨ３Ｆガスの流量は、例えば５０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば２００ｓｃｃｍとする。フォトレジストに対するエッチングレートは、例えば１００ｎｍ／分程度である。酸化シリコンに対するエッチングレートは、例えば５ｎｍ／分程度である。窒化シリコンに対するエッチングレートは、例えば５０ｎｍ／分程度である。エッチング時間は、例えば５０秒とする。
【００７４】
次に、例えばアッシングにより、フォトレジスト膜４７を除去する。
【００７５】
次に、薬液（洗浄液）を用い、フォトレジスト膜４７の残渣を除去するための洗浄を行う。かかる薬液としては、例えば燐酸アンモニウムを含む薬液を用いる。
【００７６】
なお、ここでは、応力膜４４をエッチングした後にフォトレジスト膜４７を除去する場合を例に説明したが、絶縁膜４６をエッチングした後、応力膜４４をエッチングする前に、フォトレジスト膜４７を除去してもよい。絶縁膜４６がハードマスクとして機能するため、応力膜４４をエッチングする際にフォトレジスト膜４７が存在しなくても特段の問題は生じない。
【００７７】
こうして、応力膜４４のうちのＮＭＯＳトランジスタ形成領域２側の端面が絶縁膜４０上に位置するように、応力膜４４が形成される。即ち、応力膜４４の一部が応力膜３８の一部及び絶縁膜４０の一部と重なり合うように、応力膜４４が形成される。応力膜４４の一部と応力膜３８の一部とが重なり合うようにするのは、応力膜４４と応力膜３８との間に隙間が存在していると、コンタクトホール６０ａ〜６０ｇを形成する際にゲート配線２０上のシリサイド層３２等が過度にエッチングされてしまう虞があるためである。
【００７８】
次に、全面に、例えばプラズマＣＶＤ法により、酸化シリコンの層間絶縁膜（絶縁膜）４８を形成する（図１５乃至図１７参照）。層間絶縁膜４８は、例えば、埋め込み性の良好なシリコン酸化膜（図示せず）と、堆積レートの比較的早い他のシリコン酸化膜（図示せず）とを順次積層することにより形成される。
【００７９】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４８の表面を平坦化する。平坦化後における層間絶縁膜４８の膜厚は、例えば３５０ｎｍ程度とする。
【００８０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５０を形成する（図１８乃至図２０参照）。フォトレジスト膜５０の膜厚は、例えば３５０ｎｍ程度とする。
【００８１】
次に、全面に、例えばプラズマＣＶＤ法により、シリコン酸化膜５２を形成する。シリコン酸化膜５２は、後工程においてフォトレジスト膜５０をエッチングする際に、ハードマスクとして機能するものである。シリコン酸化膜５２の膜厚は、例えば３０ｎｍ程度とする。
【００８２】
次に、全面に、例えばスピンコート法により、反射防止膜５４を形成する。反射防止膜５４の膜厚は、例えば８０ｎｍ程度とする。
【００８３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５６を形成する。フォトレジスト膜５６としては、例えばＡｒＦレジストを用いる。フォトレジスト膜５６の膜厚は、例えば２００ｎｍ程度とする。
【００８４】
次に、フォトリソグラフィ技術を用い、コンタクトホール６０ａ〜６０ｈを形成するための開口部５８ａ〜５８ｈをフォトレジスト膜５６に形成する（図２１乃至図２３参照）。コンタクトホール６０ａ、６０ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホールである（図３９参照）。コンタクトホール６０ｃ、６０ｄは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホールである（図３９参照）。コンタクトホール６０ｅは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界におけるゲート配線２０に達するコンタクトホールである（図４０参照）。コンタクトホール６０ｆは、２本のゲート配線２０が近接している箇所のソース／ドレイン電極３２に達するコンタクトホールである（図４１参照）。コンタクトホール６０ｇは、素子分離領域１４上に位置するゲート配線２０に達するコンタクトホールである（図４１参照）。コンタクトホール６０ｈは、電源線又は接地線が接続される活性領域又はソース／ドレイン領域に達するコンタクトホールである（図４１参照）。開口部５８ａ〜５８ｈをフォトレジスト膜５６に形成する際には、例えばＡｒＦエキシマレーザを露光光源として用い、浸漬露光を行う。浸漬露光とは、露光機の対物レンズと半導体基板上のフォトレジスト膜との間の部分を、空気の屈折率よりも大きい屈折率を有する溶媒（液浸媒体）で満たした状態で露光を行う露光方法である。
【００８５】
次に、フォトレジスト膜５６をマスクとして、反射防止膜５４とシリコン酸化膜５２とをエッチングする（図２４乃至図２６）。これにより、反射防止膜５４及びシリコン酸化膜（ハードマスク）５２が、開口部５８ａ〜５８ｈにより貫かれる。反射防止膜５４及びシリコン酸化膜５２をエッチングする際のエッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）装置を用いる。チャンバ内の圧力は、例えば１００ｍＴとする。印加する４０ＭＨｚの高周波電力は、例えば５００Ｗとする。印加する１３ＭＨｚの高周波電力は、例えば５００Ｗとする。エッチングガスとしては、ＣＨＦ３ガス及びＣＦ４ガスを用いる。ＣＨＦ３ガスの流量は、例えば２００ｓｃｃｍとする。ＣＦ４ガスの流量は、例えば２００ｓｃｃｍとする。酸化シリコンに対するエッチングレートは、例えば２００ｎｍ／分程度である。フォトレジストに対するエッチングレートは、例えば１００ｎｍ／分程度である。エッチング時間は、例えば６０秒とする。
【００８６】
次に、ハードマスク５２をマスクとして、フォトレジスト膜５０をエッチングし、開口部５８ａ〜５８ｈを層間絶縁膜４８の表面まで到達させる（図２７乃至図２９）。フォトレジスト膜５０をエッチングする際には、ハードマスク５２上のフォトレジスト膜５６及び反射防止膜５４がエッチング除去される。こうして、開口部５８ａ〜５８ｈが、フォトレジスト膜５０に形成される。フォトレジスト膜５０をエッチングする際のエッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば２０ｍＴとする。印加する高周波電力は、例えば４０ＭＨｚ、１０００Ｗとする。エッチングガスとしては、Ｏ２ガスを用いる。Ｏ２ガスの流量は、例えば５００ｓｃｃｍとする。エッチング時間は、例えば３０秒とする。フォトレジストに対するエッチングレートは、例えば７００ｎｍ／分程度である。
【００８７】
次に、フォトレジスト膜５０をマスクとして、エッチング（第１段階のエッチング）を行う（図３０乃至図３２参照）。エッチング条件は、層間絶縁膜４８及び絶縁膜４６のみならず応力膜４４までもがエッチングされやすい条件とする。上述したように、応力膜４４の材料は窒化シリコンであり、絶縁膜４６及び層間絶縁膜４８の材料は酸化シリコンである。絶縁膜４６及び層間絶縁膜４８のみならず応力膜４４までもがエッチングされやすいように、窒化シリコンに対する酸化シリコンの選択比（第１の値）、即ち、窒化シリコンのエッチングレートに対する酸化シリコンのエッチングレートの比は、例えば３程度とする。エッチング量は、熱酸化膜換算で例えば２１０ｎｍ程度とする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば３０ｍＴとする。印加する４０ＭＨｚの高周波電力は、例えば５００Ｗとする。印加する１３ＭＨｚの高周波電力は、例えば１０００Ｗとする。エッチングガスとしては、ＣＦ４ガス、Ｃ４Ｆ６ガス、Ｏ２ガス及びＡｒガスを用いる。ＣＦ４ガスの流量は、例えば５０ｓｃｃｍとする。Ｃ４Ｆ６ガスの流量は、例えば２０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば２０ｓｃｃｍとする。Ａｒガスの流量は、例えば１０００ｓｃｃｍとする。フォトレジストに対するエッチングレートは、例えば３０ｎｍ／分程度である。酸化シリコンに対するエッチングレートは、例えば２５０ｎｍ／分程度である。窒化シリコンに対するエッチングレートは、例えば８０ｎｍ／分程度である。エッチング時間は、例えば６０秒とする。
【００８８】
こうして、コンタクトホール６０ａ〜６０ｄ、６０ｆ〜６０ｈが、層間絶縁膜４８の途中まで開口される。また、コンタクトホール６０ｅにより層間絶縁膜４８及び絶縁膜４６が貫かれ、コンタクトホール６０ｅが応力膜４４の途中まで更に開口される。
【００８９】
層間絶縁膜４８の上面とコンタクトホール６０ａ〜６０ｄ、６０ｆ〜６０ｈの底面との間の距離は、例えば２１０ｎｍ程度となる。層間絶縁膜４８の上面とコンタクトホール６０ｅの底面との間の距離は、例えば１２０ｎｍ程度となる。コンタクトホール６０ａ、６０ｂ、６０ｈの底面と応力膜３８の上面との間の距離は、例えば１４０ｎｍ程度となる。コンタクトホール６０ｃ、６０ｄの底面と応力膜４４の上面との間の距離は、例えば１４０ｎｍ程度となる。また、コンタクトホール６０ｅの底面と絶縁膜４０の上面との間の距離は、例えば３０ｎｍ程度となる。コンタクトホール６０ｇの底面と応力膜３８の上面との間の距離は、例えば４０ｎｍ程度となる。
【００９０】
次に、フォトレジスト膜５０をマスクとして、更なるエッチング（第２段階のエッチング）を行う（図３３乃至図３５参照）。エッチング条件は、比較的速いエッチングレートで酸化シリコンがエッチングされる条件とする。具体的には、窒化シリコンに対する酸化シリコンの選択比が第１の値より大きい第２の値となるような条件で、エッチングを行う。窒化シリコンに対する酸化シリコンの選択比（第２の値）、即ち、窒化シリコンのエッチングレートに対する酸化シリコンのエッチングレートの比は、例えば８程度とする。エッチング量は、熱酸化膜換算で例えば２５０ｎｍ程度とする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば３０ｍＴとする。印加する４０ＭＨｚの高周波電力は、例えば５００Ｗとする。印加する１３ＭＨｚの高周波電力は、例えば１０００Ｗとする。エッチングガスとしては、Ｃ４Ｆ６ガス、Ｏ２ガス及びＡｒガスを用いる。Ｃ４Ｆ６ガスの流量は、例えば２０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば２０ｓｃｃｍとする。Ａｒガスの流量は、例えば７００ｓｃｃｍとする。フォトレジストに対するエッチングレートは、例えば１０ｎｍ／分程度である。酸化シリコンに対するエッチングレートは、例えば２５０ｎｍ／分程度である。窒化シリコンに対するエッチングレートは、例えば３０ｎｍ／分程度である。エッチング時間は、例えば９０秒とする。
【００９１】
窒化シリコンに対する酸化シリコンの選択比が比較的高い条件でエッチングするため、応力膜４４に対するエッチング速度は比較的遅いが、コンタクトホール６０ｅ内に露出する応力膜４４はエッチングにより除去され、コンタクトホール６０ｅは少なくとも絶縁膜４０にまで到達する。また、コンタクトホール６０ａ、６０ｂ、６０ｆ〜６０ｈは、応力膜３８の途中まで開口される。また、コンタクトホール６０ｃ、６０ｄは、応力膜４４の途中まで開口される。こうして、コンタクトホール６０ａ、６０ｂ、６０ｆ〜６０ｈにより、層間絶縁膜４８及び絶縁膜４０が貫かれた状態となる。また、コンタクトホール６０ｃ、６０ｄにより、層間絶縁膜４８及び絶縁膜４６が貫かれた状態となる。また、コンタクトホール６０ｅにより、層間絶縁膜４８、絶縁膜４６及び応力膜４４が貫かれた状態となる。
【００９２】
本実施形態では、図３０乃至図３２を用いて上述した第１段階のエッチングにおいてコンタクトホール６０ｅを応力膜４４の途中まで予め開口しておくため、第２段階のエッチングにおいてコンタクトホール６０ｅにより応力膜４４を貫くことが可能となる。図３３乃至図３５に示す第２段階のエッチングにおいて、コンタクトホール６０ｅにより応力膜４４が貫かれるため、後工程において、コンタクトホール６０ｅにより応力膜３８を確実に貫くことができ、コンタクト不良を確実に防止することが可能となる。
【００９３】
コンタクトホール６０ａ〜６０ｄ、６０ｈの底面とシリサイド層３２の上面との間の距離は、例えば５５ｎｍ程度となる。また、コンタクトホール６０ｅの底面と応力膜３８の上面との間の距離は、例えば２０ｎｍ程度となる。また、コンタクトホール６０ｆの底面とシリサイド層３２の上面との間の距離は、例えば９０ｎｍ程度となる。また、コンタクトホール６０ｇの底面とシリサイド層３２の上面との間の距離は、例えば４５ｎｍ程度となる。
【００９４】
なお、第２段階のエッチングが完了した段階でコンタクトホール６０ａ〜６０ｈの底面にシリサイド層３２の表面が露出してしまった場合には、後工程においてフォトレジスト膜５０をアッシングにより除去する際に、シリサイド層３２の表面が酸化されてしまう。シリサイド層３２の表面が酸化されると、コンタクト抵抗の上昇の要因となってしまう。このため、第２段階のエッチングが完了した段階では、コンタクトホール６０ａ〜６０ｈの底面にシリサイド層３２の表面が露出してないことが好ましい。従って、第２段階のエッチングにおいては、コンタクトホール６０ａ〜６０ｈをシリサイド層３２までは到達させないことが好ましい。
【００９５】
次に、例えばアッシングにより、フォトレジスト膜５０を除去する。
【００９６】
次に、薬液（洗浄液）を用いて、フォトレジスト膜５０の残渣を除去するための洗浄を行う。薬液としては、例えば燐酸アンモニウムを含む薬液を用いる。
【００９７】
なお、フォトレジスト膜５０の残渣が比較的少ない場合には、フォトレジスト膜５０の残渣を除去するための洗浄を行わなくてもよい。
【００９８】
次に、更なるエッチング（第３段階のエッチング）を行うことにより、コンタクトホール６０ａ〜６０ｇの底面に存在するシリコン酸化物を除去する（図３６乃至図３８参照）。エッチング条件は、比較的速いエッチングレートで酸化シリコンがエッチングされるエッチング条件とする。図３３乃至図３５を用いて上述したエッチング工程や、フォトレジスト膜５０をアッシングにより除去する工程においては、コンタクトホール６０ａ〜６０ｇ内にシリコン酸化物が形成される。コンタクトホール６０ａ〜６０ｇの底面にシリコン酸化物が存在している場合には、後工程において応力膜３８、４４をエッチングする際に、応力膜３８、４４を確実にエッチングし得ず、十分に低いコンタクト抵抗が得られない場合がある。このため、コンタクトホール６０ａ〜６０ｇの底面のシリコン酸化物を除去するためのエッチングが行われる。酸化シリコンのエッチングレートは、例えば１２０ｎｍ／分程度とする。窒化シリコンのエッチングレートは、例えば９０ｎｍ／分程度とする。エッチング時間は、例えば２０秒程度とする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば６０ｍＴとする。印加する４０ＭＨｚの高周波電力は、例えば５００Ｗとする。印加する１３ＭＨｚの高周波電力は、例えば２０００Ｗとする。エッチングガスとしては、Ｏ２ガス、ＣＦ４ガス、及びＡｒガスを用いる。Ｏ２ガスの流量は、例えば２０ｓｃｃｍとする。ＣＦ４ガスの流量は、例えば２００ｓｃｃｍとする。Ａｒガスの流量は、例えば５００ｓｃｃｍとする。絶縁膜４０やシリコン酸化物に対するエッチングレートは、例えば１２０ｎｍ／分程度である。応力膜３８，４４に対するエッチングレートは、例えば９０ｎｍ／分程度である。エッチング時間は、例えば２０秒とする。
【００９９】
こうして、コンタクトホール６０ａ、６０ｂ、６０ｆ〜６０ｈが、応力膜３８の途中まで開口する。また、コンタクトホール６０ｃ、６０ｄが、応力膜４４の途中まで開口する。また、コンタクトホール６０ｅが、応力膜３８の途中まで開口する。
【０１００】
コンタクトホール６０ａ〜６０ｄ、６０ｈの底面とシリサイド層３２の上面との間の距離は、例えば２５ｎｍ程度となる。また、コンタクトホール６０ｅの底面とシリサイド層３２の上面との間の距離は、例えば６０ｎｍ程度となる。また、コンタクトホール６０ｆの底面とシリサイド層３２の上面との間の距離は、例えば６０ｎｍ程度となる。また、コンタクトホール６０ｇの底面とシリサイド層の上面との間の距離は、例えば１５ｎｍ程度となる。
【０１０１】
次に、更なるエッチング（第４段階のエッチング）を行うことにより、コンタクトホール６０ａ〜６０ｇをシリサイド層３２まで到達させる（図３９乃至図４１）。エッチング条件は、シリサイド層３２に対する応力膜３８、４４の選択比が十分に高くなるようなエッチング条件とする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば５０ｍＴとする。電極に印加する１３ＭＨｚの高周波電力は、例えば５００Ｗとする。エッチングガスとしては、Ｏ２ガス、ＣＨ３Ｆガス及びＡｒガスを用いる。Ｏ２ガスの流量は、例えば３０ｓｃｃｍとする。ＣＨ３Ｆガスの流量は、例えば５０ｓｃｃｍとする。Ａｒガスの流量は、例えば２００ｓｃｃｍとする。窒化シリコンに対するエッチング量は、例えば８０ｎｍ相当とする。酸化シリコンに対するエッチングレートは、例えば５ｎｍ／分程度とする。窒化シリコンに対するエッチングレートは、例えば６０ｎｍ／分程度とする。エッチング時間は、例えば４０秒とする。
【０１０２】
こうして、コンタクトホール６０ａ、６０ｂにより応力膜３８が貫かれ、コンタクトホール６０ａ、６０ｂがＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に到達する。また、コンタクトホール６０ｃ、６０ｄにより応力膜４４が貫かれ、コンタクトホール６０ｃ、６０ｄがＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に到達する。また、コンタクトホール６０ｅにより応力膜３８が貫かれ、コンタクトホール６０ｅがＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に到達する。また、コンタクトホール６０ｆにより応力膜３８が貫かれ、コンタクトホール６０ｆがＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に到達する。また、コンタクトホール６０ｇにより応力膜３８が貫かれ、コンタクトホール６０ｇが素子分離領域１４上に位置するゲート配線２０に到達する。また、コンタクトホール６０ｈにより応力膜３８が貫かれ、コンタクトホール６０ｈが活性領域１２ａのシリサイド層３２又はソース／ドレイン電極３２に到達する。
【０１０３】
次に、薬液を用いて洗浄を行う。かかる薬液としては、例えば燐酸アンモニウムを含む薬液を用いる。
【０１０４】
次に、全面に、例えばスパッタリング法により、バリアメタル膜（図示せず）を形成する。バリアメタル膜は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。Ｔｉ膜の膜厚は、例えば７ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば２ｎｍ程度とする。
【０１０５】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。導電膜は、導体プラグ６２ａ〜６２ｇとなるものである。導電膜としては、例えばタングステン膜を形成する。導電膜の膜厚は、例えば１００ｎｍ程度とする。
【０１０６】
次に、例えばＣＭＰ法により、層間絶縁膜４８の表面が露出するまで導電膜及びバリアメタル膜を研磨する。これにより、バリアメタル膜が形成されたコンタクトホール６０ａ〜６０ｇ内に、それぞれ導体プラグ６２ａ〜６２ｇが埋め込まれる（図４２〜図４４参照）。導体プラグ６２ａ、６２ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続される。また、導体プラグ６２ｃ、６２ｄは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続される。また、導体プラグ６２ｅは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続される。また、導体プラグ６２ｆは、ゲート配線２０が並行するように形成されている箇所におけるソース／ドレイン電極３２に接続される。また、導体プラグ６２ｇは、素子分離領域１４上に位置するゲート配線２０に接続される。また、導体プラグ６２ｈは、シリサイド層３２に接続される。
【０１０７】
この後、図示しない多層配線層等が適宜形成される。
【０１０８】
こうして、本実施形態による半導体装置が製造される。
【０１０９】
このように、本実施形態によれば、応力膜３８と絶縁膜４０と応力膜４４と層間絶縁膜４８とが重なり合っている領域にゲート配線２０に達するコンタクトホール６０ｅを形成する。また、応力膜３８と絶縁膜４０と層間絶縁膜４８とが重なり合っている領域に、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール５８ａ、５８ｂを形成する。コンタクトホール６０ａ、６０ｂ、６０ｅを形成する際における第１段階のエッチングでは、層間絶縁膜５８と応力膜４４とがエッチングされやすい条件でエッチングを行う。第１段階のエッチングでは、少なくとも応力膜４４の途中までコンタクトホール６０ｅを開口し、少なくとも層間絶縁膜５８の途中までコンタクトホール６０ａ、６０ｂを開口する。第２段階のエッチングでは、コンタクトホール６０ｅにより少なくとも応力膜４４を貫き、コンタクトホール６０ａ、６０ｂを少なくとも応力膜３８の途中まで開口する。そして、最終的に、ゲート配線２０に達するコンタクトホール６０ｅと、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール６０ａ、６０ｂとを形成する。第１段階のエッチングにおいて、コンタクトホール６０ｅが少なくとも応力膜４４の途中まで開口されるため、第２段階のエッチングにおいて、コンタクトホール６０ｅにより応力膜４４が貫かれる。第２段階のエッチングにおいて応力膜４４が貫かれるため、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２を過度にエッチングすることなく、コンタクトホール６０ａ、６０ｂとコンタクトホール６０ｅとを確実に形成することができる。
【０１１０】
［第２実施形態］
第２実施形態による半導体装置の製造方法を図４５乃至図５３を用いて説明する。図４５乃至図５３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図４５、図４８、図５１の紙面左側の図は、図３のＡ−Ａ′断面に対応している。図４５、図４８、図５１の紙面右側の図は、図３のＢ−Ｂ′線断面に対応している。図４６、図４９、図５２は、図３のＣ−Ｃ′線断面に対応している。図４７、図５０、図５３の紙面左側の図は、２本のゲート配線が近接している箇所の断面を示している。図４７、図５０、図５３の紙面中央の図は、素子分離領域上に位置するゲート配線の断面を示している。図４７、図５０、図５３の紙面右側の図は、電源線、接地線等が接続される活性領域又はソース／ドレイン領域の断面を示している。図１乃至図４４に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１１１】
本実施形態による半導体装置の製造方法は、３段階のエッチングによりコンタクトホール６０ａ〜６０ｈを形成することに主な特徴がある。
【０１１２】
まず、ＮＭＯＳトランジスタ３４とＰＭＯＳトランジスタ３６とを形成する工程からフォトレジスト膜５０に開口部５８ａ〜５８ｈを形成する工程までは、図１乃至図２９に示す第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１１３】
次に、図３０乃至図３２に示す第１実施形態による半導体装置の製造方法と同様にして、エッチング（第１段階のエッチング）を行う（図４５乃至図４７参照）。第１段階のエッチングの条件は、図３０乃至図３２を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、省略する。
【０１１４】
次に、フォトレジスト膜５０をマスクとして、更なるエッチング（第２段階のエッチング）を行う（図４８乃至図５０参照）。エッチング条件は、比較的速いエッチングレートで酸化シリコンがエッチングされる条件とする。具体的には、窒化シリコンに対する酸化シリコンの選択比が第１の値より大きい第２の値となるような条件で、エッチングを行う。窒化シリコンに対する酸化シリコンの選択比（第２の値）、即ち、窒化シリコンのエッチングレートに対する酸化シリコンのエッチングレートの比は、例えば８程度とする。エッチング量は、熱酸化膜換算で例えば２９０ｎｍ程度とする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば３０ｍＴとする。電極に印加する４０ＭＨｚの高周波電力は、例えば５００Ｗとする。電極に印加する１３ＭＨｚの高周波電力は、例えば１０００Ｗとする。エッチングガスとしては、Ｃ４Ｆ６ガス、Ｏ２ガス及びＡｒガスを用いる。Ｃ４Ｆ６ガスの流量は、例えば２０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば２０ｓｃｃｍとする。Ａｒガスの流量は、例えば７００ｓｃｃｍとする。エッチング時間は、例えば７０秒程度とする。窒化シリコンに対する酸化シリコンの選択比が比較的高い条件でエッチングするため、応力膜４４に対するエッチング速度は比較的遅いが、エッチング時間を比較的長く設定するため、コンタクトホール６０ｅにより応力膜４４及び絶縁膜３８が貫かれる。また、コンタクトホール６０ａ、６０ｂ、６０ｆ〜６０ｈは、応力膜３８の途中まで開口される。また、コンタクトホール６０ｃ、６０ｄは、応力膜４４の途中まで開口される。
【０１１５】
こうして、コンタクトホール６０ａ、６０ｂ、６０ｆ〜６０ｈにより、層間絶縁膜４８及び絶縁膜４０が貫かれた状態となる。また、コンタクトホール６０ｃ、６０ｄにより、層間絶縁膜４８及び絶縁膜４６が貫かれた状態となる。また、コンタクトホール６０ｅにより、層間絶縁膜４８、絶縁膜４６及び応力膜４４が貫かれた状態となる。
【０１１６】
本実施形態においても、図４５乃至図４７を用いて上述した第１段階のエッチングにおいてコンタクトホール６０ｅを応力膜４４の途中まで予め開口しておくため、第２段階のエッチングにおいてコンタクトホール６０ｅにより応力膜４４を貫くことが可能となる。図４９乃至図５２に示す第２段階のエッチングにおいて、コンタクトホール６０ｅにより応力膜４４が貫かれるため、後工程において、コンタクトホール６０ｅにより応力膜３８を確実に貫くことができ、コンタクト不良を確実に防止することが可能となる。
【０１１７】
コンタクトホール６０ａ〜６０ｄ、６０ｈの底面とシリサイド層３２の上面との間の距離は、例えば５０ｎｍ程度となる。また、コンタクトホール６０ｅの底面とシリサイド層３２の上面との間の距離は、例えば６７．５ｎｍ程度となる。また、コンタクトホール６０ｆの底面とシリサイド層３２の上面との間の距離は、例えば８５ｎｍ程度となる。また、コンタクトホール６０ｇの底面とシリサイド層３２の上面との間の距離は、例えば４０ｎｍ程度となる。
【０１１８】
次に、例えばアッシングにより、フォトレジスト膜５０を除去する。
【０１１９】
次に、薬液（洗浄液）を用いて、フォトレジスト膜５０の残渣を除去するための洗浄を行う。薬液としては、例えば燐酸アンモニウムを含む薬液を用いる。
【０１２０】
なお、フォトレジスト膜５０の残渣が比較的少ない場合には、フォトレジスト膜５０の残渣を除去するための洗浄を行わなくてもよい。
【０１２１】
次に、更なるエッチング（第３段階のエッチング）を行うことにより、コンタクトホール６０ａ〜６０ｇをシリサイド層３２まで到達させる（図５１乃至図５３）。エッチング条件は、シリサイド層３２に対する応力膜３８、４４の選択比が十分に高くなるようなエッチング条件とする。エッチング条件は、例えば以下の通りとする。エッチング装置としては、例えば、平行平板型の２周波励起型のＲＩＥ装置を用いる。チャンバ内の圧力は、例えば５０ｍＴとする。電極に印加する１３ＭＨｚの高周波電力は、例えば５００Ｗとする。エッチングガスとしては、Ｏ２ガス、ＣＨ３Ｆガス、及びＡｒガスを用いる。Ｏ２ガスの流量は、例えば３０ｓｃｃｍとする。ＣＨ３Ｆガスの流量は、例えば５０ｓｃｃｍとする。Ａｒガスの流量は、例えば２００ｓｃｃｍとする。エッチング時間は、例えば４０秒とする。窒化シリコンに対するエッチング量は、例えば１００ｎｍ相当とする。
【０１２２】
こうして、コンタクトホール６０ａ、６０ｂにより応力膜３８が貫かれ、コンタクトホール６０ａ、６０ｂがＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に到達する。また、コンタクトホール６０ｃ、６０ｄにより応力膜４４が貫かれ、コンタクトホール６０ｃ、６０ｄがＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に到達する。また、コンタクトホール６０ｅにより応力膜３８が貫かれ、コンタクトホール６０ｅがＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に到達する。また、コンタクトホール６０ｆにより応力膜３８が貫かれ、コンタクトホール６０ｆがＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に到達する。また、コンタクトホール６０ｇにより応力膜３８が貫かれ、コンタクトホール６０ｇが素子分離領域１４上に位置するゲート配線２０に到達する。また、コンタクトホール６０ｈにより応力膜３８が貫かれ、コンタクトホール６０ｈが活性領域１２ａのシリサイド層３２又はソース／ドレイン電極３２に到達する。
【０１２３】
次に、薬液を用いて洗浄を行う。かかる薬液としては、例えば燐酸アンモニウムを含む薬液を用いる。
【０１２４】
この後の半導体装置の製造方法は、図４２乃至図４４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１２５】
こうして、本実施形態による半導体装置が製造される。
【０１２６】
このように、３段階のエッチングによりコンタクトホール６０ａ〜６０ｈを形成するようにしてもよい。本実施形態によっても、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部における導体プラグ６２ｅとゲート配線２０とのコンタクト不良を確実に防止することができる。
【０１２７】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１２８】
例えば、上記実施形態では、応力膜３８、４２の材料としてシリコン窒化膜を用いる場合を例に説明したが、応力膜３８、４２の材料はシリコン窒化膜に限定されるものではない。絶縁膜４０，４４、層間絶縁膜４８とエッチング特性が異なる材料を、応力膜３８，４２の材料として適宜用いることが可能である。例えば、応力膜３８，４２の材料として、アモルファスカーボン膜等を用いてもよい。
【０１２９】
また、上記実施形態では、絶縁膜４０、４４、層間絶縁膜４８の材料としてシリコン酸化膜を用いる場合を例に説明したが、絶縁膜４０、４４、層間絶縁膜４８の材料はシリコン酸化膜に限定されるものではない。応力膜３８、４２とエッチング特性が異なる材料を、絶縁膜４０、４４、層間絶縁膜４８の材料として適宜用いることが可能である。例えば、絶縁膜４０、４４、層間絶縁膜４８の材料として、有機系絶縁膜等を用いてもよい。
【０１３０】
上記実施形態に関し、更に以下の付記を開示する。
【０１３１】
（付記１）
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成し、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、
前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、
前記第２の領域内の前記第１の絶縁膜及び前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を形成する工程と、
前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の絶縁膜、前記第１の応力膜及び前記第２の応力膜を覆うように、前記第１の応力膜及び前記第２の応力膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第２の応力膜、前記第１の絶縁膜及び前記第１の応力膜を貫通し、前記第１の領域と第２の領域との境界部における前記ゲート配線に達する第１のコンタクトホールと、前記第２の絶縁膜、前記第１の絶縁膜及び前記第１の応力膜を貫通し、前記第１のトランジスタのソース／ドレインに達する第２のコンタクトホールとを形成する工程とを有し、
前記第１のコンタクトホール及び前記第２のコンタクトホールを形成する工程は、
前記第２の絶縁膜上に、前記第１のコンタクトホールが形成される領域及び前記第２のコンタクトホールが形成される領域が開口したフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして、前記第２の応力膜に対する前記第２の絶縁膜の選択比が第１の値である第１のエッチング条件でエッチングを行うことにより、前記第１のコンタクトホールを前記第２の応力膜の途中まで開口し、前記第２のコンタクトホールを前記第２の絶縁膜の途中まで開口する第１のエッチング工程と、
前記フォトレジスト膜をマスクとして、前記第２の応力膜に対する前記第２の絶縁膜の選択比が前記第１の値より大きい第２の値である第２のエッチング条件でエッチングを行うことにより、前記第１のコンタクトホールにより少なくとも前記第２の応力膜を貫き、前記第２のコンタクトホールにより前記第２の絶縁膜及び前記第１の絶縁膜を貫く第２のエッチング工程と、
更なるエッチングを行い、前記第１のコンタクトホールを前記ゲート配線まで到達させ、前記第２のコンタクトホールを前記ソース／ドレインまで到達させる第３のエッチング工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１３２】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第２のエッチング工程の後、前記第３のエッチング工程の前に、エッチングを行うことにより、前記第１のコンタクトホールにより前記第１の絶縁膜を貫く第４のエッチング工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１３３】
（付記３）
付記１記載の半導体装置の製造方法において、
前記第２のエッチング工程では、前記第１のコンタクトホールにより前記第１の絶縁膜をも貫く
ことを特徴とする半導体装置の製造方法。
【０１３４】
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第１の絶縁膜は、シリコン酸化膜であり、
前記第２の応力膜は、他のシリコン窒化膜であり、
前記第２の絶縁膜は、他のシリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【０１３５】
（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
【０１３６】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１３７】
２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
１０…半導体基板
１２ａ、１２ｂ…素子領域、活性領域
１４…素子分離領域
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２０ａ、２０ｂ…ゲート電極
２２…サイドウォール絶縁膜
２４ａ…低濃度不純物領域、エクステンション領域
２４ｂ…高濃度不純物領域
２６…ソース／ドレイン拡散層
２８ａ…低濃度不純物領域、エクステンション領域
２８ｂ…高濃度不純物領域
３０…ソース／ドレイン拡散層
３２…シリサイド層
３４…ＮＭＯＳトランジスタ
３６…ＰＭＯＳトランジスタ
３８…応力膜、引っ張り応力膜
４０…絶縁膜、エッチングストッパ膜、ハードマスク
４２…フォトレジスト膜
４４…応力膜、圧縮応力膜
４６…絶縁膜、ハードマスク
４７…フォトレジスト膜
４８…層間絶縁膜
５０…フォトレジスト膜
５２…シリコン酸化膜、ハードマスク
５４…反射防止膜
５６…フォトレジスト膜
５８ａ〜５８ｈ…開口部
６０ａ〜６０ｈ…コンタクトホール
６２ａ〜６２ｈ…導体プラグ
１０２…ＮＭＯＳトランジスタ形成領域
１０４…ＰＭＯＳトランジスタ形成領域
１２０…ゲート配線
１２０ａ、１２０ｂ…ゲート電極
１３２…シリサイド層
１３８…引っ張り応力膜
１４０…エッチングストッパ膜
１４２…圧縮応力膜
１４４…層間絶縁膜
１４６…コンタクトホール
１６０…フォトレジスト膜
１６２…フォトレジスト膜
１６４…フォトレジスト膜
１６６…開口部
【図１】
0005521541.tif 000002
【図２】
0005521541.tif 000003
【図３】
0005521541.tif 000004
【図４】
0005521541.tif 000005
【図５】
0005521541.tif 000006
【図６】
0005521541.tif 000007
【図７】
0005521541.tif 000008
【図８】
0005521541.tif 000009
【図９】
0005521541.tif 000010
【図１０】
0005521541.tif 000011
【図１１】
0005521541.tif 000012
【図１２】
0005521541.tif 000013
【図１３】
0005521541.tif 000014
【図１４】
0005521541.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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