(57)【特許請求の範囲】
【請求項１】
成長用基板上にIII族窒化物系化合物半導体からなり、且つ層内に複数の空洞を含む空洞含有層を形成する工程と、
前記空洞含有層の上に、III族窒化物系化合物半導体からなるｎ型半導体層およびｐ型半導体層を含む半導体デバイス層を形成する工程と、
前記半導体デバイス層の上に支持基板を形成する工程と、
前記空洞含有層を剥離境界面として前記半導体デバイス層から前記成長用基板を除去する工程と、を含み、
前記空洞含有層を形成する工程は、前記成長用基板の表面に高温部と低温部が繰り返し連続するような温度分布を設けて、気相成長法により前記成長用基板上に前記III族窒化物系化合物半導体を成長させる工程を含み、
前記空洞含有層は、その積層方向と交差する面内における単位面積あたりの前記空洞の面積の割合が前記高温部に対応する部分と前記低温部に対応する部分で互いに異なっていることを特徴とする半導体素子の製造方法。
【請求項２】
前記空洞含有層の積層方向と交差する面内に占める前記空洞の面積の割合が８５％以上９５％以下となるように前記高温部と前記低温部の温度差および面積比率が設定されることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記成長用基板の前記高温部と前記低温部の表面温度は、前記空洞含有層の積層方向と交差する面内における単位面積あたりの前記空洞の面積の割合が前記成長用基板の温度変動に対して互いに異なった割合で変動する温度領域から選択されることを特徴とする請求項１又は２に記載の製造方法。
【請求項４】
前記空洞含有層を形成する工程において、前記成長用基板は、前記高温部と前記低温部に対応する凹凸面を有するサセプタの前記凹凸面上に載置されて加熱されることを特徴とする請求項１乃至３のいずれか１つに記載の製造方法。
【請求項５】
前記空洞含有層を形成する工程は、
Ｖ／III比が３０００以上となるようにＶ族原料とIII族原料を供給する条件下で前記III族窒化物系化合物半導体を成長させて下地層を形成する工程と、
前記下地層上に互いに異なる成長速度で前記III族窒化物系化合物半導体の成長を行う第１ステップおよび第２ステップを交互に複数回実施する工程と、を含むことを特徴とする請求項１乃至４のいずれか１つに記載の製造方法。
【請求項６】
前記第１ステップは、前記下地層の成長温度よりも高い成長温度でＶ族原料およびIII族原料を所定の流量で供給して前記III族窒化物を主に縦方向に成長させる処理を含み、
前記第２ステップは、前記下地層の成長温度よりも高い成長温度で前記第１ステップにおける流量よりも多い流量でＶ族原料およびIII族原料を供給して前記III族窒化物を主に横方向に成長させる処理を含むことを特徴とする請求項５に記載の製造方法。
【請求項７】
前記第１ステップおよび第２ステップを交互に複数回実施する工程と、前記半導体デバイス層を形成する工程において、前記成長用基板の表面温度は均一であることを特徴とする請求項５又は６に記載の製造方法。
【請求項８】
成長用基板上にIII族窒化物系化合物半導体を積層してなる半導体基板の製造方法であって、
前記成長用基板の表面に高温部と低温部が繰り返し連続するような温度分布を設けて、気相成長法により前記成長用基板上にIII族窒化物系化合物半導体を成長させて層内に複数の空洞を含む空洞含有層を形成する工程を含むことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に発光ダイオード（ＬＥＤ）等の半導体発光素子の製造方法に関する。
【背景技術】
【０００２】
発光ダイオード等の半導体発光素子は、ｎ型半導体層、発光層、ｐ型半導体層からなる半導体膜を成長用基板上にエピタキシャル成長させた後、ｎ側電極およびｐ電極を形成することにより製造される。半導体発光素子の製造において、成長用基板の選択は、半導体膜の結晶品質に大きな影響を与える。しかし、結晶性が良好な半導体膜を形成するために選択された成長用基板が、良好な導電性、熱伝導性および光学特性を有しているとは限らない。そこで、成長用基板上に半導体膜を形成した後、半導体膜上に導電性、熱伝導性および光学特性が良好な支持基板を接合し、成長用基板を半導体膜から除去する方法が提案されている（例えば特許文献１）。一般に、ＧａＮ系半導体発光素子においては、成長用基板を除去する方法として、レーザリフトオフ（ＬＬＯ）法が使用される。
【０００３】
特許文献２には、成長用基板上にアモルファス状の窒素化合物半導体層を介して半導体エピタキシャル層を形成した半導体発光素子の製造工程において、アモルファス状の窒素化合物半導体層を気相成長させる際の温度を６００℃以下とし、且つ、Ｖ族元素に対するIII族元素の供給比率を１０００以下とすることにより、アモルファス状の窒素化合物半導体層内部に空孔が形成され、場合により、成長用基板と半導体エピタキシャル層の剥離が自然に生じることが記載されている。かかる手法によれば、レーザリフトオフ法によらず成長用基板の剥離が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２２８５３９号公報
【特許文献２】特開２００５−５１６４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
レーザリフトオフ法を用いて成長用基板を剥離する場合、レーザ光を吸収した窒化物半導体が分解されてＮ２ガスを発生させる。発生したＮ２ガスは、その圧力により半導体膜にクラックが生じさせる場合がある。また、レーザリフトオフを実施するためには、高価な専用の装置を導入する必要があるため、コストアップを招く。更に、レーザリフトオフにおいては、多数のウエハを一括処理することが困難であり、レーザ光をウエハ全面に亘って走査させていく処理となるため、比較的長い処理時間を要する。ウエハの大口径化が進むと処理時間は更に長くなる。このため、レーザリフトオフ法を用いることなく、より簡便な方法で、成長用基板を半導体膜から剥離することができれば、生産効率が向上し、品質面およびコスト面においても有利となる。
【０００６】
特許文献２に記載されるように半導体膜内に空洞を含む層を形成することにより成長用基板を剥離する場合、意図したタイミングで成長用基板の剥離できることが重要となる。すなわち、半導体膜の膜厚は非常に薄いため、ウエハのハンドリング時や途中工程で成長用基板の自然剥離が生じると、その後の処理が困難となる。例えば、半導体膜のエピタキシャル成長工程における熱衝撃等によって成長用基板の剥離が生じると、その後の電極形成や支持基板との接合が極めて困難となる。このように、半導体膜内に空洞を含む層を形成することにより成長用基板を剥離する場合、成長用基板が意図しないタイミングで自然剥離してしまうことがないようある程度の接合強度が確保され、且つ成長用基板の剥離工程において容易に剥離できること、すなわち、剥離制御性が確保されていることが重要である。
【０００７】
本発明は、上記した点に鑑みてなされたものであり、成長用基板上に多数の空洞を含む空洞含有層を形成し、空洞含有層を剥離境界面として成長用基板を剥離する工程を含む半導体素子の製造方法において、成長用基板の剥離制御性を確保して、歩留り向上を図ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体素子の製造方法は、成長用基板上にIII族窒化物系化合物半導体からなり、且つ層内に複数の空洞を含む空洞含有層を形成する工程と、前記空洞含有層の上に、III族窒化物系化合物半導体からなるｎ型半導体層、発光層、ｐ型半導体層を含む半導体デバイス層を形成する工程と、前記半導体デバイス層の上に支持基板を形成する工程と、前記空洞含有層を剥離境界面として前記半導体デバイス層から前記成長用基板を除去する工程と、を含み、前記空洞含有層を形成する工程は、前記成長用基板の表面に高温部と低温部が繰り返し連続するような温度分布を設けて、気相成長法により前記成長用基板上に前記III族窒化物系化合物半導体を成長させる工程を含み、前記空洞含有層は、その積層方向と交差する面内における単位面積あたりの前記空洞の面積の割合が前記高温部に対応する部分と前記低温部に対応する部分で互いに異なっていることを特徴としている。
また、本発明に係る半導体基板の製造方法は、成長用基板上にIII族窒化物系化合物半導体を積層してなる半導体基板の製造方法であって、前記成長用基板の表面に高温部と低温部が繰り返し連続するような温度分布を設けて、気相成長法により前記成長用基板上にIII族窒化物系化合物半導体を成長させて層内に複数の空洞を含む空洞含有層を形成する工程を含むことを特徴としている。
【発明の効果】
【０００９】
本発明に係る半導体素子の製造方法によれば、空洞含有層の空洞占有率の制御が容易となり、成長用基板の剥離制御性が確保され、歩留り向上を達成できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体発光素子の製造工程フロー図である。
【図２】本発明の実施例に係る半導体発光素子の構造を示す断面図である。
【図３】成長用基板の表面温度と空洞占有率の関係を示すグラフである。
【図４】（ａ）は、本発明の実施例に係るサセプタの構成を示す平面図、（ｂ）は図４（ａ）における４ｂ−４ｂ線に沿った断面図である。
【図５】（ａ）から（ｃ）は、本発明の実施例に係る半導体発光素子の製造方法を示す断面図である。
【図６】（ｄ）から（ｆ）は、本発明の実施例に係る半導体発光素子の製造方法を示す断面図である。
【図７】（ｇ）および（ｈ）は、本発明の実施例に係る半導体発光素子の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例に係る半導体発光素子の製造方法について説明する。図１は、本発明の実施例に係る半導体発光素子の製造工程フロー図である。図２は、本発明の実施例に係る成長用基板を剥離する前の段階の半導体発光素子の構造を示す断面図である。
【００１２】
本発明の実施例に係る半導体発光素子の製造方法は、成長用基板１０上にIII族窒化物系化合物半導体からなり内部に多数の空洞を含む空洞含有層２０形成する空洞含有層形成工程（ステップＳ１）、空洞含有層２０の上にIII族窒化物系化合物半導体からなるｎ型半導体層３１、発光層３２、ｐ型半導体層３３を含む半導体デバイス層３０を形成する半導体デバイス層形成工程（ステップＳ２）、半導体デバイス層３０上に電極層４０を形成した後、接続層４１、６１を介して支持基板６０を接合する支持基板形成工程（ステップＳ３）、空洞含有層２０を起点として成長用基板１０を半導体デバイス層３０から剥離する成長用基板除去工程（ステップＳ４）、成長用基板１０を剥離することによって表出した半導体デバイス層３０表面の平坦化を行う表面処理工程（ステップＳ５）、表面処理された半導体デバイス層３０にｎ側電極７０を形成する電極形成工程（ステップＳ６）および、支持基板付き半導体デバイス層３０を個別のチップに分割する素子分割工程（ステップＳ７）を含む。
【００１３】
空洞含有層２０は、半導体デバイス層３０と同じIII族窒化物系化合物半導体からなり、成長用基板１０と半導体デバイス層３０との間に介在する。空洞含有層２０は、その延在する面内において多数の空洞（ボイド）２１が分布した多孔質構造を有する。空洞含有層２０内に多数の空洞２１が形成されることにより、互いに隣接する空洞の間には成長用基板１０と半導体デバイス層３０との接続部をなす複数の柱状構造体２２が形成される。柱状構造体２２の単体のサイズ（幅）は、数μｍ程度である。かかる構造を有する空洞含有層２０が成長用基板１０と半導体デバイス層３０との間に介在することにより、成長用基板除去工程（ステップＳ４）においては外部からウエハに小さな力を与えるだけで、空洞含有層２０を剥離境界面とした成長用基板１０の剥離を行うことが可能となる。空洞含有層２０の積層方向と交差する面内における単位面積あたりの空洞２１の面積の割合（以下空洞占有率と称する）が適当でないと、意図しないタイミングで成長用基板１０が剥離したり、空洞含有層２０を起点とした成長用基板の剥離を行うことが不可能となり、歩留りが著しく低下する。従って、成長用基板除去工程（ステップＳ４）において成長用基板１０の剥離を良好に行うことができるように空洞含有層２０における空洞占有率の制御が重要となる。具体的には、ウエハ全面でみたときの平均空洞占有率が８５％以上９５％以下の範囲となるように空洞占有率を制御する必要がある。平均空洞占有率が８５％よりも低い場合、外部から応力を印加するだけでは成長用基板１０の剥離を行うことができなくなり、一方、平均空洞占有率が９５％よりも高い場合、成長用基板１０は意図しないタイミングで自然剥離する可能性が高い。
【００１４】
空洞含有層２０における空洞占有率は、例えば成長用基板の温度の僅かな変動やＭＯＣＶＤ（有機金属気相成長）装置内における原料ガスの流れの変動などの影響を受ける。このため、ＭＯＣＶＤ装置のメンテナンス前後や原料ガスの交換前後で、空洞占有率が変動し、成長用基板１０の剥離を適切に行うことができず、歩留りが安定しないという問題がある。
【００１５】
図３は、空洞含有層２０の成長温度（成長用基板の表面温度）と空洞占有率との関係を示したグラフである。図３に示すように、基板温度が高くなるに従って、空洞占有率が低下する傾向が確認できた。また、基板温度が比較的低い５２５〜５３５℃の範囲においては、空洞占有率は９９％でほぼ一定であることが確認できた。本発明者らは、かかる基板温度と空洞占有率との関係に着目し、空洞占有率が比較的高くなり且つ温度変動に対する空洞占有率の変動割合が比較的小さい低温領域と、空洞占有率が比較的低くなり且つ温度変動に対する空洞占有率の変動割合が比較的大きい高温領域を基板上に設けて空洞含有層２０を形成することにより、空洞占有率の制御が容易となり、成長用基板の剥離制御性が確保できることを見出した。すなわち、成長用基板表面に温度分布を形成することにより、空洞含有層２０内に空洞占有率が高い部分と低い部分を混在させてウエハ全面における平均空洞占有率を成長用基板の剥離を良好に行うことができる８５〜９５％に設定するとともに、空洞含有層２０内において温度変動に対する空洞占有率の変動割合が比較的小さくなる温度領域で成膜される部分を導入し、空洞含有層における空洞占有率の安定化を図るのである。
【００１６】
成長用基板の表面温度分布を形成する方法としては、例えば、ＭＯＣＶＤ装置内において成長用基板を加熱するサセプタの表面に凹凸を形成する方法がある。図４（ａ）は、本発明の実施例に係るサセプタ１００の上面図、図４（ｂ）は図4（ａ）における４ｂ−４ｂ線に沿った断面図であり、サセプタ１００上に成長用基板１０が載置された状態を示す。サセプタ１００は、例えば炭化珪素からなり、外形は略円形をなしている。サセプタ１００の表面には、格子状の凸部１０１と、凸部１０１によって画定される矩形状の凹部１０２が形成されている。成長用基板１０は、サセプタ１００と凸部１０１においてのみ接し、凹部１０２においては接していない。従って、成長用基板１０は、サセプタ１００の凸部１０１に対応する部分の表面温度が凹部１０２に対応する部分よりも高くなり、サセプタ１００の凹凸パターンに対応した温度分布が形成される。
【００１７】
本実施例においては、成長用基板１０の凹部１０２に対応する部分（低温部）の表面温度を５３５℃に設定したときに、凸部１０１に対応する部分（高温部）の基板表面温度が５３９℃（すなわち温度差４℃）となるようにサセプタ１００を設計した。図３に示すグラフから明らかなように、基板表面温度が５３５℃の部分では、空洞含有層２０における空洞占有率が９９％程度となり、多少の温度変動があったとしても空洞占有率は殆ど変動しない。また基板表面温度が５３９℃の部分では、空洞含有層２０における空洞占有率は概ね８０％程度となり、この部分は温度変動による空洞占有率の変動は比較的大きいものと推測される。このように、本実施例に係るサセプタ１００を使用して結晶成長を行うことにより、空洞含有層２０は、空洞２１が比較的高い密度で形成される部分と比較的低い密度で形成される部分を有することとなる。また、成長用基板１０の高温部と低温部の少なくとも一方において、基板温度変動に対する空洞占有率の変動の割合が比較的小さくなるような温度領域選択して設定することにより、空洞占有率の制御が容易となる。
【００１８】
表１は、サセプタ１００の主面における凸部１０１の面積比率を変化させた場合のそれぞれについて、空洞含有層２０の凸部１０１に対応する部分における空洞占有率の許容範囲を見積もったものである。ここで「許容範囲」とは、空洞含有層２０において凸部１０１に対応する空洞占有率が比較的低い部分と、凹部１０２に対応する空洞占有率が比較的高い部分を合わせたウエハ全面でみた場合の平均空洞占有率が、成長用基板の剥離を良好に行うことがきる８５〜９５％となる範囲である。すなわち、表１は、凸部１０１の面積比率を変化させた場合のそれぞれについて、ウエハ全面でみた場合の平均空洞占有率が８５〜９５％の範囲内に収まる空洞含有層２０の凸部１０１に対応する部分の空洞占有率の下限値と上限値を示している。尚、凹部１０２に対応する部分の空洞含有率は９９％一定として計算した。表１の右欄は、空洞占有率の上限値および下限値から導かれる空洞占有率の変動余裕度を示している。すなわち、上記したように、サセプタ１００の凸部１０１に対応する部分の基板表面温度は５３９℃であり、空洞占有率は、図３のグラフより概ね８０％程度であることが推測される。変動余裕度は、表１において示された空洞占有率の許容範囲に基づいて、標準値である８０％からどれぐらいの空洞占有率の変動が許容されるかを示した値である。つまり、変動余裕度が大きい程、空洞占有率の制御が容易となり歩留り向上を図ることが可能となる。
【００１９】
【表１】
0005519347.tif 000002
【００２０】
表１から明らかなように、サセプタ１００の主面における凸部１０１の面積比率が４５％のときに空洞占有率の変動余裕度が１０．１％と最大となる。尚、凸部１０１の面積比率が２５％以下又は６０％以上となると、空洞占有率の変動余裕度は５％未満となり、一般的な表面が平坦なサセプタを使用して基板表面温度を均一として結晶成長を行った場合の空洞占有率の許容変動幅（プラスマイナス５％（空洞占有率の許容範囲は８５〜９５％））よりも少なくなる。
【００２１】
以上を踏まえ、本実施例においては、サセプタ１００の凸部１０１上の基板表面温度と、凹部１０２上の基板表面温度の差が４℃となり、且つサセプタ１００の主面における凸部１０１の面積比率が４５％となるようにサセプタ１００を設計した。具体的には、サセプタ１００の外形は、２インチウエハに対応させて直径Ｄが５０．８ｍｍの円形状とした。図４に示すように、格子状に配列された凸部１０１の幅Ｗ１を３ｍｍとした。図中縦方向および横方向においてサセプタ１００の一端部からの距離がそれぞれ１０．１６ｍｍ、２０．３２ｍｍ、３０．４８ｍｍ、４０．６４ｍｍとなる位置に凸部１０１を配置して凹部１０２の幅Ｗ２を７ｍｍとした。凸部１０１の高さＨ（すなわち凹部１０２の底面から凸部１０１の上面まで長さ）を５０μｍとした。
【００２２】
以下に、上記した構成のサセプタ１００を用いた本発明の実施例に係る半導体発光素子の製造方法の詳細について図５乃至図７を参照しつつ説明する。
【００２３】
（空洞含有層形成工程  ステップＳ１）
空洞含有層形成工程は、高いＶ／III比で半導体膜を気相成長することにより成長用基板１０上にＧａＮ系半導体からなる下地層２０ａを形成する工程と、縦方向成長が助長される条件でＧａＮ成長を行う処理（第１ステップ）と横方向成長が助長される条件でＧａＮ膜の成長を行う処理（第２ステップ）とを交互に複数回繰り返すことにより空洞含有層２０を完成させる工程を含む。Ｖ／III比とは、III族窒化物系化合物半導体を気相成長する際に供給される原料ガスに含まれるＶ族元素のモル数をIII族元素のモル数で割った値であり、Ｖ族元素とIII族元素の供給比率を意味している。
【００２４】
はじめに、成長用基板１０を用意する。本実施例では、ＭＯＣＶＤ法（有機金属気相成長法）によりＧａＮ系の半導体膜を形成することができるＣ面サファイア基板を用いた。一方、ＭＯＣＶＤ装置には、表面に凹凸を有するサセプタ１００を設置する。
【００２５】
続いて、成長用基板１０をＭＯＣＶＤ装置内のサセプタ１００上に載置して、成長用基板１０を加熱する。このとき、サセプタ１００の凸部１０１に対応する部分の基板表面温度が５３９℃、凹部１０２に対応する部分の基板表面温度が５３５℃となるように温度設定を行う。すなわち、成長用基板１０の表面には、サセプタ１００の凹凸パターンに対応した温度分布が形成される。窒素１３．５ＬＭ、水素７ＬＭの雰囲気下でトリメチルガリウム（ＴＭＧ）（流量１１μｍｏｌ／ｍｉｎ）およびアンモニア（ＮＨ３）（流量３．３ＬＭ）を供給して（この場合Ｖ／III比は１４０００程度となる）、厚さ２００ｎｍ程度のＧａＮからなる低結晶性の下地層２０ａを成長用基板１０上に形成する。下地層２０ａは、基板表面温度が高い部分と、低い部分で結晶性が異なる。下地層２０ａは、空洞含有層２０内部の空洞２１および柱状構造体２２の原型となる凹凸面を有している（図５（ａ））。
【００２６】
下地層２０ａは、成長用基板１０と半導体デバイス層３０との格子不整合を緩和する緩衝層として機能するとともに、空洞含有層２０内に空洞２１および柱状構造体２２を形成するための下地を形成する。低温且つ比較的高いＶ／III比でＧａＮ膜の成長を行うことにより、凹凸面を有する下地層２０ａが成長用基板１０上に形成される。高Ｖ／III比とすることによりアンモニアリッチとなった状態においては、Ｇａのマイグレーションが促進され、成長用基板１０上で偏りなくＧａＮ膜の成長が起り、成長用基板の剥離に適した空洞２１の形成が可能となる。仮に、Ｖ／III比が比較的低い条件（３０００未満）で成長を行うと、下地層２０ａは、離散的な島状構造となる。これは、低Ｖ／III比の下ではＧａのマイグレーションが促進されず、原料ガスの気流の影響等を受けてＧａＮ膜の成長が起こり易い部分と起こり難い部分の差が顕著に現れるためである。この場合、空洞２１および柱状構造体２２の面内分布が不均一となり、成長用基板１０が自然剥離を起こしたり、或いは空洞含有層１０を起点とした良好な成長用基板１０の剥離が困難となる。
【００２７】
尚、ＴＭＧの流量は８〜２３μｍｏｌ／ｍｉｎ、より好ましくは９〜１５μｍｏｌ／ｍｉｎの範囲で変更することが可能であり、ＮＨ３の流量は０．５〜５．５ＬＭの範囲で変更することが可能である。この場合、Ｖ／III比は、３０００〜２５０００、より好ましくは９０００〜２５０００の範囲内であることが必要となる。また、下地層２０ａの形成工程におけるＶ／III比をＳ１、後述する半導体デバイス層形成工程におけるＶ/III比をＳ２とすると、Ｓ１÷Ｓ２の値が０．５〜１０、より好ましくは１〜５となる条件下で、各層の成長を行うことが好ましい。また、下地層の成長速度は３〜４５ｎｍ／ｍｉｎ、より好ましくは１０〜２３ｎｍ／ｍｉｎの範囲で変更することが可能である。
【００２８】
下地層２０ａの成膜後、サセプタ１００をＭＯＣＶＤ装置から除去し、これに代えて表面が平坦な通常のサセプタ２００をＭＯＣVD装置に設置する。すなわち、以降の結晶成長は、成長用基板の表面温度を均一にして行われる。サセプタを交換した後、基板温度を１０００℃まで昇温する。基板温度を１０００℃に保ったまま、窒素６ＬＭ、水素１３ＬＭの雰囲気下で、主に縦方向成長が助長される条件で成膜を行う処理（第１ステップと称する）と、主に横方向成長が助長される条件で成膜を行う処理（第２ステップと称する）を交互に各４回ずつ行うことにより、膜さ４００ｎｍ程度の空洞含有層２０を完成させる。第１ステップにおいては、ＴＭＧを流量２３μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量２．２ＬＭで供給し、膜厚２０ｎｍ程度の第１のＧａＮ層２０ｂ１を下地層２０ａ上に形成する。第１ステップでは、ＧａＮ膜の構成元素の分解・脱離が生じにくい部分を中心に主にＧａＮ膜の縦方向成長が起る。その結果、下地層２０ａ表面に形成された凹凸がより顕著となる。（図５（ｂ））。
【００２９】
第２ステップにおいては、ＴＭＧを流量４５μｍｏｌ／ｍｉｎで供給するとともに、ＮＨ３を流量４．４ＬＭで供給し、膜厚８０ｎｍ程度の第２のＧａＮ層２０ｂ２を形成する。第２ステップでは、主に第１ステップを経て縦方向に成長した第１のＧａＮ層２０ｂ１の頂部を起点としてＧａＮ膜の横方向成長が起る（図５（ｃ））。第１ステップおよび第２ステップを交互に４セット繰り返すことにより、空洞２１の原型となるＧａＮ膜の凹部を挟んで隣接する核同士が融合し、空洞２１および柱状構造体２２を内包する空洞含有層２０が形成される。横方向成長が複数回行われることにより、空洞含有層２０の表面は平坦化され、また、成長用基板とＧａＮ膜との界面に生じた結晶欠陥が屈曲し、これが上層部にまで伝搬しなくなるため、半導体デバイス層３０の欠陥密度が低減される。第１ステップと第２ステップとでは、ＴＭＧおよびＮＨ３の流量が異なるため、ＧａＮ膜の成長速度が異なり、ＧａＮ膜を構成するＧａ原子およびＮ原子の吸着と分解・脱離のバランスが互いに異なることから成長方向に違いが生じる。尚、第１ステップにおけるＧａＮ膜の成長速度は２３ｎｍ／ｍｉｎであり、第２ステップにおけるＧａＮ膜の成長速度は４５ｎｍ／ｍｉｎである。
【００３０】
第１ステップおよび第２ステップを繰り返し実施する過程において、以下のような反応が起る。空洞含有層２０を構成するＧａＮ膜は、供給されるＧａ原子およびＮ原子が基板上に吸着および分解・脱離を繰り返しながら成長していく。第２ステップにおいて横方向成長が進行するに従って、空洞２１の原型が形成されていく。すると、空洞２１上部の開口幅が次第に小さくなり、空洞２１内部にＮＨ３が侵入しにくい状態となる。すると、空洞２１内部ではＧａＮ膜が成長しにくい状態となる。一方、空洞２１内部の結晶性の低い部分では分解・脱離が進みガス状の窒素は、空洞２１内部から抜けていく。これにより、空洞２１のサイズは次第に大きくなり、これに伴い柱状構造体２２のサイズ（幅）は小さくなり、成長用基板１０の剥離に適した空洞含有層２０が形成される。
【００３１】
先の下地層２０ａの形成工程において、成長用基板１０の表面はサセプタ１００の凹凸パターンに対応した温度分布を有していたため、下地層２０ａは、基板表面温度が高い部分と、低い部分で結晶性が異なっている。成長用基板１０の表面温度が低い部分では下地層２０ａの結晶性は低くなるため、上記第１および第２ステップにおいてＧａ原子およびＮ原子の分解・脱離が起こりやすくなり、空洞占有率は高くなる。一方、成長用基板１０の表面温度が高い部分では下地層２０ａの結晶性は高くなるため、空洞占有率は低くなる。このように、下地層２０ａの成長過程において、成長用基板表面に温度分布を設けることにより、空洞含有層２０内に空洞占有率が高い部分と低い部分が形成される。成長用基板１０の表面温度が低い部分（低温部）においては、基板の温度変動に対する空洞占有率の変動割合が比較的小さくなる温度領域が選択されて設定されているので（５３５℃）、空洞占有率の制御が容易となる。
【００３２】
以上のように、成長用基板１０上に低結晶性の下地層２０ａを高Ｖ／III比で形成した後、縦方向成長と横方向成長を交互に繰り返す処理を行うことにより、内部に複数の空洞２１および幅１０μｍ以下の柱状構造体２２を有する空洞含有層２０が成長用基板１０上に形成される。かかる積層構造体は、成長用基板１０を剥離するための機能が付加された剥離機能付き半導体基板として使用することができる。
【００３３】
尚、上記の実施例では下地層２０ａを形成した後の結晶成長は、表面が平坦な通常のサセプタ２００を用いて行ったが、凹凸面を有するサセプタ１００を継続して使用することも可能である。本実施例のように、サセプタ１００の凹部上の基板温度と凸部上の基板温度の差が４℃程度である場合には、かかる温度差が発光特性に与える影響は殆どない。
【００３４】
また、第１ステップおよび第２ステップにおけるＧａＮ膜の成長温度は、８００〜１２００℃の範囲で変更することが可能である。また、第１ステップにおいてはＴＭＧの流量を１０〜３０μｍｏｌ／ｍｉｎ、ＮＨ３の流量を１〜３ＬＭの範囲で変更することが可能である。第２ステップにおいてはＴＭＧの流量を３０〜７０μｍｏｌ／ｍｉｎ、ＮＨ３の流量を３〜７ＬＭの範囲で変更することが可能である。また、空洞含有層２０を形成する際に、Ｓｉを最大５×１０１７ａｔｏｍ/ｃｍ３ドープしてもよい。また、空洞含有層２０の膜厚は２００〜１０００ｎｍの範囲で変更することが可能である。この場合、形成する空洞の大きさ等に応じて第１のＧａＮ層２０ｂ１を１０〜６０ｎｍ、第２のＧａＮ層２０ｂ２を３０〜１４０ｎｍの範囲で形成すればよい。
【００３５】
（半導体デバイス層形成工程  ステップＳ２）
次に、ＭＯＣＶＤ法により空洞含有層２０の上にＧａＮ系半導体からなるｎ型半導体層３１、発光層３２およびｐ型半導体層３３を含む半導体デバイス層３０を形成する（図６（ｄ））。
【００３６】
具体的には、基板温度を１０００℃とし、ＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＳｉＨ４を供給し、Ｓｉが５×１０１８ａｔｏｍ／ｃｍ３ドープされた膜厚３〜１０μｍ程度のｎ型半導体層３１を形成する。尚、ＴＭＧの流量は、１０〜７０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。また、ＮＨ３は３．３〜５．５ＬＭの範囲で変更することが可能である。また、Ｖ／III比は、２０００〜２２５００、より好ましくは３０００〜８０００の範囲に設定することが可能である。また、成長速度は０．５〜５μｍ/ｈの範囲に設定することが可能である。
【００３７】
次に、基板温度を７６０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、トリメチルインジウム（ＴＭＩ）（流量３．６μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ／ＩｎｙＧａＮ（層厚各２ｎｍ）のペアを３０ペア形成することにより、歪み緩和層（図示ぜず）を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎ組成が２０％程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ＧａＮに代えてＩｎｘＧａ１−ｘＮを形成することとしてもよい。この場合、ｘ＜ｙを満たすように、流量調整が必要となる。また、歪緩和層の膜厚は、ＧａＮ/ＩｎｙＧａ１−ｙＮの各層の膜厚やペア数を変更することにより５０〜３００ｎｍの範囲で変更することが可能である。また、歪緩和層には、Ｓｉを最大５×１０１７ａｔｏｍ/ｃｍ３ドープしてもよい。
【００３８】
次に、基板温度を７３０℃とし、ＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＴＭＩ（流量１０μｍｏｌ／ｍｉｎ）およびＮＨ３（流量４．４ＬＭ）を供給し、ＧａＮ障壁層／ＩｎｙＧａ１−ｙＮ井戸層（各１４ｎｍ／２ｎｍ）からなるペアを５ペア形成することにより、多重量子井戸構造の発光層３２を形成する。尚、ＴＭＧおよびＴＭＩの流量は１〜１０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ｉｎの組成比を示すｙの値が０．３５程度となるようにＴＭＩとＴＭＧ流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、発光層３２には、Ｓｉを最大５×１０１７ａｔｏｍ/ｃｍ３ドープしてもよい。
【００３９】
次に、基板温度を８７０℃とし、ＴＭＧ（流量8.1μｍｏｌ／ｍｉｎ）、トリメチルアルミニウム（ＴＭＡ）（流量７.6μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０２０ａｔｏｍ／ｃｍ３ドープされた膜厚４０ｎｍ程度のｐ型ＡｌＧａＮ層（図示せず）を形成する。尚、ＴＭＧの流量は４〜２０μｍｏｌ／ｍｉｎの範囲で変更することが可能である。この場合、Ａｌの組成が２０％程度となるようにＴＭＧとＴＭＡの流量を同時に変更することが必要となる。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ型ＡｌＧａＮ層の膜厚は２０〜６０ｎｍの範囲で変更することが可能である。
【００４０】
次に、雰囲気温度を８７０℃とし、ＴＭＧ（流量１８μｍｏｌ／ｍｉｎ）、ＮＨ３（流量４．４ＬＭ）およびドーパントガスとしてＣＰ２Ｍｇ（bis-cyclopentadienyl Mg）を供給することによりＭｇが１×１０２０ａｔｏｍ／ｃｍ３ドープされた膜厚２００ｎｍ程度のｐ型半導体層３３を形成する。尚、ＴＭＧの流量は８〜３６μｍｏｌ／ｍｉｎの範囲で変更することが可能である。またＮＨ３の流量は３．３〜５．５ＬＭの範囲で変更することが可能である。また、ｐ型半導体層３３の膜厚は１００〜３００ｎｍの範囲で変更することが可能である。
【００４１】
次に、約９００℃の窒素雰囲気下で約１分間の熱処理を行うことにより、ｐ型半導体層３３を活性化させる。
【００４２】
（支持基板形成工程  ステップＳ３）
次に、真空蒸着法等により、ｐ型半導体層３３上にＰｔ（１ｎｍ）およびＡｇ（３００ｎｍ）をこの順番で堆積し、電極層４０を形成する。Ｐｔ層は、ｐ型半導体層３３との間でオーミック性接触を形成し、Ａｇ層により高反射率が確保される。続いて、電極層４０上にＴｉ（１００ｎｍ）、Ｐｔ（２００ｎｍ）およびＡｕ（２００ｎｍ）をこの順番で堆積し、接着層４１を形成する。接着層４１は後述する支持基板６０との接着に用いられる。
【００４３】
次に、成長用基板１０に代えて半導体デバイス層３０を支持するための支持基板６０を用意する。支持基板６０としては、例えばＳｉ単結晶基板を用いることができる。支持基板６０上には、例えば真空蒸着法によりＰｔ、Ｔｉ、Ｎｉ、Ａｕ、ＡｕＳｎがこの順番で積層された接着層６１が形成される。続いて、支持基板６０上に形成された接着層６１と半導体デバイス層３０上に形成された接着層４１とを密着させ真空又はＮ２雰囲気中で熱圧着することにより、半導体デバイス層３０のｐ型半導体層３３側に支持基板６０を貼り付ける（図６（ｅ））。尚、支持基板６０は、接着層４１上にＣｕ等からなる金属膜をめっき成長させることにより形成されるものであってもよい。
【００４４】
（成長用基板除去工程  ステップＳ４）
次に、成長用基板１０を半導体デバイス層３０から剥離する。成長用基板１０は、空洞含有層２０内部に形成された幅数μｍ程度の柱状構造体２２を介して半導体デバイス層３０に接合しているので、この接続部に対して外部から僅かな力を加えることにより空洞含有層２０を剥離境界面として成長用基板１０を容易に剥離することが可能である。例えば、成長用基板１０に軽い衝撃を与えることにより成長用基板１０を剥離することができる。また、超音波等を用いてウエハに振動を与えることにより成長用基板１０を剥離することもできる。また、空洞含有層２０内部の空洞２１に液体を浸透させ、これを加熱することにより生じる水蒸気圧を利用して成長用基板１０を剥離することもできる。また、ウエハを酸やアルカリ溶液に浸漬して空洞２１内部にエッチャントを浸透させることにより柱状構造体２２をエッチングして成長用基板１０を剥離することもできる。また、レーザリフトオフ法を補助的に使用して成長用基板１０を剥離することとしてもよい。この場合、従来と比較して低エネルギー密度でレーザを照射することができ、デバイスに与えるダメージを低減することができる（図６（ｆ））。
【００４５】
（表面処理工程  ステップＳ５）
次に、成長用基板１０を剥離することによって表出した面を塩酸処理することにより、空洞含有層２０に付着した金属Ｇａを除去するとともに、ｎ型半導体層３１表面を表出させる（図７（ｇ））。尚、エッチャントは、塩酸に限らず、ＧａＮ膜をエッチングすることが可能なものであればよく、例えば、リン酸、硫酸、ＫＯＨ、ＮａＯＨ等を使用することができる。エッチャントとしてＫＯＨ等を用いることにより、ｎ型半導体層３１表面には、所謂マイクロコーンと呼ばれるＧａＮ結晶構造に由来する六角錐状の突起が多数形成され、これが光取り出し効率の向上に寄与する。また、Ａｒプラズマや塩素系プラズマを用いたドライエッチングによって表面処理を実施してもよい。
【００４６】
（電極形成工程  ステップＳ６）
次に、表面処理が施されたｎ型半導体層３１表面に真空蒸着法等によりＴｉおよびＡｌを順次堆積し、更にボンディング性向上のため、最表面にＴｉ／Ａｕを堆積してｎ側電極７０を形成する（図７（ｈ））。尚、電極材料としてはＴｉ／Ａｌ以外に、Ａｌ／Ｒｈ、Ａｌ／Ｉｒ、Ａｌ／Ｐｔ、Ａｌ／Ｐｄ等を用いることとしてもよい。
【００４７】
（素子分割工程  ステップＳ７）
次に、ｎ側電極７０が形成された支持基板付き半導体デバイス層３０を個別のチップに分割する。反応性イオンエッチングにより個々のチップ領域を画定する所定の素子分割ラインに沿って、半導体デバイス層３０表面から電極層４０に達する深さの素子分割溝（ストリート）を形成する。その後、素子分割溝から露出した支持基板６０等をダイシングし、ウエハをチップ状に分割する。支持基板６０の分割にはレーザスクライブ等の技術を用いてもよい。以上の各工程を経ることにより半導体発光素子が完成する。
【００４８】
上記した本発明の実施例に係る半導体発光素子の製造方法を適用した場合の成長用基板１０の剥離制御性について評価した。１０枚中９枚のウエハは、成長用基板除去工程（ステップＳ４）において成長用基板１０の剥離を良好に行うことができた。一方、空洞含有層形成工程（ステップS１）において表面に凹凸が形成されていない平坦なサセプタを使用した場合、９枚中３枚のウエハは、成長用基板剥離工程前に成長用基板が剥離したり、成長用基板剥離工程において成長用基板の剥離を行うことができなかった。これは、空洞含有層２０における空洞占有率が所定範囲からずれたためである。このように、表面に凹凸が形成されたサセプタ１００を用いて基板表面に温度分布を設けて空洞含有層の結晶成長を行うことにより、空洞含有層における空洞占有率の制御が容易となり、成長用基板の剥離制御性が確保され、歩留り向上を達成できることが確認された。
【００４９】
尚、上記した実施例では、サセプタ１００の凸部１０１のパターンを格子状としたがこれに限定されるものではない。凸部１０１は、例えばストライプ状、円環状または離散的な島状であってもよい。すなわち、成長用基板表面に所望の温度分布を形成することができるような凹部と凸部が繰り返し連続するようなパターンが形成されていればよい。また、サセプタ１００の凹部１０１に耐熱性を有する樹脂などからなる断熱材を充填し、サセプタ表面を平坦としてもよい。また、上記した実施例ではサセプタ１００の凸部１０１上の基板表面温度と凹部１０２上の基板表面温度の差を４℃としたが、これに限定されない。成長用基板１０の剥離制御性が向上する限りにおいて、成長用基板の表面温度分布を適宜変更することができる。基板表面の温度差は、例えばサセプタ１００の凸部１０１の高さＨや凹部の幅Ｗ２を大きくすることで拡大することができる。
【００５０】
以下に、サセプタ１００の凸部１０１上の基板表面温度と凹部１０２上の基板表面温度の差を１０℃に設定する場合について説明する。この場合、凹部１０２に対応する部分の基板表面温度を５３５℃としたときに、凸部１０１に対応する部分の基板表面温度が５４５℃となる。図３に示すグラフから明らかなように、基板表面温度が５３５℃の部分では、空洞含有層２０における空洞占有率が９９％程度となり、多少の温度変動があったとしても空洞占有率は殆ど変動しない。一方、基板表面温度が５４５℃の部分では、空洞含有層２０における空洞占有率は概ね６５％程度となるが、この部分は温度変動による空洞占有率の変動は比較的大きいものと推測される。
【００５１】
表２は、サセプタ１００の凸部１０１上の基板表面温度と凹部１０２上の基板表面温度の差を１０℃に設定した場合において、サセプタ１００の主面における凸部１０１の面積比率を変化させた場合のそれぞれについて空洞含有層２０の凸部１０１に対応する部分における空洞占有率の許容範囲を見積もったものであり、基板表面の温度差が４℃の場合を示した表１に対応するものである。すなわち、表２は、凸部１０１の面積比率を変化させた場合のそれぞれについて、ウエハ全面でみた場合の平均空洞占有率が８５〜９５％の範囲内に収まる空洞含有層２０の凸部１０１に対応する部分の空洞占有率の下限値と上限値を示している。表２の右欄は、空洞占有率の上限値および下限値から導かれる空洞占有率の変動余裕度を示している。
【００５２】
【表２】
0005519347.tif 000003
【００５３】
表２から明らかなように、サセプタ１００の主面における凸部１０１の面積比率が２５％のときに空洞占有率の変動余裕度が１８．０％と最大となる。このように成長用基板の表面温度の差が１０℃となるような温度分布を設けることにより、上記した温度差４℃の場合と比べ空洞占有率の変動余裕度が拡大し、空洞占有率の制御が更に容易となる。しかしながら、成長用基板１０の表面が１０℃といった比較的大きな温度差を有している状態で半導体デバイス層３０の成長を行うと、温度が高い部分と低い部分で発光波長がずれることが懸念される。従って、基板表面の温度差を１０℃に設定する場合、下地層２０ａの成膜工程以降は、表面が平坦なサセプタを使用して、基板表面の温度分布をフラットにする必要がある。つまり、基板表面の温度差を１０℃に設定する場合には、サセプタの交換が必須となる。
【００５４】
以上の説明から明らかなように、本発明の実施例に係る半導体発光素子の製造方法は、気相成長法により内部に多数の空洞を有する空洞含有層を形成する工程を含む。空洞含有層は外部からの応力の印加のみによって成長用基板の剥離を行うための剥離境界面となる層であり、成長用基板の剥離を良好に行うためには、空洞含有層の内部における空洞占有率の制御が重要である。本発明においては、成長用基板表面に温度分布を形成して空洞含有層の成長を行う。これにより、空洞含有層内に空洞占有率が高い部分と低い部分を混在させてウエハ全面でみた場合の平均空洞占有率を成長用基板の剥離を良好に行うことができる範囲に設定するとともに、空洞含有層内において温度変動に対する空洞占有率の変動割合が比較的小さくなる温度領域で成膜される部分を導入している。従って、空洞含有層における空洞占有率の制御が容易となり、成長用基板の剥離制御性が確保され、歩留り向上を達成できる。
【００５５】
尚、上記した実施例においては、本発明を半導体発光素子に適用した場合について説明したが、発光層を有しない半導体デバイスに適用することも可能である。
【符号の説明】
【００５６】
１０  成長用基板
２０  空洞含有層
２０ａ  下地層
２１  空洞
３０  半導体デバイス層
３１  ｎ型半導体層
３２  発光層
３３  ｐ型半導体層
６０  支持基板
１００  サセプタ
【図１】
0005519347.tif 000004
【図２】
0005519347.tif 000005
【図３】
0005519347.tif 000006
【図４】
0005519347.tif 000007
【図５】
0005519347.tif 000008
【図６】
0005519347.tif 000009
【図７】
0005519347.tif 000010