(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の基層部に形成された第１導電型の第１導電型領域と、
前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、
前記半導体層を表面から掘り下げて形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、
前記半導体層の表層部に前記トレンチに沿って形成され、前記ボディ領域に接する前記第１導電型のソース領域と、
前記ソース領域の表面上に形成されたソース配線と、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、
前記ゲート絶縁膜は、前記トレンチ内において前記ソース領域と接する第１部分が、前記トレンチ内において前記ソース領域以外の領域と接する第２部分よりも大きい膜厚を有しており、
前記ゲート電極における前記第１部分を挟んで前記ソース領域と対向する部分の当該対向方向における幅が、前記ソース領域と対向しない部分の前記対向方向における幅よりも小さい、半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記トレンチの側面上から前記ソース領域の表面上に回り込んでいる、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴの微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置を示す模式的な断面図である。
この半導体装置１０１は、Ｎ+型基板１０２を備えている。Ｎ+型基板１０２上には、Ｎ-型エピタキシャル層１０３が積層されている。Ｎ-型エピタキシャル層１０３の基層部は、Ｎ-型領域１０４とされ、Ｎ-型エピタキシャル層１０３の表層部には、Ｐ型ボディ領域１０５がＮ-型領域１０４と上下に隣接して形成されている。
【０００３】
Ｎ-型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下がって形成されている。トレンチ１０６は、Ｐ型ボディ領域１０５を貫通し、その最深部がＮ-型領域１０４に達している。トレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコン（ドープドポリシリコン）からなるゲート電極１０８が埋設されている。
【０００４】
また、Ｐ型ボディ領域１０５の表層部には、トレンチ１０６に沿って、Ｎ+型ソース領域１０９が形成されている。Ｎ+型ソース領域１０９には、Ｐ+型ソースコンタクト領域１１０がＮ+型ソース領域１０９を貫通して形成されている。
Ｎ+型基板１０２の裏面には、ドレイン電極１１５が形成されている。
Ｎ+型ソース領域１０９を接地し、ドレイン電極１１５に適当な大きさの正電圧を印加しつつ、ゲート電極１０８の電位を制御することにより、Ｐ型ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルを形成して、Ｎ+型ソース領域１０９とドレイン電極１１５との間に電流を流すことができる。
【特許文献１】特開２００１−７３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置１０１を製造する工程においては、トレンチ１０６の内面を含むＮ-型エピタキシャル層１０３の表面にシリコン酸化膜が形成される。そして、トレンチ１０６内のシリコン酸化膜上に、ドープドポリシリコンからなるゲート電極１０８が形成される。その後、Ｎ+型ソース領域１０９を形成するためのイオン注入に先立ち、トレンチ１０６外のシリコン酸化膜の表面にＨＦ（フッ酸）が供給されて、そのシリコン酸化膜が除去される。このとき、トレンチ１０６内のシリコン酸化膜の上端部、つまりゲート絶縁膜１０７の上端部もＨＦにより除去され、図３に示すように、ゲート電極１０８とＮ+型ソース領域とがゲート絶縁膜１０７を挟まずに対向する部分が生じる。また、Ｎ+型ソース領域１０９を形成するためのイオン注入時に、Ｎ-型エピタキシャル層１０３のみならず、ゲート絶縁膜１０７にも不純物イオンが注入され、その不純物が注入された部分の膜質が変質するおそれがある。これらが原因で、従来の半導体装置では、ゲート電極１０８とＮ+型ソース領域１０９との間の耐圧（ゲート−ソース間耐圧）が低いという問題があった。
【０００６】
そこで、本発明の目的は、ゲート−ソース間耐圧の向上を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の基層部に形成された第１導電型の第１導電型領域と、前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、前記半導体層を表面から掘り下げて形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、前記半導体層の表層部に前記トレンチに沿って形成され、前記ボディ領域に接する前記第１導電型のソース領域と、前記ソース領域の表面上に形成されたソース配線と、前記トレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、前記ゲート絶縁膜は、前記トレンチ内において前記ソース領域と接する第１部分が、前記トレンチ内において前記ソース領域以外の領域と接する第２部分よりも大きい膜厚を有しており、前記ゲート電極における前記第１部分を挟んで前記ソース領域と対向する部分の当該対向方向における幅が、前記ソース領域と対向しない部分の前記対向方向における幅よりも小さい、半導体装置である。
【０００８】
この構成によれば、半導体層には、その基層部に第１導電型領域が形成され、第２導電型のボディ領域が第１導電型領域に接して形成されている。ゲート絶縁膜を介してゲート電極が埋設されるトレンチは、半導体層の表面から掘り下げて形成され、ボディ領域を貫通し、その最深部が第１導電型領域に達している。また、半導体層の表層部には、第１導電型のソース領域がトレンチに沿って形成されている。そして、ゲート絶縁膜において、ソース領域に隣接する部分は、当該部分以外の残余の部分よりも大きい膜厚を有している。これにより、ゲート電極とソース領域との間隔を大きく確保することができる。その結果、ゲート−ソース間耐圧の向上を図ることができる。
【０００９】
また、請求項２に記載のように、前記ゲート絶縁膜は、前記トレンチの側面上から前記ソース領域の表面上に回り込んでいるのが好ましい。
これにより、ゲート電極とソース領域との間にゲート絶縁膜を確実に介在させることができる。その結果、ゲート−ソース間耐圧を確実に向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ+型基板２上には、Ｎ+型基板２よりもＮ型不純物が低濃度（たとえば、１０15／ｃｍ3）にドーピングされたシリコンからなる、半導体層としてのＮ-型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、第１導電型領域としてのＮ-型領域４をなしている。また、エピタキシャル層３には、Ｎ-型領域４上に、Ｐ型のボディ領域５がＮ-型領域４に接して形成されている。
【００１１】
エピタキシャル層３には、トレンチ６がその表面から掘り下がって形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ-型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。
トレンチ６内には、ゲート絶縁膜７を介して、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極８が埋設されている。ゲート絶縁膜７は、トレンチ６の底面および側面を覆い、さらにトレンチ６の側面からエピタキシャル層３の表面に回り込むとともに、ゲート電極８の表面を被覆するように形成されている。そして、ゲート絶縁膜７は、後述するソース領域９に接する部分およびゲート電極８の表面と接する部分において、当該部分以外の残余の部分よりも大きい膜厚を有している。
【００１２】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ-型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０19／ｃｍ3）を有するＮ+型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ+型のソースコンタクト領域１０が、ソース領域９を貫通して形成されている。
【００１３】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ソースコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００１４】
エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ソース配線１４が形成されている。ソース配線１４は、接地されている。そして、ソース配線１４は、層間絶縁膜１３に形成されたコンタクト孔１５を介して、ソース領域９およびソースコンタクト領域１０にコンタクト（電気接続）されている。
Ｎ+型基板２の裏面には、ドレイン電極１７が形成されている。
【００１５】
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜２Ｌは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ+型基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク２２が形成される。そして、ハードマスク２２を利用して、犠牲酸化膜２１およびエピタキシャル層３がエッチングされることにより、トレンチ６が形成される。
【００１６】
次に、図２Ｂに示すように、犠牲酸化膜２１上にハードマスク２２を残したまま、熱酸化処理が行われることにより、トレンチ６の内面に、ＳｉＯ2からなる犠牲酸化膜２３が形成される。
次いで、図２Ｃに示すように、ハードマスク２２が除去される。さらに、犠牲酸化膜２１，２３が除去される。これにより、エピタキシャル層３の表面が露出する。
【００１７】
その後、図２Ｄに示すように、熱酸化処理によって、トレンチ６の内面を含むエピタキシャル層３の表面の全域に、ＳｉＯ2からなる酸化膜２４が形成される。
次いで、ＣＶＤ法により、酸化膜２４上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンおよび酸化膜２４の堆積層のトレンチ６外に存在する部分が除去される。これにより、図２Ｅに示すように、トレンチ６に埋設されたゲート電極８が得られる。
【００１８】
その後、図２Ｆに示すように、Ｐ型不純物のイオンが、エピタキシャル層３の表面からエピタキシャル層３の内部に向けて注入される。
次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、図２Ｇに示すように、エピタキシャル層３に、ボディ領域５が形成される。
ドライブイン拡散処理の後、図２Ｈに示すように、エピタキシャル層３上に、ボディコンタクト領域１０を形成すべき部分を覆うパターンを有するマスク２５が形成される。そして、マスク２５の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク２５は除去される。
【００１９】
さらに、図２Ｉに示すように、酸化膜２４上に、ソースコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２６は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｊに示すように、エピタキシャル層３の表層部に、ソース領域９およびソースコンタクト領域１０が形成される。
【００２０】
次いで、エピタキシャル層３の表面にＨＦ（フッ酸）が供給される。このＨＦの作用により、図２Ｋに示すように、酸化膜２４におけるソース領域９と接する部分が除去される。
その後、熱酸化処理により、図２Ｌに示すように、エピタキシャル層３の表面、ゲート電極８の表面およびソース領域９とゲート電極８との間に酸化膜１２が形成される。Ｎ型不純物が高濃度に注入された部分は、熱酸化処理による酸化膜の成長速度が大きいため、酸化膜１２は、短時間で酸化膜２４よりも大きな膜厚に成長する。この酸化膜１２は、酸化膜２４と一体となって、酸化膜２４とともにゲート絶縁膜７を構成する。
【００２１】
以上の工程を経た後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１３が形成される。そして、エッチングにより、層間絶縁膜１３にコンタクト孔１５などが形成された後、ソース配線１４、ゲート配線１６およびドレイン電極１７が形成されることにより、図１に示す半導体装置１が得られる。
以上のように、エピタキシャル層３には、その基層部にＮ-型領域４が形成され、Ｐ型のボディ領域５がＮ-型領域４に接して形成されている。ゲート絶縁膜７を介してゲート電極８が埋設されるトレンチ６は、エピタキシャル層３の表面から掘り下げて形成され、ボディ領域５を貫通し、その最深部がＮ-型領域４に達している。また、エピタキシャル層３の表層部には、Ｎ+型のソース領域９がトレンチ６に沿って形成されている。そして、ゲート絶縁膜７において、ソース領域９に隣接する部分は、当該部分以外の残余の部分よりも大きい膜厚を有している。これにより、ゲート電極８とソース領域９との間隔を大きく確保することができる。その結果、ゲート−ソース間耐圧の向上を図ることができる。
【００２２】
また、ゲート絶縁膜７は、トレンチ６の側面上からソース領域９の表面に回り込んで形成されている。これにより、ゲート電極８とソース領域９との間にゲート絶縁膜７を確実に介在させることができる。その結果、ゲート−ソース間耐圧を確実に向上させることができる。
さらに、ソース領域９の形成後にゲート絶縁膜７（酸化膜１２）が形成されるので、ゲート絶縁膜７には、Ｎ型不純物が注入されない。そのため、不純物注入によるゲート絶縁膜７の変質を生じることがなく、ゲート絶縁膜７の変質による絶縁耐圧の低下を生じるおそれがない。
【００２３】
以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２Ａ】半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図３】従来の半導体装置の構造を示す模式的な断面図である。
【符号の説明】
【００２５】
１      半導体装置
３      エピタキシャル層（半導体層）
４      Ｎ-型領域（第１導電型領域）
５      ボディ領域（第２導電型領域）
６      トレンチ
７      ゲート絶縁膜
８      ゲート電極
９      ソース領域
【図１】
0005390758.tif 000002
【図２Ａ】
0005390758.tif 000003
【図２Ｂ】
0005390758.tif 000004
【図２Ｃ】
0005390758.tif 000005
【図２Ｄ】
0005390758.tif 000006
【図２Ｅ】
0005390758.tif 000007
【図２Ｆ】
0005390758.tif 000008
【図２Ｇ】
0005390758.tif 000009
【図２Ｈ】
0005390758.tif 000010
【図２Ｉ】
0005390758.tif 000011
【図２Ｊ】
0005390758.tif 000012
【図２Ｋ】
0005390758.tif 000013
【図２Ｌ】
0005390758.tif 000014
【図３】
0005390758.tif 000015