(57)【特許請求の範囲】
【請求項１】
特性評価用素子を含む半導体装置であって、
複数の不揮発性メモリ素子を形成する第１のウェルと、
前記複数の不揮発性メモリ素子の任意の一部を被測定メモリ素子として選択可能な選択手段を形成するものであって、前記第１のウェルと分離された第２のウェルと、
外部装置と接続可能な複数の外部接続端子であって、前記第２のウェルに形成された選択手段が選択した前記第１のウェルに形成された複数の不揮発メモリ素子にその選択手段を介して接続される複数の外部接続端子と、
を備え、
前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる半導体装置。
【請求項２】
特性評価用素子を含む半導体装置であって、
外部装置と接続可能な複数の外部接続端子と、
複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成する第１のウェルと、
前記第１のウェルと分離された領域であって、前記複数の不揮発メモリ素子の各ゲートのうち被測定メモリ素子のゲートとして選択する複数のゲートを行単位で前記複数の外部接続端子のうちの所定の端子に接続し、選択しない複数のゲートを前記複数の外部接続端子のうちの他の所定の端子に接続する第１の選択手段と、前記複数の不揮発メモリ素子のドレイン及びソースの組のうち前記被測定メモリ素子のドレイン及びソースの組として選択する複数の組を列単位で前記複数の外部接続端子のうちの所定の端子の組に接続し、選択しない複数の組を前記複数の外部接続端子のうちの他の所定の端子の組に接続する第２の選択手段とを有する選択手段を形成する第２のウェルと、
を備え、
前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる半導体装置。
【請求項３】
前記第１の選択手段が、選択したゲートに負電圧を含む所定の電圧を印加可能である請求項２に記載の半導体装置。
【請求項４】
特性評価用素子を含む半導体装置であって、
外部装置と接続可能な複数の外部接続端子と、
複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成する第１のウェルと、
前記第１のウェルと分離された領域であって、前記複数の不揮発メモリ素子の各ゲートのうち被測定メモリ素子のゲートとして選択する複数のゲートに行単位で負電圧を含む所定の電圧を前記複数の外部接続端子のうちの所定の端子から印加可能な第１の選択手段と、前記複数の不揮発メモリ素子のドレイン及びソースの組のうち前記被測定メモリ素子のドレイン及びソースの組として選択する複数の組を列単位で前記複数の外部接続端子のうちの所定の端子の組に接続する第２の選択手段とを有する選択手段を形成する第２のウェルと、
を備え、
前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる半導体装置。
【請求項５】
特性評価用素子を含む半導体装置であって、
外部装置と接続可能な複数の外部接続端子と、
複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成する第１のウェルと、
前記第１のウェルと分離された領域であって、複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成するものであって、かつ、その複数の不揮発性メモリ素子のドレイン及びソースの組が、前記第１のウェルに形成された複数の不揮発性メモリ素子のドレイン及びソースの組と互いに列単位で接続されるように配列して形成する第３のウェルと、
前記第１及び第３のウェルと分離された領域であって、前記複数の不揮発メモリ素子の各ゲートのうち被測定メモリ素子のゲートとして選択する複数のゲートに行単位で負電圧を含む所定の電圧を前記複数の外部接続端子のうちの所定の端子から印加可能な第１の選択手段と、前記複数の不揮発メモリ素子のドレイン及びソースの組のうち前記被測定メモリ素子のドレイン及びソースの組として選択する複数の組を列単位で前記複数の外部接続端子のうちの所定の端子の組に接続する第２の選択手段とを有する選択手段を形成する第２のウェルと、
を備え、
前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルと、前記第３のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる半導体装置。
【請求項６】
前記第１の選択手段と前記第２の選択手段の駆動電源を同一電源とする請求項２〜５のいずれかに記載の半導体装置。
【請求項７】
前記第１の選択手段と前記第２の選択手段の駆動電源を異なる電源とする請求項２〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリの特性ばらつき、信頼性等を解析するためのＴＥＧ（Test Element Group；特性評価用素子）を含む半導体装置に関する。
本願は、２００７年１２月０３日に、日本に出願された特願２００７−３１２６７７号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
昨今、電源を切ってもデータが記憶されている、いわゆる不揮発性メモリの用途が広がっており、従来品の改良あるいは新材料を用いた新型メモリが提案されている。このような市場の要求に対応して、不揮発性メモリ素子を開発するＴＥＧの重要性が高まっている。不揮発性半導体の開発において、新規構造の不揮発性メモリ素子、あるいは微細プロセスを開発する場合においては、微細化された不揮発性メモリ素子の特性の評価解析を行うために、基本特性評価、特性ばらつき評価を含めて、素子を評価するＴＥＧを作成して大量生産に耐えうる素子を開発してきた。【０００３】
これまでの不揮発性メモリ素子の開発では、特に新構造の不揮発性メモリ素子を開発する場合においては、開発しようとしている素子の特性がどのようになるか不明であるため、従来は、まず、素子の基本特性を評価するための単体素子或いは小規模の素子グループを構成して素子の基本特性を把握し、プロセス改良、構造改良を行った上である程度特性を絞り込む。次に、製品設計に向けて、この改良された素子のばらつきを評価するために大規模な素子評価用ＴＥＧを設計し、評価解析を行い、最適化されたプロセスと不揮発性メモリ素子を設定してきた。この開発手法では、フェーズＩ（Ｐｈａｓｅ−Ｉ）として素子単体の開発、機能評価を行い、フェーズＩＩ（Ｐｈａｓｅ−ＩＩ）として大規模な素子の評価を行い、設計基礎データを取得した上で、製品化へ向けてテストチップを設計評価する。そして、信頼性を含めた不揮発性メモリ素子の設計情報を十分取得した上で、フェーズＩＩＩ（Ｐｈａｓｅ−ＩＩＩ）として、最終製品の設計を行う手順を取る。このような開発手順では、開発に時間を要するため、開発を早めるための評価ＴＥＧが必要であった。【０００４】
以下、不揮発性メモリ素子の評価ＴＥＧの開発における技術的背景について説明する。
図１Ａ〜図１Ｃは、閾値を変化させて記憶を行う不揮発性メモリ素子の基本的な構造例を示している。図１Ａ〜図１Ｃは不揮発性メモリ素子の断面構造例を模式的に示す図で、シリコン基板上に形成された２つの拡散領域にそれぞれドレイン端子Ｄ及びソース端子Ｓが接続され、絶縁層を介して形成された電極層にゲート端子Ｇが接続されている。【０００５】
図１Ａは、フローティング構造の不揮発性メモリ素子を示している。この構造は従来より広く採用されており一般的であるが、微細化に伴い、特性のばらつきが大きくなり、開発の初期の段階でばらつきに関するデータが必要になる。図１Ｂには、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造の不揮発性メモリ素子を示す。窒化物（Nitride）と酸化物（Oxide）の境界面に発生する結合欠陥（Dungring-Bond）に電子あるいは正孔が局所的にトラップされて記憶する方式である。また、図１Ｃには今後の新しい素子として、酸化膜中に微細なシリコンの結晶を設けた、いわゆるナノクリスタル構造の不揮発性メモリ素子を示す。微細に隔離されたシリコンの結晶粒に電子或いは正孔が取り込まれて、図１Ａのフローティング構造と図１ＢのＭＯＮＯＳとを併せたような特性を持つ新素子である。【０００６】
このような不揮発性メモリの開発ステップを図２に示す。【０００７】
フェーズＩでは、不揮発性メモリ素子の動作原理の確認、基本特性の取得、確認を行う。微細化された素子、或いは新構造の素子を開発するためには、基本特性がどのような振る舞いをするか初期判断を行うことになる。まずは、メモリセル等の単体素子（ユニットセル）あるいは小規模なＴＥＧを用いて基本動作・機能の評価を行ない、設計・試作・評価を行って素子として評価に耐えうるように構造の改良を行う。素子の数は１個ないし１０〜２０個単位となる。【０００８】
フェーズＩＩでは、フェーズＩで動作が確認され、ある程度特性が改良された素子に対して、ばらつきを評価できるような大規模なＴＥＧを設計・試作し、実用上の問題を抽出し、信頼性の基礎評価を行い、問題点の絞り込みを行う。すなわち、プロトタイプＴＥＧの開発として、ＩＰ（Intellectual Property；ＬＳＩ（大規模集積回路）を構成する部分的な機能回路すなわち設計資産）の機能や信頼性の０次段階の確認を行う。【０００９】
フェーズＩＩＩでは、実際の製品としての機能を含めたテストチップを作成し、機能、性能、信頼性の基本評価を行ない、製品開発へ繋げる。具体的には、メモリＩＰをテストチップとして開発を行いながら、テストチップの評価結果を反映できるような日程で一部を並行的に行いながらメモリＩＰを含む製品チップの開発が進められる。【００１０】
一般的に、各フェーズの期間は６ヶ月〜８ヶ月であるが、製品版開発期間は要求仕様によって異なる。また、ある程度のセルプロセス、すなわちフラッシュメモリの実績等があるセルプロセスがあれば、フェーズＩは省略可能である。この場合、フェーズＩＩでフェーズＩの評価を行うことができる。【００１１】
次に、図１の不揮発性メモリ素子のＴＥＧ製作上の課題について図３を参照して説明する。図１の不揮発性メモリ素子の基本特性を図３Ａに示す。横軸は不揮発性トランジスタ素子のゲート電圧Ｖｇ、縦軸にドレイン電流Ｉｄを示す。閾値を判断するために、測定時のドレイン電圧は０．０５Ｖと低くして、非飽和領域で評価を行っている。初期状態では、このＶｇ−Ｉｄ特性は「初期状態」として示されているように、閾値は約２Vになっている。この不揮発性トランジスタ素子のゲートに正電圧を印加すると書き込みが起こり、酸化膜中のフローティングゲートあるいはトラップに電子が捕獲されて、閾値は「書き込み」の特性に示すように約６Ｖと高くなる。【００１２】
さらに、この状態でゲートに負の電圧を印加すると、このトラップに正孔（電子がない状態）が入り、この不揮発性メモリ素子の消去が行われ、「消去（リミット）」波形に示すように、閾値は約０Vになる。基本的な素子特性としては、トランジスタとして閾値は正である必要があり、消去後の閾値は少なくとも０Vより高い必要がある。なぜならば、閾値が正でないと、ゲートに電圧をかけなくてもドレイン電流が流れるため、マトリクス状にトランジスタを配置した場合の個々のトランジスタの選択性を確保することができなくなるからである。【００１３】
このとき、素子の特性ばらつき等があると、同じゲート電圧で消去しても、消去し過ぎていわゆる過消去状態になる。すると、「過消去」波形に示されるように、例えば閾値が−２Vになってしまう。この場合には、素子として不良と判断される。【００１４】
この特性の不揮発性メモリ素子を大規模で測定したときの閾値分布を、図３Ｂに示す。横軸は閾値を示し、縦軸は分布数を示す。書き込み状態では、閾値６Vを中心にして閾値はばらついている。これらの素子を消去すると、特性ばらつきのため、閾値は０Vを中心にして負の閾値まで広がってしまう。【００１５】
フェーズＩの段階として、このようなばらつきの大きい素子の評価を行うためには、単体素子で評価を行うか、図４Ａに示すように、ゲート、ドレイン、ソースに直接端子を出して評価の自由度を確保できる小規模ＴＥＧを用いる。図４及び以降の図において矩形に×印を付加したものが外部のテスター等に接続可能な外部端子を示している。【００１６】
図４Ａにおいて、Ｍ１〜Ｍ２５は不揮発性メモリトランジスタ、Ｇ０〜Ｇ４はゲートに電圧を印加する端子、Ｄ０〜Ｄ４，Ｓ０〜Ｓ４は、それぞれ、トランジスタＭ１〜Ｍ２５にドレイン電圧、ソース電圧を印加するための端子である。また、端子Ｓｕｂは、各トランジスタが形成されている基板に接続されている。【００１７】
各端子Ｇ０〜Ｇ４，Ｄ０〜Ｄ４，Ｓ０〜Ｓ４，Ｓｕｂは評価の自由度を確保するために、直接評価用テスターから電圧が入力できるように構成されている。この構成によって、合計２５ビットの不揮発性メモリトランジスタの評価が出来る。もし、不揮発性メモリ素子が過消去となり、閾値が負になっても、ゲート端子Ｇ０〜Ｇ４には評価用テスターから直接電圧が入力されるために、負のゲート電圧を自由に印加でき、図３Ｂのような負の分布の評価データも取得できる。【００１８】
図４Ｂには、このＴＥＧの基本動作を示す。書き込みは端子Ｇ０〜Ｇ４に高電圧（例えば２０Ｖ）、Ｄ０〜Ｄ４，Ｓ０〜Ｓ４に０Ｖを印加すると、全ての素子に書き込みが行われる。次の閾値電圧（Ｖｔｈ）計測では、書き込んだ素子の閾値を測定する工程で、例えば、トランジスタＭ１の閾値を測定する場合、端子Ｇ０にゲート電圧を与えて、端子Ｄ０＝０．０５Ｖ，端子Ｓ０＝０Ｖ，非評価の端子Ｇ１〜Ｇ４には例えば０Ｖを印加してオフさせる。これを順番に繰り返してトランジスタＭ１〜Ｍ２５の素子の閾値を測定する。【００１９】
次の工程では、端子Ｇ１〜Ｇ４に負の低電圧（例えば−２０Ｖ）を印加してトランジスタＭ１〜Ｍ２５を同時に消去する。次のステップで、消去した素子の閾値を測定する。このとき、消去セルの閾値が負になっている可能性があるため、非選択のゲート電圧は例えば、−３Ｖ，評価用のセルのゲートには、−３Ｖ〜３Ｖ程度の電圧を印加すれば、図３Ｂのような閾値分布が測定できる。【００２０】
提示文献には、標準のトランジスタを評価するための大規模ＴＥＧの例が示されているが、ゲートに負電圧が供給できないため、負の閾値は測定できない。
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, andKenji Taniguchi, "Test structure for precise statistical characteristics measurement of MOSFETs," IEEE 2002 Int. Conference on Microelectronic Test Structure (ICMTS 2002 ), pp. 49-54, April 2002
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図４の方式では、テスターのＳＭＵ端子を直接ゲート、ドレイン、ソースに接続するため、小規模ＴＥＧでは、負の閾値を持つ不揮発性メモリ素子の評価が出来るが、大規模のＴＥＧの場合には、テスターのＳＭＵ端子が膨大に必要となり、実質的には大規模ＴＥＧは構成出来ない。ここでＳＭＵ端子とは、テスターに内蔵された一種のフィードバック回路であるＳＭＵ（Source Monitor Unit）に接続された端子であり、ＳＭＵ端子の出力は端子に発生する電圧や電流に基づくフィードバックによって制御することができる。ＳＭＵ端子を用いることで、例えば電圧を設定値になるように制御してその時の電流を測定したり、電流を設定値になるように制御してその時の電圧を測定したりすることができる。【００２２】
図４を参照して説明したように、各トランジスタのドレイン、ソース、ゲートの各端子に外部端子（パッド）を設けた場合、例えば、１Ｍ（百万）個の不揮発性メモリ素子を評価しようとすると、ゲート端子が１０２４本、ドレイン、ソース端子もそれぞれ１０２４ずつ必要になり、合計３０７２本のＳＭＵ端子が必要となり、評価不可能である。【００２３】
もし、フェーズＩの初期開発段階で、分布も含めた１Ｍ個の素子評価を行おうとすると、図４の小規模ＴＥＧ(２５個)を４万個も測定する必要があり、現実的には不可能である。【００２４】
このため、不揮発性メモリ素子の特性が不明である場合には、フェーズＩで特性を調べ、閾値電圧がマイナスにならないようにしてから、フェーズＩＩに移行する。【００２５】
本発明は、上記の事情に鑑みてなされたものであり、閾値が負の特性を有する素子を含む複数の不揮発性メモリ素子からなる大規模なＴＥＧを評価可能とする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記課題を解決するため、本発明の半導体装置は、特性評価用素子を含む半導体装置であって、複数の不揮発性メモリ素子を形成する第１のウェルと、前記複数の不揮発性メモリ素子の任意の一部を被測定メモリ素子として選択可能な選択手段を形成し、前記第１のウェルと分離された第２のウェルと、外部装置と接続可能な複数の外部接続端子であって、前記第２のウェルに形成された選択手段が選択した前記第１のウェルに形成された複数の不揮発メモリ素子にその選択手段を介して接続される複数の外部接続端子とを備え、前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる。
【００２７】
本発明に係る第二の態様は、特性評価用素子を含む半導体装置であって、外部装置と接続可能な複数の外部接続端子と、複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成する第１のウェルと、前記第１のウェルと分離された領域であって、前記複数の不揮発メモリ素子の各ゲートのうち被測定メモリ素子のゲートとして選択する複数のゲートを行単位で前記複数の外部接続端子のうちの所定の端子に接続し、選択しない複数のゲートを前記複数の外部接続端子のうちの他の所定の端子に接続する第１の選択手段と、前記複数の不揮発メモリ素子のドレイン及びソースの組のうち前記被測定メモリ素子のドレイン及びソースの組として選択する複数の組を列単位で前記複数の外部接続端子のうちの所定の端子の組に接続し、選択しない複数の組を前記複数の外部接続端子のうちの他の所定の端子の組に接続する第２の選択手段とを有する選択手段を形成する第２のウェルとを備え、前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる。
【００２８】
前記第１の選択手段が、選択したゲートに負電圧を含む所定の電圧を印加可能であってもよい。【００２９】
本発明に係る第三の態様は、特性評価用素子を含む半導体装置であって、外部装置と接続可能な複数の外部接続端子と、複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成する第１のウェルと、前記第１のウェルと分離された領域であって、前記複数の不揮発メモリ素子の各ゲートのうち前記複数の不揮発メモリ素子の各ゲートのうち被測定メモリ素子のゲートとして選択する複数のゲートに行単位で負電圧を含む所定の電圧を前記複数の外部接続端子のうちの所定の端子から印加可能な第１の選択手段と、前記複数の不揮発メモリ素子のドレイン及びソースの組のうち前記被測定メモリ素子のドレイン及びソースの組として選択する複数の組を列単位で前記複数の外部接続端子のうちの所定の端子の組に接続する第２の選択手段とを有する選択手段を形成する第２のウェルとを備え、前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる。
【００３０】
本発明に係る第四の態様は、特性評価用素子を含む半導体装置であって、外部装置と接続可能な複数の外部接続端子と、複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成する第１のウェルと、前記第１のウェルと分離された領域であって、複数の不揮発メモリ素子を複数の行と複数の列からなる格子状に配列して形成するものであって、かつ、その複数の不揮発性メモリ素子のドレイン及びソースの組が、前記第１のウェルに形成された複数の不揮発性メモリ素子のドレイン及びソースの組と互いに列単位で接続されるように配列して形成する第３のウェルと、前記第１及び第３のウェルと分離された領域であって、前記複数の不揮発メモリ素子の各ゲートのうち被測定メモリ素子のゲートとして選択する複数のゲートに行単位で負電圧を含む所定の電圧を前記複数の外部接続端子のうちの所定の端子から印加可能な第１の選択手段と、前記複数の不揮発メモリ素子のドレイン及びソースの組のうち前記被測定メモリ素子のドレイン及びソースの組として選択する複数の組を列単位で前記複数の外部接続端子のうちの所定の端子の組に接続する第２の選択手段とを有する選択手段を形成する第２のウェルとを備え、前記複数の外部接続端子には、少なくとも前記被測定メモリ素子のドレインと、前記被測定メモリ素子のソースと、前記第１のウェルと、前記第２のウェルと、前記第３のウェルとのそれぞれに異なる電圧を前記外部装置から印加可能な各端子が含まれる。
【００３１】
前記第１の選択手段と前記第２の選択手段の駆動電源を同一電源としてもよい。前記第１の選択手段と、前記第２の選択手段の駆動電源を異なる電源としてもよい。
【発明の効果】
【００３２】
本発明によれば、複数の不揮発性メモリ素子を形成する第１のウェルと、それらの選択手段を形成する第２のウェルとを分離するとともに、選択手段によって任意の一部の素子を選択できる。したがって、不揮発性メモリ素子と選択手段とを別電源で駆動することができ、不揮発性メモリ素子にマイナス電圧を印加することができる。よって、不揮発性メモリ素子の閾値電圧がマイナスであったとしても複数の不揮発性メモリ素子の特性及び機能を評価することができる。また、選択手段によって選択する素子を一部の素子に限定することで、素子数を増やした場合でも、評価用に必要な端子の数を少なく抑えることができる。複数の不揮発性メモリ素子を形成する第１のウェルをさらに第１及び第３のウェルに分割した場合にはより詳細な特性評価を行うことができる。
【図面の簡単な説明】
【００３３】
【図１Ａ】本発明が対象とする不揮発性メモリ素子の断面構造を模式的に示す図である。
【図１Ｂ】本発明が対象とする不揮発性メモリ素子の断面構造を模式的に示す図である。
【図１Ｃ】本発明が対象とする不揮発性メモリ素子の断面構造を模式的に示す図である。
【図２】不揮発性メモリの開発過程を説明する図である。
【図３Ａ】図１Ａ〜図１Ｃの不揮発性メモリ素子の特性例を示す図である。
【図３Ｂ】図１Ａ〜図１Ｃの不揮発性メモリ素子の特性例を示す図である。
【図４Ａ】図１Ａ〜図１Ｃの不揮発性メモリ素子のＴＥＧの一例を説明する図である。
【図４Ｂ】図１Ａ〜図１Ｃの不揮発性メモリ素子のＴＥＧの一例を説明する図である。
【図５】本発明の実施の形態で採用する半導体プロセスを説明する図である。
【図６】本発明の第１の実施の形態の構成を示すブロック図である。
【図７】図６に示す第１の実施の形態の動作を説明する図である。
【図８】本発明の第２の実施の形態の構成を示すブロック図である。
【図９】図８に示す第２の実施の形態の動作を説明する図である。
【図１０】本発明の第３の実施の形態の構成を示すブロック図である。
【図１１】本発明の各実施の形態の変形例を説明する図である。
【符号の説明】
【００３４】
Ｐ−Ｓｕｂ…Ｐ基板、ＤＮＷ…ディープＮウェル、ＰＷ…Ｐウェル、ＮＷ…Ｎウェル、ＨＰＷ…高電圧用Ｐウェル、ＨＮＷ…高電圧用Ｎウェル、Ｍ１１〜Ｍｍｎ…不揮発性メモリ素子、１，５，２１，２３…ＮＡＮＤ回路、２，６，２２，２４…インバータ、３，７，９…選択スイッチ、４，８，１０…非選択スイッチ、２５，２６…スイッチ、１０１，１０２…プリデコーダ、２０３，２０４…メインデコーダ
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照して本発明の実施の形態について説明する。まず、図５を参照して、本発明の実施の形態に採用するプロセスの構造について説明する。【００３６】
本発明の半導体装置は、Ｐ型基板Ｐ−ｓｕｂ上に、不揮発性メモリ素子ＭＥＭを構成するウェル（ｗｅｌｌ）構造（図面右側）と、不揮発性メモリ素子ＭＥＭを選択する評価用の回路を構成する高電圧系のトランジスタＨＶ−Ｔｒを構成するウェル構造（図面左側）を有する。ウェルとは、基板上に特定の不純物を打ち込むことで形成されたＰ形又はＮ形の井戸状の領域である。【００３７】
不揮発性メモリ素子の微細トランジスタは、基板Ｐ−ｓｕｂ上に形成されたディープＮウェル（Ｄｅｅｐ−Ｎｗｅｌｌ）ＤＮＷ内に、例えば不揮発性ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）素子ＮＶ−ＮＭＯＳ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ−ＮＭＯＳ）を作るためのＰウェルＰＷと不揮発性ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）素子ＮＶ−ＰＭＯＳを作るためのＮウェルＮＷを備えるように構成される。ＮＭＯＳのＰウェルＰＷにはウェル電圧ＶＰＷが、ＰＭＯＳのＮウェルにはウェル電圧ＶＮＷが印加される。また、不揮発性メモリ素子のドレイン、ソースにはそれぞれ測定電圧を印加する端子Ｄ，Ｓが接続される。【００３８】
一方、不揮発性メモリ素子に高電圧を供給する目的で、２０Ｖ系のトランジスタが、図左側のように、基板Ｐ−ｓｕｂ上に、２０Ｖ系ＮＭＯＳを作るための高電圧用ＰウェルＨＰＷと２０Ｖ系ＰＭＯＳを作るための高電圧用ＮウェルＨＮＷを備えるように構成される。ＮＭＯＳトランジスタのソース、基板Ｐ−ｓｕｂの電位Ｖｓｕｂは接地電位Ｖｓｓと共通接続する。また、ＰＭＯＳトランジスタのソース、ウェルＨＮＷは電源電位Ｖｐｐに接続する。この構造を採用すると、ＮＶ−ＭＯＳ系のウェルＰＷ、ＮＷ、ＤＮＷと、２０Ｖ系のウェルＨＮＷ、ＨＰＷを電気的に分離できるので、ウェルに異なった電圧を印加できる。【００３９】
電源電圧は、後述する実施の形態の動作例のように、Ｖｓｓ＝−５Ｖ〜０Ｖ，Ｖｐｐ＝−３Ｖ〜２０Ｖとする。この構造自体は、例えばフラッシュメモリのように、消去時にメモリセルのＰウェルに正の電圧を印加するような製品には良く用いられる。また、ディープＮウェルＤＮＷと、高電圧用ＰウェルＨＰＷと高電圧用ＮウェルＨＮＷの分離領域には、絶縁物を埋め込んだ分離溝（トレンチアイソレーション）ＴＩが形成されている。【００４０】
［第１の実施の形態］
図６に本発明の第１の実施の形態によるＤＭＡ（Device Matrix Array）−ＴＥＧ構成を示す。図６に示す半導体装置は、図５のＰウェルＰＷ上に格子状に配列して形成された複数のＮＶ−ＮＭＯＳトランジスタである不揮発性メモリ素子Ｍ１１〜Ｍｍｎ（ｍ、ｎは２以上の整数）からなるメモリセルアレイＭＡと、図５のウェルＨＮＷ又はＨＰＷに形成され、不揮発性メモリ素子Ｍ１１〜Ｍｍｎを選択的に評価するためのプリデコーダ１０１及び１０２、Ｘ（行）アドレス系メインデコーダ１０３並びにＹ（列）アドレス系メインデコーダ１０４と、不揮発性メモリ素子Ｍ１１〜Ｍｍｎのドレイン、ソース及びゲートにＸアドレス系メインデコーダ１０３又はＹアドレス系メインデコーダ１０４を介して接続される各端子Ｖｄｒａｉｎ、ＶｄｒａｉｎＢ、Ｖｓｏｕｒｃｅ、ＶｓｏｕｒｃｅＢ、Ｖｇａｔｅ及びＶｇａｔｅＢとを備えている。端子Ｖｄｒａｉｎと端子ＶｄｒａｉｎＢ、端子Ｖｓｏｕｒｃｅと端子ＶｓｏｕｒｃｅＢ、端子Ｖｇａｔｅと端子ＶｇａｔｅＢは、それぞれ、選択及び非選択の相補の関係にある信号を入出力する端子である。【００４１】
理解し易くするために、メモリセルアレイＭＡについては、複数（ｍ×ｎ）の不揮発性メモリ素子のうち、マトリックス構成の６ビットの不揮発性メモリ素子（以下、被測定メモリ素子あるいは単にメモリ素子とする）Ｍ１１、Ｍ１ｎ、Ｍ２１、Ｍ２ｎ、Ｍｍ１及びＭｍｎのみを表示している。【００４２】
デコーダ回路１０１及び１０２は、外部から入力されたアドレス信号とＴＥＧの動作モードの指示信号に基づいて、Ｘアドレス系メインデコーダ１０３及びＹアドレス系メインデコーダ１０４に対してメモリセルアレイＭＡから任意の一部を選択するための信号を出力する。デコーダ回路１０１及び１０２と、Ｘアドレス系メインデコーダ１０３及びＹアドレス系メインデコーダ１０４とを合わせたもの、あるいは少なくともＸアドレス系メインデコーダ１０３及びＹアドレス系メインデコーダ１０４が、メモリセルアレイＭＡから任意の被測定メモリ素子を選択する選択手段を構成する。【００４３】
メモリセルアレイＭＡにおいて、共通ドレイン線Ｄ１には被測定メモリ素子Ｍ１１〜Ｍｍ１のドレインが接続される。また、共通ソース線Ｓ１にはＭ１１〜Ｍｍ１のソースが接続される。同様に、Ｍ１ｎ〜Ｍｍｎが共通ドレイン線Ｄｎ及び共通ソース線Ｓｎに接続される。一方、各メモリ素子のゲート線は、共通ドレイン、共通ソースと直行する形で設けられ、メモリ素子Ｍ１１〜Ｍ１ｎのゲートが共通ゲート線Ｇ１に、メモリ素子Ｍ２１〜Ｍ２ｎのゲートが共通ゲート線Ｇ２に、そして、メモリ素子Ｍｍ１〜Ｍｍｎのゲートが共通ゲート線Ｇｍにそれぞれ接続される。これらのメモリ素子は例えば図１に示した微細プロセスで構成されるメモリセルである。図６は、これらのメモリ素子がＮＭＯＳトランジスタから構成されている場合を示しており、この場合、各メモリ素子Ｍ１１〜Ｍｍｎは図５のＰウェルＰＷに形成され、ＰウェルＰＷには端子ＰＷが接続されている。ただし、メモリ素子はＮＭＯＳに限らず、ＰＭＯＳトランジスタによって構成することもできる。この場合、各メモリ素子は、図５のＮウェルＮＷに形成され、ＮウェルＮＷに接続した端子が設けられる。【００４４】
次に、デコーダ回路１０１及び１０２並びにＸアドレス系メインデコーダ１０３及びＹアドレス系メインデコーダ１０４について詳細に説明する。デコーダ回路１０１及び１０２並びにＸアドレス系メインデコーダ１０３及びＹアドレス系メインデコーダ１０４は、これらのメモリ素子を選択的に評価する手段として、高耐圧系のＭＯＳトランジスタで構成され、選択回路及び制御回路として機能する。【００４５】
まず、図示しない入力パッド（Ｐａｄ）からアドレス信号が入力され、図示しないアドレスバッファ等を経由してプリデコーダ回路１０１（Ｘアドレス系）及びプリデコーダ１０２（Ｙアドレス系）に入力される。プリデコーダ１０１の出力は、デコード機能を実現するＮＡＮＤ（ナンド）回路１、インバータ２、ゲート選択スイッチ３及びゲート非選択スイッチ４を複数組有して構成されるＸアドレス系メインデコーダ１０３に入力される。また、プリデコーダ１０２の出力は、デコード機能を実現するＮＡＮＤ回路５、インバータ６、ドレイン選択スイッチ７、ドレイン非選択スイッチ８、ソース選択スイッチ９及びソース非選択スイッチ１０を複数組備えて構成されるＹアドレス系メインデコーダ１０４に入力される。【００４６】
メインデコーダ１０３は、ゲート選択スイッチ３によって選択されたゲートに端子Ｖｇａｔｅに印加された外部ゲート電圧Ｖｇａｔｅを入力し、ゲート非選択スイッチ４によって、ゲート選択スイッチ３で選択されたゲート以外の非選択ゲートに端子ＶｇａｔｅＢに印加された非選択ゲート電圧ＶｇａｔｅＢを印加する。また、メインデコーダ１０４は、ドレイン選択スイッチ７及びソース選択スイッチ９の組によって選択されたドレインとソースの組に端子Ｖｄｒａｉｎと端子Ｖｓｏｕｒｃｅから入力されたドレイン電圧ＶｄｒａｉｎとＶｓｏｕｒｃｅを印加し、ドレイン非選択スイッチ８及びソース非選択スイッチ１０によって、ドレイン選択スイッチ７及びソース選択スイッチ９の組で選択されなかった非選択ドレインと非選択ソースの組に端子ＶｄｒａｉｎＢと端子ＶｓｏｕｒｃｅＢから入力されたＶｄｒａｉｎＢとＶｓｏｕｒｃｅＢをそれぞれ印加する。【００４７】
次に図７に示す一覧表に従って、動作を説明する。一括ライト（全てのメモリ素子に同時に書き込みを行う）場合、一括ライト／消去信号を入力するとメインデコーダ１０３，１０４が同時に選択され、共通ゲート線Ｇ１〜Ｇｍ並びに、共通ドレイン線及び共通ソース線Ｄ１，Ｓ１〜Ｄｎ，Ｓｎ全てが選択される。このとき、Ｖｇａｔｅ＝２０Ｖ，Ｖｄｒａｉｎ＝Ｖｓｏｕｒｃｅ＝０Ｖを印加すると、全てのメモリ素子にはゲートに２０Ｖ，ドレイン及びソースに０Ｖが印加され、同時に書き込みが行われる。【００４８】
一方、ページ単位（ゲート単位）で書き込みを行いたい場合には、ページライト／消去信号を入力すると、メインデコーダ１０３は選択的に動作し、メインデコーダ１０４は同時選択されるようにプリデコーダが設定される。例えば、共通ゲート線Ｇ１が選択される場合、Ｖｇａｔｅ＝２０Ｖ，Ｖｄｒａｉｎ＝Ｖｓｏｕｒｃｅ＝０Ｖに設定すると、Ｇ１＝２０Ｖ、Ｄ１，Ｓ１〜Ｄｎ，Ｓｎは全選択され全て０Ｖが印加されるので、Ｇ１に接続されたメモリ素子Ｍ１１〜Ｍ１ｎのみが書き込みされる。【００４９】
ビット単位ライトの場合は、通常モードであり、例えば、Ｖｇａｔｅ＝２０Ｖ，ＶｇａｔｅＢ＝０Ｖ，Ｖｄｒａｉｎ＝Ｖｓｏｕｒｃｅ＝０Ｖ，ＶｄｒａｉｎＢ＝ＶｓｏｕｒｃｅＢ＝１０Ｖに設定すれば、例えば選択されたメモリ素子Ｍ１１には、ゲートが２０Ｖ，ドレイン、ソースが０Ｖとなり書き込みが行われるが、その他のメモリ素子には、例えばＭ１ｎは、ゲートが２０Ｖ、ドレイン、ソース及びチャネル電位が１０Ｖとなり、高電圧が印加されないので、書き込みが行われない。【００５０】
次に、消去について説明する。一括消去時は、一括ライト／消去信号を入力すると、メインデコーダ１０３、１０４が全選択となり、Ｖｇａｔｅ＝０Ｖ，Ｖｄｒａｉｎ＝Ｖｓｏｕｒｃｅ＝ＰＷ＝２０Ｖとすると、全てのメモリ素子のゲートが０Ｖ，ドレイン、ソース及びウェルＰＷが２０Ｖとなり、全てのメモリ素子が消去される。【００５１】
ページ消去の場合は、ページライト／消去信号を入力して、Ｖｇａｔｅ＝０Ｖ，ＶｇａｔｅＢ＝２０Ｖ，Ｖｄｒａｉｎ＝Ｖｓｏｕｒｃｅ＝２０Ｖを印加すると、例えば、共通ゲート線Ｇ１を選択する場合には、Ｇ１＝０Ｖ，Ｇ２〜Ｇｎ＝２０Ｖ，ウェルＰＷは共通に２０Ｖとなるので、Ｇ１に接続されているメモリ素子Ｍ１１〜Ｍ１ｎのみが消去される。【００５２】
次に閾値電圧Ｖｔｈの計測について説明する。Ｖｔｈ計測時は、メモリ素子が過消去されている可能性があり、場合によっては、ゲート電圧を負の値にする必要がある。この場合、周辺のデコーダ回路の基準電圧Ｖｓｓを例えば−３Ｖにする。メモリ素子Ｍ１１が選択された場合を考えると、共通ゲート線Ｇ１にＶｇａｔｅの電圧が供給され、共通ドレイン線Ｄ１にＶｄｒａｉｎが、共通ソース線Ｓ１にＶｓｏｕｒｃｅが接続されるので、Ｖｇａｔｅ＝−３Ｖ〜１０Ｖ、Ｖｄｒａｉｎ＝１Ｖ，Ｖｓｏｕｒｃｅ＝０Ｖ、非選択ゲート電圧ＶｇａｔｅＢ＝−３Ｖとすると、たとえメモリ素子の閾値が−２Ｖであっても、ゲート電圧を変化させながらドレイン電流を計測することで問題なくメモリ素子Ｍ１１の閾値電圧を評価できる。【００５３】
［第２の実施の形態］
図８に第２の実施の形態を示す。図６に示す実施の形態に比べ、周辺回路を簡素化して、さらに大容量化が可能な実施の形態である。メモリセルアレイＭＡ内の構成は、図６に示すものと同一である。プリデコーダ２０１及び２０２、メインデコーダ２０３及び２０４の構成は図６のプリデコーダ１０１及び１０２、メインデコーダ１０３及び１０４とほぼ同等である。【００５４】
メインデコーダ２０３は、複数組のＮＡＮＤ回路２１とインバータ２２で構成され、出力が直接メモリ素子Ｍ１１〜Ｍｍｎの各共通ゲート線Ｇ１〜Ｇｍに接続されている。また、メインデコーダ２０４は、複数組のＮＡＮＤ回路２３、インバータ２４、スイッチ２５、２６で構成されている。各スイッチ２５及び２６の組は、共通ドレイン線Ｄ１及び共通ソース線Ｓ１〜共通ドレイン線Ｄｎ及び共通ソース線Ｓｎの各組にそれぞれ接続されている。図６との違いは、非選択用のスイッチが省略されており、シンプルになっていることである。【００５５】
次に、図９に示す図表に従って、動作を説明する。一括ライト時には、図６と同様に、一括ライト信号が入り、メインデコーダ２０３、２０４が全選択される。このとき、メインデコーダ２０３は全て電源であるＶｐｐが出力されるため、メモリ素子のゲートは全てＶｐｐ電圧（２０Ｖ）が印加される。また、メインデコーダ２０４も全選択されるため、Ｖｄｒａｉｎ＝Ｖｓｏｕｒｃｅ＝０Ｖとすると、全てのメモリ素子のドレインとソースには０Ｖが印加され、全てのメモリ素子が同時に書き込みされる。【００５６】
ページライト時は、ページライト信号が入ると、メインデコーダ２０３はアドレス信号に従って通常の選択動作、メインデコーダ２０４は全選択動作を行うので、Ｖｄｒａｉｎ，Ｖｓｏｕｒｃｅに０Ｖを印加すれば、選択ゲート、例えばＧ１にはＶｐｐ（２０Ｖ）、全てのドレイン及びソースには０Ｖが印加され、Ｇ１のゲートに接続されたメモリ素子のみが書き込みされる。【００５７】
次に消去の説明を行う。一括消去のときは、外部から一括消去信号を出すと、今度は、メインデコーダ２０３が全非選択動作となり、全ての出力がＶｓｓ（＝０Ｖ）となる。このとき、メインデコーダ２０４は全選択となり、ＰＷ＝２０Ｖを印加すれば、メモリ素子の全ゲート電圧が０Ｖ，ウェルＰＷが２０Ｖとなるので、全メモリ素子が消去される。【００５８】
ページ消去時は、ページ消去信号が入力されると、メインデコーダ２０３の論理を全て逆に設定し、選択されたゲート（たとえば共通ゲート線Ｇ１）がＶｓｓ（０Ｖ）、非選択ゲートがＶｐｐ（２０Ｖ）となるので、選択されたゲートに接続されたメモリ素子のみ消去される。【００５９】
次に、閾値電圧Ｖｔｈの計測について説明する。周辺回路の基準電圧Ｖｓｓ＝Ｖｓｕｂ＝−５Ｖとする。Ｖｄｒａｉｎ＝１Ｖ，Ｖｓｏｕｒｃｅ＝０Ｖに設定すると、選択されたゲート、例えばＧ１が選択された場合、Ｖｐｐに−３Ｖ〜１０Ｖ程度を印加すれば、メモリ素子Ｍ１１の閾値が負であっても、閾値を評価できる。【００６０】
デコーダ回路の動作電圧を２Ｖ確保して、Ｖｐｐ＝−３Ｖ，Ｖｓｓ＝−５Ｖとしたが、さらに負のゲート電圧を出力したい場合には、全体を負側にシフトすれば良い。【００６１】
また、メインデコーダ２０３と、メインデコーダ２０４については、電源を同一とする場合と、電源を異なるようにする場合とが考えられる。電源を同一にすると制御が容易になり、電源を異なるようにすれば、細かい制御が可能になる。【００６２】
［第３の実施の形態］
第３の実施の形態を図１０に示す。さらに大容量のメモリ素子を評価する場合、一括モードでは、同時に書きこみ／消去するメモリ素子数が膨大になり、分布（バラツキ）が大きくなり、評価しにくい場合が起こる。この場合には、図１０に示すように、メモリセルアレイＭＡをブロック化（この場合、２つのメモリセルアレイＭＡ１、ＭＡ２にブロック化）しておけば、ブロック毎の書き込み／消去単位として、適度なメモリ素子数に設定できる。【００６３】
図１０に示す実施の形態では、図８に示すメインデコーダ２０３をメインデコーダ２０３−１及び２０３−２に分割し、メモリセルアレイＭＡ１の共通ゲート線Ｇ１−１〜Ｇ１−ｍ及びメモリセルアレイＭＡ２の共通ゲート線Ｇ２−１〜Ｇ２−ｍにメインデコーダ２０３−１及び２０３−２の出力をそれぞれ接続している。また、メモリセルアレイＭＡ１、ＭＡ２は、それぞれ分離されたＰウェルＰＷ１及びＰＷ２に形成されている。メインデコーダ２０４並びに共通ドレイン線Ｄ１及び共通ソース線Ｓ１〜共通ドレイン線Ｄｎ及び共通ソース線Ｓｎの構成は、各共通線がメモリセルアレイＭＡ１、ＭＡ２の２つのブロックにわたって配線されていることを除き、図８と同一である。【００６４】
この場合、例えば消去時、選択ブロックのウェルＰＷ１には高電圧（２０Ｖ）を印加して、非選択ブロックのウェルＰＷ２は０Ｖとする。ＰＷ１，ＰＷ２は外部から直接電源として入力しても良いし、図示していないが、デコーダ回路により、選択的に電圧を印加する方式もできる。【００６５】
［各実施の形態の変形例］
第１〜３の実施の形態では、書き込み方式としてＦ−Ｎ（Fowler-Nordheim）のトンネル電流による書き込みを例に説明したが、ホットエレクトロンによる書き込み方式も可能である。図６〜図１０において、ホットエレクトロン書き込みを採用した場合の、書き込み動作を図１１の表に示す。【００６６】
ページライトは、共通ドレイン線Ｄ１〜Ｄｎに５Ｖ、共通ゲート線Ｇ１〜Ｇｎに７Ｖ、共通ソース線Ｓ１〜Ｓｎ＝０Ｖ、を印加すると、メモリ素子Ｍ１１〜Ｍ１ｎのメモリセルにホットエレクトロン書き込みが行われる。【００６７】
ビットライトは、共通ドレイン線Ｄ１に５Ｖ、共通ゲート線Ｇ１に７Ｖを印加し、他のドレイン、ゲート及びソースは全て０Ｖとすれば、メモリ素子Ｍ１１のみ選択されて、ホットエレクトロン書き込みが行われる。【００６８】
一括ライトも原理的には可能であるが、ホットエレクトロン書き込みの場合、例えば、１メモリセル当たり、１００μＡ程度のドレイン電流が流れるため、例えば、ｍ＝ｎ＝１０２４、すなわち１Ｍビットのメモリセルがある場合、約１００Ａ（アンペア）の電流となり、現実的ではない。【００６９】
本発明の実施の形態は、上記に限らず、例えばメモリセルアレイＭＡを分割するかどうかや分割数を各実施の形態で自由に選択可能である。また、たとえば第１の実施の形態の構成と第２の実施の形態の構成を交換したり、組み合わせたりする変更が適宜可能である。
【産業上の利用可能性】
【００７０】
本発明によれば、不揮発性メモリ素子とその選択回路（選択手段）とを同一の基板上で別ウェルとして構成し、不揮発性メモリ素子と選択回路との電源を別としたことによって、不揮発性メモリ素子に対してマイナス電位を印加することが可能となるとともに、多数ある不揮発性メモリ素子に対して選択回路を介して少数の外部接続端子で外部から不揮発性メモリ素子が選択できる。そのため、図２のフェーズＩとフェーズＩＩとの検査が同時に実行できるという効果が得られる。すなわち、本発明を用いれば、不揮発性メモリ素子の初期開発においても、大規模なＤＭＡ−ＴＥＧを実現でき、開発期間の短縮、評価の容易化が実現できる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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