(57)【特許請求の範囲】
【請求項１】
所定の発振周波数の注入同期信号を発生する第１の発振器と、
前記第１の発振器により発生された注入同期信号を検波し、該注入同期信号の高周波電力に応じた直流電圧を発生すると共に該所定の発振周波数の高調波を発生する検波回路と、
第１の端子から第３の端子を有するトランジスタからなり、該第１の端子に前記検波回路の出力が供給され、該第２の端子に電源が供給され、該第３の端子が接地され、該注入同期信号に同期し、且つ該所定の発振周波数をｎ（ｎは任意の自然数）逓倍した発振周波数の発振信号を発生する第２の発振器とを備えた注入同期発振器。
【請求項２】
所定の発振周波数の注入同期信号を発生する第１の発振器と、
前記第１の発振器により発生された注入同期信号を検波し、該注入同期信号の高周波電力に応じた直流電圧を発生すると共に該所定の発振周波数の高調波を発生する検波回路と、
第１の端子から第３の端子を有するトランジスタからなり、該第１の端子に前記検波回路の出力が供給され、該第２の端子が接地され、該第３の端子に自律的に直流バイアスを供給する自己バイアス回路が接続され、該注入同期信号に同期し、且つ該所定の発振周波数をｎ（ｎは任意の自然数）逓倍した発振周波数の発振信号を発生する第２の発振器とを備えた注入同期発振器。
【請求項３】
前記第２の発振器は、
前記第２の端子と前記電源との間に接続され、当該第２の発振器の発振周波数を決定するインダクタとキャパシタとの並列共振回路を備えたことを特徴とする請求項１記載の注入同期発振器。
【請求項４】
前記第２の発振器は、
前記第２の端子と前記接地との間に接続され、当該第２の発振器の発振周波数を決定するインダクタとキャパシタとの並列共振回路を備えたことを特徴とする請求項２記載の注入同期発振器。
【請求項５】
前記検波回路は、
結合線路と検波用ダイオードとにより構成され、
該結合線路は、
前記第２の発振器を構成するリアクタンス素子と該検波回路の機能とを共用することを特徴とする請求項１から請求項４のうちのいずれか１項記載の注入同期発振器。
【請求項６】
前記第２の発振器は、
複数の発振器を備え、それぞれの発振器に前記検波回路の出力が供給され、それぞれ発振信号を発生することを特徴とする請求項１から請求項５のうちのいずれか１項記載の注入同期発振器。
【請求項７】
前記第１の発振器は、
注入同期信号を無線により前記検波回路に伝送することを特徴とする請求項１から請求項６のうちのいずれか１項記載の注入同期発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＨＦ(Ultra High Frequency)、マイクロ波、ミリ波帯の注入同期発振器に関する。
【背景技術】
【０００２】
従来の注入同期発振器は、能動素子に基準発振器からの注入信号を注入すると共に、能動素子にバイアス端子Ｖｂｂおよびバイアス端子Ｖｃｃを設け、それぞれに外部電源から直流バイアスを印加することで、発振出力を得ている（下記非特許文献１）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】“Millimeter-wave HBT MMIC Synthesizers using subharmonically Injection-Locked Oscillators”19th Gallium Arsenide Integrated Circuit(GaAs IC)Symposium，Technical Digest 1997 IEEE p271-p274
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の注入同期発振器は、前記のように構成されているので、能動素子に基準発振器からの注入信号を注入する回路の他、外部電源や直流バイアスを印加するためリアクタンス素子などで構成されるバイアス回路を設けなくてはならず、回路規模が大きくなる課題があった。
【０００５】
本発明は、前記課題を解消するためになされたものであり、回路規模を小型化する注入同期発振器を得ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の注入同期発振器は、検波回路により発生される注入同期信号の高周波電力に応じた直流電圧および所定の発振周波数の高調波を、第２の発振器を構成するトランジスタの第１の端子に供給するものである。
【発明の効果】
【０００７】
本発明によれば、トランジスタに注入同期信号を注入する回路と、トランジスタに直流バイアスを印加するバイアス回路とを検波回路で共用することができ、注入同期発振器の回路規模を小型化することができる。
また、所定の発振周波数の高調波をトランジスタの第１の端子に供給するので、注入同期発振器として同期を容易にすることができる効果がある。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による注入同期発振器の概略を示す回路図である。
【図２】この発明の実施の形態１による注入同期発振器の詳細を示す回路図である。
【図３】この発明の実施の形態２による注入同期発振器の概略を示す回路図である。
【図４】この発明の実施の形態２による注入同期発振器の詳細を示す回路図である。
【図５】この発明の実施の形態３による注入同期発振器の概略を示す回路図である。
【図６】この発明の実施の形態３による注入同期発振器の概略を示す回路図である。
【図７】この発明の実施の形態３による注入同期発振器の詳細を示す回路図である。
【図８】この発明の実施の形態４による注入同期発振器の詳細を示す回路図である。
【図９】この発明の実施の形態５による注入同期発振器の概略を示す回路図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１による注入同期発振器の概略を示す回路図である。
図１（ａ）において、基準発振器１は、発振周波数ｆｏの注入同期信号を発生する。
検波回路２は、注入同期信号を検波し、注入同期信号の高周波電力に応じた直流電圧と、発振周波数ｆｏの整数倍の高調波を発生する。
【００１０】
発振器３は、図１（ｂ）に示すように、ドレイン端子９、ゲート端子１０、およびソース端子１１を備えた電界効果トランジスタ（以下、ＦＥＴと言う）８などの能動素子と、リアクタンス素子（図示せず）などからなる。よって、ＦＥＴ８を駆動するための直流バイアスが必要となる。
【００１１】
図１（ａ）において、電源端子４は、検波回路２の出力側に接続されると共にＦＥＴ８のドレイン端子９側に接続される。よって、ＦＥＴ８のドレイン端子９側に、検波回路２による注入同期信号の高周波電力に応じた直流バイアスと、発振周波数ｆｏの整数倍の高調波が供給される。
【００１２】
また、電源端子５は、電源７に接続されると共にＦＥＴ８のゲート端子１０側に接続される。よって、ＦＥＴ８のゲート端子１０側に電源７による直流バイアスが供給される。さらに、電源端子６は、グランドに接続されると共にＦＥＴ８のソース端子１１側に接続される。よって、ＦＥＴ８のソース端子１１側がグランドに接続される。
【００１３】
したがって、発振器３は、検波回路２から供給される発振周波数ｆｏの整数倍の高調波により、注入同期信号に同期し、且つ発振周波数ｆｏをｎ（ｎは任意の自然数）逓倍した発振周波数ｎｆｏの発振信号を発生する。
【００１４】
このように、検波回路２は、注入同期信号の高周波電力に応じた直流電圧を発生すると共に、発振周波数ｆｏの整数倍の高調波を発生するので、この検波回路２の出力をＦＥＴ８のドレイン端子９側に接続することにより、ＦＥＴ８に直流バイアスを印加する外部電源やバイアス回路が不要になり、回路規模を小型化する。
また、注入同期信号として、発振周波数ｆｏの整数倍の高調波を用いることによって、注入同期発振器として同期を容易にする。
【００１５】
図２はこの発明の実施の形態１による注入同期発振器の詳細を示す回路図である。
図２において、検波回路２は、基準発振器１の注入同期信号から直流成分を除去するキャパシタ２１、注入同期信号を半波整流することで、注入同期信号の高周波電力に応じた直流電圧を発生すると共に、発振周波数ｆｏの整数倍の高調波を発生する検波用ダイオード２２、周波数ｎｆｏで概略１／４波長の電気長を有し、周波数ｎｆｏの信号を短絡するλ/４線路２３からなる。
【００１６】
発振器３において、λ/４線路１２は、周波数ｎｆｏで概略１／４波長の電気長を有し、周波数ｎｆｏの信号で開放する。キャパシタ１３は、発振信号から直流成分を除去する。負荷１４は、発振器３から発振信号を取り出す。
【００１７】
ゲートバイアス回路１５は、周波数ｎｆｏで概略１／４波長の電気長を有し、周波数ｎｆｏの信号で開放するλ/４線路１５１、周波数ｎｆｏで概略短絡と見なすことのできるキャパシタ１５２からなる。
【００１８】
直列共振回路１６は、インダクタ１６１およびキャパシタ１６２からなり、周波数ｎｆｏの共振周波数を有する。
なお、発振回路用のリアクタンス素子３１〜３７は、マイクロストリップ線路により形成され、インピーダンス整合等を行う。
【００１９】
図２において、電源端子４に検波回路２による注入同期信号の高周波電力に応じた直流バイアスが供給され、電源端子５に電源７による直流バイアスが供給される。
よって、ＦＥＴ８のドレインおよびゲートに直流バイアスが供給されることで、発振器３は、直列共振回路１６の共振周波数ｎｆｏで発振周波数が概略決定され、発振動作を行う。
【００２０】
さらに、電源端子４に検波回路２による発振周波数ｆｏの整数倍の高調波が供給される。
よって、概略ｎｆｏで発振している発振器３を、基準発振器１に同期させ、発振器３の発振周波数がｎｆｏになる。
この結果、発振器３のドレインに外部から直流電圧のみを供給した場合に比べて、位相雑音を良好にする。
【００２１】
この実施の形態１によれば、検波回路２により発生される注入同期信号の高周波電力に応じた直流電圧および発振周波数ｆｏの高調波を、発振器３を構成するＦＥＴ８のドレインに供給するので、ＦＥＴ８に注入同期信号を注入する回路と、ＦＥＴ８に直流バイアスを印加するバイアス回路とを検波回路２で共用することができ、注入同期発振器の回路規模を小型化することができる。
また、発振周波数ｆｏの高調波をＦＥＴ８のドレインに供給するので、注入同期発振器として同期を容易にすることができる。
【００２２】
実施の形態２．
図３はこの発明の実施の形態２による注入同期発振器の概略を示す回路図である。
図３において、電源端子５は、グランドに接続される。また、電源端子６は、発振器３のソース端子１１側との間に、自律的に直流バイアスを供給する自己バイアス回路１７が接続される。その他の構成については、図１と同様である。
【００２３】
自己バイアス回路１７により、ＦＥＴ８のソースに直流的に正電圧が発生し、ＦＥＴ８のゲートをグランドに接続することによって、相対的にＦＥＴ８のゲートに直流バイアスがかかるため、ＦＥＴ８が自律的に駆動される。
このように、電源端子６と発振器３のソース端子１１側との間に、自己バイアス回路１７を接続することにより、図１において、ＦＥＴ８の電源端子５に接続された電源７が不要になり、回路規模を小型化する。
【００２４】
図４はこの発明の実施の形態２による注入同期発振器の詳細を示す回路図である。
図４において、自己バイアス回路１７は、周波数ｎｆｏで概略１／４波長の電気長を有し、周波数ｎｆｏの信号を開放するλ/４線路１７１、帰還抵抗１７２、周波数ｎｆｏで概略短絡と見なすことのできるキャパシタ１７３からなる。その他の構成については、図２と同様である。
【００２５】
自己バイアス回路１７において、キャパシタ１７３は、周波数ｎｆｏで概略短絡と見なすことのできる容量値に設定することにより、ＦＥＴ８のソース端子から自己バイアス回路１７を見込んだインピーダンスは、周波数ｎｆｏで開放と見なすことができる。
また、帰還抵抗１７２により、ＦＥＴ８のソース端子には直流的に正電圧が発生し、ＦＥＴ８のゲートをグランドに接続することによって、相対的にＦＥＴ８のゲートに直流バイアスがかかるため、ＦＥＴ８が自律的に駆動される。
【００２６】
この実施の形態２によれば、ＦＥＴ８のゲート端子が接地され、ソース端子に自律的に直流バイアスを供給する自己バイアス回路１７が接続されるので、電源７が不要になり、更に注入同期発振器の回路規模を小型化することができる。
【００２７】
実施の形態３．
図５はこの発明の実施の形態３による注入同期発振器の概略を示す回路図である。
図５において、電源端子５は、電源７に接続されると共にＦＥＴ８のゲート端子１０側との間に、周波数ｎｆｏの共振周波数を有する並列共振回路１８が接続される。
並列共振回路１８は、インダクタ１８１およびキャパシタ１８２からなる。その他の構成については、図１と同様である。
【００２８】
図１および図２では、電源端子５とＦＥＴ８のゲート端子１０側との間にゲートバイアス回路１５が接続され、また、発振器３の発振周波数ｎｆｏを直列共振回路１６により決定した。
図５では、この直列共振回路１６に代えて、ゲートバイアス回路１５の配置位置に、発振器３の発振周波数ｎｆｏを決定する並列共振回路１８を設ける。
【００２９】
並列共振回路１８のインダクタ１８１は、電源７を直流的にＦＥＴ８のゲート端子１０側に供給する。また、電源７は、高周波的にグランドに接続される。
このように、電源端子５とＦＥＴ８のゲート端子１０側との間に、並列共振回路１８を接続することにより、図１において必要であったゲートバイアス回路１５が、図５において不要になり、回路規模を小型化する。
【００３０】
図６はこの発明の実施の形態３による注入同期発振器の概略を示す回路図である。
図６において、電源端子５は、グランドに接続されると共にＦＥＴ８のゲート端子１０側との間に、周波数ｎｆｏの共振周波数を有する並列共振回路１８が接続される。
並列共振回路１８は、図５で示した構成と同様である。
【００３１】
図３および図４では、電源端子５とＦＥＴ８のゲート端子１０側との間にゲートバイアス回路１５が接続され、また、発振器３の発振周波数ｎｆｏを直列共振回路１６により決定した。
図６では、この直列共振回路１６に代えて、ゲートバイアス回路１５の配置位置に、発振器３の発振周波数ｎｆｏを決定する並列共振回路１８を設ける。
【００３２】
並列共振回路１８のインダクタ１８１は、グランドを直流的にＦＥＴ８のゲート端子１０側に接続する。
このように、電源端子５とＦＥＴ８のゲート端子１０側との間に、並列共振回路１８を接続することにより、図３において必要であったゲートバイアス回路１５が、図６において不要になり、回路規模を小型化する。
図７はこの発明の実施の形態３による注入同期発振器の詳細を示す回路図である。
【００３３】
この実施の形態３によれば、電源端子５とＦＥＴ８のゲート端子１０側との間に接続され、発振器３の発振周波数ｎｆｏを決定するインダクタ１８１とキャパシタ１８２との並列共振回路１８を備えたので、ゲートバイアス回路１５が不要になり、更に注入同期発振器の回路規模を小型化することができる。
【００３４】
実施の形態４．
図８はこの発明の実施の形態４による注入同期発振器の詳細を示す回路図である。
図８において、結合線路１９ａは、一端が基準発振器１の出力側に接続される。
また、結合線路１９ｂは、結合線路１９ａに一定間隔を空けて平行に配置され、一端がリアクタンス素子３５とリアクタンス素子３７との間に接続される。
なお、検波用ダイオード２２は、結合線路１９ｂの側辺に接続される。その他の構成については、図７と同様である。
【００３５】
図７では、検波回路２として、キャパシタ２１およびλ／４線路２３を備え、ＦＥＴ８のドレイン側に、λ／４線路１２およびリアクタンス素子３６を備えたものを示した。
図８では、これらキャパシタ２１、λ／４線路２３、λ／４線路１２およびリアクタンス素子３６に代えて、結合線路１９ａ，１９ｂを設ける。
【００３６】
結合線路１９ａ，１９ｂは、直流成分が遮断されるためキャパシタ２１の代わりになる。また、結合線路１９ａ，１９ｂ全体でのインピーダンスを、λ／４線路２３、λ／４線路１２およびリアクタンス素子３６を合わせたインピーダンスに設定することで、代用可能になる。
【００３７】
この実施の形態４によれば、結合線路１９ａ，１９ｂが、発振器３を構成するλ／４線路１２およびリアクタンス素子３６と、検波回路２を構成するキャパシタ２１およびλ／４線路２３との機能を共用するので、更に注入同期発振器の回路規模を小型化することができる。
【００３８】
実施の形態５．
図９はこの発明の実施の形態５による注入同期発振器の概略を示す回路図である。
図９において、発振器３０１〜３０ｍ（ｍは任意の自然数）は、前記各図で示した発振器に相当する。負荷１４１〜１４ｍは、各発振器３０１〜３０ｍから発振信号を取り出す。その他の構成については、前記各図と同様である。
【００３９】
図９では、基準発振器１および検波用ダイオード２２を共通化して、前記各図におけるいずれかの発振器をｍ個並列接続したものである。
また、検波回路２の入力端子と、基準発振器１の出力端子は、必ずしも物理的に接続されている必要はなく、空間的に接続されていれば所望の動作および効果が得られる。
例えば、基準発振器１の出力端子から注入同期信号を無線による電波で、検波回路２の入力端子に伝送するようにしても良い．
【００４０】
この実施の形態５によれば、複数の発振器３０１〜３０ｍを備えたので、回路規模が小型化され、同期を容易にした注入同期発振器の出力を複数個同時に取り出すことができる。
また、基準発振器１と検波回路２との接続を無線伝送にしたので、配線を行うことなく、基準発振器１と検波回路２との設置箇所の自由度を広げることができる。
【００４１】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４２】
１  基準発振器、２  検波回路、３，３０１〜３０ｍ  発振器、４〜６  電源端子、７  電源、８  電界効果トランジスタ、９  ドレイン端子、１０  ゲート端子、１１  ソース端子、１２，２３，１５１，１７１  λ/４線路、１３，２１，１５２，１６２，１７３，１８２  キャパシタ、１４，１４１〜１４ｍ  負荷、１５  ゲートバイアス回路、１６  直列共振回路、１７  自己バイアス回路、１８  並列共振回路、１９ａ，１９ｂ  結合線路、２２  検波用ダイオード、３１〜３７  リアクタンス素子、  １６１，１８１  インダクタ、１７２  帰還抵抗。
【図１】
0005627540.tif 000002
【図２】
0005627540.tif 000003
【図３】
0005627540.tif 000004
【図４】
0005627540.tif 000005
【図５】
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【図６】
0005627540.tif 000007
【図７】
0005627540.tif 000008
【図８】
0005627540.tif 000009
【図９】
0005627540.tif 000010