(57)【特許請求の範囲】
【請求項１】
電子走行層及び該電子走行層上に配置された電子供給層を有する窒化物系化合物半導体層上に前記窒化物系化合物半導体層とショットキー接触する第１の電極と、
前記第１の電極上に形成され、前記電子供給層に圧縮応力を与える第１の絶縁膜と、
前記第１の電極から離間した前記窒化物系化合物半導体層上に前記窒化物系化合物半導体層と低抵抗接触する第２の電極の第１の部分と、
前記第１の電極と前記第１の絶縁膜を介して形成され、前記第２の電極の第１の部分と電気的に接続し、平面的に見て、前記第１の電極の上を跨ぐように延伸している第２の電極の第２の部分と、
前記第２の電極の第２の部分の上に形成され、前記電子供給層に引っ張り応力を与える第２の絶縁膜と
を有する半導体装置であって、
前記第２の電極の第２の部分の厚みは、前記第２の絶縁膜による前記引っ張り応力を緩和するために前記第２の電極の第１の部分の厚みよりも厚く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の電極の第２の部分の厚みは第２の絶縁膜の厚みの５倍以上であることを特徴とする半導体装置。
【請求項３】
電子走行層及び該電子走行層上に配置された電子供給層を有する窒化物系化合物半導体層上に前記窒化物系化合物半導体層とショットキー接触もしくは絶縁膜を介してＭＩＳ構造を備えるゲート電極と、
前記ゲート電極上に形成され、前記電子供給層に圧縮応力を与える第１の絶縁膜と、
前記ゲート電極から離間した前記窒化物系化合物半導体層上に前記窒化物系化合物半導体層と低抵抗接触するソース電極の第１の部分と、
前記ゲート電極と前記第１の絶縁膜を介して形成され、前記ソース電極の第１の部分と電気的に接続し、平面的に見て、前記ゲート電極の上を跨ぐように延伸している前記ソース電極の第２の部分と、
前記ソース電極の第２の部分の上に形成され、前記電子供給層に引っ張り応力を与える第２の絶縁膜と
を有する半導体装置であって、
前記ソース電極の第２の部分の厚みは、前記第２の絶縁膜による前記引っ張り応力を緩和するために前記ソース電極の第１の部分の厚みよりも厚く形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ソース電極の第２の部分の厚みは第２の絶縁膜の厚みの５倍以上であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記第１の絶縁膜はシリコン酸化膜で形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置において、
前記第２の絶縁膜はシリコン窒化膜またはポリイミド樹脂膜のいずれかまたは両方が積層されて形成されていることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置において、
前記窒化物系化合物半導体層はヘテロ接合を有し、ヘテロ接合面の近傍に２次元キャリアガス層が生じていることを特徴とする半導体装置。
【請求項８】
請求項３乃至６のいずれかに記載の半導体装置において、
前記ゲート電極は、
前記窒化物系化合物半導体層とショットキー接触もしくは絶縁膜を介してＭＩＳ構造を備える前記ゲート電極の第１の部分と、
前記窒化物系化合物半導体層上に第３の絶縁膜を介して設けられた前記ゲート電極の第２の部分と
を有し、
平面的に見て、前記第２の電極の第２の部分は前記第１の電極の第１の部分および第２の部分を跨るように形成されていることを特徴とする半導体装置。
【請求項９】
電子走行層及び該電子走行層上に配置された電子供給層を有する窒化物系化合物半導体層の上に前記窒化物系化合物半導体層と低抵抗接触する第２の電極の第１の部分を形成する工程と、
窒化物系化合物半導体層の上に前記窒化物系化合物半導体層とショットキー接触する第１の電極を形成する工程と、
前記第１の電極上に、前記電子供給層に圧縮応力を与える第１の絶縁膜を形成する工程と、
前記第２の電極の第１の部分と電気的に接続し、上面側から見て前記第１の電極の上を跨ぐように前記第１の電極と前記第１の絶縁膜を介して配置され、前記第２の電極の第１の部分よりも厚く形成される前記第２の電極の第２の部分を形成する工程と、
前記第２の電極の第２の部分上に、前記電子供給層に引っ張り応力を与える第２の絶縁膜を形成する工程と  を有し、前記第２の絶縁膜による前記引っ張り応力を緩和するために前記第２の部分の厚みを前記第１の部分の厚みよりも厚く形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記窒化物系化合物半導体層はヘテロ接合を有しており、ヘテロ界面近傍に２次元電子ガス層を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
前記第１の絶縁膜はシリコン酸化膜で形成され、前記第２の絶縁膜は、シリコン窒化膜で形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、厚いソースフィールドプレート（ＦＰ：Field Plate）電極による応力緩和機構に特徴を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物系化合物半導体を用いた半導体素子は高周波・高耐圧特性を有することから、近年注目されている。しかし、窒化物系化合物半導体を用いた半導体素子は高電圧動作時のドレイン電流の低下（いわゆる電流コラプス現象）やゲート漏れ電流の問題から、スイッチング素子などのパワーデバイスとしては実用化されていない。
【０００３】
その解決法の１つとして、ゲート電極の主部分（以下、ゲート電極）から延伸したフィールドプレート（ＦＰ）電極部分（以下、ＦＰ電極）をドレイン電極とゲート電極との間に設けた、窒化物系化合物半導体からなる半導体素子が開示されている。（例えば、特許文献１参照。）。
【０００４】
特許文献１では、ゲート電極を跨ぐように、ゲート電極と絶縁膜を介して、ソース電極と電気的に接続したソースＦＰ電極をドレイン電極側まで延伸させたソースＦＰ構造を備えている。しかし、ソースＦＰ電極構造だけでは、ゲート電極端近傍に生じる電界集中を十分に緩和できず、高耐圧が得られない場合がある。その問題を解決する手法として、特許文献１によれば、ソースＦＰ電極の下にドレイン電極・ゲート電極間のドレイン電極側に延伸するゲートＦＰ構造を設ける構造を開示している。
【特許文献１】特開２００５−９３８６４号公報（第８頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置に良好な耐湿性を持たせるため、保護膜としてシリコン酸化膜よりもシリコン窒化膜が利用されている。さらに、シリコン窒化膜の上にポリイミド樹脂からなる膜などからなり、半導体装置の表面を保護するパッシベーション膜も更に形成されている。このように形成すると、耐湿性が高く外部絶縁性も高い半導体装置が得られる。
【０００６】
しかし、シリコン窒化膜やポリイミド樹脂は形成時に引っ張り応力が生じるため、引っ張り応力の影響でショットキー障壁の高さが低下して、ゲート漏れ電流が増加してしまうという問題がある。
【０００７】
本発明の目的は、コプラス時オン抵抗を低減化し、かつゲート漏れ電流を低減化した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の請求項１に記載の半導体装置は、電子走行層及び該電子走行層上に配置された電子供給層を有する窒化物系化合物半導体層上に前記窒化物系化合物半導体層とショットキー接触する第１の電極と、前記第１の電極上に形成され、電子供給層に圧縮応力を与える第１の絶縁膜と、前記第１の電極から離間した前記窒化物系化合物半導体層上に前記窒化物系化合物半導体層と低抵抗接触する第２の電極の第１の部分と、前記第１の電極と前記第１の絶縁膜を介して形成され、前記第２の電極の第１の部分と電気的に接続し、平面的に見て、前記第１の電極の上を跨ぐように延伸している第２の電極の第２の部分と、前記第２の電極の第２の部分の上に形成され、電子供給層に引っ張り応力を与える第２の絶縁膜とを有する半導体装置であって、前記第２の電極の第２の部分の厚みは、第２の絶縁膜による引っ張り応力を緩和するために第２の電極の第１の部分の厚みよりも厚く形成されていることを特徴とする。
【０００９】
本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記第２の電極の第２の部分の厚みは第２の絶縁膜の厚みの５倍以上であることを特徴とする。
【００１０】
本発明の請求項３に記載の半導体装置は、電子走行層及び該電子走行層上に配置された電子供給層を有する窒化物系化合物半導体層上に前記窒化物系化合物半導体層とショットキー接触もしくは絶縁膜を介してＭＩＳ構造を備えるゲート電極と、前記ゲート電極上に形成され、電子供給層に圧縮応力を与える第１の絶縁膜と、前記ゲート電極から離間した前記窒化物系化合物半導体層上に前記窒化物系化合物半導体層と低抵抗接触するソース電極の第１の部分と、前記ゲート電極と前記第１の絶縁膜を介して形成され、前記ソース電極の第１の部分と電気的に接続し、平面的に見て、前記ゲート電極の上を跨ぐように延伸している前記ソース電極の第２の部分と、前記ソース電極の第２の部分の上に形成され、電子供給層に引っ張り応力を与える第２の絶縁膜とを有する半導体装置であって、前記ソース電極の第２の部分の厚みは、第２の絶縁膜による引っ張り応力を緩和するために前記ソース電極の第１の部分の厚みよりも厚く形成されていることを特徴とする。
【００１１】
本発明の請求項４に記載の半導体装置は、請求項３に記載の半導体装置において、前記ソース電極の第２の部分の厚みは第２の絶縁膜の厚みの５倍以上であることを特徴とする。
【００１２】
本発明の請求項５に記載の半導体装置は、請求項１乃至４のいずれかに記載の半導体装置において、前記第１の絶縁膜はシリコン酸化膜で形成されていることを特徴とする。
【００１３】
本発明の請求項６に記載の半導体装置は、請求項１乃至５のいずれかに記載の半導体装置において、前記第２の絶縁膜はシリコン窒化膜またはポリイミド樹脂膜のいずれかまたは両方が積層されて形成されていることを特徴とする。
【００１４】
本発明の請求項７に記載の半導体装置は、請求項１乃至６のいずれかに記載の半導体装置において、前記窒化物系化合物半導体層はヘテロ接合を有し、ヘテロ接合面の近傍に２次元キャリアガス層が生じていることを特徴とする。
【００１５】
本発明の請求項８に記載の半導体装置は、請求項３乃至６のいずれかに記載の半導体装置において、前記ゲート電極は、前記窒化物系化合物半導体層とショットキー接触もしくは絶縁膜を介してＭＩＳ構造を備える前記ゲート電極の第１の部分と、前記窒化物系化合物半導体層上に第３の絶縁膜を介して設けられた前記ゲート電極の第２の部分とを有し、平面的に見て、前記第２の電極の第２の部分は前記第１の電極の第１の部分および第２の部分を跨るように形成されていることを特徴とする。
【００１６】
本発明の請求項９に記載の半導体装置の製造方法は、電子走行層及び該電子走行層上に配置された電子供給層を有する窒化物系化合物半導体層の上に前記窒化物系化合物半導体層と低抵抗接触する第２の電極の第１の部分を形成する工程と、窒化物系化合物半導体層の上に前記窒化物系化合物半導体層とショットキー接触する第１の電極を形成する工程と、第１の電極上に、電子供給層に圧縮応力を与える第１の絶縁膜を形成する工程と、前記第２の電極の第１の部分と電気的に接続し、上面側から見て前記第１の電極の上を跨ぐように前記第１の電極と前記第１の絶縁膜を介して配置され、前記第２の電極の第１の部分よりも厚く形成される前記第２の電極の第２の部分を形成する工程と、第２の電極の第２の部分上に、電子供給層に引っ張り応力を与える第２の絶縁膜を形成する工程とを有し、前記第２の絶縁膜による引っ張り応力を緩和するために第２の部分の厚みを第１の部分の厚みよりも厚く形成することを特徴とする。
【００１７】
本発明の請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法において、前記窒化物系化合物半導体層はヘテロ接合を有しており、ヘテロ界面近傍に２次元電子ガス層を有することを特徴とする。
【００１８】
本発明の請求項１１に記載の半導体装置の製造方法は、請求項９または１０に記載の半導体装置の製造方法において、前記第１の絶縁膜はシリコン酸化膜で形成され、前記第２の絶縁膜は、シリコン窒化膜で形成されることを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置およびその製造方法によれば、コプラス時オン抵抗を低減化し、かつゲート漏れ電流を低減化することができる。
【発明を実施するための最良の形態】
【００２０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２１】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２２】
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体装置の模式的断面構造図を示す。
【００２３】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、窒化物系化合物半導体層（３,４）上に窒化物系化合物半導体層（３,４）とショットキー接触する第１の電極７と、第１の電極７上に形成された第１の絶縁膜１８と、第１の電極７から離間した窒化物系化合物半導体層（３,４）上に窒化物系化合物半導体層（３,４）と低抵抗接触する第２の電極（５,９）の第１の部分（５）と、第１の電極７と第１の絶縁膜１８を介して形成され、平面的に見て、第２の電極（５,９）の第１の部分（５）側から、第１の電極７の上を跨ぐように延伸している第２の電極（５,９）の第２の部分（９）と、第２の電極（５,９）の第２の部分（９）の上に形成された第２の絶縁膜１０とを有する。
【００２４】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、第２の電極（５,９）の第２の部分（９）の厚みは第２の電極（５,９）の第１の部分（５）の厚みよりも厚く形成されていることを特徴とする。
【００２５】
また、本発明の第１の実施の形態に係る半導体装置においては、図１に示すように、第２の電極（５,９）の第２の部分（９）の厚みは第２の絶縁膜１０の厚みの約５倍以上であることを特徴とする。
【００２６】
また、本発明の第１の実施の形態に係る半導体装置においては、図１に示すように、第１の絶縁膜１８はシリコン酸化膜で形成されていることを特徴とする。
【００２７】
また、本発明の第１の実施の形態に係る半導体装置においては、図１に示すように、第２の絶縁膜１０はシリコン窒化膜またはポリイミド樹脂膜のいずれかまたは両方が積層されて形成されていることを特徴とする。
【００２８】
また、本発明の第１の実施の形態に係る半導体装置においては、図１に示すように、窒化物系化合物半導体層（３,４）はヘテロ接合を有し、ヘテロ接合面の近傍に２次元キャリアガス層が生じていることを特徴とする。
【００２９】
図１に示すように、本発明の第１の実施の形態に係る半導体装置は、単結晶シリコン（Ｓｉ）やシリコンカーバイト（ＳｉＣ）、セラミックなどの基板１の上に、後述する電子走行層３と基板１との格子定数差を緩和し、電子走行層３の結晶性を良好にするための周知の緩衝層(バッファ層)２を有する。
【００３０】
バッファ層２の上には第１の窒化物系化合物半導体からなる電子走行層３、第２の窒化物系化合物半導体からなる電子供給層４が順に積層されている。電子走行層３と電子供給層４との界面の電子走行層３側に２次元電子ガス層１２が生じている。電子供給層４の上にはソース電極５、ドレイン電極６、ゲート電極７が設けられている。
【００３１】
電子供給層４の上に配置されるソース電極５、およびドレイン電極６は、例えば、厚さ約２５ｎｍ程度のＴｉ層と、厚さ約５００ｎｍ程度のＡｌ層からなる積層電極構造Ｔｉ／Ａｌをスパッタまたは真空蒸着したのちにアニールを行って形成する。
【００３２】
また、ゲート電極７は、例えば、フォトリソグラフィー技術によって所望のパターン形状を得てから、所望のレジストパターンを形成後、厚さ約２５ｎｍ程度のＮｉ層と、厚さ約５００ｎｍ程度のＡｌ層と、厚さ約２５ｎｍ程度のＴｉ層からなる積層電極構造Ｎｉ／Ａｌ／Ｔｉからなる積層構造をスパッタまたは真空蒸着した後にリフトオフによって形成する。
【００３３】
電流コラプス現象は、半導体装置のゲート・ドレイン間に高電圧を印加した時に、ゲート電極７からゲート・ドレイン間の表面に電子が注入されて結晶欠陥を有する窒化物系化合物半導体層（電子供給層４）の表面準位に捕獲・蓄積されて２次元電子ガス層１２の電子濃度が減少し、ゲート電極７にデバイスがオン状態になる電圧を印加しても、表面準位からの電子放出が遅いために定常的なドレイン・ソース間電流Idsが減少する現象と考えられている。
【００３４】
図２は、本発明の第１の実施の形態に係る半導体装置の構成において、図１に示すように、ゲート電極７上にシリコン酸化膜１８を配置した場合のＮｉ（７）／ＡｌＧａＮ（４）／ＧａＮ（３）近傍のバンドダイヤグラム構造図であって、バリア高さＶｂ１を有する例の模式図を示す。また、図３は、本発明の第１の実施の形態に係る半導体装置の構成において、ゲート電極７上にシリコン酸化膜１８の代りに、シリコン窒化膜を直接配置した場合のＮｉ（７）／ＡｌＧａＮ（４）／ＧａＮ（３）近傍のバンドダイヤグラム構造図であって、Ｖｂ２のバリア高さを有する例の模式図を示す。図２と図３の比較から明らかなように、Ｖｂ１＞Ｖｂ２であり、ゲート電極７の上にシリコン窒化膜でなく、シリコン酸化膜１８を配置した図２の例の方が、ショットキー障壁が高く、ゲート電極７の漏れ電流を低減化する。また、本発明の第１の実施の形態に係る半導体装置において、上に電極が形成されていない窒化物系化合物半導体層（３,４）の露出部上に配置する絶縁膜はシリコン窒化膜に比べてシリコン酸化膜の方が好ましい。
【００３５】
シリコン窒化膜は電子供給層４に対して、電子走行層３と同様に、引っ張り応力を与えるので、電子走行層３の電子供給層４とのピエゾ分極が弱まり、電子濃度が低下して半導体装置のオン抵抗が高くなるからである。
【００３６】
図１に示すように、本発明の第１の実施の形態に係る半導体装置においては、ゲート電極７を跨ぐようにシリコン酸化膜１８を介してゲート電極７上を覆うようにソース電極５と電気的に接続されたソースフィールドプレート（ＦＰ）電極９がソース電極５側からドレイン電極６側へと形成されている。
【００３７】
ソース電極５およびソースＦＰ電極９とゲート電極７との層間絶縁膜として機能するシリコン酸化膜１８の厚さは、例えば、約３００〜７００ｎｍ程度であり、望ましくは、例えば５００ｎｍ程度である。シリコン酸化膜１８を形成した場合、シリコン窒化膜（引っ張り応力、−６．１４×１０8 ｄｙｎ／ｃｍ2 ）と異なり、圧縮応力（４．００×１０9 ｄｙｎ／ｃｍ2  ）が生じる。
【００３８】
よって、図２に示すように、本発明の第１の実施の形態に係る半導体装置においては、ゲート電極７の上にソース電極５およびソースＦＰ電極９との層間絶縁膜としてシリコン窒化膜を利用した場合、シリコン窒化膜の引っ張り応力がゲート電極７およびゲート電極７周囲に露出した電子供給層４に伝わり、それに伴いゲート電極７のショットキー障壁の高さが低下して、ゲート漏れ電流が増加してしまうという問題を抑制することができる。ソースＦＰ電極９はＡｕ、Ｃｕを電解メッキ法またはＡｌをスパッタ法にて形成され、後述するポリイミド樹脂１１の厚さの約１／１０以上あることが望ましく、例えば３〜８μｍの厚みを有する。
【００３９】
シリコン酸化膜１８とソースＦＰ電極９の上面および側面を覆うようにシリコン酸化膜よりも耐湿性に優れたシリコン窒化膜１０が、例えば、約４００〜８００ｎｍ程度、望ましくは、約５００ｎｍ程度の厚さに形成されている。
【００４０】
さらにシリコン窒化膜１０を覆うようにシリコン窒化膜１０の上には例えば、約５〜２０μｍ程度、望ましくは約１０μｍ程度の厚さを有するポリイミド樹脂１１が形成されている。
【００４１】
図４は、本発明の第１の実施の形態に係る半導体装置において、ソースＦＰ電極９を備える場合（Ｄ２）とソースＦＰ電極９を備えない場合（Ｄ１）におけるドレイン・ソース間電流Ｉds（Ａ／ｍｍ）とドレイン・ソース間電圧Ｖds（Ｖ）の関係の比較図を示す。図４から明らかなように、ソースＦＰ電極９を備える場合（Ｄ２）の方が、ドレイン・ソース間電流Ｉds（Ａ／ｍｍ）とドレイン・ソース間電圧Ｖds（Ｖ）の特性上、漏れ電流が抑制されている。
【００４２】
本発明の第１の実施の形態に係る半導体装置においては、図１に示すように、窒化物半導体層（電子供給層４）に引っ張り応力を与えてショットキー障壁の低下を引き起こすシリコン窒化膜でなく、シリコン酸化膜１８が配置され、シリコン酸化膜１８の上にシリコン酸化膜１８よりも耐湿性に優れたシリコン窒化膜１０が設けられている。
【００４３】
ただし、厚いソースＦＰ電極９が設けられている領域においては、厚いソースＦＰ電極９とゲート電極７の層間絶縁膜がシリコン酸化膜１８となり、シリコン窒化膜１０はソースＦＰ電極９の上に形成されている。よって、シリコン窒化膜１０（シリコン窒化膜１０上のポリイミド樹脂１１も含む）の引っ張り応力をソースＦＰ電極９が緩和し、ゲート電極７およびその端部近傍への影響を抑制することができる。
【００４４】
また、ゲート電極７とソースＦＰ電極９との層間絶縁膜が圧縮応力を生じさせるシリコン酸化膜１８であるため、ゲート電極７およびその端部近傍に引っ張り応力が生じたとしてもそれを緩和するように働く。
【００４５】
よって、図２に示すようにゲート電極７に生じる引っ張り応力によってショットキー障壁の高さが低下して、ゲート／ドレイン間あるいはゲート／ソース間の漏れ電流が１桁以上増加してしまうという問題を抑制することができる。さらに、シリコン酸化膜１８の上にシリコン窒化膜１０やポリイミド樹脂１１が形成されているため、シリコン酸化膜１８だけの場合に比べて耐湿性が高い。
【００４６】
本発明の第１の実施の形態に係る半導体装置においては、シリコン窒化膜１０またはポリイミド樹脂１１のどちらかはなくても良いが、耐湿性や絶縁性をより確保するため、両方とも形成されていることが望ましい。
【００４７】
さらに、本発明の第１の実施の形態に係る半導体装置において、バッファ層２は省略することもできる。
【００４８】
さらに、本発明の第１の実施の形態に係る半導体装置において、基板１が導電性基板の場合、基板１の裏面側に裏面電極を設け、ソース電極５と裏面電極を配線で電気的に接続することによって、ドレイン電極６近傍の電界集中を緩和することができる。
【００４９】
さらに、本発明の第１の実施の形態に係る半導体装置において、電子供給層４と電子走行層３との間にＡｌＮバリア層などによるバリア層を設けても良い。
【００５０】
本発明の第１の実施の形態に係る半導体装置によれば、コプラス時オン抵抗を低減化し、かつゲート漏れ電流を低減化することができる。
【００５１】
［第２の実施形態］
図５は、本発明の第２の実施の形態に係る半導体装置の模式的断面構造図を示す。本発明の第２の実施の形態に係る半導体装置は、図５に示すように、ソース電極５にソースＦＰ電極９を配置する構造に加えて、ゲート電極７にもゲートフィールドプレート（ＦＰ）電極１７を設けて、電界集中を緩和し、電流コラプス現象を低減化し、かつゲートリーク電流を低減化する。
【００５２】
さらに、本発明の第２の実施の形態に係る半導体装置は、ドレイン電極６にもドレインフィールドプレート（ＦＰ）電極構造を設けて、電界集中を緩和し、電流コラプス現象を低減化し、かつゲートリーク電流を低減化することができる。例えば、図６において、さらにドレインメッキ電極６０をゲート電極７もしくはゲートＦＰ電極９側に延伸させることで、ドレイン電極６にもドレインフィールドプレート（ＦＰ）電極構造を設けることができる。
【００５３】
ゲート電極７がフィールドプレート（ＦＰ）構造となっている場合、少なくともゲート電極７上はソースＦＰ電極９に覆われている。望ましくは、ゲートＦＰ構造の端部よりもドレイン電極６側にまでソースＦＰ電極９が延伸していることが望ましい。
【００５４】
ソースＦＰ電極９はソース電極５と一体であっても良いが、図８に示すように、互いに分離して形成され、電気的に接続された構造でもよい。
【００５５】
本発明の第２の実施の形態に係る半導体装置は、図５に示すように、窒化物系化合物半導体層（３,４）上に窒化物系化合物半導体層（３,４）とショットキー接触する第１の電極（７,１７）と、第１の電極７上に形成された第１の絶縁膜（１８）と、第１の電極（７,１７）から離間した窒化物系化合物半導体層（３,４）上に窒化物系化合物半導体層（３,４）と低抵抗接触する第２の電極（５,５０,９）の第１の部分（５）と、第１の電極（７,１７）と前記第１の絶縁膜（１８）を介して形成され、平面的に見て、第２の電極（５,５０,９）の第１の部分（５）から、第１の電極（７,１７）の上を跨ぐように延伸している第２の電極（５,５０,９）の第２の部分（９）と、第２の電極（５,５０,９）の第２の部分（９）の上に形成された第２の絶縁膜（１０）とを有する半導体装置であって、第２の電極（５,５０,９）の第２の部分の厚み（９）は第２の電極（５,５０,９）の第１の部分（５）の厚みよりも厚く形成されていることを特徴とする。
【００５６】
また、本発明の第２の実施の形態に係る半導体装置は、第２の電極（５,５０,９）の第２の部分（９）の厚みは第２の絶縁膜（１０）の厚みの例えば、約５倍以上であることを特徴とする。
【００５７】
また、本発明の第２の実施の形態に係る半導体装置は、図５に示すように、第１の絶縁膜はシリコン酸化膜１８で形成されていることを特徴とする。
【００５８】
また、本発明の第２の実施の形態に係る半導体装置は、図５に示すように、第２の絶縁膜はシリコン窒化膜１０またはポリイミド樹脂膜（１１）のいずれかまたは両方が積層されて形成されていることを特徴とする。
【００５９】
また、本発明の第２の実施の形態に係る半導体装置は、図５に示すように、窒化物系化合物半導体層（３,４）はヘテロ接合を有し、ヘテロ接合面の近傍に２次元キャリアガス層が生じていることを特徴とする。
【００６０】
また、本発明の第２の実施の形態に係る半導体装置は、図５に示すように、第１の電極（７,１７）は、窒化物系化合物半導体層（３,４）とショットキー接触する第１の電極（７,１７）の第１の部分（７）と、窒化物系化合物半導体層（３,４）上に第３の絶縁膜（８）を介して設けられた第１の電極（７,１７）の第２の部分（１７）とを有し、平面的に見て、第２の電極（５,５０,９）の第２の部分（９）は第１の電極（７,１７）の第１の部分（７）および第２の部分（１７）を跨るように形成されていることを特徴とする。
【００６１】
図５に示すように、本発明の第２の実施の形態に係る半導体装置は、単結晶シリコン（Ｓｉ）やシリコンカーバイト（ＳｉＣ）、セラミックなどの基板１の上に、後述する電子走行層３と基板１との格子定数差を緩和し、電子走行層３の結晶性を良好にするための周知の緩衝層(バッファ層)２を有する。
【００６２】
バッファ層２の上には第１の窒化物系化合物半導体からなる電子走行層３、第１の窒化物系化合物半導体よりも格子定数が小さい第２の窒化物系化合物半導体からなる電子供給層４が順に積層されている。電子走行層３と電子供給層４との界面の電子走行層３側に２次元電子ガス層１２が生じている。電子供給層４の上にはソース電極５、ドレイン電極６、ゲート電極７が設けられている。
【００６３】
電子供給層４の上に配置されるソース電極５、およびドレイン電極６は、例えば、厚さ約２５ｎｍ程度のＴｉ層と、厚さ約５００ｎｍ程度のＡｌ層からなる積層電極構造Ｔｉ／Ａｌをスパッタまたは真空蒸着したのちにアニールを行って形成する。
【００６４】
フォトリソグラフィー技術によって所望のパターン形状を得た後、ソース電極５上にはソースメッキ電極５０、ドレイン電極６上にはドレインメッキ電極６０が、それぞれ例えば、Ａｕメッキによって形成される。ソースＦＰ電極９も、ソースメッキ電極５０と同時に、Ａｕメッキによって形成可能である。
【００６５】
また、ゲート電極７は、所望のレジストパターンを形成後、例えば、厚さ約２５ｎｍ程度のＮｉ層と、厚さ約５００ｎｍ程度のＡｌ層と、厚さ約２５ｎｍ程度のＴｉ層からなる積層電極構造Ｎｉ／Ａｌ／Ｔｉからなる積層構造をスパッタまたは真空蒸着した後にリフトオフによって形成する。あるいはまた、ゲート電極７は、Ｎｉ／Ａｕの積層構造によって形成されていてもよい。
【００６６】
電流コラプス現象は、半導体装置のゲート・ドレイン間に高電圧を印加した時に、ゲート電極７からゲート・ドレイン間の表面に電子が注入されて結晶欠陥を有する窒化物系化合物半導体層（電子供給層４）の表面準位に捕獲・蓄積されて２次元電子ガス層１２の電子濃度が減少し、ゲート電極７にデバイスがオン状態となる電圧を印加しても、表面準位からの電子放出が遅いために定常的なドレイン・ソース間電流Idsが減少する現象と考えられている。
【００６７】
本発明の第２の実施の形態に係る半導体装置の構成においても、本発明の第１の実施の形態に係る半導体装置と同様の効果を得ることができる。すなわち、図２と図３の比較から明らかなように、Ｖｂ１＞Ｖｂ２であり、ゲート電極７の上にシリコン窒化膜でなく、シリコン酸化膜１８を配置した図２の例の方が、ショットキー障壁が高く、ゲート電極７の漏れ電流を低減化する。また、本発明の第１の実施の形態に係る半導体装置において、上に電極が形成されていない窒化物系化合物半導体層（３,４）の露出部上に配置する絶縁膜はシリコン窒化膜に比べてシリコン酸化膜の方が好ましい。
【００６８】
シリコン窒化膜は電子供給層４に対して、電子走行層３と同様に、引っ張り応力を与えるので、電子走行層３の電子供給層４とのピエゾ分極が弱まり、電子濃度が低下して半導体装置のオン抵抗が高くなるからである。
【００６９】
図５に示すように、本発明の第２の実施の形態に係る半導体装置においては、ゲート電極７を跨ぐようにシリコン酸化膜１８を介してゲート電極７上を覆うようにソース電極５と電気的に接続されたソースフィールドプレート（ＦＰ）電極９がソース電極５側からドレイン電極６側へと形成されている。
【００７０】
ソース電極５およびソースＦＰ電極９とゲート電極７との層間絶縁膜として機能するシリコン酸化膜１８の厚さは、例えば、約３００〜７００ｎｍ程度であり、望ましくは、例えば５００ｎｍ程度である。シリコン酸化膜１８を形成した場合、シリコン窒化膜（引っ張り応力、−６．１４×１０8 ｄｙｎ／ｃｍ2 ）と異なり、圧縮応力（４．００×１０9 ｄｙｎ／ｃｍ2  ）が生じる。
【００７１】
よって、図５に示すように、本発明の第２の実施の形態に係る半導体装置においては、ゲート電極７の上にソース電極５およびソースＦＰ電極９との層間絶縁膜としてシリコン窒化膜を利用した場合、シリコン窒化膜の引っ張り応力がゲート電極７およびゲート電極７周囲に露出した電子供給層４に伝わり、それに伴いゲート電極７のショットキー障壁の高さが低下して、ゲート漏れ電流が増加してしまうという問題を抑制することができる。
【００７２】
図５に示すように、本発明の第２の実施の形態に係る半導体装置においては、ドレイン電極６を跨ぐようにシリコン酸化膜１８介してドレインメッキ電極６０によって、ドレインＦＰ電極構造がドレイン電極６側にも形成されていてもよい。ドレイン電極６にもドレインフィールドプレート（ＦＰ）電極構造を設けて、電界集中を緩和し、電流コラプス現象を低減化し、かつゲートリーク電流を低減化することができる。前述の如く、例えば、図５において、さらにドレインメッキ電極６０をゲート電極７もしくはゲートＦＰ電極９側に延伸させることで、ドレイン電極６にもドレインフィールドプレート（ＦＰ）電極構造を設けることができる。
【００７３】
ドレインＦＰ電極構造によっても、ドレイン電極６近傍における電界集中が緩和され、ドレインメッキ電極６０と窒化物系化合物半導体層（３,４）との間にシリコン酸化膜１８を配置した構造によって、圧縮応力が加わり、２次元電子ガス層１２の電子が増加し、オン抵抗を低減化することができる。
【００７４】
ゲート電極７との層間絶縁膜として機能するシリコン酸化膜１８の厚さは、例えば、約３００〜７００ｎｍ程度であり、望ましくは、例えば５００ｎｍ程度である。シリコン酸化膜１８を形成した場合、シリコン窒化膜（引っ張り応力、−６．１４×１０8 ｄｙｎ／ｃｍ2 ）と異なり、圧縮応力（４．００×１０9 ｄｙｎ／ｃｍ2  ）が生じる。
【００７５】
よって、第１の実施の形態と同様に、本発明の第２の実施の形態に係る半導体装置においては、ショットキー障壁の高さが低下して、ゲート漏れ電流が増加してしまうという問題を抑制することができる。ソースＦＰ電極９はＡｕ、Ｃｕを電解メッキ法またはＡｌをスパッタ法にて形成され、後述するポリイミド樹脂１１の厚さの約１／１０以上あることが望ましく、例えば３〜８μｍの厚みを有する。
【００７６】
ソースＦＰ電極９を覆うようにシリコン酸化膜よりも耐湿性に優れたシリコン窒化膜１０が、例えば、約４００〜８００ｎｍ程度、望ましくは、約５００ｎｍ程度の厚さに形成されている。
【００７７】
さらにシリコン窒化膜１０を覆うようにシリコン窒化膜１０の上には例えば、約５〜２０μｍ程度、望ましくは約１０μｍ程度の厚さを有するポリイミド樹脂１１が形成されている（図示省略）。
【００７８】
本発明の第２の実施の形態に係る半導体装置においても、ソースＦＰ電極９を備える場合（Ｄ２）とソースＦＰ電極９を備えない場合（Ｄ１）におけるドレイン・ソース間電流Ｉds（Ａ／ｍｍ）とドレイン・ソース間電圧Ｖds（Ｖ）の関係の比較は、図４と同様に表される。ソースＦＰ電極９を備える場合（Ｄ２）の方が、ドレイン・ソース間電流Ｉds（Ａ／ｍｍ）とドレイン・ソース間電圧Ｖds（Ｖ）の特性上、漏れ電流が抑制されている。
【００７９】
本発明の第２の実施の形態に係る半導体装置においては、図５に示すように、窒化物半導体層（電子供給層４）に引っ張り応力を与えてショットキー障壁の低下を引き起こすシリコン窒化膜でなく、シリコン酸化膜１８が配置され、シリコン酸化膜１８の上にシリコン酸化膜１８よりも耐湿性に優れたシリコン窒化膜１０が設けられている。
【００８０】
ただし、厚いソースＦＰ電極９が設けられている領域においては、厚いソースＦＰ電極９とゲート電極７の層間絶縁膜がシリコン酸化膜１８となり、シリコン窒化膜１０はソースＦＰ電極９の上に形成されている。よって、シリコン窒化膜１０（シリコン窒化膜１０上のポリイミド樹脂１１も含む）の引っ張り応力をソースＦＰ電極９が緩和し、ゲート電極７およびその端部近傍への影響を抑制することができる。
【００８１】
また、ゲート電極７とソースＦＰ電極９との層間絶縁膜が圧縮応力を生じさせるシリコン酸化膜１８であるため、ゲート電極７およびその端部近傍に引っ張り応力が生じたとしてもそれを緩和するように働く。
【００８２】
よって、ゲート電極７に生じる引っ張り応力によってショットキー障壁の高さが低下して、ゲート・ドレイン間あるいはドレイン・ソース間あるいはゲート・ソース間の漏れ電流が１桁以上増加してしまうという問題を抑制することができる。さらに、シリコン酸化膜１８の上にシリコン窒化膜１０やポリイミド樹脂１１が形成されているため、シリコン酸化膜１８だけの場合に比べて耐湿性が高い。
【００８３】
本発明の第２の実施の形態に係る半導体装置においては、シリコン窒化膜１０またはポリイミド樹脂１１のどちらかはなくても良いが、耐湿性や絶縁性をより確保するため、両方とも形成されていることが望ましい。
【００８４】
さらに、本発明の第２の実施の形態に係る半導体装置において、バッファ層２は省略することもできる。
【００８５】
さらに、本発明の第２の実施の形態に係る半導体装置において、基板１が導電性基板の場合、基板１の裏面側に裏面電極を設け、ソース電極５と裏面電極を配線で電気的に接続することによって、ドレイン電極６近傍の電界集中を緩和することができる。
【００８６】
さらに、本発明の第２の実施の形態に係る半導体装置において、電子供給層４と電子走行層３との間にＡｌＮバリア層などによるバリア層を設けても良い。
【００８７】
本発明の第２の実施の形態に係る半導体装置の特性上、図５に示すゲート−ドレイン間距離ＬG-Dが一定の場合、ソースＦＰ電極９が形成されていないシングルＦＰ構造では、ゲートＦＰ電極（１７）−ドレイン電極（６）間距離ＬGF-Dに対して、コプラス時オン抵抗とパルス印加時の耐圧はトレードオフ関係にあった。一方、ゲートＦＰ電極１７の長さ（ゲートＦＰ長）を一定とし、ソースＦＰ電極９も形成されているダブルＦＰ構造では、ソースＦＰ電極９−ドレイン電極６間距離ＬSF-Dを短縮すると、コプラス時オン抵抗が低減した。一方、パルス印加時の耐圧はわずかに低下するだけであった。
【００８８】
（変形例１）
図６は、本発明の第２の実施の形態の変形例１に係る半導体装置の模式的断面構造図を示す。本発明の第２の実施の形態の変形例１に係る半導体装置は、図６に示すように、ゲート電極７上に配置されたシリコン酸化膜１８を介して、ソースＦＰ電極９をゲート電極７上に配置した構造に特徴を有する。他の構成は基本的に図５に示す第２の実施の形態に係る半導体装置と同様であるため、説明は省略する。
【００８９】
特性上は、ソースＦＰ電極９が、ゲートＦＰ電極１７上まで延在していないため、ゲート電極（７,１７）−ドレイン電極６間の電界集中の緩和効果は、本発明の第２の実施の形態に係る半導体装置に比べて低いため、コプラス時オン抵抗の低減効果は低い。しかし、ゲート・ドレイン間あるいはドレイン・ソース間あるいはゲート・ソース間におけるゲート漏れ電流の抑制効果は本発明の第２の実施の形態に係る半導体装置と同様に高い。
【００９０】
一方、図６の構造において、ゲートＦＰ電極１７の長さを長くした場合の構造では、実質的に、ゲートＦＰ電極（１７）−ドレイン電極（６）間距離ＬGF-Dが減少するため、ゲート・ドレイン間のコプラス時オン抵抗の低減効果がある。
【００９１】
（変形例２）
図７は、本発明の第２の実施の形態の変形例２に係る半導体装置であって、図７（ａ）は模式的断面構造図、図７（ｂ）は、図７（ａ）に対応する模式的平面パターン図を示す。本発明の第２の実施の形態の変形例２に係る半導体装置は、図７に示すように、ゲート電極７に対して長いゲートＦＰ電極１７を備え、ゲート電極７およびゲートＦＰ電極１７上に配置されたシリコン酸化膜１８を介して、ソースＦＰ電極９をゲート電極７およびゲートＦＰ電極１７上に配置した構造に特徴を有する。他の構成は基本的に図５に示す第２の実施の形態に係る半導体装置と同様であるため、説明は省略する。
【００９２】
特性上は、ソースＦＰ電極９が、ゲートＦＰ電極１７上まで延在しているため、ゲート電極（７,１７）−ドレイン電極６間の電界集中の緩和効果は、本発明の第２の実施の形態に係る半導体装置に比べ、ゲートＦＰ電極１７が長い分だけ、さらに高い。このため、コプラス時オン抵抗の低減効果は高く、ゲート電極近傍の漏れ電流も低くなる。また、ゲート・ソース間におけるゲート漏れ電流の抑制効果は本発明の第２の実施の形態に係る半導体装置と同様に高い。
【００９３】
（変形例３）
図８は、本発明の第２の実施の形態の変形例３に係る半導体装置の模式的断面構造図を示す。
【００９４】
本発明の第２の実施の形態の変形例３に係る半導体装置は、図８に示すように、ゲート電極７に対して図７と同程度に長いゲートＦＰ電極１７を備え、ゲート電極７およびゲートＦＰ電極１７上に配置されたシリコン酸化膜１８を介して、ソースＦＰ電極９をソース電極５およびソースメッキ電極５０ゲート電極７およびゲートＦＰ電極１７上に配置した構造に特徴を有する。しかも、ソースＦＰ電極９は、図８の示すように、ソース電極５およびソースメッキ電極５０と構造上分離して形成した点に特徴を有する。ここで、ソースＦＰ電極９は、フローティング状態になされていてもよい。あるいは、ソースＦＰ電極９は、一定電位が与えられていてもよい。あるいは、ソース電極５と配線その他のコンタクトを介して接続されていてもよい。
【００９５】
他の構成は基本的に図５に示す第２の実施の形態に係る半導体装置と同様であるため、説明は省略する。
【００９６】
特性上は、ソースＦＰ電極９が、ゲートＦＰ電極１７上まで延在しているため、ゲート電極（７,１７）−ドレイン電極６間の電界集中の緩和効果は、本発明の第２の実施の形態に係る半導体装置に比べ、ゲートＦＰ電極１７が長い分だけ、さらに高い。このため、コプラス時オン抵抗の低減効果は高く、ゲート電極近傍の漏れ電流も低くなる。また、ゲート・ソース間におけるゲート漏れ電流の抑制効果は本発明の第２の実施の形態に係る半導体装置と同様に高い。
【００９７】
ソースＦＰ電極９をソース電極５と分離することによって、電気的にフローティング状態になされている場合には、ドレイン・ソース間のパルス耐圧を図５に示す第２の実施の形態に係る半導体装置に比べてさらに高くすることができる。パルス印加時における電圧がゲートＦＰ電極９を介してドレイン電極６とソース電極５間で分圧されるためである。
【００９８】
（製造方法）
図９乃至図１４は、本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図をそれぞれ示している。
【００９９】
本発明の第２の実施の形態に係る半導体装置の製造方法は、図９乃至図１４に示すように、窒化物系化合物半導体層（３,４）の上に窒化物系化合物半導体層（３,４）と低抵抗接触する第２の電極（５,９）の第１の部分（５）およびドレイン電極（６）を形成する工程（図９）と、窒化物系化合物半導体層（３,４）の上に窒化物系化合物半導体層（３,４）とショットキー接触する第１の電極（７）を形成する工程（図１０,図１１）と、上面から見てほぼ全面に形成されるシリコン酸化膜（１８）を形成する工程（図１２）と、第２の電極（５,９）の第１の部分（５）と電気的に接続し、上面側から見て第１の電極（７）の上を跨ぐように配置され、第２の電極（５,９）の第１の部分（５）よりも厚く形成される第２の電極（５,９）の第２の部分（９）を形成する工程（図１３）と、上面から見てほぼ全面に形成されるシリコン窒化膜１０またはさらにポリイミド樹脂１１を形成する工程（図１４）とを有することを特徴とする。
【０１００】
また、本発明の第２の実施の形態に係る半導体装置の製造方法は、図９乃至図１４に示すように、窒化物系化合物半導体層（３,４）はヘテロ接合を有しており、ヘテロ界面近傍に２次元電子ガス層１２を有することを特徴とする。
【０１０１】
図９乃至図１４を参照して、本発明の第２の実施の形態に係る半導体装置の製造方法をに説明する。
【０１０２】
（ａ）まず、図９に示すように、例えばシリコンからなる基板１上にバッファ層２を介して、ＧａＡｌＮ層などからなる電子走行層３、ＧａＮ層などからなる電子供給層４を形成後、ソース電極５およびドレイン電極６をパターニングにより形成する。
【０１０３】
（ｂ）次に、図１０に示すように、半導体ウェハ全面にシリコン酸化膜８を形成し、パターニングによりゲート電極の形成予定部分に対して窓開けする。
【０１０４】
（ｃ）次に、図１１に示すように、ゲート電極７をパターニングにより形成する。
【０１０５】
（ｄ）次に、図１２に示すように、半導体ウェハ全面にシリコン酸化膜１８を形成し、パターニングによりソース電極５、およびドレイン電極６に対して窓開けする。
【０１０６】
（ｅ）次に、図１３に示すように、ソース電極５およびドレイン電極６上にそれぞれソースメッキ電極５０およびドレインメッキ電極６０を形成し、同時にゲート電極７およびゲートＦＰ電極を覆うように、シリコン酸化膜１８を介して、ソースＦＰ電極９を形成する。図１３に示される構造は、図７に示す、本発明の第２の実施の形態の変形例２に係る半導体装置において、ゲートＦＰ電極１７を短く形成した構造に対応している。
【０１０７】
（ｆ）次に、図１４に示すように、半導体ウェハ全面にシリコン窒化膜１０を形成し、さらにポリイミド樹脂１１を形成する。
【０１０８】
（カスコード回路）
図１５は、本発明の実施の形態に係る半導体装置である高耐圧ＧａＮＦＥＴを低耐圧ＳｉＭＯＳＦＥＴとカスコード接続した回路構成図を示す。
【０１０９】
（特性例）
図１６は、図１５に示す高耐圧ＧａＮＦＥＴを低耐圧ＳｉＭＯＳＦＥＴとカスコード接続した回路構成において、ドレイン・ソース間電流Ｉds（Ａ）とゲート・ソース間電圧Ｖgs（Ｖ）の伝達特性の比較図を示す。高耐圧ＧａＮＦＥＴ単体では、ノーマリオン特性であっても、低耐圧ＳｉＭＯＳＦＥＴとカスコード接続することによって、ノーマリオフ特性を得ることができる。
【０１１０】
図１７は、入力容量Ｃiss(ｐＦ)のドレイン・ソース間電圧Ｖds（Ｖ）特性の比較図を示す。ＧａＮＦＥＴ単体の場合に比べれば入力容量Ｃiss(ｐＦ)は大きくなるが、ＧａＮＦＥＴをＳｉＭＯＳＦＥＴとカスコード接続することによって、単体のＳｉＭＯＳＦＥＴの場合よりも入力容量Ｃiss(ｐＦ)を低減化することができる。このため、高速スイッチング性能を得ることができる。
【０１１１】
図１８は、本発明の実施の形態に係る半導体装置である高耐圧ＧａＮＦＥＴを低耐圧ＳｉＭＯＳＦＥＴとカスコード接続した回路をＰＦＣ（Power Factor Correction）回路に適用した場合のスイッチング波形例であって、（ａ）Ｖds＝４４０（Ｖ）、Ｉds＝６．２（Ａ）の連続スイッチング波形、（ｂ）ターン・オフ波形の拡大図、（ｃ）ターン・オン波形の拡大図をそれぞれ示している。
【０１１２】
ＳｉＭＯＳＦＥＴ単体のみの場合に比較して、Ｖdsの立上り波形におけるターン・オフ時間は約４０％改善されて高速化された。また、Ｉdsの立上り波形におけるピーク電流値は、ＳｉＭＯＳＦＥＴ単体のみの場合に比較して、約３０％低減され、低ノイズ化された。ＰＦＣ回路搭載時の電力変換効率は、ＳｉＭＯＳＦＥＴ単体のみの場合に比較して上昇し、かつ低ノイズであることからノイズ抑制回路の削減、高周波化、小型化を実現することができる。
【０１１３】
本発明の第２の実施の形態に係る半導体装置によれば、コプラス時オン抵抗を低減化し、かつゲート漏れ電流を低減化することができる。
【０１１４】
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものでないと理解すべきである。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１５】
例えば、本発明の実施の形態に係る半導体装置は、第１の実施の形態で示す高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に限定されず、複数の素子が形成された複合半導体装置であってもよい。
【０１１６】
また、デバイス形成層の構造を変更することにより、本発明の実施の形態に係る半導体基板は、発光ダイオード、半導体レーザーなどの発光素子、金属-半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）、金属-酸化物-半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）、金属-絶縁物-半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などにも適用可能である。
【０１１７】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。
【図２】本発明の第１の実施の形態に係る半導体装置におけるシリコン酸化膜を適用した場合のＮｉ／ＡｌＧａＮ／ＧａＮ近傍のバンドダイヤグラム構造図であって、バリア高さＶｂ１を有する例。
【図３】本発明の第１の実施の形態に係る半導体装置におけるシリコン窒化膜を適用した場合のＮｉ／ＡｌＧａＮ／ＧａＮ近傍のバンドダイヤグラム構造図であって、Ｖｂ２(＞Ｖｂ１)のバリア高さを有する例。
【図４】本発明の第１の実施の形態に係る半導体装置において、ソースＦＰ電極を備える場合（Ｄ２）とソースＦＰ電極を備えない場合（Ｄ１）におけるドレイン・ソース間電流Ｉds（Ａ／ｍｍ）とドレイン・ソース間電圧Ｖds（Ｖ）の関係の比較。
【図５】本発明の第２の実施の形態に係る半導体装置の模式的断面構造図。
【図６】本発明の第２の実施の形態の変形例１に係る半導体装置の模式的断面構造図。
【図７】本発明の第２の実施の形態の変形例２に係る半導体装置の模式的断面構造図。
【図８】本発明の第２の実施の形態の変形例３に係る半導体装置の模式的断面構造図。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。
【図１５】本発明の実施の形態に係る半導体装置である高耐圧ＧａＮＦＥＴを低耐圧ＳｉＭＯＳＦＥＴとカスコード接続した回路構成図。
【図１６】ドレイン・ソース間電流Ｉds（Ａ）とゲート・ソース間電圧Ｖgs（Ｖ）の伝達特性の比較図。
【図１７】入力容量Ｃiss(pF)のドレイン・ソース間電圧Ｖds（Ｖ）特性の比較図。
【図１８】本発明の実施の形態に係る半導体装置である高耐圧ＧａＮＦＥＴを低耐圧ＳｉＭＯＳＦＥＴとカスコード接続した回路構成例をＰＦＣ（Power Factor Correction）回路に適用した場合のスイッチング波形例であって、（ａ）Ｖds＝４４０（Ｖ）、Ｉds＝６．２（Ａ）の連続スイッチング波形、（ｂ）ターン・オフ波形の拡大図、（ｃ）ターン・オン波形の拡大図。
【符号の説明】
【０１１９】
１…基板
２…バッファ層
３…電子走行層
４…電子供給層
５…ソース電極
６…ドレイン電極
７…ゲート電極
８,１８…シリコン酸化膜
９…ソースフィールドプレート（ソースＦＰ）電極
１０…シリコン窒化膜
１１…ポリイミド樹脂
１２…２次元電子ガス（２ＤＥＧ）層
１７…ゲートフィールドプレート（ゲートＦＰ）電極
５０…ソースメッキ電極
６０…ドレインメッキ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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