(57)【特許請求の範囲】
【請求項１】
活性半導体領域と、
いずれも前記活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有し、前記チャネル領域の長さの方向である縦方向と、前記チャネル領域の幅の方向である横方向とを有する電界効果トランジスタ（「ＦＥＴ」）と、
前記チャネル領域外の周りの前記活性半導体領域の一部分の下に存在する水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる下方向に延びる誘電体ストレッサ要素と
を含み、
前記誘電体ストレッサ要素が第１の誘電体ストレッサ要素であり、前記第１の誘電体ストレッサ要素が、前記ソース領域の一部分を含む前記活性半導体領域の一部分の下に存在し、前記縁が、少なくとも垂直な方向に延びる前記活性半導体領域の第１の縁であり、前記ＦＥＴがさらに、前記ドレイン領域の一部分を含む前記活性半導体領域の一部分の下に存在し水平に延びる上面を有する第２の誘電体ストレッサ要素を含み、前記第２の誘電体ストレッサ要素が、前記活性半導体領域と第２の縁を共有し、前記第２の縁が、前記第２の誘電体ストレッサ要素の前記上面から遠ざかる、前記少なくとも垂直な下方向に延び、
前記ＦＥＴがさらに、前記チャネル領域の上に存在する導電性部分を有するゲート導体を含み、前記導電性部分が、垂直方向を向いた第１のゲート縁と、前記第１のゲート縁の反対側の垂直方向を向いた第２のゲート縁とを有し、前記第１の誘電体ストレッサ要素の前記第１の縁が前記第１のゲート縁と整列し、前記第２の誘電体ストレッサ要素の前記第２の縁が前記第２のゲート縁と整列した、
チップ。
【請求項２】
前記ＦＥＴがｎ型ＦＥＴ（「ＮＦＥＴ」）であり、前記第１および第２の誘電体ストレッサ要素が前記ＮＦＥＴの前記チャネル領域に引張応力を加える、請求項１に記載のチップ。
【請求項３】
前記縦方向および前記横方向において前記活性半導体領域がトレンチ分離領域の縁と境界をなし、前記第１および第２の誘電体ストレッサ要素が、前記トレンチ分離領域の全ての前記縁の全長と接触した、請求項２に記載のチップ。
【請求項４】
前記ＦＥＴがｐ型ＦＥＴ（「ＰＦＥＴ」）であり、前記第１および第２の誘電体ストレッサ要素が前記ＰＦＥＴの前記チャネル領域に圧縮応力を加える、請求項１に記載のチップ。
【請求項５】
前記第１および第２の誘電体ストレッサ要素が、半導体の酸化物を含む埋込み領域を含み、前記半導体が、前記活性半導体領域に含まれる半導体と同じ組成を有する、請求項１に記載のチップ。
【請求項６】
前記第１および第２の誘電体ストレッサ要素が、半導体の引張応力が生じた酸化物の埋込み領域を含み、前記半導体が、前記活性半導体領域に含まれる半導体と同じ組成を有し、前記チップがさらに、引張応力が生じた酸化物の前記埋込み領域の上に存在するトレンチ分離領域を含む、請求項２に記載のチップ。
【請求項７】
前記第１および第２の誘電体ストレッサ要素が、前記活性半導体領域に含まれる半導体の圧縮応力が生じた酸化物の埋込み領域を含み、前記チップがさらに、圧縮応力が生じた酸化物の前記埋込み領域の上に存在するトレンチ分離領域を含む、請求項４に記載のチップ。
【請求項８】
前記第１および第２の誘電体ストレッサ要素の前記第１および第２の縁がフォトリソグラフィによって画定された、請求項１に記載のチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスおよび処理に関する。詳細には本発明は、誘電体ストレッサ要素（dielectricstressor element）を有する半導体デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
あるタイプのトランジスタに圧縮応力（compressive stress）または引張応力（tensilestress）を加えて、それらの性能を向上させることができる。具体的には、ｐ型電界効果トランジスタ（「ＰＦＥＴ」）の性能は、チャネル領域に縦方向（電流の方向）の圧縮応力が加えられたときに向上する。一方、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）の性能は、チャネル領域に縦方向の引張応力が加えられたときに向上する。
【０００３】
このようなトランジスタに圧縮応力または引張応力を加えるためのさまざまな構造が提案されている。いくつかの事例では、トランジスタに有益な応力を加えるためにＮＦＥＴまたはＰＦＥＴの近くに１つまたは複数のストレッサ要素を配置することが提案されている。例えば、同一譲受人のU.S. Patent Publication No. 2004/0113174は、ＮＦＥＴまたはＰＦＥＴを収容する活性半導体領域の外縁の分離領域に誘電体ストレッサ要素を埋め込む方法を記載している。このような場合、誘電体ストレッサ要素と分離領域が併合される。効率化を可能にする一方、これらの分離−ストレッサ要素は、潜在的に相容れない要件である、応力を加える機能に対する要件と、分離機能に対する要件と、これらの機能を製造するために必要とされる処理の要件とが全て同時に満たされる設計点に到達することを要求する。
【特許文献１】U.S. Patent Publication No.2004/0113174
【特許文献２】U.S. Patent Publication No.2005/0067294
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、この知られている技術によれば、ＮＦＥＴまたはＰＦＥＴに応力を加えるために使用される誘電体ストレッサ要素が、分離領域が置かれる位置に拘束される。この拘束条件を克服するため、構造および処理のさらなる改良が待たれることは明白である。
【課題を解決するための手段】
【０００５】
本発明の実施形態に従って本明細書に提供される構造および方法では、ＰＦＥＴまたはＮＦＥＴとともに使用される誘電体ストレッサ要素の位置、例えばこのようなストレッサ要素の配置、寸法、縁などを、ＰＦＥＴまたはＮＦＥＴを分離するために使用される分離領域の位置とは異なるものにすることができる。このことは、「埋込み」誘電体ストレッサ要素によって達成される。埋込み誘電体ストレッサ要素は、分離領域の場合とは違い、活性半導体領域の外縁の外側の位置に限定されない。実際、埋込み誘電体ストレッサ要素は活性半導体領域の一部分の下を水平に延び、誘電体ストレッサ要素は、活性半導体領域の下に存在する上面を有する。活性半導体領域との間で共有される埋込み誘電体ストレッサ要素の縁は、この上面から遠ざかる方向に延びる。本発明の好ましい一実施形態によれば、この縁を、トレンチ分離領域の縁を配置することができる位置よりもＰＦＥＴまたはＮＦＥＴのチャネル領域の近くに配置することができる。
【０００６】
したがって、本発明の一態様によれば、活性半導体領域と、いずれもこの活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有する電界効果トランジスタ（「ＦＥＴ」）とを含むチップが提供される。このＦＥＴは、チャネル領域の長さの方向である縦方向と、チャネル領域の幅の方向である横方向とを有する。活性半導体領域の一部分の下には、水平に延びる上面を有する誘電体ストレッサ要素が存在する。この誘電体ストレッサ要素は活性半導体領域と縁を共有し、この縁は、誘電体ストレッサ要素の上面から遠ざかる方向に延びる。
【０００７】
本発明の１つまたは複数の好ましい態様によれば、この誘電体ストレッサ要素は第１の誘電体ストレッサ要素である。ＦＥＴの縦または横方向において第１の誘電体ストレッサ要素の反対側の位置に、第２の誘電体ストレッサ要素が配置される。
【０００８】
本発明の１つまたは複数の好ましい態様によれば、第１の誘電体ストレッサ要素は、ソース領域の一部分を含む活性半導体領域の第１の部分の下に存在し、上記縁は、活性半導体領域の第１の縁である。ＦＥＴは、活性半導体領域のドレイン領域の一部分の下に存在する水平に延びる上面を有する第２の誘電体ストレッサ要素を含み、第２の誘電体ストレッサ要素は活性半導体領域と第２の縁を共有し、この第２の縁は、第２の誘電体ストレッサ要素の上面に対して少なくとも概ね垂直な方向に延びる。
【０００９】
本発明の１つまたは複数の好ましい態様によれば、ＦＥＴはさらに、チャネル領域の上に存在する導電性部分を有するゲート導体を含み、この導電性部分は、垂直方向を向いた第１のゲート縁と、第１のゲート縁の反対側の垂直方向を向いた第２のゲート縁とを有し、第１の誘電体ストレッサ要素の縁は第１のゲート縁と整列し、第２の誘電体ストレッサ要素の縁は第２のゲート縁と整列する。
【００１０】
本発明の１つまたは複数の好ましい態様によれば、このＦＥＴはｎ型ＦＥＴ（「ＮＦＥＴ」）であり、第１の誘電体ストレッサ要素および第２の誘電体ストレッサ要素が存在するとき、これらの要素は、このＮＦＥＴのチャネル領域に引張応力を加える。
【００１１】
本発明の１つまたは複数の好ましい態様によれば、縦方向および横方向において活性半導体領域はトレンチ分離領域の縁と境界をなし、誘電体ストレッサ要素は、トレンチ分離領域の全ての縁の全長と接触する。
【００１２】
本発明の１つまたは複数の好ましい態様によれば、このＦＥＴはｐ型ＦＥＴ（「ＰＦＥＴ」）であり、第１の誘電体ストレッサ要素はこのＰＦＥＴのチャネル領域に圧縮応力を加える。
【００１３】
本発明の１つまたは複数の好ましい態様によれば、このＦＥＴはｐ型ＦＥＴ（「ＰＦＥＴ」）であり、第１の縁と第２の縁は縦方向において離隔されており、第１および第２の誘電体ストレッサ要素によって加えられる応力は圧縮応力である。
【００１４】
本発明の１つまたは複数の他の好ましい態様によれば、活性半導体領域はさらに、垂直に延びる第３の縁と、第３の縁の反対側の垂直に延びる第４の縁とを含み、第３の縁と第４の縁は横方向において離隔されており、このチップはさらに、第３の縁に隣接したチャネル領域の一部分の下に存在する第３の誘電体ストレッサ要素と、第４の縁に隣接したチャネル領域の一部分の下に存在する第４の誘電体ストレッサ要素とを含み、第３および第４のストレッサ要素はＰＦＥＴの横方向の引張応力を加える。
【００１５】
本発明の１つまたは複数の好ましい態様によれば、第１の誘電体ストレッサ要素および第２の誘電体ストレッサ要素が存在するとき、これらの要素は、半導体の酸化物を含む埋込み領域を含み、この半導体は、活性半導体領域に含まれる半導体と同じ組成を有する。
【００１６】
本発明の１つまたは複数の好ましい態様によれば、第１の誘電体ストレッサ要素および第２の誘電体ストレッサ要素が存在するとき、これらの要素は、半導体の引張応力が生じた酸化物の埋込み領域を含み、この半導体は、活性半導体領域に含まれる半導体と同じ組成を有し、このチップはさらに、この引張応力が生じた酸化物の埋込み領域の上に存在するトレンチ分離領域を含む。
【００１７】
本発明の１つまたは複数の好ましい態様によれば、第１の誘電体ストレッサ要素および第２の誘電体ストレッサ要素が存在するとき、これらの要素は、活性半導体領域に含まれる半導体の圧縮応力が生じた酸化物の埋込み領域を含み、このチップはさらに、この圧縮応力が生じた酸化物の埋込み領域の上に存在するトレンチ分離領域を含む。
【００１８】
本発明の１つまたは複数の好ましい態様によれば、第１の誘電体ストレッサ要素および第２の誘電体ストレッサ要素が存在するとき、これらの要素の縁は、フォトリソグラフィによって画定される。
【００１９】
本発明の１つまたは複数の好ましい態様によれば、活性半導体領域は第１の活性半導体領域であり、このチップはさらに、第１の活性半導体領域とは反対側のトレンチ分離領域の縁から延びる第２の活性半導体領域を含み、誘電体ストレッサ要素は第２の活性半導体領域の一部分の下に存在する。
【００２０】
本発明の他の態様によれば、電界効果トランジスタ（「ＦＥＴ」）デバイスの製造方法が提供される。この方法では、基板の活性半導体領域の一部分の下を水平方向に延びる多孔質半導体領域を形成する。この多孔質半導体領域を酸化して誘電体ストレッサ要素を形成する。いずれも活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有する電界効果トランジスタ（「ＦＥＴ」）を、誘電体ストレッサ要素がＦＥＴのチャネル領域に応力を加えるように形成する。この方法では、選択された有孔率を有する多孔質半導体領域が形成され、この選択された有孔率は、応力が引張応力であるのかまたは圧縮応力であるのかを決定する。
【００２１】
本発明の１つまたは複数の好ましい態様によれば、多孔質半導体領域を形成するステップが、基板のシリコン領域にマスクの開口を通してｐ型ドーパントを注入するステップと、フッ化水素の存在下で基板に陽極処理電流を供給して、多孔質シリコン領域を形成するステップと、水素の存在下で基板をベークするステップとを含む。
【００２２】
本発明の１つまたは複数の好ましい態様によれば、ドーパントを注入するステップが、シリコン領域が基板の主表面に露出している間に実行され、この方法はさらに、フッ化水素の存在下で基板に陽極処理電流を供給して多孔質シリコン領域を形成するステップの前に、注入された領域の上に半導体のエピタキシャル層を成長させるステップを含み、活性半導体領域はこのエピタキシャル層の中に配置される。
【００２３】
本発明の１つまたは複数の好ましい態様によれば、シリコン領域に注入を実施するステップが実行されるときに、半導体基板のこの領域は活性半導体領域の下に存在する。
【００２４】
本発明の１つまたは複数の好ましい態様によれば、これらの１つまたは複数の誘電体ストレッサ要素の境界は、フォトリソグラフィによって、マスクの前記開口に一致して決定される。
【発明を実施するための最良の形態】
【００２５】
ＰＦＥＴまたはＮＦＥＴトランジスタのチャネル領域に圧縮応力または引張応力あるいはその両方を加える新たな方法が本発明の実施形態によって提供される。これらの実施形態は単純な処理を提供し、集積回路または「チップ（chip）」のＰＦＥＴおよびＮＦＥＴトランジスタを製造する現行の方法に組み込むことが可能である。本明細書に記載の本発明のさまざまな実施形態によれば、半導体デバイスの活性半導体領域の部分の下に存在する１つまたは複数の埋め込まれた誘電体ストレッサ要素（埋込み誘電体ストレッサ要素）が提供される。
【００２６】
図１は、ＮＦＥＴ１００と、ＮＦＥＴのチャネル領域（図１では見ることができない）に引張応力を加えるために使用される埋込み誘電体ストレッサ領域１０２とを示す上面図である。図１に示されているように、ＮＦＥＴ１００は、分離領域と境界をなす活性半導体領域１０４を含み、この分離領域の例はトレンチ分離領域、例えば浅いトレンチ分離（「ＳＴＩ」）領域１０６である。したがってＳＴＩ領域１０６は、活性半導体領域１０４の境界または「縁」を画定し、これには第１の縁１０８およびＮＦＥＴの縦方向１１２に沿って第１の縁の反対側にある第２の縁１１０が含まれる。ＳＴＩ領域１０６はさらに、活性半導体領域１０４の第３の縁１１４およびＮＦＥＴの横方向１１８に沿って第３の縁の反対側にある第４の縁１１６を画定する。図１にさらに示されているように、活性半導体領域の中に形成されたソース領域１２２とドレイン領域１２４の間の活性半導体領域の上に、ゲート導体１２１と誘電体側壁またはスペーサ１２３とを含むゲート１２０がある。
【００２７】
図３は、図１の線２−２で切ったＮＦＥＴ１００の断面図である。図３に示されているように、ＮＦＥＴはバルク半導体基板１３０の中に形成される。この図にさらに示されているとおり、ゲート１２０は活性半導体領域１０４の面１２８の上に存在し、この面は活性半導体領域の主表面を画定する。具体的には、ゲート導体１２１とスペーサ１２３とを含むゲート１２０は活性半導体領域内のＮＦＥＴのチャネル領域１３２の上に存在し、ゲート誘電体１２５によってチャネル領域１３２から離隔されている。チャネル領域１３２の縁は、ゲート導体の第１の縁１３４の縦方向における位置とその反対側の第２のゲート縁１３６の縦方向における位置とによって決定される。ソース領域１２２は、任意選択で延長領域またはハロー領域１２６あるいはその両方を含み、第１のゲート縁１３４の近傍から、ＳＴＩ領域１０６のある活性半導体領域の第１の縁１０８まで延びる。ドレイン領域１２４は、任意選択で延長領域またはハロー領域１２７あるいはその両方を含み、第２のゲート縁１３６の近傍から、ＳＴＩ領域１０６のある活性半導体領域の第２の縁１１０まで延びる。
【００２８】
図３に示されているとおり、ソース領域１２２の一部分を含む活性半導体領域の一部分の下に、第１の埋込み誘電体ストレッサ要素１５０がある。第１の埋込み誘電体ストレッサ要素１５０は、概ね水平な上面１４０（すなわちＦＥＴの縦方向１１２および横方向に延びる上面）を有する。第１の誘電体ストレッサ領域は活性半導体領域全体の下に存在するわけではないので、第１の誘電体ストレッサ領域は活性半導体領域と縁１４２を共有する。この縁は、概ね水平な上面１４０から下方へ延びており、この方向は垂直成分を有する。ドレイン領域１２４の一部分を含む活性半導体領域の一部分の下には、第２の埋込み誘電体ストレッサ要素１５２がある。第２の埋込み誘電体ストレッサ要素１５２も、概ね水平な上面１４４を有する。第１の誘電体ストレッサ領域と同様に、第２の誘電体ストレッサ領域は活性半導体領域と縁１４６を共有し、縁１４６は、概ね水平な上面１４４から下方へ延びている。
【００２９】
図４は、横方向１１８に延びる図１の線３−３に沿って、ゲート導体１２１およびチャネル領域１３２を切断するように切ったＮＦＥＴ１００の別の断面図である。図４に示すように、活性半導体領域１０４の第３の縁１１４および第４の縁１１６の下にそれぞれ、第３の埋込み誘電体ストレッサ要素１５４および第４の埋込み誘電体ストレッサ要素１５６がある。第３および第４のストレッサ要素はそれぞれ、チャネル領域１３２を横方向１１８の張力が加わった状態に置く引張応力を加える。
【００３０】
再び図１を参照する。好ましい一実施形態では、第１および第２のストレッサ要素１５０、１５２が、活性半導体領域１０４の第１（１０８）、第２（１１０）、第３（１１４）、第４（１１６）の縁全体に沿ってＦＥＴの周縁の下に存在する単一の埋込み誘電体ストレッサ領域１０２の部分である。このような場合、この単一のストレッサ領域１０２は、トランジスタの縦方向と横方向の両方の方向の引張応力をＮＦＥＴのチャネル領域１３２に加える。
【００３１】
しかし、どちらもこの実施形態および本明細書に開示される他の実施形態において、図２の上面図の１５０’および１５２’に示すように、第１および第２の誘電体ストレッサ要素を、接続されていない別個の構造とすることもできる。その場合、第１および第２の誘電体ストレッサ要素１５０、１５２は、チャネル領域１３２を縦方向１１２の張力が加わった状態に置く引張応力を活性半導体領域１０４に加える。
【００３２】
次に、図５から図８を参照して、ＦＥＴ１００（図１）を製造する方法を説明する。この方法は、同一譲受人のチョウ（choe）他のU.S. Patent Publication No. 2005/0067294に記載されているプロセスと同様のプロセスを利用する。U.S.Patent Publication No. 2005/0067294では、シリコン基板の一領域に注入を実施し、この領域を処理して、シリコン・オン・インシュレータ（「ＳＯＩ」）基板の埋込み酸化層を形成する。ｐ型ドーパント（例えばＧａ、Ａｌ、ＢおよびＢＦ２）のイオン注入およびその後の陽極処理（anodization）によって、多孔質シリコン領域を形成する。次いでこの多孔質シリコン領域を酸化して、埋込み酸化層を形成する。
【００３３】
本発明の方法では、U.S. Patent Publication No.2005/0067294に記載のプロセスと同様のプロセスを使用して、活性半導体領域のトランジスタの一部（全体ではない）の下に埋込み誘電体ストレッサ要素を形成する。図５に示すように、マスキング層２００、例えばフォトレジストをパターニングし、基板１３０の主表面２０７の下に存在する埋込み領域２０２、２０４にｐ型ドーパントを注入する。ドーパント濃度は、約１×１０１９ｃｍ−３から約５×１０２０ｃｍ−３、またはそれ以上とすることができる。しかし、いずれにしても、達成されるホウ素濃度は、単結晶シリコン中の通常の（ｐ−）ｐ型ドーパント濃度よりもかなり、すなわち１桁または数桁高くなければならない。ドーパントは本質的にホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）からなることが好ましいが、代わりにガリウム（Ｇａ）およびアルミニウム（Ａｌ）を使用することもできる。半導体基板中のイオンが注入される深さが、誘電体ストレッサ要素の厚さおよび主表面２０７の下の誘電体ストレッサ要素の深さを決める。注入の深さは、注入が実施されるエネルギーによって選択される。この注入は、フォトリソグラフィによってパターニングされたマスキング層を通して実行されるので、領域２０２、２０４に注入を実施するこのプロセスが注入領域の縁２０３を画定し、これらの縁２０３は、注入が実施された領域の水平な上面２０１から遠ざかる方向に延びる。
【００３４】
その後、マスキング層２００、例えばフォトレジスト層を剥がし、半導体基板を陽極処理プロセスにかけて、ｐ型にドープされたこのポケット（pocket）領域を多孔質の埋込み半導体領域に変化させる。この陽極処理プロセスの結果、ポケット領域は多孔質の半導体領域になる。
【００３５】
陽極処理プロセスは以下のとおりである。本質的にシリコンからなることが好ましく、ｐ型ドーパントが注入された埋込みポケット領域を有する半導体基板１３０を、白金電極と同様に、フッ化水素（ＨＦ）溶液を含む浴の中に入れ、好ましくはこの浴の中に沈める。半導体基板１３０を電流源の正端子に接続し、白金電極をその電流源の負端子に接続し、正端子に接続された電流源と導電連絡した状態で接続する。電流源は、半導体基板およびＨＦ溶液に、陽極処理プロセスを制御する陽極処理電流を供給する。陽極処理電流のもとで、ＨＦ溶液は、単結晶半導体（シリコン）の中を、より高濃度にｐ型ドープされたポケット領域まで容易に拡散する。
【００３６】
これらの高濃度ポケット領域では、ＨＦ溶液がこの濃くドープされたｐ型シリコンと反応して、図６に示す多孔質シリコン・ポケット領域２０５を形成する。このステップは、後述する追加のマスキング層２０８を形成するステップの前に実行される。陽極処理電流は、このプロセスの結果得ようとする多孔質シリコン領域２０５の多孔率（porosity）または密度に応じて、１ｍＡ／ｃｍ２から１００ｍＡ／ｃｍ２である。多孔率の制御には、シリコン中のホウ素または他のｐ型ドーパントの濃度と陽極処理電流の大きさの両方を使用することができる。すなわち、これらのパラメータが埋込みポケット領域の密度を制御する。埋込みポケット領域の密度は、それぞれの埋込みポケット領域内に残ったシリコンの質量をその体積で割ることによって決定される。例えば、低多孔率領域、すなわち比較的に高い密度を有する領域は、元のシリコン基板の密度の約４４％超の密度を有する領域である。一方、高多孔率領域、すなわち比較的に低い密度を有する領域は、元のシリコン基板の密度の約４４％未満の密度を有する領域である。
【００３７】
陽極処理の後、この基板を、シリコンの中に残った注入ホウ素の大部分を除去する水素ベークにかける。この段階でシリコン基板から高濃度のホウ素を除去することが必要なのは、異なるやり方でドープされるトランジスタの諸領域、すなわちチャネル領域、ソースおよびドレイン領域、ハロー領域または延長領域あるいはその両方を画定するために使用されるその後のプロセスをこのような高濃度のホウ素が妨害することを防ぐためである。この水素ベークは、摂氏約８００度（「℃」）から１，０００℃で、約３０秒から３０分実施する。
【００３８】
この陽極処理プロセスおよびポストベーク・プロセスの後、少なくとも大体においてポケット領域と同一の広がりを持つ位置に多孔質シリコンの領域が残る。多孔質シリコン領域は多数のボイド（void）を含む領域である。電子顕微鏡で見ると、多孔質シリコン領域は、残ったシリコン材料の構造を接続することによって互いに支持された多数のボイドを有する、スポンジまたは発泡材料に似た外観を有する。多孔質シリコン領域の多孔率は、少なくとも１つには、埋込みポケット領域内の初期ホウ素濃度によって決定される。前述のとおり、ポケット領域に注入されるホウ素のドーズ量を適当に選択することによって、または陽極処理電流の量を制御することによって、あるいはこの両方によって、埋込みポケット領域からシリコン材料をほとんど除去しないこと、または埋込みポケット領域からずっと多くのシリコン材料を除去することができる。
【００３９】
次に、図６に示すように、基板の主表面２０７の上に別のマスキング層２０８、例えばフォトレジストを付着させ、パターニングする。次いで、図７に示すように、このマスキング層を用いて基板をパターニングして、埋込み多孔質領域の上の上部シリコン層２０６の中にトレンチ２１０を形成し、活性半導体領域１０４の縁１０８、１１０を画定する。トレンチ２１０は、多孔質シリコン領域が露出する位置にエッチングする。次いで、例えば窒化シリコンのスペーサ２１２を表面に形成することによって活性半導体領域の縁を適宜保護した後、露出した多孔質シリコン領域を、図３を参照して先に説明した誘電体ストレッサ要素１５０、１５２を形成する酸化プロセスにかける。
【００４０】
図８に上記実施形態の一変形形態を示す。この実施形態では、埋込み多孔質シリコン領域を画定するために使用されるｐ型ドーパントの注入が、図５に関して先に説明した表面下の埋込み領域に直接に実施されるのではなく、基板の露出した表面の領域に実施される。具体的には、図８に示すように、この最初の注入を、基板１３０の露出した最初の主表面２０７’から下方へ延びる領域２０２’、２０４’に実行する。その後、フォトレジストを剥がし、注入プロセスによる単結晶シリコン材料の損傷を回復させるために基板をアニールする。次いで、注入された領域を含む半導体基板の露出した表面にシリコンのエピタキシャル層を成長させて、図５に示された構造と本質的に同じように見える構造を形成する。このエピタキシャル層は、後にその中に電界効果トランジスタ（「ＦＥＴ」）が形成される活性半導体領域２０６を含む。エピタキシャル半導体層を成長させて図５に示されているような構造を形成した結果、注入領域は、「ポケット領域」とも呼ばれる埋込み注入領域となり、これらのポケット領域はそれぞれ、活性半導体領域２０６の下に存在して水平方向に延びる上面２０１を有する。具体的にはこれらのポケット領域は、活性半導体領域２０６の水平な主表面２０７に平行に、水平方向に延びる。それぞれのポケット領域は活性半導体領域２０６と縁２０３を共有し、縁２０３は、上面２０１が延びる水平方向から遠ざかる方向に延びる。その後、処理は、埋込み多孔質シリコン領域２０５を形成するための注入領域２０２、２０４の陽極処理、後続の処理へと続き、これらは図６および７に関して先に説明した方法で実施される。
【００４１】
多孔質領域内の多孔率に応じて、誘電体ストレッサ要素は半導体基板の隣接する部分に圧縮応力または引張応力を加える。この効果は以下のように説明される。二酸化シリコンの体積は２．２５：１の比率でシリコンよりも大きい。したがって、それぞれの多孔質シリコン領域内に残ったシリコンの割合が１／２．２５よりも大きい（すなわち残った質量が元の質量の約４４％よりも大きい）とき、多孔質領域が酸化されると、結果として生じる二酸化シリコンは膨張し、これによって誘電体領域に圧縮応力が生じる。言い換えると、多孔率（すなわち除去された質量と元の質量の比）が５６％未満のとき、結果として生じる二酸化シリコンは膨張して、圧縮応力が生じる。
【００４２】
反対に、多孔率が５６％よりも大きいとき、結果として生じる二酸化シリコンは収縮し、それによって結果として生じる誘電体領域に引張応力が生じる。前述のとおり、多孔率は、少なくとも部分的には、領域にホウ素が注入される条件および陽極処理プロセスの条件によって決定される。一般に、注入されたホウ素濃度が高いほど多孔率は高くなり、注入されたホウ素濃度が低いほど多孔率は低くなる。また、一般に、陽極処理プロセスの電流密度が高いほど高い多孔率を達成することができる。反対に、電流密度が低いほど低い多孔率が達成される。
【００４３】
以上に説明したプロセスでは、注入領域の縁がリソグラフィによって画定される。したがって、多孔質シリコン領域の広がりは、少なくとも１つには、このようなリソグラフィ処理によって決定される。したがって、多孔質シリコン領域を酸化することによって生じる誘電体ストレッサ領域の縁の位置は、少なくとも１つには、ドーパントを注入して注入領域を形成するときに基板をマスクするために使用されるリソグラフィ処理によって決定される。
【００４４】
上記の方法で誘電体ストレッサ要素を形成した後、トレンチ２１０に、酸化シリコン（例えば二酸化シリコン）などの誘電体材料を充填して、１つまたは複数のトレンチ分離（「ＴＩ」）領域または浅いトレンチ分離領域（「ＳＴＩ」）領域１０６を図１に示すように形成する。この誘電体充填材は、高密度プラズマ（「ＨＤＰ」）技法、または減圧ＣＶＤ（「ＬＰＣＶＤ」）、プラズマ促進ＣＶＤ（「ＰＥＣＶＤ」）などを含む他の化学蒸着（「ＣＶＤ」）技法、あるいはその両方によって付着され、これには例えばオルトケイ酸テトラエチル（「ＴＥＯＳ」）前駆物質からの付着が含まれる。この誘電体材料には、誘電体充填材の付着の前にトレンチの内壁を内張りする窒化物、例えば窒化シリコンを含めることができる。
【００４５】
埋込み誘電体ストレッサ要素を形成した後、ゲート導体１２１、誘電体スペーサ１２３、ならびに延長領域またはハロー領域１２６、１２７あるいはその両方を含むソースおよびドレイン領域１２２、１２４を図３に示すように形成し、それによって、図３の断面図に示された誘電体ストレッサ要素１５０、１５２を有し、図４に示された誘電体ストレッサ要素１５４および１５６を有するＦＥＴ１００を完成させる。
【００４６】
図９に、図１から４に関して先に説明した実施形態の特定の一変形形態を示す。図９では、第１のゲート縁３３４および第２のゲート縁３３６に沿ったゲート導体３２０の壁に、誘電体側壁領域、例えば誘電体スペーサ３２３が配置されている。この実施形態では、第１の誘電体ストレッサ要素の縁３４２がゲート導体３２０の第１のゲート縁３３４と整列し、第２の誘電体ストレッサ要素の縁３４６が、第１のゲート縁３３４の反対側のゲート導体の第２のゲート縁３３６と整列するように、誘電体ストレッサ要素３５０、３５２が縦方向に長く延長される。これは誘電体ストレッサ要素の縁の好ましい１つの配置である。誘電体ストレッサ要素の縁の位置がそれらの整列した位置から変位する程度は、特定のステップでのストレッサ要素の縁を画定するために使用される一般に別々のマスキング・ステップと、異なるマスキング・ステップでの第１および第２のゲート縁を画定するために使用されるマスキング・ステップとの間のオーバレイ公差（overlay tolerance）によって決まる。
【００４７】
図１０は、図１から４および図９に関して先に示したＦＥＴ１００の構造と同様の構造をそれぞれが有する複数のＮＦＥＴ４００、４０２および４０４がその上に形成されたチップを示す部分断面図である。図１０に示すように、誘電体ストレッサ要素４５０、４５２はそれぞれ、複数のＮＦＥＴの活性半導体領域の部分の下に横たわるように水平に延びる。具体的には、誘電体ストレッサ要素４５０はＮＦＥＴ４００および４０２の部分の下に存在し、誘電体ストレッサ要素４５２はＮＦＥＴ４０２および４０４の部分の下に存在する。
【００４８】
図１１に図１０に示した実施形態の一変形形態を示す。この変形形態では、ＳＴＩ領域４０６が、誘電体ストレッサ要素５５０、５５２の底面よりも深い深さまで延び、その結果、誘電体ストレッサ要素が、ＳＴＩ領域４０６の縁との間で共有された概ね垂直な縁４９０を有する。
【００４９】
図１２は、図１０に関して先に説明した実施形態の他の変形形態に基づくＦＥＴの縦方向に沿った断面図である。このケースでは、誘電体ストレッサ要素６５０、６５２の縁が、ＳＴＩ領域６０６の縁から、ＦＥＴの縦の方向に、ある距離６６０を置いて分離されている。しかし、横方向（図示せず）においては、誘電体ストレッサ要素６５０、６５２の端部が、縁１１４、１１６（図１）などのＦＥＴの横方向のＳＴＩの縁であるＳＴＩ領域６０６の縁と接触する。処理の際、縁１１４、１１６（図１）のＳＴＩ領域を形成するために最初にエッチングされる縦方向に延びるトレンチは、後に形成される誘電体ストレッサ要素のスペースを占めている埋込み多孔質シリコン領域の端部に到達する。このようにすると、このトレンチによって露出した多孔質シリコン領域の端部から多孔質シリコン領域の酸化が始まる。
【００５０】
図１３に、ｐ型電界効果トランジスタ（「ＰＦＥＴ」）７００の一実施形態を示す。このＰＦＥＴは、以下の点を除き、ＮＦＥＴ１００（図１）に関して先に説明した構造と同様の構造を有する。ＮＦＥＴと同様に、ＰＦＥＴ７００は、第１および第２の誘電体ストレッサ要素７５０、７５２を含む。しかし、これらのストレッサ要素は、図１から図４および図９から図１２に関して先に説明したＮＦＥＴの引張ストレッサ要素とは異なる。誘電体ストレッサ要素７５０、７５２は、ＰＦＥＴ７００のチャネル領域に縦方向７１２の圧縮応力を加える。図１３に示した図では、チャネル領域がゲート導体７２０の下に存在し、したがって見ることができない。図５から８に関して先に説明した製造プロセスを再び参照すれば、これらの誘電体ストレッサ要素は、シリコン基板のいくつかの領域にｐ型ドーパント、例えばホウ素を注入し、次いでＨＦを含む溶液と接触させたこの注入領域を陽極処理して、多孔質シリコン領域を形成することによって形成することが好ましい。圧縮応力は、多孔質シリコン領域を酸化するステップの前の多孔質シリコン領域の多孔率、すなわち多孔質シリコン領域を形成するために除去された質量の割合が５６％未満であるときに生み出される。例えば、多孔質シリコン領域から除去された質量の割合が元の質量の３０％であるとき、多孔質シリコン領域の酸化によって生み出される酸化物には圧縮応力が生じる。
【００５１】
図１３に示すように、誘電体ストレッサ要素７５０は、活性半導体領域の第１の縁７０８から延びるソース領域７２２の部分の下に存在する。一方、誘電体ストレッサ要素７５２は、活性半導体領域の第２の縁７１０から延びるドレイン領域７２４の部分の下に存在する。
【００５２】
ストレッサ要素７５０、７５２の他に、好ましくはＰＦＥＴ７００がさらに、任意選択の第３および第４の誘電体ストレッサ要素７５４、７５６をそれぞれ含む。これらのストレッサ要素は、チャネル領域に横方向７１８の応力を加える。しかし、他のストレッサ要素とは違い、これらのストレッサ要素７５４、７５６はチャネル領域に引張応力（横方向）を加える。横方向の引張応力が加わるとＰＦＥＴの性能は向上する。
【００５３】
ＰＦＥＴ７００の構造をさらに説明するため、図１４に、図１３の線１３−１３に沿って切ったＰＦＥＴ７００の断面図を示す。誘電体ストレッサ要素７５０、７５２は外向きの応力を加える。これによりこれらのストレッサ要素７５０、７５２は、活性半導体領域の部分に７６２、７６４の方向の応力を加え、したがってＰＦＥＴ７００のチャネル領域７３２に圧縮応力を加える。加えて、ＳＴＩ領域７０６の材料に応じて、ストレッサ要素７５０、７５２はさらに、活性半導体領域の上面７７０に向けて上向き７６０の圧縮応力を加えることができる。
【００５４】
図１５は、図１３の線１４−１４に沿って切ったＰＦＥＴ７００の断面を示す図である。誘電体ストレッサ要素７５４、７５６は、ＰＦＥＴ７００のチャネル領域７３２に引張応力を加える。そのため、図１５のＰＦＥＴ７００の断面図は図４のＮＦＥＴ１００の断面図に似ている。
【００５５】
図１３に示したＰＦＥＴ７００の実施形態の一変形形態では、ＰＦＥＴが、誘電体ストレッサ要素７５０、７５２だけを有し、ストレッサ要素７５４、７５６を持たない。あるいは、ＰＦＥＴが、誘電体ストレッサ要素７５４および７５６だけを有し、ストレッサ要素７５０、７５２を持たないこともできる。さらに、図１０から１２に示したＮＦＥＴのさまざまな実施形態と同様に、ＳＴＩ領域の位置に対する誘電体ストレッサ要素の位置を変更することもできる。
【００５６】
本発明の好ましいいくつかの実施形態に従って本発明を説明したが、添付の請求項によってのみ限定される本発明の真の範囲および趣旨から逸脱することなくこれらの実施形態に多くの変更および改良を加えることができることを当業者は理解されたい。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に基づくＮＦＥＴの上面図である。
【図２】図１に示した本発明の実施形態の一変形形態に基づくＮＦＥＴの上面図である。
【図３】図１の線２−２に沿って切った図１に示したＮＦＥＴの断面図である。
【図４】図１の線３−３に沿って切った図１に示したＮＦＥＴの断面図である。
【図５】本発明の一実施形態に基づくＦＥＴ（ＮＦＥＴまたはＰＦＥＴ）製造方法の１ステップを示す図である。
【図６】本発明の一実施形態に基づくＦＥＴ（ＮＦＥＴまたはＰＦＥＴ）製造方法の１ステップを示す図である。
【図７】本発明の一実施形態に基づくＦＥＴ（ＮＦＥＴまたはＰＦＥＴ）製造方法の１ステップを示す図である。
【図８】本発明の一実施形態に基づくＦＥＴ（ＮＦＥＴまたはＰＦＥＴ）製造方法の１ステップを示す図である。
【図９】図１から４に関して説明した実施形態の一変形形態のＮＦＥＴの上面図である。
【図１０】本発明の実施形態に基づくＮＦＥＴと隣接するＮＦＥＴの部分とを示す断面図である。
【図１１】本発明の実施形態に基づくＮＦＥＴと隣接するＮＦＥＴの部分とを示す断面図である。
【図１２】本発明の実施形態に基づくＮＦＥＴと隣接するＮＦＥＴの部分とを示す断面図である。
【図１３】本発明の一実施形態に基づくＰＦＥＴの上面図である。
【図１４】図１３の線１３−１３に沿って切った図１３に示したＰＦＥＴの断面図である。
【図１５】図１３の線１４−１４に沿って切った図１３に示したＰＦＥＴの断面図である。
【符号の説明】
【００５８】
１００  ＮＦＥＴ
１０２  埋込み誘電体ストレッサ領域
１０４  活性半導体領域
１０６  浅いトレンチ分離（ＳＴＩ）領域
１０８  活性半導体領域の第１の縁
１１０  活性半導体領域の第２の縁
１１２  ＮＦＥＴの縦方向
１１４  活性半導体領域の第３の縁
１１６  活性半導体領域の第４の縁
１１８  ＮＦＥＴの横方向
１２０  ゲート
１２１  ゲート導体
１２２  ソース領域
１２３  誘電体側壁またはスペーサ
１２４  ドレイン領域
【図１】
0005390068.tif 000002
【図２】
0005390068.tif 000003
【図３】
0005390068.tif 000004
【図４】
0005390068.tif 000005
【図５】
0005390068.tif 000006
【図６】
0005390068.tif 000007
【図７】
0005390068.tif 000008
【図８】
0005390068.tif 000009
【図９】
0005390068.tif 000010
【図１０】
0005390068.tif 000011
【図１１】
0005390068.tif 000012
【図１２】
0005390068.tif 000013
【図１３】
0005390068.tif 000014
【図１４】
0005390068.tif 000015
【図１５】
0005390068.tif 000016