(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基体と、
前記半導体基体に配された複数個の電気熱変換体と、
前記半導体基体に配され、各々が前記複数個の電気熱変換体のうち対応する電気熱変換体に電流を流すための複数個のスイッチング素子と、を備える半導体装置において、
個々の前記スイッチング素子は、
前記半導体基体の一主表面に設けられた第２導電型の第１の半導体領域と、
チャネル領域を提供するための、前記第１の半導体領域に隣接して設けられた第１導電型の第２の半導体領域と、
前記第２の半導体領域の表面側に設けられた第２導電型のソース領域と、
前記第１の半導体領域の表面側に設けられた第２導電型のドレイン領域と、
前記チャネル領域の上にゲート絶縁膜を介して設けられたゲート電極と、
を有する複数個の絶縁ゲート型電界効果トランジスタを含み、
前記第２の半導体領域は、並んで配された２つの前記ドレイン領域の間に設けられ、
前記第２の半導体領域の不純物濃度は、前記第１の半導体領域の不純物濃度よりも高く、
前記電気熱変換体とそれに対応する前記スイッチング素子とは、電源ノードと接地ノードとの間に電流経路を構成するように直列に配置され、
個々の前記スイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域が前記電源ノードの側に電気的に接続され、
個々の前記スイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタのそれぞれの前記ソース領域が前記接地ノードの側に電気的に接続され、
個々の前記スイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタは、互いに並列に接続され、
複数個の前記スイッチング素子のうちの第１のスイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタの前記ゲート電極には共通の信号が与えられ、
前記複数個のスイッチング素子のうちの、前記第１のスイッチング素子とは異なる第２のスイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタのゲートには前記共通の信号とは別の共通の信号が与えられ、
並んで配された少なくとも３つの前記第２の半導体領域の構造が同一であることを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記ドレイン領域が前記半導体基体の前記一主表面に沿った横方向に交互に配置されている請求項１に記載の半導体装置。
【請求項３】
前記ソース領域を間に挟んで２つの前記ゲート電極が配されている請求項１又は２に記載の半導体装置。
【請求項４】
前記複数個の電気熱変換体の配列方向と前記複数個のスイッチング素子の配列方向が平行である請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記絶縁ゲート型電界効果トランジスタの実効チャンネル長が、前記第２の半導体領域と前記ソース領域とにおける、前記半導体基体の前記一主表面に沿った横方向の不純物拡散量の差で決定される請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極は、そのドレイン側が前記ゲート絶縁膜より厚い絶縁膜の上に設けられている請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート電極は、そのドレイン側がフィールド絶縁膜上に設けられている請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の半導体領域は、前記半導体基体の表面から反対導電型の不純物を導入して形成されたウエルである請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記ドレイン領域は前記ゲート電極のドレイン側端部から離れて配されている請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ソース領域は前記ゲート電極とオーバーラップしている請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記ドレイン領域は、前記厚い絶縁膜の端部に自己整合している請求項６に記載の半導体装置。
【請求項１２】
前記第２の半導体領域、前記ソース領域、前記ドレイン領域は、斜めイオン打ち込みによる不純物の導入により形成された、前記半導体基体の前記一主表面に直交する線に関して対称な断面構造を有する請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記電気熱変換体に対応した液体吐出口が形成されている請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記電気熱変換体は前記半導体基体上に形成された薄膜抵抗体からなる請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
液体吐出装置において、
電気熱変換体に対応した液体吐出口が形成されている請求項１に記載の半導体装置と、
前記電気熱変換体により前記液体吐出口から吐出される液体を収容する液体収容器と、
前記半導体装置の前記絶縁ゲート型電界効果トランジスタを駆動するための駆動制御信号を供給する制御器と、
を備えたことを特徴とする液体吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、並びに液体吐出装置に関し、特に複写機、ファクシミリ、ワードプロセッサ、コンピュータ等の情報機器の出力用端末として用いられる記録装置、或いは、ＤＮＡチップ、有機トランジスタ、カラーフィルタなどの作製に用いられる装置などに適用できる液体吐出装置と、その液体吐出装置などに好適に用いられる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
液体吐出装置として、インクジェットプリンタのような記録装置を例に挙げて説明する。
【０００３】
従来の記録装置には、その記録ヘッドとして、電気熱変換素子とその電気熱変換素子を駆動する半導体装置（以下、電気熱変換素子駆動用半導体装置と称する）が搭載されている。
【０００４】
図３８は従来のインクジェット記録ヘッドの一部分の断面構造を模式的に示す断面図である。１０１は単結晶シリコンからなる半導体基体である。１０２はｐ型のウエル領域、１０８はｎ型のドレイン領域、１１５はｎ型の電界緩和ドレイン領域、１０７はｎ型のソース領域、１０４はゲート電極であり、これらでＭＩＳ（金属絶縁半導体）型電界効果トランジスタを用いた電気熱変換素子駆動用半導体装置１３０を形成している。
【０００５】
また、１１７は畜熱層および絶縁層としての酸化シリコン層、１１８は熱抵抗層としての窒化タンタル膜、１１９は配線としてのアルミニウム合金膜、および１２０は保護層としての窒化シリコン膜であり、以上で記録ヘッドの基体１４０を形成している。ここでは、１５０が発熱部となり、１６０からインクが吐出される。また、天板１７０は基体１４０と協働して液路１８０を画成している。
【０００６】
これ以外にも、半導体装置は、特開平５−１８５５９４号公報、特開平６−０６９４９７号公報、特開平１０―０３４８９８号公報等に開示されている。
【０００７】
これとは別に、電気熱変換素子の駆動用以外の用途の、絶縁ゲート型トランジスタとしては、特開昭６２−０９８７６４号公報、特開平５−１２９５９７号公報、特開平８−０９７４１０号公報、特開平９−３０７１１０号公報などに記載された構造が知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−１８５５９４号公報
【特許文献２】特開平６−０６９４９７号公報
【特許文献３】特開平１０―０３４８９８号公報
【特許文献４】特開昭６２−０９８７６４号公報
【特許文献５】特開平５−１２９５９７号公報
【特許文献６】特開平８−０９７４１０号公報
【特許文献７】特開平９−３０７１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上記の従来構造の記録ヘッド、および上記の電気熱変換素子駆動用半導体装置に対しては、これまで、数多くの改良が加えられてきたが、近年製品に対して、高速駆動化、省エネルギー化、高集積化、低コスト化、および高性能化がより一層求められるようになった。特に従来のヘッドの構成では、スイッチング素子の高密度集積化が不十分であった。又、動作時の耐電圧が低いことに起因する基板電圧の上昇やラッチアップが生じ易かった。
【００１０】
更に、絶縁ゲート型トランジスタを電気熱変換体の駆動用などに用いる場合、耐電圧を向上させることだけでなく、高速駆動化、省エネルギー化、高集積化、低コスト化、および高性能化がより一層求められるようになり、それに伴ない、従来より知られた一般的な半導体装置の構成では、トランジスタを高密度集積化した場合における、トランジスタの素子の特性均一性が不十分であった。
【００１１】
本発明の目的は、耐電圧性に優れたスイッチング素子群が占めるチップ上の占有面積を減少させて、電気熱変換素子駆動用半導体装置のより一層の高集積化を達成できる半導体装置、及びその製造方法、並びに液体吐出装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の１つの側面は、第１導電型の半導体基体と、前記半導体基体に配された複数個の電気熱変換体と、前記半導体基体に配され、各々が前記複数個の電気熱変換体のうち対応する電気熱変換体に電流を流すための複数個のスイッチング素子と、を備える半導体装置において、個々の前記スイッチング素子は、前記半導体基体の一主表面に設けられた第２導電型の第１の半導体領域と、チャネル領域を提供するための、前記第１の半導体領域に隣接して設けられた第１導電型の第２の半導体領域と、前記第２の半導体領域の表面側に設けられた第２導電型のソース領域と、前記第１の半導体領域の表面側に設けられた第２導電型のドレイン領域と、前記チャネル領域の上にゲート絶縁膜を介して設けられたゲート電極と、有する複数個の絶縁ゲート型電界効果トランジスタを含み、前記第２の半導体領域は、並んで配された２つの前記ドレイン領域の間に設けられ、前記第２の半導体領域の不純物濃度は、前記第１の半導体領域の不純物濃度よりも高く、前記電気熱変換体とそれに対応する前記スイッチング素子とは、電源ノードと接地ノードとの間に電流経路を構成するように直列に配置され、個々の前記スイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域が前記電源ノードの側に電気的に接続され、個々の前記スイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタのそれぞれの前記ソース領域が前記接地ノードの側に電気的に接続され、個々の前記スイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタは、互いに並列に接続され、複数個の前記スイッチング素子のうちの第１のスイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタの前記ゲート電極には共通の信号が与えられ、前記複数個のスイッチング素子のうちの、前記第１のスイッチング素子とは異なる第２のスイッチング素子に含まれる前記複数個の絶縁ゲート型電界効果トランジスタのゲートには前記共通の信号とは別の共通の信号が与えられ、並んで配された少なくとも３つの前記第２の半導体領域の構造が同一である。
【発明の効果】
【００１３】
本発明によれば、ドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。そして、本発明の上記構成によれば、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、コストを上げることなく、素子間の電気的分離が可能である。
【００１４】
また、本発明によれば、特性の揃った、高密度集積化されたトランジスタアレイを提供できる。
【００１５】
とりわけ、スイッチング素子として、新規なＤＭＯＳ（Double diffused MOS transistor）を用いることにより、ドレインから基板に流れるリーク電流を抑え、且つ電界集中を抑制して、耐電圧を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態１による半導体装置の模式的平面図である。
【図２】本発明の実施形態１による半導体装置の模式的断面図である。
【図３】本発明による半導体装置の回路構成を説明するための模式図である。
【図４】本発明による半導体装置の回路図である。
【図５】本発明の実施形態２による半導体装置の模式的平面図である。
【図６】本発明の実施形態２による半導体装置の製造工程を説明するための模式的断面図である。
【図７】本発明の実施形態３による半導体装置の製造工程を説明するための模式的断    面図である。
【図８】本発明の実施形態４による半導体装置の製造工程を説明するための模式的断    面図である。
【図９】本発明の実施形態５による半導体装置の製造工程を説明するための模式的断    面図である。
【図１０】本発明による記録ヘッドの一構成例を示す模式的断面図である。
【図１１】半導体装置の模式的平面図である。
【図１２】半導体装置の模式的断面図である。
【図１３】半導体装置の模式的平面図である。
【図１４】半導体装置の模式的断面図である。
【図１５】本発明の実施形態７による半導体装置を示す模式的平面図である。
【図１６】図１５のＡ−Ａ’断面図である。
【図１７】本発明の半導体装置を説明するための模式図である。
【図１８】本発明の実施形態８による半導体装置の製造工程を説明するための模式的    断面図である。
【図１９】本発明の実施形態９による半導体装置の製造工程を説明するための模式的    断面図である。
【図２０】本発明の実施形態１０による半導体装置の製造工程を説明するための模式    的断面図である。
【図２１】本発明の実施形態１１による半導体装置の製造工程を説明するための模式    的断面図である。
【図２２】本発明による液体吐出ヘッドの一部分を示す模式的断面図である。
【図２３】半導体装置の断面構造図である。
【図２４】（ａ）は半導体基体主表面に対しての半導体装置のレイアウトの例を示す    模式的平面図であり、（ｂ）は半導体基体表面に対するイオン打ち込みの角度を説明    するための図である。
【図２５】（ａ）は半導体基体主表面に対しての半導体装置の他のレイアウトの例を示す模式的平面図であり、（ｂ）は半導体基体表面に対するイオン打ち込みの角度を説明するための図である。
【図２６】半導体装置の断面構造図である。
【図２７】本発明による半導体装置の模式的断面図である。
【図２８】本発明による半導体装置のイオン打ち込み方法を示す模式図である。
【図２９】（ａ）は本発明による半導体装置の模式的平面図であり、（ｂ）は（ａ）    のＡ−Ａ’線の模式的断面図である。
【図３０】本発明の実施形態による半導体装置の模式的断面図である。
【図３１】本発明の実施形態による半導体装置の模式的断面図である。
【図３２】本発明に係わる半導体基体主表面の面方位を表す模式図である。
【図３３】本発明による半導体装置の模式的断面図である。
【図３４】本発明による半導体装置の回路構成図である。
【図３５】本発明による液体吐出ヘッドの構成を説明するための模式図である。
【図３６】本発明による液体吐出ヘッドの外観を示す模式的斜視図である。
【図３７】本発明の液体吐出装置の一例を示す模式図である。
【図３８】従来の液体吐出ヘッドの模式的断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１８】
（実施形態１）
まず、図１〜図４を参照して本発明の実施形態１の液体吐出装置用の半導体装置について詳細に説明する。
【００１９】
符号１はｐ型の半導体基体、２はｎ型のウエル領域（第１の半導体領域）、４はゲート電極、６はｐ型のベース領域（第２の半導体領域）、７はｎ型のソース領域、８、９はｎ型のドレイン領域、１０はベース電極取出し用の拡散層、１１はコンタクト、１２はソース電極、１３はドレイン電極である。また、３０、Ｔｒ１、Ｔｒ２、Ｔｒ３はスイッチング素子としての絶縁ゲート型電界効果トランジスタ、３１、３２、３３は負荷としての電気熱変換体、３４、３５、３６はスイッチである。
【００２０】
電気熱変換体３１〜３３は、半導体基体１の主表面上に薄膜プロセスにて、集積化され配列されている。同様に、スイッチング素子Ｔｒ１〜Ｔｒ３は、半導体基体１の主表面に配列されている。必要に応じて、電気熱変換体とスイッチング素子の配列方向を互いに平行にすれば、より集積度を上げることができる。また、この場合には、図１〜３に示すようにスイッチング素子を配列することが好ましいものである。ここでは、電気熱変換体に接続されるトランジスタの構造が全て同じであり、しかも、トランジスタアレイ内におけるトランジスタ間には専用の素子分離領域を必要としない構成を採用している。
【００２１】
１セグメントは、ドレイン領域を間に挟んで２つの前記ゲート電極と２つのソース領域が配された構成となっており、このうちソース領域は隣接するセグメントと共有化されている。
【００２２】
図３の例では、２つのセグメントのドレインを電気熱変換体の一方の端子に接続し、共通ソースを０Ｖのような相対的に低い基準電圧を供給する低基準電圧源に接続している。電気熱変換体の他方の端子は、例えば＋１０〜＋３０Ｖ程度の相対的に高い基準電圧ＶＤＤを供給する高基準電圧源に接続されている。
【００２３】
この半導体装置の動作について、その概略を説明する。Ｐ型半導体基体１及びソース領域７に、例えば接地電位のような基準電圧を与える。そして、電気熱変換体３１〜３３の一方の端子には、高い基準電圧ＶＤＤを供給する。このうち、例えば、電気熱変換体３１のみに電流を流す場合には、スイッチ３４のみをオンして、スイッチング素子Ｔｒ１を構成する２つのセグメントのトランジスタのゲート４にゲート電圧ＶＧを供給して、スイッチング素子Ｔｒ１をオンする。そうすると、電源端子から電気熱変換体３１、スイッチング素子Ｔｒ１を通して接地端子に電流が流れ、電気熱変換体３１において、熱が発生する。そして、周知のとおり、この熱が液体の吐出に利用される。
【００２４】
本実施形態においては、図２に示すように、予め十分深く形成したウエル領域２を横方向に分離する形にベース領域６を形成する。このウエル領域２とベース領域６はそれぞれトランジスタ３０において、ドレインとチャネルの役割を果たすこととなる。そのため、通常のＭＯＳトランジスタのように、チャネルとなる半導体領域を形成した後にドレインを形成した場合の構造とは逆に、ドレインを形成した後にチャネルを形成することから、ドレインの不純物濃度（ここでは、第１の半導体領域２のドナー濃度）をチャネルの不純物濃度（ここでは、第２の半導体領域６のアクセプター濃度）より低く設定することが可能である。トランジスタの耐電圧はこのドレインの耐電圧で決定され、その耐電圧は通常、ドレインの濃度が低いほど、ドレインの深さが深いほど高くなる。このため、本実施形態によれば、定格電圧を高く設定でき、大電流化を可能とし、高速動作を実現できる。
【００２５】
また、本実施形態によるトランジスタ３０の実効チャネル長は、ベース領域６とソース領域７との不純物の横方向拡散量の差で決定される。この横方向拡散量は物理的係数に基づき決定されるため、実効チャネル長は従来より短く設定でき、オン抵抗を低減することができる。このオン抵抗の低減は単位寸法あたりの電流を流せる量を大きくすることにつながり、高速動作、省エネルギー、および高集積化が可能となる。
【００２６】
また、ソース領域７を間に挟んで２つのゲート電極４が配されており、このベース領域６とソース領域７は、後述のように、どちらもゲート電極４をマスクとして自己整合的に形成できるため、アライメントによる寸法差を生じることがなく、３０のしきい値をばらつきなく製造することができ、高歩留りを実現し、高信頼性を得られる。
【００２７】
また、ウエル領域２を完全に分離するように、ベース領域６が、下地のｐ型半導体基体１に到達し、ベース領域の底部が基体１に隣接するに十分な深さを持つように形成されている。この構造のため、各セグメントの各ドレインを個々に電気的に分離できる。よって、図１〜３のように、専用の素子分離領域を配置することなく、ソース領域７とドレイン領域８、９とを横方向に交互に配置しても、各スイッチング素子の動作が妨げられない。
【００２８】
また、ソース領域７を貫通するように電極取出し用の拡散層１０が形成されているので、占有面積を増やすことなく、ベース領域２を所定の電位に保持することができる。
【００２９】
図３、図４に示した形態では、並列接続されたトランジスタの２つのドレイン（２つのセグメント）が、独立して駆動可能な一つの負荷に接続された例を示している。そして、ゲートに負荷を駆動するためのオン信号が与えられると、トランジスタがオン状態となり、一つのドレインからその両側にあるチャネルを通して共通化されたソースに電流が流れるように構成されている。前述したとおり、隣接セグメント間では、境界にあるソースを共通に使うことができる。これにより、本実施形態のトランジスタをアレイ状に配置し、液体吐出装置として使用する場合に、各トランジスタ間に特別に、ＰＮ接合分離用の半導体や、ＬＯＣＯＳやトレンチ分離用の誘電体などからなる、専用の素子分離領域などを形成する必要がなく、図２、３に示すような簡単な層構成で、大電流を流せる高集積化された半導体装置を実現でき、低コスト化が可能となる。
【００３０】
加えて、Ｐ型の半導体基体１にドレインから流れるリーク電流を十分に抑制できる。
【００３１】
（実施形態２）
本発明の実施形態２による液体吐出装置用の半導体装置の基本構成は、上述した実施形態１と同じである。両者の主たる相違点は、ドレイン領域８、９の位置とその形成工程である。
【００３２】
図５は、実施形態２による液体吐出装置用の半導体装置の平面構成を、図６は断面構成を示している。
【００３３】
そして、この半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第１導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第１導電型の半導体基体１の一主表面に第２導電型の半導体層２を形成する工程（図６の（ａ））と、前記半導体層上にゲート絶縁膜２０３を形成する工程と、前記ゲート絶縁膜上にゲート電極４を形成する工程（図６の（ｂ））と、前記ゲート電極をマスクとして第１導電型の不純物をドーピングする工程（図６の（ｃ））と、前記第１導電型の不純物を前記第２導電型の半導体層よりも深くなるように拡散して半導体領域６を形成する工程（図６の（ｄ））と、前記ゲート電極をマスクとして前記半導体領域６の表面側に第２導電型のソース領域７を、また前記第２導電型の半導体層２の表面側に第２導電型のドレイン領域８、９を形成する工程（図６の（ｅ））とを有することを特徴とするものである。以下詳述する。
【００３４】
まず、図６の（ａ）に示すように、ｐ型半導体基体を用意して、ウエルを形成すべき領域に選択的に、ｎ型の不純物を導入して、ｐ型半導体基体１の表面に、ｎ型のウエル領域２を形成する。このｎ型のウエル領域２はｐ型半導体基体１全面に形成することもできる。また、ｎ型のウエル領域２をｐ型半導体基体１全面に形成する場合はエピタキシャル成長法を用いることも可能である。
【００３５】
次に、図６の（ｂ）に示すように、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約５０ｎｍのゲート酸化膜（ゲート絶縁膜）２０３を成長させ、ゲート酸化膜２０３上に例えば、ＬＰＣＶＤ（減圧化学気相堆積）法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の配線抵抗値となるようにする。その後、フォトリソグラフィーによりパターニングを行ない、多結晶シリコン膜をエッチングする。これによりＭＩＳ型電界効果トランジスタのゲート電極４が形成できる。
【００３６】
次に、図６の（ｃ）に示すように、フォトリソグラフィーによりパターニングを行なってホトレジストからなるイオン打ち込み用マスク（不図示）を形成し、またゲート電極４をもマスクとして用いて、選択的にｐ型の不純物、例えばボロンをイオン打ち込みして、不純物層２０５を形成する。
【００３７】
次に、図６の（ｄ）に示すように、電気炉で例えば１１００℃で、６０分の熱処理を行ない、ウエル領域２を電気的に横方向に分離するための深さ２.２μｍ程度のベース領域６を形成する。この実施形態では、この熱処理はウエル領域２を完全に分離するように、ベース領域６がウエル領域２よりも深くなるように設計することが重要であり、熱処理の条件はウエル領域２の深さ、濃度、不純物の種類、また不純物層２０５の濃度、および不純物の種類に応じて決定される。本発明に用いられるベース領域６の深さは、例えば、１μｍ〜３μｍ程度の範囲から選択可能であり、ベース領域６の濃度は最表面で、１×１０15／ｃｍ3〜１×１０19／ｃｍ3程度の範囲から選択可能である。
【００３８】
次に、図６の（ｅ）に示すように、ゲート電極４をマスクとして、ソース領域７、第１のドレイン領域８、および第２のドレイン領域９を、例えばヒ素をイオン打ち込みして形成する。こうして、ソース領域７及びドレイン領域８、９はゲート電極と自己整合しつつ若干オーバーラップして形成される。
【００３９】
次に、図６の（ｆ）に示すように、フォトリソグラフィーによりパターニングを行なって、ホトレジストのマスク（不図示）を形成し、例えばイオン打ち込み法により、ベース電極取出し用の拡散層１０を形成する。このベース電極取出し用の拡散層１０は必ずしも必要としないが回路設計上あった方が望ましい。また、信号処理回路としてｐ型のＭＩＳ型電界効果トランジスタを同時に作り込む場合は、拡散層１０をこのように形成しても、工程が増えることはない。その後、例えば９５０℃にて３０分の熱処理を行ない、ソース領域７、第１のドレイン領域８、第２のドレイン領域９、およびベース電極取出し用の拡散層１０を活性化させる。
【００４０】
その後、図示していないが、ＣＶＤ（化学気相堆積）法により酸化膜を堆積して、層間絶縁膜を形成し、コンタクト１１（図５を参照）用のコンタクトホールを開口し、導電体を堆積させ、パターニングすることにより、配線を形成する。そして、必要に応じて多層配線を行ない、集積回路を完成させる。
【００４１】
電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体１上に集積化される。このときの回路構成は前述した実施形態と同じである。
【００４２】
本実施の形態では、ゲート電極をイオン打ち込み用のマスクに用いて、ベース領域６、ソース領域７、ドレイン領域８、９を形成したので、これらの領域がゲート電極に対して整合して形成され、スイッチング素子アレイの高集積化、各素子の特性の均一化が達成されている。また、ソース領域７とドレイン領域８、９が同じ工程で形成できるので、製造コスト抑制にも寄与する。
【００４３】
（実施形態３）
ドレイン領域の耐電圧を更に向上させることが望まれる場合には、図１、２に示したように、ドレイン領域８、９の端部をゲート電極の端部から離して形成することも好ましいものであり、特に後述する方法による半導体装置はフォトリソグラフィーの工程数を増やすことなく製造できるものである。
【００４４】
図７は、本発明の実施形態３による半導体装置の製造方法を説明するための断面図であり、ここでは、図６の（ａ）〜（ｄ）の工程を経た後から半導体装置の製造方法を説明する。
【００４５】
図７に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク２１１を形成し、このフォトレジストマスク２１１とゲート電極４をマスクとして、ソース領域７、第１のドレイン領域８、および第２のドレイン領域９を、例えばヒ素をイオン打ち込みして形成する。この時、第１のドレイン領域８、および第２のドレイン領域９がゲート電極４からオフセットを持つように、フォトレジストマスク２１１を形成することが重要である。これにより、各ドレイン−ソース間の距離が十分保たれ、また、ゲート直下に高濃度の拡散層が無いことで、電界集中による耐電圧低下も防ぐことができる。
【００４６】
その後、図６の（ｆ）の工程以降を経て、実施形態２と同様に電気熱変換体を備えた集積回路を完成させる。
【００４７】
（実施形態４）
図８の（ａ）〜（ｇ）を参照して、本発明の実施形態４による半導体装置の製造工程について説明する。この形態の特徴は、ゲート電極４のドレイン側がゲート絶縁膜より厚い絶縁膜上に設けられている点にある。
【００４８】
この形態による半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第１導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第１導電型の半導体基体１の一主表面に第２導電型の半導体層２を形成する工程（図８（ａ））と、前記半導体層上に選択的にフィールド絶縁膜２２１を形成する工程（図８（ｂ））と、前記半導体層上にゲート絶縁膜２０３を形成する工程（図８（ｂ））と、前記ゲート絶縁膜と前記フィールド絶縁膜上にゲート電極４を形成する工程（図８（ｃ））と、前記ゲート電極をマスクとして第１導電型の不純物をドーピングする工程（図８（ｄ））と、前記第１導電型の不純物を前記第２導電型の半導体層よりも深くなるように拡散して半導体領域６を形成する工程（図８（ｅ））と、前記ゲート電極をマスクとして前記半導体領域の表面側に第２導電型のソース領域７を、および前記フィールド絶縁膜をマスクとして前記第２導電型の半導体層の表面側に第２導電型のドレイン領域８、９を形成する工程（図８（ｆ））とを有することを特徴とするものである。以下詳述する。
【００４９】
まず、図８の（ａ）に示すように、ｐ型半導体基体１の表面に、ｎ型のウエル領域２を形成する。
【００５０】
次に、ウエル領域２の表面に、例えば水素燃焼酸化により膜厚約１０ｎｍのパッド酸化膜（図示せず）を成長させ、パッド酸化膜上に例えば、ＬＰＣＶＤ法により膜厚約１５０ｎｍの窒化シリコン膜（図示せず）を堆積し、フォトリソグラフィーによりパターニングを行ない、窒化シリコン膜をエッチングする。その後、例えば水素燃焼酸化により膜厚約５００ｎｍのフィールド酸化膜２２１を選択的に成長させる。その後、窒化シリコン膜を、例えばりん酸を用いて完全に除去し、例えば約１０ｗｔ％の弗化水素溶液でパッド酸化膜を除去し、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約１０ｎｍのゲート酸化膜２０３を成長させる。この時、上記パッド酸化膜をそのままゲート酸化膜として用いることも可能ではあるが、酸化膜の信頼性上好ましくはない。こうして、図８の（ｂ）に示すように、ｎ型のウエル領域２上に、薄い酸化膜としてのゲート酸化膜２０３と厚い酸化膜としてのフィールド酸化膜（フィールド絶縁膜）２２１を所望の位置に配置する。
【００５１】
次に、図８の（ｃ）に示すように、ゲート酸化膜２０３上とフィールド酸化膜２２１上に例えば、ＬＰＣＶＤ法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の配線抵抗値となるようにする。その後、図８の（ｃ）に図示するように、フォトリソグラフィーにより、一端がゲート酸化膜２０３上で終端し、もう一端がフィールド酸化膜２２１上で終端するように、パターニングを行ない、多結晶シリコン膜をエッチングする。これによりＭＩＳ型電界効果トランジスタのゲート電極４が形成できる。
【００５２】
次に、図８の（ｄ）に示すように、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン打ち込みして、不純物層２０５を形成する。
【００５３】
次に、図８の（ｅ）に示すように、電気炉で例えば１１００℃で６０分の熱処理を行ない、ウエル領域２を電気的に横方向に分離するためのベース領域６を形成する。本実施形態では、この熱処理は、縦方向に関してはベース領域６がウエル領域２を完全に分離するように、ベース領域６がウエル領域２よりも深くなるように設計することが重要であり、また、そのベース領域６の横方向に関してはベース領域６の端部がゲート酸化膜２０３とフィールド酸化膜２２１の境目付近となるように設計することが望ましい。
【００５４】
なぜなら、もしベース領域６がゲート酸化膜２０３の途中までしかなかった場合、ゲート電極下にかかる電界は薄いゲート酸化膜２０３に集中し、ゲート酸化膜２０３を破壊する可能性が出てくる。また、もし、ベース領域６がフィールド酸化膜２２１の厚いところまであった場合、その厚いフィールド酸化膜下のベース領域６はゲート電極４に所定の電圧を印加しても反転せず、ＭＩＳ型電界効果トランジスタのスイッチ機能を果たせず、そのため、仮にスイッチがオンされたとしても、ドライバビリティ能力は大きく低下してしまう。
【００５５】
そのため、上記の熱処理の条件は、ウエル領域２の深さ、濃度、不純物の種類、不純物層２０５の濃度、不純物の種類、およびマスク寸法に応じて決定される。
【００５６】
次に、図８の（ｆ）に示すように、ソース領域７、第１のドレイン領域８、および第２のドレイン領域９を、例えばヒ素をイオン打ち込みして形成する。この時、ゲート電極４は、ソース領域７の端部を規定するマスクとして機能し、フィールド酸化膜２２１は、ドレイン領域８、９の端部を規定するマスクとして機能する。こうして、ソース領域７はゲート電極に自己整合し、ドレイン領域８、９はフィールド酸化膜２２１に自己整合する。
【００５７】
次に、図８の（ｇ）に示すように、フォトリソグラフィーによりパターニングを行ない、例えばイオン打ち込み法により、ベース電極取出し用の拡散層１０を形成する。このベース電極取出し用の拡散層１０は必ずしも必要としないが、回路設計上あった方が望ましい。また、信号処理回路としてｐ型のＭＩＳ型電界効果トランジスタを同時に作り込む場合は工程が増えることはない。その後、例えば９５０℃にて３０分の熱処理を行ない、ソース領域７、第１のドレイン領域８、第２のドレイン領域９、およびベース電極取出し用の拡散層１０を活性化させる。このようにして、電界の集中するゲート電極４下のドレイン側の絶縁体をフィールド酸化膜２２１で形成することにより、ＭＩＳ型電界効果トランジスタのゲート−ドレイン間耐電圧を向上できる。これは、例えば、高耐電圧を必要とするＭＩＳ型電界効果トランジスタと同じ基体に、高速度を必要とする相補型ＭＩＳ型電界効果トランジスタを同時に形成する場合に、相補型ＭＩＳ型電界効果トランジスタの素子
分離領域の形成工程にて、フィールド酸化膜２２１で形成できるので、工程の追加を必要とせずに構成できるのでとても有効である。
【００５８】
その後、図示していないが、上記の実施形態と同様にして、ＣＶＤ法により酸化膜を堆積して、層間絶縁膜を形成し、コンタクト１１（図１を参照）を開口し、配線を形成する。必要に応じて多層配線を行ない、集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体１上に集積化される。このときの回路構成は前述した各実施形態と同じである。
【００５９】
（実施形態５）
図９は、本発明の実施形態５による半導体装置の製造方法を説明するための図であり、ここでは、半導体装置の製造方法を、図６の（ａ）〜（ｄ）の工程を経た後から説明する。
【００６０】
図９に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク２１１を形成し、このフォトレジストマスク２１１をイオン打ち込み用のマスクとして、例えばボロンを１２０ｋｅＶの加速エネルギーでイオン打ち込みしてチャネルドープ層２３２を形成する。この時、このチャネルドープ層２３２は、少なくともベース領域６上のソース領域７（実際には、本工程においてまだ形成されておらず、次工程以降で形成されることとなる）と、ウエル領域２に挟まれたチャネル２３３となる部分に形成することが重要である。
【００６１】
図９のフォトレジストマスク２１１は必ずしも必要ではなく、全面にイオン注入しても何ら差し支えない。但し、ウエル領域２の濃度が非常に低い場合は、フォトレジストマスク２１１を用いた方が好ましい。また、このチャネルドープ層２３２の形成は本工程で行なう必要は必ずしも無く、ベース領域６の形成と最終の活性化アニールとの間に行われればよい。これによりチャネル領域２３３が所望の濃度に設計でき、ＭＩＳ型電界効果トランジスタを所望のしきい値に制御することができる。
【００６２】
その後、図６の（ｅ）の工程以降と同様の工程を経て、同様に電気熱変換体を備えた集積回路を完成させる。
【００６３】
（実施形態６）
図１〜９に示した本発明の各実施形態の製造方法により製造された半導体装置を、例えばインクジェット記録ヘッドのような液体吐出装置に組込んだ場合のその記録ヘッドの一部分の断面構造の一例を図１０に示す。ここで、１は単結晶シリコンからなるｐ型の半導体基体である。２はｎ型のウエル領域、４はゲート電極、６はｐ型のベース領域、７はｎ型のソース領域、８はｎ型のドレイン領域であり、これらでＭＩＳ（金属絶縁半導体）型電界効果トランジスタ３０を形成している様子を模式的に示しているが、前述したように、各トランジスタ（又はセグメント）間には専用の素子分離領域を配することなくアレイ状に配列することが好ましいものである。
【００６４】
また、８１７は蓄熱層および絶縁層として機能する酸化シリコンなどの絶縁層、８１８は窒化タンタル、窒化珪素タンタルなどの発熱抵抗層、８１９はアルミニウム合金膜などの配線、および８２０は窒化シリコン膜などの保護層であり、これらにより記録ヘッドの基体９４０が構成されている。ここでは、８５０が発熱部となり、８６０からインクが吐出される。また、天板８７０は基体９４０と協働して液路８８０を画成している。
【００６５】
以上説明した本発明の各実施形態の作用について説明する。
【００６６】
図１１、１２は、あるＭＩＳ型電界効果トランジスタアレイの平面図及び断面図である。半導体基体１内に作り込んだこれらのＭＩＳ型電界効果トランジスタを単独または複数個、同時に動作させることによって、マトリクス状に結線されている電気熱変換素子間の電気的分離性を保つことができる。ここで、４はゲート電極、７はｎ型のソース領域、８はｎ型のドレイン領域、９はもう一つのｎ型のドレイン領域、１１はコンタクト、１２はソース電極、１３はドレイン電極、１５はｎ型の電界緩和ドレイン領域である。
【００６７】
しかしながら、電気熱変換素子を駆動させるために必要となる大電流においては、上記のような従来のＭＩＳ型電界効果トランジスタアレイを機能させると、ドレイン−ウエル間（ここではドレインと半導体基体間）のｐｎ逆バイアス接合部は高電界に耐えられず、リーク電流を発生させ、上記電気熱変換素子駆動用半導体装置として要求される耐電圧を満足することができなかった。更に、大電流で使用されるために、ＭＩＳ型電界効果トランジスタのオン抵抗が大きいと、ここでの電流の無駄な消費によって、電気熱変換素子が機能するために必要な電流が得られなくなる。
【００６８】
また、上記の耐電圧を向上させるためには、図１３の平面図、図１４の断面図に示すようなＭＩＳ型電界効果トランジスタアレイが考えられる。ここで、１はｐ型の半導体基体、２はｎ型のウエル領域、４はゲート電極、１０６はｐ型のベース領域、７はｎ型のソース領域、８はｎ型のドレイン領域、９はもう一つのｎ型のドレイン領域、１０はベース電極取出し用の拡散層、１１はコンタクト、１２はソース電極、１３はドレイン電極である。
【００６９】
このＭＩＳ型電界効果トランジスタの構造は、通常の構造とは異なり、ドレインの中にチャネルを作り込むことによって耐電圧を決定しているドレインの深さを深く、また低濃度で作り込むことが可能となり、耐電圧を向上できる。
【００７０】
しかしながら、アレイ状にこのＭＩＳ型電界効果トランジスタを配置すると、各トランジスタのドレインが唯一の共通半導体層で形成されることになり、全てのドレイン電位が共通電位となってしまうため、独立してスイッチング動作させなければならないスイッチング素子間に専用の素子分離領域を設けて、ドレインを分離しなければ、電気熱変換素子間の電気的分離が保てない。また、そのような素子分離領域を新たに形成しようとすると、プロセスが複雑になって、コストアップとなり、更に素子を形成する面積も大きくなってしまう。そのため、図１３、図１４に示すようなＭＩＳ型電界効果トランジスタの構造は、液体吐出装置用のトランジスタアレイには不向きである。
【００７１】
一方、以上説明した本発明の各実施形態の半導体装置によれば、ドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。また、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、コストを上げることなく、素子間の分離が容易に可能となる。
【００７２】
実際に、本発明とそれと同程度の単体素子特性を持つ図１３、図１４に示した構造のＭＩＳ型電界効果トランジスタを、電気的分離が保てるように素子分離領域を設け、同じあるデザインルールで、且つ同じマスク枚数で実際にレイアウトすると、図１３、図１４に示す技術によるＭＩＳ型電界効果トランジスタは、１つのセグメントを形成するためにアレイの配列方向に１２.０μｍ必要なのに対し、図１、図２に示す本発明の構造を用いたＭＩＳ型電界効果トランジスタ場合は、アレイの配列方向の長さが６.０μｍと１／２で形成できる。この寸法比（図１３、図１４の構造のアレイの配列方向の長さを基準とした場合の図１、図２の構造のもののアレイの配列方向の長さの比率）は、上記デザインルールが微細になればなるほど、小さくなる傾向にある。
【００７３】
（実施形態７）
本発明の実施形態７による半導体装置は、複数個の絶縁ゲート型電界効果トランジスタで構成されるトランジスタアレイを備えた半導体装置において、前記トランジスタのそれぞれは、第１導電型の半導体基体１の一主表面に設けられた第２導電型の第１の半導体領域２２と、該第１の半導体領域を分離するように設けられた第１導電型の第２の半導体領域２９と、前記第２の半導体領域に内包されるように形成された、該第２の半導体領域より不純物濃度の高い第１導電型の第３の半導体領域２６と、該第３の半導体領域の表面に設けられた第２導電型のソース領域７と、前記第１の半導体領域の表面に設けられた第２導電型のドレイン領域８とを有することを特徴とするものである。
【００７４】
上記のような半導体装置およびその製造方法においては、ドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。また、ソース領域の周囲に低濃度のｐ型ウェル領域を形成する事によって複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、素子間の分離が確実なものとなる。
【００７５】
図１５は本発明の実施形態７による半導体装置の一実施形態を示す模式的平面図であり、図１６はそのＡ−Ａ’断面図である。図１５及び図１６において、１はｐ型の半導体基体、２２はｎ型のウエル領域、２９はｐ型のウエル領域、４はゲート電極、２６はｐ型のベース領域、７はｎ型のソース領域、８はｎ型のドレイン領域、１０はベース電極取出し用の拡散層、１１はコンタクト、１２はソース電極、１３はドレイン電極である。
【００７６】
また、図１７は本発明の半導体装置をアレイ状に配置し、液体吐出装置の液体吐出ヘッドの電気熱変換素子駆動用半導体装置として使用する場合の結線例を示す図である。図１７において、１はｐ型の半導体基体、２２はｎ型のウエル領域、２９はｐ型のウエル領域、４はゲート電極、２６はｐ型のベース領域、７はｎ型のソース領域、８はｎ型のドレイン領域である。図１７の回路構成は図３及び図４の回路構成と同じである。
【００７７】
本実施形態においては、予め十分深く形成した低濃度のｎ型ウエル領域２２を横方向に分離する形に低濃度のｐ型ウエル領域２９を深く形成している。この低濃度のｐ型ウェル領域２９の中にベース領域を形成する。このｎ型ウエル領域２２とベース領域２６とは、それぞれＭＩＳ型電界効果トランジスタにおいて、ドレインとチャネルの役割を果たすこととなる。そして、ドレインの濃度をチャネルの濃度より低く設定することが可能である。トランジスタの耐電圧はこのドレインの耐電圧で決定され、その耐電圧は通常、ドレインの濃度が低いほど、ドレインの深さが深いほど高くなる。このため、定格電圧を高く設定でき、大電流化が可能となり、高速動作を実現できる。
【００７８】
また、ｎ型ウエル領域２２を分離するようにしてｐ型ウエル領域２９を形成する構造のため、各セグメントのドレインを個々に電気的に良好に分離できる。
【００７９】
（実施形態８）
本発明の実施形態８による液体吐出装置用の半導体装置の基本構成は、上述した実施形態７と同じである。両者の異なる点は、ドレイン領域８の位置とその形成工程である。
【００８０】
図１８（ａ）〜（ｆ）を参照して本実施形態の半導体装置の製造工程について説明する。この半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第１導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第１導電型の半導体基体１の一主表面に第２導電型の半導体層２２を形成する工程（図１８の（ａ））と、前記半導体層上にゲート絶縁膜２０３を形成する工程（図１８の（ｂ））と、前記ゲート絶縁膜上にゲート電極４を形成する工程（図１８の（ｂ））と、前記ゲート電極をマスクとして第１導電型の不純物をドーピングする工程（図１８の（ｃ））と、前記第１導電型の不純物を拡散して半導体領域２６を形成する工程（図１８の（ｄ））と、前記ゲート電極をマスクとして前記半導体領域の表面側に第２導電型のソース領域７を、また前記第２導電型の半導体層２２の表面側に第２導電型のドレイン領域８、９を形成する工程（図１８の（ｅ））とを有することを特徴とするものである。以下詳述する。
【００８１】
先ず、図１８（ａ）に示すように、ｐ型半導体基体１の表面に、ｎ型のウエル領域２２を形成する。そして、必要に応じて、これを横方向に分離するようにｐ型のウェル領域２９を形成する。
【００８２】
次に、図１８（ｂ）に示すように、ｎ型のウエル領域２２及びｐ型のウェル領域２９に、例えば水素燃焼酸化により膜厚約５０ｎｍのゲート酸化膜２０３を成長させ、ゲート酸化膜２０３上に例えば、ＬＰＣＶＤ法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンには、ＬＰＣＶＤ法で堆積すると同時に例えばリンをドーピングしたり、または堆積後に例えばイオン打ち込み法や固相拡散法を用いて例えばリンをドーピングし、これにより多結晶シリコンが所望の配線抵抗値となるようにする。その後、フォトリソグラフィーによりホトレジストのパターニングを行ない、ホトレジストパターンをマスクにして多結晶シリコン膜をエッチングする。これによりＭＩＳ型電界効果トランジスタのゲート電極４が形成される。
【００８３】
次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、ベース領域２６（または不純物層２０５）を形成する領域上のみを除去する。そして、図１８（ｃ）に示すように、このフォトレジスト（不図示）とゲート電極４とをマスクとして、選択的にｐ型の不純物、例えばボロンをイオン打ち込みして、不純物層２０５を形成する。
【００８４】
次に、図１８（ｄ）に示すように、電気炉で例えば１１００℃にて６０分の熱処理を行ない、ベース領域２６を形成する。この熱処理はベース領域２６が所望の実効チャネル長を形成し、ＯＮ抵抗が上昇しないように設計することが重要であり、熱処理の条件はｐ型ウエル領域２９の深さ、濃度、不純物の種類、また不純物拡散層２０５の濃度および不純物の種類に応じて適宜決定される。
【００８５】
次に、図１８（ｅ）に示すように、ゲート電極４をマスクとして、ソース領域７、第一のドレイン領域８、および第二のドレイン領域９を、例えばヒ素をイオン打ち込みして形成する。
【００８６】
次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、図１８の（ｆ）に示すように、例えばイオン打ち込み法により、ベース電極取出し用の拡散層１０を形成する。このベース電極取出し用の拡散層１０は必ずしも必要ではないが回路設計上あった方が望ましい。また、信号処理回路としてｐ型のＭＩＳ型電界効果トランジスタを同時に作り込む場合は、工程数を増やす必要がない。その後、例えば９５０℃にて３０分の熱処理を行ない、ソース領域７、第一のドレイン領域８、第二のドレイン領域９、およびベース電極取出し用の拡散層１０を活性化させる。
【００８７】
その後、図示しないが、ＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行ない、集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体１上に集積化される。このときの回路構成は前述した各実施形態と同じである。
【００８８】
（実施形態９）
図１９は、本発明の他の実施形態による半導体装置の製造工程を説明するための断面図である。図１９において、２９はｐ型のウエル領域、４はゲート電極、２６はｐ型のベース領域、７はｎ型のソース領域、８はｎ型の第一のドレイン領域、９はｎ型の第二のドレイン領域、２１１はフォトレジストマスクである。
【００８９】
本実施例は、ドレイン−ソース間耐電圧向上を目的としたものであり、図１８（ａ）〜（ｄ）の工程を経た後に、図１９に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク２１１を形成し、このフォトレジストマスク２１１とゲート電極４とをマスクとして、ソース領域７、第一のドレイン領域８、および第二のドレイン領域９を、例えばヒ素をイオン打ち込みして形成する。この時、第一のドレイン領域８、および第二のドレイン領域９がゲート電極４からオフセットを持つようにフォトレジストマスク２１１を形成することが重要である。これにより各ドレイン−ソース間の距離が十分保たれ、また、ゲート直下に高濃度の拡散層が無いことで電界集中による耐電圧低下も防ぐことができる。
【００９０】
その後、図１８の（ｆ）以降と同様な工程を経て、同様に電気熱変換体を備えた集積回路を完成させる。
【００９１】
（実施形態１０）
図２０（ａ）〜（ｆ）は、本発明の実施形態１０による半導体装置の製造工程を説明するための断面図である。
【００９２】
この形態による半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第１導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第１導電型の半導体基体１の一主表面に第２導電型の半導体層２２を形成する工程（図２０（ａ））と、前記半導体層上に選択的にフィールド絶縁膜２２１を形成する工程（図２０（ｂ））と、前記半導体層上にゲート絶縁膜２０３を形成する工程（図２０（ｂ））と、前記ゲート絶縁膜と前記フィールド絶縁膜上にゲート電極４を形成する工程（図２０（ｃ））と、前記ゲート電極をマスクとして第１導電型の不純物をドーピングする工程（図２０（ｄ））と、前記第１導電型の不純物を拡散して半導体領域２６を形成する工程（図２０（ｅ））と、前記ゲート電極をマスクとして前記半導体領域の表面側に第２導電型のソース領域７を、および前記フィールド絶縁膜をマスクとして前記第２導電型の半導体層の表面側に第２導電型のドレイン領域８、９を形成する工程（図８（ｆ））とを有することを特徴とするものである。以下詳述する。
【００９３】
先ず、図２０（ａ）に示すように、ｐ型半導体基体１の表面に、ｎ型のウエル領域２２を形成する。そして、必要に応じて、これを分離するようにｐ型のウェル領域２９を形成する。
【００９４】
次に、図２０（ｂ）に示すように、ｎ型ウエル領域２２及びｐ型ウェル領域２９の表面に、例えば水素燃焼酸化により膜厚約１０ｎｍのパッド酸化膜（図示せず）を成長させ、該パッド酸化膜上に例えばＬＰＣＶＤ法により膜厚約１５０ｎｍの窒化シリコン膜（図示せず）を堆積し、フォトリソグラフィーによりパターニングを行ない、窒化シリコン膜をエッチングする。その後、例えば水素燃焼酸化により膜厚約５００ｎｍのフィールド酸化膜２２１を選択的に成長させる。その後、窒化シリコン膜を例えばりん酸を用いて完全に除去し、例えば約１０ｗｔ％の弗化水素溶液でパッド酸化膜を除去し、ｎ型のウエル領域２２上及びｐ型ウェル領域２９上に例えば水素燃焼酸化により膜厚約１０ｎｍのゲート酸化膜２０３を成長させる。この時、前記パッド酸化膜をそのままゲート酸化膜として用いることも可能ではあるが、酸化膜の信頼性上好ましくはない。こうして、図２０の（ｂ）に示すように、ｎ型のウエル領域２２上に、薄い絶縁膜としてのゲート酸化膜２０３と厚
い絶縁膜としてのフィールド酸化膜２２１とを所望の位置に配置する。
【００９５】
次に、図２０の（ｃ）に示すように、ゲート酸化膜２０３上とフィールド酸化膜２２１上に、例えばＬＰＣＶＤ法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンには、ＬＰＣＶＤ法で堆積すると同時に例えばリンをドーピングしたり、または堆積後に例えばイオン打ち込み法や固相拡散法を用いて例えばリンをドーピングし、これにより多結晶シリコンが所望の配線抵抗値となるようにする。その後、図示するように、フォトリソグラフィーにより一端がゲート酸化膜２０３上で終端し、もう一端がフィールド酸化膜２２１上で終端するように、パターニングを行ない、多結晶シリコン膜をエッチングする。これによりＭＩＳ型電界効果トランジスタのゲート電極４が形成される。
【００９６】
次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、ベース領域２６（または不純物層２０５）を形成する領域上のレジストのみを除去する。そして、図２０（ｄ）に示すように、このフォトレジスト（不図示）とゲート電極４とをマスクとして、選択的にｐ型の不純物例えばボロンをイオン打ち込みして、不純物層２０５を形成する。
【００９７】
次に、図２０の（ｅ）に示すように、電気炉で例えば１１００℃にて、６０分の熱処理を行ない、ＭＩＳ型電界効果トランジスタの実効チャネル長を決定するベース領域２６を形成する。この熱処理はベース領域２６が所望の実効チャネル長を形成し、ＯＮ抵抗が上昇しないように設計することが重要であり、また横方向に関してはベース領域２６の端部がゲート酸化膜２０３とフィールド酸化膜２２１との境目付近となるように設計することが望ましい。なぜなら、もしベース領域２６がゲート酸化膜２０３の途中までしかなかった場合、ゲート電極下にかかる電界は薄いゲート酸化膜２０３に集中し、ゲート酸化膜２０３を破壊する可能性が出てくる。また、もし、ベース領域２６がフィールド酸化膜２２１の厚いところまで存在する場合には、その厚いフィールド酸化膜下のベース領域２６はゲート電極４に所定の電圧を印加しても反転せず、ＭＩＳ型電界効果トランジスタのスイッチ機能を果たさず、もし、スイッチがオンされたとしても、ドライバビリティ能力は大きく低下してしまう。そのため、熱処理の条件はｐ型ウエル領域２９の深さ、濃度、不純物の種類、不純物層２０５の濃度、不純物の種類およびマスク寸法に応じて適宜決定される。
【００９８】
次に、図２０の（ｆ）に示すように、ゲート電極４をマスクとしてソース領域７を、フィールド酸化膜２２１をマスクとして第一のドレイン領域８および第二のドレイン領域９を、例えばヒ素をイオン打ち込みして形成する。
【００９９】
次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、ベース電極取出し用の拡散層１０を形成する領域上のレジストを除去する。そして、図２０（ｇ）に示すように、例えばイオン打ち込み法により、ベース電極取出し用の拡散層１０を形成する。このベース電極取出し用の拡散層１０は必ずしも必要ではないが回路設計上あった方が望ましい。また、信号処理回路としてｐ型のＭＩＳ型電界効果トランジスタを同時に作り込む場合は、工程数を増やす必要がない。その後、例えば９５０℃にて３０分の熱処理を行ない、ソース領域７、第一のドレイン領域８、第二のドレイン領域９、およびベース電極取出し用の拡散層１０を活性化させる。このようにして、電界の集中するゲート電極４下のドレイン側の絶縁体をフィールド酸化膜２２１で形成することにより、ＭＩＳ型電界効果トランジスタのゲート−ドレイン間耐圧を向上できる。これは、例えば高耐電圧を必要とするＭＩＳ型電界効果トランジスタと同じ基体に高速度を必要とする相補型ＭＩＳ型電界効果トランジスタを同時に形成する場合に、工程の追加を必要とせず構成できるので、極めて有効である。
【０１００】
その後、図示しないが、ＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行ない、集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体１上に集積化される。このときの回路構成は前述した各実施形態と同じである。
【０１０１】
（実施形態１１）
図２１は、本発明の実施形態の他の製造工程を説明するための断面図である。図２１において、２２はｎ型のウエル領域、２６はｐ型のベース領域、７はｎ型のソース領域、２１１はフォトレジストマスク、２３２はチャネルドープ層、２３３はチャネル領域である。
【０１０２】
本実施形態は、ＭＩＳ型電界効果トランジスタを所望のしきい値に制御することを目的としたものであり、図１８（ａ）〜（ｄ）の工程を経た後に、図２１に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク２１１を形成し、このフォトレジストマスク２１１をマスクとして、例えばボロンを１２０ｋｅＶの加速エネルギーでイオン打ち込みしてチャネルドープ層２３２を形成する。この時、前記チャネルドープ層２３２は少なくともベース領域２６上のソース領域７（実際には本工程においてまだ形成されておらず、次工程以降で形成されることとなる）とｎ型ウエル領域２２とに挟まれたチャネル領域２３３に形成することが重要である。フォトレジストマスク２１１は必ずしも必要ではなく、全面にイオン打ち込みしても何ら差し支えない。但し、ｎ型ウエル領域２２の濃度が非常に低い場合はフォトレジストマスク２１１を用いた方が好ましい。また、このチャネルドープ層２３２の形成は、必ずしも本工程で行なう必要は無く、ベース領域２６の形成と最終の活性化アニールとの間に行われればよい。これにより、チャネル領域２３３が所望の濃度に設計でき、ＭＩＳ型電界効果トランジスタを所望のしきい値に制御することができる。
【０１０３】
その後、図１８の（ｅ）以降と同様な工程を経て、同様に電気熱変換体を備えた集積回路を完成させる。
【０１０４】
（実施形態１２）
図２２は、以上説明した本発明の各実施形態７〜１１による半導体装置を電気熱変換素子駆動用半導体装置として用いた記録ヘッドの一部分を示す模式的な断面図である。図２２において、１はｐ型の単結晶シリコンからなる半導体基体である。２９はｐ型のウエル領域、２２はｎ型のウエル領域、８はｎ型のドレイン領域、２６はｐ型のベース領域、７はｎ型のソース領域、４はゲート電極であり、これらでＭＩＳ型電界効果トランジスタを用いた電気熱変換素子駆動用半導体装置９３０を形成している。８１７は蓄熱層となる酸化シリコンなどの絶縁層、８１８は発熱抵抗層、８１９は配線、および８２０は保護層であり、以上で記録ヘッドの基体９４０を形成している。ここでは８５０が発熱部となり、吐出口８６０からインクが吐出される。また、天板８７０は基体９４０と協働して液路８８０を画成している。
【０１０５】
以上説明したように、本発明の実施形態７〜１２によれば、ドレインの濃度をチャネルの濃度より低く設定でき、且つ低濃度ドレインをより深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。また、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、コストを上げることなく、素子間の分離が容易に可能となる。
【０１０６】
尚、実施形態７〜１２では、ｎ型ウエル２２が深くなってもよいように、ｐ型ウエル２９を不純物の導入により形成し、その後にベース領域を別工程で形成した。深いｎ型ウエルが必要ない場合には、ｎ型ウエル２２を各ドレイン毎に横方向に分離して形成すれば、ベース領域２６をｎ型ウエル２２より深く形成しなくても、隣接する２つのｎ型ウエル間に残ったＰ型半導体基体の上部においてベース領域２６と基体１とが隣接するため、ベース領域と基体とを同じ電位とすることができる。
【０１０７】
以下に述べる各実施形態による半導体装置の製造方法は、概略、第１導電型の半導体基体の一主表面に第２導電型の半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして第１導電型の不純物をドーピングする工程と、前記第１導電型の不純物を拡散して半導体領域を形成する工程と、前記ゲート電極をマスクとして前記半導体領域の表面側に第２導電型のソース領域を、また前記第２導電型の半導体層の表面側に第２導電型のドレイン領域を形成する工程とを有し、前記ソース領域に対して対称なトランジスタ構造を得ることを特徴とするものである。以下詳しく説明する。
【０１０８】
（実施形態１３）
本発明の実施形態１３による半導体装置の製造方法は、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置の製造方法において、第一導電型の半導体基体の一主表面に第二導電型のウエル領域を形成する工程と、前記ウエル領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上に複数のゲート電極を形成する工程と、ソース領域形成側に隣接する二つのゲート電極をマスクとして、該ゲート電極間に、第一導電型の不純物を前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みし、拡散させて第一導電型の半導体領域を形成する工程と、前記二つのゲート電極をマスクとして前記半導体領域上に第二導電型のソース領域を、前記半導体領域を挟んで配された二つの前記ウエル領域上にそれぞれ第二導電型のドレイン領域を、前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みすることにより形成する工程と、を有するものである。
【０１０９】
半導体ウエハの主な結晶軸方向に対し、９０°或いは４５°の面方向にオリエンテーションフラット（ＯＦ）を設けた半導体ウエハを使用し、半導体素子のパターンの座標軸をＯＦに垂直或いは水平に配して、各種素子を作製することが多い。このように配置した素子を形成する場合に、イオン打ち込み法を用いて素子を形成するとき半導体基板の面方位（たとえば（１００）面）に対して垂直方向よりイオン注入を行うとチャネリングが発生する。
【０１１０】
たとえば単結晶Ｓｉの内、指数の小さい結晶面である（１００）面、（１１０）面、（１１１）面等に対して垂直な方向から結晶を眺めると結晶面内で原子列の占める面積は数％となり大部分は隙間になる。すなわち、結晶軸と同じ角度で結晶面にイオンを照射すると、大部分のイオンは原子との大きな衝突無くして、結晶内部まで到達するという現象が起こるのである。
【０１１１】
こうしたチャネリング現象が発生すると、シリコン基板は非晶質であると仮定して算出している基板内の注入不純物分布に対して、大きく異なるプロファイルを持つようになるため、素子の電気特性が設計値と異なってくる。従ってイオン打ち込みに際しては、基板の結晶軸、注入する不純物種、注入エネルギー等をパラメーターとして算出される臨界角よりも大きな注入角をもってイオン打ち込みを行うことによって、チャネリングを防止する技術が通常用いられている。
【０１１２】
図１に示したような１つのセグメントあたり、一つの共通のドレインを有するＭＩＳ型電界効果トランジスタアレイの場合、各トランジスタのドレインが共通となることと、半導体装置を形成する基板の主表面の面方位が単結晶シリコンの低次の面方位であるために下記に説明するように隣接するトランジスタ間の特性の差が生じることがある。
【０１１３】
すなわち、ドレインを共通にしたアレイ状のＭＩＳ型電界効果トランジスタ配置をとった場合、図２３に示すように、半導体基体１上に、ウエル領域２、ベース領域６、ゲート電極４、マスク２１１を形成した後、半導体基体（ウエハー）１の主表面の法線３１１に対して、ゲート電極４からドレイン、またはソース方向に傾斜したイオンのビーム３１２の入射角θを設定すると、ドレイン領域を挟んで両側に配されるソース領域には、ドレイン領域側から見てそれぞれ逆方向の入射角（−θ）でイオン打ち込みがなされることとなる。
【０１１４】
このＭＩＳ型電界効果トランジスタの製造方法は、前述したとおりＰ型のベース領域６とＮ型のソース領域７の不純物の拡散によって実効のチャネルが規定されるため、偏った入射角度でイオン打ち込みがなされると、隣接する２つのＭＩＳ型電界効果トランジスタの実効チャネル長が異なってくる。すると、隣接トランジスタ同士の間で閾値電圧が揃わなかったり、またＭＩＳ型電界効果トランジスタの動作時に流れる電流量が隣接するトランジスタ間で異なるという特性低下につながる。
【０１１５】
Ｐ型のベース領域とＮ型のソース領域は、イオン打ち込みの不純物量が異なるために異なるイオン打ち込み装置で形成する場合がある。そうした場合には、各イオン打ち込み装置で規定している臨界注入角度が異なると、前記ドレインを共通にしたアレイ状のＭＩＳ型電界効果トランジスタ配置の場合、隣接するトランジスタ間の特性格差は更に顕著に生じることもある。そして、ベース形成の際のイオン打ち込み装置の方が臨界角度が大きく、ソース形成の際のイオン打ち込み装置の方が臨界角度が小さい場合には、隣接トランジスタ間の実効チャネル長の差は更に大きくなるのである。
【０１１６】
ただし、ドレインを共通にしたアレイ状のＭＩＳ型電界効果トランジスタ配置をとった場合には、図２４（ａ）、（ｂ）に示すようにウエハー１の主表面の法線３１１に対してゲート電極４の配列方向と同じ方向にビーム３１３又は３１４のように、入射角度θ又は−θ傾けた方向にビームの方向を設定すれば、前述のような隣接するトランジスタ間の特性変化は生じないが、図２５（ａ）、（ｂ）に示すようにウエハー１主表面の法線３１１に対してゲート電極４の配列方向と垂直方向にビーム入射角度θ又は−θをもつビーム入射方向３１５、３１６を設定してしまうと、図２６に示したような図中左右非対称な断面構造のトランジスタアレイとなってしまい、前述したアレイ状に配した隣接トランジスタの特性不一致の不具合が生じてしまう。このようなビーム入射角度依存性は回路のレイアウト上大きな制約となる。
【０１１７】
そこで、本実施形態では、基板を回転させながらイオン打ち込みを行うことにより、ウエハ上への回路レイアウトに依存することなく、各トランジスタの対称性を保つことを可能にしている。
【０１１８】
本実施形態による半導体装置の製造方法においては、ベース領域及びソース、ドレイン領域の形成時に不純物の注入はチャネリングに対する臨界角度をもってなされるが、図２７、２８に示すように基板１（ウエハ１２１）を基体外周方向に回転させながら行うため、イオン打ち込みによる不純物導入と熱拡散によって形成されるベース領域の端面から同じくイオン打ち込みによる不純物導入と熱拡散によって形成されるソース及びドレイン領域の端面までの位置関係を、半導体基体の主表面上に、いかように配したトランジスタにおいても制御性良く形成することが出来る。すなわち、ドレインを共通にしたアレイ状のＭＩＳ型電界効果トランジスタ配置をとった場合、図２７に示すように、半導体基体１上に、ウエル領域２、ベース領域６、ゲート電極４、マスク２１１を形成した後、半導体基体（ウエハー）１の表面に対してゲート電極４からドレインまたはソース方向に、基板の法線３１１に対するイオンビーム３１７の入射角をθに設定し、半導体基体を基体外周方
向に回転させながら行うと、マスクに対して均一にイオン打ち込みでき、隣接する２つのＭＩＳ型電界効果トランジスタの実効チャネル長は同一又はほぼ同一となる。
【０１１９】
なお、ベース領域及びソース、ドレイン領域の形成時の不純物の注入において、基板は１０〜６０ｒｐｍで回転させることが望ましい。回転中心はイオンビームの走査範囲にも依存するが、ウエハの中心でもよいし、ウエハ中心から外れた位置であってもよい。また、基板を４５°から９０°の角度のステップで回転させ、不純物を４回から８回に分けてイオン打ち込みすることが望ましい。より好ましくは４５°の角度ステップで８回に分けてイオン注入することが望ましい。
【０１２０】
こうして形成された半導体装置は、図２９（ａ）、（ｂ）に示すように、左右対称な断面構造となる。ここで、トランジスタは、半導体基体１上にウエル領域２、ウエル領域２を完全に分離する形に深く形成されたベース領域６、ベース領域６上に形成されたソース領域７、ウエル領域２中に形成されたドレイン領域８、ゲート絶縁膜を介して設けられたゲート電極４、ソース領域７に接続されるソース電極１２、ドレイン領域８に接続されるドレイン電極１３を有している。１４はコンタクトホールを示す。
【０１２１】
また、このベース領域６とソース領域７はどちらもゲート電極４をマスクとして形成されるが、上記領域の形成時には前述のように、基板を１０〜６０ｒｐｍで回転させることが望ましく、または４５°〜９０°の角度ステップで回転させ、不純物を４回〜８回に分けてイオン打ち込みすることが望ましい。より好ましくは４５°の角度ステップで８回に分けてイオン打ち込みすることが望ましい。さらに、イオン打ち込みの場合に、半導体基体の法線方向に対して傾ける角度は、例えば半導体基体の主面が（１００）面、（１１０）面、（１１１）面の場合、３°から１０°の角度、好適には７°とすることが望ましい。製造上好適な条件として、（１００）面の半導体基体については法線方向に対して７°とすることが望ましい。
【０１２２】
その結果、アレイ状に並ぶトランジスタ間のチャネル長が均等に揃うため、アライメントによる寸法差を生じることがなく、ＭＩＳ型電界効果トランジスタの閾値をばらつきなく製造することができ、高歩留りを実現し、高信頼性が得られる。
【０１２３】
（実施形態１４）
図３０（ａ）〜（ｅ）は、本実施形態による半導体装置の製造工程を説明するための断面図である。本形態は、概略、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置の製造方法において、第１導電型の半導体基体１の一主表面に第２導電型の第１の半導体領域２を形成する工程（図３０（ａ））と、前記第１の半導体領域上にゲート絶縁膜２０３を形成する工程（図３０（ｂ））と、前記ゲート絶縁膜上に複数のゲート電極４を形成する工程（図３０（ｂ））と、隣接する二つのゲート電極をマスクとして、該ゲート電極間に、第１導電型の不純物を前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物を打ち込んだ後、拡散させて第１導電型の第２の半導体領域６を形成する工程（図３０（ｃ）、（ｄ））と、前記二つのゲート電極をマスクとして前記第２の半導体領域上に第２導電型のソース領域を、前記第２の半導体領域を挟んで配された二つの前記第１の半導体領域上にそれぞれ第２導電型のドレイン領域を、前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みすることにより形成する工程（図３０（ｅ））と、を有することを特徴とするものである。以下詳述する。
【０１２４】
図３０の（ａ）に示すように、ｐ型半導体基体１の主表面に、ｎ型のウエル領域２を形成する。このｎ型のウエル領域２はｐ型半導体基体１の主表面全面に形成しても良いし、必要あれば選択的に形成しても良い。またｎ型のウエル領域２をｐ型半導体基体１の主表面全面に形成する場合はエピタキシャル成長法を用いることも可能である。
【０１２５】
次に、図３０の（ｂ）に示すように、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約５０ｎｍのゲート酸化膜２０３を成長させ、ゲート酸化膜２０３上に、例えば、ＬＰＣＶＤ（減圧ＣＶＤ）法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の抵抗値となるようにする。その後フォトリソグラフィーによりパターニングを行なってレジストマスク（不図示）を形成し、多結晶シリコン膜をエッチングする。これによりＭＩＳ型電界効果トランジスタのゲート電極４が形成できる。
【０１２６】
次に図３０の（ｃ）に示すように、フォトリソグラフィーによりパターニングを行ってレジストマスク（不図示）を形成し、またゲート電極４をもマスクとして利用して、選択的にｐ型の不純物、例えばボロンをＰ型半導体基体１の主表面に対して、図２８に示したように基板を基体の中心を回転中心として外周方向に回転させながらイオン打ち込みして、不純物層２０５を形成する。
【０１２７】
次に図３０の（ｄ）に示すように、電気炉で例えば１１００℃にて、６０分の熱処理を行ない、ウエル領域２を電気的に横方向に分離するベース領域６を形成する。この熱処理はウエル領域２を完全に分離するようにベース領域６がウエル領域２より深くなるように設計することが望ましく、熱処理の条件はウエル領域２の深さ、濃度、不純物の種類、また不純物層２０５の濃度、および不純物の種類に応じて決定される。ここでは、ベース領域６がＰ型半導体基体１にまで到達する構成を図示しているが、これに限定されるものではない。
【０１２８】
次に図３０の（ｅ）に示すように、ゲート電極４などをマスクとして、ソース領域７、第一のドレイン領域８、および第二のドレイン領域９を、例えばヒ素をＰ型半導体基体１の主表面に対して図２８に示すように基板を回転させながらイオン打ち込みして形成する。
【０１２９】
その後、例えば９５０℃にて、３０分の熱処理を行ない、ソース領域７、第一のドレイン領域８、第二のドレイン領域９を活性化させる。ここでは、ソースが共通となっているが、ソース領域７、ベース領域６、図中左のウエル領域２と第一のドレイン領域８は一つのＭＩＳ型電界効果トランジスタのソース、チャネル、ドレインを構成し、ソース領域７、ベース領域６、図中右のウエル領域２と第二のドレイン領域９は他の一つのＭＩＳ型電界効果トランジスタのソース、チャネル、ドレインを構成している。
【０１３０】
その後は図示はしないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行なってもよく、最終的に集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体１上に集積化される。このときの回路構成は前述した各実施形態と同じである。
【０１３１】
本実施形態の製造方法は、既に説明した液体吐出装置用のヘッドの製造に好適に用いることができる。
【０１３２】
（実施形態１５）
図３１（ａ）〜（ｆ）は、本実施形態による半導体装置の製造工程を説明するための断面図である。本実施形態の半導体装置の製造方法は、概略、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置の製造方法において、第一導電型の半導体基体１の一主表面に第二導電型のウエル領域２を形成する工程（図３１（ａ））と、前記ウエル領域上に選択的にフィールド絶縁膜２２１を形成する工程（図３１（ｂ））と、前記ウエル領域上にゲート絶縁膜２０３を形成する工程（図３１（ｂ））と、前記ゲート絶縁膜と前記フィールド絶縁膜上にゲート電極４を形成する工程（図３１（ｃ））と、ソース領域形成側に隣接する二つのゲート電極をマスクとして、該ゲート電極間に、第一導電型の不純物を前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みし、拡散して第一導電型の半導体領域６を形成する工程（図３１（ｄ、ｅ））と、前記二つのゲート電極をマスクとして前記半導体領域上に第二導電型のソース領域７を、前記フィールド絶縁膜をマスクとして前記半導体領域を挟んで配された二つの前記ウエル領域上にそれぞれ第二導電型のドレイン領域８、９を、前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みすることにより形成する工程（図３１（ｆ））と、を有するものである。以下詳述する。
【０１３３】
図３１の（ａ）に示すように、ｐ型半導体基体１の表面にｎ型のウエル領域２を形成する。
【０１３４】
次にウエル領域２の表面に、例えば水素燃焼酸化により膜厚約１０ｎｍのパッド酸化膜（図示せず）を成長させ、パッド酸化膜上に例えばＬＰＣＶＤ法により膜厚約１５０ｎｍの窒化シリコン膜（図示せず）を堆積し、フォトリソグラフィーによりパターニングを行ない、窒化シリコン膜をエッチングする。その後に例えば水素燃焼酸化により膜厚約５００ｎｍのフィールド酸化膜２２１を選択的に成長させる。その後、窒化シリコン膜を例えばりん酸を用いて完全に除去し、例えば約１０ｗｔ％（重量％）の弗化水素溶液でパッド酸化膜を除去し、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約１０ｎｍのゲート酸化膜２０３を成長させる。この時、前記パッド酸化膜をそのままゲート酸化膜として用いることも可能ではあるが、酸化膜の信頼性上好ましくはない。こうして図３１の（ｂ）に示すように、ｎ型のウエル領域２上に薄い絶縁膜としてのゲート酸化膜２０３と厚い絶縁膜としてのフィールド酸化膜２２１を所望の位置に配置する。
【０１３５】
次に図３１の（ｃ）に示すように、ゲート酸化膜２０３上とフィールド酸化膜２２１上に例えば、ＬＰＣＶＤ法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の抵抗値となるようにする。その後図示するように、フォトリソグラフィーにより一端がゲート酸化膜２０３上で終端し、もう一端がフィールド酸化膜２２１上で終端するように、パターニングを行ない、多結晶シリコン膜をエッチングする。これによりＭＩＳ型電界効果トランジスタのゲート電極４が形成できる。
【０１３６】
次に図３１（ｄ）に示すように、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをＰ型半導体基体１の主表面に対して図２８に示すように基板を回転させながらイオン打ち込みして、不純物拡散層２０５を形成する。
【０１３７】
次に図３１の（ｅ）に示すように、電気炉で例えば１１００℃、６０分の熱処理を行ない、ウエル領域２を電気的に横方向に分離するベース領域６を形成する。この熱処理は縦方向に関してはウエル領域２を完全に分離するようにベース領域６がウエル領域２より深くなるように設計することが望ましく、また横方向に関してはベース領域６の端部がゲート酸化膜２０３とフィールド酸化膜２２１の境目付近となるように設計することが望ましい。なぜなら、もしベース領域６がゲート酸化膜２０３の途中までしかなかった場合、ゲート電極下にかかる電界は薄いゲート酸化膜２０３に集中し、ゲート酸化膜２０３を破壊する可能性が出てくる。また、もしベース領域６がフィールド酸化膜２２１の厚いところまであった場合、その厚いフィールド酸化膜下のベース領域６はゲート電極４に所定の電圧を印加しても反転せず、ＭＩＳ型電界効果トランジスタのスイッチ機能を果たすことが困難となる。もしスイッチがオンされたとしても、ドライバビリティ能力は大きく低下してしまう。そのため、熱処理の条件はウエル領域２の深さ、濃度、不純物の種類、不純物層２０５の濃度、不純物の種類、およびマスク寸法に応じて決定される。
【０１３８】
次に図３１の（ｆ）に示すように、ゲート電極４をマスクとして、ソース領域７を、フィールド酸化膜２２１をマスクとして、第一のドレイン領域８および第二のドレイン領域９を、例えばヒ素をＰ型半導体基体１の主表面に対して図２８に示すように基板を回転させながらイオン打ち込みして形成する。
【０１３９】
その後に例えば９５０℃、３０分の熱処理を行ない、ソース領域７、第一のドレイン領域８、第二のドレイン領域９を活性化させる。これにより電界の集中するゲート電極４下のドレイン側の絶縁体をフィールド酸化膜２２１で形成することにより、ＭＩＳ型電界効果トランジスタのゲート−ドレイン間耐電圧を向上できる。これは例えば高耐電圧を必要とするＭＩＳ型電界効果トランジスタと同じ基体に高速度を必要とする相補型ＭＩＳ型電界効果トランジスタを同時に形成する場合に、工程の追加を必要とせず構成できるのでとても有効である。
【０１４０】
その後は図示はしないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行なってもよく、最終的に集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体１上に集積化される。このときの回路構成は前述した各実施形態と同じである。
【０１４１】
以上説明したように、本発明の実施形態１３〜１５によれば、ベース領域及びソース、ドレイン領域の少なくとも一つの形成時に不純物のイオン打ち込みを、基板を回転させながら行うため、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置において、ウエハ上におけるレイアウトを気にすることなく、共通に取り出しているソース電極を挟んだ両側のトランジスタのデバイス構造が同一で対称な構造として形成でき、閾値電圧或いは動作時のＯＮ抵抗が設計値に対して正確に形成できる。
【０１４２】
したがって、高耐電圧で高速動作が可能なＭＩＳ型電界効果トランジスタを、高歩留まりで信頼性も高く、安価に形成できるのである。
【０１４３】
前述の実施形態１３〜１５は、半導体ウエハとして、ウエハ（基体）の主表面が該ウエハを構成しているシリコン単結晶の低次の面方位（たとえば（１００）面）と一致しているウエハ、いわゆるＪＵＳＴ基板を用いる場合に有効である。これに対して、以下に述べる実施形態では、必ずしも基板を回転させる必要がない、半導体装置の製造方法について説明する。
【０１４４】
（実施形態１６）
本実施形態の半導体装置は、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置において、前記絶縁ゲート型電界効果トランジスタは、一主表面の面方位が低次の面方位に対し傾き（たとえばθ＝４度）を有する第一導電型の半導体基体に設けられた第二導電型の第一の半導体領域と、前記第一の半導体領域を分離するように設けられた前記第一の半導体領域より高濃度の第一導電型の第二の半導体領域と、前記第二の半導体領域に設けられた第二導電型のソース領域と、前記第一の半導体領域に設けられた第二導電型のドレイン領域を有するものである。
【０１４５】
また、上記半導体装置の製造方法は、一主表面の面方位が低次の面方位に対し傾き（たとえばθ＝４度）を有する第一導電型の半導体基体に第二導電型のウエル領域を形成する工程と、前記ウエル領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基体に対して垂直（実質的に垂直と見なせる方向も含む）に第一導電型の不純物をドーピングし、拡散させてベース領域を形成する工程と、前記ゲート電極をマスクとして前記ベース領域上に第二導電型のソース領域を、また前記ウエル領域上に第二導電型のドレイン領域を、それぞれ半導体基体に対して垂直に（実質的に垂直と見なせる方向も含む）不純物注入することにより形成する工程と、を有するものである。
【０１４６】
また、上記半導体装置の別の製造方法は、一主表面の面方位が低次の面方位に対し傾き（たとえばθ＝４度）を有する第一導電型の半導体基体に第二導電型のウエル領域を形成する工程と、前記ウエル領域上に選択的にフィールド酸化膜を形成する工程と、前記ウエル領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜と前記フィールド酸化膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基体に対して垂直に（実質的に垂直と見なせる方向も含む）第一導電型の不純物をドーピングし、ベース領域を形成する工程と、前記ゲート電極をマスクとして前記ベース領域上に第二導電型のソース領域を、前記フィールド酸化膜をマスクとして前記第二導電型のウエル領域上に第二導電型のドレイン領域を、それぞれ半導体基体に対して垂直に（実質的に垂直と見なせる方向も含む）不純物注入することにより形成する工程からなることを特徴とする。
【０１４７】
本実施形態においては、図３２に示すように、半導体基体２０１の主表面の面方位が通常の半導体装置形成に使用される低次の面方位４１２（例えば（１００）基板の面方位＜１００＞）に対し傾き（たとえばθ＝４度）を有するものである。こうして、イオン打ち込みを半導体基体２０１の法線方向４１１と一致した方向から行ってもチャネリングが生じない。低次の面方位としては（１００）面の面方位＜１００＞の他に（１１０）面の面方位＜１１０＞、（１１１）面の面方位＜１１１＞があるが、低次の面方位は主表面の法線方向に対して３°から１０°の角度、好適には４°傾くようにすることが望ましい。
【０１４８】
低次の面方位に対し傾きを持たせるには、例えばウエハーを低次の面方位から一定角度傾くように単結晶インゴットから切り出すことで実現できる。なお、本発明において、半導体主表面の面を指すのに、ミラー指数を例えば（１００）と言う表記で用いている。また、例えば＜１００＞は主表面に対応した結晶軸と言う意味で用いており、（１００）面の法線に対応する。面方位に対して傾きを有するとは、基体の主表面が例えば単結晶の（１００）面に対して傾きを有する、言い換えれば＜１００＞が主表面の法線方向に対して傾きを有することをいう。
【０１４９】
単結晶の面方位に対して傾きを有する基板をＯＦＦ基板、傾きが０度の基板をＪＵＳＴ基板という。例えば、実際に単純なＮ型ＭＯＳＦＥＴを基板を変えて作成し、その移動度を測定すると下表のようになる。
【０１５０】
【表１】
0005627753.tif 000002
【０１５１】
即ちＪＵＳＴ基板（ずらしなし）を用いた場合に比して、４°ＯＦＦ基板（４°の傾きあり）の場合には移動度が約３％小さくなる。しかしながら、実使用上、この差は問題にならない。
【０１５２】
上記のような本発明による半導体装置、及びその製造方法においては、ベース領域及びソース、ドレイン領域の形成時に不純物の注入が半導体基体に対して垂直方向からなされるため、イオン打ち込みによる不純物導入と熱拡散によって形成されるベース領域の端面から同じくイオン打ち込みによる不純物導入と熱拡散によって形成されるソース、及びドレイン領域の端面までの位置関係が、対称は構造となり、半導体基体の主表面上に如何様に配したトランジスタにおいても制御性良く形成することが出来る。
【０１５３】
すなわち、ドレインを共通にしたアレイ状のＭＩＳ型電界効果トランジスタ配置をとった場合、図３２、図３３に示すように、一主表面の面方位が低次の面方位に対し数度の傾き（たとえばθ＝４度）を有する半導体基体２０１上に、ウエル領域、ベース領域、ゲート電極、レジストマスク２１１を形成した後、半導体基体８０１（ウエハー）主表面に対してゲート電極４からドレインまたはソース方向にイオン打ち込み４１３を垂直に行うと、マスクに対して左右均一にイオン打ち込みでき、隣接する２つのＭＩＳ型電界効果トランジスタの実効チャネル長は同一（多少の誤差があっても同一とみなす）となる。
【０１５４】
製造工程は、図６〜９を参照して説明した実施形態とほぼ同じであり、異なる点は、基板としてオフ基板を用いた点のみである。本実施形態によれば、ウエハ上でのレイアウトの制限が無くなり、低コストで、良好な半導体装置を製造することができる。
【０１５５】
以上説明したように、本発明の実施形態１６によれば、ベース領域及びソース、ドレイン領域の形成時に不純物の注入が半導体基体に対して垂直方向からされても、不純物注入時のチャネリングによる設計値とのずれを生じず、なおかつ従来技術で述べたような複数個のトランジスタによるアレイ状の構成を必要とする半導体装置において、共通に取り出しているソース電極を挟んだ両側のトランジスタのデバイス構造を同一に形成でき、閾値電圧或いは動作時のＯＮ抵抗が設計値に対して正確に形成できる。
【０１５６】
したがって、高耐電圧で高速動作が可能なＭＩＳ型電界効果トランジスタを、高歩留まりで信頼性も高く、安価に形成できる。
【０１５７】
＜液体吐出装置＞
本発明の液体吐出装置の一例としてインクジェットプリンタの例を挙げて説明する。
【０１５８】
図３４は、本発明によるインクジェットプリンタの記録ヘッドを構成する半導体装置の回路構成を示す図である。この半導体装置としては前述した全ての実施形態により製造された装置を用いることができる。
【０１５９】
符号４１が負荷としての電気熱変換体のアレイ、４２がスイッチング素子のアレイ、４３が論理ゲートのアレイ、４４がラッチ回路、４５がシフトレジスタを示している。符号４６は電源電圧ＶＤＤが供給される端子、４７は接地電圧ＶＳＳが供給される端子、４８はスイッチング素子のオンのタイミングを制御するイネーブル信号が入力される端子、４９はラッチ回路４４を制御する信号が入力される端子、５０は画像信号が入力される端子、５１はクロック信号が入力される端子である。電気熱変換体のアレイ４１、スイッチング素子のアレイ４２、論理ゲートアレイ４３、ラッチ回路４４、シフトレジスタ４５は、それぞれ１チップ上に平行に配置されており、大まかなレイアウトは図３４に示したものと同じである。
【０１６０】
端子５０から入力されたデジタル画像信号は、シフトレジスタ４５によって、並列に並び替えられ、ラッチ回路４４にラッチされる。論理ゲートがイネーブルになると、ラッチ回路４４にラッチされた信号に応じて、スイッチング素子４２がオン又はオフ状態となり、選択された電気熱変換体４１に電流を流す。
【０１６１】
上述した各実施形態のトランジスタは、このスイッチング素子として好適に用いられる。そして、スイッチング素子アレイ内のスイッチング素子間は前述したとおり、専用の素子分離領域を形成せず、スイッチング素子アレイと電気熱変換体アレイとの間や、スイッチング素子アレイと論理ゲート（又はラッチ回路やシフトレジスタ）との間などの複数のアレイ間には、フィールド絶縁膜のような素子分離領域を設けることが好ましいものである。
【０１６２】
図３５は、インクジェットヘッドの模式図である。図３４の回路が作製された素子基体５２上には、電流が流れることで熱を発生し、その熱によって発生する気泡によって吐出口５３からインクを吐出するための電気熱変換素子（ヒータ）４１が複数列状に配されている。この電気熱変換素子のそれぞれには、配線電極５４が設けられており、配線電極の一端側は前述したスイッチング素子４２に電気的に接続されている。電気熱変換体４１に対向する位置に設けられた吐出口５３へインクを供給するための流路５５がそれぞれの吐出口５３に対応して設けられている。これらの吐出口５３および流路５５を構成する壁が溝付き部材５６に設けられており、これらの溝付き部材５６を前述の素子基体５２に接続することで流路５５と複数の流路にインクを供給するための共通液室５７が設けられている。
【０１６３】
図３６は本発明の素子基体５２を組み込んだインクジェットヘッドの構造を示すもので、枠体５８に素子基体５２が組み込まれている。この素子基体上には前述のような吐出口５３や流路５５を構成する部材５６が取り付けられている。そして、装置側からの電気信号を受け取るためのコンタクトパッド５９が設けられており、フレキシブルプリント配線基板６０を介して素子基体５２に、装置本体の制御器から各種駆動信号となる電気信号が供給される。
【０１６４】
図３７は本発明のインクジェットヘッドが適用されるインクジェット記録装置ＩＪＲＡの概観図で、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５０１１、５００９を介して回転するリードスクリュー５００５のら線溝５００４に対して係合するキャリッジＨＣはピン（不図示）を有し、矢印ａ、ｂ方向に往復移動される。５００２は紙押え板であり、キャリッジ移動方向にわたって紙を記録媒体搬送手段であるプラテン５０００に対して押圧する。５００７、５００８はフォトカプラでキャリッジのレバー５００６のこの域での存在を確認してモータ５０１３の回転方向切換等を行うためのホームポジション検知手段である。５０１６は記録ヘッドの前面をキャップするキャップ部材５０２２を支持する部材で、５０１５はこのキャップ内を吸引する吸引手段でキャップ内開口５０２３を介して記録ヘッドの吸引回復を行う。５０１７はクリーニングブレードで、５０１９はこのブレードを前後方向に移動可能にする部材であり、本体支持板５０１８にこれらは支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることはいうまでもない。又、５０２１は、吸引回復の吸引を開始するためのレバーで、キャリッジと係合するカム５０２０の移動に伴って移動し、駆動モータからの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。
【０１６５】
尚、本装置には画像信号や駆動制御信号などを素子基体５２に供給するための電気回路からなる制御器（不図示）を有している。
【符号の説明】
【０１６６】
１    ｐ型半導体基体
２，２２    ｎ型ウエル領域
４    ゲート電極
６，２６    ｐ型ベース領域
７    ｎ型ソース領域
８，９    ｎ型ドレイン領域
１０    ベース電極取出し用拡散層
１１    コンタクト
１２    ソース電極
１３    ドレイン電極
２９    ｐ型ウエル領域
２０３    ゲート絶縁膜
２０５    不純物層
２１１    フォトレジストマスク
２２１    フィールド絶縁膜
２３２    チャネルドープ層
２３３    チャネル
【図４】
0005627753.tif 000003
【図１８】
0005627753.tif 000004
【図２３】
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【図２７】
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【図３０】
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【図３２】
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【図３５】
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【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0005627753.tif 000020
【図１３】
0005627753.tif 000021
【図１４】
0005627753.tif 000022
【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
0005627753.tif 000027
【図２１】
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【図２２】
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【図２４】
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【図２５】
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【図２６】
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【図２８】
0005627753.tif 000033
【図２９】
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【図３１】
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【図３３】
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【図３４】
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【図３６】
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【図３７】
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【図３８】
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