(57)【特許請求の範囲】
【請求項１】
交差結合インバータペアと、
抵抗ベースメモリ要素ペアと、
前記抵抗ベースメモリ要素ペアにデータを書き込むように構成された書込み回路要素であって、前記抵抗ベースメモリ要素ペアが、ラッチング動作中に前記交差結合インバータペアから絶縁される書込み回路要素と、
感知回路とを備える不揮発性ラッチ回路であって、前記感知回路が、
前記抵抗ベースメモリ要素ペアの第1の抵抗ベースメモリ要素および前記感知回路の出力を備える第1の電流経路と、
前記感知回路の第1の動作点において前記抵抗ベースメモリ要素ペアの前記第1の抵抗ベースメモリ要素を通る電流フローを削減するための第2の電流経路であって、前記感知回路が、前記交差結合インバータペアに対して外部であるとともに前記第1の抵抗ベースメモリ要素に逐次結合された少なくとも1つのp形トランジスタのゲートに印加される電圧を増大することによって前記電流フローを削減するように構成される第2の電流経路とを備える不揮発性ラッチ回路。
【請求項２】
前記抵抗ベースメモリ要素ペアが、絶縁要素により前記交差結合インバータペアから絶縁される、請求項1に記載の不揮発性ラッチ回路。
【請求項３】
前記感知回路が、
前記抵抗ベースメモリ要素ペアの第2の抵抗ベースメモリ要素および前記感知回路の前記出力を備える第3の電流経路と、
前記感知回路の第2の動作点において前記抵抗ベースメモリ要素ペアの前記第2の抵抗ベースメモリ要素を通る電流フローを削減するための第4の電流経路とをさらに備える、請求項1に記載の不揮発性ラッチ回路。
【請求項４】
感知回路であって、
第1の抵抗ベースメモリ要素および前記感知回路の出力を備える第1の電流経路と、
交差結合インバータペアにとって外部であるとともに前記第1の抵抗ベースメモリ要素に逐次結合された少なくとも1つのp形トランジスタのゲートでの電圧に応答して、前記感知回路の第1の動作点において前記第1の抵抗ベースメモリ要素を通る電流フローを削減するための第2の電流経路と、
第2の抵抗ベースメモリ要素および前記感知回路の前記出力を備える第3の電流経路と、
前記感知回路の第2の動作点において前記第2の抵抗ベースメモリ要素を通る電流フローを削減するための第4の電流経路と、
前記第1の電流経路に逓降電源電圧を与えるための第1のn形金属酸化膜半導体(NMOS)トランジスタとを備える感知回路。
【請求項５】
前記第1の電流経路が、
複数のp形金属酸化膜半導体(PMOS)トランジスタをさらに備える、請求項4に記載の感知回路。
【請求項６】
前記第2の電流経路が、
p形金属酸化膜半導体(PMOS)トランジスタと、
第2のNMOSトランジスタとをさらに備える、請求項4に記載の感知回路。
【請求項７】
前記第1の電流経路および前記第2の電流経路が、ラッチング動作中に前記交差結合インバータペアから絶縁される、請求項4に記載の感知回路。
【請求項８】
前記第1の電流経路および前記第2の電流経路が、パスゲートにより前記交差結合インバータペアから絶縁される、請求項7に記載の感知回路。
【請求項９】
書込み回路において、抵抗ベースメモリ要素ペアに対する第1の書込み動作を開始するステップであって、前記抵抗ベースメモリ要素ペアが、第1の抵抗ベースメモリ要素および第2の抵抗ベースメモリ要素を含むステップと、
ラッチング動作中に前記抵抗ベースメモリ要素ペアを交差結合インバータペアから絶縁するステップと、
感知回路の第1の動作点において第1の電流経路を介して前記第1の抵抗ベースメモリ要素を通る電流フローを削減するために、第2の電流経路を通る電流を与えるステップであって、前記電流フローが、前記交差結合インバータペアにとって外部であるとともに前記第1の抵抗ベースメモリ要素に逐次結合された少なくとも1つのp形トランジスタのゲートに印加される電圧を増大することによって削減されるステップとを含む方法。
【請求項１０】
前記抵抗ベースメモリ要素ペアが、パスゲートにより前記交差結合インバータから絶縁される、請求項9に記載の方法。
【請求項１１】
前記第1の電流経路により前記感知回路の出力を選択的にバイアスするステップをさらに含む、請求項9に記載の方法。
【請求項１２】
前記感知回路の第2の動作点において第3の電流経路を介して前記第2の抵抗ベースメモリ要素を通る電流フローを削減するために、第4の電流経路を通る電流を与えるステップをさらに含む、請求項9に記載の方法。
【請求項１３】
第1の抵抗ベースメモリ要素および感知回路の出力を備える第1の電流経路を設けるステップであって、前記第1の電流経路が、逓降電圧によって供給されるステップと、
前記感知回路の第1の動作点において前記第1の抵抗ベースメモリ要素を通る電流フローを削減するための第2の電流経路を設けるステップであって、前記電流フローが、交差結合インバータペアにとって外部であるとともに前記第1の抵抗ベースメモリ要素に逐次結合された少なくとも1つのp形トランジスタのゲートに印加される電圧を増大することによって削減されるステップとを含む方法。
【請求項１４】
前記逓降電圧が、電源電圧に結合される第1のn形金属酸化膜半導体(NMOS)トランジスタによって出力される、請求項13に記載の方法。
【請求項１５】
前記第1の電流経路が、複数のp形金属酸化膜半導体(PMOS)トランジスタをさらに備える、請求項13に記載の方法。
【請求項１６】
前記第2の電流経路が、
PMOSトランジスタと、
第2のNMOSトランジスタとをさらに備える、請求項13に記載の方法。
【請求項１７】
第2の抵抗ベースメモリ要素を含む第3の電流経路を設けるステップをさらに含む、請求項13に記載の方法。
【請求項１８】
データをラッチするための手段と、
抵抗ベースメモリ要素ペアにデータを書き込むための手段であって、前記抵抗ベースメモリ要素ペアが、ラッチング動作中にデータをラッチするための前記手段から絶縁される手段と、
前記抵抗ベースメモリ要素ペアの第1の抵抗ベースメモリ要素および感知回路の出力を含む第1の電流経路を設けるための手段と、
ラッチするための前記手段にとって外部であるとともに前記第1の抵抗ベースメモリ要素に逐次結合された少なくとも1つのp形トランジスタのゲートに印加される電圧を増大することによって、前記感知回路の第1の動作点において前記抵抗ベースメモリ要素ペアの前記第1の抵抗ベースメモリ要素を通る電流フローを削減するための第2の電流経路を設けるための手段とを備える装置。
【請求項１９】
前記抵抗ベースメモリ要素ペアが、パスゲートにより、データをラッチするための前記手段から絶縁される、請求項18に記載の装置。
【請求項２０】
前記抵抗ベースメモリ要素ペアの第2の抵抗ベースメモリ要素および前記感知回路の前記出力を含む第3の電流経路を設けるための手段と、
前記感知回路の第2の動作点において前記抵抗ベースメモリ要素ペアの前記第2の抵抗ベースメモリ要素を通る電流フローを削減するための第4の電流経路を設けるための手段とをさらに備える、請求項18に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して、ラッチング回路に関する。
【背景技術】
【０００２】
技術の進歩によって、コンピューティングデバイスはより小型にかつより高性能になっている。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスのような、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの携帯式のワイヤレス電話は、ボイスおよびデータパケットを、ワイヤレスネットワークを介して通信することができる。さらに、多くのそのようなワイヤレス電話には、他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダー、およびオーディオファイルプレーヤも含み得る。
【０００３】
そのような携帯式コンピューティングデバイスは通常、動作中にデータ値を受け取り、保持するのに使われるラッチを含む。一部のラッチは、電源投入されるとラッチの初期状態をセットするためにアクセスすることができる不揮発性記憶要素も含み得る。不揮発性記憶要素を有する改良型ラッチング回路は、コンピューティングデバイスの動作を高めることができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
ラッチング回路は、ラッチング動作中に抵抗ベースメモリ要素ペアから交差結合インバータペアを絶縁するための絶縁要素を含む。ラッチング回路は、伝達ゲートによりスレーブラッチ要素から絶縁される磁気トンネル接合(MTJ)要素ペアを含み得る。ラッチング要素から抵抗ベースメモリ要素を絶縁することによって、より高速なC-Q遅延、より高いプロセス変動許容差、漏れ電流によって誘発されるグランドブースティングなし、書込み電流低下なしなど、様々なパフォーマンスメトリックを向上することができる。感知方式は、抵抗ベースメモリ要素の状態を感知したとき、感知電流を下げるように、感知回路のプルアップ部分および感知回路のプルダウン部分にフィードバック経路を設けることを含み得る。
【０００５】
特定の実施形態では、不揮発性ラッチ回路は、交差結合インバータペアと、抵抗ベースメモリ要素ペアと、抵抗ベースメモリ要素ペアにデータを書き込むように構成された書込み回路要素とを含む。抵抗ベースメモリ要素ペアは、ラッチング動作中に交差結合インバータペアから絶縁される。
【０００６】
別の特定の実施形態では、感知回路は、第1の抵抗ベースメモリ要素と感知回路の出力とを含む第1の電流経路を含む。感知回路は、感知回路の第1の動作点において第1の抵抗ベースメモリ要素を通る電流フローを削減するための第2の電流経路を含む。感知回路は、第1の電流経路に逓降電源電圧を与えるための第1のn形金属酸化膜半導体(NMOS)トランジスタも含む。
【０００７】
別の特定の実施形態では、方法は、書込み回路において抵抗ベースメモリ要素ペアへの第1の書込み動作を開始することを含む。この方法は、ラッチング動作中に抵抗ベースメモリ要素ペアを交差結合インバータペアから絶縁することを含む。
【０００８】
別の特定の実施形態では、方法は、第1の抵抗ベースメモリ要素と感知回路の出力とを含む第1の電流経路を設けることを含む。第1の電流経路は、逓降電圧によって供給される。この方法は、感知回路の第1の動作点において第1の抵抗ベースメモリ要素を通る電流フローを削減するための第2の電流経路を設けることを含む。
【発明の効果】
【０００９】
ラッチング回路の、開示する実施形態の少なくとも1つによって与えられる特定の利点は、ラッチング動作中にラッチング要素から抵抗ベースメモリ要素を絶縁しないラッチング回路と比較して、クロック入力とデータ出力との間のより高速な遅延(C-Q遅延)、感知電流の削減、プロセス変動許容差の増大、漏れ電流によって誘発されるグランドブースティングなし、ならびに書込み電流の低下なしの1つまたは複数を達成することを含み得る。
【００１０】
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
【図面の簡単な説明】
【００１１】
【図１】ラッチング回路の第1の例示的な実施形態を示すブロック図である。
【図２】リテンションフリップフロップ構成での図1のラッチング回路の特定の実施形態を示す回路図である。
【図３】図1のラッチング回路内で使うことができる感知回路の特定の実施形態を含む複数の感知回路を示す回路図である。
【図４】図3の感知回路の負荷線を示すグラフ図である。
【図５】図1のラッチング回路内で使うことができる図3の感知回路のタイミング動作を示すグラフ図である。
【図６】図1のラッチング回路内で使うことができる書込み回路の特定の実施形態を示す回路図である。
【図７】複数のプロセス条件での図1のラッチング回路のクロック遷移データ出力(C-Q)遅延を示すグラフ図である。
【図８】複数のプロセス条件での図1のラッチング回路の感知電流を示すグラフ図である。
【図９】複数のプロセス条件での図1のラッチング回路の感知遅延を示すグラフ図である。
【図１０】ラッチングシステムの動作方法の第1の例示的実施形態を示す流れ図である。
【図１１】ラッチングシステムの動作方法の第2の例示的実施形態を示す流れ図である。
【図１２】ラッチング動作中にラッチ要素からMTJを絶縁するためのラッチング回路を含む電子デバイスの例示的な実施形態を示す図である。
【図１３】ラッチング動作中にラッチ要素からMTJを絶縁するためのラッチング回路を含む集積回路デバイスを製造する方法の例示的実施形態を示す図である。
【発明を実施するための形態】
【００１２】
図1を参照すると、不揮発性ラッチング回路の第1の例示的な実施形態のブロック図が開示されており、全体が100で称される。ラッチング回路100は、絶縁要素104を介して感知回路106に結合されたラッチ102を含む。ラッチ102は、交差結合インバータペア120、122を含む。感知回路106は、書込み回路108に結合される。感知回路106は、抵抗ベースメモリ要素ペア110を含む。抵抗ベースメモリ要素ペア110は、第1の抵抗ベースメモリ要素112(たとえば、第1の磁気トンネル接合(MTJ))および第2の抵抗ベースメモリ要素114(たとえば、第2のMTJ)を含む。
【００１３】
ラッチ102は、入力を受け取り、受け取った入力に対応する出力を保持するように構成される。たとえば、図2を参照して説明するように、ラッチ102は、フリップフロップデバイスのスレーブラッチとして実装され得る。ラッチ102は、1つまたは複数の出力バッファにも、他の負荷要素(図示せず)にも結合され得る。
【００１４】
絶縁要素104は、ラッチ動作中に感知回路106からラッチ102を電気的に絶縁するように構成される。たとえば、絶縁要素104は、図2に示すように、伝達ゲートとも呼ばれるパスゲートを含み得る。絶縁要素104は、ラッチ102におけるラッチング動作中のスイッチ電流が、抵抗ベースメモリ要素ペア110の状態を乱すのを防ぐように構成される。
【００１５】
感知回路106は、第1および第2の抵抗ベースメモリ要素112、114の状態に基づいて、ラッチ102が特定の状態にセットされるのを可能にするように構成される。たとえば、回路100が電源投入イベントを経ると、ラッチ102は電源投入して未定状態になり得る。感知回路106は、図3を参照して説明するように、感知回路106の出力がラッチ102の状態を既知の値にセットするように、電源投入シーケンス中にラッチ102に電気的に結合され得る。ラッチ102の状態をセットした後、抵抗ベースメモリ要素ペア110が、絶縁要素104により、ラッチング動作中の交差結合インバータペア120、122から絶縁され得る。
【００１６】
書込み回路108は、抵抗ベースメモリ要素ペア110にデータを書き込むように構成された書込み回路要素を含む。たとえば、書込み回路108は、データ入力を受け取り、第1の抵抗ベースメモリ要素112に第1の値を、および第2の抵抗ベースメモリ要素114に第2の値を選択的に書き込むように構成され得る。書込み回路108の例については、図6を参照して説明する。
【００１７】
動作中、ラッチ回路100は、電源切断または低電圧状態から電源投入される場合がある。絶縁要素104は、感知回路106の出力を第2のインバータ122の入力に結合するように制御され得る。その結果、ラッチ102は、抵抗ベースメモリ要素ペア110に記憶された値によって決定される初期状態にセットすることができる。たとえば、ラッチ102は、バスのドライバ回路を制御することができ、ラッチ102の初期状態は、始動中のバスの他のドライバ回路との衝突を防ぐようにセットされ得る。
【００１８】
ラッチ102を初期状態にセットした後、絶縁要素104は、抵抗ベースメモリ要素ペア110をラッチ102から絶縁する(すなわち、電気的に分離する)ように制御され得る。ラッチ102が抵抗ベースメモリ要素ペア110から絶縁された後、ラッチング動作を実施して、ラッチ102に入力データを記憶することができる。
【００１９】
ラッチング動作中のラッチ102から抵抗ベースメモリ要素ペア110を絶縁することによって、ラッチング動作中に抵抗ベースメモリ要素112、114が交差結合インバータ120、122とともに含まれる設計と比較して、ラッチ102のC-Q遅延を削減することができる。
【００２０】
図2を参照すると、図1のラッチ回路100がリテンションフリップフロップ構成200内に示されている。リテンションフリップフロップ構成200は、スレーブラッチとして動作するように構成されるとともにマスターラッチ202から入力データを受け取るように結合されたラッチ102を含む。ラッチ102は、パスゲート(すなわち、第1のマルチプレクサ伝達ゲート)TGMUX1 104として示される絶縁要素104を介して感知回路106に結合される。感知回路106は、書込み回路108に結合される。
【００２１】
マスターラッチ202は、データ入力(D)とマスター回路の第1のインバータ(INVM1)207の入力との間に結合されたパスゲート205を含む。パスゲート205は、クロック信号(CLK)が高い値をもつときはINVM1 207にデータ入力を与え、CLKが低い値をもつときはデータ入力からINVM1 207を絶縁するように構成される。INVM1 207の出力は、マスター回路の第2のインバータ(INVM2)208の入力に結合される。パスゲート206は、データ入力Dとの競合を削減するために、CLKが高い値をもつときはINVM2 208の出力をINVM1 207の入力から絶縁し、マスターラッチ202の安定状態をセットするために、CLKが低い値をもつときはINVM2 208の出力をINVM1 207の入力に結合するように構成される。
【００２２】
スレーブラッチ102は、CLKが低い(すなわち、論理低値をもつ)ときはマスターラッチ202の出力をINVS1の入力から電気的に絶縁し、CLKが高い(すなわち、論理高値をもつ)ときはマスターラッチ202の出力をINVS1の入力に電気的に結合するように、スレーブラッチの第1のインバータ(INVS1)120に結合されたパスゲート212を含む。スレーブラッチの第2のインバータ(INVS2)122の入力は、第1のマルチプレクサ伝達ゲート(TGMUX1)104として動作するパスゲートを介して感知回路106の出力(OUTSC)に選択的に結合される。INVS2 122の入力は、第2のマルチプレクサ伝達ゲート(TGMUX2)220として動作するパスゲートを介して、INVS1の出力にも選択的に結合される。TGMUX1 104およびTGMUX2 220は、感知イネーブル信号(SE)が低いときはスレーブラッチ出力OUTSLを選択し、SE信号が高いときは感知回路106出力OUTSCを選択するマルチプレクサとして動作する。パスゲート(TGS1)216は、マスターラッチ202の出力をラッチするときの競合を削減するために、CLKが高いときはINVS2 122の出力をINVS1 120の入力から選択的に絶縁する。逐次結合インバータペアINVQ1およびINVQ2 222によって形成されるとともにINVS1 120の出力(OUTSL)に応答する出力バッファによって、データ出力Qが生成される。
【００２３】
感知回路106は、nチャネル金属酸化膜半導体(NMOS)トランジスタなどのn形トランジスタ232を介して電源電圧(VDD)に結合される。トランジスタ232は、SE信号によってゲートされ、逓降電源電圧VDDLを感知回路106に与える。感知回路106は、第1の抵抗ベースメモリ要素(MTJ1)112および第2の抵抗ベースメモリ要素(MTJ2)114を含む抵抗ベースメモリ要素ペア110を含む。
【００２４】
ラッチング回路200は、ラッチ102、202のマスタースレーブ構成を使う。図2において、感知回路106は、交差結合インバータINVS1 120およびINVS2 122から分離されて、競合設計目標を満たすように感知回路106およびラッチ102が設計されるのを可能にする。たとえば、大きいスイッチ電流により、ラッチ102が素早く切り換わることが可能になり得るが、感知回路106を通る電流は、抵抗ベースメモリ要素112、114への妨害を削減するのを制限され得る。抵抗ベースメモリ要素112、114は、絶縁要素(TGMUX1)104により、ラッチング動作中に交差結合インバータペア120、122から絶縁され得る。
【００２５】
動作中、感知イネーブル(SE)信号が低論理レベルを有し(SE=0)、書込みイネーブル(WE)信号が低論理レベルを有する(WE=0)とき、ラッチング回路200は、ラッチモードにあり得る。ラッチモードにあるマスターラッチ202からデータを書き込むとき、スレーブラッチ102は、2つの交差結合インバータINVS1 120とINVS2 122との間に挿入されているTGS1 216を使って、マスターラッチ202内の駆動インバータINVM1 207と、スレーブラッチ102内のINVS2 122との間の競合を削減することができる。
【００２６】
感知イネーブル(SE)信号が高論理レベルを有する(SE=1)とともにWE=0であるとき、スレーブラッチ102は、感知回路106の出力(OUTSC)に基づいて状態をラッチする。TGMUX1は、INVS2 122の入力にOUTSCを与え、TGMUX2 220は、INVS1 120の出力をINVS2 122の入力から電気的に絶縁して、競合を防ぐ。INVS2 122は、論理低レベルにスキューされる転移特性をもつことができ、このことは、INVS2 122が、VDDよりも低い入力電圧で状態を切り換え得ることを意味する。その結果、INVS2 122は、感知回路106からのレベルシフト信号に効率的に応答することができる(すなわち、VDDよりもむしろ、論理高電圧としてVDDLをもつ)。したがって、INVS2 122は、感知回路106からのVDDLレベルによって供給される信号からフルVDD出力レベルを達成するためのレベルコンバータとして動作し得る。
【００２７】
図2において、クロック対出力(C-Q)遅延は、スレーブラッチ102内のTGS2 212から、インバータペア222のうち駆動インバータINVQ2へと形成される経路(すなわち、TGS2 212、INVS1 120、INVQ1、およびINVQ2を含む経路)によって決定され得る。この経路は、TGMUX1 104により抵抗ベースメモリ要素112、114から分離されるので、抵抗ベースメモリ要素112、114への無効書込みを防ぐための電流制限を課すことなく、遅延が削減され得る。MTJからラッチングインバータを絶縁しないラッチよりも比較的大きい電流を使って、ラッチング動作を向上させることができる。これにより、図2に示す回路は、高性能なシステムオンチップ(SoC)アプリケーションとの使用に適し得る。
【００２８】
図3を参照すると、感知回路310、320の例および図1の感知回路106の例示的な実施形態を示す図が開示されており、全体が300で称される。感知回路106内で、逓降電源電圧(VDDL)を与えるn形トランジスタ(NHS)232は、書込みイネーブル(WE)信号によってゲートされるp形トランジスタ(PWE)334を介して第1のノード(N1)335に結合される。感知回路106は、感知回路106の出力(OUTSC246)を高電圧レベル(たとえば、VDDL)で選択的にバイアスするように構成されたプルアップ経路370と、OUTSC246を低電圧レベル(たとえば、接地)で選択的にバイアスするように構成されたプルダウン経路380とを含む。
【００２９】
N1 335と出力246との間の第1の電流経路372は、3つの逐次結合p形トランジスタ、すなわちSE信号の補(PSEB)336によってゲートされるトランジスタと、第2のノード(N2)339における電圧によってゲートされる2つのトランジスタ(PST2)338および(PST1)340とに結合された、第1の磁気トランジスタ接合(MTJ1)112として示される第1の抵抗ベースメモリ要素112を含む。
【００３０】
第2の電流経路374は、N2 339を介してn形トランジスタ(NFBPU)344に逐次結合されたp形トランジスタ(PFBPU)342を含むプルアップフィードバック経路に対応する。PFBPU342は、OUTSC246に結合されたゲートを有し、NFBPU344は、SE信号に結合されたゲートを有する。第2の電流経路374は、感知回路106の第1の動作点において、第1のMTJ1 112を通る電流フローを削減することができる。たとえば、OUTSC246が低電圧を有するとき、PFBPU342はオンであり、N2 339における電圧を増大し、PST2 338およびPST1 340を通る電流を削減する。
【００３１】
OUTSC246と第3のノード(N3)との間の第3の電流経路376は、3つの逐次結合n形トランジスタ、すなわち第4のノード(N4)351での電圧によってゲートされる2つのトランジスタ(NST1)350および(NST2)352と、SE信号によってゲートされるトランジスタ(NSE)354とを含む。第3の電流経路376は、第2の磁気トランジスタ接合(MTJ2)114として示される第2の抵抗ベースメモリ要素114も含む。MTJ2 114は、N3 355に結合される。N3 355は、WE信号の補に応答するn形トランジスタ(NWEB)356を介して接地される。
【００３２】
第4の電流経路378は、N4 351を介してn形トランジスタ(NFBPD)360に逐次結合されたp形トランジスタ(PFBPD)358を含むプルダウンフィードバック経路に対応する。PFBPD358は、SE信号の補(/SE)に結合されたゲートを有し、NFBPD360は、OUTSC246に結合されたゲートを有する。第4の電流経路378は、感知回路106の第2の動作点において、第2のMTJ2 114を通る電流フローを削減することができる。たとえば、OUTSC246が高電圧を有するとき、NFBPD360はオンであり、N4 351における電圧を低下し、NST1 350およびNST2 352を通る電流を削減する。
【００３３】
n形トランジスタ(NIC)362は、感知動作が指揮されていない(/SE=1)ときにOUTSC246を接地することによって、OUTSC246の初期バイアス条件をセットする。感知動作が指揮されている(SE=1)とき、NIC362は、OUTSC246をグランドから絶縁し、OUTSC246がプルアップ経路370およびプルダウン経路380によってセットされることを可能にする。電流経路372〜378も、ラッチング動作中に交差結合インバータペア120、122(図1〜図2に示す)から絶縁される。
【００３４】
動作中、SE=1およびWE=0のとき、ラッチング回路100は感知モードに置かれ得る。MTJ112、114の状態「0」および状態「1」に対する感知回路106の動作点を見つけるために、負荷線分析を用いることができる。状態「0」をもつ第1のMTJ1 112(MTJ1_0)、状態「1」をもつ第1のMTJ1 112(MTJ1_1)、状態「0」をもつ第2のMTJ2 114(MTJ2_0)、および状態「1」をもつ第2のMTJ2 114(MTJ2_1)のI-V特性は、出力246での電圧、すなわちVOUTSCによる、MTJ1_0、MTJ1_1、MTJ2_0、およびMTJ2_1を通る電流(それぞれ、IMTJ1_0、IMTJ1_1、IMTJ2_0、およびIMTJ2_01)を測定することによって取得することができる。感知回路106の状態「0」および状態「1」に対する動作点は、図4に示すように、プルアップ経路370に対するMTJ1_0およびMTJ2_1のI-V曲線を、プルダウン経路380に対するMTJ2_0およびMTJ2_1のI-V曲線に重ねることによって判定することができる。
【００３５】
感知回路310は、2つの直列接続MTJの中間ノード電圧を感知するための分圧器構造を含む。感知回路320は、2つのMTJの間の実効抵抗差を拡大するために、2つのMTJの間にpチャネル金属酸化膜半導体(PMOS)トランジスタおよびnチャネル金属酸化膜半導体(NMOS)トランジスタを追加する。感知回路320は、感知回路310よりも大きい感知マージンおよびより小さい感知電流を呈し得る。小さい感知電流および大きい感知マージンを取得するために、MTJの記憶された値が状態「0」(または状態「1」)のとき、追加されたPMOSは、飽和(または三極管)領域内で作動することができ、追加されたNMOSは、三極管(または飽和)領域内で作動することができる。
【００３６】
図3に示す感知回路106において、プルアップ経路370用のトランジスタPFBPU342およびNFBPU344を使う弱い正フィードバックと、プルダウン経路380用のトランジスタPFBPD358およびNFBPD360を使う強い正フィードバックとは、低い感知電流および大きい感知マージンを生じ得る。プルダウン経路380は、PMOSトランジスタと比較して、より小さいNMOSトランジスタNST1 350、NST2 352、およびNSE354を使うことができるので、プルダウン経路380は、プロセス変動に対してプルアップ経路370よりも脆弱であり得る。プロセス変動は、ドレイン対ソース電圧(Vds)が増大されると悪化し得る。この理由で、トランジスタNST1 350およびNST2 352は、プルダウン経路380に対する強フィードバックを使うことによって、高Vds(すなわち、高VOUTSC)でオフにすることができる。こうすることにより、スレーブラッチ102における安定したレベル転換が可能になる。
【００３７】
さらに、低VDD(VDDL)逓降電圧は、感知電流を削減するのに使うことができる。VDDLは、VDD母線と感知回路106との間のヘッドスイッチNMOSトランジスタ(NHS)232によって生成され得る。さらに、プルアップ経路370に対するPST1 340およびPST2 338ならびにプルダウン経路380に対するNST1 350およびNST2 352などの追加トランジスタ積層を使うことによって、さらなる感知電流削減を達成することができる。
【００３８】
MTJ112、114は、不揮発性プロパティを有するので、ラッチング回路100などのMTJベースラッチング回路を使って、ゼロのスタンバイ漏れ電流を達成することができる。図1〜図2の絶縁要素104をもたないラッチング回路は、短いC-Q遅延、低い感知電流、および高いプロセス変動許容差を同時に達成するのが難しい場合があり得る。さらに、絶縁要素104をもたないラッチング回路には、漏れ誘発グランド(GND)ブースティングおよび高い無効書込み確率などの問題があり得る。絶縁要素104をもつラッチング回路100は、より低いC-Q遅延を達成することができ、スレーブラッチ102からMTJ112、114を分離することによって、漏れ誘発GNDブースティングをなくすことができる。絶縁要素をもつラッチング回路は、正フィードバック、より低いVDD、およびトランジスタ積層を使うことによって、低い感知電流および高いプロセス変動許容差を達成することもできる。絶縁要素104をもたないラッチング回路と比較して、絶縁要素104をもつラッチング回路100は、C-Q遅延がより低く、感知電流がより小さくなり得る。
【００３９】
図4は、図3の感知回路の動作条件を比較する負荷線図表402を示すグラフ図である。第1および第2の動作点406、408は、それぞれ、状態「0」および状態「1」にある感知回路310に対応する。第1および第2の動作点410、412は、それぞれ、状態「0」および状態「1」にある感知回路320に対応する。第1および第2の動作点414、416は、それぞれ、状態「0」および状態「1」にある感知回路106に対応する。
【００４０】
感知回路106の動作の態様が、グラフ404にさらに詳しく示されている。感知モード(SE=1)において、VDDL≦VOUTSC≦VDDのとき、MTJ1 112が「0」状態にある(MTJ1_0)ときのMTJ1_0 426のI-V特性、すなわちMTJ1_0を通る電流(IMTJ1_0)は、MTJ1_0に電圧が印加されないので0になり得る。PFBPU342の閾値電圧(VTH_PFBPU)<VOUTSC<VDDLのとき、PFBPU342はオフにされるので、PFBPU342を通る電流はない。VOUTSCが低減されると、MTJ1_0に印加される電圧は増大され、したがってIMTJ1_0が増大される。0≦VOUTSC≦VTH_PFBPUのとき、PFBPU342はオンにされ得る。VOUTSCが低減されると、PFBPU342のソースゲート間電圧(VSG_PFBPU)が増大されるので、PFBPU342を通る電流を増大することができ、したがってノードN2 339での電圧(VN2)が増大される。これにより、PST1 338およびPST2 340のソースゲート間電圧(VSG_PST1およびVSG_PST2)が下がる。したがって、IMTJ1_0は、低減VOUTSCで低減され得る。「1」状態にあるMTJ1 112(MTJ1_1)は、MTJ1_1の抵抗(RMTJ1_1)がMTJ1_0の抵抗(RMTJ1_0)よりも大きいとき、MTJ1_1を通る電流(IMTJ1_1)が同じVOUTSCでのIMTJ1_0よりも小さくなり得ることを除いて、MTJ1_0のものと同様のI-V特性424を有し得る。
【００４１】
感知モード(SE=1)において、「0」状態にあるMTJ2(MTJ2_0)は、次のようなI-V特性420を有し得る。0≦VOUTSC<NFBPD360の閾値電圧(VTH_NFBPD)であるとき、NFBPD360はオフにすることができ、したがって電流はNFBPD360を流れることができない。VOUTSCが増大されると、MTJ2_0に印加される電圧は増大してよく、したがってMTJ1_0を通る電流(IMTJ1_0)も増大し得る。VTH_NFBPD≦VOUTSC<NST1 350のターンオフ電圧(VNOFF)であるとき、NFBPD360はオンにすることができる。VOUTSCが増大されると、NFBPD360のゲートソース間電圧(VGS_NFBPD)が増大されるので、NFBPD360を通る電流は増大することができ、したがってノードN4 351での電圧(VN4)が低減され得る。これにより、NST1 350およびNST2 352のゲートソース間電圧(VGS_NST1およびVGS_NST2)が下がり得る。したがって、MTH2_0を通る電流(IMTJ2_0)は、VOUTSCが増大すると低減し得る。VOUTSCがVNOFFに達すると、強フィードバックがプルダウン経路380用に使われ得るので、VGS_NST1は、NST1 350の閾値電圧(VTH_NST1)未満になり得る。したがって、VNOFF≦VOUTSC≦VDDのとき、IMTJ2_0は0になり得る。「1」状態にあるMTJ2 114(MTJ2_1)は、図4に示すように、MTJ2_1の抵抗(RMTJ2_1)がMTJ2_0の抵抗(RMTJ2_0)よりも大きいとき、ほぼ同じVOUTSCに対して、MTJ2_1を通る電流(IMTJ2_1)がMTJ2_0を通る電流(IMTJ2_0)よりも小さくなり得ることを除いて、MTJ2_0のものと同様のI-V特性422を有し得る。
【００４２】
状態「0」414(状態「1」416)の動作点は、IMTJ1_0(IMTJ1_1)が図4の動作点グラフ404でのIMTJ2_1(IMTJ2_0)とほぼ同じであり得るので、MTJ1_1 424(MTJ1_0 426)およびMTJ2_0 420(MTJ2_1 422)のI-V曲線の交差点であり得る。低電圧使用およびプルアップ経路370よりも強い、プルダウン経路380に対するフィードバックによって誘発される非対称負荷曲線により、状態「0」に対して2つの動作点が存在し得る。ただし、これら2つの動作点は、状態「0」に対する動作点が正しく判定されているときは問題になり得ない。SEが低いとき、VOUTSCは、NMOSトランジスタ(NIC)362をセットする初期条件によって0Vにセットされるので、感知動作がVOUTSC=0ボルト(V)で始まり得る。したがって、2つの動作点414、416のうち電圧が低い方の動作点が、状態「0」に対する動作点であり得る。
【００４３】
図5は、図3の感知回路106における感知動作を示すタイミング図である。第1の信号502は、感知イネーブル(SE)信号の電圧に対応する。第2の信号504および第3の信号506は、それぞれ、「0」状態および「1」状態に対する感知回路106の出力電圧(たとえば、OUTSC246での電圧(VOUT))に対応する。
【００４４】
感知動作がVOUTSC=0Vで始まると、状態「0」に対する感知速度(遅延時間Tstate_0 508で示される)は非常に速くなり得る。ただし、感知回路106が状態「1」にあるとき、VOUTSCは、図5に示すように、0Vから緩やかに増大され、IMTJ1_0は、図4のグラフ404に示すように、VOUTSCがVDDLに達するまで、IMTJ2_1よりも高いままであり得る。したがって、PFBPU342がオフにされると、VN1はVDDLになることができ、VN2は0Vになることができる。VN3およびVN4は、NFBPD360がオンにされると、低く(ほぼ0Vに)なり得る。そのようなノード電圧は、プルアップ抵抗を低くすることができ、プルダウン抵抗を高くすることができる。したがって、VOUTSCはVDDLに達し得る。IMTJ1_0は、低いVOUTSCでのPFBPU342およびNFBPU344を介したフィードバックによって大幅に削減されるので、感知回路106の内部ノードは、回路が定常状態に達するまで、緩やかに遷移することができる。したがって、状態「1」に対する感知速度は、状態「0」に対する感知速度よりもかなり遅くなり得る。ただし、状態「1」に対する遅い感知速度は、感知速度が起動時よりも比較的はるかに速くなり得るので、論点にはなり得ない。
【００４５】
追加トランジスタを、VDDLを生成し、感知電流を削減するのに使うことができ、VDDL動作が、感知回路をプロセス変動に対して脆弱にし得るとしても、感知経路中の抵抗と静電容量の両方によって影響を受ける感知結果をもつ従来の設計とは反対に、感知回路106の感知結果が、プルアップ経路370とプルダウン経路380との間の抵抗差によって主として決定され得るので、図3の感知回路106は、従来の感知回路設計よりも良好な変化許容差を有し得る。
【００４６】
感知回路106内の低VDD使用には、レベル転換が必要であり得る。たとえば、VOUTSCを受ける2つの交差結合インバータ120、122の一方が、LO-skew設計を使うレベルコンバータとして働き得る。その結果、DC電流が生じ得るとしても、DC電流は感知動作中にのみ起こり得るので、DC電流は、総電力にほとんど影響を与えない。
【００４７】
図6は、ラッチ回路100の書込み回路108のさらなる詳細を図解し、図3の感知回路106にある他の回路要素を図解する、システム600を示す回路図である。システム600において、n形トランジスタ232は、p形トランジスタ(PWE)334に結合される。PWE334は、MTJ1 112に結合される。MTJ1 112は、PSEB336と、書込み回路108内の伝達ゲート(TGWR)612とに結合される。NSE354は、TGWR612およびMTJ2 114に結合される。第2のMTJ2 114は、NWEB356に結合される。
【００４８】
N1 335は、書込み回路108内の第1のインバータ602の出力に結合される。N3 355は、第2のインバータ604の出力に結合される。PMOSトランジスタヘッドスイッチ(PHS)606は、第1のインバータ602および第2のインバータ604を電圧源に選択的に結合するように構成される。NMOSフットスイッチ(NFS)608は、第1のインバータ602および第2のインバータ604を選択的に接地するように構成される。
【００４９】
動作中、感知イネーブル信号が論理低値をもち(SE=0)、書込みイネーブル信号が論理高値をもつ(WE=1)とき、システム600は、書込みモードで動作し得る。双方向電流経路は、MTJにデータ(状態「0」または状態「1」)を書き込むのに使うことができるので、2つの書込みドライバが使われ得る。NFS608およびPHS606は、ラッチ動作中および感知動作中に母線(VDDおよびGND)から書込みドライバを切断するのに使うことができる。2つの書込みドライバを使うことにより、逆方向電流が生成し得るので、フットスイッチ608およびヘッドスイッチ606を共有することができる。
【００５０】
感知回路106は低電圧源(たとえば、VDDL)を使うので、書込み動作中に感知経路(NHS232から、MTJ1 112およびMTJ2 114を通るNWEB356までの感知回路106の直列経路)を使うことによって、十分な書込み電流が到達可能でない場合がある。したがって、低抵抗書込み経路を設けるために、伝達ゲート(TGWR)612を使う書込み経路を、MTJ1 112とMTJ2 114との間に挿入すればよい。書込み回路108は、ラッチ回路102および感知回路106から離れているので、書込み電流低下を抑えることが可能である。
【００５１】
書込み動作の間、インバータ602の出力610が高い(OUTSL=1)とき、MTJ1 112に接続された第1の書込みドライバ(PMTJ1およびNMTJ1)が電流シンクになってよく、他の書込みドライバ(PMTJ2およびNMTJ2)が電流ソースになってよい。感知回路106に状態「1」を書き込むために、MTJ1 112の抵抗(RMTJ1)は、低抵抗に変えることができ、MTJ2 114の抵抗(RMTJ2)は、高抵抗に変えることができる。
【００５２】
書込み回路108内で漏れ削減を利用することもできる。書込み回路108は積層構造に基づき得るので、大幅な漏れ電流を抑制することができる。
【００５３】
図7は、全体が700で称される、ラッチングシステムのパフォーマンスメトリックを示すグラフ図である。図表700は、絶縁要素をもたないラッチング回路内および絶縁要素をもつラッチング回路(たとえば、図1〜図3、図6のラッチング回路)内でのC-Q遅延を、45ナノメートル(nm)プロセス技術および名目上1.1VでのVDDを使って示す。C-Q遅延は、4のファンアウト(FO4)負荷で、クロック信号(CLK)の正エッジから、出力信号(Q)の負エッジまで測定することができる。モンテカルロシミュレーションは、絶縁要素をもつラッチング回路内のC-Q遅延(平均+3sigma)が絶縁要素をもたないラッチング回路よりも47.4%小さくなり得ることを示す。この結果は、少なくとも部分的には、ラッチ回路102からMTJ112、114を絶縁したことに起因し得る。
【００５４】
図8は、絶縁要素をもたないラッチング回路内および絶縁要素をもつラッチング回路(たとえば、図1〜図3、図6のラッチング回路)内の感知電流を示すグラフ図である。図4に示したような負荷曲線を使って、定常状態感知電流を推定することが可能である。感知イネーブル(SE)信号がイネーブルにされた直後の突入電流、SE信号とフローティングノードとの間のカップリング効果、ならびにフィードバック効果による遷移電流による過渡応答中に、短いピーク電流が起こり得る。ピーク電流は、図8に示す感知電流として定義され得る。絶縁要素をもつラッチング回路は、絶縁要素をもたないラッチング回路と比較して、正フィードバック、低VDD(VDDL)動作、および積層構造に起因する、モンテカルロシミュレーションにおける感知電流(平均+3sigma)の74.4%の削減を示す。
【００５５】
図9は、絶縁要素をもたないラッチング回路内および絶縁要素をもつラッチング回路(たとえば、図1〜図3、図6のラッチング回路)内の感知遅延を示すグラフ図である。
【００５６】
状態「1」に対する感知遅延は、状態「0」に対するものよりもはるかに大きくなり得るので、図9は、絶縁要素をもつラッチング回路と絶縁要素をもたないラッチング回路との間で、状態「1」に対する感知遅延を比較する。絶縁要素をもつラッチング回路の感知遅延は、絶縁要素をもたないラッチング回路のものよりもはるかに長い。絶縁要素をもつラッチング回路の遅延の方が長いことの主な理由は、図3の感知回路106を参照して説明したように、図3の感知回路106を、図3のNIC362により「0」という初期電圧に初期化すること、およびフィードバック効果であり得る。
【００５７】
ラッチ回路100が実装される、システムオンチップ(SoC)の起動時間は、数ナノ秒である感知遅延と比較して、数百ナノ秒(ns)から数マイクロ秒(μs)かかり得る。感知遅延は、SoCの起動時間と比較して、比較的小さいので、より長い感知遅延が、SOCの設計にとって有害でない場合がある。
【００５８】
より長い感知遅延の別の潜在的問題は、無効書込みに関連し得る。感知遅延が増大されると、臨界電流が低減し得る。感知遅延および臨界電流は、対数関係を有し得る。たとえば、臨界電流の4分の1を得るのに、約106倍の感知遅延が必要とされる場合がある。絶縁要素をもたないラッチング回路と比較して、絶縁要素をもつラッチング回路は、感知電流は4分の1であるが、感知遅延はほぼ10倍であり得る。したがって、感知遅延が大きいと、無効書込み問題が起こり得ない。提案する構造は、低電流感知により無効書込み確率が非常に低いので、スケーラビリティは非常に良好であり得るが無効書込みには脆弱であり得る垂直磁化方式MTJ(P-MTJ)実装形態に適用可能であり得る。より長い感知遅延は、エネルギー消費も増大させ得る。ただし、絶縁要素をもつラッチング回路は、起動中にのみ感知動作を実施することができる。したがって、使われる感知エネルギー部分は、絶縁要素をもつラッチング回路の全体的エネルギー消費と比べて、無視することができる。
【００５９】
図10を参照すると、ラッチングシステムの動作方法の第1の例示的実施形態が示されており、全体が1000で称される。この方法は、図1のラッチング回路100などのラッチングシステムによって実施することができる。
【００６０】
方法1000は、1002で、ラッチング動作中に抵抗ベースメモリ要素ペアを交差結合インバータペアから絶縁することを含み得る。たとえば、図1において、抵抗ベースメモリ要素ペア110は、ラッチング動作中に絶縁要素104により交差結合インバータ120、122から絶縁され得る。
【００６１】
電力崩壊に入る前に、1004で、書込み動作により、ラッチデータを抵抗ベースメモリ要素に書き込むことができる。たとえば、第1の書込み動作が抵抗ベースメモリ要素ペアに対して開始され得る。抵抗ベースメモリ要素ペアは、第1の抵抗ベースメモリ要素および第2の抵抗ベースメモリ要素を含み得る。特定の実施形態では、抵抗ベースメモリ要素ペアは、図3のMTJメモリ要素MTJ1 112およびMTJ2 114などの磁気トンネル接合(MTJ)メモリ要素ペアであり得る。
【００６２】
1006に進むと、電力崩壊から出るとき、感知動作により抵抗ベースメモリ要素データがラッチに転送され得る。感知動作の間、感知回路の第1の動作点での第1の電流経路に沿って第1の抵抗ベースメモリ要素を通る電流フローを削減するために、第2の電流経路を設けることができる。たとえば、図3において、第2の電流経路374は、MTJ1 112を通る電流フローを削減するためにPST1 338およびPST2 340のゲートを高電圧でバイアスすることによって第1の電流経路372を通る電流を削減するために、OUTSC246が低レベルにあるときにPFBPU342を活動化することによって設けることができる。電流は、感知回路の第2の動作点において、第3の電流経路に沿って第1の抵抗ベースメモリ要素を通る電流フローを削減するために、第4の電流経路を通して与えることができる。たとえば、図3において、第4の電流経路378は、MTJ2 114を通る電流フローを削減するためにNST1 350およびNST2 352のゲートを低電圧でバイアスすることによって第3の電流経路376を通る電流を削減するために、OUTSC246が高レベルにあるときにNFBPD360を活動化することによって設けることができる。
【００６３】
1008に移ると、感知動作によりラッチにデータを転送した後、抵抗ベースメモリ要素ペアを交差結合インバータペアから絶縁することができ、ラッチング動作が再開し得る。
【００６４】
ラッチング動作中に抵抗ベースメモリ要素ペアをラッチから絶縁することによって、ラッチにデータを記憶するのに使われる電流が、抵抗ベースメモリ要素の状態に影響することから切り離される。ラッチにあるデータは、抵抗ベースメモリ要素に記憶され、電力崩壊イベントの後、感知動作によって復元され得る。フィードバック経路を使って抵抗ベースメモリを通る電流を削減することにより、感知動作中に抵抗ベースメモリデバイスの状態を乱すのを防ぐことができる。
【００６５】
図11を参照すると、ラッチングシステムの動作の方法の第2の例示的実施形態が示されており、全体が1100で称される。この方法は、図3の書込み回路106をもつ図1のラッチング回路100などのラッチングシステムによって実施することができる。
【００６６】
方法1100は、1102で、電力崩壊イベントの前に抵抗ベースメモリ要素にラッチデータを記憶することを含み得る。たとえば、図1の書込み回路108は、ラッチ102のデータを抵抗ベースメモリ要素ペア110に記憶するのに使うことができる。電力崩壊イベントを出た後、1104で、感知動作を開始してラッチにデータを転送することができる。たとえば、絶縁要素104は、感知回路106の出力を、ラッチ102のインバータ122の入力に結合するように制御することができ、感知イネーブル(SE)信号がアサートされ得る。
【００６７】
感知動作は、1106で、第1の抵抗ベースメモリ要素および感知回路の出力を含む第1の電流経路を設けることを含み得る。第1の電流経路は、逓降電圧によって供給され得る。たとえば、図3において、第1の電流経路372は、MTJ1 112およびOUTSC246を含み、NHS232によって供給される逓降電圧VDDLによって供給される。第2の電流経路は、1108で、感知回路の第1の動作点において第1の抵抗ベースメモリ要素を通る電流フローを削減するように設けられ得る。たとえば、図3において、第2の電流経路374は、OUTSC246が低電圧を有するとき、N2 339における電圧を増大することによって、MTJ1 112を通る電流フローを削減することができる。第2の抵抗ベースメモリ要素を含む第3の電流経路を、1110で設けることができる。たとえば、図3において、第3の電流経路376は、MTJ2 114を含む。第4の電流経路は、1112で、感知回路の第2の動作点において第2の抵抗ベースメモリ要素を通る電流フローを削減するように設けられ得る。たとえば、図3において、第4の電流経路378は、OUTSC246が高電圧を有するとき、N4 351における電圧を減少することによって、MTJ2 114を通る電流フローを削減することができる。
【００６８】
感知動作が抵抗ベースメモリ要素のデータをラッチに与えた後、抵抗ベースメモリ要素は、1114で、ラッチから絶縁することができ、ラッチング動作が実施され得る。回路の動作点において抵抗ベースメモリ要素を通る電流を削減するためのフィードバック経路を設けることによって、感知電流の量を削減することができる。感知電流の削減により、電力消費を削減し、感知電流が抵抗ベースメモリ要素の状態を乱す可能性を削減することができる。
【００６９】
図12を参照すると、ラッチング動作中にMTJを絶縁するように構成されたラッチング回路1264を含む電子デバイスの特定の例示的な実施形態のブロック図が示されており、1200で称される。デバイス1200は、携帯情報端末(PDA)、ワイヤレスモバイルデバイス、コンピューティングデバイス、他のタイプのデバイスなどの電子デバイスでも、それらのどの組合せでもよい。デバイス1200は、ラッチング動作中にMTJを絶縁するように構成されたラッチング回路1264を含むデジタル信号プロセッサ(DSP)などのプロセッサ1212を含む。たとえば、ラッチング回路1264は、図1のラッチング回路100、図2のリテンションフリップフロップ構成200、図3の感知回路106、図6の書込み回路108でよく、図11もしくは図12の方法、またはそれらのどの組合せに従っても動作し得る。
【００７０】
符号器復号器(コーデック)1210、ディスプレイコントローラ1211、およびワイヤレスコントローラ1213が、プロセッサ1212に結合される。プロセッサ1212は、メモリ1232にも結合される。たとえば、メモリ1232は、ラッチング回路1264の動作を制御するための、本明細書に記載した方法のいずれもプロセッサ1212に実施させるように実行可能であるプロセッサ命令(図示せず)を記憶する非一時的コンピュータ可読媒体でよい。
【００７１】
ディスプレイコントローラ1211は、ディスプレイ1228に結合される。スピーカー1236およびマイクロフォン1238がコーデック1210に結合され得る。
【００７２】
ワイヤレスコントローラ1213が、ワイヤレスアンテナ1242に結合され得る。特定の一実施形態では、DSP1212、ディスプレイコントローラ1211、メモリ1232、コーデック1210、およびワイヤレスコントローラ1213は、システムインパッケージデバイスまたはシステムオンチップデバイス1222に含まれる。特定の一実施形態では、入力デバイス1230および電源1244が、システムオンチップデバイス1222に結合される。その上、特定の一実施形態では、図12に示すように、ディスプレイ1228、入力デバイス1230、スピーカー1236、マイクロフォン1238、ワイヤレスアンテナ1242、および電源1244は、システムオンチップデバイス1222の外部にある。ただし、ディスプレイ1228、入力デバイス1230、スピーカー1236、マイクロフォン1238、ワイヤレスアンテナ1242、および電源1244の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス1222の構成要素に結合され得る。
【００７３】
図13は、ラッチング動作中にMTJを絶縁するためのラッチング回路を含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図である。
【００７４】
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計かつ構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップとしてパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。図13は、電子デバイス製造プロセス1300の、ある特定の例示的な実施形態を示す。
【００７５】
物理デバイス情報1302が、製造プロセス1300において、たとえば研究用コンピュータ1306などで受信される。物理デバイス情報1302は、図1の回路100など、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理デバイス情報1302は、研究用コンピュータ1306に結合されたユーザインターフェース1304を介して入力される、物理的なパラメータ、材料の特徴、および構造情報を含んでもよい。研究用コンピュータ1306は、メモリ1310のようなコンピュータ可読媒体に結合された1つまたは複数のプロセシングコアのようなプロセッサ1308を含む。メモリ1310は、プロセッサ1308に、物理デバイス情報1302をファイルフォーマットに適合するように変換させ、ライブラリファイル1312を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。
【００７６】
特定の一実施形態では、ライブラリファイル1312は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル1312は、電子設計オートメーション(EDA)ツール1320とともに使用するために設けられている図1の回路100を含む半導体デバイスのライブラリを含むことができる。
【００７７】
ライブラリファイル1312は、メモリ1318に結合された1つまたは複数のプロセシングコアのようなプロセッサ1317を含む設計用コンピュータ1314において、EDAツール1320とともに用いられ得る。EDAツール1320は、設計用コンピュータ1314のユーザが、ライブラリファイル1312の図1の回路100を使うシステムを設計することを可能にするように、プロセッサ実行可能命令としてメモリ1318に記憶され得る。たとえば、設計用コンピュータ1314のユーザは、設計用コンピュータ1314と結合されたユーザインターフェース1324を介して、回路設計情報1322を入力することができる。回路設計情報1322は、図1の回路100など、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。一例として、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含んでもよい。
【００７８】
設計用コンピュータ1314は、ファイルフォーマットと適合するように、回路設計情報1322を含む設計情報を変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ1314は、図1の回路100を表す情報を、他の回路を表す情報またはその他の情報とともに含むGDSIIファイル1327のような変換された設計情報を含むデータファイルを生成するように構成され得る。例示すると、データファイルは、内部にさらなる電子回路および電子部品も含む、図1の回路100を含むシステムオンチップ(SOC)に対応する情報を含んでもよい。
【００７９】
GDSIIファイル1326は、GDSIIファイル1326内の変換された情報に従って図1の回路100を製造するための製造プロセス1328において受け取られてもよい。たとえば、デバイス製造プロセスは、GDSIIファイル1326をマスク製造業者1330に供給し、代表的なマスク1332として図示されているフォトリトグラフィ処理に使用されるマスクのような1つまたは複数のマスクを作ることを含んでもよい。マスク1332は、製造プロセス中に、テストされ、代表的なダイ1336などのダイに分けられ得る1つまたは複数のウエハ1334を生成するために使用され得る。ダイ1336は、図1の回路100を含む。
【００８０】
ダイ1336をパッケージングプロセス1338に供給してもよく、パッケージングプロセス1338において、ダイ1336は代表的なパッケージ1340に組み込まれる。たとえば、パッケージ1340は、システムインパッケージ(SiP)構成のような、単一のダイ1336または複数のダイを含み得る。パッケージ1340は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。
【００８１】
パッケージ1340に関する情報は、たとえばコンピュータ1346に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ1346は、メモリ1310に結合された1つまたは複数のプロセシングコアのようなプロセッサ1348を含み得る。プリント回路基板(PCB)ツールをメモリ1350にプロセッサ実行可能命令として記憶し、ユーザインターフェース1344を介してコンピュータ1346のユーザから受け取られたPCB設計情報1342を処理してもよい。PCB設計情報1342は、図1の回路100を含むパッケージ1340に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
【００８２】
コンピュータ1346は、PCB設計情報1342を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含む、データを有するGERBERファイル1352のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1の回路100を含むパッケージ1340に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
【００８３】
GERBERファイル1352は、基板組立プロセス1354において受け取られ、GERBERファイル1352内に記憶される設計情報に従って製造される、代表的なPCB1356のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル1352は、PCB製造プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB1356は、代表的なプリント回路アセンブリ(PCA)1358を形成するためにパッケージ1340を含む電子部品が実装され得る。
【００８４】
PCA1358は、製品製造プロセス1360において受け取られ、第1の代表的な電子デバイス1362および第2の代表的な電子デバイス1364のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的、非限定的な例として、第1の代表的な電子デバイス1362、第2の代表的な電子デバイス1364、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータのグループから選択され得る。別の例示的かつ非限定的な例として、電子デバイス1362および1364の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せのような、遠隔ユニットであってよい。図1〜図3の1つまたは複数は、本開示の教示に従った遠隔ユニットを示し得るが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
【００８５】
したがって、図1の回路100は、例示的プロセス1300において記載したように、製造し、処理し、電子デバイスに組み込むことができる。図1〜図2に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル1312、GDSIIファイル1326、GERBERファイル1352内などに、様々な処理段階で含められてもよく、また、研究用コンピュータ1306のメモリ1310、設計用コンピュータ1314のメモリ1318、コンピュータ1346のメモリ1350、基板組立プロセス1354のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク1332、ダイ1336、パッケージ1340、PCA1358、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはそれらの任意の組合せのような1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス1300は、単一のエンティティによって、または、プロセス1300の様々な段階を実行する1つもしくは複数のエンティティによって実行されてもよい。
【００８６】
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、ハードウェアプロセッサ等の処理デバイスにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。上記に、様々な例示的な部品、ブロック、構成、モジュール、回路、およびステップについて、それらの機能に関して概略的に説明した。そのような機能をハードウェアとして実装するか、実行可能ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【００８７】
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルク注入MRAM(STT-MRAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能なプログラム可能読取り専用メモリ(EPROM)、電気的に消去可能なプログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)などの非一時的記憶媒体、または当技術分野で知られる任意の他の形態の記憶媒体に、存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別部品として存在し得る。
【００８８】
開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用するのを可能にするようになされている。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
【符号の説明】
【００８９】
100  ラッチング回路、回路、ラッチ回路
102  ラッチ、スレーブラッチ
104  絶縁要素、第1のマルチプレクサ伝達ゲート(TGMUX1)
106  感知回路
108  書込み回路
110  抵抗ベースメモリ要素ペア
112  第1の抵抗ベースメモリ要素、抵抗ベースメモリ要素、第1の磁気トランジスタ接合(MTJ1)
114  第2の抵抗ベースメモリ要素、抵抗ベースメモリ要素、第2の磁気トランジスタ接合(MTJ2)
120  交差結合インバータ、第1のインバータ(INVS1)
122  交差結合インバータ、第2のインバータ(INVS2)
200  リテンションフリップフロップ構成、ラッチング回路
202  マスターラッチ、ラッチ
205  パスゲート
206  パスゲート
207  第1のインバータ(INVM1)、駆動インバータ
208  第2のインバータ(INVM2)
212  パスゲート(TGS2)
216  パスゲート(TGS1)
220  第2のマルチプレクサ伝達ゲート(TGMUX2)
222  逐次結合インバータペア、インバータペア
232  n形トランジスタ、トランジスタ、NHS
246  出力(OUTSC)
310  感知回路
320  感知回路
334  p形トランジスタ(PWE)
335  第1のノード(N1)
336  PSEB
338  トランジスタ(PST2)
339  第2のノード(N2)
340  トランジスタ(PST1)
342  p形トランジスタ(PFBPU)、トランジスタ
344  n形トランジスタ(NFBPU)、トランジスタ
350  トランジスタ(NST1)、NMOSトランジスタ
351  第4のノード(N4)
352  トランジスタ(NST2)、NMOSトランジスタ
354  トランジスタ(NSE)、NMOSトランジスタ
355  第3のノード(N3)
356  n形トランジスタ(NWEB)
358  p形トランジスタ(PFBPD)
360  n形トランジスタ(NFBPD)、トランジスタ
362  n形トランジスタ(NIC)、NMOSトランジスタ
370  プルアップ経路
372  第1の電流経路、電流経路
374  第2の電流経路、電流経路
376  第3の電流経路、電流経路
378  第4の電流経路、電流経路
380  プルダウン経路
600  システム
602  第1のインバータ、インバータ
604  第2のインバータ
606  PHS、ヘッドスイッチ
608  NMOSフットスイッチ(NFS)、フットスイッチ
612  伝達ゲート(TGWR)
1200  デバイス
1210  符号器復号器(コーデック)
1211  ディスプレイコントローラ
1212  プロセッサ、DSP
1213  ワイヤレスコントローラ
1222  システムインパッケージデバイス、システムオンチップデバイス
1228  ディスプレイ
1230  入力デバイス
1232  メモリ
1236  スピーカー
1238  マイクロフォン
1242  ワイヤレスアンテナ
1244  電源
1264  ラッチング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図７】
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【図８】
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【図９】
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