(57)【特許請求の範囲】
【請求項１】
素子分離領域により素子領域が画定されたシリコン基板と、
前記素子領域内において、前記シリコン基板上にゲート絶縁膜を介して形成され、前記シリコン基板中にチャネル領域を形成するゲート電極と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の第１の側および第２の側にそれぞれ形成されたｎ型、ｐ型のいずれか一方である第１の導電型を有するソースエクステンション領域、および前記第１の導電型を有するドレインエクステンション領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第１の側に、前記チャネル領域から離間して前記ソースエクステンション領域の一部と重畳して形成された前記第１の導電型のソース領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第２の側に、前記チャネル領域から離間してドレインエクステンション領域の一部と重畳して形成された第１の導電型のドレイン領域と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第１の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ソース領域を覆って形成された、引張応力、圧縮応力のいずれかである第１の応力を蓄積した第１の応力膜と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第２の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ドレイン領域を覆って形成された、前記第１の応力を蓄積した第２の応力膜と、
を備え、
前記第１の応力膜は、前記チャネル領域に近い第１の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第１の側に位置する第１の側壁面に沿って、ただし前記第１の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第１の延在部を有し、
前記第２の応力膜は、前記チャネル領域に近い第２の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第２の側に位置する第２の側壁面に沿って、ただし前記第２の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第２の延在部を有し、
前記第１の側壁面と前記第１の延在部、および前記第２の側壁面と前記第２の延在部の間には、それぞれ第１および第２の空隙を有し、
前記第１の導電型がｎ型である場合、前記第１の応力は引張応力であり、前記第１の導電型がｐ型である場合、前記第１の応力は圧縮応力であることを特徴とするＭＯＳトランジスタ。
【請求項２】
前記シリコン基板上には実質的に無応力の層間絶縁膜が、前記ゲート電極および前記第１，第２の応力膜を覆って形成されており、前記第１および第２の空隙は、前記第１の延在部と前記第１の側壁面の間、および前記第２の延在部と前記第２の側壁面の間において、前記層間絶縁膜の下方に形成されることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
素子分離領域により第１および第２の素子領域が画定されたシリコン基板と、
前記第１の素子領域内において、前記シリコン基板上に第１のゲート絶縁膜を介して、前記シリコン基板中の第１のチャネル領域に対応して形成された第１のゲート電極と、
前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の第１の側および第２の側にそれぞれ形成されたｎ型のソースエクステンション領域およびｎ型のドレインエクステンション領域と、
前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の前記第１の側に、前記第１のチャネル領域から離間して前記ｎ型のソースエクステンション領域の一部と重畳して形成されたｎ型のソース領域と、
前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の前記第２の側において、前記第１のチャネル領域から離間して前記ｎ型のドレインエクステンション領域の一部と重畳して形成されたｎ型のドレイン領域と、
前記第１の素子領域内において前記シリコン基板上に、前記第１のチャネル領域の前記第１の側において、前記素子分離領域から前記第１のチャネル領域に向かって、前記n型のソース領域を覆って形成された第１の引張応力膜と、
前記第１の素子領域内において前記シリコン基板上に、前記第１のチャネル領域の前記第２の側において、前記素子分離領域から前記第１のチャネル領域に向かって、前記ｎ型のドレイン領域を覆って形成された第２の引張応力膜と、
を備え、
前記第１の引張応力膜は、前記第１のチャネル領域に近い第１の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第１の側の第１の側壁面に沿って、ただし前記第１の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第１の延在部を有し、
前記第２の引張応力膜は、前記チャネル領域に近い第２の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第２の側の第２の側壁面に沿って、ただし前記第２の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第２の延在部を有するｎチャネルＭＯＳトランジスタと、
前記第２の素子領域内において、前記シリコン基板上に第２のゲート絶縁膜を介して、前記シリコン基板中の第２のチャネル領域に対応して形成された第２のゲート電極と、
前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の第１の側および第２の側にそれぞれ形成されたｐ型のソースエクステンション領域およびｐ型のドレインエクステンション領域と、
前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の前記第１の側に、前記第２のチャネル領域から離間して前記ｐ型ソースエクステンション領域の一部と重畳して形成されたｐ型のソース領域と、
前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の前記第２の側において、前記第２のチャネル領域から離間して前記ｐ型ドレインエクステンション領域の一部と重畳して形成されたｐ型のドレイン領域と、
前記第２の素子領域内において前記シリコン基板上に、前記第２のチャネル領域の前記第１の側において、前記素子分離領域から前記第２のチャネル領域に向かって、前記ｐ型のソース領域を覆って形成された第１の圧縮応力膜と、
前記第２の素子領域内において前記シリコン基板上に、前記第２のチャネル領域の前記第２の側において、前記素子分離領域から前記第２のチャネル領域に向かって、前記ｐ型のドレイン領域を覆って形成された第２の圧縮応力膜と、
を備え、
前記第１の圧縮応力膜は、前記第２のチャネル領域に近い第３の先端部に、前記第２のゲート電極のうち、前記チャネル領域の前記第１の側の第３の側壁面に沿って、ただし前記第３の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第３の延在部を有し、
前記第２の圧縮応力膜は、前記第２のチャネル領域に近い第４の先端部に、前記第２のゲート電極のうち、前記チャネル領域の前記第２の側の第４の側壁面に沿って、ただし前記第４の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第４の延在部を有するｐチャネルＭＯＳトランジスタと、を備え
前記第１の側壁面と前記第１の延在部、および前記第２の側壁面と前記第２の延在部の間には、それぞれ第１および第２の空隙を有し、
前記第３の側壁面と前記第３の延在部、および前記第４の側壁面と前記第４の延在部の間には、それぞれ第３および第４の空隙を有することを特徴とする半導体集積回路装置。
【請求項４】
素子分離領域により素子領域が画定されたシリコン基板上に、前記素子領域内において、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子領域内において前記シリコン基板中にｎ型またはｐ型である第１の導電型の不純物元素をイオン注入し、前記ゲート電極直下のチャネル領域の第１の側および第２の側に、それぞれ前記第１の導電型のソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記シリコン基板上、前記ゲート電極の、前記チャネル領域の第１の側に対応する第１の側壁面および前記第２の側に対応する第２の側壁面に、それぞれ第１および第２のオフセット側壁膜を形成する工程と、
前記素子領域内において前記シリコン基板中に、前記ゲート電極および前記第１および第２のオフセット側壁膜をマスクに第１の導電型の不純物元素をイオン注入することにより、前記シリコン基板中、前記チャネル領域の前記第１の側において前記チャネル領域から見て前記第１のオフセット側壁膜の外側に、前記ソースエクステンション領域の一部と重畳して前記第１の導電型を有するソース領域を、また前記シリコン基板中、前記チャネル領域の前記第２の側において前記チャネル領域から見て前記第２のオフセット側壁膜の外側に、前記ドレインエクステンション領域の一部と重畳して、前記第１の導電型を有するドレイン領域を、それぞれ形成する工程と、
前記シリコン基板上に、前記第１のオフセット側壁膜、前記ゲート電極および前記第２のオフセット側壁膜を覆って、引張応力または圧縮応力である第１の応力を蓄積した応力膜を形成する工程と、
前記シリコン基板上に前記応力膜を覆って保護膜を形成する工程と、
前記保護膜を化学機械研磨して、前記応力膜のうち、前記第１および第２のオフセット側壁膜の頂部、および前記ゲート電極の頂部を覆う部分を露出する工程と、
前記応力膜の露出部分をエッチングにより除去することにより、前記応力膜から、前記チャネル領域の第１の側に位置し前記第１の応力を蓄積した第１の応力膜と、前記チャネル領域の第２の側に位置し、前記第１の応力膜から分離し、前記第１の応力を蓄積した第２の応力膜を形成し、前記第１および第２のオフセット側壁膜の頂部を露出する工程と、
前記第１および第２のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去し、前記ゲート電極の第１の側壁面と、前記応力膜のうち前記シリコン基板から前記第１の側壁面に沿って上方に延在する第１の延在部との間、および前記ゲート電極の第２の側壁絶縁膜と、前記応力膜のうち前記シリコン基板から前記第２の側壁面に沿って上方に延在する第２の延在部との間に、それぞれ第１および第２の空隙を形成する工程と、
を含み、
前記第１の導電型がｎ型である場合は前記第１の応力が引張応力であり、前記第１の導電型がｐ型である場合は前記第１の応力が圧縮応力であることを特徴とするＭＯＳトランジスタの製造方法。
【請求項５】
前記第１および第２のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去する工程は、前記第１の側壁面および前記第１の延在部の間に残留する第１のオフセット膜、および前記第２の側壁面および前記第２の延在部の間に残留する第２のオフセット膜の、前記シリコン基板表面から測った高さが、前記ゲート電極の高さの４０％以下になるように実行されることを特徴とする請求項４記載のＭＯＳトランジスタの製造方法。
【請求項６】
さらに前記第１および第２の空隙を形成する工程の後、前記シリコン基板上に層間絶縁膜を、プラズマＣＶＤ法により、実質的な応力を蓄積しないような条件で形成する工程を含むことを特徴とする請求項４または５記載のＭＯＳトランジスタの製造方法。
【請求項７】
前記層間絶縁膜を形成する工程は、前記層間絶縁膜が、前記第１および第２の延在部の上端において前記第１および第２の空隙２をそれぞれ閉じ込めるように実行されることを特徴とする請求項６記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では５０ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３４３９号公報
【非特許文献】
【０００５】
【非特許文献１】Mayuzumi, S., et al., IEEE Trans ElectronDevices Vol.56, No.4, pp620-626, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、ｎチャネルＭＯＳトランジスタの動作速度を向上させるため、ｎチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように引張応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が知られている。
【０００７】
またｐチャネルＭＯＳトランジスタの場合、ｐチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように圧縮応力膜を形成し、ゲート電極直下のチャネル領域においてホール移動度を向上させる構成が知られている。
【０００８】
上記ｎチャネルＭＯＳトランジスタの場合には、このような引張応力膜がゲート電極をシリコン基板中のチャネル領域に押圧し、これにより前記チャネル領域に、あたかもゲート長方向に引張応力が作用したかのような歪みが誘起される。このような歪みの結果、前記チャネル領域においてシリコン結晶格子の対称性が変調され、電子の移動度、従ってｐチャネルＭＯＳトランジスタの動作速度が増大する。
【０００９】
また上記ｐチャネルＭＯＳトランジスタの場合には、ゲート電極に形成された圧縮応力膜がゲート電極をシリコン基板中のチャネル領域から引き離そうとする向きに作用し、これにより前記チャネル領域に、あたかもゲート長方向に圧縮応力が作用したかのような歪みが誘起される。このような歪みの結果、前記チャネル領域においてシリコン結晶格子の対称性が変調され、ホールの移動度、従ってｐチャネルＭＯＳトランジスタの動作速度が増大する。
【００１０】
一方、このような従来の構成のｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタでは、それぞれのゲート電極に形成される応力膜はチャネル領域周辺においてシリコン基板上を延在するため、このようなチャネル領域周辺ではシリコン基板表面に、例えば前記ｎチャネルＭＯＳトランジスタの場合、シリコン結晶格子をチャネル長方向に引っ張って歪ませようとする引張応力が直接に作用する。同様に前記ｐチャネルＭＯＳトランジスタの場合、シリコン結晶格子をチャネル長方向に圧縮して歪ませようとする圧縮応力が直接に作用する。
【００１１】
ところが従来の構成のｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタでは、このような引張応力膜あるいは圧縮応力膜は、それぞれのゲート電極の側壁面に、ゲート側壁絶縁膜を介してではあるが、固着しており、このような引張応力あるいは圧縮応力を蓄積していても、これをシリコン基板に伝達することができなかった。
【００１２】
以下に説明する実施形態では、ｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタにおいて、ゲート電極に形成された引張応力膜あるいは圧縮応力膜に蓄積された応力を直接にシリコン基板に伝達でき、ｎチャネルＭＯＳトランジスタにおいてはそのチャネル領域に２軸性引張応力を、またｐチャネルＭＯＳトランジスタにおいてはそのチャネル領域に２軸性圧縮応力を、効率的に伝達できる半導体装置の構造、およびその製造方法を提供する。
【課題を解決するための手段】
【００１３】
一の側面によれば一実施形態によるＭＯＳトランジスタは、素子分離領域により素子領域が画定されたシリコン基板と、前記素子領域内において、前記シリコン基板上にゲート絶縁膜を介して形成され、前記シリコン基板中にチャネル領域を形成するゲート電極と、前記素子領域内において前記シリコン基板中に、前記チャネル領域の第１の側および第２の側にそれぞれ形成されたｎ型、ｐ型のいずれか一方である第１の導電型を有するソースエクステンション領域、および前記第１の導電型を有するドレインエクステンション領域と、前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第１の側に、前記チャネル領域から離間して前記ソースエクステンション領域の一部と重畳して形成された前記第１の導電型のソース領域と、前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第２の側に、前記チャネル領域から離間してドレインエクステンション領域の一部と重畳して形成された第１の導電型のドレイン領域と、前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第１の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ソース領域を覆って形成された、引張応力、圧縮応力のいずれかである第１の応力を蓄積した第１の応力膜と、前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第２の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ドレイン領域を覆って形成された、前記第１の応力を蓄積した第２の応力膜と、を備え、前記第１の応力膜は、前記チャネル領域に近い第１の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第１の側に位置する第１の側壁面に沿って、ただし前記第１の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第１の延在部を有し、前記第２の応力膜は、前記チャネル領域に近い第２の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第２の側に位置する第２の側壁面に沿って、ただし前記第２の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第２の延在部を有し、前記第１の側壁面と前記第１の延在部、および前記第２の側壁面と前記第２の延在部の間には、それぞれ第１および第２の空隙を有し、前記第１の導電型がｎ型である場合、前記第１の応力は引張応力であり、前記第１の導電型がｐ型である場合、前記第１の応力は圧縮応力である。
【００１４】
第２の側面によれば他の実施形態による半導体就籍回路装置は、素子分離領域により第１および第２の素子領域が画定されたシリコン基板と、前記第１の素子領域内において、前記シリコン基板上に第１のゲート絶縁膜を介して、前記シリコン基板中の第１のチャネル領域に対応して形成された第１のゲート電極と、前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の第１の側および第２の側にそれぞれ形成されたｎ型のソースエクステンション領域およびｎ型のドレインエクステンション領域と、前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の前記第１の側に、前記第１のチャネル領域から離間して前記ｎ型のソースエクステンション領域の一部と重畳して形成されたｎ型のソース領域と、前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の前記第２の側において、前記第１のチャネル領域から離間して前記ｎ型のドレインエクステンション領域の一部と重畳して形成されたｎ型のドレイン領域と、前記第１の素子領域内において前記シリコン基板上に、前記第１のチャネル領域の前記第１の側において、前記素子分離領域から前記第１のチャネル領域に向かって、前記n型のソース領域を覆って形成された第１の引張応力膜と、前記第１の素子領域内において前記シリコン基板上に、前記第１のチャネル領域の前記第２の側において、前記素子分離領域から前記第１のチャネル領域に向かって、前記ｎ型のドレイン領域を覆って形成された第２の引張応力膜と、を備え、前記第１の引張応力膜は、前記第１のチャネル領域に近い第１の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第１の側の第１の側壁面に沿って、ただし前記第１の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第１の延在部を有し、前記第２の引張応力膜は、前記チャネル領域に近い第２の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第２の側の第２の側壁面に沿って、ただし前記第２の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第２の延在部を有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域内において、前記シリコン基板上に第２のゲート絶縁膜を介して、前記シリコン基板中の第２のチャネル領域に対応して形成された第２のゲート電極と、前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の第１の側および第２の側にそれぞれ形成されたｐ型のソースエクステンション領域およびｐ型のドレインエクステンション領域と、前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の前記第１の側に、前記第２のチャネル領域から離間して前記ｐ型ソースエクステンション領域の一部と重畳して形成されたｐ型のソース領域と、前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の前記第２の側において、前記第２のチャネル領域から離間して前記ｐ型ドレインエクステンション領域の一部と重畳して形成されたｐ型のドレイン領域と、前記第２の素子領域内において前記シリコン基板上に、前記第２のチャネル領域の前記第１の側において、前記素子分離領域から前��第２のチャネル領域に向かって、前記ｐ型のソース領域を覆って形成された第１の圧縮応力膜と、前記第２の素子領域内において前記シリコン基板上に、前記第２のチャネル領域の前記第２の側において、前記素子分離領域から前記第２のチャネル領域に向かって、前記ｐ型のドレイン領域を覆って形成された第２の圧縮応力膜と、を備え、前記第１の圧縮応力膜は、前記第２のチャネル領域に近い第３の先端部に、前記第２のゲート電極のうち、前記チャネル領域の前記第１の側の第３の側壁面に沿って、ただし前記第３の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第３の延在部を有し、前記第２の圧縮応力膜は、前記第２のチャネル領域に近い第４の先端部に、前記第２のゲート電極のうち、前記チャネル領域の前記第２の側の第４の側壁面に沿って、ただし前記第４の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第４の延在部を有するｐチャネルＭＯＳトランジスタと、を備え前記第１の側壁面と前記第１の延在部、および前記第２の側壁面と前記第２の延在部の間には、それぞれ第１および第２の空隙を有し、前記第３の側壁面と前記第３の延在部、および前記第４の側壁面と前記第４の延在部の間には、それぞれ第３および第４の空隙を有する。
【００１５】
第３の側面によれば他の実施形態によるＭＯＳトランジスタの製造方法は、素子分離領域により素子領域が画定されたシリコン基板上に、前記素子領域内において、ゲート絶縁膜を介してゲート電極を形成する工程と、前記素子領域内において前記シリコン基板中にｎ型またはｐ型である第１の導電型の不純物元素をイオン注入し、前記ゲート電極直下のチャネル領域の第１の側および第２の側に、それぞれ前記第１の導電型のソースエクステンション領域およびドレインエクステンション領域を形成する工程と、前記シリコン基板上、前記ゲート電極の、前記チャネル領域の第１の側に対応する第１の側壁面および前記第２の側に対応する第２の側壁面に、それぞれ第１および第２のオフセット側壁膜を形成する工程と、前記素子領域内において前記シリコン基板中に、前記ゲート電極および前記第１および第２のオフセット側壁膜をマスクに第１の導電型の不純物元素をイオン注入することにより、前記シリコン基板中、前記チャネル領域の前記第１の側において前記チャネル領域から見て前記第１のオフセット側壁膜の外側に、前記ソースエクステンション領域の一部と重畳して前記第１の導電型を有するソース領域を、また前記シリコン基板中、前記チャネル領域の前記第２の側において前記チャネル領域から見て前記第２のオフセット側壁膜の外側に、前記ドレインエクステンション領域の一部と重畳して、前記第１の導電型を有するドレイン領域を、それぞれ形成する工程と、前記シリコン基板上に、前記第１のオフセット側壁膜、前記ゲート電極および前記第２のオフセット側壁膜を覆って、引張応力または圧縮応力である第１の応力を蓄積した応力膜を形成する工程と、前記シリコン基板上に前記応力膜を覆って保護膜を形成する工程と、前記保護膜を化学機械研磨して、前記応力膜のうち、前記第１および第２のオフセット側壁膜の頂部、および前記ゲート電極の頂部を覆う部分を露出する工程と、前記応力膜の露出部分をエッチングにより除去することにより、前記応力膜から、前記チャネル領域の第１の側に位置し前記第１の応力を蓄積した第１の応力膜と、前記チャネル領域の第２の側に位置し、前記第１の応力膜から分離し、前記第１の応力を蓄積した第２の応力膜を形成し、前記第１および第２のオフセット側壁膜の頂部を露出する工程と、前記第１および第２のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去し、前記ゲート電極の第１の側壁面と、前記応力膜のうち前記シリコン基板から前記第１の側壁面に沿って上方に延在する第１の延在部との間、および前記ゲート電極の第２の側壁絶縁膜と、前記応力膜のうち前記シリコン基板から前記第２の側壁面に沿って上方に延在する第２の延在部との間に、それぞれ第１および第２の空隙を形成する工程と、を含み、前記第１の導電型がｎ型である場合は前記第１の応力が引張応力であり、前記第１の導電型がｐ型である場合は前記第１の応力が圧縮応力である。
【発明の効果】
【００１６】
第１〜第３の側面によれば、ＭＯＳトランジスタのチャネル領域に、基板表面に形成した応力膜により、効率よく強い応力を印加することが可能となり、ＭＯＳトランジスタの動作速度を向上させることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態による素子構造を説明する断面図である。
【図２Ａ】応力膜が引張応力膜である場合について、図１の素子構造をもとに行った応力解析の結果を示す図である。
【図２Ｂ】応力膜が引張応力膜である場合について、図１の素子構造をもとに行った応力解析の結果を示す図である。
【図２Ｃ】応力膜が引張応力膜である場合について、図１の素子構造をもとに行った応力解析の結果を示す図である。
【図３】図２Ａ〜図２Ｃの結果をまとめて示すグラフ図である。
【図４Ａ】応力膜が圧縮応力膜である場合について、図１の素子構造をもとに行った応力解析の結果を示す図である。
【図４Ｂ】応力膜が圧縮応力膜である場合について、図１の素子構造をもとに行った応力解析の結果を示す図である。
【図４Ｃ】応力膜が圧縮応力膜である場合について、図１の素子構造をもとに行った応力解析の結果を示す図である。
【図５】図４Ａ〜図４Ｃの結果をまとめて示すグラフ図である。
【図６Ａ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その１）である。
【図６Ｂ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その２）である。
【図６Ｃ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その３）である。
【図６Ｄ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その４）である。
【図６Ｅ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その５）である。
【図６Ｆ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その６）である。
【図６Ｇ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その７）である。
【図６Ｈ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その８）である。
【図６Ｉ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その９）である。
【図６Ｊ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その１０）である。
【図６Ｋ】第２の実施形態によるＣＭＯＳ素子の製造方法を示す図（その１１）である。
【図７Ａ】隙間に残留した残渣の影響を検討したグラフである。
【図７Ｂ】図７Ａの検討に使われたモデル構造を示す図である。
【図８】第２の実施形態の一変形例を示す図である。
【図９】第２の実施形態の別の変形例を示す図である。
【図１０】第２の実施形態のさらに別の変形例を示す図である。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
図１は、第１の実施形態による応力解析で使われたモデル構造を説明する断面図である。
【００１９】
図１を参照するに、シリコン基板１上には厚さが１．１〜１．２ｎｍのゲート絶縁膜２を介してゲート長が３０〜３５ｎｍのポリシリコンゲート電極３が６０〜１２０ｎｍの高さに形成されており、前記ポリシリコンゲート絶縁膜の第１の側壁面およびこれに対向する第２の側壁面には、厚さが３０〜６０ｎｍのシリコン酸化膜よりなる第１のオフセット側壁絶縁膜３Ａおよび第２のオフセット側壁絶縁膜３Ｂが、それぞれ前記基板１の表面から前記ポリシリコンゲート電極３の先端ないし頂部まで形成されている。
【００２０】
さらに前記シリコン基板上にはＳｉＮ膜よりなる応力膜４が、前記第１のオフセット側壁絶縁膜３Ａの左側から前記ゲート電極４を超えて、前記第２のオフセット側壁絶縁膜３Ｂの右側まで、連続して覆うように形成されている。特に前記応力膜４のうち応力膜部分４Ａは、前記オフセット側壁絶縁膜３Ａの上端、ポリシリコンゲート電極３の状態、およびオフセット側壁絶縁膜３Ｂの上端を連続して覆っている。前記応力膜は、自身が収縮しようとするときは、引張応力σTを蓄積し、自身が膨張しようとするときは圧縮応力σCを蓄積する。
【００２１】
図２Ａは、前記応力膜４は引張応力膜、すなわち自身は収縮しようとする膜である場合に、このような構造の各部位において、チャネル方向に作用する応力Ｓxx（図１参照）の分布を求めたシミュレーション結果を示す。以下に説明する図２Ｂ，図２Ｃも同様である。ただし図２Ａ〜図２Ｃのシミュレーションは市販の応力解析ソフトウェアであるＴＳＵＰＲＥＭ４を使い、前記応力膜４に１．６〜２．０ＧＰａの引張応力が蓄積されている場合について実行している。図２Ａ中、引張応力Ｓxxが小さい領域は暗く、引張応力Ｓxxが大きい領域は明るく図示されている。図２Ａのシミュレーションでは圧縮応力が非常に大きい領域も暗く表示されるが、図２Ａ中にはそのような領域は存在しない。実際の応力値についての検討は、図３において行う。
【００２２】
図２Ａを参照するに、前記引張応力膜４の作用によりゲート電極３がシリコン基板１に押圧され、その結果、ゲート電極３直下のチャネル領域において応力Ｓxxが増大しているのがわかる。また前記応力膜４は、前記オフセット側壁絶縁膜３Ａあるいは３Ｂのそれぞれ外側において、シリコン基板１をチャネル領域から遠ざけるように引っ張るため、この効果による応力Ｓxxの寄与が期待されるが、以下図２Bに説明するようにこの効果はほとんど得られていない。
【００２３】
図２Ｂのシミュレーションでは、前記応力膜４のうち、前記オフセット側壁絶縁膜３Ａの上部からゲート電極３上をオフセット絶縁膜３Ｂの上部まで延在する応力膜部分４Ａを除去した状態において、構造の各部に印加される応力Ｓxxについて求めている。
【００２４】
図２Ｂの状態では前記ポリシリコンゲート電極３およびオフセット側壁絶縁膜３Ａ，３Ｂの頂部に作用してこれをシリコン基板１に押圧する力はほとんど作用しておらず、前記チャネル領域に作用する応力Ｓxxは主として前記応力膜４のうち、消失した前記応力膜部分４Ａの外側の部分が前記オフセット側壁絶縁膜３Ａおよび３Ｂを、それぞれ左方および右方に直接的に引っ張る効果によって生じると考えられ、実際に図２Ｂの状態では、前記オフセット側壁絶縁膜３Ａおよび３Ｂ、および前記ポリシリコンゲート電極３中における応力Ｓxxは図２Bの状態に比べて増大しているが、チャネル領域に印加されている応力には、先の図２Ａの場合と比べてほとんど違いが生じていない。
【００２５】
この原因について検討したところ、図２Ｂの状態では前記応力膜４がオフセット側壁絶縁膜３Ａおよび３Ｂのそれぞれの外側面に作用してこれを左右に引っ張ってはいるが、オフセット絶縁膜３Ａおよび３Ｂ自体が前記ゲート電極３に固着しているため、オフセット絶縁膜３Ａ，３Ｂは変位することができず、その結果、シリコン基板１中のチャネル領域に印加される応力に実質的な変化が生じないのであることが予測された。
【００２６】
そこで、この予測を確認するため、図２Ｃにおいて、前記オフセット側壁絶縁膜３Ａおよび３Ｂを除去してシミュレーションを同様にして行った。
【００２７】
図２Ｃを参照するに、前記チャネル領域において非常に大きな応力分布の変化が生じており、引張応力Ｓxxが格段に増大していることが確認された。
【００２８】
図３は、前記図１のモデル構造において、前記シリコン基板１の表面に誘起される引張応力Ｓxxの分布を、図２Ａの状態、図２Ｂの状態、図２Ｃの状態について示すグラフである。ただし図中、横軸はチャネル中央を基点０．０とした、ゲート長方向への距離を１／１００ミクロン単位で表し、縦軸は引張応力Ｓxxの大きさを、ＭＰａ×１０10単位で表す。縦軸下端が無応力状態で、上にいくにつれて引張応力Ｓxxが増大する。
【００２９】
図３を参照するに、図２Ａの状態がライン１で、図２Ｂの状態がライン２で、図２Ｃの状態がライン３で示されているが、図２Ｃの状態ではチャネル領域における引張応力Ｓxxが、図２Ｂあるいは図２Ｃの状態の二倍近くまで増加しているのがわかる。
【００３０】
さらに図３のグラフでは、チャネル中央からゲート長方向に約０．０４μm離れた場所で引張応力Ｓxxが最大になっているが、この位置はオフセット側壁絶縁膜の外端位置に対応しており、特に図２Cの状態においてこの位置における引張応力Ｓxxが図２Ａや図２Ｂの状態と比べて３倍近く増大しているのは、応力膜４が形成された後でオフセット側壁絶縁膜３Ａ，３Ｂが除去されたことで、応力膜が前記外端位置より外側において変位可能になり、シリコン基板１を左右に引っ張っているからに他ならない。
【００３１】
同じ図１のモデル構造において、前記応力膜４が自身は膨張しようとする圧縮応力を蓄積した場合にも、同様な傾向が見られる。
【００３２】
図４Ａは、前記応力膜４は引張応力膜、すなわち自身は収縮しようとする膜である場合に、このような構造の各部位において、チャネル方向に作用する圧縮応力−Ｓxx（図１参照）の分布を求めたシミュレーション結果を示す。以下に説明する図４Ｂ，図４Ｃも同様である。図４Ａ〜図４Ｃのシミュレーションも市販の応力解析ソフトウェアであるＴＳＵＰＲＥＭ４を使い、前記応力膜４に２．５〜３．５ＧＰａの圧縮応力が蓄積されている場合について実行している。図４Ａ中、圧縮応力−Ｓxxが小さい領域は暗く、圧縮応力−Ｓxxが大きい領域は明るく図示されている。図４Ａのシミュレーションでは引張応力Ｓxxが非常に大きい領域も暗く表示されるが、図４Ａ中にはそのような領域は存在しない。実際の応力値についての検討は、図５において行う。
【００３３】
図４Ａを参照するに、前記圧縮応力膜４の作用によりゲート電極３がシリコン基板１から引き離されるように付勢され、その結果、ゲート電極３直下のチャネル領域において圧縮応力−Ｓxxがやや増大しているのがわかる。また前記応力膜４は、前記オフセット側壁絶縁膜３Ａあるいは３Ｂのそれぞれ外側において、シリコン基板１をチャネル領域に向かって押すため、この効果による圧縮応力−Ｓxxの寄与が期待されるが、以下図４Bに説明するようにこの効果はほとんど得られていない。
【００３４】
図４Ｂのシミュレーションでは、前記応力膜４のうち、前記オフセット側壁絶縁膜３Ａの上部からゲート電極３上をオフセット絶縁膜３Ｂの上部まで延在する応力膜部分４Ａを除去した状態において、構造の各部に印加される圧縮応力−Ｓxxについて求めている。
【００３５】
図４Ｂの状態では前記ポリシリコンゲート電極３およびオフセット側壁絶縁膜３Ａ，３Ｂの頂部に作用してこれをシリコン基板１から引き離すように作用する力はほとんど作用しておらず、前記チャネル領域に作用する引張応力−Ｓxxは主として前記応力膜４のうち、消失した前記応力膜部分４Ａの外側の部分が前記オフセット側壁絶縁膜３Ａおよび３Ｂを、それぞれ右方および左方に直接的に押す効果によって生じると考えられ、実際に図４Ｂの状態では、前記オフセット側壁絶縁膜３Ａおよび３Ｂ、および前記ポリシリコンゲート電極３中における圧縮応力−Ｓxxは図４Ａの状態に比べて増大しているが、チャネル領域に印加されている応力には、先の図４Ａの場合と比べてほとんど違いが生じていない。
【００３６】
この原因についても、図４Ｂの状態では前記応力膜４がオフセット側壁絶縁膜３Ａおよび３Ｂのそれぞれの外側面に作用してこれを左右から押してはいるが、オフセット絶縁膜３Ａおよび３Ｂ自体が前記ゲート電極３に固着しているため、オフセット絶縁膜３Ａ，３Ｂは変位することができず、その結果、シリコン基板１中のチャネル領域に印加される応力に実質的な変化が生じないのであると考えられる。
【００３７】
事実、図４Ｃにおいて、前記オフセット側壁絶縁膜３Ａおよび３Ｂを除去してシミュレーションを同様にして行ったところ、前記チャネル領域において非常に大きな応力分布の変化が生じており、圧縮応力−Ｓxxが格段に増大していることが確認された。
【００３８】
図５は、前記図１のモデル構造において、前記シリコン基板１の表面に誘起される圧縮応力Ｓxxの分布を、図４Ａの状態、図４Ｂの状態、図４Ｃの状態について示すグラフである。ただし図中、横軸はチャネル中央を基点０．０とした、ゲート長方向への距離を１／１００ミクロン単位で表し、縦軸は圧縮応力−Ｓxxの大きさを、ＭＰａ×１０10単位で表す。縦軸下端が無応力状態で、上にいくにつれて圧縮応力−Ｓxxが増大する。
【００３９】
図５を参照するに、図４Ａの状態がライン１で、図４Ｂの状態がライン２で、図４Ｃの状態がライン３で示されているが、図４Ｃの状態ではチャネル領域における圧縮応力Ｓxxが、図４Ｂあるいは図４Ｃの状態の二倍近くまで増加しているのがわかる。
【００４０】
さらに図５のグラフでは、チャネル中央からゲート長方向に約０．０４μm離れた場所で応力Ｓxxが最大になっているが、この位置はオフセット側壁絶縁膜の外端位置に対応しており、特に図４Ｃの状態においてこの位置における圧縮応力−Ｓxxが図４Ａや図４Ｂの状態と比べて３倍近く増大しているのは、応力膜４が形成された後でオフセット側壁絶縁膜３Ａ，３Ｂが除去されたことで、応力膜４が前記外端位置より外側において変位可能になり、シリコン基板１を左右からチャネル方向に押しているからに他ならない。
【００４１】
（第２の実施形態）
そこで以下の第２の実施形態において、上記の知見をもとにした、ＣＭＯＳ素子の製造方法を説明する。
【００４２】
図６Ａを参照するに、例えばｐ型のシリコン基板２１上にはＳＴＩ型の素子分離領域２１Ｉにより素子領域２１Ａ，２１Ｂが形成されており、前記素子領域２１Ａにはｐ型ウェル２１Ｐが、素子領域２１Ｂにはｎ型ウェル２１Ｎが形成されている。
【００４３】
また前記素子領域２１Ａではシリコン基板２１上に厚さが例えば１．０〜１．２ｎｍの熱酸化膜あるいはプラズマ酸化膜、さらにはプラズマ窒化膜よりなるゲート絶縁膜２２Ａが形成され、前記ゲート絶縁膜２２Ａ上には、例えばゲート長が３０〜３５ｎｍのポリシリコンゲート電極２３Ａが、例えば６０ｎｍ〜１２０ｎｍの高さに形成されている。
【００４４】
同様に前記素子領域２１Ｂではシリコン基板２１上に同様なゲート絶縁膜２２Ｂが形成され、前記ゲート絶縁膜２２Ｂ上には、例えばゲート長が３０〜３５ｎｍのポリシリコンゲート電極２３Ｂが、同様な高さに形成されている。
【００４５】
さらに前記シリコン基板２１中には、前記素子領域２１Ａにおいて前記ポリシリコンゲート電極２３Ａをマスクとしたイオン注入工程により、ＡｓあるいはＰなどのｎ型不純物元素がイオン注入され、前記ゲート電極２３Ａの前記第１の側にｎ型のソースエクステンション領域２１ａが、また前記ゲート電極２３Ａの前記第２の側にｎ型のドレインエクステンション領域２１ｂが形成されている。
【００４６】
同様に前記シリコン基板２１中には、前記素子領域２１Ｂにおいて前記ポリシリコンゲート電極２３Ｂをマスクとしたイオン注入工程により、Ｂなどのｐ型不純物元素がイオン注入され、前記ゲート電極２３Ｂの前記第１の側にｐ型のソースエクステンション領域２１ｃが、また前記ゲート電極２３Ｂの前記第２の側にｐ型のドレインエクステンション領域２１ｄが形成されている。なお、前記素子領域２１Ａ，２１Ｂへのイオン注入は、どちらを先に行ってもよい。一方の素子領域へのイオン注入の間、他方の素子領域はレジストマスクにより覆っておく。
【００４７】
さらに前記ゲート電極２３Ａの第１の側の側壁面および対向する第２の側の側壁面には、それぞれ第１のオフセット側壁絶縁膜２３ＷＡ1および第２のオフセット側壁絶縁膜２３ＷＡ2が、例えばＣＶＤ酸化膜により、前記ゲート電極２３Ａの基部から頂部まで、典型的には２ｎｍ〜３ｎｍ程度の厚さで形成されている。同様に前記ゲート電極２３Ｂの第１の側の側壁面および対向する第２の側の側壁面には、それぞれ第１のオフセット側壁絶縁膜２３ＷＢ1および第２のオフセット側壁絶縁膜２３ＷＢ2が、例えば前記シリコン基板２１上に形成されたＣＶＤ酸化膜のエッチバックにより、前記ゲート電極２３Ａの基部から頂部近傍まで形成されている。
【００４８】
次に図６Ｂに示す工程において前記素子領域２１ＡにＡｓやＰなどのｎ型不純物元素を、前記ゲ―ト電極２３Ａおよびオフセット側壁絶縁膜２３ＡＷ1，２３ＡＷ2をマスクにイオン注入し、前記素子領域２１Ａ中、前記ゲート電極２３Ａに対し前記第１の側および前記第２の側において、前記ゲート電極２３Ａ直下のチャネル領域から見て前記オフセット側壁絶縁膜２３ＡＷ1および２３ＡＷ2のそれぞれの外側に、ｎ＋型のソース領域２３ｅおよび２３ｆを形成する。なおこの工程において前記ポリシリコンゲート電極２３Ａもｎ＋型にドープされる。
【００４９】
同様に図６Ｂに示す工程において前記素子領域２１ＢにＢなどのｐ型不純物元素を、前記ゲ―ト電極２３Ｂおよびオフセット側壁絶縁膜２３ＢＷ1，２３ＢＷ2をマスクにイオン注入し、前記素子領域２１Ｂ中、前記ゲート電極２３Ｂに対し前記第１の側および前記第２の側において、前記ゲート電極２３Ｂ直下のチャネル領域から見て前記オフセット側壁絶縁膜２３ＢＷ1および２３ＢＷ2のそれぞれの外側に、ｐ＋型のソース領域２３ｇおよび２３ｈを形成する。またこの工程において前記ポリシリコンゲート電極２３Ｂもｐ＋型にドープされる。
【００５０】
なお図６Ｂの工程においても、前記素子領域２１Ａ，２１Ｂへのイオン注入は、どちらを先に行ってもよい。一方の素子領域へのイオン注入の間、他方の素子領域はレジストマスクにより覆っておく。
【００５１】
次に図６Ｃの工程においてサリサイド法により、前記図６Ｂの構造の露出シリコン面上にシリサイドを形成し、これにより、前記ポリシリコンゲート電極２３Ａおよび２３Ｂの上面、前記ソース領域２１ｅおよびドレイン領域２１ｆ、および前記ソース領域２１ｇおよび２１ｈに、シリサイド膜２４ＧＡ，２４ＧＢ，２４ＳＡ，２４ＳＤ，２４ＳＢ，２４ＳＤをそれぞれ形成する。
【００５２】
次に図６Ｄの工程において、前記シリコン基板２１上に素子領域２１Ａ，２１Ｂにわたり、シリコンナイトライド（ＳｉＮ）膜２７Ａを、前記素子分離領域２１Ｉからソース領域２１ｅを覆うシリサイド膜２４ＳＡ，オフセット側壁絶縁膜２３ＷＡ1，ゲート電極２３Ａを覆うシリサイド膜２３ＧＡ，オフセット側壁絶縁膜２３ＷＡ２、およびドレイン領域２１ｆを覆うシリサイド膜２４ＤＡを覆って、また前記素子分離領域２１Ｉからソース領域２１ｇを覆うシリサイド膜２４ＳＢ，オフセット側壁絶縁膜２３ＷＢ1，ゲート電極２３Ｂを覆うシリサイド膜２３ＧＢ，オフセット側壁絶縁膜２３ＷＢ２、およびドレイン領域２１ｈを覆うシリサイド膜２４ＤＢを覆って、例えば７０ｎｍ〜８０ｎｍの厚さに形成し、さらに前記シリサイド膜２７Ａのうち、前記素子領域２１Ｂを覆う部分をエッチングにより除去する。これにより、前記素子領域２１Ａにのみ、前記ＳｉＮ膜２７Ａが残される。
【００５３】
さらに図６Ｄの工程では、前記シリコン基板２１上に素子領域２１Ａ，２１Ｂにわたり、シリコンナイトライド（ＳｉＮ）膜２７Ａを、前記素子分離領域２１Ｉからソース領域２１ｅを覆うシリサイド膜２４ＳＡ，オフセット側壁絶縁膜２３ＷＡ1，ゲート電極２３Ａを覆うシリサイド膜２３ＧＡ，オフセット側壁絶縁膜２３ＷＡ２、およびドレイン領域２１ｆを覆うシリサイド膜２４ＤＡを覆って、また前記素子分離領域２１Ｉからソース領域２１ｇを覆うシリサイド膜２４ＳＢ，オフセット側壁絶縁膜２３ＷＢ1，ゲート電極２３Ｂを覆うシリサイド膜２３ＧＢ，オフセット側壁絶縁膜２３ＷＢ２、およびドレイン領域２１ｈを覆うシリサイド膜２４ＤＢを覆って、例えば７０ｎｍ〜８０ｎｍの厚さに形成し、さらに前記シリサイド膜２７Ａのうち、前記素子領域２１Ａを覆う部分をエッチングにより除去する。これにより、前記素子領域２１Ｂにのみ、前記ＳｉＮ膜２７Ｂが残される。
【００５４】
前記ＳｉＮ膜２７Ａの形成はプラズマＣＶＤ法により、原料ガスとしてジクロロシラン，シラン（ＳｉＨ4），ジシラン（Ｓｉ2Ｈ6）およびトリシラン（Ｓｉ3Ｈ8）を、５〜５０ｓｃｃｍの流量で、５００ｓｃｃｍ〜１００００ｓｃｃｍの流量のアンモニア（ＮＨ3）ガスおよび５００〜１００００ｓｃｃｍの窒素ガスあるいはＡｒガスと共に供給し、０．１〜４００Ｔｏｒｒの圧力下、４００〜４５０℃の温度で、１００Ｗ〜３００Ｗの高周波パワーを印加することにより実行され、このようにして形成されたＳｉＮ膜２７Ａは、１．５〜２．０ＧＰａ程度の引張応力を蓄積する。
【００５５】
一方ＳｉＮ膜２７Ｂの形成は同じくプラズマＣＶＤ法により、原料ガスとしてシランを１００〜１０００ｓｃｃｍの流量で、５００ｓｃｃｍ〜１００００ｓｃｃｍの流量のアンモニア（ＮＨ3）ガスおよび５００〜１００００ｓｃｃｍの窒素ガスあるいはＡｒガスと共に供給し、０．１〜４００Ｔｏｒｒの圧力下、４００〜４５０℃の温度で、１００Ｗ〜１０００Ｗの高周波パワーを印加することにより実行され、このようにして形成されたＳｉＮ膜２７Ｂは、２．５〜３．５ＧＰａ程度の圧縮応力を蓄積する。
【００５６】
なお、上記ＳｉＮ膜２７ＡおよびＳｉＮ膜２７Ｂを形成する順序は、逆にしてもかまわない。
【００５７】
次に図６Ｅの工程において前記図６Ｄの構造上に例えば高密度プラズマ（ＨＤＰ）酸化膜などの絶縁膜よりなる保護膜２８を、前記シリコン基板２１の全面に、従って前記素子領域Ａおよび素子領域Ｂを覆って、連続的に形成する。例えば前記保護膜２８の形成は、シランガスを５０〜５００ｓｃｃｍの流量で、２００〜５００ｓｃｃｍの流量の酸素ガスと１０００ｓｃｃｍの流量のＡｒガスとともに供給し、３００℃〜４００℃の温度において２０００Ｗ〜５０００Ｗの高密度プラズマパワーを供給することにより形成される。
【００５８】
次に図６Ｆの工程において、このようにして形成された保護膜２８およびその下のＳｉＮ膜２７Ａおよび２７Ｂに対し化学機械研磨を行い、前記ゲート電極２３Ａ上のシリサイド層２４ＧＡおよび２４ＧＢを露出させる。
【００５９】
次に図６Ｇの工程において前記６Ｆの工程において前記シリサイド層２４ＧＡおよび２４ＧＢの周囲で露出されていたＳｉＮ膜２７Ａ，２７Ｂを、ＣＨＦ3／Ａｒ／Ｏ2混合ガスを使った反応性イオンエッチングにより除去し、オフセット側壁絶縁膜２３ＷＡ1，２３ＷＡ2，２３ＷＢ1および２３ＷＢ2の上端部を露出させる。またこの工程により前記ＳｉＮ膜２７Ａはパターニングされ、前記素子領域２１Ａにおいて前記シリコン基板２１上を左側の素子分離領域から前記ゲート電極２３Ａに向かって右方に延在する部分の先端に、前記オフセット側壁絶縁膜２３ＷＡ1に沿って上方に延在する第１の延在部３１Ａが形成される。また前記素子領域２１Ａにおいて前記シリコン基板２１上を右側の素子分離領域から前記ゲート電極２３Ａに向かって左方に延在する部分の先端に、前記オフセット側壁絶縁膜２３ＷＡ2に沿って上方に延在する第２の延在部３１Ｂが形成される。
【００６０】
同様にこの工程により前記ＳｉＮ膜２７Ｂもパターニングされ、前記素子領域２１Ｂにおいて前記シリコン基板２１上を左側の素子分離領域から前記ゲート電極２３Ｂに向かって右方に延在する部分の先端に、前記オフセット側壁絶縁膜２３ＷＢ1に沿って上方に延在する第１の延在部３１Ｃが形成される。また前記素子領域２１Ｂにおいて前記シリコン基板２１上を右側の素子分離領域から前記ゲート電極２３Ｂに向かって左方に延在する部分の先端に、前記オフセット側壁絶縁膜２３ＷＢ2に沿って上方に延在する第２の延在部３１Ｄが形成される。
【００６１】
さらに図６Ｈの工程において、前記オフセット側壁絶縁膜２３ＷＡ1，２３ＷＡ2，２３ＷＢ1および２３ＷＢ2を、それぞれの上端部からあるいはＣ4Ｆ8／Ａｒ／Ｏ2混合ガスを使った反応性イオンエッチングにより除去し、前記ゲート電極２３Ａの前記第１の側の側壁面と前記延在部３１Ａの間、前記ゲート電極２３Ａの前記第２の側の側壁面と前記延在部３１Ｂの間、前記ゲート電極２３Ｂの前記第１の側の側壁面と前記延在部３１Ｃの間、および前記ゲート電極２３Ｂの前記第２の側の側壁面と前記延在部３１Ｄの間に、それぞれ隙間３２Ａ，３２Ｂ，３２Ｃ，３２Ｄを形成する。この工程により、先に図１〜５で説明したように前記ゲート電極２３Ａおよびゲート電極２３Ｂ直下のチャネル領域に、それぞれ引張応力Ｓxxおよび圧縮応力−Ｓxxが印加される。
【００６２】
なお図６Ｈのウェットエッチング工程は、前記オフセット側壁絶縁膜２３ＷＡ1，２３ＷＡ2，２３ＷＢ1および２３ＷＢ2を完全に除去することが望ましいが、前記ゲート電極２３Ａとこれに対応する延在部３１Ａ，３１Ｂの間の距離、あるいは前記ゲート電極２３Ａとこれに対応する延在部３１Ａ，３１Ｂの間の距離は、前記オフセット側壁絶縁膜２３ＷＡ1，２３ＷＡ2，２３ＷＢ1および２３ＷＢ2の厚さがせいぜい２ｎｍ〜３ｎｍであるのに対応して、２ｎｍ〜３ｎｍ程度しかなく、下方のシリコン基板２１表面に多少の残渣２８Ｘが残ることもある。この残渣の影響については、後ほど、図７Ａを参照して検討する。
【００６３】
図６Ｈの工程では、前記保護膜２８も前記エッチングの結果、膜厚を減じているのがわかる。
【００６４】
次に図６Ｉの工程において前記図６Ｉの構造上に層間絶縁膜２９を高密度プラズマＣＶＤ法により、例えばシランガスを５０ｓｃｃｍ〜５００ｓｃｃｍの流量で、酸素ガスを２００ｓｃｃｍ〜５００ｓｃｃｍの流量で、Ａｒガスを１０００ｓｃｃｍの流量で供給し、３００〜４５０℃の温度において２０００Ｗ〜５０００Ｗの高密度プラズマパワーを供給することにより、形成し、さらにこのようにして形成した層間絶縁膜２９を化学機械研磨により平坦化する。層間絶縁膜２９を高密度プラズマＣＶＤ法により形成することにより、前記隙間３２Ａ〜３２Ｃが実質的に埋まることはない。このようにして形成された層間絶縁膜２９は、実質的な応力を蓄積していない、無応力膜である。
【００６５】
さらに図６Ｊの工程で前記層間絶縁膜２９中に、前記ソース領域３２ｅを覆うシリサイド層２４ＳＡ，前記ドレイン領域３２ｆを覆うシリサイド層２４ＤＡ，前記ソース領域３２ｇを覆うシリサイド層２４ＳＢ，前記ドレイン領域３２ｈを覆うシリサイド層２４ＤＢを露出するビアホール２９Ａ，２９Ｂ，２９Ｃ，２９Ｄを、前記ポリシリコンゲート電極２３Ａを覆うシリサイド層２４ＧＡを露出するビアホール２９Ｅおよび前記ポリシリコンゲート電極２３Ｂを覆うシリサイド層２４ＧＢを露出するビアホール（図示せず）を形成し、図６Ｋの工程において前記ビアホール２９Ａ〜２９Ｅにそれぞれビアプラグ３０Ａ〜３０Ｅを形成する。
【００６６】
図７Ａは、前記空隙３２Ａ〜３２Ｄに前記残渣２８Ｘが残留した場合の、チャネル応力が受ける影響をシミュレートした結果を示す。ただし図７Ａ中、横軸は図７Ｂに規定する残渣２８Ｘの高さに対応しており、縦軸は前記高さが１００ｎｍであった場合を基準としたチャネル応力Ｓxxの大きさの変化を示している。
【００６７】
図７Ａを参照するに、残渣２８Ｘの高さが低減するにつれてチャネル応力は増大しており、残渣２８Ｘが存在しない場合（高さｔがゼロ）、１００ｎｍの高さの残渣２８Ｘが存在した場合に比べ、チャネル応力は約二倍増加することがわかる。
【００６８】
図７Ａより、前記空隙３２Ａ〜３２Ｄに残渣２８Ｘが残留する場合には、その高さは４０ｎｍ以下、好ましくは３０ｎｍ以下とするのが好ましいことがわかる。
【００６９】
図８は、本実施形態の一変形例によるＣＭＯＳ素子２０Ａを示す。図８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７０】
図８の変形例では、前記オフセット側壁絶縁膜２３ＷＡ1，２３ＷＡ2，２３ＷＢ1，２３ＷＢ2をＣＶＤ絶縁膜のエッチバックにより形成する際、前記ＣＶＤ絶縁膜の膜厚をやや大きめに設定し、前記ゲート電極２３Ａ，２３Ｂを覆う絶縁膜が、前記ゲート電極の側壁面上においてゲート電極の上部から下部に向かって膜厚を増大させ斜面をなすように形成する。そこでこのような斜面をなす絶縁膜を基板表面に垂直方向にエッチバックすることにより、ゲート電極２３Ａ，２３Ｂにおいて、ゲート電極上部で膜厚が薄く、下部で膜厚が大きい形状の側壁絶縁膜を、前記オフセット側壁絶縁膜２３ＷＡ1，２３ＷＡ2，２３ＷＢ1，２３ＷＢ2として形成できる。
【００７１】
そこでこのような形状のオフセット側壁絶縁膜２３ＷＡ1，２３ＷＡ2，２３ＷＢ1，２３ＷＢ2をエッチングにより除去することにより、前記隙間３２Ａ〜３２Ｄの各々を、下部から上部に向けて隙間が狭まるような形状、すなわちゲート長方向に測った寸法が、前記シリコン基板の表面に近い部分から遠い部分に向かって減少する形状をに形成することができる。前記隙間３２ａ〜３２Ｄをこのような形状に形成することにより、層間絶縁膜２９を形成した場合に、形成された層間絶縁膜２９が前記隙間３２Ａ〜３２Ｄに侵入するのを抑制することができる。図８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７２】
図９は本実施形態の別の変形例によるＣＭＯＳ素子２０Ｂを示す。
【００７３】
図９は前記層間絶縁膜２９として、ステップカバレッジの良い通常のＣＶＤ酸化膜などを使う場合に適した構成であり、図６Ｈの工程の後、図６Ｉの工程の前に前記図６Ｈの構造を、高密度プラズマＣＶＤ法により形成されたシリコン酸化膜など、ステップカバレッジの悪い膜よりなるカバー膜２９０により覆う。このカバー膜２９０の堆積は短時間に止め、その結果、カバー膜２９０は略一定の膜厚に形成される。
【００７４】
このような構成によっても、前記隙間３２Ａ〜３２Ｄへの層間絶縁膜の侵入を抑制することができる。
【００７５】
図１０は、本実施形態のさらに別の変形例によるＣＭＯＳ素子２０Ｃを示す。
【００７６】
図１０の変形例は、前記層間絶縁膜２９が無応力である場合に適用可能な構成であり、前記層間絶縁膜２９が隙間３２Ａ〜３２Ｄを完全に充填している。このような無応力層間絶縁膜２９は、例えばＣＶＤ法やＡＬＤ法により形成することが可能である。
【００７７】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
素子分離領域により素子領域が画定されたシリコン基板と、
前記素子領域内において、前記シリコン基板上にゲート絶縁膜を介して形成され、前記シリコン基板中にチャネル領域を形成するゲート電極と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の第１の側および第２の側にそれぞれ形成されたｎ型、ｐ型のいずれか一方である第１の導電型を有するソースエクステンション領域、および前記第１の導電型を有するドレインエクステンション領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第１の側に、前記チャネル領域から離間して前記ソースエクステンション領域の一部と重畳して形成された前記第１の導電型のソース領域と、
前記素子領域内において前記シリコン基板中に、前記チャネル領域の前記第２の側に、前記チャネル領域から離間してドレインエクステンション領域の一部と重畳して形成された第１の導電型のドレイン領域と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第１の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ソース領域を覆って形成された、引張応力、圧縮応力のいずれかである第１の応力を蓄積した第１の応力膜と、
前記素子領域内において前記シリコン基板上に、前記チャネル領域の前記第２の側において、前記素子分離領域から前記チャネル領域に向かって延在し、前記ドレイン領域を覆って形成された、前記第１の応力を蓄積した第２の応力膜と、
を備え、
前記第１の応力膜は、前記チャネル領域に近い第１の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第１の側に位置する第１の側壁面に沿って、ただし前記第１の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第１の延在部を有し、
前記第２の応力膜は、前記チャネル領域に近い第２の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第２の側に位置する第２の側壁面に沿って、ただし前記第２の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第２の延在部を有し、
前記第１の導電型がｎ型である場合、前記第１の応力は引張応力であり、前記第１の導電型がｐ型である場合、前記第１の応力は圧縮応力であることを特徴とするＭＯＳトランジスタ。
（付記２）
前記第１の側壁面と前記第１の延在部、および前記第２の側壁面と前記第２の延在部の間には、それぞれ第１および第２の空隙が形成されていることを特徴とする請求項１記載のＭＯＳトランジスタ。
（付記３）
前記第１および第２の空隙はいずれも、ゲート長方向に測った寸法が、前記シリコン基板の表面に近い部分から遠い部分に向かって減少する形状を有することを特徴とする請求項１または２記載のＭＯＳトランジスタ。
（付記４）
前記第１の側壁面と前記第１の延在部の間には、前記第１の空隙の下方に第１のオフセット側壁絶縁膜が、また前記第２の側壁面と前記第２の延在部の間には、前記第２の空隙の下方に第２のオフセット側壁絶縁膜が存在しており、前記第１および第２のオフセット側壁絶縁膜は、前記シリコン基板表面から測った高さが前記ゲート電極の高さの４０％以下であることを特徴とする請求項１または２記載のＭＯＳトランジスタ。
（付記５）
前記シリコン基板上には実質的に無応力の層間絶縁膜が、前記ゲート電極および前記第１，第２の応力膜を覆って形成されており、前記第１および第２の空隙は、前記第１の延在部と前記第１の側壁面の間、および前記第２の延在部と前記第２の側壁面の間において、前記層間絶縁膜の下方に形成されることを特徴とする請求項１〜４のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記６）
前記層間絶縁膜は前記ゲート電極および前記第１，第２の応力膜を、前記ゲート電極および前記第１，第２の応力膜上に略一定の膜厚で形成された絶縁膜を介して覆っており、前記第１および第２の隙間は、前記絶縁膜の下方に形成されることを特徴とする請求項５記載のＭＯＳトランジスタ。
（付記７）
前記第１の側壁面と前記第１の延在部の間、および前記第２の側壁面と前記第２の延在部の間は、応力を蓄積していない絶縁膜により充填されていることを特徴とする請求項１記載のＭＯＳトランジスタ。
（付記８）
素子分離領域により第１および第２の素子領域が画定されたシリコン基板と、
前記第１の素子領域内において、前記シリコン基板上に第１のゲート絶縁膜を介して、前記シリコン基板中の第１のチャネル領域に対応して形成された第１のゲート電極と、
前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の第１の側および第２の側にそれぞれ形成されたｎ型のソースエクステンション領域およびｎ型のドレインエクステンション領域と、
前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の前記第１の側に、前記第１のチャネル領域から離間して前記ｎ型のソースエクステンション領域の一部と重畳して形成されたｎ型のソース領域と、
前記第１の素子領域内において前記シリコン基板中に、前記第１のチャネル領域の前記第２の側において、前記第１のチャネル領域から離間して前記ｎ型のドレインエクステンション領域の一部と重畳して形成されたｎ型のドレイン領域と、
前記第１の素子領域内において前記シリコン基板上に、前記第１のチャネル領域の前記第１の側において、前記第１の素子分離領域から前記第１のチャネル領域に向かって、前記ｎ型のソース領域を覆って形成された第１の引張応力膜と、
前記第１の素子領域内において前記シリコン基板上に、前記第１のチャネル領域の前記第２の側において、前記第１の素子分離領域から前記第１のチャネル領域に向かって、前記ｎ型のドレイン領域を覆って形成された第２の引張応力膜と、
を備え、
前記第１の引張応力膜は、前記第１のチャネル領域に近い第１の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第１の側の第１の側壁面に沿って、ただし前記第１の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第１の延在部を有し、
前記第２の引張応力膜は、前記チャネル領域に近い第２の先端部に、前記ゲート電極のうち、前記チャネル領域の前記第２の側の第２の側壁面に沿って、ただし前記第２の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第２の延在部を有するｎチャネルＭＯＳトランジスタと、
前記第２の素子領域内において、前記シリコン基板上に第２のゲート絶縁膜を介して、前記シリコン基板中の第２のチャネル領域に対応して形成された第２のゲート電極と、
前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の第１の側および第２の側にそれぞれ形成されたｐ型のソースエクステンション領域およびｐ型のドレインエクステンション領域と、
前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の前記第１の側に、前記第２のチャネル領域から離間して前記ｐ型ソースエクステンション領域の一部と重畳して形成されたｐ型のソース領域と、
前記第２の素子領域内において前記シリコン基板中に、前記第２のチャネル領域の前記第２の側において、前記第２のチャネル領域から離間して前記ｐ型ドレインエクステンション領域の一部と重畳して形成されたｐ型のドレイン領域と、
前記第２の素子領域内において前記シリコン基板上に、前記第２のチャネル領域の前記第１の側において、前記第２の素子分離領域から前記第２のチャネル領域に向かって、前記ｐ型のソース領域を覆って形成された第１の圧縮応力膜と、
前記第２の素子領域内において前記シリコン基板上に、前記第２のチャネル領域の前記第２の側において、前記第２の素子分離領域から前記第２のチャネル領域に向かって、前記ｐ型のドレイン領域を覆って形成された第２の圧縮応力膜と、
を備え、
前記第１の圧縮応力膜は、前記第２のチャネル領域に近い第３の先端部に、前記第２のゲート電極のうち、前記チャネル領域の前記第１の側の第３の側壁面に沿って、ただし前記第３の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第３の延在部を有し、
前記第２の圧縮応力膜は、前記第２のチャネル領域に近い第４の先端部に、前記第２のゲート電極のうち、前記チャネル領域の前記第２の側の第４の側壁面に沿って、ただし前記第４の側壁面からは離間して、前記シリコン基板表面から上方に向かって延在する第４の延在部を有するｐチャネルＭＯＳトランジスタと、
を備えたことを特徴とする半導体集積回路装置。
（付記９）
素子分離領域により素子領域が画定されたシリコン基板上に、前記素子領域内において、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子領域内において前記シリコン基板中にｎ型またはｐ型である第１の導電型の不純物元素をイオン注入し、前記ゲート電極直下のチャネル領域の第１の側および第２の側に、それぞれ前記第１の導電型のソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記シリコン基板上、前記ゲート電極の、前記チャネル領域の第１の側に対応する第１の側壁面および前記第２の側に対応する第２の側壁面に、それぞれ第１および第２のオフセット側壁膜を形成する工程と、
前記素子領域内において前記シリコン基板中に、前記ゲート電極および前記第１および第２のオフセット側壁膜をマスクに第１の導電型の不純物元素をイオン注入することにより、前記シリコン基板中、前記チャネル領域の前記第１の側において前記チャネル領域から見て前記第１のオフセット側壁膜の外側に、前記ソースエクステンション領域の一部と重畳して前記第１の導電型を有するソース領域を、また前記シリコン基板中、前記チャネル領域の前記第２の側において前記チャネル領域から見て前記第２のオフセット側壁膜の外側に、前記ドレインエクステンション領域の一部と重畳して、前記第１の導電型を有するドレイン領域を、それぞれ形成する工程と、
前記シリコン基板上に、前記第１のオフセット側壁膜、前記ゲート電極および前記第２のオフセット側壁膜を覆って、引張応力または圧縮応力である第１の応力を蓄積した応力膜を形成する工程と、
前記シリコン基板上に前記応力膜を覆って保護膜を形成する工程と、
前記保護膜を化学機械研磨して、前記応力膜のうち、前記第１および第２のオフセット側壁膜の頂部、および前記ゲート電極の頂部を覆う部分を露出する工程と、
前記応力膜の露出部分をエッチングにより除去することにより、前記応力膜から、前記チャネル領域の第１の側に位置し前記第１の応力を蓄積した第１の応力膜と、前記チャネル領域の第２の側に位置し、前記第１の応力膜から分離し、前記第１の応力を蓄積した第２の応力膜を形成し、前記第１および第２のオフセット側壁膜の頂部を露出する工程と、
前記第１および第２のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去し、前記ゲート電極の第１の側壁面と、前記第１の引張応力膜のうち前記シリコン基板から前記第１の側壁面に沿って上方に延在する第１の延在部との間、および前記ゲート電極の第２の側壁絶縁膜と、前記第２の引張応力膜のうち前記シリコン基板から前記第２の側壁面に沿って上方に延在する第２の延在部との間に、それぞれ第１および第２の空隙を形成する工程と、
を含み、
前記第１の導電型がｎ型である場合は前記第１の応力が引張応力であり、前記第１の導電型がｐ型である場合は前記第１の応力が圧縮応力であることを特徴とするＭＯＳトランジスタの製造方法。
（付記１０）
前記第１および第２のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去する工程は、前記第１の側壁面および前記第１の延在部の間に残留する第１のオフセット膜、および前記第２の側壁面および前記第２の延在部の間に残留する第２のオフセット膜の、前記シリコン基板表面から測った高さが、前記ゲート電極の高さの４０％以下になるように実行されることを特徴とする請求項９記載のＭＯＳトランジスタの製造方法。
（付記１１）
前記第１および第２のオフセット絶縁膜の形成工程は、前記第１および第２のオフセット絶縁膜が、前記シリコン基板表面に接する部分ではゲート長方向に第１の幅を有し、前記シリコン基板表面から離間するにつれてより小さい第２の幅に変化する形状に形成されていることを特徴とする請求項９または１０記載のＭＯＳトランジスタの製造方法。
（付記１２）
前記第１および第２のオフセット絶縁膜を、それぞれの頂部からエッチングにより除去する工程では、前記保護膜も同時にエッチングされることを特徴とする請求項１０または１１記載のＭＯＳトランジスタの製造方法。
（付記１３）
さらに前記第１および第２の空隙を形成する工程の後、前記シリコン基板上に層間絶縁膜を、プラズマＣＶＤ法により、実質的な応力を蓄積しないような条件で形成する工程を含むことを特徴とする請求項９〜１２のうち、いずれか一項記載のＭＯＳトランジスタの製造方法。
（付記１４）
前記層間絶縁膜を形成する工程は、前記層間絶縁膜が、前記第１および第２の延在部の上端において前記第１および第２の空隙２をそれぞれ閉じ込めるように実行されることを特徴とする請求項１３記載のＭＯＳトランジスタの製造方法。
（付記１５）
前記層間絶縁膜を形成する工程は、前記層間絶縁膜が、前記第１および第２の空隙を充填するように実行されることを特徴とする請求項１３記載のＭＯＳトランジスタの製造方法。
（付記１６）
さらに前記第１および第２の空隙を形成する工程の後、前記シリコン基板上に絶縁膜を、前記絶縁膜が前記第１および第２の延在部の上端部において前記第１および第２の空隙をそれぞれ閉じ込めるように略一定の厚さに堆積する工程と、前記絶縁膜上に層間絶縁膜を堆積する工程を含むことを特徴とする請求項９〜１２のうち、いずれか一項記載のＭＯＳトランジスタの製造方法。
【符号の説明】
【００７８】
１，２１  シリコン基板
２，２２Ａ，２２Ｂ  ゲート絶縁膜
３，２３Ａ，２３Ｂ  ポリシリコンゲート電極
３Ａ，３Ｂ，２３ＷＡ1，２３ＷＡ2，２３ＷＢ1，２３ＷＢ2  オフセット側壁絶縁膜
４  応力膜
４Ａ  応力膜部分
２１Ａ，２１Ｂ素子領域
２１Ｐ，２１Ｎ  ウェル
２１ａ，２１ｃ  ソースエクステンション領域
２１ｂ，２１ｄ  ドレインエクステンション領域
２１ｅ，２１ｇ  ソース領域
２１ｆ，２１ｈ  ドレイン領域
２４ＳＡ，２４ＤＡ，２３ＳＢ，２４ＤＢ，２３ＧＡ，２４ＧＢ  シリサイド領域
２７Ａ  引張応力膜
２７Ｂ  圧縮応力膜
２８  保護膜
２８Ｘ  残渣
２９  層間絶縁膜
２９Ａ〜２９Ｅ  ビアホール
３０Ａ〜３０Ｅ  ビアプラグ
３１Ａ〜３１Ｄ  延在部
３２Ａ〜３２Ｄ  隙間
【図１】
0005531812.tif 000002
【図３】
0005531812.tif 000003
【図５】
0005531812.tif 000004
【図６Ａ】
0005531812.tif 000005
【図６Ｂ】
0005531812.tif 000006
【図６Ｃ】
0005531812.tif 000007
【図６Ｄ】
0005531812.tif 000008
【図６Ｅ】
0005531812.tif 000009
【図６Ｆ】
0005531812.tif 000010
【図６Ｇ】
0005531812.tif 000011
【図６Ｈ】
0005531812.tif 000012
【図６Ｉ】
0005531812.tif 000013
【図６Ｊ】
0005531812.tif 000014
【図６Ｋ】
0005531812.tif 000015
【図７Ａ】
0005531812.tif 000016
【図７Ｂ】
0005531812.tif 000017
【図８】
0005531812.tif 000018
【図９】
0005531812.tif 000019
【図１０】
0005531812.tif 000020
【図２Ａ】
0005531812.tif 000021
【図２Ｂ】
0005531812.tif 000022
【図２Ｃ】
0005531812.tif 000023
【図４Ａ】
0005531812.tif 000024
【図４Ｂ】
0005531812.tif 000025
【図４Ｃ】
0005531812.tif 000026