(57)【特許請求の範囲】
【請求項１】
デジタル通信システムに用いられる誤り訂正復号装置であって、
入力データ線上に縦列接続された複数の誤り訂正復号回路を備え、
前記複数の誤り訂正復号回路のそれぞれは、
入力される共通の受信データおよび制御信号に対して１符号化系列を処理するために、  個別の固有情報を有し、
前記制御信号および前記固有情報に基づき、前記受信データから所定の入力データを取り込むとともに、入力される符号系列の何番目の符号語を復号するか認識し、復号すると認識した前記符号語を前記符号系列から選択取得して誤り訂正復号処理を行うことを特徴とする誤り訂正復号装置。
【請求項２】
前記複数の誤り訂正復号回路のそれぞれは、前記受信データから所定の入力データを取り込むと同時に、入力信号に代わって前記誤り訂正復号処理後の訂正後データを、次段の誤り訂正復号回路に対する受信データとして出力することを特徴とする請求項１に記載の誤り訂正復号装置。
【請求項３】
前記複数の誤り訂正復号回路のそれぞれは、前記誤り訂正復号処理後の訂正後データを、前記受信データの入力データ線とは異なる信号線に出力することを特徴とする請求項１に記載の誤り訂正復号装置。
【請求項４】
前記複数の誤り訂正復号回路のそれぞれは、前記誤り訂正復号処理後の訂正後データに含まれるパリティ部分の一部を、前記誤り訂正復号処理後の復号結果に関するモニタ情報に置き換えて出力することを特徴とする請求項１に記載の誤り訂正復号装置。
【請求項５】
デジタル通信システムに用いられる誤り訂正復号方法であって、
複数の誤り訂正復号回路を縦列接続し、
前記複数の誤り訂正復号回路に個別の固有情報を与え、
前記複数の誤り訂正復号回路に共通の受信データおよび制御信号を入力し、
前記複数の誤り訂正復号回路のそれぞれにおいて、前記制御信号および前記固有情報に基づき、前記受信データから所定の入力データを取り込むとともに、入力される符号系列の何番目の符号語を復号するか認識し、復号すると認識した前記符号語を前記符号系列から選択取得して誤り訂正復号処理を行うことを特徴とする誤り訂正復号方法。
【請求項６】
前記複数の誤り訂正復号回路のそれぞれにおいて、前記受信データから所定の入力データを取り込むと同時に、入力信号に代わって前記誤り訂正復号処理後の訂正後データを、次段の誤り訂正復号回路に対する受信データとして出力することを特徴とする請求項５に記載の誤り訂正復号方法。
【請求項７】
前記複数の誤り訂正復号回路のそれぞれにおいて、前記誤り訂正復号処理後の訂正後データを、前記受信データの入力データ線とは異なる信号線に出力することを特徴とする請求項５に記載の誤り訂正復号方法。
【請求項８】
前記複数の誤り訂正復号回路のそれぞれは、前記誤り訂正復号処理後の訂正後データに含まれるパリティ部分の一部を、前記誤り訂正復号処理後の復号結果に関するモニタ情報に置き換えて出力することを特徴とする請求項５に記載の誤り訂正復号方法。
【請求項９】
デジタル通信システムに用いられる誤り訂正符号化装置であって、
入力データ線上に縦列接続された複数の誤り訂正符号化回路を備え、
前記複数の誤り訂正符号化回路のそれぞれは、
入力される共通の情報データおよび制御信号に対して１符号化系列を処理するために、  個別の固有情報を有し、
前記制御信号および前記固有情報に基づき、前記情報データから所定の入力データを取り込むとともに、入力される符号系列の何番目の符号語を符号化するか認識し、符号化すると認識した前記符号語を前記符号系列から選択取得して誤り訂正符号化処理を行うことを特徴とする誤り訂正符号化装置。
【請求項１０】
前記複数の誤り訂正符号化回路のそれぞれは、前記情報データから所定の入力データを取り込むと同時に、入力信号に代わって前記誤り訂正符号化処理後の符号化データを、次段の誤り訂正符号化回路に対する情報データとして出力することを特徴とする請求項９に記載の誤り訂正符号化装置。
【請求項１１】
前記複数の誤り訂正符号化回路のそれぞれは、前記誤り訂正符号化処理後の符号化データを、前記情報データの入力データ線とは異なる信号線に出力することを特徴とする請求項９に記載の誤り訂正符号化装置。
【請求項１２】
デジタル通信システムに用いられる誤り訂正符号化方法であって、
複数の誤り訂正符号化回路を縦列接続し、
前記複数の誤り訂正符号化回路に個別の固有情報を与え、
前記複数の誤り訂正符号化回路に共通の情報データおよび制御信号を入力し、
前記複数の誤り訂正符号化回路のそれぞれにおいて、前記制御信号および前記固有情報に基づき、前記情報データから所定の入力データを取り込むとともに、入力される符号系列の何番目の符号語を符号化するか認識し、符号化すると認識した前記符号語を前記符号系列から選択取得して誤り訂正符号化処理を行うことを特徴とする誤り訂正符号化方法。
【請求項１３】
前記複数の誤り訂正符号化回路のそれぞれにおいて、前記情報データから所定の入力データを取り込むと同時に、入力信号に代わって前記誤り訂正符号化処理後の符号化データを、次段の誤り訂正符号化回路に対する情報データとして出力することを特徴とする請求項１２に記載の誤り訂正符号化方法。
【請求項１４】
前記複数の誤り訂正符号化回路のそれぞれにおいて、前記誤り訂正符号化処理後の符号化データを、前記情報データの入力データ線とは異なる信号線に出力することを特徴とする請求項１２に記載の誤り訂正符号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル伝送システムに用いられる誤り訂正復号装置および方法ならびに誤り訂正符号化装置および方法に関するものである。
【背景技術】
【０００２】
従来から、高速伝送（たとえば、光通信用などのデジタル伝送システム）に適用される誤り訂正復号装置（誤り訂正復号方法）および誤り訂正符号化装置（誤り訂正符号化方法）においては、複数の回路を並列に配置して直並列変換することにより、低速回路を用いても高速伝送を可能にした技術が提案されている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に記載の従来の復号方法および装置においては、入力信号を信号分配器でブロック分割し、これを複数の誤り訂正復号回路に順次供給するようにしている。
しかし、上記従来構成によれば、並列数が多い場合には、直並列変換での切り替え信号数が多くなるので、たとえばＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などの、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）数が制限された回路で実現することが困難になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１２４３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の誤り訂正復号装置および方法ならびに誤り訂正符号化装置および方法は、以上のように構成されているので、切り替えでの信号線数が多くなり、たとえばＦＰＧＡで実現しようとしても、Ｉ／Ｏ数の制限により実現することができないという課題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたもので、デジタル伝送システムにおける高速伝送要求に対して、信号線数を増やすことなく、複数の低速回路を用いることにより、たとえばＦＰＧＡで実現可能な誤り訂正復号装置および方法ならびに誤り訂正符号化装置および方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る誤り訂正復号装置は、入力データ線上に縦列接続された複数の誤り訂正復号回路を備え、複数の誤り訂正復号回路のそれぞれは、入力される共通の受信データおよび制御信号に対して１符号化系列を処理するために、個別の固有情報を有し、制御信号および固有情報に基づき、受信データから所定の入力データを取り込むとともに、入力される符号系列の何番目の符号語を復号するか認識し、復号すると認識した前記符号語を前記符号系列から選択取得して誤り訂正復号処理を行うものである。
【発明の効果】
【０００８】
この発明によれば、複数の誤り訂正復号回路を縦列接続し、高速入力される符号系列から特定部分を選択取得して符号化または復号し、代って前段での符号化または復号済みの系列に置き換えることにより、低速スループット能力の誤り訂正復号回路を用いても、信号線数を増加させることなく、高速な誤り訂正復号装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１に係る誤り訂正復号装置の構成例を示すブロック図である。
【図２】この発明の実施の形態１に係る誤り訂正復号装置の動作例を示すタイミングチャートである。
【図３】この発明の実施の形態１によるモニタ情報置き換え出力を図式的に示す説明図である。
【図４】この発明の実施の形態２に係る誤り訂正復号装置の構成例を示すブロック図である。
【図５】この発明の実施の形態２に係る誤り訂正復号装置の動作例を示すタイミングチャートである。
【図６】この発明の実施の形態３に係る誤り訂正符号化装置の構成例を示すブロック図である。
【図７】この発明の実施の形態３に係る誤り訂正符号化装置の動作例を示すタイミングチャートである。
【図８】この発明の実施の形態４に係る誤り訂正符号化装置の構成例を示すブロック図である。
【図９】この発明の実施の形態４に係る誤り訂正符号化装置の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１はこの発明の実施の形態１に係る誤り訂正復号装置１の構成例を示すブロック図である。
図１において、誤り訂正復号装置１は、入力インタフェース４と、入力データ線上に縦列接続された複数（３個）の誤り訂正復号回路５、６、７と、出力インタフェース１５とを備えている。
【００１１】
入力インタフェース４は、符号系列の先頭を示す制御信号２と、複数の誤り訂正符号系列の受信データ３とを受信し、１段目（縦列接続の先頭）の誤り訂正復号回路５に入力する。
誤り訂正復号回路５、６、７は、それぞれ同様の回路構成からなり、入力信号を順次に復号処理する。
【００１２】
３段目（縦列接続の最後）の誤り訂正復号回路７は、出力インタフェース１５を介して、符号系列の先頭を示す制御出力信号１６と、誤り訂正結果後の訂正後データ１７とを出力する。
【００１３】
１段目の誤り訂正復号回路５は、入力データ線上に直列に配置された入力ＲＡＭインタフェース８および出力ＲＡＭインタフェース１０と、入力ＲＡＭインタフェース８に接続された入力ＲＡＭ９と、出力ＲＡＭインタフェース１０に接続された出力ＲＡＭ１１と、誤り訂正用の復号演算回路（＃１）１２と、入力ＲＡＭ９と復号演算回路１２との間に挿入された入力ＲＡＭインタフェース１８と、復号演算回路１２と出力ＲＡＭ１１との間に挿入された出力ＲＡＭインタフェース１９とを備えている。
【００１４】
入力ＲＡＭインタフェース８は、受信データ３を取り込み、入力ＲＡＭ９および入力ＲＡＭインタフェース１８を介して復号演算回路１２に受信データ３を入力するとともに、受信データ３を後段の出力ＲＡＭインタフェース１０に入力する。
復号演算回路１２からの復号信号は、出力ＲＡＭインタフェース１９、出力ＲＡＭ１１および出力ＲＡＭインタフェース１０を介して、誤り訂正復号回路５から出力される。
【００１５】
なお、２段目および３段目の誤り訂正復号回路６、７は、１段目の誤り訂正復号回路５と同構成なので、誤り訂正復号回路６、７内のＲＡＭインタフェース、入力インタフェースおよび出力インタフェースの符号を省略する。
ただし、誤り訂正復号回路５、６、７内の復号演算回路（＃１）１２、復号演算回路（＃２）１３、復号演算回路（＃３）１４は、それぞれ個別に、異なる固有情報を保持しているものとする。
【００１６】
次に、図２のタイミングチャートを参照しながら、図１に示したこの発明の実施の形態１による誤り訂正復号装置１の動作について説明する。
図２において、制御信号２は、誤り訂正復号装置１に対して、３符号語（３個の受信データ３）ごとに１回のパルスが入力され、符号系列の先頭識別に寄与する。訂正符号系列の受信データ３の図中番号Ｃ１、Ｃ２、・・・、Ｃ９は、各符号語番号を示している。
【００１７】
また、図２においては、デジタル伝送システムの伝送速度に対して、それよりも低速のスループット能力からなる誤り訂正復号回路５、６、７を縦列接続した場合に、所望のデジタル伝送システムの伝送速度を達成可能にするための動作を示している。
【００１８】
各誤り訂正復号回路５、６、７は、制御信号２の先頭信号パルスを受けて、各復号演算回路１２、１３、１４が保持する個別情報に基づき、先頭信号パルス周期内に入力される符号語の何番目を復号するかを認識する。
たとえば、各誤り訂正復号回路５、６、７は、先頭パルスから入力数をカウントし、受信データ３のうち、担当する所定の符号語を認識する。
【００１９】
図２の動作例において、まず、誤り訂正復号回路５は、制御信号２の先頭パルスと同時に、受信データ３から、符号語Ｃ１に対応するデータを入力ＲＡＭインタフェース８から取り込み、取り込んだ符号語Ｃ１のデータを入力ＲＡＭ９に蓄える。
なお、以下の説明では、各受信データ３および訂正後データの区切りのことを、符号語ＣＸと略記する。ここで、「Ｘ」は、時系列に並んだ整数であり、図２においては、Ｘ＝１、２、・・・、９とする。
【００２０】
入力ＲＡＭ９に蓄えられた符号語Ｃ１は、入力ＲＡＭインタフェース１８を介して復号演算回路１２に入力され、復号処理が行われる。このとき、復号処理時間は、次の取り込む符号語Ｃ４が入力されるまでに完了できるように設定され、復号結果は、一旦、出力ＲＡＭインタフェース１９を介して出力ＲＡＭ１１に蓄えられる。
【００２１】
なお、入力ＲＡＭインタフェース８と入力ＲＡＭインタフェース１８との入力順序は、同一順序であっても、異なる順序であっても動作可能である。
したがって、各入力ＲＡＭインタフェース８、１８の入力順序を変動させることにより、バーストエラー耐性のためにインタリーブをかけることや、復号演算回路１２での演算処理を簡易化することが可能となる。
【００２２】
また、図１においては、入力ＲＡＭインタフェース８と入力ＲＡＭインタフェース１８とを個別の回路要素として示したが、実装上は、共通のＲＡＭインタフェース回路に２系統の入出力線を設けた構成であってもよい。
【００２３】
誤り訂正復号回路５内の出力ＲＡＭインタフェース１０は、入力ＲＡＭインタフェース８からの入力信号と、出力ＲＡＭ１１からの入力信号とを受けて、復号演算回路１２内の個別情報に基づき、入力ＲＡＭインタフェース８が取り込む符号語Ｃ１、Ｃ４、Ｃ７以外の符号語をスルーして、次の段（２段目）の誤り訂正復号回路６に出力する。
【００２４】
すなわち、出力ＲＡＭインタフェース１０は、入力ＲＡＭインタフェース８で符号語Ｃ４を取り込んだところには、出力ＲＡＭ１１からの先に復号した符号語Ｃ１の復号結果（訂正後データ）に差し替えて、次の段（２段目）の誤り訂正復号回路６に出力する。
【００２５】
なお、出力ＲＡＭインタフェース１９と出力ＲＡＭインタフェース１０との出力順序は、同一順序であっても、異なる順序であっても動作可能である。
したがって、各出力ＲＡＭインタフェース１９、１０の入力順序を変動させることにより、バーストエラー耐性のためにインタリーブをかけることや、復号演算回路１２での演算処理を簡易化することが可能となる。
【００２６】
また、誤り訂正復号回路５の構成としては、入力ＲＡＭインタフェース８と入力ＲＡＭインタフェース１８との入力順序変更に応じて、各入力信号の逆変換を行うことが好ましい。
さらに、図１においては、出力ＲＡＭインタフェース１９と出力ＲＡＭインタフェース１０とを個別の回路要素として示したが、実装上は、共通のＲＡＭインタフェース回路に２系統の入出力線を設けた構成であってもよい。
【００２７】
２段目の誤り訂正復号回路６は、受信データ３のうちの符号語Ｃ２、Ｃ５、Ｃ８に対して、復号演算回路１３内の個別情報に基づき、誤り訂正復号回路５と同様の動作を行う。
また、３段目の誤り訂正復号回路７は、受信データ３のうちの符号語Ｃ３、Ｃ６、Ｃ９に対して、復号演算回路１４内の個別情報に基づき、誤り訂正復号回路５と同様の動作を行う。
【００２８】
ただし、誤り訂正復号回路５、６においては、ＲＡＭ出力インタフェースでスルーする符号語が、前段までの誤り訂正復号回路の結果（訂正後データ）である場合がある。
【００２９】
３段目の誤り訂正復号回路７の出力信号は、出力インタフェース１５に入力され、出力インタフェース１５は、制御信号２および受信データ３の場合と同様に、３符号語ごとに１回のパルスで制御出力信号１６を出力しつつ、誤り訂正結果後の訂正後データ１７を出力する。
【００３０】
なお、図１においては、各誤り訂正復号回路５、６、７内の復号演算回路１２、１３、１４が個別の固有情報を保持するように構成したが、各誤り訂正復号回路５、６、７を完全に同一構成として、外部から各誤り訂正復号回路５、６、７に各固有情報を与え、図２と同様の動作を実現することも可能である。
【００３１】
また、図２の動作例では、制御信号２として、３符号語ごとにパルスを与えることにより、各誤り訂正復号回路５、６、７が動作する符号語を識別したが、受信データ３に合わせて外部から識別用の番号を与え、各誤り訂正復号回路５、６、７に識別させることも可能であり、この場合、１符号語ごとのパルス入力でも動作可能である。
要するに、各誤り訂正復号回路５、６、７が、処理担当する符号語を識別できる構成であれば、制御信号２としては、さまざまな形態のものを用いることができる。
【００３２】
以上のように、この発明の実施の形態１（図１、図２）に係る誤り訂正復号装置１（誤り訂正復号方法）は、入力データ線上に縦列接続された複数の誤り訂正復号回路５、６、７を備えており、複数の誤り訂正復号回路５、６、７のそれぞれは、入力される共通の受信データ３および制御信号２に対して１符号化系列を処理するために、各復号演算回路１２、１３、１４内に個別の固有情報を有し、制御信号２および固有情報に基づき、受信データ３から所定の入力データを取り込み、入力される符号系列から特定部分を選択取得して誤り訂正復号処理を行う。
【００３３】
また、複数の誤り訂正復号回路５、６、７のそれぞれは、受信データ３から所定の入力データを取り込むと同時に、入力信号に代わって誤り訂正復号処理後の訂正後データを、次段の誤り訂正復号回路に対する受信データとして出力する。
【００３４】
すなわち、入力データ線に対して縦列接続された誤り訂正復号回路５、６、７は、順次に入力される複数の符号系列に対応する固定周期の先頭信号に対して、それぞれ複数の符号系列から先頭信号より相異なる符号系列を取り込み、取り込んだ符号系列に代わって、復号処理済み後の符号系列に置き換え、それ以外の符号系列はそのままして、次段の誤り訂正復号回路に対して符号系列を渡すように構成されている。
【００３５】
このように、低速の誤り訂正復号回路５、６、７を用いて、各誤り訂正復号回路５、６、７に個別情報を与えておき、複数の符号語系列から符号語を選択入力して復号処理し、入力した符号語系列に代わって、前段の復号結果を出力することにより、低速の誤り訂正復号回路５、６、７を用いても、高速デジタル伝送システムの誤り訂正復号処理に対応することができる。
また、接続信号数を少なくすることができるので、ＦＰＧＡでの回路分割を容易に実現することができる。
【００３６】
また、図１の構成は、誤り訂正符号の復号方式として、いずれの復号方法であっても適用可能であるが、特に、ターボ符号やＬＤＰＣ（Ｌｏｗ−Ｄｅｎｓｉｔｙ  Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号など、受信系列に対して繰り返し復号演算を行う場合に有効である。
この場合、繰り返し数による所要処理時間に対応して、誤り訂正復号回路の従属接続数を容易に拡張することができる。
【００３７】
また、訂正後データ１７は、誤り訂正符号のパリティ部分も出力するデータ伝送速度での出力となるが、パリティ部分に復号結果（訂正ビット数など）に関するモニタ情報に置き換え出力することにより、信号線数を増やすことなく、後段に訂正状況を知らせることができる。
【００３８】
次に、図３を参照しながら、上記モニタ情報の置き換え出力について、さらに具体的に説明する。
図３はモニタ情報置き換え出力を図式的に示す説明図であり、図１の誤り訂正復号装置１の入出力部に、モニタ情報置き換え出力に関する説明ブロックを追記したものである。
【００３９】
図３において、受信データフレーム構成５０は、誤り訂正復号装置１により復号処理される受信データ３のフレーム構成を示しており、符号語Ｃ１、Ｃ２、Ｃ３を含むものとする。
受信データフレーム構成５０は、符号語Ｃ１の情報系列領域５１と、符号語Ｃ２の情報系列領域５２と、符号語Ｃ３の情報系列領域５３と、符号語Ｃ１のパリティ系列領域５４と、符号語Ｃ２のパリティ系列領域５５と、符号語Ｃ１のパリティ系列領域５６とを含む。
【００４０】
訂正後データフレーム構成６０は、誤り訂正復号装置１により復号処理された訂正後データ１７のフレーム構成を示している。
訂正後データフレーム構成６０は、受信データフレーム構成５０と同様の構成を有し、各パリティ系列領域５４、５５、５６の一部に、モニタ情報置き換え領域５７、５８、５９が設けられている。
【００４１】
なお、図３において、受信データ３および訂正後データ１７における各入力信号は、直列入力でも並列入力でも構成可能であるが、説明を簡略化するために、並列入力によるものとして説明する。
また、インタリーブなどを適用することも可能であるが、説明を簡略化するために、入力の時系列に対して入れ替えなどを行わずに、その時系列と同様に出力するものとして説明する。
【００４２】
前述のように、受信データフレーム構成５０に含まれる符号語Ｃ１の情報系列領域５１およびパリティ系列領域５４は、１段目の誤り訂正復号回路５に取り込まれて復号処理される。
同様に、符号語Ｃ２の情報系列領域５２およびパリティ系列領域５５は、２段目の誤り訂正復号回路６に取り込まれて復号処理され、符号語Ｃ３の情報系列領域５３およびパリティ系列領域５６は、３段目の誤り訂正復号回路７に取り込まれて復号処理される。
【００４３】
通常、各誤り訂正復号回路５、６、７による復号結果（訂正ビット数など）に関するモニタ情報などは、各誤り訂正復号回路５、６、７にモニタ情報用の信号線を設けることにより、各信号線を介して取得するが、誤り訂正復号回路の数が増えると、誤り訂正復号装置１からの出力信号線の数も増やす必要があり、実用的ではない。
【００４４】
そこで、この発明の実施の形態１においては、モニタ情報用の信号線数を抑制するために、図３に示すように、訂正後データフレーム構成６０において、各パリティ系列領域５４、５５、５６の一部を、復号結果（訂正ビット数など）に関するモニタ情報に置き換えて出力する。
【００４５】
訂正後データ１７のうち、パリティ系列は、情報系列を復号して推定情報系列を算出した後は不要となるが、この発明の実施の形態１においては、データ伝送速度を一致させるために、パリティ系列の復号結果（または、ダミー系列に置き換えたもの）を出力している。
【００４６】
図３に示す訂正後データフレーム構成６０において、１段目の誤り訂正復号回路５に関するモニタ情報は、モニタ情報置き換え領域５７に埋め込まれて、訂正後データ１７に含めて出力される。
同様に、２段目の誤り訂正復号回路６に関するモニタ情報は、モニタ情報置き換え領域５８に埋め込まれ、３段目の誤り訂正復号回路７に関するモニタ情報は、モニタ情報置き換え領域５９に埋め込まれ、それぞれ、訂正後データ１７に含めて出力される。
これにより、信号線数を増やすことなく、後段に訂正状況を知らせることができる。
【００４７】
実施の形態２．
なお、上記実施の形態１（図１）では、入力ＲＡＭインタフェース８と出力ＲＡＭインタフェース１０とを同一のデータバス上に設けたが、図４のように、それぞれ個別に独立のデータ線上に設けてもよい。
【００４８】
図４はこの発明の実施の形態２に係る誤り訂正復号装置１Ａの構成例を示すブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ａ」を付して詳述を省略する。
図４においては、入力ＲＡＭインタフェース８と出力ＲＡＭインタフェース１０とが縦列接続されておらず、それぞれ独立のデータ線に設けられている点のみが前述（図１）と異なる。
【００４９】
以下、図５のタイミングチャートを参照しながら、図４に示したこの発明の実施の形態２による誤り訂正復号装置１Ａの動作について説明する。
図５に示す各回路動作、各データおよび各信号は、前述（図２）と同様である。
【００５０】
図５においては、デジタル伝送システムの伝送速度に対して、前述（図１の場合）よりもさらに低速のスループット能力からなる誤り訂正復号回路５Ａ、６Ａ、７Ａを縦列接続した場合に、所望のデジタル伝送システムの伝送速度を達成可能にするための動作を示している。
【００５１】
図５において、まず、誤り訂正復号回路５Ａは、前述と同様に、入力ＲＡＭインタフェース８を介して符号語Ｃ１を入力ＲＡＭ９に書き込み、入力ＲＡＭインタフェース１８を介して復号演算回路１２に符号語Ｃ１を入力して復号処理を行い、出力ＲＡＭインタフェース１９を介して出力ＲＡＭ１１に誤り訂正結果（訂正後データ）を書き込む。
【００５２】
このとき、前述（図１、図２）の構成においては、次の符号語Ｃ４を取り込む前に、出力ＲＡＭ１１に誤り訂正結果を書き込み完了する必要があったが、図４の構成によれば、符号語Ｃ４について復号演算回路１２で誤り訂正復号処理を始める前までに、出力ＲＡＭ１１に誤り訂正結果の書き込みを完了すればよい。
【００５３】
次に、ＲＡＭ出力インタフェース１０は、出力ＲＡＭ１１に書き込まれている誤り訂正結果（訂正後データ）を出力する。
このとき、誤り訂正結果の出力開始タイミングは任意であり、制御信号２と同期する必要はないが、他の誤り訂正復号回路６Ａ、７Ａからの出力データも、同一のデータ線上に出力可能となるように、バースト出力する。
【００５４】
なお、１段目の（前段に誤り訂正復号回路が存在しない）誤り訂正復号回路５Ａ内のＲＡＭ出力インタフェース１０に対しては、図４、図５に示すように、固定値（たとえば、「０」など）を入力しておき、所定のタイミングで誤り訂正復号結果に置き換える、という構成が考えられる。
【００５５】
３段目（縦列接続の最後）の誤り訂正復号回路７Ａの出力信号は、前述と同様に、出力インタフェース１５を介して、誤り訂正結果後の訂正後データ１７として誤り訂正復号装置１Ａから出力される。
なお、各固有情報の設定方法や、制御信号２の入力方式については、前述と同様に、他の制御方法でも動作可能である。
【００５６】
以上のように、この発明の実施の形態２（図４、図５）に係る誤り訂正復号装置１Ａ（誤り訂正復号方法）によれば、前述の実施の形態１の場合よりもさらに低速の誤り訂正復号回路５Ａ、６Ａ、７Ａを縦列接続し、各誤り訂正復号回路５Ａ、６Ａ、７Ａに個別情報を与えておき、複数の誤り訂正復号回路５Ａ、６Ａ、７Ａのそれぞれは、誤り訂正復号処理後の訂正後データを、受信データ３の入力データ線とは異なる信号線に出力する。
すなわち、入力データ線に対して縦列接続された各訂正復号回路５Ａ、６Ａ、７Ａは、複数の符号語系列から符号語を選択入力して復号処理し、復号結果を入力データ線とは別の信号線に出力する。
【００５７】
これにより、前述よりもさらに低速の誤り訂正復号回路を用いても、高速デジタル伝送システムの誤り訂正復号処理に対応することができる。
また、図４の構成によれば、訂正前の入力信号と訂正結果の出力信号とが分離されているので、出力ＲＡＭ１１を利用して、訂正結果の出力信号においては不要なパリティ部分を出力せず、情報伝送速度に速度変換したうえで出力することも可能である。
【００５８】
また、訂正後データ１７は、前述の実施の形態１（図３）と同様に、パリティ部分に復号結果（訂正ビット数など）に関するモニタ情報を置き換え出力することにより、信号線数を増やすことなく、後段に訂正状況を知らせることができる。
さらに、図３内のパリティ系列領域５４、５５、５６について、モニタ情報置き換え領域５７、５８、５９のみを確保して、その他の不要なパリティ系列領域を出力せずに、速度変換することも可能である。
【００５９】
実施の形態３．
なお、上記実施の形態１、２（図１〜図５）では、誤り訂正復号装置および方法について説明したが、図６に示すように、ほぼ同様の構成で誤り訂正符号化装置２１および誤り訂正符号化方法を実現することができる。
【００６０】
図６はこの発明の実施の形態３に係る誤り訂正符号化装置２１の構成例を示すブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図６において、誤り訂正符号化装置２１は、入力インタフェース４と、入力データ線上に縦列接続された複数（３個）の誤り訂正符号化回路２５、２６、２７と、出力インタフェース１５とを備えている。
【００６１】
入力インタフェース４は、符号系列の先頭を示す制御信号２と、送信用の複数の情報データ２３とを受信し、１段目の誤り訂正符号化回路２５に入力する。
誤り訂正符号化回路２５、２６、２７は、それぞれ同様の回路構成からなり、入力信号を順次に符号化処理する。
【００６２】
３段目の誤り訂正符号化回路２７は、出力インタフェース１５を介して、符号系列の先頭を示す制御出力信号１６と、誤り訂正結果後の符号化データ３７とを出力する。
【００６３】
１段目の誤り訂正符号化回路２５は、送信データ線上に直列接続された入力ＲＡＭインタフェース８および出力ＲＡＭインタフェース１０と、入力ＲＡＭインタフェース８に接続された入力ＲＡＭ９と、出力ＲＡＭインタフェース１０に接続された出力ＲＡＭ１１と、誤り訂正用の符号化演算回路（＃１）３２と、入力ＲＡＭ９と符号化演算回路３２との間に挿入された入力ＲＡＭインタフェース１８と、符号化演算回路３２と出力ＲＡＭ１１との間に挿入された出力ＲＡＭインタフェース１９とを備えている。
【００６４】
図６の誤り訂正符号化装置２１は、前述（図１）の誤り訂正復号装置１とほぼ同様の構成要素を備えているが、入力インタフェース４に情報データ２３が入力される点と、複数の誤り訂正符号化回路２５、２６、２７が縦列接続された点と、各誤り訂正符号化回路２５、２６、２７が符号化演算回路（＃１）３２、符号化演算回路（＃２）３３、符号化演算回路（＃３）３４を備えている点と、出力インタフェース１５から符号化データ３７が出力される点とが異なる。
【００６５】
つまり、図６に示す誤り訂正符号化装置２１（誤り訂正符号化方法）は、前述の受信データ３を情報データ２３に置き換え、前述の復号演算回路１２、１３、１４を符号化演算回路３２、３３、３４に置き換え、前述の訂正後データ１７を符号化データ３７に置き換えれば、容易に実現することができる。
【００６６】
次に、図７のタイミングチャートを参照しながら、図６に示したこの発明の実施の形態３に係る誤り訂正符号化装置２１の動作について説明する。
図７に示す各回路動作、各データおよび各信号は、前述（図２）とほぼ同様であるが、情報データ２３、各誤り訂正符号化回路２５、２６、２７、各符号化演算回路３２、３３、３４および符号化データ３７に対応する部分が前述と異なる。
【００６７】
図７においては、デジタル伝送システムの伝送速度に対して、それよりも低速のスループット能力からなる誤り訂正符号化回路２５、２６、２７を縦列接続した場合に、所望のデジタル伝送システムの伝送速度を達成可能にするための動作を示している。
【００６８】
図７において、各誤り訂正符号化回路２５、２６、２７は、制御信号２の先頭信号パルスを受けて、各符号化演算回路３２、３３、３４が保持する個別情報に基づき、先頭信号パルス周期内に入力される符号語の何番目を復号するかを認識する。
【００６９】
ここで、制御信号２および情報データ２３の扱いについて、また、誤り訂正符号化回路２５内の入力ＲＡＭインタフェース８および入力ＲＡＭ９の動作については、前述の実施の形態１と同様なので、説明を省略する。
【００７０】
入力ＲＡＭ９に蓄えられた符号語Ｃ１は、入力ＲＡＭインタフェース１８を介して符号化演算回路３２に入力されて、符号化処理が行われる。このとき、符号化処理時間は、次の取り込む符号語Ｃ４が入力されるまでに完了できるように設定され、符号化結果は、一旦、出力ＲＡＭインタフェース１９を介して出力ＲＡＭ１１に蓄えられる。
【００７１】
なお、入力ＲＡＭインタフェース８と入力ＲＡＭインタフェース１８との入力順序は、前述のように、同一順序であっても、異なる順序であっても動作可能である。
したがって、各入力ＲＡＭインタフェース８、１８の入力順序を変動させることにより、バーストエラー耐性のためにインタリーブをかけることや、符号化演算回路３２での演算処理を簡易化することが可能となる。この入力順序は、前述の誤り訂正復号装置１の場合とは異なる順序であってもよい。
【００７２】
また、図６においては、入力ＲＡＭインタフェース８と入力ＲＡＭインタフェース１８とを個別の回路要素として示したが、実装上は、共通のＲＡＭインタフェース回路に２系統の入出力線を設けた構成であってもよい。
【００７３】
出力ＲＡＭインタフェース１０は、入力ＲＡＭインタフェース８からの入力信号と、出力ＲＡＭ１１からの入力信号とを受けて、符号化演算回路３２内の個別情報に基づき、入力ＲＡＭインタフェース８が取り込む符号語Ｃ１、Ｃ４、Ｃ７以外の符号語をスルーして次の段（２段目）の誤り訂正符号化回路２６に出力する。
【００７４】
すなわち、出力ＲＡＭインタフェース１０は、入力ＲＡＭインタフェース８で符号語Ｃ４を取り込んだところには、出力ＲＡＭ１１からの先に符号化した符号語Ｃ１の符号化結果に差し替えて、２段目の誤り訂正符号化回路２６に出力する。
【００７５】
なお、出力ＲＡＭインタフェース１９と出力ＲＡＭインタフェース１０との出力順序は、前述のように、同一順序であっても、異なる順序であっても動作可能である。
したがって、各出力ＲＡＭインタフェース１９、１０の出力順序を変動することで、バーストエラー耐性のためにインタリーブをかけることや、符号化演算回路３２での演算処理を簡易化することが可能となる。
【００７６】
また、誤り訂正符号化回路２５の構成としては、入力ＲＡＭインタフェース８と入力ＲＡＭインタフェース１８との入力順序変更に応じて、各入力信号の逆変換を行うことが好ましい。また、この出力順序は、前述の誤り訂正復号装置１のものとは異なる順序であっても構わない。
【００７７】
さらに、図６においては、出力ＲＡＭインタフェース１９と出力ＲＡＭインタフェース１０とを個別の回路要素として示したが、実装上は、共通のＲＡＭインタフェース回路に２系統の入出力線を設けた構成であってもよい。
２段目および３段目の誤り訂正符号化回路２６、２７での演算動作および演算対象符号語の取り扱いなどについては、前述の誤り訂正復号回路６、７と同様なので説明を省略する。
【００７８】
以上のように、この発明の実施の形態３（図６、図７）に係る誤り訂正符号化装置２１（誤り訂正符号化方法）は、入力データ線上に縦列接続された複数の誤り訂正符号化回路２５、２６、２７を備え、複数の誤り訂正符号化回路２５、２６、２７のそれぞれは、入力される共通の情報データ２３および制御信号２に対して１符号化系列を処理するために、個別の固有情報を有し、制御信号２および固有情報に基づき、情報データ２３から所定の入力データを取り込み、入力される符号系列から特定部分を選択取得して誤り訂正符号化処理を行う。
【００７９】
また、複数の誤り訂正符号化回路２５、２６、２７のそれぞれは、情報データ２３から所定の入力データを取り込むと同時に、入力信号に代わって誤り訂正符号化処理後の符号化データを、次段の誤り訂正符号化回路に対する情報データとして出力する。
【００８０】
すなわち、入力データ線に対して縦列接続された各誤り訂正符号化回路２５、２６、２７は、順次に入力される複数の符号系列に対応する固定周期の先頭信号に対して、それぞれ複数の符号系列から先頭信号より相異なる符号系列を取り込み、取り込んだ符号系列に代わって、誤り訂正符号化処理済み後の符号系列に置き換え、それ以外の符号系列はそのままして、次段の誤り訂正符号化回路に対して符号系列を渡すように構成されている。
【００８１】
このように、低速の誤り訂正符号化回路２５、２６、２７を用いて、各誤り訂正符号化回路２５、２６、２７に個別情報を与えておき、複数の符号語系列から符号語を選択入力して符号化処理し、入力した符号語系列に代わって、前段の符号化結果を出力することにより、低速の誤り訂正符号化回路２５、２６、２７を用いても、高速デジタル伝送システムの誤り訂正符号化処理に対応することができる。
また、接続信号数を少なくすることができるので、ＦＰＧＡでの回路分割を容易に実現することができる。
【００８２】
実施の形態４．
なお、上記実施の形態３（図６）では、入力ＲＡＭインタフェース８と出力ＲＡＭインタフェース１０とを同一のデータ線上に設けたが、図８のように、それぞれ個別に独立のデータ線上に設けてもよい。
【００８３】
図８はこの発明の実施の形態４に係る誤り訂正符号化装置２１Ａの構成例を示すブロック図であり、前述（図６参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ａ」を付して詳述を省略する。
図８においては、入力ＲＡＭインタフェース８と出力ＲＡＭインタフェース１０とが縦列接続されておらず、それぞれ独立のデータ線に設けられている点のみが前述（図６）と異なる。
【００８４】
次に、図９のタイミングチャートを参照しながら、図８に示したこの発明の実施の形態４に係る誤り訂正符号化装置２１Ａの動作について説明する。
図９に示す各回路動作、各データおよび各信号は、前述（図７）と同様である。
【００８５】
図９においては、デジタル伝送システムの伝送速度に対して、前述の実施の形態３（図６）の場合よりもさらに低速のスループット能力の誤り訂正符号化回路２５Ａ、２６Ａ、２７Ａを縦列接続した場合に、所望のデジタル伝送システムの伝送速度を達成可能にするための動作を示している。
【００８６】
図９において、まず、誤り訂正符号化回路２５Ａは、前述の実施の形態３と同様に、入力ＲＡＭインタフェース８から符号語Ｃ１を入力ＲＡＭ９に書き込み、入力ＲＡＭインタフェース１８から符号化演算回路３２に符号語Ｃ１を入力して符号化処理を行い、出力ＲＡＭインタフェース１９から出力ＲＡＭ１１に誤り訂正符号化結果（符号化データ）を書き込む。
【００８７】
このとき、前述（図６、図７）の構成では、次の符号語Ｃ４を取り込む前に、出力ＲＡＭ１１に誤り訂正符号化結果を書き込み完了する必要があったが、図４の構成によれば、符号語Ｃ４について符号化演算回路３２で誤り訂正符号化処理を始める前までに、出力ＲＡＭ１１に誤り訂正符号化結果（符号化データ）の書き込みを完了すればよい。
【００８８】
次に、ＲＡＭ出力インタフェース１０は、出力ＲＡＭ１１に書き込まれている誤り訂正符号化結果（符号化データ）を、次の段（２段目）の誤り訂正符号化回路２６Ａに出力する。
このとき、誤り訂正符号化結果（符号化データ）の出力開始タイミングは任意であり、制御信号２と同期する必要はないが、他の誤り訂正符号化回路２６Ａ、２７Ａからの出力データも、同一データ線上に出力できるように、バースト出力する。
【００８９】
なお、１段目の（前段に誤り訂正符号化回路が存在しない）誤り訂正符号化回路２５Ａ内のＲＡＭ出力インタフェース１０に対しては、図８、図９に示すように、固定値（たとえば、「０」など）を入力しておき、所定のタイミングで誤り訂正符号化結果に置き換える、という構成が考えられる。
【００９０】
３段目（縦列接続の最後）の誤り訂正符号化回路２７Ａの出力信号は、前述と同様に、出力インタフェース１５を介して、誤り訂正符号化結果後の符号化データ３７として誤り訂正符号化装置２１Ａから出力される。
なお、各固有情報の設定方法や、制御信号２の入力方式については、前述と同様に、他の制御方法でも動作可能である。
【００９１】
以上のように、この発明の実施の形態４（図８、図９）に係る誤り訂正符号化装置２１Ａ（誤り訂正符号化方法）によれば、複数の誤り訂正符号化回路２５Ａ、２６Ａ、２７Ａのそれぞれは、誤り訂正符号化処理後の符号化データを、情報データ２３の入力データ線とは異なる信号線に出力するので、前述の実施の形態３の場合よりもさらに低速の誤り訂正符号化回路２５Ａ、２６Ａ、２７Ａを用いても、高速デジタル伝送システムの誤り訂正符号化処理に対応することができる。
【００９２】
また、図８の構成によれば、符号化前の入力信号と符号化結果の出力信号とが分離されているので、誤り訂正符号化装置２１Ａに入力される前に、情報データ２２の情報伝送速度を、符号化結果の伝送速度へ事前に速度変換しておく必要がない。
したがって、出力ＲＡＭ１１を利用して、符号化結果の出力信号において、符号化データ３７に含まれるパリティ部分に応じて、情報データ２２の情報伝送速度を、符号化結果の伝送速度に速度変換したうえで出力することも可能である。
【符号の説明】
【００９３】
１、１Ａ  誤り訂正復号装置、２  制御信号、３  受信データ、４  入力インタフェース、５、６、７  誤り訂正復号回路、８、１８  入力ＲＡＭインタフェース、９  入力ＲＡＭ、１０、１９  出力ＲＡＭインタフェース、１１  出力ＲＡＭ、１２、１３、１４、１２Ａ、１３Ａ、１４Ａ  復号演算回路、１５  出力インタフェース、１６  制御出力信号、１７  訂正後データ、２１、２１Ａ  誤り訂正符号化装置、２３  情報データ、２５、２６、２７、２５Ａ、２６Ａ、２７Ａ  誤り訂正符号化回路、３２、３３、３４  符号化演算回路、３７  符号化データ、５０  受信データフレーム構成、５１、５２、５３  情報系列領域、５４、５５、５６  パリティ系列領域、５７、５８、５９  モニタ情報置き換え領域、６０  訂正後データフレーム構成。
【図１】
0005484211.tif 000002
【図２】
0005484211.tif 000003
【図３】
0005484211.tif 000004
【図４】
0005484211.tif 000005
【図５】
0005484211.tif 000006
【図６】
0005484211.tif 000007
【図７】
0005484211.tif 000008
【図８】
0005484211.tif 000009
【図９】
0005484211.tif 000010