(57)【特許請求の範囲】
【請求項１】
列状に配列された複数の発光素子と、
前記複数の発光素子を点灯／非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線と、を含む点灯信号配線と、を備え、
前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする発光装置。
【請求項２】
前記ブロックに属する発光素子の数が偶数であることを特徴とする請求項１に記載の発光装置。
【請求項３】
前記ブロックに属する発光素子を接続する前記ブロック配線は、当該ブロックに属する両端の発光素子の間を接続する当該ブロック配線の中点に前記メイン配線との接続点が設けられていることを特徴とする請求項１または２に記載の発光装置。
【請求項４】
前記点灯信号配線の前記ブロック配線と前記メイン配線とが、異なる配線層からなる多層配線構造にて構成されていることを特徴とする請求項１ないし３のいずれか１項に記載の発光装置。
【請求項５】
前記ブロックの少なくとも１つは、当該ブロックを構成する複数の発光素子が複数のサブブロックに分割され、前記複数のサブブロックを構成するそれぞれのサブブロックは、前記サブブロックに属する発光素子を接続し、発光のための電力を供給するサブブロック配線を備え、当該複数のサブブロックのそれぞれのサブブロック配線はツリー構造に順次集線されて、前記メイン配線に接続されることを特徴とする請求項１ないし４のいずれか１項に記載の発光装置。
【請求項６】
前記サブブロックに属する発光素子の数が偶数であることを特徴とする請求項５に記載の発光装置。
【請求項７】
前記サブブロックに属する発光素子を接続する前記サブブロック配線は、当該サブブロックに属する両端の発光素子の間を接続する当該サブブロック配線の中点に接続点が設けられ、前記接続点からツリー構造に集線されることを特徴とする請求項５または６に記載の発光装置。
【請求項８】
前記サブブロックにおける前記サブブロック配線と、当該サブブロック配線をツリー構造に集線する配線と、前記メイン配線とが、多層配線構造にて構成されていることを特徴とする請求項５ないし７のいずれか１項に記載の発光装置。
【請求項９】
前記点灯信号配線は、前記サブブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該サブブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする請求項５ないし８のいずれか１項に記載の発光装置。
【請求項１０】
列状に配列された複数の発光素子と、前記複数の発光素子を点灯／非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線とを含む点灯信号配線と、を備える発光装置と、
前記ブロックに属する発光素子に発光のための電力を供給する点灯信号を送出する点灯信号供給手段と
を備え、像保持体を露光する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、を有し、
前記発光装置における前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とするプリントヘッド。
【請求項１１】
前記露光手段の前記点灯信号供給手段は、電流駆動により前記点灯信号を供給することを特徴とする請求項１０に記載のプリントヘッド。
【請求項１２】
像保持体を帯電する帯電手段と、
列状に配列された複数の発光素子と、前記複数の発光素子を点灯／非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線とを含む点灯信号配線と、を備える発光装置と、当該ブロックに属する発光素子に発光のための電力を供給する点灯信号を送出する点灯信号供給手段とを有し、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、を含み、
前記発光装置における前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光装置、プリントヘッドおよび画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Light Emitting Diode)を主走査方向に多数、配列してなる、ＬＥＤプリントヘッド(ＬＰＨ：LED Print Head)を用いた記録装置が採用されている。
【０００３】
特許文献１には、シフト部サイリスタに、接続すべき対応する発光部サイリスタを設けないことにより、複数点灯可能で、途中でデータの書込を中断できる構造の自己走査型発光素子アレイチップが記載されている。
特許文献２には、有機ＥＬ素子を複数のブロックに区分し、各有機ＥＬ素子のカソード電極と第２の電源線とを接続する共通リード部（共通接続線）に、レーザ照射などによるトリミングを行い切り欠き部を形成し、最も輝度が小さい（暗い）ブロックの有機ＥＬ素子のカソードに接続される共通リード部に合わせて、他のブロックの有機ＥＬ素子のカソードに接続される共通リード部の抵抗値を調整するラインヘッドが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１８１７４１号公報
【特許文献２】特開２００５−２２４９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、自己走査型発光素子アレイ（ＳＬＥＤ：Self-scanning Light Emitting Device）を用いたＬＰＨを用いる記録装置において、複数の発光素子を同時に点灯させると、同時に点灯させる複数の発光素子間で光量がばらついてしまっていた。
【０００６】
本発明は、同時に点灯させる複数の発光素子の間の光量のばらつきを抑制できる発光装置、並びにこれを用いたプリントヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、列状に配列された複数の発光素子と、前記複数の発光素子を点灯／非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線と、を含む点灯信号配線と、を備え、前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする発光装置である。
請求項２に記載の発明は、前記ブロックに属する発光素子の数が偶数であることを特徴とする請求項１に記載の発光装置である。
請求項３に記載の発明は、前記ブロックに属する発光素子を接続する前記ブロック配線は、当該ブロックに属する両端の発光素子の間を接続する当該ブロック配線の中点に前記メイン配線との接続点が設けられていることを特徴とする請求項１または２に記載の発光装置である。
請求項４に記載の発明は、前記点灯信号配線の前記ブロック配線と前記メイン配線とが、異なる配線層からなる多層配線構造にて構成されていることを特徴とする請求項１ないし３のいずれか１項に記載の発光装置である。
【０００８】
請求項５に記載の発明は、前記ブロックの少なくとも１つは、当該ブロックを構成する複数の発光素子が複数のサブブロックに分割され、前記複数のサブブロックを構成するそれぞれのサブブロックは、前記サブブロックに属する発光素子を接続し、発光のための電力を供給するサブブロック配線を備え、当該複数のサブブロックのそれぞれのサブブロック配線はツリー構造に順次集線されて、前記メイン配線に接続されることを特徴とする請求項１ないし４のいずれか１項に記載の発光装置である。
請求項６に記載の発明は、前記サブブロックに属する発光素子の数が偶数であることを特徴とする請求項５に記載の発光装置である。
請求項７に記載の発明は、前記サブブロックに属する発光素子を接続する前記サブブロック配線は、当該サブブロックに属する両端の発光素子の間を接続する当該サブブロック配線の中点に接続点が設けられ、前記接続点からツリー構造に集線されることを特徴とする請求項５または６に記載の発光装置である。
請求項８に記載の発明は、前記サブブロックにおける前記サブブロック配線と、当該サブブロック配線をツリー構造に集線する配線と、前記メイン配線とが、多層配線構造にて構成されていることを特徴とする請求項５ないし７のいずれか１項に記載の発光装置である。
請求項９に記載の発明は、前記点灯信号配線は、前記サブブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該サブブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする請求項５ないし８のいずれか１項に記載の発光装置である。
【０００９】
請求項１０に記載の発明は、列状に配列された複数の発光素子と、前記複数の発光素子を点灯／非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線とを含む点灯信号配線と、を備える発光装置と、前記ブロックに属する発光素子に発光のための電力を供給する点灯信号を送出する点灯信号供給手段とを備え、像保持体を露光する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、を有し、前記発光装置における前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とするプリントヘッドである。
請求項１１に記載の発明は、前記露光手段の前記点灯信号供給手段は、電流駆動により前記点灯信号を供給することを特徴とする請求項１０に記載のプリントヘッドである。
請求項１２に記載の発明は、像保持体を帯電する帯電手段と、列状に配列された複数の発光素子と、前記複数の発光素子を点灯／非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線とを含む点灯信号配線と、を備える発光装置と、当該ブロックに属する発光素子に発光のための電力を供給する点灯信号を送出する点灯信号供給手段とを有し、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を含み、前記発光装置における前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第１の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第２の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする画像形成装置である。
【発明の効果】
【００１０】
請求項１の発明によれば、点灯信号配線に分岐を設けない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきを抑制できる。
請求項２の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項３の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項４の発明によれば、本構成を有しない場合に比べて、発光装置を小型化できる。
請求項５の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをさらに抑制できる。
請求項６の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項７の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項８の発明によれば、本構成を有しない場合に比べて、発光装置を小型化できる。
請求項９の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制した発光装置が構成できる。
請求項１０の発明によれば、点灯信号配線に分岐を設けない場合に比べて、ばらつきを抑制した露光ができる。
請求項１１の発明によれば、本構成を有しない場合に比べて、よりばらつきを抑制した露光ができる。
請求項１２の発明によれば、点灯信号配線に分岐を設けない場合に比べて、よりムラを抑制した画像形成ができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態が適用される画像形成装置の全体構成の一例を説明するための図である。
【図２】第１の実施の形態が適用されるプリントヘッドの構成を説明するための図である。
【図３】プリントヘッドにおける回路基板および発光部の上面図である。
【図４】回路基板に搭載される信号発生回路の構成および信号発生回路と発光チップとの配線構成を説明するための図である。
【図５】自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップの等価回路を説明するための図である。
【図６】発光チップの平面レイアウト図および断面図である。
【図７】発光チップの動作の概要を説明するための図である。
【図８】発光チップの動作を説明するためのタイミングチャートである。
【図９】第１の実施の形態における点灯信号線の平面レイアウト図および等価回路を説明する図である。
【図１０】第１の実施の形態を用いない場合における点灯信号線の平面レイアウトおよび等価回路を説明する図である。
【図１１】第１の実施の形態において、発光サイリスタに流れる電流を説明する図である。
【図１２】第１の実施の形態において、基板の寄生抵抗の影響を考慮した点灯信号線の等価回路を説明する図である。
【図１３】第１の実施の形態において、基板の寄生抵抗の影響を考慮した場合に発光サイリスタに流れる電流を説明する図である。
【図１４】第２の実施の形態における点灯信号線の平面レイアウトおよび等価回路を説明する図である。
【図１５】第２の実施の形態において、発光サイリスタに流れる電流を説明する図である。
【図１６】第３の実施の形態における点灯信号線の断面図である。
【発明を実施するための形態】
【００１２】
＜第１の実施の形態＞
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
（画像形成装置）
図１は本実施の形態が適用される画像形成装置１の全体構成の一例を説明するための図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。
【００１３】
画像形成プロセス部１０は、一定の間隔を置いて並列的に配置される複数のエンジンからなる画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で一様に帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。ここで、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、現像器１５に収納されたトナーを除いて、略同様に構成されている。そして、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール２３と、記録用紙にトナー像を定着させる定着器２４とを備えている。
【００１４】
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。同様に、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
【００１５】
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器２４まで搬送される。定着器２４に搬送された記録用紙上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置１から排出される。
【００１６】
（プリントヘッド）
図２は、本実施の形態が適用されるプリントヘッド１４の構成を説明するための図である。このプリントヘッド１４は、ハウジング６１、複数のＬＥＤ（本実施の形態では発光サイリスタ）を備えた発光部６３、発光部６３や発光部６３を駆動する信号発生回路１００（後述の図３参照）等を搭載した、露光手段の一例としての回路基板６２、発光部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
【００１７】
ハウジング６１は、例えば金属で形成され、回路基板６２およびロッドレンズアレイ６４を支持し、発光部６３の発光点とロッドレンズアレイ６４の焦点面とが一致するように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向）に沿って配置されている。
【００１８】
（回路基板および発光部）
図３は、プリントヘッド１４における回路基板６２および発光部６３の上面図である。
図３に示すように、発光部６３は、回路基板６２上に、６０個の発光装置の一例としての発光チップＣ１〜Ｃ６０を、主走査方向に二列に向かい合わせて千鳥状に配置して構成されている。なお、各発光チップＣ１〜Ｃ６０を区別しないときは、発光チップＣ（Ｃ１〜Ｃ６０）または発光チップＣと記載する。他の用語についても同様とする。
【００１９】
発光チップＣ（Ｃ１〜Ｃ６０）はすべて同一の構成を有している。そして、各発光チップＣ（Ｃ１〜Ｃ６０）は、後述するように、発光素子の一例としての発光サイリスタＬ１、Ｌ２、Ｌ３、…からなる発光サイリスタ列（発光素子列）を備えている。そして、発光サイリスタ列は発光チップＣの矩形の長辺に沿って配置されている。そして、発光サイリスタ列は長辺の一方に寄せて、発光サイリスタＬ１、Ｌ２、Ｌ３、…が等間隔になるように配置されている。
なお、発光サイリスタＬ１、Ｌ２、Ｌ３、…をそれぞれ区別しないときは発光サイリスタＬと呼ぶ。他の用語についても同様とする。
【００２０】
回路基板６２上には、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と、偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とが、向かい合わせに配置されている。破線で示す発光チップＣつなぎ目においても、発光サイリスタＬが主走査方向に対して等間隔に配置されるように、発光チップＣ１〜Ｃ６０が配置されている。
さらに、前述したように、回路基板６２は発光部６３を駆動する信号発生回路１００を備えている。
【００２１】
図４は、回路基板６２（図２参照）に搭載される信号発生回路１００の構成および信号発生回路１００と発光チップＣ（Ｃ１〜Ｃ６０）との配線構成を説明するための図である。なお、図４では、配線構成を説明するので、発光チップＣ１〜Ｃ６０を千鳥状に表わすのを省略している。
信号発生回路１００には、図示しないが、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。そして、信号発生回路１００は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや発光強度の補正等を行う。
【００２２】
信号発生回路１００は、各発光チップＣ（Ｃ１〜Ｃ６０）に対して、発光サイリスタＬに発光のための電力を供給するための点灯信号φＩ（φＩ１〜φＩ３０）を送信する点灯信号供給手段の一例としての点灯信号発生部１１０を備えている。
信号発生回路１００は、各種の制御信号に基づき、各発光チップＣ１〜Ｃ６０に対して、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備えている。また、画像データに基づいて点灯させる発光サイリスタＬを指定する記憶信号φｍ（φｍ１〜φｍ６０）を送信する記憶信号発生部１３０を備えている。
【００２３】
回路基板６２には、各発光チップＣ（Ｃ１〜Ｃ６０）のＶｓｕｂ端子（後述の図５参照）に接続され、基準電位Ｖｓｕｂ（例えば０Ｖ）を与える電源ライン１０４が設けられている。さらに、各発光チップＣ（Ｃ１〜Ｃ６０）のＶｇａ端子（後述の図５参照）に接続され、電力供給のための電源電位Ｖｇａ（例えば−３．３Ｖ）を与える電源ライン１０５が設けられている。
また、回路基板６２には、信号発生回路１００の転送信号発生部１２０から発光部６３に、第１転送信号φ１、第２転送信号φ２を、それぞれ送信する第１転送信号ライン１０６、第２転送信号ライン１０７が設けられている。第１転送信号ライン１０６、第２転送信号ライン１０７は、それぞれが各発光チップＣ（Ｃ１〜Ｃ６０）のφ１端子、φ２端子（後述の図５参照）に並列接続されている。
【００２４】
さらに、回路基板６２には、信号発生回路１００の記憶信号発生部１３０から各発光チップＣ（Ｃ１〜Ｃ６０）に記憶信号φｍ（φｍ１〜φｍ６０）を送信する６０本の記憶信号ライン１０８（１０８＿１〜１０８＿６０）が設けられている。記憶信号ライン１０８＿１〜１０８＿６０はそれぞれが発光チップＣ１〜Ｃ６０のφｍ端子（後述の図５参照）に接続されている。つまり、記憶信号φｍ（φｍ１〜φｍ６０）は発光チップＣ（Ｃ１〜Ｃ６０）に個別に送信されている。
また、回路基板６２には、信号発生回路１００の点灯信号発生部１１０から各発光チップＣ（Ｃ１〜Ｃ６０）に点灯信号φＩ（φＩ１〜φＩ３０）を送信する３０本の点灯信号ライン１０９（１０９＿１〜１０９＿３０）も設けられている。各点灯信号ライン１０９（１０９＿１〜１０９＿３０）は、発光チップＣの２個を組として、発光チップに点灯のための電力を供給する給電点であるφＩ端子（後述の図５参照）に接続されている。例えば、点灯信号ライン１０９＿１は発光チップＣ１およびＣ２のそれぞれのφＩ端子に並列接続され、点灯信号φＩ１が共通に供給されている。同様に、点灯信号ライン１０９＿２は発光チップＣ３およびＣ４のそれぞれのφＩ端子に並列接続され、点灯信号φＩ２が共通に供給されている。以下同様である。よって、点灯信号φＩの数（３０）は、発光チップＣの数（６０）の半分である。
【００２５】
以上説明したように、本実施の形態では、第１転送信号φ１および第２転送信号φ２は、すべての発光チップＣ（Ｃ１〜Ｃ６０）に共通に送信される。記憶信号φｍ（φｍ１〜φｍ６０）は、発光チップＣ（Ｃ１〜Ｃ６０）に個別に送信される。点灯信号φＩ（φＩ１〜φＩ３０）は、２個の発光チップＣ（Ｃ１〜Ｃ６０）に共通に送信される。
このようにすることで、点灯信号ライン１０９（１０９＿１〜１０９＿３０）の数を、発光チップＣ（Ｃ１〜Ｃ６０）の数より少なくしている。
【００２６】
点灯信号ライン１０９は、発光サイリスタＬに点灯（発光）のための電流を供給するため、低抵抗であることが求められる。このため、点灯信号ライン１０９を幅広配線とすると、回路基板６２の幅が広がり、プリントヘッド１４の小型化の障害になる。一方、回路基板６２の幅を狭めるため、信号ラインを多層構成にすると、プリントヘッド１４の低コスト化の障害になる。
そこで、本実施の形態では、発光チップＣに個別に点灯信号ライン１０９を設ける場合に比べて、点灯信号ライン１０９の数を半数に減らしているので、プリントヘッド１４の小型化、低コスト化の点で好ましい。
【００２７】
（発光チップの等価回路）
図５は、自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップＣ（Ｃ１〜Ｃ６０）の等価回路を説明するための図である。発光チップＣ（Ｃ１〜Ｃ６０）は同一の構成を有しているので、発光チップＣ１を例として説明する。ここでは、発光チップＣ１（Ｃ）と表し、発光チップＣ１と他の発光チップＣ２〜Ｃ６０とが同じ構成を有することを示す。
【００２８】
発光チップＣ１（Ｃ）は、基板８０上に、列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…からなる転送サイリスタ列、同様に列状に配列された記憶サイリスタＭ１、Ｍ２、Ｍ３、…からなる記憶サイリスタ列、同様に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…からなる発光サイリスタ列を備えている。
なお、転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬは、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子である。
【００２９】
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにしてそれぞれの間を接続する結合ダイオードＤｃ１、Ｄｃ２、Ｄｃ３、…を備えている。さらに、接続ダイオードＤｍ１、Ｄｍ２、Ｄｍ３、…を備えている。
そして、電源線抵抗Ｒｔ１、Ｒｔ２、Ｒｔ３、…、電源線抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３、…、抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３、…を備えている。
さらに、発光チップＣ１（Ｃ）は、１個のスタートダイオードＤｓを備えている。そして、第１転送信号φ１と第２転送信号φ２とに過剰な電流が流れるのを防止するため、電流制限抵抗Ｒ１とＲ２とを備えている。
【００３０】
さて、本実施の形態では、発光サイリスタ列における発光サイリスタＬの数が１２８であると、転送サイリスタＴ、記憶サイリスタＭの数も１２８である。同様に、接続ダイオードＤｍ、電源線抵抗Ｒｔ、Ｒｍ、抵抗Ｒｎの数も１２８である。しかし、結合ダイオードＤｃの数は、転送サイリスタＴの数より１少ない１２７である。
これらの素子は、図５中において、左側から１、２、３、…のように番号順で配列されている。
図５では、転送サイリスタＴ１〜Ｔ８、記憶サイリスタＭ１〜Ｍ８、発光サイリスタＬ１〜Ｌ８を中心とする部分のみを示している。他の部分は、これらの部分の繰り返しである。
なお、転送サイリスタＴおよび記憶サイリスタＭについては、発光サイリスタＬと同数である必要はなく、発光サイリスタＬの数より多くてもよい。
【００３１】
では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬの各アノード端子は、発光チップＣ１の基板８０に接続されている（アノードコモン）。そして、これらのアノード端子は、基板８０に設けられたＶｓｕｂ端子（裏面共通電極）を介して電源ライン１０４（図４参照）に接続されている。この電源ライン１０４には、基準電位Ｖｓｕｂが供給される。
【００３２】
転送サイリスタＴのゲート端子Ｇｔは、転送サイリスタＴに対応して設けられた電源線抵抗Ｒｔをそれぞれ介して電源線７１に接続されている。そして、電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子は電源ライン１０５（図４参照）に接続されて、電源電位Ｖｇａが供給される。
転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のカソード端子は、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介して、第１転送信号φ１の入力端子であるφ１端子に接続されている。このφ１端子には、第１転送信号ライン１０６（図４参照）が接続され、第１転送信号φ１が供給される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のカソード端子は、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介して第２転送信号φ２の入力端子であるφ２端子に接続されている。このφ２端子には、第２転送信号ライン１０７（図４参照）が接続され、第２転送信号φ２が供給される。
【００３３】
記憶サイリスタＭのゲート端子Ｇｍは、電源線抵抗Ｒｍを介して電源線７１に接続されている。
記憶サイリスタＭのカソード端子は、抵抗Ｒｎを介して、記憶信号線７４に接続されている。そして、記憶信号線７４は、記憶信号φｍ（発光チップＣ１の場合はφｍ１）の入力端子であるφｍ端子に接続されている。このφｍ端子には、記憶信号ライン１０８（図４参照：発光チップＣ１の場合は記憶信号ライン１０８＿１）が接続され、記憶信号φｍ（図４参照：発光チップＣ１の場合は記憶信号φｍ１）が供給される。
【００３４】
発光サイリスタＬのカソード端子は、点灯信号線（点灯信号配線とも呼ぶ。）７５に接続され、点灯信号φＩ（発光チップＣ１の場合は点灯信号φＩ１）の入力端子であるφＩ端子に接続されている。このφＩ端子には、点灯信号ライン１０９（図４参照：発光チップＣ１の場合は点灯信号ライン１０９＿１）が接続され、点灯信号φＩ（図４参照：発光チップＣ１の場合は点灯信号φＩ１）が供給される。
【００３５】
そして、転送サイリスタＴのゲート端子Ｇｔは、同じ番号の記憶サイリスタＭのゲート端子Ｇｍに、１対１で、それぞれ接続ダイオードＤｍを介して接続されている。すなわち、接続ダイオードＤｍのアノード端子は、転送サイリスタＴのゲート端子Ｇｔに接続され、接続ダイオードＤｍのカソード端子は、記憶サイリスタＭのゲート端子Ｇｍに接続されている。
また、記憶サイリスタＭのゲート端子Ｇｍは、同じ番号の発光サイリスタＬのゲート端子Ｇｌに、１対１で接続されている。
【００３６】
転送サイリスタＴのゲート端子Ｇｔを番号順に２個ずつペアとしたゲート端子Ｇｔ間に、結合ダイオードＤｃがそれぞれ接続されている。すなわち、結合ダイオードＤｃはゲート端子Ｇｔの間に直列接続されている。そして、結合ダイオードＤｃ１の向きは、ゲート端子Ｇｔ１からゲート端子Ｇｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤｃ２、Ｄｃ３、Ｄｃ４、…についても同様である。
【００３７】
そして、転送サイリスタ列の一端側の転送サイリスタＴ１のゲート端子Ｇｔ１は、スタートダイオードＤｓのカソード端子と接続されている。一方、スタートダイオードＤｓのアノード端子は、第２転送信号線７３に接続されている。
【００３８】
（発光チップの平面レイアウトおよび断面）
図６（ａ）は、発光チップＣ１（Ｃ）の転送サイリスタＴ１〜Ｔ４、記憶サイリスタＭ１〜Ｍ４、発光サイリスタＬ１〜Ｌ４を中心とする部分の平面レイアウト図である。図６（ｂ）は、図６（ａ）に示したＶＩＢ−ＶＩＢ線での断面図である。すなわち、図６（ｂ）は、転送サイリスタＴ１、接続ダイオードＤｍ１、記憶サイリスタＭ１、発光サイリスタＬ１の断面を中心に表している。なお、図６（ａ）および（ｂ）の図中には、素子や端子の一部を前述した名称により表示している。なお、以下において、端子等に符号を付さないで説明している部分がある。
【００３９】
図６（ｂ）に示すように、発光チップＣ１（Ｃ）は、例えば、ＧａＡｓまたはＧａＡｌＡｓなどの化合物半導体により構成され、ｐ型の半導体の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層されて構成されている。
そして、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を連続してエッチングすることで、複数のアイランド（第１アイランド１４１〜第７アイランド１４７等）が形成されている。
なお、図６（ａ）および（ｂ）では、アイランド上に形成される絶縁層および絶縁層に設けられる開口を省略している。さらに、図６（ａ）では、絶縁層上に設けられ、素子の端子間を接続する配線（アルミニウム（Ａｌ）またはアルミニウム合金（Ａｌ合金）等で形成される配線）を実線にて示している。さらに、図６（ｂ）では、この配線の記載も省略している。
【００４０】
図６（ａ）に示すように、第１アイランド１４１には、発光サイリスタＬ１と記憶サイリスタＭ１とが形成されている。第２アイランド１４２には、抵抗Ｒｎ１が形成されている。第３アイランド１４３には、電源線抵抗Ｒｔ１およびＲｍ１が形成されている。第４アイランド１４４には、結合ダイオードＤｃ１、接続ダイオードＤｍ１および転送サイリスタＴ１が形成されている。そして、基板８０上には、第１アイランド１４１〜第４アイランド１４４と同様なアイランドが、並列して形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、記憶サイリスタＭ２、Ｍ３、Ｍ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…等が形成されている。これらについては、説明を省略する。
さて、第５アイランド１４５には、スタートダイオードＤｓが形成され、第６アイランド１４６には、電流制限抵抗Ｒ１が、第７アイランド１４７には、電流制限抵抗Ｒ２が形成されている。
そして、基板８０の裏面にはＶｓｕｂ端子となる裏面共通電極が形成されている。
【００４１】
図６（ｂ）に示すように、第１アイランド１４１に形成された発光サイリスタＬ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１１に形成されたｎ型のオーミック電極１２１をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型のオーミック電極１３１をゲート端子Ｇｌ１とする。そして、発光サイリスタＬ１はオン状態になると、ｎ型のオーミック電極１２１が形成された部分を除くｎ型の第４半導体層８４の領域１１１の表面から光を放出する。
さらに、第１アイランド１４１に形成された記憶サイリスタＭ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１２に形成されたｎ型のオーミック電極１２２をカソード端子、ｐ型のオーミック電極１３１をゲート端子Ｇｍ１とする。なお、ｐ型のオーミック電極１３１は、発光サイリスタＬ１のゲート端子Ｇｌ１と共通である。
【００４２】
図６（ｂ）に示していないが、第２アイランド１４２に形成された抵抗Ｒｎ１は、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成された２つのｐ型のオーミック電極（番号を付していない。）間に形成され、ｐ型の第３半導体層８３を抵抗層としている。
第３アイランド１４３に形成された電源線抵抗Ｒｔ１、Ｒｍ１は、抵抗Ｒｎ１と同様に、ｐ型の第３半導体層８３上に形成された中央に位置するｐ型のオーミック電極を共通にして、それを挟む２つのｐ型のオーミック電極（１つはｐ型のオーミック電極１３２、その他は番号を付していない。）間に形成され、ｐ型の第３半導体層８３を抵抗層としている。
【００４３】
図６（ｂ）に示すように、第４アイランド１４４に形成された転送サイリスタＴ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１４に形成されたｎ型のオーミック電極１２４をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型のオーミック電極１３３をゲート端子Ｇｔ１としている。
同じく、第４アイランド１４４に形成された接続ダイオードＤｍ１は、ｎ型の第４半導体層８４の領域１１３上のｎ型のオーミック電極１２３をカソード端子とし、ｐ型の第３半導体層８３上のｐ型のオーミック電極１３３をアノード端子としている。
図６（ｂ）には図示していないが、結合ダイオードＤｃ１は接続ダイオードＤｍ１と同様に構成されている。
【００４４】
第５アイランド１４５に形成されたスタートダイオードＤｓは、ｎ型の第４半導体層８４上に設けられたｎ型のオーミック電極１２５をカソード端子とし、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３のｐ型のオーミック電極１３５をアノード端子としている。
第６アイランド１４６および第７アイランド１４７にそれぞれ形成された電流制限抵抗Ｒ１と電流制限抵抗Ｒ２とは、第２アイランド１４２に設けられた抵抗Ｒｎ１、第３アイランド１４３に設けられた電源線抵抗Ｒｔ１、Ｒｍ１と同様に構成され、ｐ型の第３半導体層８３を抵抗層としている。
【００４５】
図６（ａ）において、素子の接続関係を説明する。図６（ａ）では、前述したように、絶縁層上に設けられた素子の端子間を接続する配線は、実線にて示されている。
第１アイランド１４１に設けられた発光サイリスタＬ１のカソード端子であるｎ型のオーミック電極１２１は、点灯信号線７５に接続されている。点灯信号線７５はφＩ端子に接続されている。
第１アイランド１４１に設けられた記憶サイリスタＭ１のカソード端子であるｎ型のオーミック電極１２２は、第２アイランド１４２の抵抗Ｒｎ１の一方の端子に接続されている。抵抗Ｒｎ１の他方の端子は、記憶信号線７４に接続されている。記憶信号線７４はφｍ端子に接続されている。
発光サイリスタＬ１のゲート端子Ｇｌ１および記憶サイリスタＭ１のゲート端子Ｇｍ１であるｐ型のオーミック電極１３１は、第３アイランド１４３の電源線抵抗Ｒｍ１の一方の端子であるｐ型のオーミック電極１３２に接続されている。電源線抵抗Ｒｍ１の他方の端子は、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。
さらに、このｐ型のオーミック電極１３２は、第４アイランド１４４の接続ダイオードＤｍ１のカソード端子であるｎ型のオーミック電極１２３に接続されている。
【００４６】
第４アイランド１４４において、転送サイリスタＴ１のゲート端子Ｇｔ１、接続ダイオードＤｍ１のアノード端子および結合ダイオードＤｃ１のアノード端子を兼ねるｐ型のオーミック電極１３３は、第５アイランド１４５のスタートダイオードＤｓのカソード端子であるｎ型のオーミック電極１２５に接続されている。
そして、ｎ型のオーミック電極１２５は、第３アイランド１４３に設けられた電源線抵抗Ｒｔ１の一方の端子に接続されている。電源線抵抗Ｒｔ１の他方の端子は、電源線抵抗Ｒｍ１の他方の端子と共通で、電源線７１に接続されている。
結合ダイオードＤｃ１のカソード端子は、電源線抵抗Ｒｔ２の一方の端子に接続されるとともに、ゲート端子Ｇｔ２に接続されている。
【００４７】
第４アイランド１４４の転送サイリスタＴ１のカソード端子であるｎ型のオーミック電極１２４は第１転送信号線７２に接続されている。第１転送信号線７２は、第６アイランド１４６の電流制限抵抗Ｒ１を介してφ１端子に接続されている。同様に、転送サイリスタＴ２のカソード端子であるｎ型のオーミック電極（不図示）は、第２転送信号線７３に接続されている。第２転送信号線７３は、第７アイランド１４７の電流制限抵抗Ｒ２を介してφ２端子に接続されている。また、第５アイランド１４５のスタートダイオードＤｓのアノード端子であるｐ型のオーミック電極１３５も第２転送信号線７３に接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、記憶サイリスタＭ、ダイオード（Ｄｍ、Ｄｃ）、電源線抵抗（Ｒｍ、Ｒｔ）、抵抗（Ｒｎ）についても同様である。
【００４８】
図６（ａ）に接続関係を示す直線は、いずれもが互いに交差していない。よって、図６（ａ）に接続関係を示した直線は、多層配線を用いることなく、１層のＡｌまたはＡｌ合金を用いた配線層で実現しうる。
本実施の形態における点灯信号線７５の構成については、後述する。
このようにして、図５に示す自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップＣ（Ｃ１〜Ｃ６０）が構成される。
【００４９】
なお、図６（ａ）および（ｂ）に示した平面レイアウトおよび断面図は一例であって、他の平面レイアウトおよび断面図としてもよい。
また、本実施の形態では、ｐ型の半導体である基板８０とｐ型の第１半導体層８１とを別に設けたが、ｐ型の半導体である基板８０がｐ型の第１半導体層８１を兼ねることで、第１半導体層８１を省略してもよい。
【００５０】
（発光部の動作）
次に、発光部６３の動作について説明する。
発光部６３を構成する発光チップＣ（Ｃ１〜Ｃ６０）は、一組の第１転送信号φ１、第２転送信号φ２により、発光サイリスタＬを点灯（発光）／消灯させる一連の操作（点灯制御）が並行して行われる。よって、発光部６３の動作は、発光チップＣ１の動作を説明すれば足りる。以下では、発光チップＣ１を例に取って、発光チップＣの動作を説明する。
【００５１】
（発光チップの点灯制御）
図７は、発光チップＣ１（Ｃ）の動作の概要を説明するための図である。
本実施の形態では、発光チップＣ１（Ｃ）において、予め定められた複数の発光点（発光サイリスタＬ）をブロックに分け、ブロックを単位として点灯制御する。
図７では、８個の発光サイリスタＬをブロックとして、点灯制御する場合を示している。すなわち、本実施の形態では、最大８個の発光サイリスタＬを同時に点灯（発光）させる。まず、発光チップＣ１（Ｃ）の左端からブロック＃Ａで示す８個の発光サイリスタＬ１〜Ｌ８を点灯制御する。次に、隣接するブロック＃Ｂの８個の発光サイリスタＬ９〜Ｌ１６を点灯制御する。以下同様に、発光チップＣに設けられた発光サイリスタＬの数が１２８であれば、発光サイリスタＬ１２８に至るまで、８個毎に発光サイリスタＬを点灯制御する。
すなわち、本実施の形態では、ブロック＃Ａ、＃Ｂ、…の順に、時系列的に点灯制御されるとともに、ブロック＃Ａ、＃Ｂ、…では、複数の発光点（発光サイリスタＬ）が同時に点灯制御されている。
以下では、ブロック＃Ａ、＃Ｂ、…をそれぞれ区別しないときは、ブロックと呼ぶ。
【００５２】
（駆動信号波形）
図８は、発光チップＣ１（Ｃ）の動作を説明するためのタイミングチャートである。なお、図８では、発光サイリスタＬのブロック＃Ａとブロック＃Ｂの一部とを点灯制御する部分のみを示している。
【００５３】
図８において、時刻ａから時刻ｘへとアルファベット順に時刻が経過するとする。図７に示すブロック＃Ａの発光サイリスタＬ１〜Ｌ８は、時刻ｃから時刻ｘの期間Ｔ（＃Ａ）において点灯制御される。ブロック＃Ｂの発光サイリスタＬ９〜Ｌ１６は、時刻ｘ以降の期間Ｔ（＃Ｂ）で点灯制御される。なお、図示しないが、期間Ｔ（＃Ｂ）に引き続き、ブロック＃Ｃ、＃Ｄ、…の発光サイリスタＬが点灯される期間Ｔ（＃Ｃ）、Ｔ（＃Ｄ）、…が引き続く。なお、期間Ｔ（＃Ａ）、期間Ｔ（＃Ｂ）、…を区別しないときは、期間Ｔと呼ぶ。
図８の期間Ｔ（＃Ａ）では、画像データ“１１１１１１１１”を印字するとして、ブロック＃Ａの８個の発光サイリスタＬ１〜Ｌ８をすべて点灯させるとした。期間Ｔ（＃Ｂ）でも、画像データ“１１１１１１１１”を印字するとして、ブロック＃Ｂの８個の発光サイリスタＬ９〜Ｌ１６のすべてを点灯させるとした。なお、図８では、発光サイリスタＬ１３までを示している。
【００５４】
期間Ｔ（＃Ａ）、期間Ｔ（＃Ｂ）、…における駆動信号波形は、画像データによって変化する記憶信号φｍ１（φｍ）を除いて、同様な波形の繰り返しである。したがって、以下では、時刻ｃから時刻ｘまでの期間Ｔ（＃Ａ）のみを説明する。なお、時刻ａから時刻ｃまでの期間は、発光チップＣ１（Ｃ）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
【００５５】
第１転送信号φ１は、期間Ｔ（＃Ａ）の開始時刻ｃでローレベル（以下、「Ｌ」と記す。）の電位であって、時刻ｅで「Ｌ」からハイレベル（以下、「Ｈ」と記す。）の電位に移行し、時刻ｇで「Ｈ」から「Ｌ」に移行する。そして、時刻ｉまで「Ｌ」を維持する。そして、時刻ｃから時刻ｉまでを周期とする期間ｔ１における波形を、時刻ｉから時刻ｖまでにおいて、３回繰り返す。その後、期間Ｔ（＃Ａ）の終了時刻ｘまで「Ｌ」を維持する。
一方、第２転送信号φ２は、期間Ｔ（＃Ａ）の開始時刻ｃで「Ｈ」であって、時刻ｄで「Ｈ」から「Ｌ」に移行し、時刻ｈで「Ｌ」から「Ｈ」に移行する。さらに、時刻ｊで「Ｈ」から「Ｌ」に移行し、時刻ｉまで「Ｈ」を維持する。そして、時刻ｃから時刻ｉまでを周期とする期間ｔ１における波形を、時刻ｉから時刻ｖまでにおいて、３回繰り返す。その後、期間Ｔ（＃Ａ）の終了時刻ｘまで「Ｈ」を維持する。
ここで、第１転送信号φ１と第２転送信号φ２とを比較すると、時刻ｃから時刻ｖの期間においては、共に「Ｌ」となる期間（例えば時刻ｄから時刻ｅ、時刻ｇから時刻ｈ）を挟んで、交互に「Ｈ」と「Ｌ」とを繰り返している。そして、第１転送信号φ１と第２転送信号φ２とは、同時に「Ｈ」となる期間を有さない。
【００５６】
記憶信号φｍ１（φｍ）は、時刻ｃにおいて「Ｈ」から「Ｌ」に移行し、時刻ｄで「Ｌ」から記憶レベル（以下、「Ｓ」と記す。）の電位に移行する。なお、詳細は後述するが、記憶レベル「Ｓ」は、「Ｈ」と「Ｌ」の間の電位で、ターンオンした記憶サイリスタＭのオン状態を維持できる電位をいう。
そして、時刻ｆで「Ｓ」から「Ｌ」に、時刻ｇで「Ｌ」から「Ｓ」に移行する。さらに、時刻ｉで「Ｓ」から「Ｌ」に移行する。
記憶信号φｍ１（φｍ）は、時刻ｃから時刻ｆの期間ｔ２を周期とした波形となっている。期間ｔ１は２つの期間ｔ２からなっている。
そして、時刻ｉから時刻ｓまで、時刻ｆから時刻ｉまでの波形を５回繰り返している。なお、時刻ｉから時刻ｓまでは、時刻ｆから時刻ｉまでと同じ波形の５回の繰り返しである。しかし、最後の時刻ｓから時刻ｖまでの波形は異なっていて、時刻ｓで「Ｓ」から「Ｌ」に移行するが、時刻ｕで「Ｌ」から「Ｈ」に移行する。その後、時刻ｖまで「Ｈ」を維持する。さらに、期間Ｔ（＃Ａ）の終了時刻ｘまで「Ｈ」を維持する。
なお、記憶信号φｍ１（φｍ）の波形は、後述するように、画像データ“１１１１１１１１”に対応している。
【００５７】
ここで、記憶信号φｍ１（φｍ）と、第１転送信号φ１および第２転送信号φ２との関係を見ると、記憶信号φｍ１（φｍ）は、第１転送信号φ１または第２転送信号φ２のいずれかのみが「Ｌ」である期間において「Ｌ」である。例えば、第１転送信号φ１が「Ｌ」である時刻ｃから時刻ｄ、第２転送信号φ２が「Ｌ」である時刻ｆから時刻ｇにおいて、記憶信号φｍ１（φｍ）は「Ｌ」である。
【００５８】
点灯信号φＩ１（φＩ）は、発光サイリスタＬに発光（点灯）のための電力を供給する信号である。点灯信号φＩ１（φＩ）は、時刻ｃで「Ｈ」であって、時刻ｔにおいて点灯レベル（以下、「Ｌｅ」と記す。）の電位に移行する。時刻ｗにおいて「Ｌｅ」から「Ｈ」に移行する。そして、期間Ｔ（＃Ａ）の終了時刻ｘで「Ｈ」を維持する。
ここで、点灯レベル「Ｌｅ」は、後述するが、高いしきい電圧に設定された発光サイリスタＬをターンオンさせて点灯（発光）させることができる電位をいい、「Ｈ」と「Ｌ」の間の電位である。
以上、期間Ｔ（＃Ａ）における駆動信号波形を説明したが、期間Ｔ（＃Ｂ）、…における信号波形は、画像データによって変化する記憶信号φｍ１（φｍ）を除いて、同じ波形の繰り返しである。よって、説明を省略する。
【００５９】
（サイリスタの基本動作）
発光チップＣ１（Ｃ）の動作を説明する前に、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）の基本動作を説明する。
以下では、例として、図５に示したように、基板８０に設定されたサイリスタのアノード端子（Ｖｓｕｂ端子）に供給される基準電位Ｖｓｕｂを０Ｖ（「Ｈ」）、Ｖｇａ端子に供給される電源電位Ｖｇａを−３．３Ｖ（「Ｌ」）とする。そして、サイリスタは、図６（ｂ）に示したように、ＧａＡｓ、ＧａＡｌＡｓ等の化合物半導体から構成され、ｐ型の半導体層、ｎ型の半導体層を積層して構成されているとし、ｐｎ接合の拡散電位（順方向電位）Ｖｄを１．５Ｖとする。
【００６０】
サイリスタは、カソード端子にしきい電圧より低い電位（負側に大きい電位）が印加されるとターンオンする。ターンオン（オン）すると、サイリスタは、アノード端子とカソード端子との間が電流の流れやすい状態（オン状態）になる。サイリスタのしきい電圧は、ゲート端子の電位から拡散電位Ｖｄを引いた値である。よって、サイリスタのゲート端子の電位が−１．５Ｖであると、しきい電圧は−３Ｖとなる。すなわち、−３Ｖより低い電位がカソード端子に印加されると、サイリスタがターンオンする。
そして、ターンオンすると、サイリスタのゲート端子は、サイリスタのアノード端子の電位（ここでは０Ｖ）になる。また、サイリスタのカソード端子は拡散電位Ｖｄ（ここでは−１．５Ｖ）となる。
【００６１】
サイリスタは、ターンオンすると、カソード端子の電位がオン状態を維持するために必要な電位より高い電位（負側に小さい電位）になるまで、オン状態を維持する。例えば、カソード端子が０Ｖ（「Ｈ」）になって、アノード端子と同電位になれば、サイリスタはターンオフ（オフ）する。ターンオフすると、サイリスタは、アノード端子とカソード端子との間が電流の流れにくい状態（オフ状態）になる。
逆に、サイリスタは、オン状態のカソード端子の電位が−１．５Ｖであるので、カソード端子に−１．５Ｖより低い電位が印加され、オン状態を維持しうる電流が供給されると、オン状態を維持し続ける。サイリスタは、ターンオンさせるための電位に比べ、オン状態を維持する電位が低い。
サイリスタは、ゲート端子の電位によって、オン状態をオフ状態に変えることができない。よって、サイリスタはオン状態を維持（保持、記憶）する機能を有しているといえる。
なお、発光サイリスタＬは、ターンオンすると点灯（発光）し、ターンオフすると消灯（非発光）する。発光サイリスタＬはオン状態における発光を利用する。
【００６２】
では、図５を参照しつつ、図８に示したタイミングチャートにしたがって、発光部６３および発光チップＣ１（Ｃ）の動作を説明する。
（初期状態）
図８に示したタイミングチャートの時刻ａにおいて、発光部６３の発光チップＣ（Ｃ１〜Ｃ６０）のそれぞれのＶｓｕｂ端子は基準電位Ｖｓｕｂ（０Ｖ）に設定され、それぞれのＶｇａ端子は電源電位Ｖｇａ（−３．３Ｖ）に設定される（図４参照）。
そして、転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に、記憶信号発生部１３０は記憶信号φｍ（φｍ１〜φｍ６０）を「Ｈ」に設定する（図４参照）。同様に、点灯信号発生部１１０は点灯信号φＩ（φＩ１〜φＩ３０）を「Ｈ」に設定する（図４参照）。
【００６３】
すると、第１転送信号ライン１０６が「Ｈ」になり、発光部６３の各発光チップＣのφ１端子を介して、各発光チップＣの第１転送信号線７２が「Ｈ」になる。同様に、第２転送信号ライン１０７が「Ｈ」になり、各発光チップＣのφ２端子を介して、各発光チップＣの第２転送信号線７３が「Ｈ」になる。記憶信号ライン１０８（１０８＿１〜１０８＿６０）が「Ｈ」になり、各発光チップＣのφｍ端子を介して、各発光チップＣの記憶信号線７４が「Ｈ」になる。さらに、点灯信号ライン１０９（１０９＿１〜１０９＿３０）が「Ｈ」になり、各発光チップＣのφＩ端子を介して、各発光チップＣの点灯信号線７５が「Ｈ」になる。
では、発光チップＣ１〜Ｃ６０は、並行して動作するので、発光チップＣ１を例として、発光チップＣ動作を説明する。
【００６４】
転送サイリスタＴ、記憶サイリスタＭおよび発光サイリスタＬのそれぞれのカソード端子が接続された第１転送信号線７２、第２転送信号線７３、記憶信号線７４、点灯信号線７５が「Ｈ」に設定されているので、転送サイリスタＴ、記憶サイリスタＭおよび発光サイリスタＬのそれぞれのアノード端子およびカソード端子はともに「Ｈ」である。よって、転送サイリスタＴ、記憶サイリスタＭおよび発光サイリスタＬはオフ状態にある。
【００６５】
さて、転送サイリスタＴのゲート端子Ｇｔは、電源線抵抗Ｒｔを介して電源電位Ｖｇａ（「Ｌ」：−３．３Ｖ）に設定されている。
同様に、記憶サイリスタＭのゲート端子Ｇｍ（発光サイリスタＬのゲート端子Ｇｌも同じ）は電源線抵抗Ｒｍを介して電源電位Ｖｇａ（「Ｌ」：−３．３Ｖ）に設定されている。
【００６６】
一方、図５中の転送サイリスタ列の一端側のゲート端子Ｇｔ１は、スタートダイオードＤｓのカソード端子に接続されている。そして、スタートダイオードＤｓのアノード端子は、「Ｈ」の第２転送信号線７３に接続されている。すると、スタートダイオードＤｓは、順方向電圧が印加（順バイアス）されている。よって、スタートダイオードＤｓのカソード端子が接続されたゲート端子Ｇｔ１は、スタートダイオードＤｓのアノード端子の「Ｈ」（０Ｖ）からスタートダイオードＤｓの拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。よって、転送サイリスタＴ１のしきい電圧は、ゲート端子Ｇｔ１の電位（−１．５Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖとなる。
【００６７】
なお、転送サイリスタＴ１に隣接する転送サイリスタＴ２のゲート端子Ｇｔ２は、ゲート端子Ｇｔ１に結合ダイオードＤｃ１を介して接続されているため、ゲート端子Ｇｔ１の電位（−１．５Ｖ）から結合ダイオードＤｃ１の拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖの電位になり、転送サイリスタＴ２のしきい電圧は−４．５Ｖになる。
そして、転送サイリスタＴ３のゲート端子Ｇｔ３は、この計算によると、−４．５Ｖになるが、電源電位Ｖｇａ（−３．３Ｖ）より低くなることはなく、−３．３Ｖである。すなわち、本実施の形態では、電源電位Ｖｇａ（−３．３Ｖ）より低い電位にならない。そして、電源電位Ｖｇａ（−３．３Ｖ）に設定されたゲート端子を有するサイリスタのしきい電圧は−４．８Ｖとなる。
【００６８】
同様に、記憶サイリスタＭ１のゲート端子Ｇｍ１（発光サイリスタＬ１のゲート端子Ｇｌ１も同じ。）は、ゲート端子Ｇｔ１に接続ダイオードＤｍ１を介して接続されているため、ゲート端子Ｇｔ１の電位（−１．５Ｖ）から接続ダイオードＤｍ１の拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになる。よって、記憶サイリスタＭ１（発光サイリスタＬ１も同じ。）のしきい電圧は−４．５Ｖになる。
このように、サイリスタのゲート端子の電位およびしきい電圧を求めることができる。しかし、本実施の形態では、電源電位Ｖｇａ（−３．３Ｖ）より低いしきい電圧のサイリスタは動作しないので、以下での説明を省略する。
【００６９】
（動作開始）
時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−３Ｖである転送サイリスタＴ１がターンオンする。転送サイリスタＴ３以降の番号の大きい奇数番目の転送サイリスタＴは、しきい電圧が−４．８Ｖであるので、ターンオンできない。一方、転送サイリスタＴ２は、しきい電圧が−４．５Ｖであるが、第１転送信号φ１が「Ｈ」（０Ｖ）であるので、ターンオンできない。
【００７０】
転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１の電位は、アノード端子の電位である「Ｈ」（０Ｖ）になる。そして、転送サイリスタＴ１のカソード端子（第１転送信号線７２）の電位は−１．５Ｖになる。
すると、結合ダイオードＤｃ１が順バイアスになり、ゲート端子Ｇｔ２の電位は、ゲート端子Ｇｔ１の電位（０Ｖ）から結合ダイオードＤｃ１の拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。これにより、転送サイリスタＴ２のしきい電圧が−３Ｖになる。
しかし、第２転送信号φ２は「Ｈ」であるので、転送サイリスタＴ２はターンオンしない。
【００７１】
一方、転送サイリスタＴ１がターンオンし、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）になると、接続ダイオードＤｍ１が順バイアスになる。すると、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１も同じ。）の電位は−１．５Ｖになって、記憶サイリスタＭ１（発光サイリスタＬ１も同じ。）のしきい電圧は−３Ｖになる。しかし、記憶信号φｍ１（φｍ）および点灯信号φＩ１（φＩ）は０Ｖ（「Ｈ」）であるので、記憶サイリスタＭ１および発光サイリスタＬ１はターンオンしない。
よって、時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどに状態の変化が生じた後をいう。）においては、転送サイリスタＴ１のみがオン状態にある。
【００７２】
（動作開始）
時刻ｃにおいて、記憶信号φｍ１（φｍ）が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−３Ｖである記憶サイリスタＭ１がターンオンする。
記憶サイリスタＭ１がターンオンすると、転送サイリスタＴ１の場合と同様に、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）の電位が「Ｈ」（０Ｖ）になる。すると、発光サイリスタＬ１のしきい電圧が−１．５Ｖになる。しかし、点灯信号φＩ１（φＩ）は「Ｈ」（０Ｖ）であるので、発光サイリスタＬ１もターンオンせず、点灯（発光）しない。
よって、時刻ｃの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態を維持している。
【００７３】
なお、記憶サイリスタＭ１のカソード端子の電位は、「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた値である−１．５Ｖになる。しかし、記憶サイリスタＭ１は抵抗Ｒｎ１を介して記憶信号線７４に接続されている。このため、記憶信号線７４の電位は、「Ｌ」（−３．３Ｖ）に維持されている。
【００７４】
時刻ｄにおいて、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」に、第２転送信号φ２を「Ｈ」から「Ｌ」に移行する。
記憶レベル「Ｓ」は、オン状態にある記憶サイリスタＭはオン状態を維持するが、オフ状態にある記憶サイリスタＭはターンオンできない電位である。
前述したように、時刻ｃにおいてターンオンさせる記憶サイリスタＭのしきい電圧は−３Ｖである。しかし、オン状態にある記憶サイリスタＭのカソード端子の電位は−１．５Ｖである。よって、「Ｓ」は、ターンオンさせるときのしきい電圧（−３Ｖ）より高く、オン状態のカソード端子の電位（−１．５Ｖ）より低い電位（−３Ｖ＜「Ｓ」≦−１．５Ｖ）に設定される。
よって、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」に移行しても、オン状態にある記憶サイリスタＭ１はオン状態を維持している。
【００７５】
一方、第２転送信号φ２を「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖになっている転送サイリスタＴ２がターンオンする。
転送サイリスタＴ２がターンオンすると、ゲート端子Ｇｔ２の電位が「Ｈ」（０Ｖ）になる。そして、ゲート端子Ｇｔ２に結合ダイオードＤｃ２を介してゲート端子Ｇｔ３が接続された転送サイリスタＴ３のしきい電圧が−３Ｖになる。同様に、ゲート端子Ｇｔ２に接続ダイオードＤｍ２を介してゲート端子Ｇｍ２（Ｇｌ２）が接続された記憶サイリスタＭ２および発光サイリスタＬ２のそれぞれのしきい電圧が−３Ｖになる。
このとき、転送サイリスタＴ１はオン状態を維持しているので、転送サイリスタＴ３のカソード端子が接続された第１転送信号線７２の電位は、−１．５Ｖになっている。このため、転送サイリスタＴ３はターンオンしない。
また、記憶信号φｍ１（φｍ）は「Ｓ」であるので、記憶サイリスタＭ２はターンオンしない。同様に、点灯信号φＩ１（φＩ）は「Ｈ」であるので、発光サイリスタＬ２はターンオンしない。
時刻ｄの直後においては、転送サイリスタＴ１、Ｔ２および記憶サイリスタＭ１がオン状態を維持している。
【００７６】
さて、時刻ｅにおいて、第１転送信号φ１を「Ｌ」から「Ｈ」に移行する。すると、転送サイリスタＴ１は、カソード端子とアノード端子との電位がともに「Ｈ」になるため、ターンオフする。
このとき、転送サイリスタＴ１のゲート端子Ｇｔ１は、電源線抵抗Ｒｔ１を介して電源線７１に接続されているので、電源電位Ｖｇａの−３．３Ｖになる。一方、ゲート端子Ｇｔ２は０Ｖになっている。よって、結合ダイオードＤｃ１は逆バイアス状態となるので、ゲート端子Ｇｔ２が「Ｈ」（０Ｖ）である影響は、ゲート端子Ｇｔ１には及ばない。
すなわち、電位が「Ｈ」（０Ｖ）になったゲート端子に逆バイアスのダイオードで接続されたゲート端子の電位は、「Ｈ」（０Ｖ）になったゲート端子からの影響を受けない。よって、以下では説明を省略する。
時刻ｅの直後においては、転送サイリスタＴ２および記憶サイリスタＭ１がオン状態を維持している。
【００７７】
次に、時刻ｆにおいて、記憶信号φｍ１（φｍ）を「Ｓ」から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−３Ｖの記憶サイリスタＭ２が新たにターンオンする（図８では＋Ｍ２  ｏｎと表記する。以下同様である。）。すなわち、既にオン状態にある記憶サイリスタＭ１に加え、記憶サイリスタＭ２がオン状態になる。すると、ゲート端子Ｇｍ２の電位が「Ｈ」（０Ｖ）になり、発光サイリスタＬ２のしきい電圧が−１．５Ｖになる。しかし、点灯信号φＩ１（φＩ）は「Ｈ」（０Ｖ）であるので、発光サイリスタＬ２もターンオンせず、点灯（発光）しない。
よって、時刻ｆの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１、Ｍ２がオン状態を維持している。
【００７８】
時刻ｇにおいて、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」に、第１転送信号φ１を「Ｈ」から「Ｌ」に移行する。
記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」にしても、オン状態にある記憶サイリスタＭ１、Ｍ２はオン状態を維持している。
一方、第１転送信号φ１を「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖとなっている転送サイリスタＴ３がターンオンする。そして、ゲート端子Ｇｔ３の電位が「Ｈ」（０Ｖ）になって、ゲート端子Ｇｔ３に結合ダイオードＤｃ３で接続された転送サイリスタＴ４のしきい電圧が−３Ｖになる。同様に、ゲート端子Ｇｔ３に接続ダイオードＤｍ３で接続された記憶サイリスタＭ３のしきい電圧が−３Ｖになる。
このとき、転送サイリスタＴ２はオン状態を維持している。よって、転送サイリスタＴ２のカソード端子が接続された第２転送信号線７３の電位は、−１．５Ｖに維持されているので、転送サイリスタＴ４はターンオンしない。
また、記憶信号φｍ１（φｍ）は「Ｓ」であるので、記憶サイリスタＭ３はターンオンしない。
時刻ｇの直後においては、転送サイリスタＴ２、Ｔ３および記憶サイリスタＭ１、Ｍ２がオン状態を維持している。
【００７９】
次に、時刻ｈにおいて、第２転送信号φ２を「Ｌ」から「Ｈ」にする。すると、時刻ｅと同様に、転送サイリスタＴ２がターンオフする。転送サイリスタＴ２のゲート端子Ｇｔ２は、電源線抵抗Ｒｔ２を介して、電源電位Ｖｇａの−３．３Ｖになる。
時刻ｈの直後においては、転送サイリスタＴ３および記憶サイリスタＭ１、Ｍ２がオン状態を維持している。
【００８０】
時刻ｉにおいて、記憶信号φｍ１（φｍ）を「Ｓ」から「Ｌ」（−３．３Ｖ）にすると、時刻ｆと同様に、しきい電圧が−３Ｖの記憶サイリスタＭ３がターンオンする。すると、ゲート端子Ｇｍ３（ゲート端子Ｇｌ３）の電位が「Ｈ」（０Ｖ）になるので、発光サイリスタＬ３のしきい電圧が−１．５Ｖになる。しかし、点灯信号φＩ１（φＩ）は「Ｈ」（０Ｖ）であるので、発光サイリスタＬ３もターンオンせず、点灯（発光）しない。
よって、時刻ｉの直後においては、転送サイリスタＴ３および記憶サイリスタＭ１、Ｍ２、Ｍ３がオン状態を維持している。
【００８１】
このように、時刻ｃから時刻ｓにおいて、期間Ｔ（＃Ａ）において供給される画像データ“１１１１１１１１”にしたがって、記憶サイリスタＭ１〜Ｍ８を順にオン状態にしていく。
その結果、時刻ｓの直後においては、転送サイリスタＴ８および記憶サイリスタＭ１〜Ｍ８がオン状態を維持している。そして、発光サイリスタＬ１〜Ｌ８のしきい電圧は−１．５Ｖになっている。
【００８２】
時刻ｔにおいて、点灯信号φＩ１（φＩ）を「Ｈ」から「Ｌｅ」に移行すると、しきい電圧が−１．５Ｖになっている発光サイリスタＬ１〜Ｌ８がターンオンし、点灯（発光）する。
点灯レベル「Ｌｅ」は、オン状態の記憶サイリスタＭに接続され、しきい電圧が高く（−１．５Ｖ）なった発光サイリスタＬのみがターンオンするように選択される。
ここで、記憶サイリスタＭがオン状態になくとも、転送サイリスタＴがオン状態にあると、ゲート端子Ｇｍ（Ｇｌ）の電位は−１．５Ｖになる。これにより、発光サイリスタＬのしきい電圧が−３Ｖになる。しかし、しきい電圧が−３Ｖの発光サイリスタＬは、「Ｌｅ」によってターンオンさせてはいけない。
よって、点灯レベル「Ｌｅ」は記憶サイリスタＭがオン状態にあるときの発光サイリスタＬのしきい電圧である−１．５Ｖより低く且つ−３Ｖより高く（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）設定される。
【００８３】
なお、発光サイリスタＬのカソード端子は、図５に示すように、抵抗Ｒｎのような抵抗を設けず点灯信号線７５に接続されている。点灯信号φＩ１が電流駆動されれば、抵抗を介さなくても、発光サイリスタＬ１〜Ｌ８をターンオンしうる。すなわち、本実施の形態では、複数（ここでは８個）の発光サイリスタＬを同時に点灯させている。
なお、本実施の形態において、「同時に点灯」とは、点灯信号φＩ１（φＩ）が「Ｈ」から「Ｌｅ」になることにより、しきい電圧が「Ｌｅ」より高い発光サイリスタＬが点灯することをいう。このとき、前述したように、発光サイリスタＬは複数であってもよい。
時刻ｔの直後においては、転送サイリスタＴ８、記憶サイリスタＭ１〜Ｍ８および発光サイリスタＬ１〜Ｌ８が点灯（オン）状態になっている。
【００８４】
次に、時刻ｕにおいて、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｈ」に移行する。すると、オン状態を維持していた記憶サイリスタＭ１〜Ｍ８がすべてターンオフする。これにより、記憶サイリスタＭから、点灯させようとする発光サイリスタＬの位置（番号）に関する情報（１〜８）が失われることになる。
しかし、時刻ｕの前の時刻ｔにおいて、発光サイリスタＬ１〜Ｌ８がターンオンしているので、点灯させようとする発光サイリスタＬの位置（番号）の情報（ここでは、１〜８）が失われても構わない。すなわち、記憶サイリスタＭは、点灯させようとする発光サイリスタＬの位置（番号）の情報を記憶する役割を有している。
【００８５】
同じ時刻ｕにおいて、第１転送信号φ１を「Ｈ」から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−３Ｖとなっている転送サイリスタＴ９がターンオンする。
よって、時刻ｕの直後においては、転送サイリスタＴ８、Ｔ９および発光サイリスタＬ１〜Ｌ８がオン（点灯）状態になっている。
【００８６】
時刻ｗにおいて、点灯信号φＩ１（φＩ）を「Ｌｅ」から「Ｈ」に移行すると、オン（点灯）状態の発光サイリスタＬ１〜Ｌ８がターンオフして、消灯する。
時刻ｗの直後においては、転送サイリスタＴ９がオン状態を維持している。
この後、時刻ｘから、ブロック＃Ｂの発光サイリスタＬ９〜Ｌ１６を点灯制御する期間Ｔ（＃Ｂ）が開始する。期間Ｔ（＃Ｂ）は、期間Ｔ（＃Ａ）の繰り返しとなるので、説明を省略する。
【００８７】
なお、上記の説明において、期間Ｔ（＃Ａ）の発光サイリスタＬ１〜Ｌ８をすべて点灯させるとした。しかし、特定の発光サイリスタＬを点灯させない場合には、時刻ｃなど記憶サイリスタＭをターンオンさせるタイミングにおいて、記憶信号φｍ１（φｍ）を「Ｓ」に維持し、記憶サイリスタＭをターンオンさせない（オフ状態を維持する）ようにすればよい。記憶サイリスタＭがオフ状態にあると、その記憶サイリスタＭに接続された発光サイリスタＬのしきい電圧は−３Ｖ以下となって、点灯信号φＩ１（φＩ）の「Ｌｅ」ではターンオンできないからである。
【００８８】
以上説明したように、本実施の形態では、期間Ｔ（＃Ａ）において、ブロック＃Ａの８個の発光サイリスタＬ１〜Ｌ８を同時に点灯させるため、記憶サイリスタＭ１〜Ｍ８をターンオンさせて発光サイリスタＬ１〜Ｌ８の位置（番号）に関する情報を記憶させている。そして、時刻ｔから時刻ｗにおいて、発光サイリスタＬ１〜Ｌ８を同時にターンオンさせて、点灯（発光）している。
【００８９】
なお、前述したように、発光チップＣ（Ｃ１〜Ｃ６０）は、第１転送信号φ１、第２転送信号φ２が共通に供給されて、並行して動作する。そして、発光チップＣ（Ｃ１〜Ｃ６０）は、画像データに基づいて、点灯させようとする発光サイリスタＬを指定する記憶信号φｍ（φｍ１〜φｍ６０）が個別に供給されている。そして、２個の発光チップＣ（Ｃ１〜Ｃ６０）を組にして、組毎に共通に点灯信号φＩ（φＩ１〜φＩ３０）が供給されている。点灯信号φＩは、ある１つの発光期間（例えば、図８における時刻ｔから時刻ｗまでの期間）において、組に属する２個の発光チップＣの点灯させる発光サイリスタＬの数に応じて電流駆動により電流を供給する。ある１つの発光期間において、点灯させる発光サイリスタＬの数は、画像データにて事前に分かっている。よって、点灯させる発光サイリスタＬの数に応じて、点灯信号φＩに流す電流を設定しうる。
本実施の形態では、発光チップＣ２個に対して、１つの点灯信号φＩとしているので、点灯信号ライン１０９（１０９＿１〜１０９＿３０）の数（３０）を発光チップＣ（Ｃ１〜Ｃ６０）の数（６０）より少なくできている。よって、回路基板６２の幅が広くなるのを抑制しうる。
また、本実施の形態では、同時に複数の発光素子を点灯させるので、単位時間当たりの露光量を一定とすれば、複数の発光チップＣをシリアルに接続し、あたかも一つの発光チップＣとし、これらの複数の発光チップＣに対して記憶信号φｍおよび点灯信号φＩを共通化してもよい。これによっても、点灯信号ライン１０９の数を少なくしうる。
【００９０】
（点灯信号線）
以下では、点灯信号線７５について詳細に説明する。
図９（ａ）は、本実施の形態における点灯信号線７５の平面レイアウト図である。図９（ｂ）は図９（ａ）に示す点灯信号線７５の等価回路を説明する図である。
図９（ａ）では、発光チップＣ１（Ｃ）の発光サイリスタＬ１〜Ｌ１３および点灯信号線７５の部分を示している。図６（ａ）では、点灯信号線７５を直線で示したが、図９（ａ）では幅を有したパターンとして示している。
なお、図９（ａ）においても、図６（ａ）および（ｂ）と同様に、点灯信号線７５は、発光サイリスタＬと記憶サイリスタＭとの間に設けられているとし、記憶サイリスタＭの記載を省略している。
図９（ａ）および（ｂ）において、図６（ａ）および（ｂ）に示したと同様のものには同じ符号を付してその詳細な説明を省略する。
【００９１】
本実施の形態では、点灯信号線７５は、メイン配線７５０およびブロック配線７５Ａ、７５Ｂ、…を備えている。
そして、ブロック＃Ａ、＃Ｂ、…のそれぞれに属する発光サイリスタＬのカソード端子は、ブロック配線７５Ａ、７５Ｂ、…で接続されている。それぞれのブロック配線７５Ａ、７５Ｂ、…は、それぞれの中点（重心）に設けられた接続点Ｓにて、メイン配線７５０と接続されている。
例えば、図９（ａ）に示すように、ブロック＃Ａに属する発光サイリスタＬ１〜Ｌ８のカソード端子がブロック配線７５Ａで接続され、同様に、ブロック＃Ｂに属する発光サイリスタＬ９〜Ｌ１６のカソード端子がブロック配線７５Ｂで接続されている。他のブロック＃Ｃ、＃Ｄ、…についても同様である。そして、ブロック配線７５Ａ、７５Ｂ、…が、それぞれの接続点Ｓにてメイン配線７５０に接続されている。すなわち、点灯信号線７５は、メイン配線７５０を幹とし、ブロック配線７５Ａ、７５Ｂ、…を枝とするツリー（木）構造を構成している。
ここで、図９（ａ）に示す点灯信号線７５を、ツリーの枝の分岐が１段であることから、１段分岐の点灯信号線７５と呼ぶ。
【００９２】
メイン配線７５０およびブロック配線７５Ａ、７５Ｂ、…は、低抵抗なＡｌまたはＡｌ合金で形成されたとしても、抵抗（以下では、寄生抵抗と呼ぶ。）を有している。同様に、オン状態の発光サイリスタＬも、寄生抵抗Ｒｐを有している。
よって、図９（ａ）に示した点灯信号線７５は、図９（ｂ）に示す等価回路で表される。例えば、メイン配線７５０は、φＩ端子部分に寄生抵抗Ｒｗを有し、ブロック配線７５Ａとブロック配線７５Ｂとの間に寄生抵抗Ｒｂを有していると近似できる。ブロック配線７５Ａは、発光サイリスタＬ間に寄生抵抗Ｒａｌを有していると近似できる。よって、発光サイリスタＬおよび点灯信号線７５は、寄生抵抗Ｒｗ、Ｒｂ、Ｒｐ、Ｒａｌが分布（抵抗分布）することで構成される分布定数回路（図９（ｂ））で近似できる。
【００９３】
図１０（ａ）は、本実施の形態を用いない場合における点灯信号線７５の平面レイアウト図である。図１０（ｂ）は図１０（ａ）に示す点灯信号線７５の等価回路を説明する図である。
本実施の形態を用いない場合では、ブロック（ブロック＃Ａ、＃Ｂ、…）毎にブロック配線を設けず、各発光サイリスタＬのカソード端子は、メイン配線である点灯信号線７５に直接接続されている。
このため、図１０（ｂ）に示すように、例えば、φＩ端子から発光サイリスタＬ１のアノード端子に至る抵抗値（Ｒｗ＋Ｒｐ）と、φＩ端子から発光サイリスタＬ８のアノード端子に至る抵抗値（Ｒｗ＋７×Ｒａｌ＋Ｒｐ）とが、異なることになる（ここでは、発光サイリスタＬを個別に考えている。）。他の発光サイリスタＬ２〜Ｌ７についても同様に異なることになる。
発光サイリスタＬ１〜Ｌ８を個別に定電流駆動により点灯する場合には、１個の発光サイリスタＬを点灯させる電流をＩａとすると、φＩ端子からそれぞれの発光サイリスタＬのアノード端子に至るまでの抵抗値が異なっても、発光サイリスタＬに電流Ｉａが流れ、それぞれの発光サイリスタＬの光量は同じとなる。
【００９４】
一方、発光サイリスタＬ１〜Ｌ８を同時に点灯させようとする場合には、例え８個の発光サイリスタＬを点灯させるために電流８×Ｉａを供給したとしても、図１０（ｂ）に示す等価回路（分布定数回路）から予測されるように、電流は、発光サイリスタＬ１〜Ｌ８に均等に流れず、発光サイリスタＬ１〜Ｌ８間で異なってしまう。すなわち、発光サイリスタＬを流れる電流に分布（電流分布）を生じてしまう。このため、同時に点灯させた発光サイリスタＬ１〜Ｌ８のそれぞれで光量が異なってしまう。
【００９５】
しかし、図９（ａ）に示した本実施の形態では、ブロック配線７５Ａを用いることにより、発光サイリスタＬ１のアノード端子からφＩ端子に至る抵抗値は、発光サイリスタＬ８のアノード端子からφＩ端子に至る抵抗値と同じになり、発光サイリスタＬ１のアノード端子からφＩ端子に至る抵抗値と、発光サイリスタＬ４のアノード端子からφＩ端子からに至る抵抗値との差が最も大きくなる。しかし、この抵抗値の差（発光サイリスタＬ１とＬ４との差）は、図１０（ａ）に示した本実施の形態を用いない場合（発光サイリスタＬ１とＬ８との差）に比べ、小さくなっている。これは、接続点Ｓに対して、図の左右で対象になるように、寄生抵抗を分布させているためである。
このことにより、本実施の形態では、ブロック＃Ａ、＃Ｂ、…内で、同時に点灯させる発光サイリスタＬ間での光量のばらつきを抑制している。
また、図９（ａ）から分かるように、ブロック内の発光サイリスタＬの個数が偶数であると、抵抗値の差は、奇数であるときに比べ小さくなる。
【００９６】
図１１は、図９（ａ）および（ｂ）に示した本実施の形態（１段分岐の点灯信号線）において、発光サイリスタＬに流れる電流を説明する図である。図１１の横軸は、発光サイリスタＬの番号である。ここでは、ブロック＃Ａの発光サイリスタＬ１〜Ｌ８を同時に点灯させるとしている。図１１の縦軸は、発光サイリスタＬ１〜Ｌ８のそれぞれに流れる電流の値を示している。なお、図１１には、図１０（ａ）および（ｂ）に示した本実施の形態を用いない場合（分岐なしの点灯信号線）についても示している。
ここでは、点灯信号線７５の材料としてＡｌを用いるとすると、抵抗率は２．７５×１０−８Ω・ｍとなる。そして、メイン配線７５０およびブロック配線７５Ａを膜厚１μｍ、幅１４．５μｍとしている。発光サイリスタＬ間をピッチ２１．１７μｍとすると、寄生抵抗Ｒａｌは０．０４Ωとなる。一方、オン状態における発光サイリスタＬの寄生抵抗Ｒｐを２０Ωとしている。
また、オン（点灯）状態の１個の発光サイリスタＬ（発光点１個）に流れる電流を１０ｍＡとして、８個の発光サイリスタＬ１〜Ｌ８を同時に点灯させるため、８×１０ｍＡ＝８０ｍＡの電流を基板８０の裏面共通電極から供給する。
【００９７】
発光サイリスタＬを個別に点灯させるときの電流は、発光サイリスタＬ１〜Ｌ８によらず１０ｍＡである。しかし、図１０（ａ）および（ｂ）に示した本実施の形態を用いない場合（分岐なしの点灯信号線）において、発光サイリスタＬ１〜Ｌ８を同時に点灯させると、図１１に示すように、発光サイリスタＬ１からＬ８へと、番号が増えるにしたがい電流が低下していく。すなわち、発光サイリスタＬ１とＬ８とで、電流に５．５％の違いがある。このため、発光サイリスタＬ１〜Ｌ８の光量が異なってしまう。これは、図１０（ｂ）から分かるように、発光サイリスタＬ１からＬ８と番号が増えるにつれ、発光サイリスタＬのアノード端子からφＩ端子までの抵抗値が増加するためである。
そして、８個の発光サイリスタＬ１〜Ｌ８は同時に駆動されているため、それぞれの発光サイリスタＬに流れる電流や点灯期間は調整できず、個別に光量を調整することが困難である。また、光量の変化は、８個の発光サイリスタＬからなるブロック間で周期的に現れるため、画像形成装置１にて形成された画像において、ムラとして目立ちやすい。
【００９８】
一方、図９（ａ）および（ｂ）に示した本実施の形態の場合（１段分岐の点灯信号線）では、発光サイリスタＬ１からＬ４へ番号が増えるにしたがい、発光サイリスタＬを流れる電流が増加する。また、対称的に、発光サイリスタＬ５からＬ８へと番号が増えるにしたがい、発光サイリスタＬを流れる電流が低下する。すなわち、発光サイリスタＬ１〜Ｌ８に対する電流分布はΛ字型の傾向を有している。
そして、発光サイリスタＬ１とＬ４とで、電流の差は１．２％である。よって、１段分岐の点灯信号線７５では、分岐なしの点灯信号線７５の場合に対して、電流の差が１／５となる。よって、本実施の形態では、光量のばらつきを抑制しうる。
【００９９】
なお、図９（ａ）から分かるように、本実施の形態の場合の１段分岐の点灯信号線７５は、図１０（ａ）の分岐なしの点灯信号線７５の２倍の幅が必要となる。そこで、点灯信号線７５の幅を増やさないために、図９（ａ）の１段分岐の点灯信号線７５のメイン配線７５０およびブロック配線７５Ａ、７５Ｂ、…のそれぞれの幅を１／２にする。すると、発光サイリスタＬ１とＬ４とで、電流の差は２．４％になる。この場合でも、１段分岐の点灯信号線７５における電流の差は、分岐なしの点灯信号線７５に対して、１／２となる。
すなわち、１段分岐の点灯信号線７５の幅を、分岐なしの点灯信号線７５と同じにしても、１段分岐の点灯信号線７５における発光サイリスタＬに流れる電流の差は、分岐なしの点灯信号線７５の場合に比べ小さくなり、光量のばらつきを抑制しうる。
【０１００】
（基板の寄生抵抗の影響）
ここで、基板８０の抵抗（寄生抵抗）の影響を検討する。
これまでの説明では、基板８０の抵抗が低く、同時に点灯させる発光サイリスタＬの電流（光量）の差に影響を与えない場合を扱った。
しかし、基板８０またはｐ型の第１半導体層８１の抵抗が高い場合には、基板８０等の寄生抵抗が、同時に点灯させる発光サイリスタＬの電流（光量）の差に影響を与えるようになる。
図１２（ａ）は、本実施の形態において、基板８０の寄生抵抗の影響を考慮した点灯信号線の等価回路を説明する図である。図１２（ｂ）は、本実施の形態を適用しない場合において、基板８０の寄生抵抗を考慮した点灯信号線の等価回路を説明する図である。
図１２（ａ）および（ｂ）のいずれにおいても、一点鎖線で囲って示すように、基板８０側には、発光サイリスタＬのアノード端子間の寄生抵抗Ｒｄと、アノード端子と基板８０の裏面に設けられた裏面共通電極との間の寄生抵抗Ｒｄとが存在する。
【０１０１】
図１３は、本実施の形態（１段分岐の点灯信号線）において、基板８０の寄生抵抗の影響を考慮した場合に発光サイリスタＬに流れる電流を説明する図である。図１３の横軸は、発光サイリスタＬの番号である。ここでは、ブロック＃Ｃの発光サイリスタＬ１７〜Ｌ２４を同時に点灯させたとしている。図１３の縦軸は、発光サイリスタＬ１７を流れる電流に対する発光サイリスタＬ１７〜Ｌ２４のそれぞれに流れる電流の比を示している。なお、図１３には、本実施の形態を用いない場合（分岐なしの点灯信号線）についても示している。
そして、図１３には、画像データとして“１１１１１１１１”および“１１１１００００”とを与えた場合を示している。すなわち、画像データが“１１１１１１１１”の場合には、発光サイリスタＬ１７〜Ｌ２４をすべて点灯している。一方、画像データが“１１１１００００”の場合には、発光サイリスタＬ１７〜Ｌ２０を点灯し、発光サイリスタＬ２１〜Ｌ２４を消灯のままとしている。
【０１０２】
まず、分岐なしの点灯信号線７５において、画像データが“１１１１１１１１”の場合について説明する。
前述した基板８０の寄生抵抗の影響が無視できる場合には、図１１に示したように、発光サイリスタＬの番号が大きくなるにつれ、発光サイリスタＬに流れる電流が低下した。しかし、図１３に示すように、発光サイリスタＬ１７からＬ２１に番号が増えると、発光サイリスタＬに流れる電流が低下する傾向にあるが、発光サイリスタＬ２１からＬ２４に番号が増えると、逆に発光サイリスタＬに流れる電流が増加する傾向にある。このように、同時に点灯させた複数の発光サイリスタＬに対して、電流分布がＵ字型になる傾向がある。
【０１０３】
この電流分布がＵ字型になる理由は次のように考えられる。
発光サイリスタＬを流れる電流は、裏面共通電極から、基板８０の寄生抵抗Ｒｓ、Ｒｄを介して発光サイリスタＬへと流れる。その後、発光サイリスタＬの寄生抵抗Ｒｐを経て、点灯信号線７５に向かう。そして、点灯信号線７５の寄生抵抗Ｒａｌ、Ｒｗ、Ｒｂを経てφＩ端子に流れる。
隣接して配置された複数の発光サイリスタＬがオン状態にあると、オン状態の発光サイリスタＬ列の中央部分の基板８０に流れる電流密度は、周辺部分の基板８０に流れる電流密度より高くなる。このため、中央部分では、周辺部より、基板８０の寄生抵抗による電位降下が大きくなる。すなわち、中央部分では、基板８０の寄生抵抗が大きいと同様な状態になる。よって、中央部分の発光サイリスタＬに流れる電流が小さく（Ｕ字型に）なると考えられる。
なお、最も電流が小さいのは、発光サイリスタＬ２１であって、中央よりやや番号の大きい側にずれている。これは、図１１に示した分岐なしの点灯信号線７５において、発光サイリスタＬの番号が大きいほど発光サイリスタＬに流れる電流が小さくなるという、点灯信号線７５の寄生抵抗の影響（右下がりになる傾向）と、上述した基板８０の寄生抵抗の影響（Ｕ字型になる傾向）とが重なるためである。これにより、最も電流が小さい発光サイリスタＬの位置は中央よりやや番号の大きい側にずれている。
そして、電流が最も大きい発光サイリスタＬ１７と、電流がもっとも小さい発光サイリスタＬ２１とで電流の差（電流分布の幅）は、１５％である。
【０１０４】
一方、図９に示す、本実施の形態における１段分岐の点灯信号線７５の場合の電流の差（電流分布の幅）は７％である。これは、前述した１段分岐の点灯信号線７５の寄生抵抗の影響（Λ字型になる傾向）と上述した基板８０の寄生抵抗の影響（Ｕ字型になる傾向）とが重なり合い、打ち消しあう（補償する）ためである。
以上のことから、本実施の形態における１段分岐の点灯信号線７５では、分岐のない点灯信号線７５に比べ、電流分布の幅が１／２になっている。
【０１０５】
画像データ“１１１１００００”の場合、分岐のない点灯信号線７５では、同時に点灯させた発光サイリスタＬ１７〜Ｌ２０のうち、中央よりやや番号の大きい側にある発光サイリスタＬ１９の電流が最も小さくなっている。この傾向は、画像データ“１１１１１１１１”の場合と同じである。図１２（ｂ）から分かるように、点灯信号線７５に分岐を設けていないので、８点の同時点灯と４点の同時点灯とに傾向の差を生じない。
【０１０６】
これに対し、１段分岐の点灯信号線７５では、発光サイリスタＬ２０の電流が、発光サイリスタＬ１７の電流より大きくなっている。この理由は、次のように考えられる。すなわち、基板８０の寄生抵抗の影響は、発光サイリスタＬ１８またはＬ１９に流れる電流を最小とするようにＵ字型になる傾向を有する。つまり、基板８０の寄生抵抗に由来するＵ字型の電流分布は、“１”の並びの重心を対称軸としている。
一方、点灯信号線７５の寄生抵抗の影響は、図１１に示すように、発光サイリスタＬ１７からＬ２０へと増加する傾向にある。つまり、点灯信号線７５の寄生抵抗に由来するΛ型の電流分布は、ブロック配線７５Ａ、７５Ｂ、…のそれぞれの中点に設けられた接続点Ｓを対称軸としている。
よって、基板８０の寄生抵抗の影響（Ｕ字型になる傾向）と１段分岐の点灯信号線７５の寄生抵抗の影響（Λ字型になる傾向）との対称軸の位置がずれるため、打ち消しあう（補償する）ことができず、発光サイリスタＬ２０に基板８０の寄生抵抗の影響（Ｕ字型になる傾向）が強く現れたためと考えられる。
このように、画像データによっては、１段分岐の点灯信号線７５は、分岐のない点灯信号線７５に比べ、電流の差が大きくなってしまうことがありうる。
【０１０７】
ただし、画像形成装置１にて形成された画像の画質に与える影響を考えるときは、すべての画像データの組み合わせのうち最も電流分布が大きくなるものを比較すれば十分である。
分岐のない点灯信号線７５の場合、電流分布の幅が最も大きくなるのは、“１１１１１１１１”であり、電流が最も大きい発光サイリスタＬ１７と、電流が最も小さい発光サイリスタＬ２１とで電流の差は、１５％である。
一方、１段分岐の点灯信号線７５において、電流分布の幅が最も大きくなると考えられるのは、画像データが“１１１１１１１１”、“１１１１００００”、または“００００１１１１”のいずれかの場合と考えられる。
以下に理由を説明する。なお、“１１１１００００”と“００００１１１１”とは、ブロック配線（グループ＃Ｃではブロック配線７５Ｃ）が接続点Ｓ（１段分岐点）に対して左右対称構造となっていることから、片方を考えれば十分である。
（１）基板８０の寄生抵抗に由来するＵ字型の電流分布の対称軸は、“１”の並びの重心を、点灯信号線７５の寄生抵抗に由来する電流分布のΛ字型の対称軸は１段分岐の接続点Ｓを通る。
（２）“１１１１１１１１”では、基板８０の寄生抵抗に由来するＵ字型の電流分布の影響が最も大きくなる。しかし、Ｕ字型とΛ字型との対称軸が一致し、補償の効果は最大となる。
（３）“１１１１００００”では、Ｕ字型の対称軸が発光サイリスタＬ１８と発光サイリスタＬ１９との間にあって、発光サイリスタＬ２０と発光サイリスタＬ２１との間にあるΛ字型の対称軸とずれる。このため、補償の効果は少なく、点灯信号線７５の寄生抵抗の影響が最大となって、点灯信号線７５の寄生抵抗の影響が大きく働くことになる。
【０１０８】
上記の理由から、基板８０の寄生抵抗を一定としたとき、画像データが“１１１１１１１１”のときの電流分布の幅と、“１１１１００００”の時の電流分布の幅とが同じになるように点灯信号線７５の寄生抵抗を選ぶと、電流分布の幅を最も小さくしうる。
つまり、本例では８個の発光点（発光サイリスタＬ）をグループとし、その中央（重心）から１段分岐で給電する場合を示したが、発光点数に制限は無く、グループにおける全発光点を同時点灯させた時の発光サイリスタＬに流れる電流の最大値と最小値の第１の差（電流分布の幅）と、グループの一端または他端から中央までに含まれる発光点（前半（右半分）または後半（左半分）の発光点）のみをすべて点灯させた時の発光サイリスタＬに流れる電流の最大値と最小値の第２の差（電流分布の幅）とを同じとなるように点灯信号線７５の寄生抵抗を選べばよい。なお、グループに属する発光点の数が奇数である場合は、前半（右半分）または後半（左半分）の発光点が、共に中央の発光点を含むようにすればよい。なお、第１の差と第２の差との差を必ずしも０にする必要はなく、画質に応じて小さくすればよい。
【０１０９】
＜第２の実施の形態＞
図１４（ａ）は、第２の実施の形態における点灯信号線７５の平面レイアウト図である。図１４（ｂ）は図１４（ａ）に示す点灯信号線７５の等価回路を説明する図である。第１の実施の形態と同様のものは、同じ符号を付して、詳細な説明は省略する。
本実施の形態では、発光サイリスタＬは、ブロック＃Ａに属する発光サイリスタＬ１〜Ｌ８を、サブブロック＃Ａ１に属する発光サイリスタＬ１〜Ｌ４と、サブブロック＃Ａ２に属する発光サイリスタＬ５〜Ｌ８とに分けている。ブロック＃Ｂ、＃Ｃ、…においても同様である。
点灯信号線７５は、メイン配線７５０と、サブブロック配線７５Ａ１、７５Ａ２、７５Ｂ１、７５Ｂ２、…と、メイン配線７５０とサブブロック配線７５Ａ１、７５Ａ２、７５Ｂ１、７５Ｂ２、…とを接続するブロック配線７５Ａ、７５Ｂ、…とを備えている。
【０１１０】
そして、サブブロック＃Ａ１に属する発光サイリスタＬ１〜Ｌ４のカソード端子はサブブロック配線７５Ａ１に接続され、サブブロック＃Ａ２に属する発光サイリスタＬ５〜Ｌ８のカソード端子はサブブロック配線７５Ａ２に接続されている。サブブロック配線７５Ａ１および７５Ａ２はそれぞれの中点に設けられた接続点Ｓにおいて、ブロック配線７５Ａに接続されている。
サブブロック＃Ｂ１、＃Ｂ２、…においても同様である。
さらに、ブロック配線７５Ａ、７５Ｂ、…がそれぞれの中点に設けられた接続点Ｓにおいて、メイン配線７５０に接続されている。
すなわち、点灯信号線７５は、メイン配線７５０を幹とし、ブロック配線７５Ａ、７５Ｂ、…を枝とし、さらにサブブロック配線７５Ａ１、７５Ａ２、７５Ｂ１、７５Ｂ２、…を枝とするツリー（木）構造を構成する。
ここで、図１４（ａ）に示す点灯信号線７５を、分岐が２段であることから、２段分岐の点灯信号線７５と呼ぶ。
【０１１１】
図１４（ａ）に示した点灯信号線７５は、図１４（ｂ）に示す等価回路で表される。例えば、メイン配線７５０は、φＩ端子部分に寄生抵抗Ｒｗ、ブロック配線７５Ａとブロック配線７５Ｂとの間に寄生抵抗Ｒｃとを有していると近似できる。ブロック配線７５Ａ、７５Ｂ、…は、サブブロック配線７５Ａ１とメイン配線７５０との間に寄生抵抗Ｒｂを、サブブロック配線７５Ａ２とメイン配線７５０との間に寄生抵抗Ｒｂを有していると近似できる。サブブロック配線７５Ａ１は、発光サイリスタＬ間に寄生抵抗Ｒａｌを有していると近似できる。よって、発光サイリスタＬおよび点灯信号を供給する点灯信号線７５は、寄生抵抗Ｒｗ、Ｒｂ、Ｒｃ、Ｒｐ、Ｒａｌが分布して構成する分布定数回路（図１４（ｂ））で近似できる。
そして、図１４（ｂ）から分かるように、本実施の形態では、前述の第１の実施の形態より、発光サイリスタＬ間において、発光サイリスタＬのアノード端子からφＩ端子に至る抵抗値の差を小さくしている。
【０１１２】
図１５は、本実施の形態（２段分岐の点灯信号線７５）において、発光サイリスタＬに流れる電流を説明する図である。図１５の横軸は、発光サイリスタＬの番号である。ここでは、ブロック＃Ａの発光サイリスタＬ１〜Ｌ８を同時に点灯させたとしている。図１５の縦軸は、発光サイリスタＬ１〜Ｌ８のそれぞれに流れる電流を示している。なお、図１５には、本実施の形態を用いない場合（分岐なしの点灯信号線）についても示している。
これらは、基板８０等の寄生抵抗の影響を受けない場合とし、第１の実施の形態における図１１の場合と同様にして求めた。
【０１１３】
本実施の形態における２段分岐の点灯信号線７５では、サブブロック＃Ａ１の両端に位置する発光サイリスタＬ１およびＬ４の電流が、サブブロック＃Ａ１の中央に位置する発光サイリスタＬ２およびＬ３の電流より小さい。サブブロック＃Ａ２においても同様である。２段分岐の点灯信号線７５では、ブロック内の発光サイリスタＬ間の電流の差（電流分布の幅）が０．２％である。これは、分岐なしの点灯信号線７５の場合の、１／３０になっている。これにより、発光サイリスタＬのブロック内の発光サイリスタＬの光量のばらつきをより抑制しうる。
【０１１４】
本実施の形態では、サブブロック＃Ａ１、＃Ａ２、…に属する発光サイリスタＬの数は４個である。そこで、さらに、サブブロックを二つに分けて、新たなサブブロックにそれぞれ２個の発光サイリスタＬが属するとしてもよい。この場合、分岐が３段となるので３段分岐の点灯信号線７５となる。
３段分岐の点灯信号線７５では、ブロック＃Ａにおける発光サイリスタＬ１〜Ｌ８をすべて点灯する場合の発光サイリスタＬ間の電流の差（電流分布の幅）は、発光サイリスタＬを個別に点灯させた場合にほぼ一致する。
【０１１５】
本実施の形態では、すべてのブロックをサブブロックに分割したが、一部のブロックのみをサブブロックに分割してもよい。また、サブブロックに属する発光サイリスタＬの個数が、サブブロック間で異なっていてもよい。なお、サブブロックに属する発光サイリスタＬの個数が偶数であると、ブロックにおける発光サイリスタＬに流れる電流の差が、奇数のときより小さくなる。
なお、基板８０の寄生抵抗の影響は、第１の実施の形態と同様に考えればよい。
【０１１６】
＜第３の実施の形態＞
図１６は、第３の実施の形態における点灯信号線７５の断面図である。
本実施の形態では、図９（ａ）および（ｂ）で示した２段分岐の点灯信号線７５を、配線層を多層にして構成している。なお、図９（ａ）では、２段分岐の点灯信号線７５を、平面レイアウトにおいて構成していた。
図６（ｂ）および図９と同様なものは同一の符号を付して、詳細な説明を省略する。
図１６では、発光サイリスタＬ１〜Ｌ９のｎ型のオーミック電極（発光サイリスタＬ１ではｎ型のオーミック電極１２１）に開口を設けた第１絶縁層８５を設けている。そして、第１絶縁層８５上に第１配線層８６を、第１配線層８６上に第２絶縁層８７を、第２絶縁層８７上に第２配線層８８を設けている。
すなわち、第１配線層８６と第２配線層８８とが、第２絶縁層８７を挟んで多層に構成されている。
そして、発光サイリスタＬ１〜Ｌ８のカソード端子を接続する第１配線層８６がブロック配線７５Ａを構成する。そして、ブロック配線７５Ａは、発光サイリスタＬ４とＬ５との間の中点に設けられた接続点Ｓ（開口）により、第２配線層８８が構成するメイン配線７５０に接続されている。
【０１１７】
このように、多層配線層により、分岐した点灯信号線７５を構成することができる。なお、第２の実施の形態で説明した、２段分岐の点灯信号線７５を構成する場合には、サブブロック配線７５Ａ１、７５Ａ２、…と、ブロック配線７５Ａ、７５Ｂ、…と、メイン配線７５０とを、それぞれ別の配線層に割り当てた３層構造の多層配線としてもよい。
また、２層の多層配線とし、サブブロック配線７５Ａ１、７５Ａ２、…と、ブロック配線７５Ａ、７５Ｂ、…と、メイン配線７５０とのいずれか２つを１つの配線層に割り当て、残りの１つを他の配線層に割り当ててもよい。
【０１１８】
なお、第１および第３の実施の形態では、ブロック配線７５Ａ、７５Ｂ、…の中点に設けられた接続点Ｓにおいてメイン配線７５０と接続するとした。ここで、接続点Ｓはかならずしも中点である必要はなく、ブロック内において発光サイリスタＬの電流（光量）の差が、予め定められた範囲に入ればよい。よって、接続点Ｓはブロック配線７５Ａ、７５Ｂ、…のそれぞれの中点に設けなくともよく、メイン配線７５０、ブロック配線７５Ａ、７５Ｂ、…のレイアウトによって、接続点Ｓの位置を変更しうる。
第２の実施の形態における、サブブロック配線においても、同様である。
【０１１９】
また、第１から第３の実施の形態において、８個の発光サイリスタＬをブロックとしたが、８個に限らず、８個を越える個数の発光サイリスタＬをブロックにしてもよく、８個に満たない個数の発光サイリスタＬをブロックにしてもよい。また、ブロック間で属する発光サイリスタＬの個数が異なってもよい。
さらに、第１から第３の実施の形態において、発光サイリスタＬへの電力の供給は電流駆動で行うとしたが、電圧駆動であってもかまわない。このとき、発光サイリスタＬのカソード端子と、点灯信号線７５との間に抵抗を設けてもよい。
本実施の形態では、図５に示した自己走査型発光素子アレイ（ＳＬＥＤ）について説明したが、同時に複数の発光サイリスタＬを点灯させうる他の構成の自己走査型発光素子アレイ（ＳＬＥＤ）を用いてもよいことは明らかである。
【０１２０】
本実施の形態では、ｐ型の半導体である基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を積層した。しかし、ｐ型の半導体である基板８０がｐ型の第１半導体層８１を兼ねることで、ｐ型の第１半導体層８１を省略してもよい。
また、ｎ型の基板上に、ｎ型の半導体層、ｐ型の半導体層、ｎ型の半導体層、ｐ型の半導体層を積層して、カソードコモンのサイリスタを用いてもよい。
【符号の説明】
【０１２１】
１…画像形成装置、１１…画像形成ユニット、１２…感光体ドラム、１３…帯電器、１４…プリントヘッド、１５…現像器、２４…定着器、６１…ハウジング、６２…回路基板、６３…発光部、６４…ロッドレンズアレイ、７１…電源線、７２…第１転送信号線、７３…第２転送信号線、７４…記憶信号線、７５…点灯信号線、８０…基板、８１…ｐ型の第１半導体層、８２…ｎ型の第２半導体層、８３…ｐ型の第３半導体層、８４…ｎ型の第４半導体層、１００…信号発生回路、１１０…点灯信号発生部、１２０…転送信号発生部、１３０…記憶信号発生部、７５０…メイン配線、Ｔ…転送サイリスタ、Ｍ…記憶サイリスタ、Ｌ…発光サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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