(57)【特許請求の範囲】
【請求項１】
伝送路を介して入力される受信信号を複数の経路に分岐する分岐部と、
前記分岐された複数の経路を介して入力される受信信号に対してそれぞれ異なる演算処理を適用する演算処理部と、
前記各経路に対応して設けられ、対応する演算処理が為された信号をそれぞれサンプリングしてデジタル信号に変換するアナログ／デジタル変換部と、
前記各経路に対応するアナログ／デジタル変換部で得られたデジタル信号を合成する信号合成部と、
前記信号合成部で合成されたデジタル信号から前記受信信号で表されるデータを復元するための処理を行うデジタル信号処理部と、
前記デジタル信号処理部で得られる復元データを最適化するように、前記各経路に対応するアナログ／デジタル変換部のサンプリングタイミングをそれぞれ調整するタイミング調整部と
を備えたことを特徴とする受信装置。
【請求項２】
請求項１に記載の受信装置において、
前記デジタル信号処理部は、前記信号合成部で合成されたデジタル信号について適応等化処理を行うデジタルイコライザを備え、
前記タイミング調整部は、前記デジタルイコライザにおける等化誤差に基づいて、前記各アナログ／デジタル変換部のサンプリングタイミングの調整を行う
ことを特徴とする受信装置。
【請求項３】
請求項１または請求項２に記載の受信装置において、
前記伝送路を介して所定のテストデータを表す受信信号が入力された際に、前記デジタル信号処理部で得られる復元データと前記テストデータとを照合するデータ照合部を備え、
前記タイミング調整部は、前記データ照合部による照合結果に基づいて、前記各アナログ／デジタル変換部のサンプリングタイミングの調整を行う
ことを特徴とする受信装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の受信装置において、
前記デジタル信号処理部は、前記信号合成部で合成されたデジタル信号から前記受信信号で表されるデータを復元するクロックデータ復元部を備え、
前記タイミング調整部は、前記クロックデータ復元部で得られる復元データに対応する基準タイミングに加える変分を調整することにより、前記各アナログ／デジタル変換部のサンプリングタイミングの調整を行う
ことを特徴とする受信装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の受信装置において、
前記信号合成部は、
前記各経路に対応して設けられ、対応するアナログ／デジタル変換部で得られたデジタル信号に指定された係数を乗じる処理を行う乗算器と、
前記デジタル信号処理部で得られる復元データを最適化するように、前記各乗算器に指定する係数を調整する係数調整部とを備えた
ことを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップ内やチップ間などを接続する高速インタフェースに備えられる受信装置に関する。
【背景技術】
【０００２】
集積回路チップ内やボード内のチップ間および異なるボードに搭載されたチップ間を接続するための高速インタフェースの規格として、様々な高速インタフェースが普及している。このような高速インタフェースの例としては、Serial−ATA(Advanced Technology Attachment)、PCI(Peripheral Component Interconnect)‐Express、USB3.0および10Gbit−Ethernet(登録商標)などが挙げられる。
【０００３】
上述したような高速インタフェースに備えられる受信装置には、伝送路での減衰によって劣化した受信信号波形を整形する機能が備えられている。波形整形機能は、アナログ／デジタル変換部の後段に配置されたデジタルイコライザによって、あるいは、伝送路を介して入力されたアナログ信号をアナログイコライザに通すことで実現される（特許文献１，２参照）。
【０００４】
アナログイコライザの一例として、入力信号を３つの経路に分岐し、各分岐の信号をそれぞれ増幅器、一次微分器および二次微分器に通した後、各経路の信号を合成する構成を持つものがある(非特許文献１参照)。
【０００５】
このような構成のアナログイコライザでは、合成後の信号の波形を最適化するように、合成される各経路の線路長や、増幅器および微分器に用いる抵抗やキャパシタなどの回路素子の特性が回路設計の段階で調整されていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５１７３２５号公報
【特許文献２】特開２００７−３２５２６３号公報
【非特許文献】
【０００７】
【非特許文献１】”Digital Baseband Transmission and Recording” Jan W.M. Bergmans
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述したように、従来のアナログイコライザの設計段階において各経路の遅延量を最適化する作業は、受信装置に含まれる各素子の特性や稼働時の温度や電圧などの稼働環境を想定した条件を特定して行われる。そして、各素子の特性のばらつきや稼働環境の変化が生じた場合にも必要最低限の性能を保証できるように、遅延量などについて十分なマージンを確保するように設計されていた。このように、従来のアナログイコライザは、素子のばらつきや環境変化などに対応するためのマージンを見込んだ設計となっているため、ハードウェア量および消費電力は必要最小限であるとはいえない。
【０００９】
また、アナログイコライザに要求される性能によっては、上述したようなマージンを見込んだ設計自体が困難になる場合もある。
【００１０】
本件開示の装置は、イコライザ内に設けられた複数の経路の遅延量を稼働時の条件に合わせて最適化可能な受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的は、以下に開示する受信装置によって達成することができる。
【００１２】
一つの観点による受信装置は、伝送路を介して入力される受信信号を複数の経路に分岐する分岐部と、分岐された複数の経路を介して入力される受信信号に対してそれぞれ異なる演算処理を適用する演算処理部と、各経路に対応して設けられ、対応する演算処理が為された信号をそれぞれサンプリングしてデジタル信号に変換するアナログ／デジタル変換部と、各経路に対応するアナログ／デジタル変換部で得られたデジタル信号を合成する信号合成部と、信号合成部で合成されたデジタル信号から受信信号で表されるデータを復元するための処理を行うデジタル信号処理部と、デジタル信号処理部で得られる復元データを最適化するように、各経路に対応するアナログ／デジタル変換部のサンプリングタイミングをそれぞれ調整するタイミング調整部とを備える。
【発明の効果】
【００１３】
本件開示の受信装置によれば、イコライザ内に設けられた複数の経路の遅延量を稼働時の条件に合わせて最適化することができる。
【図面の簡単な説明】
【００１４】
【図１】受信装置の一実施形態を示す図である。
【図２】サンプリングタイミングの調整による遅延調整処理を説明する図である。
【図３】演算処理部の一実施形態を示す図である。
【図４】各演算機能部の一実施形態を示す図である。
【図５】受信装置の別実施形態を示す図である。
【図６】デジタルイコライザの実施形態を説明する図である。
【図７】クロックデータ復元部の構成例を示す図である。
【図８】タイミング調整部の一実施形態を示す図である。
【図９】位相補間器の構成例を示す図である。
【図１０】位相混合器の構成例を示す図である。
【図１１】サンプリングタイミング調整動作を表す流れ図である。
【図１２】タイミング調整部の別実施形態を示す図である。
【図１３】クロックセレクタの構成例を示す図である。
【図１４】受信装置の別実施形態を示す図である。
【図１５】タイミング調整部の別実施形態を示す図である。
【図１６】サンプリングタイミング調整動作を表す流れ図である。
【図１７】受信装置の別実施形態を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
(実施形態１)
図１に、受信装置の一実施形態を示す。
【００１６】
図１に示した受信装置では、対向する送信装置(図示せず)からの受信信号は、入力イコライザ部１００を介してデジタル信号処理部１２０に渡される。この入力イコライザ部１００において、受信信号は、分岐部１０１によって複数の経路に分岐される。そして、分岐された各受信信号に対して、演算処理部１１０により、それぞれ異なる演算処理が行われる。
【００１７】
図１に示した例では、分岐部１０１は、受信信号を３つの経路０，１，２に分岐させる。そして、各経路の受信信号は、演算処理部１１０に備えられた増幅演算部１１１、一次微分演算部１１２および二次微分演算部１１３にそれぞれ入力される。増幅演算部１１１、一次微分演算部１１２および二次微分演算部１１３の出力は、各経路に対応する可変増幅器(ＶＧＡ)１１４０，１１４１，１１４２を介してアナログ／デジタル変換部(ＡＤＣ)１０２０，１０２１，１０２２に入力される。なお、図１において、増幅演算部１１１、一次微分演算部１１２および二次微分演算部１１３は、それぞれ符号「１」、「ｓ」、「ｓ２」で示した。
【００１８】
上述した各経路のアナログ／デジタル変換部１０２０，１０２１，１０２２の出力は、合成処理部１０４によって合成される。この合成処理部１０４は、例えば、アナログ／デジタル変換部１０２０，１０２１，１０２２によって得られたデジタルデータを加算する加算器を含むことができる。そして、この合成処理部１０４の出力は、デジタル信号処理部１２０に送られる。
【００１９】
デジタル信号処理部１２０は、デジタルイコライザ(Ｄ−ＥＱ)１２１とクロックデータ復元部(ＣＤＲ)１２４とを備えている。また、デジタルイコライザ１２１は、等化回路１２２と、この等化回路１２２による等化処理を制御する等化制御部１２３とを備えている。
【００２０】
図１に示した受信装置は、各経路に備えられたアナログ／デジタル変換部１０２０，１０２１，１０２２のサンプリングタイミングを調整するタイミング調整部１０５を備えている。このタイミング調整部１０５によるサンプリングタイミング調整により、演算処理部１１０および可変増幅部１１４に備えられる素子を回路設計時に取捨選択することによって遅延量を調整した場合と同様に、各経路の遅延量を揃えることができる。
【００２１】
次に、サンプリングタイミングの調整による遅延調整処理について説明する。なお、以下の説明で、各経路０，１，２に対応する可変増幅器(ＶＧＡ)１１４０，１１４１，１１４２およびアナログ／デジタル変換部１０２０，１０２１，１０２２を総称する場合には、単に、可変増幅器１１４およびアナログ／デジタル変換部１０２と称する。
【００２２】
図２に、サンプリングタイミングの調整による遅延調整処理を説明する図を示す。図２の例では、図１に示した経路０、経路１、経路２を介して伝送される信号の波形の変化が示される。図２(ａ)に入力信号波形を示す。また、図２(ｂ)に、入力信号に、「増幅」、「一次微分」および「二次微分」を適用して得られる信号波形を示す。これらは、それぞれの経路の可変増幅器(ＶＧＡ)への入力信号波形を示している。そして、図２(ｃ)に、それぞれの経路の可変増幅器(ＶＧＡ)からの出力信号波形を示し、各経路の可変増幅器出力を合成した後の信号波形を図２(ｄ)に示す。なお、図２(ｃ)、(ｄ)において、各経路における可変増幅器までの遅延量が同等である場合の信号波形を実線で示す。一方、図２(ｃ)、(ｄ)において、各経路における可変増幅器までの遅延量が同等である場合の信号波形を太い点線で示した。
【００２３】
図１に示した受信装置では、各経路の可変増幅器１１４の出力は、対応するアナログ／デジタル変換部１０２によってサンプリングされ、このサンプリングで得られたデジタルデータが合成処理部１０４による合成処理に供される。したがって、各経路の遅延量の違いを吸収するように、各経路のアナログ／デジタル変換部１０２のサンプリングタイミングを調整することにより、回路設計によって各経路の遅延量を揃えた場合と同様のサンプリング結果を得ることができる。
【００２４】
ここで、各経路の遅延量に違いがある場合には、図２(ｄ)において太い点線で示したように、デジタル信号処理部１２０への入力信号の波形が劣化する。そして、入力信号波形の劣化は、デジタル信号処理部１２０で得られる復元データの劣化を惹き起こす。したがって、デジタル信号処理部１２０で得られる復元データを最適化するように、各経路のアナログ／デジタル変換部１０２のサンプリングタイミングを調整することにより、各経路の遅延量の違いによる位相ずれを補償することができる。なお、復元データに関する適応制御のための指標としては、例えば、デジタルイコライザ１２１に備えられる等化回路１２２での等化誤差を用いることができる。また、既知のテストデータが入力された際にクロックデータ復元部１２４によって得られる復元データと、このテストデータとの照合結果を適応制御のための指標として利用することもできる。
【００２５】
このように構成された受信装置では、受信装置に含まれる各素子の特性のばらつきや標準的な稼働環境と実際の稼働環境との差異に対応して、入力イコライザ部１００に設けられた複数の経路の遅延量を最適化することができる。これにより、入力イコライザ部１００の設計時に、それぞれの経路に含まれる微分器などの演算機能部などに備えられる回路素子を取捨選択して各経路の遅延量を調整する作業を不要とすることができる。また、各演算機能部の遅延量について、無用に大きなマージンを設定する必要もなくなるので、受信装置の回路設計の自由度が高くなり、ハードウェア量や消費電力量を抑制した設計が可能となる。
【００２６】
また、図１に示したように構成された入力イコライザ部１００は、入力信号を分岐してそれぞれ異なる演算を適用するタイプのアナログイコライザにおいて、演算結果の合成を行う加算器の前に、アナログ／デジタル変換部を配置した構成と捉えることができる。この入力イコライザ部１００において、アナログ／デジタル変換部１０２の前に配置された演算処理部１１０に含まれるアナログ回路は、折り返し雑音を低減するアンチエイリアスフィルタとしても機能する。したがって、上述したような入力イコライザ部１００を備えた受信装置では、折り返し雑音によるＳ／Ｎの劣化が軽減される。
【００２７】
更に、上述した入力イコライザ部１００に相当するアナログイコライザは、伝送経路における高周波信号の伝送損失を補償可能なハイパスフィルタとしても作用する。
【００２８】
なお、入力イコライザ部１００に備えられる演算処理部１１０において、各経路に備えられる演算機能部による遅延量は、ほぼ同程度であることが望ましい。次に、演算処理部１１０において、経路０，１，２にそれぞれ含まれる演算機能部による遅延量を同程度とする設計例について説明する。
【００２９】
図３に、演算処理部の一実施形態を示す。また、図４に、各演算機能部の一実施形態を示す。
【００３０】
図３に示した構成例では演算処理部１１０に含まれる増幅演算部１１１、一次微分演算部１１２，二次微分演算部１１３および可変増幅器１１４は、いずれも差動アンプを用いて構成される。また、二次微分演算部１１３は、２つの微分器「ｓ」をカスケード接続した構成を備えている。そして、増幅演算部１１１および一次微分演算部１１２は、それぞれの演算機能に対応する増幅器「１」および微分器「ｓ」に、増幅器「１」を接続した構成を備えている。また、各可変増幅器１１４は、それぞれ２つの可変増幅器を備えて構成されている。つまり、図３に示した構成例では、増幅演算部１１１、一次微分演算部１１２および二次微分演算部１１３をそれぞれ含む各経路０，１，２において、入力信号が通過する演算機能部の数が揃えられている。
【００３１】
また、図４(ａ)、(ｂ)、(ｃ)に示した回路は、上述した増幅器「１」、微分器「ｓ」および可変増幅器の一例を示す。図４(ａ)、(ｂ)、(ｃ)に示した例では、増幅器「１」、微分器「ｓ」および可変増幅器は、差動入力ｉｎ，ｉｎｘが入力されるトランジスタのソース側を接続する回路素子が異なる以外は同等となっている。つまり、図４に示した構成例では、各演算機能部の回路構成の共通化により、それぞれの演算機能部を通る信号経路長の統一が図られている。
【００３２】
このように、図３、図４を用いて説明したような回路設計を演算処理部１１０に適用することにより、図１に示した経路０，１，２にそれぞれ含まれる演算機能部による遅延量をほぼ同程度とすることができる。このようにして、各経路における遅延量が大まかにそろえたられた入力イコライザ部１１０では、タイミング調整部１０５によるサンプリングタイミング調整処理によって、各経路の遅延量を高い精度で補償することができる。
【００３３】
次に、デジタル信号処理部１２０に備えられたデジタルイコライザ(Ｄ−ＥＱ)１２１における等化誤差に基づいて、タイミング調整部１０５がアナログ／デジタル変換部１０２のサンプリングタイミングを調整する方法について説明する。
(実施形態２)
図５に、受信装置の別実施形態を示す。なお、図５に示した構成要素のうち、図１に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００３４】
図５に示した受信装置では、デジタルイコライザ１２１に備えられる等化制御部１２３利得調整コードを生成し、この利得調整コードに基づいて、演算処理部１１０に備えられた各可変増幅器１１４０，１１４１，１１４２の利得Ｃ０，Ｃ１，Ｃ２が制御される。
【００３５】
また、図５に示した受信装置に到来した受信信号は、この受信信号によって表される受信データのボーレートの２倍に相当する周波数でオーバーサンプリングされる。また、クロックデータ復元部１２４は、デジタルイコライザ１２１を介して入力されたサンプリングデータから復元データを抽出する。また、クロックデータ復元部１２４では、上述したサンプリングデータに基づいて、サンプリングクロックと受信データに埋め込まれたクロック信号との位相ずれを示す位相調整コードを生成する処理も行われる。この位相調整コードは、タイミング調整部１０５に渡され、後述するサンプリングクロックの位相調整処理に用いられる。
【００３６】
図５に示したタイミング調整部１０５には、上述した位相調整コードとリファレンスクロックに加えて、デジタルイコライザ１２１に備えられた等化制御部１２３で抽出された等化誤差が入力される。このタイミング調整部１０５は、リファレンスクロックに対して、位相調整コードで示される基準位相調整量と、等化誤差に基づいて各経路について設定される適応位相調整量とを適用して、各経路に対応するサンプリングクロックを生成する。また、タイミング調整部１０５では、上述した各経路に対応するアナログ／デジタル変換部１０２０，１０２１，１０２２用のサンプリングクロックとともに、デジタルイコライザ１２１用のサンプリングクロックが生成される。そして、このサンプリングクロックは、デジタルイコライザ１２１に供給される。
【００３７】
タイミング調整部１０５の詳細構成および動作の説明に先立って、このタイミング調整部１０５に入力される等化誤差および位相調整コードを生成するデジタルイコライザ１２１およびクロックデータ復元部１２４について説明する。
【００３８】
図６に、デジタルイコライザの実施形態を示す。また、図７に、クロックデータ復元部の構成例を示す。
【００３９】
図６に示した等化回路１２２は、入力データを増幅する可変増幅器ＤＥＦ０と、ｍ段のフィードバックループと、スライサ１２５とを備えて構成されている。図６に示した構成例では、第ｉ段のフィードバックループは、可変増幅器ＤＥＦｉとディレイＺ−１と加算器ＡＤＤｉとを備えている。また、スライサ１２５によって得られるサンプリングデータは、デジタルイコライザの出力として上述したクロックデータ復元部１２４に入力される。
【００４０】
また、等化制御部１２３は、スライサ１２６と減算器１２７と係数設定部１２８とを備えて構成されている。図６に示した例では、減算器１２７により、スライサ１２６の入力力から出力値が減算され、この減算結果が等化誤差として出力される。また、この等化誤差に基づいて、係数設定部１２８は、上述した可変増幅器ＤＥＦ０〜ＤＥＦｍの利得ｇ０〜ｇｍの値と、演算処理部１１０に備えられた可変増幅器１１４０，１１４１，１１４２の利得Ｃ０，Ｃ１，Ｃ２とが設定される。
【００４１】
図７に示したクロックデータ復元部１２４は、位相差検出部１４１と、２つの乗算器１４２ａ，１４２ｂと、２つの加算器１４３ａ，１４３ｂと、周波数レジスタ１４４と、位相レジスタ１４５と、調整コード生成部１４６とを備えている。
【００４２】
図７に示した例では、位相差検出部１４１、乗算器１４２ａ，加算器１４３ａ、周波数レジスタ１４４、加算器１４３ａ，位相レジスタ１４５および調整コード生成部１４６は、直列に接続されている。また、周波数レジスタ１４４の出力をフィードバックして加算器１４３ａに入力することにより、積分器が形成されている。一方、位相差検出部１４１の出力は、分岐されてもう一つの乗算器１４２ｂに入力される。そして、この乗算器１４２ｂの出力は、加算器１４３ｂにより、周波数レジスタ１４４の出力に加算され、位相レジスタ１４５に入力される。
【００４３】
図７に示した位相差検出部１４１には、上述したサンプリングクロックに基づくオーバーサンプリングで得られたサンプリングデータが入力される。このサンプリングデータには、データタイミングで得られたサンプリング結果(Ｄ)とバウンダリタイミングで得られたサンプリング結果(Ｂ)とが含まれている。このため、図７において、サンプリングデータを符号(Ｄ／Ｂ)で示した。位相差検出部１４１は、このサンプリングデータに基づいて、個々のサンプリングタイミングが適正なタイミングに比べて早い(E：Early)か遅い(L：Late)かを示す検出結果(Ｅ／Ｌ)を生成する。このようにして生成された検出結果は、周波数レジスタ１４４および位相レジスタ１４５に集計される。
【００４４】
調整コード生成部１４６は、位相レジスタ１４５の出力で示される集計値の変化に基づいて、サンプリングタイミングと適正なタイミングとの差分に対応する位相調整コードβを生成する。
【００４５】
次に、上述したようにして生成された等化誤差と位相調整コードβとに基づいて、タイミング調整部１０５がアナログ／デジタル変換部１０２０，１０２１，１０２２のサンプリングタイミングを調整する方法について説明する。
【００４６】
図８に、タイミング調整部の一実施形態を示す。図８に示した例では、４相のリファレンスクロックに基づいて、アナログ／デジタル変換部１０２０，１０２１，１０２２のサンプリングクロックと、デジタルイコライザ１２１用のサンプリングクロックとが生成されている。なお、図８において、符号ＡＤＣ０〜ＡＤＣ２は、それぞれアナログ／デジタル変換部１０２０，１０２１，１０２２を示す。また、符号Ｄ−ＥＱは、デジタルイコライザ１２１を示す。
【００４７】
図８に示したタイミング調整部１０５には、アナログ／デジタル変換部１０２０，１０２１，１０２２に対応して位相補間器１３１０，１３１１，１３１２が備えられている。また、タイミング調整部１０５は、デジタルイコライザ１２１に対応する位相補間器１３２と、調整制御部１３３および誤差記憶部１３４を備えている。
【００４８】
この誤差記憶部１３４には、上述した等化誤差が入力されており、誤差記憶部１３４は、調整制御部１３３からの指示に応じて、入力された等化誤差を記憶する。調整制御部１３３は、適切な適応制御アルゴリズムに従って各位相補間器１３１０，１３１１，１３１２向けの調整値τ０、τ１、τ２を生成する。これらの調整値τ０、τ１、τ２は、位相調整コードβと加算された上で、対応する位相補間器１３１０，１３１１，１３１２に設定される。
【００４９】
図８に示した例では、位相補間器１３２には、図５に示した演算処理部１１０の増幅器１１１を含む経路０に対応する調整値τ０と位相調整コードβとの加算結果が設定されている。なお、位相補間器１３２への設定には、位相調整コードβ、あるいはτ０、τ１、τ２のうち，それらの平均値に最も近い調整値をそのまま利用することもできる。
【００５０】
図９に、位相補間器の構成例を示す。また、図１０に、この位相補間器に含まれる位相混合器の構成例を示す。
【００５１】
図９に示した位相補間器１３１ｉ，１３２は、２つの位相混合器１３５Ｄ，１３５Ｂと２つの重み付け発生回路１３６Ｄ，１３６Ｂとを備えて構成される。なお、位相補間器１３１の符号に付された添え字は、対応するアナログ／デジタル変換部１０２０，１０２１，１０２２が属する経路の番号を示している。
【００５２】
図９に示した例では、位相混合器１３５Ｄが対応する重み付け発生回路１３６Ｄで生成された重みｗ０〜ｗ３に基づいて、４相のリファレンスクロック(θ０〜θ３)を合成することにより、データ用のサンプリングクロックＣＬＫＤが生成される。また、位相混合器１３５Ｂが対応する重み付け発生回路１３６Ｂで生成された重みｗ０〜ｗ３に基づいて、４相のリファレンスクロックを合成することにより、バウンダリ用のサンプリングクロックＣＬＫＢが生成される。なお、バウンダリ用の重み付け発生回路１３６Ｂには、上述した位相調整コードβと対応する調整値τｉ(ｉ＝０，１，２)との和が、目標となる位相回転量を示す位相調整コードとして入力される。そして、この位相調整コードに基づいて、重み付け発生回路１３６Ｂにより、４相のリファレンスクロックのそれぞれに対応する重みｗ０〜ｗ３が生成される。一方、データ用の重み付け発生回路１３６Ｄには、上述した位相調整コードβと対応する調整値τｉとの和に、更に、データとバウンダリのサンプリングタイミングのオフセットを加算した値を示す位相調整コードが入力される。
【００５３】
図１０に示すように、４相のリファレンスクロックθ０〜θ３を所望の割合で合成する位相混合器は、各相のリファレンスクロックθｊ(ｊ＝０〜３)をそれぞれ増幅する増幅回路１３７０〜１３７３を備えて構成される。各増幅回路１３７ｊ(ｊ＝０〜３)の利得は、対応するデジタル／アナログ変換器(ＤＡＣ)１３８ｊ(ｊ＝０〜３)が対応する重みｗｊに基づいて生成するバイアス電圧値で決定される。
【００５４】
なお、図１０に示した例では、増幅回路１３７０，１３７２に、互いに逆相の関係にあるリファレンスクロックθ０、θ２が、差動入力ｉｎ，ｉｎｘとして入力されている。一方、同様に逆相の関係にあるリファレンスクロックθ１、θ３は、増幅回路１３７１，１３７３に差動入力ｉｎ，ｉｎｘとして入力されている。
【００５５】
そして、これらの増幅回路１３７０〜１３７３の差動出力ｏｕｔ，ｏｕｔｘを互いに接続することにより、上述した各相のリファレンスクロックへの重みｗ０〜ｗ３が反映された三角波Ｓと逆相の三角波Ｓｘが生成される。このようにして得られた三角波Ｓ，Ｓｘを合成回路１３９において加算して合成することにより、所望の位相のサンプリングクロックを生成することができる。
【００５６】
次に、図８に示した調整制御部１３３により、等化誤差に応じて各位相補間器１３１０，１３１１，１３１２への調整値τ０、τ１、τ２を適応的に調整する処理について説明する。
【００５７】
受信装置の動作が開始すると、各アナログ／デジタル変換部１０２０，１０２１，１０２２の遅延量が初期化され、また、デジタルイコライザ１２１およびクロックデータ復元部１２４の初期化が行われる。そして、デジタルイコライザ１２１およびクロックデータ復元部１２４の位相ロックが完了した後に、調整制御部１３３は、以下に述べるような適応制御処理を開始する。
【００５８】
図１１に、サンプリングタイミング調整動作を表す流れ図を示す。
【００５９】
まず、クロックデータ復元部１２４によって生成される位相調整コードβが、タイミング制御部１０５に入力される(ステップ３０１)。次いで、調整制御部１３３により、各位相補間器１３１０，１３１１，１３１２に適用する調整値τ０、τ１、τ２が設定される(ステップ３０２)。調整制御部１３３は、例えば、演算処理部１１０に備えられた増幅器や微分器などの設計データに基づいて、経路０，１，２について典型的な条件における遅延量を予め推定しておくことができる。そして、ステップ３０２の処理を初めて実行する差異に、これらの推定値に相当する値を調整値τ０、τ１、τ２として設定することができる。
【００６０】
ステップ３０２で設定された調整値τ０、τ１、τ２に応じて、上述した位相補間器１３１０，１３１１，１３１２により、アナログ／デジタル変換部１０２０，１０２１，１０２２のサンプリングクロックの遅延量に変動が与えられる。これに応じて、アナログ／デジタル変換部１０２０，１０２１，１０２２のサンプリングタイミングが変動する。このサンプリングタイミングの変動は、合成処理部１０４による合成処理で得られる等化波形に反映され、更に、この等化波形が入力されるデジタルイコライザ１２１で得られる等化誤差Ｅに反映される。
【００６１】
ステップ３０２において設定された調整値τ０、τ１、τ２に対応するサンプリングタイミングの変動に応じて、この変動が反映された等化誤差Ｅがデジタルイコライザ１２１によって抽出され、図８に示した誤差記憶部１３４に入力される。そして、この等化誤差Ｅは、例えば、調整値τ０、τ１、τ２の組に対応して誤差記憶部１３４に保持される(ステップ３０３)。
【００６２】
その後、調整制御部１３３は、調整値τ０、τ１、τ２について想定される全ての組み合わせを試行したか否かを判定する(ステップ３０４)。ステップ３０４の否定判定の場合に、調整制御部１３３は、ステップ３０２に戻って調整値τ０、τ１、τ２を更新する。この場合は、新たな調整値τ０、τ１、τ２に対応するサンプリングタイミングの変動に応じて、この変動が反映された新たな等化誤差Ｅが誤差記憶部１３４に入力され、既に保持されている等化誤差に追加して保持される(ステップ３０３)。
【００６３】
調整制御部１３３は、調整値τ０、τ１、τ２の全ての組み合わせについての試行が完了するまで、ステップ３０２〜ステップ３０４を繰り返して実行する。そして、全ての組み合わせについての試行が完了したときに(ステップ３０４の肯定判定)、調整制御部１３３は、誤差記憶部１３４を参照し、最小の等化誤差に対応する調整値τ０、τ１、τ２を検出する(ステップ３０５)。
【００６４】
次に、調整制御部１３３は、ステップ３０５で検出した調整値τ０、τ１、τ２を各位相補間器１３１０，１３１１，１３１２に設定し、この設定を固定化して(ステップ３０６)処理を終了する。
【００６５】
このようにして、等化誤差Ｅに基づいて、アナログ／デジタル変換部１０２のサンプリングタイミングを調整するタイミング調整部１０５を実現することができる。なお、上述したように、調整値τ０、τ１、τ２を想定される範囲で様々に変化させていく過程で、等化誤差Ｅが所定の閾値以下となったときに、サンプリングクロックの遅延量の調整を終了させることもできる。
【００６６】
図９〜図１０を用いて説明した位相補間器１３１を用いてタイミング調整部１０５を構成した場合は、調整制御部１３３によって設定される調整値τ０、τ１、τ２に応じて、サンプリングクロックの遅延量を連続的に調整することが可能である。
【００６７】
一方、調整制御部１３３は、予め複数組の調整値τ０、τ１、τ２を用意しておき、これらを設定したときの等化誤差Ｅに基づいて、用意した調整値τ０、τ１、τ２の組のいずれかを選択することもできる。また、用意された複数組の調整値τ０、τ１、τ２は、各組の調整値τ０が他の二つの調整値τ１、τ２の間の値となるように値を選択することができる。このような制限を適用した調整値τ０、τ１、τ２の組は、図８に示したように、アナログ／デジタル変換部１０２０のサンプリングクロックとデジタルイコライザ１２１のサンプリングクロックとが共通であるような構成で有用である。
【００６８】
また、調整制御部１３３は、調整値τ０、τ１、τ２をそれぞれ変化させて、新しい調整値τ０、τ１、τ２の組を生成することもできる。なお、新たな調整値τ０、τ１、τ２を生成する際に、調整値τ０が他の二つの調整値τ１、τ２の間の値となるように生成することもできる。
【００６９】
ところで、上述したように、調整制御部１３３が、予め複数組の調整値τ０、τ１、τ２を用意しておく場合などでは、サンプリングクロックの遅延量の調整を離散的に行うこともできる。
【００７０】
図１２に、タイミング調整部の別実施形態を示す。なお、図１２に示した構成要素のうち、図８に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００７１】
図１２に示したタイミング調整部１０５は、上述した位相補間器１３１０，１３１１，１３１２，１３２に代えて、クロックセレクタ１５１０，１５１１，１５１２，１５２を備えている。そして、これらのクロックセレクタ１５１０，１５１１，１５１２，１５２には、ｎ相のリファレンスクロックが入力されている。ｎ相のリファレンスクロックは、例えば、互いに２π／nずつ位相の異なるクロック信号とすることができる。
【００７２】
クロックセレクタ１５１０，１５１１，１５１２は、入力されるｎ相のリファレンスクロックから、位相調整コードβにそれぞれ調整値τ０、τ１、τ２を加算した遅延量設定値で指定されるものを選択して出力する。また、クロックセレクタ１５２に入力する遅延量設定値は、上述した実施形態と同様に、クロックセレクタ１５１０への設定と共通化することができる。
【００７３】
図１３に、クロックセレクタの構成例を示す。図１３において、符号REF CLK1〜REF CLKnは、ｎ相のリファレンスクロックを示す。図１３に示した構成は、クロックセレクタ１５１０，１５１１，１５１２，１５２に共通である。
【００７４】
クロックセレクタ１５１ｉ(ｉ＝１〜３)，１５２は、デコーダ１５３と、各相のリファレンスクロックに対応するインバータ１５４ｋ(ｋ＝１〜ｎ)およびトランスファゲート１５５ｋを備えている。また、ｎ個のトランスファゲート１５５１〜１５５ｎの出力は互いに接続され、別のインバータ１５６を介して出力される。
【００７５】
図１３に示したデコーダ１５３は、例えば、入力される遅延量設定値が０〜２πをｎ分割した階級のうちどれに属するかを判定する。そして、判定結果で示される階級に対応するトランスファゲート１５５に、入力信号の通過を許可する制御信号を入力する。これにより、遅延量設定値に最も近い位相を持つリファレンスクロックが、対応するトランスファゲート１５５およびインバータ１５６を介して出力される。
【００７６】
このように構成されたクロックセレクタは、図９、図１０に示した位相補間器に比べて構成が簡略である。したがって、位相補間器に代えてクロックセレクタを用いることにより、タイミング調整部１０５のハードウェア量を削減することができる。
【００７７】
なお、調整制御部１３３により、予め用意された複数組の調整値τ０、τ１、τ２から最終的に設定する調整値を選択する場合には、上述したようなクロックセレクタを用いた離散的な位相調整が有用である。上述したような離散的な調整では、例えば、複数組の調整値τ０、τ１、τ２を考慮した位相を考慮して、選択肢となるｎ相のリファレンスクロックを用意することができる。このように選択肢を調整しておけば、離散的な調整を採用したことにより、連続的な調整を適用した場合よりもむしろ高い精度でサンプリングクロックの遅延量を調整することができる。
【００７８】
次に、サンプリングタイミングの適応制御のための指標として、既知のテストデータと復元データとの照合結果を利用する方法について説明する。
(実施形態３)
図１４に、受信装置の別実施形態を示す。なお、図１４に示した構成要素のうち、図５に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００７９】
図１４に示した受信装置は、データ照合部１０９を備えて構成される。このデータ照合部１０９は、パターンＩＤによって特定された既知のテストデータと、クロックデータ復元部１２４によって得られた復元データとを照合し、照合結果をタイミング調整部１０５に渡すように構成される。
【００８０】
図１５に、タイミング調整部の別実施形態を示す。図１５の例では、サンプリングクロックの遅延量の調整は、位相補間器１３１０，１３１１，１３１２，１３２によって行われる。なお、位相補間器１３１０，１３１１，１２１２，１３２に代えて、クロックセレクタ１５１０，１５１１，１５１２，１５２を用いる構成を採用することもできる。
【００８１】
図１５に示したデータ照合部１０９は、パターンメモリ１６１と比較処理部１６２とを備えている。パターンメモリ１６１には、例えば、パターンＩＤに対応して、このパターンＩＤで特定されるテストデータが格納される。そして、比較処理部１６２は、入力されるパターンＩＤに基づいて、対応するテストパターンをパターンメモリ１６１から読み出して、復元データと照合することができる。
【００８２】
この照合結果は、タイミング調整部１０５に設けられたエラー計数部１６３に入力されている。このエラー計数部１６３は、例えば、テストパターンと復元データとが不一致である旨の照合結果の入力に応じて、エラーの発生度数を１ずつ加算することにより、エラー発生数を計数することができる。
【００８３】
このようにして得られたエラー計数結果は、エラー率算出部１６４に渡される。エラー率算出部１６４は、例えば、入力されるエラー計数結果に基づいて、単位時間当たりのエラー数あるいは、エラー数がテストパターンのデータ長に占める割合を算出することができる。このエラー率算出部１６４で求められたエラー率は、誤差記憶部１３４に渡され、上述した等化誤差Ｅと同様に、調整制御部１３３からの指示に応じて誤差記憶部１３４に保持される。
【００８４】
図１６に、サンプリングタイミング調整動作を表す流れ図を示す。なお、図１６に示した手順のうち、図１１に示した手順と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００８５】
図１５に示した調整制御部１３３は、タイミング調整処理を開始する際に、位相調整コードを受け取るとともに、入力されるテストデータに対応するパターンＩＤをデータ照合部１０９に設定する(ステップ３０１，３１１)。
【００８６】
次いで、調整制御部１３３は、上述したステップ３０２と同様にして、位相補間器１３１０，１３１１，１３１２への調整値τ０、τ１、τ２を設定する。これらの調整値τ０、τ１、τ２に基づく調整適用後に得られたサンプリングデータに基づいて、クロックデータ復元部１２４により、復元データが得られる。そして、データ照合部１０９により、この復元データとテストデータとが照合され、この照合結果に基づいて、エラー率算出部１６４により、調整値τ０、τ１、τ２を対応するエラー率Ｒｎｅｗが算出され、誤差記憶部１３４に保持される(ステップ３１２)。
【００８７】
調整制御部１３３は、誤差記憶部１３４に保持されたエラー率Ｒｎｅｗとエラー率についての閾値Ｔｈｒと比較する（ステップ３１３）。この比較結果により、調整値τ０、τ１、τ２に対応するエラー率Ｒｍｉｎが閾値Ｔｈｒ以上であることが示された場合に(ステップ３１３の否定判定)、調整制御部１３３は、ステップ３０２に戻って調整値τ０、τ１、τ２を更新する。
【００８８】
ステップ３０２，３１２，３１３の処理を繰り返してサンプリングタイミングを調整していき、エラー率Ｒｍｉｎが閾値Ｔｈｒ未満となったときに(ステップ３１３の肯定判定)、調整制御部１３３は、ステップ３０６と同様にして調整値を固定化し、処理を終了する。
【００８９】
このようにして、既知のテストデータと復元データとの照合結果に基づいて、アナログ／デジタル変換部１０２０，１０２１，１０２２のサンプリングタイミングを適応的に制御することができる。
【００９０】
このように、復元データのエラー率を等化処理についての適応制御の指標とすることにより、等化波形の形状のみでは判断できない等化誤差が生じている場合にも対応して、サンプリングタイミングの制御を適正に制御することができる。このような場合としては、例えば、等化後の波形が伝送された信号の逆相に相当する波形となった場合が考えられる。このような場合には、等化後の信号波形自体は歪の少ない形状を備えているにもかかわらず、この信号から抽出される復元データはテストデータと一致しない。
【００９１】
図１５に示したように構成された受信装置では、上述したように、デジタルイコライザ１２１において等化誤差が抽出されない場合にも、テストデータと復元データとの不一致を検出して、サンプリングタイミングの調整を継続させることができる。
【００９２】
なお、サンプリングタイミングの調整処理に、上述したような復元データのエラー率と、デジタルイコライザ１２１において抽出される等化誤差との双方を利用することも可能である。
【００９３】
例えば、調整制御部１３３は、上述したステップ３１３において、エラー率Ｒｎｅｗを閾値Ｔｈｒと比較するとともに、等化誤差Ｅと等化誤差についての閾値Ｔｈｅと比較し、両方の条件が満たされたときに、調整処理を終了する制御を行うことができる。
【００９４】
ところで、上述した演算処理部１１０に備えられる可変増幅器１１４０，１１４１，１１４２の機能は、デジタル信号への変換後に行っても等価な結果が得られる。つまり、これらの可変増幅器１１４０，１１４１，１１４２による増幅機能は、アナログ／デジタル変換部１０２０，１０２１，１０２２の後に配置することが可能である。次に、上述した０．経路１、経路２に含まれる増幅演算処理を、Ａ／Ｄ変換後に実行するようにした受信装置について説明する。
(実施形態４)
図１７に、受信装置の別実施形態を示す。なお、図１７に示した構成要素のうち、図５に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００９５】
図１７に示した演算処理部１１０は、増幅演算部１１１と１次微分演算部１１２と２次微分演算部１１３とを備えて構成されている。そして、増幅演算部１１１、１次微分演算部１１２および２次微分演算部１１３の出力が、対応するアナログ／デジタル変換部１０２０，１０２１，１０２２に入力されている。
【００９６】
また、図１７に示した信号合成部１０６は、アナログ／デジタル変換部１０２０，１０２１，１０２２に対応する乗算器１０７０，１０７１，１０７２を備える。これらの乗算器１０７０，１０７１，１０７２は、対応するアナログ／デジタル変換部１０２の出力に対して、等化制御部１２３から指定された利得調整コードに基づく乗算処理を行う。そして、乗算器１０７０，１０７１，１０７２の出力は、加算器１０８によって加算され、デジタルイコライザ１２１に入力される。
【００９７】
図１７に示したように構成された受信装置では、信号合成部１０６に備えられた乗算器１０７０，１０７１，１０７２に設定する利得を調整することにより、受信信号の等化処理を実現することができる。つまり、この等化処理により、図５に示した可変増幅器１１４０，１１４１，１１４２の利得調整によるアナログ的な等化処理に加えて、図６に示したデジタルイコライザ部１２１によるデジタル的な等化処理を実現することができる。
【００９８】
したがって、図１４に示したデジタルイコライザ１２１の等化回路１２２は、加算器１０８の出力信号を、スライサ１２５を介してクロックデータ復元部１２４に渡すように構成することができる。また、このスライサ１２５への入力信号が、図６に示した構成と同様に、等化制御部１２３に渡され、この入力信号から等化誤差が抽出される。
【００９９】
このようにして抽出された等化誤差は、タイミング調整部１０５に渡され、上述したようなタイミング調整処理が行われる。また、等化制御部１２３は、この等化誤差に基づいて、乗算器１０７０，１０７１，１０７２において、対応するアナログ／デジタル変換部１０２０，１０２１，１０２２の出力に乗算される係数を示す利得調整コードＣ０，Ｃ１、Ｃ２を生成することができる。
【０１００】
つまり、図１７に示したように構成された受信装置では、信号合成部１０６に備えられた乗算器１０７０，１０７１，１０７２と加算器１０８と、等化制御部１２３とによって、デジタルイコライザ１２１に相当する作用が実現されている。このとき、等化制御部１２３により、乗算器１０７０，１０７１，１０７２に指定する係数を調整する係数調整部の機能が果たされている。
【０１０１】
このように構成された受信装置では、上述したように、デジタルイコライザ１２１の等化回路１２２の回路構成を大幅に簡略化することが可能である。この回路構成の簡略化は、デジタル信号処理部１２０への入力信号がデマルチプレクサなどによって並列化される構成では、非常に有用である。
【０１０２】
以上の実施形態において説明した技法は、上述した組み合わせ以外の組み合わせでも適用することができる。
【０１０３】
また、以上の説明に関して、更に、以下の各項を開示する。
(付記１)  伝送路を介して入力される受信信号を複数の経路に分岐する分岐部と、
前記分岐された複数の経路を介して入力される受信信号に対してそれぞれ異なる演算処理を適用する演算処理部と、
前記各経路に対応して設けられ、対応する演算処理が為された信号をそれぞれサンプリングしてデジタル信号に変換するアナログ／デジタル変換部と、
前記各経路に対応するアナログ／デジタル変換部で得られたデジタル信号を合成する信号合成部と、
前記信号合成部で合成されたデジタル信号から前記受信信号で表されるデータを復元するための処理を行うデジタル信号処理部と、
前記デジタル信号処理部で得られる復元データを最適化するように、前記各経路に対応するアナログ／デジタル変換部のサンプリングタイミングをそれぞれ調整するタイミング調整部と
を備えたことを特徴とする受信装置。
(付記２)  前記デジタル信号処理部は、前記信号合成部で合成されたデジタル信号について適応等化処理を行うデジタルイコライザを備え、
前記タイミング調整部は、前記デジタルイコライザにおける等化誤差に基づいて、前記各アナログ／デジタル変換部のサンプリングタイミングの調整を行う
ことを特徴とする付記１に記載の受信装置。
(付記３)  前記伝送路を介して所定のテストデータを表す受信信号が入力された際に、前記デジタル信号処理部で得られる復元データと前記テストデータとを照合するデータ照合部を備え、
前記タイミング調整部は、前記データ照合部による照合結果に基づいて、前記各アナログ／デジタル変換部のサンプリングタイミングの調整を行う
ことを特徴とする付記１または付記２に記載の受信装置。
(付記４)  前記デジタル信号処理部は、前記信号合成部で合成されたデジタル信号から前記受信信号で表されるデータを復元するクロックデータ復元部を備え、
前記タイミング調整部は、前記クロックデータ復元部で得られる復元データに対応する基準タイミングに加える変分を調整することにより、前記各アナログ／デジタル変換部のサンプリングタイミングの調整を行う
ことを特徴とする付記１乃至付記３のいずれかに記載の受信装置。
(付記５)  前記タイミング調整部は、前記各経路に対応して設けられ、互いに位相の異なる複数のリファレンスクロックから所望の位相を持つサンプリングクロックを生成して、対応するアナログ／デジタル変換部に入力する位相補間器を備えた
ことを特徴とする付記１に記載の受信装置。
(付記６)  前記タイミング調整部は、前記各経路に対応して設けられ、互いに位相の異なる複数のリファレンスクロックのいずれかを選択して、対応するアナログ／デジタル変換部に入力するクロックセレクタを備えた
ことを特徴とする付記１に記載の受信装置。
(付記７)  前記信号合成部は、
前記各経路に対応して設けられ、対応するアナログ／デジタル変換部で得られたデジタル信号に指定された係数を乗じる処理を行う乗算器と、
前記デジタル信号処理部で得られる復元データを最適化するように、前記各乗算器に指定する係数を調整する係数調整部とを備えた
ことを特徴とする付記１乃至付記４のいずれかに記載の受信装置。
【符号の説明】
【０１０４】
１００  入力イコライザ部
１０１  分岐部
１０２  アナログ／デジタル変換部(ＡＤＣ)
１０４，１０６  信号合成部
１０５  タイミング調整部
１０７  乗算器
１０８  加算器
１０９  データ照合部
１１０  演算処理部
１１１  増幅演算部
１１２  １次微分演算部
１１３  ２次微分演算部
１１４  可変増幅器
１２０  デジタル信号処理部
１２１  デジタルイコライザ(Ｄ−ＥＱ)
１２２  等化回路
１２３  等化制御部
１２４  クロックデータ復元部(ＣＤＲ)
１２５，１２６  スライサ
１２７  減算器
１２８  係数設定部
１３１，１３２  位相補間器
１３３  調整制御部
１３４  誤差記憶部
１３５Ｄ，１３５Ｂ  位相混合器
１３６Ｄ，１３６Ｂ  重み付け発生回路
１３７  増幅回路
１３８  デジタル／アナログ変換器(ＤＡＣ)
１３９  合成回路
１４１  位相差検出部
１４２ａ，１４２ｂ  乗算器
１４３ａ，１４３ｂ  加算器
１４４  周波数レジスタ
１４５  位相レジスタ
１４６  調整コード生成部
１５１，１５２  クロックセレクタ
１５３  デコーダ
１５４，１５６  インバータ
１５５  トランスファゲート
１６１  パターンメモリ
１６２  比較処理部
１６３  エラー係数部
１６４  エラー率算出部
【図１】
0005499906.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005499906.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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