(57)【特許請求の範囲】
【請求項１】
・電荷積分器（ＣＳＡ）、
・低域通過フィルタ（ＬＰＦ）、
・入力コンデンサ（Ｃｉｎ，ＣＣＤＳ）を有する相関２重サンプリング回路（ＣＤＳ）、・サンプル・ホールド回路（Ｓ／Ｈ）及び
・ＡＤ変換器（ＡＤＣ）から成る静電容量式タッチアプリケーション用の回路において、  前記低域通過フィルタ（ＬＰＦ）が、前記サンプル・ホールド回路（Ｓ／Ｈ）のナイキスト周波数より低いカットオフ周波数を有し、
前記低域通過フィルタが、前記入力コンデンサ（Ｃｉｎ，ＣＣＤＳ）及び直列抵抗器（ＲＬＰＦ＋ＣＤＳ）とから成ること、
前記電荷積分器（ＣＳＡ）は、１つの電荷感知増幅器と、仮想接地に対する電荷を積分するための手段とから成り、
１つのコンデンサ（Ｃｆｂ）が、前記ＡＤ変換器の前記第１段内に組み込まれた前記サンプル・ホールド回路（Ｓ／Ｈ）と、前記低域通過フィルタ（ＬＰＦ）及び前記相関２重サンプリング回路（ＣＤＳ）を組み込んでいる１つのブロック（２３）との間で共有されること、及び
前記低域通過フィルタ（ＬＰＦ）、前記相関２重サンプリング回路（ＣＤＳ）、前記サンプル・ホールド回路（Ｓ／Ｈ）及び前記ＡＤ変換器（ＡＤＣ）の前記第１段が、前記１つのブロック（２３）内に統合され、
前記１つのブロック（２３）が、
・前記電荷積分器（ＣＳＡ）の出力部と前記入力コンデンサ（Ｃｉｎ）との間に接続された前記直列抵抗器（ＲＬＰＦ＋ＣＤＳ）、
・前記直列抵抗器（ＲＬＰＦ＋ＣＤＳ）と１つの入力スイッチ（１，２）との間に接続された前記入力コンデンサ（Ｃｉｎ）、
・前記入力コンデンサ（Ｃｉｎ）と１つの増幅器（８）の仮想接地との間に接続された前記入力スイッチ（１，２）、
・前記増幅器（８）、
・前記仮想接地と前記増幅器（８）の出力部との間に接続された前記増幅器（８）用の１つのリセットスイッチ（１）、
・前記仮想接地と１つのノード（８５）との間に接続された１つのフィードバックコンデンサ（Ｃｆｂ）、
・１つの第１事前充電スイッチ（１）、１つの第２フィードバックスイッチ、１つの第３スイッチ（３）及び１つのＤＡ変換器（ＤＡＣ）並びに
・前記増幅器（８）の出力部に接続された１つの比較器（９）から構成され、
前記ノード（８５）が、前記第１事前充電スイッチ（１）、前記第２フィードバックスイッチ（２）及び前記第３スイッチに接続され、
前記第３スイッチ（３）が、前記ＤＡ変換器（ＤＡＣ）に接続され、
前記増幅器（８）が、前記相関２重サンプリング回路（ＣＤＳ）と前記ＡＤ変換器（ＡＤＣ）の前記第１段との双方の増幅器の機能を統合する当該回路。
【請求項２】
前記低域通過フィルタ（ＬＰＦ）及び前記相関２重サンプリング回路（ＣＤＳ）は、前記１つのブロック（２３）に統合されている請求項１に記載の回路。
【請求項３】
前記ＡＤ変換器（ＡＤＣ）は、１つの第１段と複数のさらなる段とから成る１つのスイッチドキャパシタＡＤ変換器であり、
前記第１段は、１つの逐次比較近似レジスタ（ＳＡＲ）と１つのフィードバックＤＡ変換器とから成り、
１つの増幅器が、前記サンプル・ホールド回路（Ｓ／Ｈ）と前記ＡＤ変換器の前記第１段との間で共有されている請求項１に記載の回路。
【請求項４】
初期化フェーズ（Ｉ）中に：
前記入力コンデンサ（Ｃｉｎ）が、前記入力スイッチ（１，２）を閉じることによって第１サンプリング電圧（Ｖｉｎ＿ｃｄｓ１）に事前充電され、
前記増幅器（８）が、前記リセットスイッチ（１）を閉じることによってリセットされ、
前記フィードバックコンデンサ（Ｃｆｂ）が、前記事前充電スイッチ（１）を閉じることによって初期化電圧（Ｖｉｎｉｔ＿ｃｄｓ）に事前充電され、
電荷積分フェーズ（ＣＩ）中に：
前記入力コンデンサ（Ｃｉｎ）の第１サンプリング電圧（Ｖｉｎ＿ｃｄｓ１）が、第２サンプリング電圧（Ｖｉｎ＿ｃｄｓ２）に変化し、
前記入力スイッチ（１，２）が閉じられたままであり、前記リセットスイッチ（１）と前記事前充電スイッチ（１）とが開かれ、
前記第２サンプリング電圧（Ｖｉｎ＿ｃｄｓ２）と前記第１サンプリング電圧（Ｖｉｎ＿ｃｄｓ１）との差に比例する変換されるべき第１電圧（Ｖｉｎ＿ａｄｃ）を生成するため、前記フィードバックコンデンサ（Ｃｆｂ）が、フィードバックスイッチ（２）を閉じることによって前記増幅器（８）のフィードバック経路に切り替えられ、
ＡＤ変換フェーズ中に（Ａ／Ｄ  Ｃ）：
前記フィードバックスイッチ（２）が開かれ、
前記第１電圧（Ｖｉｎ＿ａｄｃ）と前記第２電圧（Ｖｄａｃ）との差に比例する第３電圧（Ｖｅｒｒｏｒ）を生成するため、前記フィードバクコンデンサ（Ｃｆｂ）が、ＤＡ変換器（ＤＡＣ）によって生成された第２電圧（Ｖｄａｃ）に切り替えられる、上記のフェーズから成る請求項１に記載の回路のための方法。
【請求項５】
前記初期化フェーズ（Ｉ）は、
前記残留コンデンサ（Ｃｒｅｓｉｄｕｅ）が、前記第４事前充電スイッチ（１，２）を閉じることによって残留初期化電圧（Ｖｉｎｉｔ＿ｒｅｓｉｄｕｅ）に事前充電される上記のステップをさらに有し、
前記電荷積分フェーズ（ＣＩ）は、
前記第４事前充電スイッチ（１，２）が、前記電荷積分フェーズ（ＣＩ）の終了時に開かれる上記のステップをさらに有し、
前記ＡＤ変換フェーズ（Ａ／Ｄ  Ｃ）は、
前記残留コンデンサが、前記第３スイッチ（３）を閉じることによって、前記フィードバックコンデンサ（Ｃｆｂ）の代わりに前記増幅器のフィードバック経路に切り替えられる上記のステップをさらに有する請求項４に記載の方法。
【請求項６】
静電容量式タッチ装置において、
この静電容量式タッチ装置は：
・複数のセンスコンデンサの、第１のＮ個の横列と第２のＭ個の縦列とから成る１つのアレイと、
・１つの入力信号（１１）を生成し、横列走査速度（１／Ｎ）でこの入力信号を前記横列の各々に対して番地付けするための手段と、
・請求項１に記載の前記第２のＭ個（Ｍ）の前記回路とから構成されている当該静電容量式タッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野
本発明は、一般に静電容量式タッチアプリケーションで使用されるデジタル出力部を有する回路に関する。
【背景技術】
【０００２】
関連技術の説明
静電容量センサーは、限定されないものの、タッチパッド、タッチパネル、タッチスクリーン又は投影型静電容量式ディスプレイのような、物体の存在の検出が含まれる様々な応用分野で使用される。
【０００３】
図１は、可能な静電容量式センス測定回路１０を示す。センスコンデンサＣｓｅｎｓが、アクイジションチェーンの−電荷積分器−第１ブロック１の入力部に接続されている。電荷積分器の増幅器の非反転入力端子が、一定の電圧に保持されているので、仮想接地が、この増幅器の反転入力端子に存在する。つまり、この電荷積分器の増幅器の入力電圧も、一定に保持される。仮想接地に対する当該電荷感知が、電源に対ノイズ性を与える。フェーズのリセットが、電荷積分器１の出力電圧Ｖｉｎｔを良好に確定された初期化値にさせる。当該フェーズのリセット後に、出力電圧Ｖｉｎｔの初期値、つまり電荷積分器のＶｉｎｔ＿ｉｎｉｔが、チェーン１０の残りのブロックによって濾波されてサンプリングされる。すなわち、電荷が、センスコンデンサＣｓｅｎｓから電荷積分器１の積分コンデンサＣｉｎｔに移動され得る。全ての電荷が移動された後に、電荷積分器１の出力電圧Ｖｉｎｔ＿ｆｉｎａｌが、
【０００４】
【数１】
0005563722.tif 000002
になる。
【０００５】
この場合、Ｑは、移動電荷である。例えば静電容量の変化に起因するセンスコンデンサＣｓｅｎｓ中に蓄えられた電荷の任意の変化が、当該積分器の出力電圧Ｖｉｎｔの変化として確認され得る。
【０００６】
センスコンデンサＣｓｅｎｓの電荷の変化を測定するための、電流源と内部の積分コンデンサＣｉｎｔとの使用に基づく電荷積分器の様々な実施の形態が、文献及び別の特許によって公知であり且つ当業者によって想起され得る。
【０００７】
図１中に示された第２ブロック２′は、低域通過フィルタである。この低域通過フィルタの目的は、Ｖｉｎｔを著しく変えることなしにこのＶｉｎｔから高周波成分を除去することである。特に、この低域通過フィルタの目的は、ナイキストの関係式を考慮してその次のサンプリングブロック３のサンプリングレートの関数における信号Ｖｉｎｔの帯域幅を制限することである。したがって、この低域通過周波数のカットオフ周波数、つまり例えば３ｄＢのコーナーによって定義される、影響されなかった低い周波数帯域と高い周波数帯域とが一致するフィルタ応答における地点は、サンプリングブロック３のナイキスト周波数より低い。
【０００８】
好ましくは、静電容量式センス測定回路１０が、第３ブロック２″の相関２重サンプリング（ＣＤＳ）ブロックとして構成される。この相関２重サンプリングブロックの機能は、望まないオフセット又はノイズを除去するために１回は既知の状態で、１回は未知の状態でその入力を２回サンプリングすることである。差動信号つまりこのブロック２″の出力を生成するため、既知の状態、例えばリセット状態から測定された値が、次いで未知の状態、例えば電荷の移動から減算される。
【０００９】
第４ブロック３は、サンプル・ホールド（Ｓ／Ｈ）回路である。現在の電荷が、最後のブロックのＡＤ変換器４自体によってデジタルに変換される間に、サンプリングされるべき新しい電荷の入力を可能にするため、このサンプル・ホールド回路は、電荷移動フェーズの終了時にＣＤＳの出力を記憶し、Ａ／Ｄ変換４の全期間に対して入手可能に当該出力を保持することを要求される。
【００１０】
図１で提唱された回路は、幾つかの段を有する。これらの段の各々が、ノイズを発生し、シリコンの一部の領域を必要とし、給電される。多数のセンスコンデンサから成るタッチパネルでは、必要とされる表面及び電力消費が、問題となる。
【００１１】
米国特許第５５４３５９１号明細書（Ｓｙｎａｐｔｉｃｓ）は、電荷感知が電源に対する電流積分によって実行される装置を開示する。この機能が、当該装置を電源ノイズに対して敏感にさせる。低周波ノイズが、二重極性平均化によってキャンセルされるとしても、ノイズ除去効果は、タイミングの応答速度によって決まる。４つの入力線又はチャネルが、１つのチャネルに多重化される。各入力線又はチャネルが、電流積分装置、フィルタ、サンプル・ホールド回路（Ｓ／Ｈ）から構成されている。当該１つのチャネルは、任意のＡＤ変換器（ＡＤＣ）の入力部である。４つのチャネル間で共有している当該ＡＤ変換器が、変換速度を制限し、空間非線形性、つまり隣接したチャネル間の相違に関する非線形性を悪化させる。さらに、説明した当該装置が、タッチパネル内に組み込まれている。このタッチパネル内では、横一列の全ての電極と縦一列の全ての電極とが、同時に感知される。
【００１２】
米国特許第５７９０１０７号明細書（Ｌｏｇｉｔｅｃｈ／Ｅｌａｎ）は、電荷感知が基準発振器とセンスコンデンサを有する発振器との間の周波数測定によって実行される。次いで、当該周波数測定を示す電圧信号が、電圧基準と混合され、混合器の出力が、フリップフロップによって実現される低域通過フィルタ（ＬＰＦ）に送信され、ＡＤ変換器を使用することなしにデジタル計数器を駆動させるために使用される。当該提案された回路は、低周波のノイズ除去を実行しない。さらに、当該電荷感知は、基準発振器の精度に対して敏感である。
【００１３】
米国特許第７３１２６１６号明細書（Ｃｙｐｒｅｓｓ）は、逐次比較近似型の静電容量測定回路に関する。この回路内では、電荷感知が、スイッチに接続された電流源を用いてセンスコンデンサを高周波で充電して放電することによって発生された実効抵抗（（ｆｓｗｉｔｃｈ・Ｃｓｅｎｓｉｎｇ）−１に比例するＲｅｆｆ）を測定することによって実行される。当該回路は、電圧を平均化するための調整可能な低域通過フィルタも有する。次いで、この低域通過フィルタの出力電圧が、電圧基準と比較され、逐次比較近似ＡＤ変換器（ＳＡＣ）に送信される。当該チェーンは、相関２重サンプリング回路もサンプル・ホールド回路も有しない。同様に、当該提案された回路は、低周波のノイズ除去を実行しない。
【００１４】
米国特許第７６５６３９４号明細書は、マルチタッチパネルで使用される装置に関する。この場合、電荷感知が、３つのスイッチと１つの電圧源とを使用することでセンスコンデンサと積分コンデンサとの間で分け合っているシーケンシャル電荷によって実行される。必要となるフェーズの数が、希望する出力電圧の精度によって決まる。アナログ・デジタル変換前に、補正フェーズからメモリ内に記憶されたタッチしていないパネルイメージが、出力電圧から除去される。ＡＤ変換器の形態が規定されていなく、低域通過フィルタも相関２重サンプリング回路も存在しない。ＡＤ変換器を伴う複数の電荷センサーが、分配配置又は提供され得る。同様に、当該提案された装置は、低周波のノイズ除去を実行しない。
【００１５】
米国特許第７６６３６０７号明細書（Ａｐｐｌｅ）は、電荷感知が仮想接地に対する電荷積分によって実行されるタッチパネルを開示する。したがって、当該装置は、電源の良好な対ノイズ性を呈する。しかしながら、Ｎ個の電荷感知チャネルが、ただ１つのＡＤ変換器の入力部に多重送信される。当該形態が規定されていない。１つのＡＤ変換器が、Ｎ個のチャネルに対して使用されるので、変換速度が、その他の解決手段に比べて低い。さらに、この場合にも、低周波にノイズが除去されない。
【００１６】
欧州特許第２２２４５９６号明細書（Ｇｅｎｅｒａｌ  Ｅｌｅｃｔｒｉｃ  Ｃｏｍｐａｎｙ）は、「低利得」（例えば、マンモグラフィー）と「高利得」（例えば、Ｘ線透視システム）との双方の測定から成る医療用の２ゲインシステムを開示する。初期電荷が、「低利得」測定中に積分器の２つのコンデンサに分配される。この「低利得」測定後に、「高利得」測定が実行される。この「高利得」測定中に、１つのコンデンサが、このコンデンサを基準電圧に接続することによってフィードバックループから除去され、電荷が、残りのコンデンサに対して再分配される。
【００１７】
米国特許第７０５３８０６号明細書（Ｇｅｎｅｒａｌ  Ｅｌｅｃｔｒｉｃ  Ｃｏｍｐａｎｙ）は、ＤＡ変換器の出力値と希望するＡＤ変換器の入力値との間の希望する関係を複数のセグメントに区分することから成る、オートレンジ・アーキテクチャを補正するためのシステム及び方法に関する。各セグメントは、オフセット値及び利得値を有する。当該各セグメントが、バッファによって構成された１つの低域通過フィルタ、調整可能な１つの抵抗器、Ａ／Ｄ変換中に低域通過フィルタをチャネルの帯域幅に動的に調整可能にするための調整可能な２つのコンデンサから構成される。
【００１８】
米国特許第２００８０１５８１７５号明細書（Ａｐｐｌｅ）は、ＤＡ変換器、増幅器及び混合器を用いてルックアップテーブルによって命令される加算回路を有するタッチスクリーン用の回路を開示する。
【００１９】
米国特許第２００３０２０５６６０号明細書（シャープ株式会社）は、マルチプレクサから成る２次元イメージセンサ用の電荷量検出回路を開示する。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】米国特許第５５４３５９１号明細書
【特許文献２】米国特許第５７９０１０７号明細書
【特許文献３】米国特許第７３１２６１６号明細書
【特許文献４】米国特許第７６５６３９４号明細書
【特許文献５】米国特許第７６６３６０７号明細書
【特許文献６】欧州特許第２２２４５９６号明細書
【特許文献７】米国特許第７０５３８０６号明細書
【特許文献８】米国特許第２００８０１５８１７５号明細書
【特許文献９】米国特許第２００３０２０５６６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２１】
従来の技術によれば、公知の別の解決手段より簡単な構造を成す静電容量式タッチアプリケーション用の回路が要求される。減少された低周波ノイズを呈する回路も要求される。
【００２２】
さらに、より良好で且つ制限されない変換速度と減少された空間非線形性とを呈する回路が要求される。
【課題を解決するための手段】
【００２３】
本発明の概要
本発明によれば、これらの課題は、請求項１に記載の静電容量式タッチアプリケーション用の回路によって解決され、請求項４に記載の方法によって解決され、請求項６に記載の静電容量式タッチ入力装置によって解決される。
【００２４】
従来の技術と比較した当該回路の利点には、特に、幾つかの機能を同じブロック内で結合することによって、つまり複数のブロックを統合することによって、必要とされるブロックの数を減少させる可能性がある。当該可能性が、全表面及び電力消費を減少させる。
【００２５】
好ましくは、ＣＤＳブロックの入力コンデンサが、低域通過フィルタＬＰＦを構成する直列抵抗器に結合される。この方式では、ＬＰＦとＣＤＳとの機能が、１つのブロック内で結合される。この直列抵抗器の抵抗値が、入力コンデンサの静電容量値と共に、全体を結合されたブロックＬＰＦ＋ＣＤＳによって実行されるフィルタリングの関数のカットオフ周波数を、ナイキスト条件を満足するための、後続するサンプリングブロック３のサンプリング速度に応じて決定することを可能にする。
【００２６】
さらに、バッファの消費電力部及びバッファのノイズ源と一緒に、当該バッファが省略され得る。換言すれば、ＬＰＦブロックとＣＤＳブロックとが、１つのブロックに統合される。
【００２７】
この文章では、表現「２つ以上のブロックを１つのブロックに統合」するとは、少なくとも１つの回路要素が統合された複数のブロック間で共有されることを意味する。したがって、各ブロックを隔離することが不可能である。したがって、少なくとも１つの要素が、２つのブロック間で共有されるので、当該統合されたブロックの要素の数が、任意の共有された要素のない２つ以上の等価な分離された複数のブロックを構成するために必要とされる要素の数より少なく、ノイズレベル、電力消費及びシリコンウエハ上で必要とされる面積を減少させることを可能にする。
【００２８】
当該提唱されたチェーンのＡＤ変換器は、１つの第１段と複数のさらなる段とから成るスイッチドキャパシタＡＤ変換器、例えば多段ＡＤ変換器である。当該第１段は、逐次比較近似レジスタ（ＳＡＲ）とフィードバック経路内のＤＡ変換器とを有し得る。この場合には、Ｓ／Ｈブロックとこの第１段とが、１つのブロックに統合される。つまり、１つの増幅器が、１つのスイッチドキャパシタＡＤ変換器の、Ｓ／Ｈブロックと第１段とによって共有される。当該複数のさらなる段は、１つのパイプライン型ＡＤ変換器、１つの循環型ＡＤ変換器、又は２つ以上のカスケードされた構成要素から構成される。各構成要素は、１つの循環型ＡＤ変換器である。
【００２９】
本発明に固有の特徴は、統合されたＳ／Ｈを有するＡＤ変換器の第１段が、ＬＰＦ＋ＣＤＳを有する１つのブロックに統合され得る。
【００３０】
一実施の形態では、１つのコンデンサが、ＬＰＦ＋ＣＤＳブロックとＳ／Ｈ＋ＡＤＣブロックとの間で共有され、このＬＰＦ＋ＣＤＳブロックのフィードバックコンデンサの機能と、Ｓ／Ｈ＋ＡＤ変換器ブロックの入力コンデンサの機能とを実行する。
【００３１】
別の実施の形態では、Ｓ／Ｈ＋ＡＤＣのブロックが、１つの増幅器を有し、ＬＰＦ＋ＣＤＳのブロックのフィードバックコンデンサの機能を実行する１つのコンデンサだけではなくて、ＬＰＦ＋ＣＤＳのブロックの増幅器の機能とＳ／Ｈ＋ＡＤＣのブロックの増幅器の機能とを統合する１つの増幅器も、当該２つのブロック間で共有される。
【００３２】
好ましくは、良好な空間非線形性を呈させるため、第１段のフィードバックループ内のＤＡ変換器が、１つの共通の抵抗分割器からタブを選択することによって実現され得る。
【００３３】
別の実施の形態では、ＡＤ変換器の分解能が、誤差又は残留電圧を生成して評価することによって向上される。この誤差又は残留電圧は、ＬＰＦ＋ＣＤＳブロックの入力信号と、ＳＡＲ及びフィードバック経路内のＤＡ変換器によって生成されるその入力信号の近似値との差を増幅したものとして定義される。
【００３４】
一実施の形態では、当該提唱された回路が、ＣＳＡ及び／又はＬＰＦ＋ＣＤＳをオフセット変動によって最適化することを可能にする。
【００３５】
図面の簡単な説明
本発明は、例示され且つ図面によって示された実施の形態の説明を用いてより良好に理解される。
【図面の簡単な説明】
【００３６】
【図１】デジタル出力部を有する静電容量センス回路の構成を示す。
【図２】静電容量センサーＩＣを有する静電容量式タッチ入力装置を示す。
【図３】静電容量センサーインタフェース回路の可能な異なる構成を示す。
【図４】本発明による電荷センス増幅器の一実施の形態を示す。
【図５】電荷センス回路内の３つの電圧のそれぞれのアクイジションサイクルを示す。
【図６】本発明の一実施の形態による低域通過フィルタと相関２重サンプリング回路との、１つのブロックへの統合化を示す。
【図７】サンプル・ホールド回路＋ＡＤ変換器ブロックのアナログ差動段の可能な構成を示す。
【図８】サンプル・ホールド回路＋ＡＤ変換器ブロックのアナログ差動段の可能な構成を示す。
【図９】相関２重サンプリング回路を伴う逐次比較近似ＡＤ変換器の一実施の形態を示す。
【図１０】サンプル・ホールド回路＋ＡＤ変換器ブロックが後続する低域通過フィルタ＋相関２重サンプリング回路ブロックの一実施の形態を示す。
【図１１】本発明による回路の一実施の形態を示す。
【図１２】本発明の一実施の形態による図１１の回路の複数の動作に対する異なるフェーズの一実施の形態を示す。
【図１３】読み出し周波数を最適化するための本発明による回路の別の可能な実施の形態を示す。
【図１４】本発明の一実施の形態による図１３の回路の複数の動作に対する異なるフェーズの一実施の形態を示す。
【図１５】サンプル・ホールド回路＋ＡＤ変換器ブロックが後続する低域通過フィルタ＋相関２重サンプリング回路ブロックの別の実施の形態を示す。
【図１６】本発明による回路の別の実施の形態を示す。
【図１７】３つの異なるフェーズにおける図１６の回路の動作を示す。
【図１８】４つの動作フェーズを有する回路の別の実施の形態を示す。
【図１９】本発明の一実施の形態による図１８の回路の複数の動作に対する４つの異なるフェーズを示す。
【図２０】読み出し回路を最適化するための本発明による回路の別の可能な実施の形態を示す。
【図２１】本発明の一実施の形態による図２０の回路の複数の動作に対する４つの異なるフェーズの一実施の形態を示す。
【図２２】本発明による回路の一実施の形態を示す。
【図２３】複数の逐次比較近似段を有するパイプライン型ＡＤ変換器を概略的に示す。
【図２４】１つの逐次比較近似段を有するアルゴリズミック型ＡＤ変換器を概略的に示す。
【図２５】逐次比較近似段を有する結合されたＡＤ変換器アーキテクチャーを示す。
【図２６】抵抗分割器又はラダーとマルチプレクサとから構成されているフィードバック部を伴う、抵抗型ＤＡ変換器を有する逐次比較近似ＡＤ変換器を１つずつ組み込んでいるＮ個のパラレルチャネルを示す。
【図２７】本発明の幾つかの実施の形態による電荷積分器ブロックに基づく回路の別の実施の形態を概略的に示す。
【図２８】本発明の幾つかの実施の形態による電荷積分器ブロックに基づく回路の別の実施の形態を概略的に示す。
【図２９ａ】本発明の幾つかの実施の形態による電荷積分器ブロックに基づく回路の別の実施の形態を概略的に示す。
【図２９ｂ】本発明の幾つかの実施の形態による電荷積分器ブロックに基づく回路の別の実施の形態を概略的に示す。
【図３０】ＤＡ変換器を伴う低域通過フィルタ＋相関２重サンプリング回路のプログラマブル初期化電圧の発生の一実施の形態を示す。
【図３１】別のフェーズ中に低域通過フィルタ＋相関２重サンプリング回路のプログラマブル初期化電圧を発生させるための逐次比較近似ＡＤ変換器のフィードバック経路内でのＤＡ変換器の再利用を示す。
【図３２】ＡＤ変換器のフィードバックＤＡ変換器内で使用されるものと同じ抵抗分割器からの初期化電圧の選択を示す。
【図３３】コンデンサに切り替えることによって回路のブロック内に電荷を注入するための当該回路の一実施の形態を示す。
【発明を実施するための形態】
【００３７】
本発明の可能な実施の形態の詳細な説明
静電容量式タッチ入力装置、例えばタッチパネルは、複数のセンスコンデンサの配列から成る。指のような良好な誘電特性を有する物体が、タッチパネルに接近しているときに、これらのコンデンサの静電容量値が変化され得る。当該全ての配列が、静電容量センサーＩＣ（ＣＳＩＣ）によって中速度、一般に１００−１０００ｆｐｓで読み出される。
【００３８】
図２は、静電容量センサーＩＣを有する静電容量式タッチ入力装置を示す。この静電容量式タッチ入力装置は、第１のＮ個の横列と第２のＭ個の縦列とから成る複数のセンスコンデンサから構成される。これらのセンスコンデンサが全て、イメージ内の画素のように行列形式で配置される。一実施の形態では、ＮとＭとは同じ数である。つまり、Ｎ＝Ｍである。換言すれば、静電容量式タッチ入力装置は、Ｎ×Ｍ次元の静電容量センサアレイ２００を有する。
【００３９】
振幅Ａの電圧１１が、入力信号として各横列の複数のセンスコンデンサにわたって印加される。可能な動作方式では、各横列が、入力信号１１によって横列の走査速度１／Ｎで連続してアドレス付けされる。１つの横列が、番地付けされている間に、当該選択された横列の全てのＭ個のセンサーが、その横列の走査期間中に本発明のＭ個のセンス回路によってパラレルに分析される。
【００４０】
複数のブロックの電荷感知増幅器（複数のＣＳＡ）が、静電容量式タッチ入力装置の各縦列又はチャネルに対する検出された信号を適切な範囲で定量化する。換言すれば、１つの横列の全ての静電容量センサーが、パラレルにサンプリングされるように、電荷感知の増幅が、静電容量センサーＩＣの各チャネル内に組み込まれた回路素子によって実行される。
【００４１】
次いで、当該定量化された信号が、デジタル出力コードに変換される。しかしながら、図３Ａ〜３Ｄに示された様々なアーキテクチャーが、Ａ／Ｄ変換（ＡＤＣ）のために実行され得る。
【００４２】
図３Ａは、１つの電荷感知増幅器に対して各チャネル内の１つのＡＤ変換器を有する静電容量センサーＩＣを示す。符号３００は、各走査内にセンスコンデンサ値の変化を検出するために使用されるデジタルインターフェースを示す。
【００４３】
図３Ｂには、全てのチャネルの電荷感知増幅器の電圧出力が、高周波のマルチプレクサ４００を通じて高速のＡＤ変換器に対して供給される。この場合には、全ての縦列が、各横列に対して順々に走査される必要があり、当該ＡＤ変換器は、ＡＤ変換器が各チャネル内に組み込まれているときよりＮ倍高い変換速度を有しなければならない。ＡＤ変換器の数が減少されるものの、当該ＡＤ変換器に対する速度上の拘束が、多数のチャネルに対して厳しくなり得る。この場合には、出力ポートの数が既に限定されているので、デジタルインターフェースは必須でない。
【００４４】
図３Ｃ中に示された静電容量センサーＩＣが、電荷感知増幅器の複数のチャネルのグループごとに１つのＡＤ変換器を使用する。各グループが、１つのマルチプレクサ５００を有する。
【００４５】
図３Ｄ中に示された別の実施の形態では、静電容量センサーＩＣが、アナログ出力部を有する。この静電容量ＩＣは、チャネルごとに１つの電荷感知増幅器を有し、且つ１つの高周波アナログマルチプレクサ４００を有する。このマルチプレクサ４００の出力が、静電容量センサーＩＣの外部の高速で且つ外付けの１つのＡＤ変換器に対して供給される。
【００４６】
本発明は、図３Ａ〜３Ｄ中に示された全ての異なる構成に対応しているチャネルごとの電子アーキテクチャーの実行方式に関する。図３Ａの実施の形態は、パラレルに感知可能で且つ高速にデジタル処理するために特に適している。
【００４７】
本発明による回路の第１ブロックは、図４中に示された電荷感知増幅器である。この電荷感知増幅器は、低ノイズ反転感知増幅器を有する。この低ノイズ反転感知増幅器は、当該増幅器のゲインループ内のセンサーのコンデンサＣｓｅｎｓを使用する。図４の上側の部分で指摘したように、このコンデンサＣｓｅｎｓは、アクイジション下の選択された横列の端子と縦列の端子との間に存在する等価コンデンサである。
【００４８】
当該センスコンデンサＣｓｅｎｓの入力部での電圧ＶＲは、走査入力電圧の振幅（Ｖｈｉｇｈ−Ｖｌｏｗ）１１を増幅したものである。電荷積分増幅器の非反転入力端子が、一定の電圧に保持されるので、仮想接地が、この増幅器の反転入力端子に存在する。つまり、この電荷積分増幅器の入力電圧も、一定に保持される。センスコンデンサ値Ｃｓｅｎｓの任意の変化に比例して、電荷感知増幅器の出力Ｖｃｓａが、以下の関係式にしたがって変化する。
【００４９】
【数２】
0005563722.tif 000003
すなわち、出力電圧Ｖｃｓａは、走査入力電圧の振幅（Ｖｈｉｇｈ−Ｖｌｏｗ）に比例する。
【００５０】
電荷感知増幅器段の電圧のアクイジションサイクルのシーケンスが、図５Ａ〜５Ｃ中に示されている。スイッチＳ２を閉じてスイッチＳ１を開くことによって、ライン走査の開始時と、増幅された走査電圧ＶＲが、Ｈに保持されている間とに、フィードバックコンデンサＣｉｎｔに接続された当該電荷感知増幅器の反転端子の入力電圧ＶＣが、基準電圧値Ｖｂに初期化される。その一方で、電荷感知増幅器の出力が、基準電圧値Ｖｉｎｉｔに初期化される。当該リセットフェーズ２０１に続いて、図示されるような回路に属するＡＤ変換器の入力段が、初期化されている間に、ノイズ積分フェーズが開始され得る。このことは、スイッチＳ１を閉じてスイッチＳ２を開くことによって達成される。当該走査電圧が、このフェーズ中にＨに保持される。
【００５１】
これらのリセットフェーズ２０１と初期化フェーズ２０２との間に、センスコンデンサ端子の縦列電圧ＶＣが、仮想接地電圧値Ｖｂに保持される一方で、電荷感知増幅器の出力電圧ＶＣＳＡが、初期化電圧値Ｖｉｎｉｔに保持される。電圧サンプリングが、初期化フェーズ２０２の終了時に入力電圧をＶｈｉｇｈからＶｌｏｗに切り替えることによって初期化される。したがって、当該電荷感知増幅器の出力電圧ＶＣＳＡが、入力横列信号の負電圧差を、センスコンデンサＣｓｅｎｓとフィードバックコンデンサＣｉｎｔとの比に比例して増幅する。この負電圧差の値が、
【００５２】
【数３】
0005563722.tif 000004
この増幅された信号が、このサンプリングフェーズ２０３中に後続する複数の段によって濾波されて処理される。
【００５３】
図６の左側は、低域通過フィルタ（ＬＰＦ）２′のブロック及び相関二重サンプリング回路（ＣＤＳ）２″のブロックを示す。本発明の特徴によれば、ＲＣフィルタの機能を実行するために、相関二重サンプリング回路ブロックの入力コンデンサＣＣＤＳと追加の直列抵抗ＲＬＰＦ＋ＣＤＳとを直列に使用することによって、これらの２つのブロックが、図６の右側の部分に示された単一のブロック２に統合され得る。ナイキストの関係式を考慮して、ブロック２の入力信号の帯域幅を、後続するサンプリングブロックのサンプリング速度の応答関数内に制限するため、抵抗ＲＬＰＦ＋ＣＤＳの値が、入力コンデンサＣＣＤＳの値に適合される。
【００５４】
当該適合により、低域通過フィルタブロック２″のバッファが、当該ブロック２″の電力消費バジェット部及びノイズ源と一緒に省略され得る。さらに、統合されたブロックＬＰＦ＋ＣＤＳ２が、２つの低域通過フィルタブロック２′と相関二重サンプリング回路ブロック２″とによってそれぞれ必要とされる２つのコンデンサ（ＣＬＰＦ及びＣＣＤＳ）の代わりに１つのコンデンサ（ＣＣＤＳ）だけを有する。当該カットオフ周波数が、選択され、直列抵抗ＲＬＰＦ＋ＣＤＳの基準値によって変更され得る。
【００５５】
より効率の良い濾波が要求される場合、例えばカットオフ周波数のすぐ上の信号のエネルギーが高い場合は、このＲＣフィルタ段が、追加の低域通過フィルタ手段及び／又は帯域通過フィルタ手段に結合され得る、例えば多段フィルタ状に結合され得る。しなしながら、１つの抵抗と１つのコンデンサとだけから成る一段の低域通過フィルタを使用することが好ましい。何故なら、一段の低域通過フィルタは、各チャネル内の部品の数を減少させるからである。
【００５６】
本発明による当該回路は、統合されない解決手段、例えば図１中に示された解決手段より簡単である。何故なら、図１中に示された回路の２つ以上のブロックが、１つの回路に統合されるからである。つまり、少なくとも１つの回路要素が、統合された複数のブロック間で共有され、これらのブロックの各々のブロック内で１つの機能を実行するからである。すなわち、各ブロックを分離することは不可能である。したがって、当該統合されたブロックの要素の数が、共有された任意の要素なしに分離された２つ（以上）の等価ブロックを構成するために要求される要素の数より少なく、ノイズレベル、電力消費及びシリコンウエハ上で必要とされる面積を減少させることを可能にする。
【００５７】
さらに、本質的に、各種の多くのＡＤ変換器が、サンプル・ホールド回路を必要とするので、このサンプル・ホールド回路、つまり図１のブロック３及びＡＤ変換器４も、統合され得る。このことは、逐次比較近似ＡＤ変換器、２段ＡＤ又は多段ＡＤ変換器、パイプライン型ＡＤ変換器及び循環型ＡＤ変換器のような、特にスイッチドキャパシタ型ＡＤ変換器に対して可能である。
【００５８】
本明細書及び図面では、表現「Ｓ／Ｈ＋ＡＤＣ」が、図１のサンプル・ホールド回路ブロック３とスイッチドキャパシタ型ＡＤ変換器との統合を意味する、例えばサンプル・ホールド回路ブロックと、逐次比較近似レジスタＳＡＲつまり逐次比較近似ＡＤ変換器ＳＡＣから成る多段ＡＤ変換器の第１段と、フェードバックＤＡ変換器ＤＡＣとの統合を意味する。好ましくは、分離された２つの増幅器を使用する代わりに、ただ１つの増幅器が、サンプル・ホールド回路ブロックと多段ＡＤ変換器の第１段との間で共有される。
【００５９】
上述した全ての種類のスイッチドキャパシタ型ＡＤ変換器に対しては、第１デジタル推定値（ａ  ｆｉｒｓｔ  ｄｉｇｉｔａｌ  ｅｓｔｉｍａｔｉｏｎ）が、ＡＤ変換器の入力信号に存在すると、誤差信号又は残留電圧が生成される。この誤差信号又は残留電圧は、入力信号ＶｉｎＡＤＣと、この入力信号ＶｉｎＡＤＣの当該デジタル評価値をアナログ電流に再変換することによって得られる電圧ＶＤＡＣとの差に比例する。
【００６０】
入力信号ＶｉｎＡＤＣとＤＡ変換器による出力信号ＶＤＡＣとのアナログ減算が、その他の技術も可能であるものの、例えばスイッチドキャパシタ装置によって実現され得る。図７中に示された例では、入力コンデンサＣｉｎが、第１フェーズ中にＶｉｎＡＤＣに事前充電される。この第１フェーズ中には、スイッチ１が閉じられ、スイッチ２が開かれる。
【００６１】
スイッチ１及び２の状態を反転することによる第２フェーズでは、Ｃｉｎの右側のノード８５（Ｃｉｎの右側の電極）が、高インピーダンス状態にされる一方で、Ｃｉｎの（左側の）他方の電極に接続されたノード８７は、ＶｉｎＡＤＣからＶＤＡＣに切り替えられ、当該コンデンサＣｉｎにわたる電圧が、一定に保持されるので（寄生コンデンサＣｐを無視する）、右側の電極（ノード８５）の電圧も、ＶＤＡＣ−ＶｉｎＡＤＣに変化する。
【００６２】
右側の電極（ノード８５）の電圧レベルが、０Ｖに初期化されるので、誤差信号又は残留電圧が、値ＶＤＡＣ−ＶｉｎＡＤＣをとる。実際には、寄生コンデンサＣｐのせいで、Ｃｉｎの下部電極に印加された電圧ステップが、ＣｉｎとＣｐとの間の電荷の再配分に起因して１より僅かに下の係数Ｃｉｎ／（Ｃｐ＋Ｃｉｎ）だけ減衰して発生する。残留電圧が、次の段内で正確に評価されなければならない場合には、Ｃｐが正確に知られていないときに、当該電荷の再配分が問題になりうる。
【００６３】
図８は、本発明に適するスイッチドキャパシタアナログ差動入力段の別の例を示す。この例では、入力コンデンサＣｉｎの上部電極８５が、増幅器の仮想接地入力部に接続されている。このため、Ｃｐにわたる電圧が一定であるので、当該回路が、寄生コンデンサの値に対して敏感でない。第１フェーズ中は、入力コンデンサＣｉｎが、ＶｉｎＡＤＣに事前充電される一方で、フィードバックコンデンサＣｆｂは放電される。
【００６４】
Ｃｆｂを短絡しているフェードバックスイッチ１が、第１フェーズの終了時に初めて開く。仮想接地に対する全電荷が、当該終了時から保持されなければならない。第２フェーズ中は、Ｃｉｎの下部電極が、スイッチ２によってＶｉｎＡＤＣからＶＤＡＣに切り替えられる。コンデンサＣｉｎが、ＶＤＡＣに充電され、この入力コンデンサＣｉｎに対する電荷の変化量Ｃｉｎ・（ＶＤＡＣ−ＶｉｎＡＤＣ）が、フィードバックコンデンサＣｆｂによって吸収される。したがって、増幅器の出力電圧が、反対方向に且つコンデンサ比Ｃｉｎ／Ｃｆｂによって定義された利得で変化する。
【００６５】
静電容量結合にわたるＶｉｎＡＤＣとＶＤＡＣとの差を得ることを可能にする幾つかのその他の回路、特に増幅器のオフセットを補正することを可能にするその他の回路が可能であり、本発明の範囲内に含まれる。しかし、当該回路は、ここでは詳述しない。
【００６６】
入力信号ＶｉｎＡＤＣとフィードバック信号ＶＤＡＣとの差と一緒に、信号のサンプリングを実現するため、図８中に示された原理は、ＡＤ変換器内で使用され得る。この解決手段は、特に以下の３つの条件で、より正確な回路利得が要求されるときに好ましい：
・マルチビットの量子化が実行されるとき：信号ＶＤＡＣが、この信号ＶＤＡＣを幾つかの基準レベルと同時に比較することによって１ステップ中により正確に評価されなければならない。
・２段若しくは多段ＡＤ変換器又はパイプライン型ＡＤ変換器において、電圧ＶＤＡＣが、電流誤差を次の段内で補正するために生成されるとき。
・電圧ＶＤＡＣが、一般に２ｎの利得で増幅されるとき。この場合、ｎは、ＡＤ変換器から抽出されたビットの数である。
【００６７】
残留電圧が、次のＡＤ変換器の段内で補正するために増幅されて出力されるときに、図８中に示された解決手段が、図９中に示されたように、例えば逐次比較近似ＡＤ変換器内で使用され得る。
【００６８】
比較的速いＡＤ変換器の構造、つまりスイッチドキャパシタに基づく逐次比較近似ＡＤ変換器、パイプライン型ＡＤ変換器、循環型ＡＤ変換器の場合、入力信号が、第１フェーズ（サンプリング）中に図８中に見て取れるコンデンサＣｉｎのノード８７でサンプリングされる。次いで、残留電圧を計算するため、このコンデンサＣｉｎのノード８７が、推定コードを示す電圧ＶＤＡＣに切り替えられる。したがって、ブロックのサンプル・ホールド回路Ｓ／Ｈとブロックのスイッチドキャパシタ型ＡＤ変換器の第１段とが、１つのブロックに統合され得る。
【００６９】
本発明の独立した特徴によれば、低域通過フィルタＬＰＦ、相関２重サンプリング回路ＣＤＳ、サンプル・ホールド回路Ｓ／Ｈ及びスイッチドキャパシタ型ＡＤ変換器つまり逐次比較近似ＡＤ変換器（ＳＡＣ）を図２２中の例に対して示された１つの段２３に統合することが可能である。
【００７０】
一実施の形態では、ＬＰＦ＋ＣＤＳのブロックのフィードバックコンデンサの機能とＳ／Ｈ＋ＡＤＣのブロックの入力コンデンサの機能とを実行する１つのコンデンサが、ＬＰＦ＋ＣＤＳのブロックとＳ／Ｈ＋ＡＤＣのブロックとの間で共有される。
【００７１】
この実施の形態では、ＡＤ変換器の入力段が、２つの電圧のＶｉｎＡＤＣと図７中に示されたような高インピーダンスのノード８５に向かうＶＤＡＣとの間の静電容量結合に基づく。
【００７２】
図１０は、Ｓ／Ｈ＋ＡＤＣ３４（例えば、サンプリングＡＤ変換器）が後続するＬＰＦ＋ＣＤＳのブロック２を示す。この図１０では、これらの２つのブロック２及び３４が分離している、つまり１つのブロックに統合されていない。図１２中に示された図１０の回路の動作のための異なるフェーズは、少なくとも３つである：
・初期化Ｉ（フェーズ１）
・電荷積分ＣＩ（フェーズ２）
・Ａ／Ｄ変換Ａ／Ｄ  Ｃ（フェーズ３）。
【００７３】
図１０，１１，１３，１５，１６，１８，２０及び２２中のスイッチに関連する数字１，２，３及び４は、対応するスイッチが同じ番号を有するフェーズ中に閉じられ、その他のフェーズ中に開かれることを示す。２つの番号が、同じスイッチ、例えば「１，２」に関連するときは、これらの番号は、対応するスイッチが第１の番号及び第２の番号を有するフェーズ（この場合には、フェーズ１及び２）中に閉じられ、第２の番号を有するフェーズの終了時（この場合には、フェーズ２の終了時）に開かれることを示す。
【００７４】
ＬＰＦ＋ＣＤＳのブロック２が、初期化フェーズＩ（フェーズ１）中にリセットされる。フェーズ１中にこのＬＰＦ＋ＣＤＳのブロック２のスイッチ１を閉じてスイッチ２を開くことによって、図６のコンデンサＣＣＤＳに対応する図１０の入力コンデンサＣｉｎ＿ｃｄｓが、電圧Ｖｉｎ＿ｃｄｓ１に事前充電され、フィードバックコンデンサＣｆｂ＿ｃｄｓが、初期化電圧Ｖｉｎｉｔ＿ｃｄｓに事前充電される。一実施の形態における当該初期化電圧Ｖｉｎｉｔ＿ｃｄｓは、アナログ接地に相当し得る。ブロックＳ／Ｈ＋ＡＤＣ３４は、初期化フェーズ１中は何ら機能していない。
【００７５】
電荷積分ＣＩフェーズ（フェーズ２）中に、ＬＰＦ＋ＣＤＳのリセットスイッチ１が開かれ、このＬＰＦ＋ＣＤＳのスイッチ２が閉じられる。その結果、仮想接地ノードのＶｏｕｔ＿ｃｄｓに対する全電荷が、一定に保持される。この全電荷は、コンデンサＣｉｎ＿ｃｄｓの電荷とコンデンサＣｆｂ＿ｃｄｓの電荷との和に一致する。
【００７６】
入力電圧Ｖｉｎ＿ｃｄｓが、第１値Ｖｉｎ＿ｃｄｓ１から第２値Ｖｉｎ＿ｃｄｓ２に変化するときは、仮想接地ノードのＶｏｕｔ＿ｃｄｓに対する全電荷が、一定に保持されるので、コンデンサＣｉｎ＿ｃｄｓの電荷の対応する変化が、コンデンサＣｆｂ＿ｃｄｓの電荷の反対の変化を伴う。その結果、フェーズ２の終了時のＣＤＳの出力電圧Ｖｏｕｔ＿ｃｄｓは、
【００７７】
【数４】
0005563722.tif 000005
である。
【００７８】
この電圧Ｖｏｕｔ＿ｃｄｓが、フェーズ２の終了時にＳ／Ｈ＋ＡＤＣのブロック３４の入力コンデンサＣｉｎ＿ｃｄｓにそのまま印加される。つまり、Ｖｏｕｔ＿ｃｄｓ＝Ｖｉｎ＿ａｄｃである。換言すれば、
【００７９】
【数５】
0005563722.tif 000006
このフェーズ２中に、誤差電圧ＶｅｒｒｏｒつまりコンデンサＣｉｎ＿ａｄｃの右側のノード８５の電圧が、ブロックＳ／Ｈ＋ＡＤＣ３４のコンデンサＣｉｎ＿ａｄｃの右側のスイッチ２を閉じることによって一定、例えば０Ｖにされる。
【００８０】
フェーズ３中に、ノード８５の誤差電圧Ｖｅｒｒｏｒが、
Ｖｅｒｒｏｒ＝Ｖｄａｃ−Ｖｉｎ＿ａｄｃ
に等しいように、Ｃｉｎ＿ａｄｃが、Ｓ／Ｈ＋ＡＤＣのこのコンデンサＣｉｎ＿ａｄｃの左側のスイッチ２を開いてスイッチ３を閉じることによってＶｉｎ＿ａｄｃからＶｄａｃに切り替えられる。
【００８１】
２つのブロックのＬＰＦ＋ＣＤＳ２及びＳ／Ｈ＋ＡＤＣ３４が、図１１中に示されたような１つのブロックに有益に統合され得る。この場合、フェーズ１及び２が、図１０の解決手段に等しい。
【００８２】
フェーズ１又は初期化フェーズＩ中に：
・入力コンデンサＣｉｎが、入力スイッチ１，２を閉じることによって第１サンプリング電圧Ｖｉｎ＿ｃｄｓ１に事前充電される。
・増幅器８が、リセットスイッチを閉じることによってリセットされる。
・フィードバックコンデンサＣｆｂが、事前充電スイッチ１を閉じることによって初期化電圧Ｖｉｎｉｔに事前充電される。
【００８３】
フェーズ２又は電荷積分フェーズＣＩ中に、
・入力コンデンサＣｉｎの第１サンプリング電圧Ｖｉｎ＿ｃｄｓ１が、第２サンプリング電圧Ｖｉｎ＿ｃｄｓ２に変化する。
・入力スイッチ１，２が閉じたままであり、リセットスイッチ１及び事前充電スイッチ１が開かれる。
・変換されるべき第１電圧（Ｖｉｎ＿ａｄｃ）を、第２サンプリング電圧Ｖｉｎ＿ｃｄｓ２と第１サンプリング電圧Ｖｉｎ＿ｃｄｓ２との差に比例させて生成するため、フィードバックコンデンサＣｆｂが、フィードバックスイッチ２を閉じることによって増幅器８のフィードバックに切り替えられる。
【００８４】
換言すれば、入力コンデンサＣｉｎが、フェーズ２の終了時に入力スイッチ１，２を開くことによって増幅器８から切断される。コンデンサ（Ｃｆｂ＿ｃｄｓ）にわたる電圧をＡＤＣの別のコンデンサ（Ｃｉｎ＿ａｄｃ）にそのまま印加する代わりに、先の場合（図１０）のように、この別のコンデンサ（Ｃｉｎ＿ａｄｃ）の入力部が、電圧（Ｖｉｎ＿ａｄｃ）から別の電圧（Ｖｄａｃ）に切り替えられる。この場合、コンデンサＣｆｂの右側のノード８５が、フェーズ３中にＶｄａｃに向かって切り替えられる。その結果、電圧
Ｖｅｒｒｏｒ＝Ｖｄａｃ−Ｖｉｎ＿ａｄｃ
が、増幅器８の反転入力部に直接に印加される。フェーズ３にあるこの増幅器８は、オープンループ状態にある。何故なら、このとき、Ｃｆｂが、Ｖｄａｃに印加されているからである。この場合、Ｖｉｎ＿ａｄｃは、変換されるべき電圧を示す。当該変換されるべき電圧は、Ｖｉｎ＿ｃｄｓ２とＶｉｎ＿ｃｄｓ１との差に比例する。このとき、比較器９用の第１前置増幅器段のオフセットが補正されるという利点、及びこの増幅器８の、当該オフセットに対する感度を低減する利得が当該比較器９の前方で得られるという利点を伴って、このときにオープンループにある当該増幅器８が、当該第１前置増幅器段として使用され得る。
【００８５】
図１１の構成の利点は、ＬＰＦ＋ＣＤＳのブロックのフィードバックコンデンサＣｆｂからＳ／Ｈ＋ＡＤＣのブロックの入力コンデンサＣｉｎ＿ａｄｃに電圧をそのまま印加することが回避されることである、したがってこの動作のために必要とされる電力消費が回避され、同様にこの動作によって伴う対応するノイズが回避されることである。
【００８６】
換言すれば、低域通過フィルタＬＰＦ、相関２重サンプリング回路ＣＤＳ、サンプル・ホールド回路Ｓ／Ｈ、及びＡＤ変換器、例えば逐次比較近似ＡＤ変換器の第１段を１つのブロック内で統合することが、このときに図１０の２つのブロックのＬＰＦ＋ＣＤＳとＳ／Ｈ＋ＡＤＣとの間で図１１のコンデンサＣｆｂを供給することを可能にし、図１０の２つのコンデンサＣｆｂ＿ｃｄｓとＣｉｎ＿ａｄｃとの使用を回避し、したがって任意に共有された素子なしに図１０の分離された２つのブロックを構成するために要求される素子の数に比べて、統合されたブロック２３の素子の数を減少させ、ノイズレベル、電力消費及びシリコンウエハ上の要求される面積を減少させることを可能にする。図１１の回路は、スイッチの数も減少させる。
【００８７】
図１０の回路及び図１１の回路の動作に対する異なるフェーズが、図１２中に示されている。
【００８８】
電荷読み出しフェーズ（ＣＲ）が、フェーズ１及び２に対応する。２つのサンプリング電圧が、この電荷読み出しフェーズ（ＣＲ）中にＣＳＡの出力部から取り出される。この期間に、図１１の入力コンデンサＣｉｎが、増幅器８に接続されている。Ａ／Ｄ変換Ａ／Ｄ  Ｃが、２つの電荷読み出しフェーズＣＲ間に挿入され、マルチタッチ装置の異なる横列が読み出され得る周波数つまりライン周波数を制限しうる。
【００８９】
当該ライン周波数を最適化するため、図１３中に示されたタンデム動作される２つのスイッチドキャパシタ・サブブロックＡ，Ｂが、有益に使用され得る。本明細書では、表現「タンデム動作」は、一方のサブブロックが、電荷読み出しを実行する一方で、他方のサブブロックが、Ａ／Ｄ変換を実行することを意味する。図１４は、図１３の回路の動作に対する異なるフェーズを示す。
【００９０】
抵抗ＲＬＰＦ＋ＣＤＳとコンデンサＣｉｎとから成る図１３のフィルタは、２つのスイッチドキャパシタ・サブブロックＡ，Ｂに対して二重に配置される必要がない。何故なら、電荷読み出しモードにある１つのサブブロック−上のサブブロック（Ａ）又は下のサブブロック（Ｂ）−だけに一度に接続されるからである。同様に、コースＡＤ変換器の機能を実行する比較器９とフィードバック経路内のＤＡ変換器とが、二重に配置される必要がない。何故なら、当該比較器９及びＤＡ変換器は、Ａ／Ｄ変換モードにあるスイッチドキャパシタ・サブブロックだけによって使用されるからである。
【００９１】
別の実施の形態では、２つより多いサブブロックが、タンデム動作で使用され得る。電荷読み出しとＡ／Ｄ変換とが、同じ期間にあるときは、２つのサブブロックが適する。Ａ／Ｄ変換フェーズが、電荷読み出しフェーズよりＮ倍長いときは、タンデム動作されるＮ＋１個のサブブロックが使用され得る。１つのサブブロックが、電荷読み出しモードにある一方で、その他のＮ個のサブブロックが、ＡＤ変換器の変換を実行する。これらのサブブロックの役割が、周期的に入れ替えられる。
【００９２】
別の実施の形態では、図８中に示されたように、ＡＤ変換器の入力段が、ＶｉｎＡＤＣと反転増幅器に向かうＶＤＡＣとの間の静電容量結合に基づく。
【００９３】
この実施の形態では、Ｓ／Ｈ＋ＡＤＣのブロックが、１つの増幅器を有し、ＬＰＦ＋ＣＤＳのブロックのフィードバックコンデンサの機能を実行する１つのコンデンサだけではなくて、ＬＰＦ＋ＣＤＳのブロックの増幅器の機能とＳ／Ｈ＋ＡＤＣのブロックの増幅器の機能とを統合する１つの増幅器も、当該２つのブロック間で共有される。
【００９４】
図１５は、Ｓ／Ｈ＋ＡＤＣ３４つまりサンプリングＡＤ変換器段が後続するＬＰＦ＋ＣＤＳ２を示す。したがって、２つのブロック２及び３４が、１つの同じブロックに統合されていない。この回路は、少なくとも３つの動作フェーズを必要とする。フェーズ１及び２中のＬＰＦ＋ＣＤＳのブロック２の動作は、図１０の回路に等しい。当該ＬＰＦ＋ＣＤＳの出力電圧Ｖｏｕｔが、フェーズ２中にＳ／Ｈ＋ＡＤＣ３４の入力コンデンサＣｉｎ＿ａｄｃにそのまま印加され、Ｓ／Ｈ＋ＡＤＣのフィードバックコンデンサＣｆｂ＿ａｄｃが、このフィードバックコンデンサＣｆｂ＿ａｄｃの右側のスイッチ２を閉じることによってＶｉｎｉｔ＿ｒｅｓｉｄｕｅに初期化される。当該Ｓ／Ｈ＋ＡＤＣのブロックの増幅器のフィードバック経路内のスイッチ２が、フェーズ２の終了時に開かれ、入力コンデンサＣｉｎ＿ａｄｃが、Ｖｄａｃに切り替えられる一方で、Ｃｆｂ＿ａｄｃコンデンサが、ブロックＳ／Ｈ＋ＡＤＣの増幅器のフィードバックに切り替えられる。当該両動作は、スイッチ３を閉じることによって実行される。入力コンデンサＣｉｎ＿ａｄｃの電荷の変化が、フィードバックコンデンサＣｆｂ＿ａｄｃから得られる。その結果、出力電圧Ｖｏｕｔ＿ａｄｃは、
【００９５】
【数６】
0005563722.tif 000007
である。
【００９６】
この実施の形態でも、図１６中に示されたように、２つのブロックのＬＰＦ＋ＣＤＳ２とＳ／Ｈ＋ＡＤＣ３４とが、１つのブロックに統合され得る。この場合、Ｃｉｎが、図１５のＣｉｎ＿ｃｄｓの役割をし、Ｃｆｂが、両Ｃｆｂ＿ｃｄｓ及びＣｉｎ＿ａｄｃの役割をし、Ｃｒｅｓｉｄｕｅが、Ｃｆｂ＿ａｄｃの役割をする。Ｃｆｂが、両Ｃｆｂ＿ｃｄｓ及びＣｉｎ＿ａｄｃの役割をし、統合されたブロック２３が、図１５の２つの増幅器の代わりにただ１つの増幅器を有するので、当該統合されたブロック２３の要素の数は、分離されたブロック２及びブロック３４のために必要とされる要素の数より少なく、ノイズレベル、電力消費及びシリコンウエハ上で必要とされる面積を減少させることを可能にする。
【００９７】
コンデンサＣｒｅｓｉｄｕｅが、フェーズ１及び２中に増幅器の仮想接地とＶｉｎｉｔとの間に接続される以外は、当該動作は、フェーズ１及び２中は図１５の回路の動作に似ている。異なるフェーズが、図１７Ａ〜１７Ｃ中に示されている。
【００９８】
図１７Ａ中に示されたフェーズ１（初期化）中は、増幅器が、仮想接地とこの増幅器の出力部とを短絡することによってリセットされる一方で、入力コンデンサＣｉｎは、Ｖｉｎ＿ｃｄｓ＝Ｖｉｎ＿ｃｄｓ１に事前充電される（ＣＳＡから得られる第１サンプリング電圧）。Ｃｆｂが、初期電圧Ｖｉｎｉｔ＿ｃｄｓに事前充電され、Ｃｒｅｓｉｄｕｅが、スイッチ１，２（第４事前充電スイッチ）を閉じることによってＶｉｎｉｔ＿ｒｅｓｉｄｕｅに事前充電される。
【００９９】
図１７Ｂ中に示されたフェーズ１の終了時には、つまりフェーズ２では、増幅器の入力部と出力部との間のスイッチ１が開かれる。このことは、相関２重サンプリングの第１サンプリングに相当する。したがって、Ｃｉｎ、Ｃｆｂ及びＣｒｅｓｉｄｕｅの全電荷が一定に保持される。入力スイッチ１，２が開かれると、Ｃｆｂが、増幅器のフィードバックに切り替えられる一方で、Ｃｉｎの電圧が、Ｖｉｎ＿ｃｄｓ１からＶｉｎ＿ｃｄｓ２に徐々に変化する。Ｃｒｅｓｉｄｕｅの電圧が、不変のままでＶｉｎｉｔ＿ｒｅｓｉｄｕｅにセットされる。その結果、Ｃｒｅｓｉｄｕｅの電荷が、一定に保持される。したがって、Ｃｉｎの電荷の変化が、Ｃｆｂから得られ、このコンデンサＣｆｂの右側の出力電圧が、
【０１００】
【数７】
0005563722.tif 000008
によって与えられる。
【０１０１】
したがって、この電圧ＶｆｂとコンデンサＣｆｂの初期化値Ｖｉｎｉｔ＿ｃｄｓとの差が、（Ｖｉｎ＿ｃｄｓ２−Ｖｉｎ＿ｃｄｓ１）に比例する、すなわち電荷積分器ＣＳＡによって積分される。次いで、この電圧が、図１７Ｃ中に示されたフェーズ３に対するＡＤ変換器の入力電圧Ｖｉｎ＿ａｄｃとして作用する。
【０１０２】
フェーズ２の終了時には、入力コンデンサＣｉｎが切断される。このことは、相関２重サンプリングの第２サンプリングに相当する。ＣｆｄとＣｒｅｓｉｄｕｅとの全電荷が、当該切断時から一定に保持される。したがって、Ｃｒｅｓｉｄｕｅが、このＣｒｅｓｉｄｕｅの右側のスイッチ３（第５のスイッチ）を閉じることによってフィードバックされる一方で、Ｃｆｂが、Ｖｄａｃに印加される。Ｃｆｂの電荷の変化が、Ｃｒｅｓｉｄｕｅから得られる。したがって、フィードバック中のＣｒｅｓｉｄｕｅの電圧の値Ｖｒｅｓｉｄｕｅは、
【０１０３】
【数８】
0005563722.tif 000009
である。
【０１０４】
したがって、残留電圧Ｖｒｅｓｉｄｕｅが、比Ｃｆｂ／Ｃｒｅｓｉｄｕｅによって増幅され、逐次比較近似ＡＤ変換器又は循環型ＡＤ変換器の変換によって同じ段内で又はパイプライン型ＡＤ変換器の場合は次のＡＤ変換器内で信号推定値を精査するために使用され得る。
【０１０５】
パイプライン型ＡＤ変換器に対しては、ＤＡ変換器をフィードバックさせるために粗い量子化器用の入力部として使用されるノードは、まさにＡＤ変換器の入力電圧Ｖｆｂ＝Ｖｉｎ＿ａｄｃのノードである。Ｖｉｎ＿ａｄｃが、様々な複数のレベルと同時に又は連続して比較され得る。
【０１０６】
しかしながら、逐次比較近似ＡＤ変換器に対しては、当該量子化は、残留電圧Ｖｒｅｓｉｄｕｅに対して実行され、その結果が、逐次比較近似レジスタとフェードバックＤＡ変換器とを更新するために使用される。
【０１０７】
別の実施の形態では、スルーレートの条件を引き下げることによって第１ビットの抽出を固定するため、粗い第１量子化が、残留電圧を生成する前に実行される。したがって、当該第１量子化は、Ｖｆｂに基づいて実行され得る一方で、細かい量子化は、Ｖｒｅｓｉｄｕｅに基づいて実行され得る。
【０１０８】
第１量子化が、Ｖｆｂを同時に複数の異なる基準レベルと比較することによって実行されるときは（フラッシュ型ＡＤ変換器）、この第１量子化は、フェーズ２の終了直後に実行され得る。しかしながら、当該粗い量子化が、幾つかのステップで（瞬時でなく）実行されるときは、当該量子化は、フェーズ２中に実行され得ない。何故なら、当該量子化は、全ての変化が積分されたときに初めて実行され得るからである。
【０１０９】
図１８及び１９中に示されたように、可能な一実施の形態は、Ａ／Ｄ変換を２つのフェーズ、つまり粗い量子化と細かい量子化又は残留電圧の分割とに分割する４フェーズ回路になる。図１９は、図１８の回路の複数の動作に対する４つの異なるフェーズを示す。図１６の回路との違いは、Ｃｉｎが切断された後に、Ｃｆｂが、粗い量子化のためのフェーズ３中に依然としてフェードバック状態にある点である。フェーズ４中にだけ、フィードバックがＣｒｅｓｉｄｕｅにかかり、ＶｄａｃがＣｆｂに印加される。
【０１１０】
したがって、図１８の回路は、より一般的である。何故なら、図１６の回路の場合と違って、粗い量子化のフェーズ３が、任意に回避してもよいからである。また、パイプライン型の段の場合は、逐次比較近似レジスタが、簡単なラッチに変更され得る。この場合には、Ｖｆｂが、フェーズ３中に量子化され、その結果が、ＤＡ変換器の変換、残留電圧の生成及び増幅のためのフェーズ４中にラッチされる。
【０１１１】
ライン周波数を最適化するため、一実施の形態では、タンデム動作される２つのスイッチドキャパシタ・サブブロックＣ及びＤが使用され得る。その結果、図２０及び２１中に示されたように、一方のサブブロックが、電荷読み出しを実行する一方で、他方のサブブロックが、Ａ／Ｄ変換を実施する。抵抗ＲＬＰＦ＋ＣＤＳとコンデンサＣｉｎとから成るフィルタが、二重に配置される必要がない。何故なら、当該フィルタは、一度に１つのスイッチドキャパシタ・サブブロック、つまり電荷読み出しモードにある上のサブブロック又は下のサブブロックだけに接続されるからである。同様に、比較器又はコースＡＤ変換器、逐次比較近似レジスタ、及びフィードバック経路内のＤＡ変換器は、二重に配置される必要がない。何故なら、これらは、そのサブブロックだけによって、つまりＡ／Ｄ変換中に使用されるからである。
【０１１２】
ＡＤ変換器の変換が、電荷読み出しフェーズのＮ倍長い場合には、タンデム動作される２つより多いサブブロックが使用され得、図１３について説明された事項が依然として有効である。
【０１１３】
図２２は、電荷センス増幅器１を有し且つ低域通過フィルタＬＰＦと相関２重サンプリング回路ＣＤＳとサンプル・ホールド回路Ｓ／Ｈと多段ＡＤ変換器の第１段（ＳＡＣ）とを統合する１つのブロック２３有する回路の可能な一実施の形態を示す。このブロック２３は、図１８のブロックと同じである。
【０１１４】
図２２中に示された解決手段は、マルチタッチ装置の各チャネルに対して実行され得る：この方式では、考えられるタッチアプリケーションに対して（１００ＫＨｚまでの）良好な変換速度を、各チャネルにおける（１６ビットまでの）比較的高い分解能と低い差動空間非線形と共に達成することが可能である。この差動空間非線形度は、隣接した複数のデジタル値に対応する２つのアナログ値間の偏差を表す尺度として定義される。ＡＤ変換器が、−各チャネル内に存在する−第１段によって構成される。この第１段は、先行する段の残留電圧を変換するＭ段のカスケードが後続するブロック２３内でＬＰＦ、ＣＤＳ及びＳ／Ｈと統合される。
【０１１５】
図２３を参照すると、説明したように、本発明の回路が、多段ＡＤ変換器又は多段ステップＡＤ変換器を有し得る。変換が、この変換器内で幾つかのステップで実行される。この変換器は、幾つかの段６３０のカスケードから構成される。入力信号が、各段内でサンプリングされ、（簡単な比較器に変更されてもよい）コースＡＤ変換器によってデジタル信号に変換される。次いで、当該得られたコードが、ＤＡ変換器Ｄ／Ａによってアナログに再変換され、このＤＡ変換器の出力が、当該入力信号から減算される。次いで、さらに処理され得る残留信号を生成するため、この差が、後に増幅され、最終的にサンプル・ホールド回路によってコンデンサ中に蓄積される。この差は、その現在の段内で発生した量子化誤差をアナログ表示する。次いで、この残留信号が、その次の段に供給される。その結果、この次の段が、先行する段内で発生した誤差のデジタル推定値を与え得る。したがって、最後の段以外の各段に関連する量子化誤差が、当該残留電圧をその次の段に供給することによって補正され得る。したがって、当該最後の段の残留電圧が、変換誤差の全体を示す。
【０１１６】
このとき、複数の異なる段からの複数の出力コードが、カスケードにわたる伝搬時間を補正するために遅延され、高分解能の出力コードを得るために出力結合部６５０内で一緒に結合される。全ての内部残留誤差が、この出力結合部６５０内で少なくとも理想的に補正される。当該結合は、全ての段からのコードの出力を適切に重みづけされた和から成る。各段内のＡＤ変換器及びＤＡ変換器のビット数が異なり得る。各段内の量子化が、単純な比較に変更されてもよい。
【０１１７】
図２３の表示には、変換アルゴリズムの各ステップが、１つの専用段によって実行される。この場合には、この専用段は、パイプライン型ＡＤ変換器と呼ばれる。しかし、その他の可能性が存在し、これらの可能性も、本発明の範囲内に入る。
【０１１８】
複数の異なるステップが、同じアナログ段によって一度に連続して実行されるときは、当該変換器は、循環型ＡＤ変換器と呼ばれる。一例が、図２４中に示されている。当該構成は、マルチプレクサ８００がブロックの入力部に追加されている以外はパイプライン段の構成と似ている。その結果、このブロックの有効な入力は、入力信号がサンプリングされるときの、このブロックの実際の入力であるか又は信号推定値を精査するための、先のステップで計算された当該段の残留電圧である。したがって、複数の異なるステップ中に連続して得られる複数の異なるビット又はコードが、デジタルアキュムレータ５０２内で適切な重み付けを伴って正確に累積されなければならない。これらの重み付けは、一般にデジタルアキュムレータ５０２の出力に一致するので、対応するデジタル乗算は、一般に単純なシフトに簡素化される。実際は、アキュムレーション・ループの前方の重み付けによる乗算が、一般にこのアキュムレーション・ループ内の乗算と置換されている。この場合の乗算係数が、連続する２つのコードの重み付けの比に一致する。図２４中の符号５００は、循環型ＡＤ変換器のアナログ部分を示す。
【０１１９】
最終的には、両入出力部が、２つ以上の段をカスケードすることによって結合され得る。各段が、１つの循環型ＡＤ変換器である（図２５）。この場合には、各段が、変換の幾つかのステップを実行し、次いで残留電圧をその次のステップを処理するためのその次の段に入力する。同様の処理が、デジタル部分内で実行される。第１アキュムレータが、第１段に対するビットを累積し、次いでその結果を第２段等のアキュムレータに転送する。
【０１２０】
Ｎ個のチャネルのＮ個の逐次比較近似ＡＤ変換器が並列にあるときは、差動空間非線形度が減少され得る。ＡＤ変換器の公知の構成では、各チャネル内のフィードバックＤＡ変換器が、図２６による抵抗分割器又はラダー１２７からタブを選択することによって実現される。したがって、各チャネルが、そのチャネル自体の抵抗分割器又はラダー１２７及びマルチプレクサ１２８を有する。
【０１２１】
各ＤＡ変換器がフィードバックされている当該ＤＡ変換器は、サーモメトリック原理を有し、したがってモノトニックな変換と非常に低い差動空間非線形度とを本質的に保証する。積分の線形性、つまり理想的な挙動からのＡＤ変換器の尺度が、当該サーモメトリック原理によって改善されない。当該線形性は、抵抗と抵抗との間の整合だけによって決まる、特にラダー１２７の下部内の抵抗に関するこのラダー１２７の上部内の抵抗と抵抗との間の整合によって決まる。しかしながら、当該積分の非線形は、一般に問題でない。何故なら、当該積分の非線形性は、不連続のない非常に滑らかな非線形であり、したがって当該積分の非線形の、アプリケーション内のイメージに対する影響は、グレースケールを非常に緩やかに変化させるだけである。
【０１２２】
しかしながら、問題は、積分の非線形の誤差が各チャネルに対して異なる点にある。この事実のため、隣接したチャネル間の差が、ラインに沿った入力信号レベルに応じて発生し、隣接した縦列間の感度の変動を引き起こす。この効果は、空間非線形性と呼ばれる。この空間非線形性とは、異なるチャネルのゲイン誤差及びオフセット誤差の補正後の、隣接した２つのチャネル間の差に関する非線形度である。
【０１２３】
好ましくは、この空間非線形性の問題を解決するため、１つの共通の抵抗分割器が、全てのチャネル間で共有される。
【０１２４】
図２７に示された本発明の実施の形態では、異なるチャネルの抵抗ラダーの対応するタップが、横列抵抗経路１３７によって相互接続されている。その結果、同じ基準レベルが、全てのチャネルによって、特に隣接したチャネルによって観察される。当該構成によって、これらの異なるチャネルの抵抗分割器又はラダー１２７の非線形性が平均化されるだけではなくて、重要なのは、積分の非線形性が、全てのチャネルに対して同じである。したがって、当該読み出しシステムは、優れた空間線形性を呈する。
【０１２５】
図２７を見ると、各チャネル内の相互接続された複数の抵抗分割器が１つの包括抵抗分割器を構成するとみなすことができる。すなわち、この解決手段は、図２８の実施の形態に等しい。この場合、ただ１つの抵抗ラダー１２７が存在する。
【０１２６】
本発明の回路対象に適したＡＤ変換器の可能な一実施の形態は、図２９ａ及び２９ｂ中に示されたように、図２８中に記された回路を図２２中に記されたパイプライン方式で実行されるカスケードされたＭ段の循環ＡＤ変換器に結合したものである。
【０１２７】
図２９ａ及び２９ｂは、並列に動作する複数の高速ＡＤ変換器チャネルの横列を示す。各ＡＤ変換器チャネルの第１段２３が、１つの逐次比較近似ＡＤ変換器である。各チャネル内のフィードバックＤＡ変換器は、１つの抵抗分割器又はラダー１２７からタブを選択する１つのマルチプレクサである。このマルチプレクサは、異なるチャネル内のレジスタ間の空間非線形性に関する不整合の効果をキャンセルするために全てのチャネルに対して共通である。
【０１２８】
第１段内の逐次比較近似ＡＤ変換器が、残留信号を生成できる。分解能を向上させるため、当該残留信号が、１つ以上の次のＡＤ変換器によって利用され得る。その次の段の各々が、先の段（５００）の残留信号を量子化し、その対応する値を当該先の段によって生成されたコードに加算して、そのコードの近似値を補正する（５０２）。
【０１２９】
この構成の利点は、非線形性が抵抗分割器１２７（第１段のフィードバック経路）の非線形性によって基本的に支配される点である。この抵抗分割器は、全てのチャネルに対して共通でなければならない。このため、空間非線形性が、著しく向上されなければならない。
【０１３０】
この回路では、全体として考えられる各チャネル内のＡＤ変換器が、中速度（一般に１００ＫＨｚのオーダーの、ライン周波数に相当する変換速度）でよく、比較的高い分解能のＡＤ変換器でよい（ビット数が、１６ビットまでである）。
【０１３１】
逐次比較近似ＡＤ変換器のフィードバック経路内のＤＡ変換器は、抵抗分割器１２７からタブを選択することによって実現される抵抗型ＤＡ変換器でよい。この抵抗分割器１２７は、全てのチャネルのＡＤ変換器によって共有される。このため、フィードバック経路内のＤＡ変換器が本質的にモノトニックであるので、差動非線形性が低減される一方で、非線形性が、全てのチャネルに対して同じである抵抗分割器によって基本的に支配されるので、空間非線形が低減される。
【０１３２】
一実施の形態では、寄生オフセットが存在しても、正極又は負極の、当該寄生電荷によって生成されたオフセットを補正し、次いで非常に小さいで電荷レベルを検出するため、回路が、電荷積分器ＣＳＡ及び／又は低域通過フィルタＬＰＦと一緒に統合された相関２重サンプリング回路ＣＤＳのレンジをオフセット変動によって最適化するための手段を有する。
【０１３３】
小さいオフセットの補正、つまりアプリケーションに応じて非常に小さい電荷レベルを検出することを可能にする補正は、ランダム寄生オフセットが存在するとしても、ＣＳＡ及び／又はＬＰＦ＋ＣＤＳの初期化出力電圧を中間レベルで生成することから成る。逆符号の寄生電荷から補正するため、この中間レベルは、ＡＤＣの最大基準電圧と最小基準電圧との間にある。
【０１３４】
図３０中に示された一実施の形態では、この初期化が、ＬＰＦ＋ＣＤＳの後方のＤＡ変換器７００を使用することによって達成される。このＬＰＦ＋ＣＤＳは、同じ基準レベルＶｒｅｆｐ及びＶｒｅｆｎをこのＡＤ変換器と共有する。プログラム制御可能なシステマチックオフセット７０２が、このＤＡ変換器７００を使用することによって印加される。当該オフセットは、想定される全ての寄生オフセットの和より大きい。
【０１３５】
逐次比較近似ＡＤ変換器が使用される場合には、このＡＤ変換器のフィードバック経路が、ＤＡ変換器を有する。このＤＡ変換器は、別のフェーズ中にプログラム制御可能なシステマチックオフセットを印加するために利用される。この場合には、当該オフセットと当該フィードバック経路との双方を管理するため、マルチプレクサ７０４が、このＤＡ変換器７００に接続される（図３１）。
【０１３６】
図３２中に示されたさらなる実施の形態では、フィードバック経路内に含まれるＤＡ変換器が、適切なタップを選択するための、抵抗ラダー１２７とマルチプレクサ７０６とに基づく抵抗型ＤＡ変換器である。この場合には、ＬＰＦ＋ＣＤＳの初期化電圧が、別のマルチプレクサ７０８を有するものの同じ抵抗ラダー１２７から出力され得る。
【０１３７】
ＬＰＦ＋ＣＤＳの初期化が、入力電圧を規定し、次いで零電荷に対応するＡＤ変換器の出力コードを規定し、したがって回路の全体のレンジの最適化を規定するので、当該ＬＰＦ＋ＣＤＳの初期化が、かなり重要であるとしても、先のブロックつまりＣＳＡの初期化も、信号クリッピングを阻止するために重要である。この実施の形態では、ＣＳＡの初期化出力電圧も、同じ抵抗ラダー１２７をこのＣＳＡに接続するための別のマルチプレクサ−図示せず−を使用することによってこの同じ抵抗ラダー１２７から出力され得る。
【０１３８】
幾つかの場合には、例えば、アプリケーションに応じて、積分されるべき全電化が、常に同じ符号であり、オフセットが、電荷レンジより大きいときは、これらの提唱された解決手段は十分でなく、大きいオフセット補正が必要である。この大きい補正は、補正電荷ＱｉｎｊをＣＳＡ又は後続のブロック内に注入することから成る。この補正電荷Ｑｉｎｊの値は、電荷オフセットの逆符号である。
【０１３９】
注入される電荷Ｑｉｎｊの振幅値は、少なくとも検出されるべき最小の全電荷でなくてはならないものの、最大の全電荷を超えてはならない。この振幅値は、オフセット等価電荷に等しいものの逆符号に簡単にセットされ得る。
【０１４０】
一実施の形態では、この電荷が、スイッチドキャパシタ回路を使用することによって注入される（図３３）：コンデンサＣｉｎｊが、事前充電中に値Ｖｉｎｊ１から振幅フェーズ中に値Ｖｉｎｊ２に切り替えられる。注入される全電荷は、
Ｑｉｎｊ＝Ｃｉｎｊ（Ｖｉｎｊ２−Ｖｉｎｊ１）＝Ｃｉｎｊ・Ｖｉｎｊ
である。
【０１４１】
出力コードのドリフトを阻止するため、Ｖｉｎｊ１及びＶｉｎｊ２が、Ｖｒｅｆｐ若しくはＶｒｅｆｎから又はＶｒｅｆｐとＶｒｅｆｎとの間の抵抗分割器からのタブから最良に選択されなければならないように、注入される電荷が、ＤＡ変換器の基準電圧に比例しなければならない。
【０１４２】
当該ドリフト及び熱依存性も低減するため、電荷を注入するためのコンデンサＣｉｎｊも、その他のコンデンサに整合されなければならない。
【符号の説明】
【０１４３】
１  電荷積分器
２′低域通過フィルタ
２″相関２重サンプリング回路
３  サンプル・ホールド回路
４  ＡＤ変換器
８  増幅器
９  比較器
１０  静電容量式センス測定回路、アクイジションチェーン
１１  入力信号、電圧
２００  静電容量センサアレイ
３００  デジタルインターフェース
４００  マルチプレクサ
５００  マルチプレクサ
【図１】
0005563722.tif 000010
【図２】
0005563722.tif 000011
【図３Ａ】
0005563722.tif 000012
【図３Ｂ】
0005563722.tif 000013
【図３Ｃ】
0005563722.tif 000014
【図３Ｄ】
0005563722.tif 000015
【図４】
0005563722.tif 000016
【図５Ａ−５Ｃ】
0005563722.tif 000017
【図６】
0005563722.tif 000018
【図７】
0005563722.tif 000019
【図８】
0005563722.tif 000020
【図９】
0005563722.tif 000021
【図１０】
0005563722.tif 000022
【図１１】
0005563722.tif 000023
【図１２】
0005563722.tif 000024
【図１３】
0005563722.tif 000025
【図１４】
0005563722.tif 000026
【図１５】
0005563722.tif 000027
【図１６】
0005563722.tif 000028
【図１７Ａ】
0005563722.tif 000029
【図１７Ｂ】
0005563722.tif 000030
【図１７Ｃ】
0005563722.tif 000031
【図１８】
0005563722.tif 000032
【図１９】
0005563722.tif 000033
【図２０】
0005563722.tif 000034
【図２１】
0005563722.tif 000035
【図２２】
0005563722.tif 000036
【図２３】
0005563722.tif 000037
【図２４】
0005563722.tif 000038
【図２５】
0005563722.tif 000039
【図２６】
0005563722.tif 000040
【図２７】
0005563722.tif 000041
【図２８】
0005563722.tif 000042
【図２９ａ】
0005563722.tif 000043
【図２９ｂ】
0005563722.tif 000044
【図３０】
0005563722.tif 000045
【図３１】
0005563722.tif 000046
【図３２】
0005563722.tif 000047
【図３３】
0005563722.tif 000048