(57)【特許請求の範囲】
【請求項１】
炭化珪素の半導体結晶で作られた基板である第１の導電型又は第２の導電型の一方の導電型の第１の主電極用領域と、
前記基板の１つの面の側に形成された前記一方の導電型の第２の主電極用領域と、
断面視において前記第１の主電極用領域と前記第２の主電極用領域との間に形成された前記一方の導電型の高抵抗層と、
平面視において前記第２の主電極用領域の周囲に形成された前記第１の導電型又は前記第２の導電型の他方の導電型の制御電極用領域と、
前記高抵抗層内に前記制御電極用領域に接触する前記他方の導電型のチャネルドープ層と、
前記制御電極用領域の少なくとも側面を覆うように形成され、且つ前記制御電極用領域からの正孔又は電子の一方と前記第１の主電極用領域及び前記第２の主電極用領域間を流れる前記正孔又は前記電子の他方との再結合を抑制する再結合抑制領域と、
を有し、
前記高抵抗層は、前記第２の主電極用領域よりも高い抵抗率を有し、
前記再結合抑制領域は、前記他方の導電型と同じ導電型でありかつ前記制御電極用領域よりも高い抵抗率を有するか、または前記一方の導電型と同じ導電型でありかつ前記高抵抗層よりも高い抵抗率を有し、
断面視において、前記制御電極用領域の前記側面は、前記チャネルドープ層より上に位置する前記高抵抗層と前記制御電極用領域との境界部分のすべてを含み、且つ前記再結合抑制領域は前記チャネルドープ層が形成された深さ位置まで形成されていることを特徴とする接合型半導体装置。
【請求項２】
断面視において、前記制御電極用領域の前記側面は、前記チャネルドープ層より下に位置する前記高抵抗層と前記制御電極用領域との境界部分をさらに含み、且つ前記再結合抑制領域は前記制御電極用領域が形成された深さ位置まで形成されていることを特徴とする請求項１に記載の接合型半導体装置。
【請求項３】
前記再結合抑制領域は、前記制御電極用領域の前記側面と底面とを覆うように形成され、
断面視において、前記制御電極用領域の前記側面および前記底面は、前記チャネルドープ層より下に位置する前記高抵抗層と前記制御電極用領域との境界部分のすべてをさらに含み、且つ前記再結合抑制領域は前記制御電極用領域が形成された深さ位置まで形成されていることを特徴とする請求項１に記載の接合型半導体装置。
【請求項４】
前記第１の主電極用領域は前記第１の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるドレイン領域であり、
前記第２の主電極用領域は前記第１の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるソース領域であり、
前記制御電極用領域は、前記第２の導電型のゲート領域であることを特徴とする請求項１乃至３の何れか１項に記載の接合型半導体装置。
【請求項５】
前記第１の主電極用領域は、前記第２の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるドレイン領域であり、
前記第２の主電極用領域は、前記第２の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるソース領域であり、
前記制御電極用領域は、前記第１の導電型のゲート領域であることを特徴とする請求項１乃至３の何れか１項に記載の接合型半導体装置。
【請求項６】
炭化珪素の半導体結晶で作られた基板である第１の導電型又は第２の導電型の一方の導電型の第１の主電極用領域と、
前記基板の１つの面の側に形成された前記一方の導電型の第２の主電極用領域と、
断面視において前記第１の主電極用領域と前記第２の主電極用領域との間に形成された前記一方の導電型の高抵抗層と、
平面視において前記第２の主電極用領域の周囲に形成された前記第１の導電型又は前記第２の導電型の他方の導電型の制御電極用領域と、
前記高抵抗層内に前記制御電極用領域に接触する前記他方の導電型のベース層と、
前記制御電極用領域の少なくとも側面を覆うように形成され、且つ前記制御電極用領域からの正孔又は電子の一方と前記第１の主電極用領域及び前記第２の主電極用領域間を流れる前記正孔又は前記電子の他方との再結合を抑制する再結合抑制領域と、
を有し、
前記高抵抗層は、前記第２の主電極用領域よりも高い抵抗率を有し、
前記再結合抑制領域は、前記他方の導電型と同じ導電型でありかつ前記制御電極用領域よりも高い抵抗率を有するか、または前記一方の導電型と同じ導電型でありかつ前記高抵抗層よりも高い抵抗率を有し、
断面視において、前記制御電極用領域の前記側面は、前記ベース層より上に位置する前記高抵抗層と前記制御電極用領域との境界部分のすべてを含み、且つ前記再結合抑制領域は前記ベース層が形成された深さ位置まで形成され、
前記第１の主電極用領域は、前記第１の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるコレクタ領域であり、
前記第２の主電極用領域は、前記第１の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるエミッタ領域であり、
前記制御電極用領域は、前記第２の導電型のベースコンタクト領域であることを特徴とする接合型半導体装置。
【請求項７】
炭化珪素の半導体結晶で作られた基板である第１の導電型又は第２の導電型の一方の導電型の第１の主電極用領域と、
前記基板の１つの面の側に形成された前記一方の導電型の第２の主電極用領域と、
断面視において前記第１の主電極用領域と前記第２の主電極用領域との間に形成された前記一方の導電型の高抵抗層と、
平面視において前記第２の主電極用領域の周囲に形成された前記第１の導電型又は前記第２の導電型の他方の導電型の制御電極用領域と、
前記高抵抗層内に前記制御電極用領域に接触する前記他方の導電型のベース層と、
前記制御電極用領域の少なくとも側面を覆うように形成され、且つ前記制御電極用領域からの正孔又は電子の一方と前記第１の主電極用領域及び前記第２の主電極用領域間を流れる前記正孔又は前記電子の他方との再結合を抑制する再結合抑制領域と、
を有し、
前記高抵抗層は、前記第２の主電極用領域よりも高い抵抗率を有し、
前記再結合抑制領域は、前記他方の導電型と同じ導電型でありかつ前記制御電極用領域よりも高い抵抗率を有するか、または前記一方の導電型と同じ導電型でありかつ前記高抵抗層よりも高い抵抗率を有し、
断面視において、前記制御電極用領域の前記側面は、前記ベース層より上に位置する前記高抵抗層と前記制御電極用領域との境界部分のすべてを含み、且つ前記再結合抑制領域は前記ベース層が形成された深さ位置まで形成され、
前記第１の主電極用領域は、前記第２の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるコレクタ領域であり、
前記第２の主電極用領域は、前記第２の導電型の前記高抵抗層よりも低い抵抗率を有する低抵抗層からなるエミッタ領域であり、
前記制御電極用領域は、前記第１の導電型のベースコンタクト領域であることを特徴とする接合型半導体装置。
【請求項８】
炭化珪素の半導体結晶で作られかつ第１の導電型又は第２の導電型の一方の導電型の第１の主電極用領域となる基板の上に前記一方の導電型の高抵抗層を形成する第１の工程と、
前記高抵抗層の上に前記一方の導電型の第２の主電極用領域となる低抵抗層を形成する第２の工程と、
前記高抵抗層の表面側の所定領域にイオン注入により前記第１の導電型又は前記第２の導電型の他方の導電型の制御電極用領域を形成する第３の工程と、
前記制御電極用領域の少なくとも側面を覆うようにイオン注入により再結合抑制領域を形成する第４の工程と、
を含む接合型半導体装置の製造方法であって、
前記高抵抗層の中にチャネルドープ層又はベース層を形成するための工程を設け、
前記再結合抑制領域は、前記制御電極用領域からの正孔又は電子の一方と前記第１の主電極用領域及び前記第２の主電極用領域間を流れる前記正孔又は前記電子の他方との再結合を抑制し、
前記高抵抗層は、前記第２の主電極用領域よりも高い抵抗率を有し、
前記再結合抑制領域は、前記他方の導電型と同じ導電型でありかつ前記制御電極用領域よりも高い抵抗率を有するか、または前記一方の導電型と同じ導電型でありかつ前記高抵抗層よりも高い抵抗率を有し、
前記接合型半導体装置の断面視において、前記制御電極用領域の前記側面は、前記チャネルドープ層又は前記ベース層より上に位置する前記高抵抗層と前記制御電極用領域との境界部分のすべてを含み、且つ前記再結合抑制領域は前記チャネルドープ層又は前記ベース層が形成された深さ位置まで形成されていることを特徴とする接合型半導体装置の製造方法。
【請求項９】
前記再結合抑制領域を形成するためにイオン注入される不純物濃度は、前記制御電極用領域を形成するためにイオン注入される不純物濃度よりも低いことを特徴とする請求項８に記載の接合型半導体装置の製造方法。
【請求項１０】
前記第１の主電極用領域、前記第２の主電極用領域、および前記制御電極用領域のそれぞれに、第１主電極、第２主電極、制御電極を形成する工程と、
前記２主電極と前記制御電極の上側に上層電極を形成する工程と、
を有することを特徴とする請求項８に記載の接合型半導体装置の製造方法。
【請求項１１】
炭化珪素の半導体結晶で作られかつ第１の導電型又は第２の導電型の一方の導電型の第１の主電極用領域となる基板の上に前記一方の導電型の高抵抗層を形成する第１の工程と、
前記高抵抗層の上に前記一方の導電型の第２の主電極用領域となる低抵抗層を形成する第２の工程と、
前記高抵抗層の表面側の所定領域にイオン注入により再結合抑制領域を形成する第３の工程と、
前記再結合抑制領域に、前記再結合抑制領域の表面側からイオン注入により記第１の導電型又は前記第２の導電型の他方の導電型の制御電極用領域を形成する第４の工程と、
を含む接合型半導体装置の製造方法であって、
前記高抵抗層の中にチャネルドープ層又はベース層を形成するための工程を設け、
前記再結合抑制領域は、前記制御電極用領域からの正孔又は電子の一方と前記第１の主電極用領域及び前記第２の主電極用領域間を流れる前記正孔又は前記電子の他方との再結合を抑制し、
前記高抵抗層は、前記第２の主電極用領域よりも高い抵抗率を有し、
前記再結合抑制領域は、前記他方の導電型と同じ導電型でありかつ前記制御電極用領域よりも高い抵抗率を有するか、または前記一方の導電型と同じ導電型でありかつ前記高抵抗層よりも高い抵抗率を有し、
前記接合型半導体装置の断面視において、前記制御電極用領域の前記側面は、前記チャネルドープ層又は前記ベース層より上に位置する前記高抵抗層と前記制御電極用領域との境界部分のすべてを含み、且つ前記再結合抑制領域は前記チャネルドープ層又は前記ベース層が形成された深さ位置まで形成されていることを特徴とする接合型半導体装置の製造方法。
【請求項１２】
前記再結合抑制領域を形成するためにイオン注入される不純物濃度は、前記制御電極用領域を形成するためにイオン注入される不純物濃度よりも低いことを特徴とする請求項１１に記載の接合型半導体装置の製造方法。
【請求項１３】
前記第１の主電極用領域、前記第２の主電極用領域、および前記制御電極用領域のそれぞれに、第１主電極、第２主電極、制御電極を形成する工程と、
前記２主電極と前記制御電極の上側に上層電極を形成する工程と、
を有することを特徴とする請求項１１に記載の接合型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型半導体装置およびその製造方法に関し、特に、主電極間に流れる主電流と制御電極に流れる制御電流との間の再結合を抑制し、電流増幅率を高めるのに適した接合型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコン・カーバイド（Silicon Carbide）、以下では「ＳｉＣ」と記す。）は、広く半導体装置に応用されているシリコンと比べて、バンドギャップエネルギーが大きいという特性を有する。そのためＳｉＣを利用した半導体装置は、高電圧、大電力、高温動作の条件に適しており、パワーデバイスなどへの適用が期待されている。現在、研究開発されているＳｉＣパワーデバイスの構造は、主に、「ＭＯＳ型」と「接合型」の２つの型に分類されている。【０００３】
ここでは接合型ＳｉＣパワーデバイスの性能向上という観点で説明する。接合型ＳｉＣパワーデバイスには、静電誘導トランジスタ（Static Induction Transistor、以下では「ＳＩＴ」と記す。）や接合型電界効果トランジスタ（Junction Field Effect Transistor、以下では「ＪＦＥＴ」と記す。)、あるいはバイポーラ接合トランジスタ（Bipolar Junction Transistor、以下では「ＢＪＴ」と記す。）などがある。なお以下において、ＳＩＴ、ＪＦＥＴ、ＢＪＴは、総称して、「接合型トランジスタ」と呼ぶこととする。【０００４】
従来のＳＩＴの例としては、例えば特許文献１に開示された構造を有するものが知られている。特許文献１に開示されたＳＩＴは、ドレイン領域となるｎ＋型４Ｈ−ＳｉＣ（０００１）面基板上に、下側から、ｎ型の第１の高抵抗層、ｐ型のチャネルドープ層、ｎ−型の第２の高抵抗層、ｎ＋型のソース領域の順序で積層された構造をしている。当該ＳＩＴで、そのソース領域は、当該積層構造において上面からソース領域、および第２の高抵抗層の途中まで所定の平面パターン形状でエッチングされることにより、分離されて形成される。当該ＳＩＴは、その上面に、所定のパターン形状に基づいて分離された複数のソース領域を有している。分離された複数のソース領域の間の領域には、その後にＡｌイオン注入の工程が実行され、ｐ型のゲート領域が形成される。従って、分離された複数のソース領域の各々は、ＳＩＴの平面形状で見てみると、その周囲をゲート領域で囲まれている。特許文献１に開示されるＳＩＴは、ソース領域とゲート領域との間において、当該ＳＩＴにおけるＳｉＣ表面を表面再結合抑制半導体層で覆うようにした構造を有している。この表面再結合抑制半導体層は、ソース領域（ｎ＋型のソース領域とｎ−型の第２の高抵抗層）から流れ出る電子とゲート領域から流れ出る正孔との再結合を抑制する機能を有している。これにより、ソース領域からの電子とゲート領域からの正孔の再結合を抑え、接合型半導体層装置の電流増幅率の向上を達成している。【０００５】
また、従来のＢＪＴの例として例えば非特許文献１に記載された構造を有するものがある。ＢＪＴは、低抵抗のｎ＋型４Ｈ−ＳｉＣ（０００１）面８度オフ基板上に、下側から、ｎ−型高抵抗領域、ｐ型ベース領域、ｎ＋型エミッタ領域の順序に積層されて形成される。エミッタ領域は、多数の細長い形状の領域からなっている。エミッタ領域、ベース領域（ベースコンタクト領域）、コレクタ領域には外部に電気的接続を取るための電極が形成されている。【０００６】
図１３に非特許文献１に開示されたＢＪＴの断面構造図を示す。図１３に示すように、ＢＪＴ５００は、ｎ型低抵抗層であるコレクタ領域５０１、ｎ型高抵抗領域５０２、ｐ型領域のベース領域５０３、ｎ型低抵抗のエミッタ領域５０４、エミッタ領域を囲むように形成されたｐ型低抵抗領域のベースコンタクト領域５０５を備えている。コレクタ領域５０１とベース領域５０３（ベースコンタクト領域５０５）とエミッタ領域のそれぞれの外部には、電気的接続をとるためのコレクタ電極５０６、ベース電極５０７、エミッタ電極５０８が接合されている。さらにＢＪＴ５００の電極以外の露出表面の全体は表面保護膜５０９で覆われている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２６９６８１号公報
【非特許文献】
【０００８】
【非特許文献１】J. Zhang他著「High Power(500V-70A) and High Gain(44-47) 4H-SiC Bipolar Junction Transistors」Materials Science Forum Vols. 457-460 (2004) pp. 1149-1152.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＩＴやＢＪＴ等の接合型トランジスタでは、ゲートあるいはベースと呼ばれる制御電極がｐｎ接合で形成されている。ソースとドレインの間、あるいはエミッタとコレクタの間のような主電極の間に電流を流すためには、当該制御電極に電流を流す必要がある。主電極の間に流れる電流を「主電流Ｉｄ」、制御電極に流れる電流を「制御電流Ｉｇ」とするとき、両電流の比（Ｉｄ／Ｉｇ）は「電流増幅率」と呼ばれる。接合型トランジスタの開発では、電流増幅率の値を大きくすることが重要な課題となっている。【００１０】
上記電流増幅率を低下させる要因としては、制御電極から流れ込む正孔（制御電流Ｉｇのキャリア）と主電極間を流れる電子（主電流Ｉｄのキャリア）との再結合を挙げることができる。再結合電流の値は、電子密度、正孔密度、再結合準位密度に依存し、それぞれの密度が高いほど再結合電流も大きくなる。【００１１】
再結合が発生しやすい部位としてはＳｉＣ表面が知られている。ＳｉＣ表面の再結合準位の密度を低減するために、ＳｉＣ表面を酸化して保護膜を形成するプロセスで各種の工夫をなすことが提案されている。この点は特許文献１にも記載されている。さらに特許文献１では、再結合確率を下げるために、ＳｉＣ表面に、濃度の低いｐ型領域からなる表面再結合抑制半導体層を設けるようにしている。このような表面再結合抑制半導体層を形成すると、ＳｉＣ表面に電子に対する電位障壁が形成されるので、ＳｉＣ表面での電子密度を下げることができる。さらに、濃度の低いｐ型領域でＳｉＣ表面に高抵抗層を形成することにより、正孔の密度も低く抑えることができる。かかる表面再結合抑制半導体層を形成することにより、接合型トランジスタのＳｉＣ表面に再結合準位が存在したとしても、再結合確率を低減することができ、接合型トランジスタの電流増幅率を大きくすることができる。【００１２】
以上のように接合型トランジスタにおいて、ＳｉＣ表面での再結合を抑制して電流増幅率を大きくする試みが多くなされている。しかしながら、ＳＩＴのｐ型ゲート領域やＢＪＴのｐ型ベースコンタクト領域でも電子と正孔の再結合確率が高いことが知られている。ところが、従来の接合型トランジスタの開発では、当該領域での再結合を抑制する試みは見当たらない。【００１３】
ここで上記の問題を、ＳＩＴの構造例に基づいて現象的な面で説明する。典型的なＳＩＴの断面構造において、ｐ型ゲート領域は、高エネルギかつ高濃度のＡｌイオン注入工程と、その後の活性化熱処理工程とによって形成される。高エネルギかつ高濃度のＡｌイオン注入によって結晶中に多くの欠陥が発生するため、活性化熱処理により結晶性の回復を図る。しかしながら、結晶性は完全に回復することはできず、ｐ型ゲート領域近辺に欠陥が残ることになる。当該欠陥が、電子と正孔の再結合中心として働き、電流増幅率を低下させる原因となる。当該再結合を抑制するため、ゲート領域とソース領域の間の距離を大きくし、電子を遠ざける手法が考えられる。しかし、当該手法は、接合型トランジスタを微細化するという設計思想に反するため、電流増幅率の向上と微細化による電流密度の向上とが両立することができない。【００１４】
ＳＩＴに関する上記の問題は、ＢＪＴでも同様に生じる問題である。
【課題を解決するための手段】
【００１５】
本発明の目的は、ＳＩＴのゲート領域あるいはＢＪＴのベース領域等の周囲領域での電子と正孔の再結合確率を低減し、主電極間に流れる主電流と制御電極に流れる制御電流との間の再結合を抑制し、電流増幅率を向上することができ、併せて微細化による電流密度の向上も実現することができる接合型半導体装置およびその製造方法を提供することにある。【００１６】
本発明に係る接合型半導体装置は、炭化珪素（ＳｉＣ）の半導体結晶で作られた基板である第１の主電極用領域（一方の主電極に対応する第１領域）と、基板の１つの面の側に形成された第２の主電極用領域（他方の主電極に対応する第２領域）と、第１および第２の主電極用領域の間に形成された高抵抗層と、第２の主電極用領域の周囲に形成された制御電極用領域（制御電極に対応する領域）と、制御電極用領域の少なくとも側面を覆うように形成された再結合抑制領域と、を有することで特徴づけられる。【００１７】
上記の接合型半導体装置において、ＳＩＴまたはＢＪＴに応じて、第１の主電極用領域はドレイン領域またはコレクタ領域であり、第２の主電極用領域はソース領域またはエミッタ領域であり、制御電極用領域はゲート領域またはベース領域である。ゲート領域等の制御電極用領域の少なくとも所定範囲の側面を覆うように再結合抑制領域を設けるようにしたため、当該接合型半導体装置の製造工程で生じる再結合準位が多数存在する領域に例えば電子等に対する電位障壁が設けられ、ソース領域等から流れ込む電子等を再結合抑制領域で遠ざけることができる。【００１８】
上記の接合型半導体装置において、好ましくは、高抵抗層内に制御電極用領域に接触するチャネルドープ層を有し、再結合抑制領域はチャネルドープ層が形成された深さ位置まで形成される。【００１９】
さらに、再結合抑制領域を制御電極用領域の側面と底面を覆うように形成することもできる。【００２０】
上記の接合型半導体装置において、好ましくは、第１の主電極用領域は第１の導電型の低抵抗層からなるドレイン領域であり、第２の主電極用領域は第１の導電型の低抵抗層からなるソース領域であり、制御電極用領域は第２の導電型のゲート領域であり、再結合抑制領域はゲート領域と同じ第２の導電型を有し、再結合抑制領域の抵抗率はゲート領域の抵抗率よりも高いか、あるいは再結合抑制領域は高抵抗層と同じ第１の導電型を有し、再結合抑制領域の抵抗率は高抵抗層よりも高い。【００２１】
上記の接合型半導体装置において、好ましくは、第１の主電極用領域は第２の導電型の低抵抗層からなるドレイン領域であり、第２の主電極用領域は第２の導電型の低抵抗層からなるソース領域であり、制御電極用領域は第１の導電型のゲート領域であり、再結合抑制領域はゲート領域と同じ第１の導電型を有し、再結合抑制領域の抵抗率はゲート領域の抵抗率よりも高いか、あるいは再結合抑制領域は高抵抗層と同じ第２の導電型を有し、再結合抑制領域の抵抗率は高抵抗層よりも高い。【００２２】
上記の接合型半導体装置において、好ましくは、第１の主電極用領域は第１の導電型の低抵抗層からなるコレクタ領域であり、第２の主電極用領域は第１の導電型の低抵抗層からなるエミッタ領域であり、制御電極用領域は第２の導電型のベースコンタクト領域であり、再結合抑制領域はベースコンタクト領域と同じ第２の導電型を有し、再結合抑制領域の抵抗率はベースコンタクト領域の抵抗率よりも高いか、あるいは再結合抑制領域は高抵抗層と同じ第１の導電型を有し、再結合抑制領域の抵抗率は高抵抗層よりも高い。【００２３】
上記の接合型半導体装置において、好ましくは、第１の主電極用領域は第２の導電型の低抵抗層からなるコレクタ領域であり、第２の主電極用領域は第２の導電型の低抵抗層からなるエミッタ領域であり、制御電極用領域は第１の導電型のベースコンタクト領域であり、再結合抑制領域はベースコンタクト領域と同じ第１の導電型を有し、再結合抑制領域の抵抗率はベースコンタクト領域の抵抗率よりも高いか、あるいは再結合抑制領域は高抵抗層と同じ第２の導電型を有し、再結合抑制領域の抵抗率は高抵抗層よりも高い。【００２４】
本発明に係る接合型半導体装置の製造方法は、炭化珪素の半導体結晶で作られかつ第１の主電極用領域となる基板の上に高抵抗層を形成する第１の工程と、高抵抗層の上に第２の主電極用領域となる低抵抗層を形成する第２の工程と、高抵抗層の表面側の所定領域にイオン注入により制御電極用領域を形成する第３の工程と、制御電極用領域の少なくとも側面を覆うようにイオン注入により再結合抑制領域を形成する第４の工程と、を含むことを特徴とする。【００２５】
また本発明に係る接合型半導体装置の製造方法は、炭化珪素の半導体結晶で作られかつ第１の主電極用領域となる基板の上に高抵抗層を形成する第１の工程と、高抵抗層の上に第２の主電極用領域となる低抵抗層を形成する第２の工程と、高抵抗層の表面側の所定領域にイオン注入により再結合抑制領域を形成する第３の工程と、再結合抑制領域に、再結合抑制領域の表面側からイオン注入により制御電極用領域を形成する第４の工程と、を含むことを特徴とする。【００２６】
上記の接合型半導体装置の製造方法において、好ましくは、再結合抑制領域を形成するためにイオン注入される不純物濃度は、制御電極用領域を形成するためにイオン注入される不純物濃度よりも低いことを特徴とする。【００２７】
上記の接合型半導体装置の製造方法において、好ましくは、高抵抗層の中にチャネルドープ層を形成するための工程を設けたことを特徴とする。【００２８】
上記の接合型半導体装置の製造方法において、好ましくは、基板、高抵抗層、および低抵抗層は第１の導電型であり、制御電極用領域は第２の導電型であることを特徴とする。【００２９】
上記の接合型半導体装置の製造方法において、好ましくは、基板、高抵抗層、および低抵抗層は第２の導電型であり、制御電極用領域は第１の導電型であることを特徴とする。【００３０】
上記の接合型半導体装置の製造方法において、好ましくは、第１の主電極用領域、第２の主電極用領域、および制御電極用領域のそれぞれに、第１主電極、第２主電極、制御電極を形成する工程と、第２主電極と制御電極の上側に上層電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００３１】
本発明に係る接合型半導体装置によれば、ＳｉＣ半導体デバイスのゲート領域またはベース領域に接して少なくともその側面を所定の範囲で覆う再結合抑制領域を設けるようにしたため、ゲート領域等とソース領域等との間の再結合を抑制することができ、電流増幅率を向上することができる。また接合型半導体装置において、微細化を行っても、主電流の電流密度の向上を実現することができる【００３２】
本発明に係る接合型半導体装置の製造方法によれば、ＳｉＣ半導体デバイスのゲート領域またはベース領域に接して少なくともその側面を所定の範囲で覆うことができる再結合抑制領域を深さ方向に形成することができる工程を備えるようにしたため、上記のごときゲート・ソース間等の再結合を抑制することによって高い電流増幅率を有する接合型半導体装置を容易にかつ確実に製作することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施例による接合型半導体装置（ＳＩＴ）の部分縦断面図である。
【図２】第１実施例による接合型半導体装置（ＳＩＴ）の一部の平面図である。
【図３】従来の接合型半導体装置（ＳＩＴ）の動作の問題を説明する部分縦断面図である。
【図４】第１実施例による接合型半導体装置（ＳＩＴ）の動作を説明する部分縦断面図である。
【図５】第１実施例による接合型半導体装置（ＳＩＴ）の製造方法を説明するフローチャートである。
【図６Ａ】第１実施例による接合型半導体装置（ＳＩＴ）の製造方法の各工程に対応するデバイス構造を示す部分縦断面図である。
【図６Ｂ】第１実施例による接合型半導体装置（ＳＩＴ）の製造方法の各工程に対応するデバイス構造を示す部分縦断面図である。
【図７】第１実施例による接合型半導体装置（ＳＩＴ）の製造方法における特徴的工程に対応するデバイス構造を説明するための部分縦断面図である。
【図８】第１実施例による接合型半導体装置（ＳＩＴ）の製造方法における他の特徴的工程に対応するデバイス構造を説明するための部分縦断面図である。
【図９】本発明の第２実施例による接合型半導体装置（ＳＩＴ）の部分縦断面図である。
【図１０】本発明の第３実施例による接合型半導体装置（ＳＩＴ）の部分縦断面図である。
【図１１】本発明の第４実施例による接合型半導体装置（ＢＪＴ）の部分縦断面図である。
【図１２】本発明の第５実施例による接合型半導体装置（ＢＪＴ）の部分縦断面図である。
【図１３】従来の接合型半導体装置（ＢＪＴ）の構造を説明する部分縦断面図である。
【発明を実施するための形態】
【００３４】
以下に、本発明の好適な幾つかの実施例について添付図面に基づいて説明する。
【００３５】
＜第１の実施例＞
図１〜図８を参照して本発明の第１実施例による接合型半導体装置を説明する。図１は第１実施例による接合型半導体装置の単位構造を示す部分縦断面図であり、図２は当該接合型半導体装置の平面図である。図１は、図２におけるＡ−Ａ線断面における少なくとも１つのソース電極を含む部分の縦断面図を示している。この接合型半導体装置はＳＩＴ（静電誘導トランジスタ）の例を示している。
【００３６】
図２に示すように、ＳＩＴ１０は、そのデバイス上面の特定な単位領域に、並列に配列された例えば５本のソース電極１９を備えている。
【００３７】
図１に示す縦断面構造において、ＳＩＴ１０は、ＳｉＣ（炭化珪素）結晶を有する下側面部分に形成されたｎ型の低抵抗層（ｎ＋層）からなるドレイン領域１１と、当該ＳｉＣ結晶を有する上側面部分に形成されたｎ型の低抵抗層（ｎ＋層）からなるソース領域１２を備えている。ドレイン領域１１を形成する層が基板となっている。
【００３８】
図２に示すように、平面図の位置関係において、複数のソース電極１９の各々の周囲には、当該ソース電極１９を囲むようにゲート電極２０が形成されている。この意味は、ソース電極１９の下側に位置するソース領域１２の周囲は、ゲート電極２０の下側に位置するｐ型のゲート領域１３によって囲まれているということである。ゲート領域１３は所定の深い位置まで形成されている。さらに、ＳＩＴ１０において、上側のソース領域１２と下側のドレイン領域１１の間にはｎ型の高抵抗層（ｎ−層）１４が形成される。また当該高抵抗層１４の中には、上記のゲート領域１３と接続されるように配置されたｐ型のチャネルドープ層１５が形成されている。
【００３９】
本実施例において、上記の「ｎ型」は「第１の導電型」であり、上記の「ｐ型」は「第２の導電型」であるとする。
【００４０】
本実施例に係るＳＩＴ１０では、さらに、ゲート領域１３とｎ型の高抵抗層１４との間の境界領域において、好ましくは、チャネルドープ層１５を超える深さ位置までにｐ型の再結合抑制領域１６を設けている。再結合抑制領域１６の深さ方向の形成位置は、後述するように目的に応じて適宜に設定することができる。当該再結合抑制領域１６は、ゲート領域１３の側面の全周囲に設けられる。上記の再結合抑制領域１６は、ゲート領域１３よりも抵抗率の高いｐ−半導体あるいは高抵抗層１４よりも抵抗率の高いｎ−半導体で形成されている。
【００４１】
上記のＳＩＴ１０の構造において、図１に示すように、ドレイン領域１１の下側表面にはドレイン電極１８が接合され、ソース領域１２の上側表面にはソース電極１９が接合され、ゲート領域１３の上側表面にはゲート電極２０が接合されている。ＳＩＴ１０の上面において、ソース電極１９とゲート電極２０の間における露出表面は、表面保護膜１７によって覆われ保護されている。
【００４２】
図２に示すように、ソース電極１９およびゲート電極２０の各々の上側には上層電極２１が設けられている。図１において、上層電極２１の図示は省略されている。
【００４３】
上記ＳＩＴ１０において、主電流は、ソース領域１２（またはソース電極１９）からドレイン領域１１（またはドレイン電極１８）に流れる電子流である。主電流の通電（オン）と非通電（オフ）は、ゲート電極２０に印加されるゲート電圧、すなわち、ゲート領域１３とソース領域１２の間に加えられる制御信号に基づいて制御される。ゲート・ソース間の印加電圧が０Ｖ以下であるときにはＳＩＴ１０は主電流が流れず、オフ状態になる。ゲート・ソース間に一定以上の電圧が印加されると、ＳＩＴ１０は主電流が流れてオン状態に移行する。オン状態では、ゲート領域１３とソース領域１２の間に形成されているｐｎ接合が順バイアスされて、ゲート領域１３ソース領域１２に制御電流である正孔電流が流れる。
【００４４】
図３と図４を参照し、従来のＳＩＴ構造と本実施形態に係るＳＩＴ構造を対比しながら、ＳＩＴ１０の特徴的構造を説明する。
【００４５】
図３において、上記の図１で説明した要素と同一の要素には同一の符号を付している。従来の構造を有するＳＩＴ１０Ａでは、ゲート領域１３の周辺に多数の再結合準位３１ａが存在する領域３１が形成されている。ＳＩＴ１０Ａのオン状態では、領域３１において、ゲート領域１３から流れ込む正孔３２とソース領域１２から流れ込む電子３３とが共存する。そのため領域３１では、電子３３と正孔３２との再結合が盛んに生じ、ＳＩＴ１０Ａの動作に寄与しない無効なゲート電流が流れ、ＳＩＴ１０Ａの電流増幅率を低下させる。図３において、Ｉ１が主電流である。
【００４６】
従来構造を有するＳＩＴ１０Ａに対して、本実施例によるＳＩＴ１０では、図４に示すように、ゲート領域１３の側面周囲におけるｎ型高抵抗層１４との境界部分に再結合抑制領域１６が形成されている。当該再結合抑制領域１６は、再結合準位３１ａが多数存在する領域３１において、特にその主要部分に対してイオン注入を行うことなどにより形成される。
【００４７】
再結合抑制領域１６は、ゲート領域１３と同じ導電型であり、ゲート領域１３よりも高抵抗率のｐ−半導体か、あるいは高抵抗層１４と同じ導電型で高抵抗層１４よりも高抵抗率のｎ−半導体で形成されている。再結合抑制領域１６が高抵抗になるように設計されているために、「ｐ−」であれば正孔、「ｎ−」であれば電子の密度が低くなっている。
【００４８】
さらに再結合抑制領域１６と高抵抗層１４の間あるいはゲート領域１３と再結合抑制領域１６の間にｐｎ接合による電子あるいは正孔に対する電位障壁が形成されるために、電子あるいは正孔の再結合抑制領域１６への侵入が抑制される。その結果、ソース領域１２から流れ込む電子３３は多数の再結合準位が存在する領域３１で再結合電流として消費されることなく主電流Ｉ２としてドレイン領域１１に流れ込む。このようにしてＳＩＴ１０の電流増幅率が向上する。
【００４９】
再結合抑制領域１６を形成する際にも、ゲート領域１３を作る場合と同様に、Ａｌ等のイオン注入法を用いる。しかし、ゲート領域１３を作るときのイオン注入に比較して注入濃度が極めて低く、イオン注入に要するエネルギも低い。そのため再結合抑制領域１６を形成するためのイオン注入では再結合準位の密度を低く抑えることができる。
【００５０】
次に、第１実施例によるＳＩＴ１０の各高抵抗層等の不純物濃度および寸法について具体的な一例を説明する。
【００５１】
ＳＩＴ１０は、例えば阻止電圧６００Ｖを目標に設計されている。基板の部分には、（０００１）面から８度オフさせた低抵抗のｎ型４Ｈ−ＳｉＣ基板を使用している。ＳＩＴ１０において、当該基板部分がドレイン領域１１となる。基板上の高抵抗層１４は、ソース・ドレイン間に加わる高電圧を阻止するための層である。本実施例では、高抵抗層１４は、６００Ｖ以上の電圧を阻止するように、例えば、厚み１０μｍ、不純物濃度１×１０１６ｃｍ−３に設定されている。
【００５２】
高抵抗層１４上のｐ型チャネルドープ層１５は、ソース・ドレイン間に高電圧が印加されたときに、ゲート・ソース間電圧ＶＧＳ＝０Ｖにおいても、ＳＩＴ１０がオン動作しないように、その厚みと不純物濃度が設定されている。本実施例では、ｐ型チャネルドープ層１５は、厚み０．１〜０．５μｍ、不純物濃度４×１０１７〜２×１０１８ｃｍ−３とした。チャネルドープ層１５上には、厚さ０．１〜０．４μｍ、不純物濃度５×１０１５ｃｍ−３〜５×１０１７ｃｍ−３の高抵抗層１４を挟んで、厚さ０．５〜２．０μｍ、不純物濃度１〜５×１０１９ｃｍ−３の低抵抗のｎ型ソース領域１２が設けられている。
【００５３】
さらに、ソース領域１２の周囲には、厚み１〜２μｍ、不純物濃度１×１０１８〜１×１０１９ｃｍ−３程度の低抵抗ゲート領域１３が設けられている。図２に示すように、ソース領域１２の平面形状は、細長い島状の形状である。１つのＳＩＴ１０に複数のソース領域１２を備えている。１つのソース領域１２の寸法は、幅３〜１０μｍ、長さ１００〜１０００μｍ程度である。ゲート領域１３とソース領域１２を含めた単位構造の周期は約１０〜３０μｍである。
【００５４】
次に、図５〜図８を参照してＳＩＴ１０の製造方法を説明する。図５は、製造方法のフローチャートを示している。図６Ａ及び図６Ｂは、各ステップで製作される半導体装置を示している。
【００５５】
ＳＩＴ１０の製造方法は、次のプロセス（１）〜（１１）（ステップＳ１１〜Ｓ２１）から成っている。図５に示されるようにステップＳ１１からステップＳ２１に到る順序で実行される。
【００５６】
（１）高抵抗層形成プロセス（ステップＳ１１）
（２）チャネルドープ層形成プロセス（ステップＳ１２）
（３）高抵抗層形成プロセス（ステップＳ１３）
（４）低抵抗層形成プロセス（ステップＳ１４）
（５）ソースエッチングプロセス（ステップＳ１５）
（６）ゲート領域形成プロセス（ステップ１６）
（７）再結合抑制領域形成プロセス（ステップＳ１７）
（８）イオン注入層活性化プロセス（ステップＳ１８）
（９）表面保護膜形成プロセス（ステップＳ１９）
（１０）電極形成プロセス（ステップＳ２０）
（１１）上層電極形成プロセス（ステップＳ２１）
【００５７】
上記のステップＳ１１〜Ｓ１４を実施することによって図６Ａの（ａ）に示される構造が形成される。
【００５８】
高抵抗層形成プロセス（ステップＳ１１）では、ＳｉＣで形成されたｎ型基板４０の上に、エピタキシャル成長法により、厚さ１０μｍで、濃度１×１０１６ｃｍ−３の窒素を不純物としてドープした高抵抗層４１を成長させる。基板４０には「４Ｈ−ＳｉＣ（0001）８°off」が用いられている。また基板４０は、前述したｎ型低抵抗層のドレイン領域１１となる。
【００５９】
チャネルドープ層形成プロセス（ステップＳ１２）では、ｎ型高抵抗層４１の上に、エピタキシャル成長法により、アルミニウム（Ａｌ）を不純物として４×１０１７〜２×１０１８ｃｍ−３の濃度で０．１〜０．５μｍのｐ型のチャネルドープ層４２を成長させる。
【００６０】
高抵抗層形成プロセス（ステップＳ１３）では、その後、チャネルドープ層４２の上に、エピタキシャル成長法により、厚さ０．１〜０．４μｍで濃度５×１０１５〜５×１０１７ｃｍ−３の窒素を不純物としてドープしたｎ型の高抵抗層４３を成長させる。
【００６１】
低抵抗層形成プロセス（ステップＳ１４）では、ｎ型の高抵抗層４３の上に、エピタキシャル成長法により、厚さ０．５〜２．０μｍで濃度１〜５×１０１９ｃｍ−３の窒素を不純物としてドープしたｎ型の低抵抗層４４を成長させる。この低抵抗層４４は、前述したソース領域１２を形成する。
【００６２】
次のソースエッチングプロセス（ステップＳ１５）では、図６Ａの（ａ）に示された構造において、その上面に、ＣＶＤ法によりシリコン酸化膜５１を堆積させ、フォトリソグラフィーを行い、その後にＲＩＥによりシリコン酸化膜５１をエッチングする。こうしてマスクが形成される。その後、このシリコン酸化膜５１を用いて、ＲＩＥにより低抵抗層４４のＳｉＣエッチングを行い、ソース領域１２を形成する。ＳｉＣエッチングのＲＩＥにはＳＦ６ガスなどが用いられる。その結果得られた構造を図６Ａの（ｂ）に示す。なおエッチング深さは例えば約０．５〜２．３μｍである。
【００６３】
ゲート領域形成プロセス（ステップＳ１６）では、図６Ａの（ｃ）に示すように、さらにゲート領域１３を形成するための表面部分が露出するように、マスク５２が形成される。マスク５２は、ＣＶＤ法によりシリコン酸化膜を堆積し、フォトリソグラフィーを行い、その後にＲＩＥによりシリコン酸化膜をエッチングすることにより形成される。その後、イオン注入してゲート領域１３を形成する。注入されるイオンはアルミニウム（Ａｌ）であり、注入の深さは例えば１〜２μｍである。イオン注入量は１×１０１８〜１×１０１９ｃｍ−３であり、イオン注入に必要なエネルギは７００ＫｅＶ〜２ＭｅＶ以上である。
【００６４】
再結合抑制領域を形成するプロセス（Ｓ１７）では、図６Ａの（ｄ）に示されるように、再結合抑制領域１６を形成するためのマスクが形成される。このマスク形成では、ゲート領域形成用のマスク５３（シリコン酸化膜）を利用する。図６Ａの（ｃ）で示したマスク５２において、例えば、ウェットエッチング等の等方性エッチングを利用し、再結合抑制領域を形成するための部分のみを除去する。その後に、不純物（イオン種）としてアルミニウム（Ａｌ）のイオン注入を行う。注入する領域は、ゲート領域１３よりも広く、かつゲート・ソース間距離よりも狭い範囲である。寸法的には、例えば、ゲート幅の両側の各々で０．５μｍである。注入の深さは、例えば約０．４μｍ程度である。さらにゲート表面からゲート領域の最深の深さ程度まで再結合抑制領域１６を形成する場合もある。イオン注入量は５×１０１５〜５×１０１７ｃｍ−３程度であり、ｎ−型高抵抗層４１，４３と同程度前後の値が望ましい。またイオン注入に必要なエネルギは一例として４００ＫｅＶ程度であるが、注入深さに応じて決定される。こうして再結合抑制領域１６がゲート領域１３の側面の全周囲に所要の深さで形成される。図２に示す平面形状を考慮すれば、ゲート領域１３の側面の全周囲を覆うように再結合抑制領域１６が形成される。
【００６５】
ｐ型領域である再結合抑制領域１６は、ゲートとしての機能は持たず、再結合準位が多数存在する領域の正孔および電子の密度を低減することが目的である。そのために、ゲート領域形成時のイオン注入と比較して、注入量・注入エネルギともに小さく設定されている。結果として、イオン注入による結晶の損傷を低く抑えることができ、製造プロセスによるＳＩＴのデバイス特性への悪影響を抑えることができる。
【００６６】
ゲート領域１３と再結合抑制領域１６を形成するプロセス（ステップＳ１６，Ｓ１７）に関して、概念的により詳しく要部を示すと、図７の（ａ）〜（ｃ）のようになる。図７においては、ゲート領域１３および再結合抑制領域１６のみが示されており、ソース領域とチャネルドープ領域は省略されている。
【００６７】
図７（ａ）はゲート領域１３を形成するためにイオン（Ａｌ＋）６１を注入するプロセスを示し、（ｂ）はゲート領域１３の側面周囲に再結合抑制領域を形成するためのマスク６２を酸化膜ウェットエッチングにより形成するプロセスを示し、（ｃ）は再結合抑制領域１６を形成するためにイオン（Ａｌ＋）６１を注入するプロセスを示している。
【００６８】
本プロセスでは、シリコン酸化膜などで形成されるマスク６２を用いてゲート領域１３を形成するためＡｌイオン６１を選択的にＳｉＣ６３中に注入したのち、マスク６２は丁度再結合抑制領域１６のＳｉＣ表面が露出するようにエッチングされる。エッチングにより新たに露出するＳｉＣ表面の幅は、例えば０．５μｍである。そのエッチングされたあとのマスク６２を利用して再結合抑制領域１６を形成するために再びＳｉＣ６３にＡｌイオンが注入される。図７（ｃ）では再結合抑制領域１６の深さをｄで表している。このように再結合抑制領域１６を形成するためのイオン注入マスク６２の形成にはマスク合わせ工程を用いていないため、ゲート領域１３と再結合抑制領域１６の位置関係にズレが生じないセルフアライン工程となっている。
【００６９】
ゲート領域１３と再結合抑制領域１６を形成する工程については、その他に、図８に示すような形成方法もある。なお図８においても、ゲート領域１３および再結合抑制領域１６のみが示されており、ソース領域とチャネルドープ領域は省略されている。
【００７０】
図８に従って当該形成方法を説明する。この形成方法では、最初に再結合抑制領域を形成するためのイオン注入６１を行えるようにマスク６２を形成し、再結合抑制領域１６を形成するためのイオン注入６１を行う（図８（ａ））。その後、表面の全体にＣＶＤ法により酸化膜６４を堆積する（図８（ｂ））。表面に形成した酸化膜６４を異方性エッチングによりエッチングし、ゲート領域を作る表面６５を露出させる（図８（ｃ））。当該表面６５は、上記の再結合抑制領域１６の上表面になっている。その後、露出した表面６５に対してゲート領域１３を形成するためのイオン注入６１を行う（図８（ｄ））。
【００７１】
以上によって、ゲート領域１３が作られることになる。この場合にも、再結合抑制領域１６は、ゲート領域１３の側面周囲において、ゲート領域１３の表面からの深さｄで形成される。この方法もセルフアラインプロセスであり、ゲート領域１３と再結合抑制領域１６の間に位置のズレは生じない。なお、ゲート領域１３と再結合抑制領域１６の形成に関しては各々に対してフォト工程を用いてマスクを形成しても良い。特に、再結合抑制領域の幅を１μｍ以上程度に広くする場合にはこの方法が有効である。
【００７２】
次に、再結合抑制領域１６の深さｄと不純物濃度についてさらに詳しく説明する。
【００７３】
再結合抑制領域１６は、可能な限り広い範囲に渡ってゲートを覆うことが望ましいため、この点からすると深さｄはゲート領域の深さと同程度が望まれる。一方で、ＳｉＣでは再結合抑制領域１６の形成手法としてはイオン注入法が用いられるが、深い部分にまでイオンを注入するためには高いエネルギが必要であり、高いエネルギでのイオン注入は新たな欠陥を生成することになる。そのため、新たな欠陥を生成しないという観点からは深さｄは浅い方が望ましい。このように深さｄを決定するに際しては、可能なかぎり広い範囲に渡って再結合抑制領域１６を形成すること、および新たな欠陥の形成を最小限に留めることという相反する事象を考慮する必要がある。
【００７４】
前述したように再結合の発生には、再結合準位密度、電子密度、正孔密度が影響を与える。デバイス中でこれらの密度がより高い部分に再結合抑制領域１６を形成することが重要となる。図１のＳＩＴ構造のゲート周辺領域に限ると、ＳｉＣ表面からチャネルドープ層１５付近が電子密度と正孔密度の両方が高い領域である。
【００７５】
これらの点を踏まえると再結合抑制領域１６の深さｄは、最低でもチャネルドープ層に届いていることが望ましい。その場合の深さｄは０．１〜０．３μｍ程度であり、イオン注入で形成しても低いエネルギで新たな欠陥の発生を最小限に留めることが可能である。また、深さｄの上限は、最大でゲート領域１３の深さと同程度であるが、この値は個別のデバイスのゲート領域１３の深さとその深さの再結合抑制領域１６を形成する際にイオン注入エネルギで生成される新たな欠陥密度との兼ね合いで決められる。
【００７６】
ｐ−再結合抑制領域１６には、高抵抗層との間でｐｎ接合を形成することにより再結合抑制領域１６への電子の進入を抑制し、かつ正孔濃度が低いことが求められる。そのため、再結合抑制領域１６の不純物濃度に関しては、高抵抗層と同程度かやや高い値が適切である。
【００７７】
図１の第１実施例の場合には、高抵抗層１４の不純物濃度が５×１０１５〜５×１０１７ｃｍ−３程度であるので、再結合抑制領域１６の不純物濃度の適正値は５×１０１５〜５×１０１７ｃｍ−３あるいはこれよりもやや高い値となる。
【００７８】
再結合抑制領域１６は高抵抗層１４よりも抵抗率がさらに高いｎ−領域で形成しても良い。その場合には再結合抑制領域１６中の電子濃度が低くなり、さらにゲート領域１３と再結合抑制領域１６との間に形成されるｐｎ接合の接合電位が正孔に対する電位障壁となり、正孔が領域３１内に流れ込むことが抑制される。その結果、領域３１での再結合が抑制される。ｎ−型の再結合抑制領域１６を形成する場合には、注入不純物濃度は高抵抗層１４と同程度かやや低い値が適切であり、高抵抗層１４中のｎ型不純物濃度からイオン注入したｐ型不純物濃度を差し引いた値が再結合抑制領域の実質的な不純物濃度となる。図１の第１実施例の場合には、５×１０１５〜５×１０１７ｃｍ−３よりもやや低い値が不純物濃度の適正値となる。
【００７９】
よって、再結合抑制領域１６へのイオン注入量としては、高抵抗層１４の不純物濃度と同程度前後の値が適切であると言える。
【００８０】
イオン注入層を活性化するプロセス（ステップＳ１８）では、イオン注入後に、注入イオンを半導体中で電気的に活性化すると共に、イオン注入で発生した結晶欠陥を消すための熱処理を行う（図６Ｂ（ｅ））。この活性化の熱処理では、ゲート領域１３の注入イオンと再結合抑制領域１６の注入イオンの両方の活性化を同時に行っている。高周波熱処理炉などを用い、１７００〜１８００℃程度の高温下で約１０分程度の熱処理を行う。雰囲気ガスには例えばアルゴンガス（Ａｒ）を用いる。
【００８１】
表面保護膜を形成するプロセス（ステップＳ１９）では、図６Ｂ（ｆ）で示すように、初めに、イオン注入工程と活性化工程で生じた表面層を取り除くために、熱酸化後に酸化膜を取り除く犠牲酸化を行う。酸化条件は、例えばドライ酸素中で１１００℃、２０時間などである。酸化膜の除去にはフッ化水素を用いる。犠牲酸化後に再び熱酸化を行い酸化膜５４を形成する。熱酸化膜形成条件は、例えば、温度が１１００℃、時間が５時間、雰囲気はウェットである。その後、ＳｉＣ酸化膜界面の不純物準位を低減するための熱処理（ＰＯＡ：Post Oxidation Anneal)を行う。ＰＯＡは、水素や酸化窒素（ＮＯ、Ｎ２Ｏ）またはアルゴン雰囲気中で、８００〜１３００℃程度の高温下で、１０〜３０分程度、行う。ＰＯＡ後、ＣＶＤ酸化膜やＣＶＤ窒化膜を形成する。
【００８２】
電極を形成するプロセス（ステップＳ２０）では、ソース領域１２（低抵抗層４４）、ゲート領域１３、ドレイン領域１１（基板４０）の各々の表面にソース電極１９、ゲート電極２０、ドレイン電極１８を形成する（図６Ｂ（ｇ））。ソース電極１９、ドレイン電極１８にはニッケルやチタンを用い、ゲート電極２０にはチタン／アルミニウム積層膜などを用いる。各電極１８，１９，２０は、蒸着やスパッタリングなどで形成する。電極パターンの形成には、ドライエッチング、ウェットエッチング、リフトオフ法などが利用される。また電極１８〜２０を形成した後には、金属部分と半導体部分との間の接触抵抗を低減するために熱処理を行う。当該熱処理の条件は、温度条件が８００〜１０００℃、時間条件が１０〜３０分程度である。
【００８３】
最後に上層電極形成プロセス（ステップＳ２１）が実行される。この上層電極形成プロセス（ステップＳ２１）では、分離されている複数のソース電極１９を１つの電極に取り出すための上層配線５６を形成する（図６Ｂ（ｈ））。ＣＶＤ法によりシリコン酸化膜などを層間膜５５として形成した後、フォトリソグラフィーとエッチングによりソース電極１９の部分のシリコン酸化膜などを取り除く。こうしてソース電極１９を露出させた後に、上層電極５６を堆積させる。上層電極５６の材料には例えばアルミニウム（Ａｌ）を用いる。
【００８４】
このようにして、図１と図２で示したＳＩＴ１０が作製される。当該ＳＩＴ１０は、ノーマリオフ特性を有する高性能の接合型半導体装置である。
【００８５】
上記第１実施例において、ドレイン領域、ソース領域、高抵抗層、ゲート領域、再結合抑制領域等の第１および第２の導電型の組合せをすべて逆にして構成することもできる。この点については、以下に説明する実施例においても同様である。
【００８６】
＜第２実施例＞
図９を参照して本発明による接合型半導体装置の第２実施例を説明する。第２実施例による接合型半導体装置も同様にまたＳＩＴである。図９において、図１で説明した要素と実質的に同一の要素には同一の符号を付している。第２実施例によるＳＩＴ１００では、ゲート領域１３の側面に形成される再結合抑制領域７１をチャネルドープ層１５が形成された箇所よりも浅い位置に形成している点に特徴がある。その他の構成については第１実施例で説明した構成と同じである。
【００８７】
ＳＩＴ１００の構成によれば、次の利点を有する。再結合抑制領域７１はイオン注入によって形成しているため、少量ではあるが、イオン注入時に損傷が生じる。この損傷は、その後の活性化熱処理によっても完全に消滅しない。これを改善するためには、イオン注入のためのエネルギを低く抑え、イオン注入時の損傷がより少なくかつより高品質の再結合抑制領域７１を形成することが有効である。正孔と電子の再結合は、電流が集中しやすいチャネルドープ層１５よりも浅い領域部分で激しく起きるため、当該領域部分のみに再結合抑制領域７１を形成しただけでも十分に本発明の効果を達成することができる。第２実施例の構成は、特に、ＳＩＴ１００のデバイス構造上で上側に位置する第２の高抵抗層１４の厚みが大きい場合などに有効である。
【００８８】
＜第３実施例＞
図１０を参照して本発明による接合型半導体装置の第３実施例を説明する。第３実施例による接合型半導体装置はＳＩＴである。図１０において、図１で説明した要素と実質的に同一の要素には同一の符号を付している。第３実施例によるＳＩＴ２００では、再結合抑制領域７２は、ゲート領域１３の側面と底面の部分、すなわちゲート領域１３の他の部分との境界部を作る全領域を覆うように形成されている。その他の構成については第１実施例で説明した構成と同じである。
【００８９】
ＳＩＴ２００の構成によれば、ゲート領域形成時にイオン注入で発生した再結合準位のほとんどすべてを再結合抑制領域７２によって覆うことができる。ＳＩＴ２００の製造方法は、図８に示した製造方法を応用することにより実現することができる。すなわち、図８に示された製造方法において、ゲート領域１３の深さよりも再結合抑制領域１６をより深かく形成することにより、図１０に示した構造を有するＳＩＴ２００を製造することできる。再結合抑制領域１６を形成するイオン注入のための注入エネルギは高くなるが、再結合抑制領域１６のイオン注入量はゲート領域１３のイオン注入量よりも極めてすくないので、結晶での損傷を少なくすることができる。この第３の実施例の構成は、ゲート領域１３の深さが浅い場合などにおいてより有効である。
【００９０】
＜第４実施例＞
図１１を参照して、本発明による接合型半導体装置の第４実施例を説明する。第４実施例による接合型半導体装置はＢＪＴ（バイポーラ接合トランジスタ）の例を示している。図１１において、ＢＪＴ３００は、コレクタ領域３１１、エミッタ領域３１２、ベースコンタクト領域３１３、上下の高抵抗層３１４、ベース領域３１５を備える。
【００９１】
ＢＪＴ３００のベース領域３１５は、ＳＩＴの前述のチャネルドープ層に対応している。さらにコレクタ領域３１１、エミッタ領域３１２、ベースコンタクト領域３１３のそれぞれには、コレクタ電極３２１、エミッタ電極３２２、ベース電極３２３が接合されている。
【００９２】
ＢＪＴ３００において、主電流である電子は、エミッタ領域３１２からコレクタ領域３１１へ流れる。ベースコンタクト領域３１３は、前述したＳＩＴ１０のゲート領域１３に対応し、制御信号が供給される。ＢＪＴ３００のデバイス表面において、エミッタ電極３２２とベース電極３２３との間の露出表面には表面保護膜３１６が設けられている。本実施例によるＢＪＴ３００においても、ベースコンタクト領域３１３の側面および底面の全周囲面は、再結合抑制領域３１７で覆われている。
【００９３】
＜第５実施例＞
図１２を参照して、本発明による接合型半導体装置の第５実施例を説明する。第５実施例による接合型半導体装置も第４実施例と同様にＢＪＴの例を示している。図１２において、図１１で説明した要素と同一の要素には同一の符号を付し、説明を省略する。第５実施例によるＢＪＴ４００は、ベースコンタクト領域３１３の側面の周囲であって、ベース領域３１５の上側の範囲で再結合抑制領域４１１が形成されている点に特徴がある。
【００９４】
以上説明したように、本発明は従来の接合型半導体装置と異なり、ゲート領域あるいはベースコンタクト領域の側面等に再結合抑制領域が設けられる。このため、例えば、ゲート領域から注入される少数キャリアとソース領域から注入される多数キャリアの再結合が抑制され、接合型半導体装置の電流増幅率を向上でき、オン電圧（抵抗）を小さくできる。
【００９５】
各層の厚みやイオン注入エネルギー量等の本実施例で示した具体的な数値はあくまでも一例であり、本発明を実現する範囲で適宜に変更可能である。
【００９６】
本実施例においては、製造方法の工程の説明中のｐとｎの極性を逆にした逆極性タイプのものでも良い。さらに本実施例では、ＳｉＣの例について説明したが、本発明は再結合が問題となる他の半導体にも適用できる。
【００９７】
以上、各実施例で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、さらに数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施例に限定されるものではなく、請求の範囲に示された技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
【産業上の利用可能性】
【００９８】
本発明は、高性能の接合型半導体装置とそれを製造するために利用することができる。
【符号の説明】
【００９９】
１０  接合型半導体装置（ＳＩＴ）
１１  ドレイン領域
１２  ソース領域
１３  ゲート領域
１４  高抵抗層
１５  チャネルドープ層
１６  再結合抑制領域
１７  表面保護膜
１８  ドレイン電極
１９  ソース電極
２０  ゲート電極
２１  上層電極
４０  基板
４１，４３  高抵抗層
４２  チャネルドープ層
４４  低抵抗層
１００  接合型半導体装置（ＳＩＴ）
２００  接合型半導体装置（ＳＩＴ）
３００  接合型半導体装置（ＢＪＴ）
４００  接合型半導体装置（ＢＪＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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