(57)【特許請求の範囲】
【請求項１】
第１の端子とオペアンプの反転入力端子との間に電気的に接続された第１の抵抗と、
前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に電気的に接続された第２の抵抗と、
ゲートが第２の端子と前記オペアンプの非反転入力端子との間に電気的に接続され、ソースまたはドレインの一方が第１の電流源と電気的に接続された第１のトランジスタと、
ゲートが前記オペアンプの出力端子と電気的に接続され、ソースまたはドレインの一方が前記第１の電流源と電気的に接続された第２のトランジスタと、
ソースまたはドレインの一方が前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、ソースまたはドレインの他方が基準電位と電気的に接続された第３のトランジスタと、
ゲートが前記第３のトランジスタのゲート、および前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、ソースまたはドレインの一方が第２の電流源および第３の端子と電気的に接続され、ソースまたはドレインの他方が基準電位と電気的に接続された第４のトランジスタと、
一端が前記第３の端子と電気的に接続され、他端が基準電位と電気的に接続されたコンデンサと、を有することを特徴とする誤差増幅器。
【請求項２】
請求項１において、
前記第３の端子と前記コンデンサの一端との間に電気的に接続された第３の抵抗を有することを特徴とする誤差増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、電源回路（スイッチングレギュレータ）等に適用できる誤差増幅器に関する。
【背景技術】
【０００２】
図４は、電源回路の構成例である。この電源回路は、誤差増幅器４０、三角波を生成する発振器５０、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）コンパレータ６０、インダクタＬ１、トランジスタＱ６、ダイオードＤ１、コンデンサＣ３ならびに抵抗Ｒ６およびＲ７から構成されている。
【０００３】
誤差増幅器４０は、電源回路の帰還回路の定数を決める中枢となる回路である。誤差増幅器４０の反転入力端子には入力電圧Ｖｉｎが入力され、非反転入力端子には参照電圧Ｖｒｅｆが入力される。
【０００４】
発振器５０は、ＰＷＭ生成信号に必要な三角波Ｖｏｓｃを発生させる回路である。
【０００５】
誤差増幅器４０の出力信号ＶｅｒｒがＰＷＭコンパレータ６０の反転入力端子に入力され、発振器５０が生成した三角波ＶｏｓｃがＰＷＭコンパレータ６０の非反転入力端子に入力される。
【０００６】
ＰＷＭコンパレータ６０は、誤差増幅器４０の出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較する。三角波Ｖｏｓｃの信号レベルが誤差増幅器４０の出力信号Ｖｅｒｒより大きい場合は、Ｈ（ハイレベル）をＰＷＭ信号としてトランジスタＱ６に出力する。一方、三角波Ｖｏｓｃの信号レベルが誤差増幅器４０の出力信号Ｖｅｒｒより小さい場合は、Ｌ（ローレベル）をＰＷＭ信号としてトランジスタＱ６に出力する。
【０００７】
トランジスタＱ６のソースまたはドレインの一方は、インダクタＬ１の一端およびダイオードＤ１のアノードと接続されている。また、トランジスタＱ６のソースまたはドレインの他方は、基準電位（ＧＮＤ）に接続されている。
【０００８】
インダクタＬ１の他端は、電源入力端子６５に接続されている。
【０００９】
ダイオードＤ１のカソードは、出力端子７０に接続されている。出力端子７０とＧＮＤとの間には、コンデンサＣ３ならびに抵抗Ｒ６およびＲ７の直列回路が、並列に接続されている。抵抗Ｒ６とＲ７の接続点の電圧は、帰還電圧Ｖｆｂとして、誤差増幅器４０の非反転入力端子へ入力される。
【００１０】
図３は、従来の誤差増幅器の構成例である。入力端子１１とオペアンプ１６の反転入力端子との間には、抵抗Ｒ４が接続されている。また、出力端子１２と反転入力端子との間には、抵抗Ｒ５およびコンデンサＣ２が接続されている。
【００１１】
この誤差増幅器における、入力信号と出力信号との関係を示す伝達関数は、式（１）で表される。
【数１】
0005480101.tif 000002
【００１２】
特許文献１では、出力端子と反転入力端子との間に、位相補償素子として抵抗およびコンデンサが接続されている誤差増幅器が提案されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−２３８０６２号  公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
式（１）より、抵抗やコンデンサのような受動素子を接続した構成の図３の誤差増幅器では、帰還回路の定数は、受動素子の定数によって決定されることが理解できる。
【００１５】
ところが、受動素子の定数はばらつきが大きいため、集積回路において電源回路を設計する場合、帰還回路の定数が設計値どおりに定まらないという課題があった。また、図３の入力端子１１とオペアンプ１６の反転入力端子の間にある抵抗Ｒ４を可変抵抗にすることで、帰還回路の定数を設計値通りに定めることができる。しかし集積回路に可変抵抗を組み込むことは困難であった。そのため、帰還回路の定数を設計値通りに定めることができる誤差増幅器を集積化することはできなかった。
【課題を解決するための手段】
【００１６】
誤差増幅器における帰還回路の定数が、受動素子の定数だけでなく、能動素子の利得にも依存して決定される構成にする。
【００１７】
本発明の一態様は、第１の端子とオペアンプの反転入力端子との間に電気的に接続された第１の抵抗と、オペアンプの反転入力端子とオペアンプの出力端子との間に電気的に接続された第２の抵抗と、ゲートが第２の端子とオペアンプの非反転入力端子との間に電気的に接続され、ソースまたはドレインの一方が第１の電流源に電気的に接続された第１のトランジスタと、ゲートがオペアンプの出力端子と電気的に接続され、ソースまたはドレインの一方が第１の電流源と電気的に接続された第２のトランジスタと、ソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの他方および第３のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が基準電位に電気的に接続された第３のトランジスタと、ゲートが第３のトランジスタのゲートと電気的に接続され、ソースまたはドレインの一方が第２の電流源および第３の端子と電気的に接続され、ソースまたはドレインの他方が基準電位に電気的に接続された第４のトランジスタと、一端が第３の端子と電気的に接続され、他端が基準電位に電気的に接続されたコンデンサと、を有することを特徴とする誤差増幅器である。
【００１８】
誤差増幅器は、第３の端子とコンデンサの一端との間に電気的に接続された第３の抵抗を有していてもよい。
【００１９】
誤差増幅器は、第１の端子、第２の端子、オペアンプ、第１の抵抗、第２の抵抗、第１乃至第４のトランジスタ、第１の電流源および第２の電流源を一つの集積回路として構成していてもよい。
【発明の効果】
【００２０】
本発明を用いることにより、誤差増幅器における、受動素子の定数のばらつきに起因する帰還回路の定数のばらつきを抑制し、誤差増幅器を集積化することができる。
【図面の簡単な説明】
【００２１】
【図１】誤差増幅器の回路図
【図２】誤差増幅器の回路図
【図３】従来の誤差増幅器の構成例を示す回路図
【図４】電源回路の構成例を示す回路図
【図５】可変電流源の回路図
【図６】コンデンサＣ１の外付けを示す図
【図７】誤差増幅器の回路図
【発明を実施するための形態】
【００２２】
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
（実施の形態１）
図１は、本実施の形態を示す誤差増幅器の回路図である。この誤差増幅器は、増幅段１０，電圧電流変換器２０および積分器３０で構成されている。
【００２４】
増幅段１０は、オペアンプ１６ならびに抵抗Ｒ１およびＲ２を有している。入力端子１１とオペアンプ１６の反転入力端子との間には、抵抗Ｒ１が接続されている。また、オペアンプ１６の出力端子と反転入力端子との間には、抵抗Ｒ２が接続されている。
【００２５】
電圧電流変換器２０は、ＰＭＯＳトランジスタＱ１およびＱ２ならびにＮＭＯＳトランジスタＱ３，Ｑ４およびＱ５を有している（以下、「ＰＭＯＳトランジスタ」，「ＮＭＯＳトランジスタ」を単に「トランジスタ」と記すことがある）。
【００２６】
ここで、トランジスタは、チャネル層にシリコンを用いた薄膜トランジスタである。なお、トランジスタの構造は、シングルゲート構造に限らず、ダブルゲート構造などのマルチゲート構造であってもよい。
【００２７】
また、トランジスタのチャネル層は、シリコンに限られず、酸化物半導体などを用いてもよい。
【００２８】
トランジスタＱ１およびＱ３は、電源１４と基準電位ＧＮＤとの間に直列接続されている。トランジスタＱ２およびＱ４もまた、電源１４と基準電位ＧＮＤとの間に直列接続されている。
【００２９】
なお、基準電位ＧＮＤは、０Ｖに限らず、回路の基準となる電位であればよい。
【００３０】
トランジスタＱ１のゲートは、参照電圧Ｖｒｅｆが入力される端子１３とオペアンプ１６の非反転入力端子との間に接続されている。
【００３１】
トランジスタＱ２のゲートは、オペアンプ１６の出力端子と接続されている。
【００３２】
トランジスタＱ３のゲートは、トランジスタＱ３のドレインと接続されている。
【００３３】
トランジスタＱ４のゲートは、トランジスタＱ４のドレインおよびトランジスタＱ５のゲートと接続されている。すなわち、トランジスタＱ４とトランジスタＱ５は、カレントミラー回路を構成している。
【００３４】
トランジスタＱ５は、電源１５と基準電位ＧＮＤとの間に接続されている。
【００３５】
ただし、電圧電流変換器２０の構成は、これに限られない。例えば、トランジスタＱ１，Ｑ２は、ＮＭＯＳトランジスタを用いてもよい。また、トランジスタＱ３に換えて、抵抗などの受動素子や、他の能動素子を用いてもよい。さらに、この位置に何も設けなくても目的を達することができる。
【００３６】
また、図７に示すように、電圧電流変換器２０は、図１に示すものと極性が逆のトランジスタを用いることもできる。図７に示す電圧電流変換器２０は、ＰＭＯＳトランジスタであるトランジスタＱ７，Ｑ８およびＱ９ならびにＮＭＯＳトランジスタであるトランジスタＱ１０およびＱ１１で構成されている。
【００３７】
この場合も、電圧電流変換器２０の構成は、これに限られない。例えば、トランジスタＱ１０，Ｑ１１は、ＰＭＯＳトランジスタを用いてもよい。また、トランジスタＱ７に換えて、抵抗などの受動素子や、他の能動素子を用いてもよい。さらに、この位置に何も設けなくても目的を達することができる。
【００３８】
積分器３０は、コンデンサＣ１を有している。
【００３９】
コンデンサＣ１は、外付けすることが可能である。外付けすることにより、集積回路の面積を小さくすることができる。
【００４０】
図６は、誤差増幅器２１０の回路を含むチップ２００を、ＦＰＣ２３０を介して基板２４０と接続した状態を示す図である。ここで、外付けされているコンデンサＣ１は、基板２４０内の領域２２０に設けられている。
【００４１】
この誤差増幅器において、電源１５から出力端子１２へ、基準電流Ｉｂを流すとする。すると、電源１４は、基準電流Ｉｂの２倍の電流を流すことができるようになる。この出力電流とコンデンサＣ１により、積分器３０が構成される。
【００４２】
電圧電流変換器２０における電圧利得を−Ａとすると、この誤差増幅器の伝達関数は、式（２）で表される。
【数２】
0005480101.tif 000003
【００４３】
式（２）より、この誤差増幅器の帰還回路の定数について、電圧電流変換器２０の基準電流を変化させることにより、最適化を図ることが理解できる。
【００４４】
すなわち、受動素子であるＣ１，Ｒ１，Ｒ２の値にばらつき（製造誤差）がある場合でも、Ａの値を最適化することにより、所望の利得を得ることができるといえる。
【００４５】
（実施の形態２）
図２は、本実施の形態を示す誤差増幅器の回路図である。この誤差増幅器は、図１に示す誤差増幅器と比較して、積分器３０に抵抗Ｒ３が加わった構成である。
【００４６】
抵抗Ｒ３は、ダンピング抵抗である。
【００４７】
また、積分器３０は、実施の形態１と同様に、外付けすることが可能である。
【００４８】
図２に示す誤差増幅器の伝達関数は、式（３）で表される。
【数３】
0005480101.tif 000004
【００４９】
式（３）と式（２）とを比較すると、位相補償素子であるＲ３が加わったことで、位相余裕が増加し、誤差増幅器の帰還回路の定数の最適化の制御性が高まったといえる。
【００５０】
（実施の形態３）
図５（Ａ）は、可変電流源の構成例である。図５（Ｂ）は、図５（Ａ）における部分１００の構成をより詳細に示した回路図である。図１および図２において、１００の構成をトランジスタＱ５の代わりに用いると、電源１５より流れる基準電流Ｉｂを可変にすることができる。
【００５１】
図５（Ｂ）の１００の構成では、ビット信号Ｂｌ［１］，Ｂｌ［０］によってオンになるトランジスタの数を変え、基準電流を変えている。なお、Ｉｏｕｔから出力される基準電流は、Ｉ０，Ｉ０×２およびＩ０×３と変えることができる。
【００５２】
基準電流を可変にすることで、誤差増幅器の帰還回路の定数の最適化がさらに容易となる。
【符号の説明】
【００５３】
１０  増幅段
１１  入力端子
１２  出力端子
１３  端子
１４，１５  電流源
１６  オペアンプ
２０  電圧電流変換器
３０  積分器
４０  誤差増幅器
５０  発振器
６０  ＰＷＭコンパレータ
６５  電源入力端子
７０  出力端子
２００  チップ
２１０  誤差増幅器
２２０  コンデンサが設けられている領域
２３０  ＦＰＣ
２４０  基板
Ｑ１〜Ｑ６  トランジスタ
Ｃ１〜Ｃ３  コンデンサ
Ｒ１〜Ｒ７  抵抗
Ｄ１  ダイオード
Ｌ１  インダクタ
【図１】
0005480101.tif 000005
【図２】
0005480101.tif 000006
【図３】
0005480101.tif 000007
【図４】
0005480101.tif 000008
【図５】
0005480101.tif 000009
【図６】
0005480101.tif 000010
【図７】
0005480101.tif 000011