(57)【特許請求の範囲】
【請求項１】
主面側に複数の半導体素子を含む回路層の形成された半導体基板を、該基板の外径よりも大きい外径を有する支持体に、前記主面側で接着剤を用いて固着する工程と、
前記半導体基板の裏面を研削し、半導体基板の厚みを減少させる工程と、
前記支持体に前記半導体基板が固着された状態で、前記半導体基板の裏面側に導電体膜を形成する工程と、
前記裏面側に導電体膜の形成された半導体基板と、前記接着剤及び前記支持体を分離する工程と
を有する半導体基板の処理方法であって、
前記半導体基板の厚みを減少させる工程の後であって、前記導電体膜を形成する工程の前に、半導体基板と前記半導体基板の外周部にはみ出している前記接着剤との隙間を拡張する工程を有する前記処理方法。
【請求項２】
前記隙間を拡張する工程は、前記半導体基板の外周部の半導体層の一部を除去する工程である請求項１に記載の処理方法。
【請求項３】
前記隙間を拡張する工程は、前記半導体基板の外周部からはみ出す接着剤の少なくとも一部を除去する工程である請求項１に記載の処理方法。
【請求項４】
前記半導体基板の外周部からはみ出す接着剤の全てを除去する請求項３に記載の処理方法。
【請求項５】
前記隙間を拡張する工程は、前記半導体基板の外周部の半導体層の一部と前記半導体基板の外周部からはみ出す接着剤の一部を除去する工程である請求項１に記載の処理方法。
【請求項６】
前記拡張後の前記隙間が６μｍ以上である請求項１乃至５のいずれか１項に記載の処理方法。
【請求項７】
前記隙間は、スパッタリング法により成膜される導電膜の膜厚の２倍の値を引いた値である請求項６に記載の処理方法。
【請求項８】
前記導電体膜を形成する工程は、前記スパッタリング法でシード層を形成した後、該シード層を核に電解めっき法で導電体膜を形成する工程を含む請求項１乃至６のいずれかに記載の処理方法。
【請求項９】
半導体基板の主面側に複数の半導体素子を含む回路層を有し、前記半導体基板の主面と対向する裏面と前記主面との間を貫通する貫通電極を有する半導体装置の製造方法であって、
前記回路層の形成された半導体基板を、該基板の外径よりも大きい外径を有する支持体に、前記主面側で接着剤を用いて固着する工程と、
前記半導体基板の裏面を研削し、半導体基板の厚みを減少させる工程と、
前記半導体基板の裏面側から前記主面側に貫通する貫通孔を形成する工程と、
前記貫通孔に導電体膜を埋設し、貫通電極を形成する工程と、
前記貫通電極の形成された半導体基板と、前記接着剤及び前記支持体を分離する工程とを有し、
前記貫通電極を形成する工程は、スパッタリング法で前記貫通孔の内部を覆うシード層を形成する工程の後に、該シード層を電極とした電解メッキ法で前記貫通孔内に導電体膜を形成する工程を含み、
前記半導体基板の厚みを減少させる工程の後であって、前記シード層を形成する工程の前に、半導体基板と前記半導体基板の外周部にはみ出している前記接着剤との隙間を拡張する工程を有する半導体装置の製造方法。
【請求項１０】
前記隙間を拡張する工程は、前記半導体基板の外周部の半導体層の一部を除去する工程である請求項９に記載の半導体装置の製造法。
【請求項１１】
前記隙間を拡張する工程は、前記半導体基板の外周部の半導体層の一部と前記半導体基板の外周部からはみ出す接着剤の一部を除去する工程である請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板の外周部の半導体層の一部の除去は、前記貫通孔を形成する工程と同時に行われる請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記隙間を拡張する工程は、前記半導体基板の外周部からはみ出す接着剤の少なくとも一部を除去する工程である請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板の外周部からはみ出す接着剤の全てを除去する請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記拡張後の前記隙間が６μｍ以上である請求項９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記隙間は、スパッタリング法により成膜されるシード膜の膜厚の２倍の値を引いた値である請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の処理方法に関し、詳しくは、半導体基板を貫通する貫通電極を形成する際の裏面研削後の処理に関する。また、本発明は貫通電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の小型化の要求に答えるため、複数の半導体チップを積層し、貫通電極を介して半導体チップ間を相互に接続する技術が開発されている。貫通電極を形成する場合、半導体素子の形成される主面側に深い孔を形成し、該孔に導電体を埋め込んだ後、半導体基板の裏面を研削等して、導電体膜を露出させる方法、あるいは、半導体素子を主面上に形成した半導体基板の裏面を研削等した後、貫通孔形成及び導電体の埋め込みを行う方法がある。後者の場合、半導体基板の厚さを１０〜１００μｍ程度まで薄くすることで、加工が容易となる。また半導体チップの厚みを薄く加工することで、積層した場合の小型化を進めることができる。
【０００３】
半導体素子を主面上に形成した半導体基板の裏面を研削等して薄く加工する際には、主面上の半導体素子の保護や、半導体基板自体の破損防止のため、半導体基板の主面側に石英等の支持体（サポート基板）を接着剤を用いて固着させることが一般的に行われている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１１３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体素子の形成される主面側から貫通電極を形成する場合、裏面研削後の後処理として、貫通電極に外部接続が容易となる端子等を接続するために、配線層や導電パッドなどの形成工程を行う場合がある。また、裏面側から貫通電極を形成する場合には、裏面研削後に貫通電極を形成し、併せて裏面側に配線層や導電パッドなどの形成を行うこともできる。これら導電体膜の形成も、半導体基板の主面側に支持体を固着させた状態のまま実施され、支持体は導電体膜の形成後に半導体基板から接着層と共に除去される。
【０００６】
本発明者は、支持体を固着した半導体基板を用いて、裏面研削後の貫通電極を含む導電体膜の製造工程の検討を行った結果、以下のような問題のあることを見出した。
【０００７】
図１０〜図１３は従来の製造工程における問題点を説明するために、本発明者が作成した図面である。
支持体に半導体基板（ウエハ）を固着した状態の断面図を図１０、平面図を図１１に示す。これらの図に示すように、シリコン（Ｓｉ）等の半導体基板１は、石英等の支持体２に光硬化性樹脂等の接着剤３によって固着されている。半導体基板１及び支持体２は共に平面視で円形の基板であり、支持体２の直径は半導体基板１の直径よりも若干大きい寸法に設定されている。
【０００８】
半導体基板１は、トランジスタ等の複数の半導体素子を含む回路層が形成された主面Ｓが支持体２と対向する向きに固着されている。すなわち、図１０において半導体基板１の裏面側が上を向くように固着されている。半導体基板１を支持体２に固着する際には、塗布した液状の接着剤３が半導体基板１の側面からはみ出すため、図１０に示したように半導体基板１の側面部も接着剤３で覆われている。
【０００９】
接着剤３を硬化した後に、半導体基板１の裏面側（図１０の上面側）の研削（バックグラインド）が行われ、半導体基板１が所定の厚みとなるように調整される。この状態での、半導体基板１の端部（図１０の破線Ｅで示した場所）における拡大図を図１２に示す。
【００１０】
半導体基板１の研削に伴う機械的応力や、支持体２の微小な反り、半導体基板１の研削後に実施されるプラズマエッチングなどの加工によって加わる熱に起因した接着剤の収縮等の原因により、半導体基板１と接着剤３の間には数μｍ幅の隙間ｄ０が生じている。この隙間ｄ０は、半導体基板１の外周全体に生じる場合と、一部の領域のみに生じる場合とがある。
【００１１】
図１２のような隙間ｄ０を有した状態で、スパッタリング装置を用いて貫通電極の加工（導電体膜の形成）等を行った場合、絶縁体である接着剤３の表面には帯電（チャージアップ）が生じ、局所的な電位の上昇が生じやすい。一方、半導体基板１はシリコン層であり、半導体基板１全体に電荷（チャージ）の移動が速やかに行われるため、電位の上昇は生じにくい。このため、接着剤３の局所的な表面電位が限界を越えた時点で、図１３に示したように半導体基板１への放電現象が発生する。通常、導電体膜の形成に先駆けて、裏面研磨後に絶縁膜の形成が行われるが、このような絶縁膜が存在していたとしても絶縁膜の膜厚がサブミクロンオーダー以下では同様の放電現象が発生する。この放電現象に伴い大電流が瞬時に流れるため、半導体基板１の電流の流れた経路部にはダメージ（基板のえぐれ等）が発生してしまう。これにより、貫通電極等の導電体膜の加工を正常に実施することが困難となる。
【００１２】
このように従来の製造方法では、上述の放電現象に起因して、半導体装置の製造歩留りの低下が起きやすいという問題があった。
【課題を解決するための手段】
【００１３】
本発明者は、半導体基板の裏面研削後、導電膜の成膜を実施する前に、基板端部と接着剤との隙間を所定値以上にすることで、スパッタリング法による導電膜の成膜に際してチャージアップに伴う放電現象を防止できることを見出した。
【００１４】
すなわち、本発明の一実施形態によれば、
主面側に複数の半導体素子を含む回路層の形成された半導体基板を、該基板の外径よりも大きい外径を有する支持体に、前記主面側で接着剤を用いて固着する工程と、
前記半導体基板の裏面を研削し、半導体基板の厚みを減少させる工程と、
前記支持体に前記半導体基板が固着された状態で、前記半導体基板の裏面側に少なくともスパッタリング法を含む方法で導電体膜を形成する工程と、
前記裏面側に導電体膜の形成された半導体基板と、前記接着剤及び前記支持体を分離する工程と
を有する半導体基板の処理方法であって、
前記半導体基板の厚みを減少させる工程の後であって、前記導電体膜を形成する工程の前に、半導体基板と前記半導体基板の外周部にはみ出している前記接着剤との隙間を所定値以上に拡張する工程を有する前記処理方法が提供される。
【００１５】
また、本発明の別の実施形態によれば、
半導体基板の主面側に複数の半導体素子を含む回路層を有し、前記半導体基板の主面側から対向する裏面側に貫通する貫通電極を有する半導体装置の製造方法であって、
主面側に複数の半導体素子を含む回路層の形成された半導体基板を、該基板の外径よりも大きい外径を有する支持体に、前記主面側で接着剤を用いて固着する工程と、
前記半導体基板の裏面を研削し、半導体基板の厚みを減少させる工程と、
前記半導体基板の裏面側から前記主面側に貫通する貫通孔を形成する工程と、
前記貫通孔に導電体膜を埋設し、貫通電極を形成する工程と、
前記貫通電極の形成された半導体基板と、前記接着剤及び前記支持体を分離する工程と
を有し、
前記貫通電極を形成する工程は、前記スパッタリング法でシード層を形成した後、該シード層を核に電解めっき法で導電体膜を形成する工程を含み、
前記半導体基板の厚みを減少させる工程の後であって、前記スパッタリング法によるシード層を形成する工程の前に、半導体基板と前記半導体基板の外周部にはみ出している前記接着剤との隙間を所定値以上に拡張する工程を有する半導体装置の製造方法が提供される。
【発明の効果】
【００１６】
貫通電極等の導電体膜を形成する際に、スパッタリング装置内での放電現象の発生を抑制できる。これにより製造歩留りを低下させることなく、貫通電極等の導電体膜の製造を行うことが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１実施例の工程を説明する半導体基板端部における断面模式図である。
【図２】第１実施例の処理後の半導体基板端部における断面模式図である。
【図３】第２実施例の工程を説明する半導体基板端部における断面模式図である。
【図４】第２実施例の処理後の半導体基板端部における断面模式図である。
【図５】第３実施例の工程を説明する半導体基板端部における断面模式図である。
【図６】第３実施例の処理後の半導体基板端部における断面模式図である。
【図７】第４実施例の処理後の半導体基板端部における断面模式図である。
【図８】第５実施例の工程を説明する半導体基板端部における断面模式図である。
【図９】第５実施例の処理後の半導体基板端部における断面模式図である。
【図１０】従来技術の課題を説明する図であり、支持体に半導体基板（ウエハ）を固着した状態の断面模式図である。
【図１１】図１０に対応する上面図である。
【図１２】図１０の破線部Ｅの拡大断面模式図である。
【図１３】放電現象を示す図である。
【図１４】導電膜成膜の初期段階を示す断面模式図である
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について具体例を参照して説明するが、本発明はこれらの実施形態のみに限定されるものでない。
【００１９】
［第１実施例］
トランジスタ等の半導体素子が主面上に形成されたシリコン等の半導体基板（ウエハ）を従来（図１０）と同様に支持体に固着したものを準備する。支持体２には石英やアクリル樹脂等の円形基板（例えば直径３００ｍｍ）を用いることができる。
【００２０】
半導体基板１は、支持体２の直径より若干小さい寸法（例えば直径で１〜２ｍｍ程度小さい寸法）にあらかじめ加工されており、接着剤３で支持体２に固着されている。
接着剤３には、光硬化性樹脂又は熱硬化性樹脂等を用いることができる。
【００２１】
接着剤３が硬化（固形化）した後に、半導体基板１の裏面側（図１０の上面側）に対して研削（バックグラインド）が実施され、所定の厚み（例えば５０μｍ）に調整される。
研削を実施した後に、引き続き裏面のポリッシング（研磨）を行ってもよい。ポリッシングを行う場合には、ポリッシングの実施後に半導体基板が所定の厚みとなるように調整する。
この状態で、従来（図１２）と同様に、接着剤３と半導体基板１との間には隙間ｄ０が生じる。裏面のポリッシングを行う場合には、ポリッシング工程も隙間ｄ０を生じる原因となる。
【００２２】
本発明者は先に説明した放電現象の発生と、この隙間ｄ０の値について検証を行った結果、隙間ｄ０が６μｍ未満の場合に放電が起き易いことを見出した。半導体基板１と接着剤３が接触している場所（ｄ０＝０μｍ）の近傍には放電現象は発生しなかった。隙間ｄ０の値が小さくなるにしたがって、放電現象の頻度の上昇が確認され、隙間ｄ０が６μｍ以上の場合には、放電現象の発生は確認されなかった。
【００２３】
また、スパッタリング法で導電体膜の形成を行う場合には、図１４に示したように、成膜の初期段階で導電体膜５が半導体基板１の側面と接着剤３の側面の両側から徐々に膜厚が増加していく。このため、導電体膜の膜厚が差し引かれた隙間ｄ４は徐々に狭くなっていくため、放電現象の発生に際しては導電体膜の膜厚分も考慮する必要がある。なお、成膜プロセスが進んで隙間ｄ４の底部にも導電体膜が成膜されることで、半導体基板１の側面と接着剤３の側面の導電体膜が導通すれば、放電現象は発生しなくなる。
【００２４】
以上の検証に基づき、本実施例では、以下に説明する方法によって放電現象の発生を抑制する。
図１、２は、半導体基板１の端部（図１０の破線Ｅで示した部分）における断面模式図である。
【００２５】
（図１）
半導体基板１上にフォトレジスト膜４を塗布し、半導体基板１の端部Ｅ１よりも内側にフォトレジスト膜４の端部Ｅ２が位置するようにパターニングを行う。接着剤３の端部Ｅ３よりも外側の部分はフォトレジスト膜４によって覆われている。これにより、平面視で半導体基板１の端部Ｅ１が露出したリング状の領域が形成され、それ以外の領域はフォトレジスト膜４によって覆われた状態となる。
【００２６】
（図２）
フォトレジスト膜４をマスクとしてシリコンのエッチングを行い、隙間ｄ１を形成する。
シリコンのエッチングとしては、ＳＦ６ガスを用いたドライエッチングを例示できる。エッチング後にフォトレジスト膜４は除去する。
【００２７】
エッチング後の隙間ｄ１は、初期状態での隙間ｄ０よりも大きな値となっている。隙間ｄ１は６μｍ以上となるように形成することが好ましい。
【００２８】
より現実的には、初期隙間ｄ０のばらつきを考慮して、例えば、基板段部Ｅ１からフォトレジスト膜端部Ｅ２の距離を６μｍに設定することで、基板外周部の全てで隙間ｄ１を６μｍ以上に拡張することができる。
【００２９】
さらに、後の工程でスパッタリング法によって導電体膜の成膜を行うことを考慮すると、導電体膜の膜厚も加味して、基板段部Ｅ１からフォトレジスト膜端部Ｅ２の距離を設定すればよい。具体的には、成膜する導電体膜の最終的な膜厚の２倍の値を基板段部Ｅ１からフォトレジスト膜端部Ｅ２の距離から引いたものが６μｍとなるように設定することが好ましい。もちろん、基板段部Ｅ１からフォトレジスト膜端部Ｅ２の距離は、６μｍを超える値に設定しても良いが、基板外周部のチップ領域に係らない距離までとする。
【００３０】
本実施例では、半導体基板の側面をエッチングして、半導体基板と接着剤との隙間を拡大することで、スパッタリング法による導電膜形成時の放電現象の発生を抑制することが可能となる。
【００３１】
半導体基板の裏面から貫通電極を形成する場合、貫通孔を形成して、スパッタリング法によるシード膜形成及び電解めっきによる導電膜埋め込みを行う。貫通孔の形成方法としては、後述する第５実施例に示すようなドライエッチングによる方法、ウェットエッチングによる方法あるいはレーザーアブレーションによる方法等、公知の方法が採用できる。予め、主面Ｓ側に貫通電極と接続する導電パッド等が形成されている場合には、導電パッドへの影響の少ない方法が採用される。また、隣接して配置される貫通電極間の絶縁を行うため、導電膜形成に先駆けて貫通電極の周囲に絶縁膜を形成する。このような絶縁膜として、例えば、特開２００９−１１１０６１号公報に記載されるように、あらかじめ基板主面側からリング状の埋め込み絶縁膜を形成し、この埋め込み絶縁膜で囲まれた半導体基板の領域に貫通孔を形成し、貫通電極を形成する方法も採用できる。
【００３２】
また、特許文献１に示されるように、主面Ｓ側から貫通電極を形成し、裏面研削により貫通電極を露出させた後、導電パッドや突起電極（バンプ電極）等に使用する導電膜形成を実施する場合にも本発明を適用することができる。
【００３３】
このようにして貫通電極、導電パッド、突起電極等を形成した後、半導体基板１を支持体２から分離する。支持体２の分離方法は、接着剤３を溶解可能な溶剤を用いて溶出し、支持体２を半導体基板１から分離する方法、加熱等に接着剤３の接着力を低下せしめた後、支持体２を基板から剥離する方法が挙げられる。
【００３４】
支持体２と分離された半導体基板は、その後、個々のチップにダイシング等で分割される。分割された個々のチップは、貫通電極を介した積層状態の半導体装置として組み立てられる。
【００３５】
［第２実施例］
シリコン等の半導体基板を従来と同様に支持体に固着し、研削によって半導体基板を所定の厚みに調整したものを準備する。
図３、４は、半導体基板１の端部（図１０の破線Ｅで示した部分）における断面模式図である。
【００３６】
（図３）
半導体基板１上にフォトレジスト膜４を塗布し、接着剤３の端部Ｅ３よりも外側にフォトレジスト膜４の端部Ｅ４が位置するようにパターニングを行う。半導体基板１の端部Ｅ１よりも内側の部分はフォトレジスト膜４によって覆われている。これにより、平面視で接着剤３の端部Ｅ３が露出したリング状の領域が形成され、それ以外の領域はフォトレジスト膜４によって覆われた状態となる。
【００３７】
（図４）
フォトレジスト膜４をマスクとして接着剤３のエッチングを行い、隙間ｄ２を形成する。接着剤のエッチングとしては、酸素ガスを用いたドライエッチングを例示できる。この際、接着剤３とフォトレジスト膜４は共に有機物であるため、フォトレジスト膜４のエッチングも進行する。エッチング条件及びフォトレジスト膜４の膜厚によっては、エッチングに際してフォトレジスト膜４が全て除去される場合もあるが、半導体基板１ではシリコン表面が露出した場合でもエッチングは進行しないので特に問題は無い。エッチング後にフォトレジスト膜４が残存している場合には除去する。
【００３８】
本実施例の場合も、エッチング後の隙間ｄ２は、初期状態での隙間ｄ０よりも大きな値となっている。隙間ｄ２は６μｍ以上となるように形成することが好ましい。
【００３９】
本実施例の場合、初期状態での隙間ｄ０のばらつきに関わりなく、基板端部Ｅ１から外周部の接着剤３上のフォトレジスト端部Ｅ４までの距離を６μｍ以上に設定すればよい。
【００４０】
また、第１実施例で説明したように、後工程の導電膜形成を考慮して、Ｅ１−Ｅ４間距離を、成膜する導電体膜の最終的な膜厚の２倍の値を引いた値が６μｍ以上となるようにすればよい。
【００４１】
本実施例では、接着剤の側面をエッチングして、半導体基板と接着剤との間の隙間を拡大することで、放電現象の発生を抑制することが可能となる。
【００４２】
［第３実施例］
シリコン等の半導体基板を従来と同様に支持体に固着し、研削によって半導体基板を所定の厚みに調整したものを準備する。
図５、６は、半導体基板１の端部（図１０の破線Ｅで示した部分）における断面模式図である。
【００４３】
（図５）
半導体基板１上にフォトレジスト膜４を塗布し、接着剤３の端部Ｅ３よりも外側にフォトレジスト膜４の端部Ｅ４が位置し、半導体基板１の端部Ｅ１よりも内側にフォトレジスト膜４の端部Ｅ２が位置するようにパターニングを行う。これにより、平面視で半導体基板１の端部Ｅ１と接着剤３の端部Ｅ３が露出したリング状の領域が形成され、それ以外の領域はフォトレジスト膜４によって覆われた状態となる。
【００４４】
（図６）
フォトレジスト膜４をマスクとしてシリコンのエッチングを行った後に、フォトレジスト膜４を除去せずに引き続き接着剤３のエッチングを行い、隙間ｄ３を形成する。エッチング後にフォトレジスト膜４が残存している場合には除去する。
【００４５】
エッチング後の隙間ｄ３は、初期状態での隙間ｄ０よりも大きな値となっている。隙間ｄ３は６μｍ以上となるように形成することが好ましい。本実施例の場合も、初期状態での隙間ｄ０のばらつきに関わりなく、半導体基板１上のフォトレジスト端部Ｅ２から外周部の接着剤３上のフォトレジスト端部Ｅ４までの距離を６μｍ以上に設定すればよい。
【００４６】
後の工程で成膜する導電体膜の膜厚も考慮して、Ｅ２−Ｅ４間距離を設定すればよい。具体的には、成膜する導電体膜の最終的な膜厚の２倍の値をＥ２−Ｅ４間距離から引いたものが６μｍ以上となるように設定することが好ましい。
【００４７】
本実施例では、半導体基板の側面と接着剤の側面の両方をエッチングして、半導体基板と接着剤との間の隙間を拡大することで、放電現象の発生を抑制することが可能となる。
【００４８】
［第４実施例］
シリコン等の半導体基板を従来と同様に支持体に固着し、研削によって半導体基板を所定の厚みに調整したものを準備する。
図７は、半導体基板１の端部（図１０の破線Ｅで示した部分）における断面模式図である。
【００４９】
（図７）
本実施例ではフォトレジスト膜を設けずに、従来の図１２の状態からそのまま接着剤のエッチングを行う。接着剤のエッチングとしては、酸素ガスを用いたドライエッチングの他に、溶剤を用いたウェットエッチングを実施してもよい。ウェットエッチングを行う場合には、枚葉式のエッチング装置を使用し、薬液（溶剤）を支持体２の外周端にのみ吐出するようにする。
【００５０】
半導体基板１と支持体２の間に挟まれている部分の接着剤３は半導体基板１がマスクとなって残存するため、半導体基板１の固着状態は維持される。
【００５１】
本実施例では、図７に示したように半導体基板１の端部Ｅ１よりも外側に存在していた接着剤３は全て除去される。これにより、放電現象の発生を抑制することが可能となる。
【００５２】
［第５実施例］
シリコン等の半導体基板を従来と同様に支持体に固着し、研削によって半導体基板を所定の厚みに調整したものを準備する。
【００５３】
貫通電極を形成する際には、まず貫通電極を配置するためのコンタクトホールを半導体基板のシリコン層を貫通するように裏面側（図１０の上面側）からエッチングで形成した後に、導電体膜の埋設が行われる。具体的には、スパッタリング法で導電用のシード膜を形成した後に、電解メッキ法等で導電体の埋設が実施される。なお、隣接して配置される貫通電極間を絶縁する絶縁膜を、導電用のシード膜を形成する前に、形成される貫通電極を囲むようににあらかじめ設けておく。
【００５４】
図８は、半導体基板１の端部（図１０の破線Ｅで示した場所）における断面模式図であり、貫通電極用のコンタクトホールの開口パターン６を有するフォトレジスト膜４を形成した状態を示す。フォトレジスト膜４は半導体基板１の端部Ｅ１の内側のみを覆うようにパターン形成されている。この状態でまず、シリコンのドライエッチングを行い。開口パターン６の位置にコンタクトホールを形成する。
【００５５】
引き続き、図９に示したように、フォトレジスト膜４を除去せずに、酸素ガス等を用いて接着剤のドライエッチングを行う。エッチング条件及びフォトレジスト膜４の膜厚によっては、接着剤のエッチングに際してフォトレジスト膜４が全て除去される場合もあるが、半導体基板１においては、シリコン表面が露出した場合でもエッチングは進行しないので特に問題は無い。
【００５６】
これにより、半導体基板１の端部Ｅ１よりも外側に位置する接着剤３を除去して、図７のような状態を得ることができる。エッチング後にフォトレジスト膜４が残存している場合には除去する。
【００５７】
本実施例の方法は、先の第１〜第３実施例と組み合わせることも可能である。すなわちフォトレジスト膜４に開口パターン６を形成する際に、同時に半導体基板１の端部の露出状態が第１〜第３実施例のいずれかと同じになるように形成する。
【００５８】
第１及び第３実施例で説明したシリコンのエッチングは、開口パターン６の部分のシリコンのドライエッチングと兼用することができる。
【００５９】
第２及び第３実施例の接着剤のエッチングを行う場合には、開口パターン６の部分のシリコンのドライエッチングの後に、フォトレジスト膜４を除去せずに引き続き実施する。
【００６０】
このように、半導体基板外周部の処理を貫通電極用のコンタクトホール形成工程と兼用して実施することにより、製造工程の増加を抑制できる。
【符号の説明】
【００６１】
１  半導体基板
２  支持体
３  接着剤
４  フォトレジスト膜
５  導電膜
６  開口パターン
【図１】
0005619542.tif 000002
【図２】
0005619542.tif 000003
【図３】
0005619542.tif 000004
【図４】
0005619542.tif 000005
【図５】
0005619542.tif 000006
【図６】
0005619542.tif 000007
【図７】
0005619542.tif 000008
【図８】
0005619542.tif 000009
【図９】
0005619542.tif 000010
【図１０】
0005619542.tif 000011
【図１１】
0005619542.tif 000012
【図１２】
0005619542.tif 000013
【図１３】
0005619542.tif 000014
【図１４】
0005619542.tif 000015