(57)【特許請求の範囲】
【請求項１】
シリコン基板を貫通する貫通電極と、
前記貫通電極を取り囲むように前記シリコン基板を貫通して設けられ、内周側面及び外周側面にて前記シリコン基板が露出する分離溝と、
前記分離溝の前記内周側面及び前記外周側面に露出した前記シリコン基板とそれぞれ接する第１及び第２のシリコン膜と、
前記第１のシリコン膜と前記第２のシリコン膜との間に設けられた絶縁膜とを備えることを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記第１及び第２のシリコン膜の表面を熱酸化することにより形成されたシリコン熱酸化膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、ＣＶＤ（Chemical Vapor Deposition）シリコン酸化膜を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２のシリコン膜は、多結晶シリコン膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１及び第２のシリコン膜は、単結晶シリコン膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
シリコン基板の表面側から貫通電極形成領域を取り囲むように、底面及び側面にて前記シリコン基板が露出する分離溝を形成する第１の工程と、
前記分離溝の前記底面及び前記側面に露出した前記シリコン基板上に直接シリコン膜を形成する第２の工程と、
前記シリコン膜形成後に、前記分離溝内に残された隙間を埋めるように前記シリコン膜上に絶縁膜を形成する第３の工程と、
前記シリコン基板の裏面を研削することにより、前記分離溝を前記シリコン基板の前記裏面側に露出させる第４の工程と、
前記貫通電極形成領域に、前記シリコン基板を貫通する貫通電極を形成する第５の工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第３の工程は、前記シリコン膜の表面を熱酸化する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３の工程は、ＣＶＤ法によりシリコン酸化膜を形成する工程を含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記シリコン膜は、多結晶シリコン膜であることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記シリコン膜は、単結晶シリコン膜であることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、チップ積層型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、複数の半導体チップを積層したチップ積層型半導体装置が提案されている。チップ積層型半導体装置では、積層される半導体チップそれぞれにおいて、シリコン基板を貫通する貫通電極が形成され、この貫通電極によって各半導体チップ間の電気的接続がとられている。
【０００３】
図２５（ａ）及び（ｂ）は、従来のチップ積層型半導体装置を説明するための図であり、図２５（ａ）は各半導体チップに設けられる複数の貫通電極のうちの一つの貫通電極部の略断面図、図２５（ｂ）は、図２５（ａ）のＢ−Ｂ断面図を示している。
【０００４】
図２５（ａ）に示すように、シリコン基板１０には、シリコン基板１０を貫通するリング状の分離溝１１が形成されている。リング状の分離溝１１内には、分離溝１１の側面を覆うシリコン熱酸化膜１２と、シリコン熱酸化膜１２で埋まりきらない部分を充填する多結晶シリコン膜１３が形成されている。
【０００５】
シリコン基板１０上には、接続電極１４が形成され、さらにその上に配線層１５が形成されている。シリコン基板１０の裏面からは、シリコン基板裏面上に形成された絶縁膜１６とシリコン基板１０とを貫通する開口１７が設けられ、開口１７内に貫通電極１８が形成されている。そして、この貫通電極１８が接続電極１４と接続することにより、貫通電極１８と配線層１５とが電気的に接続されている。
【０００６】
リング状の分離溝１１は、図２５（ｂ）に示すように、貫通電極を取り囲むように、切れ目無く形成されている。これにより、分離溝１１の外側のシリコン基板１０と貫通電極１８とが電気的に絶縁される。
【０００７】
このように、シリコン基板裏面に配線層を引き出すためには、貫通電極１８の周りに、貫通電極１８とシリコン基板１０とを絶縁するためのリング状の分離溝１１が必要となる。しかしながら、従来技術における分離溝の形成方法では、以下のような問題が生じていた。
【０００８】
分離溝１１を形成するには、まず、シリコン基板１０の表面からエッチングによりリング状の分離溝１１を形成し、分離溝１１の内面を熱酸化することにより、分離溝１１の内面を覆うシリコン熱酸化膜１２を形成する。その後、シリコン熱酸化膜１２で埋まりきらなかった分離溝１１の空隙に多結晶シリコン膜１３を埋め込む。
【０００９】
ここで、分離溝１１は全てデッドスペースとなることから、分離溝１１の幅は、シリコン基板１０と貫通電極１８との絶縁分離が可能な範囲で狭いほど好ましい。
【００１０】
しかし、現在のシリコンエッチングの技術では、そのような狭い（細い）溝のエッチングには非常に長時間を要してしまうため、コスト的に問題となってしまう。そのため、分離溝１１は、ある程度の幅をもって形成されることとなる。
【００１１】
従って、上記のように、分離溝１１の内面を熱酸化して、できるだけ厚くシリコン熱酸化膜１２を形成しようとしても、シリコン熱酸化膜１２のみで分離溝１１を埋めきることは困難となる。そのため、上記のように、シリコン熱酸化膜１２で埋まりきらなかった分離溝１１の空隙にＣＶＤ（Chemical Vapor Deposition）法により、多結晶シリコン膜１３を埋め込む方法がとられている。
【００１２】
分離溝１１内の空隙に埋め込む材料として多結晶シリコン膜１３を用いているのは、ＣＶＤシリコン酸化膜を埋め込むと、シリコン熱酸化膜１２と合わせた膜厚が厚すぎて応力が強くかかることとなってしまうからである。また、多結晶シリコン膜１３の代わりにＣＶＤシリコン酸化膜を埋め込むと、シリコン基板１０上に形成されるシリコン酸化膜（シリコン熱酸化膜１２及びＣＶＤシリコン酸化膜）の合計膜厚が非常に厚くなることから、これを平坦化することが非常に困難となるためである。よって、多結晶シリコン膜等の他材料を形成せざるを得なくなり、工程が煩雑となるという問題も生じている。
【特許文献１】特開２００６−２６１４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、分離溝形成のためのシリコン基板エッチングにおいてエッチングレートを低下させることなく、且つ、チップ面積の増加を防ぐとともに貫通電極形成領域の十分な広さを確保することが可能なチップ積層型の半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明による半導体装置は、シリコン基板を貫通する貫通電極と、前記貫通電極を取り囲むように前記シリコン基板を貫通して設けられた分離溝と、前記分離溝の内周側面及び外周側面とそれぞれ接する第１及び第２のシリコン膜と、前記第１のシリコン膜と前記第２のシリコン膜との間に設けられた絶縁膜とを備えることを特徴とする。
【００１５】
また、本発明による半導体装置の製造方法は、シリコン基板の表面側から貫通電極形成領域を取り囲むように分離溝を形成する第１の工程と、前記分離溝の底面及び側面上に直接シリコン膜を形成する第２の工程と、前記シリコン膜形成後に、前記分離溝内に残された隙間を埋めるように前記シリコン膜上に絶縁膜を形成する第３の工程と、前記シリコン基板の裏面を研削することにより、前記分離溝を前記シリコン基板の前記裏面側に露出させる第４の工程と、前記貫通電極形成領域に、前記シリコン基板を貫通する貫通電極を形成する第５の工程とを備えることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、分離溝内のシリコン膜は実質的にシリコン基板の一部とみなすことができる。したがって、エッチングレートを高めるために分離溝の幅を広く形成しても、デッドスペースとなる絶縁膜の幅は十分に細くなることから、チップ面積を縮小することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１８】
［第１の実施形態］
【００１９】
図１乃至図１３は、本発明の第１の実施の形態による半導体装置の製造工程を概略的に示す工程図である。図１乃至図１３は、シリコン基板に形成される複数の貫通電極のうちの一つの貫通電極が形成される領域とその周辺部の断面を示している。
【００２０】
図１に示すように、まず、シリコン基板１００上に、後の熱酸化工程における耐酸化保護膜として、シリコン窒化膜１０１を形成する。続いて、シリコン窒化膜１０１の上に、フォトレジストによりマスク層１０２を形成する。マスク層１０２は、リング状の分離溝を形成するための開口を備えている。
【００２１】
次に、図２に示すように、マスク層１０２を用いて、シリコン窒化膜１０１及びシリコン基板１００のエッチングを行う。これにより、幅Ｗ１０３が約５０００ｎｍのリング状の分離溝１０３が形成される。
【００２２】
次に、図３に示すように、ＣＶＤ法により分離溝１０３内を含む全面に多結晶シリコン膜１０４を厚さ約２０００ｎｍ形成する。これにより、分離溝１０３内においては、内周側面１０３ｉｓ及び外周側面１０３ｏｓ上にそれぞれ約２０００ｎｍの多結晶シリコン膜１０４が形成される。従って、分離溝１０３内には、幅がおよそ１０００ｎｍの隙間１０３ｏｐ１が残る。
【００２３】
続いて、図４に示すように、多結晶シリコン膜１０４の表面を熱酸化する。これにより、厚さ約８００ｎｍのシリコン熱酸化膜１０５ａが形成される。熱酸化においては、多結晶シリコン膜１０４の表面が酸化されるとともに体積膨張することにより、シリコン熱酸化膜１０５ａは図示のような形態となる。すなわち、図４に示すように、分離溝１０３には、多結晶シリコン膜１０４とシリコン熱酸化膜１０５ａとで埋まりきらなかった隙間１０３ｏｐ２が残る。なお、このとき、シリコン基板１００の表面上にはシリコン窒化膜１０１が形成されていることにより、シリコン基板１００の表面が酸化されることを防止できる。
【００２４】
次に、図５に示すように、上述の隙間１０３ｏｐ２を埋め込むように全面にＣＶＤ法によりＣＶＤシリコン酸化膜１０５ｂを形成する。
【００２５】
その後、シリコン基板１００表面上のＣＶＤシリコン酸化膜１０５ｂ、シリコン熱酸化膜１０５ａ、多結晶シリコン膜１０４及びシリコン窒化膜１０１を平坦化除去することにより、図６に示すように、分離溝１０３に、多結晶シリコン膜１０４、シリコン熱酸化膜１０５ａ及びＣＶＤシリコン酸化膜１０５ｂが埋め込まれた構造を得る。これにより、シリコン熱酸化膜１０５ａ及びＣＶＤシリコン酸化膜１０５ｂからなるリング状の分離壁１０５が形成される。
【００２６】
このように、図６までの工程を終了した後、通常の半導体装置の素子形成工程を行う。すなわち、図７に示すように、素子分離領域となるＳＴＩ（Silicon Trench Isolation）１０６の形成、ゲート電極１０７の形成、拡散層（図示せず）の形成等を行う。
【００２７】
さらに、図８に示すように、層間絶縁膜１０８を形成し、この層間絶縁膜１０８に、後に形成する貫通電極と接続するための接続電極１０９及び拡散層に接続するコンタクトプラグ１１０を形成する。次に、接続電極１０９と接続する配線１１１及びコンタクトプラグ１１０と接続する配線１１２を含む配線層を形成する。
【００２８】
続いて、図９に示すように、層間絶縁膜１１３を形成することにより、シリコン基板１００表面側の製造プロセスが終了する。
【００２９】
その後、以下に説明するように、シリコン基板１００の裏面側の処理に移る。
【００３０】
まず、シリコン基板１００の裏面研削を行う。この裏面研削は、分離溝１０３底部の多結晶シリコン膜１０４が除去され、分離壁（シリコン酸化膜）１０５が露出するまで行う。これにより、図１０に示すように、分離溝１０３内において、多結晶シリコン膜１０４が分割され、分離溝１０３の内周側面１０３ｉｓ上に多結晶シリコン膜１０４ｉｓが、分離溝１０３の外周側面１０３ｏｓ上に多結晶シリコン膜１０４ｏｓがそれぞれ残存する。
【００３１】
こうして、リング状の分離壁１０５で囲まれた貫通電極形成領域１００ｐが形成される。
【００３２】
次に、図１１に示すように、シリコン基板１００（貫通電極形成領域１００ｐを含む）の裏面を覆う裏面絶縁膜１１４を形成する。
【００３３】
続いて、図１２に示すように、貫通電極形成領域１００ｐに、シリコン基板１００の裏面から裏面絶縁膜１１４及びシリコン基板１００を貫通し、接続電極１０９の下面を露出する開口１１５を形成する。
【００３４】
次に、図１３に示すように、開口１１５を埋め込むように裏面全面に電極膜を形成し、これをパターニングして、貫通電極１１６を形成する。このようにして、分離壁１０５で囲まれた貫通電極１１６が完成する。
【００３５】
図１４に、図１３のＡ−Ａ断面に対応した断面図を示す。図１４に示すように、貫通電極１１６は、絶縁膜（シリコン酸化膜）からなるリング状の分離壁１０５によって、その周りのシリコン基板１００と絶縁分離されている。
【００３６】
このように、本実施形態によれば、分離溝１０３の内周側面１０３ｉｓに多結晶シリコン膜１０４ｉｓが直接設けられており、分離溝１０３の外周側面１０３ｏｓに多結晶シリコン膜１０４ｏｓが直接設けられていることから、これら多結晶シリコン膜１０４ｉｓ，１０４ｏｓをシリコン基板１００の一部とみなすことができる。つまり、幅Ｗ１０３の分離溝が形成された領域全体がデッドスペースとなるのではなく、幅Ｗ１０５の分離壁１０５が形成された領域のみがデッドスペースとなることから、チップ表面の利用効率を高めることができる。
【００３７】
従って、貫通電極形成用の開口１１５を形成する際、分離壁１０５の内周面に対してマージンを確保すれば良いことから、多結晶シリコン膜１０４ｉｓの分、位置合わせに余裕ができる。また、シリコン基板１００にＳＴＩ１０６やゲート電極１０７等を形成する際（図７参照）、分離壁１０５の外周面に対してマージンを確保すれば良いことから、多結晶シリコン膜１０４ｏｓの分、アライメントに余裕ができる。このため、結果としてチップ面積を縮小することができる。
【００３８】
しかも、本実施形態では、多結晶シリコン膜１０４を熱酸化していることから、分離溝１０３のアスペクト比が大きい場合であっても、分離溝１０３の内部を確実に絶縁することが可能となる。
【００３９】
以上のとおり、本実施形態によれば、エッチングレートを高めるために分離溝１０３の幅を広く形成しても、デッドスペースとなる絶縁膜（分離壁１０５）の幅を十分に細くすることができ、従って、チップ面積を縮小することが可能となる。
【００４０】
ここで、本実施形態の変形例につき図１５及び図１６を用いて説明する。
【００４１】
図１５及び図１６は、上述の図４乃至図６の工程と置き換え可能な工程である。すなわち、図３に示すように、多結晶シリコン膜１０４を形成した後、図１５に示すように、ＣＶＤシリコン酸化膜１０５ｃを隙間１０３ｏｐ１を埋め込むようにして全面に形成する。
【００４２】
その後、図１６に示すように、シリコン基板１００表面上のＣＶＤシリコン酸化膜１０５ｃ、多結晶シリコン膜１０４及びシリコン窒化膜１０１を平坦化除去することにより、分離溝１０３に、多結晶シリコン膜１０４及びＣＶＤシリコン酸化膜１０５ｃが埋め込まれた構造を得る。この後は、図７乃至１３と同様の工程により、貫通電極１１６を完成させる。
【００４３】
本変形例では、多結晶シリコン膜１０４の熱酸化を行わないことにより、多結晶シリコン膜１０４の膜厚が薄くならず、隙間１０３ｏｐ１に埋め込まれたＣＶＤシリコン酸化膜１０５ｃがそのまま分離壁１０５となる。従って、分離壁１０５の幅を狭くすることができる。すなわち、分離壁１０５の占有面積をより狭くできることから、チップ面積をより縮小することが可能となる。
【００４４】
また、分離溝１０３内に埋め込む絶縁膜（シリコン酸化膜）の形成を一工程で行うことができるため、製造工程の簡略化となる。
【００４５】
また、別の変形例として、図示は省略するが、図４の熱酸化の工程において、シリコン熱酸化膜１０５ａの体積膨張が大きく、分離溝１０３の上部においても、向かい合うシリコン熱酸化膜１０５ａ同士が接する構造が得られる場合は、図５に示すＣＶＤシリコン酸化膜１０５ｂの形成工程を省略することが可能となる。
【００４６】
次に、図１７乃至図２３を用いて、本発明の別の実施形態につき説明する。本実施形態は、本発明をシリコンインターポーザーに適用した例である。シリコンインターポーザーとは、チップ積層型の半導体装置においてパッケージ基板と積層チップとの間に配置され、電極ピッチの変換を行う回路基板である。
【００４７】
図１７に示すように、まず、シリコン基板２００上に、フォトレジストによりマスク層２０２を形成する。マスク層２０２は、リング状の分離溝を形成するための開口を備えている。
【００４８】
次に、図１８に示すように、マスク層２０２を用いて、シリコン基板２００のエッチングを行う。これにより、リング状の分離溝２０３が形成される。
【００４９】
次に、図１９に示すように、ＣＶＤ法により分離溝２０３内を含む全面に多結晶シリコン膜２０４を形成する。これにより、分離溝２０３内においては、その内周側面、外周側面及び底面上に多結晶シリコン膜２０４が形成され、分離溝２０３内には、隙間２０３ｏｐ１が残る。
【００５０】
続いて、図２０に示すように、多結晶シリコン膜２０４の表面を熱酸化する。これにより、図示のような形態のシリコン熱酸化膜２０５ａが形成される。分離溝２０３には、多結晶シリコン膜２０４とシリコン熱酸化膜２０５ａとで埋まりきらなかった隙間２０３ｏｐ２が残る。
【００５１】
次に、図２１に示すように、上述の隙間２０３ｏｐ２を埋め込むように全面にＣＶＤ法によりＣＶＤシリコン酸化膜２０５ｂを形成する。これにより、シリコン基板２００内に、シリコン熱酸化膜２０５ａ及びＣＶＤシリコン酸化膜２０５ｂからなるリング状の分離壁２０５が形成される。
【００５２】
続いて、図２２に示すように、分離壁２０５で囲まれた領域上のＣＶＤシリコン酸化膜２０５ｂ、シリコン熱酸化膜２０５ａ及び多結晶シリコン膜２０４を選択的にエッチング除去することにより、シリコン基板２００の表面を露出する開口２０６ｏｐを形成する。
【００５３】
次に、開口２０６ｏｐを含む全面に導電膜を形成し、これを配線形状にパターニングすることにより、図２３に示すように、分離壁２０５で囲まれた領域のシリコン基板２００の表面と接する下層配線２０６を形成する。下層配線２０６は開口２０６ｏｐ部以外では、ＣＶＤシリコン酸化膜２０５ｂ上に乗り上げた形態となる。従って、シリコン基板２００上のシリコン熱酸化膜２０５ａ及びＣＶＤシリコン酸化膜２０５ｂは、開口２０６ｏｐ部以外の領域において、シリコン基板２００と下層配線２０６とを絶縁分離する層間絶縁膜として機能する。
【００５４】
下層配線２０６形成後は、層間絶縁膜２０７を形成し、下層配線２０６に接続するコンタクトプラグ２０８を形成し、この上に、コンタクトプラグ２０８によって下層配線２０６と電気的に接続する上層配線２０９を形成する。さらに上層配線２０９を覆う絶縁膜２１０を形成後、上層配線２０９の一部を露出する開口２１１を形成し、開口２１１に露出する上層配線２０９と接続する接続電極２１２を形成する。
【００５５】
その後は、上記実施形態と同様にして、シリコン基板２００の裏面側の処理を行う。
【００５６】
まず、シリコン基板２００の裏面研削を行い、分離壁２０５の底部を露出させる。これにより、図２４に示すように、分離溝２０３内において、多結晶シリコン膜２０４が分離溝２０３の内周側面側と外周側面側に分割される。
【００５７】
次に、シリコン基板２００の裏面を覆う裏面絶縁膜２１３を形成する。続いて、分離壁２０５で囲まれた領域に、シリコン基板２００の裏面から裏面絶縁膜２１３及びシリコン基板２００を貫通し、下層配線２０６の下面を露出する開口２１４を形成する。
【００５８】
そして、開口２１４を埋め込むように裏面全面に電極膜を形成し、これをパターニングして、貫通電極２１５を形成する。
【００５９】
こうして、シリコンインターポーザーが完成する。なお、上部の接続電極２１２は、このシリコンインターポーザー上に載置される半導体チップの貫通電極（例えば、上記実施形態の貫通電極１１６）と同等のピッチで形成され、裏面の貫通電極２１５は、パッケージ基板の電極と同等のピッチで形成されることにより、電極ピッチの変換を行うことができる。
【００６０】
このようにして、本実施形態においても、上記実施形態と同様、分離溝２０３の幅ではなく、分離壁２０５の幅分の領域のみがデッドスペースとなり、貫通電極２１５の形成や下層配線２０６形成のための開口２０６ｏｐの形成時等において、位置合わせのマージンが増えるという効果が得られる。
【００６１】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６２】
例えば、上記実施形態においては、分離溝の内周側面及び外周側面上に直接形成される膜として、多結晶シリコン膜を用いる例を示したが、多結晶シリコン膜に代えて、単結晶シリコン膜を用いることも可能である。多結晶シリコン膜に比べて単結晶シリコン膜の形成には時間がかかるが、単結晶シリコン膜を用いた場合、この部分にトランジスタなどのアクティブ素子を実際に形成することも可能となる。
【００６３】
また、分離壁を形成する絶縁膜としては、シリコン熱酸化膜やＣＶＤシリコン酸化膜に限らず、同等の機能を果たすものであれば、他の絶縁膜を用いることもできる。
【００６４】
上記実施形態における「リング状」とは、図１４に示すような四角形状に限らず、円形等とすることももちろん可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０１及びマスク層１０２の形成）を示す部分断面図である。
【図２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（分離溝１０３の形成）を示す部分断面図である。
【図３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（多結晶シリコン膜１０４の形成）を示す部分断面図である。
【図４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン熱酸化膜１０５ａの形成）を示す部分断面図である。
【図５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＣＶＤシリコン酸化膜１０５ｂの形成）を示す部分断面図である。
【図６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＣＶＤシリコン酸化膜１０５ｂ、シリコン熱酸化膜１０５ａ、多結晶シリコン膜１０４及びシリコン窒化膜１０１の平坦化除去）を示す部分断面図である。
【図７】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＳＴＩ１０６及びゲート電極１０７の形成）を示す部分断面図である。
【図８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（層間絶縁膜１０８の形成、コンタクトプラグ１０９，１１０の形成及び配線１１１，１１２の形成）を示す部分断面図である。
【図９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（層間絶縁膜１１３の形成）を示す部分断面図である。
【図１０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（裏面研削）を示す部分断面図である。
【図１１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（裏面絶縁膜１１４の形成）を示す部分断面図である。
【図１２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（開口１１５の形成）を示す部分断面図である。
【図１３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（貫通電極１１６の形成）を示す部分断面図である。
【図１４】本発明の好ましい実施形態による半導体装置の構成を説明するための図であり、図１３のＡ−Ａ断面に対応する断面図である。
【図１５】本発明の好ましい実施形態による半導体装置の製造方法の変形例の一工程（ＣＶＤシリコン酸化膜１０５ｃの形成）を示す部分断面図である。
【図１６】本発明の好ましい実施形態による半導体装置の製造方法の変形例の一工程（ＣＶＤシリコン酸化膜１０５ｃ、多結晶シリコン膜１０４及びシリコン窒化膜１０１の平坦化除去）を示す部分断面図である。
【図１７】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（マスク層２０２の形成）を示す部分断面図である。
【図１８】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（分離溝２０３の形成）を示す部分断面図である。
【図１９】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（多結晶シリコン膜２０４の形成）を示す部分断面図である。
【図２０】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（シリコン熱酸化膜２０５ａの形成）を示す部分断面図である。
【図２１】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（ＣＶＤシリコン酸化膜２０５ｂの形成）を示す部分断面図である。
【図２２】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（開口２０６ｏｐの形成）を示す部分断面図である。
【図２３】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（下層配線２０６の形成〜接続電極２１２の形成）を示す部分断面図である。
【図２４】本発明の好ましい他の実施形態による半導体装置の製造方法の一工程（裏面研削〜貫通電極２１５の形成）を示す部分断面図である。
【図２５】従来技術における問題点を説明するための断面図である。
【符号の説明】
【００６６】
１００，２００，１０      シリコン基板
１００ｐ      貫通電極形成領域
１０１      シリコン窒化膜
１０２，２０２      マスク層
１０３，２０３，１１      分離溝
１０３ｉｓ      内周側面
１０３ｏｓ      外周側面
１０３ｏｐ１，１０３ｏｐ２，２０３ｏｐ１，２０３ｏｐ２      隙間
１０４，１０４ｉｓ，１０４ｏｓ，２０４，１３      多結晶シリコン膜
１０５，２０５      分離壁
１０５ａ，２０５ａ，１２      シリコン熱酸化膜
１０５ｂ，１０５ｃ，２０５ｂ      ＣＶＤシリコン酸化膜
１０７      ゲート電極
１０８，１１３，２０７      層間絶縁膜
１０９，２１２，１４      接続電極
１１０，２０８      コンタクトプラグ
１１１，１１２      配線
１１４，２１３      裏面絶縁膜
１１５，２０６ｏｐ，２１１，２１４，１７      開口
１１６，２１５，１８      貫通電極
２０６      下層配線
２０９      上層配線
２１０      絶縁膜
１５      配線層
１６      絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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