(57)【特許請求の範囲】
【請求項１】
１本の信号線を介して異なるｍ個のパルス幅にそれぞれ対応する複数ｍのデータを有するデータ信号が入力される入力端子と、この入力端子から入力されたデータ信号を反転するインバータと、各データのパルスの立ち上がりまたは立ち下がりをクロックタイミングとして抽出するクロックタイミング抽出部と、前記インバータから出力されたデータ信号のデータのパルス幅に基づいて複数ｍのデータのうちどのデータであるかを判別するデータ判別部と、このデータ判別部で判別したデータをクロックタイミング抽出部から出力されたクロックタイミングを受けて取り込むメモリ部を備え、前記データ判別部は、前記パルス幅に基づいた電圧を生成し、この電圧を基に、データ数ｍに対してｍ−１個の基準電圧を用いてどのデータであるかを判別することを特徴とする１線式データ通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１本の信号線を用いてデータ信号を通信する１線式データ通信装置に関する。
【背景技術】
【０００２】
従来の１線式データ通信方法は、データ信号とは別にクロック信号を生成している。そして、このクロック信号は通信装置内部のＩＣに設けたクロック発生手段によって生成しているのが一般的である（特許文献１）。
【０００３】
【特許文献１】特開２００７−３６６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、この従来技術によると、クロック発生手段の存在によって、１線式を採用する1つの目的であるＩＣの小型化を達成することが困難になるという不都合がある。本発明は、この不都合を解消した１線式データ通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
【０００６】
本発明の請求項１に係る１線式データ通信装置は、１本の信号線を介して異なるｍ個のパルス幅にそれぞれ対応する複数ｍのデータを有するデータ信号が入力される入力端子と、この入力端子から入力されたデータ信号を反転するインバータと、各データのパルスの立ち上がりまたは立ち下がりをクロックタイミングとして抽出するクロックタイミング抽出部と、前記インバータから出力されたデータ信号のデータのパルス幅に基づいて複数ｍのデータのうちどのデータであるかを判別するデータ判別部と、このデータ判別部で判別したデータをクロックタイミング抽出部から出力されたクロックタイミングを受けて取り込むメモリ部を備え、前記データ判別部は、前記パルス幅に基づいた電圧を生成し、この電圧を基に、データ数ｍに対してｍ−１個の基準電圧を用いてどのデータであるかを判別するものである。
【発明の効果】
【０００７】
【０００８】
本発明の請求項１に係る１線式データ通信装置によれば、通信装置内部のＩＣにクロック発生手段を必要としないので、回路構成が簡単になり、ＩＣの小型化が可能になるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の好適な実施形態を添付図面の図１〜図３に基づいて説明する。ここにおいて、図１は回路構成を示すブロック図、図２はクロックタイミング抽出部とデータ判別部の回路図、図３はタイミングチャートである。
【００１０】
まず、全体構成を説明すると、図１に示すように、本発明に係る１線式データ通信装置のＩＣにおける受信部１は、１本の信号線を介して、パルス幅が広いデータ（データ“１”）とパルス幅が狭いデータ（データ“０”）の２種類のデータを有するデータ信号が入力される入力端子２と、この入力端子から入力されたデータ信号を反転するインバータ３と、２種類のデータの立ち下がりをクロックタイミングとして抽出するクロックタイミング抽出部４と、インバータ３から出力されたデータ信号のデータに対応するパルス幅に基づいて２種類のうちどちらのデータであるかを判別するデータ判別部５と、このデータ判別部５で判別したデータをクロックタイミング抽出部４から出力されたクロックタイミングを受けて取り込むメモリ部６を備える。そして、データ判別部５は、基準電圧生成部７とデコーダ回路部８とからなる。
【００１１】
続いて、図２に基づいて回路構成の詳細を説明する。クロックタイミング抽出部４はインバータ４１からなる。インバータ３の出力が入力されるデコーダ回路部８は、基準電圧生成部７から定電流Ｉ１が供給されるＰチャネルトランジスタ８１と、このＰチャネルトランジスタ８１と直列に接続されたＮチャネルトランジスタ８２と、このＮチャネルトランジスタ８２に並列に接続されたコンデンサ８３と、これらトランジスタ８１，８２の出力が一方の入力端８４ａに入力されるコンパレータ８４と、このコンパレータ８４の他方の入力端８４ｂに基準電圧ＶＲＥＦを供給するための抵抗Ｒ２とからなる。一方、インバータ４１の出力は前記コンパレータ８４の出力端に接続されたメモリ部６に入力する。
【００１２】
図２に示すように、基準電圧生成部７は、アンプ７５およびＮチャネルトランジスタ７４で形成される帰還回路と抵抗Ｒ１とで基準電流ＩＲＥＦを生成し、Ｐチャネルトランジスタ７１にカレントミラー接続されたＰチャネルトランジスタ７２，７３から基準電流ＩＲＥＦに基づく電流Ｉ１，Ｉ２をデコーダ回路部８に供給する。電流Ｉ１は、デコーダ回路部８のＰチャネルトランジスタ８１に供給され、電流Ｉ２は、デコーダ回路部８の抵抗Ｒ２に供給されて基準電圧ＶＲＥＦが生成される。
【００１３】
次に上述した回路の動作を図３に基づいて説明する。入力信号は、パルス幅の広いデータ（データ“１”）と、パルス幅の狭いデータ（データ“０”）を有し、それぞれの立ち下がりがクロックタイミングを形成する。入力端子２から入力された入力信号は、インバータ３，４１によって反転し、反転した各パルスの立ち上がりがクロックタイミングとなる。インバータ３の出力はデコーダ回路部８に入力されてＰチャネルトランジスタ８１をオンとし、Ｎチャネルトランジスタ８２をオフとする。これによって、基準電圧生成部７から前記トランジスタ８１を介して電流Ｉ１が供給され、コンデンサ８３に充電されて、コンパレータ８４の入力端８４ａに供給される電圧Ｖ１（図２参照）が徐々に上昇する。すなわち、入力されたデータ信号が積分される。
【００１４】
コンパレータ８４の他方の入力端８４ｂには、基準電圧ＶＲＥＦが供給されており、入力信号のパルス幅が広いと、入力端８４ａにかかる電圧Ｖ１が十分上昇して、基準電圧ＶＲＥＦを超える。クロックタイミングにおいて、Ｐチャネルトランジスタ８１がオフとなり、Ｎチャネルトランジスタ８２がオンすると、コンデンサ８３は放電し、入力端８４ａの電圧Ｖ１は低下して、やがて基準電圧ＶＲＥＦを下回る。このように、コンパレータ８４が、入力されたデータ信号に基づく電圧Ｖ１と基準電圧ＶＲＥＦとを比較し、電圧Ｖ１が基準電圧ＶＲＥＦを超える場合、入力されたデータ信号のデータ“１”からデータパルス信号を出力する。一方、入力信号のパルス幅が狭いと、入力端８４ａにかかる電圧Ｖ１が基準電圧ＶＲＥＦを超える前に、クロックタイミングによってＰチャネルトランジスタ８１がオフ、Ｎチャネルトランジスタ８２がオンとなってコンデンサ８３が放電し、電圧Ｖ１が低下するので、入力されたデータ信号のデータ“０”からはデータパルス信号は出力されない。
【００１５】
これらのデータ出力は、インバータ４１からメモリ部６にクロックタイミングが入力する毎に、メモリ部６に取り込まれる。
【００１６】
なお、上述した実施形態のデータ判別部５では、コンパレータ８４に供給する基準電圧ＶＲＥＦを、カレントミラー接続したＰチャネルトランジスタ７１，７２，７３に共通の電流源からの電流Ｉ２で生成するので、抵抗Ｒ１成分のばらつき分をキャンセルでき、デコードされたデータに対する基準電圧ＶＲＥＦの判定レベルのマージンが確保できて、精度の高いデータ判別が可能となる。
【００１７】
すなわち、図２において、時間をｔとすると、Ｉ１×ｔ＝Ｃ×Ｖ１だから、
Ｖ１＝１／Ｃ×Ｉ１×ｔ
＝１／Ｃ×ＩＲＥＦ×ｋ１×ｔ
＝１／Ｃ×Ｖ０／Ｒ１×ｋ１×ｔ・・・・・（１）
一方、ＶＲＥＦ＝Ｉ２×Ｒ２
＝ＩＲＥＦ×ｋ２×Ｒ２
＝Ｖ０／Ｒ１×ｋ２×Ｒ２・・・・・（２）
ここで、ｋ１とｋ２は定数であり、Ｖ１とＶＲＥＦをコンパレータ８４で比較すると、上記（１），（２）式から理解できるように、Ｖ０／Ｒ１がキャンセルされるので、抵抗Ｒ１成分によるばらつきの影響を受けないものである。
【００１８】
なお、本発明は、上述した実施形態に限定されるものではなく、例えば、インバータ３およびインバータ４１を１つのインバータで構成してもよい。また、入力信号を反転させずに、入力信号の立ち上がりをクロックタイミングとすることもできる。さらに、データ信号のデータは２つに限らず、３つ以上の数ｎであってもよく、この場合は基準電圧をｎ−１設定し、最小の基準電圧より小、最大の基準電圧より大、各基準電圧の間、のいずれに対応するかによって、いずれのデータであるかを判別すればよい。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態の回路構成を示すブロック図。
【図２】同じくクロックタイミング抽出部とデータ判別部の詳細な回路構成を含む図。
【図３】同じくタイミングチャート。
【符号の説明】
【００２０】
１      受信部
２      入力端子
３，４１      インバータ
４      クロックタイミング抽出部
５      データ判別部
６      メモリ部
７      基準電圧生成部
８      デコーダ回路部
【図１】
0005400281.tif 000002
【図２】
0005400281.tif 000003
【図３】
0005400281.tif 000004