(57)【特許請求の範囲】
【請求項１】
基板層と、
第２の導電型の第１の領域と、前記第１の領域から離間配置された前記第２の導電型の第２の領域とを有し、チャネル領域が前記第１の領域と前記第２の領域との間に延び、前記第１の領域と前記第２の領域との間に上面及び２つの側面を有する、前記基板層上にある第１の導電型のフィン形状半導体部材と、
前記第１の領域に隣接し、前記チャネル領域の第１の部分の前記２つの側面に容量結合されたワード線と、
前記チャネル領域の第２の部分の前記２つの側面に容量結合された、前記ワード線に隣接する浮遊ゲートと、
前記浮遊ゲートに容量結合された結合ゲートと、
前記第２の領域から絶縁され、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
を含むことを特徴とする不揮発性メモリ・セル。
【請求項２】
前記結合ゲートは、前記ワード線と前記消去ゲートとの間にあり、そこから絶縁されることを特徴とする、請求項１に記載の不揮発性メモリ・セル。
【請求項３】
前記浮遊ゲートは、各々が前記フィン形状部材の側面に容量結合される２つのセクションを含むことを特徴とする、請求項１に記載の不揮発性メモリ・セル。
【請求項４】
前記結合ゲートは、前記フィン形状部材の前記上面から絶縁され、かつ、前記フィン形状部材の前記２つの側面に沿って配置された前記浮遊ゲートの前記２つのセクションに容量結合されることを特徴とする、請求項３に記載の不揮発性メモリ・セル。
【請求項５】
基板層と、
第２の導電型の第１の領域と、前記第１の領域から離間配置された前記第２の導電型の第２の領域とを有し、前記第２の導電型の第３の領域が前記第１の領域と前記第２の領域との間の実質的に中間点に配置され、上面及び２つの側面を有し、かつ、前記第１の領域と前記第２の領域との間に長手方向に延びる、前記層上にある第１の導電型のフィン形状半導体部材と、
それぞれ前記第１の領域及び前記第２の領域に隣接し、それぞれ前記第１の領域と前記第３の領域との間、及び、前記第２の領域と前記第３の領域の間にあり、かつ、前記フィン形状部材の前記２つの側面に容量結合された一対のワード線と、
各々が前記ワード線に隣接し、前記ワード線と前記第３の領域との間にあり、かつ、前記フィン形状部材の前記２つの側面に容量結合された一対の浮遊ゲートと、
各々が前記浮遊ゲートに容量結合された一対の結合ゲートと、
前記第３の領域から絶縁された消去ゲートと、
を含むことを特徴とする不揮発性メモリ・デバイス。
【請求項６】
前記結合ゲートの対の各々が、前記ワード線と前記消去ゲートとの間に配置され、かつ、そこから絶縁されることを特徴とする、請求項５に記載の不揮発性メモリ・デバイス。
【請求項７】
前記浮遊ゲートの各々は、各々が前記フィン形状部材の前記側面に隣接して配置された２つのセクションを有し、そこに容量結合されることを特徴とする、請求項５に記載の不揮発性メモリ・デバイス。
【請求項８】
前記結合ゲートの対の各々は、前記フィン形状部材の前記側面に隣接して配置された前記浮遊ゲートの前記セクションの各々に容量結合されることを特徴とする、請求項７に記載の不揮発性メモリ・デバイス。
【請求項９】
前記消去ゲートは、前記フィン形状半導体部材の前記第３の領域部分の前記上面に容量結合されることを特徴とする、請求項５に記載の不揮発性メモリ・デバイス。
【請求項１０】
基板層と、
各々が互いから離間配置され、互いに対して実質的に平行であり、かつ、第２の導電型の第１の領域と、前記第１の領域から離間配置された第２の領域とを有し、チャネル領域が第１の方向に前記第１の領域と前記第２の領域との間に延び、前記第１の領域と前記第２の領域との間に上面及び２つの側面を有する、前記基板層上にある第１の導電型の複数のフィン形状半導体部材と、
前記第１の領域に隣接し、前記フィン形状部材の各々の前記チャネル領域の第１の部分の前記２つの側面に容量結合され、かつ、前記複数のフィン形状部材にわたって、前記第１の方向に対して実質的に垂直である第２の方向に延びるワード線と、
前記フィン形状部材の各々における前記チャネル領域の第２の部分の前記２つの側面に容量結合された、前記ワード線に隣接する浮遊ゲートと、
前記浮遊ゲートに容量結合され、かつ、前記複数のフィン形状部材にわたって前記第２の方向に延びる結合ゲートと、
前記第２の領域から絶縁され、前記浮遊ゲート及び前記結合ゲートに隣接し、かつ、前記複数のフィン形状部材にわたって前記第２の方向に延びる消去ゲートと、
を含み、
前記フィン形状部材の各々の前記第２の領域は、前記第２の方向において他のフィン形状部材の前記第２の領域に接続されることを特徴とする不揮発性メモリ・セルのアレイ。
【請求項１１】
前記結合ゲートは、前記フィン形状部材の各々において前記ワード線及び前記消去ゲートに隣接して配置されることを特徴とする、請求項１０に記載のアレイ。
【請求項１２】
前記フィン形状部材の各々は、複数の離間配置された第１の領域を有し、ビット線が前記複数の領域を接続することを特徴とする、請求項１０に記載のアレイ。
【請求項１３】
前記基板層は絶縁体であることを特徴とする、請求項１０に記載のアレイ。
【請求項１４】
前記基板層は、前記フィン形状部材と同じ材料のものであることを特徴とする、請求項１０に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｆｉｎ−Ｆｅｔ型不揮発性メモリ・セル構造体及びアレイに関する。本発明はまた、メモリ・アレイを製造する方法に関する。
【背景技術】
【０００２】
プレーナ型チャネル領域における電流の伝導を制御するために浮遊ゲートを用いる不揮発性メモリ・セルが、当技術分野において周知である。例えば、特許文献１を参照されたい。集積度が増大する、すなわち、半導体処理のためのリソグラフィの幾何学的形状のサイズが低減するとき、プレーナ型チャネル領域の問題点は、チャネル領域がより狭くなるということである。これにより、ソース領域とドレイン領域との間の電流の流れが低減し、メモリ・セルの状態を検出するために、より高感度のセンス増幅器が必要になる。
【０００３】
リソグラフィ・サイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ−ＦＥＴ型の構造体が提案された。Ｆｉｎ−ＦＥＴ型の構造体において、半導体材料のフィン形状部材が、ソース領域をドレイン領域に接続する。フィン形状部材は、上面と、２つの側面とを有する。その結果、ソース領域からドレイン領域への電流は、上面及び２つの側面に沿って流れることができる。従って、チャネル領域の幅が増大し、これにより電流の流れが増大する。しかしながら、チャネル領域を２つの側面に「折り畳み」、これによりチャネル領域の「フットプリント」を小さくすることによって、より多くの半導体の占有面積を犠牲にすることなく、チャネル領域の幅が増大する。そうしたＦｉｎ−ＦＥＴを用いた不揮発性メモリ・セルが開示される。従来技術のＦｉｎ−ＦＥＴ型不揮発性メモリ構造の幾つかの例として、特許文献２及び特許文献３が挙げられる。しかしながら、これまでの、これらの従来技術のＦｉｎ−ＦＥＴ型構造体は、電荷を格納するために、浮遊ゲートをスタック・ゲート・デバイスとして用いること、又はトラップ材料を用いること、又はＳＲＯ（シリコン・リッチ酸化物）を用いること、或いはナノ結晶シリコンを用いることを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，７４７，３１０号明細書
【特許文献２】米国特許第７，４２３，３１０号明細書
【特許文献３】米国特許第７，４１０，９１３号明細書
【発明の概要】
【０００５】
従って、本発明において、不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分に容量結合される。結合ゲートが、浮遊ゲートに容量結合される。消去ゲートが、第２の領域から絶縁され、浮遊ゲート及び結合ゲートに隣接する。
【０００６】
本発明はまた、上記のメモリ・セルを有するメモリ・デバイス、及び上記のタイプのメモリ・セルのアレイにも関する。
【図面の簡単な説明】
【０００７】
【図１】本発明のメモリ・アレイの斜視図である。
【図２】図１のメモリ・アレイの上部平面図である。
【図３Ａ】線Ａ−Ａに沿って取られた図２に示されるメモリ・アレイの断面図である。
【図３Ｂ】線Ｂ−Ｂに沿って取られた図２に示されるメモリ・アレイの断面図である。
【図３Ｃ】線Ｃ−Ｃに沿って取られた図２に示されるメモリ・アレイの断面図である。
【図３Ｄ】線Ｄ−Ｄに沿って取られた図２に示されるメモリ・アレイの断面図である。
【図４Ａ（１−１６）】図１に示すメモリ・アレイを製造するための処理ステップ（１−１６）を示す、線Ａ−Ａに沿って取られた図２に示されるメモリ・アレイの断面図である。
【図４Ｂ（１−１６）】図１に示すメモリ・アレイを製造するための処理ステップ（１−１６）を示す、線Ｂ−Ｂに沿って取られた図２に示されるメモリ・アレイの断面図である。
【図４Ｃ（１−１６）】図１に示すメモリ・アレイを製造するための処理ステップ（１−１６）を示す、線Ｃ−Ｃに沿って取られた図２に示されるメモリ・アレイの断面図である。
【図４Ｄ（１−１６）】図１に示すメモリ・アレイを製造するための処理ステップ（１−１６）を示す、線Ｄ−Ｄに沿って取られた図２に示されるメモリ・アレイの断面図である。
【発明を実施するための形態】
【０００８】
図１を参照すると、本発明のＦｉｎ−ＦＥＴ型不揮発性メモリ・セル５０のアレイ１０の斜視図が示される。機能上、メモリ・セル５０は、その開示全体が本明細書に組み入れられる特許文献１に開示されるタイプのものである。アレイ５０は、基板１２を含む。基板１２は、絶縁体とすることができ、又は半導体基板１２とすることができる。複数のフィン形状部材２０が、基板１２上に互いから離間して配置される。フィン形状部材２０の各々は、シリコンのような単結晶材料で作製される。従って、基板１２もまた半導体材料のものである場合、フィン形状部材は、基板１２の結晶構造に格子整合される。さらに、絶縁体１４は、基板１２からフィン形状部材２０の各々を分離することができる。絶縁体１４は、二酸化シリコンのものとすることができる。従って、フィン形状部材２０は、基板１２上の二酸化シリコン層１４上にあり、当技術分野において周知のＳＯＳ型の構造体のものである。しかしながら、見て分かるように、絶縁体１４は必要ではなく、絶縁体１４なしにアレイ１０を作製する方法の好ましい例が、以下に説明される。
【０００９】
フィン形状部材２０の各々は、実質的に長手方向に形成され、一方の端部から別の端部まで第１の方向（列方向と呼ばれる）に延び、フィン形状部材２０の全てが互いに平行であり、かつ、第１の方向と垂直である第２の方向（行方向）に互いから離間して配置される。フィン形状部材２０の各々は、上面２２及び２つの側面（２４及び２６）を有し、第１の導電性（Ｐ型のような）で軽度にドープされる。さらに、フィン形状部材２０の各々は、一方の端部に第２の導電型（Ｎ型のような）の第１の領域３０を有し、別の端部に第２の導電型の第２の領域３２を有し、チャネル領域がそれらの間にある。ビット線３１が第１の領域３０と電気的に接触し、同じ列方向における同じフィン形状部材２０の全ての第１の領域３０を接続する。第２の領域３２は、異なる行における異なるフィン形状部材２０の全ての第２の領域３２を行方向に電気的に接続する。
【００１０】
ワード線４０が、第１の領域３０のすぐ近く、及び、第１の領域３０と第２の領域３２との間にある。ワード線４０は、緩衝ポリシリコン層６０上に約４５０オングストロームのパッド窒化物層６２を有する約２００オングストロームの緩衝ポリシリコン層６０によって、フィン形状部材２０から電気的に絶縁される。ワード線４０は、ワード線酸化物層８０によって、「側面」でフィン形状部材２０のチャネル領域に容量結合される。ワード線４０は行方向に延び、異なる行おけるフィン形状部材２０のワード線の全てに接続する。
【００１１】
浮遊ゲート４４が、フィン形状部材２０の各々のワード線４０のすぐ近くある。浮遊ゲート４４は、互いから分離した、各々がフィン形状部材２０各々の側面（２４、２６）に隣接して配置された２つのセクション４４ａ及び４４ｂを有する。各々の浮遊ゲート４４は、フィン形状部材２０の側面２４及び２６に容量結合される。
【００１２】
結合ゲート４６は、浮遊ゲート４４に容量結合され、浮遊ゲート４４の「上方に」ある。結合ゲート４６もまた行方向に延び、同じ行におけるフィン形状部材２０の全ての結合ゲート４６に接続する。
【００１３】
最後に、消去ゲート４８が第２の領域３２の「上方に」あり、第２の領域３２から絶縁されている。消去ゲート４８もまた行方向に延び、同じ行におけるフィン形状部材２０の全ての消去ゲート４８に接続する。上述のように、メモリ・セル５０の動作は、その開示全体が本明細書に組み入れられる特許文献１に完全に開示される。
【００１４】
図２を参照すると、図１に示すメモリ・アレイ５０の上部平面図が示される。線Ａ−Ａに沿って取られたメモリ・アレイ５０の断面図が、図３Ａに示される。線Ｂ−Ｂに沿って取られたメモリ・アレイ５０の断面図が、図３Ｂに示される。線Ｃ−Ｃに沿って取られたメモリ・アレイ５０の断面図が、図３Ｃに示される。線Ｄ−Ｄに沿って取られたメモリ・アレイ５０の断面図が、図３Ｄに示される。
【００１５】
図４Ａ−１を参照すると、本発明のアレイ５０を作製する第１のステップにおける、線Ａ−Ａに沿って取られたメモリ・アレイ５０の断面図が示される。約１７０オングストロームのパッド酸化物１３が、基板１２上に形成される。次に、約２００オングストロームの緩衝ポリシリコン６０が、パッド酸化物１３上に堆積される。その後、約４５０オングストロームのパッド窒化物層６２が、緩衝ポリシリコン層６０上に堆積される。
【００１６】
マスク６４によりマスキング・ステップが形成される。マスク６４内に開口部が、Ａ−Ａ及びＢ−Ｂの行方向に作製される（図４Ａ−２及び図４Ｂ−２を参照されたい）。マスク内の開口部を通って、パッド酸化物１３に到達するまで、パッド窒化物６２及びポリシリコン６０がエッチングされる。しかしながら、マスクは、図４Ｃ−２に示されるように、第２の領域３２の上方の領域内にエッチングされず、図４Ｄ−２に示されるように、列方向に活性領域の上にもエッチングされない。結果として得られる構造体が、図４（Ａ乃至Ｄ）−２に示される。
【００１７】
次に、マスク６４内の開口部を用いて、パッド酸化物１３を、基板１２内にさらにエッチングする。その後、マスク６４が除去される。次に、構造体に酸化ステップを施し、（約２００オングストロームの）二酸化シリコンが、トレンチの側部に沿って形成されるようにする。次いで、二酸化シリコン７０がトレンチを充填する。結果として得られる構造体が、図４（Ａ乃至Ｄ）−３に示される。
【００１８】
部分的な二酸化シリコンのエッチングを行って、トレンチから二酸化シリコン７０を部分的に除去し、トレンチ内に約５００オングストロームを残す。別の二酸化シリコン堆積ステップを行って、ポリシリコン６０及び窒化シリコン６２の周りに二酸化シリコンの層を形成する。結果として得られる構造体が、図４（Ａ乃至Ｄ）−４に示される。
【００１９】
ポリシリコン６６が至るところに堆積される。堆積されるポリシリコンの量は、８００オングストロームのオーダーである。結果として得られる構造体が、図４（Ａ−Ｄ）−５に示される。
【００２０】
パッド窒化物６２に到達するまで、ポリシリコン６６に平坦化ステップが施される。結果として得られる構造体が、図４（Ａ乃至Ｄ）−６に示される。
【００２１】
次に、第２のマスキング・ステップが実行される。図４Ａ−７及び図４Ｂ−７に示されるように、マスク６８が、トレンチの上方の領域内に列方向に開口される。次に、トレンチを通って、二酸化シリコン７０に到達するまで、露出されたポリシリコン６６がエッチングされる。これにより、ポリシリコン６６がトレンチの側部に沿って形成され、浮遊ゲートとして機能する。結果として得られる構造体が、図４（Ａ乃至Ｄ）−７に示される。
【００２２】
複合材料のＯＮＯ（二酸化シリコン／窒化シリコン／二酸化シリコン）層７２が、至るところに堆積される。ＯＮＯ層７２は、１５０オングストロームのオーダーである。１０００オングストロームのオーダーのポリシリコン７４が、至るところに堆積される。ポリシリコン７４は、結合ゲート４６を形成する。２００オングストロームのオーダーの二酸化シリコン層７６が、至るところに堆積される。次に、窒化窒化物層７８が、二酸化シリコン７６上に堆積される。結果として得られる構造体が、図４（Ａ乃至Ｄ）−８に示される。
【００２３】
別のマスキング・ステップが実行される。しかしながら、マスクが結合ゲート４６の上に配置され（図４Ｂ−９及び図４Ｄ−９に示されるように）、他のどの場所にも開口部が生成される（図４Ａ−９及び図４Ｃ−９に示されるように）。開口部が形成された後、二酸化シリコン層７６及び窒化シリコン層７８がエッチングされ、ポリシリコン７４がエッチング停止部を形成する。
【００２４】
マスクが除去される。ポリシリコン７４がエッチングされる。次に、ポリシリコン６６に到達するまで、ＯＮＯの複合層７２がエッチングされる。結果として得られる構造体が、図４（Ａ乃至Ｄ）−１０に示される。
【００２５】
別のマスキング・ステップが形成される。第２の領域３２の「上方」にある消去ゲート４８の「上方」の線Ｃ−Ｃに沿って、開口部が生成される。次に、イオン注入が、マスクで覆われていない構造体の「より薄い」部分を通って至るところに行われ、イオン注入により第２の領域３２が形成される。結果として得られる構造体が、図４（Ａ乃至Ｄ）−１１に示される。
【００２６】
逆マスキング・ステップが行われる、すなわち、開口部が図４（Ａ乃至Ｄ）−１１に示される構造体内に生成された場所が、ここでは充填され（本質的に、線Ｃ−Ｃに沿って）、マスクが存在した場所は、ここでは除去される。トレンチにおいて露出されている浮遊ゲート６６及びポリシリコン７４が、フィン形状部材２０に隣接するトレンチから除去される。結果として得られる構造体が、図４（Ａ乃至Ｄ）−１２に示される。
【００２７】
次に、二酸化シリコン８０であるワード線酸化物８０が、約３０オングストロームから６５オングストロームまでの厚さまで、至るところに堆積される。次に、ポリシリコン８２が、約１５００オングストロームの深さまで堆積される。結果として得られる構造体が、図４（Ａ乃至Ｄ）−１３に示される。
【００２８】
次に、ポリシリコン８２が、酸化物層７６に到達するまでＣＭＰ（化学機械研磨）によりエッチバックされる。マスキング・ステップが実行される。開口部がＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃの行方向に沿った以外の全ての領域においてマスク内に生成される。結果として得られる構造体が、図４（Ａ乃至Ｄ）−１４に示される。
【００２９】
イオン注入が実行され、第１の領域３０を形成する。結果として得られる構造体が、図４（Ａ乃至Ｄ）−１５に示される。
【００３０】
次に、層間誘電体が堆積され、平坦化される。次に、領域３０に対するビット線コンタクトが形成される。結果として得られる構造体が、図４（Ａ乃至Ｄ）−１６に示される。
【００３１】
上記から、Ｆｉｎ  ＦＥＴを用いて、縮小された不揮発性メモリ・セル及びアレイが形成されると言える。
【符号の説明】
【００３２】
１０：アレイ
１２：基板
１３：パッド酸化物
１４：絶縁体
２０：フィン形状部材
２２：上面
２４、２６：側面
３０：第１の領域
３１：ビット線
３２：第２の領域
４０：ワード線
４４ａ、４４ｂ：浮遊ゲート
４６：結合ゲート
４８：消去ゲート
５０：Ｆｉｎ−ＦＥＴ型不揮発性メモリ・セル
６０：緩衝ポリシリコン層
６２：パッド窒化物層
６４、６８：マスク
６６、７４、８２：ポリシリコン
７０：二酸化シリコン
７２：ＯＮＯ層
７６：二酸化シリコン層
７８：窒化シリコン層
８０：ワード線酸化物層
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ−１】
0005514317.tif 000008
【図４Ａ−２】
0005514317.tif 000009
【図４Ａ−３】
0005514317.tif 000010
【図４Ａ−４】
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【図４Ａ−５】
0005514317.tif 000012
【図４Ａ−６】
0005514317.tif 000013
【図４Ａ−７】
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【図４Ａ−８】
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【図４Ａ−９】
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【図４Ａ−１０】
0005514317.tif 000017
【図４Ａ−１１】
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【図４Ａ−１２】
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【図４Ａ−１３】
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【図４Ａ−１４】
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【図４Ａ−１５】
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【図４Ａ−１６】
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【図４Ｂ−１】
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【図４Ｂ−２】
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【図４Ｂ−３】
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【図４Ｂ−４】
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【図４Ｂ−５】
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【図４Ｂ−６】
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【図４Ｂ−７】
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【図４Ｂ−８】
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【図４Ｂ−９】
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【図４Ｂ−１０】
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【図４Ｂ−１１】
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【図４Ｂ−１２】
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【図４Ｂ−１３】
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【図４Ｂ−１４】
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【図４Ｂ−１５】
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【図４Ｂ−１６】
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【図４Ｃ−１】
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【図４Ｃ−２】
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【図４Ｃ−３】
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【図４Ｃ−４】
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【図４Ｃ−５】
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【図４Ｃ−６】
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【図４Ｃ−７】
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【図４Ｃ−８】
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【図４Ｃ−９】
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【図４Ｃ−１０】
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【図４Ｃ−１１】
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【図４Ｃ−１２】
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【図４Ｃ−１３】
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【図４Ｃ−１４】
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【図４Ｃ−１５】
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【図４Ｃ−１６】
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【図４Ｄ−１】
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【図４Ｄ−２】
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【図４Ｄ−３】
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【図４Ｄ−４】
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【図４Ｄ−５】
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【図４Ｄ−６】
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【図４Ｄ−７】
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【図４Ｄ−８】
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【図４Ｄ−９】
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【図４Ｄ−１０】
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【図４Ｄ−１１】
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【図４Ｄ−１２】
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【図４Ｄ−１３】
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【図４Ｄ−１４】
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【図４Ｄ−１５】
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【図４Ｄ−１６】
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