(57)【特許請求の範囲】
【請求項１】
受信したパケットを記憶する受信パケット記憶手段を有し、異なる複数の通信回線にそれぞれ対応する複数のバッファ部と、
前記バッファ部がパケットを受信した際に、受信したパケットの前記通信回線の情報と、受信したパケットのパケットレングス情報とをパケット情報として取得するパケット情報取得部と、
前記パケット情報取得部が取得した前記パケット情報に基づいて、前記複数のバッファ部のいずれかに属する前記受信パケット記憶手段を読み出し対象として決定するとともに、前記受信パケット記憶手段についての読み出し時間と、多重化した際の前後のパケットの間隔であるインターパケットギャップとを算出するバッファ部動作演算部と、
前記バッファ部動作演算部によって算出された読み出し時間で、前記バッファ部動作演算部によって決定された読み出し対象の前記受信パケット記憶手段からパケットを読み出し、前記バッファ部動作演算部によって算出されたインターパケットギャップに対応するように、読み出したパケットの先頭バイト位置を調整するパケット間隔調整部と、
前記パケット間隔調整部による位置調整後のパケットを複数取得し、取得した複数のパケットを多重化して送信パケット列とするバッファ部外多重化処理部と
を備えることを特徴とするパケット多重化装置。
【請求項２】
前記複数のバッファ部は、
前記パケット記憶手段を複数有し、
前記バッファ部が受信した複数のパケットを前記複数のパケット記憶手段にパケット単位で振り分ける振り分け部をさらに有し、
前記バッファ部動作演算部は、前記パケット情報取得部が取得した前記パケット情報に基づいて、前記複数のバッファ部のいずれかに属する前記複数の受信パケット記憶手段のうちの１つを読み出し対象として決定する
ことを特徴とする請求項１記載のパケット多重化装置。
【請求項３】
前記パケット間隔調整部は、前記複数のパケット記憶手段に一対一で対応するように、前記複数のバッファ部のそれぞれに複数設けられ、自身に対応する前記パケット記憶手段から読み出したパケットの先頭バイト位置を調整し、
前記複数のパケット間隔調整部による間隔調整後の複数のパケットを多重化するバッファ部内多重化処理部
をさらに備えることを特徴とする請求項２記載のパケット多重化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、異なる複数の通信回線を介してそれぞれ受信した複数のパケット（高速データパケット）を多重化するパケット多重化装置に関する。
【背景技術】
【０００２】
一般的なパケット通信用のパケット多重化装置では、異なる複数の通信回線を介してそれぞれ受信した複数のパケットを、受信した順番に多重化する際に、前のパケットと次のパケットとの間にパケットの区切りを表すための適切な制御信号ビット列を、適切な場所に挿入することが要望されている。この制御信号ビット列には、パケットの開始や終了の情報や、パケットレングス（フレームレングス）の情報が含まれている。パケットを扱う装置では、これらの情報を基にして、パケットの各種制御が行われる。
【０００３】
ここで、本来、パケット通信は、シリアル信号での通信方式を前提としており、制御信号ビット列も、シリアル信号での通信方式を前提に規格上規定されている（例えば、非特許文献１参照）。なお、本願の発明に関連する先行技術文献としては、非特許文献１の他に、例えば、特許文献１〜３がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１５２６５１号公報
【特許文献２】特開２００２−２４７０７３号公報
【特許文献３】特開２００４−２８９５６７号公報
【非特許文献】
【０００５】
【非特許文献１】石田修他著「改訂版１０ギガビットEthernet教科書」impress，２００５年４月１日，p１８１−１８６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のパケット多重化装置では、回線速度が低速であることを前提とした構成であるため、受信したシリアル信号のパケットを多ビット展開し、パラレル信号化したとしてもデータ幅は小さく、前のパケットから次のパケットまでの間の間隔にも余裕があった。このため、制御信号ビット列の一種であるインターパケットギャップ（以下、「ＩＰＧ」とする。）を、クロック単位でパケット間に挿入するＩＰＧ調整を行うことができ、そのＩＰＧ調整の方式について特に考慮する必要がなかった。
【０００７】
ここで、図５に、従来のパケット多重化装置のＩＰＧ調整の一例を示す。この図５に示すように、従来のパケット多重化装置では、パラレル化後のデータバス幅がＩＰＧを超えない場合に、パケット間隔をクロック単位で調整し、ＩＰＧの平均値をＩＰＧの規定値となるように制御することが可能であった。
【０００８】
しかしながら、回線速度が高速化したにも関わらず、デバイスの動作速度の向上が望めない場合には、より大きなデータ幅にパケットを多ビット展開し、パラレル信号として信号処理を行う必要がある。この信号処理の際に、デバイス内のバスにおけるデータバス幅がＩＰＧを上回った場合を考慮すると、仮にパケット間の間隔を適切なＩＰＧに調整した場合には、上記したクロック単位の調整が不可能となる。
【０００９】
また、図５に示すような従来のパケット多重化装置のＩＰＧ調整では、１クロックを最小単位としてパケットを順番に処理するため、図６に示すように、パラレル化されたデータバス幅において最小時間で内部処理を行ったとしても、ＩＰＧの平均値が規定値以上になってしまう場合がある。仮に、従来装置の構成において目的を達しようとするならば、この問題を回避するために、より高速なデバイスを用いて、より高速で動作させることによって多ビット展開によるパラレル信号幅を抑制し、データバス幅をＩＰＧよりも小さく抑える必要がある。しかしながら、現在のハードウェアの動作クロックは頭打ち状態であり、現在以上の大幅なクロックアップは望めない。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、回線速度が高速化され、多ビット展開によってより大きなデータ幅のパケットを多重化する場合であっても、パケット間に適切なインターパケットギャップを挿入することができるパケット多重化装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明のパケット多重化装置は、受信したパケットを記憶する受信パケット記憶手段を有し、異なる複数の通信回線にそれぞれ対応する複数のバッファ部と、前記バッファ部がパケットを受信した際に、受信したパケットの前記通信回線の情報と、受信したパケットのパケットレングス情報とをパケット情報として取得するパケット情報取得部と、前記パケット情報取得部が取得した前記パケット情報に基づいて、前記複数のバッファ部のいずれかに属する前記受信パケット記憶手段を読み出し対象として決定するとともに、前記受信パケット記憶手段についての読み出し時間と、多重化した際の前後のパケットの間隔であるインターパケットギャップとを算出するバッファ部動作演算部と、前記バッファ部動作演算部によって算出された読み出し時間で、前記バッファ部動作演算部によって決定された読み出し対象の前記受信パケット記憶手段からパケットを読み出し、前記バッファ部動作演算部によって算出されたインターパケットギャップに対応するように、読み出したパケットの先頭バイト位置を調整するパケット間隔調整部と、前記パケット間隔調整部による位置調整後のパケットを複数取得し、取得した複数のパケットを多重化して送信パケット列とするバッファ部外多重化処理部とを備えるものである。
【発明の効果】
【００１２】
この発明のパケット多重化装置によれば、バッファ部動作演算部が、読み出し対象の受信パケット記憶手段を決定するとともに、受信パケット記憶手段の読み出し時間とインターパケットギャップとを算出し、パケット間隔調整部が、バッファ部動作演算部によって算出された読み出し時間で、バッファ部動作演算部によって決定された読み出し対象の受信パケット記憶手段からパケットを読み出し、バッファ部動作演算部によって算出されたインターパケットギャップに対応するように、読み出したパケットの先頭バイト位置を調整するので、回線速度が高速化され、多ビット展開によってより大きなデータ幅のパケットを多重化する場合であっても、パケット間に適切なインターパケットギャップを挿入することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるパケット多重化装置を示す構成図である。
【図２】図１のＦＩＦＯ前段処理部の概要を説明するための説明図である。
【図３】図１のパケット間隔調整部によるＩＰＧ調整方式を説明するための説明図である。
【図４】図１の読み出しイネーブル信号生成部の動作を示すフローチャートである。
【図５】従来のパケット多重化装置のＩＰＧ調整の一例を説明するための説明図である。
【図６】従来のパケット多重化装置のＩＰＧ調整の一例を説明するための説明図である。
【発明を実施するための形態】
【００１４】
以下、この発明を実施するための形態について、図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１によるパケット多重化装置（パケット多重化回路）を示す構成図である。図２は、図１のＦＩＦＯ前段処理部２の概要を説明するための説明図である。
図１，２において、実施の形態１のパケット多重化装置は、イーサネットフレーム（パケット）を多重化するレイヤ２スイッチに用いられ、全ｎ系統の通信回線のそれぞれから信号を受け、これらの信号を多重化して、４０Ｇｂｐｓ／１００Ｇｂｐｓ（あるいはそれ以上）のビットレートで出力可能な装置である。
【００１５】
また、実施の形態１のパケット多重化装置は、イーサネット（登録商標）の規格上パケット毎のクロック偏差を吸収するために設ける９６ビット（１２Ｂｙｔｅ）長以上（プリアンブルを含めれば＋８Ｂｙｔｅ）のＩＰＧを、受信したパケットの多重化を行う際に前後のパケット間に挿入し、その挿入した状態で送信パケット列をワイヤレートで出力可能な装置である。
【００１６】
ここで、ＩＰＧは、９６ビット（１２Ｂｙｔｅ）長以上（プリアンブルを含めれば＋８Ｂｙｔｅ）であれば規格を満たしている。実施の形態１のパケット多重化装置は、ｎ系統の通信回線からのパケットを受信し、これらのパケットを多重化する際に、出力データバス幅による帯域を全て使用する場合を想定する。この場合、出力データバス幅に対応したワイヤレートを実現するためには、例えばパケット間に最短の９６ビット長のＩＰＧを挿入された状態でパケットが連続して到着するとき（ｎ系統の通信回線からのパケットが全てワイヤレートで到着するとき）、パケットの送信側において挿入するＩＰＧも最短である９６ビット長のＩＰＧでなければならない。このため、実施の形態１のパケット多重化装置の構成は、パケットが連続して到着する場合に、９６ビット長のＩＰＧを挿入することが可能な構成である。
【００１７】
また、実施の形態１のパケット多重化装置は、第１〜第ｎ通信回線（以下、「入力１〜入力ｎ」ともいう。）のそれぞれに一対一で対応する第１〜第ｎバッファ部１−１〜１−ｎと、バッファ部動作演算部としてのキューイング制御部１０と、バッファ部外多重化処理部としてのバッファ部外ＭＵＸ部（ＭＵＸ回路、ＭＵＸ：Ｍｕｌｔｉｐｌｅｘｅｒ）２０とを有している。ここでは、第１〜第ｎバッファ部１−１〜１−ｎのうちの第１バッファ部１−１を中心に説明する。なお、第１〜第ｎバッファ部１−１〜１−ｎの複数のバッファ部１に対して、１つのキューイング制御部１０が用いられる。
【００１８】
第１〜第ｎバッファ部１−１〜１−ｎは、ＦＩＦＯ前段処理部２と、受信パケット記憶手段としての複数の受信パケットＦＩＦＯ（ＦＩＦＯメモリ、ＦＩＦＯ：Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）３−１〜３−ｎと、パケット到着情報生成部（パケット到着完了信号生成部）４と、パケットレングス測定部（パケットレングス計算部）５と、受信パケットＦＩＦＯ読み出し制御部６と、パケット間隔調整制御部７と、パケット間隔調整部８−１〜８−ｎと、バッファ部内多重化処理部としてのバッファ部内ＭＵＸ部９とをそれぞれ有している。
【００１９】
キューイング制御部１０は、全バッファ部１の全受信パケットＦＩＦＯ３に対して、キューイング制御を行う。また、キューイング制御部１０は、キュー待ちＦＩＦＯ（ＦＩＦＯメモリ）１１と、読み出しイネーブル信号生成部１２と、ＩＰＧ計算部１３とを有している。
【００２０】
ＦＩＦＯ前段処理部２は、図２に示すように、パラレル展開部２Ａ、ＦＩＦＯ振り分け部２Ｂ及び振り分け制御部２Ｃを有している。パラレル展開部２Ａは、入力１の受信系統から受けたパケットを、内部処理可能な動作速度に対応するデータバス幅に展開する。ＦＩＦＯ振り分け部２Ｂは、パラレル展開部２Ａによって展開されたパケットを、ｎ系統に分配して受信パケットＦＩＦＯ３−１〜３−ｎへ送る。
【００２１】
ここで、ＦＩＦＯ振り分け部２Ｂによって分配されたパケットは、受信パケットＦＩＦＯ３−１〜３−ｎの全系統に到着するが、パケット単位で、受信パケットＦＩＦＯ３−１〜３−ｎのうちの１系統の受信パケットＦＩＦＯ３に書き込まれる。このような動作を実現するために、振り分け制御部２Ｃは、書き込みイネーブル信号（書き込み命令）を生成し、その生成した書き込みイネーブル信号を、書き込み対象の受信パケットＦＩＦＯ３に送ることによって、書き込み対象の受信パケットＦＩＦＯ３にパケットを書き込む（記憶させる）。例えば、振り分け制御部２Ｃは、第１受信パケットＦＩＦＯ３−１、第２受信パケットＦＩＦＯ３−２・・・第ｎ受信パケットＦＩＦＯ３−ｎの順にパケットを書き込む。
【００２２】
パケット到着情報生成部４は、入力１からのパケットの受信状況を監視し、パケットが各バッファ部１−１〜１−ｎに到着したことに応じて、受信完了時刻やバッファ部１の識別情報等を示すパケット到着情報を生成する。パケットレングス測定部５は、入力１のパケットのパケットレングスを測定し、パケットレングス情報を生成する。ここで、パケット到着情報生成部４及びパケットレングス測定部５は、パケットレングス情報及びパケット到着情報をパケット情報として取得するパケット情報取得部を構成している。
【００２３】
パケットレングス情報及びパケット到着情報は、キュー待ちＦＩＦＯ１１に送られ、互いに対応付けられて、キュー待ちＦＩＦＯ１１に格納される。ここで、キュー待ちＦＩＦＯ１１は、全てのバッファ部１−１〜１−ｎのパケット到着情報生成部４及びパケットレングス測定部５から、それぞれパケットレングス情報及びパケット到着情報を受ける。
【００２４】
読み出しイネーブル信号生成部１２は、キュー待ちＦＩＦＯ１１に格納された一組のパケットレングス情報及びパケット到着情報を読み出す。また、読み出しイネーブル信号生成部１２は、パケット到着情報から、対象のパケットがどの入力系統のものであるかを判断し、パケットレングス情報から、対象のパケットを受信パケットＦＩＦＯ３から読み出す時間を算出し、その読み出し時間に応じた読み出しイネーブル信号（読み出し命令）を生成する。
【００２５】
ＩＰＧ計算部１３は、パケットレングス情報及びパケット到着情報に基づいて、ＩＰＧの平均値が規定のＩＰＧとなるように、対象のパケットとそのパケットの前又は後のパケットとの間に挿入するＩＰＧを算出し、その算出したＩＰＧの情報を含むパケット間隔情報を生成する。
【００２６】
読み出しイネーブル信号生成部１２によって生成された読み出しイネーブル信号は、受信パケットＦＩＦＯ読み出し制御部６及びパケット間隔調整制御部７に送られる。これと同様に、ＩＰＧ計算部１３によって生成されたパケット間隔情報は、受信パケットＦＩＦＯ読み出し制御部６及びパケット間隔調整制御部７に送られる。
【００２７】
受信パケットＦＩＦＯ読み出し制御部６は、読み出しイネーブル信号に基づいて、受信パケットＦＩＦＯ３−１〜３−ｎからのパケットの読み出しを制御する。受信パケットＦＩＦＯ３−１〜３−ｎから読み出されたパケットは、それぞれパケット間隔調整部８−１〜８−ｎへ送られる。
【００２８】
パケット間隔調整制御部７は、パケットの読み出し対象となる受信パケットＦＩＦＯ３−１〜３−ｎに対応するパケット間隔調整部８−１〜８−ｎに、パケット間隔情報を送る。パケット間隔調整部８−１〜８−ｎは、各系統の受信パケットＦＩＦＯ３−１〜３−ｎからパケットを受けて、そのパケットの先頭バイト位置を、パケット間隔情報のＩＰＧに対応させて調整する（ＩＰＧ調整を行う）。
【００２９】
バッファ部内ＭＵＸ部９は、パケット間隔調整部８−１〜８−ｎによるＩＰＧ調整後の複数のパケットを、多重化してパケット列とする。これとともに、バッファ部内ＭＵＸ部９は、多重化したパケット列に対して、パラレル／シリアル変換する。バッファ部外ＭＵＸ部２０は、全てのバッファ部１−１〜１−ｎのバッファ部内ＭＵＸ部９から出力されたシリアル信号のパケット列を多重化して、送信パケット列とする。
【００３０】
次に、パケット間隔調整部８−１〜８−ｎによるＩＰＧ調整方式について説明する。図３は、図１のパケット間隔調整部８−１〜８−ｎによるＩＰＧ調整方式を説明するための説明図である。ここでは、パケットＰ１，Ｐ２が２連続で到着した場合を考える。まず、これらのパケットＰ１，Ｐ２は、ＦＩＦＯ前段処理部２のＦＩＦＯ振り分け部２Ｂ及び振り分け制御部２Ｃによってｎ系統（図３では、説明のため２系統に簡略化して示している）に分配される。そして、分配されたパケットＰ１，Ｐ２は、それぞれの系統に設けられた受信用パケットＦＩＦＯ３−１，３−２にそれぞれ書き込まれる。
【００３１】
そして、キューイング制御部１０によるキューイング制御によって受信用パケットＦＩＦＯ３−１，３−２からパケットが読み出され、その読み出されたパケットは、パケット間隔調整部８−１，８−２にそれぞれ入力され、パケット間隔調整部８−１，８−２によって、パケットが先頭バイト位置の移動を伴う変形操作を受ける。
【００３２】
ここで、パケット間隔調整制御部７は、パケットＰ１のパケットレングスをデータバス幅で割った余り分（図３中の丸印）と規定のＩＰＧとを加算して得られた値を記憶し、この値からパケットＰ２に対して行う変形操作の先頭バイト位置を決定する。なお、パケットＰ２から、そのパケットＰ２の次のパケットへも同様の余り分の受け渡し（余り分のシフト）を行うが、上記した「余り＋ＩＰＧ」の「余り」については、パケット間隔調整部８による変形操作後のパケットから算出される値が用いられる。
【００３３】
このような変形操作を受けたパケットＰ１，Ｐ２は、パケット間隔調整部８−１，８−２から、バッファ部内ＭＵＸ部９へ出力され、バッファ部内ＭＵＸ部９によって多重化されて、１系統のパケット列に組み立てられる。なお、パケットＰ１，Ｐ２は、既にパケット間隔調整部８−１，８−２によって先頭バイト位置を適切な場所に移動されている状態であるため、バッファ部内ＭＵＸ部９として単なるＯＲ回路を用いてもよい。多重化された状態では、図３に示すように、パラレル信号のパケットＰ１，Ｐ２の間の間隔は、規定のＩＰＧとなる。また、シリアル化後のパケットＰ１，Ｐ２の間の間隔も、規定のＩＰＧとなる。
【００３４】
次に、図４は、図１の読み出しイネーブル信号生成部１２の動作を示すフローチャートである。ここでは、パケット到着情報及びパケットレングス情報がキュー待ちＦＩＦＯ１１に格納されている状態からスタートするものと想定して説明する。図４において、まず、キュー待ちＦＩＦＯ１１に最初にパケット到着情報及びパケットレングス情報が書き込まれた際に、読み出しイネーブル信号生成部１２は、キュー待ちＦＩＦＯ１１のＥＭＰＴＹ状態（空き状態）が解除されるのを待って、キュー待ちＦＩＦＯ１１から最初の一組のパケット到着情報及びパケットレングス情報を読み出す（ステップＳ１，Ｓ３）。
【００３５】
そして、読み出しイネーブル信号生成部１２は、パケット到着情報に基づいて、該当するバッファ部１の受信パケットＦＩＦＯ３への読み出しイネーブル信号をポジティブ化する（ステップＳ２）。
【００３６】
これと並行して、読み出しイネーブル信号生成部１２は、パケットレングス情報に基づいて、読み出しイネーブル信号をポジティブ化する時間を決めるための読み出し時間カウンタに、パケットレングス及びデータバス幅から算出したカウント値をセットする（ステップＳ４）。ここで、読み出しイネーブル信号生成部１２は、読み出し時間カウンタにカウント値をセットするが、この際にはパケット間隔が適切な規定ＩＰＧに調整された状態の出力信号を想定したカウント値をセットする。
【００３７】
そして、読み出しイネーブル信号生成部１２は、読み出し時間カウンタのカウント値を、１クロックにつき１減算する（ステップＳ５，Ｓ６）。読み出し時間カウンタが回りきると、その時点（カウンタ値＝０の時点）で、読み出しイネーブル信号生成部１２は、現在読み出しているパケットの次のパケットが読み出し待ちかどうかを確認する（ステップＳ７）。
【００３８】
ここで、現在読み出しているパケットの次のパケットが読み出し待ちである場合（次のパケットの到着が完了している場合）には、パケット到着情報及びパケットレングス情報がキュー待ちＦＩＦＯ１１に格納されているはずであり、読み出しイネーブル信号生成部１２は、キュー待ちＦＩＦＯ１１から新たなパケット到着情報及びパケットレングス情報を読み出し（ステップＳ８，Ｓ１，Ｓ２）、同様の動作を繰り返す。
【００３９】
他方、現在読み出しているパケットの次のパケットが読み出し待ちでない場合（次のパケットの到着が完了していない場合）には、読み出しイネーブル信号生成部１２は、受信パケットＦＩＦＯ３への読み出しイネーブル信号をネガティブ化し、次のパケットの到着が完了するまで待機状態となり（ステップＳ７）、同様の動作を繰り返す。
【００４０】
上記のような実施の形態１のパケット多重化装置によれば、パケット間隔調整部８−１〜８−ｎが、読み出しイネーブル信号生成部１２によって算出された読み出し時間で、読み出しイネーブル信号生成部１２によって決定された読み出し対象の受信パケットＦＩＦＯ３−１〜３−ｎからパケットを読み出し、ＩＰＧ計算部１３によって算出されたＩＰＧに対応するように、読み出したパケットの先頭バイト位置を調整する。この構成により、回線速度が高速化され、多ビット展開によってより大きなデータ幅のパケットを多重化する場合であっても、パケット間に適切なインターパケットギャップを挿入することができる。
【００４１】
ここで、従来のパケット多重化装置では、動作クロックを抑えるために、ＩＰＧを超えるデータバス幅へ受信したパケットをパラレル展開する場合には、１クロック分のデータバス幅で既にＩＰＧを超えており、ワイヤレートを実現できなかった。これに対して、実施の形態１のパケット多重化装置を用いることによって、適切なサイズのＩＰＧが適切な位置に挿入されたパケットをワイヤレートで出力することが可能となる。この結果、低速なデバイスを用いてパケット多重化装置を構成することが可能となる。従って、動作クロックを抑えた状態で高速なパケットを高い効率で多重化できるパケット多重化装置を構成することができ、現行のデバイスをそのまま使用することによるコスト削減、及び柔軟な設計が可能となる。
【符号の説明】
【００４２】
１，１−１〜１−ｎ  第１〜第ｎバッファ部、２  ＦＩＦＯ前段処理部、２Ａ  パラレル展開部、２Ｂ  ＦＩＦＯ振り分け部、２Ｃ  振り分け制御部、３，３−１〜３−ｎ  受信パケットＦＩＦＯ（受信パケット記憶手段）、４  パケット到着情報生成部、５  パケットレングス測定部、６  受信パケットＦＩＦＯ読み出し制御部、７  パケット間隔調整制御部、８−１〜８−ｎ  パケット間隔調整部、９  バッファ部内ＭＵＸ部（バッファ部内多重化処理部）、１０  キューイング制御部（バッファ部動作演算部）、１１  キュー待ちＦＩＦＯ、１２  イネーブル信号生成部、１３  ＩＰＧ計算部、２０  バッファ部外ＭＵＸ部（バッファ部外多重化処理部）。
【図１】
0005409525.tif 000002
【図２】
0005409525.tif 000003
【図３】
0005409525.tif 000004
【図４】
0005409525.tif 000005
【図５】
0005409525.tif 000006
【図６】
0005409525.tif 000007