(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に形成された１対の第１ソース／ドレイン領域、および１対の前記第１ソース／ドレイン領域間の前記主表面に形成された第１ゲート電極を含む第１絶縁ゲート型電界効果トランジスタと、
前記主表面に形成された１対の第２ソース／ドレイン領域、および１対の前記第２ソース／ドレイン領域間の前記主表面に形成された第２ゲート電極を含む第２絶縁ゲート型電界効果トランジスタと、
前記主表面に形成されたエミッタ領域、前記エミッタ領域とｐｎ接合を構成するように前記主表面に形成されたベース領域、および前記ベース領域に対して前記エミッタ領域と反対側に形成され、前記ベース領域とｐｎ接合を構成するように前記主表面に形成されたコレクタ領域を含むバイポーラトランジスタと、
前記エミッタ領域と前記ベース領域とで構成されるｐｎ接合上の前記主表面に形成された第１素子分離構造と、
前記ベース領域と前記コレクタ領域とで構成されるｐｎ接合上の前記主表面に形成された第２素子分離構造と、
前記主表面のうち、前記コレクタ領域に対して前記第２素子分離構造と反対側に形成された第３素子分離構造と、
前記第１素子分離構造、前記第２素子分離構造および前記第３素子分離構造の少なくとも１つの素子分離構造上に形成された回路として用いられない第一ダミーゲート電極と、
前記主表面のうち、前記第１絶縁ゲート型電界効果トランジスタの周囲に位置する部分に形成された第一ダミー活性領域と、
前記第一ダミー活性領域上に形成された第二ダミーゲート電極と、
を備え、
１対の前記第１ソース／ドレイン領域、前記エミッタ領域、前記ベース領域および前記コレクタ領域の各々の表面上はシリサイド化されており、かつ１対の前記第２ソース／ドレイン領域および前記第２ゲート電極の各々の表面上はシリサイド化されておらず、
前記第二ダミーゲート電極は、前記第１ゲート電極、前記第２ゲート電極、前記第一ダミーゲート電極および前記第二ダミーゲート電極を含む前記半導体基板全体のゲート電極の占有率と、前記第１絶縁ゲート型電界効果トランジスタ近傍に位置する前記第１ゲート電極および前記第二ダミーゲート電極を含むゲート電極の占有率とを近づけるように合わせ込んで設けられている、半導体装置。
【請求項２】
前記第一ダミーゲート電極および前記第二ダミーゲート電極はフローティング電位である、請求項１に記載の半導体装置。
【請求項３】
前記第一ダミーゲート電極は複数設けられ、
前記第一ダミー活性領域は、複数設けられ、
前記第二ダミーゲート電極は、複数設けられ、
前記第一ダミーゲート電極の上面の面積は、前記第二ダミーゲート電極の上面の面積よりも大きい、請求項２に記載の半導体装置。
【請求項４】
前記主表面に形成された第１ウエル領域と、
前記主表面に形成され、前記第１ウエル領域とｐｎ接合する第２ウエル領域と、
前記第１ウエル領域と前記第２ウエル領域との接合部上に位置する前記主表面に位置する分離構造と、
をさらに備え、
複数の前記第一ダミー活性領域および複数の前記第二ダミーゲート電極は、前記分離構造の両側に位置する前記第１ウエル領域および前記第２ウエル領域に形成された、請求項３に記載の半導体装置。
【請求項５】
複数の前記第一ダミー活性領域は、前記主表面のうち、前記第１絶縁ゲート型電界効果トランジスタと隣り合う部分に形成された複数の第二ダミー活性領域と、前記第二ダミー活性領域に対して前記第１絶縁ゲート型電界効果トランジスタと反対側に位置する複数の第三ダミー活性領域とを含み、
複数の前記第二ダミー活性領域は、互いに第一の間隔を空けて配置されており、
複数の前記第三ダミー活性領域は、互いに前記第一の間隔よりも大きな第二の間隔をあけて配置されており、
複数の前記第二ダミーゲート電極は、複数の第三ダミーゲート電極と、複数の第四ダミーゲート電極とを含み、
前記第二ダミー活性領域は前記第三ダミー活性領域よりも平面積が小さく、前記第三ダミーゲート電極は前記第四ダミーゲート電極よりも平面積が小さい、請求項２に記載の半導体装置。
【請求項６】
前記第１絶縁ゲート型電界効果トランジスタは、ロジック回路に設けられ、
前記第２絶縁ゲート型電界効果トランジスタは、基準電圧発生回路に設けられた、請求項１に記載の半導体装置。
【請求項７】
前記第１絶縁ゲート型電界効果トランジスタは、メモリ回路に設けられ、
前記第２絶縁ゲート型電界効果トランジスタは、アナログ−デジタル変換回路、デジタル−アナログ変換回路、電源回路、および信号入出力回路を含む群から少なくとも１つの回路に設けられた、請求項１に記載の半導体装置。
【請求項８】
前記第１素子分離構造は、前記主表面において、前記エミッタ領域の周囲を取り囲むように形成され、前記ベース領域は、前記主表面において、前記第１素子分離構造の周囲を取り囲むように形成され、前記第２素子分離構造は、前記主表面において、前記ベース領域の周囲を取り囲むように形成され、前記コレクタ領域は、前記主表面において、前記第２素子分離構造の周囲を取り囲むように形成され、前記第３素子分離構造は、前記主表面において、前記コレクタ領域の周囲を取り囲むように形成され、
前記第一ダミーゲート電極は複数設けられ、複数の前記第一ダミーゲート電極は、前記第一ダミーゲート電極が設けられた素子分離構造の内周縁部に沿って延びる第五ダミーゲート電極と、前記素子分離構造の外周縁部に沿って延びる第六ダミーゲート電極とを含む、請求項１に記載の半導体装置。
【請求項９】
前記第１素子分離構造は、前記主表面において、前記エミッタ領域の周囲を取り囲むように形成され、前記ベース領域は、前記主表面において、前記第１素子分離構造の周囲を取り囲むように形成され、前記第２素子分離構造は、前記主表面において、前記ベース領域の周囲を取り囲むように形成され、前記コレクタ領域は、前記主表面において、前記第２素子分離構造の周囲を取り囲むように形成され、前記第３素子分離構造は、前記主表面において、前記コレクタ領域の周囲を取り囲むように形成され、
前記第一ダミーゲート電極は、環状に形成された、請求項１に記載の半導体装置。
【請求項１０】
前記第一ダミーゲート電極は、複数設けられた、請求項１に記載の半導体装置。
【請求項１１】
前記主表面に形成されたフローティング電位のダミーバイポーラトランジスタをさらに備え、
前記バイポーラトランジスタは、前記ダミーバイポーラトランジスタと隣り合うように配置された、請求項１に記載の半導体装置。
【請求項１２】
前記第１ゲート電極は、シリコン元素を含む第１シリコン含有膜を含み、
前記第２ゲート電極は、シリコン元素を含む第２シリコン含有膜を含み、
前記第１シリコン含有膜の上面がシリサイド化された、請求項１に記載の半導体装置。
【請求項１３】
前記主表面のうち、前記第１ゲート電極下に形成された第１絶縁膜と、
前記主表面のうち、前記第２ゲート電極下に形成された第２絶縁膜とをさらに備え、
前記第１ゲート電極は、前記第１絶縁膜上に形成された第１金属膜と、前記第１金属膜上に形成され、シリコン元素を含む第１シリコン含有膜とを含み、
前記第２ゲート電極は、前記第２絶縁膜上に形成された第２金属膜と、前記第２金属膜上に形成され、シリコン元素を含む第２シリコン含有膜とを含み、
前記第１シリコン含有膜上がシリサイド化された、請求項１に記載の半導体装置。
【請求項１４】
主表面を有する半導体基板を準備する工程と、
前記主表面に形成された１対の第１ソース／ドレイン領域と、１対の前記第１ソース／ドレイン領域間の前記主表面に形成された第１ゲート電極とを含む第１絶縁ゲート型電界効果トランジスタを形成する工程と、
前記主表面に形成された１対の第２ソース／ドレイン領域と、１対の前記第２ソース／ドレイン領域間の前記主表面に形成された第２ゲート電極とを含む第２絶縁ゲート型電界効果トランジスタを形成する工程と、
前記主表面に形成されたエミッタ領域、前記エミッタ領域とｐｎ接合を構成するように前記主表面に形成されたベース領域、および前記ベース領域に対して前記エミッタ領域と反対側に形成され、前記ベース領域とｐｎ接合を構成するように前記主表面に形成されたコレクタ領域を含むバイポーラトランジスタを形成する工程と、
前記エミッタ領域と前記ベース領域とで構成されるｐｎ接合上の前記主表面に形成された第１素子分離構造を形成する工程と、
前記ベース領域と前記コレクタ領域とで構成されるｐｎ接合上の前記主表面に形成された第２素子分離構造を形成する工程と、
前記主表面のうち、前記コレクタ領域に対して前記第２素子分離構造と反対側に形成された第３素子分離構造を形成する工程と、
前記第１素子分離構造、前記第２素子分離構造および前記第３素子分離構造の少なくとも１つの上面に回路として用いられない第一ダミーゲート電極を形成する工程と、
前記主表面に第一ダミー活性領域を形成する工程と、
前記第一ダミー活性領域上に第二ダミーゲート電極を形成する工程と、
前記第１絶縁ゲート型電界効果トランジスタと、前記第２絶縁ゲート型電界効果トランジスタと、前記バイポーラトランジスタと、前記第一ダミーゲート電極と、前記第二ダミーゲート電極とを覆うようにプロテクション膜を形成する工程と、
前記第１絶縁ゲート型電界効果トランジスタと前記バイポーラトランジスタが露出するように前記プロテクション膜をパターニングする工程と、
前記プロテクション膜から露出する前記第１絶縁ゲート型電界効果トランジスタ、前記バイポーラトランジスタおよびパターニングされた前記プロテクション膜を覆うように金属膜を形成する工程と、
熱処理を前記金属膜に施して、前記第１ソース／ドレイン領域と、前記エミッタ領域と、前記ベース領域と、前記コレクタ領域とにそれぞれシリサイド膜を形成する工程と、
を備え、
前記第二ダミーゲート電極を形成する工程において、前記第１ゲート電極、前記第２ゲート電極、前記第一ダミーゲート電極および前記第二ダミーゲート電極を含む前記半導体基板全体のゲート電極の占有率と、前記第１絶縁ゲート型電界効果トランジスタ近傍に位置する前記第１ゲート電極および前記第二ダミーゲート電極を含むゲート電極の占有率とを近づけるように合わせ込んで前記第二ダミーゲート電極を形成する、半導体装置の製造方法。
【請求項１５】
前記第１絶縁ゲート型電界効果トランジスタは、前記主表面のうち、前記第一ダミー活性領域および前記第二ダミーゲート電極と隣り合う部分に形成される、請求項１４に記載
の半導体装置の製造方法。
【請求項１６】
前記第一ダミー活性領域を形成する工程は、前記第一ダミー活性領域を複数形成し、
前記第二ダミーゲート電極を形成する工程は、前記第二ダミーゲート電極を複数形成し、
前記第二ダミーゲート電極の上面の面積が前記第一ダミーゲート電極の上面の面積よりも小さい、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記主表面に素子分離構造を形成する工程と、
前記主表面のうち、前記素子分離構造と隣り合う部分に第１ウエル領域を形成する工程と、
前記主表面のうち、前記素子分離構造に対して前記第１ウエル領域と反対側に第２ウエル領域を形成する工程と、
をさらに備え、
前記複数の第一ダミー活性領域および複数の前記第二ダミーゲート電極を前記第１ウエル領域および前記第２ウエル領域に形成する、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第一ダミー活性領域を形成する工程は、前記主表面に第１単位ダミー領域を形成する工程と、前記第１単位ダミー領域よりも上面の面積が大きい第２単位ダミー領域を形成する工程とを含み、
前記第二ダミーゲート電極を形成する工程は、前記第１単位ダミー領域上に第１単位ダミー電極を形成する工程と、前記第２単位ダミー領域上に、前記第１単位ダミー電極よりも上面の面積が大きい第２単位ダミー電極を形成する工程とを含み、
前記第１絶縁ゲート型電界効果トランジスタは、前記主表面のうち、前記第２単位ダミー電極よりも前記第１単位ダミー電極に近接する部分に形成される、請求項１６に記載の半導体装置の製造方法。
【請求項１９】
ロジック回路は前記第１絶縁ゲート型電界効果トランジスタを含み、
基準電圧発生回路は前記第２絶縁ゲート型電界効果トランジスタを含む、請求項１４に記載の半導体装置の製造方法。
【請求項２０】
メモリ回路は前記第１絶縁ゲート型電界効果トランジスタを含み、
アナログ−デジタル変換回路と、デジタル−アナログ変換回路と、電源回路と、信号入出力回路とのうちの少なくとも１つを含む周辺回路は前記第２絶縁ゲート型電界効果トランジスタを含む、請求項１４に記載の半導体装置の製造方法。
【請求項２１】
前記第１素子分離構造は、前記主表面において、前記エミッタ領域の周囲を取り囲むように形成され、前記ベース領域は、前記主表面において、前記第１素子分離構造の周囲を取り囲むように形成され、前記第２素子分離構造は、前記主表面において、前記ベース領域の周囲を取り囲むように形成され、前記コレクタ領域は、前記主表面において、前記第２素子分離構造の周囲を取り囲むように形成され、前記第３素子分離構造は、前記主表面において、前記コレクタ領域の周囲を取り囲むように形成され、
前記第一ダミーゲート電極は複数形成され、
前記複数の第一ダミーゲート電極は、前記第一ダミーゲート電極が設けられた素子分離構造の内周縁部に沿って延びる第１単位バイポーラ用ダミー電極と、前記素子分離構造の外周縁部に沿って延びる第２単位バイポーラ用ダミー電極とを含む、
請求項１４に記載の半導体装置の製造方法。
【請求項２２】
前記第１素子分離構造は、前記主表面において、前記エミッタ領域の周囲を取り囲むように形成され、前記ベース領域は、前記主表面において、前記第１素子分離構造の周囲を取り囲むように形成され、前記第２素子分離構造は、前記主表面において、前記ベース領域の周囲を取り囲むように形成され、前記コレクタ領域は、前記主表面において、前記第２素子分離構造の周囲を取り囲むように形成され、前記第３素子分離構造は、前記主表面において、前記コレクタ領域の周囲を取り囲むように形成され、
前記第一ダミーゲート電極は、環状に形成された、請求項１４に記載の半導体装置の製造方法。
【請求項２３】
前記第一ダミーゲート電極は、前記第一ダミーゲート電極が形成された素子分離構造の上面に複数配置されている、請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、１つの半導体チップ上に、必要とされる一連のシステムが集積された半導体装置が提案されている。【０００３】
このような半導体装置においては、半導体基板の主表面には特開平５−２６７５９３号公報に記載されているようなバイポーラトランジスタを含む回路や絶縁ゲート型電界効果トランジスタを含む回路が構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２６７５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
バイポーラトランジスタにおいては、エミッタ領域等とコンタクトとの接触抵抗の低減を図るために、エミッタ領域の上面にシリサイド膜が形成されることがある。絶縁ゲート型電界効果トランジスタにおいても、ゲート電極などの上面にシリサイド膜を形成し、ゲート電極の低抵抗化を図る場合がある。その一方で、組み込まれる回路によっては、配線抵抗を確保するなどの理由から絶縁ゲート型電界効果トランジスタのゲート電極の上面などにあえてシリサイド膜を形成しない場合もある。【０００６】
このように、エミッタ領域などの上面にシリサイド膜が形成されたバイポーラトランジスタと、ゲート電極などの上面にシリサイド膜が形成された絶縁ゲート型電界効果トランジスタと、ゲート電極などの上面にシリサイド膜が形成されていない絶縁ゲート型電界効果トランジスタとを備えた半導体装置を製造する手法として、下記のような方法が考えられる。【０００７】
まず、半導体基板の主表面上にバイポーラトランジスタと、シリサイド膜が形成されていない状態の第１絶縁ゲート型電界効果トランジスタおよび第２絶縁ゲート型電界効果トランジスタとを形成する。その後、バイポーラトランジスタと、第１絶縁ゲート型電界効果トランジスタと、第２絶縁ゲート型電界効果トランジスタとを覆うようにプロテクション膜を形成する。プロテクション膜をパターニングして、バイポーラトランジスタおよび第１絶縁ゲート型電界効果トランジスタをプロテクション膜から露出させる。このときに第２絶縁ゲート型電界効果トランジスタは、プロテクション膜によって覆われている。【０００８】
プロテクション膜をパターニングした後、金属膜をバイポーラトランジスタおよび第１絶縁ゲート型電界効果トランジスタ上に形成し、この金属膜に熱処理を施す。この結果、バイポーラトランジスタのエミッタ領域上や第１絶縁ゲート型電界効果トランジスタのゲート電極上にシリサイド膜が形成される。その一方で、第２絶縁ゲート型電界効果トランジスタは、プロテクション膜によって覆われているため、第２絶縁ゲート型電界効果トランジスタのゲート電極などには、シリサイド膜は形成されない。その後、プロテクション膜およびプロテクション膜上の金属膜が除去される。【０００９】
このような手法によれば、エミッタ領域などの上面にシリサイド膜が形成されたバイポーラトランジスタと、ゲート電極などの上面にシリサイド膜が形成された第１絶縁ゲート型電界効果トランジスタと、シリサイド膜が形成されていない第２絶縁ゲート型電界効果トランジスタとを含む半導体装置を製造することができる。
【００１０】
しかし、上記のような製造方法においては、プロテクション膜を堆積すると、位置によってプロテクション膜の膜厚にばらつきが生じることが発明者等の鋭意努力の結果判明した。【００１１】
具体的には、半導体基板の主表面のうち、バイポーラトランジスタが形成された領域においてはプロテクション膜の膜厚が厚くなり、その一方で、半導体基板の主表面のうち、第１絶縁ゲート型電界効果トランジスタや第２絶縁ゲート型電界効果トランジスタが形成された領域では、プロテクション膜の膜厚は薄くなる。【００１２】
このため、プロテクション膜をパターニングして、バイポーラトランジスタおよび第１絶縁ゲート型電界効果トランジスタを露出させるときに、バイポーラトランジスタ上にプロテクション膜が残留する場合がある。【００１３】
このように、エミッタ領域などの上面上にプロテクション膜が残留した状態でシリサイド工程が行われると、バイポーラトランジスタのエミッタ領域などに形成されるシリサイド膜の膜厚にばらつきが生じ、バイポーラトランジスタにおいて所定の特性を得られない場合がある。
【００１４】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、シリサイド膜が形成されたバイポーラトランジスタおよび第１絶縁ゲート型電界効果トランジスタと、シリサイド膜が形成されていない第２絶縁ゲート型電界効果トランジスタとを備えた半導体装置および半導体装置の製造方法において、バイポーラトランジスタに形成されたシリサイド膜の膜厚の均一化が図られた半導体装置およびその半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、主表面を有する半導体基板と、主表面に形成された１対の第１ソース／ドレイン領域、および１対の第１ソース／ドレイン領域間の主表面に形成された第１ゲート電極を含む第１絶縁ゲート型電界効果トランジスタと、主表面に形成された１対の第２ソース／ドレイン領域、および１対の第２ソース／ドレイン領域間の主表面に形成された第２ゲート電極を含む第２絶縁ゲート型電界効果トランジスタとを備える。半導体装置は、主表面に形成されたエミッタ領域、エミッタ領域とｐｎ接合を構成するように主表面に形成されたベース領域、およびベース領域に対してエミッタ領域と反対側に形成され、ベース領域とｐｎ接合を構成するように主表面に形成されたコレクタ領域を含むバイポーラトランジスタを備える。半導体装置は、エミッタ領域とベース領域とで構成されるｐｎ接合上の主表面に形成された第１素子分離構造と、ベース領域とコレクタ領域とで構成されるｐｎ接合上の主表面に形成された第２素子分離構造と、主表面のうち、コレクタ領域に対して第２素子分離構造と反対側に形成された第３素子分離構造とを備える。半導体装置は、第１素子分離構造、第２素子分離構造および第３素子分離構造の少なくとも１つの素子分離構造上に形成された回路として用いられない第一ダミーゲート電極と、主表面のうち、第１絶縁ゲート型電界効果トランジスタの周囲に位置する部分に形成された第一ダミー活性領域と、第一ダミー活性領域上に形成された第二ダミーゲート電極とを備える。上記１対の第１ソース／ドレイン領域、エミッタ領域、ベース領域およびコレクタ領域の各々の表面上はシリサイド化されており、かつ１対の第２ソース／ドレイン領域および第２ゲート電極の各々の表面上はシリサイド化されていない。上記第二ダミーゲート電極は、前記第１ゲート電極、前記第２ゲート電極、第一ダミーゲート電極および第二ダミーゲート電極を含む半導体基板全体のゲート電極の占有率と、第１絶縁ゲート型電界効果トランジスタ近傍における第１ゲート電極および第二ダミーゲート電極を含むゲート電極占有率とを近づけるように合わせ込んで設けられている。
【００１６】
本発明に係る半導体装置の製造方法は、主表面を有する半導体基板を準備する工程と、主表面に形成された１対の第１ソース／ドレイン領域と、１対の第１ソース／ドレイン領域間の主表面に形成された第１ゲート電極とを含む第１絶縁ゲート型電界効果トランジスタを形成する工程と、主表面に形成された１対の第２ソース／ドレイン領域と、１対の第２ソース／ドレイン領域間の主表面に形成された第２ゲート電極とを含む第２絶縁ゲート型電界効果トランジスタを形成する工程を備える。半導体装置の製造方法は、主表面に形成されたエミッタ領域、エミッタ領域とｐｎ接合を構成するように主表面に形成されたベース領域、およびベース領域に対してエミッタ領域と反対側に形成され、ベース領域とｐｎ接合を構成するように主表面に形成されたコレクタ領域を含むバイポーラトランジスタを形成する工程を備える。半導体装置の製造方法は、エミッタ領域とベース領域とで構成されるｐｎ接合上の主表面に形成された第１素子分離構造を形成する工程と、ベース領域とコレクタ領域とで構成されるｐｎ接合上の主表面に形成された第２素子分離構造を形成する工程と、主表面のうち、コレクタ領域に対して第２素子分離構造と反対側に形成された第３素子分離構造を形成する工程とを備える。半導体装置の製造方法は、第１素子分離構造、第２素子分離構造および第３素子分離構造の少なくとも１つの上面に回路として用いられない第一ダミーゲート電極を形成する工程と、主表面に第一ダミー活性領域を形成する工程と、第一ダミー活性領域上に第二ダミーゲート電極を形成する工程とを備える。半導体装置の製造方法は、第１絶縁ゲート型電界効果トランジスタと、第２絶縁ゲート型電界効果トランジスタと、バイポーラトランジスタと、第一ダミーゲート電極と、第二ダミーゲート電極とを覆うようにプロテクション膜を形成する工程を備える。半導体装置の製造方法は、第１絶縁ゲート型電界効果トランジスタとバイポーラトランジスタが露出するようにプロテクション膜をパターニングする工程と、プロテクション膜から露出する第１絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタおよびパターニングされた前記プロテクション膜を覆うように金属膜を形成する工程とを備える。半導体装置の製造方法は、熱処理を金属膜に施して、第１ソース／ドレイン領域と、エミッタ領域と、ベース領域と、コレクタ領域とにそれぞれシリサイド膜を形成する工程を備える。第二ダミーゲート電極を形成する工程において、第１ゲート電極、第２ゲート電極、第一ダミーゲート電極および第二ダミーゲート電極を含む半導体基板全体のゲート電極の占有率と、第１絶縁ゲート型電界効果トランジスタ近傍に位置する第１ゲート電極および第二ダミーゲート電極を含むゲート電極の占有率とを近づけるように合わせ込んで、第二ダミーゲート電極を形成する。
【図面の簡単な説明】
【００１７】
【図１】本実施の形態１に係る半導体装置１を示すブロック図である。
【図２】半導体装置１の静電保護回路が示される図である。
【図３】基準電圧発生回路２８の回路図である。
【図４】図３に示すＰＮ接合ＰＮＰバイポーラトランジスタ３８の平面図である。
【図５】単位バイポーラトランジスタＵＢの平面図である。
【図６】単位バイポーラトランジスタＵＢの一部を拡大視した平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線における断面図である。
【図８】図７の一部を拡大視した断面図であり、エミッタ領域ＥＲおよびその周囲の構造を示す断面図である。
【図９】図１に示すＲＡＭ３を示す平面図である。
【図１０】ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２の断面図である。
【図１１】図９および図１０に示すＸＩ−ＸＩ線における断面図であり、ゲート電極ＧＥ１などを示す断面図である。
【図１２】図１に示す入出力回路９に設けられたＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４を示す断面図である。
【図１３】上記図７に対応する位置における断面図であり、半導体装置１の製造工程の第１工程を示す断面図である。
【図１４】上記図１０に対応する位置における断面であり、半導体装置１の製造工程の第１工程を示す断面図である。
【図１５】上記図１１に対応する位置における断面であり、半導体装置１の製造工程の第１工程を示す断面図である。
【図１６】上記図１２に対応する位置における断面図であり、半導体装置１の製造工程の第１工程を示す断面図である。
【図１７】図１３に示す製造工程の次の製造工程を示す断面図である。
【図１８】図１４に示す製造工程の次の製造工程を示す断面図である。
【図１９】図１５に示す製造工程の次の製造工程を示す断面図である。
【図２０】図１６に示す製造工程の次の製造工程を示す断面図である。
【図２１】図１７に示す製造工程の次の製造工程を示す断面図である。
【図２２】図２１に示す製造工程の次の製造工程を示す断面図である。
【図２３】図２２に示す製造工程の次の製造工程を示す断面図である。
【図２４】図２２に示す製造工程の次の製造工程を示す断面図である。
【図２５】図２２に示す製造工程の次の製造工程を示す断面図である。
【図２６】図２２に示す製造工程の次の製造工程を示す断面図である。
【図２７】図２３に示す製造工程の次の製造工程を示す断面図である。
【図２８】図２４に示す製造工程の次の製造工程を示す断面図である。
【図２９】図２５に示す製造工程の次の製造工程を示す断面図である。
【図３０】図２６に示す製造工程の次の製造工程を示す断面図である。
【図３１】図２７に示す製造工程の次の製造工程を示す断面図である。
【図３２】図２８に示す製造工程の次の製造工程を示す断面図である。
【図３３】図２９に示す製造工程の次の製造工程を示す断面図である。
【図３４】図３０に示す製造工程の次の製造工程を示す断面図である。
【図３５】図３１に示す製造工程の次の製造工程を示す断面図である。
【図３６】図３２に示す製造工程の次の製造工程を示す断面図である。
【図３７】図３３に示す製造工程の次の製造工程を示す断面図である。
【図３８】図３４に示す製造工程の次の製造工程を示す断面図である。
【図３９】図３５に示す製造工程の次の製造工程を示す断面図である。
【図４０】図３６に示す製造工程の次の製造工程を示す断面図である。
【図４１】図３７に示す製造工程の次の製造工程を示す断面図である。
【図４２】図３８に示す製造工程の次の製造工程を示す断面図である。
【図４３】図３９に示す製造工程の次の製造工程を示す断面図である。
【図４４】図４０に示す製造工程の次の製造工程を示す断面図である。
【図４５】図４１に示す製造工程の次の製造工程を示す断面図である。
【図４６】図４２に示す製造工程の次の製造工程を示す断面図である。
【図４７】図４３に示す製造工程の次の製造工程を示す断面図である。
【図４８】図４４に示す製造工程の次の製造工程を示す断面図である。
【図４９】図４５に示す製造工程の次の製造工程を示す断面図である。
【図５０】図４６に示す製造工程の次の製造工程を示す断面図である。
【図５１】図４７に示す製造工程の次の製造工程を示す断面図である。
【図５２】図４８に示す製造工程の次の製造工程を示す断面図である。
【図５３】図４９に示す製造工程の次の製造工程を示す断面図である。
【図５４】図５０に示す製造工程の次の製造工程を示す断面図である。
【図５５】図５１に示す製造工程の次の製造工程を示す断面図である。
【図５６】図５２に示す製造工程の次の製造工程を示す断面図である。
【図５７】図５３に示す製造工程の次の製造工程を示す断面図である。
【図５８】図５４に示す製造工程の次の製造工程を示す断面図である。
【図５９】図５５に示す製造工程の次の製造工程を示す断面図である。
【図６０】図５６に示す製造工程の次の製造工程を示す断面図である。
【図６１】図５７に示す製造工程の次の製造工程を示す断面図である。
【図６２】図５８に示す製造工程の次の製造工程を示す断面図である。
【図６３】図５９に示す製造工程の次の製造工程を示す断面図である。
【図６４】図６０に示す製造工程の次の製造工程を示す断面図である。
【図６５】図６１に示す製造工程の次の製造工程を示す断面図である。
【図６６】図６２に示す製造工程の次の製造工程を示す断面図である。
【図６７】図６３に示す製造工程の次の製造工程を示す断面図である。
【図６８】図６４に示す製造工程の次の製造工程を示す断面図である。
【図６９】図６５に示す製造工程の次の製造工程を示す断面図である。
【図７０】図６６に示す製造工程の次の製造工程を示す断面図である。
【図７１】図６７に示す製造工程の次の製造工程を示す断面図である。
【図７２】図６８に示す製造工程の次の製造工程を示す断面図である。
【図７３】図６９に示す製造工程の次の製造工程を示す断面図である。
【図７４】図７０に示す製造工程の次の製造工程を示す断面図である。
【図７５】比較例としての製造方法を示し、単位バイポーラトランジスタが形成される領域を示す断面図である。
【図７６】比較例としての製造方法を示し、ＭＯＳトランジスタＴＲ１，ＭＯＳトランジスタＴＲ２が形成される領域を示す断面図である。
【図７７】比較例としての製造方法を示し、単位バイポーラトランジスタが形成される領域を示す断面図である。
【図７８】比較例としての製造方法を示し、図７６に示す製造工程後の製造工程を示す断面図である。
【図７９】比較例としての製造方法を示し、図７７に示す製造工程後の製造工程を示す断面図である。
【図８０】比較例としての製造方法を示し、図７８に示す製造工程後の製造工程を示す断面図である。
【図８１】比較例としての製造方法を示し、図７９に示す製造工程後の製造工程を示す断面図である。
【図８２】比較例としての製造方法を示し、図８０に示す製造工程後の製造工程を示す断面図である。
【図８３】比較例としての製造方法を示し、図８１に示す製造工程後の製造工程を示す断面図である。
【図８４】比較例としての製造方法を示し、図８２に示す製造工程後の製造工程を示す断面図である。
【図８５】比較例としての製造方法を示し、図８３に示す製造工程後の製造工程を示す断面図である。
【図８６】比較例としての製造方法を示し、図８４に示す製造工程後の製造工程を示す断面図である。
【図８７】比較例としての製造方法を示し、図８５に示す製造工程後の製造工程を示す断面図である。
【図８８】比較例としての製造方法を示し、図８６に示す製造工程後の製造工程を示す断面図である。
【図８９】比較例としての製造方法を示し、図８７に示す製造工程後の製造工程を示す断面図である。
【図９０】比較例の製造方法で製作した半導体装置において、単位バイポーラトランジスタＵＢのエミッタ領域ＥＲを示すＳＥＭ（scanning  electron  microscope  sem）写真である。
【図９１】中央部に位置する単位バイポーラトランジスタを単位バイポーラトランジスタＵＢ２として利用した場合の平面図である。
【図９２】本実施の形態２に係る半導体装置１に設けられた単位バイポーラトランジスタＵＢの平面図である。
【図９３】図９２のＸＣＩＩＩ−ＸＣＩＩＩ線における断面図である。
【図９４】ＭＯＳトランジスタＴＲ１，ＴＲ２を示す断面図である。
【図９５】ＭＯＳトランジスタＴＲ３，ＴＲ４を示す断面図である。
【図９６】バイポーラ用ダミー電極ＢＤの第１変形例を示す平面図である。
【図９７】バイポーラ用ダミー電極ＢＤの第２変形例を示す平面図である。
【図９８】本実施の形態３に係る半導体装置１の単位バイポーラトランジスタＵＢの断面図である。
【図９９】ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２を示す断面図である。
【図１００】ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４を示す断面図である。
【図１０１】単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２を示す断面図である。
【図１０２】ＭＯＳトランジスタを示す断面図である。
【図１０３】ＭＯＳトランジスタを示す断面図である。
【図１０４】実施の形態３に係る半導体装置１の製造工程を示す断面図であり、単位バイポーラトランジスタが形成される部分の断面図である。
【図１０５】実施の形態３に係る半導体装置１の製造工程を示す断面図であり、ＭＯＳトランジスタが形成される部分の断面図である。
【図１０６】実施の形態３に係る半導体装置１の製造工程を示す断面図であり、ＭＯＳトランジスタが形成される部分の断面図である。
【図１０７】図１０４に示す製造工程後の製造工程を示す断面図である。
【図１０８】図１０５に示す製造工程後の製造工程を示す断面図である。
【図１０９】図１０６に示す製造工程後の製造工程を示す断面図である。
【図１１０】図１０７に示す製造工程後の製造工程を示す断面図である。
【図１１１】図１０８に示す製造工程後の製造工程を示す断面図である。
【図１１２】図１０９に示す製造工程後の製造工程を示す断面図である。
【図１１３】図１１０に示す製造工程後の製造工程を示す断面図である。
【図１１４】図１１１に示す製造工程後の製造工程を示す断面図である。
【図１１５】図１１２に示す製造工程後の製造工程を示す断面図である。
【図１１６】図１１３に示す製造工程後の製造工程を示す断面図である。
【図１１７】図１１４に示す製造工程後の製造工程を示す断面図である。
【図１１８】図１１５に示す製造工程後の製造工程を示す断面図である。
【図１１９】図１１６に示す製造工程後の製造工程を示す断面図である。
【図１２０】図１１７に示す製造工程後の製造工程を示す断面図である。
【図１２１】図１１８に示す製造工程後の製造工程を示す断面図である。
【図１２２】図１１９に示す製造工程後の製造工程を示す断面図である。
【図１２３】図１２０に示す製造工程後の製造工程を示す断面図である。
【図１２４】図１２１に示す製造工程後の製造工程を示す断面図である。
【図１２５】図１２２に示す製造工程後の製造工程を示す断面図である。
【図１２６】図１２３に示す製造工程後の製造工程を示す断面図である。
【図１２７】図１２４に示す製造工程後の製造工程を示す断面図である。
【図１２８】図１２５に示す製造工程後の製造工程を示す断面図である。
【図１２９】図１２６に示す製造工程後の製造工程を示す断面図である。
【図１３０】図１２７に示す製造工程後の製造工程を示す断面図である。
【図１３１】図１２８に示す製造工程後の製造工程を示す断面図である。
【図１３２】図１２９に示す製造工程後の製造工程を示す断面図である。
【図１３３】図１３０に示す製造工程後の製造工程を示す断面図である。
【図１３４】図１３１に示す製造工程後の製造工程を示す断面図である。
【図１３５】図１３２に示す製造工程後の製造工程を示す断面図である。
【図１３６】図１３３に示す製造工程後の製造工程を示す断面図である。
【図１３７】本実施の形態３に係る半導体装置に設けられた単位バイポーラトランジスタＵＢの断面図である。
【図１３８】ＭＯＳトランジスタＴＲ１，ＴＲ２を示す断面図である。
【図１３９】ＭＯＳトランジスタＴＲ３，ＴＲ４を示す断面図である。
【図１４０】ｎ型ＭＯＳトランジスタＴＲ２を示す断面図である。
【図１４１】単位バイポーラトランジスタＵＢの変形例を示す断面斜視図である。
【図１４２】バイポーラ用ダミー電極が形成されていない単位バイポーラトランジスタが形成された比較用素子ＴＥＧ１を模式的に示す平面図である。
【図１４３】バイポーラ用ダミー電極が形成されていない単位バイポーラトランジスタが形成された比較用素子ＴＥＧ２を模式的に示す平面図である。
【図１４４】バイポーラ用ダミー電極が形成されていない単位バイポーラトランジスタが形成された比較用素子ＴＥＧ３を模式的に示す平面図である。
【図１４５】バイポーラ用ダミー電極が形成されていないバイポーラトランジスタを模式的に示す平面図である。
【図１４６】バイポーラ用ダミー電極が形成された単位バイポーラトランジスタが形成された発明素子ＴＥＧ５を模式的に示す平面図である。
【図１４７】バイポーラ用ダミー電極が形成された単位バイポーラトランジスタが形成された発明素子ＴＥＧ６を模式的に示す平面図である。
【図１４８】バイポーラ用ダミー電極が形成された単位バイポーラトランジスタが形成された発明素子ＴＥＧ７を模式的に示す平面図である。
【図１４９】バイポーラ用ダミー電極が形成された単位バイポーラトランジスタが形成された発明素子ＴＥＧ８を模式的に示す平面図である。
【図１５０】比較用素子ＴＥＧ１の単位バイポーラトランジスタＵＢ１と、比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２とのＶｂｅ（ベース−エミッタ間電圧）の相関関係を示すグラフである。
【図１５１】単位バイポーラトランジスタＵＢ２と、単位バイポーラトランジスタＵＢ３，ＵＢ４とのＶｂｅの相関関係を示すグラフである。
【図１５２】単位バイポーラトランジスタＵＢ５と、単位バイポーラトランジスタＵＢ６とのエミッタ−コレクタ間電圧の相関関係を示すグラフである。
【図１５３】発明素子ＴＥＧ６と、発明素子ＴＥＧ７，ＴＥＧ８とのエミッタ−コレクタ間電圧との相関関係を示すグラフである。
【図１５４】比較用素子ＴＥＧ１の単位バイポーラトランジスタＵＢ１と、比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２とのエミッタ−コレクタ間電圧を比較した結果を示すグラフである。
【図１５５】比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２と、比較用素子ＴＥＧ３、ＴＥＧ４の単位バイポーラトランジスタＵＢ３，ＵＢ４とを比較した結果を示すグラフである。
【図１５６】発明素子ＴＥＧ５の単位バイポーラトランジスタＵＢ５と、発明素子ＴＥＧ６，ＴＥＧ７のエミッタ−コレクタ間電圧を示すグラフである。
【図１５７】発明素子ＴＥＧ６の単位バイポーラトランジスタＵＢ６と、発明素子ＴＥＧ７，ＴＥＧ８の単位バイポーラトランジスタＵＢ７，ＵＢ８のエミッタ−コレクタ間電圧を示すグラフである。
【図１５８】図９０に示すＳＥＭ写真を模式的に示す模式図である。
【発明を実施するための形態】
【００１８】
図１から図１５８を用いて、本発明に係る実施の形態について説明する。なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。
【００１９】
（実施の形態１）
図１は、本実施の形態１に係る半導体装置１を示すブロック図である。半導体装置１は、特に制限されないが、単結晶シリコンなどの１個の半導体基板若しくは半導体チップにＣＭＯＳなどの半導体集積回路製造技術によって形成される。
【００２０】
半導体装置１は、ＣＰＵ（Central  Processing  Unit）２と、ＲＡＭ（Random  Access  Memory）３と、タイマ４と、フラッシュメモリ５と、クロック生成回路６と、マスクＲＯＭ（Read  Only  Memory）７と、システムコントロールロジック８と、入出力回路９と、データバス１０と、アドレスバス１１と、周辺回路ユニット１２と、電源回路３４とを有する。
【００２１】
マスクＲＯＭ７はＣＰＵ２の動作プログラムおよびデータを格納するのに利用される。ＲＡＭ３はＣＰＵ２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（Static  Random  Access  Memory）若しくはＤＲＡＭ（Dynamic  Random  Access  Memory）などから構成されている。
【００２２】
ＣＰＵ２は、マスクＲＯＭ７から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。
【００２３】
周辺回路ユニット１２は、Ａ−Ｄ変換器１３、Ｄ−Ａ変換器１４、およびパワーオンリセット回路１５等を有する。
【００２４】
入出力回路９はデータの入出力と外部割り込み信号の入力等に利用される。入出力回路９はデータバス１０に結合され、データバス１０にはＣＰＵ２、ＲＡＭ３、タイマ４、フラッシュメモリ５、および周辺回路ユニット１２等が接続される。半導体装置１においてＣＰＵ２がバスマスタモジュールである。ＣＰＵ２は、ＲＡＭ３、タイマ４、フラッシュメモリ５、マスクＲＯＭ７および周辺回路ユニット１２に接続されるアドレスバス１１にアドレス信号を出力する。システムコントロールロジック８は半導体装置１の動作モードの制御および割り込み制御を行う。半導体装置１はリセット動作が指示されると、内部が初期化され、ＣＰＵ２はフラッシュメモリ５のプログラムの先頭番地から命令実行を開始する。クロック生成回路６は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。半導体装置１は内部クロック信号ＣＫに同期動作される。
【００２５】
フラッシュメモリ５は、記憶情報を電気的に消去処理および書込み可能にされる。フラッシュメモリ５に代えてＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）あるいは高誘電体メモリなどの不揮発性メモリを採用してもよい。入出力回路９は出力バッファ１７および制御回路１８を有する。制御回路１８に設けられた基準電圧発生回路１６で生成される基準電圧Ｖｒｅｆは、例えば、Ａ−Ｄ変換器１３、Ｄ−Ａ変換器１４に供給されて変換の基準電圧に利用され、パワーオンリセット回路１５に供給されてパワーオン電圧検出基準にされ、また、フラッシュメモリ５に供給されて消去・書き込み用高電圧を生成するチャージポンプ回路の昇圧制御電圧にも利用される。
【００２６】
図２は、半導体装置１の静電保護回路を示す。半導体装置１は、内部論理回路１９と、外部端子２０と、内部論理回路１９からの信号を受けて外部端子に出力可能な出力バッファ２１と、図１に示す電源回路３４の出力電圧ＶＣＣが印加される電源端子５９とを含む。さらに、半導体装置１は、外部端子２０と電源端子５９の間に逆方向接続で配置されるＰＮ接合型の第１の静電保護素子としての静電保護ダイオード２２と、電源端子５９の電位上昇に応答して少なくとも所定時間出力バッファ２１を高出力インピーダンス状態に制御する制御回路１８とを備える。出力バッファ２１はｐチャンネル型ＭＯＳトランジスタ２３とｎチャンネル型ＭＯＳトランジスタ２４を直列形態で有する。
【００２７】
外部端子２０に正極性の静電サージが印加されると、サージ電流が静電保護ダイオード２２を通って電源ライン２５に流れる。回路の接地端子ＶＳＳに接続するグランドライン２６と電源ライン２５との間には電源間クランプ回路２７が介在される。電源間クランプ回路（電源間保護素子）２７は例えばソースとゲートが接続された所謂ダイオード接続形態のｎチャンネル型ＭＯＳトランジスタによって構成される。電源ライン２５に流れたサージ電流は電源間クランプ回路２７をブレークダウンさせ、回路の接地端子ＶＳＳに向けて吸収される。図の破線矢印は正極性の静電サージによるサージ電流の放電パスを意味する。外部端子２０と回路の接地端子ＶＳＳとの間には逆方向接続で配置されるＰＮ接合型の第２の静電保護素子としての静電保護ダイオード４７が設けられ、負極性サージにも効果的に対処できるようになっている。
【００２８】
制御回路１８は、電源端子５９からの電圧を受けて基準電圧Ｖｒｅｆを生成する基準電圧発生回路２８と、規定の基準電圧Ｖｒｅｆの生成に応答してイネーブルにされる制御信号２９のイネーブルレベルへの変化をトリガとして電源端子５９の電圧を受けて充電動作を行う充電回路３０とを含む。さらに、制御回路１８は、充電回路３０による充電電圧Ｖｃｈｇが目的レベル例えば基準電圧Ｖｒｅｆに到達するのを検出するコンパレータ３１と、コンパレータ３１による一致検出まで出力バッファ２１を高出力インピーダンス状態に制御するバッファ制御論理回路３２とを有する。
【００２９】
制御信号２９のイネーブルレベルはローレベルである。バッファ制御論理回路３２はコンパレータ３１の出力信号３３を受けて反転するインバータ（図示せず）と、インバータの出力を反転入力する２入力型ナンドゲート（図示せず）と、およびインバータの出力を入力する２入力型ノアゲートとを含む。ナンドゲートとノアゲートの夫々の他方の入力端子には内部論理回路１９から出力される出力制御信号が供給される。この出力制御信号は内部論理回路１９の論理動作において出力すべきデータの論理値に応じた論理値の信号とされる。
【００３０】
図３は、基準電圧発生回路２８の回路図である。同図に示される基準電圧発生回路は、電源端子４４側に配置されたｐチャンネル型の電流源ＭＯＳトランジスタ３５，３６，３７と、回路の接地端子４８側に配置されたＰＮ接合型負荷素子としてＰＮ接合ＰＮＰバイポーラトランジスタ３８，３９，４０とを含む。電流源ＭＯＳトランジスタ３５，３６，３７は、所定の電流値比の電流源として機能する。ＰＮ接合ＰＮＰバイポーラトランジスタ３８，３９，４０は所定の面積比のＰＮ接合型負荷素子として機能する。ＰＮ接合ＰＮＰバイポーラトランジスタ３８と、ＰＮ接合ＰＮＰバイポーラトランジスタ３９との面積比は、Ｍ（１以上の正の数）：Ｎ（１以上の正の数であり、Ｍよりも大きな数である。）となるように設定される。電流源ＭＯＳトランジスタ３６を通る電流径路には抵抗４１が配置され、電流源ＭＯＳトランジスタ３７を通る電流径路には抵抗４３，４２が配置される。抵抗４３はＰＮ接合ＰＮＰバイポーラトランジスタ４０に直列され、抵抗４２は抵抗４３およびＰＮ接合ＰＮＰバイポーラトランジスタ４０の直列径路に並列される。電源端子４４には電源電圧ＶＣＣが供給され、接地端子４８には回路の接地電圧が供給される。
【００３１】
電流源ＭＯＳトランジスタ３５はＰＮ接合ＰＮＰバイポーラトランジスタ３８を負荷回路として第１の電圧Ｖ１を発生する。電流源ＭＯＳトランジスタ３６はＰＮ接合ＰＮＰバイポーラトランジスタ３９と抵抗４１が直列に接続された第１の直列接続回路を負荷回路として第２の電圧Ｖ２を発生する。比較回路４６は、第１の電圧と第２の電圧を比較して制御電圧Ｖｃを生成し、第１の電圧Ｖ１と第２の電圧Ｖ２を同一にするように電流源ＭＯＳトランジスタ３５，３６，３７を共通に制御する。比較回路４６は差動アンプによって構成される。出力端子４５には電流源ＭＯＳトランジスタ３７のドレイン電圧が出力電圧として出力され、この電圧が基準電圧として利用される。
【００３２】
図４は、図３に示すＰＮ接合ＰＮＰバイポーラトランジスタ３８およびＰＮ接合ＰＮＰバイポーラトランジスタ３９の平面図である。このように、ＰＮ接合ＰＮＰバイポーラトランジスタ３８およびＰＮ接合ＰＮＰバイポーラトランジスタ３９は、半導体基板ＳＳの主表面上にアレイ状に配列した複数の単位バイポーラトランジスタＵＢを含む。
【００３３】
なお、この図４に示す例においては、行方向に７つの単位バイポーラトランジスタＵＢが配列し、列方向に７つの単位バイポーラトランジスタＵＢが配列している。アレイ状に配列する単位バイポーラトランジスタＵＢのうち中央部に位置するものは、ダミー単位バイポーラトランジスタＤＵＢであり、このダミー単位バイポーラトランジスタＤＵＢには、配線などが接続されておらず、電気的にフローティングの状態である。更にこのダミー単位バイポーラトランジスタＤＵＢは回路として用いるものではない。また、このダミー単位バイポーラトランジスタＤＵＢが電気的にフローティングでなく、何らかの電位に固定されていてもよいが、回路としては用いられないものである。
【００３４】
この図４に示す例においては、ダミー単位バイポーラトランジスタＤＵＢの周りを取り囲む８つの単位バイポーラトランジスタＵＢ１がＰＮ接合ＰＮＰバイポーラトランジスタ３８を形成する。なお、図４においては、説明の便宜上、単位バイポーラトランジスタＵＢ１には、ハッチングを入れている。ＰＮ接合ＰＮＰバイポーラトランジスタ３８より外側に設けられた４０個の単位バイポーラトランジスタＵＢ２がＰＮ接合ＰＮＰバイポーラトランジスタ３９を形成する。このように、ＰＮ接合ＰＮＰバイポーラトランジスタ３８を形成する複数の単位バイポーラトランジスタＵＢ１およびＰＮ接合ＰＮＰバイポーラトランジスタ３９を構成する複数の単位バイポーラトランジスタＵＢ２は、いずれも、ダミー単位バイポーラトランジスタＤＵＢが中心となるように配置されており、ＰＮ接合ＰＮＰバイポーラトランジスタ３８の重心と、ＰＮ接合ＰＮＰバイポーラトランジスタ３９の重心とは、いずれも、一致している。なお、ＰＮ接合ＰＮＰバイポーラトランジスタ３８，３９のように、複数の素子の各重心が一致するような配置は、コモンセントロイド配置と呼ばれている。このように、ＰＮ接合ＰＮＰバイポーラトランジスタ３８およびＰＮ接合ＰＮＰバイポーラトランジスタ３９をコモンセントロイド配置することで奏せられる効果については、後述する。
【００３５】
図５は、単位バイポーラトランジスタＵＢの平面図である。単位バイポーラトランジスタＵＢは、半導体基板ＳＳの主表面に形成されたエミッタ領域ＥＲと、ベース領域ＢＲと、コレクタ領域ＣＲとを含む。
【００３６】
エミッタ領域ＥＲと、ベース領域ＢＲの間には、分離絶縁膜ＩＦ１が形成されており、ベース領域ＢＲとコレクタ領域ＣＲとの間には、ＳＴＩ構造の分離絶縁膜ＩＦ２が形成されている。コレクタ領域ＣＲの外周には、分離絶縁膜ＩＦ３が形成されている。分離絶縁膜ＩＦ１は、半導体基板ＳＳの主表面のうち、エミッタ領域ＥＲとベース領域ＢＲとのｐｎ接合上に位置しており、分離絶縁膜ＩＦ２は、半導体基板ＳＳの主表面のうち、ベース領域ＢＲとコレクタ領域ＣＲとのｐｎ接合部上に位置している。
【００３７】
なお、分離絶縁膜ＩＦ１は、半導体基板ＳＳの主表面において、エミッタ領域ＥＲの周囲を取り囲むように形成されており、ベース領域ＢＲは、主表面において、分離絶縁膜ＩＦ１の周囲を取り囲むように形成されている。分離絶縁膜ＩＦ２は、主表面において、ベース領域ＢＲの周囲を取り囲むように形成されている。コレクタ領域ＣＲは、主表面において、分離絶縁膜ＩＦ２の周囲を取り囲むように形成されている。分離絶縁膜ＩＦ３は、主表面においてコレクタ領域ＣＲの周囲を取り囲むように形成されている。
図６は、単位バイポーラトランジスタＵＢの一部を拡大視した平面図である。この図６に示すように、分離絶縁膜ＩＦ１、分離絶縁膜ＩＦ２および分離絶縁膜ＩＦ３の上面には、バイポーラ用ダミー電極ＢＤが形成されている。バイポーラ用ダミー電極ＢＤは、ダミーゲート電極であり、後述するＭＯＳトランジスタＴＲ１などのゲート電極と同一の積層構造となっている。
【００３８】
バイポーラ用ダミー電極ＢＤは、複数の単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２，ＵＤ３，ＵＤ４，ＵＤ５，ＵＤ６を含む。具体的には、分離絶縁膜ＩＦ１の上面には、複数の単位バイポーラ用ダミー電極ＵＤ１および複数の単位バイポーラ用ダミー電極ＵＤ２が形成されている。
【００３９】
複数の単位バイポーラ用ダミー電極ＵＤ１が、分離絶縁膜ＩＦ１の内周縁部に沿って、互いに間隔をあけて設けられている。複数の単位バイポーラ用ダミー電極ＵＤ２が分離絶縁膜ＩＦ１の外周縁部に沿って間隔をあけて設けられている。
【００４０】
分離絶縁膜ＩＦ２の上面には、複数の単位バイポーラ用ダミー電極ＵＤ３と、複数の単位バイポーラ用ダミー電極ＵＤ４とが形成されている。複数の単位バイポーラ用ダミー電極ＵＤ３が分離絶縁膜ＩＦ２の内周縁部に沿って、互いに間隔をあけて形成されており、複数の単位バイポーラ用ダミー電極ＵＤ４が分離絶縁膜ＩＦ２の外周縁部に沿って互いに間隔をあけて形成されている。
【００４１】
分離絶縁膜ＩＦ３の上面には、分離絶縁膜ＩＦ３の内周縁部に沿って複数の単位バイポーラ用ダミー電極ＵＤ５が互いに間隔をあけて形成されている。単位バイポーラ用ダミー電極ＵＤ５の外側に複数の単位バイポーラ用ダミー電極ＵＤ６が間隔をあけて形成されている。
【００４２】
なお、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６は、いずれも、同一形状に形成されており、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６を上方から平面視すると、いずれも、長方形形状となるように形成されている。単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６の長辺部分の長さは、１．０μｍ程度とされており、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６の幅は、０．１μｍ程度とされている。
【００４３】
そして、分離絶縁膜の延在方向における単位バイポーラ用ダミー電極ＵＤ１同士の間隔は、たとえば、１μｍ程度とされている。同様に、他の単位バイポーラ用ダミー電極においても、隣り合う単位バイポーラ用ダミー電極同士の間隔は、１μｍ程度とされている。
【００４４】
なお、エミッタ領域ＥＲの外周縁部と、単位バイポーラ用ダミー電極ＵＤ１との間の距離は、たとえば、０．１５μｍ程度とされている。同様に、ベース領域ＢＲの内周縁部と単位バイポーラ用ダミー電極ＵＤ２との間の距離、ベース領域ＢＲの外周縁部と単位バイポーラ用ダミー電極ＵＤ３との間の距離、およびコレクタ領域ＣＲの内周縁部と単位バイポーラ用ダミー電極ＵＤ４との間の距離も、０．１５μｍ程度とされている。
【００４５】
同様に、コレクタ領域ＣＲの外周縁部と単位バイポーラ用ダミー電極ＵＤ５との間の距離も、０．１５μｍ程度とされている。このように配置された単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６は、他の素子などから電気的に独立しており、電気的にフローティングな状態となっている。単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６は回路として用いるものではない。また、この単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６は電気的にフローティングでなく、何らかの電位に固定されていてもよいが、回路としては用いられないものである。
【００４６】
単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６の下面側およびその周囲にはダミー活性領域は設けられていない。これはダミー活性領域によって単位バイポーラトランジスタＵＢの特性が変動してしまうからである。ここでのダミー活性領域とは、回路として用いられない活性領域である。
【００４７】
なお、ベース領域ＢＲおよびコレクタ領域ＣＲの幅の長さは、１μｍ程度とされており、分離絶縁膜ＩＦ１〜ＩＦ３の幅も１μｍ程度とされている。
【００４８】
図７は、図６のＶＩＩ−ＶＩＩ線における断面図である。この図７に示すように、半導体基板ＳＳには、ＮウエルＮＷ１およびＰウエルＰＷ１とが形成されている。ＰウエルＰＷ１は、ＮウエルＮＷ１の周囲を取り囲むように形成されている。
【００４９】
ＮウエルＮＷ１の上面には、分離絶縁膜ＩＦ１、エミッタ領域ＥＲ、ベース領域ＢＲおよび分離絶縁膜ＩＦ２の一部が形成されている。
【００５０】
エミッタ領域ＥＲは、分離絶縁膜ＩＦ１によって囲まれた活性領域に形成されており、ベース領域ＢＲは、分離絶縁膜ＩＦ１および分離絶縁膜ＩＦ２の間に位置する活性領域に形成されている。エミッタ領域ＥＲは、半導体基板ＳＳの主表面に、たとえば、フッ化ホウ素（ＢＦ2）を１０ｋｅＶ（注入エネルギー）、２×１０15cm-2（注入量）の条件で注入することで形成されており、Ｐ型の高濃度不純物領域である。
【００５１】
ベース領域ＢＲは、半導体基板ＳＳの主表面に、たとえば、砒素（Ａｓ+）を２０ｋｅＶ（注入エネルギー）、２×１０15cm-2（注入量）の条件でイオン注入することで形成されており、Ｎ型の高濃度不純物領域である。
【００５２】
ＰウエルＰＷ１の上面には、分離絶縁膜ＩＦ２の一部と、分離絶縁膜ＩＦ３と、コレクタ領域ＣＲが形成されている。コレクタ領域ＣＲは、分離絶縁膜ＩＦ２および分離絶縁膜ＩＦ３の間に位置する活性領域に形成されている。コレクタ領域ＣＲも、半導体基板ＳＳの主表面に、たとえば、フッ化ホウ素（ＢＦ2）を１０ｋｅＶ（注入エネルギー）、２×１０15cm-2（注入量）の条件で注入することで形成されており、Ｐ型の高濃度不純物領域である。
【００５３】
そして、エミッタ領域ＥＲとベース領域ＢＲとは、ｐｎ接合しており、ベース領域ＢＲとコレクタ領域ＣＲとはｐｎ接合している。
【００５４】
エミッタ領域ＥＲの上面には、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ）などのシリサイド膜ＳＦ１が形成されている。同様に、ベース領域ＢＲの上面には、シリサイド膜ＳＦ２が形成されており、コレクタ領域ＣＲの上面には、シリサイド膜ＳＦ３が形成されている。シリサイド膜ＳＦ１、シリサイド膜ＳＦ２およびシリサイド膜ＳＦ３の膜厚は、約２０ｎｍ程度となっている。
【００５５】
なお、本実施の形態においては、単位バイポーラトランジスタＵＢとして、ＰＮＰバイポーラトランジスタを採用した例について説明しているが、単位バイポーラトランジスタＵＢとしてＮＰＮバイポーラトランジスタを採用してもよい。
【００５６】
半導体基板ＳＳの主表面上には、たとえば、窒化シリコン（ＳｉＮ）膜などから形成された絶縁膜ＩＦ４が形成されている。この絶縁膜ＩＦ４は、分離絶縁膜ＩＦ１〜ＩＦ３、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６、およびシリサイド膜ＳＦ１〜ＳＦ３の上面を覆うように形成されている。
【００５７】
絶縁膜ＩＦ４の上面には、たとえば、酸化シリコン（ＳｉＯ２）膜などから形成された層間絶縁膜ＩＦ５が設けられている。この層間絶縁膜ＩＦ５の上面には、酸窒化シリコン（ＳｉＯＮ）膜などから形成された絶縁膜ＩＦ６が設けられている。
【００５８】
絶縁膜ＩＦ６、層間絶縁膜ＩＦ５および絶縁膜ＩＦ４には、複数のコンタクトホールが形成されており、各コンタクトホールには接続部材Ｃが形成されている。接続部材Ｃは、コンタクトホールの内周面に形成されたバリアメタルと、このバリアメタル上に形成されたプラグとを含む。バリアメタルは、たとえば、窒化チタン（ＴｉＮ）などから形成されており、プラグは、タングステン（Ｗ）などから形成されている。そして、シリサイド膜ＳＦ１の上面、シリサイド膜ＳＦ２の上面およびシリサイド膜ＳＦ３の上面には、それぞれ接続部材Ｃが接続されている。
【００５９】
絶縁膜ＩＦ６の上面には、複数の上層配線ＵＬが形成されており、シリサイド膜ＳＦ１、シリサイド膜ＳＦ２およびシリサイド膜ＳＦ３は、それぞれ、接続部材Ｃによって上層配線ＵＬに接続されている。上層配線ＵＬは、たとえば、銅（Ｃｕ）などから形成されている。
【００６０】
絶縁膜ＩＦ６の上面には、上層配線ＵＬを覆うように設けられた絶縁膜ＩＦ７が形成されている。絶縁膜ＩＦ７は、たとえば、炭素含有シリコン酸化膜（ＳｉＯＣ膜）などから形成されている。
【００６１】
図８は、図７の一部を拡大視した断面図であり、エミッタ領域ＥＲおよびその周囲の構造を示す断面図である。この図８に示すよう、単位バイポーラ用ダミー電極ＵＤ１は、分離絶縁膜ＩＦ１の上面上に形成されたポリシリコン膜ＰＦと、ポリシリコン膜ＰＦ上に形成されたシリサイド膜ＳＦ１１と、ポリシリコン膜ＰＦおよびシリサイド膜ＳＦ１１の側面上に形成されたサイドウォールＳＷ１とを含む。サイドウォールＳＷ１は、窒化シリコン（ＳｉＮ）膜から形成されている。なお、シリサイド膜ＳＦ１１の膜厚も、約２０ｎｍ程度となっている。
【００６２】
図９は、図１に示すＲＡＭ３の一部を示す平面図である。図９において、半導体基板ＳＳの主表面のうち、ＲＡＭ３が位置する部分には、ＭＯＳトランジスタＴＲ１（第１絶縁ゲート型電界効果トランジスタ）およびＭＯＳトランジスタＴＲ２（第２絶縁ゲート型電界効果トランジスタ）が設けられている。たとえば、ＭＯＳトランジスタＴＲ１，ＴＲ２は、ＲＡＭ３に設けられたＳＲＡＭの一部を構成している。シリサイド膜が形成されたＭＯＳトランジスタＴＲ１，ＴＲ２をＲＡＭ３に採用することでＲＡＭ３における配線抵抗の低減が図られている。
【００６３】
半導体基板ＳＳの主表面には、分離絶縁膜ＩＦ８が形成されている。分離絶縁膜ＩＦ８は、半導体基板ＳＳの主表面に活性領域ＡＲ１，ＡＲ２と、ダミー活性領域ＤＡＲとを区画している。ダミー活性領域ＤＡＲの上面には、ダミー電極ＤＥが形成されている。
【００６４】
ダミー活性領域ＤＡＲは、半導体基板ＳＳの主表面のうち、ＭＯＳトランジスタＴＲ１，ＴＲ２の周囲に位置する部分に形成されている。
【００６５】
ダミー活性領域ＤＡＲは、半導体基板ＳＳの主表面のうち、ＭＯＳトランジスタＴＲ１，ＴＲ２と隣り合う位置に設けられた第１ダミー活性領域ＤＡＲ１と、第１ダミー活性領域ＤＡＲ１に対してＭＯＳトランジスタＴＲ１，ＴＲ２と反対側に設けられた第２ダミー活性領域ＤＡＲ２とを含む。
【００６６】
第１ダミー活性領域ＤＡＲ１は、互いに等しい間隔をあけて配置され、互いに等しいピッチにて配置された複数の単位ダミー活性領域ＵＤＲ１によって形成されている。第２ダミー活性領域ＤＡＲ２は、互いに等しい間隔をあけて設けられ、互いに等しいピッチにて配置された単位ダミー活性領域ＵＤＲ２によって形成されている。なお、単位ダミー活性領域ＵＤＲ２の上面の面積（平面積）、互いの間隔およびピッチは、単位ダミー活性領域ＵＤＲ１の上面の面積（平面積）、互いの間隔およびピッチよりも広くなるように形成されている。
【００６７】
ダミー電極ＤＥは、単位ダミー活性領域ＵＤＲ１の上面に形成された単位ダミー電極ＵＤＥ１と、単位ダミー活性領域ＵＤＲ２の上面に形成された単位ダミー電極ＵＤＥ２とを含む。なお、単位ダミー電極ＵＤＥ１は、複数の第１ダミー活性領域ＤＡＲ１のうち、少なくともいくつかの第１ダミー活性領域ＤＡＲ１に形成されていてもよく、同様に、単位ダミー電極ＵＤＥ２も、複数の第２ダミー活性領域ＤＡＲ２のうち、いくつかの第２ダミー活性領域ＤＡＲ２の上面に形成されておればよい。この図９に示す例ではダミー電極ＤＥとダミー活性領域ＤＡＲは互いに平面視にて完全に重なるように配置されているが、そうでなくてもよい。
【００６８】
この図９に示すように、単位ダミー電極ＵＤＥ１および単位ダミー電極ＵＤＥ２を上方から平面視すると、単位ダミー電極ＵＤＥ１の上面の面積（平面積）は、単位ダミー電極ＵＤＥ２の上面の面積（平面積）よりも小さくなるように形成されている。さらに、隣り合う単位ダミー電極ＵＤＥ１同士の間隔は、隣り合う単位ダミー電極ＵＤＥ２同士の間隔よりも小さくなっている。
【００６９】
すなわち、半導体基板ＳＳの主表面のうち、ＭＯＳトランジスタＴＲ１，ＴＲ２と隣り合う部分には、小さい単位ダミー電極を小さいピッチで配置し、ＭＯＳトランジスタＴＲ１，ＴＲ２から離れた部分では、大きい単位ダミー電極を大きいピッチで配置している。
【００７０】
ダミー電極ＤＥはＭＯＳトランジスタＴＲ１やＴＲ２等の実使用されるトランジスタのゲート電極を加工する際、チップ全体のゲート電極占有率と実使用されるトランジスタ近傍のゲート電極占有率とを合わせこんで加工精度を向上させるために存在している。たとえば、ゲート電極ＧＥ１，ＧＥ２およびその周囲におけるゲート電極占有率と、チップ全体のゲート電極占有率とを近づけることで、ポリシリコンなどをパターニングしてゲート電極を形成する際に、エッチャントに偏りが生じることを抑制することができ、各ゲート電極を良好にエッチングすることができる。
【００７１】
ダミー活性領域ＤＡＲは素子分離領域を加工する際、トランジスタＴＲ１やＴＲ２等の実使用されるトランジスタの活性領域に対するダメージを避けるために存在している。なお、詳細については、後述の製造方法の説明の中で説明する。
【００７２】
ダミー電極ＤＥやダミー活性領域ＤＡＲは両方大小のパターンが存在している。小さなダミーパターンの存在理由は、大きなダミーパターンが配置できない隙間に配置することにより、より加工の際の精度を向上させたりダメージを低減させたりするためである。大きなダミーパターンの存在理由は、これらダミーパターンは自動配置ツールにて配置されるものであるが、小さなダミーパターンだけであると、この自動配置ツールの負荷が大きくなり、半導体装置の設計作業に問題がある。そこで大きなダミーパターンも用いるようにする。
【００７３】
尚、これらダミー電極ＤＥやダミー活性領域ＤＡＲは回路として用いるものではない。また、これらダミー電極ＤＥやダミー活性領域ＤＡＲは電気的にフローティングでなく、何らかの電位に固定されていてもよいが、回路としては用いられないものである。
【００７４】
図１０は、ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２の断面図である。この図１０に示すように、ＭＯＳトランジスタＴＲ１は、ＮウエルＮＷ２の上面に形成されており、ＭＯＳトランジスタＴＲ１は、活性領域上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１と隣り合う位置に形成されたソース領域ＳＲ１と、ゲート電極ＧＥ１に対してソース領域ＳＲ１と反対側に形成されたドレイン領域ＤＲ１とを含む。
【００７５】
ソース領域ＳＲ１は、Ｐ型の低濃度不純物領域と、Ｐ型の高濃度不純物領域とを含み、ドレイン領域ＤＲ１も、Ｐ型の低濃度不純物領域と、Ｐ型の高濃度不純物領域とを含む。ゲート電極ＧＥ１は、不純物が注入されたポリシリコン膜から形成されている。
【００７６】
ソース領域ＳＲ１の上面には、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ）などのシリサイド膜ＳＦ４が形成されており、ドレイン領域ＤＲ１の上面にも、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ）などのシリサイド膜ＳＦ５が形成されている。ゲート電極ＧＥ１の上面には、シリサイド膜ＳＦ６が形成されており、ゲート電極ＧＥ１の側面には、窒化シリコン（ＳｉＮ）膜などのサイドウォールＳＷ２が形成されている。
【００７７】
ＭＯＳトランジスタＴＲ２は、ＰウエルＰＷ２の上面に形成されている。ＭＯＳトランジスタＴＲ２は、活性領域の上面に形成されたゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２の上面に形成されたゲート電極ＧＥ２と、ゲート電極ＧＥ２と隣り合う位置に形成されたソース領域ＳＲ２と、ゲート電極ＧＥ２に対してソース領域ＳＲ２と反対側に形成されたドレイン領域ＤＲ２とを含む。
【００７８】
ソース領域ＳＲ２は、Ｎ型の低濃度不純物領域と、Ｎ型の高濃度不純物領域とを含み、ドレイン領域ＤＲ２は、Ｎ型の低濃度不純物領域と、Ｎ型の高濃度不純物領域とを含む。ゲート電極ＧＥ２は、不純物が注入されたポリシリコン膜から形成されている。
【００７９】
ソース領域ＳＲ２の上面には、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ）などのシリサイド膜ＳＦ７が形成されており、ドレイン領域ＤＲ２の上面にも、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ）などのシリサイド膜ＳＦ８が形成されている。ゲート電極ＧＥ２の上面にも、コバルトシリサイド（ＣｏＳｉ）やニッケルシリサイド（ＮｉＳｉ）などのシリサイド膜ＳＦ９が形成されている。ゲート電極ＧＥ２の側面上には、サイドウォールＳＷ３が形成されている。
【００８０】
このように、ＭＯＳトランジスタＴＲ１，ＴＲ２においては、ゲート電極、ソース領域およびドレイン領域の上面には、シリサイド膜が形成されており、各領域の低抵抗化が図られている。ＭＯＳトランジスタＴＲ１，ＴＲ２のように、ゲート電極、ソース領域およびドレイン領域の上面にシリサイド膜が形成されたＭＯＳトランジスタは、たとえば、図１に示すＲＡＭ３のみならず、ＣＰＵ２などのロジック回路にも設けられている。ＣＰＵ２などのロジック回路は、頻繁に駆動しており、ＭＯＳトランジスタＴＲ１，ＴＲ２などのように配線抵抗の低減が図られた素子を採用することで、省電力化を図ることができる。なお、上記図６に示す単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２，ＵＤ３，ＵＤ４，ＵＤ５，ＵＤ６は、ゲート電極ＧＥ１、シリサイド膜ＳＦ６およびサイドウォールＳＷ２の構造と同一の積層構造となっている。
【００８１】
図１１は、図９および図１０に示すＸＩ−ＸＩ線における断面図であり、ゲート電極ＧＥ１などを示す断面図である。この図１１に示すように、半導体基板ＳＳの主表面には、分離絶縁膜ＩＦ８が形成されており、この分離絶縁膜ＩＦ８によって、半導体基板ＳＳの主表面には、活性領域ＡＲ２、第１ダミー活性領域ＤＡＲ１、および第２ダミー活性領域ＤＡＲ２が形成されている。
【００８２】
そして、活性領域ＡＲ２上にゲート絶縁膜ＧＩ１が形成され、このゲート絶縁膜ＧＩ１上にゲート電極ＧＥ１が形成されている。
【００８３】
第１ダミー活性領域ＤＡＲ１の上面にも、酸化シリコン膜が形成され、この酸化シリコン膜上に単位ダミー電極ＵＤＥ１が形成されている。同様に、第２ダミー活性領域ＤＡＲ２上にも、酸化シリコン膜が形成されており、この酸化シリコン膜上に単位ダミー電極ＵＤＥ２が形成されている。単位ダミー電極ＵＤＥ１および単位ダミー電極ＵＤＥ２の上面上には、シリサイド膜ＳＦ１０が形成されている。なお、単位ダミー電極ＵＤＥ１および単位ダミー電極ＵＤＥ２の側面上にもサイドウォールが形成されている。
【００８４】
この図１１に示すように、ＮウエルＮＷ２とＰウエルＰＷ４とはｐｎ接合しており、ＮウエルＮＷ２とＰウエルＰＷ４との接合部上に分離絶縁膜ＩＦ８が形成されている。
【００８５】
図１２は、図１に示す入出力回路９に設けられたＭＯＳトランジスタＴＲ３（第３絶縁ゲート型電界効果トランジスタ）およびＭＯＳトランジスタＴＲ４（第４絶縁ゲート型電界効果トランジスタ）を示す断面図である。この図１２に示すように、ＭＯＳトランジスタＴＲ３は、ＮウエルＮＷ３の上面に形成されている。ＭＯＳトランジスタＴＲ３は、半導体基板ＳＳの主表面上に形成されたゲート絶縁膜ＧＩ３と、このゲート絶縁膜ＧＩ３の上面に形成されたゲート電極ＧＥ３と、ゲート電極ＧＥ３と隣り合うソース領域ＳＲ３と、ゲート電極ＧＥ３に対して、ソース領域ＳＲ３と反対側に位置するドレイン領域ＤＲ３とを含む。ソース領域ＳＲ３、ドレイン領域ＤＲ３およびゲート電極ＧＥ３には、シリサイド膜は形成されていない。なお、ゲート電極ＧＥ３の側面上には、サイドウォールＳＷ４が形成されている。
【００８６】
ＭＯＳトランジスタＴＲ４は、ＰウエルＰＷ３の上面に形成されている。ＭＯＳトランジスタＴＲ４は、ソース領域ＳＲ４の上面に形成されたゲート絶縁膜ＧＩ４と、ゲート絶縁膜ＧＩ４の上面に形成されたゲート電極ＧＥ４と、ゲート電極ＧＥ４と隣り合うソース領域ＳＲ４と、ゲート電極ＧＥ４に対してソース領域ＳＲ４と反対側に形成されたドレイン領域ＤＲ４とを含む。ソース領域ＳＲ４、ドレイン領域ＤＲ４およびゲート電極ＧＥ４には、シリサイド膜は形成されていない。なお、ゲート電極ＧＥ４の側面上には、サイドウォールＳＷ５が形成されている。
【００８７】
なお、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４は、図１に示す入出力回路９のみならず、基準電圧発生回路２８に設けてもよい。さらには、ＭＯＳトランジスタＴＲ３，ＴＲ４は、Ａ−Ｄ変換器１３、Ｄ−Ａ変換器１４、パワーオンリセット回路１５、および電源回路３４にも適用することができる。
【００８８】
図１３から図７４を用いて、本実施の形態１に係る半導体装置１の製造方法について説明する。図１３は、上記図７に対応する位置における断面図であり、半導体装置１の製造工程の第１工程を示す断面図である。図１４は、上記図１０に対応する位置における断面であり、半導体装置１の製造工程の第１工程を示す断面図である。図１５は、上記図１１に対応する位置における断面であり、半導体装置１の製造工程の第１工程を示す断面図である。図１６は、上記図１２に対応する位置における断面図であり、半導体装置１の製造工程の第１工程を示す断面図である。
【００８９】
この図１３から図１６に示すように、主表面を有する半導体基板ＳＳを準備する。まず、半導体基板ＳＳの主表面上に下敷酸化膜、およびシリコン窒化膜を順に積層形成した後、シリコン窒化膜上にマスクを形成する。シリコン窒化膜、下敷酸化膜を順にパターンニングし、半導体基板ＳＳの主表面に溝を形成する。次に、熱酸化により溝の内壁に熱酸化膜を形成した後、ＣＶＤ（Chemical  Vapor  Deposition）法により、全面に酸化物を堆積する。次に、シリコン窒化膜をストッパとしたＣＭＰ法（Chemical  Mechanical  Polishing）によりシリコン窒化膜上に形成された酸化物を除去し、溝の内部にのみ酸化物を残す。次に、熱リン酸溶液によりシリコン窒化膜を除去した後、下敷酸化膜をフッ酸で除去する。これにより、図１３に示す分離絶縁膜ＩＦ１，ＩＦ２，ＩＦ３と、図１４および図１５に示す分離絶縁膜ＩＦ８と、図１６に示す分離絶縁膜ＩＦ１０とが形成される。
【００９０】
ここで、図１５において、活性領域ＡＲ２の周囲には、第１ダミー活性領域ＤＡＲ１や第２ダミー活性領域ＤＡＲ２が設けられている。上記下敷酸化膜を除去する工程において、フッ酸は、活性領域ＡＲ２上に位置する下敷酸化膜のみならず、第１ダミー活性領域ＤＡＲ１および第２ダミー活性領域ＤＡＲ２の上面上に形成された下敷酸化膜にも反応する。これにより、フッ酸が活性領域ＡＲ２上に位置する下敷酸化膜に集中的に反応することを抑制することができ、活性領域ＡＲ２上に位置する下敷酸化膜が除去された後、活性領域ＡＲ２にダメージが加えられることを抑制することができる。さらに、第１ダミー活性領域ＤＡＲ１や第２ダミー活性領域ＤＡＲ２は、分離絶縁膜を形成する際のＣＭＰ法により、回路として実使用される活性領域ＡＲ２等の上に形成されるシリコン窒化膜が過剰に削れられて、この活性領域に形成されるトランジスタの特性が変動するのを抑制する。
【００９１】
その後、Ｐ型の不純物を活性領域に導入することで、ＰウエルＰＷ１、ＰウエルＰＷ２、ＰウエルＰＷ３およびＰウエルＰＷ４を形成し、Ｎ型の不純物を活性領域に導入することで、ＮウエルＮＷ１、ＮウエルＮＷ２およびＮウエルＮＷ３を形成する。
【００９２】
なお、図１５において、ＮウエルＮＷ２とＰウエルＰＷ４とが注入される領域は、分離絶縁膜ＩＦ８によって区画されており、不純物の打ち分けを容易に行うことができ、不純物が混ざり合うことが抑制されている。
【００９３】
その後、図１７から図２０に示すように、たとえば、ランプ酸化法などで、半導体基板ＳＳの主表面を酸化して、酸化絶縁膜ＩＦ１６を形成する。酸化絶縁膜ＩＦ１６の膜厚は、たとえば、７．５ｎｍ程度である。
【００９４】
次に、図２１に示すように、たとえば、ＣＶＤ法により、ポリシリコン膜ＰＬ１を半導体基板ＳＳの主表面上に形成する。ポリシリコン膜ＰＬ１の膜厚は、たとえば、１３０ｎｍ程度とされている。
【００９５】
そして、このポリシリコン膜ＰＬ１上に、フォトレジスト膜を形成し、このフォトレジスト膜をパターニングして、レジストパターン膜ＲＰ１を形成する。ポリシリコン膜ＰＬ１のうち、エミッタ領域となる部分の上方に位置する部分と、コレクタ領域となる部分の上方に位置する部分とが、レジストパターン膜ＲＰ１から外部に露出する。ポリシリコン膜ＰＬ１のうち、レジストパターン膜ＲＰ１から露出する部分に、ＢＦ2+を１０ｋｅＶ、２×１０15cm-2の条件で注入する。その後、レジストパターン膜ＲＰ１を除去する。
【００９６】
次に、図２２に示すように、レジストパターン膜ＲＰ２をポリシリコン膜ＰＬ１の上面に形成する。ポリシリコン膜ＰＬ１のうち、ベース領域となる部分の上方に位置する部分がレジストパターン膜ＲＰ２から露出する。そして、ポリシリコン膜ＰＬ１の上面のうち、レジストパターン膜ＲＰ２から露出する部分に、Ａｓ+を２０ｋｅＶ、２×１０15cm-2の条件にてイオン注入する。
【００９７】
次に、図２３から図２６に示すように、ポリシリコン膜ＰＬ１の上面上に、レジストパターン膜ＲＰ３を形成する。
【００９８】
次に、図２７から図３０に示すように、ポリシリコン膜ＰＬ１をパターニングして、分離絶縁膜ＩＦ１〜ＩＦ３の各上面に、複数のポリシリコン膜ＰＦを形成する。
【００９９】
この際、図２８に示すように、ゲート電極ＧＥ１およびゲート電極ＧＥ２が形成される。なお、ポリシリコン膜ＰＬ１のパターニングにより、酸化絶縁膜ＩＦ１６の一部が除去され、ゲート電極ＧＥ１下およびゲート電極ＧＥ２下にゲート絶縁膜ＧＩ１，ＧＩ２が残留する。
【０１００】
図２９に示すように、第１ダミー活性領域ＤＡＲ１の上面に酸化シリコン膜が残留し、この酸化シリコン膜上に、単位ダミー電極ＵＤＥ１が形成される。同様に、第２ダミー活性領域ＤＡＲ２の上面に酸化シリコン膜が残留し、この酸化シリコン膜の上面に、単位ダミー電極ＵＤＥ２が形成される。
【０１０１】
そして、図３０に示すように、ＮウエルＮＷ３の上面に、ゲート絶縁膜ＧＩ３が残留し、このゲート絶縁膜ＧＩ３の上面にゲート電極ＧＥ３が形成される。ＰウエルＰＷ３の上面に、ゲート絶縁膜ＧＩ４が残留し、このゲート絶縁膜ＧＩ４の上面にゲート電極ＧＥ４が形成される。
【０１０２】
次に、図３１から図３４において、半導体基板ＳＳの主表面上に、フォトレジスト膜を形成し、このフォトレジスト膜をパターニングして、レジストパターン膜ＲＰ４を形成する。図３１に示すように、レジストパターン膜ＲＰ４によって、半導体基板ＳＳの主表面のうち、バイポーラトランジスタが形成される領域は覆われ、さらに、図３２および図３４に示すようにＭＯＳトランジスタＴＲ１、およびＭＯＳトランジスタＴＲ３が形成される領域も覆われる。
【０１０３】
その一方で、半導体基板ＳＳの主表面のうち、ＭＯＳトランジスタＴＲ２およびＭＯＳトランジスタＴＲ４が形成される領域は、レジストパターン膜ＲＰ４から露出する。
【０１０４】
そして、レジストパターン膜ＲＰ４、ゲート電極ＧＥ２およびゲート電極ＧＥ４をマスクとして、Ｎ型の不純物をレジストパターン膜ＲＰ４から露出する半導体基板ＳＳの主表面に導入する。
【０１０５】
これにより、図３２に示すようにゲート電極ＧＥ２と隣り合う部分に、低濃度ソース領域ＬＳＲ２と、低濃度ドレイン領域ＬＤＲ２とが形成される。同様に、図３４に示すようにゲート電極ＧＥ４と隣り合う部分に、低濃度ソース領域ＬＳＲ４および低濃度ドレイン領域ＬＤＲ４が形成される。その後、レジストパターン膜ＲＰ４を除去する。
【０１０６】
次に、図３５から図３８に示すように、フォトレジスト膜を形成し、このフォトレジスト膜にパターニングを施して、レジストパターン膜ＲＰ５を形成する。レジストパターン膜ＲＰ５は、半導体基板ＳＳの主表面のうち、バイポーラトランジスタが形成される領域と、ＭＯＳトランジスタＴＲ２，ＴＲ４が形成される部分を覆う。そして、レジストパターン膜ＲＰ５、ゲート電極ＧＥ１およびゲート電極ＧＥ３をマスクとして、Ｐ型の不純物を導入する。
【０１０７】
これにより、図３６に示すように半導体基板ＳＳの主表面のうち、ゲート電極ＧＥ１と隣り合う部分に低濃度ソース領域ＬＳＲ１および低濃度ドレイン領域ＬＤＲ１が形成される。また、図３８に示すように、半導体基板ＳＳの主表面のうち、ゲート電極ＧＥ３と隣り合う部分に、低濃度ソース領域ＬＳＲ３および低濃度ドレイン領域ＬＤＲ３が形成される。その後、レジストパターン膜ＲＰ５を除去する。
【０１０８】
このように、各ＭＯＳトランジスタの低濃度不純物領域を形成するときには、単位バイポーラトランジスタのエミッタ領域、ベース領域およびコレクタ領域となる部分は、レジスト膜によって覆われている。これにより、単位バイポーラトランジスタの特性が変動することを抑制することができる。なお、低濃度不純物領域を形成するときに、エミッタ領域、ベース領域およびコレクタ領域となる部分を覆うことは必須ではない。
【０１０９】
次に、図３９から図４２に示すように、窒化シリコン（ＳｉＮ）膜などの絶縁膜をたとえば、ＣＶＤ法により堆積する。
【０１１０】
その後、この窒化シリコン膜にドライエッチングを施すことで、図３９に示すように、各ポリシリコン膜ＰＬの側面上にサイドウォールＳＷ１が形成される。このようにして、分離絶縁膜ＩＦ１の上面に単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２が形成され、分離絶縁膜ＩＦ２の上面に、単位バイポーラ用ダミー電極ＵＤ３，ＵＤ４が形成される。分離絶縁膜ＩＦ３の上面に、単位バイポーラ用ダミー電極ＵＤ５，ＵＤ６が形成される。
【０１１１】
そして、図４０および図４２に示すように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側面上にサイドウォールＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５が形成される。次に、図４３から図４６において、フォトレジスト膜を形成し、このフォトレジスト膜をパターニングして、レジストパターン膜ＲＰ６を形成する。
【０１１２】
半導体基板ＳＳの主表面のうち、ベース領域ＢＲ、ＭＯＳトランジスタＴＲ２およびＭＯＳトランジスタＴＲ４が形成される部分は、レジストパターン膜ＲＰ６から外部に露出する。
【０１１３】
そして、レジストパターン膜ＲＰ６、ゲート電極ＧＥ２、サイドウォールＳＷ３、ゲート電極ＧＥ４およびサイドウォールＳＷ５をマスクとして、Ｐ型の不純物を半導体基板ＳＳの主表面に導入する。具体的には、Ａｓ+の注入を２０ｋｅＶ、４×１０15cm-2の条件の下で行う。これにより、ベース領域ＢＲが形成される。
【０１１４】
ベース領域ＢＲは、分離絶縁膜ＩＦ１および分離絶縁膜ＩＦ２の間に位置する半導体基板ＳＳの主表面に形成される。
【０１１５】
ここで、図６に示すように、分離絶縁膜ＩＦ１〜ＩＦ３の上面には、複数の単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６が形成されている。
【０１１６】
分離絶縁膜ＩＦ１の上面には、分離絶縁膜ＩＦ１の外周縁部に沿って複数の単位バイポーラ用ダミー電極ＵＤ２が形成されている。単位バイポーラ用ダミー電極ＵＤ２は、間隔をあけて設けられており、隣り合う単位バイポーラ用ダミー電極ＵＤ２同士の間には、隙間が設けられている。
【０１１７】
分離絶縁膜ＩＦ２の上面には、分離絶縁膜ＩＦ２の内周縁部に沿って、複数の単位バイポーラ用ダミー電極ＵＤ３が互いに間隔をあけて設けられている。隣り合う単位バイポーラ用ダミー電極ＵＤ３同士の間には、隙間が形成されている。
【０１１８】
このため、ベース領域ＢＲを形成する際に、ドーパントは、単位バイポーラ用ダミー電極ＵＤ２の間、および、単位バイポーラ用ダミー電極ＵＤ３の間を通って、分離絶縁膜ＩＦ１および分離絶縁膜ＩＦ２の間に位置する主表面に達することができる。
【０１１９】
このため、形成されるベース領域ＢＲ内において、位置によって不純物濃度に偏りが生じることを抑制することができる。
【０１２０】
図４４に示すように、Ｎ型の高濃度不純物領域がゲート電極ＧＥ２の両側に形成される。これにより、半導体基板ＳＳの主表面のうち、ゲート電極ＧＥ２と隣り合う部分にソース領域ＳＲ２と、ドレイン領域ＤＲ２とが形成される。なお、ソース領域ＳＲ２およびドレイン領域ＤＲ２は、いずれも、本工程で形成された高濃度不純物領域と、既に形成されている低濃度不純物領域とを含む。このようにして、ＭＯＳトランジスタＴＲ２が形成される。
【０１２１】
さらに、図４６に示すように、半導体基板ＳＳの主表面のうち、ゲート電極ＧＥ４と隣り合う部分にソース領域ＳＲ４およびドレイン領域ＤＲ４が形成される。その後、レジストパターン膜ＲＰ６を除去する。
【０１２２】
次に、図４７から図５０に示すように、フォトレジスト膜を半導体基板ＳＳの主表面上に形成し、その後、このフォトレジスト膜をパターニングして、レジストパターン膜ＲＰ７を形成する。半導体基板ＳＳの主表面のうち、コレクタ領域ＣＲ、エミッタ領域ＥＲ、ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ３が形成される部分は、レジストパターン膜ＲＰ７から外部に露出する。
【０１２３】
そして、このレジストパターン膜ＲＰ７、ゲート電極ＧＥ１、サイドウォールＳＷ２、ゲート電極ＧＥ３、およびサイドウォールＳＷ４をマスクとして、Ｐ型の不純物を半導体基板ＳＳの主表面に導入する。
【０１２４】
これにより、図４７に示すように、コレクタ領域ＣＲおよびエミッタ領域ＥＲが形成され、単位バイポーラトランジスタＵＢが形成される。
【０１２５】
ここで、上記図６に示すように、分離絶縁膜ＩＦ１の上面には、分離絶縁膜ＩＦ１の延在方向に沿って、複数の単位バイポーラ用ダミー電極ＵＤ１が形成されている。隣り合う単位バイポーラ用ダミー電極ＵＤ１の間には、隙間が設けられている。
【０１２６】
このため、主表面のうち、分離絶縁膜ＩＦ１によって囲まれる領域に不純物を注入する際に、ドーパントが単位バイポーラ用ダミー電極ＵＤ１の間も通ることができる。これにより、半導体基板ＳＳの主表面のうち、分離絶縁膜ＩＦ１によって囲まれる部分に、不純物が均等に注入される。この結果、エミッタ領域内において、位置によって不純物濃度に偏りが生じることを抑制することができる。
【０１２７】
コレクタ領域ＣＲは、半導体基板ＳＳの主表面のうち、分離絶縁膜ＩＦ２および分離絶縁膜ＩＦ３の間に位置する部分に形成される。
【０１２８】
分離絶縁膜ＩＦ２の上面には、複数の単位バイポーラ用ダミー電極ＵＤ４が互いに間隔をあけて設けられている。複数の単位バイポーラ用ダミー電極ＵＤ４は、分離絶縁膜ＩＦ２の外周縁部に沿って、互いに間隔をあけて配列している。
【０１２９】
また、分離絶縁膜ＩＦ３の上面には、分離絶縁膜ＩＦ３の内周縁部に沿って、複数の単位バイポーラ用ダミー電極ＵＤ５が設けられている。隣り合う単位バイポーラ用ダミー電極ＵＤ５の間には、隙間が形成されている。
【０１３０】
このため、主表面のうち、分離絶縁膜ＩＦ３および分離絶縁膜ＩＦ２の間に位置する部分に不純物が入り込む際に、ドーパントは、単位バイポーラ用ダミー電極ＵＤ４の間の隙間および単位バイポーラ用ダミー電極ＵＤ５の間の隙間を通ることができる。
【０１３１】
これにより、分離絶縁膜ＩＦ３および分離絶縁膜ＩＦ２の間に位置する主表面にドーパントが均等に注入される。この結果、コレクタ領域ＣＲ内において、位置によって不純物濃度に偏りが生じることを抑制することができる。
【０１３２】
図４８に示されるように、ゲート電極ＧＥ１の両側に高濃度不純物領域が形成される。この高濃度不純物領域と既に形成された低濃度不純物領域とを含むソース領域ＳＲ１およびドレイン領域ＤＲ１が形成される。これにより、ＭＯＳトランジスタＴＲ１が形成される。
【０１３３】
さらに、図５０に示すように、ゲート電極ＧＥ３の両側に高濃度不純物領域が形成される。これにより、高濃度不純物領域および既に形成されている低濃度不純物領域を含むソース領域ＳＲ３およびドレイン領域ＤＲ３が形成される。これにより、ＭＯＳトランジスタＴＲ３が形成される。
【０１３４】
次に、図５１から図５４に示すように、レジストパターン膜ＲＰ７を除去することで、単位バイポーラトランジスタＵＢ、ＭＯＳトランジスタＴＲ１、ＭＯＳトランジスタＴＲ２、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４が露出する。
【０１３５】
次に、図５５から図５８に示すように、半導体基板ＳＳの主表面上に、たとえば、酸化シリコン膜などのプロテクション膜ＩＦ１１をたとえば、ＣＶＤ法などを用いて堆積する。
【０１３６】
ここで、発明者等の鋭意努力の結果、半導体基板の主表面上に酸化シリコン膜をＣＶＤ法により堆積するときには、半導体基板の主表面上にポリシリコン膜などのパターンが形成されている場合と、形成されていない場合とでは、堆積される酸化シリコン膜の膜厚に差が生じることを見出した。
【０１３７】
パターンをポリシリコン膜で形成したウエハと、ポリシリコン膜のパターンが形成されていないウエハとを準備して、各ウエハに同一の条件で酸化シリコン膜を形成した結果、ポリシリコン膜のパターンが形成されたウエハの方が形成された酸化シリコン膜の膜厚が厚いことが判明した。
【０１３８】
なお、ポリシリコン膜のパターンは、互いに間隔をあけて設けられた単位パターンを含む。単位パターンを上方から平面視すると、単位パターンは、長方形形状となるように形成されており、長辺部分の長さが、１．０μｍ程度であり、短辺部分の長さが０．１μｍ程度である。単位パターンの長辺方向に隣り合う単位パターン同士の間隔は、１．０μｍ程度とされ、短辺方向に隣り合う単位パターン同士の間隔は、０．５μｍ〜１．３μｍ程度とされている。各単位パターンの膜厚は、１３０ｎｍ程度とされている。
【０１３９】
そして、下記表１に示すように、ポリシリコン膜のパターンが形成されていないウエハの上面に３５ｎｍの酸化シリコン膜が形成されるときには、下記表１に示すように、ポリシリコン膜のパターンが形成されているウエハには、ポリシリコン膜のパターンを覆うように、３２ｎｍ程度の酸化シリコン膜が形成された。
【０１４０】
【表１】
0005480380.tif 000002
【０１４１】
ここで、本実施の形態に係る半導体装置１の製造方法においては、プロテクション膜を形成する際には、ゲート電極ＧＥ１〜ＧＥ４に近い高さの単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６が形成されている。
【０１４２】
このため、図５５に示すように、単位バイポーラトランジスタＵＢを覆うプロテクション膜ＩＦ１１の膜厚と、図５６および図５８に示すＭＯＳトランジスタＴＲ１〜ＴＲ４を覆うプロテクション膜ＩＦ１１の膜厚に差が生じることを抑制することができる。
【０１４３】
特に、本実施の形態１に係る半導体装置１の製造方法においては、単位バイポーラ用ダミー電極ＵＤ１は、分離絶縁膜ＩＦ１の幅方向の中央部よりも、エミッタ領域ＥＲの近傍に配置されている。このように、エミッタ領域ＥＲの直ぐ近くに単位バイポーラ用ダミー電極ＵＤ１を配置することで、エミッタ領域ＥＲの上面上に形成されるプロテクション膜ＩＦ１１の膜厚が厚くなることを抑制することができる。
【０１４４】
同様に、単位バイポーラ用ダミー電極ＵＤ２は、分離絶縁膜ＩＦ１の幅方向の中央部よりもベース領域ＢＲ側に配置されており、単位バイポーラ用ダミー電極ＵＤ３は、分離絶縁膜ＩＦ２の幅方向中央部よりも、ベース領域ＢＲ側に配置されている。単位バイポーラ用ダミー電極ＵＤ４は、分離絶縁膜ＩＦ２の幅方向の中央部よりも、コレクタ領域ＣＲ側に配置されており、単位バイポーラ用ダミー電極ＵＤ５は、分離絶縁膜ＩＦ３の幅方向の中央部よりも、コレクタ領域ＣＲ側に配置されている。
【０１４５】
このため、ベース領域ＢＲおよびコレクタ領域ＣＲの上面に形成されるプロテクション膜ＩＦ１１の膜厚が厚くなることが抑制されている。
【０１４６】
さらに、各単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ５の上面の面積（平面積）は、図５７に示す単位ダミー電極ＵＤＥ１，ＵＤＥ２よりも面積（平面積）が広いため、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面に堆積されるプロテクション膜ＩＦ１１の膜厚が厚く形成されることをさらに抑制することができる。
【０１４７】
なお、本実施の形態においては、分離絶縁膜ＩＦ１、分離絶縁膜ＩＦ２および分離絶縁膜ＩＦ３の全ての上面に単位バイポーラ用ダミー電極を形成した例について説明しているが、分離絶縁膜ＩＦ１〜ＩＦ３の少なくともいずれかの分離絶縁膜に単位バイポーラ用ダミー電極を形成するようにしてもよい。
【０１４８】
ここで、図４に示すように、各単位バイポーラトランジスタＵＢは、アレイ状に形成されている。この図４に示す例においては、行方向に７つ、列方向に７つ並ぶように複数の単位バイポーラトランジスタＵＢが形成されている。そして、アレイ状に配列する単位バイポーラトランジスタＵＢのうち、中央部に位置する単位バイポーラトランジスタＵＢは、ＰＮ接合ＰＮＰバイポーラトランジスタ３８の外周から最も離れた位置に設けられている。
【０１４９】
このため、プロテクション膜ＩＦ１１は、この中央部に位置する単位バイポーラトランジスタＵＢの上面に厚く堆積する場合がある。
【０１５０】
そこで、本実施の形態１に係る半導体装置１においては、アレイ状に配列する複数の単位バイポーラトランジスタＵＢのうち、中央部に位置する部分にダミー単位バイポーラトランジスタＤＵＢを設けている。
【０１５１】
ＰＮ接合ＰＮＰバイポーラトランジスタ３８を形成する複数の単位バイポーラトランジスタＵＢ１およびＰＮ接合ＰＮＰバイポーラトランジスタ３９を構成する複数の単位バイポーラトランジスタＵＢ２は、いずれも、ダミー単位バイポーラトランジスタＤＵＢが中心となるように配置されており、ＰＮ接合ＰＮＰバイポーラトランジスタ３８の重心と、ＰＮ接合ＰＮＰバイポーラトランジスタ３９の重心とは、いずれも一致している。
【０１５２】
ここで、駆動時に、ダミー単位バイポーラトランジスタＤＵＢからのノイズが基板を介して、ＰＮ接合ＰＮＰバイポーラトランジスタ３８およびＰＮ接合ＰＮＰバイポーラトランジスタ３９に伝達される場合について検討する。
【０１５３】
ダミー単位バイポーラトランジスタＤＵＢのノイズの影響は、距離に反比例すると共に、各ＰＮ接合ＰＮＰバイポーラトランジスタ３８，３９の面積の広さに比例する。この結果、ＰＮ接合ＰＮＰバイポーラトランジスタ３８がダミー単位バイポーラトランジスタＤＵＢから受けるノイズの影響と、ＰＮ接合ＰＮＰバイポーラトランジスタ３９がダミー単位バイポーラトランジスタＤＵＢから受けるノイズの影響は、ＰＮ接合ＰＮＰバイポーラトランジスタ３８とＰＮ接合ＰＮＰバイポーラトランジスタ３９の面積比となる。
【０１５４】
このように、各ＰＮ接合ＰＮＰバイポーラトランジスタ３８，３９がダミー単位バイポーラトランジスタＤＵＢから受けるノイズも、面積比となることから、図３に示す電流源ＭＯＳトランジスタ３５およびＰＮ接合ＰＮＰバイポーラトランジスタ３８を通る電流Ｉ４１と、電流源ＭＯＳトランジスタ３６および抵抗４１を通る電流Ｉ４２との比が、ＰＮ接合ＰＮＰバイポーラトランジスタ３８およびＰＮ接合ＰＮＰバイポーラトランジスタ３９の面積比となるように維持される。
【０１５５】
図５７において、プロテクション膜ＩＦ１１を形成するときには、ゲート電極ＧＥ１の周囲に複数の単位ダミー電極ＵＤＥ１，ＵＤＥ２が形成されている。単位ダミー電極ＵＤＥ１，ＵＤＥ２は、図９に示すようにＭＯＳトランジスタＴＲ１，ＴＲ２の周囲を取り囲むように形成されている。
【０１５６】
このように、プロテクション膜ＩＦ１１を堆積するときには、ＭＯＳトランジスタＴＲ１，ＴＲ２の周囲には、複数の単位ダミー電極ＵＤＥ１，ＵＤＥ２が形成されているため、プロテクション膜ＩＦ１１を堆積したときに、ＭＯＳトランジスタＴＲ１，ＴＲ２上に堆積されたプロテクション膜ＩＦ１１の上面の位置と、ＭＯＳトランジスタＴＲ１，ＴＲ２の周囲に堆積されたプロテクション膜ＩＦ１１の上面の位置とに差が生じることを抑制することができる。この結果、プロテクション膜ＩＦ１１の上面に段差が生じることを抑制し、平坦化することができる。
【０１５７】
なお、図９に示すように、主表面のうち、ＭＯＳトランジスタＴＲ１，ＴＲ２と隣り合う部分に面積の小さい単位ダミー電極ＵＤＥ１が形成されており、単位ダミー電極ＵＤＥ１に対して、ＭＯＳトランジスタＴＲ１，ＴＲ２と反対側に上面の面積が大きい単位ダミー電極ＵＤＥ２が形成されている。
【０１５８】
上面の面積が小さい単位ダミー電極ＵＤＥ１をＭＯＳトランジスタＴＲ１，ＴＲ２の周囲に配置することで、上面の面積が大きい単位ダミー電極ＵＤＥ２をＭＯＳトランジスタＴＲ１，ＴＲ２の周囲に配置した場合と比較して、ＭＯＳトランジスタＴＲ１，ＴＲ２の形状などに合わせて、単位ダミー電極ＵＤＥ１を配置することができる。この結果、ＭＯＳトランジスタＴＲ１，ＴＲ２の周縁部にプロテクション膜ＩＦ１１の段差部が形成されることを抑制することができる。
【０１５９】
次に、図５９から図６２に示すように、プロテクション膜ＩＦ１１にドライエッチングを施す。これにより、図５９に示すように、単位バイポーラトランジスタＵＢのエミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲがプロテクション膜ＩＦ１１から露出する。また、図６０に示すＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２も、プロテクション膜ＩＦ１１から露出する。さらに、図６１に示す単位ダミー電極ＵＤＥ１、および単位ダミー電極ＵＤＥ２も、プロテクション膜ＩＦ１１から露出する。
【０１６０】
その一方で、図６２に示すように、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４は、プロテクション膜ＩＦ１１に覆われている。
【０１６１】
ここで、上述のように、単位バイポーラトランジスタＵＢを覆うプロテクション膜ＩＦ１１の膜厚と、ＭＯＳトランジスタＴＲ１〜ＴＲ４を覆うプロテクション膜ＩＦ１１の膜厚とに大きな差が生じることが抑制されている。
【０１６２】
このため、図５９および図６０に示すように、ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２上を覆うプロテクション膜ＩＦ１１が除去されるときには、単位バイポーラトランジスタＵＢ上に形成されていたプロテクション膜ＩＦ１１も除去される。
【０１６３】
仮に、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６が形成されていないときには、単位バイポーラトランジスタＵＢを覆うプロテクション膜ＩＦ１１の膜厚は、ＭＯＳトランジスタＴＲ１，ＴＲ２を覆うプロテクション膜ＩＦ１１の膜厚よりも厚くなる。
【０１６４】
このため、ＭＯＳトランジスタＴＲ１，ＴＲ２上のプロテクション膜ＩＦ１１が除去されたときにおいても、単位バイポーラトランジスタＵＢ上には、プロテクション膜ＩＦ１１が残留することになる。
【０１６５】
このように、本実施の形態に係る半導体装置１の製造方法によれば、単位バイポーラトランジスタＵＢ上にプロテクション膜ＩＦ１１が残留することを抑制することができる。
【０１６６】
次に、図６３から図６６に示すように、コバルトやニッケルなどの金属膜ＭＦを形成する。図６３および図６４に示すように、金属膜ＭＦは、プロテクション膜ＩＦ１１から露出する単位バイポーラトランジスタＵＢ、ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２上を覆うように形成される。
【０１６７】
その一方で、図６６に示すように、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４は、プロテクション膜ＩＦ１１によって覆われており、プロテクション膜ＩＦ１１の上面上に金属膜ＭＦが堆積される。
【０１６８】
次に、図６７から図７０に示すように、熱処理を施すことで、シリサイド膜を形成する。具体的には、図６７に示すように、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６のポリシリコン膜ＰＦの上面にシリサイド膜ＳＦ１１が形成される。
【０１６９】
さらに、エミッタ領域ＥＲの上面にシリサイド膜ＳＦ１が形成され、ベース領域ＢＲの上面にシリサイド膜ＳＦ２が形成される。さらに、コレクタ領域ＣＲの上面には、シリサイド膜ＳＦ３が形成される。
【０１７０】
図６８に示すように、ＭＯＳトランジスタＴＲ１のソース領域ＳＲ１の上面にはシリサイド膜ＳＦ４が形成され、ドレイン領域ＤＲ１の上面にはシリサイド膜ＳＦ５が形成される。ＭＯＳトランジスタＴＲ１のゲート電極ＧＥ１の上面には、シリサイド膜ＳＦ６が形成される。
【０１７１】
ＭＯＳトランジスタＴＲ２のソース領域ＳＲ２の上面には、シリサイド膜ＳＦ７が形成され、ドレイン領域ＤＲ２の上面には、シリサイド膜ＳＦ８が形成される。ゲート電極ＧＥ２の上面には、シリサイド膜ＳＦ９が形成される。
【０１７２】
図６９に示すように、単位ダミー電極ＵＤＥ１および単位ダミー電極ＵＤＥ２の上面には、シリサイド膜ＳＦ１０が形成される。
【０１７３】
その一方で、図７０に示すように、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４は、プロテクション膜ＩＦ１１によって覆われているため、ＭＯＳトランジスタＴＲ３，ＴＲ４のソース領域、ドレイン領域およびゲート電極上にシリサイド膜は形成されない。
【０１７４】
次に、図７１から図７４に示すように、金属膜ＭＦおよびプロテクション膜ＩＦ１１を除去することで、単位バイポーラトランジスタＵＢ、ＭＯＳトランジスタＴＲ１〜ＭＯＳトランジスタＴＲ４および単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６が露出する。
【０１７５】
その後、図７、図１０、図１１および図１２に示すように、絶縁膜ＩＦ４、層間絶縁膜ＩＦ５、絶縁膜ＩＦ６を順次堆積する。その後、絶縁膜ＩＦ４、層間絶縁膜ＩＦ５および絶縁膜ＩＦ６にパターニングを施して、複数のコンタクトホールを形成する。そして、バリアメタルおよびプラグを含む接続部材Ｃを形成する。さらに、銅などの金属膜を形成した後に、パターニングを施すことで上層配線を形成する。そして、絶縁膜ＩＦ７を堆積する。このようにして、本実施の形態１に係る半導体装置１を製作することができる。
【０１７６】
このようにして、単位バイポーラトランジスタＵＢの各エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面上には、シリサイド膜ＳＦ１，ＳＦ２，ＳＦ３が所定の膜厚で形成される。
【０１７７】
このように、本実施の形態１に係る半導体装置１の製造方法によれば、上記の図５５および図５６に示すように、バイポーラ用ダミー電極ＢＤ上に形成されるプロテクション膜ＩＦ１１の膜厚と、ＭＯＳトランジスタＴＲ１，ＴＲ２の上面上に形成されるプロテクション膜ＩＦ１１の膜厚との間のばらつきを小さくすることができ、図５９に示すように、ベース領域ＢＲ上に位置するプロテクション膜ＩＦ１１を除去したときに、プロテクション膜ＩＦ１１がエミッタ領域ＥＲなどの上面上に残留することを抑制することができる。その結果、図７１に示すように、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面に形成されるシリサイド膜ＳＦ１，ＳＦ２，ＳＦ３の膜厚にばらつきが生じることを抑制することができる。
【０１７８】
図７５から図８９は、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６を形成せずに半導体装置を製作した比較例としての製造方法を示す断面図である。なお、図７５、図７６および図７７に示す製造工程は、本実施の形態１に係る製造工程のうち、図５５、図５６および図５８に示す製造工程に対応する。
【０１７９】
図７５に示すように、比較例に係る半導体装置の製造方法においては、本実施の形態１に係る半導体装置１の製造方法と異なり、単位バイポーラトランジスタＵＢの分離絶縁膜ＩＦ１〜ＩＦ３の上面には、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６が形成されていない。そして、図７５から図７７に示すように、プロテクション膜ＩＦ１１は、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６が形成されていない単位バイポーラトランジスタＵＢと、ＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４とを覆うように形成される。
【０１８０】
この比較例においては、プロテクション膜ＩＦ１１はゲート電極ＧＥ１〜ＧＥ４が形成された領域と、ゲート電極などのように半導体基板ＳＳの主表面から突出する部材が形成されていない領域とを覆うように形成される。
【０１８１】
上記表１にも示すように、プロテクション膜ＩＦ１１は、半導体基板ＳＳから突出する部材が形成された領域よりも、半導体基板ＳＳから突出する部材が形成されていない領域上に厚く形成される。
【０１８２】
このため、単位バイポーラトランジスタＵＢ上に形成されたプロテクション膜ＩＦ１１の膜厚は、ＭＯＳトランジスタＴＲ１〜ＴＲ４上に形成されたプロテクション膜ＩＦ１１の膜厚よりも厚く形成される。
【０１８３】
その後、図７８および図７９に示すように、プロテクション膜ＩＦ１１がパターニングされ、プロテクション膜ＩＦ１１のうち、単位バイポーラトランジスタＵＢおよびＭＯＳトランジスタＴＲ１，ＴＲ２を覆っていた部分が除去される。
【０１８４】
この際、単位バイポーラトランジスタＵＢ上に形成されたプロテクション膜ＩＦ１１の膜厚は、ＭＯＳトランジスタＴＲ１，ＴＲ２上に形成されたプロテクション膜ＩＦ１１の膜厚よりも厚く形成されているので、単位バイポーラトランジスタＵＢ上にプロテクション膜ＩＦ１１の一部が残留する場合がある。図７８に示す例においては、エミッタ領域ＥＲの上面に残留絶縁膜ＳＩが形成されている。
【０１８５】
図８０に示すように、プロテクション膜ＩＦ１１のパターニング後においても、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４はプロテクション膜ＩＦ１１によって覆われている。
【０１８６】
次に、図８１から図８３に示すように、金属膜ＭＦが、単位バイポーラトランジスタＵＢと、ＭＯＳトランジスタＴＲ１，ＴＲ２とを覆うように半導体基板ＳＳの主表面上に形成される。なお、図８３に示すように、金属膜ＭＦを形成するときには、プロテクション膜ＩＦ１１がＭＯＳトランジスタＴＲ３，ＴＲ４を覆うように半導体基板ＳＳ上に形成されている。このため、半導体基板ＳＳのうち、ＭＯＳトランジスタＴＲ３，ＴＲ４が形成された部分においては、プロテクション膜ＩＦ１１の上面上に金属膜ＭＦが堆積される。
【０１８７】
次に、図８４に示すように、金属膜ＭＦを加熱して、エミッタ領域ＥＲ、ベース領域ＢＲ、およびコレクタ領域ＣＲの上面に、シリサイド膜ＳＦ１、シリサイド膜ＳＦ２およびシリサイド膜ＳＦ３を形成する。この際、エミッタ領域ＥＲの上面には、残留絶縁膜ＳＩが形成されているため、エミッタ領域ＥＲの上面およびエミッタ領域ＥＲ上に位置する金属膜ＭＦの温度にばらつきが生じる。その結果、図８４に示すように、エミッタ領域ＥＲに形成されるシリサイド膜ＳＦ１の膜厚にばらつきが生じる。
【０１８８】
図８５に示すように、金属膜ＭＦが加熱されることで、ソース領域ＳＲ１の上面にシリサイド膜ＳＦ４が形成され、ゲート電極ＧＥ１の上面にシリサイド膜ＳＦ６が形成され、さらに、ドレイン領域ＤＲ１の上面にシリサイド膜ＳＦ５が形成される。また、ソース領域ＳＲ２の上面にシリサイド膜ＳＦ７が形成され、ゲート電極ＧＥ２の上面にシリサイド膜ＳＦ９が形成され、さらに、ドレイン領域ＤＲ２の上面にシリサイド膜ＳＦ８が形成される。なお、図８６に示すように、ＭＯＳトランジスタＴＲ３，ＴＲ４は、プロテクション膜ＩＦ１１によって覆われているため、各ＭＯＳトランジスタＴＲ３，ＴＲ４のゲート電極ＧＥ３，ＧＥ４、ソース領域ＳＲ３，ＳＲ４およびドレイン領域ＤＲ３，ＤＲ４の上面上にシリサイド膜が形成されない。その後、図８７から図８９に示すように、金属膜ＭＦおよびプロテクション膜ＩＦ１１が除去される。
【０１８９】
図９０は、図７５から図８９に示す製造工程を経て形成された半導体装置の断面図であり、特に、単位バイポーラトランジスタＵＢのエミッタ領域ＥＲを示すＳＥＭの写真である。図１５８は、図９０に示すＳＥＭ写真を模式的に示す模式図である。図９０に示すＳＥＭ写真においては、エミッタ領域ＥＲの上面には、シリサイド膜ＳＦ１が形成されており、このシリサイド膜ＳＦ１に複数の接続部材Ｃが接続されている。
【０１９０】
この図９０に示すように、エミッタ領域ＥＲに形成されたシリサイド膜ＳＦ１は、エミッタ領域ＥＲ内に広く拡散している。さらに、シリサイド膜ＳＦ１の膜厚は位置によって大きく異なっており、シリサイド膜ＳＦ１の膜厚は、不均一なものとなっている。
【０１９１】
このように、シリサイド膜ＳＦ１がエミッタ領域ＥＲ内に広く拡散し、さらに、シリサイド膜ＳＦ１の膜厚が不均一となるのは、残留絶縁膜ＳＩがエミッタ領域ＥＲ上に形成されることに起因する。
【０１９２】
プロテクション膜ＩＦ１１は、単位バイポーラトランジスタＵＢ上に厚く形成されるため、残留絶縁膜ＳＩは、エミッタ領域ＥＲ上に限られず、ベース領域ＢＲおよびコレクタ領域ＣＲ上にも形成される場合がある。
【０１９３】
ベース領域ＢＲやコレクタ領域ＣＲの上面上に残留絶縁膜ＳＩが形成された場合には、ベース領域ＢＲに形成されるシリサイド膜ＳＦ２やコレクタ領域ＣＲ上に形成されるシリサイド膜ＳＦ３がベース領域ＢＲやコレクタ領域ＣＲ内に広く拡散したり、膜厚が不均一なものとなる。
【０１９４】
このように、本実施の形態１に係る半導体装置１の製造方法によれば、上記比較例としての半導体装置の製造方法と比較して、単位バイポーラトランジスタＵＢに形成されるシリサイド膜ＳＦ１，ＳＦ２，ＳＦ３の膜厚を所望の厚さに均一に形成することができる。
【０１９５】
なお、本実施の形態１に係る半導体装置１の製造方法によれば、シリサイド膜ＳＦ１，ＳＦ２，ＳＦ３の膜厚を所望の厚さに均一に形成することができるため、上記図４に示すように、アレイ状に配列する単位バイポーラトランジスタＵＢのうち、中央部に位置する単位バイポーラトランジスタＵＢをダミー単位バイポーラトランジスタＤＵＢとせずに、単位バイポーラトランジスタＵＢ１として活用してもよい。なお、図９１は、中央部に位置する単位バイポーラトランジスタを単位バイポーラトランジスタＵＢ２として利用した場合の平面図である。図９０に示されるような、シリサイド膜ＳＦ１の膜厚は、中央部に位置する単位バイポーラトランジスタＵＢ１に関して、エミッタＥＲ部において特に顕著に膜厚の不均一性が発生することがわかっている。そこで、中央部に位置する単位バイポーラトランジスタＵＢ１にのみ本実施の形態１に係るダミーゲート電極ＵＤを用いてもよい。良好な素子特性を得るために、ＰＮＰバイポーラトランジスタ３９の周りに更にダミー単位バイポーラトランジスタＤＵＢを敷き詰めてもよい。
【０１９６】
（実施の形態２）
図９２から図９７を用いて、実施の形態２に係る半導体装置１および半導体装置の製造方法について説明する。なお、図９２から図９７に示す構成のうち、上記図１から図９１に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。
【０１９７】
図９２は、本実施の形態２に係る半導体装置１に設けられた単位バイポーラトランジスタＵＢの平面図である。
【０１９８】
この図９２に示すように、半導体基板の主表面上には、エミッタ領域ＥＲと、エミッタ領域ＥＲの周囲を取り囲むように形成された分離絶縁膜ＩＦ１と、分離絶縁膜ＩＦ１の周囲を取り囲むように形成されたベース領域ＢＲとが形成されている。さらに、ベース領域ＢＲの周囲を取り囲むように形成された分離絶縁膜ＩＦ２と、分離絶縁膜ＩＦ２の周囲を取り囲むように形成されたコレクタ領域ＣＲと、コレクタ領域ＣＲの周囲を取り囲むように形成された分離絶縁膜ＩＦ３とが形成されている。
【０１９９】
分離絶縁膜ＩＦ１の上面には、環状に形成された単位バイポーラ用ダミー電極ＵＤ７が形成されており、分離絶縁膜ＩＦ２の上面にも、環状に形成された単位バイポーラ用ダミー電極ＵＤ８が形成されている。分離絶縁膜ＩＦ３の上面にも、単位バイポーラ用ダミー電極ＵＤ９が形成されている。
【０２００】
図９３は、図９２のＸＣＩＩＩ−ＸＣＩＩＩ線における断面図である。この図９３に示すように、各単位バイポーラ用ダミー電極ＵＤ７〜ＵＤ９の上面には、コバルトシリサイドやニッケルシリサイドなどのシリサイド膜ＳＦ１２が形成されている。
【０２０１】
なお、図９４に示すように、本実施の形態２に係る半導体装置１においても、システムコントロールロジック８、ＲＡＭ３やＣＰＵには、シリサイド膜が形成されたＭＯＳトランジスタＴＲ１，ＴＲ２が配置されており、周辺回路ユニット１２、入出力回路９や電源回路３４などには、図９５に示すＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４が形成されている。
【０２０２】
このように、本実施の形態２に係る半導体装置１においても、上記図５５〜図５８に示すようにプロテクション膜ＩＦ１１を堆積する工程において、分離絶縁膜ＩＦ１，ＩＦ２，ＩＦ３の上面上には、単位バイポーラ用ダミー電極ＵＤ７，ＵＤ８，ＵＤ９が形成されている。このため、単位バイポーラトランジスタＵＢ上に形成されるプロテクション膜ＩＦ１１の膜厚と、ＭＯＳトランジスタＴＲ１，ＴＲ２の上面に形成されるプロテクション膜ＩＦ１１の膜厚と、ＭＯＳトランジスタＴＲ３，ＴＲ４の上面に形成されるプロテクション膜ＩＦ１１の膜厚とに差が生じることを抑制することができる。
【０２０３】
特に、本実施の形態２に係る半導体装置１の製造方法においては、図９２に示すように、単位バイポーラ用ダミー電極ＵＤ７，ＵＤ８，ＵＤ９は、環状に形成されているため、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面に形成されるプロテクション膜ＩＦ１１の膜厚が厚くなることを抑制することができる。
【０２０４】
なお、図９６は、バイポーラ用ダミー電極ＢＤの第１変形例を示す平面図である。この図９６に示す例においては、分離絶縁膜ＩＦ１の上面上には、環状に形成された単位バイポーラ用ダミー電極ＵＤ７が複数形成されている。分離絶縁膜ＩＦ２の上面上にも、環状に形成された単位バイポーラ用ダミー電極ＵＤ８が複数形成されており、分離絶縁膜ＩＦ３の上面上にも、環状に形成された単位バイポーラ用ダミー電極ＵＤ９が複数形成されている。
【０２０５】
図９７は、バイポーラ用ダミー電極ＢＤの第２変形例を示す平面図である。この図９７に示す例においては、分離絶縁膜ＩＦ１の上面上には、複数の単位バイポーラ用ダミー電極ＵＤ７が形成されている。また、分離絶縁膜ＩＦ２の上面にも、複数の単位バイポーラ用ダミー電極ＵＤ８が形成されている。さらに、分離絶縁膜ＩＦ３の上面にも複数の単位バイポーラ用ダミー電極ＵＤ９が形成されている。
（実施の形態３）
図９８から図１３６を用いて、本実施の形態３に係る半導体装置１について説明する。なお、図９８から図１３６に示す構成のうち、上記図１から図９７に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。本実施の形態３においては、ＭＯＳトランジスタのゲート電極にゲートラストを採用した例について説明する。
【０２０６】
図９８は、本実施の形態３に係る半導体装置１の単位バイポーラトランジスタＵＢの断面図である。図９９は、ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２を示す断面図である。図１００は、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４を示す断面図である。
【０２０７】
図９８に示すように、本実施の形態３に係る半導体装置においても、上記実施の形態１，２と同様に、単位バイポーラトランジスタＵＢの分離絶縁膜ＩＦ１の上面に単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２が形成され、分離絶縁膜ＩＦ２の上面に単位バイポーラ用ダミー電極ＵＤ３，ＵＤ４が形成され、さらに、分離絶縁膜ＩＦ３の上面に単位バイポーラ用ダミー電極ＵＤ５，ＵＤ６が形成されている。
【０２０８】
本実施の形態３においても、単位バイポーラトランジスタＵＢは、エミッタ領域ＥＲの上面に形成されたシリサイド膜ＳＦ１と、ベース領域ＢＲの上面に形成されたシリサイド膜ＳＦ２と、コレクタ領域ＣＲの上面に形成されたシリサイド膜ＳＦ３とを含む。
【０２０９】
シリサイド膜ＳＦ１〜ＳＦ３に接続部材Ｃが接続されており、接触抵抗の低減が図られている。
【０２１０】
図９９に示すＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ２は、たとえば、図１に示すＣＰＵ２やＲＡＭ３に設けられている。本実施の形態３に係る半導体装置においても、ＭＯＳトランジスタＴＲ１は、ソース領域ＳＲ１の上面に形成されたシリサイド膜ＳＦ４と、ドレイン領域ＤＲ１の上面に形成されたシリサイド膜ＳＦ５とを含む。同様に、ＭＯＳトランジスタＴＲ２は、ソース領域ＳＲ２の上面に形成されたシリサイド膜ＳＦ７と、ドレイン領域ＤＲ２の上面に形成されたシリサイド膜ＳＦ８とを含む。
【０２１１】
これにより、ＭＯＳトランジスタＴＲ１，ＴＲ２のソース領域ＳＲ１，ＳＲ２およびドレイン領域ＤＲ１，ＤＲ２の低抵抗化が図られている。
【０２１２】
その一方で、ＭＯＳトランジスタＴＲ１のゲート電極ＧＥ１の上面およびＭＯＳトランジスタＴＲ２のゲート電極ＧＥ２の上面には、シリサイド膜が形成されていない。
【０２１３】
図１００は、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４を示す断面図である。この図１００に示すように、ＭＯＳトランジスタＴＲ３およびＭＯＳトランジスタＴＲ４には、シリサイド膜は形成されていない。
【０２１４】
ここで、図１０１から図１０３を用いて、単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２の構造およびＭＯＳトランジスタＴＲ１〜ＴＲ４の構造について詳細に説明する。
【０２１５】
図１０１は、単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２を示す断面図である。この図１０１に示すように、単位バイポーラ用ダミー電極ＵＤ１は、分離絶縁膜ＩＦ１の上面に形成された絶縁膜ＩＦ２４と、絶縁膜ＩＦ２４の上面に形成された金属膜ＭＦ１と、金属膜ＭＦ１の上面に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の上面に形成された絶縁膜ＩＦ２５と、サイドウォールＳＷ１とを含む。
【０２１６】
同様に、単位バイポーラ用ダミー電極ＵＤ２も、分離絶縁膜ＩＦ１の上面に形成された絶縁膜ＩＦ２６と、絶縁膜ＩＦ２６の上面に形成された金属膜ＭＦ２と、金属膜ＭＦ２の上面に形成されたポリシリコン膜ＰＦ２と、ポリシリコン膜ＰＦ２の上面に形成された絶縁膜ＩＦ２７と、サイドウォールとを含む。
【０２１７】
絶縁膜ＩＦ２４，ＩＦ２６は、たとえば、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）などの高誘電率(High-k)材料から形成されている。金属膜ＭＦ１および金属膜ＭＦ２は、たとえば、窒化チタン（ＴｉＮ）などから形成されている。絶縁膜ＩＦ２５，ＩＦ２７は、窒化シリコン（ＳｉＮ）などから形成されている。
【０２１８】
なお、図９８に示す他の単位バイポーラ用ダミー電極ＵＤ３〜ＵＤ６も、単位バイポーラ用ダミー電極ＵＤ１，ＵＤ２と同様に構成されている。
【０２１９】
図１０２に示すように、ＭＯＳトランジスタＴＲ１は、ＮウエルＮＷ２の上面に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１の上面に形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１上に形成された絶縁膜ＩＦ２８と、サイドウォールＳＷ２とを備える。
【０２２０】
ゲート絶縁膜ＧＩ１は、ＨｆＳｉＯＮなどの高誘電率(High-k)材料から形成されている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に形成された金属膜ＭＦ３と、金属膜ＭＦ３上に形成されたポリシリコン膜ＰＦ３とを含む。金属膜ＭＦ３は、たとえば、窒化チタン（ＴｉＮ）などから形成されている。絶縁膜ＩＦ２８は、窒化シリコン（ＳｉＮ）などから形成されている。
【０２２１】
ＭＯＳトランジスタＴＲ２は、ＰウエルＰＷ２の上面上に形成されたゲート絶縁膜ＧＩ２と、キャップ膜ＣＰ１と、ゲート電極ＧＥ２と、サイドウォールＳＷ３とを含む。ゲート絶縁膜ＧＩ２も、たとえば、ＨｆＳｉＯＮなどの高誘電率(High-k)材料から形成されている。サイドウォールＳＷ３は、ゲート絶縁膜ＧＩ２の両側に設けられており、キャップ膜ＣＰ１は、サイドウォールＳＷ３の内側面およびゲート絶縁膜ＧＩ２の上面に亘って形成されている。キャップ膜ＣＰ１は、たとえば、ランタン化合物（La化合物）などから形成されている。ゲート電極ＧＥ２は、ポリシリコンや金属材料から形成されている。
【０２２２】
図１０３は、ＭＯＳトランジスタＴＲ３，ＴＲ４を示す断面図である。この図１０３に示すように、ＭＯＳトランジスタＴＲ３は、ＮウエルＮＷ３の上面に形成されたゲート絶縁膜ＧＩ３と、ゲート電極ＧＥ３と、ゲート電極ＧＥ３の上面上に形成された絶縁膜ＩＦ２９と、ゲート電極ＧＥ３の側面上に形成されたサイドウォールＳＷ４とを含む。
【０２２３】
なお、ゲート絶縁膜ＧＩ３も、ＨｆＳｉＯＮなどの高誘電率(High-k)材料から形成されている。金属膜ＭＦ４も、窒化チタン（ＴｉＮ）などから形成されている。絶縁膜ＩＦ２９も、窒化シリコン（ＳｉＮ）などから形成されている。
【０２２４】
ＭＯＳトランジスタＴＲ４は、ＰウエルＰＷ３の上面に形成されたゲート絶縁膜ＧＩ４と、ゲート絶縁膜ＧＩ４の両側に形成されたサイドウォールＳＷ５と、キャップ膜ＣＰ２と、ゲート電極ＧＥ４とを含む。キャップ膜ＣＰ２もサイドウォールＳＷ５の内側面からゲート絶縁膜ＧＩ４の上面に亘って形成されている。ゲート絶縁膜ＧＩ４は、ＨｆＳｉＯＮなどの高誘電率(High-k)材料から形成されている。キャップ膜ＣＰ２も、たとえば、ランタン化合物（La化合物）などから形成されている。ゲート電極ＧＥ４も、ポリシリコンや金属材料から形成されている。
【０２２５】
図１０４から図１２７を用いて、本実施の形態３に係る半導体装置１の製造方法について説明する。
【０２２６】
図１０４は、上記実施の形態１において説明した図１３に示す製造工程後の工程を示す断面図であり、単位バイポーラトランジスタＵＢが形成される領域における断面図である。図１０５は、図１０４に示す製造工程において、ＭＯＳトランジスタＴＲ１，ＴＲ２が形成される領域における断面図である。図１０６は、図１０４に示す製造工程において、ＭＯＳトランジスタＴＲ３，ＴＲ４が形成される領域における断面図である。
【０２２７】
これら図１０４から図１０６に示すように、半導体基板ＳＳの主表面上に、絶縁膜ＩＦ３０と、金属膜ＭＦ５と、ポリシリコン膜ＰＬ２と、絶縁膜ＩＦ３１とを順次形成する。絶縁膜ＩＦ３０は、ＨｆＳｉＯＮなどの高誘電率(High-k)材料から形成されている。金属膜ＭＦ５は、たとえば、窒化チタン膜から形成されている。絶縁膜ＩＦ３１は、窒化シリコン膜から形成されている。
【０２２８】
フォトレジスト膜を絶縁膜ＩＦ３１の上面に形成し、フォトレジスト膜をパターニングして、レジストパターン膜ＲＰ８を形成する。
【０２２９】
次に、図１０７から図１０９に示すように、レジストパターン膜ＲＰ８をマスクとして、絶縁膜ＩＦ３１、ポリシリコン膜ＰＬ２、金属膜ＭＦ５および絶縁膜ＩＦ３０をパターニングする。
【０２３０】
図１０７において、分離絶縁膜ＩＦ１の上面には、互いに間隔をあけて設けられた積層体ＬＢ１および積層体ＬＢ２が形成される。同様に、分離絶縁膜ＩＦ２の上面には、互いに間隔をあけて設けられた積層体ＬＢ３および積層体ＬＢ４が形成され、分離絶縁膜ＩＦ３の上面には、積層体ＬＢ５および積層体ＬＢ６が形成される。
【０２３１】
なお、積層体ＬＢ１は、分離絶縁膜ＩＦ１の上面に形成された絶縁膜ＩＦ２４と、絶縁膜ＩＦ２４の上面に形成された金属膜ＭＦ１と、金属膜ＭＦ１の上面に形成されたポリシリコン膜ＰＦ１と、ポリシリコン膜ＰＦ１の上面に形成された絶縁膜ＩＦ２５とを含む。なお、他の積層体ＬＢ２〜ＬＢ６も積層体ＬＢ１と同様に形成される。
【０２３２】
図１０８において、ＮウエルＮＷ２の上面には、積層体ＬＢ７が形成され、積層体ＬＢ７は、ゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１の上面に形成された絶縁膜ＩＦ２８とを含む。
【０２３３】
ＰウエルＰＷ２の上面には、積層体ＬＢ８が形成され、積層体ＬＢ８はゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２の上面に形成された金属膜ＭＦ６と、金属膜ＭＦ６の上面に形成されたポリシリコン膜ＰＦ５と、ポリシリコン膜ＰＦ５の上面に形成された絶縁膜ＩＦ３２とを含む。
【０２３４】
図１０９において、ＮウエルＮＷ３の上面には、積層体ＬＢ９が形成され、積層体ＬＢ９は、ゲート絶縁膜ＧＩ３と、ゲート絶縁膜ＧＩ３の上面に形成されたゲート電極ＧＥ３と、ゲート電極ＧＥ３の上面に形成された絶縁膜ＩＦ２９とを含む。ＰウエルＰＷ３の上面には、積層体ＬＢ１０が形成され、積層体ＬＢ１０は、ゲート絶縁膜ＧＩ４と、ゲート絶縁膜ＧＩ４の上面に形成された金属膜ＭＦ７と、金属膜ＭＦ７の上面に形成されたポリシリコン膜ＰＦ６と、ポリシリコン膜ＰＦ６の上面に形成された絶縁膜ＩＦ３３とを含む。
【０２３５】
その後、図１１０から図１１２に示すように、レジストパターン膜ＲＰ８を除去する。そして、各積層体ＬＢ１〜ＬＢ１０の側面上にサイドウォールを形成する。これにより、分離絶縁膜ＩＦ１〜ＩＦ３の上面に、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６が形成される。
【０２３６】
さらに、半導体基板ＳＳの主表面に各種不純物を導入することで、エミッタ領域ＥＲ、ベース領域ＢＲ、コレクタ領域ＣＲ、ソース領域ＳＲ１〜ＳＲ４およびドレイン領域ＤＲ１〜ＤＲ４を形成する。図１１２において、ＮウエルＮＷ３にソース領域ＳＲ３およびドレイン領域ＤＲ３が形成されることで、ＭＯＳトランジスタＴＲ３が形成される。
【０２３７】
次に、図１１３から図１１５に示すように、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６、積層体ＬＢ７，ＬＢ８，ＬＢ１０、およびＭＯＳトランジスタＴＲ３を覆うように、半導体基板ＳＳの主表面上にプロテクション膜ＩＦ３４を形成する。
【０２３８】
プロテクション膜ＩＦ３４を形成するときには、単位バイポーラ用ダミー電極ＵＤ１〜ＩＤ６が形成されているため、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面上に堆積したプロテクション膜ＩＦ３４の膜厚と、ＮウエルＮＷ２およびＰウエルＰＷ２上に堆積したプロテクション膜ＩＦ３４の膜厚とに差が生じることが抑制されている。
【０２３９】
次に、図１１６から図１１８に示すように、プロテクション膜ＩＦ３４にパターニングを施して、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６、積層体ＬＢ７および積層体ＬＢ８をプロテクション膜ＩＦ３４から露出させる。なお、図１１８に示すように、ＭＯＳトランジスタＴＲ３および積層体ＬＢ１０は、プロテクション膜ＩＦ３４によって覆われている。
【０２４０】
プロテクション膜ＩＦ３４にパターニングを施すときには、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲ上に位置するプロテクション膜ＩＦ３４の膜厚と、ソース領域ＳＲ１，ＳＲ２およびドレイン領域ＤＲ１，ＤＲ２上に位置するプロテクション膜ＩＦ３４の膜厚の差が小さいため、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲ上にプロテクション膜ＩＦ３４が残留することを抑制することができる。
【０２４１】
その後、金属膜ＭＦ８を堆積する。図１１６に示すように、金属膜ＭＦ８は、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面上に堆積される。図１１７に示すように、金属膜ＭＦ８はソース領域ＳＲ１，ＳＲ２およびドレイン領域ＤＲ１，ＤＲ２の上面上も堆積される。
【０２４２】
図１１８に示すように、ソース領域ＳＲ３，ＳＲ４およびドレイン領域ＤＲ３，ＤＲ４の上面は、プロテクション膜ＩＦ３４によって覆われており、プロテクション膜ＩＦ３４上に金属膜ＭＦ８が堆積する。次に、金属膜ＭＦ８を加熱し、エミッタ領域ＥＲ、ベース領域ＢＲ，コレクタ領域ＣＲ、ソース領域ＳＲ１，ＳＲ２およびドレイン領域ＤＲ１，ＤＲ２の上面上にシリサイド膜を形成する。
【０２４３】
エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面上にプロテクション膜の一部が残留することが抑制されているため、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲ上に均一な膜厚のシリサイド膜を形成することができる。
【０２４４】
次に、図１１９から図１２１に示すように、金属膜ＭＦ８およびプロテクション膜ＩＦ３４を除去する。これにより、図１１９に示すように、エミッタ領域ＥＲ上に形成されたシリサイド膜ＳＦ１と、ベース領域ＢＲ上に形成されたシリサイド膜ＳＦ２と、コレクタ領域ＣＲ上に形成されたシリサイド膜ＳＦ３とが露出する。
【０２４５】
なお、本実施の形態３においては、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６の上端部には、絶縁膜が形成されているため、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６の上端面には、シリサイド膜は形成されない。
【０２４６】
図１２０に示すように、ソース領域ＳＲ１，ＳＲ２上に形成されたシリサイド膜ＳＦ４，ＳＦ７と、ドレイン領域ＤＲ１，ＤＲ２上に形成されたシリサイド膜ＳＦ５，ＳＦ８が露出する。なお、ソース領域ＳＲ１上にシリサイド膜ＳＦ４が形成され、ドレイン領域ＤＲ１上にシリサイド膜ＳＦ５が形成されることで、ＭＯＳトランジスタＴＲ１が形成される。なお、ゲート電極ＧＥ１の上端部には、絶縁膜ＩＦ２８が形成されているため、ゲート電極ＧＥ１の上端部には、シリサイド膜は形成されない。
【０２４７】
同様に、積層体ＬＢ８の上端部も絶縁膜ＩＦ３２によって覆われているため、積層体ＬＢ８の上面にシリサイド膜は形成されない。図１２１に示すように、ゲート電極ＧＥ３の上端面は、絶縁膜ＩＦ２９によって覆われており、積層体ＬＢ１０の上端面も絶縁膜ＩＦ３３によって覆われている。さらに、ゲート電極ＧＥ３、積層体ＬＢ１０、ソース領域ＳＲ３，ＳＲ４およびドレイン領域ＤＲ３，ＤＲ４は、プロテクション膜ＩＦ３４によって覆われていたため、ゲート電極ＧＥ３、積層体ＬＢ１０、ソース領域ＳＲ３，ＳＲ４およびドレイン領域ＤＲ３，ＤＲ４上には、シリサイド膜は形成されない。
【０２４８】
次に、図１２２から図１２４に示すように、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６、ＭＯＳトランジスタＴＲ１、積層体ＬＢ８、ＭＯＳトランジスタＴＲ３、および積層体ＬＢ１０を覆うように、半導体基板ＳＳの主表面上にエッチングストッパＥＳを形成する。
【０２４９】
その次に、図１２５から図１２７に示すように、層間絶縁膜ＩＦ３５をエッチングストッパＥＳ上に堆積する。その後、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６の上端部に位置する絶縁膜、ゲート電極ＧＥ１，ＧＥ３上に形成された絶縁膜ＩＦ２８，ＩＦ２９および積層体ＬＢ８，ＬＢ１０の上端部に位置する絶縁膜ＩＦ３２，ＩＦ３３が露出するように、層間絶縁膜ＩＦ３５に平坦化処理を施す。
【０２５０】
次に、図１２８から図１３０に示すように、フォトレジスト膜を層間絶縁膜ＩＦ３５およびエッチングストッパＥＳ上に形成し、このフォトレジスト膜をパターニングして、レジストパターンＲＰ９を形成する。
【０２５１】
図１２９および図１３０に示すように、積層体ＬＢ８，ＬＢ１０の上端部に位置する絶縁膜ＩＦ３２，ＩＦ３３は、レジストパターンＲＰ９から露出する。その一方で、単位バイポーラ用ダミー電極ＵＤ１〜ＵＤ６、ＭＯＳトランジスタＴＲ１およびＭＯＳトランジスタＴＲ３は、レジストパターンＲＰ９によって覆われている。
【０２５２】
次に、図１３１から図１３３に示すように、図１２９に示す絶縁膜ＩＦ３２、ポリシリコン膜ＰＦ５、および金属膜ＭＦ６を除去すると共に、図１３０に示す絶縁膜ＩＦ３３、ポリシリコン膜ＰＦ６および金属膜ＭＦ７を除去する。これにより、図１３２および図１３３に示すように、ゲート絶縁膜ＧＩ２およびゲート絶縁膜ＧＩ４が露出する。
【０２５３】
次に、図１３４から図１３５に示すように、レジストパターンＲＰ９を除去する。その後、Ｌａ化合物膜を堆積し、その後、金属膜を堆積する。金属膜を堆積した後、ＣＭＰを用いて、Ｌａ化合物膜および金属膜を除去する。この結果、図１３５に示すように、サイドウォールＳＷ３の内周面およびゲート絶縁膜ＧＩ２の上面に亘って形成されたキャップ膜ＣＰ１と、ゲート電極ＧＥ２とが形成される。これにより、ＭＯＳトランジスタＴＲ２が完成する。
【０２５４】
同様に、図１３６に示すように、サイドウォールＳＷ５の内周面およびゲート絶縁膜ＧＩ４の上面に亘って延びるキャップ膜ＣＰ２と、キャップ膜ＣＰ２上に形成されたゲート電極ＧＥ４とが形成される。これにより、ＭＯＳトランジスタＴＲ４が形成される。
【０２５５】
その後、図９８から図１００に示すように、層間絶縁膜ＩＦ５および絶縁膜ＩＦ６を順次堆積する。その後、接続部材Ｃ、上層配線ＵＬおよび絶縁膜ＩＦ７を形成することで、本実施の形態３に係る半導体装置１を製作することができる。
【０２５６】
（実施の形態４）
図１３７から図１４０を用いて、本発明の実施の形態４に係る半導体装置１について説明する。なお、図１３７から図１４０に示す構成のうち、上記図１から図１３６に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。
【０２５７】
図１３７は、本実施の形態４に係る半導体装置に設けられた単位バイポーラトランジスタＵＢの断面図であり、図１３８は、ＭＯＳトランジスタＴＲ１，ＴＲ２を示す断面図である。図１３９は、ＭＯＳトランジスタＴＲ３，ＴＲ４を示す断面図である。
【０２５８】
図１３７に示すように単位バイポーラ用ダミー電極は、分離絶縁膜上に形成された積層絶縁膜ＩＦ１５と、この積層絶縁膜ＩＦ１５の上面上に形成されたメタル層ＭＧと、メタル層ＭＧの上面上に形成されたポリシリコン層ＰＬＧと、ポリシリコン層ＰＬＧ上に形成されたシリサイド膜ＳＦ１３と、サイドウォールとを含む。
【０２５９】
図１３８に示すように、ＭＯＳトランジスタＴＲ１のソース領域ＳＲ１、ドレイン領域ＤＲ１およびゲート電極ＧＥ１の上面には、シリサイド膜ＳＦ４、シリサイド膜ＳＦ５およびシリサイド膜ＳＦ６が形成されている。同様に、ＭＯＳトランジスタＴＲ２のソース領域ＳＲ２、ドレイン領域ＤＲ２およびゲート電極ＧＥ２の上面には、シリサイド膜ＳＦ７、シリサイド膜ＳＦ８およびシリサイド膜ＳＦ９が形成されている。その一方で、図１３９に示すように、ＭＯＳトランジスタＴＲ３，ＴＲ４のソース領域ＳＲ３，ＳＲ４、ドレイン領域ＤＲ３，ドレイン領域ＤＲ４およびゲート電極ＧＥ３，ＧＥ４の上面には、シリサイド膜は形成されていない。図１４０は、ｐ型ＭＯＳトランジスタＴＲ１およびｎ型ＭＯＳトランジスタＴＲ２をの詳細構造を示す断面図である。この図１４０に示すように、ＭＯＳトランジスタＴＲ１は、活性領域の上面に形成された積層絶縁膜ＩＦ１４の上面に形成されたメタル層ＭＧ１と、メタル層ＭＧ１の上面に形成されたポリシリコン層ＰＬＧ１とを含み、ポリシリコン層ＰＬＧ１の上面上にシリサイド膜ＳＦ６が形成されている。ＭＯＳトランジスタＴＲ２のゲート電極は、活性領域の上面に形成された積層絶縁膜ＩＦ１５の上面に形成されたメタル層ＭＧ２と、メタル層ＭＧ２の上面上に形成されたポリシリコン層ＰＬＧ２とを含み、ポリシリコン層ＰＬＧ２の上面にシリサイド膜ＳＦ９が形成されている。
【０２６０】
ＭＯＳトランジスタＴＲ１の積層絶縁膜ＩＦ１４は、活性領域の上面に形成された界面層ＩＦ１２と、界面層ＩＦ１２の上面に形成された高誘電絶縁膜ＩＦ１３とを含む。ＭＯＳトランジスタＴＲ２の積層絶縁膜ＩＦ１５は、活性領域の上面に形成された界面層ＩＦ２０と、界面層ＩＦ２０の上面に形成された拡散防止膜ＩＦ２１と、拡散防止膜ＩＦ２１の上面に形成された高誘電絶縁膜ＩＦ２２とを含む。
【０２６１】
なお、界面層ＩＦ１２，ＩＦ２０は、たとえば、酸化シリコン膜や窒化シリコン膜などから形成されている。拡散防止膜ＩＦ２１は、たとえば、０．３ｎｍ〜２．０ｎｍ程度のＡｌ2Ｏ3、Ａｌ、ＳｉＮなどから形成されている。高誘電絶縁膜ＩＦ１３，ＩＦ２２は、界面層ＩＦ２０よりも誘電率の高いＨｆＳｉＯＮなどの絶縁材料から形成されており、高誘電絶縁膜ＩＦ１３，ＩＦ２２の膜厚は１〜４ｎｍ程度である。
【０２６２】
メタル層ＭＧ１，ＭＧ２は、各ＭＯＳトランジスタを形成するに際に適した仕事関数を持つ金属で構成され、かつ、希土類またはＭｇが含まれている。
【０２６３】
なお、ＭＯＳトランジスタＴＲ４のゲート電極ＧＥ４は、ゲート電極ＧＥ２と同様の構成となっており、ＭＯＳトランジスタＴＲ３のゲート電極ＧＥ３も、ゲート電極ＧＥ１と同様に拡散防止膜ＩＦ２１は形成されておらず、界面層、高誘電絶縁膜、メタル層、ポリシリコン層ＰＬＧが順次積層された構成となっている。
【０２６４】
このようなゲート電極ＧＥ１〜ＧＥ４によれば、ｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる。
【０２６５】
このように、ゲート電極ＧＥ１〜ＧＥ４にｓｉｎｇｌｅ  ｍｅｔａｌ／ｄｕａｌ  ｈｉｇｈ−ｋ構造を採用した場合においては、単位バイポーラ用ダミー電極も、ゲート電極ＧＥ１またはゲート電極ＧＥ２と同様の構造となる。
【０２６６】
そして、本実施の形態３においても、上記実施の形態１，２と同様に、プロテクション膜ＩＦ１１をエッチングする際には、単位バイポーラトランジスタＵＢのエミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの周囲に単位バイポーラ用ダミー電極が形成されており、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面上にプロテクション膜ＩＦ１１が残留することが抑制されている。
【０２６７】
これにより、本実施の形態４においても、エミッタ領域ＥＲ、ベース領域ＢＲおよびコレクタ領域ＣＲの上面上に均一シリサイド膜を形成することができる。
【０２６８】
上記実施の形態１〜４においては、単位バイポーラトランジスタＵＢは、ベース領域ＢＲやコレクタ領域ＣＲおよび分離絶縁膜ＩＦ１，ＩＦ２などが環状に形成されており、上記実施の形態１〜４においては、このような単位バイポーラトランジスタに本願発明を適用した例について説明したが、エミッタ領域ＥＲおよびベース領域ＢＲが短冊状に形成されたバイポーラトランジスタにも本発明を適用することができる。
【０２６９】
図１４１は、単位バイポーラトランジスタＵＢの変形例を示す断面斜視図である。この図１４１に示す例においては、単位バイポーラトランジスタＵＢは、半導体基板ＳＳの主表面上に形成されたベース領域ＢＲと、ベース領域ＢＲの両側に形成されたエミッタ領域ＥＲ１，ＥＲ２と、ベース領域ＢＲおよびエミッタ領域ＥＲ１、ＥＲ２の間をとおる分離絶縁膜ＩＦ３６と、コレクタ領域ＣＲとを含む。単位バイポーラトランジスタＵＢは、ベース領域ＢＲの上面上に形成されたシリサイド膜ＳＦ２と、エミッタ領域ＥＲ１、ＥＲ２の上面に形成されたシリサイド膜ＳＦ１と、コレクタ領域ＣＲの上面に形成されたシリサイド膜ＳＦ３とを含む。
【０２７０】
分離絶縁膜ＩＦ３６は、ベース領域ＢＲ、エミッタ領域ＥＲ１，ＥＲ２の周囲を取り囲むように形成されている。分離絶縁膜ＩＦ３６は、半導体基板ＳＳの主表面において、エミッタ領域ＥＲ１およびコレクタ領域ＣＲの間と、ベース領域ＢＲおよびエミッタ領域ＥＲ１の間と、ベース領域ＢＲおよびエミッタ領域ＥＲ２の間とを通り、コレクタ領域ＣＲ、エミッタ領域ＥＲ１，ＥＲ２およびベース領域ＢＲを各々分離している。コレクタ領域ＣＲは、Ｎ型の不純物領域であり、エミッタ領域ＥＲ１，ＥＲ２は、Ｎ型の不純物領域である。ベース領域ＢＲは、Ｐ型の不純物領域である。
【０２７１】
半導体基板ＳＳ内には、埋込絶縁膜ＩＦ３７が形成されており、半導体基板ＳＳのうち、分離絶縁膜ＩＦ３６と埋込絶縁膜ＩＦ３７との間に位置する部分には、Ｐウエル領域ＰＷが形成されている。そして、Ｐウエル領域ＰＷによって、コレクタ領域ＣＲとエミッタ領域ＥＲ１、ＥＲ２とがｐｎ接合しており、ベース領域ＢＲとエミッタ領域ＥＲ１，ＥＲ２とがｐｎ接合している。分離絶縁膜ＩＦ３６の上面には、バイポーラ用ダミー電極ＢＤが形成されている。
【０２７２】
そして、図１０および図１２に示すＭＯＳトランジスタＴＲ１〜ＴＲ４と、図１４１に示す複数の単位バイポーラトランジスタＵＢを備えた半導体装置１を製造する過程において、プロテクション膜を形成するときには、バイポーラ用ダミー電極ＢＤを分離絶縁膜ＩＦ３６上に予め形成する。
【０２７３】
これにより、単位バイポーラトランジスタＵＢ上に堆積されるプロテクション膜の膜厚と、ＭＯＳトランジスタＴＲ１，ＴＲ２上に堆積されるプロテクション膜の膜厚とに差が生じることを抑制することができる。
【０２７４】
このように、図１４１に示すような単位バイポーラトランジスタＵＢを採用したとしても、シリサイド膜ＳＦ１〜ＳＦ３の膜厚にばらつきが生じることを抑制することができる。
【実施例１】
【０２７５】
図１４２から図１５７を用いて、バイポーラ用ダミー電極が形成された本発明の実施例に係る単位バイポーラトランジスタと、バイポーラ用ダミー電極が形成されていない比較例としての単位バイポーラトランジスタとを比較した実験結果について説明する。【０２７６】
図１４２は、バイポーラ用ダミー電極が形成されていない単位バイポーラトランジスタが設けられた比較用素子ＴＥＧ１を模式的に示す平面図である。図１４３から図１４５は、バイポーラ用ダミー電極が形成されていない複数の単位バイポーラトランジスタを含むバイポーラトランジスタが設けられた比較用素子ＴＥＧ２〜ＴＥＧ４を模式的に示す平面図である。【０２７７】
図１４２に示す比較用素子ＴＥＧ１においては、バイポーラ用ダミー電極が形成されていない単位バイポーラトランジスタが１つ形成されている。【０２７８】
図１４３に示す比較用素子ＴＥＧ２においては、アレイ状（５×５）に配列する複数の単位バイポーラトランジスタを含むバイポーラトランジスタ３８が形成されている。【０２７９】
そして、比較用素子ＴＥＧ２においては、アレイ状に配列する複数の単位バイポーラトランジスタＵＢのうち、中央部に配置された単位バイポーラトランジスタＵＢ２の特性を評価している。【０２８０】
図１４４に示す比較用素子ＴＥＧ３においては、アレイ状（５×５）に配列する複数の単位バイポーラトランジスタを含むバイポーラトランジスタ３８が形成されている。
【０２８１】
そして、比較用素子ＴＥＧ３においては、アレイ状に配列する複数の単位バイポーラトランジスタのうち、中央部に位置する単位バイポーラトランジスタより１つ外側に位置する単位バイポーラトランジスタＵＢ３の特性を評価する。【０２８２】
図１４５に示す比較用素子ＴＥＧ４においては、アレイ状（５×５）に配列する複数の単位バイポーラトランジスタを含むバイポーラトランジスタ３８が形成されている。そして、比較用素子ＴＥＧ４においては、アレイ状に配列する複数の単位バイポーラトランジスタのうち、最外周側に位置する単位バイポーラトランジスタＵＢ４の特性を評価する。
【０２８３】
図１４６は、バイポーラ用ダミー電極が形成された１つの単位バイポーラトランジスタが設けられた発明素子ＴＥＧ５を模式的に示す平面図である。図１４７から図１４９は、複数の単位バイポーラトランジスタを含むバイポーラトランジスタが形成された発明素子ＴＥＧ６〜ＴＥＧ８を模式的に示す平面図であり、各単位バイポーラトランジスタには、バイポーラ用ダミー電極が形成されている。【０２８４】
図１４６に示す発明素子ＴＥＧ５においては、バイポーラ用ダミー電極が形成された単位バイポーラトランジスタが１つ形成されている。図１４７に示す発明素子ＴＥＧ６においては、アレイ状に配列する複数の単位バイポーラトランジスタＵＢのうち、中央部に配置された単位バイポーラトランジスタＵＢ６の特性を評価している。図１４８に示す発明素子ＴＥＧ７においては、アレイ状（５×５）に配列する複数の単位バイポーラトランジスタを含むバイポーラトランジスタが形成されている。【０２８５】
そして、発明素子ＴＥＧ７においては、アレイ状に配列する複数の単位バイポーラトランジスタのうち、中央部に位置する単位バイポーラトランジスタより１つ外側に位置する単位バイポーラトランジスタＵＢ７の特性を評価する。【０２８６】
図１４９に示す発明素子ＴＥＧ８においては、アレイ状（５×５）に配列する複数の単位バイポーラトランジスタを含むバイポーラトランジスタが形成されている。
【０２８７】
そして、発明素子ＴＥＧ８においては、アレイ状に配列する複数の単位バイポーラトランジスタのうち、最外周側に位置する単位バイポーラトランジスタＵＢ８の特性を評価する。【０２８８】
図１５０から図１５３を用いて、単位バイポーラトランジスタＵＢ１〜ＵＢ４と、単位バイポーラトランジスタＵＢ５〜ＵＢ８とのベース−エミッタ間電圧について評価した結果を示す。なお、図１５０から図１５３に示す例においては、各単位バイポーラトランジスタにはＰＮＰ型のバイポーラトランジスタが採用されている。【０２８９】
ここで、図１５０および図１５１に示すグラフは、比較用素子ＴＥＧ１〜ＴＥＧ４が形成された複数の比較用基板を準備し、同一の比較用基板に形成された単位バイポーラトランジスタ同士のベース−エミッタ間電圧を比較している。同様に、図１５２および図１５３に示すグラフにおいては、発明素子ＴＥＧ５〜ＴＥＧ８が形成された複数の基板を準備し、同一の基板に形成された単位バイポーラトランジスタ同士のエミッタ−コレクタ間電圧を比較している。【０２９０】
図１５０に示すグラフは、比較用素子ＴＥＧ１の単位バイポーラトランジスタＵＢ１と、比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２とのＶｂｅ（ベース−エミッタ間電圧）の相関関係を示すグラフである。なお、このグラフの横軸は、比較用素子ＴＥＧ１の単位バイポーラトランジスタＵＢ１のベース−エミッタ間電圧を示し、縦軸は、比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２のベースエミッタ間電圧を示す。【０２９１】
図１５０に示すように、単位バイポーラトランジスタＵＢ１と単位バイポーラトランジスタＵＢ２のベース−エミッタ間電圧の相関関係は低く、バラツキが大きいことが分かる。【０２９２】
図１５１は、単位バイポーラトランジスタＵＢ２と、単位バイポーラトランジスタＵＢ３，ＵＢ４とのＶｂｅの相関関係を示すグラフである。図１５１において、横軸は、単位バイポーラトランジスタＵＢ２のベース−エミッタ間電圧を示し、縦軸は、単位バイポーラトランジスタＵＢ３，ＵＢ４のベース−エミッタ間電圧を示す。さらに、グラフ中の比較点ＥＰ１は、単位バイポーラトランジスタＵＢ２と、単位バイポーラトランジスタＵＢ３とのエミッタ−コレクタ間電圧を示し、比較点ＥＰ２は、単位バイポーラトランジスタＵＢ２と単位バイポーラトランジスタＵＢ４とのエミッタ−コレクタ間電圧を示す。【０２９３】
この図１５１に示すように、比較点ＥＰ１および比較点ＥＰ２のいずれにもばらつきが生じていることが分かる。【０２９４】
図１５２は、発明素子ＴＥＧ５の単位バイポーラトランジスタＵＢ５と、発明素子ＴＥＧ６の単位バイポーラトランジスタＵＢ６とのエミッタ−コレクタ間電圧の相関関係を示すグラフである。横軸は、単位バイポーラトランジスタＵＢ５のエミッタ−コレクタ間電圧を示し、縦軸は、単位バイポーラトランジスタＵＢ６のエミッタ−コレクタ間電圧を示す。この図１５２に示すように、単位バイポーラトランジスタＵＢ５と単位バイポーラトランジスタＵＢ６とのエミッタ−コレクタ間電圧に大きな差がないことが分かる。【０２９５】
図１５３は、発明素子ＴＥＧ６と、発明素子ＴＥＧ７，ＴＥＧ８とのエミッタ−コレクタ間電圧との相関関係を示すグラフである。このグラフの横軸は、発明素子ＴＥＧ６の単位バイポーラトランジスタＵＢ６のエミッタ−コレクタ間電圧を示し、縦軸は、発明素子ＴＥＧ７，ＴＥＧ８の単位バイポーラトランジスタＵＢ７，ＵＢ８のエミッタ−コレクタ間電圧を示すグラフである。なお、グラフ中の比較点ＥＰ３は、単位バイポーラトランジスタＵＢ６と単位バイポーラトランジスタＵＢ７とのエミッタ−コレクタ間電圧を示す点であり、比較点ＥＰ４は、単位バイポーラトランジスタＵＢ６と単位バイポーラトランジスタＵＢ８のエミッタ−コレクタ間電圧を示す点である。この図１５３に示すように、単位バイポーラトランジスタＵＢ６，ＵＢ７，ＵＢ８とにおいて、エミッタ−コレクタ間電圧に大きなバラツキが生じていないことが分かる。【０２９６】
ここで、図１５３に示された比較点と、上記図１５１に示された結果とを比較すると、図１５３に示された比較点の方がばらつきが小さいことがわかる。【０２９７】
このため、本発明に係る半導体装置１によれば、アレイ状に単位バイポーラトランジスタを配列させたときに、各単位バイポーラトランジスタのエミッタ−コレクタ間電圧に大きなバラツキが生じることを抑制することができることが判明した。【０２９８】
図１５０から図１５３を用いて、ＰＮＰバイポーラトランジスタについて比較例と実施例とを比較した例について説明したが、次に、図１５４から図１５７を用いて、ＮＰＮバイポーラトランジスタについて、比較例と実施例とを比較した結果について説明する。【０２９９】
図１５４は、比較用素子ＴＥＧ１の単位バイポーラトランジスタＵＢ１と、比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２とのエミッタ−コレクタ間電圧を比較した結果を示すグラフである。図１５５は、比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２と、比較用素子ＴＥＧ３、ＴＥＧ４の単位バイポーラトランジスタＵＢ３，ＵＢ４とを比較した結果を示すグラフである。【０３００】
図１５５のグラフ中に示す比較点ＥＰ５は、単位バイポーラトランジスタＵＢ２と単位バイポーラトランジスタＵＢ３とのエミッタ−コレクタ間電圧を示し、比較点ＥＰ６は、単位バイポーラトランジスタＵＢ２と、単位バイポーラトランジスタＵＢ４のエミッタ−コレクタ間電圧を示す。【０３０１】
図１５６は、発明素子ＴＥＧ５の単位バイポーラトランジスタＵＢ５と、発明素子ＴＥＧ６，ＴＥＧ７のエミッタ−コレクタ間電圧を示すグラフであり、図１５７は、発明素子ＴＥＧ６の単位バイポーラトランジスタＵＢ６と、発明素子ＴＥＧ７，ＴＥＧ８の単位バイポーラトランジスタＵＢ７，ＵＢ８のエミッタ−コレクタ間電圧を示すグラフである。なお、グラフ中の比較点ＥＰ７は、単位バイポーラトランジスタＵＢ６と、単位バイポーラトランジスタＵＢ７とのエミッタ−コレクタ間電圧を示し、比較点ＥＰ８は、単位バイポーラトランジスタＵＢ６と単位バイポーラトランジスタＵＢ８とのエミッタ−コレクタ間電圧を示す。【０３０２】
ここで、図１５４と図１５６とを比較すると、単位バイポーラトランジスタを１つ形成するような場合においても、本実施例の単位バイポーラトランジスタにおいては、ばらつきが小さいことが分かる。【０３０３】
なお、下記表２，表３は、各比較用素子、および発明素子の測定結果をまとめたグラフである。表２は、各比較用素子および発明素子のＰＮＰ単位バイポーラトランジスタにおいて、直流電流増幅率（ｈＦＥ）の実験結果をまとめた表である。「Ｍｅｄ（中央値）」と、「Ａｖｅｒａｇｅ（平均値）」「Ｓｉｇｍａ（σ）」、「Ｒａｎｇｅ（分布範囲）」、「Ｍａｘ」および「Ｍｉｎ」を示す。
【０３０４】
【表２】
0005480380.tif 000003
【０３０５】
この表２に示すように、発明素子ＴＥＧ７，ＴＥＧ８の単位バイポーラトランジスタＵＢ７，ＵＢ８の「Ｒａｎｇｅ（分布範囲）」は、比較用素子ＴＥＧ３，ＴＥＧ４の単位バイポーラトランジスタＵＢ３，ＵＢ４の「Ｒａｎｇｅ（分布範囲）」よりも狭いことが分かる。【０３０６】
下記表３は、各比較用素子および発明素子のＮＰＮ単位バイポーラトランジスタにおいて、直流電流増幅率（ｈＦＥ）の実験結果をまとめた表である。「Ｍｅｄ（中央値）」と、「Ａｖｅｒａｇｅ（平均値）」「Ｓｉｇｍａ（σ）」、「Ｒａｎｇｅ（分布範囲）」、「Ｍａｘ」および「Ｍｉｎ」を示す。
【０３０７】
【表３】
0005480380.tif 000004
【０３０８】
発明素子ＴＥＧ６の単位バイポーラトランジスタＵＢ６の「Ｒａｎｇｅ（分布範囲）」は、比較用素子ＴＥＧ２の単位バイポーラトランジスタＵＢ２の「Ｒａｎｇｅ（分布範囲）」よりも狭いことが分かる。同様に、発明素子ＴＥＧ７，ＴＥＧ８の単位バイポーラトランジスタＵＢ７，ＵＢ８の「Ｒａｎｇｅ（分布範囲）」は、比較用素子ＴＥＧ３，ＴＥＧ４の単位バイポーラトランジスタＵＢ３，ＵＢ４の「Ｒａｎｇｅ（分布範囲）」よりも狭いことが分かる。このため、本発明に係る半導体装置１によれば、各単位バイポーラトランジスタＵＢの直流電流増幅率（ｈＦＥ）が広い範囲に分布することを抑制することができることがわかる。【０３０９】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲にかぎられない。
【産業上の利用可能性】
【０３１０】
本発明は、半導体装置および半導体装置の製造方法に適用することができる。
【符号の説明】
【０３１１】
１  半導体装置、３  ＲＡＭ、４  タイマ、５  フラッシュメモリ、６  クロック生成回路、７  ＲＯＭ、８  システムコントロールロジック、９  入出力回路、１０  データバス、１１  アドレスバス、１２  周辺回路ユニット、１３，１４  変換器、１５  パワーオンリセット回路、１６，２８  基準電圧発生回路、１７  出力バッファ、１８  制御回路、１９  内部論理回路、２０  外部端子、２１  出力バッファ、２２，４７  静電保護ダイオード、２５  電源ライン、２６  グランドライン、２７  電源間クランプ回路、２９  制御信号、３０  充電回路、３１  コンパレータ、３２  バッファ制御論理回路、３３  出力信号、３４  電源回路、３８，３９，４０，６３  バイポーラトランジスタ、４１，４２，４３  抵抗、４４，５９  電源端子、４５  出力端子、４６  比較回路、４８，ＶＳＳ  接地端子、ＡＲ１，ＡＲ２  活性領域、ＢＤ  バイポーラ用ダミー電極、ＢＲ  ベース領域、Ｃ  接続部材、ＣＫ  内部クロック信号、ＣＬＫ  外部クロック信号、ＣＲ  コレクタ領域、ＤＡＲ  ダミー活性領域、ＤＡＲ１  第１ダミー活性領域、ＤＡＲ２  第２ダミー活性領域、ＤＥ，ＤＥ１，ＤＥ２  ダミー電極、ＤＲ１，ＤＲ２，ＤＲ３，ＤＲ４  ドレイン領域、ＤＵＢ  ダミー単位バイポーラトランジスタ、ＥＰ１，ＥＰ２，ＥＰ３，ＥＰ４，ＥＰ５，ＥＰ６，ＥＰ７，ＥＰ８  比較点、ＥＲ  エミッタ領域、ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４，  ゲート電極、ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ４  ゲート絶縁膜、ＩＦ１，ＩＦ２，ＩＦ３，ＩＦ８，ＩＦ１０  分離絶縁膜、ＩＦ４，ＩＦ６，ＩＦ７  絶縁膜、ＩＦ５  層間絶縁膜、ＩＦ１１  プロテクション膜、ＩＦ１５  積層絶縁膜、ＩＦ２０  界面層、ＩＦ２１  拡散防止膜、ＩＦ２２  高誘電絶縁膜、ＬＤＲ１，ＬＤＲ２，ＬＤＲ３，ＬＤＲ４  低濃度ドレイン領域、ＬＳＲ１，ＬＳＲ２，ＬＳＲ３，ＬＳＲ４  低濃度ソース領域、ＭＦ  金属膜、ＭＧ  メタル層、ＮＷ１，ＮＷ２，ＮＷ３，ＰＷ３  ウエル、ＰＦ，ＰＬ，ＰＬ１  ポリシリコン膜、ＰＬＧ  ポリシリコン層、ＰＮＰ  接合、ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５，ＲＰ６，ＲＰ７  レジストパターン膜、ＰＷ４  ウエル領域、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４，ＳＦ５，ＳＦ６，ＳＦ７，ＳＦ８，ＳＦ９，ＳＦ１０，ＳＦ１１，ＳＦ１２  シリサイド膜、ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４  ソース領域、ＳＳ  半導体基板、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５  サイドウォール、ＴＥＧ１〜ＴＥＧ４  比較用素子、ＴＥＧ５〜ＴＥＧ８  発明素子、ＵＢ１，ＵＢ２，ＵＢ３，ＵＢ４，ＵＢ５，ＵＢ６，ＵＢ７，ＵＢ８  単位バイポーラトランジスタ、ＵＤ１，ＵＤ２，ＵＤ３，ＵＤ４，ＵＤ５，ＵＤ６，ＵＤ７，ＵＤ８，ＵＤ９  単位バイポーラ用ダミー電極、ＵＤＥ１，ＵＤＥ２  単位ダミー電極、ＵＤＲ１，ＵＤＲ２  単位ダミー活性領域、ＵＬ  上層配線。
【図１】
0005480380.tif 000005
【図２】
0005480380.tif 000006
【図３】
0005480380.tif 000007
【図４】
0005480380.tif 000008
【図５】
0005480380.tif 000009
【図６】
0005480380.tif 000010
【図７】
0005480380.tif 000011
【図８】
0005480380.tif 000012
【図９】
0005480380.tif 000013
【図１０】
0005480380.tif 000014
【図１１】
0005480380.tif 000015
【図１２】
0005480380.tif 000016
【図１３】
0005480380.tif 000017
【図１４】
0005480380.tif 000018
【図１５】
0005480380.tif 000019
【図１６】
0005480380.tif 000020
【図１７】
0005480380.tif 000021
【図１８】
0005480380.tif 000022
【図１９】
0005480380.tif 000023
【図２０】
0005480380.tif 000024
【図２１】
0005480380.tif 000025
【図２２】
0005480380.tif 000026
【図２３】
0005480380.tif 000027
【図２４】
0005480380.tif 000028
【図２５】
0005480380.tif 000029
【図２６】
0005480380.tif 000030
【図２７】
0005480380.tif 000031
【図２８】
0005480380.tif 000032
【図２９】
0005480380.tif 000033
【図３０】
0005480380.tif 000034
【図３１】
0005480380.tif 000035
【図３２】
0005480380.tif 000036
【図３３】
0005480380.tif 000037
【図３４】
0005480380.tif 000038
【図３５】
0005480380.tif 000039
【図３６】
0005480380.tif 000040
【図３７】
0005480380.tif 000041
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図６０】
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【図９０】
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