(57)【特許請求の範囲】
【請求項１】
連続して入力される複数の入力信号を交互に波形等化処理する第１の波形等化処理手段及び第２の波形等化処理手段を備え、
前記第１の波形等化処理手段は、１つ前のデータの値を互いに異なる値で仮定して投機実行を行う第１の投機実行手段及び第２の投機実行手段と、を備え、
前記第２の波形等化処理手段は、１つ前のデータの値を互いに異なる値で仮定して投機実行を行う第３の投機実行手段及び第４の投機実行手段と、を備え、
前記第１の波形等化処理手段は、前記第１の投機実行手段及び前記第２の投機実行手段それぞれが、２つ前の前記入力信号の判定結果を示す値ａ、及び４つ前の前記入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えた信号を用いて投機実行を行い、前記第１の投機実行手段による投機実行の結果及び前記第２の投機実行手段による投機実行の結果のいずれか片方を用いて波形等化処理を行い、
前記第２の波形等化処理手段は、前記第３の投機実行手段及び前記第４の投機実行手段それぞれが、２つ前の前記入力信号の判定結果を示す値ａ、及び４つ前の前記入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えた信号を用いて投機実行を行い、前記第３の投機実行手段による投機実行の結果及び前記第４の投機実行手段による投機実行の結果のいずれか片方を用いて波形等化処理を行い、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれハーフレート型判定帰還等化処理を行う等化装置。
【請求項２】
請求項１に記載の等化装置において、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれ、
前記ａに対する係数を（１−α）、前記ｂに対する係数を−αとしたＦＩＲ（FiniteImpulse Response）フィルタと、
前記ＦＩＲフィルタの出力値に前記定数ｗ２を乗じた値を前記波形等化処理対象の入力信号に加える加算手段と、
を備える等化装置。
【請求項３】
請求項１に記載の等化装置において、
前記ａに係数（１−α）及び前記定数ｗ２を乗じた値を加える第１加算手段と、
前記ｂに係数−α及び前記定数ｗ２を乗じた値を加える第２加算手段と、
を備える等化装置。
【請求項４】
請求項３に記載の等化装置において、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれ、前記値ａ及び前記値ｂを入力としており、かつ合計の電流値が前記定数ｗ２に相当する２つの差動回路を備える等化装置。
【請求項５】
第１の波形等化処理手段及び第２の波形等化処理手段を用いることにより、連続して入力される複数の入力信号を交互に波形等化処理する等価方法であって、
前記第１の波形等化処理手段は、１つ前のデータの値を互いに異なる値で仮定して投機実行を行う第１の投機実行手段及び第２の投機実行手段と、を備え、
前記第２の波形等化処理手段は、１つ前のデータの値を互いに異なる値で仮定して投機実行を行う第３の投機実行手段及び第４の投機実行手段と、を備え、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれハーフレート型判定帰還等化処理を行う手段であり、
前記第１の波形等化処理手段において、前記第１の投機実行手段及び前記第２の投機実行手段それぞれが、２つ前の前記入力信号の判定結果を示す値ａ、及び４つ前の前記入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えた信号を用いて投機実行を行い、前記第１の投機実行手段による投機実行の結果及び前記第２の投機実行手段による投機実行の結果のいずれか片方を用いて波形等化処理を行い、
前記第２の波形等化処理手段において、前記第３の投機実行手段及び前記第４の投機実行手段それぞれが、２つ前の前記入力信号の判定結果を示す値ａ、及び４つ前の前記入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えた信号を用いて投機実行を行い、前記第３の投機実行手段による投機実行の結果及び前記第４の投機実行手段による投機実行の結果のいずれか片方を用いて波形等化処理を行う等化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定帰還型の等化処理を行う等化装置及び等化方法に関する。
【背景技術】
【０００２】
高速シリアル通信では、伝送路損失の周波数依存性等による符号（シンボル）間干渉（以下、ＩＳＩと記載）により受信器のデータ受信端でのアイパタンが閉口し、ビットエラーレートが悪化することが知られている。このＩＳＩによる波形劣化を受信回路側で補償する方法として、判定帰還型等化（以下、ＤＦＥと記載）とよばれる波形等化技術が知られている。ＤＦＥは、データ判定回路が受信信号を判定した結果に対応した後続ＩＳＩ量を後続ビットに負帰還することによりＩＳＩを除去する技術である。以下、この帰還信号の周期がシンボルレート（Ｔ）であるＤＦＥをフルレートＤＦＥと定義し、帰還信号の周期がシンボルレートの２倍（２Ｔ）であるＤＦＥをハーフレートＤＦＥと定義する。
【０００３】
高速シリアル通信では、ダブルデータレート方式と呼ばれるデータレートの周期（Ｔ）の２倍の周期（２Ｔ）の差動クロック（以下、ハーフレートクロック）の立ち上がりエッジタイミングを利用してフルレートデータを送受信する方式が主流である。例えば、この方式では１０Ｇｂ／ｓのデータレート通信を５ＧＨｚの差動クロックで実現する。
【０００４】
近年、通信速度向上に伴い、ＤＦＥにおいて、判定結果のフィードバックが次のビットのデータ受信に間に合わない、という問題が顕在化している。非特許文献１に記載の技術では、ｌｏｏｐ−ｕｎｒｏｌｌｉｎｇ型と呼ばれるＤＦＥを用いてこの問題を解決している。この方式は、直前の判定結果を次のビットまでにフィードバックせずに、直前のデータが１である場合と、−１である場合を仮定し、２並列で投機実行した双方の結果を判定し、前のビットの判定結果がわかった後で正しいデータを選択するという一般的な手法である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Meghelli, Mounir; Rylov, Sergey; Bulzacchelli, John; Rhee, Woogeun; Rylyakov, Alexander; Ainspan, Herschel; Parker, Ben; Beakes, Michael; Chung, Aichin; Beukema, Troy; Pepeljugoski, Petar; Shan, Lei; Kwark, Young; Gowda, Sudhir; Friedman, Daniel, "A 10Gb/s 5-Tap DFE / 4-Tap FFE Transceiver in 90nm CMOS," IEEE International Solid-State Circuits Conference, February 2006
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１に記載の手法を多タップのＤＦＥに適応しようとすると、２のＮ乗（Ｎはタップ数）のファクターで並列処理演算が増加し、面積やデータ決定時の選択処理が非常に複雑になってしまう。
【０００７】
本発明の目的は、高速通信においても使用することができ、かつ回路構成が複雑にならない等化装置及び等化方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、連続して入力される複数の入力信号を交互に波形等化処理する第１の波形等化処理手段及び第２の波形等化処理手段を備え、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれ、２つ前の前記入力信号の判定結果を示す値ａ、及び４つ前の前記入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えることにより波形等化処理を行う等化装置が提供される。
【発明の効果】
【０００９】
本発明によれば、高速通信においても使用することができ、かつ等化装置の構成が複雑にならない。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る等化装置の機能構成を示す図である。
【図２】実施形態と比較例において信号波形の差をシミュレーションした結果を示す図である。
【図３】第２の実施形態に係る等化装置に係る第１の波形等化処理部の機能構成を示す図である。
【図４】図３に示した加算部の具体的な構成例を示している。
【図５】比較例に係る等化装置の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、第１の実施形態に係る等化装置の機能構成を示す図である。この等化装置は、ハーフレート型判定帰還等化処理を行う装置であり、第１の波形等化処理部１００及び第２の波形等化処理部２００を備えている。第１の波形等化処理部１００及び第２の波形等化処理部２００は、連続して入力される複数の入力信号を交互に波形等化処理する。そして第１の波形等化処理部１００及び第２の波形等化処理部２００は、それぞれ、２つ前の入力信号の判定結果を示す値ａ、及び４つ前の入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えることにより波形等化処理を行う。以下、詳細に説明する。
【００１３】
第１の波形等化処理部１００は、第１投機処理部１０２及び第２投機処理部１０４を備えている。第１投機処理部１０２及び第２投機処理部１０４は、前のデータが１である場合と、−１である場合を仮定し、２並列で作動クロックｃｋｅにて投機実行する。これら投機実行された２つのデータは、選択部１０６に入力される。選択部１０６はその前の判定データｂ´を用いてデータを選択することで、正しい現在の判定データａを得る。
【００１４】
また第２の波形等化処理部２００も同様に第１投機処理部２０２及び第２投機処理部２０４を備えている。第１投機処理部２０２及び第２投機処理部２０４は、前のデータが１である場合と、−１である場合を仮定し、２並列で作動クロックｃｋｏにて投機実行する。これら投機実行された２つのデータは、選択部２０６に入力される。選択部２０６はその前の判定データｂを用いてデータを選択することで、正しい現在の判定データａ´を得る。
【００１５】
なお現在の判定データａは、ラッチ用のフリップフロップ回路１０８においてラッチされ、次回の処理で判定データｂとして使用される。同様に現在の判定データａ´は、ラッチ用のフリップフロップ回路２０８においてラッチされ、次回の処理で判定データｂ´として使用される。
【００１６】
また第１の波形等化処理部１００は、ＦＩＲ（Finite Impulse Response）フィルタ１１０及び加算部１１２を備えている。ＦＩＲフィルタ１１０は、ａに対する係数を（１−α）、ｂに対する係数を−αとしたＦＩＲフィルタであり、ａ×（１−α）とｂ×（−α）の和を出力する。加算部１１２は、ＦＩＲフィルタ１１０の出力値に定数ｗ２を乗じた値を波形等化処理対象の入力信号に加える。
【００１７】
同様に第２の波形等化処理部２００は、ＦＩＲフィルタ２１０及び加算部２１２を備えている。ＦＩＲフィルタ１１０は、ａ´に対する係数を（１−α）、ｂ´に対する係数を−αとしたＦＩＲフィルタであり、ａ´×（１−α）とｂ´×（−α）の和を出力する。加算部２１２は、ＦＩＲフィルタ２１０の出力値に定数ｗ２を乗じた値を波形等化処理対象の入力信号に加える。
【００１８】
なおＦＩＲフィルタ１１０，２１０の特性は、以下の式で示される。
Ｈ（ｚ）＝（１−α）−α・ｚ−１
【００１９】
次に、本実施形態の作用及び効果について説明する。信号パスｆｂ２ｅとｆｂ２ｏは投機実行に必要な２つの加算器を駆動するために、負荷が重く波形がなまるために高速化が難しい。これに対して、本実施形態では、セレクタに利用するラッチデータｂは判定データａの前のクロックタイミングのデータである。
【００２０】
図５は、比較例に係る等化装置の構成を示す図である。また図２は、本実施形態と比較例において信号波形の差をシミュレーションした結果である。この等化装置はＦＩＲフィルタ１１０，２１０を有していない点を除いて図１に係る等化装置と同様の構成である。そして図２に示すように、実施形態に係る等化装置では、加算部に入力される信号の遷移時間が、比較例にかかる等化装置と比較して短い。すなわち本実施形態では、判定データａとラッチデータｂを入力とするＦＩＲフィルタ１１０を加算部１１２の前に配置することで、信号の遷移時間を短縮することができる。従って高速通信に対応でき、かつ簡単な回路構成ですむ。
【００２１】
この理由について詳細に説明する。２パターンを投機実行するためには、その双方に帰還信号を帰還するため、負荷が重く遅延が大きくなる。またこれに伴い、配線が増えるためその寄生容量が大きく、負荷が重く遅延が大きい。これらはいずれも、負荷容量の増加によるＲＣ遅延による速度劣化が原因である。このＲＣ遅延は波形の鈍化を引き起こし、信号の安定時間が増加してしまう。
【００２２】
一般的に、ＤＦＥのフィードバック信号はデータ遷移がなければ、フィードバックが次のデータ判定までに間に合わない場合でも前データ値がラッチで保持されているので、データ判定タイミングでの波形状態が十分に波形等化されているのと同等になる。これに対して、データが遷移する時は、データ判定タイミングでのデータ信号レベルが、データ遷移しない場合と同信号レベルに達していない場合、波形等化が不完全となる。つまり、データ遷移時の信号波形の遷移時間がＤＦＥの動作速度を律速する。従って、データ遷移時のデータ信号レベルが、データ遷移しない場合と同レベルになるまでの時間を短縮することがＤＦＥの高速化へつながる。
【００２３】
ここで、データ遷移時にＲＣ遅延による波形が安定するまでの時間（セトリング時間）を短縮するために、ＦＩＲフィルタ１１０，２１０の２タップ目の係数をマイナスとすることで、このフィルタがハイパスフィルタとして動作し、遷移信号が遷移しない場合の信号レベルと等しくなるまでの時間を短縮することができる。
【００２４】
図３は、第２の実施形態に係る等化装置に係る第１の波形等化処理部１００の機能構成を示す図である。なお第２の波形等化処理部２００の機能構成も、第１の波形等化処理部１００と同様であるが、ここでは説明を省略する。
【００２５】
本実施形態に係る波形等化処理部１００は、加算部１１２が、ａ×（１−α）及びｂ×（−α）を個別に第１投機処理部１０２及び第２投機処理部１０４に加算している。
【００２６】
図４は、図３に示した加算部１１２の具体的な構成例を示している。本図に示す例において加算部１１２は２つの差動対１１２ａ，１１２ｂを有している。これら２つの差動対１１２ａ，１１２ｂの出力端は、出力差動ノード１１４に接続されている。差動対１１２ａの入力データは判定データａ（Ｖｆｂ２ｅ）であり、差動対１１２ｂの入力データはラッチデータｂ（Ｖｓｌｅ）である。また、差動対１１２ａの電流源の電流量は（１−α）・Ｉｔｐ２であり、差動対１１２ｂの電流源の電流量はα・Ｉｔｐ２である。ここでＩｔｐ２は２タップ目のＤＦＥに必要な電流量であり、図３のｗ２に相当する量を実現する電流量である。またラッチデータｂが入力される差動対１１２ｂの出力の極性を、差動対１１２ａの極性から反転させることで、ＦＩＲフィルタの係数（−α）を実現している。
【００２７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またＦＩＲフィルタ１１０，２１０を加算部１１２，２１２の前にゲートとして配置した場合と比較して、ゲートによる遅延時間が少なくなるため、フィードバックをさらに高速にすることができる。
【００２８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以下、参考形態の例を付記する。
１．  連続して入力される複数の入力信号を交互に波形等化処理する第１の波形等化処理手段及び第２の波形等化処理手段を備え、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれ、２つ前の前記入力信号の判定結果を示す値ａ、及び４つ前の前記入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えることにより波形等化処理を行う等化装置。
２．  １．に記載の等化装置において、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれ、
前記ａに対する係数を（１−α）、前記ｂに対する係数を−αとしたＦＩＲ（FiniteImpulse Response）フィルタと、
前記ＦＩＲフィルタの出力値に前記定数ｗ２を乗じた値を前記波形等化処理対象の入力信号に加える加算手段と、
を備える等化装置。
３．  １．に記載の等化装置において、
前記ａに係数（１−α）及び前記定数ｗ２を乗じた値を加える第１加算手段と、
前記ａに係数−α及び前記定数ｗ２を乗じた値を加える第２加算手段と、
を備える等化装置。
４．  ３．に記載の等化装置において、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれ、前記値ａ及び前記値ｂを入力としており、かつ合計の電流値が前記定数ｗ２に相当する２つの差動回路を備える等化装置。
５．  １．〜４．のいずれか一つに記載の等化装置において、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれハーフレート型判定帰還等化処理を行う等化装置。
６．  第１の波形等化処理手段及び第２の波形等化処理手段を用いることにより、連続して入力される複数の入力信号を交互に波形等化処理する等価方法であって、
前記第１の波形等化処理手段及び前記第２の波形等化処理手段は、それぞれ、２つ前の前記入力信号の判定結果を示す値ａ、及び４つ前の前記入力信号の判定結果を示す値ｂそれぞれに定数ｗ２を乗じた値を波形等化処理対象の入力信号に加えることにより波形等化処理を行う等化方法。
【符号の説明】
【００２９】
１００   波形等化処理部
１０２    第１投機処理部
１０４   第２投機処理部
１０６   選択部
１０８   フリップフロップ回路
１１０   ＦＩＲフィルタ
１１２   加算部
１１２ａ  差動対
１１２ｂ  差動対
１１４   出力差動ノード
２００   波形等化処理部
２０２    第１投機処理部
２０４   第２投機処理部
２０６   選択部
２０８   フリップフロップ回路
２１０   ＦＩＲフィルタ
２１２   加算部
【図１】
0005556361.tif 000002
【図２】
0005556361.tif 000003
【図３】
0005556361.tif 000004
【図４】
0005556361.tif 000005
【図５】
0005556361.tif 000006