(57)【特許請求の範囲】
【請求項１】
入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する電源回路において、
入力された制御信号に応じた電流を前記入力端子ＩＮから出力端子ＯＵＴに出力する出力ドライバトランジスタと、
入力された制御信号に応じて該出力ドライバトランジスタの動作制御を行うバッファ回路部と、
前記出力電圧Ｖｏｕｔに比例した比例電圧Ｖ１が所定の基準電圧Ｖｒ１になるように該バッファ回路部を介して前記出力ドライバトランジスタの動作制御を行う誤差増幅回路部と、
を有し、
前記バッファ回路部は、
出力端が接地された第１のトランジスタと、
該第１のトランジスタの負荷となる第２のトランジスタと、
を備え、
前記誤差増幅回路部は、
１対のトランジスタからなる差動対と、
該差動対の負荷をなすトランジスタで形成されたカレントミラー回路と、
前記差動対及び該カレントミラー回路を駆動する電流を供給する定電流源と、
前記差動対の一方のトランジスタと該トランジスタの負荷をなす前記カレントミラー回路のトランジスタとの間に接続された第３のトランジスタと、
を備え、
前記第１及び第２の各トランジスタは、前記誤差増幅回路部の前記カレントミラー回路を形成する各トランジスタと同じ極性のトランジスタであり、前記第１及び第３の各トランジスタの制御電極が接続され、該接続部が前記差動対の一方のトランジスタと前記第３のトランジスタとの接続部に接続されることを特徴とする電源回路。
【請求項２】
前記誤差増幅回路部は、前記差動対の他方のトランジスタと該トランジスタの負荷をなす前記カレントミラー回路のトランジスタとの間に接続された第４のトランジスタを備え、該第４のトランジスタの制御電極は、前記差動対の他方のトランジスタと該第４のトランジスタとの接続部に接続されることを特徴とする請求項１記載の電源回路。
【請求項３】
前記各トランジスタはＭＯＳトランジスタをなし、前記第１のトランジスタは、ドレインが接地され、ソースとサブストレートゲートが出力ドライバトランジスタのゲートに接続され、ゲートが前記誤差増幅回路部の出力端に接続されることを特徴とする請求項１又は２記載の電源回路。
【請求項４】
前記第２のトランジスタは、前記誤差増幅回路部の前記カレントミラー回路を形成する各トランジスタとカレントミラー回路を形成することを特徴とする請求項３記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリーズレギュレータを使用した電源回路に関し、負荷電流の急峻な変動に対して高速に応答し、出力電圧の変動を低減する電源回路に関するものである。
【背景技術】
【０００２】
図３は、シリーズレギュレータを使用した従来の電源回路の例を示した回路図である（例えば、特許文献１参照。）。
図３の電源回路１００では、定常状態においては、誤差増幅器１０３及びバッファ回路１０４は、分圧電圧Ｖ１０１と基準電圧Ｖｒ１０１が等しくなるように出力ドライバトランジスタＭ１０５を制御し、負荷１１０に一定の電流を供給した状態で出力電圧Ｖｏｕｔを安定化している。ここで、出力端子ＯＵＴから負荷１１０に出力される出力電流ｉｏｕｔが急峻に増加すると出力電圧Ｖｏｕｔが低下する。該電圧低下分を抵抗Ｒ１０１及びＲ１０２で分圧した電圧が誤差増幅器１０３のＮＭＯＳトランジスタＭ１０２にフィードバックされ、ＮＭＯＳトランジスタＭ１０２はオフする方向に動く。
【０００３】
一方、ＰＭＯＳトランジスタＭ１０３及びＭ１０４はカレントミラー回路を形成しているため、ＰＭＯＳトランジスタＭ１０３及びＭ１０４から出力される電流が定電流源ｉ１０１から供給される電流よりも小さくなり、該電流が小さくなった分だけＰＭＯＳトランジスタＭ１０６のゲート容量に充電された電荷を放電し、ＰＭＯＳトランジスタＭ１０６がオンする方向に動作する。ＰＭＯＳトランジスタＭ１０６は出力ドライバトランジスタＭ１０５よりも小さなサイズでよいため、定電流源ｉ１０１の電流が小さくても応答速度への影響は小さい。更に、ＰＭＯＳトランジスタＭ１０７がＰＭＯＳトランジスタＭ１０４とカレントミラー回路を構成しているため、ＰＭＯＳトランジスタＭ１０７からの電流が減少する。
【０００４】
したがって、ＰＭＯＳトランジスタＭ１０６の電荷を引き抜く能力とＰＭＯＳトランジスタＭ１０７の電流減少分が出力ドライバトランジスタＭ１０５のゲート容量を放電する能力となり、速やかに出力ドライバトランジスタＭ１０５のゲート電圧を低下させて出力ドライバトランジスタＭ１０５をオンする方向に制御し、出力電圧Ｖｏｕｔが上昇する。最終的には、分圧電圧Ｖ１０１と基準電圧Ｖｒ１０１が等しくなるように出力電圧Ｖｏｕｔを安定化させる。電源回路１００では、回路の定常電流は定電流源ｉ１０１から供給される電流で決まり、また、ＰＭＯＳトランジスタＭ１０７は、ＰＭＯＳトランジスタＭ１０３及びＭ１０４とカレントミラー回路を構成しているため、製造過程で多少のトランジスタのばらつきが発生しても、定常電流の極端な増加、応答特性の極端な悪化にはならない。
【０００５】
このようにして、電源回路１００は、出力ドライバトランジスタＭ１０５のゲート容量を高速に充放電するための回路をＰＭＯＳトランジスタＭ１０６及びＭ１０７のわずか２個のＭＯＳトランジスタで実現することによって、面積の大幅な増加を招くことなく、従来回路よりも低消費電力で、製造過程で発生するトランジスタのばらつきの影響が小さく、負荷電流の急峻な変動に対して高速に応答することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、図３で示した電源回路１００では、ＰＭＯＳトランジスタＭ１０３のドレイン電圧とＰＭＯＳトランジスタＭ１０４のドレイン電圧とに著しい電圧差が発生して誤差増幅器１０３の入力換算オフセット電圧が大きくなるため、電源回路１００の出力電圧誤差になっていた。例えば、出力ドライバトランジスタＭ１０５、ＰＭＯＳトランジスタＭ１０３、Ｍ１０４、Ｍ１０６及びＭ１０７は、同一導電型でサイズの等しいＰＭＯＳトランジスタであり、同一の定電流値で駆動されているものとする。
このとき、ＰＭＯＳトランジスタＭ１０４のゲート−ソース間電圧をＶｇｓ１０４とすると、ＰＭＯＳトランジスタＭ１０４のドレイン電圧Ｖｄ１０４は、下記（ａ）式のようになる。
Ｖｄ１０４＝Ｖｄｄ＋Ｖｇｓ１０４………………（ａ）
【０００７】
一方、出力ドライバトランジスタＭ１０５及びＰＭＯＳトランジスタＭ１０６の各ゲート−ソース間電圧をＶｇｓ１０５及びＶｇｓ１０６とすると、ＰＭＯＳトランジスタＭ１０３のドレイン電圧Ｖｄ１０３は、下記（ｂ）式のようになり、ドレイン電圧Ｖｄ１０３とＶｄ１０４とで電圧差が発生していることが分かる。
Ｖｄ１０３＝Ｖｄｄ＋Ｖｇｓ１０５＋Ｖｇｓ１０６………………（ｂ）
【０００８】
このため、ドレイン電圧に依存するチャネル長変調効果の影響がＰＭＯＳトランジスタＭ１０３とＭ１０４とで異なり、これがオフセット電圧になっていた。差動対を構成するＮＭＯＳトランジスタＭ１０１とＭ１０２においても、同様にドレイン電圧差が発生してオフセット電圧になっていた。
このようなオフセット電圧は、製造過程で発生するばらつきや、電源電圧Ｖｄｄの変化や、温度変化等の様々な要因によって変化するため、安定した電圧を供給するという電源回路の本来の目的を達成できなくなる可能性があった。
【０００９】
本発明は、このような問題を解決するためになされたものであり、実際のＩＣ製造過程で発生するトランジスタ特性のばらつきによる影響を受けず、簡単な回路の追加によって、大幅な面積の増大を招くことなく、また、出力電圧の誤差を大きくすることなく負荷電流の急峻な変動に対して高速に応答することができると共に低消費電力化を図ることができる電源回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る電源回路は、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する電源回路において、
入力された制御信号に応じた電流を前記入力端子ＩＮから出力端子ＯＵＴに出力する出力ドライバトランジスタと、
入力された制御信号に応じて該出力ドライバトランジスタの動作制御を行うバッファ回路部と、
前記出力電圧Ｖｏｕｔに比例した比例電圧Ｖ１が所定の基準電圧Ｖｒ１になるように該バッファ回路部を介して前記出力ドライバトランジスタの動作制御を行う誤差増幅回路部と、
を有し、
前記バッファ回路部は、
出力端が接地された第１のトランジスタと、
該第１のトランジスタの負荷となる第２のトランジスタと、
を備え、
前記誤差増幅回路部は、
１対のトランジスタからなる差動対と、
該差動対の負荷をなすトランジスタで形成されたカレントミラー回路と、
前記差動対及び該カレントミラー回路を駆動する電流を供給する定電流源と、
前記差動対の一方のトランジスタと該トランジスタの負荷をなす前記カレントミラー回路のトランジスタとの間に接続された第３のトランジスタと、
を備え、
前記第１及び第２の各トランジスタは、前記誤差増幅回路部の前記カレントミラー回路を形成する各トランジスタと同じ極性のトランジスタであり、前記第１及び第３の各トランジスタの制御電極が接続され、該接続部が前記差動対の一方のトランジスタと前記第３のトランジスタとの接続部に接続されるものである。
【００１１】
また、前記誤差増幅回路部は、前記差動対の他方のトランジスタと該トランジスタの負荷をなす前記カレントミラー回路のトランジスタとの間に接続された第４のトランジスタを備え、該第４のトランジスタの制御電極は、前記差動対の他方のトランジスタと該第４のトランジスタとの接続部に接続されるようにしてもよい。
【００１２】
具体的には、前記各トランジスタはＭＯＳトランジスタをなし、前記第１のトランジスタは、ドレインが接地され、ソースとサブストレートゲートが出力ドライバトランジスタのゲートに接続され、ゲートが前記誤差増幅回路部の出力端に接続されるようにした。
【００１３】
この場合、前記第２のトランジスタは、前記誤差増幅回路部の前記カレントミラー回路を形成する各トランジスタとカレントミラー回路を形成するようにした。
【発明の効果】
【００１４】
本発明の電源回路によれば、出力ドライバトランジスタのゲート容量を高速に充放電するための回路を第１及び第２の各トランジスタのわずか２個のトランジスタで実現することによって、面積の大幅な増加を招くことなく、従来回路よりも低消費電力で、製造過程で発生するトランジスタのばらつきの影響が小さく、負荷電流の急峻な変動に対して高速に応答することができると共に、前記差動対の一方のトランジスタと該トランジスタの負荷をなす前記カレントミラー回路のトランジスタとの間に第３のトランジスタを設けたことにより、誤差増幅回路部にオフセット電圧が発生することを防止でき、製造過程で発生するばらつきをより一層低減させることができると共に、入力電圧Ｖｄｄの変化や、温度変化等の様々な要因に影響を受けないようにすることができ、安定した電圧を供給することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態における電源回路の構成例を示した回路図である。
【図２】本発明の第２の実施の形態における電源回路の構成例を示した回路図である。
【図３】シリーズレギュレータを使用した従来の電源回路の例を示した回路図である。
【発明を実施するための形態】
【００１６】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の構成例を示した回路図である。
図１の電源回路１は、入力端子ＩＮに入力された電源電圧Ｖｄｄを所定の電圧に変換し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。
【００１７】
電源回路１は、所定の基準電圧Ｖｒ１を生成して出力する基準電圧源２と、出力電圧Ｖｏｕｔを分圧し分圧電圧Ｖ１として出力する出力電圧設定用の抵抗Ｒ１、Ｒ２と、分圧電圧Ｖ１と基準電圧Ｖｒ１の電圧比較を行う誤差増幅器３と、該誤差増幅器３によって制御されるバッファ回路４と、該バッファ回路４によって制御されるＰＭＯＳトランジスタからなる出力ドライバトランジスタＭ５とで構成されている。
誤差増幅器３は、差動対をなすＮＭＯＳトランジスタＭ１，Ｍ２、該差動対の負荷をなすカレントミラー回路を形成するＰＭＯＳトランジスタＭ３，Ｍ４、ＮＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３との間に接続されたＰＭＯＳトランジスタＭ８、及びこれらのＭＯＳトランジスタに電流を供給する定電流源ｉ１で構成されている。また、バッファ回路４は、ＰＭＯＳトランジスタＭ６及びＭ７で構成されている。
【００１８】
なお、基準電圧源２、抵抗Ｒ１，Ｒ２及び誤差増幅器３は誤差増幅回路部を、バッファ回路４はバッファ回路部をそれぞれなし、ＰＭＯＳトランジスタＭ６が第１のトランジスタを、ＰＭＯＳトランジスタＭ７が第２のトランジスタを、ＰＭＯＳトランジスタＭ８が第３のトランジスタをそれぞれなす。
【００１９】
誤差増幅器３において、ＰＭＯＳトランジスタＭ３及びＭ４の各ソースは電源電圧Ｖｄｄにそれぞれ接続され、ＰＭＯＳトランジスタＭ３及びＭ４の各ゲートは接続されて該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されている。ＰＭＯＳトランジスタＭ３のドレインはＰＭＯＳトランジスタＭ８のソースに接続され、ＰＭＯＳトランジスタＭ８のゲートとドレインはＮＭＯＳトランジスタＭ１のドレインにそれぞれ接続され、ＰＭＯＳトランジスタＭ４のドレインはＮＭＯＳトランジスタＭ２のドレインに接続されている。ＮＭＯＳトランジスタＭ１及びＭ２の各ソースは接続され、該接続部と接地電圧との間に定電流源ｉ１が接続されている。また、ＮＭＯＳトランジスタＭ１のゲートには基準電圧Ｖｒ１が入力され、ＮＭＯＳトランジスタＭ２のゲートには分圧電圧Ｖ１が入力されている。
【００２０】
また、電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＭ７及びＭ６が直列に接続され、ＰＭＯＳトランジスタＭ６のゲートは、誤差増幅器３の一方の出力端をなすＰＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ１との接続部に、ＰＭＯＳトランジスタＭ７のゲートは、誤差増幅器３の他方の出力端をなすＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続部にそれぞれ接続されている。
【００２１】
更に、電源電圧Ｖｄｄと出力端子ＯＵＴとの間には出力ドライバトランジスタＭ５が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１とＲ２が直列に接続されている。出力ドライバトランジスタＭ５のゲートは、ＰＭＯＳトランジスタＭ６とＭ７との接続部に接続され、抵抗Ｒ１とＲ２との接続部は、ＮＭＯＳトランジスタＭ２のゲートに接続されている。ＰＭＯＳトランジスタＭ６のサブストレートゲートはＰＭＯＳトランジスタＭ６のソースに接続され、出力端子ＯＵＴと接地電圧との間には、負荷１０が接続されている。
【００２２】
このような構成において、定常状態では、誤差増幅器３及びバッファ回路４は、分圧電圧Ｖ１と基準電圧Ｖｒ１が等しくなるように出力ドライバトランジスタＭ５を制御し、負荷１０に一定の電流を供給した状態で出力電圧Ｖｏｕｔを安定化している。ここで、出力端子ＯＵＴから負荷１０に出力される出力電流ｉｏｕｔが急峻に増加すると出力電圧Ｖｏｕｔが低下する。該電圧低下分を抵抗Ｒ１及びＲ２で分圧した電圧が誤差増幅器３のＮＭＯＳトランジスタＭ２にフィードバックされ、ＮＭＯＳトランジスタＭ２はオフする方向に動く。
【００２３】
一方、ＰＭＯＳトランジスタＭ３及びＭ４はカレントミラー回路を構成しているため、ＰＭＯＳトランジスタＭ３及びＭ４から出力される電流が定電流源ｉ１から供給される電流よりも小さくなり、該電流が小さくなった分だけＰＭＯＳトランジスタＭ６のゲート容量に充電された電荷を放電し、ＰＭＯＳトランジスタＭ６がオンする方向に動作する。ＰＭＯＳトランジスタＭ６は出力ドライバトランジスタＭ５よりも小さなサイズでよいため、定電流源ｉ１の電流が小さくても応答速度への影響は小さい。更に、ＰＭＯＳトランジスタＭ７がＰＭＯＳトランジスタＭ４とカレントミラー回路を構成しているため、ＰＭＯＳトランジスタＭ７からの電流が減少する。
【００２４】
したがって、ＰＭＯＳトランジスタＭ６の電荷を引き抜く能力とＰＭＯＳトランジスタＭ７の電流減少分が出力ドライバトランジスタＭ５のゲート容量を放電する能力となり、速やかに出力ドライバトランジスタＭ５のゲート電圧を低下させて出力ドライバトランジスタＭ５をオンする方向に制御し、出力電圧Ｖｏｕｔが上昇する。最終的には、分圧電圧Ｖ１と基準電圧Ｖｒ１が等しくなるように出力電圧Ｖｏｕｔを安定化させる。電源回路１では、回路の定常電流は定電流源ｉ１から供給される電流で決まり、また、ＰＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ３及びＭ４とカレントミラー回路を構成しているため、製造過程で多少のトランジスタのばらつきが発生しても、定常電流の極端な増加、応答特性の極端な悪化にはならない。
【００２５】
このようにして、電源回路１は、出力ドライバトランジスタＭ５のゲート容量を高速に充放電するための回路をＰＭＯＳトランジスタＭ６及びＭ７のわずか２個のＭＯＳトランジスタで実現することによって、面積の大幅な増加を招くことなく、従来回路よりも低消費電力で、製造過程で発生するトランジスタのばらつきの影響が小さく、負荷電流の急峻な変動に対して高速に応答することができる。
【００２６】
次に、ＰＭＯＳトランジスタＭ８の動作について説明する。
例えば、出力ドライバトランジスタＭ５、ＰＭＯＳトランジスタＭ３、Ｍ４、Ｍ６、Ｍ７及びＭ８は、同一導電型でサイズの等しいＰＭＯＳトランジスタとして、同一の定電流値で駆動されているものとする。
このとき、ＰＭＯＳトランジスタＭ４のゲート−ソース間電圧をＶｇｓ４とすると、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４は、下記（１）式のようになる。
Ｖｄ４＝Ｖｄｄ＋Ｖｇｓ４………………（１）
【００２７】
一方、出力ドライバトランジスタＭ５、ＰＭＯＳトランジスタＭ６及びＭ８の各ゲート−ソース間電圧をＶｇｓ５、Ｖｇｓ６及びＶｇｓ８とすると、ＰＭＯＳトランジスタＭ３のドレイン電圧Ｖｄ３は、下記（２）式のようになる。
Ｖｄ３＝Ｖｄｄ＋Ｖｇｓ５＋Ｖｇｓ６−Ｖｇｓ８………………（２）
出力ドライバトランジスタＭ５、ＰＭＯＳトランジスタＭ４、Ｍ６及びＭ８は、例えば同一導電型でサイズが等しく、同一の定電流値で駆動されていれば、ゲート−ソース間に発生する電圧は等しくなるため、下記（３）式のようになる。
Ｖｇｓ４＝Ｖｇｓ５＝Ｖｇｓ６＝Ｖｇｓ８………………（３）
【００２８】
したがって、前記（１）〜（３）式より、Ｖｄ３＝Ｖｄ４となり、ＰＭＯＳトランジスタＭ３とＭ４の各ドレイン電圧が等しいことから、ＰＭＯＳトランジスタＭ３とＭ４は、ドレイン電圧に依存するチャネル長変調効果の影響が変わらないため、オフセット電圧が発生することはない。
【００２９】
このように、本第１の実施の形態における電源回路は、出力ドライバトランジスタＭ５のゲート容量を高速に充放電するための回路をＰＭＯＳトランジスタＭ６及びＭ７のわずか２個のＭＯＳトランジスタで実現することによって、面積の大幅な増加を招くことなく、従来回路よりも低消費電力で、製造過程で発生するトランジスタのばらつきの影響が小さく、負荷電流の急峻な変動に対して高速に応答することができると共に、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との間にＰＭＯＳトランジスタＭ８を設けたことにより、誤差増幅器３にオフセット電圧が発生することを防止でき、製造過程で発生するばらつきをより一層低減させることができると共に、電源電圧Ｖｄｄの変化や、温度変化等の様々な要因に影響を受けないようにすることができ、安定した電圧を供給することができる。
【００３０】
第２の実施の形態．
図２は、本発明の第２の実施の形態における電源回路の構成例を示した回路図であり、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との間にＰＭＯＳトランジスタＭ９を追加したことにあり、これに伴って、図１の誤差増幅器３を誤差増幅器３ａとし、図１の電源回路１を電源回路１ａにした。
【００３１】
図２の電源回路１ａは、入力端子ＩＮに入力された電源電圧Ｖｄｄを所定の電圧に変換し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。
電源回路１ａは、基準電圧源２と、出力電圧設定用の抵抗Ｒ１、Ｒ２と、分圧電圧Ｖ１と基準電圧Ｖｒ１の電圧比較を行う誤差増幅器３ａと、誤差増幅器３ａによって制御されるバッファ回路４と、出力ドライバトランジスタＭ５とで構成されている。
【００３２】
誤差増幅器３ａは、ＮＭＯＳトランジスタＭ１，Ｍ２、ＰＭＯＳトランジスタＭ３，Ｍ４，Ｍ８、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４との間に接続されたＰＭＯＳトランジスタＭ９、及びこれらのＭＯＳトランジスタに電流を供給する定電流源ｉ１で構成されている。なお、ＰＭＯＳトランジスタＭ９は第４のトランジスタをなす。
誤差増幅器３ａにおいて、ＰＭＯＳトランジスタＭ４のドレインはＰＭＯＳトランジスタＭ９のソースに接続され、ＰＭＯＳトランジスタＭ９のゲートとドレインはＮＭＯＳトランジスタＭ２のドレインにそれぞれ接続されている。
【００３３】
出力ドライバトランジスタＭ５、ＰＭＯＳトランジスタＭ３、Ｍ４、Ｍ６、Ｍ７、Ｍ８及びＭ９は、同一導電型でサイズの等しいＰＭＯＳトランジスタであり、同一の定電流値で駆動されているものとする。
このとき、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１は、下記（４）式のようになる。
Ｖｄ１＝Ｖｄｄ＋Ｖｇｓ５＋Ｖｇｓ６………………（４）
【００３４】
また、ＰＭＯＳトランジスタＭ９のゲート−ソース間電圧をＶｇｓ９とすると、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２は、下記（５）式のようになる。
Ｖｄ２＝Ｖｄｄ＋Ｖｇｓ４＋Ｖｇｓ９………………（５）
例えば同一導電型でサイズが等しく、同一の定電流値で駆動されていれば、ゲート−ソース間電圧は等しくなることから、下記（６）式のようになる。
Ｖｇｓ４＝Ｖｇｓ５＝Ｖｇｓ６＝Ｖｇｓ９………………（６）
【００３５】
したがって、前記（４）〜（６）式より、Ｖｄ１＝Ｖｄ２となり、ＮＭＯＳトランジスタＭ１とＭ２は、ドレイン電圧が等しいため、ドレイン電圧に依存するチャネル長変調効果の影響が変わらず、オフセット電圧が発生することはない。
このように、本第２の実施の形態における電源回路においても、前記第１の実施の形態と同様の効果を得ることができる。
【符号の説明】
【００３６】
１，１ａ  電源回路
２  基準電圧源
３，３ａ  誤差増幅器
４  バッファ回路
１０  負荷
Ｍ５  出力ドライバトランジスタ
Ｒ１，Ｒ２  抵抗
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】特開２００５−１９６３５４
【図１】
0005402530.tif 000002
【図２】
0005402530.tif 000003
【図３】
0005402530.tif 000004