(57)【特許請求の範囲】
【請求項１】
入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、
複数の回路構成要素であって、各回路構成要素が前記入力タイミング信号に依存する入力を受信し、かつ前記入力に依存して出力を発生するように構成され、各回路構成要素が前記入力の入力レベルの遷移に応答して前記出力の出力レベルを切り替えることによって、スイッチング動作を実施するように構成される回路構成要素であって、
各回路構成要素は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第１のスイッチングと関連する第１の遅延と、前記出力レベルの第２のスイッチングと関連する第２の遅延とを含み、前記第１のスイッチングは、前記第２のスイッチングに対して逆方向であり、前記第１の遅延および前記第２の遅延は、各回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第１の遅延および前記第２の遅延について逆方向である複数の回路構成要素と、
前記出力タイミング信号のタイミングが、前記第１の遅延および前記第２の遅延の両方に依存するように配設される前記複数の回路構成要素と、
を備えるタイミング回路。
【請求項２】
前記回路構成要素は、前記回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、前記第１の遅延がより短くなり、前記第２の遅延がより長くなるように構成される、請求項１に記載のタイミング回路。
【請求項３】
前記回路構成要素は、前記回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、前記第１の遅延がより長くなり、前記第２の遅延がより短くなるように構成される、請求項１に記載のタイミング回路。
【請求項４】
前記複数の回路構成要素は、
前記入力レベルの前記遷移に応答して、前記第１のスイッチングおよび前記第２のスイッチングの両方を実施するように構成されるスイッチングユニットと、
前記スイッチングユニットの前記第２のスイッチングに依存して、前記出力タイミング信号を発生するように構成される出力信号発生器と、
を備える、請求項１に記載のタイミング回路。
【請求項５】
前記スイッチングユニットは、パルス発生回路を備え、前記出力信号発生器は、エッジ選択回路を備え、前記パルス発生回路は、前記入力タイミング信号の遷移に応答して、第１のエッジおよび第２のエッジの形状をなすパルスを発生するように構成され、前記エッジ選択回路は、前記第２のエッジに依存して、前記出力タイミング信号を発生するように構成される、請求項１に記載のタイミング回路。
【請求項６】
遅延回路をさらに備え、前記遅延回路は、前記パルス発生回路から前記パルスを受信し、かつ遅延パルスを伴う前記エッジ選択回路を提供するように構成される、請求項５に記載のタイミング回路。
【請求項７】
ラッチ回路をさらに備え、前記ラッチ回路は、前記入力タイミング信号の前記遷移に応答して、第１のクロックパルスエッジを発生し、かつ前記出力タイミング信号に応答して、第２のクロックパルスエッジを発生するように構成される、請求項５に記載のタイミング回路。
【請求項８】
前記複数の回路構成要素は、第１の組の回路構成要素と、第２の組の回路構成要素とを備え、
前記第１の組の回路構成要素は、前記第１の遅延だけを前記出力タイミング信号の前記タイミングに与え、前記第２の組の回路構成要素は、前記第２の遅延だけを前記出力タイミング信号の前記タイミングに与える、請求項１に記載のタイミング回路。
【請求項９】
前記第１の組の回路構成要素の数および前記第２の組の回路構成要素の数は、前記回路構成要素が前記スイッチング動作を繰り返し実施する時に、前記出力タイミング信号の前記タイミングが実質的に一定であるように選択される、請求項８に記載のタイミング回路。
【請求項１０】
前記第１の組の回路構成要素の数および前記第２の組の回路構成要素の数は、前記回路構成要素が前記スイッチング動作を繰り返し実施する時に、前記出力タイミング信号の前記タイミングが早くならないように選択される、請求項８に記載のタイミング回路。
【請求項１１】
前記タイミング回路は、遅延回路である、請求項１に記載のタイミング回路。
【請求項１２】
前記第１のスイッチングは、前記入力レベルの立上りエッジに応答して実施され、前記第２のスイッチングは、前記入力レベルの立下りエッジに応答して実施されるように構成される、請求項１に記載のタイミング回路。
【請求項１３】
前記第１のスイッチングは、前記入力レベルの立下りエッジに応答して実施され、前記第２のスイッチングは、前記入力レベルの立上りエッジに応答して実施されるように構成される、請求項１に記載のタイミング回路。
【請求項１４】
前記スイッチング動作は、前記第１の遅延および前記第２の遅延を定常状態値に変化させる、請求項１に記載のタイミング回路。
【請求項１５】
前記タイミング回路は、シリコンオンインシュレータデバイスである、請求項１に記載のタイミング回路。
【請求項１６】
前記タイミング回路の休止中に、前記タイミング回路が、所定の値で前記入力タイミング信号を保持するように構成される、請求項１５に記載のタイミング回路。
【請求項１７】
前記タイミング回路は、メモリデバイスタイミング回路である、請求項１に記載のタイミング回路。
【請求項１８】
前記メモリデバイスタイミング回路は、感知増幅器タイミング回路である、請求項１７に記載のタイミング回路。
【請求項１９】
前記出力タイミング信号は、感知増幅器イネーブル信号を開始する、請求項１８に記載のタイミング回路。
【請求項２０】
前記入力タイミング信号は、ワード線起動信号を開始する、請求項１７に記載のタイミング回路。
【請求項２１】
請求項１に記載のタイミング回路を備えるメモリデバイス。
【請求項２２】
請求項１に記載のタイミング回路を発生するように構成されるコンピュータ可読の命令を記憶する非一時的記録媒体。
【請求項２３】
入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、
複数の回路構成要素手段であって、前記入力タイミング信号に依存する入力を受信し、前記入力に依存性の出力を発生するための、各回路構成要素手段であって、前記入力の入力レベルの遷移に応答して前記出力の出力レベルを切り替えることによって、スイッチング動作を実施するための、各回路構成要素手段であって、
各回路構成要素手段は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第１のスイッチングと関連する第１の遅延と、前記出力レベルの第２のスイッチングと関連する第２の遅延とを含み、前記第１のスイッチングは、前記第２のスイッチングに対して逆方向であり、前記第１の遅延および前記第２の遅延は、各回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第１の遅延および前記第２の遅延について逆方向であり、
前記出力タイミング信号のタイミングが、前記第１の遅延および前記第２の遅延の両方に依存するように配設された前記複数の回路構成要素手段を備えるタイミング回路。
【請求項２４】
入力タイミング信号に依存して出力タイミング信号を発生する方法であって、
複数の回路構成要素のそれぞれで、前記入力タイミング信号に依存する入力を受信し、スイッチング動作を実施することによって前記入力に依存して出力を発生するステップであって、前記出力の出力レベルは、前記入力の入力レベルの遷移に応答してスイッチングされ、
各回路構成要素は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第１のスイッチングと関連する第１の遅延と、前記出力レベルの第２のスイッチングと関連する第２の遅延とを含み、前記第１のスイッチングは、前記第２のスイッチングに対して逆方向であり、
前記第１の遅延および前記第２の遅延は、前記スイッチング動作が繰り返し実施されるにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第１の遅延および前記第２の遅延について逆方向であるステップと、
前記出力タイミング信号のタイミングが前記第１の遅延および前記第２の遅延に依存するように、前記複数の回路構成要素を使用して、前記出力タイミング信号を発生するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング回路に関する。具体的には、本発明は、入力タイミング信号に依存して出力タイミング信号を発生させるように構成されるタイミング回路に関する。
【背景技術】
【０００２】
入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路を提供することは公知である。例えば、データ処理装置内では、外部クロック信号を、そのデータ処理装置の副構成要素内で使用するために、内部クロック信号に変換する場合がある。そのような１つの実施形態は、メモリシステム内で使用される内部クロック信号を発生するように、データ処理装置によって提供される外部クロック信号を使用するデータ処理装置内のセルフタイム式メモリシステムである。メモリシステムは、外部クロックのリーディングエッジだけが使用され、内部クロックパルスの持続時間がメモリデバイスの要件に依存して発生する、という点においては、セルフタイム式である。
【０００３】
例えばメモリデバイスから読み出される値がビット線の電圧の時間変化に依存する時には、読み出される値を判定するために、その電圧が測定される瞬間のタイミングは重要であるので、メモリデバイスの内部タイミングは、重要な動作パラメータであることが公知である。
【０００４】
公知のタイミング回路の実施形態を図１に概略的に示し、図中、外部クロック信号ＣＬＫは、内部クロック信号ＩＣＬＫを発生するために使用される。タイミング回路１０では、ＩＣＬＫパルスの発生は、外部クロック信号ＣＬＫの立上りエッジだけに依存する。外部クロック信号ＣＬＫの立上りエッジは、反転回路１２およびトランスミッションゲート１４を介して、タイミング回路１０によって受信される。ＣＬＫの遷移は、ラッチ１６によって保持されている状態を反転させる。結果として生じる立上りエッジは、発生ＩＣＬＫパルスの立上りエッジを形成し、また、フィードバックループを介して遅延ユニット１８を通過し、その（反転された）出力は、ラッチ１６の入力をＶＤＤに接続するＰＭＯＳトランジスタ２０を制御する。したがって、遅延パルスが遅延ユニット１８を通過する時に、ラッチ１６に対する入力を再び高く引き上げ、ラッチ１６によって保持されている状態をもう一度反転させて、出力パルスＩＣＬＫの立下りエッジを形成する。
【０００５】
しかしながら、発生ＩＣＬＫパルスのタイミング特性が経時的に変化する場合は、ＩＣＬＫパルスのタイミングに依存するプロセスの性能に影響を及ぼす可能性があるので、図１に示されるタイミング回路１０等のタイミング回路に関する問題が生じる可能性がある。このようなＩＣＬＫパルスのタイミング特性の変化は、タイミング回路の各回路構成要素と関連するスイッチング遅延の変動に起因する可能性がある。各回路構成要素が、その入力レベルの遷移に続いてその出力レベルを切り替える際に、遅延を呈することは公知である。例えば、図１に例示される反転回路１２は、入力ＣＬＫ信号が立上りエッジを提供する時に直ちにではなく、むしろ有限遅延の後に立下りエッジを発生する。発生ＩＣＬＫ信号の立上りエッジおよび立下りエッジの両方のタイミングは、このスイッチング遅延に依存するので、ＩＣＬＫパルスの立上りエッジおよび立下りエッジの絶対的および相対的タイミングは、このスイッチング遅延の変動の影響を受ける。
【０００６】
このようなスイッチング遅延の変動は、例えば、タイミング回路の回路構成要素が、シリコンオンインシュレータ（ＳＯＩ）デバイスとして具体化される時に生じる可能性がある。例示的なＳＯＩデバイスを、図２に概略的に例示する。ＳＯＩデバイスは、トランジスタ構成要素を形成するように、さらなる層がその上に敷設される埋込酸化物層上に形成される。このようなＳＯＩデバイスの１つの特性は、デバイスの本体を、基準電圧に拘束せず、浮動させることが可能であることである。結論的には、図２に例示されるもの等のトランジスタのスイッチング遅延は、本体の初期電圧に依存して、経時的に変化し、最終的には、多数のスイッチングサイクルの発生を費やすかもしれないが、比較的に一貫した値に落ち着く。ＳＯＩデバイスのスイッチング遅延の例示的変化を、図３に例示し、図から、ＳＯＩデバイスは、スイッチング遅延が比較的に一貫した値に落ち着く前に、１０，０００回程度のスイッチングサイクルを経なければならないことが分かる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述のように、タイミング回路の一部を形成する回路構成要素のスイッチング遅延の変化は、タイミング回路によって発生する出力タイミング信号のタイミングへの悪影響を有する可能性があり、結果的に、入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路を提供するための、改善した技術を提供することが望ましいであろう。
【課題を解決するための手段】
【０００８】
第１の態様から見ると、本発明は、入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、
複数の回路構成要素であって、該入力タイミング信号に依存する入力を受信し、該入力に依存して出力を発生するように構成される各回路構成要素であって、該入力の入力レベルの遷移に応答して該出力の出力レベルを切り替えることによって、スイッチング動作を実施するように構成される各回路構成要素であって、
各回路構成要素は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第１のスイッチングと関連する第１の遅延と、該出力レベルの第２のスイッチングと関連する第２の遅延とを含み、該第１のスイッチングは、該第２のスイッチングに対して逆方向であり、該第１の遅延および該第２の遅延は、各回路構成要素が該スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第１の遅延および該第２の遅延について逆方向である複数の回路構成要素と、
該出力タイミング信号のタイミングが、該第１の遅延および該第２の遅延の両方に依存するように配設される該複数の回路構成要素と、を備えるタイミング回路を提供する。
【０００９】
本発明の発明者らは、タイミング回路からの出力タイミング信号のタイミングは、タイミング回路の回路構成要素の第１のスイッチング遅延の変動に対して敏感であるが、この影響は、出力タイミング信号のタイミングが回路構成要素のそれぞれの第２のスイッチングと関連する第２のスイッチング遅延にも依存するように回路構成要素を配設することによって打ち消すことができ、第２のスイッチング遅延の変動は、第２のスイッチング遅延を第１のスイッチング遅延に対して逆方向に変化させることに気が付いた。換言すれば、一方の遅延が長くなるにつれて、他方は短くなる。
【００１０】
例えば、回路構成要素の第１のスイッチングが、その回路構成要素の出力レベルを低から高に切り替える時、出力レベルのこの第１のスイッチングと関連するスイッチング遅延は、一般的に、回路構成要素がそのスイッチング動作を繰り返し実施するにつれて減少する傾向がある一方で、出力レベルが高から低に戻される回路構成要素の第２のスイッチングと関連する遅延は、反対に、回路構成要素がそのスイッチング動作を繰り返し実施するにつれて増大する傾向がある。本発明は、この特性を利用して、出力タイミング信号のタイミングが第１の遅延および第２の遅延の両方に依存するようにタイミング回路の複数の回路構成要素を配設することによって、各回路構成要素の出力レベルの第１のスイッチングと関連する第１の遅延の時間変化の悪影響に対処する。出力タイミング信号のタイミングへのこのさらなる遅延の導入は、出力タイミング信号の絶対的タイミングをわずかに遅延させる場合があるが、これは、一般的に、出力信号の相対的タイミングほど重要ではなくなる。例えば、出力信号がクロックパルスのエッジである時、それは、問題となるそのクロックパルスエッジの相対的タイミングであり、すなわちクロックパルスエッジは経時的にクリープしないはずである。
【００１１】
それは、第１の遅延の時間変化が打ち消されることを可能にする第１の遅延および第２の遅延の相互に対する逆方向への変化であることを認識されるであろう。一般的に、出力レベルの第１のスイッチングと関連する第１の遅延が、一連のスイッチングデータを通じて低減する場合であり、故に、そのような実施形態では、該回路構成要素が該スイッチング動作を繰り返し実施するにつれて、該第１の遅延がより短くなり、該第２の遅延がより長くなる。しかしながら、逆の構成も可能であり、そのような実施形態では、該回路構成要素が該スイッチング動作を繰り返し実施するにつれて、該第１の遅延が長くなり、該第２の遅延が短くなる。
【００１２】
複数の回路構成要素は、複数の形態を取る可能性があるが、一実施形態では、該複数の回路構成要素は、該入力レベルの該遷移に応答して、該第１のスイッチングおよび該第２のスイッチングの両方を実施するように構成されるスイッチングユニットと、該スイッチングユニットの該第２のスイッチングに依存して、該出力タイミング信号を発生するように構成される出力信号発生器とを備える。入力レベルの遷移に応答して該第１のスイッチングおよび該第２のスイッチングを実施するスイッチングユニットの提供は、入力レベルの単一の遷移について、第１のスイッチングと関連する第１の遅延および第２のスイッチングと関連する第２の遅延の両方が、この信号路に導入されることを意味する。よって、第２のスイッチングに依存して該出力タイミング信号を発生するように、出力信号発生器を構成することによって、入力レベルの単一の遷移について、それぞれが他方を打ち消すという効果から、第１の遅延または第２の遅延のいずれかの時間変化に関して時間変動が大幅に低減される出力タイミング信号を発生する。
【００１３】
いくつかの実施形態では、該スイッチングユニットは、パルス発生回路を備え、該出力信号発生器は、エッジ選択回路を備え、該パルス発生回路は、該入力タイミング信号の遷移に応答して、第１のエッジおよび第２のエッジを形成するパルスを発生するように構成され、該エッジ選択回路は、該第２のエッジに依存して、該出力タイミング信号を発生するように構成される。故に、パルス発生回路は、パルスを発生するように２度切り替わるが、１度目は、パルスの第１のエッジを発生するためであり、２度目は、パルスの第２のエッジを発生するためである。よって、第２のエッジに依存して出力タイミング信号を発生するようにエッジ選択回路を配設することによって、第１のスイッチング遅延および第２のスイッチング遅延の両方に依存するそのタイミングを有する出力タイミング信号を生成するための、効率的な機構が提供される。
【００１４】
タイミング回路は、パルス発生回路によって発生するパルスを直接的にエッジ選択回路に渡すことによって構成される可能性があるが、一実施形態では、タイミング回路は、遅延回路をさらに備え、該遅延回路は、該パルス発生回路から該パルスを受信し、かつ遅延パルスを伴う該エッジ選択回路を提供するように構成される。したがって、この遅延回路は、出力タイミング信号のタイミングが、遅延回路によって導入される遅延量によって制御されることを可能にするが、具体的には、スイッチングユニットは、信号伝播のために第２のスイッチング遅延を導入しているので、遅延回路は、エッジ選択回路によって第２のエッジを受信した時に遅延回路を調整し、したがって、出力タイミング信号のタイミングを調整することができる。
【００１５】
いくつかの実施形態では、タイミング回路はさらに、ラッチ回路を備え、該ラッチ回路は、該入力タイミング信号の該遷移に応答して、第１のクロックパルスエッジを発生し、かつ該出力タイミング信号に応答して、第２のクロックパルスエッジを発生するように構成される。故に、２つのクロックパルスエッジから成るクロックパルスを発生することができ、第２のクロックパルスエッジのタイミングは、特に安定している。
【００１６】
いくつかの実施形態では、該複数の回路構成要素は、第１の組の回路構成要素と、第２の組の回路構成要素とを備え、該第１の組の回路構成要素は、該第１の遅延だけを該出力タイミング信号の該タイミングに与え、該第２の組の回路構成要素は、該第２の遅延だけを該出力タイミング信号の該タイミングに与える。したがって、この配設によれば、システム設計者は、第１の組および第２の組の回路構成要素の選択によって、出力タイミング信号のタイミングに影響を与えることができる。
【００１７】
第１の組の回路構成要素の回路構成要素のそれぞれが、第１の遅延を出力信号のタイミングに与え、第２の組の回路構成要素の回路構成要素のそれぞれが、第２の遅延を出力信号のタイミングに与えるので、システム設計者は、構成要素が各組の中にいくつあるのかを選択することによって、出力タイミング信号のタイミングを選択的に調整することができる。一実施形態では、該第１の組の回路構成要素の数および該第２の組の回路構成要素の数は、該回路構成要素が該スイッチング動作を繰り返し実施する時に、該出力タイミング信号の該タイミングが実質的に一定であるように選択される。
【００１８】
別の実施形態では、該第１の組の回路構成要素の数および該第２の組の回路構成要素の数は、該回路構成要素が該スイッチング動作を繰り返し実施する時に、該出力タイミング信号の該タイミングが早くならないように選択される。これは、出力タイミング信号ができる限り早期に生成されるように配設されるアプリケーションにおける独特の利点であるかもしれない。次いで、出力タイミング信号が時間的に早くドリフトすることを可能にすることは、それらのアプリケーションの信頼性のある動作を危うくする。例えば、出力タイミング信号がメモリの読み出し手順の一部をトリガーするメモリ回路の状況では、出力信号のタイミングが重要になる可能性がある。メモリは、一般的に、可能な限り最も早期の瞬間におけるその読み出しを生成するように構成されるので、早期における出力タイミング信号のタイミングの何らかの変化が、読み込み手順を失敗させる可能性がある。
【００１９】
タイミング回路は、種々の状況で実装される可能性があるが、一実施形態では、該タイミング回路は、遅延回路である。例えば、クロックパルスが入力タイミング信号の遷移によって開始し、クロックパルスが入力タイミング遷移の遅延バージョンを取ることによって完了する場合、本発明のタイミング回路は、クロックパルスの幅をより一貫して維持することを確実にすることができる。
【００２０】
各回路構成要素では、第１のスイッチングおよび第２のスイッチングの方向は、以前の入力レベルに依存することが理解されるであろう。いくつかの実施形態では、該第１のスイッチングは、該入力レベルの立上りエッジに応答して実施され、該第２のスイッチングは、該入力レベルの立下りエッジに応答して実施される。他の実施形態では、該第１のスイッチングは、該入力レベルの立下りエッジに応答して実施され、該第２のスイッチングは、該入力レベルの立上りエッジに応答して実施される。
【００２１】
いくつかの実施形態では、該スイッチング動作は、該第１の遅延および該第２の遅延を定常状態値に変化させる。例えば、第１の遅延および第２の遅延の変動は、該第１および該第２の遅延の変動が減少し、該第１の遅延および該第２の遅延が比較的一定の定常状態値を取るまで回路構成要素のスイッチング動作を繰り返すことで、回路構成要素の以前のスイッチング活動、タイミング回路が以前に休止していた時に発生する最大の変動に依存してもよい。
【００２２】
タイミング回路は複数の方法で形成されてもよいが、一実施形態では、該タイミング回路は、シリコンオンインシュレータデバイスである。このようなシリコンオンインシュレータ（ＳＯＩ）デバイスは、顕著な履歴効果を呈することができ、ＳＯＩ構成要素のスイッチング遅延は、そのＳＯＩ構成要素の以前の活動に依存する。このように、本発明の技術は、この履歴効果の結果を打ち消すような独特の利益がある。
【００２３】
いくつかの実施形態では、該タイミング回路の活動中に、該タイミング回路が、所定の値で該入力タイミング信号を保持するように構成される。休止期間の後にタイミング回路が起動された時にその一貫した明確な応答を提供するために、その休止期間中に、入力タイミング信号を所定の値に保持する場合、有利である。
【００２４】
タイミング回路は、複数の方法で使用される可能性があるが、一実施形態では、該タイミング回路は、メモリデバイスタイミング回路である。メモリデバイスの信頼性のある動作は、一貫したタイミング信号に大きく依存することができ、タイミング回路の出力タイミング信号は、このような一貫したタイミング信号を提供することができる。
【００２５】
タイミング回路は、メモリデバイスの中の複数の場所で使用される可能性があるが、特に、一貫したタイミングの利益を享受するメモリデバイスの１つの構成要素は、感知増幅器であり、一実施形態では、該メモリデバイスタイミング回路は、感知増幅器タイミング回路である。具体的には、メモリデバイスでは、感知増幅器の有効化のタイミングは、重要なパラメータであり、一実施形態では、該出力タイミング信号は、感知増幅器イネーブル信号を開始する。
【００２６】
感知増幅器イネーブル信号を開始するために出力タイミング信号を使用するメモリデバイス内で、一実施形態では、該入力タイミング信号は、ワード線起動信号を開始する。したがって、入力タイミング信号は、メモリデバイス内のワード線を起動するために使用され、次いで、タイミング回路は、その同一の信号に依存して感知増幅器イネーブル信号を開始するように、出力タイミング信号を発生する。結果的に、タイミング回路は、ワード線の起動と感知増幅器の有効化との間で一貫した時間差が維持されることを確実にするために使用することができ、これは、メモリデバイスの正確かつ信頼性のある動作のための重要な期間である。
【００２７】
第２の態様から見ると、本発明は、本発明の第１の態様に従うタイミング回路を備えるメモリデバイスを提供する。
【００２８】
第３の態様から見ると、本発明は、本発明の第１の態様に従うタイミング回路を発生するように構成されるコンピュータ可読の命令を記憶する非一時的記録媒体を提供する。
【００２９】
第４の態様から見ると、本発明は、入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、
複数の回路構成要素手段であって、該入力タイミング信号に依存する入力を受信し、該入力上に依存性の出力を発生するための、各回路構成要素手段であって、該入力の入力レベルの遷移に応答して該出力の出力レベルを切り替えることによって、スイッチング動作を実施するための各回路構成要素手段であって、
各回路構成要素手段は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第１のスイッチングと関連する第１の遅延と、該出力レベルの第２のスイッチングと関連する第２の遅延とを含み、該第１のスイッチングは、該第２のスイッチングに対して逆方向であり、該第１の遅延および該第２の遅延は、各回路構成要素が該スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第１の遅延および該第２の遅延について逆方向である複数の回路構成要素手段と、
該複数の回路構成要素手段は、該出力タイミング信号のタイミングが、該第１の遅延および該第２の遅延の両方に依存するように配設される該複数の回路構成要素手段と、を備えるタイミング回路を提供する。
【００３０】
第５の態様から見ると、本発明は、入力タイミング信号に依存して出力タイミング信号を発生する方法であって、
複数の回路構成要素のそれぞれで、該入力タイミング信号に依存する入力を受信し、スイッチング動作を実施することによって該入力に依存して出力を発生するステップであって、該出力の出力レベルは、該入力の入力レベルの遷移に応答してスイッチングされ、
各回路構成要素は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第１のスイッチングと関連する第１の遅延と、該出力レベルの第２のスイッチングと関連する第２の遅延とを含み、該第１のスイッチングは、該第２のスイッチングに対して逆方向であり、
該第１の遅延および該第２の遅延は、該スイッチング動作が繰り返し実施されるにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第１の遅延および該第２の遅延について逆方向であるステップと、
該出力タイミング信号のタイミングが該第１の遅延および該第２の遅延に依存するように、該複数の回路構成要素を使用して、該出力タイミング信号を発生するステップとを含む方法を提供する。
【００３１】
本発明の前述の、および他の目的、特徴、および利点は、添付図面とともに読み取られる例示的実施形態の以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００３２】
【図１】外部クロック信号に依存して内部クロック信号を発生するための公知の回路を概略的に例示する図である。
【図２】公知のシリコンオンインシュレータデバイスを概略的に例示する図である。
【図３】図２に例示されるもの等のシリコンオンインシュレータデバイスのスイッチング遅延によって呈される履歴効果を概略的に例示する図である。
【図４Ａ】固定入力を伴う期間に続く、反転回路の２つのスイッチングパターンを概略的に例示する図である。
【図４Ｂ】図４Ａに示される各スイッチングパターンについて、第１および第２のスイッチングのスイッチング遅延の変化を例示する図である。
【図５Ａ】一実施形態における、スイッチングユニットと、出力信号発生器とを備えるタイミング回路を概略的に例示する図である。
【図５Ｂ】図５Ａのスイッチングユニットの出力での、第１および第２のスイッチング遅延の変化を概略的に例示する図である。
【図６】一実施形態に従う、内部クロック発生回路を概略的に例示する図である。
【図７Ａ】一実施形態における、タイミング回路を概略的に例示する図である。
【図７Ｂ】図７Ａのパルス発生器の例示的実施形態を概略的に例示する図である。
【図７Ｃ】図７Ａに示される構成要素の構成をより詳細に概略的に例示する図である。
【図８】一実施形態における、正規化遅延変動の時間変化を例示する図である。
【図９】一実施形態における、タイミング回路を備えるメモリデバイスを概略的に例示する図である。
【図１０】図９のメモリデバイスにおける種々の内部信号の時間変化を概略的に例示する図である。
【発明を実施するための形態】
【００３３】
図４Ａは、最初に固定入力電圧で保持されている（および、それに応じて固定出力電圧を発生している）、反転回路５０への入力を概略的に例示する。第１（図上側）の実施形態では、反転回路への入力電圧は、低（論理０）値と高（論理１）値との間で切り替わり始める前に、長期間にわたって低値で保持されている。遷移Ａは、反転回路の入力を０から１に切り替えた時の、反転回路の第１のスイッチングを表し、遷移Ｂは、反転回路の入力が論理１から論理０への第２の遷移を行った時の、反転回路の第２のスイッチングである。反対に、第２（図下側）の実施形態は、遷移Ｃの（入力が１から０に変化する）前に論理１値で保持されている反転回路の入力が、反転回路の第１のスイッチングを表し、遷移Ｄ（入力が１から０に変化する）が、反転回路の第２のスイッチングを表すことを示す。
【００３４】
予め一定の入力値で長期間にわたって保持することで、反転回路５０は、図４Ｂに概略的に示されるように、各スイッチングと関連する遅延の時間変化を呈する。この図は、図４Ａに示されるもの等の反転回路のスイッチング遅延のシミュレーションを例示する。第１のスイッチングは（初期の入力構成に関わらず）、第２のスイッチングと関連する第２の遅延よりも長い、第１のスイッチングと関連する第１の遅延から始まる。さらに、この第１の遅延は、反転回路のスイッチングの繰り返しによって減少し、最終的には、（この実施形態では）ほぼ１０，０００回のスイッチングサイクルの後に、定常状態に到達する。反対に、図４Ｂから分かるように、反転回路の第２のスイッチングと関連する遅延は（初期の入力構成に関わらず）、より長くなる一連のスイッチングサイクルにわたって変化するより短い遅延から始まり、同様に、ほぼ１０，０００回のスイッチングサイクルの後に、定常状態に到達する。したがって、反転回路の初期状態は、立上りエッジ（ＡまたはＤ）が反転回路のスイッチング履歴の影響をそれ以上受けない特性遅延を有する前、および、反対に、立下りエッジ（ＢまたはＣ）が反転回路のスイッチング履歴の影響を受けない特性遅延を有する前に、ほぼ１０，０００回のスイッチングサイクルにわたって、スイッチング遅延に対する残留効果を有することが分かる。
【００３５】
故に、図１に例示されるもの等のタイミング回路では、ＩＣＬＫパルスの立上りエッジおよび立下りエッジの両方がタイミング回路の回路構成要素の第１のスイッチング遅延に依存し、個々の回路構成要素が最初にその入力で論理０を有するのか、または論理１を有するのかに関わらず、各回路構成要素は、その回路構成要素がスイッチング動作を繰り返し実施するにつれて短くなるスイッチング遅延を呈する。結果的に、図１の出力ＩＣＬＫパルスの立上りエッジおよび立下りエッジは、どちらも時間的に早くクリープする傾向がある。一般的に、立下り（第２の）エッジを発生する経路上にあるより多数の回路構成要素（すなわち、遅延ユニットを介してのフィードバックループの中の付加的な構成要素）により、その効果は、ＩＣＬＫパルスの立下りエッジに対してより顕著になる。
【００３６】
しかしながら、本発明によれば、所与の構成要素の第２のスイッチングと関連する遅延が導入され、各スイッチングの遅延の時間変化の間の相殺効果をもたらす。この技術の実施形態を、以下の図を参照してさらに詳細に説明する。
【００３７】
図５Ａは、一実施形態における、スイッチングユニット１０５と、出力信号発生器１１０とを備えるタイミング回路１００を概略的に例示する。スイッチングユニット１０５は、第１の（立上り）エッジおよび第２の（立下り）エッジを有するその出力の２つのスイッチングを提供するように、その入力信号の立上りエッジに応答するように構成される。次いで、このパルスは、出力信号を生成するようにパルスの第２の（立下り）エッジに応答する出力信号発生器１１０によって受信される。スイッチングユニット１０５が、入力信号の立上りエッジに応答して第１のスイッチングおよび第２のスイッチングの両方を実施するので、第１のスイッチングと関連する第１の遅延および第２のスイッチングと関連する第２の遅延の両方が、例示される信号経路の中に導入されている。
【００３８】
図５Ｂのに示される実施形態は、スイッチングユニット１０５によって発生するパルスを示す。第１のスイッチングと関連する遅延の時間変化は、時間的に早い立上りエッジをもたらす傾向があるのに対して、第２のスイッチングの時間変化は、時間的に遅いパルスの立下りエッジをもたらす傾向がある。組み合わせると、出力信号発生器１１０がスイッチングユニットの出力パルスの立下りエッジだけしか選択しない時に、この出力のタイミングが比較的に一定である（これは、パルスの固定幅に依存することに留意されたい）ように、これらの２つの影響は、互いに打ち消し合う。
【００３９】
図６は、一実施形態に従う、内部クロック発生回路１２０を概略的に例示する。外部クロック信号ＣＬＫの立上りエッジは、反転回路１２２およびトランスミッションゲート１２４を介して受信される。ＣＬＫの立上り遷移は、ラッチ１２６によって保持される状態を反転させる。結果として生じる立上りエッジは、発生したＩＣＬＫパルスの立上りエッジを形成する。この立上りエッジはまた、図５Ａに例示されるもの等のタイミング回路を備えるフィードバックループを介して戻され、スイッチングユニットは、パルス発生器１２８によって提供され、出力信号発生器は、エッジ検出器１３０によって提供される。パルス発生器１２８によって受信される立上りエッジは、対応するパルスを生成するように、それを２度スイッチングさせる。このパルスは、パルスの第２の（この実施形態では、立上り）エッジだけを検出するように構成されるエッジ検出器１３０によって受信される。次いで、エッジ検出器１３０によって発生する立下りエッジは、ＰＭＯＳトランジスタ１３２に、ラッチ１２６の入力をＶＤＤに接続させる。したがって、ラッチ１２６に対する入力が再び高く引き上げられ、ラッチ１２６によって保持されている状態をもう一度反転させて、出力パルスＩＣＬＫの立下りエッジを形成する。重要なことに、ＩＣＬＫの立上りエッジのタイミングは、関連する回路構成要素（すなわち、反転回路１２２、送信ゲート１２４、およびラッチ１２６）の第１のスイッチング遅延にだけ依存するが、ＩＣＬＫの立下りエッジのタイミングは、関連する回路構成要素（すなわち、パルス発生器１２８およびラッチ１２６、これらはＩＣＬＫパルスの発生の際に２度切り替える構成要素であるため）の第１のスイッチング遅延および第２のスイッチング遅延の両方に依存する。ＩＣＬＫ経路の立下りエッジの発生のための重要な経路への第２のスイッチング遅延の導入は、この立下りエッジのタイミングが、これで、第１のスイッチング遅延（短くなる傾向がある）および第２のスイッチング遅延（長くなる傾向がある）の両方に依存することを意味する。これらの２つの遅延因子の影響を調整することによって（以下により詳細に説明する）、システム設計者は、ＩＣＬＫ立下りエッジのタイミングを綿密に制御することができる。
【００４０】
図７Ａは、一実施形態における、タイミング回路２２０を概略的に例示する。このタイミング回路２２０は、パルス発生器２２２と、遅延ボックス２２４と、エッジセレクタ２２６とを備える。パルス発生器２２２によって受信される信号のエッジは、遅延ボックス２２４に渡されるパルスをもたらす。遅延ボックス２２４は、その出力信号（この実施形態では、立下りエッジ）を発生するように、後の（この実施形態では、立上り）エッジに応答する受信パルスの遅延バージョンを、エッジセレクタ２２６に渡す。したがって、全体的に、タイミング回路２２０は、受信エッジに応答して出力エッジを発生するが、発生エッジのタイミングは、タイミング回路の回路構成要素内の第１および第２のスイッチング遅延の両方に依存する。パルス発生器２２２および遅延ボックス２２０は、これらの構成要素の両方の出力を２度切り替えなければならないので、第２のスイッチング遅延に寄与することに留意されたい。反対に、エッジセレクタ２２６は、その出力を１度だけ切り替えなければならないので、第１のスイッチング遅延に寄与するだけである。このように、エッジセレクタの回路構成要素は、第１の組の回路構成要素を形成するものとみなすことができ、パルス発生器の２度切り替える回路構成要素および遅延ボックスは、第２の組の回路構成要素を形成するものとみなすことができる。各組の中の回路構成要素の数の比率を選択することによって、システム設計者は、出力信号に対する全体的なスイッチング遅延に影響を与えることができる。
【００４１】
図７Ｂは、一連の反転回路２３０およびＡＮＤゲート２３２を備える図７Ａのパルス発生器２２２の、例示的構成を概略的に例示する。奇数個の反転回路２３０があるので、エッジが受信される前に出力がその元々の値に遷移して戻る地点で、一連の反転回路を通してエッジが伝播するまで、パルス発生器によって受信されるエッジは、最初にＡＮＤゲートの出力での遷移を引き起こす。したがって、パルスは、エッジの受信に応答して発生する。図７Ａを参照して前述した第１および第２の組の回路構成要素に関して、パルス発生器２２２のこの構成要素だけが２度切り替えるので、ここでは、ＡＮＤゲート２３２のみが第２の組の一部を形成することに留意されたい。
【００４２】
図７Ｃは、図７Ａに例示されるタイミング回路２２０のさらなる構成要素をより詳細に例示する。パルス発生器２２２は、最終反転回路に留意されたいが、本質的には、図７Ｂを参照して説明したものと同様である。遅延ボックス２２４は、単に一連の反転回路だけを備える。反転回路の数の選択は、入力クロック信号の受信エッジのタイミングに対する遅延ボックスからの出力パルスのタイミングを決定する。したがって、この反転回路の数の選択は、立上り出力クロックエッジに対する立下り出力クロックエッジのタイミングを決定することを可能にする。エッジセレクタ２２６は、この実施形態では、正のエッジトリガフリップフロップである。したがって、入力信号の立上りエッジは、フリップフロップの（反転された）ＤＡＴＡおよびＳＥＴ入力をゼロに降下させる。信号が、パルス発生器２２２および遅延ボックス２２４を通して伝播すると、フリップフロップに対する入力での立上りエッジは、０のＤＡＴＡ値を出力させる。すなわち、立下りエッジを発生する。
【００４３】
図８は、その間入力が一定であった長期間の休止の後に開始される、図７Ａ〜図７Ｃに例示されるもの等のタイミング回路のための正規化遅延変動のシミュレーションを例示する。第１のスイッチング遅延変動は、最初の１，０００サイクルの一連にわたって遅延が徐々に短くなる傾向があるが、本発明による遅延変動は、実質的に一定である。事実、例示されるように、最初の１，０００サイクルの一連にわたって極めてわずかな上昇傾向がある。実際には、完全に相殺するように第１および第２のスイッチング遅延の寄与を調節することは困難であるので、全体的な遅延が極めてわずかに増大する妥協点を選択する。これは、例えば、以下に論じるように、メモリデバイスの状況において有益である可能性がある。
【００４４】
図９は、メモリセルのアレイ３０２を備えるメモリデバイス３００を概略的に例示する。例示的メモリセル３０４を例示する。各メモリセルは、対応するワード線ＷＬと、一対のビット線ＢＬおよびＢＬＢとを有する。メモリアレイ３０２は、メモリセル３０４に記憶された値が、ビット線ＢＬとＢＬＢとの間の電圧差を決定することによって測定されることを可能にするように構成される読み出し回路３０６と関連する。メモリデバイス３００はまた、内部クロック発生器３０８を備える。内部クロック発生器は、外部クロック信号ＣＬＫを受信し、この外部クロック信号を、メモリデバイス３００の目的に好適な内部クロック信号ＩＣＬＫに変換する。具体的には、メモリデバイス３００は、自己タイミングメモリデバイスであり、内部クロックを、外部クロック信号ＣＬＫの立上りエッジにだけ依存して発生する。内部クロック信号ＩＣＬＫは、内部クロック発生器３０８から、ワード線制御回路３１０および感知増幅器制御回路３１２の両方に渡される。この内部クロック信号のタイミングを基準として（図１０を参照して以下にさらに詳細に説明する）、ワード線制御回路は、メモリセル３０４と関連するワード線をアサートし、感知増幅器制御回路は、感知増幅器３１４を有効にする感知増幅器イネーブル信号をアサートする。感知増幅器３１４は、有効にされた時に、ワード線信号ＷＬのアサーションに従って進展したビット線ＢＬとＢＬＢとの間の電圧差を測定し、メモリセル３０４をビット線に接続する。これに基づき、メモリセル３０４に記憶された値を表す、出力値Ｑを発生する。出力値Ｑは、感知増幅器３１４によって測定された電圧差に依存し、また、各ビット線上の電圧は、ワード線ＷＬがアサートされた時からの時間の関数として進展するので、感知増幅器のイネーブル信号のアサーションのタイミングは、値の読み出しに重要である。本発明の技術に従って内部クロック信号を発生することによって、内部クロック発生器を形成する回路構成要素のスイッチング遅延の任意の時間変化にもかかわらず、この重要なタイミングを維持することができる。これは、図１０を参照してより詳細に論じる。
【００４５】
図１０は、図９のメモリデバイス３００における種々の信号の相対的タイミングを概略的に例示する。種々の信号の相対的タイミングだけを表している点に留意されたい。内部クロック信号（ここでは、ＩＣＬＫＢのその反転された形態で表される）は、その（第１の）立下りエッジによってワード線信号ＷＬのアサーションをトリガーする一方で、その（第２の）立上りエッジは、感知増幅器イネーブル信号ＳＡＥをトリガーする。ワード線信号ＷＬのアサーションは、メモリセル３０４をビット線ＢＬおよびＢＬＢに接続し、したがって、ビット線のうちの１つは、（メモリセルに記憶された論理値に依存して）電流の放電を開始する。感知増幅器イネーブル信号ＳＡＥのタイミングは、ビット線ＢＬおよびＢＬＢの相対電圧に依存して感知増幅器が１を読み込むのか、または０を読み込むのかを判定するために重要である。図から分かるように、感知増幅器イネーブル信号ＳＡＥのタイミングの変動は、感知増幅器３１４が受ける電圧差ΔＶの変化に転換される。メモリセルに記憶された「１」と「０」との間で識別する一組の閾値に基づいて、この電圧差の変動は、異なる値が読み込まれることを引き起こす可能性がある。
【００４６】
具体的には、できる限り応答を短くするメモリデバイスを提供するために、内部クロック信号は、一般的に、感知増幅器イネーブル信号ＳＡＥをできるだけ早期に、すなわち、ビット線の電圧からメモリセルに格納された値を判定することが確実に可能である最も早期に、トリガーするように構成される。このために、内部クロック信号ＩＣＬＫＢの発生が、より早期の立上りエッジに向かって変化するＩＣＬＫＢ信号の立上りエッジをもたらした場合、これは、感知増幅器イネーブル信号がアサートされた時に、ビット線ＢＬとＢＬＢとの間の不十分な電圧差が生じる場合があるので、より早期にアサートされる感知増幅器イネーブル信号ＳＡＥをもたらし、また、不安定な読み込みプロセスをもたらす。しかしながら、図９に例示される内部クロック発生器３０８は、第１のスイッチング遅延および第２のスイッチング遅延の両方に依存するタイミングを有する出力タイミング信号を生成するように構成されるタイミング回路を有し、これは、ＩＣＬＫＢ信号が、より信頼性のある様式で発生することを可能にする。実際に、遅延が経時的に極めてわずかに増大するように、全体的なスイッチング遅延が図８に例示されるように構成される時に、ビット線の読み込みマージンが増大だけすることを確実にし、スイッチング遅延がタイミング回路の中で経時的に変化する時であっても、メモリデバイスの信頼性のある読み込み動作を確実にする。
【００４７】
本発明の例示的実施形態を、添付図面を参照しながら本明細書に詳細に説明したが、本発明は、それらの厳密な実施形態に限定されるものではなく、また、種々の変更および修正は、添付の特許請求の範囲に記載の本発明の範囲および趣旨から逸脱することなく、当業者によってその中で行うことができることを理解されたい。
【符号の説明】
【００４８】
１２０  内部クロック発生回路
１２２  反転回路
１２４  トランスミッションゲート
１２６  ラッチ
１２８  パルス発生器
１３０  エッジ検出器
１３２  ＰＭＯＳトランジスタ
ＩＣＬＫ  内部クロック信号
【図１】
0005514783.tif 000002
【図２】
0005514783.tif 000003
【図３】
0005514783.tif 000004
【図４Ａ】
0005514783.tif 000005
【図４Ｂ】
0005514783.tif 000006
【図５Ａ】
0005514783.tif 000007
【図５Ｂ】
0005514783.tif 000008
【図６】
0005514783.tif 000009
【図７Ａ】
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【図７Ｂ】
0005514783.tif 000011
【図７Ｃ】
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【図８】
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【図９】
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【図１０】
0005514783.tif 000015