(57)【特許請求の範囲】
【請求項１】
（ａ）第一の導電型の基板と、
（ｂ）前記基板の上に配置された第一の導電型の第一のエピタキシャル層と、
（ｃ）前記第一のエピタキシャル層の上に配置され、互いに隣り合う複数の感光部を持つ画像領域を含む第一の導電型の第二のエピタキシャル層と、
（ｄ）前記第一のエピタキシャル層の中に位置し、前記複数の感光部より深い位置にある、第二の導電型のサブコレクタと、を備え、
光に反応して生成された電荷の一部が前記感光部に集められ、前記生成された電荷の他の一部が前記サブコレクタに集められ、さらに、
（ｅ）前記第一のエピタキシャル層の中と、前記第一のエピタキシャル層に隣接する前記第二のエピタキシャル層の一部分の中とに位置し、前記第一のエピタキシャル層の中の前記サブコレクタに接続する、第二の導電型の１つまたは複数のコンタクトを備え、
前記第二のエピタキシャル層の中に位置し、前記コンタクトに接続する、１つまたは複数の上側注入物をさらに含み、
前記基板の中に位置し、前記サブコレクタに接続する、１つまたは複数の裏側ビアをさらに含むことを特徴とする、イメージセンサ。
【請求項２】
請求項１に記載のイメージセンサであって、
前記上側注入物は、前記感光部の周囲に設けられていることを特徴とする、イメージセンサ。
【請求項３】
（ａ）第一の導電型の第一のエピタキシャル層を有する基板を設置するステップと、
（ｂ）前記第一のエピタキシャル層の中に第二の導電型のサブコレクタを埋め込むステップと、
（ｃ）前記第一のエピタキシャル層の中に、前記サブコレクタに接続する第二の導電型の１つまたは複数のコンタクトを形成するステップと、
（ｄ）前記第一のエピタキシャル層の上に第一の導電型の第二のエピタキシャル層を成長させるステップと、
（ｅ）前記第二のエピタキシャル層の中の前記サブコレクタより浅い位置に、光に反応して生成された電荷の一部が集められ、前記生成された電荷の他の一部が前記サブコレクタに集められるように互いに隣り合う複数の感光部を埋め込むステップと、
（ｆ）前記第一のエピタキシャル層の中に１つまたは複数の上側注入物を注入して、前記第二のエピタキシャル層の中に拡散した前記コンタクトの一部分それぞれに接触させるステップと、
（ｈ）前記基板の中に１つまたは複数の裏側ビアを形成して、前記第一のエピタキシャル層の中の各コンタクトに接続させるステップと、
を含むことを特徴とするイメージセンサの製造方法。
【請求項４】
請求項３に記載の方法であって、
（ｇ）各コンタクトの一部分が前記第二のエピタキシャル層の中に拡散するように、前記１つまたは複数のコンタクトを拡散させるステップをさらに含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、イメージセンサの分野に関し、より詳しくは、クロストークを低減させるための２つのエピタキシャル層を有するイメージセンサに関する。
【背景技術】
【０００２】
クロストークは、たとえば電子のような光生成キャリアが１つの光ダイオードまたは１つの感光領域の下の空乏領域を超えて生成され、この電子が拡散および／またはドリフトして、別のフォトダイオードまたは別の感光領域によって集められると発生する。明瞭を期すために、光ダイオードは例として使用され、イメージセンサは画素のアレイであると仮定される。電子によるクロストークにより、変調伝達機能が低下し、色が混ざり合う。したがって、上記のようなクロストークを低減および／または除去することが望ましい。
【０００３】
電荷結合素子（ＣＣＤ）に基づく多くのイメージセンサは、ｎ型シリコン基板ウェハの上のｎエピタキシャルシリコン層の中に作られる。これらのイメージャは通常、垂直オーバーフロードレインを利用しており、これにより、垂直オーバーフロードレインを超えて生成された電子が光ダイオードに到達するのが防止される。他のイメージセンサは、高濃度でドープされたｐ型シリコン基板上のｐエピタキシャルシリコン層の中に構築される。このようなｐ／ｐ＋ウェハは、シリコン製造業者からＣＭＯＳ回路用として好まれる。したがって、ＣＭＯＳイメージセンサは通常、主流のＣＭＯＳプロセスと回路を利用するために、ｐ／ｐ＋ウェハ内に作られる。ｐ／ｐ＋ウェハ内に製作されたイメージャには垂直オーバーフロードレインがないため、他の方法が試されている。たとえば、イーストマン・コダック社に譲渡されている米国特許第５，８５９，４６２号は、いくつかのクロストーク低減方式を教示している。イメージセンサの需要者は現在、さらに大幅なクロストーク低減を要求しているため、新たなアプローチが必要である。ＣＭＯＳ製造業者においては、ｐ／ｐ＋ウェハについて各種のアプローチが試されているが、現在のところ、十分に効果のあるものは皆無である。ドンブ・エレクトロニクス社は、米国特許第６，８９７，５００号の中で、各画素を取り囲む絶縁層によるクロストークの低減について特許請求している。このような構造は大きなシリコン面積を要し、より小さな画素に縮小することが難しい。トムソンＣＳＦは、クロストークではなくアンチブルーミングに焦点を当てた、パターン化されたサブコレクタ方式に対し、米国特許第４，９１６，５０１号と第４，９９７，７８４号を取得した。この方式は、本願で提案する方法ほど有効ではなく、事実、サブコレクタの一部は電子の他の画素への拡散を促進する。米国特許第６，２２５，６７０号は、ポテンシャル障壁と側方流動に関する方法を提案している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５，８５９，４６２号明細書
【特許文献２】米国特許第６，８９７，５００号明細書
【特許文献３】米国特許第４，９１６，５０１号明細書
【特許文献４】米国特許第４，９９７，７８４号明細書
【特許文献５】米国特許第６，２２５，６７０号明細書
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明は、１つの光ダイオードの下から発生し、別の光ダイオードに拡散および／またはドリフトする光生成電子の数を削減する。これは、クロストークを低減させる。本発明は、ｐ＋シリコン基板上のｐ型エピタキシャルシリコン層の中にｎドープ領域を埋め込むものである。その結果得られるｐｎ接合が接触され、バイアスされる。第二のｐ型エピタキシャルシリコン層は、ｎ型ドーパントが導入された後に、第一のｐエピタキシャル層の上に蒸着される。ｐｎ接合は拡散する電子を集め、それらが他の光ダイオードに到達するのを阻止する。埋め込まれたｎ領域との接触が、第二のｐエピタキシャル層の中に構築される。ＣＭＯＳ回路は、ｐエピタキシャル／ｐエピタキシャル／ｐ＋基板、つまりｎ領域が埋め込まれていない領域に構築されるため、このウェハは、工場が提供する標準的ＣＭＯＳと適合する。さらに、これはｐ／ｐ＋基板の優れたゲッタリングを利用して、デバイス領域内の金属濃度を低下させる。ゲッタリングにより、暗電流と点欠陥が減少する。
【０００６】
本発明は、上記の問題の１つまたはいくつかを克服することに関する。要約すると、本発明の１つの態様によれば、本発明は、（ａ）複数の感光部を持つ画像エリアを有し、光に応答して生成される電荷の一部が画素内に集められるような、第一の導電型の基板と、（ｂ）それがなければ隣接する感光部に拡散するはずであった、生成された電荷の別の一部を集めるような、画像エリアに広がる第二の導電型のサブコレクタを備えるイメージセンサにある。
【０００７】
本発明の上記およびその他の態様、目的、特徴、利点は、好ましい実施形態に関する以下の詳細な説明と付属の特許請求の範囲を読み、添付の図面を参照することによって、より明確に理解、認識されるであろう。
【発明の効果】
【０００８】
本発明は、イメージセンサにおけるクロストークを低減させる、後述のような利点を有する。
【図面の簡単な説明】
【０００９】
【図１】本発明によるイメージセンサの製造ステップを示す、図６の断面図である。
【図２】本発明によるイメージセンサの製造ステップを示す、図６の断面図である。
【図３】本発明によるイメージセンサの製造ステップを示す、図６の断面図である。
【図４】本発明によるイメージセンサの製造ステップを示す、図６の断面図である。
【図５】本発明によるイメージセンサの製造ステップを示す、図６の断面図である。
【図６】本発明によるイメージセンサの上面図である。
【図７】本発明による能動画素センサの個々の画素の上面図である。
【発明を実施するための形態】
【００１０】
本発明を詳細に説明する前に、本発明は好ましくは、たとえば、ＣＭＯＳ能動画素センサにおいて使用されることに留意することが有益である。能動画素センサは、スイッチとして機能するトランジスタ以外の、画素内の能動電気素子を指す。たとえば、増幅器は能動素子である。ＣＭＯＳは、相補型金属酸化物シリコン型の電気コンポーネントを指し、たとえば、画素と関連付けられているが、通常、画素内にはなく、トランジスタのソース／ドレインが１つのドーパント型で、それと対になるトランジスタが反対のドーパント型であるときに形成されるトランジスタである。ＣＭＯＳデバイスにはいくつかの利点があり、その中の１つが消費電力の低さである。
【００１１】
好ましい実施例において、本発明はｎ型とｐ型のドーピングを有するものとして説明される。各種のコンポーネントのドーピングの型は、本発明の範囲から逸脱することなく、逆転できると理解すべきである。
【実施例】
【００１２】
図１を参照すると、ｐ型基板１０が示されており、この基板１０の上に（広がり、直接）形成された第一のｐ型エピタキシャル層２０がある。図２を参照すると、遮蔽用酸化物層３０がエピタキシャル層２０の上に蒸着され、その後、好ましくはＡｓまたはＳｂ（ｎ型として知られる）のサブコレクタ４０が遮蔽用酸化物層３０を通して第一のエピタキシャル層２０の中に埋め込まれる。図３と図６を参照すると、好ましくはＰ（ｎ型）のサブコレクタ接触領域５０（図６には示されず）が、サブコレクタ領域４０の周辺に沿って埋め込まれる。その後、遮蔽用酸化物層３０が除去され、図４と図６を参照すると、第二のエピタキシャル層６０が第一のエピタキシャル層２０の上に成長させられる。サブコレクタ４０とサブコレクタ接触領域５０は異なる速度で拡散し、サブコレクタ接触領域５０はサブコレクタ領域４０より速い速度で拡散することがわかる。これは、これらの領域が図３より大きくなっていることによって示されている。複数の感光部７０（ｎ型）、好ましくはＣＣＤまたはＣＭＯＳイメージセンサの場合の光ダイオードまたは光キャパシタが、第二のエピタキシャル層６０の中に埋め込まれる。サブコレクタ４０は、感光部７０より深い位置にあることがわかる。感光部７０は、プロセスの中のこの段階において、あるいはプロセスの中の後のいずれかの時点で埋め込むことができることがわかる。
【００１３】
次に、図５と図６を参照すると、１つの埋没物(implant)または複数の上側埋没物８０が埋め込まれ、サブコレクタ４０のサブコレクタ接触領域５０（図６には示されず）との接触を実現し、サブコレクタ４０が基板１０に関して逆バイアスされることができるようになっている。サブコレクタ４０は逆バイアスされ、隣接するフォトサイト７０に拡散する可能性のあるキャリアを排出し、これによってクロストークを低減させる。その後は、周知のイメージセンサ加工ステップが実施され、完成品としてのイメージセンサが製作される。たとえば、図７を参照すると、ソースフォロワ増幅器９０のような能動素子がイメージセンサに加えられる。感光部７０は、電荷を、転送ゲート１１０を通って浮動拡散部１００に転送する（ここで、電荷が電圧に変換される）。ソースフォロワ９０はその後、当業界で周知のように、出力のための電圧を感知する。これらのステップは当業界でよく知られているため、本明細書では図示または説明しない。
【００１４】
さらに図５を参照すると、任意で、上側埋没物８０の代わりに、裏側ビア１２０を、基板１０を通るように形成し、サブコレクタ接触領域５０との電気接続を実現することができる。
【００１５】
本発明を、好ましい実施例に関して説明した。しかしながら、当業者であれば、本発明の範囲から逸脱することなく、改変や改造を加えることが可能であることがわかるであろう。
【符号の説明】
【００１６】
１０  ｐ型基板、２０  第一のｐ型エピタキシャル層、３０  遮蔽用酸化物層、４０  サブコレクタ、５０  サブコレクタ接触領域、６０  第二のエピタキシャル層、７０  感光部（光ダイオードまたは光キャパシタ）、８０  上側埋没物、９０  ソースフォロワ増幅器、１００  浮動拡散部、１１０  転送ゲート、１２０  裏側ビア、ＰＤ  光ダイオード、ＴＧ  転送ゲート、ＦＤ  浮動拡散部、ＲＧ  リセットゲート、ＶＤＤ  電源、ＳＦ  ソースフォロワトランジスタ（のゲート）、ＲＳ  行選択トランジスタ、Ｖｏｕｔ  出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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