(57)【特許請求の範囲】
【請求項１】
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備え、所定の低抵抗状態から所定の高抵抗状態への移行と、前記高抵抗状態から前記低抵抗状態への移行とが可能なメモリ素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態への移行の際には、前記メモリ素子に対して定電流回路により電流パルスを加えることを特徴とするメモリ素子の駆動方法。
【請求項２】
前記電流パルスは、前記定電流回路を通じて、段階的に電流値を変化させて加えることを特徴とする請求項１記載のメモリ素子の駆動方法。
【請求項３】
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、
高抵抗状態から低抵抗状態への移行を行うために電流パルスを発生する電流パルス発生部とを備え、
前記電流パルス発生部は定電流回路により前記メモリ素子に電流パルスを加えることを特徴とするメモリ素子を用いた記憶装置。
【請求項４】
前記電流パルス発生部は、前記定電流回路により、段階的に電流値を変化させて加えることを特徴とする請求項３記載のメモリ素子を用いた記憶装置。
【請求項５】
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、電圧パルス発生部とを備え、
前記メモリ素子は複数個であり、各々のメモリ素子に少なくとも各々定電流素子が直列接続され、前記電圧パルス発生装置から前記定電流素子が直列接続されたメモリ素子の少なくとも１つへ電圧パルスを加えることを特徴とする前記メモリ素子を用いた記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノギャップ電極を備えるメモリ素子の駆動方法及びメモリ素子を備える記憶装置に関する。
【背景技術】
【０００２】
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの電極間に電圧を印加することによって、スイッチング動作が可能な素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができる素子が開発されている（例えば、特許文献１参照）。
【０００３】
このようなナノギャップを有する素子（以下、「ナノギャップメモリ素子」という。）においては、書き込み又は消去のために、所定の電圧値の電圧パルスを印加して、高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）へ移行させたり、低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）へ移行させたりするようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特に高抵抗状態から低抵抗状態へ移行させる際、電圧パルスを印加しても、所望の抵抗状態（低抵抗状態）へ移行する確率が低いという問題があった。そこで、高抵抗状態から低抵抗状態へ移行する確率を向上させるために、パルス幅（すなわち、１回の電圧パルスの印加時間）を大きくする方法や、電圧値を高くする等の方法が考えられた。しかしながら、これらの方法では、高抵抗状態から低抵抗状態へ移行する確率がまだ十分でないという問題があった。
【０００６】
本発明の課題は、高い確率で高抵抗状態から低抵抗状態へ移行させることができるメモリ素子の駆動方法及び当該メモリ素子を用いた記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備え、所定の低抵抗状態から所定の高抵抗状態への移行と、前記高抵抗状態から前記低抵抗状態への移行とが可能なメモリ素子の駆動方法において、前記高抵抗状態から前記低抵抗状態への移行の際には、前記メモリ素子に対して定電流回路により電流パルスを加えることを特徴とする。
【０００８】
請求項２記載の発明は、請求項１記載の発明と同様の構成を備えると共に、前記電流パルスは、前記定電流回路により、段階的に電流値を変化させて加えることを特徴とする。
【０００９】
請求項３記載の発明は、絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、高抵抗状態から低抵抗状態への移行を行うために電流パルスを発生する電流パルス発生部とを備え、前記電流パルス発生部は定電流回路により前記メモリ素子に電流パルスを加えることを特徴とする。
【００１０】
請求項４記載の発明は、請求項３記載の発明と同様の構成を備えると共に、前記電流パルス発生部は、前記定電流回路により、段階的に電流値を変化させて加えることを特徴とする。
【００１１】
請求項５記載の発明は、絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、電圧パルス発生部とを備え、
前記メモリ素子は複数個であり、各々のメモリ素子に少なくとも各々定電流素子が直列接続され、前記電圧パルス発生装置から前記定電流素子が直列接続されたメモリ素子の少なくとも１つへ電圧パルスを加えることを特徴とする。
このメモリセル構成により、メモリセル面積が増加する可能性があるが、書き込み速度は向上する。
【発明の効果】
【００１２】
発明者等は、前述の課題を解決するために鋭意検討した結果、メモリ素子に対して、高抵抗状態から低抵抗状態へ移行させるために電流パルスを加えることに着目した。この電流パルスは定電流回路を通しても供給されるが、定電流素子を接続したメモリセルを電圧駆動してもメモリ素子には電流パルスが加えられる。このように電流パルスを加えることで、より高確率でメモリ素子が高抵抗状態から低抵抗状態へ移行することを見出したものである。
【００１３】
本発明によれば、所定の低抵抗状態から所定の高抵抗状態への移行と、高抵抗状態から低抵抗状態への移行とが行われるナノメートルオーダーの間隙を有する電極間間隙部を備えたメモリ素子に対して、メモリ素子を高抵抗状態から低抵抗状態へ移行させる電流パルスを加える時には定電流回路を用いて、電流値をコントロールする、または定電流素子を接続したメモリ素子を電圧駆動することを特徴とする。
従来は、低抵抗状態から高抵抗状態への切り換えに比べて、高抵抗状態から低抵抗状態への切り換えの成功率が劣っていたが、電流パルスを上述のように印加することにより高抵抗状態から低抵抗状態への切り換えの成功率を飛躍的に向上させることが可能である。
例えば、低抵抗状態から高抵抗状態への切り換えと高抵抗状態から低抵抗状態への切り換えとを交互に行う繰り返し試験において、低抵抗状態と高抵抗状態との間での状態切り換えがより確実に実行され、また、低抵抗状態の抵抗値の属する範囲と高抵抗状態の抵抗値の属する範囲とが殆ど重複を生じることなく二分され、これによりメモリ素子を識別可能となる二状態に維持することができ、記憶装置としての適応性をより向上させることが可能となった。
【図面の簡単な説明】
【００１４】
【図１】図１（Ａ）は本発明の記憶装置の機能的構成を示すブロック図、図１（Ｂ）は記憶装置のナノギャップメモリアレイに含まれる一つのメモリセルの構成を示す図である。
【図２】本発明の記憶装置が備えるナノギャップメモリ素子の要部を模式的に示す断面図である。
【図３】図３（Ａ）は本発明の記憶装置が備えるパルス発生部の機能的構成を示すブロック図であり、図３（Ｂ）は電流パルス発生部の構成を示す。
【図４】図４（Ａ）は電流パルス発生部のパルス発生器からのパルス電圧変化を示した線図、図４（Ｂ）はナノギャップメモリ素子に流れる電流パルスの電流値の変化を示した線図である。
【図５】他のナノギャップメモリ素子の要部を模式的に示す断面図である。
【図６】図６（Ａ）は他の例におけるパルス発生器からの電圧パルスの電圧変化を示した線図、図６（Ｂ）は他の例における電流パルスの電流値の変化を示した線図である。
【図７】実施例におけるパルス発生部の機能的構成を示すブロック図である。
【図８】実施例におけるナノギャップメモリ素子を低抵抗状態から高抵抗状態へ移行させる電圧パルスと高抵抗状態から低抵抗状態へ移行させる電流パルスとを交互に繰り返し印加した場合の素子の抵抗値変化を示すグラフ図である。
【図９】比較例におけるナノギャップメモリ素子を低抵抗状態から高抵抗状態へ移行させる電圧パルスと高抵抗状態から低抵抗状態へ移行させる電圧パルスとを交互に繰り返し印加した場合の素子の抵抗値変化を示すグラフ図である。
【図１０】実施例と同じ構成であってメモリ素子に印加するパルスの幅のみを変更した他の例におけるナノギャップメモリ素子を低抵抗状態から高抵抗状態へ移行させる電圧パルスと高抵抗状態から低抵抗状態へ移行させる電流パルスとを交互に繰り返し印加した場合の素子の抵抗値変化を示すグラフ図である。
【発明を実施するための形態】
【００１５】
以下に、本発明について、図面を用いて具体的な態様を説明する。ただし、発明の範囲は、図示例に限定されない。
【００１６】
＜ナノギャップメモリ素子を備える記憶装置＞
まず、記憶装置１０００の構成について、図１〜図４を参照して説明する。
記憶装置１０００は、複数のメモリセル１１０をアレイ状に配置したメモリ素子アレイを備えた、データの記憶を行う装置である。ここで、本発明の記憶装置１０００においては、メモリセル１１０は、ナノギャップメモリ素子１０と選択素子としてのＭＯＳトランジスタ１１とからなり、メモリ素子アレイは、ナノギャップメモリアレイ１００である。
具体的には、記憶装置１０００は、例えば、図１に示すように、ナノギャップメモリアレイ１００と、パルス発生部２００と、読み出し部３００と、制御部４００と、アレイ状に並んだメモリセル１１０の一つを選択するためにメモリセル１１０のＸ方向の位置を指定するＸ方向のアドレス指定部４１０と、メモリセル１１０のＹ方向の位置を指定するＹ方向のアドレス指定部４２０と、などを備えて構成される。
【００１７】
（ナノギャップメモリアレイ）
ナノギャップメモリアレイ１００は、例えば、複数のメモリセル１１０をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。
メモリセル１１０は、図１（Ｂ）に示すように、ＭＯＳトランジスタ１１と当該ＭＯＳトランジスタ１１のドレイン電極またはソース電極に接続されたナノギャップメモリ素子１０とからなる。ＭＯＳトランジスタ１１は、そのソース電極またはドレイン電極がＸ方向のアドレス指定部４１０に接続され、ゲート電極はＹ方向のアドレス指定部４２０に接続されている。そして、Ｘ方向のアドレス指定部４１０を通じて後述する第１又は第２の電圧パルスが印加され、Ｙ方向のアドレス指定部４２０から指定信号が入力されると、ナノギャップメモリ素子１０に電圧パルスが印加され、後述する抵抗値変化現象が生じるようになっている。
【００１８】
（ナノギャップメモリ素子）
ナノギャップメモリ素子１０は、例えば、ナノギャップ電極間（電極間間隙部４の間隙）の抵抗値をスイッチさせて、データの記憶を行うメモリ素子である。
具体的には、ナノギャップメモリ素子１０は、例えば、図２に示すように、絶縁性基板１と、絶縁性基板１の一面（上面）に設けられた第１電極２及び第２電極３と、第１電極２と第２電極３との間に設けられた電極間間隙部４と、などを備えて構成される。
【００１９】
絶縁性基板１は、例えば、ナノギャップメモリ素子１０の２つの電極（第１電極２と第２電極３）を隔てて設けるための支持体として機能する。
絶縁性基板１の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁性基板１は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであっても良い。
絶縁性基板１の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２及び第２電極３との密着性と、その製造における自由度と、が大きい点で好適となっている。
【００２０】
第１電極２は、例えば、第２電極３と対になって、ナノギャップメモリ素子１０のスイッチング動作を行うためのものである。
第１電極２の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第１電極２は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２は、クロム及び金の積層（多層）構造としても良い。
【００２１】
第２電極３は、例えば、第１電極２と対になって、ナノギャップメモリ素子１０のスイッチング動作を行うためのものである。
第２電極３の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極３の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第２電極３は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極３は、クロム及び金の積層（多層）構造としても良い。
【００２２】
電極間間隙部４は、例えば、第１電極２と第２電極３との間に形成され、ナノギャップメモリ素子１０の抵抗値変化現象を発現する役割を具備している。
具体的には、電極間間隙部４は、例えば、第１電極２と第２電極３との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するものである。すなわち、第１電極２と第２電極３との間（ナノギャップ電極間）の距離（間隔）Ｇは、ナノメートルオーダーとなるよう設定されている。
【００２３】
第１電極２０と第２電極３０間（ナノギャップ電極間）の距離（間隔）Ｇは、例えば、０ｎｍ＜Ｇ≦１３ｎｍであるのが好ましく、０．８ｎｍ＜Ｇ＜２．２ｎｍであるのがより好ましい。
ここで、距離Ｇの上限値を１３ｎｍとしたのは、例えば、二回の斜め蒸着で作成する場合には、ギャップ間隔が１３ｎｍより大きくなるとスイッチングが起きなくなるためである。
また、トンネル電流の理論式に低抵抗状態、高抵抗状態の典型的な値を代入すると、ギャップ幅の計算結果として０．８ｎｍ＜Ｇ＜２．２ｎｍの範囲が求められる。
【００２４】
なお、第１電極２と第２電極３との間の最近接部位（電極間間隙部４の間隙）は、例えば、第１電極２と第２電極３とが対向する領域に１若しくは複数箇所形成されていても良い。
また、第１電極２と第２電極３との間には、例えば、当該第１電極２と第２電極３の構成材料などからなる島部分（中州部分）が形成されていても良い。この場合には、例えば、第１電極２と島部分との間、第２電極３と島部分との間に所定の間隙（電極間間隙部４の間隙）が形成されて、第１電極２と第２電極３とが短絡していなければ良い。
【００２５】
（パルス発生部）
パルス発生部２００は、例えば、ナノギャップメモリアレイ１００が有する複数のメモリセル１１０と制御部４００とに接続されている。パルス発生部２００は、例えば、制御部４００から入力される制御信号に従って、メモリセル１１０内のナノギャップメモリ素子１０の第１電極２と第２電極３との間を低抵抗状態と高抵抗状態とに切り換えることによって、ナノギャップメモリ素子１０にデータを書き込んだり、ナノギャップメモリ素子１０からデータを消去したりする。
【００２６】
具体的には、パルス発生部２００には、例えば、制御部４００から、抵抗状態と高抵抗状態に切り換えるナノギャップメモリ素子１０の所在に関するアドレス情報が入力されるようになっている。そして、これらの情報が入力されると、パルス発生部２００は、例えば、ナノギャップメモリアレイ１００が有する複数のナノギャップメモリ素子１０のうちの、アドレス情報で指定されたナノギャップメモリ素子１０に対して抵抗値の状態の切り換えを行うようになっている。
【００２７】
また、パルス発生部２００は、個々のナノギャップメモリ素子１０に対して、抵抗状態の切り換えを行うために、図３（Ａ）に示す構成を具備している。
即ち、パルス発生部２００は、ナノギャップメモリ素子１０の第１電極２に所定電圧の電圧パルスを印加する電圧パルス発生部２１０と、ナノギャップメモリ素子１０の第１電極２に所定電流の電流パルスを加える電流パルス発生部２２０と、電圧パルス発生部２１０と電流パルス発生部２２０とを選択的にナノギャップメモリ素子１０に接続する切り換え素子２０５とを備えている。
なお、ナノギャップメモリ素子１０の第２電極３は、接地されている。
【００２８】
なお、上記パルス発生部２００は、Ｘ方向のアドレス指定部４１０を介して各ナノギャップメモリ素子１０に接続するように設けられている。また、パルス発生部２００と各ナノギャップメモリ素子１０との間には、実際には、各アドレス指定部４１０及びＭＯＳトランジスタ１１が介在するが、図３ではそれらの図示は省略している。
【００２９】
切り換え素子２０５は、制御部４００により連動して切り換えが行われるように制御される。
即ち、切り換え素子２０５は、制御部４００の制御の下で作動して、電圧パルス発生部２１０をナノギャップメモリ素子１０の第１電極２に直接接続する状態に切り替えられ（以下、第一の接続状態とする）、これにより、電圧パルス発生部２１０からナノギャップメモリ素子１０を低抵抗状態から高抵抗状態に切り替えるための電圧パルスがナノギャップメモリ素子１０に印加されることにより、低抵抗状態から高抵抗状態へ切り換えが行われる。なお、電圧パルス発生部２１０の電圧パルスの電圧値は、ナノギャップメモリ素子１０の特性に応じて低抵抗状態から高抵抗状態への切り換えが行われる適正な電圧が印加されるよう、適宜調節される。
【００３０】
また、切り換え素子２０５は、制御部４００の制御の下で作動して、電流パルス発生部２２０とナノギャップメモリ素子１０の第１電極２とを接続する状態に切り替えられ（以下、第二の接続状態とする）、これにより、電流パルス発生部２２０から電流パルスがナノギャップメモリ素子１０に加えられることにより、高抵抗状態から低抵抗状態へ切り換えが行われる。
【００３１】
電流パルス発生部２２０は、図３（Ｂ）に示すように、電圧パルスを発生するパルス発生器２０１と、パルス発生器２０１とナノギャップメモリ素子１０との間に設けられた抵抗素子２０３及び電界効果型トランジスタ（Ｐ型ＭＯＳＦＥＴ）２０２とを主に備えている。
【００３２】
上記パルス発生器２０１が発する第２の電圧パルスの電圧値Ｖｐｐ２は、電界効果型トランジスタ２０２の特性により決定される。電界効果型トランジスタ２０２は、ソース電極がパルス発生器２０１側に接続され、ドレイン電極がナノギャップメモリ素子１０側に接続され、ゲート電極には常に電圧Ｖｇが印加されている。そして、電界効果型トランジスタ２０２は、ソース電極側の電圧Ｖｓ１がゲート電極側の電圧Ｖｇよりも一定値（Ｖｔｈとする）以上高くなると、ソース電極からドレイン電極側に電流が流れ始めるようになっている。そして、電界効果型トランジスタ２０２の手前の抵抗素子２０３の抵抗値をＲａ、電流値をｉｃとすると、第二の接続状態においてパルス発生器２０１が発する第２の電圧パルスの電圧値Ｖｐｐ２は、
Ｖｐｐ２＝Ｖｇ＋Ｖｔｈ＋ｉｃ×Ｒａ
となるように設定する。
即ち、パルス発生器２０１が電圧パルスＶｐｐ２を発すると、電界効果型トランジスタ２０２は、ナノギャップメモリ素子１０に対する通電電流をｉｃに維持してナノギャップメモリ素子１０に電流パルスが加えられる。即ち、電界効果型トランジスタ２０２は、定電流回路として機能する。つまり、パルス発生器２０１が図４（Ａ）に示すように、電圧値をＶｐｐ２として電圧パルスを印加すると、図４（Ｂ）に示すように、第２の電圧パルスと同様のパルス幅でナノギャップメモリ素子１０には一定値ｉｃを維持して電流パルスが流れることとなる。そして、これにより、ナノギャップメモリ素子１０は、高抵抗状態から低抵抗状態へ切り替えが行われる。
【００３３】
このように、電流パルスをナノギャップメモリ素子１０に加える際に、定電流回路である電界効果型トランジスタ２０２及び抵抗２０３を用いることにより、ナノギャップメモリ素子１０が高抵抗状態から低抵抗状態へ切り換えられ、また、抵抗値の変化による過剰な電流が流れることが抑制され、電流値を所望の値に安定的に維持することができることから、低抵抗状態への切り換えの失敗を回避し、成功率を向上させることが可能である。
また、データ書き込み時にナノギャップメモリ素子１０が高抵抗から低抵抗へ大きな抵抗変化をした際、素子流入電流の急激な増加に起因する断線等の素子破壊を防止する。
【００３４】
なお、メモリセル１１０はナノギャップメモリ素子１０に少なくとも定電流素子を接続した（更にＭＯＳトランジスタ１１を接続した）構成とすることで、書き込みを高速化できる。メモリセル１１０にいたるまでの配線の充放電電流が抵抗体により制限されないからである。メモリセル面積は増加する可能性があるが、前記定電流素子と前記メモリ素子の電極を積層構造にできればメモリセル面積の増加は回避できる。
この場合、図３に示す電流パルス発生部２２０は不要でメモリセルはパルス発生部２１０から電圧駆動が可能である。定電流素子はデプレッション形電界効果素子で実現できる。
また、さらに、メモリセル１１０の選択トランジスタ１１にこの定電流素子の機能を兼ね備えることも可能である。この場合には、高抵抗状態から低抵抗状態への書き込みのときの選択トランジスタのゲート電圧を一定電流値を保つような値、例えばPMOSを用いた場合には「ソース電圧（Ｖｓ１）−Ｖｔｈ−α」と設定すればよい（αは設定電流値による）。即ち、選択トランジスタ１１の導通状態をＭＯＳの飽和領域の特性とすることで、定電流回路とすることができる（当然ながら非選択セルのゲート電圧は、ソース電圧と同一、即ちＯｆｆ状態である）。
他方、低抵抗状態から高抵抗状態への書き込みや読み出しの時は、ゲート電圧を正負の電源の値にフルスイングすることで、通常の選択トランジスタとしての導通、非道通が可能なので、セル選択性を実現できる。このようにゲート電圧を制御することでトランジスタ１１にメモリセル選択と定電流機能の両方を兼ねさせることも可能である。
【００３５】
（Ｘ方向及びＹ方向のアドレス指定部）
Ｘ方向のアドレス指定部４１０は、アレイ状に設けられた複数のメモリセル１１０の内、Ｙ方向に沿って並んだ複数のメモリセル１１０のそれぞれのＭＯＳトランジスタ１１のソース電極またはドレイン電極が並列接続された配線を複数備え、各配線はＸ方向に並んで設けられている。そして、各配線に対して個々にパルス発生部２００からの電圧パルスを印加することが可能となっている。
【００３６】
Ｙ方向のアドレス指定部４２０は、アレイ状に設けられた複数のメモリセル１１０の内、Ｘ方向に沿って並んだ複数のメモリセル１１０のそれぞれのＭＯＳトランジスタ１１のゲート電極が並列接続された配線を複数備え、各配線はＹ方向に並んで設けられている。そして、各配線に対して個々に指定信号としての電圧印加を行うことができ、これにより各ＭＯＳトランジスタ１１に対してソース電極とドレイン電極の接続を可能としている。
つまり、Ｙ方向のアドレス指定部４２０に対する位置指定に応じて対応する配線に指定信号を印加し、Ｘ方向のアドレス指定部４１０に対する位置指定に応じて対応する配線に対して電圧パルスを印加することにより、Ｘ方向とＹ方向との位置指定により特定される任意のナノギャップメモリ素子１０に対する電圧パルスの印加を行うことを可能としている。
【００３７】
（読み出し部）
読み出し部３００は、例えば、ナノギャップメモリアレイ１００が有する複数のメモリセル１１０のナノギャップメモリ素子１０と、制御部４００とに接続されている。読み出し部３００は、例えば、制御部４００から入力される制御信号に従って、ナノギャップメモリ素子１０からデータを読み出して、当該読み出し結果を制御部４００に出力する。
【００３８】
具体的には、読み出し部３００には、例えば、制御部４００から、データを読み出すナノギャップメモリ素子１０の所在に関するアドレス情報が入力されるようになっている。そして、この情報が入力されると、読み出し部３００は、例えば、ナノギャップメモリアレイ１００が有する複数のナノギャップメモリ素子１０のうちの、アドレス情報で指定されたナノギャップメモリ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定することによって、そのナノギャップメモリ素子１０からデータを読み出すようになっている。
【００３９】
（制御部）
制御部４００は、パルス発生部２００に対して制御信号を入力し、Ｘ方向及びＹ方向のアドレス指定部４１０、４２０に対してアドレス信号を入力して、任意のナノギャップメモリ素子１０に電圧パルス又は電流パルスを加える制御を行う。
【００４０】
このとき、制御部４００は、電圧パルスを印加する場合（所定のナノギャップメモリ素子１０を低抵抗状態から高抵抗状態に切り換える場合）には、パルス発生部２００の切り換え素子２０５を第一の接続状態に切り換え、電圧パルス発生部２１０からナノギャップメモリ素子１０に対して電圧パルスの印加を行うよう制御する。
これにより、ナノギャップメモリ素子１０には、電圧パルスが印加され、高抵抗状態への切り換え（以下、「ＯＦＦ状態」ともいう）が行われる。
【００４１】
また、制御部４００は、電流パルスを加える場合には、切り換え素子２０５を第二の接続状態に切り換え、電流パルス発生部２２０からナノギャップメモリ素子１０に対して電流パルスを加えるよう制御する。
これにより、ナノギャップメモリ素子１０には、電流パルスが加えられて、低抵抗状態に切り換えられる（以下、「ＯＮ状態」ともいう）。このとき、電流パルス発生中は電界効果型トランジスタ２０２により一定の電流ｉｃがナノギャップメモリ素子１０に流れる状態が維持される。
【００４２】
また、制御部４００は、例えば、電流パルスが加えられた後、読み出し部３００に制御信号（アドレス情報など）を入力して、ナノギャップメモリ素子１０からデータを読み出させ、そして、当該読み出し結果に基づいて、ナノギャップメモリ素子１０が高抵抗状態から低抵抗状態へ移行したか否かを判断する。
判断の結果、ナノギャップメモリ素子１０が高抵抗状態から低抵抗状態へ移行していない場合には、電流パルスの印加のリトライを行うよう制御しても良い。
【００４３】
（ナノギャップメモリ素子の変形例）
なお、本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
以下に、本発明に係るナノギャップメモリ素子の変形例について説明する。
【００４４】
変形例１のナノギャップメモリ素子１０Ａは、例えば、図５に示すように、絶縁性基板１Ａと、絶縁性基板１Ａの上面に設けられた絶縁体５Ａと、絶縁性基板１Ａの上面に設けられた第１電極２Ａと、絶縁体５Ａの上面に設けられた第２電極３Ａと、第１電極２Ａと第２電極３Ａとの間に設けられた電極間間隙部４Ａとを主に備えている。
具体的には、絶縁体５Ａが絶縁性基板１Ａの上面に設けられることにより段部を構成しており、当該絶縁体５Ａにより、第１電極２Ａと第２電極３Ａとが高低差をもって基板１Ａ上に配置されている。そして、第１電極２Ａは、絶縁性基板１Ａの上面と絶縁体５Ａの側面５１Ａの下側部分とに接して設けられており、第２電極３Ａは、絶縁体５Ａの上面と絶縁体５Ａの側面５１Ａの上側部分とに接して設けられている。そして、電極間間隙部４Ａは、絶縁体５Ａの側面５１Ａの下側部分に設けられた第１電極２Ａと、絶縁体５Ａの側面５１Ａの上側部分に設けられた第２電極３Ａとの間に設けられている。つまり、電極間間隙部４Ａは絶縁体５Ａにより形成される段部の高さ方向に沿ってギャップＧが形成されている。
【００４５】
なお、第１電極２Ａ及び第２電極３Ａの材質は、前述した第１電極２及び第２電極３と同様のものを選択することが望ましい。
また、絶縁体５Ａは、電極間間隙部４Ａを構成する第１電極２Ａの対向部位と第２電極３Ａの対向部位とが基板１Ａの平面に対する高さ方向に沿って並ぶように配置するためのものである。従って、上記機能を具備する限り、他の構造を採っても良い。
また、絶縁体５Ａは、例えば、絶縁性基板１Ａの一部に酸化膜等を設けたものであってもよいし、絶縁性基板１Ａ全面に酸化膜等を設け、その一部を取り去ることで形成されるものであってもよい。また、絶縁体５Ａの材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（Ｓｉ３Ｎ４）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２Ａ及び第２電極３Ａとの密着性と、その製造における自由度と、が大きい点で好適となっている。
【００４６】
また、電極間間隙部４Ａは、前述した電極間間隙部４に比して形成される平面の向きが異なる点を除けば、実体的な構造はほぼ同一である。従って、電極間間隙部４Ａの寸法などの設計条件やその動作方法は前述した電極間間隙部４の場合と同様である。
【００４７】
かかる変形例１のメモリ素子１０Ａは、前述したメモリ素子１０と同様の技術的効果を具備すると共に、絶縁性基板１Ａの上面に対して絶縁体５Ａにより形成される段部により第１電極２Ａ及び第２電極３Ａが高低差をもって配置され、その高さ方向に沿って電極間間隙部４Ａが形成されているため、第１電極２Ａ、第２電極３Ａ及び電極間間隙部４Ａを同一平面上に並べて配置する場合に比べて当該電極間間隙部４Ａが絶縁性基板１Ａの平面視での占有面積を低減することが可能となる。これにより、例えば、単一の絶縁性基板１Ａを共有して多数のメモリ素子１０Ａを集積化することでメモリ素子を形成する場合に、集積化に有利であり、メモリ素子の小型化を図ることが可能となる。
【００４８】
（ナノギャップメモリ素子に対する電流パルスの他の印加方法の例）
ナノギャップメモリ素子１０の電流パルスは、ナノギャップメモリ素子１０を高抵抗状態から低抵抗状態に移行させることが可能な範囲であれば良く、例えば、電流パルスの印加を、当該パルスの途中で電流値を変化させて段階的に行い、電界効果型トランジスタ２０２により、ナノギャップメモリ素子１０に流れる電流を電流パルスの段階的に変化する個々の電流値に維持するようにしても良い。
具体的には、図６（Ａ）に示すように、パルス発生器２０１により、電圧パルスの印加をＶｐｐ２１からＶｐｐ２２（＜Ｖｐｐ２１）へと二段階の電圧値で行う。なお、
Ｖｐｐ２１＝Ｖｇ＋Ｖｔｈ＋ｉｃ１×Ｒａ
Ｖｐｐ２２＝Ｖｇ＋Ｖｔｈ＋ｉｃ２×Ｒａ
とする。
これにより、ナノギャップメモリ素子１０には、図６（Ｂ）に示すように、電流ｉｃ１がＶｐｐ２１の印加と同じ期間だけ一定状態を維持して流れた後に、電流ｉｃ２がＶｐｐ２２の印加と同じ期間だけ一定状態を維持して流れる電流パルスがナノギャップメモリ素子１０に印加される。
このような電流パルスとすることで、電流パルス発生部２２０とナノギャップスイッチ素子間の寄生容量の充電をすばやく行うことできて、ナノギャップメモリ素子１０の抵抗値変化に必要なパルス幅を短く、すなわち書き換えの要する時間を短くすることが期待できる。
なお、電流パルスの印加は、上述のような二段階の変化に限らず、多段階としても良いし、その他、段階的ではなく、任意の波形で変化させても良い。例えば、パルス発生源が任意の波形の電圧パルスを発生し、定電流回路が当該波形に従って任意にナノギャップメモリ素子１０（又は１０Ａ）に流れる電流を変化させてもよい。
【００４９】
＜実施例＞
以下に、具体的な実施例によって本発明を更に詳細に説明するが、本発明はこれらに限定されるものではない。
【００５０】
ここでは図５に示したナノギャップメモリ素子１０Ａを用いた実施例について説明する。なお、ナノギャップメモリ素子１０を採用しても良いことはいうまでもない。
この実施例では、図７（Ａ）に示すパルス発生部２００Ａを用いた。このパルス発生部２００Ａは、ナノギャップメモリ素子１０Ａの第１電極２側に電圧パルスの印加を行う電圧パルス発生部２１０と、ナノギャップメモリ素子１０Ａの第１電極２に所定電流の電流パルスを加える電流パルス発生部２２０Ａと、電圧パルス発生部２１０と電流パルス発生部２２０Ａとを選択的にナノギャップメモリ素子１０Ａに接続する切り換え素子２０５とを備えている。
そして、電流パルス発生部２２０は、パルス発生器２０１と電界効果型トランジスタ２０２と抵抗素子２０３とを備え、さらに、直流電源２０４と、第２の切り換え素子２０６とを備えている。第２の切り換え素子２０６は、切り換え素子２０５と連動するように制御部４００により制御される。電流パルスによる書き込み時の初期状態としてナノギャップメモリ素子間の電位差をゼロとするとともに、電圧パルスの印加時には、電流パルス発生部２２０Ａからナノギャップメモリ素子１０Ａに電流が流れず、電圧パルス発生部２１０からの電圧が印加されるように切り換えが行われる。
電界効果型トランジスタ２０２のドレイン電極はナノギャップメモリ素子１０Ａの第２電極３に接続され、電界効果型トランジスタ２０２のソース電極には抵抗素子２０３（例えば1ＭΩ）を介してパルス発生器２０１が接続されている。
【００５１】
直流電源２０１Ａは、出力電圧Ｖｃ１を10〜20Ｖの範囲で任意に調節可能である。
電界効果型トランジスタ２０２は、ゲート電極とソース電極との電位差が大きいとソース電極からドレイン電極に電流が流れず、電位差が小さくなると流れる（ディプレッション型の）特性を有している。従って、電流パルスの印加時には、パルス発生器２０１は、その出力電圧Ｖｓとして基準電圧Ｖ１を電界効果型トランジスタ２０３のソース電極に印加している状態から、当該基準電圧Ｖ１よりも低いパルス電圧Ｖ２を印加することで、ソース電極とドレイン電極が通電可能となり、ナノギャップメモリ素子１０Ａに電流パルスが印加される（図７（Ｂ）参照）。なお、この電界効果型トランジスタ２０２と抵抗素子２０３の働きにより、電流パルスの印加中には、ナノギャップメモリ素子１０Ａに流れる電流値を一定に維持することが可能である。
即ち、このパルス発生部２００Ａも前述したパルス発生部２００と同様にナノギャップメモリ素子１０Ａに対して抵抗状態を切り換えることが可能である。
また、前述した、図６（Ｂ）の例のように、ナノギャップメモリ素子１０Ａに段階的に電流値が変化するように電流パルスを印加する場合には、図７（Ｃ）に示すように、基準電圧Ｖ１よりも低いパルス電圧Ｖ２１を印加し、さらにこのパルス電圧レベルをＶ２２（Ｖ２１＜Ｖ２２＜Ｖ１）と変化させることで電圧波形と相似の、パルス時間内で変化する電流パルスを印加することができる。
【００５２】
かかるナノギャップメモリ素子１０Ａに対してパルス発生部２００Ａを用いて電圧パルス及び電流パルスの印加を繰り返し交互に行い、その時のナノギャップメモリ素子１０Ａのナノギャップ電極間（電極間間隙部４Ａの間隙）の抵抗値を、各パルスの印加後に測定した。電圧パルスの印加時には、高抵抗値への書き換え電圧パルスを7Ｖ、パルス幅を50ｎｓとし、電流パルスの印加時にはＶｃ１＝15Ｖ、パルス発生器２０１の基準電圧Ｖ１＝5.5Ｖ、パルス電圧Ｖ２＝1.04Ｖ、これによりナノギャップメモリ素子１０Ａに流れる電流値Ｉｃ＝3.5μＡ、パルス幅＝10μｓとした。
【００５３】
また、比較例として、同じナノギャップメモリ素子１０Ａに対して、定電流回路を使用せずに、低抵抗状態から高抵抗状態への切り換えと、高抵抗状態から低抵抗状態への切り換えとをいずれも電圧パルスで行うと共に、各電圧パルスの印加を繰り返し交互に行い、その時のナノギャップメモリ素子１０Ａのナノギャップ電極間（電極間間隙部４Ａの間隙）の抵抗値を、各電圧パルスの印加後に測定した。この比較例では、ナノギャップメモリ素子１０Ａに印加される第１の電圧パルスの電圧を10Ｖ、第２の電圧パルスの電圧を5Ｖ、パルス幅をいずれも500ｎｓとした。
【００５４】
図８は実施例における抵抗状態の切り換えごとの抵抗値を示すグラフ図であり、図９は比較例における抵抗状態の切り換えごとの抵抗値を示すグラフ図である。各図において■はＯＦＦ時の抵抗値、●はＯＮ時の抵抗値を示している。
比較例の場合には、図９に示すように、ＯＮ時に、高抵抗状態から十分に低抵抗状態に切り換えが行われない場合が多く、ＯＦＦ時の抵抗値とＯＮ時の抵抗値のそれぞれにバラツキが多く、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とにかなりの重複を生じてしまう。その結果、記憶装置内の一つの記憶素子としてナノギャップメモリ素子１０Ａを使用すると、ＯＮとＯＦＦの識別が困難となり、実用性が十分とはいえないという結果が現れている。
一方、実施例は、図８に示すように、ＯＦＦ時のナノギャップメモリ素子１０Ａの抵抗値とＯＮ時のナノギャップメモリ素子１０Ａの抵抗値とがそれぞれ異なる帯域に分布し、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とに殆ど重複が生じない。つまり、一定の閾値を定めることで、ナノギャップメモリ素子１０ＡがＯＮ状態かＯＦＦ状態かをより確実に識別することができ、記憶装置としての実用性が向上していることが分かる。
【００５５】
また、図１０において、高抵抗値への書き換え電圧パルスを8Ｖ、パルス幅を100ｎsとし、電流パルスの印加時にはＶｃ１＝10Ｖ、パルス発生器２０１の基準電圧Ｖ１＝5Ｖ、パルス電圧Ｖ２＝0.09Ｖ、これによりナノギャップメモリ素子１０Ａに流れる電流値Ｉｃ＝4.5μＡ、パルス幅＝10μｓとして図６と同じ試験を行った場合のナノギャップメモリ素子１０Ａの抵抗値の測定結果を示す。
図１０の例では、図８と同様に、電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値と電流パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値とがそれぞれ異なる帯域に分布し、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とが良好に分離され、ナノギャップメモリ素子１０ＡのＯＮ状態とＯＦＦ状態との識別を容易に行うことができ、記憶装置としての実用性が向上していることが分かる。
また、ナノギャップメモリ素子１０をＯＦＦ状態からＯＮ状態に切り換える場合に、ナノギャップメモリ素子１０Ａに流れる電流値を変更しても、切り換えの成功率が劣ることなく、良好に行われることが観測された。
【００５６】
（発明の実施形態の効果）
上述のように、記憶装置１０００では、パルス発生部２００（又は２００Ａ）において、ナノギャップメモリ素子１０（又は１０Ａ）に対して、電流パルスの印加の際に、定電流回路としての電界効果型トランジスタ２０２を用いて、ナノギャップメモリ素子１０（又は１０Ａ）に流れる電流値を一定の状態に維持するようにしたことにより、電流パルスの印加によってナノギャップメモリ素子１０（又は１０Ａ）が低抵抗状態に切り替わっても、パルス印加中も所定の電流値が維持されるため、高い成功率で抵抗状態の切り換えが行われることとなる。
その結果、電圧パルスの印加後のナノギャップメモリ素子１０（又は１０Ａ）の抵抗値と電流パルスの印加後の抵抗値とを、それぞれ異なる帯域に分布させることができ、高抵抗状態の抵抗値の数値範囲と低抵抗状態の抵抗値の数値範囲との重複を効果的に抑制することが可能である。従って、ナノギャップメモリ素子１０（又は１０Ａ）の記憶素子としての信頼性及び実用性の向上を図ることが可能となった。
【００５７】
（その他）
なお、記憶装置１０００の一部（例えば、ナノギャップメモリアレイ１００）又は全部を、所定の封止部材で封止することによって、電極間間隙部４を大気や水分に接触しないようにしても良い。これにより、ナノギャップメモリ素子１０（又は１０Ａ）をさらに安定的に動作させることができる。さらに、所定の封止部材で封止することによって、電極間間隙部４を任意の雰囲気中に配置した状態を保つことができ、ナノギャップメモリ素子１０（又は１０Ａ）を任意の雰囲気中で使用することができる。
【００５８】
なお、パルス発生部２００，２００Ａにおける印加電圧や電流の値は、ナノギャップメモリ素子１０，１０Ａの特性に応じて適宜選択されるものであり、上記の例に限定されるものではない。
【００５９】
また、上記記憶装置１０００では、ナノギャップメモリアレイ１００に対して記憶を行う場合を例示したが、単体であるナノギャップメモリ素子１０とこれに対するパルス発生部２００と読み出し部３００と制御部４００とからなるデバイスを記憶装置としても良い。
【符号の説明】
【００６０】
１  絶縁性基板
２  第１電極
３  第２電極
４  電極間間隙部
１０，１０Ａ  ナノギャップメモリ素子（メモリ素子）
２００，２００Ａ  パルス発生部
２０２  電界効果型トランジスタ（定電流回路）
２０１  パルス発生器（パルス発生源）
２１０  電圧パルス発生部
２２０，２２０Ａ  電流パルス発生部
１０００  記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005499364.tif 000009
【図９】
0005499364.tif 000010
【図１０】
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