(57)【特許請求の範囲】
【請求項１】
第一の基板に配設されて、制御情報を送信する第一の制御手段と、
第二の基板に配設されて、前記第一の制御手段から受信した前記制御情報に基づいて制御を行う第二の制御手段と、
所定の構成データを転送単位として前記第一の制御手段から前記第二の制御手段にデータを転送する通信手段と
を備えた遊技機であって、
前記第一の制御手段は、
前記制御情報を生成する制御情報生成手段と、前記構成データを、前記通信手段を介して所定の送信間隔で１個ずつ送信可能に構成された送信手段とを備え、
前記制御情報生成手段により生成された前記制御情報を、前記送信手段によって前記構成データ単位で送信するものであり、
前記通信手段は、
前記第一の基板に配設されて、前記第一の制御手段が送信した前記構成データを、前記第一の基板の外部に出力する第一の通信回路と、
前記第二の基板に配設されて、前記第一の通信回路から信号線を介して前記構成データが入力される第二の通信回路とを備え、
前記第二の制御手段は、
所定間隔で発生するよう構成された割込みの度に、前記第二の通信回路に読出信号を送信して、該第二の通信回路に入力される前記構成データを前記第二の通信回路から取り込むデータ取込処理を実行することにより当該構成データを受信する受信手段と、
該受信手段が前記構成データを受信する受信間隔が、所定の判定時間を超えた状態を第一の通信エラーとして検出する第一の通信エラー検出手段と
を備え、
前記制御情報生成手段は、前記送信手段が送信すべき前記制御情報が存在しない場合に特定の制御情報を生成し、
前記送信手段は、前記特定の制御情報を送信することで、複数の前記制御情報の送信期間にわたって、前記構成データを前記送信間隔で休みなく定期的に送信し、
前記所定の判定時間は、前記送信手段による前記構成データの前記送信間隔の２倍以上の長さであり、
さらに、前記第二の通信回路は、前記第一の通信回路から入力される前記構成データを、前記受信手段によって取り込まれるまで一時的に記憶保持するＦＩＦＯ回路を備え、
該ＦＩＦＯ回路は、複数の前記構成データを同時に記憶保持可能であり、かつ、前記読出信号を受信すると、先に記憶した前記構成データから順に前記受信手段に取り込ませる回路であることを特徴とする遊技機。
【請求項２】
前記第一の制御手段は、前記制御情報生成手段により生成された前記制御情報を複数の前記構成データに分割して、該複数の前記構成データを前記送信手段によって前記送信間隔で１個ずつ送信するものであることを特徴とする請求項１に記載の遊技機。
【請求項３】
前記第一の通信エラー検出手段は、
前記データ取込処理が実行されるたびに、前記受信手段が前記構成データを受信したか否かを判定する受信状態確認手段と、
該受信状態確認手段が、前記構成データを受信していないと連続して判定する回数を計数する未受信回数計数手段とを備え、
該未受信回数計数手段の計数回数が、前記所定の判定時間に相当する回数に達すると、前記第一の通信エラーとして検出するものであることを特徴とする請求項１又は請求項２に記載の遊技機。
【請求項４】
前記第二の制御手段は、前記受信手段が受信した構成データの内容の異常を第二の通信エラーとして検出する第二の通信エラー検出手段を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の遊技機。
【請求項５】
前記第二の制御手段は、
前記第二の通信エラー検出手段による前記第二の通信エラーの検出回数を計数するエラー計数手段と、
所定条件の成立により前記エラー計数手段を初期化する初期化手段と、
前記第一の通信エラー検出手段が前記第一の通信エラーを検出した場合、又は、前記エラー計数手段の計数回数が所定の検出回数に達した場合に、エラー処理を実行するエラー処理実行手段と
を備えることを特徴とする請求項４に記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技機の不正行為防止技術に関する。
【背景技術】
【０００２】
スロットマシンやパチンコ機等の遊技機は、制御負担を分散させるため、複数の制御基板で構成されることがある。これらの遊技機では、制御基板同士を信号線で接続し、一方の制御基板から他方の制御基板へコマンドを送信することにより、各制御基板が実行する処理を連動させ、各制御基板が実行する処理が一体的な遊技機の動作となることを実現している。
【０００３】
例えば、特許文献１に記載の遊技機は、遊技において所定役が連続して入賞したときに、遊技者に対して所定の利益を付与する遊技内容を有しているが、かかる遊技機では、入賞自体はメイン制御基板で制御し、所定役の連続入賞による利益付与はサブ制御基板で制御している。具体的には、メイン制御基板は、入賞が発生するたびにサブ制御基板へ入賞の発生と入賞の種類を通知するコマンドを送信する。そして、サブ制御基板は、メイン制御手段から送信されるコマンドに基づいて所定役に連続入賞した回数を計数し、所定役に入賞しなかったことを示すコマンドを受信した場合には、計数していた回数をゼロに戻し、計数した入賞回数が所定の値に達すると遊技者に所定の利益を付与するように構成されている。
【０００４】
また、特許文献２に記載の遊技機は、コマンドを受信する側の制御基板で、通信エラーを検出する手段を備えている。具体的には、特許文献２記載の遊技機は、受信側の制御基板に正規のコマンドを予め記憶したコマンドデータ記憶部を備え、受信したコマンドをコマンドデータ記憶部に記憶されたデータと照合する。かかる構成によれば、受信したコマンドが改変・欠損していた場合には、コマンドデータ記憶部に記憶されているデータと照合した時に不一致となるため、通信エラーとして検出できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−０８１１７６号公報
【特許文献２】特開２００１−０５８０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年、上記特許文献１記載の遊技機等に対して、コマンドの通信を妨害する不正行為が横行している。例えば、特許文献１記載の遊技機では、所定役の連続入賞が途切れてしまった場合でも、所定役に入賞しなかったことを示すコマンドの通信を妨害すれば、所定役の連続入賞が継続中であるとサブ制御基板に誤認させることができるから、所定役の連続入賞による利益を得やすくなる。具体的には、所定役に入賞しなかった場合に、メイン制御基板とサブ制御基板の通信経路に意図的に電波を照射することで、所定役に入賞しなかったことを示すコマンドの送受信を妨害することが挙げられる。また、所定役に入賞しなかったことを示すコマンドが送信される瞬間にサブ制御基板の電源を瞬間的にショートさせる等の手法によりサブ制御基板が有する受信機能を瞬間的に機能不全にするといった手法も挙げられる。
【０００７】
上記のような不正行為は、放置すると遊技機を設置しているホールに多大な損害をもたらすため厳重に取り締まる必要がある。上記特許文献２に記載のエラー検出方法は、コマンドの改変・欠損を検出できるため、かかる不正行為は通信エラーとして検出できる。しかしながら、従来の遊技機では、コマンドの改変や消失を検出した場合でも、厳重な対応は行っていない。なぜならば、制御情報の改変や欠損は、通信手段が正常に作動している場合でも自然発生的に生じることがあるため、コマンドの改変や消失を検出するたびに厳重な対応をしてしまうと、正しく遊技を行っている遊技者に不利益を与えてしまうためである。
【０００８】
本発明は、上記問題を解決し得る遊技機の提供を目的とする。
【課題を解決するための手段】
【０００９】
発明者は、上記問題を解決すべく鋭意検討を行ったところ、上記不正行為によってコマンド（制御情報）の通信が妨害された場合は、コマンドが比較的大きく欠損することを見出した。これは、制御基板間に設けられた通信回路で制御情報が所定の構成データ単位で転送されているところ、自然発生的な通信エラーでは、データ転送時のフレーミングエラー等によって構成データ１個単位で受信不能となるのに対し、上記不正行為による場合には、自然的発生的なものより長く通信回路に障害が発生することにより、構成データが複数個連続して受信不能となり易いためと考えられる。そして、発明者は、構成データが通信回路を介して一定間隔で送信されているのに着目し、本発明に至った。
【００１０】
本発明は、第一の基板に配設されて、制御情報を送信する第一の制御手段と、第二の基板に配設されて、前記第一の制御手段から受信した前記制御情報に基づいて制御を行う第二の制御手段と、所定の構成データを転送単位として前記第一の制御手段から前記第二の制御手段にデータを転送する通信手段とを備えた遊技機であって、前記第一の制御手段は、前記制御情報を生成する制御情報生成手段と、前記構成データを、前記通信手段を介して所定の送信間隔で１個ずつ送信可能に構成された送信手段とを備え、前記制御情報生成手段により生成された前記制御情報を、前記送信手段によって前記構成データ単位で送信するものであり、前記通信手段は、前記第一の基板に配設されて、前記第一の制御手段が送信した前記構成データを、前記第一の基板の外部に出力する第一の通信回路と、前記第二の基板に配設されて、前記第一の通信回路から信号線を介して前記構成データが入力される第二の通信回路とを備え、前記第二の制御手段は、所定間隔で発生するよう構成された割込みの度に、前記第二の通信回路に読出信号を送信して、該第二の通信回路に入力される前記構成データを前記第二の通信回路から取り込むデータ取込処理を実行することにより当該構成データを受信する受信手段と、該受信手段が前記構成データを受信する受信間隔が、所定の判定時間を超えた状態を第一の通信エラーとして検出する第一の通信エラー検出手段とを備え、前記制御情報生成手段は、前記送信手段が送信すべき前記制御情報が存在しない場合に特定の制御情報を生成し、前記送信手段は、前記特定の制御情報を送信することで、複数の前記制御情報の送信期間にわたって、前記構成データを前記送信間隔で休みなく定期的に送信し、前記所定の判定時間は、前記送信手段による前記構成データの前記送信間隔の２倍以上の長さであり、さらに、前記第二の通信回路は、前記第一の通信回路から入力される前記構成データを、前記受信手段によって取り込まれるまで一時的に記憶保持するＦＩＦＯ回路を備え、該ＦＩＦＯ回路は、複数の前記構成データを同時に記憶保持可能であり、かつ、前記読出信号を受信すると、先に記憶した前記構成データから順に前記受信手段に取り込ませる回路であることを特徴とする遊技機である。
【００１１】
自然発生的に生じる通信エラーの場合でも、不正行為に起因する通信エラーの場合でも、構成データの受信に失敗することで、構成データの受信間隔が正常時よりも長くなるが、上述のように、不正行為に起因する場合は、構成データを複数個連続して受信不能となることが多いため、構成データの受信間隔は、自然発生的なものに比べて長くなる。このため、本発明にあっては、第一の通信エラーの判定基準となる前記判定時間を適切な長さに設定し、自然発生的な通信エラーで生じるような受信間隔を排除することで、不正行為に起因する通信エラーのみを第一の通信エラーとして検出できる。
【００１２】
特に、本発明では、通信が正常に行われていれば、構成データが常に一定の送信間隔で送信されるから、複数の制御情報の受信期間にわたって第一の通信エラー検出手段を有効にでき、これにより、不正行為に起因する通信エラーを間断なく監視可能となる。また、かかる構成では、一つの制御情報を構成する構成データ全体が欠落してしまった場合でも、第二の制御手段において、第一の通信エラーとして検出可能となる。
【００１３】
ところで、本構成にあっては、第二の制御手段のその他の処理内容が一時的に増大し、第二の制御手段のデータ取込処理が延引すると、第二の通信回路から未取込の構成データを取り込む前に、次の構成データが第二の通信回路に到達してしまうことがある。こうした場合、既存の遊技機の通信回路では、新規に受け取った未取込の構成データが上書きされて、保持していた未取込の構成データは破棄される。このように、データ取込処理の延引によって、第二の制御手段が、制御情報の構成データの一部を取りこぼした場合、第一の制御手段から受信した制御情報を正常に処理できなくなる。データ取込処理が延引した場合であっても、第一の制御手段から制御情報が送信されていなければ、構成データを取りこぼすことはないが、本発明では、第一の制御手段から、一定の送信間隔で構成データが休みなく送信されているため、仮に既存の通信回路が採用されていたならば、データ取込処理が延引するたびに構成データの取りこぼしが発生し、その度に、制御情報を正常に処理できなくなってしまう。
【００１４】
これに対して、本構成では、第二の通信回路に設けられたＦＩＦＯ回路に複数の構成データを記憶することで、未処理の構成データが取り込まれる前に第二の通信回路に次の構成データが到達した場合でも、未取込の構成データが破棄されることなくなる。このため、本構成によれば、データ取込処理が延引した場合でも、第二の制御手段が構成データを取りこぼすことがなくなる。
【００１５】
本発明の具体的な構成としては、前記第一の通信エラー検出手段は、前記データ取込処理が実行されるたびに、前記受信手段が前記構成データを受信したか否かを判定する受信状態確認手段と、該受信状態確認手段が、前記構成データを受信していないと連続して判定する回数を計数する未受信回数計数手段とを備え、該未受信回数計数手段の計数回数が、前記所定の判定時間に相当する回数に達すると、前記第一の通信エラーとして検出するものである構成が提案される。かかる構成にあっては、第一の通信エラー検出手段を好適に実現できる。
【００１６】
また、本構成にあって、前記第二の制御手段は、前記受信手段が受信した構成データの内容の異常を第二の通信エラーとして検出する第二の通信エラー検出手段を備えることが提案される。ここで、第二の通信エラーとして検出する「構成データの内容の異常」としては、制御情報に含まれる誤り検出符号に基づいて検出される制御情報の異常が挙げられる。また、第一の制御手段から受信する構成データを、予め記憶した正規なデータパターンと照合するようにして、受信した構成データが正規なデータパターンと不一致となった状態を、第二の通信エラーとして検出することも挙げられる。
【００１７】
かかる構成にあっては、制御情報の構成データが欠損する場合だけでなく、制御情報の構成データが改変される場合も通信エラーとして取締り可能となる。なお、上述のように、本発明にあっては、第二の制御手段でデータ取込処理が延引した場合でも、第二の制御手段が構成データを取りこぼすことがないため、かかる構成データの取りこぼしが第二の通信エラーとして検出されるおそれはない。
【００１８】
本発明にあって、前記第二の制御手段は、前記第二の通信エラー検出手段による前記第二の通信エラーの検出回数を計数するエラー計数手段と、所定条件の成立により前記エラー計数手段を初期化する初期化手段と、前記第一の通信エラー検出手段が前記第一の通信エラーを検出した場合、又は、前記エラー計数手段の計数回数が所定の検出回数に達した場合に、エラー処理を実行するエラー処理実行手段とを備える構成が提案される。
【００１９】
かかる構成にあっては、第一の通信エラーと第二の通信エラーの夫々の検出に基づいてエラー処理を実行することで、不正行為に起因する通信エラーをより確実に取り締まることが可能となる。ここで、第二の通信エラーでは、不正行為に起因する通信エラーと自然発生的な通信エラーを区別できないため、第二の通信エラー検出時に即座にエラー処理を実行すると弊害が生じることとなるが、本構成では、エラー計数手段と初期化手段を適宜設定し、自然発生的な通信エラーでは生じ得ない頻度で第二の通信エラーを検出した場合にのみ、エラー処理を実行させることで、かかる弊害を解消できる。
【発明の効果】
【００２０】
以上に述べたように、本発明によれば、不正行為に起因すると考えられる通信エラーのみを第一の通信エラーとして検出可能となるため、かかる第一の通信エラーの検出に基づいて厳しい対応措置を取ったとしても、正しく遊技をしている遊技者に不利益を与えることはない。特に、本発明では、第一の制御手段から構成データを一定の送信間隔で休みなく送信するため、第一の通信エラーの発生を常時監視することができ、これにより、不正行為を厳しく取り締まることが可能となる。さらに、本発明では、第二の通信回路のＦＩＦＯ回路に、複数の構成データを一時的に記憶保持し得るため、第二の制御手段によるデータ取込処理が延引した場合でも、不具合を生じることがない。したがって、本発明の遊技機では、制御情報の通信を妨害する不正行為を好適に取り締まることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】実施例１のスロットマシン１の斜視図である。
【図２】前扉３を開放した状態のスロットマシン１の概略を示す斜視図である。
【図３】スロットマシン１の制御回路を示すブロック図である。
【図４】コマンドの内容を説明する図表である。
【図５】メイン制御基板１４とサブ制御基板１５の通信に係る制御回路を示すブロック図である。
【図６】メイン制御処理の制御内容を示すフローチャートである。
【図７】コマンド送信処理の制御内容を示すフローチャートである。
【図８】（Ａ）は、サブ制御処理の制御内容を示すフローチャートであり、（Ｂ）は、通信エラー処理の制御内容を示すフローチャートであり、（Ｃ）は、データ取込処理の制御内容を示すフローチャートである。
【図９】（Ａ）は、通信エラー処理を実行する場合を示すタイミングチャートであり、（Ｂ）は、通信エラー処理を実行しない場合を示すタイミングチャートである。
【図１０】（Ａ）は、コマンドを正常に受信した場合を示すタイミングチャートであり、（Ｂ）は、重度通信エラーを検出した場合を示すタイミングチャートである。
【図１１】軽度通信エラーを検出した場合を示すタイミングチャートである。
【図１２】（Ａ）は、実施例において、データ取込処理の実行が延引した場合を示すタイミングチャートであり、（Ｂ）は、比較例において、データ取込処理の実行が延引した場合を示すタイミングチャートである。
【図１３】通信エラー検出処理の制御内容を示すフローチャートである。
【図１４】図１３から続く通信エラー検出処理の制御内容を示すフローチャートである。
【発明を実施するための形態】
【００２２】
本発明の実施形態を、以下の実施例に従って説明する。
なお、下記実施例にあって、本発明に係る第一の基板はメイン制御基板１４に相当し、本発明に係る第二の基板はサブ制御基板１５に相当する。また、本発明に係る第一の制御手段は、メイン制御基板１４のメイン用マイクロコンピュータ３０に相当し、本発明に係る第二の制御手段は、サブ制御基板１５のサブ用マイクロコンピュータ４０に相当する。また、本発明に係る第一の通信回路は、メイン制御基板１４のパラレル通信回路３３に相当し、本発明に係る第二の通信回路は、サブ制御基板１５のパラレル通信回路４１に相当する。また、本発明に係る制御情報は、メイン制御基板１４からサブ制御基板１５に送信されるコマンドに相当する。
【００２３】
本実施例は、本発明をスロットマシンに適用したものである。図１，２に示すように、スロットマシン１の筐体２は前方に開放しており、前方から前扉３によって覆われている。図１に示すように、前扉３の中央部には、筐体２の内部に配設された３つのリール９を視認するための視認窓４が設けられる。そして、視認窓４の上方には、横長矩形状の液晶表示器１０が配設される。また、前扉３の前面側には、視認窓４の下方に、遊技操作に用いるベットスイッチ５ａ，５ｂ、スタートスイッチ６、ストップスイッチ７、精算スイッチ８などの各種スイッチが配設される。また、前扉３には、スピーカ１１や演出用ランプ１２が適宜箇所に複数配設される。
【００２４】
また、筐体２の内部には、図２に示すように、リール９の上方に、メイン制御基板１４やサブ制御基板１５がケースに収納された状態で設置される。メイン制御基板１４とサブ制御基板１５は、スロットマシン１の制御装置を構成するものであり、基板間を接続する信号線１６を介してメイン制御基板１４からサブ制御基板１５に一方向にコマンド（制御情報）が送信されるよう構成されている。また、筐体２の内部には、リール９の下方に、電源投入スイッチ１８を具備する電源ボックス１９や、ホッパーユニット２０が配設される。また、筐体２の右側部には、前扉３の開放を検出する前扉開放検出センサ２２が設けられる。この前扉開放検出センサ２２は、前扉３に設けられた反射板２３と対向するよう配設され、前扉３の開放を光学的に検出するものである。
【００２５】
次に、スロットマシン１の作動を制御する制御回路を、図３を参照して説明する。
メイン制御基板１４は、遊技の進行に関する制御を行うものであり、メイン用マイクロコンピュータ３０と、乱数発生回路３１と、ラッチ回路３２と、パラレル通信回路３３とを備えている。メイン用マイクロコンピュータ３０は、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏポート等からなり、上述のスタートスイッチ６、ストップスイッチ７、ベットスイッチ５ａ，５ｂ、精算スイッチ８、及び前扉開放検出センサ２２などからの信号は、メイン用マイクロコンピュータ３０のＩ／Ｏポートに入力する。メイン用マイクロコンピュータ３０からは、Ｉ／Ｏポートを介してリール９を駆動するモータ、ホッパーユニット２０を駆動するモータ、及び、機外に信号を送信するための外部信号出力基板２４に夫々信号が出力される。メイン用マイクロコンピュータ３０は、パラレル通信回路３３を介してサブ制御基板１５に、各種のコマンドを送信する。なお、メイン制御基板１４からサブ制御基板１５へ送信されるコマンドは一方向のみで送られ、サブ制御基板１５からメイン制御基板１４へ向けてコマンドが送られることはない。メイン用マイクロコンピュータ３０は、１．８ミリ秒の間隔でＣＰＵに割込みを発生させる。そして、この割込みの発生毎に後述のコマンド送信処理等が実行される。また、メイン用マイクロコンピュータ３０のＲＡＭには、送信するコマンドを一時的に記憶しておくための送信バッファ３４（図５参照）としての記憶領域が予め確保されている。メイン用マイクロコンピュータ３０のＣＰＵは、コマンドを生成し、生成したコマンドを送信バッファ３４に格納する。なお、送信バッファ３４は、複数のコマンドを格納可能である。メイン用マイクロコンピュータ３０は、送信バッファ３４に格納した順番でコマンドを送信する。
【００２６】
サブ制御基板１５は、メイン制御基板１４から受信するコマンドに従って、遊技に関する演出等の制御を行うものであり、サブ用マイクロコンピュータ４０と、パラレル通信回路４１と、乱数発生回路４２と、ラッチ回路４３と、音声制御回路４４と、画像制御回路４５と、ＬＥＤ駆動回路４６とを備えている。サブ用マイクロコンピュータ４０は、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏポート等からなるものである。サブ用マイクロコンピュータ４０のＲＯＭには、多岐に渡る演出パターンに関する固定データが記憶されている。また、サブ用マイクロコンピュータ４０のＲＡＭには、メイン制御基板１４から送信されたコマンドを受信するための受信バッファ４７（図５参照）が設けられている。メイン制御基板１４とサブ制御基板１５のパラレル通信回路３３，４１は、信号線１６によって相互接続されており、メイン制御基板１４から送信されるコマンドは、両制御基板１４，１５のパラレル通信回路３３，４１を介して受信バッファ４７に転送される。サブ用マイクロコンピュータ４０のＣＰＵは、１．２ミリ秒の間隔で割込みを発生させる。そして、この割込みの発生毎に、パラレル通信回路４１から受信バッファ４７にコマンドを取得する。そして、サブ用マイクロコンピュータ４０のＣＰＵは、取得したコマンドに対応した処理を実行する。具体的には、Ｉ／Ｏポートから信号を音声制御回路４４へ出力することで音声制御回路４４がスピーカーから音を出力し、また、Ｉ／Ｏポートから信号を画像制御回路４５へ出力することで画像制御回路４５が液晶表示器１０に画像を出力し、また、Ｉ／Ｏポートから信号をＬＥＤ駆動回路４６へ出力することでＬＥＤ駆動回路４６が演出用ランプを点灯させる。
【００２７】
また、本実施例では、メイン制御基板１４及びサブ制御基板１５から外部信号出力基板２４へスロットマシン１の状態を特定可能な情報が出力される。外部信号出力基板２４は、遊技場等において遊技機の稼働状況を集中管理するために設置されるコンピュータなどの外部装置に必要な信号を出力する。本実施例では、投入された遊技媒体の数、払い出された遊技媒体の数、ボーナスが発生した旨、エラーが発生した旨を示す信号等がメイン制御基板１４から外部信号出力基板２４を介して外部装置に対して出力される。また、本実施例では、サブ制御基板１５からも外部信号出力基板２４を介して各種信号を外部装置に出力し得るよう構成される。
【００２８】
図４（Ａ）は、メイン制御基板１４からサブ制御基板１５に送信されるコマンドのデータフォーマットを示したものである。このコマンドは、本発明に係る制御情報に相当するものである。図４（Ａ）に示す通り、コマンドは、１バイトの構成データが５個で１組となった５バイトのデータである。つまり、コマンドは、複数個の構成データにより意味を成すものである。コマンドを構成する構成データは、通信を正常に行うための通信部と、メイン制御基板１４の情報を格納するためのデータ部とから成る。具体的には、図４（Ｂ）に示すように、コマンドの先頭の構成データ「ＳＴ」は、通信部を構成するものであり、コマンドの先頭を示す固定値が格納される。そして、二番目と三番目の構成データ「ＤＡＴＡ１」，「ＤＡＴＡ２」は、データ部を構成するものであり、コマンドの種類と内容に応じた値が格納される。また、四番目の構成データ「ＣＨ」には、誤り検出符号であるチェックサムが格納される。具体的には、構成データ「ＣＨ」には、「ＤＡＴＡ１」と「ＤＡＴＡ２」を加算した時の下位１バイトが格納される。そして、五番目の構成データ「ＥＮ」は、通信部を構成するものであり、コマンドの終端を示す固定値が格納される。
【００２９】
図４（Ｃ）は、コマンドのデータ部（「ＤＡＴＡ１」及び「ＤＡＴＡ２」）の具体例を示したものである。なお、図中の「ｈ」は、１６進数であることを意味する。本実施例では、内部当選コマンド、左リール停止コマンド、中リール停止コマンド、右リール停止コマンド、入賞判定コマンド、電源投入コマンド、ドアコマンド、アクティブコマンドを含む複数種類のコマンドをメイン制御基板１４からサブ制御基板１５へ送信する。内部当選コマンドは、役抽選処理の抽選結果を特定可能なコマンドであり、スタートスイッチ６が操作され役抽選処理が実行されたときに送信される。左リール停止コマンドは、左リールの停止位置を特定可能なコマンドであり、左リールが停止したときに送信される。中リール停止コマンドは、中リールの停止位置を特定可能なコマンドであり、中リールが停止したときに送信される。右リール停止コマンドは、右リールの停止位置を特定可能なコマンドであり、右リールが停止したときに送信される。入賞判定コマンドは、入賞の有無、並びに入賞の種類を特定可能なコマンドであり、全てのリールが停止して停止図柄判定処理が行われたときに送信される。電源投入コマンドは、メイン制御基板１４に電源の供給が開始され、メイン制御基板１４における起動時の初期設定が完了したときに送信される。ドアコマンドは、前扉開放検出センサ２２の検出状態、すなわちＯＮ（開放状態）／ＯＦＦ（閉状態）を示すコマンドであり、電源投入時、１ゲーム終了時（ゲーム終了後、次のゲームの賭数の設定が開始可能となる前までの時点）、前扉開放検出センサ２２の検出状態が変化（ＯＮからＯＦＦ、ＯＦＦからＯＮ）した時に送信される。アクティブコマンドは、メイン制御基板１４におけるエラー発生の有無、並びにエラーの種類を特定可能なコマンドである。ここで、アクティブコマンド以外のコマンドは、遊技の進行状況やスイッチ・センサの作動状態に応じて生成・送信されるのに対し、アクティブコマンドは、これらのコマンドが送信されない期間に定常的に生成・送信される。すなわち、かかるアクティブコマンドは、本発明に係る特定の制御情報に相当するものである。
【００３０】
図５は、メイン制御基板１４とサブ制御基板１５の通信に係る制御回路を示すブロック図である。本実施例では、コマンドは、構成データ毎に、所定の順序で、所定の時間間隔で、メイン制御基板１４からサブ制御基板１５へ送信される。メイン制御基板１４からサブ制御基板１５への構成データの転送方式は、複数本の信号線１６によって１個（１バイト）の構成データを並列に送信する方式（パラレル通信）が用いられる。
【００３１】
具体的には、メイン用マイクロコンピュータ３０は、上述の１．８ミリ秒間隔の割込みの度に、送信バッファ３４に格納された構成データをデータバス端子３５より出力する。メイン用マイクロコンピュータ３０のデータバス端子３５とパラレル通信回路３３のデータバス端子３６とはメイン制御基板１４上のデータバス３７を介して接続されている。メイン制御基板１４のパラレル通信回路３３は、データバス端子３６に入力される１個の構成データを同時並行して接続端子３８より基板外に出力するためのものである。メイン制御基板１４のパラレル通信回路３３は、データバス端子３６に１個の構成データが入力すると、当該構成データを遅滞なく接続端子３８から８本の信号線１６に並列出力する。また、これとともに、制御用の信号線１６からトリガーとしてのストローブ信号を出力する。
【００３２】
メイン制御基板１４から出力されるデータは、信号線１６を介して、サブ制御基板１５のパラレル通信回路４１の接続端子４８へ入力する。サブ制御基板１５のパラレル通信回路４１は、接続端子４８に１個の構成データが入力すると、順次、入力したデータをＦＩＦＯ回路５０へ格納する。ＦＩＦＯ回路５０は、受信した複数個の構成データを記憶保持し、受信した順番に従って出力するものである。具体的には、ＦＩＦＯ回路５０は、構成データを格納するための複数個のレジスタ５１と、構成データを格納する複数個のレジスタ５１の順序を指定するための記憶手段である書込ポインタ５２と、構成データを出力する際に、複数個のレジスタ５１に格納された構成データの出力順序を指定するための記憶手段である読出ポインタ５３と、構成データの格納時および出力時に、データを入出力するレジスタ５１を選択するセレクタ５４とから成る。
【００３３】
より具体的には、ＦＩＦＯ回路５０が、メイン制御基板１４が送信した１個の構成データを受け取ると、セレクタ５４が、書込ポインタ５２を参照し、書込ポインタ５２に記憶されているアドレスに従ってレジスタ５１を選択し、選択したレジスタ５１に当該構成データを格納する。そして、構成データの格納後は、書込ポインタ５２及び読出ポインタ５３の内容を更新する。一方、ＦＩＦＯ回路５０が、サブ用マイクロコンピュータ４０から読出信号を受信すると、セレクタ５４が、読出ポインタ５３を参照し、読出ポインタ５３に記憶されているアドレスに従ってレジスタ５１を選択し、選択したレジスタ５１に格納されている１個の構成データをデータバス端子５５から出力する。この時、ＦＩＦＯ回路５０に複数個の構成データを記憶している場合は、最も先に記憶した構成データ１個を選択して出力する。そして、当該構成データの出力後は、書込ポインタ５２及び読出ポインタ５３の内容を更新する。また、読出信号の受信時に構成データを１個も記憶していない場合は、ＦＩＦＯ回路５０は、データなしを示す信号をデータバス端子５５からサブ用マイクロコンピュータ４０に出力する。このＦＩＦＯ回路５０は、既存の回路構成によって実現し得るため、詳細な回路構成については説明を省略する。
【００３４】
サブ用マイクロコンピュータ４０は、上述の１．２ミリ秒間隔の割込みの度に、ＦＩＦＯ回路５０に読出信号を送信し、メイン制御基板１４が送信した構成データをパラレル通信回路４１から取り込むデータ取込処理を行う。このデータ取込処理によって、サブ制御基板１５上のデータバス５６を介して、ＦＩＦＯ回路５０からサブ用マイクロコンピュータ４０のデータバス端子５７に構成データが入力すると、サブ用マイクロコンピュータ４０は、ＲＡＭ上に確保された記憶領域である受信バッファ４７に入力した構成データを記憶する。
【００３５】
このように、メイン用マイクロコンピュータ３０が構成データ単位で送信するデータは、両制御基板１４，１５のパラレル通信回路３３，４１と信号線１６によって転送されて、サブ用マイクロコンピュータ４０の受信バッファ４７に構成データ単位で受信される。すなわち、本実施例では、かかるパラレル通信回路３３，４１と信号線１６が、本発明に係る通信手段に相当し、メイン制御基板１４とサブ制御基板１５のパラレル通信回路３３，４１が、本発明に係る第一の通信回路と第二の通信回路に夫々相当する。また、サブ用マイクロコンピュータ４０の受信バッファ４７は、本発明に係る受信手段を構成するものである。
【００３６】
図６は、メイン制御基板１４のＣＰＵの制御内容にあって、メインルーチンを構成するメイン制御処理の制御内容を示したものである。メイン制御処理において実行される各ステップＳ１００〜Ｓ１０８の詳細は下記の通りである。
Ｓ１００：規定数（１回の遊技を実行するのに必要なメダルの枚数）の賭数が設定されるまで待機する。
Ｓ１０１：スタートスイッチ６が操作されるまで待機する。
Ｓ１０２：スタートスイッチ６が操作されると乱数発生回路３１が発生させる乱数をラッチ回路３２が抽出する。抽出した乱数の値に基づいて当選役の入賞を許容するか否かを決定する。
Ｓ１０３：各リール９の回転を開始し、リール９が所定の回転速度に達すると、ストップスイッチ７の操作を有効とする。
Ｓ１０４：遊技者がストップスイッチ７を操作するまで待機する。
Ｓ１０５：遊技者がストップスイッチ７を操作すると、操作されたストップスイッチ７に対応したリール９が回転を停止する。
Ｓ１０６：全てのリール９の回転が停止するまで待機する。
Ｓ１０７：リール９によって導出された表示結果が予め定められた態様であるか否かを判定する。具体的には、入賞ライン上に表示されている図柄の組合せが所定の入賞役として定められた図柄の組合せと一致しているか否かを判定し、一致している場合には入賞が発生したと判定する。
Ｓ１０８：停止図柄判定処理の判定結果に応じた処理を行う。具体的には、入賞が発生したと判定された場合に、その入賞に応じた払出枚数をクレジットに加算し、クレジットが所定数（５０枚）を超えた場合には、超過分のメダルを払い出す。
【００３７】
図７は、メイン用マイクロコンピュータ３０のＣＰＵが実行するコマンド送信処理の内容を示したものである。このコマンド送信処理は、前述の割込みが発生するたびに、すなわち１．８ミリ秒間隔で実行される。コマンド送信処理では、まず、コマンドを構成する構成データが全て送信された状態であるか否か、つまり、コマンドの送信途上であるか否かを判定する（Ｓ２００）。そして、コマンドの送信途上であると判定した場合は、ステップＳ２０３に移行し、コマンドの送信途上ではないと判定した場合は、ステップＳ２０１に移行する。ステップＳ２０１では、送信バッファ３４が空であるか否かを判定し、送信バッファ３４が空であると判定した場合は、アクティブコマンドを生成して送信バッファ３４に格納してから（Ｓ２０２）、ステップＳ２０３に移行し、送信バッファ３４が空でないと判定した場合はそのままステップＳ２０３に移行する。そして、ステップＳ２０３では、送信バッファ３４に格納されているコマンドの１バイト（構成データ）をデータバス端子３５より出力し、パラレル通信回路３３を介してサブ制御基板１５に出力し、コマンド送信処理を終了する。
【００３８】
このように、メイン用マイクロコンピュータ３０のＣＰＵは、メイン制御処理の実行状況に応じて遊技の進行に応じたコマンドを生成し、送信バッファ３４に格納する。また、メイン用マイクロコンピュータ３０のＣＰＵは、前述の割込みの発生毎に前扉開放検出センサ２２の検出状態が変化したか否かを判定し、変化した時にはドアコマンドを生成し、送信バッファ３４に格納する。そして、メイン用マイクロコンピュータ３０のＣＰＵは、送信バッファ３４が空になると、アクティブコマンドを生成して送信バッファ３４に格納することで、コマンドを途切れなくサブ制御基板１５へ送信し、これにより、構成データが常時１．８ミリ秒間隔でサブ制御基板１５に送信されるようにしている。すなわち、本発明に係る制御情報生成手段は、上記メイン制御処理及びコマンド送信処理によって主に実現される。また、本発明に係る送信手段は、上記ステップＳ２０３によって主に実現される。
【００３９】
図８（Ａ）は、サブ用マイクロコンピュータ４０のＣＰＵの制御内容にあって、メインルーチンを構成するサブ制御処理の制御内容を示したものである。図８（Ａ）に示すように、かかるサブ制御処理では、サブ用マイクロコンピュータ４０のＣＰＵが、所定数（５個）の構成データを受信したか否か、すなわち、１個のコマンドを受信したか否かを繰返し判定し（Ｓ３０１）、１個のコマンドを受信したと判定した場合は、受信したコマンドに応じた処理を実行する（Ｓ３０２）。例えば、内部当選コマンドを受信した場合は、役抽選処理の結果に基づいた演出を開始する。具体的には、液晶表示器１０に左リール対応画像、中リール対応画像、右リール対応画像を表示する。左リール停止コマンド・中リール停止コマンド・右リール停止コマンドを受信した場合は、各リールに対応した演出を行う。具体的には、左リール停止コマンドを受信した場合には、左リール対応画像を消去する。また、停止位置に基づいて役抽選処理の結果に対応した役の入賞が実現しない場合には、内部当選コマンドの受信に基づき開始した演出を中止する。入賞判定コマンドを受信した場合は、内部当選コマンドの受信に基づき開始した演出を終了する。さらに、入賞があったときには、入賞の種類に応じて演出を実行する。電源投入コマンドを受信した場合、受信時に通信エラーが発生していなければ、サブ制御基板１５は初期化の処理を実行する。また、前扉３の開放を示すドアコマンドを受信した場合は、前扉３が開放している旨を報知する。具体的には、液晶表示器１０にその旨を表示する等を行う。また、エラー状態を示すアクティブコマンドを受信した場合は、エラーの種類を特定可能な態様で報知を行う。具体的には、液晶表示器１０に、エラーの種類に対応したエラーコードを表示する等を行う。
【００４０】
図８（Ｂ）は、サブ用マイクロコンピュータ４０のＣＰＵで実行される通信エラー処理の制御内容を示したものである。この通信エラー処理は、本発明に係るエラー処理に相当するものであり、後述する通信エラーの検出を契機に実行される。具体的には、かかる通信エラー処理では、液晶表示器１０に通信エラーの発生を示す通信エラー表示を行い（Ｓ４０１）、エラー解除条件が成立したか否かを判定する（Ｓ４０２）。そして、エラー解除条件が成立したと判定するまで、通信エラー表示（Ｓ４０１）を継続する。この通信エラー表示（Ｓ４０１）が継続している間は、液晶表示器１０には、その他の画像は表示されない。そして、本実施例では、電源の入れ直しが行われ、かつ、前扉３が開放されていることをもって、通信エラー処理を終了するエラー解除条件とする。具体的には、電源投入コマンドとドアコマンドとを受信し、かつ、ドアコマンドが前扉３の開放を示している場合にのみ、初期化の処理が実行され、初期化により通信エラー処理が終了する。つまり、通信エラー処理の実行中は、電源投入コマンドのみを受信しても、初期化処理が行われず、通信エラー処理は終了しない。本実施例では、エラー解除条件がこのように構成されているため、通信エラー処理を終了させる場合には、施錠された前扉３を開かなくてはいけない。このため、不正行為に起因して通信エラー処理が実行された場合に、不正行為を働いた者が通信エラー処理を解除することを防止できる。また、仮に、不正行為者が前扉３を開放することができたとしても、営業時間中に遊技場の係員以外の者が前扉３を開放しているのは、明らかに不自然であり、遊技場の係員を含む第三者の注目を集めることになるため、不正行為の早期発見を実現できる。
【００４１】
図８（Ｃ）は、サブ用マイクロコンピュータ４０のＣＰＵで実行されるデータ取込処理の制御内容を示したものである。具体的には、かかるデータ取込処理では、まず、サブ用マイクロコンピュータ４０からパラレル通信回路４１のＦＩＦＯ回路５０に読出信号を送信し（Ｓ５０１）、ＦＩＦＯ回路５０から構成データを受信したか否かを判定する（Ｓ５０２）。そして、ＦＩＦＯ回路５０から構成データを受信したと判定した場合は、当該構成データを受信バッファ４７に格納し（Ｓ５０３）、データ取込処理を終了する。一方、構成データを受信していないと判定した場合、すなわち、ＦＩＦＯ回路５０に構成データが記憶されていなかった場合は、そのままデータ取込処理を終了する。このデータ取込処理は、前述の割込みが発生する度に実行される。すなわち、データ取込処理は、通常は１．２ミリ秒間隔で実行される。ただし、サブ用マイクロコンピュータ４０のＣＰＵにおいて、その他の割込み処理の処理負担が大きくなった時には、データ取込処理の実行が延引して実行間隔が１．２ミリ秒を上回る場合がある。
【００４２】
また、サブ用マイクロコンピュータ４０のＣＰＵは、前述の割込みの発生毎に通信エラー検出処理を実行する。通信エラー検出処理では、メイン制御基板１４から受信するデータに基づいて通信エラーを検出し、検出した通信エラーの内容に応じて上記通信エラー処理を実行する。すなわち、かかる通信エラー検出処理は、本発明に係る第一の通信エラー検出処理及び第二の通信エラー検出処理を実現するものである。具体的には、通信エラー検出処理では、サブ用マイクロコンピュータ４０のＣＰＵは、割込みが発生する１．２ミリ秒間隔で、受信バッファ４７が新しい構成データ（新規構成データ）を受信したか否かを判定するとともに、新しい構成データを受信していないと連続して判定した回数を計数することで、構成データの受信間隔を監視する。上述のように、メイン制御基板１４からは常時１．８ミリ秒間隔で構成データが送信され、送信された構成データはデータ取込処理によって受信バッファ４７に１．２ミリ秒間隔で取り込まれる。このため、通信が正常に行われている場合は、通信エラー検出処理において、少なくとも２回（２．４ミリ秒）に１回は、受信バッファ４７で新規構成データが確認される。換言すれば、通信エラー検出処理で、２回以上連続して新規構成データの受信を確認できない場合は、正常に通信が行われていない場合である。
【００４３】
そして、本実施例では、通信エラー検出処理で、３回以上連続して構成データの受信を確認できない場合を重度通信エラーとして検出する。構成データの受信を３回以上連続して確認できない場合とは、構成データを３．６ミリ秒間受信できていない状態に相当し、１．８ミリ秒間隔で受信すべき構成データを、２個連続して受信できなかった場合である。自然発生的に生じる通信エラーでは、構成データを単独で受信できないことが殆どであるため、このように２個連続で構成データを受信できない場合は、不正行為が原因である可能性が極めて高い。このため、本実施例では、かかる重度通信エラーを検出した場合は、直ちに通信エラー処理を実行することとしている。すなわち、重度通信エラーは、本発明に係る第一の通信エラーに相当するものであり、重度通信エラーの検出に係る３．６ミリ秒間の判定時間が、本発明に係る所定の判定時間に相当する。
【００４４】
一方、本実施例では、コマンドのチェックサム（誤り検出符号）が不一致となった場合を軽度通信エラーとして検出する。具体的には、サブ用マイクロコンピュータ４０のＣＰＵが、チェックサムが格納された構成データ「ＣＨ」を受信すると、チェックサムによるチェックを行い、チェックサムが不一致であると軽度通信エラーとして検出する。メイン制御基板１４側から１．８ミリ秒間隔で受信すべき構成データが、１個だけ受信できなかった場合でも、チェックサムエラーは生じ得るから、この軽度通信エラーは、不正行為が原因である可能性もあるが、自然発生的に生じた可能性もある。このため、本実施例では、単に軽度通信エラーを検出しただけでは通信エラー処理を実行せず、軽度通信エラーが、自然発生的なものとは考えられない程度の頻度で繰り返された場合に、通信エラー処理を実行することとしている。具体的には、図９（Ａ）に示すように、サブ用マイクロコンピュータ４０のＣＰＵは、軽度通信エラーの検出回数をエラーカウントとして計数し、エラーカウントが３回に達した時に通信エラー処理を実行するとともに、軽度通信エラーの検出間隔をタイマで計測し、図９（Ｂ）に示すように、軽度通信エラーが所定時間検出されない場合は、エラーカウントを初期設定（０回）にする。すなわち、軽度通信エラーは、本発明に係る第二の通信エラーに相当するものである。また、エラーカウントは、本発明に係るエラー計数手段に相当するものであり、エラーカウントの３回が、本発明に係る所定の検出回数に相当する。そして、上記タイマは、本発明に係るエラー計数手段の初期化手段を構成するものである。
【００４５】
次に、通信エラー検出処理の実行態様を、タイミングチャートを用いて説明する。
図１０（Ａ）は、入賞判定コマンドとアクティブコマンドが正常に送受信された場合のタイミングチャートである。かかる例では、メイン制御基板１４は、入賞判定コマンドとアクティブコマンドを構成データ毎に１．８ミリ秒間隔で送信する。一方、サブ制御基板１５は、データ取込処理と通信エラー検出処理とを１．２ミリ秒間隔で実行し、受信バッファ４７に新規構成データを確認した場合は、受信カウントを初期値「５」に設定し、構成データを確認できない場合は受信カウントから１を減算する。この受信カウントは、通信エラー検出処理において、新規構成データの受信を連続して確認できない回数を計数するためのものであり、この受信カウントが「２」になると重度通信エラーとなる。すなわち、この受信カウントは、本発明に係る未受信回数計数手段を構成するものである。図１０（Ａ）の例では、構成データが正常に受信されたため、受信カウントは２以下とはならず、通信エラー処理が実行されることはない。
【００４６】
図１０（Ｂ）は、重度通信エラーを検出した場合のタイミングチャートである。かかる例では、メイン制御基板１４から入賞判定コマンドとアクティブコマンドが送信されるものの、何らかの原因により、入賞判定コマンドの２個の構成データ（「０５」、「０１」）が、連続して受信バッファ４７まで到達しない。この場合、サブ制御基板１５では、到達しなかった２個の構成データを受信するはずのタイミング（Ｔ２，Ｔ４）で、受信バッファ４７に新規構成データなし（Ｅｒｒ）と判定され、受信カウントが減算される。このため、かかる例では、図中のＴ４の時点で、受信カウントが「２」に減算されて重度通信エラーとなり、図中のＴ５の時点で通信エラー処理が実行される。
【００４７】
図１１は、軽度通信エラーを検出した場合のタイミングチャートである。かかる例では、メイン制御基板１４から入賞判定コマンドとアクティブコマンドが送信されるものの、何らかの原因により、入賞判定コマンドとアクティブコマンドの構成データ（「０５」，「０８」）が１個単位で受信バッファ４７まで到達しない。この場合、サブ制御基板１５では、到達しなかった２個の構成データを受信するはずのタイミング（Ｔ２，Ｔ１０）で、受信バッファ４７に新規構成データなし（Ｅｒｒ）と判定される。このため、かかる例では、図中のＴ５の時点で、チェックサムを格納した構成データ「ＣＨ」を受信すると、チェックサムのチェック結果が不一致となることにより、軽度通信エラーとなって、エラーカウントが加算されて１になるとともに、所定時間を計測するタイマが作動する。そして、図中のＴ１３の時点では、再びチェックサムの不一致により軽度通信エラーとなり、エラーカウントが加算されて２になるとともに、前記タイマは初期設定に戻されて、所定時間の計測を最初から開始する。なお、かかる例では、タイマが所定時間の計測を満了する前に軽度通信エラーが検出されたため、エラーカウントが２となるが、軽度通信エラーの検出前にタイマが計測満了した場合は、エラーカウントが０にリセットされる。
【００４８】
以上のように、本実施例では、サブ用マイクロコンピュータ４０のＣＰＵが、新規構成データを受信したか否かを一定間隔（１．２ミリ秒間隔）で判定し、構成データを連続して受信していないと判定した回数を計数することで、構成データの受信間隔を監視し、構成データの受信間隔が構成データの送信間隔の二倍を超えた時に、重度通信エラーとして検出する。上述のように、かかる重度通信エラーは、自然発生的な通信エラーでなく、不正行為に起因する通信エラーである可能性が極めて高いものであるから、かかる重度通信エラーの検出に基づいて、厳しい通信エラー処理を実行しても、正しく遊技を行っている遊技者に迷惑をかけることがない。したがって、本実施例のスロットマシン１によれば、コマンドの通信を妨害する不正行為を好適に取り締まることが可能となる。
【００４９】
また、本実施例では、メイン用マイクロコンピュータ３０が、送信バッファ３４にコマンドが存在しない時にアクティブコマンドを生成し、送出することで、構成データが１．８ミリ秒間隔で常時送出されるよう構成されているため、サブ用マイクロコンピュータ４０で、通信エラー検出処理を常時実行して不正行為を間断なく監視できるという利点がある。
【００５０】
また、本実施例では、サブ用マイクロコンピュータ４０で、コマンドのチェックサムが不一致となった場合を軽度通信エラーとして検出し、この軽度通信エラーを一定頻度以上で検出すると、重度通信エラーと同じ通信エラー処理を実行する。軽度通信エラーは、不正行為に起因する可能性もあり、また、自然発生的なものである可能性もあるが、このように、検出頻度が一定頻度以上となった場合にのみ通信エラー処理を実行すれば、不正行為に起因する通信エラーと考えられる場合に限定して通信エラー処理を実行でき、重度通信エラーとしては検出できない不正行為も好適に取り締まることが可能となる。また、軽度通信エラーは、構成データの内容に基づいて検出するされるものであるため、重度通信エラーでは検出不能な構成データの改変などを、軽度通信エラーによって検出して取り締まることができる。
【００５１】
また、図１２（ａ）は、本実施例にあって、サブ用マイクロコンピュータ４０でデータ取込処理が延引した場合における、構成データの受信態様を示すタイミングチャートである。かかる例では、メイン制御基板１４は、入賞判定コマンドを、構成データ毎に１．８ミリ秒間隔で送信する。メイン制御基板１４が送信した各構成データは、サブ制御基板１５のＦＩＦＯ回路５０に遅滞なく記憶される。そして、ＦＩＦＯ回路５０に記憶された構成データは、サブ用マイクロコンピュータ４０のデータ取込処理によりＦＩＦＯ回路５０から受信バッファ４７に取り込まれる。ここで、データ取込処理は、基本的に１．２ミリ秒間隔で実行されるところ、かかる例では、サブ用マイクロコンピュータ４０のＣＰＵの負荷が一時的に高まることにより、図中のＴ１〜Ｔ２にかけては、データ取込処理の実行間隔が３ミリ秒程度になる。そして、このＴ１〜Ｔ２間に、メイン制御基板１４からは２個の構成データ（「０５」，「０１」）が送信される。この時、ＦＩＦＯ回路５０には複数の構成データを記憶可能であるため、２個目の構成データ「０１」が送信された後も、先の構成データ「０５」は破棄されず、ＦＩＦＯ回路５０に２個の構成データが記憶保持される。そして、図中のＴ２の時点で、サブ用マイクロコンピュータ４０がＦＩＦＯ回路５０に読出信号を送信すると、ＦＩＦＯ回路５０からサブ用マイクロコンピュータ４０に、先に記憶された構成データ「０５」が入力され、当該構成データ「０５」が受信バッファ４７に記憶される。そして、残りの構成データ「０１」は、次回のデータ取込処理（図中のＴ３）でＦＩＦＯ回路５０から取り込まれて、受信バッファ４７に記憶される。このように、本実施例にあっては、データ取込処理が延引した場合でも、ＦＩＦＯ回路の作用によって、入賞判定コマンドの構成データが欠落することなくサブ用マイクロコンピュータ４０に受信される。
【００５２】
図１２（ｂ）は、ＦＩＦＯ回路に替えてパラレル通信回路４１にシンプルなラッチ回路を設けた比較例にあって、データ取込処理が延引した場合を示すタイミングチャートである。かかる比較例では、図１２（ａ）と同様に、メイン制御基板１４が、入賞判定コマンドを構成データ毎に１．８ミリ秒間隔で送信する。そして、かかる比較例では、メイン制御基板１４が送信した各構成データは、ＦＩＦＯ回路でなく、サブ制御基板１５のラッチ回路に遅滞なく記憶される。ここで、ラッチ回路にはメイン制御基板１４から入力された最新の構成データしか記憶保持できないため、図中のＴ１〜Ｔ２のように、データ取込処理が延引する間に、メイン制御基板１４から２個の構成データ（「０５」，「０１」）が送信されると、２個目の構成データ「０１」がラッチ回路に格納された時点で、先に記憶された構成データ「０５」がラッチ回路から破棄される。このため、本比較例では、メイン制御基板１４が送信する入賞判定コマンドは、一部の構成データ「０５」が欠落した状態でサブ用マイクロコンピュータ４０で受信され、図中のＴ５時点でチェックサムの不一致が生じることにより、軽度通信エラーが検出されて、エラーカウントが１に加算される。
【００５３】
図１２（ａ）と図１２（ｂ）を比較すると明らかなように、本実施例にあっては、サブ用マイクロコンピュータ４０が先の構成データを取り込む前に、メイン制御基板１４から次の構成データが送信された場合でも、ＦＩＦＯ回路５０の働きによって、サブ用マイクロコンピュータ４０に、コマンドの構成データを取りこぼさずに受信させることができるという利点がある。構成データの取りこぼしは、受信したコマンドを実行不能となるだけでなく、軽度通信エラーとして検出され得るため、構成データの取りこぼしを原因とする自然発生的な軽度通信エラーが増大すると、本実施例のように、不正行為による軽度通信エラーと自然発生的な軽度通信エラーとを、発生頻度に基づいて峻別し難くなり、不正行為の取締りが困難となるが、かかる構成によれば、構成データの取りこぼしを適切に防止できるため、かかる問題を回避することが可能となる。
【００５４】
次に、通信エラー検出処理の制御処理について説明する。
図１３，１４は、サブ用マイクロコンピュータ４０のＣＰＵで実行される通信エラー検出処理の制御内容を示すフローチャートである。通信エラー検出処理では、サブ用マイクロコンピュータ４０のＣＰＵは、まず、受信カウントを減算し（Ｓ６０１）、次いで、受信カウントが１であるか否かを判定する（Ｓ６０２）。そして、受信カウントが１であると判定した場合は、上記通信エラー処理（図８（Ｂ）参照）を実行し（Ｓ６０３）、通信エラー検出処理を終了する。ステップＳ６０２で受信カウントが１でないと判定した場合は、エラーカウントをリセットするためのタイマが０でなければ当該タイマから１を減算して（Ｓ７００）、受信バッファ４７に新たな構成データが記憶されているか否かを判定する（Ｓ７０１）。ここで、受信バッファ４７に新規構成データなしと判定した場合はステップＳ７０８に移行し、受信バッファ４７に構成データありと判定した場合は、受信カウントを初期値「５」に設定して（Ｓ７０２）、ステップＳ７０３に移行する。ステップＳ７０３では、受信バッファ４７の構成データが、コマンドの４バイト目の構成データ「ＣＨ」であるか否かを判定し、４バイト目の構成データ「ＣＨ」でないと判定した場合は、ステップＳ７０８に移行する。一方、４バイト目の構成データ「ＣＨ」であると判定した場合は、その直前に受信したデータ部とチェックサムが一致するか否かを判定する（Ｓ７０４）。そして、チェックサムが一致すると判定した場合は、ステップＳ７０８へ移行し、チェックサムが一致しないと判定した場合は、エラーカウントに１を加算して（Ｓ７０５）、ステップＳ７０６へ移行する。ステップＳ７０６では、エラーカウントが３であるか否かを判定する。ここでエラーカウントが３であると判定した場合は、３回の軽度通信エラー検出に基づく通信エラー処理（図８（Ｂ）参照）を実行し（Ｓ７１０）、通信エラー検出処理を終了する。一方、ステップＳ７０６でエラーカウントが３でないと判定した場合は、タイマに初期値（所定時間）を設定し（Ｓ７０７）、ステップＳ７０８に移行する。ステップＳ７０８では、タイマが０か否か、すなわち、設定時間の計測を満了したか否かを判定し、タイマが０でないと判定した場合は、そのまま通信エラー検出処理を終了し、タイマが０であると判定した場合は、エラーカウンタを０に初期化してから（Ｓ７０９）、通信エラー検出処理を終了する。
【００５５】
上記通信エラー検出処理の制御内容にあって、本発明に係る第一の通信エラー検出手段は、ステップＳ６０１，Ｓ６０２，Ｓ７０２，Ｓ７０３によって主に実現される。また、本発明に係る第二の通信エラー検出手段は、ステップＳ７０３，Ｓ７０４によって主に実現される。また、本発明に係る受信状態確認手段は、ステップＳ７０１によって主に実現される。また、本発明に係る未受信回数計数手段は、ステップＳ６０１，Ｓ７０２によって主に実現される。また、本発明に係るエラー計数手段は、ステップＳ７０５によって主に実現される。また、本発明に係る初期化手段は、ステップＳ７００，Ｓ７０７，Ｓ７０８，Ｓ７０９によって主に実現される。また、本発明に係るエラー処理実行手段は、ステップＳ６０３，Ｓ７１０によって主に実現される。
【００５６】
なお、本発明の遊技機は、上記実施例の形態に限らず本発明の要旨を逸脱しない範囲内において種々変更を加えることができる。例えば、上記実施例は、本発明をスロットマシンに適用したものであるが、本発明は、パチンコ機等の遊技機にも同様にして適用可能である。また、上記実施例は、スロットマシンのメイン制御基板とサブ制御基板の通信に本発明を適用したものであるが、本発明は、メイン制御基板とサブ制御基板の間の通信に限定されるものではない。なお、本発明は、第一の制御手段から第二の制御手段に制御情報が一方向に送信される構成に特に有効であるが、本発明は、制御情報が双方向に送信される構成にも適用可能である。
【００５７】
また、上記実施例では、本発明の通信手段を、両制御基板１４，１５のパラレル通信回路３３，４１と信号線１６とによって構成しているが、本発明の通信手段は、シリアル通信方式の通信回路によって構成することもできる。また、上記実施例では、両制御基板１４，１５が信号線１６を介して直接接続されているが、本発明の通信手段は、両制御基板１４，１５の間を中継する中継基板を具備することもできる。また、この場合、構成データを、メイン制御基板１４から中継基板までパラレル通信方式で送信し、中継基板からサブ制御基板１５までシリアル通信方式で送信するといった具合に、複数種類の通信方式を併用することもできる。
【００５８】
また、上記実施例では、制御情報（コマンド）が５バイトデータであり、各制御情報を１バイト単位の構成データに分割して送信しているが、本発明に係る制御情報は、可変長であってもよいし、制御情報と構成データのサイズを等しくして、制御情報を分割せず、一つの構成データとして送信することもできる。また、上記実施例では、本発明に係る所定の判定時間が、構成データの送信間隔（１．８ミリ秒）の二倍（３．６ミリ秒）に設定され、構成データを二個連続して受信できない場合を重度通信エラーとして検出しているが、本発明に係る所定の判定時間は、自然発生的な通信エラーを十分に排除し得る長さに設定すべきものであり、通信手段の仕様によっては、構成データの送信間隔の二倍以外の値に設定され得る。
【００５９】
また、上記実施例では、重度通信エラー（第一の通信エラー）を検出した時に、液晶表示器１０で通信エラー表示を行っているが、本発明に係るエラー処理の内容や解除条件は、適宜設定可能である。また、上記実施例では、軽度通信エラー（第二の通信エラー）を高頻度で検出した時に、通信エラー処理（エラー処理）を実行しているが、本発明にあっては、軽度通信エラーを一回、又は低頻度で検出した時に、通信エラー処理よりも軽度のエラー処理を実行してもかまわない。
【００６０】
また、上記実施例では、軽度通信エラーを検出するたびにエラーカウント（エラー計数手段）をリセットするためのタイマを初期化しているが、２回目の軽度通信エラーの検出時はタイマを初期化せず、３回目の軽度通信エラーを検出するまでの間にタイマが所定時間を計測満了した時に、エラーカウントを初期化するようにしてもよい。また、タイマの計測満了に替えて、所定コマンドを所定回数受信した場合にエラーカウントを初期化するようにしてもよい。
【００６１】
また、上記実施例では、コマンドのチェックサムが不一致となった場合を軽度検出エラーとして検出しているが、チェックサムによるチェックに替えて、又は加えて、コマンドのうち固定値を有する構成データが、正常値であるか否かを判定するようにしても良い。具体的には、上記実施例のコマンドでは、いずれのコマンドであっても、先頭の構成データ「ＳＴ」には固定値である「ＡＡ（１６進数）」が格納され、また、五番目の構成データ「ＥＮ」には固定値である「ＢＢ（１６進数）」が格納される。このため、例えば、サブ用マイクロコンピュータ４０のＣＰＵが、１バイト目の構成データを受信した場合に、受信した構成データが「ＡＡ」であるか否かを判定することで、通信エラーの発生を検出できる。また、「ＡＡ」の構成データを受信した場合に、当該構成データから数えて五番目に受信する構成データが「ＢＢ」であるか否かを判定することによっても、通信エラーの発生を検知できる。
【符号の説明】
【００６２】
１  スロットマシン（遊技機）
２  筐体
３  前扉
４  視認窓
５ａ，５ｂ ベットスイッチ
６  スタートスイッチ
７  ストップスイッチ
８  精算スイッチ
９  リール
１０  液晶表示器
１１  スピーカ
１２  演出用ランプ
１４  メイン制御基板（第一の基板）
１５  サブ制御基板（第二の基板）
１６  信号線
１８  電源投入スイッチ
１９  電源ボックス
２０  ホッパーユニット
２２  前扉開放検出センサ
２３  反射板
３０  メイン用マイクロコンピュータ（第一の制御手段）
４０  サブ用マイクロコンピュータ（第二の制御手段）
３３  パラレル通信回路（第一の通信回路）
４７  受信バッファ
４１  パラレル通信回路（第二の通信回路）
５０  ＦＩＦＯ回路
【要約】
【課題】制御情報の送受信を妨害する不正行為を好適に防止し得る遊技機を提供する。
【解決手段】生成した制御情報を、通信手段を介して構成データ毎に所定の送信間隔で１個ずつ送信する第一の制御手段と、該第一の制御手段から受信した制御情報に基づいて制御を行う第二の制御手段とを備える構成にあって、送信すべき制御情報が存在しない場合に特定の制御情報を生成させることで、複数の制御情報の送信期間にわたって、第一の制御手段に前記送信間隔で構成データを休みなく送信させる。また、第二の制御手段に、構成データの受信間隔が所定判定時間を超えた状態を通信エラーとして検出させ、前記所定判定時間を前記送信間隔の二倍以上に設定する。
【選択図】図１０【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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