(57)【特許請求の範囲】
【請求項１】
光信号を受信し、前記光信号に対応した光電流を出力する受光素子と、
前記光電流を信号電圧に変換して出力する信号電圧生成部と、
前記信号電圧を第１の閾値もしくは第２の閾値と比較する比較器と、
前記比較器に入力する基準電圧を出力する基準電圧生成部と、
前記比較器の出力に基づいて、前記基準電圧を前記第１の閾値および前記第２の閾値のいずれかに切り替えるスイッチと、
を備え、
前記基準電圧生成部は、トランスインピーダンスアンプを含み、
前記スイッチは、前記トランスインピーダンスアンプの帰還抵抗の値を切り替える受信回路。
【請求項２】
前記基準電圧生成部は、前記受光素子と等価な基準ダイオードを含む請求項１記載の受信回路。
【請求項３】
前記スイッチのスイッチングノイズに等価な雑音を発生する補償回路をさらに備え、前記補償回路の出力が、前記信号電圧生成部に入力される請求項１または２に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、受信回路に関する。
【背景技術】
【０００２】
光の送受信を介して信号を伝達する半導体装置では、受信回路における誤動作の防止が重要である。例えば、フォトカプラーでは、信号光を受信した受光素子が光電流を出力し、その光電流を電圧変換した信号電圧と閾値電圧とを比較することにより出力信号を生成する。そして、光信号の入力が無い場合の誤動作を防止するために、閾値電圧にオフセットを設定する。
【０００３】
しかしながら、光電流の立ち上がりが相対的に緩やかな場合には、信号電圧が閾値電圧に近いレベルにある時間がスイッチング時間よりも長くなる。このため、信号電圧の変動により出力信号がチャタリングを起こし、誤動作を誘発すことがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７‐１０９９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、チャタリングを抑制することが可能な受信回路を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る受信回路は、光信号を受信し、前記光信号に対応した光電流を出力する受光素子と、前記光電流を信号電圧に変換して出力する信号電圧生成部と、前記信号電圧を第１の閾値電圧もしくは第２の閾値電圧と比較する比較器と、前記比較器に入力する基準電圧を出力する基準電圧生成部と、前記比較器の出力に基づいて、前記基準電圧を前記第１の閾値電圧および前記第２の閾値電圧のいずれかに切り替えるスイッチと、を備える。前記基準電圧生成部は、トランスインピーダンスアンプを含み、前記スイッチは、前記トランスインピーダンスアンプの帰還抵抗の値を切り替える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る受信回路を示す模式図である。
【図２】第１の実施形態に係る受信回路の動作を示すタイムチャートである。
【図３】第１の実施形態に係る受信回路のシミュレーション結果を示すタイムチャートである。
【図４】比較例に係る受信回路のシミュレーション結果を示すタイムチャートである。
【図５】第１の実施形態に係る受信回路の別のシミュレーション結果を示すタイムチャートである。
【図６】第１の実施形態に係る受信回路のＤＴＣ（Dead Time Control）回路を例示する模式図である。
【図７】ＤＴＣ回路の動作を示すタイムチャートである。
【図８】第１の実施形態に係る受信回路のスイッチ制御回路を例示する模式図である。
【図９】スイッチ制御回路の動作を示すタイムチャートである。
【図１０】第１の実施形態に係るスイッチ回路を例示する模式図である。
【図１１】第１の実施形態の変形例に係る受信回路を示す模式図である。
【図１２】第２の実施形態に係る受信回路を示す模式図である。
【図１３】第２の実施形態に係る受信回路の動作を示すタイムチャートである。
【図１４】第２の実施形態に係る受信回路の別のシミュレーション結果を示すタイムチャートである。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【０００９】
（第１の実施形態）  
図１は、第１の実施形態に係る受信回路１００を示す模式図である。受信回路１００は、例えば、フォトカプラーの受信部を構成する。
【００１０】
受信回路１００は、受光素子であるフォトダイオード３と、トランスインピーダンスアンプ（ＴＩＡ）７と、差動アンプ９と、比較器であるコンパレータ１３と、を備える。
【００１１】
図１に示すように、フォトダイオード３は、ＴＩＡ７のマイナス入力側に接続される。フォトダイオード３は、図示しない送信部からの光信号を受信し光電流ＩＰＤを出力する。そして、ＴＩＡ７のマイナス側の出力端子に、次式（１）で示す信号電圧ＶＰＤを出力する。
ＶＰＤ＝（Ｒ３+Ｒ４）×ＩＰＤ・・・（１）
【００１２】
一方、ＴＩＡ７のプラス入力側には、基準ダイオード５が接続され、プラス側の出力端子に基準電圧ＶＲＥＦを出力する。基準ダイオード５には、フォトダイオード３と等価なダイオードを用いることが好ましい。例えば、フォトダイオード３と同じ基板上に設けられた同じサイズのフォトダイオードであって、受光面が遮蔽されたものを用いることができる。
【００１３】
ここで、等価とは、フォトダイオード３と基準ダイオード５との間で、光電流ＩＰＤに対応する電流源２５を除いた等価回路のパラメータが同じであることを意味する。また、同じとは、厳密に等しいだけでなく、例えば、回路配置や加工精度に起因するバラツキを許容し、ほぼ同じと見なせる場合を含む。
【００１４】
図１中に示すように、ＴＩＡ７のマイナス入力側の回路が信号電圧生成部１０を構成し、光電流ＩＰＤを信号電圧ＶＰＤに変換して出力する。そして、プラス入力側の回路が基準電圧生成部２０を構成し、基準電圧ＶＲＥＦを出力する。
【００１５】
信号電圧生成部１０に設けられる帰還抵抗Ｒ３およびＲ４と、基準電圧生成部２０に設けられる帰還抵抗Ｒ１、Ｒ２ＡおよびＲ２Ｂとは、次式の関係を満たす。
Ｒ１＋Ｒ２Ａ＋Ｒ２Ｂ＝Ｒ３＋Ｒ４・・・（２）  
これにより、ＴＩＡ７は、全差動モードで動作する。
【００１６】
ＴＩＡ７の出力ＶＰＤおよびＶＲＥＦは、差動アンプ９により増幅され、コンパレータ１３に入力される。コンパレータ１３では、基準電圧ＶＲＥＦを閾値として信号電圧ＶＰＤのレベルを判定し、ＨｉｇｈもしくはＬｏｗレベルの電圧を出力する。例えば、ＶＰＤがＶＲＥＦよりも高い場合にＨｉｇｈレベルの電圧ＶＨを出力し、ＶＰＤがＶＲＥＦよりも低い場合にＬｏｗレベルの電圧ＶＬを出力する。
【００１７】
受信回路１００では、フォトダイオード３と基準ダイオード５とが等価であるため、光信号の入力が無い場合にＴＩＡ７の出力ＶＰＤとＶＲＥＦとが同じ電圧レベルとなる。そこで、オフセット電圧ＶＯＳを付加することにより、コンパレータ１３の出力を安定させる。すなわち、図１に示すように、基準電圧生成部２０の帰還回路に定電流源２７を接続しオフセット電流ＩＯＳを流す。これにより、基準電圧ＶＲＥＦには、次式（３）で示されるオフセット電圧ＶＯＳ１が付加される。
ＶＯＳ１＝（Ｒ２Ａ＋Ｒ２Ｂ）×ＩＯＳ  ・・・（３）
【００１８】
さらに、コンパレータ１３の出力信号は、ＤＴＣ（Dead Time Control）回路１５により処理される。ＤＴＣ回路１５は、コンパレータ１３の出力信号に基づいて、ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２３のゲート制御信号と、スイッチ制御回路１７の制御信号と、を出力する。
【００１９】
ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２３は、それぞれのドレイン電極をつないだＣＭＯＳインバータからなる出力段を構成する。一方、スイッチ制御回路１７は、アナログスイッチ１９の制御信号を出力する。
【００２０】
アナログスイッチ１９は、ＴＩＡ７の帰還抵抗Ｒ２Ｂと並列に接続され、オン時にＲ２Ｂを短絡する。これにより、ＴＩＡ７の帰還抵抗の値を切り替え、オフセット電圧ＶＯＳを変化させることができる。すなわち、アナログスイッチ１９がオン状態にある時、オフセット電圧ＶＯＳは、次式（４）で示される電圧レベルＶＯＳ２に変化し、基準電圧ＶＲＥＦのレベルを変化させる。
ＶＯＳ２＝Ｒ２Ａ×ＩＯＳ  ・・・（４）
このように、受信回路１００では、コンパレータ１３の出力に基づいて、基準電圧ＶＲＥＦのレベルを変化させることができる。
【００２１】
図２は、受信回路１００の動作を模式的に示すタイムチャートである。図２（ａ）は、信号電圧ＶＰＤおよび基準電圧ＶＲＥＦの時間変化を示している。図２（ｂ）は、出力電圧ＶＯＵＴの時間変化を示している。
【００２２】
受信回路１００において、例えば、基準ダイオード５の逆方向リーク電流による基準電圧生成部２０の出力をＶＣＯＭとすれば、基準電圧ＶＲＥＦは、オフセット電圧ＶＯＳとＶＣＯＭとの和に等しい。そして、基準電圧ＶＲＥＦは、ＶＰＤのレベルを判定する第１の閾値ＶＲＥＦ１もしくは第２の閾値ＶＲＥＦ２としてコンパレータ１３に入力される。
ＶＲＥＦ１＝ＶＯＳ１＋ＶＣＯＭ  ・・・（５）
ＶＲＥＦ２＝ＶＯＳ２＋ＶＣＯＭ  ・・・（６）
前述したように、フォトダイオード３と基準ダイオード５が等価であれば、ＶＣＯＭは、光信号の入力が無い場合の信号電圧生成部１０の出力に等しい。
【００２３】
図２（ａ）に示すように、時間ｔ０において光信号がオン状態となりフォトダイオード３に入力されると信号電圧ＶＰＤのレベルが上昇を始める。そして、時間ｔ１においてＶＰＤが第１の閾値ＶＲＥＦ１を越えると、コンパレータ１３の出力が反転し、例えば、図２（ｂ）に示すように出力電圧がＶＨからＶＬにシフトする。
【００２４】
同時に、コンパレータ１３の出力の変化に基づいて、スイッチ制御回路１７から制御信号が出力され、アナログスイッチ１９がオン状態となる。そして、基準電圧ＶＲＥＦが、ＶＲＥＦ１からＶＲＥＦ２へ変化する。
【００２５】
図２（ａ）に示すように、ｔ１以降でＶＰＤのレベルが変動したとしても、閾値がＶＲＥＦ１からＶＲＥＦ２へ低下していれば、ＶＰＤが第２の閾値ＶＲＥＦ２を下回ることがない。これにより、コンパレータ１３の出力を安定させ誤動作を防止することができる。
【００２６】
さらに、時間ｔ２において光信号がオフ状態になると、ＶＰＤが低下を始める。そして、時間ｔ３において第２の閾値ＶＲＥＦ２を下回ると、コンパレータ１３の出力が反転し、出力電圧ＶＯＵＴが、ＶＬからＶＨにシフトする。同時に、アナログスイッチ１９がオフ状態となり、オフセット電圧ＶＯＳがＶＯＳ２からＶＯＳ１へ戻り、閾値がＶＲＥＦ２からＶＲＥＦ１へシフトする。
【００２７】
図３は、受信回路１００のシミュレーション結果の一例を示すタイムチャートである。図３（ａ）は、光電流ＩＰＤの変化を示し、図３（ｂ）は、信号電圧ＶＰＤおよび基準電圧ＶＲＥＦの変化を示している。そして、図３（ｃ）は、コンパレータ１３の出力ＶＣＯＭＰ、図３（ｄ）は、出力電圧ＶＯＵＴを示している。
【００２８】
図３（ａ）に示すように、このシミュレーションは、ＩＰＤの立ち上がり時間を比較的長く設定し、ＩＰＤの変動によるチャタリングが生じ易いモデルを用いている。
【００２９】
図３（ｂ）に示すように、基準電圧ＶＲＥＦは、第１の閾値ＶＲＥＦ１もしくは第２の閾値ＶＲＥＦ２のいずれかの値をとる。信号電圧ＶＰＤは、光信号の入射から１．５μｓを経過したところで第１の閾値ＶＲＥＦ１よりも高くなる。そして、アナログスイッチ１９がオン状態となり、基準電圧が第２の閾値ＶＲＥＦ２に低下する。これに対応して、図３（ｃ）に示すように、コンパレータ１３の出力ＶＣＯＭＰは、０Ｖから５Ｖに反転し、図３（ｄ）に示す出力電圧ＶＯＵＴは、５Ｖから０Ｖへシフトする。
【００３０】
図４は、比較例に係る受信回路のシミュレーション結果を示すタイムチャートである。図３と同じように、図４（ａ）は、光電流ＩＰＤの変化を示し、図４（ｂ）は、信号電圧ＶＰＤおよび基準電圧ＶＲＥＦの変化を示す。そして、図４（ｃ）は、コンパレータ１３の出力ＶＣＯＭＰの変化、図４（ｄ）は、出力電圧ＶＯＵＴの変化を示している。
【００３１】
比較例に係る受信回路では、アナログスイッチ１９が設けられておらず、オフセット電圧ＶＯＳは変化しない。したがって、図４（ｂ）に示すように、基準電圧ＶＲＥＦは一定であり、コンパレータ１３の閾値は変化しない。このため、例えば、同図中に示す時間ｔｃにおいてＶＰＤがＶＲＥＦを上回り、コンパレータ１３の出力ＶＣＯＭＰが反転した後にＶＰＤが変動すると、図４（ｃ）に示すように、コンパレータ１３の出力ＶＣＯＭＰが反転を繰り返すチャタリングが生じる場合がある。そして、図４（ｄ）に示すように、出力電圧ＶＯＵＴにもチャタリングが生じる。
【００３２】
これに対し、本実施形態に係る受信回路１００では、図３（ｃ）および（ｄ）に示すように、コンパレータ１３の出力の反転時、および、出力電圧ＶＯＵＴのシフト時にチャタリングが発生しない。すなわち、アナログスイッチ１９を設け、基準電圧ＶＲＥＦの値にヒステリシスΔＶｈｙｓを持たせることにより、チャタリングを抑制することができる。
【００３３】
図５は、受信回路１００の別のシミュレーション結果を示すタイムチャートである。図５（ａ）は、光電流ＩＰＤの変化を示している。図５（ｂ）は、信号電圧ＶＰＤおよび基準電圧ＶＲＥＦの変化を示している。図５（ｃ）および図５（ｄ）は、それぞれコンパレータ１３の出力ＶＣＯＭＰおよび出力電圧ＶＯＵＴを示している。
【００３４】
図５（ａ）に示すように、フォトダイオード３は、一定周期の光信号を受信し、これに対応する光電流ＩＰＤを出力する。一方、信号電圧ＶＰＤは、一定の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを有するパルス信号として、信号電圧生成部１０から出力される。
【００３５】
図５（ｂ）に示すように、信号電圧ＶＰＤの立ち上がりにおいて、信号電圧ＶＰＤが第１の閾値ＶＲＥＦ１を越えると、コンパレータ１３の出力が反転する。本シミュレーションでは、伝送遅延時間ＴｐＬＨを考慮しているので、図５（ｃ）に示すように、コンパレータ１３の出力ＶＣＯＭＰは、立ち上がりのＶＰＤとＶＲＥＦ１のクロスポイントからＴｐＬＨの分だけ遅延して反転する。そして、アナログスイッチ１９がオン状態となり、基準電圧ＶＲＥＦが第２の閾値ＶＲＥＦ２に低下する。
【００３６】
続いて、光電流ＩＰＤがオフになると、信号電圧ＶＰＤが低下する立ち下がり領域となる。そして、信号電圧ＶＰＤが第２の閾値ＶＲＥＦ２を下回ると、コンパレータ１３の出力が５Ｖから０Ｖに反転する。この場合も、伝送遅延時間ＴｐＨＬの分だけコンパレータの反転が遅延する。同時に、アナログスイッチ１９がオフとなり、基準電圧ＶＲＥＦがＶＲＥＦ１に戻る。
【００３７】
図５（ｄ）に示す出力電圧ＶＯＵＴは、コンパレータ１３の出力ＶＣＯＭＰに対応して変化する。受信回路１００では、光信号の入力（オン）によりＶＨ（ＶＣＣ＝５Ｖ）からＶＬ（０Ｖ）にシフトし、光信号のオフによりＶＨに戻る。ここでは、ＶＨからＶＬへのシフトがスムーズであり、チャタリングが抑制されていることがわかる。
【００３８】
次に、図６〜図１０を参照して、ＤＴＣ（Dead Time Control）回路１５およびスイッチ制御回路１７、アナログスイッチ１９について説明する。
【００３９】
図６は、ＤＴＣ回路１５を例示する模式図である。ＤＴＣ回路１５は、出力段のＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２３のゲートに入力されるゲート制御信号ＶＰＧおよびＶＮＧを出力する。
【００４０】
図６に示すように、ＤＴＣ回路１５の入力段のＮＡＮＤゲート３１および４１には、コンパレータ１３の出力ＶＣＯＭＰが入力される。ＮＡＮＤゲート３１には、ＶＣＯＭＰと、電源ＶＣＣと、が入力されるため、ＶＣＯＭＰがＶＨの時、ＶＬが出力され、ＶＣＯＭＰがＶＬの時、ＶＨが出力される。
【００４１】
ＮＡＮＤゲート３１の出力は、ＮＡＮＤゲート３５に入力される。図６に示すように、ＮＡＮＤゲート３１の直接出力と、インバータ３２および遅延回路３３、インバータ３４を介した出力と、が入力される。そして、ＮＡＮＤゲート３５は、出力段のＰＭＯＳトランジスタ２１のゲート制御信号ＶＰＧを出力する。ゲート制御信号ＶＰＧは、インバータ３６を介して、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９とで構成されるＣＭＯＳインバータのゲートに入力され、その出力がＰＭＯＳトランジスタ２１のゲートに入力される。
【００４２】
一方、ＮＡＮＤゲート４１には、ＶＣＯＭＰと、ＣＭＯＳインバータで反転されたＶＰＧと、が入力される。そして、ＮＡＮＤゲート４１の出力と、遅延回路３３を介したＮＡＮＤゲート３１の出力とが、ＮＯＲゲート４３入力される。
【００４３】
ＮＯＲゲート４３は、出力段のＮＭＯＳトランジスタ２３のゲート制御信号ＶＮＧを出力する。ゲート制御信号ＶＰＧは、インバータ４４を介して、ＰＭＯＳトランジスタ４７とＮＭＯＳトランジスタ４９とで構成されるＣＭＯＳインバータのゲートに入力され、その出力がＮＭＯＳトランジスタ２３のゲートに入力される。
【００４４】
図７は、ＤＴＣ回路１５の動作を説明するタイムチャートである。図７（ａ）は、光電流ＩＰＤを示し、図７（ｂ）は、信号電圧ＶＰＤおよび基準電圧ＶＲＥＦを示している。図７（ｃ）は、コンパレータ１３の出力ＶＣＯＭＰ、図７（ｄ）は、ゲート制御信号ＶＰＧ、および、図７（ｅ）は、ゲート制御信号ＶＮＧを示している。そして、図７（ｆ）は、出力電圧ＶＯＵＴを示している。
【００４５】
前述したように、図７（ａ）に示す光信号ＩＯに対応した信号電圧ＶＰＤが、ＴＩＡ７から出力され、コンパレータ１３において、閾値となる基準電圧ＶＲＥＦと比較される。そして、図７に示すＶＣＯＭＰがコンパレータ１３から出力される。
【００４６】
コンパレータ１３の出力ＶＣＯＭＰは、ＤＴＣ回路１５の入力段の２つのＮＡＮＤゲート３１および４１に入力される。そして、ＤＴＣ回路１５は、図７（ｄ）に示すゲート制御信号ＶＰＧと、図７（ｅ）に示すゲート制御信号ＶＮＧを出力する。
【００４７】
ゲート制御信号ＶＰＧは、出力段のＰＭＯＳトランジスタ２１のゲートに印加され、ゲート制御信号ＶＮＧは、ＮＭＯＳトランジスタ２３のゲートに印加される。例えば、図７（ｆ）に示す出力電圧ＶＯＵＴのＶＨからＶＬへの変化は、ＶＮＧの立ち上がりのタイミングにより制御され、ＶＬからＶＨへの変化は、ＶＰＧの立ち下がりのタイミングにより制御される。
【００４８】
図７（ｄ）に示すゲート制御信号ＶＰＧは、ＶＣＯＭＰの出力波形に遅延回路３３により生成された遅延部分（Dead Time)が付加されたものであり、ＶＣＯＭＰのパルス幅が広げられている。一方、図７（ｅ）に示すゲート制御信号ＶＮＧは、ＶＣＯＭＰの出力波形の先頭部において遅延回路３３の遅延時間（Dead Time）に相当する部分が削られたものであり、ＶＣＯＭＰのパルス幅が狭められている。
【００４９】
すなわち、ゲート制御信号ＶＰＧのパルス幅は、ゲート制御信号ＶＮＧのパルス幅よりも前後に広く形成される。これにより、ゲート制御信号ＶＰＧが印加されるＰＭＯＳトランジスタ２１と、ゲート制御信号ＶＮＧが印加されるＮＭＯＳトランジスタ２３と、が同時にオンする状態を回避し、誤動作を防止することができる。
【００５０】
図８は、スイッチ制御回路１７を例示する模式図である。同図に示すように、スイッチ制御回路１７にも、ＤＴＣ回路１５からゲート制御信号ＶＮＧおよびＶＰＧが入力される。
【００５１】
スイッチ制御回路１７は、Ｄフリップフロップ（Delayed Flip Flop：ＤＦＦ）５０を含み、そのＱ端子からスイッチ制御信号ＶＡＳＣを出力し、アナログスイッチ１９のオン／オフ制御を行う。
【００５２】
ＤＦＦ５０のＤ端子には、ＮＯＲゲート５７の出力が供給される。ＮＯＲゲート５７には、出力電圧ＶＯＵＴと、ＶＬ（０Ｖ）と、が入力される。これにより、ＶＯＵＴがＶＬの時に、ＮＯＲゲート５７からＶＨが出力され、ＶＯＵＴがＶＨの時に、ＶＬが出力される。また、ＮＯＲゲート５７には、出力電圧ＶＯＵＴに代えて電源電圧ＶＣＣを入力しても良い。
【００５３】
一方、ＣＬＫ端子には、ＡＮＤゲート５５の出力が供給される。ＡＮＤゲート５５には、ゲート制御信号ＶＮＧと、インバータ５１および遅延回路５２、インバータ５３、５４を介したＶＮＧと、が入力される。これにより、ＡＮＤゲート５５からは、ＶＮＧの立ち上がりに対応したパルス信号ＶＮＧＥが出力される。そして、ＤＦＦ５０では、ＡＮＤゲート５５から入力されたパルス信号ＶＮＧＥにより、その時のＤ端子の入力レベルが保持され、そのレベルに対応した信号電圧ＶＡＳＣがＱ端子から出力される。
【００５４】
さらに、ＣＬＲ端子には、ＡＮＤゲート６５の出力が供給される。ＡＮＤゲート６５には、インバータ６１により反転されたゲート制御信号ＶＰＧと、インバータ６２および遅延回路６３、インバータ６４を介したＶＰＧと、が入力される。これにより、ＡＮＤゲート６５からは、ＶＰＧの立ち下がりに対応したパルス信号ＶＰＧＥが出力される。そして、ＤＦＦ５０では、ＡＮＤゲート６５から入力されたパルス信号ＶＰＧＥにより、保持されているＤ端子の入力がクリアされ、Ｑ端子の出力もクリアされる。
【００５５】
図９は、スイッチ制御回路１７の動作を説明するタイムチャートである。図９（ａ）は、ゲート制御信号ＶＮＧを示し、図９（ｂ）は、ＡＮＤゲート５５から出力されるパルス信号ＶＮＧＥを示している。図９（ｃ）は、ゲート制御信号ＶＰＧを示し、図９（ｄ）は、ＡＮＤゲート６５から出力されるパルス信号ＶＰＧＥを示している。図９（ｅ）は、スイッチ制御信号ＶＡＳＣを示し、図９（ｆ）は、基準電圧ＶＲＥＦおよび信号電圧ＶＰＤの変化を示している。
【００５６】
図９（ａ）および（ｂ）に示すように、ＡＮＤゲート５５は、ゲート制御信号ＶＮＧの立ち上がりに対応したパルス信号ＶＮＧＥを出力する。
【００５７】
一方、図９（ｃ）および（ｄ）に示すように、ＡＮＤゲート６５は、ゲート制御信号ＶＰＧの立ち下がりに対応したパルス信号ＶＰＧＥを出力する。
【００５８】
ＤＦＦ５０のＱ端子からは、図９（ｅ）に示すスイッチ制御信号ＶＡＳＣが出力される。すなわち、ＤＦＦ５０では、ＣＬＫ端子入力されるパルス信号ＶＮＧＥによりＤ端子の入力が保持される。この時、出力電圧ＶＯＵＴは、ＶＮＧの立ち上がりに対応してＶＬにシフトしており、Ｄ端子にはＶＨが供給される。これにより、Ｑ端子の出力ＶＡＳＣは、ＶＨ（５Ｖ）に保持される。次に、ＣＬＲ端子にパルス信号ＶＰＧＥが入力されると、Ｄ端子の入力ＶＨがクリアされ、Ｑ端子の出力ＶＡＳＣはＶＬ（０Ｖ）にシフトする。
【００５９】
そして、図９（ｆ）に示すように、ＶＡＳＣがＶＨの時、アナログスイッチ１９がオン状態となり、基準電圧ＶＥＲＦはＶＲＥＦ２に低下する。一方、ＶＡＳＣがＶＬの時、アナログスイッチ１９がオフ状態となり、基準電圧ＶＥＲＦはＶＲＥＦ１に上昇する。
【００６０】
図１０は、アナログスイッチ１９を例示する模式図である。同図に示すように、アナログスイッチ１９は、並列に接続されたＰＭＯＳトランジスタ７７とＮＭＯＳトランジスタ７９を含むＣＭＯＳスイッチである。
【００６１】
スイッチ制御回路１７から出力されたスイッチ制御信号ＶＡＳＣは、インバータ７２および７４、ローパスフィルタ７１を介してＮＭＯＳトランジスタ７９のゲートに印加される。また、インバータ７３により反転させられたＶＡＳＣが、ローパスフィルタ７５を介してＰＭＯＳトランジスタ７７のゲートに印加される。インバータ７２および７４は、ＮＭＯＳトランジスタ７９の側のインピーダンスと、ＰＭＯＳトランジスタ７７のインピーダンスと、を合わせるために設けられる。
【００６２】
これにより、ＶＡＳＣがＶＨのレベルにある時、ＰＭＯＳトランジスタ７７およびＮＭＯＳトランジスタ７９がオン状態となり、アナログスイッチ１９は導通状態となる。一方、ＶＡＳＣがＶＬのレベルにある時、ＰＭＯＳトランジスタ７７およびＮＭＯＳトランジスタ７９がオフ状態となり、アナログスイッチ１９は非導通状態となる。
【００６３】
アナログスイッチ１９は、帰還抵抗Ｒ２Ｂにスイッチングノイズを与えないように構成することが好ましい。例えば、ローパスフィルタ７１および７５を挿入することにより、ＶＡＳＣのＶＬからＶＨへのシフト、および、ＶＨからＶＬへのシフトが緩やかとなる。これにより、スイッチングノイズとなる微分ノイズを低減することができる。
【００６４】
図１１は、第１の実施形態の変形例に係る受信回路２００を示す模式図である。受信回路２００では、信号電圧生成部１０の帰還回路に、基準電圧生成部２０と同じ帰還抵抗Ｒ１およびＲ２Ａ、Ｒ２Ｂが設けられ、アナログスイッチ１９ｂが、抵抗Ｒ２ＡとＲ２Ｂとの間に接続されている点において、図１に示す受信回路１００と相違する。
【００６５】
アナログスイッチ１９ｂは、基準電圧生成部２０の帰還抵抗Ｒ２Ｂと並列に接続されたアナログスイッチ１９ａと同じ構成を有しする。そして、スイッチ制御回路１７から出力されるスイッチ制御信号ＶＡＳＣにより、アナログスイッチ１９ａおよび１９ｂは同期してオン／オフ制御される。
【００６６】
アナログスイッチ１９ｂは、アナログスイッチ１９ａと等価なスイッチングノイズを発生する補償回路であり、相互にキャンセルして受信回路２００の誤動作を抑制することができる。
【００６７】
上記の通り、本実施形態に係る受信回路１００では、基準電圧生成部２０に含まれるＴＩＡ７の帰還回路にアナログスイッチ１９を付加することにより、基準電圧ＶＲＥＦにヒステリシスを持たせチャタリングを抑制することができる。ここに説明した受信回路１００の構成の他にも、例えば、ゲート制御信号ＶＮＧのエッジにより単安定のパルス信号を生成し、ＤＦＦ５０をセット／リセットしても良い。また、ＤＦＦ５０のＱ端子の出力により、出力段のＣＭＯＳインバータのゲートを駆動する構成としても良い。
【００６８】
（第２の実施形態）  
図１２は、第２の実施形態に係る受信回路３００を示す模式図である。同図に示すように、受信回路３００の入力段には、フォトダイオード１０３と、フォトダイオード１０３に等価な基準ダイオード１０５と、が設けられている。
【００６９】
フォトダイオード１０３は、信号電圧生成部１１０に含まれるＴＩＡ１０７ａのマイナス側の入力端子に接続される。一方、基準ダイオード１０５は、基準電圧発生部１２０に含まれるＴＩＡ１０７ｂのマイナス側の入力端子に接続される。ＴＩＡ１０７ａおよびＴＩＡ１０７ｂのプラス側の入力端子には、共通電位ＶＣＯＭが供給される。
【００７０】
ＴＩＡ１０７ａから出力される信号電圧と、ＴＩＡ１０７ｂから出力される基準電圧ＶＲＥＦは、それぞれコンパレータ１１３に入力される。そして、ＴＩＡ１０７ａの出力端子とコンパレータ１１３の入力端子との間には抵抗Ｒ６ＡおよびＲ６Ｂと、定電流源１０８ａと、が設けられ、信号電圧ＶＰＤにオフセット電圧を付加する。一方、ＴＩＡ１０７ｂの出力端子とコンパレータ１１３の入力端子との間にも、抵抗Ｒ７Ａおよび抵抗Ｒ７Ｂと、定電流源１０８ｂと、が設けられており、基準電圧ＶＲＥＦにオフセット電圧を付加する。
【００７１】
コンパレータ１１３の出力はインバータ１２１で反転され、遅延回路１１９、インバータ１２２、１２３を介してＤＴＣ回路１５に入力される。
【００７２】
ＤＴＣ回路１５は、コンパレータ１１３の出力信号に基づいて、出力段のＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２３のゲート制御信号と、スイッチ制御回路１７の制御信号と、を出力する。そして、スイッチ制御回路１７は、アナログスイッチ９０ａおよび９０ｂの制御信号を出力する。
【００７３】
本実施形態に係る受信回路３００も、受信回路２００と同じように、コンパレータ１１３の出力に基づいて基準電圧ＶＲＥＦ側のオフセット電圧を切り替えるアナログスイッチ９０ｂと、アナログスイッチ９０ｂのスイッチングノイズを補償するアナログスイッチ９０ａを備えている。
【００７４】
アナログスイッチ９０ａは、ＮＭＯＳトランジスタ９５ａとＮＭＯＳトランジスタ９７ａを含むＣＭＯＳスイッチであり、スイッチ制御回路１７の出力によりオン／オフ制御される。スイッチ制御回路１７の出力は、インバータ９１ａにより反転され、アンプ９３ａを介してＮＭＯＳトランジスタ９５ａのゲートに入力される。一方、ＰＭＯＳトランジスタ９７ａのゲートには、インバータ９１により反転されたクランプ回路１１７の出力を、インバータ９２ａによりさらに反転し、アンプ９４ａを介して入力する。これにより、ＮＭＯＳトランジスタ９５ａとＰＭＯＳトランジスタ９７ａを同時にオン／オフさせる。
【００７５】
アナログスイッチ９０ｂは、ＮＭＯＳトランジスタ９５ｂとＮＭＯＳトランジスタ９７ｂを含むＣＭＯＳスイッチであり、アナログスイッチ９０ａと同じ構成を有する。すなわち、ＮＭＯＳトランジスタ９５ｂのゲートには、インバータ９１ｂとアンプ９３ｂを介して、スイッチ制御回路１７の出力が入力される。ＰＭＯＳトランジスタ９７ｂのゲートには、インバータ９１ｂおよび９２ｂ、アンプ９４ｂを介してスイッチ制御回路１７の出力が入力される。
【００７６】
アナログスイッチ９０ｂは、ＴＩＡ１０７ｂの出力側に設けられた抵抗Ｒ７Ｂと並列に接続され、オン時にオフセット電圧を低下させる。これにより、基準電圧ＶＲＥＦにヒステリシスΔＶｈｙｓを持たせチャタリングを抑制する。一方、アナログスイッチ９０ａは、ＴＩＡ１０７ａの出力側の抵抗Ｒ６ＡとＲ６Ｂとの間に接続され、アナログスイッチ９０ｂと同相のノイズを注入することによりスイッチングノイズを補償する。抵抗Ｒ６Ｂの値は、基準電圧ＶＲＥＦ側の抵抗Ｒ７Ｂと同じ値とする。
【００７７】
図１３は、受信回路３００の動作を示すタイムチャートである。受信回路３００において、コンパレータ１１３の入力ＶＰＤは、次式（７）で表される。
ＶＰＤ＝ＶＣＯＭ＋ＩＰＤ×Ｒｆ−（Ｒ６Ａ＋Ｒ６Ｂ）×Ｉ２
＝ＶＣＯＭ＋ＩＰＤ×Ｒｆ−ＶＯＳ３・・・（７）
【００７８】
そして、アナログスイッチ９０ｂがオンの時、基準電圧ＶＲＥＦは、次式（８）の第１の閾値ＶＲＥＦ１となり、アナログスイッチ９０ｂがオフの時、次式（９）の第２の閾値ＶＲＥＦ２となる。
ＶＲＥＦ１＝ＶＣＯＭ−Ｒ７Ａ×Ｉ１＝ＶＣＯＭ−ＶＯＳ１・・・（８）
ＶＲＥＦ２＝ＶＣＯＭ−（Ｒ７Ａ＋Ｒ７Ｂ）×Ｉ１
＝ＶＣＯＭ−ＶＯＳ２・・・（９）
【００７９】
例えば、Ｒ６Ａ＝Ｒ６Ｂ＝Ｒ７Ａ＝Ｒ７Ｂ＝１０ｋΩ、Ｉ１＝１．５μＡ、Ｉ２＝２．５μＡとすると、ＶＯＳ１＝１５ｍＶ、ＶＯＳ２＝３０ｍＶ、ＶＯＳ３＝５０ｍＶとなる。
【００８０】
図１３において、ｔ＜ｔ０では光信号の入力が無く、コンパレータの出力は、ＨｉｇｈレベルＶＨであり、アナログスイッチ９０ａおよび９０ｂはオンしている。したがって、基準電圧ＶＲＥＦは、第１の閾値ＶＲＥＦ１となる。
【００８１】
ｔ＝ｔ０において光信号が入力されて信号電圧が上昇し、第１の閾値ＶＲＥＦ１を越えると、コンパレータ１１３の出力は、ＶＨからＬｏｗレベルＶＬに反転する。同時に、アナログスイッチ９０ａおよび９０ｂがオフとなり、基準電圧ＶＲＥＦは、第２の閾値ＶＲＥＦ２に低下する。
【００８２】
さらに、ｔ＝ｔ３において光信号が消えると、信号電圧ＶＰＤが低下し、第２の閾値ＶＲＥＦ２を下回ると、コンパレータの出力が、ＶＬからＶＨに反転する。そして、アナログスイッチ９０ａおよび９０ｂがオンとなり、基準電圧ＶＲＥＦは、第１の閾値ＶＲＥＦ１に戻る。
【００８３】
このように、本実施形態に係る受信回路３００でも、基準電圧生成部１２０に含まれるＴＩＡ１０７ｂの出力側に、オフセット抵抗を切り替えるアナログスイッチ９０ｂを付加することにより、基準電圧ＶＲＥＦにヒステリシスΔＶｈｙｓを持たせチャタリングを抑制することができる。さらに、信号電圧生成部１１０の出力側に、アナログスイッチ９０ａを接続することにより、アナログスイッチ９０ｂのスイッチングノイズを補償することができる。
【００８４】
図１４は、受信回路３００のシミュレーション結果を示すタイムチャートである。
図１４（ａ）は、コンパレータ１１３の出力ＶＣＯＭＰを示している。図１４（ｂ）は、スイッチ制御回路１７のＡＮＤゲート６５から出力されるパルス信号ＶＰＧＥを示し、図１４（ｃ）は、ＡＮＤゲート５５から出力されるパルス信号ＶＮＧＥを示している。図１４（ｄ）は、基準電圧ＶＲＥＦおよび信号電圧ＶＰＤの変化を示している。そして、図１４（ｅ）は、受信回路３００の出力ＶＯＵＴを示している。
【００８５】
図１４(ａ)〜（ｃ）に示すように、コンパレータ１１３の出力ＶＯＵＴの立ち下がりに対応したパルス信号ＶＰＧＥと、立ち上がりに対応したパルス信号ＶＮＧＥにより、アナログスイッチ９０ａおよび９０ｂのオンオフが制御される。
【００８６】
図１４（ｄ）に示すように、信号電圧ＶＰＤが第１の閾値ＶＲＥＦ１を上回った時に、コンパレータ１１３の出力が反転する。そして、パルス信号ＶＰＧＥが入力されたＤＦＦ５０から出力される制御信号ＶＡＳＣによりアナログスイッチ９０ｂがオフ状態となり、オフセット電圧がＶＯＳ１からＶＯＳ２にシフトする。これにより、基準電圧ＶＲＥＦのが第２の閾値ＶＲＥＦ２にシフトする。その後、信号電圧ＶＰＤが第２の閾値ＶＲＥＦ２を下回った時に、コンパレータ１１３の出力ＶＣＯＭＰは、さらに反転し、パルス信号ＶＮＧＥが入力されたＤＦＦ５０から出力される制御信号ＶＡＳＣにより、アナログスイッチ９０ａおよび９０ｂがオン状態となり、基準電圧ＶＲＥＦが第１の閾値ＶＲＥＦ１に戻る。
【００８７】
図１４（ｅ）に示すように、受信回路３００では、コンパレータ１１３の出力ＶＣＯＭＰと同位相の信号電圧ＶＯＵＴが出力される。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
３・・・フォトダイオード、  ５・・・基準ダイオード、  ７・・・トランスインピーダンスアンプ（ＴＩＡ）、  ９・・・差動アンプ、  １０、１１０・・・信号電圧生成部、  １３、１１３・・・コンパレータ、  １５・・・ＤＴＣ回路、  １７・・・スイッチ制御回路、  １９、１９ａ、１９ｂ、９０ａ、９０b・・・アナログスイッチ、  ２０、１２０・・・基準電圧生成部、  ２１、３７、４７、７７、９７ａ、９７ｂ・・・ＰＭＯＳトランジスタ、  ２３、３９、４９、７９、９５ａ、９５ｂ・・・ＮＭＯＳトランジスタ、  ２５・・・電流源、  ２７、１０８ａ、１０８ｂ・・・定電流源、  ３１、３５、４１・・・ＮＡＮＤゲート、  ３２、３４、３６、４４、５１、５３、６１、６２、６４、７３、９１、９１ａ、９１ｂ、９２ａ、１２１、１２２、１２３・・・インバータ、  ３３、５２、６３・・・遅延回路、  ４３、５７・・・ＮＯＲゲート、  ５５、６５・・・ＡＮＤゲート、  ７１、７５・・・ローパスフィルタ、  ９３ａ、９３ｂ、９４ａ、９４b・・・アンプ、  １０３・・・フォトダイオード、  １０５・・・基準ダイオード、  １１９・・・遅延回路、  １００、２００、３００・・・受信回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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