(57)【特許請求の範囲】
【請求項１】
出力端子を複数の入力端子のうちの1つに接続し、残りの外部入力端子に外部信号が入力される論理和回路と、
該論理和回路の出力端子に接続された単一パルスを生成するパルス生成回路とを備え、
前記論理和回路の前記外部入力端子にハイレベルのパルス信号が入力されたときに、当該論理和回路の出力をハイレベルに保持する信号保持回路であって、
前記論理和回路の前記出力端子と前記入力端子との間に、前記出力端子から出力される論理和信号を前記入力端子に供給するダイオードを介挿するとともに、前記ダイオードと前記入力端子との接続点と接地との間に抵抗を介挿し、電源電圧低下時に当該論理和回路によるハイレベル保持状態を解除する電圧を高めることを特徴とする信号保持回路。
【請求項２】
制御装置から出力された装置異常検出信号に基づいて駆動回路への駆動信号を遮断する装置保護信号を出力する装置保護回路と、
前記制御装置から出力された起動完了信号を入力し、前記装置保護回路に当該制御装置の異常の監視を開始させるリセット信号を出力する起動完了検知回路と、
を備えるシステム保護装置であって、
前記起動完了検知回路は、前記請求項１記載の信号保持回路を備え、前記単一パルス生成回路の出力を前記リセット信号として出力することを特徴とするシステム保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子制御装置に使用する信号保持回路およびこれを使用したシステム保護装置に関する。
【背景技術】
【０００２】
一般的に、各種産業機器の電子制御装置は、マイクロコンピュータ等の演算処理装置から出力する駆動信号に基づいて外部の駆動回路を制御し、電動モータ等の負荷を動作させるシステム構成となっている。
このようなシステム構成では、例えば、インバータで構成される電力変換装置を有し、この電力変換装置から出力される交流電力の過電流異常を検出する検出回路の出力に基づいて保護回路が動作し、電力変換装置の出力が遮断されたときのみ、リセット信号を受付けるゲート回路を設けた電力変換装置のリセット回路が知られている（例えば、特許文献１参照）。
【０００３】
上記特許文献１に記載された従来例によると、複数の電力変換装置を備えている場合に、各電力変換装置にリセット信号を送信した場合に、出力が遮断されている電力変換装置に対する保護回路のみをリセットすることができ、他の正常な電力変換装置ではリセット信号を受付けないので、不用意にリセットされることを防止することができる。
ところが、電力変換装置等の駆動回路を制御する電子制御装置では、駆動回路用電源、演算処理装置用電源等の異常による制御装置の異常を検出する監視回路を備えており、この監視回路からの異常検出信号に基づき、外部駆動信号をロックする装置保護機能を備えるのが一般的である。
【０００４】
このような装置保護機能を備えた制御装置として、図４に示す構成を有するものが知られている。
すなわち、制御装置１００は、システム全体を制御するメインシステム１０１と、装置保護信号を出力する装置保護回路１０２と、メインシステム１０１を起動したときの起動完了信号に基づいてメインシステム１０１の起動完了を検知し信号保持回路として動作する起動完了検知回路１０３とを備えた構成を有する。
ここで、メインシステム１０１は、ＣＰＵ等の演算処理装置や駆動回路、電源監視回路を含んだ一つの制御装置であり、自己が起動されたときには起動完了時点で起動完了信号を起動完了検知回路１０３に出力すると共に、電源監視回路で電源異常を検出したときにシステム異常検出信号を装置保護回路１０２に出力する。
【０００５】
起動完了検知回路１０３では、例えばＣＭＯＳ電界効果トランジスタで構成される二入力論理和回路１０３ａを有し、この二入力論理和回路１０３ａの一方の入力側ｔａにメインシステム１０１から出力される起動完了信号が入力され、他方の入力側ｔｂに二入力論理和回路１０３ａの出力側が接続されている。そして、二入力論理和回路１０３ａの出力側から出力されるパルス信号が単一パルス生成回路１０３ｂに供給され、この単位パルス生成回路１０３ｂから二入力論理和回路１０３ａから出力される論理和信号の立ち上がりで単一パルスとなるリセット信号を装置保護回路１０２のリセット端子に出力する。
【０００６】
装置保護回路１０２では、リセット端子に起動完了検知回路１０３のリセット信号が入力されたときに、メインシステム１０１から出力されるシステム異常検出信号を受付可能な状態となり、メインシステム１０１からシステム異常検出信号を受けると、外部の駆動回路等に装置保護信号を出力し、この装置保護信号の出力状態がロックされる。
この制御装置の動作は、メインシステム１０１は電源が投入されると、起動処理を開始し、その起動処理が完了した時点でメインシステム１０１から起動完了検知回路１０３に対してパルス状の起動完了信号ＳＦが出力される。
【０００７】
この起動完了検知回路１０３では、起動完了信号ＳＦが二入力論理和回路１０３ａの一方の入力端子ｔａに供給されるので、この二入力論理和回路１０３ａの出力側から出力される論理和信号ＳＬがハイレベルとなる。このハイレベルの論理和信号ＳＬが二入力論理和回路１０３ａの他方の入力端子ｔｂに供給されることにより、論理和信号ＳＬのハイレベル状態が維持されて信号保持状態となる。
【０００８】
このため、メインシステム１０１から一度起動完了信号ＳＦが出力された後に再度起動完了信号が誤出力された場合でも、二入力論理和回路１０３ａから出力される論理和信号ＳＬはハイレベルを維持し、単一パルス生成回路１０３ｂからリセット信号ＳＲが出力されることを防止する。
二入力論理和回路１０３ａの出力信号は、単一パルス生成回路１０３ｂに供給されるので、この単一パルス生成回路１０３ｂからパルス状のリセット信号ＳＲが出力され、このリセット信号ＳＲが装置保護回路１０２のリセット端子に供給されることにより、この装置保護回路１０２がリセットされてメインシステム１０１からシステム異常検出信号ＳＡを受付け可能な状態となる。
【０００９】
このとき、メインシステム１０１からシステム異常検出信号ＳＡが入力されていない状態では、その出力側から出力される装置保護信号ＳＰがローレベルを維持している。
この状態で、メインシステム１０１の監視回路で、異常を検知すると、システム異常検出信号ＳＡが装置保護回路１０２に出力される。装置保護回路１０２では、システム異常検出信号ＳＡが入力されると、例えばローレベルの装置保護信号ＳＰを外部に出力し、各駆動回路等を停止させる。この装置保護信号ＳＰはシステム異常検出信号ＳＡを解除しても、装置保護回路１０２がリセットされない限り、ローレベル状態を保持する。
【００１０】
この方式を採用することにより、メインシステム１０１で電源異常やＣＰＵ異常といった制御装置を満足に動作させることができない状態となるシステム異常時に、装置保護信号ＳＰをローレベルに維持することにより、異常が生じたメインシステム１０１による誤動作を防止することができる。
また、起動完了検知回路１０３において、二入力論理和回路１０３ａによる信号保持回路を適用することで、メインシステム１０１に異常発生後に、メインシステム１０１から起動完了信号にチャタリングなどの誤信号が加えられた場合に、システム異常状態であるにもかかわらず、装置保護信号ＳＰのロック状態を解除するような誤動作を防ぐことができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１−２６４５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した図４の構成を有するシステム保護装置にあっては、メインシステム１０１がリセット状態となる程度に電源電圧が低下した際に、電源再投入を行った場合、起動完了検知回路１０３の二入力論理和回路１０３ａによる信号保持回路の論理和信号ＳＬがハイレベルを維持したままメインシステム１０１の起動が開始される場合が生じる。
【００１３】
すなわち、二入力論理和回路１０３ａに使用するＩＣがＣＭＯＳ電界効果トランジスタである場合、論理和信号ＳＬの出力電圧はＩＣの電源電圧とほぼ同じとなる。一方、ＩＣの入力閾値は、一般的にはＩＣの電源電圧の３０〜５０％である。また、電源電圧が低下すると入力閾値も低下する。そのため、メインシステム１０１が電源再投入によってリセットされても、二入力論理和回路１０３ａの論理和信号ＳＬがハイレベルのままとなる場合がある。このような状態からシステム電源が再度確立すると、二入力論理和回路１０３ａの論理和信号ＳＬがハイレベルのままとなる。この現象が発生すると、単一パルス生成回路１０３ｂからリセット信号ＳＲが出力されず、装置保護回路１０２がリセットされず、外部駆動回路に対して出力をロックする装置保護信号ＳＰが出力されたままとなる。
【００１４】
このため、電源再投入のタイミングによっては、回路は正常であるにもかかわらず、異常と認識したまま起動が開始してしまう可能性があるという未解決の課題がある。
この未解決の課題を解決するために、二入力論理和回路１０３ａも電源監視信号でリセットすることが考えられるが、この方法では、周辺回路の構成が複雑化すると共に、コストアップとなる。
そこで、本発明は上記従来例の未解決の課題に着目してなされたものであり、電源電圧が低下したときに信号保持回路での信号保持を確実に解除することができる信号保持回路及びこれを使用したシステム保護装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、第１の発明は、出力端子を複数の入力端子のうちの1つに接続し、残りの外部入力端子に外部信号が入力される論理和回路と、該論理和回路の出力端子に接続された単一パルスを生成するパルス生成回路とを備え、前記論理和回路の前記外部入力端子にハイレベルのパルス信号が入力されたときに、当該論理和回路の出力をハイレベルに保持する信号保持回路であって、前記論理和回路の前記出力端子と前記入力端子との間に、前記出力端子から出力される論理和信号を前記入力端子に供給するダイオードを介挿するとともに、前記ダイオードと前記入力端子との接続点と接地との間に抵抗を介挿し、電源電圧低下時に当該論理和回路によるハイレベル保持状態を解除する電圧を高めることを特徴としている。
【００１６】
また、第２の発明は、制御装置から出力された装置異常検出信号に基づいて複数の駆動回路への駆動信号を遮断する装置保護信号を出力する装置保護回路と、前記制御装置から出力された起動完了信号を入力し、前記装置保護回路に当該制御装置の異常の監視を開始させるリセット信号を出力する起動完了検知回路とを備えるシステム保護装置であって、前記起動完了検知回路は、前記第１の発明に記載の信号保持回路を備え、前記単一パルス生成回路の出力を前記リセット信号として出力することを特徴としている。
【発明の効果】
【００１７】
本発明によれば、信号保持回路を、出力信号を保持可能な論理和回路と、この論理和回路の論理和信号に基づいて単一のパルスを生成するパルス生成回路とで構成し、論理和回路の出力側と入力側との間に論理和出力信号を入力側に供給するダイオードを介挿するとともに、ダイオードと論理和回路の入力側との接続点と接地との間に抵抗を介挿することにより、論理和回路の入力電圧閾値を上げて、電源電圧の低下時に信号保持状態を確実に解除することができるという効果が得られる。
また、制御装置の電源電圧が電源再投入を必要とする程度に低下したときに、信号保持回路のハイレベル保持の解除を行い、装置保護回路のリセットを確実に行って、制御装置の再起動後の装置保護信号を初期状態に復帰させることができるシステム保護装置を提供することができるという効果が得られる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態を示すシステム保護装置を示すブロック図である。
【図２】論理和回路の具体的構成を示す回路図である。
【図３】本発明の動作の説明に供する各種信号波形を示すタイムチャートである。
【図４】従来のシステム保護装置を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明の一実施形態を図面に基づいて説明する。
図１は、本発明に係る信号保持回路を備えたシステム保護装置を示すブロック図である。
図中、１０はシステム保護装置であって、このシステム保護装置１０は、システム全体を制御する制御装置としてのメインシステム１１と、このメインシステム１１の異常時に装置保護信号を出力する装置保護回路１２と、メインシステム１１を起動したときの起動完了信号に基づいてメインシステム１１の起動完了を検知し信号保持回路として動作する起動完了検知回路１３とを備えている。
【００２０】
ここで、メインシステム１１は、ＣＰＵ等の演算処理装置１１ａ、駆動回路１１ｂ、電源監視回路１１ｃを含んだ一つの制御装置であり、電源が投入されると演算処理装置１１ａで起動処理を開始し、その起動処理が完了した時点で起動完了信号を起動完了検知回路１３に出力すると共に、電源監視回路で電源異常を検出したときや、演算処理装置の自己診断処理や異常監視処理等で異常を検出したときに、システム異常検出信号ＳＡを装置保護回路１２に出力する。
起動完了検知回路１３は、二入力の論理和（ＯＲ）回路１４と、この論理和回路１４の出力側に接続された単一パルス生成回路１５とを備えている。
【００２１】
論理和回路１４は、図２に示すように、ＮＯＲ回路１４ａと、このＮＯＲ回路１４ａの出力側に接続されたＮＯＴ回路１４ｂとで構成されている。ＮＯＲ回路１４ａは、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２で構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）トランジスタＴｒ１と、同様にＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４で構成されるＣＭＯＳトランジスタＴｒ２とを有する。各ＣＭＯＳトランジスタＴｒ１及びＴｒ２のＰＭＯＳトランジスタＱ１及びＱ３を直列に接続し、且つ各ＣＭＯＳトランジスタＴｒ１及びＴｒ２のＮＭＯＳトランジスタＱ２及びＱ４を並列に接続して構成されている。そして、トランジスタＱ１及びＱ２のゲートが互いに接続されて入力端子ｔａに接続され、トランジスタＱ３及びＱ４のゲートが互いに接続されて入力端子ｔｂに接続され、トランジスタＱ３及びＱ４のドレイン及びソースの接続点から出力端子ｔｏ１が導出されている。
【００２２】
また、ＮＯＴ回路１４ｂは、ＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ６を直列に接続したＣＭＯＳトランジスタＴｒ３で構成され、両トランジスタＱ５及びＱ６のゲートが互いに接続されてＮＯＲ回路１４ａの出力端子ｔｏ１に接続され、トランジスタＱ５及びＱ６のドレイン及びソース間から出力端子ｔｏが導出されている。
そして、図１に示すように、論理和回路１４の一方の入力端子ｔａにメインシステム１１から出力される起動完了信号ＳＦが入力され、他方の入力端子ｔｂと二入力論理和回路１０３ａの出力端子ｔｏとの間に、アノードを出力端子ｔｏ側としカソードを入力端子ｔｂ側としたダイオードＤが接続されている。さらに、ダイオードＤと入力端子ｔｂとの間の接続点と接地との間に抵抗Ｒが接続されている。この抵抗Ｒによって、入力端子ｔｂをノイズによる誤動作や破壊を防止するために基準電位に固定している。
【００２３】
また、単一パルス生成回路１５は、例えばモノステーブルマルチバイブレータで構成され、論理和回路１４から出力される論理和信号ＳＬの立ち上がりで所定幅の単一パルスを生成し、これをリセット信号ＳＲとして装置保護回路１２のリセット端子ｔｒに出力する。
装置保護回路１２は、リセット端子ｔｒに起動完了検知回路１３のリセット信号ＳＲが入力されたときに、メインシステム１１から出力されるシステム異常検出信号ＳＡを受付可能な状態となり、メインシステム１１からシステム異常検出信号ＳＡが入力されると、外部の駆動回路等に装置保護信号ＳＰを出力し、この装置保護信号ＳＰの出力状態がロックされる。
【００２４】
次に、上記実施形態の動作を説明する。
今、メインシステム１１の電源が投入されておらず、演算処理装置１１ａ及び駆動回路１１ｂが停止状態にあるものとする。
この停止状態で、図３（ａ）に示すように、メインシステム１１において時点ｔ１で電源を投入すると、これに応じて演算処理装置１１ａで初期化処理、自己診断処理等の起動処理を実行し、この起動処理が完了すると、時点ｔ２で図３（ｂ）に示すように、比較的短い所定時間ハイレベルとなる１つのパルスでなる起動完了信号ＳＦを起動完了検知回路１３に出力する。
【００２５】
この起動完了検知回路１３では、メインシステム１１から出力される起動完了信号ＳＦが論理和回路１４の入力端子ｔａに供給されるので、この論理和回路１４の論理和信号ＳＬが図３（ｃ）に示すように、ローレベルからハイレベルに反転する。この状態では、論理和回路１４は、図２のＰＭＯＳトランジスタＱ５がオン状態となり、ＮＭＯＳトランジスタＱ６がオフ状態となるので、電源電圧Ｖｃが略そのまま出力端子ｔｏに出力されてハイレベル状態となる。
【００２６】
このように論理和回路１４の論理和信号ＳＬがハイレベルに反転すると、この論理和信号ＳＬがダイオードＤを介して論理和回路１４の入力端子ｔｂに供給される。このとき、ダイオードＤには沿層電圧Ｖｄによる電圧降下を生じるので、入力端子ｔｂに供給される論理和信号ＳＬの電圧は図３（ｈ）に示すように、論理和回路１４に供給されている電源電圧Ｖｃより低くなるが、入力端子ｔｂの閾値電圧Ｖｔｈよりは高い電圧となるので、論理和回路１４は入力端子ｔｂがハイレベル信号入力状態となって、論理和信号ＳＬがハイレベルの状態を保持する。
【００２７】
この論理和回路１４から出力される論理和信号ＳＬは、単一パルス生成回路１５に供給されるので、この単一パルス生成回路１５で、図３（ｄ）に示すように、所定時間ハイレベルを維持する単一パルスでなるリセット信号ＳＲを装置保護回路１２へ出力する。
このため、装置保護回路１２では、リセット端子ｔｒに起動完了検知回路１３からのリセット信号ＳＲが入力されることにより、図３（ｅ）に示すように、リセット信号ＳＲがローレベル状態に復帰した時点ｔ３でメインシステム１１からのシステム異常検出信号ＳＡを受付可能な状態に遷移する。
【００２８】
一方、論理和回路１４では、起動完了信号ＳＦによって論理和信号ＳＬがハイレベルに保持されることにより、その後にメインシステム１１から出力される起動完了信号にチャタリングが発生したり、ノイズが混入したりして、入力端子ｔａにハイレベルの信号が入力されても、論理和回路１４の論理和信号ＳＬはハイレベル状態を維持し、単一パルス生成回路１５からリセット信号ＳＲが出力されることを防止することができる。このために、論理和回路１４への誤入力によって起動完了検知回路１３からリセット信号ＳＲが出力されることを確実に防止することができる。
【００２９】
その後、メインシステム１１が異常を検知すると、システム異常検出信号ＳＡを装置保護回路１２に出力し、装置保護回路１２では、システム異常検出信号ＳＡに基づいて装置保護信号ＳＰを外部の複数の駆動回路へ出力して、各駆動回路の駆動を停止させる。このとき、装置保護回路１２では、システム異常検出信号ＳＡがオフ状態となった後もリセット信号ＳＲが入力されるまで装置保護信号ＳＰをハイレベル状態に保持する。このように、装置保護信号ＳＰがハイレベル状態に保持されることにより、電源異常や演算処理装置１１ａの異常といった制御装置を満足に動作させることができない状態となるシステム異常が発生したときに、システム異常が不用意に解除されることを防止することができる。
【００３０】
ところで、システム保護装置１０全体の電源系統に異常が発生して、電源電圧Ｖｃが図３（ｈ）に示すように、時点ｔ５で低下し始めると、これに応じて論理和回路１４から出力される論理和信号ＳＬの出力電圧も電源電圧Ｖｃの低下に応じて低下するが、この論理和信号ＳＬがダイオードＤを介して論理和回路１４の入力端子ｔｂに供給されているので、この入力端子ｔｂの入力電圧Ｖｉは図３（ｈ）で破線図示のように、ダイオードＤの沿層電圧Ｖｄ分だけ電圧降下した電圧となっている。このため、時点ｔ５で電源電圧Ｖｃが低下を開始すると、これに応じて論理和回路１４の入力端子ｔｂの入力電圧Ｖｉも低下を開始する。さらに、電源電圧Ｖｃの低下に応じて閾値電圧Ｖｔｈも低下する。
【００３１】
このとき、入力電圧Ｖｉは、電源電圧Ｖｃに対してダイオードＤの沿層電圧Ｖｄ分だけ電圧降下しているので、図３（ｈ）に示すように、時点ｔ６で閾値電圧Ｖｔｈに達することになり、この時点ｔ６で論理和回路１４の論理和信号ＳＬが図３（ｃ）に示すようにハイレベル状態からローレベル状態に反転し、論理和回路１４でのハイレベル保持状態が解除される。すなわち、ダイオードＤの沿層電圧Ｖｄ分だけ閾値電圧Ｖｔｈを増加させたことに相当するので、電源電圧Ｖｃの電圧低下で論理和回路１４の信号保持状態を確実に解除することができ、信号保持状態を解除するまでの時間も短縮することができる。
【００３２】
したがって、その後に、メインシステム１１を再起動して起動完了信号ＳＦが起動完了検知回路１３に出力されると、この起動完了検知回路１３の論理和回路１４の入力端子ｔａに起動完了信号ＳＦが入力されることになり、前述した時点ｔ２と同様に論理和回路１４の論理和信号ＳＬがローレベル状態からハイレベル状態に反転する。このため、単一パルス生成回路１５でリセット信号ＳＲが形成されることになり、装置保護回路１２がリセットされて、装置保護信号ＳＰがローレベル状態に復帰する。
【００３３】
因みに、従来例のように論理和回路１４の出力端子ｔｏを入力端子ｔｂに直接接続して信号保持回路を構成する場合には、図３（ｈ）で実線図示のように、電源電圧Ｖｃが閾値電圧Ｖｔｈ以下に低下するまで信号保持状態が継続され、信号保持状態が解除されるまでに時間がかかることになると共に、電源電圧Ｖｃが閾値電圧Ｖｔｈまで下がらない場合には、信号保持状態が継続されてしまう。このため、電源電圧Ｖｃがメインシステム１１を満足に動作させることができない状態となるシステム異常が発生したときに、電源電圧Ｖｃが閾値電圧Ｖｔｈまで下がらない状態では、論理和回路１４で信号保持状態が継続されてしまい。メインシステムで電源再投入を行っても、論理和回路１４で保護信号保持状態が継続されているため、装置保護回路がリセットされることがなく、装置の出力状態が継続されてしまう。
【００３４】
しかしながら、本実施形態では、上述したように、ダイオードＤの沿層電圧Ｖｄ分だけ閾値電圧Ｖｔｈを増加させたことに相当するので、論理和回路１４の信号保持状態を電源電圧Ｖｃの低下時に論理和回路１４の信号保持状態を確実に解除することができ、信号保持状態を解除するまでの時間も短縮することができ、装置の信頼性を向上させることができる。
【００３５】
しかも、上記実施形態では、ダイオードＤのカソードと入力端子ｔｂとの間と接地との間に抵抗Ｒが介挿されているので、この抵抗Ｒによって入力端子ｔｂを基準電位に固定することができ、入力端子ｔｂのノイズによる誤動作や破壊されることを確実に防止することができる。
なお、上記実施形態においては、信号保持回路として二入力の論理和回路１４を適用した場合について説明したが、これに限定されるものではなく、３入力以上の多入力の論理和回路で信号保持回路を構成するにも本発明を適用することができる。
【符号の説明】
【００３６】
１０…システム保護装置、１１…メインシステム、１１ａ…演算処理装置、１１ｂ…駆動回路、１１ｃ…電源監視回路、１２…装置保護回路、１３…起動完了検知回路、１４…論理和回路、１５…単一パルス生成回路、Ｄ…ダイオード、Ｒ…抵抗、Ｑ１，Ｑ３，Ｑ５…ＰＭＯＳトランジスタ、Ｑ２，Ｑ４，Ｑ６…ＮＭＯＳトランジスタ
【図１】
0005499777.tif 000002
【図２】
0005499777.tif 000003
【図３】
0005499777.tif 000004
【図４】
0005499777.tif 000005