(57)【特許請求の範囲】
【請求項１】
アクティブ領域の上方に形成される第１のゲート電極と、異なるドーピングがなされた第１及び第２のチャネル領域とを備えているｐ型ダブルチャネルトランジスタと、
前記アクティブ領域の上方に形成される第２のゲート電極と、異なるドーピングがなされた第３及び第４のチャネル領域とを備えているｎ型ダブルチャネルトランジスタと、
前記アクティブ領域の上方に形成され、前記第１のゲート電極及び前記第２のゲート電極の間に位置し、前記ｐ型及びｎ型ダブルチャネルトランジスタの第１及び第２のボディ領域に接続するダミーゲート電極と、
前記ｐ型及びｎ型ダブルチャネルトランジスタの上方に形成される層間誘電体材質と、
前記層間誘電体材質内に形成され、前記第１及び第２のゲート電極と、前記ダミーゲート電極と、前記ｐ型及びｎ型ダブルチャネルトランジスタのソース領域と接続するコンタクト要素とを備えたメモリセル。
【請求項２】
前記ダミーゲート電極と前記ダミーゲート電極の下方に位置する前記アクティブ領域の一部分との間の伝導性パスを更に備えた、請求項１のメモリセル。
【請求項３】
前記伝導性パスは金属シリサイド材質を備えている、請求項２のメモリセル。
【請求項４】
前記コンタクト要素は前記伝導性パスを介して前記ｎ型及びｐ型ダブルチャネルトランジスタのボディ領域と接続している、請求項２のメモリセル。
【請求項５】
前記ｐ型及びｎ型ダブルチャネルトランジスタのソース領域をビット線に接続するように構成される選択トランジスタを更に備えた、請求項１のメモリセル。
【請求項６】
前記選択トランジスタは単一チャネルトランジスタである、請求項５のメモリセル。
【請求項７】
前記選択トランジスタ、前記ｐ型ダブルチャネルトランジスタ及び前記ｎ型ダブルチャネルトランジスタがトランジスタ要素の全てである、請求項５のメモリセル。
【請求項８】
前記第１のゲート電極の側壁上に形成される第１のスペーサ構造と前記第２のゲート電極の側壁上に形成される第２のスペーサ構造とを更に備え、前記伝導性パスは前記ダミーゲート電極の側壁に沿って形成されている、請求項２のメモリセル。
【請求項９】
前記ｐ型ダブルチャネルトランジスタは前記第１のゲート電極の下方に形成されるｎ型チャネル領域と前記ｎ型チャネル領域の下方に形成されるｐ型チャネル領域とを備えている、請求項１のメモリセル。
【請求項１０】
前記ｎ型ダブルチャネルトランジスタは前記第２のゲート電極の下方に形成されるｐ型チャネル領域と前記ｐ型チャネル領域の下方に形成されるｎ型チャネル領域とを備えている、請求項１のメモリセル。
【請求項１１】
第１のゲート電極及び第１のボディ領域と、異なるドーピングがなされた第１及び第２のチャネル領域とを備えている第１のダブルチャネルトランジスタと、
第２のゲート電極及び第２のボディ領域と、異なるドーピングがなされた第３及び第４のチャネル領域とを備えている第２のダブルチャネルトランジスタと、
前記第１及び第２のダブルチャネルトランジスタの間に位置し前記第１及び第２のボディ領域と接続するボディコンタクトと、
前記第１及び第２のダブルチャネルトランジスタの上方に形成される層間誘電体材質と、
層間誘電体材質内に形成され、前記ボディコンタクトと、前記第１及び第２のダブルチャネルトランジスタの前記第１及び第２のゲート電極と、前記第１及び第２のダブルチャネルトランジスタのソース領域とに接続する単一のコンタクト要素とを備えた半導体デバイス。
【請求項１２】
前記第１及び第２のダブルチャネルトランジスタは共通のアクティブ領域内に形成されている、請求項１１の半導体デバイス。
【請求項１３】
前記第１及び第２のダブルチャネルトランジスタは異なる伝導性タイプのものである、請求項１１の半導体デバイス。
【請求項１４】
前記ボディコンタクトはダミーゲート電極構造として設けられている、請求項１１の半導体デバイス。
【請求項１５】
前記ダミーゲート電極構造は少なくともその側壁上に形成される金属含有材質を有している、請求項１４の半導体デバイス。
【請求項１６】
前記半導体デバイスはメモリセルを代表し、選択トランジスタを更に備えた、請求項１１の半導体デバイス。
【請求項１７】
前記選択トランジスタのゲート電極は前記ボディコンタクトに対して位置あわせされている、請求項１６の半導体デバイス。
【請求項１８】
前記第１及び第２のダブルチャネルトランジスタ並びに前記選択トランジスタは前記メモリセルのトランジスタ要素の全てである、請求項１６の半導体デバイス。
【請求項１９】
アクティブ領域の上方に且つ第１のダブルチャネルトランジスタ及び第２のダブルチャネルトランジスタの間にボディコンタクトを形成することであって、前記ボディコンタクトは、前記第１及び第２のダブルチャネルトランジスタのボディ領域に接触し、前記第１及び第２のダブルチャネルトランジスタの各々は、異なるドーピングがなされた第１及び第２のチャネル領域を備えていることと、
前記ボディコンタクト並びに前記第１及び第２のダブルチャネルトランジスタの上方に層間誘電体材質を形成することと、
前記第１のダブルチャネルトランジスタの第１のゲート電極及びソース領域と前記第２のダブルチャネルトランジスタの第２のゲート電極及びソース領域と前記ボディコンタクトとに接続するように前記層間誘電体材質内にコンタクト要素を形成することとを備えた方法。
【請求項２０】
前記ボディコンタクト並びに前記第１及び第２のゲート電極は共通の製造シーケンスにおいて形成される、請求項１９の方法。
【請求項２１】
請求項１９の方法であって、前記ボディコンタクトを形成することは前記ボディコンタクトの電極構造の側壁部分を露出させることと当該露出させられた側壁上に金属シリサイドを形成することとを備えている方法。
【請求項２２】
前記第１及び第２のダブルチャネルトランジスタは前記アクティブ領域の内部及び上に形成される、請求項１９の方法。
【請求項２３】
第２のアクティブ領域の内部及び上に選択トランジスタを形成することを更に備え、前記第１及び第２のダブルチャネルトランジスタ並びに前記選択トランジスタはスタティックＲＡＭセルを形成するように接続される、請求項１９の方法。
【請求項２４】
前記選択トランジスタのゲート電極はその幅方向を前記ボディコンタクトの幅方向に合わせられる、請求項２３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して集積回路の製造に関し、更に特定的にはトランジスタデバイスの拡張された機能性を可能にしそれによりスタティックＲＡＭ等を空間効率的な方法で形成するための潜在力を提供するトランジスタアーキテクチャに関する。
【背景技術】
【０００２】
マイクロプロセッサ、記憶デバイス等の最新の集積回路においては、膨大な数の回路要素、特にトランジスタが限られたチップ面積上に設けられまた動作させられる。回路要素の性能向上及び形状サイズの縮小化に関して大きな進歩がここ数十年にわたってなされてきたが、電子機器の性能向上に対する継続的な要求は、半導体製造業者に回路要素の寸法を着実に減少させまたその動作速度を高めることを余儀なくさせている。しかし、形状サイズを継続的に縮小化することは、新たな設計規則に適合するようにプロセス技術を再設計し且つ新たなプロセス戦略を開発するための多大なる努力を内包している。概して複雑な論理部分を含む複雑な回路においては、デバイス性能及び／又は電力消費及び／又は費用効果を考慮すると、ＭＯＳ技術が現在のところ望ましい製造技術である。ＭＯＳ技術によって製造される論理部分を含む集積回路においては、多数の電界効果トランジスタ（ＦＥＴｓ）が典型的にはスイッチドモード(switched mode)で動作するように設けられており、即ちこれらのデバイスは高伝導状態（オン状態）及び高インピーダンス状態（オフ状態）を呈する。電界効果トランジスタの状態はゲート電極によって制御され、ゲート電極は、適切な制御電圧の印加を前提として、ドレイン端子とソース端子の間に形成されるチャネル領域の伝導性に影響を与え得る。
【０００３】
電界効果トランジスタを基礎として、より複雑な回路コンポーネントを作り出すことができる。例えば、レジスタ、スタティックＲＡＭ（ランダムアクセスメモリ）、及びダイナミックＲＡＭセルの形態にある記憶要素が複雑な論理回路の重要なコンポーネントを代表する。例えば複雑なＣＰＵコアの動作の間、大量のデータが一時的に記憶され且つ回収される必要があり、この場合、記憶要素の動作速度及び容量がＣＰＵの全体的な性能に顕著な影響を及ぼす。複雑な集積回路において用いられるメモリヒエラルキに応じて、様々な種類のメモリ要素が用いられる。例えばＣＰＵにおいてはレジスタ及びスタティックＲＡＭセルがそれらの優れたアクセス時間により典型的に用いられる一方、ワーキングメモリとしては、レジスタ又はスタティックＲＡＭセルと比較して高いビット密度によりダイナミックＲＡＭが好適に用いられる。他の応用では、増えつつある種類の電子デバイスにおいて拡張スタティックＲＡＭデバイスがしばしば用いられており、この場合にもまた、低電力消費及び高い情報記憶密度に関する要求がこれらのスタティックＲＡＭデバイスによって満たされるべきである。典型的には、ダイナミックＲＡＭセルは記憶キャパシタと単一トランジスタを備えているが、記憶キャパシタ内に蓄えられた電荷を周期的にリフレッシュするために複雑なメモリ管理システムが必要であり、そうしないと不可避的な漏れ電流に起因して電荷が失われてしまうであろう。ＤＲＡＭデバイスのビット密度は極めて高いであろうが、周期的なリフレッシュパルスとの組み合わせにおいて電荷が記憶キャパシタからまた記憶キャパシタへと移動させられる必要があり、それによりスタティックＲＡＭセルと比較したときに速度及び電力消費に関してＤＲＡＭデバイスの効率は低いものになる。一方でスタティックＲＡＭセルは、１つの情報ビットの記憶を可能にするのに複数のトランジスタ要素を必要とする。
【０００４】
スタティックＲＡＭセル内のトランジスタ要素の数を減らすために、「第２の」チャネル領域を提供する付加的ドープ領域に基いて電界効果トランジスタの修正されたボディ領域を設けることによって、従来の電界効果トランジスタと比較して高い機能性を有する電界効果トランジスタを用いることが提案されてきており、第２のチャネル領域は異なるトランジスタ特性をこれら所謂ダブルチャネル電界効果トランジスタに与えることができる。即ち、プレーナ電界効果トランジスタのボディ内に付加的な第２のチャネル領域を設けることによって、トランジスタの相互コンダクタンスを修正してドレインソース電流の極大を生じさせることができ、それにより、高い機能性を有する基本的トランジスタ回路を提供するために用いることができる３状態転移勾配が得られる。例えば従来のトランジスタアーキテクチャにおいては、トランジスタの数を減らしたＲＡＭセルを提供することができる。
【０００５】
図１ａは３状態転移勾配を活用することによって従来の戦略と比較して高い機能性又は少数の回路要素を伴うＲＡＭセルのような電子回路を形成するのに用いることができる従来のトランジスタ要素１００の断面図を模式的に示している。トランジスタ要素１００は基板１０１を備えており、基板１０１は、バルク半導体基板、結晶性半導体層がその上に形成された絶縁基板等の任意の適切な基板であってよい。例えば、現在及び近い将来において複雑な集積回路の大部分はシリコンに基いて製造されておりまた製造されることになるであろうから、基板１０１はバルクシリコン基板又はＳＯＩ（シリコン・オン・インシュレータ）基板を代表するであろう。実質的に結晶性の半導体領域１０２が基板１０１上に形成され、半導体領域１０２はその望ましい伝導性タイプを提供する特定のドーパント材質を備えている。図１ａに示される例では、半導体領域１０２はｐ型伝導性を提供するようにドープされている。またドレイン及びソース領域１０４が半導体領域１０２に隣接して形成されており、ドレイン及びソース領域１０４は、半導体領域１０２の伝導性タイプと反対の伝導性タイプをドレイン及びソース領域１０４に与えるドーパント材質を含んでいる。図示された例では、ドレイン及びソース領域１０４と半導体領域１０２の間の界面に沿って対応するｐｎ接合が形成されるように、ドレイン及びソース領域１０４は重くドープされている。また、典型的なプレーナトランジスタ構造に従ってドレイン及びソース領域１０４の間にチャネル領域１０３が位置しており、チャネル領域１０３は、ドレイン及びソース領域１０４に対して反対にドープされる第１のチャネルサブ領域１０３ａを備えている。例えば第１のチャネルサブ領域１０３ａは、従来の強化トランジスタの「従来型」チャネル領域として考えることができる。更にチャネル領域１０３は、第１のチャネルサブ領域１０３ａに対して反対にドープされる第２のチャネルサブ領域１０３ｂを備えており、第２のチャネルサブ領域１０３ｂは「減損(depletion)」チャネルとして考えることができる。図示された例においては、図１ａのプレーナ電界効果トランジスタ１００はｎ型トランジスタを代表し、従って第１のチャネルサブ領域１０３ａはｐドープであり、また第２のチャネルサブ領域１０３ｂはｎドープである。トランジスタ要素１００は更に、チャネル領域１０３の上方、即ち第１及び第２のチャネルサブ領域１０３ａ、１０３ｂの上方に位置するゲート電極１０５を備えており、それによりゲート電極１０５のチャネル領域１０３への容量性結合を可能にしている。また図示された例では、ゲート電極１０５は基本半導体層の上面上に形成されるゲート絶縁層１０６によってチャネル領域１０３から分離されており、この基本半導体層内にドレイン及びソース領域１０４並びにチャネル領域１０３が設けられている。ゲート絶縁層１０６は、十分に確立されたトランジスタアーキテクチャに従って二酸化シリコン及び／又は窒化シリコン及び／又はオキシ窒化シリコン(silicon oxynitride)及び／又は高ｋ誘電体材質等から構成することができる。チャネル領域１０３の構造に起因してダブルチャネルトランジスタとも称されることもあるトランジスタ要素１��０は、十分に確立されたトランジスタ構造に従ってゲート電極１０５の側壁上に形成される側壁スペーサ１０７を更に備えている。更に、全体的な伝導性を高めそれによりトランジスタ性能を高めるために、ドレイン及びソース領域１０４並びにゲート電極１０５内の金属シリサイド領域のような他のコンポーネントが設けられるかもしれない。便宜上そのような任意の性能向上コンポーネントは図示されていない。ダブルチャネルトランジスタを形成するための幾つかの従来の手法においては、半導体領域１０２の一部分と接続するコンタクト区域１０８が設けられており、半導体領域１０２は、チャネル領域１０３との組み合わせにおいてトランジスタ１００のボディ領域と称されることもある。コンタクト区域１０８は従ってボディ領域と電気的に接続される一方で、同時に対応するｐｎ接合によってドレイン及びソース領域１０４から電気的に分離されている。コンタクト区域１０８によってトランジスタ１００のボディ領域を適切な基準電圧に接続することができ、トランジスタ１００の可制御性が高められる。
【０００６】
トランジスタ１００は、複数のトランジスタ、例えばトランジスタ１００のそれぞれのアクティブ区域を画定するための適切な分離構造（図示せず）の製造を含む十分に確立された従来のトランジスタ製造プロセスに基いて形成することができる。次いで、十分に確立された注入技術によってトランジスタのボディ領域の基本的なドーピングが確立され、続いてボディ領域内に第２のチャネル領域１０３ｂを画定するための反対ドーパント種の組み込みがなされる。次いで、例えば酸化及び／又は堆積によってゲート誘電体材質を形成した後に多結晶シリコン等の適切なゲート電極材質を堆積させることによって、ゲート電極１０５をゲート絶縁層１０６との組み合わせにおいて形成することができ、ゲート電極材質はその後に洗練されたリソグラフィ技術に基いてパターニングすることができる。その後、必要に応じてオフセットスペーサ（図示せず）を形成することができ、またドレイン及びソース領域１０４の第１の部分を画定するために注入シーケンスを実行することができ、注入シーケンスはまた対応するハロー(halo)注入プロセスを含むかもしれない。即ち、ハロー注入の間、例えば傾斜注入プロセスに基いて、ドレイン及びソース領域に対するドーパント種によって得られる伝導性タイプと比較して反対の伝導性タイプが生じる。その結果、ｐｎ接合でのドーパント勾配を調節することに加えて、ハロー注入によって得られたカウンタドーピングに起因して第２のチャネル領域１０３ｂをドレイン及びソース領域から「分離」することができ、それにより第２のチャネル領域１０３ｂとドレイン及びソース領域の間の複数の区域に、残りのボディ領域の伝導性タイプに対応する全体の伝導性をこれらの区域に与えるように、高いドーパント濃度をもたらすことができる。その後、十分に確立されたスペーサ技術に従ってスペーサ構造１０７を形成することができる。ドレイン及びソース領域１０４は、それぞれのイオン注入プロセスの後、ドーパント種を活性化すると共に注入誘起損傷を再結晶化して最終的なドーパントプロファイルを調節するために適切に設計された焼鈍サイクルを経て完成することができる。
【０００７】
図１ｂはダブルチャネルトランジスタ１００の機能的挙動を模式的に示している。図１ｂにおいて、トランジスタ１００の伝導度、即ちチャネル領域１０３の伝導度は縦軸に沿って任意の単位でプロットされており、また横軸にはゲート電極１０５に供給される制御電圧ＶＧが示されている。ダブルチャネルトランジスタ１００は、トランジスタ１００の伝導度が多かれ少なかれ明白な極大を有する点において、第２のチャネル領域の存在により従来の単一チャネル電界効果トランジスタと比較して顕著に修正された相互コンダクタンスを呈する。図示されるように、制御電圧ＶＧが第１のスレッショルド電圧ＶＴ１を越えると、従来のプレーナ強化トランジスタに対する場合のように伝導度の典型的な増加が得られるであろう。これに対して第２のスレッショルド電圧ＶＴ２では、制御電圧ＶＧの増加に伴う伝導度の顕著な低下が観察され、第３のスレッショルド電圧ＶＴ３で極小となり、制御電圧ＶＧの増加に伴う伝導度の更なる増加が観察されるであろう。その結果、それぞれ電圧ＶＴ２及びＶＴ３での極大又は極小はトランジスタ１００の転移勾配において中間的な安定状態をもたらすことができ、このことは、従来の設計におけるのと同じ数の回路要素に対して高い機能性の基本的電子回路を構築するために有利に利用することができる一方で、他の場合には、１つ以上の従来のプレーナ電界効果トランジスタをプレーナダブルチャネルトランジスタ、例えばトランジスタ１００で置き換えることによって、少数の回路要素に基いて所望の機能性を達成することができる。
【０００８】
しかし、高度な半導体デバイスにおいて増大しつつある情報密度又は一般的パッキング密度を考慮すると、所望の電気的性能を得るために必要とされる回路要素の数よりも、対応するトランジスタデバイスの面積消費の方が重要度が高い。即ち、例えばスタティックＲＡＭセルにおいては、図１ａ及び１ｂを参照して説明したように２つ以上のトランジスタをダブルチャネルトランジスタで置き換えることによってトランジスタ要素の数を減らすことはできるのであるが、これらのダブルチャネルトランジスタを設けるために必要とされる半導体面積は、例えば典型的なスタティックＲＡＭセルに対して６つのトランジスタが用いられるであろう従来の回路レイアウトと比較して必ずしも小さくはならないかもしれないのである。面積消費におけるこの相違は、図１ａのコンタクト１０８のようなボディコンタクトの要求に起因しているであろうし、ボディコンタクトは、従来の戦略においては、それぞれのアクティブ領域の価値ある面積を消費するであろうＴ型又はＨ型ゲート電極構造によって実現することができ、これについて図１ｃを参照して更に詳細に説明する。
【０００９】
図１ｃは図１ａに示されるダブルチャネルトランジスタ１００のようなダブルチャネルトランジスタの上面図を模式的に示している。この構造においては、トランジスタ１００はアクティブ領域１１０を備えていてよく、アクティブ領域１１０は、浅い溝分離(shallow trench isolation)１１１等のような分離構造によって囲まれた連続的半導体領域として理解されるべきである。従ってアクティブ領域１１０は中間的な分離構造を伴わない単一の半導体領域を代表することができ、その半導体領域においては適切なドーパントプロファイルを確立することができ、そのドーパントプロファイルは、総合的に要求される構造に従ってそれぞれのｐｎ接合等を形成するために必要となるような種々のドーパント種に基いて達成され得る。また、ゲート電極構造１０５がアクティブ領域１１０の一部分の上方に形成されており、それによりドレイン領域１０４ｄ及びソース領域１０４ｓが画定され、これらは前述したように適切なドーパント濃度を有しているであろう。ゲート電極構造１０５の下方には、図１ａを参照して既に説明したように、２つの「チャネル」を含む対応するチャネル領域が設けられているであろうことも理解されるべきである。また、ゲート電極構造１０５はそれぞれの部分１０５ａを備えていてよく、部分１０５ａはゲート電極１０５のコンタクト区域として動作することができ、また部分１０５ａの下方にはトランジスタ１００のボディ領域と接続することができる半導体領域が存在しているであろう。更に、アクティブ領域１１０の一部分はボディコンタクト１０８として動作することができ、ボディコンタクト１０８はゲート電極１０５のコンタクト区域１０５ａの下方に位置する区域と接続していてよい。更に、トランジスタ１００の上方に設けられるべきメタライゼーションシステムとのそれぞれの電気的な接続を確立するために、それぞれのコンタクト要素１２８，１２９及び１３０が設けられていてよい。例えば、ゲート電極１０５、ソース領域１０４ｓ及びボディコンタクト１０８の間での直接的な電気的接続が必要である場合には、コンタクト要素１２８は、ボディコンタクト１０８に接続されていてよく、また第１のメタライゼーション層の金属線（図示せず）にも接続されていてよく、第１のメタライゼーション層はコンタクト要素１３０にも接続されていてよい。一方、ソース領域１０４ｓは、「矩形」コンタクト要素１３０を介してゲート電極１０５に直接的に接続されていてよい。同様に、コンタクト要素１２９がドレイン領域１０４ｄ及びメタライゼーションシステムの対応する金属線に接続するように設けられていてよい。
【００１０】
典型的にはトランジスタ１００は、図１ａを参照して説明したような製造技術に従って形成することができ、この場合、基本的なトランジスタ構造を完成させた後に、十分に確立されたパターニング戦略に基いて対応するコンタクト要素１２８，１２９及び１３０を中間層誘電体材質内に形成することができ、これらのコンタクト要素は共通のプロセスシーケンスにおいて形成することができる。その後、デバイス要求に従ってメタライゼーションシステムを設けるために１つ以上のメタライゼーションレベルを形成することができる。このように、図１ｃから明らかなように、ボディコンタクト１０８を含むトランジスタ１００を形成するためには大きなダイ面積が必要となるであろうし、２つ以上のダブルチャネルトランジスタを含むであろうスタティックＲＡＭに対しては、要求されるシリコン面積は、６つの従来の単一チャネルトランジスタを含む従来のスタティックＲＡＭと比較して同等又はそれ以上になるであろう。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した事情に鑑み、本開示は、スタティックＲＡＭセルのような半導体デバイスの大きなパッキング密度及び情報密度を提供するように空間効率的な方法で複数のダブルチャネルトランジスタを接続することができ、それにより上述の問題の１つ以上を回避し又は少なくとも低減することのできるデバイス及び方法に関連している。
【課題を解決するための手段】
【００１２】
概して本開示は、ボディコンタクトを含むダブルチャネルトランジスタに基く半導体デバイス及びそれを形成するための適切なレイアウトを提供し、これらは高度に空間効率的な方法において達成し得る。この目的のため、ボディコンタクトが両方のボディ領域と接続し得るように、適切なボディコンタクト構造が２つの隣り合うダブルチャネルトランジスタの間に横方向に位置させられてよい一方で、これらボディ領域が適切な低い抵抗率で接続され得るように、ソース領域、ゲート電極及びボディ領域の間での電気的接続が提供される。このために、ここに開示される幾つかの例示的な側面によると、ダブルチャネルトランジスタのゲート電極構造及びソース領域に並行して接続する一方で同時にボディコンタクトに接続するように、単一のコンタクト電極が設けられてよい。幾つかの例示的な実施形態では、対応する配置がスタティックＲＡＭセルに効果的に適用されてよく、スタティックＲＡＭは２つのダブルチャネルトランジスタと更なる選択トランジスタとから構成することができ、従って従来のスタティックＲＡＭセルと比較して顕著に減少した面積を得ることができる。このように、スタティックＲＡＭデバイスの情報密度が顕著に増大し得る一方で、全体的なプロセスの複雑性の大きな一因になることはない。
【００１３】
ここに開示される１つの例示的なメモリセルは、アクティブ領域の上方に形成される第１のゲート電極を備えたｐ型ダブルチャネルトランジスタを備えている。メモリセルはアクティブ領域の上方に形成される第２のゲート電極を備えたｎ型ダブルチャネルトランジスタを更に備えている。更に、ダミーゲート電極がアクティブ領域の上方に形成されると共に第１のゲート電極構造及び第２のゲート電極構造の間に横方向に位置させられている。加えて、層間誘電体材質がｐ型及びｎ型ダブルチャネルトランジスタの上方に形成され、またコンタクト要素が層間誘電体材質内に形成されており、コンタクト要素は少なくとも第１及び第２のゲート電極並びにダミーゲート電極と接続している。
【００１４】
ここに開示される１つの例示的な半導体デバイスは、第１のゲート電極及び第１のボディ領域を備えた第１のダブルチャネルトランジスタを備えている。半導体デバイスは第２のゲート電極及び第２のボディ領域を備えた第２のダブルチャネルトランジスタを更に備えている。更に、ボディコンタクトが第１及び第２のダブルチャネルトランジスタの間に横方向に位置させられており、ボディコンタクトは第１及び第２のボディ領域と接続している。最後に、半導体デバイスは層間誘電体材質内に形成される単一のコンタクト要素を備えており、コンタクト要素はボディコンタクトと第１及び第２のダブルチャネルトランジスタの第１及び第２のゲート電極並びにソース領域とに接続している。
【００１５】
ここに開示される１つの例示的な方法は、アクティブ領域の上方に且つ第１のダブルチャネルトランジスタ及び第２のダブルチャネルトランジスタの間に横方向にボディコンタクトを形成することを備えている。更に、層間誘電体材質がボディコンタクト並びに第１及び第２のダブルチャネルトランジスタの上方に形成される。最後に、方法は、第１のダブルチャネルトランジスタの第１のゲート電極及びソース領域と第２のダブルチャネルトランジスタの第２のゲート電極及びソース領域とボディコンタクトとに接続するように層間誘電体材質内にコンタクト要素を形成することを備えている。
【図面の簡単な説明】
【００１６】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１７】
【図１ａ】図１ａは従来の技術に従いボディ内に第２のチャネル領域を含むダブルチャネル電界効果トランジスタの模式的な断面図である。
【図１ｂ】図１ｂは少数のトランジスタ要素を有するメモリセルのような回路を形成するために用いることができるダブルチャネル電界効果トランジスタの３状態挙動を模式的に示す図である。
【図２ａ】図２ａは例示的な実施形態に従って２つのダブルチャネルトランジスタと「単一」チャネルトランジスタの形態で提供され得る１つの選択トランジスタとを含むスタティックＲＡＭセルの模式的な回路図である。
【図２ｂ】図２ｂは例示的な実施形態に従って図２ａの電気回路が実装されそれにより空間効率的なレイアウト又は構造に基いてスタティックＲＡＭセルが形成される半導体デバイス又はそのレイアウトの模式的な上面図である。
【図２ｃ】図２ｃは更なる例示的な実施形態に従う種々の製造段階の間における図２ｂに示される半導体デバイスの一部分の模式的な断面図（その１）である。
【図２ｄ】図２ｄは更なる例示的な実施形態に従う種々の製造段階の間における図２ｂに示される半導体デバイスの一部分の模式的な断面図（その２）である。
【図２ｅ】図２ｅは更なる例示的な実施形態に従う種々の製造段階の間における図２ｂに示される半導体デバイスの一部分の模式的な断面図（その３）である。
【図２ｆ】図２ｆは更なる例示的な実施形態に従う種々の製造段階の間における図２ｂに示される半導体デバイスの一部分の模式的な断面図（その４）である。
【図２ｇ】図２ｇは更なる例示的な実施形態に従う種々の製造段階の間における図２ｂに示される半導体デバイスの一部分の模式的な断面図（その５）である。
【発明を実施するための形態】
【００１８】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１９】
概してここに開示される主題は、ダブルチャネルトランジスタのボディ領域が単一のコンタクト要素に基いてダブルチャネルトランジスタのゲート電極及びソース領域に効果的に接続され得ることにより、ボディコンタクトを形成するための従来の技術と比較して低減された空間消費を提供することができる半導体デバイス並びに対応するレイアウト及び方法に関連している。幾つかの例示的な実施形態では、２つ以上のダブルチャネルトランジスタのボディコンタクトに対する空間効率的なコンタクトレジームをスタティックＲＡＭセルに適用することができ、１つの実施形態ではスタティックＲＡＭセルは、１つの選択トランジスタと組み合わせられた２つのダブルチャネルトランジスタから構成することができ、この場合、同じ技術ノードに基いて形成される従来のスタティックＲＡＭセルと比較して約５０パーセントの面積消費の減少を達成することができる。その結果、ボディコンタクトを含むダブルチャネルトランジスタの高い機能性により、トランジスタ要素の数を減らすことができる一方で、ボディとトランジスタ区域、例えばソース領域及びゲート電極構造との間での空間効率的な電気的接続により、これらのトランジスタの面積消費についてもこれを低いレベルで維持することができる。
【００２０】
スタティックＲＡＭメモリセルの空間効率的な構造は、従来の技術と比較して高い情報密度を提供することができ、それにより高い情報密度のメモリデバイスの製造が可能になると共にＣＰＵ等の複雑な回路への大きな記憶容量の組み込みもまた可能になるので、ここに開示される原理はスタティックＲＡＭメモリセルに有利に適用し得ることが理解されるべきである。一方、本開示は他の回路構造にも適用することができ、他の回路構造においては、全体的な回路の機能性を高めるために２つ以上のダブルチャネルトランジスタが従来の単一チャネルトランジスタと置き換えられるように用いられることになるが、同時に高いパッキング密度を提供することができる。従って、明細書又は添付の特許請求の範囲における具体的な記載によって制限されない限りにおいて、本開示は特定の電子回路に制限されるものと考えるべきではない。
【００２１】
図２ａ〜２ｇを参照して更なる例示的な実施形態をより詳細に以下に説明し、適切である場合には図１ａ〜図１ｃも参照する。
【００２２】
図２ａは情報の１ビットを記憶するためのメモリセルを代表する電子回路の回路図を模式的に示している。メモリセル２５０は、典型的には６つのトランジスタを備えているであろう従来のスタティックＲＡＭセルと比較して少数のトランジスタ要素に基いていてよい。図示された実施形態では、メモリセル２５０は第１のダブルチャネルトランジスタ２００ｎをｎ型トランジスタの形態で備えていてよく、即ちそのドレイン及びソース領域２０４ｄ、２０４ｓは、図１ａのダブルチャネルトランジスタ１００を参照して前述したように、ｎ型ドーパント種でドープされていてよい。また、第２のダブルチャネルトランジスタ２００ｐがｐ型トランジスタの形態で設けられていてよく、即ち対応するドレイン及びソース領域２０４ｄ、２０４ｓはｐ型ドーパント種でドープされていてよい。また、トランジスタ２００ｎ、２００ｐは、各ゲート電極２０５が対応するソース領域２０４ｓに接続されるように互いに光学的に接続され、両者のソース領域２０４ｓはまた、トランジスタ２００ｎ、２００ｐの各々の対応するボディ領域２０８に接続される。更に、図示されるように、２つのゲート電極２０５の間には高い伝導性接続が確立されていてよい。また、２つのダブルチャネルトランジスタ２００ｎ、２００ｐによって形成される情報記憶要素の入力及び出力としてノード２０８ａが作用するように、ノード２０８ａは両トランジスタ２００ｎ、２００ｐのボディ領域２０８、ソース領域２０４ｓ及びゲート電極構造２０５に接続される。即ち、適切な動作電圧ＶＤＤ、ＶＳＳをｎ型トランジスタ２００ｎのドレイン２０４ｄ及びｐ型トランジスタ２００ｐのドレイン２０４ｄを介して印加している場合、ノード２０８ａでの適切な入力電圧の印加はトランジスタ２００ｎ、２００ｐの安定状態をもたらすことができ、この安定状態は、当該分野においてよく知られているように、適切なセンシング回路に基くノード２０８ａでの「読み出し」でもある。また、メモリセル２５０は選択トランジスタ２００ｓを備えていてよく、ゲート２０５は選択線に接続され、トランジスタ２００ｓのドレイン／ソースパスはノード２０８ａをビット線に制御可能に接続するような検索可能(searchable)伝導性パスを代表してよい。空間効率に関して、選択トランジスタ２００ｓは、ダブルチャネルトランジスタ２００ｎ、２００ｐのコンタクト２０８のような特定のボディコンタクトを必要としない「単一」チャネルトランジスタの形態で設けられてよい。
【００２３】
前述したように図２ａの回路を実際のレイアウト、即ち半導体デバイスとして実装するために従来のボディコンタクト技術を用いる場合、図１ｃを参照して既に説明したようにダブルチャネルトランジスタ２００ｎ、２００ｐの実際の構成には著しいシリコン消費が伴うことになる。これに対してここに説明される原理によると、トランジスタ２００ｎ、２００ｐのための相互接続構造は空間効率的ボディコンタクト構造に基くことができるので、スタティックメモリセル２５０の全体的な面積消費を低減することができ、従来の単一チャネルトランジスタ又はダブルチャネルトランジスタの構造と比較して面積消費を顕著に小さくすることができる。
【００２４】
図２ｂは実際の実装におけるスタティックメモリセル２５０の上面図を模式的に示しており、あるいは図２ｂはメモリセル２５０のレイアウトとみなされてよい。レイアウトは、実際の半導体チップ内にメモリセル２５０を実装するために必要な種々のデバイスレベルの幾何学的構造として理解されるべきであり、ここでは幾何学的構造は、実際の半導体デバイスを設計する際に典型的に使用されるであろう任意の適切な手段、例えばコンピュータプログラム、ハードコピー等の形態で提供することができる。図示されるように、スタティックメモリセル２５０に対応するレイアウト又は実際の半導体デバイスは、２つのダブルチャネルトランジスタ２００ｎ、２００ｐを備えていてよく、これらは１つの例示的な実施形態においては単一のアクティブ領域２１０内に形成されてよい。即ち、シリコンベースの半導体材質のような対応する半導体区域を代表してよいアクティブ領域２１０は、互いに分離されている個々のサブ領域にアクティブ領域２１０を分割するであろういかなる内部分離構造をも伴うことなしに、１つの分離構造（図２ｂには図示せず）によって囲まれていてよい。この実施形態においては、ｎ型チャネルトランジスタ２００ｎはアクティブ領域２１０内に形成されるドレイン領域２０４ｄ及びソース領域２０４ｓを備えていてよく、ソース領域２０４ｓはボディコンタクト２０８の下方のアクティブ領域２１０内に設けられる「ボディ」領域に接続していてよく、ボディコンタクト２０８は、アクティブ領域２１０の上方に形成されていてよく、また１つの実施形態においてはトランジスタ２００ｎ、２００ｐの対応するゲート電極２０５と同様の構造を有していてよい。即ち、ゲート電極２０５及びボディコンタクト２０８は、特定の製造段階に至るまでは共通の製造シーケンスに基いて形成することができ、それにより高度な互換性及び効率性を提供することができ、これについては後で更に詳細に説明する。また、ボディコンタクト２０８は、アクティブ領域２１０内に形成される半導体領域に接続するように、アクティブ領域２１０内にまで延在する伝導性パス（図示せず）を画定してよく、その半導体領域は同時にトランジスタ２００ｎ、２００ｐのボディ領域に接続してよく、これについても後で更に詳細に説明する。同様にｐ型ダブルチャネルトランジスタ２００ｐは、同じアクティブ領域２１０内に形成されるドレイン領域２０４ｄ及びソース領域２０４ｓを備えていてよいが、これらドレイン領域２０４ｄ及びソース領域２０４ｓは、ダブルチャネルトランジスタ２００ｎのドレイン及びソース領域と比較して反対の伝導性タイプを提供するドーパント種に基いて確立されている。更に、コンタクト要素２２９ｎがトランジスタ２００ｎのドレイン領域２０４ｄをメタライゼーション層に、そして最終的には供給電圧ＶＤＤに接続されている金属線に接続してよい。同様にコンタクト要素２２９ｐは、トランジスタ２００ｐのドレイン領域２０４ｄをメタライゼーションシステムに、そして結果として最終的には、図２ａに示される回路構成に従って供給電圧ＶＳＳに接続してよい。また、矩形コンタクトの形状で設けられるコンタクト要素２３０は、トランジスタ２００ｎ、２００ｐのゲート電極２０５を対応するソース領域２０４ｓ及びボディコンタクト２０８に接続してよい。このように、トランジスタ２００ｎ、２００ｐ間、つまりそれらの対応するゲート電極２０５間に横方向に位置するコンタクト要素２３０及びボディコンタクト２０８によって、図２ａに示されるような電気的構造を得るために高度に空間効率的な相互接続レジームを提供することができる。
【００２５】
また、メモリセル２５０、即ちそのレイアウト又は半導体デバイスの形態にある半導体材質内での実際の実装は、別のアクティブ領域２１０ｓの内部及び上方に形成されてよい選択トランジスタ２００ｓを備えていてよく、アクティブ領域２１０ｓは、空間効率的な全体構造を提供する一方でそれぞれ対応する選択線及びビット線Ｓ、Ｂを介したトランジスタ２００ｎ、２００ｐへの及び他のメモリセル（図示せず）への効果的な電気的接続を可能にするように、アクティブ領域２１０に対して位置していてよい。１つの例示的な実施形態においては、選択トランジスタ２００ｓは、ボディコンタクト２０８に対して実質的に位置合わせされたゲート電極２０５を有する単一チャネルトランジスタの形態で設けられてよく、それにより空間効率的な全体構造を提供することができる。しかし、選択トランジスタ２００ｓは、複数のメモリセル２５０を含む半導体デバイスの全体的な幾何学的構造に応じて、ボディコンタクト２０８及びトランジスタ２００ｎ、２００ｐに対する他の空間的関係に従って位置してよいことが理解されるべきである。選択トランジスタ２００ｓを接続するために、対応するコンタクト要素２３１、２３２及び２３３が設けられてよく、ここではコンタクト要素２３２、２３３は、ゲート電極２０５とドレイン又はソース領域の１つとをそれぞれ選択線及びビット線に接続することができる。同様にコンタクト要素２３１はメタライゼーションシステムへの接続を提供することができ、メタライゼーションシステムは同時に、全体的な構造に応じて、線ＣＬで示されるようにゲート電極２０５の１つ又はコンタクト要素２３０に接続されてよい。
【００２６】
図２ｃは基本的トランジスタ構造が実質的に完成されているであろう特定の製造段階での図２ｂの断面■ｃに沿った断面図を模式的に示している。選択トランジスタ２００ｓ（図２ｂ参照）もまた対応する製造段階にあることが理解されるべきである。図示されるように、半導体デバイス２５０は、その上方に半導体層２０２を形成するための任意の適切なキャリア材質を代表する基板２０１を備えていてよい。例えば、基板２０１は半導体基板、絶縁材質等を代表してよく、この場合、必要に応じて、少なくとも基板２０１内に局所的にＳＯＩ（シリコン・オン・インシュレータ）を画定するように埋め込み絶縁材質（図示せず）が形成されていてよい。また、アクティブ領域２１０を横方向に囲み且つそれによりアクティブ領域２１０を画定するように半導体層２０２内に分離構造２１１が形成されてよく、アクティブ領域２１０は図示された実施形態では、いかなる中間的な分離構造をも伴わない連続的な半導体領域を代表してよい。しかし、他の場合には、アクティブ領域２１０の複数の対応するサブ区域に対して伝導性パスが確立され得る限りにおいて、例えばボディコンタクト２０８の下方に狭い分離構造が所望に応じて設けられてよい。また、図示される製造段階においては、トランジスタ２００ｎ、２００ｐはゲート電極２０５を備えていてよく、ゲート電極２０５は、デバイス２５０を形成するために用いられる全体的な技術標準に応じて適切な厚み及び材質組成を有する対応するゲート絶縁層２０６上に形成されてよい。更に、側壁スペーサ構造２０７がゲート電極２０５の側壁上に形成されてよい。この目的のために、窒化シリコンが場合によっては適切なエッチング停止ライナー（図示せず）との組み合わせにおいて用いられてよい。側壁スペーサ構造２０７は、アクティブ領域２１０内のドーパントプロファイルの複雑さに応じて２つ以上の個別スペーサ要素を備えていてよいことが更に理解されるべきである。図示された実施形態では、ボディコンタクト２０８はゲート電極２０５と類似した構造又は実質的に同一の構造を有していてよい。即ちボディコンタクト２０８はゲート電極２０５ａを備えていてよく、この電極構造２０５ａは、対応する伝導性チャネルを制御するためには用いられなくてよいが、後続の製造段階におけるボディコンタクトとして作用するようにアクティブ領域２１０内への伝導性パスを確立するために用いられ得るので、ゲート電極２０５ａはダミーゲート電極とも称されることがある。また、「ゲート絶縁層」２０６ａが設けられてよく、それによりこの製造段階において電極２０５ａをアクティブ領域２１０から分離することができる。同様にスペーサ構造２０７ａが電極２０５ａの側壁上に形成されてよい。幾つかの例示的な実施形態では、ゲート電極２０５及び電極２０５ａの対応する長さは、２０５ｌで示されるように、同一の設計目標値に基いていてよく、この目標値は考慮されている技術標準に依存するであろう。他の場合には、ボディコンタクト２０８、即ちその電極２０５ａは、例えばボディコンタクト２０８の下方等に分離領域を設けることに全体的な電気的性能を適合させることに関して、必要であれば増加させられた長さを有していてよい。高度に空間効率的な構造を考慮すると、同一の幾何学的パラメータに基いてゲート電極２０５及び電極２０５ａを設けることが有利である。また、図示されるように、それぞれのドレイン及びソース領域２０４ｓ、２０４ｄがアクティブ領域２１０内に確立されてよく、これらは、トランジスタ２００ｎ、２００ｐの対応する伝導性タイプを規定するように異なるドーパント種に基いていてよい。更に、それぞれのボディ領域２０２ｐ、２０２ｎもまた、要求されるトランジスタ特性を提供するように対応するベースドーピングを有していてよい。また、トランジスタ２００ｎ、２００ｐは、図１ａのトランジスタ１００を参照しても説明したように、第１のチャネル２０３ａとこの第１のチャネル２０３ａに比較して反対ドーピングの第２のチャネル２０３ｂとを有する「ダブルチャネル」領域２０３を備えていてよい。ｐチャネルトランジスタ２００ｐのチャネル領域２０３のドーパントはｎチャネルトランジスタ２００ｎのチャネル領域２０３のドーピングに対して反対であることが理解されるべきである。本願の文脈においては、ダブルチャネルトランジスタは、層２０６のような対応するゲート絶縁層に隣接して形成される第１のチャネル領域２０３ａを有するチャネル領域を含む電界効果トランジスタとして考えられるべきであり、第１のチャネル領域２０３ａは、トランジスタ２００ｎに対する領域２０２ｎ及びトランジスタ２００ｐに対する領域２０２ｐのような対応するボディ領域と同じ伝導性タイプを有していてよく、一方、第１のチャネル領域と比較して反転された導電性タイプを有する第２のチャネル領域２０３ｂが第１のチャネル領域の下方に設けられていることが理解されるべきである。
【００２７】
図２ｃに示される半導体デバイス２５０は、例えば図１ａを参照しても説明したように、十分に確立されたプロセス技術に基いて、また図２ｂを参照しても示したようなレイアウト概念に基いて形成することができるが、トランジスタ２００ｎ、２００ｐの基本的ドーピングがアクティブ領域２１０内で追加されてよく、このことはゲート電極構造２０５を形成するのに先立つ適切なマスキングレジームによって達成され得る。その後、前述したようにプロセス技術に基いてゲート電極２０５及びダミーゲート電極２０５ａが形成されてよく、必要であれば構造２０５ａはゲート電極２０５と同じ臨界的寸法に基いて形成されてよい。このように、ダミーゲート電極２０５ａを設けることによって、符号２０２ｂで示されるようなアクティブ領域２１０の少なくとも一部分は、トランジスタ２００ｎ、２００ｐに対するドレイン及びソース領域２０４ｓ、２０４ｄを確立するための後続の任意の注入プロセスの間に遮蔽され得る。「ボディ領域」２０２ｂは、異なる伝導性タイプのトランジスタ２００ｎ、２００ｐに対する基本的なドーパント濃度及びチャネルドーピングを提供するための先行する注入プロセスの間に生じ得る異なる基本的ドーピングの複数の領域を備えていてよいことが理解されるべきである。
【００２８】
スペーサ構造２０７に基いて、対応するドレイン及びソース領域２０４ｄ、２０４ｓに対する適切なドーパントプロファイルが確立されてよく、その後に全体的なプロセス及びデバイス要求に従ってそれぞれの焼鈍プロセスが実行されてよい。
【００２９】
図２ｄは進行した製造段階における半導体デバイス２５０を模式的に示しており、その製造段階においては、トランジスタ２００ｐ、２００ｎを覆う一方でボディコンタクト２０８を露出させるエッチングマスク２１２が例えばレジストマスクの形態で設けられてよい。エッチングマスク２１２は、対応して設計されるフォトマスクに基く確立されたフォトリソグラフィ技術に従って形成することができる。その後、デバイス２５０は、ボディコンタクト２０８のスペーサ構造２０７ａを除去するように設計されたエッチング環境２１３に曝されてよい。この目的のために、十分に確立されたプラズマベースの及び／又はウエット化学的なエッチングレシピを利用可能である。例えば、プラズマ支援エッチングレシピに基いて、また加熱リン酸を用いたウエット化学的技術によって、窒化シリコン材質は二酸化シリコン、シリコン等に対して選択的に除去され得る。必要に応じて、二酸化シリコン材質のような対応するエッチング停止ライナーが設けられている場合にはこれを除去してもよい。対応するエッチングプロセスの間、「ゲート絶縁層」２０６ａのある程度のアンダーエッチングもまた生じることがあり、これは後の製造段階においてボディ領域２０２ｂへの導電性パスを確立するために有利でさえあり得る。
【００３０】
図２ｅは更に進行した製造段階における半導体デバイス２５０を模式的に示しており、その製造段階においては、露出させられたシリコン区域上に金属シリサイド領域が形成される。即ち、ダブルチャネルトランジスタ２００ｎ、２００ｐのドレイン及びソース領域２０４ｄ、２０４ｓの内部及び上に金属シリサイド領域２１４が形成されてよく、またゲート電極２０５の内部及び上にも形成されてよい。ダミーゲート電極２０５ａの側壁の先行する露出に起因して、電極２０５ａ上及び対応する露出させられた側壁部分２０５ｓ上にも対応する金属シリサイド２１４ａが形成されるであろうし、隣接するトランジスタ２００ｎ、２００ｐのソース領域２０４ｓの表面区域のシリサイド化に起因して、また表面２０４ｓの露出にも起因して、金属シリサイド材質はボディ領域２０２ｂ内にまでも延在しているかもしれない。図２ｄを参照して既に論じられもしたように、当該効果は誘電体層２０６ａのある程度のアンダーエッチングを設けることによって更に高められる。その結果、高い伝導度のパスが電極２０５ａからボディ領域２０２ｂ内に生成される。例えば前述したようにアクティブ領域２１０における基本的なトランジスタ特性を規定する初期の段階で、異なるようにドープされた区域の間での明白な転移区域が生成されてしまったとしても、電極２０５ａがボディ領域２０２ｎ、２０２ｐの各々に電気的に接続することができるように、異なるドーピングの対応する区域の各々の内部にまで伝導性パスを作製し得ることが理解されるべきである。
【００３１】
金属シリサイド領域２１４、２１４ａは、ニッケル、白金、コバルト、チタン等の高融点金属の堆積を含みシリコン材質との対応する化学反応を開始させる後続の熱処理を伴う十分に確立されたプロセス技術に基いて形成することができる。その後、任意の反応しなかった金属は十分に確立された選択的エッチングレシピに基いて除去されてよく、次いで必要に応じて、金属シリサイド材質を安定化させ且つ／又はその望ましい電気的な特性を提供するように、更なる熱処理が実行されてよい。
【００３２】
図２ｆは更に進行した製造段階におけるデバイス２５０を模式的に示している。図示されるように、トランジスタ２００ｎ、２００ｐ及びボディコンタクト２０８の上方にコンタクトレベル２２０が設けられてよい。コンタクトレベル２２０は、半導体層２０２、即ちアクティブ領域２１０の内部及び上方に形成される回路要素と接続しまたコンタクトレベル２２０の上方に更に形成されるメタライゼーションシステムと接続することができるコンタクト要素を提供するための適切なコンタクト構造を代表してよい。図示されるように、コンタクトレベル２２０は、全体的なプロセス及びデバイスの要求に応じて窒化シリコン、窒素含有炭化シリコン等の形態で設けられてよいエッチング停止層２２１を備えていてよく、次いで二酸化シリコン等の層間誘電体材質２２２がある。コンタクトレベル２２０の具体的な構成は、考慮されている全体的な技術標準に依存するであろうし、従って材質及び寸法に対して異なっていてよいことが理解されるべきである。材質２２１及び２２２は十分に確立されたプロセス技術に基いて形成することができ、例えばプラズマ強化ＣＶＤプロセスを用いた窒化シリコン材質又は任意の他の適切なエッチング停止材質の堆積の後に、層間誘電体材質２２２の堆積が続き、これに対してもまたプラズマ強化ＣＶＤ、準常圧(sub atmospheric)ＣＶＤ等の十分に確立された技術を用いることができる。必要であれば、結果としての表面トポグラフィは、破線で示されるコンタクト要素２２９ｎ、２２９ｐ及び２３０のようなそれぞれのコンタクト要素を形成するようにコンタクトレベル２２０をパターニングするのに先立ち、実質的に平坦な表面を提供するために、ＣＭＰ（化学的機械的研磨）を実行することによって平坦化されてよい。このように、コンタクト２３０を設けることによって、ボディ領域２０２ｂ、トランジスタ２００ｎ、２００ｐのソース領域２０４ｓ及びゲート電極２０５の間で高い伝導性の接続を確立することができる。従って、コンタクトレベル２２０のパターニングの間、コンタクト要素２２９ｎ、２２９ｐ及び２３０に対する対応する開口の横方向のサイズ及び位置を規定するように、適切なエッチングマスクが設けられてよく、また例えば選択トランジスタ２００ｓ（図２ｂ参照）に接続する他のコンタクト要素に対しても同様であることは言うまでもない。その後、層間誘電体材質２２２が例えば層２２１をエッチング停止として用いてパターニングされてよく、層２２１は、望ましい開口を得るように更なるエッチングステップによって後で開口させられてよい。次いで、タングステン等の適切な伝導性材質が場合によっては適切なバリア材質と組み合わされて対応する開口内に充填されてよく、そして任意の過剰な材質は例えばＣＭＰ等に基いて除去されてよい。
【００３３】
図２ｇは上述したプロセスシーケンスの後のデバイス２５０を模式的に示している。従って、コンタクト要素２２９ｎ、２２９ｐはそれぞれトランジスタ２００ｎ、２００ｐの対応するドレイン領域２０４ｄと接続する一方、単一の連続的なコンタクト要素の形態にあるコンタクト要素２３０は、前述したようにボディコンタクト２０８をゲート電極構造２０５及び対応するソース領域２０４ｓに接続する。図２ｇに示される構造に基き、１つ以上のメタライゼーション層を十分に確立された製造技術に基いて設けることによって、更なる処理が継続させられてよい。従って、メタライゼーションシステムの形成の間に、図２ｂを参照して説明したように、供給電圧ＶＤＤ、ＶＳＳ（図２ｂ参照）と接続するための金属線や、例えばコンタクト要素２３１に基くコンタクト要素２３０から選択トランジスタ２００ｓ（図２ｂ参照）への電気的接続を確立するための金属線のような対応する金属線が確立されてよい。同様に、対応するメタライゼーションシステムの形成の間に、図２ｂを参照して説明もしたように、対応するコンタクト要素２３２、２３３に基いて選択線及びビット線Ｓ、Ｂが確立されてよい。便宜上、そのような任意のメタライゼーション構造は図２ｇには示されていない。
【００３４】
このように、高度に効果的な全体的な製造フローに基いて、図２ａに示される回路レイアウトに従って必要とされる電気的な接続が、全体的な複雑性に過度に寄与することなしに確立され得る一方で、例えばダミーゲート電極２０５ａ及び「矩形」コンタクト要素２３０の形態にあるボディコンタクト２０８に基いて極めて空間効率的な回路構成を提供することができる。従って、デバイス２５０は図２ｂに示されるレイアウト又は構造に従う極めて空間効率的なスタティックＲＡＭセルの形態で提供されてよく、この場合、電極２０５ａとボディ領域２０２ｂの間の高い伝導性のパスを確立するためのスペーサ構造２０７ａ（図２ｄ参照）の選択的な除去を除いて、従来の製造技術との高度な互換性が維持され得る。
【００３５】
図２ａに示される回路図によると、ソース領域の下方の減損領域が回避され且つボディコンタクト２０８が効果的な伝導性パスを提供し得るように、ボディコンタクト２０８とトランジスタ２００ｎ、２００ｐのソース電極とが互いに接続されると共に同じ電気的レベルに維持されているので、対応するゲート電極２０５の下に位置するシリコンボディとボディ２００ｐ、２００ｎそれら自身との間に存在することが予想されるであろう減損領域が抑えられることにより、対応するボディ領域２０２ｎ、２０２ｐと接続するボディコンタクト２０８に対する伝導性パスが十分な伝導性をもたらすことができることが理解されるべきである。
【００３６】
結果として、本開示は、ダブルチャネルトランジスタの間に横方向に位置するボディコンタクトを提供することによって、ダブルチャネルトランジスタが空間効率的な方法で形成され得る方法及び半導体デバイスを提供する一方で、単一のコンタクト要素がソース領域、ゲート電極及びボディコンタクトの電気的接続を同時に提供することができる。従って、１つの実施形態では、例えば単一チャネルトランジスタの形態にある選択トランジスタとの組み合わせにおけるｐ型及びｎ型ダブルチャネルトランジスタに基いてスタティックＲＡＭセルを提供することができ、この場合、従来のスタティックＲＡＭセルと比較して全体的な面積消費を顕著に小さくすることができる。
【００３７】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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