(57)【特許請求の範囲】
【請求項１】
基板の上面に、
ゲート電極と、
それぞれ前記ゲート電極と一部重畳する第１活性領域及び第２活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第１活性領域とそれぞれ電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、前記第２活性領域とそれぞれ電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備え、
前記第１ソース/ドレイン電極ないし前記第４ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記ソース/ドレイン電極層において、前記上面に平行な面内の一点を中心に点対称であり、前記ゲート電極の配置も前記上面に平行な面内の前記一点を中心に点対称である薄膜トランジスタ。
【請求項２】
前記第１ソース/ドレイン電極及び第３ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されており、前記第２ソース/ドレイン電極及び第４ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記活性層の物質は、非晶質シリコン、多結晶シリコン、マイクロ結晶性シリコン、酸化物半導体または有機半導体を含むことを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】
前記活性層と前記ソース/ドレイン電極層との間のオーミックコンタクト層をさらに備えることを特徴とする請求項１ないし請求項３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記第１活性領域は、前記第１ソース/ドレイン電極下の第１ソース/ドレイン領域、前記第２ソース/ドレイン電極下の第２ソース/ドレイン領域、及び前記第１ソース/ドレイン領域と前記第２ソース/ドレイン領域との間の第１チャネル領域を備え、
前記第２活性領域は、前記第３ソース/ドレイン電極下の第３ソース/ドレイン領域、前記第４ソース/ドレイン電極下の第４ソース/ドレイン領域、及び前記第３ソース/ドレイン領域と前記第４ソース/ドレイン領域との間の第２チャネル領域を備えることを特徴とする請求項１ないし請求項４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記第１チャネル領域は、前記ゲート電極、前記第１ソース/ドレイン電極及び前記第２ソース/ドレイン電極のうちいずれとも重畳しない第１オフセット領域を備え、前記第２チャネル領域は、前記ゲート電極、前記第３ソース/ドレイン電極及び前記第４ソース/ドレイン電極のうちいずれとも重畳しない第２オフセット領域を備えることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記第２活性領域の前記ソース/ドレイン電極層は、前記第１活性領域の前記ソース/ドレイン電極層に左右対称であることを特徴とする請求項１ないし請求項６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記第１ソース/ドレイン電極及び前記第２ソース/ドレイン電極のうちいずれか一つは、前記ゲート電極と重畳し、他の一つは、前記ゲート電極とオフセットされていることを特徴とする請求項７に記載の薄膜トランジスタ。
【請求項９】
前記第１活性領域と前記第２活性領域とは、相互に絶縁されていることを特徴とする請求項１ないし請求項８のいずれか１項に記載の薄膜トランジスタ。
【請求項１０】
基板の上面に、
ゲート電極と、
それぞれ前記ゲート電極と一部重畳し、順次に配された第１活性領域、第２活性領域及び第３活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第１活性領域と電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、前記第２活性領域と電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極、及び前記第３活性領域と電気的に連結された第５ソース/ドレイン電極及び第６ソース/ドレイン電極を含むソース/ドレイン電極層と、を備え、
前記第１ソース/ドレイン電極ないし前記第４ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記ソース/ドレイン電極層において、前記上面に平行な面内の一点を中心に点対称であり、前記ゲート電極の配置も前記上面に平行な面内の前記一点を中心に点対称である薄膜トランジスタ。
【請求項１１】
前記第１ソース/ドレイン電極、第３ソース/ドレイン電極及び第５ソース/ドレイン電極は、相互同じ電圧がかかるように電気的に連結されており、前記第２ソース/ドレイン電極、第４ソース/ドレイン電極及び第６ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項１０に記載の薄膜トランジスタ。
【請求項１２】
前記第３活性領域の前記ソース/ドレイン電極層は、前記第１活性領域の前記ソース/ドレイン電極層と同じ形態であることを特徴とする請求項１０または請求項１１に記載の薄膜トランジスタ。
【請求項１３】
前記第１ソース/ドレイン電極及び前記第２ソース/ドレイン電極のそれぞれは、前記ゲート電極と一部重畳し、前記第３ソース/ドレイン電極及び前記第４ソース/ドレイン電極のそれぞれは、前記ゲート電極とオフセットされていることを特徴とする請求項１０ないし請求項１２のいずれか１項に記載の薄膜トランジスタ。
【請求項１４】
前記第１活性領域は、前記第１ソース/ドレイン電極下の第１ソース/ドレイン領域、前記第２ソース/ドレイン電極下の第２ソース/ドレイン領域、及び前記第１ソース/ドレイン領域と前記第２ソース/ドレイン領域との間の第１チャネル領域を備え、
前記第２活性領域は、前記第３ソース/ドレイン電極下の第３ソース/ドレイン領域、前記第４ソース/ドレイン電極下の第４ソース/ドレイン領域、及び前記第３ソース/ドレイン領域と前記第４ソース/ドレイン領域との間の第２チャネル領域を備え、
前記第３活性領域は、前記第５ソース/ドレイン電極下の第５ソース/ドレイン領域、前記第６ソース/ドレイン電極下の第６ソース/ドレイン領域、及び前記第５ソース/ドレイン領域と前記第６ソース/ドレイン領域との間の第３チャネル領域を備えることを特徴とする請求項１０ないし請求項１３のいずれか１項に記載の薄膜トランジスタ。
【請求項１５】
前記第２チャネル領域は、前記ゲート電極、前記第３ソース/ドレイン電極及び前記第４ソース/ドレイン電極のうちいずれとも重畳しないオフセット領域を備えることを特徴とする請求項１４に記載の薄膜トランジスタ。
【請求項１６】
前記第１活性領域の前記ソース/ドレイン電極層、前記第２活性領域の前記ソース/ドレイン電極層及び前記第３活性領域の前記ソース/ドレイン電極層のそれぞれは、左右対称であることを特徴とする請求項１５に記載の薄膜トランジスタ。
【請求項１７】
前記ゲート電極の前記第２活性領域と重畳する部分は、凹状であり、前記ゲート電極の前記第１活性領域及び前記第３活性領域と重畳する部分は、凸状であることを特徴とする請求項１０ないし請求項１６のいずれか１項に記載の薄膜トランジスタ。
【請求項１８】
前記第１活性領域、前記第２活性領域及び前記第３活性領域は、相互に絶縁されていることを特徴とする請求項１０ないし請求項１７のいずれか１項に記載の薄膜トランジスタ。
【請求項１９】
基板の上面に、
ゲート電極と、
それぞれ前記ゲート電極と一部重畳し、順次に配された第１活性領域、第２活性領域、第３活性領域及び第４活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第１活性領域と電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、前記第２活性領域と電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極、前記第３活性領域と電気的に連結された第５ソース/ドレイン電極及び第６ソース/ドレイン電極、及び前記第４活性領域と電気的に連結された第７ソース/ドレイン電極及び第８ソース/ドレイン電極を含むソース/ドレイン電極層と、を備え、
前記第３ソース/ドレイン電極ないし前記第６ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記ソース/ドレイン電極層において、前記上面に平行な面内の一点を中心に点対称であり、前記ゲート電極の配置も前記上面に平行な面内の前記一点を中心に点対称である薄膜トランジスタ。
【請求項２０】
前記第１ソース/ドレイン電極、前記第３ソース/ドレイン電極、前記第５ソース/ドレイン電極及び前記第７ソース/ドレイン電極は、相互同じ電圧がかかるように電気的に連結されており、前記第２ソース/ドレイン電極、前記第４ソース/ドレイン電極、前記第６ソース/ドレイン電極及び前記第８ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項１９に記載の薄膜トランジスタ。
【請求項２１】
前記第１活性領域は、前記第１ソース/ドレイン電極下の第１ソース/ドレイン領域、前記第２ソース/ドレイン電極下の第２ソース/ドレイン領域、及び前記第１ソース/ドレイン領域と前記第２ソース/ドレイン領域との間の第１チャネル領域を備え、
前記第２活性領域は、前記第３ソース/ドレイン電極下の第３ソース/ドレイン領域、前記第４ソース/ドレイン電極下の第４ソース/ドレイン領域、及び前記第３ソース/ドレイン領域と前記第４ソース/ドレイン領域との間の第２チャネル領域を備え、 
前記第３活性領域は、前記第５ソース/ドレイン電極下の第５ソース/ドレイン領域、前記第６ソース/ドレイン電極下の第６ソース/ドレイン領域、及び前記第５ソース/ドレイン領域と前記第６ソース/ドレイン領域との間の第３チャネル領域を備え、
前記第４活性領域は、前記第７ソース/ドレイン電極下の第７ソース/ドレイン領域、前記第８ソース/ドレイン電極下の第８ソース/ドレイン領域、及び前記第７ソース/ドレイン領域と前記第８ソース/ドレイン領域との間の第４チャネル領域を備えることを特徴と
する請求項１９または請求項２０に記載の薄膜トランジスタ。
【請求項２２】
前記第２チャネル領域は、前記ゲート電極、前記第３ソース/ドレイン電極及び前記第４ソース/ドレイン電極のうちいずれとも重畳しない第１オフセット領域を備え、
前記第３チャネル領域は、前記ゲート電極、前記第５ソース/ドレイン電極及び前記第６ソース/ドレイン電極のうちいずれとも重畳しない第２オフセット領域を備えることを特徴とする請求項２１に記載の薄膜トランジスタ。
【請求項２３】
前記第３活性領域の前記ソース/ドレイン電極層は、前記第２活性領域の前記ソース/ドレイン電極層と左右対称であり、前記第４活性領域の前記ソース/ドレイン電極層は、前記第１活性領域の前記ソース/ドレイン電極層と左右対称であることを特徴とする請求項２２に記載の薄膜トランジスタ。
【請求項２４】
前記第１ソース/ドレイン電極及び前記第２ソース/ドレイン電極のそれぞれは、前記ゲート電極と一部重畳することを特徴とする請求項２３に記載の薄膜トランジスタ。
【請求項２５】
前記第３ソース/ドレイン電極及び前記第４ソース/ドレイン電極のいずれか一つは、前
記ゲート電極と重畳し、他の一つは、前記ゲート電極とオフセットされていることを特徴
とする請求項２３または請求項２４に記載の薄膜トランジスタ。
【請求項２６】
前記ゲート電極の前記第１活性領域及び前記第２活性領域と重畳する部分は、凸状であり、前記ゲート電極の前記第３活性領域及び前記第４活性領域と重畳する部分は、凹状であることを特徴とする請求項１９ないし請求項２５のいずれか１項に記載の薄膜トランジスタ。
【請求項２７】
前記第１活性領域、前記第２活性領域、前記第３活性領域及び前記第４活性領域は、相互絶縁されていることを特徴とする請求項１９ないし請求項２６のいずれか１項に記載の薄膜トランジスタ。
【請求項２８】
前記ゲート電極は、相互平行な第１ゲート電極及び第２ゲート電極を備えることを特徴とする請求項２ないし請求項１８のいずれか１項に記載の薄膜トランジスタ。
【請求項２９】
前記第２活性領域のソース/ドレイン電極層は、前記第１活性領域のソース/ドレイン電極層と左右対称であることを特徴とする請求項２８に記載の薄膜トランジスタ。
【請求項３０】
前記第１ソース/ドレイン電極は、前記第１ゲート電極と一部重畳し、前記第２ソース/
ドレイン電極は、前記第２ゲート電極とオフセットされていることを特徴とする請求項２
９に記載の薄膜トランジスタ。
【請求項３１】
前記第２ゲート電極は、前記第１ゲート電極に斜め対称（diagonally symmetrical）であることを特徴とする請求項２９または請求項３０に記載の薄膜トランジスタ。
【請求項３２】
前記第１ゲート電極と前記第２ゲート電極との間の領域と重畳され、前記第１活性領域と絶縁された第１オフセット電極、及び前記第１ゲート電極と前記第２ゲート電極との間の領域と重畳され、前記第２活性領域と絶縁された第２オフセット電極をさらに備えることを特徴とする請求項３１に記載の薄膜トランジスタ。
【請求項３３】
前記第１活性領域と前記第２活性領域とは、相互に絶縁されていることを特徴とする請求項３１または請求項３２に記載の薄膜トランジスタ。
【請求項３４】
基板の上面に、
相互平行な第１ゲート電極及び第２ゲート電極を含むゲート電極と、
前記第１ゲート電極及び前記第２ゲート電極とそれぞれ一部重畳する活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記活性層と電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備え、
前記第１ゲート電極及び第２ゲート電極は、前記活性層の一つの活性領域内に重畳し、
前記第１ソース/ドレイン電極は、前記第１ゲート電極と一部重畳し、前記第２ソース/ドレイン電極は、前記第２ゲート電極と一部重畳し、
前記ソース/ドレイン電極の配置は、前記ソース/ドレイン電極層において、前記上面に平行な面内の一点を中心に点対称であり、前記ゲート電極の配置も前記上面に平行な面内の前記一点を中心に点対称である薄膜トランジスタ。
【請求項３５】
前記第１ゲート電極と前記第２ゲート電極との間の領域と重畳し、前記活性層から絶縁されたオフセット電極をさらに備えることを特徴とする請求項３４に記載の薄膜トランジスタ。
【請求項３６】
前記活性層は、前記第１ソース/ドレイン電極下の第１ソース/ドレイン領域、前記第２ソース/ドレイン電極下の第２ソース/ドレイン領域、及び前記第１ソース/ドレイン領域と前記第２ソース/ドレイン領域との間のチャネル領域を備えることを特徴とする請求項３４または請求項３５に記載の薄膜トランジスタ。
【請求項３７】
前記チャネル領域は、前記第１ゲート電極、前記第２ゲート電極、前記第１ソース/ドレイン電極及び前記第２ソース/ドレイン電極のうちいずれとも重畳しないオフセット領域を備えることを特徴とする請求項３４ないし請求項３６のいずれか１項に記載の薄膜トランジスタ。
【請求項３８】
前記活性層上で前記第１ソース/ドレイン電極と前記第３ソース/ドレイン電極とが相互に連結されており、前記第２ソース/ドレイン電極と前記第４ソース/ドレイン電極とが相互に連結されていることを特徴とする請求項１ないし請求項１８のいずれか１項に記載の薄膜トランジスタ。
【請求項３９】
上下対称になるように、請求項３８に記載の二つの薄膜トランジスタが前記ゲート電極に沿って連結されている薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに係り、さらに詳細には、オフセット構造を有する高電圧用薄膜トランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）は、絶縁性支持基板上に半導体薄膜を利用して作った特別な種類の電界効果トランジスタである。ＴＦＴは、電界効果トランジスタと同様に、ゲート、ドレイン、ソースの３端子を有する素子であり、最も主な機能は、スイッチング動作である。ゲートに印加する電圧を調節して、ソースとドレインとの間に流れる電流をオンまたはオフ状態にして、スイッチング動作を行う。
【０００３】
高電圧ＴＦＴは、ドレインに高電圧が印加されるＴＦＴである。高電圧に耐えるために、ＴＦＴにオフセット構造が採用される。従来のオフセット構造は、ソースとドレインとの間に高い抵抗を有するオフセット領域を有する。ソースとドレインとの間に印加される高電圧のほとんどは、高抵抗のオフセット領域にかかって、高電界がチャネル層に形成されることを防止し、ＴＦＴが十分に低いオフ電流Ｉｏｆｆを維持可能にする。
【０００４】
しかし、前記オフセット構造の高電圧ＴＦＴは、高電圧駆動によるバイアスストレスを減少させる目的として、抵抗の大きいオフセット領域を人為的に導入した構造であるため、必然的にオン電流Ｉｏｎが減少する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、従来のオフセット構造の高電圧ＴＦＴでオン電流Ｉｏｎが減少する問題を解決して、オフセット構造の高電圧用ＴＦＴの長所である十分に低いオフ電流Ｉｏｆｆと共に、十分に高いオン電流が同時に確保されたＴＦＴ構造を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するために、本発明の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳する第１活性領域及び第２活性領域を備える活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記第１活性領域と電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、前記第２活性領域と電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるＴＦＴを提供する。
【０００７】
ここで、前記第１ソース/ドレイン電極ないし前記第４ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称的である。
この時、前記ゲート電極は、相互平行な第１ゲート電極及び第２ゲート電極で形成されうる。
【０００８】
一方、前記第１ゲート電極と前記第２ゲート電極との間の領域と重畳され、前記第１活性領域と絶縁された第１オフセット電極、及び前記第１ゲート電極と前記第２ゲート電極との間の領域と重畳され、前記第２活性領域から絶縁された第２オフセット電極をさらに備えうる。
【０００９】
本発明の他の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳し、順次に配された第１活性領域、第２活性領域及び第３活性領域を備える活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記第１活性領域と電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、前記第２活性領域と電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極、及び前記第３活性領域と電気的に連結された第５ソース/ドレイン電極及び第６ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるＴＦＴを提供する。
【００１０】
ここで、前記第１ソース/ドレイン電極ないし前記第４ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
【００１１】
本発明のさらに他の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳し、順次に配された第１活性領域、第２活性領域、第３活性領域及び第４活性領域を備える活性層と、前記ゲート電極と前記活性層間のゲート絶縁膜と、前記第１活性領域と電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、前記第２活性領域と電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極、前記第３活性領域と電気的に連結された第５ソース/ドレイン電極及び第６ソース/ドレイン電極、及び前記第４活性領域と電気的に連結された第７ソース/ドレイン電極及び第８ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるＴＦＴを提供する。
【００１２】
ここで、前記第３ソース/ドレイン電極ないし前記第６ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
【００１３】
本発明のさらに他の一側面によって、相互平行な第１ゲート電極及び第２ゲート電極を備えるゲート電極と、前記第１ゲート電極及び前記第２ゲート電極とそれぞれ一部重畳する活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記活性層と電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるＴＦＴを提供する。
【００１４】
ここで、前記第１ソース/ドレイン電極は、前記第１ゲート電極と一部重畳し、前記第２ソース/ドレイン電極は、前記第２ゲート電極と一部重畳する。前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
この時、前記第１ゲート電極と前記第２ゲート電極との間の領域と重畳し、前記活性層から絶縁されたオフセット電極をさらに備えうる。
【発明の効果】
【００１５】
本発明のＴＦＴは、ゲート電極に対してオフセットされたソース/ドレイン電極及びゲート電極と一部重畳するソース/ドレイン電極をいずれも含むことによって、オフ電流を減少させ、オン電流を増加させると同時に、ゲート電極及びソース/ドレイン電極の配置を全体的に左右対称にすることによって、印加電圧に対称的な電流の特性を有するＴＦＴを提供できる。
【図面の簡単な説明】
【００１６】
【図１Ａ】本発明の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図１Ｂ】図１ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。
【図１Ｃ】図１ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。
【図２Ａ】本発明の他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図２Ｂ】図２ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。
【図２Ｃ】図２ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。
【図３Ａ】本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図３Ｂ】図３ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。
【図３Ｃ】図３ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。
【図３Ｄ】図３ＡのＩＩＩ−ＩＩＩ線に沿って切り取ったＴＦＴの断面図である。
【図４Ａ】本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図４Ｂ】図４ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。
【図４Ｃ】図４ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。
【図５Ａ】本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図５Ｂ】図５ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。
【図５Ｃ】図５ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。
【図６Ａ】本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図６Ｂ】図６ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。
【図７Ａ】本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図７Ｂ】図７ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。
【図８】本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図９】本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域のレイアウト図である。
【図１０】本発明の一実施例及び比較例によるＴＦＴのゲート電圧Ｖｇに対するチャネル電流Ｉｄｓの特性をシミュレーションして比較したグラフである。
【発明を実施するための形態】
【００１７】
以下、添付した図面を参照して、本発明の望ましい実施例を詳細に説明する。しかし、本発明は、ここで説明される実施例に限定されず、他の形態に具体化されることもある。むしろ、ここで紹介される実施例は、開示された内容が徹底的かつ完全になるように、そして、当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張された。明細書全体にわたって、同じ参照番号は、同じ構成要素を表す。
【００１８】
本明細書で、ソース電極とドレイン電極とを区別せず、ソース/ドレイン電極と表す。ディスプレイ素子の場合に、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の動作で印加される電圧によって、いずれか一つの電極がソース電極となってもよく、ドレイン電極となってもよいためである。
【００１９】
また、本明細書で、オフセット領域は、ソース/ドレイン電極とゲート電極とが離隔している所のチャネル領域であって、ゲート電極と重畳されず、ゲート電圧によって直接的にチャネル領域の抵抗が減少せず、ソース/ドレイン電極より高抵抗を維持する部分を意味する。一方、本明細書で、重畳領域は、ソース/ドレイン電極とゲート電極とが重畳された領域を意味する。
【００２０】
図１Ａは、本発明の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域１００のレイアウト図である。図１Ｂは、図１ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。図１Ｃは、図１ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。
【００２１】
図１Ａ、図１Ｂ及び図１Ｃを参照して、ＴＦＴの垂直構造を説明すれば、基板１１１上にゲート電極１２１が形成されており、ゲート電極１２１上にゲート絶縁膜１２３が形成されている。ゲート絶縁膜１２３上に活性層１２５が形成されており、活性層１２５上にソース/ドレイン電極１３３ａ,１３３ｂが形成されている。活性層１２５とソース/ドレイン電極１３３ａ,１３３ｂとの間には、オーミックコンタクト層１３１が形成されている。基板１１１は、ガラス、石英、プラスチック材質が使われ、シリコン、セラミックまたは金属のような他の材質も使われうる。ゲート電極１２１は、導電性物質で形成でき、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｌ、Ｍｏ、Ｑ、Ｔｉまたはこれらの合金で形成されうるが、これに限定されない。ゲート絶縁膜１２３は、シリコン酸化膜、シリコン窒化膜のような絶縁膜で形成できる。活性層１２５の物質は、非晶質シリコン、多結晶シリコン、マイクロ結晶性シリコン、酸化物半導体または有機半導体で形成されうる。ソース/ドレイン電極１３３ａ,１３３ｂは、ゲート電極と同様に、導電性物質で形成され、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｌ、Ｍｏ、Ｑ、Ｔｉまたはこれらの合金を含んで多様な材料で形成されうる。オーミックコンタクト層１３１は、ソース/ドレイン電極１３３ａ,１３３ｂと活性層１２５との間のオーミックコンタクトを形成するための層であって、例えば、高濃度にドーピングされた非晶質シリコン層で形成できる。
【００２２】
図１Ａに示したように、活性領域１００を斜め対称（diagonally symmetrical）である第１活性領域１００Ａと第２活性領域１００Ｂとに任意に区分できる。
第１活性領域１００Ａでは、図１Ｂに示したように、第１ソース/ドレイン電極１３３ａは、ゲート電極１２１の一部と重畳し、第２ソース/ドレイン電極１３３ｂは、ゲート電極１２１とｄ１ほど離隔して位置する。
【００２３】
第１活性領域１００Ａの活性層１２５には、第１ソース/ドレイン電極１３３ａ下の第１ソース/ドレイン領域１２５ａ、第２ソース/ドレイン電極１３３ｂ下の第２ソース/ドレイン領域１２５ｂ、及びこれら間の第１チャネル領域１２５ｃｈ_１が存在する。第１チャネル領域１２５ｃｈ_１は、ゲート電極１２１と第２ソース/ドレイン電極１３３ｂとの間のオフセット領域(図示せず)を備える。
【００２４】
第２活性領域１００Ｂでは、図１Ｃに示したように、第３ソース/ドレイン電極１３３ｃは、ゲート電極１２１とｄ１ほど離隔しており、第４ソース/ドレイン電極１３３ｄは、ゲート電極１２１と一部重畳する。
【００２５】
第２活性領域１００Ｂの活性層１２５には、第３ソース/ドレイン電極１３３ｃ下の第３ソース/ドレイン領域１２５ｃ、第４ソース/ドレイン電極１３３ｄ下の第４ソース/ドレイン領域１２５ｄ、及びこれら間の第２チャネル領域１２５ｃｈ_２が存在する。第２チャネル領域１２５ｃｈ_２は、第３ソース/ドレイン電極１３３ｃとゲート電極１２１との間のオフセット領域(図示せず)を備える。
【００２６】
第１活性領域１００Ａの第１ソース/ドレイン電極１３３ａ及び第２ソース/ドレイン電極１３３ｂの配置は、第２活性領域１００Ｂの第３ソース/ドレイン電極１３３ｃ及び第４ソース/ドレイン電極１３３ｄの配置と斜め対称（diagonally symmetrical）である。
【００２７】
第１活性領域１００Ａの第１ソース/ドレイン電極１３３ａと第２活性領域１００Ｂの第３ソース/ドレイン電極１３３ｃとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第１活性領域１００Ａの第２ソース/ドレイン電極１３３ｂと第２活性領域１００Ｂの第４ソース/ドレイン電極１３３ｄとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【００２８】
第１活性領域１００Ａで第２ソース/ドレイン電極１３３ｂに高電圧が印加されれば、第１ソース/ドレイン領域１２５ａから第１チャネル領域１２５ｃｈ_１を通過して第２ソース/ドレイン領域１２５ｂに電流が流れる。この時、第１チャネル領域１２５ｃｈ_１内のオフセット領域は、高電界がチャネル領域１２５ｃｈ_１にかかることを防止する役割を行う。したがって、前記構造は、ＴＦＴの劣化を防止し、オフ電流特性を向上させうる。一方、第１ソース/ドレイン領域１２５ａは、ゲート電極１２１と重畳されて、オン電流を向上させうる。
【００２９】
一方、電圧の印加方向が変わって、第１活性領域１００Ａで第１ソース/ドレイン電極１３３ａに同じ電圧が印加されれば、第２ソース/ドレイン領域１２５ｂから第１チャネル領域１２５ｃｈ_１を通過して第１ソース/ドレイン領域１２５ａに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域１２５ａに対するオフセット領域の相対的な位置が、第２ソース/ドレイン電極１３３ｂに高電圧が印加された場合と異なるので、第１チャネル領域１２５ｃｈ_１に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【００３０】
すなわち、第１活性領域１００Ａのみを考慮すれば、同じ大きさの電圧が第１ソース/ドレイン電極１３３ａに印加される場合、及び第２ソース/ドレイン電極１３３ｂに印加される場合に、電圧が印加される電極に対するチャネル領域１２５ｃｈ_１内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わり、結果的に、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的ではない。電流が非対称的ならば、階調表現のエラーが発生し、これにより、ディスプレイの不良が発生する問題がある。
【００３１】
次に、第１活性領域１００Ａと第２活性領域１００Ｂとを備える活性領域１００全体を考慮する。第２活性領域１００Ｂのレイアウトは、第１活性領域１００Ａのレイアウトと上下左右が対称である。したがって、第１活性領域１００Ａの第２ソース/ドレイン電極１３３ｂに高電圧がかかる場合、第１活性領域１００Ａを流れる電流は、第２活性領域１００Ｂの第３ソース/ドレイン電極１３３ｃに同じ電圧がかかる場合、第２活性領域１００Ｂを流れる電流と大きさが同じである。また、第１活性領域１００Ａの第１ソース/ドレイン電極１３３ａに高電圧がかかる場合、第１活性領域１００Ａを流れる電流は、第２活性領域１００Ｂの第４ソース/ドレイン電極１３３ｄに同じ電圧がかかる場合、第２活性領域１００Ｂを流れる電流と大きさが同じである。
【００３２】
したがって、第１活性領域１００Ａの第２ソース/ドレイン電極１３３ｂと第２活性領域１００Ｂの第４ソース/ドレイン電極１３３ｄとに高電圧が印加される場合の活性領域１００全体を流れる電流の大きさは、第１活性領域１００Ａの第１ソース/ドレイン電極１３３ａと第２活性領域１００Ｂの第３ソース/ドレイン電極１３３ｃとに高電圧が印加される場合の活性領域１００全体を流れる電流の大きさと同じである。すなわち、全体の活性領域１００を流れる総電流で、電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であるので、印加電圧に対称的である。
【００３３】
代わりに、第１活性領域１００Ａの電流の流れと第２活性領域１００Ｂの電流の流れとが、互いに影響を受けないように、第１活性領域１００Ａと第２活性領域１００Ｂとを相互絶縁させうる。第１活性領域１００Ａと第２活性領域１００Ｂとの絶縁は、例えば、活性層１２５内に絶縁膜を導入することによってなされうる。一方、導入する絶縁膜の形態によって、第１活性領域１００Ａと第２活性領域１００Ｂとの形態は、変化しうる。
【００３４】
代わりに、活性領域１００内で、第１ソース/ドレイン電極１３３ａと第３ソース/ドレイン電極１３３ｃとが連結され、第２ソース/ドレイン電極１３３ｂと第４ソース/ドレイン電極１３３ｄとが連結されうる。このように、ソース/ドレイン電極が連結されても、オフセット領域、重畳領域及び対称性が維持されうるので、本発明の特徴を維持しうる。一方、第１活性領域１００Ａと第２活性領域１００Ｂとを絶縁すると同時に、ソース/ドレイン電極を活性領域２００内で連結される。
【００３５】
図２Ａは、本発明の他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域２００のレイアウト図である。図２Ｂは、図２ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。図２Ｃは、図２ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。本実施例の垂直積層構造は、図１Ａ、図１Ｂ及び図１ＣのＴＦＴの垂直積層構造と同じであるので、説明を省略する。
【００３６】
図２Ａに示したように、活性領域２００を、第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃに任意に区分できる。
第１活性領域２００Ａと第３活性領域２００Ｃとのレイアウトは、同一であり、第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃのレイアウトは、それぞれ左右対称である。
【００３７】
第１活性領域２００Ａでは、図２Ｂに示したように、ゲート電極２２１に相互対称である第１ソース/ドレイン電極２３３ａと第２ソース/ドレイン電極２３３ｂとが、それぞれゲート電極２２１の一部と重畳している。
【００３８】
第１活性領域２００Ａの活性層２２５には、第１ソース/ドレイン電極２３３ａ下の第１ソース/ドレイン領域２２５ａ、第２ソース/ドレイン電極２３３ｂ下の第２ソース/ドレイン領域２２５ｂ及びこれら間の第１チャネル領域２２５ｃｈ_１が存在する。
【００３９】
第２活性領域２００Ｂでは、図２Ｃに示したように、ゲート電極２２１に相互対称である第３ソース/ドレイン電極２３３ｃと第４ソース/ドレイン電極２３３ｄとが、それぞれゲート電極２２１とｄ２ほど離隔している。
【００４０】
第２活性領域２００Ｂの活性層２２５には、第３ソース/ドレイン電極２３３ｃ下の第３ソース/ドレイン領域２２５ｃ、第４ソース/ドレイン電極２３３ｄ下の第４ソース/ドレイン領域２２５ｄ及びこれら間の第２チャネル領域２２５ｃｈ_２が存在する。第２チャネル領域２２５ｃｈ_２は、第３ソース/ドレイン電極２３３ｃとゲート電極２２１との間のオフセット領域(図示せず)、及びゲート電極２２１と第４ソース/ドレイン電極２３３ｄとの間のオフセット領域(図示せず)を備える。
【００４１】
第３活性領域２００Ｃでは、図２Ｃに示したように、ゲート電極２２１に相互対称である第５ソース/ドレイン電極２３３ｅと第６ソース/ドレイン電極２３３ｆとが、それぞれゲート電極２２１の一部と重畳している。第３活性領域２００Ｃのソース/ドレイン電極の配置は、第１活性領域２００Ａのソース/ドレイン配置と同一である。
【００４２】
第３活性領域２００Ｃの活性層２２５には、第５ソース/ドレイン電極２３３ｅ下の第５ソース/ドレイン領域２２５ｅ、第６ソース/ドレイン電極２３３ｆ下の第６ソース/ドレイン領域２２５ｆ及びこれら間の第３チャネル領域２２５ｃｈ_３が存在する。
【００４３】
第１活性領域２００Ａの第１ソース/ドレイン電極２３３ａ、第２活性領域２００Ｂの第３ソース/ドレイン電極２３３ｃ及び第３活性領域２００Ｃの第５ソース/ドレイン電極２３３ｅは、電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第１活性領域２００Ａの第２ソース/ドレイン電極２３３ｂ、第２活性領域２００Ｂの第４ソース/ドレイン電極２３３ｄ及び第３活性領域２００Ｃの第６ソース/ドレイン電極２３３ｆは、電気的に連結されており、同じソースから同じ電圧が印加される。
【００４４】
第１活性領域２００Ａで、第１ソース/ドレイン電極２３３ａ及び第２ソース/ドレイン電極２３３ｂがゲート電極２２１に相互対称であり、第２活性領域２００Ｂで第３ソース/ドレイン電極２３３ｃ及び第４ソース/ドレイン電極２３３ｄがゲート電極２２１に相互対称であり、第３活性領域２００Ｃで、第５ソース/ドレイン電極２３３ｅ及び第６ソース/ドレイン電極２３３ｆがゲート電極２２１に相互対称であるので、ソース/ドレイン電極２３３ａ〜２３３ｆに印加される電圧の方向が変わっても、活性領域２００の全体を流れる電流は、対称性を有する。
【００４５】
この時、第１活性領域２００Ａと第３活性領域２００Ｃとでは、ソース/ドレイン領域２２５ａ,２２５ｂ,２２５ｅ,２２５ｆがゲート電極２２１の両側と重畳するので、第１活性領域２００Ａと第３活性領域２００Ｃとは、オン電流を大きくするのに寄与する。第２活性領域２００Ｂでは、ソース/ドレイン電極２３３ｃ,２３３ｄが、ゲート電極２２１と離隔していて、第２チャネル領域２２５ｃｈ_２内にオフセット領域(図示せず）が存在するので、電圧印加に対してチャネル領域２２５ｃｈ_２に高電界がかかることを防止できる。したがって、活性領域２００全体を考慮すれば、ＴＦＴの劣化を防止し、オフ電流特性を向上させうる。
【００４６】
第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃは、それぞれゲート電極２２１に対称であるので、全体の活性領域２００を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。したがって、第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃの構造によって、本実施例の高電圧ＴＦＴは、電圧印加の方向に関係なく、同じ大きさの電圧印加に対して活性領域２００を流れる電流の大きさは、一定であり、オフ電流特性とオン電流特性とが向上しうる。
【００４７】
一方、第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃの電流の流れが相互影響を受けないように、第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃを相互絶縁させうる。第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃの絶縁は、例えば、活性層２２５内に絶縁膜を導入することによってなされうる。一方、導入する絶縁膜の形態によって、第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃの形態は、変化しうる。
【００４８】
代わりに、活性領域２００内で、第１ソース/ドレイン電極２３３ａ、第３ソース/ドレイン電極２３３ｃ及び第５ソース/ドレイン電極２３３ｅが連結され、第２ソース/ドレイン電極２３３ｂ、第４ソース/ドレイン電極２３３ｄ及び第６ソース/ドレイン電極２３３ｄが連結されうる。このように、ソース/ドレイン電極が連結されても、オフセット領域、重畳領域及び対称性が維持されうるので、本発明の特徴を維持しうる。一方、第１活性領域２００Ａ、第２活性領域２００Ｂ及び第３活性領域２００Ｃを絶縁すると同時に、ソース/ドレイン電極を活性領域２００内で連結できる。
【００４９】
図３Ａは、本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域３００のレイアウト図である。図３Ｂは、図３ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。図３Ｃは、図３ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。図３Ｄは、図３ＡのＩＩＩ−ＩＩＩ線に沿って切り取ったＴＦＴの断面図である。本実施例のＴＦＴの垂直積層構造は、図１Ａ、図１Ｂ及び図１ＣのＴＦＴの垂直積層構造と同じであるので、説明を省略する。
【００５０】
図３Ａに示したように、活性領域３００を、第１活性領域３００Ａ、第２活性領域３００Ｂ、第３活性領域３００Ｃ及び第４活性領域３００Ｄに区分しうる。
第１活性領域３００Ａ及び第４活性領域３００Ｄのレイアウトは、相互同一であり、左右対称である。第２活性領域３００Ｂ及び第３活性領域３００Ｃのレイアウトは、相互左右対称である。
【００５１】
第１活性領域３００Ａでは、図３Ｂに示したように、ゲート電極３２１に相互対称である第１ソース/ドレイン電極３３３ａと第２ソース/ドレイン電極３３３ｂとが、それぞれゲート電極３２１の一部と重畳している。
【００５２】
第１活性領域３００Ａの活性層３２５には、第１ソース/ドレイン電極３３３ａ下の第１ソース/ドレイン領域３２５ａ、第２ソース/ドレイン電極３３３ｂ下の第２ソース/ドレイン領域３２５ｂ及びこれら間の第１チャネル領域３２５ｃｈ_１が存在する。
【００５３】
第２活性領域３００Ｂでは、図３Ｃに示したように、第３ソース/ドレイン電極３３３ｃは、ゲート電極３２１の一部と重畳し、第４ソース/ドレイン電極３３３ｄは、ゲート電極３２１とｄ３ほど離隔して位置する。
【００５４】
第２活性領域３００Ｂの活性層３２５には、第３ソース/ドレイン電極３３３ｃ下の第３ソース/ドレイン領域３２５ｃ、第４ソース/ドレイン電極３３３ｄ下の第４ソース/ドレイン領域３２５ｄ及びこれら間の第２チャネル領域３２５ｃｈ_２が存在する。第２チャネル領域３２５ｃｈ_２は、ゲート電極３２１と第４ソース/ドレイン電極３３３ｄとの間のオフセット領域(図示せず)を備える。
【００５５】
第３活性領域３００Ｃでは、図３Ｄに示したように、第５ソース/ドレイン電極３３３ｅは、ゲート電極３２１とｄ３ほど離隔しており、第６ソース/ドレイン電極３３３ｆは、ゲート電極３２１と一部重畳する。
【００５６】
第３活性領域３００Ｃの活性層３２５には、第５ソース/ドレイン電極３３３ｅ下の第５ソース/ドレイン領域３２５ｅ、第６ソース/ドレイン電極３３３ｆ下の第６ソース/ドレイン領域３２５ｆ及びこれら間の第３チャネル領域３２５ｃｈ_３が存在する。第３チャネル領域３２５ｃｈ_３は、第５ソース/ドレイン電極３３３ｅとゲート電極３２１との間のオフセット領域(図示せず)を備える。
【００５７】
第２活性領域３００Ｂの第３ソース/ドレイン電極３３３ｃ及び第４ソース/ドレイン電極３３３ｄの配置は、第３活性領域３００Ｃの第５ソース/ドレイン電極３３３ｅ及び第６ソース/ドレイン電極３３３ｆの配置と斜め対称（diagonally symmetrical）である。
【００５８】
第４活性領域３００Ｄでは、ゲート電極３２１に相互対称である第７ソース/ドレイン電極３３３ｇと第８ソース/ドレイン電極３３３ｈとが、それぞれゲート電極３２１の一部と重畳している。第４活性領域３００Ｄの第７ソース/ドレイン電極３３３ｇ及び第８ソース/ドレイン電極３３３ｈの配置は、第１活性領域３００Ａの第１ソース/ドレイン電極３３３ａ及び第２ソース/ドレイン電極３３３ｂの配置と同一である。
【００５９】
第１活性領域３００Ａの第１ソース/ドレイン電極３３３ａ、第２活性領域３００Ｂの第３ソース/ドレイン電極３３３ｃ、第３活性領域３００Ｃの第５ソース/ドレイン電極３３３ｅ及び第４活性領域３００Ｄの第７ソース/ドレイン電極３３３ｇは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第１活性領域３００Ａの第２ソース/ドレイン電極３３３ｂ、第２活性領域３００Ｂの第４ソース/ドレイン電極３３３ｄ、第３活性領域３００Ｃの第６ソース/ドレイン電極３３３ｆ及び第４活性領域３００Ｄの第８ソース/ドレイン電極３３３ｈは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【００６０】
この時、第１活性領域３００Ａ及び第４活性領域３００Ｄでは、ソース/ドレイン領域３２５ａ,３２５ｂ,３２５ｇ,３２５ｈがゲート電極３２１の両側と重畳するので、第１活性領域３００Ａ及び第４活性領域３００Ｄは、オン電流を大きくするに寄与する。第２活性領域３００Ｂでは、第４ソース/ドレイン電極３３３ｄがゲート電極３２１と離隔して、第２チャネル領域３２５ｃｈ_２内にオフセット領域(図示せず）が存在し、第３活性領域３００Ｃでは、第５ソース/ドレイン電極３３３ｅがゲート電極３２１と離隔して、第３チャネル領域３２５ｃｈ_３内にオフセット領域(図示せず）が存在する。したがって、第２活性領域３００Ｂ及び第３活性領域３００Ｃは、オフセット領域(図示せず）の存在によって、第２チャネル領域３２５ｃｈ_２及び第３チャネル領域３２５ｃｈ_２に高電界がかかることを防止でき、活性領域３００全体を考慮すれば、ＴＦＴの劣化を防止し、オフ電流特性の向上に寄与できる。
【００６１】
第１活性領域３００Ａと第４活性領域３００Ｄとが相互同一であり、左右対称であり、第２活性領域３００Ｂ及び第３活性領域３００Ｃは、相互左右対称であるので、活性領域３００を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。したがって、第１活性領域３００Ａ、第２活性領域３００Ｂ、第３活性領域３００Ｃ及び第４活性領域３００Ｄの構造によって、本実施例の高電圧ＴＦＴは、電圧印加の方向に関係なく、活性領域３００を流れる電流の大きさは、一定であり、オフ電流特性とオン電流特性とが向上しうる。
【００６２】
一方、第１活性領域３００Ａ、第２活性領域３００Ｂ、第３活性領域３００Ｃ及び第４活性領域３００Ｄの電流の流れが相互影響を受けないように、第１活性領域３００Ａ、第２活性領域３００Ｂ、第３活性領域３００Ｃ及び第４活性領域３００Ｄを相互絶縁させうる。
【００６３】
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域３００内で連結でき、この時、活性領域３００Ａ,３００Ｂ,３００Ｃ,３００Ｄを相互絶縁させることもできる。
【００６４】
図４Ａは、本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域４００のレイアウト図である。図４Ｂは、図４ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。図４Ｃは、図４ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。本実施例のＴＦＴの垂直積層構造は、図１Ａ、図１Ｂ及び図１ＣのＴＦＴの垂直積層構造と同じであるので、説明を省略する。
【００６５】
図４Ａに示したように、活性領域４００を相互上下左右対称である第１活性領域４００Ａと第２活性領域４００Ｂとに任意に区分しうる。本実施例のＴＦＴは、一つの活性領域内に２個の平行なゲート電極を有する二重ゲート構造を有する。
【００６６】
第１活性領域４００Ａでは、図４Ｂに示したように、第１ソース/ドレイン電極４３３ａは、第１ゲート電極４２１ａの一部と重畳し、第２ソース/ドレイン電極４３３ｂは、第２ゲート電極４２１ｂとｄ４ほど離隔して位置する。したがって、活性層４２５には、第１ゲート電極４２１ａ下の第１ソース/ドレイン領域４２５ａ、第２ゲート電極４２１ｂ下の第２ソース/ドレイン領域４２５ｂ及びこれら間の第１チャネル領域４２５ｃｈ_１が存在する。第１チャネル領域４２５ｃｈ_１は、第１ゲート電極４２１ａと第２ゲート電極４２１ｂとの間のオフセット領域(図示せず)、及び第２ゲート電極４２１ｂと第２ソース/ドレイン電極４３３ｂとの間のオフセット領域(図示せず)を備える。
【００６７】
第２活性領域４００Ｂでは、図４Ｃに示したように、第３ソース/ドレイン電極４３３ｃは、第１ゲート電極４２１ａの一部と重畳し、第４ソース/ドレイン電極４３３ｄは、第２ゲート電極４２１ｂとｄ４ほど離隔して位置する。したがって、活性層４２５には、第１ゲート電極４２１ａ下の第３ソース/ドレイン領域４２５ｃ、第２ゲート電極４２１ｂ下の第４ソース/ドレイン領域４２５ｄ及びこれら間の第２チャネル領域４２５ｃｈ_２が存在する。第２チャネル領域４２５ｃｈ_２は、第３ソース/ドレイン電極４３３ｃと第１ゲート電極４２１ａとの間のオフセット領域(図示せず)、及び第１ゲート電極４２１ａと第２ゲート電極４２１ｂとの間のオフセット領域(図示せず)を備える。
【００６８】
第１活性領域４００Ａの第１ソース/ドレイン電極４３３ａ及び第２ソース/ドレイン電極４３３ｂの配置は、第２活性領域４００Ｂの第３ソース/ドレイン電極４３３ｃ及び第４ソース/ドレイン電極４３３ｄの配置と左右対称である。また、第１ゲート電極４２１ａと第２ゲート電極４２１ｂとも、活性領域４００内で相互に斜め対称（diagonally symmetrical）である。
【００６９】
第１活性領域４００Ａの第１ソース/ドレイン電極４３３ａと第２活性領域４００Ｂの第３ソース/ドレイン電極４３３ｃとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第１活性領域４００Ａの第２ソース/ドレイン電極４３３ｂと第２活性領域４００Ｂの第４ソース/ドレイン電極４３３ｄとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【００７０】
第１活性領域４００Ａから第２ソース/ドレイン電極４３３ｂに高電圧が印加されれば、第１ソース/ドレイン領域４２５ａから第１チャネル領域４２５ｃｈ_１を通過して、第２ソース/ドレイン領域４２５ｂに電流が流れる。この時、多重ゲート電極４２１ａ,４２１ｂは、オフ電流を低める役割を行い、第１チャネル領域４２５ｃｈ_１内のオフセット領域は、高電界がチャネル領域４２５ｃｈ_１にかかることを防止する役割を行う。したがって、前記構造は、ＴＦＴの劣化を防止し、オフ電流特性を向上させうる。一方、第１ソース/ドレイン領域４２５ａは、第１ゲート電極４２１ａと重畳して、オン電流を向上させうる。
【００７１】
一方、電圧の印加方向が変わって、第１活性領域４００Ａから第１ソース/ドレイン電極４３３ａに高電圧が印加されれば、第２ソース/ドレイン領域４２５ｂから第２チャネル領域４２５ｃｈ_２を通過して、第１ソース/ドレイン領域４２５ａに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域４２５ａに対するオフセット領域の相対的な位置が、第２ソース/ドレイン電極４３３ｂに高電圧が印加された場合と異なるので、第２チャネル領域４２５ｃｈ_２に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【００７２】
すなわち、第１活性領域４００Ａのみを考慮すれば、同じ大きさの電圧が第１ゲート電極４２１ａに印加される場合と第２ゲート電極４２１ｂに印加される場合とで、電圧が印加される電極に対するチャネル領域４２５ｃｈ_１,４２５ｃｈ_２内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わって、結果として、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的でない。
【００７３】
次に、第１活性領域４００Ａと第２活性領域４００Ｂとを備える活性領域４００全体を考慮する。第２活性領域４００Ｂのレイアウトは、第１活性領域４００Ａのレイアウトと上下左右が対称である。したがって、第１活性領域４００Ａの第２ソース/ドレイン電極４３３ｂに高電圧がかかる場合、第１活性領域４００Ａを流れる電流は、第２活性領域４００Ｂの第３ソース/ドレイン電極４３３ｃに同じ電圧がかかる場合、第２活性領域４００Ｂを流れる電流と大きさが同じである。また、第１活性領域４００Ａの第１ソース/ドレイン電極４３３ａに高電圧がかかる場合、第１活性領域４００Ａを流れる電流は、第２活性領域４００Ｂの第４ソース/ドレイン電極４３３ｄに同じ電圧がかかる場合、第２活性領域４００Ｂを流れる電流と大きさが同じである。
【００７４】
したがって、第１活性領域４００Ａの第２ソース/ドレイン電極４３３ｂと、第２活性領域４００Ｂの第４ソース/ドレイン電極４３３ｄとに高電圧が印加される場合の第１活性領域４００Ａ及び第２活性領域４００Ｂ全体を流れる電流の大きさは、第１活性領域４００Ａの第１ソース/ドレイン電極４３３ａと、第２活性領域４００Ｂの第３ソース/ドレイン電極４３３ｃとに高電圧が印加される場合の第１活性領域４００Ａ及び第２活性領域４００Ｂ全体を流れる電流の大きさと同じである。すなわち、全体の活性領域４００を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。
【００７５】
一方、第１活性領域４００Ａ及び第２活性領域４００Ｂの電流の流れが相互影響を受けないように、第１活性領域４００Ａ及び第２活性領域４００Ｂを相互絶縁させうる。
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域４００内で連結でき、この時、活性領域４００Ａ,４００Ｂを相互絶縁させることもできる。
【００７６】
図５Ａは、本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域５００のレイアウト図である。図５Ｂは、図５ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。図５Ｃは、図５ＡのＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図である。本実施例のＴＦＴの垂直積層構造は、図４Ａ、図４Ｂ及び図４ＣのＴＦＴの垂直積層構造と同じであるので、説明を省略する。
【００７７】
図５Ａに示したように、活性領域５００を相互上下左右対称である第１活性領域５００Ａと第２活性領域５００Ｂとに任意に区分しうる。本実施例のＴＦＴは、二重ゲート電極の間にオフセット電極が形成されている点で、図４Ａ、図４Ｂ及び図４ＣのＴＦＴと異なり、他の構造は、図４Ａ、図４Ｂ及び図４ＣのＴＦＴと同一である。
【００７８】
図５Ａに示したように、活性領域５００を相互上下左右対称である第１活性領域５００Ａと第２活性領域５００Ｂとに任意に区分しうる。本実施例のＴＦＴは、一つの活性領域内に２個の平行なゲート電極を有する二重ゲート構造を有する。
第１活性領域５００Ａでは、図５Ｂに示したように、第１ソース/ドレイン電極５３３ａは、第１ゲート電極５２１ａの一部と重畳し、第２ソース/ドレイン電極５３３ｂは、第２ゲート電極５２１ｂとｄ５ほど離隔して位置する。
【００７９】
活性層５２５には、第１ゲート電極５２１ａ下の第１ソース/ドレイン領域５２５ａ、第２ゲート電極５２１ｂ下の第２ソース/ドレイン領域５２５ｂ及びこれら間の第１チャネル領域５２５ｃｈ_１が存在する。第１チャネル領域５２５ｃｈ_１は、第１ゲート電極５２１ａと第２ゲート電極５２１ｂとの間のオフセット領域(図示せず)、及び第２ゲート電極５２１ｂと第２ソース/ドレイン電極５３３ｂとの間のオフセット領域(図示せず)を備える。
【００８０】
一方、第１ゲート電極５２１ａと第２ゲート電極５２１ｂとの間の領域に、第１オフセット電極５３３ｏ_１がチャネル層５２５から絶縁されて位置する。第１オフセット電極５３３ｏ_１は、ゲート電極５２１ａ,５２１ｂと電気的に連結されている。
第２活性領域５００Ｂでは、図５Ｃに示したように、第３ソース/ドレイン電極５３３ｃは、第１ゲート電極５２１ａの一部と重畳し、第４ソース/ドレイン電極５３３ｄは、第２ゲート電極５２１ｂとｄ４ほど離隔して位置する。
【００８１】
第２活性領域５００Ｂの活性層５２５には、第１ゲート電極５２１ａ下の第３ソース/ドレイン領域５２５ｃ、第２ゲート電極５２１ｂ下の第４ソース/ドレイン領域５２５ｄ及びこれら間の第２チャネル領域５２５ｃｈ_２が存在する。第２チャネル領域５２５ｃｈ_２は、第３ソース/ドレイン電極５３３ｃと第１ゲート電極５２１ａとの間のオフセット領域(図示せず)、及び第１ゲート電極５２１ａと第２ゲート電極５２１ｂとの間のオフセット領域(図示せず)を備える。
【００８２】
一方、第１ゲート電極５２１ａと第２ゲート電極５２１ｂとの間の領域に、第２オフセット電極５３３ｏ_２がチャネル層５２５から絶縁されて位置する。第２オフセット電極５３３ｏ_１は、ゲート電極５２１ａ,５２１ｂと電気的に連結されている。
【００８３】
第１活性領域５００Ａの第１ソース/ドレイン電極５３３ａ及び第２ソース/ドレイン電極５３３ｂの配置は、第２活性領域５００Ｂの第３ソース/ドレイン電極５３３ｃ及び第４ソース/ドレイン電極５３３ｄの配置と左右対称である。また、第１ゲート電極５２１ａと第２ゲート電極５２１ｂとも、活性領域５００内で相互に斜め対称（diagonally symmetrical）である。
【００８４】
第１活性領域５００Ａの第１ソース/ドレイン電極５３３ａと第２活性領域５００Ｂの第３ソース/ドレイン電極５３３ｃとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第１活性領域５００Ａの第２ソース/ドレイン電極５３３ｂと第２活性領域５００Ｂの第４ソース/ドレイン電極５３３ｄとは、相互に電気的に連結されており、同じソースから同じ電圧が印加される。
【００８５】
第１活性領域５００Ａから第２ソース/ドレイン電極５３３ｂに高電圧が印加されれば、第１ソース/ドレイン領域５２５ａから第１チャネル領域５２５ｃｈ_１を通過して、第２ソース/ドレイン領域５２５ｂに電流が流れる。この時、多重ゲート電極５２１ａ,５２１ｂは、オフ電流を低める役割を行い、第１チャネル領域５２５ｃｈ_１内のオフセット領域は、高電界がチャネル領域５２５ｃｈ_１にかかることを防止する役割を行う。一方、第１オフセット電極５３３ｏ_１は、第１ゲート電極５２１ａと第２ゲート電極５２１ｂとの間のオフセット領域(図示せず）の抵抗を制御して、オフセット領域(図示せず)を流れる電流の流れを円滑に制御しうる。したがって、前記構造は、ＴＦＴの劣化を防止し、オフ電流Ｉｏｆｆ特性を向上させうる。一方、第１ソース/ドレイン領域５２５ａは、第１ゲート電極５２１ａと重畳されて、オン電流Ｉｏｎを向上させうる。
【００８６】
一方、電圧の印加方向が変わって、第１活性領域５００Ａから第１ソース/ドレイン電極５３３ａに高電圧が印加されれば、第２ソース/ドレイン領域５２５ｂから第２チャネル領域５２５ｃｈ_２を通過して、第１ソース/ドレイン領域５２５ａに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域５２５ａに対するオフセット領域の相対的な位置が、第２ソース/ドレイン電極５３３ｂに高電圧が印加された場合と異なるので、第２チャネル領域５２５ｃｈ_２に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【００８７】
すなわち、第１活性領域５００Ａのみを考慮すれば、同じ大きさの電圧が第１ゲート電極５２１ａに印加される場合と、第２ゲート電極５２１ｂに印加される場合とで、電圧が印加される電極に対するチャネル領域５２５ｃｈ_１,５２５ｃｈ_２内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わって、結果として、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的でない。
【００８８】
今回には、第１活性領域５００Ａ及び第２活性領域５００Ｂを備える活性領域５００全体を考慮する。第２活性領域５００Ｂのレイアウトは、第１活性領域５００Ａのレイアウトと上下左右が対称である。したがって、第１活性領域５００Ａの第２ソース/ドレイン電極５３３ｂに高電圧がかかる場合、第１活性領域５００Ａを流れる電流は、第２活性領域５００Ｂの第３ソース/ドレイン電極５３３ｃに同じ電圧がかかる場合、第２活性領域５００Ｂを流れる電流と大きさが同じである。また、第１活性領域５００Ａの第１ソース/ドレイン電極５３３ａに高電圧がかかる場合、第１活性領域５００Ａを流れる電流は、第２活性領域５００Ｂの第４ソース/ドレイン電極５３３ｄに同じ電圧がかかる場合、第２活性領域５００Ｂを流れる電流と大きさが同じである。
【００８９】
したがって、第１活性領域５００Ａの第２ソース/ドレイン電極５３３ｂと第２活性領域５００Ｂの第４ソース/ドレイン電極５３３ｄとに高電圧が印加される場合の第１活性領域５００Ａ及び第２活性領域５００Ｂ全体を流れる電流の大きさは、第１活性領域５００Ａの第１ソース/ドレイン電極５３３ａと第２活性領域５００Ｂの第３ソース/ドレイン電極５３３ｃとに高電圧が印加される場合の第１活性領域５００Ａ及び第２活性領域５００Ｂ全体を流れる電流の大きさと同じである。すなわち、全体の活性領域５００を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。
【００９０】
一方、第１活性領域５００Ａ及び第２活性領域５００Ｂの電流の流れが相互影響を受けないように、第１活性領域５００Ａ及び第２活性領域５００Ｂを相互絶縁させうる。
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域５００内で連結でき、この時、活性領域５００Ａ,５００Ｂを相互絶縁させることもできる。
【００９１】
図６Ａは、本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域６００のレイアウト図である。図６Ｂは、図６ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。本実施例のＴＦＴの垂直積層構造は、図１Ａ、図１Ｂ及び図１ＣのＴＦＴの垂直積層構造と同じであるので、説明を省略する。本実施例のＴＦＴは、一つの活性領域内に２個の平行なゲート電極を有する二重ゲート構造を有する。
【００９２】
活性領域６００で、図６Ｂに示したように、第１ソース/ドレイン電極６３３ａは、第１ゲート電極６２１ａの一部と重畳し、第２ソース/ドレイン電極６３３ｂは、第２ゲート電極６２１ｂの一部と重畳する。
【００９３】
第１ソース/ドレイン電極６３３ａは、第２ゲート電極６２１ｂとはｄ６ほど離隔しているので、第１ソース/ドレイン電極６３３ａは、第２ゲート電極６２１ｂとオフセットされていると見なされる。同様に、第２ソース/ドレイン電極６３３ｂは、第１ゲート電極６２１ａとはｄ６ほど離隔しているので、第２ソース/ドレイン電極６３３ｂは、第１ゲート電極６２１ａとオフセットされていると見なされる。
【００９４】
活性層６２５には、第１ゲート電極６２１ａ下の第１ソース/ドレイン領域６２５ａ、第２ゲート電極６２１ｂ下の第２ソース/ドレイン領域６２５ｂ及びこれら間のチャネル領域６２５ｃｈが存在する。チャネル領域６２５ｃｈは、第１ゲート電極６２１ａと第２ゲート電極６２１ｂとの間のオフセット領域(図示せず)を備える。
【００９５】
第１ソース/ドレイン電極６３３ａ及び第２ソース/ドレイン電極６３３ｂの配置は、活性領域６００内で相互左右対称であり、第１ゲート電極６２１ａと第２ゲート電極６２１ｂとも、活性領域６００内で相互に左右対称である。
【００９６】
活性領域６００において、第２ソース/ドレイン電極６３３ｂに高電圧が印加されれば、第１ソース/ドレイン領域６２５ａからチャネル領域６２５ｃｈを通過して、第２ソース/ドレイン領域６２５ｂに電流が流れる。この時、多重ゲート電極６２１ａ,６２１ｂは、オフ電流を低める役割を行い、チャネル領域６２５ｃｈ内のオフセット領域は、高電界がチャネル領域６２５ｃｈにかかることを防止する役割を行う。したがって、前記構造は、ＴＦＴの劣化を防止し、オフ電流特性を向上させうる。一方、第１ソース/ドレイン領域６２５ａは、第１ゲート電極６２１ａと重畳してオン電流Ｉｏｎを向上させ、同様に、第２ソース/ドレイン領域６２５ｂは、第２ゲート電極６２１ｂと重畳してオン電流を向上させうる。
【００９７】
電圧の印加方向が変わって、活性領域６００から第１ソース/ドレイン電極６３３ａに同じ電圧が印加されれば、第２ソース/ドレイン領域６２５ｂからチャネル領域６２５ｃｈを通過して、第１ソース/ドレイン領域６２５ａに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域６２５ａに対するオフセット領域の相対的な位置が、第２ソース/ドレイン電極６３３ｂに高電圧が印加された場合と同じであるので、活性領域６００を流れる電流は、第２ソース/ドレイン電極６３３ｂに高電圧が印加された場合と電流の方向は反対であり、電流の大きさは同一である。すなわち、印加電圧に対する電流の対称性が維持される。
【００９８】
図７Ａは、本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域７００のレイアウト図である。図７Ｂは、図７ＡのＩ−Ｉ線に沿って切り取ったＴＦＴの断面図である。本実施例のＴＦＴの垂直積層構造は、図１Ａ、図１Ｂ及び図１ＣのＴＦＴの垂直積層構造と同じであるので、説明を省略する。
【００９９】
本実施例のＴＦＴは、一つの活性領域内に２個の平行なゲート電極を有する二重ゲート構造を有する。
活性領域７００で、図７Ｂに示したように、第１ソース/ドレイン電極７３３ａは、第１ゲート電極７２１ａの一部と重畳し、第２ソース/ドレイン電極７３３ｂは、第２ゲート電極７２１ｂの一部と重畳する。
【０１００】
第１ソース/ドレイン電極７３３ａは、第２ゲート電極７２１ｂとはｄ７ほど離隔しているので、第１ソース/ドレイン電極７３３ａは、第２ゲート電極７２１ｂとオフセットされていると見なされる。同様に、第２ソース/ドレイン電極７３３ｂは、第１ゲート電極７２１ａとはｄ７ほど離隔しているので、第２ソース/ドレイン電極７３３ｂは、第１ゲート電極７２１ａとオフセットされていると見なされる。
【０１０１】
活性層７２５には、第１ゲート電極７２１ａ下の第１ソース/ドレイン領域７２５ａ、第２ゲート電極７２１ｂ下の第２ソース/ドレイン領域７２５ｂ及びこれらの間のチャネル領域７２５ｃｈが存在する。チャネル領域７２５ｃｈは、第１ゲート電極７２１ａと第２ゲート電極７２１ｂとの間のオフセット領域(図示せず)を備える。
一方、第１ゲート電極７２１ａと第２ゲート電極７２１ｂとの間の領域に、オフセット電極７３３ｃがチャネル層７２５から絶縁されて位置する。オフセット電極７３３ｃは、ゲート電極７２１ａ,７２１ｂと電気的に連結されている。
【０１０２】
第１ソース/ドレイン電極７３３ａ及び第２ソース/ドレイン電極７３３ｂの配置は、活性領域７００内で相互左右対称であり、第１ゲート電極７２１ａと第２ゲート電極７２１ｂとも、活性領域７００内で相互に左右対称である。
【０１０３】
活性領域７００において、第２ソース/ドレイン電極７３３ｂに高電圧が印加されれば、第１ソース/ドレイン領域７２５ａからチャネル領域７２５ｃｈを通過して、第２ソース/ドレイン領域７２５ｂに電流が流れる。この時、多重ゲート電極７２１ａ,７２１ｂは、オフ電流を低める役割を行い、チャネル領域７２５ｃｈ内のオフセット領域は、高電界がチャネル領域７２５ｃｈにかかることを防止する役割を行う。したがって、前記構造は、ＴＦＴの劣化を防止し、オフ電流特性を向上させうる。一方、オフセット電極７３３ｃは、第１ゲート電極７２１ａと第２ゲート電極７２１ｂとの間のオフセット領域(図示せず）の抵抗を制御して、オフセット領域(図示せず)を流れる電流の流れが円滑に制御しうる。また、第１ソース/ドレイン領域７２５ａは、第１ゲート電極７２１ａと重畳され、第２ソース/ドレイン領域７２５ｂは、第２ゲート電極７２１ｂと重畳されて、オン電流を向上させうる。
【０１０４】
電圧の印加方向が変わって、活性領域７００において、第１ソース/ドレイン電極７３３ａに同じ電圧が印加されれば、第２ソース/ドレイン領域７２５ｂからチャネル領域７２５ｃｈを通過して、第１ソース/ドレイン領域７２５ａに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域７２５ａに対するオフセット領域の相対的な位置が、第２ソース/ドレイン電極７３３ｂに高電圧が印加された場合と同じであるので、活性領域７００を流れる電流は、第２ソース/ドレイン電極７３３ｂに高電圧が印加された場合と電流の方向は反対であり、電流の大きさは同一である。すなわち、印加電圧に対する電流の対称性が維持される。
【０１０５】
図８は、本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域８００のレイアウト図である。任意に区分した第１活性領域８００Ａと第２活性領域８００Ｂとは、相互に斜め対称（diagonally symmetrical）である。
【０１０６】
図８の活性領域８００は、第１ソース/ドレイン電極８３３ａが、図１Ａの活性領域１００の第１ソース/ドレイン電極１３３ａと第３ソース/ドレイン電極１３３ｃとが連結された形態であり、第２ソース/ドレイン電極８３３ａは、活性領域１００の第２ソース/ドレイン電極１３３ｂと第４ソース/ドレイン電極１３３ｄとが連結された形態である点を除外すれば、活性領域１００と同じ構造である。したがって、図８のＩ−Ｉ線に沿って切り取ったＴＦＴの断面図は、図１Ｂの断面図と同じであり、図８のＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図は、図１Ｃの断面図と同じであるので、図示を省略する。
【０１０７】
第１活性領域８００Ａの第１ソース/ドレイン電極８３３ａは、ゲート電極８２１の一部と重畳し、第２ソース/ドレイン電極８３３ｂは、ゲート電極８２１とｄ８ほど離隔して位置する。第２活性領域８００Ｂの第１ソース/ドレイン電極８３３ａは、ゲート電極８２１とｄ８ほど離隔しており、第２ソース/ドレイン電極８３３ｂは、ゲート電極８２１と一部重畳する。
【０１０８】
したがって、図１Ａないし図１Ｃの活性領域１００と関連して説明したように、図８のＴＦＴは、ゲート電極８２１とｄ８ほど離隔されたオフセット領域によって、高電界がチャネル領域にかかることを防止することによって、ＴＦＴの劣化を防止し、オフ電流特性を向上させうる。また、第１ソース/ドレイン電極８３３ａと第２ソース/ドレイン電極８３３ｂとが、ゲート電極８２１と重畳された部分によって、オン電流特性を向上させうる。そして、活性領域８００の第１ソース/ドレイン電極８３３ａ、第２ソース/ドレイン電極８３３ｂ及びゲート電極８２１は、活性領域８００の中心に対称であるので、第１ソース/ドレイン電極８３３ａ、第２ソース/ドレイン電極８３３ｂに印加される電圧に対して、チャネル領域を流れる電流は、対称的である。
【０１０９】
一方、第１活性領域８００Ａと第２活性領域８００Ｂとでソース/ドレイン電極８３３ａ,８３３ｂは、連結されているが、活性層(図示せず)を絶縁させることによって、電流の流れを一定経路に制限しうる。
図９は、本発明のさらに他の一実施例によるオフセット構造を有するＴＦＴを説明するための活性領域９００のレイアウト図である。任意に区分した第１活性領域９００Ａと第２活性領域９００Ｂとは、それぞれ斜め対称（diagonally symmetrical）である。
【０１１０】
図９の第１活性領域９００Ａは、図１Ａの活性領域１００と活性領域１００の上下対称に配された活性領域とをゲート電極に沿って上下に連結した後、第１ソース/ドレイン電極１３３ａと第３ソース/ドレイン電極１３３ｃとを連続して連結し、第２ソース/ドレイン電極１３３ｂと第４ソース/ドレイン電極１３３ｄとを連続して連結したような形態である。したがって、図９のＩ−Ｉ線に沿って切り取ったＴＦＴの断面図は、図１Ｂの断面図と同じであり、図９のＩＩ−ＩＩ線に沿って切り取ったＴＦＴの断面図は、図１Ｃの断面図と同じであるので、図示を省略する。
【０１１１】
第１活性領域９００Ａで、第１ソース/ドレイン電極９３３ａの一部は、ゲート電極９２１と重畳し、第１ソース/ドレイン電極９３３ａの一部は、ゲート電極９２１とオフセットされている。また、第１活性領域９００Ａで、第２ソース/ドレイン電極９３３ｂの一部は、ゲート電極９２１と重畳し、第２ソース/ドレイン電極９３３ｂの一部は、ゲート電極９２１とオフセットされている。第２活性領域９００Ｂは、第１活性領域９００Ａを上下対称させたものと同じである。第１活性領域９００Ａ及び第２活性領域９００Ｂは、それらの中心に対称である構造である。
【０１１２】
したがって、図１Ａないし図１Ｃの活性領域１００と関連して説明したように、図９のＴＦＴは、ゲート電極９２１とｄ９ほど離隔したオフセット領域によって、高電界がチャネル領域にかかることを防止することによって、ＴＦＴの劣化を防止し、オフ電流特性を向上させうる。また、第１ソース/ドレイン電極９３３ａと第２ソース/ドレイン電極９３３ｂとが、ゲート電極９２１と重畳された部分によって、オン電流特性を向上させうる。
【０１１３】
そして、第１活性領域９００Ａ及び第２活性領域９００Ｂが、それぞれそれらの中心に対称であるので、第１ソース/ドレイン電極９３３ａ、第２ソース/ドレイン電極９３３ｂに印加される電圧に対して、チャネル領域を流れる電流は、対称的である。
【０１１４】
一方、第１活性領域９００Ａと第２活性領域９００Ｂとで、ソース/ドレイン電極９３３ａ,９３３ｂは、連結されているが、活性層(図示せず)を絶縁させることによって、電流の流れを一定経路に制限しうる。
【０１１５】
以上、本発明のＴＦＴのオフセット構造のいくつの実施例を説明した。一セルの活性領域内でオフセット領域と重畳領域とが共に存在し、電極の配置を左右対称にして、オフ電流及びオン電流の特性をいずれも向上させるための構造は、前記実施例に限定されない。
【０１１６】
図１０は、本発明の一実施例及び比較例によるＴＦＴのゲート電圧Ｖｇに対するチャネル電流Ｉｄｓの特性をシミュレーションして比較したグラフである。図８のグラフで、ＣＯＶＥＮＴＩＯＮＡＬ ＴＦＴ(◇）は、オフセット構造を有していない一般的なＴＦＴであり、ＯＦＦＳＥＴ ＴＦＴ(△）は、一般的なオフセット構造を有するＴＦＴであり、ＨＹＢＲＩＤ ＴＦＴ(○）は、本発明の図１Ａないし図１Ｃで説明したオフセット構造を有するＴＦＴである。本グラフのシミュレーションは、ＡＴＬＡＳ素子シミュレーションを使用した。
【０１１７】
図１０のグラフを見れば、ＯＦＦＳＥＴ ＴＦＴ(○）は、オフ電流が最も小さいが、オン電流も最も小さく現れる。オフセット構造を有するＴＦＴは、オフセット領域によって、オフ電流を低めうるが、オフセット領域の高い抵抗によって、オン電流の大きさも減少させる。ＣＯＶＥＮＴＩＯＮＡＬ ＴＦＴ(◇）は、オン電流が最も大きいが、漏れ電流によって、オフ電流の大きさも最も大きく現れる。ＨＹＢＲＩＤ ＴＦＴ(△）は、オン電流は、ＣＯＶＥＮＴＩＯＮＡＬ ＴＦＴ(◇)ほど大きく、オフ電流は、ＯＦＦＳＥＴ ＴＦＴ(○)ほど小さく現れる。ＨＹＢＲＩＤ ＴＦＴ(△）の高いオン電流は、ソース/ドレインとゲート電極との重畳領域に起因し、ＨＹＢＲＩＤ ＴＦＴ(△）の低いオフ電流は、ソース/ドレインとゲート電極とがオフセットされた領域に起因すると判断される。
【０１１８】
図１０のシミュレーション結果のグラフから、本発明によってオフセット領域と非オフセット領域とを同時に備えるＴＦＴが、低いオフ電流と高いオン電流とを同時に確保できるということが分かる。
また、前述したように、全体的に対称的なソース/ドレイン電極及びゲート電極の配置を有することによって、ゲート印加電圧によって対称であるチャネル電流が得られる。
【産業上の利用可能性】
【０１１９】
本発明は、ＴＦＴ関連の技術分野に好適に適用可能である。
【符号の説明】
【０１２０】
１００    活性領域
１００Ａ    第１活性領域
１００Ｂ    第２活性領域
１１１    基板
１２１    ゲート電極
１２３    ゲート絶縁膜
１２５    活性層
１２５ａ,１２５ｂ    第１及び第２ソース/ドレイン領域
１２５ｃ,１２５ｄ    第３及び第４ソース/ドレイン領域
１２５ｃｈ_１,１２５ｃｈ_２    第１及び第２チャネル領域
１３１    オーミックコンタクト層
１３３ａ    第１ソース/ドレイン電極
１３３ｂ    第２ソース/ドレイン電極
１３３ｃ    第３ソース/ドレイン電極
１３３ｄ    第４ソース/ドレイン電極
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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