(57)【特許請求の範囲】
【請求項１】
第一導電型半導体基板上に第一導電型ドリフト層、第二導電型ベース層、第一導電型ソース層とこの順に積層され、該第一導電型ソース層の表面から前記ドリフト層に達するストライプ状トレンチと、このストライプ状トレンチの側壁及び底面にはゲート酸化膜を介してゲート電極を有し、該トレンチ底部のゲート酸化膜下にはトレンチ底部と一致した領域の第二導電型層を備える炭化珪素からなるトレンチＭＯＳ型炭化珪素半導体装置であって、選択マスクとして用いるＴａＣ膜を半導体基板表面側の全面に形成後、ストライプ状トレンチの長手方向端部の前記ＴａＣ膜を窓開け除去し、該窓開け除去した部分に選択的にエピタキシャルＳｉＣ領域を成長させ前記トレンチ底部の第二導電型層と前記第二導電型ベース層とを導電接続する第二導電型領域を形成するトレンチＭＯＳ型炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体材料として炭化珪素（以下ＳｉＣとも言う）を用い、特にトレンチゲート構造を有するＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型の（ＭＯＳ型電力用）炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体材料は、シリコン半導体材料と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。導通状態における抵抗であるオン抵抗は、その絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体においてはそのオン抵抗をシリコン半導体の数１００分の１に抑制することができる。放熱が容易となる大きな熱伝導度の特性ともあいまって、次世代の低損失な電力用半導体装置としての期待が持たれている。近年、炭化珪素ウエハ（半導体基板）の品質向上と大口径化の進展ともあいまって、シリコン半導体装置の特性を大きく上回る金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、接合型電界効果型トランジスタ（ＪＦＥＴ）などの開発が盛んである。中でもＭＯＳＦＥＴは、電圧駆動型素子なのでゲート駆動回路が低コストで済むだけでなく、電子あるいは正孔のみの多数キャリア素子であって導通時の素子内にキャリアの蓄積がないので、ターンオフ時にそれらのキャリアを素子外に掃き出す時間を必要とせず、たとえば、電子、正孔の両方が伝導に寄与するバイポーラ型素子と比較して高速スイッチングが可能となる特長を有する。
【０００３】
図９に従来の一般的なトレンチゲート構造を有するＵＭＯＳＦＥＴ（主面に垂直な側壁のトレンチゲートを有するＭＯＳＦＥＴ、以下同様）の１セルピッチの断面構造を示す。ｎ型低抵抗炭化珪素基板（ドレイン層）２１上に、高抵抗ｎ型ドリフト層２２、ｐ型ベース層２３を順次エピタキシャルＳｉＣ成長により形成し、その後、ｐ型ベース層２３の表面からイオン注入によりｎ＋型ソース領域２４を形成する。このような炭化珪素ウエハ３０にゲートトレンチ２５を形成する。ゲート酸化膜２６、ゲート電極２７、ソース／ベース電極２８、ドレイン電極２９を順次形成して完成する。
【０００４】
オフ状態時には、ソース／ベース電極２８をアース電位にしておき、ゲート電極２７に十分大きな負バイアスを印加すると、ソース領域２４とドリフト層２２に挟まれたｐベース層２３のゲート酸化膜２６との界面近傍の領域には正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるので電流は流れない。ドレイン電極２９に正の高電圧を印加するとｐベース層２３とドリフト層２２間の接合が逆バイアス状態になるので、空乏層がｐベース領域２３内とドリフト層領域２２内に広がり、電流を低く抑えたまま高電圧が維持されている。
【０００５】
また、オン状態時には、ゲート電極２７に十分大きい正バイアスを印加するとソース領域２４とドリフト層２２に挟まれたｐベース層２３のトレンチ２５の表面近傍の領域に電子が誘起された反転状態になり、電子がソース電極２８、ソース領域２４、ｐベース層２３のゲート酸化膜２６に接する反転層（図示せず）、ドリフト層２２、基板２１、ドレイン電極２９の順にキャリアが流れる。
【０００６】
オン状態における抵抗について、構造上、図１０に示されるような一般的なＤＩＭＯＳＦＥＴでは加算されるドリフト層３２のゲート酸化膜３６との界面近傍を電子が移動するときの蓄積層抵抗と、ドリフト層３２内のゲート酸化膜３６近傍から下方のドレインに向かって流れるときにｎ型ドリフト層３２が両隣のｐ型ベース層３３に挟まれていることによって発生し易いＪＦＥＴ抵抗とが、前記図９に示すトレンチゲート型のＵＭＯＳＦＥＴでは発生しないという長所がある。このため、ＤＩＭＯＳＦＥＴではセルピッチを小さくして行くと、あるセルピッチ距離からＪＦＥＴ抵抗が現れて、オン抵抗が増加するのに対し、ＵＭＯＳＦＥＴではセルピッチを小さくすればするほどオン抵抗が単調に減少するという長所がある。特に約３ｋＶ以下の耐圧を持つＭＯＳＦＥＴにおいては、ＭＯＳチャネル抵抗が無視できないために微細化によるセルピッチの縮小が必須であり、ＵＭＯＳＦＥＴを使用する方が望ましい。
【０００７】
図１１にＵＭＯＳＦＥＴの構造を示す要部断面図と、この断面図に対応するように、破線の枠で示すｐｎ接合部およびＭＯＳ構造部について、基板の厚さ方向に縦軸を合わせ、横軸にオフ状態における電界強度を表す電界強度分布図を示す。図１１から分かるように、トレンチ底部において酸化膜（ＳｉＯ２膜）２６に印加される電界強度が非常に大きくなる。これは、炭化珪素の比誘電率（４Ｈ−ＳｉＣで９．７）とＳｉＯ２膜の比誘電率（３．８）との差によるものである。さらに図には示されていないが、トレンチコーナー部の酸化膜にかかる電界強度は、電界集中のためさらに高くなる。図１１に示されるｐｎ接合部（２３／２２間）でのピークの電界強度が炭化珪素の絶縁破壊電界強度に至って破壊を生じるのが理想であるが、ＵＭＯＳＦＥＴの場合には、ｐｎ接合（２３／２２間）がその絶縁破壊電界強度に達する前に、トレンチ底部の酸化膜（ＳｉＯ２膜）２６がその絶縁破壊電界強度（約１０ＭＶ／ｃｍ）に先に到達して、理論耐圧より低い電圧で絶縁破壊を起こしてしまう問題がある。シリコン半導体においては、絶縁破壊電界強度が０．２ＭＶ／ｃｍと酸化膜の１０ＭＶ／ｃｍより２桁低いため、ほぼｐｎ接合部で絶縁破壊が起きるが、炭化珪素（４Ｈ）の場合では、絶縁破壊電界強度が２ＭＶ／ｃｍと大きく、酸化膜（ＳｉＯ２膜）の絶縁破壊電界強度と１桁しか違わないので、酸化膜（ＳｉＯ２膜）での絶縁破壊の問題が顕著になる。
【０００８】
このような問題の対策の一方法として、たとえば、タン（Ｊ．Ｔａｎ）らはトレンチ形成直後に素子全面にＡｌやＢのイオン注入を行い、トレンチ底部のみに不純物濃度１×１０１８ｃｍ−３程度、厚さ０．５μｍ程度のトレンチ底部ｐ＋層を形成する工程を経てＵＭＯＳＦＥＴを作製している（非特許文献１）。そうすることにより、ＳｉＣ基板表裏をトレンチ底部の位置で切断する断面における電界強度分布は、従来の構造では図１１のように酸化膜（ＳｉＯ２膜）２６に大きな電界強度がかかっていたものが、図１２に示されるようにトレンチ底部のｐ＋層（電界緩和層）４０により電界が吸収され、酸化膜（ＳｉＯ２膜）２６には電界はかからず、酸化膜（ＳｉＯ２膜）２６中における絶縁破壊を防いで耐圧の向上が実現される。
【０００９】
トレンチ内面に沿ってｐ＋層を形成してサージ吸収用のダイオードを形成する炭化珪素半導体装置に関する記載がある（特許文献１）。また、トレンチ内面に沿ってトレンチ底部にゲート領域のｐ＋＋コンタクト層を設けて外部から電圧供給可能にすることにより、ゲート抵抗を小さくし、高速スイッチング可能な炭化珪素半導体装置が知られている（特許文献２）。さらにまた、トレンチ底面にｐ型ゲート層を設けることにより、スイッチオフ特性に優れた高耐圧炭化珪素半導体装置が公開されている（特許文献３）。さらに、ＵＭＯＳＦＥＴのトレンチ内の絶縁層の下部のドリフト層内にドリフト層の導電型とは反対の導電型の電界緩和領域（ｐ＋領域）を設けることにより、高耐圧化を可能にする発明が知られている（特許文献４）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３７１１９０６号
【特許文献２】特開２００６−９３１８６号公報
【特許文献３】特開２００４−６７２３号公報
【特許文献４】特開平１０−９８１８８号公報
【非特許文献】
【００１１】
【非特許文献１】Ｊ．Ｔａｎ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ．  Ｄｅｖ．  Ｌｅｔｔ．，  Ｖｏｌ．１９，  ｐ．４８７−  （１９９８）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記の特許文献４に記載の方法では、トレンチ底部のｐ＋層をアース電位にしなければならないため、このｐ＋層の表面への取り出し電極が必要になる。そのため、素子加工面（表面）側には、ゲート、ソースおよびトレンチ底部のｐ＋層用の３つの電極パッドが必要になる。通常の構造では、ゲート、ソースの２つの電極パッドでよいので、電極パッドが増える分、素子内で電流が流れる活性領域が減り、チップ全体で見た単位面積あたりの抵抗（オン抵抗）が増加すると言う問題がある。また、電極を外部回路に取り出すためのワイヤーボンディング箇所も従来の２箇所から３箇所に増え、工程が増えるという問題もある。
【００１３】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、トレンチ底部に設けられるトレンチ底部ｐ＋層をアース電位にする必要のあるＭＯＳ構造を有する炭化珪素半導体装置の場合でも、前記トレンチ底部ｐ＋層に導電接続される電極形成を新たに必要とせず、オン抵抗も小さくすることのできるトレンチＭＯＳ型炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
特許請求の範囲の請求項１記載の発明によれば、第一導電型半導体基板上に第一導電型ドリフト層、第二導電型ベース層、第一導電型ソース層とこの順に積層され、該第一導電型ソース層の表面から前記ドリフト層に達するストライプ状トレンチと、このストライプ状トレンチの側壁及び底面にはゲート酸化膜を介してゲート電極を有し、該トレンチ底部のゲート酸化膜下にはトレンチ底部と一致した領域の第二導電型層を備える炭化珪素からなるトレンチＭＯＳ型炭化珪素半導体装置であって、選択マスクとして用いるＴａＣ膜を半導体基板表面側の全面に形成後、ストライプ状トレンチの長手方向端部の前記ＴａＣ膜を窓開け除去し、該窓開け除去した部分に選択的にエピタキシャルＳｉＣ領域を成長させ前記トレンチ底部の第二導電型層と前記第二導電型ベース層とを導電接続する第二導電型領域を形成するトレンチＭＯＳ型炭化珪素半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
【００１５】
前述した課題を解決するためには、要するにトレンチ底部ｐ＋層とｐベース層をトレンチ内部表面に形成したｐ＋領域により導電接続する構造とするのである。その製造方法としては、ストライプ状のトレンチを有するＭＯＳＦＥＴ基板にＴａＣ膜を全面に形成した後、トレンチ底部とトレンチの少なくとも一端部の短辺側の側壁部分のみＴａＣ膜を開口した後、ＴａＣ膜をマスクとして、導電接続ｐ＋領域をエピタキシャルＳｉＣ成長させて形成する方法とする。
【発明の効果】
【００１６】
本発明によれば、トレンチ底部に設けられるトレンチ底部ｐ＋層をアース電位にする必要のあるＭＯＳ構造を有する炭化珪素半導体装置の場合でも、前記トレンチ底部ｐ＋層に導電接続される電極形成を新たに必要とせず、オン抵抗も小さくすることのできるトレンチＭＯＳ型炭化珪素半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１−１】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その１）、
【図１−２】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その２）、
【図１−３】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その３）、
【図１−４】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その４）、
【図２】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その５）、
【図３】本発明の参考例１にかかるトレンチパターン平面図、
【図４−１】本発明の参考例１にかかる斜めイオン注入を示す半導体基板の断面図、
【図４−２】本発明の参考例１にかかる半導体基板のｎ＋ソース層の切り欠き領域の拡大斜視図、
【図５】本発明の実施例１にかかるＵＭＯＳＦＥＴの半導体基板の要部断面図、
【図６】本発明の実施例１にかかるイオン注入の照射方向を示す半導体基板の断面図、
【図７】本発明の実施例１にかかるＴａＣ膜パターンを示す平面図、
【図８】本発明の実施例１にかかる半導体基板の要部断面図、
【図９】従来の一般的なＵＭＯＳＦＥＴの１セルピッチの断面図、
【図１０】従来の一般的なＭＯＳＦＥＴの断面図、
【図１１】ＵＭＯＳＦＥＴの電界強度分布図、
【図１２】従来のＵＭＯＳＦＥＴの電界強度分布図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例について図面を参照しながら、詳細に説明する。
図１、図２は本発明にかかるトレンチＭＯＳ型炭化珪素半導体装置の製造方法を示す半導体基板の要部断面図である。図３は本発明の参考例１にかかるｎ＋型ソース層６へのトレンチパターンを示す平面図である。図４−１は本発明の参考例１にかかる斜めイオン注入の照射方向を示す半導体基板の断面図である。図４−２は本発明の参考例１にかかる半導体基板のｎ＋ソース層の切り欠き領域の拡大斜視図、図５は本発明の実施例１にかかる炭化珪素ＵＭＯＳＦＥＴの半導体基板の要部断面図、図６は本発明の実施例１にかかるイオン注入の照射方向を示す半導体基板の断面図である。図７は本発明の実施例１にかかるＴａＣ膜マスクパターンを示す平面図である。図８は本発明の実施例１にかかる炭化珪素ＵＭＯＳＦＥＴの半導体基板の要部断面図である。
[参考例１]
以下、本発明にかかるトレンチＭＯＳ型炭化珪素半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【００１９】
厚み約４００μｍ、不純物濃度１×１０１８ｃｍ−３であって低抵抗のｎ型４Ｈ−ＳｉＣ基板１と、この基板上に順次、それぞれエピタキシャルＳｉＣ成長により形成される、膜厚０．５μｍ、不純物濃度１×１０１８ｃｍ−３のｎ＋型バッファー層２と、膜厚１０μｍ、不純物濃度１×１０１６ｃｍ−３のｎ型ドリフト層３と、膜厚０．４μｍ、不純物濃度１×１０１７ｃｍ−３のｎ型電流拡散層４と、膜厚１μｍ、不純物濃度１×１０１７ｃｍ−３のｐ型ベース層５と、膜厚０．５μｍ、不純物濃度１×１０１９ｃｍ−３のｎ＋型ソース層６とを主要層とする積層エピタキシャルウエハ（図１−１）を準備する。その後、マスクであるＴＥＯＳ酸化膜を全面堆積し、フォトリソグラフィ技術によりＢＨＦエッチング液（ふっ酸緩衝液）を用いて図１−２に示すＴＥＯＳパターンにする。その後、ＴＥＯＳ酸化膜をマスクとして、ｎ＋型ソース層６をＲＩＥ法により異方性エッチングして除去してｐ型ベース層５を選択的に露出させる。マスクとしたＴＥＯＳ酸化膜をすべて除去すると、図１−２のパターン状にｎ＋ソース層６が残り、その周辺にｐ型ベース層５が露出することになる。この状態を図１-３に示す。図１−３は図１−２のＣ−Ｃ線における断面図である。この状態で全面にＳｉＣ基板に対してｐ導電型の元素であるＡｌのイオン注入を行う。イオン注入と活性化後のｐ＋領域５−１の不純物濃度は１×１０１８ｃｍ−３であって、このｐ＋領域の深さは０．３μｍである。この状態を、前記同様のＣ−Ｃ線における断面図として図１−４に示す。
【００２０】
さらに、図２に示すようにｎ＋型ソース層６側の主表面からシリコン酸化膜（ＴＥＯＳ酸化膜）をマスクとして、垂直にＲＩＥ法によりトレンチ７を形成する。前記ＴＥＯＳはＴｅｔｒａ  ＥｔｈｙｌＯｘｉｄｅ  Ｓｉｌｉｃａｔｅの略。このときトレンチ底部の深さは少なくとも電流拡散層４の下端より深くする（図２）。このときのｎ＋型ソース層６内の表面に形成されるトレンチ７のパターン形状を図３の平面図に示す。次に、このストライプ状トレンチ７が形成されているウエハ主表面側に、ｐ導電型となるＡｌを図４−１の矢印線で示す照射方向からイオン注入する。この図４−１は、図３の平面図中のＡ−Ａで示すトレンチ中心を長手方向に沿ってウエハを切断したときの中央部を省略した部分断面図である。図３に示す表面パターンでトレンチ７が形成された積層エピタキシャルウエハに対して、図４−１の矢印線に示すように、垂直イオン注入およびウエハを±４５°傾けて行う傾斜イオン注入が合わせて３回実施される。図４−１では便宜上、ウエハを傾けないで、イオン注入方向を示す矢印線を傾ける描画により、前記傾斜イオン注入を示した。この図４−１におけるトレンチ底部で、段差によって低くなっている部分は、図３において、ｎ＋ソース層６の切り欠き領域６−１内のトレンチ部分に相当する。図４−２はこの切り欠き領域６−１内にトレンチ７の端部が形成されていることを示す斜視図である。このときのウエハを傾ける方向はストライプトレンチの長手方向に直角方向を回転軸として傾ける方向である。そうすることによって、トレンチパターン部以外はＴＥＯＳ酸化膜でマスクされてイオン注入されず、かつ、側壁の大部分を占める、長辺方向の側壁（そのうち、特にはチャネル（反転層）が形成される領域）にもイオン注入されず、前述のように、トレンチ両端の短辺の側壁とトレンチ底部ｐ＋層１３およびｎ＋ソース層６の切り欠き領域６−１内のトレンチ端部側壁７−１（太線で示す）にのみにイオン注入が行われる。その結果、ゲートしきい値電圧の変動や移動度への影響がほとんどなくなる。図３のストライプ状トレンチの端部にイオン注入されるので、この部分により、トレンチ底部ｐ＋層１３と表面のｐ＋領域５−１とが電気的に接続される。すなわち、このイオン注入によりトレンチ端部に形成されるｐ＋領域１２により、トレンチ底部のｐ＋ＳｉＣ層１３と主表面側のｐベース領域５およびソース電極９との電気的な接続が可能になり、従来のようにトレンチ底部ｐ＋ＳｉＣ層１３と電気的に接続される電極膜を新たに設ける必要がなくなる。この後、高温アニールを行って注入Ａｌを電気的に活性化する。その後、ゲート酸化膜８、ソース電極９、ドレイン電極１０、ゲート電極１１を順次形成して、ＵＭＯＳＦＥＴは完成する（図５）。
[実施例１]
実施例１にかかるＳｉＣ半導体装置の製造方法は、図２のトレンチ形成工程までは、参考例１と同様である。続くＡｌのイオン注入はＳｉＣウエハの主表面に対する垂直方向からの照射だけで、ＳｉＣウエハを傾けて行う傾斜イオン注入は行わない（図６）。図６は図７に示す平面図中のＢ−Ｂにおけるトレンチの中を長手方向に沿って切断した断面図である。この垂直入射イオン注入により、トレンチの底部にのみ、ｐ＋ＳｉＣ層１３が形成される。その後、ＳｉＣウエハの表面側の全面にＴａ金属をスパッタした後、Ｃ３Ｈ８中でアニールすることにより形成されるＴａＣ層１４をウエハ全面に形成する。さらに、フォトリソグラフィーとＢＨＦウェットエッチングにより図７のように、トレンチの表面パターン７の端部に対応する部分１６のＴａＣ層１４を窓開けして除去し、トレンチ底部ｐ＋ＳｉＣ層１３を露出させる。続いてｐ＋エピタキシャルＳｉＣ成長によりｐ＋エピタキシャルＳｉＣ領域１５を形成すると、ＴａＣ層１４上にはＳｉＣはエピタキシャル成長しないので、図８に示すように、トレンチ端部における部分１６のトレンチ底部とトレンチの側壁において選択成長されたｐ＋エピタキシャルＳｉＣ領域１５が形成され、この選択成長ｐ＋エピタキシャルＳｉＣ領域１５により、トレンチ底部のｐ＋層１３とｐベース領域５とを電気的に接続することができる。この後、参考例１と同様に高温アニールを行って注入Ａｌを電気的に活性化する。さらに、ゲート酸化膜８、ソース電極９、ドレイン電極１０、ゲート電極１１を順次形成して、ＵＭＯＳＦＥＴは完成する（図５）。
【００２１】
以上、参考例１と実施例１に説明したような構造のＳｉＣ−ＵＭＯＳＦＥＴとすることにより、トレンチ底部のｐ＋層に電気的に接続される電極膜パッドを新たに作る必要がなくなるので、オン抵抗を低減できる。この効果は、電流容量が小さく、電極面積が小さくなるほど顕著になる。たとえば、電流容量が１００Ａ（アンペア）のＳｉＣ半導体装置では、オン抵抗の低減率が５％であったものが、電流容量が１０Ａ（アンペア）のＳｉＣ半導体装置では２０％ものオン抵抗の低減を実現できた。また、ワイヤーボンディングを行う場所を１デバイスあたり３箇所から２箇所に減らすことができた。
【符号の説明】
【００２２】
１    ｎ型ＳｉＣ半導体基板
２    ｎ＋型バッファー層
３    ｎ型ドリフト層３
４    ｎ型電流拡散層
５    ｐ型ベース層
６    ｎ＋型ソース層
７    トレンチ
８    ゲート酸化膜
９    ソース電極
１０  ドレイン電極
１１  ゲート電極
１２  ｐ＋ＳｉＣ領域（ｐ＋領域）
１３  トレンチ底部ｐ＋層
１４  ＴａＣ層
１５  ｐ＋エピタキシャルＳｉＣ領域。
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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