(57)【特許請求の範囲】
【請求項１】
窒化物半導体層の主面上に互いに離間して配置された第１及び第２の主電極、及び前記第１の主電極と前記第２の主電極間で前記主面上に配置された制御電極を有するスイッチング素子と、
前記スイッチング素子の前記第１の主電極にアノード端子が接続された第１の整流素子、前記第１の整流素子のカソード端子に第１の主電極が接続され、前記スイッチング素子の前記制御電極に第２の主電極が接続された第１の駆動素子、前記スイッチング素子の前記制御電極に第１の主電極が接続され、前記スイッチング素子の前記第２の主電極に第２の主電極が接続された第２の駆動素子、及び、前記第１の駆動素子の制御電極と前記第２の駆動素子の制御電極にそれぞれ入力される制御信号を受信する入力端子を有する駆動回路と
を備えることを特徴とするスイッチング回路。
【請求項２】
前記第１の整流素子の前記アノード端子にカソード端子が接続され、前記第１の整流素子の前記カソード端子にアノード端子が接続された第２の整流素子を更に備えることを特徴とする請求項１に記載のスイッチング回路。
【請求項３】
前記第１の駆動素子の前記第２の主電極にアノード端子が接続され、前記スイッチング素子の前記制御電極にカソード端子が接続された保護用整流素子を更に備えることを特徴とする請求項１又は２に記載のスイッチング回路。
【請求項４】
前記第２の駆動素子の制御電極に入力する信号と逆相の信号を、前記第１の駆動素子の制御電極に出力するインバータ回路を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載のスイッチング回路。
【請求項５】
前記スイッチング素子と前記駆動回路が同一半導体チップ上に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体層を有するスイッチング素子を備えるスイッチング回路に関する。
【背景技術】
【０００２】
例えば窒化ガリウム（ＧａＮ）と窒化アルミニウムガリウム（ＡｌＧａＮ）の積層構造などを有する窒化物半導体層を備えた電界効果トランジスタ（以下において、「窒化物ＦＥＴ」という。）が、高周波用デバイスや高耐圧パワーデバイスなどに使用されている。窒化物半導体層にショットキー接合を形成して配置されたゲート電極を備える窒化物ＦＥＴ（以下において、「ショットキーゲート型窒化物ＦＥＴ」という。）や、窒化物半導体層上に絶縁膜を介して配置されたゲート電極を備えるＭＩＳ構造の窒化物ＦＥＴ（以下において、「ＭＩＳゲート型窒化物ＦＥＴ」という。）などを使用して、種々の集積回路が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８７１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物ＦＥＴの優れた動作特性を引き出すためには、窒化物ＦＥＴを駆動する駆動回路（ドライバ）の構成について十分な検討が必要である。例えば、ショットキーゲート型窒化物ＦＥＴでは、オン状態で流れるゲート電流により消費電力が増大するという問題がある。また、ＭＩＳゲート型窒化物ＦＥＴでは、ゲート容量が大きいため、高速動作させるために大きなゲート電流が必要である。このため、これらの問題を解決できる駆動回路が望まれている。
【０００５】
本発明は、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）窒化物半導体層の主面上に互いに離間して配置された第１及び第２の主電極、及び第１の主電極と第２の主電極間で主面上に配置された制御電極を有するスイッチング素子と、（ロ）スイッチング素子の第１の主電極にアノード端子が接続された第１の整流素子、第１の整流素子のカソード端子に第１の主電極が接続され、スイッチング素子の制御電極に第２の主電極が接続された第１の駆動素子、スイッチング素子の制御電極に第１の主電極が接続され、スイッチング素子の第２の主電極に第２の主電極が接続された第２の駆動素子、及び、第１の駆動素子の制御電極と第２の駆動素子の制御電極にそれぞれ入力される制御信号を受信する入力端子を有する駆動回路とを備えるスイッチング回路
が提供される。
【発明の効果】
【０００７】
本発明によれば、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【図２】本発明の第１の実施形態に係るスイッチング回路に使用されるスイッチング素子の構造の例を示す模式図である。
【図３】本発明の第１の実施形態に係るスイッチング回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第１の実施形態の第１の変形例に係るスイッチング回路の構成を示す模式的な回路図である。
【図５】本発明の第１の実施形態の第２の変形例に係るスイッチング回路の構成を示す模式的な回路図である。
【図６】本発明の第２の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【図７】本発明の第２の実施形態の変形例に係るスイッチング回路の構成を示す模式的な回路図である。
【図８】本発明の第３の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【図９】本発明の第３の実施形態の変形例に係るスイッチング回路の構成を示す模式的な回路図である。
【図１０】本発明の第４の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【図１１】本発明の第５の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【図１２】本発明の第５の実施形態の変形例に係るスイッチング回路の構成を示す模式的な回路図である。
【図１３】本発明の第５の実施形態の変形例に係るスイッチング回路の構成を示す模式的な回路図である。
【図１４】本発明の第５の実施形態の変形例に係るスイッチング回路の構成を示す模式的な回路図である。
【図１５】本発明の第６の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【図１６】本発明のその他の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の第１乃至第６の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。又、以下に示す第１乃至第６の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施形態）
本発明の第１の実施形態に係るスイッチング回路１は、スイッチング素子ＴSWと、スイッチング素子ＴSWを駆動する駆動回路１０とを備える。スイッチング素子ＴSWは、窒化物半導体層の主面上に互いに離間して配置されたドレイン電極ＤSWとソース電極ＳSW、及び、ドレイン電極ＤSWとソース電極ＳSW間で窒化物半導体層の主面上に配置されたゲート電極ＧSWを有する。スイッチング素子ＴSWのドレイン電極ＤSWとソース電極ＳSWは、ドレイン端子Ｄとソース端子Ｓにそれぞれ接続されている。
【００１１】
スイッチング素子ＴSWは、例えばＧａＮ層とＡｌＧａＮ層の積層構造を有する窒化物半導体層を備えた窒化物ＦＥＴである。図２に、スイッチング素子ＴSWの構成例を示す。図２は、基板２１上に配置された窒化物半導体層２２の平坦な主面上に、ドレイン電極ＤSW、ソース電極ＳSW及びゲート電極ＧSWが配置された例である。窒化物半導体層２２の主面は、リセスが形成された凹凸形状であってもよい。
【００１２】
駆動回路１０は、第１の整流素子Ｄ１、第１の駆動素子ＴD1及び第２の駆動素子ＴD2を有する。図１に示すように、第１の整流素子Ｄ１のアノード端子にスイッチング素子ＴSWのドレイン電極ＤSWが接続され、カソード端子に第１の駆動素子ＴD1のドレイン電極ＤD1が接続されている。また、第１の駆動素子ＴD1のソース電極ＳD!にスイッチング素子ＴSWのゲート電極ＧSWが接続されている。更に、第２の駆動素子ＴD2のドレイン電極ＤD2にスイッチング素子ＴSWのゲート電極ＧSWが接続され、ソース電極ＳD2にスイッチング素子ＴSWのソース電極ＳSWが接続されている。
【００１３】
第１の駆動素子ＴD1のゲート電極ＧD1は入力端子ＩＮ＿Ｈに接続され、第２の駆動素子ＴD2のゲート電極ＧD2は入力端子ＩＮ＿Ｌに接続されている。入力端子ＩＮ＿Ｈ、ＩＮ＿Ｌには、スイッチング素子ＴSWのオン・オフを制御するための制御信号が受信される。更に、入力端子ＩＮ＿Ｈとスイッチング素子ＴSWのゲート電極ＧSW間にゲート抵抗Ｒ１が接続されている。
【００１４】
スイッチング回路１では、第１の駆動素子ＴD1のオン・オフを制御する制御信号が入力端子ＩＮ＿Ｈを介して第１の駆動素子ＴD1のゲート電極ＧD1に入力され、第２の駆動素子ＴD2のオン・オフを制御する制御信号が入力端子ＩＮ＿Ｌを介して第２の駆動素子ＴD2のゲート電極ＧD2に入力される。駆動回路１０に入力される制御信号によって第１の駆動素子ＴD1と第２の駆動素子ＴD2の導通状態を設定することにより、スイッチング素子ＴSWのオン・オフが制御される。また、第１の整流素子Ｄ１によって、第１の駆動素子ＴD1のゲート電極ＧD1からドレイン端子Ｄに流れる電流が防止される。同様に、第１の整流素子Ｄ１によって、第１の駆動素子ＴD1のソース電極ＳD1からドレイン端子Ｄに流れる電流が防止される。
【００１５】
なお、第１の駆動素子ＴD1及び第２の駆動素子ＴD2も、スイッチング素子ＴSWと同様に、窒化物ＦＥＴであることが好ましい。高速動作が可能な窒化物ＦＥＴを第１の駆動素子ＴD1及び第２の駆動素子ＴD2に採用することにより、スイッチング回路１全体が高速動作する。例えば、スイッチング素子ＴSWと駆動回路１０を同一半導体チップ上に形成することが有効である。第１の整流素子Ｄ１も、窒化物半導体層を用いたダイオードとして、半導体チップ上に形成可能である。例えば、ニッケル（Ｎｉ）膜を用いてショットキーバリアダイオードを形成したり、図２に示したＦＥＴ構造でゲート・ソース間を短絡することでダイオードを形成したりできる。
【００１６】
第１の駆動素子ＴD1及び第２の駆動素子ＴD2は、スイッチング素子ＴSWの動作を制御することができるだけの駆動能力があればよい。したがって、第１の駆動素子ＴD1及び第２の駆動素子ＴD2のサイズは、スイッチング素子ＴSWよりも小さくてよい。
【００１７】
図３のタイミングチャートを参照して、スイッチング回路１の動作を以下に説明する。図３において、入力電圧Ｖ（ＩＮ＿Ｈ）は入力端子ＩＮ＿Ｈに入力される信号の電圧レベルであり、入力電圧Ｖ（ＩＮ＿Ｌ）は入力端子ＩＮ＿Ｌに入力される信号の電圧レベルである。また、ドレイン電圧Ｖ（Ｄ）はドレイン端子Ｄの電圧であり、ドレイン電流Ｉ（Ｄ）はドレイン端子Ｄを流れる電流である。ゲート電流ＩＧ（ＴSW）はスイッチング素子ＴSWのゲート電流である。整流電流Ｉ（Ｄ１）、ゲート抵抗電流Ｉ（Ｒ１）は、それぞれ、第１の整流素子Ｄ１を流れる電流、ゲート抵抗Ｒ１を流れる電流である。
【００１８】
時刻ｔ１において、入力端子ＩＮ＿Ｈにハイ（Ｈｉｇｈ）信号、入力端子ＩＮ＿Ｌにロー（Ｌｏｗ）信号が入力されると、第１の駆動素子ＴD1がオンし、第２の駆動素子ＴD2はオフする。これにより、スイッチング素子ＴSWをオンさせるのに十分な大きさであるゲート電流値ＩＧSWのゲート電流ＩＧ（ＴSW）が、第１の整流素子Ｄ１及び第１の駆動素子ＴD1を介してスイッチング素子ＴSWのゲート電極ＧSWに流れる。このため、スイッチング素子ＴSWがオンする。このとき、ゲート抵抗電流Ｉ（Ｒ１）もスイッチング素子ＴSWのゲート電極ＧSWに流れる。
【００１９】
スイッチング素子ＴSWがオンした後、ドレイン電圧Ｖ（Ｄ）は徐々に低下し、その結果、時刻ｔ２において第１の駆動素子ＴD1がオフする。このため、第１の整流素子Ｄ１に電流は流れなくなる。これにより、ゲート電流ＩＧ（ＴSW）は急激に減少し、スイッチング素子ＴSWのオン状態を維持するのには十分なゲート電流値ＩＧONのゲート電流ＩＧ（ＴSW）のみが、ゲート抵抗Ｒ１を介してスイッチング素子ＴSWのゲート電極ＧSWに流れる。
【００２０】
時刻ｔ３において、入力端子ＩＮ＿ＨにＬｏｗ信号、入力端子ＩＮ＿ＬにＨｉｇｈ信号が入力されると、第１の駆動素子ＴD1はオフ状態のまま、第２の駆動素子ＴD2がオンする。このため、スイッチング素子ＴSWがオフする。
【００２１】
上記の説明のように、図１に示したスイッチング回路１では、スイッチング素子ＴSWをオンさせるためにゲートチャージが必要なスイッチング動作開始時だけに、第１の駆動素子ＴD1からスイッチング素子ＴSWのゲート電極ＧSWに大きな電流を流すことができる。そして、第１の駆動素子ＴD1が非導通状態になってからは、スイッチング素子ＴSWのオン状態を維持するために必要な最小限のゲート電流が、ゲート抵抗Ｒ１を介してスイッチング素子ＴSWのゲート電極ＧSWに供給される。したがって、スイッチング回路１によれば、高速動作を実現し、且つ消費電力の増大を抑制でき、効率よくスイッチング素子ＴSWを駆動できる。
【００２２】
ゲート抵抗Ｒ１の抵抗値は、ゲート電流ＩＧ（ＴSW）がスイッチング素子ＴSWのオン状態を維持するために必要な電流値になるように、スイッチング素子ＴSWのサイズや入力端子ＩＮ＿Ｈに入力されるＨｉｇｈ信号の電圧レベルなどを考慮して、設定される。
【００２３】
スイッチング素子ＴSWがショットキーゲート型窒化物ＦＥＴである場合、スイッチング素子ＴSWはゲート電極にゲート電流が流れる接合型電界効果トランジスタ（ＪＦＥＴ）に近いデバイス構造である。このため、スイッチング素子ＴSWを高速動作させるためには、ゲート電極ＧSWに高電圧を印加する必要がある。このため、高速動作のためにはゲート電流が増大してしまう。一方、供給するゲート電流を抑制すると、スイッチング動作が遅くなる。
【００２４】
したがって、スイッチング素子ＴSWのスイッチング動作時にのみ大電流を供給し、スイッチング素子ＴSWがオン状態である間はオン状態を維持する必要最小限の駆動電流を供給するスイッチング回路１は、理想的なスイッチング回路である。
【００２５】
また、窒化物ＦＥＴは、バイポーラトランジスタ、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのシリコン（Ｓｉ）プロセスによるデバイスと比較して、高速動作が可能である。この性能を最大限に活かすために、発振防止用として駆動回路に挿入されるゲート抵抗を零、若しくは可能な限り小さくすることが好ましい。そのためには、発振の原因であるゲート電極に寄生するインダクタンスを低減することが必要である。更に、シリコン系のＭＯＳＦＥＴの閾値電圧Ｖｔｈと比較して窒化物ＦＥＴの閾値電圧Ｖｔｈは低いため、誤動作を防ぐためにも、寄生インダクタンスを低減することが好ましい。
【００２６】
寄生インダクタンスの低減に関して、スイッチング素子ＴSWと駆動回路１０のワンチップ化が容易なスイッチング回路１は有効である。スイッチング回路１の駆動回路１０を、窒化物ＦＥＴの第１の駆動素子ＴD1及び第２の駆動素子ＴD2、窒化物半導体層を用いて形成された第１の整流素子Ｄ１、及びゲート抵抗Ｒ１により構成できる。このため、スイッチング素子ＴSWを形成する窒化物半導体デバイスの製造工程に新たな工程を追加することなく、駆動回路１０を形成できる。更に、窒化物ＦＥＴは、チップ裏面がソース電位である横型ＦＥＴ構造であるのが一般的である。したがって、同一半導体チップ上にスイッチング素子ＴSWと駆動回路１０を形成することが容易である。
【００２７】
スイッチング素子ＴSWと駆動回路１０をワンチップ化することによって、ゲート配線からワイヤーをなくし、メタル配線のみにより回路を構成できる。このため、寄生インダクタンスを低減することができる。その結果、発振の心配なくゲート抵抗Ｒ１を小さくでき、スイッチング素子ＴSWの高速動作が可能である。また、駆動回路１０が窒化物ＦＥＴを用いて構成されるため、スイッチング素子ＴSWの高速動作性能を十分に発揮させることができる。
【００２８】
更に、スイッチング回路１をワンチップ化することにより、スイッチング素子ＴSWと第１の駆動素子ＴD1のドレイン端子を共通にできる。このため、スイッチング素子ＴSWと第１の駆動素子ＴD1のドレイン端子を別個に用意する場合に比べて、スイッチング回路１をパッケージに搭載した時のピン数を削減することができる。また、スイッチング素子ＴSWと第１の駆動素子ＴD1のドレイン電極のパッドを共通にすることにより、チップ面積の縮小、ワイヤー本数の削減、パッケージサイズの縮小などの効果も得られる。
【００２９】
また、スイッチング素子ＴSWと第２の駆動素子ＴD2のソース端子がショートしているため、スイッチング素子ＴSWのゲート電圧が安定する。これにより、スイッチング回路１のスイッチング動作が安定する。
【００３０】
更に、スイッチング素子ＴSWのゲート端子と第２駆動素子ＴD2のドレイン端子とがショートしているため、第２の駆動素子ＴD2がオン状態のとき、スイッチング素子ＴSWはソース端子からドレイン端子に向かって電流を流すことができる。このため、回生ダイオードが不要である。
【００３１】
以上に説明したように、本発明の第１の実施形態に係るスイッチング回路１によれば、スイッチング動作開始時においてのみスイッチング動作に必要な大きさのゲート電流がスイッチング素子ＴSWに供給され、スイッチング動作後はオン状態を維持するために必要な最小限のゲート電流がスイッチング素子ＴSWに供給される。したがって、スイッチング回路１によれば、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。
【００３２】
＜第１の変形例＞
図４に本発明の第１の実施形態の第１の変形例に係るスイッチング回路１を示す。図４に示したスイッチング回路１は、第１の整流素子Ｄ１のアノード端子にカソード端子が接続され、第１の整流素子Ｄ１のカソード端子にアノード端子が接続された第２の整流素子Ｄ２を更に備える。
【００３３】
スイッチング素子ＴSWがオンしている状態では、入力端子ＩＮ＿Ｈとドレイン端子Ｄ間の電圧は、第１の駆動素子ＴD1のゲート電極ＧD1−ドレイン電極ＤD1間の順方向電圧と第２の整流素子Ｄ２の順方向電圧との和、即ち順方向電圧Ｖｆが２つ分の電圧である。一方、入力端子ＩＮ＿Ｈとソース端子Ｓ間の電圧は、第１の駆動素子ＴD1のゲート電極ＧD1−ソース電極ＳD1間の順方向電圧とスイッチング素子ＴSWのゲート電極ＧSW−ソース電極ＳSW間の順方向電圧との和、即ち順方向電圧Ｖｆが２つ分の電圧である。
【００３４】
ドレイン端子Ｄとソース端子Ｓ間の電圧降下分があるため、入力端子ＩＮ＿Ｈとソース端子Ｓ間の電圧が、入力端子ＩＮ＿Ｈとドレイン端子Ｄ間の電圧よりも、僅かに高くなる。このため、スイッチング素子ＴSWのオン状態を維持するために必要なゲート電流がゲート電極ＧSWに供給される。一方、オン状態を維持するためには余分な電流は、第２の整流素子Ｄ２を介して入力端子ＩＮ＿Ｈからドレイン端子Ｄに流れる。したがって、図４に示したスイッチング回路１によれば、オン状態を維持するために必要最小限のゲート電流がスイッチング素子ＴSWに供給され、スイッチング素子ＴSWのゲート電極ＧSW−ソース電極ＳSW間の電圧が最適化される。
【００３５】
＜第２の変形例＞
図５に本発明の第１の実施形態の第２の変形例に係るスイッチング回路１を示す。図５に示したスイッチング回路１は、第１の駆動素子ＴD1のソース電極ＳD1にアノード端子が接続され、スイッチング素子ＴSWのゲート電極ＧSWにカソード端子が接続された保護用整流素子ＤGDを更に備える。
【００３６】
保護用整流素子ＤGDは、第１の整流素子Ｄ１及び第１の駆動素子ＴD1が、過度の電流が流れることによって破壊されることを防止する。つまり、図５に示したスイッチング回路１によれば、電流による破壊から第１の整流素子Ｄ１及び第１の駆動素子ＴD1が保護される。
【００３７】
（第２の実施形態）
本発明の第２の実施形態に係るスイッチング回路１は、図６に示すように、第２の駆動素子ＴD2のゲート電極ＧD2に入力する信号と逆相の信号を、第１の駆動素子ＴD1のゲート電極ＧD1に出力するインバータ回路１１を更に備える。
【００３８】
第１の駆動素子ＴD1のゲート電極ＧD1に、入力端子ＩＮ＿Ｈの代わりにインバータ回路１１の出力が接続される。そして、入力端子ＩＮに、インバータ回路１１の入力と第２の駆動素子ＴD2のゲート電極ＧD2が接続される点が、図１に示したスイッチング回路１と異なる。その他の構成については、第１の実施形態と同様である。
【００３９】
図６に示すように、インバータ回路１１は、抵抗ＲINVとトランジスタＴINVを有する。トランジスタＴINVには、窒化物ＦＥＴを採用可能である。抵抗ＲINVの一方の端子は電源端子ＰＯＳに接続され、他方の端子はトランジスタＴINVのドレイン電極に接続される。トランジスタＴINVのゲート電極は入力端子ＩＮに接続され、トランジスタＴINVのドレイン電極は第１の駆動素子ＴD1のゲート電極ＧD1に接続されている。また、トランジスタＴINVのソース電極は、ソース端子Ｓに接続されている。電源端子ＰＯＳには、インバータ回路１１が動作できる程度の電源電圧が印加される。したがって、インバータ回路１１の入力はトランジスタＴINVのゲート電極であり、インバータ回路１１の出力はトランジスタＴINVのドレイン電極である。
【００４０】
入力端子ＩＮにＬｏｗ信号が入力されると、第２の駆動素子ＴD2はオフ状態になる。一方、第１の駆動素子ＴD1のゲート電極ＧD1には、入力端子ＩＮに入力されたＬｏｗ信号が反転されたＨｉｇｈ信号が入力する。これにより、スイッチング素子ＴSWがオンする。その後、図３を参照して説明した動作と同様に、第１の駆動素子ＴD1がオフしてゲート電流ＩＧ（ＴSW）は減少し、その後に入力端子ＩＮにＨｉｇｈ信号が入力されると、第２の駆動素子ＴD2がオンして、スイッチング素子ＴSWはオフする。
【００４１】
図６に示したスイッチング回路１によれば、スイッチング素子ＴSWのオン・オフを制御する制御信号を入力する端子が１つですむ。このため、図１に示したスイッチング回路１と比較して、スイッチング素子ＴSWの制御が容易になる。
【００４２】
なお、スイッチング回路１では、スイッチング素子ＴSWがオン状態からオフ状態になる際、及びオフ状態からオン状態になる際に第１の駆動素子ＴD1と第２の駆動素子ＴD2を貫通する貫通電流が流れない。このため、インバータ回路１１を採用しても、貫通電流を防ぐためのデッドタイムを設定する必要はない。
【００４３】
第２の実施形態に係るスイッチング回路１によれば、制御信号の入力が容易であり、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００４４】
＜変形例＞
図７に本発明の第２の実施形態の変形例に係るスイッチング回路１を示す。図７に示したスイッチング回路１では、抵抗ＲINVとトランジスタＴINVからなるインバータ回路１１が、第１の駆動素子ＴD1のゲート電極ＧD1に入力する信号と逆相の信号を、第２の駆動素子ＴD2のゲート電極ＧD2に出力する。このために、入力端子ＩＮが第１の駆動素子ＴD1のゲート電極ＧD1とインバータ回路１１の入力に接続され、インバータ回路１１の出力が第２の駆動素子ＴD2のゲート電極ＧD2に接続される。つまり、トランジスタＴINVのゲート電極は入力端子ＩＮに接続され、トランジスタＴINVのドレイン電極は第２の駆動素子ＴD2のゲート電極ＧD2に接続されている。
【００４５】
入力端子ＩＮにＨｉｇｈ信号が入力されると、第１の駆動素子ＴD1はオンする。一方、第２の駆動素子ＴD2のゲート電極ＧD2には、入力端子ＩＮに入力されたＨｉｇｈ信号が反転されたＬｏｗ信号が入力する。これにより、スイッチング素子ＴSWがオンする。その後、図３を参照して説明した動作と同様に、第１の駆動素子ＴD1がオフしてゲート電流ＩＧ（ＴSW）は減少し、その後にＬｏｗ信号が入力端子ＩＮに入力されると、第２の駆動素子ＴD2がオンして、スイッチング素子ＴSWはオフする。
【００４６】
図７に示したスイッチング回路１では、スイッチング素子ＴSWがオフ状態からオン状態になる際に、第２の駆動素子ＴD2のオフ動作よりも速く第１の駆動素子ＴD1がオン動作して、第１の駆動素子ＴD1と第２の駆動素子ＴD2を貫通する貫通電流が流れる可能性がある。しかし、第１の駆動素子ＴD1がオン動作するとすぐにスイッチング素子ＴSWがオンし、そのため、ドレイン電圧Ｖ（Ｄ）が低下して第１の駆動素子ＴD1がオフする。このため、第１の駆動素子ＴD1や第２の駆動素子ＴD2を破壊するほどには貫通電流は大きく流れない。
【００４７】
（第３の実施形態）
本発明の第３の実施形態に係るスイッチング回路１は、図８に示すように、電源端子ＰＯＳとドレイン端子Ｄを共通にした点が、図６に示した第２の実施形態と異なる点である。図８に示すスイッチング回路１では、ドレイン端子Ｄとインバータ回路１１の抵抗ＲINVとの間に、トランジスタＴPOSが配置されている。トランジスタＴPOSのドレイン電極はドレイン端子Ｄに接続され、ソース電極は抵抗ＲINVに接続され、ゲート電極はソース端子Ｓに接続されている。その他の構成については、図６に示したスイッチング回路１と同様である。
【００４８】
トランジスタＴPOSには、ノーマリオン型の窒化物ＦＥＴを使用する。トランジスタＴPOSのゲート電極をソース端子Ｓに接続することにより、トランジスタＴPOSのソース電極の電圧はスレッシュホールド電圧Ｖｔｈに設定される。これにより、インバータ回路１１を駆動する電源が供給される。なお、トランジスタＴPOSの代わりに、ダイオードや抵抗素子を配置してもよい。
【００４９】
また、図９に、図７に示した第２の実施形態の変形例に関して、図８に示したスイッチング回路１と同様に、電源端子ＰＯＳとドレイン端子Ｄを共通にしたスイッチング回路１を示す。
【００５０】
第３の実施形態に係るスイッチング回路１によれば、図６及び図７に示したスイッチング回路１に比べて、電源端子ＰＯＳを省略することができる。これにより、端子の数を削減することができる。他は、第１〜第２の実施形態と実質的に同様であり、重複した記載を省略する。
【００５１】
（第４の実施形態）
本発明の第４の実施形態に係るスイッチング回路１は、図１０に示すように、図９に示したスイッチング回路１に制御回路１２を追加したスイッチング回路である。制御回路１２は、図９に示したスイッチング回路１において入力端子ＩＮにＬｏｗ信号が入力した時に第２の駆動素子ＴD2がオンしない場合であっても、スイッチング素子ＴSWをオフさせる回路である。
【００５２】
制御回路１２は、ダイオードＤ１２、コンデンサＣ１２、抵抗Ｒ１２１、Ｒ１２２、及びトランジスタＴ１２１、Ｔ１２２を備える。トランジスタＴ１２１、Ｔ１２２には、窒化物ＦＥＴを採用可能である。
【００５３】
トランジスタＴ１２１のドレイン電極はスイッチング素子ＴSWのゲート電極ＧSWに接続され、ソース電極はソース端子Ｓに接続され、ゲート電極はトランジスタＴ１２２のドレイン電極に接続されている。トランジスタＴ１２１のドレイン電極は抵抗Ｒ１２１の一方の端子に接続され、ソース電極はソース端子Ｓに接続され、ゲート電極は抵抗Ｒ１２２を介して入力端子ＩＮに接続されている。抵抗Ｒ１２１の他方の端子はダイオードＤ１２のカソード端子に接続され、ダイオードＤ１２のアノード端子は入力端子ＩＮに接続されている。コンデンサＣ１２は、ダイオードＤ１２のカソード端子とソース端子Ｓ間に接続されている。
【００５４】
図９に示したスイッチング回路１では、スイッチング素子ＴSWがオン状態の間はドレイン電圧が０Ｖであり、第２の駆動素子ＴD2のゲート電極ＧD2の電位が０Ｖである。このため、スイッチング素子ＴSWをオフするために入力端子ＩＮにＬｏｗ信号が入力した時に、第２の駆動素子ＴD2のゲート電極ＧD2にゲート電流が流れないおそれがある。このため、第２の駆動素子ＴD2がオンしない場合がある。
【００５５】
制御回路１２は、第２の駆動素子ＴD2がオンしない場合にも、スイッチング素子ＴSWをオフさせる。以下に、制御回路１２の動作を説明する。
【００５６】
入力端子ＩＮにＨｉｇｈ信号が入力されている時、トランジスタＴ１２２はオンしてトランジスタＴ１２１のゲート電極はローレベルである。入力端子ＩＮにＬｏｗ信号が入力されるとトランジスタＴ１２２はオフし、コンデンサＣ１２に充電されていた電荷分だけ、トランジスタＴ１２１のゲート電極がハイレベルになる。これにより、スイッチング素子ＴSWはオフし始める。スイッチング素子ＴSWがオフし始めると第２の駆動素子ＴD2がオンし、スイッチング素子ＴSWは完全にオフする。
【００５７】
第４の実施形態に係るスイッチング回路１によれば、第１の駆動素子ＴD1の入力と逆相の信号を第２の駆動素子ＴD2に出力するインバータ回路１１を備え、且つ、電源端子ＰＯＳとドレイン端子Ｄを共通にしたスイッチング回路１において、スイッチング素子ＴSWを確実にオフすることができる。他は、第１〜第３の実施形態と実質的に同様であり、重複した記載を省略する。
【００５８】
（第５の実施形態）
本発明の第５の実施形態に係るスイッチング回路１は、図１１に示すように、ドレイン端子Ｄに入力するサージ電圧に対する保護回路としてダイオードＤSGVを備える点が、図１に示したスイッチング回路１と異なる。サージ保護用のダイオードＤSGVのアノード端子は第１の駆動素子ＴD1のゲート電極ＧD1に接続され、カソード端子はドレイン端子Ｄに接続されている。
【００５９】
ダイオードＤSGVには、駆動回路１０と同一半導体チップ上に形成された窒化物半導体からなるダイオードを使用することができる。或いは、外付け素子を使用してもよい。例えば、ダイオードＤSGVにディスクリート単体を採用してもよいし、入力端子ＩＮ＿Ｈ、ＩＮ＿Ｌに制御信号を出力するドライブＩＣ内にダイオードＤSGVを配置してもよい。
【００６０】
既に述べたように、スイッチング素子ＴSWのサイズは、第１の駆動素子ＴD1に比べて大きい。このため、第１の駆動素子ＴD1のインピーダンスは、スイッチング素子ＴSWのインピーダンスに比較して大きい。したがって、図１１に示すようにダイオードＤSGVのアノード端子を第１の駆動素子ＴD1のゲート電極ＧD1に接続することで、ダイオードＤSGVに流れる電流が小さくても、ダイオードＤSGVのブレーク動作時に第１の駆動素子ＴD1がオンして第２の駆動素子ＴD2がオンするクランプ動作を行うことで、スイッチング素子ＴSWは保護される。
【００６１】
また、図１２は、図９に示したスイッチング回路１にサージ保護用のダイオードＤSGVを接続してスイッチング回路１を示す。図１２に示したスイッチング回路１においても、図１１に示したスイッチング回路１と同様に、サージ電圧に対してスイッチング素子ＴSWが保護される。
【００６２】
図１３に、図１１に示したダイオードＤSGVに代えて、順方向に直列接続された複数のダイオードＤ１３１、Ｄ１３２、・・・、Ｄ１３ｎを有するサージ保護回路１３を使用した例を示す（ｎ：２以上の整数）。窒化物半導体素子はアヴァランシェ耐量が低いため、ダイオードＤSGVに窒化物半導体素子を採用した場合に、ダイオードＤSGVがブレーク時に破壊される可能性がある。ダイオードＤ１３１、Ｄ１３２、・・・、Ｄ１３ｎに窒化物半導体素子を採用した場合にも、順方向に直列接続することにより、ブレーク時の破壊を防止することができる。順方向に直列接続するダイオードの数は、例えば２００個程度である。
【００６３】
図１４は、図１２に示したスイッチング回路１に関して、ダイオードＤSGVに代えてサージ保護回路１３を使用した例を示す。図１４に示したスイッチング回路１においても、図１３に示したスイッチング回路１と同様に、ブレーク時のダイオードの破壊を防止することができる。
【００６４】
第５の実施形態に係るスイッチング回路１によれば、サージ電圧によるスイッチング素子ＴSWの破壊を防止できる。他は、第１〜第４の実施形態と実質的に同様であり、重複した記載を省略する。
【００６５】
（第６の実施形態）
本発明の第６の実施形態に係るスイッチング回路１は、図１５に示すように、スイッチング素子ＴSWをオンさせる駆動素子を多段トランジスタで構成した点が、図１に示したスイッチング回路１と異なる。その他の構成については、図１に示した第１の実施形態と同様である。図１５は、多段トランジスタが、第１の駆動素子ＴD1と、第１の駆動素子ＴD1を駆動する駆動素子ＴD11とからなる例を示している。駆動素子ＴD11には、窒化物ＦＥＴを採用可能である。
【００６６】
駆動素子ＴD11のドレイン電極はダイオードＤ１１のカソード端子に接続され、ゲート電極は入力端子ＩＮに接続され、ソース電極は第１の駆動素子ＴD1のゲート電極ＧD1に接続されている。ダイオードＤ１１のアノード端子はドレイン端子Ｄに接続されている。更に、第１の駆動素子ＴD1のゲート電極ＧD1と入力端子ＩＮ＿Ｈ間に抵抗Ｒ１１が接続されている。
【００６７】
既に述べたように、スイッチング素子ＴSWを駆動する第１の駆動素子ＴD1のサイズは、スイッチング素子ＴSWに比べて小さくできる。更に、第１の駆動素子ＴD1よりも小さいサイズの駆動素子ＴD11によって第１の駆動素子ＴD1を駆動することにより、駆動電流を小さくすることができる。図１５では、スイッチング素子ＴSWを駆動する多段トランジスタが２段である例を示したが、多段トランジスタの段数を３段以上にしてもよい。
【００６８】
第６の実施形態に係るスイッチング回路１によれば、駆動電流を抑制しつつ、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００６９】
（その他の実施形態）
上記のように、本発明は第１乃至第６の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００７０】
既に述べた第１乃至第６の実施形態の説明においては、スイッチング素子ＴSWのゲート電極ＧSWにゲート抵抗Ｒ１が接続されていた。しかし、例えばスイッチング回路１に採用される窒化物ＦＥＴがショットキーゲート型窒化物ＦＥＴである場合、オフ状態であっても第１の駆動素子ＴD1のゲート電極ＧD1からソース電極ＳD1に電流が流れる。したがって、スイッチング素子ＴSWがオンした後に第１の駆動素子ＴD1がオフした場合に、スイッチング素子ＴSWのゲート電極ＧSWにゲート抵抗Ｒ１が接続されていなくても、第１の駆動素子ＴD1を介してスイッチング素子ＴSWのゲート電流が供給される。したがって、図１６に示すような、スイッチング素子ＴSWのゲート電極ＧSWにゲート抵抗Ｒ１が接続されていないスイッチング回路１を実現できる。
【００７１】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７２】
Ｄ…ドレイン端子
Ｓ…ソース端子
ＩＮ＿Ｈ、ＩＮ＿Ｌ、ＩＮ…入力端子
Ｒ１…ゲート抵抗
Ｄ１…第１の整流素子
Ｄ２…第２の整流素子
ＤGD…保護用整流素子
ＴSW…スイッチング素子
ＴD1…第１の駆動素子
ＴD2…第２の駆動素子
１…スイッチング回路
１０…駆動回路
１１…インバータ回路
１２…制御回路
１３…サージ保護回路
【図１】
0005556726.tif 000002
【図２】
0005556726.tif 000003
【図３】
0005556726.tif 000004
【図４】
0005556726.tif 000005
【図５】
0005556726.tif 000006
【図６】
0005556726.tif 000007
【図７】
0005556726.tif 000008
【図８】
0005556726.tif 000009
【図９】
0005556726.tif 000010
【図１０】
0005556726.tif 000011
【図１１】
0005556726.tif 000012
【図１２】
0005556726.tif 000013
【図１３】
0005556726.tif 000014
【図１４】
0005556726.tif 000015
【図１５】
0005556726.tif 000016
【図１６】
0005556726.tif 000017