(57)【特許請求の範囲】
【請求項１】
第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップと、
一の前記第１の活性領域及び一の前記第２の活性領域と交差する複数のゲート配線のパターンを配置するステップと、
前記第１の活性領域と前記ゲート配線とが重なり合う領域である第１の領域を抽出するステップと、
前記第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップと、
前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップと
をコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、
前記圧縮応力膜のパターンを配置するステップでは、複数の前記ゲート配線のパターンと前記第１の活性領域のパターンとが重なった位置のそれぞれから、前記ゲート配線のパターンの長手方向の、前記第１の活性領域のパターンから第１の値の距離を離れた位置に、前記圧縮応力膜のパターンの縁部が設定される
ことを特徴とする半導体装置の設計方法。
【請求項２】
請求項１記載の半導体装置の設計方法において、
前記第１の活性領域のパターン及び前記第２の活性領域のパターンを配置するステップでは、複数の前記第１の活性領域のパターン及び複数の前記第２の活性領域のパターンを配置し、
前記ゲート配線のパターンを配置するステップでは、複数の前記第1の活性領域のパターン及び複数の前記第２の活性領域のパターンのそれぞれに複数の前記ゲート配線のパターンを配置し、
前記第１の領域を抽出するステップでは、複数の前記第１の領域を抽出し、
前記圧縮応力膜のパターンを配置するステップでは、前記複数の第１の領域を、前記ゲート配線の長手方向に前記第１の値だけそれぞれ拡張し、前記ゲート配線の長手方向に垂直な方向に第２の値だけそれぞれ拡張し、拡張されることにより部分的に重なり合った複数の前記第１の領域を互いに併合することにより得られるパターンに基づいて、前記圧縮応力膜のパターンを生成する
ことを特徴とする半導体装置の設計方法。
【請求項３】
請求項１記載の半導体装置の設計方法において、
前記第１の活性領域のパターン及び前記第２の活性領域のパターンを配置するステップでは、複数の前記第１の活性領域のパターン及び複数の前記第２の活性領域のパターンを配置し、
前記ゲート配線のパターンを配置するステップでは、複数の前記第1の活性領域のパターン及び複数の前記第２の活性領域のパターンのそれぞれに複数の前記ゲート配線のパターンを配置し、
前記第１の領域を抽出するステップでは、複数の前記第１の領域を抽出し、
前記圧縮応力膜のパターンを配置するステップでは、複数の前記ゲート配線のそれぞれの長手方向における、前記第１の領域の前記縁部から前記圧縮応力膜のパターンの縁部までの距離が、各箇所において前記第１の値に設定される
ことを特徴とする半導体装置の設計方法。
【請求項４】
請求項２又は３記載の半導体装置の設計方法において、
前記第１の活性領域のパターン及び前記第２の活性領域のパターンを配置するステップでは、一の前記第１の活性領域のパターンと他の前記第１の活性領域のパターンとの間隔が、前記第１の値の２倍より大きくなるように、前記一の第１の活性領域のパターンと前記他の第１の活性領域パターンとを、前記ゲート配線の前記長手方向において互いに隣接するように配置し、
前記圧縮応力膜のパターンを配置するステップでは、前記一の第１の活性領域を含む領域に一の前記圧縮応力膜のパターンが配置され、前記他の第１の活性領域を含む領域に他の前記圧縮応力膜のパターンが配置され、前記一の圧縮応力膜のパターンと前記他の圧縮応力膜のパターンとの間に前記引っ張り応力膜が配置される
ことを特徴とする半導体装置の設計方法。
【請求項５】
半導体基板に形成された複数の第１の活性領域と、
前記半導体基板に形成された複数の第２の活性領域と、
一の前記第１の活性領域及び一の前記第２の活性領域に交差する複数のゲート配線と、
前記第１の活性領域上にそれぞれ形成され、前記ゲート配線の一部である第１のゲート電極を有する複数の第１のトランジスタと、
前記第２の活性領域上にそれぞれ形成され、前記ゲート配線の一部である第２のゲート電極を有する複数の第２のトランジスタと、
前記第１の活性領域を含む領域上に形成され、前記第１のトランジスタを覆う圧縮応力膜と、
前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接するように形成された、前記第２のトランジスタを覆う引っ張り応力膜とを有し、
前記第１の活性領域と複数の前記ゲート配線とが重なり合う領域である第１の領域の縁部のそれぞれから、前記圧縮応力膜の縁部までの、前記ゲート配線の長手方向における距離は、各箇所においてそれぞれ第１の値に設定されている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート配線の前記長手方向において互いに隣接している一の前記第１の活性領域と他の前記第１の活性領域との間隔が、前記第１の値の２倍より大きく設定されており、
前記一の第１の活性領域を含む領域に一の前記圧縮応力膜が配置されており、
前記他の第１の活性領域を含む領域に他の前記圧縮応力膜が配置されており、
前記一の圧縮応力膜と前記他の圧縮応力膜との間に前記引っ張り応力膜が存在している
ことを特徴とする半導体装置。
【請求項７】
第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップと、
一の前記第１の活性領域及び一の前記第２の活性領域と交差する複数のゲート配線のパターンを配置するステップと、
前記第１の活性領域と前記ゲート配線とが重なり合う領域である第１の領域を抽出するステップと、
前記第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップと、
前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップと
をコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、
前記圧縮応力膜のパターンを配置するステップでは、複数の前記ゲート配線のパターンと前記第１の活性領域のパターンとが重なった位置のそれぞれから、前記ゲート配線のパターンの長手方向の、前記第１の活性領域のパターンから第１の値の距離を離れた位置に、前記圧縮応力膜のパターンの縁部が設定され、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１の活性領域のパターン及び前記第２の活性領域のパターンを配置するステップでは、複数の前記第１の活性領域のパターン及び複数の前記第２の活性領域のパターンを配置し、
前記ゲート配線のパターンを配置するステップでは、複数の前記第1の活性領域のパターン及び複数の前記第２の活性領域のパターンのそれぞれに複数の前記ゲート配線のパターンを配置し、
前記第１の領域を抽出するステップでは、複数の前記第１の領域を抽出し、
前記圧縮応力膜のパターンを配置するステップでは、前記複数の第１の領域を、前記ゲート配線の長手方向に前記第１の値だけそれぞれ拡張し、前記ゲート配線の長手方向に垂直な方向に第２の値だけそれぞれ拡張し、拡張されることにより部分的に重なり合った複数の前記第１の領域を互いに併合することにより得られるパターンに基づいて、前記圧縮応力膜のパターンを生成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記第１の活性領域のパターン及び前記第２の活性領域のパターンを配置するステップでは、複数の前記第１の活性領域のパターン及び複数の前記第２の活性領域のパターンを配置し、
前記ゲート配線のパターンを配置するステップでは、複数の前記第1の活性領域のパターン及び複数の前記第２の活性領域のパターンのそれぞれに複数の前記ゲート配線のパターンを配置し、
前記第１の領域を抽出するステップでは、複数の前記第１の領域を抽出し、
前記圧縮応力膜のパターンを配置するステップでは、複数の前記ゲート配線のそれぞれの長手方向における、前記第１の領域の前記縁部から前記圧縮応力膜のパターンの縁部までの距離が、各箇所において前記第１の値に設定される
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置の製造方法において、
前記第１の活性領域のパターン及び前記第２の活性領域のパターンを配置するステップでは、一の前記第１の活性領域のパターンと他の前記第１の活性領域のパターンとの間隔が、前記第１の値の２倍より大きくなるように、前記一の第１の活性領域のパターンと前記他の第１の活性領域パターンとを、前記ゲート配線の前記長手方向において互いに隣接するように配置し、
前記圧縮応力膜のパターンを配置するステップでは、前記一の第１の活性領域を含む領域に一の前記圧縮応力膜のパターンが配置され、前記他の第１の活性領域を含む領域に他の前記圧縮応力膜のパターンが配置され、前記一の圧縮応力膜のパターンと前記他の圧縮応力膜のパターンとの間に前記引っ張り応力膜が配置される
ことを特徴とする半導体装置の製造方法。
【請求項１１】
第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップと、
一の前記第１の活性領域及び一の前記第２の活性領域と交差する複数のゲート配線のパターンを配置するステップと、
前記第１の活性領域と前記ゲート配線とが重なり合う領域である第１の領域を抽出するステップと、
前記第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップと、
前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップと
をコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得し、
前記圧縮応力膜のパターンを配置するステップでは、複数の前記ゲート配線のパターンと前記第１の活性領域のパターンとが重なった位置のそれぞれから、前記ゲート配線のパターンの長手方向の、前記第１の活性領域のパターンから第１の値の距離を離れた位置に、前記圧縮応力膜のパターンの縁部が設定される
ことを特徴とする半導体装置の設計用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその設計方法並びに半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路を含む半導体装置が知られている。
【０００３】
近時、ＰＭＯＳトランジスタのキャリア移動度を向上させるべく、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加されるように、ＰＭＯＳトランジスタを覆うように圧縮応力膜を形成する技術が提案されている。
【０００４】
また、ＮＭＯＳトランジスタのキャリア移動度を向上させるべく、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されるように、ＮＭＯＳトランジスタを覆うように引っ張り応力膜を形成する技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２７３２４０号公報
【特許文献２】特開２００８−１６００３７号公報
【特許文献３】特開２００７−２５８３３０号公報
【特許文献４】特開２００８−６６４８４号公報
【特許文献５】米国特許第７４２０２０２号明細書
【非特許文献】
【０００６】
【非特許文献１】P. Grudowski et al., “1-D and 2-D Geometry Effects in Uniaxially-Strained Dual Etch Stop Layer Stressor Integrations”, 2006 Symposium on VLSI Technology Digest of Technical Papers, 2006, p.76-77
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、単に圧縮応力膜や引っ張り応力膜を形成した場合には、必ずしも十分にトランジスタの電気的特性を向上し得ない場合がある。
【０００８】
本発明の目的は、良好な電気的特性を有するトランジスタを有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップと、前記第１の活性領域及び前記第２の活性領域と交差するゲート配線のパターンを配置するステップと、前記第１の活性領域と前記ゲート配線とが重なり合う領域である第１の領域を抽出するステップと、前記第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップと、前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップとをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、前記圧縮応力膜のパターンを配置するステップでは、前記第１の領域の縁部の位置に基づいて、前記圧縮応力膜のパターンの縁部の位置が設定されることを特徴とする半導体装置の設計方法が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板に形成された複数の第１の活性領域と、前記半導体基板に形成された複数の第２の活性領域と、前記第１の活性領域及び前記第２の活性領域に交差する複数のゲート配線と、前記第１の活性領域上にそれぞれ形成され、前記ゲート配線の一部である第１のゲート電極を有する複数の第１のトランジスタと、前記第２の活性領域上にそれぞれ形成され、前記ゲート配線の一部である第２のゲート電極を有する複数の第２のトランジスタと、前記第１の活性領域を含む領域上に形成され、前記第１のトランジスタを覆う圧縮応力膜と、前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接するように形成された、前記第２のトランジスタを覆う引っ張り応力膜とを有し、前記第１の活性領域と前記ゲート配線とが重なり合う領域である第１の領域の縁部から、前記圧縮応力膜の縁部までの、前記ゲート配線の長手方向における距離は、各箇所において第１の値に設定されていることを特徴とする半導体装置が提供される。
【００１１】
実施形態の更に他の観点によれば、第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップと、前記第１の活性領域及び前記第２の活性領域と交差するゲート配線のパターンを配置するステップと、前記第１の活性領域と前記ゲート配線とが重なり合う領域である第１の領域を抽出するステップと、前記第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップと、前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップとをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、前記圧縮応力膜のパターンを配置するステップでは、前記第１の領域の縁部の位置に基づいて、前記圧縮応力膜のパターンの縁部の位置が設定され、前記レイアウトパターンを用いて半導体装置を製造することを特徴とする半導体装置の製造方法が提供される。
【００１２】
実施形態の更に他の観点によれば、第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップと、前記第１の活性領域及び前記第２の活性領域と交差するゲート配線のパターンを配置するステップと、前記第１の活性領域と前記ゲート配線とが重なり合う領域である第１の領域を抽出するステップと、前記第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップと、前記第２の活性領域を含む領域上に、前記圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップとをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得し、前記圧縮応力膜のパターンを配置するステップでは、前記第１の領域の縁部の位置に基づいて、前記圧縮応力膜のパターンの縁部の位置が設定されることを特徴とする半導体装置の設計用プログラムが提供される。
【発明の効果】
【００１３】
開示の半導体装置及びその設計方法並びに半導体装置の製造方法によれば、活性領域とゲート配線とが重なり合う領域の縁部の位置に基づいて、圧縮応力膜の縁部の位置が決定される。このため、活性領域とゲート配線とが重なり合う領域から圧縮応力膜と引っ張り応力膜との境界までの距離を、各箇所において互いに等しくすることが可能となる。このため、ＰＭＯＳトランジスタを多数有する半導体装置であっても、ＰＭＯＳトランジスタにおけるオン電流のばらつきを小さくしつつ、ＰＭＯＳトランジスタのオン電流を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態による半導体装置を示す平面図（その１）である。
【図２】第１実施形態による半導体装置を示す平面図（その２）である。
【図３】第１実施形態による半導体装置を示す断面図である。
【図４】第１実施形態による半導体装置の設計方法を示すフローチャートである。
【図５】第１実施形態による半導体装置の設計方法を示す平面図（その１）である。
【図６】第１実施形態による半導体装置の設計方法を示す平面図（その２）である。
【図７】第１実施形態による半導体装置の設計方法を示す平面図（その３）である。
【図８】第１実施形態による半導体装置の設計方法を示す平面図（その４）である。
【図９】第１実施形態による半導体装置の設計方法を示す平面図（その５）である。
【図１０】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１７】第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１８】第２実施形態による半導体装置を示す平面図である。
【図１９】参考例による半導体装置を示す平面図である。
【図２０】第２実施形態による半導体装置の設計方法を示すフローチャートである。
【図２１】第２実施形態による半導体装置の設計方法を示す平面図（その１）である。
【図２２】第２実施形態による半導体装置の設計方法を示す平面図（その２）である。
【図２３】第２実施形態による半導体装置の設計方法を示す平面図（その３）である。
【図２４】第２実施形態による半導体装置の設計方法を示す平面図（その４）である。
【図２５】第２実施形態による半導体装置の設計方法を示す平面図（その５）である。
【図２６】第２実施形態による半導体装置の設計方法を示す平面図（その６）である。
【図２７】第２実施形態による半導体装置の設計方法を示す平面図（その７）である。
【図２８】半導体設計装置を示すブロック図である。
【図２９】圧縮応力膜により覆われたＰＭＯＳトランジスタを示す平面図である。
【発明を実施するための形態】
【００１５】
ＰＭＯＳトランジスタを覆うように圧縮応力膜を形成すると、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加され、ＰＭＯＳトランジスタのキャリア移動度が向上し、ＰＭＯＳトランジスタのオン電流を向上させることが可能である。
【００１６】
また、ＮＭＯＳトランジスタを覆うように引っ張り応力膜を形成すると、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加され、ＮＭＯＳトランジスタのキャリア移動度が向上し、ＮＭＯＳトランジスタのオン電流を向上させることが可能である。
【００１７】
圧縮応力膜のパターンは、例えば、ＰＭＯＳトランジスタが形成される領域のＮ型ウェルのパターンに合致するようにレイアウトされる。引っ張り応力膜のパターンは、例えば、ＮＭＯＳトランジスタが形成される領域のＰ型ウェルのパターンに合致するようにレイアウトされる。
【００１８】
しかしながら、Ｎ型ウェルやＰ型ウェルのパターンに合致するように、圧縮応力膜や引っ張り応力膜をレイアウトした場合には、チャネル幅やチャネル長が同一のＰＭＯＳトランジスタであっても、オン電流にばらつきが生じる場合があった。
【００１９】
図２９は、圧縮応力膜により覆われたＰＭＯＳトランジスタを示す平面図である。
【００２０】
図２９に示すように、活性領域１１２に交差するようにゲート配線（ゲート電極）１２０が形成されている。ゲート電極１２０の両側の半導体基板内には、ソース／ドレイン拡散層１２６が形成されている。こうして、ゲート電極１２０とソース／ドレイン拡散層１２６とを有するＰＭＯＳトランジスタ１３４が形成されている。
【００２１】
半導体基板上には、ＰＭＯＳトランジスタ１３４を覆うように圧縮応力膜１３８が形成されている。圧縮応力膜１３８が形成されている領域を除く領域に、引っ張り応力膜１４２が形成されている。
【００２２】
ゲート配線１２０の長手方向（Ｘ方向）における、チャネルの端部から圧縮応力膜１３８と引っ張り応力膜１４２との境界までの距離ｄＸを小さくすると、ＰＭＯＳトランジスタ１３４のオン電流は大きくなる傾向がある。即ち、ＰＭＯＳトランジスタ１３４のオン電流は、距離ｄＸに依存する。オン電流を大きくするためには、ゲート配線１２０の長手方向（Ｘ方向）における、チャネルの端部から圧縮応力膜１３８と引っ張り応力膜１４２との境界までの距離ｄＸを小さくすることが好ましい。ただし、ゲート配線１２０の長手方向における、チャネルの端部から圧縮応力膜１３８と引っ張り応力膜１４２との境界までの距離ｄＸが互いに異なっていると、ＰＭＯＳトランジスタのオン電流がばらつく要因となる。
【００２３】
本願発明者は、鋭意検討した結果、各々のＰＭＯＳトランジスタにおいて、距離ｄＸが互いに等しくなるようにし、これにより、ＰＭＯＳトランジスタのオン電流のばらつきを抑制することに想到した。
【００２４】
なお、ゲート配線１２０の長手方向における、チャネルの端部から圧縮応力膜１３８と引っ張り応力膜１４２との境界までの距離ｄＹを過度に小さくすると、ＰＭＯＳトランジスタ１３４のオン電流は小さくなる。しかし、距離ｄＹの大きさは距離ｄＸの大きさと比較して十分に大きく設定されるため、距離ｄＹの大きさが若干ばらついたとしても、ＰＭＯＳトランジスタのオン電流が大きくばらつくことはなく、特段の問題はない。
【００２５】
［第１実施形態］
第１実施形態による半導体装置及びその設計方法並びに半導体装置の製造方法を図１乃至図１７を用いて説明する。
【００２６】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図１７を用いて説明する。図１は、本実施形態による半導体装置を示す平面図（その１）である。図２は、本実施形態による半導体装置を示す平面図（その２）である。図３は、本実施形態による半導体装置を示す断面図である。図３（ａ）は、図１におけるＡ−Ａ′線断面に対応している。図３（ｂ）は、図１におけるＢ−Ｂ′線断面に対応している。
【００２７】
半導体基板１０には、活性領域（素子領域）１２ａ〜１２ｈを確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。ＰＭＯＳトランジスタ形成領域２内には、素子分離領域１４により確定された活性領域１２ａ〜１２ｄが形成されている。ＮＭＯＳトランジスタ形成領域４内には、素子分離領域１４により確定された活性領域１２ｅ〜１２ｈが形成されている。
【００２８】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０内には、Ｎ型ウェル１６Ｎが形成されている。ＮＭＯＳトランジスタ形成領域４における半導体基板１０内には、Ｐ型ウェル１６Ｐが形成されている。
【００２９】
ＰＭＯＳトランジスタ形成領域２には、ゲート絶縁膜１８を介してゲート電極２０ａが形成されている。ＮＭＯＳトランジスタ形成領域４には、ゲート絶縁膜１８を介してゲート電極２０ｂが形成されている。
【００３０】
ゲート電極２０ａ及びゲート電極２０ｂは、ＰＭＯＳトランジスタ形成領域２及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０の一部である。ゲート配線２０としては、例えばポリシリコン膜等が用いられている。
【００３１】
ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０には、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３４のゲート電極２０ａが形成されている。ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０には、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３６のゲート電極２０ｂが形成されている。
【００３２】
ゲート配線２０の側壁部分、即ち、ＰＭＯＳトランジスタ３４のゲート電極２０ａの側壁部分、及び、ＮＭＯＳトランジスタ３６のゲート電極２０ｂの側壁部分には、サイドウォール絶縁膜２２が形成されている。
【００３３】
サイドウォール絶縁膜２２が形成されたゲート電極２０ａの両側の半導体基板１０内には、ソース／ドレイン拡散層２６が形成されている。サイドウォール絶縁膜２２が形成されたゲート電極２０ｂの両側の半導体基板１０内には、ソース／ドレイン拡散層３０が形成されている。
【００３４】
ゲート配線２０の上部、及び、ソース／ドレイン拡散層２６、３０上には、それぞれシリサイド層（図示せず）が形成されている。シリサイド層としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。
【００３５】
こうして、ＰＭＯＳトランジスタ形成領域２の活性領域１２ａ〜１２ｄ内には、ゲート電極２０とソース／ドレイン拡散層２６とを有するＰＭＯＳトランジスタ３４が形成されている。また、ＮＭＯＳトランジスタ形成領域４の活性領域１２ｅ〜１２ｈ内には、ゲート電極２０とソース／ドレイン拡散層３０等とを有するＮＭＯＳトランジスタ３６が形成されている。
【００３６】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０上には、ＰＭＯＳトランジスタ３４を覆うように応力膜（圧縮応力膜）３８ａ、３８ｂが形成されている。圧縮応力膜３８ａ、３８ｂは、ＰＭＯＳトランジスタ３４のチャネル領域に圧縮応力を印加し、ＰＭＯＳトランジスタ３４のキャリア移動度の向上を図るものである。圧縮応力膜３８ａ、３８ｂは、ＰＭＯＳトランジスタ３４が形成される活性領域１２ａ〜１２ｄを含む領域に形成されている。圧縮応力膜３８ａ、３８ｂとしては、例えばシリコン窒化膜が用いられている。圧縮応力膜３８ａ、３８ｂの膜厚は、例えば３０〜９０ｎｍ程度とする。
【００３７】
ＮＭＯＳトランジスタ形成領域４における半導体基板１０上には、ＮＭＯＳトランジスタ３６を覆うように応力膜（引っ張り応力膜）４２が形成されている。引っ張り応力膜４２は、ＮＭＯＳトランジスタ３６のチャネル領域に引っ張り応力を印加し、ＮＭＯＳトランジスタ３６のキャリア移動度の向上を図るものである。引っ張り応力膜４２は、ＮＭＯＳトランジスタ３６が形成される活性領域１２ｅ〜１２ｈを含む領域に形成されている。引っ張り応力膜４２としては、例えばシリコン窒化膜が用いられている。引っ張り応力膜４２の膜厚は、例えば３０〜９０ｎｍ程度とする。
【００３８】
引っ張り応力膜４２は、圧縮応力膜３８ａ、３８ｂが形成された領域を除く領域に形成されている。圧縮応力膜３８ａ、３８ｂの外縁と引っ張り応力膜４２の内縁とは、圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界において互いに接している。このため、圧縮応力膜３８ａ、３８ｂの外縁の位置と引っ張り応力膜４２の内縁の位置とは、一致している。
【００３９】
なお、引っ張り応力膜４２の内縁部が圧縮応力膜３８ａ、３８ｂの外縁部上に位置していてもよい。この場合には、圧縮応力膜３８ａ、３８ｂの外縁と引っ張り応力膜４２とが接している位置が、圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界である。
【００４０】
また、圧縮応力膜３８ａ、３８ｂの外縁部が引っ張り応力膜４２の内縁部上に位置していてもよい。この場合には、圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２の内縁とが接している位置が、圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界である。
【００４１】
圧縮応力膜３８のパターンは、ゲート配線２０と活性領域１２とが重なり合う領域３２を、Ｘ方向に第１の値ｄ１だけ拡張し、Ｙ方向に第２の値ｄ２だけ拡張し、拡張により部分的に重なり合った複数の領域を併合したパターンに基づいて得られたものである。
【００４２】
ゲート配線２０の長手方向に領域３２を第１の値ｄ１だけ拡張するため、領域３２の縁部４０ａから圧縮応力膜３８ａ、３８ｂの外縁までの距離は、各箇所において互いに等しく第１の値ｄ１となっている。領域３２をＸ方向に第１の値ｄ１だけ拡張するため、Ｘ方向における、活性領域１２ａ〜１２ｄの縁部から圧縮応力膜３８ａ、３８ｂの縁部までの距離は、第１の値ｄ１となる。
【００４３】
ＰＭＯＳトランジスタ３４のオン電流を向上させる観点からは、ゲート配線２０の長手方向における、領域３２の縁部４０ａから圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界までの距離ｄ１は、小さめに設定することが好ましい。但し、距離ｄ１は、活性領域１２ａ〜１２ｄ、圧縮応力膜３８ａ、３８ｂ及び引っ張り応力膜４２を形成する際の各々の加工精度、並びに、これらを形成する際のパターンの位置合わせ精度等を考慮して設定することが好ましい。ここでは、距離ｄ１を、例えば０．１〜０．３μｍ程度とする。
【００４４】
ゲート配線２０の長手方向に垂直な方向（Ｙ方向）に領域３２を第２の値ｄ２だけ拡張するため、Ｙ方向における領域３２の縁部４０ｂから圧縮応力膜３８ａ、３８ｂの外縁までの距離は、第２の値ｄ２となる。ＰＭＯＳトランジスタ３４のオン電流を向上させる観点からは、距離ｄ２を大きめに設定することが好ましい。ここでは、距離ｄ２を、例えば０．３〜１μｍ程度とする。
【００４５】
第２の値ｄ２は比較的大きいことが好ましく、第１の値ｄ１は比較的小さいことが好ましいため、第２の値ｄ２は第１の値ｄ１より大きくなっている。
【００４６】
引っ張り応力膜４２は、圧縮応力膜３８ａ、３８ｂが形成される領域を除く領域に配置される。引っ張り応力膜４２の内縁の位置は、圧縮応力膜３８ａ、３８ｂの外縁の位置と一致するように設定される。
【００４７】
こうして、圧縮応力膜３８ａ、３８ｂの外縁の位置及び引っ張り応力膜４０の内縁の位置が、活性領域１２ａ〜１２ｄとゲート配線２０とが重なり合う領域３２の縁部４０ａ、４０ｂの位置に基づいて設定されることとなる。
【００４８】
このように、本実施形態では、ゲート配線２０の長手方向における、領域３２の縁部４０ａから圧縮応力膜３８と引っ張り応力膜４２との境界までの距離ｄ１が、各箇所において互いに等しく設定されている。このため、本実施形態によれば、ＰＭＯＳトランジスタ３４のオン電流のばらつきを抑制しつつ、ＰＭＯＳトランジスタ３４のオン電流を向上させる得ることができる。
【００４９】
ゲート配線２０の長手方向（Ｘ方向）において互いに隣接している活性領域１２ａと活性領域１２ｃとの間隔ｄ３は、第１の値ｄ１の２倍より大きく設定されている。また、ゲート配線２０の長手方向において互いに隣接している活性領域１２ｄと活性領域１２ｂとの間隔ｄ４も、第１の値ｄ１の２倍より大きく設定されている。一方、ゲート配線２０の長手方向における、領域３２の縁部４０ａの位置から圧縮応力膜３８と引っ張り応力膜４２との境界までの距離は、第１の値ｄ１に設定されている。このため、圧縮応力膜３８ａと圧縮応力膜３８ｂとの間には、引っ張り応力膜４２が存在している。
【００５０】
圧縮応力膜３８及び引っ張り応力膜４２が形成された半導体基板１０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４の表面は、平坦化されている。層間絶縁膜４４の膜厚は、例えば２００〜４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等が用いられている。
【００５１】
層間絶縁膜４４及び引っ張り応力膜４２には、ゲート配線２０に達するコンタクトホール４６が形成されている。また、ＰＭＯＳトランジスタ形成領域２における層間絶縁膜４４及び圧縮応力膜３８には、ＰＭＯＳトランジスタ３４のソース／ドレイン拡散層２６に達するコンタクトホール４６が形成されている。ＮＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び引っ張り応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン拡散層３０に達するコンタクトホール４６が形成されている。
【００５２】
コンタクトホール４６内には、バリアメタル膜（図示せず）が形成されている。バリアメタル膜は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。
【００５３】
バリアメタル膜が形成されたコンタクトホール４６内には、それぞれ導体プラグ５０が埋め込まれている。導体プラグ５０の材料としては、例えばタングステン（Ｗ）が用いられている。
【００５４】
導体プラグ５０が埋め込まれた層間絶縁膜４４上には、層間絶縁膜５２が形成されている。層間絶縁膜５２としては、例えばシリコン酸化膜が用いられている。
【００５５】
層間絶縁膜５２には、配線５８を埋め込むための溝５４が形成されている。溝５４の底面には、導体プラグ５０の上面が露出している。
【００５６】
溝５４内には、バリアメタル膜（図示せず）が形成されている。バリアメタル膜としては、例えばＴａ（タンタル）膜が用いられている。
【００５７】
バリアメタル膜が形成された溝５４内には、配線５８が埋め込まれている。配線５８の材料としては、例えばＣｕ（銅）等が用いられている。
【００５８】
こうして、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６とを有するＣＭＯＳ回路を含む半導体装置が形成されている。
【００５９】
このように、本実施形態では、ゲート配線４０の長手方向における、領域３２の縁部４０ａから圧縮応力膜３８と引っ張り応力膜４２との境界までの距離ｄ１が、各箇所において互いに等しく設定されている。このため、本実施形態によれば、ＰＭＯＳトランジスタ３４のオン電流のばらつきを抑制しつつ、ＰＭＯＳトランジスタ３４のオン電流を大きくすることができ、ひいては、電気的特性の良好な半導体装置を提供することができる。
【００６０】
（半導体設計装置）
本実施形態による半導体装置は、後述する本実施形態による半導体装置の設計方法により設計される。本実施形態による半導体装置の設計方法は、例えば、本実施形態による設計方法を実行するためのコンピュータプログラムがインストールされたＣＡＤ等の半導体設計装置（設計支援装置）を用いて、実行することが可能である。
【００６１】
本実施形態による半導体装置の設計方法において用いられる半導体設計装置について図２８を用いて説明する。図２８は、半導体設計装置を示すブロック図である。
【００６２】
図２８に示すように、半導体設計装置は、ＣＰＵ（Central Processing Unit）３０１と、ＲＯＭ（Read‐Only Memory）３０２と、ＲＡＭ（Random Access Memory）３０３と、磁気ディスクドライブ３０４と、磁気ディスク３０５と、光ディスクドライブ３０６と、光ディスク３０７と、ディスプレイ３０８と、Ｉ／Ｆ（Interface）３０９と、キーボード３１０と、マウス３１１と、スキャナ３１２と、プリンタ３１３とを備えている。また、各構成部はバス３００によってそれぞれ接続されている。
【００６３】
ここで、ＣＰＵ３０１は、設計支援装置の全体の制御を司る。ＲＯＭ３０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ３０３は、ＣＰＵ３０１のワークエリアとして使用される。磁気ディスクドライブ３０４は、ＣＰＵ３０１の制御にしたがって磁気ディスク３０５に対するデータのリード／ライトを制御する。
【００６４】
磁気ディスク３０５は、磁気ディスクドライブ３０４の制御で書き込まれたデータを記憶する。磁気ディスク３０５には、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされている。また、磁気ディスク３０５には、半導体装置の設計データが記憶される。本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムは、半導体装置の設計データに基づき、後述するような所定のステップをコンピュータ（ＣＰＵ）に実行させることにより、半導体装置のレイアウトパターンを取得する。
【００６５】
光ディスクドライブ３０６は、ＣＰＵ３０１の制御にしたがって光ディスク３０７に対するデータのリード／ライトを制御する。光ディスク３０７は、光ディスクドライブ３０６の制御で書き込まれたデータを記憶したり、光ディスク３０７に記憶されたデータをコンピュータに読み取らせたりする。
【００６６】
ディスプレイ３０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。当該ディスプレイ３０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００６７】
Ｉ／Ｆ３０９は、通信回線を通じてＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）、インターネットなどのネットワーク３１４に接続され、このネットワーク３１４を介して他の装置に接続される。そして、Ｉ／Ｆ３０９は、ネットワーク３１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ３０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
【００６８】
キーボード３１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス３１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００６９】
スキャナ３１２は、画像を光学的に読み取り、設計支援装置内に画像データを取り込む。なお、スキャナ３１２は、ＯＣＲ（Optical Character Reader）機能を持たせてもよい。また、プリンタ３１３は、画像データや文書データを印刷する。プリンタ３１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
【００７０】
（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法について図４乃至図９を用いて説明する。図４は、本実施形態による半導体装置の設計方法を示すフローチャートである。図５乃至図９は、本実施形態による半導体装置の設計方法を示す平面図である。
【００７１】
本実施形態による半導体装置の設計方法は、例えば、図２８に示すような半導体設計装置を用いて、実行することが可能である。
【００７２】
まず、図５に示すように、半導体基板１０内に形成されるＮ型ウェル１６Ｎのパターン及びＰ型ウェル１６Ｐのパターンのレイアウトを行う（ステップＳ１）。
【００７３】
次に、図６に示すように、活性領域（素子領域）１２ａ〜１２ｈのパターンのレイアウトを行う（ステップＳ２）。活性領域１２ａ〜１２ｄは、ＰＭＯＳトランジスタが形成される領域２内に配置される。活性領域１２ｅ〜１２ｈは、ＮＭＯＳトランジスタが形成される領域４内に配置される。
【００７４】
次に、図７に示すように、ゲート配線２０のパターンのレイアウトを行う（ステップＳ３）。ゲート配線２０は、活性領域１２ａ〜１２ｈと交差するように配置される。
【００７５】
次に、図８に示すように、ＰＭＯＳトランジスタが形成される領域１２内において、活性領域１２ａ〜１２ｄとゲート配線２０とが重なり合う領域３２を抽出する（ステップＳ４）。そして、領域３２の縁部４０ａ、４０ｂの位置を求める。縁部４０ａは、活性領域１２ａ〜１２ｄの縁部のうちのゲート配線２０の直下に位置する部分である。縁部４０ｂは、ゲート配線２０の側部のうちの活性領域１２ａ〜１２ｄ上に位置する部分である。
【００７６】
次に、図９に示すように、圧縮応力膜３８ａ、３８ｂのパターンのレイアウトを行う（ステップＳ５）。圧縮応力膜３８ａは、活性領域１２ｃ及び活性領域１２ｄを含む領域上に配置される。圧縮応力膜３８ｂは、活性領域１２ａ及び活性領域１２ｂを含む領域上に配置される。
【００７７】
圧縮応力膜３８ａ、３８ｂのパターンは、ゲート配線２０と活性領域１２ａ〜１２ｄとが重なり合う領域３２を、Ｘ方向に第１の値ｄ１だけ拡張し、Ｙ方向に第２の値ｄ２だけ拡張し、拡張により部分的に重なり合った複数の領域を併合することにより得られる。
【００７８】
ゲート配線２０の長手方向（Ｘ方向）に領域３２を第１の値ｄ１だけ拡張するため、領域３２の縁部４０ａから圧縮応力膜３８ａ、３８ｂの外縁までの距離は、各箇所において互いに等しく第１の値ｄ１に設定される。領域３２をＸ方向に第１の値ｄ１だけ拡張するため、Ｘ方向における、活性領域１２ａ〜１２ｄの縁部から圧縮応力膜３８ａ、３８ｂの縁部までの距離は、第１の値ｄ１となる。
【００７９】
ＰＭＯＳトランジスタ３４のオン電流を向上させる観点からは、ゲート配線２０の長手方向における、領域３２の縁部４０ａから圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界までの距離ｄ１は、小さめに設定することが好ましい。但し、距離ｄ１は、活性領域１２ａ〜１２ｄ、圧縮応力膜３８ａ、３８ｂ及び引っ張り応力膜４２を形成する際の各々の加工精度、並びに、これらを形成する際のパターンの位置合わせ精度等を考慮して設定することが好ましい。ここでは、距離ｄ１を、例えば０．１〜０．３μｍ程度とする。
【００８０】
ゲート配線２０の長手方向に垂直な方向（Ｙ方向）に領域３２を第２の値ｄ２だけ拡張するため、Ｙ方向における領域３２の縁部４０ｂから圧縮応力膜３８ａ、３８ｂの外縁までの距離は、第２の値ｄ２に設定される。ＰＭＯＳトランジスタ３４のオン電流を向上させる観点からは、距離ｄ２を大きめに設定することが好ましい。ここでは、距離ｄ２を、例えば０．３〜１μｍ程度とする。
【００８１】
第２の値ｄ２は比較的大きいことが好ましく、第１の値ｄ１は比較的小さいことが好ましいため、第２の値ｄ２は第１の値ｄ１より大きくなっている。
【００８２】
こうして、圧縮応力膜３８ａ、３８ｂの外縁の位置が、活性領域１２ａ〜１２ｄとゲート配線２０とが重なり合う領域３２の縁部４０ａ、４０ｂの位置に基づいて設定されることとなる。
【００８３】
次に、引っ張り応力膜４２のパターンのレイアウトを行う（ステップＳ６）。引っ張り応力膜４２のパターンは、圧縮応力膜３８ａ、３８ｂが形成される領域を除く領域に配置される。引っ張り応力膜４２のパターンの内縁の位置は、圧縮応力膜３８ａ、３８ｂの外縁の位置と一致するように設定される。引っ張り応力膜４２は、活性領域１２ｅ〜１２ｈを含む領域上に配置される。
【００８４】
こうして、引っ張り応力膜４２のパターンの内縁の位置が、活性領域１２ａ〜１２ｄとゲート配線２０とが重なり合う領域３２の縁部４０ａ、４０ｂの位置に基づいて設定されることとなる。
【００８５】
この後、コンタクトホール４６のパターン、配線５８のパターン等が適宜設定される。
【００８６】
こうして、本実施形態による半導体装置が設計される。このようにして得られた半導体装置のレイアウトパターンは、例えば半導体設計装置の磁気ディスク３０５に記憶される。
【００８７】
こうして形成された各々のレイアウトパターン（設計パターン）は、本実施形態による半導体装置を製造する際に用いられる。
【００８８】
本実施形態によれば、領域３２を、Ｘ方向に第１の値ｄ１だけそれぞれ拡張し、Ｙ方向に第２の値ｄ２だけそれぞれ拡張し、拡張により部分的に重なり合った複数の領域を併合することにより、圧縮応力膜３８ａ、３８ｂのパターンが生成される。このような圧縮応力膜３８ａ、３８ｂのパターンは、半導体設計装置により自動で生成し得る。このため、本実施形態によれば、多数のＰＭＯＳトランジスタ３４を有する半導体装置を設計する場合であっても、領域３２から圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界までの距離を、各箇所において互いに等しくすることが容易となる。このため、本実施形態によれば、ＰＭＯＳトランジスタを多数有する半導体装置であっても、ＰＭＯＳトランジスタにおけるオン電流のばらつきを小さくしつつ、ＰＭＯＳトランジスタのオン電流を向上させることができる。
【００８９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１０乃至図１７を用いて説明する。図１０乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）及び１７（ａ）は、図１におけるＡ−Ａ′線断面に対応している。図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ａ）及び図１７（ｂ）は、図１におけるＢ−Ｂ′線断面に対応している。
【００９０】
まず、図１０に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、活性領域１２ａ〜１２ｈ（図１参照）を確定する素子分離領域１４を形成する。活性領域１２ａ〜１２ｈを確定する素子分離領域１４を形成する際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターン（設計パターン）が用いられる。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＰＭＯＳトランジスタ形成領域２内に、素子分離領域１４により確定された活性領域１２ａ〜１２ｄ（図１参照）が形成される。また、ＮＭＯＳトランジスタ形成領域４内に、素子分離領域１４により確定された活性領域１２ｅ〜１２ｈ（図１参照）が形成される。
【００９１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００９３】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｎ型ウェル１６Ｎが形成される。
【００９４】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９６】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００９７】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ形成領域４における半導体基板１０内に、Ｐ型ウェル１６Ｐが形成される。
【００９８】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９９】
次に、例えば熱酸化法により、半導体基板１０の表面にゲート絶縁膜１８を形成する（図１１参照）。ゲート絶縁膜１８としては、例えばシリコン酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば１〜４ｎｍとする。
【０１００】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０となるものである。ポリシリコン膜の膜厚は、例えば８０〜１２０ｎｍとする。
【０１０１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状にパターニングする。フォトレジスト膜のパターニングは、上述した本実施形態による半導体装置の設計方法により得られたレイアウトパターン（設計パターン）に基づいて行われる。
【０１０３】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０が連続的に形成される。ゲート配線２０は、活性領域１２ａ〜１２ｈに交差するように形成される。
【０１０４】
この後、例えばアッシングによりフォトレジスト膜を除去する。
【０１０５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０６】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１０７】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域２内におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）（図示せず）が形成される。
【０１０８】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【０１０９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１０】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１１１】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域４内におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）（図示せず）が形成される。
【０１１２】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【０１１３】
次に、全面に、例えばＣＶＤ法により、絶縁膜を形成する。かかる絶縁膜は、サイドウォール絶縁膜となるものである。かかる絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば１０〜１００ｎｍとする。
【０１１４】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート配線２０の側壁部分に、サイドウォール絶縁膜２２が形成される。
【０１１５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１６】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１１７】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。Ｐ型のドーパント不純物としては、例えばホウ素が用いられる。これにより、ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の高濃度不純物領域（図示せず）が形成される。こうして、低濃度不純物領域（エクステンション領域）と高濃度不純物領域とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される。
【０１１８】
ソース／ドレイン拡散層２６を形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域２内のゲート配線２０にもＰ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域２内の部分は、Ｐ型のドーパント不純物が導入されたゲート電極２０ａとなる。
【０１１９】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【０１２０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１２２】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。Ｎ型のドーパント不純物としては、例えばリンが用いられる。これにより、ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域（図示せず）が形成される。こうして、低濃度不純物領域（エクステンション領域）（図示せず）と高濃度不純物領域（図示せず）とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３０（図１参照）が形成される。
【０１２３】
ソース／ドレイン拡散層３０を形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域４内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域４内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２０ｂとなる。
【０１２４】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【０１２５】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばニッケル膜やコバルト膜等を形成する。高融点金属膜としてニッケル膜を用いる場合には、高融点金属膜の膜厚を例えば１５〜２５ｎｍ程度とする。高融点金属膜としてコバルト膜を用いる場合には、高融点金属膜の膜厚を例えば３〜６ｎｍ程度とする。
【０１２６】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート配線２０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。高融点金属膜としてニッケル膜を用いる場合には、熱処理温度を例えば２００〜２５０℃程度とする。高融点金属膜としてコバルト膜を用いる場合には、熱処理温度を例えば５００〜５５０℃程度とする。
【０１２７】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。エッチング液としては、例えば、アンモニアと過酸化水素水との混合物を用いる。また、エッチング液として、硫酸と過酸化水素水との混合液を用いてもよい。
【０１２８】
次に、更なる熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属原子との反応を促進するとともに、ゲート配線２０中のシリコン原子と高融点金属原子との反応を促進する。高融点金属膜としてニッケル膜を用いる場合には、熱処理温度を３５０〜４５０℃程度とする。高融点金属膜としてコバルト膜を用いる場合には、熱処理温度を６５０〜７５０℃程度とする。
【０１２９】
こうして、ソース／ドレイン拡散層２６、３０上に、それぞれシリサイド層（図示せず）が形成される。ソース／ドレイン拡散層２６、３０上に形成されたシリサイド層は、ソース／ドレイン電極として機能する。また、ゲート配線２０の上部にも、シリサイド層（図示せず）が形成される。
【０１３０】
こうして、ＰＭＯＳトランジスタ形成領域２内に、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＰＭＯＳトランジスタ３４が形成される。また、ＮＭＯＳトランジスタ形成領域４内に、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＮＭＯＳトランジスタ３６が形成される。
【０１３１】
次に、全面に、例えばプラズマＣＶＤ法により、引っ張り応力膜４２を形成する（図１２参照）。引っ張り応力膜４２は、ＮＭＯＳトランジスタ３６のチャネル領域に引っ張り応力を印加し、ＮＭＯＳトランジスタ３６のキャリア移動度の向上を図るものである。
【０１３２】
引っ張り応力膜４２は、例えば以下のようにして形成することができる。即ち、引っ張り応力膜４２は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。引っ張り応力膜４２を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、ＮＨ３ガス及びＳｉＨ４ガスが同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１５Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。引っ張り応力膜４２の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、全面に、シリコン窒化膜が形成される。次に、紫外線照射装置を用い、シリコン窒化膜に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばＨｅ雰囲気とする。紫外線の照射時間は、例えば１８０〜６００秒程度とする。引っ張り応力膜４２の膜厚は、例えば３０〜９０ｎｍ程度とする。
【０１３３】
こうして、シリコン窒化膜により形成された引っ張り応力膜４２が形成される。
【０１３４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１３５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする（図１２参照）。フォトレジスト膜６０は、引っ張り応力膜４２をパターニングするためのものである。フォトレジスト膜６０のパターニングは、上述した本実施形態による半導体装置の設計方法により得られたレイアウトパターン（設計パターン）に基づいて行われる。
【０１３６】
フォトレジスト膜６０のパターンの内縁の位置は、ゲート配線２０と活性領域１２ａ〜１２ｄとが重なり合う領域３２の縁部４０ａ、４０ｂの位置に基づいて設定される。
【０１３７】
ゲート配線２０の長手方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ａから、フォトレジスト膜６０のパターンの内縁までの距離は、第１の値ｄ１となる。
【０１３８】
ゲート配線２０の長手方向に垂直な方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ｂから、フォトレジスト膜６０のパターンの内縁までの距離は、第２の距離ｄ２となる。
【０１３９】
次に、フォトレジスト膜６０をマスクとして、引っ張り応力膜４２を異方性エッチングする。こうして、引っ張り応力膜４２がパターニングされる。
【０１４０】
引っ張り応力膜４２の縁部（内縁部）の位置は、ゲート配線２０と活性領域１２ａ〜１２ｄとが重なり合う領域３２の縁部４０ａ、４０ｂの位置に基づいて設定される。
【０１４１】
ゲート配線２０の長手方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ａから、引っ張り応力膜４２の内縁までの距離は、第１の値ｄ１となる。
【０１４２】
ゲート配線２０の長手方向に垂直な方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ｂから、引っ張り応力膜４２の内縁までの距離は、第２の距離ｄ２となる。
【０１４３】
この後、例えばアッシングにより、フォトレジスト膜６０を除去する（図１３参照）。
【０１４４】
次に、全面に、例えばプラズマＣＶＤ法により、圧縮応力膜３８を形成する（図１４参照）。圧縮応力膜３８は、ＰＭＯＳトランジスタ３４のチャネル領域に圧縮応力を印加し、ＰＭＯＳトランジスタ３４のキャリア移動度の向上を図るものである。
【０１４５】
圧縮応力膜３８は、例えば以下のようにして形成することができる。即ち、圧縮応力膜３８は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。圧縮応力膜３８を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。圧縮応力膜３８の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、シリコン窒化膜により形成された圧縮応力膜３８が形成される。圧縮応力膜３８の膜厚は、例えば３０〜９０ｎｍ程度とする。
【０１４６】
こうして、全面に、圧縮応力膜３８が形成される。
【０１４７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１４８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２をパターニングする。フォトレジスト膜６２は、圧縮応力膜３８をパターニングするためのものである。フォトレジスト膜６２のパターニングは、上述した本実施形態による半導体装置の設計方法により得られたレイアウトパターン（設計パターン）に基づいて行われる。
【０１４９】
フォトレジスト膜６２のパターンの内縁の位置は、ゲート配線２０と活性領域１２ａ〜１２ｄとが重なり合う領域３２の縁部４０ａ、４０ｂの位置に基づいて設定される。
【０１５０】
ゲート配線２０の長手方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ａから、フォトレジスト膜６２のパターンの外縁までの距離は、第１の値ｄ１となる。
【０１５１】
ゲート配線２０の長手方向に垂直な方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ｂから、フォトレジスト膜６２のパターンの外縁までの距離は、第２の距離ｄ２となる。
【０１５２】
次に、フォトレジスト膜６２をマスクとして、圧縮応力膜３８を異方性エッチングする。
【０１５３】
圧縮応力膜３８ａ、３８ｂの外縁の位置は、ゲート配線２０と活性領域１２ａ〜１２ｄとが重なり合う領域３２の縁部４０ａ、４０ｂの位置に基づいて設定される。
【０１５４】
ゲート配線２０の長手方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ａから、圧縮応力膜３８ａ、３８ｂの外縁までの距離は、第１の値ｄ１となる。
【０１５５】
ゲート配線２０の長手方向に垂直な方向における、ゲート配線２０と活性領域１２ａ〜１２ｄが重なり合う領域３２の縁部４０ｂから、圧縮応力膜３８ａ、３８ｂの外縁までの距離は、第２の距離ｄ２となる。
【０１５６】
次に、例えばアッシングにより、フォトレジスト膜６２を除去する（図１５参照）。
【０１５７】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜４４を形成する（図１６参照）。層間絶縁膜４４の膜厚は、例えば２００〜４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等を形成する。
【０１５８】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４４の表面を平坦化する。
【０１５９】
次に、フォトリソグラフィ技術を用い、層間絶縁膜４４、引っ張り応力膜４２及び圧縮応力膜３８をエッチングする。これにより、ゲート配線２０に達するようにコンタクトホール４６が形成される。また、ソース／ドレイン拡散層２６、３０上に形成されたソース／ドレイン電極（図示せず）に達するコンタクトホール４６が形成される。
【０１６０】
次に、全面に、例えばスパッタリング法により、バリアメタル膜（図示せず）を形成する。バリアメタル膜は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。Ｔｉ膜の膜厚は、例えば６〜１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば１〜１０ｎｍ程度とする。
【０１６１】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。導電膜は、導体プラグ５０となるものである。導電膜としては、例えばタングステン膜を形成する。導電膜の膜厚は、例えば１００〜２００ｎｍ程度とする。
【０１６２】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜及びバリアメタル膜を研磨する。これにより、バリアメタル膜が形成されたコンタクトホール４６内に、それぞれ導体プラグ５０が埋め込まれる（図１６参照）。導体プラグ５０は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍において、ゲート配線２０に接続される。また、導体プラグ５０は、ＰＭＯＳトランジスタ３４のソース／ドレイン拡散層２６上に形成されたソース／ドレイン電極（図示せず）に接続される。また、導体プラグ５０は、ＮＭＯＳトランジスタ３６のソース／ドレイン拡散層３０（図１参照）上に形成されたソース／ドレイン電極（図示せず）に接続される。
【０１６３】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜５２を形成する（図１７参照）。層間絶縁膜５２としては、例えばシリコン酸化膜を形成する。層間絶縁膜５２の膜厚は、例えば２００〜４００ｎｍとする。
【０１６４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に配線５８を埋め込むための溝５４を形成する。溝５４の底面には、導体プラグ５０の上面が露出する。
【０１６５】
次に、全面に、例えばスパッタリング法により、バリアメタル膜（図示せず）を形成する。バリアメタル膜としては、例えばＴａ膜が形成される。
【０１６６】
次に、全面に、例えばスパッタリング法により、シード層（図示せず）を形成する。かかるシード層は、後工程において導電膜を電気めっき法により形成する際に用いられるものである。シード層としては、例えばＣｕ膜を形成する。シード層の膜厚は、例えば５０〜８０ｎｍ程度とする。
【０１６７】
次に、全面に、例えば電気めっき法により、導電膜を形成する。導電膜としては、例えばＣｕ膜を形成する。導電膜の膜厚は、例えば８００〜１０００ｎｍとする。
【０１６８】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで、導電膜、シード層及びバリアメタル膜を研磨する。これにより、バリアメタル膜５６が形成された溝５４内に、導電膜により形成された配線５８が埋め込まれる。
【０１６９】
こうして、本実施形態による半導体装置が製造される。
【０１７０】
本実施形態によれば、領域３２を、Ｘ方向に第１の値ｄ１だけそれぞれ拡張し、Ｙ方向に第２の値ｄ２だけそれぞれ拡張し、拡張により部分的に重なり合った複数の領域を併合することにより、圧縮応力膜３８ａ、３８ｂのパターンが生成される。このような圧縮応力膜３８ａ、３８ｂのパターンは、半導体設計装置により自動で生成し得る。このため、本実施形態によれば、多数のＰＭＯＳトランジスタ３４を有する半導体装置を設計する場合であっても、領域３２から圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界までの距離を、各箇所において互いに等しくすることが容易となる。このため、本実施形態によれば、ＰＭＯＳトランジスタを多数有する半導体装置であっても、ＰＭＯＳトランジスタにおけるオン電流のばらつきを小さくしつつ、ＰＭＯＳトランジスタのオン電流を向上させることができる。
【０１７１】
［第２実施形態］
第２実施形態による半導体装置及びその設計方法並びに半導体装置の製造方法を図１８乃至図２６を用いて説明する。図１乃至図１７に示す第１実施形態による半導体装置及びその設計方法並びに半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１７２】
（半導体装置）
まず、本実施形態による半導体装置について、図１８及び図１９を用いて説明する。図１８は、本実施形態による半導体装置を示す平面図である。図１９は、参考例による半導体装置を示す平面図である。
【０１７３】
図１８に示すように、本実施形態では、ゲート配線２０の長手方向における素子領域１２ｃの幅が均一になっていない。即ち、図１８に示すように、活性領域１２ｃのうちの一部の幅はｄ４となっており、活性領域１２ｃのうちの他の部分の幅はｄ５となっている。
【０１７４】
活性領域１２ｃがこのような形状の場合には、図１９に示すように、領域３２の縁部４０ａの位置に基づいて得られる圧縮応力膜３８ａの外縁の位置３９ａと、領域３２の縁部４０ｂの位置に基づいて得られる圧縮応力膜３８ａの外縁の位置３９ｂとが異なる。このような場合において、第１実施形態による設計方法により圧縮応力膜３８ａ、３８ｂのパターンを生成した場合には、領域３２の縁部４０ａから圧縮応力膜３８ａの外縁までのＸ方向における距離が、第１の値ｄ１とならない場合が生じる。領域３２の縁部４０ａから圧縮応力膜３８ａの外縁までのＸ方向における距離が、第１の値ｄ１とならない箇所が存在すると、ＰＭＯＳトランジスタ３４のオン電流のばらつきを招いてしまうこととなる。
【０１７５】
そこで、本実施形態では、後述する本実施形態による半導体装置の設計方法を適用することにより、領域３２から圧縮応力膜３８ａ、３８ｂと引っ張り応力膜４２との境界までのＸ方向における距離を、各箇所において互いに等しく第１の値ｄ１に設定している。
【０１７６】
本実施形態では、活性領域１２ｃ内においてＸ方向の幅ｄ４、ｄ５が異なる部分が存在する場合であっても、領域３２の縁部４０ａから圧縮応力膜３８ａと引っ張り応力膜４２との境界までのＸ方向における距離が、第１の値ｄ１となる。このため、本実施形態によれば、活性領域１２ｃ内において幅ｄ４、ｄ５が異なる部分が存在する場合であっても、ＰＭＯＳトランジスタ３４のオン電流のばらつきを抑制しつつ、ＰＭＯＳトランジスタ３４のオン電流を大きくすることができる。
【０１７７】
（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法を図２０乃至図２７を用いて説明する。図２０は、本実施形態による半導体装置の設計方法を示すフローチャートである。図２１乃至図２７は、本実施形態による半導体装置の設計方法を示す平面図である。
【０１７８】
まず、図５を用いて上述した半導体装置の設計方法と同様にして、半導体基板１０内に形成されるＮ型ウェル１６Ｎのパターン及びＰ型ウェル１６Ｐのパターンのレイアウトを行う（ステップＳ１１）。
【０１７９】
次に、図２１に示すように、活性領域（素子領域）１２ａ〜１２ｈのパターンのレイアウトを行う（ステップＳ１２）。活性領域１２ａ〜１２ｄは、ＰＭＯＳトランジスタが形成される領域２内に配置される。活性領域１２ｅ〜１２ｈは、ＮＭＯＳトランジスタが形成される領域４内に配置される。ゲート配線２０の長手方向（Ｘ方向）における活性領域１２ｃのパターンの幅は、均一になっていない。即ち、活性領域１２ｃのうちの一部の幅はｄ４とし、活性領域１２ｃのうちの他の部分の幅はｄ５とする。
【０１８０】
次に、図２２に示すように、ゲート配線２０のパターンのレイアウトを行う（ステップＳ１３）。ゲート配線２０は、活性領域１２ａ〜１２ｈと交差するように配置される。
【０１８１】
次に、図２３に示すように、ＰＭＯＳトランジスタが形成される領域１２内において、活性領域１２ａ〜１２ｄとゲート配線２０とが重なり合う領域３２を抽出する（ステップＳ１４）。そして、領域３２の縁部４０ａ、４０ｂの位置を求める。縁部４０ａは、活性領域１２ａ〜１２ｄの縁部のうちのゲート配線２０の直下に位置する部分である。縁部４０ｂは、ゲート配線２０の側部のうちの活性領域１２ａ〜１２ｄ上に位置する部分である。
【０１８２】
次に、図２４に示すように、第１のパターン７０ａ、７０ｂを生成する（ステップＳ１５）。第１のパターン７０ａは、活性領域１２ｃ及び活性領域１２ｄを含む領域上に配置される。第１のパターン７０ｂは、活性領域１２ａ及び活性領域１２ｂを含む領域上に配置される。
【０１８３】
第１のパターン７０ａ、７０ｂは、ゲート配線２０と活性領域１２ａ〜１２ｄとが重なり合う領域３２を、Ｘ方向に第１の値ｄ１だけ拡張し、Ｙ方向に第２の値ｄ２だけ拡張し、拡張により部分的に重なり合った複数の領域を互いに併合することにより得られる。
【０１８４】
ゲート配線２０の長手方向（Ｘ方向）に第１の値ｄ１だけ領域３２を拡張するため、Ｘ方向における領域３２の縁部４０ａから第１のパターン７０ａ、７０ｂの外縁までの距離は、第１の値ｄ１となる。Ｘ方向に第１の値ｄ１だけ領域３２を拡張するため、Ｘ方向における活性領域１２ａ〜１２ｄの縁部から第１のパターン７０ａ、７０ｂの縁部までの距離は第１の値ｄ１となる。
【０１８５】
ゲート配線２０の長手方向に垂直な方向（Ｙ方向）に第２の値ｄ２だけ領域３２を拡張するため、Ｙ方向における領域３２の縁部４０ｂから第１のパターン７０ａ、７０ｂの外縁までの距離は、第２の値ｄ２に設定される。
【０１８６】
第１のパターン７０ａ、７０ｂはこのようにして得られるため、図２４に示すように、Ｘ方向における領域３２の縁部４０ａから第１のパターン７０ａ、７０ｂの外縁までの距離が、第１の値ｄ１より大きい値ｄ６となる場合が生じる。
【０１８７】
次に、図２５に示すように、第２のパターン７２ａ〜７２ｄを生成する（ステップＳ１６）。第２のパターン７２ａは、活性領域１２ｃを含む領域上に形成される。第２のパターン７２ｂは、活性領域１２ｄを含む領域上に配置される。第２のパターン７２ｃは、活性領域１２ａを含む領域上に形成される。第２のパターン７２ｄは、活性領域１２ｂを含む領域上に配置される。
【０１８８】
第２のパターン７２ａ〜７２ｄは、ゲート配線２０と活性領域１２ａ〜１２ｄとが重なり合う領域３２を、Ｘ方向に第１の値ｄ１だけ拡張し、Ｙ方向に第７の値ｄ７だけ拡張し、拡張により部分的に重なり合った複数の領域を互いに併合することにより得られる。
【０１８９】
第２のパターン７２ａ〜７２ｄは、後述するように、第３のパターン７４を抽出する際に用いられるものである。このため、第７の値ｄ７は、ゲート配線２０の間隔より小さく設定することが好ましい。ここでは、第７の値ｄ７を、例えばゲート配線２０のピッチの半分程度とする。より具体的には、第７の値ｄ７を、例えば０．０５〜０．２μｍ程度とする。
【０１９０】
ゲート配線２０の長手方向（Ｘ方向）に第１の値ｄ１だけ領域３２を拡張するため、Ｘ方向における領域３２の縁部４０ａから第２のパターン７２ａ〜７２ｄの外縁までの距離は、第１の値ｄ１となる。
【０１９１】
ゲート配線２０の長手方向に垂直な方向（Ｙ方向）に第２の値ｄ２だけ領域３２を拡張するため、Ｙ方向における領域３２の縁部４０ｂから第２のパターン７２ａ〜７２ｄの外縁までの距離は、第７の値ｄ７に設定される。
【０１９２】
このようにして第２のパターン７２ａ〜７２ｄが得られるため、図２５に示すように、Ｘ方向における、領域３２の縁部４０ａから第２のパターン７２ａ〜７２ｄの外縁までの距離が、各箇所において第１の値ｄ１となる。
【０１９３】
次に、図２６に示すように、第１のパターン７０ａ、７０ｂと第２のパターン７２ａ〜７２ｄとを対比し、第３のパターン７４を抽出する（ステップＳ１７）。第３のパターン７４は、第２のパターン７２ａ〜７２ｄの縁部からＸ方向に突出している、第１のパターン７０ａ、７０ｂの一部の領域である。
【０１９４】
次に、図２７に示すように、第１のパターン７０ａ、７０ｂから第３のパターン７４の部分を除去することにより、圧縮応力膜３８ａ、３８ｂのパターンを生成する（ステップＳ１８）。このようにして圧縮応力膜３８ａ、３８ｂのパターンが得られるため、図２７に示すように、領域３２の縁部４０ａから第２のパターン７２ａ〜７２ｄの外縁までのＸ方向における距離が、各箇所において等しく第１の値ｄ１となる。
【０１９５】
次に、引っ張り応力膜４２のパターンを生成する（ステップＳ１９）。引っ張り応力膜４２のパターンは、圧縮応力膜３８ａ、３８ｂが形成される領域を除く領域に配置される。引っ張り応力膜４２のパターンの内縁の位置は、圧縮応力膜３８ａ、３８ｂのパターンの外縁の位置と一致するように設定される。
【０１９６】
この後、コンタクトホール４６のパターン、配線５８のパターン等が適宜設定される。
【０１９７】
こうして、本実施形態による半導体装置が設計される。
【０１９８】
こうして形成された各々の設計パターンは、本実施形態による半導体装置を製造する際に用いられる。
【０１９９】
なお、本実施形態による半導体装置の製造方法は、第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２００】
このように、本実施形態によれば、活性領域１２内においてＸ方向の幅が異なる部分が存在する場合であっても、領域３２の縁部４０ａから圧縮応力膜３８ａと引っ張り応力膜４２との境界までのＸ方向における距離が、各箇所において第１の値ｄ１となる。このため、本実施形態によれば、活性領域１２ａ〜１２ｄ内においてＸ方向の幅が異なる部分が存在する場合であっても、ＰＭＯＳトランジスタにおけるオン電流のばらつきを抑制しつつ、ＰＭＯＳトランジスタのオン電流を向上させることができる。従って、本実施形態によれば、良好な電気的特性を有する半導体装置を提供することができる。
【０２０１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２０２】
例えば、上記実施形態では、圧縮応力膜３８としてシリコン窒化膜を形成したが、圧縮応力膜３８はシリコン窒化膜に限定されるものではない。領域２内に形成されるトランジスタのチャネル領域に圧縮応力を印加し得る膜を適宜形成すればよい。
【０２０３】
また、上記実施形態では、引っ張り応力膜４２としてシリコン窒化膜を形成したが、引っ張り応力膜４２はシリコン窒化膜に限定されるものではない。領域４内に形成されるトランジスタのチャネル領域に引っ張り応力を印加し得る膜を適宜形成すればよい。
【０２０４】
また、上記実施形態では、引っ張り応力膜４２をパターニングした後に、圧縮応力膜３８を全面に形成し、かかる圧縮応力膜３８をパターニングする場合を例に説明したが、これに限定されるものではない。例えば、圧縮応力膜３８をパターニングした後に、引っ張り応力膜４２を全面に形成し、かかる引っ張り応力膜４２をパターニングするようにしてもよい。
【符号の説明】
【０２０５】
２…ＰＭＯＳトランジスタ形成領域
４…ＮＭＯＳトランジスタ形成領域
１０…半導体基板
１２ａ〜１２ｈ…活性領域、素子領域
１４…素子分離領域
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２０ａ、２０ｂ…ゲート電極
２２…サイドウォール絶縁膜
２６…ソース／ドレイン拡散層
３０…ソース／ドレイン拡散層
３２…領域
３４…ＰＭＯＳトランジスタ
３６…ＮＭＯＳトランジスタ
３８、３８ａ、３８ｂ…圧縮応力膜
３９ａ、３９ｂ…縁部
４０ａ、４０ｂ…縁部
４２…引っ張り応力膜
４４…層間絶縁膜
４６…コンタクトホール
５０…導体プラグ
５２…層間絶縁膜
５４…溝
５８…配線
６０…フォトレジスト膜
６２…フォトレジスト膜
７０ａ、７０ｂ…第１のパターン
７２ａ〜７２ｄ…第２のパターン
７４…第３のパターン
３００…バス
３０１…ＣＰＵ
３０２…ＲＯＭ
３０３…ＲＡＭ
３０４…磁気ディスクドライブ
３０５…磁気ディスク
３０６…光ディスクドライブ
３０７…光ディスク
３０８…ディスプレイ
３０９…Ｉ／Ｆ
３１０…キーボード
３１１…マウス
３１２…スキャナ
３１３…プリンタ
３１４…ネットワーク
【図１】
0005499641.tif 000002
【図２】
0005499641.tif 000003
【図３】
0005499641.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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