(57)【特許請求の範囲】
【請求項１】
１対の増幅素子と、
前記１対の増幅素子の各々に対する出力バイアス印加回路および入力バイアス印加回路と、
前記１対の増幅素子の２つの出力端子の一方を接地するための終端抵抗と、
を備えた差動増幅回路において、
前記１対の増幅素子は、互いに異なるサイズからなり、
前記２つの出力端子の一方は、前記１対の増幅素子のうちのサイズの小さい方の増幅素子の出力端子であり、前記終端抵抗を介して接地されており、
前記２つの出力端子の他方は、前記１対の増幅素子のうちのサイズの大きい方の増幅素子の出力端子であり、接地されておらず、前記２つの出力端子の一方と比較して高振幅な出力信号を出力する
ことを特徴とする差動増幅回路。
【請求項２】
前記１対の増幅素子の２つの出力バイアス印加回路は、互いに異なる負荷の回路により構成されたことを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記終端抵抗の定数は、前記２つの出力端子の他方の負荷インピーダンスよりも小さい値に設定されたことを特徴とする請求項１または請求項２に記載の差動増幅回路。
【請求項４】
請求項１から請求項３までのいずれか１項に記載の差動増幅回路をＮ段目（Ｎは２以上の整数）の増幅器として用いたことを特徴とするＮ段構成の差動増幅回路。
【請求項５】
前記１対の増幅素子は、バイポーラトランジスタにより構成されたことを特徴とする請求項１から請求項４までのいずれか１項に記載の差動増幅回路。
【請求項６】
前記１対の増幅素子は、電界効果型トランジスタにより構成されたことを特徴とする請求項１から請求項４までのいずれか１項に記載の差動増幅回路。
【請求項７】
前記１対の増幅素子は、カスコード構成からなること特徴とする請求項１から請求項６までのいずれか１項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、衛星通信、地上波マイクロ波通信、移動体通信などに使用される高周波信号の差動増幅回路に関するものである。
【背景技術】
【０００２】
従来から、無線通信などに用いられる送信用高周波増幅回路を設計する際には、増幅回路を構成する増幅素子（たとえば、バイポーラトランジスタ）のエミッタ端子とグランド端子との間を接続するワイヤのインダクタンスに起因して生じる利得低下を抑制するために、１対の増幅素子からなる高周波差動増幅回路（以下、単に「差動増幅回路」という）が用いられている。
【０００３】
特に、送信用高周波信号の差動増幅回路においては、１つの出力端子と接地点との間の電圧および電流を出力信号とすることが多いことから、２つの出力端子を１つの出力端子に変換するための単一出力化を図る必要がある。
【０００４】
図６は従来の差動増幅回路を示す回路図であり、平衡不平衡変換器２１６を用いて単一出力化を実現した高出力増幅器の構成例（たとえば、非特許文献１参照）を示している。
図６において、１対のバイポーラトランジスタ２０１、２０２は、差動増幅回路を構成している。
【０００５】
バイポーラトランジスタ２０１、２０２には、高周波入力端子２０３、２０４と、出力バイアス印加抵抗２０５、２０６を介したコレクタ電源２０７と、ベース電源２０８、２０９と、共通エミッタ端子２１０および接地用ワイヤ（インダクタ）２１１を介した接地端子２１２と、出力整合回路２１３、２１５および平衡不平衡変換器２１６を介した接地端子２１４と、出力整合回路２１３、２１５および平衡不平衡変換器２１６を介した高周波出力端子２１７と、が接続されている。
【０００６】
次に、図６に示した従来の差動増幅回路の動作について説明する。
１対のバイポーラトランジスタ２０１、２０２において、各コレクタには、出力バイアス印加抵抗２０５、２０６を介して所定のコレクタ電源２０７からの電圧が共通に印加され、各ベースには、所定のベース電源２０８、２０９からバイアス電圧が印加される。
バイポーラトランジスタ２０１、２０２の各エミッタは、共通エミッタ端子２１０から接地用ワイヤ（インダクタ）２１１および接地端子２１２を介して、グランドに接続される。
【０００７】
高周波入力端子２０３、２０４から入力された差動信号は、各バイポーラトランジスタ２０１、２０２のベース端子に印加されて増幅された後、各コレクタ端子から出力され、出力整合回路２１３、２１５を介して平衡不平衡変換器２１６に入力される。
平衡不平衡変換器２１６に入力された２つの差動信号は、単一出力化された後、高周波出力端子２１７から出力信号として取り出される。
【０００８】
図６の差動増幅回路においては、共通エミッタ端子２１０を仮想接地点とすることによって、共通エミッタ端子２１０と接地端子２１２とを接続するワイヤ（インダクタンス）２１１による利得低下を抑制している。
また、平衡不平衡変換器２１６により損失が生じるものの、高周波出力端子２１７から合成信号を取り出すことを可能にしている。
【０００９】
図７は従来の他の差動増幅回路を示す回路図であり、補助増幅器および終端抵抗２３３を用いて単一出力化を実現した送信用高周波の１段の差動増幅回路の構成例（たとえば、特許文献１参照）を示している。
図７において、１対の電界効果型トランジスタ（ＦＥＴ）２２１、２２２は、差動増幅回路を構成している。
【００１０】
電界効果型トランジスタ２２１、２２２には、高周波入力端子２２３、２２４と、出力バイアス印加抵抗２２５、２２６を介したドレイン電源２２７と、ゲート電源２２８、２２９と、共通ソース端子２３０および接地用ワイヤ（インダクタ）２３１を介した接地端子２３２と、５０オームの終端抵抗２３３を介した接地端子２３４と、高周波出力端子２３５と、が接続されている。
【００１１】
次に、図７に示した従来の差動増幅回路の動作について説明する。
１対の電界効果型トランジスタ２２１、２２２において、各ドレイン端子には、出力バイアス印加抵抗２２５、２２６を介して所定のドレイン電源２２７からの電圧が共通に印加され、各ゲートには、所定のゲート電源２２８、２２９からバイアス電圧が印加される。
電界効果型トランジスタ２２１、２２２の各ソース端子は、共通ソース端子２３０から接地用ワイヤ（インダクタ）２３１および接地端子２３２を介して、グランドに接続される。
【００１２】
高周波入力端子２２３、２２４から入力された差動信号は、各電界効果型トランジスタ２２１、２２２のゲート端子に印加されて増幅された後、各ドレイン端子から出力される。
一方の出力信号は、終端抵抗２３３および接地端子２３４を介してグランドに接続され、他方の出力信号は、高周波出力端子２３５から出力信号として取りだされる。
【００１３】
図７の差動増幅回路においては、共通ソース端子２３０を仮想接地点としてワイヤ（インダクタンス）２３１による利得低下を抑制するとともに、高周波出力端子の一方を終端させて単一出力化を実現することにより、チップサイズの小型化を実現している。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０００−２４４４２０号公報
【非特許文献】
【００１５】
【非特許文献１】ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  １９９９  ｐｐ．１８８１
【発明の概要】
【発明が解決しようとする課題】
【００１６】
従来の差動増幅回路は、非特許文献１（図６）のように平衡不平衡変換器を用いて単一出力化を実現した場合には、伝送線路やスパイラルインダクタのサイズの影響によってチップサイズが大きくなるうえ、一般に半導体基板上に作成した平衡不平衡変換器の損失が非常に大きいことから、効率よく出力信号を取り出すことが困難になるという課題があった。
【００１７】
また、特許文献１（図７）のように、２つの出力端子のうちの一方を、終端抵抗（５０オーム）を介して終端させて単一出力化を実現した場合には、出力電力が少なくとも３ｄＢ程度低下してしまうので、結局、効率よく出力信号を取り出すことが困難になるという課題があった。
【００１８】
この発明は、上記のような課題を解決するためになされたものであり、高利得特性を有するとともに、小型でかつ安定な差動増幅動作を実現した差動増幅回路を得ることを目的とする。
【課題を解決するための手段】
【００１９】
この発明に係る差動増幅回路は、１対の増幅素子と、１対の増幅素子の各々に対する出力バイアス印加回路および入力バイアス印加回路と、１対の増幅素子の２つの出力端子の一方を接地するための終端抵抗と、を備えた差動増幅回路において、１対の増幅素子は、互いに異なるサイズからなり、２つの出力端子の一方は、１対の増幅素子のうちのサイズの小さい方の増幅素子の出力端子であり、終端抵抗を介して接地されており、２つの出力端子の他方は、１対の増幅素子のうちのサイズの大きい方の増幅素子の出力端子であり、接地されておらず、２つの出力端子の一方と比較して高振幅な出力信号を出力するものである。
【発明の効果】
【００２０】
この発明によれば、高利得特性を有するとともに、小型でかつ安定な差動増幅動作を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の実施の形態１に係る差動増幅回路を示す回路図である。
【図２】この発明の実施の形態１による効果を説明するための条件ごとの線形利得および利得圧縮時電力の計算結果の一例を示す説明図である。
【図３】この発明の実施の形態３による効果を説明するための条件ごとの線形利得および利得圧縮時電力の計算結果の一例を示す説明図である。
【図４】この発明の実施の形態４に係る差動増幅回路を示す回路図である。
【図５】この発明の実施の形態５に係る差動増幅回路を示す回路図である。
【図６】従来の差動増幅回路の一例を示す回路図である。
【図７】従来の差動増幅回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【００２２】
実施の形態１．
図１はこの発明の実施の形態１に係る差動増幅回路を示す回路図である。
図１において、差動増幅回路を構成する１対のバイポーラトランジスタ１、２には、直流電流阻止容量５、６を介した高周波入力端子３、４と、ベース電源７、８と、出力バイアス印加インダクタ９、１０を介したコレクタ電源１１と、出力整合回路１３を介した高周波出力端子１４と、出力整合回路１２および終端抵抗１５（５０オーム）を介した接地パッド１６と、エミッタ端子共通後の線路やワイヤなどで生じるインダクタンス成分１７と、が接続されている。
【００２３】
ベース電源７、８は、バイポーラトランジスタ１、２に対する入力バイアス印加回路を構成している。
また、コレクタ電源１１、出力バイアス印加インダクタ９、１０および出力整合回路１２、１３は、バイポーラトランジスタ１、２に対する出力バイアス印加回路を構成している。
なお、ここでは、図示を省略しているが、一般に、バイポーラトランジスタ１、２の各ベース端子には、入力整合回路が接続されることが多い。
【００２４】
次に、図２の説明図を参照しながら、図１に示したこの発明の実施の形態１による動作について説明する。
１対のバイポーラトランジスタ１、２において、各コレクタ端子には、出力バイアス印加インダクタ９、１０を介して所定のコレクタ電源１１からの電圧が印加され、各ベース端子には、所定のベース電源７、８からバイアス電圧が印加される。
バイポーラトランジスタ１、２の各エミッタ端子は、共通化された後、インダクタンス成分１７（ワイヤなど）を介して接地される。
【００２５】
高周波入力端子３、４から入力された差動信号は、各バイポーラトランジスタ１、２のベース端子に印加されて増幅された後、各コレクタ端子から出力され、一方の出力信号は、出力整合回路１２、終端抵抗１５（５０オーム）および接地パッド１６を介してグランドに接続される。
他方の出力信号は、出力整合回路１３を介して高周波出力端子１４から取り出される。
【００２６】
ここで、出力負荷インピーダンスは、５０オームを想定している。また、バイポーラトランジスタ１とバイポーラトランジスタ２とのトランジスタサイズ比は、１：Ｍ（Ｍ＞１）とする。
【００２７】
図１において、出力整合回路１２、１３を、互いに異なる負荷条件を実現する回路とすることにより、出力振幅を非対称にすることができる。
また、高振幅が得られる高周波出力端子１４から出力信号を取り出すことにより、図１の差動増幅回路を高利得な増幅器として動作させることができる。
【００２８】
図２は条件Ａ〜Ｄごとの線形利得および利得圧縮時電力を示す説明図であり、周波数６ＧＨｚにおける差動増幅回路を用いた線形利得［ｄＢ］と利得１ｄＢ圧縮時電力（Ｐ１ｄＢ）［ｄＢｍ］との計算結果の一例を示している。
【００２９】
図２において、条件Ａ、Ｂは従来回路のトランジスタサイズ条件、条件Ｃはこの発明の実施の形態１におけるトランジスタサイズ条件であり、バイポーラトランジスタ１、２の各トランジスタサイズＡＥ１、ＡＥ２に関する４条件Ａ〜Ｄは、以下の通りとする。
【００３０】
（条件Ａ）ＡＥ１＝９．１ｕｍ２、  ＡＥ２＝９．１ｕｍ２
（条件Ｂ）ＡＥ１＝２７．３ｕｍ２、ＡＥ２＝２７．３ｕｍ２
（条件Ｃ）ＡＥ１＝９．１ｕｍ２、  ＡＥ２＝２７．３ｕｍ２
（条件Ｄ）ＡＥ１＝２７．３ｕｍ２、ＡＥ２＝９．１ｕｍ２
【００３１】
図２から明らかなように、従来の条件Ａ、Ｂ（ＡＥ１＝ＡＥ２）の差動増幅回路の場合は、線形利得が８．７ｄＢ、８．５ｄＢであるのに対し、この発明の実施の形態１の条件Ｃ（ＡＥ１＜ＡＥ２）の場合は、９．５ｄＢの線形利得が得られることが分かる。
一方、条件Ｄ（ＡＥ１＞ＡＥ２）のように、条件Ｃとは逆に小トランジスタ側から出力信号を取り出した場合には、線形利得が７．６ｄＢに劣化することが分かる。
【００３２】
図２内の条件Ｃの計算結果は、この発明の実施の形態１による作用効果を説明するための単なる一例であり、バイアス条件や出力整合回路１２、１３の定数や構成などにより、線形利得の値および改善量などは変化するが、いずれにしても高利得な増幅器として動作することはできる。
【００３３】
また、図１に示したこの発明の実施の形態１に係る差動増幅回路の構成は一例であり、共通エミッタ端子が電流源に接続された回路構成であっても同様の効果が得られ、カスコード（Ｃａｓｃｏｄｅ：エミッタ接地回路とベース接地回路とを縦に接続した回路）構成であっても同様の効果が得られることは言うまでもない。
【００３４】
また、出力バイアス印加インダクタ９、１０を用いたが、出力バイアス印加素子として抵抗（図６、図７参照）を用いても同様の効果が得られる。
さらに、出力整合回路１２、１３を設けたが、出力整合回路を設けなくても同様の効果が得られ、また、入力整合回路（図示せず）を設けなくても同様の効果が得られることは言うまでもない。
【００３５】
以上のように、この発明の実施の形態１（図１）に係る差動増幅回路は、１対のバイポーラトランジスタ１、２（増幅素子）と、１対のバイポーラトランジスタ１、２の各々に対する出力バイアス印加インダクタ９、１０（出力バイアス印加回路）およびベース電源７、８（入力バイアス印加回路）と、１対のバイポーラトランジスタ１、２の２つの出力端子の一方を接地するための終端抵抗１５と、を備えている。
【００３６】
１対のバイポーラトランジスタ１、２は、互いに異なるサイズのトランジスタにより構成されており、高周波出力端子１４（２つの出力端子の他方）は、振幅が大きい線路側に設けられている。
【００３７】
このように、１対の１対のバイポーラトランジスタ１、２を不平衡に動作させ、振幅が大きい線路側に高周波出力端子１４を設けて、出力信号として取り出すことにより、高利得特性を実現することが可能となる。
また、従来回路（図６）の平衡不平衡変換器２１６を不要として、簡易な構成としたので、回路全体の小形化を実現することが可能となる。
【００３８】
実施の形態２．
なお、上記実施の形態１では、出力バイアス印加インダクタ９、１０を含む２つの出力バイアス印加回路について特に言及しなかったが、２つの出力バイアス印加回路を非対称に構成することが望ましい。
以下、図１を参照しながら、２つの出力バイアス印加回路を非対称に構成したこの発明の実施の形態２について説明する。
【００３９】
この発明の実施の形態２に係る差動増幅回路の構成は、図１に示した通りであり、基本動作も前述と同様である。
また、前述と同様に、出力負荷インピーダンスは５０オームを想定しており、出力整合回路１２、１３は互いに異なるものとする。
【００４０】
この発明の実施の形態２において、１対のバイポーラトランジスタ１、２（増幅素子）の２つの出力バイアス印加回路（たとえば、出力整合回路１２、１４）は、互いに異なる負荷の回路により構成されている。
なお、２つの出力バイアス印加回路においては、出力整合回路１２、１３を非対称に構成してもよく、または出力バイアス印加インダクタ９、１０を非対称に構成してもよく、いずれの場合も同様の効果が得られる。
【００４１】
この場合も、前述と同様に、バイポーラトランジスタ１、２を異なるサイズに設定することにより、出力振幅を非対称にすることができる。また、高振幅が得られる大サイズのトランジスタに接続されている高周波出力端子１４から出力信号を取り出すことにより、高利得な増幅器として動作させることができる。また、平衡不平衡変換器を不要として簡易な構成としたので、回路の小形化を実現することが可能となる。
【００４２】
さらに、この発明の実施の形態２による差動増幅回路においては、１対の出力バイアス印加回路（たとえば、出力整合回路１２、１４）を非対称に設定し、振幅が大きい線路から出力信号として取り出すことによって、さらに高利得特性を実現することが可能となる。
【００４３】
実施の形態３．
なお、上記実施の形態１、２では、終端抵抗１５の定数について特に言及しなかったが、終端抵抗１５の定数を、高周波出力端子１４（２つの出力端子の他方）の負荷インピーダンスよりも小さい値に設定することが望ましい。
以下、図１とともに、図３の説明図を参照しながら、２つの出力バイアス印加回路を非対称に構成したこの発明の実施の形態２について説明する。
【００４４】
この発明の実施の形態２に係る差動増幅回路の構成は、図１に示した通りであり、基本動作も前述と同様である。
また、前述と同様に、出力負荷インピーダンスは５０オームを想定しており、出力整合回路１２、１３は互いに異なるものとする。
【００４５】
この発明の実施の形態３において、一方の出力信号を終端させる終端抵抗１５は、５０オームよりも低い抵抗値に設定されている。
このように、終端抵抗１５を５０オームよりも低い抵抗値に設定することにより、出力振幅を非対称にすることができる。また、前述と同様に、高振幅が得られる高周波出力端子１４から出力信号を取り出すことによって、高利得な増幅器として動作させることができる。
【００４６】
図３は条件Ｅ、Ｆごとの線形利得および利得圧縮時電力を示す説明図であり、周波数６ＧＨｚにおける差動増幅回路を用いた線形利得［ｄＢ］と利得１ｄＢ圧縮時電力（Ｐ１ｄＢ）［ｄＢｍ］との計算結果の一例を示している。
図３において、条件Ｅは従来回路の終端抵抗条件、条件Ｆはこの発明の実施の形態３における終端抵抗条件であり、終端抵抗１５の抵抗値Ｒに関する２条件Ｅ、Ｆは、以下の通りである。
【００４７】
（条件Ｅ）終端抵抗１５の抵抗値Ｒ＝５０オーム
（条件Ｆ）終端抵抗１５の抵抗値Ｒ＝１０オーム（＜５０オーム）
【００４８】
図３から明らかなように、従来の条件Ｅ（Ｒ＝５０オーム）の差動増幅回路の場合は、線形利得が８．５ｄＢ、かつ利得圧縮時電力（Ｐ１ｄＢ）が８．８ｄＢｍであるのに対し、この発明の実施の形態１の条件Ｆ（Ｒ＝１０オーム）の場合は、９．７ｄＢの線形利得および９．８ｄＢｍの利得圧縮時電力（Ｐ１ｄＢ）が得られ、線形利得および利得圧縮時電力の両方が改善されることが分かる。
【００４９】
図３内の条件Ｆの計算結果は、この発明の実施の形態３による作用効果を説明するための単なる一例であり、バイアス条件や出力整合回路１２、１３の定数や構成などにより、線形利得の値、Ｐ１ｄＢの値および各改善量などが変化するものの、いずれにしても高利得かつ高出力の増幅器として動作することができる。
また、図３内の条件Ｆにおいては、終端抵抗１５の抵抗値Ｒを１０オームに設定した場合を示したが、５０オームよりも低い抵抗値であれば、任意の設定値において線形利得およびＰ１ｄＢに改善効果が得られることは言うまでもない。
さらに、出力負荷インピーダンスが５０オームである場合を想定したが、このインピーダンス値に限定されることもない。
【００５０】
以上のように、この発明の実施の形態３による差動増幅回路の終端抵抗１５の定数は、高周波出力端子１４（２つの出力端子の他方）の負荷インピーダンス（通常、５０オーム）よりも小さい値に設定されているので、さらに高利得かつ高出力特性を実現することが可能となる。
また、前述と同様に、平衡不平衡変換器を不要として簡易な構成としたので、回路の小形化を実現することが可能となる。
【００５１】
実施の形態４．
なお、上記実施の形態１〜３（図１）では、１段の差動増幅回路に適用した場合を示したが、図４のように、複数段の差動増幅回路に適用してもよい。
図４はこの発明の実施の形態４に係るＮ（Ｎは２以上の整数）段の差動増幅回路を示す回路図であり、２段（Ｎ＝２）の差動増幅回路の構成例を示している。
【００５２】
図４において、バイポーラトランジスタ２１、２２、高周波入力端子２３、２４、直流電流阻止容量２５、２６、ベース電源２７、２８、出力バイアス印加インダクタ２９、３０、コレクタ電源３１、および出力整合回路３２、３３は、それぞれ、前述（図１参照）のバイポーラトランジスタ１、２、高周波入力端子３、４、直流電流阻止容量５、６、ベース電源７、８、出力バイアス印加インダクタ９、１０、コレクタ電源１１、出力整合回路１２、１３に対応している。
【００５３】
また、バイポーラトランジスタ３５、３６、ベース電源３７、３８、出力バイアス印加インダクタ３９、４０、コレクタ電源４１、出力整合回路４２、４３、高周波出力端子４４、終端抵抗４５、接地パッド４６およびインダクタンス成分４７は、それぞれ、前述（図１参照）のバイポーラトランジスタ１、２、ベース電源７、８、出力バイアス印加インダクタ９、１０、コレクタ電源１１、出力整合回路１２、１３、高周波出力端子１４、終端抵抗１５、接地パッド１６およびインダクタンス成分１７に対応している。
【００５４】
１（Ｎ−１）段目の差動増幅回路を構成する１対のバイポーラトランジスタ２１、２２には、直流電流阻止容量２５、２６を介した高周波入力端子２３、２４と、ベース電源２７、２８と、出力バイアス印加インダクタ２９、３０を介したコレクタ電源３１と、出力整合回路３２、３３と、１（Ｎ−１）段目の差動増幅回路のバイアスを決定する定電流源３４と、が接続されている。
【００５５】
１（Ｎ−１）段目の差動増幅回路の出力整合回路３２、３３の出力端子は、２（Ｎ）段目の差動増幅回路を構成する１対のバイポーラトランジスタ３５、３６のベース端子に接続されている。
また、１対のバイポーラトランジスタ３５、３６には、ベース電源３７、３８と、出力バイアス印加インダクタ３９、４０を介したコレクタ電源４１と、出力整合回路４３を介した高周波出力端子４４と、出力整合回路４２および終端抵抗４５（＜５０オーム）を介した接地パッド４６と、エミッタ端子共通後の線路やワイヤなどで生じるインダクタンス成分４７と、が接続されている。
【００５６】
ベース電源３７、３８は、バイポーラトランジスタ３５、３７に対する入力バイアス印加回路を構成している。
また、コレクタ電源４１、出力バイアス印加インダクタ３９、４０および出力整合回路４２、４３は、バイポーラトランジスタ３５、３６に対する出力バイアス印加回路を構成している。
【００５７】
次に、図４に示したこの発明の実施の形態４による動作について説明する。
１（Ｎ−１）段目の差動増幅回路のバイポーラトランジスタ２１、２２において、コレクタ端子には、出力バイアス印加インダクタ２９、３０を介して所定のコレクタ電源３１に接続され、ベース端子には、所定のベース電源２７、２８からバイアスがそれぞれ印加される。また、エミッタ端子は、共通化された後、定電流源３４に接続される。
【００５８】
２（Ｎ）段目の差動増幅回路のバイポーラトランジスタ３５、３６において、エミッタ端子は、共通化された後、インダクタンス成分４７（ワイヤなど）を介して接地される。
【００５９】
１（Ｎ−１）段目の差動増幅回路の高周波入力端子２３、２４から入力された差動信号は、各バイポーラトランジスタ２１、２２により増幅された後、出力整合回路３２、３３を介して、２（Ｎ）段目の差動増幅回路のバイポーラトランジスタ３５、３６に入力される。
【００６０】
２（Ｎ）段目の差動増幅回路の一方の出力信号は、出力整合回路４３を介して、高周波出力端子４４から出力され、他方の出力信号は、出力整合回路４２および終端抵抗４５（５０オームよりも低い抵抗値）を介して終端される。
このように、終端抵抗４５の抵抗値Ｒを５０オームよりも低い値に設定することにより、前述の実施の形態３と同様の効果を得ることができる。
【００６１】
なお、ここでは、Ｎ段構成の差動増幅回路のうちの、Ｎ段目の差動増幅回路として、前述の実施の形態３の回路構成（５０オームよりも低い抵抗値の終端抵抗４５）を適用したが、前述の実施の形態１、２のいずれの構成を適用してもよい。
【００６２】
また、１（Ｎ−１）段目の差動増幅回路の構成として、共通エミッタ端子に定電流源３４を接続したが、この回路構成に限定されることはない。
ただし、２（Ｎ）段目の差動増幅回路において、共通エミッタ端子の後に接地される構成を採用した場合には、１（Ｎ−１）段目の差動増幅回路において、不平衡信号成分を吸収可能な共通エミッタ端子に定電流源３４が接続された構成を適用することが望ましい。
【００６３】
また、出力バイアス印加素子として出力バイアス印加インダクタ２９、３０、３９、４０を用いたが、これに限定されることはない。
さらに、Ｎ段構成の差動増幅回路として、Ｎ＝２の場合を示したが、２以上の整数であれば、任意の段数であっても同様の効果を奏する。ただし、いずれの場合も、少なくとも（Ｎ−１）段目を含む上流側の差動増幅回路において、定電流源３４を備えた回路構成を適用することが望ましい。
【００６４】
以上のように、この発明の実施の形態４（図４）に係る差動増幅回路によれば、前述の実施の形態１〜３のいずれかの差動増幅回路をＮ段目（Ｎは２以上の整数）の増幅器として用い、前述と同様に、差動増幅回路を不平衡に動作させるとともに、振幅が大きい線路側の高周波出力端子４４から出力信号を取り出すので、複数段の差動増幅回路において高利得特性を実現することが可能となる。
【００６５】
また、「Ｎ−１」段目の差動増幅回路において、不平衡成分を吸収することが可能な定電流源３４を備えた差動増幅回路を適用することにより、不平衡成分による利得の低下を抑圧することが可能となる。
さらに、終端抵抗４５を用いることにより、簡易な構成となり、差動増幅回路の小形化を実現することが可能となる。
【００６６】
実施の形態５．
なお、上記実施の形態１〜４（図１、図４）では、１対の増幅素子として、バイポーラトランジスタ１、２、２１、２２、３５、３６を用いたが、図５のように、電界効果型トランジスタ（ＦＥＴ）を用いてもよい。
図５はこの発明の実施の形態５に係る差動増幅回路を示す回路図である。
【００６７】
図５において、電界効果型トランジスタ５１、５２、高周波入力端子５３、５４、直流電流阻止容量５５、５６、ゲート電源５７、５８、出力バイアス印加インダクタ５９、６０、ドレイン電源６１、出力整合回路６２、６３、高周波出力端子６４、終端抵抗６５、接地パッド６６およびインダクタンス成分６７は、それぞれ、前述（図１参照）のバイポーラトランジスタ１、２、高周波入力端子３、４、直流電流阻止容量５、６、ベース電源７、８、出力バイアス印加インダクタ９、１０、コレクタ電源１１、出力整合回路１２、１３、高周波出力端子１４、終端抵抗１５、接地パッド１６およびインダクタンス成分１７に対応している。
【００６８】
差動増幅回路を構成する１対の電界効果型トランジスタ５１、５２には、直流電流阻止容量５５、５６を介した高周波入力端子５３、５４と、ゲート電源５７、５８と、出力バイアス印加インダクタ５９、６０を介したドレイン電源６１と、出力整合回路６３を介した高周波出力端子６４と、出力整合回路６２および終端抵抗６５を介した接地パッド６６と、エミッタ端子共通後の線路やワイヤなどで生じるインダクタンス成分６７とが接続されている。
【００６９】
次に、図５に示したこの発明の実施の形態５による動作について説明する。
１対の電界効果型トランジスタ５１、５２において、ドレイン端子には、出力バイアス印加インダクタ５９、６０を介して所定のドレイン電源６１に接続され、ゲート端子には、所定のゲート電源５７、５８からのバイアス電圧がそれぞれ印加される。
また、電界効果型トランジスタ５１、５２のソース端子は、共通化された後、インダクタンス成分６７（ワイヤなど）を介して接地される。
【００７０】
高周波入力端子３、４から入力された差動信号は、各電界効果型トランジスタ５１、５２のゲート端子に印加されて増幅された後、それぞれドレイン端子から出力される。
一方の出力信号は、出力整合回路６３を介して、高周波出力端子６４から出力され、他方の出力信号は、出力整合回路６２、終端抵抗６５（５０オームよりも低い抵抗値）および接地パッド６６を介して、グランドに終端される。
【００７１】
この発明の実施の形態５に係る差動増幅回路の高周波特性は、前述の実施の形態３の場合と同様である。
なお、ここでは、前述の実施の形態３の構成（５０オームよりも低い抵抗値の終端抵抗６５）において、バイポーラトランジスタ１、２を電界効果型トランジスタ５１、５２に置き換えたが、前述の実施の形態１〜４で用いたバイポーラトランジスタを電界効果型トランジスタに置き換えても同様の効果を奏する。
【００７２】
以上のように、この発明の実施の形態５（図５）に係る差動増幅回路によれば、１対の増幅素子を電界効果型トランジスタ５１、５２により構成し、前述と同様に、差動増幅回路を不平衡に動作させ、振幅が大きい線路側の高周波出力端子６４から出力信号を取り出すことにより、高出力化を実現することが可能となる。
また、終端抵抗６５を用いることにより、簡易な構成となり、差動増幅回路の小形化を実現することが可能となる。
【００７３】
さらに、上記実施の形態１〜５（図１、図４、図５）では、１対の増幅素子において、エミッタ端子（ソース端子）を共通化構成としたが、カスコード構成としても前述と同様の効果を奏することは言うまでもない。
【符号の説明】
【００７４】
１、２、２１、２２、３５、３６  バイポーラトランジスタ、３、４、２３、２４、５３、５４  高周波入力端子、５、６、２５、２６、５５、５６  直流電流阻止容量、７、８、２７、２８、３７、３８  ベース電源、９、１０、２９、３０、３９、４０、５９、６０  出力バイアス印加インダクタ、１１、３１、４１  コレクタ電源、１２、１３、３２、３３、４２、４３、６２、６３  出力整合回路、１４、４４、６４  高周波出力端子、１５、４５、６５  終端抵抗、１６、４６、６６  接地パッド、１７、４７、６７  インダクタンス成分、３４  定電流源、５１、５２  電界効果型トランジスタ、５７  ゲート電源、６１  ドレイン電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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