(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴゲートバイポーラ接合トランジスタ（ＭＧＴ）であって、
第１のコレクターと、第１のエミッタと、第１のベースとを有する第１のバイポーラ接合トランジスタ（ＢＪＴ）と、
前記第１のＢＪＴの前記ベースに電流を供給するように構成されたソース領域を有するＭＯＳＦＥＴと、
前記第１のコレクターに電気的に接続された第２のコレクターと、前記第１のエミッタに電気的に接続された第２のエミッタと、前記第１のベースに電気的に接続された第２のベースとを有する第２のＢＪＴと、
を含み、
前記第２のベースは、前記第１のベースより薄いことを特徴とするＭＧＴ。
【請求項２】
前記第１及び第２のＢＪＴは、基板上にあり、
ドリフト領域が、前記基板上に設けられ、
前記第１のエミッタと前記ドリフト領域の間の距離が、前記第２のエミッタと前記ドリフト領域の間の距離よりも大きい、
ことを特徴とする請求項１に記載のＭＧＴ。
【請求項３】
前記ＭＧＴの降伏電圧が、少なくとも５，０００ボルトを超えていることを特徴とする請求項１に記載のＭＧＴ。
【請求項４】
前記第１及び第２のＢＪＴと前記ＭＯＳＦＥＴは、それぞれシリコンカーバイド（ＳｉＣ）デバイスを備えていることを特徴とする請求項１に記載のＭＧＴ。
【請求項５】
前記第２のＢＪＴは、ＭＧＴの活性区域内の非破壊的アバランシェ電流経路を提供することを特徴とする請求項１に記載のＭＧＴ。
【請求項６】
前記ドリフト領域の最大厚みが、前記第１のベースの最大厚みの少なくとも１．２倍であることを特徴とする請求項１に記載のＭＧＴ。
【請求項７】
デバイスが、前記第１のベース内への前記第１のエミッタからの少数担体注入が、ＭＧＴがオンに入る時に該第１のベース内への前記第１のコレクターからの少数担体注入を超えるように構成されることを特徴とする請求項１に記載のＭＧＴ。
【請求項８】
前記ＭＯＳＦＥＴの前記ソースとドレーンの間にトンネルダイオードを更に含むことを特徴とする請求項１に記載のＭＧＴ。
【請求項９】
前記第１及び第２のＢＪＴと前記ＭＯＳＦＥＴとは、第１のタイプのユニットセルを形成し、前記ＭＧＴが、電気的に並列に接続される前記第１のタイプの少なくとも１つのユニットセルと第２のタイプの少なくとも１つのユニットセルを含んでいることを特徴とする請求項１に記載のＭＧＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
〔政府利益の説明〕
本発明は、陸軍研究所契約番号Ｗ９１１ＮＦ−０４−２−００２１及びＷ９１１ＮＦ−０４−２−００２２に基づく国庫補助を受け取って開発されたものである。政府は、本発明において一定の権利を有する。
【０００２】
本発明は、半導体デバイスに関し、より詳細には、高パワーシリコンカーバイドベース半導体デバイスに関する。
【背景技術】
【０００３】
モータ駆動、家電制御、ロボット工学、照明バラスト、及び他の用途における回路では、大電流を流すことができて高阻止電圧をサポートすることができる半導体スイッチングデバイスを必要とする場合が多い。バイポーラ接合トランジスタ（ＢＪＴ）は、比較的大出力の電流を処理して比較的高い阻止電圧をサポートするその機能の理由で、多くの高電力用途のための最適なスイッチングデバイスである。
【０００４】
当業者に公知のように、ＢＪＴは、ドープ半導体材料から構成される三端子デバイスである。ＢＪＴは、半導体材料内で互いに接近して形成された２つのｐ−ｎ接合を有する。作動中、電荷担体は、ｐ−ｎ接合の一方に隣接する半導体材料の第１の領域（エミッタと呼ばれる）に入る。大部分の電荷担体は、他方のｐ−ｎ接合に隣接する半導体の第２の領域（コレクターと呼ばれる）からデバイスを出る。コレクター及びエミッタは、同じ導電型を有する半導体の領域に形成される。ベースと呼ばれる半導体材料の第３の領域は、コレクターとエミッタの間に位置決めされ、コレクター及びエミッタの導電型と逆の導電型を有する。すなわち、コレクターがエミッタに接触するところ及びベースがエミッタに接触するところでＢＪＴの２つのｐ−ｎ接合が形成される。ＢＪＴのベースを通じて弱い電流を流すことにより、比例してより大きい電流がエミッタからコレクターに流れる。
【０００５】
ＢＪＴは、「ＰＮＰ」デバイス又は「ＮＰＮ」デバイスとすることができる。ＰＮＰ  ＢＪＴでは、エミッタ及びコレクターは、半導体材料のｐ型領域に形成され、ベースは、２つのｐ型領域の間に挟まれたｎ型領域に形成される。ＮＰＮ  ＢＪＴでは、エミッタ及びコレクターは、半導体材料のｎ型領域に形成され、ベースは、２つのｎ型領域の間に挟まれたｐ型領域に形成される。
【０００６】
ＢＪＴは、ＢＪＴがトランジスタのベースを通じて電流を流すことによって「オン」に入る（すなわち、電流がエミッタからコレクターに流れるようにそれにバイアスが掛けられる）という意味で電流制御デバイスである。例えば、ＮＰＮ  ＢＪＴにおいては、トランジスタは、典型的には、ベースに正電圧を印加してベース−エミッタｐ−ｎ接合に順方向バイアスを掛けることによってオンにされる。デバイスにこのようにしてバイアスを掛けると、正孔がトランジスタのベースに流入し、そこで正孔は、エミッタに注入される。正孔は、ベースがｐ型領域であり、かつそのような領域では正孔が通常の電荷担体であるので「多数担体」と呼ばれる。同時に、電子が、エミッタからベースに注入され、そこで電子は、コレクターの方向に拡散する。これらの電子は、ｐ型ベース領域では電子が通常の電荷担体ではないので「少数担体」と呼ばれる。
【０００７】
デバイスのベースは、ベースからエミッタに流入する正孔と再結合する少数担体（すなわち、エミッタからベースに注入される電子）の比率を最小にするために比較的薄い領域であるように形成される。コレクター−ベースｐ−ｎ接合には、コレクターに正電圧を印加することによって逆方向バイアスが掛けられる。これは、エミッタからベース内にコレクターまで注入される電子の掃き出しを容易にする。このデバイスは、エミッタ−コレクター電流が電子及び正孔電流の両方を含むので「バイポーラ」デバイスと呼ばれる。デバイスのベースに流入する電流は、エミッタ−コレクター電流を制御する。
【０００８】
典型的に、ＢＪＴは、デバイスをその「オン」状態に維持するために比較的大きいベース電流（例えば、コレクター電流の５分の１から１０分の１）を必要とする場合がある。高パワーＢＪＴは、より大きいコレクター電流を有するので、それらは、かなりのベース電流需要も典型的に有する。高パワーＢＪＴによって要求される可能性がある比較的大きいベース電流を供給するために、比較的複雑な外部駆動回路を必要とする場合がある。これらの駆動回路は、トランジスタをその「オン」状態と「オフ」状態の間で切り換える電流をＢＪＴのベースに選択的に供給するのに使用される。
【０００９】
パワー「金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）」は、高電力用途におけるスイッチングデバイスとして使用することができる別の公知の種類の半導体トランジスタである。パワーＭＯＳＦＥＴは、デバイスのゲート電極にゲートバイアス電圧を印加することによってオン又はオフにすることができる。例えば、ｎ型ＭＯＳＦＥＴは、ゲート電極への正バイアスの印加に応答してデバイスのｐ型チャンネル領域内に導電性ｎ型反転層が形成される時にオンになる。この反転層は、ｎ型のソース領域とドレーン領域を電気的に接続し、それらの間の多数担体導電を可能にする。
【００１０】
パワーＭＯＳＦＥＴのゲート電極は、薄い絶縁層によってチャンネル領域から分離される。ＭＯＳＦＥＴのゲートがチャンネル領域から絶縁されているので、ＭＯＳＦＥＴを導電状態に維持し、又はＭＯＳＦＥＴをそのオン状態とオフ状態の間で切り換えるのに必要とされるゲート電流は最小である。ゲート電流は、ゲートがチャンネル領域を有するコンデンサを形成するので、スイッチング中に小さく保たれる。従って、最小の充電電流及び放電電流（変位電流）のみがスイッチング中に必要とされ、複雑でないゲート駆動回路を可能にする。更に、ＭＯＳＦＥＴでの電流電導が多数担体搬送だけによって生じるので、ＢＪＴで生じる過剰の少数担体の再結合に関連する遅延は、ＭＯＳＦＥＴデバイスにおいては存在せず、ＢＪＴのものよりも数桁速いスイッチング速度が可能になる。しかし、パワーＭＯＳＦＥＴのドリフト領域は、比較的高いオン抵抗を示す場合があり、これは、少数担体注入のないことに起因する。その結果、パワーＭＯＳＦＥＴの作動順方向電流密度は、典型的には、パワーＢＪＴに比べて比較的低い値に典型的に制限される。
【００１１】
ＭＯＳ制御式電流フローとのバイポーラ電流電導の組合せを具現化するデバイスも公知である。こうしたデバイスの一例は、「絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）」であり、これは、パワーＭＯＳＦＥＴの高インピーダンスゲートをパワーＢＪＴの小さいオン状態電導損失と組み合わせたデバイスである。ＭＯＳＦＥＴとＢＪＴを組み合わせた別のデバイスは、ＭＯＳＦＥＴゲートトランジスタ（ＭＧＴ）である。ＭＧＴは、例えば、入力での個別の高電圧ｎチャンネルＭＯＳＦＥＴと出力での個別のＢＪＴとのダーリントン対として実施することができる。ＭＯＳＦＥＴは、ＢＪＴのベース電流を供給し、一方で外部駆動回路に対して最小の負荷を示す。ＭＧＴは、ＢＪＴの高温高電流密度スイッチング特性をＭＯＳＦＥＴの最小限の駆動要件と組み合わせることができる。
【００１２】
大部分のパワー半導体デバイスは、シリコン（Ｓｉ）で形成されるが、様々な他の半導体材料も使用されている。シリコンカーバイド（ＳｉＣ）は、これらの代替の材料のうちの１つである。ＳｉＣは、例えば、広バンドギャップ、高い電界降伏強度、高い熱伝導度、高融点、及び高飽和電子ドリフト速度を含む潜在的に有利な半導体特性を有する。すなわち、例えばＳｉのような他の半導体材料に形成されたデバイスに対して、ＳｉＣに形成された電子デバイスは、より高温、より高い電力密度、より高速、より高い電力レベルでの及び／又は高放射密度下での作動機能を有することができる。
【発明の概要】
【課題を解決するための手段】
【００１３】
本発明の実施形態により、高パワー広バンドギャップＭＯＳＦＥＴゲートバイポーラ接合トランジスタ（ＭＧＴ）を提供する。これらのＭＧＴは、第１のコレクター、第１のエミッタ、及び第１のベースを有する第１の広バンドギャップバイポーラ接合トランジスタ（ＢＪＴ）と、第１の広バンドギャップＢＪＴのベースに電流を供給するように構成された広バンドギャップＭＯＳＦＥＴと、第２のコレクター、第２のエミッタ、及び第２のベースを有する第２の広バンドギャップＢＪＴとを含む。第２のコレクターは、第１のコレクターに電気的に接続され、第２のエミッタは、第１のエミッタに電気的に接続され、第２のベースは、第１のベースに電気的に接続される。
【００１４】
一部の実施形態では、第２のベースは、第１のベースよりも薄い。第２のＢＪＴは、ＭＧＴの活性区域内の非破壊的アバランシェ電流経路を提供することができる。第１及び第２の広バンドギャップＢＪＴは、基板上に形成することができ、ドリフト領域は、この基板上に形成することができる。こうした実施形態では、第１のベースとドリフト領域との間隔は、第２のベースとドリフト領域との間隔よりも大きいとすることができる。一部の実施形態では、高パワー広バンドギャップＭＧＴの降伏電圧は、少なくとも５，０００ボルトよりも大きいとすることができる。
【００１５】
一部の実施形態では、第１及び第２の広バンドギャップＢＪＴと広バンドＭＯＳＦＥＴとは、シリコンカーバイドで形成することができる。更に、このデバイスは、ＭＧＴがオンにされる時に、第１のエミッタから第１のベース内への少数担体注入が、第１のコレクターから第１のベース内への少数担体注入よりも大きいようにして構成することができる。
【００１６】
本発明の更に別の実施形態により、高パワー広バンドギャップＭＧＴを提供する。これらのＭＧＴは、コレクター、エミッタ、及びベースを有するシリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタと、ＳｉＣ  ＢＪＴのベースに電流を供給するように構成されたソース領域を有するＳｉＣ  ＭＯＳＦＥＴとを含む。ＳｉＣ  ＢＪＴの降伏電圧は、少なくとも５，０００ボルトよりも大きい。
【００１７】
一部の実施形態では、ＭＧＴは、少なくとも３０Ａ／ｃｍ2のコレクター電流密度をサポートする。ＳｉＣ基板は、ｎ型ＳｉＣ基板を含むことができ、ＳｉＣ  ＢＪＴは、ｎ型ドリフト層を有するｎ−ｐ−ｎ  ＢＪＴを含むことができ、ベース層は、ｐ型ベース層とすることができ、ＳｉＣ  ＭＯＳＦＥＴは、ｎ型ドレーン領域を含むｎ−ＭＯＳＦＥＴを含むことができ、ソース領域は、ｎ型ドレーン領域から離間したｎ型ソース領域を含むことができる。他の実施形態では、ＭＧＴはまた、ＳｉＣ  ＢＪＴのコレクターとして作用する第１の導電型のＳｉＣ基板と、コレクター接点の反対側のＳｉＣ基板上の第１の導電型のドリフト層と、第１の導電型と逆の第２の導電型であってＳｉＣ基板の反対側のドリフト層上に設けられたベース層と、ドリフト層の反対側のベース層上の第１の導電型のエミッタ層とを含むことができる。そのような実施形態では、ベースは、ベース層の一部であり、コレクターは、ｎ型ドレーン領域に電気的に接続される。
【００１８】
本発明の更に別の実施形態により、ｎ型バルク単結晶シリコンカーバイド（ＳｉＣ）基板を含む高パワー広バンドギャップＭＧＴを提供する。ｎ型ＳｉＣドリフト層は、ｎ型バルク単結晶ＳｉＣ基板上にあり、ｎ型ドリフト層は、ｎ型ＳｉＣ基板の第２の担体濃度よりも低い第１の担体濃度を有する。パターン化ｐ型ＳｉＣ層が、ｎ型ＳｉＣ層に設けられ、パターン化ｐ型ＳｉＣ層は、ベース領域とチャンネル領域を含むソース隔離領域とを含む。パターン化ｎ型ＳｉＣ層が、ｐ型ＳｉＣ層に設けられ、パターン化ｎ型ＳｉＣ層は、パターン化ｐ型層のソース隔離領域に位置するソース領域と、パターン化ｐ型ＳｉＣ層のベース領域のエミッタ領域とを含む。絶縁層が、ソース領域、チャンネル領域、及びｎ型ドリフト層上に設けられる。ゲート電極が、絶縁層上に設けられる。コレクター接点が、ｎ型ドリフト層の反対側のＳｉＣ基板の表面上に設けられる。エミッタ接点が、パターン化ｎ型ＳｉＣ層のエミッタ領域上に設けられる。ソース領域は、ベース領域に電気的に接続される。このデバイスの降伏電圧は、少なくとも５，０００ボルトよりも大きい。
【図面の簡単な説明】
【００１９】
【図１】本発明のある一定の実施形態による高パワーＭＧＴの回路図である。
【図２】様々な異なるゲート電圧に対して１．２ｋＶ／４Ａ  ＳｉＣ  ＭＯＳＦＥＴに関する順方向電圧低下の関数としてコレクター電流を示すグラフである。
【図３】様々な異なるゲート電圧に対して１０ｋＶ／１０Ａ  ＳｉＣ  ＭＯＳＦＥＴと１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴの両方に関する順方向電圧低下の関数としてコレクター電流を示すグラフである。
【図４】本発明の実施形態による高パワーＭＧＴの回路図である。
【図５】本発明の実施形態による１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴの平面図である。
【図６】図５の１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴの「ユニットセル」の概略断面図である。
【図７】図６の「ユニットセル」を通過する電流フローを示す概略図である。
【図８】トレンチ構造を有する本発明の更に別の実施形態による１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴの「ユニットセル」の概略断面図である。
【図９】本発明の更に別の実施形態により個別ＢＪＴ及び個々のＭＯＳＦＥＴを含む１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴの概略平面図である。
【図１０】本発明の一部の実施形態による１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴに関する反転Ｉ−Ｖ特性を温度の関数として示すグラフである。
【発明を実施するための形態】
【００２０】
本発明を様々な実施形態が示されている添付図面を参照してより完全に以下に説明する。しかし、本発明は、多くの異なる形態で達成することができ、本明細書に説明される実施形態に制限されると解釈すべきではない。正しくは、これらの実施形態は、それによって本発明の開示が十分かつ完全になり、当業者に本発明の範囲を完全に伝達すると考えられるように提供されている。添付図面では、層及び領域のサイズ及び相対サイズが明確化のため誇張されている。要素又は層が、別の要素又は層「上にある」、「に接続される」、又は「に結合される」と呼ぶ時に、その要素又は層は、直接に他方の要素又は層上にあり、接続され、又は結合することができ、又は介在要素又は層が存在することができることは理解されるであろう。一方、要素が、別の要素又は層「上に直接にあり」、「に直接に接続され」、又は「に直接に結合される」と呼ぶ時に、介在要素又は中間層は存在しない。本明細書で使用する時に用語「及び／又は」は、関連の列挙項目の１つ又はそれよりも多くのいずれか又は全ての組合せを含む。全図面を通じて、同じ番号は、類似の要素に適用されている。
【００２１】
用語「第１」及び「第２」は、本明細書において様々な領域、層、及び／又は要素を説明するのに使用されるが、これらの領域、層、及び／又は要素は、これらの用語によって制限すべきでないことは理解されるであろう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素と区別するためにのみ使用される。従って、以下で説明する第１の領域、層、又は要素は、本発明の範囲から逸脱することなく第２の領域、層、又は要素と呼ぶことができる。
【００２２】
更に、「下側」又は「底部」、及び「上側」又は「上部」のような相対語は、図面で示される１つの要素の別の要素との関係を説明するために本明細書で使用することができる。相対語は、図面に示す方向に加えて、デバイスの様々な方向を包含することを意図することは理解されるであろう。例えば、図面内のデバイスが反転されると、他の要素の「下」側にあると示された要素は、その時にその他の要素の「上」側に置かれるであろう。例示的な用語「下側」は、従って、図の特定の向きに基づく「下側」及び「上側」の両方の向きを包含することができる。同様に、図の１つでのデバイスが反転されると、他の要素の「下方」又は「下に」示された要素は、その時にその他の要素の「上方に」置かれるであろう。例示的な用語「下方」又は「下に」は、従って、上方及び下方の向きの両方を包含することができる。
【００２３】
本明細書に使用される術語は、特定の実施形態を説明する目的に対してのものであり、本発明を制限するように想定されているものではない。本明細書で使用する時に、「ａ」、「ａｎ」、及び「ｔｈｅ」は、関連がそうでないと明確に示さない場合を除き複数形を含むことを意図している。用語「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」、及び／又は「ｉｎｃｌｕｄｉｎｇ」は、本明細書で使用する時に、図示の特徴、段階、作動、要素、及び／又は構成要素の存在を明記するが、１つ又はそれよりも多くの他の特徴、段階、作動、要素、構成要素、及び／又はそれらの群の存在又は追加を除外しないことは更に理解されるであろう。
【００２４】
本発明の実施形態は、概略図である断面図に関連して本明細書に説明する。従って、例えば、製造の技術及び／又は公差の結果としてのこの概略図の形状からの変動が考えられる。従って、本発明の実施形態は、本明細書に示す領域の特定の形状に制限されると解釈すべきではなく、例えば、製造に起因する形状の偏差を含むことになる。例えば、矩形として図示又は説明する領域は、標準的な製造公差による丸い又は湾曲した形態を典型的に有するであろう。従って、図に示す領域は事実上概略的であり、それらの形状は、デバイスの領域の正確な形状を示すことを意図せず、かつ本発明の範囲を制限することを意図しない。
【００２５】
本明細書で特に定めない限り、本明細書で用いる全ての用語（技術用語及び科学用語を含む）は、本発明が属する分野の業者によって一般的に理解されるのと同じ意味を有する。一般的に使用される辞書で定められるような用語は、本発明の開示及び当業技術の関連におけるそれらの意味と適合する意味を有すると解釈すべきであり、本明細書で特にそのように定めない限り、理想化された又は過度に形式的な意味に解釈されないことになる。
【００２６】
高パワーＳｉＣ  ＭＯＳＦＥＴは、５，０００ボルト又はそれよりも大きい電圧阻止のような高い電圧阻止を要する用途に現在広く使用されている。例示的に、少なくとも１０ｋＶの電圧を阻止することになる１０Ａ／ｃｍ2の電流密度の定格とされたＳｉＣ  ＭＯＳＦＥＴが市販されている。当業者に公知のように、「阻止電圧」は、トランジスタがその「オフ」状態にある時にチャンネルを通過して流れる有意な漏れ電流なしにトランジスタのチャンネルにわたって印加することができる電圧を意味する。トランジスタの「降伏電圧」は、その「オフ」状態にあるトランジスタに有意な漏れ電流が流れ始める時にそのチャンネルにわたって印加される電圧を意味する。高パワー用途に対して（すなわち、１，０００ボルト又はそれより大きいものを阻止するように設計されたトランジスタに対して）、トランジスタの降伏電圧は、トランジスタがその「オフ」状態にある時に１マイクロアンペアよりも大きい漏れ電流を引き起こすトランジスタのチャンネルにわたって印加される電圧を意味する。
【００２７】
パワーＳｉＣ  ＭＯＳＦＥＴを形成するために、典型的に複数の「ユニットセル」が形成され、各ユニットセルは、ゲート電極と、ソース領域と、ドレーン領域とを含む単一のＭＯＳＦＥＴを含む。実際には、単一のゲート電極が半導体基板の第１の側に典型的に形成され、これは、各々のユニットセルのためのゲート電極として作用する。半導体基板の反対側は、このデバイスのための共通ドレーン（又はソース）として作用する。複数のソース（又はドレーン）領域がゲート電極の開口内部に挿入される。これらのソース領域も互いに電気的に接続される。
【００２８】
以上の説明から明らかなように、典型的なパワーＳｉＣ  ＭＯＳＦＥＴのゲート電極は、デバイスの活性区域全体にわたって延びることができ、ユニットセルのソース（又はドレーン）へのアクセスを提供するために開口部がゲート電極内に提供される。更に、デバイスによってサポートされる最小降伏電圧を高めるために、ユニットセルの数が典型的に増加される。デバイスの全体のゲート面積はユニットセルの数の関数であるので、活性区域のサイズは、最小要求降伏電圧が高まる時に一般的に増大する。ＳｉＣ  ＭＯＳＦＥＴの活性区域が増大すると、下側のチャンネルからＭＯＳＦＥＴの各ユニットセルのゲートを分離するゲート絶縁層の全体の面積が増大する。
【００２９】
残念ながら、欠陥のないＳｉＣ基板とＳｉＣ基板上のゲート絶縁層との両方を製造することは困難な場合がある。ＳｉＣ基板内及び／又はゲート絶縁層に存在する欠陥は、高パワーＳｉＣ  ＭＯＳＦＥＴに対して、例えば、最低降伏電圧、定格電流などのような様々な特定の性能パラメータを損なわせる場合がある。活性区域及びゲート絶縁層のサイズが増大すると、致命的欠陥が存在する確率も増大する場合がある。従って、超高パワー用途で用いられるＳｉＣ  ＭＯＳＦＥＴを製造することは困難な可能性があり、かつそのようなデバイスに関する（例えば、１０ｋＶ／１０Ａ高パワーＳｉＣ  ＭＯＳＦＥＴに関する）製造収率（すなわち、規格に適合する製造されたデバイスの割合）は、比較的小さい場合がある。
【００３０】
望ましい範囲に入る（例えば、２から３ボルト）電源オン電圧を有する超高パワーＳｉＣ  ＭＯＳＦＥＴを一貫的に製造することも困難な場合がある。超高パワーＳｉＣ  ＭＯＳＦＥＴのチャンネル移動度も不適切に低い場合がある。更に、超高パワーＳｉＣ  ＭＯＳＦＥＴにおける逆方向漏れ電流が、類似サイズのＢＪＴと比較してとりわけ高温で相対的に大きい場合がある。このより大きい逆方向漏れ電流は、一部の用途においてＳｉＣ  ＭＯＳＦＥＴの使用を除外する可能性があり、又は許容逆方向漏れ電流を得るために、より高パワーのＳｉＣ  ＭＯＳＦＥＴの使用を必要とする場合がある。しかし、更により高パワーのＳｉＣ  ＭＯＳＦＥＴの使用は、製造収率、閾値電圧制御、及びチャンネル移動度に関する上述の問題を悪化させる場合がある。
【００３１】
本発明の実施形態により、市販のパワーＳｉＣ  ＭＯＳＦＥＴスイッチの性能に比べて同等又はより良好な性能特性を示すことができる高パワーＳｉＣ  ＭＪＴスイッチを提供する。本発明の実施形態による高パワーＳｉＣ  ＭＪＴは、同等のパワーＳｉＣ  ＭＯＳＦＥＴデバイスに比べて製造がより容易とすることができる。本明細書に開示する高パワーＳｉＣ  ＭＧＴは、電圧制御デバイスであり、従って、典型的な高パワーＢＪＴスイッチと対比して比較的単純な駆動回路によって典型的に制御することができる。更に、これらのデバイス内のユニットセルの選択されたものは、ユニットセルの主ＢＪＴに対して並列にある第２の「アバランシェ」ＢＪＴを含むことができる。これらのアバランシェＢＪＴを含むユニットセルの提供は、デバイスの活性区域内に漏れ電流経路を与えることができる。その結果、本発明の実施形態によるＭＧＴは、デバイスを破壊することなくアバランシェ降伏を受けることができる。
【００３２】
図１は、本発明のある一定の実施形態による高パワーＳｉＣ  ＭＧＴ１００の回路図である。図１に示すように、ＭＧＴ１００は、ベース１１２と、エミッタ１１４と、コレクター１１６とを有するＳｉＣパワーＢＪＴ１１０を含む。ＭＧＴ１００は、ゲート１２２と、ソース１２４と、ドレーン１２６とを有するＳｉＣパワーＭＯＳＦＥＴ１２０を更に含む。パワーＢＪＴ１１０及びパワーＭＯＳＦＥＴ１２０は、ダーリントン構成に接続される。すなわち、図１に示すように、ＳｉＣパワーＭＯＳＦＥＴ１２０のソース１２４は、ＳｉＣパワーＢＪＴ１１０のベース１１２に電気的に接続され、ＳｉＣパワーＭＯＳＦＥＴ１２０のドレーン１２６は、ＳｉＣパワーＢＪＴ１１０のコレクター１１６に電気的に接続される。すなわち、ＳｉＣパワーＭＯＳＦＥＴ１２０がオンにされた時に、ＭＯＳＦＥＴ１２０のチャンネルを通過して流れる電流は、ＳｉＣパワーＢＪＴ１１０のコレクター１１６とベース１１２の間の電流経路をもたらす。この電流は、ＢＪＴ１１０を駆動するベース電流として作用する。外部駆動回路１３０は、パワーＭＯＳＦＥＴ１２０にゲートバイアス電圧を印加するために、ＳｉＣパワーＭＯＳＦＥＴ１２０のゲート１２２に接続することができる。すなわち、ＳｉＣパワーＭＯＳＦＥＴ１２０は、ＳｉＣパワーＢＪＴ１１０を電流駆動式デバイスから電圧駆動式デバイスに変換し、これは、簡易化した外部駆動回路１３０を可能にする。ＳｉＣパワーＭＯＳＦＥＴ１２０は、従って、ドライバトランジスタであり、ＳｉＣパワーＢＪＴ１１０は、ＭＧＴ１００の出力トランジスタである。
【００３３】
外部駆動回路１３０は、ＭＧＴ１００をオン又はオフにするためにＳｉＣパワーＭＯＳＦＥＴ１２０のゲート１２２に印加されるバイアス電圧を出力する。バイアス電圧は、例えば、約−５Ｖから約１５Ｖのような所定の範囲に典型的に抑制されることになる。ＳｉＣパワーＭＯＳＦＥＴ１２０は、そのゲート１２２に外部駆動回路１３０が所定の範囲の電圧を印加する時にオンに入るように設計することができる。この電源オン又は「閾値」電圧は、例えば、２−３ボルトの範囲にあるように設計することができる。
【００３４】
図１のＳｉＣ  ＭＧＴ１００のドライバＭＯＳＦＥＴトランジスタ１２０は、比較的小さいフットプリントを有することができ、一方で出力ＢＪＴトランジスタ１１０は、比較的大きいフットプリントを有する。本明細書において、デバイスの「フットプリント」とは、半導体基板に垂直な方向に上から見た時のデバイスの面積を意味する。ＭＧＴ１００は、本明細書でより詳細に説明するように、トランジスタ１１０及び１２０のモノリシック集積化又は混成組合せによって達成することができる。ＭＧＴ１００は、同じ定格パワーを有する独立型ＳｉＣ  ＢＪＴパワースイッチに比べてゲート電圧でオンに入れることができ、従って、外部駆動回路１３０は、ＳｉＣ  ＢＪＴの駆動回路と比べて比較的単純とすることができる。更に、図１のＭＧＴ１００は、独立型ＳｉＣパワーＭＯＳＦＥＴスイッチに比べて改善した収率及び性能を提供することができる。
【００３５】
パワーＳｉＣ  ＭＪＴは、既に開発されている。例えば、図２は、１．２ｋＶ／４ＡＳｉＣ  ＭＧＴに関して、様々なゲート電圧に対して順方向電圧低下（すなわち、デバイス内のコレクターとエミッタの間の電圧低下ＶCE）の関数として出力電流をアンペアで示したグラフである。
【００３６】
図２に示すように、パワーＳｉＣ  ＭＧＴは、約２．７ボルトの順方向低下オフセットを示す（すなわち、印加ゲート電圧に関わらず、トランジスタをオンに入れるのに必要とされる最低順方向電圧低下が約２．７ボルトである）。この２．７ボルトの最低順方向電圧低下のために、ある一定のパッケージパワー消費限界で、同等のパワーＳｉＣ  ＭＯＳＦＥＴ（例えば、１．２ｋＶ／４ＡパワーＳｉＣ  ＭＯＳＦＥＴ）は、図２で表された性能を有する１．２ｋＶ／４ＡパワーＳｉＣ  ＭＧＴよりもかなり高い出力電流密度をサポートすることになる。１．２ｋＶ／４Ａ又は同等のパワーＳｉＣ  ＭＯＳＦＥＴは、図２のＳｉＣ  ＭＧＴに優っているので、高パワーＳｉＣ  ＭＧＴは、市販のためには一般的に用いられなかった。
【００３７】
最小必要降伏電圧が高まると（例えば、５ｋＶよりも大きい降伏電圧を提供するために）、必要な出力電流密度をサポートするために高い順方向電圧低下でパワーＳｉＣ  ＭＯＳＦＥＴを作動させることが必要になる場合がある。更に、本明細書で示されるように、本発明の実施形態によるパワーＳｉＣ  ＭＧＴは、類似のサイズ及び定格出力のＳｉＣ  ＭＯＳＦＥＴスイッチと比較して、少なくとも高ゲート電圧では、順方向電圧低下における対応する増大に関する出力電流密度でのより大きい増加を示すことができる。これは、従来技術の１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴと本発明の実施形態による１０ｋＶ／１０ＡＳｉＣ  ＭＧＴとの両方に対して、室温作動での様々なゲート電圧での順方向電圧低下の関数として出力電流密度ＪCE（Ａ／ｃｍ2）を示すグラフである図３で見ることができる。
【００３８】
特に、図３に示すように、３００Ｗ／ｃｍ2パッケージパワー消費限界の時に、１６ボルトのゲート電圧では、１０ｋＶ／１０ＡパワーＳｉＣ  ＭＧＴは、約６．３ボルトの順方向電圧低下で作動する。この順方向電圧低下は、同等の１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴに関する１６ボルトのゲート電圧での順方向電圧低下よりも僅かに低い。従って、本発明の実施形態による１０ｋＶ／１０ＡパワーＳｉＣ  ＭＧＴは、１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴと少なくとも同じコレクター電流を供給することができる。
【００３９】
本発明のある一定の実施形態では、パワーＳｉＣ  ＭＧＴは、ＢＪＴのものよりも小さい定格電流を有するパワーＳｉＣ  ＭＯＳＦＥＴによって駆動されるパワーＳｉＣ  ＢＪＴを含むことができる。図３に示すように、ＶCEが２．７の順方向電圧低下オフセットよりも大きいと、ＶＣＥでの小さい増加で（パワーＳｉＣ  ＭＯＳＦＥＴと比較して）ドライバＳｉＣ  ＭＯＳＦＥＴの相互コンダクタンスによるＳｉＣ  ＢＪＴの飽和電流の増幅に起因してコレクター電流の急上昇が開始する。
【００４０】
上述のように、高パワーＳｉＣ  ＭＯＳＦＥＴは、複数の電気的に並列のＭＯＳＦＥＴを提供する複数のユニットセルで形成することができる。同様に、本発明の実施形態による高パワーＳｉＣ  ＭＧＴも、複数の電気的に並列のユニットセルとして同じく実施することができ、各ユニットセルは、出力ＳｉＣ  ＢＪＴに結合されたドライバＳｉＣ  ＭＯＳＦＥＴを含む。しかし、本発明の実施形態によるユニットセルは、単一のユニットセルを製造するためにも利用することができることは理解されるであろう。
【００４１】
図４は、デバイスの活性区域内にアバランシェ電流経路を含む本発明の更に別の実施形態によるＳｉＣ  ＭＧＴ２００の回路図である。当業者に公知のように、ＢＪＴ内の「アバランシェ降伏」（これは、時に「アバランシェ」と簡単に称される）は、デバイスに強い電界が印加された時に発生する迅速な電流増倍を意味する。パワーＳｉＣ  ＢＪＴにおいて、アバランシェ電流の多くは、典型的にデバイスの活性区域を取り囲むデバイスの終端領域を通過して流れることになる。不運にも、これが発生する時に、アバランシェ電流がデバイスを非可逆的に破壊する場合がある。以下で論ずるように、本発明による高パワーＭＧＴは、デバイスが降伏する時にアバランシェ電流を流すデバイスの活性区域内の漏れ電流経路を含むことができる。アバランシェ電流がこれらの漏れ電流経路を通過して流される時に、アバランシェ電流は、デバイスを破壊せず、従って、本発明のある一定の実施形態によるＳｉＣ  ＭＧＴは、アバランシェイベントに耐えることができる。
【００４２】
図４に示すように、ＭＧＴ２００は、ベース２１２と、エミッタ２１４と、コレクター２１６とを有する標準パワーＳｉＣ  ＢＪＴ２１０を含む。ＭＧＴ２００は、ゲート２２２と、ソース２２４と、ドレーン２２６とを有するＳｉＣパワーＭＯＳＦＥＴ２２０を更に含む。標準パワーＢＪＴ２１０とＳｉＣパワーＭＯＳＦＥＴ２２０とは、ダーリントン構成の状態に電気的に接続され、それによってＳｉＣパワーＭＯＳＦＥＴ２２０のソース２２４は、ＳｉＣパワーＢＪＴ２１０のベース２１２に電気的に接続され、ＳｉＣパワーＭＯＳＦＥＴ２２０のドレーン２２６は、ＳｉＣパワーＢＪＴ２１０のコレクター２１６に接続される。すなわち、ＳｉＣパワーＭＯＳＦＥＴ２２０がオンにされると、ＭＯＳＦＥＴ２２０のチャンネルを通過して流れる電流が、ＳｉＣパワーＢＪＴ２１０のコレクター２１６とベース２１２の間の電流経路をもたらす。この電流は、ＢＪＴ２１０を駆動するベース電流として作用する。外部駆動回路２４０が、パワーＭＯＳＦＥＴ２２０にゲートバイアス電圧を印加するためにＳｉＣパワーＭＯＳＦＥＴ２２０のゲート２２２に接続され、ＳｉＣパワーＢＪＴ２１０が、電流駆動式デバイスから電圧駆動式デバイスに変換される。
【００４３】
図４で更に示すように、ベース２３２と、エミッタ２３４と、コレクター２３６とを有する第２の「アバランシェ」ＳｉＣ  ＢＪＴ２３０が、第１のパワーＢＪＴ２１０と並列に電気的に接続される。このアバランシェＢＪＴ２３０は、デバイス降伏のイベントにおけるアバランシェ電流のための電流経路を提供する。特に、本明細書でより詳細に説明するように、アバランシェＢＪＴ２３０上のエミッタ２３４は、標準ＢＪＴ２１０上のエミッタ２１４に比べてデバイス内部により深く形成されている。その結果、アバランシェＢＪＴ２３０上のベース層２３２は、標準ＢＪＴ２１０上のベース層２１２よりも薄い。すなわち、アバランシェＢＪＴにおいては、エミッタ−ベースｐ−ｎ接合は、コレクター−ベースｐ−ｎ接合に対して標準ＢＪＴ２１０における対応するｐ−ｎ接合よりも接近している。すなわち、アバランシェ状態が生じた時に、アバランシェＢＪＴ２３０を通過して漏れ電流経路が形成される。これは、非破壊的漏れ電流経路であり、従って、ＭＧＴ２００は、破損することなくアバランシェイベントに対処することができる。
【００４４】
図４のＭＧＴ２００を図５及び図６に関して以下により詳細に説明する。図５は、ＭＧＴ２００の平面図である。図６は、（ａ）図４のＭＯＳＦＥＴ２２０を形成するのに使用される複数の個々のＭＯＳＦＥＴ３１０のうちの１つ、（ｂ）図４の標準ＢＪＴ２１０を形成するのに使用される複数の個々の標準ＢＪＴ３４０のうちの１つ、及び（ｃ）図４のアバランシェＢＪＴ２３０を形成するのに使用される複数の個々のアバランシェＢＪＴ３７０のうちの１つの概略の断面図である。パワーＭＧＴ２００を形成するために、複数の個々のＭＯＳＦＥＴ３１０が並列に実施され、複数の個々の標準ＢＪＴ３４０が並列に実施され、かつ複数の個々のアバランシェＢＪＴ３７０が並列に実施されることになる。図５から明らかなように、一部の実施形態では、個々のＭＯＳＦＥＴ３１０は、個別ＢＪＴ３４０、３７０から空間的に分離することができる。他の実施形態では、個々のＭＯＳＦＥＴ３１０と個別ＢＪＴ３４０、３７０とは、デバイスにわたって混合することができる。いずれの場合にも、個々のＭＯＳＦＥＴ３００、個々の標準ＢＪＴ３４０、及び個々のアバランシェＢＪＴ３７０の組合せは、機能的にＭＧＴ２００のユニットセルと見なすことができる。従って、説明の簡略化のために、図５は、ユニットセル構成内で隣接して導入された個々のＭＯＳＦＥＴ３１０及び個別ＢＪＴ３４０、３７０を示している。
【００４５】
ここで図５に転じれば、ＳｉＣ  ＭＧＴ２００は、例えば、１０ｋＶ／１ＡパワーＳｉＣ  ＭＯＳＦＥＴ２２０によって駆動される１０ｋＶ／１０Ａ標準ＳｉＣ  ＢＪＴ２１０を含むことができる。デバイスは、標準ＢＪＴ２１０と並列に実施された１０ｋＶ／１ＡアバランシェＢＪＴ２３０を更に含む。
【００４６】
図５に示すように、１０ｋＶ／１０Ａ標準ＳｉＣ  ＢＪＴ２１０は、ＭＧＴ２００の面積の大部分を占める。１０ｋＶ／１０ＡパワーＳｉＣ  ＭＧＴ２００に必要とされる平面図面積は、１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴを形成するのに必要とされると考えられる面積とほぼ同じ量とすることができる。すなわち、１０ｋＶ／１０ＡパワーＳｉＣ  ＭＧＴ２００のＭＯＳＦＥＴは、１０ｋＶ／１０ＡパワーＳｉＣＭＯＳＦＥＴよりも有意に小さいことが図５から見ることができる。ＭＯＳＦＥＴゲート区域内及び／又はＳｉＣ  ＭＯＳＦＥＴを形成するのに使用されるＳｉＣ基板内の欠陥は、これらのデバイスが規格に適合するか否かを支配するので、１０ｋＶ／１０ＡパワーＳｉＣ  ＭＧＴ２００は、１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴと比べて有意に改善した製造収率を有することができる。
【００４７】
ここで図６に転じれば、本発明の一部の実施形態に従って１０ｋＶ／１０ＡパワーＳｉＣ  ＭＧＴ２００は、モノリシック構造として実施することができる。特に、図６に示すように、ＭＯＳＦＥＴ３１０、標準ＢＪＴ３４０、及びアバランシェＢＪＴ３７０の各々は、ｎ型導電性ＳｉＣの同じバルク単結晶ＳｉＣ基板３００上に形成される。
【００４８】
図６の中央部分は、標準ＢＪＴ３４０の断面図を示している。図６に示すように、ｎ型導電性ＳｉＣの層をＳｉＣ基板３００の上面上に形成することができ、ｎ-ドリフト領域３０４が形成される。基板３００の担体濃度は、ｎ-ドリフト領域３０４の担体濃度よりも高い。従って、ＳｉＣ基板３００は、ｎ+ＳｉＣ基板と呼ぶことができる。別の実施形態（図示せず）において、その下面に組み込まれたｎ+領域を有するｎ-ＳｉＣ基板をｎ-層をｎ+基板上に形成するために基板３００の代わりに使用することができる。
【００４９】
ｐ型層が、ｎ-ドリフト領域３０４の上側領域に設けられる。ｐ型層は、エピタキシャル成長させることができ、かつｐ型導電性ＳｉＣ層を含むことができる。図６に示すように、ｐ型層の中央部分は、ＢＪＴ３４０のベース３４２を含む。ｎ+ＳｉＣ層が、ｐ型ベース３４２の中央部分の上側領域に形成される。このｎ+層は、ＢＪＴ３４０のエミッタ３４４を含む。ｎ+ＳｉＣ基板３００は、ＢＪＴ３４０のコレクターとして作用する。オーミック接点が基板３００の下面上に形成され、コレクター接点３４６が作成される。オーミック接点がｎ+ＳｉＣエミッタ３４４上に形成され、ＢＪＴ３４０のためのエミッタ接点３４５を提供する。オーミック接点がｐ+ＳｉＣベース３４２上に形成され、ＢＪＴ３４０のためのベース接点３４３が形成される。
【００５０】
図６の右側は、アバランシェＢＪＴ３７０の断面図を示している。図６に示すように、標準ＢＪＴ３４０のベース層３４２は、アバランシェＢＪＴ３７０のベースとしても作用する。ｎ+ＳｉＣ層が、ｐ型ベース層３４２の右側部分の上側領域に形成される。このｎ+層は、ＢＪＴ３７０のエミッタ３７４を含む。ｎ+ＳｉＣ基板３００は、ＢＪＴ３７０のコレクターとして作用する。アバランシェＢＪＴ３４０のエミッタ３７４は、標準ＢＪＴ３４０のエミッタ３４４よりもデバイス内に深く延びている。その結果、アバランシェＢＪＴ３７０のベース領域は、標準ＢＪＴ３４０のベース領域よりも薄い。以下で説明するように、これは、ＭＪＴ２００に対するアバランシェ機能の提供を容易にする。オーミック接点がｎ+ＳｉＣエミッタ３７４上に形成され、ＢＪＴ３７０のためのエミッタ接点３７５を提供する。エミッタ接点３４５、３７５は、図６での導電線３８０によって概略で示すように互いに電気的に接続される。
【００５１】
図６の左側は、パワーＳｉＣ  ＭＯＳＦＥＴ３１０の断面を示している。ＭＯＳＦＥＴ３１０は、ｎ-ドリフト領域３０４上に形成される。図６に示すように、ｐ+ＳｉＣ領域３２０は、ｎ-ドリフト領域３０４の上側領域に設けられる。ｎ-ＳｉＣ領域３１４が、ｐ型領域３２０の上側領域に形成される。領域３１４は、ＭＯＳＦＥＴ３１０のソースを含む。ｐ+ＳｉＣ領域３２０の左に向かうｎ-ドリフト領域３０４の一部（図６で３１６と表示される）は、ＭＯＳＦＥＴ３１０のドレーンを含む。ソース領域３１４とドレーン領域３１６の間に配置されたｐ+領域３２０の一部は、ＭＯＳＦＥＴ３１０のチャンネル３１８を含む。ＢＪＴ３４０、３７０のｐ+領域３２０とベース３４２とは、一部の実施形態では、単一のエピタキシャル成長ｐ+ＳｉＣ層から全て形成することができる。同様に、ＭＯＳＦＥＴ３１０のソース領域３１４とＢＪＴ３４０、３７０のエミッタ３４４、３７４とは、一部の実施形態では、単一のエピタキシャル成長ｎ+ＳｉＣ層から全て形成することができる。オーミック接点３１５は、ソース領域３１４上に設けることができる。ドレーン領域３１６は、基板３００を通じてコレクター接点３４６に電気的に接続することができる。
【００５２】
例えば、二酸化珪素層のような絶縁層３２２が、ＭＯＳＦＥＴ３１０のチャンネル３１８の上方に選択的に形成される。例えば、ＳｉＣ層のようなゲート電極３１２が、絶縁層３２２上に形成され、ＭＯＳＦＥＴ３１０が完成される。図６に略示するように、ＭＯＳＦＥＴ３１０のソース領域３１４は、オーミック接点３１５とオーミック接点３４３の間の電気的接続を通じてＢＪＴ３４０のベース３４２に電気的に接続される。これは、例えば、接点プラグ及び導電線（図６に示さず）を用いて行うことができる。
【００５３】
担体濃度に関して、上述のｐ+及びｎ+導電型領域及びエピタキシャル層は、過剰な製造欠陥を生じなければ、できるだけ高濃度にドープすることができる。ｐ型ＳｉＣ領域を生成するための適切なドーパントとしては、アルミニウム、ホウ素、又はガリウムが挙げられる。ｎ型ＳｉＣ領域を生成するための適切なドーパントとしては、窒素及びリンが挙げられる。
【００５４】
図４−図６に関して上述したパワーＳｉＣ  ＭＧＴ２００は、ＢＪＴ３４０、３７０のコレクター接点３４６に約３−１０ボルトの正バイアスを印加し、ＭＯＳＦＥＴ３１０のゲート電極３１２に印加し、一方でＢＪＴ３４０、３７０のエミッタ３４４、３７４を接地電位に保持することによってオンに入れることができる。図７に示すように、各々のＭＯＳＦＥＴ３１０のソース３１４に対してゲート電極３１２を正にバイアスすることにより、コレクター３００からＢＪＴ３４０、３７０のベース３４２への電子の流れのための経路が可能になり、それによってＢＪＴ３４０のエミッタ３４４とベース３４２との間及びＢＪＴ３７０のエミッタ３７４とベース３４２との間のｐ−ｎ接合が順方向バイアスされる。
【００５５】
ＭＧＴ２００は、各ＢＪＴ３４０、３７０の電源オンによる低ドープドリフト領域への少数担体の注入によって高電流密度を達成する。各ＢＪＴ３４０、３７０に印加される電流は、その対応するＭＯＳＦＥＴ３１０の飽和電流によって制限される。ＭＯＳＦＥＴ３１０により高い電圧を印加することにより、各ＭＯＳＦＥＴ３１０を通過してより高い飽和電流が流れることになる。このより高い飽和電流は、各々対応するＢＪＴ３４０、３７０内へのより高いベース電流及び従ってＭＧＴ２００のためのより高い飽和電流を供給する。
【００５６】
ゲート電極３１２の電位が接地に設定される時に、ＭＧＴ２００は、作動の順方向阻止モードに入る。これは、ＭＯＳＦＥＴ３１０を電源オフさせ、それによってＢＪＴ３４０、３７０内へのベース電流が約ゼロまで低下する。ＢＪＴ３４０、３７０の少数担体がそれらの特性寿命で減衰した後に、ＭＧＴ２００は、電流搬送を停止し、コレクター３００に印加される有意な電圧レベルをサポート（従って、阻止）することができる。
【００５７】
大きい電圧がＢＪＴのコレクター−ベースｐ−ｎ接合に印加されると、デバイスのｎ型ドリフト領域が消滅する。ＢＪＴのエミッタ−ベースｐ−ｎ接合に印加されるバイアスは、エミッタ−ベースｐ−ｎ接合に隣接するこの領域を同様に消滅させる。これらの２つの空乏領域の間の領域は、コレクターに印加された電圧を阻止する。各空乏領域のサイズは、とりわけ印加電圧の関数である。２つの空乏領域が十分に大きい場合、それらは、重なり合って単一の大きい空乏領域を生成することができる。これが発生すると、電流がコレクターからエミッタに漏れる可能性があり、この電流は、「リーチスルー」電流と呼ばれる。
【００５８】
図６に示すように、ＭＧＴ２００において、ＢＪＴ３７０は、より薄いベース領域３４２を有し、従って、アバランシェＢＪＴ３７０においては、ＢＪＴ３７０内のエミッタ−ベースｐ−ｎ接合は、標準ＢＪＴ３４０内のエミッタ−ベース及びコレクター−ベースｐ−ｎ接合よりも、コレクター−ベース接合に対してより接近している。すなわち、アバランシェ状態が発生すると、非破壊的漏れ電流経路がＢＪＴ３７０を通じて形成され、デバイスは、アバランシェイベントに耐えることができる。ＭＯＳＦＥＴのソースとドレーンの間に提供されるトンネルダイオード２２８（図４を参照されたい）は、ＭＧＴ２００のＭＯＳＦＥＴ２２０のためのアバランシェ電流経路を同様に形成する。
【００５９】
一部の実施形態では、アバランシェＢＪＴ３７０は、デバイスの「ユニットセル」のうちの一部にのみ含まれることが理解されるであろう。例えば、一部の実施形態では、ユニットセルの２５％未満がアバランシェＢＪＴ３７０を含み、代わりに、ＭＯＳＦＥＴ３１０及び標準ＢＪＴ３４０のみを含むことになる。例えば、一部の実施形態では、ユニットセルのうちの約５％から約１５％がアバランシェＢＪＴ３７０を含むことになる。
【００６０】
図６に示すパワーＳｉＣ  ＭＧＴ２００は、平面構造を有する。図８は、トレンチ構造を有する本発明の更に別の実施形態による１０ｋＶ／１０ＡパワーＳｉＣ  ＭＧＴ４００のユニットセルの概略断面図である。ユニットセルは、個々のＭＯＳＦＥＴ４１０、個々の標準ＢＪＴ４４０、及び個々のアバランシェＢＪＴ４７０を含む。図８に示すように、ＭＯＳＦＥＴ４１０、標準ＢＪＴ４４０、及びアバランシェＢＪＴ４４７の各々は、ｎ型導電性ＳｉＣの同じバルク単結晶ＳｉＣ基板４０２上に形成される。図８において、ユニットセルは、Ａ―Ａ線から右側に延びている。図８でのＡ―Ａ線の左側にある区域は、隣接ユニットセルの一部を含む。
【００６１】
図８の中央部分は、標準ＢＪＴ４４０の断面図を示している。図８に示すように、ｎ型導電性ＳｉＣの層をＳｉＣ基板４０２の上面上に形成することができ、ｎ-ドリフト領域４０４が形成される。基板４０２の担体濃度は、ｎ-ドリフト領域４０４の担体濃度よりも高い。ｐ型層が、ｎ-ドリフト領域４０４の上側領域に設けられる。ｐ型層は、エピタキシャル成長させることができ、かつｐ型導電性ＳｉＣ層を含むことができる。図８に示すように、ｐ型層の中央部分は、ＢＪＴ４４０のベース４４２を含む。ｎ+ＳｉＣ層が、ｐ型ベース４４２の中央部分の上側領域に形成される。このｎ+層は、ＢＪＴ４４０のエミッタ４４４を含む。ｎ+ＳｉＣ基板４０２は、ＢＪＴ４４０のコレクターとして作用する。オーミック接点が基板４０２の下面に形成され、コレクター接点４４６が作成される。オーミック接点がｎ+ＳｉＣエミッタ４４４上に形成され、ＢＪＴ４４０のためのエミッタ接点４４５を提供する。オーミック接点がｐ+ＳｉＣベース４４２上に形成され、ＢＪＴ４４０のためのベース接点４４３を提供する。
【００６２】
図８の右側は、アバランシェＢＪＴ４７０の断面図を示している。図８に示すように、標準ＢＪＴ４４０のベース層４４２は、アバランシェＢＪＴ４７０のベースとしても作用する。ｎ+ＳｉＣ層が、ｐ型ベース層４４２の右側部分の上側領域に形成される。このｎ+層は、ＢＪＴ４７０のエミッタ４７４を含む。ｎ+ＳｉＣ基板４０２は、ＢＪＴ４７０のコレクターとして作用する。アバランシェＢＪＴ４４０のエミッタ４７４は、標準ＢＪＴ４４０のエミッタ４４４よりもデバイス内に深く延びている。その結果、アバランシェＢＪＴ４７０のベース領域は、標準ＢＪＴ４４０のベース領域よりも薄く、ＭＪＴ４００に対するアバランシェ機能の提供が容易にされる。オーミック接点がｎ+ＳｉＣエミッタ４７４上に形成され、ＢＪＴ４７０のためのエミッタ接点４７５を提供する。エミッタ接点４４５、４７５は、図８での導電線４８０によって概略で示すように互いに電気的に接続される。
【００６３】
図８の左側は、パワーＳｉＣ  ＭＯＳＦＥＴ４１０の断面を示している。図８に示すように、ＭＯＳＦＥＴ４１０は、トレンチ構造を有する。図８に示すように、ｐ+ＳｉＣ領域４２０が、ｎ-ドリフト領域４０４の上側領域に設けられる。ｎ-ＳｉＣ領域４１４が、ｐ型領域４２０の上側領域に形成される。領域４１４は、ＭＯＳＦＥＴ４１０のソースを含む。ｐ+領域４２０の下方のｎ-ドリフト領域４０４の一部は、ＭＯＳＦＥＴ４１０のドレーン４１６を含む。ソース領域４１４とドレーン領域４１６の間に配置されたｐ+領域４２０の一部は、ＭＯＳＦＥＴ４１０のチャンネル４１８を含む。オーミック接点４１５を、ソース領域４１４上に設けることができる。ドレーン領域４１６は、基板４０２を通じてコレクター接点４４６に電気的に接続することができる。
【００６４】
ゲートトレンチが、ｐ+ＳｉＣ層４２０の左方に選択的に形成され、ｎ-ＳｉＣ層４０４を露出させ、かつその中に延びている。例えば、二酸化珪素のような酸化層とすることができる絶縁層４２２が、ゲートトレンチの側壁と底部に形成される。ゲート電極４１２は、絶縁層４２２の上でゲートトレンチ内に設けることができ、ＭＯＳＦＥＴ４１０が完成される。図８に略示すように、ＭＯＳＦＥＴ３１０のソース領域４１４は、オーミック接点４１５とオーミック接点４４３との間の電気接続を通じてＢＪＴ３４０のベース３４２に電気的に接続される。これは、例えば、接点プラグ及び導電線（図８に示さず）を用いて行うことができる。パワーＳｉＣ  ＭＧＴ４００は、図４−図６に関して上述したパワーＳｉＣ  ＭＧＴ２００と実質的に同じ方法で作動させることができる。
【００６５】
本発明の更に別の実施形態により、例えば、カスケード構成に配列された個別のパワーＳｉＣ  ＭＯＳＦＥＴによって駆動される個別のパワーＳｉＣ  ＢＪＴとして形成された超高パワーＳｉＣ  ＭＧＴを提供する。こうした実現形態は、ＢＪＴとＭＯＳＦＥＴの両方が同じ半導体チップ及び／又は基板内に製造され、上述のデバイス２００及びデバイス４００と比較して「混成」デバイスと呼ばれる。図９は、本発明の実施形態によるこうした混成高パワーＳｉＣ  ＭＧＴ５００を略示している。
【００６６】
図９に示すように、高パワーＳｉＣ  ＭＧＴ５００は、個別のＳｉＣ  ＢＪＴ５１０と個別のＳｉＣ  ＭＯＳＦＥＴ５２０とを含み、それらの各々は、別々の基板上に形成される。ＢＪＴ５１０のベース５１２は、ＢＪＴ５１０のエミッタ５１４によって取り囲まれる。ＢＪＴのコレクター５１６は、ＢＪＴ５１０の裏側に配置され、従って、図９に現れない。ＭＯＳＦＥＴ５２０は、ゲート電極５２２と、ソース領域５２４と、ドレーン領域５２６（これは、ＭＯＳＦＥＴ５２０の裏側に配置され、従って、図９に現れない）とを含む。ＭＯＳＦＥＴ５２０のソース５２４は、例えば、ワイヤ結合５４０によってＢＪＴ５１０のベース５１２に電気的に接続される。ドレーン５２６は、例えば、ワイヤ結合５４２によってＢＪＴ５１０のコレクター５１６に電気的に接続される。
【００６７】
図９は、単一のパワーＢＪＴ５１０のみを含むデバイスを示すが、図９のＭＧＴ５００は、ＢＪＴのユニットセルの少なくとも一部を標準ＢＪＴとアバランシェＢＪＴの両方を含むように形成することにより、アバランシェ機能を有するように変更することができることは認められるであろう。
【００６８】
図１０は、本発明の一部の実施形態による１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴに関する逆方向Ｉ−Ｖ特性（すなわち、１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴがその「オフ」状態にある時のＶCEの関数としてのコレクター電流密度）を温度の関数として示すグラフである。図１０に示すように、逆方向漏れ電流は、５，０００ボルト未満の印加順方向電圧では殆ど存在せず、約８，０００から９，０００ボルトの順方向電圧で有意に増大し始める。更に、デバイスの温度が上昇すると漏れ電流は減少する。これは、温度上昇に伴って増大する漏れ電流を示す１０ｋＶ／１０Ａ  ＳｉＣ  ＭＯＳＦＥＴとは対照的である。図１０は、１０ｋＶ／１０Ａ  ＳｉＣ  ＢＪＴに関する２５℃での逆方向Ｉ−Ｖ特性も示している。図１０から見られるように、１０ｋＶ／１０Ａ  ＳｉＣ  ＢＪＴと１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴとは、２５℃での類似した逆方向Ｉ−Ｖ特性を有する。
【００６９】
本発明のある一定の実施形態により、ドライバＳｉＣ  ＭＯＳＦＥＴトランジスタと比べた出力ＳｉＣ  ＢＪＴトランジスタの面積比は、約１０：１である。しかし、本発明の実施形態は、約７：１から約１３：１の面積比を有することができる。
【００７０】
一般的に、高パワーＳｉＣ  ＭＯＳＦＥＴは、比較的低いゲート電圧（例えば、約２−３ボルトから５ボルト）で作動される。こうしたより低いゲート電圧は、２つの理由で好ましい。第１に、より高いゲート電圧（例えば、１６ボルト）では、かなりの応力をＭＯＳＦＥＴのゲート絶縁層が受ける可能性があり、これは、時間と共にゲート絶縁層の劣化を引き起こす場合がある。そのような劣化は、最後にデバイス故障をもたらす可能性がある。第２に、高パワーＳｉＣ  ＭＯＳＦＥＴの相互コンダクタンスは、ゲート電圧の上昇に伴って低下する。上述のように、デバイスのスイッチング速度は、相互コンダクタンスの関数であるとすることができる。従って、デバイスのスイッチング速度を改善するために、より低いゲート電圧（例えば、約２−３ボルトから５ボルト）で高パワーＳｉＣ  ＭＯＳＦＥＴを作動させることができる。
【００７１】
本発明の実施形態によるＳｉＣ  ＭＧＴでは、デバイスの相互コンダクタンスは、ドライバＳｉＣ  ＭＯＳＦＥＴの相互コンダクタンスと出力ＳｉＣ  ＢＪＴの電流利得との積である。従って、本発明によるＭＧＴは、十分な相互コンダクタンスを提供しながら有意により高いゲート電圧で作動させることができる。更に、１０ｋＶ／１Ａ  ＳｉＣ  ＭＯＳＦＥＴ上のゲート電極は、１０ｋＶ／１０Ａ  ＳｉＣ  ＭＯＳＦＥＴ上のゲート電極よりも典型的により頑強であることになる。従って、本発明の実施形態によるＳｉＣ  ＭＧＴは、対応する超高パワーＳｉＣ  ＭＯＳＦＥＴよりも高いゲート電圧で一般的に作動させることができる。すなわち、本発明の実施形態によるＭＧＴは、例えば、約５ボルトから約１６ボルトの範囲の電圧で作動するように設計することができる。従って、本発明の実施形態によるＭＧＴは、それらが、例えば、約５ボルトよりも低いゲート電圧で作動することを要しないので（そのようなゲート電圧で作動するＳｉＣ  ＭＯＳＦＥＴの製造は困難な場合がある）、かつゲート電圧のより高い範囲でのそれらの作動を与えるより高い出力電圧をそれらがサポートすることになるので、製造が容易とすることができる。
【００７２】
パワーＳｉＣ  ＭＯＳＦＥＴの最大出力電流は、デバイスのゲート面積のサイズに比例する。従って、より高い出力電流を得るためには、ゲート面積のサイズを増大させることを一般的に必要とする。本発明の実施形態により、超高パワーＳｉＣ  ＭＧＴを提供する。これらのデバイスの出力電流は、ドライバＳｉＣ  ＭＯＳＦＥＴによって供給される入力電流とＳｉＣ  ＢＪＴの電流利得との関数である。この電流利得は、例えば、１０倍又はそれよりも大きいとすることができるので、ドライバＳｉＣ  ＭＯＳＦＥＴは、高い出力電流をサポートすることを殆ど必要とせず、かつ従ってドライバＳｉＣ  ＭＯＳＦＥＴのゲート面積は、同等の超高パワーＳｉＣ  ＭＯＳＦＥＴのゲート面積よりも有意に小さくすることができる。
【００７３】
特に、上述のように、本発明の一部の実施形態は、同等の１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴのゲート面積の例えば約十分の一程度のゲート面積を有する１０ｋＶ／１０ＡＳｉＣ  ＭＧＴを提供することができる。その結果、１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴと比較して製造収率を有意に高めることができる。更に、本発明の実施形態による１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴは、同等の１０ｋＶ／１０ＡパワーＳｉＣ  ＭＯＳＦＥＴの作動順方向電圧とほぼ同じか又はそれ未満である順方向電圧で作動させることができ、かつ従って少なくとも同等の性能を提供することができ、本発明の一部の実施形態による１０ｋＶ／１０Ａ  ＳｉＣ  ＭＧＴは、パワースイッチングデバイスのような高パワー高温度の用途に対して好ましいものとされる。本発明の実施形態による超高パワーＳｉＣ  ＭＧＴは、このＳｉＣ  ＭＧＴが、温度が上昇した時に低い漏れ電流を呈するように、とりわけ高温での優れた逆方向漏れ電流特性を示すこともできる。更に、本発明の実施形態によるＭＧＴのドライバＭＯＳＦＥＴは、比較的低いチャンネル移動度を有する場合があるが、デバイスの出力電流を供給することがこのＭＯＳＦＥＴでなくＢＪＴであるので、これらのより低いチャンネル移動度はデバイスの性能に悪影響を与えない。
【００７４】
本発明の実施形態による超高パワーＳｉＣ  ＭＧＴは、このＳｉＣ  ＭＧＴの相互コンダクタンス（すなわち、ゲート電圧の変化で除した出力電流の変化）が、ドライバＳｉＣ  ＭＯＳＦＥＴの相互コンダクタンスと出力ＳｉＣ  ＢＪＴの電流利得との積であるので、１０ｋＶ／１０Ａ  ＳｉＣ  ＭＯＳＦＥＴデバイスと比べて有意に高い相互コンダクタンスを示すこともできる。これは、例えば、先の図３に見ることができ、ＳｉＣ  ＭＧＴのゲート電圧の増加は、ＳｉＣ  ＭＯＳＦＥＴのゲート電圧の同じ増加に対して達成されるコレクター電流密度の増加と比較して、有意に大きいコレクター電流密度の増加を提供する。このより高い相互コンダクタンスの結果として、本発明の実施形態による超高パワーＳｉＣ  ＭＧＴのスイッチング速度は、同等の超高パワーＳｉＣ  ＭＯＳＦＥＴデバイスのスイッチング速度よりも大きいとすることができる。
【００７５】
以上の実施形態を特定の図に関して説明したが、本発明の一部の実施形態は、追加及び／又は挿入される層、構造、又は要素を含むことができ、及び／又は特定の層、構造、又は要素を除去することができることは理解されるものとする。より一般的には、本発明の以上の説明は、その制限と解釈すべきではない。本発明の少数の例示的な実施形態を説明したが、本発明の新規な教示及び利点から実質的に逸脱することなく、多くの変更がこの例示的実施形態に可能であることを当業者は容易に認めるであろう。従って、全てのそのような変更は、特許請求の範囲で定められる本発明の範囲に含まれると意図される。従って、上述したものは本発明の例示であり、開示した実施形態に制限されると解釈すべきではなく、かつ開示した実施形態、並びに他の実施形態への変更が特許請求の範囲に含まれると意図されることは理解されるものとする。本発明は、以下の特許請求の範囲によって定められ、特許請求の範囲の均等物は、そこに含まれるものとする。
【符号の説明】
【００７６】
１００  高パワーＳｉＣ  ＭＧＴ
１１０  ＳｉＣパワーＢＪＴ
１１２  ベース
１１４  エミッタ
１１６  コレクター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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