(57)【特許請求の範囲】
【請求項１】
電源オフ時に第１電源端子に発生する静電気放電を接地端子へ排出するシャント回路が半導体基板上に形成されて成り、
コレクタが前記第１電源端子に、エミッタが前記接地端子に接続された横型絶縁ゲート型バイポーラトランジスタと該横型絶縁ゲート型バイポーラトランジスタのゲートと前記接地端子との間に接続された抵抗と、前記横型絶縁ゲート型バイポーラトランジスタのゲートと前記第１電源端子との間に接続された調整用容量とを有するシャント回路と、
電源印加時に前記第１電源端子に発生する電源ノイズによって前記シャント回路が誤動作するのを防止する誤動作防止回路と
を備えた半導体集積回路であって、
前記誤動作防止回路は、
前記第１電源端子より低い電源電圧を供給する端子である第２電源端子と前記接地端子との間に設けられたフィルタ回路と、
前記フィルタ回路によって生成された定電圧を入力とし、前記シャント回路として用いている前記横型絶縁ゲート型バイポーラトランジスタのゲート電位を制御する第１NチャネルMOSトランジスタと、
電源オフ時に前記第１NチャネルMOSトランジスタの機能を止める第２NチャネルMOSトランジスタと
を有する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
チップの外縁部に高耐圧素子が、中心部に低耐圧素子が配置され、誤動作防止付きシャント回路は、前記誤動作防止回路がチップの中心部側に、前記シャント回路がチップの外縁部側に向けられてチップ上の端部に配置される
ことを特徴とする半導体集積回路。
【請求項３】
請求項１において、
チップの外縁部に高耐圧素子が、中心部に低耐圧素子が配置され、前記誤動作防止機能付きシャント回路は、前記シャント回路の抵抗部がシャント素子よりも端部に近く配置される
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記シャント回路の抵抗部がシャント素子である横型絶縁ゲート型バイポーラトランジスタのコレクタと並列に配置された第１の部分と、前記誤動作防止回路との間に配置された第２の部分とに分離されている
ことを特徴とする半導体集積回路。
【請求項５】
請求項１において、
前記誤動作防止付きシャント回路のシャント素子である横型絶縁ゲート型バイポーラトランジスタは前記第１電源端子に接続しているコレクタが前記接地端子に接続しているエミッタの外側に配置される
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びその保護回路に関し、特に高電圧電源により動作する回路部と低電圧電源により動作する回路部とを混載し、１チップ化された半導体集積回路における高電圧電源部にて発生した静電気等による正・負の過剰電圧から半導体装置を保護するための静電保護回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来、NチャネルMOSトランジスタを使用した静電保護回路として、NチャネルMOSトランジスタのゲートを、抵抗素子を介して電源線に接続するとともに、容量を介して電源線に接続するものがあった（例えば、特許文献１参照）。
【０００３】
また、従来、横型IGBTの構造として、隣接するコレクタ領域の間に、複数のエミッタ・ゲート領域を有する構造とすることで、素子面積を拡大することなく、電流容量を増大させようとするものがあった（例えば、特許文献２および３参照）。
【０００４】
さらに、従来、電源印加時の電源に発生するノイズによるシャント素子の誤動作を防止するための回路（以下、誤動作防止回路と称す）として、２電源電位を有するものがあった（例えば、特許文献４および５参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３０８２００号公報
【特許文献２】特許３５２２９８３号公報
【特許文献３】特開２００８−２７０３７７号公報
【特許文献４】特開２００５−０９３４９６号公報
【特許文献５】特開２００５−０９３４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来から、半導体集積回路には、静電放電（ＥＳＤ：Ｅlectro Ｓtatic Ｄischarge）による静電破壊から回路装置を保護するための静電保護回路が搭載されている。
【０００７】
図３は特許文献１にも記載されているNチャネルMOSトランジスタM3を使用した静電保護回路としてNチャネルMOSトランジスタM3のゲートを抵抗素子5dを介して電源線GNDに接続するとともに、容量7bを介して電源線VDDに接続するものである。これにより、定常状態では抵抗素子5dによりNチャネルMOSトランジスタM3のゲート電位はソース電位に維持されており、NチャネルMOSトランジスタM3はオフである。電源線VDDの電位がESD電荷により、急激に上昇するとNチャネルMOSトランジスタM3のドレイン‐ゲート間容量(7b+9e)とNチャネルMOSトランジスタM3のゲート‐ソース間容量9dで分圧された電圧がゲートに印加されNチャネルMOSトランジスタM3はオンとなって、電源線VDDからESD電荷を急速に放電する。
【０００８】
このように、電源線間に接続され、静電保護対象の内部回路と並列に設けられた、電源電位の急上昇を検知してゲートがオンし、電荷を逃す素子を以下、シャント（短絡）素子と称す。また、シャント素子から成る静電保護回路を以下、シャント回路と称す。
【０００９】
シャント素子を用いる方式とは異なる方式として、図4のように電源線間にダイオード12を設置し、ESD電荷をダイオードのアバランシェ電流で放電させる方式がある。
【００１０】
シャント素子を用いる方式とダイオードを用いる方式とで比較すると、シャント素子を用いる方式はゲート電位を制御することでESD電荷の放電能力を大幅に向上させることができるため、静電保護回路部のチップ面積はシャント素子を用いる方式の方が、ダイオードを用いる方式よりも縮小することが可能である。
【００１１】
シャント素子が設けられる電源線として高電圧電源(例えば100V, 200V等)の場合、シャント素子は高耐圧素子でなければならない。高耐圧素子として例えば、高集積化に有利な横型IGBTがあり、高電圧電源用シャント素子として横型IGBTが適用可能である。
【００１２】
特許文献２，３に開示されているように横型IGBTの構造として、隣接するコレクタ領域の間に、複数のエミッタ・ゲート領域を有する構造とすることで素子面積を拡大することなく、電流容量を増大させることが可能となる。高電圧電源用シャント素子として本構造の横型IGBTを用いることにより、十分なESD電荷の放電能力を持ちつつ、シャント素子面積を縮小することが可能である。
【００１３】
しかしながら、横型IGBTに限らず、シャント素子を高圧電源に設けた場合、高圧電源電位の急上昇に対してシャント素子のゲートがオンしやすいとESDに対しては電荷を逃がしやすいが、高圧電源端子に高圧電源が印加されている通常動作時（以下、電源印加時と称す）において、高圧電源にノイズが発生した際、シャント素子のゲートがオンし、高圧電源間がショートし、シャント素子が破壊するとともにシャント素子を含む半導体集積チップも破壊に至る。
【００１４】
一方で、このような電源印加時の高圧電源に発生するノイズによるシャント素子の誤動作を防止するため、高圧電源電位の急上昇に対してシャント素子のゲートがオンしにくいとESD電荷を十分に逃がすことができなくなり、静電保護回路として不十分である。
【００１５】
電源印加時の電源に発生するノイズによるシャント素子の誤動作を防止するための回路（以下、誤動作防止回路と称す）として、特許文献４，５において、2電源電位を有する半導体集積回路に関して開示されている。具体的には静電保護する回路に供給する第１の電源電位と、第２の電源電位とによりロジックを制御して、静電保護回路の動作を制御することで、電源がオフの時に静電保護回路が動作し、第２の電源がオンの時には静電保護回路は動作しない静電保護回路が開示されている。
【００１６】
しかしながら、例えばプラズマディスプレイ駆動用高耐圧ドライバICのように低耐圧素子(例えば電源電圧=3.3V,5V等)と高耐圧素子(例えば電源電圧=100V, 200V等)を1チップに集積した半導体集積回路においては、電源印加時の高電圧電源電位の変動・ノイズが大きい。このため、特許文献４，５において開示されている誤動作防止回路の動作を制御するロジックに給電している低圧電源に半導体集積回路を形成している配線間容量等により、高圧電源から低圧電源へノイズがまわりこみ、低圧電源の変動をもたらし、誤動作防止回路の動作を制御するロジックの誤動作が発生する。
【００１７】
以上説明したとおり、低耐圧素子と高耐圧素子を1チップに集積した半導体集積回路における高圧電源線に対する静電保護回路に関し、シャント素子のゲートオンを利用してESD電荷を放電する方式を用いることにより、静電保護回路のチップ面積を低減することが可能である。しかしながら、電源印加時に高圧電源変動・ノイズにより、シャント素子が誤動作し、シャント素子の破壊、さらには半導体集積回路の破壊が発生するおそれがある。
【００１８】
本発明の目的は高耐圧シャント素子を用いた高圧電源線に対する静電保護回路において、電源オフ時の高圧電源線に対するESD電荷に対して、十分な放電能力を持ちつつ、電源印加時に高圧電源変動・ノイズが発生しても誤動作しない静電保護回路をより小さいチップサイズで提供することにある。
【課題を解決するための手段】
【００１９】
本発明の代表的なものの一例を示せば以下の通りである。すなわち、本発明の半導体集積回路は、電源オフ時に第１電源端子に発生する静電気放電を接地端子へ排出するシャント回路が半導体基板上に形成されて成り、コレクタが前記第１電源端子に、エミッタが前記接地端子に接続された横型絶縁ゲート型バイポーラトランジスタと該横型絶縁ゲート型バイポーラトランジスタのゲートと前記接地端子との間に接続された抵抗と、前記横型絶縁ゲート型バイポーラトランジスタのゲートと前記第１電源端子との間に接続された調整用容量とを有するシャント回路と、電源印加時に前記第１電源端子に発生する電源ノイズによって前記シャント回路が誤動作するのを防止する誤動作防止回路とを備えた半導体集積回路であって、前記誤動作防止回路は、前記第１電源端子より低い電源電圧を供給する端子である第２電源端子と前記接地端子との間に設けられたフィルタ回路と、前記フィルタ回路によって生成された定電圧を入力とし、前記シャント回路として用いている前記横型絶縁ゲート型バイポーラトランジスタのゲート電位を制御する第１NチャネルMOSトランジスタと、電源オフ時に前記第１NチャネルMOSトランジスタの機能を止める第２NチャネルMOSトランジスタとを有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、静電保護回路において、シャント素子のゲートと高圧電源端子(VH)との間に接続された調整用容量により、電源オフ時のESD電荷に対して、十分な放電能力を得ることが可能になる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における半導体集積回路の構成を概略的に示すレイアウト図である。
【図２】本発明の実施の形態１における半導体集積回路の構成を示す回路図である。
【図３】シャント素子を用いた静電保護回路の従来例を示す回路図である。
【図４】静電保護回路としてダイオードを用いた従来例を示す回路図である。
【図５】本発明の実施の形態２における半導体集積回路の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
上記課題を解決する為に、本発明は高耐圧シャント素子として横型IGBTを用いた場合、電源オフ時に高圧電源端子(以下、VHと称す)に発生するESD電荷をGND端子(以下、GNDと称す)へ排出するシャント回路であって、コレクタがVHに、エミッタがGNDに接続された横型IGBTと横型IGBTのゲートとGNDとの間に接続された抵抗と、横型IGBTのゲートとVHとの間に接続された調整用容量とを有するシャント回路と、電源印加時にVHに発生する電源ノイズによってシャント回路が誤動作するのを防止する誤動作防止回路であって、VHより低い、低圧電源電圧（以下、VDDと称す）とGNDとの間に設けられたフィルタ回路と、フィルタ回路によって生成された定電圧を入力とし、シャント回路として用いている横型IGBTのゲート電位を制御するMOSトランジスタ（以下、M1        と称す）と、電源オフ時にM1の機能を止める(ESDが発生したときにM1をオフする) MOSトランジスタ（以下、M2と称す）とを有する誤動作防止回路を備えた誤動作防止機能付きシャント回路を特徴とするものである。
【００２３】
また、上記課題を解決する為に、前記、誤動作防止機能付きシャント回路を半導体集積回路チップ上に形成する際、誤動作防止回路部をチップの中心部側に、シャント回路部をチップの外縁部側に向けて、チップ上の端部に配置することを特徴とするものである。
【００２４】
更に、上記課題を解決する為に、シャント回路部の抵抗素子をシャント素子よりも端部に近く、かつ、誤動作防止回路部とシャント素子との間に配置することを特徴とするものである。
【００２５】
より具体的には、本発明の半導体集積回路は、電源オフ時に第１電源端子（VH）に発生する静電気放電を接地端子（GND）へ排出するシャント回路が半導体基板上に形成されて成る半導体集積回路であって、シャント回路と誤動作防止回路とを備えて構成される。
【００２６】
シャント回路は、コレクタが第１電源端子に、エミッタが接地端子に接続された横型絶縁ゲート型バイポーラトランジスタ（IGBT）と該横型絶縁ゲート型バイポーラトランジスタのゲートと接地端子との間に接続された抵抗と、横型絶縁ゲート型バイポーラトランジスタのゲートと第１電源端子との間に接続された調整用容量とを有して構成される。
【００２７】
誤動作防止回路は、電源印加時に第１電源端子に発生する電源ノイズによってシャント回路が誤動作するのを防止するものであって、以下の各要素を有して構成される。
【００２８】
すなわち、誤動作防止回路は、第１電源端子より低い電源電圧を供給する端子である第２電源端子（VDD）と接地端子との間に設けられたフィルタ回路と、フィルタ回路によって生成された定電圧を入力とし、シャント回路として用いている横型絶縁ゲート型バイポーラトランジスタのゲート電位を制御する第１NチャネルMOSトランジスタと、電源オフ時に第１NチャネルMOSトランジスタの機能を止める（ESD発生時に第１NチャネルMOSトランジスタをOFFする）第２NチャネルMOSトランジスタとを有する。
【００２９】
以上の構成において、チップの外縁部に高耐圧素子が、中心部に低耐圧素子が配置され、誤動作防止付きシャント回路は、誤動作防止回路がチップの中心部側に、シャント回路がチップの外縁部側に向けられてチップ上の端部に配置されるようにすれば好適である。
【００３０】
あるいは、チップの外縁部に高耐圧素子が、中心部に低耐圧素子が配置され、誤動作防止機能付きシャント回路は、シャント回路の抵抗部がシャント素子よりも端部に近く配置されるようにしても好適である。その場合、シャント回路の抵抗部がシャント素子である横型絶縁ゲート型バイポーラトランジスタのコレクタと並列に配置された第１の部分と、誤動作防止回路との間に配置された第２の部分とに分離されているようにすればなお好適である。
【００３１】
また、誤動作防止付きシャント回路のシャント素子である横型絶縁ゲート型バイポーラトランジスタは第１電源端子に接続しているコレクタが接地端子に接続しているエミッタの外側に配置されるようにすれば好適である。
【００３２】
以下、本発明の第１の実施の形態を添付図面に基づいて説明する。
【実施例１】
【００３３】
本発明の実施の形態１において、高耐圧シャント素子として横型IGBTを用いた場合について、以下説明する。図１は本発明の実施の形態１における半導体集積回路の構成を概略的に示すチップ端部のレイアウト図である。また、図２は図１に対応した本発明の実施の形態１における半導体集積回路の構成を示す回路図である。
【００３４】
図１において、チップ端部に誤動作防止機能付きシャント回路１を配置し、さらに高耐圧素子である横型IGBTをシャント素子4として用いるシャント回路部２をチップの外縁部側に向けて配置し、低耐圧素子であるMOSトランジスタM1,M2を用いる誤動作防止回路３をチップの中心部側に配置する。
【００３５】
このように配置することで低耐圧素子と高耐圧素子を1チップに集積した半導体集積回路において、特に高耐圧ドライバICにおいて、前述のとおり、図１のように高耐圧素子回路部HVはチップ端部、外縁に配置されるのに対して、低耐圧素子回路部LVはチップ端部及び内部に配置されるため、より小さいチップサイズで誤動作防止機能付きシャント回路１を実現することが可能になる。
【００３６】
以下、誤動作防止機能付きシャント回路１を構成するシャント回路部２、
誤動作防止回路部３、それぞれについて構成と動作を図１、図２を用いて説明する。
【００３７】
シャント回路部２は横型IGBTのコレクタ4aが高圧電源端子(VH、図１において非表示、図２参照)に、エミッタ4bがGND端子（図１において非表示、図２参照）に接続された横型IGBT4と横型IGBTのゲート4cとGNDとの間に接続された抵抗素子5a, 5bと、横型IGBTのゲート4cとVHとの間に接続された調整用容量7aから構成される。このとき調整用容量７aは例えば、配線6を用いてVHとゲート4c間に容易に配線間容量として形成することが可能である。
【００３８】
このシャント回路部２の動作は次の通りである。
【００３９】
電源オフ時にESDが印加された際、高圧電源電圧VHが急激に上昇し、図２で示した横型IGBTシャント素子4のゲート4cとGND間の寄生容量9a（容量値をC9aと記す）、ゲートとVH間の寄生容量9b（容量値をC9bと記す）、前述の配線間容量で形成した調整用容量７a(容量値をC7aと記す)を用いると、(C9b+C7a)とC9aとで分圧された電圧が横型IGBTシャント素子4のゲートに印加される。ここで、横型IGBTシャント素子4のゲート4cとGND間の電圧をV1、VHと横型IGBTシャント素子4のゲート4c間の電圧をV２とすると以下の関係が成り立つ。
【００４０】
V1：V2＝(C9b+C7a)：C9a
横型IGBTシャント素子４は隣接するコレクタ領域4aの間に、複数のエミッタ4b・ゲート4c領域を有する構造であることと、シャント回路部２の抵抗素子5a、5bがシャント素子４よりも端部に近く配置することにより、VH配線とゲート配線との重なりを減らすことができ、配線間寄生容量を低減させることで、容量C9bを低減させ、C9a>>C9bが成り立つ。
【００４１】
一方で、
「ESD印加時のシャント素子最大電圧（シャント素子４のコレクタ、エミッタ間電圧）」≒「シャント回路部２、及び高耐圧素子回路部HV  最小耐圧」
とすることにより、ESD印加時のシャント素子４の放電能力（シャント素子４のコレクタ、エミッタ間電流）を最適化できる為、シャント回路部２のチップサイズを縮小できる。
【００４２】
例えば、高耐圧素子の耐圧を200V とし、C9a=2pF、C9b=50fF、C7a=10fFとしたとき、ESD印加時において、横型IGBTシャント素子４のゲート、エミッタ間電圧Vgeは
V1+V2≒200VからVge=V1≒200V x (C9b+C7a)/(C9a+C9b+C7a)=5.8V
と高電圧が印加されることなく、ESD電荷の放電が可能である。
【００４３】
このように図１のレイアウト構成をとることで、VHとシャント素子４のゲート4cとの距離を離すことができるため、寄生容量C9bを小さくすることができ、調整用容量C7aの効きを良くすることが可能となり、より小さいチップサイズでシャント回路部２を実現することが可能になる。
【００４４】
誤動作防止回路部３の構成は次の通りである。
【００４５】
低電圧電源VDDとGNDとの間に設けられた図１、図２における抵抗素子5cと容量素子8により構成されたローパスフィルタ回路を持つ。このローパスフィルタ回路は、電源印加時に発生する高圧電源VH変動・ノイズがチップ内の配線間容量などの寄生容量9cを介して、まわりこむことによるVDD変動を防ぐ。このフィルタされた定電圧をMOSトランジスタのゲート入力とし、シャント素子、横型IGBT4のゲート電位4cを制御するNチャネルMOSトランジスタM1とM1の動作をフィードバックするNチャネルMOSトランジスタM2から構成される。
【００４６】
この誤動作防止回路部３の動作は次の通りである。
【００４７】
まず、電源印加時はVDDが印加されている為、NチャネルMOSトランジスタM1はオンとなっている。この状態で高圧電源VHが変動しても、横型IGBTシャント素子４のゲート4cとVH間の容量成分により、シャント素子4のゲート4cに流れてきた電荷はこのNチャネルMOSトランジスタM1を介してGNDに引き抜かれるため、横型IGBTシャント素子４のゲート4cはオンしない。つまりシャント回路の誤動作を防止することが可能である。
【００４８】
次に電源オフ時におけるESDが印加された際の動作を述べる。
【００４９】
ESD印加時は横型IGBTシャント素子4のゲート4c電圧の上昇を許可し、ESD電荷を放電させる必要がある。本誤動作防止回路は図２のとおり、横型IGBTシャント素子4のゲート4cにNチャネルMOSトランジスタM1を接続しており、ESD印加時はゲート4cの電圧下降防止のため、このNチャネルMOSトランジスタM1のゲートをオフし続けなければならない。
【００５０】
このため、NチャネルMOSトランジスタM2を追加してある。これにより、ESD印加時はVDDがフローティングとなっているため、ESDが印加されると本誤動作防止回路部３がないシャント回路部２のみの動作と同様にシャント素子４のゲート4cとVH間の容量成分により、シャント素子４のゲート4cの電圧が上昇し、シャント素子４のゲート4cがオンし、ESD電荷を逃すことができる。また、シャント素子４のゲート4cの電圧が上昇するとNチャネルMOSトランジスタM2のゲートがオンする。これによりNチャネルMOSトランジスタM1のゲートを確実にオフすることができ、シャント素子４のゲート4c の電圧下降を防止することができる。
【００５１】
以上のシャント回路部２と誤動作防止回路部３から構成される誤動作防止機能付きシャント回路１により、横型IGBTをシャント素子として用いた高圧電源線に対する静電保護回路において、電源オフ時の高圧電源線に対するESD電荷に対して、十分な放電能力を持ちつつ、電源印加時に高圧電源変動・ノイズが発生しても誤動作しない静電保護回路を、より小さいチップサイズで実現することが可能である。
【００５２】
また、図１に示すようにGNDに接続された抵抗素子5bとして拡散抵抗を用いた場合、誤動作防止回路部３のNチャネルMOSトランジスタM1、M2とシャント回路部２の高圧素子との間に配置される為、高圧電源部分と低圧電源部分とを分割することとなり、シャント素子４のゲート4cを制御するNチャネルMOSトランジスタM1、M2への高圧電源変動・ノイズの影響を抑えることが可能である。
【実施例２】
【００５３】
以上ではシャント素子４として横型IGBTを用いた場合について述べたが、他の高耐圧素子を用いた場合も同様に誤動作防止機能付きシャント回路を構成することができる。
【００５４】
図５はシャント素子４としてLDMOSを用いた本発明の第２の実施の形態を示す回路図である。第１の実施の形態と同様に電源オフ時の高圧電源線に対するESD電荷に対して、十分な放電能力を持ちつつ、電源印加時に高圧電源変動・ノイズが発生しても誤動作しない静電保護回路を提供し、より小さいチップサイズで実現することが可能である。
【００５５】
以上、本発明の上記各実施例によれば、静電保護回路において、シャント素子のゲートと高圧電源端子(VH)との間に接続された調整用容量により、電源オフ時のESD電荷に対して、十分な放電能力を得ることが可能になる。
【００５６】
同時に本発明の誤動作防止回路において、低圧電源電圧(VDD)とGND間にフィルタ回路と、フィルタ回路によって生成された定電圧を入力してシャント素子のゲート電位を制御するMOSトランジスタM1により、電源印加時のシャント回路の誤動作を防ぐことが可能になる。
【００５７】
また、低耐圧素子と高耐圧素子を1チップに集積した半導体集積回路において、特に高耐圧ドライバICにおいて、高耐圧素子はチップ外部との入出力部として用いられるため、チップ端部、外縁に配置されるのに対し、低耐圧素子はチップ外部との入出力部および高耐圧素子部から構成されている入出力信号の制御部、処理部として用いられるためチップ端部及び内部に配置される。よって、本発明の静電保護回路は誤動作防止回路部をチップの中心部側に、シャント回路部をチップの外縁部側に向けて、チップ上の端部に配置することにより、より小さいチップサイズで実現することが可能になる。
【００５８】
更に、シャント回路部の抵抗素子をシャント素子よりも端部に近く配置することで、後述するように、シャント素子のゲートと高圧電源端子(VH)との間に接続する調整用容量を低減することができ、チップサイズの縮小が可能になる。
【００５９】
また、シャント回路部の抵抗素子はGNDに接続されているため、シャント回路部の抵抗素子を誤動作防止回路部とシャント素子との間に配置することで、高圧電源部分と低圧電源部分とを分割することとなり、シャント素子のゲートを制御するMOSトランジスタM1、M2への高圧電源変動・ノイズの影響を抑えることが可能になる。
【符号の説明】
【００６０】
1        誤動作防止機能付きシャント回路、
2        シャント回路部、
3        誤動作防止回路部、
4        シャント素子、
4a       横型IGBT コレクタ部、
4b       横型IGBT エミッタ部、
4c       横型IGBT ゲート部、
4d       LDMOS ドレイン部、
4e       LDMOS ソース部、
4f       LDMOS ゲート部、
5a〜5d   抵抗素子、
6        配線、
7a, 7b   調整用容量、
8        容量素子、
9a〜9e   寄生容量、
10       入出力端子、
11       入出力端子保護ダイオード、
12       電源間ダイオード、
HV       高耐圧素子回路部、
LV       低耐圧素子回路部、
M1〜M3   NチャネルMOSトランジスタ、
VH       高圧電源端子、
VDD      低圧電源端子、
GND      GND端子。
【図１】
0005455565.tif 000002
【図２】
0005455565.tif 000003
【図３】
0005455565.tif 000004
【図４】
0005455565.tif 000005
【図５】
0005455565.tif 000006