(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
前記第１導電型半導体基板中に形成されるゲート誘電層と、
前記ゲート誘電層上に形成されるフローディングゲートと、
前記第１導電型半導体基板中に形成される第２導電型ウェルと、
前記第２導電型ウェル中に形成される第１導電型ウェルと、
前記第１導電型半導体基板中の前記フローティングゲートの二側にそれぞれ形成される第２導電型ソース拡散層及び第２導電型ドレイン拡散層であり、前記第２導電型ソース拡散層、前記第２導電型ドレイン拡散層及び前記フローティングゲートは、第２導電型トランジスタを構成するよう形成され、前記第２導電型トランジスタが第２導電型ウェル外側に構成される第２導電型ソース拡散層及び第２導電型ドレイン拡散層と、
前記第１導電型ウェル中に形成される第２導電型制御ゲート拡散層と、
を含み、
前記第２導電型ソース拡散層上に配置されるソースコンタクト層と、
前記第２導電型ドレイン拡散層上に配置されるドレインコンタクト層と、
前記第２導電型制御ゲート拡散層上に配置される制御ゲートコンタクト層と、
前記第２導電型ウェル上に配置される少なくとも１つの第２ウェルコンタクト層と、
前記第１導電型ウェル上に配置される第１ウェルコンタクト層と、
前記第１導電型半導体基板上に配置される基板コンタクト層と、
を更に含む半導体デバイスであって、
前記半導体デバイスのチャージされた状態を読み取る時、スイープバイアスを前記制御ゲートコンタクト層に印加し、前記ソースコンタクト層及び前記基板コンタクト層を接地し、正バイアスを前記ドレインコンタクト層に印加し、負バイアスを前記第１ウェルコンタクト層に印加し、正バイアスを前記第２ウェルコンタクト層に印加するか、前記第２ウェルコンタクト層を接地し、
前記半導体デバイスをプログラミングする時、第１バイアスを前記制御ゲートコンタクト層に印加し、前記ソースコンタクト層、前記ドレインコンタクト層及び前記基板コンタクト層を接地し、第２バイアスを前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層に印加するか、前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層を接地し、前記第１バイアスは、グランドより大きく、前記第２バイアスは、前記グランドより大きいか、前記グランドに等しく、且つ前記第１バイアスより小さいものであり、
前記半導体デバイスを消去する時、負バイアスを前記制御ゲートコンタクト層及び前記第１ウェルコンタクト層に印加し、正バイアスを前記ソースコンタクト層及び前記ドレインコンタクト層に印加し、前記第２ウェルコンタクト層及び前記基板コンタクト層を接地する
ことを含む半導体デバイスの動作方法。
【請求項２】
前記第２ウェルコンタクト層は、前記第２導電型トランジスタ及び前記第１導電型ウェルの間に構成される請求項１に記載の半導体デバイスの動作方法。
【請求項３】
前記フローティングゲート及び前記第２導電型制御ゲート拡散層の重なり合う領域は、前記フローティングゲート及び前記ソースコンタクト層と、前記ドレインコンタクト層の間の前記第１導電型半導体基板の表面上の前記第２導電型トランジスタのチャネル領域との重なり合う領域より大きい請求項１に記載の半導体デバイスの動作方法。
【請求項４】
第１導電型半導体基板と、
前記第１導電型半導体基板上に形成されるゲート誘電層と、
前記ゲート誘電層上に形成されるフローディングゲートと、
前記第１導電型半導体基板中に形成される第２導電型ウェルと、
前記第２導電型ウェル中に形成される第１導電型ウェルと、
前記第１導電型半導体基板中、前記第２導電型ウェル外側に形成される第２導電型相補コンデンサゲート拡散層と、
前記第１導電型半導体基板中の前記フローティングゲートの二側にそれぞれ形成される第２導電型ソース拡散層及び第２導電型ドレイン拡散層であり、前記第２導電型ソース拡散層、前記第２導電型ドレイン拡散層及び前記フローティングゲートは、第２導電型トランジスタを構成するよう形成され、前記第２導電型トランジスタが第２導電型ウェル及び前記第２導電型相補コンデンサゲート拡散層の間に構成される第２導電型ソース拡散層及び第２導電型ドレイン拡散層と、
前記第１導電型ウェル中に形成される第２導電型制御ゲート拡散層と、
を含み、
前記第２導電型ソース拡散層上に配置されるソースコンタクト層と、
前記第２導電型ドレイン拡散層上に配置されるドレインコンタクト層と、
前記第２導電型制御ゲート拡散層上に配置される制御ゲートコンタクト層と、
前記第２導電型ウェル上に配置される少なくとも１つの第２ウェルコンタクト層と、
前記第１導電型ウェル上に配置される第１ウェルコンタクト層と、
前記第１導電型半導体基板上に配置される基板コンタクト層と、
前記第２導電型相補コンデンサゲート拡散層上に配置される相補コンデンサゲートコンタクト層と、
を更に含む半導体デバイスであって、
前記半導体デバイスのチャージされた状態を読み取る時、スイープバイアスを前記制御ゲートコンタクト層に印加し、正バイアスを前記ドレインコンタクト層に印加し、前記ソースコンタクト層、前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層、前記相補コンデンサゲートコンタクト層及び前記基板コンタクト層を接地し、
前記半導体デバイスをプログラミングする時、第１バイアスを前記制御ゲートコンタクト層に印加し、第２バイアスを前記ソースコンタクト層、前記ドレインコンタクト層、前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層に印加し、前記相補コンデンサゲートコンタクト層及び前記基板コンタクト層を接地し、前記第１バイアスは、グランドより大きく、前記第２バイアスは、前記グランドより大きいか、前記グランドに等しく、且つ前記第１バイアスより小さいものであり、
前記半導体デバイスを消去する時、負バイアスを前記制御ゲートコンタクト層及び前記第１ウェルコンタクト層に印加し、前記ソースコンタクト層及び前記ドレインコンタクト層、前記第２ウェルコンタクト層及び前記基板コンタクト層を接地し、正バイアスを前記相補コンデンサゲートコンタクト層に印加する
ことを含む半導体デバイスの動作方法。
【請求項５】
第１導電型半導体基板と、
前記第１導電型半導体基板上に形成されるゲート誘電層と、
前記ゲート誘電層上に形成されるフローディングゲートと、
前記第１導電型半導体基板中に形成される第２導電型ウェルと、
前記第２導電型ウェル中に形成される第１導電型ウェルと、
前記第１導電型半導体基板中に形成される第２導電型相補コンデンサゲート拡散層と、
前記第１導電型基板中且つ前記第２導電型ウェルの外部に形成される第２導電型制御ゲート拡散層と、
前記第１導電型半導体基板中の前記フローティングゲートの二側にそれぞれ形成される第２導電型ソース拡散層及び第２導電型ドレイン拡散層であり、前記第２導電型ソース拡散層、前記第２導電型ドレイン拡散層及び前記フローティングゲートは、第２導電型トランジスタを構成するよう形成され、前記第２導電型トランジスタが第２導電型ウェル及び前記第２導電型制御ゲート拡散層の間に構成される第２導電型ソース拡散層及び第２導電型ドレイン拡散層と、
を含む半導体デバイス。
【請求項６】
前記第２導電型ソース拡散層上に配置されるソースコンタクト層と、
前記第２導電型ドレイン拡散層上に配置されるドレインコンタクト層と、
前記第２導電型制御ゲート拡散層上に配置される制御ゲートコンタクト層と、
前記第２導電型ウェル上に配置される少なくとも１つの第２ウェルコンタクト層と、
前記第１導電型ウェル上に配置される第１ウェルコンタクト層と、
前記第１導電型半導体基板上に配置される基板コンタクト層と、
前記第２導電型相補コンデンサゲート拡散層上に配置される相補コンデンサゲートコンタクト層と、
を更に含む請求項５に記載の半導体デバイス。
【請求項７】
前記半導体デバイスのチャージされた状態を読み取る時、スイープバイアスを前記制御ゲートコンタクト層に印加し、正バイアスを前記ドレインコンタクト層に印加し、前記ソースコンタクト層、前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層、前記基板コンタクト層及び前記相補コンデンサゲートコンタクト層を接地し、
前記半導体デバイスをプログラミングする時、正バイアスを前記制御ゲートコンタクト層に印加し、負バイアスを前記第１ウェルコンタクト層及び前記相補コンデンサゲートコンタクト層に印加し、前記ソースコンタクト層、前記ドレインコンタクト層、前記第２ウェルコンタクト層及び前記基板コンタクト層を接地し、
前記半導体デバイスを消去する時、第１バイアスを前記相補コンデンサゲートコンタクト層に印加し、第２バイアスを前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層に印加し、前記制御ゲートコンタクト層、前記ソースコンタクト層、前記ドレインコンタクト層及び前記基板コンタクト層を接地し、前記第１バイアスは、グランドより大きく、前記第２バイアスは、前記グランドより大きいか、前記グランドに等しく、且つ前記第１バイアスより小さいものである
ことを含む請求項６に記載の半導体デバイスの動作方法。
【請求項８】
複数の前記半導体デバイスの各半導体デバイスの前記ソースコンタクト層及び前記ドレインコンタクト層は、それぞれ、第１端子及び第２端子に電気的に接続される複数の請求項１に記載の半導体デバイスを含む並列チェーン回路。
【請求項９】
複数の前記並列チェーン回路が直列に接続される複数の請求項８に記載の並列チェーン回路を含む直列接続された並列チェーン回路。
【請求項１０】
複数の前記半導体デバイスの各半導体デバイスの前記ソースコンタクト層及び前記ドレインコンタクト層は、それぞれ、第１端子及び第２端子に電気的に接続される複数の請求項４に記載の半導体デバイスを含む並列チェーン回路。
【請求項１１】
複数の前記並列チェーン回路が相互に直列に接続される複数の請求項１０に記載の並列チェーン回路を含む直列接続された並列チェーン回路。
【請求項１２】
複数の前記半導体デバイスの各半導体デバイスの前記ソースコンタクト層及び前記ドレインコンタクト層は、それぞれ、第１端子及び第２端子に電気的に接続される複数の請求項６に記載の半導体デバイスを含む並列チェーン回路。
【請求項１３】
複数の前記並列チェーン回路が相互に直列に接続される複数の請求項１２に記載の並列チェーン回路を含む直列接続された並列チェーン回路。
【請求項１４】
相互に直列に接続された複数の請求項１に記載の半導体を含む直列チェーン回路であり、前記直列チェーン回路中の前記半導体デバイスの第１半導体デバイスのドレインコンタクト層は、第１端子に電気的に接続され、前記直列チェーン回路中の前記半導体デバイスの最後のソースコンタクト層は、第２端子に電気的に接続される直列チェーン回路。
【請求項１５】
複数の前記直列チェーン回路が並列に接続される複数の請求項１４に記載の直列チェーン回路を含む並列接続された直列チェーン回路。
【請求項１６】
複数の前記半導体デバイスが直列に接続された複数の請求項４に記載の半導体を含む直列チェーン回路であり、前記直列チェーン回路中の前記半導体デバイスの第１半導体デバイスのドレインコンタクト層は、第１端子に電気的に接続され、前記直列チェーン回路中の前記半導体デバイスの最後のソースコンタクト層は、第２端子に電気的に接続される直列チェーン回路。
【請求項１７】
複数の前記直列チェーン回路が相互に並列に接続される複数の請求項１６に記載の直列チェーン回路を含む並列接続された直列チェーン回路。
【請求項１８】
複数の前記半導体デバイスが直列に接続された複数の請求項６に記載の半導体を含む直列チェーン回路であり、前記直列チェーン回路中の前記半導体デバイスの第１半導体デバイスのドレインコンタクト層は、第１端子に電気的に接続され、前記直列チェーン回路中の前記半導体デバイスの最後のソースコンタクト層は、第２端子に電気的に接続される直列チェーン回路。
【請求項１９】
複数の前記直列チェーン回路が並列に接続される複数の請求項１８に記載の直列チェーン回路を含む並列接続された直列チェーン回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、及びその動作方法とアプリケーション回路に関し、特に、バッテリレス電子タイマに適用される半導体デバイス、及びその動作方法とアプリケーション回路に関する。
【背景技術】
【０００２】
日本特許JP3959340（特許文献１）において、有効期限を制御するための回路を含むソリッドステートエージングデバイス（solid-state aging device = SSAD）は、バッテリレス電子タイマ（battery-less electronic timer = IBLET）の集積回路として提案されている。有効期限を制御するという基本的なアイデアは、異常なチャージロスに起因するタイミングにおけるエラーを抑えることであり、図１Ａ〜図１Ｄに示すとおりである。図１Ａ〜図１Ｄ中の３つのタイムセル１０２，１０４，１０６は、上記概念の例証に用いられる。３つのタイムセル１０２，１０４，１０６の寿命、ここでは、端子Ｔ１及び端子Ｔ２の間を流れる電流の各寿命は、それぞれショート、ミドル、ロングとなっている。更に、これら３つのタイムセル１０２，１０４，１０６は、２つの端子（端子Ｔ１及び端子Ｔ２）の間で並列に接続される。これらタイムセルを通過する電流は、タイムセルの寿命の順に消失する。
【０００３】
初期状態において、図１Ａに示されるように、電流は、端子間の全てのタイムセルを流れる。３つのタイムセルの中で最も短い寿命を有するタイムセル１０２が時間に伴って徐々に最初に有効期限切れとなり、最も短い寿命を有するタイムセル１０２を通過する電流が消失し、電流は、残りのミドルの寿命を有するタイムセル１０４及びロングの寿命を有するタイムセル１０６を流れ、図１Ｂに示すとおりである。更なる時間の経過に伴い、タイムセルは、順に有効期限切れとなり、段階的に、電流は、最も長い寿命を有するタイムセル１０６のみを流れる（図１Ｃ参照）。最も長い寿命を有するタイムセル１０６の寿命が有効期限切れになる時、端子Ｔ１及び端子Ｔ２を通過する電流が消失し、それは、端子Ｔ１及び端子Ｔ２の間の接続が切れることを意味する。従って、端子Ｔ１及び端子Ｔ２の間の電気的に接続の状態は、端子Ｔ１及び端子Ｔ２間に並列に接続されたタイムセルのうち最も長い寿命を有するタイムセル１０６により決定される。
【０００４】
タイムセルの主な信頼性の問題は、異常なチャージロスによるものであり、それは、タイムセルの寿命の劣化を生じ、並列接続されたタイムセルの数が十分に大きい限り、結果として生じる寿命は、異常なチャージロスを有さないタイムセルにより決定されると考えられる。従って、大量のタイムセルが並列に接続される時、寿命は制御可能である。
【０００５】
従来技術において、基本的に２つタイプのタイムセル構造及びその製造方法がある。タイムセルの1つのタイプは、単一ポリシリコンタイムセルであり、それは、図２及び図３に示すように、ＣＭＯＳ製造ラインに沿って製造される（US Patent No. 7,652,317（特許文献２）, US Patent Application Publication US2008/0079057（特許文献３））。このタイプのタイムセルの等価回路モデルは、図４に示される。図４に示すように、ゲート容量Ｃｇ（フローティングゲートＦＧと、Ｎ型ソースＮＳ、Ｎ型ドレインＮＤ及びＰ型基板ＰＳＵＢから構成されるシリコン表面との間の等価容量）は、制御容量Ｃｃ（フローティングゲートＦＧと、Ｎ型制御ゲートＮＣＧとの間の等価容量）より小さい。タイムセルのもう１つのタイプは、二重ポリシリコンタイムセルであり、それは、通常、不揮発性メモリセルの製造ラインに沿って製造されることができる（US Patent Application Publication US2009/0218613（特許文献４））。二重ポリシリコンタイムセルの等価回路モデルは、図５に示される。
【０００６】
単一ポリシリコンタイムセル構造において、Ｐ型基板ＰＳＵＢの表面上のＮ型制御ゲートＮＣＧ、Ｎ型ソースＮＳ及びＮ型ドレインは、拡散層として製造される。シャロートレンチアイソレーション（ＳＴＩ）２０２又はＬＯＣＯＳ（local oxidation of silicon）３０２が配置され、Ｎ型制御ゲートＮＣＧをＮ型ソースＮＳ及びＮ型ドレインＮＤから電気分離する。典型的なシャロートレンチアイソレーション構造の製造は、Ｎ型制御ゲートＮＣＧ及び他の拡散層（Ｎ型ソースＮＳ及びＮ型ドレインＮＤ）の間の基板中にシャロートレンチをエッチングし、続いて、アイソレーション材料、例えば、二酸化珪素又は他の誘電材料をシャロートレンチに充填することにより達成されることができる。典型的ＬＯＣＯＳ構造の製造は、マスク、例えば、窒化珪素（Si3N4）をブランクシリコンウエハ上に堆積し、続いて、フォトリソグラフィでマスクをパターン化し、二酸化珪素（SiO2）層を露出されたシリコン表面（エッチング技術で露出される）上に形成することにより達成されることができる。この二酸化珪素層は、Ｎ型制御層を他の拡散層（Ｎ型ソースＮＳ及びＮ型ドレインＮＳ）から電気分離するために用いられることができる。
【０００７】
上記したタイムセルの異常なチャージロスの主な問題は、タイムセルに採用される絶縁層に配置されるトラップによるものである。このトラップは、時々アクティブになり、絶縁層を介して電子の漏出を増加させ、それによってタイムセルの異常なチャージロスを引き起こす（H. Watanabe, et al., IEEE Trans. Elec. Dev. Vol. 58, issue 3, pp. 792-797.（非特許文献１））。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本国特許第３９５９３４０号明細書
【特許文献２】米国特許第７６５２３１７号明細書
【特許文献３】米国特許出願公開第２００８/００７９０５７号明細書
【特許文献４】米国特許出願公開第２００９/０２１８６１３号明細書
【非特許文献】
【０００９】
【非特許文献１】H. Watanabe, et al., IEEE Trans. Elec. Dev. Vol. 58, issue 3, pp. 792-797.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、半導体デバイス、及びその動作方法及びアプリケーション回路を提供し、半導体デバイスを使用するバッテリレス電子タイマの精度を向上させることである。
【課題を解決するための手段】
【００１１】
本発明の好適実施例は、第１導電型半導体基板と、ゲート誘電層と、フローティングゲートと、第１導電型ウェルと、第２導電型ウェルと、第２導電型ソース拡散層と、第２導電型ドレイン拡散層と、第２導体型制御ゲート拡散層と、を含む半導体デバイスを提供する。ゲート誘電層は、第１導電型半導体基板上に形成される。フローティングゲートは、ゲート誘電層上に形成される。第２導電型ウェルは、第１導電型半導体基板中に形成される。第１導電型ウェルは、第２導電型ウェル中に形成される。第２導電型ソース拡散層及び第２導電型ドレイン拡散層は、第１導電型半導体基板中のフローティングゲートの二側にそれぞれ形成される。第２導電型ソース拡散層、第２導電型ドレイン拡散層及びフローティングゲートは、第２導電型トランジスタを構成するよう形成され、第２導電型トランジスタは、第２導電型ウェルの外側に構成される。更に、第２導電型制御ゲート拡散層は、第１導電型ウェル中に形成される。
【００１２】
本発明の好適実施例に基づき、前記半導体デバイスは、ソースコンタクト層と、ドレインコンタクト層と、制御ゲートコンタクト層と、少なくとも１つの第２ウェルコンタクト層と、第１ウェルコンタクト層と、基板コンタクト層と、を更に含む。ソースコンタクト層は、第２導電型ソース拡散層上に配置される。ドレインコンタクト層は、第２導電型拡散層上に配置される。制御ゲートコンタクト層は、第２導電型ゲート拡散コンタクト層上に配置される。第２ウェルコンタクト層は、第２導電型ウェル上に配置される。第１ウェルコンタクト層は、第１導電型ウェル上に配置される。基板コンタクト層は、第１導電型半導体基板上に配置される。
【００１３】
本発明の好適実施例に基づき、第２ウェルコンタクト層は、第２導電型トランジスタ及び第１導電型ウェルの間に構成される。
【００１４】
本発明の好適実施例に基づき、フローティングゲート及び第２導電型制御ゲート拡散層の重なり合う領域は、フローティングゲートと、ソースコンタクト層及びドレインコンタクト層の間の第１導電型半導体基板の表面上の第２導電型トランジスタのチャネル領域との重なり合う領域より大きい。
【００１５】
本発明は、半導体デバイスの動作方法を提供する。半導体デバイスのチャージ状態を読み取る為、スイープバイアスを制御ゲートコンタクト層上に印加し、ソースコンタクト層及び基板コンタクト層を接地し、ドレインコンタクト層に正バイアスを印加し、第１ウェルコンタクト層に負バイアスを印加し、第２ウェルコンタクト層に正バイアスを印加するか、第２ウェルコンタクト層を接地する。第１バイアスは、グランドより大きく、第２バイアスがグランドより大きいか、グランドに等しく、且つ第１バイアスより小さい。半導体を消去する為、負バイアスが制御ゲートコンタクト層及び第１ウェルコンタクト層に印加され、正バイアスが第２コンタクト層及びドレインコンタクト層に印加され、第２ウェルコンタクト層及び基板コンタクト層が接地される。
【００１６】
本発明は、また、第１導電型半導体基板と、ゲート誘電層と、フローティングゲートと、第２導電型ウェルと、第１導電型ウェルと、第２導電型ソース拡散層と、第２導電型ドレイン拡散層と、第２導電型制御ゲート拡散層と、を含む半導体デバイスを提供する。ゲート誘電層は、第１導電型半導体基板上に形成される。フローティングゲートは、ゲート誘電層上に形成される。第２導電型ウェルは、第１導電型半導体基板中に形成される。第２導電型ウェルは、第１導電型半導体基板中に形成される。第１導電型ウェルは、第２導電型ウェル中に形成される。第２導電型相補コンデンサゲート拡散層は、第１導電型半導体基板中、第２導電型ウェル外部に形成される。第２導電型ソース拡散層及び第２導電型ドレイン拡散層は、第１導電型半導体基板中のフローティングゲートの二側にそれぞれ形成される。第２導電型ソース拡散層、第２導電型ドレイン拡散層、及びフローティングゲートは、第２導電型トランジスタを構成するよう形成され、第２導電型トランジスタは、第２導電型ウェル及び第２導電型相補コンデンサゲート拡散層の間に構成される。更に、第２導電型制御ゲート拡散層は、第１導電型ウェル中に形成される。
【００１７】
本発明の好適実施例に基づき、前記半導体デバイスは、第２導電型相補コンデンサゲート拡散層上に配置される相補コンデンサゲートコンタクト層を更に含む。
【００１８】
本発明は、半導体デバイスの動作方法を提供する。半導体デバイスのチャージされた状態を読み取る為、スイープバイアスが制御ゲートに印加され、正バイアスがドレインコンタクト層に印加され、ソースコンタクト層、第１ウェルコンタクト層、第２ウェルコンタクト層、相補コンデンサゲートコンタクト層及び基板コンタクト層は、接地される。半導体デバイスをプログラムする為、第１バイアスが制御ゲートコンタクト層に印加され、第２バイアスがソースコンタクト層、ドレインコンタクト層、第１ウェルコンタクト層及び第２ウェルコンタクト層に印加され、相補コンデンサゲートコンタクト層及び基板コンタクト層は、接地される。また、第１バイアスは、グランドより大きく、第２バイアスは、グランドより大きく且つ第１バイアスより小さい。半導体デバイスを消去する為、負バイアスが制御ゲートコンタクト層及び第１ウェルコンタクト層に印加され、ソースコンタクト層、ドレインコンタクト層、第２ウェルコンタクト層及び基板コンタクト層は、接地される。更に、第２バイアスが相補コンデンサゲートコンタクト層に印加される。
【００１９】
本発明は、第１導電型半導体基板と、ゲート誘電層と、フローティングゲートと、第２導電型ウェルと、第１導電型ウェルと、第２導電型ソース拡散層と、第２導電型ドレイン拡散層と、第２導電型制御ゲート拡散層と、を含む半導体デバイスを提供する。ゲート誘電層は、第１導電型半導体基板上に形成される。フローティングゲートは、ゲート誘電層上に形成される。第２導電型ウェルは、第１導電型半導体基板上に形成される。第１導電型ウェルは、第２導電型ウェル中に形成される。第２導電型相補コンデンサゲート拡散層は、第１導電型ウェル中に形成される。第２導電型制御ゲート拡散層は、第１導電型半導体基板中且つ第２導電型ウェルの外部に形成される。第２導電型ソース拡散層及び第２導電型ドレイン拡散層は、第１導電型半導体基板中のフローティングゲートの二側にそれぞれ形成され、第２導電型ソース拡散層、第２導電型ドレイン拡散層及びフローティングゲートは、第２導電型トランジスタを構成するよう形成される。また、第２導電型トランジスタは、第２導電型ウェル及び第２導電型制御ゲート拡散層の間に構成される。
【００２０】
本発明は、半導体デバイスの動作方法を提供する。半導体デバイスのチャージされた状態を読み取る為、スイープバイアスが制御ゲートコンタクト層に印加され、正バイアスがドレインコンタクト層に印加され、第１ウェルコンタクト層、第２ウェルコンタクト層、相補コンデンサゲートコンタクト層及び基板コンタクト層は、接地される。半導体デバイスをプログラムする為、正バイアスが制御ゲートコンタクト層に印加され、負バイアスが第１ウェルコンタクト層及び相補コンデンサゲートコンタクト層に印加され、第２コンタクト層、ドレインコンタクト層、第２ウェルコンタクト層及び基板コンタクト層は、接地される。半導体デバイスを消去する為、第１バイアスが相補コンデンサゲートコンタクト層に印加され、第２バイアスが第１ウェルコンタクト層及び第２ウェルコンタクト層に印加され、制御ゲートコンタクト層、第２コンタクト層、ドレインコンタクト層及び基板コンタクト層は、接地される。また、第１バイアスは、グランドより大きく、第２バイアスは、グランドより大きく且つ第１バイアスより小さい。
【００２１】
本発明は、また、複数の上記半導体デバイスを含む並列チェーン回路モデルを提供し、各半導体デバイスの第２コンタクト層及びチェーンコンタクト層は、第１端子及び第２端子にそれぞれ接続される。
【００２２】
本発明は、また、複数の上記半導体デバイスから構成される並列チェーン回路を提供し、これら並列チェーン回路は、直列に接続される。
【００２３】
本発明は、また、互いに直列に接続される複数の上記半導体デバイスを含む直列チェーン回路モデルを提供し、直列チェーン回路モデル中の第１半導体デバイスのドレインコンタクト層は、第１端子に電気的に接続され、直列チェーン回路モデル中の最後の半導体デバイスのソースコンタクト層は、第２端子に電気的に接続される。
【００２４】
本発明は、また、複数の上記半導体デバイスから構成される並列接続された直列チェーン回路を提供し、これら直列チェーン回路は、並列に接続される。
【発明の効果】
【００２５】
ここに開示される好適実施例に基づき、第２導電型ウェル及び第１導電型ウェルにバイアスを印加すること、及び第１導電型半導体基板中のドーパント分布を強化することにより、第２導電型制御ゲート拡散層から第２導電型ソース拡散層及び第２導電型ドレイン拡散層への漏れ電流が軽減される。提示すべきこととして、ここで開示される好適実施例の半導体デバイスにおいて、絶縁層は、排除される。従って、第２導電型制御ゲート拡散層、第２導電型ソース拡散層及び第２導電型ドレイン拡散層の間の漏れ電流を抑える為、第１導電型ウェル及び第２導電型ウェルを導入している。これは、統合されたバッテリレス電子タイマの生産コストを実質的に低減する。
【図面の簡単な説明】
【００２６】
【図１Ａ】従来技術に基づく効果的制御回路を示す概略図である。
【図１Ｂ】従来技術に基づく効果的制御回路を示す概略図である。
【図１Ｃ】従来技術に基づく効果的制御回路を示す概略図である。
【図１Ｄ】従来技術に基づく効果的制御回路を示す概略図である。
【図２】従来技術に基づくタイムセルの構造を示す概略図である。
【図３】従来技術に基づくタイムセルの構造を示す概略図である。
【図４】図３のタイムセル構造の等価回路図である。
【図５】従来技術に基づく二重ポリシリコンタイムセルの構造の等価回路図である。
【図６Ａ】本発明の好適実施例に基づく半導体デバイスの平面図である。
【図６Ｂ】図６Ａの切断線Ａ−Ａ’に沿った断面図である。
【図６Ｃ】図６Ａの切断線Ｂ−Ｂ’に沿った断面図である。
【図６Ｄ】図６Ａの切断線Ｃ−Ｃ’に沿った断面図である。
【図７】本発明のもう１つの好適実施例に基づく半導体デバイスの平面図である。
【図８】時間の関数として図６Ａ中の好適実施例のＮ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間を流れる電流を示す流体対時間の図である。
【図９Ａ】本発明の好適実施例に基づく並列チェーン回路モデルを示す概略図である。
【図９Ｂ】本発明の好適実施例に基づく並列チェーン回路モデルを示す概略図である。
【図９Ｃ】本発明の好適実施例に基づく並列チェーン回路モデルを示す概略図である。
【図９Ｄ】本発明の好適実施例に基づく並列チェーン回路モデルを示す概略図である。
【図１０Ａ】本発明の好適実施例に基づく並列チェーン回路の直列接続された回路を示す概略図である。
【図１０Ｂ】本発明の好適実施例に基づく並列チェーン回路の直列接続された回路を示す概略図である。
【図１０Ｃ】本発明の好適実施例に基づく並列チェーン回路の直列接続された回路を示す概略図である。
【図１０Ｄ】本発明の好適実施例に基づく並列チェーン回路の直列接続された回路を示す概略図である。
【図１１】時間の関数として図６Ａ中の好適実施例のＮ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間を流れる電流を示すもう１つの流体対時間の図である。
【図１２Ａ】本発明の好適実施例に基づく直列チェーン回路モデルを示す概略図である。
【図１２Ｂ】本発明の好適実施例に基づく直列チェーン回路モデルを示す概略図である。
【図１２Ｃ】本発明の好適実施例に基づく直列チェーン回路モデルを示す概略図である。
【図１２Ｄ】本発明の好適実施例に基づく直列チェーン回路モデルを示す概略図である。
【図１３Ａ】本発明の好適実施例に基づく並列接続された直列チェーン回路モデルの直列接続された回路を示す概略図である。
【図１３Ｂ】本発明の好適実施例に基づく並列接続された直列チェーン回路モデルの直列接続された回路を示す概略図である。
【図１３Ｃ】本発明の好適実施例に基づく並列接続された直列チェーン回路モデルの直列接続された回路を示す概略図である。
【図１３Ｄ】本発明の好適実施例に基づく並列接続された直列チェーン回路モデルの直列接続された回路を示す概略図である。
【図１４Ａ】本発明のもう１つの好適実施例に基づく半導体デバイスの平面図である。
【図１４Ｂ】図１４Ａの切断線Ａ−Ａ’に沿った断面図である。
【図１４Ｃ】図１４Ａの切断線Ｂ−Ｂ’に沿った断面図である。
【図１５】半導体デバイス１４００の等価回路モデルである。
【図１６Ａ】本発明のもう１つの好適実施例に基づく半導体デバイスの平面図である。
【図１６Ｂ】図１６Ａの切断線Ａ−Ａ’に沿った断面図である。
【発明を実施するための形態】
【００２７】
本発明の上記及び他の特徴と利点をより分かり易くするため、図面と併せた幾つかの実施例を以下に説明する。
【００２８】
本発明の特定実施形態及び実施例を説明する為、添付図面を参照する。同一又は類似部分を参照する図面及び説明文においては、可能な限り、同一符号を用いる。
【００２９】
＜第１実施例＞
図６Ａは、本発明の好適実施例に基づく半導体デバイスの平面図である。図６Ｂ〜図６Ｄは、それぞれ、図６Ａの切断線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’に沿った断面図である。図６Ａ〜図６Ｄを同時に参照し、半導体デバイス６００は、第１導電型半導体基板６０２と、ゲート誘電層６０４と、フローティングゲート６０６と、第２導電型ウェル６０８と、第１導電型ウェル６１０と、第２導電型ソース拡散層６１２と、第２導電型ドレイン拡散層６１４と、第２導電型制御ゲート拡散層６１６と、を含む。第２導電型ソース拡散層６１２、第２導電型拡散層６１４及びフローティングゲート６０６は、第２導電型トランジスタを構成するよう形成され、第２導電型トランジスタは、第２導電型ウェルの外側に構成される。フローティングゲート６０６及び第２導電型制御ゲート拡散層６１６の重なり合う領域は、フローティングゲート６０６及びその他（６１２，６１４，６０８，６１０）の重なり合う領域より大きい。
【００３０】
更に、半導体デバイス６００は、ソースコンタクト層６１２Ａと、ドレインコンタクト層６１４Ａと、制御ゲートコンタクト層６１６Ａと、少なくとも１つの第２ウェルコンタクト層６０８Ａと、第１ウェルコンタクト層６１０Ａと、基板コンタクト層（図示せず）と、を含む。ソースコンタクト層６１２Ａは、第２導電型ソース拡散層６１２上に配置される。ドレインコンタクト層６１４Ａは、第２導電型ドレイン拡散層６１４上に配置される。制御ゲートコンタクト層６１６Ａは、第２導電型制御ゲート拡散層６１６上に配置される。第２ウェルコンタクト層６０８Ａは、第２導電型ウェル６０８上に配置される。第１ウェルコンタクト層６１０Ａは、第１導電型ウェル６１０上に配置される。基板コンタクト層は、第１導電型半導体基板上に配置される。
【００３１】
以下の開示において、第１導電型がＰ導電型であり、第２導電型がＮ導電型であると仮定し、第１導電型及び第２導電型は、それぞれＰ型及びＮ型として記載する。
【００３２】
半導体デバイス６００において、ゲート誘電層６０４は、Ｐ型半導体基板６０２上に形成され、フローティングゲート６０６は、ゲート誘電層６０４上に形成され、Ｎ型ウェル６０８は、Ｐ型半導体基板６０２に形成され、Ｐ型ウェル６１０は、Ｎ型ウェル６０８に構成され、Ｎ型制御ゲート拡散層６１６は、Ｐ型ウェル６１０に形成される。更に、Ｎ型ソース拡散層６１２、Ｎ型ドレイン拡散層６１４は、フローティングゲート６０６の二側のＰ型半導体基板６０２中にそれぞれ形成される。Ｎ型ソース拡散層６１２、Ｎ型ドレイン拡散層６１４及びフローティングゲート６０６は、Ｎ型トランジスタを共に形成し、Ｎ型トランジスタは、Ｎ型ウェル６０８の外部に構成される。
【００３３】
半導体デバイス６００の動作中、電圧パルスが各コンタクト層に印加され、半導体デバイス６００の読み取り、プログラム及び消去動作を実行する。各コンタクト層に印加されるバイアスを制御し、Ｐ型半導体基板６０２中のドーピングプロファイルを調節することにより、Ｎ型制御ゲート拡散層６１６及びＮ型トランジスタの間の漏れ電流を減少することができる。本好適実施例の半導体デバイス６００の等価回路は、図４に示すとおりである。フローティングゲート６０６及びＮ型制御ゲート拡散層６１６の重ね合わせ領域が、フローティングゲート６０６と、Ｎ型ソース拡散領域６１２及びＮ型ドレイン拡散層６１４の間のＰ型半導体基板６０２の表面上のＮ型トランジスタのチャネル領域との重なり合う領域より大きく、制御容量Ｃｃ（フローティングゲート６０６及びＮ型制御ゲート拡散層６１６の間の等価容量）は、ゲート容量Ｃｇ（フローティングゲート６０６及びソースコンタクト層６１２Ａ及びドレインコンタクト層６１４Ａの間のチャネル領域から形成される等価容量から構成される）より大きい。
【００３４】
より詳細には、図６Ａ〜図６Ｄにおける半導体デバイス６００が読み取り、プログラム及び消去動作を実行する時、コンタクト層に印加されるバイアスは、以下の表１に示すとおりである。
【００３５】
【表１】
0005563624.tif 000002
【００３６】
上記表１に示すように、半導体デバイス６００の閾値電圧のシフトを読み取る為、スイープバイアスが制御ゲートコンタクト層６１６Ａに印加され、正バイアスがドレインコンタクト層６１４Ａに印加される。負バイアスが第１ウェルコンタクト層６１０Ａに印加され、Ｐ型ウェル６１０及びＮ型ウェル６０８の間の順方向バイアスを妨げる。また、正バイアスが第２ウェルコンタクト層６０８Ａに印加され又は第２ウェルコンタクト層６０８Ａが接地され、ソースコンタクト層６１２Ａ及び基板コンタクト層（図示せず）が接地される。
【００３７】
半導体デバイス６００をプログラムする為、第１バイアスが制御ゲートコンタクト層６１６Ａに印加される。同時に、第２バイアス又はグランドが第１ウェルコンタクト層６１０Ａ及び第２ウェルコンタクト層６０８Ａに印加され、第１バイアスは、グランドより大きく、第２バイアスは、グランドより大きいか、グランドに等しく、且つ第１バイアスより小さい。また、ソースコンタクト層６１２Ａドレインコンタクト層６１４Ａ及び基板コンタクト層（図示せず）は、接地される。制御容量Ｃｃは、ゲート容量Ｃｇより相対的に大きく、電子は、Ｐ型半導体基板６０２、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４からフローティングゲート６０６に注入される。従って、半導体デバイス６００の閾値電圧は、増加される。
【００３８】
半導体デバイス６００を消去する為、負バイアスが制御ゲートコンタクト層６１６Ａ及び第１ウェルコンタクト層６１０Ａに印加される。同時に、正バイアスがソースコンタクト層６１２Ａ及びドレインコンタクト層６１４Ａに印加される。従って、第２ウェルコンタクト層６０８Ａ及び基板コンタクト層は、接地される。従って、電子は、フローティングゲート６０６からＮ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間チャネルに放出され、半導体デバイス６００の閾値電圧を低下させる。
【００３９】
例えば、図６Ａ〜図６Ｄに示される好適実施例において、半導体デバイス６００中の様々なコンタクト層に印加されるバイアスは、以下の表２にまとめられる。
【００４０】
【表２】
0005563624.tif 000003
【００４１】
表２に示すように、半導体デバイス６００の閾値電圧シフトを読み取る為、スイープ読み取りが−２Ｖ〜２Ｖの電圧を制御ゲートコンタクト層６１６Ａに印加し、０．５Ｖを同時にドレインコンタクト層に６１４Ａに印加することにより実行される。ソースコンタクト層６１２Ａ、第２ウェルコンタクト層６０８Ａ及び基板コンタクト層に印加されるバイアスは、それぞれ０Ｖである。半導体デバイス６００をプログラムする為、制御ゲートコンタクト層６１６Ａは、１０Ｖが印加され、第１ウェルコンタクト層６１０Ａ及び第２ウェルコンタクト層６０８Ａは、それぞれ５Ｖが印加され、他のコンタクト層のバイアスが０Ｖである。フローティングゲート６０６がプログラミングにより負にチャージされることにより、半導体デバイス６００の閾値電圧が上昇する。半導体デバイス６００を消去する為、−８Ｖが制御ゲートコンタクト層６１６Ａ及び第１ウェルコンタクト層６１０Ａに印加され、第２ウェルコンタクト層６０８Ａ及び基板コンタクト層は、それぞれ０Ｖである。また、２Ｖのバイアスがソースコンタクト層６１２Ａ及びドレインコンタクト層６１４Ａに印加される。この場合において、電子は、フローティングゲート６０６からＮ型ドレイン拡散層６１４及びＮ型ソース拡散層６１２に流れ、半導体デバイス６００の閾値電圧は、低下する。また、１０Ｖのバイアスがソース及びドレインコンタクト層（６１２Ａ及び６１４Ａ）に印加され、８Ｖのバイアスが第２ウェルコンタクト層６１０Ａ及び基板コンタクト層に印加され、制御ゲートコンタクト層６１６Ａ及び第１ウェルコンタクト層６１０Ａが接地されるようにすることも好ましい。 
【００４２】
注意すべきこととして、幾つかの好適実施例において、半導体デバイス６００、ソースコンタクト層６１２Ａ及びドレインコンタクト層６１４Ａを消去する為に表2中の動作電圧が接地される（言い換えれば、半導体デバイス６００において、制御ゲートコンタクト層６１６Ａ及び第１ウェルコンタクト層６１０Ａのみに負バイアスが印加され、他のコンタクト層のバイアスは、０Ｖである）。制御容量Ｃｃがゲート容量Ｃｇよりも大きいので、電子は、フローティングゲート６０６からＰ型半導体基板６０２に、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４に流れる。従って、フローティングゲート６０６が正にチャージされ、半導体デバイス６００の閾値電圧を低下させる。
【００４３】
＜第２実施例＞
図７は、本発明のもう１つの好適実施例に基づく半導体デバイスの平面図である。図７を参照し、本好適実施例における半導体デバイス７００及び図６Ａに示す前記好適実施例における半導体デバイス６００の間の差異は、本好適実施例中の半導体デバイス７００の第２導電型ウェル６０８が２つの第２ウェルコンタクト層６０８Ａに電気的に接続されることである。また、これら２つの第２ウェルコンタクト層６０８Ａは、Ｎ型ソース拡散層６１２、Ｎ型ドレイン拡散層６１４及びＰ型半導体基板６０２から構成されるＮ型トランジスタと、Ｐ型ウェル６１０との間に構成される。それゆえに、Ｎ型ウェル６０８は、Ｐ型ウェル６１０からチャネル領域まで空乏層の侵入を抑えるために働く。
【００４４】
＜第３実施例＞
図８は、時間の関数として図６Ａ中の好適実施例のＮ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間を流れる電流を示す流体対時間の図である。図８を参照し、本好適実施例における仮定は、フローティングゲート６０６には、チャージがなく、半導体デバイス６００の閾値電圧がニュートラル状態でＶｔ０であり、半導体デバイスが消去され、時間経過が初期化された（初期化）後、半導体デバイス６００の閾値電圧がＶｔ１であり、閾値電圧Ｖｔ１が閾値電圧Ｖｔ０未満である。初期化された後の時間経過を監視する為、読み取りパルス電圧Ｖread及びセンスパルス電圧Ｖsensがそれぞれ制御ゲートコンタクト層６１６Ａ及びドレインコンタクト層６１４Ａに印加され、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間を流れる電流を検出する。第１ウェルコンタクト層６１０Ａは、負にバイアスされ、異常な漏れ電流を減少させる。この時、他のコンタクト層は、接地される。注意すべき点として、読み取りパルス電圧Ｖreadは、閾値電圧Ｖｔ１及びＶｔ０の間でなければならない。
【００４５】
図８を参照し、半導体デバイス６００の閾値電圧Ｖｔ１は、時間に伴い徐々に上昇し、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間の電流が初期所定値以上に維持される。しかしながら、半導体デバイス６００の閾値電圧が読み取りパルスＶreadに達する時、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間の電流が急速に低下する。それゆえに、Ｖread−ＶＴ１の値を調節することにより、半導体デバイス６００の寿命を任意にセットすることができる。このタイプの半導体デバイスは、統合バッテリレス電子タイマ（IBLET）として知られている。また、注意すべき点として、本好適実施例において、半導体デバイス６００は、ニュートラル状態でより高い閾値電圧Ｖｔ０を有する拡張型トランジスタであることが好ましい。Ｖｔ０が０より高く且つＶｔ１が０より低い場合において、ＩＢＬＥＴは、「ノーマリーオフ型（normally-off type）」と称される。
【００４６】
＜第４実施例＞
異常なチャージロスに起因する寿命の変動の問題を解決する為、複数のノーマリーオフ型バッテリレス電子タイマ（半導体デバイス６００）は、並列に接続されることができる。図９Ａ中の並列チェーン回路モデルに示すように、並列チェーン回路９００Ａは、複数の半導体デバイス６００を含み、各半導体デバイスのソースコンタクト層６１２及びドレインコンタクト層６１４は、それぞれ第１端子Ｔ１及び第２端子Ｔ２に電気的に接続される。半導体デバイス６００中の異常なチャージロスが半導体デバイス６００の寿命を短縮するので、複数の半導体デバイスが並列に接続される時、並列チェーン回路９００Ａ中の最長寿命を有する半導体デバイス６００がシステム全体の寿命を決定する。
【００４７】
＜第５実施例＞
図１０Ａは、本発明のもう１つの好適実施例に基づく並列チェーン回路９００Ａから構成される直列接続された並列チェーン回路（１０００Ａ）を示す概略図である。図１０Ａを参照し、直列接続された並列チェーン回路１０００Ａは、複数の並列チェーン回路９００Ａを含み、それらは、直列に接続される。図１０Ａに示すように、システムの寿命は、直列接続された並列チェーン回路１０００Ａ中の並列チェーン回路９００Ａの間で最も寿命が短い並列チェーン回路９００Ａにより決定され、各チェーンの寿命は、そこにおける半導体デバイス６００の間の最長寿命により決定される。各並列チェーン回路９００Ａは、Ｎ個の半導体デバイス６００で構成され、直列接続された並列チェーン回路１０００Ａは、Ｍ個の並列チェーン回路９００Ａを含むと仮定する。直列接続された並列チェーン回路１０００Ａの抵抗の上昇を防止する為、Ｍの上限を有する。一方で、時間を刻む精度から未知な統計的エラーを除く為、Ｍの下限を有する。本発明は、直列接続された並列チェーン回路１０００Ａの寿命をＮ×Ｍ個の半導体デバイス６００の最長寿命より短く、且つＮ×Ｍ個の半導体デバイス６００の平均寿命より長くする。一般的に、統計的考慮に基づき、Ｍは、２０より大きくすることができ、Ｎは、Ｍより大きくなければならない。
【００４８】
＜第６実施例＞
図１１は、時間の関数として図６Ａ中の好適実施例のＮ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間を流れる電流を示すもう１つの流体対時間の図である。図１１を参照し、本好適実施例における半導体デバイス６００の閾値は、半導体デバイス６００の初期化が実行される前、Ｖｔ２であると仮定される。半導体デバイス６００をプログラミングすることによって、時間経過が初期化され（初期化）、半導体デバイス６００の閾値電圧が初期閾値電圧Ｖｔ２より大きいものであるＶｔ３になる。初期化後の時間経過を読み取る為、読み取りパルス電圧Ｖread及びセンスパルス電圧Ｖsensは、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間を流れる電流を検出するため、それぞれ制御ゲートコンタクト層６１６Ａ及びドレインコンタクト層６１４Ａに印加され、他のコンタクト層は、接地される。注意すべきこととして、読み取りパルス電圧Ｖreadは、閾値電圧Ｖｔ３及びＶｔ２の間でなければならない。
【００４９】
図１１に示されるように、半導体デバイス６００の閾値電圧Ｖｔ３は、時間に伴い徐々に低下し、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４（寿命前）の間で電流の流れが現れない。しかしながら、半導体デバイス６００の閾値が読み取りパルス電圧Ｖreadより低くなるまで低下する時、Ｎ型ソース拡散層６１２及びＮ型ドレイン拡散層６１４の間で電流の流れが起こる。それゆえに、半導体デバイス６００の寿命は、Ｖｔ３−Ｖreadの値を調節することによって任意にセットされることができる。このタイプの半導体デバイス６００は、「統合バッテリレス電子タイマ」として知られている。更に、本好適実施例において、半導体デバイスは、好ましくは、閾値電圧Ｖｔ２がより低い空乏型のトランジスタである。Ｖｔ２が０より低く且つＶｔ３が０より高い場合、ＩＢＬＥＴは、「ノーマリーオン型（normally-on type）」と称される。
【００５０】
＜第７実施例＞
図１２Ａは、本発明のもう１つの好適実施例に基づく直列接続された回路モデルである。直列チェーン回路１２００Ａは、互いに直列接続された複数のノーマリーオン型半導体デバイス６００を含み、直列チェーン回路１２００Ａ中の半導体デバイス６００のドレインコンタクト層６１４Ａは、第１端子Ｔ１に電気的に接続される。直列チェーン回路１２００Ａ中の最後の半導体デバイス６００のソースコンタクト層６１２Ａは、第２端子Ｔ２に電気的に接続される。直列接続された半導体デバイスの数が直列チェーン回路１２００Ａにおいて十分に大きい限り、直列チェーン回路１２００Ａ中の半導体デバイス６００の間で寿命が最長である半導体デバイス６００がシステムの寿命を決定する。言い換えれば、寿命が最長である半導体デバイス６００が有効期限切れになる時、第１端子Ｔ１及び第２端子Ｔ２の間のパスが導通するようになる。
【００５１】
＜第８実施例＞
図１３Ａは、本発明のもう１つの好適実施例に基づく並列接続された直列チェーン回路を示す概略図である。図１３Ａを参照し、並列接続された直列チェーン回路１３００Ａは、複数の直列チェーン回路１２００Ａを含み、それらは、並列に接続される。図１３Ａに示すように、システムの寿命は、並列接続された直列チェーン回路１３００Ａの間で寿命が最短である直列チェーン回路１２００Ａにより決定され、各直列チェーン回路１２００Ａの寿命は、直列チェーン回路１２００Ａ中で寿命が最長である半導体デバイス６００により決定される。各直列チェーン回路１２００ＡがＮ個の半導体デバイス６００で構成され、並列接続された直列チェーン回路１３００ＡがＭ個の並列接続された直列チェーン回路１２００Ａを含むと仮定する。時間を刻む精度から未知な統計的エラーを除く為、Ｍの下限を有する。一方で、並列接続された直列チェーン回路１３００Ａは、寿命が異常に長い直列チェーン回路１２００Ａを含み得る。本発明は、並列接続された直列チェーン回路１３００Ａの寿命をＮ×Ｍ個の半導体デバイス６００の最長寿命より短く、且つＮ×Ｍ個の半導体デバイス６００の平均寿命よりも長くする。一般に、統計的考慮に基づき、Ｍは、２０より大きくすることができ、Ｎは、Ｍより大きくなければならない。
【００５２】
＜第９実施例＞
図１４Ａは、本発明のもう１つの好適実施例に基づく半導体デバイスの平面図である。図１４Ｂ、図１４Ｃは、それぞれ、図１４Ａの切断線Ａ−Ａ’、Ｂ−Ｂ’に沿った断面図である。図１４Ａ、図１４Ｂ及び図１４Ｃを同時に参照し、本好適実施例の半導体デバイス１４００及び図６Ａに示す前記好適実施例中の半導体デバイス６００の差異は、本好適実施例の半導体デバイス１４００は、更に、第２導電型相補コンデンサゲート拡散層１４０２（Ｎ型相補コンデンサゲート拡散層）を含むことである。Ｎ型相互コンデンサゲート拡散層１４０２は、Ｐ型半導体基板６０２中、Ｎ型ウェル領域６０８外部に形成される。また、Ｎ型ソース拡散層６１２、Ｎ型ドレイン拡散層６１４、及びフローティングゲート６０６から構成されるＮ型トランジスタは、Ｎ型相補コンデンサゲート拡散層１４０２及びＮ型ウェル６０８の間に構成される。また、Ｎ型相互コンデンサゲート拡散層１４０２は、相補コンデンサゲートコンタクト層１４０２Ａに電気的に接続される。本好適実施例の半導体デバイス１４００の等価回路は、図１５に示されるとおりであり、Ｎ型相補コンデンサゲート拡散層１４０２及びフローティングゲートＦＧの間の等価容量は、Ｃｔとして表される。注意すべきこととして、制御容量Ｃｃは、ゲート容量Ｃｇ＋相補容量Ｃｔより大きく、即ち、Ｃｃ＞Ｃｇ＋Ｃｔである。
【００５３】
特に、図１４Ａ〜図１４Ｃに示す好適実施例の半導体デバイス１４００が読み取り、プログラム及び消去動作を行う時、様々なコンタクト層に印加されるバイアスが以下の表３に示される。
【００５４】
【表３】
0005563624.tif 000004
【００５５】
表３に示すように、閾値電圧シフトを読み取る為、スイープ電圧が制御ゲートコンタクト層６１６Ａに印加され、正バイアスがドレインコンタクト層６１４Ａに同時に印加され、他のコンタクト層は、接地される。
【００５６】
半導体デバイス１４００をプログラムする為、第１バイアスが制御ゲートコンタクト層６１６Ａに印加される。第２バイアスがソースコンタクト層６１２Ａ、ドレインコンタクト層６１４Ａ、第１ウェルコンタクト層６１０Ａ及び第２ウェルコンタクト層６０８Ａに同時に印加される。また、相補コンデンサゲートコンタクト層１４０２Ａ及び基板コンタクト層は、接地される。第１バイアスは、グランドより大きく、第２バイアスは、グランドより大きいか、グランドに等しく、且つ第１バイアスより小さい。制御容量Ｃｃがゲート容量Ｃｇ及び相補コンデンサ容量Ｃｔの合計より大きい（Ｃｃ＞Ｃｇ＋Ｃｔ）ので、電子は、ゲート誘電層６０４を通過し、Ｎ型相補コンデンサゲート拡散層１４０２からフローティングゲート６０６に流れる。フローティングゲート６０６は、負にチャージされ、半導体デバイス１４００の閾値電圧がそれにより上昇される。
【００５７】
半導体デバイス１４００を消去する為、負バイアスが制御ゲートコンタクト層６１６Ａ及び第１ウェルコンタクト層６１０Ａに印加される。同時に、正バイアスが相補コンデンサゲートコンタクト層１４０２Ａに印加され、他のコンタクトは、接地される。従って、電子は、ゲート誘電層６０４を通過し、フローティングゲート６０６からＮ型相補コンデンサゲート拡散層１４０２に流れ、フローティングゲート６０６を負にチャージする。半導体デバイス１４００の閾値電圧は、それにより上昇される。
【００５８】
＜第１０実施例＞
図１６Ａは、本発明のもう１つの好適実施例に基づく半導体デバイスの平面図である。図１６Ｂは、図１６Ａの切断線Ａ−Ａ’に沿った断面図である。図１６Ａ、図１６Ｂを同時に参照し、本好適実施例の半導体デバイス１６００及び図１４Ａに示す半導体デバイス１４００の間の差異は、Ｐ型ウェル６１０中に形成される拡散層がＮ型相補コンデンサゲート拡散層１４０２であり、Ｎ型制御ゲート拡散層６１６は、図１４における好適実施例中のＰ型ウェル領域６１０中、Ｎ型ウェル６０８の外部に最初に形成されることである。更に、本好適実施例の半導体デバイス１６００の等価回路は、図１５に示され、制御容量Ｃｃは、ゲート容量＋チャネル容量Ｃｔより大きい。
【００５９】
更に詳細には、図１６Ａ、図１６Ｂに示される好適実施例の半導体デバイス１６００の動作方法は、以下の表４に例示される。
【００６０】
【表４】
0005563624.tif 000005
【００６１】
表４に示すように、半導体デバイスの閾値電圧シフトを読み取る為、スイープバイアスが制御コンタクト層６１６Ａに印加され、正バイアスがドレインコンタクト層６１４Ａに印加され、他のコンタクト層は、接地される。
【００６２】
半導体デバイス１６００をプログラムする為、正バイアスが制御ゲートコンタクト層６１６Ａに印加され、負バイアスが、それぞれ第１ウェルコンタクト層６１０Ａ及び相補コンデンサゲートコンタクト層１４０２Ａに同時に印加され、他のコンタクト層は、接地される。注意すべきこととして、制御容量Ｃｃは、ゲート容量Ｃｇ及びトンネル容量Ｃｔの合計よりも大きい（Ｃｃ＞Ｃｇ＋Ｃｔ）ので、電子は、ゲート誘電層６０４を通過し、Ｎ型相補コンデンサゲート拡散層１４０２からフローティングゲート６０６に流れ、フローティングゲート６０６を負にチャージする。従って、半導体デバイス１６００の閾値電圧は、上昇される。
【００６３】
半導体デバイス１６００を消去する為、第１バイアスが相補コンデンサゲートコンタクト層１４０２Ａに印加され、第２バイアスが第１ウェルコンタクト層６１０Ａ及び第２ウェルコンタクト層６０８Ａに同時に印加され、他のコンタクト層は、接地される。また、第１バイアスは、グランドより大きく、第２バイアスは、グランドより大きいか、グランドに等しく、且つ第１バイアスより小さい。従って、電子は、ゲート誘電層６０４を通過し、フローティングゲート６０６からＮ型相補コンデンサゲート拡散層１４０２に流れ、フローティングゲート６０６を正にチャージする。結果として、半導体デバイス１６００の閾値電圧は、低下される。
【００６４】
注意すべきこととして、上記で説明される好適実施例は、Ｐ導電型である第１導電型及びＮ導電型である第２導電型を有する半導体デバイスの動作方法及びアプリケーション回路について言及するが、これら実施例は、例示目的で表されるものであり、制限目的とするものではない。他の好適実施例において、第１導電型がＮ導電型であり、第２導電型がＰ導電型であってもよい。また、ここで開示されるフローティングゲートの形状は、例示目的で表されるものであり、制限目的とするものではない。理解すべきこととして、制御ゲート拡散層により生成される等価容量が、電子がトンネル通過する誘電フィルムの他の容量より大きい限り、他の形状のフローティングゲートは、本発明に従って実施可能である。また、並列チェーン回路９００Ａ、直列接続された並列チェーン回路１０００Ａ、直列チェーン回路１２００Ａ、並列接続された直列チェーン回路１３００Ａは、半導体デバイス６００で構成されるが、理解すべきこととして、本発明は、これに制限されるものではない。図９Ｂ〜図９Ｄに示す並列チェーン回路９００Ｂ〜９００Ｄ、並列チェーン回路９００Ａ中の半導体デバイス６００は、それぞれ図７、図１４Ａ、図１６Ａにおける好適実施例中に開示される半導体デバイス７００、半導体デバイス１４００又は半導体デバイス１６００により置き換えることもできる。図１０Ｂ〜図１０Ｄに示される直列接続された並列チェーン回路１０００Ｂ〜１０００Ｄ、直列接続された並列チェーン回路１０００Ａ中の半導体デバイス６００は、それぞれ、半導体デバイス７００、半導体デバイス１４００又は半導体デバイス１６００により置き換えることもできる。図１２Ｂ〜図１２Ｄに示される直列チェーン回路１２００Ｂ〜１２００Ｄ、直列チェーン回路１２００Ａ中の半導体デバイス６００は、それぞれ、半導体デバイス７００、半導体デバイス１４００又は半導体デバイス１６００により置き換えることもできる。図１３Ｂ〜図１３Ｄに示される直列チェーン回路１３００Ｂ〜１３００Ｄ、直列チェーン回路１３００Ａ中の半導体デバイス６００は、それぞれ、半導体デバイス７００、半導体デバイス１４００又は半導体デバイス１６００により置き換えることもできる。
【００６５】
ここに開示される好適実施例に基づき、第２導電型ウェル及び第１導電型ウェルにバイアスを印加すること、及び第１導電型半導体基板中のドーパント分布を強化することにより、第２導電型制御ゲート拡散層から第２導電型ソース拡散層及び第２導電型ドレイン拡散層への漏れ電流が軽減される。提示すべきこととして、ここで開示される好適実施例の半導体デバイスにおいて、絶縁層は、排除される。従って、第２導電型制御ゲート拡散層、第２導電型ソース拡散層及び第２導電型ドレイン拡散層の間の漏れ電流を抑える為、第１導電型ウェル及び第２導電型ウェルを導入している。これは、統合されたバッテリレス電子タイマの生産コストを実質的に低減する。
【００６６】
以上のごとく、この発明を実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【符号の説明】
【００６７】
１０２，１０４，１０６    タイムセル
２０２    シャロートレンチアイソレーション
３０２    ＬＯＣＯＳ（local oxidation of silicon）
６００，７００，１４００，１６００    半導体デバイス
６０２    第１導電型半導体基板
６０４    ゲート誘電層
６０６    フローティングゲート
６０８    第２導電型ウェル
６１０    第１導電型ウェル
６１２    第２導電型ソース拡散層
６１４    第２導電型ドレイン拡散層
６１６    第２導電型制御ゲート拡散層
６０８Ａ    第２ウェルコンタクト層
６１０Ａ    第１ウェルコンタクト層
６１２Ａ    ソースコンタクト層
６１４Ａ    ドレインコンタクト層
６１６Ａ    制御ゲートコンタクト層
９００Ａ，９００Ｂ，９００Ｃ，９００Ｄ    並列チェーン回路
１０００Ａ，１０００Ｂ，１０００Ｃ，１０００Ｄ    直列接続された並列チェーン回路
１２００Ａ，１２００Ｂ，１２００Ｃ，１２００Ｄ    直列チェーン回路
１３００Ａ，１３００Ｂ，１３００Ｃ，１３００Ｄ    並列接続された直列チェーン回路
１４０２    第２導電型相補コンデンサゲート拡散層
１４０２Ａ    相補コンデンサゲートコンタクト層
Ｃｇ    ゲート容量
Ｃｃ    制御容量
Ｃｔ    相補容量，チャネル容量，トンネル容量
ＦＧ    フローティングゲート
ＮＳ    Ｎ型ソース
ＮＤ    Ｎ型ドレイン
ＮＣＧ    Ｎ型制御ゲート
ＰＳＵＢ    Ｐ型基板
Ｔ１    第１端子
Ｔ２    第２端子
【図１Ａ】
0005563624.tif 000006
【図１Ｂ】
0005563624.tif 000007
【図１Ｃ】
0005563624.tif 000008
【図１Ｄ】
0005563624.tif 000009
【図２】
0005563624.tif 000010
【図３】
0005563624.tif 000011
【図４】
0005563624.tif 000012
【図５】
0005563624.tif 000013
【図６Ａ】
0005563624.tif 000014
【図６Ｂ】
0005563624.tif 000015
【図６Ｃ】
0005563624.tif 000016
【図６Ｄ】
0005563624.tif 000017
【図７】
0005563624.tif 000018
【図８】
0005563624.tif 000019
【図９Ａ】
0005563624.tif 000020
【図９Ｂ】
0005563624.tif 000021
【図９Ｃ】
0005563624.tif 000022
【図９Ｄ】
0005563624.tif 000023
【図１０Ａ】
0005563624.tif 000024
【図１０Ｂ】
0005563624.tif 000025
【図１０Ｃ】
0005563624.tif 000026
【図１０Ｄ】
0005563624.tif 000027
【図１１】
0005563624.tif 000028
【図１２Ａ】
0005563624.tif 000029
【図１２Ｂ】
0005563624.tif 000030
【図１２Ｃ】
0005563624.tif 000031
【図１２Ｄ】
0005563624.tif 000032
【図１３Ａ】
0005563624.tif 000033
【図１３Ｂ】
0005563624.tif 000034
【図１３Ｃ】
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【図１３Ｄ】
0005563624.tif 000036
【図１４Ａ】
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【図１４Ｂ】
0005563624.tif 000038
【図１４Ｃ】
0005563624.tif 000039
【図１５】
0005563624.tif 000040
【図１６Ａ】
0005563624.tif 000041
【図１６Ｂ】
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