(57)【特許請求の範囲】
【請求項１】
内部回路と、保護回路と、外部端子と、接地端子とを備え、
前記外部端子と前記接地端子との間に、前記内部回路と前記保護回路とが、並列に電気
的に接続され、
前記保護回路が、保護素子と、直列に電気的に接続された長さの異なる複数種類のインダクタンス素子とを備え、
前記保護素子と前記インダクタンス素子とが、直列に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記外部端子が、電源端子および信号端子の少なくとも一方であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記保護回路が、さらに、前記インダクタンス素子と相互誘導作用を生起するインダクタンス回路を備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記インダクタンス回路が、インダクタンス素子と抵抗素子とを含み、
前記インダクタンス素子と前記抵抗素子とが、ループ状に電気的に接続されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記保護回路が、複数個の前記インダクタンス回路を備えることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記保護回路が、複数種類の前記インダクタンス回路を備えることを特徴とする請求項３から５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数種類のインダクタンス回路が、前記ループ長が異なる複数のインダクタンス回路であることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の動作速度の高速化、動作周波数の高周波化が進んでいる。さらなる高速化・高周波化を実現すべく、内部回路を構成する半導体素子が、ますます微細化されている。この結果、半導体素子は静電気に対してますます弱くなっている。このような半導体素子に、静電気（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤサージ）が印加されると、短時間に単位面積当たりに流れる電荷が半導体素子の耐量値を超えてしまい、半導体素子が破壊されてしまうおそれがある。このため、このような半導体素子で構成された内部回路を備える半導体装置は、信号端子等に印加される静電気から内部回路を保護するために、例えば、信号端子と内部回路との間に、保護素子を含む静電保護回路を備える。
【０００３】
前述の保護回路を備える半導体装置としては、例えば、図１３に示す半導体装置があげられる。図１３に示す半導体装置１３０では、入力端子１３５と接地端子１３６との間に、内部回路１３１と保護回路１３３とが、並列に電気的に接続されている。この半導体装置１３０では、前記保護回路１３３を介して、ＥＳＤサージを接地（ＧＮＤ）側に流すことにより、前記内部回路１３１を保護する。保護回路に含まれる保護素子としては、例えば、ｐｎ接合ツェナーダイオード、バイポーラトランジスタの一部を用いたｐｎ接合ダイオード等があげられる。また、前記保護素子は、例えば、ＮＭＯＳトランジスタであってもよい（特許文献１の図９参照）。
【０００４】
また、前述の半導体装置としては、例えば、図１４から図１６に示す半導体装置があげられる（特許文献２参照）。
図１４に示す半導体装置１４０は、前述の半導体装置１３０に、さらに、前記入力端子１３５の線（信号線）上の前記保護回路１３３と前記内部回路１３１との間に、抵抗素子１４９が配置された構成を有する。この半導体装置では、抵抗素子を配置したことにより、ＥＳＤサージに対する保護機能を向上している。
図１５に示す半導体装置１５０は、前述の半導体装置１４０に、さらに、前記信号線上の前記入力端子１３５と前記保護回路１３３との間に、インダクタンス素子１５４が配置された構成を有する。この半導体装置では、インダクタンス素子を設けたことにより、ＥＳＤサージに対する保護機能を向上している。
図１６に示す半導体装置１６０は、前述の半導体装置１５０に、さらに、インダクタンス素子１６４と相互誘導作用を生起するインダクタンス回路１６７が配置された構成を有する。前記インダクタンス回路１６７は、インダクタンス素子１６８と抵抗素子１６９とが、ループ状に電気的に接続されて構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８１１７８号公報
【特許文献２】特開平１０−１７３１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述の保護素子は、ＥＳＤサージによる大電流を短時間に処理しなければならない。この大電流により保護素子そのものが、例えば、発生する熱等により破壊されないためには、保護素子の面積等を大きくしなければならない。このため、半導体装置が大きくなってしまう問題がある。
【０００７】
本発明の目的は、ＥＳＤサージ保護機能を損なうことなく、小型化可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明の半導体装置は、
内部回路と、保護回路と、外部端子と、接地端子とを備え、
前記外部端子と前記接地端子との間に、前記内部回路と前記保護回路とが、並列に電気的に接続され、
前記保護回路が、保護素子と、インダクタンス素子とを備え、
前記保護素子と前記インダクタンス素子とが、直列に電気的に接続されていることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置は、ＥＳＤサージ保護機能を損なうことなく、小型化可能である。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は、本発明の半導体装置の実施形態１における一例の構成を示す回路ブロック図である。（ｂ）は、前記一例における保護回路の一例を示すレイアウト図である。
【図２】前記一例における内部回路と保護回路との位置関係の例を示す回路ブロック図である。
【図３】（ａ）は、本発明の半導体装置の実施形態１におけるその他の例の構成を示す回路ブロック図である。（ｂ）は、前記その他の例における保護回路の一例を示すレイアウト図である。
【図４】（ａ）は、本発明の半導体装置の実施形態１におけるさらにその他の例の構成を示す回路ブロック図である。（ｂ）は、前記さらにその他の例における保護回路の一例を示すレイアウト図である。
【図５】（ａ）は、本発明の半導体装置の実施形態２における一例の構成を示す回路ブロック図である。（ｂ）は、前記一例における保護回路の一例を示すレイアウト図である。
【図６】（ａ）は、本発明の半導体装置の実施形態２におけるその他の例の構成を示す回路ブロック図である。（ｂ）は、前記その他の例における保護回路の一例を示すレイアウト図である。
【図７】（ａ）は、本発明の半導体装置の実施形態２におけるさらにその他の例の構成を示す回路ブロック図である。（ｂ）は、前記さらにその他の例における保護回路の一例を示すレイアウト図である。
【図８】本発明の実施例１におけるＭＭ試験法用回路を示す回路ブロック図である。
【図９】本発明の参考例１におけるＭＭ試験法用回路を示す回路ブロック図である。
【図１０】本発明の実施例１および参考例１における電流波形図である。
【図１１】本発明の実施例１および参考例１における電圧波形図である。
【図１２】本発明の実施例１および参考例１における電力波形図である。
【図１３】従来の半導体装置の一例の構成を示す回路ブロック図である。
【図１４】従来の半導体装置のその他の例の構成を示す回路ブロック図である。
【図１５】従来の半導体装置のさらにその他の例の構成を示す回路ブロック図である。
【図１６】従来の半導体装置のさらにその他の例の構成を示す回路ブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置について、詳細に説明する。ただし、本発明は、以下の実施形態に限定されない。
【００１２】
（実施形態１）
図１（ａ）に、本実施形態の半導体装置の一例の構成を示す。図示のとおり、この半導体装置１０は、内部回路１１と、保護回路１２と、信号端子１５と、接地端子１６とを備える。前記保護回路１２は、前記信号端子１５と前記内部回路１１との間に配置されている。前記内部回路１１と前記保護回路１２とは、前記信号端子１５と前記接地端子１６との間に、並列に電気的に接続されている。前記保護回路１２は、保護素子１３と、インダクタンス素子１４とを備える。前記保護素子１３と前記インダクタンス素子１４とは、直列に電気的に接続されている。なお、本実施形態の半導体装置では、前記保護回路は、前記信号端子と前記内部回路との間に配置されているが、本発明は、この例に限定されず、例えば、図２に示すように配置されてもよい。同図において、図１と同一部分には同一符号を付している。すなわち、図２（ａ）に示すように、前記保護回路１２は、前記信号端子１５に対して、前記内部回路１１より離れた箇所に配置されてもよい。また、図２（ｂ）に示すように、前記保護素子１２は、前記入力端子１５と前記内部回路１１との間、および前記信号端子１５に対して、前記内部回路１１より離れた箇所の２箇所に配置されてもよい。
【００１３】
前記保護回路は、前述のとおり、保護素子とインダクタンス素子とを備える。本実施形態の半導体装置では、前記インダクタンス素子が、前記保護素子より前記信号端子側に配置されているが、本発明は、この例に限定されない。前記インダクタンス素子は、前記保護素子より、前記接地端子側に配置されてもよい。
【００１４】
図１（ｂ）に、本実施形態に用いられる保護回路の一例を示す。同図において、図１（ａ）と同一部分には同一符号を付している。図１（ｂ）に示すように、インダクタンス素子１４は、渦巻き状にレイアウトされたスパイラルインダクタである。前記スパイラルインダクタにおいて、配線同士が交差する部分は、エアブリッジにより非接触となっている。前記保護素子は、サージ電流を、前記接地端子側に流すことができる素子であり、例えば、ｐｎ接合ツェナーダイオード、ＮＭＯＳ型トランジスタ、バイポーラトランジスタ等があげられる。なお、図１（ｂ）では、前記インダクタンス素子は、角型渦巻き状にレイアウトされたスパイラルインダクタを図示しているが、本発明は、この例に限定されない。前記インダクタンス素子は、例えば、丸型渦巻き状にレイアウトされたスパイラルインダクタであってもよいし、六角型渦巻き状にレイアウトされたスパイラルインダクタであってもよい。
【００１５】
本実施形態の半導体装置では、ＥＳＤサージが前記信号端子に印加された際に、前記インダクタンス素子の自己誘導作用により、サージ電流の一部が消費され、前記保護素子に流れるサージ電流を小さくすることができる。このため、前記保護回路は、ＥＳＤサージを吸収可能であり、サージ電流により保護素子が破壊されること等によるＥＳＤサージ機能を損なうことなく、保護素子を小型化可能である。この結果、半導体装置を、例えば、その面積を縮小して小型化可能である。また、前述の従来の半導体装置では、信号端子の線上（信号線上）に、インダクタンス素子等が配置されているため、高周波動作特性を著しく損なわれてしまう。一方、本実施形態の半導体装置では、インダクタンス素子が信号線上に配置されていないため、例えば、信号の遅延時間増大等による高周波動作特性の劣化を最小限に抑えることができる。また、本実施形態の半導体装置では、前述のとおり、保護素子を小型化可能であるため、例えば、高周波動作特性の悪化を引き起こすこともない。
【００１６】
本実施形態の半導体装置では、外部端子として、信号端子を用いているが、本発明は、この例に限定されない。前記外部端子としては、信号端子のほかに、例えば、電源端子等があげられる。前記信号端子は、例えば、入力信号端子であってもよいし、出力信号端子であってもよいし、前記両信号端子の機能を有する信号端子であってもよい。
【００１７】
前述のＥＳＤサージに対する耐量試験方法は、従来公知の試験方法が用いられる。前記ＥＳＤサージ耐用試験方法としては、例えば、Ｍａｃｈｉｎｅ  Ｍｏｄｅｌ試験法（ＭＭ試験法）、Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ試験法（ＨＢＭ試験法）等があげられる。このＭＭ試験法では、例えば、保護回路を備える半導体装置に、ＥＳＤサージを印加する回路を、スイッチを介して電気的に接続する。前記スイッチを切り替えることにより、ＥＳＤサージを被測定回路である内部回路および保護回路に印加し、内部回路が破壊されるまで、繰り返し試験を実施する。このようにして、内部回路の静電耐量を判定する。
【００１８】
本実施形態の半導体装置は、例えば、保護回路が、複数個のインダクタンス素子を備えてもよい。図３に、この半導体装置の一例の構成を示す。図３（ａ）は、この半導体装置の回路ブロック図であり、図３（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図１と同一部分には同一符号を付している。図３（ａ）および（ｂ）に示すとおり、この半導体装置３０では、保護回路３２が、２つのインダクタンス素子３４ａおよび３４ｂを備える。前記インダクタンス素子３４ａおよび３４ｂは、前述の半導体装置１０におけるインダクタンス素子１４と比較して、配線の渦巻き回数が少なく、その長さが短い。これらの点を除き、この半導体装置３０は、前述の半導体装置１０と同様の構成を有する。このようにすることで、前述の半導体装置１０で奏される効果に加えて、高い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。
【００１９】
本実施形態の半導体装置は、例えば、保護回路が、複数種類のインダクタンス素子を備えてもよい。図４に、この半導体装置の一例の構成を示す。図４（ａ）は、この半導体装置の回路ブロック図であり、図４（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図３と同一部分には同一符号を付している。図４（ａ）および（ｂ）に示すとおり、この半導体装置４０では、保護回路４２が、２つのインダクタンス素子４４ａおよび４４ｂを備える。前記インダクタンス素子４４ａと４４ｂとは、その長さが異なり、前記インダクタンス素子４４ａの方が、前記インダクタンス素子４４ｂより短い。これらの点を除き、この半導体装置４０は、前述の半導体装置３０と同様の構成を有する。このようにすることで、前述の半導体装置３０で奏される効果に加えて、広い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。
【００２０】
（実施形態２）
図５に、本実施形態の半導体装置の一例の構成を示す。図５（ａ）は、本実施形態の半導体装置の回路ブロック図であり、図５（ｂ）は、本実施形態の半導体装置が備える保護回路のレイアウト図である。前記両図において、図１と同一部分には同一符号を付している。図５（ａ）および（ｂ）に示すとおり、この半導体装置５０では、保護回路５２が、保護素子１３と、インダクタンス素子５４と、インダクタンス回路５７とを備える。前記インダクタンス素子５４は、渦巻き状にレイアウトされたスパイラルインダクタである。前記スパイラルインダクタにおいて、配線同士が交差する部分は、エアブリッジにより非接触となっている。前記インダクタンス回路５７は、インダクタンス素子５８と抵抗素子５９とを備える。前記インダクタンス素子５８と前記抵抗素子５９とは、矩形のループ状に電気的に接続されている。前記インダクタンス回路５７は、前記インダクタンス素子５４と相互誘導作用を生起可能なように、前記インダクタンス素子５４とは異なる配線層に配置されている。これらの点を除き、この半導体装置５０は、前述の半導体装置１０と同様の構成を有する。このようにすることで、ＥＳＤサージが前記信号端子に印加された際に、前記両インダクタンス素子の相互誘導作用により、サージ電流の一部は、前記インダクタンス回路に流れ、前記抵抗素子に消費される。この結果、本実施形態の半導体装置では、前述の半導体装置１０で奏される効果に加えて、前記インダクタンス素子を短くできるため、さらに保護素子を小型化可能である。なお、本実施形態の半導体装置では、保護回路が、３個のインダクタンス回路を備えているが、本発明は、この例には限定されない。また、図５（ａ）では、記載を簡潔にするため、インダクタンス回路を１つのみ記載している。
【００２１】
前記抵抗素子は、従来公知のものが使用でき、例えば、ポリシリコンに代表される半導体を用いた拡散またはイオン注入により作製した抵抗素子、金属膜を用いた抵抗素子等があげられる。
【００２２】
本実施形態の半導体装置は、例えば、保護回路が、複数個のインダクタンス回路を備えてもよい。図６に、この半導体装置の一例の構成を示す。図６（ａ）は、この半導体装置の回路ブロック図であり、図６（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図５と同一部分には同一符号を付している。図６（ａ）および（ｂ）に示すとおり、この半導体装置６０では、保護回路６２が、保護素子１３と、インダクタンス素子６４と、インダクタンス回路６７とを備える。前記インダクタンス回路６７は、インダクタンス素子６８と抵抗素子６９とを備える。前記インダクタンス回路６７は、前述のインダクタンス回路５７と比較して、そのループ長が短く、多数配置されている。これらの点を除き、この半導体装置６０は、前述の半導体装置５０と同様の構成を有する。このようにすることで、前述の半導体装置５０で奏される効果に加えて、高い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。なお、図６（ｂ）では、記載を簡潔にするために、各インダクタンス回路におけるインダクタンス素子および抵抗素子に符号を付していない。
【００２３】
本実施形態の半導体装置は、例えば、保護回路が、複数種類のインダクタンス回路を備えてもよい。図７に、この半導体装置の一例の構成を示す。図７（ａ）は、この半導体装置の回路ブロック図であり、図７（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図６と同一部分には同一符号を付している。図７（ａ）および（ｂ）に示すとおり、この半導体装置７０では、保護回路７２が、保護素子１３と、インダクタンス素子７４と、インダクタンス回路７７とを備える。前記インダクタンス回路７７は、インダクタンス素子７８と抵抗素子７９とを備える。前記インダクタンス回路７７は、前述のインダクタンス回路６７と比較して、そのループ長が異なり、３種類のループ長を有する。この３種類のインダクタンス回路７７は、この単位で、前記インダクタンス素子７４とは異なる配線層に配置されている。これらの点を除き、この半導体装置７０は、前述の半導体装置６０と同様の構成を有する。このようにすることで、前述の半導体装置６０で奏される効果に加えて、広い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。
【００２４】
前述のとおり、本発明の半導体装置は、ＥＳＤサージ保護機能を損なうことなく小型化可能であり、広い分野に適用可能である。
【実施例】
【００２５】
つぎに、本発明の実施例について参考例と併せて説明する。なお、本発明は、下記の実施例および参考例によってなんら限定ないし制限されない。
【００２６】
［実施例１］
〔半導体装置の作製〕
図５に示す半導体装置を作製した。すなわち、まず、保護素子１３と、１２．８ｎＨのインダクタンス素子５４とを直列に接続した。インダクタンス回路５７を、前記インダクタンス素子５４と相互誘導作用を生起するように配置した。このようにして、保護回路５２を作製した。前記インダクタンス回路５７は、１２．８ｎＨのインダクタンス素子５８と１００Ωの抵抗素子５９とが、ループ状に電気的に接続されて構成されている。この両インダクタンス素子における相互誘導作用係数ｋは、０．４５である。超高周波半導体を搭載した回路を、内部回路１１とした。この保護回路５２とこの内部回路１１とを、信号端子１５と接地端子１６との間に電気的に並列に接続した。このようにして、本実施例の半導体装置を作製した。
【００２７】
〔半導体装置のＭＭ試験用回路の作製〕
本実施例の半導体装置のＭＭ試験を実施するために、図８に示す回路を作製した。同図において、図５と同一部分には同一符号を付している。すなわち、まず、電源８１と容量８２とを、スイッチ８３を介して電気的に接続して回路を作製した。この回路を１５０ｎＨのインダクタンス素子８４と８Ωの抵抗素子８９とを介して、本実施例の半導体装置に電気的に接続した。このようにして、ＭＭ試験用回路を作製した。
【００２８】
〔ＭＭ試験の実施〕
前記電源８１と前記容量８２とを電気的に接続した。この時の容量を、２００ｐＦとした。この状態で、前記スイッチ８３を、本実施例の半導体装置側に切り替えた。このようにすることで、急激に立ち上がる放電電流が、被測定回路である内部回路１１と保護回路５２に入力（印加）された。
【００２９】
［参考例１］
図９に示すように、保護回路５２に代えて、保護回路１３３としたこと以外は、実施例１と同様にして、参考例１の半導体装置を作製した。この保護回路１３３では、保護素子として、実施例１で用いた保護素子と同様のものを用いた。この半導体装置を接続したこと以外は、実施例１と同様にして、ＭＭ試験用回路を作製し、ＭＭ試験を実施した。
【００３０】
図１０に、実施例１および参考例１の半導体装置のＭＭ試験のシミュレーションを実施した結果における、保護素子に流れた電流の波形を示す。また、図１１に、同シミュレーションを実施した結果における、保護素子に印加された電圧の波形を示す。また、図１２に、同シミュレーションを実施した結果における、保護素子に印加される電力の波形を示す。図１０から図１２において、実線の波形は、実施例１の波形であり、破線の波形は参考例１の波形である。図１０から１２に示すとおり、実施例１と参考例１とで、保護素子に印加される電圧に大きな差は見られない。一方、実施例１では、前述の両インダクタンス素子の相互誘導作用により、保護回路に流れるサージ電流の一部が、前記インダクタンス回路に流れ、前記抵抗素子に消費されたことにより、保護素子に流れた電流が大きく減少した。このため、実施例１では、保護素子に印加される電力が大きく減少した。このように、本発明では、保護素子の破壊等を防ぎ、ＥＳＤサージ保護機能を損なうことなく、保護素子を小型化可能である。この結果、本発明の半導体装置は、小型化可能である。また、本発明の半導体装置では、保護回路とインダクタンス素子とが、直列に電気的に接続されているため、例えば、信号の遅延時間増大等による高周波作動特性の劣化を最小限に抑えることができる。
【符号の説明】
【００３１】
１０、３０、４０、５０、６０、７０    半導体装置
１１    内部回路
１２、３２、４２、５２、６２、７２    保護回路
１３    保護素子
１４、３４ａ、３４ｂ、４４ａ、４４ｂ、５４、６４、７４    インダクタンス素子
１５    信号端子（外部端子）
１６    接地端子
５７、６７、７７    インダクタンス回路
５８、６８、７８    インダクタンス素子
５９、６９、７９    抵抗素子
８１    電源
８２    容量
８３    スイッチ
８４    インダクタンス素子
８９    抵抗素子
１３０、１４０、１５０、１６０    従来の半導体装置
１３１    内部回路
１３３    保護回路
１３５    入力端子
１３６    接地端子
１４９    抵抗素子
１５４、１６４    インダクタンス素子
１６７    インダクタンス回路
１６８    インダクタンス素子
１６９    抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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