(57)【特許請求の範囲】
【請求項１】
プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２インヒビットストリングと第３インヒビットストリングとを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに連結される共通ソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、
前記プログラムストリングと連結される前記第２インヒビットストリングを前記インヒビットビットラインに印加される電圧でプリチャージする段階と、
前記共通ソースラインに第１電圧を印加して同一の選択ラインによって前記プログラムストリングと連結されない前記第３インヒビットストリングのチャンネルをプリチャージする段階と、
ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングする段階と、を有することを特徴とするチャンネルのプリチャージ方法。
【請求項２】
第１ストリング選択ラインによって前記プログラムストリングと前記第２インヒビットストリングとが連結され、第２ストリング選択ラインによって前記第１インヒビットストリングと前記第３インヒビットストリングとが連結されることを特徴とする請求項１に記載のチャンネルのプリチャージ方法。
【請求項３】
第１接地選択ラインによって前記プログラムストリングと前記第２インヒビットストリングとが連結され、第２接地選択ラインによって前記第１インヒビットストリングと前記第３インヒビットストリングとが連結されることを特徴とする請求項２に記載のチャンネルのプリチャージ方法。
【請求項４】
前記プログラムビットラインには０Ｖが供給され、前記インヒビットビットラインには電源電圧が供給されることを特徴とする請求項３に記載のチャンネルのプリチャージ方法。
【請求項５】
前記第１ストリング選択ラインに含まれる第１ストリング選択トランジスターと前記第２接地選択ラインに含まれる第２接地選択トランジスターとは、ターンオンされ、
前記第２ストリング選択ラインに含まれる第２ストリング選択トランジスターと前記第１接地選択ラインに含まれる第１接地選択トランジスターとは、ターンオフされることを特徴とする請求項４に記載のチャンネルのプリチャージ方法。
【請求項６】
第１電圧を前記共通ソースラインに供給して前記第１インヒビットストリングのチャンネルをプリチャージする段階を更に含むことを特徴とする請求項３に記載のチャンネルのプリチャージ方法。
【請求項７】
前記プログラムビットラインには０Ｖが供給され、前記インヒビットビットラインには電源電圧が供給されることを特徴とする請求項６に記載のチャンネルのプリチャージ方法。
【請求項８】
前記第１ストリング選択ラインに含まれる第１ストリング選択トランジスターと前記第２接地選択ラインに含まれる第２接地選択トランジスターとは、ターンオンされ、
前記第２ストリング選択ラインに含まれる第２ストリング選択トランジスターと前記第１接地選択ラインに含まれる第１接地選択トランジスターとは、ターンオフされることを特徴とする請求項７に記載のチャンネルのプリチャージ方法。
【請求項９】
プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２インヒビットストリングと第３インヒビットストリングとを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに個別的にソースを提供する複数のソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、
対応するソースラインに第１電圧を印加して同一の選択ラインによって前記プログラムストリングと連結されない前記第３インヒビットストリングのチャンネルをプリチャージする段階と、
第２電圧を対応するソースラインに供給して前記第２インヒビットストリングのチャンネルをプリチャージする段階と、
ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングする段階と、を有することを特徴とするチャンネルのプリチャージ方法。
【請求項１０】
前記プログラムビットラインには０Ｖが供給され、前記インヒビットビットラインには電源電圧が供給されることを特徴とする請求項９に記載のチャンネルのプリチャージ方法。
【請求項１１】
第１ストリング選択ラインによって前記プログラムストリングと前記第２インヒビットストリングとが連結され、第２ストリング選択ラインによって前記第１インヒビットストリングと前記第３インヒビットストリングとが連結され、接地選択ラインによって前記プログラムストリングと前記第２インヒビットストリングとが連結され、前記接地選択ラインによって前記第１インヒビットストリングと前記第３インヒビットストリングとが連結され、
前記第１ストリング選択ラインに含まれる第１ストリング選択トランジスターと前記接地選択ラインに含まれる接地選択トランジスターとは、ターンオンされ、
前記第２ストリング選択ラインに含まれる第２ストリング選択トランジスターはターンオフされ、前記接地選択ラインに含まれる接地選択トランジスターはターンオンされることを特徴とする請求項１０に記載のチャンネルのプリチャージ方法。
【請求項１２】
前記第２電圧は、電源電圧と同一であることを特徴とする請求項１１に記載のチャンネルのプリチャージ方法。
【請求項１３】
プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２インヒビットストリングと第３インヒビットストリングとを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに連結される共通ソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、
前記共通ソースラインに第１電圧を印加して前記第１インヒビットストリングのチャンネルをプリチャージする段階と、
前記インヒビットビットラインに第２電圧を印加して前記第２インヒビットストリングのチャンネルをプリチャージする段階と、
ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングする段階と、を有することを特徴とするチャンネルのプリチャージ方法。
【請求項１４】
第１ストリング選択ラインによって前記プログラムストリングと前記第２インヒビットストリングとが連結され、第２ストリング選択ラインによって前記第１インヒビットストリングと前記第３インヒビットストリングとが連結されることを特徴とする請求項１３に記載のチャンネルのプリチャージ方法。
【請求項１５】
第１接地選択ラインによって前記プログラムストリングと前記第２インヒビットストリングとが連結され、第２接地選択ラインによって前記第１インヒビットストリングと前記第３インヒビットストリングとが連結されることを特徴とする請求項１４に記載のチャンネルのプリチャージ方法。
【請求項１６】
前記プログラムビットラインには０Ｖが供給され、前記インヒビットビットラインには電源電圧が供給されることを特徴とする請求項１５に記載のチャンネルのプリチャージ方法。
【請求項１７】
前記第１ストリング選択ラインに含まれる第１ストリング選択トランジスターと前記第２接地選択ラインに含まれる第２接地選択トランジスターとは、ターンオンされ、
前記第２ストリング選択ラインに含まれる第２ストリング選択トランジスターと前記第１接地選択ラインに含まれる第１接地選択トランジスターとは、ターンオフされることを特徴とする請求項１６に記載のチャンネルのプリチャージ方法。
【請求項１８】
前記第２電圧は、電源電圧と同一であることを特徴とする請求項１７に記載のチャンネルのプリチャージ方法。
【請求項１９】
プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２インヒビットストリングと第３インヒビットストリングとを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに連結される共通ソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、
前記共通ソースラインに第１電圧を印加して前記第１インヒビットストリングのチャンネルをプリチャージする段階と、
前記インヒビットビットラインに第２電圧を印加して前記第２インヒビットストリングのチャンネルをプリチャージする段階と、
前記共通ソースラインに第１電圧を印加して前記第３インヒビットストリングのチャンネルをプリチャージする段階と、
ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングする段階と、を有することを特徴とするチャンネルのプリチャージ方法。
【請求項２０】
前記プログラムビットラインには０Ｖが供給され、前記インヒビットビットラインには電源電圧が供給されることを特徴とする請求項１９に記載のチャンネルのプリチャージ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に関し、より詳細には、３次元半導体メモリー装置の、チャンネルをプリチャージする方法に関する。
【背景技術】
【０００２】
消費者が要求する優秀な性能、及び低廉な価格を充足させるために半導体装置の集積度を増大させることが要求されている。半導体メモリー装置の集積度は、製品の価格を決定する重要な要因である。従って、増大した集積度が特に要求されている。２次元、又は平面的半導体メモリー装置の場合、その集積度は、単位メモリーセルの占有面積によって主に決定される。従って、集積度は、微細パターンを形成する技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには、越高価な装備が必要であり、２次元半導体メモリー装置の集積度は、増大するのにも相変らず制約的である。
【０００３】
このような制約を克服するために、３次元的に配列されるメモリーセルを具備する３次元半導体メモリー装置が提案されている。しかし、３次元半導体メモリーの具現のためにはビット当たり製造費用を２次元半導体メモリー装置のそれより縮めることができる技術が要求される。更に、３次元で形成されるメモリーセルの制御のためには３次元で最適化された制御方法、及び制御手段が具備されなければならない。
【０００４】
特に、３次元半導体メモリー装置のプログラム動作において、複雑なラインの制御を効果的に実行して信頼性の高い製品を具現するための技術が要求される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許公開第１０−２００８−００１２６６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、プログラムディスターバンス（Ｐｒｏｇｒａｍ  Ｄｉｓｔｕｒｂａｎｃｅ）を抑制できる３次元半導体メモリー装置のチャンネルをプリチャージする方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の一特徴による半導体メモリー装置のチャンネルをプリチャージする方法は、プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２インヒビットストリングと第３インヒビットストリングとを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに連結される共通ソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、前記プログラムストリングと連結される前記第２インヒビットストリングを前記インヒビットビットラインに印加される電圧でプリチャージする段階と、前記共通ソースラインに第１電圧を印加して同一の選択ラインによって前記プログラムストリングと連結されない前記第３インヒビットストリングのチャンネルをプリチャージする段階と、ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングする段階と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明の一特徴による半導体メモリー装置のチャンネルをプリチャージする方法は、プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２インヒビットストリングと第３インヒビットストリングとを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに個別的にソースを提供する複数のソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、対応するソースラインに第１電圧を印加して同一の選択ラインによって前記プログラムストリングと連結されない前記第３インヒビットストリングのチャンネルをプリチャージする段階と、第２電圧を対応するソースラインに供給して前記第２インヒビットストリングのチャンネルをプリチャージする段階と、ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングする段階と、を有することを特徴とする。
【０００８】
上記目的を達成するためになされた本発明の他の特徴による半導体メモリー装置のチャンネルをプリチャージする方法は、プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２及び第３インヒビットストリングを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに連結される共通ソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、前記共通ソースラインに第１電圧を印加して前記第１インヒビットストリングのチャンネルをプリチャージする段階と、前記インヒビットビットラインに第２電圧を印加して前記第２インヒビットストリングのチャンネルをプリチャージする段階と、ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングさせる段階と、を有する。
【０００９】
上記目的を達成するためになされた本発明の更に他の特徴による半導体メモリー装置のチャンネルをプリチャージする方法は、プログラムビットラインに連結されるプログラムストリングと第１インヒビットストリングとを含む第１セルグループと、インヒビットビットラインに連結される第２インヒビットストリングと第３インヒビットストリングとを含む第２セルグループと、前記プログラムストリング及び第１〜第３インヒビットストリングに連結される共通ソースラインと、を含む半導体メモリー装置のチャンネルをプリチャージする方法であって、前記共通ソースラインに第１電圧を印加して前記第１インヒビットストリングのチャンネルをプリチャージする段階と、前記インヒビットビットラインに第２電圧を印加して前記第２インヒビットストリングのチャンネルをプリチャージする段階と、前記共通ソースラインに第１電圧を印加して前記第３インヒビットストリングのチャンネルをプリチャージする段階と、ワードライン電圧を前記プログラムストリング及び第１〜第３インヒビットストリングに印加して前記プリチャージされたチャンネルをブースティングする段階と、を有する。
【発明の効果】
【００１０】
本発明による３次元半導体メモリー装置のチャンネルをプリチャージする方法によれば、プログラムのために選択されたビットラインを共有するストリングのチャンネルブースティング効率を向上させることができる。その結果、プログラムディスターバンスが効果的に遮断されて高いデータ信頼性を有する３次元半導体メモリー装置を具現できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による半導体メモリー装置を示すブロック図である。
【図２】本発明の一実施形態による図１のセルアレイを示す回路図である。
【図３】本発明の一実施形態による図１のセルアレイを示す斜視図である。
【図４】図２に示したセルアレイの一部分を示す回路図である。
【図５】図４に示した回路のバイアス条件を示す表である。
【図６】プログラムビットラインに接続されたセルストリングのバイアス手順を示すタイミング図である。
【図７】インヒビットビットラインに連結されるセルストリングのバイアス方法を示すタイミング図である。
【図８】本発明の他の実施形態によるプログラム方法を示すタイミング図である。
【図９】本発明の他の実施形態によるプログラム方法を示すタイミング図である。
【図１０】本発明の他の実施形態によるプログラム方法を示すタイミング図である。
【図１１】本発明の他の実施形態による３次元半導体メモリー装置の構造を示す斜視図である。
【図１２】図１１に示す３次元半導体メモリー装置を示す回路図である。
【図１３】本発明の他の実施形態によるプログラム方法を適用する３次元半導体メモリー装置を示す斜視図である。
【図１４】本発明の他の実施形態によるプログラム方法を適用する３次元半導体メモリー装置を示す斜視図である。
【図１５】本発明の他の実施形態による３次元半導体メモリー装置の構造を示す斜視図である。
【図１６】図１５の回路図に適用されるバイアス条件を示す表である。
【図１７】本発明の一実施形態による不揮発性メモリー装置を含むメモリーシステムを示す図面である。
【図１８】本発明の一実施形態による不揮発性メモリー装置を含むコンピュータシステムを示す図面である。
【発明を実施するための形態】
【００１２】
上述の一般的な説明及び次の詳細な説明は全て例示的なことであり、本発明の付加的な説明として提供するものである。参照符号を本発明の望ましい実施形態で詳細に示し、その他の実施形態でも参照図面に示す。可能である幾つかの場合にも、同一参照番号を同一又は類似の部分を参照するために説明、及び図面に使用する。
【００１３】
本明細書において、何れかの膜が他の膜又は基板の上にあると言及する場合に、それは、他の膜又は基板上に直接形成することができるか、或いはそれらの間に第３の膜が介在し得ることを意味する。また、図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張している。また、本明細書の多様な実施形態において、第１、第２、第３等の用語を多様な領域、膜等を説明するために使用するが、これらの領域、膜等はこのような用語によって限定されない。これらの用語は、単なる所定領域又は膜を、他の領域又は膜と区別するために使用するものである。従って、何れかの実施形態で第１膜質と称する膜質が他の実施形態では第２膜質と称することができる。ここで説明し、例示する各々の実施形態は、その相補的な実施形態も含む。
【００１４】
以下では、ナンド型（ＮＡＮＤ  ｔｙｐｅ）フラッシュメモリー装置を本発明の特徴及び機能を説明するための一例として使用する。しかし、この技術分野に熟練した者は、ここに記載した内容によって、本発明の他の長所及び性能を容易に理解することができる。本発明は、他の実施形態を通じて更に具現するか、或いは適用することができる。その上、詳細な説明は、本発明の範囲、技術的思想、そして他の目的から逸脱しないで、単なる観点及び応用によって修正するか、或いは変更できる。また、本発明の実施形態で‘充電’と‘プリチャージ’という用語を混用して使用することがあるが、実質的に同一の意味に解釈できる。
【００１５】
以下、本発明の半導体メモリー装置のチャンネルをプリチャージする方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１６】
図１は、本発明の一実施形態による半導体メモリー装置１００を示すブロック図である。図１を参照すると、本実施形態による半導体メモリー装置１００は、セルアレイ１１０を含む。セルアレイ１１０は、３次元的に配列されるメモリーセルを含む。そして、半導体メモリー装置１００は、３次元的に配列されたセルアレイ１１０にデータを書込むか、或いは読出すためのデコーダー１２０、ページバッファー１３０、入出力バッファー１４０、制御ロジック１５０、そして電圧発生器１６０を含む。
【００１７】
セルアレイ１１０は、複数のナンド型セルストリング（ＮＡＮＤ  Ｃｅｌｌ  Ｓｔｒｉｎｇ）を含む。各々のセルストリングは、垂直又は水平方向にチャンネルを形成できる。図１では、例として、垂直方向にチャンネルを形成する垂直構造のセルストリングを示している。セルアレイ１１０には複数のワードラインを垂直方向に積層できる。各々のワードラインは、セルストリングに含まれるメモリーセルの制御ゲートを構成する。この場合、メモリーセルのチャンネルは、垂直方向に（例えば、セルストリングＣＳＴＲと平行するように）形成することができる。
【００１８】
本発明のセルアレイ１１０の配列によると、何れか１つのビットライン（Ｂｉｔ  Ｌｉｎｅ）を共有するセルストリング各々を個別的に選択できる。個別的に選択される各々のセルストリングは、互いに電気的に分離された複数の接地選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ）に連結される。従って、接地選択ラインＧＳＬの制御を通じて１つのビットラインを共有するセルストリング各々のチャンネルは、選択的にプリチャージできる。例えば、プログラムのために０Ｖが印加されるビットライン（以下、プログラムビットラインと称する）には複数のセルストリングが連結される。しかし、プログラムビットラインに連結されるセルストリングの中でもプログラムインヒビット（Ｐｒｏｇｒａｍ  Ｉｎｈｉｂｉｔ）されるストリング（以下、インヒビットストリングと称する）が存在し得る。このようなインヒビットストリングのチャンネル電位は、ワードラインにプログラム電圧Ｖｐｇｍが印加される時、十分にブースティング（Ｂｏｏｓｔｉｎｇ）されなければならない。この場合、共通ソースラインＣＳＬを通じてインヒビットストリング（Ｉｎｈｉｂｉｔ  Ｓｔｒｉｎｇ）のチャンネルをプログラム動作の以前に予め充電できると、チャンネルのブースティング効率は高くなる。
【００１９】
デコーダー１２０は、アドレス（Ａｄｄｒｅｓｓ、図示せず）をデコーディングしてセルアレイ１１０のワードラインの中の何れか１つを選択する。デコーダー１２０は、セルアレイ１１０の選択されたワードラインに電圧発生器１６０から供給されるワードライン電圧ＶＷＬを伝達する。例えば、プログラム動作モードで、デコーダー１２０は、選択されたワードラインにはプログラム電圧Ｖｐｇｍを、非選択ワードラインにはパス電圧Ｖｐａｓｓを供給する。また、デコーダー１２０は、選択ラインＳＳＬ＜ｉ＞、ＧＳＬ＜ｉ＞（ｉは、１以上の整数）に選択電圧を供給する。選択ラインＳＳＬ＜ｉ＞、ＧＳＬ＜ｉ＞（ｉは、１以上の整数）に供給される選択電圧によってセルアレイ１１０の選択された層で選択されたセルがアクセスされる。
【００２０】
プログラム動作の時、インヒビットストリングの中にはビットラインを通じて供給される電圧でチャンネルがプリチャージされないものが存在する。この時、デコーダー１２０は、共通ソースラインＣＳＬから供給されるプリチャージ電圧Ｖｐｒｅがインヒビットストリングのチャンネルに供給されるように接地選択ラインＧＳＬ＜ｉ＞を制御できる。インヒビットストリングのチャンネル電位は、プリチャージ電圧Ｖｐｒｅによって上昇する。そして、インヒビットストリングのチャンネル電位が特定レベルに到達すると、セルストリングの構造によってチャンネルは電気的に孤立する浮動状態に到達する。
【００２１】
ページバッファー１３０は、動作モードによって、書込みドライバーとして、又は感知増幅器として作動する。プログラム動作の時、ページバッファー１３０は、セルストリングが垂直構造に形成されたセルアレイ１１０のビットラインにプログラムされるデータに対応する電圧を伝達する。読出し動作の時、ページバッファー１３０は、選択されたメモリーセルに格納されたデータを、ビットラインを通じて感知して入出力バッファー１４０に伝達する。
【００２２】
出力バッファー１４０は、受信したデータをページバッファー１３０に伝達するか、或いはページバッファー１３０から提供されたデータを外部に出力する。入出力バッファー１４０は、入力されるアドレス、又は命令語を制御ロジック１５０やデコーダー１２０に伝達する。
【００２３】
制御ロジック１５０は、入出力バッファー１４０から伝えられる命令語に応答して、プログラム、読出し、そして消去動作モードを実行するための制御動作を実行する。制御ロジック１５０は、プログラム動作の時、セルアレイ１１０の共通ソースラインＣＳＬにインヒビットストリングのチャンネルを充電するためのプリチャージ電圧Ｖｐｒｅを生成するように電圧発生器１６０を制御する。動作モードによって、制御ロジック１５０は、ビットラインＢＬ＜０＞〜ＢＬ＜ｎ−１＞を通じてデータを書込むか、或いは感知するようにページバッファー１３０を制御する。
【００２４】
電圧発生器１６０は、制御ロジック１５０の制御によって、各々のワードラインに供給される多様な種類のワードライン電圧と、メモリーセルが形成されたバルク（例えば、ウェル領域）に供給される電圧を発生する。各々のワードラインに供給されるワードライン電圧としては、プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、読出し電圧Ｖｒｅａｄなどがある。電圧発生器１６０は、プログラム動作の時にインヒビットストリングのチャンネルを充電するためのプリチャージ電圧Ｖｐｒｅを生成する。そして、電圧発生器１６０は、ストリング選択ラインＳＳＬ＜ｉ＞と接地選択ラインＧＳＬ＜ｉ＞とに供給される電圧を生成する。接地選択ラインＧＳＬ＜ｉ＞に供給される選択電圧と共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅは、効果的にインヒビットストリングのチャンネルを浮動させることができるレベルとして定義される。
【００２５】
図２は、本発明の一実施形態による図１のセルアレイ１１０を示す回路図である。図２を参照すると、本発明のセルアレイ１１０は、上部にＹ方向に形成された複数のビットラインＢＬ＜０＞〜ＢＬ＜２＞が含まれる。そして、下部のＸＹ平面には共通ソースラインＣＳＬが形成される。複数のセルストリングＣＳＴＲは、複数のビットラインＢＬ＜０＞〜ＢＬ＜２＞と共通ソースラインＣＳＬとの間でＺ方向に形成される。
【００２６】
１つのビットラインＢＬ＜１＞に連結されるセルストリングに対する説明を通じてセルアレイ１１０の特徴を説明する。ビットラインＢＬ＜１＞に連結されるセルストリングＣＳＴＲの各々は、ストリング選択トランジスターＳＳＴを含む。ストリング選択トランジスターＳＳＴによって、セルストリングは、ビットラインＢＬ＜１＞と電気的に連結又は遮断される。そして、ビットラインＢＬ＜１＞に連結されるセルストリングＣＳＴＲの各々は、接地選択トランジスターＧＳＴを含む。接地選択トランジスターＧＳＴによって、セルストリングＣＳＴＲは、共通ソースラインＣＳＬと電気的に連結又は遮断される。そして、ストリング選択トランジスターＳＳＴと接地選択トランジスターＧＳＴとの間には直列連結されたメモリーセルトランジスターＭＣＴがＺ方向に連結される。
【００２７】
本実施形態によるセルアレイ１１０で、ワードラインＷＬ＜３＞は、１つの層（Ｌａｙｅｒ）に含まれるメモリーセルトランジスターに共通に連結される。そして、ワードラインＷＬ＜０＞〜ＷＬ＜２＞の各々は、対応する層（Ｌａｙｅｒ）のメモリーセルトランジスターに共通に連結される。従って、１つの層に含まれるメモリーセルトランジスターは、同一のワードライン電圧を受取らない。プログラム動作の時、ワードラインＷＬ＜０＞〜ＷＬ＜３＞の中で選択された何れか１つにはプログラム電圧Ｖｐｇｍが印加され、残りの非選択ワードラインにはパス電圧Ｖｐａｓｓが印加される。従って、選択されたワードラインに対応する層の全てのメモリーセルには、プログラム電圧Ｖｐｇｍが供給される。
【００２８】
反面、１つの層に形成されるストリング選択トランジスターＳＳＴは、複数のストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜２＞に連結される。プログラム動作の時、０Ｖが印加されるプログラムビットラインＢＬ＜１＞には、複数のセルストリングが連結される。以下では、プログラム動作の時、０Ｖが印加されるビットラインをプログラムビットライン（Ｐｒｏｇｒａｍ  Ｂｉｔ  Ｌｉｎｅ）、電源電圧Ｖｃｃが印加されるビットラインをインヒビットビットライン（Ｉｎｈｉｂｉｔ  Ｂｉｔ  Ｌｉｎｅ）と称する。プログラムビットラインＢＬ＜１＞に連結される複数のセルストリングの中には、プログラムビットラインＢＬ＜１＞とチャンネルが電気的に連結されなければならないストリング（以下、プログラムストリング）が存在し得る。また、プログラムビットラインＢＬ＜１＞に連結される複数のセルストリングの中にはプログラムビットラインＢＬ＜１＞とチャンネルが電気的に遮断されなければならないストリング（以下、インヒビットストリング）が存在し得る。インヒビットストリングとプログラムストリングとを選択するために各々Ｘ方向に延長される複数のストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜２＞が形成される。
【００２９】
特に、本発明の垂直ストリング構造を有するセルアレイ１１０は、接地選択トランジスターＧＳＴを個別的に制御するための接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜２＞を含む。プログラムビットラインＢＬ＜１＞に連結される複数のセルストリングの中にはインヒビットストリングが存在し得る。しかし、このようなインヒビットストリングのチャンネルは、ビットラインを通じては基本的に充電することができない。従って、選択されたワードラインにプログラム電圧が印加される時点にインヒビットストリングのチャンネル電位が十分にブースティングできないこともある。この場合にプログラムディスターバンス（Ｐｒｏｇｒａｍ  Ｄｉｓｔｕｒｂａｎｃｅ）が生じ得る。
【００３０】
しかし、本発明の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜２＞の構造によって、プログラムビットラインに連結されるインヒビットストリングのチャンネルが充電できる。即ち、共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅを、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜２＞のスイッチングによって、セルストリングのチャンネルに選択的に伝えることができる。各々電気的に分離された接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜２＞は、ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜２＞と共にＸ方向に延長される。従って、接地選択トランジスターＧＳＴの各々は、独立的に制御できる。
【００３１】
上述したワードライン構造は、本発明の特徴を説明するための例示にすぎない。１つの層に含まれるメモリーセルの中で、一部は電気的に分離された他のワードラインに連結することができる。
【００３２】
ここで、相互に直角をなすＸ、Ｙ、Ｚ方向を各々３次元の垂直構造セルアレイ１１０を説明するために例示的に示した。しかし、Ｘ、Ｙ、Ｚ方向が相互に直角をなす場合のみに本発明の構造が限定されるものではない。
【００３３】
図３は、本発明の一実施形態による図１のセルアレイ１１０を示す斜視図である。図３を参照すると、この実施形態による３次元半導体メモリー装置１００のセルアレイ１１０は、共通ソースラインＣＳＬ、複数のビットラインＢＬ＜０＞〜ＢＬ＜３＞、及び共通ソースラインＣＳＬとビットラインＢＬ＜０＞〜ＢＬ＜３＞との間に配列される複数のセルストリングＣＳＴＲを含む。
【００３４】
共通ソースラインＣＳＬは、基板１１１上に配置される導電性薄膜、又は基板１１１の内に形成される不純物領域であり得る。或いは、共通ソースラインＣＳＬは、本発明の目的を達成するために基板１１１上に配置される他の物質で形成することができる。ビットラインＢＬ＜０＞〜ＢＬ＜３＞は、基板１１１から離隔されて、その上部に配置される導電性パターン（例えば、金属ライン）であり得る。２次元的に配列されるビットラインＢＬ＜０＞〜ＢＬ＜３＞の各々には、複数のセルストリングＣＳＴＲが並列に連結される。従って、セルストリングＣＳＴＲは、共通ソースラインＣＳＬ、又は基板１１１上に２次元的に配列される。
【００３５】
セルストリングＣＳＴＲの各々は、共通ソースラインＣＳＬに接続する接地選択トランジスターＧＳＴ、ビットラインＢＬ＜０＞〜ＢＬ＜３＞に接続するストリング選択トランジスターＳＳＴ、接地及びストリング選択トランジスターＧＳＴ、ＳＳＴとの間に配置される複数のメモリーセルトランジスターＭＣＴで構成され得る。接地選択トランジスターＧＳＴ、ストリング選択トランジスターＳＳＴ、及びメモリーセルトランジスターＭＣＴは、直列に連結することができる。従って、共通ソースラインＣＳＬとビットラインＢＬ＜０＞〜ＢＬ＜３＞との間に配置される、複数の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜６＞、複数のワードラインＷＬ＜０＞〜ＷＬ＜３＞、及び複数のストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６を、接地選択トランジスターＧＳＴ、メモリーセルトランジスターＭＣＴ、及びストリング選択トランジスターＳＳＴのゲート電極として各々使用することができる。
【００３６】
全ての接地選択トランジスターＧＳＴは、基板１１１から実質的に同一の距離に配置することができる。そして、これらのゲート電極は、Ｙ方向に対して複数の導電体に分離された形態で形成される。即ち、複数の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜６＞の各々は、ビットラインＢＬ＜０＞〜ＢＬ＜３＞とは、交差するように形成される。従って、複数の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜６＞の各々には、異なる電圧を供給することができる。
【００３７】
共通ソースラインＣＳＬから実質的に同一の距離に配置される複数のメモリーセルトランジスターＭＣＴのゲート電極は、ワードラインＷＬ＜０＞〜ＷＬ＜３＞の中の１つに共通に連結されて等電位状態であり得る。このために、ワードラインＷＬ＜０＞〜ＷＬ＜３＞の各々は、基板１１１の上部面に平行した平板形状、又は櫛形状の導電パターンであり得る。一方、１つのセルストリングＣＳＴＲは、共通ソースラインＣＳＬからの距離が異なる複数のメモリーセルトランジスターＭＣＴで構成される。従って、共通ソースラインＣＳＬとビットラインＢＬ＜０＞〜ＢＬ＜３＞との間には多層のワードラインＷＬ＜０＞〜ＷＬ＜３＞が配置される。
【００３８】
セルストリングＣＳＴＲの各々は、共通ソースラインＣＳＬから垂直するように延びてビットラインＢＬ＜０＞〜ＢＬ＜３＞に接続する半導体柱（ＰＬ：Ｐｉｌｌａｒ）を含むことができる。半導体柱ＰＬは、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜６＞、及びワードラインＷＬ＜０＞〜ＷＬ＜３＞を貫通するように形成することができる。なお、半導体柱ＰＬは、本体部Ｂ、及び本体部Ｂの一端又は両端に形成される不純物領域を含むことができる。例えば、ドレーン領域Ｄを、図３に示すように、半導体柱ＰＬの上端（即ち、本体部ＢとビットラインＢＬ＜０＞〜ＢＬ＜３＞との間）に形成することができる。半導体柱ＰＬの周囲には半導体柱ＰＬを絶縁させるための接地絶縁体ＧＩを形成することができる。
【００３９】
一方、ワードラインＷＬ＜０＞〜ＷＬ＜３＞と半導体柱ＰＬとの間には情報格納膜を配置することができる。一実施形態として、情報格納膜は電荷格納膜であり得る。例えば、情報格納膜は、タラップ絶縁膜、浮動ゲート電極、又は導電性ナノドット（Ｃｏｎｄｕｃｔｉｖｅ  Ｎａｎｏ  Ｄｏｔｓ）を含む絶縁膜の中の何れか１つであり得る。
【００４０】
各々の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜６＞と半導体柱ＰＬとの間、又はストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞と半導体柱ＰＬとの間には、接地選択トランジスターＧＳＴ、又はストリング選択トランジスターＳＳＴのゲート絶縁膜として使われる誘電膜を配置することができる。接地及びストリング選択トランジスターＧＳＴ、ＳＳＴの中の少なくとも１つのゲート絶縁膜は、メモリーセルトランジスターＭＣＴの情報格納膜と同一の物質で形成される。しかし、通常的なＭＯＳＦＥＴに使われるためのゲート絶縁膜（例えば、シリコン酸化膜）であり得る。
【００４１】
接地及びストリング選択トランジスターＧＳＴ、ＳＳＴ、そしてメモリーセルトランジスターＭＣＴは、半導体柱ＰＬをチャンネル領域として使用する金属酸化物電界効果トランジスターＭＯＳＦＥＴであり得る。他の実施形態として、半導体柱ＰＬは、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜６＞、ワードラインＷＬ＜０＞〜ＷＬ＜３＞、及びストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞と共に、ＭＯＳキャパシタンス（ＭＯＳ  Ｃａｐａｃｉｔｏｒ）を構成できる。この場合、接地選択トランジスターＧＳＴ、メモリーセルトランジスターＭＣＴ、及びストリング選択トランジスターＳＳＴは、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜６＞、ワードラインＷＬ＜０＞〜ＷＬ＜３＞、及びストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞からのフリンジ電界（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ）により形成される反転領域（Ｉｎｖｅｒｓｉｏｎ  Ｌａｙｅｒ）を共有することによって電気的に連結することができる。
【００４２】
一方、上述した実施形態によると、ビットラインＢＬ＜０＞〜ＢＬ＜３＞とストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞は、交差するように形成される。この場合、所定のセルストリングと所定のビットラインとの間の電気的連結（以下、選択的連結）は、ビットラインＢＬ＜０＞〜ＢＬ＜３＞とストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜３＞の各々に印加される電圧により制御できる。
【００４３】
以上の図２及び図３を参照して説明した実施形態によると、セルアレイ１１０は、１つの平板に個別的に制御可能な複数の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜ｍ−１＞（ｍは自然数）を含む。このような構造は、ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜ｍ−１＞と類似の形態である。従って、プログラムビットラインに連結される複数のセルストリングの中でインヒビットストリングのチャンネルを、共通ソースラインＣＳＬを通じて充電できる。
【００４４】
このような構造を通じて垂直構造に形成された全てのインヒビットストリングのチャンネルをビットライン又は共通ソースラインＣＳＬによって充電できる。プログラム電圧が印加される前に、チャンネルのプリチャージを通じてこれらインヒビットストリングのチャンネルの浮動電圧を高めることができる。浮動状態で、チャンネル電位の上昇は、プログラム電圧が印加される時点の高いチャンネルブースティング効率を保証する。従って、インヒビットストリングに含まれる非選択メモリーセルの意図しないプログラムディスターバンス（Ｐｒｏｇｒａｍ  Ｄｉｓｔｕｒｂａｎｃｅ）を遮断できる。以下では、図４〜図６を参照して、上述したインヒビットストリングのチャンネル充電動作を具体的に説明する。
【００４５】
図４は、プログラムビットライン（例えば、ＢＬ＜１＞）とインヒビットビットライン（例えば、ＢＬ＜２＞）とに各々連結するセルストリングを簡略に示す回路図である。図４を参照すると、プログラム動作の時、プログラムビットラインＢＬ＜１＞には０Ｖが印加され、インヒビットビットラインＢＬ＜２＞には電源電圧Ｖｃｃが印加される。そして、プログラム電圧Ｖｐｇｍが選択ワードラインＷＬ＜１＞に印加され、パス電圧Ｖｐａｓｓが非選択ワードラインＷＬ＜０＞、ＷＬ＜２＞、ＷＬ＜３＞に印加されるものと仮定する。
【００４６】
複数のセルストリング（Ｃｅｌｌ  Ｓｔｒｉｎｇ）は、プログラムビットラインＢＬ＜１＞に連結されるセルストリンググループ２００とインヒビットビットラインＢＬ＜２＞に連結されるセルストリンググループ３００に区分される。プログラムビットラインＢＬ＜１＞に連結されるセルストリンググループ２００にはプログラムされるメモリーセル２３１を有するセルストリング２３０を含む。そして、セルストリンググループ２００にはプログラムインヒビット（Ｐｒｏｇｒａｍ  Ｉｎｈｉｂｉｔ）されるメモリーセル２１１、２２１、２４１を各々含むセルストリング２１０、２２０、２４０が含まれる。インヒビットビットラインＢＬ＜２＞に連結されるセルストリンググループ３００に含まれる全てのセルストリングは、プログラム動作の時、プログラムインヒビット（Ｐｒｏｇｒａｍ  Ｉｎｈｉｂｉｔｅｄ）されなければならない。
【００４７】
先ず、プログラムビットラインＢＬ＜１＞に連結されるセルストリンググループ２００の制御に対して説明する。プログラム動作の時、ビットラインＢＬ＜１＞には０Ｖが印加される。そして、プログラムストリング２３０を選択するためにストリング選択ラインＳＳＬ＜２＞には電源電圧Ｖｃｃが印加される。インヒビットストリング２１０、２２０、２４０の各々のストリング選択トランジスターＳＳＴを遮断するためにストリング選択ラインＳＳＬ＜０＞、ＳＳＬ＜１＞、ＳＳＬ＜３＞には０Ｖが印加される。
【００４８】
この場合、メモリーセル２３１のチャンネルは、ビットラインＢＬ＜１＞と電気的に連結される。従って、選択ワードラインＷＬ＜１＞にプログラム電圧Ｖｐｇｍが印加されると、メモリーセル２３１のチャンネルとゲート電極との間の電位差は、Ｆ−Ｎトンネルリングを起こすのに充分な程度の電界を形成する。しかし、メモリーセル２１１、２２１、２４１のチャンネルは、選択ワードラインＷＬ＜１＞に高電圧（例えば、Ｖｐａｓｓ又は、Ｖｐｇｍ）が供給される時点に浮動（Ｆｌｏｔｉｎｇ）された後でブースティング（Ｂｏｏｔｈｉｎｇ）されなければならない。インヒビットストリングのチャンネルを浮動させる方法の中で１つがビットラインを通じてチャンネルをプリチャージする。しかし、インヒビットストリング２１０、２２０、２４０に連結されるビットラインＢＬ＜１＞は、０Ｖに固定され、ビットラインＢＬ＜１＞を利用したチャンネルのプリチャージは不可能である。
【００４９】
従って、本実施形態によると、インヒビットストリング２１０、２２０、２４０のチャンネルのみを選択的に浮動させるために共通ソースラインＣＳＬと接地選択ラインＧＳＬ＜０＞、ＧＳＬ＜１＞、ＧＳＬ＜３＞を使用する。より詳細に説明すると、ワードラインＷＬ＜０＞〜ＷＬ＜３＞にパス電圧Ｖｐａｓｓやプログラム電圧Ｖｐｇｍが印加される前に、インヒビットストリング２１０、２２０、２４０のチャンネルが共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅに充電されて浮動される。プログラムストリング及びインヒビットストリングに対するチャンネルの選択的プリチャージのために接地選択ラインＧＳＬは、先に説明した図２及び図３の構造で形成することができる。
【００５０】
言い換えると、１つの層に形成される接地選択ラインＧＳＬは、１つの導電体に形成されないで、複数のビットラインと交差する複数の導電体で形成することができる。接地選択ラインを構成する複数の導電体の各々は、電気的に分離されて個別的に制御できる。導電体の各々は、異なるビットラインに連結されるセルストリングの接地選択トランジスターのゲート電極を形成する。一例として、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜３＞の各々は、多層構造で層のみが異なるだけであり、ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜３＞と実質的に同一の形態に形成することができる。
【００５１】
このような構造で共通ソースラインＣＳＬを通じてプリチャージ電圧Ｖｐｒｅが供給され、インヒビットストリング２１０、２２０、２４０の各々の接地選択ラインＧＳＬ＜０＞、ＧＳＬ＜１＞、ＧＳＬ＜３＞にもプリチャージ電圧Ｖｐｒｅが供給される。そして、インヒビットストリング２１０、２２０、２４０の各々のチャンネルは、浮動電圧Ｖｐｒｅ−Ｖｔｈ（Ｖｔｈは、接地選択トランジスターの閾値電圧）まで充電される。浮動電圧Ｖｐｒｅ−Ｖｔｈにインヒビットストリング２１０、２２０、２４０の各々のチャンネルが充電されると、接地選択トランジスターＧＳＴは遮断され、接地選択トランジスターＧＳＴ各々のソース（Ｓｏｕｒｃｅ）は浮動される。そして、インヒビットストリング２１０、２２０、２４０の各々のチャンネルは、浮動電圧Ｖｐｒｅ−Ｖｔｈレベルから電気的に孤立、又は浮動する。
【００５２】
続いて、ワードラインにパス電圧Ｖｐａｓｓ又はプログラム電圧Ｖｐｇｍが供給されると、浮動電圧Ｖｐｒｅ−Ｖｔｈ状態で浮動されたチャンネル電位は、ブースティング（Ｂｏｏｓｔｉｎｇ）される。インヒビットストリングでブースティングされるチャンネル電位が高いほど、選択ワードラインＷＬ＜１＞に連結される非選択メモリーセル２１１、２２１、２４１のプログラムディスターバンスの発生が少なくなる。従って、本発明のプログラム方法は、プログラムビットラインＢＬ＜１＞に連結されるメモリーセルのプログラムディスターバンス（Ｐｒｏｇｒａｍ  Ｄｉｓｔｕｒｂａｎｃｅ）を効果的に遮断できる。
【００５３】
上述したバイアス条件の提供と並行しなければならないインヒビットビットラインＢＬ＜２＞に連結されるセルストリンググループ３００の制御に対して説明する。プログラム動作の時、インヒビットビットラインＢＬ＜２＞には電源電圧Ｖｃｃが印加される。ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜３＞に供給される電圧は、先に説明したプログラムビットラインＢＬ＜１＞に連結されるセルストリンググループ２００と同一に供給される。即ち、プログラムストリング２３０を選択するためのストリング選択ラインＳＳＬ＜２＞に印加される電源電圧Ｖｃｃがインヒビットストリング３３０のストリング選択トランジスターにも同一に適用される。そして、インヒビットストリング２１０、２２０、２４０の選択を遮断するために０Ｖの電圧がストリング選択ラインＳＳＬ＜０＞、ＳＳＬ＜１＞、ＳＳＬ＜３＞に印加される。
【００５４】
インヒビットストリング３３０は、プログラムストリング２３０とストリング選択ラインＳＳＬ＜２＞及び接地選択ラインＧＳＬ＜２＞を共有する。従って、プログラム動作の時、ビットライン電圧を除外したインヒビットストリング３３０のバイアス条件は、プログラムストリング２３０と同一である。即ち、プログラム動作の時、インヒビットストリング３３０のストリング選択ラインＳＳＬ＜２＞及び接地選択ラインＧＳＬ＜２＞は、プログラムストリング２３０と同一にバイアスされる。このような条件は、共通ソースラインＣＳＬを通じるインヒビットストリング３３０のチャンネルプリチャージ及び浮動の不可能を意味する。しかし、ビットラインＢＬ＜２＞を通じるインヒビットストリング３３０のチャンネルプリチャージ及び浮動は可能である。即ち、ビットラインＢＬ＜２＞に供給される電源電圧Ｖｃｃを利用してインヒビットストリング３３０のチャンネルをプリチャージ及び浮動させることができる。
【００５５】
そして、インヒビットストリング３１０、３２０、３４０はインヒビットビットラインＢＬ＜２＞に連結されるが、ストリング選択ラインＳＳＬ＜０＞、ＳＳＬ＜１＞、ＳＳＬ＜３＞には０Ｖの電圧が印加される。従って、各々のインヒビットストリング３１０、３２０、３４０は、プログラム動作の時にインヒビットビットラインＢＬ＜２＞とは電気的に遮断される。インヒビットビットラインＢＬ＜２＞を利用したインヒビットストリング３１０、３２０、３４０の各々のチャンネルプリチャージは不可能であることが分かる。しかし、先に説明したインヒビットストリング２１０、２２０、２４０と同一の方式によって、インヒビットストリング３１０、３２０、３４０の各々のチャンネルプリチャージは可能である。インヒビットストリング３１０、３２０、３４０の各々のチャンネルプリチャージ動作は、後述する図５を通じてより詳細に説明する。
【００５６】
以上の説明によると、プログラムストリング２３０と同一のプログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング２１０、２２０、２４０のチャンネルは、互いに電気的に分離された接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜３＞を通じて共通ソースラインＣＳＬに連結される。従って、共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅでインヒビットストリング２１０、２２０、２４０のチャンネルのみを選択的に充電できる。反面、インヒビットビットラインＢＬ＜２＞に連結され、プログラムストリング２３０とストリング選択ラインＳＳＬ＜２＞とを共有するインヒビットストリング３３０のチャンネルは、インヒビットビットラインＢＬ＜２＞から供給される電源電圧Ｖｃｃに充電できる。そして、インヒビットビットラインＢＬ＜２＞に連結され、プログラムストリング２３０とストリング選択ライン及び接地選択ラインとを共有しないインヒビットストリング３１０、３２０、３４０のチャンネルは、共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅによって充電できる。
【００５７】
図５は、図４の回路図に適用されるバイアス条件を簡略に示す表である。図５を参照すると、プログラム動作の時、プログラムビットラインＢＬ＜１＞には０Ｖが印加される。インヒビットビットラインＢＬ＜２＞には電源電圧Ｖｃｃが印加される。プログラムビットラインＢＬ＜１＞に連結されるセルストリングの中には、プログラムされるセル２３１を含むプログラムストリング２３０とプログラムが遮断されなければならないインヒビットストリング２４０が含まれる。
【００５８】
プログラムビットラインＢＬ＜１＞に連結されるプログラムストリング２３０のバイアス条件は表の通りである。即ち、ビットラインＢＬ＜１＞には０Ｖが印加され、ストリング選択ラインＳＳＬ＜２＞には電源電圧Ｖｃｃが印加される。メモリーセル２３１をプログラムするために選択ワードラインＷＬ＜１＞にはプログラム電圧Ｖｐｇｍが印加され、非選択ワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜３＞にはパス電圧Ｖｐａｓｓが印加される。接地選択ラインＧＳＬ＜２＞には０Ｖが印加される。プログラム動作の時、共通ソースラインＣＳＬにはインヒビットストリングのチャンネルを充電して浮動させるためのプリチャージ電圧Ｖｐｒｅが供給される。以上の条件の下で、メモリーセル２３１は、Ｆ−Ｎトンネルリングによってプログラムされる。
【００５９】
プログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング２４０のバイアス条件は次の通りである。ビットラインＢＬ＜１＞には０Ｖが印加され、ストリング選択ラインＳＳＬ＜３＞にはインヒビットストリング２４０の選択を遮断するための０Ｖ電圧が印加される。このような条件では、ビットラインＢＬ＜１＞を通じるインヒビットストリング２４０のチャンネルプリチャージは不可能である。ワードラインＷＬ＜０＞〜ＷＬ＜３＞に供給される高電圧によりブースティングされるインヒビットストリング２４０のチャンネル電位は、メモリーセル２４１のソフトプログラムを完全に遮断するには十分に高くないことになり得る。従って、接地選択ラインＧＳＬ＜２＞と独立的に制御できる接地選択ラインＧＳＬ＜３＞を利用してインヒビットストリング２４０のチャンネルを充電しなければならない。プログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング２４０の共通ソースラインＣＳＬと接地選択ラインＧＳＬ＜３＞のバイアス条件を参照符号４１０で示している。
【００６０】
電源電圧Ｖｃｃが印加されるインヒビットビットラインＢＬ＜２＞に連結されるセルストリングは、全てインヒビットストリングに該当する。しかし、プログラムストリング２３０とストリング選択ラインＳＳＬ＜２＞とを共有するインヒビットストリング３３０のチャンネルは、共通ソースラインＣＳＬを使用してプリチャージさせることができない。なぜならば、インヒビットストリング３３０は、プログラムストリング２３０と接地選択ラインＧＳＬ＜２＞とを共有するためである。しかし、プログラム動作の時に、電源電圧Ｖｃｃを受取るビットラインＢＬ＜２＞を使用してインヒビットストリング３３０のチャンネルをプリチャージできる。即ち、インヒビットビットラインＢＬ＜２＞、及びストリング選択ラインＳＳＬ＜２＞に電源電圧Ｖｃｃが供給されると、インヒビットストリング３３０のチャンネルは浮動電圧Ｖｃｃ−Ｖｔｈに充電され、それ以後にストリング選択トランジスターＳＳＴ＜２＞は遮断される。即ち、インヒビットストリング３３０のチャンネルは、浮動電圧Ｖｃｃ−Ｖｔｈレベルで浮動される。インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリング３３０の共通ソースラインＣＳＬと接地選択ラインＧＳＬ＜２＞のバイアス条件を参照符号４３０で示す。
【００６１】
インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリング３４０は、ストリング選択ラインＳＳＬ＜３＞をインヒビットストリング２４０と共有する。従って、プログラム動作の時に、ストリング選択ラインＳＳＬ＜３＞にはインヒビットストリング３４０の選択を遮断するために０Ｖが印加される。このような条件で、インヒビットビットラインＢＬ＜２＞に電源電圧Ｖｃｃが印加されてもビットラインＢＬ＜２＞からインヒビットストリング２４０のチャンネルはプリチャージ電圧Ｖｐｒｅを受取らない。インヒビットストリング３４０のチャンネルは、インヒビットストリング２４０のように共通ソースラインＣＳＬを通じてプリチャージできる。接地選択ラインＧＳＬ＜２＞と独立的な制御が可能な接地選択ラインＧＳＬ＜３＞にプリチャージ電圧Ｖｐｒｅが供給されると、インヒビットストリング３４０のチャンネル充電が可能である。インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリング３４０の共通ソースラインＣＳＬと接地選択ラインＧＳＬ＜３＞とのバイアス条件を参照符号４２０で表示する。
【００６２】
以上では、プログラムビットラインＢＬ＜１＞に連結されるプログラムストリング２３０とインヒビットストリング２４０のバイアス方法を例示的に説明した。そして、インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリングのチャンネルが充電されて浮動される方法を、インヒビットストリング３３０、３４０を例として説明した。プログラムストリング２３０とストリング選択ラインＳＳＬ＜２＞及び接地選択ラインＧＳＬ＜２＞を共有するインヒビットストリングのチャンネルは、ビットラインに供給される電源電圧Ｖｃｃにプリチャージさせることができる。反面、プログラムストリング２３０とストリング選択ラインＳＳＬ＜２＞及び接地選択ラインＧＳＬ＜２＞を共有しないインヒビットストリングのチャンネルは、共通ソースラインＣＳＬを通じて供給されるプリチャージ電圧Ｖｐｒｅにプリチャージさせることができる。
【００６３】
ここで、インヒビットストリング２４０、３４０の共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅと接地選択ラインＧＳＬ＜３＞に供給されるプリチャージ電圧Ｖｐｒｅは必ずしも同一である必要はない。共通ソースラインＣＳＬに供給される電圧が接地選択ラインＧＳＬ＜３＞に供給される電圧より高いか、或いは低いこともある。このような関係は、インヒビットストリング３３０のビットラインＢＬ＜２＞に供給される電圧とストリング選択ラインＳＳＬ＜２＞に供給される電圧にも適用される。即ち、ストリング選択ラインＳＳＬ＜２＞に供給される電圧は、電源電圧Ｖｃｃより高いか或いは低く供給することができる。
【００６４】
図６は、図４のプログラムビットラインＢＬ＜１＞に連結されるセルストリングのバイアス方法を例示的に示すタイミング図である。図６を参照すると、０Ｖに維持されたプログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング２１０、２２０、２４０のバイアス条件は時間の経過によって示される。より詳細に説明すると、次の通りである。
【００６５】
Ａ区間では、プログラム動作が開始される前のバイアス状態が示されている。ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜３＞、ワードラインＷＬ＜０＞〜ＷＬ＜３＞、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜３＞、及び共通ソースラインＣＳＬがＡ区間では０Ｖに初期化されるものと仮定する。従って、Ａ区間でインヒビットストリング２１０、２２０、２４０のチャンネル電位は０Ｖになる。
【００６６】
Ｂ区間で、プログラムストリング２３０は、プログラムビットラインＢＬ＜１＞と電気的に連結され、インヒビットストリング２１０、２２０、２４０は、共通ソースラインＣＳＬから供給される電荷に充電される。プログラムストリング２３０をプログラムビットラインＢＬ＜１＞と電気的に連結するために、ストリング選択ラインＳＳＬ＜２＞には電源電圧Ｖｃｃが、接地選択ラインＧＳＬ＜２＞には０Ｖが印加される。そして、接地選択トランジスターＧＳＴ＜２＞はターンオフ（Ｔｕｒｎ−ｏｆｆ）され、プログラムストリング２３０のチャンネルは共通ソースラインＣＳＬと電気的に遮断される。また、ストリング選択トランジスターＳＳＴ＜２＞はターンオン（Ｔｕｒｎ−ｏｎ）され、プログラムストリング２３０のチャンネルはビットラインＢＬ＜１＞と電気的に連結される。
【００６７】
しかし、Ｂ区間の間、インヒビットストリング２１０、２２０、２４０のチャンネルは、共通ソースラインＣＳＬから供給される電荷によって充電される。従って、０Ｖに維持されたプログラムビットラインＢＬ＜１＞と電気的に遮断されるために、ストリング選択トランジスターＳＳＴ＜０＞、ＳＳＴ＜１＞、ＳＳＴ＜３＞（図５参照）は、ターンオフ（Ｔｕｒｎ−ｏｆｆ）されなければならない。このために、ストリング選択ラインＳＳＬ＜０＞、ＳＳＬ＜１＞、ＳＳＬ＜３＞は０Ｖの電圧に維持される。そして、共通ソースラインＣＳＬ及び接地選択ラインＧＳＬ＜０＞、ＧＳＬ＜１＞、ＧＳＬ＜３＞では、インヒビットストリング２１０、２２０、２４０のチャンネルを充電するためのプリチャージ電圧Ｖｐｒｅが供給される。そして、接地選択トランジスターＧＳＴ＜０＞、ＧＳＴ＜１＞、ＧＳＴ＜３＞のソース（Ｓｏｕｒｃｅ）、又はチャンネルは、浮動電圧Ｖｐｒｅ−Ｖｔｈ（ここで、Ｖｔｈは、ＧＳＴの閾値電圧）まで充電された後遮断される。そして、接地選択トランジスターＧＳＴ＜０＞、ＧＳＴ＜１＞、ＧＳＴ＜３＞のソース、又はインヒビットストリング２１０、２２０、２４０のチャンネルは浮動（ｆｌｏａｔｉｎｇ）状態になる。Ｂ区間で、ワードラインＷＬ＜０＞〜ＷＬ＜３＞への電圧供給はまだ開始されない。
【００６８】
Ｃ区間では、ワードラインＷＬ＜０＞〜ＷＬ＜３＞にパス電圧Ｖｐａｓｓが供給される。そして、浮動状態に維持されたインヒビットストリング２１０、２２０、２４０のチャンネルは、カップリング効果によってブースティングされる。
【００６９】
Ｄ、Ｅ区間では、選択されたワードラインＷＬ＜１＞のみにプログラム電圧Ｖｐｇｍが印加される。そして、インヒビットストリング２１０、２２０、２４０のチャンネル電位は、ブースティング電圧Ｖｂｏｏｓｔに上昇する。このような条件で、インヒビットストリング２１０、２２０、２４０のメモリーセルの中で、選択されたワードラインＷＬ＜１＞と連結するメモリーセルのゲート−チャンネル電位差は充分に小さくなる。従って、プログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング２１０、２２０、２４０でのプログラムディスターバンス現象は遮断できる。Ｄ、Ｅ区間で共通ソースラインＣＳＬとインヒビットストリング２１０、２２０、２４０に対応する非選択接地選択ラインＧＳＬ＜０＞、ＧＳＬ＜１＞、ＧＳＬ＜３＞の電圧は、０Ｖに遷移され得、プリチャージ電圧Ｖｐｒｅに維持され得る
【００７０】
図６に示したように、本実施形態によるインヒビットストリング２１０、２２０、２４０のチャンネル電位変動は曲線４５０で示される。そして、インヒビットストリング２１０、２２０、２４０をプリチャージしない場合のチャンネル電位変動は曲線４６０で示される。本実施形態によるインヒビットチャンネルの上昇電圧Ｖｂｏｏｓｔがプリチャージしないインヒビットストリングのチャンネル上昇電圧Ｖ´ｂｏｏｓｔより高くなることが分かる。従って、プログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング２１０、２２０、２４０でのプログラムディスターバンス現象は効果的に遮断され、プログラムされるデータの信頼性を高めることができる。
【００７１】
ここで、接地選択ラインＧＳＬ＜０＞、ＧＳＬ＜１＞、ＧＳＬ＜３＞、又は共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅが高いほど浮動されるチャンネルの電位も高くなり得る。しかし、共通ソースラインＣＳＬの電圧が特定レベル以上に上昇すると、プログラムストリングの接地選択トランジスターがターンオンされ得る。この場合、プログラムストリングのチャンネル電位が上昇し得る。従って、プリチャージ電圧Ｖｐｒｅのレベルは、このような現状を考慮するレベルで定義されるべきである。
【００７２】
図７は、図４のインヒビットビットラインＢＬ＜２＞に連結されるセルストリングのバイアス方法を例示的に示すタイミング図である。図７を参照すると、インヒビットビットラインＢＬ＜２＞は、プログラム動作モードの間（区間Ｂ〜区間Ｅ）電源電圧Ｖｃｃに維持される。インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリングにはプログラムビットラインＢＬ＜１＞のプログラムストリング２３０とストリング選択ラインＳＳＬ＜２＞を共有するセルストリング（例えば、３３０）が含まれ得る。そして、インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリングにはプログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング２１０、２２０、２４０とストリング選択ラインＳＳＬ＜０＞、ＳＳＬ＜１＞、ＳＳＬ＜３＞を共有するインヒビットストリング３１０、３２０、３４０が含まれ得る。このようなインヒビットストリング３１０、３２０、３３０、３４０のチャンネルプリチャージ、及び浮動手順を時間の流れによって示している。より詳細に説明すると、次の通りである。
【００７３】
Ａ区間では、プログラム動作が開始される前のバイアス状態が示されている。ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜３＞、ワードラインＷＬ＜０＞〜ＷＬ＜３＞、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜３＞、及び共通ソースラインＣＳＬがＡ区間では０Ｖに初期化されるものと仮定する。従って、Ａ区間で、インヒビットストリング３１０、３２０、３３０、３４０のチャンネル電位もまた０Ｖになる。
【００７４】
Ｂ区間で、インヒビットビットラインＢＬ＜２＞、及びストリング選択ラインＳＳＬ＜２＞には電源電圧Ｖｃｃが印加される。ストリング選択ラインＳＳＬ＜２＞に電源電圧Ｖｃｃが供給される理由は、インヒビットストリング３３０がストリング選択ラインＳＳＬ＜２＞をプログラムストリング２３０と共有するためである。図６で、プログラムストリング２３０のチャンネルとプログラムビットラインＢＬ＜１＞を電気的に連結するためにストリング選択ラインＳＳＬ＜２＞に電源電圧Ｖｃｃを供給することを説明した。
【００７５】
インヒビットビットラインＢＬ＜２＞、及びストリング選択ラインＳＳＬ＜２＞に電源電圧Ｖｃｃが印加されると、ストリング選択トランジスターＳＳＴ＜２＞のソース（Ｓｏｕｒｃｅ）、又はインヒビットストリング３３０のチャンネルは、浮動電圧Ｖｃｃ−Ｖｔｈ（ここで、ＶｔｈはＳＳＴ＜２＞の閾値電圧）まで充電される。即ち、ソース（Ｓｏｕｒｃｅ）の充電によって、ストリング選択トランジスターＳＳＴ＜２＞のゲート（Ｇａｔｅ）とソース（Ｓｏｕｒｃｅ）との間の電位差（以下、ゲート−ソース電圧Ｖｇｓ）は低くなる。ストリング選択トランジスターＳＳＴ＜２＞のゲート−ソース電圧Ｖｇｓが閾値電圧（Ｖｔｈ）と同一になると、ストリング選択トランジスターＳＳＴ＜２＞はシャットオフ（Ｓｈｕｔ−ｏｆｆ）される。そして、ストリング選択トランジスターＳＳＴ＜２＞のソース、又はインヒビットストリング３３０のチャンネルは、電位Ｖｃｃ−Ｖｔｈで浮動（ｆｌｏａｔｉｎｇ）状態になる。
【００７６】
反面、インヒビットストリング３１０、３２０、３４０は、ストリング選択ラインＳＳＬ＜０＞、ＳＳＬ＜１＞、ＳＳＬ＜３＞が０Ｖに固定されるので、共通ソースラインＣＳＬを通じてチャンネルがプリチャージされて浮動される。共通ソースラインＣＳＬ、及び接地選択ラインＧＳＬ＜０＞、ＧＳＬ＜１＞、ＧＳＬ＜３＞にはインヒビットストリング３１０、３２０、３４０のチャンネルをプリチャージ及び浮動させるためのプリチャージ電圧Ｖｐｒｅが供給される。そして、接地選択トランジスターＧＳＴ＜０＞、ＧＳＴ＜１＞、ＧＳＴ＜３＞のソース（Ｓｏｕｒｃｅ）、又はインヒビットストリング３１０、３２０、３４０のチャンネルは、浮動電圧Ｖｐｒｅ−Ｖｔｈ（ここで、Ｖｔｈは、ＧＳＴの閾値電圧）まで充電された後、遮断される。そして、接地選択トランジスターＧＳＴ＜０＞、ＧＳＴ＜１＞、ＧＳＴ＜３＞のソース、又はインヒビットストリング３１０、３２０、３４０のチャンネルは浮動（ｆｌｏａｔｉｎｇ）状態になる。
【００７７】
Ｃ区間で、ワードラインＷＬ＜０＞〜ＷＬ＜３＞にパス電圧Ｖｐａｓｓが供給される。そして、浮動状態に維持されたインヒビットストリング３１０、３２０、３３０、３４０のチャンネルは、カップリング効果によってブースティングされる。ブースティングによってインヒビットストリング３１０、３２０、３３０、３４０のチャンネル電圧はブースティングされる。
【００７８】
Ｄ、Ｅ区間では、選択されたワードラインＷＬ＜１＞のみにプログラム電圧Ｖｐｇｍが印加される。そして、インヒビットストリング３１０、３２０、３３０、３４０のチャンネル電位は、上昇してブースティング電圧（Ｖｂｏｏｓｔ）に到達する。このような条件で、インヒビットストリング３１０、３２０、３３０、３４０のメモリーセルの中で、選択されたワードラインＷＬ＜１＞に連結されるメモリーセルのゲート−チャンネル電位差は充分に小さくなる。従って、インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリング３１０、３２０、３３０、３４０でのプログラムディスターバンス現象は遮断できる。
【００７９】
図７に示したように、本実施形態によるインヒビットストリング３１０、３２０、３３０、３４０は、ビットラインＢＬ＜２＞、又は共通ソースラインＣＳＬを通じて充電できる。プログラム動作の時、充電されたインヒビットストリング３１０、３２０、３３０、３４０のチャンネルの電位は、充分に高くブースティングでき、プログラムディスターバンスから自由になることができる。
【００８０】
図８〜図１０は、本発明の他の実施形態によるプログラム方法を示すタイミング図である。
【００８１】
図８の実施形態を参照すると、プログラム動作の時、ワードラインＷＬ＜０＞〜ＷＬ＜３＞に供給されるパス電圧Ｖｐａｓｓのレベルが少なくとも２以上である例を示している。ここで、ワードラインに印加されるワードライン電圧を除いては、図６及び図７で説明したバイアス条件が同一であるものと仮定する。従って、ビットラインＢＬ＜１＞、ＢＬ＜２＞、ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜３＞、接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜３＞、及び共通ソースラインＣＳＬのバイアス条件については簡略に説明する。
【００８２】
Ｂ区間で、プログラムストリング２３０は、プログラムビットラインＢＬ＜１＞と電気的に連結され、インヒビットストリング２４０は、共通ソースラインＣＳＬから供給される電圧に充電される。そして、インヒビットストリング３３０は、ビットラインＢＬ＜２＞から供給される電源電圧Ｖｃｃに充電され、インヒビットストリング３４０は、共通ソースラインＣＳＬから供給される電荷に充電される。インヒビットストリング２４０、３３０、３４０各々のチャンネルは充電によって浮動される。
【００８３】
Ｃ区間では、ワードラインＷＬ＜０＞〜ＷＬ＜３＞に複数のレベルを有するパス電圧Ｖｐａｓｓ０〜Ｖｐａｓｓ３が供給される。ここで、パス電圧Ｖｐａｓｓ０〜Ｖｐａｓｓ３のレベルは、浮動されたインヒビットストリング２４０、３３０、３４０のチャンネル電位を効果的にブースティングできるレベルで提供される。即ち、ストリング選択ラインＳＳＬにより近いワードラインに相対的に大きいレベルのパス電圧Ｖｐａｓｓ３が供給されるように設定することができる。また、接地選択ラインＧＳＬにより近いワードラインに相対的に大きいレベルのパス電圧Ｖｐａｓｓ３が供給されるように設定することができる。また、選択ワードライン（Ｓｅｌｅｃｔｅｄ  ＷｏｒｄＬｉｎｅ）の位置に従って非選択ワードラインに印加されるパス電圧Ｖｐａｓｓ０〜Ｖｐａｓｓ３のレベルを多様に変更できる。以上と共に、非選択ワードラインに複数レベルのパス電圧Ｖｐａｓｓ０〜Ｖｐａｓｓ３を印加すると、浮動状態に維持されたインヒビットストリング２４０、３３０、３４０のチャンネルは、カップリング効果によってブースティングされる。
【００８４】
Ｄ、Ｅ区間では、選択されたワードラインＷＬ＜１＞のみにプログラム電圧Ｖｐｇｍが印加される。そして、インヒビットストリング２４０、３３０、３４０のチャンネル電位は、ブースティング電圧Ｖｂｏｏｓｔ（図示せず）に上昇する。このような条件で、インヒビットストリング２４０、３３０、３４０のメモリーセルの中で、選択されたワードラインＷＬ＜１＞に連結されるメモリーセルのゲート−チャンネル電位差は充分に小さくなる。従って、インヒビットストリング２４０、３３０、３４０でのプログラムディスターバンス現象は遮断できる。Ｄ、Ｅ区間で共通ソースラインＣＳＬとインヒビットストリング２４０、３３０、３４０に対応する非選択接地選択ラインＧＳＬ＜０＞、ＧＳＬ＜１＞、ＧＳＬ＜３＞の電圧は０Ｖに遷移され得、プリチャージ電圧Ｖｐｒｅに維持され得る。
【００８５】
図９、１０は１つのセルストリングに１６個のメモリーセルが直列に連結するセルストリングを例示した本発明の他の実施形態によるプログラム方法を説明するタイミング図である。
【００８６】
図９を参照すると、Ｂ区間で、プログラムストリング２３０は、プログラムビットラインＢＬ＜１＞と電気的に連結され、インヒビットストリング２４０は、共通ソースラインＣＳＬから供給される電圧に充電される。そして、インヒビットストリング３３０は、ビットラインＢＬ＜２＞から供給される電源電圧Ｖｃｃに充電され、インヒビットストリング３４０は、共通ソースラインＣＳＬから供給される電荷に充電される。インヒビットストリング２４０、３３０、３４０の各々のチャンネルは充電によって浮動する。
【００８７】
Ｃ区間では、選択ワードライン（例えば、ＷＬ＜１０＞）に最も隣接する２個の非選択ワードライン（例えば、ＷＬ＜９＞、ＷＬ＜１１＞）にはカップリング電圧Ｖｃｐが各々印加され、残りの非選択ワードライン（例えば、ＷＬ＜０＞〜ＷＬ＜８＞、ＷＬ＜１２＞〜ＷＬ＜１５＞）にはパス電圧Ｖｐａｓｓが各々印加される。
【００８８】
Ｄ区間では、非選択されたワードラインＷＬ＜８＞、ＷＬ＜１２＞の電圧は、パス電圧Ｖｐａｓｓでデカップリング電圧（ｄｅｃｏｕｐｌｉｎｇ：Ｖｄｃｐ）に変化する。そして、選択されたワードラインＷＬ＜１０＞にプログラム電圧Ｖｐｇｍが印加される。選択ワードライン、例えばＷＬ＜１０＞に最も隣接する２個の非選択ワードライン（例えば、ＷＬ＜９＞、ＷＬ＜１１＞）にはカップリング電圧Ｖｃｐが各々印加され、非選択されたワードラインＷＬ＜８＞、ＷＬ＜１２＞にはカップリング防止電圧Ｖｄｃｐが各々印加される。残りの非選択ワードライン（例えば、ＷＬ＜０＞〜ＷＬ＜７＞、ＷＬ＜１３＞〜ＷＬ＜１５＞）にはパス電圧Ｖｐａｓｓが各々印加される。ここで、カップリング電圧Ｖｃｐは０Ｖより高く、パス電圧Ｖｐａｓｓより低いか、又は高いことがあり得る。
【００８９】
以上のローカルセルフブースティング方式のプログラム方法によると、同一セルストリング内でプログラムされるメモリーセルトランジスターに隣接した非選択メモリーセルトランジスターに０Ｖより高いカップリング電圧Ｖｃｐが供給される。そして非選択メモリーセルトランジスターに隣接したトランジスターに０Ｖのカップリング防止電圧Ｖｄｃｐを印加することによって、プログラムされるセルトランジスターのゲートに誘導される電圧が増加し得る。従って、カップリングによる非選択ワードラインから引起こされるカップリング効果を最小化できる。従って、選択されたメモリーセルのゲート−チャンネルとの間の電位差を高めることができ、プログラム速度を高めることができる。
【００９０】
図１０は、本発明のその他の１つのプログラム方法を示すタイミング図である。図１０を参照すると、Ｃ区間で選択されたワードラインＷＬ＜１０＞に最も隣接する２個の非選択ワードライン（例えば、ＷＬ＜９＞、ＷＬ＜１１＞）にはカップリング電圧Ｖｃｐが印加され、残りの非選択ワードライン（例えば、ＷＬ＜０＞〜ＷＬ＜８＞、ＷＬ＜１２＞〜ＷＬ＜１５＞）にはパス電圧Ｖｐａｓｓが印加される。ここで、カップリング電圧Ｖｃｐは、パス電圧Ｖｐａｓｓより高いことがあり得る。カップリング電圧Ｖｃｐを相対的に高く設定することによって、プログラムされるセルトランジスターの浮動ゲートのカップリング効果が向上する。カップリング効果の向上はプログラム速度の向上を意味する。
【００９１】
以上ではローカルセルフブースティングや、パス電圧Ｖｐａｓｓのレベルを変更する実施形態を説明した。しかし、ワードラインに供給される電圧のレベルは、これに限定されないし、多様な変更が可能である。また、共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅと接地選択ラインＧＳＬに供給されるプリチャージ電圧Ｖｐｒｅは、異なるレベルで提供することができる。
【００９２】
図１１〜図１４は、本発明のプログラム方法を適用できる３次元半導体メモリー装置を示す図面である。説明を簡単にするために、上述した図３の実施形態と重複する構成要素には同一の図面符号を付け、その機能や説明は省略する。
【００９３】
図１１を参照すると、３次元半導体メモリー装置４１０Ａは、上部に２個のストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞を含む。ストリング選択ラインＳＳＬ＜１＞は、ストリング選択ラインＳＳＬ＜１＞をゲートとして有する活性柱ＰＬ１とビットラインＢＬ＜０＞〜ＢＬ＜６＞との間の電気的連結を制御できる。ストリング選択ラインＳＳＬ＜２＞は、ストリング選択ラインＳＳＬ＜２＞をゲートとして有する活性柱ＰＬ２とビットラインＢＬ＜０＞〜ＢＬ＜６＞との間の電気的連結を制御できる。ここで、ストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞が２つで示されているが、これに限定されないでそれ以上であり得る。また、ストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞は、図示したように、選択プレート（ＳｅｌｅｃｔｉｏｎＰｌａｔｅｓ）であり得る。ストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞は、図示したようにＸ方向に延長できる。
【００９４】
ストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞と同様に、接地選択ラインＧＳＬ＜１＞、ＧＳＬ＜２＞を下部に含むことができる。接地選択ラインＧＳＬ＜１＞、ＧＳＬ＜２＞は、ストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞と同一の幅を有することができる。ストリング選択ラインＳＳＬ＜１＞と接地選択ラインＧＳＬ＜１＞との対（ｐａｉｒ）は、垂直に整列される同一の活性柱を制御できる。活性柱ＰＬは、ストリング選択ラインＳＳＬ＜１＞、ＳＳＬ＜２＞と接地選択ラインＧＳＬ＜１＞、ＧＳＬ＜２＞とを貫通するように形成される。
【００９５】
以上では電気的に分離された複数の接地選択ラインＧＳＬ＜１＞、ＧＳＬ＜２＞を有する３次元半導体メモリー装置４１０Ａを示した。従って、共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅのインヒビットストリングに対する選択的な提供が可能である。
【００９６】
図１２は、図１１に示す３次元半導体メモリー装置４１０Ａを示す回路図である。図１２を参照すると、本発明の３次元半導体メモリー装置４１０Ａは、上部にＹ方向に形成される複数のビットラインＢＬ＜０＞〜ＢＬ＜５＞が含まれる。そして、下部のＸＹ平面には共通ソースラインＣＳＬが形成される。複数のセルストリングＣＳＴＲは、複数のビットラインＢＬ＜０＞〜ＢＬ＜５＞と共通ソースラインＣＳＬとの間でＺ方向に形成される。
【００９７】
ビットラインＢＬ＜０＞には２個のセルストリング４１１、４１２を連結することができる。セルストリング４１１は、ストリング選択ラインＳＳＬ＜１＞と接地選択ラインＧＳＬ＜１＞によって選択される。セルストリング４１２は、ストリング選択ラインＳＳＬ＜２＞と接地選択ラインＧＳＬ＜２＞によって選択される。
【００９８】
ビットラインＢＬ＜１＞には２個のセルストリング４１３、４１４を連結することができる。セルストリング４１３は、ストリング選択ラインＳＳＬ＜１＞と接地選択ラインＧＳＬ＜１＞によって選択される。セルストリング４１４は、ストリング選択ラインＳＳＬ＜２＞と接地選択ラインＧＳＬ＜２＞によって選択される。即ち、各ビットラインには選択ラインＳＳＬ＜１＞、ＧＳＬ＜１＞によって選択されるセルストリングと選択ラインＳＳＬ＜２＞、ＧＳＬ＜２＞によって選択されるセルストリングが各々１個ずつ含まれる。
【００９９】
このようなストリング構造は、残りのビットラインＢＬ＜２＞〜ＢＬ＜５＞に対しても同一に適用される。即ち、異なる接地選択ラインＧＳＬ＜１＞、ＧＳＬ＜２＞を通じてプログラムビットラインに連結されるインヒビットストリングの選択的なプリチャージ動作が可能である。
【０１００】
図１３は、本発明のプログラム方法を適用する３次元半導体メモリー装置５１０の他の実施形態を示す斜視図である。図１３を参照すると、３次元半導体メモリー装置５１０は、上部に６個のストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜５＞を含む。３次元半導体メモリー装置５１０は、３次元半導体メモリー装置５１０の下部、又は基板５１１の上部に形成される６個の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞を含む。３次元半導体メモリー装置５１０は、図１２に示すセルストリング４１１、４１２、４１３、４１４）と類似のセルストリング５１３を１つ、又はそれ以上を含むことができる。各々６個のストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜５＞、及び接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞が示されているが、これに限定されずそれ以上であり得る。
【０１０１】
接地選択ラインＳＳＬ＜０＞〜ＳＳＬ＜５＞は、ストリング選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞と同一の幅を有することができる。ストリング選択ラインＳＳＬ＜１＞と接地選択ラインＧＳＬ＜１＞との対は、垂直に整列される同一の活性柱を制御できる。１つのストリング選択ラインＳＳＬと１つの接地選択ラインＧＳＬは、垂直に整列されて同一の活性柱を制御できる。
【０１０２】
以上では電気的に分離された複数の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞を有する３次元半導体メモリー装置５１０を示した。従って、共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅをインヒビットストリングに選択的に提供することができる。
【０１０３】
図１４は、本発明のプログラム方法を適用する３次元半導体メモリー装置６１０のその他の実施形態を示す斜視図である。３次元半導体メモリー装置６１０は、基板６１１、図１２に示したように少なくとも１つ以上のセルストリング（即ち、セルストリング４１１、４１２、４１３、４１４と類似のセルストリング６１３を含む）と、複数の制御ゲート、及び複数の活性柱の対ＰＬとを含む。活性柱の対ＰＬは、例えば、第１活性柱ＰＬ１、第２活性柱ＰＬ２、第３活性柱ＰＬ３、第４活性柱ＰＬ４、第５活性柱ＰＬ５、第６活性柱ＰＬ６を含むことができる。
【０１０４】
ワードラインＷＬ＜０＞〜ＷＬ＜３＞は、基板６１１上に３次元的に配列積層され、電気的に分離された複数個のワードラインＷＬ＜０＞〜ＷＬ＜３＞を含む。図面では、ワードラインＷＬ＜０＞〜ＷＬ＜３＞を４個で示しているがこれに限定されず、それ以上であり得る。
【０１０５】
活性柱の対ＰＬは、互いに対向する第１活性柱ＰＬ１及び第２活性柱ＰＬ２を含むことができる。第１活性柱ＰＬ１及び第２活性柱ＰＬ２は、各々Ｘ方向に反復できる。例えば、活性柱の対ＰＬを構成し、互いに対向する第３活性柱ＰＬ３及び第４活性柱ＰＬ４を、各々Ｘ方向に配置することができる。活性柱の対ＰＬを構成し、互いに対向する第５活性柱ＰＬ５及び第６活性柱ＰＬ６を、各々Ｘ方向に沿って配置することができる。図面では、活性柱ＰＬ１、…、ＰＬ６を６個示しているが、これに限定されず、それ以上であり得る。
【０１０６】
活性柱ＰＬ１、…、ＰＬ６は、基板６１１から上部に延びる長軸を有することができる。活性柱ＰＬ１、…、ＰＬ６、及び基板６１１は、連続的な構造の半導体であり得る。活性柱ＰＬ１、…、ＰＬ６は単結晶であり得る。また、活性柱ＰＬ１、…、ＰＬ６と基板６１１は、不連続的な境界面を有する多結晶、又は非晶質構造の半導体であり得る。活性柱ＰＬ１、…、ＰＬ６は、基板６１１に隣接する本体部、及びドレーン領域Ｄを含むことができる。本体部は、基板６１１と同一の導電型であり、ドレーン領域（Ｄｒａｉｎ）は、基板６１１と異なる導電型であり得る。従って、本体部とドレーン領域（Ｄｒａｉｎ）は、ダイオードを構成できる。活性柱の対ＰＬを構成する２つの対向する活性柱との間に絶縁膜を満たすことができる。
【０１０７】
ビットラインＢＬ＜０＞〜ＢＬ＜３＞とこれに隣接するワードラインとの間に、ビットラインＢＬを横切るストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞が提供される。ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞は、互いに分離されたライン型であり、Ｘ方向に延長できる。ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞の側面は、活性柱ＰＬ１、…、ＰＬ６の側壁に対向するように提供することができる。第１活性柱ＰＬ１及び第２活性柱ＰＬ２の対の両側にストリング選択ラインＳＳＬ＜０＞、ＳＳＬ＜１＞が形成される。第３活性柱ＰＬ３及び第４活性柱ＰＬ４の対の両側にストリング選択ラインＳＳＬ＜２＞、ＳＳＬ＜３＞が形成される。第５活性柱ＰＬ５及び第６活性柱ＰＬ６の対の両側にストリング選択ラインＳＳＬ＜４＞、ＳＳＬ＜５＞が形成され得る。ストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞は、活性柱ＰＬ１、…ＰＬ６とビットラインＢＬ＜０＞〜ＢＬ＜３＞との間の電気的連結を制御できる。従って、１つの活性柱は、１つのビットラインと１つのストリング選択ラインにより独立的に選択される。
【０１０８】
更に、基板６１１とこれに隣接するワードラインＷＬ＜３＞との間に、活性柱ＰＬ１、…、ＰＬ６と基板６１１との間の電気的連結を制御する接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞が形成される。接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞の両側面は、活性柱ＰＬ１、…、ＰＬ６の側壁に対向するように形成される。接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞、ワードラインＷＬ＜０＞〜ＷＬ＜３＞、及びストリング選択ラインＳＳＬ＜０＞〜ＳＳＬ＜６＞は、垂直に整列できる。以上の３次元半導体メモリー装置６１０は、１つの活性柱に形成されるメモリーセルが１つのセルストリングを構成するナンド型フラッシュメモリー素子であり得る。
【０１０９】
以上では電気的に分離された複数の接地選択ラインＧＳＬ＜０＞〜ＧＳＬ＜５＞を有する３次元半導体メモリー装置６１０を示した。１つの層に含まれるワードラインが１つのワードライン電圧で制御される場合、３次元半導体メモリー装置６１０で本発明のプログラム方法は有効に適用することができる。この場合、共通ソースラインＣＳＬに供給されるプリチャージ電圧Ｖｐｒｅをインヒビットストリングに選択的に提供できる。
【０１１０】
図１５は、その他の実施形態である３次元半導体メモリー装置７１０を示す回路図である。図１５を参照すると、接地選択ラインＧＳＬが１つの層に含まれる全ての接地選択トランジスターＧＳＴのゲートに連結される。しかし、各々のセルストリング（即ち、図１２に示したように、１つ又はそれ以上のセルストリング４１１、４１２、４１３、４１４と類似である）は、個別的にソース（Ｓｏｕｒｃｅ）を提供するためのソースラインＳＬ＜００＞、ＳＬ＜０１＞、ＳＬ＜０２＞、ＳＬ＜１０＞、ＳＬ＜１１＞、ＳＬ＜１２＞、ＳＬ＜２０＞、ＳＬ＜２１＞、ＳＬ＜２２＞に連結される。従って、ソースラインＳＬ＜００＞、ＳＬ＜０１＞、ＳＬ＜０２＞、ＳＬ＜１０＞、ＳＬ＜１１＞、ＳＬ＜１２＞、ＳＬ＜２０＞、ＳＬ＜２１＞、ＳＬ＜２２＞によってセルストリングの各々のチャンネルは、独立的にプリチャージできる。
【０１１１】
プログラムビットラインＢＬ＜１＞に連結されるセルストリングの中にはプログラムストリング７１１とインヒビットストリング７１２が含まれる。また、インヒビットビットラインＢＬ＜２＞に連結されるセルストリングにはインヒビットストリング７１３、７１４が含まれる。
【０１１２】
プログラム動作の時に接地選択ラインＧＳＬは活性化される。従って、全てのセルストリングの接地選択トランジスターＧＳＴがターンオンされる。しかし、プログラムストリングのソースラインＳＬ＜１０＞には０Ｖが、インヒビットストリング７１２、７１３、７１４）のソースラインＳＬ＜１１＞、ＳＬ＜２０＞、ＳＬ＜２１＞にはプリチャージ電圧Ｖｐｒｅが供給される。このようなソースラインを通じて、プログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング７１２のチャンネルはプリチャージできる。従って、プログラムディスターバンス現象を減少させ、プログラムされるデータの信頼性を高めることができる。
【０１１３】
図１６は、図１５の回路図に適用されるバイアス条件を簡略に示す表である。図１６を参照すると、プログラム動作の時、プログラムビットラインＢＬ＜１＞には０Ｖが印加される。インヒビットビットラインＢＬ＜２＞では電源電圧Ｖｃｃが印加される。プログラムビットラインＢＬ＜１＞にはプログラムストリング７１１とプログラムが遮断されなければならないインヒビットストリング７１２が含まれる。全てのセルストリングの接地選択ラインＧＳＬには同一のプリチャージ電圧Ｖｐｒｅが供給される。
【０１１４】
プログラムビットラインＢＬ＜１＞に連結されるプログラムストリング７１１のバイアス条件は表の通りである。即ち、ビットラインＢＬ＜１＞には０Ｖ、ストリング選択ラインＳＳＬ＜０＞には電源電圧Ｖｃｃが印加される。選択ワードラインＷＬ＜１＞にはプログラム電圧Ｖｐｇｍが、非選択ワードラインＷＬ＜０＞、ＷＬ＜１＞、ＷＬ＜３＞にはパス電圧Ｖｐａｓｓが印加される。接地選択ラインＧＳＬにはプリチャージ電圧Ｖｐｒｅが印加される。プログラム動作の時、ソースラインＳＬ＜１０＞には０Ｖが供給される。以上の条件の下で、選択されたメモリーセルは、Ｆ−Ｎトンネルリングによってプログラムされる。プログラムビットラインＢＬ＜１＞に連結されるプログラムストリング７１１のソースラインＳＬ＜１０＞と接地選択ラインＧＳＬのバイアス条件を参照符号７２０で示す。
【０１１５】
プログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング７１２のバイアス条件は次の通りである。ビットラインＢＬ＜１＞には０Ｖ、ストリング選択ラインＳＳＬ＜１＞にはインヒビットストリング７１２の選択を遮断するための０Ｖ電圧が印加される。このような条件では、ビットラインＢＬ＜１＞を通じたインヒビットストリング７１２のチャンネルはプリチャージされない。従って、ソースライン１１に供給される電圧を利用してインヒビットストリング７１２のチャンネルを充電しなければならない。プログラムビットラインＢＬ＜１＞に連結されるインヒビットストリング７１２のソースラインＳＬ＜１１＞と接地選択ラインＧＳＬのバイアス条件を参照符号７３０で示す。
【０１１６】
電源電圧Ｖｃｃが印加されるインヒビットビットラインＢＬ＜２＞に連結されるセルストリングは、全てインヒビットストリングに該当する。しかし、プログラムストリング７１１とストリング選択ラインＳＳＬ＜０＞を共有するインヒビットストリング７１３のチャンネルは、ビットラインＢＬ＜２＞によってプリチャージできる。その上、インヒビットストリング７１３のチャンネルは、ソースラインＳＬ＜２０＞から供給されるプリチャージ電圧Ｖ´ｐｒｅでもプリチャージできる。インヒビットストリング７１３のチャンネルは、ビットラインＢＬ＜２＞とソースラインＳＬ＜２０＞とによってプリチャージできる。ここで、ソースラインＳＬ＜２０＞から供給されるプリチャージ電圧Ｖ´ｐｒｅのレベルは、接地選択ラインＧＳＬに供給される制御電圧Ｖｐｒｅから閾値電圧を減じた値Ｖｐｒｅ−Ｖｔｈと同一であるか、或いはより高くなる。インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリング７１３のプリチャージのためのバイアス条件を参照符号７４０、７４５で示す。
【０１１７】
インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリング７１４は、ストリング選択ラインＳＳＬ＜１＞をインヒビットストリング７１２と共有する。従って、プログラム動作の時、ストリング選択ラインＳＳＬ＜１＞にはインヒビットストリング７１２の選択を遮断するために０Ｖが印加される。このような条件で、インヒビットビットラインＢＬ＜２＞に電源電圧Ｖｃｃが印加されてもビットラインＢＬ＜２＞からインヒビットストリング７１４のチャンネルには、プリチャージ電圧Ｖｐｒｅが供給されない。インヒビットストリング７１４のチャンネルは、インヒビットストリング７１２と同様に共通ソースラインＣＳＬを通じてプリチャージできる。インヒビットビットラインＢＬ＜２＞に連結されるインヒビットストリング７１４のソースラインＳＬ＜２１＞と接地選択ラインＧＳＬのバイアス条件を参照符号７５０で示す。
【０１１８】
図１７は、本発明の一実施形態によるプログラム動作を実行する不揮発性メモリー装置１２００を含むメモリーシステム１０００を示すブロック図である。図１７を参照すると、本実施形態によるメモリーシステム１０００は、不揮発性メモリー装置１２００とメモリーコントローラ１１００とを含む。不揮発性メモリー装置１２００は、先に説明した図１の不揮発性メモリー装置と実質的に同一であるので、それに対する詳細な説明は省略する。メモリーコントローラ１１００は、不揮発性メモリー装置１２００を制御するように構成される。不揮発性メモリー装置１２００とメモリーコントローラ１１００の結合によってメモリーカード、又は半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：ＳＳＤ）として提供することができる。
【０１１９】
ＳＲＡＭ１１１０は、プロセシングユニット１１２０の動作メモリーとして使われる。ホストインターフェース１１３０は、メモリーシステム１０００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１１４０は、不揮発性メモリー装置１２００から読出されたデータに含まれるエラーを検出及び訂正する。メモリーインターフェース１１５０は、本発明の不揮発性メモリー装置１２００とインターフェーシングする。プロセシングユニット１１２０は、メモリーコントローラ１１００のデータ交換のための諸般の制御動作を実行する。図面には示していないが、本発明によるメモリーシステム１０００は、ホストＨｏｓｔとのインターフェーシングのためのコードデータを格納するＲＯＭ（図示せず）等を更に提供することができることは、この分野の通常的な知識を有する者には自明である。不揮発性メモリー装置１２００は、複数のフラッシュメモリーチップで構成されるマルチ−チップパッケージとして提供される。
【０１２０】
以上の本発明のメモリーシステム１０００は、高集積化に伴って発生するプログラムディスターバンス特性を著しく改善して高容量、高信頼性を有する格納媒体として提供される。特に、最近活発に研究されている半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：以下ＳＳＤ）のようなメモリーシステムで本発明の不揮発性メモリー装置１２００を具備することができる。この場合、メモリーコントローラ１１００は、ＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、及びＩＤＥなどのように多様なインターフェースプロトコルの中の１つを通じて外部（例えば、ホスト）と通信するように構成される。
【０１２１】
本発明の不揮発性メモリー装置１２００は、電力が遮断されても格納されたデータを維持できる不揮発性メモリー装置である。セルラーフォン（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、ＰＤＡ、デジタルカメラ、ポータブルゲームコンソール、及びＭＰ３プレイヤーのようなモバイル装置の使用増加によって、フラッシュメモリー装置は、データストレージだけでなくコードストレージ（ｃｏｄｅ  ｓｔｏｒａｇｅ）として広く使われる。フラッシュメモリー装置は、また、ＨＤＴＶ、ＤＶＤ、ルーター（ｒｏｕｔｅｒ）、及びＧＰＳのようなホームアプリケーションに使われる。
【０１２２】
他の例として、メモリーコントローラ１１００、及び不揮発性メモリー装置１２００は、１つの半導体装置で集積できる。一例として、メモリーコントローラ１１００、及び不揮発性メモリー装置１２００は、１つの半導体装置に集積され、メモリーカードを構成する。例えば、メモリーコントローラ１１００、及び不揮発性メモリー装置１２００は、１つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ：ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣ  ｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーザルフラッシュ記憶装置ＵＦＳ等を構成する。
【０１２３】
他の例として、メモリーコントローラ１１００、及び不揮発性メモリー装置１２００は、１つの半導体装置に集積され、半導体ドライブＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成する。一例として、半導体ドライブＳＳＤは、半導体メモリーにデータを格納するように構成される格納装置を含む。メモリーシステム１０００が半導体ドライブＳＳＤとして利用される場合、メモリーシステム１０００に連結されたホストＨｏｓｔに提供されるデータの信頼性が著しく改善される。
【０１２４】
その他の例として、メモリーシステム１０００は、コンピュータ、携帯用コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、デジタル音声録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタル動映像録画機（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動映像再生機（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中に１つと、コンピューターネットワークを構成する多様な電子装置の中に１つと、テレマティクスネットワークとを構成する多様な電子装置の中に１つと、ＲＦＩＤ装置、又はコンピュータシステムを構成する多様な構成要素の中に１つ（例えば、半導体ドライブＳＳＤ）と、メモリーカード等］とに適用できる。
【０１２５】
図１８は、本発明の一実施形態による不揮発性メモリー装置２１２０を含むコンピュータシステム２０００を概略的に示している。本実施形態によるコンピュータシステム２０００は、システムバス２６００に電気的に連結されたマイクロプロセッサー２２００、ＲＡＭ２３００、使用者インターフェース２４００、ベースバンドチップセット（Ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム２５００、及びメモリーシステム２１００を含む。メモリーシステム２１００は、メモリーコントローラ２１１０、及び不揮発性メモリー装置２１２０を含む。不揮発性メモリー装置２１２０は、図１に示したものと実質的に同一に構成される。不揮発性メモリー装置２１２０にはマイクロプロセッサー２２００によって処理された、又は処理されるＮ−ビットデータ（Ｎは、１又はそれより大きい整数）がメモリーコントローラ２１１０を通じて格納される。本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの作動電源を供給するためのバッテリー（図示せず）が追加的に提供される。図面には示していないが、本発明によるコンピュータシステムには、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ等を更に提供できることは、この分野の通常的な知識を有する者に自明である。メモリーコントローラ２１１０と不揮発性メモリー装置２１２０は、例えば、データを格納するために不揮発性メモリーを使用するＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ）を構成できる。
【０１２６】
本発明によるフラッシュメモリー装置及び／又はメモリーコントローラは、多様な形態のパッケージを利用して実装できる。例えば、本発明によるフラッシュメモリー装置及び／又はメモリーコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装できる。
【０１２７】
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１２８】
１００    半導体メモリー裝置
１１０    セルアレイ
１１１、４１１Ａ、５１１、６１１    基板
１２０    デコーダー
１３０    ページバッファー
１４０    入出力バッファー
１５０    制御ロジック
１６０    電圧発生器
２００、３００    セルストリンググループ
２１０、２２０、２３０、２４０、４１１、４１２、４１３、４１４、５１３、６１３    セルストリング
２１１、２２１、２３１、２４１、３３１、３４１    メモリーセル
２３０、７１１    プログラムストリング
２１０、２２０、２４０、３１０、３２０、３３０、３４０、７１２、７１３、７１４    インヒビットストリング
４１０、４２０、４３０、７２０、７３０、７４０、７４５、７５０    バイアス条件
４１０Ａ、５１０、６１０、７１０    ３次元半導体メモリー装置
１０００、２１００    メモリーシステム
１１００、２１１０    メモリーコントローラ
１１１０    ＳＲＡＭ
１１２０    プロセシングユニット（ＣＰＵ）
１１３０    ホストインターフェース
１１４０    エラー訂正ブロック（ＥＣＣ）
１１５０    メモリーインターフェース
１２００、２１２０    不揮発性メモリー（ＮＶＭ）装置
２０００    コンピュータシステム
２２００    マイクロプロセッサー（ＣＰＵ）
２３００    ＲＡＭ
２４００    使用者インターフェース
２５００    モデム
２６００    システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005599049.tif 000014
【図１４】
0005599049.tif 000015
【図１５】
0005599049.tif 000016
【図１６】
0005599049.tif 000017
【図１７】
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【図１８】
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