(57)【特許請求の範囲】
【請求項１】
入力された信号を分配し、分配された信号を出力する電力分配回路と、
前記電力分配回路の出力側に接続され、前記電力分配回路からの各出力信号をそれぞれ増幅する１組の増幅素子と、
前記１組の増幅素子からの出力信号を合成し、前記電力分配回路および前記１組の増幅素子と協働して閉ループ回路を構成するように前記１組の増幅素子の出力側に接続された電力合成回路と、
前記電力分配回路の出力側に、前記電力分配回路または前記電力合成回路の少なくとも一方と並列接続され、前記閉ループ回路内に発生する不平衡モードの電力を吸収する第１の受動回路と、
前記不平衡モードに関する前記電力分配回路との合成インピーダンス及び前記不平衡モードに関する前記電力合成回路との合成インピーダンスの少なくとも一方の合成インピーダンスを、対応する前記電力分配回路のインピーダンス又は前記電力合成回路のインピーダンスと比べて大きくするようなインピーダンス値を有し、前記第１の受動回路による電力吸収量を調整するように前記閉ループ回路中に前記第１の受動回路に並列接続された第２の受動回路と、
を備えたことを特徴とする高周波増幅器。
【請求項２】
前記第２の受動回路は、前記第１の受動回路と前記閉ループ回路との接続点から、前記１組の増幅素子と反対側をみたインピーダンスを、前記第２の受動回路を設けない場合と比べて大きくなるようにそのインピーダンス値が選択されたことを特徴とする請求項１記載の高周波増幅器。
【請求項３】
前記電力分配回路、前記電力合成回路および前記１組の増幅素子で構成される前記閉ループ回路は、対称面について対称となるように構成され、
前記第１および第２の受動回路は、両端が前記閉ループ回路上であって前記対称面について対称となる位置に接続されたこと、
を特徴とする請求項１または２のいずれかに記載の高周波増幅器。
【請求項４】
前記第２の受動回路は、前記閉ループ回路内で発生する不平衡モードに対して、前記電力分配回路もしくは前記電力合成回路の少なくとも一方と、前記増幅素子が動作する使用周波数より低い周波数で共振することを特徴とする請求項１〜３のいずれか１項に記載の高周波増幅器。
【請求項５】
前記第２の受動回路は、前記増幅素子の使用周波数の約１／２となる周波数の不平衡モードに対して共振するようにインピーダンス値が選択されたことを特徴とする請求項４記載の高周波増幅器。
【請求項６】
前記１組の増幅素子は、半導体素子であることを特徴とする請求項１〜５のいずれか１項に記載の高周波増幅器。
【請求項７】
前記第２の受動回路は、キャパシタを備えることを特徴とする請求項１〜６のいずれか１項に記載の高周波増幅器。
【請求項８】
前記第２の受動回路は、インダクタを備えることを特徴とする請求項１〜７のいずれか１項に記載の高周波増幅器。
【請求項９】
前記第２の受動回路が伝送線路のみから構成されることを特徴とする請求項１〜６のいずれか１項に記載の高周波増幅器。
【請求項１０】
前記第１の受動回路および前記第２の受動回路を前記１組の増幅素子と同一基板上に構成したことを特徴とする請求項１〜９のいずれか１項に記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばＶＨＦ帯、ＵＨＦ帯、マイクロ波帯およびミリ波帯等で使用される高周波増幅器に関するものである。
【背景技術】
【０００２】
以下、説明の便宜上、高周波増幅器として、マイクロ波帯で使用される、高出力のマイクロ波高出力増幅器を、一例として説明する。
【０００３】
一般に、マイクロ波高出力増幅器においては、高出力を得るために電界効果トランジスタ（Field Effect Transistor, 以下でＦＥＴとする）やヘテロジャンクションバイポーラトランジスタ（Heterojunction Bipolar Transistor, 以下でＨＢＴとする）などの半導体素子を並列接続して動作させる。これらの半導体素子を複数個並列接続して、その出力を合成する場合には、一般的に半導体増幅素子の並列接続回路の入力側に電力分配回路を、出力側に電力合成回路をそれぞれ接続して、増幅器としての回路を構成するため、その回路内に閉ループが形成される。半導体素子の熱雑音などにより閉ループ回路内に不平衡モードが生じた場合、特定の周波数において、この閉ループ内で不平衡モードによるループ発振が生じ、増幅器が異常増幅動作する問題がある。特に、閉ループ内にｆ0／２の周波数（ｆ0は高周波増幅器への入力周波数）の不平衡モードが発生した場合、半導体素子でｆ0とｆ0／２によるミキシングが行われ、ｆ0とｆ0／２との差の成分であるｆ0／２が生じ、通常の熱雑音に重畳されるため、他の周波数より発振がしやすいという問題があった。
【０００４】
この問題を解決するために、例えば特許文献１では、閉ループ回路内にいわゆるアイソレーション抵抗を接続し、このアイソレーション抵抗に不平衡モードを吸収させることにより、発振を抑制する高周波増幅器の構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許４３６１３１３号公報（第４頁〜第５頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の高周波増幅器では、アイソレーション抵抗を装荷しても、不平衡モードの発振を抑制できない場合があった。例えば、以下に示すような場合である。
【０００７】
特許文献１に開示された高周波増幅器において、アイソレーション抵抗と閉ループとの接続点から入力整合回路側を見たインピーダンスをＺt1、アイソレーション抵抗の抵抗値をＲo1とすると、ＦＥＴから入力整合回路側を見たインピーダンスＺoutは下記の式で示される。
【０００８】
【数１】
0005402887.tif 000002
式（１）において、Ｚt1がＲo1に比べて十分に小さい場合、Ｚout≒Ｚt1となりアイソレーション抵抗がないときと等価になる。従って、不平衡モードの電力はアイソレーション抵抗で吸収されず、ＦＥＴ側に全反射され、発振を引き起こす。このように、従来の高周波増幅器では、アイソレーション抵抗による不平衡モードの電力吸収効果が十分には得られない場合があり、発振を完全には抑制できない問題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、並列接続された増幅素子の出力を合成する高周波増幅器において、不平衡モードの発振をより適正に抑制することができる高周波増幅器を得るものである。
【課題を解決するための手段】
【００１０】
この発明に係る高周波増幅器は、入力された信号を分配し、分配された信号を出力する電力分配回路と、前記電力分配回路の出力側に接続され、前記電力分配回路からの各出力信号をそれぞれ増幅する１組の増幅素子と、前記１組の増幅素子からの出力信号を合成し、前記電力分配回路および前記１組の増幅素子と協働して閉ループ回路を構成するように前記１組の増幅素子の出力側に接続された電力合成回路と、前記電力分配回路の出力側に、前記電力分配回路または前記電力合成回路の少なくとも一方と並列接続され、前記閉ループ回路内に発生する不平衡モードの電力を吸収する第１の受動回路と、前記不平衡モードに関する前記電力分配回路との合成インピーダンス及び前記不平衡モードに関する前記電力合成回路との合成インピーダンスの少なくとも一方の合成インピーダンスを、対応する前記電力分配回路のインピーダンス又は前記電力合成回路のインピーダンスと比べて大きくするようなインピーダンス値を有し、前記第１の受動回路による電力吸収量を調整するように前記閉ループ回路中に前記第１の受動回路に並列接続された第２の受動回路と、を備えたことを特徴としている。
【発明の効果】
【００１１】
この発明によれば、並列接続された増幅素子の出力を合成する高周波増幅器において、増幅素子を含む閉ループ回路内で発生する不平衡モードの電力の吸収量を調整することにより、高周波増幅器の不平衡モードによる発振を、より適正に抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１に係る高周波増幅器の回路構成図である。
【図２】この発明の実施の形態１に係る高周波増幅器の不平衡モードに対する等価回路図である。
【図３】この発明の実施の形態２に係る高周波増幅器の回路構成図である。
【図４】この発明の実施の形態２に係る高周波増幅器の不平衡モードに対する等価回路図である。
【図５】この発明の実施の形態２に係る高周波増幅器の不平衡モードのループ利得の計算結果である。
【図６】この発明の実施の形態２に係る高周波増幅器の不平衡モードのｆ0／２におけるループ利得のキャパシタの容量値依存性の計算結果である。
【図７】この発明の実施の形態３に係る高周波増幅器の回路構成図である。
【図８】この発明の実施の形態３に係る高周波増幅器の不平衡モードに対する等価回路図である。
【図９】この発明の実施の形態４に係る高周波増幅器の回路構成図である。
【図１０】この発明の実施の形態４に係る高周波増幅器の不平衡モードに対する等価回路図である。
【図１１】この発明の実施の形態５に係る高周波増幅器のレイアウト図である。
【図１２】この発明の実施の形態６に係る高周波増幅器のレイアウト図である。
【図１３】この発明の実施の形態７に係る高周波増幅器の回路構成図である。
【図１４】この発明の実施の形態８に係る高周波増幅器の回路構成図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施の形態に係る高周波増幅器について、図面を参照しながら説明する。各実施の形態で示す各図において、同一の符号は、同一または相当の部分を表している。ここで示す高周波増幅器は、増幅素子としての複数のトランジスタと、それらを並列合成するための電力分配回路、電力合成回路から構成される。ここではトランジスタとして電界効果トランジスタ（ＦＥＴ）を用いた場合を例示しているが、本発明はこれに限定されるものではなく、ＦＥＴに変えてバイポーラトランジスタ等を用いた場合にも同様に適用可能である。
【００１４】
ここでは閉ループ回路内のＦＥＴの出力側に本発明を適用した場合について説明を行うが、本発明を閉ループ内のＦＥＴの入力側に適用することも可能であり、入力側および出力側の両方に本発明を適用してもよい。また、本願発明の趣旨を逸脱しない限り、各実施の形態で示す構成の全部または一部を組み合わせてもよい。
【００１５】
実施の形態１．
図１に、この発明の実施の形態１に係る高周波増幅器の回路構成図を示す。図１において、高周波増幅器は、高周波増幅器に信号を入力する入力端子１０、入力された信号を分配する電力分配回路１１、信号を増幅させる増幅素子としてＦＥＴ１２ａ、１２ｂ、ＦＥＴ１２ａ、１２ｂにより増幅された信号を合成する電力合成回路１３、合成された信号を出力する出力端子１４を備えており、図１中に点線で示す対称面に対して上下対称となるような閉ループ回路を構成している。また、電力分配回路１１および電力合成回路１３はそれぞれ信号を伝搬させる伝送線路１５ａ、１５ｂおよび伝送線路１６ａ、１６ｂを備えている。
【００１６】
第１の受動回路を構成しているアイソレーション抵抗１７は、電力合成回路１３と並列に接続、すなわち、一端が電力分配回路により分配された一方の回路側（ＦＥＴ１２ａの出力側）に接続され、他端が分配されたもう一方の回路側（ＦＥＴ１２ｂの出力側）に、図１中に点線で示す対称面に対して上下対称となるように接続されている。本願の特徴的構成である第２の受動回路１８（以下では適宜受動回路１８とする）は、アイソレーション抵抗１７に対して並列に装荷、すなわち両端がそれぞれＦＥＴ１２ａ、１２ｂの出力側と、電力合成回路１３の入力側との間の位置に装荷されており、キャパシタ、インダクタ、伝送線路等の受動素子により構成されている。
【００１７】
なお、ここでは１対のＦＥＴの符号を１２ａ、１２ｂと数字の後にアルファベットを付加して区別しているが、これらを総称する場合や区別せず代表的に示す場合にはアルファベットを付加せずＦＥＴ１２のように記載する。また、以下の実施例に示す他の符号についても同様である。図１において、電力分配回路１１の回路上の分岐点をＡ,電力合成回路１３の回路上の合成点（結合点）をＢとし、入力端子１０、分岐点Ａ、電力分配回路１１、合成点（結合点）Ｂ、出力端子１４を含む基準面を、対称面として記載している。
【００１８】
次に動作について説明する。まず、本回路の平衡モードに関する動作について述べる。周波数ｆ0の信号が入力端子１０から入力されると、その信号は電力分配回路１１で等分配された信号は、伝送線路１５を通ってそれぞれＦＥＴ１２ａ、１２ｂに入力され増幅される。増幅された信号は伝送線路１６を通過して出力合成回路により合成され、出力端子１４から出力される。入力された信号は電力分配回路１１により同振幅同位相で分配されて平衡モードとなるため、アイソレーション抵抗１７および受動回路１８の両端で同振幅同位相となり、アイソレーション抵抗１７および受動回路１８はほぼ影響しない。
【００１９】
次に、不平衡モードに関する動作について述べる。ここで、不平衡モードは、例えばＦＥＴや伝送線路からの熱雑音により生じる。熱雑音の成分としては平衡モードｅｅと不平衡モードｅｏがあるが、ここではループ発振の直接の原因となる不平衡モードを主体的に説明する。
【００２０】
図１に示す回路においてアイソレーション抵抗１７と受動回路１８とが共にない場合について述べる。これは、上述した従来技術と同様の構成である。ＦＥＴ１２で増幅された不平衡モードｅｏは伝送線路１６を通って図１におけるＢ点に達する。Ｂ点では位相が反転して全反射するため、不平衡モードｅｏはＦＥＴ１２側に帰還される。帰還された不平衡モードｅｏはＦＥＴ１２を通ってＡ点に達する。Ａ点では同様に位相が反転し全反射する。このように不平衡モードｅｏは回路内においてＡ点・Ｂ点における反射とＦＥＴによる増幅を繰り返すことによって発振を引き起こす。不平衡モードの発振は不平衡モードｅｏの反射経路があたかも図１のループを描くように見えるためループ発振と呼ばれる。このループ発振はアイソレーション抵抗を閉ループ回路の所定の対向する位置に接続することにより、抑制することができる。すなわち、不平衡モードに関しては、アイソレーション抵抗の両端で同振幅逆位相となるためアイソレーション抵抗１７上で合成されることにより吸収されループ発振を抑制することができる。しかし、閉ループ回路に単にアイソレーション抵抗を設けた場合では、上述のように不平衡モードの発振を抑制できない場合がある。
【００２１】
そこで、図１に示すように閉ループ回路に、受動回路１８をアイソレーション抵抗１７と並列に接続する。図１に示す回路の不平衡モードに対する等価回路を図２に示す。電力合成回路１３の不平衡モードに対するインピーダンス、すなわち、図２中の受動回路１８と閉ループ回路との接続点から伝送線路１６側を見たインピーダンスをＺt1、電力分配回路１３と受動回路１８の合成インピーダンス、すなわち、図２中の受動回路１８と閉ループ回路との接続点から伝送線路１６と受動回路１８側を見たインピーダンスをＺt2とし、出力回路全体を見たインピーダンスをＺoutとする。また、アイソレーション抵抗１７の抵抗値を２Ｒo1とし、受動回路１８のアドミッタンスをＹR／２とする。このときＺt2，Ｚoutは以下の式で表される。
【００２２】
【数２】
0005402887.tif 000003
【００２３】
【数３】
0005402887.tif 000004
式（２）から１＋Ｚt1ＹR＜１のときＺt1＜Ｚt2であり、この条件を満たす受動回路を装荷することにより、受動回路１８と電力合成回路１３の不平衡モードに対する合成インピーダンスを、受動回路１８がない場合と比べ大きくすることができる。また、ＹRをＺt1に対して共振させるように選んだとき、すなわち、１＋Ｚt1ＹR＝０となるようにＹRを選ぶことにより、Ｚt2⇒∞となりインピーダンスＺt2を最も大きくすることができる。
【００２４】
次に、式（３）から、Ｚt2がＲo1に比べて十分大きいときはＺout≒Ｒo1となり、ＦＥＴ１２にアイソレーション抵抗１７のみが装荷されていることと等価になる。従って、Ｚt1がＲo1に比べ十分小さい場合であっても、不平衡モードの電力は抵抗に吸収され、ループ発振は生じない。ここで、Ｚt2がＲo1に比べて十分に大きくない場合でも、１＋Ｚt1ＹR＜１の条件を満足するＹRをもつ受動回路１８を装荷することによりＺt2を大きくすることができ、アイソレーション抵抗１７による不平衡モードを吸収する電力を、受動回路１８を装荷しない場合と比べ大きくでき、ループ発振を抑制する効果が得られる。
【００２５】
本発明の実施の形態１に係る高周波増幅器では、以上のような構成をしているため、不平衡モードに関してインピーダンスを大きくする受動回路をアイソレーション抵抗に並列に装荷することにより、アイソレーション抵抗による不平衡モードの電力吸収効果を高め、発振を抑制できる。
【００２６】
なお、ここではＦＥＴの電力合成回路側に受動回路を設け、受動回路と電力合成回路との不平衡モードに対する合成インピーダンスを大きくした場合について説明を行ったが、電力分配回路側に受動回路を設け、受動回路と電力分配回路との合成インピーダンスを大きくするようにした構成でも同様の効果が得られる。また、段間整合回路が設けられている場合には、受動回路と段間整合回路との合成インピーダンスを大きくするように構成してもよい。また、ここではアイソレーション抵抗を受動回路のＦＥＴ側に配置する構成について示したが、逆に配置、すなわちアイソレーション抵抗を受動回路の電力合成回路側に配置する構成としてもよい。
【００２７】
実施の形態２．
図３に、本発明の実施の形態２に係る高周波増幅器の回路構成を示す。その基本構成は実施の形態１と同様であり、第１の受動回路としてのアイソレーション抵抗１７と並列に装荷する第２の受動回路としてキャパシタ１９を用いている。
【００２８】
次に、動作について説明する。実施の形態１に示す場合と同様に、入力端子１０から入力された信号は、ＦＥＴ１２で増幅され出力端子１４から出力される。また、ＦＥＴ１２などから発生する熱雑音により、不平衡モードが生じることとなる。図３に示す回路の不平衡モードに対する等価回路を図４に示す。図４において、伝送線路１６の特性インピーダンスをＺo1、その電気長をθo1としアイソレーション抵抗１７を２Ｒo1、キャパシタ１９をＣR／２とする。このとき、伝送線路１６を見た不平衡モードに対するインピーダンスＺt1は以下の式で表される。
【００２９】
【数４】
0005402887.tif 000005
式（４）を式（２）に代入し、ＹR=ｊωＣRとすると電力合成回路１３およびキャパシタ１９の合成インピーダンスＺt2は以下の式で表される。
【００３０】
【数５】
0005402887.tif 000006
【００３１】
式（５）より、１−ωＺo1ＣRtanθo1＜１のときＺt1＜Ｚt2であり，電力合成回路１３とキャパシタ１９の合成インピーダンスを、キャパシタ１９を設けない場合と比べ大きくできることがわかる。この条件を満たすキャパシタを装荷することにより、実施の形態１の場合と同様に、アイソレーション抵抗１７による不平衡モードの吸収効果を高められ、ループ発振を抑制できる。また、１−ωＺo1ＣRtanθo1＝０の場合、Ｚt2⇒∞となり最もインピーダンスＺt2を大きくすることができる。
【００３２】
図５に、実施の形態２に係る高周波増幅器と従来回路の不平衡モードのループ利得の計算結果を示す。計算にはＺi1=８．４Ω，θi1=９０°,Ｚo1＝２０Ω,θo1=９０°，Ｒo1＝５０Ω，ＣR＝２．２ｐＦとゲート幅＝１．７５ｍｍのＦＥＴモデルを用いた。図５において、横軸を周波数、縦軸をループ利得としており、点線で従来回路の不平衡モードのループ利得、実線で本発明に実施の形態２に係る回路のループ利得の計算結果を示している。発振条件はループ利得＞０ｄＢである。
【００３３】
従来回路ではｆ＝４．５ＧＨｚ近傍においてループ利得＞０ｄＢとなっているのに対して、本実施の形態による高周波増幅器のループ利得はすべての周波数で０ｄＢ以下であり、発振しないことが計算から確認された。
【００３４】
図６に、周波数をｆ0／２とした場合におけるループ利得とキャパシタの容量値の関係を示す。図６において、横軸をキャパシタ１９の容量値、縦軸をループ利得としており、ループ利得＞０（図中の一点鎖線）となる容量値ではループ発振が発生することとなる。図６より、ＣR＝２．０２ｐＦにすることにより、ループ利得を大きく低下させることができ、−１０ｄＢ以下にできることがわかる。この容量値は図４においてキャパシタ１９が伝送線路１６とｆ0／２で並列共振する値である。
【００３５】
このように、本発明の実施の形態２に係る高周波増幅器では、キャパシタ１９の容量値をｆ0／２において伝送線路１６と共振する値を選ぶことで最もループ利得を低くでき、周波数がｆ0／２となる不平衡モードの発振を抑制できる。
【００３６】
なお、ここではＦＥＴの電力合成回路側にキャパシタを設け、キャパシタと電力合成回路との不平衡モードに対する合成インピーダンスを大きくした場合について説明を行ったが、電力分配回路側にキャパシタを設け、キャパシタと電力分配回路との合成インピーダンスを大きくするようにした構成でも同様の効果が得られる。また、段間整合回路が設けられている場合には、キャパシタと段間整合回路との合成インピーダンスを大きくするように構成してもよい。
【００３７】
ここではアイソレーション抵抗をキャパシタのＦＥＴ側に配置する構成について示したが、逆に配置、すなわちアイソレーション抵抗をキャパシタの電力合成回路側に配置する構成としてもよい。また、ここでは第２の受動回路をキャパシタのみで構成した例について示したが、後述するインダクタや、例えばマイクロストリップ線路のような伝送線路と組み合わせて構成しても良い。
【００３８】
実施の形態３．
図７は、本発明の実施の形態３に係る高周波増幅器の回路構成図である。その基本構成は実施の形態１とほぼ同様であるが、第１の受動回路としてのアイソレーション抵抗１７と並列に装荷する第２の受動回路としてインダクタ２０を用いており、また、伝送線路１６ａ、１６ｂの代わりにキャパシタ２１ａ、２１ｂを装荷した点で異なる。ここで、キャパシタ２１ａ、２１ｂは電力合成回路の一部と考えてもよく、その出力端子１４の外側に出力整合回路を設けて整合をとっても良い。図７においてアイソレーション抵抗１７の抵抗値を２Ｒo1、インダクタ２０のインダクタンスを２Ｌo1、キャパシタ２１の容量値をＣo1とする。
【００３９】
次に、動作について説明する。実施の形態１と同様に、入力端子１０から入力された信号は、ＦＥＴ１２で増幅され出力端子１４から出力される。また、ＦＥＴ１２などの熱雑音により、不平衡モードが生じることとなる。図７の不平衡モードに対する等価回路を図８に示す。図８のＺt1，Ｚt2は以下の式で表される。
【００４０】
【数６】
0005402887.tif 000007
【００４１】
【数７】
0005402887.tif 000008
【００４２】
式（７）から１−（１／（ω2Ｃo1Ｌo1））＜１のときＺt1＜Ｚt2であり、この条件を満たすインダクタを装荷することにより、インダクタ２０と電力合成回路１３との不平衡モードに対するインピーダンスを、インダクタを装荷しない場合と比べ大きくすることができる。また、Ｌo1をＺt1に対して共振させるように選んだとき、すなわち、１−（１／（ω2Ｃo1Ｌo1））＝０となるようにＬo1を選ぶことにより、Ｚt2⇒∞となりインピーダンスＺt2を最も大きくすることができる。
【００４３】
本発明の実施の形態３に係る高周波増幅器は、以上のような構成をしているため、実施の形態１と同様にアイソレーション抵抗による不平衡モードの吸収効果を高めて発振を抑制できる。なお、インダクタ２０はチップインダクタやマイクロストリップ線路やコプレナー線路で形成したスパイラルインダクタなどで実現できる。
【００４４】
なお、ここではＦＥＴの電力合成回路側にインダクタを設け、インダクタと電力合成回路との不平衡モードに対する合成インピーダンスを大きくした場合について説明を行ったが、電力分配回路側にインダクタを設け、インダクタと電力分配回路との合成インピーダンスを大きくするようにした構成でも同様の効果が得られる。また、段間整合回路が設けられている場合には、インダクタと段間整合回路との合成インピーダンスを大きくするように構成してもよい。また、ここではアイソレーション抵抗をインダクタのＦＥＴ側に配置する構成について示したが、逆に配置、すなわちアイソレーション抵抗をインダクタの電力合成回路側に配置する構成としてもよい。
【００４５】
実施の形態４.
図９に、本発明の実施の形態４に係る高周波増幅器の回路構成図を示す。その基本構成は実施の形態３に示す場合とほぼ同様である。実施の形態３との相違点は第２の受動回路としてインダクタ２０の代わりに、例えばマイクロストリップ線路のような伝送線路２２を用いた点である。図９においてアイソレーション抵抗１７の抵抗値を２Ｒo1、伝送線路２２の特性インピーダンスをＺR1、電気長を２θR1とし、キャパシタ２１の容量値をＣo1とする。
【００４６】
次に、動作について説明する。実施の形態１と同様に、入力端子１０から入力された信号は、ＦＥＴ１２で増幅され出力端子１４から出力される。また、ＦＥＴ１２などの熱雑音により、不平衡モードが生じることとなる。図９に示す回路の不平衡モードに対する等価回路を図１０に示す。図１０のＺt1，Ｚt2は以下の式で表される。
【００４７】
【数８】
0005402887.tif 000009
【００４８】
【数９】
0005402887.tif 000010
式（９）から１−（１／（ωＣo1ＺR1tanθR1））＜１のときＺt1＜Ｚt2であり，この条件を満たす伝送線路を装荷することにより、伝送線路２２と閉ループ回路との接続点からみた、電力合成回路側の不平衡モードに対するインピーダンスを、伝送線路を装荷しない場合と比べ大きくすることができる。また、ＺR1およびθR1をＺt1に対して共振させるように選んだとき、すなわち、１−（１／（ωＣo1ＺR1tanθR1））＝０となるようにＺR1およびθR1を選ぶことにより、Ｚt2⇒∞となりインピーダンスＺt2を最も大きくすることができる。
【００４９】
以上のように、本発明の実施の形態４に係る高周波増幅器では、実施の形態３と同様にＺt2のインピーダンスを大きくことができ、アイソレーション抵抗による不平衡モードの吸収効果を高めてループ発振を抑制することができる。
【００５０】
なお、ここではＦＥＴの電力合成回路側に伝送線路を設け、伝送線路と電力合成回路との不平衡モードに対する合成インピーダンスを大きくした場合について説明を行ったが、電力分配回路側に伝送線路を設け、伝送線路と電力分配回路との合成インピーダンスを大きくするようにした構成でも同様の効果が得られる。また、段間整合回路が設けられている場合には、伝送線路と段間整合回路との合成インピーダンスを大きくするように構成してもよい。また、ここではアイソレーション抵抗を伝送線路のＦＥＴ側に配置する構成について示したが、逆に配置、すなわちアイソレーション抵抗を伝送線路の電力合成回路側に配置する構成としてもよい。
【００５１】
実施の形態５.
図１１に、この発明の実施の形態５に係る高周波増幅器の構成図を示す。図１１に示す構成図は、実施の形態２に示す受動回路としてキャパシタを用いた高周波増幅器において、第１の受動回路としてのアイソレーション抵抗や、第２の受動回路としてのキャパシタを増幅素子と同一基板に形成した場合のレイアウトを示している。図１１において、高周波増幅器は、半導体基板２３上にＦＥＴ１２ａ、１２ｂ、アイソレーション抵抗１７、受動回路としてのキャパシタ１９が構成されている。また、ＦＥＴ１２ａ、１２ｂにおいて、ゲートパッド２４ａ、２４ｂとゲート電極２９は接続されており、ドレインパッド２５ａ〜２５ｂとドレイン電極２９は接続されている。ソース電極３０はソースパッド２６ａ〜２６ｃと接続されており、ビアホール２７ａ〜２７ｃを通して接地されている。また、ソースパッド２６ｂは、ＦＥＴ１２ａ、１２ｂで共用されている。アイソレーション抵抗１７として薄膜抵抗を、アイソレーション抵抗と並列に接続されるキャパシタ１９としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを用いている。なお、ここでは省略した入力端子１０、電力分配回路１１、電力合成回路１３、および出力端子１４は同一基板上に構成してもよく、別の誘電体基板上に構成してもよい。
【００５２】
本発明の実施の形態５に係る高周波増幅器は、以上のような構成をしているため、実施の形態２に示す高周波増幅器と基本的な回路構成は変わらず、実施の形態２と同様の効果を有する。さらに増幅素子と同一基板上に薄膜抵抗とＭＩＭキャパシタを形成することにより、高周波増幅器を小型化することができる。また、外部回路において抵抗やキャパシタを用意する必要がなくなり、部品点数を削減でき、低コスト化が可能となる。
【００５３】
実施の形態６.
図１２に、この発明の実施の形態６に係る高周波増幅器の構成図を示す。図１２に示す構成図は、実施の形態２に係る高周波増幅器において、各回路を半導体基板と誘電体基板で構成したときのレイアウトを示している。図１２では、図１１の構成に加え、ワイヤ３１ａ〜３１ｄ、誘電体基板３６を備えており、伝送線路１６等を誘電体基板上の導体パターンで構成している。また、不平衡モードを吸収するアイソレーション抵抗１７として誘電体基板上の薄膜抵抗、電力合成回路のインピーダンスを大きくするキャパシタ１９として誘電体基板上のＭＩＭキャパシタを設けている。なお、ここでは省略した入力端子１０、電力分配回路１１は同一基板上に構成してもよく、別の誘電体基板上に構成してもいい。
【００５４】
誘電体基板上の薄膜抵抗とＭＩＭキャパシタにワイヤをボンディングすることにより、アイソレーション抵抗１７と、キャパシタ１９を構成している。
【００５５】
本発明の実施の形態６に係る高周波増幅器では、以上のような構成をしているため、基本的な回路構成は実施の形態２と同様であり、実施の形態２と同様の効果を有する。さらに、誘電体基板上に薄膜抵抗、ＭＩＭキャパシタを複数個用意しておくことにより、抵抗値や容量値の調整を容易にでき、アイソレーション抵抗による不平衡モードの吸収効果を可変できるという効果が得られる。
【００５６】
実施の形態７.
図１３に、本発明の実施の形態７に係る高周波増幅器の回路構成図を示す。図１３に示す回路では、図３に示す回路を２つ上下に並べ、これらの回路を伝送線路３２ａ、３２ｂ、伝送線路３３ａ、３３ｂ、電力分配回路３６、電力合成回路３７により並列接続している。また、第１の受動回路としてアイソレーション抵抗３４および、第２の受動回路としてキャパシタ３５を設けている。
【００５７】
高周波増幅器の高出力化するために、図３に示す回路（以下で基本増幅回路とする）を複数用意し並列合成することが考えられる。それぞれの基本増幅回路中でのループ発振は、実施の形態２に示すような回路を用いることにより、抑制することができるが、例えば、それぞれの基本増幅回路中では平衡モードとなるが、２つの基本増幅回路の間で見ると、位相が１８０度異なり、不平衡モードとなる場合は、ループ発振が生じる可能性がある。このような場合でもループ発振を抑制するために、実施の形態７に示す高周波増幅器では、基本増幅回路を並列合成したあと、さらにアイソレーション抵抗３４およびキャパシタ３５を設けている。キャパシタ３５と電力合成回路３７との合成インピーダンスを大きくするように、キャパシタ３５の素子値を選択することにより、キャパシタ３５を装荷しない場合と比べアイソレーション抵抗３４において吸収させる電力を大きくすることができる。
【００５８】
以上のように実施の形態７に係る高周波増幅器においても実施の形態２と同様の効果を有する。さらに、本構成ではループ発振を抑制しつつＦＥＴの並列合成数を増やすことができるので、高出力化できる効果も有する。ここではＦＥＴを４合成する場合について例示したが、本発明はこれに限定されるものではなく、２Ｎ合成に適用可能である。
【００５９】
なお、ここでは実施の形態２に示すような第２の受動回路としてキャパシタを用いた場合について述べたが、実施の形態３または４に示すようにインダクタや伝送線路、または、これらを組み合わせて構成した場合でも同様の効果が得られる。
【００６０】
実施の形態８.
図１４は、この発明の実施の形態８に係る高周波増幅器の回路構成図である。基本構成は図１３と同様であるが、中央の第１の受動回路としてのアイソレーション抵抗と第２の受動回路としてのキャパシタの装荷位置が異なる。
【００６１】
実施の形態８に係る高周波増幅器は、基本構成が実施の形態７に示す高周波増幅器と同様であり、実施の形態７と同様の効果を有する。さらに、本構成ではＦＥＴ間にアイソレーション抵抗とキャパシタを装荷するので、ＦＥＴの合成数を任意に選択でき増幅器設計の自由度を高められる。これにより、増幅器の出力電力を自由に選ぶことができるという効果が得られる。
【００６２】
なお、ここでは実施の形態２に示すような第２の受動回路としてキャパシタを用いた場合について述べたが、実施の形態３または４に示すようにインダクタや伝送線路、または、これらを組み合わせて構成した場合でも同様の効果が得られる。
【符号の説明】
【００６３】
１０  入力端子、１１  電力分配回路、１２ａ〜ｄ  ＦＥＴ、１３  電力合成回路、１４  出力端子、１５ａ〜ｄ  伝送線路、１６ａ〜ｄ  伝送線路、１７,１７ａ〜ｃ  アイソレーション抵抗（第１の受動回路）、１８  第２の受動回路、１９,１９ａ〜ｃ  キャパシタ、２０  インダクタ、２１ａ,ｂ  キャパシタ、２２  伝送線路、２３  誘電体基板、２４ａ,ｂ  ゲートパッド、２５ａ,ｂ  ドレインパッド、２６ａ〜ｃ  ソースパッド、２７ａ〜ｃ  ビアホール、２８  ゲート電極、２９  ドレイン電極、３０  ソース電極、３１ａ〜ｄ  導電性ワイヤ、３２ａ,ｂ  伝送線路、３３ａ,ｂ  伝送線路、３４  アイソレーション抵抗、３５  キャパシタ、３６  誘電体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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