(57)【特許請求の範囲】
【請求項１】
水平方向に延長される単結晶半導体物質の基板と、
前記基板上の複数の層間絶縁膜と、
隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターンと、
前記複数の層間絶縁膜とゲートパターンを貫通し垂直方向に延長され、非結晶半導体物質を熱処理して相転移させて形成される結晶質半導体物質の垂直チャンネルとを含み、
前記各々のゲートパターンと垂直チャンネルの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるゲート絶縁膜が前記隣接する下部層間絶縁膜と上部層間絶縁膜との間のみに具備され、各々の前記ゲートパターンとゲート絶縁膜の間に電荷トラップ膜が具備され、前記電荷トラップ膜は前記ゲートパターンとゲート絶縁膜の間で垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間で水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間で水平方向に延長される第３部分を含み、「コ」の字形状で前記ゲート絶縁膜と上下の層間絶縁膜に接し、ブロッキング絶縁膜を介して前記ゲートパターンで満たされることを特徴とする半導体素子。
【請求項２】
前記非結晶半導体物質にはＮ型不純物がドーピングされ、前記垂直チャンネルの前記ゲートパターンにより囲まれている側壁にはＰ型不純物がドーピングされ、
前記垂直チャンネルの前記層間絶縁膜により囲まれている部位にはＮ型ソース／ドレイン領域が形成され、前記垂直チャンネルの前記ゲートパターンにより囲まれている部位にはＰ型チャンネル領域が形成され、前記Ｐ型チャンネル領域は前記層間絶縁膜の各々の位置によってセルフアラインされることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記ゲート絶縁膜は熱酸化膜を含むことを特徴とする請求項１記載の半導体素子。
【請求項４】
上部選択トランジスタの上部選択ゲートに提供され、複数のゲートパターンのうち、最上部に位置する最上部ゲートパターンと、
下部選択トランジスタの下部選択ゲートに提供され、複数のゲートパターンのうち、最下部に位置する最下部ゲートパターンと、
半導体素子の共通ストリングのメモリセルトランジスタのコントロールゲートに提供され、前記最上部選択ゲート及び最下部選択ゲートの間に位置する複数の残りのゲートパターンと、
前記半導体素子のワードラインに提供されるように互いに接続され、第１水平方向に配置され、同一層に割当てられるセルトランジスタのコントロールゲートと、
前記垂直チャンネルによって互いに直列に接続されて半導体素子の共通のセルストリングをなすメモリセルトランジスタと、
前記半導体素子の第２水平方向に配置され、半導体素子のビットラインと互いに接続される垂直チャンネルの上部とを含み、
前記半導体素子は不揮発性メモリー素子を含むことを特徴とする請求項１記載の半導体素子。
【請求項５】
水平方向に延長される単結晶半導体物質の基板を提供する段階と、
前記基板上に複数の層間絶縁膜を提供する段階と、
隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターンを提供する段階と、
前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長され、非結晶半導体物質を熱処理して相転移させて形成される結晶質半導体物質の垂直チャンネルを提供する段階と、
前記各々のゲートパターンと垂直チャンネルの間には前記垂直チャンネルから前記ゲートパターンを絶縁させ、前記隣接する下部層間絶縁膜と上部層間絶縁膜との間のみに具備されるゲート絶縁膜を提供する段階と、
各々の前記ゲートパターンとゲート絶縁膜の間に電荷トラップ膜を提供する段階とを含み、前記電荷トラップ膜は前記ゲートパターンとゲート絶縁膜の間で垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間で水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間で水平方向に延長される第３部分を含み、「コ」の字形状で前記ゲート絶縁膜と上下の層間絶縁膜に接し、ブロッキング絶縁膜を介して前記ゲートパターンで満たされることを特徴とする半導体素子の製造方法。
【請求項６】
前記非結晶半導体物質にはＮ型不純物がドーピングされ、プラズマドーピング工程により、前記垂直チャンネルの前記ゲートパターンにより囲まれている側壁にはＰ型不純物がドーピングされ、
前記垂直チャンネルの前記層間絶縁膜により囲まれている部位にはＮ型ソース／ドレイン領域が形成され、前記垂直チャンネルの前記ゲートパターンにより囲まれている部位にはＰ型チャンネル領域が形成され、前記Ｐ型チャンネル領域は前記層間絶縁膜の各々の位置によってセルフアラインされることを特徴とする請求項５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は垂直型半導体素子及びその製造方法に関する。より詳しくは、垂直方向にセルが接続されている半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
電子製品は持続的に高集積化が進んでいるが、半導体メモリー素子は高スピード、低消費電力、及び高密度を有する必要がある。このため、半導体素子は今までにも増して、高集積化されていく必要があり、セルトランジスタは垂直及び水平方向アレイに整列された多層積層型素子（ｍｕｌｔｉｐｌｅ‐ｌａｙｅｒｅｄ  ｄｅｖｉｃｅ）として形成される方向で研究されている。
【０００３】
このためのアプローチとしては、平面メモリーセル、例えば、ＮＡＮＤメモリーセルは一般的な水平アレイに形成されている。その次に、垂直方向に前記水平アレイが多数の層で積層される。しかし、このような積層素子はリソグラフィー工程によって形成されることのできる最小フィーチャーサイズで積層膜が形成されることが要求されるため、各素子の信頼性が低下することになる。さらに、駆動トランジスタに含まれる駆動ゲートのサイズが大きければ大きいほど多層に積層される必要がある。それにより、前記薄膜が積層される個数を減少させるためには駆動トランジスタのサイズをさらに縮小させる必要がある。従って、集積化には限界があり、熱的除去に関する問題も生じ得る。
【０００４】
このための他のアプローチとしては、多層積層メモリー素子のチャンネルを垂直方向に形成することが研究されている。垂直チャンネルトランジスタの１つの特徴として、複数のゲート膜は基板上に形成され、垂直チャンネルは複数のゲート膜を垂直に横切るようになる。各々の垂直チャンネルで、下部ゲート膜は下部選択ゲートとして動作し、複数の中間ゲート膜はコントロールゲートとして動作し、上部ゲート膜は上部選択ゲートとして動作する。第１水平方向に互いに隣接する各々の上部選択ゲートは列方向に動作するように互いに接続される。互いに隣接する垂直チャンネルは第２水平方向に接続されて、メモリー素子のビットラインとして動作される。
【０００５】
しかし、垂直チャンネルトランジスタの場合、動作の特性を満足させることと製造工程の難しさがある。一例として、下部及び上部ゲートの垂直方向の端の表面は通常の酸化膜を使用して前記垂直チャンネルから絶縁されている。また、中間ゲート膜であるコントロールゲートの垂直の端の表面はＯＮＯタイプの電荷トラップ膜を使用して前記垂直チャンネルと絶縁される。それによって、前記フローティングゲートを使用するフローティングゲートタイプの不揮発性メモリー素子を作ることが難しい。
【０００６】
これに加えて、垂直チャンネルトランジスタは、チャンネル領域を、ポリシリコンを使用して形成する。しかし、前記ポリシリコンの垂直チャンネルは内部の結晶粒界が含まれていて、前記結晶欠陥はトランジスタ内でトラップサイトを生じさせる。前記結晶欠陥によって半導体素子の抵抗が増加し、その結果、素子の動作速度が遅くなり、素子の電力消費量が増加する。
【０００７】
また、ポリシリコン垂直チャンネルの場合には、セルトランジスタのＯＮＯ電荷トラップ膜内に含まれるトンネル酸化膜を化学気相蒸着方法で形成するしかない。従って、化学気相蒸着法によって形成されたトンネル酸化膜は時間の経過によって急速に劣化してしまうため、素子の内向性及び信頼性が低下される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の一つの目的は高性能を有しつつ、高集積化された垂直型半導体素子を提供することにある。
【０００９】
本発明の他の目的は前記垂直型半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一様態の半導体素子は、単結晶半導体物質からなり、水平方向に延長される基板、前記基板上に複数の層間絶縁膜、隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターン、及び前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長される単結晶半導体物質の垂直チャンネルを含み、前記各々のゲートパターンと垂直チャンネルの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるゲート絶縁膜が具備される。
【００１１】
一実施形態として、前記各々のゲートパターンとゲート絶縁膜の間には電荷トラップ膜が含まれ、前記電荷トラップ膜は、前記ゲートパターン及びゲート絶縁膜の間に垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間に水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間に水平方向に延長される第３部分を含む。
【００１２】
他の実施形態として、前記トラップ膜は、導電物質または半導体物質からなるフローティングゲートを含む。
【００１３】
また他の実施形態として、前記ゲート絶縁膜は熱酸化膜を含む。
【００１４】
また他の実施形態として、上部選択トランジスタの上部選択ゲートに提供され、複数のゲートパターンのうち、最上部に位置する最上部ゲートパターン、下部選択トランジスタの下部選択ゲートに提供され、複数のゲートパターンのうち、最下部に位置する最下部ゲートパターン、前記半導体素子の共通ストリングのメモリセルトランジスタのコントロールゲートに提供され、前記最上部選択ゲート及び最下部選択ゲートの間に位置する複数の残りのゲートパターン、前記半導体素子のワードラインに提供されるように互いに接続され、第１水平方向に配置され、同一層に割当てられるセルトランジスタのコントロールゲート、前記垂直チャンネルによって互いに直列に接続されて半導体素子の共通のセルストリングをなすメモリセルトランジスタ、及び前記半導体素子の第２水平方向に配置され、半導体素子のビットラインと互いに接続される垂直チャンネルの上部を含み、前記半導体素子は半導体メモリー素子を含む。
【００１５】
また他の実施形態として、前記複数の層間絶縁膜は、各々マルチ積層構造からなり、下部絶縁膜、中間絶縁膜、及び上部絶縁膜を含み、前記下部及び上部絶縁膜は中間絶縁膜とエッチング選択比を有する物質からなる。
【００１６】
本発明の他の様態の半導体素子は、水平方向に延長される単結晶半導体物質の基板、前記基板上に複数の層間絶縁膜、隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターン、及び前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長される単結晶半導体物質の垂直チャンネルを含み、前記各々のゲートパターンと垂直チャンネルとの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるゲート絶縁膜が具備され、各々の前記ゲートパターンとゲート絶縁膜の間に電荷トラップ膜が具備され、前記電荷トラップ膜は前記ゲートパターンとゲート絶縁膜の間で垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間で水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間で水平方向に延長される第３部分を含む。
【００１７】
一実施形態として、前記基板及び垂直チャンネルは単結晶半導体物質を含む。
【００１８】
他の実施形態として、前記電荷トラップ膜は導電物質または半導体物質からなるフローティングゲートを含む。
【００１９】
他の実施形態として、前記ゲート絶縁膜は熱酸化膜を含む。
【００２０】
他の実施形態として、上部選択トランジスタの上部選択ゲートに提供され、複数のゲートパターンのうち、最上部に位置する最上部ゲートパターン、下部選択トランジスタの下部選択ゲートに提供され、複数のゲートパターンのうち、最下部に位置する最下部ゲートパターン、前記半導体素子の共通ストリングのメモリセルトランジスタのコントロールゲートに提供され、前記最上部選択ゲート及び最下部選択ゲートの間に位置する複数の残りのゲートパターン、及び前記半導体素子のワードラインに提供されるように互いに接続され、第１水平方向に配置され、同一層に割当てられるセルトランジスタのコントロールゲート、前記垂直チャンネルによって互いに直列に接続されて半導体素子の共通のセルストリングをなすメモリセルトランジスタ、及び前記半導体素子の第２水平方向に配置され、半導体素子のビットラインと互いに接続される垂直チャンネルの上部を含み、前記半導体素子は非揮発性メモリー素子を含む。
【００２１】
また他の実施形態として、前記複数の層間絶縁膜は、各々マルチ積層構造からなり、下部絶縁膜、中間絶縁膜、及び上部絶縁膜を含み、前記下部及び上部絶縁膜は中間絶縁膜とエッチング選択比を有する。
【００２２】
本発明の他の様態の半導体素子は、水平方向に延長される基板、前記基板上に複数の層間絶縁膜、隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターン、及び前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長される単結晶半導体物質の垂直チャンネルを含み、前記各々のゲートパターンと垂直チャンネルの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるための熱酸化膜を含むゲート絶縁膜が具備される。
【００２３】
一実施形態として、前記基板及び垂直チャンネルは単結晶半導体物質を含む。 
【００２４】
他の実施形態として、前記各々のゲートパターンとゲート絶縁膜の間には電荷トラップ膜が含まれ、前記電荷トラップ膜は、前記ゲートパターン及びゲート絶縁膜の間に垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間に水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間に水平方向に延長される第３部分を含む。
【００２５】
また他の実施形態として、前記電荷トラップ膜は導電物質または半導体物質からなるフローティングゲートを含む。
【００２６】
また他の実施形態として、上部選択トランジスタの上部選択ゲートに提供され、複数のゲートパターンのうち、最上部に位置する最上部ゲートパターン、下部選択トランジスタの下部選択ゲートに提供され、複数のゲートパターンのうち、最下部に位置する最下部ゲートパターン、半導体素子の共通ストリングのメモリセルトランジスタのコントロールゲートに提供され、前記最上部選択ゲート及び最下部選択ゲートの間に位置する複数の残りのゲートパターン、前記半導体素子のワードラインに提供されるように互いに接続され、第１水平方向に配置され、同一層に割当てられるセルトランジスタのコントロールゲート、前記垂直チャンネルによって互いに直列に接続されて半導体素子の共通のセルストリングをなすメモリセルトランジスタ、及び前記半導体素子の第２水平方向に配置され、半導体素子のビットラインと互いに接続される垂直チャンネルの上部を含み、前記半導体素子は半導体メモリー素子を含む。
【００２７】
また他の実施形態として、前記複数の層間絶縁膜は、各々マルチ積層構造からなり、下部絶縁膜、中間絶縁膜、及び上部絶縁膜を含み、前記下部及び上部絶縁膜は中間絶縁膜とエッチング選択比を有する物質からなる。
【００２８】
本発明の他の様態の半導体素子の製造方法として、水平方向に延長される単結晶半導体物質の基板を提供する段階、前記基板上に複数の層間絶縁膜を提供する段階、隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターンを提供する段階、前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長される単結晶半導体物質の垂直チャンネルを提供する段階、及び前記各々のゲートパターンと垂直チャンネルとの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるゲート絶縁膜を提供する段階を含む。
【００２９】
一実施形態として、前記各々のゲートパターンとゲート絶縁膜の間には電荷トラップ膜を提供する段階をさらに含み、前記電荷トラップ膜は、前記ゲートパターン及びゲート絶縁膜の間に垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間に水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間に水平方向に延長される第３部分を含む。
【００３０】
他の実施形態として、前記電荷トラップ膜は、導電物質または半導体物質からなるフローティングゲートを含む。
【００３１】
また他の実施形態として、前記ゲート絶縁膜を提供する段階は、熱酸化膜を形成する工程を含む。
【００３２】
また他の実施形態として、上部選択トランジスタの上部選択ゲートに提供され、複数のゲートパターンのうち、最上部に位置する最上部ゲートパターン、下部選択トランジスタの下部選択ゲートに提供され、複数のゲートパターンのうち、最下部に位置する最下部ゲートパターン、前記半導体素子の共通ストリングのメモリセルトランジスタのコントロールゲートに提供され、前記最上部選択ゲート及び最下部選択ゲートの間に位置する複数の残りのゲートパターン、及び前記半導体素子のワードラインに提供されるように互いに接続され、第１水平方向に配置され、同一層に割当てられるセルトランジスタのコントロールゲートを含み、これに加えて、前記半導体素子の共通ストリングのメモリーセルのトランジスタを直列に接続させる段階と前記半導体素子のビットラインに提供されるように前記素子の第２水平方向に配置される垂直チャンネルの上部を接続させる段階を含み、ここで前記半導体素子は半導体メモリー素子である。
【００３３】
また他の実施形態として、各々の前記複数の層間絶縁膜を提供する段階は、下部絶縁膜、中間絶縁膜、及び上部絶縁膜を含むマルチ積層構造を提供することを含み、前記下部及び上部絶縁膜は中間絶縁膜とエッチング選択比を有する物質からなる。
【００３４】
本発明の他の様態の半導体素子の製造方法として、水平方向に延長される単結晶半導体物質の基板を提供する段階、前記基板上に複数の層間絶縁膜を提供する段階、隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターンを提供する段階、前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長される単結晶半導体物質の垂直チャンネルを提供する段階、前記各々のゲートパターンと垂直チャンネルの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるゲート絶縁膜を提供する段階、及び各々の前記ゲートパターンとゲート絶縁膜の間に電荷トラップ膜を提供する段階と含み、前記電荷トラップ膜は前記ゲートパターンとゲート絶縁膜の間で垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間で水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間で水平方向に延長される第３部分を含む。
【００３５】
一実施形態として、前記基板を提供する段階は、単結晶半導体物質を含む基板を提供することを含み、前記垂直チャンネルを提供する段階は、単結晶半導体物質を含む垂直チャンネルを提供することを含む。
【００３６】
他の実施形態として、前記電荷トラップ膜は導電物質または半導体物質からなるフローティングゲートを含む。
【００３７】
また他の実施形態として、前記ゲート絶縁膜は、熱酸化膜を含む。
【００３８】
また他の実施形態として、上部選択トランジスタの上部選択ゲートに提供され、複数のゲートパターンのうち、最上部に位置する最上部ゲートパターン、下部選択トランジスタの下部選択ゲートに提供され、複数のゲートパターンのうち、最下部に位置する最下部ゲートパターン、前記半導体素子の共通ストリングのメモリセルトランジスタのコントロールゲートに提供され、前記最上部選択ゲート及び最下部選択ゲートの間に位置する複数の残りのゲートパターン、及び前記半導体素子のワードラインに提供されるように互いに接続され、第１水平方向に配置され、同一層に割当てられるセルトランジスタのコントロールゲートを含み、これに加えて、前記半導体素子の共通ストリングのメモリーセルのトランジスタを直列に接続させる段階と前記半導体素子のビットラインに提供されるように前記素子の第２水平方向に配置される垂直チャンネルの上部を接続させる段階を遂行し、前記半導体素子は非揮発性半導体メモリー素子である。
【００３９】
他の実施形態として、各々の前記複数の層間絶縁膜を形成する段階は、下部絶縁膜、中間絶縁膜、及び上部絶縁膜を含むマルチ積層構造を形成する段階を含み、前記下部及び上部絶縁膜は中間絶縁膜とエッチング選択比を有する物質からなる。
【００４０】
本発明の他の様態の半導体素子の製造方法として、水平方向に延長される基板を提供する段階、前記基板上に複数の層間絶縁膜を提供する段階、隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々配置される複数のゲートパターンを提供する段階、前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長される単結晶半導体物質の垂直チャンネルを提供する段階、及び前記各々のゲートパターンと垂直チャンネルの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるための熱酸化膜を含むゲート絶縁膜を提供する段階を含む。
【００４１】
一実施形態として、前記基板を提供する段階は、単結晶半導体物質を含む基板を提供する段階を含み、前記垂直チャンネルを提供する段階は、単結晶半導体物質を含む垂直チャンネルを提供する段階を含む。
【００４２】
他の実施形態として、前記各々のゲートパターンとゲート絶縁膜の間には電荷トラップ膜を提供する段階をさらに含み、前記電荷トラップ膜は、前記ゲートパターン及びゲート絶縁膜の間に垂直方向に延長される第１部分、前記ゲートパターンと隣接する上部層間絶縁膜の間に水平方向に延長される第２部分、及び前記ゲートパターンと隣接する下部層間絶縁膜の間に水平方向に延長される第３部分を含む。
【００４３】
他の実施形態として、前記電荷トラップ膜は導電物質または半導体物質からなるフローティングゲートを含む。
【００４４】
他の実施形態として、上部選択トランジスタの上部選択ゲートに提供され、複数のゲートパターンのうち、最上部に位置する最上部ゲートパターン、下部選択トランジスタの下部選択ゲートに提供され、複数のゲートパターンのうち、最下部に位置する最下部ゲートパターン、前記半導体素子の共通ストリングのメモリセルトランジスタのコントロールゲートに提供され、前記最上部選択ゲート及び最下部選択ゲートの間に位置する複数の残りのゲートパターン、及び前記半導体素子のワードラインに提供されるように互いに接続され、第１水平方向に配置され、同一層に割当てられるセルトランジスタのコントロールゲートを含み、これに加えて、前記半導体素子の共通ストリングのメモリーセルのトランジスタを直列に接続させる段階及び前記半導体素子のビットラインに提供されるように前記素子の第２水平方向に配置される垂直チャンネルの上部を接続させる段階を含み、前記半導体素子は半導体メモリー素子である
他の実施形態として、各々の前記複数の層間絶縁膜を提供する段階は、下部絶縁膜、中間絶縁膜、及び上部絶縁膜を含むマルチ積層構造を提供する段階を含み、前記下部及び上部絶縁膜は中間絶縁膜とエッチング選択比を有する物質からなる。
【発明の効果】
【００４５】
本発明の半導体素子では単結晶垂直チャンネルが使用される。これによって、結晶欠陥が減少し、トラップサイトの数が減少し、素子の抵抗が減少して半導体素子の動作速度が速くなり、消費電力が減少される。これに加えて、本発明の半導体素子に含まれる電荷トラップ膜は、垂直チャンネルに形成されているコントロールゲートを取り囲む形状を有するため、工程が簡単になって信頼性が高くなる。また、本発明の半導体素子は、電荷トラップ膜と垂直チャンネルの間に位置するトンネル酸化膜が熱酸化膜として形成されるため、経時変化による劣化が減少され、素子の信頼性及び耐久性が向上される。また、素子動作の特性を容易に設計・変更できる。
【発明を実施するための最良の形態】
【００４６】
以下、添付図面を参照しつつ、本発明の望ましい実施形態を詳細に説明する。
【００４７】
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないしは機能的説明はただ本発明の実施形態を説明するための目的として例示されたもので、本明細書において説明された実施形態に限定されることとして解釈されてはならない。従って、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないしは代替物を含むことと理解されるべきである。
【００４８】
本発明において、各図面を説明しながら類似する参照符号を類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性を期するために実際より拡大して図示した。
【００４９】
本発明において、第１、第２などの用語は多様な構成要素の説明に使用できるが、前記構成要素は前記用語によって限定されてはならない。前記用語は１つの構成要素を他の構成要素と区別する目的のみで使用される。
【００５０】
本発明において使用された用語はただ、特定の実施形態を説明するために使用されたもので、本発明を限定しようとする意図ではない。単数の表現は文脈上において明白に別であることとしない限り、複数の表現を含む。本出願で、「含む」または「有する」などの用語は明細書上に記載された特徴、数字、段階、構成要素、部品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の他の特徴、数字、段階、構成要素、部品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。
【００５１】
本発明において、各層（膜）、領域、電極、パターン、または構造物が対象体、基板、各層（膜）、領域、電極、またはパターンの「上に」、「上部に」または「下部」に形成されることと言及される場合には各層（膜）、領域、電極、パターン、または構造物が直接基板、各層（膜）、領域、電極、またはパターンの上に形成されるか、下に位置することを意味するか、或いは他の層（膜）、他の領域、他の電極、他のパターン、または他の構造物が対象体または基板上に追加的に形成されることができる。
[実施形態１]
図１は、本発明の実施形態１による垂直チャンネルメモリー素子の切開斜視図である。図２は本発明の実施形態１による垂直チャンネルメモリー素子で１つのセルトランジスタを示す断面図である。
【００５２】
図１を参照すれば、単結晶半導体物質からなる基板１００が具備される。他の例として、前記基板１００はバルク単結晶物質、単結晶ＳＯＩ構造、またはこれとは異なる適切な基板構造からなり得る。前記基板１００は水平方向に延長されている。前記基板上には選択的にパッド酸化膜１０２（図２参照）が具備される。前記パッド酸化膜１０２上には複数の層間絶縁膜（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）が具備される。複数のゲートパターン（１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ）が具備され、前記各々のゲートパターンは隣接する下部層間絶縁膜（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）及び隣接する上部層間層間絶縁膜（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）の間に位置する。例えば、図面符号１３２ａのゲートパターンは隣接する下部層間絶縁膜１０５ａと隣接する上部層間絶縁膜１０５ｂの間に位置し、図面符号１３２ｂのゲートパターンは隣接する下部層間絶縁膜１０５ｂと隣接する上部層間絶縁膜１０５ｃの間に位置し、図面符号１３２ｃのゲートパターンは隣接する下部層間絶縁膜１０５ｃと隣接する上部層間絶縁膜１０５ｄの間に位置する。
【００５３】
単結晶半導体物質からなる垂直チャンネル１１６は垂直方向に延長され、複数の層間絶縁膜（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）及び複数のゲートパターン（１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ）を貫通する。前記垂直チャンネル１１６は前記各々のゲートパターン（１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ）によって取り囲まれている。例えば、図面符号１３２ａのゲートパターンは前記垂直チャンネル１１６の最下部の側壁部位の周辺を取り囲んでいる。また、他のゲートパターン（１３２ｂ、１３２ｃ、１３２ｄ）も同一形状を有しつつ前記垂直チャンネル１１６の側壁部位の周辺を取り囲んでいる。ゲート絶縁膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）は前記各々のゲートパターン（１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ）と前記垂直チャンネル１１６の間に提供される。一例として、前記ゲート絶縁膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）は熱酸化膜（ｔｈｅｒｍａｌ  ｏｘｉｄｅ  ｌａｙｅｒ）を含む。
【００５４】
一実施形態として、前記垂直チャンネルメモリー素子は不揮発性素子であり、電荷トラップ膜１２６は各々互いに対応する前記ゲートパターン（１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ）と前記ゲート絶縁膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）の間に具備される。一実施形態として、図２を参照すれば、前記電荷トラップ膜は前記ゲートパターン１３２ａとゲート絶縁膜１２４ａの間で垂直方向に延長される第１部分１２７ａと、前記ゲートパターン１３２ａと隣接する上部層間絶縁膜１０５ｂの間に水平方向に延長される第２部分１２７ｂと、前記ゲートパターン１３２ａと隣接する上部層間絶縁膜１０５ａの間に水平方向に延長される第３部分１２７ｃを含む。ブロッキング絶縁膜１２８は絶縁物質からなり、前記電荷トラップ膜１２６と前記ゲートパターン（１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ）の間に配置される。
【００５５】
他の実施形態として、前記電荷トラップ膜１２６は導電物質または半導体物質を含むフローティングゲートに形成することができる。前記電荷トラップ膜１２６はＯＮＯ、窒化膜、ポリシリコンまたは量子ドット構造を含むことができる。
【００５６】
一実施形態として、本発明の実施形態による半導体メモリー素子は、複数のゲートパターンのうち、最上部ゲートパターン、例えば、図面符号１３２ｄのゲートパターンは上部選択トランジスタの上部選択ゲートとして使用できる。また複数のゲートパターンのうち、最下部ゲートパターン、例えば、図面符号１３２ａのゲートパターンは下部選択トランジスタの下部選択ゲートとして使用できる。残りのゲートパターン、例えば、前記上・下部選択パターン（１３２ｄ、１３２ａ）の間の複数のゲートパターンである図面符号１３２ｂ、１３２ｃのゲートパターンは半導体素子の共通ストリングに含まれるセルトランジスタのコントロールゲートとして使用される。半導体素子の第１水平方向に配列され、同一層に割当てられるメモリセルトランジスタのコントロールゲートは前記半導体素子のワードラインとして提供されるように互いに接続される。前記半導体素子で共通ストリングのメモリセルトランジスタは前記垂直チャンネル１１６によって直列接続されている。前記半導体素子の第２水平方向に配列されている前記垂直チャンネル１１６の最上部は互いに接続される。例えば、図面符号１４０のラインによって接続されることができ、前記ラインは前記半導体素子のビットラインに提供される。本実施形態において、本発明を明確に説明しようとする目的で各々の垂直チャンネルにはただ２つのメモリーセルのみを図示している。しかし、本発明の実施形態はこれに限定されない。各々の垂直チャンネルには１つのセルトランジスタまたは複数のさらに多いセルトランジスタが具備されることができ、例えば、２、４、８、１６または３６個のセルトランジスタが具備されることができる。
【００５７】
一実施形態として、前記複数の層間絶縁膜は積層された構造を有し、下部絶縁膜、中間絶縁膜、及び上部絶縁膜を含むことができる。前記下部及び上部絶縁膜は前記層間絶縁膜に対して、エッチング選択比を有する物質からなる。これに対しては、後に図１９及び図２０〜図３１を参照しつつさらに詳しく説明する。
【００５８】
図３〜図１８は、本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【００５９】
図３を参照すれば、基板１００を準備する。前記基板１００は単結晶半導体物質からなる基板を含む。具体的に、前記基板１００は単結晶シリコン基板であることができる。前記基板１００は前記単結晶垂直チャンネルを形成するためのシード膜として提供される。選択的に、前記基板１００の上部面にはパッド酸化膜１０２を形成できる。前記パッド酸化膜１０２上に層間絶縁膜（１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅ）及び犠牲膜（１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ）を互いに交替して形成する。一例として、前記層間絶縁膜１０４及び犠牲膜１０６は互いにエッチング選択比を有する。例えば、前記層間絶縁膜１０４はシリコン窒化物からなり、前記犠牲膜１０６はシリコン酸化物からなり得る。これとは別に、前記層間絶縁膜１０４はシリコン酸化物からなり、前記犠牲膜１０６はシリコン窒化物からなり得る。一例として、前記犠牲膜は湿式エッチング工程を通じて除去できる物質で形成されることが望ましい。
【００６０】
図４を参照すれば、前記層間絶縁膜１０４、犠牲膜１０６、パッド酸化膜１０２を垂直方向に貫通する第１開口部１１０を形成する。図示されたように前記第１開口部１１０は水平方向に互いに離隔されている。前記第１開口部１１０の底面には前記基板１００の表面が露出される。
【００６１】
図５を参照すれば、前記第１開口部１１０の内部を埋めるように第１非晶質シリコン膜１１２または第１ポリシリコン膜１１２を形成する。前記第１非晶質シリコン膜１１２または第１ポリシリコン膜１１２は前記基板と接触する。一実施形態として、前記第１非晶質シリコン膜１１２または第１ポリシリコン膜１１２は化学気相蒸着工程を通じて形成される。しかし、前記第１ポリシリコン膜１１２または第１非晶質シリコン膜１１２は他の適切な蒸着工程を通じても形成できる。一実施形態として、現段階で前記第１ポリシリコン膜１１２または第１非晶質シリコン膜１１２に不純物をドーピングすることができ、例えば、Ｎ型不純物をドーピングすることができる。
【００６２】
図６を参照すれば、前記第１ポリシリコン膜１１２または第１非晶質シリコン膜１１２を熱処理して単結晶シリコンパターン１１４に相転移させる。前記相転移は前記基板１００表面下の単結晶によって前記基板１００の単結晶と同一の単結晶に変わる。本実施形態において、前記熱処理はレーザー強化エピタキシャル成長工程（ｌａｓｅｒ‐ｉｎｄｕｃｅｄ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ；ＬＥＧ）を通じて遂行でき、これを通じて単結晶シリコンパターン１１４が得られる。
【００６３】
他の実施形態として、図３９を参照すれば、単結晶シリコンパターン１１４‐１は前記基板１００の上部表面から開口部１１０−１内で選択的エピタキシャル工程（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ；ＳＥＧ）を通じて成長させて形成できる。前記選択的エピタキシャル工程は露出されている基板１００領域をシードにして遂行される。前記露出された基板１００領域は半導体物質からなり、例えば、単結晶半導体物質からなる。
【００６４】
図７を参照すれば、前記最上部の犠牲膜１０６ｅの上部面に対して選択的に化学機械的研磨工程を遂行して、前記最上部の層間絶縁膜１０４ｅを露出させる。前記工程を遂行することで、前記単結晶シリコンパターン１１４の最上部面が除去され、平らになる。
【００６５】
図８を参照すれば、隣接する前記単結晶シリコンパターン１１４の間の第２開口部１２０を形成する。これによって、層間絶縁膜パターン（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅ）及び犠牲膜パターン（１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ）が形成される。一実施形態として、前記第２開口部１２０の底面には前記最下部の層間絶縁膜パターン１０５ａが露出される。前記工程を遂行することにより、前記垂直チャンネルに沿って前記コントロールゲート及びフローティングゲートが形成される領域が指定される。
【００６６】
図９を参照すれば、前記犠牲膜パターン（１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ）を、湿式エッチング工程を通じて除去する。前記犠牲膜パターン（１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ）は例えば、フッ化水素酸水溶液（ＨＦ  ｓｏｌｕｔｉｏｎ）を使用して除去できるシリコン酸化膜に形成できる。その結果、前記単結晶シリコンパターンの側壁周辺を取り囲む凹部１２２が生成され、前記凹部により前記単結晶シリコンパターン１１４の側壁が露出される。図１０は前記工程を遂行した結果、表れる斜視図である。
【００６７】
図１１を参照すれば、前記単結晶シリコンパターン１１４の露出された不純物をドーピング１２１する。例えば、前記露出された側壁にＰ型不純物を注入できる。前記不純物の注入はプラズマドーピング（ｐｌａｓｍａ  ｄｏｐｉｎｇ；ＰＬＡＤ）工程を通じて遂行できる。
【００６８】
図５で既に説明したように、前記単結晶シリコン１１４のボディーはＮ型不純物がドーピングされている。従って、図２に示したように前記露出された単結晶シリコンパターン１１４の側壁のみにＰ型ドーピング領域が形成されることにより、前記単結晶シリコンパターン１１４の露出された側壁にＰ型チャンネル領域１１７ａが生成される。そして、前記Ｐ型チャンネル領域１１７ａは前記垂直チャンネル１１６のＮ型ソース／ドレイン領域１１７ｂの間に位置するようになる。前記Ｐ型チャンネル領域１１７ａは前記層間絶縁膜パターン（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）の各々の位置によって垂直チャンネル１１６内にセルフアラインされる。また、図２に図示されたように、前記Ｐ型チャンネル領域１１７ａは前記垂直チャンネル１１６のボディー全体を横切るように延長されることができる。これとは別に、前記Ｐ型チャンネル領域１１７ａは前記垂直チャンネル１１６の表面の下のみに具備されることができる。
【００６９】
図１２を参照すれば、前記垂直チャンネル１１６の露出された表面にトンネル酸化膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）を形成する。前記トンネル酸化膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）は前記垂直チャンネル１１６を取り囲む。例えば、前記垂直チャンネル１１６が円筒形状を有する場合、前記トンネル酸化膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）はリング形状を有することができる。一実施形態において、前記トンネル酸化膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）は熱酸化工程を使用して形成されることができる。前記熱酸化形状を通じて形成されるトンネル酸化膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）は時間による劣化がさらに減少されるため、耐久性と信頼性が向上される。
【００７０】
図１３を参照すれば、前記結果物、前記トンネル酸化膜（１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ）及び層間絶縁膜パターン（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）を含む凹部１２２の側壁に電荷トラップ膜１２６を蒸着する。他の実施形態として、前記電荷トラップ膜１２６はフローティングゲート構造を有することができる。例えば、前記電荷トラップ膜１２６はポリシリコン物質からなり得る。他の実施形態として、前記電荷トラップ膜１２６はＯＮＯ構造、窒化膜構造、ポリシリコン構造、または量子ドット構造を有することができる。フローティングゲート電荷トラップ膜１２６は本発明の一実施形態として可能であり、これは前記凹部の前記トンネル酸化膜上に形成される。
【００７１】
前記電荷トラップ膜１２６を覆うように前記結果物上にブロッキング絶縁膜１２８を形成する。一実施形態として、前記ブロッキング絶縁膜１２８はシリコン酸化物または高誘電率酸化膜に形成できる。
【００７２】
図１４を参照すれば、前記第２開口部１２０及び凹部１２２の内部を完全に埋めるように導電物質を蒸着する。その結果、導電パターン１３０が形成される。一実施形態として、前記導電物質はタングステンシリサイドを含む。
【００７３】
図１５を参照すれば、前記導電パターン１３０の中心部位をエッチングして、前記最下部層間絶縁膜１０５ａ及び層間絶縁膜パターン（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）の外側壁が露出される第３開口部１３４を形成する。前記導電パターン１３０の分けられた部位によって、ゲートパターン（１３２ａ、１３２ｂ、１３２ｃ、１３２ｄ）は前記凹部１２２の内部のみを埋める形状を有する。また、前記電荷トラップ膜が分けられることによって、個別的な電荷トラップパターンに形成される。図１６は前記工程を遂行する結果、現れる斜視図である。
【００７４】
図１７を参照すれば、前記第３開口部１３４は絶縁パターン１３６で埋まる。
【００７５】
図１８を参照すれば、前記垂直チャンネル１１６上に導電ビットライン１４０を形成する。前記導電ビットライン１４０は、図１にも示されたように、前記半導体素子の第２水平方向に隣接する垂直チャンネル１１６が互いに接続されるように形成される。
【００７６】
図１９は、本発明の他の実施形態による垂直メモリー素子の断面図である。本実施形態は、図１、図２、及び図３〜図１８において説明された実施形態と実質的に同一の構成を有する。しかし、本実施形態の層間絶縁膜パターンが１つの膜ではなく、複数の膜が積層された構造を有することに差がある。
【００７７】
図１９を参照すれば、本実施形態において、単結晶半導体物質の基板２００が提供される。前記基板２００は水平方向に延長される。前記基板２００上に複数の層間絶縁膜（２０２、２０５、２０７、２０９、２１１）が提供される。複数のゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）が提供される。各々のゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）は隣接する前記下部層間絶縁膜パターン（２０２、２０５、２０７、２０９、２１１）と隣接する前記上部層間絶縁膜パターン（２０２、２０５、２０７、２０９、２１１）の間に配置される。
【００７８】
単結晶半導体物質の垂直チャンネル２３０は複数の層間絶縁膜パターン（２０２、２０５、２０７、２０９、２１１）及び複数のゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）を貫通して垂直方向に延長される。前記垂直チャンネル２３０は各々の前記ゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）によって取り囲まれている。ゲート絶縁膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）は各々の前記ゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）と前記垂直チャンネル２３０の間に提供される。前記ゲート絶縁膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）は対向する前記ゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）を前記垂直チャンネル２３０から絶縁させる。一実施形態として、前記で説明したように、前記ゲート絶縁膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）は熱酸化膜からなり得る。
【００７９】
例えば、前記垂直チャンネルメモリー素子は非揮発性メモリー素子であり得る。この場合、各々対向する前記ゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）とゲート絶縁膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）の間に電荷トラップ膜２５０が提供される。一実施形態として、図２に示されたように、前記電荷トラップ膜２５０は前記ゲートパターン１３２ａとゲート絶縁膜１２４ａの間に垂直方向に延長される第１部分１２７ａ、前記ゲートパターン１３２ａと隣接する上部層間絶縁膜１０５ｂの間に水平方向に延長される第２部分１２７ｂ、及び前記ゲートパターン１３２ａと隣接する下部層間絶縁膜１０５ａの間に水平方向に延長される第３部分１２７ｃを含む。前記電荷トラップ膜２５０及び前記ゲートパターン（２５８ａ、２５８ｂ、２５８ｃ、２５８ｄ）の間には絶縁物質からなるブロッキング絶縁膜２５２が具備される。
【００８０】
他の実施形態として、前記電荷トラップ膜２５０は導電物質または半導体物質を含むフローティングゲートに形成されることができる。また、前記電荷トラップ膜２５０はＯＮＯ、窒化膜、ポリシリコン、または量子ドット構造を含むことができる。
【００８１】
一実施形態として、本発明の実施形態による半導体メモリー素子で、複数のゲートパターンのうち、最上部ゲートパターン、すなわち、図面符号２５８ｄのゲートパターンは上部選択トランジスタの上部選択ゲートとして使用できる。また、前記複数のゲートパターンのうち、最下部ゲートパターン、すなわち、図面符号２５８ａのゲートパターンは下部選択トランジスタの下部選択ゲートとして使用できる。前記上部及び下部選択ゲートパターンの間に位置する複数の残りのゲートパターン、即ち、図面符号２５８ｂ、２５８ｃのゲートパターンは半導体素子で共通ストリング内のメモリセルトランジスタのコントロールゲートとして使用される。半導体素子の第１水平方向に配列され、同一層に割当てられるメモリセルトランジスタのコントロールゲートは前記半導体素子のワードラインとして提供される。前記半導体素子の共通ストリングのメモリセルトランジスタは前記垂直チャンネル２３０によって直列接続されている。前記半導体素子の第２水平方向に配列されている前記垂直チャンネル２３０の最上部は互いに接続される。例えば、図面符号２６２のラインによって接続され、これは半導体素子のビットラインに提供される。本実施形態で発明を明確に説明しようとする目的で各々の垂直チャンネルにはただ２つのメモリーセルのみを図示している。しかし、本発明の実施形態はこれに限定されない。各々の垂直チャンネルには１つのセルトランジスタまたは複数のさらに多いセルトランジスタが具備されることができ、例えば、２、4、８、１６または３６個のセルトランジスタが具備されることができる。
【００８２】
図２０〜図３１は本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【００８３】
図２０を参照すれば、基板２００を準備する。一実施形態において、前記基板２００は単結晶半導体物質の基板を含む。前記基板２００は単結晶垂直チャンネルを形成するためのシード膜として提供される。前記基板２００上に層間絶縁膜（２０２、２０４、２０６、２０８、２１０）及び犠牲膜（２１２、２１４、２１６、２１８）を互いに交替して形成する。一例として、前記層間絶縁膜（２０２、２０４、２０６、２０８、２１０）は複数の膜が積層された構造を有する。例えば、最下部層間シリコン膜２０２はシリコン酸化物からなる下部絶縁膜２０２ａとシリコン窒化物からなる上部絶縁膜２０２ｂを含む。これと類似に、最上部層間絶縁膜２１０はシリコン窒化物からなる下部絶縁膜２１０ａとシリコン酸化物からなる上部絶縁膜２１０ｂを含む。
【００８４】
前記最下部及び最上部の層間絶縁膜（２０２、２１０）の間に位置する前記層間絶縁膜、すなわち、図面符号２０４、２０６、２０８の層間絶縁膜は各々シリコン窒化物からなる下部絶縁膜（２０４ａ、２０６ａ、２０８ａ）とシリコン酸化物からなる中間絶縁膜（２０４ｂ、２０６ｂ、２０８ｂ）及びシリコン窒化物からなる上部絶縁膜（２０４ｃ、２０６ｃ、２０８ｃ）からなる。ここで、前記下部及び上部絶縁膜は前記中間絶縁膜とエッチング選択比を有する物質からなる。一実施形態として、前記犠牲膜（２１２、２１４、２１６、２１８）は前記シリコン酸化物とシリコン窒化物の両方に対してエッチング選択比を有する物質からなる。例えば、前記犠牲膜（２１２、２１４、２１６、２１８）はシリコンゲルマニウムからなることができる。ここで、前記犠牲膜（２１２、２１４、２１６、２１８）は後続工程において湿式エッチング工程を通じて速く除去されることができる。
【００８５】
図２１を参照すれば、図示されたように、前記層間絶縁膜（２０２、２０４、２０６、２０８、２１０）及び犠牲膜（２１２、２１４、２１６、２１８）を垂直方向に貫通する第１開口部２２０を形成する。前記第１開口部２２０は水平方向に互いに離隔される。前記第１開口部２２０の底面には前記基板２００の上部面が露出される。これによって、パターニングされた構造２２４が形成される。
【００８６】
図２２を参照すれば、前記パターニングされた構造２２４の第１開口部の内側壁にシリコン酸化スペーサー２３８を形成する。前記スペーサー２３８は前記においても説明したように、レーザーエピタキシャル成長工程（ＬＥＧ）を使用して単結晶垂直チャンネルを形成するか、またはＳＥＧ工程を使用して単結晶垂直チャンネルに成長させるために提供される。前記スペーサー２３８は単結晶シリコンを成長させる際、単結晶欠陥の発生を防止する役割をする。また、前記スペーサー２３８は前記パターニングされた構造２２４の側壁が露出されないようにする役割をする。
【００８７】
図２３を参照すれば、前記第１開口部２２０の内部を埋めるように第１非晶質シリコン膜２２８または第１ポリシリコン膜２２８を形成する。前記第１非晶質シリコン膜２２８または第１ポリシリコン膜２２８は前記基板の上部面と電気的に接続される。一実施形態として、前記第１非晶質シリコン膜２２８または第１ポリシリコン膜２２８は化学気相蒸着工程を通じて形成される。しかし、前記第１ポリシリコン膜２２８または第１非晶質シリコン膜２２８は他の蒸着工程を通じても形成できる。一実施形態として、現段階で前記第１ポリシリコン膜２２８または第１非晶質シリコン膜２２８に不純物をドーピングすることができ、例えば、Ｎ型不純物をドーピングできる。
【００８８】
図２４を参照すれば、前記第１ポリシリコン膜２２８または第１非晶質シリコン膜２２８を熱処理して単結晶シリコンパターン２３０に相転移させる。前記相転移は前記基板２００の表面下の単結晶によって前記基板２００の単結晶と同一の単結晶に変わる。本実施形態において、前記熱処理はレーザー強化エピタキシャル成長工程（ＬＥＧ）を通じて遂行されることができ、これを通じて単結晶シリコンパターン２３０が得られる。
【００８９】
他の実施形態として、選択的エピタキシャル工程（ＳＥＧ）を遂行して、図２２の開口部内の前記上部表面から単結晶シリコンを成長させ、前記単結晶シリコンパターン２３０を形成することができる。
【００９０】
図２５を参照すれば、前記結果物の最上面が除去されるように選択的に化学機械的研磨工程を遂行し、前記最上部の単結晶シリコンパターン２３０の上部面を平らにする。隣接する前記単結晶シリコンパターン２３０の間に複数の第２開口部２３２を形成する。これによって、前記層間絶縁膜パターン（２０２、２０５、２０７、２０９、２１１）及び犠牲膜パターンが形成される。一実施形態として、前記第２開口部２３２の底面には前記最下部の層間絶縁膜パターン２０２が露出される。前記工程を遂行することにより、前記垂直チャンネル２３０に沿って前記コントロールゲート及びフローティングゲートの形成される領域が指定される。その次に、前記犠牲膜パターン（２１２、２１４、２１６、２１８）を、湿式エッチング工程を通じて除去する。前記犠牲膜パターン（２１２、２１４、２１６、２１８）は例えば、ポリシリコンゲルマニウムに形成されることができ、湿式エッチング工程時の湿式エッチング液としてはフッ化水素酸水溶液及び酸化剤Ａの混合液を使用することができる。
【００９１】
その結果、前記単結晶シリコンパターン２３０の側壁を取り囲む凹部２３４が形成され、前記凹部２３４の側壁にはスペーサー２３８が露出される。
【００９２】
図２６を参照すれば、露出されている前記スペーサー２３８は湿式エッチング工程を通じて後で除去される。一実施形態として、前記スペーサー２３８はシリコン酸化物からなることができ、湿式エッチング工程で湿式エッチング液はＨＦ受容液を含む。
【００９３】
このとき、図１１を参照しつつ説明したように、前記単結晶シリコンパターン２３０の露出された側壁に不純物をドーピングさせる。その結果、チャンネル領域は前記層間絶縁膜パターン（２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ）の各々の位置によって垂直チャンネル１１６内にセルフアラインされる。
【００９４】
図２７を参照すれば、前記垂直チャンネル２３０の露出された側壁にトンネル酸化膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）を形成する。前記トンネル酸化膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）は前記垂直チャンネルを取り囲む。例えば、前記垂直チャンネル２３０が円筒形状を有する場合、前記トンネル酸化膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）はリング形状を有することができる。一実施形態において、前記トンネル酸化膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）は熱酸化工程を使用して形成されることができる。前記熱酸化形状を通じて形成されるトンネル酸化膜は時間による劣化がさらに減少されるため、耐久性と信頼性が向上される。
【００９５】
図２８を参照すれば、前記結果物、前記トンネル酸化膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）及び層間絶縁膜パターン（２０５、２０７、２０９、２１１）を含む凹部２３４の側壁に電荷トラップ膜２５０を蒸着する。他の実施形態として、前記電荷トラップ膜２５０はフローティングゲート構造を有することができる。例えば、前記電荷トラップ膜２５０はポリシリコン物質を含むことができる。また他の実施形態として、前記電荷トラップ膜２５０はＯＮＯ構造、窒化膜構造、ポリシリコン構造、または量子ドット構造を有することができる。フローティングゲート構造電荷トラップ膜２５０は本発明の一実施形態として可能であるため、前記凹部２３４内で前記トンネル酸化膜（２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ）上のみに電荷トラップ膜が位置する。前記電荷トラップ膜２５０を覆うように前記結果物上にブロッキング絶縁膜２５２を形成する。一実施形態として、前記ブロッキング絶縁膜２５２はシリコン酸化物または高誘電率酸化膜に形成できる。前記第２開口部２３２及び凹部２３４の内部を完全に埋めるように導電物質を蒸着する。その結果、導電パターン２５４が形成される。一実施形態として、前記導電パターン２５４はタングステンシリサイドを含む。
【００９６】
図２９を参照すれば、前記導電パターン２５４の中心部位をエッチングして、前記最下部層間絶縁膜２０２及び層間絶縁膜パターン（２０５、２０７、２０９、２１１）の外側壁が露出される第３開口部２５６を形成する。前記導電パターン２５４の分けられた部位によって、前記凹部２３４の内部のみが埋まる形状のゲートパターンが形成され、前記電荷トラップ膜が分けられて、個別的な電荷トラップパターンが形成される。
【００９７】
図３０を参照すれば、前記第３開口部２５６を絶縁パターンで埋める。
【００９８】
図３１を参照すれば、導電ビットライン２６２を形成する。前記導電ビットライン２６２は、図１にも示されたように、前記半導体素子の第２水平方向に隣接する垂直チャンネル２３０が接続するように形成される。
【００９９】
図３２は、本発明の他の実施形態による垂直チャンネルメモリー素子の断面図である。図示のように、垂直チャンネルメモリー素子は基板３００上にコア及びペリフェラル回路３０２が具備される。図３２を参照すれば、セル構造は前記コア及びペリフェラル回路３０２上に具備される。一実施形態として、複数のペリフェラル回路トランジスタ３１６は基板３００上に提供される。第１層間絶縁膜３１８はペリフェラル回路トランジスタ上に位置する。そして、第１層間コンタクト３２０は電気的に接続される下部のトランジスタと接続され、第１層間絶縁膜３１８上に形成されている導電性ヴィア３２２とも接続される。類似的に、第２及び第３層間絶縁膜（３２４、３３０）、これに対応する第２層間コンタクト３２６、第２及び第３導電性ヴィア３２２はセル構造３３４及びペリフェラル回路領域３０２の間の信号を伝達するためのラインとして提供される。
【０１００】
図１、図２及び図７〜図１８に図示されたように、単結晶シリコン基板３３２を含むセル構造３３４はペリフェラル回路領域３０２の第３層間絶縁膜３３０上に位置する。第４層間絶縁膜３４０は前記結果物上に提供され、層間コンタクト３４２及び導電性ヴィア３４４を含む。前記層間コンタクト３４２及び導電性ヴィア３４４は前記ワードライン信号及びビットライン信号を含む信号を前記セル構造３３４に伝達する。
【０１０１】
図３３〜図３７は、図３２に図示された垂直チャンネルメモリー素子の形成方法を説明するための断面図である。以下において、素子のペリフェラル回路領域上にセル領域を形成することを示す。
【０１０２】
図３３を参照すれば、基板３００上に複数のペリフェラル回路トランジスタ３１６を形成する。前記トランジスタは例えば、ゲート絶縁膜３１０によって前記基板３００と絶縁されているゲート電極３１２及びゲート電極３１２の両側壁の基板内に具備されるソース／ドレイン領域を含む。前記ペリフェラル回路トランジスタ上に第１層間絶縁膜３１８を形成する。また、第１層間コンタクトは第１層間絶縁膜３１８上に形成された導電性ヴィア３２２と下部トランジスタ３１６を接続する。
【０１０３】
図３４を参照すれば、第２及び第３層間絶縁膜（３２４、３３０）、これに対応する第２層間コンタクト３２６、第２及び第３導電性ヴィア３２２を前記結果物に形成する。前記第２及び第３層間絶縁膜（３２４、３３０）、これに対応する第２層間コンタクト３２６、第２及び第３導電性ヴィア３２２はペリフェラル回路領域から信号を伝達するラインとして提供される。
【０１０４】
図３５を参照すれば、前記結果物上に単結晶シリコン膜３３２を形成する。前記単結晶シリコン膜３３２は、以後の工程においてセル領域として機能し、図１、図２及び図３〜図１８の基板と類似する役割をする。
【０１０５】
図３６を参照すれば、前記単結晶シリコン膜３３２上にセル構造３３４を形成する。例えば、図１、図２及び図３〜図１８に記載されたものと同じ工程を遂行して前記セル構造３３４を形成できる。
【０１０６】
図３７を参照すれば、図示されたように、前記セル構造３３４は端部位が階段型配列を有するようにパターニングされる。また、前記階段型配列を有する導電膜は各層の互いに異なるセルのワードラインとして動作する。前記セル構造３３４に第４層間絶縁膜３４０を形成する。前記に記載されたように、層間コンタクト３４２及び導電性ヴィア３４４を形成する。前記コンタクト３４２及び導電性ヴィア３４４はビットライン信号及びワードライン信号を含む信号を前記セル構造３３４の各ノードに伝達する役割をする。
【０１０７】
図３８は、本発明の他の実施形態による垂直チャンネルメモリー素子の断面図である。図示されたように、素子のペリフェラル回路上に素子のセル領域が位置する。本実施形態において、図１９及び図２０〜図３１に図示されたような形状のセル構造３５０は基板のペリフェラル回路上に提供される。このために、図３３〜図３７に図示された工程を遂行して、図１９及び図２０〜図３１に図示されたセル構造を形成する。
【０１０８】
前記垂直半導体メモリー素子及びこれを形成する方法を通じて、単結晶垂直チャンネルが採用される。従って、単結晶欠陥が減少され、トラップサイトの数が減少される。これによって、素子の速度が速くなり、消費電力が減少される。また、電荷トラップ膜は垂直チャンネル領域内にコントロールゲートを取り囲むように形成される。そして、前記電荷トラップ膜と垂直チャンネルの間に位置するトンネル酸化膜は熱酸化膜に形成される。従って、素子の抵抗劣化が減少され、信頼性及び耐久性が向上される。これによって、素子の特性が向上されることができ、望む特性を有する素子を容易に形成することができる。
【０１０９】
図４０は、本発明の一実施形態による不揮発性メモリー素子のブロックダイヤグラムである。
【０１１０】
図４０を参照すれば、半導体メモリー素子４００はセルアレイ４１０、デコーダー４２０、ページバッファー４３０、ビットライン選択回路４４０、データバッファー４５０、及びコントロールユニット４６０を含む。半導体メモリー素子４００は本実施形態によって垂直非揮発性フラッシュメモリー素子を含むことができる。
【０１１１】
前記セルアレイ４１０は複数のメモリーブロック（図示せず）を含む。各々のメモリーブロックは複数のページ（例えば、３２個のページまたは６４個のページ）を含み、前記各々のページは１つのワードラインを共有する複数のメモリーセル（例えば、５１２Ｂまたは２ＫＢ）を含む。一例として、消去動作はメモリーブロック単位で遂行され、リード及びライト動作はページ単位で遂行される。
【０１１２】
前記デコーダー４２０は複数のワードラインＷＬによって前記セルアレイ４１０と接続され、コントロールユニット４６０によってコントロールされる。前記デコーダー４２０はメモリーコントローラー（図示されず）からアドレス（ＡＤＤＲ）が入力され、ワードラインまたはビットラインを選択するようにするための選択信号（Ｙｉ）を発生させる。前記ページバッファー４３０は複数のビットラインＢＬによってセルアレイ４１０と接続される。
【０１１３】
前記バッファー４２０はバッファーメモリー（図示されず）からロードされたデータを保存する。プログラミング動作を遂行する際、前記ページバッファー４２０はページデータをロードし、前記ロードされたデータは同時に選択ページにプログラミングされる。リード動作を遂行する際、前記ページバッファー４２０は選択されたページからデータを読み取り、前記リードされたデータを臨時に保存する。前記ページバッファー４２０に保存されたデータはリードＥＮＡＢＬＥ信号に応答して前記バッファーメモリーに伝達される。
【０１１４】
前記ビットライン選択回路４４０は選択信号（Ｙｉ）及び選択ビットラインＢＬに応答する。前記データバッファー４５０は入力及び出力バッファーであり、メモリーコントローラーとフラッシュメモリー素子４００の間のデータを伝達する。前記コントロールユニット４６０はメモリーコントローラーからコントロール信号の入力を受け、前記フラッシュメモリー素子の内部動作をコントロールする。
【０１１５】
図４１は、本発明の一実施形態による半導体メモリー素子を含むシステムのブロックダイヤグラムである。前記システム５００は、例えば、無線通信素子（例えば、ＰＤＡ、ノートパソコン、ポータブルコンピュータ、ウェブタブレット、無線電話、及び携帯電話）または電子製品を含み、前記システム５００を無線環境で情報を送受信できる。
【０１１６】
前記システム５００はコントローラー５１０及び入出力素子５２０を含み、前記入出力素子は例えば、キーパッド、キーボード、ディスプレイ、メモリー無線インターフェースを含む。前記コントローラー５１０は少なくとも１つのマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラー、またはこれと類似するものを含む。前記メモリー５３０はコントローラーによって実行される指示コードを保存していて、ユーザデータを保存することに使用される。前記メモリー５３０は本実施形態による垂直非揮発性メモリー素子を含むことができる。前記メモリー５３０は垂直型非揮発性メモリーを含む多様な垂直型メモリーを含むことができる。
【０１１７】
前記システム５３０はＲＦ信号によって通信される無線通信ネットワークからデータを伝達するか、或いは前記ＲＦ信号によって通信される無線通信ネットワークからデータの伝達を受ける無線インターフェース５４０として使用されることができる。例えば、無線インターフェース５４０は、アンテナ、無線トランシーバー及び無線システムを含む。
【０１１８】
本発明の一実施形態による前記システム５３０は第３世代通信システム（例えば、ＣＤＭＡ、ＧＳＭ、ＮＡＤＣ、Ｅ‐ＴＤＭＡ、ＷＣＤＭＡ、及びＣＤＭＡ３０００）のような通信プロトコルとして使用できる。
【０１１９】
以上、本発明の実施形態に基づいて本発明を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【産業上の利用可能性】
【０１２０】
本発明は、高密度の半導体素子の形成に好適である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の実施形態１による垂直チャンネルメモリー素子の切開斜視図である。
【図２】本発明の実施形態１による垂直チャンネルメモリー素子で１つのセルトランジスタを示す断面図である。
【図３】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図４】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図５】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図６】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図７】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図８】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図９】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１０】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１１】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１２】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１３】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１４】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１５】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１６】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１７】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１８】本発明の一実施形態による垂直チャンネルメモリー素子の製造方法を示す。
【図１９】本発明の他の実施形態による垂直メモリー素子の断面図である。
【図２０】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２１】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２２】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２３】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２４】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２５】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２６】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２７】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２８】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図２９】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図３０】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図３１】本発明の他の実施形態による垂直チャンネルメモリー素子の製造方法を示す断面図である。
【図３２】本発明の他の実施形態による垂直チャンネルメモリー素子の断面図である。
【図３３】図３２に図示されたチャンネルメモリー素子の形成方法を説明するための断面図である。
【図３４】図３２に図示されたチャンネルメモリー素子の形成方法を説明するための断面図である。
【図３５】図３２に図示されたチャンネルメモリー素子の形成方法を説明するための断面図である。
【図３６】図３２に図示されたチャンネルメモリー素子の形成方法を説明するための断面図である。
【図３７】図３２に図示されたチャンネルメモリー素子の形成方法を説明するための断面図である。
【図３８】本発明の他の実施形態による垂直チャンネルメモリー素子の断面図である。
【図３９】本発明の一実施形態により、選択的エピタキシャル成長工程を使用して垂直チャンネルを形成する場合の垂直チャンネルメモリー素子の製造方法を説明する断面図である。
【図４０】本発明の一実施形態による非揮発性メモリー素子のブロックダイヤグラムである。
【図４１】本発明の一実施形態による半導体メモリー素子を含むシステムのブロックダイヤグラムである。
【符号の説明】
【０１２２】
１００  基板、
１０２  パッド酸化膜、
１０５ａ〜１０５ｅ  層間絶縁膜、
１０６  犠牲膜、
１１０、１２０  開口部、
１１６  垂直チャンネル、
１２４ａ〜１２４ｄ  ゲート絶縁膜、
１２６  電荷トラップ膜、
１２８  ブロッキング絶縁膜、
１３２ａ〜１３２ｄ  ゲートパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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