(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたソース及びドレイン領域と、
前記ソース及びドレイン領域と電気的に連結され、単結晶で形成され、２列及び少なくとも１行で配列された複数個のワイヤチャンネルと、
前記複数個のワイヤチャンネルのそれぞれを取り囲むゲート絶縁膜と、
それぞれの前記複数個のワイヤチャンネル及び前記ゲート絶縁膜を取り囲むゲート電極と、
前記ソース及びドレイン領域間の前記半導体基板の上部に形成され、基底トランジスタの動作を防止するチャンネル形成防止層と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記半導体基板は、単結晶シリコンまたはシリコン−オン−絶縁膜（ＳＯＩ）であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ソース及びドレイン領域は、単結晶シリコン、ポリシリコン及び金属シリサイドからなるグループから選択された一つの物質から形成されることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記複数個のワイヤチャンネルのそれぞれは、実質的に正方形の断面形状を有することを特徴とする請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記複数個のワイヤチャンネルのそれぞれの厚さは、３０ｎｍより薄いことを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記複数個のワイヤチャンネルのそれぞれは、実質的に円形の断面形状を有することを特徴とする請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記複数個のワイヤチャンネルのそれぞれは、３０ｎｍより小径であることを特徴とする請求項６に記載の電界効果トランジスタ。
【請求項８】
前記チャンネル形成防止層は、絶縁物質または不純物を半導体基板にドーピングして形成することを特徴とする請求項１〜７のいずれか１項に記載の電界効果トランジスタ。
【請求項９】
前記ソース及びドレイン領域と前記ゲート電極との間に、前記ソース及びドレイン領域と前記ゲート電極との間の短絡を防止する短絡防止用の絶縁膜をさらに備えることを特徴とする請求項１〜８のいずれか１項に記載の電界効果トランジスタ。
【請求項１０】
前記短絡防止用の絶縁膜は、シリコン熱酸化膜またはシリコン酸化膜から形成されることを特徴とする請求項９に記載の電界効果トランジスタ。
【請求項１１】
前記ソース及びドレイン領域は、所定の距離ほど前記半導体基板から分離されることを特徴とする請求項１〜１０のいずれか１項に記載の電界効果トランジスタ。
【請求項１２】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面と同じレベルをなすことを特徴とする請求項１〜１１のいずれか１項に記載の電界効果トランジスタ。
【請求項１３】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面より低いことを特徴とする請求項１〜１１のいずれか１項に記載の電界効果トランジスタ。
【請求項１４】
前記ゲート絶縁膜は、シリコン熱酸化膜であることを特徴とする請求項１〜１３のいずれか１項に記載の電界効果トランジスタ。
【請求項１５】
前記ゲート絶縁膜の厚さは、５０〜１００Åであることを特徴とする請求項１〜１４のいずれか１項に記載の電界効果トランジスタ。
【請求項１６】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物がドーピングされたポリシリコンから形成された単一膜であることを特徴とする請求項１〜１５のいずれか１項に記載の電界効果トランジスタ。
【請求項１７】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物の少なくとも２層以上に形成された複合膜であることを特徴とする請求項１〜１５のいずれか１項に記載の電界効果トランジスタ。
【請求項１８】
半導体基板上に順次に積層された犠牲層、及び単結晶シリコンから形成されたチャンネル層を備えるチャンネル形成予備層を形成する工程と、
前記チャンネル形成予備層上にハードマスク層を形成する工程と、
前記半導体基板の活性領域を定義するために、前記チャンネル形成予備層と前記ハードマスク層とをパターニングする工程と、
前記チャンネル形成予備層の端部を露出させるように、前記ハードマスク層の幅を狭めるために前記ハードマスク層をパターニングする工程と、
前記半導体基板上に、前記狭くなったハードマスク層及び前記チャンネル形成予備層を覆うための第１絶縁膜を形成した後、前記狭くなったハードマスク層が露出されるように前記第１絶縁膜を平坦化する工程と、
前記チャンネル形成予備層の一部を露出させてダミーゲートパターンを形成するように、前記狭くなったハードマスク層の一部を除去するために、前記狭くなったハードマスク層の一部と前記第１絶縁膜とをパターニングする工程と、
前記半導体基板を露出させるように、前記ダミーゲートパターンに隣接する前記チャンネル形成予備層の一部が露出されるように選択的にエッチングする工程と、
前記チャンネル形成予備層に隣接するソース及びドレインパターンを形成するために、前記露出された半導体基板上にエピタキシャル層を選択的に成長させる工程と、
前記ソース及びドレインパターンと前記ダミーゲートとを備える前記半導体基板上に第２絶縁膜を形成した後、前記ダミーゲートパターンが露出されるように前記第２絶縁膜を平坦化する工程と、
前記チャンネル形成予備層の一部を露出させるように、前記残留されたハードマスク層を除去するために、前記残留されたハードマスク層を選択的にエッチングした後、前記半導体基板を露出させるように、前記チャンネル形成予備層の露出された一部をエッチングする工程と、
前記半導体基板上に残留する前記チャンネル形成予備層の側壁が露出されるように、前記第１絶縁膜の上部と前記第２絶縁膜とを除去する工程と、
前記チャンネル層から単結晶の複数個のワイヤチャンネルを形成するように、前記犠牲層を除去するために、前記チャンネル形成予備層を選択的にエッチングする工程と、
前記複数個のワイヤチャンネルのそれぞれを取り囲むために、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記複数個のワイヤチャンネルのそれぞれを取り囲むゲートを形成するために、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）及びその製造方法に係り、特に複数個のワイヤチャンネルを有したＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の応用分野が拡張されるにつれて、高集積及び／または高速度の半導体素子の需要も増加している。半導体素子の集積度が増加するにつれて、デザインルールも小さくなる。デザインルールの減少により、ＦＥＴのチャンネル長及び幅も同様に減少した。チャンネル幅の減少は、短チャンネル効果を惹起する。短チャンネル効果とは、ソース／ドレイン領域の電位がチャンネル領域に深刻な影響を与えることをいう。狭いチャンネルは、しきい電圧を増加させる。短チャンネル効果及び／または狭チャンネル効果の発生を防止するために、多様な形態のＦＥＴが提案された。
【０００３】
最近、特にナノサイズ技術の領域で、トランジスタの駆動電流を増加させ、短チャンネル効果を減らそうとする努力が行われている。通常的に、このような結果を得るための努力として多様な方法が使われている。このような試みの例は、リセスされたチャンネル配列トランジスタ（Ｒｅｃｅｓｓｅｄ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ：ＲＣＡＴ）、ピン形態のＦＥＴ（ＦｉｎＦＥＴ）及びゲート・オール・アラウンドトランジスタ（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ  Ｔｒａｎｓｉｓｔｏｒ：ＧＡＡＴ）を備える。前記試みは、特許文献１に開示されている。
【０００４】
このような従来の素子及びそれに対応する製造方法それぞれは、少なくとも一つ以上の問題点を有している。例えば、このような従来の素子は、速い動作を行う能力のみに制限される。さらに、このような従来の素子において、チャンネル層の数は、工程の限界、例えばドライエッチング間に得ることができるエッチング深さによって制限される。
【０００５】
これにより、多重ワイヤチャンネルを利用して加えられた電流を増加できるＦＥＴ、ワイヤチャンネルを調節することによって、短チャンネル効果を減らすことができるＦＥＴ、及びＦＥＴのソース及びドレイン領域を分離してパンチスロー現象を防止できるＦＥＴが要求される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許２００４／００６３２８６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、関連分野の短所及び制限による一つまたはそれ以上の問題点を十分に克服する複数個のワイヤチャンネルを有したＦＥＴ及びその製造方法を提供する。
【０００８】
本発明の目的は、短チャンネル効果及び狭チャンネル効果の発生を防止できる複数個のワイヤチャンネルを有したＦＥＴ及びその製造方法を提供するところにある。
【０００９】
本発明の他の目的は、対応する半導体素子の動作速度を速める複数個のワイヤチャンネルを有したＦＥＴ及びその製造方法を提供するところにある。
【００１０】
本発明のさらに他の目的は、ゲート電極によりチャンネルの制御を容易にすることによって、ワイヤチャンネルの外部面上に形成された反転領域を最小化し、短チャンネル効果を減らすことができるゲート電極により完全に取り囲まれた複数個のワイヤチャンネルを有したＦＥＴ及びその製造方法を提供するところにある。
【００１１】
本発明のさらに他の目的は、チャンネルの幅を増加させて狭チャンネル効果を防止できる複数個のワイヤチャンネルを有したＦＥＴ及びその製造方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本発明は、半導体基板と、前記半導体基板上に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域と電気的に連結され、単結晶で形成され、２列及び少なくとも１行で配列された複数個のワイヤチャンネルと、前記複数個のワイヤチャンネルのそれぞれを取り囲むゲート絶縁膜と、それぞれの前記複数個のワイヤチャンネル及び前記ゲート絶縁膜を取り囲むゲート電極と、前記ソース及びドレイン領域間の前記半導体基板の上部に形成され、基底トランジスタの動作を防止するチャンネル形成防止層と、を備えるＦＥＴにより提供される。
【００１３】
前記ＦＥＴにおいて、前記半導体基板は、単結晶Ｓｉまたはシリコン−オン−絶縁膜（ＳＯＩ）である。前記ソース及びドレイン領域は、単結晶Ｓｉ、ポリシリコン及び金属シリサイドからなるグループから選択された一つの物質から形成される。
【００１４】
前記複数個のワイヤチャンネルのそれぞれは、実質的に正方形の断面形状を有し、前記複数個のワイヤチャンネルのそれぞれの厚さは、約３０ｎｍより小さい。選択的に、前記複数個のワイヤチャンネルのそれぞれは、実質的に円形の断面形状を有し、前記複数個のワイヤチャンネルのそれぞれは、約３０ｎｍより小径を有する。
【００１５】
前記チャンネル形成防止層は、絶縁物質または不純物を半導体基板にドーピングして形成できる。
【００１６】
前記ＦＥＴにおいて、前記ソース及びドレイン領域と前記ゲート電極との間に、前記ソース及びドレイン領域と前記ゲート電極との間の短絡を防止する短絡防止用の絶縁膜をさらに備える。前記短絡防止用の絶縁膜は、Ｓｉ熱酸化膜またはシリコン酸化膜から形成される。
【００１７】
前記ソース及びドレイン領域は、所定の距離ほど前記半導体基板から分離されうる。
【００１８】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面と同じレベルをなす。選択的に、前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面より低い。
【００１９】
前記ゲート絶縁膜は、Ｓｉ熱酸化膜であり、約５０〜１００Åの厚さを有する。
【００２０】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物がドーピングされたポリシリコンから形成された単一膜である。選択的に、前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物の少なくとも２層以上に形成された複合膜である。
【００２１】
前記の目的を達成するために、本発明は、半導体基板上に順次に積層された犠牲層、及び単結晶Ｓｉから形成されたチャンネル層を備えるチャンネル形成予備層を形成する工程と、前記チャンネル形成予備層上にハードマスク層を形成する工程と、前記半導体基板の活性領域を定義するために、前記チャンネル形成予備層と前記ハードマスク層とをパターニングする工程と、前記チャンネル形成予備層の端部を露出させるように、前記ハードマスク層の幅を狭めるために前記ハードマスク層をパターニングする工程と、前記半導体基板上に、前記狭くなったハードマスク層及び前記チャンネル形成予備層を覆うための第１絶縁膜を形成した後、前記狭くなったハードマスク層が露出されるように前記第１絶縁膜を平坦化する工程と、前記チャンネル形成予備層の一部を露出させてダミーゲートパターンを形成するように、前記狭くなったハードマスク層の一部を除去するために、前記狭くなったハードマスク層の一部と前記第１絶縁膜とをパターニングする工程と、前記半導体基板を露出させるように、前記ダミーゲートパターンに隣接する前記チャンネル形成予備層の一部が露出されるように選択的にエッチングする工程と、前記チャンネル形成予備層に隣接するソース及びドレインパターンを形成するために、前記露出された半導体基板上にエピタキシャル層を選択的に成長させる工程と、前記ソース及びドレインパターンと前記ダミーゲートとを備える前記半導体基板上に第２絶縁膜を形成した後、前記ダミーゲートパターンが露出されるように前記第２絶縁膜を平坦化する工程と、前記チャンネル形成予備層の一部を露出させるように、前記残留されたハードマスク層を除去するために、前記残留されたハードマスク層を選択的にエッチングした後、前記半導体基板を露出させるように、前記チャンネル形成予備層の露出された一部をエッチングする工程と、前記半導体基板上に残留する前記チャンネル形成予備層の側壁が露出されるように、前記第１絶縁膜の上部と前記第２絶縁膜とを除去する工程と、前記チャンネル層から単結晶の複数個のワイヤチャンネルを形成するように、前記犠牲層を除去するために、前記チャンネル形成予備層を選択的にエッチングする工程と、前記複数個のワイヤチャンネルのそれぞれを取り囲むために、前記半導体基板上にゲート絶縁膜を形成する工程と、前記複数個のワイヤチャンネルのそれぞれを取り囲むゲートを形成するために、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むＦＥＴの製造方法により提供される。
【発明の効果】
【００２２】
本発明によれば、ＦＥＴのワイヤチャンネルは、完全空乏型であるだけでなく、同時に等方性チャンネル構造である。したがって、キャリアの直進性を向上させて、散乱現象を防止できる。
【００２３】
さらに、本発明の実施形態によるＦＥＴは、高速動作が可能であり、多くの電流が流れる。また、ワイヤチャンネルの個数を増加させ、ソース／ドレイン領域のドーピングプロファイルを垂直方向に均一にする。結果的に、高速に動作しつつも信頼性の高いＦＥＴを製造できる。
【図面の簡単な説明】
【００２４】
【図１Ａ】本発明の多様な実施形態によるＦＥＴの活性パターンの斜視図である。
【図１Ｂ】本発明の多様な実施形態によるＦＥＴの活性パターンの斜視図である。
【図１Ｃ】本発明の多様な実施形態によるＦＥＴの活性パターンの斜視図である。
【図１Ｄ】本発明の一実施形態による垂直スキャン電子顕微鏡写真である。
【図２】図１ＡのＡ−Ａ´線の断面図である。
【図３Ａ】本発明の一実施形態によるＦＥＴに対する概略的な斜視図である。
【図３Ｂ】図３ＡのＸ−Ｘ´線の断面図である。
【図３Ｃ】図３ＡのＹ１−Ｙ１´線の断面図である。
【図３Ｄ】図３ＡのＹ２−Ｙ２´線の断面図である。
【図４Ａ】本発明の他の実施形態によるＦＥＴに対する概略的な斜視図である。
【図４Ｂ】図４ＡのＸ−Ｘ´線の断面図である。
【図４Ｃ】図４ＡのＹ１−Ｙ１´線の断面図である。
【図４Ｄ】図４ＡのＹ２−Ｙ２´線の断面図である。
【図５Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図５Ｂ】図５ＡのＸ−Ｘ´線の断面図である。
【図５Ｃ】図５ＡのＹ１−Ｙ１´線の断面図である。
【図６Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図６Ｂ】図６ＡのＸ−Ｘ´線の断面図である。
【図６Ｃ】図６ＡのＹ１−Ｙ１´線の断面図である。
【図７Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図７Ｂ】図７ＡのＸ−Ｘ´線の断面図である。
【図７Ｃ】図７ＡのＹ１−Ｙ１´線の断面図である。
【図８Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図８Ｂ】図８ＡのＸ−Ｘ´線の断面図である。
【図８Ｃ】図８ＡのＹ１−Ｙ１´線の断面図である。
【図９Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図９Ｂ】図９ＡのＸ−Ｘ´線の断面図である。
【図９Ｃ】図９ＡのＹ１−Ｙ１´線の断面図である。
【図１０Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１０Ｂ】図１０ＡのＸ−Ｘ´線の断面図である。
【図１０Ｃ】図１０ＡのＹ１−Ｙ１´線の断面図である。
【図１１Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１１Ｂ】図１１ＡのＸ−Ｘ´線の断面図である。
【図１１Ｃ】図１１ＡのＹ１−Ｙ１´線の断面図である。
【図１２Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１２Ｂ】図１２ＡのＸ−Ｘ´線の断面図である。
【図１２Ｃ】図１２ＡのＹ１−Ｙ１´線の断面図である。
【図１２Ｄ】図１２ＡのＹ２−Ｙ２´線の断面図である。
【図１３Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１３Ｂ】図１３ＡのＸ−Ｘ´線の断面図である。
【図１３Ｃ】図１３ＡのＹ１−Ｙ１´線の断面図である。
【図１３Ｄ】図１３ＡのＹ２−Ｙ２´線の断面図である。
【図１４Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１４Ｂ】図１４ＡのＸ−Ｘ´線の断面図である。
【図１４Ｃ】図１４ＡのＹ２−Ｙ２´線の断面図である。
【図１５Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１５Ｂ】図１５ＡのＸ−Ｘ´線の断面図である。
【図１５Ｃ】図１５ＡのＹ２−Ｙ２´線の断面図である。
【図１６Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１６Ｂ】図１６ＡのＸ−Ｘ´線の断面図である。
【図１６Ｃ】図１６ＡのＹ２−Ｙ２´線の断面図である。
【図１７Ａ】本発明の望ましい一実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１７Ｂ】図１７ＡのＸ−Ｘ´線の断面図である。
【図１７Ｃ】図１７ＡのＹ１−Ｙ１´線の断面図である。
【図１７Ｄ】図１７ＡのＹ２−Ｙ２´線の断面図である。
【図１８Ａ】本発明の望ましい他の実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１８Ｂ】図１８ＡのＸ−Ｘ´線の断面図である。
【図１８Ｃ】図１８ＡのＹ１−Ｙ１´線の断面図である。
【図１９Ａ】本発明の望ましい他の実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図１９Ｂ】図１９ＡのＸ−Ｘ´線の断面図である。
【図１９Ｃ】図１９ＡのＹ１−Ｙ１´線の断面図である。
【図２０Ａ】本発明の望ましい他の実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図２０Ｂ】図２０ＡのＸ−Ｘ´線の断面図である。
【図２０Ｃ】図２０ＡのＹ１−Ｙ１´線の断面図である。
【図２１Ａ】本発明の望ましい他の実施形態によるＦＥＴの製造方法を示す概略的な斜視図である。
【図２１Ｂ】図２１ＡのＸ−Ｘ´線の断面図である。
【図２１Ｃ】図２１ＡのＹ１−Ｙ１´線の断面図である。
【発明を実施するための形態】
【００２５】
本発明は、発明の実施形態で見られる添付された図面を参照して、さらに完全に後述される。しかし、本発明は、他の形態で具体化され、ここに提示された実施形態に制限されずに解釈されうる。さらに、本発明の実施形態は、本発明の技術的思想が徹底かつ完全に開示可能に、また当業者に本発明の思想が十分に伝達可能にするために例示的に提供されるものである。図面において、層の厚さまたは領域のサイズ等は、明確性のために誇張されたものである。また、層が他の層または基板上にあると言及された場合に、それは、他の層または基板上に直接形成されうるか、またはそれら間に第３層が介在されることもある。層が他の層または基板の下部にあると言及された場合に、それは、他の層または基板の下部に直接形成されうるか、またはそれらの間に第３層が介在されることもある。層が二つの層間にあると言及された場合に、それは、二つの層間に直接形成されるか、またはそれらの間に第３層が介在されることもある。実施形態の全体にわたって、同じ参照符号は同じ構成要素を表す。
【００２６】
ＦＥＴ
図１Ａないし図１Ｃは、本発明の多様な実施形態によるＦＥＴの活性パターンを示す斜視図である。
【００２７】
図１Ａに示すように、ＦＥＴの活性パターンは、ソース／ドレイン領域４２を有した一対のソース／ドレインパターン４０、複数個の上部ワイヤチャンネル１２ｅ及び下部ワイヤチャンネル１４ｅを備える。下部及び上部ワイヤチャンネル１２ｅ、１４ｅは、ソース／ドレイン領域４２を電気的に連結する。図示していないが、活性パターンは、半導体基板上に形成されうる。ワイヤチャンネル１２ｅ、１４ｅは、ソース／ドレインパターン４０の底面、またはソース／ドレインパターン４０の下部にある半導体基板（図３Ａの１００）の上部面と平行に配置されうる。
【００２８】
ソース／ドレインパターン４０は、それぞれ所定の厚さ、所定の幅及び所定の高さを有するように形成されうる。例えば、ソース／ドレインパターン４０は、図示したように直六面体の形状である。それぞれのソース／ドレインパターン４０は、図１Ａないし図１Ｃの電気的な特性を考慮して適切なサイズ、例えばｌ１×ｌ２×ｌ３を設定でき、ソース／ドレインパターン４０の厚さデザインルールを考慮して厚さｌ１を設定できる。それぞれのソース／ドレインパターン４０の幅ｌ２は、デザインルール、ワイヤチャンネル１２ｅ、１４ｅのサイズ、ワイヤチャンネルの数及び隣接する列間の間隔などを考慮して適切に設定できる。それぞれのソース／ドレインの高さｌ３は、デザインルール、ワイヤチャンネル１２ｅ、１４ｅのサイズ、ワイヤチャンネルの数及び隣接する行間の間隔などを考慮して適切に設定できる。
【００２９】
ソース／ドレイン領域４２は、ソース／ドレインパターン４０に限定されている。ソース／ドレイン領域４２は、図４Ａに示すように、対応するソース／ドレインパターン４０の全体領域を占めるか、または、例えば図１Ａないし図１Ｃ、図３Ａ、図３Ｃ及び図３Ｄに示すように、ソース／ドレインパターン４０の全体領域の一部分である。これにより、図３Ａ、図３Ｃ及び図３Ｄに示すように、ソース／ドレインパターン４０内のソース／ドレイン領域４２と半導体基板１００との間には、ギャップがある。すなわち、ソース／ドレイン領域４２の底面は、ソース／ドレインパターン４０の底面と同一であるか、または高い。後者の場合、すなわち半導体基板から分離されたソース／ドレイン領域は、ソース／ドレインパターン４０の下部に位置した半導体基板内にチャンネルが形成されることを防止できるので望ましい。さらに、前記配列は、半導体基板内に流れる漏れ電流を減少できる。
【００３０】
ソース／ドレインパターン４０は、単結晶Ｓｉ、ポリシリコン、金属、金属シリサイドまたは他の適切な物質で形成できる。ソース／ドレインパターン４０が単結晶Ｓｉまたはポリシリコンで形成される場合に、ソース／ドレイン領域４２は、ソース／ドレイン領域４２を定義する不純物イオンを注入して形成できる。ソース／ドレイン領域４２が金属または金属シリサイドで形成される場合に、ソース／ドレインパターン４０の全体領域がソース／ドレイン領域４２となる。ソース／ドレイン領域４２が不純物イオンを注入して形成する場合に、ソース／ドレイン領域４２の底面は、ソース／ドレインパターン４０の底面と同一であるか、または高く調節されうる。さらに、ソース／ドレイン領域４２は、ワイヤチャンネル１２ｅ、１４ｅの少なくとも２列に垂直方向に所定のドーピングプロファイルを有するように形成されうる。すなわち、ワイヤチャンネル１２ｅ、１４ｅの列数が増加しても、均一なソース／ドレイン接合キャパシタンスを維持できる。
【００３１】
図１Ａは、単結晶シリコンで形成された所定の距離により互いに離隔されて、２列×２行に配列されたワイヤチャンネル１２ｅ、１４ｅの例示的な配列を説明する。本発明で、ワイヤチャンネルは、少なくとも１列及び少なくとも２行に配列されうる。
【００３２】
基本的に２行及び２列のワイヤチャンネルの例示的な配列が説明されるとしても、本発明は、前記配列に制限されない。例えば、ワイヤチャンネルの単一行は、図１Ｂに示すように形成され、ワイヤチャンネルの３行は、図１Ｃに示すように形成されうる。図１Ｂは、単結晶Ｓｉで形成された所定の距離により互いに離隔されて、１行×２列に配列されたワイヤチャンネル１２ｅの例示的な配列を説明する。すなわち、図１Ｂは、単に一つの行に二つの下部ワイヤチャンネル１２ｅが配列される。図１Ｃは、単結晶Ｓｉで形成された所定の距離により互いに離隔されて、３行×２列に配列されたワイヤチャンネル１２ｅ、１４ｅ、１６ｅの例示的な配列を説明する。図１Ｃは、二つの下部ワイヤチャンネル１２ｅ、二つの中間ワイヤチャンネル１４ｅ及び二つの上部ワイヤチャンネル１６ｅを備える。
【００３３】
図１Ｄは、本発明の一実施形態によるＦＥＴの垂直スキャン電子顕微鏡写真である。図１Ｄに示すように、最上行の複数個のワイヤチャンネルのそれぞれは、第１サイズ、例えば直径、幅を有し、最下行の複数個のワイヤチャンネルのそれぞれは、第２サイズを有し、第１サイズと第２サイズは異なる。図１Ｃのように３行を含む実施形態において、中間行は、第１サイズと第２サイズとの中間である第３サイズを有する。すなわち、複数個のワイヤチャンネルのそれぞれは、最上行の複数個のワイヤチャンネルのサイズは最も小さくし、最下行の複数個のワイヤチャンネルのサイズは最も大きくするために、下部の複数個のワイヤチャンネルは、上部の複数個のワイヤチャンネルより大きい。
【００３４】
前述したように、最下行のワイヤチャンネル１２ｅの底面は、ソース／ドレインパターン４０の底面と同一であるか、または高い。望ましくは、最下行のワイヤチャンネルの底面は、ソース／ドレインパターンの底面より高く、半導体基板と最下行のワイヤチャンネル１２ｅとの間に間隔を形成する。最下行のワイヤチャンネルの底面がソース／ドレインパターンの底面と同一であれば、最下行のワイヤチャンネル１２ｅは、半導体基板と接触して、ワイヤチャンネル１２ｅを通じて半導体基板１００内に漏れ電流が流れる。
【００３５】
さらに、最上行のワイヤチャンネル、例えば図１Ａの１４ｅの上部面は、図１Ｃに示すように、ソース／ドレインパターン４０の上部面と同一であるか、または図１Ａ及び図１Ｂに示すように、ソース／ドレインパターン４０の上部面に比べて低い。最上行内のワイヤチャンネルの上部面は、ＦＥＴの信頼度を向上させるために、ＦＥＴの製造工程の間に最上行内にワイヤチャンネル１４ｅの損傷を防止するために、ソース／ドレインパターン４０の上部面より低いことが望ましい。
【００３６】
ワイヤチャンネル１２ｅ、１４ｅの長さＣ１は、デザインルールなどを考慮して適当なサイズに設定される。ワイヤチャンネルの断面形状及び／またはサイズは、ＦＥＴの電気的特性、特に電流特性を向上させるために適切に設定されうる。ワイヤチャンネル１２ｅ、１４ｅの断面形状は、等方性チャンネルで形成可能な形状であることが望ましい。例えば、本発明の実施形態によるワイヤチャンネルは、実質的に正方形、長方形、楕円形または円形の断面を有する。さらに、各ワイヤチャンネルの断面サイズは、完全に空乏されたチャンネルを形成するために、約３０ｎｍより小さい。ここには、例示的なワイヤチャンネルの断面及びサイズを記述したが、本発明のワイヤチャンネルの断面形状及びサイズは、この例示的な形状及びサイズに制限されない。
【００３７】
図２は、図１ＡのＡ−Ａ´線のワイヤチャンネルの断面形状の多様な例を説明した図面である。図２に示すように、ワイヤチャンネル１２ｅ、１４ｅは、実質的に円形、正方形、楕円形または長方形の断面を有する。ワイヤチャンネル１２ｅ、１４ｅが実質的に円形の断面を有するとき、あらゆる方向から見られるワイヤチャンネル１２ｅ、１４ｅの形状はほぼ同一である。すなわち、所定の電圧がゲート電極に加えられるとき、均一な電場がワイヤチャンネル１２ｅ、１４ｅ内に形成されうる。実質的に円形の断面を有したワイヤチャンネル１２ｅ、１４ｅは、完全に等方性チャンネルとして作用して、実質的に長方形の断面を有したワイヤチャンネルより実質的に円形の断面を有したワイヤチャンネルがさらに多くの電流が流れる。
【００３８】
ワイヤチャンネル１２ｅ、１４ｅの断面は、所定の電圧がゲート電極に加えられるとき、全体のチャンネルを完全に空乏できるサイズを有することが望ましい。完全空乏型となるワイヤチャンネル１２ｅ、１４ｅのサイズＣ１、Ｃ２、Ｃ３は、ゲート電圧の大きさ、ゲート絶縁膜の特性と厚さ、及びチャンネルのドーピングレベルによって異なる。例えば、平面トランジスタのように反転層の厚さが約１０ｎｍ程度となる条件であれば、ワイヤチャンネル１２ｅ、１４ｅのサイズＣ１、Ｃ２、Ｃ３は、約１０ないし４０ｎｍが望ましく、３０ｎｍより小さい、例えば２５ｎｍであることがさらに望ましい。
【００３９】
図３Ａは、本発明の望ましい実施形態によるＦＥＴに対する概略的な斜視図である。図３Ｂ、図３Ｃ、図３Ｄは、図３ＡのＸ−Ｘ´、Ｙ１−Ｙ１´、Ｙ２−Ｙ２´線の概略的な断面図である。
【００４０】
図３Ａないし図３Ｄに示すように、ＦＥＴは、半導体基板１００、対応するソース／ドレイン領域１４２を備える一対のソース／ドレインパターン１４０、例示的な２列のワイヤチャンネル１１２ｅ、１１４ｅ、ゲート絶縁膜１８２ａ、及びゲート電極として使われる導電性パターン１８４を備える。活性パターンを構成する一対のソース／ドレインパターン１４２及び２列のワイヤチャンネル１１２ｅ、１１４ｅは、前述した活性パターンで説明したものと同一であるので、ここでは詳細な説明は省略する。本発明の実施形態で、ワイヤチャンネル１１２ｅ、１１４ｅの断面は、実質的に円形である。選択的に、ワイヤチャンネル１１２ｅ、１１４ｅの断面は、実質的に楕円形であることがある。
【００４１】
半導体基板１００は、半導体物質、例えば単結晶Ｓｉで形成されうる。例えば、半導体基板１００は、バルクＳｉであるか、またはＳＯＩである。半導体基板１００には、素子分離領域（図示せず）が形成されることもあるが、この際、活性パターンは、素子分離領域が形成されていない半導体基板１００上に形成される。
【００４２】
ソース／ドレインパターン１４０内に限定されるソース／ドレイン領域１４２及びワイヤチャンネル１１２ｅ、１１４ｅは、半導体基板１００内に限定されるものではなく、半導体基板１００上に限定される。ソース／ドレインパターン１４０は、半導体基板１００上に所定の間隔ほど離隔されている。ソース／ドレインパターン１４０間に置かれたワイヤチャンネル１１２ｅ、１１４ｅは、ソース／ドレイン領域１４２を電気的に連結する。
【００４３】
ゲート絶縁膜１８２ａは、それぞれのワイヤチャンネル１１２ｅ、１１４ｅの外周面上に形成されている。ゲート電極に使われる導電性パターン１８４は、ワイヤチャンネル１１２ｅ、１１４ｅに垂直方向に延びて、隣接したセルのゲート電極用の導電性パターン１８４と共にゲートラインを形成して、ワードラインとして役割を行える。
【００４４】
ゲート電極用の導電性パターン１８４は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属のような導電性物質の単一膜やそれらの複合膜で形成されうる。本発明の実施形態では、ゲート電極用の導電性パターン１８４は、ポリシリコン単一膜で形成した。
【００４５】
本発明によるＦＥＴで、短絡防止用の絶縁膜１８２ｂをさらに提供できる。本発明の実施形態で、図３Ｃ及び図３Ｄに示すように、ゲート電極用の導電性パターン１８４とソース／ドレインパターン１４２との間には、導電性パターン１８４とソース／ドレインパターン１４０との接触を防止するための短絡防止用の絶縁膜１８２ｂをさらに形成できる。短絡防止用の絶縁膜１８２ｂは、絶縁物質の単一膜または複合膜で形成されうる。短絡防止用の絶縁膜１８２ｂとして使われる絶縁膜には、特別に制限されないが、製造工程の側面で、短絡防止用の絶縁膜１８２ｂは、ゲート絶縁膜１８２ａを形成するための熱酸化工程で形成されたＳｉ熱酸化膜で形成するか、またはゲート電極用の導電性パターン１８４を形成する工程の後続工程である層間絶縁膜を形成する工程で、シリコン酸化膜を蒸着して形成することが望ましい。
【００４６】
図４Ａは、本発明の望ましい他の実施形態によるＦＥＴに対する概略的な斜視図である。図４Ｂ、図４Ｃ、図４Ｄは、それぞれ図４ＡのＸ−Ｘ´、Ｙ１−Ｙ１´、Ｙ２−Ｙ２´線の断面図である。
【００４７】
図４Ａないし図４Ｄに示すように、半導体基板２００ａには、素子分離領域２０５が形成されている。素子分離領域２０５は、ＳｉＯ２のような絶縁物質で形成される。素子分離領域２０５により取り囲まれている半導体基板２００ａは、いわゆる活性領域である。
【００４８】
半導体基板２００ａの活性領域には、チャンネル形成防止層２７０が形成されている。チャンネル形成防止層２７０は、半導体基板２００ａ内にＦＥＴチャンネルの形成を防止する。特に、チャンネル形成防止層２７０は、ソース／ドレインパターン２４０の間隔が狭い場合に、短チャンネル効果を誘発する基底トランジスタの動作を防止する。チャンネル形成防止層２７０は、上部にワイヤチャンネル２１２ｄ、２１４ｄが位置する半導体基板２００ａの一つの領域に形成されうる。この際、チャンネル形成防止層２７０は、半導体基板２００ａの上面から所定の深さを有するように下向き拡張される。
【００４９】
チャンネル形成防止層２７０は、絶縁物質で形成されるか、または望ましくは、キャリアの移動を防止可能に不純物イオンが高濃度でドーピングされた領域である。もし、ｐ型半導体基板２００ａで、キャリアが電子である場合、チャンネル形成防止層２７０は、ｐ＋ドーピングされた半導体基板２００ａの一つの領域である。
【００５０】
本発明の実施形態において、ソース／ドレイン領域２４２は、ソース／ドレインパターン２４０の全体を占める。ソース／ドレイン領域２４２がソース／ドレインパターン２４０の全体を占める場合にも、ソース／ドレインパターン２４０は、単結晶Ｓｉ、ポリシリコン、金属または金属シリサイドなどの導電性物質で形成されうる。ソース／ドレイン領域２４２がソース／ドレインパターン２４０の全体を占めるときには、基底トランジスタが動作する可能性がある。
【００５１】
本発明の実施形態によれば、ワイヤチャンネル２１２ｄ、２１４ｄは、断面が実質的に正方形であるか、または長方形であるワイヤ形成であって、従来のような板形のチャンネルではない。本発明の実施形態において、ワイヤチャンネル２１２ｄ、２１４ｄは、図４Ｂに示すように実質的に正方形の断面を有する。
【００５２】
ワイヤチャンネル２１２ｄ、２１４ｄは、断面のサイズが約１０ないし３０ｎｍと小さいため、完全空乏型のチャンネルである。前述したように、ワイヤチャンネル２１２ｄ、２１４ｄは、２行×２列に配列されている。さらに、上部ワイヤチャンネル２１４ｄの上部面は、ソース／ドレインパターン２４０の上部面よりレベルが低い。
【００５３】
本発明の実施形態によれば、ゲート電極用の導電性パターン２８４は、ポリシリコン膜２８４ａ及び金属シリサイド膜２８４ｂの複合膜である。ポリシリコン膜２８４ａは、ギャップフィル特性にすぐれ、金属シリサイド膜２８４ｂは、抵抗が小さいという長所がある。特に、ギャップフィル特性にすぐれれば、後述するＦＥＴの製造を容易にする。したがって、ゲート電極用の導電性パターン２８４をポリシリコン膜２８４ａと金属シリサイド膜２８４ｂとの複合膜で形成すれば、製造しやすいだけでなく、ＦＥＴの動作速度も速まる。
【００５４】
前述したように、本発明の以前及び現在の実施形態によるそれぞれのＦＥＴは、図１Ａの活性パターンを備えるにもかかわらず、ワイヤチャンネルは２行×２列に配列され、本発明は２行×２列に限定されない。特に、図１Ｂ及び図１Ｃに示す活性パターンも、以前または現在の本発明の実施形態によるＦＥＴに適用されうる。
【００５５】
前述したように、本発明によるＦＥＴは、ソース／ドレイン領域間に互いに離隔されて配列されている複数個のワイヤチャンネルを備える。本発明の一実施形態によれば、ゲート電極がワイヤチャンネルの全外周面を取り囲んでいるＧＡＡ構造のＦＥＴだけでなく、ワイヤチャンネルの全体が反転される完全空乏型のチャンネルを備えたＦＥＴである。また、本発明の他の実施形態によれば、ワイヤチャンネルの断面が板形でない円形または正方形であって等方性チャンネルを備えたＦＥＴである。
【００５６】
ＦＥＴの製造方法
本発明の実施形態によるＦＥＴの製造方法ついて、図５Ａないし図１７Ｄを参照して説明する。特に、図５Ａないし図１７Ｄは、本発明の望ましい一実施形態によるＦＥＴの製造方法を示す図面であって、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａは、概略的な斜視図であり、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂは、それぞれ図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７ＡのＸ−Ｘ´線の断面図であり、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１７Ｃは、それぞれ図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１７ＡのＹ１−Ｙ１´線の断面図であり、図１２Ｄ、図１３Ｄ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｄは、それぞれ図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７ＡのＹ２−Ｙ２´線の断面図である。
【００５７】
図５Ａないし図５Ｃに示すように、半導体基板１００上にチャンネル形成予備層１１０を形成する。半導体基板１００は、バルクＳｉ基板であるか、またはＳＯＩ基板である。半導体基板１００は、素子分離領域（図示せず）を備える。素子分離領域は、通常の製造工程、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程で形成できる。次いで、チャンネル形成予備層１１０を半導体基板１００上に形成する。
【００５８】
本発明の実施形態において、チャンネル形成予備層１１０は、例示的に２行×２列に配列されるように形成する。前記ワイヤチャンネルの配列を有するＦＥＴを形成するために、チャンネル形成予備層１１０は、第１犠牲層１１２、第２犠牲層１１３、第２チャンネル層１１４を半導体基板１００上に順次に積層する。図１８Ａないし図２１Ｃに関連して記載された他の実施形態において、チャンネル形成予備層１１０は、第３犠牲層（本実施形態では、図示せず）を第２チャンネル層１１４上に形成できる。図５Ａないし図５Ｃに示すように、チャンネル形成予備層１１０の最上層がチャンネル層である場合、ワイヤチャンネルの最上面のレベルが、図１Ｃで説明されたソース／ドレインの上面のレベルと同じＦＥＴを製造できる。チャンネル形成予備層１１０の最上層が犠牲層である場合に、図１Ａ及び図１Ｂに示すように、ワイヤチャンネルの上面のレベルがソース／ドレインパターンの上面のレベルより低いＦＥＴを製造できる。
【００５９】
図１Ｂに示すように、ワイヤチャンネルが１行×２列に配列されているＦＥＴを製造するためには、チャンネル形成予備層１１０として単に第１犠牲層１１１及び第１チャンネル層１１２を備える。選択的に、第２犠牲層１１３を第１チャンネル層１１２上に追加して形成できる。図１Ｃに示すように、３行×２列に配列されたワイヤチャンネルのＦＥＴを形成するために、チャンネル形成予備層１１０は、第１犠牲層１１１、第１チャンネル層１１２、第２犠牲層１１３、第２チャンネル層１１４、第３犠牲層（図１８Ａの２１５）及び付加的な第３チャンネル層（図示せず）を備える。他の配列として、第４犠牲層（図示せず）をさらに第３チャンネル層上に形成できる。チャンネル形成予備層の配列を変化させることによって、色々な形態に配列されたワイヤチャンネルを本発明の範囲内に形成できる。
【００６０】
第１及び第２犠牲層１１１、１１３、第１及び第２チャンネル層１１２、１１４は、それぞれの厚さを調節するためにエピタキシャル成長法で形成できる。必要な場合、水素アニーリングを利用して第１及び第２犠牲層１１１、１１３を平坦化できる。第１及び第２犠牲層１１１、１１３は、第１及び第２チャンネル層１１２、１１４に対してエッチング選択比を有する物質膜で形成することが望ましい。さらに、第１及び第２犠牲層１１１、１１３は、第１及び第２チャンネル層１１２、１１４と類似している格子定数を有することが望ましい。
【００６１】
第１及び第２チャンネル層１１２、１１４は、エピタキシャルＳｉ、例えば単結晶Ｓｉで形成されうる。第１及び第２チャンネル層１１２、１１４がエピタキシャルＳｉで形成される場合、第１及び第２犠牲層１１１、１１３は、エピタキシャルＳｉＧｅで形成できる。この際、第１及び第２犠牲層１１１、１１３、第１及び第２チャンネル層１１２、１１４は、インサイチュで連続的に形成することが望ましい。
【００６２】
第１及び第２エピタキシャルＳｉＧｅ層１１１、１１３は、分子線エピタキシ方法を利用して形成できる。第１及び第２エピタキシャルＳｉＧｅ層を成長させるために、ＳｉソースガスとしてＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスを使用し、ＧｅソースガスとしてＧｅＨ４ガスを使用できる。第１及び第２エピタキシャルＳｉＧｅ層は、約１０ないし３０％のＧｅ濃度を有する。第１エピタキシャルＳｉＧｅ層１１１は、最下のワイヤチャンネル（図３Ａの１１２ｅ）と半導体基板１００との間の所望の間隔を考慮して所定の厚さに形成できる。第２エピタキシャルＳｉＧｅ層１１３は、ワイヤチャンネル（図３Ａの１１２ｅ、１１４ｅ）の所望の間隔を考慮して所定の厚さに形成できる。例えば、第１及び第２エピタキシャルＳｉＧｅ層１１１、１１３は、それぞれ約１０〜４０ｎｍの厚さを有する。第１及び第２エピタキシャルＳｉＧｅ層１１１、１１３それぞれの厚さは、前記例示された厚さに限定されない。
【００６３】
特に、第１及び第２エピタキシャルＳｉＧｅ層は、約３０ｎｍより薄くエピタキシャルに成長させることができる。第１及び第２エピタキシャルＳｉＧｅ層を、例えばＳｉ０．８Ｇｅ０．２のような層でＧｅの濃度を減少させて３０ｎｍより厚く成長させることができるにもかかわらず、約５０ｎｍ以上の厚さに形成されうるが、このような厚さは、選択的にエッチング選択比を有し難い。さらに、約３０ｎｍの臨界厚さより厚い層は、線欠陥を引き起こす。望ましく、約３０ｎｍより薄い厚さ、例えば約２５ｎｍの厚さに形成されたＳｉ０．７Ｇｅ０．３の第１及び第２エピタキシャルＳｉＧｅ層が使われうる。
【００６４】
第１及び第２エピタキシャルＳｉ層１１２、１１４は、分子線エピタキシ方法を利用して形成できる。第１及び第２エピタキシャルＳｉ層を形成するために、ＳｉソースガスとしてＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスを使用できる。第１及び第２エピタキシャルＳｉ層１１２、１１４は、ワイヤチャンネルの断面のサイズを考慮して所定の厚さに形成できる。もし、ワイヤチャンネル（図３Ａの１１２ｅ、１１４ｅ）の断面の目標高が約１０〜３０ｎｍの範囲にあれば、第１及び第２エピタキシャルＳｉ層１１２、１１４は、約１５〜４０ｎｍ、すなわち目標高より若干厚く形成できる。第１及び第２エピタキシャルＳｉ層１１２、１１４が目標高より若干厚く形成される理由は、後述する。しかし、第１及び第２エピタキシャルＳｉ層１１２、１１４のそれぞれの厚さは、前記例示された値に限定されない。
【００６５】
次いで、チャンネル形成予備層１１０上にハードマスク層１２０を形成する。ＦＥＴを製造する後続工程を考慮して、ハードマスク層１２０は、チャンネル層、例えばＳｉ層と、犠牲層、例えばＳｉＧｅ層とを形成する物質及び高いエッチング選択比を有した物質で形成される。これにより、ハードマスク層１２０は、ＳｉＮが使われる。ハードマスク層１２０は、約１００ｎｍまたはそれ以下の厚さに通常的な蒸着方法、例えば化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、準常圧化学気相蒸着（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ：ＳＡＣＶＤ）法、低圧化学気相蒸着（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  ＣＶＤ：ＬＰＣＶＤ）法、プラズマ強化化学気相蒸着（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ：ＰＥＣＶＤ）法などの方法を使用して形成できる。
【００６６】
ハードマスク層１２０を形成する前に、バッファ層（図示せず）、例えばＳｉＯ２のようなパッド酸化膜をチャンネル形成予備層１１０とハードマスク層１２０との間に位置するように、チャンネル形成予備層１１０上に形成できる。バッファ層は、ハードマスク層１２０からの応力を減少させる。
【００６７】
図６Ａないし図６Ｃに示すように、チャンネル形成予備層１１０及びハードマスク層１２０をパターニングして、チャンネル形成予備パターン１１０ａ及びマスクパターン１２０ａを形成する。チャンネル形成予備パターン１１０ａは、第１  ＳｉＧｅパターン１１１ａ、第１  Ｓｉパターン１１２ａ、第２  ＳｉＧｅパターン１１３ａ及び第２  Ｓｉパターン１１４ａを備える。チャンネル形成予備パターン１１０ａは、半導体基板１００の活性領域に該当するサイズを有する。例えば、チャンネル形成予備パターン１１０ａは、互いに隔離されているそれぞれのセルに該当するサイズを有する。ハードマスクパターン１２０ａは、チャンネル形成予備パターン１１０ａより小さい。特に、ハードマスクパターン１２０ａは、少なくとも図６ＡのＸ−Ｘ´方向のチャンネル形成予備パターン１１０ａより小さい所定の幅２ｄ１を有する。ハードマスクパターン１２０ａは、また図６Ｃに示すように、Ｙ−Ｙ´方向のチャンネル形成予備パターン１１０ａより狭い減少した長さｄ２を有するが、必ずしも小さくする必要はない。Ｘ−Ｘ´方向への幅の差ｄ１は、第１及び第２エピタキシャルＳｉ層１１２、１１４の厚さと同一であるか、または類似していることが望ましいが、その理由は後述する。
【００６８】
チャンネル形成予備パターン１１０ａ及びハードマスクパターン１２０ａは、次のような方法で形成されうる。まず、通常のフォトリソグラフィ工程を利用してチャンネル形成予備パターン１１０ａのサイズに合うように、チャンネル形成予備層１１０及びハードマスク層１２０をパターニングする。例えば、チャンネル形成予備層１１０をエッチングするときには、フォトレジストパターン（図示せず）またはパターニングされたマスク層１２０ａをエッチングマスクとして使用できる。次いで、等方性エッチング工程を利用して、パターニングされたハードマスク層１２０を前記幅の差ｄ１ほどさらにエッチングする。ハードマスク層１２０をＳｉＮで形成する場合に、等方性エッチング工程は、リン酸（Ｈ３ＰＯ４）を含むエッチング液を使用して行える。等方性エッチング工程の結果、それぞれＸ−Ｘ´及びＹ−Ｙ´方向でチャンネル形成予備パターン１１０ａより２ｄ１の狭幅を有したハードマスクパターン１２０ａを形成する、
図７Ａないし図７Ｃに示すように、第１絶縁層、例えば厚いモールディング絶縁層を半導体基板１００、チャンネル形成予備パターン１１０ａ及びハードマスクパターン１２０ａ上に蒸着する。次いで、第１絶縁層をハードマスクパターン１２０ａが露出されるまでに、例えば化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程により平坦化する。結果的に、モールドパターン１３２は、半導体基板１００上に形成されたチャンネル形成予備パターン１１０ａ及びハードマスクパターン１２０ａを取り囲む。モールドパターン１３２は、ハードマスクパターン１２０ａ、第１及び第２  ＳｉＧｅパターン１１１ａ、１１３ａ、第１及び第２  Ｓｉパターン１１２ａ、１１４ａに対してエッチング選択比が大きい物質であることが望ましい。例えば、ハードマスクパターン１２０ａをＳｉＮで形成する場合に、モールドパターン１３２はＳｉＯ２で形成できる。この場合、モールドパターン１３２は、ドーピングされていないシリケートガラス（ＵＳＧ）膜、高密度のプラズマ（ＨＤＰ）酸化膜、プラズマ強化テトラエチルオルソシリケート（ＰＥ−ＴＥＯＳ）膜、及びＵＳＧ膜、ＨＤＰ酸化膜、ＰＥ−ＴＥＯＳ膜の組み合わせである。
【００６９】
図８Ａないし図８Ｃに示すように、モールドパターン１３２及びハードマスクパターン１２０ａを同時にパターニングして、モールドパターンの一部１３２ｂ及びマスクパターンの一部１２０ｂから構成されたダミーゲートパターン１３０ｂを形成する。モールドパターンの他の部分１３２ａは、半導体基板１００上に残る。パターニング工程中で、フォトレジストパターンをエッチングマスクとして使用できる。ＳｉＮ膜及びＳｉＯ２膜に対して同一なエッチング率を見られるエッチングガスを使用して、モールドパターン１３２及びハードマスクパターン１２０ａを同時にエッチングする。しかし、もし、図６Ａないし図６Ｃの工程で、ｄ２の代りにｄ３の幅を有したハードマスクパターン１２０ａを形成するように、ハードマスク層１２０がパターニングされれば、図８Ａないし図８Ｃのエッチング工程をそれ以上要求しない。
【００７０】
モールドパターン１３２及びハードマスクパターン１２０ａは、ダミーゲートパターン１３０ｂの両側にチャンネル形成予備パターン１１０ａの上面が露出されるまでにエッチングされる。この際、もしバッファ層の一部分が存在すれば、バッファ層の一部分は、チャンネル形成予備パターン１１０ａが露出されるまでに除去される。エッチングの結果により形成されたダミーゲートパターン１３０ｂは、Ｘ−Ｘ´方向に延びたライン形態のパターンである。ダミーゲートパターン１３０ｂは、デザインルール及びＦＥＴのチャンネル長などを考慮して所定の幅ｄ３を適切に設定できる。
【００７１】
図９Ａないし図９Ｃに示すように、半導体基板１００が露出されるまでに、ダミーゲートパターン１３０ｂにより露出されたチャンネル形成予備パターン１１０ａを異方性ドライエッチングにより除去する。エッチング工程を行うために、ダミーゲートパターン１３０ｂ及びモールドパターン１３２ａをエッチングマスクとして使用可能に、エッチングガスを選択できる。例えば、ＳｉＧｅに対するＳｉのエッチング選択比が１：１を表し、ＳｉＯ２膜及びＳｉＮ膜に対して高いエッチング選択比を有したエッチングガスを使用できる。第１及び第２  Ｓｉパターン１１２ａ、１１４ａ、第１及び第２  ＳｉＧｅパターン１１１ａ、１１３ａは、インサイチュで連続的にエッチングすることが望ましい。エッチング工程の結果、ダミーゲートパターン１３０ｂの下部のチャンネル形成予備パターン１１０ｂは変化せず、チャンネル形成予備パターン１１０ｂ及びモールドパターン１３２ａにより定義された一対の第１開口部１３４が形成される。チャンネル形成予備パターン１１０の残留部分は、第１及び第２  ＳｉＧｅ層１１１ｂ、１１３ｂの残留部分と第１及び第２  Ｓｉ層１１２ｂ、１１４ｂの残留部分とを備える。半導体基板１００の上部面の一部は、第１開口部１３４により露出される。エッチング工程を通じて、存在するか、または以前に除去されないバッファ層の付加的な部分をさらに除去できる。
【００７２】
図１０Ａないし図１０Ｃに示すように、第１開口部１３４にソース／ドレインパターン１４０を形成する。ソース／ドレインパターン１４０は、後続工程である残留ＳｉＧｅパターン（図１２Ａの１１１ｃ、１１３ｃ）の除去工程で使用するエッチング液に対してエッチング選択比が大きい物質を使用して形成する。例えば、ソース／ドレインパターン１４０は、単結晶Ｓｉやポリシリコンで形成できる。選択的に、ＳｉＧｅに対するエッチング選択比が大きい金属または金属シリサイドのような物質で形成できる。
【００７３】
ソース／ドレインパターン１４０は、Ｓｉエピタキシャル層で形成できる。この場合、一対の第１開口部１３４により露出された半導体基板１００上のみにＳｉエピタキシャル層を選択的に形成するＳＥＧ（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）法を使用して、単結晶Ｓｉで第１開口部１３４を埋め込む。選択的に、ソース／ドレインパターン１４０をポリシリコンや金属物質などで形成する場合には、通常的な蒸着工程を使用して第１開口部１３４を埋め込む。第１開口部１３４を充填するために、蒸着された単結晶Ｓｉ層、蒸着されたポリシリコン層または他の類似している層が使われうる。図面では、ソース／ドレインパターン１４０の上部面が平坦に現れたにもかかわらず、ソース／ドレインパターン１４０の上部面は、実質的に平坦でない、例えば曲がるか、または波状を有することもある。次いで、蒸着された層は、残留するチャンネル形成予備パターン１１０ｂの上面レベルと同じ高さを有したソース／ドレインパターン１４０を形成するために、エッチバック工程や他の適当な方法でモールドパターン１３２ａの上部面に対して平坦化する。
【００７４】
選択的に蒸着された層を平坦化する工程で、場合によってモールドパターン１３２ａの上部面から突出されたソース／ドレインパターン１４０の上部面を平坦化するためにアニーリングを行える。アニーリングは、Ｈ２雰囲気下で、約数分ないし１０時間、約６００℃ないし約９００℃の温度で行え、望ましくは、約１時間、約８００℃で行える。
【００７５】
図１１Ａないし図１１Ｃに示すように、第２絶縁層、例えばバッファとして使われた絶縁層をモールドパターン１３２ａ、ソース／ドレインパターン１４０及びダミーゲートパターン１３０ｂ上に厚く蒸着する。次いで、第２絶縁層を、例えばＣＭＰなどを利用してダミーゲートパターン１３０ｂが露出されるまでに平坦化する。結果的に、ダミーゲートパターン１３０ｂを取り囲むバッファ層パターン１５０が、モールドパターン１３２ａ及びソース／ドレインパターン１４０上に形成される。バッファ層パターン１５０は、モールドパターン１３２ａと同じ物質で形成されることが望ましい。もし、ハードマスクパターン１２０ａがＳｉＮで形成されたとすれば、バッファ層パターン１５０はＳｉＮで形成する。また、バッファ層パターン１５０は、ギャップフィル特性にすぐれたＨＤＰ酸化膜などで形成できる。
【００７６】
図１２Ａないし図１２Ｄに示すように、ダミーゲートパターン１３０ｂ中からハードマスクパターン１２０ｂのみを除去する。ハードマスクパターン１２０がＳｉＮで形成された場合に、リン酸を含むエッチング液によるリン酸ストリップ方式で残留するハードマスクパターン１２０ｂを除去できる。その結果、チャンネル形成予備パターン（図１１Ｂ及び図１１Ｃの１１０）の上面が露出され、ハードマストパターン１２０が占める空間には、ダミーゲートパターン１３０ｂのモールドパターン１３２ｂ及びバッファ層パターン１５０から取り囲まれたグルーヴ１６１が形成される。
【００７７】
次いで、グルーヴ１６１を通じて露出されたチャンネル形成予備パターン１１０ｂを異方性エッチングする。この際、ダミーゲートパターン１３０ｂのモールドパターン１３２ｂ及びバッファ層パターン１５０をエッチングマスクとして使用可能に、エッチングガスを適切に選択できる。例えば、ＳｉＧｅに対するＳｉのエッチング選択比が１：１を表し、ＳｉＯ２膜に対して高いエッチング選択比を有したエッチングガスを使用できる。第１及び第２  Ｓｉパターン１１２ａ、１１４ａ、第１及び第２  ＳｉＧｅパターン１１１ａ、１１３ａは、インサイチュで連続的にエッチングすることが望ましい。結果的に、ダミーゲートパターン１３０ｂの下部のチャンネル形成予備パターン１１０ｂは変化せずに残留し、グルーヴ１６１が拡張された第２開口部１６２が、残留するチャンネル形成予備パターン１１０ｃ及びソース／ドレインパターン１４０により限定された空間に形成される。残留するチャンネル形成予備パターン１１０ｃは、残留する第１及び第２  ＳｉＧｅ層１１１ｃ、１１３ｃ、残留する第１及び第２  Ｓｉ層１１２ｃ、１１４ｃを備える。半導体基板１００の上部面は、第２開口部１６２を通じて露出される。
【００７８】
図１３Ａないし図１３Ｄに示すように、場合によってチャンネル形成防止層１７０を半導体基板１００上に形成できる。チャンネル形成防止層１７０は、任意的な構成要素であるため、図１３Ａないし図１３Ｄに説明される工程も任意的である。チャンネル形成防止層１７０は、グルーヴ１６１及び第２開口部１６２を通じて露出された半導体基板１００にｐ＋イオン注入により形成できる。ダミーゲートパターン１３０ｂのモールドパターン１３２ｂ及びバッファ層パターン１５０をイオン注入マスクとして使用できる。
【００７９】
動作中に、チャンネル形成防止層１７０は、基底トランジスタの動作を防止する。これにより、半導体基板１００と同一な導電型のイオンを注入してチャンネル形成防止層１７０を形成することが望ましい。例えば、半導体基板１００がｐ＋導電型物質で形成されたとすれば、ボロン（Ｂ）とインジウム（Ｉｎ）のような３Ｂ族を半導体基板１００の露出された部分にイオン注入できる。
【００８０】
チャンネル形成防止層１７０は、グルーヴ１６１及び第２開口部１６２に露出された半導体基板１００の領域だけでなく、残留するチャンネル形成予備パターン１１０ｃの下部の半導体基板１００の領域にも形成することが望ましい。チャンネル形成予備パターン１１０ｃの下部にチャンネル形成防止層１７０を形成するために、図１３Ｂのように、イオン注入工程時に所定の傾斜角を維持しつつイオンを注入できる。選択的に、後続の熱処理工程の温度を適切に制御して、イオン注入領域を側方向に所定の長さほど拡張させることができる。
【００８１】
図１４Ａないし図１４Ｃに示すように、バッファ層パターン１５０、すなわち第２絶縁膜、及びモールドパターン１３２ａ、１３２ｂ、すなわち第１絶縁膜を選択的に除去する。エッチング工程で、Ｓｉ及び／またはＳｉＧｅに対してエッチング選択比の大きいＳｉＯ２膜エッチングガスまたはエッチング液を使用できる。その結果、チャンネル形成予備パターン（図６Ａの１１０ａ）が形成されていない半導体基板１００の領域が露出される。
【００８２】
次いで、チャンネル形成予備パターン１１０ｃの第１及び第２犠牲層パターン１１１ｃ、１１３ｃを除去する。第１及び第２犠牲層パターン１１１ｃ、１１３ｃを除去した後、チャンネル層パターン１１２ｃ、１１４ｃ間及びチャンネル層１１２ｃと半導体基板１００との間には、ウィンドウ１１６が形成される。ウィンドウ１１６は、第２開口部１６２を露出させる。ウィンドウ１１６を形成した後、半導体基板１００上には、一対のソース／ドレインパターン１４０、及びその間に互いに離隔されるように配列されている２行×２列のチャンネル層パターン１１２ｃ、１１４ｃのみが残る。
【００８３】
半導体基板１００上のソース／ドレインパターン１４０間に残留するチャンネル層パターン１１２ｃ、１１４ｃは、ワイヤ状である。特に、ウィンドウ１１６を形成した後、チャンネル層パターン１１２ｃ、１１４ｃは、実質的に長方形の断面形状を有する。さらに、チャンネル層パターン１１２ｃ、１１４ｃの断面の高さは、図５Ａのチャンネル層１１２、１１４の厚さに対応する。断面の長さは、図６Ａの幅ｄ１に対応する。したがって、チャンネルに等方性電位が形成されるためには、図６Ａの幅ｄ１がチャンネル層パターン（図５Ａの１１２、１１４）の厚さとほぼ同一であるか、または類似していることが望ましい。
【００８４】
第１及び第２犠牲層パターン１１１ｃ、１１３ｃの除去は、ウェットエッチングまたは化学的ドライエッチングで除去できる。この際、半導体基板１００及び残留するチャンネル層パターン１１２ｃ、１１４ｃに対する犠牲層パターン１１１ｃ、１１３ｃのエッチング選択比が３０以上となる条件でエッチングすることが望ましい。例えば、半導体基板１００、チャンネル層パターン１１２ｃ、１１４Ｃ及び犠牲層パターン１１１ｃ、１１３ｃがそれぞれＳｉ、エピタキシャルＳｉ及びエピタキシャルＳｉＧｅで形成された場合に、過酸化水素（Ｈ２Ｏ２）、フッ化水素（ＨＦ）及び酢酸（ＣＨ３ＣＯＯＨ）を含む混合液、水酸化アンモニウム（ＮＨ４ＯＨ）、Ｈ２Ｏ２及び脱イオン水（Ｈ２Ｏ）を含む混合液、または過酢酸を含むエッチング液などを使用できる。
【００８５】
第１及び第２犠牲層パターン１１１ｃ、１１３ｃは、化学的ドライエッチングを使用することよりウェットエッチングを使用することがより望ましい。さらに、分当り数百Åのエッチング率を有するウェットエッチング液を使用すれば、エッチング時間を非常に減らすことができる。分当り数百Åのエッチング率を有するエッチング液は、後述するように、ＮＨ４ＯＨ、Ｈ２Ｏ２、Ｈ２Ｏを含む混合液を使用することが望ましい。例えば、ＮＨ４ＯＨ、Ｈ２Ｏ２、Ｈ２Ｏの混合比率が１：５：１である標準洗浄液（ＳＣ−１）を使用するか、またはＨ２Ｏの比率を増加させて前記混合比率を１：５：２０として使用することもできる。このような混合液は、４０ないし７５℃で加熱して使用する場合にＳｉＧｅ層の除去効果にすぐれる。
【００８６】
アンモニア、Ｈ２Ｏ２、Ｈ２Ｏの混合液による第１及び第２  ＳｉＧｅパターン１１１ｃ、１１３ｃのエッチング過程を見れば、第１工程は、Ｈ２Ｏ２による表面酸化膜の形成である。Ｈ２Ｏ２は、Ｈ２ＯとＯとに分解されて強い酸化力を有するため、ＳｉとＧｅとを急速に酸化させる。
【００８７】
第２工程で、アンモニアは、Ｈ２Ｏ内でＮＨ４＋イオンとＯＨ−イオンとに解離される。ＯＨ−イオンは、第１  ＳｉＧｅパターン１１１ｃ、１１３ｃのＳｉ酸化物及びＧｅ酸化物を第１及び第２  ＳｉＧｅパターン１１１ｃ、１１３ｃの表面から剥離させる。ＯＨ−イオンによるリフトオフに該当する第２工程である。
【００８８】
第３工程では、剥離されたＳｉ酸化物及びＧｅ酸化物のＳｉＧｅパターン１１１ｃ、１１３ｃへの再吸着を防止するために、それぞれの表面にＯＨ−イオンが吸着されて静電気的な反発力を与える。これがＯＨ−イオンによるターミネーションである。
【００８９】
Ｈ２Ｏ２は、酸性溶液であるので、Ｈ２Ｏ２に対するアンモニアの混合比によってｐＨを変化させる。Ｈ２Ｏ２とアンモニアとの混合比率によって、すなわちｐＨ変化によってＳｉとＧｅとのエッチング量が異なって表れるので、Ｓｉピッティングを防止しつつ適切なエッチング率を有する混合比率を使用する。７０℃のような高温で使用する場合、ＮＨ３蒸気の蒸発速度が速まるので、アンモニアの追加供給が必要である。
【００９０】
前述したエッチング工程の第１工程である酸化工程で、Ｇｅは、Ｓｉより速く酸化され、結局速くエッチングされる。しかし、ＧｅとＳｉとが混合されているＳｉＧｅ膜は、Ｇｅが速くエッチングされ、残っているＳｉ−Ｇｅ膜は不安定な状態となる。これにより、Ｓｉがエッチング液により容易に攻撃される。したがって、ＳｉＧｅ犠牲層パターン１１１ｃ、１１３ｃのエッチング率は、Ｓｉ単一物質で構成されたチャンネル層パターン１１２ｃ、１１４ｃのエッチング率に比べて高くなる。
【００９１】
図１５Ａないし図１５Ｃに示すように、上部にソース／ドレインパターン１４０及び複数のチャンネル層パターン１１２ｃ、１１４ｃが形成された半導体基板１００を１次アニーリングする。１次アニーリング工程は、チャンネル層パターン１１２ｄ、１１４ｄの断面を実質的に円形にするためのものであって、任意的な工程である。さらに具体的に、前述したように、チャンネル層パターン１１２ｄ、１１４ｄ、すなわちワイヤチャンネルの断面が四角形である場合より円形またはこれに近い楕円形である場合に、チャンネルにさらに理想的な等方性電位が形成されうる。特に、四角形のワイヤチャンネルは、単一方向に電場を提供する一方、実質的に円形のワイヤチャンネルは、あらゆる方向に電場を形成する。したがって、１次アニーリング工程を行うことが望ましい。
【００９２】
１次アニーリング工程は、ワイヤチャンネル１１２ｄ、１１４ｄの断面が円形となる適切な温度で実施することが望ましい。例えば、Ｈ２雰囲気でアニーリングを実施する場合には、約６００ないし１２００℃の温度で、数分〜１０時間行うことが望ましく、Ａｒ雰囲気でアニーリングを実施する場合には、約９００ないし１２００℃の温度で、数分〜１０時間行うことが望ましい。選択的に、前記アニーリングは、エネルギー密度によって数秒間レーザーアニーリングを行える。１次アニーリング工程により、ワイヤチャンネル１１２ｄ、１１４ｄの断面のサイズが若干減少できる。しかし、その減少の幅は、ほぼ無視できる程度に非常に小さい。
【００９３】
図１６Ａないし図１６Ｃに示すように、１次アニーリング工程が完了した後の結果物上に２次アニーリング工程を行う。２次アニーリング工程は、ワイヤチャンネル１１２ｄ、１１４ｄのそれぞれを取り囲むゲート絶縁膜１８２ａを形成するために、前記結果物を酸素またはオゾン雰囲気で行う。酸素などの雰囲気でアニーリングすれば、表面に露出されたＳｉが消耗されつつ、その表面にＳｉＯ２膜１８２ａ、１８２ｂ、１８２ｃが形成される。２次アニーリング工程の結果、ワイヤチャンネル１１２ｅ、１１４ｅの直径が消耗されるＳｉの厚さほど小さくなる。したがって、図５Ａの工程で蒸着するチャンネル層１１２、１１４の厚さと図６Ａの工程で設定される幅の差ｄ１とは、このように消耗されるＳｉの厚さを考慮することが望ましい。
【００９４】
２次アニーリング工程の温度及びアニーリング時間は、形成しようとするゲート絶縁膜１８２ａの厚さによって異なる。例えば、ゲート絶縁膜１８２ａが約５０ないし１００Åの厚さとなるように、適切な時間及び温度で２次アニーリング工程を行える。前記２次アニーリング工程の結果、半導体基板１００及びソース／ドレインパターン１４０ａの表面にも、ＳｉＯ２膜１８２ｂ、１８２ｃがさらに形成されうる。ＳｉＯ２膜１８２ｂは、短絡防止用の絶縁層を形成する。
【００９５】
図１７Ａないし図１７Ｄに示すように、ソース／ドレインパターン１４０ａ間にゲート電極用の導電体パターン１８４を形成する。ゲート電極用の導電体パターン１８４は、ポリシリコン膜の単一膜や、またはポリシリコン膜とそれより比抵抗の小さい導電性物質との複合膜で形成できる。さらに具体的に、少なくともワイヤチャンネル１１２ｅ、１１４ｅが介在されているソース／ドレインパターン１４０ａ間の空間は、ポリシリコンを蒸着することが望ましい。なぜなら、ソース／ドレインパターン１４０ａとその間に配列されているワイヤチャンネル１１２ｅ、１１４ｅとの間の空間、すなわち第２開口部１６２及びウィンドウ１１６は、そのサイズが非常に小さいため、ギャップフィル特性にすぐれたポリシリコンを使用すれば、第２開口部１６２及びウィンドウ１１６をよく埋め込むことができるからである。
【００９６】
図１７Ａに示すように、ゲート電極用の導電体パターン１８４は、Ｘ−Ｘ´方向に延びたライン形態に形成できる。そして、ゲート電極用の導電体パターン１８４とソース／ドレインパターン１４０ａとの間には、短絡防止用の絶縁層１８２ｂがさらに介在されうる。短絡防止用の絶縁層１８２ｂは、ＦＥＴのゲート電極とソース／ドレインとの短絡を防止する役割を行う。短絡防止用の絶縁層１８２ｂは、前述したゲート絶縁膜１８２ａの形成工程で同時に形成されたＳｉ熱酸化膜であるか、または後続工程である層間絶縁層の形成工程で蒸着されるＳｉＯ２膜（図示せず）である。
【００９７】
選択的に、短絡防止用の絶縁層１８２ｂは、Ｓｉ熱酸化膜と層間絶縁膜との複合膜であることがある。
【００９８】
図示していないが、ソース／ドレインパターン１４０ａにイオン注入工程を実施して、ソース／ドレイン領域（図３Ｃ及び図３Ｄの１４２）を限定する。例えば、ソース／ドレインパターン１４０ａをＳｉエピタキシャル層に形成した場合には、イオン注入工程は必須的である。しかし、ソース／ドレインパターン１４０ａを導電性物質で形成した場合には、別途にイオン注入工程を実施する必要がない。イオン注入工程の工程レシピーを適切に調節することによって、ソース／ドレイン領域１４２の低面のレベルを調節し、かつ／または垂直方向へのドーピングプロファイルを均一にする。このような観点で、前述したギャップは、半導体基板１００とソース／ドレイン領域１４２との間に提供される。前記のイオン注入工程では、ゲート電極用の導電体パターン１８４をマスクとして使用できる。工程の結果、図１７Ａないし図１７Ｄに示したＦＥＴが形成される。
【００９９】
図１８Ａないし図２１Ｃは、本発明の望ましい他の実施形態によるＦＥＴの製造方法を説明するための図面である。図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａは、斜視図であり、図１８Ｂ、図１９Ｂ、図２０Ｂ、図２１Ｂは、各斜視図のＸ−Ｘ´線の断面図であり、図１８Ｃ、図１９Ｃ、図２０Ｃ、図２１Ｃは、各斜視図のＹ１−Ｙ１´線の断面図である。
【０１００】
本実施形態では、前述した実施形態による製造方法との差異点を中心に説明する。
【０１０１】
まず、図１８Ａないし図１８Ｃに示すように、半導体基板２００上にチャンネル形成予備層２１０及びハードマスク層２２０を順次に形成する。本発明の実施形態において、チャンネル形成予備層２１０は、半導体基板２００上に積層された第１犠牲層２１１、第１チャンネル層２１２、第２犠牲層２１３、第２チャンネル層２１４及び第３犠牲層２１５を備える。本実施形態では、チャンネル形成予備層２１０が第１及び第２チャンネル層２１２、２１４を備えるので、２行のワイヤチャンネルを製造するためのことであるという点で第１実施形態と同一である。しかし、チャンネル形成予備層２１０が第３犠牲層２１５をさらに備えるので、最上行のワイヤチャンネルの上面レベルがソース／ドレインパターンの上面レベルより低い。
【０１０２】
図１９Ａないし図１９Ｃに示すように、フォトリソグラフィ工程を利用してハードマスク層２２０、チャンネル形成予備層２１０及び半導体基板２００を順次にパターニングすることにより、トレンチ形成ハードマスク２２０ａ、チャンネル形成予備パターン２１０ａ及び半導体基板２００ａを形成する。チャンネル形成予備パターン２１０ａは、第１犠牲層パターン２１１ａ、第１チャンネル層パターン２１２ａ、第２犠牲層パターン２１３ａ、第２チャンネル層パターン２１４ａ及び第３犠牲層パターン２１５ａを備える。このようなパターンは、さらにトレンチ２０２を形成する。
【０１０３】
前記パターニング工程は、次のような順序で進められる。まず、ハードマスク層２２０上にトレンチ２０２を限定するフォトレジストパターン（図示せず）を形成する。次いで、前記フォトレジストパターンをエッチングマスクとして使用してハードマスク層２２０をエッチングすることによって、トレンチ形成ハードマスク２２０ａを形成する。次いで、フォトレジストパターンを除去する。トレンチ形成ハードマスク２２０ａをエッチングマスクとして使用して、チャンネル形成予備層２１０及び半導体基板２００を順次にエッチングする。その結果、チャンネル形成予備パターン２１０ａとトレンチ２０２とを備えた半導体基板２００ａが形成される。
【０１０４】
図２０Ａないし図２０Ｃに示すように、トレンチ形成ハードマスク２２０ａをパターニングして、マスクパターン２２０ｂを形成する。前述したように、マスクパターン２２０ｂは、少なくともＸ−Ｘ´方向の両側にチャンネル形成予備パターン２１０ａのエッジの上面を露出させるようにパターニングする。トレンチ形成ハードマスク２２０ａのサイズ及び厚さは、前記等方性エッチング工程を行うことにより、所定のサイズほどリセスさせることができる。
【０１０５】
図２１Ａないし図２１Ｃに示すように、図２０Ａないし図２０Ｃの結果物の全面にＨＤＰ酸化膜のようなギャップフィル特性にすぐれた絶縁物質を埋め込んだ後、マスクパターン２２０ｂが露出されるまでに平坦化する。その結果、半導体基板２００ａには、トレンチ２０２を埋め込む素子分離膜２０５が形成され、素子分離膜２０５上には、チャンネル形成予備パターン２１０ａ及びマスクパターン２２０ｂを取り囲むモールドパターン２３２が形成される。
【０１０６】
以後には、前述した実施形態によるＦＥＴの製造方法とほぼ同一に進めて、図４Ａないし図４Ｄに示すようなＦＥＴを製造できる。図４Ａないし図４Ｄに示したワイヤチャンネル２１２ｄ、２１４ｄの断面形状は四角形であるので、ワイヤチャンネル２１２ｄ、２１４ｄの断面を円形にするための第１アニーリング工程は行う必要がない。
【０１０７】
本実施形態によれば、トレンチ形成ハードマスク２２０ａ及びチャンネル形成予備パターン２１０ａは、同時に形成され、素子分離膜２０５及びモールドパターン２３２は、同時に形成されうる。したがって、本発明の実施形態によるＦＥＴの製造方法は、工程を単純化できるという長所がある。
【０１０８】
さらに、本実施形態によれば、残留するモールドパターン及びバッファパターンを除去する工程（前述した製造方法の図１４Ａないし図１４Ｃに対応する工程）で、第３犠牲層パターン２１５ａがその下部の第２チャンネル層パターン２１４ａを保護するマスクの役割を行う。したがって、第２チャンネル層パターン２１４ａ、すなわちワイヤチャンネル（図４Ａないし図４の２１４ｄ）の上部行の損傷を防止できるので、信頼度の高いＦＥＴを製造できる。
【０１０９】
以上、本発明は、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者により多様な変形が可能である。
【産業上の利用可能性】
【０１１０】
本発明は、半導体メモリ素子の製造産業に利用され、特にＤＲＡＭ及び不揮発性メモリ素子の製造産業に適用可能である。
【符号の説明】
【０１１１】
１００        半導体基板、
１１２ｅ，１１４ｅ        ワイヤチャンネル、
１４０        ソース／ドレインパターン。
【図１Ａ】
0005563623.tif 000002
【図１Ｂ】
0005563623.tif 000003
【図１Ｃ】
0005563623.tif 000004
【図２】
0005563623.tif 000005
【図３Ａ】
0005563623.tif 000006
【図３Ｂ】
0005563623.tif 000007
【図３Ｃ】
0005563623.tif 000008
【図３Ｄ】
0005563623.tif 000009
【図４Ａ】
0005563623.tif 000010
【図４Ｂ】
0005563623.tif 000011
【図４Ｃ】
0005563623.tif 000012
【図４Ｄ】
0005563623.tif 000013
【図５Ａ】
0005563623.tif 000014
【図５Ｂ】
0005563623.tif 000015
【図５Ｃ】
0005563623.tif 000016
【図６Ａ】
0005563623.tif 000017
【図６Ｂ】
0005563623.tif 000018
【図６Ｃ】
0005563623.tif 000019
【図７Ａ】
0005563623.tif 000020
【図７Ｂ】
0005563623.tif 000021
【図７Ｃ】
0005563623.tif 000022
【図８Ａ】
0005563623.tif 000023
【図８Ｂ】
0005563623.tif 000024
【図８Ｃ】
0005563623.tif 000025
【図９Ａ】
0005563623.tif 000026
【図９Ｂ】
0005563623.tif 000027
【図９Ｃ】
0005563623.tif 000028
【図１０Ａ】
0005563623.tif 000029
【図１０Ｂ】
0005563623.tif 000030
【図１０Ｃ】
0005563623.tif 000031
【図１１Ａ】
0005563623.tif 000032
【図１１Ｂ】
0005563623.tif 000033
【図１１Ｃ】
0005563623.tif 000034
【図１２Ａ】
0005563623.tif 000035
【図１２Ｂ】
0005563623.tif 000036
【図１２Ｃ】
0005563623.tif 000037
【図１２Ｄ】
0005563623.tif 000038
【図１３Ａ】
0005563623.tif 000039
【図１３Ｂ】
0005563623.tif 000040
【図１３Ｃ】
0005563623.tif 000041
【図１３Ｄ】
0005563623.tif 000042
【図１４Ａ】
0005563623.tif 000043
【図１４Ｂ】
0005563623.tif 000044
【図１４Ｃ】
0005563623.tif 000045
【図１５Ａ】
0005563623.tif 000046
【図１５Ｂ】
0005563623.tif 000047
【図１５Ｃ】
0005563623.tif 000048
【図１６Ａ】
0005563623.tif 000049
【図１６Ｂ】
0005563623.tif 000050
【図１６Ｃ】
0005563623.tif 000051
【図１７Ａ】
0005563623.tif 000052
【図１７Ｂ】
0005563623.tif 000053
【図１７Ｃ】
0005563623.tif 000054
【図１７Ｄ】
0005563623.tif 000055
【図１８Ａ】
0005563623.tif 000056
【図１８Ｂ】
0005563623.tif 000057
【図１８Ｃ】
0005563623.tif 000058
【図１９Ａ】
0005563623.tif 000059
【図１９Ｂ】
0005563623.tif 000060
【図１９Ｃ】
0005563623.tif 000061
【図２０Ａ】
0005563623.tif 000062
【図２０Ｂ】
0005563623.tif 000063
【図２０Ｃ】
0005563623.tif 000064
【図２１Ａ】
0005563623.tif 000065
【図２１Ｂ】
0005563623.tif 000066
【図２１Ｃ】
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【図１Ｄ】
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