(57)【特許請求の範囲】
【請求項１】
半導体基板上に犠牲酸化層を蒸着する段階と、
前記基板の一定領域を露出する犠牲酸化層をパターニングする段階と、
前記基板の露出された領域上に第１及び第２エピタキシャル層を成長する段階と、
前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲酸化層を除去する段階と、
前記犠牲酸化層を除去する段階後に、前記犠牲酸化層が除去された領域を含む前記半導体基板の表面、及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と、
前記ゲート絶縁層を形成する段階の後に、前記ゲート絶縁層上にゲート電極を形成するが、前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップさせる段階と、
前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階とをこの順に含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１及び第２不純物領域を形成する段階は、
前記ゲート電極をマスクとして前記第１及び第２エピタキシャル層に第１イオン注入を行う段階と、
前記第１及び第２エピタキシャル層の領域とオーバーラップされるように前記ゲート電極の側壁上にスペーサを形成する段階と、
前記スペーサをマスクとして前記第１及び第２エピタキシャル層に第２イオン注入を行う段階とを含んでなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ゲート電極を形成する段階は、
前記ゲート絶縁層上にポリシリコン層を蒸着する段階と、
前記ポリシリコン層上に金属層を蒸着する段階と、
前記金属層の上部表面を平坦化させる段階とを含んでなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記金属層の上部表面は化学機械的研磨によって平坦化されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記ゲート電極を形成する段階は、
前記ゲート絶縁層上にポリシリコン層を蒸着する段階と、
前記ポリシリコン層の上部表面を平坦化させる段階と、
前記ポリシリコンの平坦化された上部表面上に金属層を蒸着する段階とを含んでなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記金属層の上部表面は化学機械的研磨によって平坦化されることを特徴とする請求項５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子構造及びその製造方法に係り、より詳細には、チャンネル長を延ばせる非平面チャンネル構造を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスター（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ、以下、ＦＥＴ）のような半導体素子はパワー素子応用において持続的に重要になりつつある。ＦＥＴの小型化が進むに伴い、製造メーカーは適正な素子性能を維持するためにトランジスターデザインを再調整しなければならない。
【０００３】
従来のトランジスター構造及びその製造方法が図１を参照して以下に説明される。
【０００４】
図１を参照すれば、素子分離層がシリコン基板１０の一定領域に形成された後、ゲート酸化膜１２及びゲート電極１６が前記シリコン基板１０上に形成される。次に、酸化膜または窒化膜スペーサ１８が前記ゲート電極１６の側壁上に形成された後、イオン注入を行ってＬＤＤ形のソース／ドレーン領域２０が形成される。
【０００５】
半導体素子の集積度が高くなるにつれて、前記素子のトランジスターの小型化が要求されている。例えば、図１に示された素子のように、プレーナトランジスタを使用する通常のメモリセルデザインにおいて、セルサイズは写真フィーチャ（ｌｉｔｈｏｇｒａｐｈｉｃ  ｆｅａｔｕｒｅｓ）Ｆを減らすことによって最小化する。ここで、前記Ｆはフォトリソグラフィによってパターニングできるフィーチャサイズの最小線幅である。従って、最小のセルサイズを得るには、できる限りトランジスターのサイズ、言い換えれば、チャンネル長を縮める必要がある。
【０００６】
しかし、チャンネル長を縮めれば、前記素子において性能の低下が起こる。前記素子の電気的特性、例えばホットキャリア注入、ドレーン漏れ電流、パンチスルーが悪くなる。このように電気的特性が悪い素子を含むメモリセルは短チャンネル効果によってデータ維持時間が短縮されるとともにパワー消耗が増える。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする技術的課題は、少なくともエピタキシャル層を利用して半導体基板上にソース／ドレーン領域を形成した非プレーナチャネル（ｎｏｎ−ｐｌａｎａｒ  ｃｈａｎｎｅｌ）構造を有するトランジスターを提供するところにある。
【０００８】
また、本発明が解決しようとする他の技術的課題は、前記トランジスターを製造する方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために、本発明の一側面によれば、本発明に係る半導体素子は、一表面を有する半導体基板と、前記半導体基板の前記表面上に互いに所定間隔離れている第１及び第２エピタキシャル層とを含む。ゲート電極は前記基板の表面上に形成され、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされる。第１及び第２不純物領域は少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれ、ゲート絶縁層は前記ゲート電極と前記半導体基板との間に位置する。
【００１０】
前記他の技術的課題を達成するために、本発明に係る半導体素子の製造方法は、半導体基板の一表面上に第１及び第２エピタキシャル層を選択的に成長する段階と、前記半導体基板の表面及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と、前記ゲート絶縁層上にゲート電極を形成するが、前記ゲート電極は前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップさせる段階と、前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階とを含む。
【００１１】
前述したように、本発明によれば、非プレーナチャネル領域はゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の一定領域及び第１及び第２エピタキシャル層間に位置する半導体基板の一表面領域内に限定されうる。
【発明の効果】
【００１２】
本発明はチャンネル領域が非プレーナ構造を有する。これにより、ゲート電極の幅が同一である場合、本発明の素子のチャンネル領域の長さはゲート電極が単に平らなシリコン基板とオーバーラップされた従来の素子に対するチャンネル領域よりも長くなる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照し、本発明の実施形態について詳細に説明する。本発明の特徴及び利点は添付図面による詳細な説明から明らかになるであろう。しかし、図面は必ずしも一定の割合をもって拡大または縮小されているわけではなく、限定的に説明されたものではなくても、本発明の範囲内に該当するものは本発明の他の実施形態になりうる。
【００１４】
図２Ａないし図２Ｊは、本発明の一実施形態に従い半導体素子のトランジスターを製造する方法を説明する断面図である。
【００１５】
図２Ａないし図２Ｃを参照すれば、素子分離層がシリコン基板３０（半導体基板）上に形成され、これによりアクティブ領域３１及びフィールド領域３２が限定される。次に、犠牲酸化層３４がシリコン基板３０上に形成される。この時、前記犠牲酸化層３４はテトラエチルオルトシリケート（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ、以下、ＴＥＯＳ）から形成されうる。Ｓｉの成長が後続する選択的なエピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ、以下、ＳＥＧ）工程中に前記犠牲酸化層３４上に起こってはならず、前記犠牲酸化層３４のエッチング速度が素子分離層用として使用された高密度プラズマ（ＨＤＰ）酸化層よりも速くなければならない。
【００１６】
次に、フォトリソグラフィによってフォトレジストパターン３６が犠牲酸化層３４上に形成される。前記アクティブ領域３１の犠牲酸化層３４の一部は前記フォトレジストパターン３６をマスクとしてエッチングされ、これにより犠牲酸化層パターン３５が形成される。前記犠牲酸化層パターン３５を形成するために、ドライエッチング及びウェットエッチング法が利用されうる。しかし、ドライエッチング中にはエピタキシャルシリコン層が成長するアクティブ領域３１の表面が損傷される恐れがある。このため、前記犠牲酸化層パターン３５はウェットエッチング法を利用して形成することが有利である。
【００１７】
次に、図２Ｃに示されたように、前記犠牲酸化層パターン３５はフォトレジストストリップ工程によってフォトレジストパターン３６を除去することにより、シリコン基板３０上に成功的に形成される。
【００１８】
図２Ｄを参照すれば、エピタキシャルシリコン層３８が低圧化学気相蒸着法（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下、ＬＰＣＶＤ）によってシリコン基板３０上のアクティブ領域３１の露出された部分上に選択的に成長される。ＳＥＧ工程において、エピタキシャルシリコン層３８はシリコン基板３０上に形成された犠牲酸化膜パターン３５及び素子分離領域３２の酸化膜上においては成長されない。
【００１９】
図３Ａは、図２Ｄの半導体基板のレイアウトの上面図である。図３Ａに示されたように、シリコン基板３０の表面にはフィールド領域３２によって取り囲まれたアクティブ領域３１が形成されている。そして、エピタキシャル側面過成長（Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒｇｒｏｗｔｈ、以下、ＥＬＯ）現象がＳＥＧ工程中に起こってエピタキシャル層が垂直に、そして側面に成長する。従って、エピタキシャル層３８がアクティブ領域の選択的領域上においてのみ選択的に成長するとしても、エピタキシャル層３８がフィールド領域３２に延びる。しかし、エピタキシャル層３８は隣接したアクティブ領域３１の他のエピタキシャル層３８と接触されない。従って、エピタキシャル層３８の膜厚は隣接したアクティブ領域３１間の間隔を考慮して決定され、素子のデザインルールによって調節される。
【００２０】
図２Ｅを参照すれば、犠牲酸化膜パターン３５が湿式洗浄工程によって除去される。前記犠牲酸化膜パターン３５を除去する時、フィールド酸化膜３２のエッチングはフィールド領域の酸化層に対してエッチング選択比を有する湿式洗浄条件を利用して最小化する。次に、ゲート酸化膜４０、すなわちゲート絶縁層がＭＯＳＦＥＴの熱酸化層として露出されたシリコン基板３０及びエピタキシャル層３８上に蒸着される。
【００２１】
図２Ｆを参照すれば、ＭＯＳＦＥＴのゲート電極層４３がゲート酸化膜４０上に形成される。前記ゲート電極層４３は不純物がドーピングされたポリシリコンから形成される。
【００２２】
図２Ｇを参照すれば、ゲート電極層４３の表面は化学機械的研磨（ＣＭＰ）工程によって平坦化される。後続するゲート電極パターンを形成する時に焦点深度のマージンを得るために、ゲート電極層４３の湾曲領域はＣＭＰ工程によって除去する。これにより、ゲート電極層４３と後続する低抵抗導電層４６との間の境界面は平面構造となる。
【００２３】
図２Ｈを参照すれば、低抵抗導電層４６、例えばタングステン（Ｗ）、ＷＳｉｘまたはＣｏＳｉｘのような金属がゲート電極層４３上に蒸着される。次に、絶縁層４８、例えば窒化膜（ＳｉＮ）、高温酸化膜（ＨＴＯ）、またはＨＤＰ酸化膜が低抵抗導電層４６上に蒸着されて後続するパターン形成工程においてハードマスクとして使用される。
【００２４】
図２Ｉを参照すれば、ゲート酸化膜４０、ゲート電極層４３、低抵抗導電層４６及びマスク絶縁層４８よりなるゲートパターン５０がフォトリソグラフィによってスタックパターン状にシリコン基板３０上に形成される。そして、ゲート電極はゲート酸化膜４０上に形成されたポリシリコン層及び前記ポリシリコン層上に形成された金属層を含む。前記ゲート酸化膜４０は前記ゲート電極及び前記ゲート電極によってオーバーラップされたエピタキシャル層３８の領域間に位置する。また、図２Ｉに示されたように、ソース／ドレーンドーピング層５２がゲートパターン５０の両側壁に露出されたエピタキシャル層３８に低濃度の不純物イオンを注入することによって形成される。
【００２５】
図３Ｂに示されたように、エピタキシャル層３８はゲートパターン５０及びフィールド領域３２の一定部分をオーバーラップする。前記エピタキシャル層３８はアクティブ領域３１及びフィールド領域３２間の境界を横切って延びる。前記エピタキシャル層３８は完全にアクティブ領域３１を横切って延び、部分的にはアクティブ領域３１の反対側にあるフィールド領域３２とオーバーラップされる。
【００２６】
図２Ｊを参照すれば、ＳｉＮまたはＨＴＯの絶縁層がシリコン基板３０の全面に蒸着された後にエッチングされてゲートパターン５０の両側壁上に側壁またはスペーサ５６が形成される。次に、ソース／ドレーン接合５４が高濃度の不純物イオン注入によって形成されてＭＯＳＦＥＴが完成される。Ｎ−ＭＯＳＦＥＴの場合、高濃度のドーピング層は１×１０１５ないし５×１０１５の濃度及び５〜３０ＫｅＶのエネルギーの砒素（Ａｓ）を利用してエピタキシャルシリコン層の表面に形成される。Ｐ−ＭＯＳＦＥＴの場合、ドーピング層は１×１０１５ないし５×１０１５の濃度及び１０〜３０ＫｅＶのエネルギーの２フッ化ホウ素（ＢＦ２）やホウ素（Ｂ）を利用してエピタキシャルシリコン層の表面に形成される。
【００２７】
図４Ａ及び図４Ｂは、本発明の一つまたはそれ以上の原理によって半導体素子のトランジスターを製造する他の方法を説明する素子の断面図である。図２Ａないし２Ｅに関する段階は本方法において同一なため、再び図示しない。
【００２８】
図４Ａに示されたように、ゲート酸化膜４０が露出されたシリコン基板３０及びエピタキシャル層３８上に蒸着された後に、ゲート電極層４３Ａ、例えば不純物がドーピングされたポリシリコン層がゲート酸化膜４０上に薄く蒸着され、次に、タングステンのような低抵抗導電層４６Ａが厚く蒸着される。これにより、ゲート電極層４３Ａと低抵抗導電層４６Ａとの間の境界面は非平面構造となる。
【００２９】
次に、導電層４６ＡがＣＭＰ工程によって平坦化される。従って、第１及び第２実施形態に説明されたように、ＣＭＰ工程がゲート電極層４３の蒸着後に行われたり、あるいは低抵抗を有する導電層４６Ａを蒸着した後に行われたりする。残りの工程段階は第１実施形態と同一である。
【００３０】
従って、図２Ｊに示されたように、前述した実施形態に従い形成されたＦＥＴはエピタキシャル層３８及びシリコン基板３０によって形成されたグルーブに存在する。これにより、チャンネル領域は非プレーナチャネル構造を有する。すなわち、非プレーナチャネル領域は、ゲート電極がシリコン基板３０上に蒸着されたエピタキシャル層３８とオーバーラップされた領域と、ゲート電極がシリコン基板３０とオーバーラップされた領域とを含む。換言すれば、図２Ｊ及び図３Ｂに示されたように、非プレーナチャネル領域は、ゲート電極によってオーバーラップされたエピタキシャル層３８の領域及びエピタキシャル層３８間に位置するシリコン基板３０の一表面領域内に設けられる。チャネル長はソース／ドレーン領域５２と基板３０との間の湾曲した領域６２及び湾曲した領域６４の長さ、及びエピタキシャル層３８間の部分６０の長さの和である。
【００３１】
従って、ゲート電極の幅が同一である場合、図２Ｊの素子のチャンネル領域の長さはゲート電極が単に平らなシリコン基板とオーバーラップされた従来の素子に対するチャンネル領域よりも長い。
【００３２】
図面及び明細書において、本発明の最適の実施形態が説明されている。そして、特定の用語が使用されたが、特定の用語は単に一般的でかつ叙述的な意味から使用されたものであって、本発明を制限するために使用されたものではない。本発明の範囲は特許請求の範囲によって定まる。
【図面の簡単な説明】
【００３３】
【図１】従来のトランジスター構造を示した図である。
【図２Ａ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｂ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｃ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｄ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｅ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｆ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｇ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｈ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｉ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図２Ｊ】本発明の一つまたはそれ以上の原理によって半導体素子の製造する方法を説明する断面図である。
【図３Ａ】図２Ａないし図２Ｊに説明された半導体素子の最上レベルのレイアウト図である。
【図３Ｂ】図２Ａないし図２Ｊに説明された半導体素子の最上レベルのレイアウト図である。
【図４Ａ】本発明の一つまたはそれ以上の原理によって半導体素子を製造する方法を説明する断面図である。
【図４Ｂ】本発明の一つまたはそれ以上の原理によって半導体素子を製造する方法を説明する断面図である。
【符号の説明】
【００３４】
３０  シリコン基板
３１  アクティブ領域
３２  フィールド領域
３４  犠牲酸化層
３８  エピタキシャル層
４０  ゲート酸化膜
４３Ａ  ゲート電極層
４６Ａ  低抵抗導電層
【図１】
0005514400.tif 000002
【図２Ａ】
0005514400.tif 000003
【図２Ｂ】
0005514400.tif 000004
【図２Ｃ】
0005514400.tif 000005
【図２Ｄ】
0005514400.tif 000006
【図２Ｅ】
0005514400.tif 000007
【図２Ｆ】
0005514400.tif 000008
【図２Ｇ】
0005514400.tif 000009
【図２Ｈ】
0005514400.tif 000010
【図２Ｉ】
0005514400.tif 000011
【図２Ｊ】
0005514400.tif 000012
【図３Ａ】
0005514400.tif 000013
【図３Ｂ】
0005514400.tif 000014
【図４Ａ】
0005514400.tif 000015
【図４Ｂ】
0005514400.tif 000016