(57)【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されたセラミック本体と、
前記誘電体層を介して前記セラミック本体の両端面から交互に露出し、前記誘電体層に平行に形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、
前記活性層の上部に形成された上部カバー層と、
前記活性層の下部に形成され、前記上部カバー層よりも厚い厚さを有する下部カバー層と、
前記セラミック本体の両端面を覆うように形成された第１及び第２の外部電極と、
を含み、
前記内部電極の長さ方向の端部と前記セラミック本体の一端面の間に形成されたＬ‐マージン部の幅をＬＭ、前記内部電極の幅方向の端部と前記セラミック本体の一側面の間に形成されたＷ‐マージン部の幅をＷＭ、前記セラミック本体の全厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したとき、０．３≦ＬＭ／Ｂ≦２．０及び０．５≦Ｂ／ＷＭ≦５．０を満たし、
前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、
前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たし、
電圧印加の際に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率の差異によって、前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の厚さの中心部以下で形成される、積層セラミックキャパシタ。
【請求項２】
前記セラミック本体の全厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定したとき、前記セラミック本体の厚さの１／２Ａに対する前記下部カバー層の厚さＢの比率、Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記下部カバー層の厚さをＢ、前記活性層の全厚さの１／２をＣと規定したとき、前記下部カバー層の厚さＢに対する前記活性層の厚さの１／２Ｃの比率、Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
上部に第１及び第２の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミックキャパシタと、
を含み、
前記積層セラミックキャパシタは、誘電体層が積層されたセラミック本体と、前記誘電体層を介して前記セラミック本体の両端面から交互に露出し、前記誘電体層に平行に形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に前記上部カバー層よりも厚く形成された下部カバー層と、前記セラミック本体の両端面に形成され前記第１及び第２の電極パッドと半田付けにより連結された第１及び第２の外部電極とを含み、
前記内部電極の長さ方向の端部と前記セラミック本体の一端面の間に形成されたＬ‐マージン部の幅をＬＭ、前記内部電極の幅方向の端部と前記セラミック本体の一側面の間に形成されたＷ‐マージン部の幅をＷＭ、前記セラミック本体の全厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したとき、０．３≦ＬＭ／Ｂ≦２．０及び０．５≦Ｂ／ＷＭ≦５．０を満たし、
前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たし、
前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たし、
電圧印加の際に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率の差異によって、前記セラミック本体の両端面に形成された変曲点が前記半田付けの高さ以下で形成される、積層セラミックキャパシタが実装された回路基板。
【請求項５】
前記セラミック本体の全厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定したとき、前記セラミック本体の厚さの１／２Ａに対する前記下部カバー層の厚さＢの比率、Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項４に記載の積層セラミックキャパシタが実装された回路基板。
【請求項６】
前記下部カバー層の厚さをＢ、前記活性層の全厚さの１／２をＣと規定したとき、前記下部カバー層の厚さＢに対する前記活性層の厚さの１／２Ｃの比率、Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項４に記載の積層セラミックキャパシタが実装された回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された回路基板に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）等の映像機器、コンピュータ、スマートフォン及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充電又は放電させる役割をするチップ型のコンデンサーである。
【０００３】
このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型であり且つ高容量が保障され、実装が容易であるという長所によって、多様な電子装置の部品として用いられることができる。
【０００４】
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有することができる。
【０００５】
このような誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されるときに上記内部電極間に圧電現象が発生して振動が発生する可能性がある。
【０００６】
このような振動は積層セラミックキャパシタと連結された半田を通じて上記積層セラミックキャパシタが実装された印刷回路基板に伝達されて、上記印刷回路基板全体が音響放射面となり、雑音となる振動音を発生させるようになる。
【０００７】
上記振動音は人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００８】
上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層を増加させた形の製品が研究されている。
【０００９】
また、このような下部カバー層が増加した積層セラミックキャパシタは、印刷回路基板に実装されるとき、アコースティックノイズの減少に有利になるように、厚い下部カバー層が下に位置して水平実装型に実装されることができる。
【００１０】
一方、上記アコースティックノイズを減少させるために積層セラミックキャパシタの下部カバー層を増加させた形の製品の場合、高容量を具現するために積層数が増加するか又は誘電体が薄層化することにより焼成過程でクラック又はデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生したり絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）が低下したりする問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６‐２０３１６５号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された回路基板を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一実施形態によれば、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に形成され、上記上部カバー層よりも厚い厚さを有する下部カバー層と、上記セラミック本体の両端面を覆うように形成された第１及び第２の外部電極と、を含み、上記内部電極の長さ方向の端部と上記セラミック本体の一端面の間に形成されたＬ‐マージン部の幅をＬＭ、上記内部電極の幅方向の端部と上記セラミック本体の一側面の間に形成されたＷ‐マージン部の幅をＷＭ、上記下部カバー層の厚さをＢとしたとき、０．３≦ＬＭ／Ｂ≦２．０及び０．５≦Ｂ／ＷＭ≦５．０を満たす積層セラミックキャパシタを提供する。
【００１４】
本発明の一実施例において、上記セラミック本体の全厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
【００１５】
本発明の一実施例において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したとき、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００１６】
本発明の一実施例において、上記セラミック本体の全厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定したとき、上記セラミック本体の厚さの１／２Ａに対する上記下部カバー層の厚さＢの比率、Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００１７】
本発明の一実施例において、上記下部カバー層の厚さをＢ、上記活性層の全厚さの１／２をＣと規定したとき、上記下部カバー層の厚さＢに対する上記活性層の厚さの１／２Ｃの比率、Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００１８】
本発明の一実施例において、電圧印加の際に上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率の差異によって、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下で形成されることができる。
【００１９】
本発明の他の実施形態によれば、上部に第１及び第２の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２の内部電極を含んで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に上記上部カバー層よりも厚く形成された下部カバー層と、上記セラミック本体の両端面に形成され上記第１及び第２の電極パッドと半田付けにより連結された第１及び第２の外部電極と、を含み、上記内部電極の長さ方向の端部と上記セラミック本体の一端面の間に形成されたＬ‐マージン部の幅をＬＭ、上記内部電極の幅方向の端部と上記セラミック本体の一側面の間に形成されたＷ‐マージン部の幅をＷＭ、上記下部カバー層の厚さをＢとしたとき、０．３≦ＬＭ／Ｂ≦２．０及び０．５≦Ｂ／ＷＭ≦５．０を満たす積層セラミックキャパシタが実装された回路基板を提供する。
【００２０】
本発明の一実施例において、上記セラミック本体の全厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
【００２１】
本発明の一実施例において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したとき、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００２２】
本発明の一実施例において、上記セラミック本体の全厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定したとき、上記セラミック本体の厚さの１／２Ａに対する上記下部カバー層の厚さＢの比率、Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００２３】
本発明の一実施例において、上記下部カバー層の厚さをＢ、上記活性層の全厚さの１／２をＣと規定したとき、上記下部カバー層の厚さＢに対する上記活性層の厚さの１／２Ｃの比率、Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００２４】
本発明の一実施例において、電圧印加の際に上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率の差異によって、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下で形成されることができる。
【発明の効果】
【００２５】
本発明の一実施形態によれば、積層セラミックキャパシタで発生する振動を減少させることにより、印刷回路基板への実装の際にアコースティックノイズを減少させる効果がある。
【００２６】
また、積層セラミックキャパシタのカバー層とマージン部の寸法を調節することにより、クラック及びデラミネーションの発生を減少させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図２】図１の積層セラミックキャパシタを幅方向の中心部で長さ及び厚さ方向に切断して示した断面図である。
【図３】図１の積層セラミックキャパシタを長さ方向の中心部で幅及び厚さ方向に切断して示した断面図である。
【図４】積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために図１の積層セラミックキャパシタを幅方向の中心部で長さ及び厚さ方向に切断して概略的に示した断面図である。
【図５】積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために図１の積層セラミックキャパシタを長さ方向の中心部で幅及び厚さ方向に切断して概略的に示した断面図である。
【図６】図１の積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図である。
【図７】図６の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。
【図８】図６の積層セラミックキャパシタが印刷回路基板に実装された状態で電圧が印加されて積層セラミックキャパシタが変形される態様を概略的に示した断面図である。
【発明を実施するための形態】
【００２８】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２９】
本発明の実施例を明確に説明するために、六面体の方向を定義すると、図面上のＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同じ概念として用いられる。
【００３０】
また、本実施形態では、説明の便宜のために、セラミック本体の長さ方向に第１及び第２の外部電極が形成される面を左右両端面と設定し、これと垂直に交差する面を左右側面と設定して一緒に説明する。
【００３１】
積層セラミックキャパシタ
図１から図３を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０、第１及び第２の内部電極１２１、１２２を有する活性層１１５、上部及び下部カバー層１１２、１１３、及びセラミック本体１１０の両端面を覆うように形成された第１及び第２の外部電極１３１、１３２を含むことができる。
【００３２】
セラミック本体１１０は複数の誘電体層１１１を積層した後に焼成して形成され、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に図示されたものに限定されない。
【００３３】
また、セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化されることができる。
【００３４】
このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分としての活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３、長さ方向のマージン部として活性層１１５とセラミック本体１１０の端面の間に形成されたＬ‐マージン部１１６、及び幅方向のマージン部として活性層１１５とセラミック本体１１０の側面の間に形成されたＷ‐マージン部１１７で構成されることができる。
【００３５】
活性層１１５は、誘電体層１１１を介して複数の第１及び第２の内部電極１２１、１２２を繰り返して積層して形成されることができる。
【００３６】
この際、誘電体層１１１の厚さは積層セラミックキャパシタ１００の容量設計に合わせて任意に変更することができる。好ましくは、１層の厚さは焼成後に０．１〜１０μｍとなるように構成することができるが、本発明はこれに限定されるものではない。
【００３７】
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されるものではない。
【００３８】
上部及び下部カバー層１１２、１１３は内部電極を含まないことを除いては、誘電体層１１１と同じ材質及び構成を有することができる。
【００３９】
上部及び下部カバー層１１２、１１３は、単一の誘電体層又は２つ以上の誘電体層を活性層１１５の上下面にそれぞれ上下方向に積層して形成することができ、基本的には、物理的又は化学的ストレスによる第１及び第２の内部電極１２１、１２２の損傷を防止する役割を行うことができる。
【００４０】
また、下部カバー層１１３は、上部カバー層１１２よりも誘電体層の積層数をさらに増やすことにより、上部カバー層よりも厚い厚さを有することができる。
【００４１】
また、本発明の積層セラミックキャパシタは、上部カバー層１１２の内部に、セラミック本体１１０の上面ＳＴから透けて見えるようにセラミック本体１１０の厚さ方向に沿って少なくとも一層以上積層して形成されたダミー電極をさらに含むことができる。
【００４２】
よって、セラミック本体１１０の上部カバー層１１２が形成された上面ＳＴと下部カバー層１１３が形成された下面ＳＢを明確に区別することができるため、積層セラミックキャパシタ１００を印刷回路基板に実装する際に設けられる上下方向を容易に確認して、積層セラミックキャパシタの上下が逆に実装されることを防止することにより、実装基板の組立性を向上させ、実装基板の不良率を減らすことができる。
【００４３】
この際、ダミー電極がセラミック本体１１０の上面ＳＴから透けて見えやすくなるように、上部カバー層１１２においてダミー電極が形成されていない上端部の厚さは、信頼性を有する範囲内で最小限の厚さで形成されることができる。
【００４４】
また、ダミー電極がセラミック本体１１０の上面ＳＴから透けて見えやすくなるように、最上部に配置されたダミー電極は、上部カバー層１１２の内部においてできる限りセラミック本体１１０の上面ＳＴに近接して形成されることができる。
【００４５】
このようなダミー電極は、活性層１１５の最上部に配置された第１の内部電極１２１と同じ方向に形成され、誘電体層を介して互いに異なる極性の内部電極が重なる構造ではない。
【００４６】
したがって、ダミー電極は、セラミック本体１１０の長さ方向の両端部に形成された外部電極１３１、１３２又は容量を形成する活性層１１５の影響で発生する寄生キャパシタンス以外には容量形成に寄与することができない。
【００４７】
本発明のダミー電極の構造は、必要に応じて多様に変更されることができるが、本発明はこれに限定されるものではない。
【００４８】
第１及び第２の内部電極１２１、１２２は、互いに異なる極性を有する一対の電極であり、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層１１１の積層方向に沿って両端面から交互に露出するように形成され、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００４９】
即ち、第１及び第２の内部電極１２１、１２２は、セラミック素体１１０の両端面から交互に露出する部分が、第１及び第２の外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００５０】
したがって、第１及び第２の外部電極１３１、１３２に電圧を印加すると、対向する第１及び第２の内部電極１２１、１２２の間に電荷が蓄積され、この際、積層セラミックキャパシタ１００の静電容量は第１及び第２の内部電極１２１、１２２の重なり領域の面積と比例するようになる。
【００５１】
このような第１及び第２の内部電極１２１、１２２の厚さは、用途によって決まり、例えば、セラミック素体１１０のサイズを考慮して０．２〜１．０μｍの範囲内にあるように決まることができるが、本発明はこれに限定されるものではない。
【００５２】
また、第１及び第２の内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができるが、本発明はこれに限定されるものではない。
【００５３】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。
【００５４】
第１及び第２の外部電極１３１、１３２は導電性金属を含む導電性ペーストによって形成され、上記導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であることができるが、本発明はこれに限定されるものではない。
【００５５】
以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズとの関係を説明する。
【００５６】
図４を参照して、セラミック本体１１０の全厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。
【００５７】
ここで、セラミック本体１１０の全厚さはセラミック本体１１０の上面ＳＴから下面ＳＢまでの距離を意味し、活性層１１５の全厚さは活性層１１５の最上部に形成された第１の内部電極１２１の上面から活性層１１５の最下部に形成された第２の内部電極１２２の下面までの距離を意味する。
【００５８】
また、下部カバー層１１３の厚さＢは活性層１１５の厚さ方向の最下部に形成された第２の内部電極１２２の下面からセラミック本体１１０の下面ＳＢまでの距離を意味し、上部カバー層１１２の厚さＤは活性層１１５の厚さ方向の最上部に形成された第１の内部電極１２１の上面からセラミック本体１１０の上面ＳＴまでの距離を意味する。
【００５９】
積層セラミックキャパシタ１００の両端部に形成された第１及び第２の外部電極１３１、１３２に極性の異なる電圧が印加されると、誘電体層１１１の逆圧電性効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張と収縮をし、第１及び第２の外部電極１３１、１３２の両端部はポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張と収縮とは逆に収縮と膨張をするようになる。
【００６０】
ここで、活性層１１５の中心部は、第１及び第２の外部電極１３１、１３２の長さ方向の両端部で最大に膨張と収縮をする部分であり、アコースティックノイズ発生の原因となる。
【００６１】
即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されて活性層１１５の中心部ＣＬＡで発生する変形率と下部カバー層１１３で発生する変形率の差異によって、セラミック本体１１０の両端面に形成された変曲点（ＰＩ：ｐｏｉｎｔ  ｏｆ  ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部ＣＬＣ以下で形成されることができる。
【００６２】
この際、アコースティックノイズをさらに減少させるために、活性層１１５の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。
【００６３】
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率、Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００６４】
また、セラミック本体１１０の厚さの１／２Ａに対する下部カバー層１１３の厚さＢの比率、Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００６５】
また、下部カバー層１１３の厚さＢに対する活性層１１５の厚さの１／２Ｃの比率、Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００６６】
次に、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とクラック（ｃｒａｃｋ）発生との関係を説明する。
【００６７】
図４及び図５を参照して、内部電極の長さ方向の端部とセラミック本体の一端面の間に形成されたＬ‐マージン部１１６の幅をＬＭ、内部電極の幅方向の端部とセラミック本体の一側面の間に形成されたＷ‐マージン部１１７の幅をＷＭと規定した。Ａ、Ｂ、Ｃ及びＤに関する定義は前述したものと同様である。
【００６８】
ここで、Ｌ‐マージン部は、セラミック本体１１０の長さ方向において内部電極が重ならず容量を形成しない領域を意味し、Ｗ‐マージン部は、セラミック本体１１０の幅方向において内部電極が重なっていない領域を意味する。
【００６９】
また、ＬＭは、長さ‐厚さ方向の断面（ＬＴ断面）において活性層１１５とセラミック本体１１０の一端面間の距離を意味し、ＷＭは、幅‐厚さ方向の断面（ＷＴ断面）において活性層１１５とセラミック本体１１０の一側面間の距離を意味する。
【００７０】
積層セラミックキャパシタ１００の場合、内部電極の存在の有無又は内部電極の個数の差によって、活性層１１５とマージン部の密度差が発生し、これは、焼結過程中に応力（ｓｔｒｅｓｓ）を発生させてセラミック本体１１０のクラック又はデラミネーションをもたらす。また、焼結過程で脱バインダが円滑に行われない場合にもクラックが発生する。
【００７１】
したがって、焼結密度差によるクラック及びデラミネーションを防止し脱バインダを円滑にするために、下部カバー層１１３の厚さＢに対するＬ‐マージン部１１６の幅ＬＭの比は０．３≦ＬＭ／Ｂ≦２．０を満たし、Ｗ‐マージン部１１７の幅ＷＭに対する下部カバー層１１３の厚さＢの比は０．５≦Ｂ／ＷＭ≦５．０を満たすことが好ましい。
【００７２】
実験例
本発明の実施例と比較例による積層セラミックキャパシタは下記の通りに製作された。
【００７３】
チタン酸バリウム（ＢａＴｉＯ３）等の粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して１．８μｍの厚さで製造された複数のセラミックグリーンシートを設ける。
【００７４】
次に、上記セラミックグリーンシート上に、スクリーンを用いてニッケル内部電極用導電性ペーストを塗布して内部電極を形成する。
【００７５】
上記セラミックグリーンシートを約３７０層積層し、この際、内部電極が形成されないセラミックグリーンシートを、内部電極が形成されたセラミックグリーンシートの下部に上部よりも多く積層した。この積層体を８５℃で１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）した。
【００７６】
圧着が完了したセラミック積層体を個別チップの形に切断し、切断されたチップを大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。
【００７７】
その後、１２００℃で内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧よりも低い１０−１１〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップのサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差は長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲であるようにし、これを満たすと、実験を行って、アコースティックノイズを測定（表１）し、クラック発生の有無を観察し、８５８５試験による絶縁抵抗（Ｉｎｓｕｌａｔｉｏｎ  Ｒｅｓｉｓｔａｎｃｅ）不良を測定（表２）した。
【００７８】
次に、外部電極、メッキ等の工程を経て積層セラミックキャパシタを製作した。
【００７９】
【表１】
0005563111.tif 000002
＊：比較例、ＡＮ：アコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）
【００８０】
上記表１のデータは、図３のように積層セラミックキャパシタ１００のセラミック本体１１０の幅方向Ｗの中心部で長さ方向Ｌ及び厚さ方向Ｔに切開した断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真からそれぞれの寸法を測定して示したものである。
【００８１】
ここで、Ａ、Ｂ、Ｃ及びＤについては、上述したように、セラミック本体１１０の全厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。
【００８２】
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり一つの試料（積層チップキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用ジグ（Ｊｉｇ）に装着した。
【００８３】
そして、ＤＣパワーサプライ（Ｐｏｗｅｒ  ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ  ｇｅｎｅｒａｔｏｒ）を用いて、測定ジグに装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。上記印刷回路基板の真上に設けられたマイクを用いてアコースティックノイズを測定した。
【００８４】
上記表１のうち、サンプル１〜３は下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似したカバー対称構造を有する比較例であり、サンプル４〜１３は上部カバー層１１２の厚さＤが下部カバー層の厚さＢより厚い構造を有する比較例である。
【００８５】
そして、サンプル１４、１５及び３５〜３７は下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤより厚い構造を有する比較例であり、サンプル１６〜３４は本発明の実施形態による実施例である。
【００８６】
ここで、（Ｂ＋Ｃ）／Ａ値がほぼ１の場合は、活性層１１５の中心部がセラミック本体１１０の中心部から大きく外れていないことを意味する。下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似したカバー対称構造を有するサンプル１〜３の（Ｂ＋Ｃ）／Ａ値はほぼ１である。
【００８７】
（Ｂ＋Ｃ）／Ａ値が１より大きい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａ値が１より小さい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味する。
【００８８】
上記表１を参照すると、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１６〜３４は、アコースティックノイズが２０ｄＢ未満に顕著に減ることが確認できる。
【００８９】
また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１〜１５は、活性層１１５の中心部がセラミック本体１１０の中心部からほぼ外れていないか又は活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。
【００９０】
上記（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１〜１５は、アコースティックノイズが２５〜３２．５ｄＢであり、本発明の実施例と比べてアコースティックノイズ減少効果がないことが分かる。
【００９１】
また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、（Ｂ＋Ｃ）／Ａが１．７４５を超えるサンプル３５〜３７は、目標容量に対して静電容量が低くて容量不良が発生した。
【００９２】
上記表１のうち、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」で表示されたものは、目標容量値を１００％としたとき、目標容量に対して静電容量値が８０％未満の場合を意味する。
【００９３】
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率（Ｄ／Ｂ）が０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例は、アコースティックノイズが顕著に減ることが分かる。
【００９４】
これに対し、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率（Ｄ／Ｂ）が０．４２２を超える比較例は、アコースティックノイズ減少効果がないことが分かる。
【００９５】
上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率（Ｄ／Ｂ）が０．０２１未満の場合は、上部カバー層１１２の厚さＤよりも下部カバー層１１３の厚さＢが大きすぎてクラック又はデラミネーションが発生することがあり、目標容量に対して静電容量が低くて容量不良が発生することもある。
【００９６】
実施例のうち、セラミック本体１１０の厚さＡに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）及び下部カバー層１１３の厚さＢに対する活性層１１５の厚さＣの比率（Ｃ／Ｂ）がそれぞれ０．３２９≦Ｂ／Ａ≦１．５２２及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例であるサンプル１９〜３４は、アコースティックノイズが１８ｄＢ未満にさらに減ることが分かる。
【００９７】
これに対し、セラミック本体１１０の厚さＡに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）が１．５２２を超えるか又は下部カバー層１１３の厚さＢに対する活性層１１５の厚さＣの比率（Ｃ／Ｂ）が０．１４６未満のサンプル３５〜３７は、目標容量に対して静電容量が低くて容量不良が発生する問題があった。
【００９８】
【表２】
0005563111.tif 000003
＊：比較例
【００９９】
上記表２のデータは、図４又は図５のように、積層セラミックキャパシタ１００のセラミック本体１１０の幅方向Ｗの中心部で長さ方向Ｌ及び厚さ方向Ｔに切開した断面（図４）、及び積層セラミックキャパシタ１００のセラミック本体１１０の長さ方向Ｌの中心部で幅方向Ｗ及び厚さ方向Ｔに切開した断面（図５）を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真からそれぞれの寸法を測定して示したものである。
【０１００】
ここで、Ｂ、ＬＭ及びＷＭはそれぞれ、上述したように、下部カバー層１１３の厚さ、Ｌ‐マージン部１１６の幅及びＷ‐マージン部１１７の幅を意味する。
【０１０１】
絶縁抵抗不良は、湿度８５％、温度８５℃の条件で２００個の積層セラミックキャパシタ１００を１時間放置した後に絶縁抵抗（ｉｎｓｕｌａｔｉｏｎ  ｒｅｓｉｓｔａｎｃｅ）値が１０５Ω以下のものの個数を調査して測定された。
【０１０２】
上記表２に示されるように、ＬＭ／Ｂが０．３未満でありＢ／ＷＭが５．０を超える場合は、焼結密度差によってクラックが発生したり絶縁抵抗不良率が高くなり、ＬＭ／Ｂが２．０を超えてＢ／ＷＭが０．５未満の場合は、脱バインダが円滑に行われないため、クラックが発生する。
【０１０３】
特に、サンプル２の場合、焼結後にクラックは発生しないが、絶縁抵抗不良率は高いことが分かる。
【０１０４】
したがって、積層セラミック電子部品の寸法は、０．３≦ＬＭ／Ｂ≦２．０及び０．５≦Ｂ／ＷＭ≦５．０を満たすことが好ましい。
【０１０５】
積層セラミックキャパシタが実装された回路基板
図６及び図７を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。
【０１０６】
この際、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２の外部電極１３１、１３２がそれぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態で、半田付け２３０によって印刷回路基板２１０と電気的に連結されることができる。
【０１０７】
以上のように、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で電圧を印加すると、アコースティックノイズが発生する可能性がある。
【０１０８】
この際、第１及び第２の電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２の外部電極１３１、１３２と第１及び第２の電極パッド２２１、２２２を連結する半田付け２３０の量を決める目安となり、このような半田付け２３０の量によってアコースティックノイズのサイズが調節されることができる。
【０１０９】
図８を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２の外部電極１３１、１３２に極性の異なる電圧が印加されると、誘電体層１１１の逆圧電性効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張と収縮をし、第１及び第２の外部電極１３１、１３２の両端部はポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張と収縮とは逆に収縮と膨張をするようになる。
【０１１０】
ここで、活性層１１５の中心部は、第１及び第２の外部電極１３１、１３２の長さ方向の両端部で最大に膨張と収縮をする部分であり、アコースティックノイズ発生の原因となる。
【０１１１】
積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張すると、半田付け２３０の上部には、膨張によって外部に押し出される力（1）が生じ、半田付け２３０の下部には、膨張によって外部に押し出される力によって外部電極に押す、収縮する力（2）が生じる。
【０１１２】
したがって、本実施形態のように、電圧が印加されて活性層１１５の中心部ＣＬＡで発生する変形率と下部カバー層１１３で発生する変形率の差異によって、セラミック本体１１０の両端面に形成された変曲点が半田付け２３０の高さ以下で形成されると、アコースティックノイズをさらに減少させることができる。
【０１１３】
なお、セラミック本体１１０の活性層１１５と、第１及び第２の内部電極１２１、１２２と、上部及び下部カバー層１１２、１１３と、第１及び第２の外部電極１３１、１３２の構造は、前述した一実施形態と類似するため、重複する具体的な説明は省略する。
【０１１４】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１１５】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２  上部カバー層
１１３  下部カバー層
１１５  活性層
１１６  Ｌ‐マージン部
１１７  Ｗ‐マージン部
１２１、１２２  第１及び第２の内部電極
１３１、１３２  第１及び第２の外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２の電極パッド
２３０  半田付け
【図１】
0005563111.tif 000004
【図２】
0005563111.tif 000005
【図３】
0005563111.tif 000006
【図４】
0005563111.tif 000007
【図５】
0005563111.tif 000008
【図６】
0005563111.tif 000009
【図７】
0005563111.tif 000010
【図８】
0005563111.tif 000011