(57)【特許請求の範囲】
【請求項１】
互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックをそれぞれカウントするＳ個のサブカウンタと、
前記サブカウンタごとに設けられ、自段のサブカウンタでのカウント動作の終了後に次段のサブカウンタのカウント動作を起動するクロック切替部とを備えることを特徴とするカウンタ回路。
【請求項２】
前記クロック切替部は、次段のサブカウンタのカウント動作を起動する前に桁上がり信号を次段のサブカウンタに送ることを特徴とする請求項１に記載のカウンタ回路。
【請求項３】
自段のサブカウンタでのカウント動作の終了後に次段のサブカウンタのカウント動作が順次起動されることで、前記Ｓ個のサブカウンタのうち１個のサブカウンタのみがカウント動作を順次行い、残りのＳ−１個のサブカウンタはカウント動作を停止することを特徴とする請求項１または２に記載のカウンタ回路。
【請求項４】
前記クロック切替部は、次段のサブカウンタでカウントされるクロックを自段で受け取ることにより、次段のサブカウンタのカウント動作を起動するタイミングを、次段のサブカウンタでカウントされるクロックに同期化する同期化回路を備えることを特徴とする請求項１から３のいずれか１項に記載のカウンタ回路。
【請求項５】
前記クロック切替部は、次段のサブカウンタでカウントされるクロックを自段のサブカウンタを介して次段のサブカウンタに送ることを特徴とする請求項１から４のいずれか１項に記載のカウンタ回路。
【請求項６】
次段のサブカウンタでカウントされるクロックを自段のサブカウンタを介して次段のサブカウンタに送る信号線に、次段のサブカウンタのカウント動作を起動する信号を重畳する論理回路を備えることを特徴とする請求項５に記載のカウンタ回路。
【請求項７】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
前記垂直信号線を介して伝送された画素信号を参照信号と比較することで、前記画素信号の電圧を時間に変換し、その時間をカウンタ回路にてカウントすることで、前記画素信号をデジタル値に変換するカラムＡＤ変換器とを備え、
前記カウンタ回路は、互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックによるカウント動作の起動および停止を順次伝播させることを特徴とする固体撮像装置。
【請求項８】
前記カウンタ回路は、
互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックをそれぞれカウントするＳ個のサブカウンタと、
前記サブカウンタごとに設けられ、自段のサブカウンタでのカウント動作の終了後に次段のサブカウンタのカウント動作を起動するクロック切替部とを備えることを特徴とする請求項７に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はカウンタ回路および固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、高画質化と高速化を両立させるため、画素アレイ部からカラムごとに読み出された画素信号をカラムＡＤ変換器にて並列にデジタル化してから出力する方法がある。
【０００３】
このカラムＡＤ変換器では、ランプ状の参照信号と画素信号とを比較することで、画素信号の電圧が時間に変換され、その時間をカウンタ回路にてカウントすることで、画素信号がデジタル値に変換される。このカラムＡＤ変換器では、カウンタ回路の消費電流を低減するには、カウントクロックの周波数を下げる必要があるが、カウンタ動作が低速化してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８３５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、カウンタ動作の低速化を抑制しつつ、消費電流を低減することが可能なカウンタ回路および固体撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態のカウンタ回路によれば、Ｓ個のサブカウンタと、クロック切替部とが設けられている。Ｓ個のサブカウンタは、互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックをそれぞれカウントする。クロック切替部は、前記サブカウンタごとに設けられ、自段のサブカウンタでのカウント動作の終了後に後段のサブカウンタのカウント動作を起動する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係るカウンタ回路が適用される固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、第１実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。
【図３】図３は、図２のクロック切替部の各部の電圧波形を示すタイミングチャートである。
【図４】図４は、第１実施形態に係るカウンタ回路の３段分のサブカウンタの概略構成を示すブロック図である。
【図５】図５は、図４のカウンタ回路の３段分のサブカウンタの詳細構成を示すブロック図である。
【図６】図６は、図５のカウンタ回路の各部の電圧波形を示すタイミングチャートである。
【図７】図７は、図２のクロック切替部の最終段の構成を示すブロック図である。
【図８】図８は、第２実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。
【図９】図９は、図８のクロック切替部の各部の電圧波形を示すタイミングチャートである。
【図１０】図１０は、図８のカウンタ回路に適用される起動回路の構成を示すブロック図である。
【図１１】図１１は、図１０の起動回路の各部の電圧波形を示すタイミングチャートである。
【図１２】図１２は、図８のカウンタ回路の最終段の構成を示すブロック図である。
【図１３】図１３は、図８のカウンタ回路の初段の構成を示すブロック図である。
【図１４】図１４は、第３実施形態に係るカウンタ回路に適用される起動回路の構成を示すブロック図である。
【図１５】図１５は、図１４の起動回路を立ち上がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。
【図１６】図１６は、図１４の起動回路を立ち下がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。
【図１７】図１７は、第４実施形態に係るカウンタ回路の２段分のサブカウンタの概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係るカウンタ回路および固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係るカウンタ回路が適用される固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１が設けられている。画素アレイ部１には、読み出し対象となる画素ＰＣを垂直方向に走査する行選択回路３が設けられている。
【００１０】
ここで、画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１１】
そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＥＳＥＴが入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ＡＤＲＥＳが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。
【００１２】
また、画素アレイ部１において、ロウ方向には画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向には画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。なお、水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤ、リセット信号ＲＥＳＥＴおよび行選択信号ＡＤＲＥＳをロウごとに画素ＰＣに伝送することができる。
【００１３】
また、この固体撮像装置には、垂直信号線Ｖｌｉｎを介して伝送された画素信号を参照電圧と比較することで、画素信号の電圧を時間に変換し、その時間をカウンタ回路ＣＵにてカウントすることで、画素信号をデジタル値に変換するカラムＡＤ変換器２が設けられている。
【００１４】
カラムＡＤ変換器２には、読み出し対象となる画素ＰＣを水平方向に走査する列選択回路４、ランプ状の参照電圧を発生する参照電圧生成回路５、互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックＣＫ１〜ＣＫｓを発生するクロック発生器６、垂直信号線Ｖｌｉｎを介して伝送された画素信号を参照電圧と比較するコンパレータＰＡ、Ｓ個のクロックＣＫ１〜ＣＫｓによるカウント動作の起動および停止を順次伝播させるカウンタ回路ＣＵが設けられている。なお、コンパレータＰＡおよびカウンタ回路ＣＵはカラムごとに設けることができる。
【００１５】
そして、行選択回路３にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤ変換器２に伝送される。
【００１６】
そして、カラムＡＤ変換器２において、各画素ＰＣの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてデジタル化される。
【００１７】
ここで、クロック発生器６からはＳ個のクロックＣＫ１〜ＣＫｓがカウンタ回路ＣＵに入力される。そして、コンパレータＰＡによる比較結果に基づいてカウンタ回路ＣＵがカウント動作を行うことで、各画素ＰＣの信号成分がデジタル化される。この時、各カウンタ回路ＣＵ内では、Ｓ個のクロックＣＫ１〜ＣＫｓによるカウント動作の起動および停止が順次伝播されることで、クロックＣＫｎ（ｎは１≦ｎ≦ｓの整数）によるカウント動作が行われている時は、クロックＣＫ１〜ＣＫｎ−１、ＣＫｎ＋１〜ＣＫｓによるカウント動作が停止される。
【００１８】
これにより、上位ビットのカウント動作の周波数を低速化することができ、単一周波数のクロックにてカウント動作を行わせる場合に比べて消費電力を低減することができる。
【００１９】
また、Ｓ個のクロックＣＫ１〜ＣＫｓによるカウント動作の起動および停止を各カウンタ回路ＣＵ内で順次伝播させることにより、カウント動作の起動および停止を指示する信号を外部から各カウンタ回路ＣＵに入力する必要がなくなる。
【００２０】
図２は、第１実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。
図２において、カウンタ回路には、クロックＣＫｎに従ってカウント動作するサブカウンタＣＵｎおよびクロックＣＫｎ＋１に従ってカウント動作するサブカウンタＣＵｎ＋１が設けられ、サブカウンタＣＵｎ＋１はサブカウンタＣＵｎの次段に接続されている。なお、クロックＣＫｎの周期は、クロックＣＫｎ＋１の周期よりも短くなるように設定することができる。
【００２１】
ここで、サブカウンタＣＵｎ、ＣＵｎ＋１には、クロック切替部ＫＬｎ、ＫＬｎ＋１およびフリップフロップＦＦｎ、ＦＦｎ＋１がそれぞれ設けられている。なお、フリップフロップＦＦｎの段数はｌｏｇ２［ｆ（ＣＫｎ）／ｆ（ＣＫｎ＋１）］に設定することができる。ただし、ｆ（ＣＫｎ）はクロックＣＫｎの周波数、ｆ（ＣＫｎ＋１）はクロックＣＫｎ＋１の周波数である。
【００２２】
クロック切替部ＬＫｎ、ＫＬｎ＋１は、自段のサブカウンタＣＵｎ、ＣＵｎ＋１でのカウント動作の終了後に次段のサブカウンタＣＵｎ＋１、ＣＵｎ＋２のカウント動作をそれぞれ起動することができる。また、クロック切替部ＫＬｎ、ＫＬｎ＋１は、次段のサブカウンタＣＵｎ＋１、ＣＵｎ＋２のカウント動作を起動する前に桁上がり信号を次段のサブカウンタＣＵｎ＋１、ＣＵｎ＋２に送ることができる。
【００２３】
ここで、クロック切替部ＫＬｎ、ＫＬｎ＋１には、セレクタＭＸｎ、ＭＸｎ＋１、ＡＮＤ回路ＮＤｎ、ＮＤｎ＋１およびラッチ回路Ｌ１ｎ、Ｌ２ｎ、Ｌ３ｎ、Ｌ１ｎ＋１、Ｌ２ｎ＋１、Ｌ３ｎ＋１がそれぞれ設けられている。
【００２４】
そして、セレクタＭＸｎの一方の入力端子にはクロックＣＫｎが入力され、セレクタＭＸｎの他方の入力端子には桁上がり信号ＣＫｎ＿ＣＩＮが入力され、セレクタＭＸｎの切替端子にはラッチ回路Ｌ１ｎの出力が入力される。
【００２５】
ラッチ回路Ｌ１ｎの入力端子には前段のカウント終了信号ＣＫｎ−１＿ＳＴＰが自段のカウント開始信号ＣＫｎ＿ＳＴＴとして入力され、ラッチ回路Ｌ１ｎのクロック端子にはクロックＣＫｎの反転信号が入力される。
【００２６】
ラッチ回路Ｌ２ｎの入力端子にはラッチ回路Ｌ１ｎの出力が入力され、ラッチ回路Ｌ２ｎのクロック端子には次段のサブカウンタＣＵｎ＋１を介してクロックＣＫｎ＋１が入力される。
【００２７】
ラッチ回路Ｌ３ｎの入力端子にはラッチ回路Ｌ２ｎの出力が入力され、ラッチ回路Ｌ３ｎのクロック端子にはクロックＣＫｎの反転信号が入力される。
【００２８】
ＡＮＤ回路ＮＤｎの一方の入力端子にはラッチ回路Ｌ３ｎの出力の反転信号が入力され、ＡＮＤ回路ＮＤｎの他方の入力端子にはセレクタＭＸｎの出力が入力される。また、ＡＮＤ回路ＮＤｎの出力はカウント終了信号ＣＫｎ＿ＳＴＰとしてラッチ回路Ｌ１ｎ＋１に入力される。
【００２９】
フリップフロップＦＦｎの初段にはＡＮＤ回路ＮＤｎの出力ＣＫｎ＿ＩＮが入力され、各フリップフロップＦＦｎの反転出力は自段のフリップフロップＦＦｎのクロック端子に入力され、フリップフロップＦＦｎの最終段の反転出力は桁上がり信号ＣＫｎ＿ＯＵＴとしてセレクタＭＸｎ＋１に入力される。
【００３０】
図３は、図２のクロック切替部の各部の電圧波形を示すタイミングチャートである。
図３の動作期間ａにおいて、カウント開始信号ＣＫｎ＿ＳＴＴが立ち上がる前は、ラッチ回路Ｌ１ｎの出力がロウレベルになり、セレクタＭＸｎにて桁上がり信号ＣＫｎ＿ＣＩＮが選択される。また、カウント開始信号ＣＫｎ＿ＳＴＴが立ち上がる前は、カウント開始信号ＣＫｎ＿ＳＴＴ２およびカウント終了信号ＣＫｎ＿ＳＴＰもロウレベルになり、ＡＮＤ回路ＮＤｎを介して桁上がり信号ＣＫｎ＿ＣＩＮがフリップフロップＦＦｎの初段に出力され、フリップフロップＦＦｎによるカウントが行われる。
【００３１】
次に、動作期間ｂにおいて、カウント開始信号ＣＫｎ＿ＳＴＴが立ち上がると、クロックＣＫｎに同期してカウント開始信号ＣＫｎ＿ＳＴＴ２が立ち上がり、ラッチ回路Ｌ１ｎの出力がハイレベルになることから、セレクタＭＸｎにてクロックＣＫｎが選択される。
【００３２】
ここで、動作期間ｂ、ｃにおいて、クロックＣＫｎ＋１が立ち上がる前は、カウント開始信号ＣＫｎ＿ＳＴＴ２が立ち上がった場合においても、カウント終了信号ＣＫｎ＿ＳＴＰはロウレベルを維持する。このため、ＡＮＤ回路ＮＤｎを介してクロックＣＫｎがフリップフロップＦＦｎの初段に出力され、フリップフロップＦＦｎによるカウントが行われる。
【００３３】
そして、動作期間ｃにおいてクロックＣＫｎ＋１が立ち上がると、動作期間ｄにおいてクロックＣＫｎに同期してカウント終了信号ＣＫｎ＿ＳＴＰが立ち上がり、自段のカウント終了信号ＣＫｎ＿ＳＴＰが次段のカウント開始信号ＣＫｎ＋１＿ＳＴＴとしてサブカウンタＣＵｎ＋１に入力される。また、カウント終了信号ＣＫｎ＿ＳＴＰが立ち上がると、クロックＣＫｎがフリップフロップＦＦｎに出力されるのがＡＮＤ回路ＮＤｎにて阻止され、フリップフロップＦＦｎによるカウント動作が停止される。
【００３４】
ここで、高速クロックで低速クロックのエッジまでの時間を測れば、低速クロックにカウントを切り替えても測定時間は高速クロックの精度が保証できる。このため、高速なサブカウンタから低速なサブカウンタへとクロックのエッジで制御を順次伝播させることにより、最終的に最も低速のクロックでカウント動作させた場合においても、最も高速のクロックの精度が保証できる。
【００３５】
図４は、第１実施形態に係るカウンタ回路の３段分のサブカウンタの概略構成を示すブロック図である。
図４において、初段にはサブカウンタＣＵ１が設けられ、中間段にはサブカウンタＣＵ２が設けられ、最終段にはサブカウンタＣＵ３が設けられている。ここで、サブカウンタＣＵ１にはクロックＣＫ１が入力され、サブカウンタＣＵ２にはクロックＣＫ２が入力され、サブカウンタＣＵ３にはクロックＣＫ３が入力される。
【００３６】
また、サブカウンタＣＵ３に入力されるクロックＣＫ４はロウレベルに固定され、サブカウンタＣＵ３からはクロックＣＫ３がサブカウンタＣＵ２に入力され、サブカウンタＣＵ２からはクロックＣＫ２がサブカウンタＣＵ１に入力され、サブカウンタＣＵ１から出力されるクロックＣＫ１はオープンにされる。
【００３７】
また、サブカウンタＣＵ１には起動信号ＴＲＧがカウント開始信号ＣＫｎ＿ＳＴＴとして入力され、サブカウンタＣＵ１からはカウント終了信号ＣＫ１＿ＳＴＰがカウント開始信号ＣＫ２＿ＳＴＴとしてサブカウンタＣＵ２に入力され、サブカウンタＣＵ２からはカウント終了信号ＣＫ２＿ＳＴＰがカウント開始信号ＣＫ３＿ＳＴＴとしてサブカウンタＣＵ３に入力され、サブカウンタＣＵ３から出力されるカウント終了信号ＣＫ３＿ＳＴＰはオープンにされる。なお、起動信号ＴＲＧとしては、図１のコンパレータＰＡの出力を用いることができる。
【００３８】
また、サブカウンタＣＵ１に入力される桁上がり信号ＣＫ１＿ＣＩＮはハイレベルに固定され、サブカウンタＣＵ１からは自段の桁上がり信号ＣＫ１＿ＯＵＴが次段の桁上がり信号ＣＫ２＿ＯＵＴとしてサブカウンタＣＵ２に入力され、サブカウンタＣＵ２からは自段の桁上がり信号ＣＫ２＿ＯＵＴが次段の桁上がり信号ＣＫ３＿ＯＵＴとしてサブカウンタＣＵ３に入力され、サブカウンタＣＵ３から出力される自段の桁上がり信号ＣＫ３＿ＯＵＴはオープンにされる。
【００３９】
これにより、サブカウンタＣＵ１からサブカウンタＣＵ２にカウント終了信号ＣＫ１＿ＳＴＰを伝播させることにより、サブカウンタＣＵ１のカウント動作の終了後にサブカウンタＣＵ２のカウント動作を起動させ、サブカウンタＣＵ２からサブカウンタＣＵ３にカウント終了信号ＣＫ２＿ＳＴＰを伝播させることにより、サブカウンタＣＵ２のカウント動作の終了後にサブカウンタＣＵ３のカウント動作を起動させることができる。
【００４０】
図５は、図４のカウンタ回路の３段分のサブカウンタの詳細構成を示すブロック図である。
図５において、サブカウンタＣＵ１〜ＣＵ３には、クロック切替部ＫＬ１〜ＫＬ３およびフリップフロップＦＦ１〜ＦＦ３がそれぞれ設けられている。
【００４１】
ここで、クロック切替部ＫＬ１〜ＫＬ３には、セレクタＭＸ１〜ＭＸ３、ＡＮＤ回路ＮＤ１〜ＮＤ３およびラッチ回路Ｌ１１〜Ｌ３１、Ｌ１２〜Ｌ３２、Ｌ１３〜Ｌ３３がそれぞれ設けられている。
【００４２】
図６は、図５のカウンタ回路の各部の電圧波形を示すタイミングチャートである。
図６において、起動信号ＴＲＧ（ＣＫ０＿ＳＴＰ）が立ち上がる前は、ラッチ回路Ｌ１１の出力がロウレベルになり、セレクタＭＸ１にて桁上がり信号ＣＫ０＿ＯＵＴが選択される。ここで、桁上がり信号ＣＫ０＿ＯＵＴはハイレベルに固定されている。
【００４３】
また、起動信号ＴＲＧが立ち上がる前は、カウント開始信号ＣＫ１＿ＳＴＴ２およびカウント終了信号ＣＫ１＿ＳＴＰもロウレベルになり、ＡＮＤ回路ＮＤ１を介して桁上がり信号ＣＫ１＿ＣＩＮがフリップフロップＦＦ１の初段に出力され、フリップフロップＦＦ１によるカウントが行われる。
【００４４】
次に、起動信号ＴＲＧが立ち上がると、クロックＣＫ１に同期してカウント開始信号ＣＫ１＿ＳＴＴ２が立ち上がり、ラッチ回路Ｌ１１の出力がハイレベルになることから、セレクタＭＸ１にてクロックＣＫ１が選択される。
【００４５】
ここで、クロックＣＫ２が立ち上がる前は、カウント開始信号ＣＫ１＿ＳＴＴ２が立ち上がった場合においても、カウント終了信号ＣＫ１＿ＳＴＰはロウレベルを維持する。このため、ＡＮＤ回路ＮＤ１を介してクロックＣＫ１がフリップフロップＦＦ１の初段に出力され、フリップフロップＦＦ１によるカウントが行われる。
【００４６】
そして、クロックＣＫ２が立ち上がると、クロックＣＫ１に同期してカウント終了信号ＣＫ１＿ＳＴＰが立ち上がり、カウント終了信号ＣＫ１＿ＳＴＰがサブカウンタＣＵ２に入力される。また、カウント終了信号ＣＫ１＿ＳＴＰが立ち上がると、クロックＣＫ１がフリップフロップＦＦ１に出力されるのがＡＮＤ回路ＮＤ１にて阻止され、フリップフロップＦＦ１によるカウント動作が停止される。
【００４７】
また、カウント終了信号ＣＫ１＿ＳＴＰが立ち上がる前は、カウント開始信号ＣＫ２＿ＳＴＴ２およびカウント終了信号ＣＫ２＿ＳＴＰもロウレベルになり、ＡＮＤ回路ＮＤ２を介して桁上がり信号ＣＫ２＿ＣＩＮがフリップフロップＦＦ２の初段に出力され、フリップフロップＦＦ２によるカウントが行われる。
【００４８】
次に、カウント終了信号ＣＫ１＿ＳＴＰが立ち上がると、クロックＣＫ２に同期してカウント開始信号ＣＫ２＿ＳＴＴ２が立ち上がり、ラッチ回路Ｌ１２の出力がハイレベルになることから、セレクタＭＸ２にてクロックＣＫ２が選択される。
【００４９】
ここで、クロックＣＫ３が立ち上がる前は、カウント開始信号ＣＫ２＿ＳＴＴ２が立ち上がった場合においても、カウント終了信号ＣＫ２＿ＳＴＰはロウレベルを維持する。このため、ＡＮＤ回路ＮＤ２を介してクロックＣＫ２がフリップフロップＦＦ２の初段に出力され、フリップフロップＦＦ２によるカウントが行われる。
【００５０】
そして、クロックＣＫ３が立ち上がると、クロックＣＫ２に同期してカウント終了信号ＣＫ２＿ＳＴＰが立ち上がり、カウント終了信号ＣＫ２＿ＳＴＰがサブカウンタＣＵ３に入力される。また、カウント終了信号ＣＫ２＿ＳＴＰが立ち上がると、クロックＣＫ２がフリップフロップＦＦ２に出力されるのがＡＮＤ回路ＮＤ２にて阻止され、フリップフロップＦＦ２によるカウント動作が停止される。
【００５１】
なお、クロックＣＫ１でカウントするサブカウンタＣＵ１の段数がＮ１、クロックＣＫ２でカウントするサブカウンタＣＵ２の段数がＮ２とすると、クロックＣＫ１の周波数に対して、クロックＣＫ２の周波数は２Ｎ１分の１、クロックＣＫ３の周波数は２Ｎ１＋Ｎ２分の１となる。
【００５２】
これにより、平均消費電流を決めるクロックＣＫ３を十分低い周波数に保ちつつ、クロックＣＫ１の電流が流れる期間をクロックＣＫ２の周期のオーダの時間に制限することができる。そのため、クロックＣＫ１の電流が流れる時間を短くしつつ、平均消費電流を抑えることが可能になる。
【００５３】
図７は、図２のクロック切替部の最終段の構成を示すブロック図である。
図７において、最終段のサブカウンタのクロック切替部ＫＬＡには、セレクタＭＸＡおよびラッチ回路Ｌ１Ａが設けられている。そして、セレクタＭＸＡの一方の入力端子にはクロックＣＫｎが入力され、セレクタＭＸＡの他方の入力端子には桁上がり信号ＣＫｎ＿ＣＩＮが入力され、セレクタＭＸＡの切替端子にはラッチ回路Ｌ１Ａの出力が入力される。フリップフロップＦＦｎの初段にはセレクタＭＸＡの出力ＣＫｎ＿ＩＮが入力される。
【００５４】
ラッチ回路Ｌ１Ａの入力端子には前段のカウント終了信号ＣＫｎ−１＿ＳＴＰが自段のカウント開始信号ＣＫｎ＿ＳＴＴとして入力され、ラッチ回路Ｌ１Ａのクロック端子にはクロックＣＫｎの反転信号が入力される。
【００５５】
このクロック切替部ＫＬＡでは、カウント終了信号ＣＫｎ＿ＳＴＰを次段のカウント開始信号ＣＫｎ＋１＿ＳＴＴとして出力する必要がないため、カウント終了信号ＣＫｎ＿ＳＴＰに関する回路を省略することが可能である。すなわち、図２の中間段のクロック切替部ＫＬｎと比べて最終段のクロック切替部ＫＬＡではＡＮＤ回路ＮＤｎおよびラッチ回路Ｌ２ｎ、Ｌ３ｎを省略することができ、回路規模を減らすことができる。
【００５６】
（第２実施形態）
図８は、第２実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。
図８において、このカウンタ回路には、図２のサブカウンタＣＵｎ、ＣＵｎ＋１の代わりにサブカウンタＣＵｎ´、ＣＵｎ＋１´が設けられている。サブカウンタＣＵｎ´、ＣＵｎ＋１´には、図２のクロック切替部ＫＬｎ、ＫＬｎ＋１の代わりにクロック切替部ＫＬｎ´、ＫＬｎ＋１´がそれぞれ設けられている。
【００５７】
クロック切替部ＫＬｎ、ＫＬｎ＋１では、クロックＣＫｎ、ＣＫｎ＋１がカウンタ回路の外部からそれぞれ入力されるのに対して、クロック切替部ＫＬｎ´、ＫＬｎ＋１´では、クロックＣＫｎ＋１、ＣＫｎ＋２がカウンタ回路の外部からそれぞれ入力される。また、クロック切替部ＫＬｎ´、ＫＬｎ＋１´には、クロックＣＫｎ、ＣＫｎ＋１が前段のサブカウンタＣＵｎ−１、ＣＵｎからそれぞれ入力される。
【００５８】
また、クロック切替部ＫＬｎでは、カウント終了信号ＣＫｎ＿ＳＴＰを次段のサブカウンタＣＵｎ＋１に送る信号線が専用に設けられているのに対して、クロック切替部ＫＬｎ´では、カウント終了信号ＣＫｎ＿ＳＴＰ２を次段のサブカウンタＣＵｎ＋１´に送る信号線がクロックＣＫｎ＋１を次段のサブカウンタＣＵｎ＋１´に送る信号線と共有化されている。
【００５９】
ここで、クロック切替部ＫＬｎ´、ＫＬｎ＋１´には、セレクタＭＸｎ´、ＭＸｎ＋１´、ＮＡＮＤ回路ＮＤ１ｎ、ＮＤ２ｎ、ＮＤ１ｎ＋１、ＮＤ２ｎ＋１、ＡＮＤ回路ＮＤｎ、ＮＤｎ＋１、ＯＲ回路ＮＤ４ｎ、ＮＤ４ｎ＋１およびラッチ回路Ｌ１ｎ´、Ｌ２ｎ´、Ｌ１ｎ＋１´、Ｌ２ｎ＋１´がそれぞれ設けられている。
【００６０】
そして、セレクタＭＸｎ´の一方の入力端子にはクロックＣＫｎ＿ＩＮが入力され、セレクタＭＸｎの他方の入力端子には桁上がり信号ＣＫｎ＿ＣＩＮが入力され、セレクタＭＸｎの切替端子にはＮＡＮＤ回路ＮＤ２ｎの出力が入力される。なお、クロックＣＫｎ＿ＩＮは、カウント終了信号ＣＫｎ＿ＳＴＰ２の反転信号とクロックＣＫｎ＋１とが重畳された信号である。
【００６１】
ＮＡＮＤ回路ＮＤ１ｎの一方の入力端子にはリセット信号ＲＳＴＸが入力され、ＮＡＮＤ回路ＮＤ１ｎの他方の入力端子にはＮＡＮＤ回路ＮＤ２ｎの出力が入力される。ＮＡＮＤ回路ＮＤ２ｎの一方の入力端子にはクロックＣＫｎ＿ＩＮが入力され、ＮＡＮＤ回路ＮＤ２ｎの他方の入力端子にはＮＡＮＤ回路ＮＤ１ｎの出力が入力される。
【００６２】
ラッチ回路Ｌ１ｎ´の入力端子にはＮＡＮＤ回路ＮＤ２ｎの出力が自段のカウント開始信号ＣＫｎ＿ＳＴＴとして入力され、ラッチ回路Ｌ１ｎ´のクロック端子にはクロックＣＫｎが入力される。
【００６３】
ラッチ回路Ｌ２ｎ´の入力端子にはラッチ回路Ｌ１ｎ´の出力が入力され、ラッチ回路Ｌ２ｎ´のクロック端子にはクロックＣＫｎ＿ＩＮの反転信号が入力される。
【００６４】
ＡＮＤ回路ＮＤ３ｎの一方の入力端子にはラッチ回路Ｌ２ｎ´の出力の反転信号が入力され、ＡＮＤ回路ＮＤ３ｎの他方の入力端子にはセレクタＭＸｎ´の出力が入力される。フリップフロップＦＦｎの初段にはＡＮＤ回路ＮＤ３ｎの出力ＣＫｎ＿ＩＮＭが入力される。
【００６５】
ＯＲ回路ＮＤ４ｎの一方の入力端子にはクロックＣＫｎ＋１が入力され、ＯＲ回路ＮＤ４ｎの他方の入力端子にはカウント終了信号ＣＫｎ＿ＳＴＰ２の反転信号が入力される。また、ＯＲ回路ＮＤ４ｎの出力はクロックＣＫｎ＋１＿ＩＮとしてサブカウンタＣＵｎ＋１´に出力される。
【００６６】
図９は、図８のクロック切替部の各部の電圧波形を示すタイミングチャートである。
図９において、カウントを開始する前はリセット信号ＲＳＴＸがロウレベルに設定され（ａ１）、ＮＡＮＤ回路ＮＤ２ｎの出力がロウレベルになり、カウント開始信号ＣＫｎ＿ＳＴＴがロウレベルに設定される。
【００６７】
一方、カウント開始信号ＣＫｎ＿ＳＴＴが立ち上がる前は、前段のサブカウンタＣＵｎ−１からのカウント終了信号ＣＫｎ−１＿ＳＴＰ２を受けてクロックＣＫｎ＋１＿ＩＮはハイレベルに維持される。このため、リセット信号ＲＳＴＸが立ち上がっても、カウント開始信号ＣＫｎ＿ＳＴＴはロウレベルに維持され、セレクタＭＸｎ´にて桁上がり信号ＣＫｎ＿ＣＩＮが選択される。また、カウント開始信号ＣＫｎ＿ＳＴＴが立ち上がる前は、カウント終了信号ＣＫｎ＿ＳＴＰ１、ＣＫｎ＿ＳＴＰ２もロウレベルになり、ＡＮＤ回路ＮＤ３ｎを介して桁上がり信号ＣＫｎ＿ＣＩＮがフリップフロップＦＦｎの初段に出力され（ｂ１）、フリップフロップＦＦｎによるカウントが行われる（ｂ２）。
【００６８】
次に、前段のサブカウンタＣＵｎ−１からのクロックＣＫｎを受けてクロックＣＫｎ＿ＩＮが立ち下がると（ｃ１）、カウント開始信号ＣＫｎ＿ＳＴＴが立ち上がり（ｃ２）、セレクタＭＸｎ´にてクロックＣＫｎ＿ＩＮが選択される。
【００６９】
ここで、クロックＣＫｎ＋１が立ち上がる前は、カウント開始信号ＣＫｎ＿ＳＴＴが立ち上がった場合においても、カウント終了信号ＣＫｎ＿ＳＴＰ１、ＣＫｎ＿ＳＴＰ２はロウレベルを維持する。このため、ＡＮＤ回路ＮＤ３ｎを介してクロックＣＫｎがフリップフロップＦＦｎの初段に出力され、フリップフロップＦＦｎによるカウントが行われる（ｃ３）。
【００７０】
そして、クロックＣＫｎ＋１が立ち上がると（ｄ１）、カウント終了信号ＣＫｎ＿ＳＴＰ１が立ち上がり（ｄ２）、さらにクロックＣＫｎに同期してカウント終了信号ＣＫｎ＿ＳＴＰ２が立ち上がる（ｅ１、ｅ２）。このため、自段のカウント終了信号ＣＫｎ＿ＳＴＰ２がＯＲ回路ＮＤ４ｎを介してクロックＣＫｎ＋１に重畳され、クロックＣＫｎ＋１＿ＩＮとしてサブカウンタＣＵｎ＋１に入力される（ｅ４、ｆ１）。また、カウント終了信号ＣＫｎ＿ＳＴＰ２が立ち上がると、クロックＣＫｎがフリップフロップＦＦｎに出力されるのがＡＮＤ回路ＮＤ３ｎにて阻止され、フリップフロップＦＦｎによるカウント動作が停止される（ｅ３）。
【００７１】
これにより、カウント終了信号ＣＫｎ＿ＳＴＰ２を次段のサブカウンタＣＵｎ＋１に送る信号線を、クロックＣＫｎ＋１を次段のサブカウンタＣＵｎ＋１に送る信号線と共有化することができ、サブカウンタＣＵｎ´、ＣＵｎ＋１´間の信号線を１本だけ削減することが可能となることから、レイアウト面積を縮小することができる。
【００７２】
なお、図８のカウンタ回路では、前段のサブカウンタＣＵｎ−１からクロックＣＫｎ＿ＩＮを受け取るため、初段のサブカウンタＣＵ１に入力するクロックＣＫ１＿ＩＮを生成する起動回路が必要である。
【００７３】
図１０は、図８のカウンタ回路に適用される起動回路の構成を示すブロック図である。
図１０において、起動回路には、ラッチ回路Ｌ０およびＯＲ回路ＮＤ０が設けられている。ここで、ラッチ回路Ｌ０の入力端子には起動信号ＴＲＧが入力され、ラッチ回路Ｌ０のクロック端子にはクロックＣＫ１の反転信号が入力される。ＯＲ回路ＮＤ０の一方の入力端子にはクロックＣＫ１が入力され、ＯＲ回路ＮＤ０の他方の入力端子にはラッチ回路Ｌ０の出力の反転信号が入力される。
【００７４】
図１１は、図１０の起動回路の各部の電圧波形を示すタイミングチャートである。
図１１において、起動信号ＴＲＧが立ち上がる前は、ラッチ回路Ｌ０の出力はロウレベルになる。このため、ＯＲ回路ＮＤ０の出力はハイレベルになり、クロックＣＫ１＿ＩＮはハイレベルになる。
【００７５】
そして、起動信号ＴＲＧが立ち上がると、ラッチ回路Ｌ０の出力はハイレベルになり、クロックＣＫ１がＯＲ回路ＮＤ０を介してクロックＣＫ１＿ＩＮとして出力される。
【００７６】
図１２は、図８のカウンタ回路の最終段の構成を示すブロック図である。
図１２において、最終段のサブカウンタのクロック切替部ＫＬＢには、セレクタＭＸＢおよびＮＡＮＤ回路ＮＤ１Ｂ、ＮＤ２Ｂが設けられている。そして、セレクタＭＸＢの一方の入力端子にはクロックＣＫｎ＿ＩＮが入力され、セレクタＭＸＢの他方の入力端子には桁上がり信号ＣＫｎ＿ＣＩＮが入力され、セレクタＭＸｎの切替端子にはＮＡＮＤ回路ＮＤ２Ｂの出力が入力される。
【００７７】
ＮＡＮＤ回路ＮＤ１Ｂの一方の入力端子にはリセット信号ＲＳＴＸが入力され、ＮＡＮＤ回路ＮＤ１Ｂの他方の入力端子にはＮＡＮＤ回路ＮＤ２Ｂの出力が入力される。ＮＡＮＤ回路ＮＤ２Ｂの一方の入力端子にはクロックＣＫｎ＿ＩＮが入力され、ＮＡＮＤ回路ＮＤ２Ｂの他方の入力端子にはＮＡＮＤ回路ＮＤ１Ｂの出力が入力される。
【００７８】
このクロック切替部ＫＬＢでは、クロックＣＫｎ＋１＿ＩＮを次段に出力する必要がないため、クロックＣＫｎ＋１＿ＩＮに関する回路を省略することが可能である。すなわち、図８の中間段のクロック切替部ＫＬｎ´と比べて最終段のクロック切替部ＫＬＢではＡＮＤ回路ＮＤ３ｎ、ＯＲ回路ＮＤ４ｎおよびラッチ回路Ｌ１ｎ´、Ｌ２ｎ´を省略することができ、回路規模を減らすことができる。
【００７９】
図１３は、図８のカウンタ回路の初段の構成を示すブロック図である。
図１３において、初段のサブカウンタのクロック切替部ＫＬＣでは、図８のクロック切替部ＫＬｎ´からセレクタＭＸｎ´が除去されている。ここで、クロック切替部ＫＬＣでは、桁上がり信号ＣＫｎ＿ＣＩＮの入力が省略されるとともに、クロックＣＫｎ＿ＩＮがＡＮＤ回路ＮＤ３ｎに直接入力される。
【００８０】
このクロック切替部ＫＬＣでは、桁上がり信号ＣＫｎ＿ＣＩＮを入力する必要がないため、桁上がり信号ＣＫｎ＿ＣＩＮに関する回路を省略することが可能である。すなわち、図８の中間段のクロック切替部ＫＬｎ´と比べて初段のクロック切替部ＫＬＣではセレクタＭＸｎ´を省略することができ、回路規模を減らすことができる。
【００８１】
（第３実施形態）
図１４は、第３実施形態に係るカウンタ回路に適用される起動回路の構成を示すブロック図である。
図１４において、図１０の起動回路では、起動信号ＴＲＧがクロックＣＫ１の片側のエッジで検出されるのに対し、図１４の起動回路では、起動信号ＴＲＧがクロックＣＫ１の両側のエッジで検出される。
【００８２】
この起動回路には、フリップフロップＦ０、ラッチ回路Ｌ１、Ｌ２、ＸＯＲ回路ＮＤ１およびＯＲ回路ＮＤ２、ＮＤ３が設けられている。ここで、フリップフロップＦ０のクロック端子およびラッチ回路Ｌ１、Ｌ２の入力端子には起動信号ＴＲＧが入力され、フリップフロップＦ０の入力端子、ラッチ回路Ｌ１のクロック端子およびＸＯＲ回路ＮＤ１の一方の入力端子にはクロックＣＫ１が入力され、ラッチ回路Ｌ２のクロック端子にはクロックＣＫ１の反転信号が入力される。
【００８３】
ＸＯＲ回路ＮＤ１の他方の入力端子にはフリップフロップＦ０の反転出力が入力され、ＯＲ回路ＮＤ２の一方の入力端子にはラッチ回路Ｌ２の出力が入力され、ＯＲ回路ＮＤ２の他方の入力端子にはラッチ回路Ｌ１の出力が入力され、ＯＲ回路ＮＤ３の一方の入力端子にはＯＲ回路ＮＤ２の出力が入力され、ＯＲ回路ＮＤ３の他方の入力端子にはＸＯＲ回路ＮＤ１の出力の反転信号が入力される。
【００８４】
ここで、クロックＣＫ１の両側のエッジで起動信号ＴＲＧを検出することにより、クロックＣＫ１の両側のエッジを使ったカウントを最下位ビットにおいて行うことができ、実質的に２倍の周波数でカウントできるため、高速クロックによるカウントの消費電流を削減することができる。
【００８５】
図１５は、図１４の起動回路を立ち上がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。
図１５において、起動信号ＴＲＧが立ち上がる前は、ラッチ回路Ｌ１、Ｌ２の出力はロウレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ１＿ＥＮはロウレベルになり、クロックＣＫ１＿ＩＮはハイレベルになる。
【００８６】
そして、起動信号ＴＲＧが立ち上がると（ａ１）、フリップフロップＦ０の反転出力ＴＲＧ＿ＣＫ１がＣＫ１の値を取り込んで立ち下がり（ａ２）、ＯＲ回路ＮＤ２の出力ＸＯＲ＿ＣＫ１としてクロックＣＫ１が得られる。
【００８７】
また、起動信号ＴＲＧが立ち上がると（ａ１）、クロックＣＫ１の立ち下がりに同期して（ｂ１）、ラッチ回路Ｌ２の出力はハイレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ１＿ＥＮはハイレベルになり（ｂ２）、ＸＯＲ回路ＮＤ１の出力ＸＯＲ＿ＣＫ１がＯＲ回路ＮＤ３を介してクロックＣＫ１＿ＩＮとして出力される（ｂ３）。
【００８８】
図１６は、図１４の起動回路を立ち下がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。
図１６において、起動信号ＴＲＧが立ち上がる前は、ラッチ回路Ｌ１、Ｌ２の出力はロウレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ１＿ＥＮはロウレベルになり、クロックＣＫ１＿ＩＮはハイレベルになる。
【００８９】
そして、起動信号ＴＲＧが立ち上がると（ａ１）、フリップフロップＦ０の反転出力ＴＲＧ＿ＣＫ１がＣＫ１の値を取り込むが初期状態と同じなので変化せず（ａ２）、ＯＲ回路ＮＤ２の出力ＸＯＲ＿ＣＫ１としてクロックＣＫ１の反転信号が得られる。
【００９０】
また、起動信号ＴＲＧが立ち上がると（ａ１）、クロックＣＫ１の立ち上がりに同期して（ｂ１）、ラッチ回路Ｌ１の出力はハイレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ１＿ＥＮはハイレベルになり（ｂ２）、ＸＯＲ回路ＮＤ１の出力ＸＯＲ＿ＣＫ１がＯＲ回路ＮＤ３を介してクロックＣＫ１＿ＩＮとして出力される（ｂ３）。
【００９１】
ここで、クロックＣＫ１の立ち上がりを捕まえる場合とクロックＣＫ１の立ち下がりを捕まえる場合を比較すると、共に起動信号ＴＲＧが反転した次のエッジでクロックＣＫ１＿ＩＮを立ち下げてカウントが開始される。
【００９２】
さらに、フリップフロップＦ０の出力Ｄ０はどこでカウントを開始したかの情報を保持するので、その値を読み出せば半クロック分のカウント値が取得できる。
【００９３】
（第４実施形態）
図１７は、第４実施形態に係るカウンタ回路の２段分のサブカウンタの概略構成を示すブロック図である。この構成は、１つのクロックでカウントする構成に対する回路の追加量を少なくした構成である。
図１７において、このカウンタ回路では、１段目にはサブカウンタＣＵ１´が設けられ、２段目にはサブカウンタＣＵＢが設けられている。ここで、サブカウンタＣＵ１´には、クロック切替部ＫＬ１´として図１３のクロック切替部ＫＬＣが設けられている。また、サブカウンタＣＵＢには、クロック切替部として図１３のクロック切替部ＫＬＣが設けられている。また、サブカウンタＣＵ１´の前段には図１４の起動回路ＴＧが設けられている。
【００９４】
これにより、互いに周期の異なる２個のクロックＣＫ１、ＣＫ１にて動作するカウンタ回路を構成した場合においても、１個のクロックＣＫ１のみで動作するカウンタ回路と比べて回路規模の増大を抑制することができる。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
ＰＣ  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｃ  リセットトランジスタ、Ｔｄ  読み出しトランジスタ、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線、１  画素アレイ部、２  カラムＡＤ変換器、３  行選択回路、４  列選択回路、５  参照電圧生成回路、６  クロック発生器、ＰＡ  コンパレータ、ＣＵ  カウンタ回路、ＣＵｎ、ＣＵｎ＋１、ＣＵｎ´、ＣＵｎ＋１´、ＣＵ１〜ＣＵ３、ＣＵ１´、ＣＵＢ  サブカウンタ、ＫＬｎ、ＫＬｎ＋１、ＫＬｎ´、ＫＬｎ＋１´、ＫＬＡ、ＫＬＢ、ＫＬＣ、ＫＬ１´、ＫＬＢ  クロック切替部、ＭＸｎ、ＭＸｎ＋１、ＭＸｎ´、ＭＸｎ＋１´、ＭＸＡ、ＭＸＢ、ＭＸ１〜ＭＸ３  セレクタ、ＮＤｎ、ＮＤｎ＋１、ＮＤ１〜ＮＤ３、ＮＤ３ｎ、ＮＤ３  ＡＮＤ回路、ＮＤ１ｎ、ＮＤ２ｎ、ＮＤ１ｎ＋１、ＮＤ２ｎ＋１、ＮＤ１Ｂ、ＮＤ２Ｂ  ＮＡＮＤ回路、Ｌ０、Ｌ１、Ｌ２、Ｌ１ｎ、Ｌ２ｎ、Ｌ３ｎ、Ｌ１ｎ´、Ｌ２ｎ´、Ｌ１ｎ＋１、Ｌ２ｎ＋１、Ｌ３ｎ＋１、Ｌ１ｎ＋１´、Ｌ２ｎ＋１´、Ｌ１Ａ、Ｌ１１〜Ｌ３１、Ｌ１２〜Ｌ３２、Ｌ１３〜Ｌ３３  ラッチ回路、Ｆ０、ＦＦｎ、ＦＦｎ＋１、ＦＦ１〜ＦＦ３  フリップフロップ、ＮＤ１  ＸＯＲ回路、ＮＤ４ｎ、ＮＤ４ｎ＋１、ＮＤ２  ＯＲ回路、ＴＧ  起動回路
【図１】
0005455860.tif 000002
【図２】
0005455860.tif 000003
【図３】
0005455860.tif 000004
【図４】
0005455860.tif 000005
【図５】
0005455860.tif 000006
【図６】
0005455860.tif 000007
【図７】
0005455860.tif 000008
【図８】
0005455860.tif 000009
【図９】
0005455860.tif 000010
【図１０】
0005455860.tif 000011
【図１１】
0005455860.tif 000012
【図１２】
0005455860.tif 000013
【図１３】
0005455860.tif 000014
【図１４】
0005455860.tif 000015
【図１５】
0005455860.tif 000016
【図１６】
0005455860.tif 000017
【図１７】
0005455860.tif 000018