(57)【特許請求の範囲】
【請求項１】
チャンネル領域両側にそれぞれ隣接する低濃度ドーピング領域及び前記低濃度ドーピング領域にそれぞれ隣接するソース/ドレーン領域を含む半導体層が形成されている基板を提供する段階と、
前記基板上にゲート絶縁膜及び導電膜を順に形成した後、前記導電膜をパターニングしてゲート電極を形成する段階と、
を含み、
前記基板を提供する段階は、
多結晶ケイ素膜が形成されている基板上に、前記半導体層の前記チャンネル領域及び前記低濃度ドーピング領域と重畳する高層部及び前記高層部の両側にそれぞれ隣接して、前記半導体層の前記ソース/ドレーン領域とそれぞれ重畳する低層部を含む感光膜パターンを形成する段階と、
前記感光膜パターンを蝕刻マスクとして使って、前記多結晶ケイ素膜をパターニングして前記半導体層を形成する段階と、
前記感光膜パターンの前記低層部を除去して第１イオン注入マスク構造を形成する段階と、
前記第１イオン注入マスク構造をイオン注入マスクとして使って、前記半導体層内に高濃度不純物イオンを注入して前記ソース/ドレーン領域を形成する段階と、
前記低層部が除去された前記感光膜パターンの両側壁を前記半導体層の前記低濃度ドーピング領域と前記チャンネル領域との境界に実質的に整列して、第２イオン注入マスク構造を形成する段階と、
前記第２イオン注入マスク構造をイオン注入マスクとして使って、前記半導体層内に低濃度不純物イオンを注入して前記低濃度ドーピング領域を形成する段階と、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記半導体層と前記基板との間に遮断膜をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
チャンネル領域両側にそれぞれ隣接する第１導電型低濃度ドーピング領域及び前記第１導電型低濃度ドーピング領域にそれぞれ隣接する第１導電型ソース/ドレーン領域を含む第１半導体層及び両端に第２導電型低濃度ドーピング領域を含む第２半導体層が形成された基板を提供する段階と、
前記基板上にゲート絶縁膜及び導電膜を順に形成して、前記導電膜上に前記第１半導体層と重畳する感光膜パターン及び前記第２半導体層内に形成されるチャンネル領域と重畳する感光膜パターンを形成する段階と、
前記各感光膜パターンを蝕刻マスクとして使って、前記導電膜をパターニングして第１ゲートパターン及び第２ゲート電極を形成する段階と、
前記結果物をイオン注入マスクとして使って、高濃度第２不純物イオンを前記第２半導体層内に注入してソース/ドレーン領域を形成する段階と、
を含み、
前記基板を提供する段階は、
多結晶ケイ素膜が形成されている基板上に、前記第１半導体層の前記チャンネル領域及び前記第１導電型低濃度ドーピング領域と重畳する高層部及び前記高層部の両側にそれぞれ隣接して、前記第１半導体層の前記第１導電型ソース/ドレーン領域とそれぞれ重畳する低層部を含む第１感光膜パターン及び前記第２半導体層と重畳する第２感光膜パターンを形成する段階と、
前記第１及び第２感光膜パターンをそれぞれ蝕刻マスクとして使って、前記多結晶ケイ素膜をパターニングして前記第１及び第２半導体層を形成する段階と、
前記第１及び第２感光膜パターンを前記第１感光膜パターンの前記低層部が除去されるまでアッシングして、第１イオン注入マスク構造を形成する段階と、
前記第１イオン注入マスク構造をイオン注入マスクとして使って、前記第１半導体層内に高濃度の第１導電型不純物イオンを注入して前記第１第導電型ソース/ドレーン領域を形成する段階と、
前記アッシングされた第１及び第２感光膜パターンを前記アッシングされた第１感光膜パターンの両側壁が前記第１半導体層の前記第１導電型低濃度ドーピング領域と前記チャンネル領域との境界に実質的に整列するまでアッシングして、第２イオン注入マスク構造を形成する段階と、
前記第２イオン注入マスク構造をイオン注入マスクとして使って、前記第１及び第２半導体層内に低濃度の前記第１導電型不純物イオンを注入してそれぞれ前記低濃度ドーピング領域を形成する段階と、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項４】
前記第１半導体層と重畳する前記感光膜パターンは、前記第１半導体層内に形成される前記チャンネル領域及び前記第１導電型低濃度ドーピング領域と重畳する高層部と前記高層部の両側にそれぞれ隣接して、前記第１半導体層内に形成される前記ソース/ドレーン領域とそれぞれ重畳する低層部を含むことを特徴とする請求項３に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記第２半導体層内に前記ソース/ドレーン領域形成段階後に、前記第１半導体層と重畳する前記感光膜パターンの前記低層部を除去して、これを蝕刻マスクとして使って、前記第１ゲートパターンをパターニングして第１ゲート電極を形成する段階をさらに含むことを特徴とする請求項４に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記第１半導体層と重畳する前記感光膜パターンは、前記第１半導体層内に形成される前記チャンネル領域と重畳する高層部と前記高層部の両側にそれぞれ隣接して、前記第１半導体層内に形成される前記第１導電型低濃度ドーピング領域及び前記ソース/ドレーン領域とそれぞれ重畳する低層部を含むことを特徴とする請求項３に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板及びその製造方法に関し、より詳細には、工程効率に優れた薄膜トランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
最近、ノート型パソコンや携帯機器などの表示装置として利用される液晶表示装置において、その駆動方式は単純マトリックス方式からアクティブマトリックス方式に移行していく方向であり、特にガラス基板上に多数の薄膜トランジスタ(Thin Film Transistor;TFT)を形成した薄膜トランジスタクアティブマトリックス駆動方式が主流をなしている。
薄膜トランジスタは、ゲート線の一部であるゲート電極とチャンネルを形成する半導体層、データ線の一部であるソース電極と半導体層を中心にソース電極と向い合うドレーン電極などで構成される。薄膜トランジスタは、ゲート線を通じて伝達される走査信号によってスイッチング動作を行い、データ線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
【０００３】
この時、半導体層は、非晶質ケイ素または多結晶ケイ素などからなり、ゲート電極との相対的な位置によって薄膜トランジスタは、トップゲート(top gate)方式とボトムゲート(bottom gate)方式とに分類することができる。多結晶ケイ素薄膜トランジスタの場合、ゲート電極が半導体層の上部に位置するトップゲート方式が主に利用される。
多結晶ケイ素薄膜トランジスタの駆動速度は、非晶質ケイ素薄膜トランジスタよりずっと早いために画素の薄膜トランジスタと共にこれを動作させるための駆動回路を一緒に形成できる長所がある一方、パンチスルーなどの問題点が発生することから、半導体層のチャンネル領域とソース及びドレーン領域との間に低濃度ドーピング領域を形成することが望ましい。
【０００４】
しかし、従来技術では、半導体層内に低濃度ドーピング領域を形成するために、低濃度ドーピング領域を形成するための写真蝕刻工程を行い、ソース及びドレーン領域を形成するために、高濃度ドーピング領域を形成するための写真蝕刻工程を行う必要がある。そして、写真蝕刻工程の時、ミスアラインによるソース領域とドレーン領域に隣接した低濃度ドーピング領域の大きさが変わって薄膜トランジスタの特性が低下するおそれがある。
【特許文献１】特開2002-134756号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決使用とする技術的課題は、工程効率に優れた薄膜トランジスタ基板の製造方法を提供することである。
本発明が解決しようとする他の技術的課題は、 前述したような薄膜トランジスタ基板の製造方法によって製造された薄膜トランジスタを提供することである。
本発明の技術的課題は、前述した技術的課題に制限されず、言及されなかったさらなる技術的課題は、下記の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００６】
前記技術的課題を解決するための本発明の一実施形態による薄膜トランジスタ基板の製造方法は、チャンネル領域両側にそれぞれ隣接する低濃度ドーピング領域及び前記低濃度ドーピング領域にそれぞれ隣接するソース/ドレーン領域を含む半導体層が形成されている基板を提供する段階及び前記基板上にゲート絶縁膜及び導電膜を順に形成した後、前記導電膜をパターニングしてゲート電極を形成する段階を含む。
【０００７】
前記技術的課題を解決するための本発明の他の実施形態による薄膜トランジスタ基板の製造方法は、チャンネル領域両側にそれぞれ隣接する第１導電型低濃度ドーピング領域及び前記第１導電型低濃度ドーピング領域にそれぞれ隣接する第１導電型ソース/ドレーン領域を含む第１半導体層及び両端に第１導電型低濃度ドーピング領域を含む第２半導体層が形成された基板を提供する段階、前記基板上にゲート絶縁膜及び導電膜を順に形成して、前記導電膜上に前記第１半導体層と重畳する感光膜パターン及び前記第２半導体層内に形成されるチャンネル領域と重畳する感光膜パターンを形成する段階、前記各感光膜パターンを蝕刻マスクとして使って、前記導電膜をパターニングして第１ゲートパターン及び第２ゲート電極を形成する段階及び前記結果物をイオン注入マスクとして使って、高濃度第２不純物イオンを前記第２半導体層内に注入してソース/ドレーン領域を形成する段階を含む。
【０００８】
前記他の技術的課題を解決するための本発明の一実施形態による薄膜トランジスタ基板は、基板上に形成されて、チャンネル領域両側にそれぞれ隣接する第１導電型低濃度ドーピング領域及び前記第１導電型低濃度ドーピング領域に各々隣接した第１導電型ソース/ドレーン領域を含む第１半導体層及びチャンネル領域両側にそれぞれ隣接して、低濃度の第１導電型不純物イオンを含む第２導電型ソース/ドレーン領域を含む第２半導体層、前記第１及び第２半導体層上に形成されているゲート絶縁膜及び前記ゲート絶縁膜上に前記第１半導体層の一部と重畳する第１ゲート電極及び前記第２半導体層内に形成された前記チャンネル領域と重畳する第２ゲート電極を含む。
【０００９】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１０】
本発明の実施形態による薄膜トランジスタ基板の製造方法は、１つのマスクを使って 半導体層内に低濃度ドーピング領域とソース領域及びドレーン領域を形成することが可能である。また、半導体層に直接高濃度不純物イオンを注入してソース領域及びドレーン領域を形成するので、低いイオン注入エネルギーでイオン注入工程を実施できる。また、工程を追加することなく、GOLDD構造の薄膜トランジスタを製造できる。したがって、工程を単純化することにより収率の改善及び原価節減に効果的である。
【発明を実施するための最良の形態】
【００１１】
本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で具現でき、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供され、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体にわたって同一の参照符号は、同一の構成要素を示す。図面で層または領域の大きさや相対的な大きさは、説明の明確性のために誇張した記載になっている。
【００１２】
本明細書で使用した用語は、実施形態を説明するためのものであり、本発明を制限するものではない。本明細書で、単数型で表現したものについては、特に言及しない限り複数型も含む。本明細書で使用する"含む(comprises)"及び/または"含む(comprising)"は言及された構成要素、段階、動作及び/または素子に１つ以上の他の構成要素、段階、動作及び/または素子の存在または追加を排除しない。また、本明細書で層または膜の "上" または"下"と表現する場合、中間に他の層または膜が介在する場合を含む。また、本明細書で使用する"重畳"は層を異にする２つ以上の構造物のうち、何れか１つを他の構造物と同じレベルで垂直移動した時、１つの構造物が他の１つの構造物に実質的に含まれる場合を表す。この場合、２つ以上の構造物の間に他の構造物が介在している場合を排除しない。また、本明細書で使用する用語について他の定義がなければ、使用するすべての用語(技術及び科学的用語を含み)は、当業者に共通に理解されうる意味で使用する。また、一般的に使われる事前に定義されている用語は、明白に特別に定義しない限り理想的にまたは過度に解釈されない。
【００１３】
以下、本発明の一実施形態による薄膜トランジスタ基板を図１を参照して説明する。図１は、本発明の一実施形態による薄膜トランジスタ基板の概略構成図である。薄膜トランジスタ基板は、図１に示したように、画素部10、ゲート駆動部20及びデータ駆動部30を含む。
画素部10は、多数のゲート線G1〜Gnと多数のデータ線D1〜Dmに接続されている多数の画素を含み、各画素は、多数のゲート線G1〜Gnと多数のデータ線D1〜Dmに接続されたスイッチング素子Mと、これに接続された液晶キャパシタClc及びストレージキャパシタCstを含む。
【００１４】
行方向に形成されている多数のゲート線G1〜Gnは、スイッチング素子Mに走査信号を伝達し、列方向に形成されている多数のデータ線D1〜Dmは、スイッチング素子Mに画像信号に該当する階調電圧を伝達する。そして、スイッチング素子Mは三端子素子であって、制御端子はゲート線G1〜Gnに接続されていて、入力端子はデータ線D1〜Dmに接続されており、出力端子は液晶キャパシタClc及びストレージキャパシタCstの一端子に接続されている。液晶キャパシタClcは、スイッチング素子Mの出力端子と共通電極(図示せず)との間に接続されて、ストレージキャパシタCstは、スイッチング素子Mの出力端子と共通電極との間に接続(独立配線方式)されるか、スイッチング素子Mの出力端子と直上のゲート線G1〜Gnとの間に接続(前端ゲート方式)されうる。
【００１５】
ゲート駆動部20は、多数のゲート線G1〜Gnに接続されていて、スイッチング素子Mを活性化させる走査信号を多数のゲート線G1〜Gnに提供し、データ駆動部30は多数のデータ線D1〜Dmに接続されている。
ここで、スイッチング素子MはMOSトランジスタを利用することができ、このようなMOSトランジスタは、多結晶ケイ素をチャンネル領域にする薄膜トランジスタで具現することができる。そして、ゲート駆動部20やデータ駆動部30もMOSトランジスタで構成することができ、このようなMOSトランジスタは、多結晶ケイ素をチャンネル領域にする薄膜トランジスタで具現することができる。
【００１６】
図２及び図３を参照して、多結晶ケイ素をチャンネル領域にする本発明の一実施形態による薄膜トランジスタ基板についてを説明する。図２は、本発明の一実施形態による薄膜トランジスタ基板での画素部の断面図であり、図３は、本発明の一実施形態による薄膜トランジスタ基板でのPMOS(P-channel Metal-Oxide Semiconductor)とNMOS(N-channel Metal-Oxide Semiconductor)を有するCMOS(Complementary Metal-Oxide Semiconductor) 素子の構造を示した駆動部の断面図である。
【００１７】
図２及び図３に示したように、透明な絶縁基板110上に酸化ケイ素または窒化ケイ素からなる遮断膜111が形成されている。
図２に示すように、画素部の遮断膜111上にはn型不純物イオンが高濃度でドーピングされているソース領域153dとドレーン領域155d及びこれらの間に位置し、不純物イオンがドーピングされないチャンネル領域154dを含む多結晶ケイ素からなる半導体層150dが形成されている。
【００１８】
また、駆動部にもn型及びp型不純物イオンが高濃度で各々ドーピングされているソース領域153n、153pとドレーン領域155n、155p及び不純物イオンがドーピングされないチャンネル領域154n、154pを各々含むNMOS及びPMOSで構成されるCMOS素子の多結晶ケイ素からなる半導体層150n、150pが各々形成されている。NMOSの場合、ソース領域153nとチャンネル領域154nとの間、ドレーン領域155nとチャンネル領域154nとの間に、n型不純物イオンが低濃度で注入されている低濃度ドーピング領域152nが各々形成されている。一方、PMOSの場合、半導体層150pのソース領域153p及びドレーン領域155pに、n型不純物イオンが低濃度で注入されている。このような低濃度のn型不純物イオンは例えば、PMOS半導体層150pの両端に含まれる。
【００１９】
多結晶ケイ素からなる半導体層150d、150n、150pを含む基板110の上には、ゲート絶縁膜140が形成されている。このようなゲート絶縁膜140は、例えば、酸化ケイ素または窒化ケイ素の単一膜で構成することができ、酸化ケイ素と窒化ケイ素が連続的に積層された多重膜(図示せず)で構成することもできる。
ゲート絶縁膜140は、半導体層150d、150n、150p全体を覆って形成されている。このゲート絶縁膜140には、画素部の半導体層150dのソース領域153d及びドレーン領域155dと、後述するソース電極173d及びドレーン電極175dとをそれぞれ電気的に接続するための第１コンタクトホール141dおよび第２コンタクトホール142dが形成されている。
【００２０】
同様に、ゲート絶縁膜140には、駆動部の半導体層150nのソース領域153n及びドレーン領域155nと、ソース電極173nおよびドレーン電極175nとをそれぞれ電気的に接続するための第１コンタクトホール141n及び第２コンタクトホール142nが形成されている。さらに、ゲート絶縁膜140には、駆動部の半導体150pのソース領域153p及びドレーン領域155pと、ソース電極173n及びドレーン電極175pとをそれぞれ電気的に接続するための第１コンタクトホール141p及び第２コンタクトホール142pが形成されている。
【００２１】
画素部のゲート絶縁膜140上には、一方向に延長されてゲート線(図示せず)が形成されており、このゲート線の一部が分岐して半導体層150d内に形成されているチャンネル領域154d及び低濃度ドーピング領域152dと重畳され、薄膜トランジスタのゲート電極124dを構成している。ゲート線の一端部分は外部回路と接続するためにゲート線より幅を拡張して形成することができ、ゲート駆動回路の出力端に直接接続するように構成できる。
【００２２】
また、駆動部のゲート絶縁膜140上に形成されているNMOSのゲート電極124nは、半導体層150n内に形成されているチャンネル領域154n及び低濃度ドーピング領域152nと重畳されており、PMOSのゲート電極124pは半導体層150p 内に形成されているチャンネル領域154pと重畳されている。ゲート電極が低濃度ドーピング領域の少なくとも一部と重畳する構造を、GOLDD(Gate OverLapped Lightly Doped Drain)構造と言う。このようなGOLDD構造を含む薄膜トランジスタは、ソース領域のジャンクションやドレーン領域のジャンクションに印加される電界を緩和させうる。したがって、チャンネル領域内から発生する可能性がある熱電子を効果的に分散して熱電子による薄膜トランジスタの温度上昇を効果的に改善できる。
【００２３】
ゲート電極124d、124n、124pが形成されている構造物上に、層間絶縁膜601が形成されている。このような第１層間絶縁膜601は、ソース領域153d、153n、153p及びドレーン領域155d、155n、155pを各々ソース電極173d、173n、173p及びドレーン電極175d、175n、175pと電気的に接続するためにゲート絶縁膜140に形成されている第１及び第２コンタクトホール141d、141n、141p、142d、142n、142pとそれぞれ連続して形成されるコンタクトホールを含む。
【００２４】
画素部の第１層間絶縁膜601上には、ゲート線と交差して画素領域を定義するデータ線(図示せず)が形成されている。データ線の一部分または分岐する部分が、第１コンタクトホール141dを通じてソース領域153dと接続されている。ソース領域153dと接続されているデータ線の一部分または分岐する部分は、薄膜トランジスタのソース電極173dを構成する。このようなソース電極173と同一レベルであって、ソース電極173dと一定距離離間する位置に、第２コンタクトホール142dを通じてドレーン領域155dと接続されるドレーン電極175dが形成されている。データ線の一端部分は、外部回路と接続するためにデータ線より幅を拡張して形成(図示せず)することができ、データ駆動回路の出力端に直接接続することができる。
【００２５】
駆動部の第１層間絶縁膜601には、NMOSとPMOSのソース電極173n、173pが形成されて第１コンタクトホール141n、141pを通じてソース領域153n、153pにそれぞれ電気的に接続されている。また、チャンネル領域154n、154pを中心にソース電極173n、173pの反対側には、第２コンタクトホール142n、142pを通じてドレーン領域155n、155pにそれぞれ接続されているドレーン電極175n、175pが形成されている。この際、NMOS薄膜トランジスタのドレーン電極175nは、PMOS薄膜トランジスタのソース電極173pと接続される。
【００２６】
ソース電極173d、173n、173p及びドレーン電極175d、175n、175p及びデータ線が形成されている第１層間絶縁膜601上に第２層間絶縁膜602が形成されている。画素部の第２層間絶縁膜602上には、第３コンタクトホール143を通じてドレーン電極175dと接続される画素電極190が各画素領域に形成されている。
次いで、図４及び図５を参照して、多結晶ケイ素をチャンネル領域にする本発明の他の実施形態による薄膜トランジスタ基板について説明する。図４は、本発明の他の実施形態による薄膜トランジスタ基板での画素部の断面図であり、図５は、本発明の他の実施形態による薄膜トランジスタ基板でのPMOSとNMOSを有するCMOS素子の構造を示した駆動部の断面図である。
【００２７】
図４及び図５に示したように本発明の他の実施形態による薄膜トランジスタ基板は、画素部のゲート電極125d及びNMOSのゲート電極125nが各半導体層150d、150n内に形成されているチャンネル領域154d、154nと重畳する構造を有するということを除いては、本発明の一実施形態による薄膜トランジスタ基板と同一なので重複する説明は省略する。
前述した本発明の実施形態による薄膜トランジスタ基板の製造方法を添付した図面を参照して詳しく説明する。図６、図８、図10、図12、図14、図16、図18及び図20は、本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図であり、図７、図９、図11、図13、図15、図17、図19及び図21は、本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【００２８】
図６及び図７に示すように、まず透明な絶縁基板110上に遮断膜111を形成する。基板110としては、ガラス、石英またはサファイアなどを使用できる。基板110上に形成される遮断膜111は、基板110から遮断膜111上部に形成される半導体層150d、150n、150pに不純物などが拡散することを防止するためのもので、例えば酸化ケイ素(SiO2) または窒化ケイ素(SiNx)を蒸着して形成する。この際、遮断膜111の厚さは、例えば約5000Åの厚さに形成することができる。
【００２９】
続いて、 遮断膜111上に非晶質ケイ素を例えば、500Åの厚さに蒸着して非晶質ケイ素層を形成する。非晶質ケイ素膜は、エキシマレーザーアニーリング(Excimer Laser Annealing;ELA)、連続側面固化(Sequential Lateral Solidification;SLS)、金属誘導結晶化(Metal Induced Crystallization;MIC)または金属誘導側面結晶化(Matal Induced Lateral Crystallization;MILC)法を使って結晶化を行い、多結晶ケイ素膜を構成する。
【００３０】
次に、結晶化された多結晶ケイ素膜上に感光膜を形成して、スリットマスクまたはハーフトーンマスク(図示せず)を用いて写真工程で感光膜を露光及び現像して、所定形状の感光膜パターン51,52,53を形成する。感光膜パターン51,52,53は例えば、 感光膜を所定の形状にパターニングした後、加熱収縮してその断面が台形になるようにすることもでき、融溶型感光膜を使って加熱してその断面が半球型にするなど目的するところのよって多様な形状を有するように形成できる。このような感光膜パターン51,52,53は、多結晶ケイ素膜を半導体層にパターニングするための蝕刻マスクとして使われるだけでなく、n型不純物イオンを注入するためのイオン注入マスクとしても使うことができる。
【００３１】
画素部の多結晶ケイ素膜上に形成された感光膜パターン51は、第１厚さ(d1)を有する高層部51aと高層部51aの両側に各々隣接した第２厚さ(d2)の低層部51b、51cを含む２層構造を有する。このような感光膜パターン51の高層部51aの幅(w1)は、半導体層(図２の150d)内に形成しようとするチャンネル領域(図２の154d)及び低濃度ドーピング領域152dの幅によって変わる。また、感光膜パターン51の全体幅(w1+w2+w3)は、形成しようとする半導体層(図２の150d)の幅によって変わる。
【００３２】
駆動部の多結晶ケイ素膜上に形成された感光膜パターン52,53のうち、NMOSの半導体層をパターニングするための感光膜パターン52は、第１厚さ(d1)を有する高層部52aと高層部52aの両側に各々隣接した第２厚さ(d2)の低層部52b、52cを含む２層構造を有し、PMOSの半導体層をパターニングするための感光膜パターン53は、第１厚さ(d1)の単層構造とすることができる。２層構造の感光膜パターン52の高層部52aの幅(w4)は、画素部と同様にNMOSの半導体層(図３の150n)内に形成しようとするチャンネル領域(図３の154n)及び低濃度ドーピング領域152nの幅によって変わる。また、２層構造の感光膜パターン52の全体幅(w4+w5+w6)は、形成しようとするNMOSの半導体層(図３の150n)の幅によって変わる。また、単層構造の感光膜パターン53の幅(w7)も形成しようとするPMOSの半導体層(図３の150p)の幅によって変わる。
【００３３】
引き続き、多結晶ケイ素膜上に形成された感光膜パターン51,52,53を各々蝕刻マスクとして使って、多結晶ケイ素膜をパターニングして半導体層150d、150n、150pを形成する。
次いで、図８及び図９に示したように感光膜パターン(図６の51、図７の52、53)を酸素プラズマを用いて感光膜パターン(図６の51、図７の52)の低層部(図６の51b、51c、図７の52b、52c)が所定の高さに除去されるまでアッシングする。
【００３４】
引き続き、アッシングされた感光膜パターン51',52',53'をイオン注入マスクにして、高濃度のn型不純物イオン(N+)を画素部及びNMOSの半導体層150d、150n内に注入してソース領域153d、153n、ドレーン領域155d、155n及びチャンネル領域154d、154nを形成する。この際、チャンネル領域154d、154nは、感光膜パターン51',52'と重畳する領域に位置した半導体層150d、150nに該当して不純物イオンが注入されず、ソース領域153d、153nとドレーン領域155d、155nを分離する。
【００３５】
また、感光膜パターン53'と重畳する領域に位置するPMOSの半導体層150pには、感光膜パターン53'によって不純物イオンが注入されることが遮断される。
不純物イオン注入にPH3などを使うことができ、ドーズ量及びイオン注入エネルギーは、各素子の特性に適するように調節する。従来では、半導体層上にゲート絶縁膜が形成されている状態で高濃度のn型不純物イオン(N+)を注入したが、本発明の一実施形態による薄膜トランジスタ基板の製造方法では、半導体層に上部膜が形成されない状態で高濃度不純物イオン注入が実施されるので、相対的に低いイオン注入エネルギーによっても不純物イオンの注入が可能である。
【００３６】
次いで、図10及び図11に示したように感光膜パターン(図８の51'、図９の52'、53')を酸素プラズマを用いて各々の両側壁の所定部分を除去する。この際、所定部分と言うことは半導体層150d、150n内に形成しようとする低濃度ドーピング領域152d、152n,152pの幅に該当する。
引き続き、アッシングされた感光膜パターン51"',52"',53"'をイオン注入マスクにして低濃度のn型不純物イオン(N-)を半導体層150d、150n、150p内部に注入して低濃度ドーピング領域152d、152n、152pを形成する。結局、アッシングされた感光膜パターン51"',52"',53"'の両側壁は、半導体層150d、150n、150p内に形成される低濃度ドーピング領域152d、152n、152pとチャンネル領域154d、154n、154pとの境界に実質的に整列される。低濃度のn型の不純物イオン注入には、PH3などを使うことができ、ドーズ量及びイオン注入エネルギーは各素子の特性に適するように調節する。
【００３７】
この際、PMOSの半導体層150pの両端に形成されたn型の低濃度ドーピング領域152pは、後述するPMOSのソース領域(図３の153p)及びドレーン領域(図３の155p)を形成する際に、高濃度のp型不純物イオン(P+)が注入される。すなわち、PMOSの半導体層150pの低濃度ドーピング領域152pに注入されたn型不純物イオンの注入濃度より約10倍以上の濃度を有するp型不純物イオン(P+)が注入される。このようなn型不純物イオンの注入濃度とp型不純物イオンの注入濃度との差が大きいので、PMOSに形成される低濃度ドーピング領域152pは、CMOS素子特性に影響を及ぼさない。
【００３８】
次いで、図12及び図13に示したように半導体層150d、150n、150p上に形成された感光膜パターン(図10の51"'、図11の52"'、53"')を除去した後、半導体層150d、150n、150p が形成された基板110全体を覆うようにゲート絶縁膜140を形成する。ゲート絶縁膜140は、例えば酸化ケイ素または窒化ケイ素の単一膜で構成することができ、酸化ケイ素及び窒化ケイ素が連続的に積層されている多重膜(図示せず)で構成することもできる。この際、ゲート絶縁膜140は、例えば約600〜1200Åとすることができるが、これに限定されるものではない。
【００３９】
引き続き、ゲート絶縁膜140上にアルミニウム、クロム、モリブデンまたはこれらの合金からなる単一膜または多層膜を蒸着して、ゲート用導電膜を形成する。この際、ゲート用導電膜は、例えば3200Åの厚さに形成することができるが、これに限定されず、素子特性によって多様な厚さを有しうる。
次に、ゲート用導電膜上に感光膜を形成して、スリットマスクまたはハーフトーンマスク(図示せず)を用いて写真工程で感光膜を露光及び現像して、所定形状の感光膜パターン61,62,63を形成する。感光膜パターン61,62,63は、例えば感光膜を所定の形状にパターニングした後、加熱収縮してその断面が台形になるようにすることもでき、融溶型感光膜を使って加熱して、その断面が半球型にするなど目的するところによって多様な形状を有するように形成できる。このような感光膜パターン61,62,63は、ゲート用導電膜をゲート電極にパターニングするための蝕刻マスクとして使われるだけでなく、p型不純物イオンを注入するためのイオン注入マスクとしても使うこともできる。
【００４０】
画素部のゲート用導電膜上に形成された感光膜パターン61は、第３厚さ(d3)を有する高層部61aと高層部61aの両側に隣接する第４厚さ(d4)の低層部61b、61cを含む２層構造を有する。このような感光膜パターン61の高層部61aは、半導体層150d 内に形成されるチャンネル領域154d及び低濃度ドーピング領域152dと重畳し、低層部61b、61c はそれぞれ半導体層150d内に形成されるソース領域153d及びドレーン領域155dと重畳する。
【００４１】
駆動部のゲート用導電膜上に形成された感光膜パターン62,63のうち、NMOSの半導体層150nと重畳して形成される感光膜パターン62は、第３厚さ(d3)を有する高層部62aと高層部62aの両側に隣接した第４厚さ(d4)の低層部62b、62cを含む２層構造を有し、PMOSの半導体層150pの一部と重畳する感光膜パターン63は、第３厚さ(d3)の単層構造で構成される。
２層構造の感光膜パターン62の高層部62aは、NMOSの半導体層150n内に形成されるチャンネル領域154n及び低濃度ドーピング領域152nと重畳する。また、単層構造の感光膜パターン63は、PMOSの半導体層150p内に形成しようとする最終的なチャンネル領域154pの幅によって変わる。
【００４２】
引き続き、ゲート用導電膜上に形成された感光膜パターン61,62,63を各々蝕刻マスクにしてゲート用導電膜をパターニングして、画素部ではゲートパターン120dを形成し、駆動部ではNMOSのゲートパターン120n及びPMOSのゲート電極124pを形成する。この際、ゲートパターン120d、120n及びゲート電極124pの側壁は、以後に形成される上部膜との密着性を増加させるために傾斜を有するテーパー構造に形成できる。
【００４３】
次に、前述したような結果物をイオン注入マスクとして使って、高濃度のp型不純物イオン(P+)をPMOSの半導体層150p内に注入してソース領域153p及びドレーン領域155pを形成する。画素部の半導体層150dは、上部に形成された２層構造の感光膜パターン61によって不純物イオンが注入されることが遮断され、駆動部のNMOSの半導体層150n及びPMOSの半導体層150p内に形成されるチャンネル領域154pも上部に各々形成されている２層構造の感光膜パターン62及び単層構造の感光膜パターン63によって不純物イオンが注入されることが遮断される。この際、不純物イオン注入にB2H6などを使うことができ、ドーズ量及びイオン注入エネルギーは各素子の特性に適するように調節する。
【００４４】
次いで、図14及び図15に示したように感光膜パターン(図12の61、図13の 62、63)を酸素プラズマを用いて感光膜パターン(図12の61、図13の62)の低層部(図12の 61b、61c、図13の62b、62c)が所定高さまで除去されるようにアッシングする。
引き続き、アッシングされた感光膜パターン61',62',63'を各々蝕刻マスクにしてゲートパターン(図12の120d、図13の120n)をパターニングして画素部及びNMOSのゲート電極124d、124nを形成する。この際、ゲート電極124d、124nは、ゲート電極124d、124nの下部に形成されている各半導体層150d、150n 内に形成されているチャンネル領域154d、154nと重畳して、その側壁は以後に形成される上部膜との密着性を増加させるために傾斜を有するテーパー構造に形成できる。
【００４５】
次いで、図16及び図17に示したようにゲート電極124d、124n、124p上に形成された感光膜パターン(図14の61'、図15の62'、63')を除去した後、ゲート電極124d、124n、124pが形成された基板110全体を覆うように絶縁物質を積層して第１層間絶縁膜601を形成する。
以後、第１層間絶縁膜601をマスクを利用した写真蝕刻工程にパターニングして、ソース領域153n、153p及びドレーン領域155n、155pを露出する第１コンタクトホール141n、141p及び第２コンタクトホール142n、142pを形成する。
【００４６】
次いで、図18及び図19に示したように第１層間絶縁膜601上にデータ線用導電膜を形成した後、マスクを利用した写真蝕刻工程にパターニングして、データ線(図示せず)とソース電極173d、173n、173p及びドレーン電極175d、175n、175pを形成する。ソース電極173n、173pは、第１コンタクトホール141n、141pを通じてソース領域153n、153pとそれぞれ接続され、ドレーン電極175n、175pは、第２コンタクトホール142n、142pを通じてドレーン領域155n、155pとそれぞれ接続される。
【００４７】
次いで、図20及び図21に示したように、データ線、ソース電極173d、173n、173p及びドレーン電極175d、175n、175pが形成されている第１層間絶縁膜601上に、平坦化特性に優れ感光性(photosensitivity)を有する有機物質またはプラズマ化学気相蒸着(plasma enhanced chemical vapor deposition,PECVD)で形成されるa-Si:C:O、
a-Si:O:Fなどの低誘電率絶縁物質を積層して、第２層間絶縁膜602を形成する。以後、所定のマスクを利用して、第２層間絶縁膜602を写真蝕刻工程でパターニングして、画素部のドレーン電極175dを露出する第３コンタクトホール143を形成する。
【００４８】
最後に、図２及び図３に示したように第３コンタクトホール143を含む第２層間絶縁膜602上に透明導電性物質であるインジウムチンオキシド(Indium Tin Oxide;ITO)またはインジウムジンクオキシド(Indium Zinc Oxide;IZO)などを蒸着した後、これをパターニングして画素電極190と多数の信号線を電気的に接続するための補助パッド(図示せず)を形成する。画素電極190は、第３コンタクトホール143を通じてドレーン電極175dと接続される。補助パッドは、第１層間絶縁膜601及び第２層間絶縁膜602にかけて形成されている第４コンタクトホール(図示せず)は、第１層間絶縁膜601及び第２層間絶縁膜602とゲート絶縁膜140にかけて形成されている第５コンタクトホール(図示せず)を通じて各々データ線及びゲート線に電気的に接続されている連結部と接続する。
【００４９】
以下、本発明の他の実施形態による薄膜トランジスタ基板の製造方法を説明する。本発明の他の実施形態による薄膜トランジスタ基板の製造方法は、画素部のゲート電極と駆動部のNMOSのゲート電極が各々の半導体層内に形成されるチャンネル領域と重畳するように形成するということを除いては、本発明の一実施形態による薄膜トランジスタ基板の製造方法と同一なので、図４〜図11、図22〜図31を参照して、本発明の一実施形態との差を中心に説明する。図22、図24、図26、図28及び図30は、本発明の他の実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図であり、図23、図25、図27、図29及び図31は、本発明の他の実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【００５０】
まず、図６〜図11に示したような工程により、透明絶縁基板110上に遮断膜111が形成されており、画素部及び駆動部のNMOSの遮断膜111上には、チャンネル領域154d、154nの両側に各々n型の不純物イオンが低濃度で注入されている低濃度ドーピング領域152d、152nが形成されており、このような低濃度ドーピング領域152d、152nとそれぞれ接続してn型の不純物イオンが高濃度で注入されているソース領域153d、153n及びドレーン領域155d、155nをそれぞれ含む半導体層150d、150nが形成されている。
【００５１】
また、駆動部のPMOSの遮断膜111上には、チャンネル領域154pの両側にそれぞれp型の不純物イオンが高濃度で注入されているソース領域153p及びドレーン領域155pが形成されており、このようなソース領域153p及びドレーン領域155pとそれぞれ接続してn型の不純物イオンが低濃度でドーピングされている低濃度ドーピング領域152pを含む半導体層150pが形成されている。
【００５２】
次いで、図22に示したように半導体層150d、150n、150pが形成された基板110全体を覆うようにゲート絶縁膜140及びゲート用導電膜を順に形成する。
続いて、ゲート用導電膜導上に感光膜を形成して、スリットマスクまたはハーフトーンマスク(図示せず)を用いて写真工程で感光膜を露光及び現像して、所定形状の感光膜パターン71,72,73を形成する。
【００５３】
画素部のゲート用導電膜上に形成された感光膜パターン71は、第３厚さ(d3)を有する高層部71aと高層部71aの両側に隣接した第４厚さ(d4)の低層部71b、71cを含む２層構造を有する。このような感光膜パターン71の高層部71aは、半導体層150d内に形成されるチャンネル領域154dと重畳して、低層部71b、71cはそれぞれ半導体層150d 内に形成される低濃度ドーピング領域152d、ソース領域153d及びドレーン領域155dと重畳する。
【００５４】
駆動部のゲート用導電膜上に形成された感光膜パターン72,73のうち、NMOSの半導体層150nと重畳して形成される感光膜パターン72は、第３厚さ(d3)を有する高層部72aと高層部72aの両側に隣接した第４厚さ(d4)の低層部72b、72cを含む２層構造を有し、PMOSの半導体層150pの一部と重畳する感光膜パターン73は、第３厚さ(d3)を有する高層部を含む単層構造を有する。２層構造の感光膜パターン72の高層部72aは、NMOSの半導体層150n内に形成されるチャンネル領域154nと重畳して、低層部72b、72cはそれぞれ半導体層150n内に形成される低濃度ドーピング領域152n、ソース領域153n及びドレーン領域155nと重畳する。また、単層構造の感光膜パターン63は、PMOSの半導体層150p内に形成しようとする最終的なチャンネル領域154pの幅によって変わる。
【００５５】
続いて、ゲート用導電膜上に形成された感光膜パターン71,72,73を蝕刻マスクにしてゲート用導電膜をパターニングして、画素部ではゲートパターン120dを形成し、駆動部ではNMOSのゲートパターン120n及びPMOSのゲート電極124pを形成する。この際、ゲートパターン120d、120n及びゲート電極124pの側壁は、以後に形成される上部膜との密着性を増加させるために傾斜を有するテーパー構造に形成できる。
【００５６】
次に、前述したような結果物をイオン注入マスクとして使って、高濃度のp型不純物イオン(P+)をPMOSの半導体層150pに注入してソース領域153pとドレーン領域153pとを形成する。
次いで、図24及び図25に示したように感光膜パターン(図22の71、図23の72、73)を酸素プラズマを用いて感光膜パターン(図22の71、図23の72)の低層部(図22の 71b、71c、図23の72b、72c)が所定高さまで除去されるようにアッシングする。
【００５７】
続いて、アッシングされた感光膜パターン71',72',73'をそれぞれ蝕刻マスクとして使って、ゲートパターン(図22の120d、図23の120n)をパターニングして画素部及びNMOSのゲート電極125d、125nを形成する。この際、ゲート電極125d、125nは、ゲート電極125d、125nの下部に形成されている各半導体層150d、150n内に形成されているチャンネル領域154d、154nと重畳して、その側壁は以後に形成される上部膜との密着性を増加させるために傾斜を有するテーパー構造に形成できる。
【００５８】
次いで、図26及び図27に示したように感光膜パターン(図24の71'、図25の 72'、73')が除去されたゲート電極125d、125n、124p上に第１層間絶縁膜601を形成した後、第１コンタクトホール141n、141p及び第２コンタクトホール142n、142pを形成する。
次いで、図28及び図29に示したように第１層間絶縁膜601上にデータ用導電膜を形成した後、これをパターニングしてデータ線(図示せず)と第１コンタクトホール141n、141pを通じてソース領域153n、153pと電気的に接続されるソース電極173d、173n、173p及び第２コンタクトホール142n、142pを通じてドレーン領域155n、155pと電気的に接続されるドレーン電極175d、175n、175pを形成する。
【００５９】
次いで、図30及び図31に示したようにデータ線、ソース電極173d、173n、173p及びドレーン電極175d、175n、175pが形成されている第１層間絶縁膜601上に第２層間絶縁膜602を形成した後、これをパターニングして画素部のドレーン電極175dを露出する第３コンタクトホール143を形成する。
最後に、図４及び図５に示したように第３コンタクトホール143を含む第２層間絶縁膜602上にインジウムチンオキシドまたはインジウムジンクオキシドなどを蒸着した後、これをパターニングして画素電極190と多数の信号線を電気的に接続するための補助パッド(図示せず)を形成する。
【００６０】
本明細書では、画素部及びNMOSの半導体層の低濃度ドーピング領域、ソース領域及びドレーン領域には、n型不純物イオンを注入して、PMOSの半導体層のソース領域及びドレーン領域には、p型不純物イオンを注入する場合について説明したが、これは例示的なものに過ぎず、各々反対の導電型不純物イオン、すなわちp型不純物イオンを注入する場合についても適用可能であるということは言うまでもない。
【００６１】
以上、添付された図面を参照して、本発明の実施形態を説明したが、当業者ならば本発明がその技術的思想や必須な特徴を変更せずとも、他の具体的な形態に実施できるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないと理解せねばならない。
【産業上の利用可能性】
【００６２】
本発明の薄膜トランジスタ基板の製造方法は、工程単純化を通じる収率の改善及び原価節減に效果的であり、また、GOLDD構造の薄膜トランジスタ製造工程において追加工程を省略できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態による薄膜トランジスタ基板の概略構成図である。
【図２】本発明の一実施形態による薄膜トランジスタ基板での画素部の断面図である。
【図３】本発明の一実施形態による 薄膜トランジスタ基板でのPMOSとNMOSを有するCMOS素子の構造を示した駆動部の断面図である。
【図４】本発明の他の実施形態による薄膜トランジスタ基板での画素部の断面図である。
【図５】本発明の他の実施形態による薄膜トランジスタ基板でのPMOSとNMOSを有するCMOS素子の構造を示した駆動部の断面図である。
【図６】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図７】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図８】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図９】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図１０】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図１１】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図１２】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図１３】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図１４】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図１５】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図１６】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図１７】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図１８】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図１９】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図２０】本発明の一実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図２１】本発明の一実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図２２】本発明の他の実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図２３】本発明の他の実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図２４】本発明の他の実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図２５】本発明の他の実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図２６】本発明の他の実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図２７】本発明の他の実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図２８】本発明の他の実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図２９】本発明の他の実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【図３０】本発明の他の実施形態による薄膜トランジスタ基板の画素部の各段階別工程の中間構造物の断面図である。
【図３１】本発明の他の実施形態による薄膜トランジスタ基板の駆動部の各段階別工程の中間構造物の断面図である。
【符号の説明】
【００６４】
１１０：基板                             １５０d,１５０n,１５０p：半導体層
１５０n：低濃度ドーピング領域            １５３d,１５３n,１５３p：ソース領域
１５４d,１５４n,１５４p：チャンネル領域  １５５d,１５５n,１５５p：ドレーン領域
１４０：ゲート絶縁膜
【図１】
0005399608.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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