(57)【特許請求の範囲】
【請求項１】
集積回路相変化メモリセルの操作方法であって、
前記相変化メモリの単一ビットセルの一部に第一抵抗状態を誘導すると共に、前記相変化メモリの単一ビットセルの他部に前記第一抵抗状態と区別できる第二抵抗状態を誘導することによってデータを書き込み、前記第一抵抗状態が第一温度硬化形態を有する結晶相活性領域に対応し、前記第二抵抗状態が前記第一抵抗状態よりも高い抵抗を有し、最小抵抗を有し、且つ第二形態を有する結晶相活性領域に対応する工程と、
前記第一及び前記第二抵抗状態を検出することによって、相変化メモリの単一ビットセル内のデータを読む工程と、
前記相変化メモリの単一ビットセルを第一抵抗状態から、第二抵抗状態より高い抵抗を有する第三抵抗状態に変化させる工程と、
を含むことを特徴とする集積回路相変化メモリセルの操作方法。
【請求項２】
前記第一抵抗状態を誘導する工程は、第一エネルギー量を有する電流パルスを印加することを含み、
前記第二抵抗状態を誘導する工程は、第二エネルギー量を有する電流パルスを印加することを含み、
前記第一エネルギー量は、前記第二エネルギー量よりも大きい、
ことを特徴とする請求項１に記載の集積回路相変化メモリセルの操作方法。
【請求項３】
前記第一形態と前記第二形態は、異なる化学量論を有することを特徴とする請求項１に記載の集積回路相変化メモリセルの操作方法。
【請求項４】
前記第一形態と前記第二形態は、前記セルの活性領域内に異なる結晶粒径を有し、
前記第一形態の粒径は、前記第二形態の粒径より大きくなることを特徴とする請求項１に記載の集積回路相変化メモリセルの操作方法。
【請求項５】
前記第一形態と前記第二形態は、異なる化学量論を有し、前記セルの活性領域内に異なる結晶粒径を有し、
前記第一形態の粒径は、前記第二形態の粒径より大きくなることを特徴とする請求項１に記載の集積回路相変化メモリセルの操作方法。
【請求項６】
前記相変化メモリは、基本相変化メモリ材料を含み、
該基本相変化メモリ材料は、誘電体をドープしたＧｅｘＳｂｙＴｅｚを含んでいることを特徴とする請求項１に記載の集積回路相変化メモリセルの操作方法。
【請求項７】
前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記基本相変化メモリ材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むこと特徴とする請求項６に記載の集積回路相変化メモリセルの操作方法。
【請求項８】
前記第二抵抗状態は、電流パルスによらずに前記活性領域を相変化材料の初期形態から変化させるために発生することを特徴とする請求項１に記載の集積回路相変化メモリセルの操作方法。
【請求項９】
集積回路相変化メモリの単一ビットセルを含む集積回路相変化メモリへのデータ読み込み方法であって、
第一及び第二抵抗状態を感知することによって、前記相変化メモリの単一ビットセルに前記データを読み取り、
前記第一抵抗状態が第一粒径を有する結晶相活性領域に対応し、
前記第二抵抗状態が第二粒径を有する結晶相活性領域に対応し、
前記第二粒径は、前記第一粒径より小さく、
前記相変化メモリの単一ビットセルを第一抵抗状態から、第二抵抗状態より高い抵抗を有する第三抵抗状態に変化させる、
ことを特徴とする集積回路相変化メモリへのデータ読み込み方法。
【請求項１０】
前記相変化メモリは、基本化学量論を有する相変化材料を含み、
前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記相変化材料の活性領域における化学量論が、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する化学量論的な組み合わせに変化することを含む、ことを特徴とする請求項９に記載の集積回路相変化メモリへのデータ読み込み方法。
【請求項１１】
前記相変化メモリは、基本相変化メモリ材料を含み、
該基本相変化メモリ材料は、誘電体をドープしたＧｅｘＳｂｙＴｅｚを含んでいることを特徴とする請求項９に記載の集積回路相変化メモリへのデータ読み込み方法。
【請求項１２】
前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記基本相変化メモリ材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項１１に記載の集積回路相変化メモリへのデータ読み込み方法。
【請求項１３】
選択されたセルに低抵抗状態と高抵抗状態を誘導することによって、前記集積回路相変化メモリにデータセットをコーディングする工程と、
前記コーディングする工程の後、基板上に集積回路の相変化メモリを取り付け、低抵抗状態を有するセルが第一抵抗状態を有し、高抵抗状態を有するセルが第二抵抗状態を有する工程と、を含むことを特徴とする請求項９に記載の集積回路相変化メモリへのデータ読み込み方法。
【請求項１４】
集積回路相変化メモリを含む集積回路の製造方法であって、
前記集積回路相変化メモリの一部の相変化メモリの単一ビットセルにより低い抵抗状態、及び前記集積回路相変化メモリの他部の相変化メモリの単一ビットセルにより高い抵抗状態を誘導することによって、前記集積回路相変化メモリにデータセットをコーディングする工程と、
前記コーディングする工程の後、基板上に集積回路相変化メモリを取り付ける工程と、
前記取り付ける工程の後、第一及び第二抵抗状態を感知することによって、前記データセットを読み取り、前記第一及び第二抵抗状態は、それぞれより低い抵抗状態及びより高抵抗状態に対応する工程と、
前記第一抵抗状態のセルを第二抵抗状態より高い抵抗を有する第三抵抗状態に変化させ、前記第二抵抗状態のセルを第四抵抗状態に変化させる工程と、
を含むことを特徴とする集積回路の製造方法。
【請求項１５】
前記基板上に集積回路相変化メモリを取り付ける工程は、半田接合を含むことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項１６】
前記基板上に集積回路相変化メモリを取り付ける工程は、前記集積回路相変化メモリを熱サイクルに曝すことを含むことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項１７】
前記基板上に集積回路相変化メモリを取り付けた後、前記第一抵抗状態は第一結晶粒径を有する結晶相活性領域に対応し、
前記第二抵抗状態は第二粒径を有する結晶相活性領域に対応し、
前記第二粒径は前記第一粒径より小さいことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項１８】
前記相変化メモリは、基本化学量論を有する相変化材料を含み、
前記第一抵抗状態を誘導する工程は、電流パルスを印加することにより、前記相変化材料の活性領域における化学量論が、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する化学量論的な組み合わせに変化することを含む、ことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項１９】
前記相変化メモリは、基本相変化メモリ材料を含み、
該基本相変化メモリ材料は、誘電体をドープしたＧｅｘＳｂｙＴｅｚを含んでいることを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項２０】
前記より低い抵抗状態を誘導する工程は、電流パルスを印加することにより、前記基本相変化メモリ材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項１９に記載の集積回路の製造方法。
【請求項２１】
前記基板上に集積回路相変化メモリを取り付けた後、前記第一抵抗状態は、抵抗範囲に対応し、
該抵抗範囲は、最大抵抗を有し、
該最大抵抗は、前記第三及び前記第四抵抗状態に対応する抵抗範囲の最小抵抗値より小さいことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項２２】
前記より高い抵抗状態を誘導する工程は、基板上に集積回路相変化メモリを取り付ける前に、前記対応するセルの活性領域におけるアモルファス相を形成することを含むことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項２３】
前記第三抵抗状態を誘導する工程は、前記対応するセルの活性領域におけるアモルファス相を形成することを含み、
前記第四抵抗状態を誘導する工程は、前記対応するセルの前記活性領域における結晶相を形成することを含むことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項２４】
前記より高い抵抗状態を誘導する工程は、前記対応するセルの活性領域における結晶相を形成することを含み、
前記第三抵抗状態を誘導する工程は、前記対応するセルの活性領域におけるアモルファス相を形成することを含むことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項２５】
前記より低い抵抗状態を誘導する工程は、第一大きさと第一持続期間を有する電流パルスを印加することを含み、
前記より高い抵抗状態を誘導する工程は、第二大きさと第二持続期間を有する電流パルスを印加することを含み、
前記第一持続期間は前記第二持続期間より長いことを特徴とする請求項１４に記載の集積回路の製造方法。
【請求項２６】
前記第一大きさと前記第二大きさは、活性領域におけるアモルファス相を誘導するように印加された大きさより低いことを特徴とする請求項２５に記載の集積回路の製造方法。
【請求項２７】
前記第一大きさは、活性領域におけるアモルファス相を誘導するように印加された大きさより低く、
前記第二大きさは、活性領域におけるアモルファス相を十分に誘導することを特徴とする請求項２５に記載の集積回路の製造方法。
【請求項２８】
集積回路相変化メモリを含む集積回路であって、
格納されたデータセットが含まれ、前記データセットが、配列における一部の相変化メモリの単一ビットセルが有する第一抵抗状態、及び前記配列における他部の相変化メモリの単一ビットセルが有する第二抵抗状態によって表され、前記第一抵抗状態が第一温度硬化形態を有する結晶相活性領域に対応し、前記第二抵抗状態が第一温度硬化形態とは異なる形態を有する結晶相活性領域に対応する、単一ビット配列の相変化メモリセルと、
前記第一及び前記第二抵抗状態に応じて、前記配列に結合され、前記配列におけるデータ値を感知する感知回路と、
前記感知回路を使用し前記データセットを読み取るプロセスを実行し、前記配列に配置されるように結合され、前記相変化メモリの単一ビットセルを第一抵抗状態から第二抵抗状態より高い抵抗を有する第三抵抗状態に変化させる制御回路及びバイアス回路と、
を含むことを特徴とする集積回路。
【請求項２９】
前記相変化メモリは、基本化学量論を有する相変化材料を含み、
前記制御回路及びバイアス回路は、電流パルスを印加するように配置され、前記相変化材料の活性領域における化学量論が、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する化学量論的な組み合わせに変化することを含む、ことを特徴とする請求項２８に記載の集積回路。
【請求項３０】
前記相変化メモリは、基本相変化メモリ材料を含み、
該基本相変化メモリ材料は、誘電体をドープしたＧｅｘＳｂｙＴｅｚを含んでいることを特徴とする請求項２８に記載の集積回路。
【請求項３１】
前記制御回路及びバイアス回路は、電流パルスを印加することにより、前記第一抵抗状態を誘導するように配置され、前記基本相変化メモリ材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項３０に記載の集積回路。
【請求項３２】
相変化メモリの単一ビットセルの配列と、
第一モード及び第二モードを有する前記配列に結合され、前記第一モードが第一及び第二抵抗状態に応じて、前記配列におけるデータ値を感知し、前記第二モードが第三及び第四抵抗状態に応じて、前記配列におけるデータ値を感知する感知回路と、
転移プロセスを実行するように配置された前記配列に結合され、前記第一及び前記第二抵抗状態を感知することによって、前記感知回路で前記第一モードにおけるデータセットを読み取り、前記感知回路で前記第二モードにおける前記データセットを読めるように、前記第一抵抗状態の相変化メモリの単一ビットセルを第二抵抗状態よりも高い抵抗を有する前記第三抵抗状態に変化させ、前記第二抵抗状態の相変化メモリの単一ビットセルを前記第四抵抗状態に変化させ、アドレス指定する相変化メモリの単一ビットセルに前記第三及び前記第四抵抗状態を誘導することにより、前記配列におけるデータを書き込むための書き込むプロセスを実行し、前記感知回路で前記第三及び前記第四抵抗状態を誘導することにより、前記感知回路で前記第二モードに前記配列におけるデータを読み取るための読み取るプロセスを実行する制御回路及びバイアス回路と、
を含むことを特徴とする集積回路。
【請求項３３】
前記集積回路は、データセットを含み、該データセットは、前記配列における一部の相変化メモリの単一ビットセルが有する第一抵抗状態、及び前記配列における他部の相変化メモリの単一ビットセルが有する第二抵抗状態によって表されることを特徴とする請求項３２に記載の集積回路。
【請求項３４】
前記相変化メモリは、基本化学量論を有する相変化材料を含むメモリ素子を含み、
前記第一抵抗状態には、セルの活性領域が化学量論的な組み合わせを有し、
前記化学量論的な組み合わせは、前記基本化学量論の前記相変化材料の結晶相抵抗がより低い結晶相抵抗を有する、ことを特徴とする請求項３２に記載の集積回路。
【請求項３５】
前記相変化メモリは、基本相変化メモリ材料を含み、
該基本相変化メモリ材料は、誘電体をドープしたＧｅｘＳｂｙＴｅｚを含んでいることを特徴とする請求項３２に記載の集積回路。
【請求項３６】
前記制御回路及びバイアス回路は、電流パルスを印加することにより、前記第一抵抗状態を誘導するように配置され、前記基本相変化メモリ材料の活性領域における化学量論が、アンチモン濃度の増加を有する化学量論的な組み合わせに変化することを含むことを特徴とする請求項３５に記載の集積回路。
【請求項３７】
前記第一抵抗状態は、抵抗範囲に対応し、
該抵抗範囲は、最大抵抗を有し、
該最大抵抗は、前記第三及び前記第四抵抗状態に対応する抵抗範囲の最小抵抗値より小さいことを特徴とする請求項３２に記載の集積回路。
【請求項３８】
前記第二抵抗状態は、アモルファス相を有するセルの活性領域であることを特徴とする請求項３２に記載の集積回路。
【請求項３９】
前記第二抵抗状態は、アモルファス相を有するセルの活性領域であり、
前記第四抵抗状態は、結晶相を有するセルの活性領域であることを特徴とする請求項３２に記載の集積回路。
【請求項４０】
前記第二抵抗状態を誘導することは、前記対応するセルの活性領域における結晶相を形成することを含み、
前記第三抵抗状態を誘導することは、前記対応するセルの活性領域におけるアモルファス相を形成することを含むことを特徴とする請求項３２に記載の集積回路。
【請求項４１】
前記制御回路及びバイアス回路は、第一大きさと第一持続期間を有する電流パルスを印加することにより前記第一抵抗状態を誘導し、第二大きさと第二持続期間を有する電流パルスを印加することにより前記第二抵抗状態を誘導し、
前記第一持続期間は前記第二持続期間より長いことを特徴とする請求項３２に記載の集積回路。
【請求項４２】
前記第一大きさと前記第二大きさは、活性領域におけるアモルファス相を誘導するように印加された大きさより低いことを特徴とする請求項４１に記載の集積回路。
【請求項４３】
前記第一大きさは、活性領域におけるアモルファス相を誘導するように印加された大きさより低く、
前記第二大きさは、活性領域におけるアモルファス相を十分に誘導することを特徴とする請求項４１に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリに関し、特に、二つ以上の抵抗状態を有する相変化メモリに関する。
【背景技術】
【０００２】
相変化メモリの材料としては、例えばカルコゲナイド系に基づく材料及び同類の材料であり、集積回路のレベルに適する電流を使用することにより、アモルファス相と結晶相との間に、状態を変化できる。一般のアモルファス相は、一般の結晶相よりも高い電気抵抗を有しており、結晶相は、直ちに検出されてデータを示せる。これらの特質により、プログラム可能な抵抗材料を使用して、不揮発性メモリ回路を形成することに興味が持たれ、不揮発性メモリ回路は、ランダム‐アクセスで読み取ることができる。
【０００３】
アモルファス相から結晶相に変化することは、一般的にはより低い電流の作動である。一般的には、設定作動のための電流パルスは、その振幅がセルにおける活性領域を十分に溶融することができないが、活性領域を転移温度に加熱することにより、アモルファス相の変化材料は、この温度で結晶固相に変化する傾向がある。結晶相からアモルファス相に変化することは、一般的にはより高い電流の作動であり、短い高電流密度パルスが含まれていることで結晶構造を溶融又は破壊する。リセットパルスは、一般的には短持続期間及び迅速立ち下がり時間を有するため、相変化材料を迅速に冷却させ、相変化過程を急冷して、相変化材料の少なくとも一部がアモルファス固相に安定化することができる。セル内にある相変化材料素子のサイズおよび／または電極と相変化材料との間の接触面積を減少することにより、リセットする必要な電流の大きさを低減することができ、そのため、より低い絶対電流値を使用し、相変化材料の素子を介してより高い電流密度を得る。
【０００４】
相変化メモリに応用する上での１つの制限は、相転移（ｐｈａｓｅ  ｔｒａｎｓｉｔｉｏｎｓ）が熱によって引き起こされるという事実に起因している。したがって、チップは、環境での熱により、データ及び信頼性の損失が発生する可能性がある。
【０００５】
また、チップは、熱の環境に曝さないようにして使用するという制限があるため、他の技術応用には制限を発生させる。特に、チップは、熱サイクルに関する表面実装操作（ｓｕｒｆａｃｅ  ｍｏｕｎｔ  ｏｐｅｒａｔｉｏｎ）または他の実装プロセスで、基板の回路（たとえば、パッケージ基板、またはプリント回路基板など）に電気的に接続されて実装される。たとえば、表面実装操作については、通常、半田のリフロー工程を含み、半田を構成する合金の融点温度（または共融点）にアセンブリー（チップを含む）が加熱される必要がある。他の実装プロセスも熱サイクルに関し、チップが高温環境に曝される。これにより、セルにある材料の抵抗値を変化させ、セルはもはやプログラムとして読み込むことができない。
【０００６】
このような理由に基づいて、従来の相変化メモリチップは、実装プロセスの前に格納されるデータセットを保持することができない。故に、ボードメーカーは、回路基板の組立の後、または、回路基板を含むシステムの組立の後、チップ上に任意のコードを格納する必要がある。このため、様々な用途では、相変化メモリデバイスが、他のタイプの非揮発性メモリよりも望ましくない。
【０００７】
従って、極端な操作環境で使用可能な相変化メモリチップを提供することが望ましい。基板またはアセンブリーの組立の間に起こる熱サイクルに、データを保持するプロセスを使用することにより、回路基板上に実装する前に、コーディングすることができる相変化メモリチップを提供することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、例えば取り付け工程に係る半田付け及び高温環境での熱事象を通じても、データを保持することができる相変化メモリデバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
集積回路は、格納されたデータセットが含まれている単一ビットの配列・相変化メモリセルを含む。前記データセットは、前記配列における一部のメモリセルが有する第一抵抗状態、及び前記配列における他部のメモリセルが有する第二抵抗状態によって表される。前記第一抵抗状態が第一温度硬化形態を有する結晶相活性領域に対応し、前記第二抵抗状態は、第二形態を有する結晶相活性領域が提供する最小抵抗を有する。ここで使用される用語“形態”は、メモリ材料の構造と化学量論に言及され、前記メモリ材料は、メモリ素子の活性領域に応用されたエネルギーに応じて、局所的に変更することができる。したがって、第一温度硬化形態と第二形態とは、１つ又はそれより多い粒径、相変化材料の化学量論、添加剤の濃度、添加剤の分離、または活性領域における抵抗の変化に寄与する他の特性によって異なる。前記第一温度硬化形態は、結晶相であり、前記第二形態よりも高いエネルギー電流パルスによって誘導され、セルの相変化材料がアモルファス相からの相転移を結晶相に引き起こす熱応力下で、前記第二形態よりも低い抵抗を保持することができる。また、温度硬化形態は、その抵抗を減少せず、且つ熱事象に応じて所定量以上の抵抗を増加しない構造を有することができる。前記第二形態は、結晶相であり、低エネルギーで誘発され、セルの相変化材料がアモルファス相からの相転移を結晶相に引き起こす熱応力下で、前記第一形態よりも高い抵抗を保持することができる。
【００１０】
第一形態は、相対的に長い持続期間と緩慢な立ち下がり時間を有するセットパルスを使用して誘導することができる。セットパルスは、振幅と持続期間を有し、形態変化を引き起こすためのエネルギーを十分に提供する。第二形態は、典型的なセットパルスを使用し、結晶相の形成可能な立ち下がり時間で誘導することができると同時に、不十分なエネルギーを有して、より低く、第一抵抗状態を引き起こさない。
【００１１】
相変化メモリを操作するための方法は、メモリ内のセルの一部に、より低い抵抗状態を誘導し、メモリ内のセルの他部に、より高い抵抗状態を誘導する。より低い抵抗状態は、第一形態に対応している。より高い抵抗状態は、第二形態に対応している。
【００１２】
プレコーディング（ｐｒｅ−ｃｏｄｉｎｇ）を有する集積回路相変化メモリを含む回路を製造するための方法は、メモリ内の一部のセルに、より低い抵抗状態を誘導し、メモリ内の他部のセルに、より高い抵抗状態を誘導することによって、前記集積回路相変化メモリにデータセットをコーディングする。プロセスは、データセットをコーディングした後、基板上に前記集積回路相変化メモリを取り付けることを含む。前記集積回路相変化メモリを取り付けた後、プロセスは、第一及び第二抵抗状態を検出することによって、前記データセットを読み、前記第一及び第二抵抗状態は、集積回路を取り付けた熱事象の後、それぞれより低い抵抗状態及びより高い抵抗状態に対応することを含む。特定の応用に応じて、実行できるプロセスは、前記第一抵抗状態のセルを前記第三抵抗状態に変化させ、前記第二抵抗状態のセルを前記第四抵抗状態に変化させる。第一及び第二抵抗状態は、半田接合または他の熱サイクルプロセスを含む取り付け工程の後に、感知マージン（ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）を維持する。第三および第四抵抗状態は、より高速とより低電力を使用する時、転移（ｔｒａｎｓｉｔｉｏｎ）が発生する能力があり、集積回路相変化メモリを含む回路の任務機能に適用される。このプロセスを支援するために、集積回路は、相変化メモリセルの配列を含み、第一及び第二モードで操作可能な感知回路を有する。第一モードは、プレコーディングに使用され、第一及び第二抵抗状態に応じて、配列内のデータ値を感知するように使用される。第二モードは、デバイスの操作中に使用され、第三および第四抵抗状態に応じて、配列内のデータ値を感知するように使用される。制御回路及びバイアス回路は、前記配列に結合され、プレコーディング抵抗状態から操作モードの抵抗状態に変更するための転移プロセスを実行するように配置される。プロセスは、第一及び第二抵抗状態を感知することによって、第一モードに感知回路でデータセットを読み、前記感知回路で前記第二モードに前記データセットを読めるように、前記第一抵抗状態のセルを前記第三抵抗状態に変化させ、前記第二抵抗状態のセルを前記第四抵抗状態に変化させ、その後、前記データセットは、第二モードに前記感知回路で読むことができる。また、制御回路及びバイアス回路の制御下で実行されるプロセスは、アドレス指定するセルに前記第三及び前記第四抵抗状態を誘導することにより、前記配列におけるデータを書き込むための書き込むプロセスと、第二モードに感知回路で配列内のデータを読み取るための読み取るプロセスと、を含む。転移プロセスの前に、集積回路は、プレコーディングされたデータセットを含み、前記データセットは、配列内の一部の第一抵抗状態を有するメモリセル及び配列内の他部の第二抵抗状態を有するメモリセルで表される。
【００１３】
集積回路相変化メモリに使用されるように形成された相変化材料は、基本化学量論を有する。メモリセルにおいてより低い抵抗状態を誘導するためのプロセスは、電流パルスを印加することを含み、セルの活性領域における化学量論の変化を引き起こし、基本材料より低い結晶相抵抗を有する結晶相抵抗の組み合わせになる。より低い抵抗状態を誘導するために使用されるパルスは、その振幅が活性領域を溶融させるためのしきい値より低く、その持続期間が活性領域の化学量論を十分に変化させることができる。例えば、基本相変化材料は、誘電体を添加したＧｅｘＳｂｙＴｅｚ（Ｇｅ２Ｓｂ２Ｔｅ５等）を含み、電流パルスを誘導することで、より低い抵抗状態を引き起こし、セルの活性領域における化学量論を増加させたアンチモン（Ｓｂ）濃度を有する組み合わせに変化させる。より低い抵抗状態は、基本化学量論に近い化学量論を有する同様のセルの抵抗より低い抵抗を持つことができ、例えば変化を誘導するプロセスを経ていないセルに遭う。ここで使用される用語“化学量論”は、ボリューム測定可能な相変化材料にある２つまたはそれ以上の物質の間に原子濃度の定量的関係に言及され、たとえば、エネルギー分散型Ｘ線分析（ＥＤＸ）、またはそれと同等の技術を使用することができる。また、以上に説明したように、より低い抵抗状態の粒径がより大きくて、セルのより低い抵抗に寄与することができる。
【００１４】
不十分なエネルギーを有して典型的なセットパルスを使うと、より低く、第一抵抗状態を引き起こさないが、プレコーディングプロセスで使用されるより高い抵抗状態を誘導することができる。プレコーディングプロセスで使用されるより高い抵抗状態は、立ち下がり時間を有するリセットパルスを使って誘導することができ、前記立ち下がり時間は、結晶相への転移を防止でき、より低く、第一抵抗状態の形成を示す。
【００１５】
パルスを印加し、セルの活性領域におけるアモルファスを誘導することによって、プレコーディングされたセルが第一抵抗状態からより高い抵抗状態の第三抵抗状態に変化することを誘導できる。パルスを印加し、セルの活性領域における結晶相を誘導することによって、プレコーディングされたセルが第二抵抗状態から中間抵抗状態の第四抵抗状態に変化することを誘導できる。
【００１６】
ここで説明した技術によって、相変化メモリ集積回路をシステムに応用することができる。前記システムは、不揮発性メモリに依存して構成データ、コンピュータプログラムなどを格納し、一般的には、プレコーディング可能なＮＯＲフラッシュ装置を使って実行する。したがって、相変化メモリ集積回路は、システムに”デザイン−イン”（ｄｅｓｉｇｎｅｄ  ｉｎ）することができ、組み立てられた組み込みシステムがプログラムされるために、製造ラインを変更するための仕様を確立する必要がなく、追加費用を必要とせずにこのようなプログラミングプロセスを実行することができる。
【００１７】
ここに記載された“温度硬化形態”も、多くの集積回路に応用されるための一回のみ書込可能なヒューズとして使用することができ、例えばメモリ配列、チップ署名、チップオプションコーディングなどのための重複コーディングである。
【００１８】
ここで説明した技術は、相変化メモリ集積回路をより過酷な環境下で使用するシステムに用いることができる。
【００１９】
ここで説明した技術のほかの見地と利点は、図面、明細書及び特許請求の範囲を参照として、以下のように記載されている。
【発明の効果】
【００２０】
本発明は、極端な操作環境で使用可能な相変化メモリチップを提供する。又、本発明は、基板またはアセンブリーの組立の間に起こる熱サイクルに、データを保持するプロセスを使用することにより、回路基板上に実装する前に、コーディングすることができる相変化メモリチップを提供する。
【発明を実施するための形態】
【００２１】
以下のように、本発明を実施例に基づいて詳述するが、あくまでも例示であって、本発明の範囲はこれらの実施形態に限定されない。本発明の範囲は、特許請求の範囲に記載されており、さらに特許請求の範囲の記載と均等な意味及び範囲内での全ての変更を含んでいる。本発明の目的を達成するために、本発明の実施例による技術方案を以下に説明する。
【００２２】
図１は、回路基板上やその他の基板上に半導体チップの組立ての段階を示す図である。この例では、所望チップの選択として、例えばマイクロコントローラユニットＭＣＵ１２、相変化メモリＰＣＭ１４（そのうちの少なくとも一部がコードや他のデータセットを格納するために使用することができる）、ランダムアクセスメモリＲＡＭ１６、及び入力／出力Ｉ／Ｏデバイス１８は、回路基板を含む電子製品に”デザイン−イン”（ｄｅｓｉｇｎｅｄ  ｉｎ）することができる。一つ又はそれより多い選択されたチップにある非揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）は、メーカーによってプログラムされることができ、矢印１１で示されるように、例えばそれぞれのチップを包装前又は包装後に、プログラム及びテストシステムを使ってプログラムする。この例では、取り付ける前（ｐｒｅ−ｍｏｕｎｔｉｎｇ）のコーディングプロセスを実行して、ＰＣＭ１４がプログラムされて、コーディングされたＰＣＭ１４´を製造する。また、他のチップでのコーディングのいずれかが、この技術フィールド内の特定な使用に適したコーディングされたチップ１２´、１４´、１６´、１８´の結合を産するために、この段階で実施することができる。その後、コーディングされたチップは、矢印１３で示すように、回路基板１５（たとえば、マザーボード）や他の基板に取り付けられる。チップを基板に取り付ける工程には、チップを加熱する熱サイクルを必要とする。熱サイクルには、コーディングされたＰＣＭのメモリセルが、相変化メモリ材料の固相変化の転移温度より高い温度に上げられることができる。また、ＳＯＣデバイス（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）として知られているいくつかの実施形態では、相変化メモリ配列及び他の回路を含む単一チップは、図１に示すように四つのデバイスの代わりに使用することができる。
【００２３】
以下により詳細に説明したように、この例では、コーディングされたＰＣＭは、より低い第一抵抗状態及びより高い第二抵抗状態を使用して、データセットを格納するように構成され、ここで、取り付け工程で起こる熱サイクルの間に、より高い抵抗状態がより低い抵抗状態に転移していない。
【００２４】
必要に応じて、取り付けるプロセスで起こる熱サイクルの後、コーディングされたＰＣＭは、転移プロセスを受けさせることができ、好ましくは、オンチップ制御回路（ｏｎ−ｃｈｉｐ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）を使用して、第一抵抗状態のセルを第三抵抗状態に変化させ、第二抵抗状態のセルを第四抵抗状態に変化させることにより、取り付けた後のコーディング状態では、コーディングされたＰＣＭ１４’を形成する。第三および第四抵抗状態間の転移は、データをメモリに書き込むように使用され、セットとリセットパルスを使って誘導することができ、セットとリセットパルスは、セル内の活性領域に急速な相変化を誘発し、前記セルは、電子製品の任務機能でのＰＣＭチップの操作に適する。取り付ける前のプロセスでの第一抵抗状態を誘導するためのプロセスは、ここに説明する。前記プロセスは、一つ又はそれより多い“長いセット”（ｌｏｎｇ  ｓｅｔ）パルスを印加して、セル内により低い抵抗状態を発生させることを含んでいる。取り付ける前のプロセスでの第二抵抗状態を誘導するためのプロセスは、ここに説明する。前記プロセスは、一つ又はそれより多いセットパルス（ｓｅｔ  ｐｕｌｓｅ）やリセットパルス（ｒｅｓｅｔ  ｐｕｌｓｅ）を印加することを含んでいる。取り付けるプロセスは、セルの抵抗が低下することに反映し、第二抵抗状態にプログラムされたセルに一部障害を与える恐れがあるが、妨害されたセルは、第一抵抗状態に関する低抵抗範囲以上に維持している。このような理由から、取り付ける前のプロセスの前のＰＣＭチップに格納されているデータセットは、取り付けた後に読み取ることができる。また、チップの操作モードは、取り付けた後に変更することができるため、より効果的な設定及びリセットプロセスを使って、データを読み取り／書き込みことができる。
【００２５】
また、第一のより低い抵抗状態を誘発する領域での操作の時、長いセットパルス（ｌｏｎｇ  ｓｅｔ  ｐｕｌｓｅ）を使用し、チップには、セルが第一および第二抵抗状態に保持されるモードで操作するように構成することができる。前記チップは、熱硬化相変化メモリチップ（ｔｈｅｒｍａｌｌｙ  ｈａｒｄｅｎｅｄ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｃｈｉｐ）と呼ばれ、もっと極端な熱環境又は通常の環境で操作することができ、リフレッシュ（ｒｅｆｒｅｓｈ）する必要がない。
【００２６】
代表的な取り付け手順は、熱プロセスを含み、該熱プロセスは、従来の相変化メモリセルを妨げることができ、図２Ａ、２Ｂと３を参照して説明する。  表面取り付け段階の操作は、図２Ａと２Ｂに示されている。これらの図に示す例では、リードフレームパッケージ（ｌｅａｄｆｒａｍｅ  ｐａｃｋａｇｅ）３００とフリップチップパッケージ（ｆｌｉｐ−ｃｈｉｐ  ｐａｃｋａｇｅ）２２０が、結合部位（ｂｏｎｄ  ｓｉｔｅ）１２３、２２３に取り付けされて接続され、結合部位１２３、２２３が回路基板１２４のパッケージ取り付け表面に露出される。
【００２７】
この例では、リードフレームパッケージ３００は、半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｉｅ）１１４を含み、半導体ダイ１１４は、リード１１６の上方の活性側に取り付ける。ダイにある接続パッド１１３は、ワイヤボンド１１２により、リード１１６にある結合指（ｂｏｎｄ  ｆｉｎｇｅｒ）１１５の結合部位に電気的に接続される。ダイ１１４、ワイヤボンド１１２及び結合指１１５が保護カプセル１１９に封入されることにより、パッケージ本体を構成し、リード１１６は、前記パッケージ本体から突出する。取り付け足１１７がパッケージ本体の下に位置するように、リード１１６は、ドッグレッグ（ｄｏｇｌｅｇ）状をしている。リード１１６の取り付け足１１７を結合部位１２３に置くと、パッケージ本体の下面と回路基板の上面との間には、いくつかのクリアランスが設けられている。
【００２８】
この例では、フリップチップパッケージ２２０は、ダイ２１４を含み、ダイ２１４は、フリップチップ方式でパッケージ基板２０６に取り付けられ、パッケージ基板２０６と電気的に接続されてる。導電性ボールやバンプ２１２（通常、金属であり、金や半田など）が、ダイ２１４上の接続パッド２１３に取り付けられている。基板２０６の回路に接続された結合パッド２０５が、結合部位を提供して、ボールやバンプ２１２を取り付けるために、基板２０６のダイ取付面に露出される。基板２０６の反対側にある第二レベル接続地（ｓｅｃｏｎｄ−ｌｅｖｅｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ｌａｎｄ）２０７は、基板２０６の回路を介して、結合パッド２０５に接続されている。アンダーフィル２１９は、ダイ２１４の活性面とパッケージ基板２０６のダイ取り付け面との間のスペースを埋めて、パッケージを完了する。半田ボール２１６は、パッケージ２２０から回路基板上の結合部位２２３に電気的な接続を提供するように接続地２０７に取り付けられている。
【００２９】
リードフレームパッケージ３００とフリップチップパッケージ２２０との第二レベル接続は、取り付け足１１７と第二レベル接続の半田ボール２１６を結合部位１２３、２２３に半田付けをすることによって作られる。典型的には、パッケージ３００を取り付ける前に、回路基板は、結合部位（半田又は半田ペーストは、フリップチップ接続のため、任意に省略することができる）に少量の半田や半田ペーストを堆積させ（例えば、めっきまたは印刷）により用意される。そうして、パッケージは、取り付け足１１７と半田ボール２１６が対応する回路基板上の結合部位１２３、２２３と整列するように配向している。パッケージは、取り付け足１１７と半田ボール２１６が半田又は半田ペースト１２５、２２５に置かれるように回路基板に向かって移動される。
【００３０】
その後、半田又はペースト（または第二レベル接続の半田ボール）は、加熱することによってリフロー（ｒｅｆｌｏｗ）して、電気的に接続されることを完了する。典型的には、図２Ｂの１４５と２６５で示すように、半田や半田ペーストを提供し、半田が結合部位１２３、２２３の表面上および足やボールの下面に流れるように、足やボールがリフローしていた半田により濡れている。
【００３１】
半田または半田ペーストを加熱してリフローし、通常、アセンブリーをリフロー炉に渡すことによって、特定の半田に適した時間／温度スケジュールに基づいてアセンブリーの温度を上げる。図３は、従来の半田（破線）およびＳｎ−Ａｇ系鉛フリー半田に用いるリフロー加熱スケジュールを示す例である。鉛フリー半田のアセンブリーは、従来の半田のアセンブリーに比べて、より高い温度に加熱する必要があり、且つより遅くリフローし、その温度はより長い時間を持っている。特に、典型的な鉛フリー半田としては、予熱の段階で、その温度が約１５０〜１８０℃に上げられ、その持続期間が約６０〜１２０秒である。そうして、リフロー相では、持続期間を３０秒以上に維持し、その温度をピーク温度（約２４０℃に近づいた）に迅速に上昇させ、持続期間を約１０〜２０秒以上に維持し、その後、温度を下げることを許可する。リフロー相を通じて、温度は約２２０℃を超える。特に、従来の半田としては、予熱の段階で、その温度が約１４０〜１７０℃に上げられ、その持続期間が約６０〜１２０秒である。そうして、リフロー相では、持続期間を３０秒以上に維持し、その温度をピーク温度（約２２５℃に近づいた）に迅速に上昇させ、持続期間を約５秒以上に維持する。リフロー相を通じて、温度は約２００℃を超える。
【００３２】
上記の背景で述べたように、相変化ベースのメモリ材料は、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系材料及び他の材料をメモリセルに用いることができる。カルコゲナイド系ベースの相変化材料のうちの一つの種類には、主成分としては、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）とテルル（Ｔｅ）が様々な組み合わせで含まれている。この種類の材料は、ＧＳＴ材料と呼ばれている。
【００３３】
相変化材料の好適な組成物は、基本化学量論を有し、実質的には、例えばＧｅ２Ｓｂ２Ｔｅ５などが挙げられる。他のＧＳＴの化学量論は、例えば化合物Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、及びこれらの化合物の混合物を含んでいる。より一般的には、基本相変化材料は、Ｇｅ（ｘ）Ｓｂ（２ｙ）Ｔｅ（ｘ＋３ｙ）を含んでもよく、ここで、ｘとｙは、０を含む整数である。ＧｅＳｂＴｅベースの材料以外の他の基本相変化材料は、ＧａＳｂＴｅシステムを含むものを使用することができ、ＧａＳｂＴｅシステムは、Ｇａ（ｘ）Ｓｂ（ｘ＋２ｙ）Ｔｅ（３ｙ）として示せる。ここで、ｘ、ｙは整数である。基本相変化材料は、Ａｇ（ｘ）Ｉｎ（ｙ）Ｓｂ２Ｔｅ３システムから選べる。ここで、ｘ、ｙは、小数であり、１以下にすることができる。
【００３４】
ドープ（ｄｏｐｅ）された相変化材料は、同様に使用することができ、その相変化材料の基本化学量論は、実質的には、例えばＧｅ２Ｓｂ２Ｔｅ５と同じものである。誘電体をドープするには、例えば約１０〜１５％、又はそれ以上の原子％の酸化シリコン、窒化シリコンのような他の誘電体を添加剤として使用する。米国特許出願「Ｄｉｅｌｅｃｔｒｉｃ  Ｍｅｓｈ  Ｉｓｏｌａｔｅｄ  Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ」（出願番号：１２／２８６，８７４）は、完全に本願明細書に記載されている内容を参照することができる。
【００３５】
また、複合物ドーピングを使用することができる。例えば２０１０年３月３１日付で提出した米国特許出願「Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ  Ｈａｖｉｎｇ  Ｏｎｅ  ｏｒ  Ｍｏｒｅ  Ｎｏｎ−Ｃｏｎｓｔａｎｔ  Ｄｏｐｉｎｇ」（出願番号：１２／７２９，８３７）は、完全に本願明細書に記載されている内容を参照することができる。
【００３６】
Ｇｅ２Ｓｂ２Ｔｅ５は、１７５℃の溶融温度を有する。他の化学量論は、より低い溶融温度を有することができる。リフロー操作の予熱段階での温度は、加熱することにより、前記溶融温度に近づく（超えてもよい）。そうして、アセンブリーは、リフロー段階で、前記溶融温度以上に保持されている。その結果、アモルファス相材料は、結晶相に転移するため、格納されていたデータを失う。この理由から、ＰＣＭベースのメモリは、従来技術で取り付ける前に、コーディングされていない。
【００３７】
図４は、メモリ素子４１６を含むメモリセル４００から成る相変化材料の本体の断面図を示す。メモリセル４００は、第一及び第二電極４２０、４４０を含む。第一電極４２０を延ばして誘電体４３０に貫通し、メモリ素子４１６の底面を接触する。第二電極４４０は、メモリ素子４１６の上に位置する。第一及び第二電極４２０、４４０は、例えば、ＴｉＮまたはＴａＮを含んでいる。あるいは、それぞれの第一及び第二電極４２０、４４０は、Ｗ、ＷＮ、ＴｉＡｌＮ、又はＴａＡｌＮ、或いはそれらの組み合わせを含む。より多くの例には、ドープされたＳｉ、Ｓｉ、Ｃ、Ｇｅ、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、Ａｌ、Ｔａ、Ｃｕ、Ｐｔ、Ｉｒ、Ｌａ、Ｎｉ、Ｎ、Ｏ、Ｒｕ及びそれらの組み合わせから成るグループから選択された一つ又はそれより多い元素が挙げられる。図示の実施形態では、誘電体４３０は、ＳｉＮを含む。あるいは、他の誘電体材料を用いることができる。
【００３８】
図４から分かるように、第一電極４２０の相対的に狭い幅４２２（一部の実施形態で直径である）があるため、第一電極４２０とメモリ素子４１６との間の接触面積が、第二電極４４０とメモリ素子４１６との間の接触面積よりも小さくなる。従って、電流は、第一電極４２０に隣接するメモリ素子４１６の部分に集中され、図４を示すように、結果としては、下電極４２０に隣接または接触する活性領域４１０を形成する。メモリ素子４１６は、活性領域４１０の外側に非活性領域４１３を含む。非活性領域４１３は、非活性という意味では、操作中に相転移が起こらないことを表す。メモリ素子４１６は、基本相変化材料が含まれている。
【００３９】
一例としては、メモリ素子４１６の基本相変化材料は、Ｇｅ２Ｓｂ２Ｔｅ５を含んでいる。基本材料は、相変化材料から選択された元素の組み合わせとして定義することができ、その材料の濃度プロファイル（ｃｏｎｃｅｎｔｒａｔｉｏｎ  ｐｒｏｆｉｌｅ）により沈着される。添加物が結合されると、基本材料の元素濃度が相対的に変化することがない。好ましくは、この例では、基本相変化材料は、添加物がドープされ、添加物は、下電極４２０と上電極４４０との間の電流経路に沿って、添加物濃度プロファイルを有する二酸化珪素である。この添加物濃度プロファイルでは、二酸化珪素の珪素と酸素は、約１５％（Ｓｉ５％＋Ｏ１０％）結合濃度を有することができる。前述のように、他の相変化材料及び他の添加物も使用することができる。活性領域４１０としては、ドープされた相変化材料４１１から成り、ドープされた相変化材料４１１は、沈着された基本材料と同じ化学量論を有し、製造工程でのチップ処理に起因する固相を有する。この例では、材料は、初期抵抗状態に対応する抵抗状態を有している。
【００４０】
図５は、図４のメモリセルを示し、その活性領域４１０は、ドープされた相変化材料４１２で構成され、初期状態の材料とは異なる形態を有し、これは“長いセットパルス”を印加する結果である。デバイスの製造の後、初期状態で透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ；  ＴＥＭ）を用いて観察できる。相変化材料のメモリ素子４１６は、活性領域４１０及び非活性領域４１３を含み、多結晶形態を有する。その多結晶形態には、下電極４２０の上に比較的に小さな粒径の結晶が一様に分布している。また、集積回路を１時間に２４５℃のベーキング（ｂａｋｉｎｇ）で露出させた後、初期状態の多結晶形態が変化しないことがＴＥＭ影像から観察される。強力なセットパルスの後には、以下に詳細に説明する。下電極４２０の上にある活性領域４１０は、相変化材料のより大きな粒子を含むように形態を変化させる。また、集積回路を１時間に２４５℃のベーキングで露出させた後、下電極４２０の上に、より大きな粒子は、ＴＥＭ影像で示されている。リセットパルスの後、下電極４２０の上にある活性領域４１０は、アモルファス相になっている。また、集積回路を１時間に２４５℃のベーキングで露出させた後、前のアモルファス領域が結晶化し、下電極４２０の上に比較的小さな粒径を呈する。
【００４１】
ＧＳＴベースのシステムでは、活性領域４１０は、化学量論の変化を受け、それは”長い設定”操作の結果として、アンチモン濃度を増加に導く。長い設定操作を使用して低抵抗を果たすという説明については、アンチモンレベルが増加すると、ＧＳＴのアンチモンに富む（Ｓｂ−ｒｉｃｈ）化学量論は、相対的に低い抵抗を有している。また、長いセットパルスの後、活性領域４１０は、初期状態及び典型的なセットパルスによって誘導される設定状態に関する粒径よりも大きな粒径を有することができる。長い設定操作を使用して低抵抗を果たすという説明については、活性領域４１０にある大きな粒径は、読み込み中に電流経路に、より少ない粒界（ｇｒａｉｎ  ｂｏｕｎｄａｒｉｅｓ）を有する構造になる。従って、粒径が増加すると、相対的に低い抵抗を有している。また、長い設定操作を使用して低抵抗を果たすという説明については、誘電体ドーピングや他の添加物と相変化材料は、長いセットパルスのエネルギーを印加するため、抵抗を低減することで相互に作用することができる。いずれか又はすべての前述した説明は、長い設定操作を使用して得る形態からの独特な特性に貢献することができる。熱ストレス下で所定の最大値を超えていない最大の抵抗を有しているため、この形態は、”温度硬化形態”と呼ぶことができる。実験では、この技術を使用することで、２４５℃で１時間のベーキングによってエミュレート（ｅｍｕｌａｔｅｄ）する熱プロセスが、簡単に許容されることができ、データが損害されないことを示している。
【００４２】
他の相変化材料には、類似の温度硬化形態を期待できる。材料の混合エンタルピーが活性領域の熱に伴って変化すると、結晶相形態から区別できる低抵抗形態を形成する。結晶相形態は、加熱工程に応じてメモリセルにより採用され、加熱工程は、例えば、半田接合プロセスまたは他の熱プロセスである。
【００４３】
図６は、ビットカウントと抵抗とのｌｏｇ−ｌｏｇプロットを示す。図５に示すように、テストチップの代表的な抵抗状態（“エンベロープ（ｅｎｖｅｌｏｐｅｓ）”）に構成され、用いたＧＳＴ材料は、初期状態、“セット”状態（“セット（ｓｅｔ）”操作の後）、および“リセット”の状態（“リセット（ｒｅｓｅｔ）”操作の後）を含む。初期状態は、相変化材料を含むダイを製造した後の材料状態であり、この工程は、約４００℃以上に達し、いずれかの“セット”または“リセット”プログラミングの先に立つ。この初期状態では、チップの上に相変化材料は、“初期”（Ｉｎｉｔｉａｌ）の名前付きエンベロープ内に抵抗を有する多結晶相を呈す。一般的には、“セット”操作は、前述のように、“リセット”操作よりも低電流操作であり、セットパルスを印加することにより誘導される。ここで、前記セットパルスは、１０マイクロ秒（μｓｅｃ）又はそれ以下の範囲内での長さを有し、その振幅がアモルファス相材料のセルの活性領域を結晶相や多結晶相に十分に転移させる。この“セット”状態は、初期状態よりも低い抵抗値を持つことができ、結果としては、“セット”状態の抵抗エンベロープより低い。前述のように、“リセット”操作は、一般的に“セット”操作よりも高電流操作であり、リセットパルスを印加することにより誘導される。ここで、前記リセットパルスは、数十ナノ秒の範囲内での長さを有し、その振幅が結晶相材料のセルの活性領域をアモルファス相に十分に転移させる。リセットパルスを急速に遮断した結果、相変化プロセスを急冷して、相変化材料の少なくとも一部がアモルファス相に安定化する。“リセット”状態は、初期状態または“セット”状態よりもアモルファスであるため、“リセット”状態の抵抗エンベロープより高い。
【００４４】
改良されたコーディング方法は、ここで開示する。前記コーディング方法は、“長いセットパルス”を含み、低抵抗の“スーパーセット”状態になる。図７Ａは、パルス形状を示し、名目上電流の大きさ（ｍａｇｎｉｔｕｄｅ）と時間との関係を“セット”、“長いセット”及び“リセット”操作に適用する。“セット”操作は、立ち上がりエッジ５８７を有するパルスによって誘導される。立ち上がりエッジ５８７には、相変化材料の温度が周囲温度から結晶転移温度より高い温度に上昇し、名目上電流が、図のＴｃラインを通し、又、溶融温度以下に達すると、名目上電流が、図のＴｍラインを通す。そして、材料の温度を“セット”状態が達成できるまでの一定時間、パルスをレベル５８８に維持する。前記パルスは、比較的に遅く低下する立ち下がりエッジ５８９を有し、材料を結晶相に定着させるように温度を周囲温度に徐々に下げる。“リセット”操作は、急激に立ち上がりエッジ５８４を有して、ある大きさに達する必要があり、前記大きさは、活性領域に十分なエネルギーを提供して、相変化材料の温度を溶融温度Ｔｍに超え、名目上電流が図にあるＴｍラインを通す。そして、前記温度を非常に短い時間で維持し、パルスをレベル５８５に保持する。前記パルスは、高速に立ち下がりエッジ５８６を有して、材料をアモルファス相に凝固する前に、結晶化する時間がないように、周囲の温度を急に低下させる。“長いセット”操作は、立ち上がりエッジ５８１を有するパルスによって誘導される。立ち上がりエッジ５８１には、相変化材料の温度が周囲温度から結晶転移温度より高い温度に上昇し、名目上電流が、図のＴｃラインを通し、又、溶融温度以下に達すると、名目上電流が、図のＴｍラインを通す。そして、材料の温度を“セット”状態が達成できるまでの一定時間、パルスをレベル５８２に維持する。前記パルスは、比較的に遅く低下する立ち下がりエッジ５８３を有し、材料を低抵抗、温度硬化形態及び結晶相に定着させるように温度を周囲温度に徐々に下げる。“スーパーセット”（ｓｕｐｅｒ−ｓｅｔ）状態を確立する。
【００４５】
図７Ａから以下の内容を観察することができる。長いセットパルスは、典型的なセットパルスよりも長い時間間隔に、より多くのエネルギーを提供している。図示の例では、長いセットパルスのピーク振幅は、溶融温度Ｔｍを達成するために、必要な電流レベル以下になる。この実施形態では、長いセットパルスの間に供給されるエネルギーは、活性領域内の温度を溶融温度Ｔｍを十分に超えることが期待されている。しかし、パルスのより遅い後縁５８３は、活性領域の材料を結晶化するように冷却して、“スーパーセット”状態の安定な固相を呈することを確保する。長いセットパルスの実際のパルス形状は、特定の実装に合わせて変化させることができ、且つ経験的に決定することができる。
【００４６】
図７Ｂと７Ｃは、通常のセットパルス及び長いセットパルスをそれぞれ示す。図７Ｂでは、セットパルスは、３マイクロ秒のパルスの長さを有し、最大電流が６００マイクロアンペアであり、５００ナノ秒の６つ段階で逓減する。図７Ｃでは、長いセットパルスは、１９２マイクロ秒のパルスの長さを有し、最大電流が１７６０マイクロアンペアであり、１２ナノ秒の１６つ段階で逓減する。より一般的に長いセットパルスは、実質的により短く、その大きさが低くなる。しかし、長いセットパルスは、実質的に、標準セットパルスよりも多くのエネルギーを有し、活性領域での動力学的変化に必要なエネルギーを提供して、温度硬化の長いセット形態を形成できる。
【００４７】
長いセットパルスは、高抵抗状態を確立することに使用されるセットパルスのエネルギー量よりも、かなり多くのエネルギー量（仕事率の時間に対する積分）を有する。例えば、長いセットパルスは、少なくとも１０倍の標準セットパルスのエネルギー量を有し、温度硬化状態を誘導することができる。例では、長いセットパルスは、１００倍以上の標準セットパルスのエネルギー量を有し、温度硬化状態を誘導することができる。一部の実施形態では、長いセットパルスは、少なくとも２倍の標準セットパルスのエネルギー量を有し、メモリセル構成、サイズ及び相変化材料の組成に応じて、温度硬化状態を誘導することができることが期待されている。
【００４８】
図７Ｄ〜７Ｌは、長いセット操作のための種々のパルス形状を示す。長いセット操作では、セルの相変化材料の本体の活性領域において、より低い抵抗を有する形態変化を引き起こす。
【００４９】
図７Ｄには、比較的に長い持続期間及び急速な立ち上がりエッジと立ち下がりエッジを有する単一矩形パルス７００が印加され、融点しきい値７０１以上の振幅を持つことで、相変化材料に対して高温相に累積した持続期間を活性領域に強いセット形態を十分に形成させることが示されている。代表的なパルス幅は、使用される材料、メモリセルの構成、配列内のメモリセル数、セット／リセットのサイクル数にあるセルの特定寿命及びその他の要素に応じて、０．５〜２００以上のミリ秒の範囲にわたることができる。
【００５０】
図７Ｅは、長いセット操作を配列の矩形パルス７０２、７０３として適用できることを示す。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。
【００５１】
図７Ｆは、長いセット操作を配列の矩形パルス７０４、７０５、７０６として適用できることを示す。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。その大きさを逓減することにより、界面層の形成と構造上の局在化する異常を防止することができる。
【００５２】
図７Ｇは、長いセット操作を単一パルス７０７として適用できることを示す。パルス７０７は、急速な立ち上がりエッジ及び定数や定数に近くの勾配がある傾斜面状（ｒａｍｐ−ｓｈａｐｅｄ）の後縁（ｔｒａｉｌｉｎｇ  ｅｄｇｅ）又は尾７０８を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。形成パルスの尾７０８は、急に停止（急冷）せずに原子をより緩やかに移動させることができる。従って、活性領域に界面層を形成することを防止できる。高速後縁を有するパルスについて、高速後縁は、“急冷”とみなすことができ、急冷遮断よりも短い時間間隔に傾斜を与えてゼロになるため、材料は、アモルファス相の活性領域に固化される。急冷遮断は、Ｇｅ２Ｓｂ２Ｔｅ５に基づく相変化材料に対し、約１０ナノ秒にわたるが、異なる相変化材料に対してその時間も異なる。図７Ｇに示すような実施例では、後縁の傾斜は、急冷遮断よりもかなり長い時間間隔にわたり、例えば、時間間隔は、急冷遮断よりも二倍以上にわたり、５〜１０倍以上又はそれ以上にわたってもよい。
【００５３】
図７Ｈは、長いセット操作を配列のパルス７０９、７１０として適用できることを示す。パルス７０９、７１０は、比較的長い尾に関する定数の勾配や定数に近くの勾配がある傾斜後縁を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えるパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。この例では、相変化材料の本体内に界面の形成を減らすことができる。
【００５４】
図７Ｉは、長いセット操作を単一パルス７１１として適用できることを示す。パルス７１１は、急速な立ち上がりエッジ及び傾斜面状（ｒａｍｐ−ｓｈａｐｅｄ）の傾斜した後縁又は勾配（ｓｌｏｐｅ）を変更する尾７１２を有し、その勾配は、後縁の長さ内に、比較的に高い負数からゼロに近くになる。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えるパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。この例では、相変化材料の本体内に界面の形成を減らすことができる。
【００５５】
図７Ｊは、長いセット操作を配列のパルス７１３、７１４として適用できることを示す。パルス７１３、７１４は、勾配（ｓｌｏｐｅ）を変更し、且つ比較的長い尾がある傾斜後縁を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えることを特徴とする配列にある各パルス又は最後のパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。
【００５６】
図７Ｋは、長いセット操作を配列のパルス７１５、７１６として適用できることを示す。パルス７１５、７１６は、振幅（ａｍｐｌｉｔｕｄｅ）を逓減し、且つ比較的長い尾に関する定数の勾配や定数に近くの勾配がある傾斜後縁を有する。パルスが高温相に累積した持続期間は、活性領域に強いセット形態を十分に形成させることができる。ピーク電流値を有し、第一持続期間に活性領域で相変化材料の温度を溶融しきい値に十分に超えることを特徴とする配列にある各パルス又は最後のパルスについて、その傾斜後縁の電流の大きさは、急冷遮断よりも長い時間間隔に下げる。
【００５７】
図７Ｌは、長いセット操作を単一パルス７１７として適用できることを示す。パルス７１７は、急速な立ち上がりエッジ及び逓減した傾斜後縁又は尾７１８を有する。パルスが高温相に累積した持続時間は、活性領域に強いセット形態を十分に形成させることができる。
【００５８】
図７Ｄ〜７Ｌは、長いセット操作の様々なパルスの形状を示す。もちろん、他のパルス形式及びパルス配列は、活性領域に強いセット形態を十分に形成させる結果をもたらすことができる。
【００５９】
図７Ｍは、２４５℃で１時間のベーキングにより、相変化材料についての抵抗変化（抵抗ドリフト）とセットパルスの長さとの関係を示す図である。与えたパルスの大きさについて、より短いパルスの長さは、ベーキングにより負抵抗ドリフトを受ける形態での活性領域を残す。より長いパルスの長さに対する抵抗ドリフトは正数であり、温度硬化形態が確立された時に飽和する。この例では、パルスの長さは約６０マイクロ秒以上であり、抵抗ドリフトは約２．５  Ｋオームである。これらの例で使用される誘電体ドープされたＧＳＴ材料について、長いセットパルスは、１０〜１００マイクロ秒の持続期間に、最大電流の大きさが１ミリ〜１００マイクロアンペアであり、１０〜２０ずつの等しい段階でゼロに逓減し、あるいは、傾斜を与え、パルスの始まりでのピークから終わりでのゼロになり、そうして、長いセットセルの抵抗分布を１０Ｋオーム以下にする。より長い及び／または複数の長いセットパルスは、長いセット細胞の分布を締める必要がある。ここで説明する技術の実施形態には、長いセットパルスは、電流パルスとして特徴化することができ、該電流パルスにより、活性領域を、前に説明した高温ベーキングによる抵抗性ドリフトが飽和になる形態にすることができる。
【００６０】
図８Ａ〜８Ｄは、ここに記載された配列内の抵抗状態を示す。この例では、プログラミング（図８Ａ）の前に処理されてアニール（ａｎｎｅａｌｅｄ）されたセルは、初期状態６９２にある。選択したセル内のデータセットをコーディングする時に、一部のセルに“長いセット”操作を用い、他部のセルに“ソフトセット”操作を用いて、一部のセルにコーディングを実行することで、“スーパーセット”６９８（図８Ｂ）及び“ソフトセット”（６９４図８Ｃ）をそれぞれ確立する。その後、チップは、取り付けされ、或いは、半田リフローの手順などを含める熱事象を受ける。前述したように、“スーパーセット”と“ソフトセット”状態の抵抗エンベロープは、熱事象によって、実質的に干渉されない。必要に応じて、取り付けされたチップは、“リセット”操作により、セルを”スーパーセット“状態から”リセット“状態６９６（図８Ｄ）に切り替え、”セット“操作（図示せず）より、セルを”ソフトセット“状態から”セット“状態に切り替えることができる。
【００６１】
図８Ｄは、“セット”状態のセルが“１”セルとし、“リセット”状態のセルが“０”セルとして読み取られる。必要に応じて、“セット”状態のセルは、“０”セルとして読み取ることができ、“リセット”状態のセルは、“１”セルとして読み取ることができる。“セット”状態の抵抗エンベロープと“リセット”状態の抵抗エンベロープとの間には、充分な“ウィンドウ”（ｗｉｎｄｏｗ）があるため、それらの抵抗エンベロープを区別するセンス回路要素（ｓｅｎｓｅ  ｃｉｒｃｕｉｔｒｙ）を有効にする。即ち、センス回路要素は、明確に“１”または“０”として、与えたセルを読み取ることができる。
【００６２】
長いセットパルスの一つのデータ値及び初期状態、リセット状態、及びセット状態のいずれかを他のデータ値として使用し、データをコーディングすることができる。長いセットパルスを使用することにより、低抵抗状態は、各セルに１ビットのデータを格納するために、結晶相形態の使用を可能にして、マルチビットセルと区別する。マルチビットセルは、データ値のいずれか一つに対し、リセット状態を利用し、他の一つ以上のデータ値に対し、多結晶相形態を利用する。
【００６３】
この技術分野では、長いセットモードを使用して操作する相変化メモリデバイスを設計することができる。本発明の実施形態による選択肢では、取り付けた後、集積回路は、長いセットモードから標準モードに変化させ、操作速度を向上させるように構成することができる。実施形態によるセンス回路要素は、書き込みプロセスを長いセットモードからより一般的なセット及びリセットモードに変化させ、少なくとも二つのセンス増幅モードで操作できる。一つは、半田接合の前に、又は“セット”と“長いセット”操作の後に感知する。もう一つは、半田接合の後、“セット”と“リセット”操作の後に感知する。これは、図９Ａと９Ｂに示されている。
【００６４】
“セット”と“長いセット”の後に、半田接合の前に、センス増幅レベル（図９Ａ）が、矢印Ｓ．Ａ．１で示すように、“スーパーセット”状態での抵抗エンベロープ６９８と“ソフトセット”状態での抵抗エンベロープ６９４との間にある感知ウィンドウで操作される必要がある。半田接合の後のセンス増幅レベルは、その“セット”と“リセット”操作（図９Ｂ）が、矢印Ｓ．Ａ．２で示すように、“セット”や“ソフトセット”状態での抵抗エンベロープ６９４と“リセット”状態での抵抗エンベロープ６９６との間にある感知ウィンドウで操作される必要がある。初期状態での抵抗エンベロープ６９２もここに示され、一部の実施形態にデータ値を代表することに用いられる。
【００６５】
図１０は、本発明の実施形態による長いセットとセットプロセスを使用して、チップをコーディング後の熱サイクルに曝す場合に、セル抵抗の効果を発見的に示す図であり、加熱した相変化材料を半田リフロー手順に対応する必要な時間と特定温度とのエミュレーション（ｅｍｕｌａｔｉｏｎ）を表し、以下のことを提案する。より低い抵抗状態のエンベロープは、“長いセット”パルスによって誘導され、熱サイクルによって実質的に変化することがない。より高い抵抗状態のエンベロープは、“ソフトセット”パルス又は“ソフトリセット”パルスによって誘導され、図１０に破線６５２で示すように、少し広がっている。より高い抵抗状態のエンベロープは、より低い抵抗に移し、抵抗値の範囲に達する。前記範囲内の最小抵抗値が、温度硬化の最大抵抗値を超える。
【００６６】
“ソフトリセット”操作を使用することにより、プレコーディングされたデバイスのより高い第二抵抗状態を実行し、プレコーディングの“ソフトセット”状態も実行することができる。“ソフトリセット”操作は、リセットパルスをセルに印加することにより、前記セルがより高い第二抵抗状態を引き起こすように適応する。熱サイクルの前、取り付けの間に、リセットパルスは、アモルファス相の活性領域が形成される結果になる。より高い抵抗状態の最小抵抗値は、結晶相形態によって提供されるように、アモルファス相の活性領域は、熱サイクルの間に、より低い抵抗の結晶相に移す。結晶相形態は、熱ストレス下でアモルファス相からの抵抗でのドリフトに起因する。しかし、結果的に形成される第二抵抗状態は、熱サイクルの後にも、セルが低い抵抗状態よりも高い抵抗を有するように確保される。より高い抵抗状態の最小抵抗値は、結晶相形態によって提供され、該結晶相形態は、一つ又はそれより多い粒径、化学量論、または誘電体ドーピング構造などの要素において、より低い抵抗状態の温度硬化形態とは異なる。
【００６７】
図１１は、温度硬化相変化メモリ装置の概略図である。温度硬化相変化メモリ装置は、メモリ配列７３０を含み、二つの感知モードで操作できるセンス回路要素を更に含む。図１１の回路は、二つの参考電流源７３４、７３６が設けられ、参考電流源７３４、７３６は、参考節点８１０及びセンスアンプ７５０の負荷回路（抵抗７２５で表される）と切替可能に接続する。参考電流源７３４は、スイッチ７２０に応じて、初期モードに用いられ、もう一つの参考電流源７３６は、スイッチ７２１に応じて、操作モードに用いられる。相変化メモリ配列７３０は、適切な復号化（ｄｅｃｏｄｉｎｇ）とバイアス回路を介して、感知節点８１１およびセンスアンプ７５０の負荷回路７２６に結合されている。チップの制御ロジック（図１２参照）は、スイッチ７２０、７２１、又は他の適切な制御回路を使用して、モードの切り替えを制御する。種々のマルチモードのセンスアンプ回路は、従来技術でマルチレベルセルを感知することに使用され、このような回路は、容易に現在の使用に適用される。
【００６８】
図１２は集積回路１０１０の簡略ブロック図である。図１２に示すように、集積回路１０１０は、メモリアレイ１０１２を含む。ここで説明したように、メモリ配列１０１２は、デュアルモードセンス回路（ｄｕａｌ  ｍｏｄｅ  ｓｅｎｓｉｎｇ  ｃｉｒｃｕｉｔ）を有するメモリセルを用いて実装され、相変化メモリのプレコーディング（ｐｒｅ−ｃｏｄｉｎｇ）をサポートしている。ワード線デコーダ１０１４は、複数のワード線１０１６と結合されて交信し、ワード線１０１６は、メモリ配列１０１２内の行（ｒｏｗ）に沿って配置された。ビット線（列、ｃｏｌｕｍｎ）デコーダ１０１８は、複数のビット線１０２０と交信し、ビット線１０２０は、メモリ配列１０１２内の列に沿って配置されている。アドレス１０２２は、バスでワード線デコーダとドライバー１０１４及びビット線デコーダ１０１８に提供される。ブロック１０２４にあるデュアルモードのセンス回路要素（センスアンプ）とデータ入力構造は、データバス１０２６を介して、ビット線デコーダ１０１８に結合されている。集積回路１０１０の入力／出力ポート又は集積回路１０１０の内部や外部からの他のデータソースからのデータは、データ入力線１０２８を介して、ブロック１０２４におけるデータ入力構造に供給される。他の回路要素１０３０は、集積回路１０１０に含まれる可能性があり、例えば、汎用プロセッサ、特定目的の応用回路要素、又は、配列１０１２でサポートされているシステムオンチップ（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）機能を提供するモジュールの組み合わせである。ブロック１０２４にあるセンスアンプからのデータは、データ出力線１０３２を介して、集積回路１０１０の入力／出力ポート又は集積回路１０１０の内部や外部からの他のデータソースに供給される。
【００６９】
この例で実装された制御器１０３４は、相変化メモリ配列のバイアス配置の応用のために、ステートマシン（ｓｔａｔｅ  ｍａｃｈｉｎｅ）を使用して、バイアス回路１０３６における電圧と電流源からの応用電圧と電流を制御する。配列と結合される制御回路及びバイアス回路は、第一及び第二抵抗状態を感知することにより、第一モードにセンス回路で転移プロセスを実行してデータセットを読み取るように配置されている。前記制御回路及びバイアス回路は、第二モードにセンス回路でデータセットの読み取りができるように、セルを第一抵抗状態から第三抵抗状態に変化させ、且つセルを第二抵抗状態から第四抵抗状態に変化させる。前記制御回路及びバイアス回路は、アドレス指定するセルに第三及び第四抵抗状態を誘導することにより、書き込むプロセスを実行して前記配列におけるデータを書き込み、且つ、第三及び第四抵抗状態を感知することにより、第二モードにセンス回路で読み取るプロセスを実行して前記配列におけるデータ読み取る。制御器１０３４は、当技術分野で知られている特定目的の論理回路要素を使用して実装することができる。代替実施形態では、制御器１０３４は、汎用プロセッサを含み、汎用プロセッサは、コンピュータプログラムを実行してデバイスの操作を制御するために、同じ集積回路上に実装することができる。更に他の実施形態では、特定汎用論理回路要素と汎用プロセッサの組み合わせは、制御器１０３４の実装に利用することができる。
【００７０】
図１３は、製造の間に相変化メモリチップにおけるデータセットをプレコーディングするためのプロセスのフローチャートである。製造プロセスは、チップを含むウエハの製造を含み、前記チップは、相変化メモリ配列を含む（１３００）。一般的には、ウエハテストシーケンス（ｗａｆｅｒ  ｔｅｓｔ  ｓｅｑｕｅｎｃｅ）の適用は、ウエハレベルのテスト機器を使用してウエハの性能の特徴を述べ、ウエハに失敗したチップを検出することである（１３０１）。次に、ウエハの上にダイを、顧客への配信に適した単一のチップ又はマルチチップパッケージに、分離し且つ入れることができ、例えば、元の機器製造元または他の顧客が回路基板や他の基板の上にチップパッケージを取り付ける（１３０２）。一般的には、包装工場又は他のところに、組み立てラインでテスト機器を使用し、個々のパッケージやダイを再びテストする（１３０３）。個々のダイがテストに失敗すると（１３０４）、それらを破棄し、或いは別な方法で処理することができる（１３０５）。個々のダイはテストに合格すると（１３０４）、プレコーディングの操作（ｐｒｅ−ｃｏｄｉｎｇ  ｏｐｅｒａｔｉｏｎ）を実行することができる。プレコーディングの操作は、制御器のオンチップロジック（ｏｎ−ｃｈｉｐ  ｌｏｇｉｃ）によって独占的に制御され、或いは、ダイと結合されたチッププログラミング装置によって制御され、又は、オンチップロジックとプログラミング装置の組み合わせを使用することができる。本発明の実施形態による選択肢では、プレコーディングは、ダイをパッケージする前に、ウエハテスト段階で実行することができる。本発明の実施例では、相変化メモリ配列を有するチップに入力と出力源を使用し、プログラミング装置は、プログラムされて指令を提供することができ、指令をプレコーディング指令として解釈し、プレコーディング指令の後には、データセットがコーディングされるためのアドレス及びデータ情報が続く。オンチップ制御器（ｏｎ−ｃｈｉｐ  ｃｏｎｔｒｏｌｌｅｒ）は、ステートマシンを提供するように設定されている。ステートマシンは、配列をアドレス指定し、バイアス回路を制御し、メモリ配列のタイミングと操作を制御するためのプロセスを自動的に実行して、プレコーディングを遂行することができる。ここに説明されるプレコーディングは、ロジック“０”を格納するセルにより低い抵抗状態を誘導することを含み、例えば、一つ又はそれより多くの長いセットパルスが含まれる長いセットシーケンスを印加することである（１０３６）。一部の実施形態では、ロジック“０”を格納するセルに対し、抵抗分布におけるテールビットを減らすようにシーケンスの長いセットパルスを印加することが望ましい。又、プレコーディングは、例えば、セルを初期状態に残すことにより、又はセットパルスやリセットパルスを印加することにより、ロジック“１”を格納するセルにより高い抵抗状態を誘導することを含む（１３０７）。ロジック“０”と“１”を第一及び第二抵抗状態にそれぞれ割り当てることにより、逆転させることができる。この点に留意されたい。一部の実施形態では、第二抵抗状態を誘導するために、“ソフト”セットパルスまたは“ソフト”リセットパルスを使用��ることが望ましい。“ソフト”セットパルスは、標準セットパルスよりも短い持続期間または低い大きさを有している。“ソフト”リセットパルスは、標準リセットパルスよりも低い大きさを有している。第二抵抗状態を誘導するための“ソフト”パルスの使用は、このような方法で相変化メモリ配列を操作する耐久性を向上させることができる。
【００７１】
より低い抵抗状態とより高い抵抗状態を使用し、相変化メモリ配列にデータセットを書き込んだ後、製造プロセスは、プレコーディングを検証するためのステップを含める（１３０８）。その検証ステップは、センス回路要素を設定するための転移モードにより、データセットを読み取り、入力データと比較して成功のプログラミングを検証する。検証操作には、制御器のオンチップロジックによって制御し、ダイと結合されるテスト機器によって制御し、または、オンチップロジック及びテスト機器の使用の組み合わせによって制御することができる。たとえば、相変化メモリ配列を有するチップに入力と出力源を使用し、プログラミング装置は、前コーディング検証指令として解釈する指令を提供することができる。プレコーディング指令の後には、データセットがコーディングされるためのアドレス及びデータ情報が続く。オンチップ制御器（ｏｎ−ｃｈｉｐ  ｃｏｎｔｒｏｌｌｅｒ）は、ステートマシンを提供するように設定されている。ステートマシンは、配列をアドレス指定し、バイアス回路を制御し、メモリ配列のタイミングと操作を制御するためのプロセスを自動的に実行し、成功のプレコーディングを検証する必要がある読み取り及び比較プロセスを遂行する。プレコーディングを検証した後に、チップは、プリント回路基板や他の基板上にチップを取り付けるための製造工程の前に運ぶことができる。同様のプロセスは、相変化メモリセルに基づくヒューズの状態を設定することに使用することができる。
【００７２】
図１４は、一実施形態のポスト取付リフレッシュ（ｐｏｓｔ  ｍｏｕｎｔｉｎｇ  ｒｅｆｒｅｓｈ）のフローチャートである。前述したように、プレコーディングされたデータは、長いセットモードにより、回路基板や他の基板にプレコーディングの相変化メモリに格納され、標準セットとリセット操作を使用してリフレッシュすることができる。従って、製造プロセスに、回路基板のため、セットの“デザインイン”（ｄｅｓｉｇｎｅｄ−ｉｎ）チップを集め、“デザインイン”チップは、プレコーディングの相変化メモリ、及び、多分、他のプレコーディングのメモリチップを含む。また、一部の実施形態では、システムオンチップ（ＳＯＣ）デバイスとして知られているように、相変化メモリ配列と他の回路要素を含む単一チップは、この段階で提供される。次に、複数のチップ（または単一チップ）は、熱サイクルに関わるプロセスを使って、回路基板または他の基板上に取り付けられている。取り付けプロセスによっては、以下の結果になる。より低い抵抗状態の相変化セルには、第一抵抗状態を呈す（より低い抵抗状態から本質的に変化することがない）。より高い抵抗状態の相変化セルには、第二抵抗状態を呈す（元のより高い抵抗状態よりも広がった及び低い抵抗分布を有する）。半田接合又は他の熱事象の後にリフレッシュするために、センスアンプの転移モードの設定を使用し、第一及び第二抵抗状態を感知することにより、相変化メモリ配列にコーディングされていたデータセットを読み込む（１４０２）。この方法で読み込まれたデータは、書き戻せるように、オンチップ（ｏｎ−ｃｈｉｐ）バッファ、又は代わりに、回路基板上に利用できるオフチップメモリ（ｏｆｆ−ｃｈｉｐ  ｍｅｍｏｒｙ）を使用して格納することができる。相変化メモリの操作モードを使用し、データが書き戻される。相変化メモリは、応用される製品の任務機能に適する。従って、このプロセスには、例えば、リセットシーケンスを印加し、典型的なリセット状態を誘導することにより、ロジック“０”を格納するセルに第三抵抗状態を誘導することが含まれている（１４０３）。また、プロセスは、例えば、セットシーケンスを印加し、典型的なセット状態を誘導することにより、ロジック“１”を格納するセルに第四抵抗状態を誘導することが含まれている（１４０４）。転移モードでの読み取り操作及び操作モードでの書き戻しプロセスは、制御器のオンチップロジックによって制御され、ボード（ｂｏａｒｄ）と結合したテスト機器によって制御され、または、オンチップロジックとテスト機器の使用の組み合わせによって制御することができる。たとえば、相変化メモリ配列を有するチップに入力と出力源を使用し、テスト機器は、テストモードで転移モード読み取り指令として解釈する指令を提供することができる。この指令の後には、データセットがコーディングされるたのアドレス及びデータ情報が続く。オンチップ制御器（ｏｎ−ｃｈｉｐ  ｃｏｎｔｒｏｌｌｅｒ）は、ステートマシンを提供するように設定されている。ステートマシンは、配列をアドレス指定し、バイアス回路を制御し、メモリ配列のタイミングと操作を制御するためのプロセスを自動的に実行し、転移モードでの読み取り操作及び操作モー���での書き戻しプロセスを遂行し、データを格納するセルの抵抗状態を操作モード抵抗状態に変化させる。
【００７３】
転移モードを取り付ける前の抵抗状態から操作モード抵抗状態に変化させた後、ボードテスト（ｂｏａｒｄ  ｔｅｓｔ）を実行することができ、ボードテストは、コード（ｃｏｄｅ）の正確さを検証するための読み取りプロセス、又は、センス回路要素の操作モードを使用して実行されるコードの操作をテストすることを含む（１４０５）。ステップ１４０６では、ボードはテストに合格するかどうかを決定することができる。ボードはテストに失敗した場合には、ボードを修理し又は再プログラミング（ｒｅｐｒｏｇｒａｍｍｉｎｇ）するために返す（１４０７）。ボードはテストに合格した場合には、製品を顧客に提供でき、或いは、完成品を作成するために、製造工程に渡す（１４０８）。
【００７４】
図１５〜１７は、相変化メモリデバイスの操作に使用可能なメモリセルの一部の代替構造を示す。前述した材料は、図１５〜１７のメモリセルに実装することができ、従って、これらの材料について、詳細な説明を繰り返していない。
【００７５】
図１５は、メモリセル１５００の断面図を示す。メモリセル１５００は、メモリ素子１５１６を含み、メモリ素子１５１６は、電極間の電流経路に沿って、メモリ素子１５１６を介する相変化材料の本体からなる。活性領域１５１０は、上述したような形態を有する相変化材料を含んでなり、該相変化材料は、セル内にデータを表すために使用される抵抗状態に対応する。
【００７６】
メモリセル１５００は、第一電極１５２０及び第二電極１５４０を分離し、誘電体スペーサ１５１５を含んでいる。メモリ素子１５１６は、誘電体スペーサ１５１５に延びて、第一電極１５２０及び第二電極１５４０と接触することにより、第一電極１５２０と第二電極１５４０との間に電極間の電流経路を定義する。電流経路の長さは、誘電体スペーサ１５１５の幅１５１７で定義される。操作では、第一電極１５２０及び第二電極１５４０との間に通じて、且つメモリ素子１５１６を介して、活性領域１５１０は、メモリ素子１５１６の残部（非活性領域を１５１３など）よりも迅速に加熱する。
【００７７】
図１６は、メモリセル１６００の断面図を示す。メモリセル１６００は、メモリ素子１６１６を含み、メモリ素子１６１６は、電極間の電流経路に沿って、メモリ素子１６１６を介する相変化材料の本体からなる。活性領域１６１０は、上述したような形態を有する相変化材料を含み、相変化材料は、セル内にデータを表すために使用される抵抗状態に対応する。
【００７８】
メモリセル１６００は、柱状メモリ素子１６１６を含み、柱状メモリ素子１６１６は、それぞれ第一電極１６２０の上面１６２２及び第二電極１６４０の下面１６２４に接触する。メモリ素子１６１６は、実質的に第一電極１５２０及び第二電極１６４０と同じ幅を有し、誘電体に囲まれた多層の柱（図示せず）を定義する。操作では、第一電極１５２０及び第二電極１６４０との間に通じて、且つメモリ素子１６１６を介して、活性領域１６１０は、メモリ素子１６１６の残部（非活性領域を１６１３など）よりも迅速に加熱する。
【００７９】
図１７は、メモリセル１７００の断面図を示す。メモリセル７６００は、メモリ素子１７１６を含み、メモリ素子１７１６は、電極間の電流経路に沿って、メモリ素子１７１６を介する相変化材料の本体からなる。活性領域１７１０は、上述したような形態を有する相変化材料を含み、相変化材料は、セル内にデータを表すために使用される抵抗状態に対応する。メモリセル１７００は、孔型メモリ素子１７１６を含み、孔型メモリ素子１７１６は、誘電体に囲まれ、それぞれ第一電極１７２０の上面及び第二電極１７４０の下面に接触する。メモリ素子は、第一及び第二電極より小さい幅を有し、操作では、第一及び第二電極との間に通じて、且つメモリ素子を介して、活性領域は、メモリ素子の残部よりも迅速に加熱する。
【００８０】
図１８は、集積回路１８１０の簡略ブロック図である。集積回路１８１０は、メモリ配列１８１２を含み、メモリ配列１８１２は、ここで説明したように、温度硬化相変化メモリを有するメモリセルを使用して実装されている。メモリセルには、単一ビットを格納し、前記単一ビットの両方のデータ値（０と１）が、結晶相形態で表され、より低い抵抗状態の温度硬化形態を含む。より高い抵抗状態は、最小抵抗値を含み、該最小抵抗値は、温度硬化形態とは異なる結晶相形態よって決定される。ワード線デコーダは１８１４は、複数のワード線１８１６に結合されて交信し、複数のワード線１８１６は、メモリ配列１８１２内の行（ｒｏｗ）に沿って配置している。
【００８１】
ビット線（列、ｃｏｌｕｍｎ）デコーダ１８１８は、複数のビット線１８２０と交信し、複数のビット線１８２０は、メモリ配列１８１２内の列に沿って配置されている。アドレス１８２２は、バスでワード線デコーダとドライバー１８１４及びビット線デコーダ１０１８に提供される。センス回路（センスアンプ）とブロック１８２４にあるデータ入力構造は、データバス１８２６を介してビット線デコーダ１８１８に結合されている。データは、データ入力線１８２８を介して、集積回路１８１０の入力／出力ポート、あるいは集積回路１８１０の内部や外部の他のデータソースから、ブロック１８２４にあるデータ入力構造に供給されている。
【００８２】
他の回路要素１８３０は、集積回路１８１０に含まれる可能性があり、例えば、汎用プロセッサ、特定目的の応用回路要素、又は、モジュールの組み合わせである。前記モジュールの組み合わせは、メモリ配列１８１２でサポートされているシステムオンチップ（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）機能を提供する。データは、データ出力ライン１８３２を介して、ブロック１８２４にあるセンスアンプから、集積回路１８１０の入力／出力ポート又は集積回路１８１０の内部や外部の他のデータ宛先に供給される。図示のように、温度硬化形態を使用してコーディングされた相変化メモリセルは、ヒューズ１８１３として使用することができ、ヒューズ１８１３は、集積回路の重複性（ｒｅｄｕｎｄａｎｃｙ）や他の用途のためにコーディングする。
【００８３】
この例では、制御器１８３４が実装される。制御器１８３４は、相変化メモリ配列のバイアス配置の応用のために、ステートマシンを使用して、バイアス回路１８３６にある電圧源及び電流源からの応用電圧と電流を制御する。配列と結合される制御回路及びバイアス回路は、第一及び第二抵抗状態を感知することにより、センス回路でプロセスを実行してデータセットを読み取るように、配置されている。又、制御回路及びバイアス回路は、より低い抵抗状態の長いセット、又はより高い抵抗状態の典型的なソフトセットやソフトリセットから一つを選ぶプロセスを使用し、アドレス指定するセルに第一及び第二抵抗状態を誘導することにより、書き込むプロセスを実行して前記配列におけるデータを書き込む。制御器１０３４は、当技術分野で知られている特定目的の論理回路要素を使用して実装することができる。代替実施形態では、制御器１８３４は、汎用プロセッサを含み、汎用プロセッサは、コンピュータプログラムを実行してデバイスの操作を制御するために、同じ集積回路上に実装することができる。更に他の実施形態では、特定汎用論理回路要素と汎用プロセッサの組み合わせは、制御器１８３４の実装に利用することができる。
【００８４】
０．１８μｍの組み込みＰＣＭテストチップセットが含まれる媒介物によって評価を行う。ＰＣＭテストチップセットは、図５のような構造を有する。テストチップの下部電極は、３０ｎｍ〜５０ｎｍの直径を有し、３００ｕＡ〜１ｍＡのリセット電流を有する。上記の図６に、典型的なセット、リセット及びテストチップの初期状態の抵抗分布を示す。セットとリセット状態抵抗分布は、２４５℃のベーキング（図１９）の後に重なった。図２０には、エミュレートされた半田接合プロセスによれば、ＰＣＭセルの初期状態の抵抗分布には変化がないことが示されている。これは、ＢＥＯＬプロセス（半導体プロセス・ライン後工程、ＢＥＯＬ  ｐｒｏｃｅｓｓ）の最大温度が約４００℃に近く、半田接合温度よりもはるかに高いことに起因すると考えられる。一方、設定操作期間に、ＰＣＭセルが経験する温度は、実質的にＢＥＯＬプロセスの最大温度よりも高くなっている。したがって、２４５℃のベーキングの後に、セット状態が変化していないことを期待するのが妥当である。図２１は、２０μｓのセットパルスを有する設定抵抗値が、ベーキングの後に変化していないことを示す。これらの結果によって、異なる２つのプログラムセット（結晶）状態は、半田接合プロセスの後に、個別の抵抗分布を保持できるようになることが示唆された。半田接合プロセスを残存できる、異なる状態を達成するための解決方法は、強いセット条件を有する“０”状態のセルをプログラムすることである。“１”状態のセルは、リセット状態にプログラムすることができ、或いは、より大きなマージン（ｍａｒｇｉｎ）（ポスト半田接合）のために、“１”状態のセルは、非プログラムすることができ、すなわち、初期状態に残すことができる。図２２に示すように、ベーキングの前とベーキングの後における初期状態分布は、非常に安定している。
【００８５】
上述の図７Ｍは、セット状態の２４５℃／１ｈｒでのポストベーキング抵抗ドリフトがセットパルスの持続期間に依存することを示す。短い（２０μｓ未満の）セットパルスが、負抵抗ドリフトに起因し、長い（２０ｕｓμｓより長い）セットパルスが、正抵抗ドリフトに起因する。セットパルスは６０μｓより長くなると、正抵抗ドリフトが２．５ＫΩになる。半田付けの後に、十分な抵抗マージン（ｒｅｓｉｓｔａｎｃｅ  ｍａｒｇｉｎ）を達成するために、強いセットセルの抵抗は、１０ｋΩ以下に保つ。典型的には、１０ｕｓ〜１００ｕｓのセットパルスの持続期間は、十分な長さを有し、大きさ、セル構造などに応じて、強いセットセルの主な抵抗分布を１０ｋΩ以下に移動する。抵抗分布をタイトに締めさせるために、長く、複数のセットパルスを必要とする。強いセットセルのポストベーキング抵抗分布は、８ＫΩ以下であり、初期状態セルと比較すると、１００ｋΩの抵抗差を生ずる（図２２）。２４５℃／１ｈｒでのポストベーキングで、強いセットセルとリセットセルの間のメモリウィンドウは、およそ４ＫΩである（図２３）。これらの結果によって、信頼できるＰＣＭの前半田接合コーディング方式を実施するためのプログラミング方法の有効性を確認した。
【００８６】
強いセット操作効果及び２４５℃のベーキングでのＰＣＭ信頼性を検討するために、標準的なセットとリセットのプログラミング条件を使用し、前記条件でセルをプログラムしてベーキングし、そうして循環する。図２４は、強いセットセルは、エミュレートした半田付けベーキングプロセス後、千万（１０Ｍ）回を越えて循環しても劣化しないことを示す。これらの操作の後に発生する物理現象を分析するために、透過型電子顕微鏡（ＴＥＭ）を使用する。初期状態と比較し、長いセット操作は、下部電極がセル抵抗を低下するために、下電極上に大きい粒領域を有する温度硬化形態を発生させる。低角度散乱暗視野走査型透過電子顕微鏡（ＬＡＡＤＦ−ＳＴＥＭ）は、粒径を検査するために、コントラストの増加を達成して、ポストベーキングセルを分析することに使用されている。初期状態のセルをベーキングしても粒径は変化しない。このため、初期状態のセルは、ベーキング前と後に、抵抗値が変化しないということを説明できる。強いセットセルは、２４５℃／１ｈｒのベーキングの後に、再結晶化されたリセット状態の細胞よりも大きい粒径及び少ない粒界（ｇｒａｉｎ  ｂｏｕｎｄａｒｙ）を有する。このため、強いセットセルは、再結晶化されたリセットセルよりも低い抵抗を有する理由を説明できる。
【００８７】
以上の説明によると、当業者であれば本発明の技術思想を逸脱しない範囲で、多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は、明細書の詳細な説明に記載された内容に限らず、特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【００８８】
【図１】回路基板上への半導体チップの組立ての段階を示す図である。
【図２Ａ】表面取り付け手順で段階を示す断面模式図である。
【図２Ｂ】表面取り付け手順で段階を示す断面模式図である。
【図３】表面取り付け手順についての温度スケジュールを示す図である。
【図４】相変化メモリセルの断面概略図である。
【図５】図４に示すように活性状態が低抵抗状態になっている相変化メモリセルの断面概略図である。
【図６】従来技術による初期状態、“セット”手順の後の状態及び“リセット”の手順の後の状態で、メモリセルの相変化材料の抵抗を示す図である。
【図７Ａ】本発明の実施形態による“セット”、“長いセット”及び“リセット”手順において、活性領域の温度と時間との比較関係を示す図である。
【図７Ｂ】通常のセットと長いセット操作のための代表電流パルスの形状をそれぞれ示す図である。
【図７Ｃ】通常のセットと長いセット操作のための代表電流パルスの形状をそれぞれ示す図である。
【図７Ｄ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｅ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｆ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｇ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｈ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｉ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｊ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｋ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｌ】長いセットパルスについての選択できるパルス形状を示す図である。
【図７Ｍ】熱負荷とセットパルスの長さとの関係による抵抗ドリフトを示す図である。
【図８Ａ】本発明の実施形態によるセルのプログラミング手順に関するさまざまな段階でのメモリセルの相変化材料の抵抗を示す図である。
【図８Ｂ】本発明の実施形態によるセルのプログラミング手順に関するさまざまな段階でのメモリセルの相変化材料の抵抗を示す図である。
【図８Ｃ】本発明の実施形態によるセルのプログラミング手順に関するさまざまな段階でのメモリセルの相変化材料の抵抗を示す図である。
【図８Ｄ】本発明の実施形態によるセルのプログラミング手順に関するさまざまな段階でのメモリセルの相変化材料の抵抗を示す図である。
【図９Ａ】本発明の実施形態による第一及び第二モードで、センスアンプの設定とセル抵抗との関係を示す図である。
【図９Ｂ】本発明の実施形態による第一及び第二モードで、センスアンプの設定とセル抵抗との関係を示す図である。
【図１０】本発明の実施形態による長いセットとセットプロセスを使用して、チップをコーディング後の熱サイクルに曝す場合に、セル抵抗の効果を発見的に示す図である。
【図１１】本発明の実施形態によるメモリ配列との接続に適用されるセンスアンプ回路を示す図である。
【図１２】本発明の実施形態による転移及び操作モードでのＰＣＭメモリ配列を含む集積回路を示す簡略ブロック図である。
【図１３】本発明の実施形態による取り付ける前の書き込むプロセスを示すフローチャートである。
【図１４】本発明の実施形態による書き込むプロセスの後に、取り付けた後の読み取るプロセスに転移モードを示すフローチャートである。
【図１５】選択できる相変化メモリセルの構成の簡略断面図である。
【図１６】選択できる相変化メモリセルの構成の簡略断面図である。
【図１７】選択できる相変化メモリセルの構成の簡略断面図である。
【図１８】本発明の実施形態による温度硬化相変化メモリの簡略ブロック図である。
【図１９】２４５℃のベーキングで１時間後の、テストチップのセット及びリセット状態での抵抗分布図である。
【図２０】２４５℃のベーキングで１時間前と後の、テストチップの初期状態での抵抗分布図である。
【図２１】２４５℃のベーキングで１時間前と後の、テストチップのセット状態での抵抗分布図である。
【図２２】２４５℃のベーキングで１時間前と後に、テストチップの強いセット及び初期状態での抵抗分布図である。
【図２３】２４５℃のベーキングで１時間後の、テストチップの強いセット及びリセット状態での抵抗分布図である。
【図２４】１０Ｍサイクル持久性試験の後の、強いセットセルのセット及びリセット状態での抵抗分布図である。メモリウィンドウは、一桁の大きさよりも大きい。
【符号の説明】
【００８９】
１１、１３矢印
１２、１４、１６、１８チップ
１２’、１４’、１６’、１８’  コーディングされたチップ
１５回路基板
１１２ワイヤボンド
１１３、２１３接続パッド
１１４、２１４ダイ
１１５結合指
１１６リード
１１７取り付け足
１１９保護カプセル
１２３、２２３結合部位
１２４回路基板
１２５、２２５結合部位
１４５、２６５リフローしていた半田
２０５結合パッド
２０６基板
２０７接続地
２１２バンプ
２１６半田ボール
２１９アンダーフィル
２２０フリップチップパッケージ
３００リードフレームパッケージ
４００、１５００、１６００、１７００メモリセル
４１０、１５１０、１６１０、１７１０活性領域
４１１、４１２相変化材料
４１３、１５１３、１６１３非活性領域
４１６、１５１６、１６１６、１７１６メモリ素子
４２０下電極
４２２、１５１７、１６１７幅
４３０誘電体
４４０上電極
５８１、５８４、５８７立ち上がりエッジ
５８２、５８５、５８８レベル
５８３、５８６、５８９立ち下がりエッジ
６１２、６９２、６９４、６９６、６９８抵抗エンベロープ
６５２破線
７００、７０２、７０３、７０４、７０５、７０６矩形パルス
７０１融点しきい値
７０７、７０９、７１０、７１１、７１３、７１４、７１５、７１６、７１７パルス
７０８、７１２、７１８後縁
７２０、７２１スイッチ
７２５、７２６抵抗
７３０メモリ配列
７３４、７３６参考電流源
７５０センスアンプ
８１０、８１１節点
１０１０、１８１０集積回路
１０１２、１８１２メモリ配列
１０１４、１８１４：ワード線デコーダとドライバー
１０１６、１８１６ワード線
１０１８、１８１８ビット線デコーダ
１０２０、１８２０ビット線
１０２２、１８２２アドレス
１０２４、１８２４ブロック
１０２６、１８２６データバス
１０２８、１８２８データ入力線
１０３０、１８３０他の回路要素
１０３１、１８３１データ出力線
１０３２、１８３２：輸出線
１０３４、１８３４制御器
１０３６、１８３６バイアス回路
１３００、１３０１、１３０２、１３０３、１３０４、１３０５、１３０６、１３０７、１３０８、１４０２、１４０３、１４０４、１４０５、１４０６、１４０７、１４０８プロセス
１５１５誘電体スペーサ
１５２０、１６２０、１７２０第一電極
１５４０、１６４０、１７４０第二電極
１６２２、１６２４表面
１８１３ヒューズ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
0005480172.tif 000009
【図７Ｂ】
0005480172.tif 000010
【図７Ｃ】
0005480172.tif 000011
【図７Ｄ】
0005480172.tif 000012
【図７Ｅ】
0005480172.tif 000013
【図７Ｆ】
0005480172.tif 000014
【図７Ｇ】
0005480172.tif 000015
【図７Ｈ】
0005480172.tif 000016
【図７Ｉ】
0005480172.tif 000017
【図７Ｊ】
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【図７Ｋ】
0005480172.tif 000019
【図７Ｌ】
0005480172.tif 000020
【図７Ｍ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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