(57)【特許請求の範囲】
【請求項１】
デュアル機能モードを有する不揮発性半導体メモリセルであって：
活性領域を有する第１導電型の基板；
選択ゲート電圧を受けるための前記活性領域上に完全に形成される第１ゲート；
前記デュアル機能モードのワンタイムプログラミング機能モードに対応する第１電圧及び前記デュアル機能モードのマルチタイムプログラミング機能モードに対応する第２電圧を受けるための前記第１ゲートの第１側の前記活性領域上に部分的に形成される第２ゲートであって、前記第１ゲート及び前記第２ゲートは第１距離だけ離れている、第２ゲート；
前記ワンタイムプログラミング機能モードに対応する第１電圧及び前記マルチタイムプログラミング機能モードに対応する第２電圧を受けるための前記第１ゲートの前記第１側の前記活性領域上に部分的に形成される第３ゲートであって、前記第１ゲート及び前記第３ゲートは第１距離だけ離れ、前記第２ゲート及び前記第３ゲートは第２距離だけ離れている、第３ゲート；
前記活性領域の表面上に形成される電荷蓄積層であって、当該電荷蓄積層は前記第２ゲートと前記第３ゲートとの間に満たされている、電荷蓄積層；
前記ワンタイムプログラミング機能モードに対応する第３電圧及び前記マルチタイムプログラミング機能モードに対応する第４電圧を受けるための前記第１ゲートの前記第１側とは反対の前記第１ゲートの第２側の前記活性領域の前記表面上に形成される前記第１導電型とは逆の第２導電型の第１拡散領域；
前記マルチタイムプログラミング機能モードに対応する第５電圧を受けるための前記第１ゲートの前記第１側とは反対の前記第２ゲートの第１側の前記活性領域の前記表面上に形成される前記第２導電型の第２拡散領域；並びに
前記第１ゲートと前記第２ゲート及び前記第３ゲートとの間の前記活性領域の前記表面上に形成される前記第２導電型の第３拡散領域；
を有し、
前記ワンタイムプログラミング機能モードのプログラムモードにおいて、前記第１電圧は、前記第２ゲート及び前記第３ゲートの下の酸化物層を破壊するために用いられ、前記選択ゲート電圧は前記第１電圧の半分であり、前記第３電圧は接地電圧に等しい、不揮発性半導体メモリセル。
【請求項２】
請求項１に記載のデュアル機能モードを有する不揮発性半導体メモリセルであって、前記ワンタイムプログラミング機能モードの読み出しモードにおいて、前記第１電圧は前記選択ゲート電圧に等しく、前記第２ゲート及び前記第３ゲートの下の酸化物層を破壊するために用いられ、前記第３電圧は接地電圧に等しい、不揮発性半導体メモリセル。
【請求項３】
請求項１に記載のデュアル機能モードを有する不揮発性半導体メモリセルであって、前記マルチタイムプログラミング機能モードのプログラムモードにおいて、前記第２電圧は０Ｖより高く、前記選択ゲート電圧は０Ｖより高く、前記第４電圧は０Ｖに等しく、前記第５電圧は０Ｖより高い、不揮発性半導体メモリセル。
【請求項４】
請求項１に記載のデュアル機能モードを有する不揮発性半導体メモリセルであって、前記マルチタイムプログラミング機能モードの消去モードにおいて、前記第２電圧は０Ｖより低く、前記選択ゲート電圧は０Ｖに等しく、前記第１拡散領域はフローティングであり、前記第５電圧は０Ｖより高い、不揮発性半導体メモリセル。
【請求項５】
請求項１に記載のデュアル機能モードを有する不揮発性半導体メモリセルであって、前記第２距離は、前記電荷蓄積層が自己整合するのに適切な範囲内にある、不揮発性半導体メモリセル。
【請求項６】
請求項５に記載のデュアル機能モードを有する不揮発性半導体メモリセルであって、前記範囲は２０ｎｍ以上且つ２００ｎｍ以下の範囲である、不揮発性半導体メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリセルに関し、特に、デュアル機能モードを有する不揮発性半導体メモリセルに関する。
【背景技術】
【０００２】
不揮発性メモリは、電力がメモリブロックに供給されるときでさえ、情報を保持する種類のメモリである。一部の例には、磁気装置、光ディスク、フラッシュメモリ及び他の半導体に基づくメモリ技術がある。不揮発性メモリはリプログラマブル能力により分類されることが可能である。例えば、一部の不揮発性メモリは一回のみプログラムされることが可能であり（ワンタイムプログラマブル（ＯＴＰ）ＲＯＭ）、他の種類の不揮発性メモリは複数回、プログラムされる及び再プログラムされることが可能である。製造及び処理を考慮すれば、不揮発性メモリ技術は、スタンドアロン技術及び内蔵メモリ技術として特定されることが可能である。半導体メモリ技術が進展するにつれて、内蔵不揮発性メモリについて、集積回路（ＩＣ）にかなりの量のメモリセルを埋め込む能力は有利点であることが明らかになっている。換言すれば、内蔵メモリセルは、ＩＣと同じ処理で形成される。複雑な及びコストパフォーマンスの低い製造ステップは、内蔵不揮発性メモリの重要な特徴ではない。それらの不揮発性メモリ技術はまた、“ＣＭＯＳ不揮発性メモリ”又は“ロジック不揮発性メモリ”として分類される。
【０００３】
不揮発性メモリ装置の１つの目的は、ＩＣにおける他のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ（相補型）−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔoｒ）装置と同じ製造処理を利用しながら、より小さいチップ面積に対して益々増えている数のメモリセルを適合させることである。メモリセルの数を増加させるための一方法は、２ビット不揮発性半導体メモリトランジスタを形成するために“電荷蓄積構造”を利用するものである。従来技術に従った半導体メモリトランジスタ１００の図である図１を参照されたい。埋め込まれるソース領域１５７−１及びドレイン領域１５７−２並びにチャネル領域１５６を有する半導体メモリトランジスタ１００が基板上に形成される。チャネル領域１５６並びに埋め込まれるソース領域１５７−１及びドレイン領域１５７−２はゲート領域１５２の下に形成され、２つの電荷蓄積構造１５５−１及び１５５−２はゲート領域１５２の側面に形成される。電荷蓄積構造１５５−１及び１５５−２は、電荷トラップ特性を有するスペーサ材料、例えば、窒化シリコン又はｈｉｇｈ−ｋ誘電体から成る。電荷蓄積構造１５５−２は、０Ｖのソース電圧を伴って、５Ｖのゲート電圧ＶＧ及び５Ｖのどレイン電圧Ｖ２を印加することによりプログラムされる。従って、ソース領域１５７−１からのチャネル熱電子が、チャネル領域１５６を介して移動することにより、電荷蓄積領域１５５−２に入ることが可能である。電荷蓄積構造１５５−２を消去するために、電荷蓄積構造１５５−２に入るようにバンドツーバンドトンネリングホールを誘起して、−５Ｖのゲート電圧及び−５Ｖのドレイン電圧が印加されることが可能である。
【０００４】
標準的なＣＭＯＳ処理を用いて製造されるＣＭＯＳ不揮発性メモリセルを提供する他の技術が、従来技術に従ったＣＭＯＳ不揮発性メモリセル２００（以下、“メモリセル２００”という）の図である図２に示されている。メモリセル２００は、基板２０２上に形成され、２つのソース領域２０４−１及びドレイン領域２０４−２と、ゲート誘電体層２０８−１及び２０８−２のそれぞれにより基板２０２から分離された２つのポリゲート２０６−１及び２０６−２とを有する。ゲート誘電体層２０８−１及び２０８−２は酸化物−窒化物−酸化物（ＯＮＯ）材料で形成される。プログラミング層２１０は２つのポリゲート２０６−１と２０６−２との間に形成され、分離層２１２によりポリゲート２０６−１、２０６−２から絶縁される。プログラミング層２１０は、フラッシュメモリセルで利用されるシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）と類似する電荷蓄積を提供する。しかしながら、ＣＭＯＳ不揮発性メモリセル２００においては、２つのポリゲート２０６−１、２０６−２がプログラミング層２１０をプログラムするように利用される。シリコン−窒化物サイドウォールスペーサ２１４−１及び２１４−２が、ソース領域２０４−１及びドレイン領域２０４−２の近傍の電界フリンジングを制御するためにプログラミング層２１０により堆積される。サイドウォール分離層２１６−１及び２１６−２は分離層２１２と共に成長し、ＳｉＮサイドウォールスペーサ２１４−１及び２１４−２をポリゲート２０６−１、２−６−２及び基板２０２から分離する。第２サイドウォールスペーサ２１８−１、２１８−２がシリコン酸化物により形成される。プログラミング層２１０は、ポリゲート２０６−１を接地し、ソース領域２０４−１、ドレイン領域２０４−２及び基板２０２をフローティングのままにすることにより、プログラムされる。ポリゲート２０６−１から分離層２１２を介してプログラミング層２１０に電子を引きつけるように、高電圧がポリゲート２０６−２に印加される。チャネル上のプログラミング層２１０の負電荷は、同じ回路において非プログラミング層２１０に対してメモリセル２００の閾値電圧を増加させて、負バイアスをもたらす。
電荷蓄積層を有するメモリセルを形成するために、従来技術においては、種々のトポロジが提供されている。しかしながら、それらのメモリセルは低速であり、不十分である。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の第１の実施形態に従って、デュアル機能モードを有する不揮発性半導体メモリセルは、活性領域、第１ゲート、第２ゲート、第３ゲート、第２ゲートと第３ゲートとの間に満たされた電荷蓄積層、第２拡散領域及び第３拡散領域を有する第１導電型の基板を有する。第１ゲートは、選択ゲート電圧を受けるための活性領域上に完全に形成される。第２ゲートは、デュアル機能モードのワンタイムプログラミング機能モードに対応する第１電圧及びデュアル機能モードのマルチタイムプログラミング機能モードに対応する第２電圧を受けるための第１ゲートの第１側の活性領域上に部分的に形成され、第１ゲート及び第２ゲートは第１距離だけ離れている。第３ゲートは、ワンタイムプログラミング機能モードに対応する第１電圧及びマルチタイムプログラミング機能モードに対応する第２電圧を受けるための第１ゲートの第１側の活性領域上に部分的に形成され、第１ゲート及び第３ゲートは第１距離だけ離れていて、第２ゲート及び第３ゲートは第２距離だけ離れている。電荷蓄積層が基板上に形成され、第２ゲートと第３ゲートとの間に満たされる。第１拡散領域は、ワンタイムプログラミング機能モードに対応する第３電圧及びマルチタイムプログラミング機能モードに対応する第４電圧を受けるための第１ゲートの第１側に対向する第１ゲートの第２側の活性領域の表面上に形成される第１導電型とは逆の第２導電型である。第２拡散領域は、マルチタイムプログラミング機能モードに対応する第５電圧を受けるために第１ゲートの第１側とは逆の第２ゲートの第１側の活性領域の表面上に形成される第２導電型である。第３拡散領域は、第１ゲートと第２／第３ゲートとの間の活性領域の表面上に形成される第２導電型である。
【０００６】
本発明の上記の及び他の目的については、種々の図に示されている好適な実施形態についての以下の詳述を読むことにより、当業者は恐らく理解することができる。
【図面の簡単な説明】
【０００７】
【図１】従来技術に従った半導体メモリトランジスタの図である。
【図２】従来技術に従ったＣＭＯＳ不揮発性メモリセルの図である。
【図３】本発明の一実施形態に従ったＣＭＯＳ不揮発性メモリセルの図である。
【図４】本発明の一実施形態に従ったデュアル機能を有するメモリセルを示す図である。
【図５】デュアル機能を有するメモリセルの断面図である。
【図６】ワンタイムプログラミング機能のプログラムモードにあるメモリセルを示す図である。
【図７】ワンタイムプログラミング機能の読み出しモードにあるメモリセルを示す図である。
【図８】ワンタイムプログラミング機能のプログラムモードにあるメモリアレイを示す図である。
【図９】ワンタイムプログラミング機能の読み出しモードにあるメモリアレイを示す図である。
【図１０】プログラムモードにあるＣＭＯＳ不揮発性メモリセルの図である。
【図１１】消去モードにある図１０のＣＭＯＳ不揮発性メモリセルの図である。
【図１２】本発明の他の実施形態に従ったＣＭＯＳ不揮発性メモリセルのアレイの図である。
【発明を実施するための形態】
【０００８】
本発明の実施形態に従ったＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ（相補型）−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔoｒ）不揮発性メモリセル３００（以下、  “メモリセル３００”という）の図である図３を参照されたい。メモリセル３００は、基板のＰウェル領域３１０の活性領域３１５上に形成されることが可能である。ＣＭＯＳ  Ｐウェルトポロジについて説明しているが、本明細書で説明している実施形態は、ＣＭＯＳ  Ｎウェルトポロジへの適用についても適切である。第１Ｎ＋拡散領域３１１−１は、第１多結晶ゲート３１３−１の左（第２）側における活性領域３１５の表面に形成されることが可能であり、第２Ｎ＋拡散領域３１１−２は、第１多結晶シリコン３１３−１の右（第１）側に対向する第２多結晶シリコンゲート３１３−２の第１側における活性領域３１５の表面に形成されることが可能であり、第３Ｎ＋拡散領域３１１−３は、第１多結晶シリコンゲート３１３−１と第２多結晶シリコンゲート３１３−２との間の活性領域３１５の表面に形成されることが可能である。
【０００９】
第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３は、互いから離れた第２距離に形成されることが可能である。更に、第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３の両方は、第１多結晶シリコンゲート３１３−１から離れた第１距離に形成されることが可能である。第２距離及び第１距離は２つの直交軸に沿って測定されることが可能である。第２距離は、第２多結晶ゲート３１３−２と第３多結晶ゲート３１３−３との間の間隔内に電荷蓄積（自己整合窒化物（ＳＡＮ））層３１４を形成するために適切な大きさを有することが可能であり、第２距離は、第２多結晶シリコンゲート３１３−２と第３多結晶ゲート３１３−３との間の自己整合窒化物層を形成しないために適切な大きさを有することが可能である。例えば、９０ｎｍ／６５ｎｍのノードにおいて、第２多結晶シリコンゲート３１３−２と第３多結晶ゲート３１３−３との間の距離の２０ｎｍ乃至２００ｎｍの範囲は、第２多結晶シリコンゲート３１３−２と第３多結晶ゲート３１３−３との間の間隔において、電荷蓄積層３１４，例えば、自己整合窒化物層の形成を可能にする。コンタクト３１６−１及び３１６−２は、コンタクト３１６−１、３１６−２に適用される電圧信号により拡散領域３１１−１及び３１１−２を帯電させるための拡散領域３１１−１及び３１１−２のそれぞれの上の活性領域３１５において形成されることが可能である。
【００１０】
図４及び図５を参照されたい。図４は、本発明の一実施形態に従ったデュアル機能を有するメモリセル３００を示す図であり、図５は、そのデュアル機能を有するメモリセル３００の斜視図である。図４に示しているように、ビット線ＢＬはコンタクト３１６−１に結合され、ワード線ＷＬは第１多結晶ゲート３１３−１に結合され、プログラム線ＰＬは第２多結晶ゲート３１３−２及び第３多結晶ゲート３１３−３に結合される。図５及び４に示しているように、第１多結晶ゲート３１３−１、第１Ｎ＋拡散領域３１１−１及び第３Ｎ＋拡散領域３１１−３はスイッチ４０２として機能することが可能であり、第２多結晶シリコン３１３−２、第３多結晶シリコンゲート３１３−３、第２Ｎ＋拡散領域３１１−２及び第３Ｎ＋拡散領域３１１−３はワンタイムプログラミング機能セル４０４（即ち、アンチヒューズとしての第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３）として機能することが可能であり、第２多結晶シリコン３１３−２、第３多結晶シリコンゲート３１３−３、第２Ｎ＋拡散領域３１１−２及び第３Ｎ＋拡散領域３１１−３はマルチタイムプログラミング機能セル４０６として機能することが可能である。
【００１１】
図６を参照されたい。図６は、ワンタイムプログラミング機能のプログラムモードにおけるメモリセル３００を示している。ワンタイムプログラミング機能のプログラムモードにおいては、高電圧Ｖｐｐが第２多結晶ゲート３１３−２及び第３多結晶ゲート３１３−３に印加され、第１Ｎ＋拡散領域３１１−１はアース端子に結合され（即ち、コンタクト３１６−１に結合されるビット線ＢＬは０Ｖであり、故に、その高電圧Ｖｐｐは、第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３と第１Ｎ＋拡散領域３１１−１との間の電圧降下に従って第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３の下に形成されたゲート酸化物層３２０を破壊することが可能である。その高電圧Ｖｐｐの半分が、第１Ｎ＋拡散領域３１１−１と第３Ｎ＋拡散領域３１１−３との間のチャネル領域３２３をオンに保つように、第１多結晶シリコンゲート３１３−１に印加される。しかしながら、第１多結晶シリコンゲート３１３−１に印加される高電圧Ｖｐｐは、第１Ｎ＋拡散領域３１１−１から第３Ｎ＋拡散領域３１１−３に接地電圧を印加することが可能である。
【００１２】
図７を参照されたい。図７は、ワンタイムプログラミング機能の読み出しモードにおけるメモリセル３００を示している。ワンタイムプログラミング機能の読み出しモードにおいては、高電圧ＶＤＤが第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３に印加され、第１Ｎ＋拡散領域３１１−１は接地端子に結合され（即ち、コンタクト３１６―１に結合されたビット線ＢＬは０Ｖであり）、高電圧ＶＤＤは、チャネル領域３２３のオンに保つように第１多結晶シリコンゲート３１３−１にも印加される。このように、電流Ｉｒｅａｄは、第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３から第１Ｎ＋拡散領域３１１−１の方に流れることが可能である。従って、ビット線ＢＬは電流Ｉｒｅａｄ（即ち、ロジック“１”）を検知することが可能である。しかし、本発明は、電流Ｉｒｅａｄを検知するビット線ＢＬに対応するロジック“１”に限定されるものではない。故に、メモリセル３００のワンタイムプログラミング機能においては、第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３が破壊されないとき、メモリセル３００はロジック“０”を記憶し、第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３が破壊されるとき、メモリセル３００はロジック“１”を記憶する。
【００１３】
図８を参照されたい。図８は、ワンタイムプログラミング機能のプログラムモードにおけるメモリアレイ８２０を示している。図８に示すように、メモリアレイ８２０のメモリセル８２０２はプログラムされ、メモリアレイ８２０の他のメモリセルはプログラムされない。ビット線ＢＬｎ、ワード線ＷＬｎ及びプログラム線ＰＬｎはメモリセル８２０２に結合される。従って、高電圧Ｖｐｐがプログラム線ＰＬｎに印加され、ビット線ＢＬｎは接地され、高電圧Ｖｐｐの半分がワード線ＷＬｎに印加される。高電圧Ｖｐｐの半分が他のメモリセルに結合されたビット線（例えば、ビット線ＢＬｎ＋１）に印加され、他のメモリセルに結合されたワード線（例えば、ワード線ＷＬｎ＋１）及びプログラム線（例えば、ＰＬｎ＋１）は接地される。従って、メモリセル８２０２はプログラムされ（ロジック“１”）、メモリアレイ８２０の他のメモリセルはプログラムされない（ロジック“０”）。
【００１４】
図９を参照されたい。図９は、ワンタイムプログラミング機能の読み出しモードにおけるメモリアレイ８２０を示している。図９に示すように、メモリアレイ８２０のメモリセル８２０２はロジック“１”を記憶し、メモリアレイ８２０のメモリセル８２０２はロジック“０”又はロジック“１”を記憶する。ワンタイムプログラミング機能の読み出しモードにおいては、高電圧ＶＤＤがプログラム線ＰＬｎ及びワード線ＷＬｎに印加され、ビット線ＢＬｎは接地される。高電圧ＶＤＤは、ワード線ＷＬｎに結合された隣接するプログラムされたメモリセルにおいてリーク電流を抑制するようにビット線ＢＬｎ＋１に印加され、ワード線ＷＬｎ＋１及びプログラム線ＰＬｎ＋１は接地される。従って、ビット線ＢＬｎは電流Ｉｒｅａｄを検知することが可能である（メモリセル８２０２に記憶されているロジック“１”）。
【００１５】
図３のＣＭＯＳ不揮発性メモリセル３００の断面図である図１０を参照されたい。図１０は、マルチタイムプログラミング機能のプログラムモードにおけるメモリセル３００を示している。ゲート酸化物層３２１は、第１多結晶シリコンゲート３１３−１とＰウェル領域３１０との間に形成されることが可能である。プログラムモードにおいては、Ｎ型ＭＯＳＦＥＴについて、高電圧ＶＡＧ（＞０）が第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３に印加されることが可能であり、メモリセル３００の閾値ＶＴＨより大きいゲート電圧ＶＳＧが第１多結晶シリコンゲート３１３−１に印加されることが可能であり、高電圧ＶＳＬ（＞０）が第２Ｎ＋拡散領域３１１−２に印加されることが可能であり、第１Ｎ＋拡散領域３１１−１は接地されることが可能である。このように、チャネル熱電子は、第１Ｎ＋拡散領域３１１−１と第３Ｎ＋拡散領域３１１−３との間に形成されるチャネル領域３２３を介して第１Ｎ＋拡散領域３１１−１から移動することが可能である。チャネル熱電子は第３Ｎ＋拡散領域３１１−３に到達することが可能であり、電荷蓄積層３１４に注入されて電荷蓄積層３１４にトラップされることが可能である。更に、ピークチャネル熱電子注入が、第２Ｎ＋拡散領域３１１−２の隣の電荷蓄積層３１４の下の領域にシフトされることが可能であり、電流密度は、第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３に電圧を印加することにより改善されることが可能である。
【００１６】
マルチタイムプログラミング機能の消去モードにおける図１０のＣＭＯＳ不揮発性メモリセル３００の図である図１１を参照されたい。バンドツーバンドトンネリングホットホール（ＢＢＨＨ）注入が、メモリセル３００を消去するように用いられることが可能である。図１１に示しているように、低電圧ＶＳＧ（例えば、０Ｖに等しい）が第１多結晶シリコンゲート３１３−１に印加されることが可能であり、低電圧ＶＡＧ（＜０Ｖ）が、第２多結晶シリコンゲート３１３−２及び第３多結晶シリコンゲート３１３−３に印加されることが可能である。第１Ｎ＋拡散領域３１１−１はフローティングである。高電圧ＶＳＬ（＞０）は、第２Ｎ＋拡散領域３１１−２に印加されることが可能である。このように、ＢＢＨＨ注入が行われることが可能であり、故に、ホットホールは、第２Ｎ＋拡散領域３１１−２から電荷蓄積層３１４に移動することが可能である。従って、メモリセル３００は消去されることが可能である。
【００１７】
本発明の他の実施形態に従ったＣＭＯＳ不揮発性メモリセルのアレイ８００の図である図１２を参照されたい。メモリセル８００のアレイは、メモリストリングにおける複数のメモリセルを有する論理ＮＡＮＤ型アレイであるとみなされることが可能である。各々のメモリストリングは、図１２に示している複数のメモリセルを有することが可能である。メモリセル８００は、基板のＰウェル領域８１０における活性領域の上に形成されることが可能である。図１２に示しているように、全数Ｎのメモリセルが形成されることが可能である。第１Ｎ＋拡散領域８１１−１は、第１多結晶シリコンゲート８１３−１の下に形成されることが可能である。第２Ｎ＋拡散領域８１１−２は、第１多結晶シリコンゲート８１３−１並びに第２多結晶シリコンゲート８１３−２［１］及び第３多結晶シリコンゲート８１３−３［１］の下に形成されることが可能である。第３Ｎ＋拡散領域８１１−３は、第２多結晶シリコンゲート８１３−２［１］及び第３多結晶シリコンゲート８１３−３［１］の下に並びに第４多結晶シリコンゲート８１３−２［２］及び第５多結晶シリコンゲート８１３−３［２］の下に形成されることが可能である。第４Ｎ＋拡散領域８１１−４は第６多結晶シリコンゲート８１３−２［Ｎ］及び第７多結晶シリコンゲート８１３−３［Ｎ］の下に形成されることが可能である。第１Ｎ＋拡散領域８１１−１及び第４Ｎ＋拡散領域８１１−４との間に連続的なチャネルを形成するように、各々の電荷蓄積層８１４［１］、８１４［２］、．．．、８１４［Ｎ］は電荷、例えば、電子を蓄積することが可能である。電荷蓄積層８１４［１］、８１４［２］、．．．、８１４［Ｎ］の１つ又はそれ以上が電荷を蓄積しない場合、電流は、第１Ｎ＋拡散領域８１１−１から第４Ｎ＋拡散領域８１１−４に流れないことが可能である。従って、ＮＡＮＤ型動作が、図１２に示すアーキテクチャを用いることにより得られる。
【００１８】
第２多結晶シリコンゲート８１３−２［１］及び第３多結晶シリコンゲート８１３−３［１］は、互いから第２距離、離れて形成されることが可能である。更に、第２多結晶シリコンゲート８１３−２［１］及び第３多結晶シリコンゲート８１３−３［１］の両方は、第１多結晶シリコンゲート８１３−１から第１距離、離れて形成されることが可能である。第４多結晶シリコンゲート８１３−２［２］及び第５多結晶シリコンゲート８１３−３［２］は、互いから第２距離、離れて形成されることが可能である。第４多結晶シリコンゲート８１３−２［２］は、第２多結晶シリコンゲート８１３−２［１］から第３距離、離れて形成されることが可能である。第５多結晶シリコンゲート８１３−３［２］は、第３多結晶シリコンゲート８１３−３［１］から第３距離、離れて形成されることが可能である。第３距離は第１距離と同じであることが可能である。第２距離は、第２多結晶シリコンゲート８１３−２［１］及び第３多結晶シリコンゲート８１３−３［１］、第４多結晶シリコンゲート８１３−２［２］及び第５多結晶シリコンゲート８１３−３［２］、第６多結晶シリコンゲート８１３−２［Ｎ］及び第７多結晶シリコンゲート８１３−３［Ｎ］間の空間に自己整合窒化物（ＳＡＮ）層８１４［１］、８１４［２］、．．．、８１４［Ｎ］を形成するための大きさを有することが可能である。第１距離は、第１多結晶シリコンゲート８１３−１と第２及び第３多結晶シリコンゲート８１３−２［１］、８１３−３［１］との間に自己整合窒化物層を形成しないために適する大きさを有することが可能である。第３距離は、第２及び第３多結晶シリコンゲート８１３−１［１］、８１３−３［１］と第４及び第５多結晶シリコンゲート８１３−２［２］、８１３−３［２］のそれぞれとの間にＳＡＮ層を形成しないために適する大きさを有することが可能である。例えば、９０ｎｍ／６５ｎｍノードにおいて、第２多結晶シリコンゲート８１３−２［１］と第３多結晶シリコンゲート８１３−３［１］との間の距離の２０ｎｍ乃至２００ｎｍの範囲が、第２多結晶シリコンゲート８１３−２［１］と第３多結晶シリコンゲート８１３−３［１］との間の空間における電荷蓄積層８１４［１］、例えば、ＳＡＮ層の形成を可能にする。コンタクト８１６−１及び８１６−２が、コンタクト８１６−１及び８１６−２に適用される電圧信号により拡散領域８１１−１、８１１−４を帯電するために、拡散領域８１１−１及び８１１−４のそれぞれの上の活性領域８１５において形成されることが可能である。
【００１９】
上記の図１２についての説明はＮＡＮＤ型アレイ構成に関するものである。ＮＯＡ型アレイは、各々がメモリセル３００として構成される複数のメモリセルを有することが可能である。故に、ＮＯＡ型アレイについての更なる説明は、簡略化のために省略する。
【００２０】
要約すると、図４乃至図１１に示しているように、本発明で提供しているメモリセルは、ワンタイムプログラミング機能及びマルチタイムプログラミング機能を有することが可能である。即ち、ワンタイムプログラミング機能及びマルチタイムプログラミング機能を容易に実現するように、メモリセルに結合されたビット線、ワード線及びプログラム線に種々の電圧が印加されることが可能である。従って、従来技術と比較して、メモリセルは、従来技術より良好な性能を有するばかりでなく、ワンタイムプログラミング機能及びマルチタイムプログラミング機能を実現するためのより簡単な構造も有する。
【００２１】
当業者は、本発明の教示に基づいて、本発明の装置及び方法についての多くの修正及び変形が可能であることを容易に理解することができるであろう。従って、上記の開示は同時提出の特許請求の範囲における範囲のみにより制限されるとして理解される必要がある。
【符号の説明】
【００２２】
１００  半導体メモリトランジスタ
１５２  ゲート領域
１５５−１、１５５−２  電荷蓄積構造
１５７−１  ソース領域
１５７−２  ドレイン領域
２００  ＣＭＯＳ不揮発性メモリセル
２０２  基板
２０４−１  ソース領域
２０４−２  ドレイン領域
２０６−１、２０６−２  ポリゲート
２０８−１、２０８−２  ゲート誘電体層
２１０  プログラミング層
２１２  分離層
２１４−１、２１４−２  シリコン−窒化物サイドウォールスペーサ
２１６−１、２１６−２  サイドウォール分離層
２１８−１、２１８−２  第２サイドウォールスペーサ
３００  不揮発性メモリセル
３１０  Ｐウェル領域
３１１−１  第１Ｎ＋拡散領域
３１１−２  第２Ｎ＋拡散領域
３１１−３  第３Ｎ＋拡散領域
３１３−１  第１多結晶シリコンゲート
３１３−２  第２多結晶シリコンゲート
３１３−３  第３多結晶シリコンゲート
３１４  電荷蓄積層
３１５  活性領域
３１６−１、３１６−２  コンタクト
３２０  ゲート酸化物層
３２３  チャネル領域
４０２  スイッチ
４０４  ワンタイムプログラミング機能セル
４０６  マルチタイムプログラミング機能セル
８２０２  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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