(57)【特許請求の範囲】
【請求項１】
５度以下のオフ角を有する炭化珪素半導体基板の主面上に、第１エピタキシャル層を成長させる第１の成長工程と、
前記第１エピタキシャル層の上面上であって且つ前記第１エピタキシャル層の前記上面と接して、前記第１エピタキシャル層の成長温度よりも低い成長温度で第２エピタキシャル層を成長させる第２の成長工程とを備え、
前記第１および第２の成長工程では、シリコン原子を含むガスおよび炭素原子を含むガスが成長ガスとして用いられ、
前記第１エピタキシャル層の成長温度は、１５５０℃以上１６５０℃以下であり、
前記第２エピタキシャル層の成長温度は、１４５０℃以上１５５０℃以下であり、
前記シリコン原子を含むガスは、モノシラン、ジシラン、ジクロルシランのいずれかであり、
前記炭素原子を含むガスは、炭化水素ガスであることを特徴とする、
炭化珪素半導体装置の製造方法。
【請求項２】
請求項１記載の炭化珪素半導体装置の製造方法であって、
前記第１エピタキシャル層は、前記炭化珪素半導体基板の前記主面と接してエピタキシャル成長されることを特徴とする、
炭化珪素半導体装置の製造方法。
【請求項３】
請求項１または請求項２記載の炭化珪素半導体装置の製造方法であって、
前記第１エピタキシャル層の厚さが０．３μｍ以上であることを特徴とする、
炭化珪素半導体装置の製造方法。
【請求項４】
請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置の製造方法であって、
前記第１エピタキシャル層の成長温度は、１５７０℃以上１６２０℃以下である、
炭化珪素半導体装置の製造方法。
【請求項５】
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置の製造方法であって、
前記第２エピタキシャル層の成長温度は、１４７０℃以上１５２０℃以下である、
炭化珪素半導体装置の製造方法。
【請求項６】
請求項１から請求項５のいずれか一項記載の炭化珪素半導体装置の製造方法であって、
前記第１エピタキシャル層の成長温度と前記第２エピタキシャル層の成長温度との差が、５０℃以上１５０℃以下である、
炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素（以下「ＳｉＣ」と言う。）半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳｉＣ半導体装置を形成するためには、ＳｉＣ基板上に、半導体素子の活性領域となるエピタキシャル層を成長させる必要性がある。このエピタキシャル層は、ステップフロー成長によって成される。ＳｉＣ基板の結晶表面には、細かい凹凸が存在しており、段差部を「ステップ」、何も無い表面を「テラス」と言う。ステップフロー成長では、ウエハに傾斜を付けることにより、結晶表面に付着した反応種がテラス上を拡散し、ステップにたどり着いた反応種から順次に取り込まれ、平坦な表面モフォロジーが得られる。一般的には、ウエハの傾斜は、基板の（０００１）面から[１１−２０]方向に向かって形成される。上記の傾斜角は「オフ角」と言われ、これまでは、４Ｈ−ＳｉＣ基板では８度、６Ｈ−ＳｉＣでは３．５度がそれぞれ一般的なオフ角であった。【０００３】
特許文献１では、基板の（０００１）面から[１１−２０]方向に８度のオフ角が付けられた４Ｈ−ＳｉＣ基板に対してエピタキシャル成長を行い、それにより生成されたエピタキシャル層の上に更に成長温度を上げてエピタキシャル成長を行うことで、ＳｉＣ基板から引継ぐＢａｓａｌ  Ｐｌａｎｅ転位の密度を減らすことが、提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２０８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年は、ＳｉＣ基板の生産コストの問題から、低オフ角化が目指されており、オフ角が４度以下のＳｉＣ基板を使用することが望まれている。更に、ＳｉＣ基板の加工マージン及びオフ角の基板面内分布を考慮すると、オフ角が５度以下のＳｉＣ基板を想定する必要性がある。しかも、一般に市販されているＳｉＣ基板に関して、オフ角が０度のジャスト面基板に於いても、加工性上の問題から、完全な(０００１)面が形成されている訳ではなく、僅かながらオフ角が付いている。【０００６】
以上の観点から、ジャスト面基板から５度以下のオフ角が形成されたＳｉＣ基板のウエハに対してエピタキシャル成長を行う必要性が生じて来ている。【０００７】
基板のオフ角が小さくなるにつれて、テラス幅は長くなり、反応種がステップまでにたどり着くことが出来ずにテラス上に留まって核と成り、その核を起点として二次元核成長を起こす確率が上昇する。特に、エピタキシャル層の成長温度が低い場合には、テラス上での反応種のマイグレーション長が短くなるため、テラス表面での反応種のマイグレーション不良に起因した結晶欠陥が発生し易くなる。【０００８】
加えて、基板のオフ角が小さくなるにつれて、表面エネルギーの問題から、「バンチングステップ」と言われる表面荒れが生じ易く成る。特に、エピタキシャル層の成長温度が高い場合には、バンチングステップが顕著になるといった不具合が生じる。【０００９】
オフ角が５度以下の低オフ角ＳｉＣ基板上にＳｉＣエピタキシャル層を成長させる場合には、オフ角の低下に伴って反応種のマイグレーション長に対してテラス幅が大幅に増加する様になる。そのため、反応種がテラス上に留まり核を形成し易くなり、その核を起点とした結晶欠陥の発生確率が上昇する。特に、これらの結晶欠陥は、成長中よりも、成長初期の基板とその上に生成されるエピタキシャル層との界面付近で発生し易い。【００１０】
上記の様な結晶欠陥を減少させるには、成長温度を上げて、反応種のマイグレーション長を長くすることが有効な方法であると考えられる。【００１１】
しかしながら、成長温度が比較的高い条件下に於いて、数μｍ以上の厚さのエピタキシャル層の成長を行った場合には、大きなバンチングステップが発生して表面が荒れるといった問題点があった。【００１２】
この発明は、オフ角が５度以下のＳｉＣ基板に於いて新たに認識されることとなった上記の問題点を解決するために成されたものであり、バンチングステップ、及び、マイグレーション不良に起因した結晶欠陥が共に少ないエピタキシャル層を含む、或いは、上記エピタキシャル層のプロセスマージン（プロセスウィンドウとも言う。）を広げ得る炭化珪素半導体装置の製造方法を得ることを、その主目的とする。
【課題を解決するための手段】
【００１３】
本発明の主題に係る炭化珪素半導体装置の製造方法は、５度以下のオフ角を有する炭化珪素半導体基板の主面上に、第１エピタキシャル層を成長させる第１の成長工程と、前記第１エピタキシャル層の上面上であって且つ前記第１エピタキシャル層の前記上面と接して、前記第１エピタキシャル層の成長温度よりも低い成長温度で第２エピタキシャル層を成長させる第２の成長工程とを備え、前記第１および第２の成長工程では、シリコン原子を含むガスおよび炭素原子を含むガスが成長ガスとして用いられ、前記第１エピタキシャル層の成長温度は、１５５０℃以上１６５０℃以下であり、前記第２エピタキシャル層の成長温度は、１４５０℃以上１５５０℃以下であり、前記シリコン原子を含むガスは、モノシラン、ジシラン、ジクロルシランのいずれかであり、前記炭素原子を含むガスは、炭化水素ガスであることを特徴とする。
【発明の効果】
【００１４】
本発明の主題によれば、バンチングステップの発生を抑制しつつ、反応種のマイグレーション不良が起点となって引き起こされる結晶欠陥が少ないエピタキシャル膜を、オフ角を有するＳｉＣ基板上に生成することが出来る。即ち、第１エピタキシャル層を高い温度でエピタキシャル成長させることで上記の結晶欠陥を抑制し、第１エピタキシャル層の成長温度よりも低い温度で第２エピタキシャル層を成長させることにより、バンチングステップの高さを低減する。これにより、バンチングステップ高さ並びにマイグレーション不良が起点となる結晶欠陥密度を共に減少させることが出来る。【００１５】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係るＳｉＣ半導体装置の製造方法によって製造されるＳｉＣ半導体装置の半導体素子構造の一例として、縦型のｎチャネルＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。
【図２】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図３】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図４】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図５】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図６】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図７】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図８】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図９】本実施の形態に係る縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。
【図１０】図１に示された第１ドリフト層及び第２ドリフト層を作製するまでの反応炉内の温度プロファイルを表した図である。
【図１１】観測された、マイグレーション不良を起点とする結晶欠陥を示す図である。
【図１２】観測された、マイグレーション不良を起点とする結晶欠陥を示す図である。
【図１３】観測された、マイグレーション不良を起点とする結晶欠陥を示す図である。
【図１４】図１に示された第１ドリフト層及び第２ドリフト層を作製するまでの反応炉内の温度プロファイルを表した図である。
【図１５】実施の形態２に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣショットキダイオードの構造を示す縦断面図である。
【図１６】実施の形態３に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。
【図１７】実施の形態４に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。
【図１８】エピタキシャル層の成長温度とバンチングステップの高さとの関係を示す図である。
【図１９】エピタキシャル層の成長温度とマイグレーション不良に起因する結晶欠陥密度との関係を示した図である。
【発明を実施するための形態】
【００１７】
（実施の形態１）
本実施の形態に係るＳｉＣ半導体装置の製造方法の特徴点は、ＳｉＣ半導体素子（縦型ＭＯＳＦＥＴ又はＩＧＢＴ等）のドリフト層を作る際に、第１層目のエピタキシャル膜（第１ドリフト層）を成長させて第１ドリフト層を形成し、その上に第１層目のエピタキシャル膜の成長温度よりも低い温度で第２層目のエピタキシャル膜（第２ドリフト層）を成長させることによって当該ドリフト層を形成する点にある。
【００１８】
本実施の形態に係るＳｉＣ半導体装置の製造方法によって製造されるＳｉＣ半導体装置の半導体素子構造の一例として、縦型のｎチャネルＳｉＣ−ＭＯＳＦＥＴを、図１の縦断面図に示す。図１に於いて、各参照符号は次の構成要素を示す。即ち、１はオフ角が５度以下（例えばオフ角は４度。）であるｎ型（第１導電型に該当。）のＳｉＣ基板、２はｎ型のＳｉＣから成る、エピタキシャル成長層である第１ドリフト層（第１エピタキシャル層）、３は第１ドリフト層２の成長温度よりも低い成長温度の下でエピタキシャル成長させて得られたｎ型のＳｉＣから成る第２ドリフト層（第２エピタキシャル層）、４はｐ型（第２導電型に該当。）のベース領域（ウエル領域）、５はｎ型のソース領域、６はゲート絶縁膜、７はゲート電極、８はソース電極、９はドレイン電極、をそれぞれ示す。従って、図１の縦型ｎチャネルＳｉＣ−ＭＯＳＦＥＴに於けるドリフト層は、第１及び第２ドリフト層２，３の２層より成る。
【００１９】
又、図２〜図９の各図は、本実施の形態に係るＳｉＣ半導体装置の製造方法を、具体的には、縦型のｎチャネルＳｉＣ−ＭＯＳＦＥＴの製造方法を示す縦断面図である。以下、図２〜図９の各図に基づき、本実施の形態に係るＳｉＣ半導体装置の製造方法を記載する。
【００２０】
先ず、図２に示す様に、１）エピタキシャル結晶成長法により、オフ角が５度以下（例えばオフ角が４度に設定されている。）であるｎ型のＳｉＣ基板１の主面ないしは上面上に、ｎ型のＳｉＣから成る第１ドリフト層２を第１層目のエピタキシャル膜として形成し、更に、２）第１ドリフト層２の上面上に、且つ、第１ドリフト層２の上面に接して、第１ドリフト層２の成長温度よりも低い成長温度の下でのエピタキシャル結晶成長法により、第２ドリフト層３を第２層目のエピタキシャル膜として形成する（図２）。斯かる一連のエピタキシャル結晶成長工程は、本実施の形態の核心部分に該当するので、後に詳述する。
【００２１】
エピタキシャル結晶成長後、第２ドリフト層３中で所定の間隔に離間した部位に、レジスト等よる成るマスク（図示せず。）を形成した上で不純物をイオン注入して、一対のｐ型のベース領域４を形成する。図３は、上記マスクを除去した後の素子の縦断面構造を示している。第２ドリフト層３中で導電型がｐ型となる不純物としては、例えばボロン（Ｂ）或いはアルミニウム（Ａｌ）が挙げられる。
【００２２】
更に、上記各ｐ型ベース領域４中に、レジスト等より成るマスク（図示せず。）を形成した上で不純物をイオン注入して、ｎ型のソース領域５を形成する。図４は、上記マスクを除去した後の素子の縦断面構造を示す。ｎ型不純物としては、例えばリン（Ｐ）或いは窒素（Ｎ）が挙げられる。
【００２３】
イオン注入後に引き続いて熱処理装置（図示せず。）によってウエハを高温で熱処理すると、ｎ型及びｐ型の注入イオンが電気的に活性化される。図５は、当該熱処理後の素子の縦断面構造を示す。
【００２４】
その後、図６に示す様に、ゲート絶縁膜６を、熱酸化或いは堆積によって形成する。そして、ゲート絶縁膜６上に、ゲート電極７を成膜した上で、図７に示す様にゲート電極７をパターニングする。ゲート電極７は、一対のベース領域４及び一対のソース領域５が同電極７の両端部の下方に位置し、一対のベース領域４間に位置する第２ドリフト層３の一部分が同電極７の中央直下に位置する様な形状に、パターニングされる。
【００２５】
更に、各ソース領域５上のゲート絶縁膜６の残余の部分は、フォトリソグラフィ技術及びエッチング技術によって除去され（図８）、除去後、ソース領域５が露出した部分上にソース電極８を成膜し且つパターニングする（図９）。その後、ＳｉＣ基板１の裏面側にドレイン電極９を形成することにより、図１に示す様な素子構造の主要部が完成する。
【００２６】
次に、本実施の形態に係るＳｉＣ半導体装置の製造方法に於いて特徴的な第１及び第２ドリフト層２，３の作製工程について詳述する。
【００２７】
図１０は、図１に示された第１ドリフト層２及び第２ドリフト層３を作製するまでの反応炉内の温度プロファイルを表した図である。図１０に於いて、横軸は経過時間を、縦軸は反応炉内の温度を示す。以下、図１０を基にして、図１の参照符号を用いつつ、斯かる一連の製膜工程について記載する。
【００２８】
先ず、時刻ｔ０に於いて、キャリアガス（Ｈ2）を反応炉内に流し、昇温を開始する。次に、反応炉内の温度が第１成長温度Ｔ１に達した時刻ｔ１より、モノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8、）、及び窒素（Ｎ2）のガスを反応炉内に導入し、エピタキシャル成長を開始する。時刻ｔ１より所定の時間が経過した時刻ｔ２迄の間に、第１エピタキシャル層２の成長を行う。その後、反応炉内の温度を、第２エピタキシャル層３の成長温度Ｔ２（＜Ｔ１）まで降下させる。そして、反応炉内の温度が成長温度Ｔ２にまで降下した時刻ｔ３から時刻ｔ４迄の所定の時間内に、第２エピタキシャル層３のエピタキシャル成長を行う。そして、上記所定の時間が経過した時刻ｔ４移行、反応炉内の温度を降下させる。
【００２９】
尚、第１及び第２ドリフト層２，３の各々の成長を行う前に、ＳｉＣ基板１のダメージ層除去の目的で、Ｈ2若しくはＨＣｌのガス又はそれらの混合ガス等によるガスエッチングを行っても良い。
【００３０】
ここで、マイグレーション不良を起点とする結晶欠陥として代表的なもの（観測結果）を、図１１、図１２及び図１３に示す。図１１〜図１３に示される結晶欠陥は、何れも、平面視としては、三角の形状を成している。そして、図１１に示される結晶欠陥は深さ方向に数十ｎｍ〜数１００ｎｍの凹みを有し、図１２に示される結晶欠陥の一部は深さ方向に凹みを有する。又、図１３に示される結晶欠陥は、三角形状の全体が深さ方向に数十ｎｍ凹んでいる構造を有している。
【００３１】
図１１〜図１３に示される様な、マイグレーション不良を基点とする結晶欠陥は、オフ角が５度以下であるＳｉＣ基板の上面（主面）とその上にエピタキシャル成長されるエピタキシャル膜との界面に於いて、多く確認される。そのため、上記結晶欠陥の密度は、第１層目のエピタキシャル膜の成膜条件に強く依存する。例えば、成長温度１６００℃の下で第１層目のエピタキシャル膜を成長し、引き続いて第２層目のエピタキシャル膜を成長温度１５５０℃の下で成長させた場合に於ける上記結晶欠陥の密度は、一貫して成長温度１５５０℃の下でエピタキシャル膜の成長を行った場合に於ける上記結晶欠陥の密度と比べて、およそ１／１０程度となる。他方、バンチングステップの高さに関しては、上記の成長温度の条件下で２層のエピタキシャル膜を成長させた場合、一貫して成長温度１６００℃の下でエピタキシャル膜の成長を行った場合と比べて、バンチングステップの高さは１／２程度に抑制される。但し、上記の例は、約０．５μｍ程度の厚みを有する第１層目のエピタキシャル膜を、オフ角が５度以下のＳｉＣ基板の主面上に積層させた場合である。これに対して、第１層目のエピタキシャル膜の厚みが約０．２μｍ程度の場合には、バンチングステップの高さに関しては、約０．５μｍ程度の第１層目のエピタキシャル膜をＳｉＣ基板の主面上に積層させた場合と同程度の値が得られるが、結晶欠陥密度は、一貫して成長温度１５５０℃の下でエピタキシャル成長を行った場合の結晶欠陥密度と比べて、１／３程度に留まる。とは言え、第１層目のエピタキシャル膜の膜厚が約０．５μｍよりも薄い場合であっても、上記結晶欠陥の密度の低減化と言う効果は得られる。他方、第１層目のエピタキシャル膜の膜厚が厚い場合に於いては、結晶欠陥密度の減少は十分であるが、特に第１層目のエピタキシャル膜の膜厚が１．０μｍを超えると、第２層目のエピタキシャル膜の成長前に表面荒れが顕著になり、バンチングステップの高さが大きくなると考えられる。以上の観点を考慮すると、第１層目のエピタキシャル膜の厚さは、０．３μｍ以上０．８μｍ以下の範囲内の値が望ましいと、言える。
【００３２】
上記の結果は、第１層目のエピタキシャル膜の成膜完了時（図１０の時刻ｔ２）と、第２層目のエピタキシャル膜の成膜開始時（図１０の時刻ｔ３）との間の降温速度を２０℃／分に設定して得られた結果である。第１層目のエピタキシャル膜の成長温度が第２層目のエピタキシャル膜のそれよりも高い場合に於いて、成長ガスを止めて反応炉内の温度を降温する場合に、降温速度が遅いと、水素エッチングによる表面荒れが起こる可能性がある。逆に、降温速度が速いと、温度を制御しきれずにアンダーシュートを起こすことで、一時的に必要以上に成長温度が低下して、結晶欠陥増加の原因になる可能性がある。そのため、降温速度は、５℃／分以上３０℃／分以下の範囲内の値に設定されることが望ましいと、言える。
【００３３】
更に、今回は第１層目のエピタキシャル膜と第２層目のエピタキシャル膜とでＣ／Ｓｉ比を固定して第１層目及び第２層目のエピタキシャル膜を成長させた場合についての結果を示しているが、例えば第１層目のエピタキシャル膜よりも第２層目のエピタキシャル膜のＣ／Ｓｉ比を高くするなど、第１層目のエピタキシャル膜のＣ／Ｓｉ比と第２層目のエピタキシャル膜のＣ／Ｓｉ比とを変えてエピタキシャル成長を行っても、上記と同様の効果は得られる。
【００３４】
加えて、例えば第１層目のエピタキシャル膜の成長速度に比べ第２層目のエピタキシャル膜の成長速度を上げるなど、成長中にモノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8、）、及び窒素（Ｎ2）のガスの流量や流量比を変えてもよい。
【００３５】
又、成長温度が高いと、炭化珪素で一般的なｎ型のドーパントとなる窒素の取り込み効率が上がる。ここで、ＳｉＣ基板の不純物濃度は５×１０18ｃｍ-3〜１×１０19ｃｍ-3であるのに対して、ドリフト層となるエピタキシャル層の不純物濃度は用途に応じて５×１０15ｃｍ-3〜５×１０16ｃｍ-3程度であるのが一般的である。そのため、ＳｉＣ基板の主面とその上のエピタキシャル層との界面では、１×１０2ｃｍ-3の不純物濃度の差が生じることとなる。よって、ＳｉＣ基板の主面上に成長温度Ｔ１で第１層目のエピタキシャル膜を成膜し、更にその上に成長温度Ｔ２（＜Ｔ１）で第２層目のエピタキシャル膜を連続的に成膜してｎ型のドリフト層（２＋３）を形成する製造方法に於いては、第１層目のエピタキシャル膜がこの不純物濃度差１×１０2ｃｍ-3を緩和するバッファ層として機能する効果も期待出来る。
【００３６】
又、図１０に於いては成長ガスを流したままで反応炉内の温度の降温（Ｔ１→Ｔ２）を行っているが、この降温期間内に成長ガスの流量を少なくしても良い。
【００３７】
更に、第１ドリフト層２の成長完了後に、図１４の反応炉内の温度プロファイルに示す様に、時刻ｔ２と時刻ｔ３間の降温期間内では成長ガスの流入を中断して反応炉内の温度を降温しても良く、更には、ＳｉＣ基板の主面ないしは表面上のＣの脱離を緩和する目的で、第１ドリフト層２のエピタキシャル成長を行う前に（図１４の時刻ｔ０１）、プロパンガスを反応炉内に流すこととしても良い。上記と同様の理由で、第１ドリフト層２の成長完了時刻ｔ２と第２ドリフト層３成長開示時刻ｔ３との期間内にモノシラン及び窒素のガスの流入を遮断し、プロパンガスのみを反応炉内に流したままとしても良い。
【００３８】
ここで留意すべき点は、第１層目のエピタキシャル層の表面荒れは、その上の第２層目のエピタキシャル層にまで引き継がれると言う点である。そのため、第１層目のエピタキシャル層の成長温度は、反応種のマイグレーション不良による結晶欠陥が少なく、且つ、バンチングステップの高さが比較的小さいくなるような温度であることが望ましい。また第２層目のエピタキシャル層の成長温度は、バンチングステップの高さが小さくなるような温度であることが望ましい。
【００３９】
図１８はエピタキシャル層の成長温度とバンチングステップの高さとの関係を示す図であり、図１９はエピタキシャル層の成長温度とマイグレーション不良に起因する結晶欠陥密度との関係を示した図である。これらは、エピタキシャル層の成長膜厚を約２μｍ程度とした場合の例である。図１８、図１９から、エピタキシャル層の成長温度が１５５０℃以上１６５０℃以下の範囲内では、マイグレーション不良による結晶欠陥密度とバンチングステップ高さの両方が小さくなることが分かる。また１４５０℃以上１５５０℃以下の範囲内の値では、バンチングステップの高さが小さくなることも分かる。
【００４０】
従って、第１層目のエピタキシャル層の成長温度は、１５５０℃以上１６５０℃以下であることが望ましく、さらに望ましくは１５７０℃以上１６２０℃以下である。また第２層目のエピタキシャル層の成長温度は、１４５０℃以上１５５０℃以下であることが望ましく、さらに望ましくは１４７０℃以上１５２０℃以下である。
【００４１】
又、上記の例では、ＳｉＣ基板のオフ角の方向を〈１１−２９〉方向としているが、ステップとテラスとが存在すれば同様に既述した効果が得られると考えられるため、ＳｉＣ基板のオフ角の方向を例えば〈１−１００〉方向とする場合、又は、ＳｉＣ基板の他の面へのオフの形成の場合に於いても、同等の効果がある。
【００４２】
更に、上記の例では、オフ角が５度以下のｎ型ＳｉＣ基板上のｎ型エピタキシャル層を想定しているが、５度以下のオフ角が形成されているＳｉＣ基板であれば、１）ｎ型ＳｉＣ基板上のｐ型エピタキシャル層の形成、２）ｐ型ＳｉＣ基板上のｐ型エピタキシャル層の形成、又は、３）ｐ型ＳｉＣ基板上のｎ型エピタキシャル層の形成の各々の場合に於いても、既述した成長温度がＴ１＞Ｔ２の条件下で２層のエピタキシャル層から成るドリフト層を形成する製造方法を同様に適用して同等の効果が得られる。
【００４３】
また、今回は成長ガスとしては、モノシラン、プロパンを使用したが、ジシラン（Ｓｉ2Ｈ6）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、トリクロルシラン（ＳｉＨＣｌ3）などの他の成長ガスや、他の炭化水素ガスを用いても上記と同様の効果が得られる。
【００４４】
以上の通り、本実施の形態によれば、５度以下のオフ角が形成されているＳｉＣ基板の主面上に半導体装置のドリフト層をエピタキシャル層により形成する際に於いて、反応種のマイグレーション不良による結晶欠陥の密度を低減化することが出来、且つ、バンチングステップの高さをも比較的小さく抑制することが出来る。又、第２層目のエピタキシャル層の成長温度が第１層目のエピタキシャル層の成長温度よりも低いため、均熱性が向上し、エピタキシャル層厚及びキャリア濃度面内分布が改善される。更に、ウエハ間、或いは、ロット間でのエピタキシャル成長のマージンも広げることが出来る。
【００４５】
又、本実施の形態に係る製造方法により製造されたドリフト層２，３の採用により、ＳｉＣ半導体装置に於けるチャネル部でのキャリアの散乱を抑制し得る。
【００４６】
（実施の形態２）
図１５は、本実施の形態に係るＳｉＣショットキダイオード（以下「ＳＩＣ−ＳＢＤ」と言う。）の構造を示す縦断面図である。以下に、図１５のＳｉＣ−ＳＢＤの製造方法について記載する。
【００４７】
先ず、オフ角が５度以下（例えばオフ角は４度に設定される。）であるＳｉＣより成るｎ型（第１導電型）基板１の主面ないしは表面上に、当該主面に接して成長温度Ｔ１に於いてｎ型の第１エピタキシャル層２をエピタキシャル成長させる。それに引き続いて、第１エピタキシャル層２の上面上に、且つ、当該上面に接して、第１エピタキシャル層２の成長温度Ｔ１よりも低い成長温度Ｔ２（図１０又は図１４を参照。）の下でｎ型の第２エピタキシャル層３をエピタキシャル成長させ、その後に、同層３の表面を犠牲酸化する。
【００４８】
次に、耐圧を高めるための終端構造１４を作製するために、ｎ型の第２エピタキシャル層３の表面上に、所望のパターンを有するフォトレジストパターニングマスク（図示せず。）を形成する。そして、当該マスクの上から不純物イオンを注入し、ｎ型の第２エピタキシャル層３内に、最終的に終端構造１４となるべきイオン注入層を形成する。その後、上記マスク及び犠牲酸化膜を除去する。
【００４９】
この後、注入された不純物原子を活性化させるための活性化アニール処理を行うことで、ｐ型（第２導電型）の終端構造１４を形成する。
【００５０】
最後に、ＳｉＣ基板の裏面上にオーミック接合するオーミック電極１５を形成し、第２エピタキシャル層３の表面及び終端構造１４の表面より成る基板表面上にショットキー接合するショットキー電極１６を形成する。
【００５１】
以上の製造過程を経ることで、実施の形態１の縦型ＳｉＣ−ＭＯＳＦＥＴの場合と同様に、バンチングステップの高さが小さく抑制され且つ原料のマイグレーション不良に起因する結晶欠陥の密度が低減化されたエピタキシャル層（２＋３）を備えるＳｉＣ−ＳＢＤが完成する。
【００５２】
（実施の形態３）
図１６は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１６のＳｉＣ−ＭＯＳＦＥＴが図１のＳｉＣ−ＭＯＳＦＥＴと構造上相違する点は、ドリフト層が１層のエピタキシャル層３より成り、ｐ型のベース領域４の表面の内でソース領域５が形成されていない表面部分上と、一対のベース領域４の対向する当該表面部分同士で挟まれたドリフト層３の表面上とに、２層のｎ型の第１及び第２エピタキシャル層１０，１１が配設されている点である。図１６に於いては、第１及び第２エピタキシャル層１０，１１がＳｉＣ−ＭＯＳＦＥＴのチャネル部を成す。
【００５３】
本実施の形態の目的は、ドリフト層３の表面上の第１及び第２エピタキシャル層１０，１１内のバンチングステップの高さを抑制する、さらにはエピタキシャル層同士の界面に起因する欠陥格子の密度を低減化するための製造方法を提案することにある。以下、図１６を基に、本実施の形態に係る製造方法を記載する。
【００５４】
図１６に於いて、ドリフト層３内のｐ型ベース領域４内に注入されたイオンの活性化アニール処理によりｎ型のソース領域５を形成する迄の処理工程は、第１ドリフト層２を形成する工程を除いて、実施の形態１に於いて既述したプロセスと同様のプロセスである。その上で、注入イオンの活性化後に、犠牲酸化を行い、ｎ型の第１エピタキシャル層１０を形成し、引き続いて第１エピタキシャル層１０の直上に且つ同層１０の表面と接する様に、第１エピタキシャル層１０の成長温度よりも低い成長温度で、ｎ型の第２エピタキシャル層１１をエピタキシャル成長させる。
【００５５】
続いて、第１及び第２エピタキシャル層１０，１１上にレジストマスク（図示せず。）を形成し、チャネルとなる部分を除いて第１及び第２エピタキシャル層１０，１１を除去する。これにより、チャネル部は、一対のベース領域４及びソース領域５が当該チャネル部の両端部下方に位置し、対向し合うベース領域４間に挟まれたドリフト層３の部分が当該チャネル部の中央直下に位置する様な形状に、パターニングされる。
【００５６】
次に、ゲート絶縁膜６を、熱酸化或いは堆積によって、形成する。そのゲート絶縁膜６の直上にゲート電極７を成膜した上でパターニングする。ゲート電極７は、一対のベース領域４及びソース領域５が同電極７の両端部の下方に位置し、対向し合うベース領域４間で挟まれたドリフト層３の一部分が同電極７の中央部の下方に位置する様な形状に、パターニングされる。
【００５７】
更に、各ソース領域５上のゲート絶縁膜６の残余の部分は、フォトリソグラフィ技術及びエッチング技術によって除去され、その除去後に、ソース領域５が露出した部分上にソース電極８を成膜した上でパターニングする。又、ＳｉＣ基板１の裏面上に、ドレイン電極９を形成する。以上の処理工程を経て、図１６に示す様な素子構造の主要部が完成する。
【００５８】
本実施の形態に於いては、（第１エピタキシャル層１０の成長温度Ｔ１）＞（第２エピタキシャル層１１の成長温度Ｔ２）の条件の下に於いて第１及び第２エピタキシャル層１０，１１をドリフト層３の上面上にエピタキシャル成長させているので、１）エピタキシャル層であるドリフト層３と第１エピタキシャル層１０との界面を起点とする格子欠陥の密度を低減することが出来ると共に、２）第２エピタキシャル層１１内に於いてバンチングステップの高さをも抑えることが出来ると言う、利点が得られる。
【００５９】
尚、本実施の形態に於けるドリフト層３に代えて、実施の形態１に於いて既述した第１及び第２ドリフト層２，３をも本実施の形態に適用することは可能である。これにより、既述した実施の形態１の効果も相乗的に得られる。
【００６０】
（実施の形態４）
図１７は、本実施の形態に係る製造方法により作成された、オフ角が５度以下のＳｉＣ基板を有するＳｉＣ−ＭＯＳＦＥＴの構造を示す縦断面図である。図１７に示されるＳｉＣ−ＭＯＳＦＥＴでは、ドリフト層３上にドリフト層３とは異なるキャリア濃度で２層のｎ型の第１及び第２エピタキシャル層１２，１３を成長させ、これらｎ型の第１及び第２エピタキシャル層１２，１３を本ＳｉＣ−ＭＯＳＦＥＴのチャネル部として構成している。本実施の形態の主目的は、ドリフト層３の表面上の第１及び第２エピタキシャル層１２，１３内のバンチングステップの高さを抑制する、さらにはエピタキシャル層同士の界面に起因する欠陥格子の密度を低減化するための製造方法を提案することにある。
【００６１】
オフ角が５度以下のＳｉＣ基板１上にドリフト層３をエピタキシャル成長させた後、ドリフト層３とは異なるキャリア濃度でｎ型の第１エピタキシャル層１２を成長温度Ｔ１でエピタキシャル成長させる。更に、第１エピタキシャル層１２の上面上に且つ当該上面に接する様に、第１エピタキシャル層１２の成長温度Ｔ１よりも低い成長温度Ｔ２でエピタキシャル成長を行うことにより、第２エピタキシャル層１３を形成する。その後、実施の形態１のドリフト層の形成後のプロセスと同様のプロセスを踏むことにより、図１７に示す様な素子構造の主要部が完成する。
【００６２】
本実施の形態に於いては、（第１エピタキシャル層１２の成長温度Ｔ１）＞（第２エピタキシャル層１３の成長温度Ｔ２）の条件下に於いて第１及び第２エピタキシャル層１２，１３をドリフト層３の上面上にエピタキシャル成長させているので、１）エピタキシャル層であるドリフト層３と第１エピタキシャル層１２との界面を起点とする格子欠陥の密度を低減することが出来ると共に、２）第２エピタキシャル層１３内に於いてバンチングステップの高さをも抑えることが出来ると言う、利点が得られる。
【００６３】
尚、本実施の形態に於けるドリフト層３に代えて、実施の形態１に於いて既述した第１及び第２ドリフト層２，３をも本実施の形態に適用することは可能である。これにより、既述した実施の形態１の効果も相乗的に得られる。
【００６４】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００６５】
１  ｎ型（第１導電型に該当。）のＳｉＣ基板、  ２  ｎ型のＳｉＣから成る第１ドリフト層、  ３  第１ドリフト層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣからなる第２ドリフト層、４  ｐ型（第２導電型に該当。）のベース領域、５  ｎ型のソース領域、６  ゲート絶縁膜、７  ゲート電極、８  ソース電極、９  ドレイン電極、１０  ｎ型のＳｉＣから成る第１エピタキシャル層、  １１  第１エピタキシャル層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣから成る第２エピタキシャル層、１２  ｎ型のＳｉＣから成る第１エピタキシャル層、１３  第１エピタキシャル層よりも低い成長温度でエピタキシャル成長させたｎ型のＳｉＣから成る第２エピタキシャル層、１４  終端構造、１５  オーミック電極、１６  ショットキー電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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