(57)【特許請求の範囲】
【請求項１】
第１の電源ラインと第１の端子との間に接続され、制御電極が第２の端子に接続された第１導電型の第１のトランジスタと、
前記第１の電源ラインと前記第２の端子との間に接続され、制御電極が前記第１の端子に接続された前記第１導電型の第２のトランジスタと、
制御電極を有し、前記第１の端子と第２の電源ラインとの間に接続された第２導電型の第３のトランジスタと、
制御電極を有し、前記第２の端子と前記第２の電源ラインとの間に接続された前記第２導電型の第４のトランジスタと、
前記第１の端子に接続され、第１の電流制限素子を介して前記第１の電源ラインに接続され、制御電極が前記第４のトランジスタの前記制御電極に接続された前記第２導電型の第５のトランジスタと、
前記第２の端子に接続され、第２の電流制限素子を介して前記第１の電源ラインに接続され、制御電極が前記第３のトランジスタの前記制御電極に接続された前記第２導電型の第６のトランジスタと、を備え、
入力信号が前記第３及び第６のトランジスタの前記制御電極に供給され、
前記入力信号の反転信号が前記第４及び第５のトランジスタの前記制御電極に供給され、
出力信号が前記第１及び第２の端子の少なくとも一方から取り出される、半導体装置。
【請求項２】
前記第１の電流制限素子は、オン状態を維持するよう制御電極に所定の電位が供給される前記第１導電型の第７のトランジスタからなり、
前記第２の電流制限素子は、オン状態を維持するよう制御電極に前記所定の電位が供給される前記第１導電型の第８のトランジスタからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の電流制限素子は、いずれも高融点金属材料からなる抵抗素子であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の端子に接続された前記第３のトランジスタの拡散層と前記第１の端子に接続された前記第５のトランジスタの拡散層が共有されており、
前記第２の端子に接続された前記第４のトランジスタの拡散層と前記第２の端子に接続された前記第６のトランジスタの拡散層が共有されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
第１の方向に延びる前記第１及び第２の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において前記第１の電源ラインに近接して設けられた矩形状の第１導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記第２の電源ラインに近接して設けられた矩形状の第２導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記第１導電型トランジスタ領域と前記第２導電型トランジスタ領域との間に設けられた配線領域とをさらに備え、
前記第１導電型トランジスタ領域内には前記第１及び第２のトランジスタが形成されており、
前記第２導電型トランジスタ領域内には前記第３乃至第６のトランジスタが形成されており、
前記第１導電型トランジスタ領域の前記第１の方向の幅と、前記第２導電型トランジスタ領域の前記第１の方向の幅が実質的に等しいことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３及び第５のトランジスタは、前記第２導電型トランジスタ領域内において前記第１の方向に近接して配置され、
前記第４及び第６のトランジスタは、前記第２導電型トランジスタ領域内において前記第１の方向に近接して配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１導電型はＰチャネル型であり、前記第２導電型はＮチャネル型である、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
第１の電位を供給する第１の電源ラインと、
前記第１の電位よりも低い第２の電位を供給する第２の電源ラインと、
各ソースが前記第１の電源ラインに接続され且つ互いにクロスカップルされた第１及び第２のＰチャネルトランジスタと、
前記第１のＰチャネルトランジスタのドレインと前記第２の電源ラインとの間に設けられた第１のＮチャネルトランジスタと、
前記第２のＰチャネルトランジスタのドレインと前記第２の電源ラインとの間に設けられた第２のＮチャネルトランジスタと、
前記第１のＰチャネルトランジスタと並列に接続され、前記第１のＮチャネルトランジスタに対して前記第１のＰチャネルトランジスタとは異なる経路の電流を供給するよう構成された第１の電流供給回路と、
前記第２のＰチャネルトランジスタと並列に接続され、前記第２のＮチャネルトランジスタに対して前記第２のＰチャネルトランジスタとは異なる経路の電流を供給するよう構成された第２の電流供給回路とを備え、
前記第１の電流供給回路は、ソースが前記第１のＮチャネルトランジスタのドレインに接続された第３のＮチャネルトランジスタと、第１の端部が前記第１の電源ラインに接続され、第２の端部が前記第３のＮチャネルトランジスタのドレインに接続された第１の電流制限素子を含み、
前記第２の電流供給回路は、ソースが前記第２のＮチャネルトランジスタのドレインに接続された第４のＮチャネルトランジスタと、第１の端部が前記第１の電源ラインに接続され、第２の端部が前記第４のＮチャネルトランジスタのドレインに接続された第２の電流制限素子を含み、
前記第１及び第４のＮチャネルトランジスタのゲートには入力信号が供給され、
前記第２及び第３のＮチャネルトランジスタのゲートには前記入力信号と相補の反転入力信号が供給されることを特徴とする半導体装置。
【請求項９】
前記第１及び第２の電流制限素子はそれぞれ、オン状態を維持するようゲートがクランプされた第３及び第４のＰチャネルトランジスタであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１の方向に延びる前記第１及び第２の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において、前記第１の電源ラインに近接して設けられた矩形状のＰチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記第２の電源ラインに近接して設けられた矩形状のＮチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記Ｐチャネルトランジスタ領域と前記Ｎチャネルトランジスタ領域との間に設けられた配線領域とをさらに備え、
前記Ｐチャネルトランジスタ領域内には前記第１乃至第４のＰチャネルトランジスタが形成されており、
前記Ｎチャネルトランジスタ領域内には前記第１乃至第４のＮチャネルトランジスタが形成されており、
前記Ｐチャネルトランジスタ領域の前記第１の方向の幅と、前記Ｎチャネルトランジスタ領域の前記第１の方向の幅が実質的に等しいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のＮチャネルトランジスタと前記第３のＮチャネルトランジスタは、前記Ｎチャネルトランジスタ領域内において前記第１の方向に近接して配置されており、
前記第２のＮチャネルトランジスタと前記第４のＮチャネルトランジスタは、前記Ｎチャネルトランジスタ領域内において前記第１の方向に近接して配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２の電流制限素子はそれぞれ、高融点金属材料からなる第１及び第２の抵抗素子であることを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記第１のＮチャネルトランジスタのドレインと前記第３のＮチャネルトランジスタのソースが共有されており、前記第２のＮチャネルトランジスタのドレインと前記第４のＮチャネルトランジスタのソースが共有されていることを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、入力信号を所定の振幅レベルに変換するレベルシフト回路の構成及びレイアウトに関する。
【背景技術】
【０００２】
最近、半導体装置の微細化によりその動作電圧が低下してきている。これにより、半導体装置では、半導体装置の外部から供給される外部電圧ＶＤＤよりも低い内部動作電圧ＶＰＥＲＩを生成し、この内部動作電圧ＶＰＥＲＩに基づいて動作を行っている。半導体装置から外部装置へ出力される信号は、内部動作電圧ＶＰＥＲＩから外部電圧ＶＤＤに昇圧して出力している。このような外部電圧と内部動作電圧との相互変換にはレベルシフト回路が用いられている。
【０００３】
特許文献１の図２、１６、１７には、フリップフロップ接続された一対のＰチャネルトランジスタと、夫々のＰチャネルトランジスタに直列接続され入力信号が入力される一対の第１のＮチャネルトランジスタと、夫々のＰチャネルトランジスタに並列接続され入力信号が入力される一対の第２のＮチャネルトランジスタからなるレベルシフト回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ２００４／０４０７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者が上記レベルシフト回路の実際のデバイス構造について検討した結果、図９に示すように、上記レベルシフト回路は第１及び第２のＮチャネルトランジスタの直列回路を含み、第２のＮチャネルトランジスタのドレインが電源ＶＤＤに接続され、第１のＮチャネルトランジスタのソースが接地された構造となることが分かった。
【０００６】
しかしながら、電源ＶＤＤに対して２つのＮチャネルトランジスタが直列接続された構造の場合、第１、第２のＮチャネルトランジスタ間の距離を引き離す必要があり、レイアウトが大きくなるという問題がある。その理由は、電源ＶＤＤに対して直列接続された第１，第２のＮチャネルトランジスタＮ５，Ｎ６間の距離が近いと、第２のＮチャネルトランジスタＮ６のドレインからＰ型基板４０を介して第１のＮチャネルトランジスタＮ５のゲート４１に電子が移動し、これにより第１のＮチャネルトランジスタＮ５の閾値電圧が変動したり、ゲート絶縁膜が破壊されたりするおそれがある。以下、このような問題をＧＣＤ（gate Controlled Diode）モード障害と呼ぶ。このＧＣＤモード障害を回避するためには、２つのＮチャネルトランジスタ間の距離を離す必要があるが、この場合にはレイアウトが大きくなってしまうという問題がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明による半導体装置は、第１及び第２の電源ラインと、一端が前記第１の電源ラインに接続された第１の一導電型トランジスタ及び他端が前記第１の一導電型トランジスタの他端と接続され一端が前記第２の電源ラインと接続された第１の逆導電型トランジスタの直列回路と、前記第１の一導電型トランジスタと並列に接続された電流供給回路とを備え、前記電流供給回路は、一端が前記第１の電源ラインに接続された電流制限素子と、他端が前記電流制限素子の他端と接続され一端が前記第１の逆導電型トランジスタの他端に接続された第２の逆導電型トランジスタとを含むことを特徴とする。ここで「一導電型」がＰ型であるとき、「逆導電型」はＮ型となり、第１の電源ラインの電位は第２の電源ラインの電位よりも高い。また、「一導電型」がＮ型であるとき、「逆導電型」はＰ型となり、第１の電源ラインの電位は第２の電源ラインの電位よりも低い。
【０００８】
また、上記課題を解決するため、本発明によるレベルシフト回路は、第１及び第２の電源ラインと、いずれも前記第１の電源ラインに一端が接続されフリップフロップ接続された一対の第１の一導電型トランジスタと、前記第１の一導電型トランジスタの夫々の他端に夫々の他端が接続され前記第２の電源ラインに夫々の一端が接続され夫々のゲートに相補の入力信号が入力される一対の第１の逆導電型トランジスタと、前記第１の電源ラインと前記一対の第１の逆導電型トランジスタの夫々の他端との間に夫々設けられた一対の電流供給回路とを備え、各電流供給回路は、一端が前記第１の電源ラインに接続された電流制限素子と、他端が前記電流制限素子の他端と接続され一端が前記第１の逆導電型トランジスタの他端に接続された第２の逆導電型トランジスタを含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＧＣＤモード障害対策を図りつつレイアウト面積の縮小を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態によるレベルシフト回路１００の構成を示す回路図である。
【図２】電源ラインＶＤＤＬと電源ラインＶＳＳＬとの間に設けられたトランジスタＰ３，Ｎ３，Ｎ１のデバイス構造を示す模式図である。
【図３】レベルシフト回路１００の入出力信号を示すタイミングチャートである。
【図４】レベルシフト回路１００のレイアウトの一例を示す平面図である。
【図５】比較例によるレベルシフト回路１１０のレイアウトを示す略平面図である。
【図６】レベルシフト回路のレベル変換特性を示すグラフである。
【図７】本発明の第２の実施形態によるレベルシフト回路２００の構成を示す回路図である。
【図８】レベルシフト回路２００のレイアウトの一例を示す平面図である。
【図９】従来のレベルシフト回路のデバイス構造を部分的に示す模式図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の第１の実施形態によるレベルシフト回路１００の構成を示す回路図である。
【００１３】
図１に示すように、レベルシフト回路１００は、入力信号を所定の振幅レベルに変換して出力する回路であり、レベルシフトコア回路１０と、電流供給回路１１とを備えている。レベルシフトコア回路１０は、一対のＰチャネルトランジスタＰ１，Ｐ２と、一対のＮチャネルトランジスタＮ１，Ｎ２と、インバータＩＮＶ１とで構成されている。
【００１４】
一対のトランジスタＰ１，Ｐ２は互いにフリップフロップ接続されたクロスカップルラッチ回路を構成しており、トランジスタＰ１のドレイン（他端）はトランジスタＰ２のゲートに接続されており、トランジスタＰ２のドレイン（他端）はトランジスタＰ１のゲートに接続されている。また、トランジスタＰ１，Ｐ２のソース（一端）は共に高位側の電源電位ＶＤＤが供給される第１の電源ラインＶＤＤＬに接続されている。
【００１５】
一対のトランジスタＮ１，Ｎ２は差動回路を構成しており、トランジスタＮ１のドレイン（他端）はトランジスタＰ１のドレインに接続されており、トランジスタＮ２のドレインはトランジスタＰ２のドレインに接続されている。また、トランジスタＮ１，Ｎ２のソース（一端）は共に低位側の電源電位（接地電位）ＶＳＳが供給される第２の電源ラインＶＳＳＬに接続されている。本明細書においては、高位側の電源電位ＶＤＤと低位側の電源電位ＶＳＳとの間の電位差についても「電圧ＶＤＤ」と呼ぶことがある。
【００１６】
レベルシフト回路１００の入力端子１２ａはトランジスタＮ１のゲートに接続されており、入力端子１２ａから内部動作電圧ＶＰＥＲＩに基づく振幅レベルを有する入力信号Ａが供給される。また、入力端子１２ａはインバータＩＮＶ１を介してトランジスタＮ２のゲートに接続されている。つまり、トランジスタＮ２のゲートには反転入力端子１２ｂが接続されており、入力信号Ａと相補の関係を有する反転入力信号Ａｂが供給される。
【００１７】
レベルシフト回路１００の出力端子１３ａはトランジスタＰ２のドレイン（トランジスタＮ２のドレイン）に接続されており、出力端子１３ａからは外部電圧ＶＤＤにレベルシフトされた出力信号Ｂが取り出される。また、トランジスタＰ１のドレイン（トランジスタＮ１のドレイン）からは出力信号Ｂと相補の関係を有する反転出力信号Ｂｂを取り出すことができる。
【００１８】
電流供給回路１１は、一対のＰチャネルトランジスタＰ３，Ｐ４と、一対のＮチャネルトランジスタＮ３，Ｎ４とを備えている。トランジスタＮ３，Ｎ４は、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力不足による出力デューティの変化率の悪化を防止する機能を有し、トランジスタＰ３，Ｐ４はトランジスタＮ３，Ｎ４への大電流の供給を抑制する機能を有している。
【００１９】
トランジスタＰ３とトランジスタＮ３の直列回路は、電源ラインＶＤＤＬとトランジスタＮ１のドレイン（トランジスタＰ１のドレイン）との間に挿入されており、トランジスタＰ１と並列に接続されている。同様に、トランジスタＰ４とトランジスタＮ４の直列回路は、電源ラインＶＤＤＬとトランジスタＮ２のドレイン（トランジスタＰ２のドレイン）との間に挿入されており、トランジスタＰ２と並列に接続されている。ＰチャネルトランジスタＰ３，Ｐ４のソースは共に電源ラインＶＤＤＬに接続されており、ゲートは共にオン電位（接地電位）にクランプされている。トランジスタＮ３のドレイン（他端）はトランジスタＰ３のドレイン（他端）に接続されており、トランジスタＮ４のドレイン（他端）はトランジスタＰ４のドレイン（他端）に接続されている。また、トランジスタＮ３のゲートには反転入力信号Ａｂが供給され、トランジスタＮ４のゲートには入力信号Ａが供給される。
【００２０】
本実施形態によるレベルシフト回路１００は、ＮチャネルトランジスタＮ３，Ｎ１の直列回路を有するが、トランジスタＮ３は電源ラインＶＤＤＬに直接接続されておらず、トランジスタＮ３と電源ラインＶＤＤＬとの間にはＰチャネルトランジスタＰ３が介在している。また、レベルシフト回路１００は、ＮチャネルトランジスタＮ４，Ｎ２の直列回路を有するが、トランジスタＮ４は電源ラインＶＤＤＬに直接接続されておらず、トランジスタＮ４と電源ラインＶＤＤＬとの間にはＰチャネルトランジスタＰ４が介在している。
【００２１】
このように、電源ラインＶＤＤＬとＮチャネルトランジスタＮ３，Ｎ４との間に電流制限素子としてのＰチャネルトランジスタＰ３，Ｐ４がそれぞれ挿入されていると、電源ラインＶＤＤＬに大きなサージが重畳されたとしても、トランジスタの破壊原因となる大きな電流はより低抵抗なパスに流れることになり、ＮチャネルトランジスタＮ３，Ｎ４に大きな電流が流れることを抑制することができる。
【００２２】
レベルシフトコア回路１０のみで構成された従来のレベルシフト回路の場合、ＶＤＤが低くなると入力信号Ａに対する出力信号Ｂのデューティの変化率が悪化する。これは、電圧ＶＤＤが低くなるとＰチャネルトランジスタＰ１，Ｐ２の駆動能力が小さくなり、出力信号Ｂの電位レベルがＶＳＳからＶＤＤに変化するまでに要する時間Ｔ１とＶＤＤからＶＳＳに変化するまでに要する時間Ｔ２との差Ｔ１−Ｔ２が大きくなることが原因である。しかし、レベルシフトコア回路１０に電流供給回路１１を設けた場合には、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力不足がＮチャネルトランジスタＮ３，Ｎ４によって補われるので、出力デューティの悪化を防止することができる。
【００２３】
図２は、電源ラインＶＤＤＬと電源ラインＶＳＳＬとの間に設けられたトランジスタＰ３，Ｎ３，Ｎ１のデバイス構造を示す模式図である。
【００２４】
図２に示すように、Ｐ型基板１５上にはＮウェル１６が形成され、Ｎウェル１６内にはゲート１７及び２つのＰ型拡散層１８ａ，１８ｂを含むＰチャネルトランジスタＰ３が形成されている。また、Ｐ型基板１５上には３つのＮ型拡散層２０ａ〜２０ｃを含む２つのＮチャネルトランジスタＮ３，Ｎ１が形成されている。ＮチャネルトランジスタＮ３は、ゲート１９ａ及び２つのＮ型拡散層２０ａ，２０ｂを含み、ＮチャネルトランジスタＮ１は、ゲート１９ｂ及び２つのＮ型拡散層２０ｂ，２０ｃを含み、中央のＮ型拡散層２０ｂは２つのＮチャネルトランジスタＮ３，Ｎ１間で共用され、これによりトランジスタＮ３，Ｎ１間は直列接続されている。また、ＰチャネルトランジスタＰ３のＰ型拡散層１８ｂとＮチャネルトランジスタＮ３のＮ型拡散層２０ａとが配線２１で接続されることにより、ＰチャネルトランジスタＰ３とＮチャネルトランジスタＮ３は直列接続される。
【００２５】
本実施形態においては、電源ラインＶＤＤＬがＮチャネルトランジスタＮ３，Ｎ４のＮ型拡散層に直接接続されず、電源ラインＶＤＤＬはＰチャネルトランジスタＰ３，Ｐ４を介してＮチャネルトランジスタＮ３，Ｎ４に接続される。したがって、ＧＣＤモード障害が回避され、２つのＮチャネルトランジスタＮ３，Ｎ４を近づけて接続することができ、両者の一方のＮ型拡散層２０ｂを共通化して実装面積の縮小化を図ることができる。
【００２６】
図３は、レベルシフト回路１００の入出力信号を示すタイミングチャートである。
【００２７】
図３に示すように、レベルシフト回路１００の入力端子１２ａに入力信号Ａが供給されると、反転入力端子１２ｂには入力信号Ａの反転信号である反転入力信号Ａｂが供給される。よって、タイミングｔ０において入力信号Ａがローレベル（ＶＳＳ）の場合、反転入力信号Ａｂはハイレベル（ＶＰＥＲＩ）となる。また、トランジスタＮ１，Ｎ３，Ｐ１の共通接点に接続された出力端子１３ａから取り出された出力信号Ｂはローレベル（ＶＳＳ）であり、Ｎ１，Ｎ３，Ｐ１の共通接点に接続された反転出力端子１３ｂから取り出された反転出力信号Ｂｂはハイレベル（ＶＤＤ）である。
【００２８】
タイミングｔ１において入力信号Ａがハイレベル（ＶＰＥＲＩ）に遷移すると、反転入力信号Ａｂはローレベル（ＶＳＳ）に遷移し、これによりトランジスタＮ１がオン、トランジスタＮ２がオフとなるため、反転出力信号Ｂｂはローレベル（ＶＳＳ）となり、逆に出力信号Ｂはハイレベル（ＶＤＤ）となる。次に、タイミングｔ２において入力信号Ａがローレベル（ＶＳＳ）に遷移すると、反転入力信号Ａｂはハイレベル（ＶＰＥＲＩ）に遷移し、これによりトランジスタＮ１がオフ、トランジスタＮ２がオンとなるため、反転出力信号Ｂｂはハイレベル（ＶＤＤ）となり、逆に出力信号Ｂはローレベル（ＶＳＳ）となる。
【００２９】
外部電圧ＶＤＤが内部動作電圧ＶＰＥＲＩに近い場合（ＶＤＤ≒ＶＰＥＲＩ）、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力が低下するため、電流供給回路１１がない従来のレベルシフト回路においては、タイミングｔ１，ｔ３において破線で示すように緩やかな立ち上がり／立ち下がりとなる。しかし、レベルシフトコア回路１０に電流供給回路１１を設けた場合、ＮチャネルトランジスタＮ３，Ｎ４は、ＶＰＥＲＩ−Ｖｔｎ（ＶｔｎはＮチャネルトランジスタの閾値電圧）まで電圧を供給可能であるため、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力の低下をＮチャネルトランジスタＮ３，Ｎ４で補うことができる。具体的には、ＶＤＤ＝１．１Ｖ、ＶＰＥＲＩ＝１．０Ｖ、Ｖｔｎ＝０．３Ｖとした場合、トランジスタＮ３，Ｎ４の供給可能電圧はＶＰＥＲＩ−Ｖｔｎ＝０．７Ｖとなり、０．５５Ｖ（＝０．５ＶＤＤ）よりも大きいため、トランジスタＮ３，Ｎ４でレベル変換の論理閾値（＝０．５ＶＤＤ）を判定可能である。したがって、Ｐ１，Ｐ２の供給能力をＮ３，Ｎ４で補うことができ、出力信号Ｂの電位レベルがＶＳＳからＶＤＤへ遷移する時間Ｔ１とＶＤＤからＶＳＳへ遷移する時間Ｔ２のバランスを保つことができる。
【００３０】
外部電圧ＶＤＤが内部動作電圧ＶＰＥＲＩよりも大きい場合（ＶＤＤ＞ＶＰＥＲＩ）、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力が低下することはないため、出力信号Ｂは急峻な立ち上がり／立ち下がりとなる。具体的には、ＶＤＤ＝１．８１Ｖ、ＶＰＥＲＩ＝１Ｖ、Ｖｔｎ＝０．７Ｖとした場合、ＮチャネルトランジスタＮ３，Ｎ４の供給可能電圧はＶＰＥＲＩ−Ｖｔｎ＝０．８Ｖとなり、０．９Ｖ（＝０．５ＶＤＤ）よりも小さいため、トランジスタＮ３，Ｎ４でレベル変換の論理閾値（＝０．５ＶＤＤ）を超えないが、トランジスタＰ１，Ｐ２のソース電位がＶＤＤまで高くなり、トランジスタＰ１，Ｐ２の駆動電力が大きくなるため、出力信号Ｂの電位レベルがＶＳＳからＶＤＤへ遷移する時間Ｔ１とＶＤＤからＶＳＳへ遷移する時間Ｔ２のバランスを保つことができる。
【００３１】
図４は、本実施形態によるレベルシフト回路１００のレイアウトの一例を示す平面図である。
【００３２】
図４に示すように、レベルシフト回路１００は、Ｘ方向に延びる電源ライン２２，２３と、電源ライン２２と電源ライン２３との間に設けられたトランジスタ領域２４及びインバータ領域２８とを有している。電源ライン２２は電源電位ＶＤＤを供給するための配線であって、図１のＶＤＤＬに対応している。また、電源ライン２３は電源電位ＶＳＳを供給するための配線であって、図１のＶＳＳＬに対応している。
【００３３】
トランジスタ領域２４内にはＰチャネルトランジスタ領域２５と、Ｎチャネルトランジスタ領域２６と、配線領域２７が設けられている。Ｐチャネルトランジスタ領域２５は電源ライン２２に接して設けられており、Ｎチャネルトランジスタ領域２６は電源ライン２３に接して設けられており、配線領域２７はＰチャネルトランジスタ領域２５とＮチャネルトランジスタ領域２６との間に設けられている。本実施形態において、チャネルトランジスタ領域２５、Ｎチャネルトランジスタ領域２６、及び配線領域２７のＸ方向の幅はほぼ等しい。
【００３４】
Ｐチャネルトランジスタ領域２５内にはＰチャネルトランジスタＰ１〜Ｐ４が形成されており、Ｎチャネルトランジスタ領域２６内にはＮチャネルトランジスタＮ１〜Ｎ４が形成されている。図４中のＦ−Ｆ線を境界にして左側にトランジスタＰ１，Ｐ３、Ｎ１，Ｎ３がレイアウトされ、右側にトランジスタＰ２，Ｐ４，Ｎ２，Ｎ４がレイアウトされている点は図１のレベルシフト回路の対称性と一致している。配線領域２７内の配線は、各トランジスタを図１のような接続関係にするためのものである。尚、一端がＰチャネルトランジスタＰ１のドレインに接続された配線の他端は、ＮチャネルトランジスタＮ３に直接接続されていないが、ＮチャネルトランジスタＮ１のドレインを介してＮ３のドレインに接続されている。ＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ２，Ｎ４との関係も同様である。
【００３５】
インバータ領域２８内にはインバータＩＮＶ１が形成されている。トランジスタ領域２４とインバータ領域２８はＸ方向に隣り合っており、両者の間には所定の間隔ｄが設けられている。トランジスタ領域２４とインバータ領域２８は配線２９，３０を介して接続されている。
【００３６】
配線２９は入力信号Ａの供給配線であり、図１の入力端子１２ａに対応している。配線２９の一端はインバータＩＮＶ１の入力端に接続され、配線２９の他端はトランジスタＮ１，Ｎ４のゲートに接続されている。また、配線３０は反転入力信号Ａｂの供給配線であり、図１の反転入力端子１２ｂに対応している。配線３０の一端はインバータＩＮＶ１の出力端に接続され、配線３０の他端はトランジスタＮ２，Ｎ３のゲート（トランジスタＮ４のソース）に接続されている。
【００３７】
尚、図４に示すレベルシフト回路１００のレイアウトは、本発明の説明のための一実施例であって、実際の回路と若干異なる部分があってもよいことは言うまでもない。例えば、白丸で示されたコンタクトプラグは所定の形成位置において１つのみ形成されているが、実際の回路では、当該位置に複数のコンタクトプラグを設ける場合がある。
【００３８】
図５は、ＧＣＤモード障害に配慮したＰチャネルトランジスタＰ３，Ｐ４がないレベルシフト回路１１０のレイアウトを示す平面図である。
【００３９】
図５に示すように、このレベルシフト回路１１０は、Ｐチャネルトランジスタ領域２５内にＰチャネルトランジスタＰ１，Ｐ２が形成されているが、Ｐ３，Ｐ４は形成されていない。一方、Ｎチャネルトランジスタ領域２６内にはＮチャネルトランジスタＮ１〜Ｎ４が形成されている。ＮチャネルトランジスタＮ３のソース拡散層及びＮチャネルトランジスタＮ４のソース拡散層は共に配線３５，３６を介して電源ライン２２に接続されている。ＮチャネルトランジスタＮ３のドレイン拡散層は配線３７を介してＮチャネルトランジスタＮ１に直列接続されており、ＮチャネルトランジスタＮ４のドレイン拡散層は配線３８を介してＮチャネルトランジスタＮ２に直列接続されている。
【００４０】
上記のように、トランジスタＮ１，Ｎ３間の距離が近いとＧＣＤモード障害が発生するため、トランジスタＮ１，Ｎ３間には間隔Ｄ１が設けられている。また、トランジスタＮ２，Ｎ４間にも間隔Ｄ１が設けられている。電源ＶＤＤに対して２つのＮチャネルトランジスタが直列接続された構造の場合、ＮチャネルトランジスタＮ１，Ｎ３間の距離及びＮ２，Ｎ４間の距離をある程度引き離す必要があり、図示のようにレイアウトが大きくなるという問題がある。
【００４１】
しかし、図４において、Ｐチャネルトランジスタ領域２５内に新たに設けられたトランジスタＰ３，Ｐ４は、トランジスタＰ１とＰ２との間の余白スペースに設けられていることから、トランジスタＰ３，Ｐ４を設けることによるスペースの増加は生じない。一方、トランジスタＰ３，Ｐ４を設け、ＮチャネルトランジスタＮ３，Ｎ４が電源ライン２２に直接接続されない構成となったことにより、ＧＣＤモード障害を回避することができる。したがって、トランジスタＮ１，Ｎ３間の距離及びトランジスタＮ２，Ｎ４間の距離を近づけてレイアウトすることができ、さらには両者の拡散層を共有することが可能となる。
【００４２】
拡散層の共有について詳細に説明すると、図４においては、トランジスタＮ１，Ｎ３を構成する４つの拡散層３１ａ〜３１ｄのうち、左から３つまでの拡散層３１ａ，３１ｂ，３１ｃがトランジスタＮ１の拡散層であり、右から２つまでの拡散層３１ｄ，３１ｃがトランジスタＮ３の拡散層であり、左から３つ目の拡散層３１ｃはトランジスタＮ１とＮ３との間で共有されている。同様に、トランジスタＮ２，Ｎ４を構成する４つの拡散層３２ａ〜３２ｄのうち、右から３つまでの拡散層３２ｄ，３２ｃ，３２ｂがトランジスタＮ２の拡散層であり、左から２つまでの拡散層３２ａ，３２ｂがトランジスタＮ４の拡散層であり、右から３つ目の拡散層３２ｂはトランジスタＮ２とＮ４との間で共有されている。このように、拡散層の共有化によって細密レイアウトが実現され、Ｎチャネルトランジスタのレイアウト面積が縮小されるので、ＰチャネルトランジスタＰ３，Ｐ４を追加したとしてもレベルシフト回路全体としては回路規模の縮小化を図ることができる。
【００４３】
図６は、レベルシフト回路１００のレベル変換特性を示すグラフである。図６において、横軸は電源電位ＶＤＤの電位レベル、縦軸は入力信号ＡのデューティＤａ（％）と出力信号ＢのデューティＤｂ（％）との差（Ｄａ−Ｄｂ）を示している。また、グラフ（Ａ）は本実施形態によるレベルシフト回路１００の特性、グラフ（Ｂ）はレベルシフトコア回路１０のみで構成された従来のレベルシフト回路の特性を示している。なお、内部動作電圧ＶＰＥＲＩ＝１．０Ｖに固定としている。
【００４４】
図６に示すように、従来のレベルシフト回路では、ＶＤＤが高い場合にはデューティの変化率が５％と低く、ＶＤＤが低くなるほどデューティの変化率も大きくなり、ＶＤＤ＝１．１Ｖのときにはデューティの変化率が１２．８％まで悪化している。なお、このデューティの変化率の悪化を改善するためにＤＬＬ（Delay Locked Loop）回路を用いる必要があるが、レベルシフト回路だけのために１０％以上の補正量を必要とするため、ＤＬＬ回路の補正量を１０％以上確保できるように設計しなければならず、ＤＬＬ回路の回路規模が増大する一因となる。
【００４５】
これに対し、本実施形態によるレベルシフト回路１００では、ＶＤＤが高い場合にはデューティの変化率が約−２．６％であり、ＶＤＤが低くなるほどデューティの変化率も高くなってプラス側に変化するが、ＶＤＤ＝１．１Ｖのときにはデューティの変化率が約１．７％となり、絶対値で見れば改善している。このように、本実施形態によるレベルシフト回路１００によるデューティの変化は±２．６％以内であり、レベル変換後のデューティの変化率の悪化が抑制されていることが分かる。したがって、レベルシフト回路１００のみならずＤＬＬ回路の規模まで縮小することができ、レベルシフト回路及びＤＬＬ回路を含む半導体装置全体の小型化を図ることができる。
【００４６】
以上説明したように、本実施形態によるレベルシフト回路１００は、電流供給回路１１がＰチャネルトランジスタとＮチャネルトランジスタの直列回路からなり、電源ラインＶＤＤＬとＮチャネルトランジスタとの間に電流制限素子としてのＰチャネルトランジスタが挿入されているので、電源電位ＶＤＤがＶＰＥＲＩよりも十分に大きな値からＶＰＥＲＩに非常に近い値までのワイドレンジとなる場合において、レベル変換後の出力信号のデューティの悪化を防止することができ、ＧＣＤモード障害対策を行いながらレイアウト面積の縮小化を実現することができる。
【００４７】
図７は、本発明の第２の実施形態によるレベルシフト回路２００の構成を示す回路図である。また、図８は、レベルシフト回路２００のレイアウトの一例を示す平面図である。
【００４８】
図７に示すように、このレベルシフト回路２００は、電流供給回路１１においてＰチャネルトランジスタＰ１，Ｐ２の代わりに抵抗素子Ｒ１，Ｒ２を用いたことを特徴としている。抵抗素子Ｒ１，Ｒ２の材料としてはタングステン（Ｗ）等の高融点金属を好ましく用いることができる。図８に示すように、抵抗素子Ｒ１，Ｒ２は、図４においてトランジスタＰ２，Ｐ４が形成されていた領域に例えばミアンダ状のパターンとして形成されている。このような構成であっても、ＮチャネルトランジスタＮ３，Ｎ４が電源ライン２２（ＶＤＤＬ）に直接接続されないので、ＧＣＤモード障害を回避することができ、レイアウト面積の縮小化を図ることができる。
【００４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５０】
例えば、上記各実施形態では、２つのＮチャネルトランジスタの直列回路がＶＤＤに直列接続された構成を有する半導体回路の一例としてレベルシフト回路を挙げているが、本発明はレベルシフト回路に限定されるものではなく、２つのＮチャネルトランジスタの直列回路がＶＤＤに直接接続された構成を有する半導体回路に適用することができる。ただし、上記実施形態によるレベルシフト回路は、２つのＮチャネルトランジスタの直列回路の一端とＶＤＤとの間にＰチャネルトランジスタを追加したとしてもレイアウト面積の増大がなく、むしろ２つのＮチャネルトランジスタ間のＮ型拡散層の共有により回路規模を縮小できるという特有の効果を奏するものである。
【００５１】
また、本実施形態の各トランジスタとしては、電界効果トランジスタ（Field Effect Transistor : FET）であればよい。ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができ、更にそれら以外の電界効果トランジスタを用いてもよい。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板を用いてもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板や、それ以外の半導体基板を用いてもよい。
【００５２】
また、本発明は、半導体記憶装置としてのＤＲＡＭ、それぞれ記憶機能部を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。
【符号の説明】
【００５３】
１０    レベルシフトコア回路
１１    電流供給回路
１２ａ    入力端子
１２ｂ    反転入力端子
１３ａ    出力端子
１３ｂ    反転出力端子
１５    Ｐ型基板
１６    Ｎウェル
１７    ゲート
１８ａ，１８ｂ    Ｐ型拡散層
１９ａ，１９ｂ    ゲート
２０ａ，２０ｂ，２０ｃ    型拡散層
２１    配線
２４    トランジスタ領域
２５    Ｐチャネルトランジスタ領域
２６    Ｎチャネルトランジスタ領域
２７    配線領域
２８    インバータ領域
２９，３０    配線
３１ａ〜３１ｄ    拡散層
３２ａ〜３２ｄ    拡散層
３５〜３８    配線
４０    Ｐ型基板
４１    ゲート
１００    レベルシフト回路
１１０    レベルシフト回路
２００    レベルシフト回路
Ａ    入力信号
Ａｂ    反転入力信号
Ｂ    出力信号
Ｂｂ    反転出力信号
Ｄａ    入力デューティ
Ｄｂ    出力デューティ
ＩＮＶ１    インバータ
Ｎ１〜Ｎ６    Ｎチャネルトランジスタ
Ｐ１〜Ｐ４    Ｐチャネルトランジスタ
Ｒ１，Ｒ２    抵抗素子
Ｒ１，Ｒ２    抵抗
Ｒ１，Ｒ２    抵抗素子
ＶＤＤ    外部電圧（電源電位）
ＶＤＤＬ    電源ライン
ＶＰＥＲＩ    内部動作電圧（電源電位）
ＶＳＳ    電源電位
ＶＳＳＬ    電源ライン
２０ａ〜２０ｃ    Ｎ型拡散層
３１ａ-３１ｄ    拡散層
３２ａ-３２ｄ    拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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