(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板に形成された素子分離領域と、
前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域と前記第１の導電型のコンタクト領域と、
前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第１の部分上にまで延在するゲート電極と、
前記第１のウェル中であって前記ゲート電極の第１の側に形成された、前記第１の導電型とは逆の第２の導電型のソース拡散領域と、
前記第１のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第２の側に形成された前記第２の導電型のドレイン拡散領域と、
前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、
前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、
前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、
を含み、
前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって前記ゲート電極の下に形成され、
前記第１のウェルは前記第１の部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、
前記第１および第２の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、
前記第１および第２の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第１の部分を除き、前記第１のウェルの下端よりも深い位置に到達しており、
前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に接していることを特徴とする半導体装置。
【請求項２】
前記第１および第２の絶縁領域は、前記第１の部分の下を前記コンタクト領域まで延在し、前記第１の部分の下端は、前記第１および第２の絶縁領域の上端に接することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のウェルの下には、第２の導電型を有する第２のウェルが形成されており、前記第１および第２の絶縁領域の下端は前記第２のウェルと接していることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記第１の部分は、前記ゲート電極の延在方向に０．１１μｍの幅を有することを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
【請求項６】
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成された、ｐ型の第１のウェルよりなる第１の素子領域とｎ型の第２のウェルよりなる第２の素子領域と、
前記シリコン基板に、前記第１の素子領域に隣接して画成されたｐ型の第１のコンタクト領域と、
前記シリコン基板に、前記第２の素子領域に隣接して画成されたｎ型の第２のコンタクト領域と、
前記シリコン基板上に第１のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域との間に位置する第１の部分にまで延在する第１のゲート電極と、
前記シリコン基板上に第２のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第２のコンタクト領域との間に位置する第２の部分にまで延在する第２のゲート電極と、
前記第１のウェル中であって前記第１のゲート電極の一方の側に形成されｎ型の第１のソース拡散領域と、
前記第１のウェル中であって前記第１のゲート電極に対し前記第１のソース拡散領域と反対の側に形成されたｎ型の第１のドレイン拡散領域と、
前記第２のウェル中であって前記第２のゲート電極の一方の側に形成されたｐ型の第２のソース拡散領域と、
前記第２のウェル中であって前記第２のゲート電極に対し前記第１のソース拡散領域と反対の側に形成されたｐ型の第２のドレイン拡散領域と、
前記シリコン基板中であって前記第１のソース拡散領域の下に、前記第１のソース拡散領域の下端部に接して形成された第１の絶縁領域と、
前記シリコン基板中であって前記第１のドレイン拡散領域の下に、前記第１のドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、
前記シリコン基板中であって前記第２のソース拡散領域の下に、前記第２のソース拡散領域の下端部に接して形成された第３の絶縁領域と、
前記シリコン基板中であって前記第２のドレイン拡散領域の下に、前記第２のドレイン拡散領域の下端部に接して形成された第４の絶縁領域と、
を含み、
前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって、前記第１のゲート電極の下に形成され、
前記第２のウェルは、前記第３の絶縁領域と前記第４の絶縁領域の間であって、前記第２のゲート電極の下に形成し、
前記第１のウェルは前記第１の部分の下を介して前記第１のコンタクト領域に電気的に接続され、
前記第２のウェルは前記第２の部分の下を介して前記第２のコンタクト領域に電気的に接続され、
前記第１および第２の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、
前記第３および第４の絶縁領域の上端は前記第２のウェルの下端よりも浅い位置にあり、
前記第１および第２の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、
前記第３および第４の絶縁領域の下端は前記第２のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第１および第２の部分を除き、前記第１〜第４の絶縁領域の下端よりも深い位置に到達しており、
前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、
前記第２の部分は、前記第２のウェルの下端よりも浅い位置において前記第２および第４の絶縁領域に連続しており、
前記第１のゲート電極と前記第２のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第１のゲート電極を前記第１のコンタクト領域に、また前記第２のゲート電極を前記第２のコンタクト領域に、電気的に接続することを特徴とする半導体装置。
【請求項７】
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成されたｐ型の第１のウェルよりなる第１の素子領域とｎ型の第２のウェルよりなる第２の素子領域と、
前記シリコン基板に、前記第１の素子領域に隣接して、また相互にも隣接して画成されたｐ型の第１および第２のコンタクト領域と、
前記シリコン基板に、前記第２の素子領域に隣接して、また相互にも隣接して画成されたｎ型の第３および第４のコンタクト領域と、
前記第１の素子領域中に形成された第１および第２のｎチャネルＭＯＳトランジスタと、
前記素子領域中に形成された第１および第２のｐチャネルＭＯＳトランジスタと、を含み、
前記第１のｎチャネルＭＯＳトランジスタは、前記シリコン基板上を第１のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域の間の第１の部分上にまで延在する第１のゲート電極と、前記第１のウェル中であって、前記第１のゲート電極の第１の側に形成された第１のｎ型拡散領域と、前記第１のゲート電極に対し前記第１のｎ型拡散領域と反対の第２の側に形成された第２のｎ型拡散領域とを、ソースまたはドレイン拡散領域として有し、
前記第２のｎチャネルＭＯＳトランジスタは、前記シリコン基板上を第２のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第２のコンタクト領域の間の第２の部分にまで、前記第１のゲート電極に平行に延在する第２のゲート電極と、前記第１のウェル中であって前記第２のゲート電極の前記第１の側に形成された第３のｎ型拡散領域と、前記第１のゲート電極に対し前記第２の側に形成された第４のｎ型拡散領域とを、ソースまたはドレイン領域として有し、
前記第１のｐチャネルＭＯＳトランジスタは、前記シリコン基板上を第３のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第３のコンタクト領域の間の第３の部分にまで延在する第３のゲート電極と、前記第２のウェル中であって前記第３のゲート電極の第１の側に形成された第１のｐ型拡散領域と、前記第３のゲート電極に対し前記第１のｐ型拡散領域と反対の第２の側に形成された第２のｐ型拡散領域とを、ソースまたはドレイン領域として有し、
前記第２のｐチャネルＭＯＳトランジスタは、前記シリコン基板上を第４のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第４のコンタクト領域の間の第４の部分にまで前記第３のゲート電極に平行に延在する第４のゲート電極と、前記第２のウェル中であって、前記第４のゲート電極の前記第１の側に形成された第３のｐ型拡散領域と、前記第４のゲート電極に対し前記第２の側に形成された第４のｐ型拡散領域とを、ソースまたはドレイン領域として有し、
前記第２のｎ型拡散領域と前記第３のｎ型拡散領域とは、前記第１のウェル中に形成された同一の拡散領域より構成されており、
前記第２のｐ型拡散領域と前記第３のｐ型拡散領域とは、前記第２のウェル中に形成された同一の拡散領域により構成されており、
前記第１の素子領域中、前記第１〜第４のｎ型拡散領域の下には、それぞれの拡散領域の下端部に接して第１〜第４の絶縁領域がそれぞれ形成されており、
前記第２の素子領域中、前記第１〜第４のｐ型拡散領域の下には、それぞれの拡散領域の下端部に接して第５〜第８の絶縁領域がそれぞれ形成されており、
前記第２の絶縁領域と前記第３の絶縁領域とは、同一の絶縁領域より構成されており、
前記第５の絶縁領域と前記第７の絶縁領域とは、同一の絶縁領域より構成されており、
前記第１の絶縁領域と前記第２の絶縁領域の間には、前記第１のゲート電極の下を前記第１のゲート電極に沿って、前記第１のｎチャネルＭＯＳトランジスタのボディを構成するｐ型の第１のボディ領域が、前記第１のウェルの一部として、前記第１の部分の下を延在して、前記第１のコンタクト領域に電気的に接続されており、
前記第３の絶縁領域と前記第４の絶縁領域の間には、前記第２のゲート電極の下を前記第２のゲート電極に沿って、前記第２のｎチャネルＭＯＳトランジスタのボディを構成するｐ型の第２のボディ領域が、前記第１のウェルの一部として、前記第２の部分の下を延在して、前記第２のコンタクト領域に電気的に接続されており、
前記第５の絶縁領域と前記第６の絶縁領域の間には、前記第３のゲート電極の下を前記第３のゲート電極に沿って、前記第１のｐチャネルＭＯＳトランジスタのボディを構成するｎ型の第３のボディ領域が、前記第２のウェルの一部として、前記第３の部分の下を延在して、前記第３のコンタクト領域に電気的に接続されており、
前記第７の絶縁領域と前記第８の絶縁領域の間には、前記第４のゲート電極の下を前記第４のゲート電極に沿って、前記第２のｐチャネルＭＯＳトランジスタのボディを構成するｎ型の第４のボディ領域が、前記第２のウェルの一部として前記第４の部分の下を延在して、前記第４のゲート電極に電気的に接続されており、
前記第１のゲート電極は、前記第１のコンタクト領域において前記第１のボディ領域に電気的に接続されており、
前記第２のゲート電極は、前記第２のコンタクト領域において前記第２のボディ領域に電気的に接続されており、
前記第３のゲート電極は、前記第３のコンタクト領域において前記第３のボディ領域に電気的に接続されており、
前記第４のゲート電極は、前記第４のコンタクト領域において前記第４のボディ領域に電気的に接続されており、
前記第１〜第４の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、
前記第５〜第８の絶縁領域の上端は前記第２のウェルの下端よりも浅い位置にあり、
前記第１〜第４の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、
前記第５〜第８の絶縁領域の下端は前記第２のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第１〜第４の部分を除き、前記第１〜第８の絶縁領域の下端よりも深い位置に到達しており、
前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、
前記第２の部分は、前記第１のウェルの下端よりも浅い位置において前記第２および第４の絶縁領域に連続しており、
前記第３の部分は、前記第２のウェルの下端よりも浅い位置において前記第５および第６の絶縁領域に連続しており、
前記第４の部分は、前記第２のウェルの下端よりも浅い位置において前記第７および第８の絶縁領域に連続しており、
前記シリコン基板上には、少なくとも前記第１および第４のｎ型拡散領域にコンタクトし、また少なくとも前記第１および第４のｐ型拡散領域にコンタクトする配線が形成されていることを特徴とする半導体集積回路装置。
【請求項８】
第１のノードにおいて直列接続された第１の導電型のチャネルを形成する第１のＭＯＳトランジスタと前記第１の導電型とは逆の第２の導電型のチャネルを形成する第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
第２のノードにおいて直列接続された前記第２の導電型のチャネルを形成する第３のＭＯＳトランジスタと前記第１の導電型のチャネルを形成する第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を構成する第２のＣＭＯＳインバータと、
第１のビット線と前記第１のノードの間に接続され、またワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
第２のビット線と前記第２のノードの間に接続され、また前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、を備えたＳＲＡＭであって、
前記第１のＭＯＳトランジスタ，前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタ，前記第４のＭＯＳトランジスタ、前記第１のトランスファトランジスタ、および前記第２のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、
前記シリコン基板には素子分離領域により、前記第１のＭＯＳトランジスタおよび前記第１のトランスファトランジスタのための第１の素子領域と、前記第２のＭＯＳトランジスタのための第２の素子領域と、前記第３のＭＯＳトランジスタのための第３の素子領域と、前記第４のＭＯＳトランジスタおよび前記第２のトランスファトランジスタのための第４の素子領域と、が画成されており、さらに前記第１の素子領域に隣接して第１の前記第２の導電型の第１のコンタクト領域が、また前記第４の素子領域に隣接して前記第２の導電型の第２のコンタクト領域が、それぞれ画成されており、
前記第１の素子領域は前記第２の導電型の第１の活性領域により構成され、
前記第４の素子領域は前記第２の導電型の第２の活性領域により構成され、
前記第１のトランスファトランジスタは、
前記シリコン基板上に第１のゲート絶縁膜を介して、前記第１の素子領域から前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域との間に位置する第１の部分上を延在する第１のゲート電極と、
前記第１の活性領域中であって、前記第１のゲート電極の一方の側に形成され前記第１の導電型を有する第１のソース拡散領域と、
前記第１の活性領域中であって、前記第１のゲート電極に対し前記第１のソース拡散領域と反対の側に形成された前記第１の導電型を有する第１のドレイン拡散領域と、
前記シリコン基板中、前記第１のソース拡散領域の下に、前記第１のソース拡散領域の下端部に接して形成された第１の絶縁領域と、
前記シリコン基板中、前記第１のドレイン拡散領域の下に、前記第１のドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、
を含み、
前記第１の活性領域は、前記第１の絶縁領域と前記第２の絶縁領域の間であって、前記第１のゲート電極の下に形成され、
前記第１の活性領域は前記第１の部分の下を延在して前記第１のコンタクト領域に電気的に接続され、
前記第２のトランスファトランジスタは、
前記シリコン基板上に第２のゲート絶縁膜を介して、前記第４の素子領域から、前記素子分離領域のうち前記第４の素子領域と前記第２のコンタクト領域との間に位置する第２の部分上にまで延在する第２のゲート電極と、
前記第２の活性領域中であって前記第２のゲート電極の一方の側に形成され前記第１の導電型の第２のソース拡散領域と、
前記第２の活性領域中であって前記第２のゲート電極に対し前記第２のソース拡散領域と反対の側に形成された前記第１の導電型の第２のドレイン拡散領域と、
前記シリコン基板中であって、前記第２のソース拡散領域の下に、前記第２のソース拡散領域の下端部に接して形成された第３の絶縁領域と、
前記シリコン基板中であって前記第２のドレイン拡散領域の下に、前記第２のドレイン拡散領域の下端部に接して形成された第４の絶縁領域と、
を含み、
前記第２の活性領域は、前記第３の絶縁領域と前記第４の絶縁領域の間であって前記第２のゲート電極の下に形成され、
前記第２の活性領域は前記第２の部分の下を延在して前記第２のコンタクト領域に電気的に接続され、
前記第１および第２の絶縁領域の上端は前記第１の活性領域の下端よりも浅い位置にあり、
前記第３および第４の絶縁領域の上端は前記第２の活性領域の下端よりも浅い位置にあり、
前記第１および第２の絶縁領域の下端は前記第１の活性領域の下端よりも深い位置にあり、
前記第３および第４の絶縁領域の下端は前記第２の活性領域の下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第１および第２の部分を除き、前記第１〜第４の絶縁領域の下端よりも深い位置に到達しており、
前記第１の部分は、前記第１の活性領域の下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、
前記第２の部分は、前記第２の活性領域の下端よりも浅い位置において前記第２および第４の絶縁領域に連続していることを特徴とする、ＳＲＡＭ。
【請求項９】
シリコン基板の表面に、ＭＯＳトランジスタのボディ領域に対応する部分の両側に第１のトレンチを形成する工程と、
前記第１のトレンチの下部をＳｉＧｅ混晶層のエピタキシャル層により、また前記第１のトレンチのうち、前記ＳｉＧｅ混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、
前記シリコン基板表面に、形成しようとするＤｔ−ＭＯＳトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第１および第２のマスクパターンを形成する工程と、
前記第１および第２のマスクパターンの間をレジストパターンにより保護する工程と、
前記第１および第２のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第１のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板に対して前記第１および第２のマスクパターンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第１のトレンチよりも浅い第２のトレンチを、前記ＳｉＧｅ混晶層の上端を露出するように形成する工程と同時に、前記第１のトレンチの深さを、前記第１のトレンチの下端が前記しＳｉＧｅ混晶層の下端よりも深くなるように増加させる工程と、
前記第１のトレンチを介して前記ＳｉＧｅ混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記ＳｉＧｅ混晶層が形成されていた部分に空隙を形成する工程と、
前記空隙をシリコン酸化膜で充填する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するＳＴＩ型の素子分離領域を前記シリコン酸化膜により形成する工程と、
前記素子領域に第１の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第１の導電型にドープする工程と、
前記素子領域上にゲート電極パターンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに第２の導電型の不純物元素を導入し、ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第１の導電型の不純物を導入し、前記コンタクト領域を前記第１の導電型にドープする工程と、
を含むことを特徴とするＤｔ−ＭＯＳトランジスタの製造方法。
【請求項１０】
シリコン基板表面に、ＭＯＳトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第１および第２のハードマスクパターンを形成する工程と、
前記シリコン基板表面のうち、前記第１および第２のハードマスクパターンの間をレジストパターンで保護する工程と、
前記シリコン基板を、前記第１および第２のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第１のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板を前記第１および第２のハードマスクパターンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第２のトレンチを、前記第１のトレンチよりも浅く形成する工程と、
前記第１および第２のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、
前記素子領域中に第１の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第１のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第１の導電型にドープし、第１の導電型のウェルを形成する工程と、
前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、
前記ゲート電極の上面および側壁面を第３のハードマスクとなる膜により覆う工程と、
前記シリコン基板を、前記第３のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第３のトレンチを形成する工程と、
前記第３のトレンチの下部から、前記素子分離領域のうち、前記第２のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、ＳｉＧｅ混晶層のエピタキシャル層により充填し、さらに前記ＳｉＧｅ混晶層の上においてシリコンエピタキシャル層を充填する工程と、
前記素子領域中に前記ゲート電極をマスクに前記第２の導電型の不純物元素を導入し、ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第１の導電型の不純物を導入し、前記コンタクト領域を前記第１の導電型にドープする工程と、
前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記ＳｉＧｅ混晶層をエッチングにより除去することにより、前記シリコン基板中に前記ＳｉＧｅ混晶層に対応して空隙を形成する工程と、
前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、
を含むことを特徴とするＤｔ−ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイナミックスレッショルドＭＯＳトランジスタ（以下Ｄｔ−ＭＯＳトランジスタと表記する）およびその製造方法、半導体集積回路装置に関する。
【背景技術】
【０００２】
Ｄｔ−ＭＯＳトランジスタは、ゲート電極を、チャネル領域が形成される半導体層ないしウェル領域に短絡させ、入力信号を前記ゲート電極とチャネル領域が形成される半導体層ないしウェル領域とに同時に印加することにより、低い閾値ながら、低いオフ電流と大きなオン電流を実現でき、低い電源電圧での低消費電力動作に適したＭＯＳトランジスタである。チャネル領域が形成される半導体層ないしウェル領域を、ボディとよぶこともある。
【０００３】
図１は、一般的なＤｔ−ＭＯＳトランジスタの原理を説明する図、図２は、前記図１のＤｔ−ＭＯＳトランジスタ１０の動作特性を示すグラフである。
【０００４】
図１を参照するに、この例ではＤｔ−ＭＯＳトランジスタ１０はｎチャネルＭＯＳトランジスタであり、ｎ型にドープされたソース領域１１Ｓおよびドレイン領域１１Ｄを含むｐ型ウェル１１Ｐが形成されたシリコン基板１１上に形成されており、前記シリコン基板１１上には、前記ソース領域１１Ｓとドレイン領域１１Ｄとの間のチャネル領域１１C上に、ゲート絶縁膜１２を介して例えばｎ型ポリシリコンよりなるゲート電極１３が形成されている。
【０００５】
図１のＤｔ−ＭＯＳトランジスタ１０では、さらに前記ゲート電極１３が前記ｐ型ウェル１１Ｐ、すなわちボディと電気的に接続されており、ゲート電極１３に印加される信号電圧が、前記ボディ１１Ｐにも印加される。その結果、前記信号電圧は前記Ｄｔ−ＭＯＳトランジスタ１０の閾値電圧を低下させるように作用し、Ｄｔ−ＭＯＳトランジスタ１０の動作特性は、前記信号電圧の増大と共に、閾値電圧が低いＭＯＳトランジスタの動作特性に漸近する。このため、前記Ｄｔ−ＭＯＳトランジスタ１０は低い信号電圧でスイッチオンする。
【０００６】
一方、信号電圧が０Ｖあるいはその近傍の低電圧である場合には、前記ボディ１１Ｐの電位が０Ｖあるいはその近傍となり、Ｄｔ−ＭＯＳトランジスタ１０の動作特性は、高い閾値電圧を有するＭＯＳトランジスタの動作特性に漸近する。すなわち前記Ｄｔ−ＭＯＳトランジスタ１０の閾値電圧は、通常の、高い閾値電圧を有するｎチャネルＭＯＳトランジスタのものと変わらず、その結果、Ｄｔ−ＭＯＳトランジスタ１０は図２に示すように低いオフ電流ないしリーク電流で特徴づけられるスイッチオフ動作を示す。
【０００７】
このようなＤｔ−ＭＯＳトランジスタでは、図１中に囲んで示したソース領域１１Ｓとボディ１１Ｐの間の接合部１１Ｊが順方向バイアスされるため、前記ソース領域１１Ｓ、ドレイン領域１１Ｄの間に大きな電源電圧を印加することができず、前記基板１１としてシリコン基板を使った場合、前記電源電圧は、シリコンｐｎ接合のビルトインポテンシャルに対応した０．７Ｖ以下に設定する必要があるという制約が課せられる。
【０００８】
なお上記の説明は、上記のｐ型およびｎ型を反転させたｐチャネルＭＯＳトランジスタの場合にも、同様に成立する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−４９７８４号公報
【特許文献２】特開２０００−１１４３９９号公報
【非特許文献】
【００１０】
【非特許文献１】Assaderaaghi, F. et al., IEEE Electron Device Lett.15, pp.510-(1994)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このようなＤｔ−ＭＯＳトランジスタを通常の、単結晶シリコンインゴットから切り出されたシリコン基板（以下、シリコンバルク基板と称する）上に形成した場合には、ソースやドレインのリーク電流が増大してしまう問題があり、またソース領域あるいはドレイン領域と前記ボディとの間で接合容量が増大し、時定数の影響でＤｔ−ＭＯＳトランジスタの動作速度が低下する問題が生じる。このため従来、Ｄｔ−ＭＯＳトランジスタは一般にＳＯＩ基板上に形成されていた（非特許文献１）。先の図２の特性は、非特許文献２に記載された、このようなＳＯＩ基板上に形成されたＤｔ−ＭＯＳトランジスタについてのものである。
【００１２】
しかし、単体のＤｔ−ＭＯＳならばともかく、単一の基板上に一つのシステムを搭載するＳｏＣ（システムオンチップ）のような半導体集積回路装置では、同じ基板上に、Ｄｔ−ＭＯＳトランジスタのようにダイナミックスレッショルド動作をするトランジスタ以外にも、他の様々なトランジスタを集積する必要があり、そのなかにはダイナミックスレッショルド動作をさせたくない入出力トランジスタやアナログ用途のトランジスタなどが含まれることがある。
【００１３】
一方、Ｄｔ−ＭＯＳトランジスタを単一のシリコン基板上に集積化して半導体集積回路装置を構成しようとすると、Ｄｔ−ＭＯＳトランジスタの場合、図１よりわかるようにゲート電極直下のチャネル領域にも、ゲート電極に印加される信号と同じ信号が印加されるため、隣接するＤｔ−ＭＯＳトランジスタやその他のトランジスタと干渉を生じやすい問題が生じる。
【００１４】
このような干渉を抑制する方策として、トランジスタ毎に一つのウェルを設け、隣接するウェル同士を逆導電型のウェルにより電気的に分離することが考えられよう。しかし、このような構成では、素子分離の結果、シリコン基板上におけるＤｔ−ＭＯＳトランジスタの占有面積が非常に大きくなってしまう問題が生じる。
【００１５】
図３は、図１のＤｔ−ＭＯＳトランジスタを二つ、共通のシリコン基板１１上に隣接して形成した半導体構造の例を示す。
【００１６】
図３を参照するに、Ｄｔ−ＭＯＳトランジスタはｎチャネルＤｔ−ＭＯＳトランジスタであり、前記シリコン基板１１中に形成された深いｎ型ウェル１１Ｎ中に隣接して形成された二つのｐウェル１１Ｐ１，１１Ｐ２中にそれぞれ形成されており、前記二つのｐ型ウェル１１Ｐは、前記深いｎ型ウェル１１Ｎから上方に延在する幅がＢのｎ型ウェル１１ｎにより隔てられている。また、前記ｎ型ウェル１１ｎとｎ型ソース領域１１Ｓあるいは１１Ｄとの短絡を抑制するため、前記シリコン基板１１の表面には、前記ｎ型ウェル１１ｎに対応して、ＳＴＩ型の素子分離領域が、前記ｎ型ウェル１１ｎの幅よりも広く、かつ前記ｎ型ソース領域１１Ｓあるいは１１Ｄの下端よりも深く形成されている。
【００１７】
このような構成であれば、これら二つのｎチャネルＤｔ−ＭＯＳトランジスタは独立に、干渉なく動作することができるが、前記二つのｐ型ウェル１１Ｐ１と１１Ｐ２が、前記ｎ型ウェル１１ｎにより隔てられているため、その幅Ｂの分だけ、素子領域の面積が増大してしまう。
【００１８】
ここで前記ｎ型ウェルの幅Ｂは、形成されるｐｎ接合の耐圧や、イオン注入マスクの寸法ずれあるいは位置ずれを考慮して、使われる設計ルールにより定められる所定の値に設定されるもので、任意に変更することはできない。例えば前記幅Ｂが０．５μｍの値に設定されている場合、図３の半導体構造の素子面積は、Ｄｔ−ＭＯＳトランジスタを使わなかった場合、従って前記ｐ型ウェル１１Ｐ１中のドレイン領域１１Ｄがｐ型ウェル１１Ｐ２中のソース領域１１Ｓに連続している場合に比べ、ゲート電極１３の面積を考慮しても、約２倍弱に増大してしまう。
【課題を解決するための手段】
【００１９】
第１の側面によれば半導体装置はシリコン基板と、前記シリコン基板に形成された素子分離領域と、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域と前記第１の導電型のコンタクト領域と、前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第１の部分上にまで延在するゲート電極と、前記第１のウェル中であって前記ゲート電極の第１の側に形成された、前記第１の導電型とは逆の第２の導電型のソース拡散領域と、前記第１のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第２の側に形成された前記第２の導電型のドレイン拡散領域と、前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって前記ゲート電極の下に形成され、前記第１のウェルは前記第１の部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、前記第１および第２の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、前記第１および第２の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第１の部分を除き、前記第１のウェルの下端よりも深い位置に到達しており、前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に接している。
【００２０】
第２の側面によれば半導体装置は、シリコン基板と、前記シリコン基板の表面に、素子分離領域により画成された、ｐ型の第１のウェルよりなる第１の素子領域とｎ型の第２のウェルよりなる第２の素子領域と、前記シリコン基板に、前記第１の素子領域に隣接して画成されたｐ型の第１のコンタクト領域と、前記シリコン基板に、前記第２の素子領域に隣接して画成されたｎ型の第２のコンタクト領域と、前記シリコン基板上に第１のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域との間に位置する第１の部分にまで延在する第１のゲート電極と、前記シリコン基板上に第２のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第２のコンタクト領域との間に位置する第２の部分にまで延在する第２のゲート電極と、前記第１のウェル中であって前記第１のゲート電極の一方の側に形成されｎ型の第１のソース拡散領域と、前記第１のウェル中であって前記第１のゲート電極に対し前記第１のソース拡散領域と反対の側に形成されたｎ型の第１のドレイン拡散領域と、前記第２のウェル中であって前記第２のゲート電極の一方の側に形成されたｐ型の第２のソース拡散領域と、前記第２のウェル中であって前記第２のゲート電極に対し前記第１のソース拡散領域と反対の側に形成されたｐ型の第２のドレイン拡散領域と、前記シリコン基板中であって前記第１のソース拡散領域の下に、前記第１のソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記シリコン基板中であって前記第１のドレイン拡散領域の下に、前記第１のドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記シリコン基板中であって前記第２のソース拡散領域の下に、前記第２のソース拡散領域の下端部に接して形成された第３の絶縁領域と、前記シリコン基板中であって前記第２のドレイン拡散領域の下に、前記第２のドレイン拡散領域の下端部に接して形成された第４の絶縁領域と、を含み、前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって、前記第１のゲート電極の下に形成され、前記第２のウェルは、前記第３の絶縁領域と前記第４の絶縁領域の間であって、前記第２のゲート電極の下に形成し、前記第１のウェルは前記第１の部分の下を介して前記第１のコンタクト領域に電気的に接続され、前記第２のウェルは前記第２の部分の下を介して前記第２のコンタクト領域に電気的に接続され、前記第１および第２の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、前記第３および第４の絶縁領域の上端は前記第２のウェルの下端よりも浅い位置にあり、前記第１および第２の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、前記第３および第４の絶縁領域の下端は前記第２のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第１および第２の部分を除き、前記第１〜第４の絶縁領域の下端よりも深い位置に到達しており、前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、前記第２の部分は、前記第２のウェルの下端よりも浅い位置において前記第２および第４の絶縁領域に連続しており、前記第１のゲート電極と前記第２のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第１のゲート電極を前記第１のコンタクト領域に、また前記第２のゲート電極を前記第２のコンタクト領域に、電気的に接続する。
【００２１】
第３の側面によれば半導体集積回路装置は、シリコン基板と、前記シリコン基板の表面に、素子分離領域により画成されたｐ型の第１のウェルよりなる第１の素子領域とｎ型の第２のウェルよりなる第２の素子領域と、前記シリコン基板に、前記第１の素子領域に隣接して、また相互にも隣接して画成されたｐ型の第１および第２のコンタクト領域と、
前記シリコン基板に、前記第２の素子領域に隣接して、また相互にも隣接して画成されたｎ型の第３および第４のコンタクト領域と、前記第１の素子領域中に形成された第１および第２のｎチャネルＭＯＳトランジスタと、前記素子領域中に形成された第１および第２のｐチャネルＭＯＳトランジスタと、を含み、前記第１のｎチャネルＭＯＳトランジスタは、前記シリコン基板上を第１のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域の間の第１の部分上にまで延在する第１のゲート電極と、前記第１のウェル中であって、前記第１のゲート電極の第１の側に形成された第１のｎ型拡散領域と、前記第１のゲート電極に対し前記第１のｎ型拡散領域と反対の第２の側に形成された第２のｎ型拡散領域とを、ソースまたはドレイン拡散領域として有し、前記第２のｎチャネルＭＯＳトランジスタは、前記シリコン基板上を第２のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第２のコンタクト領域の間の第２の部分にまで、前記第１のゲート電極に平行に延在する第２のゲート電極と、前記第１のウェル中であって前記第２のゲート電極の前記第１の側に形成された第３のｎ型拡散領域と、前記第１のゲート電極に対し前記第２の側に形成された第４のｎ型拡散領域とを、ソースまたはドレイン領域として有し、前記第１のｐチャネルＭＯＳトランジスタは、前記シリコン基板上を第３のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第３のコンタクト領域の間の第３の部分にまで延在する第３のゲート電極と、前記第２のウェル中であって前記第３のゲート電極の第１の側に形成された第１のｐ型拡散領域と、前記第３のゲート電極に対し前記第１のｐ型拡散領域と反対の第２の側に形成された第２のｐ型拡散領域とを、ソースまたはドレイン領域として有し、前記第２のｐチャネルＭＯＳトランジスタは、前記シリコン基板上を第４のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第４のコンタクト領域の間の第４の部分にまで前記第３のゲート電極に平行に延在する第４のゲート電極と、前記第２のウェル中であって、前記第４のゲート電極の前記第１の側に形成された第３のｐ型拡散領域と、前記第４のゲート電極に対し前記第２の側に形成された第４のｐ型拡散領域とを、ソースまたはドレイン領域として有し、前記第２のｎ型拡散領域と前記第３のｎ型拡散領域とは、前記第１のウェル中に形成された同一の拡散領域より構成されており、前記第２のｐ型拡散領域と前記第３のｐ型拡散領域とは、前記第２のウェル中に形成された同一の拡散領域により構成されており、前記第１の素子領域中、前記第１〜第４のｎ型拡散領域の下には、それぞれの拡散領域の下端部に接して第１〜第４の絶縁領域がそれぞれ形成されており、前記第２の素子領域中、前記第１〜第４のｐ型拡散領域の下には、それぞれの拡散領域の下端部に接して第５〜第８の絶縁領域がそれぞれ形成されており、前記第２の絶縁領域と前記第３の絶縁領域とは、同一の絶縁領域より構成されており、前記第５の絶縁領域と前記第７の絶縁領域とは、同一の絶縁領域より構成されており、前記第１の絶縁領域と前記第２の絶縁領域の間には、前記第１のゲート電極の下を前記第１のゲート電極に沿って、前記第１のｎチャネルＭＯＳトランジスタのボディを構成するｐ型の第１のボディ領域が、前記第１のウェルの一部として、前記第１の部分の下を延在して、前記第１のコンタクト領域に電気的に接続されており、前記第３の絶縁領域と前記第４の絶縁領域の間には、前記第２のゲート電極の下を前記第２のゲート電極に沿って、前記第２のｎチャネルＭＯＳトランジスタのボディを構成するｐ型の第２のボディ領域が、前記第１のウェルの一部として、前記第２の部分の下を延在して、前記第２のコンタクト領域に電気的に接続されており、前記第５の絶縁領域と前記第６の絶縁領域の間には、前記第３のゲート電極の下を前記第３のゲート電極に沿って、前記第１のｐチャネルＭＯＳトランジスタのボディを構成するｎ型の第３のボディ領域が、前記第２のウェルの一部として、前記第３の部分の下を延在して、前記第３のコンタクト領域に電気的に接続されており、前記第７の絶縁領域と前記第８の絶縁領域の間には、前記第４のゲート電極の下を前記第４のゲート電極に沿って、前記第２のｐチャネルＭＯＳトランジスタのボディを構成するｎ型の第４のボディ領域が、前記第２のウェルの一部として前記第４の部分の下を延在して、前記第４のゲート電極に電気的に接続されており、前記第１のゲート電極は、前記第１のコンタクト領域において前記第１のボディ領域に電気的に接続されており、前記第２のゲート電極は、前記第２のコンタクト領域において前記第２のボディ領域に電気的に接続されており、前記第３のゲート電極は、前記第３のコンタクト領域において前記第３のボディ領域に電気的に接続されており、前記第４のゲート電極は、前記第４のコンタクト領域において前記第４のボディ領域に電気的に接続されており、前記第１〜第４の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、前記第５〜第８の絶縁領域の上端は前記第２のウェルの下端よりも浅い位置にあり、前記第１〜第４の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、前記第５〜第８の絶縁領域の下端は前記第２のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第１〜第４の部分を除き、前記第１〜第８の絶縁領域の下端よりも深い位置に到達しており、前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、前記第２の部分は、前記第１のウェルの下端よりも浅い位置において前記第２および第４の絶縁領域に連続しており、前記第３の部分は、前記第２のウェルの下端よりも浅い位置において前記第５および第６の絶縁領域に連続しており、前記第４の部分は、前記第２のウェルの下端よりも浅い位置において前記第７および第８の絶縁領域に連続しており、前記シリコン基板上には、少なくとも前記第１および第４のｎ型拡散領域にコンタクトし、また少なくとも前記第１および第４のｐ型拡散領域にコンタクトする配線が形成されている。
【００２２】
第４の側面によればＳＲＡＭは、第１のノードにおいて直列接続された第１の導電型のチャネルを形成する第１のＭＯＳトランジスタと前記第１の導電型とは逆の第２の導電型のチャネルを形成する第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、第２のノードにおいて直列接続された前記第２の導電型のチャネルを形成する第３のＭＯＳトランジスタと前記第１の導電型のチャネルを形成する第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を構成する第２のＣＭＯＳインバータと、第１のビット線と前記第１のノードの間に接続され、またワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、第２のビット線と前記第２のノードの間に接続され、また前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、を備えたＳＲＡＭであって、前記第１のＭＯＳトランジスタ，前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタ，前記第４のＭＯＳトランジスタ、前記第１のトランスファトランジスタ、および前記第２のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、前記シリコン基板には素子分離領域により、前記第１のＭＯＳトランジスタおよび前記第１のトランスファトランジスタのための第１の素子領域と、前記第２のＭＯＳトランジスタのための第２の素子領域と、前記第３のＭＯＳトランジスタのための第３の素子領域と、前記第４のＭＯＳトランジスタおよび前記第２のトランスファトランジスタのための第４の素子領域と、が画成されており、さらに前記第１の素子領域に隣接して第１の前記第２の導電型の第１のコンタクト領域が、また前記第４の素子領域に隣接して前記第２の導電型の第２のコンタクト領域が、それぞれ画成されており、前記第１の素子領域は前記第２の導電型の第１の活性領域により構成され、前記第４の素子領域は前記第２の導電型の第２の活性領域により構成され、前記第１のトランスファトランジスタは、前記シリコン基板上に第１のゲート絶縁膜を介して、前記第１の素子領域から前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域との間に位置する第１の部分上を延在する第１のゲート電極と、前記第１の活性領域中であって、前記第１のゲート電極の一方の側に形成され前記第１の導電型を有する第１のソース拡散領域と、前記第１の活性領域中であって、前記第１のゲート電極に対し前記第１のソース拡散領域と反対の側に形成された前記第１の導電型を有する第１のドレイン拡散領域と、前記シリコン基板中、前記第１のソース拡散領域の下に、前記第１のソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記シリコン基板中、前記第１のドレイン拡散領域の下に、前記第１のドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、を含み、前記第１の活性領域は、前記第１の絶縁領域と前記第２の絶縁領域の間であって、前記第１のゲート電極の下に形成され、前記第１の活性領域は前記第１の部分の下を延在して前記第１のコンタクト領域に電気的に接続され、前記第２のトランスファトランジスタは、前記シリコン基板上に第２のゲート絶縁膜を介して、前記第４の素子領域から、前記素子分離領域のうち前記第４の素子領域と前記第２のコンタクト領域との間に位置する第２の部分上にまで延在する第２のゲート電極と、前記第２の活性領域中であって前記第２のゲート電極の一方の側に形成され前記第１の導電型の第２のソース拡散領域と、前記第２の活性領域中であって前記第２のゲート電極に対し前記第２のソース拡散領域と反対の側に形成された前記第１の導電型の第２のドレイン拡散領域と、前記シリコン基板中であって、前記第２のソース拡散領域の下に、前記第２のソース拡散領域の下端部に接して形成された第３の絶縁領域と、前記シリコン基板中であって前記第２のドレイン拡散領域の下に、前記第２のドレイン拡散領域の下端部に接して形成された第４の絶縁領域と、を含み、前記第２の活性領域は、前記第３の絶縁領域と前記第４の絶縁領域の間であって前記第２のゲート電極の下に形成され、前記第２の活性領域は前記第２の部分の下を延在して前記第２のコンタクト領域に電気的に接続され、前記第１および第２の絶縁領域の上端は前記第１の活性領域の下端よりも浅い位置にあり、前記第３および第４の絶縁領域の上端は前記第２の活性領域の下端よりも浅い位置にあり、前記第１および第２の絶縁領域の下端は前記第１の活性領域の下端よりも深い位置にあり、前記第３および第４の絶縁領域の下端は前記第２の活性領域の下端よりも深い位置にあり、前記素子分離領域の下端は、前記第１および第２の部分を除き、前記第１〜第４の絶縁領域の下端よりも深い位置に到達しており、前記第１の部分は、前記第１の活性領域の下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、前記第２の部分は、前記第２の活性領域の下端よりも浅い位置において前記第２および第４の絶縁領域に連続している。
【００２３】
第５の側面によればＤｔ−ＭＯＳトランジスタの製造方法は、シリコン基板の表面に、ＭＯＳトランジスタのボディ領域に対応する部分の両側に第１のトレンチを形成する工程と、前記第１のトレンチの下部をＳｉＧｅ混晶層のエピタキシャル層により、また前記第１のトレンチのうち、前記ＳｉＧｅ混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、前記シリコン基板表面に、形成しようとするＤｔ−ＭＯＳトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第１および第２のマスクパターンを形成する工程と、前記第１および第２のマスクパターンの間をレジストパターンにより保護する工程と、前記第１および第２のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第１のトレンチを形成する工程と、前記レジストパターンを除去した後、前記シリコン基板に対して前記第１および第２のマスクパターンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第１のトレンチよりも浅い第２のトレンチを、前記ＳｉＧｅ混晶層の上端を露出するように形成する工程と同時に、前記第１のトレンチの深さを、前記第１のトレンチの下端が前記しＳｉＧｅ混晶層の下端よりも深くなるように増加させる工程と、前記第１のトレンチを介して前記ＳｉＧｅ混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記ＳｉＧｅ混晶層が形成されていた部分に空隙を形成する工程と、前記空隙をシリコン酸化膜で充填する工程と、前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するＳＴＩ型の素子分離領域を前記シリコン酸化膜により形成する工程と、前記素子領域に第１の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第１の導電型にドープする工程と、前記素子領域上にゲート電極パターンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、前記素子領域中に前記ゲート電極パターンをマスクに第２の導電型の不純物元素を導入し、ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、前記コンタクト領域に前記第１の導電型の不純物を導入し、前記コンタクト領域を前記第１の導電型にドープする工程と、を含む。
【００２４】
第６の側面によればＤｔ−ＭＯＳトランジスタの製造方法は、シリコン基板表面に、ＭＯＳトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第１および第２のハードマスクパターンを形成する工程と、前記シリコン基板表面のうち、前記第１および第２のハードマスクパターンの間をレジストパターンで保護する工程と、前記シリコン基板を、前記第１および第２のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第１のトレンチを形成する工程と、前記レジストパターンを除去した後、前記シリコン基板を前記第１および第２のハードマスクパターンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第２のトレンチを、前記第１のトレンチよりも浅く形成する工程と、前記第１および第２のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、前記素子領域中に第１の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第１のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第１の導電型にドープし、第１の導電型のウェルを形成する工程と、前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、前記ゲート電極の上面および側壁面を第３のハードマスクとなる膜により覆う工程と、前記シリコン基板を、前記第３のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第３のトレンチを形成する工程と、前記第３のトレンチの下部から、前記素子分離領域のうち、前記第２のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、ＳｉＧｅ混晶層のエピタキシャル層により充填し、さらに前記ＳｉＧｅ混晶層の上においてシリコンエピタキシャル層を充填する工程と、前記素子領域中に前記ゲート電極をマスクに前記第２の導電型の不純物元素を導入し、ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、前記コンタクト領域に前記第１の導電型の不純物を導入し、前記コンタクト領域を前記第１の導電型にドープする工程と、前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記ＳｉＧｅ混晶層をエッチングにより除去することにより、前記シリコン基板中に前記ＳｉＧｅ混晶層に対応して空隙を形成する工程と、前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、を含む。
【発明の効果】
【００２５】
本願記載の実施形態によれば、Ｄｔ−ＭＯＳトランジスタ、あるいはＤｔ−ＭＯＳトランジスタを使った半導体集積回路装置において、素子寸法を縮小することが可能となる。また本願記載の実施形態によればＤｔ−ＭＯＳトランジスタの製造を、自己整合工程を使って実行することができる。
【図面の簡単な説明】
【００２６】
【図１】Ｄｔ−ＭＯＳトランジスタの基本構成を説明する図である。
【図２】Ｄｔ−ＭＯＳトランジスタの典型的な動作特性を示す図である。
【図３】Ｄｔ−ＭＯＳトランジスタを含む半導体集積回路装置の素子寸法について説明する図である。
【図４】第１の実施形態に係る半導体論理回路装置のレイアウトを示す平面図である。
【図５】図４の半導体論理回路装置の等価回路図である。
【図６】図４中、線Ａ−Ａ’に沿った断面図である。
【図７】図４中、線Ｂ−Ｂ’に沿った断面図である。
【図８】図４中、線Ｃ−Ｃ’に沿った断面図である。
【図９】図４中、線Ｇ−Ｇ‘に沿った断面図である。
【図１０】図４中、線Ｄ−Ｄ’に沿った断面図である。
【図１１】図４中、線Ｆ−Ｆ’に沿った断面図である。
【図１２】図４中、Ｈ−Ｈ’に沿った断面図である。
【図１３】図４中、Ｉ−Ｉ’に沿った断面図である。
【図１４】図４中、Ｅ−Ｅ’に沿った断面図である。
【図１５Ａ】図４中、線Ａ−Ａ’に沿った断面図を、比較のため簡略化して示す図である。
【図１５Ｂ】比較例の構造を、図１５Ａに対応する断面で示した断面図である。
【図１６】（Ａ），（Ｂ）は図８の断面を、別の比較例の対応する断面と比較して示す断面図である。
【図１７Ａ】図４中、線Ｇ−Ｇ’に沿った断面図を、比較のため簡略化して示す図である。
【図１７Ｂ】比較例の構造を、図１７Ａに対応する断面で示した断面図である。
【図１８Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図１８Ｂ】図１８Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図１８Ｃ】図１８Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図１８Ｄ】図１８Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図１９Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図１９Ｂ】図１９Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図１９Ｃ】図１９Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図１９Ｄ】図１９Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２０Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２０Ｂ】図２０Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２０Ｃ】図２０Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２０Ｄ】図２０Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２１Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２１Ｂ】図２１Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２１Ｃ】図２１Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２１Ｄ】図２１Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２２Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２２Ｂ】図２２Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２２Ｃ】図２２Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２２Ｄ】図２２Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２２Ｅ】図２２Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図２３Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２３Ｂ】図２３Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２３Ｃ】図２３Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２３Ｄ】図２３Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２３Ｅ】図２３Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図２４Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２４Ｂ】図２４Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２４Ｃ】図２４Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２４Ｄ】図２４Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２４Ｅ】図２４Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図２５Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２５Ｂ】図２５Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２５Ｃ】図２５Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２５Ｄ】図２５Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２５Ｅ】図２５Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図２６Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２６Ｂ】図２６Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２６Ｃ】図２６Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２６Ｄ】図２６Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２６Ｅ】図２６Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図２７Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２７Ｂ】図２７Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２７Ｃ】図２７Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２７Ｄ】図２７Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２７Ｅ】図２７Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図２８Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２８Ｂ】図２８Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２８Ｃ】図２８Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２８Ｄ】図２８Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２８Ｅ】図２８Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図２９Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図２９Ｂ】図２９Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図２９Ｃ】図２９Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図２９Ｄ】図２９Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図２９Ｅ】図２９Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３０Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３０Ｂ】図３０Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３０Ｃ】図３０Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３０Ｄ】図３０Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３０Ｅ】図３０Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３１Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３１Ｂ】図３１Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３１Ｃ】図３１Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３１Ｄ】図３１Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３１Ｅ】図３１Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３２Ａ】第１の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３２Ｂ】図３２Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３２Ｃ】図３２Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３２Ｄ】図３２Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３２Ｅ】図３２Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３３Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３３Ｂ】図３３Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３３Ｃ】図３３Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３３Ｄ】図３３Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３３Ｅ】図３３Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３４Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３４Ｂ】図３４Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３４Ｃ】図３４Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３４Ｄ】図３４Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３４Ｅ】図３４Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３５Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３５Ｂ】図３５Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３５Ｃ】図３５Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３５Ｄ】図３５Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３５Ｅ】図３５Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３６Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３６Ｂ】図３６Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３６Ｃ】図３６Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３６Ｄ】図３６Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３６Ｅ】図３６Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３７Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３７Ｂ】図３７Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３７Ｃ】図３７Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図３７Ｄ】図３７Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３７Ｅ】図３７Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３８Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３８Ｂ】図３８Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３８Ｃ】図３８Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３８Ｄ】図３８Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３８Ｅ】図３８Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図３９Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図３９Ｂ】図３９Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図３９Ｃ】図３９Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図３９Ｄ】図３９Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図３９Ｅ】図３９Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４０Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４０Ｂ】図４０Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４０Ｃ】図４０Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４０Ｄ】図４０Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４０Ｅ】図４０Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４１Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４１Ｂ】図４１Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４１Ｃ】図４１Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４１Ｄ】図４１Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４１Ｅ】図４１Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４２Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４２Ｂ】図４２Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４２Ｃ】図４２Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４２Ｄ】図４２Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４２Ｅ】図４２Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４３Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４３Ｂ】図４３Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４３Ｃ】図４３Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４３Ｄ】図４３Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４３Ｅ】図４３Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４４Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４４Ｂ】図４４Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４４Ｃ】図４４Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４４Ｄ】図４４Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４４Ｅ】図４４Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４５Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４５Ｂ】図４５Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４５Ｃ】図４５Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４５Ｄ】図４５Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４５Ｅ】図４５Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４６Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４６Ｂ】図４６Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４６Ｃ】図４６Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４６Ｄ】図４６Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４６Ｅ】図４６Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４７Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４７Ｂ】図４７Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４７Ｃ】図４７Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４７Ｄ】図４７Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４７Ｅ】図４７Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４８Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４８Ｂ】図４８Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４８Ｃ】図４８Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４８Ｄ】図４８Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４８Ｅ】図４８Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図４９Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図４９Ｂ】図４９Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図４９Ｃ】図４９Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図４９Ｄ】図４９Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図４９Ｅ】図４９Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図４９Ｆ】図４９Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図５０Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図５０Ｂ】図５０Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図５０Ｃ】図５０Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図５０Ｄ】図５０Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図５０Ｅ】図５０Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図５０Ｆ】図５０Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図５１Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図５１Ｂ】図５１Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図５１Ｃ】図５１Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図５１Ｄ】図５１Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図５１Ｅ】図５１Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図５１Ｆ】図５１Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図５２Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図５２Ｂ】図５２Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図５２Ｃ】図５２Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図５２Ｄ】図５２Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図５２Ｅ】図５２Ａの平面図中、線Ｄ−Ｄ’に沿った断面図である。
【図５２Ｆ】図５２Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図５３Ａ】第２の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図５３Ｂ】図５３Ａの平面図中、線ＡＡ−ＡＡ’に沿った断面図である。
【図５３Ｃ】図５３Ａの平面図中、線ＢＢ−ＢＢ’に沿った断面図である。
【図５３Ｄ】図５３Ａの平面図中、線Ａ−Ａ’に沿った断面図である。
【図５３Ｅ】図５３Ａの平面図中、線Ｃ−Ｃ’に沿った断面図である。
【図５４】第３の実施形態によるＣＭＯＳ素子の構成を示す平面図である。
【図５５】図５４の一変形例を示す平面図である。
【図５６】第４の実施形態によるＳＲＡＭの等価回路図である。
【図５７】図５６のＳＲＡＭのレイアウトを示す平面図である。
【図５８Ａ】図５６のＳＲＡＭの読み出し電流を示すグラフである。
【図５８Ｂ】図５８Ａの一部を対数スケールで拡大して示すグラフである。
【発明を実施するための形態】
【００２７】
（第１の実施形態）
図４は、第１の実施形態によるＤｔ−ＭＯＳトランジスタを使った半導体集積回路装置の一例としての二入力ＮＡＮＤ素子のレイアウトを示す平面図、図５はその等価回路図である。
【００２８】
図５の等価回路図からわかるように前記二入力ＮＡＮＤ装置は、並列接続された二つのｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２と、これに対し直列に接続された二つのｎチャネルＤｔ−ＭＯＳトランジスタＮＯＳ１およびＮＭＯＳ２より構成されている。例えばこれらのｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２，ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２は、ｐ−型にドープされたシリコンバルク基板２１上に形成されている。
【００２９】
前記並列接続されたｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のソースＳは共通に電源ＶＣＣに接続され、また前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のドレインＤは共通に、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレインＤに接続される。また前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のソースＳは前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のドレインＤに接続され、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のソースＳは接地電源ＧＮＤに接続されている。
【００３０】
前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２および前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のそれぞれのゲート電極には第１の入力信号ＩＮ１が供給され、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１および前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のそれぞれのゲート電極には第２の入力信号ＩＮ１が供給され、論理出力信号が、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のドレインＤとｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレインＤの接続ノードＮにおいて得られる。
【００３１】
次に図４の平面図を参照するに、前記シリコンバルク基板２１中にはＳＴＩ構造の素子分離領域２１Ｉ、および後で詳細に説明するが、これに連続する素子分離領域部分２１Ｉａおよび２１Ｉｂにより第１の素子領域２１Ａが画成されており、また前記素子分離領域２１Ｉ、および後で同様に詳細に説明する前記素子分離領域２１Ｉに連続する素子分離領域部分２１Ｉｃおよび２１Ｉｄにより、第２の素子領域２１Ｂが画成されている。
【００３２】
また前記シリコンバルク基板２１上には、前記素子領域２１Ａに隣接して、前記素子分離領域２１Ｉおよび前記素子分離領域部分２１Ｉａに囲まれてコンタクト領域２１Ａａが形成されており、さらに前記素子領域２１Ａおよび前記コンタクト領域２１Ａａに隣接して、かつ前記素子分離領域２１Ｉおよび前記素子分離領域部分２１Ｉｂに囲まれて、コンタクト領域２１Ａｂが形成されている。
【００３３】
同様に前記シリコンバルク基板２１上には、前記素子領域２１Ｂに隣接して、前記素子分離領域２１Ｉおよび前記素子分離領域部分２１Ｉｃに囲まれてコンタクト領域２１Ｂａが形成されており、前記素子領域２１Ｂおよび前記コンタクト領域２１Ｂａに隣接して、前記素子分離領域２１Ｉおよび前記素子分離領域部分２１Ｉｄに囲まれて、コンタクト領域２１Ｂｂが形成されている。図示は省略するが、前記素子領域２１Ａ，２１Ｂおよびコンタクト領域２１Ａａ，２１Ａｂ，２１Ｂａ，２１Ｂｂの表面には、シリサイド層がそれぞれ形成されている。
【００３４】
前記素子領域２１Ａには、ポリシリコンパタ―ン２１Ｇ１をゲート電極として前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１が形成され、またポリシリコンパタ―ン２１Ｇ２をゲート電極として前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２が形成されている。
【００３５】
前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２はさらに前記素子領域２１Ｂへと延在し、前記素子領域２１Ｂでは前記ポリシリコンパタ―ン２１Ｇ１およびポリシリコンパタ―ン２１Ｇ２をそれぞれのゲート電極として、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２およびＰＭＯＳ１が形成されている。
【００３６】
前記ポリシリコンパタ―ン２１Ｇ１は、前記素子領域２１Ａから素子分離領域部分２１Ｉａを超えて前記コンタクト領域２１Ａａへと延在し、前記コンタクト領域２１Ａａにおいて、ビアコンタクトＶＣ１により、前記シリコンバルク基板２１にコンタクトする。ここで、前記素子領域部分２１Ｉａは、後で詳細に説明するが、前記シリコンバルク基板２１の表面に浅く形成されているだけなので、このように前記ビアコンタクトＶＣ１によりバルクシリコン基板２１にコンタクトしたポリシリコンパターン２１Ｇ１は、前記素子領域２１Ａのうち、前記ポリシリコンパターン２１Ｇ１直下の領域と、前記素子領域部分２１Ｉａの下で電気的に接続される。
【００３７】
また前記ポリシリコンパタ―ン２１Ｇ１は、前記素子領域２１Ｂから素子分離領域部分２１Ｉｃを超えて前記コンタクト領域２１Ｂａへと延在し、前記コンタクト領域２１Ｂａにおいて、ビアコンタクトＶＣ２により、前記シリコンバルク基板２１にコンタクトする。ここで、前記素子領域部分２１Ｉｃも前記シリコンバルク基板２１の表面に浅く形成されているだけなので、このように前記ビアコンタクトＶＣ２によりバルクシリコン基板２１にコンタクトしたポリシリコンパターン２１Ｇ１は、前記素子領域２１Ｂのうち、前記ポリシリコンパターン２１Ｇ１直下の領域と、前記素子領域部分２１Ｉｃの下で電気的に接続される。
【００３８】
さらに前記ポリシリコンパタ―ン２１Ｇ２は、前記素子領域２１Ａから素子分離領域部分２１Ｉｂを超えて前記コンタクト領域２１Ａｂへと延在し、前記コンタクト領域２１Ａｂにおいて、ビアコンタクトＶＣ３により、前記シリコンバルク基板２１にコンタクトする。ここで、前記素子領域部分２１Ｉｂも前記シリコンバルク基板２１の表面に浅く形成されているだけなので、このように前記ビアコンタクトＶＣ３によりバルクシリコン基板２１にコンタクトしたポリシリコンパターン２１Ｇ２は、前記素子領域２１Ａのうち、前記ポリシリコンパターン２１Ｇ２直下の領域と、前記素子領域部分２１Ｉｂの下で電気的に接続される。
【００３９】
さらに前記ポリシリコンパタ―ン２１Ｇ２は、前記素子領域２１Ｂから素子分離領域部分２１Ｉｄを超えて前記コンタクト領域２１Ｂｂへと延在し、前記コンタクト領域２１Ｂｂにおいて、ビアコンタクトＶＣ４により、前記シリコンバルク基板２１にコンタクトする。ここで、前記素子領域部分２１Ｉｄも前記シリコンバルク基板２１の表面に浅く形成されているだけなので、このように前記ビアコンタクトＶＣ４によりバルクシリコン基板２１にコンタクトしたポリシリコンパターン２１Ｇ２は、前記素子領域２１Ｂのうち、前記ポリシリコンパターン２１Ｇ２直下の領域と、前記素子領域部分２１Ｉｄの下で電気的に接続される。これにより、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２、およびｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２はいずれも、先に図２で説明したようなダイナミックスレッショルド動作を示す。
【００４０】
さらに前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１はそのドレインを、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のドレインと共有し、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１はそのソースをｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のドレインと共有している。これにより、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２およびｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２を、それぞれの素子領域中に、図３の例のように素子分離構造で分離して形成した場合に比べて、前記半導体論理回路装置２０の素子面積を低減させている。
【００４１】
また前記ポリシリコンパタ―ン２１Ｇ１には、前記素子領域２１Ａと２１Ｂの間の素子分離領域２１Ｉ上において、図４の平面図では見えないが、前記入力信号Ａを供給される別のビアコンタクトＶＣ５が形成されている（図８参照）。同様に前記ポリシリコンパタ―ン２１Ｇ２には、前記素子領域２１Ａと２１Ｂの間の素子分離領域２１Ｉ上において、前記入力信号Ｂを供給されるビアコンタクトＶＣ６が形成されている。
【００４２】
さらに前記図５の回路を構成するため、前記素子領域２１Ｂには、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のそれぞれのソース領域Ｓに、それぞれの電源パタ―ンＰＷ１およびＰＷ２から電源電圧ＶＣＣを供給するビアコンタクトＶＣ７およびＶＣ８が形成されており、さらに共通接続された前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のドレインＤは、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレインＤに設けられたビアコンタクトＶＣ１０に、ビアコンタクトＶＣ９および配線パタ―ンＷＰを介して接続されている。また前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のソース領域が、ビアコンタクトＶＣ１１および接地パタ―ンＧＤ１を介して、ＧＮＤに接続されており、前記半導体論理回路２０の出力は、前記配線パタ―ンＷＰ上に得られる。
【００４３】
また前記ポリシリコンパタ―ン２１Ｇ１には、前記素子領域２１Ａと２１Ｂの間の素子分離領域２１Ｉ上において、図４の平面図では見えないが、前記入力信号Ａを供給されるビアコンタクトＶＣ５が形成されている。同様に前記ポリシリコンパタ―ン２１Ｇ２には、前記素子領域２１Ａと２１Ｂの間の素子分離領域２１Ｉ上において、前記入力信号Ｂを供給されるビアコンタクトＶＣ６が形成されている。
【００４４】
さらに前記図５の回路を構成するため、前記素子領域２１Ｂには、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のそれぞれのソース領域Ｓに、それぞれの電源パタ―ンＰＷ１およびＰＷ２から電源電圧ＶＣＣを供給するビアコンタクトＶＣ７およびＶＣ８が形成されており、さらに共通接続された前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のドレインＤは、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレインＤに設けられたビアコンタクトＶＣ１０に、ビアコンタクトＶＣ９および配線パタ―ンＷＰを介して接続されている。また前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のソース領域が、ビアコンタクトＶＣ１１および接地パタ―ンＧＤ１を介して、ＧＮＤに接続されており、前記半導体論理回路２０の出力が、前記配線パタ―ンＷＰ上に得られる。
【００４５】
図６は、前記図４の平面図中の線Ａ−Ａ’に沿った断面図を示す。
【００４６】
図６を参照するに、前記素子領域２１Ａでは前記シリコンバルク基板２１中に深いｎ型ウェル２１ＤＮＷが形成されており、前記ｎ型ウェル２１ＤＮＷの表面部分には、前記ポリシリコンパタ―ン２１Ｇ１により構成されるｎ型ドープゲート電極２３Ｇ１Ｎの直下、および前記ポリシリコンパタ―ン２１Ｇ２により構成されるｎ型ドープゲート電極２３Ｇ２Ｎの直下にそれぞれ対応して、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２のそれぞれのボディ２１ＢＹ１および２１ＢＹ２を構成する浅いｐ型ウェル２１ＰＷが形成されている。
【００４７】
また前記ｐ型ボディ２１ＢＹ１および２１ＢＹ２のそれぞれの表面部分には、前記ゲート電極２３Ｇ１Ｎ直下の前記ＭＯＳトランジスタＮＭＯＳ１のチャネル領域ＣＨ１および前記ゲート電極２３Ｇ２Ｎ直下の前記ＭＯＳトランジスタＮＭＯＳ２のチャネル領域ＣＨ２に対応して、閾値制御のためのｐ型チャネルドープ領域２１ＮＶＴ１および２１ＮＶＴ２がそれぞれｐ型注入領域２１ＮＶＴの一部分として形成されている。なお前記ｐ型チャネルドープ領域２１ＮＶＴ１，２１ＮＶＴ２は、前記ボディ２１ＢＹ１および２１ＢＹ２を構成するｐ型ウェル２１ＰＷにより兼用することも可能である。
【００４８】
図４の平面図に示すように、前記ゲート電極２３Ｇ１Ｎを構成するポリシリコンパタ―ン２１Ｇ１は、前記ビアコンタクトＶＣ１において前記シリコンバルク基板２１、従って前記ボディ２１ＢＹ１に電気的に接続され、その結果、前記ボディ２１ＢＹ１にも、前記ゲート電極２３Ｇ１Ｎに印加される入力信号ＩＮ１が同時に印加され、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１はダイナミックスレッショルド動作を行う。同様に前記ゲート電極２３Ｇ２Ｎを構成するポリシリコンパタ―ン２１Ｇ２は、前記ビアコンタクトＶＣ３において前記シリコンバルク基板２１、従って前記ボディ２１ＢＹ２に電気的に接続され、その結果、前記ボディ２１ＢＹ２にも、前記ゲート電極２３Ｇ２Ｎに印加される入力信号ＩＮ２が同時に印加され、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２は、例えば先に図２で説明したようなダイナミックスレッショルド動作を行う。
【００４９】
前記ゲート電極２３Ｇ１Ｎおよび２３Ｇ２Ｎは、前記シリコンバルク基板２１上に、それぞれゲート絶縁膜２２Ｏｘ１および２２Ｏｘ２を介して形成されており、前記深いウェル２１ＤＮＷ中には、前記チャネル領域ＣＨ１の第１の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のドレインとなるｎ型拡散領域２１ＤＮ１が、また前記チャネル領域ＣＨ１を挟んで前記ｎ型拡散領域２１ＤＮ１と対向する側には、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のソースとなるｎ型拡散領域２１ＳＮ１が形成されている。
【００５０】
同様に前記深いウェル２１ＤＮＷ中には、前記チャネル領域ＣＨ２の第１の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のドレインとなるｎ型拡散領域２１ＤＮ２が、また前記チャネル領域ＣＨ２を挟んで前記ｎ型拡散領域２１ＤＮ２と対向する側には、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のソースとなるｎ型拡散領域２１ＳＮ２が、それぞれ形成されている。ここで前記ｎ型拡散領域２１ＳＮ１とｎ型拡散領域２１ＤＮ２とは、実際には同一のｎ型拡散領域より構成されており、これにより、本実施形態では、先に説明したように前記半導体論理回路２０の占有面積を縮小することが可能である。
【００５１】
さて、図６の構造では、前記ｎ型拡散領域２１ＤＮ１、前記ｎ型拡散領域２１ＳＮ１すなわちｎ型拡散領域２１ＤＮ２、および前記ｎ型拡散領域２１ＳＮ２の直下に、シリコン酸化膜よりなる絶縁領域２１Ｉ１，２１Ｉ２および２１Ｉ３がそれぞれ形成されていることに注意すべきである。
【００５２】
前記絶縁領域２１Ｉ１は、隣接する素子分離領域２１Ｉに連続し、また前記絶縁領域２１Ｉ３は、隣接する素子分離領域２１Ｉに連続しており、また前記絶縁領域２１Ｉ１，２１Ｉ２および２１Ｉ３は、それぞれの下端が前記ボディ２１ＢＹ１および２１ＢＹ２を構成する浅いｐ型ウェル２１ＰＷの下端よりも深くなるように形成されている。その結果、前記ボディ２１ＢＹ１および２１ＢＹ２は相互に電気的に分離され、前記入力信号ＩＮ１およびＩＮ２が干渉する問題は生じない。
【００５３】
また前記ｎ型拡散領域２１ＤＮ１、２１ＳＮ１、従って２１ＤＮ２、および２１ＳＮ２の下端は、前記浅いｐ型ウェル２１ＰＷの下端よりも浅く形成されており、これらのｎ型拡散領域が、その下のｎ型ウェル２１ＮＷと短絡する恐れはない。
【００５４】
さらに前記図６の構成では、前記シリコンバルク基板２１上に層間絶縁膜２３，２４が積層され、前記拡散領域２１ＤＮ１に前記ビアコンタクトＶＣ１０が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。同様に、前記拡散領域２１ＳＮ２には前記ビアコンタクトＶＣ１１が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。前記ビアコンタクトＶＣ１０には、前記層間絶縁膜２４上に形成された配線パタ―ンＷＰがコンタクトし、またビアコンタクトＶＣ１１には、前記層間絶縁膜２４上に前記接地電源ＧＮＤに接続されて形成された配線パタ―ンＧＤ１が接続されている。
【００５５】
図７は、前記図４の平面図中の線Ｂ−Ｂ’に沿った断面図を示す。
【００５６】
図７を参照するに、前記素子領域２１Ｂにおいては前記シリコンバルク基板２１の表面部分に、前記ポリシリコンパタ―ン２１Ｇ１により構成されるｐ型ドープゲート電極２３Ｇ２Ｐの直下、および前記ポリシリコンパタ―ン２１Ｇ２により構成されるｐ型ドープゲート電極２１Ｇ１Ｐの直下にそれぞれ対応して、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２およびＰＭＯＳ１のそれぞれのボディ２１ＢＹ４および２１ＢＹ３を構成する浅いｎ型ウェル２１ＮＷが形成されている。
【００５７】
また前記ｎ型ボディ２１ＢＹ３および２１ＢＹ４のそれぞれの表面部分には、前記ゲート電極２３Ｇ１Ｐ直下の前記ＭＯＳトランジスタＰＭＯＳ１のチャネル領域ＣＨ３および前記ゲート電極２３Ｇ１Ｐ直下の前記ＭＯＳトランジスタＰＭＯＳ２のチャネル領域ＣＨ４に対応して、閾値制御のためのｎ型チャネルドープ領域２１ＰＶＴ１および２１ＰＶＴ２がそれぞれｎ型注入領域ＰＶＴの一部分として形成されている。なお前記ｎ型チャネルドープ領域２１ＰＶＴ１，２１ＰＶＴ２は、前記ボディ２１ＢＹ３および２１ＢＹ４を構成するｎ型ウェル２１ＮＷにより兼用することも可能である。
【００５８】
図４の平面図に示すように、前記ゲート電極２３Ｇ２Ｐを構成するポリシリコンパタ―ン２１Ｇ１は、前記ビアコンタクトＶＣ２において前記シリコンバルク基板２１、従って前記ボディ２１ＢＹ４に電気的に接続され、その結果、前記ボディ２１ＢＹ４にも、前記ゲート電極２３Ｇ２Ｐに印加される入力信号ＩＮ１が同時に印加され、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２はダイナミックスレッショルド動作をする。同様に前記ゲート電極２３Ｇ１Ｐを構成するポリシリコンパタ―ン２１Ｇ２は、前記ビアコンタクトＶＣ４において前記シリコン基板２１、従って前記ボディ２１ＢＹ３に電気的に接続され、その結果、前記ボディ２１ＢＹ３にも、前記ゲート電極２３Ｇ１Ｐに印加される入力信号ＩＮ２が同時に印加され、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１は、例えば先に図２で説明したようなダイナミックスレッショルド動作を行う。
【００５９】
前記ゲート電極２１Ｇ２Ｐおよび２１Ｇ１Ｐは、前記シリコンバルク基板２１上に、それぞれゲート絶縁膜２２Ｏｘ３および２２Ｏｘ４を介して形成されており、前記ｐ型シリコンバルク基板２１中には、前記チャネル領域ＣＨ４の第１の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のドレインとなるｐ型拡散領域２１ＳＰ２が、また前記チャネル領域ＣＨ４を挟んで前記ｐ型拡散領域２１ＳＰ２と対向する側には、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のソースとなるｐ型拡散領域２１ＤＰ２が形成されている。
【００６０】
同様に前記ｐ型シリコンバルク基板２１中には、前記チャネル領域ＣＨ３の第１の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のドレインとなるｐ型拡散領域２１ＤＰ１が、また前記チャネル領域ＣＨ３を挟んで前記ｐ型拡散領域２１ＤＰ１と対向する側には、前記ｐチャネルＭＯＳトランジスタＮＭＯＳ１のソースとなるｎ型拡散領域２１ＳＰ１が、それぞれ形成されている。ここで前記ｐ型拡散領域２１ＤＰ２とｐ型拡散領域２１ＤＰ１とは、実際には同一のｐ型拡散領域より構成されており、これらには、図４におけるビアコンタクトＶＰ９が電気的に接続されて形成されている。このように前記ｐ型拡散領域２１ＤＰ２とｐ型拡散領域２１ＤＰ１とを、同一のｐ型拡散領域より構成することにより、本実施形態では、先に説明したように前記半導体論理回路２０の占有面積を縮小することが可能である。
【００６１】
前記ビアコンタクトＶＰ９は前記層間絶縁膜２３，２４を貫通して延在し、前記層間絶縁膜２４上に形成された配線パタ―ンＷＰに接続される。
【００６２】
図７の構造では、前記ｐ型拡散領域２１ＳＰ１、前記ｐ型拡散領域２１ＤＰ１すなわちｐ型拡散領域２１ＤＰ２、および前記ｐ型拡散領域２１ＳＰ２の直下に、シリコン酸化膜よりなる絶縁領域２１Ｉ４，２１Ｉ５および２１Ｉ６がそれぞれ形成されていることに注意すべきである。
【００６３】
前記絶縁領域２１Ｉ４は、隣接する素子分離領域２１Ｉに連続し、また前記絶縁領域２１Ｉ６も隣接する素子分離領域２１Ｉに連続しており、また前記絶縁領域２１Ｉ３，２１Ｉ４および２１Ｉ５は、それぞれの下端が前記ボディ２１ＢＹ３および２１ＢＹ４を構成する浅いｎ型ウェル２１ＮＷの下端よりも深くなるように形成されている。その結果、前記ボディ２１ＢＹ３および２１ＢＹ４は相互に電気的に分離され、前記入力信号ＩＮ１およびＩＮ２が干渉する問題は生じない。
【００６４】
また前記ｐ型拡散領域２１ＳＰ１、２１ＤＰ１、従って２１ＤＰ２、および２１ＳＰ２の下端は、前記浅いウェル２１ＮＷの下端よりも浅く形成されており、これらのｐ型拡散領域が、その下のｐ型シリコンバルク基板２１と短絡する恐れはない。
【００６５】
さらに前記図６の構成では、前記拡散領域２１ＳＰ２に前記ビアコンタクトＶＣ１が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。同様に、前記拡散領域２１ＳＰ１には前記ビアコンタクトＶＣ８が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。前記ビアコンタクトＶＣ７には、前記層間絶縁膜２４上に形成された電源配線パタ―ンＰＷ１がコンタクトし、またビアコンタクトＶＣ８には、前記層間絶縁膜２４上に前記電源配線パタ―ンＰＷ２が接続されている。
【００６６】
図８は、前記図４の平面図中、線Ｃ−Ｃ’に沿った断面図を示す。
【００６７】
図８を参照するに、前記素子領域２１Ａにおいては前記ポリシリコンパタ―ン２１Ｇ１の一部により構成されるゲート電極２３Ｇ１Ｎの直下に、前記チャネルドープ領域ＮＶＴ１を含む浅いｐ型ウェル２１ＰＷが、前記ボディ２１ＢＹ１に対応して形成されており、前記ｐ型ウェル２１ＰＷの一端は前記素子領域２１Ａと素子領域２１Ｂとを分離する素子分離領域２１Ｉにより画成されている。また前記ｐ型ウェル２１ＰＷの他端は、前記素子領域２１Ａとコンタクト領域２１Ａａとを分離する浅い素子分離領域部分２１Ｉａにより画成されている。
【００６８】
前記コンタクト領域２１Ａａには、オーミック接続のための高濃度ｐ型領域２１Ｐ＋１が形成されており、前記高濃度ｐ型領域２１Ｐ＋１は前記ｐ型ウェル２１ＰＷと、前記浅い素子分離領域部分２１Ｉａの下で電気的に接続されている。
【００６９】
さらに前記層間絶縁膜２３には、前記高濃度ｐ型領域２１Ｐ＋１、および前記ゲート電極２３Ｇ１Ｎのうち、前記高濃度ｐ型領域２１Ｐ＋１に隣接する端部を露出する開口部２３Ａが形成され、前記開口部２３Ａを金属プラグよりなるビアコンタクトＶＣ１で充填することにより、前記ゲート電極２３Ｇ１Ｎを前記浅いウェル２１ＰＷに、電気的に接続する。
【００７０】
同様に前記素子領域２１Ｂにおいては前記ポリシリコンパタ―ン２１Ｇ１の一部により構成されるゲート電極２３Ｇ１Ｐの直下に、前記チャネルドープ領域ＰＶＴ２を含む浅いｎ型ウェル２１ＮＷが前記ボディ２１ＢＹ４に対応して形成されており、前記ｎ型ウェル２１ＮＷの一端は前記素子領域２１Ａと素子領域２１Ｂとを分離する素子分離領域２１Ｉにより画成されている。また前記ｎ型ウェル２１ＮＷの他端は、前記素子領域２１Ｂとコンタクト領域２１Ｂａとを分離する浅い素子分離領域部分２１Ｉｃにより画成されている。
【００７１】
前記コンタクト領域２１Ｂａには、オーミック接続のための高濃度ｎ型領域２１Ｎ＋１が形成されており、前記高濃度ｎ型領域２１Ｎ＋１は前記ｎ型ウェル２１ＮＷと、前記浅い素子分離領域部分２１Ｉｃの下で電気的に接続されている。
【００７２】
さらに前記層間絶縁膜２３には、前記高濃度ｎ型領域２１Ｎ＋１、および前記ゲート電極２３Ｇ１Ｐのうち、前記高濃度ｎ型領域２１Ｎ＋１に隣接する端部を露出する開口部２３Ｂが形成され、前記開口部２３Ｂを金属プラグよりなるビアコンタクトＶＣ２で充填することにより、前記ゲート電極２３Ｇ１Ｐが前記浅いウェル２１ＮＷに、電気的に接続される。その結果、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびｎチャネルＭＯＳトランジスタＮＭＯＳ２は、それぞれダイナミックスレッショルド動作を行うことになる。
【００７３】
図９は前記図４の平面図中、線Ｇ−Ｇ’に沿った断面図を示す。
【００７４】
図９の断面図を参照するに、この断面図では、前記図６の断面図に対応して、前記Ｄｔ−ＭＯＳトランジスタＮＭＯＳ１のドレイン領域２１ＤＮ１の直下に先に説明した絶縁領域２１Ｉ１が形成されているが、前記絶縁領域２１Ｉ１は前記浅い素子分離領域部分２１Ｉａの下を前記コンタクト領域２１Ａａまで延在しており、かつ、前記浅い素子分離領域部分２１Ｉａは前記絶縁領域２１Ｉ１に連続していることがわかる。かかる構成により、本実施形態では、前記コンタクト領域２１Ａａに形成される高濃度ｐ型領域２１Ｐ＋１が、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のボディ２１ＢＹ１を構成するｐ型ウェル２１ＰＷに電気的に接続されながら、かつ前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレイン領域を構成する高濃度ｎ型領域２１ＤＮ１からは、前記浅い素子分離領域部分２１Ｉａにより電気的かつ物理的に分離されることになる。前記Ｄｔ−ＭＯＳトランジスタＮＭＯＳ１のソース側の断面についても同様である。
【００７５】
さらに図８の断面図を参照するに、前記ポリシリコンパタ―ン２１Ｇ１には、前記素子領域２１Ａと素子領域２１Ｂの間の素子分離領域２１Ｉに対応して前記層間絶縁膜２３中にコンタクトホール２３Ｃが形成され、前記コンタクトホール２３Ｃを金属プラグよりなるビアコンタクトＶＣ５により充填することにより、前記層間絶縁膜２３上に形成され信号ＩＮ１が供給される信号配線パタ―ン２４Ａが、前記ポリシリコンパタ―ン２１Ｇ１に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン２１Ｇ１上には低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン２１Ｇ１において、ｎ型にドープされた前記ゲート電極２３Ｇ１Ｎとｐ型にドープされた前記ゲート電極２３Ｇ１Ｐとの継ぎ目において電気抵抗が増大する問題は生じない。なお前記ビアコンタクトＣＶ５は、前記層間絶縁膜２４上に形成された配線パタ―ンＷＰの直下に形成されているため、図４の平面図では示されていない。
【００７６】
図１０は、前記図４の平面図中、線Ｄ−Ｄ’に沿った断面図を示す。
【００７７】
図１０を参照するに、前記素子領域２１Ａにおいては前記ポリシリコンパタ―ン２１Ｇ２の一部により構成されるゲート電極２３Ｇ２Ｎの直下に、前記チャネルドープ領域ＮＶＴ１を含む浅いｐ型ウェル２１ＰＷが、前記ボディ２１ＢＹ２に対応して形成されており、前記ｐ型ウェル２１ＰＷの一端は前記素子領域２１Ａと素子領域２１Ｂとを分離する素子分離領域２１Ｉにより画成されている。また前記ｐ型ウェル２１ＰＷの他端は、前記素子領域２１Ａとコンタクト領域２１Ａｂとを分離する浅い素子分離領域部分２１Ｉｂにより画成されている。
【００７８】
前記コンタクト領域２１Ａａには、オーミック接続のための高濃度ｐ型領域２１Ｐ＋２が形成されており、前記高濃度ｐ型領域２１Ｐ＋２は前記ｐ型ウェル２１ＰＷと、前記浅い素子分離領域部分２１Ｉｂの下で電気的に接続されている。
【００７９】
さらに前記層間絶縁膜２３には、前記高濃度ｐ型領域２１Ｐ＋２、および前記ゲート電極２３Ｇ２Ｎのうち、前記高濃度ｐ型領域２１Ｐ＋２に隣接する端部を露出する開口部２３Ｄが形成され、前記開口部２３Ｄを金属プラグよりなるビアコンタクトＶＣ３で充填することにより、前記ゲート電極２３Ｇ２Ｎを前記浅いウェル２１ＰＷに、電気的に接続する。
【００８０】
同様に前記素子領域２１Ｂにおいては前記ポリシリコンパタ―ン２１Ｇ２の一部により構成されるゲート電極２３Ｇ２Ｐの直下に、前記チャネルドープ領域ＰＶＴ２を含む浅いｎ型ウェル２１ＮＷが前記ボディ２１ＢＹ３に対応して形成されており、前記ｎ型ウェル２１ＮＷの一端は前記素子領域２１Ａと素子領域２１Ｂとを分離する素子分離領域２１Ｉにより画成されている。また前記ｎ型ウェル２１ＮＷの他端は、前記素子領域２１Ｂとコンタクト領域２１Ｂｂとを分離する浅い素子分離領域部分２１Ｉｄにより画成されている。
【００８１】
前記コンタクト領域２１Ｂｂには、オーミック接続のための高濃度ｎ型領域２１Ｎ＋２が形成されており、前記高濃度ｎ型領域２１Ｎ＋２は前記ｎ型ウェル２１ＮＷと、前記浅い素子分離領域部分２１Ｉｄの下で電気的に接続されている。
【００８２】
さらに前記層間絶縁膜２３には、前記高濃度ｎ型領域２１Ｎ＋２、および前記ゲート電極２３Ｇ２Ｐのうち、前記高濃度ｎ型領域２１Ｎ＋１に隣接する端部を露出する開口部２３Ｅが形成され、前記開口部２３Ｅを金属プラグよりなるビアコンタクトＶＣ４で充填することにより、前記ゲート電極２３Ｇ２Ｐが前記浅いウェル２１ＮＷに、電気的に接続される。その結果、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２およびｎチャネルＭＯＳトランジスタＮＭＯＳ１は、それぞれダイナミックスレッショルド動作を行うことになる。
【００８３】
図１１は前記図４の平面図中、線Ｆ−Ｆ’に沿った断面図を示す。
【００８４】
図１１の断面図を参照するに、この断面図では、前記図６の断面図に対応して、前記Ｄｔ−ＭＯＳトランジスタＮＭＯＳ２のドレイン領域２１ＤＮ２の直下に先に説明した絶縁領域２１Ｉ２が形成されているが、前記絶縁領域２１Ｉ２は前記浅い素子分離領域部分２１Ｉａの下を前記コンタクト領域２１Ａｂまで延在しており、かつ、前記浅い素子分離領域部分２１Ｉｂは前記絶縁領域２１Ｉ２に連続していることがわかる。かかる構成により、本実施形態では、前記コンタクト領域２１Ａｂに形成される高濃度ｐ型領域２１Ｐ＋２が、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のボディ２１ＢＹ２を構成するｐ型ウェル２１ＰＷに電気的に接続されながら、かつ前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のドレイン領域を構成する高濃度ｎ型領域２１ＤＮ２からは、前記浅い素子分離領域部分２１Ｉｂにより電気的かつ物理的に分離されることになる。前記Ｄｔ−ＭＯＳトランジスタＮＭＯＳ２のソース側の断面についても同様である。
【００８５】
さらに図１０の断面図を参照するに、前記ポリシリコンパタ―ン２１Ｇ２には、前記素子領域２１Ａと素子領域２１Ｂの間の素子分離領域２１Ｉに対応して前記層間絶縁膜２３中にコンタクトホール２３Ｆが形成され、前記コンタクトホール２３Ｆを金属プラグよりなるビアコンタクトＶＣ６により充填することにより、前記層間絶縁膜２３上に形成され信号ＩＮ２が供給される信号配線パタ―ン２４Ｂが、前記ポリシリコンパタ―ン２１Ｇ２に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン２１Ｇ２上には低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン２１Ｇ２において、ｎ型にドープされた前記ゲート電極２３Ｇ２Ｎとｐ型にドープされた前記ゲート電極２３Ｇ２Ｐとの継ぎ目において電気抵抗が増大する問題は生じない。
【００８６】
図１２は、図４の平面図において線Ｈ−Ｈ’に沿った断面図を示す。
【００８７】
図１２を参照するに、前記図９に示すように、前記絶縁領域２１Ｉ１は前記高濃度ｐ型領域２１Ｐ＋１の下を前記コンタクト領域２１Ａａまで延在しており、また同様に絶縁領域２１Ｉ２も前記高濃度ｐ型領域２１Ｐ＋１の下をコンタクト領域２１Ａａまで延在しているが、前記高濃度ｐ型領域２１Ｐ＋１は前記絶縁領域２１Ｉ１および２１Ｉ２の間の部分において、前記ボディ２１ＢＹ１を構成するｐ型ウェル２１ＰＷにコンタクトしている。同様に図１１に示すように、前記絶縁領域２１Ｉ２は前記高濃度ｐ型領域２１Ｐ＋２の下を前記コンタクト領域２１Ａｂまで延在しており、また同様に絶縁領域２１Ｉ３も前記高濃度ｐ型領域２１Ｐ＋２の下をコンタクト領域２１Ａｂまで延在しているが、前記高濃度ｐ型領域２１Ｐ＋２は前記絶縁領域２１Ｉ２および２１Ｉ３の間の部分において、前記ボディ２１ＢＹ２を構成するｐ型ウェル２１ＰＷにコンタクトしているのがわかる。これにより、前記ｎ型ゲート電極２３Ｇ１Ｎが前記ボディ２１ＢＹ１に、前記コンタクト領域２１ＡａにおいてビアコンタクトＶＣ１を介して電気的に接続され、またｎ型ゲート電極２３Ｇ２Ｎがボディ２１ＢＹ２に、前記コンタクト領域２１ＡｂにおいてビアコンタクトＶＣ３を介して電気的に接続される。
【００８８】
図１３は、図４の平面図において線Ｉ−Ｉ’に沿った断面図を示す。
【００８９】
図１３を参照するに、前記図９に示すように、前記絶縁領域２１Ｉ６は前記高濃度ｎ型領域２１Ｎ＋１の下を前記コンタクト領域２１Ｂａまで延在しており、また絶縁領域２１Ｉ５も前記高濃度ｎ型領域２１Ｎ＋１の下をコンタクト領域２１Ｂａまで延在しているが、前記高濃度ｎ型領域２１Ｎ＋１は前記絶縁領域２１Ｉ５および２１Ｉ６の間の部分において、前記ボディ２１ＢＹ４を構成するｎ型ウェル２１ＮＷにコンタクトしている。同様に図１１に示すように、前記絶縁領域２１Ｉ５は前記高濃度ｎ型領域２１Ｎ＋２の下を前記コンタクト領域２１Ｂｂまで延在しており、また同様に絶縁領域２１Ｉ４も前記高濃度ｎ型領域２１Ｎ＋２の下をコンタクト領域２１Ｂｂまで延在しているが、前記高濃度ｎ型領域２１Ｎ＋２は前記絶縁領域２１Ｉ４および２１Ｉ５の間の部分において、前記ボディ２１ＢＹ３を構成するｎ型ウェル２１ＮＷにコンタクトしているのがわかる。これにより、前記ｐ型ゲート電極２３Ｇ１Ｐが前記ボディ２１ＢＹ４に、前記コンタクト領域２１ＢａにおいてビアコンタクトＶＣ２を介して電気的に接続され、またｐ型ゲート電極２３Ｇ２Ｐがボディ２１ＢＹ３に、前記コンタクト領域２１ＢｂにおいてビアコンタクトＣＶ４を介して電気的に接続される。
【００９０】
図１４は、前記図４の平面図中、線Ｅ−Ｅ’に沿った断面図を示す。
【００９１】
図１４を参照するに、前記配線パタ―ンＷＰが前記ポリシリコンパタ―ン２１Ｇ１上に形成されたビアコンタクトＶＣ５および信号配線パタ―ン２４Ａを跨いで前記層間絶縁膜２４上を延在し、ビアコンタクトＶＣ９によりｐ型拡散領域２１ＤＰ１、すなわち２１ＤＰ２に、またビアコンタクトＣＶ１０によりｎ型拡散領域２１ＤＮ１にコンタクトするのがわかる。
【００９２】
また図１４の断面図においても、前記ｎ型ウェル２１ＮＷおよびその内部に形成されたｐ型拡散領域２１ＤＰ１、従ってｐ型拡散領域２１ＤＰ２の直下にはシリコン酸化膜よりなる絶縁領域２１Ｉ５が形成されており、また前記ｐ型ウェル２１ＰＷおよびその内部に形成されたｎ型拡散領域２１ＤＮ１の直下にはシリコン酸化膜よりなる絶縁領域２１Ｉ１が形成されているのがわかる。
【００９３】
図１５Ａおよび図１５Ｂは、本実施形態によるＤｔ−ＭＯＳトランジスタ集積回路装置の寸法を、図６の断面について、前記図３のＤｔ−ＭＯＳトランジスタ集積回路装置の対応する寸法と比較して示す図である。ただし図１５Ａは図６の断面を簡素化して示している。
【００９４】
図１５Ａを参照するに、本実施形態では隣接するｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２が、ドレイン領域２１ＤＮ２とソース領域２１ＳＮ１を共通にして形成されているため、間に素子分離構造は介在していない。
【００９５】
これに対し図１５Ｂの構造では、ｐ型ウェル２１Ｐ１とｐ型ウェル２１Ｐ２とが、間に介在するｎ型ウェル１１ｎにより素子分離されており、しかもこのようなｐｎ接合による素子分離では、先にも述べたが、イオン注入マスクの寸法ずれや位置ずれ、さらに耐圧を考慮して、例えば前記ｎ型ウェル１１ｎとして、少なくとも０．４４μｍの幅を確保することが設計ルールにより定められている。このため、本実施形態によるＤｔ−ＭＯＳトランジスタ集積回路装置では、図１５Ａに示す断面の幅を、図１５Ｂの場合に比べて約１／２まで減少させることが可能である。例えば図１５Ｂの構成において隣接するゲート電極１３相互の間の距離が、前記ソース領域１１Ｓおよびドレイン領域１１Ｄの幅が０．１６μｍであって、０．７６μｍ（０．１６μｍ＋０．４４μｍ＋０．１６μｍ）であったものを、図１５Ａの構成では０．２μｍまで低減することができる。
【００９６】
すなわち本実施形態によれば、図１５Ａに示す集積回路装置のゲート長方向への寸法を、トランジスタどうしの干渉がなく、従ってウェルによる素子分離の必要のない非Ｄ−ＭＯＳトランジスタを使った場合と同等まで低減させることが可能である。
【００９７】
図１６は、本実施形態によるＤｔ−ＭＯＳトランジスタ集積回路装置の寸法を、図８の断面、すなわち図４の線Ｃ−Ｃ’に沿った断面について、比較例と比較して示す図である。図１６中、図（Ａ）が本実施形態を示し、図（Ｂ）が比較例を示している。ただし図１６において前記図８の断面は簡素化して示してある。また図（Ｂ）の比較例では、比較のため、本実施形態に対応する部分に同一の参照符号を付している。図１７Ａは、本実施形態によるＤｔ−ＭＯＳトランジスタ集積回路装置を、図９の断面について示す図、図１７Ｂは上記比較例によるＤｔ−ＭＯＳトランジスタ集積回路の対応する断面を示す図である。図１６（Ａ），（Ｂ）では、ＤｔＭＯＳトランジスタＮＭＯＳ１およびＰＭＯＳ２の実効ゲート幅が紙面上で同一サイズになるように表示している。
【００９８】
図１６の（Ａ）および（Ｂ）を比較すると、比較例では素子領域部分２１Ｉａ，２１Ｉｃが省略されており、前記ｐ型高濃度領域２１Ｐ＋１は素子領域２１Ａにおいて前記ｐ型ウェル２１ＰＷに直接にコンタクトしている。また前記ｎ型高濃度領域２１Ｎ＋１は素子領域２１Ｂにおいて前記ｎ型ウェル２１ＮＷに直接にコンタクトしている。この比較例では、本実施形態と異なり、素子領域２１Ａから分離したコンタクト領域２１Ａａ、あるいは素子領域２１Ｂから分離したコンタクト領域２１Ｂａは形成されない。
【００９９】
図１６（Ａ）および図１６（Ｂ）を比較すると、図１６（Ｂ）の比較例の方が、素子分離領域部分２１Ｉａあるいは２１Ｉｃを省略した分だけ、ポリシリコンパタ―ン２１Ｇ１の延在方向への素子寸法を減少できるように思われるかも知れないが、図４の平面図における線Ｇ−Ｇ’に沿った断面を示す図１７Ａおよび図１７Ｂを参照すると、このような比較例の構成では、高濃度ｐ型領域２１Ｐ＋１が高濃度のｎ型領域２１ＤＮ１と接し、また高濃度ｎ型領域２１Ｎ＋１が高濃度のｐ型領域２１ＳＰ２と接するため、前記高濃度ｐ型領域２１Ｐ＋１はｐ／ｎ接合により前記高濃度のｎ型領域２１ＤＮ１から分離され、また前記高濃度ｎ型領域２１Ｎ＋１も、ｐ／ｎ接合により前記高濃度のｐ型領域２１ＳＰ２から分離されることになる。
【０１００】
このためこのような高濃度ｐ型領域２１Ｐ＋１、あるいは高濃度ｎ型領域２１Ｎ＋１は、イオン注入マスクの位置ずれや誤差、さらにはｐ／ｎ接合の耐圧を考慮して、設計ルールより、例えば０．４４μｍ以上の寸法を有するように形成する必要があり、このため、図１７Ｂの比較例では、図１７Ａの本実施形態の構成に比べて、実際には前記ポリシリコンパタ―ン２１Ｇ１の延在方向への寸法が増大してしまう。なお図１７Ａの本実施形態の場合、前記素子分離領域部分２１Ｉａあるいは２１Ｉｃは、同じ設計ルールで比較して０．１１μｍの寸法に形成でき、寸法の増加はわずかである。また前記高濃度ｐ型領域２１Ｐ＋１、あるいは高濃度ｎ型領域２１Ｎ＋１は、このようにｐ／ｎ接合による素子分離ではないため、例えば７０ｎｍの寸法に形成することが可能である。
【０１０１】
このように本実施形態では、図１５Ａの断面においても寸法の増加がなく、また図１６（Ａ）あるいは図１７Ａの断面においても寸法の増加がわずかであるという格別の効果を得ることができる。
【０１０２】
さらに本実施形態では、図１７Ｂの比較例におけるように、Ｄｔ−ＭＯＳトランジスタのソース領域あるいはドレイン領域となる高濃度ｎ型領域２１ＤＮ１や高濃度ｐ型領域２１ＳＰ２が素子分離領域部分２１Ｉａ，２１Ｉｃにより電気的に分離されるため、ｐ／ｎ接合に伴う巨大な寄生容量の発生の問題を回避することができる。
【０１０３】
さらに図１７Ｂの構成では、シリコンバルク基板２１の表面にシリサイドを形成した場合、高濃度ｐ型領域２１Ｐ＋１と高濃度ｎ型領域２１ＤＮ１、あるいは高濃度ｐ型領域２１ＳＰ２と高濃度ｎ型領域２１Ｎ＋１が短絡してしまうため、シリサイドを形成しないか、あるいは図１７Ｂのｐ／ｎ接合の位置にシリサイド形成を阻止する絶縁膜パターンを形成する必要があるが、図１７Ａに示す本実施形態では、このような問題が発生することがなく、通常のサリサイド法により前記高濃度ｐ型領域２１Ｐ＋１と高濃度ｎ型領域２１ＤＮ１、高濃度ｐ型領域２１ＳＰ２と高濃度ｎ型領域２１Ｎ＋１上に、通常のサリサイド法により、容易にシリサイドを形成することが可能となる。
【０１０４】
次に本実施形態によるＤｔ−ＭＯＳトランジスタ集積回路装置の製造方法について説明する。ただし、以下に説明するＤｔ−ＭＯＳトランジスタ集積回路装置は、前記図４に示すレイアウトのものと実質的に同じであるが、ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のコンタクト領域２１ＡａがｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のコンタクト領域２１Ｂａと向かい合うように、またｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のコンタクト領域２１ＡｂがｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のコンタクト領域２１Ｂｂと向かい合うように構成されていることに注意すべきである。
【０１０５】
図１８Ａはシリコンバルク基板２１の平面図、図１８Ｂは図１８Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図１８Ｃは図１８Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図１８Ｄは図１８Ａ中、線Ａ−Ａ’に沿った断面図である。
【０１０６】
図１８Ａ〜図１８Ｄを参照するに、前記ｐ型のシリコンバルク基板２１上には、図６のボディ２１ＢＹ１および図７のボディ２１ＢＹ４に対応してシリコン窒化膜マスクパターン３１Ａが、また図６のボディ２１ＢＹ２および図７のボディ２１ＢＹ３に対応してシリコン窒化膜マスクパターン３１Ｂが、それぞれ熱酸化膜よりなるパッド３１ａおよび３１ｂを介して形成される。一方断面ＢＢ−ＢＢ’に沿っては、前記シリコン基板２１の表面が露出されている。
【０１０７】
次に図１９Ａ〜図１９Ｄを参照する。ここで図１９Ａはシリコンバルク基板２１の平面図、図１９Ｂは図１９Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図１９Ｃは図１９Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図１９Ｄは図１９Ａ中、線Ａ−Ａ’に沿った断面図である。
【０１０８】
図１９Ａ〜図１９Ｄの工程では、前記シリコン窒化膜マスクパターン３１Ａ，３１Ｂをマスクに前記シリコンバルク基板２１を前記断面ＢＢ−ＢＢ’においてたとえはＣｌ２やＨＣｌをエッチングガスとしたドライエッチングによりエッチングし、前記シリコンバルク基板２１のうち、前記シリコン窒化膜マスクパターン３１Ａ，３１Ｂにより保護された領域の両側にトレンチ２１Ｔを例えば８０ｎｍの深さで、４０ｎｍ〜１５０ｎｍの幅に形成する。前記トレンチ２１Ｔの形成の結果、前記シリコンバルク基板２１の表面には、それぞれ前記シリコン窒化膜マスクパターン３１Ａおよび３１Ｂにより保護されて、メサ構造２１Ｍ１および２１Ｍ２が形成される。
【０１０９】
次に図２０Ａ〜図２０Ｄを参照する。ここで図２０Ａはシリコンバルク基板２１の平面図、図２０Ｂは図２０Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２０Ｃは図２０Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２０Ｄは図２０Ａ中、線Ａ−Ａ’に沿った断面図である。
【０１１０】
図２０Ａ〜図２０Ｄの工程では、このようにして形成されたトレンチ２１Ｔを、例えばシラン（ＳｉＨ４）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２）、ゲルマン（ＧｅＨ４）、塩化水素（ＨＣｌ）および水素（Ｈ２）の混合ガスを原料にしたＣＶＤ法によりＳｉＧｅ混晶層２１ＳＧを、例えば５０ｎｍの厚さで選択的にエピタキシャル成長させる。なお本明細書におけるＳｉＧｅ混晶層という記載は、ＳｉとＧｅ以外に他の元素をも含む混晶層も含む。
【０１１１】
前記ＳｉＧｅ混晶層２１ＳＧのエピタキシャル成長は、例えば１３３０〜１３３００Ｐａ（１０−１００Ｔｏｒｒ）、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０℃〜７５０℃、好ましくは７００℃の基板温度において、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を２０Ｐａ〜３０Ｐａ、好ましくは２６Ｐａに設定し、モノゲルマン分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、塩化水素分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、４５ｎｍ／分の成長速度で行うことができる。
【０１１２】
前記ＳｉＧｅ混晶層２１ＳＧとしては、例えばＧｅを原子分率で２０％程度含むものが使われるが、シリコン基板１１に対してエピタキシャルに成長できる範囲でＧｅの組成はより増大させることができる。例えばＧｅを原子分率で４０％程度含むＳｉＧｅ混晶を、前記ＳｉＧｅ混晶層２１ＳＧとして使うことも可能である。また前記ＳｉＧｅ混晶層２１ＳＧとして、Ｃ（炭素）をさらに含むＳｉＧｅＣ混晶層を使うことも可能である。
【０１１３】
さらに前記図２０Ａ〜図２０Ｄの工程では、前記ＳｉＧｅ混晶層２１ＳＧの選択エピタキシャル成長の後、シランあるいはジシラン、塩化水素、および水素の混合ガスを原料に使ったＣＶＤ法により、前記ＳｉＧｅ混晶層２１ＳＧ上にシリコンエピタキシャル層２１ＥＳをエピタキシャル成長させ、前記トレンチ２１Ｔを実質的に充填する。
【０１１４】
例えば前記シリコンエピタキシャル層２１ＥＳの成長は、１３３０〜１３３００Ｐａ（１０Ｔｏｒｒ〜１００Ｔｏｒｒ）、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０℃〜７５０℃、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を１５Ｐａ〜２５Ｐａ、好ましくは２１Ｐａに設定し、塩化水素分圧を３Ｐａ〜１０Ｐａ、好ましくは５Ｐａに設定し、０．７ｎｍ／分の成長速度で行うことができる。
【０１１５】
その結果図２０Ｄの断面図に示すように前記シリコン窒化膜マスクパターン３１Ａ，３１Ｂで保護されているシリコンバルク基板２１のメサ構造２１Ｍ１，２１Ｍ２のそれぞれの側部に形成されたトレンチ２１Ｔは、前記ＳｉＧｅ混晶層２１ＳＧとシリコンエピタキシャル層２１ＥＳを順次積層した積層構造により埋め込まれる。
【０１１６】
次に図２１Ａ〜図２１Ｄを参照するに、図２１Ａはシリコンバルク基板２１の平面図、図２１Ｂは図２１Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２１Ｃは図２１Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２１Ｄは図２１Ａ中、線Ａ−Ａ’に沿った断面図である。
【０１１７】
図２１Ａ〜図２１Ｄの工程では、前記シリコン窒化膜マスクパターン３１Ａおよび３１Ｂ、およびその下の酸化膜パッド３１ａおよび３１ｂが、ウェットエッチングにより除去され、その結果、前記メサ構造２１Ｍ１および２１Ｍ２の表面、および前記シリコンエピタキシャル層２１ＥＳの表面が露出される。前記シリコンエピタキシャル層２１ＥＳは前記シリコンバルク基板２１の主面、従って前記メサ構造２１Ｍ１，２１Ｍ２の表面と一致する表面を有する。
【０１１８】
次に図２２Ａ〜図２２Ｅを参照する。ここで図２２Ａはシリコンバルク基板２１の平面図、図２２Ｂは図２２Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２２Ｃは図２１Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２２Ｄは図２２Ａ中、線Ａ−Ａ’に沿った断面図、図２２Ｅは図２２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１１９】
図２２Ａ〜図２２Ｅの工程では、前記シリコンバルク基板２１のうち、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２の素子領域２１Ａに対応する部分がシリコン窒化膜マスクパターン３１Ｃにより保護されており、また前記シリコンバルク基板２１のうち、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２の素子領域２１Ｂに対応する部分がシリコン窒化膜マスクパターン３１Ｄにより保護されている。さらに前記コンタクト領域２１Ａａおよび２１Ａｂが、それぞれシリコン窒化膜マスクパターン３１Ｅａおよび３１Ｅｂにより保護されており、前記コンタクト領域２１Ｂａおよび２１Ｂｂが、それぞれシリコン窒化膜マスクパターン３１Ｅｃおよび３１Ｅｄにより保護されている。先にも説明したように、本実施形態で説明しているＤｔ−ＭＯＳトランジスタ集積回路装置は、前記図４に示すレイアウトのものと実質的に同じであるが、ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のコンタクト領域２１ＡａがｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のコンタクト領域２１Ｂａと向かい合うように、またｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のコンタクト領域２１ＡｂがｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のコンタクト領域２１Ｂｂと向かい合うように構成されている。なお前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄおよび３１Ｅａ，３１Ｅｂ，３１Ｅｃおよび３１Ｅｄの下には、熱酸化膜よりなるパッド酸化膜３１ｃ，３１ｄ，３１ｅａ，３１ｅｂ，３１ｅｃ，３１ｅｄが、それぞれ形成されている。
【０１２０】
次に図２３Ａ〜図２３Ｅを参照する。ここで図２３Ａはシリコンバルク基板２１の平面図、図２３Ｂは図２３Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２３Ｃは図２３Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２３Ｄは図２３Ａ中、線Ａ−Ａ’に沿った断面図、図２３Ｅは図２３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１２１】
図２３Ａ〜図２３Ｅの工程では、前記シリコン窒化膜マスクパターン３１Ｃのうち、前記シリコン窒化膜マスクパターン３１Ｅｂおよび３１Ｅａに面する側のエッジに沿って、前記シリコン窒化膜マスクパターン３１Ｅｂあるいは３１Ｅａとシリコン窒化膜マスクパターン３１Ｃの間に露出されているシリコンバルク基板２１の表面を覆って、レジストパターンＲ１が形成される。同様に図２３Ａ〜図２３Ｅの工程では、前記シリコン窒化膜マスクパターン３１Ｄのうち、前記シリコン窒化膜マスクパターン３１Ｅｄおよび３１Ｅｃに面する側のエッジに沿って、前記シリコン窒化膜マスクパターン３１Ｅｄあるいは３１Ｅｃとシリコン窒化膜マスクパターン３１Ｄの間に露出されているシリコンバルク基板２１の表面を覆って、レジストパターンＲ２が形成される。
【０１２２】
次に図２４Ａ〜図２４Ｅを参照する。ここで図２４Ａはシリコンバルク基板２１の平面図、図２４Ｂは図２４Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２４Ｃは図２４Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２４Ｄは図２４Ａ中、線Ａ−Ａ’に沿った断面図、図２４Ｅは図２４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１２３】
図２４Ａ〜図２４Ｅの工程では、前記シリコンバルク基板２１が、前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄ、およびレジストパターンＲ１，Ｒ２をマスクに、例えばＣｌ２あるいはＨＣｌをエッチングガスとしたドライエッチングにより、先の図１９Ａ〜図１９Ｄの工程の場合と同様にエッチングされ、その結果、前記シリコンバルク基板２１には、前記ＳｉＧｅ混晶層２１ＳＧ中に延在するトレンチ２１Ｕが形成される。図２４Ａ〜図２４Ｅの工程では、前記トレンチ２１Ｕを、その先端部が前記ＳｉＧｅ混晶層ＳＧの下端を超えないように形成する。
【０１２４】
次に図２５Ａ〜図２５Ｅを参照する。ここで図２５Ａはシリコンバルク基板２１の平面図、図２５Ｂは図２５Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２５Ｃは図２５Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２５Ｄは図２５Ａ中、線Ａ−Ａ’に沿った断面図、図２５Ｅは図２５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１２５】
図２５Ａ〜図２５Ｅの工程では、前記レジストパターンＲ１，Ｒ２が除去される。
【０１２６】
次に図２６Ａ〜図２６Ｅを参照する。ここで図２６Ａはシリコンバルク基板２１の平面図、図２６Ｂは図２６Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２６Ｃは図２６Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２６Ｄは図２６Ａ中、線Ａ−Ａ’に沿った断面図、図２６Ｅは図２６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１２７】
図２６Ａ〜図２６Ｅの工程では、前記シリコンバルク基板２１が前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄをマスクに、先の図２４Ａ〜図２４Ｅの工程と同様にＣｌ２あるいはＨＣｌをエッチングガスとしたドライエッチングによりエッチングされ、前記シリコン窒化膜マスクパターン３１Ｃと３１Ｅｂの間、および前記シリコン窒化膜マスクパターン３１Ｄと３１Ｅｄの間に、前記ＳｉＧｅ混晶層２１ＳＧの上端に到達する浅いトレンチ２１Ｖが形成される。またこれに伴って、先に形成されているトレンチ２１Ｕは、前記ＳｉＧｅ混晶層２１ＳＧの下端を超えて延在する。
【０１２８】
次に図２７Ａ〜図２７Ｅを参照する。ここで図２７Ａはシリコンバルク基板２１の平面図、図２７Ｂは図２７Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２７Ｃは図２７Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２７Ｄは図２７Ａ中、線Ａ−Ａ’に沿った断面図、図２７Ｅは図２７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１２９】
図２７Ａ〜図２７Ｅの工程では、前記トレンチ２１Ｕにより露出されたＳｉＧｅ混晶層領域２１ＳＧが、Ｃｌ２とＨ２の混合ガスあるいはＨＣｌガスをエッチングガスとしたドライエッチングにより、前記シリコンバルク基板２１あるいはシリコンエピタキシャル層２１ＥＳに対し選択的に除去され、その結果、前記ＳｉＧｅ混晶層領域２１ＳＧに対応して空隙２１Ｗが形成される。
【０１３０】
次に図２８Ａ〜図２８Ｅを参照する。ここで図２８Ａはシリコンバルク基板２１の平面図、図２８Ｂは図２８Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２８Ｃは図２８Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２８Ｄは図２８Ａ中、線Ａ−Ａ’に沿った断面図、図２８Ｅは図２８Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１３１】
図２８Ａ〜図２８Ｅの工程では、このようにして形成された空隙２１Ｗを絶縁膜２１０Ｉにより埋め込む。かかる絶縁膜２１０Ｉは、例えばＴＥＯＳ（tetraethyl orthosilicate）を原料とした高密度プラズマＣＶＤ法などにより形成することができる。
【０１３２】
次に図２９Ａ〜図２９Ｅを参照する。ここで図２９Ａはシリコンバルク基板２１の平面図、図２９Ｂは図２９Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図２９Ｃは図２９Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図２９Ｄは図２９Ａ中、線Ａ−Ａ’に沿った断面図、図２９Ｅは図２９Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１３３】
図２９Ａ〜図２９Ｅの工程では、前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄが、その下の酸化膜パッド共々、ウェットエッチングにより除去され、その結果、図２９Ａの平面図に示すように、シリコン面が露出した素子領域２１Ａおよび２１Ｂ、およびコンタクト領域２１Ａａ，２１Ａｂ，２１Ｂａ，２１Ｂｂが素子分離領域２１Ｉおよび素子分離領域部分２１Ｉａ〜２１Ｉｄにより画成された構造が得られる。
【０１３４】
図２９Ｂに示す線ＡＡ−ＡＡ’に沿った断面図より、当初のシリコンバルク基板２１の表面が、素子領域２１Ａ，２１Ｂおよびコンタクト領域２１Ａｂ，２１Ｂｂにおいて、先に説明した図８に対応して、露出しているのがわかるが、図２９Ｃに示す線ＢＢ−ＢＢ’に沿った断面図では、先に説明した図１１に対応して、前記素子領域２１Ａの下には絶縁領域２１Ｉ２が、また前記素子領域２１Ｂの下には絶縁領域２１Ｉ５が、素子分離領域２１Ｉに連続して埋設されているのがわかる。
【０１３５】
また図２９Ａの平面図および図２９Ｃ，図２９Ｅの断面図に示すように、前記絶縁領域２１Ｉ２上においてはコンタクト領域２１Ａｂが素子分離領域２１Ｉおよび素子分離領域部分２１Ｉｂにより囲まれて、また前記絶縁領域２１Ｉ５上においてはコンタクト領域２１Ｂｂが素子分離領域２１Ｉおよび素子分離領域部分２１Ｉｄにより囲まれて形成されており、図２９Ｂおよび図２９Ｅの断面図に示すようにコンタクト領域２１Ａｂは前記素子領域部分２１Ｉｂの下において、素子領域２１Ａと電気的に接続されており、コンタクト領域２１Ｂｂは前記素子領域部分２１Ｉｄの下において素子領域２１Ａと電気的に接続されている。
【０１３６】
次に図３０Ａ〜図３０Ｅを参照する。ここで図３０Ａはシリコンバルク基板２１の平面図、図３０Ｂは図３０Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３０Ｃは図３０Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３０Ｄは図３０Ａ中、線Ａ−Ａ’に沿った断面図、図３０Ｅは図３０Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１３７】
図３０Ａ〜図３０Ｅの工程では、始めに図３０Ａに示すマスクＭ１を使って前記素子領域２１Ａおよびコンタクト領域２１Ａａ，２１Ａｂの下にｎ型不純物元素をイオン注入し、前記ｎ型ウェル２１ＤＮＷを形成する。例えばリン（Ｐ）を３５０ｋｅＶの加速電圧下、３×１０13ｃｍ-2のドーズ量で導入することで、前記ｎ型ウェル２１ＤＮＷを形成することができる。
【０１３８】
次に、引き続き同じマスクＭ１を使って前記素子領域２１Ａおおよびコンタクト領域２１Ａａ，２１Ａｂにｐ型不純物元素をイオン注入し、これをｐ型にドープすることにより、前記ボディ２１ＢＹ１、２１ＢＹ２を構成するｐ型ウェル２１ＰＷを形成する。例えばボロン（Ｂ）を２０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記ｐ型ウェル２１ＰＷを形成することができる。
【０１３９】
次にマスクＭ２を使って前記素子領域２１Ｂおよびコンタクト領域２１Ｂａ，２１Ｂｂにｎ型不純物元素をイオン注入し、これをｎ型にドープすることにより、前記ボディ２１ＢＹ３，２１ＢＹ４を構成するｎ型ウェル２１ＮＷを形成する。例えばヒ素（Ａｓ）を６０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記ｎ型ウェル２１ＮＷを形成することができる。
【０１４０】
さらに図３０Ａ〜図３０Ｅの工程では、露出されているシリコン面を熱酸化あるいはプラズマ酸化して、厚さが例えば１．７ｎｍのゲート絶縁膜（図示せず）を、前記ゲート絶縁膜２２ＯＸ１〜２２ＯＸ４に対応して形成する。
【０１４１】
なお上記のイオン注入工程の順序は任意に変更してよい。
【０１４２】
次に図３１Ａ〜図３１Ｅを参照する。ここで図３１Ａはシリコンバルク基板２１の平面図、図３１Ｂは図３１Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３１Ｃは図３１Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３１Ｄは図３１Ａ中、線Ａ−Ａ’に沿った断面図、図３１Ｅは図３１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１４３】
図３１Ａ〜図３１Ｅの工程では、前記素子領域２１Ａ上に前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２にそれぞれ対応してポリシリコンパタ―ン２１Ｇ１Ａおよび２１Ｇ１Ｂが、対応するゲート絶縁膜２２ＯＸ１，２２ＯＸ２（図示せず）を介して形成され、また前記素子領域２１Ｂ上に前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２にそれぞれ対応してポリシリコンパタ―ン２１Ｇ２Ａおよび２１Ｇ２Ｂが、対応するゲート絶縁膜２２ＯＸ３，２２ＯＸ４（図示せず）を介して形成される。
【０１４４】
さらに図３１Ａ〜図３１Ｅの工程では、マスクＭ３を使って素子領域２１Ａおよびコンタクト領域２１Ｂａ，２１Ｂｂにｎ型不純物元素、例えばリン（Ｐ）を高濃度で、例えば８ｋｅＶの加速電圧下、１×１０16ｃｍ-2のドーズ量でイオン注入し、ＤｔＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２のソース領域およびドレイン領域となる拡散領域２１ＤＮ１，２１ＳＮ１，２１ＤＮ２，２１ＳＮ２、およびコンタクト領域２１Ｂａ，２１Ｂｂをｎ＋型にドープする。
【０１４５】
また図３１Ａ〜図３１Ｅの工程では、マスクＭ４を使って素子領域２１Ｂおよびコンタクト領域２１Ａａ，２１Ａｂにｐ型不純物元素、例えばボロン素（Ｂ）を高濃度で、例えば５ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量でイオン注入し、ＤｔＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のソース領域およびドレイン領域となる拡散領域２１ＤＰ１，２１ＳＰ１，２１ＤＰ２，２１ＳＰ２、およびコンタクト領域２１Ａａ，２１Ａｂをｐ＋型にドープする。
【０１４６】
なお図３１Ｄにおいては前記ポリシリコンパタ―ン２１Ｇ１Ｂよりなるゲート電極の両側にｐ型のソースエクステンション領域２１ｓｅ１，ドレインエクステンション領域２１ｄｅ１が、またポリシリコンパタ―ン２１Ｇ２Ｂよりなるゲート電極の両側にｐ型のソースエクステンション領域２１ｓｅ２，ドレインエクステンション領域２１ｄｅ２が形成されているが、これらは前記ポリシリコンパタ―ン２１Ｇ１Ｂ，２１Ｇ２Ｂを自己整合マスクとしたｐ型不純物元素のイオン注入により形成されており、先に説明した拡散領域２１ＤＮ１，２１ＳＮ１，２１ＤＮ２，２１ＳＮ２を形成するイオン注入工程は、上記ソースエクステンション領域およびドレインエクステンション領域２１ｓｅ１，２１ｄｅ１，２１ｓｅ２，２１ｄｅ２の形成の後、前記ポリシリコンパタ―ン２１Ｇ１Ｂ，２１Ｇ２Ｂおよびその側壁絶縁膜をマスクとして実行されるものである。また同様なソースエクステンション領域およびドレインエクステンション領域は、素子領域２１Ａにも、ｎ型の導電型で形成される。ｐ型のソースエクステンション領域およびドレインエクステンション領域は、例えばＢを０．３ｋｅＶの加速電圧下、１×１０15ｃｍ-3のドーズ量でイオン注入することにより形成することができ、ｎ型のソースエクステンション領域およびドレインエクステンション領域は、例えばＡｓを１ｋｅＶの加速電圧下、１×１０15ｃｍ-3のドーズ量でイオン注入することにより形成することができる。
【０１４７】
また図３１Ａ〜３１Ｄの工程では、図示は省略するが、ポケット注入領域を形成することも可能である。このようなポケット注入領域は、ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の場合、Ｂを例えば７ｋｅＶの加速電圧下、１×１０14ｃｍ-2のドーズ量で斜めイオン注入することで形成でき、またｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２の場合、Ａｓを例えば４０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で斜めイオン注入することで形成することができる。
【０１４８】
さらに図３１Ａ〜図３１Ｅの工程では、露出したシリコン面にサリサイド法によりシリサイド膜（図示せず）を形成する。
【０１４９】
次に図３２Ａ〜図３２Ｅを参照する。ここで図３２Ａはシリコンバルク基板２１の平面図、図３２Ｂは図３２Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３２Ｃは図３２Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３２Ｄは図３２Ａ中、線Ａ−Ａ’に沿った断面図、図３２Ｅは図３２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１５０】
図３２Ａ〜図３２Ｅの工程では、ビアコンタクトＶＣ１〜ＶＣ１１が形成され、さらに図示は省略するが、配線パタ―ンＰＷ１，ＰＷ２，ＧＤ１およびＷＰを形成することにより、先の図４で説明した二入力ＮＡＮＤ装置と同等の二入力ＮＡＮＤ装置が得られる。ここでビアコンタクトＶＣ１は前記ポリシリコンパタ―ン２１Ｇ１Ａと前記コンタクト領域２１Ａａを接続するシェアドコンタクト、ビアコンタクトＶＣ３は前記ポリシリコンパタ―ン２１Ｇ２Ａとコンタクト領域２１Ａｂを接続するシェアドコンタクト、ビアコンタクトＶＣ２は前記ポリシリコンパタ―ン２１Ｇ１Ｂとコンタクト領域２１Ｂａを接続するシェアドコンタクト、ビアコンタクトＶＣ４は前記ポリシリコンパタ―ン２１Ｇ２Ｂとコンタクト領域２１Ｂｂを接続するシェアドコンタクトである。ここで前記ポリシリコンパタ―ン２１Ｇ１ＡはｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のゲート電極を構成し、前記ポリシリコンパタ―ン２１Ｇ２ＡはｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のゲート電極を構成し、前記ポリシリコンパタ―ン２１Ｇ１ＢはｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のゲート電極を構成し、前記ポリシリコンパタ―ン２１Ｇ２ＢはｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のゲート電極を構成する。
【０１５１】
以上に説明した図１８Ａ〜図１８Ｄから始まって図３２Ａ〜図３２Ｅまで続く本実施形態による製造工程を振り返ると、このようにして形成された二入力ＮＡＮＤ装置では、前記コンタクト領域２１Ａａ，２１Ａｂ，２１Ｂａ，２１Ｂｂが、図２２Ａ〜図２２Ｄの工程において、シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄにより、同時に、一括して形成されることに好ましい特徴があるのがわかる。
【０１５２】
すなわち、前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄは、同一の露光マスクを使ったフォトリソグラフィにより形成されるため，素子領域２１Ａとコンタクト領域２１Ａａ，２１Ａｂの間、また素子領域２１Ｂとコンタクト領域２１Ｂａ，２１Ｂｂの間に位置ずれが生じることがない。そこで図３１Ａ〜図３１Ｅで説明したイオン注入工程が、二つのマスクＭ３，Ｍ４を使って二回にわけて行われるにもかかわらず、マスクの位置ずれを勘案して素子領域２１Ａとコンタクト領域２１Ａａ，２１Ａｂの間の距離、あるいは素子領域２１Ｂとコンタクト領域２１Ｂａ，２１Ｂｂの間の距離を必要以上に大きくとる必要がなく、前記素子分離領域部分２１Ｉａ〜２１Ｉｄの幅を設計ルールで許容される最小値、例えば０．１１μｍに設定することにより、前記Ｄｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ１，ＰＭＯＳ２において、Ｄｔ−ＭＯＳ構成を採用することにより生じる素子面積の増大を抑制することが可能となる。
【０１５３】
これに対し、先に図１７Ｂで示した比較例による構造では、図３２Ａにおける素子分離領域部分２１Ｉａ〜２１Ｉｄを省略しており、その結果、ｐ＋型のコンタクト領域２１Ａａが、前記素子領域２１Ａのうち、前記ポリシリコンパタ―ン２１Ｇ１Ａの両側のｎ＋型領域から、ｐ＋型のコンタクト領域２１Ａｂが、前記素子領域２１Ａのうち、前記ポリシリコンパタ―ン２１Ｇ２Ａの両側のｎ＋型領域から、ｎ＋型のコンタクト領域２１Ｂａが、前記素子領域２１Ｂのうち、前記ポリシリコンパタ―ン２１Ｇ１Ｂの両側のｐ＋型領域から、さらにｎ＋型のコンタクト領域２１Ｂｂが、前記素子領域２１Ｂのうち、前記ポリシリコンパタ―ン２１Ｇ２Ｂの両側のｐ＋型領域から、ｐ／ｎ接合を形成して分離されるが、このようなｐ／ｎ接合では接合耐圧やイオン注入マスクＭ３，Ｍ４の相対的な位置ずれを考慮して、前記図３２Ａにおける素子分離領域部分２１Ｉａ〜２１Ｉｄに対応する領域に、前記ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ１Ｂ，２１Ｇ２Ａ，２１Ｇ２Ｂの延在方向に少なくとも０．４４μｍの距離を確保する必要があるが、本実施形態ではこのような比較例に対し、大幅な素子面積の低減が可能となる。
【０１５４】
図示は省略するが、本実施形態においても図６の場合と同様に、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレイン領域２１ＤＮ１の下端は前記絶縁領域２１Ｉ１の上端に接しており、前記ソース領域２１ＳＮ１および前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のドレイン領域２１ＤＮ２の下端は前記絶縁領域２１Ｉ２の上端に接しており、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のソース領域２１ＳＮ２の下端は前記絶縁領域２１Ｉ３の上端に接している。
【０１５５】
また図３２Ｄに示すように、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のソース領域２１ＳＰ１の下端は前記絶縁領域２１Ｉ４の上端に接し、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のドレイン領域２１ＤＰ１およびｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のドレイン領域２１ＤＰ２の下端は前記絶縁領域２１Ｉ５の上端に接し、さらにｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のソース領域２１ＳＰ２の下端は絶縁領域２１Ｉ６の上端に接している。
【０１５６】
これにより、いずれのＤｔ−ＭＯＳトランジスタにおいても、ソース領域およびドレイン領域に付随する寄生容量が大きく低減され、高速動作が実現される。
【０１５７】
なお上記の説明において「ソース領域」および「ドレイン領域」を構成する拡散領域において、「ソース」，「ドレイン」の機能は、実際に使われる回路では、要求される動作により、逆になる場合もある。
【０１５８】
（第２の実施形態）
次に第２の実施形態によるＤｔ−ＭＯＳトランジスタ集積回路装置の製造方法について説明する。以下に説明するＤｔ−ＭＯＳトランジスタ集積回路装置も、前記図４に示すレイアウトのものと実質的に同じであるが、ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のコンタクト領域２１ＡａがｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のコンタクト領域２１Ｂａと向かい合うように、またｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のコンタクト領域２１ＡｂがｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のコンタクト領域２１Ｂｂと向かい合うように構成されていることに注意すべきである。
【０１５９】
まず図３３Ａ〜図３３Ｅを参照する。ここで図３３Ａは前記シリコンバルク基板２１の平面図、図３３Ｂは図３３Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３３Ｃは図３３Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３３Ｄは図３３Ａ中、線Ａ−Ａ’に沿った断面図、図３３Ｅは図３３Ａｃｈ中、線Ｃ−Ｃ’に沿った断面図である。
【０１６０】
図３３Ａ〜図３３Ｅの工程を参照するに、前記シリコンバルク基板２１の表面には、前記図２２Ａ〜２２Ｅで説明したのと同様なシリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄが、前記シリコン窒化膜マスクパターン３１Ｃが、形成しようとしているｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の素子領域に対応して、前記シリコン窒化膜マスクパターン３１Ｄが、形成しようとしているｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の素子領域に対応して、形成しようとしてうるｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２の素子領域に対応して、またシリコン窒化膜マスクパターン３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄが、それぞれコンタクト領域２１Ａａ，２１Ａｂ，２１Ｂａ，２１Ｂｂに対応して形成されている。ただし図３３Ａ〜図３３Ｅの工程では、前記シリコンバルク基板２１中にはまだ何らの構造も形成されていない。なお前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄと前記シリコンバルク基板２１との間には、熱酸化膜よりなるパッド酸化膜３１ｃ，３１ｄ，３１ｅａ，３１ｅｂ，３１ｅｃ，３１ｅｄが、前記図２２Ａ〜図２２Ｅと同様に、それぞれ形成されているが、以後の図示では、パッド酸化膜の表示は省略する。
【０１６１】
次に図３４Ａ〜図３４Ｅを参照する。ここで図３４Ａは前記シリコンバルク基板２１の平面図、図３４Ｂは図３４Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３４Ｃは図３４Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３４Ｄは図３４Ａ中、線Ａ−Ａ’に沿った断面図、図３４Ｅは図３４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１６２】
図３４Ａ〜図３４Ｅの工程を参照するに、前記シリコンバルク基板２１上には、前記シリコン窒化膜マスクパターン３１Ｃと３１Ｅａの間のシリコンバルク基板表面部分を覆ってレジストパターンＲ１１が、また前記シリコン窒化膜マスクパターン３１Ｃと３１Ｅｂの間のシリコンバルク基板表面部分を覆ってレジストパターンＲ１２が、さらに前記シリコン窒化膜マスクパターン３１Ｄと３１Ｅｃの間のシリコンバルク基板表面部分を覆ってレジストパターンＲ１３が、さらに前記シリコン窒化膜マスクパターン３１Ｄと３１Ｅｂの間のシリコンバルク基板表面部分を覆ってレジストパターンＲ１４が、それぞれ形成される。
【０１６３】
次に図３５Ａ〜図３５Ｅを参照する。ここで図３５Ａは前記シリコンバルク基板２１の平面図、図３５Ｂは図３５Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３５Ｃは図３５Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３５Ｄは図３５Ａ中、線Ａ−Ａ’に沿った断面図、図３５Ｅは図３５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１６４】
図３５Ａ〜図３５Ｅの工程を参照するに、この工程では前記シリコンバルク基板２１が、前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ，３１Ｅｂ，３１Ｅｃ，３１Ｅｄおよび前記レジストパターンＲ１１〜Ｒ１４をマスクに、先の図１９Ａ〜図１９Ｄの工程と同様に、水素ガスとＣｌ２ガスあるいはＨＣｌガスをエッチングガスとしたドライエッチングによりエッチングされ、前記素子分離領域２１Ｉに対応して素子分離溝２１Ｔが、例えば２００ｎｍの深さに形成される。
【０１６５】
次に図３６Ａ〜図３６Ｅを参照する。ここで図３６Ａは前記シリコンバルク基板２１の平面図、図３６Ｂは図３６Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３６Ｃは図３６Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３６Ｄは図３６Ａ中、線Ａ−Ａ’に沿った断面図、図３６Ｅは図３６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１６６】
図３６Ａ〜図３６Ｅの工程において、前記レジストパターンＲ１１〜Ｒ１４が除去される。
【０１６７】
次に図３７Ａ〜図３７Ｅを参照する。ここで図３７Ａは前記シリコンバルク基板２１の平面図、図３７Ｂは図３７Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３７Ｃは図３７Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３７Ｄは図３７Ａ中、線Ａ−Ａ’に沿った断面図、図３７Ｅは図３７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１６８】
図３７Ａ〜図３７Ｅの工程においては前記シリコンバルク基板２１が前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄ，３１Ｅａ〜３１Ｅｄをマスクに、再び、今度は４０ｎｍの深さにドライエッチングされ、前記素子分離溝２１Ｔの深さが２４０ｎｍに達する。同時に、前記シリコン窒化膜マスクパターン３１Ｃと３１Ｅｂの間、シリコン窒化膜マスクパターン３１Ｅｄと３１Ｄの間に、深さが４０ｎｍの浅いトレンチ２１Ｖが形成される。同様なトレンチ２１Ｖはシリコン窒化膜マスクパターン３１Ｃと３１Ｅａの間、およびシリコン窒化膜マスクパターン３１Ｅｃと３１Ｄの間にも形成される。前記トレンチ２１Ｖは、例えば０．１１μｍ程度の幅で形成することができる。
【０１６９】
次に図３８Ａ〜図３８Ｅを参照する。ここで図３８Ａは前記シリコンバルク基板２１の平面図、図３８Ｂは図３８Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３８Ｃは図３８Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３８Ｄは図３８Ａ中、線Ａ−Ａ’に沿った断面図、図３８Ｅは図３８Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１７０】
図３８Ａ〜図３８Ｅの工程において、前記トレンチ２１Ｔおよび２１Ｖは高密度ＣＶＤ法により堆積したシリコン酸化膜により充填され、さらに前記シリコンバルク基板２１上の余計なシリコン酸化膜を化学機械研磨により除去した後、前記シリコン窒化膜マスクパターン３１Ｃ，３１Ｄおよび３１Ｅａ〜３１Ｅｄおよびその下のパッド酸化膜をウェットエッチングにより除去することにより、素子分離溝２１Ｔが素子分離絶縁膜により充填されて素子分離領域２１Ｉを形成し、また前記浅いトレンチ２１Ｖが先に説明した素子分離絶縁膜部分２１Ｉａ〜２１Ｉｄで充填され、かつ表面に前記素子領域２１Ａ，２１Ｂ、およびコンタクト領域２１Ａａ，２１Ａｂ，２１Ｂａ，２１Ｂｂに対応して前記シリコンバルク基板２１の表面が露出した基板構造が得られる。
【０１７１】
さらに図３８Ａ〜図３８Ｅの工程では、図３０Ａ〜図３０Ｅの工程と同様にして、一連のイオン注入工程を行う。
【０１７２】
まず始めに図３８Ａに示すマスクＭ１を使って前記素子領域２１Ａおよびコンタクト領域２１Ａａ，２１Ａｂの下にｎ型不純物元素をイオン注入し、前記ｎ型ウェル２１ＤＮＷを形成する。例えばリン（Ｐ）を３５０ｋｅＶの加速電圧下、３×１０13ｃｍ-2のドーズ量で導入することで、前記ｎ型ウェル２１ＤＮＷを形成することができる。
【０１７３】
次に、引き続き同じマスクＭ１を使って前記素子領域２１Ａおおよびコンタクト領域２１Ａａ，２１Ａｂにｐ型不純物元素をイオン注入し、これをｐ型にドープすることにより、前記ボディ２１ＢＹ１、２１ＢＹ２を構成するｐ型ウェル２１ＰＷを形成する。例えばボロン（Ｂ）を２０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記ｐ型ウェル２１ＰＷを形成することができる。
【０１７４】
次にマスクＭ２を使って前記素子領域２１Ｂおよびコンタクト領域２１Ｂａ，２１Ｂｂにｎ型不純物元素をイオン注入し、これをｎ型にドープすることにより、前記ボディ２１ＢＹ３，２１ＢＹ４を構成するｎ型ウェル２１ＮＷを形成する。例えばヒ素（Ａｓ）を６０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記ｎ型ウェル２１ＮＷを形成することができる。
【０１７５】
さらに図３８Ａ〜図３８Ｅの工程では、露出されているシリコン面を熱酸化あるいはプラズマ酸化して、厚さが例えば１．７ｎｍのゲート絶縁膜（図示せず）を、前記ゲート絶縁膜２２ＯＸ１〜２２ＯＸ４に対応して形成する。
【０１７６】
なお上記のイオン注入工程の順序は任意に変更してよい。
【０１７７】
次に図３９Ａ〜図３９Ｅを参照する。ここで図３９Ａは前記シリコンバルク基板２１の平面図、図３９Ｂは図３９Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図３９Ｃは図３９Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図３９Ｄは図３９Ａ中、線Ａ−Ａ’に沿った断面図、図３９Ｅは図３９Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１７８】
図３９Ａ〜図３９Ｅの工程では、前記素子領域２１Ａ上に前記図４におけるポリシリコンパタ―ン２１Ｇ１，２１Ｇ２にそれぞれ対応してポリシリコンパタ―ン２１Ｇ１Ａおよび２１Ｇ１Ｂが、対応するゲート絶縁膜２２ＯＸ１，２２ＯＸ２（図示せず）を介して形成され、また前記素子領域２１Ｂ上に前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２にそれぞれ対応してポリシリコンパタ―ン２１Ｇ２Ａおよび２１Ｇ２Ｂが、対応するゲート絶縁膜２２ＯＸ３，２２ＯＸ４（図示せず）を介して形成される。
【０１７９】
より具体的には、前記図３９Ａ〜図３９Ｅの工程では、図３８Ａ〜図３８Ｅの構造上に、前記ゲート絶縁膜２２ＯＸ１，２２ＯＸ２，２２ＯＸ３，２２ＯＸ４となるシリコン酸化膜あるいはシリコン酸窒化膜が、例えば熱酸化およびプラズマ窒化により形成され、前記シリコン酸化膜あるいはシリコン酸窒化膜上にポリシリコン膜およびシリコン窒化膜が順次形成され、このようにして形成されたポリシリコンおよびシリコン窒化膜をパターニングすることにより、前記ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ１Ｂ，２１Ｇ２Ａ，２１Ｇ２Ｂが形成される。このようにして形成されたポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ１Ｂ，２１Ｇ２Ａ，２１Ｇ２Ｂは、それぞれシリコン窒化膜パタ―ン２１Ｇ１ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＡＮ，２１Ｇ２ＢＮを担持している。
【０１８０】
次に図４０Ａ〜図４０Ｅを参照する。ここで図４０Ａは前記シリコンバルク基板２１の平面図、図４０Ｂは図４０Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４０Ｃは図４０Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４０Ｄは図４０Ａ中、線Ａ−Ａ’に沿った断面図、図４０Ｅは図４０Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１８１】
図４０Ａ〜図４０Ｅの工程では、前記図３９Ａ〜図３９Ｅの構造上にシリコン酸化膜４１ＯＸおよびシリコン窒化膜４１Ｎが順次ＣＶＤ法により、前記ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ１Ｂ，２１Ｇ２Ａ，２１Ｇ２Ｂを、それぞれシリコン窒化膜パタ―ン２１Ｇ１ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＡＮ，２１Ｇ２ＢＮを介して覆うように一様に堆積される。
【０１８２】
次に図４１Ａ〜図４１Ｅを参照する。ここで図４１Ａは前記シリコンバルク基板２１の平面図、図４１Ｂは図４１Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４１Ｃは図４１Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４１Ｄは図４１Ａ中、線Ａ−Ａ’に沿った断面図、図４１Ｅは図４１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１８３】
図４１Ａ〜図４１Ｅの工程では、前記図４０Ａ〜図４０Ｅに示したシリコンバルク基板２１上にレジストパターンＲ１５が、前記シリコン窒化膜４１Ｎで覆われた状態の素子領域２１Ａおよび前記シリコン窒化膜４１Ｎで覆われた状態の素子領域２１Ｂを露出するように形成される。
【０１８４】
次に図４２Ａ〜図４２Ｅを参照する。ここで図４２Ａは前記シリコンバルク基板２１の平面図、図４２Ｂは図４２Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４２Ｃは図４２Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４２Ｄは図４２Ａ中、線Ａ−Ａ’に沿った断面図、図４２Ｅは図４２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１８５】
図４２Ａ〜図４２Ｅの工程では、前記シリコンバルク基板２１上に前記レジストパタ―ンＲ１５を残したまま、前記シリコン窒化膜４１Ｎを、前記シリコンバルク基板２１の表面に対して略垂直に作用する異方性ドライエッチングにより、前記シリコン酸化膜４１ＯＸをエッチングストッパとしてエッチングし、さらに前記シリコン酸化膜４１ＯＸを、シリコン窒化膜２１Ｇ１ＡＮ，２１Ｇ２ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＢＮをストッパとしたエッチングにより除去する。
【０１８６】
このようなエッチングの結果、図４２ＢのＡＡ−ＡＡ’断面に示すように前記ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ１Ｂ，２１Ｇ２Ａ，２１Ｇ２Ｂ上においてそれぞれ前記シリコン窒化膜２１Ｇ１ＡＮ，２１Ｇ２ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＢＮが露出された構造が得られる。
【０１８７】
また図４２Ｃに示すように図４２Ａ中のＡ−Ａ’断面では、ポリシリコンパタ―ン２１Ｇ１Ｂ，２１Ｇ２Ｂのそれぞれに、前記シリコン酸化膜４１ＯＸおよびシリコン窒化膜４１Ｎよりなる側壁膜が形成されるのがわかる。図４２Ｃの断面では、素子領域２１Ｂの表面が露出されていることに注意すべきである。なお図示はしないが、ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ２Ａにおいても同様である。すなわち図４２Ａ〜図４２Ｅの工程により、前記素子領域２１Ａの表面が同様に露出される。
【０１８８】
なおこの工程では、線Ｃ−Ｃ’に沿った断面では、コンタクト領域２１Ｂａ，２１ＢｂがレジストパターンＲ１５に覆われており、線Ｄ−Ｄ’に沿った断面では、素子分離絶縁膜２１Ｉが前記レジストパターンＲ１５により覆われている。
【０１８９】
次に図４３Ａ〜図４３Ｅを参照する。ここで図４３Ａは前記シリコンバルク基板２１の平面図、図４３Ｂは図４３Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４３Ｃは図４３Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４３Ｄは図４３Ａ中、線Ａ−Ａ’に沿った断面図、図４３Ｅは図４３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１９０】
図４３Ａ〜図４３Ｅの工程において、前記レジストパターンＲ１５が除去される。
【０１９１】
図４３Ａ〜図４３Ｅの工程では、図４３Ａの平面図において、前記素子領域２１Ａ，２１Ｂが、素子分離領域２１Ｉ，素子分離領域部分２１Ｉａ，２１Ｉｂ，２１Ｉｃ，２１Ｄ、さらにシリコン窒化膜２１Ｇ１ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＡＮ，２１Ｇ２ＢＮにより画成された構造が得られる。
【０１９２】
次に図４４Ａ〜図４４Ｅを参照する。ここで図４４Ａは前記シリコンバルク基板２１の平面図、図４４Ｂは図４４Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４４Ｃは図４４Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４４Ｄは図４４Ａ中、線Ａ−Ａ’に沿った断面図、図４４Ｅは図４４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１９３】
図４４Ａ〜図４４Ｅの工程では、前記シリコンバルク基板２１のうち、図４４Ａの平面図において破線で囲んだ部分を、前記素子分離領域２１Ｉ，素子分離領域部分２１Ｉａ，２１Ｉｂ，２１Ｉｃ，２１Ｄ、および前記シリコン窒化膜２１Ｇ１ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＡＮ，２１Ｇ２ＢＮをマスクに、水素ガスとＣｌ２ガスあるいはＨＣｌガスをエッチングガスとした、前記シリコンバルク基板２１の表面に略垂直方向に作用する異方性ドライエッチングにより、前記素子領域２１Ｂにおいてはｎ型ウェル２１ＮＷよりも深く、また素子領域２１Ａにおいては、図示は省略するがｐ型ウェル２１ＰＷよりも深くエッチングし、トレンチ２１ＴＸを形成する。図４４Ｃの断面図を参照。かかるトレンチ２１ＴＸの形成に伴い、前記ポリシリコンパタ―ン２１Ｇ１Ｂの直下に、４１Ｎよりなる側壁膜まで含めた幅で、前記ボディ２１ＢＹ４が形成され、またポリシリコンパタ―ン２１Ｇ２Ｂの直下に、４１Ｎよりなる側壁膜まで含めた幅で、前記ボディ２１ＢＹ３が形成される。同様にしてポリシリコンパタ―ン２１Ｇ１Ａの直下にボディ２１ＢＹ１が形成され、ポリシリコンパタ―ン２１Ｇ２Ａの直下にボディ２１ＢＹ２が形成される。
【０１９４】
なお前記トレンチ２１ＴＸの下端は本実施形態では、前記トレンチ２１Ｔを充填して形成された素子分離領域２１Ｉの下端を超えないように設定している。その結果、次の工程で前記トレンチ２１ＴＸを充填して形成され、後でシリコン酸化膜と置換されるＳｉＧｅ混晶層の厚さが過大になることがなく、前記ＳｉＧｅ混晶層をエッチングにより除去する際の工程が容易になる。ただし前記トレンチ２１Ｔを、前記素子分離領域２１Ｉの下端よりも深く形成することも可能である。
【０１９５】
次に図４５Ａ〜図４５Ｅを参照する。ここで図４５Ａは前記シリコンバルク基板２１の平面図、図４５Ｂは図４５Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４５Ｃは図４５Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４５Ｄは図４５Ａ中、線Ａ−Ａ’に沿った断面図、図４５Ｅは図４５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０１９６】
図４５Ａ〜図４５Ｅの工程では、前記トレンチ２１ＴＸの形成に引き続き、前記図４４Ａ〜図４４Ｅの工程と同じ素子分離領域２１Ｉ，素子分離領域部分２１Ｉａ，２１Ｉｂ，２１Ｉｃ，２１Ｄ、および前記シリコン窒化膜２１Ｇ１ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＡＮ，２１Ｇ２ＢＮをマスクに、最初はシラン（ＳｉＨ４）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２）、ゲルマン（ＧｅＨ４）、塩化水素（ＨＣｌ）および水素（Ｈ２）の混合ガスを原料にしたＣＶＤ法を行い、次いでシランあるいはジシラン、塩化水素、および水素の混合ガスを原料に使ったＣＶＤ法を実行することにより、図４５Ａの平面図において破線で囲んだ部分、すなわち前記トレンチ２１ＴＸにおいてＳｉＧｅ混晶層２１ＳＧおよびシリコンエピタキシャル層２１ＥＳを順次エピタキシャル成長させる。
【０１９７】
前記ＳｉＧｅ混晶層２１ＳＧは前記トレンチ２１ＴＸ中において、上端が前記素子分離領域部分２１Ｉａ〜２１Ｉｄの下端に略対応するまで充填される。図示の例では、前記ＳｉＧｅ混晶層２１ＳＧの上端は前記素子分離領域部分２１Ｉｂの下端を超えているが、これは好ましいものの、必ずしも必須ではない。仮に前記ＳｉＧｅ混晶層２１ＳＧの上端が前記素子分離領域部分２１Ｉｂの下端にわずかに達さなかった場合、前記ソース拡散領域あるいはドレイン拡散領域２１ＳＮ１あるいは２１ＤＮ２を構成するｎ＋拡散領域が前記素子分離領域部分２１Ｉｂの直下においてｐ型ウェル２１ＰＷに接することになるが、その結果形成されるｐ／ｎ接合が十分に局所的であれば、寄生容量による実質的な不利は生じない。
【０１９８】
もちろん前記ＳｉＧｅ混晶層２１ＳＧの上端が前記素子分離領域部分２１Ｉａ〜２１Ｉｄの下端を超えた浅い位置に位置した場合、後で前記ＳｉＧｅ混晶層２１ＳＧを置換して形成される絶縁領域が前記素子分離領域部分２１Ｉａ〜２１Ｉｄに連続するため、前記ソース拡散領域あるいはドレイン拡散領域２１ＳＮ１あるいは２１ＤＮ２を構成するｎ＋拡散領域２１ＮＳ１や２１ＤＮ２などの寄生容量を低減できる好ましい効果が得られる。
【０１９９】
次に図４６Ａ〜図４６Ｅを参照する。ここで図４６Ａは前記シリコンバルク基板２１の平面図、図４６Ｂは図４６Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４６Ｃは図４６Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４６Ｄは図４６Ａ中、線Ａ−Ａ’に沿った断面図、図４６Ｅは図４６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０２００】
図４６Ａ〜図４６Ｅの工程では、前記シリコン窒化膜４１Ｎおよび２１Ｇ１ＡＮ，２１Ｇ２ＡＮ，２１Ｇ１ＢＮ，２１Ｇ２ＢＮが、例えばウェットエッチングにより除去される。
【０２０１】
次に図４７Ａ〜図４７Ｅを参照する。ここで図４７Ａは前記シリコンバルク基板２１の平面図、図４７Ｂは図４７Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４７Ｃは図４７Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４７Ｄは図４７Ａ中、線Ａ−Ａ’に沿った断面図、図４７Ｅは図４７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０２０２】
図４７Ａ〜図４７Ｅの工程では、まず図４６Ａ〜図４６Ｅの構造に対してイオン注入を行い、前記シリコンエピタキシャル層２１ＥＳのうち、素子領域２１Ｂに形成された部分をｐ型にドープし、図４７Ｃに示すｐ型のソースおよびドレインエクステンション領域２１ｓｅ１，２１ｄｅ１をポリシリコンパタ―ン２１Ｇ１Ｂの左右に、また図４７Ｃに示すｐ型のソースおよびドレインエクステンション領域２１ｓｅ２，２１ｄｅ２を、前記ポリシリコンパタ―ン２１Ｇ２Ｂの左右に形成する。また同様にして前記シリコンエピタキシャル層２１ＥＳのうち、素子領域２１Ａに形成された部分をｎ型にドープし、図示は省略するが、前記ポリシリコンパタ―ン２１Ｇ１Ａの左右にｎ型のソースエクステンション領域およびドレインエクステンション領域を、また前記ポリシリコンパタ―ン２１Ｇ２Ａの左右にｎ型のソースエクステンション領域およびドレインエクステンション領域を形成する。またその際に、前記素子領域２１Ａにおいてはｐ型の不純物元素を、素子領域２１Ｂにおいてはｎ型の不純物限度を斜めイオン注入して、図示は省略するが、ポケット注入領域を形成してもよい。
【０２０３】
さらに図４７Ａ〜図４７Ｅの工程では、シリコン酸化膜の堆積およびエッチバックにより、前記ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ２Ａ，２１Ｇ１Ｂ，２１Ｇ２Ｂのそれぞれに側壁絶縁膜２１ＳＷを形成し、その後、図３１Ａ〜図３１Ｅの工程と同様にマスクＭ３を使って前記素子領２１Ａおよびコンタクト領域２１Ｂａ，２１Ｂｂにｎ型の不純物元素を高濃度で導入し、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２のソース領域２１ＳＮ１，２１ＳＮ２およびドレイン領域２１ＤＮ１，２１ＤＮ２、さらに前記コンタクト領域２１Ｂａ，２１Ｂｂ、をｎ＋型にドープする。また同時にポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ２Ａにもｎ型不純物限度が高濃度で導入され、前記ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ２Ａは、それぞれｎ型ポリシリコンゲート電極２３ＧＮ１および２３ＧＮ２として機能するようになる。
【０２０４】
さらに引き続き、図３１Ａ〜図３１Ｅの工程と同様にマスクＭ４を使って前記素子領２１Ｂおよびコンタクト領域２１Ａａ，２１Ａｂにｐ型の不純物元素を高濃度で導入し、ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のソース領域２１ＳＰ１，２１ＳＰ２およびドレイン領域２１ＤＰ１，２１ＤＰ２、さらに前記コンタクト領域２１Ａａ，２１Ａｂを、ｐ＋型にドープする。また同時にポリシリコンパタ―ン２１Ｇ１Ｂ，２１Ｇ２Ｂにもｐ型不純物限度が高濃度で導入され、前記ポリシリコンパタ―ン２１Ｇ１Ａ，２１Ｇ１Ｂは、それぞれｐ型ポリシリコンゲート電極２３ＧＰ１および２３ＧＰ２として機能するようになる。
【０２０５】
図４７Ａ〜図４７Ｅの工程におけるイオン注入条件は、図３１Ａ〜図３１Ｅの場合と同様であり、説明を省略する。
【０２０６】
なお前記側壁絶縁膜２１ＳＷを形成するエッチバック工程の際、図４６Ｄおよび図４６Ｅに示すように前記コンタクト領域２１Ａａ〜２１Ｂｂ上に残留していたシリコン酸化膜４１ＯＸは除去されている。
【０２０７】
次に図４８Ａ〜図４８Ｅを参照する。ここで図４８Ａは前記シリコンバルク基板２１の平面図、図４８Ｂは図４８Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４８Ｃは図４８Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４８Ｄは図４８Ａ中、線Ａ−Ａ’に沿った断面図、図４８Ｅは図４８Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０２０８】
図４８Ａ〜図４８Ｅの工程では、前記図４７Ａ〜図４７Ｅの構造における露出シリコン面上にシリサイド層が、サリサイド法などにより形成される。
【０２０９】
その結果、前記素子領域２１Ａにおいては、露出シリコン面にシリサイド層２１ＡＳが形成され、素子領域２１Ｂにおいては露出シリコン面にシリサイド層２１ＢＳが形成される。さらに前記ポリシリコンゲート電極２３Ｇ１Ｎの上面にはシリサイド層２１Ｇ１ＮＳが、前記ポリシリコンゲート電極２３Ｇ２Ｎの上面にはシリサイド層２１Ｇ２ＮＳが、前記ポリシリコンゲート電極２３Ｇ１Ｐの上面にはシリサイド層２１Ｇ１ＰＳが、前記ポリシリコンゲート電極２３Ｇ２Ｐの上面にはシリサイド層２１Ｇ２ＰＳが、それぞれ形成される。
【０２１０】
また前記コンタクト領域２１Ａａ，２１Ａｂ，２１Ｂａ、２１Ｂｂ上にはシリサイド層２１ＡａＳ，２１ＡｂＳ，２１ＢａＳ、２１ＢｂＳが、それぞれ形成される。
【０２１１】
次に図４９Ａ〜図４９Ｆを参照する。ここで図４９Ａは前記シリコンバルク基板２１の平面図、図４９Ｂは図４９Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図４９Ｃは図４９Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図４９Ｄは図４９Ａ中、線Ａ−Ａ’に沿った断面図、図４９Ｅは図４９Ａ中、線Ｃ−Ｃ’に沿った断面図、図４９Ｆは図４９Ａ中、線Ｄ−Ｄ’に沿った断面図である。
【０２１２】
図４９Ａ〜図４９Ｅの工程では、前記図４８Ａ〜図４８Ｅの構造上にマスクとなるシリコン窒化膜４２Ｎが一様に形成される。
【０２１３】
次に図５０Ａ〜図５０Ｅを参照する。ここで図５０Ａは前記シリコンバルク基板２１の平面図、図５０Ｂは図５０Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図５０Ｃは図５０Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図５０Ｄは図５０Ａ中、線Ａ−Ａ’に沿った断面図、図５０Ｅは図５０Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０２１４】
図５０Ａ〜図５０Ｅの工程において、前記シリコン窒化膜４２Ｎ中に、前記素子分離領域２１Ｉに対応して開口部４２ＮＯが形成され、前記開口部４２ＮＯにおいて前記素子分離領域２１Ｉを構成するシリコン酸化膜が露出される。
【０２１５】
次に図５１Ａ〜図５１Ｅを参照する。ここで図５１Ａは前記シリコンバルク基板２１の平面図、図５１Ｂは図５１Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図５１Ｃは図５１Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図５１Ｄは図５１Ａ中、線Ａ−Ａ’に沿った断面図、図５１Ｅは図５１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０２１６】
図５１Ａ〜図５１Ｅの工程では、前記素子分離構造２１Ｉを構成するシリコン酸化膜が、前記シリコン窒化膜４２Ｎ中の開口部４２ＮＯを介して行われるドライエッチングにより、前記シリコンバルク基板２１あるいはシリコンエピタキシャル層２１ＥＳに対し選択的に除去され除去され、さらに前記シリコン酸化膜の除去により露出したＳｉＧｅ混晶層２１ＳＧが、やはり前記開口部４２ＮＯを介して行われるＣｌ２とＨ２の混合ガスあるいはＨＣｌガスをエッチングガスとしたドライエッチングにより、前記シリコンバルク基板２１あるいはシリコンエピタキシャル層２１ＥＳに対し選択的に除去される。その結果、素子分離領域２１Ｉおよび前記ＳｉＧｅ混晶層領域２１ＳＧに対応して空隙２１Ｗが形成される。このような空隙２１Ｗは、図５１Ｅの断面図に示すようにｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のソース領域２１ＳＰ１およびドレイン領域２１ＤＰ１の直下、およびｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のソース領域２１ＳＰ２およびドレイン領域２１ＤＰ２の直下にも形成される。また図示は省略するが、同様な空隙２１Ｗは、ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のソース領域２１ＳＮ１およびドレイン領域２１ＤＮ１の直下、およびｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のソース領域２１ＳＮ２およびドレイン領域２１ＤＮ２の直下にも形成される。
【０２１７】
次に図５２Ａ〜図５２Ｅを参照する。ここで図５２Ａは前記シリコンバルク基板２１の平面図、図５２Ｂは図５２Ａ中、線ＡＡ−ＡＡ’に沿った断面図、図５２Ｃは図５２Ａ中、線ＢＢ−ＢＢ’に沿った断面図、図５２Ｄは図５２Ａ中、線Ａ−Ａ’に沿った断面図、図５２Ｅは図５２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【０２１８】
図５２Ａ〜図５２Ｅの工程では、前記開口部４２ＮＯを介してシリコン酸化膜２１ＯＸが、例えばＴＥＯＳを原料とした高密度ＣＶＤ法などにより、前記空隙２１Ｗを充填するように形成される。
【０２１９】
さらに前記シリコンバルク基板２１上の酸化膜２１ＯＸおよびその下のシリコン窒化膜４２Ｎを化学機械研磨およびウェットエッチングにより除去することにより、前記シリコン酸化膜２１ＯＸは、図５２Ｃに示すように先に素子分離絶縁膜２１Ｉが形成されていた空隙を充填するばかりでなく、図５２Ｆに示すようにｐチャネルＤｔ−ＭＯＳトランジスタのソースおよびドレイン領域２１ＳＰ１，２１ＳＰ２，２１ＤＰ１，２１ＤＰ２をも充填する。その結果、先の実施形態で説明したのと同様な構造のＤｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ１，ＰＭＯＳ２を含む構造が前記シリコンバルク基板２１上に得られる。このような化学機械研磨工程およびウェットエッチング工程、さらにこれに引き続き行われるビアコンタクトＶＣ１〜ＶＣ４の形成工程については、説明を省略する。
【０２２０】
本実施形態によるＤｔ−ＭＯＳトランジスタと先の実施形態によるＤｔ−ＭＯＳトランジスタの違いは、前記図５２Ｃの断面において前記コンタクト領域４１Ａｂあるいは２１Ｂｂの下に、当初のｐ型ウェル２１ＰＷあるいは当初のｎ型ウェル２１ＮＷが残っていることである。このような構成であっても、本実施形態では前記空隙２１Ｗを充填するシリコン酸化膜２１ＯＸと前記浅い素子分離領域部分２１Ｉｂが、前記ｐ＋型のコンタクト領域２１Ａｂが前記ｐ型ウェル２１ＰＷを介して、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のｎ＋型ドレイン領域２１ＤＮ２と電気的に接触するのが阻止され、ｐ／ｎ接合に起因する大きな寄生容量の発生が回避される。このことは、他のＤｔ−ＭＯＳトランジスタｎＭＯＳ１，ｐＭＯＳ１，ｐＭＯＳ２においても同様に成立する。
【０２２１】
本実施形態でも素子領域２１Ａ，２１Ｂとコンタクト領域２１Ａａ〜２１Ｂｂの相対的な位置関係は、図３３Ａの工程で使われる単一の露光マスクにより決定されるため、ずれることがなく、また前記素子領域２１Ａ，２１Ｂとコンタクト領域２１Ａａ〜２１Ｂｂは素子分離領域２１Ｉおよび素子分離領域部分２１Ｉａ〜２１Ｉｄにより画成されるため、例えば図４７ＡにおいてマスクＭ３，Ｍ４を使ってイオン注入工程を複数回行っても、前記素子領域２１Ａ，２１Ｂおよびコンタクト領域２１Ａａ〜２１Ｂｂに位置ずれが発生することはない。
【０２２２】
さらに前記コンタクト領域２１Ｉａ〜２１Ｉｄは前記素子領域２１Ａあるいは２１Ｂとｐ／ｎ接合を形成することがないため、接合耐圧は問題になることがなく、前記素子分離領域部分２１Ｉａ〜２１Ｉｄの幅を、設計ルールで素子分離溝に許容される範囲で任意の小さな値、例えば０．１１μｍに設定することができる。
【０２２３】
その結果、本実施形態においてもＤｔ−ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ１，ＰＭＯＳ２の、ゲート電極の延在方向への素子寸法を減少させることが可能となる。
【０２２４】
図示は省略するが、本実施形態においても図６の場合と同様に、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレイン領域２１ＤＮ１の下端は前記絶縁領域２１Ｉ１の上端に接しており、前記ソース領域２１ＳＮ１および前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のドレイン領域２１ＤＮ２の下端は前記絶縁領域２１Ｉ２の上端に接しており、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ２のソース領域２１ＳＮ２の下端は前記絶縁領域２１Ｉ３の上端に接している。
【０２２５】
また図３２Ｄに示すように、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のソース領域２１ＳＰ１の下端は前記絶縁領域２１Ｉ４の上端に接し、前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１のドレイン領域２１ＤＰ１およびｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のドレイン領域２１ＤＰ２の下端は前記絶縁領域２１Ｉ５の上端に接し、さらにｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のソース領域２１ＳＰ２の下端は絶縁領域２１Ｉ６の上端に接している。
【０２２６】
これにより、いずれのＤｔ−ＭＯＳトランジスタにおいても、ソース領域およびドレイン領域に付随する寄生容量が大きく低減され、高速動作が実現される。
【０２２７】
なお上記の説明において「ソース領域」および「ドレイン領域」を構成する拡散領域において、「ソース」，「ドレイン」の機能は、実際に使われる回路では、要求される動作により、逆になる場合もある。
【０２２８】
（第３の実施形態）
以上の説明では、図５３に概略的に示すｎ型Ｄｔ−ＭＯＳトランジスタおよびｐ型Ｄｔ−ＭＯＳトランジスタが二入力ＮＡＮＤ回路を構成する例について説明したが、前記ｎチャネルＤｔ−ＭＯＳトランジスタあるいはｐチャネルＤｔ−ＭＯＳトランジスタは単独でも、様々な電子回路を構成するのに有用である。
【０２２９】
図５３Ａ〜図５３Ｅは、このような単独のｎチャネルＤｔ−ＭＯＳトランジスタおよびｐチャネルＤｔ−ＭＯＳトランジスタの例を示す。ただし図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【０２３０】
本実施形態では、前記素子領域２１Ａに、コンタクト領域２１Ａａにてコンタクトするゲート電極２３Ｇ１Ｎを有するｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１が形成され、前記素子領域２１Ｂに、コンタクト領域２１Ｂａにてコンタクトするゲート電極２３Ｇ２Ｐを有するｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２が形成されるのがわかる。
【０２３１】
その結果、本実施形態では、前記シリコンバルク基板２１上においてｐ型ウェル２１ＰＷを含む素子領域２１Ａとｐ＋型のコンタクト領域２１Ａａとｎ＋型のコンタクト領域２１Ｂａとｎ型ウェルを含む素子領域２１Ｂとが順次並んだ構造が生じる。
【０２３２】
本実施形態においてもｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１およびｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２の、ゲート電極の延在方向への素子寸法を減少させることが可能となる。
【０２３３】
このようなｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１およびｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ１を使って、例えば図５４Ａ〜図５４Ｅに示すＣＭＯＳ素子など、様々な論理回路を構成することができる。
【０２３４】
図５４Ａ〜図５４ＥのＣＭＯＳ素子では、前記コンタクト領域２１Ａａと２１Ｂａの間の素子分離領域２１Ｉ上を延在してビアコンタクト６１ｉｎが形成され、前記ゲート電極２３Ｇ１Ｎを前記コンタクト領域２１Ａａに、また前記ゲート電極２３Ｇ２Ｐを前記コンタクト領域２１Ｂａに接続すると同時に、ゲート電極２３Ｇ１Ｎとゲート電極２３Ｇ２Ｐとを相互に接続する。
【０２３５】
また前記シリコンバルク基板２１上に電源供給パタ―ン６１ＰＷＲ，６１ＧＮＤが形成され、前記電源供給パタ―ン６１ＰＷＲは前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のソース領域に電源電圧ＶｃｃをソースコンタクトＳを介して供給し、前記電源供給パタ―ン６１ＧＮＤは前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のソース領域に接地電圧Ｖｓｓを供給する。
【０２３６】
さらに前記シリコンバルク基板２１上には、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１のドレイン領域にコンタクトＤにてコンタクトし、また前記ｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２のドレイン領域にコンタクトＤにてコンタクトする配線パタ―ン６１ＷＲが形成されている。
【０２３７】
そこで前記ビアコンタクト６１ｉｎに入力信号を供給し、また前記ビアコンタクト６１ｏｕｔから出力信号を取り出すことにより、図５４の素子はＣＭＯＳ素子として動作する。
【０２３８】
なお図５４，５５の構造において断面図は、先に説明したものと同じであり、説明は省略する。
【０２３９】
図５４の素子は、図５５の変形例に示すように前記コンタクト領域２１Ａａとコンタクト領域２１Ｂａを直接に隣接するように形成することにより、前記コンタクト領域２１Ａａおよび２１Ｂａにシリサイドを形成することはできないが、また前記コンタクト領域２１Ａａおよび２１Ｂａが直接に接することに伴うｐ／ｎ接合により寄生容量が発生する問題はあるが、前記ｎチャネルＤｔ−ＭＯＳトランジスタＮＭＯＳ１とｐチャネルＤｔ−ＭＯＳトランジスタＰＭＯＳ２を合わせた全体の素子面積をさらに減少させることができる。
【０２４０】
（第４の実施形態）
図５６は、第４の実施形態によるＳＲＡＭ（スタティックランダムアクセスメモリ）７０の１メモリセルの等価回路図を示す。
【０２４１】
図５６を参照するに、ＳＲＡＭ７０は電源電圧Ｖｄｄと電源電圧Ｖｓｓの間にノードＮ１において直列接続されたｎチャネルＭＯＳトランジスタＴｒ１およびｐチャネルＭＯＳトランジスタＴｒ３よりなる第１のＣＭＯＳインバータと、前記電源電圧Ｖｄｄと電源電圧Ｖｓｓの間にノードＮ２において直列接続されたｎチャネルＭＯＳトランジスタＴｒ６とｐチャネルＭＯＳトランジスタＴｒ４よりなる第２のＣＭＯＳインバータとがフリップフロップ回路を構成し、前記ノードＮ１はワードラインＷＬにより駆動されるｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２よりなるトランスファトランジスタによりビットライン／ＢＬに、また前記ノードＮ２は同じワードラインＷＬにより駆動されるｎチャネルＤｔ−ＭＯＳトランスファトランジスタＴｒ５によりビットラインＢＬに接続されている。前記トランジスタＴｒ１〜Ｔｒ６は全て、共通のシリコンバルク基板７１上に形成されている。
【０２４２】
図５７は、前記１メモリセル分のＳＲＡＭのレイアウトを示す平面図である。
【０２４３】
図５７を参照するに、シリコンバルク基板７１の表面には帯状に互いに平行に延在するＳＴＩ型の素子分離領域ＳＴＩ１〜ＳＴＩ３が形成されており、前記ｎチャネルＭＯＳトランジスタＴｒ１およびｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２は、前記素子分離領域ＳＴＩ１とＳＴＩ２の間の活性領域ＡＣ１に形成されている。また前記ｎチャネルＭＯＳトランジスタＴｒ６およびｎチャネルＤｔ−ＭＯＳトランジスタＴｒ５は、前記素子分離領域ＳＴＩ１とＳＴＩ３の間の活性領域ＡＣ２に形成されている。前記活性領域ＡＣ１およびＡＣ２においては、前記シリコンバルク基板７１の表面が露出している。
【０２４４】
さらに前記素子分離領域ＳＴＩ１中には前記ｐチャネルＭＯＳトランジスタＴｒ３およびＴｒ４がそれぞれ形成される同様な活性領域ＡＣ３およびＡＣ４が画成されており、前記トランジスタＴｒ１のゲート電極と前記Ｔｒ３のゲート電極Ｇ１は、共通に前記ｐチャネルＭＯＳトランジスタＴｒ４のソース領域にビアコンタクトＳＣ１により接続され、同様に前記トランジスタＴｒ６のゲート電極と前記Ｔｒ４のゲート電極Ｇ２は、共通に前記ｐチャネルＭＯＳトランジスタＴｒ３のソース領域にビアコンタクトＳＣ２により接続されている。また前記トランジスタＴｒ１のソース領域には電源電圧Ｖｓｓが供給される電源コンタクトＶｓｓ１が形成され、前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２のドレイン領域は、ビットラインコンタクトＢＬＣ１により前記ビットラインＢＬに接続されている。同様に前記トランジスタＴｒ６のソース領域には電源電圧Ｖｓｓが供給される電源コンタクトＶｓｓ２が形成され、前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２のドレイン領域は、ビットラインコンタクトＢＬＣ２により前記ビットライン／ＢＬに接続されている。
【０２４５】
さらに前記活性領域ＡＣ１においては前記ビットラインコンタクトＢＬＣ１と電源コンタクトＶｓｓ１の間に中間コンタクトＮＣ１が、前記ｎチャネルＭＯＳトランジスタＴｒ１のドレイン領域および前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２のソース領域に対応して形成され、前記中間コンタクトＮＣ１は前記ビアコンタクトＳＣ２に配線Ｌ１により接続されている。
【０２４６】
同様に前記活性領域ＡＣ２においては前記ビットラインコンタクトＢＬＣ２と電源コンタクトＶｓｓ２の間に中間コンタクトＮＣ２が、前記ｎチャネルＭＯＳトランジスタＴｒ６のドレイン領域および前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ５のソース領域に対応して形成され、前記中間コンタクトＮＣ１は前記ビアコンタクトＳＣ２に配線Ｌ２により接続されている。
【０２４７】
前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２ではゲート電極Ｇ３が、前記素子分離領域ＳＴＩ２に形成されたコンタクト領域ＣＴ１に前記素子分離領域ＳＴＩ２の一部上を超えて延在し、ビアコンタクト７０ＶＣ１においてコンタクトされる。同様に前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ５ではゲート電極Ｇ４が、前記素子分離領域ＳＴＩ３に形成されたコンタクト領域ＣＴ２に前記素子分離領域ＳＴＩ３の一部上を超えて延在し、ビアコンタクト７０ＶＣ２においてコンタクトされる。
【０２４８】
図７の平面図よりわかるように、本実施形態では前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２およびＴｒ５を、先の第１の実施形態あるいは第２の実施形態で説明したＤｔ−ＭＯＳトランジスタにより構成している。これにより、前記Ｄｔ−ＭＯＳトランジスタＴｒ２およびＴｒ５のゲート電極Ｇ３あるいはＧ４の延在方向への寸法を縮小でき、素子面積の増大を軽減できる。
【０２４９】
また本実施形態では、図７よりわかるようにｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２とｎチャネルＭＯＳトランジスタＴｒ１とが、同一の活性領域ＡＣ１中に互いに隣接して、それぞれのドレイン領域とソース領域とを共有して形成されている。同様に本実施形態では、図７よりわかるようにｎチャネルＤｔ−ＭＯＳトランジスタＴｒ５とｎチャネルＭＯＳトランジスタＴｒ６とが、同一の活性領域ＡＣ２中に互いに隣接して、それぞれのドレイン領域とソース領域とを共有して形成されている。その結果、これら互いに隣接したトランジスタの間に素子分離領域が形成されることがなく、前記ＳＲＡＭ７０のセル当たりの寸法を、前記ｎチャネルＭＯＳトランジスタＴｒ１あるいはＴｒ２のゲート長方向にも縮小することができる。
【０２５０】
図７のレイアウトを有するＳＲＡＭでは、このようにｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２が図２に示すようなダイナミックスレッショルド動作をした場合、前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ２のボディ領域に生じる電圧の変化が前記ｎチャネルトランジスタＴｒ１のチャネル領域にも生じ、その結果、ｎチャネルＭＯＳトランジスタＴｒ１はＤｔ−ＭＯＳトランジスタの構成は有さないにもかかわらず、同様なダイナミックスレッショルド動作を行う。同様にｎチャネルＤｔ−ＭＯＳトランジスタＴｒ５が図２に示すようなダイナミックスレッショルド動作をした場合、前記ｎチャネルＤｔ−ＭＯＳトランジスタＴｒ５のボディ領域に生じる電圧の変化が前記ｎチャネルトランジスタＴｒ６のチャネル領域にも生じ、その結果、ｎチャネルＭＯＳトランジスタＴｒ６はＤｔ−ＭＯＳトランジスタの構成は有さないにもかかわらず、同様なダイナミックスレッショルド動作を行う。
【０２５１】
図５８Ａ，図５８Ｂは、前記ＳＲＡＭ７０のビットラインＢＬに得られる読み出し電流Ｉreadと電源電圧Ｖｄｄの関係を示すグラフである。ただし図５８Ｂは図５８Ａの一部を、読み出し電流Ｉreadを対数スケールで表示することで拡大して示している。
【０２５２】
図５８Ａ，図５８Ｂを参照するに、本実施形態によるＳＲＡＭ７０は、このようなダイナミックスレッショルドトランジスタを使わなかった場合に比べ、読み出し電流Ｉreadが、電源電圧Ｖｄｄが０．５Ｖの場合、約７倍にまで増大していることがわかる。
【０２５３】
またこのように前記ＳＲＡＭ７０ではＤｔ−ＭＯＳトランジスタＴｒ２，Ｔｒ５を使うことにより読み出し電流Ｉreadが増加する結果、ビットラインＢＬへの読み出し電流とビットライン／ＢＬへの読み出し電流の差を低減することが可能である。
【０２５４】
なお以上の各実施形態において、ｐ型の導電型のｎ型の導電型を入れ替えてもよい。
【０２５５】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
シリコン基板と、
前記シリコン基板に形成された素子分離領域と、
前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域と前記第１の導電型と逆の第２の導電型のコンタクト領域と、
前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第1の部分上にまで延在するゲート電極と、
前記第１のウェル中であって前記ゲート電極の第１の側に形成された、前記第１の導電型とは逆の第２の導電型のソース拡散領域と、
前記第１のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第２の側に形成された前記第２の導電型のドレイン拡散領域と、
前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、
前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、
前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、
を含み、
前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって前記ゲート電極の下に形成され、
前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、
前記第１および第２の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、
前記第１および第２の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1の部分を除き、前記第１のウェルの下端よりも深い位置に到達しており、
前記第1の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に接していることを特徴とする半導体装置。
(付記２)
前記第１および第２の絶縁領域は、前記第1の部分の下を前記コンタクト領域まで延在し、前記第1の部分の下端は、前記第１および第２の絶縁領域の上端に接することを特徴とする付記１記載の半導体装置。
（付記３）
前記第１のウェルの下には、第２の導電型を有する第２のウェルが形成されており、前記第１および第２の絶縁領域の下端は前記第２のウェルと接していることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記素子分離領域部分は、前記ゲート電極の延在方向に０．１１μｍの幅を有することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成された、ｐ型の第１のウェルよりなる第１の素子領域とｎ型の第２のウェルよりなる第２の素子領域と、
前記シリコン基板に、前記第１の素子領域に隣接して画成されたｐ型の第１のコンタクト領域と、
前記シリコン基板に、前記第２の素子領域に隣接して画成されたｎ型の第２のコンタクト領域と、
前記シリコン基板上に第１のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域との間に位置する第１の部分にまで延在する第１のゲート電極と、
前記シリコン基板上に第２のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第２のコンタクト領域との間に位置する第２の部分にまで延在する第２のゲート電極と、
前記第１のウェル中であって前記第１のゲート電極の一方の側に形成されｎ型の第１のソース拡散領域と、
前記第１のウェル中であって前記第１のゲート電極に対し前記第１のソース拡散領域と反対の側に形成されたｎ型の第１のドレイン拡散領域と、
前記第２のウェル中であって前記第２のゲート電極の一方の側に形成されたｐ型の第２のソース拡散領域と、
前記第２のウェル中であって前記第２のゲート電極に対し前記第１のソース拡散領域と反対の側に形成されたｐ型の第２のドレイン拡散領域と、
前記シリコン基板中であって前記第１のソース拡散領域の下に、前記第１のソース拡散領域の下端部に接して形成された第１の絶縁領域と、
前記シリコン基板中であって前記第１のドレイン拡散領域の下に、前記第１のドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、
前記シリコン基板中であって前記第２のソース拡散領域の下に、前記第２のソース拡散領域の下端部に接して形成された第３の絶縁領域と、
前記シリコン基板中であって前記第２のドレイン拡散領域の下に、前記第２のドレイン拡散領域の下端部に接して形成された第４の絶縁領域と、
を含み、
前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって、前記第１のゲート電極の下に形成され、
前記第２のウェルは、前記第３の絶縁領域と前記第４の絶縁領域の間であって、前記第２のゲート電極の下に形成し、
前記第１のウェルは前記第１の部分の下を介して前記第１のコンタクト領域に電気的に接続され、
前記第２のウェルは前記第２の部分の下を介して前記第２のコンタクト領域に電気的に接続され、
前記第１および第２の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、
前記第３および第４の絶縁領域の上端は前記第２のウェルの下端よりも浅い位置にあり、
前記第１および第２の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、
前記第３および第４の絶縁領域の下端は前記第２のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第１および第２の部分を除き、前記第１〜第４の絶縁領域の下端よりも深い位置に到達しており、
前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、
前記第２の部分は、前記第２のウェルの下端よりも浅い位置において前記第２および第４の絶縁領域に連続しており、
前記第１のゲート電極と前記第２のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第１のゲート電極を前記第１のコンタクト領域に、また前記第２のゲート電極を前記第２のコンタクト領域に、電気的に接続することを特徴とする半導体装置。
（付記７）
前記第１および第２の絶縁領域は、前記第１の部分の下を前記第１のコンタクト領域まで延在し、前第１の部分の下端は、前記第１および第２の絶縁領域の上端に接し、前記第３および第４の絶縁領域は、前記第２の部分の下を前記第２のコンタクト領域まで延在し、前記第２の部分の下端は、前記第３および第４の絶縁領域の上端に接することを特徴とする付記６記載の半導体装置。
（付記８）
前記第１のウェルの下には、ｎ型の第３のウェルが形成されており、前記第２のウェルの下には、ｐ型の第１のウェルが形成されており、前記第１および第２の絶縁領域の下端は前記第３のウェルの上端と接し、前記第３および第４の絶縁領域の下端は前記第４のウェルの上端と接していることを特徴とする付記６または７記載の半導体装置。
（付記９）
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする請求項６〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成されたｐ型の第１のウェルよりなる第１の素子領域とｎ型の第２のウェルよりなる第２の素子領域と、
前記シリコン基板に、前記第１の素子領域に隣接して、また相互にも隣接して画成されたｐ型の第１および第２のコンタクト領域と、
前記シリコン基板に、前記第２の素子領域に隣接して、また相互にも隣接して画成されたｎ型の第３および第４のコンタクト領域と、
前記第１の素子領域中に形成された第１および第２のｎチャネルＭＯＳトランジスタと、
前記素子領域中に形成された第１および第２のｐチャネルＭＯＳトランジスタと、を含み、
前記第１のｎチャネルＭＯＳトランジスタは、前記シリコン基板上を第１のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域の間の第１の部分上にまで延在する第１のゲート電極と、前記第１のウェル中であって、前記第１のゲート電極の第１の側に形成された第１のｎ型拡散領域と、前記第１のゲート電極に対し前記第１のｎ型拡散領域と反対の第２の側に形成された第２のｎ型拡散領域とを、ソースまたはドレイン拡散領域として有し、
前記第２のｎチャネルＭＯＳトランジスタは、前記シリコン基板上を第２のゲート絶縁膜を介して、前記第１の素子領域から、前記素子分離領域のうち前記第１の素子領域と前記第２のコンタクト領域の間の第２の部分にまで、前記第１のゲート電極に平行に延在する第２のゲート電極と、前記第１のウェル中であって前記第２のゲート電極の前記第１の側に形成された第３のｎ型拡散領域と、前記第１のゲート電極に対し前記第２の側に形成された第４のｎ型拡散領域とを、ソースまたはドレイン領域として有し、
前記第１のｐチャネルＭＯＳトランジスタは、前記シリコン基板上を第３のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第３のコンタクト領域の間の第３の部分にまで延在する第３のゲート電極と、前記第２のウェル中であって前記第３のゲート電極の第１の側に形成された第１のｐ型拡散領域と、前記第３のゲート電極に対し前記第１のｐ型拡散領域と反対の第２の側に形成された第２のｐ型拡散領域とを、ソースまたはドレイン領域として有し、
前記第２のｐチャネルＭＯＳトランジスタは、前記シリコン基板上を第４のゲート絶縁膜を介して、前記第２の素子領域から、前記素子分離領域のうち前記第２の素子領域と前記第４のコンタクト領域の間の第４の素子領域部分にまで前記第３のゲート電極に平行に延在する第４のゲート電極と、前記第２のウェル中であって、前記第４のゲート電極の前記第１の側に形成された第３のｐ型拡散領域と、前記第４のゲート電極に対し前記第２の側に形成された第４のｐ型拡散領域とを、ソースまたはドレイン領域として有し、
前記第２のｎ型拡散領域と前記第３のｎ型拡散領域とは、前記第１のウェル中に形成された同一の拡散領域より構成されており、
前記第２のｐ型拡散領域と前記第３のｐ型拡散領域とは、前記第２のウェル中に形成された同一の拡散領域により構成されており、
前記第１の素子領域中、前記第１〜第４のｎ型拡散領域の下には、それぞれの拡散領域の下端部に接して第１〜第４の絶縁領域がそれぞれ形成されており、
前記第２の素子領域中、前記第１〜第４のｐ型拡散領域の下には、それぞれの拡散領域の下端部に接して第５〜第８の絶縁領域がそれぞれ形成されており、
前記第２の絶縁領域と前記第３の絶縁領域とは、同一の絶縁領域より構成されており、
前記第５の絶縁領域と前記第７の絶縁領域とは、同一の絶縁領域より構成されており、
前記第１の絶縁領域と前記第２の絶縁領域の間には、前記第１のゲート電極の下を前記第１のゲート電極に沿って、前記第１のｎチャネルＭＯＳトランジスタのボディを構成するｐ型の第１のボディ領域が、前記第１のウェルの一部として、前記第１の部分の下を延在して、前記第１のコンタクト領域に電気的に接続されており、
前記第３の絶縁領域と前記第４の絶縁領域の間には、前記第２のゲート電極の下を前記第２のゲート電極に沿って、前記第２のｎチャネルＭＯＳトランジスタのボディを構成するｐ型の第２のボディ領域が、前記第２のウェルの一部として、前記第２の部分の下を延在して、前記第２のコンタクト領域に電気的に接続されており、
前記第５の絶縁領域と前記第６の絶縁領域の間には、前記第３のゲート電極の下を前記第３のゲート電極に沿って、前記第１のｐチャネルＭＯＳトランジスタのボディを構成するｎ型の第３のボディ領域が、前記第２のウェルの一部として、前記第３の部分の下を延在して、前記第３のコンタクト領域に電気的に接続されており、
前記第７の絶縁領域と前記第８の絶縁領域の間には、前記第４のゲート電極の下を前記第４のゲート電極に沿って、前記第２のｐチャネルＭＯＳトランジスタのボディを構成するｎ型の第４のボディ領域が、前記第２のウェルの一部として前記第４の部分の下を延在して、前記第４のゲート電極に電気的に接続されており、
前記第１のゲート電極は、前記第１のコンタクト領域において前記第１のボディ領域に電気的に接続されており、
前記第２のゲート電極は、前記第２のコンタクト領域において前記第２のボディ領域に電気的に接続されており、
前記第３のゲート電極は、前記第３のコンタクト領域において前記第３のボディ領域に電気的に接続されており、
前記第４のゲート電極は、前記第４のコンタクト領域において前記第４のボディ領域に電気的に接続されており、
前記第１〜第４の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、
前記第５〜第８の絶縁領域の上端は前記第２のウェルの下端よりも浅い位置にあり、
前記第１〜第４の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、
前記第５〜第８の絶縁領域の下端は前記第２のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第１〜第４の部分を除き、前記第１〜第８の絶縁領域の下端よりも深い位置に到達しており、
前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、
前記第２の部分は、前記第１のウェルの下端よりも浅い位置において前記第２および第４の絶縁領域に連続しており、
前記第３の部分は、前記第２のウェルの下端よりも浅い位置において前記第５および第６の絶縁領域に連続しており、
前記第４の部分は、前記第２のウェルの下端よりも浅い位置において前記第７および第８の絶縁領域に連続しており、
前記シリコン基板上には、少なくとも前記第１および第４のｎ型拡散領域にコンタクトし、また少なくとも前記第１および第４のｐ型拡散領域にコンタクトする配線が形成されていることを特徴とする半導体集積回路装置。
（付記１１）
前記第１および第２の絶縁領域は、前記第１の部分の下を前記第１のコンタクト領域まで延在し、前第１の記素子領域部分の下端は、前記第１および第２の絶縁領域の上端に接し、前記第３および第４の絶縁領域は、前記第２の部分の下を前記第２のコンタクト領域まで延在し、前記第２の部分の下端は、前記第３および第４の絶縁領域の上端に接し、前記第５および第６の絶縁領域は、前記第３の部分の下を前記第３のコンタクト領域まで延在し、前記第３の部分の下端は、前記第５および第６の絶縁領域の上端に接し、前記第７および第８の絶縁領域は、前記第４の域部分の下を前記第４のコンタクト領域まで延在し、前記第４の素子領域部分の下端は、前記第７および第８の絶縁領域の上端に接することを特徴とする付記１０記載の半導体集積回路装置。
（付記１２）
前記配線は、前記第４のｎ型拡散領域を接地する接地パタ―ンと、前記第１および第４のｐ型拡散領域に電源電圧をそれぞれ供給する第１および第２の電源パタ―ンと、前記第１のｎ型拡散領域を前記第２および第３のｐ型拡散領域に接続する接続パタ―ンを含み、前記半導体集積回路装置は二入力ＮＡＮＤ装置であることを特徴とする付記１０記載の半導体集積回路装置。
（付記１３）
第１のノードにおいて直列接続された第１の導電型のチャネルを形成する第１のＭＯＳトランジスタと前記第１の導電型とは逆の第２の導電型のチャネルを形成する第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
第２のノードにおいて直列接続された前記第２の導電型のチャネルを形成する第３のＭＯＳトランジスタと前記第１のチャネル導電型を有する第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を構成する第２のＣＭＯＳインバータと、
第１のビット線と前記第１のノードの間に接続され、またワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
第２のビット線と前記第２のノードの間に接続され、また前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、を備えたＳＲＡＭであって、
前記第１のＭＯＳトランジスタ，前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタ，前記第４のＭＯＳトランジスタ、前記第１のトランスファトランジスタ、および前記第２のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、
前記シリコン基板には素子分離領域により、前記第１のＭＯＳトランジスタおよび前記第１のトランスファトランジスタのための第１の素子領域と、前記第２のＭＯＳトランジスタのための第２の素子領域と、前記第３のＭＯＳトランジスタのための第３の素子領域と、前記第４のＭＯＳトランジスタおよび前記第２のトランスファトランジスタのための第４の素子領域と、が画成されており、さらに前記第１の素子領域に隣接して第１の前記第２の導電型の第１のコンタクト領域が、また前記第４の素子領域に隣接して前記第２の導電型の第２のコンタクト領域が、それぞれ画成されており、
前記第１の素子領域は前記第１の導電型の第１のウェルにより構成され、
前記第２の素子領域は前記第１の導電型の第２のウェルにより構成され、
前記第１のトランスファトランジスタは、
前記シリコン基板上に第１のゲート絶縁膜を介して、前記第１の素子領域から前記素子分離領域のうち前記第１の素子領域と前記第１のコンタクト領域との間に位置する第１の部分上を延在する第１のゲート電極と、
前記第１のウェル中であって、前記第１のゲート電極の一方の側に形成され前記第１の導電型を有する第１のソース拡散領域と、
前記第１のウェル中であって、前記第１のゲート電極に対し前記第１のソース拡散領域と反対の側に形成された前記第１の導電型を有する第１のドレイン拡散領域と、
前記シリコン基板中、前記第１のソース拡散領域の下に、前記第１のソース拡散領域の下端部に接して形成された第１の絶縁領域と、
前記シリコン基板中、前記第１のドレイン拡散領域の下に、前記第１のドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、
を含み、
前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって、前記第１のゲート電極の下に形成され、
前記第１のウェルは前記第１の部分の下を延在して前記第１のコンタクト領域に電気的に接続され、
前記第２のトランスファトランジスタは、
前記シリコン基板上に第２のゲート絶縁膜を介して、前記第４の素子領域から、前記素子分離領域のうち前記第４の素子領域と前記第２のコンタクト領域との間に位置する第２の部分上にまで延在する第２のゲート電極と、
前記第２のウェル中であって前記第２のゲート電極の一方の側に形成され前記第１の導電型の第２のソース拡散領域と、
前記第２のウェル中であって前記第２のゲート電極に対し前記第２のソース拡散領域と反対の側に形成された前記第１の導電型の第２のドレイン拡散領域と、
前記シリコン基板中であって、前記第２のソース拡散領域の下に、前記第２のソース拡散領域の下端部に接して形成された第３の絶縁領域と、
前記シリコン基板中であって前記第２のドレイン拡散領域の下に、前記第２のドレイン拡散領域の下端部に接して形成された第４の絶縁領域と、
を含み、
前記第１のウェルは、前記第１の絶縁領域と前記第２の絶縁領域の間であって前記第１のゲート電極の下に形成され、
前記第２のウェルは、前記第３の絶縁領域と前記第４の絶縁領域の間であって前記第２のゲート電極の下に形成され、
前記第１のウェルは前記第１の部分の下を延在して前記第１のコンタクト領域に電気的に接続され、
前記第２のウェルは前記第２の部分の下を延在して前記第２のコンタクト領域に電気的に接続され、
前記第１および第２の絶縁領域の上端は前記第１のウェルの下端よりも浅い位置にあり、
前記第３および第４の絶縁領域の上端は前記第２のウェルの下端よりも浅い位置にあり、
前記第１および第２の絶縁領域の下端は前記第１のウェルの下端よりも深い位置にあり、
前記第３および第４の絶縁領域の下端は前記第２のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第１および第２の部分を除き、前記第１〜第４の絶縁領域の下端よりも深い位置に到達しており、
前記第１の部分は、前記第１のウェルの下端よりも浅い位置において前記第１および第２の絶縁領域に連続しており、
前記第２の部分は、前記第２のウェルの下端よりも浅い位置において前記第２および第４の絶縁領域に連続していることを特徴とする、ＳＲＡＭ。
（付記１４）
前記第１および第２の絶縁領域は、前記第１の部分の下を前記第１のコンタクト領域まで延在し、前第１の部分の下端は、前記第１および第２の絶縁領域の上端に接し、前記第３および第４の絶縁領域は、前記第２の部分の下を前記第２のコンタクト領域まで延在し、前記第２の部分の下端は、前記第３および第４の絶縁領域の上端に接することを特徴とする付記１３記載のＳＲＡＭ。
（付記１５）
前記第１のＭＯＳトランジスタは、前記シリコン基板上を第３のゲート絶縁膜を介して、前記第１の素子領域から前記第２の素子領域へと延在する第３のゲート電極と、前記第１のウェル中であって前記第３のゲート電極の一方の側に形成され前記第１の導電型を有する第３のソース拡散領域と、前記第１のウェル中であって前記第３のゲート電極に対し前記第３のソース拡散領域と反対の側に形成された前記第１の導電型を有する第３のドレイン拡散領域と、を有し、前記第１のドレイン拡散領域と前記第３のソース拡散領域とは、同一の拡散領域により形成されており、前記第２のＭＯＳトランジスタは、前記シリコン基板上を第４のゲート絶縁膜を介して、前記第４の素子領域から前記第３の素子領域へと延在する第４のゲート電極と、前記第２のウェル中であって、前記第４のゲート電極の一方の側に形成され前記第１の導電型を有する第４のソース拡散領域と、前記第１のウェル中であって、前記第４のゲート電極に対し前記第４のソース拡散領域と反対の側に形成された前記第１の導電型を有する第４のドレイン拡散領域と、を有し、前記第２のドレイン拡散領域と前記第４のソース拡散領域とは、同一の拡散領域により形成されていることを特徴とする付記１４記載のＳＲＡＭ。
（付記１６）
シリコン基板の表面に、ＭＯＳトランジスタのボディ領域に対応する部分の両側に第１のトレンチを形成する工程と、
前記第１のトレンチの下部をＳｉＧｅ混晶層のエピタキシャル層により、また前記第１のトレンチのうち、前記ＳｉＧｅ混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、
前記シリコン基板表面に、形成しようとするＤｔ−ＭＯＳトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第１および第２のマスクパターンを形成する工程と、
前記第１および第２のマスクパターンの間をレジストパターンにより保護する工程と、
前記第１および第２のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第１のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板に対して前記第１および第２のマスクパタ―ンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第１のトレンチよりも浅い第２のトレンチを、前記ＳｉＧｅ混晶層の上端を露出するように形成する工程と同時に、前記第１のトレンチの深さを、前記第１のトレンチの下端が前記しＳｉＧｅ混晶層の下端よりも深くなるように増加させる工程と、
前記第１のトレンチを介して前記ＳｉＧｅ混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記ＳｉＧｅ混晶層が形成されていた部分に空隙を形成する工程と、
前記空隙をシリコン酸化膜で充填する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するＳＴＩ型の素子分離領域を前記シリコン酸化膜により形成する工程と、
前記素子領域に第１の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第１の導電型にドープする工程と、
前記素子領域上にゲート電極パタ―ンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第２の導電型の不純物元素を導入し、ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第１の導電型の不純物を導入し、前記コンタクト領域を前記第１の導電型にドープする工程と、
を含むことを特徴とするＤｔ−ＭＯＳトランジスタの製造方法。
（付記１７）
シリコン基板表面に、ＭＯＳトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第１および第２のハードマスクパタ―ンを形成する工程と、
前記シリコン基板表面のうち、前記第１および第２のハードマスクパターンの間をレジストパターンで保護する工程と、
前記シリコン基板を、前記第１および第２のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第１のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板を前記第１および第２のハードマスクパタ―ンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第２のトレンチを、前記第１のトレンチよりも浅く形成する工程と、
前記第１および第２のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、
前記素子領域中に第１の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第１のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第１の導電型にドープし、第１の導電型のウェルを形成する工程と、
前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、
前記ゲート電極の上面および側壁面を第３のハードマスクとなる膜により覆う工程と、
前記シリコン基板を、前記第３のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第３のトレンチを形成する工程と、
前記第３のトレンチの下部から、前記素子分離領域のうち、前記第２のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、ＳｉＧｅ混晶層のエピタキシャル層により充填し、さらに前記ＳｉＧｅ混晶層の上においてシリコンエピタキシャル層を充填する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第２の導電型の不純物元素を導入し、ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第１の導電型の不純物を導入し、前記コンタクト領域を前記第１の導電型にドープする工程と、
前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記ＳｉＧｅ混晶層をエッチングにより除去することにより、前記シリコン基板中に前記ＳｉＧｅ混晶層に対応して空隙を形成する工程と、
前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、
を含むことを特徴とするＤｔ−ＭＯＳトランジスタの製造方法。
（付記１８）
前記第３のトレンチは、下端が前記第１のトレンチの深さを超えないように形成されることを特徴とする付記１６記載のＤｔ−ＭＯＳトランジスタの製造方法。
【符号の説明】
【０２５６】
２１  シリコンバルク基板
２１Ａ，２１Ｂ  素子領域
２１Ａａ，２１Ａｂ，２１Ｂａ，２１Ｂｂ  コンタクト領域
２１ＢＹ１，２１ＢＹ２，２１ＢＹ３，２１ＢＹ４  ボディ領域
２１ＤＮ１，２１ＳＮ１，２１ＤＮ２，２１ＳＮ２  ｎ型拡散領域
２１ＳＰ１，２１ＳＰ１，２１ＤＰ２，２１ＳＰ２  ｐ型拡散領域
２１Ｎ＋１，２１Ｎ＋２，２１Ｐ＋１，２１Ｐ＋２  ｎ型およびｐ型高濃度オーミック領域
２１Ｇ１，２１Ｇ２，２１Ｇ１Ａ，２１Ｇ１Ｂ，２１Ｇ２Ａ，２１Ｇ２Ｂ  ポリシリコンパタ―ン
２１ＤＮＷ  深いＮウェル
２１Ｉ  素子分離領域
２１Ｉ１〜２１Ｉ１０  絶縁領域
２１Ｉａ〜２１Ｉｄ  素子分離領域部分
２１Ｏｘ１〜２１Ｏｘ４  ゲート絶縁膜
２１ＰＷ，２１ＮＷ  ＰウェルおよびＮウェル
２１ＥＳ  単結晶シリコンエピタキシャル層
２１ＳＧ  ＳｉＧｅ混晶層
２１ＳＷ  外側側壁絶縁膜
２１Ｔ，２１ＴＸ，２１Ｕ，２１Ｖ  トレンチ
２１Ｗ  空隙
２１ｓｅ１〜２１ｄｅ２  ソース／ドレインエクステンション領域
２３Ｇ１Ｎ，２１Ｇ２Ｎ  ｎ型ポリシリコンゲート電極
２３Ｇ１Ｐ，２１Ｇ２Ｐ  ｐ型ポリシリコンゲート電極
２５  シリサイド
４１Ｎ  シリコン窒化膜
４２ＮＯ  開口部
ＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ１，ＰＭＯＳ２  Ｄｔ−ＭＯＳトランジスタ
ＮＶＴ１，ＮＶＴ２，ＰＶＴ１，ＰＶＴ２  チャネルドープ領域
ＰＷ１，ＰＷ２，ＧＤ１，ＷＰ，Ｌ１，Ｌ２  配線パタ―ン
ＶＣ１〜ＶＣ１１  ビアコンタクト
【図１】
0005531848.tif 000002
【図２】
0005531848.tif 000003
【図３】
0005531848.tif 000004
【図４】
0005531848.tif 000005
【図５】
0005531848.tif 000006
【図６】
0005531848.tif 000007
【図７】
0005531848.tif 000008
【図１４】
0005531848.tif 000009
【図１５Ａ】
0005531848.tif 000010
【図１５Ｂ】
0005531848.tif 000011
【図１８Ａ】
0005531848.tif 000012
【図１８Ｂ】
0005531848.tif 000013
【図１８Ｃ】
0005531848.tif 000014
【図１８Ｄ】
0005531848.tif 000015
【図１９Ａ】
0005531848.tif 000016
【図１９Ｂ】
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【図１９Ｃ】
0005531848.tif 000018
【図１９Ｄ】
0005531848.tif 000019
【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
0005531848.tif 000022
【図２０Ｄ】
0005531848.tif 000023
【図２１Ａ】
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【図２１Ｂ】
0005531848.tif 000025
【図２１Ｃ】
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【図２１Ｄ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
0005531848.tif 000037
【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
0005531848.tif 000041
【図２４Ｅ】
0005531848.tif 000042
【図２５Ａ】
0005531848.tif 000043
【図２５Ｂ】
0005531848.tif 000044
【図２５Ｃ】
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【図２５Ｄ】
0005531848.tif 000046
【図２５Ｅ】
0005531848.tif 000047
【図２６Ａ】
0005531848.tif 000048
【図２６Ｂ】
0005531848.tif 000049
【図２６Ｃ】
0005531848.tif 000050
【図２６Ｄ】
0005531848.tif 000051
【図２６Ｅ】
0005531848.tif 000052
【図２７Ａ】
0005531848.tif 000053
【図２７Ｂ】
0005531848.tif 000054
【図２７Ｃ】
0005531848.tif 000055
【図２７Ｄ】
0005531848.tif 000056
【図２７Ｅ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２８Ｄ】
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【図２８Ｅ】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図２９Ｄ】
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【図２９Ｅ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３０Ｄ】
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【図３０Ｅ】
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【図３１Ａ】
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【図３１Ｄ】
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【図３２Ａ】
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【図３２Ｄ】
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【図３３Ａ】
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【図３３Ｂ】
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【図３３Ｃ】
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【図３３Ｄ】
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【図３３Ｅ】
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【図３４Ａ】
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【図３４Ｂ】
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【図３４Ｃ】
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【図３４Ｄ】
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【図３４Ｅ】
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【図３５Ａ】
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【図３５Ｂ】
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【図３５Ｃ】
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【図３５Ｄ】
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【図３５Ｅ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３６Ｃ】
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【図３６Ｄ】
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【図３６Ｅ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３７Ｃ】
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【図３７Ｄ】
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【図３７Ｅ】
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【図３８Ａ】
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【図３８Ｂ】
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【図３８Ｃ】
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【図３８Ｄ】
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【図３８Ｅ】
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【図３９Ａ】
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【図３９Ｂ】
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【図３９Ｃ】
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【図３９Ｄ】
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【図３９Ｅ】
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【図４０Ａ】
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【図４０Ｂ】
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【図４０Ｃ】
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【図４０Ｄ】
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【図４０Ｅ】
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【図４１Ａ】
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【図４１Ｂ】
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【図４１Ｃ】
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【図４１Ｄ】
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【図４１Ｅ】
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【図４２Ａ】
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【図４２Ｂ】
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【図４２Ｃ】
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【図４２Ｄ】
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【図４２Ｅ】
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【図４３Ａ】
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【図４３Ｂ】
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【図４３Ｃ】
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【図４３Ｄ】
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【図４３Ｅ】
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【図４４Ａ】
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【図４４Ｂ】
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【図４４Ｃ】
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【図４４Ｄ】
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【図４４Ｅ】
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【図４５Ａ】
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【図４５Ｂ】
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【図４５Ｃ】
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【図４５Ｄ】
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【図４５Ｅ】
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【図４６Ａ】
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【図４６Ｂ】
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【図４６Ｃ】
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【図４６Ｄ】
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【図４６Ｅ】
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【図４７Ｃ】
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【図４７Ｅ】
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【図４８Ｅ】
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【図４９Ａ】
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【図４９Ｆ】
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【図５０Ａ】
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【図５０Ｆ】
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【図５１Ａ】
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【図５１Ｆ】
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【図５２Ａ】
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【図５２Ｅ】
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【図５３Ａ】
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【図５３Ｄ】
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【図５４】
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【図５５】
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【図５６】
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【図５８Ａ】
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【図５８Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図３１Ｂ】
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【図３１Ｃ】
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【図３１Ｅ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３２Ｅ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４７Ｄ】
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【図４８Ａ】
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【図４８Ｂ】
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【図４８Ｃ】
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【図４８Ｄ】
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【図４９Ｂ】
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【図４９Ｃ】
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【図４９Ｄ】
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【図４９Ｅ】
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【図５０Ｂ】
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【図５０Ｃ】
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【図５０Ｄ】
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【図５１Ｂ】
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【図５１Ｃ】
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【図５１Ｄ】
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【図５２Ｂ】
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【図５２Ｃ】
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【図５２Ｄ】
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【図５２Ｆ】
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【図５３Ｂ】
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【図５３Ｃ】
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【図５３Ｅ】
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【図５７】
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