(57)【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴデバイス中にゲートを形成する方法であって、
絶縁層上のシリコン層を含むシリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上に、第１絶縁層をたい積するステップと、
前記第１絶縁層の一部上にレジストマスクを形成するステップと、
フィンおよびこのフィンの上面を被覆する絶縁キャップを形成すべく、前記レジストマスクによって被覆されない前記第１絶縁層および前記シリコン層の一部をエッチングするステップと、
前記レジストマスクの除去後、前記絶縁キャップ上にゲート層をたい積するステップと、
前記ゲート層上に第２絶縁層をたい積するステップと、
ゲート構造を形成すべく、前記ゲート層および第２絶縁層をエッチングするステップと、
前記ゲート構造と隣接する側壁スペーサを形成するステップと、
ＦｉｎＦＥＴデバイス上に第３絶縁層を形成するステップと、
前記第２絶縁層の上面を露出すべく、前記第３絶縁層をプレーナ化するステップと、
前記第３絶縁層のプレーナ化の後に、前記ゲート構造における前記第２絶縁層および前記ゲート層を除去するステップと、
前記第２絶縁層および前記ゲート層の除去後に、前記ＦｉｎＦＥＴデバイスのチャネル領域における前記フィンの幅を縮小すべく、ウェットエッチングプロセスを用いて前記フィンをエッチングするステップと、
前記除去したゲート層があった場所に、金属材料を含むゲート材料をたい積するステップと、
前記フィン上の前記ゲート材料の一部を除去し、かつ前記フィンの両側にゲート電極を形成するように、前記ＦｉｎＦＥＴデバイスをプレーナ化するステップとを含み、前記フィンの両側上に形成された前記ゲートが電気的および物理的に分離している、方法。
【請求項２】
前記第２絶縁層および前記ゲート層を除去し前記フィンをエッチングした後の前記フィンの減少した幅は、３０Å〜５００Å（３ｎｍ〜５０ｎｍ）の範囲である請求項１記載の方法。
【請求項３】
前記フィンのエッチング前に、前記フィンの第１端部に隣接する前記絶縁層上にソース領域を形成するステップと、
前記フィンのエッチング前に、前記フィンの第２端部に隣接する前記絶縁層上にドレイン領域を形成するステップと、をさらに含む、請求項１または２記載の方法。
【請求項４】
前記ソース領域および前記ドレイン領域上に金属をたい積するステップと、
前記ソース領域および前記ドレイン領域上に金属シリサイド化合物を形成すべく、前記ＦｉｎＦＥＴデバイスをアニーリングするステップと、をさらに含む請求項３記載の方法。
【請求項５】
前記ゲート層を除去するステップは、
前記第１絶縁層および前記側壁スペーサに比べて、前記ゲート層に関して高いエッチング選択性を有するエッチングケミストリを使用して、前記ゲート層をエッチングするステップを含む、請求項１ないし４のいずれかの項記載の方法。
【請求項６】
前記フィンをエッチングするステップは、前記チャネル領域内において前記フィンの幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させる、請求項１ないし５のいずれかの項記載の方法。
【請求項７】
前記ゲート材料をたい積するステップは、W、Ti、Ni、Ta、TaN、TaSiNのうちの少なくとも１つをたい積するステップを含む、請求項１ないし６のいずれかの項記載の方法。
【請求項８】
前記ゲート材料が前記側壁スペーサの上面と実質的に同一平面となるように前記ゲート材料をプレーナ化するステップをさらに含む、請求項１ないし７のいずれかの項記載の方法。
【請求項９】
半導体デバイスを製造する方法であって、
ＦｉｎＦＥＴデバイスを含む半導体デバイスの絶縁層上に、フィンおよび前記フィンの上面上の絶縁キャップを形成するステップと、
前記フィンの第１端部に隣接するソース領域および前記フィンの第２端部に隣接するドレイン領域を形成するステップと、
前記ソース領域および前記ドレイン領域の形成後に、前記フィン上にゲート材料をたい積するステップと、
前記ゲート材料を含むゲート構造を形成すべく、前記ゲート材料をパターン化し、エッチングするステップと、
前記ゲート材料のパターン化およびエッチングの後に、半導体デバイス上に絶縁層を形成するステップと、
前記ゲート構造の上面を露出すべく、前記絶縁層をプレーナ化するステップと、
前記絶縁層のプレーナ化の後に、凹部領域を生成すべく、前記ゲート構造における前記ゲート材料を除去するステップと、
前記半導体デバイスのチャネル領域中の前記フィンの幅を減少させるステップであって、ウェットエッチングプロセスを用いて前記フィンをエッチングすることを含むステップと、
前記凹部領域中に金属層をたい積するステップと、
前記フィン上の前記金属層の一部を除去し、かつ前記フィンの両側上にゲート電極を形成するように、前記半導体デバイスをプレーナ化するステップとを含み、
前記フィンの両側上に形成された前記ゲートが、電気的および物理的に分離している、方法。
【請求項１０】
前記フィンの幅を減少させるステップは、前記チャネル領域中の前記フィンの幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させるべく、前記フィンをエッチングするステップを含む、請求項９記載の方法。
【請求項１１】
前記ゲート材料はシリコンを含んでおり、
前記ゲート材料を除去するステップは、シリコンに関して高いエッチング選択性を有するエッチングケミストリを使用して、前記ゲート材料をエッチングするステップを含む、請求項９記載の方法。
【請求項１２】
半導体デバイスを製造する方法であって、
ＦｉｎＦＥＴデバイスを含む半導体デバイスの絶縁層上に、導電性のフィンを含むフィン構造物および前記フィン構造物の上面上の絶縁キャップを形成するステップと、
前記フィン構造物の第１端部に隣接するソース領域および前記フィン構造物の第２端部に隣接するドレイン領域を形成するステップと、
前記フィン構造物上にゲートを形成するステップと、
前記ゲートの上面を露出すべく、前記半導体デバイス上に形成された絶縁層をプレーナ化するステップと、
前記絶縁層のプレーナ化の後に、凹部領域を生成すべく、前記ゲートを除去するステップと、
前記半導体デバイスのチャネル領域中の前記フィン構造物の幅を薄くするステップであって、ウェットエッチングプロセスを用いて前記フィン構造物をエッチングすることを含むステップと、
前記フィン構造物の幅を薄くした後に、前記凹部領域中に金属層をたい積するステップと、
前記フィン構造物上の前記金属層の一部を除去し、かつ前記フィンの両側上にゲート電極を形成するように、前記半導体デバイスをプレーナ化するステップとを含み、
前記フィン構造物の両側上に形成された前記ゲートが、電気的および物理的に分離している、を含む方法。
【請求項１３】
前記フィン構造物の幅を薄くするステップは、前記フィン構造物の幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させるステップを含む、請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を１００ｎｍ未満に減少することは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。
このダブルゲートＭＯＳＦＥＴでは、２つのゲートが短チャネル効果をコントロールするために使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００５】
本発明の趣旨に沿った実装は、ＦｉｎＦＥＴデバイス中のゲートを形成し、フィンを薄くする方法を提供する。ＦｉｎＦＥＴデバイスのチャネル領域のフィンの幅を縮小すべく、チャネル領域中のフィンを薄くすることができる。
【０００６】
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識することができる。本発明の効果および構造は、添付した請求項で特に指摘されるように理解され、達成される。
【０００７】
本発明によれば、上述およびその他の利点の一部は、ＦｉｎＦＥＴデバイス中のゲートを形成する方法によって達成される。
この方法は、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上に第１絶縁層をたい積するステップを含んでいる。このＳＯＩウェーハは、絶縁層上のシリコン層を含む。
この方法はまた、第１絶縁層の一部上にレジストマスクを形成するステップと、フィンおよびこのフィンの上面を被覆する絶縁キャップを形成すべく、レジストマスクによって被覆されない第１絶縁層およびシリコン層の一部をエッチングするステップと、を含んでいる。
この方法はさらに、絶縁キャップ上にゲート層をたい積するステップと、ゲート層上に第２絶縁層をたい積するステップと、ゲート構造を形成すべく、ゲート層および第２絶縁層をエッチングするステップと、ゲート構造と隣接する側壁スペーサを形成するステップと、ゲート構造および側壁スペーサ上に第３絶縁層を形成するステップと、を含む。
この方法はまた、第２絶縁層の上面を露出すべく、第３絶縁層をプレーナ化するステップと、ゲート構造における第２絶縁層およびゲート層を除去するステップと、半導体デバイスのチャネル領域におけるフィンの幅を縮小すべく、フィンをエッチングするステップと、除去したゲート層があった場所にゲート材料をたい積するステップと、を含む。
【０００８】
本発明の他の態様によれば、半導体デバイスを製造する方法が提供される。この方法は、絶縁層上でフィン構造を形成するステップを含む。このフィン構造は導電性のフィンを含んでいる。この方法はさらに、ソースおよびドレイン領域を形成するステップと、フィン構造上にゲートを形成するステップと、凹部領域を生成すべく、ゲートを除去するステップと、を含んでいる。この方法は、半導体デバイスのチャネル領域中のフィンの幅を薄くするステップと、凹部領域中に金属をたい積するステップとをさらに含む。
【０００９】
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１１】
本発明の趣旨に沿った実装は、ＦｉｎＦＥＴデバイスを製造する方法を提供する。ある実装の１つにおいては、ＦｉｎＦＥＴデバイスのゲート領域中にダミーゲートを形成することができる。このダミーゲートを除去し、フィンをエッチングしてこのＦｉｎＦＥＴデバイスのチャネル領域中のフィンの幅を減少させることができる。
【００１２】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１に示すように、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上のシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０を、従来の方法により基板１１０上に形成してもよい。
【００１３】
典型的な実装においては、埋込酸化膜１２０は、SiO2のような酸化シリコンを含んでおり、約１５００Åから約３０００Åに及ぶ厚みを有し得る。
シリコン層１３０は、約２００Åから約１０００Åに及ぶ厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１４】
代替的な本発明の趣旨に沿った実装では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
【００１５】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実装においては、絶縁層１４０は約１００Åから約２５０Åに及ぶ厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【００１６】
その後、半導体デバイス１００をエッチングしてもよい。典型的な実装の１つにおいては、図２Ａに示すように、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングは埋込酸化膜１２０の上で停止する。
図２Ａに示すように、絶縁性のキャップ１４０を有するシリコンを含むフィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングする。
【００１７】
フィン２１０を形成した後、このフィン２１０の各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
図２Ｂは、本発明の典型的な実施例の一例に従って、埋込酸化膜１２０上のフィン２１０に隣接するように形成されたソース領域２２０およびドレイン領域２３０を含む半導体１００の上面図である。
図２Ｂは、図２ＢのＡ−Ａ線に沿った断面部分が図２Ａとなるように示されている。単純化のため、フォトレジストマスク１５０は図２Ｂにおいて図示していない。
【００１８】
フォトレジストマスク１５０を除去することができ、また、ゲート構造を半導体デバイス１００上に形成することができる。半導体デバイス１００上に最初に形成したゲート構造は、以下により詳細に記載するように、このゲート構造は後に除去され得るため、「ダミーゲート」と呼ばれる。
典型的な実装においては、ゲート層および保護絶縁層をフィン２１０および絶縁性のキャップ１４０上にたい積し、エッチングしてダミーゲート構造を形成してもよい。
図３Ａは、ダミーゲート３００を示す平面図である。図３Ｂは、ダミーゲート３００の形成後、図３Ａ中のＢ−Ｂ線の半導体デバイス１００の断面図である。
図３Ｂを参照すると、ダミーゲート３００はポリシリコンまたはアモルファスシリコン層３１０を含んでいてもよい。また、半導体デバイス１００のチャネル領域中に約３００Åから約１０００Åの厚みと約５０Åから約５００Åの幅を有していてもよい。
ダミーゲート３００はまた、例えば窒化ケイ素を含む絶縁層３２０を含んでいてもよく、約１００Åから約３００Åの厚みを有していてもよい。絶縁層３２０は、シリコン層３１０の保護キャップとして働く。
【００１９】
その後、図４に示すように、絶縁層をたい積するとともにエッチングし、ダミーゲート３００の両側にスペーサ４１０を形成する。
このスペーサ４１０は、酸化シリコン（例えば、SiO2）または他の絶縁材料を含んでいてもよい。
典型的な実装の一例においては、スペーサ４１０の幅は、約５０Åから約１０００Åの範囲とすることができる。スペーサ４１０は、後の処理の間、下にあるフィン２１０を保護し、ソース／ドレイン領域２２０、２３０のドーピングを促進する。
【００２０】
図５Ａ中に示すように、ソース／ドレイン領域２２０、２３０上に金属層５１０をたい積することができる。
典型的な実装の一例においては、金属層５１０は、ニッケル、コバルト、または他の金属を含んでいてもよく、約５０Åから約２００Åの範囲の厚みにたい積することができる。
その後、図５Ｂに示すように、熱アニールを実行して金属シリサイド層５２０を形成してもよい。アニーリングの間、この金属がソース／ドレイン領域２２０、２３０中のシリコンに反応して、たい積した特定の金属層５１０に基づいたNiSiまたはCoSi2のような金属シリサイド化合物を形成してもよい。
【００２１】
次に、半導体デバイス１００上に絶縁層６１０をたい積することができる。典型的な実装の一例においては、絶縁層６１０は、テトラエチル・オルトシリケート（TEOS）化合物を含んでおり、約２０００Åから約３０００Åの範囲の厚みにたい積することができる。別の実装においては、他の絶縁材料を使用してもよい。
その後、絶縁層６１０をプレーナ化することができる。例えば化学的機械的研磨（CMP）を実行して、図７Ａに示すように、絶縁キャップ３２０の上面と同一平面となるように絶縁層６１０をプレーナ化し、絶縁キャップ３２０の上面を露出させてもよい。その後、図７Ｂに示すように、絶縁キャップ３２０を（例えば）ウェットエッチング法を使用して除去することができる。
典型的な実装の一例においては、ウェットエッチングはH3PO4のような酸を使用して絶縁キャップ３２０を除去してもよい。
絶縁キャップ３２０を除去するエッチングプロセスの間、図７Ｂに示すように、シリコン層３１０の上面がスペーサ４１０および絶縁層６１０の上面と実質的に同一平面となるように、スペーサ４１０および絶縁層６１０の上方部分をさらに除去してもよい。
【００２２】
その後、図８に示すように、シリコン層３１０を除去することができる。例えばシリコン層３１０は、ポリシリコンに関して高いエッチング選択性を有する反応物質を使用してエッチングしてもよい。
これにより、スペーサ４１０および絶縁層１４０のような周囲の絶縁層のうちの重要な部分を除去することなくシリコン材料３１０を除去することができる。
シリコン層３１０を除去した後、図８に示すように、ゲート開口部または凹部（recess）８１０を形成する。換言すると、ゲート凹部８１０と呼ばれるゲートの形をしたスペースは、絶縁層６１０中に形成することができ、ゲート凹部８１０は絶縁層６１０に囲まれることとなる。
【００２３】
ゲート凹部８１０を形成した後、シリコンフィンの両側面は、半導体デバイス１００のチャネル領域内においては露出されてもよい。その後、フィン２１０をエッチングして、チャネル領域のフィン２１０の幅を縮小してもよい。例えば、ウェットエッチングプロセスを実行して、チャネル領域のフィン２１０の幅を縮小してもよい。ソース／ドレイン領域２２０、２３０とチャネル領域内にないフィン２１０の一部とは、絶縁層６１０によって被覆される。このことは、フィン２１０の所望の部分が薄くされる一方で、半導体デバイス１００のこれらの部分がエッチングされるのを防止する。
【００２４】
図９は、エッチングした後の半導体デバイス１００の平面図を示している。図９の点線は、チャネル領域のフィン２１０の薄くなった部分を示している。
典型的な実装の一例においては、このエッチングの結果、フィン２１０の全幅は約２０ナノメータ（ｎｍ）から約１００ｎｍ減少する可能性がある。
図９中にWと示されるエッチングの後のチャネル領域のフィン２１０の幅は、本発明の典型的な実装の一例において、約３０Åから約５００Åの範囲とすることができる。フィン２１０の幅は、特定のデバイス必要条件や、ゲート長のような他のパラメータに依存してもよいことが理解される。
単純化のため、図９には絶縁層６１０および側壁スペーサ４１０を記載していない。
【００２５】
チャネル領域のフィン２１０の幅を薄くすることにより、半導体デバイス１００は、短チャネルをより良く制御することができるようになり、有利である。
例えば、実装のいくつかにおいては、フィン２１０の幅は、ゲート長の半分未満のようにゲートの長さ未満であることが望ましい。従来のリソグラフィを使用してこのようなパラメータにすることは、非常に難しいことである。
換言すると、図１および図２Ａについて上述したようなフィン２１０を形成することは、好ましい狭い幅を有するシリコンフィンを形成することを非常に難しくする。
本発明は上述した方法でフィン２１０およびダミーゲート３００を形成し、それからダミーゲートを除去してフィンを薄くする。リソグラフィのみを使用してこのような薄いフィンを形成しようとすることに関連した処理の困難性を回避する一方で、これにより好ましい狭いフィンを形成することができる。
【００２６】
さらに、ウェットエッチングプロセスを使用してフィン２１０を薄くしてもよいので、リソグラフィのみを使用するよりもフィン２１０の側面をより滑らかでより均一にすることができる。
フィン２１０のこれらのより滑らかな側面は、半導体デバイス１００の鉛直方向のチャネルのキャリア移動度を改善することができる。
【００２７】
その後、図１０Ａに示すように金属層１０１０をゲート凹部８１０を充てんするようにたい積することができる。この図１０Ａは、図９のＣ−Ｃ線の断面図である。
この金属素材はタングステン（W）、タンタル（Ta）、チタン（Ti）、ニッケル（Ni）、TaSiN、TaN、またはその他の金属を含んでおり、約２００Åから約１０００Åの範囲の厚みにたい積することができる。
シリコンまたはゲルマニウムのような半導体材料もまた、ゲート材料として使用することができる。図１０Ａに示すように、金属がスペーサ４１０の上面と実質的に同一平面となるように、金属層１０１０を研磨することができる。図１０Ａ中の点線は、フィン２１０のチャネル領域を示している。
【００２８】
図１０Ｂは、ゲート材料１０１０をたい積してプレーナ化した後の本発明の半導体デバイス１００の平面図を示している。図示するように、半導体デバイス１００は、フィン２１０の両側上にたい積されているゲート１０１０を有するダブルゲート構造を含んでいる。
図１０Ｂのシェード領域は、ソース／ドレイン領域２２０、２３０上に形成された金属シリサイド層５２０を表わしている。ゲート１０１０は、図１０Ｂ中のゲート電極１０１２として示される、ゲート１０１０の一端に形成されるゲート電極またはコンタクトを含んでいてもよい。さらに、第２ゲート電極／コンタクトは、ゲート１０１０の他端側に形成されてもよい。
【００２９】
その後、ソース／ドレイン領域２２０、２３０をドープすることができる。例えば、ｎ型またはｐ型不純物をソース／ドレイン領域２２０、２３０に注入してもよい。特定の端末装置の必要条件に基づき、特定の注入量およびエネルギーを選択してもよい。当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは本発明の要旨を過度に不明瞭にしないようにすべく、ここに開示しない。
側壁スペーサ４１０は、不純物が注入されることからチャネル領域中のフィン２１０の部分を保護することによって、ソース／ドレイン接合部の位置を制御する。その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性アニーリングを実行することができる。
【００３０】
図１０Ｂに示される生成された半導体デバイス１００は、フィン２１０上に広がるゲート１０１０を備えたダブルゲートデバイスである。
本発明の趣旨に沿った実装の１つにおいては、図１０Ａに示される半導体デバイス１００を、例えば化学的機械的研磨（ＣＭＰ）を用いてプレーナ化して、フィン２１０上のゲート層１０１０の一部を除去してもよい。この実装においては、電気的および物理的に、分離したゲートをフィン２１０の両側上に形成することができる。半導体デバイス１００の処理の間、このようなゲートを別々にバイアスしてもよい。
【００３１】
このように、本発明によれば、ＦｉｎＦＥＴデバイスのチャネル領域に薄いフィンが形成されたダブルゲートＦｉｎＦＥＴデバイスが形成される。生成された構造は、短チャネルとして望ましい振る舞いを呈する。また、金属ゲートはゲート抵抗値を下げるとともに、ポリシリコンゲートに関連するポリシリコン消耗の問題を回避する。本発明はまた、従来の半導体製造プロセスに簡単に組み込むことができる。
【００３２】
＜他の実施形態＞
本発明の他の実施形態においては、ゲートオールアラウンド（gate-all-around）ＭＯＳＦＥＴを形成することができる。例えば図１１Ａは、その上に形成されるフィン１０２０を備える図示しない基板上でその上に形成される埋込酸化膜１１１１０を含むＦｉｎＦＥＴデバイス１１００の断面図である。
図１１Ｂに示すように、埋込酸化膜１１１０の一部をエッチングすべく、ドライエッチングプロセスを実行することができる。このエッチング中に、フィン１１２０より下に位置する埋込酸化膜１１１０の部分を除去することができる。
換言すると、このエッチングは、図１１Ｂの領域１１３０により示されるフィン１１２０より下に位置する埋込酸化膜１１１０の一部を、横方向に（laterally）アンダーカットする。
【００３３】
その後、ウェットエッチングのような第２のエッチングを実施し、図１１Ｃに示すように、フィン１１２０より下に位置する埋込酸化膜１１１０の残っている部分をエッチングする。このウェットエッチングは、チャネル領域中の埋込酸化膜１１１０の上にフィン１１２０を実質的にサスペンド（浮遊）して、フィン１１２０より下に位置する埋込酸化膜１１１０の部分を横方向にアンダーカットすることができる。
しかしながらフィン１１２０は、埋め込み酸化膜１１１０上に形成され、図示しないソースおよびドレイン領域に接続される、フィン１０２０の他の部分に接続されたままである。
【００３４】
その後、図１１Ｄに示すように、フィン１１２０の露出面上にゲート酸化層１１４０を形成されてもよい。それから図１１Ｄに示すように、フィン１１２０上にゲート層１１５０をたい積してもよい。このゲート層１１５０は、半導体デバイス１１００のチャネル領域中のフィン１１２０を取り囲むことができる。生成される半導体デバイス１１００は、半導体デバイス１１００のチャネル領域中のフィンを取り囲むゲート材料を備えるゲートオールアラウンドＦｉｎＦＥＴである。
【００３５】
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
【００３６】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類のＣＶＤプロセスのようなメタライゼーション技術を使用することができる。
【００３７】
本発明は、ダブルゲート半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有するＦｉｎＦＥＴデバイスに適用可能である。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。加えて、図１０Ｂの半導体デバイスを形成する一連のプロセスが記載されているが、このプロセスの順序は、本発明によるその他の実装において変更することができる。
【００３８】
さらに、ここに使用される「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」またはこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
【００３９】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に従ってフィンを形成するために使用することができる典型的な層の一例を示す断面図。
【図２Ａ】本発明の典型的な実施形態の一例に従ったフィンの形成を示す断面図。
【図２Ｂ】本発明の典型的な実施形態の一例に従った、図２Ａの半導体デバイスを概略的に示す上面図。
【図３Ａ】本発明の典型的な実施形態の一例に従ったゲート構造の形成を示す上面図。
【図３Ｂ】本発明の典型的な実施形態の一例に従った、図３Ａのゲート構成を示す断面図。
【図４】本発明の典型的な実施形態の一例に従ったゲート構造に隣接する側壁スペーサの形成を示す断面図。
【図５Ａ】本発明の典型的な実施形態の一例に従った、図４のデバイス上の金属シリサイド化合物の形成を示す断面図。
【図５Ｂ】本発明の典型的な実施形態の一例に従った、図４のデバイス上の金属シリサイド化合物の形成を示す断面図。
【図６】本発明の典型的な実施形態の一例に従った、図５のデバイス上の絶縁層の形成を示す断面図。
【図７Ａ】本発明の典型的な実施形態の一例に従った、図６のデバイス上の絶縁層のプレーナ化を示す断面図。
【図７Ｂ】本発明の典型的な実施形態の一例に従った、ダミーゲート構造の一部分の除去を示す図。
【図８】本発明の典型的な実施形態の一例に従った、ダミーゲート構造の他の部分の除去を示す断面図。
【図９】本発明の典型的な実施形態の一例に従った、チャネル領域中のフィンの薄化を示す断面図。
【図１０Ａ】本発明の典型的な実施形態の一例に従った、ゲートの形成を示す断面図。
【図１０Ｂ】本発明の典型的な実施形態の一例に従った、図１０Ａの半導体デバイスを示す上面図。
【図１１Ａ】本発明の他の実施形態の一例に従った、ゲートオールアラウンド構造の形成を示す断面図。
【図１１Ｂ】本発明の他の実施形態の一例に従った、ゲートオールアラウンド構造の形成を示す断面図。
【図１１Ｃ】本発明の他の実施形態の一例に従った、ゲートオールアラウンド構造の形成を示す断面図。
【図１１Ｄ】本発明の他の実施形態の一例に従った、ゲートオールアラウンド構造の形成を示す断面図。
【図１】
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【図２ＡＢ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５ＡＢ】
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【図６】
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【図７ＡＢ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１ＡＢ】
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【図１１ＣＤ】
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