(57)【特許請求の範囲】
【請求項１】
ｐ形GaSbyAs1-y多結晶薄膜をｐ形層に用いる半導体装置の製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された層上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa, JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜を堆積する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
ｐ形GaSbyAs1-y多結晶薄膜をp 形チャネル層として用いる絶縁ゲート形電界効果薄膜トランジスタの製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、前記基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが０．５＜y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜を堆積する工程を、
含むことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項３】
請求項２に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
前記ｐ形GaSbyAs1-y多結晶薄膜を堆積する工程は、前記基板、または該基板上に形成された所要の層上に、前記基板の温度を３００℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの０．２倍以上、Sb原子の供給量JSb をJGaの０．８倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、ｐ形GaSb0.8As0.2多結晶薄膜を堆積する工程である、
ことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項４】
ｐ形GaSbyAs1-y多結晶薄膜と、III−V族半導体多結晶薄膜とよりなる半導体へテロ接合を有する接合ゲート形電界効果薄膜トランジスタの製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して真空蒸着により、前記III−V族半導体多結晶薄膜であるInAs, In1-xGxAs またはInAs1-zPz多結晶薄膜を堆積する第１の工程と、
該III−V族半導体多結晶薄膜上に、前記基板の温度を３００℃以下としたまま、成長膜へのGa, Sb,及びAs原子の供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、前記InAs, In1-xGaxAs
またはInAs1-zPz多結晶薄膜におおよそ格子整合する、Sb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜を堆積する第２の工程と、
を含むことを特徴とする接合ゲート形電界効果薄膜トランジスタの製造方法。
【請求項５】
請求項４に記載の接合ゲート形電界効果薄膜トランジスタの製造方法において、
前記第１の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、Ga原子の供給量JGaに対し、In原子の供給量JIn をJGaの６．７倍、As 原子の供給量JAsをJGaの約１０倍として、Ga, In, 及びAs原子を同時供給して、ｎ形In0.87Ga0.13As多結晶薄膜を堆積する工程であり、
前記第２の工程は、その上に、前記基板の温度を３００℃以下としたまま、In 原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、Sb原子の供給量JSbをJGaの０．８倍として、Ga, As, 及びSb原子を同時供給して、前記ｎ形In0.87Ga0.13As多結晶薄膜におおよそ格子整合するｐ形GaSb0.8As0.2多結晶薄膜を堆積する工程である、
ことを特徴とする接合ゲート形電界効果薄膜トランジスタの製造方法。
【請求項６】
III−V族半導体多結晶薄膜を、ｎ形チャネル層として有し、かつ前記III−V族半導体多結晶薄膜上に絶縁ゲートを有する絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成y が０．５＜y ＜ 1を満たす、緩衝層となるｐ形GaSbyAs1-y多結晶薄膜を堆積する第１の工程と、
該ｐ形GaSbyAs1-y多結晶薄膜上に、前記基板の温度を３００℃以下としたまま、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して、前記ｐ形GaSbyAs1-y多結晶薄膜におおよそ格子整合するIII−V族半導体多結晶薄膜を堆積する第２の工程と、
該III−V族半導体多結晶薄膜上に、ゲート絶縁膜及びゲート電極を形成する工程と、
を含むことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項７】
請求項６に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
前記第１の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの約１０倍、Sb原子の供給量JSbをJGaの０．８倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、ｐ形GaSb0.8As0.2多結晶薄膜を堆積する工程であり、
前記第２の工程は、その上に、前記基板の温度を３００℃以下としたまま、Sb原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、In原子の供給量JIn を JGaの６．７倍として、Ga, As, 及びIn原子を同時供給して、前記ｐ形GaSb0.8As0.2多結晶薄膜におおよそ格子整合するｎ形In0.87Ga0.13As多結晶薄膜を堆積する工程である、
ことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項８】
ｐ形GaSbyAs1-y多結晶薄膜をｐ形外部ベース層として用いてなるヘテロ接合バイポーラトランジスタを製造する方法であって、
半導体単結晶基板上に所要の層を形成した後、該基板の温度を３００℃以下として、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, As, Sb原子を同時供給して真空蒸着により、前記所要の層上に、前記ｐ形外部ベース層となるｐ形GaSbyAs1-y多結晶薄膜を成膜する工程、
を含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体多結晶薄膜を有する半導体装置の製造方法に関するものであり、特に、低温堆積ｐ形半導体多結晶薄膜を有する絶縁ゲート形電界効果薄膜トランジスタ、接合ゲート形電界効果薄膜トランジスタ、およびヘテロ接合バイポーラトランジスタ、及びそれらの製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体多結晶薄膜では、結晶粒界にキャリヤに対するポテンシャル障壁が形成され、これが電気伝導に大きな影響をおよぼす。特に、半導体多結晶薄膜での移動度μは、結晶粒界でのポテンシャル障壁高さφにより、μ＝μ0 exp(-φ/kT) という形で制限される。したがって、半導体多結晶薄膜中でキャリヤの移動度が高いためには、結晶粒界でのポテンシャル障壁が低くなければならない。
【０００３】
金属と半導体を接触させた場合にも、金属／半導体界面にポテンシャル障壁が形成され、これをショットキー障壁という。結晶粒界でのポテンシャル障壁もこれと似ており、結晶粒界でのポテンシャル障壁は、２つのポテンシャル障壁を背中あわせにしたダブルショットキー障壁と考えることができる。そして、結晶粒界での障壁高さも、金属／半導体界面におけるショットキー障壁の高さとほぼ等しいと考えられる。
【０００４】
図７は、IV族およびIII−V族半導体結晶と金（Ａｕ）との界面において、Ａｕのフェルミ準位に対する半導体の伝導帯下端および価電子帯上端のエネルギーを半導体の格子定数に対しプロットしたものである（非特許文献１）。これを見ると、代表的なIII−V族化合物半導体であるＧａＡｓ、ＧａＰ、ＩｎＰなどではＡｕのフェルミ準位がほぼ禁制帯中央に位置し、ｐ形およびｎ形の両方に対し高いショットキー障壁が形成されることがわかる。これは界面において欠陥準位が発生し、そこにフェルミ準位がピン止めされるためと考えられている。この金属／半導体界面の場合と同様に、これらの半導体の多結晶の結晶粒界でも欠陥準位が発生し、そこにフェルミ準位がピン止めされてバンドが曲がり、高いポテンシャル障壁と空乏領域が形成されると考えられる。ＧａＡｓ、ＧａＰ、ＩｎＰなどのIII−V族半導体の多結晶で移動度が低いのは、その高いポテンシャル障壁のためである。
【０００５】
これに対し、ＩｎＡｓもIII−V族化合物半導体であるが、ＩｎＡｓではＡｕのフェルミ準位が伝導帯下端より上に位置し、n 形ＩｎＡｓに対してはショットキー障壁が形成されないことが図７からわかる。同様に、n 形ＩｎＡｓ多結晶の結晶粒界においても電子に対するポテンシャル障壁が形成されず、結晶粒界による移動度の低下は小さいと考えられる。このような考察に基づき、本件発明者らはすでに、実際にＩｎＡｓ多結晶薄膜をガラス基板上に分子線蒸着法により形成することを行っており、３００℃以下の低い基板温度において４５０cm2/Vs 以上の高い電子移動度を得ている（非特許文献２）。さらに、このような低い基板温度でもＩｎＡｓの多結晶成長が可能であるという点に着目し、プラスチック上にＩｎＡｓ多結晶薄膜を形成することも行っており、やはり４５０cm2/Vs以上の高い電子移動度を得ている（同非特許文献２）。
【０００６】
ところで、デバイス応用を考えると、ｎ形だけでなく、移動度の高いｐ形多結晶についてもこれをプラスチック上に形成できると有用である。プラスチック上に形成できるほどの低い成膜温度で形成できるｐ形半導体膜としては、ＳｎＯ2の非晶質膜が提案されている（非特許文献３）。しかし、この膜での正孔移動度は、０．０１１cm2/Vsと非常に低い。ただし、ＳｎＯ膜も５７５℃という高い基板温度で単結晶基板上に成長すれば、２．４cm2/Vsという正孔移動度を示す単結晶膜となることが報告されている（非特許文献４）。
また、酸化物半導体としては、ガラス基板上に基板温度２００℃で堆積したＣｕ2Ｏ多結晶膜が５．７cm2/Vsという比較的高い正孔移動度を示すことが最近報告された（非特許文献５）。
【０００７】
一方、p 形で高い正孔移動度を示す可能性のあるIII−V族半導体という観点から図７を見ると、ＧａＳｂでは界面でのフェルミ準位のピン止め位置が価電子帯上端に近接しており、正孔に対する粒界ポテンシャル障壁が低く、該ＧａＳｂよりなる多結晶薄膜での高い正孔移動度が期待される。実際、基板温度４００〜５００℃で蒸着したＧａＳｂ多結晶薄膜で１００cm2/Vs 以上の高い正孔移動度が報告されている（非特許文献６）。また、このような高い正孔移動度の結果としての高い電気伝導率を利用して、４３０〜５２０℃で堆積したｐ形ＧａＳｂ多結晶層が、ＩnＰ系のヘテロ接合バイポーラトランジスタの低抵抗外部ベース層として検討されている（非特許文献７）。
【０００８】
ただし、プラスチック上に形成することを考えると、ＩnＡｓと違ってＧａＳｂは、４００℃以下の低い基板温度でプラスチック上に化学量論的組成の単一相の結晶を成長することは困難である。一般に、III−V族半導体の気相または真空中の成膜では、III族元素よりV族元素の方が蒸気圧が高いため、V族元素過剰の状態で成膜が行われる。Ａｓ過剰の条件の下でのＩｎＡｓの成長においては、２００℃程度の低い基板温度でも、Ｉｎと結合しなかった過剰なＡｓは表面から再蒸発するため、化学量論的組成の単一層の結晶が成長するのに対し、Ｓｂ過剰の条件の下でのＧａＳｂ成長においては、４００℃以下の低い基板温度では、Ｓｂの蒸気圧が低すぎてＧａと結合しなかった過剰なＳｂも表面から再蒸発せず残ってしまうため、ＧａＳｂ結晶のなかにＳｂ結晶が混じった２相膜が形成されることになる。この場合、Ｓｂ結晶は半金属なのでこの２相膜は半導体膜として使うことはできない。
【０００９】
以上のように、プラスチック上に形成できるほどの低い成膜温度で形成できるｐ形半導体膜であって、しかも薄膜トランジスタ（ＴＦＴ）用材料として十分高い１０cm2/Vs以上の正孔移動度を示す半導体薄膜は、これまで見出されていなかった。
【００１０】
なお、従来、単結晶基板上へのＧａＳｂＡｓの単結晶成長においても、４００℃以上の高い基板温度で成膜されるのが普通であった。この時は、ＳｂとＡｓの両方の原子が再蒸発するため、成膜されたＧａＳｂＡｓ単結晶中のＳｂとＡｓの原子比は、ＳｂとＡｓの原子供給比とは異なっており、ＳｂとＡｓの原子供給比が一定であっても基板温度が高くなるにつれてＡｓの組成が高くなることが知られている（非特許文献８）。
【００１１】
また、本件発明者らはすでに、n形チャネル層としてIn1-xGaxAs多結晶薄膜を用い、かつ、該In1-xGaxAs多結晶薄膜を３００℃以下の基板温度で堆積して構成してなる接合ゲート形電界効果薄膜トランジスタを提案している（特許文献１）。
【００１２】
また、従来、ヘテロ接合バイポーラトランジスタにおいて、その製造プロセスにおいてベース／コレクタ間の寄生容量を低減し、なおかつベース寄生抵抗を低減することのできる構造として、図８に示される構造が提案されている（非特許文献９）。図８において、２１はアンドープＧａＡｓ（１００）基板、２２はn +形ＧａＡｓ層、２３はn-形ＧａＡｓ層、２４はｐ+形ＧａＡｓ層、２５はn形エミッタ層、２６はＡｕＧｅ外部ベース電極、２７はＳｉＯ2絶縁膜、２８は多結晶膜、２９はＡｕＺｎ外部ベース電極、３０はＷＳｉエミッタ電極である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特願２００７−３２２７１２（出願日：平成１９年１２月１４日）半導体多結晶薄膜および半導体装置
【非特許文献】
【００１４】
【非特許文献１】S.Tiwari and D. J. Frank, “Empirical fit to band discontinuities and barrier heights in III-Valloy systems”,Applied Physics Letters Vol.60(1992), pp. 630-632.
【非特許文献２】M.Takushima, Y. Kajikawa, Y. Kuya, M. Shiba, and K. Ohnishi, “Low-temperature growth ofInAs on glass and plastic film substrates by molecular-beam deposition”, Japanese Journal ofApplied Physics, Vol.47(2008), pp.1469-1472.
【非特許文献３】C.-W.Ou, Dhananjay, Z. Y. Ho, Y.-C. Chuang, S.-S. Cheng, M.-C. Wu, K.-C. Ho, andC.-W. Chu, “Anomalousp-channel amorphous oxide transistors based on tin oxide and theircomplementary circuits”, Applied Physics Letters Vol.92(2008), 122113.
【非特許文献４】小郷、平松、野村、柳、神谷、平野、細野、「５ｓ軌道基ｐ型酸化物半導体ＳｎＯのエピタキシャル成長とｐ型薄膜トランジスタ」、第６９回応用物理学会学術講演会(2009) 2p-J-4.
【非特許文献５】A. S.Reddy, H. H. Park, V. S. Reddy, K. V. S. Reddy, N. S. Sarma, S. Kaleemulla, S.Uthanna, and P. S. Reddy, “Effect of sputtering power on the physical properties of dcmagnetron sputtered copper oxide thin films”, Materials Chemistry and Physics Vol. 110(2008) pp.397-401.
【非特許文献６】高橋清、酒井善雄、「ＧａＳｂ蒸着膜の性質」、日本物理学会春の分科会講演予稿集 (1965)p.48
【非特許文献７】Y.Dong, D. W. Scott, Y. Wei, A. C. Gossard, M. J. Rodwell, “Low-resistance p-typepolycrystalline GaSb grown by molecular beam epitaxy”, Journal of CrystalGrowth Vol.256 (2003), pp. 223-229.
【非特許文献８】E.Selvig, B.O. Fimland, T. Skauli, and R. Haakenaasen, “Calibration of the arsenicmole fraction in MBE grown GaAsySb1-y and AlxGa1-xAsySb1-y ( y＜0.2)”, Journal of CrystalGrowth Vol. 227-228 (2001) pp.562-565.
【非特許文献９】K.Mochizuki, T. Nakayama, T. Tanoue, H. Matsuda, “AlGaAs/GaAs HBTs with buried SiO2 in theextrinsic collector”, Solid-State Electronics, Vol. 38 (1995) pp. 1619-1622.
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、上記のような従来の問題点を解消するためになされたもので、その目的は、薄膜トランジスタ用材料として十分高い正孔移動度を示す、半導体装置のｐ形層に用いられるｐ形半導体多結晶薄膜であって、低い成膜温度でのプラスチック基板上への成膜をも行うことのできる半導体多結晶薄膜を有する半導体装置の製造方法を提供することにある。
【００１６】
この発明のもう１つの目的は、上記の半導体多結晶薄膜を用いた半導体装置である絶縁ゲート形電界効果薄膜トランジスタ、接合ゲート形電界効果薄膜トランジスタ、およびヘテロ接合バイポーラトランジスタのそれぞれの製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の請求項１にかかる半導体装置の製造方法は、ｐ形GaSbyAs1-y多結晶薄膜をｐ形層に用いる半導体装置の製造方法であって、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された層上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa, JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子同時を供給して真空蒸着により、Sb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜を堆積する工程を含むことを特徴とする。
【００１８】
本発明の請求項２に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法は、ｐ形GaSbyAs1-y多結晶薄膜をp 形チャネル層として用いる絶縁ゲート形電界効果薄膜トランジスタの製造方法であって、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された所要の層上に、前記基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa, JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜を堆積する工程を含むことを特徴とする。
【００１９】
本発明の請求項３にかかる絶縁ゲート形電界効果薄膜トランジスタの製造方法は、請求項２に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、前記ｐ形GaSbyAs1-y多結晶薄膜を堆積する工程は、前記基板、または該基板上に形成された所要の層上に、前記基板の温度を３００℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの０．２倍以上、Sb原子の供給量JSb をJGaの０．８倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、ｐ形GaSb0.8As0.2多結晶薄膜を堆積する工程であることを特徴とする。
【００２０】
本発明の請求項４にかかる接合ゲート形電界効果薄膜トランジスタの製造方法は、ｐ形GaSbyAs1-y多結晶薄膜と、III−V族半導体多結晶薄膜とよりなる半導体へテロ接合を有する接合ゲート形電界効果薄膜トランジスタの製造方法であって、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して真空蒸着により、前記III−V族半導体多結晶薄膜であるInAs, In1-xGaxAs またはInAs1-zPz 多結晶薄膜を堆積する第１の工程と、該III−V族半導体多結晶薄膜上に、前記基板の温度を３００℃以下としたまま、成長膜へのGa, Sb,及びAs原子の供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、前記InAs, In1-xGaxAs
またはInAs1-zPz多結晶薄膜におおよそ格子整合する、Sb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜を堆積する第２の工程と、を含むことを特徴とする。
【００２１】
本発明の請求項５にかかる接合ゲート形電界効果薄膜トランジスタの製造方法は、請求項４に記載の接合ゲート形電界効果薄膜トランジスタの製造方法において、前記第１の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、Ga原子の供給量JGaに対し、In原子の供給量JIn をJGaの６．７倍、As 原子の供給量JAsをJGaの約１０倍として、Ga, In, 及びAs原子を同時供給して、ｎ形In0.87Ga0.13As多結晶薄膜を堆積する工程であり、前記第２の工程は、その上に、前記基板の温度を３００℃以下としたまま、In 原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、Sb原子の供給量JSbをJGaの０．８倍として、Ga, As, 及びSb原子を同時供給して、前記ｎ形In0.87Ga0.13As多結晶薄膜におおよそ格子整合するｐ形GaSb0.8As0.2多結晶薄膜を堆積する工程である、ことを特徴とする。
【００２２】
本発明の請求項６にかかる絶縁ゲート形電界効果薄膜トランジスタの製造方法は、III−V族半導体多結晶薄膜を、ｎ形チャネル層として有し、かつ前記III−V族半導体多結晶薄膜上に絶縁ゲートを有する絶縁ゲート形電界効果薄膜トランジスタの製造方法において、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa，JSb，及びJAsを、JSb ＜JGa＜ JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成y が０．５＜y ＜ 1を満たすｐ形ｐ形GaSbyAs1-y多結晶薄膜を堆積する第１の工程と、該ｐ形GaSbyAs1-y多結晶薄膜上に、前記基板の温度を３００℃以下としたまま、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して、前記ｐ形GaSbyAs1-y多結晶薄膜におおよそ格子整合するIII−V族半導体多結晶薄膜を堆積する第２の工程と、該III−V族半導体多結晶薄膜上に、ゲート絶縁膜及びゲート電極を形成する工程と、を含むことを特徴とする。
【００２３】
本発明の請求項７にかかる絶縁ゲート形電界効果薄膜トランジスタの製造方法は、請求項６に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、前記第１の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を３００℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの約１０倍、Sb原子の供給量JSbをJGaの０．８倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、ｐ形GaSb0.8As0.2多結晶薄膜を堆積する工程であり、前記第２の工程は、その上に、前記基板の温度を３００℃以下としたまま、Sb原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、In原子の供給量JIn を JGaの６．７倍として、Ga, As, 及びIn原子を同時供給して、前記ｐ形GaSb0.8As0.2多結晶薄膜におおよそ格子整合するｎ形In0.87Ga0.13As多結晶薄膜を堆積する工程である、ことを特徴とする。
【００２４】
本発明の請求項８にかかるヘテロ接合バイポーラトランジスタの製造方法は、ｐ形GaSbyAs1-y多結晶薄膜をｐ形外部ベース層として用いてなるヘテロ接合バイポーラトランジスタを製造する方法であって、半導体単結晶基板上に所要の層を形成した後、該基板の温度を３００℃以下として、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, As, Sb原子を同時供給して真空蒸着により、前記所要の層上に、前記ｐ形外部ベース層となるｐ形GaSbyAs1-y多結晶薄膜を成膜する工程、を含むことを特徴とする。
【発明の効果】
【００２５】
本発明にかかる半導体装置の製造方法によれば、基板上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb を満たすような値として、Ga, As, Sb 原子を同時供給して真空蒸着により、Sb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜を成膜するようにし、これを、半導体装置のｐ形層に用いるようにしたので、薄膜トランジスタ（ＴＦＴ）用材料として十分高い１０cm2/Vs程度以上の正孔移動度を示すｐ形半導体多結晶薄膜が得られる。しかも、その成膜は、３００℃以下の低い基板温度で行うので、プラスチック基板上への成膜をも行うことができる。
【００２６】
すなわち、本発明における半導体多結晶薄膜は、ＧａＳｂにＡｓを加えてＧａＳｂＡｓという３元混晶とすることにより、３００℃以下の低い基板温度でも単一相の結晶成長が可能であり、しかも、該ＧａＳｂＡｓ多結晶は、Ａｓ組成が小さいうちは粒界ポテンシャル障壁が低いことより、高い正孔移動度を得られる。したがって、かかるＡｓ組成が小さいＧａＳｂＡｓ混晶よりなるｐ形多結晶薄膜によって、プラスチック上にも形成できる高移動度のｐ形半導体多結晶薄膜が得られ、動作速度の速い半導体装置が得られる。
【００２７】
また、本発明によれば、ｐ形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該ｐ形チャネル層に、上記のような高い正孔濃度および高い正孔移動度を持つｐ形GaSbyAs1-y多結晶薄膜を用いて構成したので、動作速度の速い絶縁ゲート形電界効果薄膜トランジスタが得られる。
【００２８】
また、本発明によれば、多結晶半導体チャネル層と、多結晶ゲートとを有する接合ゲート形電界効果薄膜トランジスタを、該チャネル層となるInAs, In1-xGaxAs またはInAs1-zPz層と、該多結晶ゲートとなるｐ形GaSbyAs1-y多結晶薄膜とよりなる接合ゲートを有するように構成したので、その半導体へテロ接合界面は、n形In1-xGaxAs
多結晶をチャネル層としている絶縁ゲート形のトランジスタにおける絶縁膜／半導体界面よりも界面準位が少なく、低雑音で不安定性の少ない電界効果薄膜トランジスタが得られる。かつ、前記InAs, In1-xGaxAs またはInAs1-zPz層と、前記ｐ形GaSbyAs1-y多結晶薄膜とを、相互に格子整合するよう、かつ真空から出さずに連続して成膜すれば、半導体へテロ接合界面の界面準位はより少なくなり、より低雑音でより不安定性の少ない電界効果薄膜トランジスタを得られる。
【００２９】
また、本発明によれば、III−V族半導体多結晶薄膜よりなるｎ形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該チャネル層が、InAs、In1-xGaxAs またはInAs1-zPz等よりなり、かつ、該ｎ形チャネル層と基板との間に、ｐ形GaSbyAs1-y多結晶薄膜を緩衝層として有するように構成したので、上記n形チャネル層と基板とが遠くに位置することとなる結果、チャネル層が基板との界面付近にある場合にくらべ、結晶性の劣化の影響を避けることができ、動作特性のよいデバイスを得られる。さらに、前記InAs、In1-xGaxAs またはInAs1-zPzよりなるｎ形チャネル層と、上記ｐ形GaSbyAs1-y多結晶緩衝層とを、格子整合するものとし、かつ該２層を真空から出さずに連続して堆積した場合には、上記のように格子整合した半導体ヘテロ接合界面では界面準位がより少ないため、より界面準位の影響が小さく、雑音による不安定性のより少ないデバイスが得られる。
【００３０】
本発明によれば、低抵抗外部ベース層を有するヘテロ接合バイポーラトランジスタを、該低抵抗外部ベース層に、高移動度の、かつ正孔濃度のより高いp形GaSbyAs1-y多結晶薄膜を用いて構成することにより、さらには、該p形GaSbyAs1-y多結晶薄膜にさらにｐ形不純物を添加してその正孔濃度をあげることにより、より抵抗率の低い外部ベース層が得られ、より動作速度の速いヘテロ接合バイポーラトランジスタが得られる。
【図面の簡単な説明】
【００３１】
【図１】図１は、分子線蒸着法によりガラス基板上に堆積したGaSbyAs1-y多結晶膜のＳｂ組成ｙと、Ｇａ原子に対するＳｂ原子の供給比JSb/ JGa の関係を示す図。
【図２】図２は、分子線蒸着法によりＡｓ原子を供給せず、通常のＳｂ過剰の条件（ JSb＞ JGa）のもとで基板温度３００℃で堆積したＧａＳｂ膜のＸ線回折パターン（図示上側）と、JSb ＜ JGa＜ JAs + JSb の条件のもとで基板温度３００℃で堆積したGaSbAs 膜のＸ線回折パターン（図示下側）とを、比較して示す図。
【図３】図３は、分子線蒸着法によりガラス基板上に堆積したGaSbyAs1-y多結晶膜の、(a) 正孔濃度、(b) 正孔移動度、(c) 抵抗率、のＳｂ組成依存性を、それぞれ示す図。
【図４】図４は、本発明の実施の形態２によるGaSbyAs1-y多結晶薄膜をｐ形チャネル層として用いた絶縁ゲート形電界効果薄膜トランジスタを示す図。
【図５】図５は、本発明の実施の形態３による、ｐ形GaSbyAs1-y / n 形In1-xGaxAsヘテロ接合を用いた接合ゲート形電界効果薄膜トランジスタを示す図。
【図６】図６は、本発明の実施の形態４による、p形GaSbyAs1-y層をp形多結晶緩衝層として用いたn形In1-xGaxAs多結晶層をチャネル層とする絶縁ゲート形電界効果薄膜トランジスタを示す図。
【図７】図７は、IV族およびIII−V族半導体混晶とＡｕとの界面において、Ａｕのフェルミ準位に対する半導体の伝導帯下端および価電子帯上端のエネルギーを半導体の格子定数に対しプロットした図を示す図。
【図８】図８は、従来例（非特許文献９）によるｐ形GaSb多結晶を外部ベース層として用いたヘテロ接合バイポーラトランジスタ、および本発明の実施の形態５によるｐ形GaSbyAs1-y多結晶を、外部ベース層として用いたヘテロ接合バイポーラトランジスタを、共通に示す図。
【発明を実施するための形態】
【００３２】
（実施の形態１）
以下、本発明の実施の形態１による半導体装置における半導体多結晶薄膜について、図面を参照して説明する。
【００３３】
上記で説明したように、従来、単結晶基板上へＧａＳｂＡｓを単結晶成長させる場合においては、その成膜は、４００℃以上の高い基板温度で成膜を行うのが普通であった。この４００℃以上の高い基板温度での成膜の最中においては、ＳｂとＡｓの両方の原子が再蒸発するため、成膜されたＧａＳｂＡｓ単結晶中のＳｂとＡｓの原子比は、ＳｂとＡｓの原子供給比とは異なっており、ＳｂとＡｓの原子供給比を一定とした場合は、基板温度が高くなるにつれてＡｓの組成が高くなることが知られていた（非特許文献８）。
【００３４】
一方、ＧａＳｂＡｓを３００℃以下の低い基板温度で成長させる場合を考えると、表面に飛来したＧａおよびＳｂの原子はすべて膜中に取り込まれるのに対し、Ｇａ原子と結合できなかった余分なＡｓ原子は再蒸発する。
【００３５】
したがって、ＧａＳｂＡｓを３００℃以下の低い基板温度で成長させる場合において、Ｓｂ原子の供給量JSbをＧａ原子の供給量JGaより小さくし、なおかつＡｓ原子の供給量JAs をJGa−JSbより大きくすると、化学量論的組成の単一相のGaSbyAs1-y混晶が成長することが期待され、また、そのSb組成yは、Ａｓ原子の供給量JAs に関係なく、JSb/ JGa に一致すると期待される。
【００３６】
そこで、本件発明者は、ＧａＳｂＡｓを３００℃以下の低い基板温度で成長させる場合の１つの特性を見るため、分子線蒸着法により基板温度を３００℃として、ＧａとＡｓ原子の供給量をともに約6×1014個/(cm2s)に固定し、Ｓｂ原子の供給量のみを約1×1014個/(cm2s)から約6×1014個/(cm2s)の範囲内で様々に変えてガラス基板上にＧａＳｂＡｓ多結晶薄膜を堆積した。このときのＧａＳｂＡｓ多結晶薄膜のＳｂ組成yを、Ｇａ原子に対するＳｂ原子の供給比JSb/ JGa に対してプロットしたものを、図1に示す。
【００３７】
この図１より、期待されたとおり、４００℃以上の高い基板温度で堆積した場合と異なり、この基板温度３００℃の条件のもとでは、Ｓｂ組成ｙはJSb/ JGa に一致することがわかった。かつこのとき形成される膜は、すべてＧａＳｂＡｓ多結晶の単一相薄膜であることが、Ｘ線回折測定によって確かめられた。
【００３８】
一方、Ａｓ原子を供給せず、通常採用されるようなＳｂ過剰の条件（JSb＞JGa ）のもとで堆積を行った場合に形成されるＧａＳｂ膜としては、基板温度を４００℃として該堆積を行った場合はＧａＳｂの単一相薄膜が形成されたが、基板温度を３００℃として該堆積を行った場合はＧａＳｂ結晶とＳｂ結晶が混在した２相膜が形成された。
【００３９】
ここで、該基板温度を３００℃として、Ａｓ原子を供給せず、通常採用されるようなＳｂ過剰の条件（JSb＞JGa）のもとで堆積を行った場合に形成されたＧａＳｂ膜のＸ線回折パターン（図２中の上側のグラフ）を、基板温度を同じく３００℃として、上記JSb ＜ JGa ＜ JAs + JSb の条件のもとで堆積を行った場合に形成されたＧａＳｂＡｓ膜のＸ線回折パターン（図２中の下側のグラフ）と比較して、図２に示す。
【００４０】
図２からわかるように、基板温度を３００℃として、Ａｓ原子を供給せず、通常採用されるようなＳｂ過剰の条件（JSb＞JGa）のもとで堆積したＧａＳｂ膜（図２中上側）では、ＧａＳｂ結晶による回折ピークの他にＳｂ結晶による回折ピークが見られ、ＧａＳｂ結晶とＳｂ結晶との２相結晶になっていることがわかる。
【００４１】
一方、基板温度を３００℃として、JSb ＜ JGa ＜ JAs + JSbの条件のもとで堆積したＧａＳｂＡｓ膜（図２中下側）では、ＧａＳｂＡｓ結晶による回折ピークのみが見られ、単一相のＧａＳｂＡｓ多結晶が堆積できていることがわかる。
【００４２】
さらに、上記基板温度を３００℃として、JSb ＜ JGa ＜ JAs + JSbの条件のもとで堆積したＧａＳｂＡｓ膜（図２中下側）における、電子濃度、電子移動度、および抵抗率のＳｂ組成依存性を、それぞれ図３(a), (b), (c) に示す。
【００４３】
図３の３つの図からわかるように、GaSbyAs1-y多結晶薄膜は、Sb組成yが０．５より大きい時、高い正孔濃度と、１０ cm2/Vs程度以上の高い正孔移動度を示した。
【００４４】
これらの実験結果より、Ｓｂ組成ｙが０．５より大きいGaSbyAs1-y多結晶膜は、基板温度３００℃以下で成膜しても、上述したように高い正孔濃度と高い正孔移動度とを持ち、これを半導体デバイスのｐ形層として用いることができることがはじめて明らかとなった。
このような本実施の形態１の半導体装置によれば、該半導体装置のｐ形層に用いられる半導体多結晶薄膜を、ガラス基板またはプラスチック基板上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量JGa，JSb，及びJAs が、JSb ＜ JGa ＜ JAs + JSb の関係を満たすよう該Ga, As, Sb 原子を同時供給して真空蒸着により製膜してなる、そのSb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜であるものとしたので、該半導体装置のｐ形層に、高い正孔濃度と高い正孔移動度とを持つ半導体多結晶薄膜を用いることができる効果を得られる。
【００４５】
（実施の形態２）
本発明の実施の形態２は、ｐ形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、ｐ形チャネル層に、実施の形態１によるｐ形GaSbyAs1-y多結晶薄膜を用いて構成したものである。その模式図を図４に示す。図４において、１はガラス基板またはプラスチック基板、２はボトムゲート電極、３はボトムゲート絶縁膜、４はソース電極、５はドレイン電極、６は上記実施の形態１によるｐ形GaSbyAs1-y多結晶薄膜よりなるｐ形チャネル層、７はトップゲート絶縁膜、８はトップゲート電極である。
【００４６】
本実施の形態２による絶縁ゲート形電界効果薄膜トランジスタを製造する方法は、以下のとおりである。
【００４７】
図４において、ガラス基板またはプラスチック基板１上に、ボトムゲート電極２を構成する材料を全面に形成した後、エッチングを行ってボトムゲート電極２を形成し、その上に全面にボトムゲート絶縁膜３を形成したのち、さらに、その上に全面にソース電極、およびドレイン電極となる材料を形成し、該材料の、前記ボトムゲート電極２の中央部に対応する部分を開口して、その両側にソース電極４およびドレイン電極５を形成する。そののち、基板１の温度を３００℃以下にして、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子の供給量JGa，JSb，及びJAsを、JSb ＜ JGa ＜ JAs + JSb の関係を満たすよう、Ga, Sb, As原子を同時供給して真空蒸着により、前記ボトムゲート絶縁膜３、およびソースおよびドレイン電極４、５上に、p 形
GaSbyAs1-y多結晶薄膜６を形成する。
たとえば、基板１の温度を３００℃以下にして、成長膜へのGa原子の供給量JGaを6×1014個/ (cm2s)、Sb原子の供給量JSbをその0.8倍の4.8×1014個/ (cm2s)、As原子の供給量JAs を６×1015個/(cm2s)として、Ga、Sb、Asを同時供給して、ｐ形GaSb0.8As0.2多結晶薄膜６を形成する。
【００４８】
そののち、該p 形 GaSbyAs1-y多結晶薄膜６の不要部分をエッチング除去したのち、トップゲート絶縁膜と成る材料を堆積してその不要部分を除去してトップゲート絶縁膜７を形成し、さらに、その上にトップゲート電極となる材料を堆積し、その不要部分を除去して、トップゲート電極８を形成する。
【００４９】
このように、本実施の形態２においては、ｐ形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該ｐ形チャネル層に、実施の形態１で示したｐ形GaSbyAs1-y多結晶薄膜を用いて構成したので、該ｐ形GaSbyAs1-y多結晶薄膜が上記のように、高い正孔移動度を持つことより、動作速度の速い絶縁ゲート形電界効果薄膜トランジスタを得ることができる。
【００５０】
また、その製造方法においては、上記ｐ形GaSbyAs1-y多結晶薄膜６は、分子線蒸着法により３００℃以下の低い基板温度にて堆積することができ、このため、図４に示した本実施の形態２の絶縁ゲート形電界効果薄膜トランジスタは、その基板１をプラスチックとすることもできる。
【００５１】
（実施の形態３）
本発明の実施の形態３は、上記実施の形態１におけるｐ形GaSbyAs1-y多結晶薄膜を用いて、半導体へテロ接合を有する接合ゲート形電界効果薄膜トランジスタを構成したものである。
【００５２】
上記実施の形態１におけるｐ形GaSbyAs1-y多結晶薄膜を構成するGaSbyAs1-y結晶は、Sb 組成を調整することにより、InAsやIn1-xGaxAs
およびInAs1-zPz結晶と格子定数が一致したものとすることができ、このように相互に格子定数の一致した、ｎ形のInAsまたはIn1-xGaxAs またはInAs1-zPz結晶等よりなるIII−V族半導体多結晶薄膜と、上記のｐ形GaSbyAs1-y多結晶薄膜とを積層すれば、格子整合した半導体ヘテロ接合を有する接合ゲート形電界効果薄膜トランジスタを構成することができる。
【００５３】
一般に、絶縁膜と半導体との界面には界面準位が多く存在し、このような界面準位は、トランジスタにおける雑音や不安定性の原因となるが、格子整合した半導体へテロ界面では、一般に界面準位が少ない。したがって、このように格子整合した半導体へテロ接合を用いた接合ゲート形電界効果薄膜トランジスタを構成した場合、絶縁ゲート形電界効果薄膜トランジスタに比し、界面準位の影響が小さく、雑音による不安定性の少ないものが得られることが期待される。
【００５４】
図５は、本実施の形態３による、ｐ形GaSbyAs1-y / n 形In1-xGaxAs
ヘテロ接合を有する接合ゲート形電界効果薄膜トランジスタを示す。図５において、１はガラス基板、あるいはプラスチック基板、４はソース電極、５はドレイン電極、１１はn形In1-xGaxAs
(x=0.13)多結晶チャネル層、１２はｐ形GaSbyAs1-y (y=0.8)多結晶ゲート層、１０はゲート電極である。
【００５５】
このような本実施の形態３による接合ゲート形電界効果薄膜トランジスタを製造する方法は、以下の通りである。
【００５６】
ガラス基板、またはプラスチック基板上に、該基板の温度を３００℃として、まず、Ga原子の供給量JGaを6×1014個/ (cm2s)、In原子の供給量JIn をその6.7倍の4×1015個/ (cm2s)、As原子の供給量JAsを6×1015個/(cm2s)として、Ga、In、Asを同時供給してｎ形In0.87Ga0.13As多結晶薄膜を堆積する。
【００５７】
次に、基板温度は３００℃のままとして、一旦シャッターを閉じて、すべての原子の供給を止め、その後、GaおよびAs原子の供給量はそのままとし、Sb原子の供給量JSb をJGa の0.8倍の4.8×1014個/ (cm2s) として、Ga、As、Sbを同時供給してｐ形GaSb0.8As0.2多結晶薄膜１２を堆積する。
【００５８】
次に、前記n形In0.87Ga0.13As多結晶薄膜１１、および前記ｐ形GaSb0.8As0.2多結晶薄膜１２の不要部分を除去したのち、ソース電極およびドレイン電極となる金属を堆積し、その不要部分を除去してソース電極４およびドレイン電極５を形成し、その後、ゲート電極となる金属を堆積し、その不要部分を除去してゲート絶縁膜１０を形成して、本実施の形態３の接合ゲート形電界効果薄膜トランジスタを完成する。
【００５９】
このようにすれば、In0.87Ga0.13As多結晶も、GaSb0.8As0.2多結晶も、ともに格子定数が6.007Åとなって一致し、格子整合する上、真空中から出さずに連続して堆積を行うことができるので、界面準位の少ない良好なヘテロ界面が得られる。
【００６０】
すなわち、かかる接合ゲート形電界効果薄膜トランジスタでは、相互に格子整合し、かつ、２膜が真空から出さずに連続的に堆積される、ｐ形GaSbyAs1-y (y=0.8)多結晶ゲート層１２と、ｎ形In1-xGxAs
(x=0.13)多結晶チャネル層１１とのｐ/n 界面では、n形In1-xGxAs
多結晶をチャネル層としている絶縁ゲート形電界効果薄膜トランジスタでの絶縁膜／半導体界面よりも、界面準位がより少なく、より低雑音でより不安定性の少ない電界効果薄膜トランジスタが得られるものである。
【００６１】
このように、本実施の形態３においては、ｎ形チャネル層を有する接合ゲート形電界効果薄膜トランジスタを、ｎ形InAs, In1-xGxAs またはInAs1-zPzチャネル層と、ｐ形GaSbyAs1-y多結晶ゲートとよりなる半導体へテロ接合ゲートを有するように構成したので、その半導体へテロ接合界面は、たとえばn形In1-xGxAs
多結晶をチャネル層とする絶縁ゲート形のものにおける絶縁膜／半導体界面よりも界面準位が少なく、したがって、該絶縁ゲート形のものより、低雑音で不安定性の少ない電界効果薄膜トランジスタを得られる。
【００６２】
しかも、前記ｎ形チャネル層と、前記ｐ形多結晶ゲート層とを、相互に格子整合するものとし、かつ、該２膜をその切り替え時に原子の供給量のみを切り替えるようにして真空から出さずに連続して成膜するようにすれば、半導体へテロ接合界面での界面準位はより少なくなり、より低雑音で、より不安定性の少ない電界効果薄膜トランジスタを得られる。
【００６３】
（実施の形態４）
本発明の実施の形態４は、上記実施の形態１におけるｐ形GaSbyAs1-y多結晶を緩衝層として用いて、ｎ形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを構成したものである。
【００６４】
一般に、単結晶基板上に電界効果薄膜トランジスタを作製する場合においては、単結晶基板上にチャネル層を直接形成すると、基板付近のチャネル層の影響で特性が悪くなるので、この影響を避けるために、基板上に緩衝層を形成したのち、その上にチャネル層を形成するのが一般的である。
【００６５】
同様に、チャネル層にn形のInAs、In1-xGxAs
またはInAs1-zPzを用いる絶縁ゲート形電界効果薄膜トランジスタを作製する際においても、基板との界面付近のチャネル層は、それより上部のチャネル層より、その結晶性が劣化してしまう。
【００６６】
この点に鑑み、このようなn形のチャネル層を用いる絶縁ゲート形電界効果薄膜トランジスタを作製する際に、上記n形チャネル層を堆積する前に、基板上にp形多結晶薄膜よりなる緩衝層を堆積するようにすれば、上記n形チャネル層と基板とが遠くに位置することとなる結果、上記基板との界面付近にあるチャネル層での結晶性の劣化の影響を避けることができ、動作特性のよい絶縁ゲート形電界効果薄膜トランジスタを得ることができる。
さらにこの際、このp形多結晶緩衝層として、上記n形のInAs、In1-xGxAs
またはInAs1-zPzチャネル層と格子整合する格子定数を有するp形GaSbyAs1-yを用いれば、上記でも説明したように、該格子整合した半導体ヘテロ接合界面では、界面準位が少ないため、より界面準位の影響が小さく、雑音による不安定性の少ないデバイスが得られる。
【００６７】
図６は、本発明の実施の形態４によるｎ形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを示す。図６において、１はガラス基板またはプラスチック基板、４はソース電極、５はドレイン電極、１７はn形In1-xGxAs
多結晶チャネル層、１８はp形GaSbyAs1-y多結晶緩衝層、１４はゲート絶縁膜、１５はゲート電極である。
【００６８】
このような本実施の形態４による絶縁ゲート形電界効果薄膜トランジスタを製造する方法は、以下の通りである。
【００６９】
まず、ガラス基板またはプラスチック基板１上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子の供給量JGa，JSb，及びJAsが、JSb ＜ JGa ＜ JAs + JSb の関係を満たすようGa, As, Sb 原子を同時供給して真空蒸着により、そのSb組成yが０．５＜ y ＜ 1を満たすｐ形GaSbyAs1-y多結晶薄膜１８を成膜する。より具体的には、成長膜へのGa原子の供給量JGaを6×1014個/ (cm2s)、Sb原子の供給量JSb をその0.8倍の4.8×1014個/ (cm2s)、As原子の供給量JAs を6×1015個/(cm2s)として、Ga, As, Sbを同時供給してｐ形GaSb0.8As0.2多結晶薄膜１８を形成する。
次に、基板温度を３００℃以下のままとし、一旦シャッターを閉じて、すべての原子の供給を止め、その後、GaおよびAs原子の供給量はそのままとし、In原子の供給量JIn をGa原子の供給量JGa の6.7倍の4×1015個/ (cm2s) として、前記ｐ形GaSb0.8As0.2多結晶薄膜１８上にGa、As、Inを同時供給してｎ形In0.87Ga0.13As多結晶薄膜１７を堆積する。
【００７０】
次に、前記p 形 GaSb0.8As0.2多結晶薄膜１８、および前記ｎ形In0.87Ga 0.13As多結晶薄膜１７の不要部分を除去したのち、ソース電極およびドレイン電極となる金属を堆積し、その不要部分を除去してソース電極４およびドレイン電極５を形成し、その後、ゲート絶縁膜およびゲート電極となる金属を堆積して、それらの不要部分を除去し、ゲート絶縁膜１４及びゲート電極１５を形成して、本実施の形態４の絶縁ゲート形電界効果薄膜トランジスタを完成する。
【００７１】
このように、本実施の形態４においては、III−V族半導体多結晶薄膜よりなるｎ形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該チャネル層を、InAs、In1-xGaxAs またはInAs1-zPz等よりなるものとし、かつ、該ｎ形チャネル層と基板との間に、ｐ形GaSbyAs1-y多結晶薄膜を緩衝層として介在させるよう構成したので、上記n形チャネル層と基板とが遠くに位置することとなる結果、基板との界面付近にあるチャネル層での結晶性の劣化の影響を避けることができ、動作特性の良好な絶縁ゲート形電界効果薄膜トランジスタを得ることができる。
【００７２】
しかもこの際、上記該ｎ形チャネル層と、上記p形多結晶緩衝層とを、相互に格子整合するものとし、かつ、該２膜を、その切り替え時に原子の供給量のみを切り替えるようにして真空から出さずに連続して成膜するようにすれば、該２層よりなる半導体へテロ接合界面での界面準位はより少なくなり、より低雑音で、より不安定性の少ない、動作特性の電界効果薄膜トランジスタを得ることができる。
【００７３】
（実施の形態５）
本発明の実施の形態５は、上記実施の形態１におけるｐ形GaSbyAs1-y多結晶を外部ベース層として用いて、ヘテロ接合バイポーラトランジスタを構成したものである。
上記したように、非特許文献９において、ヘテロ接合バイポーラトランジスタの製造プロセスにおいてベース／コレクタ間の寄生容量を低減するために、なおかつ、ベース寄生抵抗を低減するために、図８のような構造が提案されている。
【００７４】
図８において、２１は単結晶半絶縁性基板、２２はn+形サブコレクタ層、２３はn形コレクタ層、２４はｐ形ベース層、２５はn形エミッタ層、２６はコレクタ電極、２７は絶縁膜、２８はｐ形ＧａＳｂよりなる外部多結晶ベース層、２９は外部ベース電極、３０はエミッタ電極である。
【００７５】
このようなヘテロ接合バイポーラトランジスタの構造では、外部多結晶ベース層２８とn+形サブコレクタ層２２との間に絶縁膜２７があることにより、ベース／コレクタ間の寄生容量が大きく低減されており、かつ、ベース電極２９と外部ベース層２８との接合面積が大きいことにより、ベース寄生抵抗が大きく低減されている。
【００７６】
このような構造を作製するためには、絶縁膜２７上への外部多結晶ベース層２８の再成長が必要であり、この外部多結晶ベース層は低抵抗で平坦性がよいことが要求される。非特許文献９において、Dongらは、このようなヘテロ接合バイポーラトランジスタにおける外部多結晶ベース層として、ｐ形ＧａＳｂ多結晶層を４３０〜５２０℃で堆積した。この場合、該ｐ形ＧａＳｂ多結晶層は、６×１０19ｃｍ-3程度の正孔濃度と、５ cm2/Vs程度の正孔移動度を示し、その結果として、０．０２Ωｃｍ程度の低い抵抗率を示した。かつ、多結晶の粒子サイズは、基板温度を５２０℃から４３０℃に下げるにつれ、２５０nm から４０nｍに減少し、平坦性も改善されている。しかしまだ、基板温度が高いという問題点と、平坦性については改善の余地があるものであった。
【００７７】
上記実施の形態1で示したｐ形GaSbyAs1-yは、Ｓｂ組成ｙ＝０．８の時、正孔濃度が1.5×１０18ｃｍ-3 と、非特許文献９の場合の約１／４０しかないにもかかわらず、高い正孔移動度のために０．１７Ωcm という低い抵抗率を示している。したがって、さらにｐ形不純物を添加して６×１０19ｃｍ-3 程度の正孔濃度にあげれば、ｐ形ＧａＳｂ多結晶よりも低い抵抗率が得られると考えられる。
【００７８】
したがって、本発明の実施の形態５は、上述したように、上記実施の形態１におけるｐ形GaSbyAs1-y多結晶を、外部ベース層として用いてヘテロ接合バイポーラトランジスタを構成したものである。
【００７９】
なお、このｐ形GaSbyAs1-y多結晶薄膜の形成は、図８において、n+形サブコレクタ層２２、およびSiO2絶縁膜２７が形成された後に、基板１の温度を３００℃以下にして、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子の供給量をそれぞれJGa，JSb，及びJAsとしたとき、JSb ＜ JGa ＜ JAs + JSb を満たすよう、該各原子を同時供給して真空蒸着により、上記n+形サブコレクタ層２２およびSiO2絶縁膜２７上に、p 形
GaSbyAs1-y多結晶薄膜２８を形成する。
【００８０】
たとえば、基板１の温度を３００℃以下にして、成長膜へのGa原子の供給量JGaを6×1014個/ (cm2s)、Sb原子の供給量JSb をその0.8倍の4.8×1014個/ (cm2s)、As原子の供給量JAs を6×1015個/(cm2s)として、Ga、Sb、Asを同時供給してGaSb0.8As0.2多結晶薄膜２８を形成する。
【００８１】
このように、本実施の形態５においては、上記非特許文献９においては、ヘテロ接合バイポーラトランジスタにおける低抵抗外部ベース層としてp形GaSb多結晶を用いているのに代えて、該低抵抗外部ベース層に、実施の形態１におけるp形GaSbyAs1-y多結晶薄膜を用いるようにしたので、低抵抗外部ベース層の抵抗率がより低いヘテロ接合バイポーラトランジスタを得ることができ、さらには、前記p形GaSbyAs1-y多結晶に、ｐ形不純物を添加してその正孔濃度を６×１０19ｃｍ-3 程度にさらにあげるようにすれば、さらにより低い抵抗率を持つ外部ベース層が得られるものである。
【００８２】
加えて、実施の形態１で示したp形GaSbyAs1-y多結晶薄膜は、形成温度が３００℃以下であり、４００℃以上で堆積したGaSb多結晶よりも多結晶の粒子サイズが小さく平坦性に優れるという利点が得られるものであったことより、本実施の形態５のヘテロ接合バイポーラトランジスタにおいても、上記p形ｐ形GaSbyAs1-y 多結晶薄膜を３００℃以下の基板温度で形成するようにすれば、多結晶の粒子サイズが小さく、平坦性に優れる低抵抗外部ベース層が得られる。
【符号の説明】
【００８３】
１ ガラス基板
２ ボトムゲート電極
３ ボトムゲート絶縁膜
４ ソース電極
５ ドレイン電極
６ GaSbyAs1-y多結晶ｐ形チャネル層
７ トップゲート絶縁膜
８ トップゲート電極
１０ ゲート電極
１１ n形In1-xGaxAs
多結晶チャネル層
１２ ｐ形GaSbyAs1-y多結晶ゲート層
１４ ゲート絶縁膜
１５ ゲート電極
１７ n形In1-xGaxAs
多結晶チャネル層
１８ p形GaSbyAs1-y多結晶緩衝層
２１ 単結晶半絶縁性基板
２２ n+形サブコレクタ層
２３ n形コレクタ層
２４ ｐ形ベース層
２５ n形エミッタ層
２６ コレクタ電極
２７ 絶縁膜
２８ 外部多結晶ベース層
２９ 外部ベース電極
３０ エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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