(57)【特許請求の範囲】
【請求項１】
ＣＰＵと、
第１のウェイト数を有する第１の記憶部と、
前記第１のウェイト数と比べて大きい第２のウェイト数を有する第２の記憶部と、
データの読出部と、を備え、
前記読出部は、
前記ＣＰＵによって、前記第１の記憶部を選択して前記第１の記憶部からデータを読み出す命令が、前記第１のウェイト数でされた場合、前記第１の記憶部からデータを読み出して前記ＣＰＵへ転送し、
前記ＣＰＵによって、前記第２の記憶部を選択して前記第２の記憶部からデータを読み出す１回目の命令が、前記第１のウェイト数でされた場合、前記１回目の命令を保持し、前記ＣＰＵによって、前記第２の記憶部を選択して前記第２の記憶部から同じデータを読み出す２回目の命令が、前記第１のウェイト数でされた場合、保持している前記１回目の命令に基づいて前記第２の記憶部からデータを読み出して前記ＣＰＵへ転送し、
前記ＣＰＵは、前記２回目の命令で読み出したデータを前記第２の記憶部から読み出したデータとして用いる情報処理装置。
【請求項２】
前記情報処理装置においてウェイト数を一種類だけ設定できる請求項１に記載の情報処理装置。
【請求項３】
前記第１の記憶部はレジスタであり、
前記第２の記憶部はＲＡＭである請求項１又は２に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はウェイト数が異なる複数の記憶部を備える情報処理装置に関する。
【背景技術】
【０００２】
ＣＰＵ(Central Processing Unit)はバスによって周辺装置(例えば、メモリ、Ｉ／Ｏ(Input/Output)装置)と接続される。ＣＰＵがデータを周辺装置に対して読み出し及び書き込みをする場合、周辺装置の処理速度がＣＰＵの処理速度と比べて遅ければ、ＣＰＵには待ち時間が発生する。これをウェイトと称する。ウェイトの大きさをバスクロック(ベースクロック)の数で表したのがウェイト数(ウェイトサイクル数)である。ウェイト数が少ないほど、ＣＰＵと周辺装置とで構成される情報処理装置の処理速度を向上させることができる。
【０００３】
ＣＰＵが複数のデバイス(複数の周辺装置)のそれぞれに対して最適なタイミングでアクセスするために、複数のデバイスのそれぞれのウェイトサイクル数を決定する場合に、この決定の時間を短縮できる技術が提案されている(例えば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５７６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画像処理装置では、ＣＰＵ、メモリ及びＩ／Ｏ装置に加えて、画像処理専用のＡＳＩＣ装置がバスに接続される。このＡＳＩＣ装置はＲＡＭ(Random Access Memory)及びレジスタ等を備えている。ＲＡＭはレジスタに比べてウェイト数が大きい。従って、システムの簡易化によりウェイト数を一種類しか設定できない場合、単にいずれかのウェイト数に設定するだけでは、以下の問題が生じる。
【０００６】
レジスタのウェイト数に設定すれば、ＲＡＭに対してデータを読み出すことができなくなる。一方、ＲＡＭのウェイト数に設定すれば、レジスタ及びＲＡＭのいずれに対してもデータを読み出すことができる。しかし、レジスタに対するデータの読み出しでは無駄なウェイトが発生するので、システムの処理時間の短縮化を妨げる原因となる。
【０００７】
本発明は、ウェイト数が異なる複数の記憶部に対してＣＰＵがアクセスする場合に、無駄なウェイトの発生を抑えつつ、複数の記憶部のいずれに対してもデータを読み出すことができる情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明に係る情報処理装置は、ＣＰＵと、第１のウェイト数を有する第１の記憶部と、前記第１のウェイト数と比べて大きい第２のウェイト数を有する第２の記憶部と、データの読出部と、を備え、前記読出部は、前記ＣＰＵによって、前記第１の記憶部を選択して前記第１の記憶部からデータを読み出す命令が、前記第１のウェイト数でされた場合、前記第１の記憶部からデータを読み出して前記ＣＰＵへ転送し、前記ＣＰＵによって、前記第２の記憶部を選択して前記第２の記憶部からデータを読み出す１回目の命令が、前記第１のウェイト数でされた場合、前記１回目の命令を保持し、前記ＣＰＵによって、前記第２の記憶部を選択して前記第２の記憶部から同じデータを読み出す２回目の命令が、前記第１のウェイト数でされた場合、保持している前記１回目の命令に基づいて前記第２の記憶部からデータを読み出して前記ＣＰＵへ転送し、前記ＣＰＵは、前記２回目の命令で読み出したデータを前記第２の記憶部から読み出したデータとして用いる。
【０００９】
本発明に係る情報処理装置によれば、ＣＰＵが第２の記憶部からデータを読み出す場合に、読出部はＣＰＵからの１回目の命令を保持し、ＣＰＵが２回目の命令をした場合に、読出部は保持している１回目の命令に基づいて第２の記憶部からデータを読み出してＣＰＵへ転送する。従って、ＣＰＵが第２の記憶部からデータを読み出す際に、第２の記憶部のウェイト数(第２のウェイト数)より小さい第１の記憶部のウェイト数(第１のウェイト数)に設定しても、第２の記憶部からデータを読み出すことができる。
【００１０】
一方、ＣＰＵが第１の記憶部からデータを読み出す場合は、第１の記憶部のウェイト数である第１のウェイト数で読み出すので、第１の記憶部からのデータの読み出しにおいて、無駄なウェイトの発生を抑えることができる。
【００１１】
以上より、本発明によれば、ウェイト数が異なる複数の記憶部に対してＣＰＵがアクセスする場合に、無駄なウェイトの発生を抑えつつ、複数の記憶部のいずれに対してもデータを読み出すことができる。
【００１２】
上記構成において、前記情報処理装置がウェイト数を一種類だけ設定できる。
【００１３】
この構成ではウェイト数を一種類しか設定できないが、第１の記憶部のウェイト数に設定しても上述した理由により、無駄なウェイトの発生を抑えつつ、複数の記憶部のいずれに対してもデータを読み出すことができる。
【００１４】
上記構成において、前記第１の記憶部はレジスタであり、前記第２の記憶部はＲＡＭである。
【００１５】
この構成によれば、ＣＰＵがＲＡＭからデータを読み出す場合に、レジスタのウェイト数の設定でデータを読み出すことができる。
【発明の効果】
【００１６】
本発明によれば、ウェイト数が異なる複数の記憶部に対してＣＰＵがアクセスする場合に、無駄なウェイトの発生を抑えつつ、複数の記憶部のいずれに対してもデータを読み出すことができる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係る情報処理装置の回路ブロック図である。
【図２】第１及び第２の比較形態に係る情報処理装置の回路ブロック図である。
【図３】第１の比較形態においてレジスタからデータを読み出す動作を説明するタイミングチャートである。
【図４】第１の比較形態においてＲＡＭのメモリセルからデータを読み出す動作を説明するタイミングチャートである。
【図５】第２の比較形態においてレジスタからデータを読み出す動作を説明するタイミングチャートである。
【図６】本実施形態においてＲＡＭのメモリセルからデータを読み出す動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、図面に基づいて本発明の一実施形態を詳細に説明する。図１は本実施形態に係る情報処理装置１の回路ブロック図である。情報処理装置１は例えば複合機等の画像形成装置に備えられる。情報処理装置１はＣＰＵ３とＡＳＩＣ(Application Specific Integrated Circuit)装置５とがアドレスバス１１、データバス１３及び制御バス１５によって接続された構成を有する。これらのバスにはメインメモリ、ＲＯＭ(Read Only Memory)及びＩ／Ｏ装置等が接続されるが、図１では省略している。
【００１９】
ＡＳＩＣ装置５は読出・書込選択回路２１、アドレスデコーダ２３、レジスタ(第１の記憶部の一例)２５、ＲＡＭ用レジスタ２７、ＲＡＭ(第２の記憶部の一例)２９及びマルチプレクサ３１等を備える。読出・書込選択回路２１及びアドレスデコーダ２３によって読出部が構成される。
【００２０】
読出・書込選択回路２１は端子ＣＳ、端子Ｒ−ＥＮ、端子Ｗ−ＥＮ、端子ＤＩ／ＤＯ、端子ＤＩ及び端子ＤＯを備える。
【００２１】
端子ＣＳは制御バス１５と接続されており、ＣＰＵ３から出力されたチップセレクト信号が入力する端子である。チップセレクト信号はＣＰＵ３がＡＳＩＣ装置５を選択する場合にアクティブとなる信号である。
【００２２】
端子Ｒ−ＥＮは制御バス１５と接続されており、ＣＰＵ３から出力されたリードイネーブル信号が入力する端子である。リードイネーブル信号はＣＰＵ３がレジスタ２５又はＲＡＭ２９に対してデータを読み出す場合にアクティブとなる信号である。
【００２３】
端子Ｗ−ＥＮは制御バス１５と接続されており、ＣＰＵ３から出力されたライトイネーブル信号が入力する端子である。ライトイネーブル信号はＡＳＩＣ装置５においてデータ処理に用いられる記憶部(図示しないレジスタ等)又はＲＡＭ２９に対して、ＣＰＵ３から出力されたデータを書き込む場合にアクティブとなる信号である。
【００２４】
端子ＤＩ／ＤＯはデータバス１３と接続されており、ＣＰＵ３から出力されたデータが入力すると共にＣＰＵ３へ転送されるデータが出力する端子である。ＣＰＵ３へ転送されるデータとはレジスタ２５又はＲＡＭ２９から読み出されたデータである。
【００２５】
端子ＤＯは端子ＤＩ／ＤＯに入力したＣＰＵ３から出力されたデータを上述した記憶部(図示しないレジスタ等)又はＲＡＭ２９へ出力する端子である。
【００２６】
端子ＤＩはＣＰＵ３によってレジスタ２５から読み出されたデータ又はＲＡＭ２９から読み出されたデータが入力する端子である。これらのデータは端子ＤＩ／ＤＯからＣＰＵ３へ転送される。
【００２７】
ＣＳ，Ｒ−ＥＮ信号保持回路３５はＣＰＵ３がＲＡＭ２９を選択してＲＡＭ２９からデータを読み出す１回目の命令が、第１のウェイト数でされた場合、１回目の命令(チップセレクト信号及びリードイネーブル信号)を保持する。
【００２８】
アドレスデコーダ２３はアドレスバス１１と接続されており、アドレス信号の上位ビットをデコードして、レジスタ２５又はＲＡＭ２９を選択する。レジスタ２５が選択されると、アドレスデコーダ２３からＨレベルの信号が出力されて、アンドゲート３３の一方の端子に入力される。アンドゲートの他方の端子にはレジスタクロックが入力される。従って、レジスタ２５が選択されると、アンドゲート３３からレジスタクロックが出力されて、レジスタ２５のクロック端子に入力する。レジスタ２５は第１のウェイト数(例えば２ウェイト)を有しており、ＡＳＩＣ装置５で処理されてＣＰＵ３へ転送されるデータが格納される。
【００２９】
一方、アドレスデコーダ２３によってＲＡＭ２９が選択されると、アドレスデコーダ２３はアドレス信号の下位ビットをＲＡＭ２９へ送る。なお、ＲＡＭ２９が選択される場合、すなわちレジスタ２５が選択されない場合は、アドレスデコーダ２３からＬレベルの信号が出力されて、アンドゲート３３の一方の端子に入力される。従って、レジスタ２５が選択されないと、アンドゲート３３からレジスタクロックの出力を停止される。これにより、レジスタ２５のクロック端子にレジスタクロックの入力が停止されるので、レジスタ２５に対してデータの書き込みができなくなる。
【００３０】
アドレスデコーダ２３はアドレス信号保持回路３７を備える。アドレス信号保持回路３７はＣＰＵ３がＲＡＭ２９を選択してＲＡＭ２９からデータを読み出す１回目の命令が、第１のウェイト数でされた場合、１回目の命令(ＲＡＭ２９のメモリセルの中でＣＰＵが読み出すデータが記憶されているメモリセルのアドレス信号)を保持する。
【００３１】
ＲＡＭ２９はレジスタ２５が有する第１のウェイト数と比べて大きい第２のウェイト数を有する。ＲＡＭ２９はＡＳＩＣ装置５でのデータ処理においてワークエリアとして用いられ、端子ＡＤＤ、端子ＣＬＫ、端子ＤＯ及び端子ＤＩを備える。
【００３２】
端子ＡＤＤはアドレスデコーダ２３から送られたアドレス信号の下位ビットが入力する端子である。ＲＡＭ２９に備えられたデコーダ(図示せず)はアドレス信号の下位ビットをデコードして、データの読み出し及び書き込みの対象となるメモリセル(図示せず)を選択する。
【００３３】
端子ＣＬＫはメモリクロックが入力する端子である。ＲＡＭ２９はＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)やシンクロナスＳＲＡＭ(Static Random Access Memory)等のメモリクロックと同期して動作する同期式のＲＡＭである。
【００３４】
ＲＡＭ２９の端子ＤＯはＲＡＭ２９から読み出されたデータが出力される端子である。ＲＡＭ２９の端子ＤＩはＲＡＭ２９に書き込まれるデータが入力される端子である。
【００３５】
ＲＡＭ用レジスタ２７はＣＰＵ３がＲＡＭ２９からデータを読み出す命令をした場合、読み出されたデータを一時格納するのに用いられる。ＲＡＭ用レジスタ２７のクロック端子にはレジスタクロックが入力される。ＲＡＭ用レジスタ２７はレジスタ２５が有する第１のウェイト数と同じウェイト数を有する。
【００３６】
マルチプレクサ３１はレジスタ２５から出力されたデータとＲＡＭ用レジスタ２７から出力されたデータを選択して出力する。レジスタ２５から出力されたデータとはＣＰＵ３がレジスタ２５を選択して、レジスタ２５からデータを読み出す命令をすることにより、出力されたデータである。ＲＡＭ用レジスタ２７から出力されたデータとは、ＣＰＵ３がＲＡＭ２９のメモリセルを選択して、そのメモリセルからデータを読み出す命令をすることにより、そのメモリセルから読み出されてＲＡＭ用レジスタ２７に一時格納されたデータである。
【００３７】
マルチプレクサ３１はアドレスデコーダ２３がレジスタ２５を選択した場合に出力するＨレベル信号によってレジスタ２５から出力されたデータを選択し、一方、アドレスデコーダ２３がレジスタ２５を選択しない場合に出力するＬレベル信号によってＲＡＭ用レジスタ２７から出力されたデータを選択する。
【００３８】
次に、本実施形態に係る情報処理装置１の動作を、本実施形態の特徴部分を備えない第１及び第２の比較形態の動作と比較して説明する。ここで、レジスタ２５及びＲＡＭ用レジスタ２７のウェイト数を２ウェイト、ＲＡＭ２９のウェイト数を６ウェイトとする。情報処理装置１においてウェイト数は２ウェイトに設定されている。ＣＰＵ３がレジスタ２５を選択するアドレスをＡＤＤ１とする。ＲＡＭ２９のメモリセルの中でＣＰＵ３が読み出すデータが記憶されているメモリセルのアドレスをＡＤＤ２とする。レジスタ２５に格納されているデータをデータＡとする。アドレスＡＤＤ２のメモリセルに格納されているデータをデータＢとする。バスクロックはアドレスバス１１、データバス１３及び制御バス１５が動作する周波数である。レジスタクロックの周期はバスクロックの周期の半分であり、メモリクロックの周期はバスクロックの周期の２倍であり、これらのクロックは同期している。
【００３９】
まず、第１及び第２の比較形態について説明する。図２は第１及び第２の比較形態に係る情報処理装置４１の回路ブロック図であり、図１と対応する。図３及び図４は第１の比較形態の動作を説明するタイミングチャートであり、図５は第２の比較形態の動作を説明するタイミングチャートである。第１及び第２の比較形態に係る情報処理装置４１の構成について、図１に示す本実施形態に係る情報処理装置１と同じ構成については同一符号を付すことにより説明を省略する。
【００４０】
図２に示すように情報処理装置４１において、ＡＳＩＣ装置４３は図１に示すＲＡＭ用レジスタ２７、マルチプレクサ３１、ＣＳ，Ｒ−ＥＮ信号保持回路３５及びアドレス信号保持回路３７を備えていない。従って、ＣＰＵ３がレジスタ２５を選択してレジスタ２５から読み出されたデータ及びＲＡＭ２９のメモリセルを選択してそのメモリセルから読み出されたデータは、直接に読出・書込選択回路２１の端子ＤＩへ送られる。
【００４１】
第１の比較形態はウェイト数を二種類設定できる形態である。ＣＰＵ３がレジスタ２５からデータを読み出すときは２ウェイト、ＲＡＭ２９からデータを読み出すときは６ウェイトに設定されている。レジスタ２５からデータを読み出す場合は、図３に示すようにＣＰＵ３がレジスタ２５のアドレスＡＤＤ１を選択し、リードイネーブル信号をアクティブにすることにより、レジスタ２５からデータを読み出す命令をする(時刻ｔ１)。これによって、バスクロックの２周期分の遅れ、すなわち２ウェイトで、レジスタ２５に格納されているデータＡが読み出されて、ＣＰＵ３へ転送される。
【００４２】
一方、ＲＡＭ２９からデータを読み出す場合は、ＣＰＵ３は図４に示すようにＲＡＭ２９のメモリセルのアドレスＡＤＤ２を選択し、リードイネーブル信号をアクティブにすることにより、アドレスＡＤＤ２のメモリセルからデータを読み出す命令をする(時刻ｔ１)。これにより、バスクロックの６周期分の遅れ、すなわち６ウェイトで、ＲＡＭ２９のメモリセルに記憶されているデータＢが読み出されて、ＣＰＵ３へ転送される。
【００４３】
第２の比較形態はウェイト数を一種類しか設定できず、単にＲＡＭ２９のウェイト数に設定した形態である。このためレジスタ２５からデータを２ウェイトで読み出すことができるにもかかわらず、６ウェイトで読み出さなければならない。従って、レジスタ２５からデータを読み出す場合、図５に示すようにＣＰＵ３はレジスタ２５のアドレスＡＤＤ１を選択し、リードイネーブル信号をアクティブにすることにより、レジスタ２５からデータを読み出す命令をする(時刻ｔ１)。これにより、６ウェイトでレジスタ２５に格納されているデータＡが読み出されて、ＣＰＵ３へ転送される。
【００４４】
本実施形態ではウェイト数を２ウェイトに設定しても、ＣＰＵ３はＲＡＭ２９からデータを読み出すことができる。本実施形態において、ＣＰＵ３がレジスタ２５からデータを読み出す動作を説明するタイミングチャートは図３と同じであり、ＣＰＵ３がＲＡＭ２９のメモリセルからデータを読み出す動作を説明するタイミングチャートが図６である。
【００４５】
本実施形態においてＣＰＵ３がレジスタ２５からデータを読み出す場合、図３に示すようにＣＰＵ３がレジスタ２５のアドレスＡＤＤ１を選択し、リードイネーブル信号をアクティブにすることにより、レジスタ２５からデータを読み出す命令をする(時刻ｔ１)。これにより、２ウェイト(第１のウェイト数の一例)でレジスタ２５に格納されているデータＡが読み出される。図１で説明したように、レジスタ２５が選択されると、アドレスデコーダ２３はＨレベルの信号をマルチプレクサ３１に送り、マルチプレクサ３１はレジスタ２５から出力されるデータを選択して出力する。従って、レジスタ２５から読み出されたデータＡは読出・書込選択回路２１の端子ＤＩ及び端子ＤＩ／ＤＯを介してＣＰＵ３へ転送される。
【００４６】
本実施形態においてＲＡＭ２９からデータを読み出す場合、図６に示すようにＣＰＵ３がＲＡＭ２９のメモリセルの中で読み出すデータが記憶されているメモリセルのアドレスＡＤＤ２を選択し、リードイネーブル信号をアクティブにすることにより、アドレスＡＤＤ２のメモリセルからデータを読み出す１回目の命令をする(時刻ｔ１)。アドレスデコーダ２３はアドレスＡＤＤ２の上位ビットをデコードしてＲＡＭ２９を選択する。ＲＡＭ２９が選択されると(すなわちレジスタ２５が選択されないと)、アドレスデコーダ２３はＬレベルの信号をマルチプレクサ３１に送り、マルチプレクサ３１はＲＡＭ用レジスタ２７から出力されるデータを選択して出力する。従って、ＲＡＭ用レジスタ２７に格納されている不定データであるデータＸ１が２ウェイトで読み出されて、ＣＰＵ３へ転送される。また、ＲＡＭ２９からは不定データであるデータＸ２が読み出されて、ＲＡＭ用レジスタ２７に格納される。
【００４７】
ＣＳ，Ｒ−ＥＮ信号保持回路３５は１回目の命令におけるチップセレクト信号及びリードイネーブル信号を保持する。アドレス信号保持回路３７は１回目の命令におけるＡＤＤ２のアドレス信号を保持する。１回目の命令から６ウェイトが経過すると、保持回路３５，３７で保持されている１回目の命令に基づいて、ＲＡＭ２９のアドレスＡＤＤ２のメモリセルに記憶されているデータＢは読み出されて、ＲＡＭ用レジスタ２７に格納される。
【００４８】
一方、ＣＰＵ３がＲＡＭ２９のアドレスＡＤＤ２のメモリセル(１回目と同じアドレスのメモリセル)を選択し、リードイネーブル信号をアクティブにすることにより、アドレスＡＤＤ２のメモリセルから同じデータを読み出す２回目の命令をする(時刻ｔ２)。アドレスデコーダ２３はアドレスＡＤＤ２の上位ビットをデコードしてＲＡＭ２９を選択する。これにより、ＲＡＭ用レジスタ２７に格納されているデータＢが２ウェイトで読み出されて、ＣＰＵ３へ転送される。
【００４９】
このようにＣＰＵ３はＲＡＭ２９のアドレスＡＤＤ２のメモリセルを選択し、そのメモリセルからデータＢを読み出す命令を２回実行する。１回目の命令でＣＰＵ３へ転送されるデータは不定データ(データＸ１)であり、２回目の命令でＣＰＵ３へ転送されるデータがアドレスＡＤＤ２のメモリセルに記憶されているデータＢである。ＣＰＵ３が、１回目の命令で読み出したデータＸ１を無効とし、２回目の命令で読み出したデータＢをアドレスＡＤＤ２のメモリセルから読み出したデータとして用いるように、ＣＰＵ３で実行されるプログラムが作成される。
【００５０】
本実施形態の主な効果を説明する。ＣＰＵ３がＲＡＭ２９からデータを読み出す場合に、読出部(読出・書込選択回路２１、アドレスデコーダ２３)はＣＰＵ３からの１回目の命令を保持し、ＣＰＵ３が２回目の命令をした場合に、読出部は保持している１回目の命令に基づいてＲＡＭ２９のアドレスＡＤＤ２のメモリセルからデータＢを読み出して、ＲＡＭ用レジスタ２７を経由してＣＰＵ３へ転送する。従って、ＣＰＵ３がＲＡＭ２９のアドレスＡＤＤ２のメモリセルからデータＢを読み出す際に、ＲＡＭ２９のウェイト数(第２のウェイト数)より小さいレジスタ２５のウェイト数(第１のウェイト数)に設定しても、ＲＡＭ２９からデータを読み出すことができる。
【００５１】
一方、ＣＰＵ３がレジスタ２５からデータＡを読み出す場合は、レジスタ２５のウェイト数である第１のウェイト数で読み出すので、レジスタ２５からのデータＡの読み出しにおいて、無駄なウェイトの発生を抑えることができる。これは、ＣＰＵ３がＲＡＭ２９からデータを読み出すことが少なく、レジスタ２５からデータを読み出すことが多い場合に特に有効である。
【００５２】
以上より、本実施形態によれば、ウェイト数が異なる複数の記憶部(レジスタ２５とＲＡＭ２９)を有するＡＳＩＣ装置５に対してＣＰＵ３がアクセスする場合に、無駄なウェイトの発生を抑えつつ、複数の記憶部のいずれに対してもデータを読み出すことができる。
【００５３】
また、本実施形態によれば、上述したようにウェイト数をレジスタ２５のウェイト数に設定しても、無駄なウェイトの発生を抑えつつ、レジスタ２５及びＲＡＭ２９のいずれに対してもデータを読み出すことができる。従って、情報処理装置１においてウェイト数を一種類しか設定できない場合に好適である。
【００５４】
さらに、本実施形態によれば、１回目及び２回目の命令のタイミングがＣＰＵ３で実行されるプログラムで決められる。よって、１回目の命令と２回目の命令との間の時間を調整することにより、レジスタ２５とＲＡＭ２９のウェイト数の差の大小に関係なく、２回目の命令によりＲＡＭ２９からデータを読み出すことができる。
【００５５】
次に、本実施形態に係る情報処理装置１の変形例について説明する。
【００５６】
変形例１において、ＡＳＩＣ装置５はＲＡＭ用レジスタ２７を備えていない。変形例１ではＲＡＭ２９の端子ＤＯから出力されたデータは直接にマルチプレクサ３１に入力される。
【００５７】
変形例２において、ＲＡＭ２９はＡＳＩＣ装置５の外部に設けられている。変形例２では変形例１と同様にＲＡＭ２９が読出・書込選択回路２１及びアドレスデコーダ２３により制御される。
【符号の説明】
【００５８】
１  情報処理装置  
３  ＣＰＵ
２１  読出・書込選択回路(読出部の一例を構成する要素)
２３  アドレスデコーダ(読出部の一例を構成する要素)
２５  レジスタ(第１の記憶部の一例)
２９  ＲＡＭ(第２の記憶部の一例)
【図１】
0005393626.tif 000002
【図２】
0005393626.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0005393626.tif 000007