(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤストリングを構成するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
中間電圧を非選択ワード線に印加させながら、選択ワード線にプログラム電圧を印加させることにより、前記選択ワード線に接続された選択メモリセルに書き込みを行う書き込み制御部と、
前記制御部は、前記プログラム電圧の印加時に前記非選択ワード線のいずれかのワード線にアイソレーション電圧を印加させるとともに、前記プログラム電圧の印加後で前記中間電圧が解除される前に前記アイソレーション電圧を上昇するように制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記プログラム電圧の印加時に前記アイソレーション電圧が印加されるワード線に隣接するワード線に電界緩和電圧を印加させ、前記プログラム電圧の印加後前記中間電圧が解除される前に前記電界緩和電圧を上昇するように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、第１領域と第２領域との間で前記チャネルが切り離されるように、前記アイソレーション電圧が印加されるゲート電極を選択することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、前記中間電圧が解除される前に前記アイソレーション電圧を前記中間電圧と等しくすることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記中間電圧が解除される前に前記アイソレーション電圧が印加されるワード線と前記中間電圧が印加されるワード線とをショートさせることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記制御部は、前記プログラム電圧の印加が解除されるのと同一のタイミングで前記アイソレーション電圧が印加されるワード線と前記プログラム電圧が印加されるワード線とをショートさせることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記プログラム電圧の印加後で前記中間電圧が解除される前に前記アイソレーション電圧を、前記アイソレーション電圧が印加されたメモリセルのチャネルを形成するまで上昇させることを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記プログラム電圧の印加後で前記中間電圧が解除される前に前記アイソレーション電圧を、前記第１領域と前記第２領域を接続する正の電圧を与えることを特徴とする請求項３乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルは例えば浮遊ゲート、電荷トラップを有する絶縁膜などの電荷蓄積層と半導体基板との間の電荷の授受により電気的書き換えを可能としている。このメモリセルは、データ“０”の書き込み時に電荷蓄積層と基板との間のトンネル絶縁膜に高電界を印加して電荷の授受を行われる。また、選択セルへのデータ“１”の書き込み時に選択セルに誤書き込みが起こらないようにするため、選択セルのチャネルをブーストさせることで選択セルのトンネル絶縁膜に高電界が印加されないようにしている。
【０００３】
この時、書き込み済みのメモリセルが増大すると、ブーストカップリング比が下がり、誤書き込みが起こりやすくなる。このため、ブーストレベルを安定化させるため、チャネルをブーストさせる時に書き込み済みのメモリセルを電気的に切り離すチャネルアイレーションという方法が用いられることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８７５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、誤書き込みを低減することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、ワード線と、ビット線と、書き込み制御部と、アイソレーション制御部とが設けられている。メモリセルアレイは、ＮＡＮＤストリングを構成するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。ワード線は、前記メモリセルをロウ方向に選択する。ビット線は、前記メモリセルをカラム方向に選択する。書き込み制御部は、選択カラムのビット線電圧を選択セルに伝えるチャネルを形成する中間電圧を非選択ロウのワード線に印加させながら、選択ロウのワード線にプログラム電圧を印加させることにより、前記選択セルに書き込みを行う。アイソレーション制御部は、前記プログラム電圧の印加時に書き込み済みのメモリセルと未書き込みのメモリセルとの間で前記チャネルが切り離されるように非選択ロウのいずれかのワード線にアイソレーション電圧を印加させるとともに、前記アイソレーション電圧が印加させるワード線に隣接するワード線に電界緩和電圧を印加させ、前記中間電圧が解除される前に前記書き込み済みのメモリセルと前記未書き込みのメモリセルとの間で前記チャネルが接続されるように前記アイソレーション電圧および前記電界緩和電圧を前記中間電圧と等しくする。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３（ａ）〜図３（ｄ）は、図１の不揮発性半導体記憶装置の１ＮＡＮＤストリング分の書き込み時のワード線電圧の設定方法を示す断面図である。
【図４】図４は、図１の不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
【図５】図５（ａ）〜図５（ｄ）は、第２実施形態に係る不揮発性半導体記憶装置の１ＮＡＮＤストリング分の書き込み時のワード線電圧の設定方法を示す断面図である。
【図６】図６は、第２実施形態に係る不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
【図７】図７は、第３実施形態に係る不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、図１の例では、１６値のＮＡＮＤセル型フラッシュメモリを例にとって主要部を示している。
図１において、メモリチップ２０には、メモリセルアレイ１、データ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路９、切替回路１１、一括検知回路１０、コマンドインターフェイス回路１２およびステートマシーン１３が設けられている。
【００１０】
メモリセルアレイ１はｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎにて構成され、各ブロックＢ１〜ＢｎにはＮＡＮＤストリングが配置されている。このＮＡＮＤストリングは、例えば、互いに直列接続された複数のメモリセルとその両端に１つずつ接続された２つのセレクトゲートとから構成することができる。
【００１１】
データ回路２は、複数のラッチ（記憶回路）を含んでいる。このデータ回路２は、ライト時に４ビット（１６値）のライトデータを、リード時に４ビット（１６値）のリードデータをそれぞれ一時的に記憶する。このため、ライト／リード動作の対象となる選択されたメモリセルに接続される１本のビット線ＢＬに対して、最低、６個のラッチが設けられる。６個のラッチのうちの１つは論理下位ページデータを記憶し、他の１つは論理上位ページデータを記憶する。
【００１２】
ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。このワード線制御回路３は、動作モード（ライト、イレーズ、リード等）とロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ１内の複数のワード線の電位を制御する。
【００１３】
カラムデコーダ４は、カラムアドレス信号に基づいてメモリセルアレイ１のカラムを選択する。プログラム時には、ライトデータはデータ入出力バッファ７およびＩ／Ｏセンスアンプ６を経由して、選択カラムに属するデータ回路２内の記憶回路に入力される。また、リード時には、リードデータは選択カラムに属するデータ回路２内の記憶回路に一時的に記憶され、この後、Ｉ／Ｏセンスアンプ６およびデータ入出力バッファ７を経由してメモリチップ２０の外部へ出力される。
【００１４】
アドレス信号中のロウアドレス信号は、アドレスバッファ５を経由してワード線制御回路３に入力される。カラムアドレス信号は、アドレスバッファ５を経由してカラムデコーダ４に入力される。
【００１５】
ウェル／ソース線電位制御回路８は、動作モード（ライト、イレーズ、リード等）に応じて、ブロックＢ１〜Ｂｎに対応する複数のウェル領域（例えば、ｎウェルとｐウェルからなるダブルウェル領域）の電位、並びにソース線の電位をそれぞれ制御する。
【００１６】
電位生成回路９は、例えばライト時にプログラム電圧ＶＰＧＭ（例えば約２０Ｖ）や、中間電圧ＶＰＡ、ＶＰＢ（例えば約１０Ｖ）等を発生する。なお、中間電圧ＶＰＡ、ＶＰＢは、ＮＡＮＤストリングにおいて選択カラムのビット線電圧を選択セルに伝えるチャネルを形成することができる。具体的には、ワード線制御回路３がメモリセルのゲート電極に中間電位などを与えることにより、メモリセルのチャネル部（メモリセルのゲート電極のほぼ直下の領域、若しくは、メモリセルの不純物拡散層（ソース及びドレイン）の間の領域）にチャネル領域を形成する。その結果、メモリセルの不純物拡散層間が電気的に接続され、選択カラムのビット線電圧を選択セルに伝えることができる。また、電位生成回路９は、ライト時にアイソレーション電圧ＶＩＳＯや、電界緩和電圧ＶＧＰを発生する。アイソレーション電圧ＶＩＳＯは、プログラム電圧ＶＰＧＭの印加前（好ましくは、中間電位ＶＰＡ、ＶＰＢの印加より前、若しくはほぼ同時）に印加され、ビット線ＢＬとソース線との間のチャネルを切り離すことができる電圧である。具体的には、ワード線制御回路３がメモリセルのゲート電極にアイソレーション電圧を与えることにより、メモリセルのチャネル部にチャネル領域を形成しない。その結果、メモリセルの不純物拡散層間が電気的に分離する。すなわち、アイソレーション電圧ＶＩＳＯによって、ＮＡＮＤストリングのチャネルはビット線側のチャネルとソース線側のチャネルに分離される。電界緩和電圧ＶＧＰは、アイソレーション電圧ＶＩＳＯが印加されるメモリセルのチャネルの周辺の電界を緩和することができる。プログラム電位ＶＰＧＭ、中間電圧ＶＰＡ、ＶＰＢ、アイソレーション電圧ＶＩＳＯおよび電界緩和電圧ＶＧＰは、切替回路１１により、ブロックＢ１〜Ｂｎから選択された１つまたは２つ以上の選択ブロック内の１以上のワード線に振り分けられる。なお、中間電圧ＶＰＡは、アイソレーション電圧ＶＩＳＯにて分離される一方のチャネルの形成に用いられ、中間電圧ＶＰＢは、アイソレーション電圧ＶＩＳＯにて分離される他方のチャネルの形成に用いることができる。中間電圧ＶＰＡ、ＶＰＢは互いに等しくてもよいし、互いに異なっていてもよい。
【００１７】
また、電位生成回路９は、例えば、消去時に消去電位ＶＥ（例えば約２０Ｖ）を発生する。そして、ブロックＢ１〜Ｂｎから選択された１つまたは２つ以上の選択ブロックに対応する１つまたは２つ以上のウェル領域（ｎウェルとｐウェルの双方）に消去電位ＶＥを与える。
【００１８】
一括検知回路１０は、プログラム時にメモリセルに正確に所定のデータが書き込まれたか否かを検証し、消去時にメモリセルのデータが完全に消去されたか否かを検証する。
【００１９】
コマンドインターフェイス回路１２は、メモリチップ２０とは別のチップ（例えばホストマイクロコンピュータ、メモリコントローラＨＭ）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがホストマイクロコンピュータから提供されたコマンドデータであるか否かを判断する。データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２はコマンドデータをステートマシーン１３に転送する。
【００２０】
ステートマシーン１３は、コマンドデータに基づいてＮＡＮＤフラッシュメモリの動作モード（ライト、リード、消去等）を決定し、且つその動作モードに応じてＮＡＮＤフラッシュメモリの全体の動作、具体的にはデータ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路９、切替回路１１および一括検知回路１０の動作をそれぞれ制御する。
【００２１】
ここで、ステートマシーン１３には、書き込み制御に関する構成として、アイソレーション制御部１３Ａおよび書き込み制御部１３Ｂが設けられている。書き込み制御部１３Ｂは、選択カラムのビット線電圧を選択セルに伝えるチャネルを形成する中間電圧ＶＰＡ、ＶＰＢを非選択ロウのワード線（以下「非選択ワード線」と称する場合もある）に印加させながら、選択ロウのワード線（以下「選択ワード線」と称する場合もある）にプログラム電圧ＶＰＧＭを印加させることにより、選択セルに書き込みを行うことができる。なお、アイソレーション制御部１３Ａおよび書き込み制御部１３Ｂは一体となって制御部としてステートマシーン１３中に配置することもできる。
【００２２】
アイソレーション制御部１３Ａは、プログラム電圧ＶＰＧＭの印加前にＮＡＮＤストリングのチャネルをビット線側のチャネルとソース線側のチャネルに分離するように非選択ロウのいずれかのワード線にアイソレーション電圧を印加する。ここで、選択ワード線に接続されたメモリセルのチャネル部は、ソース側のチャネルに属するように制御することができる。さらにアイソレーション制御部１３Ａは、プログラム電圧ＶＰＧＭの印加後、中間電圧ＶＰＡ、ＶＰＢが解除される前にビット線ＢＬと選択ロウに属するメモリセルとの間のチャネルが非選択ロウに属するメモリセルのチャネルと接続される（または、アイソレーション電圧ＶＩＳＯが与えられる非選択ワード線にビット線側とソース線側に分離されたチャネルを接続するのに十分な正の電圧を与える）ようにアイソレーション電圧ＶＩＳＯを制御することができる。
【００２３】
また、アイソレーション制御部１３Ａは、プログラム電圧ＶＰＧＭの印加時にアイソレーション電圧ＶＩＳＯが印加されるワード線に隣接するワード線に電界緩和電圧ＶＧＰを印加させ、中間電圧ＶＰＡ、ＶＰＢが解除される前にビット線ＢＬと選択ロウに属するメモリセルとの間のチャネルが非選択ロウに属するメモリセルのチャネルと接続されるように電界緩和電圧ＶＧＰを制御することができる。
【００２４】
この時、アイソレーション制御部１３Ａは、書き込み済み領域に属するメモリセルと未書き込み領域に属するメモリセルとの間でチャネルが切り離されるように、アイソレーション電圧ＶＩＳＯが印加されるメモリセルのゲート電極を選択することができる。
【００２５】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎの整数）には、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００２６】
そして、ブロックＢｉには、ｍ個のＮＡＮＤストリングＮＳ１〜ＮＳｍがロウ方向に設けられ、ＮＡＮＤストリングＮＳ１〜ＮＳｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００２７】
ここで、ＮＡＮＤストリングＮＳ１〜ＮＳｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＤＴ、ＳＴがそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｈの整数）にて構成することができる。また、各セルトランジスタＭＴ１〜ＭＴｈには、電荷を蓄積する電荷蓄積領域および電荷の蓄積を制御する制御ゲート電極を設けることができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されている。そして、初段のセルトランジスタＭＴ１にセレクトトランジスタＤＴが直列に接続され、最終段のセルトランジスタＭＴｈにセレクトトランジスタＳＴが直列に接続されることでＮＡＮＤストリングＮＳｊ（１≦ｊ≦ｍの整数）が構成されている。
【００２８】
そして、ＮＡＮＤストリングＮＳ１〜ＮＳｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。また、ＮＡＮＤストリングＮＳｊの一端は、セレクトトランジスタＤＴを介してビット線ＢＬｊに接続され、ＮＡＮＤストリングＮＳｊの他端は、セレクトトランジスタＳＴを介してソース線ＳＣＥに接続されている。
【００２９】
また、ＮＡＮＤストリングＮＳ１〜ＮＳｍにおいて、１セルトランジスタに１ビットを記憶する場合は、ワード線ＷＬｋに接続されたセルトランジスタＭＴｋからなるｍ個のメモリセルにて１つのページＰＧＥを構成することができる。また、１セルトランジスタにｐビット（ｐは２以上の整数）を記憶する場合も、ワード線ＷＬｋに接続されたセルトランジスタＭＴｋからなるｍ個のメモリセルにてｐ個のページＰＧＥを構成することができる。
【００３０】
ここで、本実施の形態の不揮発性半導体記憶装置の書き込みは、ページ毎に行われる。ここで、１つのブロックにおいて、書き込まれるページを選択ロウと、書き込まれないページを非選択ロウと称する場合がある。
【００３１】
図３（ａ）〜図３（ｄ）は、図１の不揮発性半導体記憶装置の１ＮＡＮＤストリング分のワード線電圧の設定方法を示す断面図、図４は、図１の不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
図３（ａ）において、ウェル１１１上には電荷蓄積層１１５およびセレクトゲート電極１１９、１２０が配置され、電荷蓄積層１１５上には制御ゲート電極１１６が配置されている。なお、ウェル１１１と電荷蓄積層１１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層１１５と制御ゲート電極１１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、１個の電荷蓄積層１１５とその上の制御ゲート電極１１６とで１個のメモリセルを構成することができる。また、ロウ方向に隣接するメモリセル間で制御ゲート電極１１６を共有することによりワード線を形成することができる。
【００３２】
そして、ウェル１１１には、電荷蓄積層１１５間または電荷蓄積層１１５とセレクトゲート線ＳＧＤに接続されるセレクトゲート電極１１９、セレクトゲート線ＳＧＳに接続されるセレクトゲート電極１２０との間に配置された不純物拡散層１１２が形成されている。また、セレクトゲート電極１１９に隣接しビット線に接続される不純物拡散層１１３、セレクトゲート電極１２０に隣接しソース線ＳＣＥに接続される１１４が形成されている。なお、例えば、ウェル１１１はＰ型、不純物拡散層１１２、１１３、１１４はＮ型に形成することができる。
【００３３】
そして、不純物拡散層１１３はビット線ＢＬｊに接続され、不純物拡散層１１４はソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１１６はワード線ＷＬ１〜ＷＬｈに接続され、セレクトゲート電極１１９、１２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。
【００３４】
そして、図２、図３（ａ）および図４において、書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋにプログラム電圧ＶＰＧＭ（例えば２０Ｖ）が印加される（図４の時刻ｔ１）。また、ＮＡＮＤストリングＮＳｊのメモリセルにおいて、領域ＲＡと領域ＲＢがあるものとすると、領域ＲＡに形成されるチャネルＣＨＡと領域ＲＢに形成されるチャネルＣＨＢとを分離するアイソレーション電圧ＶＩＳＯ（例えば０Ｖ以上１Ｖ以下）が領域ＲＡと領域ＲＢとの間の非選択ワード線ＷＬｐ（ｋ＜ｐ＜ｈの整数）に印加される。ここで、領域ＲＡはアイソレーション電圧ＶＩＳＯが印加されるワード線よりも拡散層１１４側に存在するメモリセル群であり、領域ＲＢはアイソレーション電圧ＶＩＳＯが印加されるワード線よりも不純物拡散層１１３側に存在するメモリセル群である。ここで、書き込みは不純物拡散層１１４側から行われるため、領域ＲＡのメモリセルは書き込み済みである。一方、領域ＲＢのメモリセルは未書き込みのメモリセルが存在する（選択ワード線よりも不純物拡散層１１４側のメモリセルは書き込み済みの場合がある）。ここで、便宜上、領域ＲＡを書き込み済み領域ＲＡと、領域ＲＢを未書き込み領域ＲＢと称する場合がある。また、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐ−１にはセルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｐ−１にチャネルＣＨＢを形成させるのに十分な中間電圧ＶＰＢが印加される。また、非選択ワード線ＷＬｐ＋１〜ＷＬｈにはセルトランジスタＭＴｐ＋１〜ＭＴｈにチャネルＣＨＡを形成させるのに十分な中間電圧ＶＰＡが印加される。
【００３５】
また、ブロックＢｉの選択ビット線ＢＬｊには、書き込むデータに応じて書き込み電圧（例えば０Ｖ）、または、書き込み禁止電圧（例えば２．５Ｖ）が印加される。例えば、データ“０”を書き込みたい場合は選択ビット線ＢＬｊを０Ｖに、データ“１”を書き込みたい場合は選択ビット線ＢＬｊを２．５Ｖにする。非選択ビット線ＢＬ１〜ＢＬｊ−１、ＢＬｊ＋１〜ＢＬｍには、書き込み禁止電圧（例えば２．５Ｖ）が印加される。
【００３６】
また、セレクトゲート線ＳＧＤには、ビット線電圧との関係で、セルトランジスタＭＴｋの閾値を上昇させたい場合にセレクトトランジスタＤＴがオンし、セルトランジスタＭＴｋの閾値を上昇させたくない場合にセレクトトランジスタＤＴがオフする電圧ＶＳＧ、例えば、２．５Ｖが印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＳＴをオフさせるのに十分な低電圧（例えば０Ｖ）が印加される。
【００３７】
すると、セルトランジスタＭＴｋの電荷蓄積層１１５に電荷を注入したい場合、ビット線ＢＬｊに印加された０Ｖの電圧は、セレクトトランジスタＤＴがオンしているためＮＡＮＤストリングＮＳｊに０Ｖが転送される。ビット線ＢＬｊに印加された０Ｖの電圧は、ＮＡＮＤストリングＮＳｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介してセルトランジスタＭＴｋのドレインに伝わるとともに、選択セルの制御ゲート電極１１６に高電圧がかかり、選択セルの電荷蓄積層１１５の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層１１５に注入され、セルトランジスタＭＴｋのしきい値が上昇することで、選択セルへのデータ“０”の書き込み動作が実行される。
【００３８】
一方、セルトランジスタＭＴｋの電荷蓄積層１１５に電荷を注入したくない場合、ビット線ＢＬｊに印加された２．５Ｖの電圧により、セレクトトランジスタＤＴがオフする。その結果、いわゆるセルフブーストにより、選択ワード線ＷＬｋに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層１１５に注入されない。そのため、セルトランジスタＭＴｋのしきい値電圧は上昇せず、選択セルへのデータ“１”の書き込み動作が実行される。
【００３９】
ここで、書き込み済み領域ＲＡのチャネルＣＨＡのブーストレベルは、未書き込み領域ＲＢのチャネルＣＨＢのブーストレベルより低くなる。このため、選択セルへの書き込み動作時にチャネルＣＨＡ、ＣＨＢを切断することにより、チャネルＣＨＢのブーストレベルに対するチャネルＣＨＢのブーストレベルの影響を低減することができ、チャネルＣＨＢのブーストレベルを安定化させることが可能となることから、選択セルへの誤書き込みを低減することができる。
【００４０】
次に、図２、図３（ｂ）および図４において、選択ワード線ＷＬｋへのプログラム電圧ＶＰＧＭの印加が解除され、選択ワード線ＷＬｋに中間電圧ＶＰＢが印加される（図４の時刻ｔ２）。
【００４１】
次に、図２、図３（ｃ）および図４において、アイソレーション電圧ＶＩＳＯが上昇されることにより、非選択ワード線ＷＬｐに中間電圧ＶＰＢが印加される（図４の時刻ｔ３）。この時、非選択ワード線ＷＬｐに接続されたセルトランジスタＭＴｐにはチャネルＣＨＡ、ＣＨＢ間を接続するチャネル領域ＣＨＣが形成される。ここで、アイソレーション電圧ＶＩＳＯは中間電圧ＶＰＢまで上昇させることができる。また、アイソレーション電圧ＶＩＳＯは中間電圧ＶＰＡまで上昇させることもできる。その結果、発生させる電圧数を減らすことができ、書き込み動作を容易にすることができる。
【００４２】
次に、図２、図３（ｄ）および図４において、選択ワード線ＷＬｋおよび非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐに印加される中間電圧ＶＰＢが解除されるとほぼ同時に、非選択ワード線ＷＬｐ＋１〜ＷＬｈに印加される中間電圧ＶＰＡが解除される（図４の時刻ｔ４）。
【００４３】
ここで、中間電圧ＶＰＢ、ＶＰＡを解除する前に、チャネル領域ＣＨＣを介してチャネルＣＨＡ、ＣＨＢ間を接続することにより、中間電圧ＶＰＢ、ＶＰＡが解除された後において、非選択ワード線ＷＬｐ＋１〜ＷＬｈの過渡電圧ＶＤＡと、選択ワード線ＷＬｋおよび非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐ−１の過渡電圧ＶＤＢと、非選択ワード線ＷＬｐの過渡電圧ＶＤＣとほぼ等しくすることができる。
【００４４】
このため、中間電圧ＶＰＢ、ＶＰＡが解除された後に、非選択ワード線ＷＬｐ−１、ＷＬｐ、ＷＬｐ＋１間に大きな電位差が発生するのを抑制することができる。そのため、非選択ワード線ＷＬｐのチャネル部の近傍でホットエレクトロンが発生し、非選択ワード線ＷＬｐに接続されたメモリセルへ誤書き込みするのを防止することが可能となる。その結果、チャネルアイレーションによる非選択セルの誤書き込みを低減することができる。
【００４５】
なお、非選択ワード線ＷＬｐに中間電圧ＶＰＢを印加させる方法としては、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐ−１と、非選択ワード線ＷＬｐとを別個に駆動するようにしてもよいし、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐ−１と非選択ワード線ＷＬｐをショートさせるようにしてもよい。なお、非選択ワード線ＷＬｐに中間電圧ＶＰＡを印加させる方法も、同様に、非選択ワード線ＷＬｐ＋１〜ＷＬｈと、非選択ワード線ＷＬｐとを別個に駆動するようにしてもよいし、非選択ワード線ＷＬｐ＋１〜ＷＬｈと非選択ワード線ＷＬｐをショートさせるようにしてもよい。
【００４６】
（第２実施形態）
図５（ａ）〜図５（ｄ）は、第２実施形態に係る不揮発性半導体記憶装置の１ＮＡＮＤストリング分の書き込み時のワード線電圧の設定方法を示す断面図、図６は、第２実施形態に係る不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
図２、図５（ａ）〜図５（ｄ）および図６において、書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋにプログラム電圧ＶＰＧＭ（例えば２０Ｖ）が印加される（図６の時刻ｔ１）。また、チャネルＣＨＡ、ＣＨＢ間を分離するアイソレーション電圧ＶＩＳＯが非選択ワード線ＷＬｐに印加される。また、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐ−２にはセルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｐ−２にチャネルＣＨＢを形成させるのに十分な中間電圧ＶＰＢが印加される。また、非選択ワード線ＷＬｐ＋２〜ＷＬｈにはセルトランジスタＭＴｐ＋２〜ＭＴｈにチャネルＣＨＡを形成させるのに十分な中間電圧ＶＰＡが印加される。さらに、非選択ワード線ＷＬｐの両側に隣接する非選択ワード線ＷＬｐ−１、ＷＬｐ＋１には、非選択ワード線ＷＬｐの近傍のチャネルＣＨＡ、ＣＨＢの電界を緩和させる電界緩和電圧ＶＧＰが印加される（ＶＩＳＯ＜ＶＧＰ＜ＶＰＡ≦ＶＰＢ＜ＶＰＧＭ）。
【００４７】
また、ブロックＢｉの選択ビット線ＢＬｊには、書き込むデータに応じて書き込み電圧（例えば０Ｖ）、または、書き込み禁止電圧（例えば２．５Ｖ）が印加される。非選択ビット線ＢＬ１〜ＢＬｊ−１、ＢＬｊ＋１〜ＢＬｍには、書き込み禁止電圧（例えば２．５Ｖ）が印加される。
【００４８】
また、セレクトゲート線ＳＧＤには、ビット線電圧との関係で、セルトランジスタＭＴｋの閾値を上昇させたい場合にセレクトトランジスタＤＴがオンし、セルトランジスタＭＴｋの閾値を上昇させたくない場合にセレクトトランジスタＤＴがオフする電圧が印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＳＴをオフさせるのに十分な低電圧が印加される。
【００４９】
次に、図２、図５（ｂ）および図６において、選択ワード線ＷＬｋへのプログラム電圧ＶＰＧＭの印加が解除され、選択ワード線ＷＬｋに中間電圧ＶＰＢが印加される（図６の時刻ｔ２）。
【００５０】
次に、図２、図５（ｃ）および図６において、アイソレーション電圧ＶＩＳＯおよび電界緩和電圧ＶＧＰが上昇されることにより、非選択ワード線ＷＬｐ−１、ＷＬｐ、ＷＬｐ＋１に中間電圧ＶＰＢが印加される（図６の時刻ｔ３）。この時、非選択ワード線ＷＬｐ−１、ＷＬｐ、ＷＬｐ＋１にそれぞれ接続されたセルトランジスタＭＴｐ−１、ＭＴｐ、ＭＴｐ＋１にはチャネルＣＨＡ、ＣＨＢ間を接続するチャネルＣＨＣが形成される。ここで、アイソレーション電圧ＶＩＳＯ、電界緩和電圧ＶＧＰは中間電圧ＶＰＢまで上昇させることができる。また、アイソレーション電圧ＶＩＳＯ、電界緩和電圧ＶＧＰは中間電圧ＶＰＡまで上昇させることもできる。その結果、発生させる電圧数を減らすことができ、書き込み動作を容易にすることができる。
【００５１】
次に、図２、図５（ｄ）および図６において、選択ワード線ＷＬｋおよび非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐ＋１に印加される中間電圧ＶＰＢが解除されると同時に、非選択ワード線ＷＬｐ＋２〜ＷＬｈに印加される中間電圧ＶＰＡが解除される（図６の時刻ｔ４）。
【００５２】
これにより、中間電圧ＶＰＢ、ＶＰＡが解除された後に、非選択ワード線ＷＬｐ−２、ＷＬｐ−１、ＷＬｐ、ＷＬｐ＋１、ＷＬｐ＋２間に電位差が発生するのを抑制することができ、チャネルＣＨＣの近傍でホットエレクトロンが発生するのを防止することが可能となることから、チャネルアイレーションによる非選択セルの誤書き込みを低減することができる。
【００５３】
なお、アイソレーション電圧ＶＩＳＯのみ上昇させることもできる。また、アイソレーション電圧ＶＩＳＯと非選択ワード線ＷＬｐ＋１に印加される電界緩和電圧ＶＧＰを上昇させることもできる。また、アイソレーション電圧ＶＩＳＯと非選択ワード線ＷＬｐ−１に印加される電界緩和電圧ＶＧＰを上昇させることもできる。また、電界緩和電圧ＶＧＰ（いずれか一方、または両方）のみ上昇させることもできる。
【００５４】
（第３実施形態）
図７は、第３実施形態に係る不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
図２、図３（ａ）および図７において、書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋにプログラム電圧ＶＰＧＭ（例えば２０Ｖ）が印加される（図７の時刻ｔ１１）。また、チャネルＣＨＡ、ＣＨＢ間を分離するアイソレーション電圧ＶＩＳＯが非選択ワード線ＷＬｐに印加される。また、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐ−１にはセルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｐ−１にチャネルＣＨＢを形成させるのに十分な中間電圧ＶＰＢが印加される。また、非選択ワード線ＷＬｐ＋１〜ＷＬｈにはセルトランジスタＭＴｐ＋１〜ＭＴｈにチャネルＣＨＡを形成させるのに十分な中間電圧ＶＰＡが印加される。
【００５５】
また、ブロックＢｉの選択ビット線ＢＬｊには、書き込むデータに応じて書き込み電圧（例えば０Ｖ）、または、書き込み禁止電圧（例えば２．５Ｖ）が印加される。非選択ビット線ＢＬ１〜ＢＬｊ−１、ＢＬｊ＋１〜ＢＬｍには、書き込み禁止電圧（例えば２．５Ｖ）が印加される。
【００５６】
また、セレクトゲート線ＳＧＤには、ビット線電圧との関係で、セルトランジスタＭＴｋの閾値を上昇させたい場合にセレクトトランジスタＤＴがオンし、セルトランジスタＭＴｋの閾値を上昇させたくない場合にセレクトトランジスタＤＴがオフする電圧が印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＳＴをオフさせるのに十分な低電圧が印加される。
【００５７】
次に、図２および図７において、選択ワード線ＷＬｋへのプログラム電圧ＶＰＧＭの印加が解除され、選択ワード線ＷＬｋに中間電圧ＶＰＢが印加されるとともに、選択ワード線ＷＬｋと非選択ワード線ＷＬｐとがショートされる（図７の時刻ｔ１２）。この結果、図３（ｃ）および図７に示すように、非選択ワード線ＷＬｐに中間電圧ＶＰＢが印加される（図７の時刻ｔ１３）。この時、非選択ワード線ＷＬｐに接続されたセルトランジスタＭＴｐにはチャネルＣＨＡ、ＣＨＢ間を接続するチャネルＣＨＣが形成される。
【００５８】
次に、図２、図３（ｄ）および図７において、選択ワード線ＷＬｋおよび非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｐに印加される中間電圧ＶＰＢが解除されると同時に、非選択ワード線ＷＬｐ＋１〜ＷＬｈに印加される中間電圧ＶＰＡが解除される（図７の時刻ｔ１４）。
【００５９】
これにより、中間電圧ＶＰＢ、ＶＰＡが解除された後に、チャネルＣＨＣの近傍でホットエレクトロンが発生するのを防止することが可能となり、チャネルアイレーションによる非選択セルの誤書き込みを低減することが可能となるとともに、プログラム電圧ＶＰＧＭの印加の解除後に速やかに非選択ワード線ＷＬｐに中間電圧ＶＰＢを印加させることができ、書き込みサイクルの増大を抑制することができる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２  データ回路、３  ワード線制御回路、４  カラムデコーダ、５  アドレスバッファ、６  Ｉ／Ｏセンスアンプ、７  データ入出力バッファ、８  ウェル／ソース線電位制御回路、９  電位生成回路、９Ａ  電圧制御部、９Ｂ  消去電圧発生部、９Ｃ  プリワード線電圧発生部、１０  一括検知回路、１１  切替回路、１２  コマンドインターフェイス回路、１３  ステートマシーン、１３Ａ  アイソレーション制御部、１３Ｂ  書き込み制御部、ＤＴ、ＳＴ  セレクトトランジスタ、ＭＴ１〜ＭＴｈ  セルトランジスタ、ＷＬ１〜ＷＬｈ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ、ＢＬ１〜ＢＬｍ  ビット線、ＮＳ１〜ＮＳｍ  ＮＡＮＤストリング、１１１  ウェル、１１２〜１１４  不純物拡散層、１１５  電荷蓄積層、１１６  制御ゲート電極、１１９、１２０  セレクトゲート電極、ＣＨＡ、ＣＨＢ  チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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