(57)【特許請求の範囲】
【請求項１】
絶縁表面上の遮光膜と、
前記遮光膜上の第１の絶縁膜と、
前記第１の絶縁膜上の半導体膜と、
前記半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の前記遮光膜と電気的に接続されたゲート電極と、
前記ゲート絶縁膜上の容量配線と、
前記ゲート電極及び前記容量配線上の第２の絶縁膜と、
前記第２の絶縁膜上のソース配線と、
前記ソース配線上の第３の絶縁膜と、
前記第３の絶縁膜上の画素電極と、を有し、
前記半導体膜と前記ゲート絶縁膜と前記容量配線とで容量を形成し、
前記遮光膜は走査線としての機能を有し、
前記容量配線は、前記ソース配線と平行に配置され、
前記半導体膜と、前記容量配線と、前記ソース配線と、は重なる第１の領域を有し、
前記第１の領域は、前記ソース配線と沿うように延在し、
前記第ゲート電極と前記容量配線は、同一の導電膜を加工して形成されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ゲート電極はダブルゲートであることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記半導体膜は結晶質シリコンを有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記遮光膜と前記半導体膜のチャネル形成領域とは重なる領域を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し
、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリク
ス型液晶表示装置が注目を集めている。
【０００５】
このアクティブマトリクス型液晶表示装置において、良好な品質の表示を行わせるには
、ＴＦＴに接続された各画素電極に映像信号の電位を次回の書き込み時まで保持できるよ
うにする必要がある。一般的には、画素内に保持容量（Ｃｓ）を備えることで映像信号の
電位を保持している。
【０００６】
上記保持容量（Ｃｓ）の構造やその形成法として様々な提案がなされているが、製造工
程の簡素さ、また信頼性の観点から、画素を構成する絶縁膜のうち、最も質の高い絶縁膜
であるＴＦＴのゲート絶縁膜を保持容量（Ｃｓ）の誘電体として利用することが望ましい
。従来では、図１８に示したように走査線と同じ配線層を用いて上部電極となる容量配線
を設け、上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）によ
り保持容量（Ｃｓ）を構成することが行われていた。
【０００７】
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことによりバックライトの光利用効率が向上し
、所定の表示輝度を得るためのバックライト容量が抑制できる結果、表示装置の省電力化
および小型化が達成できる。また、各画素が大きな保持容量を備えることにより、各画素
の表示データ保持特性が向上して表示品質が向上する。
【０００８】
こうした要求は、液晶表示装置の高精細化(画素数の増大)及び小型化に伴う各表示画素ピ
ッチの微細化を進める上で大きな課題となっている。
【０００９】
加えて、上述した従来の画素構成では高開口率と大きな保持容量の両立が難しいという問
題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来の画素構成を表１のデザインルールに従い１９．２μｍ□の画素サイズで実施した
従来例を図１８に示す。
【表１】
0005531136.tif 000002
【００１１】
走査線と容量配線の２本を各々連続的に形成する関係上、配線を２本（走査線と容量配
線）平行に配置していることが従来の特徴である。図１８において、１０は半導体膜、１
１は走査線、１２は信号線、１３は電極、１４は容量配線である。なお、図１８は、画素
の上面図を簡略化したものであり、電極１３に接続する画素電極及び電極１３に達するコ
ンタクトホールは図示していない。
【００１２】
こうした上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）に
よる保持容量構成とした場合、画素の回路構成に必要な回路要素(画素ＴＦＴ, 保持容量,
コンタクトホール等)は全てゲート絶縁膜関連のものとなり、回路要素を構成するこれら
の素子は各画素中にほぼ平面的に配置される。
【００１３】
このことから、規定の画素サイズの中で各画素の高開口率と大きな保持容量とを両方得る
ためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠であ
る。このことは、回路要素が全てゲート絶縁膜関連のものであることからゲート絶縁膜の
利用効率を向上することが不可欠と言い換えることができる。
【００１４】
こうした観点から図１８の例において画素の回路構成における平面レイアウト効率を表
したものが図１９である。図１９中、２１は単体画素領域、２２は画素開口領域、２３は
保持容量領域、２４はＡ領域、２５はＴＦＴの一部及びコンタクト領域を示している。
【００１５】
図１９では画素開口領域２２の面積２１６．７μｍ2 (開口率５８．８％)に対し、保持
容量領域２３の面積６４．２μｍ2、ＴＦＴの一部及びコンタクト領域２５の面積４２．
２μｍ2、Ａ領域２４の面積３４．１μｍ2で構成されている。
【００１６】
このＡ領域２４は、ＴＦＴのゲート電極として働いている領域を相互に接続する配線部及
び走査線と容量配線とを平行に配置していることに起因する走査線及び容量配線の分離領
域であり、Ａ領域のゲート絶縁膜は本来の機能を与えられておらず、レイアウト効率を低
下させる原因となっている。
【００１７】
さらに、上記構造の場合、容量配線抵抗に対する要求が厳しくなる問題がある。
【００１８】
通常の液晶表示装置駆動では、各走査線に接続されている複数の各画素に走査線方向で連
続的に（点順次駆動の場合）、または同時に(線順次駆動の場合)映像信号の電位の書き込
みが行われる。
【００１９】
この際、上記の画素構成では容量配線が走査線に平行に配置されている関係上、各走査線
に接続されている複数の画素が共通の容量配線に接続されているため、該当する容量配線
には画素書き込み電流に対応する対向電流が複数画素分、連続的にまたは同時に流れるこ
とになり、容量配線の電位変動による表示品質の低下を避けるためには容量配線抵抗を十
分に下げておく必要がある。
【００２０】
しかし、容量配線抵抗の低抵抗化のために線幅を広げることは保持容量の占める面積を拡
大する一方、画素の開口率を損なってしまっていた。
【００２１】
本発明は上述の問題に設計側から解決策を与えるものであり、高い開口率を得ながら十分
な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に
分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供するもの
である。
【課題を解決するための手段】
【００２２】
本明細書で開示する発明の構成は、
絶縁表面上に第１配線と、
前記第１配線上に第１絶縁膜と、
前記第１絶縁膜上に半導体膜と、
前記半導体膜上に第２絶縁膜と、
前記第２絶縁膜上に第２配線と、前記第１配線と接続するゲート電極と、
前記第２配線及び前記ゲート電極上に第３絶縁膜と、
前記第３絶縁膜上に前記半導体膜と接続する第３の配線とを有することを特徴とする半
導体装置である。
【００２３】
また、上記構成において、前記第２絶縁膜を介して前記半導体膜と前記第２配線とが重
なることを特徴としている。
【００２４】
また、上記各構成において、前記第２絶縁膜を介して前記第２配線と前記半導体膜とが重
なる領域には、前記第２絶縁膜を誘電体とする保持容量が形成されることを特徴としてい
る。
【００２５】
また、上記各構成において、前記半導体膜のうち、前記第２絶縁膜を介して前記第２配
線と重なる領域には、半導体に導電型（ｐ型またはｎ型）を付与する不純物元素が添加さ
れていることを特徴としている。
【００２６】
また、上記各構成において、前記第３絶縁膜上に前記半導体膜と接する電極と、該電極
と接続する画素電極とを有することを特徴としている。
【００２７】
また、上記各構成において、前記第１配線は、前記第２配線とは直交する方向に配置さ
れていることを特徴としている。
【００２８】
また、上記各構成において、前記第１配線は、前記第３配線と直交する方向に配置され
ていることを特徴としている。即ち、画素部において、前記第２配線と前記第３配線は平
行な方向（Ｙ方向）に配置され、これらの配線に直交する方向（Ｘ方向）に第１配線が配
置されている。
【００２９】
また、上記各構成において、前記ゲート電極は、前記第１配線と異なる層に形成されて
いることを特徴としている。
【００３０】
また、上記各構成において、前記ゲート電極は、島状にパターニングされていることを
特徴としている。
【００３１】
また、上記各構成において、前記第１配線は、走査線である。この走査線は、前記第１
絶縁膜を介して前記半導体膜の一部と重なっており、半導体膜への光を遮る遮光膜の役目
を果たす。
【００３２】
また、上記各構成において、前記第２配線は、容量配線である。
【００３３】
また、上記各構成において、前記第３配線は、信号線である。
【００３４】
また、上記各構成において、前記第２絶縁膜は、ゲート絶縁膜である。
【００３５】
また、上記各構成において、前記ゲート電極は、導電型を付与する不純物元素がドープ
されたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素
を主成分とする膜またはそれらの積層膜からなることを特徴としている。
【００３６】
また、他の発明の構成は、
信号線駆動回路に接続され互いに平行に所定の間隔を隔てて配置される複数の信号線と
、
走査線駆動回路に接続され互いに平行に所定の間隔を隔てて配置される複数の走査線と
、
前記信号線と平行に配置される容量配線とを有することを特徴とする半導体装置。
【００３７】
また、上記構成において、前記走査線は、前記信号線と直交することを特徴としている
。
【００３８】
また、上記構成において、前記信号線と直交する走査線に接続されたゲート電極を有す
る薄膜トランジスタと、前記トランジスタと接続された画素電極とを有することを特徴と
している。
【００３９】
また、上記各構成において、前記ゲート電極は、前記走査線と異なる層に形成されてい
ることを特徴としている。
【００４０】
また、上記各構成において、前記ゲート電極は、島状にパターニングされていることを
特徴としている。
【００４１】
また、上記構造を実現するための発明の構成は、
絶縁表面を有する基板上に第１配線を形成する第１工程と、
前記第１配線上に第１絶縁膜を形成する第２工程と、
前記第１配線上に半導体膜を形成する第３工程と、
前記半導体膜上に第２絶縁膜を形成する第４工程と、
前記第１絶縁膜及び第２絶縁膜に選択的なエッチングを施して、前記第１配線に達する
第１コンタクトホールを形成する第５工程と、
前記第１コンタクトホールを通じて前記第１配線と接続し、且つ、前記第２絶縁膜上に
前記半導体膜の一部と重なるゲート電極を形成する第６工程と、
前記ゲート電極上に第３絶縁膜を形成する第７工程と、
前記第２絶縁膜及び第３絶縁膜に選択的なエッチングを施して、前記半導体膜に達する
第２コンタクトホールを形成する第８工程と、
前記第２コンタクトホールを通じて前記半導体膜と接続した第３配線を前記第３絶縁膜
上に形成する第９工程と、を有することを特徴とする半導体装置の作製方法である。
【００４２】
また、上記構成において、前記ゲート電極と同じ工程により前記半導体膜の一部と重な
る第２配線を前記第２絶縁膜上に形成することを特徴としている。
【００４３】
また、上記構成において、前記半導体膜上に第２絶縁膜を形成する工程の後、前記第２
配線と重なる前記第２絶縁膜を部分的に薄くする工程を有することを特徴としている。
【００４４】
また、上記構成において、前記第２絶縁膜はゲート絶縁膜、前記第１配線は走査線、前記
第２配線は容量配線、前記第３配線は信号線である。
【発明の効果】
【００４５】
本発明により、従来では走査線内の配線領域及び走査線・容量配線分離領域として使われ
ていた領域(図１９中のＡ領域に相当する)を保持容量として使うことができること、また
各走査線に接続されている複数の画素が各々独立した容量配線を持つ構成になることによ
り各画素は隣接する画素と連続的、又は同時に信号書き込みが行われる場合にも隣接画素
の書き込み電流の影響を受けず、さらに各容量配線は電流負荷が時間的に分散される事か
ら実効負荷が低減、容量配線抵抗への要求が緩和される。
【００４６】
従って、本発明を用いた液晶表示装置によれば、高い開口率と各画素内に十分な表示信号
電位を保持する保持容量を併せ持つ液晶表示素子が得られ、装置の小型化、省電力化を達
成しながら良好な表示画像を得る事ができる。
【図面の簡単な説明】
【００４７】
【図１】画素上面図を示す図。
【図２】ＴＦＴ基板の回路図を示す図。
【図３】断面構造図を示す図。
【図４】アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図５】ＡＭ−ＬＣＤの外観を示す図。
【図６】電子機器の一例を示す図。
【図７】電子機器の一例を示す図。
【図８】画素部の作製工程断面図および上面図。
【図９】画素部の作製工程断面図および上面図。
【図１０】画素部の作製工程断面図および上面図。
【図１１】画素部の作製工程断面図および上面図。
【図１２】画素部の作製工程断面図および上面図。
【図１３】ＴＦＴ特性を示す図。
【図１４】画素上面図を示す図。
【図１５】断面構造図を示す図。
【図１６】断面構造図を示す図。
【図１７】画素上面図を示す図。
【図１８】従来の画素上面図。
【図１９】従来の画素開口領域を示す図。
【発明を実施するための形態】
【００４８】
本願発明の実施形態について、以下に説明する。
【００４９】
本発明は、開口率を向上させるとともに保持容量の増大を図るため、ゲート電極と異な
る層に走査線を形成することを特徴としている。本発明の画素構成の一例を図１に示した
。
【００５０】
図１において、ゲート電極１０６は、島状にパターニングされており、絶縁膜に形成さ
れたコンタクトホール１００ｃを通じて走査線１０２と接続している。また、半導体膜１
０４は、コンタクトホール１００ａを通じて信号線１０９と接続している。また、半導体
膜１０４は、コンタクトホール１００ｂを通じて電極１１０と接続している。また、信号
線１０９または電極１１０と接する半導体膜の領域をソース領域あるいはドレイン領域と
呼んでいる。また、ソース領域とドレイン領域との間にはチャネル形成領域が形成されて
おり、チャネル形成領域上にはゲート絶縁膜を介してゲート電極１０６が存在している。
なお、簡略化のため、ソース領域、ドレイン領域、及びチャネル形成領域は図示していな
い。
【００５１】
また、本発明において、図１に示したようにゲート電極１０６の下層に走査線１０２を
形成した場合、半導体膜１０４の下層に走査線１０２が設けられるので遮光膜として機能
させることも可能である。また、保持容量は、下部電極を半導体膜とし、半導体膜を覆う
絶縁膜を誘電体とし、上部電極を容量配線１０７として形成する。なお、半導体膜を覆う
絶縁膜を部分的に薄膜化することで保持容量の増大を図ってもよい。
【００５２】
また、本構成によれば、各画素のＴＦＴは、チャネル形成領域の上方及び下方に絶縁膜
を介してゲート電極を備えたデュアルゲート構造とすることができ、第１絶縁膜を適切な
膜厚に設定することにより、走査線と他の配線とで形成される寄生容量を抑制しながらＴ
ＦＴの特性を向上することができる。
【００５３】
また、本発明は従来（容量配線が走査線と平行）と異なり、容量配線が信号線と平行に
なるよう配置されていることを特徴としている。従って、駆動方式から各走査線に対応す
る画素には連続的に映像信号の書き込みが行われるが、この際該当する各画素はそれぞれ
独立した容量配線で形成された保持容量と接続されているため隣接画素の書き込み電流に
よる容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。
【００５４】
また、従来は各走査線書き込み期間中の信号線電位（書き込み電位）の低下を防ぐため
に各信号線にはサンプルホールド容量が設けられていたが、本発明においては容量配線が
信号線と平行で、且つ重なるよう配置されているため、信号線の寄生容量が増大して信号
線電位の保持特性が向上することから周辺回路部にサンプルホールド容量を設ける必要が
なくなり、従来と比べ周辺回路を小型化することができる。
【００５５】
また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサ
イズ、膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計上
の難度及び製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。
【００５６】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
【実施例１】
【００５７】
以下、本発明の実施例を投写型の点順次駆動の液晶表示装置を一例にとり説明する。
【００５８】
ＴＦＴをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素
電極がマトリクス状に配置された基板（ＴＦＴ基板）と、対向電極が形成された対向基板
とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ等を介して所定
の間隔に制御され、画素部の外周部にシール材を用いることで液晶層を封入している。
【００５９】
図４は、本実施例の液晶表示装置の概略を示す断面構造図である。図４において、１０
１は基板（ＴＦＴ基板）、１０２は走査線、１０３は第１絶縁膜、１０４は半導体膜、１
０５はゲート絶縁膜（第２絶縁膜）、１０６はゲート電極、１０７は容量配線、１０８は
第３絶縁膜、１０９及び１１１は信号線、または信号線から分岐された電極、１１０は第
３絶縁膜に形成されたコンタクトホール（図示しない）を通じて半導体膜に接続され、Ｔ
ＦＴと画素電極とを接続するための電極である。
【００６０】
なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的
接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線
」と「電極」とを使い分けるが、「電極」という文言に「配線」は常に含められているも
のとする。
【００６１】
なお、本明細書中では、ＴＦＴを、１０１〜１１０で示した部分と定義している。また
、１０９及び１１０においては、配線から分岐された電極であっても、配線であってもよ
い。
【００６２】
また、１１２はＴＦＴを覆う第４絶縁膜、１１３はＴＦＴの光劣化を防ぐ遮光膜、１１
４は第５絶縁膜、１１５は、コンタクトホール１００ｄを通じて電極１１０と接続された
画素電極、１１６は液晶層１１７を配向させる配向膜である。
【００６３】
また、図４においては、対向基板１２０に、対向電極１１９と、配向膜１１８とを設け
たが、必要に応じて遮光膜やカラーフィルタを設けてもよい。
【００６４】
この基板(ＴＦＴ基板)１０１は、図２に示されるように画素部２０１と、その周辺に形
成される走査線駆動回路２０２、信号線駆動回路２０３を備えている。
【００６５】
走査線駆動回路２０２は、走査信号を順次転送するシフトレジスタによって主に構成さ
れている。また、信号線駆動回路２０３は、シフトレジスタとシフトレジスタ出力に基づ
いて入力される映像信号をサンプリングした後、保持し信号線を駆動するサンプルホール
ド回路により主に構成されている。
【００６６】
画素部２０１には走査線駆動回路２０２に接続され互いに平行に所定の間隔で配置され
た複数の走査線（ゲート配線）２０７と、信号線駆動回路２０３に接続され互いに平行に
所定の間隔で配置された複数の信号線２０８とが交差して配置されており、その交差する
それぞれの位置にＴＦＴ（図示しない）を配置するとともに、走査線と信号線とで区画さ
れる各領域に画素電極（図示しない）が配置されている。この構成から各画素電極はマト
リクス状の配置となる。また、ＧＮＤ（接地）または固定電位２０６に接続された複数の
容量配線２０９が、信号線２０８と平行に設けられている。なお、図２においては、簡略
化のため信号線、走査線、及び容量配線を数本しか図示していない。
【００６７】
以下、図４に示した半導体装置の作製工程を簡略に示す。なお、説明には図３及び図１
も用いる。
【００６８】
まず、基板１０１にはガラス基板の他に、石英基板、プラスチック基板を用いることが
できる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度で
あらかじめ熱処理しておいても良い。また、基板１０１のＴＦＴを形成する表面に、基板
１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化
シリコン膜などの絶縁膜から成る下地膜を形成するとよい。
【００６９】
次に、基板上に導電膜を形成し、パターニングを施すことにより走査線１０２を形成す
る。走査線１０２としては、導電型を付与する不純物元素がドープされたｐｏｌｙ−Ｓｉ
やＷＳｉX（Ｘ＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びそ
の積層構造を用いることができる。本実施例では、ＷＳｉX（膜厚：１００ｎｍ）／ｐｏ
ｌｙ−Ｓｉ（膜厚：５０ｎｍ）の積層構造の高い遮光性を持つ導電性材料により所定の間
隔で走査線１０２を形成した。
【００７０】
次に、走査線１０２を覆って５００ｎｍ程度の膜厚を有する第１絶縁膜１０３を形成す
る。この第１絶縁膜１０３は、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリ
コンを含む絶縁膜を用いる。また、この第１絶縁膜は、有機絶縁物材料膜、酸化シリコン
膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成す
れば良い。
【００７１】
次いで、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さの半導体膜をプラズマＣ
ＶＤ法やスパッタ法等の公知の方法で形成し、所望の形状にパターニングする。本実施例
では、プラズマＣＶＤ法で非晶質シリコン膜を５０ｎｍ程度の厚さに成膜し、公知の方法
により結晶化の工程を行って結晶質シリコン膜（ｐｏｌｙ−Ｓｉ）を形成した後、島状に
パターニングを施した。本実施例では、結晶質シリコン膜（ｐｏｌｙ−Ｓｉ）を用いたが
、半導体膜であれば特に限定されない。
【００７２】
なお、本明細書中において、「半導体膜」とは、単結晶半導体膜、結晶質半導体膜（ｐｏ
ｌｙ−Ｓｉ等）、非晶質半導体膜（ａ−Ｓｉ等）、または微結晶半導体膜を指しており、
さらにシリコンゲルマニウム膜などの化合物半導体膜をも含められている。
【００７３】
次いで、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜、
又は半導体膜（Ｓｉ膜等）の熱酸化で形成される酸化膜を用いて第２絶縁膜（ゲート絶縁
膜）１０５を形成する。この第２絶縁膜１０５は、必要に応じて二層あるいは三層といっ
た複数の層から成る積層構造としても良い。
【００７４】
次いで、各島状の半導体膜を用いて映像信号書き込みスイッチの機能を得るＴＦＴを構
成するため、半導体膜に選択的にｎ型またはｐ型を付与する不純物元素（リンまたはボロ
ン等）を公知の技術を用いて添加し、低抵抗のソース領域及びドレイン領域と、さらに低
抵抗領域を形成する。この低抵抗領域はドレイン領域と同様に不純物元素（代表的にはリ
ンまたはボロン）を添加して低抵抗化されている半導体膜の一部である。なお、選択的に
不純物元素を添加する工程順序は特に限定されず、例えば、第１絶縁膜形成前、ゲート電
極形成前、またはゲート電極形成後であればよい。加えて、ＬＤＤ領域やオフセット領域
を回路に応じて形成する構成としてもよい。なお、簡略化のために、各領域の図示は行っ
ていない。
【００７５】
こうして、半導体膜１０４にソース領域とドレイン領域とに挟まれたチャネル形成領域
が形成される。
【００７６】
次いで、第１絶縁膜１０３及び第２絶縁膜１０５に選択的なエッチングを施して走査線
１０２に達する第１コンタクトホール１００ｃ（図３（ｂ）中に示した）を形成する。
【００７７】
次いで、第２絶縁膜１０５上に導電膜を形成し、パターニングを施すことによりゲート
電極１０６及び容量配線１０７を形成する。ゲート電極１０６及び容量配線１０７は、導
電型を付与する不純物元素がドープされたｐｏｌｙ−ＳｉやＷＳｉX（Ｘ＝２．０〜２．
８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びその積層構造により３００ｎｍ程
度の膜厚で形成する。また、ゲート電極１０６及び容量配線１０７は単層で形成しても良
いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。
この際、島状に配置される各ゲート電極は第１絶縁膜１０３及び第２絶縁膜１０５に形成
された第１コンタクトホール１００ｃを介して走査線１０２に電気的に接続する。
【００７８】
また、各画素のチャネル形成領域上には第２絶縁膜１０５を介して島状のゲート電極１
０６が配置される。また、低抵抗領域上には第２絶縁膜１０５を介して容量配線１０７が
配置される。なお、容量配線１０７と重なる第２絶縁膜１０５の領域を部分的に薄膜化す
る工程を加えて保持容量の増大を図ってもよい。また、容量配線１０７は信号線方向に各
画素連続的に配置し、画素部外で電気的に接地、または固定電位に接続する。
【００７９】
次いで、ゲート電極１０６及び容量配線１０７を覆う第３絶縁膜１０８を形成する。この
第３絶縁膜１０８は、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含
む絶縁膜を用いる。また、この第３絶縁膜１０８は、酸化シリコン膜、酸化窒化シリコン
膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。
【００８０】
次いで、第２絶縁膜１０５及び第３絶縁膜１０８に選択的なエッチングを施して半導体
膜（ソース領域、またはドレイン領域）に達する第２コンタクトホール１００ａ（図３（
ａ）中）、１００ｂ（図３（ｂ）中）を形成する。
【００８１】
次いで、第３絶縁膜１０８上にＡｌ、Ｗ、Ｔｉ、ＴｉＮを主成分とする膜、またはそれら
の積層構造を有する導電膜（膜厚：５００μｍ）を形成し、パターニングを施すことによ
り信号線１０９、１１１と、後に形成される画素電極と接続するための島状の電極１１０
を形成する。この信号線１０９、１１１は、半導体膜に達する第２コンタクトホール１０
０ａ、１００ｂを通じてソース領域あるいはドレイン領域と接続する。同様に島状の電極
１１０は、半導体膜に達する第２コンタクトホール１００ａを通じてソース領域あるいは
ドレイン領域と接続する。また、信号線１０９、１１１は容量線１０７と平行な方向に配
置する。
【００８２】
また、島状の電極１１０は、信号線１０９と隔離して配置される。ただし、信号線１０
９と島状の電極１１０とが両方、ソース領域に接続されることはない。同様に、信号線１
０９と島状の電極１１０とが両方、ドレイン領域に接続されることはない。
【００８３】
この段階での画素上面図が図１に相当し、図１中のＡ−Ａ’点線に沿って切断した概略
断面構造図が図３（ａ）に相当し、Ｂ−Ｂ’点線に沿って切断した概略断面構造図が図３
（ｂ）に相当する。
【００８４】
次いで、信号線１０９及び島状の電極１１０を覆う第４絶縁膜１１２を形成する。この
第４絶縁膜１１２は、有機絶縁物材料膜、酸化シリコン膜、酸化窒化シリコン膜、窒化シ
リコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。
【００８５】
次いで、第４絶縁膜１１２上にＴｉ、Ａｌ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を
持つ膜を所望の形状にパターニングして遮光膜１１３を形成する。この遮光膜１１３は画
素の開口部以外を遮光するように網目状に配置する。
【００８６】
本実施例において、遮光膜１１３は電気的にフローティングとなるが遮光膜材料に低抵抗
膜を選んだ場合、表示部の外側で遮光膜を任意の電位に制御する事も可能である。
【００８７】
次いで、遮光膜１１３上に第５絶縁膜１１４を形成する。この第５絶縁膜１１４は、有機
絶縁物材料膜で形成すれば良い。なお、第５絶縁膜１１４を有機絶縁物材料で形成するこ
とにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率
が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さない
ので、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせた積層構
造としても良い。
【００８８】
次いで、第４絶縁膜１１２及び第５絶縁膜１１４に選択的なエッチングを行ない、島状の
電極に達する第３コンタクトホール１００ｄを形成する。図４では便宜上、第３コンタク
トホール１００ｄを点線で図示した。
【００８９】
次いで、ＩＴＯ等の透明導電体膜を形成し、パターニングを施すことにより画素電極１
１５を形成する。画素電極１１５は、第３コンタクトホール１００ｄを通じて島状の電極
１１０と接続する。各画素電極はそれぞれ独立に且つ画素開口部を覆うように配置される
。
【００９０】
こうして形成したＴＦＴ基板に液晶層１１７を配向させる配向膜１１６を形成し、公知
のセル組み技術を用いて、対向電極１１９と配向膜１１８とが設けられた対向基板１２０
と貼り合わせた後、液晶材料を注入、封止して両基板間に液晶層が保持された液晶セルを
完成させた。
【００９１】
以上のような作製工程を用い、さらに表２のデザインルールに従って配線及び半導体膜
等を配置することによって、２３６．９μｍ2の画素開口領域の面積(開口率６４．３％)
と保持容量領域の面積６２．８μｍ2が得られた。
【表２】
0005531136.tif 000003
【００９２】
本実施例では、画素領域に新たにゲート電極１０６と走査線１０２とを接続するコンタ
クトホール１００ｃのための領域を設ける必要がある。また、本実施例では島状Ｓｉ膜の
チャネル形成領域周辺部を遮光する膜は上部遮光膜のみとなるため、上部遮光膜を備えた
構造とすることが望ましい。
【００９３】
また、本構成によれば走査線１０２がチャネル形成領域及びその周辺部に対する下部遮光
膜として機能するため液晶層１１７から入射した光がＴＦＴ基板の下部界面で反射し、チ
ャネル形成領域及びその周辺部に入射してＴＦＴの光リークを発生することを防ぐことが
でき、より良好な表示品質を得る事が可能である。
【実施例２】
【００９４】
本実施例では、実施例１に示したアクティブマトリクス型液晶表示装置の構成を図５の
斜視図を用いて説明する。なお、実施例１と対応する部分は、同じ符号を用いている。
【００９５】
図５においてアクティブマトリクス基板は、基板１０１上に形成された、画素部と、走査
線駆動回路８０２と、信号線駆動回路８０３とその他の信号処理回路とで構成される。画
素部には画素ＴＦＴ８００と保持容量２００が設けられ、画素部の周辺に設けられる駆動
回路はＣＭＯＳ回路を基本として構成されている。
【００９６】
また、容量配線１０７は信号線１０９と平行な方向に設けられ、保持容量２００の上部電
極として機能している。また、容量配線１０７は接地または固定電位に接続する。
【００９７】
走査線駆動回路８０２と信号線駆動回路８０３からは、それぞれ走査線１０２と信号線
１０９が画素部に延在し、画素ＴＦＴ８００に接続している。また、フレキシブルプリン
ト配線板（Flexible Printed Circuit：ＦＰＣ）８０４が外部入力端子８０５に接続して
いて画像信号などを入力するのに用いる。ＦＰＣ８０４は補強樹脂によって強固に接着さ
れている。そして接続配線８０６、８０７でそれぞれの駆動回路に接続している。また、
対向基板８０８には図示していないが、遮光膜や透明電極が設けられている。
【実施例３】
【００９８】
本願発明を実施して形成された画素マトリクス回路は様々な電気光学装置（アクティブ
マトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブ
マトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表
示部として組み込んだ電子機器全てに本願発明を実施できる。
【００９９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナ
ビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電
話または電子書籍等）などが挙げられる。それらの一例を図６及び図７に示す。
【０１００】
図６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表
示部２００３、キーボード２００４で構成される。本願発明を表示部２００３に適用する
ことができる。
【０１０１】
図６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０
３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発
明を表示部２１０２に適用することができる。
【０１０２】
図６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、
カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成さ
れる。本願発明は表示部２２０５に適用できる。
【０１０３】
図６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム
部２３０３で構成される。本発明は表示部２３０２に適用することができる。
【０１０４】
図６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレー
ヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、
操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔ
ｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本発明は表示部２４０２に適用することができる
。
【０１０５】
図６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部
２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示
部２５０２に適用することができる。
【０１０６】
図７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０
２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８に適用す
ることができる。
【０１０７】
図７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー
２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液
晶表示装置２８０８に適用することができる。
【０１０８】
なお、図７（Ｃ）は、図７（Ａ）及び図７（Ｂ）中における投射装置２６０１、２７０
２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１
、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８
０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投
射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示
したが、特に限定されず、例えば単板式であってもよい。また、図７（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を
調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０９】
また、図７（Ｄ）は、図７（Ｃ）中における光源光学系２８０１の構造の一例を示した
図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２
、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成
される。なお、図７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば
、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調
節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１または実施例２のどのような組み
合わせからなる構成を用いても実現することができる。
【実施例４】
【０１１１】
実施例１はシングルゲートのＴＦＴの例を示したが本実施例ではダブルゲートのＴＦＴ
を用いた例を示す。ただし、基本的な構造は同一である。
【０１１２】
まず、絶縁表面を有する基板４０１上に導電膜を形成し、パターニングを施すことによ
り走査線４０２を形成する。（図８（Ａ））この走査線４０２は後に形成される活性層を
光から保護する遮光層としても機能する。ここでは基板４０１として石英基板を用い、走
査線４０２としてポリシリコン膜（膜厚５０ｎｍ）とタングステンシリサイド（Ｗ−Ｓｉ
）膜（膜厚１００ｎｍ）の積層構造を用いた。また、ポリシリコン膜はタングステンシリ
サイドから基板への汚染を保護するものである。
【０１１３】
次いで、走査線４０２を覆う絶縁膜４０３ａ、４０３ｂを膜厚１００〜１０００ｎｍ（
代表的には３００〜５００ｎｍ）で形成する。（図８（Ｂ））ここではＣＶＤ法を用いた
膜厚１００ｎｍの酸化シリコン膜とＬＰＣＶＤ法を用いた膜厚２８０ｎｍの酸化シリコン
膜を積層させた。
【０１１４】
次いで、非晶質半導体膜を膜厚１０〜１００ｎｍで形成する。ここでは膜厚６９ｎｍの
非晶質シリコン膜（アモルファスシリコン膜）をＬＰＣＶＤ法を用いて形成した。次いで
、この非晶質半導体膜を結晶化させる技術として特開平8-78329号公報記載の技術を用い
て結晶化させた。同公報記載の技術は、非晶質シリコン膜に対して結晶化を助長する金属
元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶質シリコ
ン膜を形成するものである。ここでは結晶化を助長する金属元素としてニッケルを用い、
脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（６００℃、
１２時間）を行った。
【０１１５】
次いで、ＴＦＴの活性層とする領域からＮｉをゲッタリングする。ＴＦＴの活性層とす
る領域をマスク（酸化シリコン膜）で覆い、結晶質シリコン膜の一部に燐（Ｐ）を添加し
、熱処理（窒素雰囲気下で６００℃、１２時間）を行った。
【０１１６】
次いで、マスクを除去した後、パターニングを行い結晶質シリコン膜の不要な部分を除
去して、半導体層４０４を形成する。（図８（Ｃ１））なお、半導体層４０４を形成した
後の画素上面図を図８（Ｃ２）に示す。図８（Ｃ２）において、点線Ａ−Ａ’で切断した
断面図が図８（Ｃ１）に相当する。
【０１１７】
次いで、保持容量を形成するため、マスク４０５を形成して半導体層の一部（保持容量
とする領域）４０６にリンをドーピングする。（図９（Ａ））
【０１１８】
次いで、マスク４０５を除去し、半導体層を覆う絶縁膜を形成した後、マスク４０７を
形成して保持容量とする領域４０６上の絶縁膜を除去する。（図９（Ｂ））
【０１１９】
次いで、マスク４０７を除去し、熱酸化を行って絶縁膜（ゲート絶縁膜）４０８ａを形
成する。この熱酸化によって最終的なゲート絶縁膜の膜厚は８０ｎｍとなった。なお、保
持容量とする領域上に他の領域より薄い絶縁膜４０８ｂを形成した。（図９（Ｃ１））こ
こでの画素上面図を図９（Ｃ２）に示す。図９（Ｃ２）において、点線Ｂ−Ｂ’で切断し
た断面図が図９（Ｃ１）に相当する。また、図９中の鎖線内で示した領域は、薄い絶縁膜
４０８ｂが形成されている部分である。
【０１２０】
次いで、ＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添
加するチャネルドープ工程を全面または選択的に行った。このチャネルドープ工程は、Ｔ
ＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質
量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分
離を行うイオンインプランテーション法を用いてもよい。
【０１２１】
次いで、絶縁膜４０８ａ、及び絶縁膜４０３ａ、４０３ｂ上にマスク４０９を形成し、
走査線４０２に達するコンタクトホールを形成する。（図１０（Ａ））そして、コンタク
トホールの形成後、マスクを除去する。
【０１２２】
次いで、導電膜を形成し、パターニングを行ってゲート電極４１０および容量配線４１
１を形成する。（図１０（Ｂ））ここでは、リンがドープされたシリコン膜（膜厚１５０
ｎｍ）とタングステンシリサイド（膜厚１５０ｎｍ）との積層構造を用いた。なお、保持
容量は、絶縁膜４０８ｂを誘電体とし、容量配線４１１と半導体層の一部４０６とで構成
されている。
【０１２３】
次いで、ゲート電極４１０および容量配線４１１をマスクとして自己整合的にリンを低
濃度に添加する。（図１０（Ｃ１））ここでの画素上面図を図１０（Ｃ２）に示す。図１
０（Ｃ２）において、点線Ｃ−Ｃ’で切断した断面図が図１０（Ｃ１）に相当する。この
低濃度に添加された領域のリンの濃度が、１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3、
代表的には３×１０17〜３×１０18ａｔｏｍｓ／ｃｍ3となるように調整する。
【０１２４】
次いで、マスク４１２を形成してリンを高濃度に添加し、ソース領域またはドレイン領
域となる高濃度不純物領域４１３を形成する。（図１１（Ａ））この高濃度不純物領域の
リンの濃度が１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×
１０20ａｔｏｍｓ／ｃｍ3）となるように調整する。なお、半導体層４０４のうち、ゲー
ト電極４１０と重なる領域はチャネル形成領域４１４となり、マスク４１２で覆われた領
域は低濃度不純物領域４１５となりＬＤＤ領域として機能する。そして、不純物元素の添
加後、マスク４１２を除去する。
【０１２５】
次いで、ここでは図示しないが、画素と同一基板上に形成される駆動回路に用いるｐチ
ャネル型ＴＦＴを形成するために、マスクでｎチャネル型ＴＦＴとなる領域を覆い、ボロ
ンを添加してソース領域またはドレイン領域を形成する。
【０１２６】
次いで、マスク４１２を除去した後、ゲート電極４１０および容量配線４１１を覆うパ
ッシベーション膜４１６を形成する。ここでは、酸化シリコン膜を７０ｎｍの膜厚で形成
した。次いで、半導体層にそれぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性
化するための熱処理工程を行う。ここでは８５０℃、３０分の加熱処理を行った。
【０１２７】
次いで、有機樹脂材料からなる層間絶縁膜４１７を形成する。ここでは膜厚４００ｎｍ
のアクリル樹脂膜を用いた。次いで、半導体層に達するコンタクトホールを形成した後、
電極４１８及びソース配線４１９を形成する。本実施例では電極４１８及びソース配線４
１９を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎ
ｍをスパッタ法で連続して形成した３層構造の積層膜とした。（図１１（Ｂ１））なお、
図１１（Ｂ２）において点線Ｄ−Ｄ’で切断した断面図が図１１（Ｂ１）に相当する。
【０１２８】
次いで、水素化処理をおこなった後、アクリルからなる層間絶縁膜４２０を形成する。
（図１２（Ａ１））次いで、層間絶縁膜４２０上に遮光性を有する導電膜１００ｎｍを成
膜し、遮光層４２１を形成する。次いで、層間絶縁膜４２２を形成する。次いで、電極４
１８に達するコンタクトホール形成する。次いで、１００ｎｍの透明導電膜（ここでは酸
化インジウム・スズ（ＩＴＯ）膜）を形成した後、パターニングして画素電極４２３、４
２４を形成する。図１２（Ａ２）において、点線Ｅ−Ｅ’で切断した断面図が図１２（Ａ
１）に相当する。
【０１２９】
こうして画素部には、表示領域（画素サイズ２６μｍ×２６μｍ）の面積（開口率７６
．５％）を確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形成され、十分な保持容
量（５１．５ｆＦ）を得ることができる。
【０１３０】
なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。
例えば、各導電膜としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、
タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記
元素を組み合わせた合金膜（代表的には、Ｍｏ―Ｗ合金、Ｍｏ―Ｔａ合金）を用いること
ができる。また、各絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコ
ン膜や有機樹脂材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（
ベンゾシクロブテン）等）膜を用いることができる。
【０１３１】
また、こうして得られたＴＦＴの特性は、良好な値を示した。図１３にそのＴＦＴ特性
（Ｖ−Ｉ特性）を示す。特に本発明の構造はデュアルゲート構造となっているため、Ｓ値
は１０５．８（ｍＶ／ｄｅｃ）と優れた値を示している。また、本発明の構造とすること
によって、Ｖ−Ｉ特性グラフにおける立ち上がり点での電圧値を示すしきい値（Ｖｔｈ）
は、Ｖｄ＝０．１Ｖである場合に０．９４６Ｖ、Ｖｄ＝５Ｖである場合に０．８８６Ｖと
なっており、その差は０．０６と非常に小さい。この差が小さければ小さいほど短チャネ
ル効果が抑えられていると言える。また、移動度（μFE）は２２０（ｃｍ2／Ｖｓ）と優
れたものとなっている。
【実施例５】
【０１３２】
本実施例は、開口率を向上させるとともに保持容量の増大を図るため、ゲート電極と異
なる層に走査線５０２ａを形成し、さらに走査線５０２ａと同じ層に容量電極５０２ｂを
形成することを特徴としている。本発明の画素構成の一例を図１４、図１５に示した。
【０１３３】
なお、図１４中のＡ−Ａ’点線に沿って切断した概略断面構造図が図１５（ａ）に相当
し、Ｂ−Ｂ’点線に沿って切断した概略断面構造図が図１５（ｂ）に相当する。
【０１３４】
図１４において、ゲート電極５０６は、島状にパターニングされており、絶縁膜に形成
されたコンタクトホール５００ｃを通じて走査線５０２ａと接続している。また、半導体
膜５０４は、コンタクトホール５００ａを通じて信号線５０９と接続している。また、半
導体膜５０４は、コンタクトホール５００ｂを通じて電極５１０と接続している。また、
信号線５０９または電極５１０と接する半導体膜の領域をソース領域あるいはドレイン領
域と呼んでいる。また、ソース領域とドレイン領域との間にはチャネル形成領域が形成さ
れており、チャネル形成領域上にはゲート絶縁膜を介してゲート電極５０６が存在してい
る。なお、簡略化のため、ソース領域、ドレイン領域、及びチャネル形成領域は図示して
いない。
【０１３５】
また、本実施例において、図１４に示したようにゲート電極５０６の下層に走査線５０
２ａを形成した場合、半導体膜５０４の下層に走査線５０２ａが設けられるので遮光膜と
して機能させることも可能である。また、保持容量は、下部電極を半導体膜とし、半導体
膜を覆う絶縁膜を誘電体とし、上部電極を容量配線５０７として形成する。なお、半導体
膜を覆う絶縁膜を部分的に薄膜化することで保持容量の増大を図ってもよい。
【０１３６】
さらに、本実施例の保持容量は、図１５に示したように、容量配線５０７に接続してい
る容量電極５０２ｂも、絶縁膜５０３を誘電体として保持容量を形成することができる。
そのため、保持容量を効率よく確保することができ、この画素構造を用いた液晶表示装置
のコントラストが向上する。
【０１３７】
また、本実施例の構成によれば、各画素のＴＦＴは、チャネル形成領域の上方及び下方
に絶縁膜を介してゲート電極を備えたデュアルゲート構造とすることができ、第１絶縁膜
を適切な膜厚に設定することにより、走査線と他の配線とで形成される寄生容量を抑制し
ながらＴＦＴの特性を向上することができる。
【０１３８】
また、本実施例で示した画素構造の作製方法は、実施例１または実施例４とほぼ同一で
あり、ここではその説明を省略する。
【０１３９】
なお、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることができる。
【実施例６】
【０１４０】
本実施例は、画素サイズを縮小した際、開口率を向上させるとともに保持容量の増大を
図る。本実施例は、遮光膜と画素電極とで保持容量を形成することを特徴としている。
【０１４１】
図１６は、本実施例の液晶表示装置の概略を示す断面構造図である。図１６において、
６０１は基板（ＴＦＴ基板）、６０２は走査線、６０３は第１絶縁膜、６０４は半導体膜
、６０５はゲート絶縁膜（第２絶縁膜）、６０６ｂはゲート電極、６０６ｃはゲート配線
、６０６ａは容量配線、６０７は第３絶縁膜、６０８は第３絶縁膜に形成されたコンタク
トホールを通じて半導体膜６０４に接続され、ＴＦＴと画素電極６１２とを接続するため
の電極である。
【０１４２】
また、６０９はＴＦＴを覆う第４絶縁膜、６１０はＴＦＴの光劣化を防ぐ遮光膜、６１
１は第５絶縁膜、６１２は、コンタクトホールを通じて電極６０８と接続された画素電極
、６１３は液晶層６１４を配向させる配向膜である。
【０１４３】
また、図１６においては、対向基板６１７に、対向電極６１６と、配向膜６１５とを設
けたが、必要に応じて遮光膜やカラーフィルタを設けてもよい。
【０１４４】
図１６に示すように、本実施例の保持容量は、絶縁膜６０５を誘電体とし、容量配線６
０６ａと半導体膜６０４とで形成した第１の保持容量と、さらに絶縁膜６１１を誘電体と
し、遮光膜６１０と画素電極６１２とで形成した第２の保持容量とで構成される。なお、
絶縁膜６１１としては有機樹脂膜を用いてもよいし、酸化窒化シリコン膜や酸化シリコン
膜等の無機絶縁膜を用いてもよく、その膜厚は実施者が適宜設計すればよい。
【０１４５】
例えば、画素サイズを１４μｍ×１４μｍとした場合においても、図１６に示す断面構
造とし、図１７（Ｂ）に示すような上面図に設計することで十分な保持容量（１００ｆＦ
程度）を確保することができ、かつ開口率を４８．７％とすることができた。
【０１４６】
なお、図１７（Ａ）は、電極６０８を形成した段階での上面図であり、図１７（Ｂ）は
、さらに遮光膜６１０と画素電極６１２とを形成した段階での上面図であり、図１６に対
応する箇所には同じ符号を用いた。
【０１４７】
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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