(57)【特許請求の範囲】
【請求項１】
ゲートに与えられる駆動信号の電圧に応じてオン又はオフするスイッチング機能を有し、コレクタとエミッタが母線中に挿入される第１半導体素子及び第２半導体素子であって、還流ダイオードがそれぞれ並列接続された前記第１半導体素子及び前記第２半導体素子の直列接続によって、前記母線を導通又は遮断するために、駆動信号を前記第１半導体素子のゲートに供給する、半導体素子の駆動装置において、
前記第１半導体素子がオンからオフに切り替わるときに、前記第１半導体素子のコレクタ電流の時間変化に基づいて、帰還電圧を生成し、生成した前記帰還電圧を前記駆動信号の電圧の一部として印加し、前記第１半導体素子がオフからオンに切り替わるときに、前記第２半導体素子側の前記還流ダイオードを流れる還流電流に基づいて、帰還電圧を生成し、生成した前記帰還電圧を所定の遅延量だけ遅延させて、前記駆動信号の電圧の一部として印加する帰還部を備え、
前記帰還部は、前記帰還電圧を前記駆動信号の電圧の一部として印加するタイミングを遅延させる遅延フィルタ
を備える半導体素子の駆動装置。
【請求項２】
前記遅延フィルタには、整流素子の向きを変えた、ターンオン時の電流経路と、ターンオフ時の電流経路とに分岐された電流経路が設置されている、
請求項１に記載の半導体素子の駆動装置。
【請求項３】
ゲートに与えられる駆動信号の電圧に応じてオン又はオフするスイッチング機能を有し、コレクタとエミッタが母線中に挿入される第１半導体素子及び第２半導体素子であって、還流ダイオードがそれぞれ並列接続された前記第１半導体素子及び前記第２半導体素子の直列接続のうち、少なくとも前記第１半導体素子を駆動する半導体素子の駆動方法において、
前記母線を導通又は遮断するために、駆動信号を前記第１半導体素子のゲートに供給する、半導体素子の駆動回路が、
前記第１半導体素子がオンからオフに切り替わるときに、前記第１半導体素子のコレクタ電流の時間変化に基づいて帰還電圧を生成し、前記帰還電圧を前記駆動信号の電圧の一部として印加するオフ時帰還ステップと、
前記第１半導体素子がオフからオンに切り替わるときに、前記第２半導体素子側の前記還流ダイオードを流れる還流電流に基づいて前記帰還電圧を生成し、生成後所定の遅延量だけ遅延させて、前記帰還電圧を前記駆動信号の電圧の一部として印加するオン時帰還ステップと、
を含む、
半導体素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング機能を有する半導体素子の駆動装置及び方法に関する。詳しくは、半導体素子のスイッチング時において、スイッチング損失の増加を抑制しつつ、サージ電圧を低減することが可能な、半導体素子の駆動装置及び方法に関する。
【背景技術】
【０００２】
従来より、電気自動車においては、一般的に、３相交流により駆動される同期電動機が用いられているため、バッテリ（直流電源）の直流出力を３相交流に変換して同期電動機を駆動するインバータが搭載されている。なお、このように電気自動車に搭載されるインバータを特に、「電気自動車用インバータ」と呼ぶ。
電気自動車用インバータの多くは、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：パルス幅変調）制御を採用し、当該ＰＷＭ制御を実現するための電力用半導体素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を採用している（特許文献１乃至３参照）。
【０００３】
ＩＧＢＴは、ゲート−エミッタ間の電圧Ｖｇｅで駆動され、ゲートに対する入力信号によってターンオン及びターンオフの動作ができる自己消弧形の半導体素子である。
ここで、ターンオフスイッチングとは、ＩＧＢＴのコレクタ−エミッタ間が導通状態から遮断状態に切り替わることをいう。ターンオンスイッチングとは、ＩＧＢＴのコレクタ−エミッタ間が遮断状態から導通状態に切り替わることをいう。
【０００４】
電気自動車用インバータにおいては、このようなＩＧＢＴに対して、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）が対となって用いられている。即ち、ＦＷＤは、ＩＧＢＴに対する還流ダイオードであり、ＩＧＢＴと並列に、かつ、ＩＧＢＴの入出力方向とは逆方向に接続される。
【０００５】
また、電気自動車用インバータにおいては、ＩＧＢＴを駆動する回路（以下、「半導体素子駆動回路」と呼ぶ）が設けられている。即ち、半導体素子駆動回路は、ＩＧＢＴのゲート−エミッタ間の電圧Ｖｇｅの値を可変することで、ＩＧＢＴのターンオン及びターンオフを制御する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３０６１６６号公報
【特許文献２】特開２００８−７８８１６号公報
【特許文献３】特開２００８−１９９８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＩＧＢＴのターンオン又はターンオフといったスイッチング時の過渡期間においては、サージ電圧が発生する。以下、サージ電圧の概略について説明する。
ＩＧＢＴが接続された回路（母線）には、浮遊インダクタンスが存在する。このような浮遊インダクタンスは、電流に対して慣性力となり、当該電流の変化を妨げるように作用する。従って、電流が急激に減少しようとすると、浮遊インダクタンス内部において、当該電流の減少を妨げる方向に起電力が発生する。即ち、電気自動車用インバータにおいては、バッテリの電源電圧に対して直列に加算される方向に起電力が発生する。このようにして発生された起電力に基づく電圧が、「サージ電圧」と呼ばれている。
電気自動車用インバータにおいては、直列接続された２つのＩＧＢＴが１単位として、同期電動機の３相分の負荷に対して、例えば３単位等の複数単位が並列接続されて用いられる。１単位内では、一方のＩＧＢＴがターンオンするときには、他方のＩＧＢＴがターンオフする。従って、１単位内のスイッチング時の過渡期間においては、何れか一方のＩＧＢＴのコレクタ電流が急激に低下するため、大きなサージ電圧が発生して電源電圧に重畳され、ＩＧＢＴのコレクタ−エミッタ間に印加される。
【０００８】
このため、ＩＧＢＴは、このようなサージ電圧に耐え得る素子耐圧を有している必要がある。従って、当然ながら、サージ電圧が大きくなるほど、要求される素子耐圧も上昇するため、ＩＧＢＴも大型化する。プラント等で用いられる産業用インバータであれば、工場内に充分な設置スペースがあるため、大型のＩＧＢＴを採用することができる。しかしながら、電気自動車用インバータでは、そのような設置スペースを電気自動車内に確保することは困難であり、大型のＩＧＢＴを採用することは非常に困難である。
よって、電気自動車用インバータに搭載されるＩＧＢＴとしては、小型化が要求されることになる。ＩＧＢＴの小型化のためには、逆に、素子耐圧を低く抑えればよく、このためには、サージ電圧を低減させればよい。
【０００９】
上述したように、電流の急激な減少によりサージ電圧が発生するのであるから、電流の減少の変化度合を緩慢にすることで、サージ電圧を低減することができる。即ち、ＩＧＢＴのスイッチング時の電流や電圧の立上りや立下りの時間を、以下「スイッチング速度」と呼ぶならば、スイッチング速度を遅くすることで、サージ電圧を低減することができる。
【００１０】
しかしながら、サージ電圧を低減すべくスイッチング速度を遅くすると、今度は、スイッチング時の過渡時期におけるＩＧＢＴやＦＷＤの損失（以下、「スイッチング損失」と呼ぶ）が大きくなってしまう。
一方で、スイッチング損失を低減すべくスイッチング速度を速くすると、上述の如く、サージ電圧が大きくなってしまう。
このように、サージ電圧とスイッチング損失との間には、トレードオフ（背反要件）の関係がある。なお、以下、このような関係にあるサージ電圧とスイッチング損失の特性を、「サージ電圧とスイッチング損失のトレードオフ特性」と呼ぶ。
【００１１】
従って、電気自動車用インバータにおいては、サージ電圧とスイッチング損失のトレードオフ特性を改善すること、換言すると、ＩＧＢＴのスイッチング時において、スイッチング損失の増加を抑制しつつ、サージ電圧を低減することが要望されている。
このような要望を応えるべく、特許文献１乃至３には幾つかの手法が開示されているが、これらの従来の手法では当該要望に充分に応えられているとは言い難い。このため、当該要望に充分に応えることが可能な新たな手法が求められている状況である。
【００１２】
以上、電気自動車用インバータを例について説明したが、小型化は、電気自動車用インバータのみに要求されている訳ではなく、スイッチング機能を有する半導体素子を採用する各種機器に対して要求されている。従って、当該要望に充分に応えることが可能な新たな手法は、電気自動車用インバータのＩＧＢＴのみならず、スイッチング機能を有する半導体素子一般に広く適用できることも要求されている状況である。
【００１３】
本発明は、このような状況に鑑みてなされたものであり、スイッチング機能を有する半導体素子の駆動装置及び方法であって、半導体素子のスイッチング時において、スイッチング損失の増加を抑制しつつ、サージ電圧を低減することが可能な、半導体素子の駆動装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体素子の駆動装置（例えば実施形態における上側と下側の電子回路のうち、上側の半導体素子駆動回路）は、ゲートに与えられる駆動信号の電圧（例えば実施形態における、ゲート−エミッタ間の電圧）に応じてオン又はオフするスイッチング機能を有し、コレクタとエミッタが母線中に挿入される第１半導体素子（例えば実施形態における上側のＩＧＢＴ）及び第２半導体素子（例えば実施形態における下側のＩＧＢＴ）であって、還流ダイオード（例えば実施形態におけるＦＷＤ）がそれぞれ並列接続された前記第１半導体素子及び前記第２半導体素子の直列接続によって、前記母線を導通又は遮断するために、駆動信号を前記第１半導体素子のゲートに供給する、半導体素子の駆動装置である。
当該半導体素子の駆動装置は、
前記第１半導体素子がオンからオフに切り替わるときに、前記第１半導体素子のコレクタ電流の時間変化に基づいて、帰還電圧を生成し、前記第１半導体素子がオフからオンに切り替わるときに、前記第２半導体素子側の前記還流ダイオードを流れる還流電流に基づいて、帰還電圧を生成し、生成した前記帰還電圧を前記駆動信号の電圧の一部として印加する帰還部（例えば実施形態におけｄｉ／ｄｔ帰還部）を備え、
前記帰還部は、前記帰還電圧を前記駆動信号の電圧の一部として印加するタイミングを遅延させる遅延フィルタ（例えば実施形態におけＬＰＦ回路）
を備える半導体素子の駆動装置。
【００１５】
この発明によれば、帰還部は、［発明を実施するための形態］の欄で後述する、本発明の「ｄｉ／ｄｔ自己帰還動作」を行うことができる。
これにより、半導体素子のスイッチング時において、スイッチング損失の増加を抑制しつつ、サージ電圧を低減することができる。
【００１６】
この場合、前記遅延フィルタには、整流素子の向きを変えた２つの電流経路が設置されている、ようにすることができる。
【００１７】
本発明の半導体素子の駆動方法は、上述した本発明の半導体素子の駆動装置に対応する方法である。従って、上述した本発明の半導体素子の駆動装置と同様の効果を奏することが可能になる。
【発明の効果】
【００１８】
本発明によれば、スイッチング機能を有する半導体素子の駆動装置及び方法として、半導体素子のスイッチング時において、スイッチング損失の増加を抑制しつつ、サージ電圧を低減することが可能な、半導体素子の駆動装置及び方法を提供することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の「ｄｉ／ｄｔ自己帰還動作」が適用された半導体素子駆動回路を含む、電子回路の一実施形態の概略構成を示す図である。
【図２】本発明の「ｄｉ／ｄｔ自己帰還動作」を実現可能な制御ブロックを示している。
【図３】サージ電圧とスイッチング損失のトレードオフ特性が生じる従来の手法を説明する図である。
【図４】本発明の「ｄｉ／ｄｔ自己帰還動作」が適用された場合のＩＧＢＴがターンオフするときのゲートの駆動の様子を示すタイミングチャートである。
【図５】図１の電子回路として、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオフ時に適用したターンオフ基本モデルの概略構成を示す図である。
【図６】図５の電子回路のターンオフ基本モデルのフローチャートである。
【図７】図６のターンオフ基本モデルの電子回路、及び従来の電子回路の各々のターンオフ時の動作の結果を示すタイミングチャートである。
【図８】図６のターンオフ基本モデルの電子回路及び従来の電子回路の各々のターンオフ時における、サージ電圧と損失との関係の一例を示す図である。
【図９】図１の電子回路として、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオン時に適用したターンオン基本モデルの概略構成を示す図である。
【図１０】図５の電子回路のターンオフ基本モデルのフローチャートである。
【図１１】図１０のターンオン基本モデルの電子回路、及び従来の電子回路の各々のターンオン時の動作の結果を示すタイミングチャートである。
【図１２】図１０のターンオン基本モデルの電子回路及び従来の電子回路の各々のターンオン時における、サージ電圧と損失との関係の一例を示す図である。
【図１３】図１の電子回路が実装されたインバータの一部の構成例を示す図である。
【図１４】従来の電子回路と図１３の電子回路とのターンオフ時の動作の結果の比較を示すタイミングチャートである。
【図１５】従来の電子回路と図１３の電子回路とのターンオン時の動作の結果の比較を示すタイミングチャートである。
【図１６】従来の電子回路と図１３の電子回路との短絡遮断特性の比較を示す図である。
【図１７】従来の電子回路と図１３の電子回路との、短絡時発生損失のゲート電圧の依存性の比較を示す図である。
【図１８】図１の電子回路が実装されたインバータの一部の構成例であって、図１３とは異なる例を示す図である。
【図１９】図８の電子回路を上側と下側に設けて直列接続した場合のインバータにおいて、上側と下側とで機能完結する手法の一例を説明する図である。
【図２０】図１９のリバースリカバリー区間付近における、転流側のＦＷＤのベース層に蓄えられたキャリアが過剰の場合に放出されるリバースリカバリー電流を説明する図である。
【図２１】リバースリカバリー区間における上側のＩＧＢＴの抵抗値を可変させた場合における、リバースリカバリー電流のタイミングチャートを示している。
【図２２】図１の電子回路であって、図１８の電子回路の構成に対してＬＰＦ挿入手法が適用された構成の電子回路が実装されたインバータの一部の構成例を示す図である。
【図２３】ＬＰＦの遅延量を変化させた場合の、図２２の電子回路のターンオン時の動作の結果の比較を示すタイミングチャートである。
【図２４】図２２の電子回路及び従来の電子回路の各々のターンオン時における、サージ電圧と損失との関係の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
図１は、本発明の半導体素子駆動回路１３を含む電子回路１の一実施形態の概略構成を示す図である。
【００２２】
電子回路１は、例えば、電気自動車用インバータのパワーモジュールの一部として採用することができる。電子回路１は、ＩＧＢＴ１１と、ＦＷＤ１２と、半導体素子駆動回路１３と、を備えている。
【００２３】
ＩＧＢＴ１１とＦＷＤ１２とは、並列に、かつ入出力方向が逆方向に接続されている。
ＩＧＢＴ１１は、インバータの電源線等の母線を接続又は遮断するスイッチング機能を有しており、ＩＧＢＴ１１のゲートに与えられる駆動信号の電圧の大きさに応じて、即ち、ゲート−エミッタ間の電圧Ｖｇｅの大きさに応じて、ターンオン又はターンオフする。
即ち、半導体素子駆動回路１３は、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅを可変することによって、ＩＧＢＴ１１のターンオン及びターンオフを制御する。
【００２４】
半導体素子駆動回路１３は、ゲート抵抗２１と、電圧源２２と、ｄｉ／ｄｔ帰還部２３と、を備えている。
【００２５】
電圧源２２は、ゲート電圧Ｖｇｇを出力し、その一端がＩＧＢＴ１１のエミッタに接続され、その他端がゲート抵抗２１を介してＩＧＢＴ１１のゲートに接続される。
即ち、ゲート抵抗２１は、その一端が電圧源２２に接続され、他端がＩＧＢＴ１１のゲートに接続される。ゲート抵抗２１は、その抵抗値Ｒｇに応じて、ターンオン又はターンオフの過渡期にみられるＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅの振動抑制や、ＩＧＢＴ１１のスイッチング速度等を調整する機能を有している。
電圧源２２が、ゲート電圧Ｖｇｇを高値（ハイ）にすると、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅも高値（ハイ）になり、ＩＧＢＴ１１がターンオンする。一方、電圧源２２が、ゲート電圧Ｖｇｇを低値（ロー）にすると、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅも低値（ロー）になり、ＩＧＢＴ１１がターンオフする。
【００２６】
ｄｉ／ｄｔ帰還部２３は、ＩＧＢＴ１１が接続された母線を流れる電流時間変化に基づき帰還電圧ＶＦＢを生成し、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅの一部、即ち駆動信号の電圧の一部として加算する。
なお、図１においては、帰還電圧ＶＦＢを、駆動信号の電圧の一部として加算することを明確にすべく、符号は付していないが、帰還電圧ＶＦＢを示す矢印の先には、外部制御電源が図示されている。ただし、実装例について幾つか後述するように、帰還電圧ＶＦＢを、駆動信号の電圧の一部として加算することが可能な構成であれば足り、外部制御電源というデバイスを、半導体素子駆動回路１３内に必ずしも設ける必用はない。
具体的にはここでは、ｄｉ／ｄｔ帰還部２３は、電子回路１の主電流であるＩＧＢＴ１１のコレクタ電流Ｉｃの時間的変化、即ち時間微分値ｄＩｃ／ｄｔに基づき帰還電圧ＶＦＢを生成し、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅの一部として加算する。
このようなｄｉ／ｄｔ帰還部２３の動作が、本発明が適用される動作であり、以下、従来の他の動作と区別すべく、特に「ｄｉ／ｄｔ自己帰還動作」と呼ぶ。
【００２７】
以下、本発明の「ｄｉ／ｄｔ自己帰還動作」について、さらに詳しく説明する。
式（１）乃至式（１１）は、本発明の「ｄｉ／ｄｔ自己帰還動作」の原理を説明する式である。
【数１】
0005480750.tif 000002
式（１）において、Ｉｃｅは、ＩＧＢＴ１１のコレクタ−エミッタ間の電流（コレクタ電流Ｉｃと等価）を示している。ｇｍは、ＩＧＢＴ１１の相互コンダクタンスを示している。Ｖｇｅは、ＩＧＢＴ１１のゲート−エミッタ間の電圧を示している。ＶＴｈは、ＩＧＢＴ１１の閾値電圧を示している。
式（１）から、式（２）が得られる。
【数２】
0005480750.tif 000003
式（２）に示すように、ＩＧＢＴ１１のコレクタ−エミッタ間の電流ＩｃＥの時間変化は、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅと、ＩＧＢＴ１１の相互コンダクタンスｇｍの時間変化に依存する。
ＩＧＢＴ１１の相互コンダクタンスｇｍは、式（３）のように示される。
【数３】
0005480750.tif 000004
式（３）において、αPNPは、エミッタ注入効率を示している。μnsは、チャネル内電子の平均移動度を示す。
式（３）から、式（４）が得られる。
【数４】
0005480750.tif 000005
ここで、式（５）に示すようにＫを定義する。
【数５】
0005480750.tif 000006
以上の式（２）乃至式（５）から、式（６）が得られる。
【数６】
0005480750.tif 000007
また、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅは、式（７）のように示される。
【数７】
0005480750.tif 000008
式（７）において、ＶＦＢは、帰還電圧を示す。ここで、簡素化のためにゲート抵抗Ｒｇ＝０とすると、式（７）から、式（８）が得られる。
【数８】
0005480750.tif 000009
式（８）から、式（９）が得られる。
【数９】
0005480750.tif 000010
式（９）より、ゲイン（大きさ）は２ｇｍに、ＩＧＢＴ１１のコレクタ−エミッタ間の電流Ｉｃｅ（コレクタ電流Ｉｃと等価）の時間的変化、即ち時間微分値ｄＩｃ／ｄｔは、帰還電圧ＦＢに、それぞれ比例することがわかる。
ここで、ＩＧＢＴ１１のコレクタ−エミッタ間の電流Ｉｃｅ（コレクタ電流Ｉｃと等価）の時間的変化、即ち時間微分値ｄＩｃ／ｄｔに比例した電圧を、帰還電圧ＶＦＢとしてフィードバックさせると、式（１０）及び式（１１）が得られる。
【数１０】
0005480750.tif 000011
【数１１】
0005480750.tif 000012
式（１１）より、ＩＧＢＴ１１のコレクタ−エミッタ間の電流Ｉｃｅ（コレクタ電流Ｉｃと等価）の時間的変化、即ち時間微分値ｄＩｃ／ｄｔは、自身の２階微分に比例することがわかる。
このように、本発明の「ｄｉ／ｄｔ自己帰還動作」では、ＩＧＢＴ１１のコレクタ電流Ｉｃの時間的変化、即ち時間微分値ｄＩｃ／ｄｔに比例した電圧が、帰還電圧ＶＦＢとなり、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅの一部として加算される。これにより、ＩＧＢＴ１１のサージ電圧の発生が開始する領域であって、コレクタ電流Ｉｃの時間変化の変曲する領域において、最も高いゲインを得ること、即ち、ｄＩｃ／ｄｔに作用させることができる。
【００２８】
図２は、上述した式（１０）や式（１１）により得られる制御ブロック、即ち本発明の「ｄｉ／ｄｔ自己帰還動作」を実現可能な制御ブロックを示している。
図２に示すように、本発明の「ｄｉ／ｄｔ自己帰還動作」は、加算ブロックＢ１と、ゲインブロックＢ２と、時間微分ブロックＢ３とから構成されるフィードバックループ制御系により実現される。
加算ブロックＢ１は、ＩＧＢＴ１１のゲートに対応する。即ち、加算ブロックＢ１において、正（＋）入力は、電圧源２２からＩＧＢＴ１１のゲートへの入力に対応し、負（−）入力は、ｄｉ／ｄｔ帰還部２３からＩＧＢＴ１１のゲートへの入力に対応する。
ｄｉ／ｄｔ帰還部２３からＩＧＢＴ１１のゲートへの入力は、ＩＧＢＴ１１のコレクタ電流Ｉｃの時間的変化、即ち時間微分値ｄＩｃ／ｄｔが時間微分ブロックＢ３においてさらに時間微分された電圧情報となる。
このように、本発明の「ｄｉ／ｄｔ自己帰還動作」は、ＩＧＢＴ１１のコレクタ電流Ｉｃの時間微分値ｄＩｃ／ｄｔがさらに時間微分された電圧情報が、帰還電圧ＶＦＢとして、ＩＧＢＴ１１のゲートに負帰還することにより実現される。
【００２９】
ここで、帰還電圧ＶＦＢの極性は、ＩＧＢＴ１１がターンオンする時には、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅを下げる方向となり、ＩＧＢＴ１１がターンオフする時には、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅを上げる方向となる。即ち、ＩＧＢＴ１１のゲートにおいて、電流の時間的変化の変曲点（電流の２階時間微分）がゼロになるように、電流変化の度合に応じて、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅが自動的に増減することによって、ＩＧＢＴ１１からのサージ電圧が自動的に抑制される。さらに、ＩＧＢＴ１１のコレクタ電流Ｉｃの時間的変化、即ち時間微分値ｄＩｃ／ｄｔの状態は時々刻々と変化するが、この時々刻々と変化する状態は帰還されるので、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅが常に最適調整される。
【００３０】
この場合の帰還ゲインは、ゲインブロックＢ２のゲイン、即ち、予めフィードバックループ制御系に設定された制御ゲインＡｇａｉｎと、ＩＧＢＴ１１が有する相互コンダクタンスｇｍとの積で決定される。
一般的に、ＩＧＢＴ１１の相互コンダクタンスｇｍは大きいゲインを有するので、制御ゲインＡｇａｉｎは比較的小さな値であっても、電流変化に影響を与え、サージ電圧とスイッチング損失のトレードオフ特性を理想的に改善する作用が生じる。さらに、この作用により、ＩＧＢＴ１１個々のスイッチング速度のばらつきが自動的に最適化される。
即ち、特許文献１の従来の技術が、ＩＧＢＴの最悪値に制御パラメータを合せる必要があるのに対して、本発明の「ｄｉ／ｄｔ自己帰還動作」を適用することで、個体差によらず常に最適な状態で自動的にＩＧＢＴ１１を駆動させることが可能になる。
【００３１】
このように、本発明の「ｄｉ／ｄｔ自己帰還動作」を適用することにより、サージ電圧とスイッチング損失のトレードオフ特性を改善することができる。
ここで、図３を参照して、従来一般的に行われてきた手法（以下、「従来の手法」と呼ぶ）を説明することで、サージ電圧とスイッチング損失のトレードオフ特性の詳細について説明する。
【００３２】
図３は、サージ電圧とスイッチング損失のトレードオフ特性が生じる従来の手法を説明する図である。
図３（Ａ）は、従来の手法が適用された場合における、ＩＧＢＴがターンオフするときのゲートの駆動の様子を示すタイミングチャートである。具体的には、図３（Ａ）において、上から順に、ゲート−エミッタ間の電圧Ｖｇｅと、コレクタ電流Ｉｃと、コレクタ−エミッタ間の電圧Ｖｃｅと、の各々についてのタイミングチャートが示されている。
図３（Ａ）の何れのタイミングチャートにおいても、実線が、ゲート−エミッタ間の電圧Ｖｇｅの変化の度合が相対的に大きい場合の波形を示し、破線が、ゲート−エミッタ間の電圧Ｖｇｅの変化の度合が相対的に小さい場合の波形を示している。
図３（Ｂ）は、ゲート−エミッタ間の電圧Ｖｇｅの変化の度合の大小と、サージ電圧及びスイッチング損失と、の対応関係を示している。
【００３３】
図３（Ａ）に示すように、ゲート−エミッタ間の電圧Ｖｇｅの変化の度合の大小に応じて、コレクタ電流Ｉｃ及びコレクタ−エミッタ間の電圧Ｖｃｅの変化の仕方が異なる。
そこで、従来の手法では、ゲート抵抗（図１のゲート抵抗２１に相当）の抵抗値Ｒｇによって、ゲート−エミッタ間の電圧Ｖｇｅの変化の度合を一意に決定することで、コレクタ電流Ｉｃ及びコレクタ−エミッタ間の電圧Ｖｃｅの変化の仕方を決定付け、これにより、サージ電圧及びスイッチング特性の度合を決定していた。
即ち、過渡期におけるゲート−エミッタ間の電圧Ｖｇｅの変化の度合を大きくすると、図３（Ａ）及び図３（Ｂ）に示すように、コレクタ電流Ｉｃの変化速度が高速になることから、サージ電圧は大きくなる。一方で、コレクタ電流Ｉｃ及びコレクタ−エミッタ間の電圧Ｖｃｅの各々の立上り及び立下りの速度が急峻になる分だけ、スイッチング損失は小さくなる。
逆に、過渡期におけるゲート−エミッタ間の電圧Ｖｇｅの変化の度合を小さくすると、図３（Ａ）及び図３（Ｂ）に示すように、コレクタ電流Ｉｃの変化速度が低速になることから、サージ電圧は小さくなる。一方で、コレクタ電流Ｉｃ及びコレクタ−エミッタ間の電圧Ｖｃｅの各々の立上り及び立下りの速度が緩慢になる分だけ、スイッチング損失は大きくなる。
従来の手法では、このような過渡期におけるゲート−エミッタ間の電圧Ｖｇｅの変化の度合を大きくさせる状態と小さくさせる状態とのうち何れか一方のみしか選択できない。従って、サージ電圧とスイッチング損失との特性のうち、何れか一方の特性を小さくすることはできても、そのトレードオフとして、他方の特性は大きくなることになる。
即ち、従来の手法を適用した場合、サージ電圧とスイッチング損失とはトレードオフの関係にあり、何れか一方の特性のみしか改善することができない。このような関係にあるサージ電圧とスイッチング損失の特性が、サージ電圧とスイッチング損失のトレードオフ特性と呼ばれているものである。
【００３４】
このようなサージ電圧とスイッチング損失のトレードオフ特性は、本発明の「ｄｉ／ｄｔ自己帰還動作」を適用することにより改善することができる。
図４は、本発明の「ｄｉ／ｄｔ自己帰還動作」が適用された場合のＩＧＢＴ１１がターンオフするときのゲートの駆動の様子を示すタイミングチャートである。
図４（Ａ）は、「ｄｉ／ｄｔ自己帰還動作」が適用されていない場合の従来のゲート−エミッタ間の電圧Ｖｇｅ、及び、本発明の「ｄｉ／ｄｔ自己帰還動作」により発生する帰還電圧ＶＦＢのタイミングチャートである。即ち、図４（Ａ）において、実線が、従来のゲート−エミッタ間の電圧Ｖｇｅの波形を示し、破線が、帰還電圧ＶＦＢの波形を示している。
図４（Ｂ）は、本発明の「ｄｉ／ｄｔ自己帰還動作」が適用された場合のゲート−エミッタ間の電圧Ｖｇｅのタイミングチャートである。即ち、図４（Ａ）と図４（Ｂ）とを比較すると容易にわかることであるが、本発明の「ｄｉ／ｄｔ自己帰還動作」が適用された場合のゲート−エミッタ間の電圧Ｖｇｅとは、従来のゲート−エミッタ間の電圧Ｖｇｅに対して帰還電圧ＶＦＢが加算された電圧であり、以下、「電流自己帰還のゲート−エミッタ間の電圧Ｖｇｅ」と呼ぶ。
図４（Ｃ）は、コレクタ電流Ｉｃのタイミングチャートである。
図４（Ｄ）は、コレクタ−エミッタ間の電圧Ｖｃｅのタイミングチャートである。
【００３５】
図４（Ａ）乃至図４（Ｃ）に示すように、コレクタ電流Ｉｃの変化が小さいときには、その時間微分値ｄＩｃ／ｄｔは０に近くなる。よって、帰還電圧ＶＦＢも０に近くなるため、電流自己帰還のゲート−エミッタ間の電圧Ｖｇｅは、従来のゲート−エミッタ間の電圧Ｖｇｅとほぼ同じ大きさとなる。このため、電流自己帰還のゲート−エミッタ間の電圧Ｖｇｅの変化の度合も、従来のゲート−エミッタ間の電圧Ｖｇｅとほぼ同じく大きなものとなる。
これにより、コレクタ−エミッタ間の電圧Ｖｃｅの立上りの速度も従来とほぼ同程度の急峻なものになり、スイッチング損失は小さくなる。
【００３６】
その後、コレクタ電流Ｉｃが減少し始めると、その時間微分値ｄＩｃ／ｄｔが一定以上となる。その結果、一定以上の帰還電圧ＶＦＢが発生して、当該帰還電圧ＶＦＢが、従来のゲート−エミッタ間の電圧Ｖｇｅに対して加算された電圧が、電流自己帰還のゲート−エミッタ間の電圧Ｖｇｅとなる。このため、電流自己帰還のゲート−エミッタ間の電圧Ｖｇｅの変化の度合が、従来のゲート−エミッタ間の電圧Ｖｇｅと比較して小さくなる。
これにより、コレクタ電流Ｉｃの変化の度合が、従来と比較して抑制されるので、図４（Ｄ）に示すように、サージ電圧も従来のもの（図３（Ａ）参照）と比較して抑制される。
【００３７】
このように、本発明の「ｄｉ／ｄｔ自己帰還動作」を適用することで、電流自己帰還のゲート−エミッタ間の電圧Ｖｇｅの変化の度合が各区間において自動的に調整され、その結果、スイッチング損失の増加を抑制しつつ、サージ電圧の低減させる効果を奏することが可能になる。即ち、当該効果とは、サージ電圧とスイッチング損失のトレードオフ特性を改善することができる効果であると把握することができる。
【００３８】
図５は、このような本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオフ時に適用した場合における、半導体素子駆動回路１３を含む電子回路１の一実施形態の概略構成を示す図である。
図１と図５とを比較するに、電子回路１の構成のうち、ｄｉ／ｄｔ帰還部２３以外の構成は同様なものとなっている。即ち、図５は、ｄｉ／ｄｔ帰還部２３の構成例が示されている点が図１との差異点である。そこで、以下、図１との差異点、即ち、ｄｉ／ｄｔ帰還部２３の構成について説明する。
なお、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオフ時に適用した場合の電子回路１は、図５に示す構成が基本となって、各種各様の形態で具現化（実装）される。そこで、以下、電子回路１の図５に示す構成を、「ターンオフ基本モデル」と呼ぶ。
【００３９】
ｄｉ／ｄｔ帰還部２３は、ｄｉ／ｄｔ検出部３１と、ゲイン部３２と、電圧源３３と、を備えている。
ｄｉ／ｄｔ検出部３１は、ＩＧＢＴ１１のコレクタ電流Ｉｃの時間的変化、即ち時間微分値ｄＩｃ／ｄｔを検出する。
ゲイン部３２は、ｄｉ／ｄｔ検出部３１により検出された時間微分値ｄＩｃ／ｄｔに対して、所定のゲインを乗算する。
電圧源３３は、ゲイン部３２により所定のゲインが乗算された時間微分値ｄＩｃ／ｄｔに対応する大きさの電圧を、帰還電圧ＶＦＢとして出力する。
【００４０】
図６は、図５の電子回路１のターンオフ基本モデルのフローチャートである。
図６において、ＩＧＢＴ１１がターンオフしたことによるゲート−エミッタ間の電圧Ｖｇｅの変化が、ＩＧＢＴ１１を介してコレクタ電流Ｉｃの変化になり、浮遊インダクタンスＬｓを介してサージ電圧△Ｖｃｅｐになるまでの一方向（同図中下方向）のフローは、従来から存在する。そこで、以下、かかるフローを「従来のフロー」と呼ぶ。
ターンオフ基本モデルでは、このような従来のフローに対してさらに、コレクタ電流Ｉｃの変化に対応する帰還電圧ＶＦＢの変化が負帰還されて、ゲート−エミッタ間の電圧Ｖｇｅの変化に加算される。
【００４１】
図７は、図５及び図６の電子回路１のターンオフ基本モデル、及び従来のフローに従って動作する電子回路（以下、「従来の電子回路」と呼ぶ）の各々のターンオフ時の動作の結果を示すタイミングチャートである。
図７（Ａ）は、ゲート−エミッタ間の電圧Ｖｇｅのタイミングチャートである。
図７（Ｂ）は、コレクタ電流Ｉｃのタイミングチャートである。
図７（Ｃ）は、帰還電圧ＶＦＢのタイミングチャートである。
図７（Ｄ）は、コレクタ−エミッタ間の電圧Ｖｃｅのタイミングチャートである。
図７（Ａ）、図７（Ｂ）、及び図７（Ｄ）において、実線が、電子回路１のターンオフ基本モデルの波形を示し、破線が、従来の電子回路についての波形を示している。なお、帰還電圧ＶＦＢは従来の電子回路では存在しないので、図７（Ｃ）に示す帰還電圧ＶＦＢは、当然ながら、電子回路１のターンオフ基本モデルによるものである。
【００４２】
詳細な原理については、図４を用いて上述した通りであるため、ここでは簡単に説明する。
図７（Ｂ）のコレクタ電流Ｉｃの減少が開始されるまでの区間、即ち同図中の「作用区間」となる前の区間では、図７（Ｃ）に示すように、電子回路１のターンオフ基本モデルでは帰還電圧ＶＦＢが発生しない。
このため、図７（Ａ）に示すように、電子回路１のターンオフ基本モデルのゲート−エミッタ間の電圧Ｖｇｅ（実線の波形）は、従来の電子回路のゲート−エミッタ間の電圧Ｖｇｅ（破線の波形）とほぼ同様に変化していくことになる。
その結果、図７（Ｄ）に示すように、電子回路１のターンオフ基本モデルのコレクタ−エミッタ間の電圧Ｖｃｅ（実線の波形）の立上りの速度は、従来の電子回路のコレクタ−エミッタ間の電圧Ｖｃｅ（破線の波形）とほぼ同等に急峻なものとなる。
これにより、電子回路１のターンオフ基本モデルのスイッチング損失は、従来の電子回路とほぼ同程度の低レベルを維持することが可能になる。
【００４３】
一方で、図７（Ｂ）のコレクタ電流Ｉｃが減少している区間、即ち同図中の「作用区間」では、図７（Ｃ）に示すように、電子回路１のターンオフ基本モデルにおいて帰還電圧ＶＦＢが発生する。
このため、図７（Ａ）に示すように、電子回路１のターンオフ基本モデルのゲート−エミッタ間の電圧Ｖｇｅ（実線の波形）は、従来の電子回路のゲート−エミッタ間の電圧Ｖｇｅ（破線の波形）に対して、帰還電圧ＶＦＢが加算されたものになる。その結果、電子回路１のターンオフ基本モデルのゲート−エミッタ間の電圧Ｖｇｅ（実線の波形）の変化の度合が、従来の電子回路のゲート−エミッタ間の電圧Ｖｇｅ（破線の波形）と比較して小さくなる。
その結果、図７（Ｂ）に示すように、電子回路１のターンオフ基本モデルのコレクタ電流Ｉｃ（実線の波形）の変化の度合が、従来の電子回路のコレクタ電流Ｉｃ（破線の波形）と比較して抑制される。
これにより、図７（Ｄ）に示すように、電子回路１のターンオフ基本モデルのサージ電圧△Ｖｃｅｐ（実線の波形の高低差）が、従来の電子回路のサージ電圧△Ｖｃｅｐ（破線の波形の高低差）と比較して抑制される。
【００４４】
図８は、電子回路１のターンオフ基本モデル及び従来の電子回路の各々のターンオフ時における、サージ電圧と損失との関係の一例を示す図である。
図８において、縦軸はサージ電圧△Ｖｃｅｐを示し、横軸はスイッチング損失を示している。また、実線は、電子回路１のターンオフ基本モデルについての、帰還ゲインを変化させた場合の各実測値をプロットしたものを結んだ曲線である。一方、破線は、従来の電子回路について、帰還ゲインを変化させた場合の各実測値をプロットしたものを結んだ曲線である。
図８に示すように、電子回路１のターンオフ基本モデルの帰還ゲインを最適化することによって、例えば同図の白抜き矢印の先が示すプロットに対応する帰還ゲインを採用することによって、従来の回路と比較して、スイッチング損失を増加させることなく、サージ電圧△Ｖｃｅｐを大幅に抑制することが可能になる。
なお、実測として、ＩＧＢＴ１１のターンオフ速度が高速になるほど、サージ電圧△Ｖｃｅｐの改善効果が大きいことも判明した。
【００４５】
以上、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオフ時に適用した場合における、電子回路１のターンオフ基本モデルについて説明した。
次に、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオン時に適用した場合における、電子回路１の一実施形態について説明する。
【００４６】
図９は、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオン時に適用した場合における、半導体素子駆動回路１３を含む電子回路１の一実施形態の概略構成を示す図である。
【００４７】
図９においては、例えば、電子回路１ＵのＩＧＢＴ１１Ｕは、別の電子回路のＩＧＢＴ１１Ｄ（図９には図示せぬが、後述する図１３に併せて、符号１１Ｄを用いる）と同方向に直列接続されている。なお、ＩＧＢＴ１１Ｄを含む電子回路には、図示はしないが、図９の半導体素子駆動回路１３Ｕと同様の構成と機能を有する回路が設けられている。
ＩＧＢＴ１１ＵとＩＧＢＴ１１Ｄの直列接続は、例えば、インバータ内に搭載され、主回路電源（図９には図示せぬため、後述する図１３の主回路電源１０１参照）及び平滑コンデンサと並列接続されている。具体的には、主回路電源の正極端は、ＩＧＢＴ１１Ｕのコレクタ側に接続され、主回路電源の負極端は、図示せぬＩＧＢＴ１１Ｄのエミッタ側に接続される（後述する図１３参照）。
【００４８】
図１の電子回路１と図９の電子回路１Ｕとを比較するに（符号Ｕは除外して比較するに）、図９の電子回路１Ｕの構成のうち、ｄｉ／ｄｔ帰還部２３Ｕ以外の構成は図１の電子回路１と同様なものとなっている。即ち、図９は、ｄｉ／ｄｔ帰還部２３Ｕの構成例が示されている点が図１との差異点である。そこで、以下、図１との差異点、即ち、ｄｉ／ｄｔ帰還部２３Ｕの構成について説明する。
なお、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオン時に適用した場合の電子回路１Ｕは、図９に示す構成が基本となって、各種各様の形態で具現化（実装）される。そこで、以下、電子回路１の図９に示す構成を、「ターンオン基本モデル」と呼ぶ。
【００４９】
ｄｉ／ｄｔ帰還部２３Ｕは、ｄｉ／ｄｔ検出部５１と、ゲイン部５２と、電圧源５３と、転流側電流ＩＦＷＤ検出部５４と、転流電流ＩＦＷＤ方向判定部５５（リバース判定回路５５）と、乗算部５６と、を備えている。
【００５０】
ここで、ＩＧＢＴ１１Ｕ及びＩＧＢＴ１１Ｄの各々は、一方が導通状態の場合には他方が遮断状態となるように、電子回路１Ｕの半導体素子駆動回路１３Ｕ及び図示せぬ電子回路の半導体素子駆動回路の各々により駆動される。
即ち、ＩＧＢＴ１１Ｕが、ターンオフからターンオンに変化する時には、図示せぬＩＧＢＴ１１Ｄが、ターンオンからターンオフに変化する。この場合、ＩＧＢＴ１１Ｄと対になるＦＷＤ１２Ｄに流れる転流電流ＩＦＷＤが、図９に示すように、ＦＷＤ１２のカソードからモータ等の負荷Ｌ側に向かう方向に流れる。この場合、ＦＷＤ１２Ｄの電圧Ｖｒｒにおいてサージ電圧が発生する。
そこで、電子回路１のターンオン基本モデルのｄｉ／ｄｔ検出部５１は、この転流電流ＩＦＷＤの時間的変化、即ち時間微分値ｄＩ／ｄｔを検出する。
ゲイン部５２は、ｄｉ／ｄｔ検出部５１により検出された時間微分値ｄＩ／ｄｔに対して、所定のゲインを乗算する。
電圧源５３は、ゲイン部３５２により所定のゲインが乗算された時間微分値ｄＩ／ｄｔに対応する大きさの電圧を、帰還電圧ＶＦＢとして出力する。
【００５１】
この場合、サージ電圧の発生に影響する区間はリバースリカバリー区間だけなので、電子回路１Ｕのターンオン基本モデルは、リバース判定機能を有しており、当該リバースリカバリー区聞だけ帰還電圧ＶＦＢを印加するようにしている。
即ち、ｄｉ／ｄｔ帰還部２３Ｕのうち、リバース判定機能を実現する構成要素が、転流側電流ＩＦＷＤ検出部５４と、転流電流ＩＦＷＤ方向判定部５５（リバース判定回路５５）と、乗算部５６と、である。
転流側電流ＩＦＷＤ検出部５４は、転流電流ＩＦＷＤを検出する。
転流電流ＩＦＷＤ方向判定部５５は、転流電流ＩＦＷＤの方向を判定する。
転流電流ＩＦＷＤ方向判定部５５は、転流電流ＩＦＷＤの方向がリバースリカバリー区間に対応する方向、即ち図９に示すＦＷＤ１２Ｄのカソードからモータ等の負荷Ｌ側に流れる方向である場合、リバースリカバリー区間であると判定する。リバースリカバリー区間であると判定された場合には、その判定結果を示す「１」が乗算部５６に供給される。
これに対して、それ以外の場合、リバースリカバリー区間ではないと判定されて、その判定結果を示す「０」が乗算部５６に供給される。
乗算部５６は、ゲイン部５２の出力信号に対して、転流電流ＩＦＷＤ方向判定部５５の判定結果を乗算する。
即ち、リバースリカバリー区間である場合には、転流電流ＩＦＷＤ方向判定部５５の判定結果は「１」であるので、ゲイン部５２の出力信号が乗算部５３から出力されて、帰還電圧ＶＦＢとして印加される。
これに対して、リバースリカバリー区間以外の場合には、転流電流ＩＦＷＤ方向判定部５５の判定結果は「０」であるので、乗算部５６の出力も０になり、帰還電圧ＶＦＢの印加が禁止される。
【００５２】
図１０は、図９の電子回路１Ｕのターンオン基本モデルのフローチャートである。
図１０において、ＩＧＢＴ１１Ｕがターンオンしたことによるゲート−エミッタ間の電圧Ｖｇｅの変化が、ＩＧＢＴ１１Ｕを介して、当該ＩＧＢＴ１１Ｕと直列接続されたＩＧＢＴ１１Ｄと対になるＦＷＤ１２Ｄの転流電流ＩＦＷＤの変化になり、浮遊インダクタンスＬｓを介してサージ電圧△Ｖｒｒｐになるまでの一方向（同図中下方向）のフローは、従来から存在する。そこで、以下、かかるフローを「従来のフロー」と呼ぶ。
ターンオン基本モデルでは、このような従来のフローに対してさらに、転流電流ＩＦＷＤの変化方向が判定されて、当該変化方向がリバースリカバリー区間に対応する場合には、転流電流ＩＦＷＤの変化に対応する帰還電圧ＶＦＢの変化が負帰還されて、ゲート−エミッタ間の電圧Ｖｇｅの変化に加算される。
【００５３】
図１１は、図９及び図１０の電子回路１Ｕのターンオン基本モデル、及び従来のフローに従って動作する電子回路（以下、「従来の電子回路」と呼ぶ）の各々のターンオン時の動作の結果を示すタイミングチャートである。
図１１（Ａ）は、ＩＧＢＴ１１Ｕのゲート−エミッタ間の電圧Ｖｇｅのタイミングチャートである。
図１１（Ｂ）は、当該ＩＧＢＴ１１Ｕと直列接続されたＩＧＢＴ１１Ｄと対になるＦＷＤ１２Ｄの転流電流ＩＦＷＤのタイミングチャートである。
図１１（Ｃ）は、転流電流ＩＦＷＤの時間的変化、即ち時間微分値ｄＩ／ｄｔのタイミングチャートである。
図１１（Ｄ）は、転流電流ＩＦＷＤの電流方向を示す波形のタイミングチャートである。
図１１（Ｅ）は、帰還電圧ＶＦＢのタイミングチャートである。
図１１（Ｇ）は、ＦＷＤ１２Ｄの電圧Ｖｒｒのタイミングチャートである。
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、及び図１１（Ｆ）において、実線が、電子回路１Ｕのターンオン基本モデルの波形を示し、破線が、従来の電子回路についての波形を示している。なお、帰還電圧ＶＦＢは従来の電子回路では存在しないので、図１１（Ｄ）に示す転流電流ＩＦＷＤの電流方向及び図１１（Ｅ）に示す帰還電圧ＶＦＢは、当然ながら、電子回路１Ｕのターンオン基本モデルによるものである。
【００５４】
電子回路１Ｕのターンオン基本モデルの原理について、図１１を適宜参照しつつ簡単に説明する。
本例では、図１１（Ｄ）の転流電流ＩＦＷＤの電流方向がマイナス（−）の期間がリバースリカバリー区間とされている。
従って、図１１（Ｄ）の転流電流ＩＦＷＤの電流方向がプラス（＋）の期間では、図１１（Ｅ）に示すように、電子回路１のターンオン基本モデルでは帰還電圧ＶＦＢが発生しない。
その後、図１１（Ｄ）の転流電流ＩＦＷＤの電流方向がプラス（＋）からマイナス（−）に反転すると、図１１（Ｅ）に示すように、電子回路１のターンオン基本モデルにおいて帰還電圧ＶＦＢが発生する。
その後、図１１（Ｃ）に示すように、転流電流ＩＦＷＤの時間的変化、即ち時間微分値ｄＩ／ｄｔがマイナス（−）の間は、電子回路１のターンオン基本モデルにおいて帰還電圧ＶＦＢの発生が継続する。
そして、図１１（Ｃ）に示すように、転流電流ＩＦＷＤの時間的変化、即ち時間微分値ｄＩ／ｄｔがマイナス（−）からプラス（＋）に反転すると、電子回路１のターンオン基本モデルにおいて帰還電圧ＶＦＢがなくなる。
このように、帰還電圧ＶＦＢは、転流電流ＩＦＷＤの電流方向がマイナス（−）、かつ、転流電流ＩＦＷＤの時間的変化、即ち時間微分値ｄＩ／ｄｔがマイナス（−）の場合に発生する。即ち、帰還電圧ＶＦＢは、最適帰還ゲイン、かつ、ＦＷＤ１２Ｄのリバースリカバリー区間中に発生する。
これにより、図１１（Ｆ）に示すように、電子回路１のターンオン基本モデルの（ＦＷＤ１２Ｄの電圧Ｖｒｒにおける）サージ電圧△Ｖｒｒｐ（実線の波形の高低差）が、従来の電子回路のサージ電圧△Ｖｒｒｐ（破線の波形の高低差）と比較して抑制される。
【００５５】
図１２は、電子回路１のターンオン基本モデル及び従来の電子回路の各々のターンオン時における、サージ電圧と損失との関係の一例を示す図である。
図１２において、縦軸はサージ電圧△Ｖｒｒｐを示し、横軸はスイッチング損失を示している。また、実線は、電子回路１のターンオン基本モデルについての、帰還ゲインを変化させた場合の各実測値をプロットしたものを結んだ曲線である。一方、破線は、従来の電子回路について、帰還ゲインを変化させた場合の各実測値をプロットしたものを結んだ曲線である。
図１２に示すように、電子回路１のターンオン基本モデルの帰還ゲインを最適化することによって、例えば同図の白抜き矢印の先が示すプロットに対応する帰還ゲインを採用することによって、従来の回路と比較して、スイッチング損失を増加させることなく、サージ電圧△Ｖｒｒｐを大幅に抑制することが可能になる。
【００５６】
以上、図１を参照して、本発明が適用される電子回路１について説明し、その後、図５や図６等を参照して、電子回路１のターンオフ基本モデルについて説明し、図１０や図１１等を参照して、電子回路１Ｕのターンオン基本モデルについて説明した。
このような電子回路１によれば、次の効果（１），（２）を奏することが可能になる。
【００５７】
（１）電子回路１の半導体素子駆動回路１３は、本発明の「ｄｉ／ｄｔ自己帰還動作」を行うことが可能なｄｉ／ｄｔ帰還部２３を備えている。
これにより、サージ電圧とスイッチング損失のトレードオフ特性を改善することができる。
【００５８】
（２）本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオフ時に適用することで、即ち、図５の電子回路１のターンオフ基本モデルを適用することで、ターンオフ時において、スイッチング損失を従来よりも増加させることなく、サージ電圧を従来よりも大幅に抑制することが可能になる。
サージ電圧の抑制は、耐電圧近くまでＩＧＢＴ１１の動作が可能になるという効果に結びつく。また、スイッチング損失の維持（増加させないこと）は、ＩＧＢＴ１１の製造バラつきを抑制し、ひいては、設計マージンを少なくして電子回路１全体の小型化やコストダウンが図れるという効果に結びつく。
【００５９】
（３）一方、本発明の「ｄｉ／ｄｔ自己帰還動作」をターンオン時に適用することで、即ち、図９の電子回路１のターンオン基本モデルを適用することで、ターンオン時においても、スイッチング損失を従来よりも増加させることなく、サージ電圧を従来よりも大幅に抑制することが可能になる。
【００６０】
なお、ターンオフ基本モデルとターンオン基本モデルとは、上述の説明では便宜上別々なものとして説明したが、相互に排他的なものではなく、次に説明する電子回路１の実装の形態で示すように、組み合わせて用いることが可能である。
【００６１】
次に、このような効果（１）乃至（３）を奏することが可能な電子回路１の実装の形態として、３つの実装の形態について説明する。即ち、以下、３つの実装の形態の各々を、「第１の電子回路実装形態」、「第２の電子回路実装形態」、「第３の電子回路実装形態」の各々と呼び、その順番で個別に説明していく。
【００６２】
［第１の電子回路実装形態］
図１３は、本発明の電子回路１Ｕが実装されたインバータの一部の構成例を示している。
図１３に示すように、電子回路１ＵのＩＧＢＴ１１Ｕ及びＩＧＢＴ１１Ｄは同方向に直列接続され、なお、ＩＧＢＴ１１Ｄを含む電子回路は、図示はしないが、図１３の半導体素子駆動回路１３Ｕと同様の構成と機能を有する回路が設けられている。
ＩＧＢＴ１１ＵとＩＧＢＴ１１Ｄの直列接続は、主回路電源１０１及び図示せぬ平滑コンデンサと並列接続されている。具体的には、主回路電源１０１の正極端は、電子回路１ＵのＩＧＢＴ１１Ｕのコレクタ側に接続され、主回路電源１０１の負極端は、ＩＧＢＴ１１Ｄのエミッタ側に接続される。
例えば本インバータが電気自動車用インバータとして採用される場合には、電子回路１ＵのＩＧＢＴ１１Ｕ及び図示せぬ電子回路のＩＧＢＴ１１Ｄの直列接続が１単位として、同期電動機の３相分の負荷Ｌに対しては、例えば３単位等の複数単位が並列接続されて用いられる。
【００６３】
半導体素子駆動回路１３Ｕは、ゲート抵抗２１と、電圧源２２と、ターンオフ用ｄｉ／ｄｔ帰還部２３ＯＦＦと、ターンオン用ｄｉ／ｄｔ帰還部２３ＯＮと、トランジスタ８１Ａ，８１Ｂと、加算部８２と、切替部８３と、を備えている。
【００６４】
図１等の半導体素子駆動回路１３と比較して、図１３の半導体素子駆動回路１３Ｕにおいては、トランジスタ８１Ａ，８１Ｂがさらに設けられて、回路構成が変更されている。これは、電流容量を増加させるためである。即ち、図１３の半導体素子駆動回路１３は、従来良く使われる方式である、トランジスタで構成されるＩＧＢＴ駆動用のバッファ回路（プッシュプル回路）を含んでいる。
【００６５】
ターンオフ用ｄｉ／ｄｔ帰還部２３ＯＦＦは、図５及び図６の電子回路１のターンオフ基本モデルのｄｉ／ｄｔ帰還部２３を実装したものである。
ターンオフ用ｄｉ／ｄｔ帰還部２３ＯＦＦは、電流検出部６１と、ゲイン部６２と、微分部６３と、を備えている。
即ち、電流検出部６１と微分部６３とが、図５のｄｉ／ｄｔ検出部３１に対応する。ゲイン部６２が、図５のゲイン部３２に対応する。なお、加算部６２の加算機能が、図５の電圧源３３に対応する。
【００６６】
ターンオン用ｄｉ／ｄｔ帰還部２３ＯＮは、図１０及び図１１の電子回路１Ｕのターンオン基本モデルのｄｉ／ｄｔ帰還部２３Ｕを実装したものである。
ターンオン用ｄｉ／ｄｔ帰還部２３ＯＮは、電流検出部７１と、ゲイン部７２と、微分部７３と、比較部７４と、比較部７５と、乗算部７６と、乗算部７７と、を備えている。
即ち、電流検出部７１と微分部７３とが、図９のｄｉ／ｄｔ検出部５１に対応する。電流検出部７１はまた、図９の転流側電流ＩＦＷＤ検出部５４に対応する。ゲイン部７２が、図９のゲイン部５２に対応する。乗算部７７が、図９の乗算部５６に対応する。
また、比較部７４と、比較部７５と、乗算部７６とが、図９の転流側電流ＩＦＷＤ検出部５４に対応する。即ち、転流電流ＩＦＷＤの電流方向がマイナス（−）か否かの判定が、比較部７４により行われる。また、転流電流ＩＦＷＤの時間的変化、即ち時間微分値ｄＩ／ｄｔがマイナス（−）か否かの判定が、比較部７５により行われる。
この場合、転流電流ＩＦＷＤの電流方向がマイナス（−）、かつ、転流電流ＩＦＷＤの時間的変化、即ち時間微分値ｄＩ／ｄｔがマイナス（−）のときにのみ、比較部７４及び比較部７５の出力が「１」になるため、微分部７３の出力信号が乗算部７７から出力されて、帰還電圧ＶＦＢとして印加される。
これに対して、これ以外のときには、比較部７４及び比較部７５の少なくとも一方の出力が「０」になるため、乗算部７７の出力も０になり、帰還電圧ＶＦＢの印加が禁止される。
【００６７】
切替部８３は、入力信号を切り替えて、加算部６２に出力する。即ち、切替部８３によって切り換えられた入力信号の電圧が、帰還電圧ＶＦＢとして印加される。
具体的には、ＩＧＢＴ１１Ｕがターンオフにスイッチングする場合、切替部８３は、ターンオフ用ｄｉ／ｄｔ帰還部２３ＯＦＦの出力信号を入力して、その電圧を帰還電圧ＶＦＢとして出力する。
これに対して、ＩＧＢＴ１１Ｕがターンオンにスイッチングする場合、切替部８３は、ターンオン用ｄｉ／ｄｔ帰還部２３ＯＮの出力信号を入力して、その電圧を帰還電圧ＶＦＢとして出力する。
【００６８】
なお、図１３の電子回路１Ｕの動作については、図１の電子回路１の動作、図５及び図６の電子回路１のターンオフ基本モデルの動作、又は、図１０及び図１１の電子回路１Ｕのターンオン基本モデルの動作と基本的に同様である。よって、ここでは、図１３の電子回路１Ｕの動作の説明は省略する。
【００６９】
図１４は、従来の電子回路と図１３の本発明の電子回路１Ｕとのターンオフ時の動作の結果の比較を示すタイミングチャートである。
図１４（Ａ）は、ゲート抵抗の抵抗値Ｒｇが小の場合の従来の電子回路のタイミングチャートである。
図１４（Ｂ）は、ゲート抵抗の抵抗値Ｒｇが大の場合の従来の電子回路タイミングチャートである。
図１４（Ｃ）は、ゲート抵抗２１の抵抗値Ｒｇが小の場合の図１３の本発明の電子回路１Ｕのタイミングチャートである。
図１４（Ａ）の従来の電子回路の場合には、サージ電圧は２０１［Ｖ］であり、スイッチング損失は１１［ｍＪ］であった。
図１４（Ｂ）の従来の電子回路の場合には、サージ電圧は９９［Ｖ］であり、スイッチング損失は３７［ｍＪ］であった。
図１４（Ｃ）の本発明の電子回路１Ｕの場合には、サージ電圧は１００［Ｖ］であり、スイッチング損失は１３［ｍＪ］であった。
このように、図１３の本発明の電子回路１Ｕでは、ターンオフ時の本発明の「ｄｉ／ｄｔ自己帰還動作」によって、コレクタ−エミッタ間の電圧Ｖｃｅの立ち上りを変えずに（それ故スイッチング損失を増加させずに）、サージ電圧を低減させる効果が得られることが確認された。
【００７０】
図１５は、従来の電子回路と図１３の本発明の電子回路１Ｕとのターンオン時の動作の結果の比較を示すタイミングチャートである。
図１５（Ａ）は、ゲート抵抗の抵抗値Ｒｇが小の場合の従来の電子回路のタイミングチャートである。
図１５（Ｂ）は、ゲート抵抗の抵抗値Ｒｇが大の場合の従来の電子回路タイミングチャートである。
図１５（Ｃ）は、ゲート抵抗２１の抵抗値Ｒｇが小の場合の図１３の本発明の電子回路１Ｕのタイミングチャートである。
図１５（Ａ）の従来の電子回路の場合には、サージ電圧は１６７［Ｖ］であり、スイッチング損失は２［ｍＪ］であった。
図１５（Ｂ）の従来の電子回路の場合には、サージ電圧は−９［Ｖ］であり、スイッチング損失は２０［ｍＪ］であった。
図１５（Ｃ）の本発明の電子回路１Ｕの場合には、サージ電圧は４７［Ｖ］であり、スイッチング損失は１１［ｍＪ］であった。
このように、図１３の本発明の電子回路１Ｕでは、ターンオン時の本発明の「ｄｉ／ｄｔ自己帰還動作」によって、コレクタ−エミッタ間の電圧Ｖｃｅの立ち下りを変えずに（それ故スイッチング損失を増加させずに）、サージ電圧を低減させる効果が得られることが確認された。
【００７１】
さらに、サージ電圧を揃えた駆動条件で、ターンオフ時の図１４とターンオン時の図１５の各々のスイッチング波形（コレクタ−エミッタ間の電圧Ｖｃｅの波形）の立ち上がりと立下りのタイミングを比較してみる。
特に、ゲート抵抗の抵抗値Ｒｇが大きい場合の従来の電子回路についての図１４（Ａ）及び図１５（Ａ）と、本発明の電子回路１についての図１４（Ｃ）及び図１５（Ｃ）とを比較してみる。
このような比較をすると明らかなように、本発明の「ｄｉ／ｄｔ自己帰還動作」を用いることでターンオフ及びターンオンの両時とも、従来の電子回路が採用しているゲート駆動手法に対して、デッドタイムを短縮できることが分かる。
このことは、ＰＷＭ制御による電圧利用率向上に貢献することを意味し、今後、電力変換装置の効率を向上させ得ることを意味する。
【００７２】
図１６は、従来の電子回路と図１３の本発明の電子回路１Ｕとの短絡遮断特性の比較を示す図である。
図１６（Ａ）は、従来の電子回路の短絡遮断特性を示す図である。
図１６（Ｂ）は、図１３の本発明の電子回路１Ｕの短絡遮断特性を示す図である。
図１６（Ａ）の従来の電子回路の場合には、サージ電圧は１３７［Ｖ］であり、最大電流２５１３［Ａ］であり、短絡損失は１１４５［ｍＪ］であった。
図１６（Ｂ）の図１３の本発明の電子回路１の場合には、サージ電圧は３７［Ｖ］であり、最大電流４７６［Ａ］であり、短絡損失は１５０［ｍＪ］であった。
このように、本発明の「ｄｉ／ｄｔ自己帰還動作」を用いることで、短絡時の最大電流を減少させる効果を奏することが可能になり、その結果、短絡時の損失が減少することがわかった。
これにより短絡保護回路の簡易化や、損失性能を追求して、ＩＧＢＴを設計することが可能となる。
【００７３】
図１７は、従来の電子回路と図１３の本発明の電子回路１Ｕとの、短絡時発生損失のゲート電圧（ゲート−エミッタ間の電圧Ｖｇｅ）の依存性の比較を示す図である。
図１７において、縦軸は、短絡時発生損失［ｍＪ／ｃｈｉｐ］を示しており、横軸は、ＩＧＢＴ（図１３の場合ＩＧＢＴ１１Ｕ）のゲート−エミッタ間の電圧Ｖｇｅ［Ｖ］を示している。
ＩＧＢＴは、原理的に、ゲート−エミッタ間の電圧Ｖｇｅを可能な限り上げて使うことによって、最小の導通損失を得ることができる。
しかしながら、従来の電子回路が採用しているゲート駆動手法では、ゲート−エミッタ間の電圧Ｖｇｅとともに、短絡時発生損失が増加してしまう。従って、ゲート−エミッタ間の電圧Ｖｇｅには、自ずと上限値に限界がある。もっとも、ゲート酸化膜の耐圧を超えた使用は禁止されている。
これに対して、発明の「ｄｉ／ｄｔ自己帰還動作」を用いることで、短絡時発生損失のゲート電圧（ゲート−エミッタ間の電圧Ｖｇｅ）の依存性が大幅に減少することが分かる。
このことは、ＩＧＢＴの低損失化のみならずゲート駆動用電源の精度を緩和できることを意味し、さらなるコストダウンに貢献し得ることを意味する。
【００７４】
以上説明したように、図１３の電子回路１Ｕは、ゲートに与えられる駆動信号の電圧に応じてオン又はオフするスイッチング機能を有し、コレクタとエミッタが母線中に挿入される第１半導体素子及び第２半導体素子であって、還流ダイオードがそれぞれ並列接続された第１半導体素子及び第２半導体素子の直列接続によって、母線を導通又は遮断するために、駆動信号を第１半導体素子のゲートに供給する半導体素子駆動回路１３Ｕを有している。
ここで、図１３の例では、第１半導体素子としては、ＩＧＢＴ１１Ｕが採用されており、第２半導体素子としては、ＩＧＢＴ１１Ｄが採用されている。第１半導体素子に並列接続される還流ダイオードとしては、ＦＷＤ１２Ｕが採用されており、第２半導体素子に並列接続される還流ダイオードとしては、ＦＷＤ１２Ｄが採用されている。
半導体素子駆動回路１３Ｕは、母線を流れる電流の時間変化に基づいて帰還電圧ＶＦＢを生成し、帰還電圧ＶＦＢを前記駆動信号の電圧の一部として印加する帰還部として、ターンオフ用ｄｉ／ｄｔ帰還部２３ＯＦＦと、ターンオン用ｄｉ／ｄｔ帰還部２３ＯＮとを備えている。
ターンオフ用ｄｉ／ｄｔ帰還部２３ＯＦＦは、第１半導体素子がオンからオフに切り替わるときに、即ち、図１３の例ではＩＧＢＴ１１Ｕがターンオフするときに、当該第１半導体素子のコレクタ電流（図１３の例ではＩＧＢＴ１１Ｕのコレクタ電流Ｉｃ）の時間変化に基づいて、帰還電圧ＶＦＢを生成する。
ターンオン用ｄｉ／ｄｔ帰還部２３ＯＮは、第１半導体素子がオフからオンに切り替わるときに、即ち、図１３の例ではＩＧＢＴ１１Ｕがターンオンするときに、第２半導体素子側の還流ダイオードを流れる還流電流（図１３の例ではＦＷＤ１２Ｄの転流電流ＩＦＷＤ）に基づいて、帰還電圧ＶＦＢを生成する。
この場合、ターンオン用ｄｉ／ｄｔ帰還部２３ＯＮは、還流電流の方向が、リバースリカバリー区間に対応する方向、即ち図１３に示すＦＷＤ１２Ｄのカソードからモータ等の負荷Ｌ側に流れる方向である場合、帰還電圧ＶＦＢを生成し、それ以外の場合、帰還電圧ＶＦＢの生成を禁止する。
【００７５】
このような構成を有する図１３の電子回路１Ｕは、当然ながら、上述した効果（１）乃至（３）を奏することが可能であり、さらに次のような効果（４）乃至（８）を奏することが可能になる。
【００７６】
（４）本発明の「ｄｉ／ｄｔ自己帰還動作」により、ＩＧＢＴ１１等の半導体素子個々の特性に応じて、例えばターンオフやターンオン時のスイッチング速度に応じて、帰還量が自動的に調整されるので、半導体素子の特性のバラツキの影響を吸収することができる。換言すると、半導体素子単体毎の調整が不要になる。
（５）本発明の「ｄｉ／ｄｔ自己帰還動作」は、サージ電圧が発生する期間のみ作用し、ＩＧＢＴ１１等の半導体素子のコレクタ−エミッタ間の電圧Ｖｃｅの立上り、立下りに影響を及ぼさないことから、サージ電圧とスイッチング損失のトレードオフ特性をより一段と改善することができる。即ち、効果（１）がより顕著なものとなる。
（６）本発明の「ｄｉ／ｄｔ自己帰還動作」により、電流の急激な増加に伴い、ゲート電圧（ゲート−エミッタ間の電圧Ｖｇｅ）が低く抑えられ飽和電流の低下を齎し、短絡耐量の向上を図ることが可能になる。この点も、効果（４）と共に、半導体素子の特性のバラツキの影響を吸収すること、換言すると、半導体素子単体毎の調整が不要になることに貢献する。
（７）ソフト遮断用ゲート抵抗２１の抵抗値Ｒｇを低く設定できる上、設定範囲が広くなる。その結果、テスト等による厳密な抵抗値Ｒｇの設計は不要になる。
（８）半導体素子の特性差だけでなく、電子回路１全体として、回路インピーダンス差（浮遊インダクタンスや抵抗の差）の影響も自動的に排除することが可能になる。
【００７７】
以上、本発明の電子回路１の実装の形態として、第１の電子回路実装形態について説明した。次に、第２の電子回路実装形態について説明する。
【００７８】
［第２の電子回路実装形態］
図１８は、本発明の電子回路１が実装されたインバータの一部の構成例であって、図１３の例とは異なる例を示している。
図１８（Ａ）は、電子回路１の回路図であり、図１８（Ｂ）は、電子回路１の一構成部品であるトランス１２１の外観の概略構成例を示す斜視図である。
【００７９】
図１８の電子回路１の半導体素子駆動回路１３は、ゲート抵抗２１と、電圧源２２と、ｄｉ／ｄｔ帰還部２３と、バッファ１１１と、を備えている。
バッファ１１１は、従来良く使われる方式であるトランジスタ１１１ｔａ，１１１ｔｂで構成されるＩＧＢＴ駆動用のバッファ回路（プッシュプル回路）の少なくとも一部である。
【００８０】
図１等の半導体素子駆動回路１３と比較して、図１３の半導体素子駆動回路１３に、バッファ１１１がさらに設けられて、回路構成が変更されている。これは、電流容量を増加させるためである。即ち、図１８の半導体素子駆動回路１３は、従来良く使われる方式であるトランジスタで構成されるＩＧＢＴ駆動用のバッファ回路（プッシュプル回路）を含んでいる。
【００８１】
図１８のｄｉ／ｄｔ帰還部２３は、図５及び図６の電子回路１のターンオフ基本モデルのｄｉ／ｄｔ帰還部２３を実装したものである。
図１８のｄｉ／ｄｔ帰還部２３は、トランス１２１と、抵抗１２２と、を備えている。
即ち、トランス１２１が、図５のｄｉ／ｄｔ検出部３１及びゲイン部３２に対応する。なお、電圧源２２とバッファ１１１とを結ぶ経路に抵抗１２２が直列接続され、抵抗１２２の両端が、トランス１２１の２次側に接続されており、当該経路上の抵抗１２２の両端の間が、図５の電圧源３３に対応する。
【００８２】
即ち、図１８のｄｉ／ｄｔ帰還部２３は、ＩＧＢＴ１１のコレクタ電流Ｉｃ（主電流）が流れる主電流経路と、ゲート電流が流れるゲート電流経路とを磁気的に結合するものである。
この場合、フィードバック電圧ＶＦＢは、次の式（１２）のように示される。
【数１２】
0005480750.tif 000013
式（１２）において、ｋは、トランス１２１の１次側と２次側との結合係数を示している。Ｌｐは、トランス１２１の１次側インダクタンスを示している。Ｌｓｅｃは、トランス１２１の２次側インダクタンスを示している。Ｉｃｅは、ＩＧＢＴ１１のコレクタ−エミッタ間の電流（コレクタ電流Ｉｃと等価）を示している。
【００８３】
図１８（Ｂ）に示すように、トランス１２１は、ＩＧＢＴ１１のコレクタ電流Ｉｃ（主電流）が流れる主電流経路（母線）となるバス１３１のバー上に配置される。
ここで、図１３の半導体素子駆動回路１３は、上述したように、従来良く使われる方式であるトランジスタ１１１ｔａ，１１１ｔｂで構成されるＩＧＢＴ駆動用のバッファ回路（プッシュプル回路）を含んでいる。従って、抵抗１２２として、当該バッファ回路のベース抵抗をそのまま採用することができる。
ここで、トランス１２１に発生した起電力は、抵抗１２２に消費される方向と、バッファ１１１のトランジスタ１１１ｔａを再度オン、或いはトランジスタ１１１ｔｂをオンさせる方向に電流を供給する。このときＩＧＢＴ１１のゲート容量を充電或いは放電させる方向に、バッファ１１１のトランジスタ１１１ｔａ，１１１ｔｂを介して電流が増幅されて供給されることになる。即ち、トランス１２１の２次側コイルから生成される電流のうち、バッファ１１１のトランジスタ１１１ｔａ，１１１ｔｂに流れる分の電流は、バッファ１１１のトランジスタ１１１ｔａ，１１１ｔｂの電流増幅利得ｈｅｆ倍に増幅されることから、より小さなインダクタンス値のトランス１２１で、本発明の「ｄｉ／ｄｔ自己帰還動作」を成立させることが可能になる。なお、図示はしないが、バッファ１１１において、ＭＯＳＦＥＴで構成されるトランジスタを採用することは可能であり、この場合にも、同様な効果が得られる。
このように、ベース抵抗である抵抗１２２の両端に、トランス１２１の２次側を並列接続するだけの極めて単純な回路によって、図１８のｄｉ／ｄｔ帰還部２３は具現化できる。
【００８４】
図１８（Ｂ）に示すように、ＩＧＢＴ１１のコレクタ電流Ｉｃ（主電流）が主電流経路（母線）となるバス１３１に流れ、その際に発生する磁揚Ｈがトランス１２１と結合することで、起電力Ｌｄｉ／ｄｔが発生する。この起電力Ｌｄｉ／ｄｔが帰還電圧ＶＦＢとして、ＩＧＢＴ１１のゲートに入力（負帰還）する。
このような構成の図１８のｄｉ／ｄｔ帰還部２３を採用することで、帰還量を決定するゲイン（この場合はインダクタンスとの結合度）を予め調整することが可能である。このような調整を適切に行うことによって、スイッチング動作の過渡期における電流の時間的変化速度に応じたゲートへの負帰還動作、即ち、本発明の「ｄｉ／ｄｔ自己帰還動作」が可能になる。
これにより、必要のない電流勾配に対しては無反応になり発生損失を大幅に低減することが期待できる。
また、図１８のｄｉ／ｄｔ帰還部２３となる磁気回路は、例えばプリント基板のバス１３１上にコイルパターンを形成して絶縁トランスとして機能させたものを、トランス１２１として採用することで、図１８（Ｂ）に示すように、主回路のバス１３１のバーにトランス１２１を張り合わせただけの極めて簡単な構造で具現化できる。
この場合、磁気回路は絶縁されているため、バス１３１のどこからでも信号をとることができる。
また、プリント基板等の回路基板上に図１８のｄｉ／ｄｔ帰還部２３をつくりこむことによって、従来のものに対しても追加部品が無く、図１８の本発明の電子回路１を具現化できるので、コストダウンの効果を奏することが可能になる。
さらに、図１８のｄｉ／ｄｔ帰還部２３の構成要素として、トランス１２１を採用する副次効果として、次のような効果も奏することが可能である。即ち、既存のバス１３１のバーの浮遊インダクタンスに蓄えられたエネルギーをトランス１２１の２次側で消費するような回路構成を取ることで、実効インダクタンスが低減し、その結果、サージ電圧の低減に貢献する、という効果を奏することが可能になる。なお、図１８の例では、浮遊インダクタンスに蓄えられたエネルギーは、バッファ回路のべ一ス抵抗としての抵抗１２２におけるジュール熱およびベース電流として消費される。
【００８５】
ところで、図１８のｄｉ／ｄｔ帰還部２３と同様に、転流側のＦＷＤ１２Ｄ（図１８には図示せず）の転流電流ＩＦＷＤが流れる主電流経路（母線）と、ゲート電流が流れるゲート電流経路とを磁気的に結合する磁器回路を、図１０及び図１１の電子回路１Ｕのターンオン基本モデルのｄｉ／ｄｔ帰還部２３Ｕに実装することも可能である。
しかしながら、インバータにおいては、上側の電子回路１Ｕと下側の電子回路１Ｄ（下側は図１０には図示せず）との直列接続の組が用いられる。この場合、上側のＦＷＤ１２Ｕと下側のＦＷＤ１２Ｄとの各々から電流信号を裡がけで取り出す必要があり、ターンオフ側のｄｉ／ｄｔ帰還部２３の構成も考慮すると、電子回路１Ｕ及び１Ｄの回路構成および構造が複雑になることが予想される。
現実的には部品数削減や上側と下側の独立性を確保（設計自由度を阻害する要因）するため、上側と下側とで機能完結する手法を採用する必要がある。
図１９は、このような手法の一例を説明する図である。
図１９において、上側の電子回路１Ｕと下側の電子回路１Ｄ（下側は図１０には図示せず）のうち、上側の波形が「ｈｉ」として表現されており、下側の波形が「Ｌｏ」として表現されている。
図１９中の波形として示すように、ＦＷＤ１２Ｄの転流電流ＩＦＷＤ（Ｌｏ）は、ターンオンするＩＧＢＴ１１のコレクタ電流Ｉｃに短絡電流として重畳する、という特性がある。この特性を利用して、ＦＷＤ１２Ｄの電流変化をターンオン側のトランス１２１によって間接的に観測する、という手法を採用することができる。
このような手法を採用することで、部品共用化が図られ、その結果、コストの増加を抑制し、かつ、上側と下側とでの機能完結を図ることが可能になる。
これによって、ＩＧＢＴ１１といった１つのパワー半導体素子につき、１つのトランス１２１を直近の母線（バス１３１等）に配置するだけのシンプルな構成で、複数の本発明の電子回路１を具現化し、かつ、ターンオフ及びターンオンの両動作時共にサージ電圧を自動的に調整することが可能になる。
【００８６】
以上説明したように、図１８の電子回路１は、ゲートに与えられる駆動信号の電圧に応じてオン又はオフするスイッチング機能を有し、コレクタとエミッタが母線中に挿入される半導体素子によって、母線を導通又は遮断するために、駆動信号を半導体素子のゲートに供給する半導体素子駆動回路１３を有している。
ここで、図１８の例では、半導体素子としては、ＩＧＢＴ１１が採用されている。
半導体素子駆動回路１３Ｕは、ベース抵抗を含むバッファ回路（図１８の例では、ベース抵抗としての抵抗１２２と、バッファ１１１とから構成される）と、母線を流れる電流の時間変化に基づいて帰還電圧ＶＦＢを生成し、帰還電圧ＶＦＢを駆動信号の電圧の一部として印加するｄｉ／ｄｔ帰還部２３と、を備えている。
ｄｉ／ｄｔ帰還部２３は、トランス１２１を有し、当該トランス１２１の２次側は、バッファ回路のベース抵抗（図１８の例では抵抗１２２）の両端に接続されている。
【００８７】
このような構成を有する図１８の電子回路１は、当然ながら、上述した効果（１）乃至（３）を奏することが可能であり、さらに次のような効果（９）乃至（１１）を奏することが可能になる。
【００８８】
（９）図１８のｄｉ／ｄｔ帰還部２３では、バッファ回路のベースに対して、（電流）帰還をすることによって、トランジスタの利得を利用できるため、トランス１２１を小さくすることができる。
換言すると、非常に小さな信号でも、本発明の「ｄｉ／ｄｔ自己帰還動作」が実現可能になる。例えば、トランス１２１に数ｎＨオーダーのインダクタンスがあれば、十分な帰還ゲインが得られることになる。
このことにより、トランス１２１として、コア材を用いない空芯トランスを採用しても、本発明の「ｄｉ／ｄｔ自己帰還動作」の効果を享受することができる。この場合、コア材を用いないことによって、温度の影響を完全に無視でき、また、主電流経路（母線）となるバス１３１に流れる電流を遅れなく直接観測できる等、理想的な電流（ｄｉ／ｄｔ）センシング機能を実現することができる。
【００８９】
（１０）図１８のｄｉ／ｄｔ帰還部２３は、従来から存在するベース抵抗を抵抗１２２として採用し、当該抵抗１２２にトランス１２１の２次側に並列接続する構成を取っているので、たとえトランス１２１が開放故障したとしても、スイッチング動作を継続できる。
【００９０】
（１１）図１８の本発明の電子回路１が複数実装されるインバータ全体の観点で捉えた場合には、ＩＧＢＴ１１が１素子当り１つのトランス１２１が増えるだけで、能動素子を一切追加しないで、本発明の「ｄｉ／ｄｔ自己帰還動作」によるスイッチング動作が可能になる。
【００９１】
以上、本発明の電子回路１の実装の形態として、第１の電子回路実装形態及び第２の電子回路実装形態について説明した。次に、第３の電子回路実装形態について説明する。
【００９２】
［第３の電子回路実装形態］
初めに、第３の電子回路実装形態を採用する根拠となる背景技術について説明する。
例えば、図１０の上側の電子回路１Ｕのターンオン基本モデルが、同様のターンオン基本モデルの下側の電子回路１Ｄ（下側は図１０には図示せず）と直列接続されており、当該直列接続の組がインバータに搭載されているとする。この場合のターンオン時のタイミングチャートは、例えば図１９に示されるようになる。
【００９３】
図２０は、図１９の区間ｔｒｒｂにおける、下側のＦＷＤ１２Ｄのベース層に蓄えられたキャリアＱｒｒが過剰の場合に放出される電流ｉｒｒ（以下、「リバースリカバリー電流ｉｒｒ」と呼ぶ）を示している。
図２０（Ａ）は、図１９の区間ｔｒｒｂにおける、上側のＩＧＢＴ１１Ｕについてのコレクタ電流Ｉｃ及びコレクタ−エミッタ間の電圧Ｖｃｅ、並びに下側のＦＷＤ１２Ｄの転流電流ＩＦＥＤの各タイミングチャートを示している。
図２０（Ｂ）は、リバースリカバリー電流ｉｒｒを流す等価回路を示している。図２０（Ｂ）において、Ｒ（ｉｇｂｔ）は、リバースリカバリー区間における上側のＩＧＢＴ１１Ｕの抵抗値を示している。
図２０に示すように、下側のＦＷＤ１２Ｄのベース層に蓄えられたキャリアＱｒｒが過剰の場合、その過剰な分だけリバースリカバリー電流ｉｒｒが、転流電流ＩＦＷＤとして流れ、これが上側のＩＧＢＴ１１Ｕについてのコレクタ電流Ｉｃに重畳されて、下側のＦＷＤ１２Ｄの電圧Ｖｒｒに起因するサージ電圧の要因になる。
【００９４】
図２１は、リバースリカバリー区間における上側のＩＧＢＴ１１Ｕの抵抗値Ｒ（ｉｇｂｔ）として、１００［ｍΩ］、３００［ｍΩ］、及び５００［ｍΩ］を採用した場合における、リバースリカバリー電流ｉｒｒのタイミングチャートを示している。
図２１に示すように、リバースリカバリー区間における上側のＩＧＢＴ１１Ｕの抵抗値Ｒ（ｉｇｂｔ）が大きくなるほど、リバースリカバリー電流ｉｒｒのピーク電流値Ｉｒｒｐも減少し、かつ、その時間変化（傾き）が緩慢になっていくことがわかる。
即ち、リバースリカバリー電流ｉｒｒのピーク電流値Ｉｒｒｐの大きさが、下側のＦＷＤ１２Ｄの電圧Ｖｒｒにおけるサージ電圧の大きさに依存する。従って、リバースリカバリー区間における上側のＩＧＢＴ１１Ｕの抵抗値Ｒ（ｉｇｂｔ）が大きくなるほど、サージ電圧が抑制されることになる。
このように、下側のＦＷＤ１２Ｄの電圧Ｖｒｒにおけるサージ電圧を抑制したければ、下側のＦＷＤ１２Ｄのベース層に蓄えられた過剰なキャリアＱｒｒが放出される過程において飽和電流を充分小さくして、リバースリカバリー電流ｉｒｒのピーク電流値Ｉｒｒｐの大きさを抑制すればよいことがわかる。
【００９５】
以上説明したように、上側のＩＧＢＴ１１Ｕのターンオン時には、下側のＦＷＤ１２Ｄのベース層に蓄えられた過剰なキャリアＱｒｒによりリバースリカバリー電流ｉｒｒが流れる。このリバースリカバリー電流ｉｒｒの時間変化は、図１９の区間ｔｒｒｂにおける、下側のＦＷＤ１２Ｄの転流電流ＩＦＤの時間変化、即ち、上側のＩＧＢＴ１１Ｕについてのコレクタ電流Ｉｃの時間変化となって表れる。このような電流時間変化が急峻になると、下側のＦＷＤ１２Ｄの電圧Ｖｒｒに起因するサージ電圧が発生する。
このため、サージ電圧の発生を抑制すべく、図１９の区間ｔｒｒｂにおける、このような電流時間変化を十分に抑制する必要がある。このためには、前もって下側のＩＧＢＴ１１Ｄのゲートをオフして十分に飽和領域に移行させる必要がある。
一方、下側のＦＷＤ１２Ｄのリバースリカバリー区間に入る手前までは、本発明の「ｄｉ／ｄｔ自己帰還動作」を発動させずに、上側のＩＧＢＴ１１Ｕのコレクタ−エミッタ間の電圧Ｖｃｅの急峻な立下りを促しスイッチング損失の増加を最小化にするとよい。
これらを可能にする手法としては、スイッチを設けて時間制御する手法や、ローパスフィルタ（ＬＰＦ：Ｌｏｗ  ＰａｓｓＦｉｌｔｅｒ）等の信号伝達遅延（一次遅れによる遅延）機能を有する離縁フィルタ回路を挿入することによって、本発明の「ｄｉ／ｄｔ自己帰還動作」を意図的に遅らせる手法が存在する。ここで、後者の手法を、以下、「ＬＰＦ挿入手法」と呼ぶ。
【００９６】
図２２は、本発明の電子回路１の構成の一例であって、図１８の例の構成に対してＬＰＦ挿入手法をさらに適用した場合の構成の例を示している。
従って、図２２において、図１８と同一の箇所には同一の符号が付してあり、これらの説明は省略する。
図２２と図１８とを比較するに、図２２のｄｉ／ｄｔ帰還部２３には、図１８の構成に対して、ＬＰＦ回路２０１が、バッファ回路のベース抵抗としての抵抗１２２の両端に並列接続されるトランス１２１の２次側に挿入されている点が異なる。
なお、図２２のｄｉ／ｄｔ帰還部２３を用いて、ターンオン時の本発明の「ｄｉ／ｄｔ自己帰還動作」を実現するためには、図１９を用いて説明した手法を適用するとよい。即ち、上側の電子回路１と下側の電子回路１（下側は図２２には図示せず）との直列接続の組が用いられる場合には、上側と下側とで機能完結する手法を適用するとよい。
【００９７】
この図２２のｄｉ／ｄｔ帰還部２３は、図１８のｄｉ／ｄｔ帰還部２３と同様に、トランス１２１の開放故障が生じても従来のスイッチングを保持することができる。
また、図２２に示すように、ＬＰＦ回路２０１には、整流素子（図２２の例では整流ダイオード）の向きを変えて２つの電流経路が設置されている。これにより、ターンオン時およびターンオフ時の各々のスイッチングの特性を１つのトランス１２１のみで調整することができる。
即ち、ＩＧＢＴ１１により遮断又は投入される母線に流れる電流の時間変化は、ＩＧＢＴ１１のターンオフ時とターンオン時とで異なるという特性、即ち、ターンオフ時は電流が減少していく方向であるのに対して、ターンオン時は電流が増加していく方向であるという特性がある。このような特性から、トランス１２１の２次側に発生する起電力の向きは互いに反対方向になる。そこで、ＬＰＦ回路２０１においては、２つの整流素子（図２２の例では整流ダイオード）によって、電流経路が、ターンオン時の電流経路２１２と、ターンオフ時の電流経路２１１とに分岐されている。これにより、それぞれの経路２１１，２１２にフィルタや減衰項として機能する素子を適宜加えることで、ターンオフ時及びターンオン時の各々における特性を最適に調整することができる。
例えば図２２の例のＬＰＦ回路２０１では、ターンオン時の電流経路２１１において、抵抗ＲとコイルのインダクタンスＬｄによるＲＬ回路が加えられることにより、ＬＰＦ（一次遅れ）が実現されている。即ち、インダクタンスＬｄを可変することにより、その遅延量（時定数）を容易かつ適切に調整することが可能になる。
【００９８】
このように、ＬＰＦ挿入手法を適用することで、サージ電圧とスイッチング損失のトレードオフ特性を理想的に改善する作用が得られる。
さらに、この作用は、ＩＧＢＴ個々のスイッチング速度ばらつきを自動的に最適化することを意味する。
特許文献１等の従来技術では、ＩＧＢＴの特性の最悪値に制御パラメータを合せる必要があるのに対して、ＬＰＦ挿入手法を適用することで、どんなＩＧＢＴをＩＧＢＴ１１として採用しても常に最適な状態で自動的に駆動できる、という効果を奏することが可能になる。
【００９９】
図２３は、ＬＰＦの遅延量（インダクタンスＬｄ）を変化させた場合の、図２２の本発明の電子回路１のターンオン時の動作の結果の比較を示すタイミングチャートである。
図２３（Ａ）は、参考として示す、従来の電子回路のタイミングチャートである。
図２３（Ｂ）は、インダクタンスＬｄ＝１０［μＨ］の場合の図２２の本発明の電子回路１のタイミングチャートである。
図２３（Ｃ）は、インダクタンスＬｄ＝５０［μＨ］の場合の図２２の本発明の電子回路１のタイミングチャートである。
図２３（Ｄ）は、インダクタンスＬｄ＝１００［μＨ］の場合の図２２の本発明の電子回路１のタイミングチャートである。
図２３（Ｅ）は、インダクタンスＬｄ＝１５０［μＨ］の場合の図２２の本発明の電子回路１のタイミングチャートである。
図２３（Ｆ）は、インダクタンスＬｄ＝２００［μＨ］の場合の図２２の本発明の電子回路１のタイミングチャートである。
図２３に示すように、ＬＰＦの遅延量（インダクタンスＬｄ）を適度に調整することで、ターンオン時における本発明の「ｄｉ／ｄｔ自己帰還動作」によって、コレクタ−エミッタ間の電圧Ｖｃｅの急峻な立ち下りを変えずに（それ故スイッチング損失を増加させずに）、転流側のＦＷＤ１２の電圧Ｖｒｒにおけるサージ電圧を低減させる効果が得られることが確認された。
【０１００】
図２４は、ＬＰＦ挿入手法が適用された図２２の電子回路１及び従来の電子回路の各々のターンオン時における、サージ電圧と損失との関係の一例を示す図である。
図２４において、縦軸はサージ電圧を示し、横軸はスイッチング損失を示している。また、実線は、ＬＰＦ挿入手法が適用された図２２の電子回路１についての、ＬＰＦの遅延量（インダクタンスＬｄ）を変化させた場合の各実測値をプロットしたものを結んだ曲線である。一方、破線は、従来の電子回路について、ゲート抵抗Ｒｇを変化させた場合の各実測値をプロットしたものを結んだ曲線である。
図２４に示すように、図２２の電子回路１のＬＰＦの遅延量（インダクタンスＬｄ）を最適化することによって、例えば同図の「Ｌｄ」が記述された上方に示すプロットに対応するインダクタンスＬｄを採用することによって、従来の電子回路と比較して、スイッチング損失を増加させることなく、サージ電圧を大幅に抑制することが可能になる。
【０１０１】
以上説明したように、図２２の電子回路１は、ゲートに与えられる駆動信号の電圧に応じてオン又はオフするスイッチング機能を有し、コレクタとエミッタが母線中に挿入される第１半導体素子及び第２半導体素子であって、還流ダイオードがそれぞれ並列接続された前記第１半導体素子及び前記第２半導体素子の直列接続によって、母線を導通又は遮断するために、駆動信号を第１半導体素子のゲートに供給する半導体素子駆動回路１３を有している。
ここで、図２２の例では１つの電子回路１のみが図示されているが、インバータ等に搭載されて、２つの電子回路１が上側と下側とに設けられている場合であって、図２２に示す電子回路１は上側のもの（他の例でいう電子回路１Ｕ）であるとする。
この場合、第１半導体素子としては、ＩＧＢＴ１１Ｕ（図２２に図示されているＩＧＢＴ１１Ｕ）が採用されており、第２半導体素子としては、ＩＧＢＴ１１Ｄ（図２２に図示せず）が採用されている。第１半導体素子に並列接続される還流ダイオードとしては、ＦＷＤ１２Ｕ（図２２に図示されているＦＷＤ１２）が採用されており、第２半導体素子に並列接続される還流ダイオードとしては、ＦＷＤ１２Ｄ（図２２には図示せず）が採用されている。
半導体素子駆動回路１３Ｕは、母線を流れる電流の時間変化に基づいて帰還電圧ＶＦＢを生成し、帰還電圧ＶＦＢを駆動信号の電圧の一部として印加するｄｉ／ｄｔ帰還部２３を備えている。
ｄｉ／ｄｔ帰還部２３は、第１半導体素子がオンからオフに切り替わるときに、即ち、図２２の例では図示されているＩＧＢＴ１１Ｕがターンオフするときに、当該第１半導体素子のコレクタ電流（図２２の例ではＩＧＢＴ１１のコレクタ電流Ｉｃ）の時間変化に基づいて、帰還電圧ＶＦＢを生成する。
また、ｄｉ／ｄｔ帰還部２３は、第１半導体素子がオフからオンに切り替わるときに、即ち、図２２の例では図示されているＩＧＢＴ１１がターンオンするときに、第２半導体素子側の還流ダイオードを流れる還流電流（図２２の例では図示せぬＦＷＤ１２Ｄの転流電流ＩＦＷＤ）に基づいて、帰還電圧ＶＦＢを生成する。
このようなｄｉ／ｄｔ帰還部２３は、帰還電圧ＶＦＢを駆動信号の電圧の一部として印加するタイミングを遅延させる遅延フィルタとして、ＬＰＦ回路２０１を備えている。
【０１０２】
このような構成を有する図２２の電子回路１は、当然ながら、上述した効果（１）乃至（３）を奏することが可能であり、さらに次のような効果（１２）を奏することが可能になる。
【０１０３】
（１２）遅延フィルタの遅延量（図２２の例ではインダクタンスＬｄ）を適度に調整することで、本発明の「ｄｉ／ｄｔ自己帰還動作」によってターンオン時のスイッチングにおけるコレクタ−エミッタ間の電圧Ｖｃｅの急峻な立ち下りを妨げることなく（それ故スイッチング損失を増加させずに）、還流ダイオードの電圧Ｖｒｒにおけるサージ電圧を低減させることができる。
即ち、遅延フィルタの遅延量（図２２の例ではインダクタンスＬｄ）を適度に調整することで、本発明の「ｄｉ／ｄｔ自己帰還動作」を発動させるタイミングを規定することによって、サージ電圧とスイッチング損失のトレードオフ特性を改善させることができる。
【０１０４】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、本発明は、ＩＧＢＴのみならず、スイッチング機能を有する任意の半導体素子の駆動用として適用することができる。
即ち、本発明は、例えば、ゲートに与えられる駆動信号の電圧に応じてオン又はオフするスイッチング機能を有し、コレクタとエミッタが母線中に挿入される半導体素子によって、母線を導通又は遮断するために、駆動信号を半導体素子のゲートに供給する駆動回路に広く適用することができる。この場合、当該駆動回路は、母線を流れる電流の時間変化に基づいて帰還電圧を生成し、帰還電圧を駆動信号の電圧の一部として印加する帰還部を備えている。
換言すると、本発明は、電気自動車、電車、産業用装置等に用いられるインバータは勿論のこと、その他、電圧又は電流駆動型の任意の半導体素子を用いた任意の電流開閉器に適用することができる。
【符号の説明】
【０１０５】
１        電子回路
１１      ＩＧＢＴ
１２      ＦＷＤ
１３      半導体素子駆動回路
２１      ゲート抵抗
２２      電圧源
２３      ｄｉ／ｄｔ帰還部
２４      ゲイン部
２５      抵抗
３１      ｄｉ／ｄｔ検出部
３２      ゲイン部
３３      電圧源
５１      ｄｉ／ｄｔ検出部
５２      ゲイン部
５３      切替部
５４      転流側電流ＩＦＷＤ検出部
５５      転流電流ＩＦＷＤ方向判定部
５６      乗算部
６１      電流検出部
６２      ゲイン部
６３      微分部
７１      電流検出部
７２      ゲイン部
７３      微分部
７４      比較部
７５      比較部
７６      乗算部
７７      乗算部
１２１    トランス
１２２    抵抗
２０１    ＬＰＦ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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