(57)【特許請求の範囲】
【請求項１】
基板上に、下部多層膜反射鏡、活性層、上部多層膜反射鏡を有し、前記上部多層膜反射鏡上に光出射領域における中央部に周辺部よりも高い高反射率領域を形成した表面レリーフ構造を備え、
前記表面レリーフ構造は、
前記上部多層膜反射鏡の上に、第３の半導体層を積層して形成された積層体による第１の領域と、
前記第１の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層及び第２の半導体層を積層して形成された積層体による第２の領域と、
前記第１の領域における積層体および前記第２の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層、第２の半導体層及び第１の半導体層を積層して形成された積層体による第３の領域と、からなり、
前記中央部は前記第１の領域と前記第３の領域からなり、前記周辺部は前記第２の領域からなる面発光レーザの製造方法であって、
前記上部多層膜反射鏡上に、前記第３の半導体層と、前記第２の半導体層と、前記第１の半導体層と、をこの順に形成する工程と、
前記第３の領域となる第４の領域と、前記第２の領域の一部となる前記第４の領域と接しない第５の領域と、に第１の保護層を形成する工程と、
前記第１の保護層をマスクとして前記第１の半導体層をエッチングする工程と、
前記第２の領域の残りとなる前記第４の領域に接する第６の領域を第２の保護層で覆う工程と、
前記第１の保護層と前記第２の保護層をマスクとして、前記第１の領域を形成するために前記第２の半導体層をエッチングする工程と、
前記第１の保護層と前記第２の保護層を除去する工程と、
前記第６の領域と前記第４の領域を第３の保護層で覆う工程と、
前記第３の保護層をマスクとして、前記第２の領域の前記一部を形成するために前記第１の半導体層をエッチングする工程と、
を有することを特徴とする面発光レーザの製造方法。
【請求項２】
基板上に、下部多層膜反射鏡、活性層、上部多層膜反射鏡を有し、前記上部多層膜反射鏡上に光出射領域における中央部に周辺部よりも高い高反射率領域を形成した表面レリーフ構造を備え、
前記表面レリーフ構造は、前記上部多層膜反射鏡の上に、第３の半導体層を積層して形成された積層体による第１の領域と、
前記第１の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層及び第２の半導体層を積層して形成された積層体による第２の領域と、
前記第１の領域における積層体および前記第２の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層、第２の半導体層及び第１の半導体層を積層して形成された積層体による第３の領域と、からなり、
前記中央部は前記第２の領域からなり、前記周辺部は前記第１の領域と前記第３の領域からなる面発光レーザの製造方法であって、
前記上部多層膜反射鏡上に、前記第３の半導体層と、前記第２の半導体層と、前記第１の半導体層と、をこの順に形成する工程と、
前記第３の領域になる第４の領域と、前記第２の領域の一部になる前記第４の領域と接しない第５の領域と、に第１の保護層を形成する工程と、
前記第１の保護層をマスクとして前記第１の半導体層をエッチングする工程と、
前記第２の領域の残りとなる前記第４の領域と前記第５の領域とに接する第６の領域を第２の保護層で覆う工程と、
前記第１の保護層と前記第２の保護層をマスクとして、前記第１の領域を形成するために前記第２の半導体層をエッチングする工程と、
前記第１の保護層と前記第２の保護層を除去する工程と、
前記第４の領域を第３の保護層で覆う工程と、
前記第３の保護層をマスクとして、前記第２の領域の前記一部を形成するために前記第１の半導体層をエッチングする工程と、
を有することを特徴とする面発光レーザの製造方法。
【請求項３】
前記第１の半導体層と前記第２の半導体層の合計の光学厚さを、λ／４より厚く形成することを特徴とする請求項１または請求項２に記載の面発光レーザの製造方法。
【請求項４】
前記基板の主面のある法線に対し、前記第１の領域と前記第３の領域を、２回以上分割形状に回転対称性を持たせて配置して形成することを特徴とする請求項１乃至３のいずれか１項に記載の面発光レーザの製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の面発光レーザの製造方法により製造された面発光レーザを、アレイ状に配置して形成することを特徴とする面発光レーザアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面発光レーザの製造方法および面発光レーザアレイの製造方法に関するものである。
【背景技術】
【０００２】
面発光レーザの一つとして、垂直共振器型面発光レーザ（Ｖｅｒｔｉｃａｌ  Ｃａｖｉｔｙ  Ｓｕｒｆａｃｅ  Ｅｍｉｔｔｉｎｇ  Ｌａｓｅｒ；ＶＣＳＥＬ）が知られている。
この垂直共振器型面発光レーザ（以下、ＶＣＳＥＬと記す）では、活性領域の両側を２つの反射鏡で挟み、基板面に垂直な方向に光共振器を形成し、基板面から垂直方向に光を放射する。
このようなＶＣＳＥＬにおいて、横モードを制御する方法の一つとして、表面レリーフ（Ｓｕｒｆａｃｅ  Ｒｅｌｉｅｆ）構造が知られている。
【０００３】
図２（ａ）は、従来例における表面レリーフ構造を持つ面発光レーザの断面図である。
図２（ａ）において、１１００はＶＣＳＥＬである。
図２（ａ）に示されるように、ＶＣＳＥＬ１１００は、基板１１０２上に下部多層膜反射鏡１１０４、下部クラッド層１１０６、活性層１１０８、上部クラッド層１１１０、酸化狭窄層１１１２、上部多層膜反射鏡１１１４が積層されて構成されている。
酸化狭窄層１１１２を層の側壁から酸化して形成するために、ＶＣＳＥＬ１１００は少なくとも酸化狭窄層１１１２が露出するようなメサ構造となっている。
ＶＣＳＥＬ１１００の発振モードの横モードは酸化狭窄層１１１２により支配され、例えば、図２（ａ）に示すような光強度分布を持つ基本モード１１３０、高次モード１１３２（ここでは１次モード）が存在する。
横モードの選択的な発振を目的として、上記ＶＣＳＥＬの上部多層膜反射鏡１１１４の表面に例えば凸形状の表面レリーフ構造１１２０が形成される。
表面レリーフ構造によって、その領域ごとに上部多層膜反射鏡の反射率が異なるため、横モード間ごとのミラー損失を調整することができる。
この結果、特定の横モードを選択的に発振させることができる。
【０００４】
非特許文献１では、この基本モード１１３０を選択的に発振させる目的で、図２（ｂ１）、（ｂ２）に示すように、光出射領域において中央部の反射率を周辺部の反射率よりも高くする表面レリーフ構造１１２２、１１２４が開示されている。
基本モード１１３０は高次モード１１３２に比べて、光強度が光出射領域の中心側に集中している。
したがって、上記構造では基本モードのミラー損よりも高次モードのミラー損失がより上昇するため、高次モードの発振が抑制される。
非特許文献１では、表面レリーフ構造１１２０として図２（ｂ１）、（ｂ２）に示すように２種類が開示されている。
周辺部１２０４をエッチングして反射率を下げた構造１１２２（これを凸型表面レリーフ構造と記す）と、中央部１２０２をエッチングして反射率を上げた構造１１２４（これを凹型表面レリーフ構造と記す）である。
【０００５】
つぎに、エッチングにより多層膜反射鏡の反射率が変化する理由を説明する。ＶＣＳＥＬの反射鏡として一般に用いられる多層膜反射鏡では、多層膜反射鏡をエッチングするたびにそのエッチング距離に応じて周期的に反射率が変化する。図３（ａ１）に示されたそれぞれλ／４の光学厚さの高屈折率層１２０６と低屈折率層１２０８のペアから形成された多層膜反射鏡に対し、
図３（ａ１）に示されるように距離ｄだけエッチングしたときに、エッチング距離ｄだけエッチングされた側とエッチングされていない側から入射した光の反射率との関係を表すグラフを図３（ａ２）に示す。
ここでは、エッチング前の多層膜反射鏡のペア数は３４ペアとし、高屈折率層１２０６の屈折率層を３．４３、低屈折率層１２０８の屈折率を３．１４としている。
また、エッチング側の媒質３００は空気とし、その屈折率は１とした。入射光の波長λは６８０ｎｍとした。
【０００６】
図３（ａ２）から分かるように、多層膜反射鏡を光学厚さがλ／４の低屈折率層１２０８で終端した時の反射率は、さらに高屈折率層１２０６をλ／４積層した場合よりも、反射率が低くなる。
また、該低屈折率層１２０８を除去し高屈折率層１２０６を露出させた場合よりも、反射率が低くなる。
λ／２の光学距離に相当するエッチング深さｄごとに反射率は周期的に極小極大を採る。
したがって、図２（ｂ１）に示す凸型表面レリーフ構造１１２２では、λ／４厚の高屈折率層１２０６で終端した上部多層膜反射鏡について、周辺部１２０４の高屈折率層１２０６を除去することで、周辺部の反射率が下がっている。
また、図２（ｂ２）に示す凹型表面レリーフ構造１１２４ではλ／４厚の低屈折率層１２０８で終端した上部多層膜反射鏡について、中央部１２０２の低屈折率層１２０８を除去することで、中央部の反射率が上がっている。
このエッチング領域の面内方向のサイズを調整することで、図２（ｂ１）、（ｂ２）に示すように基本モード１１３０の強度分布が高い領域で高反射率領域とし、高次モード１１３２の強度分布がある周囲領域で低反射率領域とする。
これにより、基本モード１１３０のみを選択的に発振させることができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｈ．  Ｊ．  Ｕｎｏｌｄ  ｅｔ  ａｌ．  ｚＷＬａｒｇｅ−Ａｒｅａ  Ｓｉｎｇｌｅ−Ｍｏｄｅ  ＶＣＳＥＬｓ  ａｎｄ  ｔｈｅ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｕｒｆａｃｅ  ＲｅｌｉｅｆｚＷ  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｎ  ｓｅｌｅｃｔｅｄ  ｔｏｐｉｃｓ  ｉｎ  ｑｕａｎｔｕｍ  ｅｌｅｃｔｒｏｎｉｃｓ，  ＶＯＬ．  ７，  ＮＯ．  ２，  ＭＡＲＣＨ／ＡＰＲＩＬ  ２００１  Ｐ．３８６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
表面レリーフ構造においては、発振させたいモードの光強度が多く分布する領域をカバーする高反射率領域の面内方向サイズ（面積）が重要となる。
すなわち、高反射領域が小さいと発振させたいモードに対するミラー損は上昇するため、しきい値が上昇する。高反射領域が大きいと、発振させたいモード以外のモードの発振を抑制できない。
しかしながら、特許文献１に開示されたＶＣＳＥＬの表面レリーフ構造１１２２、１１２４では、その作製プロセスによって、表面レリーフの高反射率領域１２０２のサイズが設計からばらつく可能性がある。
【０００９】
これについて、図４に示す一般的なフォトリソグラフィによる半導体へのエッチングプロセスを挙げて、上記可能性を具体的に説明する。
例えば、図４（ａ）のように、半導体４０２に凸型構造を形成する場合を考える。
この構造を作製するために、図４（ｂ）に示すように半導体４０２上にハードマスク（誘電体、たとえばＳｉＯ2）４０４を積層し、その上にレジスト４０６を塗布する。
レジスト４０６にマスクアライナーなどで所望のパターンを露光する。
ここでのパターンは図４（ａ）の構造をエッチングで形成するために図４（ｂ）に示す破線上に境界が来るようにする。
図４（ｃ）に示すように、レジスト４０６を露光後に現像し、レジストマスクパターンを形成した後、図４（ｄ）に示すように前記レジスト４０６をマスクとしてハードマスク４０４をエッチングする。
レジスト４０６を除去し、図５（ｅ）に示すように、ハードマスク４０４をマスクとして半導体４０２をエッチングする。ハードマスク４０４を除去し、図４（ａ）に示す凸型構造が形成される。
【００１０】
このプロセスにおいて、エッチングパターンの面積をばらつかせる過程を３つ挙げることができる。
まず、レジストを現像する工程にて、図４（ｃ２）に示すように、現像時間過多により、残るべきレジストパターンのサイズが小さくなる可能性がある。
次に、パターニングしたレジストをマスクとしハードマスクをエッチングする工程で、図４（ｄ２）に示すように、ハードマスク４０４がサイドエッチングされる可能性がある。
特に、厚めのハードマスク４０４のエッチングをウエットエッチングで行う場合、サイドエッチングは大きくなる。
最後に、ハードマスクをマスクとして半導体をエッチングする際に、図５（ｅ２）に示すように、半導体４０２がサイドエッチングされる可能性がある。
なお、ＶＣＳＥＬの作製において、厚いハードマスクが必要とされる場合があり、その場合はこれらの可能性の中で特にハードマスクのサイドエッチングが一番大きな問題となる。
例えば、ＡｌＧａＡｓ系多層膜反射鏡を用いた赤色帯ＶＣＳＥＬでは、反射鏡の反射率を稼ぐためにペア数の多い多層膜反射鏡が必要となる。
この結果、メサ形成に深いエッチングが必要となる。メサをプラズマドライエッチングで形成する場合、レジストマスクだけではエッチングに耐えられないため、厚いハードマスク（たとえば０．５μｍ厚）が必要となる。
また、ＶＣＳＥＬメサと表面レリーフ構造１１２０の中心を合わせるセルフアラインプロセスを使用する場合、厚いハードマスク（たとえば０．５μｍ厚）が必要とされる場合がある。この場合にハードマスクのサイドエッチング量は０．５μｍ程度のばらつきがある。
【００１１】
以上の可能性により、図４（ａ）のような凸型構造を狙った場合に、図５（ｆ）のように中心領域のサイズが小さくなってしまうということが起きてしまう。また、同様の理由で、図３（ｂ１）のような凹型構造を狙った場合には、逆に図３（ｂ２）のように中心領域のサイズが大きくなってしまう。
ＶＣＳＥＬの表面レリーフ構造のサイズについて具体的な値について説明する。
図２（ａ）に示すような酸化狭窄型ＶＣＳＥＬで、基本モードのみを発振させ、高次モードを抑制するために好ましい表面レリーフ構造の高反射率部の直径は、つぎのような直径となる。
例えば、酸化狭窄アパーチャが直径６μｍのものに対し、基本モード１１３０のみを発振させ、例えば、次に発振しやすい１次モードを抑制するために好ましい表面レリーフ構造１１２０の高反射率部の直径は、およそ半分の３μｍ程度となる。
ここで、上記プロセスを使用し図２（ｂ１）、（ｂ２）のような表面レリーフを作製すると、以下の課題がある。
すなわち、凸型表面レリーフ構造１１２２では、高反射率領域１２０２の面積が減少し、凹型表面レリーフ構造１１２４では逆に高反射率領域１２０２の面積が増加する。
例えば、直径３μｍの凸型表面レリーフ構造でサイドエッチング等による高反射率領域の境界の変動が０．５μｍ以内で起こる場合、高反射率領域１２０２の面積は素子ごとに（２／３）２＝０．４４〜１倍の間でばらつくことになる。
これは素子特性（例えばレーザ発振しきい値や、出力光強度と投入電流の間のスロープ効率）の大幅なばらつきを引き起こしてしまう。
ＶＣＳＥＬはアレイ化デバイスとして用いられることが多くあり、アレイ内での特性のばらつきは実用上好ましくない。
また、ウエハ内またはウエハ間で特性がばらついた場合、仕様を満たさない素子の割合が増えることになるから、素子製造の歩留まりを下げてしまう。
【００１２】
本発明は、上記課題に鑑み、従来のものよりも素子特性のばらつきを軽減することが可能となる表面レリーフ構造を備えた面発光レーザの製造方法および面発光レーザアレイの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明は、以下のように構成した面発光レーザの製造方法および面発光レーザアレイの製造方法を提供するものである。
本発明の面発光レーザの製造方法は、
基板上に、下部多層膜反射鏡、活性層、上部多層膜反射鏡を有し、前記上部多層膜反射鏡上に光出射領域における中央部に周辺部よりも高い高反射率領域を形成した表面レリーフ構造を備え、
前記表面レリーフ構造は、
前記上部多層膜反射鏡の上に、第３の半導体層を積層して形成された積層体による第１の領域と、
前記第１の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層及び第２の半導体層を積層して形成された積層体による第２の領域と、
前記第１の領域における積層体および前記第２の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層、第２の半導体層及び第１の半導体層を積層して形成された積層体による第３の領域と、からなり、
前記中央部は前記第１の領域と前記第３の領域からなり、前記周辺部は前記第２の領域からなる面発光レーザの製造方法であって、
前記上部多層膜反射鏡上に、前記第３の半導体層と、前記第２の半導体層と、前記第１の半導体層と、をこの順に形成する工程と、
前記第３の領域となる第４の領域と、前記第２の領域の一部となる前記第４の領域と接しない第５の領域と、に第１の保護層を形成する工程と、
前記第１の保護層をマスクとして前記第１の半導体層をエッチングする工程と、
前記第２の領域の残りとなる前記第４の領域に接する第６の領域を第２の保護層で覆う工程と、
前記第１の保護層と前記第２の保護層をマスクとして、前記第１の領域を形成するために前記第２の半導体層をエッチングする工程と、
前記第１の保護層と前記第２の保護層を除去する工程と、
前記第６の領域と前記第４の領域を第３の保護層で覆う工程と、
前記第３の保護層をマスクとして、前記第２の領域の前記一部を形成するために前記第１の半導体層をエッチングする工程と、
を有することを特徴とする。
また、本発明の面発光レーザの製造方法は、
基板上に、下部多層膜反射鏡、活性層、上部多層膜反射鏡を有し、前記上部多層膜反射鏡上に光出射領域における中央部に周辺部よりも高い高反射率領域を形成した表面レリーフ構造を備え、
前記表面レリーフ構造は、前記上部多層膜反射鏡の上に、第３の半導体層を積層して形成された積層体による第１の領域と、
前記第１の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層及び第２の半導体層を積層して形成された積層体による第２の領域と、
前記第１の領域における積層体および前記第２の領域における積層体よりも光学的厚さが大きい、前記第３の半導体層、第２の半導体層及び第１の半導体層を積層して形成された積層体による第３の領域と、からなり、
前記中央部は前記第２の領域からなり、前記周辺部は前記第１の領域と前記第３の領域からなる面発光レーザの製造方法であって、
前記上部多層膜反射鏡上に、前記第３の半導体層と、前記第２の半導体層と、前記第１の半導体層と、をこの順に形成する工程と、
前記第３の領域になる第４の領域と、前記第２の領域の一部になる前記第４の領域と接しない第５の領域と、に第１の保護層を形成する工程と、
前記第１の保護層をマスクとして前記第１の半導体層をエッチングする工程と、
前記第２の領域の残りとなる前記第４の領域と前記第５の領域とに接する第６の領域を第２の保護層で覆う工程と、
前記第１の保護層と前記第２の保護層をマスクとして、前記第１の領域を形成するために前記第２の半導体層をエッチングする工程と、
前記第１の保護層と前記第２の保護層を除去する工程と、
前記第４の領域を第３の保護層で覆う工程と、
前記第３の保護層をマスクとして、前記第２の領域の前記一部を形成するために前記第１の半導体層をエッチングする工程と、
を有することを特徴とする。
また、本発明の面発光レーザアレイの製造方法は、上記した面発光レーザの製造方法により製造された面発光レーザを、アレイ状に配置して形成することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、従来のものよりも素子特性のばらつきを軽減することが可能となる表面レリーフ構造を備えた面発光レーザの製造方法および面発光レーザアレイの製造方法を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の面発光レーザにおける表面レリーフ構造を説明する模式図。
【図２】（ａ）は従来例における表面レリーフ構造を持つ面発光レーザの断面図、（ｂ１）は凸型表面レリーフ構造、（ｂ２）は凹型表面レリーフ構造の面発光レーザの断面図。
【図３】エッチングにより多層膜反射鏡の反射率が変化する理由を説明するためのエッチング深さと反射率との関係を示す模式図。
【図４】従来例における表面レリーフ構造において、作製プロセスによって表面レリーフの高反射率領域のサイズにばらつきを生じる理由を説明する模式図。
【図５】従来例における表面レリーフ構造において、作製プロセスによって表面レリーフの高反射率領域のサイズにばらつきを生じる理由を説明する模式図。
【図６】本発明の実施例１における図１（ｃ）に相当する表面レリーフ構造を備えた面発光レーザを説明する模式図である。
【図７】本発明の実施例１における図１（ｃ）に相当する表面レリーフ構造の製造方法を説明する模式図である。
【図８】本発明の実施例１における図１（ｄ）に相当する表面レリーフ構造を備えた面発光レーザを説明する模式図である。
【図９】本発明の実施例１における図１（ｄ）に相当する表面レリーフ構造の製造方法を説明する模式図である。
【図１０】本発明の実施例２における表面レリーフ構造を備えた面発光レーザを説明する模式図である。
【図１１】本発明の実施例２における表面レリーフ構造の製造方法を説明する模式図である。
【図１２】本発明の他の実施例における表面レリーフ構造を説明する模式図。
【図１３】本発明の他の実施例における表面レリーフ構造を説明する模式図。
【発明を実施するための形態】
【００１６】
上記の発明が解決しようとする課題で説明したように、ハードマスクのサイドエッチングなどの作製要因により、凸型レリーフ構造では高反射率領域の面積が縮小し、凹型レリーフ構造では拡大する。
これは図１（ａ）、（ｂ）のように高反射率領域１０２、低反射率領域１０４をそれぞれ一様な表面高さの領域（上部多層膜反射鏡の下端からの距離が一様な領域）で作製する従来例の場合においては、避けられないことである。
これに対して、本発明では図１（ｃ）、（ｄ）に例を示すように、高反射領域１０２と低反射領域１０４のいずれか（両方でも良い）を分割し、光学厚さの異なる複数の積層体により構成する。
このような領域の位置関係の配置によって、前記中央部に形成される高反射率領域の作製要因によって生じるサイズの増減が相殺可能となり、高反射部面積のばらつきを、従来例より抑えることができる。
これらの詳細については、後述する実施例の説明で明らかにする。
【実施例】
【００１７】
以下に、本発明の実施例について説明する。
［実施例１］
図６を用いて、本発明の実施例１における基板上に、下部多層膜反射鏡、活性層、上部多層膜反射鏡を有し、横モード制御が可能に構成された発振波長λの垂直共振器型面発光レーザ（ＶＣＳＥＬ）の構成例について説明する。
図６（ａ）は、図１（ｃ）に相当する表面レリーフ構造を持つ酸化狭窄型ＶＣＳＥＬ６００の斜視断面図である。
酸化狭窄層１１２より下は従来例の図２（ａ）と同様であるため省略している。また、図６（ｂ）は前記ＶＣＳＥＬ６００を光出射面側から見た図である。
図６（ｃ）は前記ＶＣＳＥＬ６００を側面から見た断面図である。
図６（ａ）と図６（ｃ）に表示されている断面は、図６（ｂ）の一点破線６０２で表される面での断面である。
図６（ｃ）には、上部多層膜反射鏡１１４上に第３の半導体層６１６、第２の半導体層６１４、第１の半導体層２１２が積層された、光出射領域における中央部に周辺部よりも高い高反射率領域を形成した表面レリーフ構造が示されている。図６（ｃ）に示すように、本表面レリーフ構造はＡ１、Ａ２、Ａ３、Ａ４の４領域から構成される。
Ａ２領域では半導体層はエッチングされておらず、Ａ１とＡ４領域では第１の半導体層６１２が、Ａ３領域では第１の半導体層６１２と第２の半導体層６１４がエッチングされている。
なお、ここでは第１の半導体層と第３の半導体層は、第２の半導体層に比べ屈折率が高い層となっている。
上部多層膜反射鏡１１４の最上層は、第３の半導体層より屈折率が低い層であり例えば第２の半導体層と同じ材料である。
具体的には例えば第１の半導体層はＧａＡｓであり、第２の半導体層はＡｌ０．９ＧａＡｓであり、第３の半導体層はＡｌ０．５ＧａＡｓである。
また、これら３層の光学的厚さはＶＣＳＥＬの発振波長をλとするとλ／４である。
図６（ｂ）の破線６０４で囲まれた領域は酸化狭窄層による電流狭窄アパーチャーを表す。
この長方形型のアパーチャーの長辺方向（図６（ｂ）での横方向）に見て、中心側に位置する領域（Ａ２とＡ３領域）が高反射率領域５０２となっており、周辺部に位置する領域（Ａ１とＡ４）が低反射率領域５０４となっているため高次モードの発振が抑制できる。
【００１８】
次に、前記ＶＣＳＥＬ１００の表面レリーフ構造の製法を述べ、本実施例の効果を説明する。
図７はこの表面レリーフ構造の製造方法を説明する図である。
第１の半導体層６１２上にハードマスクおよびレジストを積層し、図７（ａ）に示すように、最終的にＡ２、Ａ４となる領域に相当する箇所にマスクとして残るように、レジストを露光・現像、ハードマスクをエッチングする。
図７（ａ）の６３０はパターニングされたハードマスクである。
図７（ｂ）に示すように、レジストを除去後、このハードマスクをマスクとして第１の半導体層６１２をエッチングする。
ここで、先に述べた理由（例えばハードマスクがサイドエッチングを大きく受ける場合）で、図７（ａ）の矢印方向に各境界が移動し、Ａ２領域の面積が設計値から減少する可能性がある。
同じ理由で、Ａ３領域の面積が設計値から増加する可能性がある。
しかし、図でのＡ１とＡ２の境界と、Ａ３とＡ４の境界が移動する方向は同じ向きとなる。このためＡ２とＡ３を合わせた面積の変化量は、それぞれの面積の減少または増加量よりも小さい。
【００１９】
次に、レジストを塗布し、図７（ｃ）に示すように、Ａ１領域を覆うようにレジストマスク６３２を形成する。ハードマスクを併用しても良い。
パターニングされたマスク６３０および６３２をマスクとして、図７（ｄ）に示すように、Ａ３領域の第２の半導体層６１４をエッチングする。
この後、レジストマスクを除去し、レジストを塗布、図７（ｅ）に示すように、Ａ２領域を覆うようにレジストマスク６３４をパターニングする。
次に、図７（ｆ）に示すように、Ａ４領域の第１の半導体層６１２をエッチングする。ここでは第１の半導体層６１２をエッチングし、第３の半導体層６１６を少ししかあるいは全くエッチングしないエッチャントを用いる。第２の半導体層６１４もエッチングしないことが望ましい。
最後に図７（ｇ）に示すようにレジストマスク６３４を除去することで表面レリーフ構造が形成される。
図６（ｃ）においては、上部多層膜反射鏡１１４上に形成された半導体層６１６、６１４、６１２に対し、Ａ３領域の該半導体層を第１の積層体、Ａ１領域およびＡ４領域の該半導体層を第２の積層体、Ａ２領域の該半導体層を第３の積層体とする。
【００２０】
第１の積層体はＡ３領域の半導体層６１６であり、第２の積層体はＡ１およびおよびＡ４領域の半導体層６１６と半導体層６１４であり、第３の積層体はＡ２領域の半導体層６１６、６１４、６１２である。第２の積層体の光学厚さは、第１の積層体の光学厚さより大きく、第３の積層体の光学厚さより小さい。
また、Ａ３領域はＡ４領域と、Ａ２領域はＡ１領域と隣接している。
すなわち、第２の積層体は、第１の積層体と隣接しており、また第３の積層体と隣接している。
また、この表面レリーフ構造では、Ａ２領域とＡ３領域が高反射率領域５０２であり、Ａ１領域およびＡ４領域が低反射率領域５０４である。
すなわち、第１の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ１）、および、第３の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ３）は、第２の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ２）よりも高い。
【００２１】
以上のように、本実施例では、高反射率領域５０２は低反射率領域Ａ１よりもエッチングされていない領域Ａ２と、低反射率領域Ａ１よりもさらにエッチングされた領域Ａ３からなっている。
そして、上記したように、Ａ３領域はＡ４領域と、Ａ２領域はＡ１領域と隣接している。
したがって、上記したサイドエッチング等による、Ａ２領域の面積は小さく、Ａ３領域の面積は大きくなるため、高反射率領域を構成する第１の積層体と第３の積層体の作製時のばらつきによるサイズの変動は、これらにより相殺される。
結果として、この表面レリーフ構造の高反射率領域５０２の面積は、従来の構造（例えば図１（ａ）、（ｂ））に比べて、設計値からのばらつきを抑えることができる。
【００２２】
また、図１（ｄ）のレリーフ構造を持つＶＣＳＥＬ７００およびその製造方法を図８、図９に示す。
図８に示すＶＣＳＥＬ７００は、図６に示すＶＣＳＥＬ６００と上部多層膜反射鏡および表面レリーフ構造以外は同じである。
図８のように、上部多層膜反射鏡１１４上に第６の半導体層７１４、第５の半導体層７１２、第４の半導体層７１０が積層されている。
図８に示すように、ＶＣＳＥＬ７００の表面レリーフ構造はＢ１、Ｂ２、Ｂ３、Ｂ４の４領域から構成される。
Ｂ４領域では半導体層はエッチングされておらず、Ｂ２とＢ３領域では第４の半導体層７１０が、Ｂ１領域では第４の半導体層７１０と第５の半導体層７１２がエッチングされている。
なお、ここでは第５の半導体層７１２は、第６の半導体層７１４に比べ屈折率が高い層となっている。
第４の半導体層７１０の屈折率は第５の半導体層より高くても低くても良い。
上部多層膜反射鏡の最上層は第６の半導体層よりも屈折率が高く、例えば第５の半導体層と同じ材料である。具体的には例えば第４の半導体層はＧａＡｓであり、第５の半導体層はＡｌ０．５ＧａＡｓであり、第６の半導体層はＡｌ０．９ＧａＡｓである。
また、これら３層の光学的厚さはＶＣＳＥＬの発振波長をλとするとλ／４である。
図６の場合と同様に、酸化狭窄層１１２による電流狭窄アパーチャーの中心側に位置する領域（Ｂ２とＢ３領域）が高反射率領域５０２となっており、周辺部に位置する領域（Ｂ１とＢ４）が低反射率領域５０４となっているため高次モードの発振が抑制できる。
【００２３】
図８の表面レリーフ構造において、上部多層膜反射鏡１１４上に形成された半導体層７１４、７１２、７１０に対し、Ｂ１領域の該半導体層を第１の積層体、Ｂ２領域およびＢ３領域の該半導体層を第２の積層体、Ｂ４領域の該半導体層を第３の積層体とする。
図８の表面レリーフ構造を、図１（ｃ）および図６に示した表面レリーフ構造と比較すると、中心側（Ｂ２とＢ３）の領域が、周辺側（Ｂ１とＢ４）の領域よりも反射率が高くなっている。
すなわち、第１の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ１）、および、第３の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ３）は、
第２の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ２）よりも高い、という点で、同じである。
また、第２の積層体の光学厚さは、第１の積層体の光学厚さより大きく、第３の積層体の光学厚さより小さい、という点も同じである。
また、第２の積層体が、第１および第３の積層体と隣接しているという点も同じである。
しかし、図８の表面レリーフ構造では光出射領域の中心側領域に第２の積層体があり、周辺側に第１および第３の積層体があるという点で、図１（ｃ）および図６に示した表面レリーフ構造と異なる。
【００２４】
図９はこの表面レリーフ構造の製法を説明する図である。
第４の半導体層７１０上にハードマスクおよびレジストを積層し、図９（ａ）に示すように、最終的にＢ２、Ｂ４となる領域に相当する箇所にマスクとして残るように、レジストを露光・現像、ハードマスクをエッチングする。
図９（ａ）の６３０はパターニングされたハードマスクである。
図９（ｂ）に示すように、レジストを除去後、このハードマスクをマスクとして第４の半導体層７１０をエッチングする。
ここで、先に述べた理由（例えばハードマスクがサイドエッチングを大きく受ける場合）で、図の矢印方向に各境界が移動し、Ｂ２領域の面積が設計値から減少する可能性がある。同じ理由で、Ｂ３領域の面積が設計値から増加する可能性がある。
しかし、図でのＢ１とＢ２の境界と、Ｂ３とＢ４の境界が移動する方向は同じ向きとなる。
このため、Ｂ２とＢ３を合わせた面積の変化量は、それぞれの面積の減少または増加量よりも小さい。
次に、レジストを塗布し、図９（ｃ）に示すように、Ｂ３領域を覆うようにレジストマスク６３２を形成する。ハードマスクを併用しても良い。
パターニングされたマスク６３０および６３２をマスクとして、図９（ｄ）に示すように、Ｂ１領域の第５の半導体層７１２をエッチングする。
【００２５】
この後、レジストマスクを除去し、レジストを塗布、図９（ｅ）に示すように、Ｂ４領域を覆うようにレジストマスク６３４をパターニングする。
次に図９（ｆ）に示すように、Ｂ２領域の第４の半導体層７１０をエッチングする。
ここでは、第４の半導体層７１０をエッチングし、第６の半導体層７１４を少ししかあるいは全くエッチングしないエッチャントを用いる。第５の半導体層７１２もエッチングしないことが望ましい。
最後に図９（ｇ）に示すようにレジストマスク６３４を除去することで表面レリーフ構造が形成される。
【００２６】
上記実施例における表面レリーフの層構成として、図６における第１の半導体層６１２、第２の半導体層６１４、第３の半導体層６１６、また、図８における第４の半導体層７１０、第５の半導体層７１２、第６の半導体層７１４の厚さはそれぞれλ／４とした。
しかし、厳密にλ／４である必要はなく、本発明の範囲で調整することができる。
例えば、図６において各層の光学厚さをλ／４とした場合、高反射領域５０２に属する第３の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ３）は、第１の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ１）よりも少し高くなる。
第３の積層体と上部多層膜反射鏡を合わせたものは、第１の積層体と上部多層膜反射鏡を合わせたものにくらべ、１ペア分多層膜の多い反射鏡となるからである。
したがって、第１の積層体による領域の光学厚さと第３の積層体による領域の光学厚さの差を、λ／４より大きい光学厚とし、第１の半導体層６１２の光学厚さをλ／４から少しずらすことで、Ｒ１とＲ３を揃えることができる。
同様に、図８の表面レリーフ構造では、各層の光学厚さをλ／４とした場合、第１の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ１）は、第３の積層体と上部多層膜反射鏡の垂直入射光に対する反射率（Ｒ３）よりも低い。
低反射率領域５０４の反射率は必ずしも揃っている必要は無い。
しかし、揃えたい場合は、例えば第６の半導体層の光学厚さをλ／４より薄くし、第５の半導体層の光学厚さをλ／４より厚くし、これらの合計がλ／２となるようにすることで、Ｒ１とＲ３を揃えることができる。
【００２７】
［実施例２］
実施例２は、本発明の表面レリーフ構造を基板面方向に２次元的に応用したものである。
実施例１では表面レリーフ構造が１次元的に配置されていたため、作製時のばらつきによる境界の変動に対して、高反射率領域の面積の変動は従来例よりも抑えられているものの、高反射率領域の重心位置が水平方向に少し移動する可能性がある。
これに対し、実施例２に示すように２次元的な表面レリーフ構造では、重心位置の変動を抑えることができる。
実施例２にかかるＶＣＳＥＬ８００を図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示す。
図１０（ａ）は、図１（ｃ）を２次元的に応用した表面レリーフ構造を持つ酸化狭窄型ＶＣＳＥＬ８００の斜視断面図である。
酸化狭窄層１１２より下は、従来例の図２（ａ）と同様であるため省略している。
また図１０（ｂ）は前記ＶＣＳＥＬ８００を光出射面側から見た図である。図１０（ｃ）は前記ＶＣＳＥＬ８００を側面から見た断面図である。
図１０（ａ）と図１０（ｃ）に表示されている断面は、図１０（ｂ）の一点破線８０２で表される面での断面である。
【００２８】
実施例２の面発光レーザ（ＶＣＳＥＬ）８００は、例えば実施例１で用いた図６の構造と同じウエハを用いることができる。
図１０（ｃ）に示すように、上部多層膜反射鏡１１４上に第３の半導体層６１６、第２の半導体層６１４、第１の半導体層６１２が積層されている。
図１０（ａ）に示すように、本表面レリーフ構造はＣ１、Ｃ４、Ｃ６の３領域から構成される。
図１０（ａ）においては、上部多層膜反射鏡１１４上に形成された半導体層６１６、６１４、６１２に対し、Ｃ４領域の該半導体層を第１の積層体、Ｃ６領域の該半導体層を第２の積層体、Ｃ１領域の該半導体層を第３の積層体とする。
第１の積層体はＣ４領域の半導体層６１６であり、第２の積層体はＣ６領域の半導体層６１６と半導体層６１４であり、第３の積層体はＣ１領域の半導体層６１６、６１４、６１２である。
したがって、第２の積層体の光学厚さは、第１の積層体の光学厚さより大きく、第３の積層体の光学厚さより小さい。
【００２９】
なお、ここでは第１の半導体層と第３の半導体層は、第２の半導体層に比べ屈折率が高い層となっている。上部多層膜反射鏡１１４の最上層は、第３の半導体層より屈折率が低い層であり例えば第２の半導体層と同じ材料である。
具体的には例えば第１の半導体層はＧａＡｓであり、第２の半導体層はＡｌ０．９ＧａＡｓであり、第３の半導体層はＡｌ０．５ＧａＡｓである。
また、これら３層のそれぞれの光学的厚さはＶＣＳＥＬの発振波長をλとするとλ／４である。
図１０（ａ）、図１０（ｂ）の破線６０４で囲まれた領域は酸化狭窄層による電流狭窄アパーチャーを表す。この電流狭窄構造は、例えば側面を露出させた高Ａｌ組成層を高温水蒸気中で側壁から酸化することにより形成される。
このアパーチャーの中心側に位置する領域（Ｃ１とＣ４領域）が高反射率領域５０２となっており、周辺部に位置する領域（Ｃ６）が低反射率領域５０４となっているため高次モードの発振が抑制できる。
【００３０】
つぎに、前記ＶＣＳＥＬ８００の表面レリーフ構造の製法を述べ、本実施例の効果を説明する。
図１１は、この表面レリーフ構造の製造方法を説明する図であり、光出射側から見た表面レリーフ構造の概略図である。
基本的な製法は実施例１と共通であるから、図の簡潔さのために図１１ではレジストおよびハードマスクの形状は割愛し、各領域の輪郭を実線で表記するに留める。
第１の半導体層６１２上にハードマスクおよびレジストを積層し、図１１（ａ）に示すように、マスクパターンをＣ１およびＣ２領域に形成し、レジスト除去後、マスクの無い領域Ｃ３の第１半導体層６１２をエッチングする。
Ｃ１は２つのＣ２領域の中間にある。Ｃ２領域は最終的にはＣ６領域の一部となる領域である。Ｃ３は最終的にＣ４またはＣ６となる領域である。
ここで、Ｃ１、Ｃ２、Ｃ３はそれぞれ図７（ａ）、（ｂ）のＡ２、Ａ４、Ａ３領域に相当すると言うことができる。
【００３１】
次に、図１１（ｂ）に示すように、少なくともＣ５領域を覆い、少なくともＣ４領域が開口となるようなマスクを形成する。
ここで、Ｃ５、Ｃ４はＣ３領域を分割した領域である。このマスクの開口はＣ１領域、Ｃ２領域の一部と重複している。
このマスクおよび図１１（ａ）でのマスクにより、Ｃ４領域の第２の半導体層６１４をエッチングする。
ここで、Ｃ１、Ｃ２、Ｃ４、Ｃ５はそれぞれ図７（ｃ）、（ｄ）のＡ２、Ａ４、Ａ３、Ａ１領域に相当する。
なお、酸化により電流狭窄構造を形成するために、高Ａｌ層の側壁を露出させるための溝を掘る場合、
その溝はＣ４領域と同時に第１半導体層および第２半導体層がエッチングされていると、溝と表面レリーフとを完全に位置合わせできるセルフアラインメントプロセスを得ることができる。
【００３２】
次に、マスクを全て除去し、図１１（ｃ）に示すように、Ｃ１領域を覆うマスク（図の破線に囲まれた領域）を形成する。
このマスクによって、Ｃ２領域の第１の半導体層６１２をエッチングする。
ここでは第１の半導体層を選択的にエッチングし、第２の半導体層６１４、第３の半導体層６１６を少ししかあるいは全くエッチングしないエッチャントを用いる。
この後、マスクを除去することで、図１１（ｄ）に示すように、表面レリーフ構造が完成する。
Ｃ２とＣ５を合わせた領域をＣ６とする。Ｃ１とＣ４は高反射率領域、Ｃ６は低反射率領域となる。
【００３３】
つぎに、この表面レリーフ構造のばらつき耐性を具体的な数値を以って検討する。
図１１（ａ）に示すＣ１、Ｃ２領域に形成するマスクの設計サイズ（図の点線）について、Ｃ１の横方向サイズをａｘ、縦方向サイズをａｙ、２つのＣ２領域の間隔をｄｘとする。
実際のエッチング領域は、例えばマスクのサイドエッチングなどによって広くなる（図の実線部が実際の境界を表す）。
ここで発生するサイドエッチング量をｅ１とする。この場合、例えばＣ１領域のサイズは（ａｘ−２×ｅ１）×（ａｙ−２×ｅ１）ということになる。
【００３４】
つぎに、図１１（ｂ）で形成する開口マスクおよびそれを用いたエッチング領域について述べる。
この開口部の設計サイズについて縦方向サイズ（すなわちＣ４領域の縦方向サイズ）をｂｙとする。ここでも実際の製造過程でＣ４領域が設計より広がる可能性がある。
ここで発生するサイドエッチング量をｅ２とする。この場合、２つのＣ４領域の縦方向サイズはｂｙ＋２×ｅ２となる。
従って、この表面レリーフ構造の高反射率領域５０２のサイズは図１１（ｄ）に示すようになる。この面積Ｓは、
Ｓ＝（ａｘ−２×ｅ１）×（ａｙ−２×ｅ１）＋（（ｄｘ＋２×ｅ１）−（ａｘ−２×ｅ１））×（ｂｙ＋２×ｅ２）
となる。
具体的な値として、例えばａｘ＝２、ａｙ＝４．５、ｄｘ＝３、ｂｙ＝２．５とし、また０≦ｅ１≦０．５、０≦ｅ２≦０．５とする。サイドエッチングなどによる設計と実際の間で各境界の変動が全くない場合（すなわちｅ１＝ｅ２＝０）、Ｓ＝１１．５となる。
また、上記範囲でｅ１とｅ２を独立に動かした場合にＳが取る値の範囲は、１１（ｅ１＝０．５、ｅ２＝０）≦Ｓ≦１４（ｅ１＝ｅ２＝０．５）となる。
このばらつき幅の指標として面積Ｓの最大値／最小値を計算すると１４／１１＝１．２７となる。
【００３５】
ここで比較のために、従来例の表面レリーフ構造を考えてみる。以下の各場合でばらつきｅ３は上記の場合と同様に０≦ｅ３≦０．５とする。
従来例の図２（ｂ１）に示す凸型レリーフ構造の場合、高反射率部である中央の領域はサイドエッチングなどによって小さくなる。
例えば、中央領域の形状が正方形とし、１辺が√１４＝３．７４で設計したとすると、中央領域の面積Ｓは７．５≦Ｓ≦１４の範囲で変動する。
また、中央領域の形状を円形とし（円形の場合にＳの変動幅が最小となる）、半径が√（１４／π）＝２．１１で設計したとすると８．２≦Ｓ≦１４の範囲で変動する。このときの面積Ｓの最大値／最小値を計算すると１．７１となる。
また、従来例の図２（ｂ２）に示す凹型レリーフ構造の場合、高反射率部である中央の領域はサイドエッチングなどによって大きくなる。
例えば、中央領域の形状が正方形とし、１辺が√１１＝３．３で設計したとすると、中央領域の面積Ｓは１１≦Ｓ≦１８．６の範囲で変動する。
また、中央領域の形状を円形とし（円形の場合にＳの変動幅が最小となる）、半径が√（１１／π）＝１．８７で設計したとすると１１≦Ｓ≦１７．７の範囲で変動する。面積Ｓの最大値／最小値を計算すると１．６１となる。
【００３６】
したがって、本実施例では、従来例の表面レリーフ構造よりも高反射率領域の面積変動を抑えられる。
この理由は以下のとおりである。本実施例の高反射率領域５０２は、低反射率領域Ｃ６よりもエッチングされていない領域Ｃ１と、低反射率領域よりもさらにエッチングされた領域Ｃ４からなっている。
そして、Ｃ１領域の第３の積層体とＣ４領域の第１の積層体の一部が、それぞれ低反射率領域であるＣ６領域の第２の積層体と隣接している。
例えばサイドエッチングにより、第３の積層体と第２の積層体の境界は第３の積層体側に、第１の積層体と第２の積層体の境界は第２の積層体側に移動する。
これによって、高反射率領域において、Ｃ１は小さく、Ｃ４は大きくなるため面積の増減が両者で相殺する。
したがって、トータルでの高反射率領域の面積変動が従来技術より抑えられるのである。
【００３７】
［その他の実施例］
他の実施例を説明するために、図１２のように表面レリーフ構造の領域を定義する。
図６と同じウエハを利用し形成された表面レリーフにおいて、エッチングされていない領域をＤ３、第１の半導体層６１２がエッチングされた領域をＤ２、第１の半導体層６１２と第２の半導体層６１４がエッチングされた領域をＤ１とする。
すなわち、上部多層膜反射鏡上に、Ｄ３領域では第３の積層体が、Ｄ２領域では第２の積層体が、Ｄ１領域では第１の積層体が形成されている。
また、図８と同じウエハを利用し形成された表面レリーフにおいて、エッチングされていない領域をＥ３、第４の半導体層７１０がエッチングされた領域をＥ２、第４の半導体層７１０と第５の半導体層７１２がエッチングされた領域をＥ１とする。
すなわち、上部多層膜反射鏡上に、Ｅ３領域では第３の積層体が、Ｅ２領域では第２の積層体が、Ｅ１領域では第１の積層体が形成されている。
この場合、Ｄ１とＤ３が高反射率領域、Ｄ２が低反射率領域となる。
また、Ｅ２が高反射率領域、Ｅ１とＥ３が低反射率領域となる。
実施例１および実施例２では、説明の簡単のために表面レリーフ構造の境界は直線で構成した。
しかし、表面レリーフ構造の境界として、図１３（ａ）、（ｄ）のように曲線、例えば円弧を含むほうがより良い場合がある。
【００３８】
また、高反射部と低反射部の形状としては以下のようなものも考えられる。
例えば、図１３（ｂ）、（ｃ）、（ｅ）、（ｆ）に例を示すように、高反射率領域、低反射率領域の分割形状に回転対称性を持たせることがよりよい場合がある。図１３（ｂ）、（ｃ）には、それらを前記基板の主面のある法線に対し、２回以上分割形状に回転対称性を持たせた例が示されている。
こうすることで、例えば、ＶＣＳＥＬ出射光の遠視野像の強度分布が回転対称性を持ち、一般的に使いやすいビーム形状となる場合がある。
また、例えば、高次モードの光強度分布の腹が来る位置が回転対称性を持つ場合、その位置に高反射率領域または低反射領域の分割境界を持ってくることで、高次モードの散乱がおき、より単一モード化が期待できる場合がある。
なお、ＶＣＳＥＬ基本モードを発振させるための中央部を高反射率とし周辺部を低反射率とする表面レリーフ構造においては、中央部領域を分割するほうが、周辺部を分割する場合よりもＶＣＳＥＬ出射光の遠視野像の単峰性を維持できる場合がある。
【００３９】
また、表面レリーフ構造および製造工程が複雑になるが、低反射率領域、高反射率領域の両方をそれぞれ分割しても良い。
本発明の表面レリーフ構造を備えた面発光レーザ（ＶＣＳＥＬ）をアレイ状に配列して面発光レーザアレイを構成する場合、全ての素子で表面レリーフ構造をそろえても良いし、アレイの箇所ごとに異なる表面レリーフ構造を配置しても良い。
また、本発明の表面レリーフ構造の材料は半導体に限るものではなく、本発明の範囲内で金属や誘電体などの材料を用いることもできる。
特に、単一モード発振する面発光レーザ（ＶＣＳＥＬ）は、電子写真技術、光通信技術、その他各分野で有用な光源である。
【符号の説明】
【００４０】
１１２：酸化狭窄層
１１４：上部多層膜反射鏡
５０２：高反射率領域
５０４：低反射率領域
６０４：破線
６１２：第１の半導体層
６１４：第２の半導体層
６１６：第３の半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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