(57)【特許請求の範囲】
【請求項１】
ペロブスカイト構造を有する金属酸化膜と、
前記金属酸化膜を挟持し、外部電圧源に接続される第１および第２の電極膜と、
を含み、
前記第１および第２の電極膜は互いに異なる仕事関数を有する導電膜であり前記金属酸化膜を挟持することで前記金属酸化膜にバイアス電圧を発生させるバイアス電圧源を構成し、
前記バイアス電圧源は、前記第１および第２の電極膜の間に、前記金属酸化膜の比誘電率の電圧依存性を最大化するバイアス電圧Ｖoffを印加し、
前記バイアス電圧Ｖoffは、前記金属酸化膜の比誘電率εを係数ａ，ｂおよび電気変位Ｄを使ってε＝１／（ａ＋３ｂＤ２）と表現した場合、前記金属酸化膜の厚さをｄとして
Ｖoff＝±［（６ａ3／１２６ｂ）1/2＋（６ａ／１２６ｂ1/3）3/2］ｄ
で与えられることを特徴とする容量可変素子。
【請求項２】
前記バイアス電圧源は、前記金属酸化膜の、前記第１および第２の電極膜のいずれか一方の界面に形成された、不純物ド―プ領域をさらに含むことを特徴とする請求項１記載の容量可変素子。
【請求項３】
前記第１の電極膜は、白金、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅のいずれかより選択され、前記第２の電極膜は、白金、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅のいずれかより選択されることを特徴とする請求項１または２記載の容量可変素子。
【請求項４】
前記金属酸化膜は、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムのいずれかであることを特徴とする請求項１〜３のうち、いずれか一項記載の容量可変素子。
【請求項５】
請求項１〜４のいずれか一項に記載した容量可変素子を含み、
前記容量可変素子に駆動電圧を印加することでその容量を変化させることを特徴とするフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に薄膜キャパシタに係り、特に薄膜キャパシタを使い、印加電圧により容量を変化させる容量可変素子に関する。
【背景技術】
【０００２】
薄膜キャパシタにより構成される容量可変素子は、印加電圧により容量を変化させることができ、マイクロ波位相シフタやフェーズドアレイアンテナ、車載レーダ装置などにおける使用が見込まれている。
【０００３】
特にペロブスカイト構造を有し２次あるいは１次の相転移を生じる金属酸化物薄膜を使った薄膜あるいは厚膜キャパシタでは、金属酸化物薄膜への印加電界Ｅと電気変位Ｄとの間に、Ｌａｎｄａｕ−Ｇｉｎｚｂｕｒｇ−Ｄｅｖｏｎｓｈｉｒｅ理論より、ａ，ｂを係数として、関係
Ｅ＝ａＤ＋ｂＤ3    （１）
が成立する（非特許文献２）。Ｌａｎｄａｕ−Ｇｉｎｚｂｕｒｕｇ−Ｄｅｖｏｎｓｈｉｒｅ理論によれば、係数ａは温度の一次関数であるのに対し、係数ｂは温度依存性を有さないか、有してもわずかである。
【０００４】
そこで、ε＝ｄＤ／ｄＥの関係より、このような金属酸化膜の比誘電率εは、
ε＝１／（ａ＋３ｂＤ2）    （２）
と表される。
【０００５】
図１に示すように厚さがｄのペロブスカイト構造を有する金属酸化膜１を、面積がＡの電極２，３の間に挟持した構成の薄膜あるいは厚膜キャパシタでは、上記式（２）は、電荷Ｑと外部印加電圧Ｖを使って、
Ｖ＝（ａｄ／Ａ）Ｑ＋（ｂｄ／Ａ3）Ｑ3    （３）
と変形される。
【０００６】
キャパシタンスＣで表すと、式（３）は、
Ｃ＝ｄＱ／ｄＶ＝１／（ａｄ／Ａ＋（３ｂｄ／Ａ3）Ｑ2）    （４）
と変形される。
【０００７】
式（４）は、図１のような薄膜あるいは厚膜キャパシタでは、キャパシタンスＣを電圧により、例えば図２に示すように変化させることができることを意味している。
【０００８】
図２は、前記金属酸化膜１として膜厚ｄが８０ｎｍのＢＳＴ（ＢａＳｒＴｉＯ3）を、電極２，３としてＰｔ（白金）を使った薄膜キャパシタにおける容量−印加電圧特性曲線を示している。
【０００９】
図２を参照するに、外部印加電圧Ｖが０Ｖ近傍においてキャパシタンスＣが最大となり、外部印加電圧Ｖを０Ｖから正方向または負方向に増大さると、キャパシタンスＣが減少することがわかる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−９３０５０号公報
【非特許文献】
【００１１】
【非特許文献１】Qu, B., et al. J. Phys.: Condens. Matter 61207-1212, February 7, 1994
【非特許文献２】Taganstev. A. K., et al., J. Electroceramics, 11, 5-66, 2003
【発明の概要】
【発明が解決しようとする課題】
【００１２】
一方、図２の特性曲線を詳細に検討すると、特性曲線のピーク、すなわち電圧Ｖがゼロボルトの近傍では、特性曲線の傾きは緩やかになることがわかる。特に、電圧Ｖがゼロボルトの場合には、特性曲線の傾きは水平になっている。
【００１３】
すなわち、図２に示す従来の容量可変素子では、特に微細化された素子で駆動電圧が小さい場合、得られる容量の変化が小さく、これに伴い、フィルタ回路などにおいて所望の特性変化を実現することが困難になる。
【課題を解決するための手段】
【００１４】
一の側面によれば容量可変素子は、ペロブスカイト構造を有する金属酸化膜と、前記金属酸化膜を挟持し、外部電圧源に接続される第１および第２の電極膜と、を含み、前記第１および第２の電極膜は互いに異なる仕事関数を有する導電膜であり前記金属酸化膜を挟持することでバイアス電圧源を構成する。
【発明の効果】
【００１６】
本発明によれば、容量可変キャパシタを、バイアス電圧を予め印加しておくことにより、キャパシタンスの電圧依存性が最大となる動作点で動作させることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】従来の薄膜キャパシタを示す図である。
【図２】図１の薄膜キャパシタの電気特性を示す図である。
【図３】第１の実施形態を説明する図である。
【図４Ａ】第１の実施形態による容量可変素子の等価回路図である。
【図４Ｂ】第１の実施形態による容量可変素子を示す図である。
【図４Ｃ】第１の実施形態で使われる直流電圧源を示す図である。
【図５Ａ】第１の実施形態の容量可変素子の特性の例を示す図である。
【図５Ｂ】第１の実施形態の容量可変素子の特性の例を示す図である。
【図６Ａ】第１の実施形態の容量可変素子の特性の別の例を示す図である。
【図６Ｂ】第１の実施形態の容量可変素子の特性の別の例を示す図である。
【図７】第１の実施形態の容量可変素子の温度特性を示す図である。
【図８Ａ】第２の実施形態による容量可変素子を示す図である。
【図８Ｂ】図８Ａの容量可変素子の等価回路図である。
【図８Ｃ】図８Ａの容量可変素子の等価回路図である。
【図９】第３の実施形態による容量可変素子を示す図である。
【図１０】第４の実施形態によるデカップリングキャパシタを示す図である。
【図１１】図１０の一変形例を示す図である。
【図１２】第５の実施形態による同調回路を示す図である。
【図１３Ａ】第６の実施形態によるＤＲＡＭを示す等価回路図である。
【図１３Ｂ】第６の実施形態によるＤＲＡＭを示す図である。
【発明を実施するための形態】
【００１８】
［第1の実施形態］
図３は、図２の特性曲線を有するキャパシタについて、比誘電率εの電圧Ｖによる導関数、すなわち微分係数を求めた結果を示す。なお、図３の結果は、本願発明の発明者が、本願発明の基礎となる研究において求めたものである。
【００１９】
図３を参照するに、比誘電率εの電圧変化率は印加電圧Ｖがゼロボルトの近傍でゼロ、あるいは非常に小さくなり、一方、印加電圧Ｖがプラスあるいはマイナス３．６ボルトの近傍において、前記比誘電率εの電圧変化率が最大となるのがわかる。
【００２０】
近年の電子装置では、高速動作のため動作電圧が低減されており、電圧制御される容量可変素子においても例外ではない。しかし図３、および先に説明した図２より、図１の容量可変キャパシタをゼロボルト近傍で動作させた場合には、十分な容量変化を実現できなくなるのは明らかである。
【００２１】
これに対し本願発明の発明者は、図３に示されるように、容量可変素子に印加される印加電圧が、前記印加電圧ゼロボルトの従来の動作点から正方向あるいは負方向にずれた位置において、前記容量可変素子の比誘電率εの電圧Vによる微分係数、すなわち電圧依存性が最大になることを見出した。
【００２２】
容量可変素子が、図２に示すように正電圧領域および負電圧領域において対称的に変化する容量−印加電圧特性曲線を有する場合には、前記比誘電率εの電圧依存性が最大になる点の印加電圧Ｖoffは、前記式（４）より２０％以内で、
Ｖoff＝±［（６ａ3／１２６ｂ）1/2＋（６ａ／１２６ｂ1/3）3/2］ｄ      （５）
と与えられる。
【００２３】
また前記容量可変素子を構成する金属酸化膜に欠陥などが含まれており、かかる欠陥に伴うビルトイン電界により図２の容量−印加電圧特性曲線の対照中心が０Ｖからビルトイン電圧ΔＶだけずれている場合には、前記印加電圧Ｖoffは、
Ｖoff＝±［（６ａ3／１２６ｂ）1/2＋（６ａ／１２６ｂ1/3）3/2］ｄ−ΔＶ  （６）
で与えられる。なお前記ビルトイン電圧ΔＶは、前記容量−印加電圧特性曲線が正電圧方向にずれる場合に、負の値をとる。
【００２４】
図４Ａは、上記の知見に基づく第１の実施形態による容量可変素子１０の構成を示す等価回路図、また図４Ｂは、前記容量可変素子１０の構成を示す断面図である。
【００２５】
図４Ａを参照するに、容量可変素子１０は図４Ｂに示すペロブスカイト構造の金属酸化物薄膜を有するキャパシタ１１と、これに電気的に直列に挿入され、バイアス電圧Ｖoffを生じる直流電圧源１２とを含み、前記容量可変素子１０においてキャパシタ１１の容量を変化させる駆動電圧Ｖextは、前記直流電圧源１２を介して前記容量可変素子１０に印加される。
【００２６】
図４Ｂを参照するに、前記薄膜キャパシタ１１は熱酸化膜などの絶縁膜２２を担持するシリコン基板２１上に、ＴｉあるいはＴｉ／ＴｉＮ積層構造の密着層２３を介して形成されており、前記密着層２３上に形成された白金（Ｐｔ）よりなる下部電極２４と、前記下部電極２４上に形成された、例えば組成が（Ｂａ0.63Ｓｒ0.37）（Ｆｅ，Ａｌ）0.001Ｙ0.013Ｔｉ0.986Ｏ3で表される厚さｄが例えば８０ｎｍのチタン酸バリウムストロンチウム（ＢＳＴ）膜２４を含み、さらに前記ＢＳＴ膜２４上にはＰｔ上部電極２６が形成されている。なお前記基板４１は、シリコン基板に限定されるものではない。
【００２７】
さらに前記容量可変素子１０では、前記下部電極２４の延在部上に前記直流電圧源１２として機能する半導体チップ２７が実装されている。かかる半導体チップ２７としては、例えば富士通株式会社より市販のＩＣチップをフリップチップ実装して使うことが可能である。
【００２８】
図４Ｃは、前記直流電圧源１２の一例を示す回路図である。
【００２９】
図４Ｃを参照するに、直流電圧源１２は入力電圧Ｖｉを供給されるバイポーラトランジスタＴｒと電源電圧Ｖｃおよび−Ｖｃで動作する演算増幅器ＯＰアンプを組みあわせて構成されている。図４Ｃの回路では、前記演算増幅器ＯＰアンプが出力電圧Ｖｏを、抵抗Ｒ２，Ｒ３，Ｒ４よりなる分圧器を介して読み取り、前記トランジスタＴｒの出力電圧から抵抗Ｒ１とダイオードＤ２で形成される基準電圧と比較し、前記バイポーラトランジスタＴｒを制御する。勿論、前記直流電圧源１２は、図４Ｃに示したものに限定されるものではない。
【００３０】
本実施形態において、前記密着層２３，下部電極２４，金属酸化膜２５および上部電極２６は、例えば周知のスパッタ法により形成することができる。
【００３１】
図４Ａ，４Ｂに示す容量可変素子１０では、前記式（５）より、前記直流電圧源１２が発生するバイアス電圧Ｖoffは、＋３．６ボルトまたは−３．６ボルトとなる。
【００３２】
図５Ａおよび５Bは、前記図４の容量可変素子１０において、前記直流電圧源１２により＋３．６Ｖの直流電圧を、バイアス電圧Ｖoffとして発生させる場合の、それぞれ容量−印加電圧特性曲線およびその微分係数ｄＣ／ｄＶを示す。
【００３３】
図５Ａ，５Ｂよりわかるように、前記バイアス電圧Ｖoffを印加した結果、図５Ａの容量−印加電圧特性曲線は駆動電圧Ｖextの正電圧方向にシフトしており、また駆動電圧Ｖextが０Ｖである場合に、電圧による容量の変化率が最大になっていることがわかる。
【００３４】
図６Ａおよび６Bは、前記図４の容量可変素子１０において、前記直流電圧源１２により−３．６Ｖの直流電圧を、バイアス電圧Ｖoffとして発生させる場合の、それぞれ容量−印加電圧特性曲線およびその微分係数ｄＣ／ｄＶを示す。
【００３５】
図６Ａ，６Ｂよりわかるように、前記バイアス電圧Ｖoffを印加した結果、図５Ａの容量−印加電圧特性曲線は駆動電圧Ｖextの負電圧方向にシフトしており、また駆動電圧Ｖextが０Ｖである場合に、電圧による容量の変化率が最大になっていることがわかる。
【００３６】
ところで、先の図３の結果では、比誘電率εの電圧依存性の極大値が、温度依存性を示し、−４０℃から＋４０℃の温度範囲では、大きな電圧依存性が得られるが、１２０℃を超えると電圧依存性は減少することが示されている。
【００３７】
そこで、図４Ａ，４Ｂの容量可変素子１０について、前記ＢＳＴ膜２５の比誘電率εの温度変化を、様々なバイアス電圧Ｖoffについて調べた。
【００３８】
図７は、その結果を示す。
【００３９】
図７を参照するに、バイアス電圧Ｖoffが０Vの場合、比誘電率εは−４０℃から＋１２０℃までの間に２５％減少するのに対し、前記比誘電率εの減少幅は、前記バイアス電圧Ｖoffが増大するにつれて減少し、３Ｖで１５％、４Ｖで１２％、８Ｖではほとんどゼロになっている。
【００４０】
図７の結果は、前記式（２）において、高電圧印加時に支配的になる項「３ｂＤ2」、従ってパラメータｂが実質的な温度依存性を有さないことを示しているが、これはＬａｎｄａｕ−Ｇｉｎｚｂｒｕｇ−Ｄｅｖｏｎｓｈｉｒｅ理論とよく整合する。
【００４１】
図７より、図４Ａ，４Ｂの容量可変素子１０では、動作温度が増大した場合、印加電圧による容量変化の大きさは多少減少するが、比誘電率の値自体の温度依存性は、特に前記駆動電圧Ｖextとして高電圧を印加する場合、ほとんど無くなることがわかる。
【００４２】
なお本実施形態において、前記金属酸化膜２５はＢＳＴ膜に限定されるものではなく、ＡＢＯ3の構造式を有するペロブスカイトであって、前記構造式中、Ａ席は一価〜三価の金属元素により占有され、Ｂ席は、周期律表のＩＶＢ族元素、ＶＢ族元素、ＶＩＢ族元素、ＶＩＩＢ族元素、ＩＢ族元素のいずれかにより占有される材料を使うことが可能である。これらには、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムなどが含まれる。これらの材料では一般に、前記式（１）におけるパラメータａが１０3ｃｍ／Ｆよりも大きいが１０12ｃｍ／Ｆを超えない範囲の値をとり、またパラメータｂは、１０21ｃｍ2／Ｃ2Ｆよりも小さな値をとる。
【００４３】
また前記下部電極２４および上部電極２６としては、Ｐｔの他に、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅の、いずれかを使うことができる。
【００４４】
なお、前記図４Ｂの容量可変素子１０において、前記金属酸化膜２５と下部電極２４あるいは上部電極２６との界面に欠陥などが存在し、これに伴いビルトインオフセット電圧ΔＶが発生している場合には、前記直流電圧源１２はバイアス電圧Ｖoffを、先に説明した式（６）に従って、前記ビルトインオフセット電圧ΔＶの効果が相殺されるように、発生する。
【００４５】
また後の実施形態で説明するように、上部電極２６と下部電極２４で仕事関数の異なる導電材料を使った場合も、上部電極２６と下部電極２４の間でビルトインオフセット電圧ΔVが発生するため、前記直流電圧源１２では発生させるバイアス電圧Ｖoffを、前記ビルトインオフセット電圧が相殺されるように設定される。
【００４６】
本実施形態では、前記キャパシタ１１が薄膜キャパシタである場合について説明したが、本発明は厚膜キャパシタの場合にも適用可能である。
【００４７】
図４Ａ，４Ｂの容量可変素子１０は、そのままデカップリングキャパシタとして使うことが可能である。
【００４８】
［第２の実施形態］
図８Ａは、本発明の第２の実施形態による容量可変素子４０の構成を示し、一方図８Ｂおよび図８Ｃは、前記容量可変素子４０の等価回路図を示す。
【００４９】
最初に図８Ｂを参照するに、キャパシタ１１の上部電極と下部電極の間には実効的直流電圧源１２Ａが接続され、前記実効的直流電圧源１２Ａは前記上部電極と下部電極との間にバイアス電圧ないしバイアス電界を誘起する。なお図８Ｂの等価回路図は、図８Ｃのようにも表現できる。
【００５０】
さて図８Ａを参照するに、前記容量可変素子４０において前記薄膜キャパシタ１１は、絶縁膜４２を担持するシリコン基板４１上に、ＴｉあるいはＴｉ／ＴｉＮ積層構造の密着層４３を介して形成されており、前記密着層４３上に形成された白金（Ｐｔ）よりなる下部電極４４と、前記下部電極４４上に形成された、例えば組成が（Ｂａ0.63Ｓｒ0.37）（Ｆｅ，Ａｌ）0.001Ｙ0.013Ｔｉ0.986Ｏ3で表される厚さｄが例えば８０ｎｍのチタン酸バリウムストロンチウム（ＢＳＴ）膜４５を含み、さらに前記ＢＳＴ膜４５上にはＰｔ上部電極４６が形成されている。なお前記基板４１は、シリコン基板に限定されるものではない。
【００５１】
また本実施形態において、前記密着層４３，下部電極４４，金属酸化膜４５および上部電極４６は、例えば周知のスパッタ法により形成することができる。
【００５２】
さらに前記容量可変素子４０では、前記金属酸化膜４５中、前記上部電極４６との界面近傍に、深さ方向に０〜１００ｎｍ、好ましくは１ｎｍの範囲ｔで、Ｍｎ原子が１×１０15ｃｍ-3〜１×１０21ｃｍ-3の濃度、好ましくは１×１０19ｃｍ-3の濃度でイオン注入され、不純物ドープ領域４５Ａが形成されている。かかるイオン注入は、例えば１５０ｋｅＶの加速電圧下、１×１０13cm-2〜１×１０17cm-2のドーズ量で行うことができる。
【００５３】
このようにして設けられた不純物ドープ領域４５Ａは、前記薄膜キャパシタ１１中において意図的に約＋３．5ボルトのビルトイン電圧Ｖoffを形成し、従って前記図８Ｂの実効的直流電圧源１２Ａとして機能する。
【００５４】
そこで本実施形態の容量可変素子４０では、先に図５Ａ，５Ｂで説明した容量−印加電圧特性曲線および容量の印加電圧依存性が実現される。
【００５５】
なお、前記不純物ドープ領域４５ＡはＭｎのイオン注入に限定されるものではなく、Ｎｂ、Ｌａ、Ｙなど、他の元素をイオン注入することにより形成することもできる。またその際、前記不純物ドープ領域４５Ａの深さ方向への幅ｔは１ｎｍに限定されるものではなく、必要なバイアス電圧Ｖoffに応じて増減させることができる。
【００５６】
本実施形態においても前記金属酸化膜４５はＢＳＴ膜に限定されるものではなく、ＡＢＯ3の構造式を有するペロブスカイトであって、前記構造式中、Ａ席は一価〜三価の金属元素により占有され、Ｂ席は、周期律表のＩＶＢ族元素、ＶＢ族元素、ＶＩＢ族元素、ＶＩＩＢ族元素、ＩＢ族元素のいずれかにより占有される材料を使うことが可能である。これらには、チタン酸バリウムストロンチウムの他に、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムなどが含まれる。
【００５７】
また前記下部電極４４および上部電極４６としては、Ｐｔの他に、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅の、いずれかを使うことができる。
【００５８】
本実施形態では、前記キャパシタ１１が薄膜キャパシタである場合について説明したが、本発明は厚膜キャパシタの場合にも適用可能である。
【００５９】
図８の容量可変素子４０は、そのままデカップリングキャパシタとして使うことが可能である。
【００６０】
［第３の実施形態］
図９は、本発明の第３の実施形態による容量可変素子６０の構成を示す。前記容量可変素子６０でも等価回路図は、前記図８Ａの等価回路図と同一である。
【００６１】
図９を参照するに、前記容量可変素子６０において前記薄膜キャパシタ１１は、絶縁膜６２を担持するシリコン基板６１上に、ＴｉあるいはＴｉ／ＴｉＮ積層構造の密着層６３を介して形成されており、前記密着層６３上に形成された白金（Ｐｔ）よりなる下部電極６４と、前記下部電極６４上に形成された、例えば組成が（Ｂａ0.63Ｓｒ0.37）（Ｆｅ，Ａｌ）0.001Ｙ0.013Ｔｉ0.986Ｏ3で表される厚さｄが例えば８０ｎｍのチタン酸バリウムストロンチウム（ＢＳＴ）膜６５を含み、さらに前記ＢＳＴ膜６５上には上部電極６６が形成されている。なお前記基板４１は、シリコン基板に限定されるものではない。
【００６２】
また本実施形態において、前記密着層６３，下部電極６４，金属酸化膜６５および上部電極６６は、例えば周知のスパッタ法により形成することができる。
【００６３】
本実施形態では、前記下部電極６４としてＰｔ膜を使い、一方前記上部電極６６として、組成がＩｒＯ1.3で表される酸化イリジウム膜を使っている。
【００６４】
図９の容量可変素子６０では、ＰｔとＩｒＯ1.3の仕事関数の差により、前記下部電極ｋ６４と上部電極６６の間に約−３．５Vのビルトインバイアス電圧が発生し、このため前記上部電極６６は、容量可変素子６０に直列に挿入された直流電圧源１２として作用する。
【００６５】
そこで本実施形態の容量可変素子６０では、先に図６Ａ，６Ｂで説明した容量−印加電圧特性曲線および容量の印加電圧依存性が実現される。
【００６６】
なお本実施形態において、図１０の変形例に示すように、下部電極６４を前記酸化イリジウム膜とし、上部電極６６をＰｔ膜としてもよいことは明らかである。
【００６７】
さらに本実施形態において前記下部電極６４を、Ｐｔ、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅の、いずれかとし、上部電極６６を、Ｐｔ、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅のうち、前記下部電極６４とは異なる材料であって、所望のバイアス電圧Ｖoffをビルトイン電圧として発生できる仕事関数を有する材料から選ぶことが可能である。
【００６８】
本実施形態においても前記金属酸化膜６５はＢＳＴ膜に限定されるものではなく、ＡＢＯ3の構造式を有するペロブスカイトであって、前記構造式中、Ａ席は一価〜三価の金属元素により占有され、Ｂ席は、周期律表のＩＶＢ族元素、ＶＢ族元素、ＶＩＢ族元素、ＶＩＩＢ族元素、ＩＢ族元素のいずれかにより占有される材料を使うことが可能である。これらには、チタン酸バリウムストロンチウムの他に、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムなどが含まれる。
【００６９】
本実施形態では、前記キャパシタ１１が薄膜キャパシタである場合について説明したが、本発明は厚膜キャパシタの場合にも適用可能である。
【００７０】
図９の容量可変素子６０は、そのままデカップリングキャパシタとして使うことが可能である。
【００７１】
［第４の実施形態］
図１０は、前記第１の実施形態による容量可変素子１０を用いたデカップリングキャパシタ８０を示す。
【００７２】
図１０を参照するに、デカップリングキャパシタ８０は熱酸化膜８２を担持したシリコン基板８１上にＴｉ／ＴｉＮ密着層８３を介して形成されており、Ｐｔよりなる下部電極８４と、前記下部電極８４上に形成された第１のＢＳＴ膜パターン８５Ａおよび第２のＢＳＴ膜パターン８５Ｂを含み、さらに前記ＢＳＴ膜パターン８５Ａ，８５Ｂ上にそれぞれ形成されたＰｔよりなる第１および第２の上部電極パターン８６Ａ，８６Ｂを含む。前記下部電極８４，第１のＢＳＴ膜パターン８５Ａおよび第１の上部電極パターン８６Ａは第１の薄膜キャパシタを形成し、前記下部電極８４，第１のＢＳＴ膜パターン８５Ａおよび第１の上部電極パターン８６Ａは第１のキャパシタ１１Ａを形成し、前記下部電極８４，第２のＢＳＴ膜パターン８５Ｂおよび第２の上部電極パターン８６Ｂは第２のキャパシタ１１Ｂを形成する。
【００７３】
前記第１および第２のキャパシタ１１Ａ，１１Ｂは、樹脂膜８７により覆われ、前記樹脂膜８７中には、前記上部電極８６Ａにコンタクトするプラグ８７Ａが、また前記上部電極８６Ｂにコンタクトするプラグ８７Ｂが形成される。
【００７４】
さらに前記下部電極８４上には、出力電極８９Ｂと入力電極８９Ａを有し直流電圧源を構成するＩＣチップ８９が、前記出力電極８９Ｂが前記Ｐｔ下部電極８４に接合した状態でフリップチップ実装されており、前記樹脂膜８７により、前記入力電極８９Ａが露出した状態で覆われている。
【００７５】
さらに前記プラグ８７Ａ，８７Ｂおよび前記ＩＣチップ８９の入力電極８９Ａには、それぞれはんだボール８８Ａ，８８Ｂ，８８Ｃが形成されている。
【００７６】
図１０のデカップリングキャパシタでは、前記ＩＣチップ８９を駆動することにより、前記出力電極８９Ｂを介して下部電極８４に所定のバイアス電圧Ｖoffを印加されている。そこで、図示しない外部電圧源よりわずかな駆動電圧Ｖextを前記バイアス電圧Ｖoffに加えて印加することにより、前記キャパシタ１１Ａ，１１Ｂの容量を、前記キャパシタ１１Ａ，１１Ｂが挿入される信号系あるいは電源系の所望のインピーダンスに合わせて容易に適合させることができる。
【００７７】
図１１は、図１０のデカップリングキャパシタ８０の一変形例によるデカップリングキャパシタ８０Ａを示す。
【００７８】
図１０を参照するに、本実施形態では先の図８，９の実施形態に対応して、キャパシタ１１Ａ，１１Ｂの内部においてバイアス電圧Ｖoffがビルトイン電圧として発生する。このため、図１０の構成では、前記ＩＣチップ８９を省略している。これにより、本実施形態では装置構造が簡素化される。
【００７９】
その他の特徴は、図１０の場合と同じであり、説明を省略する。
【００８０】
［第５の実施形態］
図１２は、本発明の第５の実施形態による同調可能フィルタ回路１００の構成を示す。
【００８１】
図１２を参照するに、同調可能フィルタ回路１００は、高周波信号が入来するアンテナあるいはその他の入力ポート１０１と、前記入力ポート１０１に直列接続されたブロッキングキャパシタ１０２と容量可変素子１０３とを含み、前記容量可変素子１０３は、制御電圧Ｖtuneを抵抗１０４を介して供給され、その容量を変化させる。
【００８２】
本実施形態では、前記容量可変素子１０３として、先に説明した容量可変素子１０，４０，６０のいずれかを使うことにより、わずかな制御電圧Ｖtuneにより同調周波数を大きな周波数範囲で変化させることが可能となる。ここで、前記制御電圧Ｖtuneが図４Ａにおける駆動電圧に対応する。
【００８３】
［第６の実施形態］
図１３Ａ，１３Ｂは、本発明の第６の実施形態によるＤＲＡＭの構成を示す。ただし図１３Ａは前記ＤＲＡＭ中、一メモリセルの等価回路図を、図１３Ｂは前記メモリセルの断面図を示す。
【００８４】
図１３Ａの等価回路図を参照するに、ＤＲＡＭのメモリセルはゲートがワ―ドラインに接続され、ソースがビットラインに接続されたメモリセルトランジスタＭＣＴｒを含み、前記メモリセルトランジスタＭＣＴｒのドレインにはメモリセルキャパシタＭＣが接続されている。
【００８５】
図１３Ｂの断面図を参照するに、メモリセルは素子分離領域１２０Ｉにより画成された素子領域を１２０Ａを有するシリコン基板１２０上に形成されており、前記素子領域１２０Ａにはゲート絶縁膜１２１を介してゲート電極１２２が形成されている。また前記素子領域１２０Ａではシリコン基板１２０中、前記ゲート電極１２２の外側に、それぞれソース拡散領域１２０ａおよびドレイン拡散領域１２０ｂが形成されている。
【００８６】
前記ゲート電極１２２は前記シリコン基板１２０上に形成された絶縁膜１２３により覆われており、前記絶縁膜１２３上にはビットラインパターン１２３ＢＬが形成されている。前記ビットラインパターン１２３ＢＬは、前記絶縁膜１２３中に形成されたビアプラグ１２３Ａにより前記ソース拡散領域１２０ａに接続される。
【００８７】
前記絶縁膜１２３上には次の層間絶縁膜１２４が、前記ビットラインパターン１２３ＢＬを覆って形成され、前記層間絶縁膜１２４上にはメモリセルキャパシタＭＣの下部電極１２５が、前記層間絶縁膜１２４およびその下の絶縁膜１２３を貫通するビアプラグ１２３Ｂにより、前記ドレイン拡散領域１２０ｂにコンタクトして形成されている。
【００８８】
前記下部電極１２５上には、ＢＳＴなどよりなるキャパシタ絶縁膜１２６が形成され、さらに前記キャパシタ絶縁膜１２６上には、プレート電極１２７が形成されている。
【００８９】
本実施形態のＤＲＡＭでは、前記キャパシタ絶縁膜１２６の表面部分に不純物元素を導入することにより、あるいは前記下部電極１２５とプレート電極１２７で導電材料を変えることにより、メモリセルキャパシタＭＣ中にビルトイン電圧を発生させている。
【００９０】
その際、前記ビルトイン電圧の値に合わせてキャパシタ絶縁膜１２７の膜厚あるいは材料を最適化することにより、前記メモリセルキャパシタＭＣの容量を、電圧が印加されている動作状態において最大になるようにチューニングすることができる。
【００９１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
ペロブスカイト構造を有する金属酸化膜と、
前記金属酸化膜を挟持し、外部電圧源に接続される第１および第２の電極膜と、
前記金属酸化膜と前記第１および第２の電極膜とを含むキャパシタに対し電気的に直列に挿入されたバイアス電圧源と、
を含み、
前記バイアス電圧源は、前記キャパシタに、前記金属酸化膜の比誘電率の電圧依存性を最大化するバイアス電圧を印加することを特徴とする容量可変素子。
（付記２）
前記キャパシタにおいて、容量Ｃと蓄積電荷Ｑは、前記第１および第２の電極のそれぞれの面積をＡとし、前記金属酸化膜の膜厚をｄとし、ａ，ｂをパラメータとして式
Ｖ＝（ａｄ／Ａ）Ｑ＋（ｂｄ／Ａ3）Ｑ3
により表され、前記バイアス電圧源は前記バイアス電圧として、式
Ｖoff＝±［（６ａ3／１２６ｂ）1/2＋（６ａ／１２６ｂ1/3）3/2］ｄ
で表される電圧を発生させることを特徴とする付記１記載の容量可変素子。
（付記３）
前記金属酸化膜はＡＢＯ3の構造式を有し、前記構造式中、Ａ席は一価〜三価の金属元素により占有され、Ｂ席は、周期律表のＩＶＢ族元素、ＶＢ族元素、ＶＩＢ族元素、ＶＩＩＢ族元素、ＩＢ族元素のいずれかにより占有されることを特徴とする付記１または２記載の容量可変素子。
（付記４）
前記金属酸化膜は、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムのいずれかであることを特徴とする付記３記載の容量可変素子。
（付記５）
前記金属酸化膜は膜厚が８０ｎｍのＢａＳｒＴｉＯ3膜よりなり、前記バイアス電圧源は、プラスまたはマイナス３．６Ｖの直流電圧バイアスを生じることを特徴とする付記１〜３のうち、いずれか一項記載の容量可変素子。
（付記６）
前記バイアス電圧源は、前記キャパシタとは別体であることを特徴とする付記１〜５のうち、いずれか一項記載の容量可変素子。
（付記７）
ペロブスカイト構造を有する金属酸化膜と、
前記金属酸化膜を挟持し、外部電圧源に接続される第１および第２の電極膜と、
前記金属酸化膜と前記第１および第２の電極膜とを含むキャパシタに対し電気的に並列に挿入されたバイアス電圧源と、
を含み、
前記バイアス電圧源は、前記キャパシタに、前記金属酸化膜の比誘電率の電圧依存性を最大化するバイアス電圧を印加し、
前記バイアス電圧源は、前記キャパシタの内部に一体的に形成されていることを特徴とする容量可変素子。
（付記８）
前記バイアス電圧源は、前記金属酸化膜の、前記第１および第２の電極膜のいずれか一方の界面に形成された、不純物ド―プ領域よりなることを特徴とする付記７記載の容量可変素子。
（付記９）
前記不純物ドープ領域は、Ｎｂ、Ｌａ、Ｙ、Ｍｎよりなる群から選ばれる不純物元素を含み、０ｎｍ以上で１０００ｎｍ以下の範囲で形成されていることを特徴とする付記８記載の容量可変素子。
（付記１０）
前記金属酸化膜はＢａＳｒＴｉＯ3膜よりなり、前記不純物ドープ領域は、Ｍｎ原子が導入されていることを特徴とする付記８または９記載の容量可変素子。
（付記１１）
前記不純物ドープ領域は深さ方向に０〜１０００ｎｍの幅を有し、Ｍｎ原子を１×１０13ｃｍ-3〜１×１０17ｃｍ-3の濃度で導入されていることを特徴とする付記１０記載の容量可変素子。
（付記１２）
前記第１および第２の電極膜は、互いに異なる仕事関数を有する導電膜であり、前記金属酸化膜を挟持することで前記バイアス電圧源を構成することを特徴とする付記１〜５のうち、いずれか一項記載の容量可変素子。
（付記１３）
前記第１の電極膜は、白金、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅のいずれかより選択され、前記第２の電極膜は、白金、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、酸化白金、酸化イリジウム、酸化ルテニウム、金、銀および銅のいずれかより選択されることを特徴とする付記１２記載の容量可変素子。
（付記１４）
前記第１および第２の電極膜の一方は白金膜よりなり、前記第１および第２の電極膜の他方は酸化イリジウム膜よりなることを特徴とする付記１２または１３記載の容量可変素子。
（付記１５）
ペロブスカイト構造を有する金属酸化膜と、前記金属酸化膜を挟持し、外部電圧源に接続される第１および第２の電極膜と、前記金属酸化膜と前記第１および第２の電極膜とを含むキャパシタに対し電気的に直列に挿入されたバイアス電圧源と、含み、前記バイアス電圧源は、前記キャパシタに、前記金属酸化膜の比誘電率の電圧依存性を最大化するバイアス電圧を印加する可変容量素子と、
前記可変容量素子および前記バイアス電源に直列接続され、前記可変容量素子に駆動電圧を印加し、その容量を変化させることを特徴とするフィルタ回路。
（付記１６）
ペロブスカイト構造を有する金属酸化膜と、前記金属酸化膜を挟持し、外部電圧源に接続される第１および第２の電極膜と、前記金属酸化膜と前記第１および第２の電極膜とを含むキャパシタに対し電気的に並列に挿入されたバイアス電圧源と、含み、前記バイアス電圧源は、前記キャパシタに、前記金属酸化膜の比誘電率の電圧依存性を最大化するバイアス電圧を印加する可変容量素子と、
前記可変容量素子および前記バイアス電源に直列接続され、前記可変容量素子に駆動電圧を印加し、その容量を変化させることを特徴とするフィルタ回路。
【符号の説明】
【００９２】
１  金属酸化膜
２，３  電極
１０，４０，６０  容量可変素子
１１  薄膜キャパシタ
１２  バイアス電圧源
２１，４１，６１，８１  シリコン基板
２２，４２，６２，８２  熱酸化膜
２３，４３，６３，８３  密着層
２４，４４，６４，８４  下部電極
２５，４５，６５，８５Ａ，８５Ｂ  金属酸化膜
２６，４６，６６，８６Ａ，８６Ｂ  上部電極
２７，８９  ＩＣチップ
４５Ａ  不純物ドープ領域
８０  デカップリングキャパシタ
８７  絶縁膜
８７Ａ，８７Ｂ，８７Ｃ  プラグ
８８Ａ，８８Ｂ，８８Ｃ  はんだボール
８９Ａ，８９Ｂ  電極
１００  同調回路
１０１  ＲＦ入力ポート
１０２  ブロッキングキャパシタ
１０３  容量可変素子
１０４  抵抗
１２０  シリコン基板
１２０Ａ  素子領域
１２０Ｉ  素子分離領域
１２０ａ  ソース領域
１２０ｂ  ドレイン領域
１２１  ゲート絶縁膜
１２２  ゲート電極
１２３  絶縁膜
１２３Ａ，１２３Ｂ  ビアプラグ
１２３ＢＬ  ビット線パターン
１２４  層間絶縁膜
１２５  下部電極
１２６  金属酸化膜
１２６  プレート電極
【図１】
0005531448.tif 000002
【図２】
0005531448.tif 000003
【図３】
0005531448.tif 000004
【図４Ａ】
0005531448.tif 000005
【図４Ｂ】
0005531448.tif 000006
【図４Ｃ】
0005531448.tif 000007
【図５Ａ】
0005531448.tif 000008
【図５Ｂ】
0005531448.tif 000009
【図６Ａ】
0005531448.tif 000010
【図６Ｂ】
0005531448.tif 000011
【図７】
0005531448.tif 000012
【図８Ａ】
0005531448.tif 000013
【図８Ｂ】
0005531448.tif 000014
【図８Ｃ】
0005531448.tif 000015
【図９】
0005531448.tif 000016
【図１０】
0005531448.tif 000017
【図１１】
0005531448.tif 000018
【図１２】
0005531448.tif 000019
【図１３Ａ】
0005531448.tif 000020
【図１３Ｂ】
0005531448.tif 000021