(57)【特許請求の範囲】
【請求項１】
行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プログラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記プログラム電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧の前記複数のプレーンへの第１の印加は、同時に行われ、
前記プログラム電圧は、デコーダを介して前記メモリセルアレーに伝達され、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断する段階は、前記デコーダにより、前記デコーダに印加される前記プログラム電圧を遮断することにより行われることを特徴とするプログラム方法。
【請求項２】
前記複数のプレーンに同時に印加される前記プログラム電圧のレベルは、同一であることを特徴とする請求項１に記載のプログラム方法。
【請求項３】
行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンを含むフラッシュメモリ装置のプログラム方法において、
前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンをプログラムする段階と、
前記複数のプレーンを検証読み出し、プログラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記プログラム電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧は、高電圧を駆動し、前記高電圧を各プレーンのパストランジスタに印加して前記パストランジスタをターンオンし、そして前記ターンオンされたパストランジスタを通じて各プレーンに前記プログラム電圧を伝達することによって前記複数のプレーンの各プレーンに印加され、
前記プログラム電圧の前記複数のプレーンへの第１の印加は、同時に行われ、
前記プログラム電圧は、デコーダを介して前記パストランジスタに伝達され、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断する段階は、前記デコーダにより、前記デコーダに印加される前記プログラム電圧を遮断することにより行われる
ことを特徴とするプログラム方法。
【請求項４】
行及び列に配列されたメモリセルを含むメモリセルアレーを有する複数のプレーンを含むフラッシュメモリ装置のプログラム方法において、
データを前記複数のプレーンにローディングする段階と、
前記データのローディング後に、前記複数のプレーンに同時にプログラム電圧を印加し、前記フラッシュメモリ装置の前記複数のプレーンに前記ローディングされたデータをプログラムする段階と、
前記複数のプレーンを検証読み出し、プログラムパスされたプレーンとプログラムフェイルされたプレーンを検出する段階と、そして、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断し、前記プログラムパスされたプレーンのプログラムを遮断し、前記プログラム電圧を前記プログラムフェイルされたプレーンに印加し、前記プログラムフェイルされたプレーンのプログラムを続ける段階とを含み、
前記プログラム電圧の前記複数のプレーンへの第１の印加は、同時に行われ、
前記プログラム電圧は、デコーダを介して前記メモリセルアレーに伝達され、
前記プログラム電圧が前記プログラムパスされたプレーンに印加されることを遮断する段階は、前記デコーダにより、前記デコーダに印加される前記プログラム電圧を遮断することにより行われることを特徴とするプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、さらに詳細には、プログラムディスターブ（ｄｉｓｔｕｒｂ）を減少させることができるフラッシュメモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、電源が供給されなくてもセルに記録されたデータが消滅せずに残っている。不揮発性メモリのうち、フラッシュメモリは、電気的にセルのデータを一括的に消去する機能を有しているから、コンピュータ及びメモリカードなどに広く使用されている。
【０００３】
フラッシュメモリは、セルとビットラインとの接続状態によってＮＯＲ型とＮＡＮＤ型とに区分される。一般に、ＮＯＲ型フラッシュメモリは、高集積化には不利であるが、高速化に容易に対処できるという長所がある。そして、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリに比べて少ないセル電流を使用するため、高集積化に有利であるという長所がある。
【０００４】
ＮＡＮＤフラッシュメモリは、情報を格納するための格納領域としてメモリセルアレイを備える。メモリセルアレイは、複数のブロックから構成され、各々のブロックは、複数のセルストリング（又はＮＡＮＤストリングと呼ばれる）から構成される。メモリセルアレイにデータを格納するか、又はそれからデータを読み出すために、フラッシュメモリには、ページバッファ回路が提供される。周知のように、ＮＡＮＤ型フラッシュメモリのメモリセルは、Ｆ−Ｎトンネリング電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ  ｃｕｒｒｅｎｔ）を利用して消去及びプログラムされる。ＮＡＮＤ型フラッシュメモリの消去及びプログラム方法は、「Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ」という題目で特許文献１に、「Ｎｏｎｖｏｌａｔｉｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ａｄｊｕｓｔａｂｌｅ  Ｅｒａｓｅ／Ｐｒｏｇｒａｍ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｖｅｒｉｆｉｃａｔｉｏｎ  Ｃａｐａｂｉｌｉｔｙ」という題目で特許文献２にそれぞれ掲載されている。
【０００５】
ＮＡＮＤフラッシュメモリは、シングルレベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）ＮＡＮＤフラッシュメモリ及びマルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）ＮＡＮＤフラッシュメモリに区分される。
シングルレベルセルＮＡＮＤフラッシュメモリは、各セルに一ビットを格納することができるが、マルチレベルセルＮＡＮＤフラッシュメモリは、各セルに複数のビットを格納することができる。
【０００６】
図１は、一般的なマルチレベルセルＮＡＮＤフラッシュメモリのセルのしきい電圧の分布を示す図である。図１に示す分布度は、マルチレベルセルＮＡＮＤフラッシュメモリのセルが２ビットを格納する場合を示したものである。しかしながら、２ビットを超過したデータを格納しうるマルチレベルセルＮＡＮＤフラッシュメモリがあることは、この分野における通常の知識を有した者にとって自明である。
【０００７】
図１に示すように、データが「０」である場合に、セルは、消去状態である。各セルは、「１」〜「３」とプログラムされうる。図１に示していないが、マルチレベルセルＮＡＮＤフラッシュメモリのセルが３ビットを格納しうる場合に、各セルは、「１」〜「７」とプログラムされうる。
【０００８】
一般的なＮＡＮＤフラッシュメモリは、複数のプレーン（Ｐｌａｎｅ）を含む。プレーンは、各々独立的なメモリセルアレイである。メモリセルアレイは、行及び列から構成されたメモリセルを含む。ＮＡＮＤフラッシュメモリは、マルチプレーンプログラム動作を行う場合に、プレーンのメモリセルに対するプログラム動作を行う。このとき、ＮＡＮＤフラッシュメモリは、プログラム動作時にプログラム動作が成功的に行われたか否かを確認する検証動作を行う。プログラムしようとするデータがプレーンに成功的に格納された場合をプログラム動作がパス（ｐａｓｓ）されたという。プログラムしようとするデータがプレーンに成功的に格納されない場合をプログラム動作がフェイル（ｆａｉｌ）されたという。一般に、ＮＡＮＤフラッシュメモリは、すべてのプレーンのプログラムが完了してパス（ｐａｓｓ）されるまでプログラム動作を行う。
【０００９】
したがって、プログラムパスされたプレーンがあっても、プログラムフェイルされたプレーンが存在すると、ＮＡＮＤフラッシュメモリは、すべてのプレーンに対してプログラム動作を行うようになる。この分野における通常の知識を有した者にとって周知のように、ＮＡＮＤフラッシュメモリは、プログラム動作を行う際に、プレーンのメモリセルにプログラム電圧及びパス電圧を印加する。したがって、ＮＡＮＤフラッシュメモリは、プログラムフェイルされたプレーンがあると、プログラムパスされたプレーンのメモリセルに対してもプログラム電圧及びパス電圧を印加し続ける。
【００１０】
このような場合に、プログラムが正常に完了したプログラムパスされたプレーンのメモリセルは、不必要なプログラム電圧及びパス電圧を印加されるようになるので、ストレス（ｓｔｒｅｓｓ）を受けるようになる。ストレスを受けるメモリセルは、弱くプログラムされるか、又は不必要な電子の移動が生じうるので、正常にプログラムされなくなる。すなわち、ストレスを受けるようになったメモリセルのしきい電圧の分布幅は増加しうる。言い換えれば、正常にプログラムされたメモリセルは、ストレスによりプログラムディスターブを受けるようになる。
【００１１】
図１は、先に説明したストレスに応じたプログラムディスターブによりデータ「０」〜データ「３」が格納されたセルのしきい電圧の分布幅が増加した場合を示している。
ＮＡＮＤフラッシュメモリは、読み出し動作により、セルに格納されたデータを読み出して外部に出力する。ＮＡＮＤフラッシュメモリは、データ「１」及び「２」が格納されたセルに対して読み出し動作を行う場合に、図１に示すように、ＮＡＮＤフラッシュメモリは、図１に示す読み出し電圧（点線Ａ）を基準に左側のデータ「１」が格納されたセルのしきい電圧の分布及び右側のデータ「２」が格納されたセルのしきい電圧の分布に応じて、セルからデータ「１」及びデータ「２」を読み出す動作を行う。しかしながら、図１に示すように、ストレスを受けるようになったデータ「１」を格納したセルのしきい電圧の分布幅は、Ｂ区間だけ増加しうる。このような場合に、データ「１」を格納したセルのしきい電圧の分布幅は、読み出し電圧（点線Ａ）を超えることがある。
【００１２】
読み出し電圧（点線Ａ）を超えたデータ「１」を格納したセルのしきい電圧の分布幅区間（エラー区間）では、正常的なデータ「１」が読み出されない。すなわち、ＮＡＮＤフラッシュメモリは、データビットエラーを発生する。データ「０」及び「２」を格納したセルのしきい電圧の分布幅も、各々Ｆ区間及びＤ区間分だけ増加し、このような場合に、ＮＡＮＤフラッシュメモリは、上述のデータビットエラーを発生する。メモリのセルが３ビットを格納することができる場合に、データ「３」を格納したメモリセルも、上述のように、データビットエラーを発生する。
【００１３】
シングルレベルセルＮＡＮＤフラッシュメモリは、各セルに１ビットを格納することができるので、シングルレベルセルＮＡＮＤフラッシュメモリの分布度は、図１に示すデータの分布度において、データ「０」及びデータ「１」の分布度のみを示した場合と同様である。したがって、シングルレベルセルＮＡＮＤフラッシュメモリの場合に、データ「０」を格納したセルのしきい電圧の分布幅は、Ｆ区間分だけ増加する。したがって、シングルレベルセルＮＡＮＤフラッシュメモリも、上述のデータビットエラーを発生する。
【００１４】
結果的に、ＮＡＮＤフラッシュメモリは、マルチプレーンプログラムを行う場合に、プログラムフェイルされたプレーンがあると、プログラムパスされたプレーンのメモリセルに対してもプログラム電圧及びパス電圧を印加し続けるので、ストレスに応じたプログラムディスターブによりデータビットエラーを発生する可能性がある。
【特許文献１】米国特許公報５，４７３，５６３号
【特許文献２】米国特許公報５，６９６，７１７号
【特許文献３】米国特許公報５，２９９，１６２号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、プログラムディスターブを減少させうるフラッシュメモリ装置及びその方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成すべく、本発明の特徴によると、フラッシュメモリ装置は、プログラム電圧、パス電圧、及び高電圧を生成する電圧発生回路と、前記電圧発生回路から提供される前記プログラム電圧、前記パス電圧、及び前記高電圧に応答してプログラム動作を行い、プログラムパス又はプログラムフェイルの如何を検証する複数のプレーンと、前記プレーンの検証結果に応答して、前記プレーンを制御する制御ロジックと、を備え、前記制御ロジックは、プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように前記プレーンを制御する。
【００１７】
この実施の形態において、プログラムフェイルされたプレーンは、前記制御ロジックの制御により前記プログラム電圧、前記パス電圧、及び前記高電圧を印加される。
この実施の形態において、前記プレーンは、マルチレベルセルＮＡＮＤフラッシュメモリである。
この実施の形態において、前記プレーンは、シングルレベルセルＮＡＮＤフラッシュメモリである。
【００１８】
この実施の形態において、前記プレーンは、各々行及び列に配列されたメモリセルを有する複数のメモリブロックを有するメモリセルアレイと、前記メモリブロックを選択し、該選択されたメモリブロックの行を選択する行選択回路と、プログラムされたメモリセルが正常にプログラムされたか否かを検証し、該検証結果を前記制御ロジックに提供するパスフェイルチェック回路と、を備え、前記行選択回路は、前記制御ロジックの制御により前記電圧発生回路から印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するか否かを決定する。
【００１９】
この実施の形態において、前記プログラムパスされたプレーンの前記パスフェイルチェック回路は、前記検証結果としてパス信号を出力する。
この実施の形態において、前記パス信号を提供された制御ロジックは、前記プログラムパスされたプレーンの行選択回路に印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように、前記プログラムパスされたプレーンの行選択回路を制御する。
【００２０】
この実施の形態において、前記行選択回路は、前記メモリブロックを選択するブロックデコーダと、前記選択されたメモリブロックの行を選択する行デコーダと、を備える。
この実施の形態において、前記制御ロジックは、前記パスされたプレーンの前記行デコーダに印加される前記プログラム電圧及び前記パス電圧を遮断するように、前記パスされたプレーンの前記行デコーダを制御する。
【００２１】
この実施の形態において、前記行デコーダは、接地電圧又は所定の電圧を生成し、前記接地電圧又は前記所定の電圧は、前記選択されたメモリブロックの行に提供される。
この実施の形態において、前記所定の電圧は、電源電圧より小さなレベルである。
この実施の形態において、前記ブロックデコーダは、前記電圧発生回路から高電圧を印加される高電圧ドライバと、前記高電圧ドライバから印加された前記高電圧を前記行デコーダに提供することによって、前記行デコーダをアクティブにするブロックワードラインドライバと、を備える。
【００２２】
この実施の形態において、前記制御ロジックは、前記パスされたプレーンの前記ブロックワードラインドライバに印加される前記高電圧を遮断するように、前記パスされたプレーンの前記ブロックワードラインドライバを制御する。
この実施の形態において、前記ブロックワードラインドライバは、前記接地電圧又は前記所定の電圧を生成し、前記接地電圧又は前記所定の電圧は、前記行デコーダに提供される。
【００２３】
この実施形態において、前記行デコーダは、前記ブロックワードラインドライバから提供された前記接地電圧又は前記所定の電圧に応答して非アクティブになる。
この実施の形態において、前記制御ロジックは、前記パスされたプレーンの前記高電圧ドライバに印加される前記高電圧を遮断するように、前記パスされたプレーンの前記高電圧ドライバを制御する。
【００２４】
この実施の形態において、前記高電圧ドライバは、前記接地電圧又は前記所定の電圧を生成し、前記接地電圧又は所定の電圧は、前記ブロックワードラインドライバに提供される。
この実施の形態において、前記ブロックワードラインドライバは、前記高電圧ドライバから提供された前記接地電圧又は前記所定の電圧を前記行デコーダに提供する。
【００２５】
また、上記の目的を達成すべく、本発明の他の特徴による行及び列に配列されたメモリセルを有するメモリセルアレイを各々含む複数のプレーンを備えるフラッシュメモリ装置のプログラム方法は、（ａ）マルチプレーンプログラム動作を行うステップと、（ｂ）前記プレーンのプログラムパス又はプログラムフェイルの如何を検証するステップと、（ｃ）前記検証結果に応じて、前記複数のプレーンに印加されるプログラム電圧、パス電圧、及び高電圧を遮断するか否かを決定するステップと、を含み、前記（ｃ）ステップは、プログラムパスされたプレーンの検証結果に応答して、前記プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断することを特徴とする。
【００２６】
この実施の形態において、（ｄ）前記プレーンが全てパスされるまで、前記（ａ）〜前記（ｃ）ステップを繰り返し行うステップをさらに含むことを特徴とする。
この実施の形態において、前記プレーンは、マルチレベルセルＮＡＮＤフラッシュメモリであることを特徴とする。
この実施の形態において、前記（ｃ）ステップは、前記プログラム電圧及び前記パス電圧を遮断し、接地電圧又は所定の電圧を生成するステップと、前記生成された接地電圧又は所定の電圧を前記行に提供するステップと、をさらに含むことを特徴とする。
【００２７】
この実施の形態において、前記所定の電圧は、電源電圧より小さなことを特徴とする。
この実施の形態において、前記プレーンは、前記行に前記プログラム電圧及び前記パス電圧を印加する行デコーダをさらに備え、前記（ｃ）ステップは、前記高電圧を遮断し、前記接地電圧又は前記所定の電圧を生成するステップと、前記生成された接地電圧又は所定の電圧を前記行デコーダに提供するステップをさらに含むことを特徴とする。
この実施の形態において、前記行デコーダは、前記接地電圧又は前記所定の電圧に応答して非アクティブになることを特徴とする。
【発明の効果】
【００２８】
本発明によると、フラッシュメモリ装置は、プログラム動作時に、プログラムディスターブを減少させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付された図面を参照して、本発明の実施の形態について詳細に説明する。
本発明のフラッシュメモリ装置は、プログラム電圧、パス電圧、及び高電圧を生成する電圧発生回路、前記電圧発生回路から提供される前記プログラム電圧、前記パス電圧、及び前記高電圧に応答してプログラム動作を行い、プログラムパス又はプログラムフェイルの如何を検証する複数のプレーン、及び前記プレーンの検証結果に応答して前記プレーンを制御する制御ロジックを備え、前記制御ロジックは、プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように前記プレーンを制御する。このような構成により、フラッシュメモリ装置は、すべてのプレーンがプログラムパスされた状態ではなくても、プログラムパスされたプレーンに対しては、プログラム電圧及びパス電圧、又は高電圧を印加しない。したがって、本発明によるフラッシュメモリ装置は、プログラムパスされたプレーンのストレスを減少させうるので、プログラムディスターブを減少させることができる。
【００３０】
図２は、本発明の実施の形態によるフラッシュメモリ装置のブロック図である。
図２に示すように、本発明の実施の形態によるフラッシュメモリ装置１０００は、複数のプレーン１００１〜１００Ｎ、制御ロジック２００、及び電圧発生回路３００を備える。フラッシュメモリ装置１０００は、マルチレベルセルＮＡＮＤフラッシュメモリ装置又はシングルレベルセルＮＡＮＤフラッシュメモリ装置である。
【００３１】
プレーン１００１〜１００Ｎは、フラッシュメモリ装置１０００のマルチプレーンプログラム動作時にデータ情報を格納し、該格納されたデータ情報が正常に格納されたか否かをそれぞれ検証する。検証結果は、それぞれ制御ロジック２００に提供される。
制御ロジック２００は、各プレーン１００１〜１００Ｎから提供された検証結果に応答して、各プレーン１００１〜１００Ｎに対応する制御信号Ｐ／Ｆ＿Ｆｌａｇ１〜Ｐ／Ｆ＿ＦｌａｇＮを生成する。また、制御ロジック２００は、フラッシュメモリ装置１０００の全般的な動作を制御する。
【００３２】
電圧発生回路３００は、制御ロジック２００の制御によりプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及び高電圧Ｖｐｐを生成する。生成されたプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及び高電圧Ｖｐｐは、プレーン１００１〜１００Ｎにそれぞれ提供される。
【００３３】
フラッシュメモリ装置１０００は、マルチプレーンプログラム動作を行う場合に、プレーン１００１〜１００Ｎにデータ情報を格納するプログラム動作を行う。フラッシュメモリ装置１０００は、すべてのプレーン１００１〜１００Ｎのプログラム動作が成功的に行われるまでプログラム動作を行う。このとき、プログラム動作が成功的に行われたプレーン１００１〜１００Ｎは、パス（ｐａｓｓ）信号を出力する。しかしながら、プログラムしようとするデータが成功的に格納されないプログラムフェイルされたプレーン１００１〜１００Ｎは、フェイル（ｆａｉｌ）信号を出力する。プログラム動作が成功的に行われたプレーンは、プログラムパスされたプレーンであり、プログラムしようとするデータが成功的に格納されないプレーンは、プログラムフェイルされたプレーンである。
【００３４】
例えば、プレーン１００１は、プログラムパスされ、プレーン１００Ｎは、プログラムフェイルされたと仮定すると、プレーン１００１は、パス信号を出力し、プレーン１００Ｎは、フェイル信号を出力する。パス信号及びフェイル信号は、検証結果として制御ロジック２００に提供される。制御ロジック２００は、プレーン１００１のパス信号に応答してアクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。また、制御ロジック２００は、プレーン１００Ｎのフェイル信号に応答して非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１Ｎを生成する。生成された制御信号Ｐ／Ｆ＿Ｆｌａｇ１、Ｐ／Ｆ＿ＦｌａｇＮは、それぞれ対応するプレーン１００１〜１００Ｎに提供される。
【００３５】
アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を提供されたプログラムパスされたプレーン１００１は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、電圧発生器３００から提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを遮断する。したがって、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を提供されるプログラムパスされたプレーン１００１は、プログラム動作を行わない。しかしながら、非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１Ｎを提供されたプログラムフェイルされたプレーン１００Ｎは、非アクティブになった制御信号Ｐ／Ｆ＿ＦｌａｇＮに応答して、電圧発生器３００から提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを遮断しない。したがって、非アクティブになった制御信号Ｐ／Ｆ＿ＦｌａｇＮを提供されるプログラムフェイルされたプレーン１００Ｎは、プログラム動作を行い続ける。
【００３６】
結果的に、フラッシュメモリ装置１００は、マルチプレーンプログラム動作を行う際に、すべてのプレーン１００１〜１００Ｎのプログラム動作がパスされた状態ではなくても、パスされたプレーンに対しては、プログラム動作を行わない。
【００３７】
図３は、図２に示すプレーンの構成を示すブロック図である。
各プレーン１００１〜１００Ｎは、同じ構成を有する。したがって、以下、図３に示すプレーン１００１の構成及び動作について説明する。
【００３８】
図３に示すように、本発明の実施の形態によるプレーン１００１は、複数のメモリブロックＢＬＫ０〜ＢＬＫＮを有するメモリセルアレイ１１０、行選択回路１２０、ページバッファ１３０、列選択回路１４０、及びパスフェイルチェック回路１５０を含む。複数のメモリブロックＢＬＫ０〜ＢＬＫＮは、それぞれ行（又はワードライン）及び列（又はビットライン）に配列されたメモリセルを備える。メモリセルアレイ１１０は、データ情報を格納する。
【００３９】
行選択回路１２０は、外部に提供されたブロックアドレス（図示せず）に応答して、メモリセルアレイ１１０のメモリブロックを選択し、行アドレス情報（図示せず）に応答して選択されたメモリブロックのワードライン（図４参照）を選択する。また、行選択回路１２０は、電圧発生回路３００からプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及び高電圧Ｖｐｐが印加され、制御ロジック２００から制御信号Ｐ／Ｆ＿Ｆｌａｇ１を印加される。行選択回路１２０は、プログラム動作時に選択されたワードラインにプログラム電圧Ｖｐｇｍを、そして非選択されたワードラインにパス電圧Ｖｐａｓｓを印加する。また、行選択回路１２０は、制御信号Ｐ／Ｆ＿Ｆｌａｇ１がアクティブであるか否かに応じて、印加されたプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及び高電圧Ｖｐｐを遮断するか否かを決定する。
【００４０】
ページバッファ回路１３０は、ビットライン（すべてのメモリブロックによって共有される）に各々接続した複数のページバッファ（図４参照）を各々含み、動作モードに応じて増幅器又は書き込みドライバとして動作する。
【００４１】
例えば、ページバッファ回路１３０は、プログラム動作時に、列選択回路１４０を介して提供される外部データを各々一時格納し、格納されたデータに応じてメモリセルアレイ１１０のビットラインを特定電圧（例えば、電源電圧Ｖｃｃ又は接地電圧ＧＮＤ）に設定する。また、ページバッファ回路１３０は、読み出し又は検証動作時に選択されたワードラインのメモリセルに格納されたデータを感知する。読み出し動作時に、ページバッファ回路１３０によって感知されたデータは、列選択回路１４０を介して外部に出力される。検証動作時に、ページバッファ回路１３０によって感知されたデータは、対応する列選択回路１４０を介してパスフェイルチェック回路１５０に伝達される。
【００４２】
パスフェイルチェック回路１５０は、列選択回路１４０を介して伝達されたデータ値がパスデータ値であるか否かを検証する。パスフェイルチェック回路１５０は、検証結果としてパス又はフェイル信号を制御ロジック２００に提供する。
制御ロジック２００は、上述のように、パスフェイルチェック回路１５０の検証結果に応答して制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成し、生成された制御信号Ｐ／Ｆ＿Ｆｌａｇ１を行選択回路１２０に提供する。
【００４３】
フラッシュメモリ装置１０００のマルチプレーンプログラム動作を行う際に、プレーン１００１は、プログラム動作を行う。このとき、パスフェイルチェック回路１５０は、メモリセルアレイ１１０のメモリセルが正常にプログラムされたか否かを検証する。すなわち、パスフェイルチェック回路１５０は、メモリセルがプログラムパスされたかプログラムフェイルされたかを検証する。
プレーン１００１がプログラムパスされた状態の場合について説明すると、以下の通りである。
【００４４】
パスフェイルチェック回路１５０は、検証結果としてパス信号（Ｐａｓｓ）を制御ロジック２００に提供する。制御ロジック２００は、パスフェイルチェック回路１５０から提供されたパス信号に応答して、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１は、行選択回路１２０に提供される。行選択回路１２０は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、電圧発生回路３００から提供されたプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓ、又は高電圧Ｖｐｐを遮断する。したがって、メモリセルアレイ１１０は、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓ、又は高電圧Ｖｐｐをもうこれ以上印加しない。その結果、プログラムパスされたプレーン１００１のメモリセルアレイ１１０のセルは、ストレスを受けない。
【００４５】
以下、プレーン１００１がプログラムフェイルされた状態の場合について説明する。
パスフェイルチェック回路１５０は、検証結果としてフェイル信号（ｆａｉｌ）を制御ロジック２００に提供する。制御ロジック２００は、パスフェイルチェック回路１５０から提供されたフェイル信号（ｆａｉｌ）に応答して、非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１は、行選択回路１２０に提供される。行選択回路１２０は、非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、電圧発生回路３００から提供されたプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、及び高電圧Ｖｐｐをメモリセルアレイ１１０に印加する。したがって、プログラムフェイルされたプレーン１００１は、再度プログラム動作を行う。
【００４６】
図４は、本発明の第１の実施の形態による図３に示すメモリブロックに関連した行選択回路、ページバッファ回路、及び列選択回路を概略的に示すブロック図である。
図４は、プレーン１００１の任意の一つのメモリブロックＢＬＫ０を示すものである。
【００４７】
図４に示すように、メモリブロックＢＬＫ０は、複数のストリング１１１を含み、各ストリング１１１は、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、そして選択トランジスタＳＳＴ、ＧＳＴの間に直列接続した複数のメモリセル（又はメモリセルトランジスタ）ＭＣ０〜ＭＣｍを備える。ストリング１１１は、対応するビットラインＢＬ０〜ＢＬｋにそれぞれ電気的に接続されている。ビットラインＢＬ０〜ＢＬｋは、プレーン１００１のメモリブロックＢＬＫ０〜ＢＬＫＮに共有されるように配列される。各ストリング１１１において、ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬに接続され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬに接続され、メモリセルトランジスタＭＣｍ〜ＭＣ０は、対応するワードラインＷＬｍ〜ＷＬ０にそれぞれ接続されている。
【００４８】
行選択回路１２０は、ブロックデコーダ１２１及び行デコーダ１２２を備える。行デコーダ１２２は、選択トランジスタＳＴ０〜ＳＴｉを備える。
【００４９】
ストリング選択ラインＳＳＬ、ワードラインＷＬｍ〜ＷＬ０、及び接地選択ラインＧＳＬは、選択トランジスタＳＴ０〜ＳＴｉを介して対応する選択ラインＳ０〜Ｓｉにそれぞれ接続されている。行デコーダ１２２は、行アドレス情報（図示せず）及び非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、選択ラインに対応する電圧（図２の電圧発生回路から供給される）を伝達するデコーダ１２２１をさらに備える。デコーダ１２２１は、ワードライン駆動回路として動作する。デコーダ１２２１は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ＿ｃを入力される場合に、電圧発生回路３００から印加されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを遮断する。このとき、デコーダ１２２１は、接地電圧ＧＮＤ又は所定の電圧Ｖｄｄを生成し、該生成された接地電圧ＧＮＤ又は所定の電圧ＶｄｄをワードラインＷＬｍ〜ＷＬ０に印加する。
【００５０】
選択トランジスタＳＴ０〜ＳＴｉのゲートは、ブロック選択ラインＢＳＣに共通に接続され、ブロック選択ラインＢＳＣは、ブロックデコーダ回路１２１によって制御される。ブロックデコーダ回路１２１は、外部から入力されるブロックアドレス情報（図示せず）に応答して、メモリブロックを選択する。すなわち、ブロックデコーダ回路１２１は、ブロックアドレス情報に応答して、ブロック選択ラインＢＳＣをアクティブ又は非アクティブにする。ページバッファ回路１３０は、ビットラインＢＬ０〜ＢＬｋにそれぞれ接続したページバッファＰＢを備え、各ページバッファＰＢは、プログラム検証動作時に読み出されたデータ値（ｎＷＤ０〜ｎＷＤｋ）を、列選択回路１４０を介してパスフェイルチェック回路１５０に出力する。データ値（ｎＷＤ０〜ｎＷＤｋ）は、メモリブロックのプログラム動作が正常に行われたか否かを判別するのに使用される。例示的なページバッファ及びパス／フェイルチェック回路が特許文献３に「ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＡＮ  ＯＰＴＩＭＩＺＩＮＧ  ＰＲＯＧＲＡＭＭＩＮＧ  ＭＥＴＨＯＤ  ＴＨＥＲＥ  ＯＦ」という題目で掲載されており、この出願のレファレンスとして含まれる。
【００５１】
図５は、図４に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
図４及び図５に示すように、フラッシュメモリ装置１００のマルチプレーンプログラム動作を説明すると、以下のとおりである。
【００５２】
フラッシュメモリ装置１０００は、マルチプレーンプログラム動作を行う。プログラム動作を行う際に、ブロックデコーダ１２１は、ブロック選択ラインＢＳＣに電圧発生回路３００から提供された高電圧Ｖｐｐを印加する。したがって、選択トランジスタＳＴ０〜ＳＴｉは、ターンオン状態となる。実質的に、ブロックデコーダ１２１は、高電圧ドライバ及びブロックワードラインドライバ（図６参照）を備える。高電圧ドライバは、電圧発生回路３００から提供された高電圧Ｖｐｐをブロックワードライン印加電圧としてブロックワードラインドライバに提供する。ブロックデコーダ１２１のブロックワードラインドライバは、ブロックワードライン印加電圧をブロック選択ラインＢＳＣに印加する。
【００５３】
プレーン１００１がプログラムパスされた状態である場合に、制御ロジック２００は、パスフェイルチェック回路１５０の検証結果に応答して、図５に示すように、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。行デコーダ１２２のデコーダ１２２１は、制御ロジック２００から提供されたアクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、電圧発生回路３００から印加されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを遮断する。また、デコーダ１２２１は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、接地電圧ＧＮＤ又は所定の電圧Ｖｄｄを生成する。生成された接地電圧ＧＮＤ又は所定の電圧Ｖｄｄは、ターンオンした選択トランジスタＳＴ１〜ＳＴｉ−１を介して、図５に示すように、ワードラインＷＬｍ〜ＷＬ０に印加される。
【００５４】
所定の電圧Ｖｄｄは、電源電圧Ｖｃｃより小さな電圧である。プログラムされたメモリセルアレイ１１０のメモリセルは、電源電圧Ｖｃｃより高いプログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａｓｓを印加される場合にストレスを受ける。しかしながら、所定の電圧Ｖｄｄは、電源電圧Ｖｃｃより小さなレベルの電圧であるから、正常にプログラムされたメモリセルアレイ１１０のメモリセルにストレスを与えない。
【００５５】
所定の電圧Ｖｄｄは、電源電圧Ｖｃｃより小さなレベルであって、プログラムされたメモリセルアレイ１１０のメモリセルにストレスを与えないように予め決定される。所定の電圧Ｖｄｄは、電源電圧Ｖｃｃを基準にロー（Ｌ）レベルと見なされる。
【００５６】
プレーン１００１がプログラムフェイルされた状態である場合に、制御ロジック２００は、パスフェイルチェック回路１５０の検証結果に応答して、図５に示すように、非アクティブになった（ロー（Ｌ）レベル）制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。行デコーダ１２２のデコーダ１２２１は、制御ロジック２００から提供された非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓをターンオンした選択トランジスタＳＴ１〜ＳＴｉ−１を介してワードラインＷＬｍ〜ＷＬ０に印加する。
【００５７】
プログラム電圧Ｖｐｇｍは、選択されたワードラインに印加され、パス電圧Ｖｐａｓｓは、非選択されたワードラインに印加される。したがって、プログラムフェイルされたプレーン１００１は、プログラム動作を行う。
【００５８】
図６は、本発明の第２の実施の形態による図３に示すメモリブロックに関連した行選択回路、ページバッファ回路、及び列選択回路を概略的に示すブロック図である。
【００５９】
図６に示すメモリブロックＢＬＫ０、行選択回路１２０、ページバッファ回路１３０、及び列選択回路１４０の構成は、図４に示すメモリブロックＢＬＫ０、行選択回路１２０、ページバッファ回路１３０、及び列選択回路１４０の構成と同様である。但し、制御信号Ｐ／Ｆ＿Ｆｌａｇ１を提供されるブロックのみが異なる。したがって、同じ構成は、同じ符号を使用しており、各ブロックの重複する説明は省略する。
【００６０】
図６に示すように、本発明の第２の実施の形態によるブロックデコーダ１２１は、高電圧ドライバ（Ｖｐｐ  ｄｒｉｖｅｒ）１２１１及びブロックワードラインドライバ（Ｂｌｏｃｋ  ＷＬ  Ｄｒｉｖｅｒ）１２１２を備える。高電圧ドライバ１２１１は、電圧発生回路１８０から提供された高電圧Ｖｐｐをブロックワードライン印加電圧Ｖｐｐｉとしてブロックワードラインドライバ１２１２に提供する。ブロックワードラインドライバ１２１２は、制御ロジック２００から提供された制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、ブロックワードラインＢＳＣにブロックワードライン印加電圧Ｖｐｐｉを印加するか否かを決定する。
【００６１】
図７は、図６に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
図６及び図７に示すように、フラッシュメモリ装置１０００のマルチプレーンプログラム動作を説明すると、以下のとおりである。
【００６２】
フラッシュメモリ装置１０００は、マルチプレーンプログラム動作を行う。プログラム動作を行う際に、ブロックワードラインドライバ１２１２は、高電圧ドライバ１２１１から提供された高電圧Ｖｐｐであるブロックワードライン印加電圧ＶｐｐｉをブロックワードラインＢＳＣに印加する。したがって、選択トランジスタＳＴ０〜ＳＴｉは、ターンオン状態となる。
【００６３】
プレーン１００１がプログラムパスされた状態である場合に、制御ロジック２００は、パスフェイルチェック回路１５０の検証結果に応答して、図７に示すように、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。制御ロジック２００は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１をブロックワードラインドライバ１２１２に提供する。
【００６４】
ブロックワードラインドライバ１２１２は、制御ロジック２００から提供されたアクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、高電圧Ｖｐｐであるブロックワードライン印加電圧Ｖｐｐｉを遮断する。また、ブロックワードラインドライバ１２１２は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、接地電圧ＧＮＤ又は所定の電圧Ｖｄｄを生成する。生成された接地電圧ＧＮＤ又は所定の電圧Ｖｄｄは、図７に示すように、ブロックワードラインＢＳＣに印加される。したがって、接地電圧ＧＮＤ又は所定の電圧Ｖｄｄは、選択トランジスタＳＴ０〜ＳＴｉのゲートに印加される。
【００６５】
選択トランジスタＳＴ０〜ＳＴｉは、接地電圧ＧＮＤ又は所定の電圧Ｖｄｄによりターンオン状態になるが、極めて小さくターンオンされた状態である。したがって、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓは、ワードラインＷＬｍ〜ＷＬ０に印加されない。その結果、プログラムパスされたプレーン１００１のメモリセルアレイ１１０のセルは、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが印加されない。言い換えれば、選択トランジスタＳＴ０〜ＳＴｉを備える行デコーダ１２２は、接地電圧ＧＮＤ又は所定の電圧Ｖｄｄにより非アクティブになる。非アクティブになった行デコーダ１２２は、プログラム電圧Ｖｐｇｍ及びパス電圧ＶｐａｓｓをワードラインＷＬｍ〜ＷＬ０に印加しない。すなわち、ワードラインＷＬｍ〜ＷＬ０は、ロー（Ｌ）レベルの電圧を印加される。
【００６６】
結果的に、フラッシュメモリ装置１０００は、プログラムパスされたプレーンのセルが受けるストレスを減少させうるので、プログラムディスターブを減少させることができる。
プレーン１００１がプログラムフェイルされた状態である場合に、制御ロジック２００は、パスフェイルチェック回路１５０の検証結果に応答して、図７に示すように、非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。制御ロジック２００は、非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１をブロックワードラインドライバ１２１２に提供する。
【００６７】
ブロックワードラインドライバ１２１２は、制御ロジック２００から提供された非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、高電圧Ｖｐｐであるブロックワードライン印加電圧ＶｐｐｉをブロックワードラインＢＳＣに印加する。したがって、高電圧Ｖｐｐであるブロックワードライン印加電圧Ｖｐｐｉは、選択トランジスタＳＴ０〜ＳＴｉのゲートに印加される。
【００６８】
選択トランジスタＳＴ０〜ＳＴｉは、高電圧Ｖｐｐであるブロックワードライン印加電圧Ｖｐｐｉによりターンオンされた状態を維持する。したがって、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓは、ターンオンされた選択トランジスタＳＴ１〜ＳＴｉ−１を介して、ワードラインＷＬｍ〜ＷＬ０に印加される。言い換えれば、選択トランジスタＳＴ０〜ＳＴｉを含む行デコーダ１２２は、高電圧Ｖｐｐによりアクティブになる。アクティブになった行デコーダ１２２は、プログラム電圧Ｖｐｇｍ及びパス電圧ＶｐａｓｓをワードラインＷＬｍ〜ＷＬ０に印加する。
【００６９】
プログラム電圧Ｖｐｇｍは、選択されたワードラインに印加され、パス電圧Ｖｐａｓｓは、非選択されたワードラインに印加される。したがって、プログラムフェイルされたプレーン１００１は、プログラム動作を行う。
【００７０】
結果的に、フラッシュメモリ装置１０００は、すべてのプレーンがプログラムパスされなくても、プログラムパスされたプレーンに対しては、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを印加しない。したがって、フラッシュメモリ装置１０００は、プログラムディスターブを減少させることができる。
【００７１】
図８は、本発明の第３の実施の形態による図３に示すメモリブロックに関連した行選択回路、ページバッファ回路、及び列選択回路を概略的に示すブロック図である。
図８に示すメモリブロックＢＬＫ０、行選択回路１２０、ページバッファ回路１３０、及び列選択回路１４０の構成は、図６に示すメモリブロックＢＬＫ０、行選択回路１２０、ページバッファ回路１３０、及び列選択回路１４０の構成と同様である。また、図８に示すブロックデコーダ１２１の構成は、図６に示すブロックデコーダ１２１の構成と同様である。ただし、制御信号Ｐ／Ｆ＿Ｆｌａｇ１が提供されるブロックのみが異なる。したがって、同じ構成には同じ符号を使用しており、各ブロックの重複する説明は省略する。
【００７２】
図８に示すように、高電圧ドライバ１２１１は、制御ロジック２００から提供された制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、高電圧Ｖｐｐを提供するか否かを決定する。
図９は、図８に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
【００７３】
図８及び図９に示すように、フラッシュメモリ装置１０００のマルチプレーンプログラム動作を説明すると、以下のとおりである。
フラッシュメモリ装置１０００は、マルチプレーンプログラム動作を行う。プログラム動作を行う際に、ブロックワードラインドライバ１２１２は、高電圧ドライバ１２１１から提供された高電圧Ｖｐｐであるブロックワードライン印加電圧Ｖｐｐｉをブロック選択ラインＢＳＣに印加する。したがって、選択トランジスタＳＴ０〜ＳＴｉは、ターンオン状態となる。
【００７４】
プレーン１００１がプログラムパスされた状態の場合に、制御ロジック２００は、パスフェイルチェック回路１５０の検証結果に応答して、図７に示すように、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。制御ロジック２００は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を高電圧ドライバ１２１１に提供する。
【００７５】
高電圧ドライバ１２１１は、制御ロジック２００から提供されたアクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、電圧発生回路３００から印加された高電圧Ｖｐｐを遮断する。また、高電圧ドライバ１２１１は、アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、接地電圧ＧＮＤ又は所定の電圧Ｖｄｄを生成する。生成された接地電圧ＧＮＤ又は所定の電圧Ｖｄｄは、ブロックワードライン印加電圧Ｖｐｐｉとしてブロックワードラインドライバ１２１２に提供される。ブロックワードラインドライバ１２１２は、ブロックワードラインドライバ１２１２から提供された接地電圧ＧＮＤ又は所定の電圧Ｖｄｄを、図７に示すように、ブロックワードラインＢＳＣに印加する。以後の動作は、先に説明したので省略する。
【００７６】
プレーン１００１がプログラムフェイルされた状態の場合に、制御ロジック２００は、パスフェイルチェック回路１５０の検証結果に応答して、図７に示すように、非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を生成する。制御ロジック２００は、非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１を高電圧ドライバ１２１１に提供する。
【００７７】
高電圧ドライバ１２１１は、制御ロジック２００から提供された非アクティブになった制御信号Ｐ／Ｆ＿Ｆｌａｇ１に応答して、電圧発生回路３００から印加された高電圧Ｖｐｐをブロックワードライン印加電圧Ｖｐｐｉとしてブロックワードラインドライバ１２１２に提供する。ブロックワードラインドライバ１２１２は、高電圧ドライバ１２１１から提供された高電圧Ｖｐｐであるブロックワードライン印加電圧ＶｐｐｉをブロックワードラインＢＳＣに印加する。以後の動作は、先に説明したので省略する。
【００７８】
結果的に、フラッシュメモリ装置１０００は、すべてのプレーンがプログラムパスされた状態ではなくても、プログラムパスされたプレーンに対しては、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを印加しない。したがって、フラッシュメモリ装置１０００は、プログラムディスターブを減少させることができる。
【００７９】
図１０は、本発明の実施の形態によるフラッシュメモリ装置のマルチプレーンプログラム動作を説明するためのフローチャートである。
図１０に示すように、本発明の実施の形態による複数のプレーン１００１〜１００Ｎを備えるフラッシュメモリ装置１０００は、第１ステップ（Ｓ１００）においてマルチプレーンプログラム動作を行う。
【００８０】
第２ステップ（Ｓ２００）では、各プレーン１００１〜１００Ｎが正常にプログラムされているか否かが検証される。また、第２ステップ（Ｓ２００）では、検証によりプレーン１００１〜１００Ｎのプログラムパス／フェイルの如何が決定される。
【００８１】
第３ステップ（Ｓ３００）においてすべてのプレーン１００１〜１００Ｎがプログラムパスされた場合に、マルチプレーンプログラム動作は終了する。しかしながら、すべてのプレーン１００１〜１００Ｎがパスされない場合には、すなわち、プログラムフェイルされたプレーンがある場合には、マルチプレーンプログラム動作は、第４ステップ（Ｓ４００）に進む。
【００８２】
第４ステップ（Ｓ４００）においてプログラムパスされたプレーンに印加されるプログラム電圧及びパス電圧、又は高電圧は遮断される。フラッシュメモリ装置１０００は、マルチプレーンプログラム動作を行う場合に、すべてのプレーン１００１〜１００Ｎがプログラムパスされるまで、第１ステップ（Ｓ１００）〜第４ステップ（Ｓ４００）を行う。
【００８３】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００８４】
【図１】一般的なマルチレベルセルＮＡＮＤフラッシュメモリのセルのしきい電圧の分布を示す図である。
【図２】本発明の実施の形態によるフラッシュメモリ装置のブロック図である。
【図３】図２に示すプレーンの構成を示すブロック図である。
【図４】本発明の第１の実施の形態による図３に示すメモリブロックに関連した行選択回路、ページバッファ回路、及び列選択回路を概略的に示すブロック図である。
【図５】図４に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
【図６】本発明の第２の実施の形態による図３に示すメモリブロックに関連した行選択回路、ページバッファ回路、及び列選択回路を概略的に示すブロック図である。
【図７】図６に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
【図８】本発明の第３の実施の形態による図３に示すメモリブロックに関連した行選択回路、ページバッファ回路、及び列選択回路を概略的に示すブロック図である。
【図９】図８に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
【図１０】本発明の実施の形態によるフラッシュメモリ装置のマルチプレーンプログラム動作を説明するためのフローチャートである。
【符号の説明】
【００８５】
１０００      フラッシュメモリ装置
１００１、１００Ｎ      プレーン
２００      制御ロジック
３００      電圧発生回路
１１０      メモリセルアレイ
１２０      行選択回路
１３０      ページバッファ
１４０      列選択回路
１５０      パスフェイルチェック回路
１２１      ブロックデコーダ
１２２      ローデコーダ
１２２１      デコーダ
１２１１      高電圧ドライバ
１２１２      ブロックワードラインドライバ
【図１】
0005393999.tif 000002
【図２】
0005393999.tif 000003
【図３】
0005393999.tif 000004
【図４】
0005393999.tif 000005
【図５】
0005393999.tif 000006
【図６】
0005393999.tif 000007
【図７】
0005393999.tif 000008
【図８】
0005393999.tif 000009
【図９】
0005393999.tif 000010
【図１０】
0005393999.tif 000011