(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（６）と、
前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、前記トレンチ（６）の長手方向と交差する方向において複数に分断されていると共に、少なくとも前記トレンチ（６）と対応する位置において、前記トレンチ（６）の長手方向に等間隔に配置されたレイアウトとされ、前記トレンチ（６）と対応する位置に配置された部分により、前記トレンチ（６）の底部における角部を囲んでいる第２導電型のディープ層（１０）が備えられ、
前記ディープ層（１０）の周囲は、該ディープ層（１０）よりも低不純物濃度とされた第２導電型の電界緩和領域（１０ａ）にて囲まれていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として複数本ストライプ状に形成されたトレンチ（６）と、
前記トレンチ（６）の内壁に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ベース領域（３）と前記ゲート絶縁膜（８）との間に形成された炭化珪素からなる第１導電型のチャネル層と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル層に形成される蓄積型のチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、前記トレンチ（６）の長手方向と交差する方向において複数に分断されていると共に、少なくとも前記トレンチ（６）と対応する位置において、前記トレンチ（６）の長手方向に等間隔に配置されたレイアウトとされ、前記トレンチ（６）と対応する位置に配置された部分により、前記チャネル層を介して前記トレンチ（６）の底部における角部を囲んでいる第２導電型のディープ層（１０）が備えられ、
前記ディープ層（１０）の周囲は、該ディープ層（１０）よりも低不純物濃度とされた第２導電型の電界緩和領域（１０ａ）にて囲まれていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記ディープ層（１０）は、複数本ストライプ状に並べられた前記トレンチ（６）同士の間にも形成されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ディープ層（１０）のうち前記トレンチ（６）同士の間に配置された部分と前記ベース領域（３）の間には、第１導電型の電流拡散層（２ａ）が形成されていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ディープ層（１０）は、前記トレンチ（６）の長手方向に対して垂直方向に等間隔に並べられた格子状にレイアウトされていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項６】
前記ディープ層（１０）は、前記トレンチ（６）の長手方向と同方向に等間隔に並べられていると共に、該ディープ層（１０）のうち前記トレンチ（６）の底部の角部を囲む部分に対して、該ディープ層（１０）のうち前記トレンチ（６）同士の間に配置される部分を前記トレンチ（６）の長手方向においてずらして配置した千鳥格子状のレイアウトとされていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項７】
前記ディープ層（１０）は、前記基板（１）の平面方向における形状が六角形とされており、該六角形が蜂の巣状にレイアウトされていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項８】
前記ディープ層（１０）は、前記トレンチ（６）の底部における角部を囲む部分のみに形成されており、該ディープ層（１０）の底部の角部が丸められていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（６）と、
前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、かつ、前記トレンチ（６）の長手方向に対して交差する方向にストライプ状に複数本延設された第２導電型のディープ層（１０）を有し、
前記ディープ層（１０）は、前記トレンチ（６）と対応する位置に形成された部分よりも、前記トレンチ（６）同士の間に配置された部分の方が幅狭とされていることを特徴とする炭化珪素半導体装置。
【請求項１０】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として複数本ストライプ状に形成されたトレンチ（６）と、
前記トレンチ（６）の内壁に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ベース領域（３）と前記ゲート絶縁膜（８）との間に形成された炭化珪素からなる第１導電型のチャネル層と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル層に形成される蓄積型のチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、かつ、前記トレンチ（６）の長手方向に対して交差する方向にストライプ状に複数本延設された第２導電型のディープ層（１０）を有し、
前記ディープ層（１０）は、前記トレンチ（６）と対応する位置に形成された部分よりも、前記トレンチ（６）同士の間に配置された部分の方が幅狭とされていることを特徴とする炭化珪素半導体装置。
【請求項１１】
前記ディープ層（１０）のうち前記トレンチ（６）同士の間に配置された部分と前記ベース領域（３）の間には、第１導電型の電流拡散層（２ａ）が形成されていることを特徴とする請求項９または１０に記載の炭化珪素半導体装置。
【請求項１２】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面にマスク（２０）を配置した後、該マスク（２０）を用いたイオン注入を行うことにより、前記ドリフト層（２）の表層部に、一方向を長手方向とする第２導電型のディープ層（１０）を形成する工程と、
前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなるように、前記ディープ層（１０）の長手方向に対して交差する方向を長手方向とするトレンチ（６）を形成する工程と、
前記トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
前記ディープ層（１０）を形成する工程では、前記ディープ層（１０）のうち前記トレンチ（６）と対応する位置に形成された部分よりも、前記トレンチ（６）同士の間に配置された部分の方が幅狭とされるように前記ディープ層（１０）を形成することを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
【０００３】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。
【０００４】
このような問題を解決するものとして、特許文献１において、ｐ型ベース領域の下方に、トレンチゲート構造を構成するトレンチに対して交差するようにストライプ状のｐ型ディープ層を形成したＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、各ｐ型ディープ層からｎ-型ドリフト層側に伸びる空乏層によって高電圧がゲート絶縁膜側に入り込み難くなるようにすることで、ゲート絶縁膜内での電界集中を緩和し、ゲート絶縁膜が破壊されることを防止している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１９４０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記した特許文献１に示される構造のＳｉＣ半導体装置では、ＭＯＳＦＥＴをオンさせるときにはｐ型ディープ層が電流通路を塞ぐことになり、電流の流れることができる領域を狭めることになる。そして、特許文献１に示される構造のＳｉＣ半導体装置では、ｐ型ディープ層をストライプ状とし、かつ、ｐ型ディープ層の幅（基板平面方向の長さ）をすべて同じにしているため、電流通路を塞いでる範囲が広く、オン抵抗の低減が十分得られないという問題がある。
【０００７】
本発明は上記点に鑑みて、よりオン抵抗の低減を図ることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、反転型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置において、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで形成され、トレンチ（６）の長手方向と交差する方向において複数に分断されていると共に、少なくともトレンチ（６）と対応する位置において、トレンチ（６）の長手方向に等間隔に配置されたレイアウトとされ、トレンチ（６）と対応する位置に配置された部分により、トレンチ（６）の底部における角部を囲んでいる第２導電型のディープ層（１０）が備えられていることを第１の特徴としている。
【０００９】
このように、ディープ層（１０）をトレンチ（６）の長手方向と交差する方向において複数に分断したレイアウトとしている。このため、分断されたディープ層（１０）の間のドリフト層（２）内でも電流の流れる範囲が広がるようにでき、ソース電極（１１）とドレイン電極（１３）との間により多くの電流が流れるようにできる。したがって、ＳｉＣ半導体装置のオン抵抗を従来よりもさらに低減することが可能になる。
また、請求項１に記載の発明では、ディープ層（１０）の周囲は、該ディープ層（１０）よりも低不純物濃度とされた第２導電型の電界緩和領域（１０ａ）にて囲まれていることを第２の特徴としている。
このように、ディープ層（１０）の周囲を電界緩和領域（１０ａ）にて囲むようにしても、ディープ層（１０）の角部で電界集中が生じることを緩和できる。この場合も、ディープ層（１０）の角部での電界集中を緩和できることから、トレンチ（６）同士の間にディープ層（１０）が配置されないようにすることもできる。このようにすれば、耐圧を確保しつつ、より電流が流れる範囲を広くすることで、さらなるオン抵抗の低減を図ることが可能となる。
【００１０】
請求項２に記載の発明では、蓄積型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置において、請求項１と同様の構造のディープ層（１０）を備えていることを特徴としている。このように、蓄積型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置について、上記ディープ層（１０）を適用しても、請求項１と同様の効果を得ることができる。
【００１１】
請求項３に記載の発明では、ディープ層（１０）は、複数本ストライプ状に並べられたトレンチ（６）同士の間にも形成されていることを特徴としている。
【００１２】
このように、トレンチ（６）同士の間にもディープ層（１０）を配置することにより、ディープ層（１０）の間隔を短くすることができる。このため、等電位線がディープ層（１０）の間に入り込み難くなるようにでき、ディープ層（１０）の底部の角部に電界が集中することを抑制できる。
【００１３】
請求項４に記載の発明では、ディープ層（１０）のうちトレンチ（６）同士の間に配置された部分とベース領域（３）の間には、第１導電型の電流拡散層（２ａ）が形成されていることを特徴としている。
【００１４】
このような構造とすれば、電流拡散層（２ａ）を通じて電流の流れる範囲が広められた状態でソース電極（１１）とドレイン電極（１３）との間に電流を流すことができる。このため、よりオン抵抗の低減を図ることが可能となる。
【００１５】
例えば、請求項５に記載したように、トレンチ（６）の長手方向に対して垂直方向に等間隔に並べられた格子状のレイアウトとしてディープ層（１０）を形成することができる。また、請求項６に記載したように、トレンチ（６）の長手方向と同方向に等間隔に並べ、該ディープ層（１０）のうちトレンチ（６）の底部の角部を囲む部分に対して、該ディープ層（１０）のうちトレンチ（６）同士の間に配置される部分をトレンチ（６）の長手方向においてずらして配置した千鳥格子状のレイアウトとしてディープ層（１０）を形成することもできる。さらに、請求項７に記載したように、基板（１）の平面方向における形状が六角形とされ、該六角形を蜂の巣状に配置したレイアウトとしてディープ層（１０）を形成しても良い。
【００１６】
請求項８に記載の発明では、ディープ層（１０）は、トレンチ（６）の底部における角部を囲む部分のみに形成されており、該ディープ層（１０）の底部の角部が丸められていることを特徴としている。
【００１７】
このように、ディープ層（１０）の底部の角部を丸めているため、ディープ層（１０）の角部で電界集中が生じることを緩和できる。この場合、ディープ層（１０）の角部での電界集中を緩和できることから、トレンチ（６）同士の間にディープ層（１０）が配置されないようにすることもできる。このようにすれば、耐圧を確保しつつ、より電流が流れる範囲を広くすることで、さらなるオン抵抗の低減を図ることが可能となる。
【００２０】
請求項９に記載の発明では、反転型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置において、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで形成され、かつ、トレンチ（６）の長手方向に対して交差する方向にストライプ状に複数本延設された第２導電型のディープ層（１０）を有し、ディープ層（１０）は、トレンチ（６）と対応する位置に形成された部分よりも、トレンチ（６）同士の間に配置された部分の方が幅狭とされていることを特徴としている。
【００２１】
このように、ディープ層（１０）のうち隣り合うトレンチ（６）の間に配置される部分の幅を狭くしているため、ディープ層（１０）の幅を一定にする場合と比較して電流通路を広げることが可能となる。このため、ＳｉＣ半導体装置のオン抵抗を従来よりもさらに低減することが可能になる。
【００２２】
請求項１０に記載の発明では、蓄積型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置において、請求項９と同様の構造のディープ層（１０）を備えていることを特徴としている。このように、蓄積型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置について、上記ディープ層（１０）を適用しても、請求項９と同様の効果を得ることができる。
【００２３】
これら請求項９、１０に記載した構造のディープ層（１０）を備える場合にも、請求項１１に記載したように、ディープ層（１０）のうちトレンチ（６）同士の間に配置された部分とベース領域（３）の間に、第１導電型の電流拡散層（２ａ）を形成することができる。
【００２４】
このような構造とすれば、電流拡散層（２ａ）を通じて電流の流れる範囲が広められた状態でソース電極（１１）とドレイン電極（１３）との間に電流を流すことができる。このため、よりオン抵抗の低減を図ることが可能となる。
【００２５】
以上のようなＳｉＣ半導体装置は、例えば以下に示す製造方法によって製造される。
【００２６】
例えば、ＳｉＣからなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）を形成する工程と、ドリフト層（２）の表面にマスク（２０）を配置した後、該マスク（２０）を用いたイオン注入を行うことにより、ドリフト層（２）の表層部に第２導電型のディープ層（１０）を形成する工程と、ディープ層（１０）およびドリフト層（２）の上に第２導電型のＳｉＣからなるベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、ドリフト層（２）よりも高濃度の第１導電型のＳｉＣにて構成されたソース領域（４）を形成する工程と、ソース領域（４）の表面からベース領域（３）を貫通してドリフト層（２）に達し、かつ、ディープ層（１０）よりも浅くなる一方向を長手方向とするトレンチ（６）を形成する工程と、トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、トレンチ（６）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（４）およびベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、ディープ層（１０）を形成する工程では、トレンチ（６）の長手方向と交差する方向において複数に分断されると共に、少なくともトレンチ（６）と対応する位置において、トレンチ（６）の長手方向に等間隔に配置されたレイアウトとされ、トレンチ（６）と対応する位置に配置された部分により、トレンチ（６）の底部における角部を囲むようにディープ層（１０）を形成するという製造方法により、上記請求項１の第１の特徴を有する反転型のＳｉＣ半導体装置を製造できる。
【００２７】
請求項１２に記載したように、ディープ層（１０）を形成する工程では、ディープ層（１０）のうちトレンチ（６）と対応する位置に形成された部分よりも、トレンチ（６）同士の間に配置された部分の方が幅狭とされるようにディープ層（１０）を形成することにより、請求項９に示した反転型のＳｉＣ半導体装置を製造できる。
【００２８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。
【図２−ａ】図１のＡ−Ａ断面図である。
【図２−ｂ】図１のＢ−Ｂ断面図である。
【図２−ｃ】図１のＣ−Ｃ断面図である。
【図２−ｄ】図１のＤ−Ｄ断面図である。
【図３】図１中のＥ−Ｅ断面図である。
【図４】ドレイン電極１３に６５０Ｖを印加したと想定した場合の電位分布についてシミュレーションした結果を示す図である。
【図５】図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。
【図６】図５に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。
【図８−ａ】図７のＦ−Ｆ断面図である。
【図８−ｂ】図７のＧ−Ｇ断面図である。
【図９】図７に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。
【図１０】本発明の第３実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴにおけるｐ型ディープ層１０のレイアウトを示した断面図である。
【図１１】本発明の第４実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴにおけるｐ型ディープ層１０のレイアウトを示した断面図である。
【図１２】（ａ）、（ｂ）は、ｐ型ディープ層１０の他の構造例を示した図である。
【図１３】ｐ型ディープ層１０の他の構造例を示した図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３１】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
【００３２】
図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２−ａ〜図２−ｄおよび図３は、図１のＭＯＳＦＥＴの断面図である。図２−ａは、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２−ｂは、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２−ｃは、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２−ｄは、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。また、図３は、図１中のＥ−Ｅ線においてｘｙ平面と平行に切断したときの断面である。なお、図３に関してはＭＯＳＦＥＴの１セル分のみではなく隣接する３セル分の断面を示してある。
【００３３】
図１および図２−ａ〜図２−ｄに示すＭＯＳＦＥＴは、ＳｉＣからなるｎ+型基板１が半導体基板として形成されている。ｎ+型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、本実施形態では、ｎ-型ドリフト層２のうちの表面側、つまりｎ+型基板１とは反対側において高濃度層を形成することで電流拡散層２ａを構成している。この電流拡散層２ａの不純物濃度は、例えば５．０×１０16〜１．５×１０17／ｃｍ3で厚さ０．３〜０．７μｍとされている。さらに、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることもできる。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００３４】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型ボディ層５が形成されている。
【００３５】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型ボディ層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型ボディ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００３６】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００３７】
さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
【００３８】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型ボディ層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００３９】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に並べられたｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ６の底部よりも深くされており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。
【００４０】
本実施形態では、ｐ型ディープ層１０は、図３に示したようにｘ方向（トレンチ６の長手方向に対する垂直方向）に複数個並べられたものがｙ方向に平行に複数個配置された格子状のレイアウト、つまり、平行に並べられたストライプ状のものをｘ方向において複数に分断したレイアウトとされている。ｘ方向に並べられたｐ型ディープ層１０は、トレンチ６と対応する位置と、隣り合うセルのトレンチ６同士の間の中央位置に配置されている。各ｐ型ディープ層１０のうちトレンチ６と対応する位置に形成された部分は、少なくともトレンチ６の長手方向に対する垂直方向においてトレンチ６の底部の角部を囲めるサイズとされている。本実施形態では、各ｐ型ディープ層１０を同じサイズとし、ｘ方向において等間隔に配置されていると共に、ｙ方向において等間隔に配置されている。例えば、ｐ型ディープ層１０は、ｘ方向の寸法が２．０μｍ、ｙ方向の寸法が１．５μｍとされ、ｐ型ディープ層１０同士の間隔は、ｘ方向の間隔が２．０μｍ、ｙ方向の間隔が２．５μｍとされている。
【００４１】
また、ｎ+型ソース領域４およびｐ+型ボディ層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型ボディ層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型ボディ層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００４２】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００４３】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
【００４４】
まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００４５】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２（電流拡散層２ａを含む）の間より、空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より、高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００４６】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、ｐ型ディープ層１０の不純物濃度をｐ型ベース領域３よりも高濃度とすれば、よりｎ-型ドリフト層２側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
【００４７】
シミュレーションにより確認したところ、ドレイン電極１３に６５０Ｖを印加した場合において、ゲート酸化膜８のうちのトレンチ６の底部での電界強度が２．０ＭＶ／ｃｍであった。この電界強度はゲート酸化膜８が電界集中で破壊されないレベルであり、ｐ型ディープ層１０をｘ方向において分断していない構造とした場合と等しい値である。このため、ドレイン電極１３に６５０Ｖを印加してもゲート酸化膜８は破壊されず、耐圧６５０Ｖを達成できる。
【００４８】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２の電流拡散層２ａに到達する。これにより、電流の流れる範囲が広められた状態でソース電極１１とドレイン電極１３との間に電流を流すことができる。
【００４９】
さらに、本実施形態では、ｐ型ディープ層１０をｘ方向において複数に分断したレイアウトとしている。このため、分断されたｐ型ディープ層１０の間のｎ-型ドリフト層２内でも電流の流れる範囲が広がるようにでき、ソース電極１１とドレイン電極１３との間により多くの電流が流れるようにできる。
【００５０】
この場合のオン抵抗を計算したところ、２．８ｍΩ・ｃｍ2になっており、本実施形態のようにｐ型ディープ層１０をｘ方向において分断していない場合のオン抵抗３．０ｍΩ・ｃｍ2に対してオン抵抗を０．２ｍΩ・ｃｍ2低減することができた。この結果より、オン抵抗をさらに低減することが可能になっていることが判る。
【００５１】
参考として、上記したようにドレイン電極１３に６５０Ｖを印加したと想定した場合の電位分布についてシミュレーションした。その結果を図４に示す。この図は、図２−ｂに対応する断面において、本実施形態に示したｐ型ディープ層１０を有するＳｉＣ半導体装置の電位分布を示した図であり、ｐ型ベース領域３およびｐ型ディープ層１０の表面（最上部）を０Ｖとして１０Ｖ間隔で等電位線を示してある。
【００５２】
この図に示すように、本実施形態のＳｉＣ半導体装置では、ｐ型ディープ層１０をｘ方向において分断しているが、ｐ型ディープ層１０によって等電位線が押し下げられるため、ゲート酸化膜８内の等電位線の間隔をトレンチ側面と底部双方において広げることが可能となる。そして、このときのゲート酸化膜８内での電界は上述したように２．０ＭＶ／ｃｍとなり、十分に低減されていることが判る。したがって、本実施形態のようにｘ方向においてｐ型ディープ層１０を分断しても、ゲート酸化膜８内の電界集中を十分に緩和することが可能となる。
【００５３】
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図５〜図６は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図５および図６中、左側に図１中のＢ−Ｂ線においてｘｚ平面と平行に切断した断面図（図２−ａと対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
【００５４】
〔図５（ａ）に示す工程〕
まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。また、ｎ-型ドリフト層２に対してｎ型不純物（例えば窒素）をイオン注入すること、もしくはｎ-型ドリフト層２のエピタキシャル成長条件を途中で変更してｎ型不純物濃度を高めることにより、電流拡散層２ａを形成する。
【００５５】
〔図５（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０の形成予定領域においてマスク２０を開口させる。このとき、マスク２０にｐ型ディープ層１０と同じ格子状のレイアウトの開口部が形成されるようにする。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、例えばボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3、厚さが０．６〜１．０μｍ程度、幅が１．５〜２．０μｍ程度となる格子状にレイアウトされたｐ型ディープ層１０を形成する。その後、マスク２０を除去する。
【００５６】
〔図５（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００５７】
〔図６（ａ）に示す工程〕
ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。続いて、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型ボディ層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えば窒素）をイオン注入する。そして、注入されたイオンを活性化することで、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型ボディ層５を形成する。その後、マスクを除去する。
【００５８】
〔図６（ｂ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型ボディ層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクを除去する。
【００５９】
〔図６（ｃ）に示す工程〕
ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
【００６０】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜をパターニングしてｎ+型ソース領域４やｐ+型ボディ層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１３を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
【００６１】
このような製造方法によれば、トレンチを掘ってｐ型層をエピタキシャル成長させて埋め込むというようなトレンチ埋込によってｐ型ディープ層１０を形成していないため、トレンチ内を埋め込んだ後の平坦化工程によって結晶欠陥が発生することを防止することができる。
【００６２】
また、ｐ型ベース層３の表面からイオン注入することでｐ型ディープ層１０を形成することもできるが、ｐ型ディープ層１０を形成するためのイオン注入をｎー型ドリフト層２の表面から行うようにしている。このため、高いエネルギーによる高速イオン注入にてｐ型ディープ層１０を形成しなくても済み、高速イオン注入による欠陥発生を抑制することが可能となる。
【００６３】
以上説明したように、本実施形態では、ｐ型ディープ層１０をｘ方向において複数に分断したレイアウトとしている。このため、分断されたｐ型ディープ層１０の間のｎ-型ドリフト層２内でも電流の流れる範囲が広がるようにでき、ソース電極１１とドレイン電極１３との間により多くの電流が流れるようにできる。したがって、ＳｉＣ半導体装置のオン抵抗を従来よりもさらに低減することが可能になる。
【００６４】
また、本実施形態では、トレンチ６同士の間にもｐ型ディープ層１０が配置されるようにしているため、ｐ型ディープ層１０の間隔を短くすることができる。このため、等電位線がｐ型ディープ層１０の間に入り込み難くなるようにでき、ｐ型ディープ層１０の底部の角部に電界が集中することを抑制することができる。
【００６５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してさらにオン抵抗の低減を図ったものであるが、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００６６】
図７は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。また、図８−ａおよび図８−ｂは、図７のＭＯＳＦＥＴの断面図であり、図８−ａは、図７中のＦ−Ｆ線においてｘｚ平面と平行に切断したときの断面、図８−ｂは、図７中のＧ−Ｇ線においてｙｚ平面と平行に切断したときのである。
【００６７】
図７および図８に示したように、本実施形態のＳｉＣ半導体装置は、ｐ型ディープ層１の深さや濃度およびレイアウトについては第１実施形態と同様であるが、部分的にｐ型ディープ層１０の上にも電流拡散層２ａが形成されるようにしている。具体的には、電流拡散層２ａは、トレンチ６の側面から１μｍ程度離れた位置まで形成されている。このため、ｐ型ディープ層１０のうちトレンチ６と接して形成された部分に関してはｐ型ベース領域３と接し、ｐ型ディープ層１０のうちトレンチ６と接していない部分に関しては電流拡散層２ａが形成されることでｐ型ベース領域３から離間させられている。
【００６８】
このような構造とすれば、第１実施形態と比較して、さらに電流拡散層２ａの範囲を広げることが可能となるため、より電流の流れる範囲が広められた状態でソース電極１１とドレイン電極１３との間に電流を流すことができる。したがって、第１実施形態よりもさらにオン抵抗の低減を図ることが可能となる。
【００６９】
次に、本実施形態のトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図９は、図７に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図９中、左側に図７中のＦ−Ｆ線においてｘｚ平面と平行に切断した断面図（図８−ａと対応する場所）を示してあり、右側に図７中のＧ−Ｇ線においてｙｚ平面と平行に切断した断面図（図８−ｂと対応する場所）を示してある。以下、これらの図を参照して説明する。
【００７０】
〔図９（ａ）に示す工程〕
まず、第１実施形態の図５（ａ）の工程と同様にｎ+型基板１の表面にｎ-型ドリフト層２をエピタキシャル成長させる。そして、ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２２を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうちの下部、つまり電流拡散層２ａよりも下に位置する部分の形成予定領域においてマスク２２を開口させる。具体的には、マスク２２にｐ型ディープ層１０と同じ格子状のレイアウトの開口部が形成されるようにする。そして、マスク２２上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、ｐ型ディープ層１０のうちの下部を形成する。その後、マスク２２を除去する。
【００７１】
〔図９（ｂ）に示す工程〕
ｎ-型ドリフト層２およびｐ型ディープ層１０のうちの下部の表面に、例えば５．０×１０16〜１．５×１０17／ｃｍ3で厚さ０．３〜０．７μｍの電流拡散層２ａをエピタキシャル成長させる。
【００７２】
〔図９（ｃ）に示す工程〕
再び、ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２３を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうちの上部、つまり電流拡散層２ａと同じ高さの部分の形成予定領域においてマスク２３を開口させる。具体的には、マスク２３にｐ型ディープ層１０のうちトレンチ６と接するものと同じレイアウトの開口部が形成されるようにする。そして、マスク２３上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、ｐ型ディープ層１０のうちの上部を形成する。その後、マスク２３を除去する。
【００７３】
この後は、第１実施形態の図５（ｃ）、図６（ａ）〜（ｃ）と同様の工程を行うことで、図７に示したＳｉＣ半導体装置を製造することができる。
【００７４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０の構成を変更することでさらにオン抵抗の低減を図ったものであるが、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００７５】
図１０は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴにおけるｐ型ディープ層１０のレイアウトを示した断面図である。この図は、第１実施形態で説明した図３に対応する断面に相当している。
【００７６】
上記第１実施形態では、ｐ型ディープ層１０が隣り合うトレンチ６の間にも配置されるようにしたが、本実施形態では、ｐ型ディープ層１０をトレンチ６と対応する場所にのみ配置されるようにしている。
【００７７】
ただし、トレンチ６の長手方向に対する垂直方向において、ｐ型ディープ層１０の間隔が離れることになるため、第１、第２実施形態と比較して、等電位線がｐ型ディープ層１０の間の上方位置まで入り込むようになり、ｐ型ディープ層１０の底部の角部に電界が集中し易くなる。このため、本実施形態では、各ｐ型ディープ層１０の底部の角部を丸めている。ここでは、ｘｙ平面でのｐ型ディープ層１０の断面形状が楕円形となるようにしている。
【００７８】
このように、ｐ型ディープ層１０をトレンチ６に接するもののみとしているため、第１、第２実施形態よりも更に電流通路を広げることが可能となり、よりオン抵抗の低減を図ることが可能となる。また、ｐ型ディープ層１０の底部の角部を丸めているため、ｐ型ディープ層１０の角部で電界集中が生じることを緩和でき、第１実施形態と同等の耐圧を得ることが可能となる。参考として、本実施形態の構造のＳｉＣ半導体装置についてシミュレーションで調べた。その結果、オン抵抗が２．７ｍΩ・ｃｍ2となった。また、ドレイン電極１３に６５０Ｖを印加した場合のゲート酸化膜８のうちのトレンチ６の底部での電界強度が２．３ＭＶ／ｃｍとなった。この結果からも、上述した効果が得られていることが判る。
【００７９】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１、第２実施形態に対してｐ型ディープ層１０の構成を変更したものであるが、基本構造に関しては第１、第２実施形態と同様であるため、第１、第２実施形態と異なっている部分に関してのみ説明する。
【００８０】
図１１は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴにおけるｐ型ディープ層１０のレイアウトを示した断面図である。この図は、第１実施形態で説明した図３に対応する断面に相当している。
【００８１】
上記第１、第２実施形態では、ｘ方向においてｐ型ディープ層１０が分断された構造としたが、本実施形態では、ｘ方向においてｐ型ディープ層１０を分断せず、ｐ型ディープ層１０のうちトレンチ６と接する部分と、隣り合うトレンチ６の間に配置される部分とで、ｐ型ディープ層１０の幅を変えるようにしている。具体的には、ｐ型ディープ層１０のうちトレンチ６と接する部分と比較して、隣り合うトレンチ６の間に配置される部分の幅が狭くなるようにしている。
【００８２】
このように、ｐ型ディープ層１０のうち隣り合うトレンチ６の間に配置される部分の幅を狭くしているため、ｐ型ディープ層１０の幅を一定にする場合と比較して電流通路を広げることが可能となる。このため、第１実施形態と同様、ＳｉＣ半導体装置のオン抵抗を従来よりもさらに低減することが可能になる。参考として、本実施形態の構造のＳｉＣ半導体装置についてシミュレーションで調べた。その結果、第１実施形態と同様、オン抵抗が２．８ｍΩ・ｃｍ2となった。また、耐圧も第１実施形態と同様であった。この結果からも、上述した効果が得られていることが判る。
【００８３】
（他の実施形態）
（１）上記第１、第２実施形態では、四角形状のｐ型ディープ層１０をｘ方向とｙ方向に並べた格子状に配置する場合について説明したが、各ｐ型ディープ層１０の形状を四角形以外に形状としても良いし、他のレイアウトとしても構わない。図１２（ａ）、（ｂ）は、ｐ型ディープ層１０の他の構造例を示した図である。これら図は、第１実施形態で説明した図３に対応する断面に相当している。
【００８４】
図１２（ａ）に示すＳｉＣ半導体装置では、ｐ型ディープ層１０のうちトレンチ６に接するものに対して、ｐ型ディープ層１０のうち隣り合うトレンチ６の間に配置されるものをｙ方向にずらして配置した千鳥格子状のレイアウトとしている。さらに、図１２（ｂ）に示すＳｉＣ半導体装置では、各ｐ型ディープ層１０の形状を六角形にし、蜂の巣状のレイアウトとしている。このように、ｐ型ディープ層１０のレイアウトを変えても良いし、ｐ型ディープ層１０の形状を他の多角形や円形、楕円形などとしても良い。
【００８５】
（２）上記第３実施形態では、ｐ型ディープ層１０の角部での電界集中を緩和するために、ｐ型ディープ層１０の形状を楕円形にする場合について説明したが、他の構造によって同様の効果を得るようにしても良い。図１３は、ｐ型ディープ層１０の他の構造例を示した図である。この図は、第１実施形態で説明した図３に対応する断面に相当している。
【００８６】
図１３に示したＳｉＣ半導体装置では、ｐ型ディープ層１０を囲むようにｐ型電界緩和層１０ａを形成している。このｐ型電界緩和層１０ａは、ｐ型ディープ層１０よりも低不純物濃度で構成され、例えばｐ型ディープ層１０の各辺をさらに１μｍずつ広げたサイズとされる。このように、ｐ型ディープ層１０の周囲をｐ型電界緩和層１０ａで囲んだ構造としても、第３実施形態と同様の効果を得ることができる。
【００８７】
ここでは、ｐ型電界緩和層１０ａを備えた構造とする場合について説明したが、ｐ型ディープ層１０の形状を楕円形状以外とする場合において、ｐ型ディープ層１０の底部の角部を丸めるような構造としても良い。また、ｐ型ディープ層１０の形状が四角形とされているものに対してｐ型電界緩和層１０ａを備える場合について説明したが、上述した六角形や他の多角形、円形、楕円形とされる場合についても適用できる。また、第３実施形態で示したように、ｐ型ディープ層１０の角部を丸めた構造に対して、さらにｐ型電界緩和層１０を備えた構造とすることもできる。
【００８８】
（３）上記実施形態では、反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、蓄積型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置についても本発明を適用することができる。具体的には、上記各実施形態で説明した構造のＳｉＣ半導体装置において、トレンチ６の内壁面にリン等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3とされたｎ型チャネル層を形成したあとで、ゲート酸化膜８を形成した構造とすれば良い。ｎ型チャネル層はチャネル領域を構成するためのものであり、ノーマリオフ型となる厚さに設定され、例えばトレンチ６の底面上で０．３〜１．０μｍ、トレンチ６の側面上で０．１〜０．３μｍの厚みとすることができる。この場合、ｐ型ディープ層１０は、上記実施形態のいずれのレイアウトとされても良いが、ｐ型ディープ層１０のうちとトレンチ６と対応する部分に関しては、少なくともチャネル層を介してトレンチ６の底部の角部を囲むサイズとなるようにすることになる。
【００８９】
（４）上記各実施形態では、トレンチ６の長手方向に対する垂直方向にｐ型ディープ層１０が並べられたり、延設された構造とした場合について説明したが、ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する構造としても良い。その場合、等電位分布の偏りなどを抑制するために、トレンチ６の長手方向に対する垂直方向に伸びる線を対称線として、ｐ型ディープ層１０を線対称のレイアウトにするのが好ましい。
【００９０】
（５）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００９１】
（６）上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成後などとしても構わない。
【符号の説明】
【００９２】
１            ｎ+型基板
２            ｎ-型ドリフト層
３            ｐ型ベース領域
４            ｎ+型ソース領域
５            ｐ+型ボディ層
６            トレンチ
８            ゲート酸化膜
９            ゲート電極
１０          ｐ型ディープ層
１０ａ        電界緩和層
１１          ソース電極
１２          層間絶縁膜
１３          ドレイン電極
２０〜２３    マスク
【図１】
0005531787.tif 000002
【図２−ａ】
0005531787.tif 000003
【図２−ｂ】
0005531787.tif 000004
【図２−ｃ】
0005531787.tif 000005
【図２−ｄ】
0005531787.tif 000006
【図３】
0005531787.tif 000007
【図４】
0005531787.tif 000008
【図５】
0005531787.tif 000009
【図６】
0005531787.tif 000010
【図７】
0005531787.tif 000011
【図８−ａ】
0005531787.tif 000012
【図８−ｂ】
0005531787.tif 000013
【図９】
0005531787.tif 000014
【図１０】
0005531787.tif 000015
【図１１】
0005531787.tif 000016
【図１２】
0005531787.tif 000017
【図１３】
0005531787.tif 000018