(57)【特許請求の範囲】
【請求項１】
通信ネットワークに使用するための通信ジャックであって、
前記ジャックはプラグの接点と伝導的に接触するために複数のプラグインターフェース接点を有し、
前記通信ジャックは
通信ジャックを通す８つの電流通過パスであって
第１、第２、第３および第４の導体の差動対を備え、
各前記差動対は第１および第２の伝導経路を備える
電流通過パスと、
前記通信ジャックがプラグに接続している時に全体的なクロストークを減少するように適合される補償回路であって、
前記第１の差動対の前記第１の伝導経路と前記第２の差動対の前記第２の伝導経路との間に接続される第１のパッドコンデンサと、
前記第１の差動対の前記第２の伝導経路と前記第２の差動対の前記第１の伝導経路との間に接続される第２のパッドコンデンサと、
前記第２の差動対の前記第１の伝導経路と前記第４の差動対の前記第１の伝導経路との間に接続される第３のパッドコンデンサと、
前記第２の差動対の前記第２の伝導経路と前記第３の差動対の前記第２の伝導経路との間に接続される第４のパッドコンデンサと
を含み、
前記第１、第２、第３および第４のコンデンサは前記プラグインターフェース接点と電気接触状態にある柔軟な回路基板上に提供される
補償回路と
を備え
前記第１および第２の差動対の間の第２段階の格子回路網クロストーク回路を備える補償回路を備えた硬質回路基板をさらに備え、前記第２段階の格子回路網クロストーク回路は、２つの自己誘導性スタッブの間に配置されたコンデンサを備えた少なくとも１つの回路を備える、通信ジャック。
【請求項２】
前記プラグインターフェース接点は８つとなり、前記通信ジャックを通過する前記８つの電流通過パスに対応する、請求項１に記載の通信ジャック。
【請求項３】
前記硬質回路基板に接続された複数の圧接接点をさらに備える、請求項１に記載の通信ジャック。
【請求項４】
前記プラグインターフェース接点は前記ジャックのノーズの周囲を巻き、前記柔軟な回路基板の最上層は前記ノーズの領域で前記プラグインターフェース接点と接触する、請求項１に記載の通信ジャック。
【請求項５】
前記硬質回路基板上の追加補償回路は前記第１の差動対と第４の差動対との間のクロストークを補償するためのクロストーク補償回路を備える、請求項１に記載の通信ジャック。
【請求項６】
前記硬質回路基板上の前記追加補償回路は前記第２の差動対と第３の差動対との間のクロストークを補償するためのクロストーク回路をさらに備える、請求項５に記載の通信ジャック。
【請求項７】
前記硬質回路基板上の前記追加補償回路は前記第２の差動対と第４の差動対との間のクロストークを補償するためのクロストーク回路をさらに備える、請求項６に記載の通信ジャック。
【発明の詳細な説明】
【技術分野】
【０００１】
多段補償付き高速コネクタに関する。
【背景技術】
【０００２】
比較的に容易に製造される頑強設計による通信コネクタの、高周波数における近端クロストーク（ＮＥＸＴ）、遠端クロストーク（ＦＥＸＴ）およびリターンロス性能を向上する必要がある。本明細書はコネクタ内のプリント基板（ＰＣＢ）において特定の容量性および誘導的結合を活用することによって通信コネクタの性能を向上する方法に関する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
頑強設計による通信コネクタの、高周波数における近端クロストーク（ＮＥＸＴ）、遠端クロストーク（ＦＥＸＴ）およびリターンロス性能が低いという課題がある。
【課題を解決するための手段】
【０００４】
上記の課題を解決するために、本発明は、本願特許請求の範囲に記載の構成を具備する。
【図面の簡単な説明】
【０００５】
【図１】本発明の実施形態による構成図である。
【図２】本発明の実施形態による回路図である。
【図３】本発明の実施形態による回路図である。
【図４】本発明の実施形態による構成図である。
【図５】本発明の実施形態による構成図である。
【図６】本発明の実施形態による硬質回路基板１６の回路図である。
【図７】本発明の実施形態による回路基板１６の４層の構成図である。
【図８】本発明の実施形態による硬質基板１６の等角図である。
【図９】本発明の実施形態による対の組み合せ４５−７８に対する回路図である。
【図１０】本発明の実施形態による対の組み合せ４５−１２に対する回路図である。
【図１１】本発明の実施形態による対の組み合せ３６−１２に対する回路図である。
【図１２】本発明の実施形態による対の組み合せ３６−７８に対する回路図である。
【図１３】本発明の実施形態による対の組み合せ４５−３６に対する回路図である。
【図１４】本発明の実施形態による硬質回路基板１６の追加実施形態１の４層の構成図である。
【図１５】本発明の実施形態による硬質回路基板１６の追加実施形態２の４層の構成図である。
【図１６】本発明の実施形態による対の組み合せ４５−１２に対する追加実施形態２の回路図である。
【発明を実施するための形態】
【０００６】
向上されたＮＥＸＴ、ＦＥＸＴおよびリターンロス性能を有する向上された電気通信ジャックを示し説明する。さらに、本発明のジャックはシステムのエイリアンクロストーク性能を向上するためジャック内にて行われる差動からコモンへのモード変換およびコモンから差動へのモード変換（本明細書では、「モード変換」と称する）を減少する。
【０００７】
本明細書に記載されたプリント基板（ＰＣＢ）設計は、遅延付きの２段コンデンサの補償／クロストークを含み、下記に更に説明されるように格子回路網の一種を活用し、向上されたモード変換特性を示すＥＩＡ／ＴＩＡ  ＣＡＴ６Ａモジュール式ジャックアセンブリにおいて活用されてもよい。実施形態の一部においては、図１に示すように柔軟な基板２４および硬質基板１６がジャックの所望の性能特性を提供するために恊働する。
【０００８】
電気コネクタにおける遅延補償は、相互接続経路に沿ってコネクタの入力端子からその出力端子まで延在する２対の導体の間に補償およびクロストークの所定量を導入することによって近端クロストークに対して向上された伝送性能を達成する。１対の導体上の電気信号は、相互に対して遅延となる２つ以上の補償段階に渡ってもう１対の導体に結合する。一般に第１段においてはプラグにより近接する補償クロストークはプラグにより生み出される純クロストークに対して反対の大きさである。クロストークの第２段は一般にプラグにより生み出される純クロストークと同一の極性を有し、プラグから第１段よりさらに離れて配置される。段階間の異なる遅延は周波数が上がるほどこれらの段階の位相が異なる速度で変化することを引き起こす。それからこれは特定の周波数を生み出し、全ての段階をまとめることによって基本的に相殺してヌル値となり、それにより対合したプラグおよびジャックの全体的なＮＥＸＴ帯域幅を増加させる。
【０００９】
本発明の一実施形態によると、ＣＡＴ６Ａ  ＲＪ４５ジャック１０は、ＲＪ４５プラグに対応するハウジング１２、プラグと対合する８つのプラグインターフェース接点（ＰＩＣ）および硬質基板１６を有し、かつ硬質基板１６と結合されるノーズ１４とを有し、硬質基板１６は、圧接接点（ＩＤＣｓ）１８、ＩＤＣを保持する後方スレッド２０、およびケーブル内のワイヤ（非図示）がＩＤＣと接続することを可能にするワイヤキャップ２２と接続する。ノーズ１４は柔軟な回路基板２４、プラグインターフェース接点２６、前方下部スレッド２８、および前方上部スレッド３０も含む。柔軟な回路基板２４および硬質回路基板１６の双方は、ジャックのＮＥＸＴ、ＦＥＸＴ、リターンロスおよびモード変換特性を向上するために設計された回路を含む。
【００１０】
ＣＡＴ６Ａ製品は一般に４つの差動対が形成される８つのワイヤを有する。これらのワイヤには１〜８の番号が付けられるのでその差動対は４５、３６、１２および７８（それぞれ、対１、２、３および４）となる。ＲＪ４５プラグ内におけるこれらのワイヤの配列は、ジャック内で補償しなければならない差動対間のクロストークを生み出す。４つの差動対があるため、近端クロストーク（ＮＥＸＴ）は６つの異なる対の組み合せの間に形成される可能性がある。これらの対の組み合せは４５‐３６、４５‐１２、４５‐７８、３６‐１２、３６‐７８および１２‐７８である。本発明による別の実施形態においては、ジャック内で回路基板上にトレースを配置することによって補償を達成する。
【００１１】
本明細書で使用される場合、「自己誘導性スタッブ」（図２、図６〜図８、図１３〜図１５に示される）とは、所与の値の自己誘導性を生み出すため特定の長さに設定された回路基板トレースを意味する。「スタッブ」という用語は、これらのトレースが主要な電流通過パスの一部ではないことを指す。これらは電流通過パスから離れたスタッブであり、コンデンサに至り終了する（両端に直流接続は無い）。電流通過パスは２つの点の間に直流電流の流れを可能にするトレースである（例えばジャック内のＲＪ４５プラグおよび圧接接点１６（ＩＤＣ））。
【００１２】
本明細書に記載された「格子回路網」は一般にクロストーク回路コンポーネントおよび補償回路コンポーネントを含み、それぞれが異なる周波数に対する結合速度を有する。「クロストーク回路コンポーネント」とはプラグ内でクロストークを生成する結合と同一の極性で結合が起こる回路コンポーネントであり、「補償回路コンポーネント」とはプラグ内で生成するクロストーク結合と反対の極性で結合が起こる回路コンポーネントである。
【００１３】
本発明における格子回路網の一種は、コンデンサと第２の信号トレースとの間に接続された第２の自己誘導性スタッブを第２段クロストークネットワークに追加する。従来の設計においては、取り付けられたインダクタンスの大部分がコンデンサの一方の端に有する「ＬＣ」回路といえるものを活用する。本発明の一実施形態の設計は「ＬＣＬ」回路とも言え、有意なインダクタンスがコンデンサの両側にて使用されるように分割された誘導子を有する。
【００１４】
本明細書に記載された自己誘導性スタッブは誘導要素を生成するための回路トレースの長さの単位毎のインダクタンスという分散型電気パラメータを使用する。これは回路図では離散的誘導子（同等の効果を有するため適切である）としてモデル化されるが、例えばワイヤコイルの巻き数とは反対にトレースの長さにより生成される分散型誘導性コンポーネントである。一方、本明細書に示されるコンデンサは個別コンデンサであるが、示されたコンデンサと誘導子ともに個別または分散型のコンポーネント、またはそれらの組み合せとして実現可能である。
【００１５】
２つのスタッブの間にコンデンサを配置することは、該コンデンサの片側のみに単一の誘導子を配置することよりも、反対の伝送方向（ＩＤＣからＰＩＣ）に対してＮＥＸＴ性能を向上させ、単一の誘導子Ｌ１のインダクタンスは図２に示すようにＬ２＋Ｌ３とほぼ等しい。さらに、第２のスタッブはリターンロスの向上を示し、それも「片側」誘導子のみの使用に対するものである。
【００１６】
自己誘導性スタッブは、対応するコンデンサ（例えば図６に示すようにＬ５-Ｃ５６-Ｌ６組み合せおよびＬ３-Ｃ３４-Ｌ４組み合せ）とともに、ｆ０＝１／（２π√ＬＣ）の共鳴周波数を有する、共鳴効果があるＬＣ回路としてモデル化されてもよい。インダクタンスおよび電気容量の数値（つまりＬおよびＣ）の選択は一般に多目的機能（「目的機能」とは、ＮＥＸＴ、ＦＥＸＴ、リターンロス等を向上する事である）を使用する非線形の多変数最適化である。そのため、所与のＬまたはＣ数値の選択は、他の回路に関する検討と関係なしには行われない。所与のＬ数値を選択する際に検討する事項の一部は、共鳴点が低過ぎた場合に、より高い周波数に移動し、該当する信号周波数動作範囲について所望のＮＥＸＴ向上がない場合で、かつインダクタンスが高過ぎた場合、（ａ）誘導性トレースが典型的な硬質基板に適合するのには長過ぎるようになり、（ｂ）共鳴は該当する信号周波数動作範囲に移動する可能性があり、有害効果を導入する可能性があり、（ｃ）リターンロス劣化の可能性があることを含む。
【００１７】
本発明の一実施形態によるＣＡＴ  ６Ａジャックの一般設計は対の組み合せ４５‐３６、３６‐１２、３６‐７８および４５‐１２に対して遅延付きの２段コンデンサの補償／クロストークを使用する。柔軟な基板２４は、対の組み合せ４５‐３６、３６‐１２、および３６‐７８の遅延モデルにおいて第１段コンデンサを含む（柔軟な基板がコンデンサＣ３５、Ｃ４５、Ｃ２６およびＣ３７を含む）。次に、硬質基板１６は特定の対の組み合せ（Ｃ４６、Ｃ５６、Ｃ１６およびＣ３８）の遅延モデルにおいて第２段コンデンサを含む。対の組み合せ４５‐３６に対する柔軟な基板２４および硬質基板１６の組み合せは、自己誘導子Ｌ３、Ｌ４、Ｌ５ならびにＬ６、および硬質基板１６上の追加的なコンデンサＣ３５、Ｃ４６をさらに使用する格子回路網も含む（本実施形態において他のいかなる対も格子回路網がない）。
【００１８】
本明細書は下記の事項を考慮する。
【００１９】
・  考慮される全てのコンデンサ寸法はパッド間の重複量に対するものである。各コンデンサの１つの導電層は、層間の相互位置付けを考慮することを補助するために１０ｍｉｌ大きくされる。記載された寸法はより小さい方の層に適用される。一実施形態によると、硬質基板コンデンサは４ｍｉｌのコア上に形成され、一般に誘電率が約４．４であるＦＲ４材料から成る。柔軟な基板のコンデンサは１ｍｉｌのコア上に形成され、一般に誘電性定数が約３．４であるＦＲ４材料から成る。
【００２０】
・  各説明文に対して示された回路図は、設計上追加された意図的な電気容量しか含まない。例えば、ワイヤ間の相互インダクタンスは、図を理解しやすくするため、および設計の結果としての相互インダクタンスは意図的な補償用のものではないため、意図的に示されない。
【００２１】
・  これらの回路図は、該寄生電気容量を記述するのが重要（０．１ｐＦより高い数値）と判断された場合以外は、構成の配列により生じた寄生電気容量を示さない。これらの数値は記述するが、参照文字は付けない。
【００２２】
・  各対の組み合せに対して示された回路図（図９〜図１３）は、同時に２対しか示さないため全ての接続は示さない。硬質基板１６の完全回路図は図６に示される。  
【００２３】
・  全ての対の組み合せに対して、硬質基板上で、柔軟な基板からＰＩＣインターフェースまでの遅延を引き起こす距離は０．５インチと見積もられる。  
【００２４】
・  示された回路図は、「中間プラグ」を概略しようと試みるものであり、これはＥＩＡ／ＴＩＡ  ＣＡＴ６Ａ規格の定義により、該対の組み合せに対して特定されたクロストーク数値範囲の半ばにあるクロストーク数値を有するプラグを意味する。
【００２５】
・  本明細書に記載された全ての回路基板寸法はそれぞれ個別に変更可能である（最高２０％以下と見積られる）。理由の１つとして、各々の回路基板製造者によって回路基板構築公差が異なるためである。回路基板の製造において異なる材料または異なる工程を使用してもよい。そのため、回路基板の性能は電気容量の変更に従って配列が同一であっても変化する場合がある。別の理由は、様々なジャック設計（例えばモジュール型ジャック、シールドジャック、非シールドジャック）を補償するために必要となる設計変更が可能であることである。そのため、良好な工業技術手法ではパッドコンデンサの重複面積が仕様公差（±２０％）まで変更可能であることが必要となる。こういった面積変更はコンデンサの１つずつで行ってもよく全体的に基板設計（トレース配列、遅延の使用、格子回路網）は変わらないものである。幾つかの変形は、１つまたは２つのコンデンサの大きさを変更する（小さくするかまたは大きくするかのいずれか）ことしか必要ない場合もあり、幾つかは、全てのコンデンサの大きさを変更する必要がある場合もある。
【００２６】
・  本明細書に記載されたジャック設計は、幾つかの種類の製品に対して使用することができ、中でもシールド、非シールド、パンチダウン型のコネクタを使用することができる。さらに、ジャックハウジング１２または別のジャックのコンポーネントはエイリアンクロストーク効果を減少するため導体箔により覆われてもよい。
【００２７】
柔軟な回路基板
図１に示す柔軟な回路基板２４は図３〜図５により詳細に説明される。図３は柔軟回路基板の回路図であり、図４は柔軟な回路基板の２つの導電層上に提供されるトレースを示し、図５は導電性トレースの層の双方が見える柔軟な回路基板の斜視図である。柔軟な回路基板は対の組み合せ４５‐３６、３６‐１２および３６‐７８の遅延モデルにおいて第１段の補償を含む。これは柔軟な回路基板２４がパッドコンデンサを活用してプラグと反対の極性を有するクロストークの補償を加えることによって行われる。これらのパッドコンデンサは対の組み合せ４５‐３６に対してＣ４６およびＣ３５であり、対の組み合せ３６‐１２に対してＣ２６であり、対の組み合せ３６‐７８に対してＣ３７である。さらに、コンデンサの電気容量数値は対４５‐３６、３６‐１２および３６‐７８に渡るモード変換が低下するように選択される。
【００２８】
図３〜図５を参照し、柔軟な回路基板は下記の特徴を有する。
【００２９】
１）  柔軟な基板２４は柔軟な基板の最上層がＰＩＣと接触する（接触領域は図５中で強調されている）ようにノーズ１４の周囲を巻く。
【００３０】
２）  対の組み合せ４５‐３６においてプラグの反対の極性でのクロストーク補償は、パッドコンデンサＣ３５およびＣ４６により提供される。各パッドコンデンサの面積は０．０３２３インチ×０．０４４インチ（±２０％）であり、それぞれが約１．２ｐＦの電気容量を有する。対の組み合せ４５‐３６の回路図は図１３に示される。
【００３１】
３）  対の組み合せ３６‐１２においてプラグに反対の極性でのクロストーク補償はパッドコンデンサＣ２６により提供される。このパッドコンデンサの面積は０．０３インチ×０．０３３インチ（±２０％）であり、コンデンサは約０．８５ｐＦの電気容量を有する。対の組み合せ３６‐１２の回路図は、図１１に示される。
【００３２】
４）  対の組み合せ３６‐７８においてプラグの反対の極性でのクロストーク補償はパッドコンデンサＣ３７により提供される。このパッドコンデンサの面積は０．０３インチ×０．０３３インチ（±２０％）であり、コンデンサは約０．８５ｐＦの電気容量を有する。対の組み合せ３６‐７８の回路図は図１２に示される。
【００３３】
硬質回路基板  １６
図１に示す硬質回路基板１６は図６〜図８により詳細に図示される。図６は硬質回路基板の回路図であり、図７は基板の異なる層における導体配列を示し、図８は「透視」斜視図であり、基板の全ての導電層を示す。硬質回路基板１６は対の組み合せ４５‐７８に対するクロストーク補償の唯一の段階である第１段階を含む。対の組み合せ４５‐１２に対しては第１段階および第２段階両方の遅延クロストークを含む。さらに、対の組み合せ３６‐１２および３６‐７８に対する遅延モデルにおける第２段階のクロストークを含む。また、対の組み合せ４５‐３６に対しても第２段階の格子回路網クロストークを含む。全ての対に渡るモード変換が低下するように、硬質基板上にコンデンサを加える方法が選択された。
【００３４】
図６〜図８を参照すると、硬質回路基板の一実施形態は下記の特徴を有する。
【００３５】
１）  この硬質基板設計は基板にドリルされた非めっき孔を含む（その一部は図８で強調されている）。これらの孔は該対のリターンロスをさらに向上させるためにエアギャップを設けて各々のトレース間の有効誘電率を低下させることによって、ワイヤ４と５との間およびワイヤ３と６との間の分散電気容量を減少するために使用される。トレースの長さに渡るこの「可変誘電性」はジャックの性能を向上させるために使用可能である。
【００３６】
２）  電流通過トレースは各々のピン番号によってＰＩＣビアとＩＤＣビアとの間にルーティングされる。ＰＩＣビアとは、図１に示すように、ノーズ１４からの対応するピンが硬質回路基板１６と結合されるビアを指す。ＩＤＣビアとはＩＤＣ１８が硬質回路基板１６と結合されるビアを指す。
【００３７】
３）  対の組み合せ４５‐７８においてプラグにより生じた純クロストークの反対の極性を有するクロストークは、ＰＩＣビア４と７との間に接続されたパッドコンデンサＣ４７およびＰＩＣビア５と８との間に接続されたパッドコンデンサＣ５８  により提供される。これらのコンデンサは両方とも０．０２インチ×０．０２インチ（±２０％）の面積を有する。対の組み合せ４５‐７８の回路図は図９に示される。
【００３８】
４）  対の組み合せ４５‐１２においては、クロストーク補償は遅延モデルによって達成される。対の組み合せ４５‐１２の回路図は図１０に示される。パッドコンデンサＣ１４は、対の組み合せ４５‐１２に対してプラグにより生じた純クロストークの反対の極性を有し、ＰＩＣビア１と４との間に接続される。パッドコンデンサＣ１５は対の組み合せ４５‐１２においてプラグにより生じた純クロストークと同一の極性を有し、ＩＤＣビア１と５との間に接続する。Ｃ１５はＣ１４より約０．３９５インチにより遅延される（ＰＩＣビア１、２、４および５から各々のＩＤＣビアまでの平均距離）。パッドコンデンサＣ１４の面積は０．０２１インチ×０．０２１インチ±２０％であり、パッドコンデンサＣ１５の面積は０．０２８インチ×０．０２８インチ±２０％である。
【００３９】
５）  対の組み合せ３６‐１２のクロストーク補償は、パッドコンデンサＣ１６がプラグにより生じた純クロストークの同一の極性を有することによって達成される。これは、ＰＩＣビア１およびＩＤＣビア６の間に接続する。このパッドコンデンサは柔軟な回路基板上でパッドコンデンサＣ２６と直列で作用し、遅延方法を使用し対の組み合せ３６‐１２において５００ＭＨｚを超えるＮＥＸＴ性能を達成する。パッドコンデンサＣ１６の面積は０．０３５インチ×０．０６１インチ（±２０％）である。対の組み合せ３６‐１２の回路図は図１１に示される。
【００４０】
６）  対の組み合せ３６‐７８のクロストーク補償は、プラグにより生じた純クロストークの同一の極性を有するパッドコンデンサＣ３８によって達成される。これは、ＩＤＣビア３とＩＤＣビア８との間に接続する。このパッドコンデンサは柔軟な回路基板上でパッドコンデンサＣ３７と直列に作用し、遅延方法を使用し対の組み合せ３６‐７８に対して５００ＭＨｚを超える周波数で良好なＮＥＸＴ性能を達成する。パッドコンデンサＣ３８の面積は０．０１インチ×０．０１インチ  （±２０％）である。対の組み合せ３６‐７８の回路図は図１２に示される。
【００４１】
７）  対４５‐３６のクロストーク補償は格子補償技術により達成される。この格子回路網は下記を含む。
【００４２】
ａ．  ＰＩＣビア３と５との間に接続される対の組み合せ４５‐３６に対してプラグにより生じた純クロストークと反対の極性を有するパッドコンデンサＣ３５。パッドコンデンサの面積は０．０１３インチ×０．０１３インチ（±２０％）である。    
【００４３】
ｂ．  対の組み合せ４５‐３６に対する、トレース４（Ｃ４７コンデンサに至る）とＰＩＣビア６（図８に示す）との間の電気容量により生み出される、プラグにより生じた純クロストークと反対の極性を有する約０．２ｐＦのコンデンサＣ４６。工程、製造または工業設計にて必要となる場合は小さいパッドコンデンサをここに加えてもよいが、このコンデンサの大きさは０．０２インチ×０．０２インチ未満にとどめるべきである。
【００４４】
ｃ．  対の組み合せ４５‐３６においてプラグにより生じた純クロストークと同一の極性を有するパッドコンデンサＣ３４は、ＰＩＣ３とＣ３４パッドコンデンサとの間に配置された長さ約０．８インチの自己誘導性スタッブＬ３を活用しワイヤ３と４との間に接続される。コンデンサＣ３４の他方のパッドは、電流通過トレース４上のビアに至る、長さ約０．８インチの別の自己誘導性スタッブＬ４を終了させる。パッドコンデンサ  Ｃ３４の面積は０．０２９インチ×０．０２９インチ（±２０％）である。
【００４５】
ｄ．  対の組み合せ４５‐３６に対するプラグと同一の極性を有するパッドコンデンサＣ５６は、導体５と６との間に接続され、長さ約１．１インチの自己誘導性スタッブＬ６を活用する。自己誘導性スタッブＬ６はＰＩＣ６に接続され、遅延を伴うパッドコンデンサＣ５６に至る。コンデンサＣ５６の他方のパッドは、電流通過トレース５上のビアに至る、長さ約０．８インチの別の自己誘導性スタッブＬ５に接続される。パッドコンデンサＣ５６の面積は０．０３インチ×０．０３インチ（±２０％）である。
【００４６】
ｅ．  誘導性スタッブＬ４およびＬ５が直接にＰＩＣビアに接続しない理由は、これによってＰＩＣからさらに離れるように追加的な長さを加えることによってジャック内のリターンロスの向上を可能にするためである。
【００４７】
ｆ．  対の組み合せ４５‐３６の回路図は図１３に示され、さらにこの設計で使用される格子回路網を図示する。
【００４８】
各対の組み合せに対する全体的なジャック補償手法の説明
本項は、ジャックの一実施形態において、どのように柔軟な基板２４および硬質基板１６が恊働するかを説明する。
【００４９】
対の組み合せ  ４５‐７８
対の組み合せ４５‐７８に対する回路図は図９に示される。対の組み合せ４５‐７８の補償手法はそのいずれのコンデンサのためにも柔軟な基板を使用しない。また、遅延または格子回路網の手法も使用しない。
【００５０】
対の組み合せ  ４５−１２
対の組み合せ４５‐１２の回路図は図１０にされる。対の組み合せ４５‐１２の補償手法はそのいずれのコンデンサのためにも柔軟な基板を使用しない。また、格子回路網の手法も使用しない。しかし、遅延手法は使用し、Ｃ１５をＣ１４より約０．３９５インチ（ＰＩＣビア１、２、４および５から各々のＩＤＣビアまでの平均距離）だけ遅延されるように設定する（コンデンサは双方とも硬質基板２４上）。
【００５１】
対の組み合せ  ３６‐１２
対の組み合せ３６‐１２の回路図は図１１に示される。柔軟な基板２４上のコンデンサＣ２６および硬質基板１６上のＣ１６を含む。Ｃ１６はＣ２６より約０．６８インチだけ遅延される。これは柔軟な基板からＰＩＣ硬質基板インターフェースまでの長さである０．５インチ、および硬質基板上の追加的な長さである０．１８インチを含む（対１に対する接続がＰＩＣビア上であるのに対し、対６に対する接続はＩＤＣビア上となるため、ＰＩＣビア３および６と各々のＩＤＣビアとの間の距離の半分に基づく）。対の組み合せ３６‐１２には、格子回路網を使用しない。
【００５２】
対の組み合せ  ３６‐７８
対の組み合せ３６‐７８の回路図は図１２に示される。柔軟な基板２４上のコンデンサＣ３７および硬質基板１６上のコンデンサＣ３８を含む。Ｃ３８はＣ３７より約０．７５インチだけ遅延される。これは柔軟な基板からＰＩＣ硬質基板インターフェースまでの長さである０．５インチおよび硬質基板上の追加的な長さである０．２５インチを含む（ＰＩＣビア３、６、７および８と各々のＩＤＣビアとの間の距離の半分に基づく）。対の組み合せ３６‐７８は、格子回路網を使用しない。
【００５３】
対の組み合せ  ４５‐３６
対の組み合せ４５‐３６の回路図は図１３に示される。これは、柔軟な基板２４上のコンデンサＣ３５および４６を含む。また、硬質回路基板１６上のコンデンサＣ３５、Ｃ４６、Ｃ３４、Ｃ５６、Ｌ３、Ｌ４、Ｌ５およびＬ６も含む。コンデンサＣ３４およびＣ５６は柔軟な回路基板コンデンサＣ３５およびＣ４６より約０．５６インチだけ遅延される。これは柔軟な基板からＰＩＣ硬質基板ビアまでの長さである０．５インチ、および硬質基板上の追加的な長さである０．０６インチを含む（ＰＩＣビア４および５と、伝導体４および５に組み込まれたスタッブが分岐するめっきスルーホールビアとの間の距離の半分に基づく）。柔軟な回路基板２４上のコンデンサ、硬質基板１６上のコンデンサおよび誘導子の組み合せは格子回路網を構成する。Ｃ３４およびＣ５６とともに誘導子Ｌ３、Ｌ４、Ｌ５およびＬ６を追加することは、コンデンサＣ３５およびＣ４６により生じたクロストークより周波数の増加と伴い高い速度で増加する周波数依存ベクトルを生成する。それによって４５‐３６ＮＥＸＴに対して、最高５００ＭＨｚまで、および５００ＭＨｚを超える追加帯域幅を可能にする。
【００５４】
硬質基板１６の追加実施形態
追加実施形態１：トレース配列の調整
対の組み合せ３６‐７８に対して追加ＮＥＸＴ帯域幅を取得する本実施形態は、図１４に示される。本実施形態は指摘された違いを除いて本明細書中に記載された全ての設計態様を組み込む。このルーティングの変更の主たる理由はＬ６に生じる可能性がある、接点６と８との間の寄生電気容量を減少するためである。幾つかのコンデンサの大きさは、新たな配列を考慮に入れると、多少変更されるが、依然として前述の公差範囲内である。また、この硬質回路基板が図３〜図５に説明された柔軟な基板と恊働することを可能にするためコンデンサＣ６８を設計に追加してもよい。この対の組み合せ３６‐７８の回路図は、硬質基板上の０．２５ｐＦの寄生電気容量が多少小さくされたことを除いて、図１２に類似する。
【００５５】
追加実施形態２：対４５‐１２上のトレース形状の調整および電気容量のバランス調節
対の組み合せ３６‐７８に対して追加ＮＥＸＴ帯域幅を取得する本実施形態は、図１５に示される。本実施形態は、本文の明細書の主部および追加実施形態１を含めて、指摘された違いを除いて本明細書中に記載された全ての設計態様を組み込む。この変更の主たる理由は、Ｃ２５を追加することによって対の組み合せ４５‐１２に渡るモード変換を向上させるためである。幾つかのコンデンサの大きさは、新たな配列を考慮に入れるために多少変更された。４５‐１２の回路図は図１６に示される。本回路図において、Ｃ１４、Ｃ２５、Ｃ１５およびＣ２４の全ては回路図に渡って相互に純数値が大きく変わらず、これによってモード変換特性が向上する。
【符号の説明】
【００５６】
１０  ＣＡＴ６Ａ  ＲＪ４５ジャック
１２  ハウジング
１４  ノーズ
１６  硬質基板
１８  圧接接点（ＩＤＣｓ）
２０  後方スレッド
２２  ワイヤキャップ
２４  柔軟な回路基板
２６  プラグインターフェース接点
２８  前方下部スレッド
３０  前方上部スレッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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