(57)【特許請求の範囲】
【請求項１】
入力部と、
前記入力部に接続される定電流部と、
前記定電流部と接続される電流電圧変換部と、
前記電流電圧変換部と接続される出力部と
を具備し、
前記入力部は、
第１ソースと、前記定電流部の基準電流側の第１ノードに接続される第１ドレインと、入力端子に接続される第１ゲートとを有する第１導電型チャネルの第１ＭＯＳトランジスタと、
一方が第１電源に接続され、他方が前記第１ソースに接続される第１抵抗素子と
を備え、
前記電流電圧変換部は、
前記第１電源に接続される第２ソースと、第２ノードを介して前記定電流部の電流供給側の第３ノードに接続される第２ドレインと、前記第２ドレインに接続される第２ゲートとを有する前記第１導電型チャネルの第２ＭＯＳトランジスタと、
一方が前記第１電源に接続され、他方が第４ノードを介して前記定電流部の電流供給側の第５ノードに接続される第２抵抗素子と、
一方が前記第２ノードに接続され、他方が前記第４ノードに接続される第３抵抗素子と
を備え、
前記第１ソースと前記第１ゲートとの電位差と、前記第２ソースと前記第２ゲートとの電位差とは等しく、
前記第１抵抗素子の抵抗値と、前記第３抵抗素子の抵抗値とは等しい
出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路であって、
前記電流電圧変換部は、
前記第４ノードに接続される第３ソースと、第６ノードを介して前記定電流部の電流供給側の前記第５ノードに接続される第３ドレインと、前記第３ドレインに接続される第３ゲートとを有する前記第１導電型チャネルの第３ＭＯＳトランジスタ
を更に備え、
前記出力部は、
一方が前記第１電源に接続され、他方が第７ノードを介して出力端子に接続される負荷電流部と、
前記第７ノードを介して前記出力端子に接続される第４ソースと、第２電源に接続される第４ドレインと、前記第６ノードに接続される第４ゲートとを有する前記第１導電型チャネルの第４ＭＯＳトランジスタと
を備える
出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に一定の電圧を供給する出力バッファ回路に関する。
【背景技術】
【０００２】
低コスト化や競合他社との競争力アップのため、半導体装置におけるコアサイズの縮小化の要求は高まっている。一方でコアとして機能の多様化も求められており、新たに機能を追加した場合でも、コアサイズが大きくならない工夫が必要である。その一例として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）２．０のトランシーバコアに対するＢａｔｔｅｒｙ  Ｃｈａｒｇｉｎｇ機能の追加が挙げられる。トランシーバコアとは、ＵＳＢ２．０の電気的インターフェースを司るコアである。また、Ｂａｔｔｅｒｙ  Ｃｈａｒｇｉｎｇ機能とは、ＵＳＢ機器をＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）などＨｏｓｔ機器から充電する仕組みについて定義したものである。近年、Ｈｏｓｔ機器の用途として、通信目的ではなく充電を目的として使用されるケースが増えている。そのため、Ｈｏｓｔ機器は、充電時に必要な電流値を供給できるように仕様が追加されてきている。
【０００３】
Ｂａｔｔｅｒｙ  Ｃｈａｒｇｉｎｇの回路は、接続されたＵＳＢ機器が対応機器であるかどうかを検知するコンパレータと、Ｈｏｓｔ機器が対応機器であるかどうかを接続されたＵＳＢ機器に通知する出力バッファ回路とで構成される。出力バッファ回路の出力電圧は最小値が０．５Ｖ、最大値が０．７Ｖと仕様で定められており、その範囲内で温度変化や抵抗など素子のばらつきの影響を極力受けずに、一定の電圧値を出力する必要がある。本発明は、その出力バッファ回路に関するものである。
【０００４】
出力バッファとしては様々な回路形式が考えられるが、温度変化に関係なく一定の電圧を出力するボルテージフォロアの回路について説明する。図１は、非特許文献１に記載されたボルテージフォロアの回路である。ボルテージフォロアの回路は、オペアンプ構成となっており、出力から入力に対して負帰還をかけることにより出力電圧を一定にする。ボルテージフォロアの回路は、電圧利得が１倍で、出力インピーダンスが小さく、入力インピーダンスが高いという特徴があり、出力バッファ回路として用いられることが多い。
【０００５】
ボルテージフォロアの回路は、バイアス部と、差動部と、出力部とで構成される。図１を参照すると、バイアス部は、ＮＭＯＳトランジスタ１０１と、定電流源１０２とで構成される。定電流源１０２に流れる電流をＩとすると、ＮＭＯＳトランジスタ１０１はＩを流す。差動部は、ＮＭＯＳトランジスタ１０３、１０４、１０７とＰＭＯＳトランジスタ１０５、１０６とで構成される。ＮＭＯＳトランジスタ１０３、１０４は差動回路における入力差動対、ＮＭＯＳトランジスタ１０７は定電流源、ＰＭＯＳトランジスタ１０５、１０６は負荷である。ＮＭＯＳトランジスタ１０４は正入力端子Ｖｉｎｐ、ＮＭＯＳトランジスタ１０３は負入力端子Ｖｉｎｍに接続される。また、ＮＭＯＳトランジスタ１０７は、バイアス部のＮＭＯＳトランジスタ１０１を対にしたカレントミラー回路であり、ＮＭＯＳトランジスタ１０１に流れる基準電流と同等のミラー電流をＮＭＯＳトランジスタ１０７に流す。出力部は、ＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１０９とで構成されたソースフォロアの回路である。ＰＭＯＳトランジスタ１０８のゲートは、差動部のＮＭＯＳトランジスタ１０４とＰＭＯＳトランジスタ１０６のドレインに接続される。そして、正入力端子ＶｉｎｐはＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｇｕｌａｔｏｒ）などの温度依存の小さい内部電圧供給回路に接続され、負入力端子Ｖｉｎｍは出力部の出力端子Ｖｏｕｔに接続される。これによって、正入力端子Ｖｉｎｐの電圧変動に対して、出力電圧を一定にする方向に帰還がかかる。
【０００６】
図２は、非特許文献１に記載された位相補償容量Ｃｃを含むボルテージフォロア回路である。図２において、図１と同じ構成には同じ符号を付して各部の説明を省略する。図２を参照すると、ボルテージフォロアの回路は発振しやすいという特徴があるため、それを防止する為の対策として位相補償容量Ｃｃを含んでいる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】泰地増樹著、「ＣＭＯＳアナログ／ディジタルＩＣ設計の基礎」、第１版、ＣＱ出版株式会社、２０１０年３月１５日、ｐ．３８、１２１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図３は、４０ｎｍプロセスで設計したボルテージフォロアの回路の周波数特性に関するグラフの一例である。横軸が周波数、縦軸の第一軸（左辺）が電圧利得、第二軸（右辺）が位相を示す。点線Ａ及び点線Ｃは、図１のボルテージフォロアの回路（位相補償容量追加前）を示している。点線Ａは、位相補償容量追加前の電圧利得であり、点線Ｃはそのときの位相である。一方、実線Ｂ及び実線Ｄは、図２のボルテージフォロアの回路（位相補償容量追加後）を示している。実線Ｂは、位相補償容量追加後の電圧利得であり、実線Ｄはそのときの位相である。ボルテージフォロアの回路は、発振を防ぐために位相余裕を通常４５度以上確保することを目標としている。位相余裕とは、電圧利得が１倍（０ｄＢ）のときの位相と−１８０度との差分のことであり、発振安定度の判定に用いられる。図３において、Ｐ１は位相補償容量追加前の位相余裕、Ｐ２は位相補償容量追加後の位相余裕を表している。図１のボルテージフォロアの回路は、ＶＴ（しきい値電圧）ばらつきや出力負荷条件まで考慮すると、Ｐ１のように位相余裕が４５度以上を満たすことは難しい。図２のボルテージフォロアの回路は、位相補償容量を追加しているため、Ｐ２のように位相余裕を４５度以上確保することができる。しかし、位相補償容量として温度依存の小さいゲート容量を使用すると、ゲート容量の単位面積当たりの容量値が小さいため、容量自体の面積は非常に大きくなってしまう。４０ｎｍプロセスを例にすると、図１のボルテージフォロアの回路に位相補償容量を追加するだけで、追加後の面積は約１．５倍にもなってしまう。このように、発振防止のために位相補償容量を追加しなければならないボルテージフォロアの回路は、回路規模が大きくなるという問題がある。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための形態（実施例）で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の出力バッファ回路（１）は、入力部（２０）と、入力部（２０）に接続される定電流部（３０）と、定電流部（３０）と接続される電流電圧変換部（４０）と、電流電圧変換部（４０）と接続される出力部（５０）とを具備する。入力部（２０）は、第１ソースと、定電流部（３０）の基準電流側の第１ノード（３４）に接続される第１ドレインと、入力端子（１０）に接続される第１ゲートとを有する第１導電型チャネルの第１ＭＯＳトランジスタ（２１）と、一方が第１電源（８０）に接続され、他方が第１ソースに接続される第１抵抗素子（２２）とを備える。電流電圧変換部（４０）は、第１電源（８０）に接続される第２ソースと、第２ノード（４５）を介して定電流部（３０）の電流供給側の第３ノード（３６）に接続される第２ドレインと、第２ドレインに接続される第２ゲートとを有する第１導電型チャネルの第２ＭＯＳトランジスタ（４１）と、一方が第１電源（８０）に接続され、他方が第４ノード（４７）を介して定電流部（３０）の電流供給側の第５ノード（３５）に接続される第２抵抗素子（４３）と、一方が第２ノード（４５）に接続され、他方が第４ノード（４７）に接続される第３抵抗素子（４４）とを備える。第１ソースと第１ゲートとの電位差Ｖｇｓ１と、第２ソースと第２ゲートとの電位差Ｖｇｓ２とは等しく、第１抵抗素子（２２）の抵抗値Ｒ１と、第３抵抗素子（４４）の抵抗値Ｒ３とは等しい。
【発明の効果】
【００１１】
本発明の出力バッファ回路は、位相補償容量が不要であるため回路規模が小さく、且つ、温度変化や抵抗のばらつきに関係なく出力を一定にすることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、非特許文献１に記載されたボルテージフォロアの回路である。
【図２】図２は、非特許文献１に記載された位相補償容量Ｃｃを含むボルテージフォロア回路である。
【図３】図３は、４０ｎｍプロセスで設計したボルテージフォロアの回路の周波数特性に関するグラフの一例である。
【図４】図４は、本発明の実施の形態による出力バッファ回路１の構成図である。
【図５】図５は、４０ｎｍのプロセスで構成した本発明の出力バッファ回路１と図２のボルテージフォロアの回路における出力電圧の温度特性を示す図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して本発明の実施の形態による出力バッファ回路を説明する。
【００１４】
図４は、本発明の実施の形態による出力バッファ回路１の構成図である。図４を参照すると、出力バッファ回路１は、入力端子１０と、入力部２０と、カレントミラー部３０と、電流電圧変換部４０と、出力部５０と、出力端子６０とを具備する。
【００１５】
入力端子１０は、出力バッファ回路１の前段の回路と接続される端子である。
【００１６】
入力部２０は、ＮＭＯＳトランジスタ２１と、抵抗素子２２とを備える。ＮＭＯＳトランジスタ２１は、ソースが抵抗素子２２の一方に接続され、ドレインがカレントミラー部３０（詳細には後述するＰＭＯＳトランジスタ３１のドレイン（基準電流側のノード３４））に接続され、ゲートが入力端子１０に接続される。抵抗素子２２は、一方がＧＮＤ８０（第１電源）に接続され、他方がＮＭＯＳトランジスタ２１のソースに接続される。入力部２０は、入力端子１０に印加された電圧Ｖｉｎを、所定の電流Ｉ０に変換する。
【００１７】
カレントミラー部３０は、入力部２０と電流電圧変換部４０とに接続される。カレントミラー部３０は、ＰＭＯＳトランジスタ３１と、ＰＭＯＳトランジスタ３２と、ＰＭＯＳトランジスタ３３とを備える。ＰＭＯＳトランジスタ３１が基準電流側であり、ＰＭＯＳトランジスタ３２と、ＰＭＯＳトランジスタ３３とがミラー電流を供給する側である。ＰＭＯＳトランジスタ３１は、ソースがＶＤＤ７０（第２電源）に接続され、ドレインがノード３４を介してＮＭＯＳトランジスタ２１のドレインに接続され、ゲートがドレイン（ノード３４）に接続される。ＰＭＯＳトランジスタ３２は、ソースがＶＤＤ７０に接続され、ドレインが電流供給側のノード３５を介して電流電圧変換部４０（詳細には後述するノード４６）に接続され、ゲートがＰＭＯＳトランジスタ３１のドレイン（ノード３４）に接続される。ＰＭＯＳトランジスタ３３は、ソースがＶＤＤ７０に接続され、ドレインが電流供給側のノード３６を介して電流電圧変換部４０（詳細には後述するノード４５）に接続され、ゲートがＰＭＯＳトランジスタ３１のドレイン（ノード３４）に接続される。カレントミラー部３０は、入力部２０で生成された電流Ｉ０を基準電流として、同一の値のミラー電流Ｉ０を生成し、電流電圧変換部４０に供給する。
【００１８】
電流電圧変換部４０は、カレントミラー部３０と出力部５０とに接続される。電流電圧変換部４０は、ＮＭＯＳトランジスタ４１と、ＮＭＯＳトランジスタ４２と、抵抗素子４３と、抵抗素子４４とを備える。ＮＭＯＳトランジスタ４１は、ソースがＧＮＤ８０に接続され、ドレインがノード４５を介してカレントミラー部３０のＰＭＯＳトランジスタ３３のドレイン（ノード３６）に接続され、ゲートがドレインに接続される。ＮＭＯＳトランジスタ４２は、ソースがノード４７に接続され、ドレインがノード４６を介してカレントミラー部３０のＰＭＯＳトランジスタ３２のドレイン（ノード３５）に接続され、ゲートがドレイン（ノード４６）に接続される。抵抗素子４３は、一方がＧＮＤ８０に接続され、他方がノード４７に接続される。抵抗素子４４は、一方がノード４５に接続され、他方がノード４７に接続される。ここで、ＮＭＯＳトランジスタ２１のソースとゲートとの電位差Ｖｇｓ１と、ＮＭＯＳトランジスタ４１のソースとゲートとの電位差Ｖｇｓ２とは等しく、且つ、抵抗素子２２の抵抗値Ｒ１と、抵抗素子４４の抵抗値Ｒ３とは等しい。電流電圧変換回路４０は、カレントミラー部３０から供給された電流Ｉ０を所定の電圧に変換する。
【００１９】
出力バッファ回路１は、次段に接続される回路の入力インピーダンスの影響を抑えるために、出力インピーダンスを小さくする必要がある。従って、出力部５０は、ソースフォロアの構成を有する。出力部５０は、ＮＭＯＳトランジスタ５１と、負荷電流部５２とを備える。ＮＭＯＳトランジスタ５１は、ソースがノード５３を介して負荷電流部５２及び出力端子６０に接続され、ドレインがＶＤＤ７０に接続され、ゲートが電流電圧変換部４０のノード４６に接続される。負荷電流部５２は、一方がＧＮＤ８０に接続され、他方がノード５３を介してＮＭＯＳトランジスタ５１のソース及び出力端子６０に接続される。出力部５０は、電流電圧変換部４０の出力電圧を受け、出力端子６０を介して電圧Ｖｏｕｔを出力する。
【００２０】
出力端子６０は、出力バッファ回路１の後段の回路と接続される端子である。尚、本発明の出力バッファ回路１は、各ＰＭＯＳトランジスタと、各ＮＭＯＳトランジスタとを置き換えて構成することも可能であり、その場合、ＶＤＤ７０が第１電源に相当し、ＧＮＤ８０が第２電源に相当する。また、抵抗素子２２、４３、４４は、１つの抵抗器で実現されることに限定されず、複数の抵抗成分を用いて実現してもよい。
【００２１】
本発明の出力バッファ回路１は、データの帰還をかける構成をとっていないため、位相補償容量を追加する必要がない。更に、本発明の出力バッファ回路１は、温度や抵抗素子２２、４３、４４のばらつきに依存することなく、一定の出力電圧Ｖｏｕｔを後段に供給することができる。以下に、そのメカニズムの詳細を説明する。
【００２２】
入力端子１０における入力電圧をＶｉｎ、出力端子６０における出力電圧をＶｏｕｔ、入力部２０のＮＭＯＳトランジスタ２１に流れる電流値をＩ０、抵抗素子４４に流れる電流値をＩ１、抵抗素子２２の抵抗値をＲ１、抵抗素子４３の抵抗値をＲ２、抵抗素子４４の抵抗値をＲ３、ＮＭＯＳトランジスタ２１のゲート−ソース間の電圧をＶｇｓ１、ＮＭＯＳトランジスタ４１のゲート−ソース間の電圧をＶｇｓ２、ノード４７の電圧をＶｘとすると、
Ｉ０＝（Ｖｉｎ−Ｖｇｓ１）／Ｒ１    ・・・（１）
Ｉ１＝（Ｖｇｓ２−Ｖｘ）／Ｒ３      ・・・（２）
となる。
【００２３】
また、ＰＭＯＳトランジスタ３１を介してＰＭＯＳトランジスタ３２、３３にＩ０が流れるので、
Ｖｘ＝（Ｉ０＋Ｉ１）×Ｒ２        ・・・（３）
と表すことができる。
【００２４】
式（３）に式（１）、式（２）を代入すると
Ｖｘ＝Ｒ２／Ｒ１×（Ｖｉｎ−Ｖｇｓ１）＋Ｒ２／Ｒ３×（Ｖｇｓ２−Ｖｘ）
となる。従って、
Ｖｘ＝Ｒ２×Ｒ３／（Ｒ１（Ｒ２＋Ｒ３））×Ｖｉｎ
−Ｒ２×Ｒ３／（Ｒ１（Ｒ２＋Ｒ３））×Ｖｇｓ１
＋Ｒ２／（Ｒ２＋Ｒ３）×Ｖｇｓ２            ・・・（４）
となる。
【００２５】
式（４）を温度Ｔで微分すると、
ｄＶｘ／ｄＴ＝Ｒ２×Ｒ３／（Ｒ１（Ｒ２＋Ｒ３））×（ｄＶｉｎ／ｄＴ）
−Ｒ２×Ｒ３／（Ｒ１（Ｒ２＋Ｒ３））×（ｄＶｇｓ１／ｄＴ）
＋Ｒ２／（Ｒ２＋Ｒ３）×（ｄＶｇｓ２／ｄＴ）      ・・・（５）
となる。
【００２６】
ここで、ｄＶｇｓ１／ｄＴ＝ｄＶｇｓ２／ｄＴ＝ｄＶｇｓ／ｄＴと置くと（５）式は、
ｄＶｘ／ｄＴ＝Ｒ２／（Ｒ２＋Ｒ３）×（１−Ｒ３／Ｒ１）×ｄＶｇｓ／ｄＴ
となる。Ｒ１＝Ｒ３とすれば、ｄＶｘ／ｄＴ＝０となるため、Ｖｘは温度変化に関係なく決まる。ｄＶｇｓ１／ｄＴ＝ｄＶｇｓ２／ｄＴ＝ｄＶｇｓ／ｄＴとするためには、ＮＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ４１とを同一の素子とすることで実現される。
【００２７】
図５は、４０ｎｍのプロセスで構成した本発明の出力バッファ回路１と図２のボルテージフォロアの回路における出力電圧の温度特性を示す図である。図５を参照すると、図２のボルテージフォロアの回路と同様に温度変化によらず一定の出力電圧が得られていることがわかる。
【００２８】
また、もう１つの特徴として、Ｒ１＝Ｒ３、且つ、Ｖｇｓ１＝Ｖｇｓ２とすると式（４）は、
Ｖｘ＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｉｎ
であるため変形すると、
Ｖｘ／Ｖｉｎ＝Ｒ２／（Ｒ１＋Ｒ２）
となり、ＶｉｎとＶｘの関係はＲ１とＲ２の相対比のみで決まる。従って、抵抗素子２２、４３、４４のばらつきに出力電圧が依存することもない。Ｖｇｓ１＝Ｖｇｓ２するためには、ＮＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ４１とを同一の素子とすることで実現される。
【００２９】
また、電流電圧変換部４０のＮＭＯＳトランジスタ４２は、出力部５０のＮＭＯＳトランジスタ５１のＶＴ（しきい値電圧）ばらつきを相殺できる効果を奏している。その理由を以下に示す。ＮＭＯＳトランジスタ４２のゲート−ソース間の電圧をＶｇｓ３、ＮＭＯＳトランジスタ５１のゲート−ソース間の電圧をＶｇｓ４、ノード４６の電圧をＶＹとすると、
ＶＹ＝ＶＸ＋Ｖｇｓ３  ・・・（６）
ＶＹ＝Ｖｏｕｔ＋Ｖｇｓ４・・・（７）
となる。従って、（６）、（７）より
Ｖｏｕｔ＝Ｖｇｓ３−Ｖｇｓ４＋ＶＸ・・・（８）
となる。ここで、ＮＭＯＳトランジスタ４２の相互コンダクタンスをｇｍ３、トランジスタに流れる電流をＩ３、ＶＴ（しきい値電圧）をＶＴ３とし、ＮＭＯＳトランジスタ５１の相互コンダクタンスをｇｍ４、トランジスタに流れる電流をＩ４、ＶＴ（しきい値電圧）をＶＴ４とすると、
Ｖｇｓ３＝２×Ｉ３／ｇｍ３＋ＶＴ３・・・（９）
Ｖｇｓ４＝２×Ｉ４／ｇｍ４＋ＶＴ４・・・（１０）
となる。式（８）に式（９）、式（１０）を代入すると
Ｖｏｕｔ＝２×（Ｉ３／ｇｍ３−Ｉ４／ｇｍ４）＋ＶＴ３−ＶＴ４＋ＶＸ・・・（１１）
となる。ここで、ＮＭＯＳトランジスタ４２とＮＭＯＳトランジスタ５１のＶＴは同一なので、式（１１）のＶＴ３とＶＴ４のばらつきも同一となりＶｏｕｔに対するＶＴのばらつきは相殺される。
【００３０】
以上のように、本発明の出力バッファ回路１は、帰還回路でないことから、発振防止用の位相補償容量を追加する必要がないため、回路規模を小さくすることができる。そして、本発明の出力バッファ回路１は、入力部２０のＮＭＯＳトランジスタ２１と電流電圧変換部４０のＮＭＯＳトランジスタ４１のゲート−ソース間電圧を同一とし、入力部２０の抵抗素子２２と、電圧変換部４０の抵抗素子４４のサイズを同一にすることで、温度変化や抵抗のばらつきに関係なく一定の電圧を出力することができる。４０ｎｍプロセスを例にすると、本発明の出力バッファ回路１は、図２のボルテージフォロアの回路に比べて、約３割の面積削減効果が期待できる。
【符号の説明】
【００３１】
１      出力バッファ回路
１０    入力端子
２０    入力部
２１    ＮＭＯＳトランジスタ
２２    抵抗素子
３０    カレントミラー部
３１、３２、３３  ＰＭＯＳトランジスタ
３４、３５、３６  ノード
４０    電流電圧変換部
４１、４２    ＮＭＯＳトランジスタ
４３、４４    抵抗素子
４５、４６、４７  ノード
５０    出力部
５１    ＮＭＯＳトランジスタ
５２    負荷電流部
５３    ノード
６０    出力端子
【図１】
0005480103.tif 000002
【図２】
0005480103.tif 000003
【図３】
0005480103.tif 000004
【図４】
0005480103.tif 000005
【図５】
0005480103.tif 000006