(57)【特許請求の範囲】
【請求項１】
半導体素子を内包する外囲器と、
前記半導体素子に接続され且つ前記外囲器の外部まで延在する複数の同じ幅を有する表面実装型リードと、を有する半導体装置であって、
前記複数の表面実装型リードは、当該半導体装置が配線基板に実装されるときに前記配線基板に接合される接合面を有し、
前記複数の表面実装型リードは、所定の高速信号用のリードである第１のリードと、その他のリードである第２のリードとを含み、前記第１のリードの前記接合面の長さは、前記第２のリードの前記接合面の長さより短く、前記第１のリードの前記接合面の面積は、前記第２のリードの前記接合面の面積より小さい
ことを特徴とする半導体装置。
【請求項２】
前記第１のリードは差動信号用の一対のリードを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のリードはシングルエンドで伝送するクロック信号用のリードを含む
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
請求項１乃至３の何れか一項に記載の半導体装置と、前記半導体装置が搭載された配線基板とを有し、
前記配線基板はその表面に、前記複数の表面実装型リードの前記接合面に位置的に対応して、複数の実装パッドを有し、
前記複数の実装パッドは、前記第１のリードに接合されるパッドである第１のパッドと、前記第２のリードに接合されるパッドである第２のパッドとを含み、前記第１のパッドの面積は前記第２のパッドの面積より小さい
ことを特徴とする実装構造。
【請求項５】
前記第２のリードは、前記外囲器から突出して前記配線基板側に延在した第１部分と、該第１部分から屈曲した、前記接合面を有する第２部分とを有し、
前記第１のリードは、前記外囲器から突出して前記配線基板側に延在した第１部分を有し、該第１部分の端面が前記接合面を成し、
前記第１のパッドの長さは前記第２のパッドの長さより小さい
ことを特徴とする請求項４に記載の実装構造。
【請求項６】
前記配線基板は更に、電源プレーン又はグランドプレーンとなる導電層を有し、前記導電層は、前記第１のパッドと対向する位置に開口を有することを特徴とする請求項４又は５に記載の実装構造。
【請求項７】
前記第１のリードは差動信号用の一対のリードを含み、前記一対のリードの間に、前記第２のリードに属する電源リード及びグランドリードのうちの少なくとも一方が配置されていることを特徴とする請求項４乃至６の何れか一項に記載の実装構造。
【請求項８】
前記第１のリードはその先端において幅狭化されており、前記第１のパッドの幅は前記第２のパッドの幅より狭いことを特徴とする請求項４乃至７の何れか一項に記載の実装構造。
【請求項９】
前記第１のリードはその先端において薄化されており、前記第１のパッドの長さは前記第２のパッドの長さより小さいことを特徴とする請求項４乃至８の何れか一項に記載の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の表面実装型リードを有する半導体装置、及びその実装構造に関する。
【背景技術】
【０００２】
電子機器の高性能化、高機能化、及び小型化に伴い、それに使用される半導体装置、及び配線基板にも高速動作、又は高密度実装が要求されている。そのため、システムＬＳＩ等の高機能チップを含んだチップスケールパッケージ（ＣＳＰ）、マルチチップモジュール（ＭＣＭ）、及びシステムインパッケージ（ＳｉＰ）等の半導体装置が開発されてきた。
【０００３】
このような半導体装置のパッケージ形態の１つとして、例えばＳＯＰ（Small  Outline  Package）及びＱＦＰ（Quad  Flat  Package）等、複数の表面実装型リードを有する形態が広く用いられている。各リードは、例えば所謂ガルウィング型又はＪリード型を有し、配線基板の表面に形成された実装パッドに接続される。
【０００４】
高密度実装の進展に伴い、多数のリード及び実装パッドが、例えば０．３ｍｍピッチといった狭ピッチで配置されるに至っている。このような狭ピッチ化は、１つの問題として、隣接し合う実装パッド間で、はんだブリッジ等による短絡を生じさせやすい。その対策として、表面実装型リードを１つおきに異なる形状にすることによって実装パッドの位置をずらし、隣接する実装パッドの間隔を広げる手法が提案されている。また、表面実装型リードと、配線基板のスルーホールに挿入する挿入型リードとを混在させる手法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−２８２５９号公報
【特許文献２】特開平５−２９１４６８号公報
【特許文献３】特開平７−３１２４０３号公報
【特許文献４】特開２００７−１３０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
他の問題として、ＱＦＰ型などの複数の表面実装型リードを有する半導体装置は、単層のリードフレームを有する構造のため、インピーダンス制御を行うことが難しく、高速インタフェース（例えば、ＵＳＢ３．０等）マクロを搭載することに適していない。特に、リード及び実装パッドの狭ピッチ化に伴い、それらの間の接続部は、容量成分の増大による低インピーダンス化のために信号反射点となり、高速信号の伝送を阻害する要因となる。
【０００７】
故に、高速インタフェースマクロ等の高速信号の伝送品質を向上させることが可能な、複数の表面実装型リードを有する半導体装置及びその実装構造が望まれる。
【課題を解決するための手段】
【０００８】
一観点によれば、半導体素子を内包する外囲器と、半導体素子に接続され且つ外囲器の外部まで延在する複数の表面実装型リードとを有する半導体装置が提供される。各表面実装型リードは、当該半導体装置が配線基板に実装されるときに該配線基板に接合される接合面を有する。複数の表面実装型リードは、所定の高速信号用のリードである１つ以上の第１のリードと、その他のリードである第２のリードとを含み、第１のリードの接合面の面積は、第２のリードの接合面の面積より小さくされる。
【０００９】
他の一観点によれば、上述の半導体装置と、該半導体装置が搭載された配線基板とを有する実装構造が提供される。配線基板はその表面に、半導体装置の複数の表面実装型リードの接合面に位置的に対応して、複数の実装パッドを有する。配線基板の複数の実装パッドは、半導体装置の第１のリードに接合されるパッドである第１のパッドと、半導体装置の第２のリードに接合されるパッドである第２のパッドとを含み、第１のパッドの面積は第２のパッドの面積より小さくされる。
【発明の効果】
【００１０】
高速信号用リードの容量成分が低減され、また、それに接続される配線基板の実装パッドの小型化ひいては容量低減が可能になるため、伝送路のインピーダンス制御を容易化し、高速信号の伝送品質を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置を示す図である。
【図２】第１実施形態に係る配線基板を示す上面図である。
【図３】第１実施形態に係る実装構造を示す上面図である。
【図４】図３のＢ−Ｂ’断面及びＣ−Ｃ’断面を示す断面図である。
【図５】図４の破線で囲まれた部分を拡大して示す断面図である。
【図６】差動伝送を説明する概念図である。
【図７】リードとパッドとの接続部の寄生容量を示す断面図である。
【図８】リードとパッドとの接続部の寄生容量を示す断面図である。
【図９】第１実施形態に係る設計例を説明する図である。
【図１０】差動伝送路の透過特性のシミュレーション結果を例示するグラフである。
【図１１】第２実施形態に係る半導体装置及び実装構造を示す上面図である。
【図１２】クロック信号を説明する概念図である。
【図１３】第１の変形例に係る半導体装置及び実装構造を示す上面図である。
【図１４】第２の変形例に係る実装構造を示す断面図である。
【図１５】差動伝送路の透過特性のシミュレーション結果を例示するグラフである。
【図１６】第３の変形例に係る実装構造を示す図である。
【図１７】第４の変形例に係る実装構造を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には同一あるいは類似の参照符号を付する。
【００１３】
（第１実施形態）
先ず図１乃至図５を参照して第１実施形態に係る半導体装置１０及びその実装構造を説明する。図１（ａ）は半導体装置１０の断面図を示し、図１（ｂ）はその上面図を示している。
【００１４】
図１（ａ）は、図１（ｂ）の直線Ａ−Ａ’に沿った断面図である。図２は、配線基板３０の上面図を示している。図３は、半導体装置１０を配線基板３０に搭載したときの実装構造を上面図にて示し、図４（ａ）、（ｂ）は、それぞれ、図３の直線Ｂ−Ｂ’、Ｃ−Ｃ’に沿った断面図を示している。また、図５（ａ）、（ｂ）は、それぞれ、図４（ａ）、（ｂ）の破線で囲まれた部分を拡大して示している。
【００１５】
ここで、図１の直線Ａ−Ａ’及び図３の直線Ｃ−Ｃ’は、半導体装置１０の特定のリード（後述のリード２２）を含むように選択し、図３の直線Ｂ−Ｂ’は該リードを含まない（後述のリード２１のみを含む）ように選択している。
【００１６】
図１を参照するに、半導体装置１０は、ＱＦＰ型パッケージの形態を有し、半導体チップ１１を内包した外囲器１２、及び複数のリード２０を有する。外囲器１２は典型的に、図示のように封止樹脂で一体形成されている。しかしながら、外囲器１２は、例えば表面に露出された放熱板を有するなど、複数の部材で構成されていてもよい。複数のリード２０の各々は、外囲器１２内のインナリード部において、それぞれのワイヤ１３によって半導体チップ１１の対応する端子に電気的に接続されている。
【００１７】
リード２０は、或る特定の信号の伝送に用いられる２つのリード２２と、多数のその他のリード２１とを含んでいる。リード２１とリード２２とは、図４及び５を参照して後述するように、外囲器１２から突出したアウタリード部の形状において互いに異なっている。２つのリード２２は、特に、差動信号の伝送に用いられる隣接する一対のリードであり、リード２１は、その他の信号、電源ライン、及びグランド（ＧＮＤ）ラインの伝送のために用いられる。なお、半導体装置１０は、複数の差動伝送信号を扱う場合など、複数対のリード２２を有していてもよい。
【００１８】
ここで、差動伝送とは、１本の信号線のみで信号を伝送するシングルエンド伝送とは異なり、図６の概念図に示すように、ドライバ側で１つの信号を２つの逆位相の小振幅信号（ポジ信号Ａ＋、ネガ信号Ａ−）とし、２本の信号線にて伝送する伝送方式である。伝送された２つの信号Ａ＋、Ａ−は、レシーバ側で、２つの信号の差分をとることで合成される。差動伝送は、コモンモード雑音の除去とともに、信号周波数の高速化を可能にするという利点を有し、例えば、種々の高速インタフェースマクロにて使用されている。そのような高速インタフェースマクロには、例えば、ＬＶＤＳ（０．５Ｇｂｐｓ〜３．１２５Ｇｂｐｓ）、ＰＣＩ−Ｅｘｐｒｅｓｓ（２．５Ｇｂｐｓ、５Ｇｂｐｓ）、Ｓｅｒｉａｌ−ＡＴＡ（１．５Ｇｂｐｓ、３Ｇｂｐｓ、６Ｇｂｐｓ）、ＵＳＢ３．０（５Ｇｂｐｓ）、ＨＤＭＩ（１．６５Ｇｂｐｓ、３．４Ｇｂｐｓ）、及びＦＰＤ−ｌｉｎｋ等がある。
【００１９】
図２を参照するに、配線基板３０は、半導体装置１０等の１つ以上の半導体装置及びその他の部品の実装基板であり、例えば電子機器のマザーボードである。配線基板３０は、半導体装置１０のリード２０の先端（実装接続部）の位置に対応して、半導体装置１０を実装するための複数のパッド４０を有する。複数のパッド４０は、リード２１が接続される多数のパッド４１と、半導体装置１０の一対のリード２２が接続される一対のパッド４２とを含んでいる。
【００２０】
各パッド４０は、それに隣接する配線４６に連通している。図４を併せて参照するに、配線基板３０は、その表面、中間層及び／又は裏面に複数の導電層３１−３４を有する多層基板とし得る。複数の導電層３１−３４は絶縁層３５−３７によって互いに隔てられているが、所望の回路構成に応じて、相異なる導電層３１−３４中の配線パターンをビア３８等によって接続することが可能である。配線基板３０の表面（半導体装置搭載面）の導電層３１は、上述のパッド４０及び配線４６を有する。また、配線基板３０の表面側から２番目の導電層３２は、例えば、電源ライン又はＧＮＤラインに接続されるベタパターンである電源プレーン又はＧＮＤプレーンを有する。
【００２１】
図３乃至図５を参照するに、実装時、半導体装置１０は配線基板３０上に、リード２１及び２２の実装接続部をそれぞれパッド４１及び４２に位置整合して搭載され、典型的に、はんだリフローを用いて接合される。そのため、配線基板３０の表面には、パッド４０（４１及び４２）部分を除いて、ソルダーレジスト５１が形成されており、はんだ５２によるブリッジ短絡が防止される。
【００２２】
リード２１及びリード２２は、概して、アウタリード部の長さにおいて異なっている。より詳細には、リード２１は従来からの所謂ガルウィング形状を有する。すなわち、リード２１は、アウタリード部において、半導体装置１０の外囲器１２から突出して配線基板３０のパッド４１に近接した位置まで延在するレッグ部２１ａと、該部分２１ａから屈曲してパッド４１の表面にはんだ５２を介して接合されるフット部２１ｂとを有する。一方、リード２２のアウタリード部は、図示の例において、リード２１のレッグ部２１ａに相当するレッグ部２２ａのみを有し、レッグ部２２ａの端面２２ｃが配線基板３０上のパッド４２にはんだ５２を介して接合される。故に、リード２２のパッド４２との接合面は、リード２１のパッド４１との接合面より小さくされている。
【００２３】
また、このリードとパッドとの接合面の大きさの相違に対応し、パッド４２の面積はパッド４１の面積より小さくされている。
【００２４】
続いて、図７及び図８を参照して、本実施形態の効果を説明する。
【００２５】
図７は、リード２１とパッド４１との接合部付近を、（ａ）は図５（ａ）と同様の断面、すなわち、図３のＢ−Ｂ’断面について、（ｂ）は（ａ）と直交する断面、図３のＤ−Ｄ’断面について示している。
【００２６】
同様に、図８は、リード２２とパッド４２との接合部付近を、（ａ）は図５（ｂ）と同様の断面、すなわち、図３のＣ−Ｃ’断面について、（ｂ）は（ａ）と直交する断面、図３のＥ−Ｅ’断面について示している。
【００２７】
ここで、図３の直線Ｄ−Ｄ’は、４つのリード２１（より詳細にはフット部２１ｂ）及び４つのパッド４１を含むように選択している。また、図３の直線Ｅ−Ｅ’は、２つのリード２１（より詳細にはフット部２１ｂ）及び２つのパッド４１と、その間の、２つのパッド４２に連通した２つの配線４６とを含むように選択している。
【００２８】
リード２１は従来のガルウィング型リードと同様にレッグ部２１ａ及びフット部２１ｂを有し、パッド４１は該フット部２１ｂを収容する長さＬ１を有する。故に、図７（ａ）に示すように、パッド４１とその下方に位置する配線基板３０中の導電層（電源又はＧＮＤプレーン）３２との対向部に比較的大きい容量が存在する。さらに、図７（ｂ）に示すように、隣接リード２１のフット部２１ｂ同士の間及びパッド４１同士の間にも比較的大きい容量が存在する。
【００２９】
一方、リード２２はフット部を有さずにレッグ部２２ａのみを有し、パッド４２は、該レッグ部２２ａの端面２２ｃを収容するのに十分な、パッド４１の長さＬ１より短い長さＬ２を有する。故に、図８（ａ）に示すように、パッド４２とその下方に位置する導電層３２との対向部に存在する容量が、図７（ａ）に示したパッド４１の場合と比較して低減される。
【００３０】
さらに、図８（ｂ）に示すように、リード２２と隣接リード２１のフット部２１ｂとの並走が排除され、且つパッド４２とパッド４１との並走部分が削減される。故に、各リード２２と隣接リードとの間の容量、及び各パッド４２と隣接パッドとの間の容量が、図７（ｂ）に示した複数のリード２１及び複数のパッド４１が隣り合う場合と比較して低減される。
【００３１】
例えば、先に例示したような高速インタフェースマクロでは９０Ωあるいは１００Ωといった所定の伝送路差動インピーダンスが要求されるが、リード２１及びパッド４１を用いた場合、それらの寄生容量によって差動インピーダンスが低減され、信号反射の原因となる。しかしながら、リード２２を用いることにより、またそれに伴いパッド４１より小面積のパッド４２を用いることにより、寄生容量を低減すること、ひいては、伝送路差動インピーダンスを所定値に近付けることが可能である。従って、本実施形態によれば、差動伝送路における信号反射を抑制し、高速差動信号の伝送品質を高めることができる。
【００３２】
なお、以上では、リード２２は、リード２１が有するフット部２１ｂを有しないものとして説明したが、リード２２の形状はこれに限定されるものではなく、リード２２が短縮されたフット部を有する場合にも上述の容量低減効果を得ることができる。
【００３３】
また、本実施形態においては、半導体装置１０が有する複数のリード２０のうち、差動信号伝送用の特定のリードのみをリード２２としている。故に、半導体装置１０と配線基板３０との間の接合強度は有意に低下されず、実装信頼性が確保される。
【００３４】
なお、長さ及び形状の異なるリード２１及び２２を含むリード２０は、例えば、予めリードフレーム設計において異なる長さのリードを形成すること、又はリード切り離し時の金型形状を変更すること等により、容易に形成することができる。
【００３５】
次に、図９を参照して、第１実施形態に係る一設計例を説明する。図９（ａ）は、リード２１及びパッド４１の設計例を示し、図９（ｂ）はリード２２及びパッド４２の設計例を示している。
【００３６】
パッド４１の幅Ｗ１（ｍｍ）、及び長さＬ１（ｍｍ）は、例えば、次の関係を有するように決定することができる：
ｗ１＋０．０３≦Ｗ１≦Ｐ×０．６      （１）
Ｌ１≧ｌ１＋０．６０                  （２）
ただし、Ｐはリード２０（２１、２２）のピッチ（これは、パッド４０（４１、４２）のピッチに等しい）、ｗ１はリード２１の幅、ｌ１はリード２１の実装接続部（フット部２１ｂ）の長さであり、単位は何れもｍｍである。
【００３７】
なお、本出願において、パッドの幅及び長さとは、例えば図３等の上面図において、そのパッドに接合されるリードの延在方向に対して、それぞれ、直交する方向、平行な方向における寸法を差し示す。また、リードの幅の方向は、そのリードが接合されるパッドの幅の方向に対応する。
【００３８】
故に、一例として、Ｐ＝０．５ｍｍ、ｗ１＝０．２２ｍｍ、ｌ１＝０．５ｍｍとすると、Ｗ１、Ｌ１として、それぞれ例えば０．３ｍｍ、１．１ｍｍを選択し得る。このとき、矩形のパッド４１の面積は０．３３ｍｍ２である。なお、パッド４１の形状は矩形に限られず、円形、楕円形又は多角形などであってもよく、パッド４１の面積はその形状に応じて該値とは異なるものとなる。
【００３９】
一方、パッド４２の幅Ｗ２（ｍｍ）、及び長さＬ２（ｍｍ）は、例えば、次の関係を有するように決定することができる：
ｗ２＋０．０３≦Ｗ２≦Ｐ×０．６      （３）
ｌ２≦Ｌ２＜ｌ２＋０．６０            （４）
ただし、ｗ２はリード２２の幅、ｌ２はリード２２の実装接合部（リード端面２２ｃ）の長さであり、単位は何れもｍｍである。
【００４０】
故に、一例として、Ｐ＝０．５ｍｍ、ｗ２＝０．２２ｍｍ、ｌ２＝０．１５ｍｍとすると、Ｗ２、Ｌ２として、それぞれ例えば０．３ｍｍ、０．２１ｍｍを選択し得る。このとき、矩形のパッド４２の面積は０．０６３ｍｍ２であり上述のパッド４１の面積の約１９％である。なお、パッド４２の形状も矩形に限られず、円形、楕円形又は多角形などであってもよく、パッド４２の面積はその形状に応じて該値とは異なるものとなる。
【００４１】
図１０は、ここで例示した寸法のリード２１、２２及びパッド４１、４２を用いて、差動信号伝送路の透過特性（ＳＤＤ２１特性）をシミュレーションした結果を示している。本実施形態を適用し、差動信号伝送路のみにリード２２及びパッド４２を用いた場合の結果を“実施例１”として示し、差動信号伝送路を含む全ての伝送路にリード２１及びパッド４１を用いた場合の結果を“従来例”として示している。ＳＤＤ２１特性は０ｄＢに近いほど特性が優れることを表すものであり、“実施例１”は“従来例”より高周波特性に優れることがわかる。
【００４２】
（第２実施形態）
次に、図１１を参照して、第２実施形態に係る半導体装置１１０及びその実装構造を説明する。図１１は、半導体装置１１０を配線基板１３０に搭載したときの実装構造を上面図にて示している。半導体装置１１０及び配線基板１３０は、第１実施形態にて説明した半導体装置１０及び配線基板３０と同様の構成を含んでいる。故に、対応する部分には類似した参照符号を付し、共通する事項についての説明は省略する。
【００４３】
半導体装置１１０は、複数の表面実装型リード１２０を有し、リード１２０は或る特定の信号の伝送に用いられる１つのリード１２２と、多数のその他のリード１２１とを含んでいる。リード１２１、１２２は、それぞれ、第１実施形態に関して説明したリード２１、２２と同様の構造を有する。
【００４４】
配線基板１３０は、半導体装置１１０等の１つ以上の半導体装置及びその他の部品の実装基板である。配線基板１３０は、半導体装置１１０のリード１２０の実装接続部の位置に対応して、多数の実装パッド１４０を有する。パッド１４０は、半導体装置１１０のリード１２１が接続される多数のパッド１４１と、リード１２２が接続される１つのパッド１４２とを含んでいる。パッド１４１、１４２は、それぞれ、第１実施形態に関して説明したパッド４１、４２と同様の構造を有し、リード１２１、１２２の実装接続部の大きさに対応する寸法を有する。
【００４５】
リード１２２は、特に高速な信号伝送を必要とするシングルエンド伝送に用いられ、リード１２１は、その他の信号、電源ライン、及びＧＮＤラインの伝送のために用いられる。シングルエンド伝送される高速信号には例えばクロック信号がある。クロック信号は、図１２の概念図に示すように、ローレベルとハイレベルとが一定の高周波数（短周期）で入れ替わる信号波形を有する。
【００４６】
なお、半導体装置１１０は、例えば複数のクロック信号を扱う場合など、複数のリード１２２を有していてもよい。
【００４７】
図７及び図８を参照して説明したのと同様に、リード１２２は、リード１２１と比較して、隣接するリード１２１との間の容量が低減される。また、パッド１４２は、パッド１４１と比較して、隣接するパッド１４１との間の容量、及び下方に位置する配線基板１３０中の電源又はＧＮＤプレーンとの間の容量が低減される。
【００４８】
クロック信号の伝送路には一般的に５０Ωのインピーダンスが要求されるが、リード１２２を用いることにより、またそれに伴うパッド１４２の小面積化により、容量低減、ひいては、伝送路インピーダンスを５０Ωに近付けることが可能である。よって、クロック信号伝送路における信号反射を抑制し、高速クロック信号の伝送品質を高めることができる。
【００４９】
また、本実施形態においては、半導体装置１１０が有する複数のリード１２０のうち、特に高速なシングルエンド伝送用の特定のリードのみをリード１２２としている。故に、半導体装置１１０と配線基板１３０との間の接合強度は有意に低下されず、実装信頼性が確保される。
【００５０】
（変形例）
次に、第１実施形態及び第２実施形態の変形例を説明する。
【００５１】
先ず、図１３を参照して、第１実施形態の第１の変形例に係る半導体装置１０’及びその実装構造を説明する。図１３（ａ）は、半導体装置１０’を配線基板３０’に搭載したときの実装構造を上面図にて示し、図１３（ｂ）は、図１３（ａ）の直線Ｆ−Ｆ’に沿った断面図を示している。ここで、直線Ｆ−Ｆ’は、２つのリード２１（より詳細にはフット部２１ｂ）及び２つのパッド４１と、その間の、２つのパッド４２に連通した２つの配線４６と、更にその間の１つのリード及びパッド（後述のリード２３及びパッド４３）とを含むように選択している。
【００５２】
半導体装置１０’は、半導体装置１０と異なり、差動信号を伝送する一対のリード２２の間に１つのリード２３を有している。リード２３はリード２１と同様の形状を有し、リード２３が接続される配線基板３０’上のパッド４３もパッド４１と同様の形状及び寸法を有する。リード２３は、電源リード又はＧＮＤリードである。
【００５３】
このように差動信号Ａ＋、Ａ−の伝送を行う一対のリード２２の離間距離を増大させ、それらの間に電源リード又はＧＮＤリード２３を配置することにより、２つのリード２２間の容量結合が低減される。このデカップリング効果により、差動伝送路のコモンモードインピーダンスを低減することができる。従って、図１３に示した変形例によれば、差動伝送路の差動インピーダンスの改善及びコモンモードインピーダンスの低減の双方を達成し得る。
【００５４】
なお、図１３の例においては、一対のリード２２の間に、１つの電源リード又はＧＮＤリード２３を配置したが、電源リード２３とＧＮＤリード２３との対を配置してもよい。
【００５５】
続いて、図１４を参照して、第１実施形態の第２の変形例に係る実装構造を説明する。なお、ここでは第１実施形態の変形例として説明するが、この変形例は第２実施形態にも等しく適用可能である。図１４は、図５（ｂ）と同様の断面図にて、リード２２とパッド４２との接合部付近を拡大して示している。
【００５６】
この変形例において、配線基板３０の導電層（電源又はＧＮＤプレーン）３２は、パッド４２との対向部に開口３２ａを有する。図１４と図８（ａ）との比較により明らかであるように、パッド４２と導電層３２との間の容量が更に低減される。
【００５７】
図１５は、導電層３２に開口３２ａを設けた場合について、差動信号伝送路の透過特性（ＳＤＤ２１特性）をシミュレーションした結果を“実施例２”として示している。リード２１、２２及びパッド４１、４２の構造パラメータ等のその他のシミュレーション条件は、図１０のシミュレーションに用いたものと同一とした。図１５は、比較のため、図１０に示した“実施例１”及び“従来例”の結果も示している。“実施例２”は“実施例１”より更に高周波特性に優れることがわかる。
【００５８】
なお、図１４、及び図１５に関するシミュレーションにおいては、導電層３２の開口３２ａの形状及び寸法は、パッド４２とそれと同一としたが、開口３２ａは、パッド４２と対向するものであればその他の形状及び／又は寸法を有していてもよい。例えば、パッド４２に連通する配線４６のインピーダンスを変化させることなく容量低減効果を増大させるよう、配線４６が存在しない側に開口３２ａを拡大させてもよい。
【００５９】
また、図１４に示した断面と直交する方向において、開口３２ａの幅は、パッド４２の幅Ｗ２（図９（ｂ）参照）と同一であってもよいし、リード及びパッドのピッチＰと同一であってもよい。ただし、この方向における開口３２ａの幅は、隣接パッドのインピーダンス等への影響を抑制するため、上記ピッチＰ以下であることが好ましい。
【００６０】
続いて、図１６を参照して、第１実施形態の第３の変形例に係る実装構造を説明する。なお、ここでは第１実施形態の変形例として説明するが、この変形例は第２実施形態にも等しく適用可能である。
【００６１】
図１６は、隣接する２つのリード２１及び２２’を示している。リード２２’は、上述のリード２２と、フット部を有しない点で一致し、レッグ部２２ａ’がその先端で細くされている点で異なる。リード２２’のレッグ部２２ａ’の幅は、図示のようなテーパー、又は段差により、実装接合部付近でｗ２からｗ２’へと狭くされている。この場合、リード２２’に接合される配線基板３０のパッド４２’の幅Ｗ２’を狭くし、パッド４２’を上述のパッド４２より更に小面積化することができる。
【００６２】
例えば、Ｐ＝０．５ｍｍ、ｗ２＝０．２２ｍｍ、ｌ２＝０．１５ｍｍで、パッド４２の幅Ｗ２＝０．３ｍｍ、長さＬ２＝０．２１ｍｍとした上述の例において、ｗ２’＝０．１２ｍｍとすると、式（３）を満たしながらＷ２’＝０．２ｍｍとすることができる。このとき、矩形のパッド４２’の面積は０．０４２ｍｍ２であり、上述のパッド４１の面積０．３３ｍｍ２の約１３％になる。
【００６３】
従って、より幅狭のリード先端及びパッドによって、リード２２’及びパッド４２’の容量を更に低減し、高速伝送特性を更に改善することができる。
【００６４】
なお、ここでは、リード２２’はフット部を有しないものとして説明したが、リード２２’の形状はこれに限定されるものではなく、リード２２’が幅狭化されたフット部を有していても上述の容量低減効果を得ることができる。
【００６５】
続いて、図１７を参照して、第１実施形態の第４の変形例に係る実装構造を説明する。なお、ここでは第１実施形態の変形例として説明するが、この変形例は第２実施形態にも等しく適用可能である。
【００６６】
図１７は、図５（ｂ）と同様の断面図にて、１つのリード２２”を示している。リード２２”は、上述のリード２２と、フット部を有しない点で一致し、レッグ部２２ａ”がその先端で薄くされている点で異なる。リード２２”のレッグ部２２ａ”の厚さは、図示のようなテーパー、又は段差により、実装接合部付近でｔ２からｔ２”へと薄くされている。この場合、リード２２”に接合される配線基板３０のパッド４２”の長さＬ２”を短縮し、パッド４２”を上述のパッド４２より更に小面積化することができる。
【００６７】
従って、より薄いリード先端及びより短いパッドによって、リード２２”及びパッド４２”の容量を更に低減し、高速伝送特性を更に改善することができる。
【００６８】
また、この第４の変形例は、図１６を参照して説明した第３の変更例と併せて適用することができる。例えば、リード２２”の先端部において厚さｔ２”及び幅ｗ２”をともに０．０７ｍｍ程度とした場合、パッド４２”の長さＬ２”及び幅Ｗ２”をともに０．１５ｍｍとしてもよい。このとき、パッド４２”の面積は０．０２２５ｍｍ２であり、上述のパッド４１の面積０．３３ｍｍ２の約７％になる。
【００６９】
なお、リード２２”のような局所的に薄い部分を有するリードは、例えば、リードフレームのパターン形成時に、局所的なハーフエッチングを適用することによって製造することができる。
【００７０】
以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。例えば、第１実施形態及び第２実施形態は互いに組み合わせて適用され得る。また、第１乃至第４の変形例も互いに組み合わせて適用され得る。また、上述の実施形態は、ＱＦＰ型のパッケージ形態を有する半導体装置を用いて説明したが、ＳＯＰ型など、複数の表面実装型リードを有するその他のパッケージ形態を有する半導体装置にも適用可能である。さらに、上述の実施形態は、ガルウィング型のリードを用いて説明したが、Ｊリード型など、その他の型のリードを有する半導体装置にも適用可能である。
【００７１】
以上の説明に関し、更に以下の付記を開示する。
（付記１）
半導体素子を内包する外囲器と、前記半導体素子に接続され且つ前記外囲器の外部まで延在する複数の表面実装型リードと、を有する半導体装置であって、
各表面実装型リードは、当該半導体装置が配線基板に実装されるときに該配線基板に接合される接合面を有し、
前記複数の表面実装型リードは、所定の高速信号用のリードである１つ以上の第１のリードと、その他のリードである第２のリードとを含み、前記第１のリードの前記接合面の面積は、前記第２のリードの前記接合面の面積より小さい
ことを特徴とする半導体装置。
（付記２）
前記第１のリードは一対の差動信号用の一対のリードを含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１のリードはシングルエンドで伝送するクロック信号用のリードを含むことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記第２のリードは、前記外囲器から突出して前記配線基板側に延在した第１部分と、該第１部分から屈曲した、前記接合面を有する第２部分とを有し、
前記第１のリードは、前記パッケージから突出して前記配線基板側に延在した第１部分を有し、該第１部分の端面が前記接合面を成す
ことを特徴とする付記１乃至３の何れか一に記載の半導体装置。
（付記５）
前記第１のリードは一対の差動信号用の一対のリードを含み、該一対のリードの間に、前記第２のリードに属する電源リード及びグランドリードのうちの少なくとも一方が配置されていることを特徴とする付記１乃至４の何れか一に記載の半導体装置。
（付記６）
前記第１のリードはその先端において幅狭化されていることを特徴とする付記１乃至５の何れか一に記載の半導体装置。
（付記７）
前記第１のリードはその先端において薄化されていることを特徴とする付記１乃至６の何れか一に記載の半導体装置。
（付記８）
付記１乃至７の何れか一に記載の半導体装置と、前記半導体装置が搭載された配線基板とを有し、
前記配線基板はその表面に、前記複数の表面実装型リードの前記接合面に位置的に対応して、複数の実装パッドを有し、
前記複数の実装パッドは、前記第１のリードに接合されるパッドである第１のパッドと、前記第２のリードに接合されるパッドである第２のパッドとを含み、前記第１のパッドの面積は前記第２のパッドの面積より小さい
ことを特徴とする実装構造。
（付記９）
前記第２のリードは、前記外囲器から突出して前記配線基板側に延在した第１部分と、該第１部分から屈曲した、前記接合面を有する第２部分とを有し、
前記第１のリードは、前記パッケージから突出して前記配線基板側に延在した第１部分を有し、該第１部分の端面が前記接合面を成し、
前記第１のパッドの長さは前記第２のパッドの長さより小さい
ことを特徴とする付記８に記載の実装構造。
（付記１０）
前記配線基板は更に、電源プレーン又はグランドプレーンとなる導電層を有し、前記導電層は、前記第１のパッドと対向する位置に開口を有することを特徴とする付記８又は９に記載の実装構造。
（付記１１）
前記第１のリードは一対の差動信号用の一対のリードを含み、該一対のリードの間に、前記第２のリードに属する電源リード及びグランドリードのうちの少なくとも一方が配置されていることを特徴とする付記８乃至１０の何れか一に記載の実装構造。
（付記１２）
前記第１のリードはその先端において幅狭化されており、前記第１のパッドの幅は前記第２のパッドの幅より狭いことを特徴とする付記８乃至１１の何れか一に記載の実装構造。
（付記１３）
前記第１のリードはその先端において薄化されており、前記第１のパッドの長さは前記第２のパッドの長さより小さいことを特徴とする付記８乃至１２の何れか一に記載の実装構造。
【符号の説明】
【００７２】
１０、１０’、１１０  半導体装置
１１  半導体チップ
１２  外囲器
１３  ワイヤ
２０、２１、２２、２２’、２２”、２３、１２０、１２１、１２２  リード
２１ａ、２２ａ、２２ａ’、２２ａ”  リードの第１部分（レッグ部）
２１ｂ、２３ｂ  リードの第２部分（フット部）
２２ｃ  リード２２の端面
３０、３０’、１３０  配線基板
３１、３２、３３、３４  導電層
３２ａ  導電層（電源又はＧＮＤプレーン）の開口
３５、３６、３７  絶縁層
３８  ビア
４０、４１、４２、４２’、４２”、４３、１４０、１４１、１４２  実装パッド
４６  配線
５１  ソルダーレジスト
５２  はんだ
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図４】
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