(57)【特許請求の範囲】
【請求項１】
第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、
前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、
前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、
前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御し、前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する制御手段と、
を含む信号増幅装置。
【請求項２】
前記制御手段は、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、前記出力端子が通常時の電圧値に回復する時期として予め推測された時期に前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御し、前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御し、前記予め推測された時期に前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する請求項１記載の信号増幅装置。
【請求項３】
請求項１または請求項２に記載の一対の信号増幅装置と、
一方の信号増幅装置の前記反転増幅回路の前記出力端子に接続された出力線であって、他方の信号増幅装置の前記反転増幅回路に対応する前記信号線として該他方の信号増幅装置における前記反転増幅回路の前記反転入力端子に接続された出力線と、
前記出力線に設けられた通常時導通状態の第３スイッチング素子であって、前記一方の信号増幅装置の前記出力端子と前記他方の信号増幅装置の前記反転入力端子との間を非導通状態にすることが可能な第３スイッチング素子と、を含み、
前記制御手段は、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御し、前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する
ブリッジ接続型信号増幅装置。
【請求項４】
請求項３に記載のブリッジ接続型信号増幅装置と、
前記信号線に入力された前記信号を前記一対の信号増幅装置の各々における前記反転増幅回路で増幅して得た増幅信号を該反転増幅回路の各々の前記出力端子から前記インダクタ部を介して出力する信号出力手段と、
を含む信号出力装置。
【請求項５】
第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、を含む信号増幅装置のラッチアップ阻止方法であって、
前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にし、
前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にすることを含むラッチアップ阻止方法。
【請求項６】
一対の前記信号増幅装置と、一方の信号増幅装置の前記反転増幅回路の前記出力端子に接続された出力線であって、他方の信号増幅装置の前記反転増幅回路に対応する前記信号線として該他方の信号増幅装置における前記反転増幅回路の前記反転入力端子に接続された出力線と、前記出力線に設けられた通常時導通状態の第３スイッチング素子であって、前記一方の信号増幅装置の前記出力端子と前記他方の信号増幅装置の前記反転入力端子との間を非導通状態にすることが可能な第３スイッチング素子と、を含むブリッジ接続型信号増幅装置において、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にし、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にし、
前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にし、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にすることを更に含む請求項５に記載のラッチアップ阻止方法。
【請求項７】
コンピュータを、
第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、を含む信号増幅装置において、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段、及び
前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段として機能させるためのプログラム。
【請求項８】
前記コンピュータを、更に、
一対の前記信号増幅装置と、一方の信号増幅装置の前記反転増幅回路の前記出力端子に接続された出力線であって、他方の信号増幅装置の前記反転増幅回路に対応する前記信号線として該他方の信号増幅装置における前記反転増幅回路の前記反転入力端子に接続された出力線と、前記出力線に設けられた通常時導通状態の第３スイッチング素子であって、前記一方の信号増幅装置の前記出力端子と前記他方の信号増幅装置の前記反転入力端子との間を非導通状態にすることが可能な第３スイッチング素子と、を含むブリッジ接続型信号増幅装置において、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段、及び
前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段として機能させるための請求項７に記載のプログラム。
【請求項９】
第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、
前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、
前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する制御手段と、
を含む信号増幅装置。
【請求項１０】
第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、
前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、
前記第２電圧線に過電流が流れた場合、前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する制御手段と、
を含む信号増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号増幅装置、ブリッジ接続型信号増幅装置、信号出力装置、ラッチアップ阻止方法、及びプログラムに関する。
【背景技術】
【０００２】
図５には、スピーカに接続されて用いられる従来のアンプ１００の一例が示されている。同図に示されるように、アンプ１００は、反転増幅回路１０２、過電流検知回路１０４、及び制御装置１０６を含んで構成されている。反転増幅回路１０２は、駆動用の正極電圧が印加された電源配線ＶＤＤに接続された第１電圧端子としての電源端子１０２Ａ、接地電圧が印加された接地配線ＧＮＤに接続された第２電圧端子としての接地端子１０２Ｂ、信号線１０３が接続された反転入力端子１０２Ｃ、基準電圧（ここでは、接地電圧）が印加された非反転入力端子１０２Ｄ、出力端子１０２Ｅ、及び制御端子１０２Ｆを備えている。信号線１０３には抵抗素子Ｒ２が挿入されており、反転入力端子１０２Ｃは抵抗素子Ｒ２を介してアンプ１００の入力端子１００Ａに接続されている。また、出力端子１０２Ｅは、抵抗素子Ｒ１を介して反転入力端子１０２Ｃに接続され、かつアンプ１００の出力端子１００Ｂからケーブル１０９を介してスピーカ１０８の正極側入力端子に接続されている。なお、スピーカ１０８の負極側入力端子は接地されている。
【０００３】
過電流検知回路１０４は、入力端子１０４Ａ及び出力端子１０４Ｂを備えており、入力端子１０４Ａが出力端子１０２Ｅに接続されており、反転増幅回路１０２から過電流が入力されたときに過電流を検知して過電流検知信号を出力端子１０４Ｂから出力する。なお、以下では、アンプ１００の電源が投入されている状態で過電流が発生していないときを「通常時」と称する。
【０００４】
制御装置１０６は、所定のプログラムの処理を実行することによりアンプ１００全体を制御するＣＰＵ（中央処理装置）、アンプ１００の作動を制御する制御プログラムや各種パラメータ等が予め記憶された記憶媒体であるＲＯＭ（Read Only Memory）、及び各種プログラムの実行時のワークエリア等として用いられる記憶媒体であるＲＡＭ(Random Access Memory)などを含んで構成されたコンピュータである。
【０００５】
制御装置１０６は、入力端子１０６Ａ及び出力端子１０６Ｂを備えており、入力端子１０６Ａは過電流検知回路１０４の出力端子１０４Ｂに、出力端子１０６Ｂは反転増幅回路１０２の制御端子１０２Ｆに各々接続されている。
【０００６】
図６には、反転増幅回路１０２の要部構成を示す構成図が示されている。同図に示されるように、反転増幅回路１０２は、差動段１１０、オフセット段１１２及び出力段１１４を含んで構成されている。差動段１１０は、図５に示す電源端子１０２Ａを介して電源配線ＶＤＤに接続された電源端子１１０Ａ、図５に示す接地端子１０２Ｂを介して接地配線ＧＮＤに接続された接地端子１１０Ｂ、反転入力端子１０２Ｃ及び非反転入力端子１０２Ｄを備え、反転入力端子１０２Ｃに入力された信号と非反転入力端子１０２Ｄに入力された信号との差電圧を示す差電圧信号を生成して後段のオフセット段１１２に出力する回路である。
【０００７】
オフセット段１１２は、図５に示す電源端子１０２Ａを介して電源配線ＶＤＤに接続された電源端子１１２Ａと、図５に示す接地端子１０２Ｂを介して接地配線ＧＮＤに接続された接地端子１１２Ｂと、差電圧信号が入力されるように差動段１１０に接続されており、入力された差電圧信号から差動段１０２で生じるオフセット電圧成分を除去した差動信号を生成して出力する。また、オフセット段１１２は、通常時が負出力状態の出力端子であって、入力された差動電圧信号からオフセット電圧成分を除去して得た正極の差動信号を出力する出力端子１１２Ａと、通常時が正出力状態であって、入力された差動電圧信号のオフセット電圧成分を除去して得た負極の差動信号を出力する出力端子１１２Ｂと、を備えている。
【０００８】
出力段１１４は、出力端子１０２Ｅ、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）１１６，１１８及びＮチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）１２０，１２２を含んで構成されている。
【０００９】
第１被保護対象スイッチング素子としてのＰＭＯＳトランジスタ１１６は、出力端子１１２Ａに接続されたゲート端子と、出力端子１０２Ｅに接続されたドレイン端子と、図５に示す電源端子１０２Ａを介して電源配線ＶＤＤに接続されたソース端子と、を備えており、通常時導通状態のソース端子及びドレイン端子間が、ゲート端子に電源電圧の大きさ以上の電圧が印加されたときに非導通状態になるように構成されている。
【００１０】
ＰＭＯＳトランジスタ１１８は、図５に示す過電流検知回路１０４により過電流が検知されたときにＰＭＯＳトランジスタ１１６のソース端子及びドレイン端子間を非導通状態にするスイッチング素子であって、図５に示す電源端子１０２Ａを介して電源配線ＶＤＤに接続されたソース端子と、ＰＭＯＳトランジスタ１１６のゲート端子に接続されたドレイン端子と、図５に示す制御端子１０２Ｆを介して制御装置１０６の出力端子１０６Ｂに接続されたゲート端子と、を備えている。
【００１１】
一方、第２被保護対象スイッチング素子としてのＮＭＯＳトランジスタ１２０は、出力端子１１２Ｂに接続されたゲート端子と、出力端子１０２Ｅに接続されたドレイン端子と、図５に示す接地端子１０２Ｂを介して接地配線ＧＮＤに接続されたソース端子と、を備えており、通常時導通状態のソース端子及びドレイン端子間が、ゲート端子に接地電圧の大きさ以下の電圧が印加されたときに非導通状態になるように構成されている。
【００１２】
ＮＭＯＳトランジスタ１２２は、図５に示す過電流検知回路１０４により過電流が検知されたときにＮＭＯＳトランジスタ１２０のソース端子及びドレイン端子間を非導通状態にするスイッチング素子であって、図５に示す接地端子１０２Ｂを介して接地配線ＧＮＤに接続されたソース端子と、ＮＭＯＳトランジスタ１２２のゲート端子に接続されたドレイン端子と、図５に示す制御端子１０２Ｆを介して制御装置１０６の出力端子１０６Ｂに接続されたゲート端子と、を備えている。
【００１３】
このように構成されたアンプ１００では、反転増幅回路１０２から過電流が出力された場合、過電流検知回路１０４により過電流を検知して過電流検知信号を制御装置１０６に出力し、アンプをパワーダウンさせて（アンプの駆動を停止して）、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が過電流によって破壊されることを防止していた（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０００−１７４５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記のように構成されたアンプ１００は、出力端子１００Ｂの接続先のインダクタンス成分（図５では、ケーブル１０９の寄生インダクタンス成分）が所定の大きさ以上の場合、反転増幅回路１０２に流れる過電流を瞬間的に切断（パワーダウン）することによって生じる電磁誘導現象により引き起こされるサージ電流によってＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０にラッチアップが生じてＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が破壊されてしまう、という問題点があった。つまり、電源配線ＶＤＤが接地側に短絡した場合はマイナスのサージ電流（電源配線ＶＤＤに過電流）が生じ、接地配線ＧＮＤが電源側に短絡した場合はプラスのサージ電流（接地配線ＧＮＤに過電流）が生じ、これによってＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０にラッチアップが生じてＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が破壊される場合があった。
【００１６】
本発明は上記問題点を解決するために成されたものであり、ラッチアップを阻止することができる信号増幅装置、ブリッジ接続型信号増幅装置、信号出力装置、ラッチアップ阻止方法、及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、請求項１に記載の信号増幅装置は、第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御し、前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する制御手段と、を備えている。
【００１８】
請求項１に記載の信号増幅装置では、第１電圧端子、第２電圧端子、反転入力端子、及び出力端子を有する反転増幅回路において、前記第１電圧端子に、第１電圧が印加される第１電圧線が接続され、前記第２電圧端子に、前記第１電圧と異なる第２電圧が印加される第２電圧線が接続され、反転入力端子に、信号が入力される信号線が接続され、出力端子に、該反転入力端子が抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部が接続されると共に、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子が前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子が前記第２電圧線と前記出力端子との間に挿入される。
【００１９】
また、請求項１に記載の信号増幅装置では、第１導電型第１端子、第１導電型第２端子、及び第１導電型制御端子を備えた第１導電型の第１スイッチング素子において、前記第１導電型第１端子に前記第１電圧線が接続され、前記第１導電型第２端子に前記信号線が接続され、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間が前記第１導電型制御端子に該第１導電型制御端子にオン電圧が印加されたときに導通状態にされる。
【００２０】
また、請求項１に記載の信号増幅装置では、第２導電型第１端子、第２導電型第２端子、及び第２導電型制御端子を備えた第２導電型の第２スイッチング素子において、第２導電型第１端子に前記第２電圧線が接続され、第２導電型第２端子に前記信号線が接続され、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間が、該第２導電型制御端子にオン電圧が印加されたときに導通状態にされる。
【００２１】
そして、請求項１に記載の信号増幅装置では、制御手段により、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御され、前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御される。
【００２２】
このように、請求項１に記載の信号増幅装置では、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御され、前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御されるので、第１被保護対象スイッチング素子及び第２被保護対象スイッチング素子のラッチアップを阻止することができる。
【００２３】
また、請求項２に記載の信号増幅装置は、請求項１に記載の発明において、前記制御手段が、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御し、前記出力端子が通常時の電圧値に回復する時期として予め推測された時期に前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御し、前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御し、前記予め推測された時期に前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御するものとしてもよい。これにより、第１被保護対象スイッチング素子及び第２被保護対象スイッチング素子のラッチアップをより確実に阻止することができる。
【００２４】
一方、上記目的を達成するために、請求項３に記載のブリッジ接続型信号増幅装置は、請求項１または請求項２に記載の一対の信号増幅装置と、一方の信号増幅装置の前記反転増幅回路の前記出力端子に接続された出力線であって、他方の信号増幅装置の前記反転増幅回路に対応する前記信号線として該他方の信号増幅装置における前記反転増幅回路の前記反転入力端子に接続された出力線と、前記出力線に設けられた通常時導通状態の第３スイッチング素子であって、前記一方の信号増幅装置の前記出力端子と前記他方の信号増幅装置の前記反転入力端子との間を非導通状態にすることが可能な第３スイッチング素子と、を含み、前記制御手段が、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御し、前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する。
【００２５】
請求項３に記載のブリッジ接続型信号増幅装置では、請求項１または請求項２に記載の一対の信号増幅装置の一方の信号増幅装置の前記反転増幅回路の前記出力端子に接続された出力線が、他方の信号増幅装置の前記反転増幅回路に対応する前記信号線として該他方の信号増幅装置における前記反転増幅回路の前記反転入力端子に接続され、前記出力線に設けられた通常時導通状態の第３スイッチング素子が前記一方の信号増幅装置の前記出力端子と前記他方の信号増幅装置の前記反転入力端子との間を非導通状態にすることが可能とされる。
【００２６】
そして、請求項３に記載のブリッジ接続型信号増幅装置では、前記制御手段により、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御され、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御され、前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御され、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御される。
【００２７】
このように、請求項３に記載のブリッジ接続型信号増幅装置では、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御され、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御され、前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御され、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御されてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御されるので、一対の信号増幅装置の各々について、第１被保護対象スイッチング素子及び第２被保護対象スイッチング素子のラッチアップを阻止することができる。
【００２８】
一方、上記目的を達成するために、請求項４に記載の信号出力装置は、請求項３に記載のブリッジ接続型信号増幅装置と、前記信号線に入力された前記信号を前記一対の信号増幅装置の各々における前記反転増幅回路で増幅して得た増幅信号を該反転増幅回路の各々の前記出力端子から前記インダクタ部を介して出力する信号出力手段と、を備えている。
【００２９】
請求項４に記載の信号出力装置では、信号出力手段により、請求項３に記載のブリッジ接続型信号増幅装置における前記信号線に入力された前記信号が前記一対の信号増幅装置の各々における前記反転増幅回路で増幅されて得られた増幅信号が該反転増幅回路の各々の前記出力端子から前記インダクタ部を介して出力される。
【００３０】
一方、上記目的を達成するために、請求項５に記載のラッチアップ阻止方法は、第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、を含む信号増幅装置のラッチアップ阻止方法であって、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にし、前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にすることを含む。
【００３１】
従って、請求項５に記載のラッチアップ阻止方法は、請求項１に記載の信号増幅装置と同様に作用するので、請求項１に記載の信号増幅装置と同様の効果を得ることができる。
【００３２】
一方、上記目的を達成するために、請求項５に記載のラッチアップ阻止方法は、請求項６に記載の発明のように、一対の前記信号増幅装置と、一方の信号増幅装置の前記反転増幅回路の前記出力端子に接続された出力線であって、他方の信号増幅装置の前記反転増幅回路に対応する前記信号線として該他方の信号増幅装置における前記反転増幅回路の前記反転入力端子に接続された出力線と、前記出力線に設けられた通常時導通状態の第３スイッチング素子であって、前記一方の信号増幅装置の前記出力端子と前記他方の信号増幅装置の前記反転入力端子との間を非導通状態にすることが可能な第３スイッチング素子と、を含むブリッジ接続型信号増幅装置において、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にし、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にし、前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にし、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にしてから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にすることを更に含む。
【００３３】
従って、請求項６に記載のラッチアップ阻止方法は、請求項３に記載のブリッジ接続型信号増幅装置と同様に作用するので、請求項３に記載のブリッジ接続型信号増幅装置と同様の効果を得ることができる。
【００３４】
一方、上記目的を達成するために、請求項７に記載のプログラムは、コンピュータを、第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、を含む信号増幅装置において、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段、及び前記第２電圧線に過電流が流れた場合、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段として機能させるためのものである。
【００３５】
従って、請求項７に記載のプログラムは、請求項１に記載の信号増幅装置と同様に作用するので、請求項１に記載の信号増幅装置と同様の効果を得ることができる。
【００３６】
一方、上記目的を達成するために、請求項７に記載のプログラムは、請求項８に記載の発明のように、前記コンピュータを、更に、一対の前記信号増幅装置と、一方の信号増幅装置の前記反転増幅回路の前記出力端子に接続された出力線であって、他方の信号増幅装置の前記反転増幅回路に対応する前記信号線として該他方の信号増幅装置における前記反転増幅回路の前記反転入力端子に接続された出力線と、前記出力線に設けられた通常時導通状態の第３スイッチング素子であって、前記一方の信号増幅装置の前記出力端子と前記他方の信号増幅装置の前記反転入力端子との間を非導通状態にすることが可能な第３スイッチング素子と、を含むブリッジ接続型信号増幅装置において、前記第１電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を導通状態にすると共に前記第２スイッチング素子を非導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段、及び前記第２電圧線に過電流が流れた場合、前記第３スイッチング素子を非導通状態にするように制御し、かつ前記一対の信号増幅装置の各々について、前記第１スイッチング素子を非導通状態にすると共に前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する手段として機能させるためのプログラムである。
【００３７】
従って、請求項８に記載のプログラムは、請求項３に記載のブリッジ接続型信号増幅装置と同様に作用するので、請求項３に記載のブリッジ接続型信号増幅装置と同様の効果を得ることができる。
上記目的を達成するために、請求項９に記載の信号増幅装置は、第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、前記第１電圧線に接続された第１導電型第１端子、前記信号線に接続された第１導電型第２端子、及び第１導電型制御端子を備え、通常時非導通状態の前記第１導電型第１端子及び前記第１導電型第２端子間を、該第１導電型制御端子にオン電圧が印加されたときに導通状態にする第１導電型の第１スイッチング素子と、前記第１電圧線に過電流が流れた場合、前記第１スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する制御手段と、を含む。
上記目的を達成するために、請求項１０に記載の信号増幅装置は、第１電圧が印加される第１電圧線に接続された第１電圧端子、前記第１電圧と異なる第２電圧が印加される第２電圧線に接続された第２電圧端子、信号が入力される信号線に接続された反転入力端子、及び該反転入力端子に抵抗素子を介して接続され、かつインダクタ成分を有するインダクタ部に接続される出力端子を有すると共に、前記第１電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第１電圧線と前記出力端子との間を非導通状態にすることが可能な第１被保護対象スイッチング素子、及び前記第２電圧線と前記出力端子との間に挿入され、通常時導通状態の前記第２電圧線と前記出力端子との間を非導通状態にすることが可能な第２被保護対象スイッチング素子を有する反転増幅回路と、前記第２電圧線に接続された第２導電型第１端子、前記信号線に接続された第２導電型第２端子、及び第２導電型制御端子を備え、通常時非導通状態の前記第２導電型第１端子及び前記第２導電型第２端子間を、該第２導電型制御端子にオン電圧が印加されたときに導通状態にする第２導電型の第２スイッチング素子と、前記第２電圧線に過電流が流れた場合、前記第２スイッチング素子を導通状態にするように制御してから前記第１被保護対象スイッチング素子及び前記第２被保護対象スイッチング素子の各々を非導通状態にするように制御する制御手段と、を含む。
【発明の効果】
【００３８】
本発明によれば、ラッチアップを阻止することができる、という効果が得られる。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態に係るアンプの構成の一例を示す構成図である。
【図２】第１及び第２の実施形態に係るパワーダウン処理プログラムの処理の流れを示すフローチャートである。
【図３】第２の実施形態に係るアンプの構成の一例を示す構成図である。
【図４】通常のパワーダウン時の電圧値又は電流値の経時変化の一例を示すグラフであり、（ａ）は反転増幅回路の出力端子の電圧値の経時変化を示し、（ｂ）は保護対象のＰＭＯＳトランジスタのゲート端子に印加される電圧値の経時変化を示し、（ｃ）は過電流検知回路で検知された過電流の電流値の経時変化を示す。
【図５】従来のアンプの構成の一例を示す構成図である。
【図６】反転増幅回路の構成の一例を示す構成図である。
【発明を実施するための形態】
【００４０】
以下、図面を参照して、本発明を実施するための形態の一例について詳細に説明する。なお、以下では、本発明をスピーカに接続して使用されるアンプに適用した場合について説明する。また、本実施形態に係るアンプにおいて、図５示すアンプ１００と同一の構成については同一の符号を付して説明を省略する。また、以下では、マイナスのサージ電流を「マイナスサージ」と称し、プラスのサージ電流を「プラスサージ」と称し、これらを区別して説明する必要がない場合は「サージ電流」と称する。また、以下では、ＭＯＳトランジスタのソース端子及びドレイン端子間を導通状態（ＭＯＳトランジスタのスイッチング素子としての機能をオン状態）にするためのゲート電圧を「オン電圧」と称する。
【００４１】
［第１の実施形態］
【００４２】
図１は、本第１の実施形態に係るアンプ１０の構成の一例を示す構成図である。同図に示すように、アンプ１０は、図５に示すアンプ１００に比べ、第１スイッチング素子としてのＰＭＯＳトランジスタ１２及び第２スイッチング素子としてのＮＭＯＳトランジスタ１４を更に設けた点、並びに制御手段としての制御装置１０６に出力端子１０６Ｃ，１０６Ｄを更に設けた点のみが異なっている。
【００４３】
ＰＭＯＳトランジスタ１２は、電源配線ＶＤＤに接続されたソース端子と、入力端子１００Ａと抵抗素子Ｒ２との間の信号線１０３に接続されたドレイン端子と、制御装置１０６の出力端子１０６Ｄに接続されたゲート端子と、を備えている。
【００４４】
ＮＭＯＳトランジスタ１４は、接地配線ＧＮＤに接続されたソース端子と、入力端子１００Ａと抵抗素子Ｒ２との間の信号線１０３に接続されたドレイン端子と、制御装置１０６の出力端子１０６Ｃに接続されたゲート端子と、を備えている。
【００４５】
次に、本第１の実施形態に係るアンプ１０の作用について説明する。先ず、アンプ１０を介してスピーカ１０８から音声を出力する場合について説明する。なお、以下では、錯綜を回避するために、アンプ１０が初期状態に設定されている場合であって、スピーカ１０８から出力させる対象の音声を示すアナログの音声信号が外部装置（図示省略）からアンプ１０の入力端子１００Ａに入力された場合について説明する。また、本実施形態において「初期状態」とは、反転増幅回路１０２において、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各々のドレイン端子及びソース端子間を非導通状態（ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各々のスイッチング素子としての機能がオフ状態）、並びにＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各々のドレイン端子及びソース端子間を導通状態（ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各々のスイッチング素子としての機能がオン状態）のことを示す。
【００４６】
差動段１１０は、スピーカ１０８から出力させる音声を示す音声信号が差動段１１０に入力されると、入力された音声信号としての正入力信号及び負入力信号の差電圧信号を生成し、生成した差電圧信号を増幅してオフセット段１１２を介して正極の差動信号をＰＭＯＳトランジスタ１１６のゲート端子に出力すると共に負極の差動信号をＮＭＯＳトランジスタ１２０に出力する。
【００４７】
ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０は、オフセット段１１２から入力された差動信号に基づく電圧に応じて導通状態または非導通状態となり、これに応じて電流が出力端子１０２Ｅから出力される。出力端子１０２Ｅにスピーカ１０８が接続されている場合、出力端子１０２Ｅから出力された電流により元のアナログ信号に復元された音声信号がスピーカ１０８から出力される。
【００４８】
ところで、従来は、アンプ１０において過電流検知回路１０４によって過電流が検知された場合、反転増幅回路１０２をパワーダウンさせていた。ここで、「パワーダウン」とは、アンプからの出力を停止すること意味し、具体的には被保護対象スイッチング素子の駆動を停止することを意味する。
【００４９】
反転増幅回路１０２をパワーダウンさせることによりＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が過電流によって破壊されることを防止することができる。
【００５０】
しかし、パワーダウンを行うために、制御装置１０６が反転増幅回路１０２におけるＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各々のソース端子及びドレイン端子間を非導通状態とするようにＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各ゲート端子に印加する電圧の大きさを制御すると、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各々のゲート端子に対して急激にオフ電圧が印加されるため（ＰＭＯＳトランジスタ１１６のゲート端子への印加電圧の大きさの経時変化の一例は図４（ｂ）を参照）、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各々のソース端子及びドレイン端子間は導通状態から非導通状態に急激に変化し、出力端子１０２Ｅでは、一例として図４（ｃ）に示すように過電流が流れている状態から電流が流れない状態への急激な変化が生じる。そのため、出力端子１０２Ｅにサージ電流が発生し、発生したサージ電流によって一例として図４（ａ）に示すように反転増幅回路１０２の出力電圧の大きさは一時的に接地電圧の大きさを下回り、その結果、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０にラッチアップが生じてＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が破壊されてしまう。
【００５１】
なお、ラッチアップは、出力端子１０２Ｅからの出力がグラウンドショート時に過電流を止めた際にはマイナスサージによって引き起こされ、出力端子１０２Ｅからの出力が電源ショート時に過電流を止めた際にはプラスサージによって引き起こされる。また、ラッチアップが生じると考えられるインダクタンス値は、本発明者らの実験によって過電流が３Ａのときに３５０ｎＨ程度であることが知られている。従って、３５０ｎＨ程度のインダクタ成分を有するケーブル１１６又はケーブル１１６に相当するインダクタ部が出力端子１０２Ｅに接続されている場合にはラッチアップを阻止するための対策が必要となる。
【００５２】
そこで、本第１の実施形態に係るアンプ１０では、ラッチアップを引き起こすことなく反転増幅回路１０２をパワーダウンさせるパワーダウン処理が実行される。
【００５３】
次に、図２を参照しながらパワーダウン処理を実行しているアンプ１０の作用について説明する。なお、図２は、アンプ１０の電源が投入された際に制御装置１０６によって実行されるパワーダウン処理プログラムの処理の流れを示すフローチャートである。
【００５４】
同図のステップ２００では、過電流検知回路１０４によって過電流が検知されたか否かを判定し、否定判定となった場合にはステップ２０２に移行する。ステップ２０２では、反転増幅回路１０２をパワーダウン状態に移行させる条件（例えば、制御装置１０６がアンプ１０の電源の切断指示を受けた、との条件、或いはアンプ１０の電源を投入してから所定期間経過した、との条件）を満足しているか否かを判定し、否定判定となった場合にはステップ２００に戻る一方、肯定判定となった場合にはステップ２０４に移行し、通常時のパワーダウン制御である通常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ２０４では、具体的には、各々非導通状態のＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２を導通状態にするようにＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各ゲート端子に対して、対応するオン電圧を印加する。
【００５５】
ステップ２０４の処理に応じて、ＰＭＯＳトランジスタ１１８が導通状態となるため、ＰＭＯＳトランジスタ１１６のゲート端子に電源電圧が印加される。これによって、ＰＭＯＳトランジスタ１１６は非導通状態となる（ＰＭＯＳトランジスタ１１６のゲート端子がプルアップされる）。また、ステップ２０４の処理に応じて、ＮＭＯＳトランジスタ１２２が導通状態となるため、ＮＭＯＳトランジスタ１２０のゲート端子に接地電圧が印加される。これによって、ＮＭＯＳトランジスタ１２０は非導通状態となる（ＮＭＯＳトランジスタ１２０のゲート端子がプルダウンされる）。
【００５６】
一方、ステップ２００において肯定判定となった場合にはステップ２０６に移行し、上記ステップ２００の処理で検知した過電流は電源配線ＶＤＤに流れた過電流であるか否かを判定し、肯定判定となった場合にはステップ２０８に移行する一方、電源配線ＶＤＤに流れた過電流でない、すなわち、接地配線ＧＮＤに流れた過電流であると判定した場合には否定判定となってステップ２１０に移行する。
【００５７】
ステップ２０８では、第１非常パワーダウン制御を行う。すなわち、ＰＭＯＳトランジスタ１２が導通状態となり、かつＮＭＯＳトランジスタ１４が非導通状態となるように制御してから予め定められた期間が経過した時点で上記通常パワーダウン制御を行う。更に詳しく説明すると、ＰＭＯＳトランジスタ１２のゲート端子に対してオフ電圧を印加してから予め定められた期間が経過した時点で各々非導通状態のＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２を導通状態にするようにＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各ゲート端子に対して、対応するオン電圧を印加する。これによって、反転増幅回路１０２において現時点で出力端子１０２Ｅに印加されている電圧の大きさが、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０を非導通状態にすることなく、接地電圧の大きさにまで引き戻されてから、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が非導通状態となるので、マイナスサージの発生が抑制され、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタのラッチアップを阻止することができる。
【００５８】
一方、ステップ２１０では、第２非常パワーダウン制御を行う。すなわち、ＰＭＯＳトランジスタ１２が非導通状態となり、かつＮＭＯＳトランジスタ１４が導通状態となるように制御してから予め定められた期間が経過した時点で上記通常パワーダウン制御を行う。更に詳しく説明すると、ＮＭＯＳトランジスタ１４のゲート端子に対してオフ電圧を印加してから予め定められた期間が経過した時点で各々非導通状態のＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２を導通状態にするようにＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各ゲート端子に対して、対応するオン電圧を印加する。これによって、反転増幅回路１０２において現時点で出力端子１０２Ｅに印加されている電圧の大きさが、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０を非導通状態にすることなく、電源電圧の大きさにまで引き戻されてから、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が非導通状態となるので、プラスサージの発生が抑制され、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタの１２０ラッチアップを阻止することができる。
【００５９】
なお、上記ステップ２０８及びステップ２１０に適用する「予め定められた期間」とは、出力端子１０２Ｅの電圧の大きさ（電圧値）が通常時の電圧値に回復する時期として予め推測された時期を示しており、例えば、実験やコンピュータ・シミュレーションなどによって事前に得られた電圧値を採用している。具体的には、上記ステップ２０８に適用する「予め定められた期間」には、出力端子１０２Ｅの電圧値が接地電圧値に回復するまでの期間に相当する期間を採用し、上記ステップ２１０に適用する「予め定められた期間」には、出力端子１０２Ｅの電圧値が電源電圧値に回復するまでの期間に相当する期間を採用している。
【００６０】
以上、詳細に説明したように、本第１の実施形態に係るアンプ１０では、電源配線ＶＤＤに過電流が流れた場合、ＰＭＯＳトランジスタ１２を導通状態にすると共にＮＭＯＳトランジスタ１４を非導通状態にするように制御してから反転増幅回路１０２をパワーダウンさせるように制御し、接地配線ＧＮＤに過電流が流れた場合、ＰＭＯＳトランジスタ１２を非導通状態にすると共にＮＭＯＳトランジスタ１４を導通状態にするように制御してから反転増幅回路１０２をパワーダウンさせるように制御しているので、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０のラッチアップを阻止することができる。
【００６１】
［第２の実施形態］
【００６２】
図３は、本第２の実施形態に係るアンプ２０の構成の一例を示す構成図である。なお、本第２の実施形態に係るアンプ２０は、ＢＴＬ(Bridged Transless)接続を利用した所謂ＢＴＬアンプであって、図１に示すアンプ１０に比べ、アンプ３０を更に設けた点、及び第３スイッチング素子としてのスイッチ４０を更に設けた点のみが異なっているので、本第２の実施形態では、上記第１の実施形態と異なる点のみを説明する。また、本第２の実施形態では、上記第１の実施形態で説明した構成と同一の構成は同一の符号を付し、その説明を省略する。
【００６３】
アンプ３０は、上記第１の実施形態に係るアンプ１０と構成部材が基本的に同一であり、入力端子１００Ａを除いた点、出力端子１００Ｂに代えてスピーカ１０８の負極側入力端子に接続された出力端子１００Ｃを設けた点、ＰＭＯＳトランジスタ１２のゲート端子が制御装置１０６の出力端子１０６Ｄに代えて出力端子１０６Ｈに接続されている点、ＮＭＯＳトランジスタ１４のゲート端子が制御装置１０６の出力端子１０６Ｃに代えて出力端子１０６Ｇに接続されている点、反転増幅回路１０２の制御端子１０２Ｆが制御装置１０６の出力端子１０６Ｂに代えて出力端子１０６Ｆに接続されている点、及び過電流検知回路１０４の出力端子１０４Ｂが制御装置１０６の入力端子１０６Ａに代えて入力端子１０６Ｅに接続されている点が上記第１の実施形態に係るアンプ１０と異なっている。
【００６４】
スイッチ４０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備えた３入力１出力の通常時導通状態のスイッチング素子であり、第１入力端子としてのＰＭＯＳトランジスタ側のゲート端子（以下、「ＰＭＯＳゲート端子」という。４０Ａ）が制御装置１０６の出力端子１０６Ｋに、第２入力端子としてのＮＭＯＳトランジスタ側のゲート端子（以下、「ＮＭＯＳゲート端子」という。）４０Ｂが制御装置１０６の出力端子１０６Ｊに各々接続されている。また、第３入力端子４０Ｃはアンプ１０の出力端子１０２Ｅに、出力端子４０Ｄは出力線５０によりアンプ３０の抵抗Ｒ２を介してアンプ３０の反転入力端子１０２Ｃに各々接続されている。すなわち、アンプ１０の出力端子１０２Ｅは出力線５０によりスイッチ４０及び抵抗素子Ｒ２を介してアンプ３０の反転入力端子１０２Ｃに結線されている。
【００６５】
次に、図２を参照しながら本第２の実施形態に係るパワーダウン処理を実行しているアンプ２０の作用について説明する。なお、図２は、アンプ２０の電源が投入された際に制御装置１０６によって実行される本第２の実施形態に係るパワーダウン処理プログラムの処理の流れを示すフローチャートである。
【００６６】
同図のステップ２００Ｂでは、アンプ１０の過電流検知回路１０４及びアンプ３０の過電流検知回路１０４の何れかによって過電流が検知されたか否かを判定し、否定判定となった場合にはステップ２０２Ｂに移行する。ステップ２０２Ｂでは、アンプ１０及びアンウ３０の各々の反転増幅回路１０２をパワーダウン状態に移行させる条件（例えば、制御装置１０６がアンプ２０の電源の切断指示を受けた、との条件、或いはアンプ２０の電源を投入してから所定期間経過した、との条件）を満足しているか否かを判定し、否定判定となった場合にはステップ２００Ｂに戻る一方、肯定判定となった場合にはステップ２０４Ｂに移行し、通常時のパワーダウン制御である通常パワーダウン制御を行った後、本パワーダウン処理プログラムを終了する。本ステップ２０４Ｂでは、具体的には、スイッチ４０を導通状態にしたまま、アンプ１０及びアンプ３０の各々について、各々非導通状態のＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２を導通状態にするようにＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各ゲート端子に対して、対応するオン電圧を印加する。
【００６７】
ステップ２０４Ｂの処理に応じて、アンプ１０及びアンプ３０の各々について、ＰＭＯＳトランジスタ１１８が導通状態となるため、アンプ１０及びアンプ３０の各々のＰＭＯＳトランジスタ１１６のゲート端子に電源電圧が印加される。これによって、アンプ１０及びアンプ３０の各々のＰＭＯＳトランジスタ１１６は非導通状態となる（ＰＭＯＳトランジスタ１１６のゲート端子がプルアップされる）。また、ステップ２０４Ｂの処理に応じて、アンプ１０及びアンプ３０の各々のＮＭＯＳトランジスタ１２２が導通状態となるため、アンプ１０及びアンプ３０の各々のＮＭＯＳトランジスタ１２０のゲート端子に接地電圧が印加される。これによって、アンプ１０及びアンプ３０の各々のＮＭＯＳトランジスタ１２０は非導通状態となる（ＮＭＯＳトランジスタ１２０のゲート端子がプルダウンされる）。
【００６８】
一方、ステップ２００Ｂにおいて肯定判定となった場合にはステップ２０６Ｂに移行し、上記ステップ２００Ｂの処理で検知した過電流は電源配線ＶＤＤに流れた過電流であるか否かを判定し、肯定判定となった場合にはステップ２０８Ｂに移行する一方、電源配線ＶＤＤに流れた過電流でない、すなわち、接地配線ＧＮＤに流れた過電流であると判定した場合には否定判定となってステップ２１０Ｂに移行する。
【００６９】
ステップ２０８Ｂでは、第１非常パワーダウン制御を行う。すなわち、導通状態のスイッチ４０を非導通状態にするように制御すると共に、アンプ１０及びアンプ３０の各々について、ＰＭＯＳトランジスタ１２が導通状態となり、かつＮＭＯＳトランジスタ１４が非導通状態となるように制御してから予め定められた期間（上記第１の実施形態で説明した予め定められた期間と同様の期間）が経過した時点で上記通常パワーダウン制御を行う。更に詳しく説明すると、導通状態のスイッチ４０を非導通状態にするようにＰＭＯＳゲート端子４０Ａ及びＮＭＯＳゲート端子４０Ｂに対して電圧を印加すると共に、アンプ１０及びアンプ３０の各々について、ＰＭＯＳトランジスタ１２のゲート端子に対してオフ電圧を印加してから予め定められた期間が経過した時点で各々非導通状態のＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２を導通状態にするようにＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各ゲート端子に対して、対応するオン電圧を印加する。これによって、アンプ１０及びアンプ３０の各々について、反転増幅回路１０２において現時点で出力端子１０２Ｅに印加されている電圧の大きさが、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０を非導通状態にすることなく、接地電圧の大きさにまで引き戻されてから、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が非導通状態となるので、マイナスサージの発生が抑制され、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタのラッチアップを阻止することができる。
【００７０】
一方、ステップ２１０Ｂでは、第２非常パワーダウン制御を行う。すなわち、導通状態のスイッチ４０を非導通状態にするように制御すると共に、アンプ１０及びアンプ３０の各々について、ＰＭＯＳトランジスタ１２が非導通状態となり、かつＮＭＯＳトランジスタ１４が導通状態となるように制御してから予め定められた期間（上記第１の実施形態で説明した予め定められた期間と同様の期間）が経過した時点で上記通常パワーダウン制御を行う。更に詳しく説明すると、導通状態のスイッチ４０を非導通状態にするようにＰＭＯＳゲート端子４０Ａ及びＮＭＯＳゲート端子４０Ｂに対して電圧を印加すると共に、アンプ１０及びアンプ３０の各々について、ＮＭＯＳトランジスタ１４のゲート端子に対してオフ電圧を印加してから予め定められた期間が経過した時点で各々非導通状態のＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２を導通状態にするようにＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２２の各ゲート端子に対して、対応するオン電圧を印加する。これによって、アンプ１０及びアンプ３０の各々について、反転増幅回路１０２において現時点で出力端子１０２Ｅに印加されている電圧の大きさが、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０を非導通状態にすることなく、電源電圧の大きさにまで引き戻されてから、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０が非導通状態となるので、プラスサージの発生が抑制され、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタの１２０ラッチアップを阻止することができる。
【００７１】
以上、詳細に説明したように、本第２の実施形態に係るアンプ２０では、電源配線ＶＤＤに過電流が流れた場合、スイッチ４０を非導通状態にするように制御し、かつ一対のアンプ（ここでは、アンプ１０及びアンプ３０）の各々について、ＰＭＯＳトランジスタ１２を導通状態にすると共にＮＭＯＳトランジスタ１４を非導通状態にするように制御してからＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各々を非導通状態にするように制御し、接地配線ＧＮＤに過電流が流れた場合、スイッチ４０を非導通状態にするように制御し、かつ一対のアンプの各々について、ＰＭＯＳトランジスタ１２を非導通状態にすると共にＮＭＯＳトランジスタ１４を導通状態にするように制御してからＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０の各々を非導通状態にするように制御しているので、一対のアンプの各々について、ＰＭＯＳトランジスタ１１６及びＮＭＯＳトランジスタ１２０のラッチアップを阻止することができる。
【００７２】
なお、上記各実施形態では、出力端子１００Ｂに５００ｎＨの寄生インダクタ成分を有するケーブル１０９を接続した場合を例に挙げているが、これに限らず、例えばケーブル１０９と同等の寄生インダクタ成分を有する半導体装置やコイルであってもよく、反転増幅回路１０２に流れる過電流を瞬間的に切断することによって生じる電磁誘導現象により引き起こされるサージ電流によって反転増幅回路１０２に含まれるスイッチング素子のラッチアップを引き起こし得るインダクタ成分を有するインダクタ部であれば如何なるものであってもよい。
【００７３】
また、上記各実施形態では、パワーダウン処理の各々がパワーダウン処理プログラムを実行することにより実現されるソフトウエア構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、パワーダウン処理がハードウエア構成により実現されるようにしても良い。また、パワーダウン処理をハードウエア構成とソフトウエア構成の組み合わせによって実現してもよいことは言うまでもない。
【００７４】
また、上記各実施形態では、抵抗素子Ｒ１，Ｒ２として固定抵抗素子を採用しているが、本発明はこれに限定されるものではなく、半固定抵抗素子又は可変抵抗素子を適用してもよい。
【００７５】
また、上記各実施形態では、本発明をスピーカに接続されたアンプに適用した場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、レギュレータ回路に本発明を適用してもよく、本発明は、サージ電流の発生に起因して発生するラッチアップから保護するスイッチング素子を有する回路であれば如何なる回路に対しても適用可能である。
【００７６】
また、上記各実施形態では、制御装置１０６が過電流検知回路１０４から入力された過電流検知信号に応じて過電流が流れたと判断したときにＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１４やスイッチ４０の導通状態と非導通状態とを切り替えるように制御しているが、これに限らず、ユーザが過電流検知回路１０４の検知結果をモニタリングし、過電流が発生したと認識したときに手動で制御部１６を介して或いは他のスイッチング回路を介してＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１４やスイッチ４０の導通状態と非導通状態とを切り替えるようにしてもよい。
【００７７】
また、上記各実施形態では、スイッチング素子として電界効果トランジスタを用いた場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、バイポーラ型トランジスタを用いてもよい。この場合、バイポーラ型トランジスタのコレクタ端子がＭＯＳトランジスタのドレインに、バイポーラ型トランジスタのエミッタ端子がＭＯＳトランジスタのソース端子に、バイポーラ型トランジスタのベース端子がＭＯＳトランジスタのゲート端子に各々対応するようにＭＯＳトランジスタに代えてバイポーラ型トランジスタを適用すればよい。
【００７８】
また、上記各実施形態では、パワーダウン処理プログラムがＲＯＭに予め記憶されているが、本発明はこれに限定されるものではなく、パワーダウン処理プログラムをＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ、ＵＳＢ（Universal Serial Bus）メモリなどのコンピュータによって読み取られる記憶媒体に格納した状態で提供する形態を適用しても良いし、有線又は無線による通信手段を介して配信する形態を適用してもよい。
【符号の説明】
【００７９】
１０，２０，３０  アンプ
１２，１１６，１１８  ＰＭＯＳトランジスタ
１４，１２０，１２２  ＮＭＯＳトランジスタ
４０  スイッチ
１０２  反転増幅回路
１０２Ａ  電源端子
１０２Ｂ  接地端子
１０２Ｃ  反転入力端子
１０２Ｅ  出力端子
１０４  過電流検知回路
１０６  制御装置
１０９  ケーブル
Ｒ１  抵抗素子
【図１】
0005599684.tif 000002
【図２】
0005599684.tif 000003
【図３】
0005599684.tif 000004
【図４】
0005599684.tif 000005
【図５】
0005599684.tif 000006
【図６】
0005599684.tif 000007