(57)【特許請求の範囲】
【請求項１】
プリント配線基板と、前記プリント配線基板に搭載された半導体装置と、を備えたプリント回路板において、
前記半導体装置は、
複数の電極を有するインターポーザと、
前記インターポーザに搭載された半導体素子と、
前記インターポーザの一方の表面に設けられ、前記各電極を露出する複数の開口部が形成されたソルダーレジストと、
前記開口部に配置され、前記電極と前記プリント配線基板の基板電極とを接続する複数のはんだバンプと、を備え、
前記開口部を形成するソルダーレジストの厚さが、前記インターポーザの電極と前記プリント配線基板に形成された基板電極との離間距離が大きくなるほど厚くなっていることを特徴とするプリント回路板。
【請求項２】
前記ソルダーレジストの厚さは、前記インターポーザの電極と前記プリント配線基板に形成された基板電極との離間距離が大きくなるにつれて、段階的に厚くなっていることを特徴とする請求項１に記載のプリント回路板。
【請求項３】
前記インターポーザは、前記インターポーザの中央部から外周部に向かって、前記プリント配線基板に形成された基板電極との離間距離が大きくなる方向に反っており、前記ソルダーレジストの厚さは、前記半導体装置の中央部から外周部に向かって厚くなっていることを特徴とする請求項１または２に記載のプリント回路板。
【請求項４】
前記インターポーザは、前記インターポーザの外周部から中央部に向かって、前記プリント配線基板に形成された基板電極との離間距離が大きくなる方向に反っており、前記ソルダーレジストの厚さは、前記半導体装置の外周部から中央部に向かって厚くなっていることを特徴とする請求項１または２に記載のプリント回路板。
【請求項５】
複数の電極を有するインターポーザと、
前記インターポーザに搭載された半導体素子と、
前記インターポーザの一方の表面に設けられ、前記各電極を露出する複数の開口部が形成されたソルダーレジストと、
前記開口部に配置され、前記電極に接続された複数のはんだバンプと、を備え、
前記ソルダーレジストの厚さは、前記インターポーザの中央部から外周部に向かって厚くなっていることを特徴とする半導体装置。
【請求項６】
前記ソルダーレジストの厚さは、前記インターポーザの中央部から外周部に向かって、段階的に厚くなっていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
複数の電極を有するインターポーザと、
前記インターポーザに搭載された半導体素子と、
前記インターポーザの一方の表面に設けられ、前記各電極を露出する複数の開口部が形成されたソルダーレジストと、
前記開口部に配置され、前記電極に接続された複数のはんだバンプと、を備え、
前記ソルダーレジストの厚さは、前記インターポーザの外周部から中央部に向かって厚くなっていることを特徴とする半導体装置。
【請求項８】
前記ソルダーレジストの厚さは、前記インターポーザの外周部から中央部に向かって、段階的に厚くなっていることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とプリント配線基板とが接合されたプリント回路板、及びはんだバンプを外部接続端子とした半導体装置に関する。
【背景技術】
【０００２】
近年、モバイル機器やデジタルカメラ、デジタルビデオカメラを初めとするデジタル機器の軽薄短小化が進み、省スペースに各部品を実装するために、より高密度実装が可能な半導体装置が使用されている。このような半導体装置として、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）が多く採用されている。ＣＳＰやＢＧＡは、外部接続端子としてリードの代わりにパッケージの下面にはんだバンプを形成することで実装面積を低減することができる。これらＣＳＰやＢＧＡを実装し、プリント基板の面積を低減することで、搭載機器の小型化の要望に対応することができる。これらの機器のさらなる小型化の要望に対応すべく、さらにＣＳＰやＢＧＡを小型化する必要性が増している。また機器の薄型化の要望からＣＳＰやＢＧＡに板厚が薄い基板が使用されることで半導体装置の剛性が低下し、リフロー工程におけるはんだ接合時の熱印加によるＣＳＰやＢＧＡの反り量が増加する傾向にある。
【０００３】
このＣＳＰやＢＧＡの反りは、半導体装置とプリント配線基板とを接合する際に半導体装置の端子電極とプリント配線基板の基板電極との間にギャップを生じさせ、はんだの接合不良を発生させる原因となっている。また、ＣＳＰやＢＧＡの接続端子が狭ピッチ化すると、はんだバンプのブリッジを防止するためにはんだバンプの体積を小さくする必要があり、その結果はんだバンプの高さが低くなってしまう。また狭ピッチ化された接続端子のブリッジを防止するためにはプリント配線基板に印刷する基板電極であるはんだペーストの量を少なくする必要もある。その結果、ＣＳＰやＢＧＡの反りにより発生するはんだバンプとプリント配線基板に印刷されたはんだペーストとのギャップが大きくなり、はんだ接合不良が発生しやくすくなるという問題が生じていた。
【０００４】
このような問題に対し、はんだバンプの電極からの高さを、半導体装置の反りが大きい外周部に向かって漸次高くし、接合不良の発生を軽減させる方法が提案されている（特許文献１参照）。具体的に説明すると、はんだバンプの供給量を同一としてレジストの開口径をインターポーザの外周部に向かって小さくする方法と、はんだバンプの供給量をインターポーザの外周部に向かって漸次多くする方法とが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３２９１３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上述したレジストの開口径を漸次小さくする方法では、開口径が小さくなる分、はんだバンプと電極との接合面積が小さくなってしまうため、半導体装置の電源のオンオフなどによって発生する熱サイクルによる負荷が増大してしまう。また、レジストの開口径を小さくしても、インターポーザの電極に形成されたはんだバンプは、表面張力によってレジストの開口径よりも大きい球形状に形成されるため、高さを稼ぐことができず、はんだバンプと基板電極とのはんだ接合不良の低減の効果が低い。つまり、この方法では、インターポーザの反り量の大きい場所において、はんだ接合面積が小さいので、はんだ接合強度が低下すると共に、はんだ接合寿命が短くなる。
【０００７】
このはんだバンプの接合寿命は、半導体装置と配線基板との線膨張係数のミスマッチによってはんだバンプに発生したひずみの蓄積によって評価される。したがって、はんだ接合部分の接触面積が小さいとひずみが発生しやすいため、はんだ接合寿命を長くするには、できるだけ大きい接触面積のはんだバンプを形成することによってはんだバンプの高さを稼ぐ必要がある。つまり、インターポーザの反りに対応して電極からのはんだバンプの高さを高くすることによって、はんだバンプの平坦性を確保し、配線基板とのはんだ接合を確実に行う必要がある。しかし、従来のはんだ供給量を漸次多くする方法では、反り量の大きい場所で単純にはんだの量を増加させるものであり、端子間を狭ピッチ化した場合に、はんだバンプ同士のブリッジが生じるという、上述した接合不良とは別の接合不良が発生する問題がある。
【０００８】
そこで、本発明は、上記課題を鑑み、インターポーザの小型・薄型化に起因するはんだ接合不良を回避し、かつはんだ接合寿命を向上させるプリント回路板及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のプリント回路板は、プリント配線基板と、前記プリント配線基板に搭載された半導体装置と、を備えたプリント回路板において、前記半導体装置は、複数の電極を有するインターポーザと、前記インターポーザに搭載された半導体素子と、前記インターポーザの一方の表面に設けられ、前記各電極を露出する複数の開口部が形成されたソルダーレジストと、前記開口部に配置され、前記電極と前記プリント配線基板の基板電極とを接続する複数のはんだバンプと、を備え、前記開口部を形成するソルダーレジストの厚さが、前記インターポーザの電極と前記プリント配線基板に形成された基板電極との離間距離が大きくなるほど厚くなっていることを特徴とする。
また、本発明の半導体装置は、複数の電極を有するインターポーザと、前記インターポーザに搭載された半導体素子と、前記インターポーザの一方の表面に設けられ、前記各電極を露出する複数の開口部が形成されたソルダーレジストと、前記開口部に配置され、前記電極に接続された複数のはんだバンプと、を備え、前記ソルダーレジストの厚さは、前記インターポーザの中央部から外周部に向かって厚くなっていることを特徴とする。
また、本発明の半導体装置は、複数の電極を有するインターポーザと、前記インターポーザに搭載された半導体素子と、前記インターポーザの一方の表面に設けられ、前記各電極を露出する複数の開口部が形成されたソルダーレジストと、前記開口部に配置され、前記電極に接続された複数のはんだバンプと、を備え、前記ソルダーレジストの厚さは、前記インターポーザの外周部から中央部に向かって厚くなっていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、はんだバンプは、プリント配線基板の基板電極に近づけられてプリント配線基板の基板電極に接続されるので、はんだ接合面積が増大し、はんだバンプにおけるはんだ接合不良が回避され、はんだ接合寿命を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す説明図であり、（ａ）は、半導体装置を配線基板に搭載した状態の概略断面図、（ｂ）は、はんだバンプの拡大図である。
【図２】ソルダーレジストを形成する各工程を示す説明図である。
【図３】本発明の第２実施形態に係る半導体装置の概略構成を示す説明図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１３】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す説明図である。図１（ａ）に示すように、半導体装置１は、半導体素子２と、半導体素子２が搭載されたインターポーザ６と、を備えており、配線基板としてのマザーボード等のプリント配線基板１１に搭載される。
【００１４】
ここで、インターポーザ６の半導体素子搭載面を表面６ａとすると、表面６ａには、ワイヤボンディング用の電極４が形成されており、半導体素子２と電極４とがワイヤ３で接続され、これら半導体素子２、ワイヤ３及び電極４がモールド樹脂７で覆われている。なお、本第１実施形態ではワイヤボンディング方式としたが、フリップチップ方式でもよい。インターポーザ６の裏面６ｂには、複数の電極５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが形成されている。具体的には、インターポーザ６の裏面６ｂにおいて、電極５ｃ，５ｄの外側に電極５ｂ，５ｅが配置され、電極５ｂ，５ｅの外側に電極５ａ，５ｆが配置されている。各電極５ａ〜５ｅは、平板状の電極パッドであり、例えば平面視円形状に形成されているが、この形状に限定するものではない。
【００１５】
半導体装置１は、インターポーザ６の裏面６ｂに形成されたソルダーレジスト８を備えている。このソルダーレジスト８は、各電極５ａ〜５ｆに対応する箇所に各電極５ａ〜５ｆを露出させる複数の開口部８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆが形成されている。具体的には、インターポーザ６において開口部８ｃ，８ｄの外側に開口部８ｂ，８ｅが形成され、開口部８ｂ，８ｅの外側に開口部８ａ，８ｆが形成されている。各開口部８ａ〜８ｆの開口径は、同一に設定されている。各開口部８ａ〜８ｆは、例えば平面視円形状に形成されているが、この形状に限定するものではない。なお、プリント配線基板１１には、電極５ａ〜５ｆに対応する箇所に、電極５ａ〜５ｆと同数の複数の基板電極１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆが形成されている。各基板電極１０ａ〜１０ｆは、平板形状の電極パッドであり、例えば平面視円形状に形成されているが、この形状に限定するものではない。
【００１６】
半導体装置１は、各電極５ａ〜５ｆに設けられた複数のはんだバンプ９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆを備えている。各はんだバンプ９ａ〜９ｆのはんだ量は、同一に設定されている。なお、各はんだバンプ９ａ〜９ｆのはんだ量が同一とは、公差の範囲内の場合も含むものである。各はんだバンプ９ａ〜９ｆは、図１（ｂ）に示すように、開口部８ａ〜８ｆの側壁で規制された柱状部９Ａと、開口部８ａ〜８ｆから突出するはんだボール部９Ｂと、を有している。柱状部９Ａは、電極５ａ〜５ｆに接続され、はんだボール部９Ｂは、基板電極１０ａ〜１０ｄに接続される。ソルダーレジスト８は、はんだのぬれ性の低い材質で形成されており、はんだバンプ９ａ〜９ｆのはんだボール部９Ｂは、ソルダーレジスト８にぬれ広がらずに、盛り上がった球形状となる。
【００１７】
ところで、半導体装置１のインターポーザ６は、リフロー工程における加熱処理（２１０℃〜２４０℃）によるはんだバンプ接合時に、図１（ａ）に示すように、下に凸状の反りが発生する場合がある。このインターポーザ６の反りの方向及び反り量は、予め実験で分っている。本第１実施形態では、インターポーザ６には、中央部から外周部に向かってインターポーザ６の電極５ａ〜５ｆとプリント配線基板１１の基板電極１０ａ〜１０ｆとの離間距離が徐々に大きくなる反りが生じている。
【００１８】
そこで、本第１実施形態では、インターポーザ６の電極５ａ〜５ｆとプリント配線基板１１の基板電極１０ａ〜１０ｆとの離間距離が大きくなるほど、開口部８ａ〜８ｆの電極５ａ〜５ｆからの高さが高くなるよう、ソルダーレジスト８の膜厚を設定している。具体的に説明すると、インターポーザ６の中央部から外周部に向かうほど電極間の離間距離が大きくなるので、ソルダーレジスト８の膜厚をインターポーザ６の中央部から外周部に向かうほど厚く設定して、開口部の高さを高くしている。つまり、各開口部８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆのそれぞれの高さをｈａ，ｈｂ，ｈｃ，ｈｄ，ｈｅ，ｈｆとすると、ｈｃ＜ｈｂ＜ｈａ，ｈｄ＜ｈｅ＜ｈｆとなるように、ソルダーレジスト８の膜厚を設定している。
【００１９】
ここで、開口部８ａ〜８ｆの高さは、離間距離が大きくなるに従って高く設定しているが、はんだボール部９Ｂの径は、開口部８ａ〜８ｆの高さが高いほど、小さくなる。したがって、本第１実施形態では、開口部８ａ〜８ｆの高さが調整され、開口部８ａ〜８ｆの高さで決まるはんだボール部９Ｂの径が調整されて、各はんだバンプ９ａ〜９ｆのはんだボール部９Ｂの先端が同一平面上に揃えられている。
【００２０】
このように、離間距離が大きくなるに連れて開口部の高さを徐々に高くし、開口部８ａ〜８ｆの高さを稼ぐことで、はんだバンプ９ａ〜９ｆのはんだが開口部８ａ〜８ｆの側壁で規制され、基板電極１０ａ〜１０ｆに向けて案内されて柱状部９Ａが形成される。これにより、はんだバンプ９ａ〜９ｆの高さを稼ぐことができる。そして、開口部から突出するはんだボール部９Ｂが、柱状部９Ａの高さを調整することで基板電極１０ａ〜１０ｆに近づけられ、はんだボール部９Ｂの先端が同一平面上に揃えられているので、はんだバンプの高さを稼ぐために、はんだの量を増やす必要がない。つまり、本第１実施形態では、各はんだバンプ９ａ〜９ｆにおいてはんだ量が同一に設定されている。したがって、はんだバンプ同士（例えばはんだバンプ９ａとはんだバンプ９ｂ）のブリッジを回避することができる。
【００２１】
また、各はんだバンプ９ａ〜９ｆのはんだボール部９Ｂは、プリント配線基板１１の基板電極１０ａ〜１０ｆに近づけられて同一平面上に揃えられて基板電極１０ａ〜１０ｆに接続される。したがって、はんだバンプ９ａ〜９ｆと基板電極１０ａ〜１０ｆとのはんだ接合面積を確保することができる。ここで、各開口部８ａ〜８ｆの開口径は同一に設定されているので、インターポーザ６の電極５ａ〜５ｆとはんだバンプ９ａ〜９ｆとの接合面積を確保することができる。ゆえに、はんだバンプ９ａ〜９ｆにおけるはんだ接合不良が回避され、はんだ接合寿命を向上させることができる。
【００２２】
次に、ソルダーレジスト８の形成工程について説明する。ソルダーレジスト８のパターンを形成するには、熱硬化性または紫外線硬化性のインク材料を用いるスクリーン印刷法と、感光性樹脂材料による写真法がある。スクリーン印刷法ではソルダーレジスト８の位置精度を高くすることが難しいので、写真法を用いる方が良い。写真法によるソルダーレジスト８のパターンは、ソルダーレジスト８を塗布工程、プリキュア工程、露光工程、現像工程、本キュア工程の各工程を経て形成される。
【００２３】
図２は、導体パターンである電極５ａ〜５ｆが形成されたインターポーザ６に写真法によりソルダーレジスト８を形成する各工程を示している。写真法で使用するソルダーレジスト８には、感光性の液状ソルダーレジストとドライフィルムソルダーレジストがあり、どちらを用いて形成しても構わない。なお、感光性の液状ソルダーレジストよりも、平坦性の良いドライフィルムソルダーレジストの方がソルダーレジスト８の高さを精度よく形成しやすい。
【００２４】
図２（ａ）に示すように、導体パターンである電極５ａ〜５ｆが形成されているインターポーザ６を用いる。塗布工程では、図２（ｂ）に示すように、インターポーザ６にソルダーレジスト８が塗布される。なお、液状ソルダーレジストを塗布する方法として、片面塗布の方法と両面塗布する方法がある。片面塗布する方法としては、スプレー法、カーテンコート法、両面塗布する方法としては、スクリーン法、ロールコート法などがある。しかし、１回目のソルダーレジスト８の塗布方法は、導体パターンの汚染を防止するため、同時に両面塗布可能な方法を用いるほうが良い。
【００２５】
次に、塗布工程後、塗布したソルダーレジストをプリキュア工程で硬化させ、マスクパターンフィルムを密着させて露光する露光工程が実施され、次いで現像工程が実施される。これにより、図２（ｃ）に示すように、電極５ａ〜５ｆに対応する箇所に開口部が形成され、電極が露出される。ここで、露光部は現像液に溶解しないので、現像後に露光部分が残った状態となる。感光性ソルダーレジストには、上述のように露光部が現像液に対して溶解しないネガ型と、露光部が現像液に溶解し、除去されるポジ型があるが、どちらの感光性ソルダーレジストを用いても構わない。
【００２６】
次に、図２（ｄ）に示すように、インターポーザ６の両面にソルダーレジスト８を塗布する塗布工程が実施される。なお、２回目以降のソルダーレジスト８の塗布工程では片面塗布、両面塗布のどちらを用いても構わない。次に、ソルダーレジスト８の高さに差を設ける面のみに露光する露光工程が実施され、その後図２（ｅ）に示すように、現像工程が実施される。そのため、ソルダーレジスト８の高さ差を設けない面の高さは、図２（ｃ）の状態と同じである。
【００２７】
次に、図２（ｆ）に示すように、さらにソルダーレジスト８を塗布する塗布工程が実施され、図２（ｇ）に示すように、ソルダーレジスト８の高さ差を設ける箇所のみ感光するマスクパターンフィルを密着させて露光工程が実施され、次いで現像工程が実施される。このような工程を経ることで、ソルダーレジスト８には、インターポーザ６の内周から外周へ徐々に高さを高くした、高さｈａ〜ｈｆが異なる開口部８ａ〜８ｆが形成される。これら工程後、インターポーザ６に半導体素子２が搭載され、樹脂封止が行われた後、高さの異なるはんだバンプ９ａ〜９ｆが形成される。
【００２８】
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置について図３を参照しながら説明する。なお、図３において図１と同じ部材は同じ符号を付し、その説明は省略する。図３に示す本発明の半導体装置１Ａのインターポーザ６は、はんだバンプ９ａ〜９ｆのはんだ接合時（２１０℃〜２４０℃）に上に凸状に反りが発生する点で異なる。
【００２９】
半導体装置１Ａにおいて、電極５ａ〜５ｆに対応するソルダーレジスト８の開口部８ａ〜８ｆの高さが、電極５ａ〜５ｆと基板電極１０ａ〜１０ｆとの離間距離が大きいほど、高く形成されている。具体的に説明すると、インターポーザ６の外周部から中央部に向かって開口部の高さが高くなるように、ソルダーレジスト８の高さが設定されている。つまり、各開口部８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆのそれぞれの高さをｈａ，ｈｂ，ｈｃ，ｈｄ，ｈｅ，ｈｆとすると、ｈａ＜ｈｂ＜ｈｃ，ｈｆ＜ｈｅ＜ｈｄとなるように、ソルダーレジスト８の膜厚を設定している。これにより、開口部８ａ〜８ｆの高さが調整され、開口部８ａ〜８ｆの高さで決まるはんだボール部９Ｂの径が調整され、各はんだバンプ９ａ〜９ｆのはんだボール部９Ｂの先端が同一平面上に揃えられている。
【００３０】
このような上に凸状に反るインターポーザ６でも、上記第１実施形態と同様の効果を奏する。つまり、半導体装置１Ａの反り量に応じてソルダーレジスト８の電極５ａ〜５ｆからの高さを変えることにより、プリント配線基板１１とインターポーザ６とのギャップ差が補完され、はんだ接合時の接合不良を回避することができる。
【００３１】
以上、本発明に係る半導体装置の実施形態について説明したが、本発明の半導体装置は上述した例に限定されるものではなく、本発明の構成を充足する範囲内で適宜設計変更を行うことが可能である。上記実施形態では、ソルダーレジスト８における各開口部８ａ〜８ｆの高さを徐々に変化させる場合について説明したが、段階的に変化させてもよい。
【００３２】
また、上記実施形態では、配線基板がプリント配線基板としてマザーボードの場合について説明したが、これに限定するものではなく、配線基板が別のインターポーザの場合についても適用可能である。
【００３３】
また、インターポーザが上に凸又は下に凸に反る場合について説明したが、反りの形状は、これに限定するものではなく、種々の複雑な形状に反る場合についても本願発明は適用可能である。例えばＷ型やＭ型形状に反るインターポーザにおいても、その形状に応じたソルダーレジスト高さを形成することで接合不良を回避することができる。なお、インターポーザがＷ型やＭ型のような複雑な形状に湾曲するインターポーザにおいては、その湾曲形状に応じて、インターポーザの露光部を調整すれば、配線基板との間隔が広い箇所のはんだバンプを高くすることができる。
【実施例１】
【００３４】
図１に示す、電極５ｃ，５ｄに対応するソルダーレジスト８の開口部８ｃ，８ｄの電極５ｃ，５ｄからの高さを２０μｍとした。電極５ｂ，５ｅに対応するソルダーレジスト８の開口部８ｂ，８ｅの電極５ｂ，５ｅからの高さを４０μｍとした。電極５ａ，５ｆに対応するソルダーレジスト８の開口部８ａ，８ｆの電極５ａ，５ｆからの高さを６０μｍとした。それぞれの電極上には、Φ３００μｍのはんだバンプ９ａ〜９ｆを形成させた。この場合、電極５ａ〜５ｆの表面からのはんだバンプ９ａ〜９ｆの先端までの高さは、次のように変化した。即ち開口部８ｃ，８ｄの高さが２０μｍではんだバンプ９ｃ，９ｄの高さが２３５μｍ、開口部８ｂ，８ｅの高さが４０μｍではんだバンプ９ｂ，９ｅの高さが２４０μｍ、開口部８ａ，８ｆの高さが６０μｍではんだバンプ９ａ，９ｆの高さが２４５μｍであった。その結果、プリント配線基板１１とインターポーザ６とのギャップ差が補完され、はんだバンプ９ａ〜９ｆの先端が同一平面上に揃い、はんだ接合時の接合不良の発生を回避することができた。
【００３５】
また、ソルダーレジスト８の高さｈａ，ｈｂ，ｈｃ（ｈｆ，ｈｅ，ｈｄ）を４０μｍ，２０μｍ，２０μｍと段階的変化させた場合も、はんだ接合時の接合不良の発生を回避することができた。
【符号の説明】
【００３６】
１，１Ａ  半導体装置
２  半導体素子
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ  電極
６  インターポーザ
８  ソルダーレジスト
８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ  開口部
９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ  はんだバンプ
１１  プリント配線基板（配線基板）
【図１】
0005409427.tif 000002
【図２】
0005409427.tif 000003
【図３】
0005409427.tif 000004