(57)【特許請求の範囲】
【請求項１】
第１の接続（１）と第２の接続（２）との間で電流を切換えるために、最下部ＪＦＥＴ（Ｊ1）が前記第１の接続（１）と接続されるかまたは前記最下部ＪＦＥＴ（Ｊ1）が制御スイッチ（Ｍ）を介してカスコード回路で前記第１の接続（１）に接続される、少なくとも２つのＪＦＥＴ（Ｊ1−Ｊ6）と、前記最下部ＪＦＥＴ（Ｊ1）に直列に接続される少な
くとも１つのさらなるＪＦＥＴ（Ｊ2−Ｊ5）との直列接続を備え、前記最下部ＪＦＥＴ（Ｊ1）から最も離れたＪＦＥＴ（Ｊ6）は、最上部ＪＦＥＴ（Ｊ6）として示されるとともに、そのドレイン接続で前記第２の接続（２）に接続され、前記ＪＦＥＴ（Ｊ1−Ｊ6）のゲート電圧を安定化するための安定化回路（Ｄ11−Ｄ53）は、ＪＦＥＴ（Ｊ1−Ｊ6）のゲート接続と前記第１の接続（１）との間に接続されるスイッチングデバイスであって、
追加回路（４）は、前記最上部ＪＦＥＴ（Ｊ6）のゲート接続（Ｇ6）と前記第２の接続（２）との間に接続され、この追加回路は、前記最上部ＪＦＥＴ（Ｊ6）のゲート接続（Ｇ6）における電位を、前記最上部ＪＦＥＴ（Ｊ6）のドレイン接続（Ｄ6）における電位に導き、
前記ＪＦＥＴ（Ｊ1−Ｊ6）のゲートと前記第１の接続との間に配列されるＲＣネットワークを含む対称ネットワーク（５）が存在し、
前記対称ネットワーク（５）は、前記対称ネットワーク（５）においてスイッチングの際に生じる平衡プロセスが、前記最上部ＪＦＥＴ（Ｊ6）においては最小時定数を有するとともに、前記最下部ＪＦＥＴ（Ｊ1）においては最大時定数を有するように設計される、スイッチングデバイス。
【請求項２】
前記安定化回路（３）は、特に、ブロッキング方向（１）に作用するとともに、いずれの場合も連続するＪＦＥＴ（Ｊ1−Ｊ6）のゲート接続同士の間または前記ＪＦＥＴ（Ｊ1−Ｊ6）のゲート接続と前記第１の接続（１）との間に配列される保護ダイオード（Ｄ11−Ｄ53）によって、いずれの場合も、設定可能な電流を前記ＪＦＥＴ（Ｊ1−Ｊ6）のゲート接続から前記第１の接続（１）へそらす、請求項１に記載にスイッチングデバイス。
【請求項３】
前記追加回路（４）は、前記安定化回路（３）と共に、前記ＪＦＥＴ（Ｊ1−Ｊ6）のゲート接続の対称的な電圧負荷の効果をもたらす、請求項１または２に記載のスイッチングデバイス。
【請求項４】
前記追加回路（４）は、前記最上部ＪＦＥＴ（Ｊ6）のゲート接続（Ｇ6）と前記第２の接続（２）との間に、直列にかつブロッキング方向に作用する１つまたはより多くのさらなるダイオード（Ｄ61，Ｄ62，Ｄ63）を含む、請求項１〜３のいずれか１項に記載のスイッチングデバイス。
【請求項５】
前記追加回路（４）は、パッシブネットワーク、特に抵抗であり、前記パッシブネットワークまたは抵抗は、前記最上部ＪＦＥＴ（Ｊ6）のゲート接続（Ｇ6）と前記第２の接続（２）との間に接続される、請求項１〜４のいずれか１項に記載のスイッチングデバイス。
【請求項６】
連続するＪＦＥＴのゲート接続同士間の前記安定化回路は、いずれの場合も、第１のトータル阻止電圧を有する少なくとも１つのダイオードを含み、前記ダイオードは、ブロッキング方向に作用し、
前記追加回路（４）は、第２のトータル阻止電圧を有する少なくとも１つのさらなるダイオード（Ｄ61，Ｄ62，Ｄ63）を含み、前記さらなるダイオードは、ブロッキング方向に作用し、
前記第２のトータル阻止電圧は、前記第１のトータル阻止電圧に、少なくともおよそ等しい、請求項１〜５のいずれか１項に記載のスイッチングデバイス。
【請求項７】
連続するＪＦＥＴ（Ｊ1−Ｊ6）のゲート接続同士間の前記対称ネットワーク（５）は、いずれの場合も、キャパシタンス（ＣTu,1−ＣTu,5）を含むとともに、前記追加回路に並列に、さらなるキャパシタンス（ＣTu,6）を含み、減衰抵抗（ＲSt,1−ＲSt,5，ＲSt,6）が、前記キャパシタンス（ＣTu,1−ＣTu,5）のうちの少なくとも１つ、および／または、前記さらなるキャパシタンス（ＣTu,6）に直列に接続される、請求項１に記載のスイッチングデバイス。
【請求項８】
連続するＪＦＥＴ（Ｊ2−Ｊ6）のゲート接続同士間の前記対称ネットワーク（５）は、いずれの場合も、前記最下部ＪＦＥＴ（Ｊ1）および前記第１の接続（１）から離れており、ＲＣ素子（ＲSt,1−ＲSt,5およびＣTu,1−ＣTu,5）を含むとともに、前記追加回路（４）に並列な追加のＲＣ素子（ＲSt,6，ＣTu,6）を含む、請求項１に記載のスイッチングデバイス。
【請求項９】
前記回路は、前記制御スイッチ（Ｍ）を活性化し、この制御スイッチを線形範囲内で動作させるための活性化回路を含む、請求項８に記載のスイッチングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路技術の分野に関し、特に、請求項１のプリアンブルに係る、ＪＦＥＴ（接合型電界効果トランジスタ）の直列接続を有するスイッチングデバイスに関する。
【背景技術】
【０００２】
最新技術
高動作電圧でスイッチングするための電力スイッチまたはスイッチングデバイスは、電力電子スイッチにおいて、カスケーディングまたはトランジスタの直列配列によって実現され得る。それによって、ＵＳ６，８２２，８４２またはＤＥ１９９２６１０９  Ａ１によれば、そのようなスイッチデバイスは、たとえば、カスコード回路と称され、それは、図１によって示される、ＭＯＳＦＥＴ  Ｍおよび少なくとも１つのＪＦＥＴ  Ｊ1の特別な共同回路に基づいている。スイッチは第１の接続１と第２の接続２との間に配列され、ＭＯＳＦＥＴ  Ｍの制御接続７によって制御される。カスコードトポロジに基づく、高動作電圧のためのこの公知のスイッチデバイスは、いくつかのＪＦＥＴ  Ｊ2…Ｊiの直列接続、およびしたがって、高阻止電圧を予想する。ＪＦＥＴの保護のために、ダイオード、すなわち、ブロッキング動作において適用される保護ダイオードＤ1−Ｄ5が、ＪＦＥＴのゲート接続に接続される。これらの保護ダイオードは、互いにＪＦＥＴのゲート接続同士を接続するか、または、いずれの場合も、ゲート接続から、ＭＯＳＦＥＴも接続されるベース電位の共通接続１に導く。ＪＦＥＴの保護のための、保護ダイオードＤ1−Ｄ5の機能の態様は、ＵＳ６，８２２，８４２において説明されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＪＦＥＴにかかる阻止電圧の不均一な分配は、保護ダイオードＤ1−Ｄ5の異なるまたは大きすぎる接合キャパシタンスによって生じ得る。それによって、特に図１の最上部ＪＦＥＴ  Ｊ6を用いることで、より下位のＪＦＥＴを用いるよりも、異なるキャパシタンスがゲート接続において作用する。ゲート接続のこの異なる負荷は、阻止電圧の動的分割に大きな影響を与え、最上部トランジスタが接続同士間で完全な電圧まで最初に引き上げられ、最悪の場合には破壊につながる。
【０００４】
発明の説明
したがって、最初に言及したタイプのＪＦＥＴの直列接続を有するスイッチングデバイスを提供することが、本発明の目的であり、それは言及した欠点を克服する。
【０００５】
この目的は、請求項１の特徴を有する、ＪＦＥＴの直列接続をともなうスイッチングデバイスによって達成される。
【課題を解決するための手段】
【０００６】
第１の接続と第２の接続との間で、電流を切換えるためのスイッチングデバイスは、したがって、少なくとも２つのＪＦＥＴの直列回路を備え、その最下部ＪＦＥＴは第１の接続に接続されるか、または、直列に配列された制御スイッチを介して第１の接続に接続される。最下部ＪＦＥＴに接続される少なくとも１つのさらなるＪＦＥＴが存在し、最下部ＪＦＥＴから最も距離が離されたＪＦＥＴは、最上部ＪＦＥＴとして示されるとともに、そのドレイン接続で第２の接続に接続される。ＪＦＥＴのゲート電圧を安定化するための安定化回路は、ＪＦＥＴのゲート接続と第１の接続との間に接続される。それによって、追加回路が、最上部ＪＦＥＴのゲート接続と第２の接続との間に接続され、この追加回路は、最上部ＪＦＥＴのゲート接続における電位を、最上部ＪＦＥＴのドレイン接続における電位に導き、電圧を低減する。
【０００７】
これによって、スイッチオンされた最上部ＪＦＥＴを用いて、ゲートにおける電圧がソース接続における電圧よりやや上部、好ましくはしかしながら等しく維持され、その手段によって、スイッチオフされたときに、最上部ＪＦＥＴが、追加回路がない場合よりも長い間スイッチオンの状態のままとなる。これによってもまた、最上部ＪＦＥＴにわたる第１および第２の接続間の完全な電圧を防止する。
【０００８】
安定化回路および追加回路を有するネットワークは、さらに上方に配列されるＪＦＥＴが、スイッチオフ時により緩やかにスイッチオフとされるとともに、より迅速にスイッチオンされ、好ましくは、さらに下方に配列されるＪＦＥＴより、時間において同期したスイッチオンポイントを有する。
【０００９】
これによって、直列に配列されたトランジスタで構築される電力スイッチの動的な阻止電圧分配が、安定化回路と追加回路の完全な回路ネットワークによって平衡化されるとともに安定化される。
【００１０】
安定化回路は、それ自体、一般的に言ってＪＦＥＴの各々について、そのゲート接続と第１の接続との間の所与の電流を導き去ることができる。追加回路は安定化回路と共に、直列に接続されたＪＦＥＴのゲート接続の対称的な電圧負荷の効果を与える。
【００１１】
ＪＦＥＴの直列接続は、カスコード回路における最下部ＪＦＥＴの活性化で実現され得る。それによって、直列接続は、制御スイッチ、たとえば、第１の接続と最下部ＪＦＥＴとの間に接続されるＭＯＳＦＥＴを備える。あるいは、ＪＦＥＴは異なるように活性化されてもよく、たとえば、駆動回路によってそのゲート接続の直接活性化がされる最下部ＪＦＥＴである。
【００１２】
最上部ＪＦＥＴの受動活性化の一時的な挙動が、１つまたはより多くのさらなるダイオードによって実現される場合は、これらのさらなるダイオードの直列接続のトータル接合キャパシタンスの選択によって設定され得る。接合キャパシタンスは、直列のさらなるダイオードの選択によって、および／または、個々のさらなるダイオードの設計によって設定され得る。最上部ＪＦＥＴのドレインとゲートとの間の１つまたはより多くのダイオードの完全な阻止電圧またはブレークダウン電圧は、残余のＪＦＥＴが有するものと、少なくともおよそ等しく選択され得る。
【００１３】
本発明のさらなる好ましい実施形態においては、さらなるダイオードの接合キャパシタンスは低く維持され、これの代わりに、第２の接続と最上部ＪＦＥＴ（およびさらなるＪＦＥＴ）のゲートとの間のキャパシタンスが、キャパシタのような個別の素子によって設定される。高速スイッチング挙動は、このような態様で形成される追加の対称ネットワークによって最適化され得る。したがって、対称ネットワークは、ＪＦＥＴのゲートと第１の接続との間に配列されたＲＣネットワークを備える。たとえば、連続的なＪＦＥＴのいずれの場合におけるゲートも、さらなるキャパシタンスへの抵抗の直列接続によって、いずれの場合もさらなるキャパシタンスに接続され、最上部ＪＦＥＴのゲートは、好ましくは等しく構築された追加のＲＣ素子によって接続される。
【００１４】
本発明の他の好ましい実施形態においては、最下部ＪＦＥＴを除くＪＦＥＴのゲートは、いずれの場合も、キャパシタンスと抵抗との直列接続によって第１の接続に接続され、追加的には、最上部ＪＦＥＴのゲートは、追加回路、好ましくは、抵抗とさらなるキャパシタンスとの直列接続の追加のＲＣ素子によって第２の接続に接続される。
【００１５】
本発明のさらなる好ましい実施形態においては、最下部ＪＦＥＴから離れたＪＦＥＴのゲートは、いずれの場合も、抵抗とキャパシタンスとの直列接続によって第１の接続に接続され、追加的には、ＪＦＥＴのゲートは、１つまたはより多くのダイオードによって第２の接続に接続される。最上部ＪＦＥＴのゲートは、追加回路、好ましくは、抵抗とさらなるキャパシタンスとの直列接続の追加のＲＣ素子によって第２の接続に追加的に接続される。
【００１６】
本発明のさらなる好ましい実施形態においては、キャパシタンス（またはさらなるキャパシタンス）の各々には減衰用の抵抗は存在しないが、１つまたはより多くの、好ましくはさらに上方にあるＪＦＥＴにだけ存在する。
【００１７】
基本的には、キャパシタンスへの抵抗の並列接続もまた、対称ネットワークにおいて可能である。しかしながら、これによって、静的電圧分割器の発生の結果のような静的損失がトポロジ内で生じる。
【００１８】
対称ネットワークは、好ましくは、対称ネットワークにおけるスイッチング手順の最中に生じる平衡プロセスが、最上部ＪＦＥＴにおいて最小の時定数を有するとともに、最下部ＪＦＥＴにおいて最大の時定数を有するように設計される。このようにすることによって、追加のＲＣ素子（または追加のＣ素子）のキャパシタンスは、最下部ＪＦＥＴのゲートに接続される最下部のＲＣ素子（またはＣ素子）のキャパシタンスよりも小さくなる。好ましくは、連続的にそれらの間にあるＲＣ素子またはＣ素子のキャパシタンスは、上部から下部へと増加する。ＪＦＥＴのゲートにおける平衡プロセスは、安定化回路を伴う対称ネットワークの協調によって、バランスのとれた時定数を有する。
【発明の効果】
【００１９】
この効果は、−対称ネットワークを有しない回路と比較して−トランジスタまたはＪＦＥＴがオフに切換えられると、上方にあるＪＦＥＴによって、個別のゲート接続が個別のソース接続に対するピンチオフ電圧の電位に到達するのにより長い時間がかかる。これによって、より上方側のＪＦＥＴは、より下方側のＪＦＥＴよりスイッチオンのままとなり、したがって、上位側のＪＦＥＴはより緩やかにオフに切換えられる。逆も同様に、スイッチオン時は、上位側のＪＦＥＴは、追加回路および対称ネットワークを有しないものより、より迅速にオンに切換えられる。理想的には、すべてのＪＦＥＴにおいて完全に同期したスイッチオンおよびスイッチオフが達成される。
【００２０】
個々のスイッチにおけるプロセスの一時的な軌跡（trajectory）は、スイッチング配列が全体としてできるだけ最適な態様で平衡した挙動を有し、それによって個々のＪＦＥＴのスイッチングができるだけ同時となるように、対称ネットワークの設計によって互いに一致される。
【００２１】
本発明のさらなる実施形態においては、制御スイッチ、たとえばＭＯＳＦＥＴは、線形領域において動作される。接合キャパシタンスによって生成される振動の減衰が、これによって達成される。
【００２２】
したがって、安定化回路は、追加回路および対称ネットワークと共に、第１および第２の接続における電圧間の動的な電圧分割器を形成し、それは、スイッチング時に、ＪＦＥＴの電圧負荷の平滑化を実行する。
【００２３】
高動作電圧を切換えるための公知の電力スイッチまたはスイッチデバイスとは異なり、追加回路、たとえば追加のダイオードの付与によって、トランジスタの動的阻止電圧負荷の平衡化が大いに改善され、さらに、本発明の好ましい実施形態におけるＲＣ素子によって、目標とされる態様で最適化され得る。
【００２４】
さらなる好ましい実施形態は、従属請求項から推測されるべきである。
図面および簡単な説明
本発明の課題が、添付の図面に表わされた好ましい実施例によって、これ以降でより詳細に説明される。
【図面の簡単な説明】
【００２５】
【図１】最新技術に従う接合型ＦＥＴの直列接続を示す図である。
【図２】本発明の第１の実施形態を示す図である。
【図３】本発明の第２の実施形態を示す図である。
【図４】本発明のさらなる実施形態を示す図である。
【発明を実施するための形態】
【００２６】
図中で用いられる参照番号およびその意義は、参照番号のリストにおいて、最終的な態様でリスト化される。基本的には、図中において、同じ部品には同じ参照番号が与えられる。
【００２７】
本発明を実施する方法
高動作電圧のスイッチデバイスのための本発明が、図１に示される。スイッチは、第１または最下部ＪＦＥＴ  Ｊ1およびこの第１のＪＦＥＴ  Ｊ1に直列に接続される少なくとも１つのさらなるＪ2−Ｊ6を伴うＭＯＳＦＥＴ  Ｍのカスコード回路を備える。最下部または第１のＪＦＥＴは、したがって、カスコード回路において、制御スイッチとして動作するＭＯＳＦＥＴによって活性化される。直列に接続され、かつ第１のＪＦＥＴから最も距離が離れている、ＪＦＥＴ中の最後のＪＦＥＴは、最上部ＪＦＥＴ  Ｊ6として示される。６つのＪＦＥＴが示されているが、単に例に過ぎず、本発明の他の実施形態においては、一般的には、２つまたはより多くのＪＦＥＴが存在し得る。安定化回路３は、ＪＦＥＴのゲート電圧を安定化するために設けられる。いずれの場合も連続する２つのＪＦＥＴのゲート同士間のこの安定化回路は、ブロッキング方向に動作される保護ダイオードＤ11−Ｄ13，Ｄ21−Ｄ23，…Ｄ51−Ｄ53の直列接続を備える。各々互いに直列である保護ダイオードＤ11−Ｄ53の数は、必要とされる保護ダイオードＤ11−Ｄ53の阻止電圧に依存する。一般的に、いずれの場合も、１つまたはより多くの保護ダイオードＤ11−Ｄ53が２つの連続するＪＦＥＴのゲート同士間に予め設定される。本発明の他の実施形態においては、ダイオード以外のスイッチ素子が用いられる。
【００２８】
各場合において、ツェナーダイオード（図１におけるＺGS,2−ＺGS,6）または抵抗（図２におけるＲGS,2−ＲGS,6）が、第１のＪＦＥＴから離れて、ＪＦＥＴ  Ｊ2−Ｊ6のゲートとソースとの間に接続される。これらのダイオードまたは抵抗は、静的状態において、個別のゲート電圧を安定化する。
【００２９】
ＪＦＥＴの電圧負荷を平滑化するために、追加回路４が、最上部ＪＦＥＴのゲート接続とドレイン接続との間に接続される。図２によれば、これは、ブロッキング方向に動作される３つのさらなるダイオードＤ61，Ｄ62，Ｄ63の直列回路を備える。これらの効果は、最上部ＪＦＥＴのゲート接続における電位が、最上部ＪＦＥＴのドレイン接続の電位に導かれ、それによって、ドレイン接続とゲート接続間にある電位が低減されることである。さらなるダイオードＤ61，Ｄ62，Ｄ63は、ゲート接続の対称負荷を確実にするとともに、阻止電圧分配を安定化する。さらに、それらは、最上部ＪＦＥＴ  Ｊ6についてのドレインとゲートとの間の過電圧に対する保護素子としても動作する。
【００３０】
さらなるダイオードに代えて、同じ効果を創出する他のスイッチ要素が、追加回路内に存在してもよく、それらは、たとえば、直列に接続された、１つまたは２つだけあるいはさらなるダイオード、抵抗、キャパシタンスまたはＲＣ回路である。
【００３１】
本発明の好ましい実施形態においては、抵抗または減衰抵抗ＲSt,1−ＲSt,5からキャパシタンスＣTu,1−ＣTu,5までのＲＣ素子が、いずれの場合も連続する２つのＪＦＥＴのゲート同士間に、いずれの場合も１つまたはより多くの保護ダイオードＤ11−Ｄ53に並列に接続される。この場合において、類似した、好ましくは等しく構築されたＲＣ素子が、さらに最上部ＪＦＥＴのゲートおよびドレイン接続間に、追加回路４と並列に接続される。共に、これらすべての言及したＲＣ素子は、対称ネットワーク５を形成する。
【００３２】
そして、完全な回路ネットワークは、したがって、１からｎ個の追加のダイオードＤ61，Ｄ62，Ｄ63を有するとともに、パッシブＲＣネットワークは減衰抵抗ＲSt,1…ＲSt,6およびキャパシタンスＣTu,1−ＣTu,6を有する。
【００３３】
各場合において、ゲート接続間に追加されるトータル接合キャパシタンスは、ダイオードの直列接続によって小さく維持される。追加キャパシタンスＣTu,1−ＣTu,6のおかげで、これは動的阻止電圧分配を最適化、または接合キャパシタンスの独立的な設定が可能とされる。それによって、追加のキャパシタンスＣTu,1−ＣTu,6によって生じる振動を減衰させるために、追加の減衰抵抗ＲSt,1…ＲSt,6が追加される。
【００３４】
図３は、本発明の代替的な好ましい実施形態を示し、それにおいては、ＪＦＥＴ  Ｊ1−Ｊ6のゲートは互いに接続されないが、いずれの場合も、保護ダイオードＤ11−Ｄ53およびＲＣ素子のそれら独自の回路とともに、個別に第１の接続１へ接続される。図２のように、最上部ＪＦＥＴ  Ｊ6のゲート接続Ｇ6は、追加ネットワーク４を介して第２の接続２へ接続される。ここで、追加ネットワーク４は、１つだけまたはより多くの直列接続されたさらなるダイオードＤ61−Ｄ63または他のスイッチ素子、あるいはＲＣ直列素子ＲSt,6，ＣTu,6と組合されたさらなるダイオードＤ61−Ｄ63を備えてもよい。ここで、それ自体は任意的でありかつ好ましくは最適化のために適用されるＲＣ素子ＲSt,1…ＲSt,6およびＣTu,1−ＣTu,6は、共に対称ネットワーク５を形成する。
【００３５】
図４は、本発明のさらなる実施形態を示し、それにおいては、ＪＦＥＴ  Ｊ1−Ｊ6のゲートは互いに接続されないが、いずれの場合も、保護ダイオードＤ11−Ｄ23および個別のゲート接続によって第２の接続に接続される１つまたはより多くの追加のダイオード６のそれら独自の回路とともに個別に接続され、かつＲＣ素子を介して第１の接続１に接続される。保護ダイオードＤ11−Ｄ23および追加のダイオード６は、いずれの場合も、電圧レベルおよび動的挙動（時定数）に対して個別にパラメータ化され得る、ゲート電圧のための電圧分割器を形成する。図中に示されている個別のダイオード６に代えて、いくつかの直列に接続されたダイオードが存在してもよい。図３に設けられるような追加ネットワーク４は、１つまたはより多くの直列に接続されたさらなるダイオードＤ61−Ｄ63または他のスイッチ素子、あるいはＲＣ直列素子ＲSt,6，ＣTu,6と組合されたさらなるダイオードＤ61−Ｄ63を備えてもよい。ここで、それ自体は任意的でありかつ好ましくは最適化のために適用されるＲＣ素子ＲSt,1…ＲSt,6およびＣTu,1−ＣTu,6は、共に対称ネットワーク５を形成する。
【００３６】
すべての例および本発明の全体として、基本的には、ここで示されるｎチャンネル型ＪＦＥＴに代えて、ｐチャンネル型ＪＦＥＴについて修正された態様においても同様に適用され得る適当な回路である。
【図１】
0005399520.tif 000002
【図２】
0005399520.tif 000003
【図３】
0005399520.tif 000004
【図４】
0005399520.tif 000005