(57)【特許請求の範囲】
【請求項１】
活性層の両側面に埋め込み層を備える半導体レーザ素子の製造方法であって、
ＩｎＰ基板上に、活性層と、前記活性層上に設けられる表層とを有する半導体積層部をエピタキシャル成長させる積層工程と、
前記表層の表面を加熱して酸化膜を形成する表面酸化工程と、
絶縁性シリコン化合物層を前記半導体積層部上に形成する工程と、
前記絶縁性シリコン化合物層の一部を覆うレジスト膜を形成する工程と、
前記絶縁性シリコン化合物層に対してフッ素系エッチャントを用いたドライエッチングを前記レジスト膜を介して施すことにより、前記半導体積層部の一部を覆うエッチングマスクを形成するエッチングマスク形成工程と、
前記半導体積層部に対し、前記エッチングマスクを介してエッチングを施すことにより、半導体メサを形成する半導体メサ形成工程と、
前記半導体メサの周囲に、前記エッチングマスクを選択マスクとして前記埋め込み層を成長させる埋め込み工程と
を備え、
前記フッ素系エッチャントが、Ｃ、Ｆ及びＨからなる化合物であり、
前記表面酸化工程において形成される前記酸化膜が、前記エッチングマスク形成工程において露出し、前記フッ素系エッチャントと反応し、フッ化カルボニルとなって揮発することを特徴とする、半導体レーザ素子の製造方法。
【請求項２】
前記積層工程の際に、Ａｌを含む前記活性層を成長させることを特徴とする、請求項１に記載の半導体レーザ素子の製造方法。
【請求項３】
前記積層工程の際に、ＩｎＧａＡｓまたはＩｎＰを含む前記表層を成長させることを特徴とする、請求項１または２に記載の半導体レーザ素子の製造方法。
【請求項４】
前記絶縁性シリコン化合物層がＳｉＯ２層またはＳｉＮ層であることを特徴とする、請求項１〜３のいずれか一項に記載の半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１には、光変調器集積半導体レーザダイオードが記載されている。このレーザダイオードを製造する際には、反応性イオンエッチング法又は化学エッチング法といったエッチングによりリッジ導波路が形成される。このリッジ導波路の両側に、ＭＯＣＶＤ法を用いて、ＦｅドープＩｎＰ埋込層とＩｎＡｌＡｓホールトラップ層とを形成する。この後に、リッジ導波路、ＦｅドープＩｎＰ埋込層及びホールトラップ層上に、ＩｎＧａＡｓコンタクト層を成長する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２５６６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体レーザ素子は、光導波や発光のための光閉じ込め構造を有する場合がある。この構造は、例えば、マスクを用いたエッチングによりメサ形状の半導体領域を形成すると共に、マスクを用いてメサ形状の半導体領域の側面を半導体埋め込み層で覆うことにより作製される。その過程で作製されるマスクは、例えばＳｉＯ２といった絶縁性シリコン化合物からなる。
【０００５】
マスクを作製するためには、まずクラッド層や活性層を含む半導体積層の上に絶縁性シリコン化合物膜を形成し、次にメサ形状の半導体領域に対応する部分を残してこの絶縁性シリコン化合物膜をエッチングにより除去する。例えば、エッチャントとしてフッ素系のもの（ＣＨＦ３など）を用いたドライエッチングにより、絶縁性シリコン化合物膜を好適にエッチングすることができる。
【０００６】
フッ素系エッチャントを用いて絶縁性シリコン化合物膜をエッチングした場合、絶縁性シリコン化合物膜が除去された半導体積層上に多量のＣＦ系の堆積物（デポ物）が発生する。この堆積物が半導体積層上に存在すると、マスクを用いたエッチングによりメサ形状の半導体領域を形成する際にエッチングを阻害してしまう。したがって、この堆積物を例えば酸素プラズマを用いたアッシングにより除去する必要がある。
【０００７】
しかしながら、このアッシングを過度に行うと、半導体積層の表面にダメージを与えてしまう。特に、半導体レーザ素子では半導体積層の中に活性層が含まれており、活性層にまでダメージが及ぶおそれがある。このことは、当該半導体レーザ素子の発光特性や信頼性を低下させる一因となる。
【０００８】
本発明は、このような事情を鑑みて為されたものであり、絶縁性シリコン化合物からなるマスクを形成する際の堆積物の発生を低減し、アッシングによる半導体積層へのダメージを抑制できる半導体レーザ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記した課題を解決するために、本発明による半導体レーザ素子の製造方法は、活性層の両側面に埋め込み層を備える半導体レーザ素子の製造方法であって、ＩｎＰ基板上に、活性層と、活性層上に設けられる表層とを有する半導体積層部をエピタキシャル成長させる積層工程と、表層の表面を加熱して酸化膜を形成する表面酸化工程と、絶縁性シリコン化合物層を半導体積層部上に形成する工程と、絶縁性シリコン化合物層の一部を覆うレジスト膜を形成する工程と、絶縁性シリコン化合物層に対してフッ素系エッチャントを用いたドライエッチングをレジスト膜を介して施すことにより、半導体積層部の一部を覆うエッチングマスクを形成するエッチングマスク形成工程と、半導体積層部に対し、エッチングマスクを介してエッチングを施すことにより、半導体メサを形成する半導体メサ形成工程と、半導体メサの周囲に、エッチングマスクを選択マスクとして埋め込み層を成長させる埋め込み工程とを備えることを特徴とする。
【００１０】
この半導体レーザ素子の製造方法においては、半導体積層部を成長させた後、半導体積層部の表層（すなわち、半導体積層部の最上層）の表面を酸化させて酸化膜を形成している。この酸化膜は、後のエッチングマスク形成工程において絶縁性シリコン化合物層の一部が除去された際に露出して、フッ素系エッチャントと反応する。そして、例えばフッ化カルボニル（ＣＯＦ２）といった揮発性の高い化合物が生成される。その結果、フッ素系エッチャントによるＣＦ系の堆積物の発生が低減され、酸素プラズマによるアッシング工程を短縮あるいは省略できる。したがって、上記製造方法によれば、アッシングによる半導体積層へのダメージを効果的に抑制できる。
【００１１】
また、半導体レーザ素子の製造方法は、積層工程の際に、Ａｌを含む活性層を成長させることを特徴としてもよい。活性層がＡｌを含む場合、アッシングによるダメージを受け易い。このような場合、上記製造方法によれば、アッシングによる活性層へのダメージをより効果的に抑制できる。
【００１２】
また、半導体レーザ素子の製造方法は、積層工程の際に、ＩｎＧａＡｓまたはＩｎＰを含む表層を成長させることを特徴としてもよい。表層がこれらの組成を有する場合、フッ素系エッチャントによるＣＦ系の堆積物が発生し易い。このような場合、上記製造方法によれば、ＣＦ系の堆積物の発生をより効果的に低減できる。
【００１３】
また、半導体レーザ素子の製造方法は、絶縁性シリコン化合物層がＳｉＯ２層またはＳｉＮ層であることを特徴としてもよい。絶縁性シリコン化合物層がこれらの組成を有する場合に、フッ素系エッチャントによるドライエッチングが好適である。したがって、フッ素系エッチャントによるＣＦ系の堆積物の発生を低減できる上記製造方法がより有効となる。
【００１４】
また、半導体レーザ素子の製造方法は、フッ素系エッチャントが、Ｃ、Ｆ及びＨからなる化合物であることを特徴としてもよい。このような場合にＣＦ系の堆積物が発生し易いため、ＣＦ系の堆積物の発生を低減できる上記製造方法がより有効となる。
【発明の効果】
【００１５】
本発明による半導体レーザ素子の製造方法によれば、絶縁性シリコン化合物からなるマスクを形成する際の堆積物の発生を低減し、アッシングによる半導体積層へのダメージを抑制できる。
【図面の簡単な説明】
【００１６】
【図１】図１（ａ）〜図１（ｃ）は、本発明の第１実施形態に係る半導体レーザ素子の製造方法の一部を示す図である。
【図２】図２（ａ）〜図２（ｃ）は、本発明の第１実施形態に係る半導体レーザ素子の製造方法の一部を示す図である。
【図３】図３（ａ）〜図３（ｃ）は、本発明の第１実施形態に係る半導体レーザ素子の製造方法の一部を示す図である。
【図４】図４（ａ）〜図４（ｃ）は、本発明の第１実施形態に係る半導体レーザ素子の製造方法の一部を示す図である。
【図５】図５（ａ）〜図５（ｃ）は、本発明の第２実施形態に係る半導体レーザ素子の製造方法の一部を示す図である。
【図６】図６（ａ），図６（ｂ）は、本発明の第２実施形態に係る半導体レーザ素子の製造方法の一部を示す図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら本発明による半導体レーザ素子の製造方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１８】
（第１の実施の形態）
本発明の第１実施形態に係る半導体レーザ素子の製造方法について、図１〜図４を参照しながら説明する。図１〜図４は、半導体レーザ素子の製造工程を示す図である。なお、以下の工程において形成される各半導体層は、有機金属気相成長法（ＭＯＶＰＥ）によって成長される。このとき、ガリウム原料、インジウム原料、リン原料、及びヒ素原料として、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）、及びアルシン（ＡｓＨ３）を用いる。またｐ型半導体のドーパントとしてジエチル亜鉛（ＤＥＺｎ）を、ｎ型半導体のドーパントとしてモノシラン（ＳｉＨ４）をそれぞれ用いる。
【００１９】
（積層工程）
まず、図１（ａ）に示すように、活性層のための半導体層１４ａを含む複数の半導体層１２ａ〜１７ａをｎ型ＩｎＰ基板１１の主面１１ａ上にエピタキシャル成長させる。具体的には、ｎ型ＩｎＰ基板１１の主面１１ａ上の全面に、バッファ層のための半導体層１２ａ、下部光閉じ込め層のための半導体層１３ａ、活性層のための半導体層１４ａ、上部光閉じ込め層のための半導体層１５ａ、上部クラッド層のための半導体層１６ａ、キャップ層のための半導体層１７ａが順にエピタキシャル成長される。これらの成長は、有機金属気相成長装置といった結晶成長装置を用いて行われる。こうして、複数の半導体層１２ａ〜１７ａからなる半導体積層部１０がｎ型ＩｎＰ基板１１上に形成される。なお、キャップ層のための半導体層１７ａは、本実施形態の半導体積層部１０における表層（すなわち、半導体積層部１０の最上層）である。
【００２０】
バッファ層のための半導体層１２ａは、厚さ５５０［ｎｍ］のＳｉドープＩｎＰ膜である。本実施形態において、バッファ層のための半導体層１２ａにおけるキャリア濃度は、１．１×１０１８［ｃｍ−３］である。
【００２１】
下部光閉じ込め層のための半導体層１３ａ、及び上部光閉じ込め層のための半導体層１５ａは、波長１０００［ｎｍ］に相当するバンドギャップを有するＡｌＧａＩｎＡｓ膜であり、その厚さはそれぞれ４０［ｎｍ］である。
【００２２】
活性層のための半導体層１４ａは、ＡｌＧａＩｎＡｓから構成されている。本実施形態の半導体層１４ａは、多重量子井戸構造を有している。多重量子井戸構造は、交互に積層されたバリア層１４１ａとウエル層１４２ａとを含み、例えば１０層のウエル層１４２ａと１１層のバリア層１４１ａとからなる。バリア層１４１ａは例えば波長１１００［ｎｍ］相当のバンドギャップを有し、その厚さは例えば８［ｎｍ］である。ウエル層１４２ａは例えば波長１３１０［ｎｍ］相当のバンドギャップを有し、その厚さは例えば５［ｎｍ］である。バリア層１４１ａとウエル層１４２ａとの歪みは、例えば１．０％である。
【００２３】
クラッド層のための半導体層１６ａは、厚さ１５０［ｎｍ］のＺｎドープＩｎＰ膜である。本実施形態において、クラッド層のための半導体層１６ａにおけるキャリア濃度は、１．０×１０１８［ｃｍ−３］である。
【００２４】
キャップ層のための半導体層１７ａは、厚さ１００［ｎｍ］のＺｎドープＩｎＧａＡｓ膜である。本実施形態において、キャップ層のための半導体層１７ａにおけるキャリア濃度は、１．５×１０１８［ｃｍ−３］である。
【００２５】
なお、上部光閉じ込め層のための半導体層１５ａと、クラッド層のための半導体層１６ａとの界面に、回折格子のための周期構造を形成してもよい。この場合、まず半導体層１２ａ〜１５ａをｎ型ＩｎＰ基板１１上に成長させた後、半導体層１５ａの表面に周期構造を形成し、その上に半導体層１６ａ及び１７ａを再成長（オーバーグロース）させるとよい。
【００２６】
（表面酸化工程）
続いて、図１（ｂ）に示すように、半導体積層部１０が形成されたｎ型ＩｎＰ基板１１を、加熱炉１００へ投入して空気中で加熱する。このとき、加熱温度は例えば３５０℃であり、加熱時間は例えば５分間である。これにより、半導体積層部１０の表層（半導体層１７ａ）のＩｎＧａＡｓ表面が酸化して、酸化膜１８が形成される。酸化膜１８の厚さは、例えば１０［ｎｍ］である。
【００２７】
なお、従来の半導体レーザ素子の製造工程においても、半導体積層部が形成されたｎ型ＩｎＰ基板を成長炉から取り出した際に、その表面に酸化膜が生じる。しかし、このように自然酸化により生じた酸化膜の厚さはせいぜい１［ｎｍ］〜２［ｎｍ］である。加熱により生じる酸化膜１８は、そのような自然酸化膜より格段に厚いものである。
【００２８】
（マスク形成工程）
続いて、図１（ｃ）に示すように、エッチングマスクのための絶縁性シリコン化合物層１９ａを半導体積層部１０上（すなわち酸化膜１８上）の全面に形成する。一実施例では、絶縁性シリコン化合物層１９ａとしてＳｉＯ２膜をプラズマＣＶＤ法により成膜する。この場合、Ｓｉ原料としてテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）、Ｏ原料として酸素ガス（Ｏ２）を用いるとよい。また、ＴＥＯＳの流量は例えば１１［ｓｃｃｍ（標準立方センチメートル毎分）］であり、Ｏ２の流量は例えば３００［ｓｃｃｍ］である。また、成膜温度（真空加熱）は例えば６００度であり、成膜されるＳｉＯ２膜の厚さは例えば１．０［μｍ］である。
【００２９】
続いて、図２（ａ）に示すように、絶縁性シリコン化合物層１９ａの一部を覆うレジスト膜２１を形成する。具体的には、絶縁性シリコン化合物層１９ａ上の全面にレジスト膜を形成したのち、一般のフォトリソグラフィ技術を用いてこのレジスト膜を露光・現像することにより、レジスト膜２１を形成する。レジスト膜２１は、ｎ型ＩｎＰ基板１１の主面１１ａに沿った所定方向に延びる、ストライプ状といった平面形状を呈している。この所定方向は、半導体レーザ素子における光導波方向となる。なお、図２（ａ）は、この所定方向と直交する方向の切断面を示している。
【００３０】
続いて、図２（ｂ）に示すように、レジスト膜２１を介して絶縁性シリコン化合物層１９ａに対しエッチングを施すことにより、半導体積層部１０の一部を覆うエッチングマスク１９を形成する。本実施形態では、絶縁性シリコン化合物層１９ａに対してフッ素系エッチャントを用いたドライエッチングを施す。一実施例では、フッ素系エッチャントとしてＣＨＦ３を用いる。ドライエッチング条件の一例を以下に示す。
ガス流量：１５０［ｓｃｃｍ］
ガス圧力：９．５［Ｐａ］
ＲＦパワー：３００Ｗ
エッチングレート：約８０［ｎｍ／分］
バイアスパワー：５０Ｗ
【００３１】
続いて、図２（ｃ）に示すようにレジスト膜２１を除去する。レジスト膜２１は、例えばＯ２とＣＦ４の混合ガスを用いたアッシングによって好適に除去される。このアッシング条件の一例を以下に示す。
ガス流量：Ｏ２…２００［ｓｃｃｍ］、ＣＦ４…６［ｓｃｃｍ］
ガス圧力：１０．０［Ｐａ］
ＲＦパワー：３００Ｗ
バイアスパワー：０Ｗ
アッシング時間：３分
【００３２】
なお、このアッシングは、従来行われていたＣＦ系の堆積物を除去するためではなく、レジスト膜２１を除去するために行われる。したがって、レジスト膜２１を除去するために、アッシングに代えてレジスト剥離液を用いたウェットエッチングを行っても良い。この場合、アッシングによりレジスト膜２１を除去する場合と比較して、半導体積層部１０に与えるダメージをより小さくできる。
【００３３】
（半導体メサ形成工程）
続いて、上記工程で形成したエッチングマスク１９を用いて、積層工程で成長した半導体積層部１０に対してエッチングを施すことにより、図３（ａ）に示すように、半導体メサ２２を形成する。本実施形態では、半導体積層部１０に含まれる複数の半導体層１２ａ〜１７ａに対してドライエッチングを行う。このときのエッチング方法としては、エッチングマスク１９をマスクとして用いた反応性イオンエッチング法（ＲＩＥ）が好適である。
【００３４】
また、ドライエッチング後の半導体メサ２２の側壁には、エッチングの際の堆積物からなる保護層が形成される。したがって、この保護層に対してアッシングを行い、当該保護層を除去することが好ましい。以上のドライエッチングおよびアッシングを例えば２５回程度繰り返すことにより、図３（ａ）に示すような半導体メサ２２が形成される。半導体メサ２２は、バッファ層１２、下部光閉じ込め層１３、活性層１４、上部光閉じ込め層１５、ｐ型クラッド層１６、およびキャップ層１７を含み、その高さは例えば２．２［μｍ］である。
【００３５】
上記工程におけるドライエッチングおよびアッシングの条件の一例を以下に示す。
＜ドライエッチング＞
エッチャント：ＣＨ４とＨ２との混合ガス
ガス流量：ＣＨ４…１２．５［ｓｃｃｍ］、Ｈ２…３７．５［ｓｃｃｍ］
ガス圧力：１．５［Ｐａ］
ＲＦパワー：２００［Ｗ］
エッチングの深さ：２．２［μｍ］
エッチングレート：約６５［ｎｍ／分］
エッチング時間：１８０［秒／サイクル］
＜アッシング＞
アッシングガス：Ｏ２
ガス流量：８０［ｓｃｃｍ］
ガス圧力：１．５［Ｐａ］
ＲＦパワー：３００［Ｗ］
バイアスパワー：１５［Ｗ］
アッシング時間：１０５［秒／サイクル］
【００３６】
（埋め込み工程）
続いて、活性層１４の両側面を埋め込む埋め込み層を成長させる。まず、図３（ｂ）に示すように、半導体メサ２２の周囲に、エッチングマスク１９を選択マスクとして利用しつつ、ｐ型電流ブロック層（第１導電型半導体埋め込み層）２３のためのＺｎドープＩｎＰ半導体層を成長させる。次に、図３（ｃ）に示すように、エッチングマスク１９を選択マスクとして、ｎ型電流ブロック層（第２導電型半導体埋め込み層）２４のためのＳｉドープＩｎＰ半導体層を成長させる。なお、ｐ型電流ブロック層２３及びｎ型電流ブロック層２４の成長は、例えば有機金属気相成長法によって行われる。これらｐ型電流ブロック層２３及びｎ型電流ブロック層２４の成長後、エッチングマスク１９をフッ酸により除去する（図４（ａ））。なお、このとき、キャップ層１７上に残存していた酸化膜１８も併せて除去される。
【００３７】
（再成長工程）
続いて、図４（ｂ）に示すように、半導体メサ２２の上およびｎ型電流ブロック層２４の上に、ｐ型クラッド層２５を成長させる。ｐ型クラッド層２５の成長は、有機金属気相成長法によって行われる。ｐ型クラッド層２５は、例えば厚さ１．６［μｍ］およびキャリア濃度１．４×１０１８［ｃｍ−３］のＺｎドープＩｎＰ層で構成されることができる。
【００３８】
その後、ｐ型クラッド層２５の上に、コンタクト層２６を成長させる。コンタクト層２６の成長は、有機金属気相成長法によって行われる。また、コンタクト層２６は、例えば厚さ０．５［μｍ］およびキャリア濃度１５×１０１８［ｃｍ−３］のＺｎドープＩｎＧａＡｓ層で構成されることができる。
【００３９】
続いて、図４（ｃ）に示すように、コンタクト層２６上の全面にＳｉＯ２絶縁膜２７を形成し、半導体メサ２２の上部に相当するＳｉＯ２絶縁膜２７に開口を形成する。そして、アノード電極２８をＳｉＯ２絶縁膜２７の開口を介してコンタクト層２６と接するように形成し、カソード電極２９をｎ型ＩｎＰ基板１１の裏面上に形成する。アノード電極２８は例えばＡｕＺｎで構成されることができ、カソード電極２９は例えばＡｕＧｅで構成されることができる。その後、ｎ型ＩｎＰ基板１１をチップ状に分割することにより、半導体レーザ素子１Ａが完成する。
【００４０】
以上に説明した本実施形態に係る半導体レーザ素子１Ａの製造方法においては、半導体積層部１０を成長させた後、半導体積層部１０の表層（本実施形態ではキャップ層のための半導体層１７ａ）の表面を酸化させて酸化膜１８を形成している。この酸化膜１８は、後のエッチングマスク形成工程において、絶縁性シリコン化合物層１９ａの一部が除去された際に露出し、フッ素系エッチャント（本実施形態ではＣＨＦ３）と反応する。そして、例えばフッ化カルボニル（ＣＯＦ２）といった揮発性の高い化合物が生成される。その結果、フッ素系エッチャントによるＣＦ系の堆積物の発生が低減されるので、本実施形態のように、酸素プラズマによるアッシング工程の時間を短縮することが可能となる。或いは、アッシング条件の緩和や、アッシング工程自体を省略することも可能となる。したがって、本実施形態の半導体レーザ素子１Ａの製造方法によれば、アッシングによる半導体積層部１０（特に活性層１４）へのダメージを効果的に抑制できる。
【００４１】
ここで、エッチングマスクを形成した後のアッシング時間は一般的に６分程度を必要とするが、本実施形態では、ＣＦ系の堆積物が低減したことにより、エッチングマスク１９を形成した後のアッシングの時間が３分と、従来から半減させることができる。そこで、活性層１４へのダメージが低減されたことの指標として、活性層１４のフォトルミネッセンス（ＰＬ）強度のアッシング前からの減少率を従来技術と比較した。その結果、従来のようにアッシングを６分間行った場合はＰＬ強度が２０％減少したのに対し、本実施形態では３分間のアッシングによりＰＬ強度は６％の減少に抑えられ、アッシング時間の短縮が、活性層１４のダメージの低減に寄与していることが明らかとなった。
【００４２】
なお、半導体積層部１０上に絶縁性シリコン化合物層１９ａを堆積させる際には、酸化膜１８が存在することにより絶縁性シリコン化合物層１９ａと半導体積層部１０との密着性が高くなる。したがって、エッチングにより半導体メサ２２を形成する際に、半導体メサ２２の側面がエッチングされにくくなり、半導体メサ２２側面の垂直性が向上し、また形状の再現性が高くなるという効果もある。
【００４３】
また、本実施形態では活性層１４の構成材料としてＡｌＧａＩｎＡｓを例示したが、活性層がＡｌを含む場合、活性層はアッシングによるダメージを受け易い。このような場合であっても、本実施形態の製造方法によれば、アッシングによる活性層１４へのダメージをより効果的に抑制できる。
【００４４】
また、本実施形態では半導体積層部１０の表層として、ＩｎＧａＡｓからなる半導体層１７ａを例示したが、表層がこのような組成を有する場合、フッ素系エッチャントによるＣＦ系の堆積物が発生し易い。このような場合であっても、本実施形態の製造方法によれば、酸化膜１８によってＣＦ系の堆積物の発生をより効果的に低減できる。表層がＩｎＰからなる場合も同様である。
【００４５】
また、本実施形態では絶縁性シリコン化合物層１９ａの構成材料としてＳｉＯ２を例示したが、絶縁性シリコン化合物層がＳｉＯ２やＳｉＮを含む場合、エッチングマスクの形成にはフッ素系エッチャントによるドライエッチングが好適である。したがって、フッ素系エッチャントによるＣＦ系の堆積物の発生を低減できる本実施形態の製造方法がより有効となる。
【００４６】
また、本実施形態ではフッ素系エッチャントとしてＣＨＦ３を例示したが、このようにフッ素系エッチャントがＣ、Ｆ及びＨからなる化合物である場合、ＣＦ系の堆積物が発生し易いため、ＣＦ系の堆積物の発生を低減できる本実施形態の製造方法がより有効となる。
【００４７】
（第２の実施の形態）
本発明の第２実施形態に係る半導体レーザ素子の製造方法について、図５及び図６を参照しながら説明する。図５及び図６は、半導体レーザ素子の製造工程を示す図である。なお、半導体メサ形成工程以前の各工程については第１実施形態と同様であるため、説明を省略する。
【００４８】
（半導体メサ形成工程）
第１実施形態と同様の方法により形成されたエッチングマスク１９を用いて、半導体積層部に対してエッチングを施すことにより、図５（ａ）に示すように、半導体メサ２２を形成する。なお、この工程におけるエッチング方法やエッチング条件等は第１実施形態と同様である。また、本実施形態では、ｐ型ＩｎＧａＡｓからなるキャップ層１７はコンタクト層として機能する。
【００４９】
（埋め込み工程）
続いて、活性層１４の両側面を埋め込む埋め込み層を成長させる。すなわち、図５（ｂ）に示すように、半導体メサ２２の周囲に、エッチングマスク１９を選択マスクとして利用しつつ、電流ブロック層（半絶縁性埋め込み層）３１のためのＦｅドープＩｎＰ半導体層を成長させる。なお、電流ブロック層３１の成長は、例えば有機金属気相成長法によって行われる。この電流ブロック層３１の成長後、エッチングマスク１９をフッ酸により除去する（図５（ｃ））。なお、このとき、キャップ層１７上に残存していた酸化膜１８も併せて除去される。その後、電流ブロック層３１の表面および半導体メサ２２の表面に対してウェットエッチングを施すことにより、図６（ａ）に示すように、これらの表面を平坦化する。
【００５０】
続いて、図６（ｂ）に示すように、半導体メサ２２上及び電流ブロック層３１上の全面にＳｉＯ２絶縁膜３２を形成し、半導体メサ２２の上部に相当するＳｉＯ２絶縁膜３２に開口を形成する。そして、アノード電極３３をＳｉＯ２絶縁膜３２の開口を介してキャップ層（コンタクト層）１７と接するように形成し、カソード電極３４をｎ型ＩｎＰ基板１１の裏面上に形成する。アノード電極３３は例えばＡｕＺｎで構成されることができ、カソード電極３４は例えばＡｕＧｅで構成されることができる。その後、ｎ型ＩｎＰ基板１１をチップ状に分割することにより、半導体レーザ素子１Ｂが完成する。
【００５１】
本実施形態に係る半導体レーザ素子１Ｂの製造方法においては、第１実施形態と同様に、半導体積層部の表層の表面を酸化させて酸化膜１８を形成する。したがって、絶縁性シリコン化合物からなるエッチングマスク１９を形成する際の堆積物の発生を低減し、アッシングによる半導体積層へのダメージを抑制できる。その他、第１実施形態と同様の作用効果を奏することができる。
【符号の説明】
【００５２】
１Ａ，１Ｂ…半導体レーザ素子、１０…半導体積層部、１１…基板、１１ａ…主面、１２…バッファ層、１２ａ〜１７ａ…半導体層、１３…下部光閉じ込め層、１４…活性層、１５…上部光閉じ込め層、１６，２５…ｐ型クラッド層、１７…キャップ層、１８…酸化膜、１９…エッチングマスク、１９ａ…絶縁性シリコン化合物層、２１…レジスト膜、２２…半導体メサ、２３…ｐ型電流ブロック層、２４…ｎ型電流ブロック層、２６…コンタクト層、２７，３２…絶縁膜、２８，３３…アノード電極、２９，３４…カソード電極、３１…電流ブロック層、１４１ａ…バリア層、１４２ａ…ウエル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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