(57)【特許請求の範囲】
【請求項１】
入射光に応じた信号を信号線へ出力する複数の画素が配列された画素アレイと、前記画素アレイへ供給する電気信号を入力する入力端子とを有するセンサチップと、
互いに対向する２つの長辺部と、前記長辺部に隣接して互いに対向する２つの短辺部と、前記信号を信号処理する信号処理回路と、前記長辺部のうちの前記センサチップに対向配置される第１長辺部に沿って配列される端子であって、前記センサチップが出力する前記信号が入力される信号入力端子と、前記長辺部のうちの前記第１長辺部とは異なる第２長辺部に沿って配列される端子であって、前記信号処理回路により信号処理された前記信号を出力する出力端子とを有する信号処理チップと、
前記センサチップの受光面側に配置されるとともに、前記信号線と前記信号入力端子とに電気的に接続される第１配線パターンと、前記入力端子に電気的に接続され、前記センサチップへ電力を供給する第２配線パターンとが形成された基板と、
前記第２長辺部に沿って配列される配線であって、前記信号処理チップの前記出力端子に電気的に接続される第１配線と、前記短辺部に沿って前記基板本体から前記センサチップ側に向かって前記センサチップの両側方に至るまで延出する延出部と、前記延出部に配列され、前記センサチップへ電力を供給する配線であって、前記基板に形成された前記第２配線パターンに電気的に接続される第２配線とを有する接続基板と、
を備えることを特徴とする撮像装置。
【請求項２】
前記基板には、前記センサチップの受光面側に配置され、前記第２長辺部に沿って配列されるとともに、前記出力端子に電気的に接続される第３配線パターンがさらに形成され、
前記接続基板は、前記第１配線が、前記第３配線パターンを介して前記信号処理チップの前記出力端子に電気的に接続される
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記接続基板が有する配線の単位長さ当たりの抵抗値は、前記基板に形成される配線パターンの単位長さ当たりの抵抗値よりも低い
ことを特徴とする請求項１又は請求項２に記載の撮像装置。
【請求項４】
前記接続基板は、フレキシブルプリント基板であることを特徴とする請求項１乃至３の何れか一項に記載の撮像装置。
【請求項５】
前記第２配線は、前記センサチップへクロック信号を供給するクロックラインであることを特徴とする請求項１乃至４の何れか一項に記載の撮像装置。
【請求項６】
前記画素アレイは、前記画素を列方向および行方向に沿って格子状に配列して備え、前記信号処理チップは、前記画素アレイにより出力された前記信号を並列に信号処理することを特徴とする請求項１乃至５の何れか一項に記載の撮像装置。
【請求項７】
前記センサチップの列方向の両側に外部接続部が各々設けられると共に、前記センサチップと前記外部接続部との間にそれぞれ該外部接続部に接続された前記信号処理チップが設けられ、これら２つの信号処理チップのうち、一方の信号処理チップには前記画素アレイの偶数列が接続され、他方の信号処理チップには前記画素アレイの奇数列が接続されることを特徴とする請求項１乃至６の何れか一項に記載の撮像装置。
【請求項８】
前記信号処理チップは、前記画素アレイの列毎の電気信号をデジタル変換する複数のデジタル変換器を備えることを特徴とする請求項１乃至７の何れか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、被写体像を撮像する撮像装置に関するものである。
【背景技術】
【０００２】
従来、入射光を電気信号に変換する画素アレイを備えたセンサチップにあっては、ガラス基板上に直接的にマウントするいわゆるベアチップ実装が知られている。このベアチップ実装では、センサチップから出力された電気信号が、ガラス基板上に設けられた配線パターンを介してガラス基板外部に出力される（例えば、特許文献１，２参照）。
【０００３】
ところで近年、いわゆる一眼レフカメラに使用される大型のセンサチップにあっては、更なる高速動作が要望されており、同じチップ上に設けられた画素アレイのカラム毎にＡ／Ｄ変換器を設けて並列に信号処理を行うことで、Ａ／Ｄ変換器の処理速度を比較的低く抑えて低消費電力化を図ることが行われている。しかし、更なる高速処理化を図った場合、ローノイズでダイナミックレンジが大きく電源電圧の高いセンサ部と、微細トランジスタを設けて低電源電圧で超高速動作を行うデジタル回路とが１チップで構成されるため、製造プロセスが複雑になり、歩留まりが悪くなってしまう。また、高速動作を行う場合には、チップの発熱、とりわけＡ／Ｄ変換器の発熱が大きくなり、画素アレイに温度上昇による画質低下などの悪影響がでてしまう虞がある。
【０００４】
そのため、上述した画素アレイに対するＡ／Ｄ変換器からの熱伝導を遮断すべく、Ａ／Ｄ変換器を備えた信号処理部と画素アレイとを、それぞれ個別のチップにより構成して一つのガラスチップ上に実装するいわゆるマルチチップ実装が行われる場合がある。
この場合、基板の略中央にセンサチップが配置され、ガラス基板の一側に設けられた外部接続部にＦＰＣ（フレキシブルプリント基板）等が接続される。上述した信号処理チップは、センサチップと外部接続部との間に配置されて、信号処理チップから多数の信号線が外部接続部が接続される。一方、ＦＰＣを介して供給されるセンサチップを駆動するための電源やクロック信号等は、外部接続部からガラス基板上のパターン配線を介してセンサチップへ直接的に供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６２２８３号公報
【特許文献２】特開２００２−２７０８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の撮像装置にあっては、外部接続部とセンサチップとが離間して配置され、また、ガラス基板上のパターン配線の線路抵抗が比較的高いことで、上述した電源の配線抵抗の増加による基準電位の変動等が生じてセンサチップの動作が不安定になり、画質の劣化が生じる虞があるという課題がある。また、ガラス基板上のパターン配線を太くするなど低抵抗化しようとすると実装上の制約が生じて、例えば、ガラス基板が大型化するなどの問題が生じてしまう。
【０００７】
この発明は、上記事情に鑑みてなされたものであり、基板が大型化すること無しに配線抵抗を低減して画質劣化を抑制することが可能な撮像装置を提供するものである。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は、入射光に応じた信号を信号線へ出力する複数の画素が配列された画素アレイと、前記画素アレイへ供給する電気信号を入力する入力端子とを有するセンサチップと、互いに対向する２つの長辺部と、前記長辺部に隣接して互いに対向する２つの短辺部と、前記信号を信号処理する信号処理回路と、前記長辺部のうちの前記センサチップに対向配置される第１長辺部に沿って配列される端子であって、前記センサチップが出力する前記信号が入力される信号入力端子と、前記長辺部のうちの前記第１長辺部とは異なる第２長辺部に沿って配列される端子であって、前記信号処理回路により信号処理された前記信号を出力する出力端子とを有する信号処理チップと、前記センサチップの受光面側に配置されるとともに、前記信号線と前記信号入力端子とに電気的に接続される第１配線パターンと、前記入力端子に電気的に接続され、前記センサチップへ電力を供給する第２配線パターンとが形成された基板と、前記第２長辺部に沿って配列される配線であって、前記信号処理チップの前記出力端子に電気的に接続される第１配線と、前記短辺部に沿って前記基板本体から前記センサチップ側に向かって前記センサチップの両側方に至るまで延出する延出部と、前記延出部に配列され、前記センサチップへ電力を供給する配線であって、前記基板に形成された前記第２配線パターンに電気的に接続される第２配線とを有する接続基板と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、高速動作を行うために同一の基板上にセンサチップと信号処理チップとを設け、センサチップの画素アレイから出力された信号を、信号処理チップの信号処理回路により信号処理して、この信号処理チップで処理された信号を、外部接続部を介して基板の外部に伝送する一方、外部接続部を介してセンサチップの駆動に必要な、例えば電力等を、第２配線パターンを介して画素アレイに直接的に供給する場合に、基板上に形成される第２パターン配線よりも線路抵抗の低い第２配線を、例えば、センサチップの入力端子に近くまで配索させた場合に、第２パターン配線の全長を短縮化して全体としての配線抵抗を低減することができるため、基板が大型化すること無しに配線抵抗に起因する画質劣化を抑制することができる効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態における撮像装置の斜視図である。
【図２】本発明の実施形態におけるマルチチップモジュールの概略構成を示すブロック図である。
【図３】本発明の実施形態におけるマルチチップモジュールを示す図であり（ａ）は正面図、（ｂ）は図３（ａ）のＡ−Ａ線に沿う部分断面図である。
【図４】本発明の実施形態におけるマルチチップモジュールの配線の概略を示す正面図である。
【図５】本発明の実施形態における図４のＢ方向から見た矢視図である。
【発明を実施するための形態】
【００１１】
次に、この発明の実施形態の撮像装置について図面を参照しながら説明する。
図１は、この実施形態の撮像装置１を示している。この撮像装置１は、いわゆるデジタル一眼レフカメラであって、カメラボディ２のレンズマウント（不図示）にレンズ鏡筒３が着脱自在に取り付けられ、このレンズ鏡筒３のレンズ４を通した光がカメラボディ２の背面側に配置されたマルチチップモジュール５のセンサチップ６上に結像される。このセンサチップ６は、いわゆるＣＭＯＳイメージセンサ等のチップである。
【００１２】
図２は、上述したマルチチップモジュール５を示している。このマルチチップモジュール５は、センサチップ６、上側信号処理チップ７、および、下側信号処理チップ８を備えて構成される。
センサチップ６は、入射光に応じた信号（以下、単に画素信号と称す）を出力する複数の画素が２次元的に列方向および行方向に沿って格子状に配列してなる画素アレイ１０と、この画素アレイ１０を駆動する画素駆動ドライバ１１と、画素アレイ１０の出力を増幅する２つのカラムプリアンプ１２ａ，１２ｂと、外部からの制御信号（Vref-pix）に基づきセンサチップ６の主にカラムプリアンプ１２ａ，１２ｂへバイアス用の基準電圧および電流を供給するセンサ用バイアス回路１３とを備えて構成される。センサチップ６は、さらに画素駆動ドライバ１１用の駆動制御バス１４を備え、この駆動制御バス１４が上側信号処理チップ７および下側信号処理チップ８にも接続される。
【００１３】
上述したカラムプリアンプ１２ａ，１２ｂのうち、一方のカラムプリアンプ１２ａは、画素アレイ１０の奇数列の画素信号を列毎に並列に増幅して、この増幅した画素信号を上側信号処理チップ７に向けて出力し、他方のカラムプリアンプ１２ｂは、画素アレイ１０の偶数列の画素信号を列毎に並列に増幅して、この増幅した画素信号を下側信号処理チップ８に向けて出力する。
【００１４】
上側信号処理チップ７は、入力された信号を信号処理する信号処理回路として、センサチップ６のカラムプリアンプ１２ａから出力されるカラム毎のアナログ電気信号を並列にデジタル変換する複数のアナログデジタル変換器（以下、単にカラムＡＤＣと称す）２０ａと、カラムＡＤＣ２０ａから出力されるデジタル信号用のデジタル出力バス２１ａと、このデジタル出力バス２１ａの信号を小振幅化してチップ外部に差動伝送（data-out-A）するデジタル小振幅差動出力回路２２ａと、カラムＡＤＣ２０ａのバイアス回路２３ａと、これらカラムＡＤＣ２０ａ、デジタル出力バス２１ａ、デジタル小振幅差動出力回路２２ａおよびバイアス回路２３ａを制御する制御回路（CONT.-N）２４ａを備えて構成される。
【００１５】
同様に下側信号処理チップ８は、入力された信号を信号処理する信号処理回路として、センサチップ６のカラムプリアンプ１２ｂから出力されるカラム毎のアナログ電気信号を並列にデジタル変換する複数のカラムＡＤＣ２０ｂと、カラムＡＤＣ２０ｂから出力されるデジタル信号用のデジタル出力バス２１ｂと、このデジタル出力バス２１ｂの信号を小振幅化してチップ外部に差動伝送（data-out-B）するデジタル小振幅差動出力回路２２ｂと、カラムＡＤＣ２０ｂのバイアス回路２３ｂと、これらカラムＡＤＣ２０ｂ、デジタル出力バス２１ｂ、デジタル小振幅差動出力回路２２ｂおよびバイアス回路２３ｂを制御する制御回路（CONT.-S）２４ｂを備えて構成される。
【００１６】
なお、上述した制御回路２４ａ，２４ｂ、画素駆動ドライバ１１、カラムプリアンプ１２ａ，１２ｂには、外部からマルチチップモジュール５の動作テスト用の制御信号（Pix-test i/o）が入力可能となっている。
【００１７】
次に、上述したチップ構成を備えるマルチチップモジュール５の動作について説明する。なお、上記動作テストの動作の説明は省略する。
まず、マルチチップモジュール５の外部から２つの制御線（図２中、「cont.-A-i/o」,「cont.-B-i/o」で示す）を介して制御信号が入力されると、上側信号処理チップ７の制御回路２４ａと、下側信号処理チップ８の制御回路２４ｂとの少なくとも何れか一方により制御信号が駆動制御バス１４を介して画素駆動ドライバ１１に入力される。すると、画素駆動ドライバ１１により画素アレイ１０が駆動されて、１行ずつ選択された画素信号が、カラム毎のカラムプリアンプ１２ａ，１２ｂに並列に入力される。カラムプリアンプ１２ａ，１２ｂに入力された画素信号は、必要なゲインを施された後にセンサチップ６から出力される。このセンサチップ６から出力された画素信号は、カラム毎に並列に形成された配線パターン３２（図２中に２点鎖線で囲む配線）を介して上側信号処理チップ７および下側信号処理チップ８へそれぞれ入力される。なお、上側信号処理チップ７と下側信号処理チップ８とは入力される画素アレイ１０の出力信号が偶数列か奇数列かの違いだけ同様な構成であり同様な動作を行うため、以下、上側信号処理チップ７についてのみ説明し、下側信号処理チップ８についての説明を省略する。
【００１８】
上側信号処理チップ７に入力された画素信号は、カラム毎のカラムＡＤＣ２０ａに並列に入力されて、制御回路２４ａの制御信号に基づいて、アナログデジタル変換される。このアナログデジタル変換されたデジタル画素信号は、制御回路２４ａの制御信号に基づき、デジタル出力バス２１ａを通じてデジタル小振幅差動出力回路２２ａへ入力され、小振幅化されて差動出力（図２中、「DATA-OUT-A」で示す）される。ここで、上側信号処理チップ７および下側信号処理チップ８からの出力（「DATA-OUT-A」および「DATA-OUT-B」）は、予め設定された所定の順番で出力され、これら上側信号処理チップ７および下側信号処理チップ８より出力されたデジタル画素信号は、後述する第１配線パターン３２ｂおよび接続基板であるフレキシブルプリント基板Ｆを介してマルチチップモジュール５の外部へと伝送される。
【００１９】
なお、上述した説明ではデジタル小振幅差動出力回路２２ａ，２２ｂが上側信号処理チップ７と下側信号処理チップ８とに各々設けられる場合について説明したが、必要な画素出力速度に応じて複数個（複数レーン）のデジタル小振幅差動出力回路２２ａ〜２２ｎを設けて、制御回路２４ａ又は制御回路２４ｂにより出力順を切換えてデジタル画素信号を伝送するようにしてもよい。また、上述したカラムＡＤＣ２０ａ，２０ｂでは、アナログデジタル変換のみを行う場合について説明したが、必要に応じてより高度なデジタル演算を行う信号処理回路を内蔵させて、データのオフセット値の付加、フィキストパターンノイズ（ＦＰＮ）の減算補正、カラムＡＤＣ２０ａ，２０ｂ毎の誤差ばらつきを補正する演算を行わせるようにしてもよい。
【００２０】
ところで、図３（ａ），（ｂ）に示すように、上述したマルチチップモジュール５は、センサチップ６が、このセンサチップ６の受光面３７側に配置される透明なガラス基板３１上にバンプ３０を介して直接的に実装される、いわゆるベアチップ実装されて構成される。ガラス基板３１は、例えば、画素アレイ１０（図４参照）のカラムの方向が長手方向となる略長方形の板状に形成され、このガラス基板３１の長手方向の略中央にセンサチップ６が実装される。
【００２１】
センサチップ６は、いわゆる３５ｍｍフルサイズ等の比較的大型なセンサチップであって、このセンサチップ６が実装される同一のガラス基板３１上には、上側信号処理チップ７、および、下側信号処理チップ８が実装される。ここで、バンプ３０を介してセンサチップ６がガラス基板３１に実装されることで、センサチップ６の受光面３７は、上述したバンプ３０の高さ分だけガラス基板３１からやや離間して配置される。そして、センサチップ６とガラス基板３１との間のバンプ３０の周囲には、封止樹脂（不図示）が充填されており、ガラス基板３１へのセンサチップ６の取り付け剛性およびセンサチップ６の受光面３７の気密性が確保されている。
【００２２】
上側信号処理チップ７および下側信号処理チップ８は、それぞれガラス基板３１の幅方向に沿う上面視略長方形に形成され、センサチップ６を中心としたガラス基板３１の長手方向両外側にそれぞれ配置される。
【００２３】
図４に示すように、センサチップ６は、画素アレイ１０の奇数列の画素信号を並列に出力する複数のパッド電極３５、および、画素アレイ１０の偶数列の画素信号を出力する複数のパッド電極３６をそれぞれ備えている。奇数列のパッド電極３５は、上側信号処理チップ７側の縁部に沿って配列され、偶数列のパッド電極３６は、下側信号処理チップ８側の縁部に沿って配列される。ここで、センサチップ６には、画素アレイ１０の画素信号が出力される複数の信号線（不図示）が設けられ、これら信号線の途中に上述したカラムプリアンプ１２ａ、１２ｂが介装される。また、これら信号線の画素アレイ１０と反対側の端部にパッド電極３５，３６が接続される。これらパッド電極３５，３６は、それぞれバンプ３０（図３（ｂ）参照）を介してガラス基板３１上に形成された第１配線パターン３２ａの一端に接続される。
【００２４】
一方、上側信号処理チップ７および下側信号処理チップ８は、センサチップ６側の長辺に沿って複数のパッド電極３８を配列して備えるとともに、センサチップ６とは反対側の長辺に沿って複数のパッド電極３９を配列して備える。パッド電極３８は上述した第１配線パターン３２ａの他端にバンプ３０を介して接続される。パッド電極３８は、それぞれ上述した信号処理回路の入力側に接続され、パッド電極３９は、信号処理回路の出力側に接続される。またパッド電極３９は、それぞれバンプ３０を介して第１配線パターン３２ｂの一端に接続される。
【００２５】
このように、上側信号処理チップ７および下側信号処理チップ８の長辺に沿ってパッド電極３８を配列してセンサチップ６のパッド電極３５，３６に対向配置させることで、並列に数千本の配線が配列される第１配線パターン３２ａを最短距離で接続することが可能となっている。なお、センサチップ６から画素信号を出力する第１配線パターン３２ａは、奇数列または偶数列だけでも数千本となるが、図示都合上、図４では、画素アレイ１０の画素信号を出力する第１配線パターン３２ａを簡略化して示している。
【００２６】
ガラス基板３１上には、センサチップ６とは反対側の縁部、および、下側信号処理チップ８のセンサチップ６とは反対側の縁部に、上述したパッド電極３９の配列方向と略平行となるように複数のパッド電極３４が配列される。複数のパッド電極３４には、それぞれ上述した第１配線パターン３２ｂの他端が接続されており、これら複数のパッド電極３４によって外部接続端子３３が構成される。
【００２７】
外部接続端子３３には、ガラス基板３１の外部へ接続されたフレキシブルプリント基板Ｆが接続される。フレキシブルプリント基板Ｆは、可撓性を有し、略直線状に形成され互いに略平行に配列された複数のＦＰＣ配線４０（第１配線）を一体的に備え、これら複数のＦＰＣ配線４０の一端が複数のパッド電極３４にそれぞれ接続される。これにより、上述したデジタル変換された画素信号は、パッド電極３４およびＦＰＣ配線４０を介してマルチチップモジュール５の外部へ出力されることとなる。
【００２８】
フレキシブルプリント基板Ｆは、上述したＦＰＣ配線４０に加えて、画素アレイ１０の駆動電源等の電気信号を画素アレイ１０へ供給するためのＦＰＣ配線４２を備えている。
フレキシブルプリント基板Ｆは、ガラス基板３１の外部から、ガラス基板３１の外部接続端子３３が配置される位置まで形成される基板本体５０を備えると共に、この基板本体５０からセンサチップ６側に向かって延出する延出部５１を備えている。延出部５１は、その延出方向にＦＰＣ配線４２を延長して形成したＦＰＣ延設配線４５を備える。
【００２９】
延出部５１は、その端部が、センサチップ６の側方に配置されたパッド電極４６に接続される。つまり、延出部５１の端部は、センサチップ６の側方に至るまで延出して形成される。パッド電極４６には、ガラス基板３１上に形成された第２配線パターン４７の一端が接続されており、この第２配線パターン４７は、ＦＰＣ延設配線４５の延在方向に対して正面視で略直角方向に配索される。そして、この第２配線パターン４７の他端がバンプ３０を介してセンサチップ６の入力端子であるパッド電極４８に接続される。
【００３０】
パッド電極４８は、画素アレイ１０へ供給する電気信号を入力するための端子であり、センサチップ６内部の信号線４３を介して画素アレイ１０に接続される。なお、この実施形態の延出部５１は、フレキシブルプリント基板Ｆの左右両側からセンサチップ６側へ延出して、ＦＰＣセンサチップ６の左右の両側方に至っている。また、ガラス基板３１上に形成された配線パターン（第１配線パターン３２ａ，３２ｂおよび第２配線パターン４７）は、断面積の大きさ等の制約が生じるため、同一長さであれば、通常、上述したＦＰＣ配線４０やＦＰＣ配線４２よりも抵抗値が一桁程度大きくなる。
【００３１】
したがって、上述した実施形態の撮像装置１によれば、高速動作を行うために同一のガラス基板３１上にセンサチップ６と上側信号処理チップ７および下側信号処理チップ８とを実装し、センサチップ６の画素アレイ１０により変換されたアナログ画素信号を、上側信号処理チップ７および下側信号処理チップ８により列毎に並列にデジタル変換等の信号処理を行い、この上側信号処理チップ７および下側信号処理チップ８で処理されたデジタル画素信号を、フレキシブルプリント基板ＦのＦＰＣ配線４０を介してマルチチップモジュール５の外部に伝送し、また、フレキシブルプリント基板Ｆの第２配線であるＦＰＣ配線４２を介して画素アレイ１０の駆動に必要な電力等の電気信号をセンサチップ６へ直接的に供給する場合に、フレキシブルプリント基板Ｆの基板本体５０からセンサチップ６側に向かって、フレキシブルプリント基板Ｆの一部を延出させた延出部５１を形成し、この延出部５１にＦＰＣ配線４２に接続されるＦＰＣ延設配線４５を設けて、センサチップ６の近くまでＦＰＣ延設配線４５により配線を配索させていることで、ガラス基板３１上の第２配線パターン４７を用いて外部接続端子３３とセンサチップ６とを接続する場合と比較して、第２配線パターン４７を短縮化できるため、ガラス基板３１が大型化すること無しに配線抵抗を低減して配線抵抗に起因する画質劣化を抑制することができる。
【００３２】
また、延出部５１がセンサチップ６の側方まで至ることで、電源用のＦＰＣ延設配線４５とセンサチップ６の電源用のパッド電極４８とを最短距離で接続することができるため、第２配線パターン４７の更なる短縮化を図ることができ、この結果、更なる配線抵抗の低減を図ることができる。
さらに、延出部５１がセンサチップ６の両側方に至る構成とすることで、例えば、多数の延設配線５１が必要な場合に、延設配線５１の配索スペースを確保することが可能となる。
【００３３】
なお、この発明は上述した実施形態の撮像装置１の構成に限られるものではなく、その要旨を逸脱しない範囲で設計変更可能である。
例えば、上述した実施形態では、延出部５１がセンサチップ６の左右の両側方に至る場合について図示したが、センサチップ６の電源用のパッド電極４８の位置に応じて何れか一方にのみ設けるようにしても良い。さらに、一つの延出部５１に対して複数のＦＰＣ延設配線４５を設けるようにしても良い。
また、延出部５１がセンサチップ６の側方に至る場合について説明したが、基板本体５０からセンサチップ６側に延出して形成されていればよく、パッド電極４６の位置はセンサチップ６の側方に限られるものではない。
【００３４】
また、センサチップ６へ画素アレイ１０の駆動電源を供給するためのＦＰＣ配線４２を延長して配線抵抗を抑制する場合について説明したが、延長するＦＰＣ配線は駆動電源のラインに限られるものではなく、比較的大きな電流が流れるラインであれば適用可能である。また、比較的大きな電流が流れなくとも配線抵抗が大きいことで画質劣化が生じるようなライン、例えば、クロック信号をセンサチップ６に供給する配線パターン（クロックライン）を延設させてセンサチップ６に接続するようにしても良い。
さらに、上述した各実施形態では撮像装置がデジタル一眼レフカメラの場合について説明したが、撮像装置は、デジタル一眼レフカメラに限られず、例えばビデオカメラやデジタルコンパクトカメラ等の撮像装置にも適用可能である。
【符号の説明】
【００３５】
６  センサチップ
７  上側信号処理チップ（信号処理チップ）
８  下側信号処理チップ（信号処理チップ）
１０  画素アレイ
２０ａ，２０ｂ  カラムＡＤＣ（信号処理回路、デジタル変換器）
２１ａ，２１ｂ  デジタル出力バス（信号処理回路）
２２ａ，２２ｂ  デジタル小振幅差動出力回路（信号処理回路）
２３ａ，２３ｂ  バイアス回路（信号処理回路）
３２ａ，３２ｂ  第１配線パターン
３１  ガラス基板（基板）
３７  受光面
３９  パッド電極（出力端子）
４０  ＦＰＣ配線（第１配線）
４２  ＦＰＣ配線（第２配線）
４５  延設配線
４７  第２配線パターン
４８  パッド電極（入力端子）
５０  基板本体
５１  延出部
Ｆ  フレキシブルプリント基板（接続基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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