(57)【特許請求の範囲】
【請求項１】
第１および第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面に形成され、前記第１主面において前記半導体基板に取り囲まれた第２導電型の第１半導体領域と、
前記第１主面に形成され、前記半導体基板との間で前記第１半導体領域を挟む第１導電型の第２半導体領域と、
前記半導体基板の前記第１主面における端面に隣接して交互に並んで配設され、前記第１主面から前記第２主面に向かって前記半導体基板を貫通しない深さでそれぞれ形成された第１導電型の第３半導体領域および第２導電型の第４半導体領域と、
前記半導体基板の前記第１主面における端面に隣接し、前記第１主面から前記第２主面に向かって形成され、前記第３半導体領域と前記第４半導体領域とを分離するトレンチ領域と、
前記半導体基板と前記第２半導体領域とに挟まれる前記第１半導体領域に層間絶縁膜を介在して対向するように形成された制御電極と、
前記第１半導体領域および前記第２半導体領域の双方に接触して形成された第１主電極と、
前記第３半導体領域と前記第４半導体領域とに電気的に接続されて形成された第２主電極と、
を備える、高耐圧半導体装置。
【請求項２】
第１および第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面に形成され、前記第１主面において前記半導体基板に取り囲まれた第２導電型の第１半導体領域と、
前記第１主面に形成され、前記半導体基板との間で前記第１半導体領域を挟む第１導電型の第２半導体領域と、
前記半導体基板の前記第１主面における端面に隣接して、前記半導体基板を挟みながら交互に並んで配設され、前記第１主面から前記第２主面に向かって前記半導体基板を貫通しない深さでそれぞれ形成された第１導電型の第３半導体領域および第２導電型の第４半導体領域と、
前記半導体基板と前記第２半導体領域とに挟まれる前記第１半導体領域に層間絶縁膜を介在して対向するように形成された制御電極と、
前記第１半導体領域および前記第２半導体領域の双方に接触して形成された第１主電極と、
前記第３半導体領域および前記第４半導体領域を接続する、抵抗体またはダイオードと、
前記第４半導体領域に電気的に接続された第２主電極と、
を備える、
高耐圧半導体装置。
【請求項３】
前記抵抗体または前記ダイオードは、
前記第３半導体領域と前記第４半導体領域とに挟まれる前記半導体基板に前記層間絶縁膜を介在して対向するように前記第１主面上に配設されるか、若しくは前記第３半導体領域と前記第４半導体領域との間の前記半導体基板の内部に配設される、請求項２に記載の高耐圧半導体装置。
【請求項４】
前記半導体基板の前記第２主面に形成された第２導電型の第５半導体領域と、
前記第５半導体領域に接触して形成された第３主電極と、
前記第２主電極と前記第３主電極とを接続する接続手段と、
をさらに備える、請求項１から３のいずれかに記載の高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は高耐圧半導体装置に関し、特に、ＩＧＢＴまたはパワーＭＯＳＦＥＴと、還流ダイオードとが単一の半導体基板内に形成された高耐圧半導体装置に関する。
【背景技術】
【０００２】
近年、省エネルギーの観点から、家電製品や産業用電力装置の制御などにインバータ回路が広く用いられるようになってきている。インバータ回路は、電力の制御を行なうために、当該インバータ回路に組み込まれたパワー半導体デバイスにより電圧または電流のオンとオフとを繰り返している。パワー半導体デバイスとしては、その特性からＩＧＢＴ(Insulated Gate Bipolar Transistor)、またはパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)などが主に用いられている。
【０００３】
インバータ回路は、主に誘導モータなどの誘導性負荷を駆動する場合が多い。この場合、誘導負荷から逆起電力が発生する。このため、当該逆起電力から生じるＩＧＢＴなどの主電流とは逆方向の電流を還流させるための還流ダイオード(Free Wheel Diode)が必要となる。
【０００４】
インバータ回路には、ＩＧＢＴなどと還流ダイオードとが個別の部品として逆並列に接続されたものが一般的に用いられている。しかし、インバータ装置の小型軽量化のため、ＩＧＢＴなどと還流ダイオードとが一体化されて１チップ化された高耐圧半導体装置の開発が進められつつある（下記の特許文献１〜４参照）。当該１チップ化された高耐圧半導体装置においては、たとえばＩＧＢＴのコレクタ領域と還流ダイオードのカソード領域との双方が、半導体基板の裏面側に形成される。
【０００５】
ところで、当該１チップ化された高耐圧半導体装置においては、仮にＩＧＢＴのコレクタ領域と還流ダイオードのカソード領域とが、半導体基板の裏面側において十分に離れて形成されていないと、スナップバック現象が発生する。ＩＧＢＴのコレクタ領域と還流ダイオードのカソード領域とを半導体基板の裏面側において十分に離した場合、ＩＧＢＴのコレクタ領域の有効面積が減少することによる性能の低下や、チップ面積が増大することによる製造費の上昇を招く。
【０００６】
上記の性能低下や製造費上昇を避けるために、ＩＧＢＴのコレクタ領域とダイオードのカソード領域とを半導体基板の裏面側において十分に離さないとした場合、ＩＧＢＴのコレクタ領域と還流ダイオードのカソード領域との間に、絶縁体が埋設されたトレンチなどの分離手段を形成することで、スナップバック現象の発生を抑制することもできる。しかしながら、絶縁体が埋設されたトレンチなどの分離手段を用いた場合、半導体基板の厚さ方向に深い溝を形成しなければならず、結果として製造費の上昇を招く。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０４−１９２３６６号公報
【特許文献２】特開２００４−３６３３２８号公報
【特許文献３】特開２００７−２２７９８２号公報
【特許文献４】米国特許出願公開第２００９／０１４０２８９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
この発明は、ＩＧＢＴまたはパワーＭＯＳＦＥＴと、還流ダイオードとが単一の半導体基板内に形成された高耐圧半導体装置であって、スナップバック現象の発生を抑制することができる高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の第１の局面に基づいた高耐圧半導体装置においては、第１および第２主面を有する第１導電型の半導体基板と、上記半導体基板の上記第１主面に形成され、上記第１主面において上記半導体基板に取り囲まれた第２導電型の第１半導体領域と、上記第１主面に形成され、上記半導体基板との間で上記第１半導体領域を挟む第１導電型の第２半導体領域と、上記半導体基板の上記第１主面における端面に隣接して交互に並んで配設され、上記第１主面から上記第２主面に向かって上記半導体基板を貫通しない深さでそれぞれ形成された第１導電型の第３半導体領域および第２導電型の第４半導体領域と、上記半導体基板の上記第１主面における端面に隣接し、上記第１主面から上記第２主面に向かって形成され、上記第３半導体領域と上記第４半導体領域とを分離するトレンチ領域と、上記半導体基板と上記第２半導体領域とに挟まれる上記第１半導体領域に層間絶縁膜を介在して対向するように形成された制御電極と、上記第１半導体領域および上記第２半導体領域の双方に接触して形成された第１主電極と、上記第３半導体領域と上記第４半導体領域とに電気的に接続されて形成された第２主電極と、を備える。
【００１０】
この発明の第２の局面に基づいた高耐圧半導体装置においては、第１および第２主面を有する第１導電型の半導体基板と、上記半導体基板の上記第１主面に形成され、上記第１主面において上記半導体基板に取り囲まれた第２導電型の第１半導体領域と、上記第１主面に形成され、上記半導体基板との間で上記第１半導体領域を挟む第１導電型の第２半導体領域と、上記半導体基板の上記第１主面における端面に隣接して、上記半導体基板を挟みながら交互に並んで配設され、上記第１主面から上記第２主面に向かって上記半導体基板を貫通しない深さでそれぞれ形成された第１導電型の第３半導体領域および第２導電型の第４半導体領域と、上記半導体基板と上記第２半導体領域とに挟まれる上記第１半導体領域に層間絶縁膜を介在して対向するように形成された制御電極と、上記第１半導体領域および上記第２半導体領域の双方に接触して形成された第１主電極と、上記第３半導体領域および上記第４半導体領域を接続する、抵抗体またはダイオードと、上記第４半導体領域に電気的に接続された第２主電極と、を備える。
【００１１】
好ましくは、上記抵抗体または上記ダイオードは、上記第３半導体領域と上記第４半導体領域とに挟まれる上記半導体基板に上記層間絶縁膜を介在して対向するように上記第１主面上に配設されるか、若しくは上記第３半導体領域と上記第４半導体領域との間の上記半導体基板の内部に配設される。好ましくは、上記半導体基板の上記第２主面に形成された第２導電型の第５半導体領域と、上記第５半導体領域に接触して形成された第３主電極と、上記第２主電極と上記第３主電極とを接続する接続手段と、をさらに備える。
【発明の効果】
【００１２】
本発明によれば、ＩＧＢＴまたはパワーＭＯＳＦＥＴと、還流ダイオードとが単一の半
導体基板内に形成された高耐圧半導体装置であって、スナップバック現象の発生を抑制することができる高耐圧半導体装置を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１における高耐圧半導体装置を示す平面図である。
【図２】図１におけるＩＩ−ＩＩ線に関する矢視断面図である。
【図３】実施の形態２における高耐圧半導体装置を示す平面図である。
【図４】図３におけるＩＶ−ＩＶ線に関する矢視断面図である。
【図５】実施の形態２の他の形態における高耐圧半導体装置を示す平面図である。
【図６】図５におけるＶＩ−ＶＩ線に関する矢視断面図である。
【図７】図５におけるＶＩＩ−ＶＩＩ線に関する矢視断面図である。
【図８】実施の形態３における高耐圧半導体装置を示す平面図である。
【図９】図８におけるＩＸ−ＩＸ線に関する矢視断面図である。
【図１０】実施の形態３の他の形態における高耐圧半導体装置を示す平面図である。
【図１１】図１０におけるＸＩ−ＸＩ線に関する矢視断面図である。
【図１２】図１０におけるＸＩＩ−ＸＩＩ線に関する矢視断面図である。
【図１３】実施の形態４における高耐圧半導体装置を示す断面図である。
【図１４】実施の形態４の他の形態における高耐圧半導体装置を示す平面図である。
【図１５】図１４におけるＸＶ−ＸＶ線に関する矢視断面図である。
【図１６】実施の形態５における高耐圧半導体装置を示す断面図である。
【図１７】実施の形態５の他の形態における高耐圧半導体装置を示す断面図である。
【図１８】図１７におけるＸＶＩＩＩ−ＸＶＩＩＩ線に関する矢視断面図である。
【図１９】実施の形態６における高耐圧半導体装置を示す断面図である。
【図２０】実施の形態６の他の形態における高耐圧半導体装置を示す断面図である。
【図２１】実施の形態６のさらに他の形態における高耐圧半導体装置を示す断面図である。
【図２２】実施の形態７における高耐圧半導体装置を示す平面図である。
【図２３】図２２におけるＸＸＩＩＩ線に囲まれた領域の部分拡大図である。
【図２４】図２３におけるＸＸＩＶ−ＸＸＩＶ線に関する矢視断面図である。
【図２５】図２３におけるＸＸＶ−ＸＸＶ線に関する矢視断面図である。
【図２６】実施の形態８における高耐圧半導体装置を示す平面図である。
【図２７】図２６におけるＸＸＶＩＩ線に囲まれた領域の部分拡大図である。
【図２８】図２７におけるＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に関する矢視断面図である。
【図２９】図２７におけるＸＸＩＸ−ＸＸＩＸ線に関する矢視断面図である。
【図３０】実施の形態８のさらに他の形態における高耐圧半導体装置を示す平面図である。
【図３１】図３０におけるＸＸＸＩ−ＸＸＸＩ線に関する矢視断面図である。
【図３２】実施の形態９における高耐圧半導体装置を示す平面図である。
【図３３】図３２におけるＸＸＸＩＩＩ線に囲まれた領域の部分拡大図である。
【図３４】図３２におけるＸＸＸＩＶ−ＸＸＸＩＶ線に関する矢視断面図である。
【図３５】図３２におけるＸＸＸＶ−ＸＸＸＶ線に関する矢視断面図である。
【図３６】実施の形態１０における高耐圧半導体装置を示す平面図である。
【図３７】図３６におけるＸＸＸＶＩＩ線に囲まれた領域の部分拡大図である。
【図３８】図３６におけるＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に関する矢視断面図である。
【図３９】図３６におけるＸＸＸＩＸ−ＸＸＸＩＸ線に関する矢視断面図である。
【図４０】図３６におけるＸＬ−ＸＬ線に関する矢視断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明に基づいた各実施の形態における高耐圧半導体装置について図面を参照しながら説明する。以下に説明する各実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
【００１５】
［実施の形態１］
図１および図２を参照して、本発明に基づいた実施の形態１について説明する。本実施の形態における高耐圧半導体装置においては、ＩＧＢＴ（ｎチャネル型）と還流ダイオードとが単一の半導体基板内に形成されている。
【００１６】
（ＩＧＢＴ）
図２を参照して、当該高耐圧半導体装置の内部に形成されたＩＧＢＴについて説明する。当該ＩＧＢＴは、ｎ型の半導体基板１０と、比較的高濃度のｎ＋型バッファ領域１０Ｂと、ｐ型ベース領域（第１半導体領域）１１と、比較的高濃度のｐ＋型領域１１ａと、比較的高濃度のｎ＋型エミッタ領域（第２半導体領域）１２と、比較的高濃度のｐ＋型コレクタ領域（第４半導体領域）１４と、絶縁膜３１と、ゲート電極（制御電極）４０とから構成されている。
【００１７】
ｐ型ベース領域１１は、ｎ型の半導体基板１０の第１主面１において平面視略矩形状に形成されている。ｐ型ベース領域１１は、第１主面１において半導体基板１０に取り囲まれている。ｐ型ベース領域１１の表面にｐ＋型領域１１ａが形成されている。ｐ＋型領域１１ａは、ｐ型ベース領域１１と後述する第１主電極４１との間に良好なオーミック接続を得るために形成されている。
【００１８】
ｎ＋型エミッタ領域１２は、ｐ型ベース領域１１の表面に選択的に形成されている。ｎ＋型エミッタ領域１２は、半導体基板１０との間でｐ型ベース領域１１を挟んでいる。換言すると、ｎ＋型エミッタ領域１２は半導体基板１０の第１主面１においてｐ型ベース領域１１に取り囲まれている。
【００１９】
ｐ＋型コレクタ領域１４は、半導体基板１０の第２主面２の全体にわたって形成されている。ｎ＋型バッファ領域１０Ｂは、ｐ＋型コレクタ領域１４を挟んで第２主面２の反対側に形成されている。ｎ＋型バッファ領域１０Ｂは、チャネルストッパとして逆バイアス時における空乏層の広がりを抑制することができる。
【００２０】
ゲート電極４０は、半導体基板１０の第１主面１に設けられた溝の内部に、絶縁膜３１を介在して形成されている。当該絶縁膜３１はｐ型ベース領域１１を半導体基板１０の厚さ方向に貫通している。ゲート電極４０は、半導体基板１０とｎ＋型エミッタ領域１２とに挟まれるｐ型ベース領域１１に、絶縁膜３１を介在して対向している。半導体基板１０とｎ＋型エミッタ領域１２とに挟まれるｐ型ベース領域１１の、ゲート電極４０と絶縁膜３１を介在して対向する部分がチャネル領域を形成する。本実施の形態におけるゲート電極４０および絶縁膜３１は、図２に示すようにトレンチ電極を構成しているが、半導体基板１０の表面に形成されるいわゆるプレーナ型電極であってもよい。
【００２１】
ゲート電極４０は、半導体基板１０の第１主面１に沿って複数形成されている。図１を参照して、各ゲート電極４０は相互に所定の間隙を空けて（図１紙面左右方向に）並列して形成されている。各ゲート電極４０の端部同士は、ゲート配線（図示せず）により相互に電気的に接続されている。当該ゲート配線はゲートパッド４０ＧＰに接続され、各ゲート電極４０は共通の電位を構成している。ゲートワイヤ４０Ｗの一端とゲートパッド４０ＧＰとが接続され、ゲートワイヤ４０Ｗの他端と外部端子側のゲートパッド４０Ｐとが接続されている。
【００２２】
図２を参照して、当該ＩＧＢＴにおいては、ｎ型の半導体基板１０およびｎ＋型エミッタ領域１２がソース／ドレイン領域となり、ゲート電極４０によりｐ型ベース領域１１のチャネル領域（ｎチャネル）が制御される。つまり、ｎ型の半導体基板１０と、ｎ＋型エミッタ領域１２と、ゲート電極４０と、ｐ型ベース領域１１とにより、電界効果トランジスタの構造が形成されている。
【００２３】
さらに、当該ＩＧＢＴにおいては、ｐ型ベース領域１１と、ｎ型の半導体基板１０と、ｎ＋型バッファ領域１０Ｂと、ｐ＋型コレクタ領域１４とからなるｐｎｐトランジスタ構造が形成されており、そのベース電流は上記の電界効果トランジスタにより制御される。これにより、本実施の形態における高耐圧半導体装置はＩＧＢＴとして機能することができる。
【００２４】
（還流ダイオード）
当該高耐圧半導体装置の内部に形成された還流ダイオードは、ｎ＋型カソード領域（第３半導体領域）１３と、ｎ型の半導体基板１０と、ｐ型ベース領域１１と、比較的高濃度のｐ＋型領域１１ａとから構成されている。ｎ型の半導体基板１０と、ｐ型ベース領域１１と、ｐ＋型領域１１ａとは、当該高耐圧半導体装置の内部に形成されたＩＧＢＴと還流ダイオードとにより共有されている。
【００２５】
ｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を厚さ方向に貫通しない深さで形成されている。ｎ＋型カソード領域１３は、チャネルストッパとして順バイアス時における空乏層の広がりを抑制することもできる。
【００２６】
ｎ＋型カソード領域１３およびｎ型の半導体基板１０が、ダイオードとしてのｎ型の領域を構成しており、ｐ型ベース領域１１およびｐ＋型領域１１ａがダイオードとしてのｐ型の領域を構成している。これらのｎ型の領域およびｐ型の領域の間にｐｎ接合構造が形成されている。これにより、当該還流ダイオードはダイオードとして機能することができる。
【００２７】
（電界緩和手段）
半導体基板１０の第１主面１において、ｐ型ベース領域１１とｎ＋型カソード領域１３との間には電界緩和手段２０が形成されている。図１を参照して、本実施の形態における電界緩和手段２０は、平面型のフィールドプレート構造を呈している。電界緩和手段２０は、ＩＧＢＴが形成されている領域を取り囲むように環状に設けられている（図１参照）。
【００２８】
図２を参照して、平面型のフィールドプレート構造を呈する電界緩和手段２０は、層間絶縁膜３９と、複数の導電膜４８と、複数の導電膜４９とから構成されている。各導電膜４８および各導電膜４９は浮遊電位である。
【００２９】
層間絶縁膜３９は、半導体基板１０の第１主面１上に形成されている。各導電膜４９は層間絶縁膜３９の内部においてそれぞれ環状に形成されている。各導電膜４９は、法線方向に所定の間隙を空けて形成されている。各導電膜４９は層間絶縁膜３９に覆われており、各導電膜４９は層間絶縁膜３９により相互に絶縁されている。
【００３０】
各導電膜４８は、隣り合う導電膜４９、４９との間に位置する層間絶縁膜３９の表面上において環状に形成されている。各導電膜４８は、隣り合う導電膜４９、４９を平面視において跨ぐように形成されている。各導電膜４８、４８は、法線方向に相互に所定の間隙を空けて形成されている。
【００３１】
（主電極）
半導体基板１０の第１主面１上には、ゲート電極４０を被覆するように層間絶縁膜３１Ａが形成されている。この層間絶縁膜３１Ａの上から、半導体基板１０の第１主面１上に第１主電極４１が形成されている。ゲート電極４０と第１主電極４１とは、層間絶縁膜３１Ａにより絶縁されている。
【００３２】
第１主電極４１は、ｐ＋型領域１１ａおよびｎ＋型エミッタ領域１２の双方に接触して形成されている。第１主電極４１は、電界緩和手段２０を構成する層間絶縁膜３９の一部（図２における層間絶縁膜３９の左端部）を被覆するように形成されている。
【００３３】
図１を参照して、エミッタワイヤ４１Ｗの一端に第１主電極４１が接続され、エミッタワイヤ４１Ｗの他端にエミッタパッド４１Ｐが接続されている。図１および図２を参照して、第１主電極４１は、エミッタパッド４１Ｐおよびエミッタワイヤ４１Ｗを通じて、ｐ＋型領域１１ａ、ｐ型ベース領域１１、およびｎ＋型エミッタ領域１２に対して（基準）電位を与える電極である。
【００３４】
図２を参照して、第２主電極４２Ｐは、半導体基板１０の第２主面２に形成されたｐ＋型コレクタ領域１４に接触して形成されている。第２主電極４２Ｐは、コレクタパッドとして機能している。第２主電極４２Ｐは、ｐ＋型コレクタ領域１４に対して（高）電位を与える電極である。
【００３５】
第３主電極４３は、層間絶縁膜３９に形成された開口部（コンタクトホール）内に延在して形成されており、ｎ＋型カソード領域１３の表面側に接触している。第３主電極４３は、ｎ＋型カソード領域１３に対して（高）電位を与える電極である。第２主電極４２Ｐおよび第３主電極４３は、導電性ワイヤなどの接続手段４２Ｗにより電気的に接続されている。
【００３６】
本実施の形態における高耐圧半導体装置がＩＧＢＴとして機能する際には、第１主電極４１がエミッタ電極に相当し、第２主電極４２Ｐがコレクタ電極に相当し、ゲート電極４０がゲート電極に相当する。
【００３７】
本実施の形態における高耐圧半導体装置が（還流）ダイオードとして機能する際には、第１主電極４１がアノード電極に相当し、第３主電極４３がカソード電極に相当する。
【００３８】
ここで上述の説明のとおり、ｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって半導体基板１０を厚さ方向に貫通しない深さで形成されている。さらに、ｎ＋型カソード領域１３は第３主電極４３に接触し、第２主電極４２Ｐおよび第３主電極４３は、導電性ワイヤなどの接続手段４２Ｗにより電気的に接続されている。
【００３９】
そして、ｎ＋型カソード領域１３が、半導体基板１０の端面に隣接して第１主面１から第２主面２に向かって半導体基板１０を貫通しない深さで形成されていることにより、ｐ型ベース領域１１とｎ＋型カソード領域１３との間の抵抗Ｒ２は、ｐ型ベース領域１１とｐ＋型コレクタ領域１４との間の抵抗Ｒ１より大きくなっている。
【００４０】
（作用・効果）
図２を参照して、ＩＧＢＴのオン動作について説明する。第１主電極４１と第２主電極４２Ｐとの間に正のコレクタ電圧が印加される。この状態で、第１主電極４１とゲート電極４０との間に所定の正のゲート電圧が印加され、ゲートがオンの状態とされる。このとき、ｐ型ベース領域１１のチャネル領域がｐ型からｎ型に反転してチャネル領域が形成される。
【００４１】
このチャネル領域を通じて電子が第１主電極４１からｎ型の半導体基板１０に注入される。この注入された電子によりｐ＋型コレクタ領域１４とｎ型の半導体基板１０とが順バイアス状態とされ、ｐ＋型コレクタ領域１４からｎ型の半導体基板１０に正孔（ホール）が注入される。これにより、ｎ型の半導体基板１０の抵抗が大幅に下がり（いわゆる導電率変調）、ＩＧＢＴのオン抵抗が大幅に下がり、矢印ＡＲ１方向に電流が流れる。
【００４２】
ＩＧＢＴのオフ動作（ターンオフ）について説明する。オン状態においては、第１主電極４１とゲート電極４０との間に正のゲート電圧が印加された状態である。このゲート電圧がゼロまたは負（逆バイアス）とされることにより、ｐ型ベース領域１１のｎ型に反転したチャネル領域がｐ型に戻り、第１主電極４１から半導体基板１０に対する電子の注入が停止する。この停止により、ｐ＋型コレクタ領域１４から半導体基板１０への正孔（ホール）の注入も止まり、矢印ＡＲ１方向には電流が流れなくなる。
【００４３】
その後、ｎ型の半導体基板１０に蓄積されていた電子と正孔（ホール）とは、それぞれ第２主電極４２Ｐと第１主電極４１とへ回収されていくか、または互いに再結合して消滅する。
【００４４】
還流ダイオードのオン動作について説明する。上述の説明のとおり、還流ダイオードは、ｎ＋型カソード領域１３およびｎ型の半導体基板１０と、ｐ型ベース領域１１およびｐ＋型領域１１ａとからなるｐｎ接合構造を有している。第１主電極４１と第３主電極４３との間に所定のしきい値を超える順バイアス（アノード電圧）が印加されると、ｎ型の半導体基板１０には、ｐ型ベース領域１１から正孔（ホール）が注入され、ｎ＋型カソード領域１３から電子が注入される。これにより、順方向電圧が大幅に下がり、矢印ＡＲ２方向に電流が流れる。
【００４５】
還流ダイオードのオフ動作について説明する。還流ダイオードに順方向の電圧が印加された（オン状態）後、電圧が逆方向に切り替わると（オフ状態）、所定の時間の間、矢印ＡＲ２の逆方向の電流が流れる（リカバリー動作）。ｎ＋型カソード領域１３は、ｎ型の半導体基板１０への少数キャリア（正孔）の注入を抑制し、ＩＧＢＴのターンオフ時間を短縮させている。
【００４６】
したがって、第１主電極４１と第２主電極４２Ｐとの間、および第１主電極４１と第３主電極４３との間には、ＩＧＢＴとダイオードとが逆並列に接続された回路と等価となる。すなわち、本実施の形態における高耐圧半導体装置は、ＩＧＢＴと還流ダイオードとが逆並列接続された回路としての機能を有する。
【００４７】
そして、上述の説明のとおり、ｎ＋型カソード領域１３が、半導体基板１０の端面に隣接して第１主面１から第２主面２に向かって半導体基板１０を厚さ方向に貫通しない深さで形成されている。本実施の形態における高耐圧半導体装置によれば、ｎ＋型カソード領域１３が、ＩＧＢＴのｐ＋型コレクタ領域１４側（半導体基板１０の裏面（第２主面２側））に形成されている場合に比べ、ＩＧＢＴのｐ＋型コレクタ領域１４と還流ダイオードのｎ＋型カソード領域１３との間に十分な距離が確保されている。
【００４８】
本実施の形態における高耐圧半導体装置によれば、ｐ型ベース領域１１とｎ＋型カソード領域１３との間の抵抗Ｒ２は、ｐ型ベース領域１１とｐ＋型コレクタ領域１４との間の抵抗Ｒ１より大きくなっており、スナップバック現象の発生が抑制されている。ＩＧＢＴのｐ＋型コレクタ領域１４と還流ダイオードのｎ＋型カソード領域１３との間に十分な距離が確保されているため、チップ面積を増大させることなくスナップバック現象の発生が抑制され、製造費の上昇も抑制されている。
【００４９】
さらに、ｎ＋型カソード領域１３が、半導体基板１０の端面に隣接して第１主面１から第２主面２に向かって半導体基板１０を厚さ方向に貫通しない深さで形成されていることにより、ＩＧＢＴのｐ＋型コレクタ領域１４の有効面積が減少することも無いため、高耐圧半導体装置としての性能が低下することもない。
【００５０】
［実施の形態１の他の形態］
図２を参照して、実施の形態１の他の形態について説明する。上記の実施の形態１の高耐圧半導体装置において、ｐ型ベース領域１１とｐ＋型コレクタ領域１４との間のライフタイムＬＴ１は、ｐ型ベース領域１１とｎ＋型カソード領域１３との間のライフタイムＬＴ２と異なっているとよい。
【００５１】
高耐圧半導体装置の内部に形成されたＩＧＢＴのオフ動作時（ターンオフ時）においては、上述の実施の形態１の説明のとおり、ｎ型の半導体基板１０に蓄積されていた電子と正孔（ホール）とは、それぞれ第２主電極４２Ｐと第１主電極４１とへ回収されていくか、または互いに再結合して消滅する。
【００５２】
ＩＧＢＴのオフ動作時において、電子と正孔（ホール）とが再結合して消滅するまでの平均時間が、ライフタイム（少数キャリアのライフタイム）である。
【００５３】
上記ライフタイムＬＴ１と上記ライフタイムＬＴ２とを異ならせるためには、たとえばｐ型ベース領域１１とｎ＋型カソード領域１３との間の半導体基板１０（若しくはｐ型ベース領域１１とｐ＋型コレクタ領域１４との間の半導体基板１０）に対して、電子線、プロトン、またはヘリウムなどを局所的に照射するとよい。また、半導体基板１０に対してマスキングなどを用いて電子線、プロトン、またはヘリウムなどを照射してもよい。
【００５４】
上記ライフタイムＬＴ１と上記ライフタイムＬＴ２とが異なることにより、高耐圧半導体装置の内部に形成されたＩＧＢＴと還流ダイオードとの各特性を、独立して制御することが可能となる。
【００５５】
［実施の形態２］
図３および図４を参照して、本発明に基づいた実施の形態２について説明する。本実施の形態における高耐圧半導体装置と、実施の形態１における高耐圧半導体装置とは、電界緩和手段２０と、ｎ＋型カソード領域１３とにおいてその構成が相違しており、その他の構成については略同様である。
【００５６】
図４を参照して、本実施の形態における電界緩和手段２０はフィールドコンタクトリング構造を呈している。具体的には、フィールドコンタクト構造を呈する電界緩和手段２０は、比較的高濃度の複数のｐ＋型領域（第５半導体領域）１５から構成されている。
【００５７】
各ｐ＋型領域１５は、半導体基板１０の第１主面１から第２主面２に向かって深さ１５Ｄでそれぞれ形成されている。各ｐ＋型領域１５は、半導体基板１０の内部においてそれぞれ環状に形成されており、ＩＧＢＴが形成されている領域を取り囲んでいる（図３参照）。各ｐ＋型領域１５は、法線方向に相互に所定の間隙を空けており、浮遊電位である。
【００５８】
ｐ＋型領域１５の表面側には、層間絶縁膜３９を介在して導電膜４８が形成されていてもよい。導電膜４８は層間絶縁膜３９に形成された開口部内に延在して形成され、ｐ＋型領域１５の表面側と接触される。導電膜４８は、各ｐ＋型領域１５に沿って環状に複数形成される。導電膜４８がｐ＋型領域１５の表面側に形成されることにより、空乏層をより安定して伸ばすことが可能となる。層間絶縁膜３９の表面および裏面の電位差が小さくなるため、高耐圧半導体装置としての耐圧特性をより確保することが可能となる。
【００５９】
本実施の形態におけるｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を厚さ方向に貫通しない深さ（１３Ｄ）で形成されている。そして、本実施の形態におけるｎ＋型カソード領域１３の深さ１３Ｄは、ｐ＋型領域１５の深さ１５Ｄよりも深く設定されている。
【００６０】
ｎ＋型カソード領域１３の深さ１３Ｄがｐ＋型領域１５の深さ１５Ｄよりも深いため、ｎ＋型カソード領域１３およびｎ型の半導体基板１０と、ｐ型ベース領域１１およびｐ＋型領域１１ａとの間を流れる還流ダイオードとしての電流の経路が短くなる。したがって、本実施の形態における高耐圧半導体装置によれば、還流ダイオードとしての電流の経路が短くなるため、還流ダイオードとしての性能を向上させることができる。
【００６１】
なお、実施の形態１の他の形態において説明したように、ｐ型ベース領域１１とｐ＋型コレクタ領域１４との間のライフタイムＬＴ１は、ｐ型ベース領域１１とｎ＋型カソード領域１３との間のライフタイムＬＴ２と異なっていてもよい。高耐圧半導体装置の内部に形成されたＩＧＢＴと還流ダイオードとの各特性を、独立して制御することが可能となる。
【００６２】
［実施の形態２の他の形態］
図５〜図７を参照して、実施の形態２の他の形態について説明する。当該他の形態における高耐圧半導体装置と、実施の形態２における高耐圧半導体装置とは、電界緩和手段２０と、ｎ＋型カソード領域１３とにおいてその構成が相違しており、その他の構成については略同様である。
【００６３】
図６を参照して、本実施の形態における電界緩和手段２０は、実施の形態２と同様に、フィールドコンタクトリング構造（複数のｐ＋型領域１５）を呈している。
【００６４】
図５を参照して、本実施の形態における各ｐ＋型領域１５は、ＩＧＢＴが形成されている領域（ｐ型ベース領域１１）を取り囲む周方向において、破線状に設けられている。すなわち各ｐ＋型領域１５は、周方向において、ｐ＋型領域１５として形成されている部分（図６に示す部分）と、ｐ＋型領域１５として形成されていない部分（図７に示す部分）とを有している。
【００６５】
各ｐ＋型領域１５の表面側には、実施の形態２と同様に、導電膜４８が形成されていてもよい。導電膜４８は、各ｐ＋型領域１５に沿って環状に複数形成される。導電膜４８は、上記ｐ＋型領域１５として形成されている部分と、上記ｐ＋型領域１５として形成されていない部分との双方に沿って１つの連続した環状に形成されていてもよいが、これに限られない。導電膜４８は、上記ｐ＋型領域１５として形成されている部分の上方にのみ形成され、周方向において上記ｐ＋型領域１５と同様に破線状に設けられていてもよい。
【００６６】
本実施の形態におけるｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を厚さ方向に貫通しない深さで形成されている。そして、本実施の形態におけるｎ＋型カソード領域１３の深さは、実施の形態２とは異なり、ｐ＋型領域１５の深さより深くてもよく、ｐ＋型領域１５の深さより浅くてもよく、ｐ＋型領域１５の深さと同一であってもよい。
【００６７】
電界緩和手段２０を構成する複数のｐ＋型領域１５は、ＩＧＢＴが形成されている領域（ｐ型ベース領域１１）を取り囲む周方向において破線状に設けられているため、ｐ＋型領域１５として形成されていない部分（図７に示す部分）において、ｎ＋型カソード領域１３およびｎ型の半導体基板１０と、ｐ型ベース領域１１およびｐ＋型領域１１ａとの間を流れる還流ダイオードとしての電流の経路が短くなる。本実施の形態における高耐圧半導体装置によれば、還流ダイオードとしての性能を向上させることができる。
【００６８】
ｎ＋型カソード領域１３の深さを、実施の形態２と同様にｐ＋型領域１５の深さより深く設定してもよい。当該構成によれば、ｐ＋型領域１５として形成されている部分（図６に示す部分）においても、還流ダイオードとしての電流の経路が短くなり、還流ダイオードとしての性能を向上させることができる。
【００６９】
［実施の形態３］
図８および図９を参照して、本発明に基づいた実施の形態３について説明する。本実施の形態における高耐圧半導体装置と、実施の形態２における高耐圧半導体装置とは、電界緩和手段２０と、ｎ＋型カソード領域１３とにおいてその構成が相違しており、その他の構成については略同様である。
【００７０】
図９を参照して、本実施の形態における電界緩和手段２０は、トレンチ型フィールドプレート構造を呈している。具体的には、トレンチ型フィールドプレート構造を呈する電界緩和手段２０は、複数の第１トレンチ領域５０から構成されている。
【００７１】
各第１トレンチ領域５０は、導電層５１と絶縁膜５２とを有している。導電層５１は、半導体基板１０の第１主面１に設けられた溝の内部に、絶縁膜５２を介在して形成されている。導電層５１は絶縁膜５２により囲まれており、導電層５１と半導体基板１０とは絶縁膜５２により絶縁されている。
【００７２】
各第１トレンチ領域５０は、半導体基板１０の第１主面１から第２主面２に向かって深さ５０Ｄでそれぞれ形成されている。各第１トレンチ領域５０は、半導体基板１０の内部においてそれぞれ環状に形成されており、ＩＧＢＴが形成されている領域を取り囲んでいる（図８参照）。各第１トレンチ領域５０は、法線方向に相互に所定の間隙を空けており、浮遊電位である。
【００７３】
第１トレンチ領域５０の表面側には、層間絶縁膜３９を介在して導電膜４８が形成されていてもよい。この場合、導電膜４８は、隣り合う第１トレンチ領域５０、５０との間に位置する層間絶縁膜３９の表面上において環状に形成される。導電膜４８は、隣り合う第１トレンチ領域５０、５０を平面視において跨ぐように形成される。各導電膜４８は、法線方向に相互に所定の間隙を空けている。導電膜４８が第１トレンチ領域５０の表面側に形成されることにより、高耐圧半導体装置としての耐圧特性をより確保することが可能となる。図中において、導電膜４８と導電層５１とは層間絶縁膜３９により絶縁されているが、層間絶縁膜３９に開口部を設け、導電膜４８と第１トレンチ領域５０の導電層５１とが接触するように構成してもよい。
【００７４】
本実施の形態におけるｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を厚さ方向に貫通しない深さ（１３Ｄ）で形成されている。そして、本実施の形態におけるｎ＋型カソード領域１３の深さ１３Ｄは、第１トレンチ領域５０の深さ５０Ｄよりも深く設定されている。
【００７５】
ｎ＋型カソード領域１３の深さ１３Ｄが第１トレンチ領域５０の深さ５０Ｄよりも深いため、ｎ＋型カソード領域１３およびｎ型の半導体基板１０と、ｐ型ベース領域１１およびｐ＋型領域１１ａとの間を流れる還流ダイオードとしての電流の経路が短くなる。したがって、本実施の形態における高耐圧半導体装置によれば、還流ダイオードとしての電流の経路が短くなるため、還流ダイオードとしての性能を向上させることができる。
【００７６】
なお、実施の形態１の他の形態において説明したように、ｐ型ベース領域１１とｐ＋型コレクタ領域１４との間のライフタイムＬＴ１は、ｐ型ベース領域１１とｎ＋型カソード領域１３との間のライフタイムＬＴ２と異なっていてもよい。高耐圧半導体装置の内部に形成されたＩＧＢＴと還流ダイオードとの各特性を、独立して制御することが可能となる。
【００７７】
［実施の形態３の他の形態］
図１０〜図１２を参照して、実施の形態３の他の形態について説明する。当該他の形態における高耐圧半導体装置と、実施の形態３における高耐圧半導体装置とは、電界緩和手段２０と、ｎ＋型カソード領域１３とにおいてその構成が相違しており、その他の構成については略同様である。
【００７８】
図１１を参照して、本実施の形態における電界緩和手段２０は、実施の形態３と同様に、トレンチ型フィールドプレート構造（複数の第１トレンチ領域５０）を呈している。
【００７９】
図１０を参照して、本実施の形態における各第１トレンチ領域５０は、ＩＧＢＴが形成されている領域（ｐ型ベース領域１１）を取り囲む周方向において、破線状に設けられている。すなわち各第１トレンチ領域５０は、周方向において、第１トレンチ領域５０として形成されている部分（図１１に示す部分）と、第１トレンチ領域５０として形成されていない部分（図１２に示す部分）とを有している。
【００８０】
各第１トレンチ領域５０の表面側には、実施の形態３と同様に、層間絶縁膜３９を介在して導電膜４８が形成されていてもよい。導電膜４８は、各第１トレンチ領域５０に沿って環状に複数形成される。導電膜４８は、上記第１トレンチ領域５０として形成されている部分と、上記第１トレンチ領域５０として形成されていない部分との双方に沿って１つの連続した環状に形成されていてもよいが、これに限られない。導電膜４８は、上記第１トレンチ領域５０として形成されている部分の上方にのみ形成され、周方向において上記各第１トレンチ領域５０と同様に破線状に設けられていてもよい。
【００８１】
本実施の形態におけるｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を厚さ方向に貫通しない深さで形成されている。そして、本実施の形態におけるｎ＋型カソード領域１３の深さは、実施の形態３とは異なり、第１トレンチ領域５０の深さより深くてもよく、第１トレンチ領域５０の深さより浅くてもよく、第１トレンチ領域５０の深さと同一であってもよい。
【００８２】
電界緩和手段２０を構成する複数の第１トレンチ領域５０は、ＩＧＢＴが形成されている領域（ｐ型ベース領域１１）を取り囲む周方向において破線状に設けられているため、第１トレンチ領域５０として形成されていない部分（図１２に示す部分）において、ｎ＋型カソード領域１３およびｎ型の半導体基板１０と、ｐ型ベース領域１１およびｐ＋型領域１１ａとの間を流れる還流ダイオードとしての電流の経路が短くなる。本実施の形態における高耐圧半導体装置によれば、還流ダイオードとしての性能を向上させることができる。
【００８３】
ｎ＋型カソード領域１３の深さを、実施の形態３と同様に第１トレンチ領域５０の深さより深く設定してもよい。当該構成によれば、第１トレンチ領域５０として形成されている部分（図１１に示す部分）においても、還流ダイオードとしての電流の経路が短くなり、還流ダイオードとしての性能を向上させることができる。
【００８４】
［実施の形態４］
図１３を参照して、本発明に基づいた実施の形態４について説明する。本実施の形態における高耐圧半導体装置と、実施の形態２における高耐圧半導体装置とは、接続手段４２Ｗにおいて相違しており、その他の構成については略同様である。図１３は、実施の形態２における図４に対応している。
【００８５】
本実施の形態における接続手段４２Ｗは、導電性ワイヤ７１と、第２主電極４２Ｐの表面に形成された抵抗体７２とから構成される。抵抗体７２は、導電膜７２Ｍ、比較的高濃度のｎ＋型領域７２Ｄａ、比較的低濃度のｎ−型領域７２Ｄｂ、および比較的高濃度のｎ＋型領域７２Ｄｃを順次積層することによって構成されている。導電膜７２Ｍ、ｎ＋型領域７２Ｄａ、ｎ−型領域７２Ｄｂ、およびｎ＋型領域７２Ｄｃは、相互に電気的に導通している。
【００８６】
導電性ワイヤ７１の一端と第３主電極４３とが接続され、導電性ワイヤ７１の他端と抵抗体７２の導電膜７２Ｍの表面とが接続されている。抵抗体７２のｎ＋型領域７２Ｄｃと第２主電極４２Ｐの表面とは接触している。こうして、第２主電極４２Ｐおよび第３主電極４３は接続手段４２Ｗにより電気的に接続されている。
【００８７】
第２主電極４２Ｐと第３主電極４３とを電気的に接続する接続手段４２Ｗが抵抗体７２を含んでいることにより、還流ダイオードのカソード側の抵抗が大きくなる。本実施の形態における高耐圧半導体装置によれば、スナップバック現象の発生をより抑制することが可能となる。
【００８８】
なお、本実施の形態における接続手段４２Ｗの構成を、実施の形態２における高耐圧半導体装置に適用するという構成に基づいて説明したが、これに限られない。本実施の形態における接続手段４２Ｗの構成は、実施の形態１または３における高耐圧半導体装置にも適用することができる。
【００８９】
［実施の形態４の他の形態］
図１４および図１５を参照して、実施の形態４の他の形態について説明する。当該他の形態における高耐圧半導体装置と、実施の形態４における高耐圧半導体装置とは、接続手段４２Ｗにおいてその構成が相違しており、その他の構成については略同様である。
【００９０】
図１５を参照して、本実施の形態における抵抗体７２は、層間絶縁膜３９を挟んで半導体基板１０の第１主面１上に形成されている。抵抗体７２は、層間絶縁膜３９を挟んでｎ＋型カソード領域１３の反対側に位置している。
【００９１】
第３主電極４３とｎ＋型領域７２Ｄｃとは接触して形成されている。導電性ワイヤ７１の一端と導電膜７２Ｍの表面とが接触している。導電性ワイヤ７１の他端と第２主電極４２Ｐとが接続されている。こうして、第２主電極４２Ｐおよび第３主電極４３は接続手段４２Ｗにより電気的に接続されている。
【００９２】
本実施の形態における高耐圧半導体装置によれば、抵抗体７２を（層間絶縁膜３９を挟んで）半導体基板１０の第１主面１上に形成することにより、高耐圧半導体装置のシステム全体としての小型化を図ることが可能となる。
【００９３】
［実施の形態５］
図１６を参照して、本発明に基づいた実施の形態５について説明する。本実施の形態における高耐圧半導体装置と、実施の形態２における高耐圧半導体装置とは、接続手段４２Ｗにおいて相違しており、その他の構成については略同様である。図１６は、実施の形態２における図４に対応している。
【００９４】
本実施の形態における接続手段４２Ｗは、導電性ワイヤ７１と、第２主電極４２Ｐの表面に形成されたダイオード７３とから構成される。ダイオード７３は、導電膜７３Ｍ、比較的高濃度のｐ＋型領域７３Ｄａ、比較的低濃度のｎ−型領域７３Ｄｂ、および比較的高濃度のｎ＋型領域７３Ｄｃを順次積層することによって構成されている。導電膜７３Ｍ、ｐ＋型領域７３Ｄａ、ｎ−型領域７３Ｄｂ、およびｎ＋型領域７３Ｄｃは、相互に電気的に導通している。
【００９５】
導電性ワイヤ７１の一端と第３主電極４３とが接続され、導電性ワイヤ７１の他端とダイオード７３の導電膜７３Ｍの表面とが接続されている。ダイオード７３のｎ＋型領域７３Ｄｃと第２主電極４２Ｐの表面とは接触している。こうして、第２主電極４２Ｐおよび第３主電極４３は接続手段４２Ｗにより電気的に接続されている。
【００９６】
第２主電極４２Ｐと第３主電極４３とを電気的に接続する接続手段４２Ｗがダイオード７３を含んでいることにより、還流ダイオードのカソード側の抵抗が大きくなる。本実施の形態における高耐圧半導体装置によれば、スナップバック現象の発生をより抑制することが可能となる。
【００９７】
なお、本実施の形態における接続手段４２Ｗの構成を、実施の形態２における高耐圧半導体装置に適用するという構成に基づいて説明したが、これに限られない。本実施の形態における接続手段４２Ｗの構成は、実施の形態１または３における高耐圧半導体装置にも適用することができる。
【００９８】
［実施の形態５の他の形態］
図１７および図１８を参照して、実施の形態５の他の形態について説明する。当該他の形態における高耐圧半導体装置と、実施の形態５における高耐圧半導体装置とは、接続手段４２Ｗにおいてその構成が相違しており、その他の構成については略同様である。
【００９９】
図１８を参照して、本実施の形態におけるダイオード７３は、層間絶縁膜３９を挟んで半導体基板１０の第１主面１上に形成されている。ダイオード７３は、層間絶縁膜３９を挟んでｎ＋型カソード領域１３の反対側に位置している。
【０１００】
第３主電極４３とｐ＋型領域７３Ｄａとは接触して形成されている。導電性ワイヤ７１の一端と導電膜７３Ｍの表面とが接触している。導電性ワイヤ７１の他端と第２主電極４２Ｐとが接続されている。こうして、第２主電極４２Ｐおよび第３主電極４３は接続手段４２Ｗにより電気的に接続されている。
【０１０１】
本実施の形態における高耐圧半導体装置によれば、ダイオード７３を（層間絶縁膜３９を挟んで）半導体基板１０の第１主面１上に形成することにより、高耐圧半導体装置のシステム全体としての小型化を図ることが可能となる。
【０１０２】
［実施の形態６］
図１９を参照して、本発明に基づいた実施の形態６について説明する。本実施の形態における高耐圧半導体装置と、実施の形態２における高耐圧半導体装置とは、第２トレンチ領域６０をさらに備えている点において相違しており、その他の構成については略同様である。図１９は、実施の形態２における図４に対応している。
【０１０３】
本実施の形態における第２トレンチ領域６０は、導電層６１と絶縁膜６２とを有している。導電層６１は、半導体基板１０の第１主面１に設けられた溝の内部に、絶縁膜６２を介在して形成されている。導電層６１は絶縁膜６２により囲まれており、導電層６１と、半導体基板１０およびｐ型ベース領域１１とは絶縁膜６２により絶縁されている。第２トレンチ領域６０を構成する絶縁膜６２の厚さは比較的厚めに設定するとよい。チャネル領域を含むｐ型ベース領域１１Ａ（詳細は次に説明する）において、チャネルとして反転しにくくなり、スナップバック現象の発生をより抑制することができる。
【０１０４】
第２トレンチ領域６０は、半導体基板１０の第１主面１から、ｐ型ベース領域１１を半導体基板１０の厚さ方向に貫通するように形成されている。第２トレンチ領域６０は、ｐ型ベース領域１１を貫通することにより、ｐ型ベース領域１１（１１Ａ、１１Ｂ）によって第２トレンチ領域６０の両側を第１主面１において挟まれる位置に形成されている。
【０１０５】
上述の説明とおり、半導体基板１０とｎ＋型エミッタ領域１２とに挟まれるｐ型ベース領域１１の、ゲート電極４０と絶縁膜３１を介在して対向する部分にチャネル領域が形成される。本実施の形態（および実施の形態１〜５）における高耐圧半導体装置は、ゲート電極４０、ｐ型ベース領域１１、およびｎ＋型エミッタ領域１２が半導体基板１０の内部に複数形成されているため、チャネル領域も複数形成されている。
【０１０６】
第２トレンチ領域６０は、複数のチャネル領域が形成されている領域よりも、さらにｎ＋型カソード領域１３側に位置している。第２トレンチ領域６０は、当該第２トレンチ領域６０により貫通されているｐ型ベース領域１１を、チャネル領域を含むｐ型ベース領域１１Ａと、チャネル領域を含まないｐ型ベース領域１１Ｂとに分離している。ｐ型ベース領域１１Ａとｐ型ベース領域１１Ｂとは、第２トレンチ領域６０により分離された状態で、第１主電極４１により電気的に接続されている。
【０１０７】
ｐ型ベース領域１１Ａとｐ型ベース領域１１Ｂとは、第２トレンチ領域６０により分離された状態で、他の抵抗体などの別の接続手段などにより電気的に接続されていてもよい。第２トレンチ領域６０は、複数のチャネル領域が形成されている領域よりも、さらにｎ＋型カソード領域１３側に配設されることに加え、各ゲート電極４０と平行に、且つ各ゲート電極４０の両側に複数形成されていてもよい。第２トレンチ領域６０は、複数のチャネル領域が形成されている領域よりも、さらにｎ＋型カソード領域１３側に配設されることに加え、各ゲート電極４０と平行に、全てのゲート電極４０の両側にそれぞれ形成されていてもよい。
【０１０８】
チャネル領域を含まないｐ型ベース領域１１Ｂには、さらに第３トレンチ領域６３が形成されていてもよい。第３トレンチ領域６３は、導電層６４と絶縁膜６５とを有している。導電層６４は、半導体基板１０の第１主面１に設けられた溝の内部に、絶縁膜６５を介在して形成されている。導電層６４は絶縁膜６５により囲まれており、導電層６４と、半導体基板１０およびｐ型ベース領域１１Ｂとは絶縁膜６５により絶縁されている。
【０１０９】
チャネル領域を含むｐ型ベース領域１１Ａの不純物濃度は、チャネル領域を含まないｐ型ベース領域１１Ｂの不純物濃度よりも低く設定されるとよい。還流ダイオードのアノード電位が高くなっても、第２トレンチ領域６０の電位によりチャネル領域を含まないｐ型ベース領域１１Ｂがチャネルとして反転されることが無くなるため、スナップバック現象の発生をより抑制することができる。
【０１１０】
第２トレンチ領域６０の深さ６０Ｄは、少なくともｐ型ベース領域１１を貫通するように、ｐ型ベース領域１１の深さ１１ＡＤよりも深くにまで延びて形成される。
【０１１１】
本実施の形態におけるゲート電極４０および絶縁膜３１はトレンチ電極を構成している。本実施の形態においては、第２トレンチ領域６０の深さ６０Ｄは、トレンチ電極の深さ４０Ｄよりも深くにまで延びて形成されているとよい。より好ましくは、図１９に示すように、第２トレンチ領域６０は半導体基板１０の厚さ方向における略中心の位置まで延びて形成されているとよい。
【０１１２】
なお、ゲート電極４０および絶縁膜３１が、半導体基板１０の第１主面１上にプレーナ型電極として形成されている場合においては、少なくともｐ型ベース領域１１を貫通するように、ｐ型ベース領域１１の深さ１１ＡＤよりも深くにまで延びて形成されていればよい。この場合も、より好ましくは、図１９に示すように、第２トレンチ領域６０は半導体基板１０の厚さ方向における略中心の位置まで延びて形成されているとよい。
【０１１３】
本実施の形態における高耐圧半導体装置によれば、ＩＧＢＴのオン動作時においても、第２トレンチ領域６０よりｎ＋型カソード領域１３側に位置するｐ型ベース領域１１Ｂが、還流ダイオードのアノードとして独立して機能することが可能となる。つまり、ＩＧＢＴのオン動作時においても還流ダイオードを独立して動作（オン）させることが可能となる。
【０１１４】
より具体的に説明する。ＩＧＢＴのエミッタ（ｎ＋型エミッタ領域１２）および還流ダイオードのアノード（ｐ型ベース領域１１）を第１主電極４１により正電位とし、ＩＧＢＴのコレクタ（ｐ＋型コレクタ領域１４）を第２主電極４２Ｐにより０Ｖとし、ＩＧＢＴのゲート（ゲート電極４０）を正電位とする。
【０１１５】
第２トレンチ領域６０が形成されていることにより、ＩＧＢＴのエミッタ（ｎ＋型エミッタ領域１２）と、ＩＧＢＴのチャネル領域（ｐ型ベース領域１１Ａ）と、還流ダイオードのカソード（ｎ＋型カソード領域１３）とを通る矢印ＡＲ２方向の電流経路の抵抗は、還流ダイオードのアノード（ｐ型ベース領域１１Ｂ）と、還流ダイオードのカソード（ｎ＋型カソード領域１３）とを通る矢印ＡＲ３方向の電流経路の抵抗より高くなる。
【０１１６】
このため、ＩＧＢＴにおけるＭＯＳ動作が抑制され、ＩＧＢＴのオン動作時においても還流ダイオードを独立して動作（オン）させることが可能となる。なお上記構成によると、ＩＧＢＴのコレクタ（ｐ＋型コレクタ領域１４）と、ＩＧＢＴのチャネル領域（ｐ型ベース領域１１Ａ）と、ＩＧＢＴのエミッタ（ｎ＋型エミッタ領域１２）とを通る矢印ＡＲ１方向の電流経路の抵抗については、変わらないかまたは低くなる。
【０１１７】
仮に、上記の第２トレンチ領域６０および上記のｐ型ベース領域１１Ｂが形成されていない場合について説明する。この場合、ＩＧＢＴのオン動作時においては、還流ダイオードを独立して動作（オン）させることが困難となる。
【０１１８】
より具体的に説明する。ＩＧＢＴのエミッタ（ｎ＋型エミッタ領域１２）および還流ダイオードのアノード（ｐ型ベース領域１１）を第１主電極４１により正電位とし、ＩＧＢＴのコレクタ（ｐ＋型コレクタ領域１４）を第２主電極４２Ｐにより０Ｖとし、ＩＧＢＴのゲート（ゲート電極４０）を正電位とする。
【０１１９】
ＩＧＢＴのエミッタ（ｎ＋型エミッタ領域１２）と、ＩＧＢＴのチャネル領域（ｐ型ベース領域１１Ａ）と、還流ダイオードのカソード（ｎ＋型カソード領域１３）とを通る矢印ＡＲ２方向の電流経路の抵抗は、還流ダイオードのアノード（ｐ型ベース領域１１Ｂ）と、還流ダイオードのカソード（ｎ＋型カソード領域１３）とを通る矢印ＡＲ３方向の電流経路の抵抗より（比較的高電圧を印加するまで）低くなる。
【０１２０】
このため、ＩＧＢＴにおけるＭＯＳ動作が支配的となり、ＩＧＢＴのオン動作時においては、還流ダイオードを独立して動作（オン）させることが困難となる。
【０１２１】
本実施の形態における高耐圧半導体装置によれば、ＩＧＢＴのオン動作時においても、第２トレンチ領域６０よりｎ＋型カソード領域１３側に位置するｐ型ベース領域１１Ｂが、還流ダイオードのアノードとして独立して機能することが可能となる。したがって、ＩＧＢＴのオン動作時においても還流ダイオードを独立して動作（オン）させることが可能となる。
【０１２２】
［実施の形態６の他の形態］
図２０を参照して、実施の形態６の他の形態について説明する。上記の実施の形態６の高耐圧半導体装置において、チャネル領域を含むｐ型ベース領域１１Ａの深さ１１ＡＤは、チャネル領域を含まないｐ型ベース領域１１Ｂの深さ１１ＢＤよりも浅く設定されているとよい。
【０１２３】
本実施の形態における高耐圧半導体装置によれば、チャネル領域を含むｐ型ベース領域１１Ａに比べ、チャネル領域を含まないｐ型ベース領域１１Ｂの方が正孔（ホール）の注入効率が高くなる。結果として、よりスナップバック現象の発生を抑制することが可能となる。
【０１２４】
［実施の形態６のさらに他の形態］
図２１を参照して、実施の形態６のさらに他の形態について説明する。上記の実施の形態６の高耐圧半導体装置において、チャネル領域を含むｐ型ベース領域１１Ａのピーク濃度領域１１ＡＰは、チャネル領域を含まないｐ型ベース領域１１Ｂのピーク濃度領域１１ＢＰよりも、半導体基板１０の厚さ方向における深い位置に設定されているとよい。
【０１２５】
本実施の形態における高耐圧半導体装置によれば、チャネル領域を含むｐ型ベース領域１１Ａに比べ、チャネル領域を含まないｐ型ベース領域１１Ｂの方が正孔（ホール）の注入効率が高くなる。結果として、よりスナップバック現象の発生を抑制することが可能となる。
【０１２６】
［実施の形態７］
図２２〜図２５を参照して、本発明に基づいた実施の形態７について説明する。本実施の形態における高耐圧半導体装置においても、上記の実施の形態１〜６と同様に、ＩＧＢＴと還流ダイオードとが単一の半導体基板内に形成されている。なお説明の便宜上、図２３においては、層間絶縁膜３９の一部（紙面右側）を破断して図示している。図２４を参照して、層間絶縁膜３９は半導体基板１０の端面まで（図２４紙面右側に向かって）延在している。
【０１２７】
（ＩＧＢＴ）
図２２〜図２５を参照して、当該高耐圧半導体装置の内部に形成されたＩＧＢＴについて説明する。図２４を参照して、当該ＩＧＢＴは、ｎ型の半導体基板１０と、ｐ型ベース領域（第１半導体領域）１１と、比較的高濃度のｎ＋型エミッタ領域（第２半導体領域）１２と、比較的高濃度のｐ＋型コレクタ領域（第４半導体領域）１４と、層間絶縁膜３９と、ゲート電極（制御電極）４０とから構成されている。ｐ型ベース領域１１と後述する第１主電極４１との間に良好なオーミック接続を得るために、ｐ型ベース領域１１の表面にｐ＋型領域が形成されていてもよい。
【０１２８】
ｐ型ベース領域１１は、ｎ型の半導体基板１０の第１主面１において選択的に形成されている。ｐ型ベース領域１１は、後述する第１主電極４１（図２２参照）に対して平行に並んで複数配列されている。ｐ型ベース領域１１は、第１主面１において半導体基板１０に取り囲まれている。
【０１２９】
ｎ＋型エミッタ領域１２は、ｐ型ベース領域１１の表面に選択的に形成されている。ｎ＋型エミッタ領域１２は、半導体基板１０との間でｐ型ベース領域１１を挟んでいる。換言すると、ｎ＋型エミッタ領域１２は半導体基板１０の第１主面１においてｐ型ベース領域１１に取り囲まれている。
【０１３０】
ｐ＋型コレクタ領域１４は、実施の形態１〜６とは異なり、半導体基板１０の端面に隣接し、第１主面１から第２主面２に向かって形成されている。ｐ＋型コレクタ領域１４は、半導体基板１０を厚さ方向に貫通しない深さで形成されている。
【０１３１】
図２３を参照して、ｐ＋型コレクタ領域１４の（図２３の紙面上下方向における）両端は、半導体基板１０に挟まれている。ｐ＋型コレクタ領域１４は、後述するｎ＋型カソード領域１３とともに、半導体基板１０の第１主面１における端面に沿って交互に並んで配列されている。半導体基板１０の端面において、ｐ＋型コレクタ領域１４とｎ＋型カソード領域１３とにより半導体基板１０は（半導体基板１０の端面と平行な方向に）挟まれている。ｐ＋型コレクタ領域１４とｎ＋型カソード領域１３とは、半導体基板１０を挟んだ状態で、第１主面１における端面に沿って半導体基板１０の全周にわたって形成されている。
【０１３２】
図２４を参照して、ゲート電極４０は、半導体基板１０とｎ＋型エミッタ領域１２とに挟まれるｐ型ベース領域１１に、層間絶縁膜３９を介在して対向している。半導体基板１０とｎ＋型エミッタ領域１２とに挟まれるｐ型ベース領域１１の、ゲート電極４０と層間絶縁膜３９を介在して対向する部分がチャネル領域を形成する。ゲート電極４０は、半導体基板１０、ｎ＋型エミッタ領域１２およびｐ型ベース領域１１とともにいわゆるＤＭＯＳ（Double Diffuse MOS）構造を呈している。本実施の形態におけるゲート電極４０および層間絶縁膜３９は、図２２に示すようにプレーナ型電極を構成しているが、半導体基板１０の内部に延在して形成されるいわゆるトレンチ電極であってもよい。
【０１３３】
図２２を参照して、ゲート電極４０は半導体基板１０の第１主面１に沿って並列して形成され、各ゲート電極４０の端部同士はゲート配線４０Ｔにより相互に電気的に接続されている。各ゲート電極４０はゲート配線４０Ｔによりゲートパッド４０ＧＰに接続され、各ゲート電極４０は共通の電位を構成している。ゲートワイヤ４０Ｗの一端とゲートパッド４０ＧＰとが接続され、ゲートワイヤ４０Ｗの他端と外部端子側のゲートパッド４０Ｐとが接続されている。
【０１３４】
図２４を参照して、当該ＩＧＢＴにおいては、ｎ型の半導体基板１０およびｎ＋型エミッタ領域１２がソース／ドレイン領域となり、ゲート電極４０によりｐ型ベース領域１１のｎチャネルが制御される。つまり、半導体基板１０と、ｎ＋型エミッタ領域１２と、ゲート電極４０と、ｐ型ベース領域１１とにより、電界効果トランジスタの構造が形成されている。
【０１３５】
さらに、当該ＩＧＢＴにおいては、ｐ型ベース領域１１と、ｎ型の半導体基板１０と、ｐ＋型コレクタ領域１４とからなるｐｎｐトランジスタ構造が形成されており、そのベース電流は上記の電界効果トランジスタにより制御される。これにより、本実施の形態における高耐圧半導体装置はＩＧＢＴとして機能することができる。
【０１３６】
（還流ダイオード）
当該高耐圧半導体装置の内部に形成された還流ダイオードは、ｎ＋型カソード領域（第３半導体領域）１３と、ｎ型の半導体基板１０と、ｐ型ベース領域１１とから構成されている。ｎ型の半導体基板１０と、ｐ型ベース領域１１とは、当該高耐圧半導体装置の内部に形成されたＩＧＢＴと還流ダイオードとにより共有されている。
【０１３７】
ｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を厚さ方向に貫通しない深さで形成されている。
【０１３８】
ｎ＋型カソード領域１３の（図２３の紙面上下方向における）両端は、半導体基板１０に挟まれている。ｎ＋型カソード領域１３は、ｐ＋型コレクタ領域１４とともに半導体基板１０の第１主面１における端面に沿って、当該端面の全周にわたって（半導体基板１０を挟んだ状態で）交互に並んで配列されている。
【０１３９】
ｎ＋型カソード領域１３およびｎ型の半導体基板１０が、ダイオードとしてのｎ型の領域を構成しており、ｐ型ベース領域１１がダイオードとしてのｐ型の領域を構成している。これらのｎ型およびｐ型の領域の間にｐｎ接合構造が形成されている。これにより、当該還流ダイオードはダイオードとして機能することができる。
【０１４０】
なお、本実施の形態における高耐圧半導体装置には電界緩和手段が形成されておらず、ｐ型ベース領域１１と、ｎ＋型カソード領域１３およびｐ＋型コレクタ領域１４との間には絶縁膜３８が形成されている。絶縁膜３８は、半導体基板１０の第１主面１に、リーク電流や特性変動を抑制するために形成されている。絶縁膜３８は、たとえば界面順位が小さい酸化膜である。
【０１４１】
（主電極）
図２２および図２４を参照して、第１主電極４１は半導体基板１０の第１主面１に沿って並列して形成されている。各第１主電極４１は相互に電気的に接続さている。第１主電極４１は、層間絶縁膜３９に設けられた開口部（コンタクトホール）内に延在して形成されている。第１主電極４１は、ｐ型ベース領域１１およびｎ＋型エミッタ領域１２の双方に接触して形成されている。ゲート電極４０と第１主電極４１とは、層間絶縁膜３９により絶縁されている。
【０１４２】
エミッタワイヤ４１Ｗの一端に第１主電極４１が接続され、エミッタワイヤ４１Ｗの他端にエミッタパッド４１Ｐが接続されている。第１主電極４１は、エミッタパッド４１Ｐおよびエミッタワイヤ４１Ｗを通じて、ｐ型ベース領域１１およびｎ＋型エミッタ領域１２に対して（基準）電位を与える電極である。
【０１４３】
コレクタパッド４２Ｔは、半導体基板１０の第１主面１の端面側に形成されたｐ＋型コレクタ領域１４に接触して形成されている。コレクタパッド４２Ｔとｎ＋型カソード領域１３とは、抵抗体７２またはダイオード７３を介在して電気的に接続されている。接続手段４２Ｗの一端とコレクタパッド４２Ｔとが接続され、接続手段４２Ｗの他端と第２主電極４２Ｐとが接続される。こうして、第２主電極４２Ｐは、ｎ＋型カソード領域１３またはｐ＋型コレクタ領域１４に対して（高）電位を与えることができる。
【０１４４】
本実施の形態における高耐圧半導体装置がＩＧＢＴとして機能する際には、第１主電極４１がエミッタ電極に相当し、第２主電極４２Ｐがコレクタ電極に相当し、ゲート電極４０がゲート電極に相当する。
【０１４５】
本実施の形態における高耐圧半導体装置が（還流）ダイオードとして機能する際には、第１主電極４１がアノード電極に相当し、第２主電極４２Ｐがカソード電極に相当する。
【０１４６】
（作用・効果）
図２４を参照して、本実施の形態における高耐圧半導体装置においては、ＩＧＢＴのコレクタとしてのｐ＋型コレクタ領域１４と、還流ダイオードのカソードとしてのｎ＋型カソード領域１３との双方が、半導体基板１０の第１主面１側に形成されている。つまり、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流が並行して流れる。
【０１４７】
第２主電極４２Ｐは、ｎ＋型カソード領域１３またはｐ＋型コレクタ領域１４に対して（高）電位を与えることができる。このとき接続手段は、ｐ＋型コレクタ領域１４に対しては直接的に接続され、ｎ＋型カソード領域１３に対しては抵抗体７２またはダイオード７３を介在して接続される。したがって、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流との間（ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流とが合流する地点）における抵抗が高くなるため、スナップバック現象の発生を抑制することができる。
【０１４８】
［実施の形態８］
図２６〜図２９を参照して、本発明に基づいた実施の形態８について説明する。本実施の形態における高耐圧半導体装置においても、上記の実施の形態１〜７と同様に、ＩＧＢＴと還流ダイオードとが単一の半導体基板内に形成されている。なお説明の便宜上、図２７においては、層間絶縁膜３９の一部（紙面右側）を破断して図示している。図２８を参照して、層間絶縁膜３９は半導体基板１０の端面まで（図２８紙面右側に向かって）延在している。
【０１４９】
（ＩＧＢＴ）
図２６〜図２９を参照して、当該高耐圧半導体装置の内部に形成されたＩＧＢＴについて説明する。図２８を参照して、当該ＩＧＢＴは、ｎ型の半導体基板１０と、ｐ型ベース領域（第１半導体領域）１１と、比較的高濃度のｎ＋型エミッタ領域（第２半導体領域）１２と、比較的高濃度のｐ＋型コレクタ領域（第４半導体領域）１４と、層間絶縁膜３９と、ゲート電極（制御電極）４０とから構成されている。ｐ型ベース領域１１と後述する第１主電極４１との間に良好なオーミック接続を得るために、ｐ型ベース領域１１の表面にｐ＋型領域が形成されていてもよい。
【０１５０】
ｐ型ベース領域１１は、ｎ型の半導体基板１０の第１主面１において選択的に形成されている。ｐ型ベース領域１１は、後述する第１主電極４１（図２６参照）に対して平行に並んで複数配列されている。ｐ型ベース領域１１は、第１主面１において半導体基板１０に取り囲まれている。
【０１５１】
ｎ＋型エミッタ領域１２は、ｐ型ベース領域１１の表面に選択的に形成されている。ｎ＋型エミッタ領域１２は、半導体基板１０との間でｐ型ベース領域１１を挟んでいる。換言すると、ｎ＋型エミッタ領域１２は半導体基板１０の第１主面１においてｐ型ベース領域１１に取り囲まれている。
【０１５２】
図２７〜図２９を参照して、半導体基板１０の端面には、トレンチ領域３６が全周にわたって形成されている。当該トレンチ領域３６は、半導体基板１０の端面に対して垂直方向に延在する側壁部３６Ｂと、半導体基板１０の端面に接して側壁部３６Ｂ同士の端部を接続するように形成される背面部３６Ａとを有している。
【０１５３】
トレンチ領域３６の側壁部３６Ｂおよび背面部３６Ａは、それぞれ板状に形成され、それぞれ絶縁膜（図示せず）と、当該絶縁膜に内包される薄板状の導電層（図示せず）とを含んでいる。
【０１５４】
ｐ＋型コレクタ領域１４は、半導体基板１０の端面に、トレンチ領域３６の背面部３６Ａを介在して隣接している。ｐ＋型コレクタ領域１４は、第１主面１から第２主面２に向かって形成されている。ｐ＋型コレクタ領域１４は、半導体基板１０を貫通しない深さで形成されている。
【０１５５】
ｐ＋型コレクタ領域１４の（図２７の紙面上下方向における）両端は、トレンチ領域３６の側壁部３６Ｂに挟まれている。ｐ＋型コレクタ領域１４は、後述するｎ＋型カソード領域１３とともに、半導体基板１０の第１主面１における端面に沿って交互に並んで配列されている。半導体基板１０の端面において、ｐ＋型コレクタ領域１４とｎ＋型カソード領域１３とによりトレンチ領域３６の側壁部３６Ｂは（半導体基板１０の端面と平行な方向に）挟まれている。ｐ＋型コレクタ領域１４とｎ＋型カソード領域１３とは、トレンチ領域３６の側壁部３６Ｂを挟んだ状態で、半導体基板１０の第１主面１における端面に沿って半導体基板１０の全周にわたって形成されている。
【０１５６】
図２８を参照して、ゲート電極４０は、半導体基板１０とｎ＋型エミッタ領域１２とに挟まれるｐ型ベース領域１１に、層間絶縁膜３９を介在して対向している。半導体基板１０とｎ＋型エミッタ領域１２とに挟まれるｐ型ベース領域１１の、ゲート電極４０と層間絶縁膜３９を介在して対向する部分がチャネル領域を形成する。ゲート電極４０は、半導体基板１０、ｎ＋型エミッタ領域１２およびｐ型ベース領域１１とともにいわゆるＤＭＯＳ（Double Diffuse MOS）構造を呈している。本実施の形態におけるゲート電極４０および層間絶縁膜３９は、図２６に示すようにプレーナ型電極を構成しているが、半導体基板１０の内部に延在して形成されるいわゆるトレンチ電極であってもよい。
【０１５７】
図２６を参照して、ゲート電極４０は半導体基板１０の第１主面１に沿って並列して形成され、各ゲート電極４０の端部同士をゲート配線４０Ｔにより相互に電気的に接続されている。各ゲート電極４０はゲート配線４０Ｔによりゲートパッド４０ＧＰに接続され、各ゲート電極４０は共通の電位を構成している。ゲートワイヤ４０Ｗの一端とゲートパッド４０ＧＰとが接続され、ゲートワイヤ４０Ｗの他端と外部端子側のゲートパッド４０Ｐとが接続されている。
【０１５８】
図２８を参照して、当該ＩＧＢＴにおいては、ｎ型の半導体基板１０およびｎ＋型エミッタ領域１２がソース／ドレイン領域となり、ゲート電極４０によりｐ型ベース領域１１のｎチャネルが制御される。つまり、半導体基板１０と、ｎ＋型エミッタ領域１２と、ゲート電極４０と、ｐ型ベース領域１１とにより、電界効果トランジスタの構造が形成されている。
【０１５９】
さらに、当該ＩＧＢＴにおいては、ｐ型ベース領域１１と、ｎ型の半導体基板１０と、ｐ＋型コレクタ領域１４とからなるｐｎｐトランジスタ構造が形成されており、そのベース電流は上記の電界効果トランジスタにより制御される。これにより、本実施の形態における高耐圧半導体装置はＩＧＢＴとして機能することができる。
【０１６０】
（還流ダイオード）
当該半導体装置の内部に形成された還流ダイオードは、ｎ＋型カソード領域（第３半導体領域）１３と、ｎ型の半導体基板１０と、ｐ型ベース領域１１とから構成されている。
【０１６１】
ｎ＋型カソード領域１３は、半導体基板１０の端面に、トレンチ領域３６の背面部３６Ａを介在して隣接している。ｎ＋型カソード領域１３は、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を厚さ方向に貫通しない深さで形成されている。
【０１６２】
ｎ＋型カソード領域１３の（図２８の紙面上下方向における）両端は、トレンチ領域３６に挟まれている。ｎ＋型カソード領域１３は、ｐ＋型コレクタ領域１４とともに半導体基板１０の第１主面１における端面に沿って、当該端面の全周にわたって（トレンチ領域３６の側壁部３６Ｂを挟んだ状態で）交互に並んで配列されている。
【０１６３】
ｎ＋型カソード領域１３およびｎ型の半導体基板１０が、ダイオードとしてのｎ型の領域を構成しており、ｐ型ベース領域１１がダイオードとしてのｐ型の領域を構成している。これらのｎ型およびｐ型の領域の間にｐｎ接合構造が形成されている。これにより、当該還流ダイオードはダイオードとして機能することができる。
【０１６４】
なお、本実施の形態における高耐圧半導体装置には電界緩和手段が形成されておらず、ｐ型ベース領域１１と、ｎ＋型カソード領域１３またはｐ＋型コレクタ領域１４との間には絶縁膜３８が形成されている。半導体基板１０の第１主面１に、リーク電流や特性変動を抑制するために形成されている。絶縁膜３８は、たとえば界面順位が小さい酸化膜である。
【０１６５】
（主電極）
図２６および図２８を参照して、第１主電極４１は半導体基板１０の第１主面１に沿って並列して形成されている。各第１主電極４１は相互に電気的に接続さている。第１主電極４１は、層間絶縁膜３９に設けられた開口部（コンタクトホール）内に延在して形成されている。第１主電極４１は、ｐ型ベース領域１１およびｎ＋型エミッタ領域１２の双方に接触して形成されている。ゲート電極４０と第１主電極４１とは、層間絶縁膜３９により絶縁されている。
【０１６６】
エミッタワイヤ４１Ｗの一端に第１主電極４１が接続され、エミッタワイヤ４１Ｗの他端にエミッタパッド４１Ｐが接続されている。第１主電極４１は、エミッタパッド４１Ｐおよびエミッタワイヤ４１Ｗを通じて、ｐ型ベース領域１１およびｎ＋型エミッタ領域１２に対して（基準）電位を与える電極である。
【０１６７】
コレクタパッド４２Ｔは、実施の形態７とは異なり、半導体基板１０の第１主面１の端面側に形成されたｎ＋型カソード領域１３およびｐ＋型コレクタ領域１４の双方に接触して形成されている。接続手段４２Ｗの一端とコレクタパッド４２Ｔとが接続され、接続手段４２Ｗの他端と第２主電極４２Ｐとが接続される。こうして、第２主電極４２Ｐは、ｎ＋型カソード領域１３またはｐ＋型コレクタ領域１４に対して（高）電位を与えることができる。
【０１６８】
本実施の形態における高耐圧半導体装置がＩＧＢＴとして機能する際には、第１主電極４１がエミッタ電極に相当し、第２主電極４２Ｐがコレクタ電極に相当し、ゲート電極４０がゲート電極に相当する。
【０１６９】
本実施の形態における高耐圧半導体装置が（還流）ダイオードとして機能する際には、第１主電極４１がアノード電極に相当し、第２主電極４２Ｐがカソード電極に相当する。
【０１７０】
（作用・効果）
図２８を参照して、本実施の形態における高耐圧半導体装置においては、ＩＧＢＴのコレクタとしてのｐ＋型コレクタ領域１４と、還流ダイオードのカソードとしてのｎ＋型カソード領域１３との双方が、半導体基板１０の第１主面１側に形成されている。つまり、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流が並行して流れる。
【０１７１】
ｎ＋型カソード領域１３とｐ＋型コレクタ領域１４との間にはトレンチ領域３６が形成されている。したがって、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流との間（ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流とが合流する地点）における抵抗が高くなるため、スナップバック現象の発生を抑制することができる。
【０１７２】
［実施の形態８の他の形態］
図２８を参照して、実施の形態８の他の形態について説明する。ｎ＋型カソード領域１３およびｐ＋型コレクタ領域１４の第２主面２側には、半導体基板１０を挟んで絶縁膜３７（ＳＯＩ分離絶縁膜）が形成されているとよい。絶縁膜３７は、トレンチ領域３６の側壁部３６Ｂよりもさらに半導体基板１０の平面視中央側に張り出して形成される。絶縁膜３７は、ｎ＋型カソード領域１３の両端に形成されているトレンチ領域３６の側壁部３６Ｂ、３６Ｂとともに、ｎ＋型カソード領域１３を半導体基板１０の端面側から囲い込むように形成される。
【０１７３】
絶縁膜３７が形成されていることにより、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流との間（ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流とが合流する地点）における抵抗がより高くなるため、スナップバック現象の発生をより抑制することができる。
【０１７４】
［実施の形態８のさらに他の形態］
図３０および図３１を参照して、実施の形態８のさらに他の形態について説明する。本実施の形態における高耐圧半導体装置と、実施の形態８における高耐圧半導体装置とは、コレクタパッド４２Ｔの構成と、他のコレクタパッド４２Ｃをさらに備えている点と、抵抗体７２またはダイオード７３をさらに備えている点とにおいて相違しており、その他の構成については略同等である。図３０は、実施の形態８における図２７に対応している。図３１は、実施の形態８における図２８に対応している。
【０１７５】
上記実施の形態８の高耐圧半導体装置においては、コレクタパッド４２Ｔが、ｎ＋型カソード領域１３およびｐ＋型コレクタ領域１４の双方に接触して形成されている。一方、図３０および図３１を参照して、本実施の形態におけるコレクタパッド４２Ｔはｎ＋型カソード領域１３にのみ接触して形成されている。
【０１７６】
コレクタパッド４２Ｔは、半導体基板１０の端面に垂直な方向に延びて形成されている。層間絶縁膜３９の内部において、コレクタパッド４２Ｔの半導体基板１０のさらに端面側には、抵抗体７２またはダイオード７３が埋設されている。コレクタパッド４２Ｔの一端がｎ＋型カソード領域１３に接触し、コレクタパッド４２Ｔの他端が抵抗体７２またはダイオード７３に接触している。
【０１７７】
コレクタパッド４２Ｃは、絶縁膜３８および層間絶縁膜３９を介在して半導体基板１０上に形成されている。コレクタパッド４２Ｃは、層間絶縁膜３９に形成された開口部（コンタクトホール）内に延在し、当該開口部を通じてｐ＋型コレクタ領域１４に接触している。図３０を参照して、コレクタパッド４２Ｃは、このｐ＋型コレクタ領域１４と接触している部分から、半導体基板１０の端面に向かって延びて形成されている。コレクタパッド４２Ｃの当該延びて形成された部分の先端同士は、半導体基板１０の端面と平行な方向に接続されている。
【０１７８】
コレクタパッド４２Ｃとコレクタパッド４２Ｔとは、抵抗体７２またはダイオード７３により導通されている。接続手段（実施の形態７における接続手段４２Ｗに相当、図２６参照）の一端とコレクタパッド４２Ｔとが接続され、接続手段の他端と第２主電極４２Ｐとが接続される。
【０１７９】
図３１を参照して、本実施の形態における高耐圧半導体装置においては、実施の形態８と同様に、ＩＧＢＴのコレクタとしてのｐ＋型コレクタ領域１４と、還流ダイオードのカソードとしてのｎ＋型カソード領域１３との双方が、半導体基板１０の第１主面１側に形成されている。つまり、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流が並行して流れる。
【０１８０】
ｎ＋型カソード領域１３とｐ＋型コレクタ領域１４との間にはトレンチ領域３６が形成されている。したがって、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流との間における抵抗が高くなるため、スナップバック現象の発生を抑制することができる。
【０１８１】
第２主電極４２Ｐは、ｎ＋型カソード領域１３またはｐ＋型コレクタ領域１４に対して（高）電位を与えることができる。このとき接続手段は、ｐ＋型コレクタ領域１４に対しては直接的に接続され、ｎ＋型カソード領域１３に対しては抵抗体７２またはダイオード７３を介在して接続される。したがって、還流ダイオードのオン動作時に流れる電流との間（ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流とが合流する地点）における抵抗が（実施の形態８に比べ）より高くなり、スナップバック現象の発生をより抑制することができる。
【０１８２】
［実施の形態９］
図３２〜図３５を参照して、本発明に基づいた実施の形態９について説明する。本実施の形態における高耐圧半導体装置においては、還流ダイオードと２つのＩＧＢＴ（ともにｎチャネル型）とが単一の半導体基板内に形成されている。説明の便宜上、図３３においては第３主電極４３Ｔの一部を破断して図示している。図３４を参照して、第３主電極４３Ｔは半導体基板１０の端面まで（図３４紙面右側に向かって）延在している。
【０１８３】
（ＩＧＢＴ）
図３４を参照して、第１のＩＧＢＴは、ｎ型の半導体基板１０と、比較的高濃度のｎ＋型バッファ領域１０Ｂと、ｐ型ベース領域（第１半導体領域）１１と、比較的高濃度のｐ＋型領域１１ａと、比較的高濃度のｎ＋型エミッタ領域（第２半導体領域）１２と、比較的高濃度のｐ＋型コレクタ領域（第４半導体領域）１４と、絶縁膜３１と、ゲート電極（制御電極）４０とから構成されている。
【０１８４】
ｎ型の半導体基板１０、ｎ＋型バッファ領域１０Ｂ、ｐ型ベース領域１１、ｐ＋型領域１１ａ、ｎ＋型エミッタ領域１２、絶縁膜３１およびゲート電極４０は、実施の形態２と略同様に構成される。
【０１８５】
ｐ＋型コレクタ領域１４は、半導体基板１０の第２主面２に選択的に形成されている。具体的には、半導体基板１０の第２主面２においては、ｐ＋型コレクタ領域１４が（図３２の紙面上下方向に）並列して形成されている。ｐ＋型コレクタ領域１４は、相互に所定の間隔を空けて半導体基板１０の第２主面２の全面にわたって形成されている。
【０１８６】
図３５を参照して、ｐ＋型コレクタ領域１４が形成されていない領域には、ｎ＋型バッファ領域１０Ｂが半導体基板１０の第２主面２側にまで延びて形成されている。
【０１８７】
第１のＩＧＢＴにおいては、実施の形態２と同様に、ｎ型の半導体基板１０およびｎ＋型エミッタ領域１２がソース／ドレイン領域となり、ゲート電極４０によりｐ型ベース領域１１のｎチャネルが制御される。つまり、半導体基板１０と、ｎ＋型エミッタ領域１２と、ゲート電極４０と、ｐ型ベース領域１１とにより、電界効果トランジスタの構造が形成されている。
【０１８８】
さらに、第１のＩＧＢＴにおいては、ｐ型ベース領域１１と、ｎ型の半導体基板１０と、ｎ＋型バッファ領域１０Ｂと、ｐ＋型コレクタ領域１４とからなるｐｎｐトランジスタ構造が形成されており、そのベース電流は上記の電界効果トランジスタにより制御される。これにより、本実施の形態における高耐圧半導体装置はＩＧＢＴとして機能することができる。
【０１８９】
第２のＩＧＢＴは、ｎ型の半導体基板１０と、比較的高濃度のｎ＋型バッファ領域１０Ａと、ｐ型ベース領域（第１半導体領域）１１と、比較的高濃度のｐ＋型領域１１ａと、ｎ＋型エミッタ領域（第２半導体領域）１２と、ｐ＋型コレクタ領域（第５半導体領域）１５Ｂと、絶縁膜３１と、ゲート電極（制御電極）４０とから構成されている。
【０１９０】
ｎ型の半導体基板１０、ｐ型ベース領域１１、ｐ＋型領域１１ａ、ｎ＋型エミッタ領域１２、絶縁膜３１およびゲート電極４０は、第１のＩＧＢＴと共通している。
【０１９１】
ｐ＋型コレクタ領域１５Ｂは、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｐ＋型コレクタ領域１５Ｂは、半導体基板１０を貫通しない深さで形成されている。
【０１９２】
図３６を参照して、ｐ＋型コレクタ領域１５Ｂの（図３６の紙面上下方向における）両端は、ｎ＋型バッファ領域１０Ａに挟まれている。ｐ＋型コレクタ領域１５Ｂは、後述するｎ＋型カソード領域１３とともに、半導体基板１０の第１主面１における端面に沿って交互に並んで配列されている。半導体基板１０の端面において、ｐ＋型コレクタ領域１５Ｂとｎ＋型カソード領域１３とによりｎ＋型バッファ領域１０Ａは挟まれている。ｐ＋型コレクタ領域１５Ｂとｎ＋型カソード領域１３とは、半導体基板１０の第１主面１における端面に沿って、半導体基板１０の全周にわたって形成されている。
【０１９３】
図３４を参照して、第２のＩＧＢＴにおいては、ｎ型の半導体基板１０およびｎ＋型エミッタ領域１２がソース／ドレイン領域となり、ゲート電極４０によりｐ型ベース領域１１のｎチャネルが制御される。つまり、半導体基板１０と、ｎ＋型エミッタ領域１２と、ゲート電極４０と、ｐ型ベース領域１１とにより、電界効果トランジスタの構造が形成されている。
【０１９４】
さらに、第２のＩＧＢＴにおいては、ｐ型ベース領域１１と、ｎ型の半導体基板１０と、ｎ＋型バッファ領域１０Ａと、ｐ＋型コレクタ領域１５Ｂとからなるｐｎｐトランジスタ構造が形成されており、そのベース電流は上記の電界効果トランジスタにより制御される。これにより、本実施の形態における高耐圧半導体装置はＩＧＢＴとして機能することができる。
【０１９５】
（還流ダイオード）
図３５を参照して、当該半導体装置の内部に形成された還流ダイオードは、ｎ＋型カソード領域（第３半導体領域）１３と、ｎ型の半導体基板１０と、ｐ型ベース領域１１とから構成されている。
【０１９６】
ｎ＋型カソード領域１３は、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｎ＋型カソード領域１３は、半導体基板１０を貫通しない深さで形成されている。ｎ型の半導体基板１０と、ｐ型ベース領域１１と、ｐ＋型領域１１ａとは、当該半導体装置の内部に形成された第１および第２のＩＧＢＴと還流ダイオードとにより共有されている。
【０１９７】
図３６を参照して、ｎ＋型カソード領域１３の（図３６の紙面上下方向における）両端は、ｎ＋型バッファ領域１０Ａに挟まれている。ｎ＋型カソード領域１３は、ｐ＋型コレクタ領域１５Ｂとともに半導体基板１０の第１主面１における端面に沿って、当該端面の全周にわたって（半導体基板１０を挟んで）交互に並んで配列されている。
【０１９８】
ｎ＋型カソード領域１３、ｎ＋型バッファ領域１０Ａおよびｎ型の半導体基板１０が、ダイオードとしてのｎ型の領域を構成しており、ｐ型ベース領域１１がダイオードとしてのｐ型の領域を構成している。これらのｎ型およびｐ型の領域の間にｐｎ接合構造が形成されている。これにより、当該還流ダイオードはダイオードとして機能することができる。
【０１９９】
ｎ＋型カソード領域１３とｐ＋型コレクタ領域１５Ｂとの間におけるｎ＋型バッファ領域１０Ａには、ｎ＋型カソード領域１３とｐ＋型コレクタ領域１５Ｂとを電気的に接続する抵抗体７２またはダイオード７３が埋設されている。なお、抵抗体７２またはダイオード７３は、ｎ＋型カソード領域１３とｐ＋型コレクタ領域１５Ｂとを電気的に接続するために、半導体基板１０の第１主面１上に形成されていてもよい。
【０２００】
本実施の形態における高耐圧半導体装置には、実施の形態２と同様な電界緩和手段２０が形成されている。
【０２０１】
（主電極）
半導体基板１０の第１主面１上には、実施の形態２と同様に、ゲート電極４０を被覆するように層間絶縁膜３１Ａが形成されている。この層間絶縁膜３１Ａの上から、半導体基板１０の第１主面１上に第１主電極４１が形成されている。ゲート電極４０と第１主電極４１とは、層間絶縁膜３１Ａにより絶縁されている。
【０２０２】
第１主電極４１は、ｐ＋型領域１１ａおよびｎ＋型エミッタ領域１２の双方に接触して形成されている。第１主電極４１は、電界緩和手段２０を構成する層間絶縁膜３９の一部（層間絶縁膜３９の図中左端部）を被覆するように形成されている。
【０２０３】
図３２を参照して、エミッタワイヤ４１Ｗの一端に第１主電極４１が接続され、エミッタワイヤ４１Ｗの他端にエミッタパッド４１Ｐが接続されている。図３４を参照して、第１主電極４１は、エミッタパッド４１Ｐおよびエミッタワイヤ４１Ｗを通じて、ｐ＋型領域１１ａ、ｐ型ベース領域１１、およびｎ＋型エミッタ領域１２に対して（基準）電位を与える電極である。
【０２０４】
第２主電極４２Ｐは、半導体基板１０の第２主面２に形成されたｐ＋型コレクタ領域１４に接触して形成されている。第２主電極４２Ｐは、コレクタパッドとして機能している。第２主電極４２Ｐは、ｐ＋型コレクタ領域１４に対して（高）電位を与える電極である。
【０２０５】
第３主電極４３Ｔは、層間絶縁膜３９に形成された開口部（コンタクトホール）内に延在して形成されており、ｐ＋型コレクタ領域１５Ｂの表面側にのみ接触している。第３主電極４３Ｔは、ｐ＋型コレクタ領域１５Ｂにまず電気的に接続され、抵抗体７２またはダイオード７３を介在してｎ＋型カソード領域１３と電気的に接続される。
【０２０６】
第３主電極４３は、ｎ＋型カソード領域１３およびｐ＋型コレクタ領域１５Ｂに対して（高）電位を与える電極である。第２主電極４２Ｐおよび第３主電極４３Ｔは、導電性ワイヤなどの接続手段４２Ｗにより電気的に接続されている。
【０２０７】
本実施の形態における高耐圧半導体装置がＩＧＢＴとして機能する際には、第１主電極４１がエミッタ電極に相当し、第２主電極４２Ｐまたは第３主電極４３Ｔがコレクタ電極に相当し、ゲート電極４０がゲート電極に相当する。
【０２０８】
本実施の形態における高耐圧半導体装置が（還流）ダイオードとして機能する際には、第１主電極４１がアノード電極に相当し、第３主電極４３Ｔがカソード電極に相当する。
【０２０９】
（作用・効果）
図３４を参照して、ＩＧＢＴのオン動作時においては、矢印ＡＲ１方向または矢印ＡＲ２方向に電流が流れる。ＩＧＢＴオフ動作時においては、矢印ＡＲ１方向および矢印ＡＲ２方向には電流が流れなくなる。
【０２１０】
図３５を参照して、還流ダイオードのオン動作時においては、矢印ＡＲ３方向に電流が流れる。当該電流は、第２のＩＧＢＴのオン動作時に矢印ＡＲ２方向に流れていた電流と並行かつ逆方向に流れる。
【０２１１】
したがって、第１主電極４１と第２主電極４２Ｐとの間、および第１主電極４１と第３主電極４３Ｔとの間には、ＩＧＢＴとダイオードとが逆並列に接続された回路と等価となる。すなわち、本実施の形態における高耐圧半導体装置は、ＩＧＢＴと還流ダイオードとが逆並列接続された回路としての機能を有する。
【０２１２】
第３主電極４３Ｔは、ｎ＋型カソード領域１３またはｐ＋型コレクタ領域１５Ｂに対して（高）電位を与えることができる。このとき接続手段４２Ｗは、ｐ＋型コレクタ領域１５Ｂに対しては直接的に接続され、抵抗体７２またはダイオード７３を介在してｎ＋型カソード領域１３に接続される。したがって、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流との間における抵抗が高くなるため、スナップバック現象の発生を抑制することができる。
【０２１３】
本実施の形態における高耐圧半導体装置は、半導体基板１０の第１主面１と第２主面２との間に第１のＩＧＢＴが形成されており、第１主面１に沿って第２のＩＧＢＴが形成されている。したがって、ＩＧＢＴのコレクタ側の面積を広く形成することが可能となり、高耐圧半導体装置としての性能の向上や、小型軽量化を図ることが可能となる。
【０２１４】
［実施の形態１０］
図３６〜図４０を参照して、本発明に基づいた実施の形態１０について説明する。本実施の形態における高耐圧半導体装置と、実施の形態９における高耐圧半導体装置とは、ｐ＋型コレクタ領域１５Ｂとｎ＋型カソード領域１３との間とはトレンチ領域８０を挟んで交互に並んで配列されている点、第３主電極４３Ｔがｐ＋型コレクタ領域１５Ｂとｎ＋型カソード領域１３との双方の表面に接触して形成されている点、そして、抵抗体７２およびダイオード７３を備えていない点において相違し、その他については略同様である。
【０２１５】
図３６および図３９を参照して、ｐ＋型コレクタ領域１５Ｂおよびｎ＋型カソード領域１３は、実施の形態９と同様に、半導体基板１０の端面に隣接して、第１主面１から第２主面２に向かって形成されている。ｐ＋型コレクタ領域１５Ｂおよびｎ＋型カソード領域１３は、半導体基板１０を貫通しない深さで形成されている。
【０２１６】
ｐ＋型コレクタ領域１５Ｂおよびｎ＋型カソード領域１３の（図３６の紙面上下方向における）それぞれの両端は、トレンチ領域８０に挟まれている。トレンチ領域８０は、絶縁膜８２と、当該絶縁膜８２に内包される薄板状の導電層８１とを含んでいる。ｐ＋型コレクタ領域１５Ｂは、ｎ＋型カソード領域１３とともに、半導体基板１０の第１主面１における端面に沿って交互に並んで配列されている。ｐ＋型コレクタ領域１５Ｂとｎ＋型カソード領域１３とは、半導体基板１０の第１主面１における端面に沿って、半導体基板１０の全周にわたって（トレンチ領域８０を挟んで）形成されている。
【０２１７】
第３主電極４３Ｔは、半導体基板１０の第１主面１の端面側に形成されたｎ＋型カソード領域１３およびｐ＋型コレクタ領域１５Ｂの双方に接触して形成されている。接続手段４２Ｗの一端と第３主電極４３Ｔとが接続され、接続手段４２Ｗの他端と第２主電極４２Ｐとが接続される。こうして、第２主電極４２Ｐは、ｎ＋型カソード領域１３またはｐ＋型コレクタ領域１５Ｂに対して（高）電位を与えることができる。
【０２１８】
（作用・効果）
図３８および図３９を参照して、実施の形態９と同様に、ＩＧＢＴのオン動作時においては、矢印ＡＲ１方向または矢印ＡＲ２方向に電流が流れる。ＩＧＢＴオフ動作時においては、矢印ＡＲ１方向および矢印ＡＲ２方向には電流が流れなくなる。図４０を参照して、還流ダイオードのオン動作時においては、矢印ＡＲ３方向に電流が流れる。当該電流は、第２のＩＧＢＴのオン動作時に矢印ＡＲ２方向に流れていた電流と並行かつ逆方向に流れる。
【０２１９】
したがって、実施の形態９と同様に、第１主電極４１と第２主電極４２Ｐとの間、および第１主電極４１と第３主電極４３Ｔとの間には、ＩＧＢＴとダイオードとが逆並列に接続された回路と等価となる。すなわち、本実施の形態における高耐圧半導体装置は、ＩＧＢＴと還流ダイオードとが逆並列接続された回路としての機能を有する。
【０２２０】
ｎ＋型カソード領域１３とｐ＋型コレクタ領域１５Ｂとの間にはトレンチ領域８０が形成されている。したがって、ＩＧＢＴのオン動作時に流れる電流と、還流ダイオードのオン動作時に流れる電流との間における抵抗が高くなるため、スナップバック現象の発生を抑制することができる。
【０２２１】
以上、本発明の発明を実施するための形態について説明したが、今回開示された形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２２２】
１  第１主面、２  第２主面、１０  半導体基板、１０Ａ，１０Ｂ  ｎ＋型バッファ領域、１１，１１Ａ，１１Ｂ  ｐ型ベース領域、１１ａ，７３Ｄａ  ｐ＋型領域、１１ＡＰ，１１ＢＰ  ピーク濃度領域、１２  ｎ＋型エミッタ領域、１３  ｎ＋型カソード領域、１４，１５，１５Ｂ  ｐ＋型コレクタ領域、１１ＡＤ，１１ＢＤ，１３Ｄ，１５Ｄ，４０Ｄ，５０Ｄ，６０Ｄ  深さ、２０  電界緩和手段、３１，３７，３８，５２，６２，６５，８２  絶縁膜、３１Ａ，３９  層間絶縁膜、３６，８０  トレンチ領域、３６Ａ  側壁部、３６Ｂ  背面部、４０  ゲート電極、４０Ｐ，４０ＧＰ  ゲートパッド、４０Ｔ  ゲート配線、４０Ｗ  ゲートワイヤ、４１  第１主電極、４１Ｐ  エミッタパッド、４１Ｗ  エミッタワイヤ、４２Ｐ  第２主電極、４２Ｃ，４２Ｔ  コレクタパッド、４２Ｗ  接続手段、４３，４３Ｔ  第３主電極、４８，４９，７２Ｍ，７３Ｍ  導電膜、５０  第１トレンチ領域、５１，６１，６４，８１  導電層、６０  第２トレンチ領域、６３  第３トレンチ領域、７１  導電性ワイヤ、７２  抵抗体、７２Ｄａ，７２Ｄｃ，７３Ｄｃ  ｎ＋型領域、７２Ｄｂ，７３Ｄｂ  ｎ−型領域、７３  ダイオード、ＡＲ１〜ＡＲ３  矢印、ＬＴ１，ＬＴ２  ライフタイム、Ｒ１，Ｒ２  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005619079.tif 000011
【図１１】
0005619079.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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