(57)【特許請求の範囲】
【請求項１】
主表面（３ａ）を有する半導体基板（３）を用意する工程と、
前記主表面（３ａ）上に絶縁膜（６）を形成する絶縁膜形成工程と、
前記絶縁膜（６）をマスクとして前記半導体基板（３）に所定方向に延設された複数のトレンチ（８）を形成するトレンチ形成工程と、
前記主表面（３ａ）のうち前記トレンチ（８）の間に位置する部分上に形成されている前記絶縁膜（６）を第１絶縁膜（６ａ）とし、前記主表面（３ａ）のうち前記トレンチ（８）の間に位置する部分以外上に形成されている前記絶縁膜（６）を第２絶縁膜（６ｂ）としたとき、前記第１絶縁膜（６ａ）を除去すると共に、前記第２絶縁膜（６ｂ）の一部を残しつつ前記第２絶縁膜（６ｂ）における前記トレンチ（８）の開口部を囲む部分を除去する絶縁膜除去工程と、
前記絶縁膜除去工程の後に、前記主表面（３ａ）側からエピタキシャル膜（９）を成長させて前記トレンチ（８）内に当該エピタキシャル膜（９）を埋め込む工程と、
前記主表面（３ａ）上に残存している前記第２絶縁膜（６ｂ）を研磨ストッパとして用いつつ、前記主表面（３ａ）側から前記エピタキシャル膜（９）を研磨する平坦化工程と、を行い、
前記絶縁膜形成工程では、前記絶縁膜（６）として酸化膜を形成し、
前記絶縁膜除去工程では、還元雰囲気でアニールを行うことを特徴とする半導体装置の製造方法。
【請求項２】
主表面（３ａ）を有する半導体基板（３）を用意する工程と、
前記主表面（３ａ）上に絶縁膜（６）を形成する絶縁膜形成工程と、
前記絶縁膜（６）をマスクとして前記半導体基板（３）に所定方向に延設された複数のトレンチ（８）を形成するトレンチ形成工程と、
前記主表面（３ａ）のうち前記トレンチ（８）の間に位置する部分上に形成されている前記絶縁膜（６）を第１絶縁膜（６ａ）とし、前記主表面（３ａ）のうち前記トレンチ（８）の間に位置する部分以外上に形成されている前記絶縁膜（６）を第２絶縁膜（６ｂ）としたとき、前記第１絶縁膜（６ａ）を除去すると共に、前記第２絶縁膜（６ｂ）の一部を残しつつ前記第２絶縁膜（６ｂ）における前記トレンチ（８）の開口部を囲む部分を除去する絶縁膜除去工程と、
前記絶縁膜除去工程の後に、前記主表面（３ａ）側からエピタキシャル膜（９）を成長させて前記トレンチ（８）内に当該エピタキシャル膜（９）を埋め込む工程と、
前記主表面（３ａ）上に残存している前記第２絶縁膜（６ｂ）を研磨ストッパとして用いつつ、前記主表面（３ａ）側から前記エピタキシャル膜（９）を研磨する平坦化工程と、を行い、
前記トレンチ形成工程前に前記絶縁膜（６）上にレジスト（１１）を形成する工程を行い、
前記トレンチ形成工程では、前記絶縁膜（６）と共に前記レジスト（１１）をマスクとして前記トレンチ（８）を形成し、
前記絶縁膜除去工程では、前記レジスト（１１）をマスクとして等方性エッチングを行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板（３）を用意する工程では、スクライブライン（４）に沿って区画される複数のチップ形成領域（５）を有する半導体ウェハを用意し、
前記絶縁膜除去工程では、前記第２絶縁膜（６ｂ）を少なくとも前記スクライブライン（４）上に残存させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記平坦化工程では、前記第２絶縁膜（６ｂ）を研磨ストッパとして用いつつ、研磨液を用いて前記エピタキシャル膜（９）を研磨する第１平坦化工程と、前記第１平坦化工程の際に用いた前記研磨液より選択比の小さい研磨液を用いて前記第２絶縁膜（６ｂ）および前記主表面（３ａ）上に残存している前記エピタキシャル膜（９）を同時に研磨し、さらに前記半導体基板（３）の表層部を削り込む第２平坦化工程と、を行うことを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記半導体基板（３）を用意する工程では、第１導電型のものを用意し、
前記エピタキシャル膜を埋め込む工程では、第２導電型の前記エピタキシャル膜（９）を成長させることにより、前記トレンチ（８）に埋め込まれた前記エピタキシャル膜（９）と、前記トレンチ（８）の間に位置する前記半導体基板（３）とによってスーパージャンクション構造を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜形成工程では、熱酸化膜を形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の主表面上に形成した絶縁膜を研磨ストッパとして用いる半導体装置の製造方法に関するものであり、特にスーパージャンクション構造を有する半導体装置の製造方法に適用されると好適である。
【背景技術】
【０００２】
従来より、オン抵抗を抑えつつ高耐圧を得ることができる半導体装置として、ｎ＋型基板上にｐ型領域とｎ型領域とがｎ＋型基板の面方向に交互に形成されたスーパージャンクション構造を有する半導体装置が知られている。そして、このようなスーパージャンクション構造を有する半導体装置において、例えば、特許文献１には、耐圧のばらつきを抑制するための製造方法が提案されている。
【０００３】
具体的には、まず、ｎ＋型基板上にｎ−型の半導体層がエピタキシャル成長された半導体基板（半導体ウェハ）を用意する。この半導体基板は、スクライブラインに沿って区画される複数のチップ形成領域を有するものである。そして、半導体基板の主表面上に絶縁膜である第１酸化膜を形成する。続いて、第１酸化膜が半導体基板におけるスクライブライン上に残るようにパターニングする。次に、第１酸化膜を覆うように、半導体基板の主表面上に絶縁膜である第２酸化膜を形成する。このとき、半導体基板の主表面のうち第１酸化膜が残存している領域では、他の領域より酸化膜の膜厚が厚くなる。
【０００４】
次に、第２酸化膜を適宜パターニングし、第２酸化膜をマスクとして、半導体基板に一方向に延設され、ストライプ状となる複数のトレンチを形成する。続いて、フッ酸等を用いたウェットエッチングにて、第１酸化膜が残るように第２酸化膜を除去する。つまり、この工程後には、半導体基板の主表面上のうちスクライブライン上にのみ酸化膜（第１酸化膜）が残存している。半導体基板の主表面のうちトレンチの開口部近傍に酸化膜が残存していると、後述のエピタキシャル膜を成長させる際に、トレンチ内にエピタキシャル膜を埋め込むことが困難になると共に、当該エピタキシャル膜に欠陥が導入されやすいためである。
【０００５】
その後、半導体基板の主表面側からｐ型のエピタキシャル膜をエピタキシャル成長させ、エピタキシャル膜をトレンチ内に埋め込む。これにより、トレンチ内に埋め込まれたエピタキシャル膜と、各トレンチの間に位置する半導体基板とによってｐ型領域とｎ型領域とが半導体基板の面方向に交互に形成されてスーパージャンクション構造が構成される。なお、ｐ型のエピタキシャル膜は、各トレンチ内に完全に埋め込まれるように、いわゆるオーバーエピタキシャル成長され、この工程の後には半導体基板の主表面上にエピタキシャル膜が堆積している。
【０００６】
次に、半導体基板の主表面側からＣＭＰ（Chemical Mechanical Polishing）等でエピタキシャル膜を研磨（平坦化）する平坦化工程を行う。このとき、第１酸化膜を研磨ストッパとして用いる。これにより、研磨面が半導体基板の主表面に対して傾くことを抑制することができ、研磨面からトレンチ底面までの深さ（ｐ型エピタキシャル膜の膜厚）がばらつくことを抑制することができる。したがって、半導体基板をチップ単位に分割した際、各チップで耐圧がばらつくことを抑制することができる。
【０００７】
続いて、フッ酸等によって第２酸化膜を除去すると共に主表面上のｐ型のエピタキシャル膜を除去し、半導体基板の最表面を削りこむ。次に、再度、半導体基板上にｐ型のエピタキシャル膜を成長させた後、各チップ形成領域に通常の半導体製造プロセスを行う。そして、スクライブラインに沿ってチップ単位に分割することにより、スーパージャンクション構造を有する半導体装置が製造される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１１８５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記製造方法では、トレンチを形成するためのマスクとなる絶縁膜（第２酸化膜）と、平坦化工程において研磨ストッパとして用いる絶縁膜（第１酸化膜）とを別工程で形成しなくてはならないという問題がある。
【００１０】
本発明は上記点に鑑みて、研磨ストッパとしてのみ用いる絶縁膜を形成する工程を無くすことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、主表面（３ａ）を有する半導体基板（３）を用意する工程と、主表面（３ａ）上に絶縁膜（６）を形成する絶縁膜形成工程と、絶縁膜（６）をマスクとして半導体基板（３）に所定方向に延設された複数のトレンチ（８）を形成するトレンチ形成工程と、主表面（３ａ）のうちトレンチ（８）の間に位置する部分上に形成されている絶縁膜（６）を第１絶縁膜（６ａ）とし、主表面（３ａ）のうちトレンチ（８）の間に位置する部分以外上に形成されている絶縁膜（６）を第２絶縁膜（６ｂ）としたとき、第１絶縁膜（６ａ）を除去すると共に、第２絶縁膜（６ｂ）の一部を残しつつ第２絶縁膜（６ｂ）におけるトレンチ（８）の開口部を囲む部分を除去する絶縁膜除去工程と、主表面（３ａ）側からエピタキシャル膜（９）を成長させてトレンチ（８）内に当該エピタキシャル膜（９）を埋め込む工程と、主表面（３ａ）上に残存している第２絶縁膜（６ｂ）を研磨ストッパとして用いつつ、主表面（３ａ）側からエピタキシャル膜（９）を研磨する平坦化工程と、を行うことを特徴としている。
また、本発明者らは、絶縁膜除去工程として、トレンチ（８）の壁面に形成される自然酸化膜を除去するために行われる還元雰囲気でのアニールに着目し、鋭意検討を行った。そして、トレンチ（８）が形成されていると共に主表面（３ａ）に絶縁膜として酸化膜が形成されている半導体基板（３）に還元雰囲気でアニールを行うと、酸化膜は、膜厚方向よりも主表面（３ａ）の面方向と平行な方向に大きく除去されることを確認した。明確なメカニズムは未だ解明されていないが、主表面（３ａ）と酸化膜との界面の端部、つまり、トレンチ（８）の開口部と酸化膜との界面にてエッチング反応が発生していると考察される。
このため、請求項１に記載の発明では、さらに、絶縁膜形成工程では、絶縁膜（６）として酸化膜を形成し、絶縁膜除去工程では還元雰囲気でアニールを行うことを特徴としている。
【００１２】
これによれば、トレンチ（８）を形成するための絶縁膜（６）を平坦化工程を行う際の研磨ストッパとしても用いているため、研磨ストッパとしてのみ用いる絶縁膜を形成する工程を無くすことができる。また、トレンチ（８）に形成される自然絶縁膜を除去しつつ、トレンチ（８）の開口部近傍の絶縁膜（６）を除去することができる。
【００１６】
また、請求項２に記載の発明では、トレンチ形成工程前に絶縁膜（６）上にレジスト（１１）を形成する工程を行い、トレンチ形成工程では、絶縁膜（６）と共にレジスト（１１）をマスクとしてトレンチ（８）を形成し、絶縁膜除去工程では、レジスト（１１）をマスクとして等方性エッチングを行うことを特徴としている。
【００１７】
そして、請求項３に記載の発明のように、半導体基板（３）を用意する工程では、スクライブライン（４）に沿って区画される複数のチップ形成領域（５）を有する半導体ウェハを用意し、絶縁膜除去工程では、第２絶縁膜（６ｂ）を少なくともスクライブライン（４）上に残存させることができる。
【００１８】
また、請求項４に記載の発明のように、平坦化工程では、第２絶縁膜（６ｂ）を研磨ストッパとして用いつつ、研磨液を用いてエピタキシャル膜（９）を研磨する第１平坦化工程と、第１平坦化工程の際に用いた研磨液より選択比の小さい研磨液を用いて第２絶縁膜（６ｂ）および主表面（３ａ）上に残存しているエピタキシャル膜（９）を同時に研磨し、さらに半導体基板（３）の表層部を削り込む第２平坦化工程と、を行うことができる。
【００１９】
これによれば、第２絶縁膜（６ｂ）のみを除去する工程を無くすことができ、製造工程を削減することができる。
【００２０】
そして、請求項５に記載の発明のように、半導体基板（３）を用意する工程では、第１導電型のものを用意し、エピタキシャル膜を埋め込む工程では、第２導電型のエピタキシャル膜（９）を成長させることにより、トレンチ（８）に埋め込まれたエピタキシャル膜（９）と、トレンチ（８）の間に位置する半導体基板（３）によってスーパージャンクション構造を構成することができる。このように、本発明は、スーパージャンクション構造を有する半導体装置の製造方法に適用されることができる。
【００２１】
また、請求項６に記載の発明のように、絶縁膜形成工程では、熱酸化膜を形成することができる。
【００２２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態における半導体装置の製造工程を示す図である。
【図２】図１に続く半導体装置の製造工程を示す図である。
【図３】半導体基板の平面図である。
【図４】図３中の領域Ａの拡大図である。
【図５】水素アニール温度と酸化膜の変化量との関係を示す図である。
【図６】水素アニール時間と酸化膜の変化量との関係を示す図である。
【図７】水素アニールおよびエピタキシャル成長をする際の状態図である。
【図８】本発明の第１実施形態における製造方法により製造された半導体基板の削り込み量のばらつきを示す図である。
【図９】絶縁膜を研磨ストッパとして用いない方法により製造された半導体基板の削り込み量のばらつきを示す図である。
【図１０】図８および図９に示す削り込み量の評価対象とした領域を示す図である。
【図１１】半導体基板の削り込み量を説明するための図である。
【図１２】本発明の第２実施形態における半導体装置の製造工程を示す一部拡大平面図である。
【図１３】本発明の第３実施形態における半導体装置の製造工程を示す図である。
【図１４】本発明の第４実施形態における半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００２４】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態では、ｎ＋型基板上にｎ型領域とｐ型領域とがｎ＋型基板の面方向に交互に形成されたスーパージャンクション構造を有する半導体装置の製造方法に本発明を適用した例を説明する。図１および図２は、本実施形態における半導体装置の製造工程を示す図であり、紙面左側の図が断面図、紙面右側の図が平面図である。なお、図１および図２において、紙面右側の図は断面図ではないが、理解をし易くするために酸化膜にハッチングを施してある。
【００２５】
まず、図１（ａ）に示されるように、ｎ＋型基板１上にｎ−型の半導体層２がエピタキシャル成長された半導体基板（半導体ウェハ）３を用意する。半導体基板（半導体ウェハ）３は、図３に示されるように、スクライブライン４に沿って区画される複数のチップ形成領域５を有しており、図１では１チップ分の領域のみを図示している。
【００２６】
そして、この半導体基板３の主表面３ａ上に本発明の絶縁膜に相当する酸化膜６を形成する。この酸化膜６は、例えば、ウェット酸化やドライ酸化等の熱酸化、ＣＶＤ（Chemical Vapor Deposition）法、ＣＶＤ法を行った後に熱処理してデンシファイ（緻密化）すること等で形成することができ、本実施形態では膜厚が２００ｎｍとされている。また、半導体基板３のうち主表面３ａと反対側の裏面３ｂにも酸化膜７を形成する。この酸化膜７は、外方拡散を抑制するためのものである。
【００２７】
なお、半導体基板３の主表面３ａとは、半導体層２のうちｎ＋型基板１側と反対側の一面のことであり、半導体基板３の裏面３ｂとは、ｎ＋型基板１のうち半導体層２側と反対側の一面のことである。また、酸化膜６の膜厚は、半導体基板３の主表面３ａ上において一定でなくてもよい。具体的には、後述する図１（ｂ）の工程において、半導体基板３の主表面３ａのうち各トレンチ８の間に位置する部分上に形成される酸化膜６の膜厚が、半導体基板３の主表面３ａのうちその他の部分上に形成される酸化膜６の膜厚より薄くなるようにしてもよい。
【００２８】
次に、図１（ｂ）に示されるように、トレンチ形成予定領域が開口するように酸化膜６をパターニングする。そして、この酸化膜６をマスクにして半導体層２にＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行い、所定方向に延設され、ストライプ状となる複数のトレンチ８を形成する。
【００２９】
特に限定されるものではないが、本実施形態では、半導体基板３の主表面３ａにおける各トレンチ８の間隔が４μｍとされている。また、図４は、図３中の領域Ａの拡大図であり、後述する図１（ｃ）の工程後の平面図であるが、図４に示されるように、トレンチ８は、スクライブライン４の中心に沿って延びるスクライブセンタ４ａとの間隔ａ、ｂが数十〜数百μｍ程度内側に形成されている。そして、各トレンチ８は、本実施形態では、底面が半導体層２内に位置するように形成されている。言い換えると、各トレンチ８は、ｎ＋型基板１に達しないように形成されている。
【００３０】
以下では、半導体基板３の主表面３ａのうち各トレンチ８の間に位置する部分上に形成されている酸化膜６を第１酸化膜６ａとし、半導体基板３の主表面３ａのうちトレンチ８の間に位置する部分以外上に形成されている酸化膜６を第２酸化膜６ｂとして説明する。なお、本実施形態では、第１酸化膜６ａが本発明の第１絶縁膜に相当し、第２酸化膜６ｂが本発明の第２絶縁膜に相当している。
【００３１】
続いて、図１（ｃ）に示されるように、トレンチ８の開口部近傍に配置されている酸化膜６を除去する。すなわち、第１酸化膜６ａを除去する。また、第２酸化膜６ｂのうち外縁部に位置する部分を残存させつつ、トレンチ８の開口部を囲む部分を除去する。言い換えると、第２酸化膜６ｂをトレンチ８の開口部から後退させる。
【００３２】
なお、ここでの外縁部とは、各チップ形成領域５内の外縁部のことであり、各チップ形成領域５においてトレンチ８が形成される領域を囲む領域のことである。また、図４に示されるように、チップ形成領域５の外縁部と共にスクライブライン４上にも第２酸化膜６ｂは残存している。
【００３３】
本実施形態では、図１（ｃ）の工程を還元雰囲気でアニールすることにより行っており、具体的には水素アニールによって行っている。図５は水素アニール温度と酸化膜の変化量との関係を示す図、図６は水素アニール時間と酸化膜の変化量との関係を示す図である。なお、図５および図６において、酸化膜の変化量とは、半導体基板３の主表面３ａと平行な方向に除去された酸化膜の長さのことである。また、図５および図６では、酸化膜の膜厚が２００ｎｍであり、水素アニールをする際の圧力が８０ｔｏｒｒのときの関係を示している。そして、図５では水素アニール時間を１０分間とし、図６では水素アニール温度を１１７０℃としている。
【００３４】
図５に示されるように、水素アニール温度を高くするにつれて酸化膜の変化量が大きくなることが確認される。また、図６に示されるように、水素アニール時間を長くするにつれて酸化膜の変化量が大きくなることが確認される。
【００３５】
本実施形態では、上記のように、半導体基板３の主表面３ａにおける各トレンチ８の間隔が４μｍとされている。このため、例えば、水素アニール時間を１０分間とする場合には、水素アニール温度を１１００℃とすることにより、また、水素アニール温度を１１７０℃とする場合には、水素アニール時間を２分間とすることにより、第１酸化膜６ａを完全に除去することができると共に、第２酸化膜６ｂのうちトレンチ８の開口部を囲む部分を除去することができる。このように、水素アニール温度および時間を適宜調整することにより、外縁部に酸化膜６を残存させつつ、トレンチ８の開口部近傍の酸化膜６を除去することができる。
【００３６】
図７は、水素アニールおよび後述のエピタキシャル成長をする際の状態図である。図７に示されるように、水素アニールを行う際は、水素ガスのみを導入しつつ、トレンチ８の壁面に欠陥が導入されることを抑制するために、８０ｔｏｒｒ以下の圧力で行われることが好ましい。
【００３７】
その後、図１（ｄ）に示されるように、半導体基板３の主表面３ａ側からｐ型のエピタキシャル膜９を成長させてトレンチ８内に当該エピタキシャル膜９を埋め込む。なお、エピタキシャル膜９を成長させる際には、従来と同様に各トレンチ８内が完全に埋め込まれるようにオーバーエピタキシャル成長をさせ、半導体基板３の主表面３ａ上に１〜１０μｍ程度のエピタキシャル膜９を形成する。
【００３８】
例えば、エピタキシャル膜９を成長させるために半導体基板３に供給するガスとして、本出願人らが先に出願した特願２００４−３５２０１０のように、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いることができる。具体的には、シリコンソースガスとして、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）のいずれかを用いることができる。特に、シリコンソースガスとして、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）のいずれかを用いるとよい。また、ハロゲン化物ガスとして、塩化水素（ＨＣｌ）、塩素（Ｃｌ２）、フッ素（Ｆ２）、三フッ化塩素（ＣｌＦ３）、フッ化水素（ＨＦ）、臭化水素（ＨＢｒ）のいずれかを用いることができる。
【００３９】
そして、エピタキシャル膜９の成長は反応律速の条件下で行うことが好ましい。特に、シリコンソースガスとしてモノシランまたはジシランを用いた場合には、成膜温度の上限を９５０℃とするのがよい。また、シリコンソースガスとしてジクロロシランを用いた場合には、成膜温度の上限を１１００℃とするのがよい。さらに、シリコンソースガスとしてトリクロロシランを用いた場合には、成膜温度の上限を１１５０℃とするのがよい。また、シリコンソースガスとして四塩化シリコンを用いた場合には、成膜温度の上限を１２００℃とするのがよい。
【００４０】
そして、成膜真空度が常圧から１００Ｐａの範囲とした場合は、成膜温度の下限を８００℃とし、また、成膜真空度が１００Ｐａから１×１０−５Ｐａの範囲とした場合には、成膜温度の下限を６００℃とするのがよい。
【００４１】
このような条件でエピタキシャル膜９を成長させることにより、埋め込み性よくエピタキシャル成長させることができる。また、半導体基板３に供給するガスとして、ハロゲン化物ガスとの混合ガスを用いることにより、酸化膜６上にエピタキシャル膜９が成長することを抑制することができる。つまり、いわゆる選択エピタキシャル成長をさせることができ、酸化膜６上に欠陥が導入されつつエピタキシャル膜９が成長することを抑制することができる。
【００４２】
続いて、図２（ａ）に示されるように、半導体基板３の主表面３ａ側からＣＭＰ等の平坦化工程を行う。例えば、半導体基板３と酸化膜６との間に研磨レート差（選択性）があるＰ１０００等の選択比（半導体基板研磨レート／酸化膜研磨レート）が５０〜２００程度の研磨液（スラリ）を用いて平坦化工程を行うことができる。
【００４３】
このとき、半導体基板３の主表面３ａには、第２酸化膜６ｂが残存しているため、当該第２酸化膜６ｂに達するまで平坦化工程を行う。すなわち、第２酸化膜６ｂを研磨ストッパとして用いつつ平坦化工程を行う。
【００４４】
これにより、研磨面が半導体基板３の主表面３ａに対して傾くことを抑制することができ、研磨面からトレンチ８底面までの深さ（エピタキシャル膜９の膜厚）がチップ形成領域５毎にばらつくことを抑制することができる。
【００４５】
なお、酸化膜６は、平坦化工程を行う際の条件を加圧チャンバー圧力３００〜６００ｈＰａ、研磨時間１５０〜４００秒とした場合には、膜厚が５０ｎｍ以上あれば研磨ストッパとしての機能を果すことを本発明者らは確認しており、本実施形態では図１（ａ）の工程において、２００ｎｍの酸化膜６を形成している。また、図１（ｃ）の工程にて水素アニールを行った際には、酸化膜６は膜厚方向にも除去されるが、半導体基板３の主表面３ａと平行な方向と比較して変化（除去）量はかなり小さい。例えば、酸化膜６を半導体基板３の主表面３ａと平行な方向に２０μｍ除去するように水素アニールの条件を調整した場合、膜厚方向には約０．０２５μｍのみ除去されることを確認している。このため、２００ｎｍの酸化膜６を形成しておけば平坦化工程の研磨ストッパとして十分に耐え得る厚さを残すことができる。
【００４６】
次に、図２（ｂ）に示されるように、フッ酸洗浄等により、主表面３ａに残存していた第２酸化膜６ｂを除去する。
【００４７】
その後、図２（ｃ）に示されるように、半導体基板３の主表面３ａ側から再び平坦化工程を行い、半導体基板３の主表面３ａ上に残存しているエピタキシャル膜９を除去すると共に、半導体基板３の表層部（最表面層）を１〜２μｍ程度削りこむ。トレンチ８のうち開口部付近に埋め込まれたエピタキシャル膜９には欠陥が導入されやすいためである。これにより、トレンチ８内に埋め込まれたエピタキシャル膜９によって構成されるｐ型領域と、半導体層２のうちトレンチ８の間に位置する部分で構成されるｎ型領域とによってスーパージャンクション構造を有する半導体基板３が構成される。
【００４８】
なお、上記のように、図２（ａ）の工程が終了した後の研磨面は半導体基板３の主表面３ａに対して傾くことが抑制されているため、図２（ｃ）の工程が終了した後の研磨面も同様に半導体基板３の主表面３ａに対して傾くことが抑制される。
【００４９】
続いて、図２（ｄ）に示されるように、半導体基板３の主表面３ａ上にｐ型のエピタキシャル膜１０を成膜する。その後の工程については、特に図示しないが、通常の半導体製造プロセス等を行った後、スクライブライン４に沿って半導体基板３をチップ単位に分割することにより、スーパージャンクション構造を有するトレンチゲート型ＭＯＳＦＥＴやプレーナゲート型ＭＯＳＦＥＴ等の半導体装置が製造される。
【００５０】
なお、本実施形態では、ｎ＋型、ｎ−型が本発明の第１導電型に相当し、ｐ型が本発明の第２導電型に相当している。
【００５１】
以上説明したように、本実施形態では、酸化膜６（第２酸化膜６ｂ）を研磨ストッパとして用いているため、図２（ａ）の工程が終了した後の研磨面が半導体基板３の主表面３ａに対して傾くことを抑制することができ、研磨面からトレンチ８底面までの深さ（エピタキシャル膜９の膜厚）がチップ形成領域５毎にばらつくことを抑制することができる。
【００５２】
そして、図２（ａ）の工程が終了した後の研磨面が半導体基板３の主表面３ａに対して傾くことが抑制されるため、図２（ｃ）の半導体基板３の表層部を削り込む工程を行った後の研磨面も半導体基板３の主表面３ａに対して傾くことが抑制される。
【００５３】
図８は、本実施形態の製造方法により製造された半導体基板３の削り込み量のばらつきを示す図、図９は絶縁膜を研磨ストッパとして用いない方法により製造された半導体基板３の削り込み量のばらつきを示す図である。
【００５４】
なお、ここでの削り込み量のばらつきとは、平均±３σのことである。また、図８および図９は、図１０に示す５点の領域Ｃ、Ｔ、Ｂ、Ｌ、Ｒの削り込み量を評価対象としたものであり、図１０中のＣ領域（中心領域）の削り込み量が１．８μｍとなるように図２（ｃ）の工程を行ったものである。そして、図８は、４１枚の半導体基板３を評価した結果であり、図９は３３枚の半導体基板を評価した結果である。また、削り込み量とは、図１１に示されるように、図２（ｃ）の工程において半導体基板３の表層部を削り込んだ量のことである。
【００５５】
図９に示されるように、絶縁膜を研磨ストッパとして用いない場合には、半導体基板３の削り込み量のばらつきが−３．１４±５．２７μｍである。これに対し、図８に示されるように、本実施形態の製造方法では、半導体基板３の削り込み量のばらつきを−０．９５±１．１８μｍ程度に低減することができる。
【００５６】
また、本実施形態の製造方法では、半導体基板３の主表面３ａに形成した酸化膜６をトレンチ８を形成するためのマスクとして利用しつつ、平坦化工程を行う際の研磨ストッパとしても利用している。このため、研磨ストッパとしてのみ用いる酸化膜を形成する工程を無くすことができる。
【００５７】
さらに、トレンチ８に形成される自然酸化膜を除去する水素アニールによって酸化膜６の除去を行っているため、従来の製造方法と比較して製造工程が増加することもない。
【００５８】
そして、本実施形態では、トレンチ８の開口部近傍に配置されている酸化膜６を除去する際、第２酸化膜６ｂをスクライブライン４上と共にチップ形成領域５の外縁部にも残している。このため、第２酸化膜６ｂをスクライブライン４上にのみ残す場合と比較して、図２（ａ）の平坦化工程を行う際に研磨ストッパとして機能する領域を大きくすることができ、研磨面が半導体基板３の主表面３ａに対して傾くことを抑制することができる。
【００５９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して第２酸化膜６ｂをスクライブライン４上のみに残すようにしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１２は、本実施形態における半導体装置の製造工程の一部を示す一部拡大平面図であり、図１（ｃ）の工程に相当する平面図である。
【００６０】
図１２に示されるように、図１（ｃ）の工程において水素アニールを行う際、半導体基板（半導体ウェハ）３の主表面３ａのうちスクライブライン４上のみに第２酸化膜６ｂを残すようにしてもよい。つまり、各チップ形成領域５に第２酸化膜６ｂが残存しないようにしてもよい。
【００６１】
このように第２酸化膜６ｂをスクライブライン４上のみに残しても、当該第２酸化膜６ｂを研磨ストッパとして利用することができ、上記第１実施形態と同様の効果を得ることができる。
【００６２】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、酸化膜６を除去する工程を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１３は、本実施形態における半導体装置の製造工程を示す図であり、紙面左側の図が断面図、紙面右側の図が平面図である。なお、図１３において、紙面右側の図は断面図ではないが、理解をし易くするためにフォトレジストにハッチングを施してある。
【００６３】
まず、図１３（ａ）に示されるように、図１（ａ）と同様に半導体基板３の主表面３ａ上に酸化膜６を形成する。その後、酸化膜６上にフォトレジスト１１を形成し、当該フォトレジスト１１をトレンチ形成予定領域が開口するようにパターニングする。なお、本実施形態では、酸化膜６が本発明の絶縁膜に相当しているが、絶縁膜として窒化膜を用いることもできる。
【００６４】
次に、図１３（ｂ）に示されるように、酸化膜６およびフォトレジスト１１をマスクにし、半導体層２に、所定方向に延設され、ストライプ状となる複数のトレンチ８を異方性エッチングにより形成する。
【００６５】
その後、図１３（ｃ）に示されるように、フォトレジスト１１をマスクとし、酸化膜６に対して等方性ウェットエッチングやフッ素系のガス等を混入した等方性ドライエッチングを行い、トレンチ８開口部近傍の酸化膜６を除去する。すなわち、第１酸化膜６ａを除去する。また、第２酸化膜６ｂのうち外縁部に位置する部分を残存させつつ、トレンチ８の開口部を囲む部分を除去する。
【００６６】
続いて、図１３（ｄ）に示されるように、フォトレジスト１１を除去し、その後は上記図１（ｄ）、図２（ａ）〜（ｄ）等と同様の工程を行うことにより、スーパージャンクション構造を有する半導体装置が製造される。
【００６７】
このように、酸化膜６を等方性エッチングによって除去するようにしても上記第１実施形態と同様の効果を得ることができる。
【００６８】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して、第２酸化膜６ｂおよび半導体基板３の主表面３ａ上に残存しているエピタキシャル膜９を同時に研磨するものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１４は、本実施形態における半導体装置の製造工程を示す図であり、紙面左側の図が断面図、紙面右側の図が平面図である。なお、図１４において、紙面右側の図は断面図ではないが、理解をし易くするために第２酸化膜６ｂ（酸化膜６）にハッチングを施してある。
【００６９】
本実施形態では、図１４（ａ）に示されるように、図１と同様の工程を行ったものを用意した後、図２（ａ）と同様の工程を行い、第２酸化膜６ｂを研磨ストッパとして用いつつ、半導体基板３の主表面３ａ側から平坦化研磨する第１平坦化工程を行う。
【００７０】
その後、図１４（ｂ）に示されるように、第２酸化膜６ｂおよび半導体基板３の主表面３ａ上に残存しているエピタキシャル膜９を同時に研磨し、そのまま半導体基板３の表層部を１〜２μｍ程度削り込む第２平坦化工程を行う。
【００７１】
具体的には、まず、図１４（ａ）の工程が終了した後に純水洗浄を行い、第１平坦化工程の際に利用した研磨液を洗い流す。その後、第１平坦化工程の際に用いた研磨液よりも選択比が小さい研磨液を用いて第２平坦化工程を行う。例えば、第２平坦化工程では、Ｐシリカ等の選択比が０．５〜５程度のものを用いることにより、第２酸化膜６ｂおよび半導体基板３の主表面３ａ上に残存しているエピタキシャル膜９を同時に研磨することができる。
【００７２】
その後は、図１４（ｃ）に示されるように、図２（ｄ）等と同様の工程を行うことにより、スーパージャンクション構造を有する半導体装置が製造される。
【００７３】
以上説明したように、本実施形態では、第２酸化膜６ｂおよび半導体基板３の主表面３ａ上に残存しているエピタキシャル膜９を同時に研磨し、そのまま半導体基板３の表層部を削り込んでいる。このため、第２酸化膜６ｂのみを除去する工程を無くすことができ、製造工程を削減することができる。
【００７４】
（他の実施形態）
上記各実施形態において、トレンチ８の底面がｎ＋型基板１に達するように形成してもよい。
【００７５】
また、上記各実施形態では、スーパージャンクション構造を有する半導体装置の製造方法に本発明を適用した例を説明したが、圧力等を感知するＭＥＭＳ式のセンサー等の半導体装置の製造方法に本発明を適用することもできる。
【００７６】
さらに、上記第１、第２実施形態では、還元雰囲気でのアニールとして水素アニールを例に挙げて説明したが、窒素アニールとしてもよい。
【符号の説明】
【００７７】
１      ｎ＋型基板
２      半導体層
３      半導体基板
４      スクライブライン
５      チップ形成領域
６      酸化膜
６ａ    第１酸化膜
６ｂ    第２酸化膜
７      酸化膜
８      トレンチ
９      エピタキシャル膜 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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