(57)【特許請求の範囲】
【請求項１】
被写体からの光を受光して前記光に応じた信号を出力する複数の画素を有する固体撮像素子であって、
前記複数の画素の各々は、基板上方に設けられた一対の電極、前記一対の電極の間に設けられた光電変換層、及び前記基板に形成され、前記光の入射によって前記光電変換層で発生した電荷に応じた信号をＭＯＳトランジスタによって読み出すＭＯＳ回路を含み、
前記複数の画素が、画像データ生成用の信号を出力する有効画素と、前記一対の電極間に印加するバイアス電圧を制御するために利用される信号であって前記画像データの生成に利用されない信号を出力する非有効画素とを含み、
前記有効画素と前記非有効画素はサイズが異なっており、
前記一対の電極間に本撮像の撮像条件に応じたバイアス電圧を印加するバイアス電圧印加部と、
前記本撮像の前に、前記撮像条件にしたがって仮撮像を実施する制御部とを備え、
前記バイアス電圧印加部は、前記仮撮像によって前記非有効画素から前記ＭＯＳ回路によって読み出された信号のレベルに応じて前記本撮像時の前記バイアス電圧を可変制御する固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子であって、
前記バイアス電圧印加部は、前記レベルが第一の閾値を越えた場合に、当該レベルが前記第一の閾値を下回るように、前記本撮像時のバイアス電圧を低くする固体撮像素子。
【請求項３】
請求項１又は２記載の固体撮像素子であって、
前記バイアス電圧のレベル及び前記バイアス電圧を印加する期間を含む前記撮像条件を決定する撮像条件決定部を備え、
前記撮像条件決定部により決定されたホワイトバランスに応じて前記バイアス電圧のレベル又は前記バイアス電圧を印加する期間を決定する固体撮像素子。
【請求項４】
請求項１〜３のいずれか１項記載の固体撮像素子であって、
前記バイアス電圧印加部が、チャージポンプ式の昇圧回路であり、クロックパルスの周波数を変化させることで前記バイアス電圧を変更する固体撮像素子。
【請求項５】
請求項１〜４のいずれか１項記載の固体撮像素子を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びこれを備える撮像装置に関する。
【背景技術】
【０００２】
シリコン基板上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換素子を設け、この光電変換層で発生した電荷を一対の電極の一方からシリコン基板に転送し、この電荷に応じた信号を、シリコン基板に形成したＭＯＳ回路で外部に読み出す光電変換層積層型の固体撮像素子が知られている（特許文献１，２，３参照）。
【０００３】
このような固体撮像素子では、光電変換層で発生した電荷を電極で捕集するために、露光期間中に光電変換層にバイアス電圧を印加することが行われる。特許文献１には、このバイアス電圧のレベルを変えることで、光電変換素子の感度を変化させてホワイトバランス調整を行う方法が開示されている。また、特許文献２には、信号出力を飽和させないように、光電変換層に印加する電圧によって発生する信号量を変化させ、白とびや黒つぶれ等の補正を行う方法が開示されている。
【０００４】
光電変換層に印加する電圧には、光電変換層から信号を読み出すＭＯＳ回路に使用する電源電圧（一般に３．３Ｖ程度）と同等以上の電圧（３．３Ｖ〜４０Ｖ程度）が一般に必要となる。したがって光電変換層に印加する電圧と、光電変換された電荷に応じた信号を読み出す方式とによっては、過大光が入射したときに光電変換層から読み出された信号レベルがＭＯＳ回路の電源電圧を超えて過電圧状態となる。この結果、画像不良をきたすだけでなく、固体撮像素子の劣化、破壊につながる可能性がある。
【０００５】
特許文献３には、光電変換層で発生した電荷をＣＭＯＳ回路部の基板へ逃がすことによりＣＭＯＳ回路の破壊を防止する方法が開示されている。しかし、この方法では、電荷を基板へ逃すための特殊な構成をＣＭＯＳ回路に追加する必要があり、汎用のＣＭＯＳプロセスをそのまま採用することができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−９４２６３号公報
【特許文献２】特開２００９−４９５２５号公報
【特許文献３】特開２００２−２７１７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情に鑑みてなされたものであり、過大光による信号読み出し回路の破壊を防ぐことが可能な汎用性の高い光電変換層積層型の固体撮像素子及びこれを備える撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の固体撮像素子は、被写体からの光を受光して前記光に応じた信号を出力する複数の画素を有する固体撮像素子であって、前記複数の画素の各々は、基板上方に設けられた一対の電極、前記一対の電極の間に設けられた光電変換層、及び前記基板に形成され、前記光の入射によって前記光電変換層で発生した電荷に応じた信号をＭＯＳトランジスタによって読み出すＭＯＳ回路を含み、前記複数の画素が、画像データ生成用の信号を出力する有効画素と、前記一対の電極間に印加するバイアス電圧を制御するために利用される信号であって前記画像データの生成に利用されない信号を出力する非有効画素とを含み、前記有効画素と前記非有効画素はサイズが異なっており、前記一対の電極間に本撮像の撮像条件に応じたバイアス電圧を印加するバイアス電圧印加部と、前記本撮像の前に、前記撮像条件にしたがって仮撮像を実施する制御部とを備え、前記バイアス電圧印加部は、前記仮撮像によって前記非有効画素から前記ＭＯＳ回路によって読み出された信号のレベルに応じて前記本撮像時の前記バイアス電圧を可変制御するものである。
【０００９】
本発明の撮像装置は、前記固体撮像素子を備える。
【発明の効果】
【００１０】
本発明によれば、過大光による信号読み出し回路の破壊を防ぐことが可能な汎用性の高い光電変換層積層型の固体撮像素子及びこれを備える撮像装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態を説明するための撮像装置の概略構成を示す図
【図２】図１に示した撮像装置における固体撮像素子の全体構成を示す平面模式図
【図３】図２に示した領域Ａの拡大図
【図４】図２に示した有効画素領域に配置される画素の概略構成を示す図
【図５】図４に示した画素の断面とその画素の対向電極に接続されるローパスフィルタの断面とを示した模式図
【図６】図２に示した過大光検出用画素領域に配置される画素の概略構成を示す図
【図７】図２に示した固体撮像素子における周辺回路の詳細構成を示す図
【図８】図１に示した固体撮像素子の有効画素領域に配置される画素に含まれる光電変換素子の信号出力特性を示した図
【図９】図７に示した昇圧回路の構成例を示した回路図
【図１０】図１に示した撮像装置の撮像動作を説明するためのフローチャート
【図１１】図２に示した領域Ａの拡大図の変形例を示した図
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。
【００１３】
図１は、本発明の一実施形態を説明するための撮像装置の概略構成を示す図である。撮像装置としては、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等があり、ここではデジタルカメラを例にして説明する。
【００１４】
図１に示す撮像装置は、固体撮像素子３０と、駆動部２０と、システム制御部２１と、メインメモリ２２と、デジタル信号処理部２３と、記録制御部２４とを備える。
【００１５】
固体撮像素子３０は、詳細は後述するが、シリコン基板等の基板に形成されたＭＯＳ回路によって信号を読み出す、光電変換層積層型の固体撮像素子である。即ち、固体撮像素子３０は複数の画素を有し、各画素が、基板上方に設けられた一対の電極、この一対の電極の間に設けられた光電変換層、及び該基板に形成され、該光電変換層で発生した電荷に応じた信号をＭＯＳトランジスタによって読み出すＭＯＳ回路を含む構成となっている。
【００１６】
駆動部２０は、システム制御部２１の制御により固体撮像素子３０を駆動する。
【００１７】
メインメモリ２２は、固体撮像素子３０から出力された撮像信号を一時記憶する。
【００１８】
デジタル信号処理部２３は、固体撮像素子３０から出力されてメインメモリ２２に記憶された撮像信号に対し、デジタル信号処理（γ補正処理、ＲＧＢ／ＹＣ変換処理等）を施して画像データを生成する。
【００１９】
記録制御部２４は、撮像装置に着脱可能な記録媒体２５の制御を行い、画像データを記録媒体２５に記録したり、記録媒体２５から画像データを読み出したりする。
【００２０】
システム制御部２１は、撮像装置全体を統括制御する。システム制御部２１は、撮影ＩＳＯ感度、露光時間等の撮像条件を決定し、その条件にしたがって撮像を行うよう駆動部２０を制御する。
【００２１】
図２は、図１に示した撮像装置における固体撮像素子の全体構成を示す平面模式図である。図３は、図２に示した領域Ａの拡大図である。固体撮像素子３０には、光を受光してその光に応じた信号を出力する複数の画素が配置されるセンサ領域と、それ以外の周辺領域とが存在する。
【００２２】
センサ領域には、有効画素領域３１と過大光検出用画素領域３２とが含まれる。
【００２３】
有効画素領域３１には、水平方向とこれに直交する垂直方向に複数の画素３１ａが二次元状（例えば正方格子状）に配置されている。画素３１ａは、画像データ生成用の信号を得るための画素である。
【００２４】
過大光検出用画素領域３２は、有効画素領域３１の周りを取り囲むように設けられており、この領域には複数の画素３２ａが設けられている。画素３２ａは、画素３１ａと画素３２ａに含まれる一対の電極間に印加するバイアス電圧を制御するために必要な信号を得るためのものであり、ここから得られる信号は画像データの生成には利用されない。画素３２ａの平面視におけるサイズは、画素３１ａの平面視におけるサイズよりも大きくなっている。
【００２５】
なお、画素３２ａは、有効画素領域３１にある各画素３１ａのＭＯＳ回路が破壊、劣化するのを防ぐために、ＭＯＳ回路の出力信号が大きくなるような過大光を検出するものである。このため、画素３２ａは、過大光を漏れなく検出できるように、有効画素領域３１の最外周に配置される画素３１ａを完全に囲うように配置しておくことが好ましい。
【００２６】
固体撮像素子３０の周辺領域には、周辺回路３３が設けられている。周辺回路３３は、センサ領域に配置された各画素にバイアス電圧を供給する回路、各画素のＭＯＳ回路を駆動する回路、各画素から読み出された信号に信号処理を施す回路等が含まれる。
【００２７】
図４は、図２に示した有効画素領域３１に配置される画素３１ａの概略構成を示す図である。図５は、図４に示した画素の断面模式図とその画素の対向電極に接続されるローパスフィルタの断面模式図とを示した図である。
【００２８】
図４に示すように、画素３１ａは、光電変換素子Ｐと、フローティングディフュージョンＦＤと、出力トランジスタ５ａと、選択トランジスタ５ｂと、リセットトランジスタ５ｃとを備える。出力トランジスタ５ａと、選択トランジスタ５ｂと、リセットトランジスタ５ｃが、図５に示すＭＯＳ回路５を構成している。出力トランジスタ５ａと、選択トランジスタ５ｂと、リセットトランジスタ５ｃは、それぞれｎチャネルＭＯＳトランジスタで構成されている。
【００２９】
光電変換素子Ｐは、図５に示すように、基板であるｐ型シリコン基板１上方に設けられた一対の電極（画素電極１４とこれに対向する対向電極１６）と、画素電極１４と対向電極１６の間に設けられた光電変換層１５とを備える。
【００３０】
対向電極１６には、その上方から被写体光が入射される。対向電極１６は、光電変換層１５に入射光を入射させる必要があるため、入射光に対して透明なＩＴＯ（酸化インジウムスズ）等の導電性材料で構成される。対向電極１６は、全画素（画素３１ａ，３２ａ）で共通の一枚構成であるが、画素毎に分割し、分割した全ての対向電極を配線で接続した構成としてもよい。
【００３１】
画素電極１４は、画素３１ａ毎に分割された薄膜であり、透明又は不透明の導電性材料（ＩＴＯ（酸化インジウムスズ）やアルミニウム等）で構成される。  
【００３２】
光電変換層１５は、入射光のうちの特定の波長域を吸収して、吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料で構成された層である。光電変換層１５を、緑色の波長域の光を吸収してこれに応じた電荷を発生する光電変換材料（例えばキナクリドン）で構成することで、可視光モノクロ撮像が可能となる。光電変換層１５を、赤外の波長域の光を吸収してこれに応じた電荷を発生する光電変換材料（例えばフタロシアニン系有機材料やナフタロシアニン系有機材料）で構成することで、赤外光モノクロ撮像が可能となる。
【００３３】
フローティングディフュージョンＦＤは、画素電極１４と電気的に接続されており、その電位が画素電極１４の電位に応じて変化する。図４の例では、露光期間中、対向電極１６に正の電圧ＶＰＸを印加し、フローティングディフュージョンＦＤの電位が、露光開始と共に上昇するようにしている。
【００３４】
リセットトランジスタ５ｃは、フローティングディフュージョンＦＤの電位を所定電位にリセットするためのものである。リセットトランジスタ５ｃは、そのソース端子がフローティングディフュージョンＦＤに電気的に接続され、そのドレイン端子にはリセットドレイン電圧ＶＲＤが供給されている。リセットトランジスタ５ｃのゲート端子に印加されるリセットパルスがハイレベルになると、リセットトランジスタ５ｃがオンし、フローティングディフュージョンＦＤの電位がリセットドレイン電圧ＶＲＤにリセットされる。
【００３５】
出力トランジスタ５ａは、フローティングディフュージョンＦＤの電位を電圧信号に変換して出力するものである。言い換えると、出力トランジスタ５ａは、画素電極１４で捕集された電荷の電荷量に応じた信号を出力する。出力トランジスタ５ａは、そのゲート端子がフローティングディフュージョンＦＤに電気的に接続され、そのドレイン端子にはＭＯＳ回路５の電源電圧ＶＤＤが供給されている。また、そのソース端子が選択トランジスタ５ｂのドレイン端子に接続されている。
【００３６】
選択トランジスタ５ｂは、出力トランジスタ５ａの出力信号を信号線Ｓに選択的に出力するためのものである。選択トランジスタ５ｂは、そのソース端子が信号線Ｓに接続されている。選択トランジスタ５ｂのゲート端子に印加される選択パルスがハイレベルになると、選択トランジスタ５ｂはオンし、出力トランジスタ５ａで変換された電圧信号が信号線Ｓに出力される。
【００３７】
図５に示すように、シリコン基板１上方で画素電極１４の下方には遮光膜１２が設けられており、この遮光膜１２によりＭＯＳ回路５は遮光されている。
【００３８】
図３に示した画素３１ａの面積は、図４及び図５に示した画素電極１４の平面視における面積と同じである。つまり、画素３１ａの平面視におけるサイズは、画素電極１４の平面視におけるサイズによって決まっている。
【００３９】
図４に示すように、各画素３１ａの対向電極１６にはローパスフィルタ（ＬＰＦ）４０が接続され、このＬＰＦ４０に昇圧回路５０が接続されている。ＬＰＦ４０及び昇圧回路５０は、図２に示した周辺回路３３に含まれる。
【００４０】
昇圧回路５０は、例えばチャージポンプ式の昇圧回路であり、ＬＰＦ４０を介して対向電極１６に可変のバイアス電圧を印加する。ＬＰＦ４０は、昇圧回路５０の電源電圧に含まれる電源ノイズを抑制するためのものである。
【００４１】
図５に示すように、ＬＰＦ４０は、平行平板Ｍ１，Ｍ２，Ｍ３と、配線部Ｍ４と、接続部４１とを備える。
【００４２】
平行平板Ｍ１，Ｍ２，Ｍ３は、周辺領域の基板１上方の絶縁層１０内に縦方向に積層して互いに平行に設けられている。平行平板Ｍ１〜Ｍ３は、図示しないビアなどを介して互いに電気接続されている。なお、平行平板Ｍ１〜Ｍ３はそれぞれ、回路構成上必要に応じて互いに電気接続させればよいため、全てを接続する必要はなく、適宜つなぎ分けをしてもよい。
【００４３】
平行平板Ｍ１は、ゲート絶縁膜２上に所定の厚さで形成されている。平行平板Ｍ２は、平行平板Ｍ１の上に、絶縁層１０の一部を介して設けられている。平行平板Ｍ３は、平行平板Ｍ２の上に、絶縁層１０の一部を介して設けられる。
【００４４】
平行平板Ｍ１〜Ｍ３のうち最上部に位置する平行平板Ｍ３の上には、絶縁層１０の一部を介して配線部Ｍ４が設けられている。配線部Ｍ４は、接続部４１を介して平行平板Ｍ３に電気接続されている。センサ領域側の対向電極１６が周辺領域側に一部延長して設けられ、周辺領域において対向電極１６と配線部Ｍ４とが電気接続している。また、配線部Ｍ４は、昇圧回路５０の出力と電気接続している。平行平板Ｍ１〜Ｍ３はそれぞれ、ＲＣ回路の容量Ｃの電極として機能する。
【００４５】
周辺領域において、平行平板Ｍ１〜Ｍ３と配線部Ｍ４とは、基板１の上方に互いに間隔をおいて積層されている。光電変換層積層型の固体撮像素子３０では、周辺領域の基板１上方には、スペースに余裕がある。このため、かかる部位に平行平板Ｍ１〜Ｍ３と配線部Ｍ４とを設けることで、固体撮像素子３０の他の構成部材の設計に影響を及ぼすことなく、センサ領域が形成される同じ基板１上にローパスフィルタ４０を作りこむことが可能である。
【００４６】
平行平板Ｍ１〜Ｍ３と配線部Ｍ４は、光電変換素子ＰやＭＯＳ回路５の配線層と同じ導電性材料を用いて、同一の工程で形成されていてもよい。例えば、配線部Ｍ４は、光電変換素子Ｐの画素電極１４と同じ導電性材料によって構成されていてもよい。このとき、配線部Ｍ４と画素電極１４は、基板１の表面からの位置が同じとなる。
【００４７】
配線部Ｍ４は、ＲＣ回路の抵抗Ｒとして機能し、基板１の周辺領域の最上部に位置する所定の金属材料（トップメタル）を利用して構成することができる。トップメタルとしては、対向電極１６を構成するＩＴＯ（酸化インジウムスズ）などと酸化することなく接続可能な材料として、Ａｕ（金）、Ａｌ（アルミニウム）、Ｃｕ（銅）の代わりにＴｉＮ（窒化チタン）を使用する。ＴｉＮのように高い抵抗率の材料を用いることで、配線部Ｍ４を抵抗として配線長を実現可能な長さで形成することができる。配線部Ｍ４を構成する材料としては抵抗率１×１０−７Ωｍ以上が好ましい
【００４８】
図６は、図２に示した過大光検出用画素領域３２に配置される画素３２ａの概略構成を示す図である。画素３２ａは、保護トランジスタ５ｄを追加し、画素電極１４の平面視におけるサイズを大きくした以外は、画素３１ａと同じ構成である。
【００４９】
画素３２ａにおいても、画素電極１４の平面視のサイズが、画素のサイズとなっており、図３に示したように、画素３２ａのサイズは、画素３１ａよりも大きくなっている。
【００５０】
保護トランジスタ５ｄは、ＭＯＳ回路５によって信号線Ｓに読み出される信号（出力トランジスタ５ａから出力される信号と同義）のレベルが電源電圧ＶＤＤを超えてしまい、ＭＯＳ回路５が破壊、劣化してしまうのを防ぐ保護回路として機能する。保護トランジスタ５ｄは、そのゲート端子とドレイン端子が画素電極１４及びフローティングディフュージョンＦＤと電気的に接続され、そのソース端子には電源電圧ＶＤＤが供給されている。この保護トランジスタ５ｄにより、出力トランジスタ５ａから出力される信号レベルが、電圧ＶＤＤ以上になってしまうのを防止することができる。
【００５１】
なお、画素３１ａのＭＯＳ回路５と、画素３２ａのＭＯＳ回路５とは、それぞれ独立に信号読み出しができるように配線が形成されている。
【００５２】
画素３２ａは、画素３１ａよりもサイズが大きく、ＭＯＳ回路５を形成するための領域を広くとることができる。このため、保護トランジスタ５ｄを追加するだけのスペースは十分にあり、保護トランジスタ５ｄを高耐圧のものにすることもできる。したがって、画素３２ａは、大量の光が入射した場合でも、ＭＯＳ回路５の破壊を防ぐことができる構成となっている。一方、画素３１ａは、ＭＯＳ回路５を保護するための保護回路を設けていないため、大量の光が入射した場合には、ＭＯＳ回路５が破壊されてしまう可能性がある。
【００５３】
そこで、この固体撮像素子３０では、画素３１ａから出力された信号のレベルが画素３１ａのＭＯＳ回路５を破壊する可能性のあるレベルになってしまうような場合に、昇圧回路５０が対向電極１６に印加するバイアス電圧ＶＰＸを下げる制御を行うことで、画素３１ａのＭＯＳ回路５の破壊を防ぐようにしている。以下、このような制御を実現する構成を説明する。
【００５４】
図７は、図２に示した固体撮像素子における周辺回路３３の詳細構成を示す図である。周辺回路３３は、ＬＰＦ４０と、昇圧回路５０と、比較部７０と、閾値記憶部８０と、読み出し制御部９０と、ＣＤＳ回路１１０と、ＡＤ変換回路１２０とを備える。
【００５５】
読み出し制御部９０は、画素３１ａのＭＯＳ回路５と画素３２ａのＭＯＳ回路５とを独立に制御して、各ＭＯＳ回路５からの信号読み出しを行う。ＣＤＳ回路１１０は、ＭＯＳ回路５から読み出された信号に相関二重サンプリング処理を実施する。ＡＤ変換回路１２０は、ＣＤＳ回路１１０から出力された信号をデジタル信号に変換して固体撮像素子３０外部へと出力する。
【００５６】
比較部７０は、画素３２ａのＭＯＳ回路５によって読み出され、相関二重サンプリング処理を施された信号のレベルを検出し、検出したレベルと閾値とを比較して、その比較結果を昇圧回路５０に通知する。
【００５７】
閾値記憶部８０は、比較部７０が比較に用いる閾値を記憶するメモリである。
【００５８】
昇圧回路５０は、撮像装置の電源６０から供給される電圧を昇圧し、昇圧した電圧を、ＬＰＦ４０を介して対向電極１６に印加する。これにより、各画素３１ａ，３２ａの画素電極１４及び対向電極１６間に所定のバイアス電圧ＶＰＸが印加されることとなる。
【００５９】
昇圧回路５０は、バイアス電圧ＶＰＸのレベルを制御する機能を有しており、撮像条件に応じて最適なバイアス電圧ＶＰＸを供給する。また、昇圧回路５０は、画素３１ａのＭＯＳ回路５を保護するために、比較部７０から通知される比較結果に応じてバイアス電圧ＶＰＸのレベルを変更する機能も持つ。具体的には、昇圧回路５０は、画素３２ａから読み出された信号のレベルが第一の閾値を超えた場合に、当該レベルが当該第一の閾値を下回るように、バイアス電圧ＶＰＸのレベルを制御する。
【００６０】
なお、図３に示したように、画素３１ａと画素３２ａではサイズが異なるため、それぞれの信号出力特性は異なる。このため、上記第一の閾値は、画素３１ａと画素３２ａの信号出力特性の違いを考慮して設定しておく必要がある。
【００６１】
ある撮像条件（バイアス電圧ＶＰＸ、バイアス電圧ＶＰＸ印加時間）で撮像を行ったときに、画素３１ａから出力される信号レベルと、画素３２ａから出力される信号レベルの対応関係は、画素サイズの差によって既知となる。このため、画素３１ａから出力される信号レベルがＭＯＳ回路５の破壊を招くレベル（電源電圧ＶＤＤ又はそれよりも少し低い値）になるとき、このレベルに対応する画素３２ａから出力される信号レベルも分かる。そこで、この破壊を招くレベルに対応する画素３２ａから出力される信号レベルを上記第一の閾値としておく。このようにすることで、画素３２ａから出力される信号レベルが第一の閾値を超えていたときには、画素３１ａのＭＯＳ回路５が破壊される恐れがあると判断することが可能になる。
【００６２】
図８は、図１に示した固体撮像素子３０の画素３１ａに含まれる光電変換素子Ｐの信号出力特性を示した図である。図８に示した横軸は対向電極１６にバイアス電圧ＶＰＸを印加する期間（露光期間）を示し、縦軸は、ＭＯＳ回路５から読み出される信号の出力レベルを示している。図８に示した、“対向電圧”は、対向電極１６に印加されるバイアス電圧ＶＰＸのことを示している。
【００６３】
図８に示すように、画素３１ａの光電変換素子Ｐは、対向電圧が大きくなるほど、同一露光期間で得られる信号出力レベルが大きくなる。また、対向電圧が１Ｖのときには、画素３１ａのＭＯＳ回路５から読み出される信号レベルはほぼゼロとなる。
【００６４】
このような特性を持つ画素３１ａの光電変換素子Ｐにおいて、画素３１ａのＭＯＳ回路５の電源電圧ＶＤＤを３．３Ｖとすると、電源電圧ＶＤＤ３．３Ｖに対し、出力信号のばらつき（１０％程度）を考慮し、更に、安全をみるために１０％程度の余裕を持たせた電圧、つまり、３．３×０．９×０．９＝２．６７３Ｖに対応する画素３２ａの出力信号レベルを第一の閾値として閾値記憶部８０に記憶しておく。
【００６５】
例えば、まず、図８に示した、バイアス電圧ＶＰＸ＝１５Ｖのときのグラフから、信号出力２．６７３Ｖに対応する露光期間が分かる。次に、画素３２ａのバイアス電圧ＶＰＸ＝１５Ｖのときの信号出力特性のグラフから、この露光期間に対応する信号出力レベルも分かる。このため、この信号出力レベルを第一の閾値とすればよい。同様にして、バイアス電圧ＶＰＸ毎に、第一の閾値を求めることができる。
【００６６】
そして、昇圧回路５０は、撮像条件にしたがって決定されたバイアス電圧ＶＰＸのレベル及びその印加期間にしたがってバイアス電圧ＶＰＸの印加を行って撮像を実施したときに、画素３２ａから読み出された信号のレベルが第一の閾値を越えていた場合（つまり、図８において画素３１ａの信号出力が２．６７３Ｖを超えるような高輝度部分がある場合）には、該レベルが第一の閾値を下回るように対向電圧を引き下げる。これにより、画素３１ａのＭＯＳ回路５を保護することができる。
【００６７】
なお、第一の閾値は、撮像条件にしたがって決定されたバイアス電圧ＶＰＸのレベルに応じて複数設けておいてもよい。
【００６８】
図９は、図７に示した昇圧回路５０の構成例を示した回路図である。
【００６９】
図９に示した昇圧回路５０は、ドレイン端子とゲート電極を接続したＭＯＳダイオード５１ａ〜５１ｅと、容量５２ａ〜５２ｅと、クロックパルス供給部５３と、インバータ５４とを備える。
【００７０】
ＭＯＳダイオード５１ａ〜５１ｅは、電荷を出力側に転送するためのスイッチであり、多段接続されている。ＭＯＳダイオード５１ａ〜５１ｅのオンオフは、クロックパルス供給部５３から供給されるクロックパルスによって制御される。
【００７１】
１段目のＭＯＳダイオード５１ａのドレイン端子には電源６０が接続されている。
【００７２】
２段目のＭＯＳダイオード５１ｂのドレイン端子には１段目のＭＯＳダイオード５１ａのソース端子が接続されている。２段目のＭＯＳダイオード５１ｂのゲート電極には容量５２ａの一端が接続され、容量５２ａの他端にはインバータ５４の出力端子が接続されている。インバータ５４の入力端子には、クロック供給部５３の２つの出力端子の一方が接続されている。
【００７３】
３段目のＭＯＳダイオード５１ｃのドレイン端子には２段目のＭＯＳダイオード５１ｂのソース端子が接続されている。３段目のＭＯＳダイオード５１ｃのゲート電極には容量５２ｂの一端が接続され、容量５２ｂの他端には、クロック供給部５３の２つの出力端子の他方が接続されている。
【００７４】
４段目のＭＯＳダイオード５１ｄのドレイン端子には３段目のＭＯＳダイオード５１ｃのソース端子が接続されている。４段目のＭＯＳダイオード５１ｄのゲート電極には容量５２ｃの一端が接続され、容量５２ｃの他端にはインバータ５４の出力端子が接続されている。
【００７５】
５段目のＭＯＳダイオード５１ｅのドレイン端子には４段目のＭＯＳダイオード５１ｄのソース端子が接続されている。５段目のＭＯＳダイオード５１ｅのゲート電極には容量５２ｄの一端が接続され、容量５２ｄの他端には、クロック供給部５３の２つの出力端子の他方が接続されている。５段目のＭＯＳダイオード５１ｅのソース端子には、容量５２ｅが接続され、この容量５２ｅがＬＰＦ４０に接続されている。
【００７６】
このような昇圧回路５０では、ＬＰＦ４０に出力される電圧Ｖｏｕｔが、Ｖｏｕｔ＝５（ＶＤＤ−Ｖｔｈ）となる。Ｖｔｈは、各ＭＯＳダイオード５１ａ〜５１ｅの閾値電圧である。
【００７７】
この昇圧回路５０においては、クロックパルス供給部５３が、２つの出力端子から出力するクロックパルスの周波数を変更することで、電圧Ｖｏｕｔのレベルを変更するようになっている。クロックパルス供給部５３は、比較部７０から通知された比較結果、又は、読み出し制御部９０からの指示に応じて、クロックパルスの周波数を変更し、昇圧回路５０の出力電圧レベルを変更する。
【００７８】
なお、ここではクロックパルスの周波数によって出力電圧を変更するものとしたが、これに限らない。例えば、多段接続するダイオードの数をスイッチ等で変更できるようにしておき、ダイオードの接続段数によって出力電圧を変更してもよい。また、入力電圧をアナログ的に変化させて出力電圧を変更する昇圧回路を用いてもよい。図９に示した回路構成のように、クロックパルスの周波数によって出力電圧を変更することで、簡易的に大きく電圧を変化させることができる。
【００７９】
以上のように構成された撮像装置の撮像動作を説明する。
【００８０】
図１０は、図１に示した撮像装置の撮像動作を説明するためのフローチャートである。撮影モードを開始すると、システム制御部２１が、設定されたＩＳＯ感度、撮影シーン等に応じてバイアス電圧ＶＰＸのレベル及び露光期間、絞り等の本撮像時の撮像条件を設定する（ステップＳ１）。
【００８１】
撮像条件の設定後、システム制御部２１は、ステップＳ１で設定した撮像条件で固体撮像素子３０により仮撮像を実施する（ステップＳ２）。
【００８２】
ここで、“撮像”とは、フローティングディフュージョンＦＤをリセットした後、対向電極１６に撮像条件にしたがったバイアス電圧を撮像条件にしたがった時間印加して、該時間の間に光電変換層１５で発生した信号をフローティングディフュージョンＦＤに蓄積させる動作のことをいう。
【００８３】
撮像時には、読み出し制御部９０が昇圧回路５０を制御し、撮像条件にしたがったレベルのバイアス電圧ＶＰＸとなるよう、クロックパルスの周波数を設定する。これにより、撮像条件にしたがったレベルのバイアス電圧ＶＰＸが対向電極１６に印加され、撮像が行われる。
【００８４】
仮撮像終了後、システム制御部２１は、画素３２ａのみからこの仮撮像によって生じた信号（以下、仮撮像信号という）を読み出す制御を行う。画素３２ａのＭＯＳ回路５から出力された仮撮像信号は、比較部７０によってそのレベルが検出される。そして、比較部７０は、検出したレベルと第一の閾値を比較する（ステップＳ３）。このとき、比較部７０は、ステップＳ１で設定された撮像条件に含まれるバイアス電圧ＶＰＸのレベルに対応した第一の閾値を選択する。
【００８５】
ステップＳ３において、仮撮像信号のレベルが第一の閾値を超えていた場合（判定：ＮＯ）、昇圧回路５０のクロックパルス供給部５３が、クロックパルスの周波数を変更して、該仮撮像信号のレベルが第一の閾値を下回るよう、バイアス電圧ＶＰＸを低下させる（ステップＳ４）。
【００８６】
システム制御部２１は、ステップＳ４で最終的に変更されたバイアス電圧ＶＰＸを最終的な本撮像時の撮像条件として設定し、撮像待機状態に移行する（ステップＳ５）。
【００８７】
そして、撮影指示があれば、最終的な撮像条件で本撮像を実施する。本撮像が終了すると、システム制御部２１は、画素３１ａのみから信号を読み出す制御を行い、画素３１ａから得られた信号にデジタル信号処理が施されて画像データが生成され、これが記録媒体２５に記録される。
【００８８】
以上のように、この撮像装置によれば、仮撮像によって画素３２ａから得た信号のレベルに応じて、本撮像時に対向電極１６に印加するバイアス電圧を変更することができる。このため、本撮像時に、画素３１ａのＭＯＳ回路５が動作不良を起こしたり、破壊されたりしてしまうのを防ぐことができる。この結果、信頼性の高い固体撮像素子を提供することができる。
【００８９】
また、固体撮像素子３０は、一般的な光電変換層積層型の固体撮像素子に過大光検出用の画素３２ａを追加するだけで実現することができる。このため、汎用のＣＭＯＳプロセスをそのまま利用することができ、コスト増大を防ぐことができる。
【００９０】
なお、以上の説明では、画素３２ａのサイズを画素３１ａのサイズよりも大きくするものとしたが、これに限らない。
【００９１】
例えば、画素３１ａと画素３２ａは同サイズにしてもよい。この場合は、双方の信号出力特性は同じになるため、画素３１ａのＭＯＳ回路５の破壊を招く出力信号のレベルを、そのまま上記第一の閾値としておけばよい。
【００９２】
また、図１１に示すように、画素３２ａのサイズを画素３１ａのサイズより小さくしてもよい。画素３２ａのサイズを小さくすることで、画素３１ａと画素３２ａに同じ光量の光が入射しても、画素３２ａから得られる信号レベルを相対的に小さくすることができる。つまり、画素３２ａではより多くの光量を検出できるようになり、過大光検出用画素に適した構成となる。画素３２ａのサイズを画素３１ａのサイズより小さくした場合、画素３２ａの信号出力は高くなりにくくなるため、画素３２ａのＭＯＳ回路５に保護回路は設けなくともよい。
【００９３】
また、以上の説明では、画素３１ａ，３２ａが、シリコン基板上方に１つの光電変換素子Ｐを有するものとしたが、これに限らない。例えば、１つの画素に３つの光電変換素子Ｐとこれに対応する３つのＭＯＳ回路５を設ける構成とすることで、カラー撮像が可能となる。または、１つの画素において、光電変換素子Ｐの光電変換層１５の下方のシリコン基板内に、光電変換層１５とは異なる色を検出し、かつ、それぞれ異なる色を検出するフォトダイオードを２つと、これに対応するＭＯＳ回路５を２つ設けた構成とすることでも、カラー撮像が可能となる。
【００９４】
１つの画素に３つの光電変換素子Ｐを設ける場合には、バイアス電圧ＶＰＸのレベルを、各光電変換素子Ｐで検出する色毎に変えることが好ましく、撮像条件の１つであるホワイトバランスに応じて、３つの光電変換素子Ｐの各々のバイアス電圧ＶＰＸの値を決定することが好ましい。１つの光電変換素子Ｐと２つのシリコンフォトダイオードを１画素に設けた場合でも、１つの光電変換素子Ｐが検出する色のホワイトバランスに応じて、この光電変換素子Ｐのバイアス電圧ＶＰＸの値を決定すればよい。
【００９５】
また、以上の説明では、画素３２ａにのみ保護回路を設けるものとしたが、画素３１ａに保護回路を設けることもできる。この場合、昇圧回路５０によるバイアス電圧ＶＰＸの制御によって、画素３１ａのＭＯＳ回路５を保護することができるため、画素３１ａに設ける保護回路の耐圧性はそれほど高くする必要がない。このため、保護回路を微細化することができ、固体撮像素子３０の微細化をそれほど妨げずに、保護回路の追加が可能となる。
【００９６】
以上説明したように、本明細書には以下の事項が開示されている。
【００９７】
開示された固体撮像素子は、複数の画素を有する固体撮像素子であって、前記画素は、基板上方に設けられた一対の電極、前記一対の電極の間に設けられた光電変換層、及び前記基板に形成され、前記光電変換層で発生した電荷に応じた信号をＭＯＳトランジスタによって読み出すＭＯＳ回路を含み、前記複数の画素が、画像データ生成用の信号を得るための有効画素と、前記一対の電極間に印加するバイアス電圧を制御するために必要な信号を得るための非有効画素とを含み、前記一対の電極間に本撮像の撮像条件に応じたバイアス電圧を印加するバイアス電圧印加部と、前記本撮像の前に、前記撮像条件にしたがって仮撮像を実施する制御部とを備え、前記バイアス電圧印加部は、前記仮撮像によって前記非有効画素から前記ＭＯＳ回路によって読み出された信号のレベルに応じて前記本撮像時の前記バイアス電圧を可変制御する。
【００９８】
開示された固体撮像素子は、前記バイアス電圧印加部は、前記レベルが第一の閾値を越えた場合に、当該レベルが前記第一の閾値を下回るように、前記本撮像時のバイアス電圧を低くする。
【００９９】
開示された固体撮像素子は、前記バイアス電圧のレベル及び前記バイアス電圧を印加する期間を含む前記撮像条件を決定する撮像条件決定部を備え、前記撮像条件決定部により決定されたホワイトバランスに応じて前記バイアス電圧のレベル又は前記バイアス電圧を印加する期間を決定する。
【０１００】
開示された固体撮像素子は、前記バイアス電圧印加部が、チャージポンプ式の昇圧回路であり、クロックパルスの周波数を変化させることで前記バイアス電圧を変更する。
【０１０１】
開示された撮像装置は、前記固体撮像素子を備える。
【符号の説明】
【０１０２】
１  シリコン基板
５  ＭＯＳ回路
１４  画素電極
１５  光電変換層
１６  対向電極
２１  システム制御部
３１ａ  画像データ生成用画素
３２ａ  バイアス制御用画素
５０  昇圧回路
【図１】
0005409291.tif 000002
【図２】
0005409291.tif 000003
【図３】
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【図４】
0005409291.tif 000005
【図５】
0005409291.tif 000006
【図６】
0005409291.tif 000007
【図７】
0005409291.tif 000008
【図８】
0005409291.tif 000009
【図９】
0005409291.tif 000010
【図１０】
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【図１１】
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