(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域内に形成された第１のトランジスタと、前記半導体基板の第２の領域内に形成された第２のトランジスタと、前記半導体基板の第３の領域内に形成された第３のトランジスタとを有する半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域を露出する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして、第１導電型の第１のドーパント不純物を前記半導体基板内に導入することにより、前記第１の領域の前記半導体基板内に第１のチャネルドープ層を形成し、前記第２の領域の前記半導体基板内に第２のチャネルドープ層を形成する工程と、
前記第３の領域を露出する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして、前記第１のドーパント不純物より質量数が大きい前記第１導電型の第２のドーパント不純物を導入することにより、前記第３の領域の前記半導体基板内に第３のチャネルドープ層を形成する工程と、
前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、ゲート絶縁膜を形成する工程と、
前記第１の領域内の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記第２の領域内の前記ゲート絶縁膜上に第２のゲート電極を形成し、前記第３の領域内の前記ゲート絶縁膜上に第３のゲート電極を形成する工程と、
前記第１の領域を露出する第３のレジスト膜を形成する工程と、
前記第３のレジスト膜と前記第１のゲート電極とをマスクとして、前記第１導電型の第３のドーパント不純物を前記半導体基板内に導入することにより、前記第１のゲート電極の両側の前記半導体基板内に、第１のポケット領域を形成する工程と、
前記第３のレジスト膜と前記第１のゲート電極とをマスクとして、前記第１導電型と異なる第２導電型の第４のドーパント不純物を前記半導体基板内に導入することにより、前記第１のゲート電極の両側の前記半導体基板内に、第１のエクステンション領域を形成する工程と、
前記第２の領域及び前記第３の領域を露出する第４のレジスト膜を形成する工程と、
前記第４のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第３のドーパント不純物より質量数が大きい前記第１導電型の第５のドーパント不純物を前記半導体基板内に導入することにより、前記第２のゲート電極の両側の前記半導体基板内に第２のポケット領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のポケット領域を形成する工程と、
前記第４のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第２導電型の第６のドーパント不純物を前記半導体基板内に導入することにより、前記第２のゲート電極の両側の前記半導体基板内に第２のエクステンション領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のエクステンション領域を形成する工程と、
前記第１のゲート電極の両側の前記半導体基板内に前記第１のエクステンション領域より深い第１のソース／ドレイン領域を形成し、前記第２のゲート電極の両側の前記半導体基板内に前記第２のエクステンション領域より深い第２のソース／ドレイン領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に前記第３のエクステンション領域より深い第３のソース／ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１のドーパント不純物は、ボロンであり、
前記第２のドーパント不純物は、インジウムである
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第３のドーパント不純物は、ボロンであり、
前記第５のドーパント不純物は、インジウムである
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極、前記第２のゲート電極及び前記第３のゲート電極を形成する工程の後、前記第１のポケット領域を形成する工程の前に、前記第１のゲート電極の側壁部分、前記第２のゲート電極の側壁部分及び前記第３のゲート電極の側壁部分に、サイドウォール絶縁膜をそれぞれ形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域内に第１導電型の第１のドーパント不純物を導入することにより形成された第１のチャネルドープ層と、前記半導体基板の前記第１の領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に前記第１導電型の第２のドーパント不純物を導入することにより形成された第１のポケット領域と、前記第１のゲート電極の両側の前記半導体基板内に形成された前記第１の導電型と異なる第２導電型の第１のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板内の第２の領域内に前記第１のドーパント不純物を導入することにより形成された第２のチャネルドープ層と、前記半導体基板の前記第２の領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に前記第２のドーパント不純物より質量数が大きい前記第１導電型の第３のドーパント不純物を導入することにより形成された第２のポケット領域と、前記第２のゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第２のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと、
前記半導体基板内の第３の領域内に前記第１のドーパント不純物より質量数が大きい前記第１導電型の第４のドーパント不純物を導入することにより形成された第３のチャネルドープ層と、前記半導体基板の前記第３の領域上に第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記第３のゲート電極の両側の前記半導体基板内に前記第３のドーパント不純物を導入することにより形成された第３のポケット領域と、前記第３のゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第３のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第３のソース／ドレイン拡散層とを有する第３のトランジスタと
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）等の半導体装置は、様々な用途で用いられるに至っている。用途の多様化に伴い、ＬＳＩ等の半導体装置には様々な機能が要求されている。
【０００３】
例えば、通常の論理処理を行うのみならず、必要に応じて高速動作することや、待機時の消費電力を低く抑えること等が要求されている。
【０００４】
このような要求に基づき、近時では、通常の論理回路等に用いられる標準的な性能のトランジスタ（標準トランジスタ）と、リーク電流が比較的小さいトランジスタ（低リークトランジスタ）と、動作速度が比較的速いトランジスタ（高速トランジスタ）とを同一の半導体基板上に搭載した半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１７５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、標準トランジスタと低リークトランジスタと高速トランジスタとが同一の半導体基板上に形成された半導体装置では、必ずしも十分な電気的特性が得られるわけではなかった。
【０００７】
本発明の目的は、良好な電気的特性を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板の第１の領域内に形成された第１のトランジスタと、前記半導体基板の第２の領域内に形成された第２のトランジスタと、前記半導体基板の第３の領域内に形成された第３のトランジスタとを有する半導体装置の製造方法であって、前記第１の領域及び前記第２の領域を露出する第１のレジスト膜を形成する工程と、前記第１のレジスト膜をマスクとして、第１導電型の第１のドーパント不純物を前記半導体基板内に導入することにより、前記第１の領域の前記半導体基板内に第１のチャネルドープ層を形成し、前記第２の領域の前記半導体基板内に第２のチャネルドープ層を形成する工程と、前記第３の領域を露出する第２のレジスト膜を形成する工程と、前記第２のレジスト膜をマスクとして、前記第１のドーパント不純物より質量数が大きい前記第１導電型の第２のドーパント不純物を導入することにより、前記第３の領域の前記半導体基板内に第３のチャネルドープ層を形成する工程と、前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、ゲート絶縁膜を形成する工程と、前記第１の領域内の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記第２の領域内の前記ゲート絶縁膜上に第２のゲート電極を形成し、前記第３の領域内の前記ゲート絶縁膜上に第３のゲート電極を形成する工程と、前記第１の領域を露出する第３のレジスト膜を形成する工程と、前記第３のレジスト膜と前記第１のゲート電極とをマスクとして、前記第１導電型の第３のドーパント不純物を前記半導体基板内に導入することにより、前記第１のゲート電極の両側の前記半導体基板内に、第１のポケット領域を形成する工程と、前記第３のレジスト膜と前記第１のゲート電極とをマスクとして、前記第１導電型と異なる第２導電型の第４のドーパント不純物を前記半導体基板内に導入することにより、前記第１のゲート電極の両側の前記半導体基板内に、第１のエクステンション領域を形成する工程と、前記第２の領域及び前記第３の領域を露出する第４のレジスト膜を形成する工程と、前記第４のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第３のドーパント不純物より質量数が大きい前記第１導電型の第５のドーパント不純物を前記半導体基板内に導入することにより、前記第２のゲート電極の両側の前記半導体基板内に第２のポケット領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のポケット領域を形成する工程と、前記第４のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第２導電型の第６のドーパント不純物を前記半導体基板内に導入することにより、前記第２のゲート電極の両側の前記半導体基板内に第２のエクステンション領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のエクステンション領域を形成する工程と、前記第１のゲート電極の両側の前記半導体基板内に前記第１のエクステンション領域より深い第１のソース／ドレイン領域を形成し、前記第２のゲート電極の両側の前記半導体基板内に前記第２のエクステンション領域より深い第２のソース／ドレイン領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に前記第３のエクステンション領域より深い第３のソース／ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【０００９】
実施形態の他の観点によれば、半導体基板の第１の領域内に第１導電型の第１のドーパント不純物を導入することにより形成された第１のチャネルドープ層と、前記半導体基板の前記第１の領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に前記第１導電型の第２のドーパント不純物を導入することにより形成された第１のポケット領域と、前記第１のゲート電極の両側の前記半導体基板内に形成された前記第１の導電型と異なる第２導電型の第１のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、前記半導体基板内の第２の領域内に前記第１のドーパント不純物を導入することにより形成された第２のチャネルドープ層と、前記半導体基板の前記第２の領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に前記第２のドーパント不純物より質量数が大きい前記第１導電型の第３のドーパント不純物を導入することにより形成された第２のポケット領域と、前記第２のゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第２のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと、前記半導体基板内の第３の領域内に前記第１のドーパント不純物より質量数が大きい前記第１導電型の第４のドーパント不純物を導入することにより形成された第３のチャネルドープ層と、前記半導体基板の前記第３の領域上に第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記第３のゲート電極の両側の前記半導体基板内に前記第３のドーパント不純物を導入することにより形成された第３のポケット領域と、前記第３のゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第３のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第３のソース／ドレイン拡散層とを有する第３のトランジスタとを有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
開示の半導体装置及びその製造方法によれば、質量数が比較的小さいドーパント不純物を、第１のフォトレジスト膜を用いて導入することにより、第１のトランジスタ及び第２のトランジスタのチャネルドープ層が形成される。また、質量数が比較的大きいドーパント不純物を、第２のフォトレジスト膜を用いて導入することにより、第３のトランジスタのチャネルドープ層が形成される。また、質量数の比較的小さいドーパント不純物を、第３のフォトレジスト膜を用いて導入することにより、第１のトランジスタのポケット領域が形成される。また、質量数の比較的大きいドーパント不純物を、第４のフォトレジスト膜を用いて導入することにより、第２のトランジスタ及び第３のトランジスタのポケット領域が形成される。質量数が比較的大きいドーパント不純物を第３のトランジスタのチャネルドープ層とポケット領域とに導入するため、第３のトランジスタのオン電流特性を著しく向上させることができる。また、質量数が比較的小さい不純物を第２のトランジスタのチャネルドープ層に導入し、質量数が比較的大きい不純物を第２のトランジスタのポケット領域に導入するため、第２のトランジスタにおいて、リーク電流を抑制しつつ、オン電流特性を向上させ得る。従って、工程数の増加を招くことなく、電気的特性の良好な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態による半導体装置を示す断面図である。
【図２】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１７】第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１８】第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図１９】第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２０】第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２１】第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２２】第１実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。
【図２３】第１実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。
【図２４】第１実施形態による半導体装置の製造方法を示す工程断面図（その２３）である。
【図２５】低リークトランジスタの評価結果を示すグラフである。
【図２６】標準トランジスタの評価結果を示すグラフである。
【図２７】高速トランジスタの評価結果を示すグラフである。
【図２８】第１実施形態による半導体装置の評価結果を示すグラフである。
【図２９】第２実施形態による半導体装置を示す断面図である。
【図３０】第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３１】第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３２】第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３３】第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３４】第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３５】第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３６】第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３７】第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図３８】第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図３９】第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図４０】第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図４１】参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図４２】参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図４３】参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図４４】参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【図４５】参考例による半導体装置の製造方法を示す工程断面図（その５）である。
【図４６】参考例による半導体装置の製造方法を示す工程断面図（その６）である。
【図４７】参考例による半導体装置の製造方法を示す工程断面図（その７）である。
【図４８】参考例による半導体装置の製造方法を示す工程断面図（その８）である。
【図４９】参考例による半導体装置の製造方法を示す工程断面図（その９）である。
【図５０】参考例による半導体装置の製造方法を示す工程断面図（その１０）である。
【図５１】参考例による半導体装置の製造方法を示す工程断面図（その１１）である。
【図５２】参考例による半導体装置の製造方法を示す工程断面図（その１２）である。
【図５３】参考例による半導体装置の製造方法を示す工程断面図（その１３）である。
【図５４】参考例による半導体装置の製造方法を示す工程断面図（その１４）である。
【発明を実施するための形態】
【００１２】
図４１乃至図５４は、参考例による半導体装置の製造方法を示す工程断面図である。
【００１３】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により素子領域を確定する素子分離領域２１２を形成する（図４１参照）。
【００１４】
次に、全面に、熱酸化法により犠牲酸化膜２７２を形成する。
【００１５】
次に、Ｎ型低リークトランジスタ形成領域２０１，Ｎ型標準トランジスタ形成領域２０２及びＮ型高速トランジスタ形成領域２０３を露出するフォトレジスト膜（図示せず）を形成する。次に、フォトレジスト膜をマスクとして、イオン注入法により、半導体基板２１０内にボロン（Ｂ）を導入することにより、Ｐ型ウェル２１４を形成する。加速エネルギーは１５０ｋｅＶとし、ドーズ量は１．３×１０１３ｃｍ−２とする。この後、アッシングによりフォトレジスト膜を除去する。
【００１６】
次に、Ｐ型低リークトランジスタ形成領域２０４，Ｐ型標準トランジスタ形成領域２０５及びＰ型高速トランジスタ形成領域２０６を露出するフォトレジスト膜（図示せず）を形成する。次に、フォトレジスト膜をマスクとして、イオン注入法により、半導体基板２１０内にリン（Ｐ）を導入することにより、Ｎ型ウェル２１６を形成する。加速エネルギーは３００ｋｅＶとし、ドーズ量は３×１０１３ｃｍ−２とする。この後、アッシングによりフォトレジスト膜を除去する。
【００１７】
次に、Ｎ型低リークトランジスタ形成領域２０１を露出する開口部２７６が形成されたフォトレジスト膜２７４をマスクとして、イオン注入法によりボロンを導入することにより、チャネルドープ層２１８を形成する（図４２参照）。加速エネルギーは１０ｋｅＶとし、ドーズ量は１．３×１０１３ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２７４を除去する。
【００１８】
次に、Ｎ型標準トランジスタ形成領域２０２を露出する開口部２７７が形成されたフォトレジスト膜２７５をマスクとして、イオン注入法によりボロンを導入することにより、チャネルドープ層２１９を形成する（図４３参照）。加速エネルギーは１０ｋｅＶとし、ドーズ量は５．０×１０１２ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２７５を除去する。
【００１９】
次に、Ｎ型高速トランジスタ形成領域２０３を露出する開口部２８４が形成されたフォトレジスト膜２８２をマスクとして、イオン注入法によりボロンを導入することにより、チャネルドープ層２２０を形成する（図４４参照）。加速エネルギーは１０ｋｅＶとし、ドーズ量は３．０×１０１２ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２８２を除去する。
【００２０】
次に、Ｐ型低リークトランジスタ形成領域２０４を露出する開口部２８０が形成されたフォトレジスト膜２７８をマスクとして、イオン注入法によりリンを導入することにより、チャネルドープ層２４０を形成する（図４５参照）。加速エネルギーは５０ｋｅＶとし、ドーズ量は１．２×１０１３ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２７８を除去する。
【００２１】
次に、Ｐ型標準トランジスタ形成領域２０５を露出する開口部２８１が形成されたフォトレジスト膜２７９をマスクとして、イオン注入法によりリンを導入することにより、チャネルドープ層２４１を形成する（図４６参照）。加速エネルギーは５０ｋｅＶとし、ドーズ量は８．０×１０１２ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２７９を除去する。
【００２２】
次に、Ｐ型高速トランジスタ形成領域２０６を露出する開口部２８８が形成されたフォトレジスト膜２８６をマスクとして、イオン注入法によりリンを導入することにより、チャネルドープ層２５４を形成する（図４７参照）。加速エネルギーは５０ｋｅＶとし、ドーズ量は４．０×１０１２ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２８６を除去する。
【００２３】
次に、全面に、熱酸化法により、ゲート絶縁膜２２２を形成する。
【００２４】
次に、全面に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法によりポリシリコン膜を形成する。
【００２５】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ゲート電極２２４ａ〜２２４ｆを形成する。
【００２６】
次に、Ｎ型低リークトランジスタ形成領域２０１，Ｎ型標準トランジスタ形成領域２０２及びＮ型高速トランジスタ形成領域２０３を露出する開口部２９２が形成されたフォトレジスト膜２９０を形成する。
【００２７】
次に、フォトレジスト膜２９０とゲート電極２２４ａ〜２２４ｃとをマスクとして、イオン注入法により、半導体基板２１０内にボロンを導入する。これにより、Ｎ型低リークトランジスタ２３４ａのポケット領域２２６、Ｎ型標準トランジスタ２３４ｂのポケット領域２２６及びＮ型高速トランジスタ２３４ｃのポケット領域２２６が形成される（図４８参照）。イオン注入は、４方向から行う。イオン注入の角度は、半導体基板１０の法線方向に対して２５度とする。加速エネルギーは１０ｋｅＶとし、４方向のドーズ量の合計は４．０×１０１３ｃｍ−２とする。
【００２８】
次に、フォトレジスト膜２９０及びゲート電極２２４ａ〜２２４ｃをマスクとして、イオン注入法により、半導体基板２１０内に砒素（Ａｓ）を導入する。これにより、Ｎ型低リークトランジスタ２３４ａのエクステンション領域２３８、Ｎ型標準トランジスタ２３４ｂのエクステンション領域２３８及びＮ型高速トランジスタ２３４ｃのエクステンション領域２３８が形成される（図４９参照）。加速エネルギーは４ｋｅＶとし、ドーズ量は１．０×１０１５ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２９０を除去する。
【００２９】
次に、Ｐ型低リークトランジスタ形成領域２０４、Ｐ型標準トランジスタ形成領域２０５及びＰ型高速トランジスタ形成領域２０６を露出する開口部２９６が形成されたフォトレジスト膜２９４を形成する。
【００３０】
次に、フォトレジスト膜２９４とゲート電極２２４ｄ〜２２４ｆとをマスクとして、イオン注入法により、半導体基板２１０内にリンを導入する。これにより、Ｐ型低リークトランジスタ２４８ａのポケット領域２４２、Ｐ型標準トランジスタ２４８ｂのポケット領域２４２及びＰ型高速トランジスタ２４８ｃのポケット領域２４２が形成される（図５０参照）。イオン注入は、例えば４方向から行う。イオン注入の角度は、半導体基板１０の法線方向に対して２５度とする。加速エネルギーは例えば３０ｋｅＶとし、４方向のドーズ量の合計は４．０×１０１３ｃｍ−２とする。
【００３１】
次に、フォトレジスト膜２９４とゲート電極２２４ｄ〜２２４ｆとをマスクとして、イオン注入法により、半導体基板２１０内にＢＦ２を導入する。これにより、Ｐ型低リークトランジスタ２４８ａのエクステンション領域２４４、Ｐ型標準トランジスタ２４８ｂのエクステンション領域２４４及びＰ型高速トランジスタ２４８ｂのエクステンション領域２４４が形成される（図５１参照）。加速エネルギーは３ｋｅＶとし、ドーズ量は５．０×１０１４ｃｍ−２とする。この後、アッシングにより、フォトレジスト膜２９４を除去する。
【００３２】
次に、全面に、熱ＣＶＤ法により、シリコン酸化膜を形成する。
【００３３】
次に、ドライエッチングにより、シリコン酸化膜を異方性エッチングし、ゲート電極２２４ａ〜２２４ｆの側壁部分にシリコン酸化膜のサイドウォール絶縁膜２３０を形成する。
【００３４】
次に、Ｎ型低リークトランジスタ形成領域２０１、Ｎ型標準トランジスタ形成領域２０２及びＮ型高速トランジスタ形成領域２０３を露出する開口部３０８が形成されたフォトレジスト膜３０６を形成する。
【００３５】
次に、フォトレジスト膜３０６とゲート電極２２４ａ〜２２４ｃとをマスクとして、イオン注入法により、半導体基板２１０内にリンを導入する。これにより、Ｎ型低リークトランジスタ２３４ａのソース／ドレイン領域２３２、Ｎ型標準トランジスタ２３４ｂのソース／ドレイン領域２３２及びＮ型高速トランジスタ２３４ｃのソース／ドレイン領域２３２が形成される（図５２参照）。加速エネルギーは、例えば８ｋｅＶとする。ドーズ量は、例えば１．０×１０１６ｃｍ−２程度とする。この後、アッシングにより、フォトレジスト膜３０６を除去する。
【００３６】
次に、Ｐ型低リークトランジスタ形成領域２０４、Ｐ型標準トランジスタ形成領域２０５及びＰ型高速トランジスタ形成領域２０６を露出する開口部３１２が形成されたフォトレジスト膜３１０を形成する。
【００３７】
次に、フォトレジスト膜３１０とゲート電極２２４ｄ〜２２４ｆとをマスクとして、イオン注入法により、半導体基板２１０内にボロンを導入する。これにより、Ｐ型低リークトランジスタ２４８ａのソース／ドレイン領域２４６、Ｐ型標準トランジスタ２４８ｂのソース／ドレイン領域２４６及びＰ型高速トランジスタ２４８ｃのソース／ドレイン領域２４６が形成される（図５３参照）。加速エネルギーは４ｋｅＶとし、ドーズ量は３．０×１０１６ｃｍ−２程度とする。この後、アッシングにより、フォトレジスト膜３１０を除去する。
【００３８】
次に、全面に、スパッタリング法により、ニッケル膜を形成する。
【００３９】
次に、熱処理を行うことにより、半導体基板２１０の表面とニッケル膜とを反応させるとともに、ゲート電極２２４ａ〜２２４ｆの上部とニッケル膜とを反応させる。この後、未反応のニッケル膜を、エッチング除去する。これにより、ソース／ドレイン領域２３２、２４６上にニッケルシリサイドのシリサイド膜２５６が形成される。また、ゲート電極２２４ａ〜２２４ｆ上にもシリサイド膜２５６が形成される。
【００４０】
次に、熱ＣＶＤ法により、層間絶縁膜２５８を形成する。
【００４１】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン領域２４２、２４６上のシリサイド層２５６に達するコンタクトホール２６０を層間絶縁膜２５８に形成する。
【００４２】
次に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とを順次形成することにより、バリア膜２６２を形成する。
【００４３】
次に、ＣＶＤ法により、タングステン膜２６４を形成する。
【００４４】
次に、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜２５８の表面が露出するまでタングステン膜２６４及びバリア膜２６２を研磨することにより、コンタクトホール６０内にタングステンの導体プラグ２６２を埋め込む。
【００４５】
こうして、参考例による半導体装置が製造される（図５４参照）。
【００４６】
参考例による半導体装置では、各々のＮ型トランジスタ２３４ａ〜２３４ｃのチャネルドープ層２１８、２１９、２２０を形成する際に、それぞれ別個のフォトレジスト膜を用いて、互いに異なるイオン注入条件で、ドーパント不純物を導入していた。また、各々のＰ型トランジスタ２４８ａ〜２４８ｃのチャネルドープ層２４０、２４１、２５４を形成する際に、それぞれ別個のフォトレジスト膜を用いて、互いに異なるイオン注入条件で、ドーパント不純物を導入していた。
【００４７】
このような参考例による半導体装置では、高速トランジスタ２３４ｃにおいて、十分に大きいオン電流が得られなかった。また、このような参考例による半導体装置では、標準トランジスタ２３４ｂにおいても、必ずしも十分に大きいオン電流が得られなかった。
【００４８】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図２８を用いて説明する。
【００４９】
（半導体装置）
まず、本実施形態による半導体装置について図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図１の紙面左上側は、Ｎ型低リークトランジスタ形成領域１を示している。図１の紙面中央上側は、Ｎ型標準トランジスタ形成領域２を示している。図１の紙面右上側は、Ｎ型高速トランジスタ形成領域３を示している。図１の紙面左下側は、Ｐ型低リークトランジスタ形成領域４を示している。図１の紙面中央下側は、Ｐ型標準トランジスタ形成領域５を示している。図１の紙面右下側は、Ｐ型高速トランジスタ形成領域６を示している。
【００５０】
低リークトランジスタとは、リーク電流が比較的小さいトランジスタのことである。低リークトランジスタは、閾値電圧が比較的高く、オン電流（駆動電流）が比較的小さいため、スイッチング速度が特に速いわけではないが、待機時の消費電力が極めて小さいものである。
【００５１】
高速トランジスタとは、比較的高速で動作するトランジスタのことである。高速トランジスタは、閾値電圧が比較的低く、オン電流が比較的大きいため、スイッチング速度は比較的速いが、待機時のリーク電流は比較的大きい。
【００５２】
標準トランジスタは、低リークトランジスタや高速トランジスタのように電気的特性が際だっているわけではないトランジスタである。標準トランジスタの閾値電圧は、低リークトランジスタの閾値電圧よりは低く、高速トランジスタの閾値電圧よりは高い。また、標準トランジスタのオン電流は、低リークトランジスタのオン電流よりは大きく、高速トランジスタのオン電流よりは小さい。また、標準トランジスタのスイッチング速度は、低リークトランジスタのスイッチング速度よりは速いが、高速トランジスタのスイッチング速度よりは遅い。
【００５３】
図１に示すように、半導体基板１０には、素子領域を確定する素子分離領域１２が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１２としては、例えばシリコン酸化膜が用いられている。
【００５４】
Ｎ型低リークトランジスタ形成領域１、Ｎ型標準トランジスタ形成領域２及びＮ型高速トランジスタ形成領域３の半導体基板１０内には、Ｐ型ウェル１４が形成されている。Ｐ型ウェル１４は、例えばボロンを導入することにより形成されている。
【００５５】
Ｐ型低リークトランジスタ形成領域４、Ｐ型標準トランジスタ形成領域５及びＰ型高速トランジスタ形成領域６の半導体基板１０内には、Ｎ型ウェル１６が形成されている。Ｎ型ウェル１６は、例えばリンを導入することにより形成されている。
【００５６】
Ｎ型低リークトランジスタ形成領域１の半導体基板１０内には、Ｐ型のチャネルドープ層（チャネル不純物層）１８が形成されている。チャネルドープ層１８には、比較的質量数の小さいドーパント不純物が導入されている。チャネルドープ層１８には、ドーパント不純物として例えばボロンが導入されている。質量数が比較的小さいドーパント不純物を導入することによりチャネルドープ層１８が形成されているため、チャネルドープ層１８の不純物プロファイルは比較的緩やかになっている。チャネルドープ層１８の不純物プロファイルが緩やかになっているため、空乏層が広がりやすくなっており、電界集中が生じにくくなっている。このことは、Ｎ型低リークトランジスタの３４ａのリーク電流を抑制することに寄与する。
【００５７】
Ｎ型低リークトランジスタ形成領域１の半導体基板１０上には、ゲート絶縁膜２２を介して、ゲート電極２４ａが形成されている。ゲート絶縁膜２２としては、例えばシリコン酸化膜が用いられている。ゲート電極２４ａとしては、例えばポリシリコン膜が用いられている。
【００５８】
ゲート電極２４ａの両側の半導体基板１０内には、Ｐ型のポケット領域（ハロ領域）２６が形成されている。ポケット領域２６は、質量数が比較的小さいドーパント不純物を導入することにより形成されている。ポケット領域２６には、ドーパント不純物として例えばボロンが導入されている。質量数が比較的小さいドーパント不純物を導入することによりポケット領域２６が形成されているため、ポケット領域２６の不純物プロファイルは比較的緩やかになっている。ポケット領域２６の不純物プロファイルが緩やかになっているため、空乏層が広がりやすくなっており、電界集中が生じにくくなっている。このことは、Ｎ型低リークトランジスタの３４ａのリーク電流を抑制することに寄与する。
【００５９】
ゲート電極２４ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域２８が形成されている。エクステンション領域２８は、例えば砒素を導入することにより形成されている。
【００６０】
ゲート電極２４ａの側壁部分には、例えばシリコン酸化膜のサイドウォール絶縁膜３０が形成されている。
【００６１】
サイドウォール絶縁膜３０が形成されたゲート電極２４ａの両側の半導体基板１０内には、Ｎ型のソース／ドレイン領域３２が形成されている。ソース／ドレイン領域３２は、例えばリンを導入することにより形成されている。
【００６２】
こうして、ゲート電極２４ａとポケット領域２６とエクステンション領域２８とソース／ドレイン領域３２とチャネルドープ層１８とを有するＮ型低リークトランジスタ３４ａが形成されている。
【００６３】
Ｎ型標準トランジスタ形成領域２の半導体基板１０内には、Ｐ型のチャネルドープ層１８が形成されている。チャネルドープ層１８には、比較的質量数の小さいドーパント不純物が導入されている。チャネルドープ層１８には、ドーパント不純物として例えばボロンが導入されている。質量数が比較的小さいドーパント不純物を導入することによりチャネルドープ層１８が形成されているため、チャネルドープ層１８の不純物プロファイルは比較的緩やかになっている。このことは、Ｎ型標準トランジスタの３４ｂのリーク電流を抑制することに寄与する。
【００６４】
Ｎ型標準トランジスタ形成領域２の半導体基板１０上には、ゲート絶縁膜２２を介してゲート電極２４ｂが形成されている。
【００６５】
ゲート電極２４ｂの両側の半導体基板１０内には、Ｐ型のポケット領域３６が形成されている。ポケット領域３６には、比較的質量数が大きいドーパント不純物が導入されている。ポケット領域３６に導入されているドーパント不純物は、ポケット領域２６に導入されているドーパント不純物より質量数が大きい。ポケット領域３６には、ドーパント不純物として例えばインジウム（Ｉｎ）が導入されている。質量数の比較的大きいドーパント不純物を導入することによりポケット領域３６が形成されるため、ポケット領域３６の不純物プロファイルは比較的急峻となっている。ポケット領域３６を形成する際に導入されるドーパント不純物がゲート電極３４ｂ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。このことは、Ｎ型標準トランジスタ３４ｂのオン電流特性の向上に寄与する。
【００６６】
ゲート電極２４ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域３８が形成されている。エクステンション領域３８は、例えば砒素を導入することにより形成されている。
【００６７】
ゲート電極２４ｂの側壁部分には、サイドウォール絶縁膜３０が形成されている。
【００６８】
サイドウォール絶縁膜３０が形成されたゲート電極２４ｂの両側の半導体基板１０内には、Ｎ型のソース／ドレイン領域３２が形成されている。ソース／ドレイン領域３２は、例えばリンを導入することにより形成されている。
【００６９】
こうして、ゲート電極２４ｂとポケット領域３６とエクステンション領域３８とソース／ドレイン領域３２とチャネルドープ層１８とを有するＮ型標準トランジスタ３４ｂが形成されている。
【００７０】
Ｎ型高速トランジスタ形成領域３の半導体基板１０内には、Ｐ型のチャネルドープ層２０が形成されている。チャネルドープ層２０には、比較的質量数が大きいドーパント不純物が導入されている。チャネルドープ層２０に導入されているドーパント不純物は、チャネルドープ層１８に導入されているドーパント不純物より質量数が大きい。チャネルドープ層２０には、ドーパント不純物として例えばインジウムが導入されている。質量数の比較的大きいドーパント不純物を導入することによりチャネルドープ層２０が形成されているため、チャネルドープ層２０の不純物プロファイルは比較的急峻となる。チャネルドープ層２０を形成する際に導入されるドーパント不純物がゲート電極２４ｃ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。また、半導体基板１０の表面よりも少し深いところに比較的急峻な不純物プロファイルでチャネルドープ層２０が形成されているため、空乏層の広がりも抑制される。これらのことは、Ｎ型高速トランジスタ３４ｃのオン電流特性及び動作速度の向上等に寄与する。
【００７１】
Ｎ型高速トランジスタ形成領域３の半導体基板１０上には、ゲート絶縁膜２２を介してゲート電極２４ｃが形成されている。
【００７２】
ゲート電極２４ｃの両側の半導体基板１０内には、Ｐ型のポケット領域３６が形成されている。ポケット領域３６には、比較的質量数が大きいドーパント不純物が導入されている。ポケット領域３６に導入されているドーパント不純物は、ポケット領域２６に導入されているドーパント不純物より質量数が大きい。ポケット領域３６には、ドーパント不純物として例えばインジウムが導入されている。質量数の比較的大きいドーパント不純物を導入することによりポケット領域３６が形成されるため、ポケット領域３６の不純物プロファイルは比較的急峻となる。ポケット領域３６を形成する際に導入されるドーパント不純物がゲート電極３４ｂ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。このことは、Ｎ型高速トランジスタ３４ｃのオン電流特性の向上に寄与する。
【００７３】
ゲート電極２４ｃの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域３８が形成されている。エクステンション領域３８は、例えば砒素を導入することにより形成されている。
【００７４】
ゲート電極２４ｃの側壁部分には、サイドウォール絶縁膜３０が形成されている。
【００７５】
サイドウォール絶縁膜３０が形成されたゲート電極２４ｃの両側の半導体基板１０内には、Ｎ型のソース／ドレイン領域３２が形成されている。ソース／ドレイン領域３２は、例えばリンを導入することにより形成されている。
【００７６】
こうして、ゲート電極２４ｃとポケット領域３６とエクステンション領域３８とソース／ドレイン領域３２とチャネルドープ層２０とを有するＮ型高速トランジスタ３４ｃが形成されている。
【００７７】
Ｐ型低リークトランジスタ形成領域４の半導体基板１０内には、Ｎ型のチャネルドープ層４０が形成されている。チャネルドープ層４０には、比較的質量数の小さいドーパント不純物が導入されている。チャネルドープ層４０には、ドーパント不純物として例えばリンが導入されている。質量数が比較的小さいドーパント不純物を導入することによりチャネルドープ層４０が形成されているため、チャネルドープ層４０の不純物プロファイルは比較的緩やかになっている。チャネルドープ層４０の不純物プロファイルが緩やかになっているため、空乏層が広がりやすくなっており、電界集中が生じにくくなっている。このことは、Ｐ型低リークトランジスタの４８ａのリーク電流を抑制することに寄与する。
【００７８】
Ｐ型低リークトランジスタ形成領域４の半導体基板１０上には、ゲート絶縁膜２２を介して、ゲート電極２４ｄが形成されている。
【００７９】
ゲート電極２４ｄの両側の半導体基板１０内には、Ｎ型のポケット領域４２が形成されている。ポケット領域４２は、質量数が比較的小さいドーパント不純物を導入することにより形成されている。ポケット領域４２には、ドーパント不純物として例えばリンが導入されている。質量数が比較的小さいドーパント不純物を導入することによりポケット領域４２が形成されているため、ポケット領域４２の不純物プロファイルは比較的緩やかになっている。ポケット領域４２の不純物プロファイルが緩やかになっているため、空乏層が広がりやすくなっており、電界集中が生じにくくなっている。このことは、Ｐ型低リークトランジスタの４８ａのリーク電流を抑制することに寄与する。
【００８０】
ゲート電極２４ｄの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型のエクステンション領域４４が形成されている。エクステンション領域４４は、例えばボロンを導入することにより形成されている。
【００８１】
ゲート電極２４ｄの側壁部分には、例えばサイドウォール絶縁膜３０が形成されている。
【００８２】
サイドウォール絶縁膜３０が形成されたゲート電極２４ｄの両側の半導体基板１０内には、Ｐ型のソース／ドレイン領域４６が形成されている。ソース／ドレイン領域４６は、例えばボロンを導入することにより形成されている。
【００８３】
こうして、ゲート電極２４ｄとポケット領域４２とエクステンション領域４４とソース／ドレイン領域４６とチャネルドープ層４０とを有するＰ型低リークトランジスタ４８ａが形成されている。
【００８４】
Ｐ型標準トランジスタ形成領域５の半導体基板１０内には、Ｎ型のチャネルドープ層４０が形成されている。チャネルドープ層４０には、比較的質量数の小さいドーパント不純物が導入されている。チャネルドープ層４０には、ドーパント不純物として例えばリンが導入されている。質量数が比較的小さいドーパント不純物を導入することによりチャネルドープ層４０が形成されているため、チャネルドープ層４０の不純物プロファイルは比較的緩やかになっている。このことは、Ｐ型低リークトランジスタの４８ａのリーク電流を抑制することに寄与する。
【００８５】
Ｐ型標準トランジスタ形成領域５の半導体基板１０上には、ゲート絶縁膜２２を介してゲート電極２４ｅが形成されている。
【００８６】
ゲート電極２４ｅの両側の半導体基板１０内には、Ｎ型のポケット領域５０が形成されている。ポケット領域５０には、比較的質量数が大きいドーパント不純物が導入されている。ポケット領域５０に導入されているドーパント不純物は、ポケット領域４２に導入されているドーパント不純物より質量数が大きい。ポケット領域５０には、ドーパント不純物として例えば砒素又はアンチモン（Ｓｂ）が導入されている。質量数の比較的大きいドーパント不純物を導入することによりポケット領域５０が形成されるため、ポケット領域５０の不純物プロファイルは比較的急峻となる。ポケット領域５０を形成する際に導入されるドーパント不純物がゲート電極４８ｂ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。このことは、Ｐ型標準トランジスタ４８ｂのオン電流特性の向上に寄与する。
【００８７】
ゲート電極２４ｅの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型のエクステンション領域５２が形成されている。エクステンション領域５２は、例えばボロンを導入することにより形成されている。
【００８８】
ゲート電極２４ｅの側壁部分には、サイドウォール絶縁膜３０が形成されている。
【００８９】
サイドウォール絶縁膜３０が形成されたゲート電極２４ｅの両側の半導体基板１０内には、Ｐ型のソース／ドレイン領域４６が形成されている。ソース／ドレイン領域４６は、例えばボロンを導入することにより形成されている。
【００９０】
こうして、ゲート電極２４ｅとポケット領域５０とエクステンション領域５２とソース／ドレイン領域４６とチャネルドープ層４０とを有するＰ型標準トランジスタ４８ｂが形成されている。
【００９１】
Ｐ型高速トランジスタ形成領域６の半導体基板１０内には、Ｎ型のチャネルドープ層５４が形成されている。チャネルドープ層５４には、比較的質量数が大きいドーパント不純物が導入されている。チャネルドープ層５４に導入されているドーパント不純物は、チャネルドープ層４０に導入されているドーパント不純物より質量数が大きい。チャネルドープ層５４には、ドーパント不純物として例えば砒素又はアンチモンが導入されている。質量数の比較的大きいドーパント不純物を導入することによりチャネルドープ層５４が形成されているため、チャネルドープ層５４の不純物プロファイルは比較的急峻となる。チャネルドープ層５４を形成する際に導入されるドーパント不純物がゲート電極４８ｃ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。また、半導体基板１０の表面よりも少し深いところに比較的急峻な不純物プロファイルでチャネルドープ層５４が形成されているため、空乏層の広がりも抑制される。これらのことは、Ｐ型高速トランジスタ４８ｃのオン電流特性及び動作速度の向上等に寄与する。
【００９２】
Ｐ型高速トランジスタ形成領域６の半導体基板１０上には、ゲート絶縁膜２２を介してゲート電極２４ｆが形成されている。
【００９３】
ゲート電極２４ｆの両側の半導体基板１０内には、Ｎ型のポケット領域５０が形成されている。ポケット領域５０には、比較的質量数が大きいドーパント不純物が導入されている。ポケット領域５０に導入されているドーパント不純物は、ポケット領域４２に導入されているドーパント不純物より質量数が大きい。ポケット領域５０には、ドーパント不純物として例えば砒素又はアンチモンが導入されている。質量数の比較的大きいドーパント不純物を導入することによりポケット領域５０が形成されるため、ポケット領域５０の不純物プロファイルは比較的急峻となる。ポケット領域５０を形成する際に導入されるドーパント不純物がゲート電極４８ｂ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。このことは、Ｐ型高速トランジスタ４８ｃのオン電流特性の向上に寄与する。
【００９４】
ゲート電極２４ｆの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型のエクステンション領域５２が形成されている。エクステンション領域５２は、例えばボロンを導入することにより形成されている。
【００９５】
ゲート電極２４ｆの側壁部分には、サイドウォール絶縁膜３０が形成されている。
【００９６】
サイドウォール絶縁膜３０が形成されたゲート電極２４ｆの両側の半導体基板１０内には、Ｐ型のソース／ドレイン領域４６が形成されている。ソース／ドレイン領域４６は、例えばボロンを導入することにより形成されている。
【００９７】
こうして、ゲート電極２４ｆとポケット領域５０とエクステンション領域５２とソース／ドレイン領域４６とチャネルドープ層５４とを有するＰ型高速トランジスタ４８ｃが形成されている。
【００９８】
トランジスタ３４ａ〜３４ｃ、４８ａ〜４８ｃのゲート絶縁膜２２は、同一絶縁膜により形成されている。このため、トランジスタ３４ａ〜３４ｃ、４８ａ〜４８ｃのゲート絶縁膜２２の膜厚は、互いに等しくなっている。
【００９９】
ソース／ドレイン領域３２、４６上及びゲート電極２４ａ〜２４ｆ上には、例えばニッケルシリサイドのシリサイド膜が形成されている。ソース／ドレイン領域３２、４６上のシリサイド膜５６は、ソース／ドレイン電極として機能する。
【０１００】
トランジスタ３４ａ〜３４ｃ、４８ａ〜４８ｃが形成された半導体基板１０上には、例えばシリコン酸化膜の層間絶縁膜５８が形成されている。層間絶縁膜５８には、ソース／ドレイン電極５６に達するコンタクトホール６０が形成されている。コンタクトホール６０内には、Ｔｉ膜とＴｉＮ膜とを順次積層することによりバリア膜６２が形成されている。バリア膜６２が形成されたコンタクトホール６０内には、例えばタングステンの導体プラグ６４が形成されている。
【０１０１】
こうして本実施形態による半導体装置が形成されている。
【０１０２】
このように、本実施形態では、質量数の比較的大きいドーパント不純物を導入することにより、高速トランジスタ３４ｃ、４８ｃのチャネルドープ層２０，５４が形成されている。このため、本実施形態では、チャネルドープ層２０，５４が、半導体基板１０の最表面よりも少し深いところに比較的急峻なプロファイルで形成されている。チャネルドープ層２０，５４を形成する際に導入されるドーパント不純物がゲート電極２４ｃ、２４ｆ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。また、本実施形態では、質量数の比較的大きいドーパント不純物を導入することにより、高速トランジスタ３４ｃ、４８ｃのポケット領域３６，５０が形成されている。質量数の比較的大きいドーパント不純物を導入することによりポケット領域３６，５０が形成されるため、ポケット領域３６，５０の不純物プロファイルは比較的急峻となる。ポケット領域３６，５０を形成する際に導入されるドーパント不純物がゲート電極３４ｂ、４８ｂ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。従って、本実施形態によれば、高速トランジスタ３４ｃ、４８ｃのオン電流特性を著しく向上することができる。
【０１０３】
また、本実施形態では、質量数の比較的大きいドーパント不純物を導入することにより、標準トランジスタ３４ｂ、４８ｂのポケット領域３６，５０が形成されている。質量数の比較的大きいドーパント不純物を導入することによりポケット領域３６，５０が形成されるため、ポケット領域３６，５０の不純物プロファイルは比較的急峻となる。ポケット領域３６，５０を形成する際に導入されるドーパント不純物がゲート電極３４ｂ、４８ｂ直下の半導体基板１０の表面近傍にあまり多く存在しないため、キャリアの移動が不純物により妨げられるのを抑制し得る。このため、本実施形態によれば、標準トランジスタ３４ｂ、４８ｂのオン電流特性を向上することもできる。
【０１０４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図２４を用いて説明する。図２乃至図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０５】
まず、半導体基板１０上の全面に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜６６を形成する。半導体基板１０としては、例えばシリコン基板を用いる（図２参照）。
【０１０６】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜６８を形成する。
【０１０７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０８】
次に、フォトリソグラフィ技術を用い、素子分離領域の形成予定領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１０９】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜６８及びシリコン酸化膜６６をエッチングする。
【０１１０】
次に、フォトレジスト膜をマスクとして、シリコン基板１０をドライエッチングすることにより、例えば深さが３００ｎｍの素子分離用のトレンチ７０を半導体基板１０に形成する。この後、例えばアッシングにより、フォトレジスト膜を除去する（図３参照）。
【０１１１】
次に、例えば熱酸化法により、トレンチ７０の内壁にシリコン酸化膜（図示せず）を形成する。シリコン酸化膜の膜厚は、例えば５ｎｍ程度とする。酸化炉の温度は、例えば８００℃程度とする。
【０１１２】
次に、全面に、例えばＣＶＤ法により、トレンチ７０を埋め込む例えば膜厚５００ｎｍのシリコン酸化膜１２を形成する（図４参照）。
【０１１３】
次に、例えばＣＭＰ法により、シリコン窒化膜６８の表面が露出するまでシリコン酸化膜１２を研磨する（図５参照）。
【０１１４】
次に、シリコン窒化膜６８及びシリコン酸化膜６６をエッチング除去する。
【０１１５】
次に、トレンチ７０に埋め込まれたシリコン酸化膜１２の膜密度を向上させるためのアニール（熱処理）を行う。アニール温度は例えば１０００℃程度とし、アニール時間は例えば３０秒程度とする。
【０１１６】
こうして、ＳＴＩ（Shallow Trench Isolation）法により、素子領域を確定する素子分離領域１２が半導体基板１０に形成される（図６参照）。
【０１１７】
次に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜の犠牲酸化膜７２を半導体基板１０上に形成する。
【０１１８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１９】
次に、ＮＭＯＳトランジスタ形成領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１２０】
次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型ウェル１４を形成する。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば１５０ｋｅＶ程度とする。ドーズ量は、例えば３×１０１３ｃｍ−２程度とする。
【０１２１】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【０１２２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２３】
次に、ＰＭＯＳトランジスタ形成領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１２４】
次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型ウェル１６を形成する。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば３００ｋｅＶ程度とする。ドーズ量は、例えば３×１０１３ｃｍ−２程度とする。
【０１２５】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【０１２６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。
【０１２７】
次に、Ｎ型低リークトランジスタ形成領域１及びＮ型標準トランジスタ形成領域２を露出する開口部７６をフォトレジスト膜７４に形成する。
【０１２８】
次に、フォトレジスト膜７４をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、チャネルドープ層を形成する（図７参照）。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば１．３×１０１３ｃｍ−２程度とする。
【０１２９】
この後、例えばアッシングにより、フォトレジスト膜７４を除去する。
【０１３０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７８を形成する。
【０１３１】
次に、Ｐ型低リークトランジスタ形成領域４及びＰ型標準トランジスタ形成領域５を露出する開口部８０をフォトレジスト膜７８に形成する。
【０１３２】
次に、フォトレジスト膜７８をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、チャネルドープ層４０を形成する（図８参照）。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば５０ｋｅＶとする。ドーズ量は、例えば８．０×１０１２ｃｍ−２程度とする。
【０１３３】
この後、例えばアッシングにより、フォトレジスト膜７８を除去する。
【０１３４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８２を形成する。
【０１３５】
次に、Ｎ型高速トランジスタ形成領域３を露出する開口部８４をフォトレジスト膜８２に形成する。
【０１３６】
次に、フォトレジスト膜８２をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、チャネルドープ層２０を形成する（図９参照）。ドーパント不純物としては、チャネルドープ層１８を形成する際に用いたドーパント不純物より質量数の大きいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えばインジウムを用いる。加速エネルギーは、例えば６０ｋｅＶとする。ドーズ量は、例えば１．８×１０１３ｃｍ−２程度とする。
【０１３７】
この後、例えばアッシングにより、フォトレジスト膜８２を除去する。
【０１３８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８６を形成する。
【０１３９】
次に、Ｐ型高速トランジスタ形成領域６を露出する開口部８８をフォトレジスト膜８６に形成する。
【０１４０】
次に、フォトレジスト膜８６をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、チャネルドープ層５４を形成する（図１０参照）。ドーパント不純物としては、チャネルドープ層４０を形成する際に用いたドーパント不純物より質量数の大きいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えば砒素又はアンチモンを用いる。ドーパント不純物として砒素を用いる場合には、加速エネルギーを例えば１００ｋｅＶ程度とし、ドーズ量を例えば４．０×１０１２ｃｍ−２程度とする。ドーパント不純物としてアンチモンを用いる場合には、加速エネルギーを例えば１３５ｋｅＶ程度とし、ドーズ量を例えば４．０×１０１２ｃｍ−２程度とする。
【０１４１】
この後、例えばアッシングにより、フォトレジスト膜８２を除去する。
【０１４２】
次に、全面に、例えば熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜のゲート絶縁膜２２を形成する。
【０１４３】
次に、全面に、例えば熱ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜を形成する。
【０１４４】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極の形状にパターニングする。こうして、Ｎ型低リークトランジスタ３４ａのゲート電極２４ａ、Ｎ型標準トランジスタ３４ｂのゲート電極２４ｂ、及び、Ｎ型高速トランジスタ３４ｃのゲート電極２４ｃが形成される。また、Ｐ型低リークトランジスタ４８ａのゲート電極２４ｄ、Ｐ型標準トランジスタ４８ｂのゲート電極２４ｅ、及び、Ｐ型高速トランジスタ４８ｃのゲート電極２４ｆが形成される（図１１参照）。
【０１４５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９０を形成する。
【０１４６】
次に、Ｎ型低リークトランジスタ形成領域１を露出する開口部９２をフォトレジスト膜９０に形成する。
【０１４７】
次に、フォトレジスト膜９０及びゲート電極２４ａをマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のポケット領域（ハロ領域）２６を形成する（図１２参照）。ドーパント不純物としては、質量数が比較的小さいドーパント不純物を用いる。ここでは、ドーパント不純物として例えばボロンを用いる。イオン注入は、例えば４方向から行う。イオン注入の角度は、半導体基板１０の法線方向に対して例えば２５度程度とする。加速エネルギーは、例えば７ｋｅＶとする。４方向のドーズ量の合計は、例えば１．０×１０１３ｃｍ−２程度とする。
【０１４８】
次に、フォトレジスト膜９０及びゲート電極２４ａをマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のエクステンション領域２８を形成する（図１３参照）。ドーパント不純物としては、例えば砒素を用いる。加速エネルギーは、例えば４ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１５ｃｍ−２程度とする。
【０１４９】
この後、例えばアッシングにより、フォトレジスト膜９０を除去する。
【０１５０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９４を形成する。
【０１５１】
次に、Ｐ型低リークトランジスタ形成領域４を露出する開口部９６をフォトレジスト膜９４に形成する。
【０１５２】
次に、フォトレジスト膜９４及びゲート電極２４ｄをマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のポケット領域４２を形成する（図１４参照）。ドーパント不純物としては、質量数が比較的小さいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えばリンを用いる。イオン注入は、例えば４方向から行う。イオン注入の角度は、半導体基板１０の法線方向に対して例えば２５度程度とする。加速エネルギーは、例えば２５ｋｅＶとする。４方向のドーズ量の合計は、例えば１．０×１０１３ｃｍ−２程度とする。
【０１５３】
次に、フォトレジスト膜９４及びゲート電極２４ｄをマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のエクステンション領域４４を形成する（図１５参照）。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば０．６ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１５ｃｍ−２程度とする。
【０１５４】
この後、例えばアッシングにより、フォトレジスト膜９４を除去する。
【０１５５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９８を形成する。
【０１５６】
次に、Ｎ型標準トランジスタ形成領域２及びＮ型高速トランジスタ形成領域３を露出する開口部１００をフォトレジスト膜９８に形成する。
【０１５７】
次に、フォトレジスト膜９８及びゲート電極２４ｂ、２４ｃをマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のポケット領域３６を形成する（図１６参照）。ドーパント不純物としては、質量数が比較的大きいドーパント不純物を用いる。即ち、ポケット領域３６を形成する際に用いるドーパント不純物としては、ポケット領域２６を形成する際に用いたドーパント不純物より質量数の大きいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えばインジウムを用いる。イオン注入は、例えば４方向から行う。イオン注入の角度は、半導体基板１０の法線方向に対して例えば２５度程度とする。加速エネルギーは、例えば４０ｋｅＶとする。４方向のドーズ量の合計は、例えば１．０×１０１３ｃｍ−２程度とする。
【０１５８】
次に、フォトレジスト膜９８及びゲート電極２４ｂ、２４ｃをマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のエクステンション領域３８を形成する（図１７参照）。ドーパント不純物としては、例えば砒素を用いる。加速エネルギーは、例えば４ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１５ｃｍ−２程度とする。
【０１５９】
この後、例えばアッシングにより、フォトレジスト膜９８を除去する。
【０１６０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成する。
【０１６１】
次に、Ｐ型標準トランジスタ形成領域５及びＰ型高速トランジスタ形成領域５を露出する開口部１０４をフォトレジスト膜１０２に形成する。
【０１６２】
次に、フォトレジスト膜１０２及びゲート電極２４ｅ、２４ｆをマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のポケット領域５０を形成する（図１８参照）。ドーパント不純物としては、質量数が比較的大きいドーパント不純物を用いる。即ち、ポケット領域５０を形成する際に用いるドーパント不純物としては、ポケット領域４２を形成する際に用いたドーパント不純物より質量数の大きいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えば砒素又はアンチモンを用いる。イオン注入は、例えば４方向から行う。イオン注入の角度は、半導体基板１０の法線方向に対して例えば２５度程度とする。ドーパント不純物として砒素を用いる場合には、加速エネルギーを例えば６０ｋｅＶとし、４方向のドーズ量の合計を例えば６．０×１０１３ｃｍ−２程度とする。ドーパント不純物としてアンチモンを用いる場合には、加速エネルギーを例えば７５ｋｅＶ程度とし、４方向のドーズ量の合計を例えば６．０×１０１３ｃｍ−２程度とする。
【０１６３】
次に、フォトレジスト膜１０２及びゲート電極２４ｅ、２４ｆをマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のエクステンション領域５２を形成する（図１９参照）。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば０．６ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１５ｃｍ−２程度とする。
【０１６４】
この後、例えばアッシングにより、フォトレジスト膜９４を除去する。
【０１６５】
次に、全面に、例えば熱ＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を形成する。
【０１６６】
次に、ドライエッチングにより、シリコン酸化膜を異方性エッチングする。これにより、ゲート電極２４ａ〜２４ｄの側壁部分にシリコン酸化膜のサイドウォール絶縁膜３０が形成される（図２０参照）。
【０１６７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。
【０１６８】
次に、Ｎ型低リークトランジスタ形成領域１、Ｎ型標準トランジスタ形成領域２及びＮ型高速トランジスタ形成領域３を露出する開口部１０８をフォトレジスト膜１０６に形成する。
【０１６９】
次に、フォトレジスト膜１０６及びゲート電極２４ａ〜２４ｃをマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、ソース／ドレイン領域３２を形成する（図２１参照）。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば８ｋｅＶとする。ドーズ量は、例えば１．０×１０１６ｃｍ−２程度とする。
【０１７０】
この後、例えばアッシングにより、フォトレジスト膜１０６を除去する。
【０１７１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１０を形成する。
【０１７２】
次に、Ｐ型低リークトランジスタ形成領域４、Ｐ型標準トランジスタ形成領域５及びＰ型高速トランジスタ形成領域６を露出する開口部１１２をフォトレジスト膜１１０に形成する。
【０１７３】
次に、フォトレジスト膜１１０及びゲート電極２４ｄ〜２４ｆをマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、ソース／ドレイン領域４６を形成する（図２２参照）。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば４ｋｅＶとする。ドーズ量は、例えば３．０×１０１６ｃｍ−２程度とする。
【０１７４】
この後、例えばアッシングにより、フォトレジスト膜１１０を除去する。
【０１７５】
次に、全面に、例えばスパッタリング法により、例えば膜厚５ｎｍのニッケル（Ｎｉ）膜を形成する。
【０１７６】
次に、熱処理を行うことにより、半導体基板１０の表面とニッケル膜とを反応させるとともに、ゲート電極２４ａ〜２４ｆの上部とニッケル膜とを反応させる。この後、未反応のニッケル膜を、エッチング除去する。これにより、ソース／ドレイン領域３２、４６上にニッケルシリサイドのシリサイド膜５６が形成される。ソース／ドレイン領域３２，４６上のシリサイド膜５６は、ソース／ドレイン電極５６として機能する。また、ゲート電極２４ａ〜２４ｆ上にもシリサイド膜５６が形成される（図２３参照）。
【０１７７】
次に、全面に、例えば熱ＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜の層間絶縁膜５８を形成する。
【０１７８】
次に、例えばＣＭＰ法により、層間絶縁膜５８の表面を平坦化する。
【０１７９】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極５６に達するコンタクトホール６０を層間絶縁膜５８に形成する。
【０１８０】
次に、全面に、例えばスパッタリング法により、例えば膜厚１０ｎｍのＴｉ膜を形成する。
【０１８１】
次に、全面に、例えばスパッタリング法により、例えば膜厚１０ｎｍのＴｉＮ膜を形成する。Ｔｉ膜とＴｉＮ膜とによりバリア膜６２が形成される。
【０１８２】
次に、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのタングステン膜６４を形成する。
【０１８３】
次に、例えばＣＭＰ法により、層間絶縁膜５８の表面が露出するまでタングステン膜６４及びバリア膜６２を研磨する。これにより、コンタクトホール６０内に、タングステン膜より成る導体プラグ６２が埋め込まれる。
【０１８４】
こうして、本実施形態による半導体装置が製造される（図２４参照）。
【０１８５】
本実施形態では、Ｎ型低リークトランジスタ３４ａのチャネルドープ層１８とＮ型標準トランジスタ３４ｂのチャネルドープ層１８とが、フォトレジスト膜７４をマスクとして、質量数が比較的小さいドーパント不純物を導入することにより同時に形成される。また、本実施形態では、Ｐ型低リークトランジスタ４８ａのチャネルドープ層４０とＰ型標準トランジスタ４８ｂのチャネルドープ層４０とが、フォトレジスト膜７８をマスクとして、質量数が比較的小さいドーパント不純物を導入することにより同時に形成される。また、Ｎ型標準トランジスタ３４ｂのポケット領域３６とＮ型高速トランジスタ３４ｃのポケット領域３６とが、フォトレジスト膜９８をマスクとして、質量数が比較的大きいドーパント不純物を導入することにより同時に形成される。また、Ｐ型標準トランジスタ４８ｂのポケット領域５０とＰ型高速トランジスタ４８ｃのポケット領域５０とが、フォトレジスト膜１０２をマスクとして、質量数が比較的大きいドーパント不純物を導入することにより同時に形成される。本実施形態では、質量数が比較的大きいドーパント不純物を高速トランジスタ３４ｃ、４８ｃのチャネルドープ層２０、５４とポケット領域３６、５０とに導入するため、高速トランジスタのオン電流特性を向上させることができる。また、本実施形態では、質量数が比較的小さいドーパント不純物を標準トランジスタ３４ｂ、４８ｂのチャネルドープ層１８，４０に導入し、質量数が比較的大きいドーパント不純物を標準トランジスタ３４ｂ、４８ｂのポケット領域３６，５０に導入する。このため、本実施形態では、標準トランジスタ３４ｂ、４８ｂにおいて、リーク電流を抑制しつつ、オン電流特性を向上させることができる。従って、本実施形態によれば、工程数の増加を招くことなく、電気的特性の良好な半導体装置を提供することができる。
【０１８６】
（評価結果）
図２５は、低リークトランジスタの評価結果を示すグラフである。図２５の横軸はゲート長を示しており、図２５の縦軸はオフ電流Ｉｏｆｆを示している。評価を行う際にソース−ドレイン間に印加する電圧は、１．２Ｖとした。ゲート幅は、１μｍとした。図２５の●印は、本実施形態の場合、即ち、低リークトランジスタのチャネルドープ層を形成する際にドーパント不純物としてボロンを用い、低リークトランジスタのポケット領域を形成する際にドーパント不純物としてボロンを用いた場合を示している。図２５の△印は、比較例１の場合、即ち、チャネルドープ層を形成する際にドーパント不純物としてボロンを用い、ポケット領域を形成する際にドーパント不純物としてインジウムを用いた場合を示している。図２５の▲印は、比較例２の場合、即ち、チャネルドープ層を形成する際にドーパント不純物としてインジウムを用い、ポケット領域を形成する際にドーパント不純物としてボロンを用いた場合を示している。
【０１８７】
図２５から分かるように、比較例１、比較例２では、ゲート長が６０ｎｍの際のオフ電流が５００ｐＡ／μｍ以上と比較的大きい。
【０１８８】
これに対し、本実施形態では、ゲート長が６０ｎｍの際のオフ電流が３０ｐＡ／μｍ程度と十分に小さい。
【０１８９】
このことから、リーク電流の十分に小さい低リークトランジスタを形成するためには、チャネルドープ層を形成する際とポケット領域を形成する際のいずれにおいても、質量数が比較的小さいドーパント不純物を用いることが好ましいことが分かる。
【０１９０】
図２６は、標準トランジスタの評価結果を示すグラフである。図２６の横軸はオン電流Ｉｏｎを示しており、図２６の縦軸はオフ電流Ｉｏｆｆを示している。評価を行う際にソース−ドレイン間に印加する電圧は、１．２Ｖとした。ゲート幅は、１μｍとした。図２６の●印は、本実施形態の場合、即ち、標準トランジスタのチャネルドープ層を形成する際にドーパント不純物としてボロンを用い、標準トランジスタのポケット領域を形成する際にドーパント不純物としてインジウムを用いた場合を示している。図２６の▲印は、比較例３の場合、即ち、標準トランジスタのチャネルドープ層を形成する際にドーパント不純物としてボロンを用い、標準トランジスタのポケット領域を形成する際にドーパント不純物としてボロンを用いた場合を示している。
【０１９１】
図２６から分かるように、本実施形態では、比較例３に対してオン電流特性が約１７％程度向上している。
【０１９２】
このことから、標準トランジスタのオン電流特性を向上するためには、チャネルドープ層を形成する際には質量数が比較的小さいドーパント不純物を用い、ポケット領域を形成する際には質量数が比較的大きいドーパント不純物を用いることが好ましいことが分かる。
【０１９３】
図２７は、高速トランジスタの評価結果を示すグラフである。図２７の横軸はオン電流Ｉｏｎを示しており、図２７の縦軸はオフ電流Ｉｏｆｆを示している。評価を行う際にソース−ドレイン間に印加する電圧は、１．２Ｖとした。ゲート幅は、１μｍとした。図２７の●印は、本実施形態の場合、即ち、高速トランジスタのチャネルドープ層を形成する際にドーパント不純物としてインジウムを用い、標準トランジスタのポケット領域を形成する際にドーパント不純物としてインジウムを用いた場合を示している。図２７の▲印は、比較例４の場合、即ち、高速トランジスタのチャネルドープ層を形成する際にドーパント不純物としてボロンを用い、標準トランジスタのポケット領域を形成する際にドーパント不純物としてインジウムを用いた場合を示している。
【０１９４】
図２７から分かるように、本実施形態では、比較例４に対してオン電流特性が約８％程度向上している。
【０１９５】
このことから、高速トランジスタのオン電流特性を向上するためには、チャネルドープ層を形成する際とポケット領域を形成する際のいずれにおいても、質量数が比較的大きいドーパント不純物を用いることが好ましいことが分かる。
【０１９６】
図２８は、本実施形態による半導体装置の評価結果を示すグラフである。図２８の横軸はオン電流Ｉｏｎを示しており、図２８の縦軸はオフ電流Ｉｏｆｆを示している。評価を行う際にソース−ドレイン間に印加する電圧は、１．２Ｖとした。図２８において、●印は、本実施形態による半導体装置の場合を示しており、▲印は、図４１乃至図５４に示す参考例による半導体装置の場合を示している。
【０１９７】
図２８から分かるように、本実施形態では、Ｎ型高速トランジスタのオン電流及びＮ型標準トランジスタのオン電流特性が著しく向上している。
【０１９８】
このことから、本実施形態によれば、高速トランジスタ及び標準トランジスタのオン電流特性を著しく向上し得ることが分かる。
【０１９９】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法を図２９乃至図４０を用いて説明する。図２９は、本実施形態による半導体装置を示す断面図である。図１乃至図２８に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２００】
本実施形態による半導体装置及びその製造方法は、ゲート電極２４ａ〜２４ｆの側壁部分にサイドウォール絶縁膜１１４が形成されている状態で、ドーパント不純物を導入することにより、ポケット領域２６，４２を形成することに主な特徴がある。
【０２０１】
（半導体装置）
まず、本実施形態による半導体装置について図２９を用いて説明する。
【０２０２】
図２９に示すように、ゲート電極２４ａ〜２４ｆの側壁部分には、例えば１０ｎｍのシリコン酸化膜のサイドウォール絶縁膜１１４が形成されている。
【０２０３】
サイドウォール絶縁膜１１４が形成されたゲート電極２４ａ〜２４ｆの側壁部分には、更にサイドウォール絶縁膜３０が形成されている。
【０２０４】
本実施形態によれば、後述するように、ゲート電極２４ａ〜２４ｆの側壁部分にサイドウォール絶縁膜１１４が形成されている状態で、ドーパント不純物を導入することにより、ポケット領域２６，４２を形成する。このため、本実施形態によれば、ポケット領域２６，４２を形成する際に、ドーパント不純物がゲート電極２４ａ、２４ｄを突き抜けてゲート電極２４ａ、２４ｄ直下の半導体基板１０表面に導入されるのを抑制し得る。このため、本実施形態によれば、ポケット領域２６，４２を形成する際に導入されるドーパント不純物によりキャリアの移動が妨げられるのを、十分に抑制することが可能となる。
【０２０５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３０乃至図４０を用いて説明する。図３０乃至図４０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２０６】
まず、半導体基板１０上にシリコン酸化膜６６を形成する工程からゲート電極２４ａ〜２４ｆを形成する工程までは、図２乃至図１１に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２０７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９８を形成する。
【０２０８】
次に、Ｎ型標準トランジスタ形成領域２及びＮ型高速トランジスタ形成領域３を露出する開口部１００をフォトレジスト膜９８に形成する。
【０２０９】
次に、フォトレジスト膜９８をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のポケット領域３６を形成する（図３０参照）。ドーパント不純物としては、Ｎ型低リークトランジスタ３４ａのポケット領域２６（図３５参照）を形成する際に用いるドーパント不純物より質量数の大きいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えばインジウムを用いる。イオン注入条件等は、図１６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２１０】
次に、フォトレジスト膜９８をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のエクステンション領域３８を形成する（図３１参照）。ドーパント不純物としては、例えば砒素を用いる。イオン注入条件等は、図１７を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２１１】
この後、例えばアッシングにより、フォトレジスト膜９８を除去する。
【０２１２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成する。
【０２１３】
次に、Ｐ型標準トランジスタ形成領域５及びＰ型高速トランジスタ形成領域５を露出する開口部１０４をフォトレジスト膜１０２に形成する。
【０２１４】
次に、フォトレジスト膜１０２をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のポケット領域５０を形成する（図３２参照）。ドーパント不純物としては、Ｐ型低リークトランジスタ４８ａのポケット領域４２（図３７参照）を形成する際に用いるドーパント不純物より質量数の大きいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えば砒素又はアンチモンを用いる。イオン注入条件等は、図１８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２１５】
次に、フォトレジスト膜１０２をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のエクステンション領域５２を形成する（図３３参照）。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件等は、図１９を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２１６】
この後、例えばアッシングにより、フォトレジスト膜１０２を除去する。
【０２１７】
次に、全面に、例えば熱ＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜を形成する。
【０２１８】
次に、例えばドライエッチングにより、シリコン酸化膜を異方性エッチングする。これにより、ゲート電極２４ａ〜２４ｆの側壁部分にシリコン酸化膜のサイドウォール絶縁膜１１４が形成される（図３４参照）。
【０２１９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９０を形成する。
【０２２０】
次に、Ｎ型低リークトランジスタ形成領域１を露出する開口部９２をフォトレジスト膜９０に形成する。
【０２２１】
次に、フォトレジスト膜９０及びゲート電極２４ａをマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のポケット領域２６を形成する（図３５参照）。ドーパント不純物としては、Ｎ型標準トランジスタ３４ｂのポケット領域３６及びＮ型高速トランジスタ３４ｃのポケット領域３６を形成する際に用いたドーパント不純物より質量数の小さいドーパント不純物を用いる。ここでは、ドーパント不純物として、例えばボロンを用いる。イオン注入条件等は、図１２を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。ゲート電極２４ａの側壁部分にサイドウォール絶縁膜１１４が形成されているため、ドーパント不純物がゲート電極２４ａを突き抜けてゲート電極２４ａ直下の半導体基板１０表面に達することが抑制される。
【０２２２】
次に、フォトレジスト膜９０及びゲート電極２４ａをマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のエクステンション領域２８を形成する（図３６参照）。ドーパント不純物としては、例えば砒素を用いる。イオン注入条件等は、図１３を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２２３】
この後、例えばアッシングにより、フォトレジスト膜９０を除去する。
【０２２４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９４を形成する（図３７参照）。
【０２２５】
次に、Ｐ型低リークトランジスタ形成領域４を露出する開口部９６をフォトレジスト膜９４に形成する。
【０２２６】
次に、フォトレジスト膜９４をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のポケット領域４２を形成する。ドーパント不純物としては、Ｐ型標準トランジスタ４８ｂのポケット領域５０及びＰ型高速トランジスタ４８ｃのポケット領域５０を形成する際に用いたドーパント不純物より質量数の小さいドーパント不純物を用いる。ここでは、ドーパント不純物としては、例えばリンを用いる。イオン注入条件等は、図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。ゲート電極２４ｄの側壁部分にサイドウォール絶縁膜１１４が形成されているため、ドーパント不純物がゲート電極２４ｄを突き抜けてゲート電極２４ｄ直下の半導体基板１０表面に達することが抑制される。
【０２２７】
次に、フォトレジスト膜９４をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のエクステンション領域４４を形成する（図３８参照）。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件等は、図１５を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２２８】
この後、例えばアッシングにより、フォトレジスト膜９４を除去する。
【０２２９】
次に、全面に、例えば熱ＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を形成する。
【０２３０】
次に、ドライエッチングにより、シリコン酸化膜を異方性エッチングする。これにより、ゲート電極２４ａ〜２４ｄの側壁部分にシリコン酸化膜のサイドウォール絶縁膜３０が形成される（図３９参照）。
【０２３１】
この後の半導体装置の製造方法は、図２１乃至図２４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０２３２】
こうして、本実施形態による半導体装置が製造される（図４０参照）。
【０２３３】
このように、本実施形態では、ゲート電極２４ａ、２４ｄの側壁部分にサイドウォール絶縁膜１１４が形成されている状態で、ドーパント不純物を導入することにより、ポケット領域２６，４２を形成する。このため、本実施形態によれば、ポケット領域２６，４２を形成する際に、ドーパント不純物がゲート電極２４ａ、２４ｄを突き抜けてゲート電極２４ａ、２４ｄ直下の半導体基板１０表面に導入されるのを抑制し得る。このため、本実施形態によれば、ポケット領域２６、４２を形成する際に導入されるドーパント不純物によりキャリアの移動が妨げられるのを、十分に抑制することができ、良好な電気的特性のトランジスタを有する半導体装置を提供することができる。
【０２３４】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２３５】
例えば、上記実施形態では、Ｎ型標準トランジスタ３４ｂ及びＮ型高速トランジスタ３４ｃのポケット領域３８に導入するドーパント不純物としてインジウムを用いる場合を例に説明したが、インジウムに限定されるものではない。質量数が比較的大きいＰ型のドーパント不純物を、ポケット領域３８に導入するドーパント不純物として適宜用いることができる。例えば、ポケット領域３８に導入するドーパント不純物として、ガリウムを用いてもよい。
【０２３６】
また、上記実施形態では、Ｐ型標準トランジスタ４８ｂ及びＰ型高速トランジスタ４８４ｃのポケット領域５０に導入するドーパント不純物として砒素又はアンチモンを用いる場合を例に説明したが、砒素又はアンチモンに限定されるものではない。質量数が比較的大きいＮ型のドーパント不純物を、ポケット領域５０に導入するドーパント不純物として適宜用いることができる。
【０２３７】
上記実施形態に関し、更に以下の付記を開示する。
【０２３８】
（付記１）
半導体基板の第１の領域内に形成された第１のトランジスタと、前記半導体基板の第２の領域内に形成された第２のトランジスタと、前記半導体基板の第３の領域内に形成された第３のトランジスタとを有する半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域を露出する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして、第１導電型の第１のドーパント不純物を前記半導体基板内に導入することにより、前記第１の領域の前記半導体基板内に第１のチャネルドープ層を形成し、前記第２の領域の前記半導体基板内に第２のチャネルドープ層を形成する工程と、
前記第３の領域を露出する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして、前記第１のドーパント不純物より質量数が大きい前記第１導電型の第２のドーパント不純物を導入することにより、前記第３の領域の前記半導体基板内に第３のチャネルドープ層を形成する工程と、
前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、ゲート絶縁膜を形成する工程と、
前記第１の領域内の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記第２の領域内の前記ゲート絶縁膜上に第２のゲート電極を形成し、前記第３の領域内の前記ゲート絶縁膜上に第３のゲート電極を形成する工程と、
前記第１の領域を露出する第３のレジスト膜を形成する工程と、
前記第３のレジスト膜と前記第１のゲート電極とをマスクとして、前記第１導電型の第３のドーパント不純物を前記半導体基板内に導入することにより、前記第１のゲート電極の両側の前記半導体基板内に、第１のポケット領域を形成する工程と、
前記第３のレジスト膜と前記第１のゲート電極とをマスクとして、前記第１導電型と異なる第２導電型の第４のドーパント不純物を前記半導体基板内に導入することにより、前記第１のゲート電極の両側の前記半導体基板内に、第１のエクステンション領域を形成する工程と、
前記第２の領域及び前記第３の領域を露出する第４のレジスト膜を形成する工程と、
前記第４のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第３のドーパント不純物より質量数が大きい前記第１導電型の第５のドーパント不純物を前記半導体基板内に導入することにより、前記第２のゲート電極の両側の前記半導体基板内に第２のポケット領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のポケット領域を形成する工程と、
前記第４のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとして、前記第２導電型の第６のドーパント不純物を前記半導体基板内に導入することにより、前記第２のゲート電極の両側の前記半導体基板内に第２のエクステンション領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に第３のエクステンション領域を形成する工程と、
前記第１のゲート電極の両側の前記半導体基板内に前記第１のエクステンション領域より深い第１のソース／ドレイン領域を形成し、前記第２のゲート電極の両側の前記半導体基板内に前記第２のエクステンション領域より深い第２のソース／ドレイン領域を形成し、前記第３のゲート電極の両側の前記半導体基板内に前記第３のエクステンション領域より深い第３のソース／ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２３９】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１のドーパント不純物は、ボロンであり、
前記第２のドーパント不純物は、インジウムである
ことを特徴とする半導体装置の製造方法。
【０２４０】
（付記３）
付記１記載の半導体装置の製造方法において、
前記第１のドーパント不純物は、リンであり、
前記第２のドーパント不純物は、砒素又はアンチモンである
ことを特徴とする半導体装置の製造方法。
【０２４１】
（付記４）
付記１又は２記載の半導体装置の製造方法において、
前記第３のドーパント不純物は、ボロンであり、
前記第５のドーパント不純物は、インジウムである
ことを特徴とする半導体装置の製造方法。
【０２４２】
（付記５）
付記１又は３記載の半導体装置の製造方法において、
前記第３のドーパント不純物は、リンであり、
前記第５のドーパント不純物は、砒素又はアンチモンである
ことを特徴とする半導体装置の製造方法。
【０２４３】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１のトランジスタの前記ゲート絶縁膜の膜厚、前記第２のトランジスタの前記ゲート絶縁膜の膜厚及び前記第３のトランジスタの前記ゲート絶縁膜の膜厚は、互いに等しい
ことを特徴とする半導体装置の製造方法。
【０２４４】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１のゲート電極、前記第２のゲート電極及び前記第３のゲート電極を形成する工程の後、前記第１のポケット領域を形成する工程の前に、前記第１のゲート電極の側壁部分、前記第２のゲート電極の側壁部分及び前記第３のゲート電極の側壁部分に、他のサイドウォール絶縁膜をそれぞれ形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２４５】
（付記８）
半導体基板の第１の領域内に第１導電型の第１のドーパント不純物を導入することにより形成された第１のチャネルドープ層と、前記半導体基板の前記第１の領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に前記第１導電型の第２のドーパント不純物を導入することにより形成された第１のポケット領域と、前記第１のゲート電極の両側の前記半導体基板内に形成された前記第１の導電型と異なる第２導電型の第１のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板内の第２の領域内に前記第１のドーパント不純物を導入することにより形成された第２のチャネルドープ層と、前記半導体基板の前記第２の領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に前記第２のドーパント不純物より質量数が大きい前記第１導電型の第３のドーパント不純物を導入することにより形成された第２のポケット領域と、前記第２のゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第２のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと、
前記半導体基板内の第３の領域内に前記第１のドーパント不純物より質量数が大きい前記第１導電型の第４のドーパント不純物を導入することにより形成された第３のチャネルドープ層と、前記半導体基板の前記第３の領域上に第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記第３のゲート電極の両側の前記半導体基板内に前記第３のドーパント不純物を導入することにより形成された第３のポケット領域と、前記第３のゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第３のエクステンション領域と、前記ゲート電極の両側の前記半導体基板内に形成された前記第２導電型の第３のソース／ドレイン拡散層とを有する第３のトランジスタと
を有することを特徴とする半導体装置。
【０２４６】
（付記９）
付記８記載の半導体装置において、
前記第１のドーパント不純物は、ボロンであり、
前記第４のドーパント不純物は、インジウムである
ことを特徴とする半導体装置。
【０２４７】
（付記１０）
付記８記載の半導体装置において、
前記第１のドーパント不純物は、リンであり、
前記第４のドーパント不純物は、砒素又はアンチモンである
ことを特徴とする半導体装置。
【０２４８】
（付記１１）
付記８又は９記載の半導体装置において、
前記第２のドーパント不純物は、ボロンであり、
前記第３のドーパント不純物は、インジウムである
ことを特徴とする半導体装置。
【０２４９】
（付記１２）
付記８又は９記載の半導体装置において、
前記第２のドーパント不純物は、リンであり、
前記第３のドーパント不純物は、砒素又はアンチモンである
ことを特徴とする半導体装置。
【０２５０】
（付記１３）
付記８乃至１２のいずれかに記載の半導体装置において、
前記第１のゲート絶縁膜の膜厚、前記第２のゲート絶縁膜の膜厚及び前記第３のゲート絶縁膜の膜厚は、互いに等しい
ことを特徴とする半導体装置。
【符号の説明】
【０２５１】
１…Ｎ型低リークトランジスタ形成領域
２…Ｎ型標準トランジスタ形成領域
３…Ｎ型高速トランジスタ形成領域
４…Ｐ型低リークトランジスタ形成領域
５…Ｐ型標準トランジスタ形成領域
６…Ｐ型高速トランジスタ形成領域
１０…半導体基板
１２…素子分離領域
１４…Ｐ型ウェル
１６…Ｎ型ウェル
１８…チャネルドープ層
２０…チャネルドープ層
２２…ゲート絶縁膜
２４ａ〜２４ｆ…ゲート電極
２６…ポケット領域
２８…エクステンション領域
３０…サイドウォール絶縁膜
３２…ソース／ドレイン領域
３４ａ…Ｎ型低リークトランジスタ
３４ｂ…Ｎ型標準トランジスタ
３４ｃ…Ｎ型高速トランジスタ
３６…ポケット領域
３８…エクステンション領域
４０…チャネルドープ層
４２…ポケット領域
４４…エクステンション領域
４６…ソース／ドレイン領域
４８ａ…Ｐ型低リークトランジスタ
４８ｂ…Ｐ型標準トランジスタ
４８ｃ…Ｐ型高速トランジスタ
５０…ポケット領域
５２…エクステンション領域
５４…チャネルドープ層
５６…シリサイド層、ソース／ドレイン電極
５８…層間絶縁膜
６０…コンタクトホール
６２…バリア膜
６４…導体プラグ
６６…シリコン酸化膜
６８…窒化シリコン膜
７０…トレンチ
７２…犠牲酸化膜
７４…フォトレジスト膜
７６…開口部
７８…フォトレジスト膜
８０…開口部
８２…フォトレジスト膜
８４…開口部
８６…フォトレジスト膜
８８…開口部
９０…フォトレジスト膜
９２…開口部
９４…フォトレジスト膜
９６…開口部
９８…フォトレジスト膜
１００…開口部
１０２…フォトレジスト膜
１０４…開口部
１０６…フォトレジスト膜
１０８…開口部
１１０…フォトレジスト膜
１１２…開口部
１１４…サイドウォール絶縁膜
２０１…Ｎ型低リークトランジスタ形成領域
２０２…Ｎ型標準トランジスタ形成領域
２０３…Ｎ型高速トランジスタ形成領域
２０４…Ｐ型低リークトランジスタ形成領域
２０５…Ｐ型標準トランジスタ形成領域
２０６…Ｐ型高速トランジスタ形成領域
２１０…半導体基板
２１２…素子分離領域
２１４…Ｐ型ウェル
２１６…Ｎ型ウェル
２１８…チャネルドープ層
２１９…チャネルドープ層
２２０…チャネルドープ層
２２２…ゲート絶縁膜
２２４ａ〜２２４ｆ…ゲート電極
２２６…ポケット領域
２２８…エクステンション領域
２３０…サイドウォール絶縁膜
２３２…ソース／ドレイン領域
２３４ａ…Ｎ型低リークトランジスタ
２３４ｂ…Ｎ型標準トランジスタ
２３４ｃ…Ｎ型高速トランジスタ
２４０…チャネルドープ層
２４１…チャネルドープ層
２４２…ポケット領域
２４４…エクステンション領域
２４６…ソース／ドレイン領域
２４８ａ…Ｐ型低リークトランジスタ
２４８ｂ…Ｐ型標準トランジスタ
２４８ｃ…Ｐ型高速トランジスタ
２５４…チャネルドープ層
２５６…シリサイド層、ソース／ドレイン電極
２５８…層間絶縁膜
２６０…コンタクトホール
２６２…バリア膜
２６４…導体プラグ
２７２…犠牲酸化膜
２７４…フォトレジスト膜
２７５…フォトレジスト膜
２７６…開口部
２７７…開口部
２７８…フォトレジスト膜
２７９…フォトレジスト膜
２８０…開口部
２８１…開口部
２８６…フォトレジスト膜
２８８…開口部
２９０…フォトレジスト膜
２９２…開口部
２９４…フォトレジスト膜
２９６…開口部
３０６…フォトレジスト膜
３０８…開口部
３１０…フォトレジスト膜
３１２…開口部
【図１】
0005499780.tif 000002
【図２】
0005499780.tif 000003
【図３】
0005499780.tif 000004
【図４】
0005499780.tif 000005
【図５】
0005499780.tif 000006
【図６】
0005499780.tif 000007
【図７】
0005499780.tif 000008
【図８】
0005499780.tif 000009
【図９】
0005499780.tif 000010
【図１０】
0005499780.tif 000011
【図１１】
0005499780.tif 000012
【図１２】
0005499780.tif 000013
【図１３】
0005499780.tif 000014
【図１４】
0005499780.tif 000015
【図１５】
0005499780.tif 000016
【図１６】
0005499780.tif 000017
【図１７】
0005499780.tif 000018
【図１８】
0005499780.tif 000019
【図１９】
0005499780.tif 000020
【図２０】
0005499780.tif 000021
【図２１】
0005499780.tif 000022
【図２２】
0005499780.tif 000023
【図２３】
0005499780.tif 000024
【図２４】
0005499780.tif 000025
【図２５】
0005499780.tif 000026
【図２６】
0005499780.tif 000027
【図２７】
0005499780.tif 000028
【図２８】
0005499780.tif 000029
【図２９】
0005499780.tif 000030
【図３０】
0005499780.tif 000031
【図３１】
0005499780.tif 000032
【図３２】
0005499780.tif 000033
【図３３】
0005499780.tif 000034
【図３４】
0005499780.tif 000035
【図３５】
0005499780.tif 000036
【図３６】
0005499780.tif 000037
【図３７】
0005499780.tif 000038
【図３８】
0005499780.tif 000039
【図３９】
0005499780.tif 000040
【図４０】
0005499780.tif 000041
【図４１】
0005499780.tif 000042
【図４２】
0005499780.tif 000043
【図４３】
0005499780.tif 000044
【図４４】
0005499780.tif 000045
【図４５】
0005499780.tif 000046
【図４６】
0005499780.tif 000047
【図４７】
0005499780.tif 000048
【図４８】
0005499780.tif 000049
【図４９】
0005499780.tif 000050
【図５０】
0005499780.tif 000051
【図５１】
0005499780.tif 000052
【図５２】
0005499780.tif 000053
【図５３】
0005499780.tif 000054
【図５４】
0005499780.tif 000055