(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタが形成されるＭＯＳトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板と、
前記基板表面に形成され、各領域を分離する素子分離絶縁膜と、
前記ＭＯＳトランジスタ形成領域に形成され、ソース・ドレイン領域表面にシリサイド層が形成されたＭＯＳトランジスタと、
前記バイポーラトランジスタ形成領域に形成され、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層が形成されたバイポーラトランジスタと、
を含み、
前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さよりも高く、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記ＭＯＳトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板は第１導電型であって、
前記バイポーラトランジスタ形成領域の前記エミッタ取出領域の前記基板表面には、第２導電型のウェルが形成され、さらに当該第２導電型のウェル表面には第１導電型の拡散領域が形成され、前記シリサイド層は、当該第１導電型の拡散領域の表面に形成され、
前記バイポーラトランジスタ形成領域の前記ベース取出領域の前記基板表面には、第２導電型のウェルが形成され、さらに当該第２導電型のウェル表面には第２導電型の拡散領域が形成され、前記シリサイド層は、当該第２導電型の拡散領域の表面に形成され、
前記バイポーラトランジスタ形成領域の前記コレクタ取出領域の前記基板表面には、第１導電型のウェルが形成され、さらに当該第１導電型のウェル表面には第１導電型の拡散領域が形成され、前記シリサイド層は、当該第１導電型の拡散領域の表面に形成され、
前記バイポーラトランジスタは、
前記エミッタ取出領域の前記第１導電型の拡散領域によりエミッタが構成され、
前記エミッタ取出領域および前記ベース取出領域の前記第２導電型のウェルおよび前記ベース取出領域の前記第２導電型の拡散領域によりベースが構成され、
前記バイポーラトランジスタ形成領域の前記基板、前記コレクタ取出領域の前記第１導電型のウェルおよび前記第１導電型の拡散領域によりコレクタが構成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ＭＯＳトランジスタ形成領域には、ゲート絶縁膜の膜厚が異なる複数のＭＯＳトランジスタが形成された半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記ＭＯＳトランジスタ形成領域には、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含むＣＭＯＳトランジスタが形成された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記バイポーラトランジスタ形成領域全面において、前記素子分離絶縁膜の表面高さが前記ＭＯＳトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記素子分離絶縁膜が前記エミッタ取出領域と接する箇所において、前記素子分離絶縁膜上に、前記ＭＯＳトランジスタのゲート電極を構成する材料と同じ材料により構成された導電膜が形成された半導体装置。
【請求項７】
請求項１から５いずれかに記載の半導体装置において、
前記素子分離絶縁膜が前記エミッタ取出領域と接する箇所において、前記素子分離絶縁膜上に、シリサイドブロック膜として機能する絶縁膜が形成された半導体装置。
【請求項８】
ＭＯＳトランジスタが形成されるＭＯＳトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板上に各領域を分離する素子分離絶縁膜を、当該素子分離絶縁膜の表面高さが前記基板の表面高さよりも高くなるように形成する工程と、
前記基板表面の全面に絶縁膜を形成する工程と、
少なくとも前記バイポーラトランジスタ形成領域の前記エミッタ取出領域と接する箇所の前記素子分離絶縁膜をレジスト膜で保護した状態で、前記ＭＯＳトランジスタ形成領域の前記絶縁膜を除去する工程と、
前記ＭＯＳトランジスタ形成領域の前記基板表面にゲート絶縁膜を形成する工程と、
前記基板上の全面にゲート電極を構成する導電膜を形成し、当該導電膜と前記ゲート絶縁膜とをゲート形状にパターニングする工程と、
前記基板上の全面に絶縁膜を形成し、当該絶縁膜をエッチバックして前記ゲート電極の側方にサイドウォールを形成する工程と、
前記基板上の全面に、シリサイドブロック膜となる絶縁膜を形成し、シリサイド層を形成する箇所の前記シリサイドブロック膜を除去する工程と、
前記基板上の全面に、金属膜を形成し、前記ＭＯＳトランジスタ形成領域のソース・ドレイン領域表面、前記バイポーラトランジスタ形成領域の、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層を形成する工程と、
を含み、
前記シリサイド層を形成する工程において、前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さよりも高く、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記ＭＯＳトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）から構成されたＣＭＯＳを含むシステムＬＳＩに、たとえばバイポーラトランジスタが同時に搭載された半導体装置が開発されている。
【０００３】
特許文献１（特開２００８−０２１６７１号公報）には、素子分離層によって分離されたベース領域の周辺に、歪みチャネルＭＯＳＦＥＴの歪み付与半導体領域の形成を阻止する阻止層を、ＣＭＯＳのゲート電極部の形成と同一工程で形成し、これによって歪み付与半導体領域のエピタキシャル成長と同時に形成されるエミッタ領域が素子分離層から離間してエピタキシャル成長されるようにした構成が記載されている。このようにしてエミッタ領域が素子分離層に接して形成される場合の欠陥発生を回避して、トランジスタ特性の向上を、工程数を増加させることなく構成することができるようにする、と記載されている。
【０００４】
ところで、ＭＯＳＦＥＴにおいては、ソース・ドレイン領域とのコンタクト抵抗を低減するために、ソース・ドレイン領域を構成する拡散領域の表面にシリサイド層が形成される。バイポーラトランジスタは、ＣＭＯＳ形成プロセス中で追加プロセスなしに同時に形成することが望ましい。そのため、基板上にＭＯＳＦＥＴとバイポーラトランジスタとを同時に形成する場合、バイポーラトランジスタを構成する拡散領域表面にもシリサイド層が形成されることになる。
【０００５】
特許文献２（特開２００９−０１６８５６号公報）には、拡散領域表面にシリサイド層が形成された構成のＢｉＣＭＯＳ集積回路が記載されている。ここで、エミッタ領域の端部においておよびエミッタ領域に隣接するフィールド酸化物領域の上で、ゲート酸化物層とシリサイド化マスク酸化物との積層体の一部分を被覆するようにフォトレジストが沈着され、露出されたゲート酸化物層が除去される構成が記載されている。その後、チタンを約３０ｎｍの厚さに沈着し、そして約６７５℃で約３０分間加熱して、シリサイド化マスク酸化物が形成されていない箇所にシリサイド層が作成される。エミッタの周縁にシリサイドがないことにより、シリサイドの厚さが一様でないことまたはバーズ・ビーク（ｂｉｒｄ’ｓ  ｂｅａｋ）領域のスパイキングにより生ずるエミッタ端部における再結合効果から、利得（ｈｆｅ）が劣化する機会が減少する、と記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０２１６７１号公報
【特許文献２】特開２００９−０１６８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、素子分離絶縁膜として、ＳＴＩを用いると、主にＣＭＯＳ形成中のゲート絶縁膜酸化工程、サイドウォール形成工程、およびシリサイドブロック形成工程等において、ＳＴＩが表面で目減りして、拡散層が素子分離絶縁膜と接する接合部端部において、基板表面の拡散層の表面高さよりも素子分離絶縁膜の表面高さが低くなってしまう。このような場合、拡散層が素子分離絶縁膜と接する接合部端部において、シリサイド層の垂れ下がりが生じるという問題があった。
【０００８】
この問題を図２３を参照して説明する。ここでは、バイポーラトランジスタは、コレクタとして機能するＰ型基板（不図示）と、その表面に形成され、ベースとして機能するＮウェル１４と、さらにその表面に形成され、エミッタとして機能するＰ＋拡散層１０とにより構成されるＰＮＰダイオードである場合を例として示す。このような構成において、素子分離絶縁膜１２がＰ＋拡散層１０と接する箇所で素子分離絶縁膜１２の端部に膜減りが生じていると、Ｐ＋拡散層１０表面にたとえばＣｏ、Ｎｉ、Ｐｔ等の金属膜１６を形成して、シリコンと金属膜１６との反応でシリサイド層１８を形成する際に（図２３（ａ））、金属膜１６と基板とが横方向からも反応し、図２３（ｂ）に示すように、シリサイド層１８の垂れ下がりが生じてしまう。
【０００９】
上記のようなバイポーラトランジスタの電流は、エミッタ幅ＷＥ（Ｐ＋拡散層深さＷｐ）の逆数に比例する。エミッタ幅ＷＥは、Ｐ＋拡散層１０のジャンクション深さとシリサイド層１８の膜厚により規定される。近年、微細化されたＣＭＯＳでは、短チャネル特性を維持するため、浅接合化が進んでいる。そのため、基板上にＭＯＳＦＥＴとバイポーラトランジスタとを同時に形成する場合、Ｐ＋拡散層１０のジャンクション深さも浅くなっている。従って、シリサイド層１８の垂れ下がりが生じると、シリサイド層１８とＮウェル１４との距離のばらつきがバイポーラトランジスタの特性に及ぼす影響が大きくなってくる。
【００１０】
特許文献２に記載の技術では、エミッタ領域の端部においておよびエミッタ領域に隣接するフィールド酸化物領域の上にシリサイドブロック膜を形成して、この領域にシリサイド層が形成されないようにしている。しかし、このように、エミッタ領域とフィールド酸化物領域との間にシリサイド層が形成されない領域ができると、この領域が特性ばらつきの要因となる可能性がある。また、シリサイドブロック層形成時の加工寸法精度、重ね合わせ精度不良によって、拡散層端が露出するおそれもある。そのような場合、シリサイド層ができる箇所とできない箇所が生じ、特性ばらつきが生じてしまう。
【課題を解決するための手段】
【００１１】
本発明によれば、
ＭＯＳトランジスタが形成されるＭＯＳトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板と、
前記基板表面に形成され、各領域を分離する素子分離絶縁膜と、
前記ＭＯＳトランジスタ形成領域に形成され、ソース・ドレイン領域表面にシリサイド層が形成されたＭＯＳトランジスタと、
前記バイポーラトランジスタ形成領域に形成され、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層が形成されたバイポーラトランジスタと、
を含み、
前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さ以上で、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記ＭＯＳトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置が提供される。
【００１２】
本発明によれば、
ＭＯＳトランジスタが形成されるＭＯＳトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板上に各領域を分離する素子分離絶縁膜を、当該素子分離絶縁膜の表面高さが前記基板の表面高さよりも高くなるように形成する工程と、
前記基板表面の全面に絶縁膜を形成する工程と、
少なくとも前記バイポーラトランジスタ形成領域の前記エミッタ取出領域と接する箇所の前記素子分離絶縁膜をレジスト膜で保護した状態で、前記ＭＯＳトランジスタ形成領域の前記絶縁膜を除去する工程と、
前記ＭＯＳトランジスタ形成領域の前記基板表面にゲート絶縁膜を形成する工程と、
前記基板上の全面にゲート電極を構成する導電膜を形成し、当該導電膜と前記ゲート絶縁膜とをゲート形状にパターニングする工程と、
前記基板上の全面に絶縁膜を形成し、当該絶縁膜をエッチバックして前記ゲート電極の側方にサイドウォールを形成する工程と、
前記基板上の全面に、シリサイドブロック膜となる絶縁膜を形成し、シリサイド層を形成する箇所の前記シリサイドブロック膜を除去する工程と、
前記基板上の全面に、金属膜を形成し、前記ＭＯＳトランジスタ形成領域のソース・ドレイン領域表面、前記バイポーラトランジスタ形成領域の、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層を形成する工程と、
を含み、
前記シリサイド層を形成する工程において、前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さ以上で、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記ＭＯＳトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置の製造方法が提供される。
【００１３】
この構成によれば、素子分離絶縁膜が、少なくともエミッタ取出領域と接する箇所の表面高さがエミッタ取出領域の基板の表面高さ以上となっているので、図２３に示したように、エミッタ取出領域端部でのシリサイド層の垂れ下がりを抑制することができ、シリサイド層とジャンクション深さの関係を一定に制御することができる。これにより、エミッタ幅を安定させることができ、ダイオード電流の特性を安定化させることができる。一方、ＭＯＳトランジスタ形成領域においては、ゲート電極は、基板表面の拡散層上だけではなく、素子分離絶縁膜上にも形成される。そのため、ゲート形成時のリソグラフィー時のゲート加工精度を維持するためには、基板の表面高さと素子分離絶縁膜の表面高さとの差が小さい方が好ましい。本実施の形態において、ＭＯＳトランジスタ形成領域と接する箇所の素子分離絶縁膜の表面高さは、エミッタ取出領域と接する箇所の素子分離絶縁膜の表面高さよりも低く形成されており、基板の表面高さと素子分離絶縁膜の表面高さとの差を小さくすることができ、ゲート加工精度を維持することもできる。
【００１４】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明によれば、ＭＯＳトランジスタとバイポーラトランジスタとを同時に形成する構成において、バイポーラトランジスタのエミッタ幅を一定とすることができ、ダイオード電流の特性を安定化させつつ、ＭＯＳトランジスタの加工精度を維持することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１９】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図２０】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図２１】本発明の効果を説明するための図である。
【図２２】本発明の効果を説明するための図である。
【図２３】従来の問題点を説明するための図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、ＭＯＳトランジスタが形成されるＭＯＳトランジスタ形成領域（コアＭＯＳトランジスタ形成領域２２０およびＩ／Ｏ領域２１０）と、バイポーラトランジスタ１５０が形成され、エミッタ取出領域２０２、ベース取出領域２０４、およびコレクタ取出領域２０６を含むバイポーラトランジスタ形成領域２００とが設けられた基板１０２を含む。本実施の形態において、基板１０２は、たとえばシリコン基板等の半導体基板とすることができる。以下の実施の形態においては、第１導電型がＰ型、第２導電型がＮ型である場合を例として示すが、逆とすることもできる。
【００１９】
本実施の形態において、基板１０２は、Ｐ型とすることができる。バイポーラトランジスタ形成領域２００のエミッタ取出領域２０２およびベース取出領域２０４にわたる領域には、Ｎウェル１０６が形成されている。エミッタ取出領域２０２のＮウェル１０６の表面には、Ｐ型不純物拡散領域１２２が形成されている。ベース取出領域２０４のＮウェル１０６の表面にはＮ型不純物拡散領域１２０が形成されている。バイポーラトランジスタ形成領域２００のコレクタ取出領域２０６には、Ｐウェル１０４が形成されている。コレクタ取出領域２０６のＰウェル１０４の表面には、Ｐ型不純物拡散領域１２２が形成されている。
【００２０】
本実施の形態において、バイポーラトランジスタ１５０は、エミッタとして機能するＰ型不純物拡散領域１２２と、ベースとして機能するＮウェル１０６と、コレクタとして機能するＰ型の基板１０２とにより構成された縦型のＰＮＰダイオードとすることができる。なお、本実施の形態において、エミッタ取出領域２０２およびベース取出領域２０４のＮウェル１０６およびベース取出領域２０４のＮ型不純物拡散領域１２０によりベースが構成され、バイポーラトランジスタ形成領域２００の基板１０２、コレクタ取出領域２０６のＰウェル１０４およびＰ型不純物拡散領域１２２によりコレクタが構成される。
【００２１】
Ｉ／Ｏ領域２１０には、ＮＭＯＳトランジスタ１６４が形成されるＮＭＯＳ形成領域２１２およびＰＭＯＳトランジスタ１６６が形成されるＰＭＯＳ形成領域２１４が設けられている。ＮＭＯＳトランジスタ１６４とＰＭＯＳトランジスタ１６６とでＣＭＯＳが構成される。Ｉ／Ｏ領域２１０のＮＭＯＳ形成領域２１２には、Ｐウェル１０４が形成されている。ＮＭＯＳ形成領域２１２のＰウェル１０４上には、ゲート絶縁膜１３６、ゲート電極１３４、およびサイドウォール１３２により構成されたゲートが設けられている。ＮＭＯＳ形成領域２１２のＰウェル１０４表面には、ゲートの両側方にＮ型不純物拡散領域１２０が形成されている。
【００２２】
同様に、Ｉ／Ｏ領域２１０のＰＭＯＳ形成領域２１４には、Ｎウェル１０６が形成されている。ＰＭＯＳ形成領域２１４のＮウェル１０６上には、ゲート絶縁膜１３６、ゲート電極１３４、およびサイドウォール１３２により構成されたゲートが設けられている。ＰＭＯＳ形成領域２１４のＮウェル１０６表面には、ゲートの両側方にＰ型不純物拡散領域１２２が形成されている。
【００２３】
コアＭＯＳトランジスタ形成領域２２０には、ＮＭＯＳトランジスタ１６０が形成されるＮＭＯＳ形成領域２２２とＰＭＯＳトランジスタ１６２が形成されるＰＭＯＳ形成領域２２４とが設けられている。ＮＭＯＳトランジスタ１６０とＰＭＯＳトランジスタ１６２とでＣＭＯＳが構成される。コアＭＯＳトランジスタ形成領域２２０のＮＭＯＳ形成領域２２２には、Ｐウェル１０４が形成されている。ＮＭＯＳ形成領域２２２のＰウェル１０４上には、ゲート絶縁膜１３０、ゲート電極１３４、およびサイドウォール１３２により構成されたゲートが設けられている。ＮＭＯＳ形成領域２２２のＰウェル１０４表面には、ゲートの両側方にＮ型不純物拡散領域１２０が形成されている。
【００２４】
同様に、コアＭＯＳトランジスタ形成領域２２０のＰＭＯＳ形成領域２２４には、Ｎウェル１０６が形成されている。ＰＭＯＳ形成領域２２４のＮウェル１０６上には、ゲート絶縁膜１３０、ゲート電極１３４、およびサイドウォール１３２により構成されたゲートが設けられている。ＰＭＯＳ形成領域２２４のＮウェル１０６表面には、ゲートの両側方にＰ型不純物拡散領域１２２が形成されている。
【００２５】
コアＭＯＳトランジスタ形成領域２２０に形成されたＮＭＯＳトランジスタ１６０およびＰＭＯＳトランジスタ１６２のゲート絶縁膜１３０は、Ｉ／Ｏ領域２１０に形成されたＮＭＯＳトランジスタ１６４およびＰＭＯＳトランジスタ１６６のゲート絶縁膜１３６よりも膜厚が薄く形成されている。
【００２６】
また、本実施の形態において、バイポーラトランジスタ形成領域２００、Ｉ／Ｏ領域２１０、およびコアＭＯＳトランジスタ形成領域２２０の各Ｎ型不純物拡散領域１２０およびＰ型不純物拡散領域１２２の表面にはシリサイド層１２４が形成されている。
【００２７】
さらに、各領域は、素子分離絶縁膜１１０により分離されている。ここで、素子分離絶縁膜１１０は、少なくともエミッタ取出領域２０２と接する箇所の表面高さがエミッタ取出領域２０２の基板１０２の表面高さ以上で、かつ、少なくともエミッタ取出領域２０２と接する箇所の表面高さがＩ／Ｏ領域２１０やコアＭＯＳトランジスタ形成領域２２０の各領域と接する箇所の表面高さよりも高く形成されている。本実施の形態において、バイポーラトランジスタ形成領域２００全面において、素子分離絶縁膜１１０の表面高さがＩ／Ｏ領域２１０やコアＭＯＳトランジスタ形成領域２２０と接する箇所の表面高さよりも高く形成されている。ここで、Ｉ／Ｏ領域２１０およびコアＭＯＳトランジスタ形成領域２２０においては、ゲート加工ばらつきを制御する観点から、素子分離絶縁膜１１０の表面高さと基板１０２の表面高さの差がないように形成することが望ましい。
【００２８】
なお、図１に示した構成は、各領域の構成を模式的に示したもので、実際の半導体装置１００の範囲はこのような構成とは限らない。たとえば、図１では、エミッタ取出領域２０２がＰＭＯＳ形成領域２１４と隣接した配置となっているが、エミッタ取出領域２０２は、他の領域と隣接した構成とすることができる。また、たとえば、エミッタ取出領域２０２は、ベース取出領域２０４やコレクタ取出領域２０６により四方を囲まれた構成とすることもできる。
【００２９】
次に、図２から図１８を参照して、本実施の形態における半導体装置１００の製造手順を説明する。図２から図１８は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
【００３０】
まず、基板１０２表面に素子分離絶縁膜１１０を形成する。素子分離絶縁膜１１０は、ＳＴＩ（Shallow Trench Isolation）とすることができる。素子分離絶縁膜１１０は、以下の手順で形成することができる。まず、基板１０２表面にたとえばシリコン窒化膜等のカバー膜１０３を形成する。次いで、カバー膜１０３上に、素子分離絶縁膜１１０を形成する箇所を選択的に加工したレジスト膜（不図示）を形成する。次いで、当該レジスト膜をマスクとしてカバー膜１０３を選択的に除去する。その後、レジスト膜を除去し、カバー膜１０３をマスクとして、基板１０２表面に溝１０９を形成する（図２（ａ））。その後、溝１０９内に、素子分離絶縁膜１１０を構成する絶縁膜を埋め込む。次いで、溝外部に露出した絶縁膜を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）等で除去する。ここで、素子分離絶縁膜１１０は、カバー膜１０３との間でエッチング選択比が充分大きい材料により構成することができる。素子分離絶縁膜１１０は、たとえばシリコン酸化膜により構成することができる。また、素子分離絶縁膜１１０は、トレンチ側壁にシリコン窒化膜等のライナー膜が形成された構成とすることもできる。
【００３１】
本実施の形態において、ＣＭＰで絶縁膜を除去する際に、カバー膜１０３が素子分離絶縁膜１１０よりも研磨されやすい条件となるよう、ＣＭＰの研磨条件を制御する。これにより、カバー膜１０３が除去され、素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも高くなる構成とすることができる（図２（ｂ））。また、ＣＭＰの研磨量および、ＣＭＰ後の素子分離絶縁膜１１０の高さ調整工程での制御により、素子分離絶縁膜１１０の表面高さと基板１０２の表面高さとの差を所望の値とすることができる。素子分離絶縁膜１１０の表面高さと基板１０２の表面高さとの差は、後の工程で、たとえばゲート電極およびゲート絶縁膜をパターニングする工程、サイドウォールを形成するための絶縁膜のエッチバック工程（場合により複数回）、およびシリサイドブロック膜のパターニング工程等で素子分離絶縁膜１１０の表面が削られた後でも、バイポーラトランジスタ形成領域２００において、素子分離絶縁膜１１０の表面高さが基板１０２の表面高さ以上となるような所定値とすることができる。素子分離絶縁膜１１０の表面高さと基板１０２の表面高さとの差は、たとえば５〜６０ｎｍとすることができる。
【００３２】
この後、基板１０２表面に熱酸化により酸化膜１７０を形成する。酸化膜１７０の膜厚は、たとえば５〜１５ｎｍ程度とすることができる。以上の手順により図２に示した構成となる。
【００３３】
つづいて、ＰＭＯＳ形成領域２２４、ＰＭＯＳ形成領域２１４、エミッタ取出領域２０２、およびベース取出領域２０４をレジスト膜１７２で保護した状態で、ＮＭＯＳ形成領域２２２、ＮＭＯＳ形成領域２１２、およびコレクタ取出領域２０６にＰ型不純物イオンをイオン注入して、Ｐウェル１０４を形成する（図３）。この後、レジスト膜１７２を除去する。
【００３４】
次いで、ＮＭＯＳ形成領域２２２、ＮＭＯＳ形成領域２１２、およびコレクタ取出領域２０６をレジスト膜１７４で保護した状態で、ＰＭＯＳ形成領域２２４、ＰＭＯＳ形成領域２１４、エミッタ取出領域２０２、およびベース取出領域２０４にＮ型不純物イオンをイオン注入して、Ｎウェル１０６を形成する（図４）。この後、レジスト膜１７４を除去する。
【００３５】
つづいて、Ｉ／Ｏ領域２１０以外の領域をレジスト膜１７６で保護して、Ｉ／Ｏ領域２１０に形成された酸化膜１７０を除去する（図５）。この後、レジスト膜１７６を除去する。次いで、Ｉ／Ｏ領域２１０に、ゲート絶縁膜１３６となる絶縁膜を形成する（図６）。ゲート絶縁膜１３６は、熱酸化により形成することができる。また、ゲート絶縁膜１３６の膜厚は、たとえば５〜８ｎｍ程度とすることができる。
【００３６】
なお、Ｉ／Ｏ領域２１０の酸化膜１７０を除去する工程で、Ｉ／Ｏ領域２１０の素子分離絶縁膜１１０の一部も除去される。しかし、本実施の形態において、Ｉ／Ｏ領域２１０の酸化膜１７０を除去する際に、エミッタ取出領域２０２に接する素子分離絶縁膜１１０上にはレジスト膜１７６が形成されているので、エミッタ取出領域２０２に接する素子分離絶縁膜１１０の膜減りが生じないようにすることができる。
【００３７】
つづいて、コアＭＯＳトランジスタ形成領域２２０以外の領域をレジスト膜１７８で保護して、コアＭＯＳトランジスタ形成領域２２０に形成された酸化膜１７０を除去する（図７）。この後、レジスト膜１７８を除去する。次いで、コアＭＯＳトランジスタ形成領域２２０に、ゲート絶縁膜１３０となる絶縁膜を形成する（図８）。ここで、ゲート絶縁膜１３０は、ゲート絶縁膜１３６よりも薄い構成とすることができる。ゲート絶縁膜１３０は、熱酸化により形成することができる。また、ゲート絶縁膜１３０の膜厚は、たとえば１〜３ｎｍ程度とすることができる。
【００３８】
なお、コアＭＯＳトランジスタ形成領域２２０の酸化膜１７０を除去する工程で、コアＭＯＳトランジスタ形成領域２２０の素子分離絶縁膜１１０の一部も除去される。しかし、本実施の形態において、コアＭＯＳトランジスタ形成領域２２０の酸化膜１７０を除去する際に、エミッタ取出領域２０２に接する素子分離絶縁膜１１０上にはレジスト膜１７８が形成されているので、エミッタ取出領域２０２に接する素子分離絶縁膜１１０の膜減りが生じないようにすることができる。
【００３９】
以上の手順により、バイポーラトランジスタ形成領域２００の素子分離絶縁膜１１０の基板表面の高さが、コアＭＯＳトランジスタ形成領域２２０およびＩ／Ｏ領域２１０における素子分離絶縁膜１１０の基板表面からの高さよりも高くなるようにすることができる。たとえば、バイポーラトランジスタ形成領域２００の少なくともエミッタ取出領域２０２の素子分離絶縁膜１１０は、Ｉ／Ｏ領域２１０やコアＭＯＳトランジスタ形成領域２２０の素子分離絶縁膜１１０よりも約５〜５０ｎｍ（５０〜５００Å）程度高い構成とすることができる。
【００４０】
このような状態で、基板１０２上の全面にゲート電極を構成する導電膜を形成する。次いで、ゲート電極を構成する導電膜およびゲート絶縁膜１３０およびゲート絶縁膜１３６をゲート形状にパターニングする。これにより、コアＭＯＳトランジスタ形成領域２２０およびＩ／Ｏ領域２１０にゲート電極１３４が形成される。バイポーラトランジスタ形成領域２００においては、導電膜は除去される（図９）。また、このとき、酸化膜１７０および素子分離絶縁膜１１０が少し（たとえば膜厚０〜３ｎｍ程度）削られるが、図２に示した工程において、このような膜減りを考慮して素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域２００において、この後も、素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも高くなるようにすることができる。
【００４１】
この後、コアＭＯＳトランジスタ形成領域２２０およびＩ／Ｏ領域２１０において、各ゲート電極をマスクとして、エクステンション領域（不図示）を形成するための不純物イオンの注入が行われる。たとえば、まず、バイポーラトランジスタ形成領域２００、ＰＭＯＳ形成領域２２４、およびＰＭＯＳ形成領域２１４をレジスト膜で保護した状態でＮＭＯＳ形成領域２２２およびＮＭＯＳ形成領域２１２に不純物イオンを注入する工程を行い、レジスト膜を除去する。次いで、バイポーラトランジスタ形成領域２００、ＮＭＯＳ形成領域２２２、およびＮＭＯＳ形成領域２１２をレジスト膜で保護した状態でＰＭＯＳ形成領域２２４およびＰＭＯＳ形成領域２１４に不純物イオンを注入する工程を行い、レジスト膜を除去する。
【００４２】
つづいて、基板１０２上の全面に、オフセットスペーサとなるサイドウォール用絶縁膜１３２ａを形成する（図１０）。サイドウォール用絶縁膜１３２ａは、たとえばシリコン酸化膜やシリコン窒化膜（たとえば膜厚３〜２０ｎｍ程度）により構成することができる。この後、サイドウォール用絶縁膜１３２ａをエッチバックして、所定形状にパターニングする（図１１）。バイポーラトランジスタ形成領域２００においては、サイドウォール用絶縁膜１３２ａは除去される。また、このとき、酸化膜１７０および素子分離絶縁膜１１０が少し（たとえば０〜３ｎｍ程度）削られるが、図２に示した工程において、このような膜減りを考慮して素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域２００において、この後も、素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも高くなるようにすることができる。
【００４３】
次いで、基板１０２上の全面に、サイドウォール用絶縁膜１３２ｂを形成する（図１２）。サイドウォール用絶縁膜１３２ｂは、たとえばシリコン酸化膜やシリコン窒化膜（たとえば膜厚１０〜５０ｎｍ程度）により構成することができる。この後、サイドウォール用絶縁膜１３２ｂをエッチバックして、所定形状にパターニングする。バイポーラトランジスタ形成領域２００においては、サイドウォール用絶縁膜１３２ｂは除去される。また、バイポーラトランジスタ形成領域２００において、酸化膜１７０も除去される（図１３）。なお、図１３において、サイドウォール用絶縁膜１３２ａとサイドウォール用絶縁膜１３２ｂとをあわせてサイドウォール１３２として示す。また、このとき、素子分離絶縁膜１１０も少し（たとえば膜厚０〜２０ｎｍ程度）削られるが、図２に示した工程において、このような膜減りを考慮して素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域２００において、この後も、素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも高くなるようにすることができる。
【００４４】
この後、各領域に、Ｎ型不純物拡散領域１２０およびＰ型不純物拡散領域１２２を形成するための不純物イオンの注入が行われる。たとえば、まず、ＰＭＯＳ形成領域２２４、ＰＭＯＳ形成領域２１４、およびエミッタ取出領域２０２をレジスト膜で保護した状態で、ＮＭＯＳ形成領域２２２、ＮＭＯＳ形成領域２１２、ベース取出領域２０４およびコレクタ取出領域２０６に不純物イオンを注入する工程を行い、これらの領域にＮ型不純物拡散領域１２０を形成する。その後レジスト膜を除去する（図１４）。
【００４５】
次いで、ＮＭＯＳ形成領域２２２、ＮＭＯＳ形成領域２１２、ベース取出領域２０４およびコレクタ取出領域２０６をレジスト膜で保護した状態で、ＰＭＯＳ形成領域２２４、ＰＭＯＳ形成領域２１４、およびエミッタ取出領域２０２に不純物イオンを注入する工程を行い、これらの領域にＰ型不純物拡散領域１２２を形成する。その後レジスト膜を除去する（図１５）。
【００４６】
つづいて、基板１０２上の全面に、シリサイドブロック膜１８０を形成する（図１６）。シリサイドブロック膜１８０は、たとえばシリコン酸化膜（たとえば膜厚５〜５０ｎｍ程度）により構成することができる。この後、シリサイドブロック抵抗として使用する領域にのみシリサイドブロック膜１８０を残し、それ以外の領域のシリサイドブロック膜１８０を除去する（図１７）。本実施の形態において、エミッタ取出領域２０２、ベース取出領域２０４、およびコレクタ取出領域２０６においても、シリサイドブロック膜１８０が除去される。また、このとき、素子分離絶縁膜１１０も少し（たとえば膜厚０〜３０ｎｍ程度）削られるが、図２に示した工程において、このような膜減りを考慮して素子分離絶縁膜１１０の表面高さが基板１０２の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域２００において、この後も、素子分離絶縁膜１１０の表面高さが基板１０２の表面高さ以上となるようにすることができる。
【００４７】
次いで、基板１０２上の全面に金属膜１８２を形成する（図１８）。金属膜１８２は、たとえば、Ｃｏ、Ｎｉ、Ｐｔ等とすることができる。これにより、金属膜１８２が基板１０２表面の拡散層と接する箇所では、金属膜１８２と基板１０２とが反応して、シリサイド層１２４が形成される。これにより、図１に示した構成の半導体装置１００が得られる。本実施の形態において、バイポーラトランジスタ形成領域２００においても、基板表面にシリサイド層１２４を形成することにより、コンタクト形成時のエッチング時のコンタクトの拡散層つき抜けを回避することができる。また、バイポーラトランジスタ１５０の抵抗を下げることができ、均一に電界を加えることができる。
【００４８】
本実施の形態において、素子分離絶縁膜１１０が、少なくともエミッタ取出領域２０２と接する箇所の表面高さがエミッタ取出領域２０２の基板１０２の表面高さ以上となっている。そのため、図２１および図２２に示すように、エミッタ取出領域２０２端部でのシリサイド層１２４の垂れ下がりを抑制することができ、シリサイド層１２４とジャンクション深さの関係を一定に制御することができる。これにより、エミッタ幅を安定させることができ、ダイオード電流の特性を安定化させることができる。
【００４９】
ＭＯＳトランジスタ形成領域においては、ゲート電極は、基板１０２表面の拡散層上だけではなく、素子分離絶縁膜１１０上にも形成される。そのため、ゲート形成時のリソグラフィー時のゲート加工精度を維持するためには、基板１０２の表面高さと素子分離絶縁膜１１０の表面高さとの差が小さい方が好ましい。本実施の形態において、ＭＯＳトランジスタ形成領域であるＩ／Ｏ領域２１０およびコアＭＯＳトランジスタ形成領域２２０と接する箇所の素子分離絶縁膜１１０の表面高さは、エミッタ取出領域２０２と接する箇所の素子分離絶縁膜１１０の表面高さよりも低く形成されている。そのため、基板１０２の表面高さと素子分離絶縁膜１１０の表面高さとの差を小さくすることができ、ゲート加工精度を維持することもできる。
【００５０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５１】
たとえば、半導体装置１００は、たとえば以下のような手順で形成することもできる。
たとえば、図９を参照して説明したゲート電極１３４をパターニングする際に、バイポーラトランジスタ形成領域２００のエミッタ取出領域２０２と接している箇所の素子分離絶縁膜１１０端部に導電膜（ゲート電極膜１３４ａ）を選択的に残す構成とすることができる（図１９）。これにより、これ以降のプロセスで、エミッタ取出領域２０２と接する素子分離絶縁膜１１０の膜減りが生じないようにすることができる。
【００５２】
また、たとえば、シリサイドブロック膜１８０を除去する際に、バイポーラトランジスタ形成領域２００のエミッタ取出領域２０２と接している箇所の素子分離絶縁膜１１０端部上をレジスト膜１８４で保護し（図２０（ａ））、この箇所にシリサイドブロック膜１８０を選択的に残すようにすることができる（図２０（ｂ））。これにより、エミッタ取出領域２０２と接している箇所の絶縁膜の高さを高くすることができ、これ以降のプロセスで、エミッタ取出領域２０２と接する素子分離絶縁膜１１０の膜減りが生じないようにすることができる。
【００５３】
また、以上の実施の形態においては、バイポーラトランジスタ形成領域２００全面において、素子分離絶縁膜１１０の表面高さがＩ／Ｏ領域２１０やコアＭＯＳトランジスタ形成領域２２０と接する箇所の表面高さよりも高く形成された構成を示した。しかし、素子分離絶縁膜１１０は、少なくともエミッタ取出領域２０２と接する箇所の表面高さがエミッタ取出領域２０２の基板１０２の表面高さ以上で、他の領域の表面高さよりも高く形成された構成とすることができる。この場合、たとえば、図５を参照して説明した酸化膜１７０を除去する工程、または図７を参照して説明した酸化膜１７０を除去する工程において、バイポーラトランジスタ形成領域２００のベース取出領域２０４およびコレクタ取出領域２０６においては、それぞれ、レジスト膜１７６やレジスト膜１７８で保護されていない構成とすることができる。
【符号の説明】
【００５４】
１０ Ｐ＋拡散層
１２ 素子分離絶縁膜
１４ Ｎウェル
１６ 金属膜
１８ シリサイド層
１００ 半導体装置
１０２ 基板
１０４ Ｐウェル
１０６ Ｎウェル
１１０ 素子分離絶縁膜
１２０ Ｎ型不純物拡散領域
１２２ Ｐ型不純物拡散領域
１２４ シリサイド層
１３０ ゲート絶縁膜
１３２ サイドウォール
１３２ａ サイドウォール用絶縁膜
１３２ｂ サイドウォール用絶縁膜
１３４ ゲート電極
１３４ａ ゲート電極膜
１３６ ゲート絶縁膜
１５０ バイポーラトランジスタ
１６０ ＮＭＯＳトランジスタ
１６２ ＰＭＯＳトランジスタ
１６４ ＮＭＯＳトランジスタ
１６６ ＰＭＯＳトランジスタ
１７０ 酸化膜
１７２ レジスト膜
１７４ レジスト膜
１７６ レジスト膜
１７８ レジスト膜
１８０ シリサイドブロック膜
１８２ 金属膜
１８４ レジスト膜
２００ バイポーラトランジスタ形成領域
２０２ エミッタ取出領域
２０４ ベース取出領域
２０６ コレクタ取出領域
２１０ Ｉ／Ｏ領域
２１２ ＮＭＯＳ形成領域
２１４ ＰＭＯＳ形成領域
２２０ コアＭＯＳトランジスタ形成領域
２２２ ＮＭＯＳ形成領域
２２４ ＰＭＯＳ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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