(57)【特許請求の範囲】
【請求項１】
メモリセルおよび前記メモリセルの記憶情報を増幅するセンスアンプを含んだメモリアレイと、下位の入出力線と、上位の入出力線と、サブアンプと、メインアンプと、タイミング制御回路とを有する半導体装置であって、
前記サブアンプは、第一の電流又は第二の電流を発生可能な可変電流源を具備することで駆動能力が制御され、前記メモリアレイから前記下位の入出力線に読み出された電圧信号を前記駆動能力に応じて増幅するものであり、
前記可変電流源は、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
前記サブアンプによって増幅された前記下位の入出力線の電圧信号は、前記上位の入出力線に読み出され、
前記メインアンプは、前記上位の入出力線に読み出された電圧信号を増幅するものであり、
前記タイミング制御回路は、
バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
前記メモリアレイを活性化直後の１サイクル目のバースト読み出しサイクルにおいて、前記第一のリード起動信号を発生し、
前記１サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記センスアンプで増幅された状態から読み出しを行う２サイクル目以降のバースト読み出しサイクルにおいて、前記第二のリード起動信号を発生し、
前記第一の電流は、前記第二の電流よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記可変電流源は、前記第一の電流を発生する第一のトランジスタと、前記第二の電流を発生する第二のトランジスタとを有し、
前記第一のトランジスタのサイズは、前記第二のトランジスタのサイズよりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記可変電流源は、前記第一及び前記第二のリード起動信号によって異なるバイアス電圧が設定される第三のトランジスタを有し、
前記第一のリード起動信号によるバイアス電圧は、前記第二のリード起動信号によるバイアス電圧よりも大きいことを特徴とする半導体装置。
【請求項４】
メモリセルおよび前記メモリセルの記憶情報を増幅するセンスアンプを含んだメモリアレイと、下位の入出力線と、上位の入出力線と、サブアンプと、メインアンプと、タイミング制御回路とを有する半導体装置であって、
前記サブアンプは、第一の電流又は第二の電流を発生可能な可変電流源を具備することで駆動能力が制御され、前記メモリアレイから前記下位の入出力線に読み出された電圧信号を前記駆動能力に応じて増幅するものであり、
前記可変電流源は、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
前記サブアンプによって増幅された前記下位の入出力線の電圧信号は、前記上位の入出力線に読み出され、
前記メインアンプは、第一のアンプとプリアンプを具備し、前記上位の入出力線に読み出された電圧信号を前記第一のアンプで増幅するか、又は前記プリアンプが活性化された場合は、前記プリアンプを介して前記第一のアンプで増幅するものであり、
前記タイミング制御回路は、前記第一及び前記第二のリード起動信号と、前記プリアンプを活性化するためのプリアンプ起動信号とを発生するものであり、
前記タイミング制御回路は、
バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
前記メモリアレイを活性化直後の１サイクル目のバースト読み出しサイクルにおいて、前記第一のリード起動信号を発生し、
前記１サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記センスアンプで増幅された状態から読み出しを行う２サイクル目以降のバースト読み出しサイクルにおいて、前記第二のリード起動信号を発生し、
前記１サイクル目のバースト読み出しサイクルにおいて、前記プリアンプ起動信号を活性化し、
前記２サイクル目以降のバースト読み出しサイクルにおいて、前記プリアンプ起動信号を非活性化し、
前記第一の電流は、前記第二の電流よりも大きいことを特徴とする半導体装置。
【請求項５】
複数のメモリセルおよび前記複数のメモリセルの記憶情報を増幅する複数のセンスアンプを含んだメモリアレイと、下位の複数の入出力線と、上位の複数の入出力線と、複数のサブアンプと、複数のメインアンプと、タイミング制御回路とを有する半導体装置であって、
前記複数のサブアンプは、それぞれに第一の電流又は第二の電流を発生可能な可変電流源を具備することで個別に駆動能力が制御され、前記メモリアレイから前記下位の複数の入出力線に読み出された電圧信号を前記個別の駆動能力に応じて増幅するものであり、
前記複数の可変電流源のそれぞれは、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
前記複数のサブアンプによって増幅された前記下位の複数の入出力線の電圧信号は、それぞれ、前記上位の複数の入出力線に読み出され、
前記複数のメインアンプは、それぞれ、前記上位の複数の入出力線に読み出された電圧信号を増幅するものであり、
前記第一の電流は、前記第二の電流よりも大きく、
前記タイミング制御回路は、
バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
前記メモリアレイを活性化直後の１サイクル目のバースト読み出しサイクルにおいて、前記複数の可変電流源の一部に対して前記第一のリード起動信号を発生し、前記複数の可変電流源の他の一部に対して前記第二のリード起動信号を発生し、
前記１サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記複数のセンスアンプで増幅された状態から読み出しを行う２サイクル目以降のバースト読み出しサイクルにおいて、前記複数の可変電流源の全てに対して前記第二のリード起動信号を発生することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記タイミング制御回路は、前記複数のメインアンプのそれぞれを第一のタイミングで活性化する第一のメインアンプ起動信号と、前記複数のメインアンプのそれぞれを前記第一のタイミングよりも遅い第二のタイミングで活性化する第二のメインアンプ起動信号とを発生し、
前記１サイクル目のバースト読み出しサイクルにおいて、
前記複数の可変電流源の一部に対応するサブアンプによって増幅された電圧信号は、前記第一のメインアンプ起動信号によって前記複数のメインアンプの一部で増幅され、
前記複数の可変電流源の他の一部に対応するサブアンプによって増幅された電圧信号は、前記第二のメインアンプ起動信号によって前記複数のメインアンプの他の一部で増幅されることを特徴とする半導体装置。
【請求項７】
複数のメモリセルと、
前記複数のメモリセルの一つに格納されている記憶情報を転送する第１信号線対と、
第１トランジスタおよび第２トランジスタを含むスタティック型の差動増幅回路と、電流制御回路とを含んだメインアンプと、
前記第１信号線対に接続されるサブアンプと、
前記サブアンプに接続される第２信号線対とを備え、
前記第１信号線対の一方は、前記第１トランジスタのゲートに接続され、前記第１信号線対の他方は、前記第２トランジスタのゲートに接続され、
前記電流制御回路は、前記第１トランジスタおよび前記第２トランジスタのソースと第１電源の間の経路に設けられ、バースト読み出しサイクル内の第１サイクルで第１電流を生成し、前記バースト読み出しサイクル内で前記第１サイクルの後となる第２サイクルで前記第１電流よりも少ない第２電流を生成し、
前記複数のメモリセルの一つから読み出された記憶情報は、前記第２信号線対と前記サブアンプを介して前記第１信号線対に転送され、
前記サブアンプは、可変電流源を含み、
前記可変電流源は、前記第１サイクルで第３電流を生成し、前記第２サイクルで前記第３電流よりも少ない第４電流を生成することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記サブアンプは、さらに、
前記第２信号線対の一方にゲートが接続される第５トランジスタと、
前記第２信号線対の他方にゲートが接続される第６トランジスタとを含み、
前記可変電流源は、
前記第５トランジスタおよび前記第６トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第７トランジスタと、
前記第５トランジスタおよび前記第６トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第８トランジスタとを含むことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第７トランジスタの駆動能力は、前記第８トランジスタの駆動能力よりも大きく、
前記第１サイクルでは、前記第７トランジスタが活性化されると共に前記第８トランジスタが非活性化され、
前記第２サイクルでは、前記第８トランジスタが活性化されると共に前記第７トランジスタが非活性化されることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記電流制御回路は、前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする付加トランジスタを含み、
前記第１サイクルで前記付加トランジスタのゲートに印加される電圧は、前記第２サイクルで前記付加トランジスタのゲートに印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項１１】
複数のメモリセルと、
前記複数のメモリセルの一つに格納されている記憶情報を転送する第１入出力線対と、
前記第１入出力線対の一方にゲートが接続される第１トランジスタと、前記第１入出力線対の他方にゲートが接続される第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのソースと第１電源の間の経路に設けられ、バースト読み出しサイクル内の第１サイクルで第１電流を生成し、前記バースト読み出しサイクル内で前記第１サイクルの後となる第２サイクルで前記第１電流よりも少ない第２電流を生成する可変電流源とを含んだサブアンプと、
前記サブアンプに接続される第２入出力線対と、
前記第２入出力線対に接続されるメインアンプとを有することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記可変電流源は、
前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第３トランジスタと、
前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第４トランジスタとを有することを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第３トランジスタの駆動能力は、前記第４トランジスタの駆動能力よりも大きく、
前記第１サイクルでは、前記第３トランジスタが活性化されると共に前記第４トランジスタが非活性化され、
前記第２サイクルでは、前記第４トランジスタが活性化されると共に前記第３トランジスタが非活性化されることを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記サブアンプは、さらに、前記第１トランジスタおよび前記第２トランジスタのソースと前記可変電流源の間に接続された付加トランジスタを含み、
前記サブアンプは、前記付加トランジスタによって活性化されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、記憶容量が大きく、かつ高速な読み出し動作が要求される半導体メモリを含んだ半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＰＵの高速化に伴い、半導体メモリの動作周波数向上の要求が年々高まっている。従来のシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）では、微細化によって集積度を上げることにより、高速化を実現してきた。現在主流のダブル・データ・レート  シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ  ＳＤＲＡＭ）では、複数のビットを予めメモリアレイから読み出しておくプリフェッチ動作と、これら複数の情報をクロックの両エッジに同期して時系列に出力するインタフェイス方式により、データ転送速度を向上させている。
【０００３】
ＤＤＲ  ＳＤＲＡＭのプリフェッチ動作でメモリアレイから一度に読み出される情報量はデータ転送速度と関係があり、世代によって異なる。例えば、ＤＤＲ  ＳＤＲＡＭの第１世代（以下では、ＤＤＲと呼ぶ。）では、２ビットの記憶情報を一度に読み出す２ビット・プリフェッチ動作により、毎秒２００メガビット〜４００メガビットのデータ転送速度を実現していた。また、第２世代（以下では、ＤＤＲ−ＩＩと呼ぶ。）では、４ビットの記憶情報を一度に読み出す４ビット・プリフェッチ動作により、毎秒４００メガビット〜８００メガビットのデータ転送速度を実現しようとしている。さらに、第３世代（以下では、ＤＤＲ−ＩＩＩと呼ぶ。）では、８ビットの記憶情報を一度に読み出す８ビット・プリフェッチ動作により、データ転送速度は毎秒８００メガビット〜１６００メガビットに達する見込みである。このような世代間におけるプリフェッチ数の相違から、ＤＤＲ  ＳＤＲＡＭにおけるプリフェッチ方式を特に、『２Ｎビット  プリフェッチ方式（Ｎは整数）』と呼ぶ。
【０００４】
今後、微細化が進んでギガビット級の記憶容量を備えたＤＤＲ  ＳＤＲＡＭが実現されるようになると、チップ面積が１００平方ミリメートルを超える見通しであるため、メモリアレイおよび入出力バス（チップ内部）の動作速度を一定に保つことが困難になり、アクセス時間が増加する恐れがある。例えば、低電圧化と微細化により、メモリセルトランジスタやセンスアンプを構成するＭＯＳトランジスタのデバイス特性ばらつきが増加するために、メモリアレイの動作マージンが劣化する可能性がある。また、読み出し信号量の増大による動作マージンの拡大に有効な多分割ビット線および多分割ワード線を用いたメモリアレイ構成は、センスアンプやワード・ドライバなどの直接周辺回路の増加を招くことから、その分割数に限度があるので、劇的な効果を得ることが難しい。さらに、メモリアレイから読み出した情報を出力バッファまで転送する経路では、その配線長が増加するので、ＲＣ遅延の増加によるチップ内部動作速度が低下する可能性がある。
【０００５】
入出力バスの動作速度に関連して、例えば特許文献１では、メモリアレイから読み出した情報を入出力回路まで転送する時間の短縮に関する手法が示されている。具体的には、上記経路内に含まれるメインアンプ〜出力バッファ間に着目し、プリフェッチした２Ｎビットの情報のうち、最初に出力する情報を高速メインアンプと低インピーダンスのグローバル入出力線（ＧＩＯ）を用いて読み出す。また、後続の情報は、通常のメインアンプで読み出す。このような構成と動作により、消費電力を抑制しながらアクセス時間を短縮している。
【特許文献１】特開２００２−２５２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者等は、本願に先立ち、ギガビット級ＤＤＲ  ＳＤＲＡＭの動作速度を検討した。特に、チップ内部の動作時間を検討したところ、下記二つの問題を見出した。
【０００７】
第一の問題は、記憶情報の読み出しに要する時間がＲＣ遅延（ここで、Ｒは配線抵抗、Ｃは負荷容量を示す。）により増加すると予想される点にある。図２は、ＤＤＲ  ＳＤＲＡＭの読み出し動作における動作タイミング・ダイアグラムの例を示す図である。ここでは、アクティブ・コマンドＡＣＴＶの入力からリードＲＤまたはライト・コマンド入力までの待ち時間ｔＲＣＤ（Ａｃｔｉｖｅ  ｔｏ  Ｒｅａｄ／Ｗｒｉｔｅ  ｄｅｌａｙ）が８サイクル、リード・コマンドＲＤ入力からデータ出力までに要する時間ＣＬ（／ＣＡＳ  ｌａｔｅｎｃｙ）が７サイクルの場合に目標となる、チップ内部動作時間の内訳が示されている。ロウ系回路の動作においては、行選択動作を７サイクル以内に終えてワード線（ＷＬ）を起動し、１２サイクル以内に記憶情報をセンスアンプに読み出す例が示されている。カラム系回路の動作においては、予め入力されたリード・コマンドＲＤにより列選択動作が行われ、センスアンプへの読み出し動作完了直後にカラム選択信号（ＹＳ）を起動することによって記憶情報をデータ端子（ＤＱ）へ転送し、１６サイクル目にクロックＣＬＫおよびＣＬＫＢのエッジに同期して記憶情報が読み出される例が示されている。同図に示したＹＳ起動タイミング・マージンは、誤読み出しを回避するために設けられている。
【０００８】
しかし、ギガビット級ＤＤＲ  ＳＤＲＡＭのチップ面積からＲＣ遅延を考慮すると、図３に示すように行選択動作時間が増加するので、ワード線起動タイミングが時間ＴＲＤ０だけ遅れる恐れがある。また、メモリセルからセンスアンプへの読み出し時間に関しても、チップ面積抑制の観点からビット線の分割数が制限されて、ビット線のＲＣ積が大きくなる恐れがある。さらに、メモリセルの記憶情報をビット線に読み出す際、センスアンプが正しく動作するようにビット線に数百ｍＶの信号電圧を発生させなければならないが、セル選択トランジスタの特性ばらつき（例えば、しきい電圧のばらつき）を考慮すると、読み出し時間がさらに増加する恐れがある。このため、動作マージンを拡大しようとすると、センスアンプへの読み出し動作がＴＲＤ１だけ遅れて、ロウ系回路動作時間が目標を超過すると予測される。
【０００９】
これらの影響は、カラム系回路動作にも影響を及ぼす。すなわち、ＹＳ起動タイミングがＴＤ０（＝ＴＲＤ０＋ＴＲＤ１）だけ遅れるので、キャスレイテンシＣＬが目標の７サイクルを満たせず、例えば８サイクル必要となってしまう。また、チップ面積の増大によって、メモリアレイからデータ端子までの間の経路（所謂データ・パス）においてもＲＣ遅延が増加するので、キャスレイテンシＣＬがさらに超過する恐れがある。このため、各回路ブロックの高速化によりチップ性能の劣化を回避することが望まれる。しかし、ロウ系回路の動作速度は、アドレス信号のデコーディングおよび不良ビットの救済判定を行うための論理段数と、メモリアレイの駆動時間およびチャージシェアによる記憶情報の読み出し時間で律則されるので、高速化は困難である。したがって、ロウ系回路動作の遅延を許容して、カラム系回路における動作時間の短縮を行うことが望まれる。
【００１０】
第二の問題は、データ転送速度向上に呼応してプリフェッチ数が増加すると、カラム系回路動作の消費電力が増大する点にある。この電流増加は、ＤＲＡＭの標準仕様で定められているバースト・リード・オペレーティング・カレント（Ｂｕｒｓｔ  Ｒｅａｄ  Ｏｐｅｒａｔｉｎｇ  Ｃｕｒｒｅｎｔ）ＩＤＤ４Ｒの増大に繋がるため、データパスにおける消費電流を抑制することが望まれる。
【００１１】
そこで、本発明の目的は、このような問題等を鑑み、半導体メモリにおける動作マージンの拡大や消費電力の低減などを実現することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置は、ＤＲＡＭアレイを代表とするメモリアレイ、階層構造の入出力線、サブアンプ、タイミング制御回路を備えるものである。サブアンプは、メモリアレイ内のセンスアンプを介して下位の入出力線に読み出された微小電圧信号を増幅するものであり、例えばコンダクタンスの異なる複数の電流源を具備し、各電流源は複数のリード起動信号により独立に活性化される。メインアンプは、サブアンプを介して上位の入出力線に読み出された微小電圧信号を増幅するものである。タイミング制御回路は、バースト読み出し動作のサイクル数を検知して、サイクル数に応じたタイミングでカラム選択信号と複数のリード起動信号を発生する。バンク活性化直後のバースト読み出し動作サイクルにおいて、タイミング制御回路は、後続のサイクルより遅いタイミングでカラム選択信号と第一のリード起動信号を活性化する。第一のリード起動信号によって、コンダクタンスの大きな電流源が活性化されて、サブアンプの駆動能力が高く設定されるので、入出力線におけるデータ転送時間を短縮できる（高速モード）。このため、メモリアレイにおいて、読み出し動作マージンを拡大することが可能となり、高速かつ高信頼の読み出し動作を実現できる。さらに、後続のサイクルにおいて、タイミング制御回路が第二のリード起動信号を活性化することにより、コンダクタンスの小さな電流源が活性化されて、サブアンプの駆動能力が抑制されるので、入出力線におけるデータ転送の際の消費電流を抑制可能となる。したがって、低電力の読み出し動作を実現できる（低電力モード）。
【００１４】
また、本発明による半導体装置は、メインアンプを備えるものである。メインアンプは、さらに、第一のアンプとプリアンプを備える。タイミング制御回路は、さらに、バースト読み出し動作のサイクル数を検知して、サイクル数に応じたタイミングでプリアンプ起動信号を発生する。バンク活性化直後の読み出し動作サイクルにおいて、タイミング制御回路は、プリアンプ起動信号を活性化する。プリアンプによって、第一のアンプに入力される信号電圧が増加するので、メインアンプ全体としての増幅時間すなわち入出力線におけるデータ転送時間を短縮できる（高速モード）。したがって、メモリアレイにおいて、読み出し動作マージンをさらに拡大することが可能となる。後続のサイクルにおいて、タイミング制御回路はプリアンプ起動信号を非活性状態とし、第一のアンプのみによって増幅を行う。したがって、プリアンプで消費される電流を削減できる（低電力モード）。
【００１５】
さらに、本発明による半導体装置は、入出力線毎に選択的にリード起動信号およびプリアンプ起動信号を発生するものである。ここで、タイミング制御回路は、バースト動作制御信号群を受信して、複数のリード起動信号およびプリアンプ起動信号を発生する。バンク活性化直後の読み出し動作サイクルにおいて、バースト読み出しされる複数ビットの一部（例えば８ビット・プリフェッチ方式の場合の前半の４ビット）を転送する入出力線では、当該複数の第一のリード起動信号およびプリアンプ起動信号が活性化されて、データパスが高速モードの回路設定となる。一方、前述した複数ビットの残り（例えば後半の４ビット）を転送する入出力線では、当該複数のプリアンプ起動信号が非活性状態に保持され、また当該複数の第二のリード起動信号によってデータパスが活性化されることにより低電力モードの回路設定となる。このため、メモリアレイにおいて、読み出し動作マージンを拡大することが可能となると共に、入出力線におけるデータ転送の際の消費電流を抑制しながら、高速かつ高信頼の読み出し動作を実現できる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体メモリにおける動作マージンの拡大や消費電力の低減が実現可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００１８】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００１９】
（実施の形態１）
まず、図４と図５に従い、動作タイミング・ダイアグラムから見た本実施の形態の特徴を説明する。本実施の形態の主な特徴は、二つある。第一の特徴は、カラム系回路のうち、メモリアレイからメインアンプまでの読み出し回路動作を高速化する点にある。すなわち、この部分の回路動作をロウ系回路動作における超過時間ＴＤ０だけ短縮する。図４は、前述した図３に対比させて、ロウ系回路動作（所謂ページ・オープン）直後のカラム系回路動作における最適な読み出し動作時間の詳細な内訳を示している。ＴＤ１Ｆは、カラム選択信号ＹＳを起動してからメインアンプ起動信号ＭＡＥを活性化するまでに要する時間であり、特にこの時間を短縮することで超過時間ＴＤ０を吸収する。
【００２０】
なお、ＴＤ２は、メインアンプ起動信号ＭＡＥを活性化してからレシーバアンプ起動信号ＲＡＥを活性化するまでに要する時間、ＴＤ３は、レシーバアンプ起動信号ＲＡＥを活性化してから読み出しデータがマルチプレクサＭＵＸに入力されるまでに要する時間、ＴＤ４は、データ出力起動信号群ＤＯＥＳＧを活性化してからデータ出力起動信号ＤＯＥを活性化するまでに要する時間、ＴＤ５は、データ出力起動信号ＤＯＥを活性化してからデータ端子ＤＱにデータが出力されるまでの時間を示している。これらの信号の意味は、後述するＤＤＲ  ＳＤＲＡＭの全体構成で説明する。
【００２１】
第二の特徴は、バースト読み出しのサイクルに応じて、前述のメモリアレイからメインアンプまでの読み出し動作の制御および動作時間を切替える点にある。図５は、図４に対比させて、カラム系回路動作における読み出し動作時間の詳細な内訳を示している。ここで、バースト読み出しの１サイクル目とは、ページ・オープン直後のバースト読み出しを指す。したがって、ロウ系回路動作の完了を待つため、カラム選択信号ＹＳが、列選択動作終了からロウ系回路動作の遅れ時間ＴＤ０だけ後に活性化させる。一方、バースト読み出しの２サイクル目（およびそれ以降）とは、ロウ系回路動作を伴わずに、既に記憶情報がセンスアンプに読み出されている状態からの読み出しを指す。したがって、バースト読み出しの２サイクル目以降は、ロウ系回路動作における遅延ＴＤ０の影響がない。そこで、カラム選択信号ＹＳの起動タイミングを早めて、メモリアレイからメインアンプまでの読み出し動作時間ＴＤ１Ｎを拡大した回路動作が行われる。これらの特徴を実現する回路構成について、以下に詳しく説明する。
【００２２】
《ＤＤＲ  ＳＤＲＡＭの全体構成》
図１は、本発明による実施の形態１の半導体装置において、ＤＤＲ  ＳＤＲＡＭの要部構成例を示す回路ブロック図である。同図では、簡単のために選択する１ビットのメモリセルＭＣに注目して、読み出し動作および書き込み動作に関する要部回路ブロックが示されている。メモリセルアレイＭＣＡは、セル選択トランジスタＣＴとキャパシタＣＡＰで構成される公知のメモリセルがマトリクス上に配置された構造である。図１によるＤＲＡＭの特徴は、次の二つにある。第一の特徴は、メモリアレイと入出力回路との間で記憶情報が転送される入出力線が所謂階層構造をなす点にある。同図では、一例として、ローカル入出力線ＬＩＯ、メイン入出力線ＭＩＯ、グローバル入出力線ＧＩＯの３つの階層からなる構造の例が示されている。第二の特徴は、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間の所謂クロスポイント領域回路ＸＰに配置されたサブアンプの制御信号（同図では、リード起動信号群ＲＳＧやイコライズ起動信号群ＥＱＳＧ）や、カラム・アドレスで指定されたセンスアンプとローカル入出力線との接続を制御するカラム選択信号ＹＳの活性化タイミングが、バースト読み出しサイクルに応じて異なる点にある。
【００２３】
内部電源発生回路ＶＧＥＮは、電源端子から供給された電源電圧ＶＤＤや接地電圧ＶＳＳのような電圧を用いて、メモリセル内のキャパシタＣＡＰに印加されるプレート電極電圧ＶＰＬやプリチャージ電圧ＶＤＤ／２（＝ＶＤＬＲ、基準電圧）、内部昇圧電圧ＶＰＰ、周辺回路電圧ＶＣＬ、内部降圧電圧ＶＤＬ、基板印加電圧ＶＢＢのような各種内部電圧を発生する。相補クロックＣＬＫ、ＣＬＫＢは、クロックバッファＣＬＫＢＦを介して入力され、内部クロックＩＣＬＫがチップ内部に供給される。内部クロックＩＣＬＫは、さらにクロック発生回路ＣＬＫＧＥＮに入力されて、任意のパルス幅およびタイミングのクロックが各回路ブロックに供給される。同図では、参照クロックＲＣＬＫが制御論理回路ＣＬＧＣおよびタイミング制御回路ＴＭＣＴＬに入力される例が示されている。なお、内部クロックのパルス幅やタイミングは、各回路ブロックで適宜調整することも可能である。
【００２４】
ロウ・アドレス・ストローブ信号ＲＡＳＢ、カラム・アドレス・ストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢおよびチップセレクト信号ＣＳＢの夫々は制御信号である。上記の制御信号は、相補クロックＣＬＫ、ＣＬＫＢに同期して入力される。コマンドバッファＣＭＤＢＦを介して入力された内部制御信号群ＩＣＭＤは、前述の参照クロックＲＣＬＫと後述のロウ・アドレス信号またはカラム・アドレス信号と共に制御論理回路ＣＬＧＣに入力されて、複数の制御信号が生成される。同図では簡単のために、複数のメモリバンクからなるＤＤＲ  ＳＤＲＡＭにおいて、任意のメモリバンク内のメモリアレイについての読み出し動作に関する信号の例が示されている。
【００２５】
リード信号ＢＲＤは、複数のメモリバンクに分割されたメモリアレイの一つから記憶情報を読み出す間、活性化状態となる信号である。リード・ライト起動信号ＲＷＥは、リード・コマンドまたはライト・コマンドの入力を受けて生成される信号である。プリチャージ起動信号ＰＲＢは、待機時におけるメモリアレイ内のビット線をＶＤＤ／２にプリチャージするための信号である。アレイ活性化信号ＡＸは、アクティブ・コマンドの入力を受けて、後述のアレイ制御信号群ＡＣＳＧを発生するための信号である。バースト動作制御信号群ＢＴＳＧは、チップ起動時に初期設定されたバースト・シーケンスの値に応じた複数の制御信号である。例えば、タイミング制御回路ＴＭＣＴＬにおいて、後述のマルチプレクサＭＵＸで読み出した記憶情報を時系列に出力する際の順番を制御する信号群ＤＯＥＳＧ（データ出力起動信号群）を発生するために使われる。
【００２６】
リフレッシュ信号ＲＥＦは、リフレッシュ・コマンドの入力を受けて発生される制御信号である。リフレッシュ信号ＲＥＦがリフレッシュ・カウンタＲＣＮＴに入力されることにより、リフレッシュ・アドレスＲＡＤＤが生成され、後述の行デコーダＸＤＥＣに入力される。リード・ライト信号ＢＲＷは、複数のバンクに分割されたメモリアレイの一つにおいて記憶情報を読み出す、または書き込む間、活性化状態となる信号である。カラム選択起動信号ＹＳＥは、リード・コマンドおよびライト・コマンドの入力を受けて、カラム・アドレスで指定されたセンスアンプとローカル入出力線ＬＩＯとの間で情報の授受を行うタイミングを決定する信号である。
【００２７】
ロウ・アドレス信号およびカラム・アドレス信号は、共通のアドレス端子ＡＤＤから相補クロックＣＬＫ、ＣＬＫＢに同期して、時系列に入力される。アドレスバッファＡＤＤＢＦを介して入力された内部アドレス信号ＩＡＤＤのうち、ロウ・アドレス信号の一部は行プリデコーダＸＰＤＥＣとロウ救済回路ＸＲＤＣとを介して行デコーダＸＤＥＣに供給され、残りのロウ・アドレス信号は直接行デコーダＸＤＥＣに供給される。行デコーダＸＤＥＣは、ワード信号群ＷＳＧからロウ・アドレス信号に対応する一本を活性化して、ワード・ドライバ列ＷＬＤＡ内の複数のワード・ドライバＷＬＤを選択する。この結果、所望のワード線ＷＬが活性化されて、メモリアレイのビット線ＢＬ上には微小な読み出し信号が発生し、センスアンプＳＡにより信号の増幅が行われる。なお、リフレッシュ動作においては、行デコーダＸＤＥＣは前述のリフレッシュ・アドレスＲＡＤＤを受信して、ワード信号群ＷＳＧの中の一本を順次活性化する。また、行デコーダＸＤＥＣはワード信号群ＷＳＧの他に、ロウ信号群ＸＳＧをカラム救済回路ＹＲＤＣおよびアレイコントロール回路ＡＣＣに出力して、後述する列デコーダＹＤＥＣやローカル入出力線ＬＩＯのうち所望のサブアレイに属する回路ブロックのみを活性化する。
【００２８】
カラム・アドレス信号の一部は列プリデコーダＹＰＤＥＣとカラム救済回路ＹＲＤＣとを介して列デコーダＹＤＥＣに供給される。同図では簡単のため、カラム救済回路ＹＲＤＣの出力信号の例として、カラム信号群ＹＳＧ０、読み出し動作に係るカラム系リード起動信号ＹＲＳＧ、カラム系イコライズ起動信号ＹＥＱ、カラム系リード・ライト起動信号ＹＲＷ、カラム系メインアンプ起動信号ＹＭＡが示されている。これらのカラム救済回路出力信号群は、前述の制御論理回路ＣＬＧＣの出力信号群と共にタイミング制御回路ＴＭＣＴＬに入力されて論理演算が施され、さらにパルス幅と出力タイミングが調整されて、前述したようにセンスアンプに読み出された記憶情報を出力回路まで転送するカラム系回路を適切なタイミングで駆動するのに用いられる。
【００２９】
メモリアレイのビット線ＢＬ上に発生した微小な読み出し信号は、ロウ系回路制御信号群ＸＣＳＧからアレイ制御回路ＡＣＣを介して得られたアレイ制御信号群ＡＣＳＧが活性化されることによりセンスアンプＳＡで増幅される。この後、後述のタイミング制御回路ＴＭＣＴＬにおいて、カラム信号群ＹＳＧ０から発生したカラム信号群ＹＳＧを列デコーダＹＤＥＣでデコードすることにより、カラム選択信号ＹＳが活性化される。この結果、センスアンプＳＡからローカル入出力線ＬＩＯに記憶情報が出力されて、さらにクロスポイント領域回路ＸＰおよびメイン入出力線ＭＩＯを通じてメインアンプ／ライト・ドライバＭＡ／ＷＤに転送される。
【００３０】
読み出し動作において、メインアンプＭＡはメインアンプ制御信号群ＭＣＳＧにより活性化されて、メイン入出力線ＭＩＯ上に発生した微小信号を増幅して、読み出した記憶情報をグローバル入出力線ＧＩＯに出力する。この読み出し信号は、さらにレシーバアンプＲＡＭＰ、マルチプレクサＭＵＸ、出力バッファＯＵＴＢＦを介してデータ端子ＤＱに転送される。レシーバアンプＲＡＭＰはレシーバアンプ起動信号ＲＡＥによって活性化されて、グローバル入出力線ＧＩＯに発生された微小信号を増幅して、マルチプレクサＭＵＸに出力する。マルチプレクサＭＵＸは、メモリアレイから同時に読み出された複数の記憶情報を時系列に順番で出力バッファＯＵＴＢＦへ転送する所謂パラレル−シリアル変換回路である。出力の順番は、前述のデータ出力起動信号群ＤＯＥＳＧにて制御される。同図では、簡単のために１ビット分のカラム系回路ブロックおよび入出力線しか示されていない。しかし、実際の入出力線およびアンプ、ドライバは、２Ｎプリフェッチ動作を実現するために各々バス構造をなしている。
【００３１】
出力バッファＯＵＴＢＦは、データ出力起動信号ＤＯＥに同期して読み出した記憶情報をデータ端子ＤＱに出力する。なお、クロスポイント領域回路ＸＰおよびメインアンプＭＡには、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの接続やプリチャージを制御する回路が配置され、リード起動信号群ＲＳＧやイコライズ起動信号群ＥＱＳＧによって制御されるが、詳細な構成と動作については後述することにする。
【００３２】
書き込み動作において、データ端子ＤＱから入力された記憶情報は、データ入力起動信号ＤＩＥに同期して入力バッファＩＮＢＦに取り込まれ、デマルチプレクサＤＥＭＵＸ、グローバル・ライト・ドライバＧＷＤＶ、グローバル入出力線ＧＩＯを介してライト・ドライバＷＤに転送される。デマルチプレクサＤＥＭＵＸは、時系列に連続して入力された記憶情報をシリアル−パラレル変換する回路である。入力された記憶情報と入出力線との対応は、前述の読み出し動作における出力の順番と一致するように、データ入力起動信号群ＤＩＥＳＧにて制御される。グローバル・ライト・ドライバＧＷＤＶはグローバル・ライト・ドライバ起動信号ＧＷＤＶＥに同期して、入力された記憶情報をグローバル入出力線ＧＩＯからライト・ドライバＷＤへ転送する。さらに、この記憶情報は、ライドドライバ起動信号ＷＤＶＥに同期してメイン入出力線ＭＩＯに出力されて、メモリアレイに転送される。
【００３３】
図６は、図１のＤＤＲ  ＳＤＲＡＭにおいて、そのチップ全体のレイアウト構成例を示す平面図である。図６のＤＤＲ  ＳＤＲＡＭチップＣＨＩＰでは、例えば、メモリセルアレイが８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されている。各々のメモリバンクは、図１に示した行デコーダＸＤＥＣ、列デコーダＹＤＥＣ、メインアンプ／ライト・ドライバＭＡ／ＷＤと、メモリセルアレイＭＣＡ、ワード・ドライバ列ＷＬＤＡ、センスアンプアレイＳＡＡ、アレイ制御回路ＡＣＣ、クロスポイント領域回路ＸＰとで構成される。アドレスバッファＡＤＤＢＦや内部電源発生回路ＶＧＥＮ、各種端子など図１に示した他の回路は、図６中の周辺回路領域ＰＥＲＩに適宜配置される。
【００３４】
《メモリバンクの構成》
図７は、図６におけるメモリバンクのレイアウト構成例を示す平面図である。図１に示したメモリセルアレイＭＣＡは、実際には、さらに小規模なサブアレイＳＡＲＹ００〜ＳＡＲＹ７３に分割配置されている。各サブアレイの周囲には、センスアンプ列ＳＡＡ、サブワード・ドライバ列ＳＷＤＡ、クロスポイント領域回路ＸＰが配置される。また、メモリバンクＢＡＮＫの外周には、センスアンプ列ＳＡＡと平行に列デコーダＹＤＥＣおよびメインアンプ／ライト・ドライバ列ＭＡＡ／ＷＤＡが配置され、サブワード・ドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣおよびワード・ドライバ列ＷＬＤＡとアレイ制御回路ＡＣＣが配置される。このように、メモリアレイの構成に応じて、ワード線も多分割して各々にサブワード・ドライバを配置し、多分割されたサブワード線に共通な上位ワード線をワード・ドライバで駆動するような階層構造とするのが広く知られている。
【００３５】
図８は、図７のメモリバンクの回路構成例を示す要部ブロック図である。通常メモリバンク内には数十個（図７では８個）のメモリマットが含まれるが、図８では簡単のために３個のメモリマットＭＡＴ０〜ＭＡＴ２が示されている。また、センスアンプ列がメモリセルアレイに対して、交互配置されていない場合の構成が示されている。サブアレイＳＡＲＹ００〜ＳＡＲＹ０３はメモリマットＭＡＴ０、サブアレイＳＡＲＹ１０〜ＳＡＲＹ１３はメモリマットＭＡＴ１、サブアレイＳＡＲＹ２０〜ＳＡＲＹ２３はメモリマットＭＡＴ２にそれぞれ属している。このメモリバンクは、一例として、バースト読み出し動作において、８つのデータ端子ＤＱ０〜ＤＱ７のそれぞれから８ビットの記憶情報を連続して出力可能な８ビットプリフェッチ方式のＤＤＲ  ＳＤＲＡＭを想定した構成である。
【００３６】
例えば、メモリマットＭＡＴ０に着目すると、センスアンプ列ＳＡＡから左右のクロスポイント領域回路ＸＰに向かってローカル入出力線群ＬＩＯ００およびＬＩＯ０１が配置される。これらのローカル入出力線群ＬＩＯ００，ＬＩＯ０１のそれぞれは、後述するように８対の相補ローカル入出力線を有している。メインアンプ群ＭＡＢＫ０〜ＭＡＢＫ７は、それぞれ、異なるメモリマット間で同じ列に配置された複数のクロスポイント領域回路ＸＰにメイン入出力線群ＭＩＯ０〜ＭＩＯ７を介して接続される。ここで、メイン入出力線群ＭＩＯ０〜ＭＩＯ７のそれぞれも、ローカル入出力線群に呼応して８対の相補メイン入出力線を有している。メインアンプ群ＭＡＢＫ０〜ＭＡＢＫ７は、それぞれ、さらにグローバル入出力線群ＧＩＯ０〜ＧＩＯ７を介してレシーバアンプ群ＲＡＢＫ０〜ＲＡＢＫ７と接続される。レシーバアンプ群ＲＡＢＫ０〜ＲＡＢＫ７とデータ端子ＤＱ０〜ＤＱ７との間には、マルチプレクサＭＵＸ０〜ＭＵＸ７と出力バッファＯＵＴＢＦ０〜ＯＵＴＢＦ７とがそれぞれ配置される。
【００３７】
《データパスの構成》
図９は、図８のメモリバンク構成において、データ端子ＤＱ０に関するカラム系回路、すなわちデータパスの構成例を示す要部ブロック図である。同図では簡単のため、メモリマットはＭＡＴ０のみ示した。前述した通り、ローカル入出力線群ＬＩＯ００は８対のローカル入出力線ＬＩＯ０Ｔ／Ｂ〜ＬＩＯ７Ｔ／Ｂで構成される。また、メイン入出力線群ＭＩＯ０は、８対のメイン入出力線ＭＩＯ０Ｔ／Ｂ〜ＭＩＯ７Ｔ／Ｂで構成される。さらに、グローバル入出力線群ＧＩＯ０は、８対のグローバル入出力線ＧＩＯ０Ｔ／Ｂ〜ＧＩＯ７Ｔ／Ｂで構成される。クロスポイント領域回路ＸＰには、読み出し動作で用いられる８つのサブアンプＳＡＭＰ０〜ＳＡＭＰ７が配置される。
【００３８】
さらに、ＳＡＭＰ０〜ＳＡＭＰ７に対応して電流制御回路（可変電流源）ＩＣ０〜ＩＣ７が設けられる。ここで、ＩＣ０〜ＩＣ７は、対応するサブアンプＳＡＭＰ０〜ＳＡＭＰ７の起動回路であると共に、共通のリード起動信号ＲＤ１，ＲＤ２を用いてＳＡＭＰ０〜ＳＡＭＰ７の駆動能力を調整するための回路であることが特徴となっている。なお、クロスポイント領域回路ＸＰには、通常、書き込み動作で用いられるライトスイッチが配置されるが、ここでは簡単のために省略した。また、同図では省略されているが、リード起動信号ＲＤ１，ＲＤ２は、図１に示したリード起動信号群ＲＳＧの構成要素であり、上下に隣接するメモリマットで共有される。
【００３９】
メインアンプ群ＭＡＢＫ０は、メイン入出力線の本数に応じて、８つのメインアンプＭＡＭＰ０〜ＭＡＭＰ７を有し、メインアンプ起動信号ＭＡＥ、伝達ゲート起動信号ＴＧＢ、メイン入出力線イコライズ信号ＭＩＯＥＱＢで制御される。レシーバアンプ群ＲＡＢＫ０も同様に、８つのレシーバアンプＲＡＭＰ０〜ＲＡＭＰ７を有し、レシーバアンプ起動信号ＲＡＥで制御される。レシーバアンプＲＡＭＰ０〜ＲＡＭＰ７の出力端子とマルチプレクサＭＵＸ０の入力端子は、データ線Ｄ０〜Ｄ７でそれぞれ接続される。
【００４０】
図１０は、図９に示したローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂ、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂ、グローバル入出力線ＧＩＯ０Ｔ，ＧＩＯ０Ｂを含むデータパスにおける詳細な回路構成例を示している。センスアンプ列ＳＡＡの構成要素であるセンスアンプＳＡは、プリチャージ回路ＰＣＣ、クロスカップル型ラッチアンプＣＣＬ１、伝達ゲート対ＴＧＰ、カラムスイッチＣＳＷからなる公知の回路構成である。
【００４１】
プリチャージ回路ＰＣＣは、３つのＮＭＯＳトランジスタで構成され、待機時にビット線イコライズ信号ＢＬＥＱが昇圧電圧ＶＰＰに駆動されることにより活性化されて、ビット線対ＢＬＴ，ＢＬＢを基準電圧ＶＤＬＲ（ここでは、例えばＶＤＤ／２）に駆動する。ここで、メモリセルアレイは折り返しビット線構造を仮定しており、選択メモリセルはビット線ＢＬＴに接続されているものとする。
【００４２】
クロスカップル型ラッチアンプＣＣＬ１は、２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとで構成される。待機時において、共通ソース線ＣＳＰ，ＣＳＮはビット線対ＢＬＴ，ＢＬＢと同じプリチャージ電圧（ここでは、例えばＶＤＤ／２）に駆動される。一方、読み出し動作において、選択されたメモリセルが記憶する情報に応じた信号がビット線ＢＬＴに発生すると、ＣＣＬ１は、共通ソース線ＣＳＰが内部降圧電圧ＶＤＬ、共通ソース線ＣＳＮが接地電圧ＶＳＳに駆動されることにより活性化されて、ビット線対ＢＬＴ，ＢＬＢに発生した微小信号を増幅する。
【００４３】
カラムスイッチＣＳＷは、ビット線対ＢＬＴ，ＢＬＢとローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂとの間に挿入された２つのＮＭＯＳトランジスタで構成される。ゲート電極に接続されたカラム選択信号ＹＳは、カラムデコーダで制御されている。カラムスイッチＣＳＷは、カラム選択信号ＹＳが内部昇圧電圧ＶＰＰに駆動されることにより活性化されて、クロスカップル型ラッチアンプＣＣＬ１で増幅された読み出し信号をローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂに転送する。
【００４４】
伝達ゲート対ＴＧＰは、クロスカップル型センスラッチとメモリセルアレイとの間に挿入された２つのＮＭＯＳトランジスタで構成される。読み出し動作において、シェアード信号ＳＨＲが昇圧電圧ＶＰＰに駆動されることにより活性化されて、ビット線対ＢＬＴ，ＢＬＢとクロスカップル型ラッチアンプとを接続して、選択メモリセルから読み出した信号をクロスカップル型センスラッチに転送する。なお、センスアンプがメモリセルアレイの両側に交互配置される場合は、クロスカップル型センスラッチが隣接するメモリマットで共有されることが広く知られている。このような構成では、活性化された一方のメモリマットに含まれるビット線対をクロスカップル型センスラッチに接続し、他方の非選択メモリマットに含まれるビット線対を切り離すため、２つの伝達ゲート対を配置する。また、ビット線イコライズ信号ＢＬＥＱ、共通ソース線ＣＳＰ，ＣＳＮの電圧、シェアード信号ＳＨＲは、図７に示したアレイ制御回路ＡＣＣで生成される。
【００４５】
サブアンプＳＡＭＰ０は、第一のローカル入出力線プリチャージ回路ＬＩＯＰＣＣ１、第二のローカル入出力線プリチャージ回路ＬＩＯＰＣＣ２、読み出し回路ＲＤＣとで構成される。第一のローカル入出力線プリチャージ回路ＬＩＯＰＣＣ１は、非選択状態におけるローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂを基準電圧ＶＤＬＲ（ここでは、例えばＶＤＤ／２）に駆動する回路である。その構成は、３つのＮＭＯＳトランジスタからなり、それぞれのトランジスタのゲート電極にビット線イコライズ信号ＢＬＥＱが接続される。待機時に、この信号が昇圧電圧ＶＰＰに駆動されることによって活性化されて、ローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂを基準電圧ＶＤＬＲに駆動する。また、読み出し動作においても、非選択メモリマットにおけるビット線イコライズ信号ＢＬＥＱは昇圧電圧ＶＰＰに保持される。前述したカラム選択信号ＹＳは複数のメモリマット間で共有されるので、非選択状態にあるメモリマットに含まれるカラムスイッチＣＳＷも導通するが、当該ローカル入出力線は、ビット線対と同じ基準電圧ＶＤＬＲに保持されるため、無駄な電力の消費を抑制することができる。
【００４６】
第二のローカル入出力線プリチャージ回路ＬＩＯＰＣＣ２は、選択されたメモリマットに含まれるローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂを内部降圧電圧ＶＤＬに駆動する回路である。その構成は３つのＰＭＯＳトランジスタからなり、それぞれのゲート電極にローカル入出力線イコライズ信号ＬＩＯＥＱＢが接続される。同図では省略されているが、ローカル入出力線イコライズ信号ＬＩＯＥＱは、図１に示したイコライズ起動信号群ＥＱＳＧの構成要素であり、上下に隣接するメモリマットで共有される。読み出し動作において、ローカル入出力線イコライズ信号ＬＩＯＥＱＢが接地電圧ＶＳＳに一時的に駆動されることにより、ローカル入出力線プリチャージ回路ＬＩＯＰＣＣ２が活性化される。選択メモリマットにおいては、共通ソース線ＣＳＰからローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂへ内部降圧電圧ＶＤＬが供給される。非選択メモリマットにおいては、共通ソース線ＣＳＰが基準電圧ＶＤＬＲに保持されているので、ローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂも基準電圧ＶＤＬＲに保持される。
【００４７】
読み出し回路ＲＤＣは、ローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂに発生した読み出し信号をそれぞれ受信して、それらの信号に応じた電圧にメイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂを駆動するための回路である。その回路構成は、３つのＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３からなり、トランジスタＮ１１とＮ１２とによる差動入力アンプとして機能する。第一のトランジスタＮ１１のゲート電極にローカル入出力線ＬＩＯ０Ｔ、ドレイン電極にメイン入出力線ＭＩＯ０Ｂがそれぞれ接続される。第二のトランジスタＮ１２のゲート電極にローカル入出力線ＬＩＯ０Ｂ、ドレイン電極にメイン入出力線ＭＩＯ０Ｔがそれぞれ接続される。第三のトランジスタＮ１３のゲート電極にビット線イコライズ信号ＢＬＥＱＢ、ドレイン電極に前述の２つのトランジスタＮ１１，Ｎ１２のソース電極がそれぞれ接続される。ここで、ビット線イコライズ信号ＢＬＥＱＢは、前述のビット線イコライズ信号ＢＬＥＱの反転信号である。したがって、選択メモリマットにおいて、ビット線イコライズ信号ＢＬＥＱＢが内部降圧電圧ＶＤＬに駆動されることにより、読み出し回路ＲＤＣが活性化される。
【００４８】
電流制御回路ＩＣ０は、例えば、２つのＮＭＯＳトランジスタＮ２１，Ｎ２２で構成される。トランジスタＮ２１のゲート電極にリード起動信号ＲＤ１、トランジスタＮ２２のゲート電極にリード起動信号ＲＤ２をそれぞれ接続する。これら両トランジスタのソース電極を接地すると共に、ドレイン電極を読み出し回路におけるトランジスタＮ１３のソース電極にそれぞれ接続する。例えば、トランジスタＮ２１のゲート幅をトランジスタＮ２２よりも大きく形成して、選択的にリード起動信号ＲＤ１，ＲＤ２を活性化することにより、サブアンプの駆動能力を適宜調整することが可能となっている。
【００４９】
メインアンプＭＡＭＰ０は、メイン入出力線プリチャージ回路ＭＩＯＰＣＣ１、メイン入出力線伝達ゲートＭＩＯＴＧ、クロスカップル型ラッチアンプＣＣＬ２、センスノード・プリチャージ回路ＭＯＰＣＣ、読み出し駆動回路ＲＤＲＶとで構成される。メイン入出力線プリチャージ回路ＭＩＯＰＣＣ１は、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂを内部降圧電圧ＶＤＬに駆動するための回路である。その回路構成は、３つのＰＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３からなる。各トランジスタのゲート電極にメイン入出力線イコライズ信号ＭＩＯＥＱＢが接続される。同図では省略されているが、メイン入出力線イコライズ信号ＭＩＯＥＱＢは、図１に示したイコライズ起動信号群ＥＱＳＧの構成要素である。待機状態において、メイン入出力線イコライズ信号ＭＩＯＥＱＢが接地電圧ＶＳＳに駆動されることにより、各トランジスタが活性化されて、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂが内部降圧電圧ＶＤＬに駆動される。
【００５０】
メイン入出力線伝達ゲートＭＩＯＴＧは、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０ＢとメインアンプＭＡＭＰ０内のセンスノードＳＮＴ，ＳＮＢとの接続をそれぞれ制御するための回路である。その回路構成は、ＰＭＯＳトランジスタＰ２１，Ｐ２２からなる。各トランジスタのゲート電極に、伝達ゲート起動信号ＴＧＢが接続される。待機状態において、伝達ゲート起動信号ＴＧＢが接地電圧ＶＳＳに駆動されることにより、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０ＢとメインアンプＭＡＭＰ０内のセンスノードＳＮＴ，ＳＮＢとが等電圧（ここでは、内部降圧電圧ＶＤＬ）に保持される。
【００５１】
読み出し動作において、前述のサブアンプＳＡＭＰ０から読み出された記憶情報に応じた信号がセンスノードＳＮＴ，ＳＮＢに発生すると、接地電圧ＶＳＳとなっていた伝達ゲート起動信号ＴＧＢを内部降圧電圧ＶＤＬに駆動することにより、各トランジスタをカットオフする。このような構成と動作により、読み出し動作におけるメインアンプＭＡＭＰ０内のセンスノードＳＮＴ，ＳＮＢから配線長の長いメイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂを切り離すことができて、後述のクロスカップル型ラッチアンプＣＣＬ２が駆動する負荷容量を軽減することが可能となる。すなわち、クロスカップル型ラッチアンプＣＣＬ２の増幅動作に要する時間を短縮することができる。
【００５２】
クロスカップル型ラッチアンプＣＣＬ２は、２つのＰＭＯＳトランジスタＰ３１，Ｐ３２と３つのＮＭＯＳトランジスタＮ３１，Ｎ３２，Ｎ３３とで構成される。トランジスタＰ３１，Ｐ３２，Ｎ３１，Ｎ３２は、正帰還ループを形成する。トランジスタＮ３３のゲート電極がメインアンプ起動信号ＭＡＥ、ドレイン電極がトランジスタＮ３１，Ｎ３２のソース電極にそれぞれ接続され、ソース電極が接地される。読み出し動作において、メインアンプ起動信号ＭＡＥが内部降圧電圧ＶＤＬに駆動されることにより、クロスカップル型ラッチアンプＣＣＬ２は起動し、センスノードＳＮＴ，ＳＮＢに発生した微小信号を増幅する。
【００５３】
センスノード・プリチャージ回路ＭＯＰＣＣは、３つのＰＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３で構成される。各トランジスタのゲート電極には、メインアンプ起動信号ＭＡＥが接続される。待機時に、メインアンプ起動信号ＭＡＥが接地電圧ＶＳＳに駆動されることにより、メインアンプＭＡＭＰ０内のセンスノードＳＮＴ，ＳＮＢを内部降圧電圧ＶＤＬに駆動する。
【００５４】
読み出し駆動回路ＲＤＰＶは、２つのインバータ回路ＩＶ１１，ＩＶ１２と２つのＮＭＯＳトランジスタＮ４１，Ｎ４２とで構成される。インバータ回路ＩＶ１１，ＩＶ１２の入力端子には、センスノードＳＮＴ，ＳＮＢがそれぞれ接続され、その出力端子はトランジスタＮ４１，Ｎ４２のゲート電極にそれぞれ接続される。トランジスタＮ４１，Ｎ４２のドレイン電極はグローバル入出力線ＧＩＯ０Ｔ，ＧＩＯ０Ｂにそれぞれ接続され、ソース電極はそれぞれ接地される。このような構成により、前述のクロスカップル型ラッチアンプＣＣＬ２で増幅された信号に応じて、例えば周辺回路電圧ＶＣＬにプリチャージされたグローバル入出力線ＧＩＯ０Ｔ，ＧＩＯ０Ｂの一方を放電する。この回路動作には、起動信号が不要なので、グローバル入出力線を駆動する際のタイミング・マージンを設ける必要がない。したがって、この回路構成は、データパスの高速化に有効である。
【００５５】
《データパスの回路動作》
図１１は、図１０に示したデータパスの読み出し動作におけるタイミング・ダイアグラムの例を示している。図１１のタイミング・ダイアグラムは、メモリバンクを活性化した直後に、バースト読み出しを２回（２サイクル）以上続けて行うものと仮定している。また、説明と理解を容易にするため、同じカラム・アドレスで選択されたセンスアンプから続けて読み出すものと仮定する。図１１による読み出し動作の特徴は、次に述べるように二つある。
【００５６】
第一の特徴は、バースト読み出しの１サイクル目、すなわちページ・オープン直後において、リード・コマンドＲ０の受信からカラム選択信号ＹＳを活性化するまでの時間ｔＹＳ１が、バースト読み出しの２サイクル目以降の時間ｔＹＳ２と比べて、長くなるように設計されている点にある。第二の特徴は、バースト読み出しの１サイクル目は、リード起動信号ＲＤ１、２サイクル目以降はリード起動信号ＲＤ２をそれぞれ活性化することにより、サブアンプの駆動能力を調整する点にある。また、第一の特徴に応じて、リード・コマンドＲ０の受信からリード起動信号ＲＤ１を活性化するまでの時間ｔＲＤ１が、リード・コマンドＲ１の受信からリード起動信号ＲＤ２を活性化するまでの時間ｔＲＤ２よりも長くなるように設計されている点にある。
【００５７】
まず、１サイクル目のバースト読み出し動作について説明する。図１１では簡単のために省略されているが、ＤＤＲ  ＳＤＲＡＭがアクティベートコマンドを受信すると、選択メモリセルが属するメモリマット（例えばＭＡＴ０）のセンスアンプ列ＳＡＡにおいて、ビット線イコライズ信号ＢＬＥＱが非活性状態にされて、ビット線プリチャージ回路（図１０におけるＰＣＣ）のプリチャージ動作が停止する。また、活性化されたメモリマットのサブアンプにおけるローカル入出力線プリチャージ回路ＬＩＯＰＣＣ１のプリチャージ動作も停止する。続いて、メモリマット内のメインワード線と、このメインワード線に対応するサブワード線ＳＷＬが活性化され、このマット内の全てのサブアレイでセンスアンプに記憶情報が読み出される。
【００５８】
次に、ＤＤＲ  ＳＤＲＡＭがリード・コマンドＲ０を受信すると、ローカル入出力線イコライズ信号ＬＩＯＥＱＢが活性化されることにより、ローカル入出力線プリチャージ回路ＬＩＯＰＣＣ２が一時的に起動されて、参照電圧ＶＤＬＲとなっていたローカル入出力線ＬＩＯ０Ｔ〜ＬＩＯ７Ｔ、ＬＩＯ０Ｂ〜ＬＩＯ７Ｂが内部降圧電圧ＶＤＬに駆動される。この後、センスアンプに読み出された記憶情報は、列デコーダＹＤＥＣから出力されるカラム選択信号ＹＳで選択され、ローカル入出力線ＬＩＯ０Ｔ〜ＬＩＯ７Ｔ、ＬＩＯ０Ｂ〜ＬＩＯ７Ｂに読み出される。
【００５９】
また、メイン入出力線イコライズ信号ＭＩＯＥＱＢが非活性状態とされて、メイン入出力線プリチャージ回路ＭＩＯＰＣＣ１のプリチャージ動作が停止する。この状態において、リード起動信号ＲＤ１が活性化されて、電流制御回路ＩＣ０〜ＩＣ７内のトランジスタＮ２１が導通することにより、ローカル入出力線ＬＩＯ０Ｔ〜ＬＩＯ７Ｔ、ＬＩＯ０Ｂ〜ＬＩＯ７Ｂに発生された信号がサブアンプＳＡＭＰ０〜ＳＡＭＰ７でそれぞれ高速に増幅され、記憶情報がメイン入出力線ＭＩＯ０Ｔ〜ＭＩＯ７Ｔ、ＭＩＯ０Ｂ〜ＭＩＯ７Ｂに読み出される。この時、伝達ゲート起動信号ＴＧＢが活性化されているので、メイン入出力線ＭＩＯ０Ｔ〜ＭＩＯ７Ｔ、ＭＩＯ０Ｂ〜ＭＩＯ７Ｂに読み出された記憶情報は、メインアンプＭＡＭＰ０〜ＭＡＭＰ７に転送される。最後に、メインアンプ起動信号ＭＡＥが活性化されることにより、クロスカップル型ラッチアンプＣＣＬ２が起動されて、メイン入出力線ＭＩＯ０Ｔ〜ＭＩＯ７Ｔ、ＭＩＯ０Ｂ〜ＭＩＯ７Ｂに発生した微小信号の増幅動作と、グローバル入出力線ＧＩＯ０Ｔ〜ＧＩＯ７Ｔ、ＧＩＯ０Ｂ〜ＧＩＯ７Ｂへの読み出し動作が行われる。
【００６０】
続いて、ＤＤＲ  ＳＤＲＡＭがリード・コマンドＲ１を受信すると、２サイクル目のバースト読み出し動作が行われる。この読み出し動作では、１サイクル目と異なりリード起動信号ＲＤ２を活性化することにより、ローカル入出力線のデータを低消費電力で増幅し、メイン入出力線へ記憶情報を読み出す。以上と同じような動作が、３サイクル目以降のバースト読み出しでも行われる。
【００６１】
さて、ＤＤＲ  ＳＤＲＡＭがプリチャージコマンドＰＲを受信すると、メインワード線およびサブワード線が接地電圧ＶＳＳに駆動され、ビット線イコライズ信号ＢＬＥＱが昇圧電圧ＶＰＰに駆動される。この動作により、センスアンプ列ＳＡＡ内の全ビット線プリチャージ回路ＰＣＣおよびローカル入出力線プリチャージ回路ＬＩＯＰＣＣ１が活性化され、選択メモリマット内の全ビット線とローカル入出力線とが参照電圧ＶＤＬＲに駆動されて、待機状態に戻る。
【００６２】
《タイミング制御回路》
図１２は、図１に示したタイミング制御回路ＴＭＣＴＬの要部ブロック構成の例を示している。この回路の特徴は、バースト読み出し動作のサイクルに応じて、カラム信号群ＹＳＧやリード起動信号ＲＤ１およびＲＤ２の出力タイミングやパルス幅を調整する点にある。図１２では簡単のために、この点に関するバースト・サイクル・カウンタＢＣＣＮＴ、カラム選択制御回路ＹＳＣＴＬ、カラム系読み出し信号制御回路ＹＣＴＬ１の３つの回路ブロックが示されている。バースト・サイクル・カウンタＢＣＣＮＴは、プリチャージ起動信号ＰＲＢとリード・ライト起動信号ＲＷＥとを受信して、バースト・サイクル・フラグ信号ＦＣＹＬ，ＮＣＹＬを出力する。カラム選択制御回路ＹＳＣＴＬは、カラム系リード起動信号ＹＲＳＧと前述のバースト・サイクル・フラグ信号ＦＣＹＬ，ＮＣＹＬとを受信してカラム信号群ＹＳＧを出力する。カラム系読み出し信号制御回路ＹＣＴＬ１は、カラム系リード・ライト起動信号ＹＲＷとリード信号ＢＲＤ、前述のバースト・サイクル・フラグ信号ＦＣＹＬ，ＮＣＹＬとを受信してリード起動信号群ＲＳＧに含まれるリード起動信号ＲＤ１，ＲＤ２をそれぞれ出力する。
【００６３】
図１３は、図１２に示したタイミング制御回路ＴＭＣＴＬの詳細な回路構成の例を示している。バースト・サイクル・カウンタＢＣＣＮＴは、ＤフリップフロップＤＦＦ１とインバータ回路ＩＶ１とで構成される。ＤフリップフロップＤＦＦ１の入力端子Ｄを接地して、出力端子Ｑからバースト・サイクル・フラグ信号ＦＣＹＬを出力する。また、バースト・サイクル・フラグ信号ＦＣＹＬをインバータ回路ＩＶ１で反転してバースト・サイクル・フラグ信号ＮＣＹＬを発生する。Ｄフリップフロップのリセット端子ＲＳＴにプリチャージ起動信号ＰＲＢ、反転クロック端子ＣＫＢにリード・ライト起動信号ＲＷＥをそれぞれ接続する。なお、バースト・サイクル・フラグ信号ＮＣＹＬは、通常のＤフリップフロップに備わっている出力端子Ｑと極性の異なる出力端子から出力しても良い。
【００６４】
カラム選択制御回路ＹＳＣＴＬは、２つのインバータ回路ＩＶ２１，ＩＶ２２、２つのクロックド・インバータ回路ＣＩＶ２１，ＣＩＶ２２、３つのＮＡＮＤ回路ＮＤ２１，ＮＤ２２，ＮＤ２３、２つの遅延回路ＤＬＹ２１，ＤＬＹ２２とで構成される。ＮＡＮＤ回路ＮＤ２１の一方の入力端子に前述のバースト・サイクル・フラグ信号ＦＣＹＬ、他方の入力端子にカラム系リード起動信号ＹＲＳＧをそれぞれ接続し、出力信号をインバータ回路ＩＶ２１で反転した信号を遅延回路ＤＬＹ２１に入力する。この遅延回路ＤＬＹ２１の出力信号を直接、あるいは遅延回路ＤＬＹ２２からインバータ回路ＩＶ２２を介してＮＡＮＤ回路ＮＤ２２の二つの入力端子にそれぞれ入力する。ＮＡＮＤ回路ＮＤ２２の出力端子ノードをカラム信号ＹＳＧ１０とする。また、ＮＡＮＤ回路ＮＤ２３の一方の入力端子にはバースト・サイクル・フラグ信号ＮＣＹＬ、その他方の入力端子にはカラム系リード起動信号ＹＲＳＧをそれぞれ接続し、その出力端子ノードをカラム信号ＹＳＧ２０とする。カラム信号ＹＳＧ１０，ＹＳＧ２０をクロックド・インバータ回路ＣＩＶ２１，ＣＩＶ２２の入力端子にそれぞれ接続し、その出力端子をカラム信号群ＹＳＧの一つに接続する。バースト・サイクル・フラグ信号ＦＣＹＬをクロックド・インバータ回路ＣＩＶ２１の非反転クロック端子と、クロックド・インバータ回路ＣＩＶ２２の反転クロック端子とにそれぞれ接続する。また、バースト・サイクル・フラグ信号ＮＣＹＬをクロックド・インバータ回路ＣＩＶ２１の反転クロック端子と、クロックド・インバータ回路ＣＩＶ２２の非反転クロック端子とにそれぞれ接続する。
【００６５】
カラム系読み出し信号制御回路ＹＣＴＬ１は、５つのインバータ回路ＩＶ３１，ＩＶ３２，ＩＶ３３，ＩＶ３４，ＩＶ３５、４つのＮＡＮＤ回路ＮＤ３１，ＮＤ３２，ＮＤ３３，ＮＤ３４、２つの遅延回路ＤＬＹ３１，ＤＬＹ３２とで構成される。ＮＡＮＤ回路ＮＤ３１の一方の入力端子にカラム系リード・ライト起動信号ＹＲＷ、他方の入力端子にリード信号ＢＲＤをそれぞれ接続し、その出力信号をインバータ回路ＩＶ３１で反転した信号をＮＡＮＤ回路ＮＤ３２，ＮＤ３３の一方の入力端子にそれぞれ入力する。ＮＡＮＤ回路ＮＤ３２の他方の入力端子にはバースト・サイクル・フラグ信号ＦＣＹＬを接続し、その出力信号をインバータ回路ＩＶ３２で反転した信号を遅延回路ＤＬＹ３１に入力する。この遅延回路ＤＬＹ３１の出力信号を直接、あるいは遅延回路ＤＬＹ３２からインバータ回路ＩＶ３３を介してＮＡＮＤ回路ＮＤ３３の入力端子にそれぞれ接続する。ＮＡＮＤ回路ＮＤ３３の出力端子ノードをリード起動信号ＲＤ１０とし、この信号をインバータ回路ＩＶ３４で反転した信号をリード起動信号ＲＤ１とする。ＮＡＮＤ回路ＮＤ３４の他方の入力端子にはバースト・サイクル・フラグ信号ＮＣＹＬを接続し、その出力端子ノードをリード起動信号ＲＤ２０とする。また、この信号をインバータ回路ＩＶ３５で反転した信号をリード起動信号ＲＤ２とする。
【００６６】
図１４は、図１３に示したタイミング制御回路ＴＭＣＴＬのタイミングチャートの例を示している。同図では簡単のために、図１１におけるカラム系回路の読み出し動作タイミング・ダイアグラムに対応させて、ＤＤＲ  ＳＤＲＡＭがリード・コマンドを受信してからの動作が示されている。待機時において、バースト・サイクル・フラグ信号ＦＣＹＬ，ＮＣＬＹは、周辺回路電圧ＶＣＬ、接地電圧ＶＳＳにそれぞれ保持されている。ＤＤＲ  ＳＤＲＡＭがリード・コマンドＲ０を受信すると、リード信号ＢＲＤが活性化される。次に、カラム系リード起動信号ＹＲＳＧにパルス信号が生成されると、ほぼ時間ｔＤＬＹ２１後に、ほぼパルス幅ｔＤＬＹ２２のカラム信号群ＹＳＧの少なくとも一つに、パルス信号が生成される。また、カラム系リード・カラム起動信号ＹＲＷが生成されると、ほぼ時間ｔＤＬＹ３１後に、パルス幅ｔＤＬＹ３２のリード起動信号ＲＤ１が生成される。
【００６７】
ここで、ｔＤＬＹ２１，ｔＤＬＹ２２，ｔＤＬＹ３１，ｔＤＬＹ３２は、遅延回路ＤＬＹ２１，ＤＬＹ２２，ＤＬＹ３１，ＤＬＹ３２のそれぞれにおける遅延時間である。また、遅延時間ｔＤＬＹ２２，ｔＤＬＹ３２は、入力信号ＹＲＳＧ、ＹＲＷの活性化時間よりも短く設計されている。この後、リード・ライト起動信号ＲＷＥが生成されることにより、その立下りエッジに同期して、周辺回路電圧ＶＣＬとなっているバースト・サイクル・フラグ信号ＦＣＹＬが接地電圧ＶＳＳに、接地電圧ＶＳＳとなっているバースト・サイクル・フラグ信号ＮＣＹＬが周辺回路電圧ＶＣＬにそれぞれ駆動される。
【００６８】
続いて、ＤＤＲ  ＳＤＲＡＭがリード・コマンドＲ１を受信すると、再びカラム系リード起動信号ＹＲＳＧが生成されることにより、ほぼ時間α２１後に、カラム信号群ＹＳＧの一つにパルス信号が発生される。また、再びカラム系リード・カラム起動信号ＹＲＷが生成されることにより、時間α３１後に、リード起動信号ＲＤ２にパルス信号が生成される。以降、リード・コマンドを受信するたびに、このリード・コマンドＲ１の場合と同様の動作が行われる。ここで、時間α２１は、ＮＡＮＤ回路ＮＤ２３とクロックド・インバータ回路ＣＩＶ２２における遅延時間の合計にほぼ等しく、前述の遅延時間ｔＤＬＹ２１よりも短い。また、時間α３１は、ＮＡＮＤ回路ＮＤ３４とインバータ回路ＩＶ３５における遅延時間の合計にほぼ等しく、前述の遅延時間ｔＤＬＹ３１よりも短い。
【００６９】
さて、ＤＤＲ  ＳＤＲＡＭがプリチャージコマンドＰＲを受信すると、プリチャージ起動信号ＰＲＢが生成されて、接地電圧ＶＳＳとなっているバースト・サイクル・フラグ信号ＦＣＹＬが周辺回路電圧ＶＣＬに、周辺回路電圧ＶＣＬとなっているバースト・サイクル・フラグ信号ＮＣＹＬが接地電圧ＶＳＳにそれぞれ駆動される。また、周辺回路電圧ＶＣＬとなっているリード信号ＢＲＤが接地電圧ＶＳＳに駆動されることにより、待機状態に戻る。
【００７０】
以上の構成と動作により、次の３つの効果が得られる。第一の効果は、バースト・サイクル・カウンタＢＣＣＮＴを用いてバースト・サイクル数を検知することにより、バースト・サイクル数に応じたタイミングとパルス幅を持った信号を、カラム信号群ＹＳＧ、リード起動信号ＲＤ１およびＲＤ２のそれぞれに発生することが可能となる点にある。すなわち、新たな信号端子を追加することなく、内部動作を変更可能となるため、チップコストを抑制しつつ、従来メモリとの互換性が維持された、新たなアーキテクチャによるＤＤＲ  ＳＤＲＡＭを実現することができる。
【００７１】
第二の効果は、遅延回路ＤＬＹ２１を用いることにより、ページ・オープン直後の読み出し動作におけるカラム信号群ＹＳＧの発生タイミングを遅らせることが可能となる。また、遅延回路ＤＬＹ２２を用いることにより、カラム信号群ＹＳＧのパルス幅を短縮することが可能となる。この結果、ページ・オープン時のロウ系回路動作の遅延に応じて、カラム選択信号ＹＳの発生すなわちセンスアンプとローカル入出力線との接続タイミングを、図１１に示したように遅らせると共に、そのパルス幅を短縮して、後続のプリチャージ動作時間を拡大することができる。
【００７２】
第三の効果は、遅延回路ＤＬＹ３１を用いることにより、ページ・オープン直後の読み出し動作におけるリード起動信号ＲＤ１の発生タイミングを遅らせることが可能となる。また、遅延回路ＤＬＹ３２を用いることにより、リード起動信号ＲＤ１のパルス幅を短縮することが可能となる。この結果、ページ・オープン時のロウ系回路動作およびカラム選択信号ＹＳの起動タイミングの遅延に応じて、リード起動信号ＲＤ１すなわちサブアンプの活性化タイミングを、図１１に示したように遅らせると共に、そのパルス幅を短縮して、後続のプリチャージ動作時間を拡大することができる。
【００７３】
《ＤＤＲ  ＳＤＲＡＭの効果》
以上、本実施の形態１の半導体装置を用いることで、主に次の二つの効果が得られる。第一の効果は、ページ・オープン直後のバースト読み出し動作において、タイミング制御回路ＴＭＣＴＬおよび電流制御回路を用いてサブアンプの駆動能力を高めることにより、カラム系回路動作を高速化することが可能となる点にある。すなわち、チップ面積の増大によるＲＣ遅延を許容することが可能となり、高速なギガビット級ＤＤＲ  ＳＤＲＡＭを実現することができる。
【００７４】
第二の効果は、ページ・オープン直後のバースト読み出し動作において、タイミング制御回路ＴＭＣＴＬを用いてカラム選択信号とサブアンプの活性化タイミングを遅らせることにより、ロウ系回路動作の遅延を許容することが可能となる点にある。すなわち、チップ面積の増大によるＲＣ遅延やメモリセル選択トランジスタの特性ばらつきを考慮して、ロウ系回路動作時間の遅延を許容することが可能となり、動作マージンの大きなギガビット級ＤＤＲ  ＳＤＲＡＭを実現することができる。一方、２サイクル目以降のバースト・サイクルにおいては、タイミング制御回路ＴＭＣＴＬおよび電流制御回路を用いてサブアンプの駆動能力を抑えることにより、消費電流を抑制することが可能となる。このため、高速化と低消費電力化を同時に満足する高性能なＤＤＲ  ＳＤＲＡＭを実現することができる。
【００７５】
なお、以上では、読み出し動作におけるカラム系回路に焦点を当てて構成と動作を説明して来た。しかし、ページ・オープン直後のバースト書き込み動作においてもロウ系回路動作の遅延に合わせて、同様に、カラム選択信号の活性化タイミングを遅らせることにより、正確な書き込み動作を実現できることは容易に理解できる。また、サブアンプの駆動能力の調整方法は種々の変形が可能である。例えば、図１１のタイミング・ダイアグラムでは、図１０に示した電流制御回路ＩＣ０における２つのトランジスタＮ２１，Ｎ２２のゲート幅が互いに異なるものとして説明した。しかし、両トランジスタのゲート幅を同じ寸法に設計することも可能である。
【００７６】
この場合、図１３に示したカラム系読み出し信号制御回路ＹＣＴＬ１において、ＮＡＮＤ回路ＮＤ３４の一方の入力端子に接続されたバースト・サイクル・フラグ信号ＮＣＹＬを周辺回路電圧ＶＣＬに置き換えることにより、リード起動信号ＲＤ２をページ・オープン直後の１サイクル目のバースト読み出し動作から活性化して、両トランジスタＮ２１，Ｎ２２を導通させる。そして、２サイクル目のバースト読み出し動作からは、一方のトランジスタＮ２２のみを導通させる。このような構成と動作により、電流制御回路ＩＣ０の面積を削減することが可能となり、クロスポイント領域回路ＸＰの面積を抑制することができる。
【００７７】
（実施の形態２）
本実施の形態２では、実施の形態１で説明した電流制御回路の別な構成例および動作例について説明する。
【００７８】
図１５は、本発明による実施の形態２の半導体装置において、図１０とは異なるカラム系回路の構成例を示す回路図である。図１０と比べたときの、この構成の特徴は、図１５の電流制御回路ＩＣ０Ａが１つのＮＭＯＳトランジスタＮ２３で構成される点にある。また、リード起動信号がＲＤ１２のみとなり、トランジスタＮ２３のゲート電極に接続されると共に、活性化したリード起動信号ＲＤ１２の電圧がバースト読み出しサイクルに応じて異なる点にある。
【００７９】
図１６は、図１５に示したカラム系回路の読み出し動作における動作タイミング・ダイアグラムを示している。この中で、リード起動信号ＲＤ１２は、ページ・オープン直後の１サイクル目のバースト読み出し動作において、実施の形態１の図１１で説明したリード起動信号ＲＤ１と同様に、後続サイクルの読み出し動作より遅いタイミングで第一のバイアス電圧ＶＢＦに駆動される。これに対して、２サイクル目以降においては、第一のバイアス電圧ＶＢＦよりも低い第二のバイアス電圧ＶＢＮに駆動される。ここで、第一のバイアス電圧ＶＢＦは、例えば昇圧電圧ＶＰＰや周辺回路電圧ＶＣＬ、第二のバイアス電圧ＶＢＮは内部降圧電圧ＶＤＬに設定される。
【００８０】
図１７は、図１に示したタイミング制御回路ＴＭＣＴＬの要部ブロック構成の別の例を示している。この回路構成の特徴は、図１２に示した構成におけるカラム系読み出し信号制御回路ＹＣＴＬ１がＹＣＴＬ２に置き換えられ、カラム系リード・ライト起動信号ＹＲＷと、リード信号ＢＲＤ、バースト・サイクル・フラグ信号ＦＣＹＬ，ＮＣＹＬとを受信してリード起動信号群ＲＳＧに含まれるリード起動信号ＲＤ１２を出力する点にある。
【００８１】
図１８は、図１７のタイミング制御回路におけるカラム系読み出し信号制御回路ＹＣＴＬ２の詳細な回路構成の例を示している。この回路構成の特徴は、図１３に示した構成におけるカラム系読み出し信号制御回路ＹＣＴＬ１と比べて、インバータ回路ＩＶ３４，ＩＶ３５がクロックド・インバータ回路ＣＩＶ３１，ＣＩＶ３２にそれぞれ置き換えられており、これらの出力端子を互いに接続したノードをリード起動信号ＲＤ１２としている点にある。また、クロックド・インバータＣＩＶ３１にバイアス電圧ＶＢＦ（例えば周辺回路電圧ＶＣＬ）、クロックド・インバータＣＩＶ３２にバイアス電圧ＶＢＮ（例えば内部降圧電圧ＶＤＬ）を入力する点にある。
【００８２】
このような回路構成により、リード起動信号ＲＤ１２の電圧振幅をバースト・サイクルに応じて調整することが可能となる。すなわち、ページ・オープン直後の１サイクル目のバースト読み出し動作において、リード起動信号ＲＤ１２の電圧振幅を大きくすることにより、図１５に示した電流制御回路ＩＣ０ＡにおけるトランジスタＮ２３のコンダクタンスが上がるので、サブアンプの駆動能力を向上することができる。一方、後続サイクルにおいては、リード起動信号ＲＤ１２の電圧振幅を小さくすることにより、トランジスタＮ２３のコンダクタンスを下げて、サブアンプの駆動能力を抑制することができる。このように、一つのトランジスタＮ２３でサブアンプの駆動能力を調整することができるので、本実施の形態はクロスポイント領域回路ＸＰの面積抑制に好適である。
【００８３】
（実施の形態３）
本実施の形態３では、実施の形態１および実施の形態２で説明したＤＤＲ  ＳＤＲＡＭに用いられるメインアンプの別な構成と動作の例について説明する。図１９は、本発明による実施の形態３の半導体装置において、図１０等とは異なるカラム系回路の構成例を示す回路図である。図１９のメインアンプＭＡＭＰ０Ａの特徴は、図１０に示した回路構成からメイン入出力線伝達ゲートＭＩＯＴＧを取り除くと共に、クロスカップル型ラッチアンプＣＣＬ２をゲート入力型センスラッチＧＩＬに置き換えた点にある。
【００８４】
ゲート入力型センスラッチＧＩＬは、３つのＰＭＯＳトランジスタＰ５１，Ｐ５２，Ｐ５３と５つのＮＭＯＳトランジスタＮ５１，Ｎ５２，Ｎ５３，Ｎ５４，Ｎ５５とで構成される。トランジスタＰ５１，Ｐ５２，Ｎ５１，Ｎ５２は、正帰還ループを形成して、トランジスタＮ５１，Ｎ５２のソースから入力される電流信号を増幅および保持する。トランジスタＮ５１，Ｎ５２のソースには、トランジスタＮ５４，Ｎ５３のドレインがそれぞれ接続される。トランジスタＮ５３，Ｎ５４は差動入力対をなし、ゲート電極は、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂにそれぞれ接続される。また、トランジスタＮ５１，Ｎ５２のソース電極間にトランジスタＰ５３、トランジスタＮ５３，Ｎ５４のソース電極と接地電極との間にトランジスタＮ５５をそれぞれ挿入する。さらに、トランジスタＰ５３，Ｎ５５のゲート電極にメインアンプ起動信号ＭＡＥを接続する。
【００８５】
このような回路構成により、トランジスタＮ５５は読み出し動作において、メインアンプ起動信号ＭＡＥが内部降圧電圧ＶＤＬに駆動されて導通することにより、ゲート入力型センスラッチＧＩＬが活性化される。すなわち、トランジスタＮ５３，Ｎ５４がメイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂに発生した読み出し信号を受信することにより、前述の正帰還ループ部において読み出し信号の増幅が行われる。トランジスタＰ５３は、待機状態において、メインアンプ起動信号ＭＡＥが接地電圧ＶＳＳに保持されることにより導通し、トランジスタＮ５３，Ｎ５４のドレイン電極を短絡する。したがって、トランジスタＮ５３，Ｎ５４のドレイン電極が等電圧となるので、読み出し誤動作の一因であるオフセット電圧を抑制することができる。
【００８６】
図２０は、図１９に示したゲート入力型センスラッチ回路ＧＩＬを用いたカラム系回路における、読み出し動作のタイミング・ダイアグラムを示している。図２０からわかるように、メインアンプからメイン入出力線伝達ゲートＭＩＯＴＧを取り除いたことにより、伝達ゲート起動信号ＴＧＢを駆動するためのタイミング・マージンが不要となるために、メインアンプ起動信号ＭＡＥを活性化する時間を早めることが可能となる。すなわち、本実施の形態３によるメインアンプＭＡＭＰ０Ａを用いることでカラム系回路の動作時間を短縮することが可能となるので、実施の形態１および実施の形態２に示した駆動能力可変型サブアンプと組み合わせることにより、ロウ系回路の動作マージンをより拡大すると共に、高速かつ低電力のＤＤＲ  ＳＤＲＡＭを実現することができる。
【００８７】
（実施の形態４）
本実施の形態４では、ＤＤＲ  ＳＤＲＡＭに用いられるメインアンプのさらに別な構成と動作の例について説明する。図２１は、本発明による実施の形態４の半導体装置において、図９とは異なるカラム系回路の構成例を示す要部ブロック図である。同図でも簡単のため、図９と同様にメモリマットはＭＡＴ０のみ示した。この回路ブロック構成の特徴は、図９に示した構成を比べて、図９のメインアンプ群ＭＡＢＫ０が８つの新たなメインアンプＰＭＡＭＰ０〜ＰＭＡＭＰ７で構成されるメインアンプ群ＰＭＡＢＫ０に置き換えられている点が異なる。また、メインアンプ群ＰＭＡＢＫ０の制御信号として、メインアンプ起動信号ＭＡＥ、伝達ゲート起動信号ＴＧＢ、メイン入出力線イコライズ信号ＭＩＯＥＱＢの他に、プリアンプ起動信号ＰＡＥとメイン入出力線イコライズ信号ＭＩＯＥＱとが新たに追加される点にも特徴がある。なお、クロスポイント領域回路ＸＰの詳細な回路構成は、実施の形態１および実施の形態２で述べた構成を適用できるが、以下の説明では、実施の形態１の構成を仮定している。
【００８８】
図２２は、図２１に示したメインアンプＰＭＡＭＰ０を一例として、その詳細な回路構成例を示している。このメインアンプの構成上の特徴は、次の四つにある。第一の特徴は、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂとゲート入力型センスラッチＧＩＬとの間に、ゲート接地型プリアンプＰＡＭＰを挿入している点にある。第二の特徴は、ゲート入力型センスラッチＧＩＬ（第一のアンプ）とゲート接地型プリアンプＰＡＭＰの間に、さらにソースフォロア回路ＳＦを挿入している点にある。第三の特徴は、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂとゲート入力型センスラッチＧＩＬにおけるラッチ回路部との間に、メイン入出力線伝達ゲートＭＩＯＴＧを挿入している点にある。第四の特徴は、メイン入出力線プリチャージ回路ＭＩＯＰＣＣ１に並列に、新たなメイン入出力線プリチャージ回路ＭＩＯＰＣＣ２を配置する点にある。
【００８９】
ゲート接地型プリアンプＰＡＭＰは、二つのＰＭＯＳトランジスタＰ６１，Ｐ６２と二つのＮＭＯＳトランジスタＮ６１，Ｎ６２とで形成される。トランジスタＰ６１，Ｐ６２は、ソース電極に内部降圧電圧ＶＤＬがそれぞれ入力され、ゲート電極がそれぞれ接地された負荷回路である。また、トランジスタＮ６１，Ｎ６２は、トランジスタＰ６１，Ｐ６２で形成された負荷回路とメイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂとの間にそれぞれ挿入され、ゲート電極にプリアンプ起動信号ＰＡＥが接続された伝達ゲートである。プリアンプ起動信号ＰＡＥが内部降圧電圧ＶＤＬに駆動されて導通することにより、負荷回路とメイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂとが接続され、トランジスタＰ６１，Ｐ６２のドレイン電極（図中でＳＮＴ１１，ＳＮＢ１１と表記された第一のセンスノード）に電位差が生じる。この電位差は、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂに発生した電位差よりも大きい。また、入力容量が軽減されるので、ゲート入力型センスラッチＧＩＬに入力される電圧信号が増加する。したがって、動作マージンの向上と、ゲート入力型センスラッチＧＩＬの増幅動作に要する時間の短縮が可能となる。
【００９０】
ソースフォロア回路ＳＦは、６つのＮＭＯＳトランジスタＮ７１〜Ｎ７６で形成される。トランジスタＮ７１，Ｎ７２のドレイン電極に内部降圧電圧ＶＤＬをそれぞれ入力し、ゲート電極を前述のゲート接地型プリアンプＰＡＭＰにおける第一のセンスノードＳＮＴ１１，ＳＮＢ１１に、ソース電極（図中でＳＮＴ１２，ＳＮＢ１２と表記された第二のセンスノード）をゲート入力型センスラッチＧＩＬにおいて差動対をなすトランジスタＮ５３，Ｎ５４にそれぞれ接続する。また、トランジスタＮ７３，Ｎ７４のゲート電極にプリアンプ起動信号ＰＡＥをそれぞれ接続し、ソース電極をそれぞれ接地する。さらに、トランジスタＮ７５，Ｎ７６のゲート電極に基準電圧ＶＤＬＲを入力し、トランジスタＮ７１，Ｎ７２とＮ７３，Ｎ７４との間に挿入する。
【００９１】
このような構成により、ゲート入力型センスラッチ回路ＧＩＬの起動時に、その差動対トランジスタＮ５３，Ｎ５４から入力端子（ここでは、第一のセンスノードＳＮＴ１１，ＳＮＢ１１）に発生するカップリングノイズを抑制することが可能である。また、ゲート入力型センスラッチＧＩＬのゲインが大きくなるようにソースフォロア回路ＳＦのトランジスタのゲート寸法を設計することにより、ゲート入力型センスラッチ回路ＧＩＬの増幅動作時間の短縮が可能である。
【００９２】
メイン入出力線伝達ゲートＭＩＯＴＧは、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂとゲート入力型センスラッチＧＩＬのラッチ回路部の出力端子（図中でＳＮＢ２，ＳＮＴ２と表記された第三のセンスノード）との間にそれぞれ接続された２つのＰＭＯＳトランジスタＰ８１，Ｐ８２とで形成される。両トランジスタのゲート電極には、伝達ゲート起動信号ＴＧＢがそれぞれ接続される。
【００９３】
メイン入出力線プリチャージ回路ＭＩＯＰＣＣ２は、３つのＮＭＯＳトランジスタで形成される。これらのトランジスタのゲート電極に接続されたメイン入出力線イコライズ信号ＭＩＯＥＱが活性化されることにより、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂを基準電圧ＶＤＬＲに駆動する。
【００９４】
図２３は、図２２に示したデータパスの読み出し動作におけるタイミング・ダイアグラムの例を示している。図１１に示したタイミング・ダイアグラムと比べると、この読み出し動作の特徴は、次に述べるように三つある。第一の特徴は、ページ・オープン直後の１サイクル目のバースト読み出し動作において、メイン入出力線イコライズ信号ＭＩＯＥＱを昇圧電圧ＶＰＰに駆動してメイン入出力線プリチャージ回路ＭＩＯＰＣＣ２を活性化することにより、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂを基準電圧ＶＤＬＲにプリチャージしてからリード起動信号ＲＤ１を活性化して、記憶情報をローカル入出力線ＬＩＯ０Ｔ，ＬＩＯ０Ｂからメイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂに読み出す。ここで、プリチャージ動作は、後述するタイミング制御回路によって、メイン入出力線イコライズ信号ＭＩＯＥＱＢが非活性状態となってからリード起動信号ＲＤ１が活性化されるまでの短時間に行われる。
【００９５】
第二に、同じくページ・オープン直後の１サイクル目のバースト読み出し動作において、プリアンプ起動信号ＰＡＥを活性化することにより、メイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂに発生した信号を、ゲート接地型プリアンプＰＡＭＰおよびソースフォロア回路ＳＦを介してゲート入力型センスラッチＧＩＬに入力して、増幅する点にある。第三の特徴は、２サイクル目以降のバースト読み出し動作において、ゲート接地型プリアンプＰＡＭＰを停止させた状態で、メイン入出力線プリチャージ回路ＭＩＯＰＣＣ１により内部降圧電圧ＶＤＬにプリチャージした状態でメイン入出力線ＭＩＯ０Ｔ，ＭＩＯ０Ｂに発生した信号を、メイン入出力線伝達ゲートＭＩＯＴＧを介してゲート入力型センスラッチＧＩＬのラッチ回路部に入力して増幅する点にある。
【００９６】
次に、これまで述べた回路構成および動作を実現するためのタイミング制御回路について説明する。図２４は、図１に示したタイミング制御回路の要部ブロック構成のさらに別の例を示している。この回路構成の特徴は、図１２に示した構成におけるカラム系読み出し信号制御回路ＹＣＴＬ１がＹＣＴＬ３に置き換えられ、図１２では省略していたカラム系イコライズ起動信号ＹＥＱを新たに受信して、リード起動信号群ＲＳＧに含まれるリード起動信号ＲＤ１，ＲＤ２、イコライズ信号群ＥＱＳＧに含まれるローカル入出力線イコライズ信号ＬＩＯＥＱ、メイン入出力線イコライズ信号ＭＩＯＥＱ，ＭＩＯＥＱＢをそれぞれ出力する点にある。同図ではさらに、図１２において省略されていたメインアンプ制御回路ＹＭＡＣＴＬ１が示されている。この回路は、バースト・サイクル・フラグ信号ＦＣＹＬ，ＮＣＹＬ、カラム系メインアンプ起動信号ＹＭＡ、リード信号ＢＲＤを受信して、メインアンプ制御信号群ＭＣＳＧに含まれるメインアンプ起動信号ＭＡＥ、プリアンプ起動信号ＰＡＥ、伝達ゲート起動信号ＴＧＢをそれぞれ出力する点に特徴がある。
【００９７】
図２５は、図２４に示したタイミング制御回路ＴＭＣＴＬの詳細な回路構成の例を示している。図２６は、図２５に示したタイミング制御回路ＴＭＣＴＬのタイミングチャートの例を示している。カラム系読み出し信号制御回路ＹＣＴＬ３は、図１３に示したカラム系読み出し信号制御回路ＹＣＴＬ１の回路構成に加えて、３つのインバータ回路ＩＶ４１，ＩＶ５１，ＩＶ５２、２つのＮＡＮＤ回路ＮＤ４１，ＮＤ５１、３つの遅延回路ＤＬＹ４１，ＤＬＹ５０，ＤＬＹ５１とで構成される。ローカル入出力線イコライズ信号ＬＩＯＥＱＢは、ＮＡＮＤ回路ＮＤ４１、インバータ回路ＩＶ４１、遅延回路ＤＬＹ４１を用いて、カラム系イコライズ信号ＹＥＱのパルス幅ｔＹＥＱを遅延回路ＤＬＹ４１の遅延時間ｔＤＬＹ４１にほぼ等しい値に短縮して生成した信号である。メイン入出力線イコライズ信号ＭＩＯＥＱＢは、カラム系イコライズ信号ＹＥＱを遅延回路ＤＬＹ５０で遅らせて生成した信号である。メイン入出力線イコライズ信号ＭＩＯＥＱは、カラム系イコライズ信号ＹＥＱを遅延回路ＤＬＹ５０で遅らせた後に、さらにＮＡＮＤ回路ＮＤ５１、インバータ回路ＩＶ５１，ＩＶ５２、遅延回路ＤＬＹ５１を用いて、遅延回路ＤＬＹ５１の遅延時間ｔＤＬＹ５１にほぼ等しいパルス幅に短縮した信号である。ここで、ＮＡＮＤ回路ＮＤ５１は３つの入力端子を有し、その一つの端子にバースト・サイクル・フラグ信号ＦＣＹＬが接続される。また、インバータ回路ＩＶ５２は、出力信号の電圧レベルを内部昇圧電圧ＶＰＰとするための、レベルシフト機能を有する。このような構成により、メイン入出力線イコライズ信号ＭＩＯＥＱには、ページ・オープン直後の１サイクル目のバースト読み出し動作においてのみパルス信号が生成される。
【００９８】
以上の構成において、遅延回路ＤＬＹ４１，ＤＬＹ５０，ＤＬＹ５１の遅延時間を適切に設計することにより、タイミング・マージンが拡大された安定な回路動作が可能となる。すなわち、ローカル入出力線イコライズ信号ＬＩＯＥＱＢは、図２３に示すように遅延回路ＤＬＹ４１により、カラム選択信号ＹＳとの間でタイミング・マージンｔＭ４１Ｆ、ｔＭ４１Ｎを拡大することができる。また、遅延回路ＤＬＹ５０，ＤＬＹ５１により、メイン入出力線イコライズ信号ＭＩＯＥＱは、リード起動信号ＲＤ１との間でタイミング・マージンｔＭＭＲ１を拡大することができる。なお、カラム系イコライズ信号ＹＥＱのパルス幅ｔＹＥＱは、メイン入出力線イコライズ信号ＭＩＯＥＱＢがリード起動信号ＲＤ２および伝達ゲート起動信号ＴＧＢとの間でタイミング・マージンｔＭＭＲＴを拡大することができるように設計されているものとする。
【００９９】
メインアンプ制御回路ＹＭＡＣＴＬ１は、４つのインバータ回路ＩＶ６０，ＩＶ６１，ＩＶ６２，ＩＶ８１、３つのＮＡＮＤ回路ＮＤ６０，ＮＤ６１，ＮＤ８１、１つのＮＯＲ回路ＮＲ８１、４つの遅延回路ＤＬＹ６０，ＤＬＹ６１，ＤＬＹ７１，ＤＬＹ８１とで構成される。まず、ＮＡＮＤ回路ＮＤ６０とインバータ回路ＩＶ６０とを用いて、カラム系メインアンプ起動信号ＹＭＡとリード信号ＢＲＤとのＡＮＤ演算と施した結果を内部カラム系メインアンプ起動信号ＹＭＡ０とする。メインアンプ起動信号ＭＡＥは、この内部カラム系メインアンプ起動信号ＹＭＡ０を遅延回路ＤＬＹ６０，ＤＬＹ７１で遅らせて発生した信号である。また、プリアンプ起動信号ＰＡＥは、内部カラム系メインアンプ起動信号ＹＭＡ０を遅延回路ＤＬＹ６０で遅らせた後に、遅延回路ＤＬＹ６１、インバータ回路ＩＶ６１、ＮＡＮＤ回路ＮＤ６１を用いて、カラム系メインアンプ起動信号ＹＭＡのパルス幅ｔＹＭＡを遅延回路ＤＬＹ６１の遅延時間ｔＤＬＹ６１にほぼ等しいパルス幅に短縮して、さらにインバータ回路ＩＶ６２で反転して生成した信号である。ここで、ＮＡＮＤ回路ＮＤ６１は３つの入力端子を持っており、その一つにバースト・サイクル・フラグ信号ＦＣＹＬが接続される。したがって、プリアンプ起動信号ＰＡＥには、ページ・オープン直後のバースト読み出しサイクルのみパルス信号が生成される。
【０１００】
伝達ゲート起動信号ＴＧＢは、内部カラム系メインアンプ起動信号ＹＭＡ０を直接、あるいは遅延回路ＤＬＹ８１を介してＮＯＲ回路ＮＲ８１に接続することにより、カラム系メインアンプ起動信号ＹＭＡのパルス幅ｔＹＭＡを遅延回路ＤＬＹ８１の遅延時間ｔＤＬＹ８１程度拡げた信号である。ＮＯＲ回路ＮＲ８１の出力信号をインバータ回路ＩＶ８１で反転した信号とバースト・サイクル・フラグ信号ＮＣＹＬとをＮＡＮＤ回路ＮＤ８１に入力することにより、２サイクル目以降のバースト読み出し動作において、パルス信号が生成される。
【０１０１】
以上の構成において、遅延回路ＤＬＹ６０，ＤＬＹ６１，ＤＬＹ７１，ＤＬＹ８１の遅延時間を適切に設計することにより、タイミング・マージンが拡大された安定な回路動作が可能となる。すなわち、遅延回路ＤＬＹ６０により、ページ・オープン直後の１サイクル目のバースト読み出し動作において、図２３に示すようにリード起動信号ＲＤ１とプリアンプとの間で起動タイミング・マージンｔＭＲＰを拡大し、メイン入出力線ＭＩＯ０Ｔ／Ｂへの記憶情報の読み出しを待ってプリアンプを活性化することが可能となる。また、遅延回路ＤＬＹ７１により、プリアンプ起動信号ＰＡＥとメインアンプＭＡＥとの間で起動タイミング・マージンｔＭＰＭを拡大し、プリアンプの増幅動作が終わってからゲート入力型センスラッチＧＩＬの活性化を行うことが可能となる。また、遅延回路ＤＬＹ８１により、２サイクル目以降のバースト読み出し動作において、メイン入出力線ＭＩＯ０Ｔ／Ｂに数百ｍＶ以上の信号電圧を発生するために必要な伝達ゲート起動信号ＴＧＢの活性時間を拡大することにより、第三のセンスノードＳＮＴ２，ＳＮＢ２に数百ｍＶ以上の信号電圧が発生してからメインアンプ起動信号ＭＡＥを活性化すると共に、伝達ゲート起動信号ＴＧＢとメイン入出力線イコライズ信号ＭＩＯＥＱＢおよびメインアンプ起動信号ＭＡＥとの間に起動タイミング・マージンｔＭＭＲＴおよびｔＭＴＭを拡大することが可能となる。
【０１０２】
以上の、データパスの構成と動作により、ページ・オープン直後の１サイクル目の動作時間を、さらに短縮することが可能となる。すなわち、本実施の形態４によるメインアンプＰＭＡＭＰを用いることで、カラム系回路の動作時間を短縮することが可能となるので、実施の形態１および実施の形態２に示した駆動能力可変型サブアンプと組み合わせることにより、ロウ系回路の動作マージンをより拡大することができる。また、２サイクル目以降のバースト読み出し動作において、プリアンプを停止することにより、内部降圧電圧ＶＤＬと接地電極との間でプリアンプからサブアンプを介して流れる直流電流が阻止できるので、消費電流の抑制が可能となる。これらの結果、動作マージンをより拡大した、高速、低電力のＤＤＲ  ＳＤＲＡＭを実現することができる。
【０１０３】
（実施の形態５）
本実施の形態５では、ＤＤＲ  ＳＤＲＡＭに用いられるメインアンプのさらに別な構成と動作の例について説明する。図２７は、本発明による実施の形態５の半導体装置において、図９等とは異なるカラム系回路の構成例を示す要部ブロック図である。同図でも簡単のため、図９等と同様にメモリマットはＭＡＴ０のみ示した。この回路ブロック構成の特徴は、図９に示した構成を比べて、三つある。第一の特徴は、図９のメインアンプ群ＭＡＢＫ０が８つの新たなメインアンプＳＭＡＭＰ０〜ＳＭＡＭＰ７で構成されるメインアンプ群ＳＭＡＢＫ０に置き換えられている点にある。第二の特徴は、このメインアンプＳＭＡＭＰ０〜ＳＭＡＭＰ７に電流制御回路ＭＩＣ０〜ＭＩＣ７がそれぞれ接続されている点にある。第三の特徴は、この電流制御回路ＭＩＣ０〜ＭＩＣ７の共通な制御信号として、メインアンプ起動信号ＭＡＥ１，ＭＡＥ２が接続されている点にある。
【０１０４】
図２８は、図２７に示したメインアンプＳＭＡＭＰ０を一例として、その詳細な回路構成例を示している。ここでは、説明を簡単にするために、電流制御回路ＭＩＣ０も一緒に示されている。このメインアンプの構成上の特徴は、次の二つにある。第一の特徴は、センスノードＳＮＴ，ＳＮＢにスタティック型差動増幅回路ＤＡＭＰが接続されている点にある。第二の特徴は、スタティック型差動増幅回路ＤＡＭＰに電流制御回路ＭＩＣ０が接続されている点にある。
【０１０５】
スタティック型差動増幅回路ＤＡＭＰは、差動増幅回路を形成する二つのＰＭＯＳトランジスタＰ９１，Ｐ９２と二つのＮＭＯＳトランジスタＮ９１，Ｎ９２、および差動増幅回路の出力ノードを待機時に内部降圧電圧ＶＤＬにプリチャージするＰＭＯＳトランジスタＰ９３とで構成される。このうち、ＮＭＯＳトランジスタＮ９１，Ｎ９２のソース電極は、電流制御回路ＭＩＣ０に接続される。
【０１０６】
電流制御回路ＭＩＣ０は、二つのＮＭＯＳトランジスタＮ９３，Ｎ９４で構成される。トランジスタＮ９３のゲート電極にはメインアンプ起動信号ＭＡＥ１、トランジスタＮ９４のゲート電極にはメインアンプ起動信号ＭＡＥ２がそれぞれ接続される。図１０に示した電流制御回路ＩＣ０で説明したように、例えばトランジスタＮ９３のゲート幅は、トランジスタＮ９４よりも大きく設計されており、これらの二つのトランジスタを選択的に活性化することにより、スタティック型差動増幅回路ＤＡＭＰの駆動能力を制御する。すなわち、トランジスタＮ９３が活性化された時は、大電流が印加されるので、差動増幅回路ＤＡＭＰの動作時間を短縮することが可能となる。
【０１０７】
読み出し駆動回路ＲＤＲＶ２は、差動増幅回路ＤＡＭＰの出力を受信して、グローバル入出力線ＧＩＯ０Ｔ，ＧＩＯ０Ｂを駆動する回路である。二つのＮＭＯＳトランジスタＮ１０１，Ｎ１０２、二つのインバータ回路ＩＶ１０１，ＩＶ１０２、一つのＮＯＲ回路ＮＲ１０１とで構成される。ＮＯＲ回路ＮＲ１０１は、一方の入力端子にメイン入出力線イコライズ信号ＭＩＯＥＱＢをインバータ回路ＩＶ１０１で反転した信号が接続されており、待機時において、ＮＯＲ回路ＮＲ１０１の出力信号をハイレベルとすることにより、トランジスタＮ１０１をハイ・インピーダンス状態に保持する。
【０１０８】
図２９は、図２８に示したデータパスの読み出し動作におけるタイミング・ダイアグラムの例を示している。ここで、クロスポイント領域回路ＸＰの構成は、実施の形態１および実施の形態２で述べた構成を適用できるが、以下の説明では、実施の形態１の構成を仮定している。この読み出し動作の特徴は、ページ・オープン直後の１サイクル目のバースト読み出し動作において、メインアンプ起動信号ＭＡＥ１を活性化する点にある。また、２サイクル目以降のバースト読み出し動作において、メインアンプ起動信号ＭＡＥ２を活性化する点にある。ここでは、メインアンプ起動信号ＭＡＥ１，ＭＡＥ２のパルス信号は、伝達ゲート起動信号ＴＧＢを反転したパルス信号と同じものと仮定している。
【０１０９】
スタティック型差動増幅回路ＤＡＭＰは、信号量を確保するためのタイミング・マージンが不要であるので、カラム系回路の動作時間を短縮するのに最適である。また、本実施の形態では、バースト読み出しの１サイクル目に、メインアンプ起動信号ＭＡＥ１により駆動能力の高いトランジスタＮ９３を活性化するので、スタティック型差動増幅回路ＤＡＭＰの動作時間をさらに短縮可能である。したがって、カラム系回路動作の高速化と共に、ロウ系回路における動作マージンをより拡大することが可能となる。一方、バースト読み出しの２サイクル目以降は、メインアンプ起動信号ＭＡＥ２により駆動能力の低いトランジスタＮ９４を活性化するので、スタティック型差動増幅回路ＤＡＭＰに流れる直流電流を抑制することが可能となる。したがって、カラム系回路の低電力化を実現することができる。
【０１１０】
次に、これまで述べた回路構成および動作を実現するためのタイミング制御回路について説明する。図３０は、図１に示したタイミング制御回路ＴＭＣＴＬの要部ブロック構成のさらに別の例を示している。この回路構成の特徴は、図２４に示した構成におけるメインアンプ制御回路ＹＭＡＣＴＬ１がＹＭＡＣＴＬ２に置き換えられ、メインアンプ制御回路ＹＭＡＣＴＬ２は、メインアンプ起動信号ＭＡＥ１，ＭＡＥ２、伝達ゲート起動信号ＴＧＢをそれぞれ出力する点に特徴がある。
【０１１１】
図３１は、図３０に示したタイミング制御回路ＴＭＣＴＬの詳細な回路構成の例を示している。ここでは、簡単のために、新たなメインアンプ制御回路ＹＭＡＣＴＬ２のみが示されている。メインアンプ制御回路ＹＭＡＣＴＬ２は、図２５に示したメインアンプ制御回路ＹＭＡＣＴＬ１内の伝達ゲート起動信号ＴＧＢ発生のための回路を元に構成される。伝達ゲート起動信号ＴＧＢは、ＮＯＲ回路ＮＲ８１の出力端子から生成される。また、メインアンプ起動信号ＭＡＥ２は、ＮＡＮＤ回路ＮＤ８２の出力信号を新たなインバータ回路ＩＶ１２１で反転した信号である。メインアンプ起動信号ＭＡＥ１は、メインアンプ起動信号ＭＡＥ２を発生する経路に含まれる遅延回路ＤＬＹ８１、ＮＯＲ回路ＮＲ８１、インバータ回路ＩＶ８１に対応する、遅延回路ＤＬＹ１２１、ＮＯＲ回路ＮＲ１２１、ＮＡＮＤ回路ＮＤ１２１とで構成される。ＮＡＮＤ回路ＮＤ１２１の一方の入力端子には、バースト・サイクル・フラグ信号ＦＣＹＬが接続されることにより、ページ・オープン直後の１サイクル目のバースト読み出し動作でのみ、メインアンプ起動信号ＭＡＥ１にパルス信号が生成される。
【０１１２】
以上の構成と動作により、ページ・オープン直後の１サイクル目のカラム系回路動作時間を、さらに短縮することが可能となる。すなわち、本実施の形態５によるメインアンプＳＭＡＭＰ０を用いることで、実施の形態１および実施の形態２に示した駆動能力可変型サブアンプと組み合わせて、電流制御回路ＭＩＣ０の駆動能力を引き上げることにより、カラム系回路の動作時間を短縮することが可能となるので、ロウ系回路の動作マージンをより拡大することができる。また、２サイクル目以降のバースト読み出し動作において、電流制御回路ＭＩＣ０の駆動能力を引き下げることにより、差動増幅回路ＤＡＭＰに流れる直流電流が抑制されるので、カラム系回路動作における消費電流の抑制が可能となる。これらの結果、動作マージンをより拡大した、高速、低電力のＤＤＲ  ＳＤＲＡＭを実現することができる。なお、電流制御回路ＭＩＣ０の構成は、図２８に示した構成に限らず、種々の変形が可能である。例えば、実施の形態１および実施の形態２に述べた構成が可能である。例えば図１５に示した電流制御回路ＩＣ０のように、バースト・サイクルに応じてゲート電圧を調整する一つのＮＭＯＳトランジスタで構成することにより、メインアンプのレイアウト面積を抑制することが可能である。
【０１１３】
（実施の形態６）
本実施の形態６では、ＤＤＲ  ＳＤＲＡＭに用いられるサブアンプおよびメインアンプの別な制御方法の例について説明する。図３２は、本発明の実施の形態６の半導体装置において、カラム系回路におけるバースト読み出しの詳細な動作時間の内訳の例を示している。ここでは、サブアンプおよびメインアンプに、実施の形態１に記載のサブアンプおよび実施の形態４に記載のメインアンプが適用されているものと仮定している。実施の形態１〜実施の形態４では、ローカル入出力線からメインアンプまで、プリフェッチする２Ｎビットの情報を全て同じ制御で読み出していた。一方、本実施の形態の特徴は、次の二つにある。
【０１１４】
第一の特徴は、ページ・オープン直後の１サイクル目のバースト読み出しにおいて、Ｎビットを短時間ＴＤ１Ｆで読み出し、残りのＮビットを２サイクル目以降と同じ比較的長い時間ＴＤ１Ｎで読み出す点にある。すなわち、データ端子から時系列に読み出される順番を考慮して、始めに出力されるＮビットが転送されるデータパス（ここでは、メイン入出力線ＭＩＯ７Ｔ／Ｂ〜ＭＩＯ４Ｔ／Ｂの経路とする）を高速モードの回路設定として動作させる。具体的には、１サイクル目のバースト読み出しにおいて、バースト読み出しの前半のＮビットを転送する入出力線では、サブアンプの駆動能力が高く設定され、さらにプリアンプを用いることにより、メインアンプの増幅時間が短縮される（高速モード）。
【０１１５】
一方、バースト読み出しの後半のＮビットを転送する入出力線（ここでは、メイン入出力線ＭＩＯ３Ｔ／Ｂ〜ＭＩＯ０Ｔ／Ｂの経路とする）では、サブアンプの駆動能力が抑制され、プリアンプを停止したままでメインアンプを活性化することにより、消費電力が抑制される（低電力モード）。また、２サイクル目以降のバースト読み出しにおいては、全ての入出力線の回路設定をこの低電力モードとする。２サイクル目以降は、１サイクル目よりもカラム選択信号ＹＳの起動をロウ系回路動作の超過時間ＴＤ０だけ早くできるため、低電力モードを用いても十分にタイミング・マージンを保てる。
【０１１６】
第二の特徴は、前述の第一の特徴を実現するために、リード起動信号、メインアンプ起動信号およびレシーバアンプ起動信号を入出力線毎に異なる複数の信号とし、入出力線毎にサブアンプ、メインアンプおよびレシーバアンプを制御する点にある。この第二の特徴を強調するために、同図では、リード起動信号ＲＤ１［７：０］，ＲＤ２［７：０］、メインアンプ起動信号ＭＡＥ［７：０］およびレシーバアンプの起動信号ＲＡＥ［７：０］がバス表記で示されている。１サイクル目では、前半のＮビットをリード起動信号ＲＤ１［３：０］で駆動し、後半のＮビットをリード起動信号ＲＤ２［７：４］で駆動する。この際のＲＤ１とＲＤ２の発生タイミングは、ほぼ同一とする。ただし、後半のＮビットは、ＲＤ２によりサブアンプの駆動能力が低く設定されているため、前半のＮビットと比較して、メインアンプ起動信号［７：４］やレシーバアンプ起動信号［７：４］のタイミングを遅らせる。
【０１１７】
一方、２サイクル目では、前半のＮビットおよび後半のＮビット共にリード起動信号ＲＤ２で駆動する。この際の発生タイミングは、前半のＮビットに対応するリード起動信号ＲＤ２［３：０］に比べて後半のＮビットに対応するリード起動信号ＲＤ２［７：４］を遅らせることが可能である。また、これに応じてメインアンプ起動信号やレシーバアンプ起動信号も、前半のＮビットより後半のＮビットを遅らせることもできる。このように前半と後半で各種起動タイミングを変えることで、ノイズのピーク値を低減することが可能となる。
【０１１８】
図３３は、本発明の実施の形態６の半導体装置において、図２１のカラム系回路を変形した構成例を示す要部ブロック図である。図３３の構成例は、図２１の構成例における各種制御信号が入出力線毎に分離されたものとなっている。すなわち、メインアンプ起動信号ＭＡＥ［７：０］やレシーバアンプ起動信号ＲＡＥ［７：０］に応じて、リード起動信号ＲＤ１［７：０］，ＲＤ２［７：０］、メイン入出力線イコライズ信号ＭＩＯＥＱ［７：０］、プリアンプ起動信号ＰＡＥ［７：０］、伝達ゲート起動信号ＴＧＢ［７：０］もそれぞれ入出力線毎に異なる点に特徴がある。
【０１１９】
図３４は、図１に示したタイミング制御回路ＴＭＣＴＬの要部ブロック構成の別の例を示している。この構成の特徴は、図２４に示したメインアンプ制御回路ＹＭＡＣＴＬ１がＹＭＡＣＴＬ４に、カラム系読み出し信号制御回路ＹＣＴＬ３がＹＣＴＬ４にそれぞれ置き換えられている点にある。また、これらの制御回路は、図１に示したバースト動作制御信号群ＢＴＳＧを新たに受信して、複数のリード起動信号ＲＤ１［７：０］、ＲＤ２［７：０］、メイン入出力線イコライズ信号ＭＩＯＥＱ［７：０］、プリアンプ起動信号ＰＡＥ［７：０］、伝達ゲート起動信号ＴＧＢ［７：０］、メインアンプ起動信号ＭＡＥ［７：０］を発生する機能を有している点に特徴がある。なお、同図では説明の簡略化のために省略したが、レシーバアンプの起動信号ＲＡＥ［７：０］も、バースト動作制御信号群ＢＴＳＧを受けて生成されている。以上の構成により、データの出力順すなわちバースト・シーケンスに応じたデータパスの制御信号を生成することが可能となり、図３２に示した時間配分のデータパス回路動作を実現することができる。したがって、ロウ系回路の動作マージンを拡大すると共に、ページ・オープン直後の１サイクル目のバースト読出し動作において、データパスの消費電力が低減された、高速ＤＤＲ  ＳＤＲＡＭを実現することができる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、プリフェッチ数は８ビットに限定されず、それ以上（例えば、１６ビットや３２ビット）でも良い。一方、データの読み出し方法は、相補クロックＣＬＫ，ＣＬＫＢに同期して１ビットずつ時系列に出力する方法に限らず、他の方法も可能である。例えば、データ端子の出力電圧を複数設け、複数のビットを同時に出力する多値インタフェイス方式のＤＲＡＭでも良い。これらの場合、よりデータ転送レートの高いＤＲＡＭを実現することができる。
【０１２１】
また、メモリセルはＤＲＡＭセルに限らず、ＳＲＡＭや相変化メモリ、強誘電体ＲＡＭ（フェロエレクトリック・ランダム・アクセス・メモリ）、ＭＲＡＭ（マグネトレジスティブ・ランダム・アクセス・メモリ）、フラッシュ・メモリなどのメモリセルに適用することも可能である。例えば、相補の読み出し信号を発生するＳＲＡＭセルを除いた他のメモリセルは、誤読み出しを防ぐために、数百ｍＶの信号電圧をビット線に出力することが重要である。本発明によれば、データパスの高速化、低電力化と共に、ロウ系回路における動作マージンの拡大が可能となるので、高信頼のメモリを実現することが可能である。
【０１２２】
さらに、単体メモリチップに限らず、オンチップメモリのインタフェイスに本発明を適用することも可能である。オンチップメモリのインタフェイスは一般にバス幅が広いので、ロウ系回路の動作マージンと共に、カラム系回路における高速化と低電力化の効果が期待できる。なお、実施の形態１〜実施の形態６で述べたタイミング制御回路は、この限りではないことは、容易に推測できる。チップ・アーキテクチャや製品仕様に応じて、適宜タイミングとパルス幅の設定を行うことによって、本発明の意図するカラム系回路を実現することが可能となる。
【産業上の利用可能性】
【０１２３】
本発明の半導体装置は、高速で大容量のＤＤＲ  ＳＤＲＡＭなどに適用して特に有益な技術であり、これに限らず、各種大容量メモリアレイに対しても、動作マージンを拡大し高信頼性を実現する技術として広く適用可能である。
【図面の簡単な説明】
【０１２４】
【図１】本発明による実施の形態１の半導体装置において、ＤＤＲ  ＳＤＲＡＭの要部構成例を示す回路ブロック図である。
【図２】理想的なＤＤＲ  ＳＤＲＡＭの読み出し動作におけるタイミング・ダイアグラムの例を示す図である。
【図３】本発明の前提として検討したＤＤＲ  ＳＤＲＡＭにおける読み出し動作タイミング・ダイアグラムの例を示す図である。
【図４】図３に基づき検討したカラム系回路のページ・オープン時の最適な読み出し動作時間の詳細な内訳の例を示す図である。
【図５】図１のＤＤＲ  ＳＤＲＡＭにおけるカラム系回路の最適なバースト読み出しの詳細な動作時間内訳の例を示す図である。
【図６】図１のＤＤＲ  ＳＤＲＡＭにおいて、そのチップ全体のレイアウト構成例を示す平面図である。
【図７】図６のメモリバンクにおける主要部のレイアウト構成例を示す平面図である。
【図８】図７のメモリバンクの回路構成例を示す要部ブロック図である。
【図９】図８のメモリバンク構成において、そのカラム系回路の構成例を示す要部ブロック図である。
【図１０】図９におけるカラム系回路の詳細な構成例を示す回路図である。
【図１１】図１０におけるカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。
【図１２】図１におけるタイミング制御回路の要部ブロック構成の例を示す図である。
【図１３】図１２における要部ブロックの詳細な構成の例を示す図である。
【図１４】図１３におけるタイミング制御回路のタイミング・ダイアグラムの例を示す図である。
【図１５】本発明による実施の形態２の半導体装置において、図１０とは異なるカラム系回路の構成例を示す回路図である。
【図１６】図１５のカラム系回路における読み出し動作のタイミング・ダイアグラムの例を示す図である。
【図１７】図１におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。
【図１８】図１７における要部ブロックの詳細な構成の例を示す図である。
【図１９】本発明による実施の形態３の半導体装置において、図１０等とは異なるカラム系回路の構成例を示す回路図である。
【図２０】図１９のカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。
【図２１】本発明による実施の形態４の半導体装置において、図９とは異なるカラム系回路の構成例を示す要部ブロック図である。
【図２２】図２１におけるカラム系回路の詳細な構成の例を示す回路図である。
【図２３】図２２のカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。
【図２４】図１におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。
【図２５】図２４における要部ブロックの詳細な構成の例を示す図である。
【図２６】図２５におけるタイミング制御回路のタイミングチャートの例を示す図である。
【図２７】本発明による実施の形態５の半導体装置において、図９等とは異なるカラム系回路の構成例を示す要部ブロック図である。
【図２８】図２７におけるカラム系回路の詳細な構成例を示す回路図である。
【図２９】図２８のカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。
【図３０】図１におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。
【図３１】図３０における要部ブロックの詳細な構成の例を示す図である。
【図３２】本発明の実施の形態６の半導体装置において、それに含まれるカラム系回路のバースト読み出しの詳細な動作時間内訳の別の例を示す図である。
【図３３】本発明の実施の形態６の半導体装置において、図２１のカラム系回路を変形した構成例を示す要部ブロック図である。
【図３４】図１におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。
【符号の説明】
【０１２５】
ＡＣＣ  アレイコントロール回路
ＡＣＳＧ  アレイ制御信号群
ＡＣＴＶ  アクティブ・コマンド
ＡＤＤ  アドレス端子
ＡＤＤＢＦ  アドレスバッファ
ＡＸ  アレイ活性化信号
ＢＡＮＫ  メモリバンク
ＢＣＣＮＴ  バースト・サイクル・カウンタ
ＢＬ，ＢＬＴ，ＢＬＢ  ビット線
ＢＬＥＱ  ビット線イコライズ信号
ＢＲＤ  リード信号
ＢＲＷ  リード・ライト信号
ＢＴＳＧ  バースト動作制御信号群
ＣＡＰ  キャパシタ
ＣＡＳＢ  カラム・アドレス・ストローブ信号
ＣＣＬ  クロスカップル型ラッチアンプ
ＣＨＩＰ  ＤＤＲ  ＳＤＲＡＭチップ
ＣＩＶ  クロックド・インバータ回路
ＣＬＧＣ  制御論理回路
ＣＬＫ，ＣＬＫＢ  クロック
ＣＬＫＢＦ  クロックバッファ
ＣＬＫＧＥＮ  クロック発生回路
ＣＭＤＢＦ  コマンドバッファ
ＣＳＢ  チップセレクト信号
ＣＳＰ，ＣＳＮ  共通ソース線
ＣＳＷ  カラムスイッチ
ＣＴ  セル選択トランジスタ
Ｄ  データ線
ＤＡＭＰ  スタティック型差動増幅回路
ＤＥＭＵＸ  デマルチプレクサ
ＤＦＦ  Ｄフリップフロップ
ＤＩＥ  データ入力起動信号
ＤＩＥＳＧ  データ入力起動信号群
ＤＬＹ  遅延回路
ＤＯＥ  データ出力起動信号
ＤＯＥＳＧ  データ出力起動信号群
ＤＱ  データ端子
ＥＱＳＧ  イコライズ起動信号群
ＦＣＹＬ，ＮＣＹＬ  バースト・サイクル・フラグ信号
ＧＩＬ  ゲート入力型センスラッチ
ＧＩＯ  グローバル入出力線
ＧＷＤＶ  グローバル・ライト・ドライバ
ＧＷＤＶＥ  グローバル・ライト・ドライバ起動信号
ＩＡＤＤ  内部アドレス信号
ＩＣ  電流制御回路
ＩＣＬＫ  内部クロック
ＩＣＭＤ  内部制御信号群
ＩＮＢＦ  入力バッファ
ＩＶ  インバータ回路
ＬＩＯ  ローカル入出力線
ＬＩＯＥＱＢ  ローカル入出力線イコライズ信号
ＬＩＯＰＣＣ  ローカル入出力線プリチャージ回路
ＭＡ  メインアンプ
ＭＡＢＫ  メインアンプ群
ＭＡＥ  メインアンプ起動信号
ＭＡＭＰ  メインアンプ
ＭＡＴ  メモリマット
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
ＭＣＳＧ  メインアンプ制御信号群
ＭＩＣ  電流制御回路
ＭＩＯ  メイン入出力線
ＭＩＯＥＱ，ＭＩＯＥＱＢ  メイン入出力線イコライズ信号
ＭＩＯＰＣＣ  メイン入出力線プリチャージ回路
ＭＩＯＴＧ  メイン入出力線伝達ゲート
ＭＯＰＣＣ  センスノード・プリチャージ回路
ＭＵＸ  マルチプレクサ
Ｎ  ＮＭＯＳトランジスタ
ＮＤ  ＮＡＮＤ回路
ＮＲ  ＮＯＲ回路
ＯＵＴＢＦ  出力バッファ
Ｐ  ＰＭＯＳトランジスタ
ＰＡＥ  プリアンプ起動信号
ＰＡＭＰ  ゲート接地型プリアンプ
ＰＣＣ  プリチャージ回路
ＰＥＲＩ  周辺回路領域
ＰＭＡＢＫ  メインアンプ群
ＰＭＡＭＰ  メインアンプ
ＰＲＢ  プリチャージ起動信号
ＲＡＢＫ  レシーバアンプ群
ＲＡＤＤ  リフレッシュ・アドレス
ＲＡＥ  レシーバアンプ起動信号
ＲＡＭＰ  レシーバアンプ
ＲＡＳＢ  ロウ・アドレス・ストローブ信号
ＲＣＬＫ  参照クロック
ＲＣＮＴ  リフレッシュ・カウンタ
ＲＤ  リード起動信号
ＲＤＣ  読み出し回路
ＲＤＲＶ  読み出し駆動回路
ＲＥＦ  リフレッシュ信号
ＲＳＧ  リード起動信号群
ＲＷＥ  リード・ライト起動信号
ＳＡ  センスアンプ
ＳＡＡ  センスアンプアレイ
ＳＡＭＰ  サブアンプ
ＳＡＲＹ  サブアレイ
ＳＦ  ソースフォロア回路
ＳＨＲ  シェアード信号
ＳＭＡＢＫ  メインアンプ群
ＳＭＡＭＰ  メインアンプ
ＳＮＴ，ＳＮＢ  センスノード
ＳＷＤＡ  サブワード・ドライバ列
ＴＤ，ＴＲＤ  遅延時間
ＴＧＢ  伝達ゲート起動信号
ＴＧＰ  伝達ゲート対
ＴＭＣＴＬ  タイミング制御回路
ＶＢＢ  基板印加電圧
ＶＢＦ，ＶＢＮ  バイアス電圧
ＶＣＬ  周辺回路電圧
ＶＤＤ  電源電圧
ＶＤＬ  内部降圧電圧
ＶＤＬＲ  基準電圧
ＶＧＥＮ  内部電源発生回路
ＶＰＬ  プレート電極電圧
ＶＰＰ  内部昇圧電圧
ＶＳＳ  接地電圧
ＷＤ  ライト・ドライバ
ＷＤＡ  ライト・ドライバ列
ＷＤＶＥ  ライドドライバ起動信号
ＷＥＢ  ライトイネーブル信号
ＷＬ  ワード線
ＷＬＤ  ワード・ドライバ
ＷＬＤＡ  ワード・ドライバ列
ＷＳＧ  ワード信号群
ＸＣＳＧ  ロウ系回路制御信号群
ＸＤＥＣ  行デコーダ
ＸＰ  クロスポイント領域回路
ＸＲＤＣ  ロウ救済回路
ＸＰＤＥＣ  行プリデコーダ
ＸＳＧ  ロウ信号群
ＹＣＴＬ  カラム系読み出し信号制御回路
ＹＤＥＣ  列デコーダ
ＹＥＱ  カラム系イコライズ起動信号
ＹＭＡ  カラム系メインアンプ起動信号
ＹＭＡＣＴＬ  メインアンプ制御回路
ＹＰＤＥＣ  列プリデコーダ
ＹＲＤＣ  カラム救済回路
ＹＲＳＧ  カラム系リード起動信号
ＹＲＷ  カラム系リード・ライト起動信号
ＹＳ  カラム選択信号
ＹＳＣＴＬ  カラム選択制御回路
ＹＳＥ  カラム選択起動信号
ＹＳＧ，ＹＳＧ０  カラム信号群
ＹＳＧ１０，ＹＳＧ２０  カラム信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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