(57)【特許請求の範囲】
【請求項１】
第２導電型の半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体層表面に形成された第１導電型のディープウェルと、
前記半導体層表面に形成されるとともに前記ディープウェル中に形成された第２導電型の第１のベース領域と、
前記半導体層表面に形成されるとともに前記第１のベース領域中に形成された第１導電型のエミッタ領域と、
前記半導体層表面において前記第１のベース領域から離間して設けられた第１導電型のコレクタ引出領域と、
前記ディープウェル中に形成され、前記半導体層表面において前記第１のベース領域と前記コレクタ引出領域との間に前記第１のベース領域に接続して設けられ、前記第１のベース領域よりも不純物濃度が低く、前記第１のベース領域よりも深さが浅く形成された第２導電型の第２のベース領域と、
を含み、
前記第２のベース領域のうち前記第１のベース領域に接続していない部分は、前記ディープウェルに接しているバイポーラトランジスタを含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のベース領域は、前記コレクタ引出領域に、アバランシェブレークダウン電圧以下の所定の電圧が印加されたときに、前記ディープウェル中の前記第１導電型の不純物により完全に空乏化される半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記バイポーラトランジスタは、前記半導体層中の前記ディープウェル領域下方に形成され、前記ディープウェル領域よりも不純物濃度の高い第１導電型の埋込領域をさらに含み、当該埋込領域を介して電流が流れる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
図８に、従来のバイポーラトランジスタである半導体装置２００の構成を示す。
半導体装置２００は、ｐ−の半導体基板２０２およびｎ−のエピタキシャル層２０４により構成された半導体層２０６と、半導体基板２０２とエピタキシャル層２０４との間に設けられたｎ＋の不純物埋込層２０８と、不純物埋込層２０８に接続されるとともに半導体層２０６表面に設けられたｎ＋のシンカー２１０と、シンカー２１０により囲まれた領域において、半導体層２０６表面に形成されたｎ−のディープウェル２１２と、ディープウェル２１２中に形成されたｐのベース領域２１４と、ベース領域２１４中に形成されたｐ＋のベース引出領域２１８およびｎ＋のエミッタ領域２２０と、シンカー２１０中に形成されたｎ＋のコレクタ引出領域２２２と、を含む。
【０００３】
このようなバイポーラトランジスタにおいて、コレクタに電圧を印加し、コレクタの電圧がコレクタ−ベース間のアバランシェブレークダウン耐圧に達すると、バイポーラトランジスタはブレークダウンを起こし、コレクタ引出領域２２２から、半導体層２０６表面のディープウェル２１２およびベース領域２１４を介してベース引出領域２１８に電流が流れる（図中の破線（ＯＦＦ））。この電流が増加すると、ベース領域の抵抗成分により、エミッタ領域直下の電位が電流×抵抗成分分上昇する。この上昇した電位により、エミッタ−ベース間のジャンクションがオンし、ベースからエミッタに電流が流れるようになる。これにより、バイポーラトランジスタが動作し、コレクタ引出領域２２２から、シンカー２１０、不純物埋込層２０８、ディープウェル２１２、およびベース領域２１４を介してエミッタ領域２２０に電流が流れる（図中の破線（ＯＮ））。
【０００４】
特許文献１、特許文献２、及び特許文献３には、このような構成のバイポーラトランジスタが記載されている。
【特許文献１】特開２００３−２２４２５２号公報
【特許文献２】特開２００２−２６１６１号公報
【特許文献３】特開平２−１０２５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来の構造では、オフ耐圧をたとえば１００Ｖ超程度に高くすることが困難だった。なぜならば、エミッタ−コレクタ間のパンチスルーを防ぎ、オフ耐圧を高くするためにはベース領域２１４の濃度を高くする必要があるが、ベース領域２１４の濃度を高くするとアバランシェ耐圧が下がってしまうためである。また、従来の構造では、バイポーラトランジスタを長時間使用時に特性変動が起こるという問題もあった。この原因は、比較的基板表面に近いところでブレークダウンが生じるためと考えられる。
【課題を解決するための手段】
【０００６】
本発明によれば、
半導体層と、
前記半導体層表面に形成された第１導電型のディープウェルと、
前記半導体層表面に形成されるとともに前記ディープウェル中に形成された第２導電型の第１のベース領域と、
前記半導体層表面に形成されるとともに前記第１のベース領域中に形成された第１導電型のエミッタ領域と、
前記半導体層表面において前記第１のベース領域から離間して設けられた第１導電型のコレクタ引出領域と、
前記ディープウェル中に形成され、前記半導体層表面において前記第１のベース領域と前記コレクタ引出領域との間に前記第１のベース領域に接続して設けられ、前記第１のベース領域よりも不純物濃度が低く、前記第１のベース領域よりも深さが浅く形成された第２導電型の第２のベース領域と、
を含むバイポーラトランジスタを含む半導体装置が提供される。
【０００７】
このように、ベース領域を、不純物濃度の高い第１のベース領域とその周囲を囲む不純物濃度の低い第２のベース領域との二層構造とすることにより、第１のベース領域の不純物濃度をコレクタ−エミッタ間（ＣＥ間）のパンチスルーが生じないように高くしても、コレクタに所定の電圧が印加されたときには第２のベース領域が選択的に空乏化されるようにすることができ、ベース−コレクタ間（ＢＣ間）の耐圧を高くしてアバランシェ耐圧を高めることができ、耐圧を向上させることができる。また、第２のベース領域が第1のベース領域よりも深さが浅く形成されているので、コレクタに電圧を印加したときに、第２のベース領域が完全に空乏化されやすくなる。このため、ベース−コレクタ間のアバランシェ耐圧をさらに高くすることができる。
【発明の効果】
【０００８】
本発明によれば、バイポーラトランジスタを含む半導体装置において、耐圧を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
本実施の形態において、半導体装置は、ＥＳＤ保護用高耐圧バイポーラトランジスタである。以下の実施の形態において、第１導電型がＮ型、第２導電型がＰ型である場合を例として説明する。
【００１１】
図１および図２は、本実施の形態における半導体装置の構成を示す図である。図２は半導体装置１００の上面図、図１は、図２のＡ−Ａ'断面図である。
【００１２】
半導体装置１００は、第２導電型（ｐ−）の半導体基板１０２および半導体基板１０２上に形成された第１導電型（ｎ−）のエピタキシャル層１０４とにより構成された半導体層１０６を含む。半導体装置１００は、さらに、半導体層１０６表面に形成された、第１導電型（ｎ＋）のエミッタ領域１２０と、第２導電型（ｐ＋）のベース引出領域１１８と、第２導電型（ｐ）の第１のベース領域１１４および第２導電型（ｐ−）の第２のベース領域１１６と、第１導電型（ｎ−）のディープウェル１１２と、第１のベース領域１１４から離間して設けられるとともにディープウェル１１２よりも不純物濃度の高い第１導電型（ｎ＋）のコレクタ引出領域１２２とを含む。
【００１３】
半導体装置１００は、さらに、ディープウェル１１２下方の半導体基板１０２とエピタキシャル層１０４との間に形成され、ディープウェル１１２よりも不純物濃度の高い第１導電型（ｎ＋）の不純物埋込層１０８と、コレクタ引出領域１２２の周囲に形成され、ディープウェル１１２よりも不純物濃度の高い第１導電型（ｎ＋）のシンカー１１０と、半導体層１０６上に形成され、第１のベース領域１１４とコレクタ引出領域１２２とを分離する素子分離絶縁膜１２４を含む。
【００１４】
本実施の形態において、第２のベース領域１１６は、ディープウェル１１２中の半導体層１０６表面において第１のベース領域１１４とコレクタ引出領域１２２との間に第１のベース領域１１４に接続して設けられる。第２のベース領域１１６は、第１のベース領域１１４よりも不純物濃度が低くなるように形成される。なお、ベース引出領域１１８およびエミッタ領域１２０は第１のベース領域１１４中に形成されるため、第２のベース領域１１６は、素子分離絶縁膜１２４の下方に形成することができる。さらに、本実施の形態において、第２のベース領域１１６の深さは第１のベース領域１１４の深さよりも浅くすることができる。
【００１５】
第２のベース領域１１６は、第１のベース領域１１４よりも空乏化されやすくなっておればよく、第２のベース領域１１６の濃度、深さおよび幅は、必要なアバランシェブレークダウン耐圧を達成できるように設計される。すなわち、第２のベース領域１１６は、コレクタ引出領域１２２にバイポーラトランジスタのアバランシェブレークダウン電圧以下の所定の電圧が印加されたときにディープウェル１１２中の第１導電型の不純物により完全に空乏化されるように構成される。たとえば、第２のベース領域１１６の横方向の幅Ｄ２は、約３〜８μｍとすることができる。
【００１６】
一方、第１のベース領域１１４の濃度は、Ｃ−Ｅ間のパンチスルーを防げるように設計される。なお、第１のベース領域１１４の幅Ｄ１は、約３〜８μｍとすることができる。
【００１７】
次に、本実施の形態における半導体装置１００の動作を説明する。
まず、コレクタ（コレクタ引出領域１２２）に電圧を印加すると、第２のベース領域１１６の下方および側方から空乏化が進行し、比較的低い電圧で第２のベース領域１１６が完全に空乏化される。たとえば、第２のベース領域１１６の濃度を３×１０１６ｃｍ−３ 、第２のベース領域１１６の深さを１μｍ、ディープウェル１１２の濃度を３×１０１６ｃｍ−３とすると、以下の式から、約４５Ｖ程度で第２のベース領域１１６が完全に空乏化される。
【００１８】
Ｗ＝｛２×ε０×εｒ×（Ｖ０−Ｖ）×（１／Ｎａ＋１／Ｎｄ）／ｑ｝１／２
Ｖ０＝（ｋ×Ｔ／ｑ）×ｌｎ（Ｎａ×Ｎｄ／ｎｉ２）
Ｗ：空乏層幅
ε０：真空中の誘電率
εｒ：シリコンの比誘電率
Ｖ０：０バイアス時のｐｎ接触電位差
Ｖ：印加電圧
Ｎａ：ｐ型不純物濃度
Ｎｄ：ｎ型不純物濃度
ｑ：電子の電荷量
ｋ：ボルツマン定数
Ｔ：温度
ｎｉ：真性キャリア密度
【００１９】
ディープウェル１１２の不純物濃度は、半導体層１０６表面付近で内部よりも高くなっている。そのため、Ｂ−Ｃ間のアバランシェブレークダウン耐圧は、半導体層１０６表面付近でのＰ−Ｎ接合部分で決定される。従って、半導体層１０６表面の第１のベース領域１１４の周囲に第１のベース領域１１４よりも濃度が薄い第２のベース領域１１６を設けることにより、空乏層を半導体層１０６表面に形成することができ、Ｂ−Ｃ間のアバランシェブレークダウン耐圧を高くすることができる。また、第２のベース領域１１６が第1のベース領域１１４よりも深さが浅く形成されている場合、コレクタに電圧を印加したときに、第２のベース領域１１６が完全に空乏化されやすくなる。このため、Ｂ−Ｃ間のアバランシェ耐圧をさらに高くすることができる。
【００２０】
コレクタに印加される電圧がコレクタ−ベース間のアバランシェブレークダウン耐圧に達すると、ブレークダウンが生じる。このときに、図１に示すように、コレクタ引出領域１２２−ベース引出領域１１８間の電流は、半導体層１０６表面ではなくシンカー１１０、不純物埋込層１０８およびディープウェル１１２を介して流れるようになる（図中の破線（ＯＦＦ））。
【００２１】
さらに電流が増加すると、第１のベース領域１１４の抵抗成分により、エミッタ領域１２０直下の電位が電流×抵抗成分分上昇する。この電位により、エミッタ−ベース間のジャンクションがオンし、ベース引出領域１１８からエミッタ領域１２０に電流が流れるようになる。これにより、バイポーラトランジスタが動作し、コレクタ引出領域１２２から、シンカー１１０、不純物埋込層１０８、ディープウェル１１２、および第１のベース領域１１４を介してエミッタ領域１２０に電流が流れるようになる（図中の破線（ＯＮ）。
【００２２】
本実施の形態における半導体装置１００によれば、コレクタに電圧を印加したときに、第２のベース領域１１６が完全空乏化するため、Ｂ−Ｃ間のアバランシェブレークダウン耐圧を高くすることができるとともに、第１のベース領域１１４の濃度は高く保つことができるのでＣ−Ｅ間のパンチスルーを防ぐことができ、１００Ｖを超える高いオフ耐圧を得ることができる。また、Ｂ−Ｃ間のアバランシェブレークダウン耐圧は、第２のベース領域１１６の横方向の幅で決定することができるので、レイアウト調整のみでオフ耐圧の調整を行うことができる。さらに、アバランシェブレークダウンが、半導体層１０６表面ではなく内部でおこるため、バイポーラトランジスタを長時間動作時でも、特性変動が起こりにくいようにすることができる。
【００２３】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図３から図５は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
【００２４】
まず、Ｐ型の半導体基板１０２上に所定の領域を開口した第１の保護膜１３０を形成し、第１の保護膜１３０をマスクとして、半導体基板１０２にＡｓを注入して、第１の不純物注入領域１０８ａを形成する（図３（ａ））。ここで、所定の領域は、ディープウェル１１２およびシンカー１１０が形成される領域全面（ＢＪＴ領域）とすることができる。Ａｓの注入条件は、たとえば５０〜１００ｋｅＶ、５×１０１３〜５×１０１５（５ｅ１３〜５ｅ１５）ｃｍ−２とすることができる。第１の保護膜１３０は、たとえばシリコン酸化膜とすることができる。この後、第１の保護膜１３０を除去する。
【００２５】
つづいて、約１１００℃程度の熱を加え、半導体基板１０２上にＮ型のエピタキシャル層１０４（たとえば膜厚５〜１０μｍ）を形成する。ここで、エピタキシャル層１０４中のＮ型不純物イオンの濃度は、たとえば１×１０１５〜１×１０１６（１ｅ１５〜１ｅ１６）ｃｍ−２となるようにすることができる。これにより、半導体層１０６が形成される（図３（ｂ））。
【００２６】
このときかかる熱により、このエピタキシャル層１０４の成長と同時に、第１の不純物注入領域１０８ａ中のＡｓ拡散し、半導体基板１０２とエピタキシャル層１０４との間に不純物埋込層１０８が形成される。
【００２７】
次いで、半導体層１０６の表面に素子分離絶縁膜１２４（ＬＯＣＯＳ）を選択的に形成する。その後、所定パターンのマスクを用いて、Ｎ型の不純物を注入してシンカー１１０を形成する（図４（ａ））。シンカー１１０は、Ｐを注入することにより形成することができ、Ｐの注入条件は、たとえば５０〜１００ｋｅＶ、５×１０１３〜５×１０１５（５ｅ１３〜５ｅ１５）ｃｍ−２とすることができる。この後、１０００℃を超える熱処理を約１〜３時間程度行い、不純物を拡散させて、シンカー１１０と不純物埋込層１０８とを接続させる。
【００２８】
つづいて、所定パターンの開口部を有する第２の保護膜１３２を用いて、半導体層１０６表面にＰ型の不純物を注入して、第１のベース領域１１４（深さ約１．０〜１．５μｍ）を形成する（図４（ｂ））。第１のベース領域１１４は、ボロンを注入することにより形成することができる。第１のベース領域１１４の不純物濃度は、たとえば１×１０１７〜５×１０１７（１ｅ１７〜５ｅ１７）ｃｍ−３となるようにすることができる。
【００２９】
その後、第２の保護膜１３２よりも幅が広い開口部を有する第３の保護膜１３４を用いて、エピタキシャル層１０４表面にＰ型の不純物を注入して、第２のベース領域１１６（約０．４〜０．８μｍを形成する（図５（ａ））。第２のベース領域１１６は、ボロンを注入することにより形成することができる。第２のベース領域１１６の不純物濃度は、たとえば１×１０１６〜１×１０１７（１ｅ１６〜５ｅ１６）ｃｍ−３となるようにすることができる。このとき、第１のベース領域１１４上にもボロンが打ち込まれるため、第１のベース領域１１４中の不純物濃度は、図４（ｂ）に示した注入工程および図５（ａ）に示した注入工程で注入される不純物イオンの濃度を反映した濃度となる。また、第３の保護膜１３４の開口幅は、第２の保護膜１３２の開口幅に応じて、形成される第２のベース領域１１６の幅（図２のＤ２）が所望のブレークダウン耐圧を達成できる幅となるように設定される。
【００３０】
この後、所定パターンのマスクを用いて、半導体層１０６表面にＮ型の不純物を注入して、第１のベース領域１１４およびシンカー１１０中にそれぞれエミッタ領域１２０およびコレクタ引出領域１２２を形成する。また、所定パターンのマスクを用いて、半導体層１０６表面にＰ型の不純物を注入して、第１のベース領域１１４中にベース引出領域１１８を形成する（図５（ｂ））。これにより、図１に示したのと同様の構成の半導体装置１００が得られる。
【００３１】
図６は、図１に示した本実施の形態における半導体装置１００と、図８に示した従来の半導体装置２００とにおける電位分布状態を示す図である。ここでは、不純物イオンの分布（図の上段）、ブレークダウン時のインパクトイオン化発生レート分布（図の下段）、および電位分布（図の中段）を示す。ここで、半導体装置２００については、ベース領域２１４の不純物濃度を半導体装置１００の第１のベース領域１１４と略同じとした場合（ベース領域の濃度：中）と、ベース領域２１４の不純物濃度を半導体装置１００の第２のベース領域１１６と略同じとした場合（ベース領域の濃度：小）とした場合についてシミュレーションした。
【００３２】
不純物イオンの分布図からわかるように、半導体装置１００においては、第１のベース領域１１４の周囲に、第１のベース領域１１４よりも不純物濃度が低い第２のベース領域１１６が設けられている。また、電位分布から、左側に示した半導体装置１００においては、第２のベース領域１１６部分に等電位線が均等に広がっており 、空乏化していることがわかる。
【００３３】
またインパクトイオン化発生レート分布図から、半導体装置１００においては、基板内部でアバランシェブレークダウンが生じていることがわかる。一方、半導体装置２００においては、ベース領域２１４の濃度が中の場合は、ベース領域２１４のコレクタ引出領域２２２側端部の基板表面部分でアバランシェブレークダウンが生じている。半導体装置２００のベース領域２１４中の濃度が小の場合は、エミッタ領域２２０直下の領域でパンチスルーが生じている。
【００３４】
また、半導体装置２００においては、ベース領域２１４の濃度が中の場合５５Ｖ程度、小の場合２９Ｖ程度だったが、半導体装置１００においては、耐圧を１１４Ｖまで高めることができた。
【００３５】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３６】
以上の例では、半導体基板１０２上にＮ型のエピタキシャル層１０４を形成する例を示した。しかし、他の例として、半導体基板１０２上にＰ型のエピタキシャル層を形成し、後にＮ型不純物イオンをイオン注入することにより、ディープウェル１１２を形成することもできる。
【００３７】
図７は、半導体層１０６に、図１に示したバイポーラトランジスタと、ＭＯＳトランジスタ１５０とが形成された構成を示す図である。
ＭＯＳトランジスタ１５０は、半導体層１０６表面に形成されたソース領域１５２およびドレイン領域１５４と、ソース領域１５２周囲に形成された第１のチャネル領域１５６と、ドレイン領域１５４周囲に形成され、第１のチャネル領域１５６よりも不純物濃度が低い第２のチャネル領域１５８と、ソース領域１５２とドレイン領域１５４との間の領域において半導体層１０６上に形成されたゲート電極１６０とを含む。ＭＯＳトランジスタ１５０は、高い耐圧と低いオン抵抗を達成するためにＰＮ接合の空乏化を利用する、いわゆるＲＥＳＵＲＦ構造を有する。
【００３８】
ＭＯＳトランジスタ１５０の下方には、不純物埋込層１０８と同様の埋込層が形成される。また、第２のチャネル領域１５８下方のディープウェル領域（Deep NW(n-)）は、ディープウェル１１２と同様に形成される。このような構成にすれば、ＭＯＳトランジスタ１５０の第２のチャネル領域１５８を完全空乏化するのと同じ条件で第２のベース領域１１６を完全空乏化することができる。そのため、第２のチャネル領域１５８と第２のベース領域１１６とを共用化して同時にすることができる。ＲＥＳＵＲＦ構造を有するＭＯＳトランジスタと混載する場合、新たな工程を追加することなく、第２のベース領域１１６を形成することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す上面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】図１に示した本実施の形態における半導体装置と、図８に示した従来の半導体装置とにおける電位分布状態を示す図である。
【図７】半導体層に、図１に示したバイポーラトランジスタと、ＭＯＳトランジスタとが形成された構成を示す図である。
【図８】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００４０】
１００ 半導体装置
１０２ 半導体基板
１０４ エピタキシャル層
１０６ 半導体層
１０８ａ 不純物注入領域
１０８ 不純物埋込層
１１０ シンカー
１１２ ディープウェル
１１４ 第１のベース領域
１１６ 第２のベース領域
１１８ ベース引出領域
１２０ エミッタ領域
１２２ コレクタ引出領域
１２４ 素子分離絶縁膜
１３０ 第１の保護膜
１３２ 第２の保護膜
１３４ 第３の保護膜
１５０ トランジスタ
１５２ ソース領域
１５４ ドレイン領域
１５６ 第１のチャネル領域
１５８ 第２のチャネル領域
１６０ ゲート電極
２００ 半導体装置
２０２ 半導体基板
２０４ エピタキシャル層
２０６ 半導体層
２０８ 不純物埋込層
２１０ シンカー
２１２ ディープウェル
２１４ ベース領域
２１８ ベース引出領域
２２０ エミッタ領域
２２２ コレクタ引出領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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