(57)【特許請求の範囲】
【請求項１】
マルチレベルセルメモリから読み取られたデータにおける系統誤差についての誤差訂正のための装置であって、
（ｉ）校正データを該マルチレベルセルメモリから読み取り、
（ｉｉ）読み取られた該校正データを正しい校正データと比較し、
（ｉｉｉ）該比較に基づいて該読み取られた校正データにおける系統誤差を検出し、
（ｉｖ）該系統誤差についてドリフトを特定する
ように構成されたエラープロセッサ、及び
該エラープロセッサに結合されたエラー訂正制御回路であって、１以上のフィードバック信号に基づく該ドリフトの補正のために、特定された該ドリフトに基づいて該１以上のフィードバック信号を生成する、エラー訂正制御回路
を備え、
前記マルチレベルセルメモリが、複数のマルチレベルセルを有するメモリアレイ、マルチプレクサ、及び該メモリアレイと該マルチプレクサの間に結合された複数のセンス増幅器を含み、
前記エラープロセッサが、前記校正データを読み取るためにマルチプレクサに結合され、
前記エラー訂正制御回路が該メモリアレイ、該複数のセンス増幅器及び該マルチプレクサのうちの少なくとも１つに結合される、装置。
【請求項２】
請求項１の装置において、
前記マルチレベルセルメモリが、データのストリームを有し、
校正データが、前記データのストリームを校正するために前記データのストリームの中に添付された又は挿入された追加のデータ値である
ことを特徴とする装置。
【請求項３】
請求項１又は２の装置において、前記１以上のフィードバック信号がマルチプレクサフィードバック信号からなり、前記エラー訂正制御回路が該マルチプレクサフィードバック信号を前記マルチプレクサに印加して該マルチプレクサの出力信号ドリフトを補正するように構成された、装置。
【請求項４】
請求項１又は２の装置において、前記１以上のフィードバック信号がセンス増幅器フィードバック信号からなり、前記エラー訂正制御回路が該センス増幅器フィードバック信号を前記複数のセンス増幅器の少なくとも１つに印加して該センス増幅器の出力信号ドリフトを補正するように構成された装置。
【請求項５】
請求項１又は２の装置において、前記１以上のフィードバック信号がマルチレベルセルドライバフィードバック信号からなり、前記エラー訂正制御回路が該マルチレベルセルドライバフィードバック信号を該マルチレベルセルメモリの行ドライバに印加するよう構成された装置。
【請求項６】
請求項１又は２の装置において、前記１以上のフィードバック信号が、
ｉ）前記エラー訂正制御回路が前記マルチプレクサに印加するように構成され、該マルチプレクサの出力信号ドリフトを補正するための、マルチプレクサフィードバック信号と、
ｉｉ）前記エラー訂正制御回路が前記複数のセンス増幅器の少なくとも１つに印加するように構成され、該センス増幅器の出力信号ドリフトを補正するための、センス増幅器フィードバック信号と、
ｉｉｉ）前記エラー訂正制御回路が前記マルチレベルセルメモリの行ドライバに印加するように構成された、マルチレベルセルドライバフィードバック信号と、
の内の２つ以上を含む、装置。
【請求項７】
請求項１又は２の装置において、前記マルチプレクサがアナログマルチプレクサであり、前記複数のセンス増幅器の各々が、前記複数のＭＬＣの対応する１つのマルチレベルセルのビット値に対応する電荷レベルを表すアナログ出力値を生成する、装置。
【請求項８】
請求項１又は２の装置において、前記マルチプレクサがデジタルマルチプレクサであり、前記複数のセンス増幅器の各々が、Ｎを１より大きい整数として、前記複数のマルチレベルセルの対応する１つのＭＬＣのＮビット値に対応する電荷レベルを表すデジタル出力値を生成する、装置。
【請求項９】
マルチレベルセルメモリから読み取られたデータにおける系統誤差について誤差訂正する方法であって、
該マルチレベルセルメモリから校正データを読み取るステップ、
読み取られた該校正データを正しい校正データと比較するステップ、
該比較に基づいて該読み取られた校正データにおける系統誤差を検出するステップ、
該系統誤差についてドリフトを特定するステップ、
特定された該ドリフトに基づいて１以上のフィードバック信号を生成するステップ、及び
該１以上のフィードバック信号に基づいて該ドリフトを補正するステップ
を備え、
前記系統誤差を検出するステップは、センス増幅器出力ドリフト及び出力信号ドリフトの少なくとも一方を検出し、
前記１以上のフィードバック信号を生成するステップは、
（Ｉ）マルチプレクサフィードバック信号を生成し、前記ドリフトを補正するステップが、該マルチプレクサフィードバック信号をマルチプレクサに印加するステップ及び該マルチプレクサの出力信号ドリフトを補正するステップを備える、
又は、
（ＩＩ）センス増幅器フィードバック信号を生成し、前記ドリフトを補正するステップが、該センス増幅器フィードバック信号を複数のセンス増幅器のうちの少なくとも１つに印加するステップ及び該センス増幅器のセンス増幅器出力ドリフトを補正するステップを備える、
方法。
【請求項１０】
請求項９の方法であって、さらに、
前記マルチレベルセルメモリ内の記憶データのセクタを読み取るステップ、及び
前記記憶データのセクタのビットの断片に誤差訂正を適用するステップ
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ回路に関し、特に、フラッシュメモリデバイスにおける誤差訂正に関する。
【背景技術】
【０００２】
ＵＳＢポート大量記憶フラッシュデバイス、ＳＤカード、ＸＤカード及びコンパクトフラッシュ（登録商標）カードのような高密度フラッシュメモリは一般に、ＢＣＨ（Ｂｏｓｅ、Ｒａｙ−Ｃｈａｕｄｈｕｒｉ、Ｈｏｃｑｕｅｎｈｅｍ）及びリードソロモン誤差訂正符号のような高度化したエラー防止／訂正データ処理を用いて、フラッシュメモリ内から読み出された不良又は誤ったビットを訂正する。高密度フラッシュメモリは通常、約８Ｇバイトの最大容量に制限されている。高密度フラッシュ技術の進化によって、より多くのチップ当たりのメモリセル、２より多いバイナリビットの情報を記憶するメモリセル、及びより洗練された誤差訂正技術がもたらされる。
【０００３】
シングルレベルメモリ記憶セル（ＳＬＣ）は、２レベルの蓄積電荷の１つとして表されるシングルバイナリビットの情報を含む。データがフラッシュメモリから読み出されるとき、フラッシュメモリセル内に蓄積された電荷量がセンス増幅器によって検出される。センス増幅器は通常、検出電荷レベルに基づいてデジタル出力値を生成するが、センス増幅器によってはアナログ出力値を生成し得る。図１Ａはメモリアレイ１０１及びセンス増幅器１０２を有する従来技術のＳＬＣフラッシュメモリ１００を示す。ＳＬＣフラッシュメモリ１００は、アドレスされて読み取られるとデジタル出力値を生成する。メモリアレイ１０１は、特定の行ドライバ（不図示）によってアドレスされたＳＬＣフラッシュセル１０３を備える。センス増幅部１０２は（ｉ）特定のＳＬＣに蓄積された電荷を検知するセンス増幅器１０４、及び（ii）センス増幅器１０４の対応する１つの出力及び固有の列アドレスに基づいて特定のバイナリビット値を供給する列検出器１０５（即ち、デジタルマルチプレクサ）を含む。
【０００４】
フラッシュメモリはシングルバイナリビット（２レベルの電荷蓄積）を含むＳＬＣから、複数のビットの情報を含むマルチレベルセル（ＭＬＣ）へと進化した。現在では、ＭＬＣに対する共通の実装は２バイナリビットの情報を含み、４つの利用可能な独立した電荷レベルの１つとして表される各ビットペアがセル内に記憶される。
【０００５】
ＭＬＣのデータ状態を検出するための多数の技術が存在する。４つの独立レベルの１つにおける２ビットのデータを記憶することができるＭＬＣに関する１つの技術は、各々がセル内の４つの可能な電荷レベルのうちの２つを区分することができる複数のセンス増幅器を使用することである。図１Ａに示すＳＬＣフラッシュメモリを用いて単一のセンス増幅器が各列に対応付けられるようにする代わりに、図１Ｂの従来技術のＭＬＣフラッシュメモリ１１０で示すように、幾つかのセンス増幅器がＭＬＣフラッシュメモリの各列に対応付けられる。
【０００６】
ＭＬＣフラッシュメモリ１１０はＭＬＣメモリアレイ１１１、並びに複数のセンス増幅器（ＭＳＡ）１１４及び列復号器１１５を有するセンス増幅部１１２を備える。表１は、列復号器１１５によって復号されるときに、ＭＳＡ当たり３個のセンス増幅器を用いて出力２ビットデータ符号（００、０１、１０、１１）を生成する２つの例示の方法を示す。
【０００７】
【表１】
0005399403.tif 000002
【０００８】
ＭＬＣフラッシュメモリのための他の技術は、時間的シーケンスにおいて３個の異なるペアのレベルを区分する１つのセンス増幅器（シーケンシャルセンス増幅器）を使用することである。シーケンシャルセンス増幅器を用いることによって一般に、例えば、集積回路（ＩＣ）実装の面積が複数センス増幅器のアプローチよりも小さくなる。しかし、センシングが反復的であるため、シーケンシャルセンス増幅器の使用によってレベル検出に長い期間がかかる。従来技術のシーケンシャルセンス増幅器ＭＬＣフラッシュメモリ１２０を図１Ｃに示す。シーケンシャルセンス増幅器ＭＬＣフラッシュメモリ１２０はＭＬＣ１２３を有するＭＬＣメモリセルアレイ１２１、シーケンシャルセンス増幅器（ＳＳＡ）１２４を有するセンス増幅器部１２２、列復号器１２５、及び制御ロジック１２６を含む。ＳＳＡ１２４はＭＬＣ１２３内の異なる電荷レベルのシーケンシャルな区分のために設計され、制御ロジック１２６はセンス増幅器の時間的シーケンス処理を制御する。
【０００９】
フラッシュメモリセルは以下のようにフラッシュセル内の電荷を蓄積することによってデータを記憶する。書込み動作中に、電子がセル内の電荷蓄積構造に注入されるか、そこから引き出される。セルは、蓄積された電荷に比例した閾電圧を有するＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）型のトランジスタで主に実装される。ＭＯＳＦＥＴがＮチャネルトランジスタの場合、負の蓄積電荷量が多いほど閾電圧は高くなる。ＭＯＳＦＥＴがＰチャネルトランジスタの場合、負の蓄積電荷量が多いほど閾電圧は低くなる。ＭＬＣセルでは、２Ｎの電荷蓄積レベル（ＣＳＬ）がある。なお、Ｎはセル内に記憶されるビット数である（例えば、Ｎ＝２の場合はＣＳＬ＝４、Ｎ＝４の場合はＣＳＬ＝１６）。フラッシュセル内の２つの一般的なタイプの電荷蓄積構造が市販製品となっている。最も一般的なものはフローティング・ポリシリコンゲート構造である。電荷は、誘電体材料に全体を囲まれた導電ポリシリコンゲートに蓄積される。あまり一般的でない電荷蓄積構造は、電荷が非導電性の誘電体構造内に保持された酸化物−窒化物−酸化物（ＯＮＯ）ゲート誘電体構造である。
【００１０】
いずれの場合でも、電荷蓄積構造を囲む誘電体は理想的には、電荷が電荷蓄積構造からリークし、又はそこに電荷がリークするのを防止する。しかし、現実には構造の物理的及び電気的特性に依存する速度で電荷はリークする。高品質のフラッシュメモリセルを得るために、電荷の喪失又は取得の速度は非常に低くあるべきである（例えば、年単位で測定できる程度）。セルの電荷蓄積構造から又はそこへリークする電荷を意味するために、ここでは用語「電荷ドリフト」が用いられる。電荷がセルの電荷蓄積構造から又はそこへリークするにつれてセル閾電圧は徐々にドリフトして高く又は低くなっていく。この電荷ドリフトに関連する閾電圧の変化を示すために、ここでは用語「閾値ドリフト」が用いられる。
【発明の概要】
【課題を解決するための手段】
【００１１】
一実施例では、本発明は、ＭＬＣメモリから校正データを読み取り、読み取られた校正データを正しい校正データと比較することによって、マルチレベルセル（ＭＬＣ）メモリから読み取られたデータにおける系統誤差の誤差訂正を可能とする。系統誤差は比較に基づいて読み取られた校正データにおいて検出され、系統誤差についてドリフトが特定される。ドリフトを補正するために、特定されたドリフトに基づいて１以上のフィードバック信号が生成される。
【００１２】
本発明の他の側面、特徴及び有利な効果が以降の詳細な説明、特許請求の範囲、及び同様の参照符号が類似又は同一の要素を特定する添付図面からより完全に明らかとなる。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは従来技術のシングルレベルメモリ記憶セル（ＳＬＣ）フラッシュメモリを示す。
【図１Ｂ】図１Ｂは従来技術のマルチレベルメモリ記憶セル（ＭＬＣ）フラッシュメモリを示す。
【図１Ｃ】図１Ｃは従来技術のシーケンシャルセンス増幅器ＭＬＣフラッシュメモリを示す。
【図２】図２は本発明の実施例を採用するマルチレベルフラッシュメモリコアを示す。
【図３】図３は図２のマルチレベルフラッシュメモリコアによって採用されるエラー防止の例示の方法を示す。
【発明を実施するための形態】
【００１４】
本発明の実施例によると、マルチレベルフラッシュメモリは、マルチレベルフラッシュメモリを読み取るときに系統誤差の誤差訂正を採用し、誤差訂正は（ｉ）各系統誤差の検出、（ii）メモリ内の回路の系統誤差のフィードバック、及び（iii）マルチレベルフラッシュメモリの出力信号における系統誤差の訂正を行わせるためのその回路内での後続の調整を含む。図２は本発明の実施例を採用するマルチレベルフラッシュメモリ２００を示す。図２に記載の実施例について、アナログ出力を有するフラッシュメモリ構造（例えば、アナログマルチプレクサ出力）が示されるが、本発明はそのようには限定されず、例えば、図１Ｂ及び１Ｃ（例えば、デジタルマルチプレクサ出力）に関して記載されるもののような種々のフラッシュメモリ構造に適用され得る。
【００１５】
マルチレベルフラッシュメモリ２００はマルチレベルセル（ＭＬＣ）２０３で構成されるメモリアレイ２０１、及びシングルセンス増幅器（ＳＳＡ）２０４を有するセンス増幅部２０２を備え、ＳＳＡ２０４の各々はＭＬＣフラッシュメモリセルの列に関連付けられる。ＳＳＡ２０４の各々は、読み取られるＭＬＣ２０３の対応するものの中で電荷レベルに比例するアナログ出力値を生成する。アナログ出力は、時間的シーケンスにおいてアナログマルチプレクサ２０５によって合成されてＭＬＣフラッシュセル２０３群に書き込まれるマルチレベルデータを表す連続アナログ波形を生成する一連のセンス増幅器出力値を形成する。行ドライバブロック２０６は、データが書き込まれ又は読み取られるときにＭＬＣ２０３の行を電気的に駆動するために採用される行ドライバを、メモリアレイ２０１に対して備える。
【００１６】
本発明の実施例によると、マルチレベルフラッシュメモリ２００はまた、エラー訂正制御回路（ＥＣＣＣ）及びエラープロセッサ２０８を備える。ＥＣＣＣ２０７及びエラープロセッサ２０８の動作が以下に記載される。
【００１７】
ＭＬＣセルでは、電荷の比較的小さいリーク及び関連する閾値の変化によって、デジタル出力のメモリ（例えば、図１Ｂ及び１Ｃに示すメモリ）における或る２進値から隣接又は付近の２進値へのセンス増幅器出力のドリフトが生ずる。アナログ出力のメモリ（例えば、図２に示すメモリ）では、電荷の比較的小さいリーク及び関連する閾値の変化によってアナログ出力電圧のドリフトが生ずる。用語「センス増幅器出力ドリフト」は、ここでは、関連の電荷／閾値のドリフトからもたらされるセンス増幅器からのデジタル又はアナログ出力値の変化を示すために用いられる。センス増幅器出力ドリフトはデジタル列マルチプレクサ（図１Ｂ及び１Ｃ）デジタル出力値及び／又はアナログマルチプレクサ（図２）アナログ出力値に反映される。ここで用いる用語「出力信号ドリフト」は、対応のデジタル又はアナログマルチプレクサからのデジタル又はアナログ出力信号ドリフトを包含する。
【００１８】
大量記憶型デバイスについて、データ又はセクタの比較的長いストリームは一時に記憶される。セル間の差を無視すると、データの１セクタを記憶するセルはほとんど同じ速度での電荷リーク又は減衰を呈することになる。電荷リークによって、セクタ全体についてのデジタル又はアナログ出力信号における系統誤差出力信号ドリフトがもたらされる。各セルは実質的に同じ方向で同じ量だけ電荷ドリフトを呈するが、電荷ドリフトのわずかな差はセルに記憶されたデータに依存して存在する。
【００１９】
本発明の実施例によると、系統誤差が検出される。系統誤差は、１以上のデータセクタのようなデータの連続ストリームを含むセルからの長い一連の読取りデータで発生する。このデータのストリームにおける値は通常、ほぼ同じ時間でデータの連続ストリームとして書き込まれる。書き込まれるときに、信号を校正するために採用される追加のデータ値がデータのストリームに添付又は挿入される。追加のデータ値は、ここでは校正データ又は校正ビットとして称される。
【００２０】
図２に戻ると、データのストリームがマルチレベルフラッシュメモリ２００から読み取られると、エラープロセッサ２０８は、メモリから読み取られるデータにおける校正データの存在を知得している。結果として、エラープロセッサ２０８はマルチレベルフラッシュメモリ２００から読み取られる校正データを検出し、期待される（正しい）校正データと比較する。エラープロセッサ２０８は、当初書き込まれた正しい校正データからの読取り校正データの偏差によって系統出力信号ドリフトを検出する。エラープロセッサ２０８は系統出力信号ドリフトをＥＣＣＣ２０７に転送する。
【００２１】
ＥＣＣＣ２０７は、マルチレベルフラッシュメモリ２００内の１以上の調整可能な回路に通常印加される信号を生成して系統誤差を訂正する。例えば、系統アナログ出力信号ドリフトを減殺するために、アナログマルチプレクサ２０５にバイアス電圧をその出力信号に付加させるフィードバック信号がアナログマルチプレクサ２０５に印加されてもよい。或いは、系統アナログセンス増幅器出力ドリフトを減殺するために、フィードバック信号はＳＳＡ２０４に印加されてもよい。或いは、ＭＬＣ２０３の各々を読み取る時の列電圧上の系統変化にセンス増幅器出力ドリフト及び／又は出力信号ドリフトを補償させるように行ドライバ回路からの行電圧を調整（例えば、上昇）するために、フィードバック信号が行ドライバブロック２０６に印加されてもよい。これらのフィードバック信号の１以上の選択肢が単独又は組合せにおいて採用され得る。補正は、シーケンシャルデータを含むセル群に当初書き込まれたデータを正確に反映するようアナログマルチプレクサ２０５からの出力信号を調整する。
【００２２】
本発明の実施例は複数のセンス増幅器、シーケンシャルセンシングのセンス増幅器、及び／又は出力信号を供給するデジタルマルチプレクサを有するシステムに対して採用されるときに、同様のタイプのフィードバック信号が生成される。例えば、デジタルマルチプレクサに印加されるフィードバック信号は合成出力信号ドリフトを減殺するために単にその出力信号を調整し、複数センス増幅器（ＭＳＡ）（又はシーケンシャルセンシングのセンス増幅器）に付加されるフィードバック信号はＭＳＡの各々の合成アナログセンス増幅器出力ドリフトを減殺するように供給される。
【００２３】
図３は図２のマルチレベルフラッシュメモリコアに採用されるエラー防止の例示の方法を示す。ステップ３０１において、校正データがメモリから読み取られ、ステップ３０２において、読み取られた校正データが正しい校正データと比較される。ステップ３０３において方法は、読み取られた校正データにおける系統誤差を検出し、ステップ３０４において、系統誤差に対するドリフトが特定される。ステップ３０５において、特定されたドリフトに基づいて１以上のフィードバック信号が生成され、ステップ３０６において、マルチレベルフラッシュメモリ内の回路の動作がドリフトを補正するために調整される。
【００２４】
何らかの特定のシーケンシャルデータ群を読み取ることの開始直後にドリフトを補正するのが望ましいので、通常は校正データが第１の読取りデータとなる。他の周知の誤差訂正技術が、調整が行われる前に誤差を訂正する技術との関連で採用され得る。更なるタイプのデータが存在し、方法は本発明の誤差訂正技術との組合せにおいてこれらの追加のタイプの誤差を訂正するのに採用され得る。例えば、ハミング（Hamming）又はブロック誤差訂正符号技術（ＥＣＣ）が、より小さいグループ（セクタの断片）のデータ（ワード）内でシングルビット誤差を訂正するのに採用され得る。この場合では、系統又はドリフト系誤差に対して本発明の実施例を採用することに加えて、ＥＣＣが非系統誤差又はスポット系誤差を訂正するために採用される。
【００２５】
電荷ドリフトにおける僅かな誤差がセルに記憶されたデータに依存して発生する。ＭＬＣセルが４ビットのデータを記憶する場合、１６個の独立した電荷レベルが可能となる。電荷減衰又は電荷ドリフトの速度はセルに蓄積された電荷量によって変調され得る。例えば、最大蓄積負電荷（電荷レベル１６）に対応する負の蓄積電荷は最も速く電荷蓄積ノードからリークし、最小蓄積負電荷（電荷レベル１）に対応する負の蓄積電荷は最も速く電荷蓄積ノードへとリークし、中間値以上の直近の蓄積負電荷（電荷レベル９）に対応する負の蓄積電荷は最も遅く電荷蓄積ノードからリークし、中間値以下の直近の蓄積負電荷（電荷レベル８）に対応する負の蓄積電荷は最も遅く電荷蓄積ノードへとリークする。エラープロセッサ２０８及びＥＣＣＣ２０７はこの変調を補償するように設計できる。
【００２６】
図２の実施例はエラープロセッサ２０８及びＥＣＣＣ２０７をマルチレベルフラッシュメモリコアの外部に存在する回路として示すが、発明はそのようには限定されない。現実には、エラー訂正制御回路はマルチレベルフラッシュメモリコアによって分散され、又は、独立した集積回路（ＩＣ）上のマルチレベルフラッシュメモリコアの外部にあるものであってもよい。
【００２７】
ここで「一実施例」又は「実施例」とは、発明の少なくとも１つの実施例に含まれ得る実施例との関連で記載される具体的な特徴、構造又は特性を意味する。本明細書の様々な箇所における文言「一実施例」の登場は必ずしも全て同じ実施例に言及しているわけでも、独立した又は代替の実施例が必ずしも他の実施例を互いに排除するものでもない。同じことが用語「実施／実装／実行」についてもいえる。さらに、明示的に否定しない限り、各数値及び範囲は、あたかも単語「約」又は「およそ」がその値又は値の範囲の前に付いているかのように概数的なものとして解釈されるべきである。
【００２８】
本発明の実施例は、単一の集積回路、複数チップのモジュール、単一のカード、又は複数カードの回路パックとしての可能な実施を含む回路の処理に関して記載されたが、本発明はそのようには限定されない。当業者には分かるように、回路要素の種々の機能は、ソフトウェアプログラムにおける処理ブロックとしても実施できる。そのようなソフトウェアは、例えば、デジタル信号プロセッサ、マイクロコントローラ、又は汎用コンピュータにおいて採用できる。
【００２９】
ここに説明する例示の方法のステップは、必ずしもここに記載された順序で実行される必要はなく、その方法のステップの順序は単に例示であることが理解されるべきである。同様に、追加のステップはそのような方法に含まれ得、あるステップは本発明の種々の実施例に従う方法において省略又は結合され得る。
【００３０】
用語「結合する」、「結合」、「結合された」、「接続する」、「接続」、又は「接続された」とは、エネルギーが２以上の要素間で転送されることが可能となる、あらゆる周知の又は後に開発される態様を意味し、１以上の追加の要素の挿入配置も考えられるが必須ではない。逆に、用語「直接結合された」、「直接接続された」等はそのような追加の要素の不在を示唆している。
【００３１】
この発明の性質を説明するために記載及び図示された部材の詳細、材料及び構成の種々の変更は、以降の特許請求の範囲で表現される発明の範囲から離れることなく、当業者によってなされ得ることが更に理解されるはずである。
【図１Ａ】
0005399403.tif 000003
【図１Ｂ】
0005399403.tif 000004
【図１Ｃ】
0005399403.tif 000005
【図２】
0005399403.tif 000006
【図３】
0005399403.tif 000007