(57)【特許請求の範囲】
【請求項１】
ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、
（ａ）前記基板上に半導体膜を形成する工程と、
（ｂ）前記半導体膜上に、第１マスク膜および第２マスク膜を形成する工程と、
（ｃ）前記第１および第２マスク膜をマスクとして、前記半導体膜をエッチングすることにより、前記第１薄膜トランジスタの活性領域となる第１半導体層および前記第２薄膜トランジスタの活性領域となる第２半導体層を形成する工程であって、前記第１半導体層は、前記第１マスク膜で覆われた主部と、前記第１半導体層の周縁に位置し、前記第１マスク膜で覆われていない傾斜部とを含み、前記第２半導体層は、前記第２マスク膜で覆われた主部と、前記第２半導体層の周縁に位置し、前記第２マスク膜で覆われていない傾斜部とを含む工程と、
（ｄ）前記第１および第２マスク膜をマスクとして、前記第１半導体層の傾斜部および前記第２半導体層の傾斜部にｐ型不純物を導入する工程と、
（ｅ）前記第１および第２マスク膜を除去する工程と、
（ｆ）前記第１半導体層の全体を覆う第３マスク膜と、前記第２半導体層の主部の一部のみを覆う第４マスク膜を形成する工程と、
（ｇ）前記第３および第４マスク膜をマスクとして、前記第２半導体層の前記ｐ型不純物が導入された傾斜部の少なくとも一部をエッチングする工程と、
（ｈ）前記第１半導体層の一部にｎ型不純物を導入してソースおよびドレイン領域を形成する工程と、
（ｉ）前記第２半導体層の一部にｐ型不純物を導入してソースおよびドレイン領域を形成する工程と
を包含する半導体装置の製造方法。
【請求項２】
前記工程（ｇ）は、前記第２半導体層の前記ｐ型不純物が導入された傾斜部のうちの一部のみをエッチングする工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｆ）において、前記第４マスク膜は、前記第３マスク膜よりも厚く、
前記工程（ｇ）の後に、前記第３マスク膜を除去するとともに、前記第４マスク膜を薄膜化する工程（ｊ）と、
前記薄膜化された第４マスク膜をマスクとして、前記第１半導体層の全体および前記第２半導体層の前記薄膜化された第４マスク膜で覆われていない部分に、ｐ型不純物を導入する工程（ｋ）と
をさらに包含する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１半導体層の傾斜部のうち前記第１薄膜トランジスタのゲート電極と重なっている部分のｐ型不純物の濃度Ｃｎ−ｅ、前記第１半導体層の主部におけるｐ型不純物の濃度Ｃｎ−ｍ、および前記第２半導体層におけるｐ型不純物の濃度Ｃｐ−ｍは、Ｃｎ−ｅ＞Ｃｎ−ｍ＞Ｃｐ−ｍである請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１および第２半導体層上にゲート絶縁膜を形成する工程をさらに含み、
前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜の厚さは５０ｎｍ以下である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）の前に、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の少なくとも一部を結晶化することにより、前記半導体膜を得る工程と
をさらに包含する請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、
前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
前記第１および第２半導体層は同一の膜から形成され、
前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、
前記第１半導体層の傾斜部の一部のみに、前記第１半導体層の主部、前記第２半導体層の主部および前記第２半導体層の傾斜部よりも高い濃度でｐ型不純物が導入されており、
前記同一基板の表面の法線方向から見て、前記第１半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている半導体装置。
【請求項９】
前記同一基板の表面の法線方向から見て、前記第１半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、
前記第１半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている請求項８に記載の半導体装置。
【請求項１０】
ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、
前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
前記第１および第２半導体層は同一の膜から形成され、
前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、
前記第１半導体層の傾斜部の全体、および、前記第２半導体層の傾斜部の一部のみに、前記第１半導体層の主部および前記第２半導体層の主部よりも高い濃度でｐ型不純物が導入されている半導体装置。
【請求項１１】
前記第２半導体層の主部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い請求項１０に記載の半導体装置。
【請求項１２】
前記同一基板の表面の法線方向から見て、前記第２半導体層の傾斜部は、チャネル方向に延びる部分を有しており、
前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い請求項１０に記載の半導体装置。
【請求項１３】
前記同一基板の表面の法線方向から見て、前記第２半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、
前記第２半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い請求項１０に記載の半導体装置。
【請求項１４】
前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である請求項８から１３のいずれかに記載の半導体装置。
【請求項１５】
前記ゲート絶縁膜の厚さは５０ｎｍ以下である請求項８から１４のいずれかに記載の半導体装置。
【請求項１６】
前記第１および第２半導体層は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいる請求項８から１５のいずれかに記載の半導体装置。
【請求項１７】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含む請求項１６に記載の半導体装置。
【請求項１８】
前記第１および第２半導体層のうち少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている請求項１６または１７に記載の半導体装置。
【請求項１９】
ＳＲＡＭ回路をさらに含み、
前記ＳＲＡＭ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを有している請求項８から１８のいずれかに記載の半導体装置。
【請求項２０】
複数の画素を有する表示装置であって、各画素は、
画素電極と、
前記画素電極に接続された画像信号を記憶するメモリ回路と、
前記画像信号に基づいて表示を行う表示セルと
を備えており、
前記メモリ回路は、請求項１９に記載のＳＲＡＭ回路を含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ｐチャネル型およびｎチャネル型の薄膜トランジスタ（ＴＦＴ）が同一基板上に形成された半導体装置や、そのような半導体装置を有する電子機器の開発が進められている。【０００３】
例えば、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置において、アクティブマトリクス基板上に、駆動回路を一体的に形成する技術が提案されている。駆動回路には、一般にｐチャネル型ＴＦＴ（以下、「ｐ型ＴＦＴ」と略す。）およびｎチャネル型ＴＦＴ（以下、「ｎ型ＴＦＴ」と略す。）を含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられている。ＣＭＯＳを用いる場合、リーク電流の発生を防止するためには、ゲート電圧を印加しないときに、ＣＭＯＳを構成する２種類のＴＦＴが何れもオフとなるように各ＴＦＴの駆動電圧を調整する必要がある。また、消費電力の低減の観点から、ＴＦＴの駆動電圧をより低く抑えることが望まれている。【０００４】
一方、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置におけるアクティブマトリクス基板上の各画素に、メモリ回路を設ける技術も提案されている（特許文献１など）。これにより、各画素の画像データを、その画素に設けられたメモリ回路（以下、「画像メモリ」と称する。）に記憶させることができるので、外部から画像データを供給し続けることなく静止画像を低消費電力で表示することができる。【０００５】
画像メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いることが提案されている。このうち、ＳＲＡＭは、ＤＲＡＭよりも高速で動作でき、また、ＤＲＡＭのようにリフレッシュ作業を行う必要がないので、消費電力をより低く抑えることが可能である。ＳＲＡＭは、ｐ型およびｎ型ＴＦＴを含む複数のＴＦＴを用いたフリップフロップ回路を有している。このような画像メモリを備えた表示装置に対しても、表示装置の用途によっては、駆動電圧をさらに低く抑えることが要望されている。【０００６】
上述したような表示装置では、ｐ型およびｎ型のＴＦＴを両方とも備えているため、駆動電圧をさらに低減しようとすると、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈをそれぞれ低く抑える必要がある。【０００７】
しかしながら、ｐ型ＴＦＴとｎ型ＴＦＴとでは、その電圧−電流特性（Ｖｇ−Ｉｄ特性）が異なる。このため、ゲート電圧がゼロのときに（Ｖｇ＝０Ｖ）、両方のＴＦＴがオフ（ノーマリーオフ）となるように閾値電圧Ｖｔｈを調整することは困難である。この理由を以下に詳しく説明する。【０００８】
ＴＦＴの半導体層は、一般的に、周縁に傾斜部（テーパー部）を有するようにパターニングされている。このため、半導体層の傾斜部と、平坦な表面を有する平坦部とでは、閾値電圧Ｖｔｈが異なる。具体的には、図４６に例示するように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴにおいても、傾斜部の電流−電圧曲線の方が、平坦部の電流―電圧曲線よりも、低電圧側にシフト（ｎ型化）している。傾斜部が平坦部よりもｎ型化する理由は不明である。なお、本発明者の行った実験結果から、半導体膜（シリコン膜）のエッチング工程やアッシング工程において、半導体層の傾斜部がダメージを受けることに起因すると推測される。【０００９】
図４７（ａ）および（ｂ）は、それぞれ、ｎ型ＴＦＴおよびｐ型ＴＦＴの電圧−電流特性を例示するグラフである。各ＴＦＴの電圧−電流特性を実線で示し、平坦部および傾斜部の電流−電圧曲線を点線で示している。図示するように、各ＴＦＴの電圧−電流特性は、平坦部の電流−電圧曲線と傾斜部の電流−電圧曲線とを重ね合わせた曲線となる。【００１０】
ｎ型ＴＦＴでは、図４７（ａ）に示すように、まず、傾斜部において、低い電圧値Ｖｇ（ｅ）でドレイン電流Ｉｄが流れ出す。続いて、電圧値Ｖｇ（ｍ）で平坦部にもドレイン電流Ｉｄが流れ出す。なお、閾値電圧Ｖｔｈは平坦部の特性によって決まる。【００１１】
図４８は、ｎ型ＴＦＴの平面図である。上述したように、ｎ型ＴＦＴでは、まず、半導体層１１の周縁に位置する傾斜部を、ソース領域からドレイン領域に向かって、ドレイン電流Ｉｄ（ｅ）が流れる。次いで、平坦部にもドレイン電流Ｉｄ（ｍ）が流れ出す。【００１２】
このように、ドレイン電流Ｉｄは２段階で立ち上がる傾向（所謂ハンプの発生）がある。すなわち、傾斜部が寄生トランジスタとして作用し、顕在化している。【００１３】
図４９に示すように、ｎ型ＴＦＴにおいて、例えば半導体層にｐ型不純物をドープ（チャネルドープ）すると、その電流−電圧曲線を高電圧側にシフトさせることができる。従って、ゲート電圧Ｖｇ＝０のときにドレイン電流Ｉｄが最小値（オフ状態）となるように調整することは可能である。しかしながら、そのような調整を行うと、閾値電圧Ｖｔｈも高電圧側にシフトしてしまうので、閾値電圧Ｖｔｈを低く抑えることはできない。【００１４】
一方、ｐ型ＴＦＴでは、図４７（ｂ）に示すように、まず、電圧値Ｖｇ（ｍ）で平坦部に先にドレイン電流Ｉｄが流れ、次いで電圧値Ｖｇ（ｅ）で傾斜部に流れる。傾斜部に流れる電流は、平坦部に流れる電流よりも極めて小さい。このため、傾斜部に発生する寄生トランジスタの特性は、平坦部の特性に隠れて顕在化しない。よって、ｐ型ＴＦＴでは、ゲート電圧Ｖｇがゼロのときに閾値電圧Ｖｔｈを低くできる。【００１５】
このように、ｎ型ＴＦＴの寄生トランジスタの特性によって、ゲート電圧Ｖｇがゼロのときに、ｐ型ＴＦＴおよびｎ型ＴＦＴが何れもオフ状態となり、かつ、閾値電圧Ｖｔｈを低く抑えることは困難である。【００１６】
これに対し、特許文献１では、ｎ型ＴＦＴの半導体層の傾斜部に、平坦部よりも高い濃度でｐ型不純物を導入することによって、傾斜部の寄生トランジスタの電流−電圧曲線を、平坦部の電流−電圧曲線に隠すようにシフトさせることを提案している。【００１７】
図５０（ａ）および（ｂ）は、それぞれ、特許文献１に開示されたｎ型ＴＦＴおよびｐ型ＴＦＴの製造方法を説明するための断面図である。以下、図５０を参照しながら、特許文献１に開示された方法を説明する。【００１８】
まず、基板２４１の上に下地絶縁膜２４２を形成し、続いて、ｐ型不純物（ボロン）が導入された半導体膜を形成する。次に、半導体膜上に、例えばシリコン酸化膜からなるマスク膜を形成する。【００１９】
次いで、基板２４１上のｎ型ＴＦＴ形成領域及びｐ型ＴＦＴ形成領域において、マスク膜の一部を覆うレジスト膜をそれぞれ形成する。【００２０】
この後、レジスト膜をマスクとして、半導体膜およびマスク膜を島状にエッチングする。これにより、ｎ型ＴＦＴ形成領域に島状の半導体層２４３ｎおよびマスク層２４４ｎ、ｐ型ＴＦＴ形成領域に島状の半導体層２４３ｐおよびマスク層２４４ｐを得る。このエッチングでは、各ＴＦＴ形成領域において、レジスト膜の縁部が徐々に後退する。これに伴って、半導体膜のうちレジスト膜及びマスク層２４４ｎ、２４４ｐからはみ出した部分は、マスク層２４４ｎ、２４４ｐの縁部から離れるにつれて薄くなるようにエッチングされる。従って、半導体層２４３ｎ、２４３ｐの周縁には傾斜部が形成される。【００２１】
レジスト膜を除去した後、図５０（ａ）および（ｂ）に示すように、ｐ型ＴＦＴ形成領域の半導体層２４３ｐ上を覆い、ｎ型ＴＦＴ形成領域の半導体層２４３ｎを覆わないようにレジスト膜Ｒ４を形成する。【００２２】
次いで、マスク層２４４ｎを透過する条件で、半導体層２４３ｎの全体にｐ型不純物を導入する。続いて、マスク層２４４ｎを透過しない条件で、半導体層２４３ｎのうちマスク層２４４ｎで覆われていない部分（傾斜部）のみに、選択的にｐ型不純物を導入する。これにより、半導体層２４３ｎの傾斜部には、体積密度で、平坦部の２倍から５倍のｐ型不純物が導入される。このため、ｎ型ＴＦＴにおいて、半導体層２４３ｎの傾斜部の寄生トランジスタが顕在化することを抑制できる。【００２３】
この後、レジスト膜Ｒ４を除去し、次いで、マスク層２４４ｎ、２４４ｐ上に、絶縁膜およびゲート電極（図示せず）を形成する。マスク層２４４ｎ、２４４ｐおよび絶縁膜は、ゲート絶縁膜として用いられる。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開２００３−２５８２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
図５０に示す従来の方法では、半導体層２４３ｎ、２４３ｐのうち傾斜部以外の部分（平坦部）の上には、マスク層２４４ｎ、２４４ｐおよびその上に形成された絶縁膜の２層からなるゲート絶縁膜が形成される。これに対し、半導体層２４３ｎ、２４３ｐの傾斜部上では、マスク層が形成されていないので、ゲート絶縁膜は１層となる。このため、半導体層２４３ｎ、２４３ｐの傾斜部では、平坦部よりも耐圧が低下する。【００２６】
また、ＴＦＴの閾値電圧Ｖｔｈを低く抑えるためには、寄生トランジスタの影響を抑えるとともに、ゲート絶縁膜を薄くすることが必要であるが、上記方法によると、ゲート絶縁膜は２層からなり、十分に薄くできない。なお、マスク層２４４ｎ、２４４ｐをゲート絶縁膜として用いずに除去すれば、ゲート絶縁膜を薄くすることは可能である。しかしながら、その場合には、マスク層２４４ｎ、２４４ｐの形成工程だけでなく除去工程も必要となり、工程数が増加する。その上、マスク層２４４ｎ、２４４ｐを除去する際に、マスク層２４４ｎ、２４４ｐと同じ酸化シリコン膜である下地絶縁膜２４２もエッチングされる。この結果、半導体層２４３ｎ、２４３ｐの端部で下地絶縁膜２４２に段差が生じ、ゲート配線の段切れ等の不良が発生し易くなる。【００２７】
本発明は上記の問題を鑑みてなされたものであり、その目的は、ｎ型ＴＦＴおよびｐ型ＴＦＴを備えた半導体装置において、ＴＦＴの信頼性を低下させることなく、かつ、製造プロセスを複雑化することなく、ＴＦＴの閾値電圧を低く抑えることにある。
【課題を解決するための手段】
【００２８】
本発明の半導体装置は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第１および第２半導体層は同一の膜から形成され、前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第１半導体層の傾斜部の一部のみに、前記第１半導体層の主部、前記第２半導体層の主部および前記第２半導体層の傾斜部よりも高い濃度でｐ型不純物が導入されている。【００２９】
ある好ましい実施形態において、前記第２半導体層の主部および傾斜部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い。【００３０】
ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第１半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている。【００３１】
ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第１半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第１半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている。【００３２】
本発明の他の半導体装置は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第１および第２半導体層は同一の膜から形成され、前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第１半導体層の傾斜部の全体、および、前記第２半導体層の傾斜部の一部のみに、前記第１半導体層の主部および前記第２半導体層の主部よりも高い濃度でｐ型不純物が導入されている。【００３３】
ある好ましい実施形態において、前記第２半導体層の主部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い。【００３４】
ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第２半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い。【００３５】
ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第２半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第２半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い。【００３６】
本発明のさらに他の半導体装置は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第１および第２半導体層は同一の膜から形成され、前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第１半導体層の傾斜部に、前記第１半導体層の主部よりも高い濃度でｐ型不純物が導入されており、前記第２半導体層の傾斜部の一部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度と略等しく、前記第２半導体層の主部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い。【００３７】
ある好ましい実施形態において、前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である。【００３８】
前記ゲート絶縁膜の厚さは５０ｎｍ以下であってもよい。【００３９】
ある好ましい実施形態において、前記第１および第２半導体層は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいる。【００４０】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含んでもよい。【００４１】
前記第１および第２半導体層のうち少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されていてもよい。【００４２】
本発明の半導体装置の製造方法は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、（ａ）前記基板上に半導体膜を形成する工程と、（ｂ）前記半導体膜上に、第１マスク膜および第２マスク膜を形成する工程と、（ｃ）前記第１および第２マスク膜をマスクとして、前記半導体膜をエッチングすることにより、前記第１薄膜トランジスタの活性領域となる第１半導体層および前記第２薄膜トランジスタの活性領域となる第２半導体層を形成する工程であって、前記第１半導体層は、前記第１マスク膜で覆われた主部と、前記第１半導体層の周縁に位置し、前記第１マスク膜で覆われていない傾斜部とを含み、前記第２半導体層は、前記第２マスク膜で覆われた主部と、前記第２半導体層の周縁に位置し、前記第２マスク膜で覆われていない傾斜部とを含む工程と、（ｄ）前記第１および第２マスク膜をマスクとして、前記第１半導体層の傾斜部および前記第２半導体層の傾斜部にｐ型不純物を導入する工程と、（ｅ）前記第１および第２マスク膜を除去する工程と、（ｆ）前記第１半導体層の全体を覆う第３マスク膜と、前記第２半導体層の主部の一部のみを覆う第４マスク膜を形成する工程と、（ｇ）前記第３および第４マスク膜をマスクとして、前記第２半導体層の前記ｐ型不純物が導入された傾斜部の少なくとも一部をエッチングする工程と、（ｈ）前記第１半導体層の一部にｎ型不純物を導入してソースおよびドレイン領域を形成する工程と、（ｉ）前記第２半導体層の一部にｐ型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する。【００４３】
ある好ましい実施形態において、前記工程（ｇ）は、前記第２半導体層の前記ｐ型不純物が導入された傾斜部のうちの一部のみをエッチングする工程である。【００４４】
ある好ましい実施形態において、前記工程（ｆ）において、前記第４マスク膜は、前記第３マスク膜よりも厚く、前記工程（ｇ）の後に、前記第３マスク膜を除去するとともに、前記第４マスク膜を薄膜化する工程（ｊ）と、前記薄膜化された第４マスク膜をマスクとして、前記第１半導体層の全体および前記第２半導体層の前記薄膜化された第４マスク膜で覆われていない部分に、ｐ型不純物を導入する工程（ｋ）とをさらに包含する。【００４５】
本発明の他の半導体装置の製造方法は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、（Ａ）前記基板上に半導体膜を形成する工程と、（Ｂ）前記半導体膜上に、第１マスク膜および第２マスク膜を形成する工程と、（Ｃ）前記第１および第２マスク膜をマスクとして、前記半導体膜をエッチングすることにより、第１薄膜トランジスタの活性領域となる第１半導体層および第２薄膜トランジスタの活性領域となる第２半導体層を形成する工程と、（Ｄ）前記第１および第２マスク膜を除去する工程と、（Ｅ）前記第１半導体層の主部の一部のみを覆う第３マスク膜と、前記第２半導体層の全体を覆う第４マスク膜を形成する工程と、（Ｆ）前記第３および第４マスク膜をマスクとして、前記第１半導体層のうち前記第３マスク膜で覆われていない部分をエッチングする工程であって、これにより、前記第１半導体層は、前記第３マスク膜で覆われた主部と、前記第１半導体層の周縁に位置し、前記第３マスク膜で覆われていない傾斜部とを含む、工程と、（Ｇ）前記第３および第４マスク膜をマスクとして、前記第１半導体層の傾斜部にｐ型不純物を導入する工程と、（Ｈ）前記第１半導体層の一部にｎ型不純物を導入してソースおよびドレイン領域を形成する工程と、（Ｉ）前記第２半導体層の一部にｐ型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する。【００４６】
ある好ましい実施形態において、前記工程（Ｆ）は、前記第１半導体層の周縁のうち一部のみをエッチングする工程である。【００４７】
ある好ましい実施形態において、前記工程（Ｅ）において、前記第４マスク膜は、前記第３マスク膜よりも厚く、前記工程（Ｇ）の後に、前記第３マスク膜を除去するとともに、前記第４マスク膜を薄膜化する工程（Ｊ）と、前記薄膜化された第４マスク膜をマスクとして、前記第１半導体層の全体にｐ型不純物を導入する工程（Ｋ）とをさらに包含する。【００４８】
ある好ましい実施形態において、前記第１半導体層の傾斜部のうち前記ゲート電極と重なっている部分のｐ型不純物の濃度Ｃｎ−ｅ、前記第１半導体層の主部におけるｐ型不純物の濃度Ｃｎ−ｍ、および前記第２半導体層におけるｐ型不純物の濃度Ｃｐ−ｍは、Ｃｎ−ｅ＞Ｃｎ−ｍ＞Ｃｐ−ｍである。【００４９】
ある好ましい実施形態において、前記第１および第２半導体層上にゲート絶縁膜を形成する工程をさらに含み、前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である。【００５０】
ある好ましい実施形態において、前記ゲート絶縁膜の厚さは５０ｎｍ以下である。【００５１】
ある好ましい実施形態において、前記工程（ａ）または前記工程（Ａ）の前に、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の少なくとも一部を結晶化することにより、前記半導体膜を得る工程とをさらに包含する。【００５２】
ＳＲＡＭ回路をさらに含み、前記ＳＲＡＭ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを有していてもよい。【００５３】
本発明の表示装置は、複数の画素を有する表示装置であって、各画素は、画素電極と、前記画素電極に接続された画像信号を記憶するメモリ回路と、前記画像信号に基づいて表示を行う表示セルとを備えており、前記メモリ回路は、上記ＳＲＡＭ回路を含む。
【発明の効果】
【００５４】
本発明によると、ｎ型ＴＦＴおよびｐ型ＴＦＴを備える半導体装置において、ｐ型ＴＦＴの寄生トランジスタのＴＦＴ特性に与える影響を顕在化させることなく、ｎ型ＴＦＴに発生する寄生トランジスタのＴＦＴ特性に与える影響を抑制できる。このため、各ＴＦＴの閾値電圧を、ゲート電圧がゼロのときにｎ型およびｐ型ＴＦＴの両方がオフ状態となるように調整しつつ、より低く抑えることが可能となる。従って、半導体装置の駆動電圧を低く抑えることができる。【００５５】
また、上記の半導体装置を、工程数を大幅に増大させることなく、簡便に製造できる。
【図面の簡単な説明】
【００５６】
【図１】（ａ）は、本発明による第１実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。（ｂ）および（ｃ）は、それぞれ、（ａ）の平面図に示すＩ−Ｉ’線およびＩＩ−ＩＩ’線に沿った断面図である。（ｄ）は、（ａ）の平面図に示すＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図２】（ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図３】（ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図４】（ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図５】（ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図６】（ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図７】（ａ）〜（ｇ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。
【図８】（ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの電圧−電流特性を例示するグラフである。
【図９】（ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１０】（ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１１】（ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１２】（ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１３】（ａ）〜（ｇ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。
【図１４】（ａ）は、本発明による第３実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。（ｂ）は、（ａ）の平面図に示すＩＶ−ＩＶ’線に沿った断面図である。（ｃ）および（ｄ）は、それぞれ、（ａ）の平面図に示すＶ−Ｖ’線およびＶＩ−ＶＩ’線に沿った断面図である。
【図１５】（ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１６】（ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１７】（ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１８】（ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図１９】（ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図２０】（ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図２１】（ａ）〜（ｃ）は、それぞれ、第１実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。
【図２２】（ａ）〜（ｃ）は、それぞれ、第３実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。
【図２３】本発明による第４実施形態の半導体装置の製造方法の概略を説明するための模式図であり、（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ−Ａ’線に沿った断面図である。
【図２４】（ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図２５】（ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図２６】（ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図２７】（ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図２８】（ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図２９】（ａ）〜（ｃ）は、それぞれ、第２実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。
【図３０】（ａ）〜（ｃ）は、それぞれ、第４実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。
【図３１】（ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図３２】（ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図３３】（ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図３４Ａ】（ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図３４Ｂ】本発明による第５実施形態の半導体装置の製造方法で得られた半導体層を示す平面図である。
【図３５】（ａ）〜（ｄ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。
【図３６】（ｅ）〜（ｈ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。
【図３７】（ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図３８】（ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図３９】（ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図４０】（ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図４１Ａ】（ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。
【図４１Ｂ】本発明による第６実施形態の半導体装置の製造方法で得られた半導体層を示す平面図である。
【図４２】（ａ）〜（ｄ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。
【図４３】（ｅ）〜（ｈ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。
【図４４】（ａ）は、駆動回路が一体的に形成されたアクティブマトリクス基板１０００の模式的な平面図であり、（ｂ）は、１つの画素の模式的な構造を示す図である。
【図４５】画素ごとにメモリ回路を有する表示装置における、各画素２０００の回路の一例を示す図である。
【図４６】ｎ型ＴＦＴおよびｐ型ＴＦＴの電流−電圧曲線の一例を示すグラフである。
【図４７】（ａ）および（ｂ）は、それぞれ、従来のｎ型ＴＦＴおよびｐ型ＴＦＴの電圧−電流特性を例示するグラフである。
【図４８】ｎ型ＴＦＴの半導体層の平面図である。
【図４９】従来のｎ型ＴＦＴにおいて、閾値電圧Ｖｔｈの調整を説明するための図である。
【図５０】（ａ）および（ｂ）は、それぞれ、特許文献１に開示されたｎ型ＴＦＴおよびｐ型ＴＦＴの製造方法を説明するための断面図である。
【図５１】（ａ）および（ｂ）は、それぞれ、半導体層の傾斜部に平坦部よりも高い濃度でｐ型不純物を導入した場合の、ｎ型ＴＦＴおよびｐ型ＴＦＴの電圧−電流特性を例示するグラフである。
【図５２】図７（ｅ）に示す工程において、下地膜の表層部分が削れる場合の構成を例示する断面図である。
【図５３】ＣＭＯＳを用いた回路の一例（ＮＡＮＤ回路）を示す図である。
【発明を実施するための形態】
【００５７】
本発明者が検討したところ、ｎ型ＴＦＴにおいて、半導体層の傾斜部の寄生トランジスタがＴＦＴ特性に与える影響を低減するために、傾斜部に、平坦部よりも高い濃度でｐ型不純物を導入すると、図５１（ａ）に示すように、傾斜部の電圧−電流特性を、平坦部の電圧−電流特性に隠してしまうことができる。ただし、同時にｐ型ＴＦＴの傾斜部にも、同様に、平坦部より高い濃度でｐ型不純物が導入されれば、図５１（ｂ）に示すように、今まで平坦部の特性に隠れていた傾斜部の特性が逆に顕在化し、ｐ型ＴＦＴが２段階に立ち上がる特性を有するおそれがある。従って、ｐ型ＴＦＴの傾斜部にはｐ型不純物を導入せず、ｎ型ＴＦＴの傾斜部のみに選択的にｐ型不純物を導入する手法が必要である。
【００５８】
本発明者は、上記知見に基づいて鋭意検討を行った結果、製造プロセスを複雑化することなく、ｎ型ＴＦＴの傾斜部のみに選択的にｐ型不純物を導入する手法を見出し、本願発明に至った。
【００５９】
（第１実施形態）
以下、図面を参照しながら、本発明における第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、ＣＭＯＳを備えた基板、例えばＣＭＯＳを含む駆動回路を備えたアクティブマトリクス基板に適用される。あるいは、ｎ型およびｐ型ＴＦＴを含むメモリ回路を各画素に備えた表示装置のアリティブマトリクス基板に適用してもよい。
【００６０】
図１（ａ）は、本実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）の平面図に示すＩ−Ｉ’線およびＩＩ−ＩＩ’線に沿った断面図である。図１（ｄ）は、図１（ａ）の平面図に示すＩＩＩ−ＩＩＩ’線に沿った断面図である。Ｉ−Ｉ’線およびＩＩ−ＩＩ’線はチャネル方向に垂直であり、ＩＩＩ−ＩＩＩ’線はチャネル方向に平行である。
【００６１】
本実施形態の半導体装置は、基板１と、基板１上に、下地絶縁膜２を介して形成されたｎ型ＴＦＴ１００およびｐ型ＴＦＴ２００とを備えている。
【００６２】
ｎ型ＴＦＴ１００は、ソース領域、ドレイン領域、およびそれらの間に位置するチャネル領域を含む島状の半導体層１１を有している。半導体層１１上には、ゲート絶縁膜３を介して、チャネル領域と重なるようにゲート電極Ｇ（ｎ）が配置されている。
【００６３】
ｐ型ＴＦＴ２００も、同様に、ソース領域、ドレイン領域、およびそれらの間に位置するチャネル領域を含む島状の半導体層２０を有している。半導体層２０上には、ゲート絶縁膜３を介して、チャネル領域と重なるようにゲート電極Ｇ（ｐ）が配置されている。
【００６４】
ゲート絶縁膜３およびゲート電極Ｇ（ｎ）、Ｇ（ｐ）上には、第１の層間絶縁膜４が形成されている。ここでは、第１の層間絶縁膜４は、絶縁膜４ａおよび絶縁膜４ｂを含む２層構造を有している。第１の層間絶縁膜４上には、ソース電極Ｓ（ｎ）、Ｓ（ｐ）およびドレイン電極Ｄ（ｎ）、Ｄ（ｐ）が設けられている。半導体層１１のソース領域およびドレイン領域は、それぞれ、第１の層間絶縁膜４に形成されたコンタクトホール内のコンタクト部９（ｎ）、１０（ｎ）により、ソース電極Ｓ（ｎ）およびドレイン電極Ｄ（ｎ）と接続されている。同様に、半導体層２０のソース領域およびドレイン領域は、それぞれ、第１の層間絶縁膜４に形成されたコンタクトホール内のコンタクト部９（ｐ）、１０（ｐ）により、ソース電極Ｓ（ｐ）およびドレイン電極Ｄ（ｐ）と接続されている。
【００６５】
第１の層間絶縁膜４上には、第２の層間絶縁膜（保護膜ともいう。）６が形成されている。第２の層間絶縁膜６上には、電極膜８が形成されている。この例では、ソース電極Ｓ（ｐ）およびドレイン電極Ｄ（ｎ）は、第２の層間絶縁膜６に形成されたコンタクトホール内で電極膜２８に接続されて、ＣＭＯＳを構成している。なお、ソース電極およびドレイン電極は、回路構成に応じて、適宜選択された配線に接続される。
【００６６】
本実施形態を表示装置に適用する場合、電極膜８は、画素電極と同じ導電材料を用いて形成されていることが好ましい。画素電極は、例えばＡｌあるいはＡｌ合金等による反射電極であってもよいし、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などの透明電極であってもよい。これにより、画素電極と電極膜８とを同一の導電膜を用いて同時に形成できる。
【００６７】
本実施形態では、半導体層１１および半導体層２０は、同一の半導体膜から形成されている。半導体層１１は、周縁に位置する傾斜部１１ｅと、傾斜部以外の部分からなる主部１１ｍとを有している。半導体層２０も同様に、周縁に位置する傾斜部２０ｅと、傾斜部以外の部分からなる主部２０ｍとを有している。
【００６８】
本明細書では、基板１の表面に対して傾斜した側面を有する半導体層において、傾斜した側面と半導体層の下面とによって挟まれた部分（テーパー部）を「傾斜部」と称する。また、半導体層の上面と下面とによって挟まれた部分を「主部」と称する。図示する例では、主部１１ｍ、２０ｍの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。
【００６９】
半導体層１１の周縁に位置する傾斜部１１ｅには、半導体層１１の主部１１ｍ、半導体層２０の主部２０ｍよりも高い濃度でｐ型不純物が導入されている。一方、半導体層２０の傾斜部２０ｅのうち少なくともゲート電極Ｇ（ｐ）と重なっている部分（チャネル領域の縁部に位置する部分）のｐ型不純物濃度は、半導体層１１の傾斜部１１ｅのｐ型不純物濃度よりも低い。傾斜部２０ｅのゲート電極Ｇ（ｐ）と重なっていない部分には、半導体層１１の傾斜部１１ｅと同程度の高い濃度でｐ型不純物が導入されていてもよい。
【００７０】
本実施形態では、ｎ型ＴＦＴにおいて、傾斜部１１ｅに主部１１ｍよりも高濃度でｐ型不純物が導入されているので、傾斜部１１ｅに生じる寄生トランジスタの電圧−電流特性を、主部１１ｍの電圧−電流特性と重なるようにシフトさせることができる。一方、ｐ型ＴＦＴにおいては、半導体層２０の傾斜部２０ｅのうち、少なくともドレイン電流が流れ得る部分（チャネル領域の縁部に位置し、寄生トランジスタとして動作し得る部分）のｐ型不純物濃度は、例えば主部２０ｍのｐ型不純物濃度と同程度である。従って、傾斜部２０ｅに生じる寄生トランジスタの電圧−電流特性はシフトせず、主部２０ｍの電圧−電流特性と重なる。
【００７１】
この結果、図８（ａ）および（ｂ）に示すように、ｎ型およびｐ型ＴＦＴの何れにおいても、傾斜部１１ｅ、２０ｅの特性（寄生トランジスタの特性）がＴＦＴ特性に与える影響を抑制できる。従って、ゲート電圧Ｖｇがゼロのときに何れもＴＦＴもオフ状態にすることが容易となる。また、プロセス条件（チャネル領域の不純物濃度やゲート絶縁膜の厚さなど）を調整することにより、これらのＴＦＴの駆動電圧を低く抑えることが可能になる。
【００７２】
次に、本実施形態の半導体装置の製造方法の概略を説明する。
【００７３】
図２〜図６は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ−Ａ’線に沿った断面図である。Ａ−Ａ’線はチャネル幅方向と平行である。従って、図２〜図６では、図１に示す構成とは異なり、ｎ型およびｐ型ＴＦＴの半導体層は、チャネル幅方向に隣接して配置されている。なお、これらのＴＦＴの配置関係は特に限定されず、適用する回路構成などにより適宜変更され得る。また、図２〜図６では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
【００７４】
まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）１３、１４を形成する。次いで、マスク膜１３、１４をマスクとして、半導体膜のパターニングを行う。これにより、図２（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層１１と、ｐ型ＴＦＴの活性層となる半導体層１２とを得る。半導体層１１、１２は、それぞれ、マスク膜１３、１４で覆われた主部１１ｍ、１２ｍと、主部１１ｍ、１２ｍの周縁に位置し、マスク膜１３、１４で覆われていない傾斜部１１ｅ、１２ｅとを有している。図示する例では、主部１１ｍ、１２ｍの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。
【００７５】
なお、このとき、半導体層１１は、ｎ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層１２は、少なくともチャネルに垂直な方向（Ｗ方向）に、ｐ型ＴＦＴの活性層となるパターン（最終形態）よりも大きくなるように加工されている。
【００７６】
次に、図３（ａ）および（ｂ）に示すように、マスク膜１３、１４を残したままの状態で、これらをマスクとして、半導体層１１、１２にｐ型不純物（例えばボロン）を注入する。ｐ型不純物は、半導体層１１、１２のうちマスク膜１３、１４で覆われた主部１１ｍ、１２ｍには注入されず、傾斜部１１ｅ、１２ｅのみに選択的に導入される。この後、マスク膜１３、１４を除去する。
【００７７】
続いて、図４（ａ）および（ｂ）に示すように、半導体層１１の全体を覆うマスク膜１８と、半導体層１２の一部を覆うマスク膜１９とを形成する。図示する例では、マスク膜１９は、半導体層１２よりもチャネル方向に長く、チャネル幅方向に短いパターンを有する。マスク膜１９は、傾斜部１１ｅのうちチャネル方向に延びる部分を露出するように配置される。なお、マスク膜１９は、少なくとも、傾斜部１１ｅのうち寄生トランジスタとして動作し得る部分を露出するように配置されればよく、マスク膜１９の形状や大きさは図示する例に限定されない。
【００７８】
この後、図５（ａ）および（ｂ）に示すように、マスク膜１８、１９をマスクとして、半導体層１２のエッチングを行う。これにより、半導体層１２のうちマスク膜１９で覆われていない部分がエッチングされる。このとき、ｐ型不純物が注入された傾斜部１２ｅのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部が形成される。このようにして、最終形態に加工された半導体層２０が得られる。マスク膜１８、１９を除去する。
【００７９】
図６（ａ）および（ｂ）に示すように、得られた半導体層１１では、半導体層１１の周縁に位置する傾斜部１１ｅの全体に、主部１１ｍよりも高い濃度でｐ型不純物が含まれている。一方、半導体層２０では、傾斜部２０ｅのうちチャネル幅方向に延びる部分のみに、主部２０ｍよりも高い濃度でｐ型不純物が含まれている。傾斜部２０ｅのうちチャネル方向に延びる部分のｐ型不純物濃度は、主部２０ｍのｐ型不純物濃度と同程度である。
【００８０】
このようにして、半導体層１１の傾斜部１１ｅのｐ型不純物濃度を、半導体層１１の主部１１ｍ、半導体層２０の主部２０ｍ、および半導体層２０の傾斜部２０ｅのうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度よりも高めることができる。
【００８１】
なお、図示しないが、半導体層１１にｐ型不純物をさらに導入し、半導体層１１の主部１１ｍのｐ型不純物濃度を、半導体層２０の主部２０ｍのｐ型不純物濃度よりも高めることが好ましい。これにより、半導体層１１を用いたｎ型ＴＦＴの電圧−電流特性を、ゲート電圧Ｖｇが増加する方向にシフトさせることができる。よって、ゲート電圧Ｖｇがゼロのときにｎ型ＴＦＴがオフ状態となるように調整できる。
【００８２】
この後、図示しないが、半導体層１１、２０の上に、ゲート絶縁膜およびゲート電極を設ける。また、半導体層１１の一部にｎ型不純物を導入して、ソースおよびドレイン領域を形成し、半導体層２０の一部にｐ型不純物を導入して、ソースおよびドレイン領域を形成する。さらに、ソースおよびドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を設ける。これにより、半導体層１１を活性層とするｎ型ＴＦＴ、および半導体層２０を活性層とするｐ型ＴＦＴを得る。
【００８３】
以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
【００８４】
図７（ａ）〜（ｇ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。
【００８５】
まず、図７（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜１０４を形成する。次いで、結晶質半導体膜１０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）１０５、１０６を形成する。
【００８６】
基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いる。下地膜１０２、１０３として、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などを用いることができる。本実施形態では、下層の下地膜１０２として窒化ケイ素膜、上層の下地膜１０３として酸化ケイ素膜を用いる。これらの下地膜は、例えばプラズマＣＶＤ法で形成できる。なお、本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でもよい。
【００８７】
また、本実施形態では、結晶質半導体膜１０４として、結晶質ケイ素膜（厚さ：例えば２０〜１５０ｎｍ、好ましくは３０〜８０ｎｍ）を形成する。結晶質ケイ素膜は、まず、下地膜１０３上に非晶質ケイ素膜（ａ−Ｓｉ）膜を形成し、ａ−Ｓｉ膜にニッケル（Ｎｉ）を添加した後、固相結晶化（ＳＰＣ：Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）を行うことによって形成できる。あるいは、ａ−Ｓｉ膜に直接エキシマレーザーを照射して結晶化させることによって形成してもよい。
【００８８】
次いで、図７（ｂ）に示すように、マスク膜１０５、１０６をマスクとして、結晶質半導体膜１０４を島状にエッチングする。これにより、後にｎ型ＴＦＴの活性層（ソース／ドレイン領域、チャネル領域）となる半導体層１０７と、ｐ型ＴＦＴの活性層となる半導体層１０８とを得る。ただし、半導体層１０８は、ｐ型ＴＦＴの活性層となる半導体層の最終形態よりもチャネル幅方向に大きいパターンを有している。また、ここでは、半導体層１０７、１０８の厚さを例えば５０ｎｍとする。
【００８９】
この状態で、図７（ｃ）に示すように、マスク膜１０５、１０６の上方から低濃度でｐ型不純物１０９をドープする。ここでは、ｐ型不純物１０９としてボロンを用いる。このときのボロン１０９の注入条件として、例えば加速電圧を５〜２０ｋＶとし、ドーズ量を５×１０11〜１×１０13ｃｍ-2とする。これにより、半導体層１０７、１０８のうちマスク膜１０５、１０６からはみ出ている部分（傾斜部）１０７ｅ、１０８ｅのみにｐ型不純物１０９が注入される。半導体層１０７、１０８のうちマスク膜１０５、１０６で覆われている部分（主部）１０７ｍ、１０８ｍにはｐ型不純物１０９は注入されない。
【００９０】
続いて、図７（ｄ）に示すように、マスク膜１０５、１０６を除去した後、半導体層１０７の全体を覆うマスク膜１１４と、半導体層１０８の主部１０８ｍの一部を覆うマスク膜１１５とを新たに形成する。マスク膜１１５は、半導体層１０８の傾斜部１０８ｎのうち寄生トランジスタとして動作し得る部分が露出されるように配置されればよい。従って、半導体層１０８の周縁の傾斜部１０８ｅ全体を露出するように配置されてもよいし、図４（ｂ）を参照しながら前述したように、傾斜部１０８ｅのうちチャネル方向に延びる部分のみを露出するように配置されてもよい。
【００９１】
この後、図７（ｅ）に示すように、マスク膜１１４、１１５をマスクとして、半導体層１０８のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層１１６を得る。半導体層１１６の傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｐ型不純物が含まれていない。
【００９２】
本実施形態では、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層１０８のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）１０８と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層１０８にもマスク膜１１４、１１５にも覆われていない部分が掘れてしまうことを防止できる。
【００９３】
このエッチング工程において、図５２に示すように、下地膜１０３の表層部が薄く削られることもある。例えば下地膜１０３として、厚さが１００ｎｍの酸化ケイ素膜を用いる場合、下地膜１０３のうち半導体層１０８（エッチングによって半導体層１１６になる前のパターン）にもマスク膜１１４にも覆われていない部分のみが薄くなる。この結果、下地膜１０３に、１０〜２０ｎｍ程度またはそれ以下の段差が生じる。この段差は十分に小さいため、ゲート絶縁膜のカバレッジに与える影響は小さい。
【００９４】
なお、特にゲート絶縁膜が薄い場合、半導体層の端部に段差があると、上記のような小さい段差であっても、カバレッジに影響を与える可能性がある。これに対し、本実施形態では、図示するように、下地膜１０３が掘れることによる段差は、半導体層１０７、１１６の端部から離れた位置に形成され、半導体層１０７、１１６の端部近傍にはほとんど生じない。具体的には、下地膜１０３のうち半導体層１０８から露出していた部分が削られることから、段差は、半導体層１１６の端部では生じず、エッチング前の半導体層１０８の端部で主に生じる。同様に、下地膜１０３のうちマスク膜１１４から露出していた部分が削られることから、半導体層１０７の端部では段差が生じない。このように、ｎ型およびｐ型ＴＦＴの何れの半導体層１０７、１１６の端部においても、下地膜１０３の掘れによる段差が生じないので、ゲート絶縁膜が薄い場合でも、半導体層１０７、１１６をより確実に被覆することできる。
【００９５】
次いで、マスク膜１１４、１１５を除去する。このようにして、図７（ｆ）に示すように、傾斜部のドーピング状態の異なる半導体層１０７、１１６が得られる。
【００９６】
この後、図７（ｇ）に示すように、半導体層１０７、１１６上にゲート絶縁膜１１７、ゲート電極膜１１８を形成する。また、この断面図には図示できないが、半導体層１０７にｎ型不純物をドープして、ソース・ドレイン領域を形成する。同様に、半導体層１１６にｐ型不純物をドープして、ソース・ドレイン領域を形成する。続いて、ゲート電極膜１１８の上に、層間絶縁膜１１９、１２０を形成する。ここでは、窒化ケイ素膜を下層１１９とし、酸化ケイ素膜を上層１２０とする積層構造の層間絶縁膜を形成する。
【００９７】
さらに、この断面図には図示できないが、層間絶縁膜１２０上に、各ＴＦＴのソース電極およびドレイン電極を設ける。ソース電極は、層間絶縁膜１１９、１２０およびゲート絶縁膜１１７に設けられたコンタクトホール内で、それぞれのＴＦＴのソース領域と接続させる。同様に、ドレイン電極は、層間絶縁膜１１９、１２０およびゲート絶縁膜１１７に設けたコンタクトホール内で、それぞれのＴＦＴのドレイン領域と接続させる。このようにして、ｎ型ＴＦＴおよびｐ型ＴＦＴを得る。
【００９８】
この後、ｎ型ＴＦＴおよびｐ型ＴＦＴを覆うように樹脂層１２１を形成する。また、本実施形態では、樹脂層１２１の上に画素電極膜１２２を形成する。図示していないが、画素電極膜１２２は、樹脂層１２１に設けたコンタクトホール内で、ｎ型ＴＦＴのドレイン電極およびｐ型ＴＦＴのソース電極に電気的に接続される。
【００９９】
なお、図７に示すプロセスにおいて、必要に応じて、ｎ型ＴＦＴとｐ型ＴＦＴとの閾値電圧Ｖｔｈを個別に制御するために、各ＴＦＴの半導体層１０７、１１６にｐ型不純物をドーピング（チャネルドープ）してもよい。このとき、半導体層１０７、１１６の何れか一方に選択的にチャネルドープを行ったり、あるいは、別々にチャネルドープを行うことにより、これらの半導体層１０７、１１６の主部のｐ型不純物濃度を異ならせてもよい。
【０１００】
本実施形態によると、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧−電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
【０１０１】
本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
【０１０２】
また、特許文献１に記載された方法では、ｎ型ＴＦＴの寄生トランジスタに起因する「コブ（バンプ）」の発生を抑えることはできるが、ゲート絶縁膜を薄くすることができないので、ｎ型ＴＦＴの閾値電圧Ｖｔｈを十分に低くすることが困難である。特許文献１では、図５０に示すマスク層２４４ｎ、２４４ｐをゲート絶縁膜の下層として使用する。このため、ゲート絶縁膜は２層構造となり、このうちの上層の絶縁膜のみで半導体層の側面をカバーする必要がある。従って、ゲート絶縁膜の合計厚さを低減することは難しい。なお、マスク層２４４ｎ、２４４ｐをゲート絶縁膜として用いずに、除去することもできる。しかしながら、その場合には、マスク層（酸化ケイ素層）２４４ｎ、２４４ｐのエッチングの際に、同じ材料からなる下地膜も大きく掘れることになる。例えば下地膜の表層部は、マスク層２４４ｎ、２４４ｐの厚さと同程度以上、例えば４０ｎｍ以上の厚さで掘れる。この結果、半導体層の端部において、半導体層と下地膜との段差が拡大する。このような段差をゲート絶縁膜で確実に被覆するためには、ゲート絶縁膜をさらに厚くする必要がある。
【０１０３】
これに対し、本実施形態によると、特許文献１のような２層構造のゲート絶縁膜を形成する必要がないので、ゲート絶縁膜１１７を、特許文献１のゲート絶縁膜よりも大幅に薄くできる。また、半導体層１０８のエッチング工程において、半導体層（Ｓｉ層）１０８と下地膜（例えば酸化ケイ素層）１０３との間で十分なエッチング選択比を確保できる。従って、下地膜１０３の表層部が同時にエッチングされて、半導体層１１６のパターンと、その周辺の下地膜１０３との段差が拡大することを抑制できる。この結果、ゲート絶縁膜１１７で段差をより確実に被覆することが可能になるので、ゲート絶縁膜１１７を厚くする必要がない。
【０１０４】
このように、ゲート絶縁膜１１７を他工程の制約無く形成できるため、ゲート絶縁膜１１７を従来よりも薄膜化できる。また、ゲート絶縁膜１１７の厚さを、高い自由度で設定できるので、求められるデバイスに最適な厚さに設定することが可能である。
【０１０５】
ゲート絶縁膜１１７の厚さは、半導体層１０７、１１６の厚さ以下であることが好ましい。例えば、ゲート絶縁膜１１７の厚さは２５ｎｍ以上５０ｎｍ以下に設定されることが好ましい。これにより、各ＴＦＴの閾値電圧Ｖｔｈを効果的に低減できるので、半導体装置の駆動電圧をより小さく抑えることが可能になる。
【０１０６】
ここで、ｐ型およびｎ型ＴＦＴの半導体層におけるｐ型不純物濃度の大小関係を説明する。以下の説明では、ｎ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｎ−ｅ、主部のｐ型不純物濃度をＣｎ−ｍとし、ｐ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｐ−ｅ、主部のｐ型不純物濃度をＣｐ−ｍとする。なお、ここでいう「主部のｐ型不純物濃度」とは、半導体層の主部のうちチャネル領域となる領域（ソース・ドレイン領域を除く領域）のｐ型不純物濃度である。また、「傾斜部のうち寄生トランジスタとして動作し得る部分」とは、傾斜部のうちチャネル領域の縁部に位置する部分、すなわち、ゲート電極と重なっている部分を指すものとする。
【０１０７】
上述してきたように、ｎ型ＴＦＴの寄生トランジスタがＴＦＴ特性に与える影響を抑えるためには、
Ｃｎ−ｅ＞Ｃｎ−ｍ    （１）
であることが必要である。また、ｎ型およびｐ型ＴＦＴにおいて、閾値電圧を制御する目的で、半導体層にｐ型不純物をドープ（チャネルドープ）してもよい。ただし、ゲート電圧Ｖｇがゼロのときに何れのＴＦＴもオフ状態となるように閾値電圧を調整するためには、
Ｃｎ−ｍ＞Ｃｐ−ｍ    （２）
であることが好ましい。（１）および（２）式をまとめると、下記のようになる。
Ｃｎ−ｅ＞Ｃｎ−ｍ＞Ｃｐ−ｍ    （３）
さらに、ｐ型ＴＦＴの傾斜部のｐ型不純物濃度が高すぎると、ｐ型ＴＦＴの寄生トランジスタがＴＦＴ特性に与える影響が大きくなる。これを抑制するためには、
Ｃｐ−ｅ＜Ｃｎ−ｅ    （４）
であることが好ましい。より好ましくは、
Ｃｐ−ｅ≦Ｃｐ−ｍ    （５）
である。
【０１０８】
本実施形態を適用することにより、ｎ型ＴＦＴの閾値電圧Ｖｔｈを従来よりも大幅に低減できる。従来のｎ型ＴＦＴでは、ゲート絶縁膜の厚さが７０ｎｍのとき、ｎ型ＴＦＴの閾値電圧の下限は１．３Ｖであった。これに対し、本実施形態では、ｎ型半導体層の傾斜部にｐ型不純物を導入することによって、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．８Ｖまで、従来よりも０．５Ｖも低減できる。また、ゲート絶縁膜１１７の厚さが４０ｎｍのとき、従来のｎ型ＴＦＴの閾値電圧の下限は０．９Ｖであるが、本実施形態では、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．５Ｖまで低減できる。さらに、本実施形態によると、ゲート絶縁膜を例えば４０ｎｍ以下に薄くしても、信頼性を確保できる。
【０１０９】
本実施形態の半導体装置は、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用される。画像メモリを備えた表示装置では、表示データが変わらないとデータの転送が不要のため、消費電力を極めて低くできる。このような表示装置の画像メモリとして、本実施形態における半導体装置（ＳＲＡＭ回路あるいはＤＲＡＭ回路など）を用いると、表示装置の消費電力をさらに低く抑えることができる。具体的には、パネル駆動電圧を従来よりも大幅に低く（例えば２Ｖ未満）抑えることが可能となる。この結果、例えば、昇圧回路を設けることなく、ボタン電池等によって駆動させることが可能となる（３Ｖ駆動）。このような表示装置は、例えば常時表示を行う用途にも好適に使用され得る。
【０１１０】
（第２実施形態）
本発明による第２実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１を参照しながら前述した第１実施形態の半導体装置と同様の構成を有する。また、第１実施形態と同様に、ｎ型ＴＦＴの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｎ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
【０１１１】
ただし、本実施形態と第１実施形態とは、製造方法が異なっている。具体的には、第１実施形態では、ｐ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行うのに対し、本実施形態では、ｎ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行う。このため、各ＴＦＴの傾斜部におけるｐ型不純物のドーピング状態は、第１実施形態の半導体装置におけるドーピング状態と異なっている。
【０１１２】
以下、本実施形態の半導体装置の製造方法の概略を説明する。
【０１１３】
図９〜図１２は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ−Ａ’線に沿った断面図である。Ａ−Ａ’線はチャネル幅方向と平行である。また、図９〜図１２では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
【０１１４】
まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）２３、２４を形成する。次いで、マスク膜２３、２４をマスクとして、半導体膜のパターニングを行う。これにより、図９（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層２１と、ｐ型ＴＦＴの活性層となる半導体層２２とを得る。半導体層２１、２２は、それぞれ、マスク膜２３、２４で覆われた主部２１ｍ、２２ｍと、主部２１ｍ、２２ｍの周縁に位置し、マスク膜２３、２４で覆われていない傾斜部２１ｅ、２２ｅとを有している。図示する例では、主部２１ｍ、２２ｍの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。
【０１１５】
なお、このとき、半導体層２２は、ｐ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層２１は、少なくともチャネルに垂直な方向（チャネル幅方向）に、ｎ型ＴＦＴの活性層となるパターン（最終形態）よりも大きくなるように加工されている。
【０１１６】
次に、図１０（ａ）および（ｂ）に示すように、マスク膜２３、２４を除去し、半導体層２１の主部２１ｍの一部を覆うマスク膜２５と、半導体層２２の全体を覆うマスク膜２６とを新たに形成する。図示する例では、マスク膜２５は、半導体層２１よりもチャネル方向に長く、チャネル幅方向に短いパターンを有する。マスク膜２５は、傾斜部２１ｅのうちチャネル方向に延びる部分を露出するように配置される。なお、マスク膜２５は、傾斜部２１ｅのうち寄生トランジスタとして動作し得る部分を露出する開口部を有していればよく、マスク膜２５の形状や大きさは図示する例に限定されない。
【０１１７】
続いて、図１１（ａ）および（ｂ）に示すように、マスク膜２５、２６をマスクとして、半導体層２１のエッチングを行う。これにより、半導体層２１のうちマスク膜２５で覆われていない部分がエッチングされる。本実施形態では、このエッチング工程により、傾斜部２１ｅのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部２７ｅが形成される。このようにして、最終形態に加工された半導体層２７を得る。
【０１１８】
次いで、マスク膜２５、２６をマスクとして、半導体層２７にｐ型不純物（例えばボロン）を注入する。ｐ型不純物は、半導体層２７のマスク膜２５で覆われていない部分（傾斜部２７ｅ）のみに選択的に導入される。半導体層２７のうちマスク膜２５で覆われた主部２７ｍ、および、半導体層２２には、ｐ型不純物は注入されない。この後、マスク膜２５、２６を除去する。
【０１１９】
これにより、図１２（ａ）および（ｂ）に示すように、得られた半導体層２７では、半導体層２７の傾斜部２７ｅの一部に、主部２７ｍよりも高い濃度でｐ型不純物が含まれている。図示する例では、傾斜部２７ｅのうちチャネル方向に延びる部分のみに、主部２７ｍよりも高い濃度でｐ型不純物が含まれている。傾斜部２７ｅのうち半導体層２７のチャネル幅方向に延びる部分のｐ型不純物濃度は、主部２７ｍのｐ型不純物濃度と同程度である。一方、半導体層２２では、主部２２ｍおよび傾斜部２２ｅのｐ型不純物濃度は同程度である。
【０１２０】
このようにして、半導体層２７の傾斜部２７ｅのうち少なくとも寄生トランジスタとして動作し得る部分に、半導体層２７の主部２７ｍ、半導体層２２の主部２２ｍ、および半導体層２２の傾斜部２２ｅよりも高い濃度でｐ型不純物を導入することができる。
【０１２１】
なお、図示しないが、半導体層２７にｐ型不純物をさらに導入し、半導体層２７の主部２７ｍのｐ型不純物濃度を、半導体層２２の主部２２ｍのｐ型不純物濃度よりも高めることが好ましい。これにより、半導体層２７を用いたｎ型ＴＦＴの電圧−電流特性を、ゲート電圧Ｖｇが増加する方向にシフトさせることができる。よって、ゲート電圧Ｖｇがゼロのときにｎ型ＴＦＴがオフ状態となるように調整できる。
【０１２２】
この後、図示しないが、半導体層２７、２２の上に、ゲート絶縁膜およびゲート電極を設ける。また、半導体層２７の一部にｎ型不純物を導入して、ソースおよびドレイン領域を形成し、半導体層２２の一部にｐ型不純物を導入して、ソースおよびドレイン領域を形成する。さらに、ソースおよびドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を設ける。これにより、半導体層２７を活性層とするｎ型ＴＦＴ、および半導体層２２を活性層とするｐ型ＴＦＴを得る。
【０１２３】
以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
【０１２４】
図１３（ａ）〜（ｇ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図７と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０１２５】
まず、図１３（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜２０４を形成する。次いで、結晶質半導体膜２０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）２０５、２０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。
【０１２６】
次いで、図１３（ｂ）に示すように、マスク膜２０５、２０６をマスクとして、結晶質半導体膜２０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層２０７と、ｐ型ＴＦＴの活性層となる半導体層２０８とを得る。ただし、半導体層２０７は、ｎ型ＴＦＴの活性層となる半導体層の最終形態よりもチャネル幅方向に大きいパターンを有している。また、ここでは、半導体層２０７、２０８の厚さを例えば５０ｎｍとする。
【０１２７】
この後、図１３（ｃ）に示すように、マスク膜２０５、２０６を除去し、半導体層２０７の一部を覆うマスク膜２０９と、半導体層２０８の全体を覆うマスク膜２１０とを新たに形成する。マスク膜２０９は、半導体層２０７の傾斜部２０７ｅのうち寄生トランジスタとして動作し得る部分が露出されるように配置されればよい。従って、半導体層２０７の傾斜部２０７ｅの全体を露出するように配置されてもよいし、図１０（ｂ）を参照しながら前述したように、傾斜部２０７ｅのうちチャネル方向に延びる部分のみを露出するように配置されてもよい。
【０１２８】
次いで、図１３（ｄ）に示すように、マスク膜２０９、２１０をマスクとして、半導体層２０７のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層２１１を得る。
【０１２９】
本実施形態では、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層２０７のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）２０７と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層２０７にもマスク膜２０９、２１０にも覆われていない部分が掘れてしまうことを防止できる。
【０１３０】
この状態で、図１３（ｅ）に示すように、マスク膜２０９、２１０の上方から低濃度でｐ型不純物２１２をドープする。ここでは、ｐ型不純物２１２としてボロンを用いる。このときのボロン２１２の注入条件として、例えば加速電圧を５〜２０ｋＶとし、ドーズ量を５×１０11〜１×１０13ｃｍ-2とする。
【０１３１】
これにより、半導体層２１１のうちマスク膜２０９からはみ出ている部分（傾斜部）２１１ｅのみにｐ型不純物２１２が選択的に注入される。半導体層２１１のうちマスク膜２０９で覆われている部分（主部）２１１ｍ、および半導体層２０８にはｐ型不純物２１２は注入されない。
【０１３２】
次いで、マスク膜２０９、２１０を除去する。このようにして、図１３（ｆ）に示すように、傾斜部のドーピング状態の異なる半導体層２１１、２０８が得られる。
【０１３３】
この後、図１３（ｇ）に示すように、ゲート絶縁膜１１７、ゲート電極膜１１８、ソース・ドレイン領域、層間絶縁膜１１９および１２０、ソースおよびドレイン電極、樹脂層１２１、画素電極膜１２２を形成する。これらの膜および領域は、図７（ｇ）を参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。
【０１３４】
なお、図１３に示すプロセスにおいて、必要に応じて、ｎ型ＴＦＴとｐ型ＴＦＴとの閾値電圧Ｖｔｈを個別に制御するために、各ＴＦＴの半導体層２１１、２０８の主部にｐ型不純物をドーピング（チャネルドープ）してもよい。このとき、半導体層２１１、２０８の何れか一方に選択的にチャネルドープを行ったり、あるいは、別々にチャネルドープを行うことにより、これらの半導体層２１１、２０８の主部のｐ型不純物濃度を異ならせてもよい。
【０１３５】
本実施形態によると、第１実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧−電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
【０１３６】
また、本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
【０１３７】
さらに、第１実施形態と同様に、例えば特許文献１に記載された方法と比べて、ゲート絶縁膜１１７を薄くできるので、閾値電圧Ｖｔｈを効果的に低減できる。ゲート絶縁膜１１７の厚さの好ましい範囲は、第１実施形態で説明した範囲と同じである。
【０１３８】
本実施形態を適用することにより、ｎ型ＴＦＴの閾値電圧Ｖｔｈを従来よりも大幅に低減できる。従来のｎ型ＴＦＴでは、ゲート絶縁膜の厚さが７０ｎｍのとき、ｎ型ＴＦＴの閾値電圧の下限は１．３Ｖであった。これに対し、本実施形態では、ｎ型半導体層の傾斜部にｐ型不純物を導入することによって、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．８Ｖまで、従来よりも０．５Ｖも低減できる。また、ゲート絶縁膜１１７の厚さが４０ｎｍのとき、従来のｎ型ＴＦＴの閾値電圧の下限は０．９Ｖであるが、本実施形態では、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．５Ｖまで低減できる。さらに、本実施形態によると、ゲート絶縁膜を例えば４０ｎｍ以下に薄くしても、信頼性を確保できる。
【０１３９】
本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。例えば、本実施形態の半導体装置をメモリ回路に適用すると、パネル駆動電圧を従来よりも大幅に低く（例えば２Ｖ未満）抑えることが可能となる。この結果、例えば、昇圧回路を設けることなく、ボタン電池等によって駆動させることが可能となる（３Ｖ駆動）。
【０１４０】
（第３実施形態）
本発明による第３実施形態の半導体装置を説明する。本実施形態では、ｎ型およびｐ型ＴＦＴの半導体層が、ソース・ドレイン領域の幅よりもチャネル幅の小さいパターン（いわゆる「ドッグボーンパターン」）を有する点で、前述の実施形態と異なっている。
【０１４１】
前述の実施形態では、ｎ型およびｐ型ＴＦＴの活性層となる島状半導体層が、長方形のパターンを有している。しかし、実際の回路、特に画素に内蔵されるＳＲＡＭ回路やＤＲＡＭ回路などのメモリ回路においては、チャネル幅の小さいパターンを有する島状半導体層が多く使用される。この場合、島状半導体層のうちコンタクトホールを形成する領域のチャネル幅方向の幅よりも、チャネル領域の幅（チャネル幅Ｗ）の方が小さくなる。すなわち、半導体層のパターンは、ソース領域とドレイン領域との間に、くびれ部を有する。「くびれ部」とは、その幅が他の部分の幅よりも狭くなっている部分を指す。本明細書では、くびれ部を有するパターンを、「ドッグボーンパターン」と称する。
【０１４２】
図１４（ａ）は、本実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。図１４（ｂ）は、図１４（ａ）の平面図に示すＩＶ−ＩＶ’線に沿った断面図である。図１４（ｃ）および（ｄ）は、それぞれ、図１４（ａ）の平面図に示すＶ−Ｖ’線およびＶＩ−ＶＩ’線に沿った断面図である。Ｖ−Ｖ’線およびＶＩ−ＶＩ’線はチャネル方向に垂直であり、ＩＶ−ＩＶ’線はチャネル方向に平行である。簡単のため、図１（ａ）〜（ｄ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０１４３】
本実施形態の半導体装置は、ｎ型ＴＦＴ３００およびｐ型ＴＦＴ４００を備えている。ｎ型ＴＦＴ３００は、ソース・ドレイン領域と、その間に位置するチャネル領域とを含む半導体層３１を有している。ソースおよびドレイン領域は、コンタクト部９（ｎ）、１０（ｎ）を介して、半導体層３１の上方にあるソース電極およびドレイン電極にそれぞれ接続されている。半導体層３１の上には、チャネル領域と重なるようにゲート電極Ｇ（ｎ）が設けられている。また、基板１の上方から見て、半導体層３１のパターンは、ソース領域とドレイン領域との間にくびれ部３２を有している（図１４（ａ））。くびれ部３２のチャネル幅方向の幅は、ソースおよびドレイン領域のチャネル幅方向の最大幅よりも小さい。チャネル領域は、くびれ部３２に形成されている。
【０１４４】
ｐ型ＴＦＴ４００も、ｎ型ＴＦＴ３００と同様に、ソース・ドレイン領域と、その間に位置するチャネル領域とを含む半導体層３５を有している。ソースおよびドレイン領域は、コンタクト部９（ｐ）、１０（ｐ）を介して、半導体層３５の上方にあるソース電極およびドレイン電極にそれぞれ接続されている。半導体層３５の上には、チャネル領域と重なるようにゲート電極Ｇ（ｐ）が設けられている。基板１の上方から見て、半導体層３５のパターンは、ソース領域とドレイン領域との間にくびれ部３６を有している。チャネル領域は、くびれ部３６に形成されている。
【０１４５】
ｎ型ＴＦＴ３００およびｐ型ＴＦＴ４００の半導体層３１、３５では、くびれ部３２、３６の幅がチャネル幅Ｗとなる。本実施形態の半導体装置を、例えば画素に内蔵されるメモリ回路に用いる場合には、消費電流の抑制に対しオフ動作時のリーク電流を最小限に抑えるためにチャネル幅Ｗを小さく抑えることが好ましい。チャネル幅Ｗは、例えば３〜４μｍ程度である。一方、ソース・ドレイン領域のうちコンタクト部が配置される領域のチャネル幅方向の幅は、コンタクトホールの幅（例えば４μｍ）よりも大きく、例えば８μｍである。
【０１４６】
本実施形態でも、半導体層３１、３５は、それぞれ、傾斜部３１ｅ、３５ｅと、主部３１ｍ、３５ｍとを有している。ｎ型ＴＦＴ３００において、傾斜部３１ｅのうち少なくともゲート電極Ｇ（ｎ）と重なっている部分には、半導体層３１の主部３１ｍ、半導体層３５の主部３５ｍよりも高い濃度でｐ型不純物が導入されている。図示する例では、傾斜部３１ｅの全体に、そのような高濃度でｐ型不純物が導入されている。一方、半導体層３５の傾斜部３５ｅのうちゲート電極Ｇ（ｐ）と重なっている部分のｐ型不純物濃度は、傾斜部３１ｅのｐ型不純物濃度よりも低い。図示する例では、半導体層３５の傾斜部３５ｅのうちくびれ部に位置する部分のｐ型不純物濃度は、傾斜部３１ｅのｐ型不純物よりも低い。傾斜部３５ｅのうちくびれ部に位置する部分のｐ型不純物濃度は、例えば主部３５ｍのｐ型不純物濃度と同程度であってもよい。
【０１４７】
なお、半導体層３５の傾斜部３５ｅのうち、ゲート電極Ｇ（ｐ）と重なっていない部分には、半導体層３１の傾斜部３１ｅと同程度の高い濃度でｐ型不純物が導入されていてもよい。例えば、半導体層３５のうちくびれ部３６の縁部に位置しない部分に高濃度でｐ型不純物が導入されても、この部分は寄生トランジスタとして動作しないため、ＴＦＴ特性に影響を与えない。
【０１４８】
なお、本実施形態における半導体層３１、３５のドーピング状態は、上記の状態に限定されない。本実施形態では、ｎ型ＴＦＴ３００において、半導体層３１の傾斜部３１ｅのうち少なくともゲート電極Ｇ（ｎ）と重なる部分（チャネル領域の縁部に位置する部分）、すなわち寄生トランジスタとして動作し得る部分のｐ型不純物濃度Ｃｎ−ｅが、主部３１ｍ、３５ｍのｐ型不純物濃度Ｃｎ−ｍ、Ｃｐ−ｍよりも高ければよい。また、ｐ型ＴＦＴ４００においては、半導体層３５の傾斜部３５ｅのうち少なくともゲート電極Ｇ（ｐ）と重なる部分、すなわち寄生トランジスタとして動作し得る部分のｐ型不純物濃度Ｃｐ−ｅが、上記濃度Ｃｎ−ｅよりも低ければよい。
【０１４９】
本実施形態でも、前述の実施形態と同様に、ｎ型ＴＦＴ３００およびｐ型ＴＦＴ４００の何れにおいても、傾斜部３１ｅ、３５ｅの特性（寄生トランジスタの特性）がＴＦＴ特性に与える影響を抑制できる。従って、ゲート電圧Ｖｇがゼロのときに何れもＴＦＴもオフ状態にすることが容易となる。また、プロセス条件を調整することにより、これらのＴＦＴの駆動電圧を低く抑えることが可能になる。
【０１５０】
次に、本実施形態の半導体装置の製造方法の一例を説明する。本実施形態の製造方法は、図２〜図７を参照しながら前述した第１実施形態の製造方法と同様に、２回のエッチング工程によって、ｐ型ＴＦＴの半導体層のパターニングを行う。ただし、第１実施形態では、２回目のエッチング工程で、ｐ型ＴＦＴの半導体層の両端部を除去したが、本実施形態では、２回目のエッチング工程で、長方形パターンを有する半導体層に、くびれ部を形成する。
【０１５１】
図１５〜図２０は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ−Ａ’線に沿った断面図である。Ａ−Ａ’線はチャネル幅方向と平行である。図１５〜図２０では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
【０１５２】
まず、図１５（ａ）および（ｂ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜３０４を形成する。次いで、結晶質半導体膜３０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）３０５、３０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。ただし、本実施形態では、マスク膜３０５は、ドッグボーンパターンを有し、マスク膜３０６は、長方形パターンを有する。
【０１５３】
次いで、図１６（ａ）および（ｂ）に示すように、マスク膜３０５、３０６をマスクとして、結晶質半導体膜３０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層３０７と、ｐ型ＴＦＴの活性層となる半導体層３０８とを得る。半導体層３０７はドッグボーンパターンを有し、半導体層３０８は長方形パターンを有する。半導体層３０８のうちチャネル領域となる領域の幅は、ｐ型ＴＦＴの半導体層の最終形態のチャネル幅よりも大きい。また、ここでは、半導体層３０７、３０８の厚さを例えば５０ｎｍとする。
【０１５４】
この状態で、図１７（ａ）および（ｂ）に示すように、マスク膜３０５、３０６の上方から低濃度でｐ型不純物３０９をドープする。ここでは、ｐ型不純物３０９としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層３０７、３０８のうちマスク膜３０５、３０６からはみ出ている部分（傾斜部）３０７ｅ、３０８ｅのみにｐ型不純物３０９が注入される。半導体層３０７、３０８のうちマスク膜３０５、３０６で覆われている部分（主部）３０７ｍ、３０８ｍにはｐ型不純物３０９は注入されない。
【０１５５】
続いて、図１８（ａ）および（ｂ）に示すように、マスク膜３０５、３０６を除去した後、半導体層３０７、３０８の上に、新たにマスク膜３１１を形成する。半導体層３０７の全体はマスク膜３１１で覆われる。また、半導体層３０８のうちチャネル領域となる領域の周縁に位置する部分のみがマスク膜３１１から露呈する。なお、マスク膜３１１のパターンは特に限定されない。マスク膜３１１は、半導体層３０８の傾斜部３０８ｅのうち寄生トランジスタとして動作し得る部分と、主部３０８ｍのうち寄生トランジスタとして動作し得る部分の近傍に位置する部分とが露出されるように配置されればよい。
【０１５６】
この後、図１９（ａ）および（ｂ）に示すように、マスク膜３１１をマスクとして、半導体層３０８のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層３１２を得る。このエッチングによって、半導体層３０８のうち、ｐ型不純物が注入された傾斜部３０８ｅの一部（少なくとも寄生トランジスタとして動作し得る部分）が除去され、くびれ部が形成される。従って、得られた半導体層３１２は、ドッグボーンパターンを有している。
【０１５７】
本実施形態でも、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層３０８のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）３０８と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層３０８にもマスク膜３１１にも覆われていない部分が掘れてしまうことを防止できる。
【０１５８】
次いで、マスク膜３１１を除去する。このようにして、図２０（ａ）および（ｂ）に示すように、傾斜部のドーピング状態の異なる半導体層３０７、３１２が得られる。半導体層３０７では、傾斜部３０７ｅの全体に、主部３０７ｍおよび半導体層３１２よりも高い濃度でｐ型不純物が導入されている。半導体層３１２では、傾斜部３１２ｅのうちくびれ部に位置する部分のｐ型不純物濃度は、主部３１２ｍのｐ型不純物濃度と略等しい。また、傾斜部３１２ｅのうちくびれ部以外に位置する部分には、主部３０７ｍおよび半導体層３１２よりも高い濃度でｐ型不純物が導入されている。図示する状態では、傾斜部３１２ｅのうちくびれ部以外に位置する部分のｐ型不純物濃度は、半導体層３０７の傾斜部３０７ｅのｐ型不純物濃度と略等しいが、この工程の後、半導体層３０７の全体にさらにｐ型不純物を導入して、閾値電圧を調整してもよい。
【０１５９】
この後、図示しないが、図７（ｇ）を参照しながら前述した方法と同様の方法で、ｎ型およびｐ型ＴＦＴを完成させる。
【０１６０】
本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧−電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
【０１６１】
また、本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
【０１６２】
さらに、第１実施形態と同様に、例えば特許文献１に記載された方法と比べて、ゲート絶縁膜１１７を薄くできるので、閾値電圧Ｖｔｈを効果的に低減できる。ゲート絶縁膜１１７の厚さの好ましい範囲は、第１実施形態で説明した範囲と同じである。
【０１６３】
本実施形態を適用することにより、半導体装置の信頼性を確保しつつ、駆動電圧を低く抑えることができる。
【０１６４】
さらに、本実施形態によると、第１実施形態よりも効率的に素子を集積化できるというメリットがある。従って、回路面積を小さくすることが可能になる。この理由を、図面を参照しながら説明する。
【０１６５】
図２１（ａ）〜（ｃ）は、それぞれ、第１実施形態の半導体装置の製造工程を示す平面図であり、図２２（ａ）〜（ｃ）は、それぞれ、本実施形態の半導体装置の製造工程を示す平面図である。
【０１６６】
第１の実施形態では、図２１（ａ）に示すように、マスク膜１３およびマスク膜１４を隣接して配置する。このとき、マスク膜１３とマスク膜１４との間隔（レジスト間の最小スペース幅）Ｓ１は、露光機の能力で決まる。Ｓ１は、露光機の最小線幅以上となるように設計される。回路面積を縮小するためには、Ｓ１は最小線幅であることが望ましく、一般的な３μｍステッパを使用する場合には、Ｓ１は３μｍとなる。
【０１６７】
この後、図２１（ｂ）に示すように、マスク膜１３、１４を除去して、新たなマスク膜１８、１９を形成する。このときも、マスク膜１８とマスク膜１９との間の間隔Ｓ２は、露光機の最小線幅（例えば３μｍ）以上となるように設計される。
【０１６８】
この結果、図２１（ｃ）に示すように、ｎ型ＴＦＴの半導体層の主部１１ｍと、ｐ型ＴＦＴの半導体層の主部２０ｍとの間隔Ｓ３は、例えば４．５μｍ以上となる。
【０１６９】
一方、本実施形態では、図２２（ａ）に示すように、ドッグボーンパターンを有するマスク膜３０５と、長方形パターンを有するマスク膜３０６とを隣接して配置する。マスク膜３０５とマスク膜３０６との間隔Ｓ１は、露光機の最小線幅（３μｍ）以上となるように設計される。
【０１７０】
この後、図２２（ｂ）に示すように、マスク膜３０５、３０６を除去して、新たなマスク膜３１１を形成する。本実施形態では、マスク膜３１１に開口部を設けるだけであり、露光機の最小線幅による制約を受けずに、マスク膜３１１を設計できる。
【０１７１】
この結果、図２２（ｃ）に示すように、ｎ型ＴＦＴの主部３０７ｍとｐ型ＴＦＴの主部３１２ｍとの間隔はＳ１のまま（例えば３μｍ）である。従って、素子間隔を小さくできるので、素子間隔の縮小、回路面積の縮小および高集積化を図ることができる。
【０１７２】
本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。また、画像の高精細化のためには、一画素内のメモリ回路の面積をより小さくすることが要求される。このため、本実施形態を適用すると、隣接するＴＦＴの半導体層の間隔を狭くできるので、メモリ回路の面積をより効果的に低減できる。
【０１７３】
（第４実施形態）
本発明による第４実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１４を参照しながら前述した第３実施形態の半導体装置と同様の構成を有する。本実施形態でも、ｎ型ＴＦＴの半導体層の傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｎ型ＴＦＴの主部およびｐ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
【０１７４】
ただし、本実施形態と第３実施形態とは、製造方法が異なっている。具体的には、第３実施形態では、ｐ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行うのに対し、本実施形態では、ｎ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行う。このため、各ＴＦＴの傾斜部におけるｐ型不純物のドーピング状態は、第３実施形態の半導体装置におけるドーピング状態と異なっている。
【０１７５】
以下、本実施形態の半導体装置の製造方法の一例を説明する。本実施形態の製造方法は、図９〜図１３を参照しながら前述した第２実施形態の製造方法と同様に、２回のエッチング工程によって、ｎ型ＴＦＴの半導体層のパターニングを行う。ただし、第２実施形態では、２回目のエッチング工程で、ｎ型ＴＦＴの半導体層の両端部を除去したが、本実施形態では、２回目のエッチング工程で、長方形パターンを有する半導体層に、くびれ部を形成する。
【０１７６】
図２３〜図２８は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ−Ａ’線に沿った断面図である。Ａ−Ａ’線はチャネル幅方向と平行である。図２３〜図２８では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
【０１７７】
まず、図２３（ａ）および（ｂ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜４０４を形成する。次いで、結晶質半導体膜４０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）４０５、４０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。ただし、本実施形態では、マスク膜４０６は、ドッグボーンパターンを有し、マスク膜４０５は、長方形パターンを有する。
【０１７８】
次いで、図２４（ａ）および（ｂ）に示すように、マスク膜４０５、４０６をマスクとして、結晶質半導体膜４０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層４０７と、ｐ型ＴＦＴの活性層となる半導体層４０８とを得る。この後、マスク膜４０５、４０６を除去する。半導体層４０８はドッグボーンパターンを有し、半導体層４０７は長方形パターンを有する。半導体層４０７のうちチャネル領域となる領域の幅は、ｐ型ＴＦＴの半導体層の最終形態のチャネル幅よりも大きい。また、ここでは、半導体層４０７、４０８の厚さを例えば４０ｎｍとする。
【０１７９】
続いて、図２５（ａ）および（ｂ）に示すように、半導体層４０７、４０８の上に、新たにマスク膜４０９を形成する。半導体層４０８の全体はマスク膜４０９に覆われる。また、半導体層４０７のうちチャネル領域となる領域の周縁に位置する部分のみがマスク４０９から露呈する。なお、マスク膜４０９のパターンは特に限定されない。マスク膜４０９は、半導体層４０７の傾斜部４０７ｅのうち寄生トランジスタとして動作し得る部分と、主部４０７ｍのうち上記部分の近傍に位置する部分とが露出されるように配置されればよい。
【０１８０】
この後、図２６（ａ）および（ｂ）に示すように、マスク膜４０９をマスクとして、半導体層４０７のエッチングを行う。これにより、ｎ型ＴＦＴの活性層となる半導体層４１０を得る。このエッチングによって、半導体層４０７の傾斜部４０７ｅの一部が除去され、くびれ部が形成される。得られた半導体層４１０は、ドッグボーンパターンを有している。
【０１８１】
本実施形態でも、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層４０７のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）４０７と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層４０７にもマスク膜４０９にも覆われていない部分が掘れてしまうことを防止できる。
【０１８２】
この状態で、図２７（ａ）および（ｂ）に示すように、マスク膜４０９の上方から低濃度でｐ型不純物４１１をドープする。ここでは、ｐ型不純物４１１としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層４１０のうちマスク膜４０９から露出している部分、すなわち半導体層４１０の傾斜部４１０ｅのうちくびれ部の周縁に位置する部分のみに、ｐ型不純物４１１が注入される。半導体層４１０のうちマスク膜４０９で覆われている部分（主部）４１０ｍ、および、半導体層４０８の全体にはｐ型不純物４１１は注入されない。
【０１８３】
次いで、マスク膜４０９を除去する。このようにして、図２８（ａ）および（ｂ）に示すように、傾斜部のドーピング状態の異なる半導体層４１０、４０８が得られる。本実施形態では、半導体層４１０において、傾斜部４１０ｅのうちくびれ部に位置する部分には、主部４１０ｍおよび主部４０８ｍよりも高い濃度でｐ型不純物が導入されている。傾斜部４１０ｅのうちくびれ部以外に位置する部分のｐ型不純物濃度は、半導体層４１０の主部４１０ｍのｐ型不純物濃度と略等しい。一方、半導体層４０８においては、傾斜部４０８ｅのｐ型不純物濃度と主部４０８ｍのｐ型不純物濃度とは略等しい。なお、本実施形態でも、この工程の後に、半導体層４１０のみにｐ型不純物をさらに導入して、閾値電圧を制御してもよい。
【０１８４】
この後、図示しないが、図７（ｇ）を参照しながら前述した方法と同様の方法で、ｎ型およびｐ型ＴＦＴを完成させる。
【０１８５】
本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧−電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
【０１８６】
また、本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
【０１８７】
さらに、第１実施形態と同様に、例えば特許文献１に記載された方法と比べて、ゲート絶縁膜１１７を薄くできるので、閾値電圧Ｖｔｈを効果的に低減できる。ゲート絶縁膜１１７の厚さの好ましい範囲は、第１実施形態で説明した範囲と同じである。
【０１８８】
本実施形態を適用することにより、半導体装置の信頼性を確保しつつ、駆動電圧を低く抑えることができる。
【０１８９】
さらに、本実施形態によると、第２実施形態よりも効率的に素子を集積化できるというメリットがある。従って、回路面積を小さくすることが可能になる。この理由を、図面を参照しながら説明する。
【０１９０】
図２９（ａ）〜（ｃ）は、それぞれ、第２実施形態の半導体装置の製造工程を示す平面図であり、図３０（ａ）〜（ｃ）は、それぞれ、本実施形態の半導体装置の製造工程を示す平面図である。
【０１９１】
第２の実施形態では、図２９（ａ）に示すように、マスク膜２３およびマスク膜２４を隣接して配置する。このとき、マスク膜２３とマスク膜２４との間隔（レジスト間の最小スペース幅）Ｓ１は、露光機の能力で決まる。Ｓ１は、露光機の最小線幅以上となるように設計される。回路面積を縮小するためには、Ｓ１は最小線幅であることが望ましく、一般的な３μｍステッパを使用する場合には、Ｓ１は３μｍとなる。
【０１９２】
この後、図２９（ｂ）に示すように、マスク膜２３、２４を除去して、新たなマスク膜２５、２６を形成する。このときも、マスク膜２５およびマスク膜２６の間の間隔Ｓ２は、露光機の最小線幅（例えば３μｍ）以上となるように設計される。
【０１９３】
この結果、図２９（ｃ）に示すように、ｎ型ＴＦＴの半導体層の主部２７ｍと、ｐ型ＴＦＴの半導体層の主部２２ｍとの間隔Ｓ３は、例えば４．５μｍ以上となる。
【０１９４】
一方、本実施形態では、図３０（ａ）に示すように、ドッグボーンパターンを有するマスク膜４０５と、長方形パターンを有するマスク膜４０６とを隣接して配置する。マスク膜４０５とマスク膜４０６との間隔Ｓ１は、露光機の最小線幅（３μｍ）以上となるように設計される。
【０１９５】
この後、図３０（ｂ）に示すように、マスク膜４０５、４０６を除去して、新たなマスク膜４０９を形成する。本実施形態では、マスク膜４０９に開口部を設けるだけであり、露光機の最小線幅による制約を受けずに、マスク膜４０９を設計できる。
【０１９６】
この結果、図３０（ｃ）に示すように、ｎ型ＴＦＴの半導体層の主部４１０ｍとｐ型ＴＦＴの半導体層の主部４０８ｍとの間隔はＳ１のまま（例えば３μｍ）である。従って、素子間隔を小さくできるので、素子間隔の縮小、回路面積の縮小および高集積化を図ることができる。
【０１９７】
本実施形態の半導体装置は、第２実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。また、画像の高精細化のためには、一画素内のメモリ回路の面積をより小さくすることが要求される。このため、本実施形態を適用すると、隣接するＴＦＴの半導体層の間隔を狭くできるので、メモリ回路の面積をより効果的に低減できる。
【０１９８】
（第５実施形態）
本発明による第５実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１を参照しながら前述した第１実施形態の半導体装置と同様の構成を有する。また、第１実施形態と同様に、ｎ型ＴＦＴの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｐ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
【０１９９】
本実施形態と第１実施形態とは、製造方法が異なっている。本実施形態でも、半導体層のパターニングを２回のエッチング工程によって行うが、２回目の半導体層のエッチング工程で使用するマスクを、グレートーンマスクを用いてハーフ露光を行うことによって形成する。これにより、製造工程数を大幅に増加させることなく、ｎ型ＴＦＴのチャネル領域に選択的にｐ型不純物をドープ（チャネルドープ）することができる。この結果、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを別個に制御できるので、回路特性をより安定化できる。
【０２００】
以下、本実施形態の半導体装置の製造方法の概略を説明する。
【０２０１】
図３１〜図３４Ａは、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ−Ａ’線に沿った断面図である。Ａ−Ａ’線はチャネル幅方向と平行である。
【０２０２】
まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）５１、５２を形成する。次いで、マスク膜５１、５２をマスクとして、半導体膜のパターニングを行う。これにより、図３１（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層５３と、ｐ型ＴＦＴの活性層となる半導体層５４とを得る。半導体層５３、５４は、それぞれ、マスク膜５１またはマスク膜５２で覆われた主部５３ｍ、５４ｍと、主部５３ｍ、５４ｍの周縁に位置し、マスク膜５１、５２で覆われていない傾斜部５３ｅ、５４ｅとを有している。
【０２０３】
なお、このとき、半導体層５３は、ｎ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層５４は、少なくともチャネルに垂直な方向（チャネル幅方向）に、ｐ型ＴＦＴの活性層となるパターン（最終形態）よりも大きくなるように加工されている。
【０２０４】
この状態で、マスク膜５１、５２の上方から、半導体層５３、５４にｐ型不純物（例えばボロン）６５を注入する。これにより、半導体層５３、５４のうちマスク膜５１、５２からはみ出している部分（傾斜部）５３ｅ、５４ｅのみに、ｐ型不純物６５が導入される。この後、マスク膜５１、５２を除去する。
【０２０５】
次いで、基板１の上にレジスト膜（図示せず）を塗布し、図３２（ａ）および（ｂ）に示すように、基板１の上方に、半透光部（グレートーン部）５７と遮光部５８とを有するグレートーンマスク５９を配置する。グレートーンマスク５９は、半透光部５７が半導体層５３の上方に位置し、遮光部５８が半導体層５４の上方に位置するように配置される。
【０２０６】
次いで、グレートーンマスク５９を用いてレジスト膜を露光し、半導体層５３の全体を覆うマスク膜５５と、半導体層５４の一部を覆うマスク膜５６とを形成する。
【０２０７】
本実施形態では、レジスト膜のうち半導体層５３の上方に位置する部分は半露光されるため、半導体層５３を覆うマスク膜５５は、半導体層５４の上方に形成されるマスク膜５６よりも薄くなる。また、マスク膜５６は、半導体層５４の傾斜部５４ｅのうちチャネル方向に延びる部分を露出するように配置される。
【０２０８】
この後、図３３（ａ）および（ｂ）に示すように、マスク膜５５、５６をマスクとして、半導体層５４のエッチングを行う。これにより、半導体層５４のうちマスク膜５６で覆われていない部分がエッチングされる。従って、ｐ型不純物が注入された傾斜部５４ｅのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部が形成される。このようにして、最終形態に加工された半導体層６０が得られる。
【０２０９】
続いて、図３４Ａ（ａ）および（ｂ）に示すように、アッシングによりマスク膜５５、５６のレジストを削り、マスク膜５５を除去する。一方、マスク膜５５よりも厚いマスク膜５６は、アッシングにより薄膜化されて、マスク膜６１として残る。この状態で、マスク膜６１の上方から、半導体層５３、６０にｐ型不純物（ボロン）６２を低濃度でドープする。
【０２１０】
これにより、ｎ型ＴＦＴの半導体層５３の主部５３ｍおよび傾斜部５３ｅのみにｐ型不純物６２が注入される。従って、ｐ型ＴＦＴとは別個にｎ型ＴＦＴの閾値電圧Ｖｔｈを選択的に制御できる。なお、傾斜部５３ｅには、図３２に示すドープ工程および本工程で、２回にわたってｐ型不純物が低濃度で注入されるので、そのｐ型不純物濃度はさらに高められる。一方、ｐ型ＴＦＴの半導体層６０のうちマスク膜６１で覆われていない部分（傾斜部６０ｅ）にもｐ型不純物が注入される。しかしながら、傾斜部６０ｅのｐ型不純物濃度は、ｎ型ＴＦＴの傾斜部５３ｅのｐ型不純物濃度よりも低く、ＴＦＴの動作上問題とならない。すなわち、傾斜部６０ｅの電圧−電流特性は、ｐ型ＴＦＴの特性に影響を与えるほど顕在化しない。
【０２１１】
この後、マスク膜６１を除去する。このようにして得られた半導体層５３、６０を図３４Ｂに示す。
【０２１２】
この後、例えば図７（ｇ）を参照しながら前述した方法と同様の方法で、半導体層５３、６０を用いて、ｎ型ＴＦＴおよびｐ型ＴＦＴをそれぞれ完成させる。
【０２１３】
本実施形態によると、各ＴＦＴの半導体層のｐ型不純物濃度の大小関係は次のようになる。
【０２１４】
ｎ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｎ−ｅ、主部のｐ型不純物濃度をＣｎ−ｍとし、ｐ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｐ−ｅ、主部のｐ型不純物濃度をＣｐ−ｍとすると、
Ｃｎ−ｅ＞Ｃｎ−ｍ＝Ｃｐ−ｅ＞Ｃｐ−ｍ    （６）
となる。「主部のｐ型不純物濃度」とは、半導体層の主部のうちチャネル領域となる領域（ソース・ドレイン領域を除く領域）のｐ型不純物濃度である。
【０２１５】
式（６）の関係は、前述した式（３）および（４）を何れも満足する。従って、各ＴＦＴの閾値電圧Ｖｔｈをそれぞれ最適な値に制御することが可能である。
【０２１６】
上記方法では、図２〜図７を参照しながら前述した第１実施形態の方法に、グレートーンマスクを適用しているが、図１５〜図２０を参照しながら前述した第３実施形態の方法に、グレートーンマスクを適用してもよい。何れの場合でも、グレートーンマスクを用いて、２回目の半導体層のエッチング工程において、ｎ型ＴＦＴを覆うマスク膜を除去し、かつｐ型ＴＦＴの上に設けられるマスク膜を薄くすることにより、新たなマスク膜を形成することなく、ｎ型ＴＦＴの半導体層に対して選択的にチャネルドープを行うことが可能になる。
【０２１７】
以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
【０２１８】
図３５（ａ）〜（ｄ）および図３６（ｅ）〜（ｈ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図７と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０２１９】
まず、図３５（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜５０４を形成する。次いで、結晶質半導体膜５０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）５０５、５０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。
【０２２０】
次いで、図３５（ｂ）に示すように、マスク膜５０５、５０６をマスクとして、結晶質半導体膜５０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層５０７と、ｐ型ＴＦＴの活性層となる半導体層５０８とを得る。半導体層５０７、５０８は、例えば長方形パターンを有している。半導体層５０７は、ｎ型ＴＦＴの半導体層の最終形態と同じパターンを有している。一方、半導体層５０８は、ｐ型ＴＦＴの半導体層の最終形態よりもチャネル幅方向に拡大したパターンを有している。半導体層５０７、５０８の厚さは、前述の実施形態で説明した厚さと同様である。なお、半導体層５０７はドッグボーンパターンを有し、半導体層５０８は長方形パターンを有していてもよい。
【０２２１】
この状態で、図３５（ｃ）に示すように、マスク膜５０５、５０６の上方から低濃度でｐ型不純物５０９をドープする。ここでは、ｐ型不純物５０９としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層５０７、５０８のうちマスク膜５０５、５０６からはみ出ている部分（傾斜部）５０７ｅ、５０８ｅのみにｐ型不純物５０９が注入される。この後、マスク膜５０５、５０６を除去する。
【０２２２】
続いて、半導体層５０７、５０８を覆うように、新たにレジスト（本実施形態ではポジ型レジスト）を塗布し、図３５（ｄ）に示すように、グレートーンマスク５１２を用いてレジストを露光する。本実施形態では、グレートーンマスク５１２は、半透光部（グレートーン部）５１３と、遮光部（１００％マスク部）５１４とを有している。レジストのうち半導体層５０７の上方に位置する部分は、グレートーン部５１３を介して露光されるので（ハーフ露光）、薄くなる。これに対し、レジストのうち半導体層５０８の上方に位置する部分は１００％マスク部５１４によって遮光されている。このため、露光後も、塗布されたときのレジストの厚さが保持される。
【０２２３】
この露光により、半導体層５０７の全体を覆うマスク膜５１６と、半導体層５０８の一部を覆い、かつ、マスク膜５１６よりも厚いマスク膜５１７とを形成する。本実施形態では、マスク膜５１７は、半導体層５０８よりもチャネル方向に長く、チャネル幅方向に短いパターンを有し、半導体層５０８の傾斜部５０８ｅのうちチャネル方向に延びる部分（チャネル領域となる領域の周縁に位置する部分）を露出するように配置される。なお、マスク膜５１７は、図１８（ａ）に示すように、半導体層５０８のうちチャネル領域となる領域の縁部を露出する開口部を有していてもよい。
【０２２４】
この後、図３６（ｅ）に示すように、マスク膜５１６、５１７をマスクとして、半導体層５０８のエッチングを行う。ここでは、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層５０８のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層５１８を得る。このエッチングによって、半導体層５０８のうち、ｐ型不純物が注入された傾斜部５０８ｅの一部（ここではチャネル方向に延びている部分）が除去される。なお、マスク膜５１７が図１８（ａ）に示すようなパターンを有する場合には、半導体層５１８のパターンは、ドッグボーンパターンとなる。
【０２２５】
次いで、図３６（ｆ）に示すように、アッシング（酸素プラズマ処理）を行い、レジストからなるマスク膜５１６、５１７を薄膜化する。本実施形態では、アッシング時間を制御することにより、マスク膜５１６を除去し、かつ、マスク膜５１７を薄膜化した状態（マスク膜５１９）で残す。この状態で、マスク膜５１９の上方から、低濃度でｐ型不純物５２０を半導体層５０７、５１８にドープする。ボロンの注入条件は、例えば図３５（ｃ）で示す１回目のボロンの注入条件と同じであってもよい。あるいは、所望の閾値電圧を得るために、１回目のボロンの注入よりも高いドーズ量でボロンを注入してもよい。これにより、半導体層５０７の全体に、低濃度でｐ型不純物５２０が注入される。一方、半導体層５１８では、マスク膜５１９よりもはみ出している部分（傾斜部）５１８ｅのみに、ｐ型不純物５２０が注入される。
【０２２６】
このように、本実施形態によると、半導体層５０７の傾斜部５０７ｅに対し、ｐ型不純物の注入が２回行われる。従って、半導体層５０７の傾斜部５０７ｅのｐ型不純物濃度は、半導体層５０７の主部５０７ｍ、半導体層５１８の主部５１８ｍおよび傾斜部５１８ｅのｐ型不純物濃度よりも高くなる。
【０２２７】
次いで、マスク膜５１９を除去する。このようにして、図３６（ｇ）に示すように、傾斜部のドーピング状態の異なる半導体層５０７、５１８が得られる。
【０２２８】
この後、図３６（ｈ）に示すように、ゲート絶縁膜１１７、ゲート電極膜１１８、ソース・ドレイン領域、層間絶縁膜１１９および１２０、ソースおよびドレイン電極、樹脂層１２１、画素電極膜１２２を形成する。これらの膜および領域は、図７（ｇ）を参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。このようにして、ｎ型ＴＦＴおよびｐ型ＴＦＴを完成させる。
【０２２９】
本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧−電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
【０２３０】
また、本実施形態の製造方法によると、製造工程数を増大させることなく、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを個別に制御することができる。このため、これらのＴＦＴを何れも、ゲート電圧Ｖｇがゼロのときにオフ状態となるように制御することが容易になる。この結果、本実施形態の半導体装置を用いた回路をより安定化できる。
【０２３１】
より具体的には、ｎ型ＴＦＴの半導体層にｐ型不純物を選択的に注入することにより、ｎ型ＴＦＴの半導体層の主部のｐ型不純物濃度Ｃｎ−ｍをｐ型ＴＦＴの半導体層の主部のｐ型不純物濃度Ｃｐ−ｍよりも大きくできる。この結果、ｎ型ＴＦＴとｐ型ＴＦＴとがＶｇ＝０ＶでＯＦＦ状態を両立できるＶｇ電圧の値の範囲を拡大することができる。
【０２３２】
なお、従来は、ｎ型ＴＦＴの半導体層のみにチャネルドープを行う場合、新たに別のフォトリソ工程を設け、レジストマスクを形成して行っていた。これに対し、本実施形態では、ｐ型ＴＦＴの半導体層のパターニング（２回目のパターニング）で使用するマスクを、グレートーンマスクによるハーフ露光を利用して形成することにより、半導体層のパターニングとチャネルドープとを１枚のフォトマスクで行うことが可能になる。従って、製造工程において、フォトリソ工程を１工程短縮できるので、製造工程の簡略化および低コスト化を図ることができる。
【０２３３】
また、本実施形態を第３実施形態の製造方法に適用すると、上記の効果に加えて、第３実施形態と同様に、回路面積をより縮小できる効果が得られる。
【０２３４】
（第６実施形態）
本発明による第６実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１を参照しながら前述した第１実施形態の半導体装置と同様の構成を有する。また、第１実施形態と同様に、ｎ型ＴＦＴの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｐ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
【０２３５】
本実施形態では、前述の第５実施形態と同様に、グレートーンマスクによるハーフ露光を利用する。ただし、第５実施形態では、第１または第３実施形態の方法に、ハーフ露光によるマスク形成を適用するのに対し、本実施形態では、第２または第４実施形態の方法に、ハーフ露光によるマスク形成を適用する。すなわち、２回目の半導体層のエッチング工程で使用するマスク膜を、グレートーンマスクを用いたハーフ露光によって形成する。これにより、製造工程数を大幅に増加させることなく、ｎ型ＴＦＴのチャネル領域に選択的にｐ型不純物をドープ（チャネルドープ）することができる。この結果、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを個別に制御できるので、回路特性をより安定化できる。
【０２３６】
以下、本実施形態の半導体装置の製造方法の概略を説明する。
【０２３７】
図３７〜図４１Ａは、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ−Ａ’線に沿った断面図である。Ａ−Ａ’線はチャネル幅方向と平行である。
【０２３８】
まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）７１、７２を形成する。次いで、マスク膜７１、７２をマスクとして、半導体膜のパターニングを行う。これにより、図３７（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層７３と、ｐ型ＴＦＴの活性層となる半導体層７４とを得る。
【０２３９】
なお、このとき、半導体層７４は、ｐ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層７３は、ｎ型ＴＦＴの活性層となるパターン（最終形態）よりもチャネル幅方向に大きいパターンに加工されている。この後、マスク膜７１、７２を除去する。
【０２４０】
次いで、基板１の上にレジスト膜（図示せず）を塗布し、図３８（ａ）および（ｂ）に示すように、基板１の上方に、半透光部（グレートーン部）７６と遮光部７７とを有するグレートーンマスク７５を配置する。グレートーンマスク７５は、半透光部７６が半導体層７３の上方に位置し、遮光部７７が半導体層７４の上方に位置するように配置される。グレートーンマスク７５を用いてレジスト膜を露光すると、半導体層７３の一部を覆うマスク膜７８と、半導体層７４の全体を覆うマスク膜７９とが形成される。
【０２４１】
本実施形態では、レジスト膜のうち半導体層７３の上方に位置する部分は半露光されるため、半導体層７３を覆うマスク膜７８は、半導体層７４の上方に形成されるマスク膜７９よりも薄くなる。また、マスク膜７８は、半導体層７３の傾斜部のうちチャネル方向に延びる部分を露出するように配置される。
【０２４２】
この後、図３９（ａ）および（ｂ）に示すように、マスク膜７８、７９をマスクとして、半導体層７３のエッチングを行う。これにより、半導体層７３のうちマスク膜７８で覆われていない部分がエッチングされる。このようにして、最終形態に加工された半導体層８１が得られる。
【０２４３】
この状態で、図４０（ａ）および（ｂ）に示すように、マスク膜７８、７９の上方から、半導体層８１にｐ型不純物（例えばボロン）８２を注入する。これにより、半導体層８１のうちマスク膜７８からはみ出している部分（傾斜部）８１ｅのみに、ｐ型不純物８２が注入される。半導体層８１のうちマスク膜７８で覆われている部分（主部）８１ｍには、ｐ型不純物８２は注入されない。また、半導体層７４の全体はマスク膜７９で覆われているため、半導体層７４にもｐ型不純物８２は注入されない。
【０２４４】
続いて、図４１Ａ（ａ）および（ｂ）に示すように、アッシングによりマスク膜７８、７９のレジストを削り、マスク膜７８を除去する。一方、マスク膜７８よりも厚いマスク膜７９は、アッシングにより薄膜化されて、マスク膜８３として残る。この状態で、マスク膜８３の上方から、半導体層８１、７４にｐ型不純物（ボロン）８４を低濃度でドープする。
【０２４５】
これにより、ｎ型ＴＦＴの半導体層８１の主部８１ｍおよび傾斜部８１ｅにｐ型不純物８４が注入されるので、ｐ型ＴＦＴとは別個にｎ型ＴＦＴの閾値電圧Ｖｔｈを選択的に制御できる。なお、傾斜部８４ｅには、図４０に示すドープ工程および本工程で、２回にわたってｐ型不純物が低濃度で注入されるので、そのｐ型不純物濃度はさらに高められる。一方、ｐ型ＴＦＴの半導体層７４はマスク膜８３で覆われているので、半導体層７４にはｐ型不純物８４が注入されない。
【０２４６】
この後、マスク膜８３を除去する。このようにして得られた半導体層８１、７４を図４１Ｂに示す。
【０２４７】
この後、例えば図７（ｇ）を参照しながら前述した方法と同様の方法で、半導体層８１、７４を用いて、ｎ型ＴＦＴおよびｐ型ＴＦＴをそれぞれ完成させる。
【０２４８】
本実施形態によると、各ＴＦＴの半導体層のｐ型不純物濃度の大小関係は次のようになる。
【０２４９】
ｎ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｎ−ｅ、主部のｐ型不純物濃度をＣｎ−ｍとし、ｐ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｐ−ｅ、主部のｐ型不純物濃度をＣｐ−ｍとすると、
Ｃｎ−ｅ＞Ｃｎ−ｍ＞Ｃｐ−ｍ＝Ｃｐ−ｅ    （７）
となる。式（７）の関係は、前述した式（３）〜（５）を何れも満足する。従って、各ＴＦＴの閾値電圧Ｖｔｈをそれぞれ最適な値に作り分けることができる。
【０２５０】
上記方法では、図９〜図１３を参照しながら前述した第２実施形態の方法に、グレートーンマスクを適用しているが、図２３〜図２８を参照しながら前述した第４実施形態の方法に、グレートーンマスクを適用してもよい。何れの場合でも、２回目の半導体層のエッチング工程において、グレートーンマスクを用いて、ｎ型ＴＦＴを覆うマスク膜を除去し、かつｐ型ＴＦＴの上に設けられるマスク膜を薄くすることにより、新たなマスク膜を形成することなく、ｎ型ＴＦＴの半導体層に対して選択的にチャネルドープを行うことが可能になる。
【０２５１】
以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
【０２５２】
図４２（ａ）〜（ｄ）および図４３（ｅ）〜（ｈ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図７と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０２５３】
まず、図４２（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜６０４を形成する。次いで、結晶質半導体膜６０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）６０５、６０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。
【０２５４】
次いで、図４２（ｂ）に示すように、マスク膜６０５、６０６をマスクとして、結晶質半導体膜６０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層６０７と、ｐ型ＴＦＴの活性層となる半導体層６０８とを得る。半導体層６０７、６０８は、例えば長方形パターンを有している。半導体層６０８は、ｐ型ＴＦＴの半導体層の最終形態と同じパターンを有している。一方、半導体層６０７は、ｎ型ＴＦＴの半導体層の最終形態よりもチャネル幅方向に拡大したパターンを有している。半導体層６０７、６０８の厚さは、前述の実施形態で説明した厚さと同様である。なお、半導体層６０８はドッグボーンパターンを有し、半導体層６０７は長方形パターンを有していてもよい（図２３参照）。この後、マスク膜６０５、６０６を除去する。
【０２５５】
続いて、半導体層６０７、６０８を覆うように、新たにレジスト（本実施形態ではポジ型レジスト）を塗布し、図４２（ｃ）に示すように、グレートーンマスク６０９を用いてレジストを露光する。本実施形態では、グレートーンマスク６０９は、半透光部（グレートーン部）６１１と、遮光部（１００％マスク部）６１０とを有している。レジストのうち半導体層６０７の上方に位置する部分は、グレートーン部６１１を介して露光されるので（ハーフ露光）、薄くなる。これに対し、レジストのうち半導体層６０８の上方に位置する部分は１００％マスク部６１０によって遮光されている。このため、露光後も、塗布されたときのレジストの厚さが保持される。
【０２５６】
この露光により、半導体層６０７の一部を覆うマスク膜６１３と、半導体層６０８の全体を覆い、かつ、マスク膜６１３よりも厚いマスク膜６１４を形成する。本実施形態では、マスク膜６１３は、半導体層６０７よりもチャネル方向に長く、チャネル幅方向に短いパターンを有し、半導体層６０７の傾斜部のうちチャネル方向に延びる部分（チャネル領域となる領域の周縁に位置する部分）を露出するように配置される。なお、マスク膜６１３は、図２５（ａ）に示すように、半導体層６０７のうちチャネル領域となる領域の縁部を露出する開口部を有していてもよい。
【０２５７】
この後、図４２（ｄ）に示すように、マスク膜６１３、６１４をマスクとして、半導体層６０７のエッチングを行う。ここでは、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層６０７のエッチングを行う。これにより、ｎ型ＴＦＴの活性層となる半導体層６１５を得る。なお、マスク膜６１３が図２５（ａ）に示すようなパターンを有する場合には、半導体層６１５のパターンは、ドッグボーンパターンとなる。
【０２５８】
この状態で、図４３（ｅ）に示すように、マスク膜６１３、６１４の上方から低濃度でｐ型不純物６１６をドープする。ここでは、ｐ型不純物６１６としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層６１５のうちマスク膜６１３からはみ出ている部分（傾斜部）６１５ｅのみにｐ型不純物６１６が注入される。
【０２５９】
次いで、アッシング（酸素プラズマ処理）を行い、レジストからなるマスク膜６１３、６１４を薄膜化する。本実施形態では、アッシング時間を制御することにより、マスク膜６１３を除去し、かつ、マスク膜６１４を薄膜化された状態（マスク膜６１８）で残す。
【０２６０】
続いて、図４３（ｆ）に示すように、マスク膜６１８の上方から、低濃度でｐ型不純物６１９を半導体層６１５、６０８にドープする。ここでは、ｐ型不純物６１９としてボロンを用いる。ボロンの注入は、図４３（ｅ）に示す１回目のボロンの注入と同様の条件で行ってもよい。あるいは、所望の閾値電圧を得るために、１回目のボロンの注入よりも高いドーズ量でボロンを注入してもよい。これにより、半導体層６１５の全体に、低濃度でｐ型不純物６１９が注入される。一方、半導体層６０８はマスク膜６１８で覆われているため、ｐ型不純物６１９は半導体層６０８には注入されない。
【０２６１】
このように、本実施形態によると、半導体層６１５の傾斜部６１５ｅに対し、ｐ型不純物の注入が２回行われる。従って、半導体層６１５の傾斜部６１５ｅのｐ型不純物濃度は、半導体層６１５の主部６１５ｍ、半導体層６０８の主部および傾斜部のｐ型不純物濃度よりも高くなる。また、半導体層６０８の主部および傾斜部のｐ型不純物濃度は等しい。
【０２６２】
次いで、マスク膜６１８を除去する。このようにして、図４３（ｇ）に示すように、傾斜部のドーピング状態の異なる半導体層６１５、６０８が得られる。
【０２６３】
この後、図４３（ｈ）に示すように、ゲート絶縁膜１１７、ゲート電極膜１１８、ソース・ドレイン領域、層間絶縁膜１１９および１２０、ソースおよびドレイン電極、樹脂層１２１、画素電極膜１２２を形成する。これらの膜および領域は、図７（ｇ）を参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。このようにして、ｎ型ＴＦＴおよびｐ型ＴＦＴを完成させる。
【０２６４】
本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧−電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
【０２６５】
また、本実施形態の製造方法によると、製造工程数を増大させることなく、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを個別に制御することができる。このため、これらのＴＦＴを何れも、ゲート電圧Ｖｇがゼロのときにオフ状態となるように制御することが容易になる。この結果、本実施形態の半導体装置を用いた回路をより安定化できる。
【０２６６】
より具体的には、ｎ型ＴＦＴの半導体層の主部に、ｐ型不純物を選択的に注入することにより、ｎ型ＴＦＴとｐ型ＴＦＴとがＶｇ＝０ＶでＯＦＦ状態を両立できるＶｇ電圧の値の範囲を拡大することができる。
【０２６７】
なお、従来は、ｎ型ＴＦＴの半導体層のみにチャネルドープを行う場合、新たに別のフォトリソ工程を設け、レジストマスクを形成して行っていた。これに対し、本実施形態では、ｎ型ＴＦＴの半導体層のパターニング（２回目のパターニング）および傾斜部に対する選択的ドーピングで使用するマスクを、グレートーンマスクによるハーフ露光を利用して形成する。これにより、半導体層のパターニングとチャネルドープとを１枚のフォトマスクで行うことが可能になる。従って、製造工程において、フォトリソ工程を１工程短縮できるので、製造工程の簡略化および低コスト化を図ることができる。
【０２６８】
また、前述の第５実施形態では、ｐ型ＴＦＴの半導体層の傾斜部に低濃度でｐ型不純物が注入されたが、本実施形態では、何れのドーピング工程でも、ｐ型ＴＦＴの半導体層の傾斜部にｐ型不純物が注入されない。従って、ｐ型不純物のドーピング工程における注入条件をより高い自由度で設定することができるので、製造プロセスの余裕度（マージン）をより高めることができる。
【０２６９】
さらに、本実施形態を第４実施形態の製造方法に適用すると、上記の効果に加えて、第４実施形態と同様に、回路面積をより縮小できる効果が得られる。
【０２７０】
第１〜第６実施形態において、各ＴＦＴの半導体層を形成するための半導体膜は、結晶質半導体膜であることが好ましい。結晶質半導体膜は、非晶質半導体膜を結晶化させることによって形成できる。結晶化方法は特に限定されない。例えば非晶質半導体膜にエキシマレーザーを照射することによって結晶化（レーザー結晶化）を行ってもよいし、非晶質半導体膜の結晶化を促進する触媒元素を用いて結晶化を行ってもよい。
【０２７１】
なお、触媒元素を用いて非晶質半導体膜を結晶化させると、結晶化された半導体膜は、他の方法（例えばレーザー結晶化）によって結晶化された半導体膜（ＬＴＰＳ）よりも高い結晶性を有するので好ましい。結晶性の高い半導体層を用いてＴＦＴを形成すると、ＴＦＴのオン時の立ち上がり特性（サブスレッショルド特性）を向上できる。すなわち、閾値電圧付近におけるゲート・ソース間電圧に対するドレイン電流の変化をより急峻にできる。このようなＴＦＴは、高いサブスレッショルド特性が要求されるメモリ回路（画像メモリ）に特に好適に用いられ得る。
【０２７２】
以下、触媒元素を用いた結晶化方法によって、半導体膜（例えば図７（ａ）の半導体膜１０４、図１３（ａ）の半導体膜２０４など）を形成するプロセスの一例を説明する。
【０２７３】
まず、基板上に、例えばプラズマＣＶＤ法によって、非晶質半導体膜（ここでは、非晶質ケイ素膜）を形成する。
【０２７４】
次いで、非晶質半導体膜の少なくとも一部に触媒元素を添加する。触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素を用いることができる。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等を用いてもよい。
【０２７５】
ここでは、非晶質半導体膜に対して、重量換算で例えば５ｐｐｍの触媒元素（例えばニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布する。このときに添加される触媒元素の量は極微量である。全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、非晶質半導体膜表面上の触媒元素濃度を測定すると、例えば５×１０12  ａｔｏｍｓ／ｃｍ2程度である。
【０２７６】
なお、スピンコート法の代わりに、蒸着法やスパッタ法などにより触媒元素を含む薄膜（本実施形態の場合はニッケル膜）を非晶質半導体膜上に形成してもよい。
【０２７７】
次いで、不活性雰囲気下、例えば窒素雰囲気中で、触媒元素が添加された非晶質半導体膜に対して加熱処理を行う。加熱処理として、例えば５５０〜６２０℃の温度で３０分〜４時間のアニール処理を行うことが好ましい。加熱処理は、炉を用いて行ってもよいし、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いて行ってもよい。
【０２７８】
加熱処理において、非晶質半導体膜表面に添加されたニッケルが非晶質半導体膜中に拡散すると共に、シリサイド化が起こり、それを核として非晶質半導体膜の結晶化が進行する。この結果、非晶質半導体膜から、結晶質領域を含む結晶質半導体膜（ここでは結晶質ケイ素膜）が形成される。結晶質半導体膜は結晶質領域を含んでいればよく、その一部が非晶質状態のまま残っていてもよい。
【０２７９】
なお、このようにして得られた結晶質半導体膜にレーザー光を照射して再結晶化させ、結晶性をさらに向上させてもよい。レーザー光の照射には、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）を用いることができる。
【０２８０】
この後、上記方法で形成した半導体膜を用いて、図７や図１３などを参照して説明した方法で、ｎ型およびｐ型ＴＦＴの半導体層を形成する。
【０２８１】
半導体膜をパターニングする前、またはパターニングした後に、加熱処理を行い、各半導体層の少なくともチャネル領域となる領域に含まれる触媒元素を他の領域（ゲッタリング領域）に移動させる（ゲッタリング）ことが好ましい。ゲッタリング領域は、例えば半導体膜の一部に、触媒元素を移動させる作用を有する周期表第５族Ｂに属する元素（例えばリン）をドープすることによって形成される。ゲッタリングのための加熱処理は、例えば６００〜７５０℃の温度で３０秒〜２０分程度行われる。
【０２８２】
なお、半導体層のソース・ドレイン領域等に不純物元素をドープした後に加熱処理を行い、不純物元素を活性化させるとともに、触媒元素のゲッタリングを行うこともできる。
【０２８３】
上記の結晶化方法を用いて形成された半導体層は触媒元素を含んでいる。また、半導体層のうち少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている。この理由を以下に説明する。
【０２８４】
一般に、触媒元素を用いずに非晶質半導体膜を結晶化させると、半導体膜下地の絶縁体の影響（特に非晶質二酸化ケイ素の場合）で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、上記方法のように非晶質半導体膜に触媒元素を添加して結晶化させると、触媒元素の半導体化合物が結晶成長のドライビングフォースとなり、隣接する非晶質領域を一方向に向かって次々と結晶化する。このとき触媒元素化合物は、〈１１１〉方向に向かって強く成長する性質があるため、〈１１１〉晶帯面が現れる。
【０２８５】
また、上記方法によると、半導体層の〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域となる。さらに、個々の結晶ドメイン（ほぼ同一の面方位領域）のサイズ（ドメイン径）は、例えば２μｍ以上１０μｍ以下になる。面配向および面配向の割合、結晶ドメインのドメイン径は、ＥＢＳＰ測定により測定された値である。
【０２８６】
（第７実施形態）
以下、本発明による第７実施形態の半導体装置を説明する。本実施形態は、アクティブマトリクス型の液晶表示装置である。本実施形態の液晶表示装置では、アクティブマトリクス基板に、ｎ型ＴＦＴおよびｐ型ＴＦＴを含む駆動回路が一体的に形成されている（ドライバモノリシック）。
【０２８７】
図４４（ａ）は、本実施形態の液晶表示パネルにおけるアクティブマトリクス基板１０００の模式的な平面図であり、図４４（ｂ）は、１つの画素の模式的な構造を示している。なお、図４４（ａ）には、アクティブマトリクス基板１０００の構造を示し、液晶層や対向基板は省略している。このようなアクティブマトリクス基板１０００を用いて形成された液晶表示パネルに、バックライトや電源等を設けることによって液晶表示装置が得られる。
【０２８８】
アクティブマトリクス基板１０００は、ゲートドライバー１００２およびソースドライバー１００１が設けられた額縁領域と、複数の画素が配置された表示領域１００４とを有している。画素に対応するアクティブマトリクス基板１０００の領域を参照符号１００５で示している。なお、ソースドライバー１００１はアクティブマトリクス基板１０００に一体に形成する必要は無い。別途作製されたソースドライバーＩＣ等を公知の方法で実装しても良い。
【０２８９】
図４４（ｂ）に示すように、アクティブマトリクス基板１０００は、液晶表示パネルの１つの画素に対応する画素電極Ｐを有している。画素電極Ｐは画素スイッチング用のＴＦＴを介して、ソースバスライン１００６Ｓに接続されている。ＴＦＴのゲート電極はゲートバスライン１００６Ｇに接続されている。
【０２９０】
ゲートバスライン１００６Ｇには、ゲートドライバー１００２の出力が接続されており、線順次に走査される。ソースバスライン１００６Ｓには、ソースドライバー１００１の出力が接続されており、表示信号電圧（階調電圧）が供給される。
【０２９１】
ソースドライバー１００１およびゲートドライバー１００２には、高速駆動のために複数のＣＭＯＳが設けられている。例えばゲートドライバー１００２およびソースドライバー１００１の少なくとも一方は、ＣＭＯＳを用いて構成されたシフトレジスタを有していてもよい。本実施形態では、これらのＣＭＯＳの少なくとも１つが、第１実施形態〜第６実施形態の何れかにおけるｎ型ＴＦＴおよびｐ型ＴＦＴと同様の構成を有している。
【０２９２】
ＣＭＯＳを用いた回路の一例として、ＮＡＮＤ回路を図５３に示す。ＮＡＮＤ回路３０００で用いられるｐ型ＴＦＴ３００２、３００４およびｎ型ＴＦＴ３００６、３００８に、上述した何れかの実施形態のＴＦＴを適用することができる。
【０２９３】
本実施形態の半導体装置は、画素毎にメモリ回路を備えた液晶表示装置であってもよい。このような液晶表示装置は、画素毎に、スイッチング用のトランジスタと、画素電極と、スイッチング用のトランジスタから画素電極への入力画像信号を記憶するメモリ回路と、入力画像信号に基づいて表示駆動する液晶セルとを備えている。メモリ回路に記憶されている信号電圧は、その画素の液晶セルに常に加えられている。このため、同一の静止画面を表示し続ける場合には、外部から表示装置に画像信号を入力することなく、メモリ回路に記憶された信号電圧を用いて画面を表示し続けることができる。
【０２９４】
図４５は、本実施形態の半導体装置における各画素２０００の回路の一例を示す図である。
【０２９５】
本実施形態の半導体装置における各画素２０００には、ソースライン２００３およびゲートライン２００４と接続されたｎ型のトランジスタ２００５と、トランジスタ２００５からこの画素への入力画像信号を記憶するためのメモリ回路とが設けられている。メモリ回路は、ｐ型のトランジスタ２００７、２００８と、ｎ型のトランジスタ２００９、２０１０とを用いて構成されたＳＲＡＭ回路である。ＳＲＡＭ回路を構成するｐ型のトランジスタ２００７とｎ型のトランジスタ２００９は隣接して配置されており、前述の実施形態の何れかと同様の構成を有している。同様に、ｐ型のトランジスタ２００８とｎ型のトランジスタ２０１０も隣接して配置されており、前述の実施形態の何れかと同様の構成を有している。
【０２９６】
トランジスタ２００５のゲート端子は液晶表示装置のゲートライン２００４に、ドレイン端子は液晶表示装置のソースライン２００３に、ソース端子はメモリ回路へ接続されている。配線２００１はメモリ回路の電源ラインであり、液晶２００６へ充電される電圧値になっている。
【０２９７】
ソースライン２００３から入力された信号電圧は、液晶２００６に設けられた電極２０１０に加えられ、液晶２００６には電極２０１２と対向電極２０１１の間の電位差によって決まる電界が加わる。
【０２９８】
次に、図４５に示す回路の動作を説明する。１／（３０×走査線数）または１／（６０×走査線数）秒の間、ゲートライン２００４に電圧パルスが加えられ、トランジスタ２００５はオン状態になる。その間に、ソースライン２００３より画像信号が液晶２００６とトランジスタ２００９のゲートに充電される。いま画像信号がオン電圧（ハイ）とすると液晶２００６には電界が加わり配向が変化するとともに、トランジスタ２００９はオン状態、トランジスタ２０１０はオフ状態となる。ゲートライン２００４の電圧がオフ電圧（ロー）になるとトランジスタ２００５はオフ状態になるが、液晶２００６はトランジスタ２００８を通して充電されるのでその配向は変化しない。トランジスタ２００５がオン状態の時にソースライン２００３からオフ電圧（ロー）が入力されたときは、液晶２００６には電界が加わらず、トランジスタ２００９はオフ状態、トランジスタ２０１０はオン状態になる。トランジスタ２００５がオフ状態になった後も、液晶２００６はオン状態のトランジスタ２０１０を通じて放電するので電界が加わらないままである。
【０２９９】
なお、図４５に示す例では、メモリ回路として、シンプルな構成のＳＲＡＭ回路を用いているが、ＳＲＡＭ回路の構成はこれに限定されない。図示する例では、ＳＲＡＭ回路は４個のＴＦＴを含むが、より多くのＴＦＴを含んでいてもよい。また、ＳＲＡＭ回路の代わりにＤＲＡＭ回路を用いることもできる。
【産業上の利用可能性】
【０３００】
本発明の適用範囲は極めて広く、ｎ型ＴＦＴおよびｐ型ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、本発明を実施して形成されたＣＭＯＳ回路は、アクティブマトリクス型液晶表示装置や有機ＥＬ表示装置などの表示装置の周辺回路に用いることができる。また、本発明は、画素毎にメモリ回路を有する表示装置にも好適に適用され得る。【０３０１】
このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニター等に利用され得る。従って、本発明は、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに適用できる。
【符号の説明】
【０３０２】
１          基板
２          下地膜
３          ゲート絶縁膜
４          層間絶縁膜
６          保護膜
８          画素電極膜
９（ｎ）、９（ｐ）、１０（ｎ）、１０（ｐ）    コンタクト部
１１        ｎ型ＴＦＴの半導体層
２０        ｐ型ＴＦＴの半導体層
１１ｅ、２０ｅ    半導体層の傾斜部
１１ｍ、２０ｍ    半導体層の主部
１００      ｎ型ＴＦＴ
２００      ｐ型ＴＦＴ
Ｇ（ｎ）、Ｇ（ｐ）    ゲート電極
Ｓ（ｎ）、Ｓ（ｐ）    ソース電極
Ｄ（ｎ）、Ｄ（ｐ）    ドレイン電極
【図１】
0005480303.tif 000002
【図２】
0005480303.tif 000003
【図３】
0005480303.tif 000004
【図４】
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【図５】
0005480303.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005480303.tif 000011
【図１１】
0005480303.tif 000012
【図１２】
0005480303.tif 000013
【図１３】
0005480303.tif 000014
【図１４】
0005480303.tif 000015
【図１５】
0005480303.tif 000016
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
0005480303.tif 000034
【図３４Ａ】
0005480303.tif 000035
【図３４Ｂ】
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【図３５】
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【図３６】
0005480303.tif 000038
【図３７】
0005480303.tif 000039
【図３８】
0005480303.tif 000040
【図３９】
0005480303.tif 000041
【図４０】
0005480303.tif 000042
【図４１Ａ】
0005480303.tif 000043
【図４１Ｂ】
0005480303.tif 000044
【図４２】
0005480303.tif 000045
【図４３】
0005480303.tif 000046
【図４４】
0005480303.tif 000047
【図４５】
0005480303.tif 000048
【図４６】
0005480303.tif 000049
【図４７】
0005480303.tif 000050
【図４８】
0005480303.tif 000051
【図４９】
0005480303.tif 000052
【図５０】
0005480303.tif 000053
【図５１】
0005480303.tif 000054
【図５２】
0005480303.tif 000055
【図５３】
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