(57)【特許請求の範囲】
【請求項１】
位相の異なる複数のリファレンスクロックから1以上の任意位相のクロックを生成する多相クロック発生回路であって、
第1の制御信号に応じてスルー・レイトが変化する可変スルー・レイト回路と、
該可変スルー・レイト回路を通じて入力される互いに90°位相の相違する2つのリファレンスクロックを、第2の制御信号に応じて補間して中間の位相の出力クロックを生成する1以上の位相補間回路とを備えることを特徴とする多相クロック発生回路。
【請求項２】
前記可変スルー・レイト回路は、前記複数のリファレンスクロックの中から前記1以上の位相補間回路へ出力するリファレンスクロックを前記第1の制御信号に応じて選択するための複数のスイッチを備えていることを特徴とする請求項１に記載の多相クロック発生回路。
【請求項３】
前記複数のスイッチは、オン時の抵抗値が前記第1の制御信号に応じて変化することを特徴とする請求項２に記載の多相クロック発生回路。
【請求項４】
前記複数のスイッチは、複数のパストランジスタの並列回路により構成され、前記第1の制御信号に応じてオンするパストランジスタの数が変化することを特徴とする請求項２または３に記載の多相クロック発生回路。
【請求項５】
前記パストランジスタは、pMOSトランジスタで構成されることを特徴とする請求項４に記載の多相クロック発生回路。
【請求項６】
前記可変スルー・レイト回路は、0系入力としての0°、90°、180°、270°の4種類のリファレンスクロックと、1系入力としての0°、90°、180°、270°の4種類のリファレンスクロックとを入力し、それぞれのリファレンスクロックを選択するための前記スイッチのオン、オフを前記第1の制御信号に応じて制御することにより、互いに90°位相の相違する2つのリファレンスクロックを前記1以上の位相補間回路へ入力することを特徴とする請求項４または５に記載の多相クロック発生回路。
【請求項７】
前記第1の制御信号は、それぞれnビットの第10、第11、第12、および第13の制御信号から構成され、
前記可変スルー・レイト回路は、
前記第10の制御信号に応じてオン、オフが制御され、0系入力の0°のリファレンスクロックを第1の位相補間回路の一方の入力端子に入力するための第1のスイッチと、
前記第12の制御信号に応じてオン、オフが制御され、0系入力の180°のリファレンスクロックを第1の位相補間回路の一方の入力端子に入力するための第2のスイッチと、
前記第10の制御信号に応じてオン、オフが制御され、0系入力の90°のリファレンスクロックを第2の位相補間回路の一方の入力端子に入力するための第3のスイッチと、
前記第12の制御信号に応じてオン、オフが制御され、0系入力の270°のリファレンスクロックを第2の位相補間回路の一方の入力端子に入力するための第4のスイッチと、
前記第11の制御信号に応じてオン、オフが制御され、1系入力の90°のリファレンスクロックを第1の位相補間回路の他方の入力端子に入力するための第5のスイッチと、
前記第13の制御信号に応じてオン、オフが制御され、1系入力の270°のリファレンスクロックを第1の位相補間回路の他方の入力端子に入力するための第6のスイッチと、
前記第12の制御信号に応じてオン、オフが制御され、1系入力の180°のリファレンスクロックを第2の位相補間回路の他方の入力端子に入力するための第7のスイッチと、
前記第13の制御信号に応じてオン、オフが制御され、1系入力の0°のリファレンスクロックを第2の位相補間回路の他方の入力端子に入力するための第8のスイッチとを備えることを特徴とする請求項６に記載の多相クロック発生回路。
【請求項８】
位相の異なる複数のリファレンスクロックから1以上の任意位相のクロックを生成する多相クロック発生方法であって、
可変スルー・レイト回路のスルー・レイトが、前記リファレンスクロックの周波数に応じたスルー・レイトとなるように、第１の制御信号により前記可変スルー・レイト回路のスルー・レイトを変更し、
前記可変スルー・レイト回路を通じて、互いに90°位相の相違する2つのリファレンスクロックを、1以上の位相補間回路に入力し、
前記1以上の位相補間回路が、第2の制御信号に応じて、入力された2つのリファレンスクロックを補間して中間の位相の出力クロックを生成して出力する、
ことを特徴とする多相クロック発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相の固定した複数のリファレンスクロックから任意位相の1以上のクロックを生成する多相クロック発生回路に関する。
【背景技術】
【０００２】
LSI間でデジタル信号を送受信するためには、受信側で各データビットを正しいタイミングで判定する必要がある。そのため、データを送信する信号線とは別にタイミング信号(クロック信号)を送信する信号線を設けることが多い。しかし、データ信号線に沿ってタイミング信号線を設ける必要があるため、基板の使用面積の増大などの問題が生じる。このため、最近の高速シリアル伝送等では、タイミング信号線を取り除き、送信側はデータ信号にタイミング信号を重畳して送信し、受信側は、データ信号のエッジ等を検出し、内部のリファレンスクロックの位相を調整することで、タイミング情報を再生している。このプロセスを、一般にクロック・データ・リカバリ(CDR:Clock Data Recovery)と呼ぶ。また、クロック・データ・リカバリのために受信側に設けられる回路をCDR回路と言う。
【０００３】
CDR回路の主な構成方式には、位相同期(phase-locked loop)方式、リングオシレータ方式、位相補間方式がある。それぞれ一長一短があるが、近年は、伝送速度が向上するにつれて、位相補間方式を採用する事例が増えている(例えば、非特許文献1参照)。
【０００４】
位相補間方式のCDR回路は、位相の固定した複数のリファレンスクロックから位相補間によって任意位相の1以上のクロックを生成し、データ信号のエッジ等のタイミングによって最適なクロック相を選択する。図１５は位相補間方式のCDR回路の一例を示すブロック図である。
【０００５】
図１５を参照すると、CDR回路100は、位相選択回路と位相補間回路とを内蔵する多相クロック発生回路110、サンプラー120、およびCDRコントローラ130から構成される。サンプラー120は、多相クロック発生回路110で生成されたリカバリクロックを用いて、受信したシリアルデータをサンプリングし、エッジサンプルとデータサンプルとを出力する。CDRコントローラ130は、このエッジサンプルとデータサンプルとを元に、シリアルデータをサンプリングするための最適なクロックの位相を決定し、この決定した位相に一致するリカバリクロックが多相クロック発生回路110で生成されるように、位相選択信号とPI選択信号という2種類の制御信号を生成する。多相クロック発生回路110は、0°、90°、180°、270°という４種類のリファレンスクロックの中から、90°位相のずれた2つのクロックを含む組を2組、位相選択信号により選択する。また、多相クロック発生回路110は、この選択した組それぞれについて、2つの異なる位相のクロックを補間して、PI選択信号で定まる位相の4つのクロックを生成し、この生成したクロックをリカバリクロックとしてサンプラー120へ出力する。
【０００６】
図１６は多相クロック発生回路110の一例を示すブロック図である。図１６を参照すると、本発明に関連する多相クロック発生回路110は、4つのクロック入力端子IN0〜IN3と、4つのバッファ回路111-1〜111-4と、位相選択回路112と、2つの位相補間回路113-1、113-2と、4つのクロック出力端子OUT0〜OUT3とから構成されている。クロック入力端子IN0〜IN3には、0°、90°、180°、270°という4種類のリファレンスクロックが入力される。それぞれのクロック入力端子IN0〜IN3に入力されたリファレンスクロックは、バッファ回路111-1〜111-4により2分岐されて、0°、90°、180°、270°という4種類のリファレンスクロックからなる0系入力、同じく0°、90°、180°、270°という4種類のリファレンスクロックからなる1系入力として、位相選択回路112に入力される。位相選択回路112は、4ビットの位相選択信号SELC[3:0]により、0系入力および1系入力のクロック群から互いに90°位相のずれた2つのクロックを含む組を2組選択して、位相補間回路113-1、113-2へ出力する。位相補間回路113-1、113-2は、入力された互いに90°位相の相違する2つのクロックを補間して、PI選択信号SELP[15:0]で定まる位相のクロックをクロック端子OUT0〜OUT3から出力する。
【０００７】
図１６に示した多相クロック発生回路110は、位相選択信号SELC[3:0]による入力クロックの選択とPI選択信号SELP[15:0]による位相補間回路113-1、113-2における補間との組み合わせにより、360°の範囲にわたって5.6°の刻み(STEP)で出力クロックの位相を制御することができる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】"位相インターポレータベースのＣＤＲ"、[online]、Ｒａｍｂｕｓ、[平成２１年１０月２６日検索]、インターネット〈URL: http://www.rambus.com/jp/patents/innovations/detail/phase_interpolator.html〉
【非特許文献２】「デジタルシステム工学  応用編」、平成１５年３月３０日、丸善株式会社発行、p.759-762
【発明の概要】
【発明が解決しようとする課題】
【０００９】
位相補間回路を用いて、90°位相のずれた2つの入力クロックから、その中間の位相のクロックを所定の刻みで正確に生成するためには、動作周波数に応じて、位相補間回路内部のトランジスタサイズ(W/L)、及び回路に入力するクロック波形の立上り／立下り時間を最適化する必要がある。このため、同じ位相補間回路を広帯域な動作周波数で性能良く使用するのは困難であった。
【００１０】
上記問題の対応策として、動作速度の速い方で最適化し、低い速度の場合はサンプリング精度を犠牲にすることが考えられる。しかし、一般に、特定の動作周波数で最適化した位相補間回路を、より低い動作周波数で使用すると、位相差が大きくなるため波形歪が大きくなり、出力クロック位相の間隔が不均一になる。最悪の場合は、出力クロックの波形に段が生じ、ジッタ耐性が低下する等の問題を発生する。動作周波数5G[Hz]で最適化した位相補間回路に、5G[Hz]の入力クロックを入力したときの出力クロックの波形のシミュレーション結果を図１７に示す。また、同じ位相補間回路に2.5G[Hz]の入力クロックを入力したときの出力クロックの波形のシミュレーション結果を図１８に示す。図１８では、出力クロックの変化途中で歪を起こし、段が発生していることがわかる。
【００１１】
また上記問題の対応策として、最適化した動作周波数が異なる複数の位相補間回路を多相クロック発生回路に搭載し、動作周波数に応じて、使用する位相補間回路を切り替えることが考えられる。しかし、このような対応策には、回路面積や消費電力の増加などのデメリットがある。
【００１２】
本発明の目的は、位相補間回路を広帯域な動作周波数で性能良く使用するのは困難であるという課題を解決することのできる多相クロック発生回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一形態にかかる多相クロック発生回路は、位相の異なる複数のリファレンスクロックから1以上の任意位相のクロックを生成する多相クロック発生回路であって、第1の制御信号に応じてスルー・レイトが変化する可変スルー・レイト回路と、この可変スルー・レイト回路を通じて入力される互いに90°位相の相違する2つのリファレンスクロックを、第2の制御信号に応じて補間して中間の位相の出力クロックを生成する1以上の位相補間回路とを備える。
【発明の効果】
【００１４】
本発明は、上述のように構成されているため、位相補間回路を広帯域な動作周波数で性能良く使用することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の多相クロック発生回路の実施形態のブロック図である。
【図２】本発明の多相クロック発生回路で使用する位相選択回路の概略構成図である。
【図３】本発明の多相クロック発生回路で使用する位相選択回路のより具体的な構成と動作を示す図である。
【図４】本発明の多相クロック発生回路における位相選択回路で使用するスイッチの回路図である。
【図５】位相選択回路で使用するスイッチのオン抵抗を４段階に切り替えたときの出力波形のシミュレーション結果を示す図である。
【図６】本発明の多相クロック発生回路で使用する位相補間回路の端子と入出力波形の説明図である。
【図７】本発明の多相クロック発生回路で使用する位相補間回路の回路図である。
【図８】本発明の多相クロック発生回路で使用する位相補間回路のより詳細な回路図である。
【図９】本発明の多相クロック発生回路で使用する位相選択回路の動作説明図である。
【図１０】本発明の多相クロック発生回路の入力波形と出力波形の変化の様子を示す図である。
【図１１】本発明の多相クロック発生回路で使用する位相選択信号とPI選択信号の組み合わせパターンを示す図である。
【図１２】本発明の多相クロック発生回路を10[GHz]で動作させた際の1STEP当たりの位相変化量の特性グラフである。
【図１３】本発明の多相クロック発生回路をスルー・レイトを最大としたまま5[GHz]で動作させた際の1STEP当たりの位相変化量の特性グラフである。
【図１４】本発明の多相クロック発生回路をスルー・レイトを最小にして5[GHz]で動作させた際の1STEP当たりの位相変化量の特性グラフである。
【図１５】クロック・データ・リカバリ回路の一例を示すブロック図である。
【図１６】本発明に関連する多相クロック発生回路のブロック図である。
【図１７】本発明に関連する多相クロック発生回路を周波数5G［Hz］で動作させた場合の出力クロック波形のシミュレーション結果を示す図である。
【図１８】本発明に関連する多相クロック発生回路を周波数2.5G［Hz］で動作させた場合の出力クロック波形のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１６】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１７】
[第1の実施形態]
図1を参照すると、本発明の第1の実施形態にかかる多相クロック発生回路10は、4つのクロック入力端子IN0、IN0B、IN1、IN1Bと、4つのクロック出力端子OUT0、OUT0B、OUT1、OUT1Bと、2つの制御端子SEL1、SEL2と、4つのバッファ回路11-1〜11-4と、1つの位相選択回路12と、2つの位相補間回路13-1、13-2とから構成されている。
【００１８】
クロック入力端子IN0には、基準位相のリファレンスクロック(以下、0°のリファレンスクロックと言う)が入力される。クロック入力端子IN0Bには、基準位相から180°遅延したリファレンスクロック(以下、180°のリファレンスクロックと言う)が入力される。クロック入力端子IN1には、基準位相から90°遅延したリファレンスクロック(以下、90°のリファレンスクロックと言う)が入力される。クロック入力端子IN1Bには、基準位相から270°遅延したリファレンスクロック(以下、270°のリファレンスクロックと言う)が入力される。
【００１９】
制御端子SEL1には、リファレンスクロックの選択とスルー・レートの選択とを兼ねた16ビットの位相選択信号SELC[15:0]が入力される。16ビットの位相選択信号SELC[15:0]は、それぞれ4ビットの位相選択信号SELC0[3:0]、SELC1[3:0]、SELC2[3:0]、SELC3[3:0]から構成される。位相選択信号SELC[15:0]は、以下の何れかの状態をとる。
【００２０】
(1)状態1
SELC0[3:0]＝少なくとも1ビットが1
SELC1[3:0]＝少なくとも1ビットが1
SELC2[3:0]＝全ビットが0
SELC3[3:0]＝全ビットが0
ここで、SELC0[3:0]とSELC1[3:0]で1となるビットの数は互いに等しい。SELC[15:0]が状態1にあるとき、SELC[15:0]＝(0011)iと表現する。iは、SELC0[3:0]とSELC1[3:0]で1となるビットの個数を示す。
【００２１】
(2)状態2
SELC0[3:0]＝全ビットが0
SELC1[3:0]＝少なくとも1ビットが1
SELC2[3:0]＝少なくとも1ビットが1
SELC3[3:0]＝全ビットが0
ここで、SELC1[3:0]とSELC2[3:0]で1となるビットの数は互いに等しい。SELC[15:0]が状態2にあるとき、SELC[15:0]＝(0110)iと表現する。iは、SELC1[3:0]とSELC2[3:0]で1となるビットの個数を示す。
【００２２】
(3)状態3
SELC0[3:0]＝全ビットが0
SELC1[3:0]＝全ビットが0
SELC2[3:0]＝少なくとも1ビットが1
SELC3[3:0]＝少なくとも1ビットが1
ここで、SELC2[3:0]とSELC3[3:0]で1となるビットの数は互いに等しい。SELC[15:0]が状態3にあるとき、SELC[15:0]＝(1100)iと表現する。iは、SELC2[3:0]とSELC3[3:0]で1となるビットの個数を示す。
【００２３】
(4)状態4
SELC0[3:0]＝少なくとも1ビットが1
SELC1[3:0]＝全ビットが0
SELC2[3:0]＝全ビットが0
SELC3[3:0]＝少なくとも1ビットが1
ここで、SELC0[3:0]とSELC3[3:0]で1となるビットの数は互いに等しい。SELC[15:0]が状態4にあるとき、SELC[15:0]＝(1001)iと表現する。iは、SELC0[3:0]とSELC3[3:0]で1となるビットの個数を示す。
【００２４】
上記のiの値により、同じ状態でも、位相選択回路12のスルー・レートが変化する。i＝1のとき、スルー・レートは最小(Min)になり、iの値が大きくなるに従ってスルー・レートが大きくなり、i＝4のときに最大(Max）になる。
【００２５】
制御端子SEL2には、16ビットのPI選択信号SELP[15:0]が入力される。このPI選択信号SELP[15:0]のフォーマットは、サーモメータコードである。
【００２６】
クロック出力端子OUT0、OUT0B、OUT1、OUT1Bからは、多相クロックが出力される。クロック出力端子OUT0から出力されるクロックに対して、クロック出力端子OUT1から出力されるクロックの位相は90°ずれている。また、クロック出力端子OUT0Bから出力されるクロックの位相は、クロック出力端子OUT0から出力されるクロックに比べて180°ずれている。同じく、クロック出力端子OUT1Bから出力されるクロックの位相は、クロック出力端子OUT1から出力されるクロックに比べて180°ずれている。
【００２７】
バッファ回路11-1は、入力端子IN0、IN0Bから0°と180°のリファレンスクロックを入力し、0系の0°と180°のリファレンスクロックとして位相選択回路12へ出力する。バッファ回路11-2は、入力端子IN0、IN0Bから0°と180°のリファレンスクロックを入力し、1系の0°と180°のリファレンスクロックとして位相選択回路12へ出力する。バッファ回路11-3は、入力端子IN1、IN1Bから90°と270°のリファレンスクロックを入力し、0系の90°と270°のリファレンスクロックとして位相選択回路12へ出力する。バッファ回路11-4は、入力端子IN1、IN1Bから90°と270°のリファレンスクロックを入力し、1系の90°と270°のリファレンスクロックとして位相選択回路12へ出力する。これらのバッファ回路11-1〜11-4は、位相選択回路12において入力のリファレンスクロックを切り替えた際に生じるスイッチングノイズの伝搬を防止するために設けられている。従って、スイッチングノイズの影響が小さい場合、バッファ回路11-1〜11-4は省略してもよい。
【００２８】
位相選択回路12は、位相選択信号SELC[15:0]に応じて、0系、1系の複数のリファレンスクロックのうちから、後段の位相補間回路13-1、13-2に入力するリファレンスクロックを選択する回路である。ここで、位相選択回路12におけるリファレンスクロックの選択は、位相補間回路13-1、13-2のそれぞれに対して、90°位相のずれた2つのリファレンスクロックが入力されるように行われる。また、この位相選択回路12は、位相選択信号SELC[15:0]の上記iの値に応じてスルー・レイトが変化する可変スルー・レイト回路となっている。
【００２９】
図２は位相選択回路12の概略構成を示す図である。位相選択回路12は、0系用の2つの選択スイッチSW01、SW02と、1系用の2つの選択スイッチSW11、SW12とを有する。選択スイッチSW01は、0系の0°と180°の2つのリファレンスクロックのうちの何れか一方を選択して、位相補間回路13-1の端子A0に入力する。選択スイッチSW02は、0系の90°と270°の2つのリファレンスクロックのうちの何れか一方を選択して、位相補間回路13-2の端子A1に入力する。選択スイッチSW11は、1系の90°と270°の2つのリファレンスクロックのうちの何れか一方を選択して、位相補間回路13-1の端子B0に入力する。選択スイッチSW12は、1系の0°と180°の2つのリファレンスクロックのうちの何れか一方を選択して、位相補間回路13-2の端子B1に入力する。
【００３０】
位相選択回路12の選択スイッチSW01、SW02、SW11、SW12のそれぞれは、図３に示すように、2つのスイッチの組み合わせで構成される。
【００３１】
図３のスイッチSW01-1とスイッチSW01-2とは、図２の選択スイッチSW01を構成する。スイッチSW01-1は、位相選択信号SELC0[3:0]によってオン、オフが制御され、スイッチSW01-2は、位相選択信号SELC2[3:0]によってオン、オフが制御される。
【００３２】
図３のスイッチSW02-1とスイッチSW02-2とは、図２の選択スイッチSW02を構成する。スイッチSW02-1は、位相選択信号SELC0[3:0]によってオン、オフが制御され、スイッチSW02-2は、位相選択信号SELC2[3:0]によってオン、オフが制御される。
【００３３】
図３のスイッチSW11-1とスイッチSW11-2とは、図２の選択スイッチSW11を構成する。スイッチSW11-1は、位相選択信号SELC1[3:0]によってオン、オフが制御され、スイッチSW11-2は、位相選択信号SELC3[3:0]によってオン、オフが制御される。
【００３４】
図３のスイッチSW12-1とスイッチSW12-2とは、図２の選択スイッチSW12を構成する。スイッチSW12-1は、位相選択信号SELC1[3:0]によってオン、オフが制御され、スイッチSW12-2は、位相選択信号SELC3[3:0]によってオン、オフが制御される。
【００３５】
図３の各々のスイッチSW01-1、SW01-2、SW02-1、SW02-2、SW11-1、SW11-2、SW12-1、SW12-2は、実際には、図４に示すスイッチPSWのような構成を有する。スイッチPSWは、4つのパストランジスタT1〜T4を並列に接続した回路により構成される。それぞれのパストランジスタT1〜T4はpMOSトランジスタで構成される。4つのpMOSトランジスタのソースは共通の入力端子INに接続されている。また、4つのpMOSトランジスタのドレインは共通の出力端子OUTに接続されている。また、4つのpMOSトランジスタのゲートは、それぞれ異なる制御端子SEL11、SEL12、SEL13、SEL14に接続されている。
【００３６】
4つの制御端子SEL11、SEL12、SEL13、SEL14には、1つの位相選択信号SELCj[3:0]のそれぞれ異なるビットの値が入力される。ここで、jは、0、1、2、3の何れかである。例えば、図４のスイッチPSWが図３のスイッチSW01-1に対応するとした場合、4つの制御端子SEL11、SEL12、SEL13、SEL14には、位相選択信号SELC0[3:0]のそれぞれ異なるビットの値が入力される。制御端子を通じて値1がゲートに印可されたパストランジスタT1〜T4はオン状態になり、値0がゲートに印可されたパストランジスタT1〜T4はオフ状態になる。4つのパストランジスタT1〜T4を全てオン状態にさせると、スイッチPSWのオン抵抗が最小となる。スイッチPSWのオン抵抗が最小になると、スイッチPSWのRCの時定数で定まるスルー・レイトは最大(Max)となる。1つのパストランジスタT1だけをオン状態にさせると、スイッチPSWのオン抵抗は、全てのパストランジスタT1〜T4のオン抵抗を同一とすると、最大値の1/4になるので、スイッチPSWのスルー・レイトは最小(Min)になる。4つのパストランジスタT1〜T4は個別にオン、オフできるため、スイッチPSWのスルー・レイトは4段階に切り替えることが可能である。
【００３７】
図５は、図４のスイッチPSWの入力端子INに10[GHz]の信号を入力した際に、出力端子OUTからどのような波形が出力されるかを、同時にオンさせるパストランジスタT1〜T4の個数を1つ、2つ、3つ、4つと変えてシミュレーションした結果を示す。オン状態のパストランジスタT1〜T4の個数に応じて出力波形が変化している。つまり、同時にオン状態とするパストランジスタT1〜T4の個数により、スイッチPSWのスルー・レイトが変化している。
【００３８】
位相補間回路13-1、13-2は、90°だけ位相の異なる2つのリファレンスクロックを補間し、中間の位相のクロックを作り出す回路である。それぞれの位相補間回路13-1、13-2が作り出す位相は、2つのリファレンスクロックと同じ位相を含めて、16通り(16ステップ)ある。16通りのうちの何れの位相を生成するかは、16ビットのPI選択信号SELP[15:0]によって制御される。この場合の出力位相の解像度は、90°/16＝5.6°である。従って、リファレンスクロックの周波数を10[GHz]とすると、100ps×5.6°/360°＝1.56psの刻み(STEP)で、出力クロックのタイミングを調整できる。
【００３９】
位相補間回路の基本的な回路をCML(Current Mode Logic)で構成した例を図６に示す。この例の位相補間回路には、入力端子A(AB)と入力端子B(BB)とに90°だけ位相の異なるクロックが入力される。また、16ビットのPI選択信号SELP[15:0]は、それぞれ16ビットの制御ビットSAと制御ビットSBとに分岐され、これらの制御ビットSA,SBにより選択された位相のクロックが出力端子OUT(OUTB)から出力される。なお、制御ビットSAと制御ビットSBとは、互いにビットの値が反転している。また、入力端子Aと入力端子AB、入力端子Bと入力端子BB、出力端子OUTと出力端子OUTBとは、互いに位相が反転する信号を入力、出力する関係にある。
【００４０】
図７は図６の位相補間回路の内部構成例を示す。この例の位相補間回路は、第1〜第4のMOSトランジスタM1〜M4、第1、第2の抵抗R1、R2、第1、第2の電流源Ia、Ibを有している。第1と第3のMOSトランジスタM1、M3は、互いのソースが共通に接続されて、抵抗R1を介して電源電位VDDに接続されている。第2と第4のMOSトランジスタM2、M4は、互いのソースが共通に接続されて、抵抗R2を介して電源電位VDDに接続されている。第1と第2のMOSトランジスタM1、M2は、互いのドレインが共通に接続されて、電流源Iaに接続されている。第3と第4のMOSトランジスタM3、M4は、互いのドレインが共通に接続されて、電流源Ibに接続されている。
【００４１】
また、第1のMOSトランジスタM1のゲートは入力端子Aに接続され、第2のMOSトランジスタM2のゲートは入力端子ABに接続され、第3のMOSトランジスタM3のゲートは入力端子Bに接続され、第4のMOSトランジスタM4のゲートは入力端子BBに接続されている。また、電流源Iaには制御端子を通じて制御ビットSBが印可され、電流源Ibには制御端子を通じて制御ビットSAが印可されるようになっている。そして、第2と第4のMOSトランジスタM2、M4の共通接続されたソースと抵抗R2との間に出力端子OUTが接続され、第1と第3のMOSトランジスタM1、M3の共通接続されたソースと抵抗R1との間に出力端子OUTBが接続されている。
【００４２】
図８は図７の電流源Ia、Ibの内部構成例を示す。この例の電流源Iaは、16個の単位電流源からなる定電流源Uaと、その各々の単位電流源のオン、オフを制御する16個の電流スイッチからなる電流スイッチ群SWaとで構成される。電流スイッチ群SWaの各電流スイッチと制御ビットSBの各ビットとは1対1に対応しており、それぞれの電流スイッチは対応するビットの値が1のときにオンし、0のときにオフする。また、電流源Ibは、16個の単位電流源からなる定電流源Ubと、その各々の単位電流源のオン、オフを制御する16個の電流スイッチからなる電流スイッチ群SWbとで構成される。電流スイッチ群SWbの各電流スイッチと制御ビットSAの各ビットとは1対1に対応しており、それぞれの電流スイッチは対応するビットの値が1のときにオンし、0のときにオフする。
【００４３】
図６〜図８に示した位相補間回路において、電流源Ia側に流れる電流I1の振幅と、電流源Ib側に流れる電流I2の振幅は、制御ビットSA、SBによって制御され、それらの和は、一定に保たれる。また、出力端子OUTの電位は、第2のMOSトランジスタM2を流れる電流と第4のMOSトランジスタM4を流れる電流の和によって決定され、出力端子OUTBの電位は、第1のMOSトランジスタM1を流れる電流と第3のMOSトランジスタM3を流れる電流の和によって決定される。従って、入力端子A(AB)とB(BB)に90°だけ位相の異なるクロックが入力されると、制御ビットSA、SBにより定まる位相のクロックが出力端子OUT(OUTB)から出力されることになる。なお、位相補間回路の動作原理については、非特許文献2に記載されているので、ここでは詳細な説明は省略する。
【００４４】
次に、本実施形態の多相クロック発生回路12の全体の動作を説明する。
【００４５】
位相選択信号SELC[15:0]が(0011)iのとき、iの値にかかわらず、位相選択回路12は、図3に示したように、0系入力の0°のリファレンスクロックと1系入力の90°のリファレンスクロックを選択して位相補間回路13-1の入力端子A0とB0に入力し、0系入力の90°のリファレンスクロックと1系入力の180°のリファレンスクロックを選択して位相補間回路13-2の入力端子A1とB1に入力する。位相補間回路13-1、13-2は、PI選択信号SELP[15:0]に従って、2つの入力クロックを補間して生成したクロックを、出力端子OUT0と出力端子OUT1とから出力する。
【００４６】
位相選択信号SELC[15:0]が(0011)iの状態で、PI選択信号SELP[15:0]が0(=0/64)の場合は、位相補間回路内の電流の比率がすべてA側の選択(「A:16、B:0」)となるため、AとBの入力波形の合成は行われない。この結果、位相補間回路13-1の出力OUT0からは0系入力の0°のリファレンスクロックがそのまま出力され、位相補間回路13-2の出力OUT1からは0系入力の90°のリファレンスクロックがそのまま出力される。
【００４７】
位相選択信号SELC[15:0]が(0011)iのまま、PI選択信号SELP[15:0]が1(=1/64)を選択した場合は、位相補間回路内の電流の比率が「A:15、B:1」となるので、AとBの入力波形の合成がA:B=15:1の比で行われる。この結果、位相補間回路13-1の出力OUT0からは、0系入力の0°のリファレンスクロックから1STEP(5.6°)だけ位相の遅れたクロックが出力され、位相補間回路13-2の出力OUT1からは、0系入力の90°のリファレンスクロックから1STEP(5.6°)だけ位相の遅れたクロックが出力される。つまり、SELP=0の時の出力クロックに対して、1STEPだけ遅延したクロックが出力される。
【００４８】
位相選択信号SELC[15:0]が(0011)iのまま、PI選択信号SELP[15:0]が2(=2/64)を選択した場合は、位相補間回路内の電流の比率が「A:14、B:2」となるので、AとBの入力波形の合成がA:B=14:2の比で行われる。この結果、位相補間回路13-1の出力OUT0からは、0系入力の0°のリファレンスクロックから2STEP(11.2°)だけ位相の遅れたクロックが出力され、位相補間回路13-2の出力OUT1からは、0系入力の90°のリファレンスクロックから2STEP(11.2°)だけ位相の遅れたクロックが出力される。
【００４９】
同様に、位相選択信号SELC[15:0]が(0011)iのまま、PI選択信号SELP[15:0]が15(=15/64)を選択するまで、1STEP毎に遅延が増加していく。
【００５０】
位相選択信号SELC[15:0]が(0011)iのまま、PI選択信号SELP[15:0]が16(=16/64)を選択した場合は、位相補間回路内の電流の比率が「A:0、B:16」となるので、AとBの入力波形の合成は行われない。この結果、位相補間回路13-1の出力OUT0からは1系入力の90°のリファレンスクロックがそのまま出力され、位相補間回路13-2の出力OUT1からは1系入力の180°のリファレンスクロックがそのまま出力される。このとき、次の位相への準備のために、位相選択信号SELC[15:0]が(0011)iから(0110)iへ切り替えられる。これにより、位相選択回路の状態は、iの値にかかわらず、図３から図９に示す状態に切り替わる。つまり、0系において、0°のリファレンスクロックに代わって180°のリファレンスクロックが位相補間回路13-1の入力端子A0に入力され、90°のリファレンスクロックに代わって270°のリファレンスクロックが位相補間回路13-2の入力端子A1に入力される。PI選択信号SELP[15:0]が16(=16/64)を選択している状態では、Aの入力波形は使われないので、位相補間回路13-1、13-2の出力への影響はない。
【００５１】
位相選択信号SELC[15:0]が(0110)iの状態で、PI選択信号SELP[15:0]が17(=17/64)を選択した場合、位相補間回路内の電流の比率は「A:1、B:15」になる。位相選択信号SELC[15:0]が(0110)iの状態では、位相選択回路の状態は図９に示した状態になっているため、Aの入力波形(180°のリファレンスクロック)とBの入力波形(90°のリファレンスクロック)との合成がA:B=1:15の比で行われる。この結果、位相補間回路13-1の出力OUT0からは、90°のリファレンスクロックから1STEP(5.6°)だけ位相の遅れたクロックが出力され、位相補間回路13-2の出力OUT1からは、180°のリファレンスクロックから1STEP(5.6°)だけ位相の遅れたクロックが出力される。
【００５２】
以上のように、PI選択信号SELP[15:0]による1STEP毎の遅延変化と、16STEP毎に位相の組み合わせが切り替わることで、図１０に示すように、出力クロックの位相(遅延)を、360°にわたって、5.6°刻みで切り替えることができる。出力クロックの位相を360°にわたって5.6°刻みで切り替える際、位相選択信号SELC[15:0]とPI選択信号SELP[15:0]は図１１に示す組み合わせパターンで遷移する。ここまでが多相クロック発生回路12の全体の動作説明となる。
【００５３】
次に、スルー・レイト制御に関する動作を説明する。
【００５４】
本実施形態の多相クロック発生回路の位相選択回路12は、図４に示したような可変スルー・レイト機能を持つスイッチPSWを通じてリファレンスクロックを後段の位相補間回路13-1、13-2に供給している。このため、スイッチPSWのスルー・レイトを変えることにより、位相補間回路13-1、13-2に入力するリファレンスクロックの波形を変化させることができる。
【００５５】
本実施形態の多相クロック発生回路10は、クロックの周波数が10[GHz]時にスルー・レイトを最大(Max)とした場合で最適化設計を行っている。図１２は、位相補間回路を16段階変化させた場合のSTEPの変化の一部(単位変化量)をシミュレーションして得た特性グラフを示す。横軸は、0/64〜16/64までの16段階を示すSELP選択信号を示し、縦軸はSTEP量(単位変化量)を示す。この特性グラフは、STEP量が一定であるほど、遅延が一定に制御されていること、つまり性能(設計)が良いことを示す。10[GHz]動作時の理想のSTEPは、100[ps]×5.6°/360°＝1.56[ps](平均値)の刻みである。図１２の特性グラフは、1.56[ps]を中心にほぼ一定の値が得られている。
【００５６】
ここで、スルー・レイトを最大(Max)としたまま入力クロック周波数を5[GHz]に落とした場合の特性グラフを図１３に示す。図１２に示した10[GHz]動作時の特性グラフに比べてSTEP量は一定ではなくなり、1STEPの値が大きくばらついている。これは、位相補間回路に入力されるクロックの周波数が半分に下がったことにより、波形の立ち上がりが速くなってしまったため、最適化された波形なまりよりずれたことが原因である。
【００５７】
他方、スルー・レイトを最小(Min)として入力クロック周波数を5[GHz]に落とした場合の特性グラフを図１４に示す。スルー・レイトが最大(Max)のときより波形がなまるため、図１３の場合に比べて、1STEPの値のばらつきが小さくなり、性能が改善されていることがわかる。
【００５８】
以上説明したように、本実施形態の多相クロック発生回路10によれば、可変スルー・レイト回路(位相選択回路12)を通じて後段の位相補間回路13-1、13-2にリファレンスクロックを入力するため、可変スルー・レイト回路のスルー・レイトを動作周波数に応じて切り替えることにより、広い動作周波数にわたって最適な入力波形を位相補間回路13-1、13-2に入力することができる。そのため、位相補間の精度、生成される多相クロックの精度が向上する。さらに、本発明の多相クロック発生回路10を図１５のCDR回路100の多相クロック発生回路110として使用することにより、CDR回路100のサンプリング精度が向上する。
【００５９】
また本実施形態の多相クロック発生回路10は、位相選択回路12内のスイッチを可変スルー・レイト回路としたことにより、位相選択回路12とは別に可変スルー・レイト回路を設ける場合に比べて、回路面積および消費電力の増加を抑えることができる。
【００６０】
また本実施形態の多相クロック発生回路10は、可変スルー・レイト回路をpMOSトランジスタのみで構成するため、回路面積および消費電力の増加を極力抑えることができる。
【００６１】
以上、本発明の実施形態について説明したが、本発明は以上の実施形態にのみ限定されず、その他各種の付加変更が可能である。
【００６２】
例えば、スルー・レイト回路を構成する図４の4つのpMOSトランジスタのW/Lの比率は先の実施形態では同一としたが、4並列したpMOSトランジスタのそれぞれのW/Lの比を工夫(最適化)することにより、さらなる改善が期待できる。また、スルー・レイトの切替段数を4段階としたが、2段階、3段階であっても良いし、5段階以上であっても良い。
【００６３】
また、スルー・レイト回路をpMOSトランジスタのみで構成されるパストランジスタの並列回路としたが、スルー・レイト回路を複数のトランスファーゲートの並列回路により構成することもできる。また、スルー・レイト回路を通常のCMLバッファで駆動能力を変える手段により構成しても良い。
【符号の説明】
【００６４】
10…多相クロック発生回路
11-1〜11-4…バッファ回路
12…位相選択回路
13-1、13-2…位相補間回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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