(57)【特許請求の範囲】
【請求項１】
第1および第2のバンクを有し、各バンクが、データをセンスするためのセンス増幅器と、センスされたデータを読取データバスに結合するための列選択デバイスとを有する、ダイナミックランダムアクセスメモリであって、
前記第1のバンクに対応し、第1の持続時間を有する第1の列選択イネーブルパルスと、第2の持続時間を有する第1のデータバス事前充電ディセーブルパルスとを提供する、第1のタイミングインタロック回路であって、前記第1の列選択イネーブルパルスが、前記第1のデータバス事前充電ディセーブルパルスに対して入れ子にされる、第1のタイミングインタロック回路と、
前記第2のバンクに対応し、前記第1の持続時間を有する第2の列選択イネーブルパルスと、前記第2の持続時間を有する第2のデータバス事前充電ディセーブルパルスとを提供する、第2のタイミングインタロック回路であって、前記第2の列選択イネーブルパルスが、前記第2のデータバス事前充電ディセーブルパルスに対して入れ子にされる、第2のタイミングインタロック回路と、
前記第1のデータバス事前充電ディセーブルパルスに応答して、第1のマスタデータバス事前充電ディセーブルパルスを、前記第2のデータバス事前充電ディセーブルパルスに応答して、第2のマスタデータバス事前充電ディセーブルパルスを、順番に生成するための事前充電論理回路であって、前記第1のマスタ事前充電ディセーブルパルスおよび前記第1の列選択イネーブルパルスが、前記第2のマスタ事前充電ディセーブルパルスおよび前記第2の列選択イネーブルパルスのタイミング関係と実質的に同一のタイミング関係を有する、事前充電論理回路と、
前記読取データバスを事前充電するための読取データバス事前充電回路であって、前記第1のマスタデータバス事前充電ディセーブルパルスおよび前記第2のマスタデータバス事前充電ディセーブルパルスが各々、前記第2の持続時間の間、前記読取データバス事前充電回路を使用不能にする、読取データバス事前充電回路と
を含むダイナミックランダムアクセスメモリ。
【請求項２】
前記第2のタイミングインタロック回路および前記第1のタイミングインタロック回路は、同一の回路構成を有する、請求項1に記載のダイナミックランダムアクセスメモリ。
【請求項３】
前記第1のタイミングインタロック回路は、
アクセス信号を受け取り、遅延させるための活性化遅延回路であって、第1の時間遅延アクセス信号を提供する活性化遅延回路と、
前記第1の時間遅延アクセス信号に応答して、前記第2の持続時間を有する前記第1のデータバス事前充電ディセーブルパルスを生成するための事前充電ディセーブルパルス生成器回路であって、また前記第1の時間遅延アクセス信号に応答して、第2の時間遅延アクセス信号を提供する事前充電ディセーブルパルス生成器回路と、
前記第2の時間遅延アクセス信号に応答して、前記第1の持続時間を有する前記第1の列選択イネーブルパルスを生成するための列選択パルス生成器回路であって、前記第1の持続時間が、前記第2の持続時間よりも短い、列選択パルス生成器回路と
を含む、請求項2に記載のダイナミックランダムアクセスメモリ。
【請求項４】
前記活性化遅延回路は、前記アクセス信号を受け取って遅延させるためのプログラム可能遅延回路を含み、前記遅延回路は、前記第1の時間遅延アクセス信号を提供する、請求項3に記載のダイナミックランダムアクセスメモリ。
【請求項５】
前記事前充電ディセーブルパルス生成器回路は、
前記第1の時間遅延アクセス信号を受け取るための第1の入力端子と、反転要素の直列チェーンに接続される第2の入力端子とを有する第1の論理ゲートであって、反転要素の前記直列チェーンが、前記第1の時間遅延アクセス信号を受け取る、第1の論理ゲート
を含む、請求項3に記載のダイナミックランダムアクセスメモリ。
【請求項６】
前記反転要素の1つは、プログラム可能遅延回路を含む、請求項5に記載のダイナミックランダムアクセスメモリ。
【請求項７】
前記反転要素の別の1つは、前記プログラム可能遅延回路に結合される第1の入力端子と、同期制御信号に接続される第2の入力端子とを有する第2の論理ゲートを含む、請求項6に記載のダイナミックランダムアクセスメモリ。
【請求項８】
前記列選択パルス生成器は、
前記第2の時間遅延アクセス信号を受け取るための第1の入力端子と、反転要素の直列チェーンに接続される第2の入力端子とを有する第1の論理ゲートであって、反転要素の前記直列チェーンが、前記第2の時間遅延アクセス信号を受け取る、第1の論理ゲート
を含む、請求項3に記載のダイナミックランダムアクセスメモリ。
【請求項９】
前記反転要素の1つは、プログラム可能遅延回路を含む、請求項8に記載のダイナミックランダムアクセスメモリ。
【請求項１０】
前記反転要素の別の1つは、前記プログラム可能遅延回路に結合される第1の入力端子と、同期制御信号に接続される第2の入力端子とを有する第2の論理ゲートを含む、請求項9に記載のダイナミックランダムアクセスメモリ。
【請求項１１】
少なくとも2つのメモリバンクのビットラインから共通読取データバスにデータを転送するための方法であって、
a)第1のバンクアクセス信号に応答して、第1の持続時間を有する第1のローカルデータバス事前充電ディセーブルパルスを生成し、前記第1のバンクアクセス信号に応答して、第2の持続時間を有する第1のローカル列選択イネーブルパルスを生成するステップであって、前記第1のローカルデータバス事前充電ディセーブルパルス、前記第1のローカル列選択イネーブルパルスおよび前記第1のバンクアクセス信号が、第1のメモリバンクに対応する、ステップと、
b)前記第1のバンクアクセス信号を受け取ってから1つまたは複数のクロックサイクルを経た後に受け取られる第2のバンクアクセス信号に応答して、前記第1の持続時間を有する第2のローカルデータバス事前充電ディセーブルパルスを生成し、前記第2のバンクアクセス信号に応答して、前記第2の持続時間を有する第2のローカル列選択イネーブルパルスを生成するステップであって、前記第2のローカルデータバス事前充電ディセーブルパルス、前記第2のローカル列選択イネーブルパルス、および前記第2のバンクアクセス信号が、第2のメモリバンクに対応する、ステップと、
c)前記第1のローカルデータバス事前充電ディセーブルパルスおよび前記第2のローカルデータバス事前充電ディセーブルパルスに対応するマスタデータバス事前充電ディセーブルパルスを順番に生成するステップと、
d)前記マスタデータバス事前充電ディセーブルパルスの各々に応答して、前記第1の持続時間の間、読取データバス事前充電回路を使用不能にするステップと、
e)前記読取データバス事前充電回路が使用不能にされている間、前記第1のローカル列選択イネーブルパルスに応答して、前記第1のメモリバンクの列選択デバイスを駆動し、前記読取データバス事前充電回路が使用不能にされている間、前記第2のローカル列選択イネーブルパルスに応答して、前記第2のメモリバンクの列選択デバイスを駆動するステップと
を含み、
前記第１のローカル列選択イネーブルパルスが、前記第１のローカルデータバス事前充電ディセーブルパルスに対して入れ子にされ、前記第２のローカル列選択イネーブルパルスが、前記第２のローカルデータバス事前充電ディセーブルパルスに対して入れ子にされる方法。
【請求項１２】
前記第1のローカル列選択イネーブルパルスが、前記第1のローカルデータバス事前充電ディセーブルパルスに対して入れ子にされ、前記第2のローカル列選択イネーブルパルスが、前記第2のローカルデータバス事前充電ディセーブルパルスに対して入れ子にされる、請求項11に記載の方法。
【請求項１３】
少なくとも1つのメモリバンクのビットラインから読取データバスにデータを転送するための方法であって、
a)バンクアクセス信号に応答して、第1の持続時間を有するローカルデータバス事前充電ディセーブルパルスを生成し、また前記バンクアクセス信号に応答して、第2の持続時間を有するローカル列選択イネーブルパルスを生成するステップであって、前記ローカルデータバス事前充電ディセーブルパルス、前記ローカル列選択イネーブルパルス、および前記バンクアクセス信号が、前記少なくとも1つのメモリバンクに対応する、ステップと、
b)前記ローカルデータバス事前充電ディセーブルパルスに応答して、マスタデータバス事前充電ディセーブルパルスを生成するステップと、
c)前記マスタデータバス事前充電ディセーブルパルスに応答して、前記第1の持続時間の間、読取データバス事前充電回路を使用不能にするステップと、
d)前記読取データバス事前充電回路が使用不能にされている間、前記ローカル列選択イネーブルパルスに応答して、前記少なくとも1つのメモリバンクの列選択デバイスを駆動するステップと
を含み、
前記ローカル列選択イネーブルパルスが、前記ローカルデータバス事前充電ディセーブルパルスに対して入れ子にされる方法。
【請求項１４】
前記ローカル列選択イネーブルパルスが、前記ローカルデータバス事前充電ディセーブルパルスに対して入れ子にされる、請求項13に記載の方法。
【請求項１５】
ステップa)は、
i)第2のバンクアクセス信号に応答して、前記第1の持続時間を有する第2のローカルデータバス事前充電ディセーブルパルスを生成するステップであって、前記第2のローカルデータバス事前充電ディセーブルパルスおよび前記第2のバンクアクセス信号が、第2のメモリバンクに対応する、ステップと、
ii)第2のバンクアクセス信号に応答して、前記第2の持続時間を有する第2のローカル列選択イネーブルパルスを生成するステップであって、前記第2のバンクアクセス信号が、前記バンクアクセス信号から所定の時間を経た後に提供される、ステップと
をさらに含む、請求項13に記載の方法。
【請求項１６】
ステップb)は、前記マスタデータバス事前充電ディセーブルパルスが生成された後、前記第2のローカルデータバス事前充電ディセーブルパルスに応答して、第2のマスタデータバス事前充電ディセーブルパルスを生成するステップを含む、請求項15に記載の方法。
【請求項１７】
ステップc)は、前記第2のマスタデータバス事前充電ディセーブルパルスに応答して、前記第1の持続時間の間、前記読取データバス事前充電回路を使用不能にするステップを含み、
ステップd)は、前記第2のマスタデータバス事前充電ディセーブルパルスに応答して、前記読取データバス事前充電回路が使用不能にされている間、前記第2のローカル列選択イネーブルパルスに応答して、前記第2のメモリバンクの列選択デバイスを駆動するステップを含む、
請求項16に記載の方法。
【請求項１８】
前記マスタデータバス事前充電ディセーブルパルスと前記列選択イネーブルパルスの間のタイミング関係は、前記第2のマスタデータバス事前充電ディセーブルパルスと前記第2の列選択イネーブルパルスの間のタイミング関係と同一である、請求項16に記載の方法。
【請求項１９】
前記メモリが前記メモリの最大動作周波数よりも小さい周波数で動作させられる場合、前記ローカルデータバス事前充電ディセーブルパルスの前記第1の持続時間および前記ローカル列選択イネーブルパルスの前記第2の持続時間が、同期制御信号によって拡張可能である、請求項13に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体メモリに関するものである。より詳細には、本発明は、列選択および事前充電信号タイミング制御(column select and precharge signal timing control)に関するものである。
【背景技術】
【０００２】
DRAMメモリは、他の利用可能なメモリと比べて記録密度が高く、高性能であるために、コンピュータシステムにおいて広く使用されている。DRAMメモリは、例えばハードディスクドライブバッファなど、大量のデータ記憶に高速にアクセスできる他のアプリケーションにおいても使用することができる。性能的にはSRAMも遜色がないが、SRAMメモリセルは、相対的に大きく、結果的に単位面積当たりの記憶密度の低いチップになる。他方、フラッシュメモリは、DRAMのそれにまさる記憶密度を有するが、読取りおよび書き込み(プログラム)性能は相対的に貧弱である。したがって、DRAMは、記憶密度と性能の間の最適なバランスを提供する。
【０００３】
当業者であれば、DRAMアーキテクチャに精通していよう。DRAMメモリアレイは、ワードラインの行と、典型的には折返しビットライン(folded bitline)構成で配置されるビットラインの列から成り、メモリセルは、ワードラインとビットラインの交点に配置される。ビットラインセンス増幅器(bitline sense amplifier)が、ビットラインを介してメモリセル記憶キャパシタに保存された電荷を検出し、列選択デバイス(column select device)が、センスされたデータをデータバスに転送する。
【０００４】
コンピュータシステムで使用されるDRAMは、プリント回路基板(PCB: printed circuit board)に接続される製品デバイス(commodity device)であるが、DRAMは、マイクロコントローラまたは特定用途向け集積回路(ASIC: application specific integrated circuit)などのシステムにマクロとして埋め込むこともできる。いずれの実施においても、その動作を可能とするのに必要とされる周辺回路の多くと同様に、DRAMコアは同じである。
【０００５】
図1は、典型的なDRAMマクロすなわち埋め込みDRAMの一例を示すブロック図である。DRAMマクロ10は、4つのメモリブロック12と、ローカルブロック入出力(I/O)回路14と、マクロI/Oおよび制御回路16とを含む。各メモリブロック12は、4つのバンク18に分割され、各バンクはさらに、クォータ20に細分することができる。各ブロック12内には、ブロック12の4つのバンク18の間で共用される複数のローカル読取データバス(DB: databus)ペア(DB/DB*)22が存在する。図1には、ただ1つのローカル読取DBペア22が示されている。
【０００６】
ここで示されている例では、データは、読取り動作において、4つのブロック12の1つから提供される。選択されたブロック12内において、データが、4つのバンク18の1つからローカル読取DBペア22上にアサートされる。ローカル読取DBペア22上のデータは、ローカルブロックI/O回路14に提供され、最終的に、マクロI/Oおよび制御回路16を介してシステムに渡される。書き込み動作は、反対方向に進行するが、図1には示されていないローカル書き込みDBペアを介して行われる。
【０００７】
図2は、図1に示された1つのメモリブロック12の詳細ブロック図である。ここから先、信号名の末尾の「[n]」は、その信号が関連するバンクを表し、nは、任意の整数とすることができる。バンク[0]からバンク[3]の各バンクは、ビットラインセンス増幅器/列選択デバイス(BLSAおよびY-選択デバイス)30の2つのアレイ(すなわちブロック)と、メモリセルアレイ34用のWLドライバ32のアレイ(すなわちブロック)を含む。メモリアレイ内のビットラインは、折り返され、インタリーブされることが可能である。各バンク18は、少なくとも2つのY-ドライバ回路36を有し、各Y-ドライバ回路36は、任意の所定数のY-選択信号(Y-sel)を提供することができ、その数は、DRAMのアーキテクチャに依存する。各バンクが図2に示されていない付加的な回路を含み得ることを、当業者であれば理解できる。図2の下部には、ローカルブロックI/O回路14が配置され、ローカルブロックI/O回路14は、読取DB事前充電回路(read DB precharge circuit)を含む。読取DBペア22は、4つのすべてのバンク18のBLSAおよびY-選択デバイス30と、ローカルブロックI/O回路14とに結合される。
【０００８】
各Y-ドライバ回路36は、グローバルイネーブル信号Yselr_genと、バンク[0]用のAYi[0]など、異なる復号列アドレス信号とを受け取る。AYj[0]は、バンク[0]の他方のY-ドライバ回路36によって受け取られる。AYi[0]/AYj[0]は、列アドレス情報およびバンクアドレス情報を含むことができる。回路ブロック30内の複数の列選択デバイスのうちの1つまたは複数を活性化するために、多くの列アドレス信号が使用できることを、当業者であれば理解できる。Yselr_genは、読取りコマンドから復号されたコマンドであるグローバル汎用イネーブル信号である。より具体的には、この信号は、グローバルビットラインセンスタイミング信号に対してタイミングが取られた立ち上がりエッジを有するパルスとすることができる。図3は、この信号がどのように利用されるかを示している。ローカルブロックI/O回路14は、信号Rdb_preによって制御される、読取データバス事前充電デバイスおよび等化デバイスを含む。任意の事前充電方式が使用できるが、以下の例の目的では、読取DBペア22は、VDDに事前充電されることに留意されたい。
【０００９】
図3は、1つのY-ドライバ回路36を示す回路図である。より具体的には、図3は、列アドレス信号AYi[0]を受け取るY-ドライバ回路36を示している。これは、NANDゲート40と、3つの直列接続されたインバータ42、44、46とから成る単純な回路である。NANDゲート40は、少なくとも1つの列アドレス信号AYi[0]と、グローバルイネーブル信号Yselr_genとを受け取る。結果の信号Y-selは、1つまたは複数の列選択デバイスのゲートを駆動する。AYi[0]はバンクアドレス情報および列アドレス情報を含むので、選択されたバンク内のただ1つの列選択デバイスが活性化される。AYi[0]は、当業者であれば精通している、適切な列復号論理によって生成される。ドライバ回路36は、Yselr_genがアクティブレベル(すなわち、本例の場合、論理1またはハイ論理状態)にある場合にのみ、使用可能にされる。Y-ドライバ回路36は、多くの同様の回路を含むことができ、その各々は、Yselr_gen信号および異なる列アドレス信号を受け取る。
【００１０】
図4は、読取DBペア事前充電回路と、BLSAおよびY-選択デバイス30との1つの可能な構成を示す回路図である。先に言及されたように、読取DBペア事前充電回路は一般に、ローカルブロックI/O回路14内に実装される。BLSAおよびY-選択デバイス30の回路は、相補的なビットラインBL0およびBL0*を示しており、相補的なビットラインBL0およびBL0*は、よく知られた交差結合ビットラインセンス増幅器50によってセンスおよび増幅され、その後、読取選択回路を介して相補的なデータバスDBおよびDB*に転送される。示されたビットラインセンス増幅器50は、当技術分野においてよく知られており、信号sp*およびsnによってイネーブルトランジスタ52および54を介して活性化される。読取選択回路は、ビットラインペアBL0およびBL0*用のn-チャネル直列プルダウントランジスタ(列選択デバイスとも呼ばれる)56、58、60、62を含む。もっぱら例示的な目的で、ビットラインペアBLnおよびBLn*用のn-チャネル直列プルダウントランジスタ57、59、61、63を含む、さらなる読取選択回路が示されている。トランジスタ56および58は、DB*と供給電圧VSSの間に直列に接続され、一方、トランジスタ60および62は、DBとVSSの間に直列に接続される。トランジスタ56および60のゲート端子は、列選択信号Y-sel0を受け取り、トランジスタ58および62のゲート端子は、それぞれBL0およびBL0*に接続される。この回路は、当技術分野においてよく知られており、読取りデータをVDD事前充電データバスラインに置くための高速回路であることが分かっている。p-チャネルトランジスタ66および68のペアから成るデータバス事前充電回路64は、インバータ70によって反転された事前充電制御信号Rdb_preに応答して、VDDをDBおよびDB*に接続する。
【００１１】
好ましくは、図2から図4に示されたDRAMは、高速で動作することができ、これは、例えば、任意のバンクからの連続読取り動作が高速に実行できることを意味する。図2から図4のDRAMでは、インタリーブバンク動作が可能であり、1つのクロックサイクルにおいて、1つのバンク18が、データを読取データバスペア22上に置き、次のクロックサイクルにおいて、別のバンク18が、データを同じ読取データバスペア22上に置くことを可能にする。読取データバスペア22は、次のバンクがデータをその上に置く前に、事前充電されなければならない。事前充電パルスは、第1のバンクにおけるY-selパルスの終了後に開始し、次のバンクにおけるY-selパルスの前に解放されなければならない。タイミングがずれて、オーバラップが生じた場合、すなわち、他のいずれかのバンクにおいてY-selがアサートされている最中に事前充電パルスが活性化された場合、読取データバスペア22上のデータが失われることがあり、VddとVssの間に直流経路が発生することが可能である。DRAMが低い周波数で動作するように設計される場合、オーバラップを防止するために、信号エッジ間に大きなタイミング余裕を提供することができる。しかし、高いクロック速度が必要とされる場合(すなわち1GHz)、大きなタイミング余裕を提供するのに十分な時間が存在せず、したがって、列選択信号とデータバス事前充電信号の間の相対的タイミングは、正確でなければならない。
【００１２】
以下では、従来技術のDRAMの不正確なタイミングについての説明が、図2から図4に示された回路および図5のシーケンス図を参照して行われる。シーケンス図は、クロック信号CLKと、イネーブル信号Yselr_genと、事前充電制御信号Rdb_preと、列選択信号Y-sel[3]およびY-sel[0]と、ローカル読取データバスペアDB/DB*とについての信号トレースを示している。列選択信号Y-sel[3]は、バンク[3]用に生成され、一方、Y-sel[0]は、バンク[0]用に生成される。このシーケンス図は、インタリーブ動作において、最初にバンク[3]から、次にバンク[0]からデータが読み取られるシーケンスを示している。この方式では、Yselr_genおよびRdb_preは、システムクロックCLKに同期して生成される。
【００１３】
読取り動作に先立って、Rdb_preは、ハイ論理状態にあり、図4の事前充電トランジスタ66および68をオンにする。したがって、DBおよびDB*は、ハイ論理状態で開始する。バンク[3]内の読取り動作は、遷移矢印80で開始し、CLKの立ち上がりエッジに応答して、Rdb_preがローに下降するにつれて、Yselr_genがパルス的にハイになり、Rdb_preのローへの下降は、事前充電デバイス66および68からDBおよびDB*を解放する。
Yselr_genおよびAYi[3]などの復号アドレスに応答して、遷移矢印82において、Y-sel[3]がハイに駆動され、データを列選択デバイスを介してDBおよびDB*に結合する。この特定の例では、DBはロー論理状態に下降し、一方、DB*はハイ論理状態に留まる。その後、Yselr_genは、遷移矢印84においてローに駆動され、すべての列選択デバイスを使用不能にする。DBおよびDB*は事前充電されなければならないので、Rdb_preがハイに駆動されて、遷移矢印86に示されるように、DBおよびDB*をハイ論理状態に再び事前充電する。
【００１４】
したがって、第1の読取りアクセスサイクルが完了し、第2の読取りアクセスサイクルが開始する。Yselr_genは、遷移矢印88において、再びハイに駆動されて、Y-sel[0]を駆動し、Rdb_preは、ローに駆動されて、事前充電トランジスタ66および68を使用不能にする。事前充電信号Rdb_preの立ち下がりおよび立ち上がりエッジのタイミングは、CLK信号に対して一定である。しかし、Yselr_genの信号源からバンク[0]用のY-ドライバ回路36までの物理的距離のため、Yselr_gen立ち上がりおよび立ち下がりエッジの伝播遅延が存在する。バンク[0]におけるYselr_genのより遅れた到着は、遷移矢印90によって示されるように、Rdb_preに対するY-sel[0]の遅れた生成をもたらし、Rdb_preが上昇した後もY-sel[0]がハイに留まる原因となる。したがって、事前充電トランジスタ66および68がオンにされているのに、時間t1の間は列選択デバイスもオンにされているので、DBおよびDB*上のデータは失われることがある。
【００１５】
さらに、DBおよびDB*は、短い持続時間の間、バンク[0]からのデータを保持するだけなので、データが正常にDB and DB*に与えられたとしても、データバスセンス増幅器(図示されず)は、データをセンスするのに十分な時間を有さないことがある。加えて、列選択トランジスタ(すなわちトランジスタ56および60)がオンにされるのと同じ時間に事前充電トランジスタ66および68がともにオンにされると、VDDとVSSの間に望ましくない直流経路が作られる。
【００１６】
上で説明されたように、DRAMのメモリバンク(バンク[0]からバンク[3])の本質的幾何配置のため、アクセスされるバンクに応じて、事前充電信号Rdb_preのタイミングに対するY-sel信号のタイミングが変動することがある。信号の伝播遅延を考慮したより大きなタイミング余裕を提供して、データインテグリティを保証することができるが、その結果、デバイスはより低速で動作することになる。
【００１７】
したがって、異なるバンクから高い信頼性で高速にデータを読み取るためのDRAM回路およびシステムを提供することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、従来技術の少なくとも1つの難点を回避または緩和することである。特に、本発明の目的は、オーバラップのない読取データバス事前充電信号と列選択イネーブル信号とを生成するための回路およびシステムを提供することである。
【課題を解決するための手段】
【００１９】
第1の態様によれば、本発明は、第1および第2のバンクを有し、各バンクが、データをセンスするためのセンス増幅器と、センスされたデータを読取データバスに結合するための列選択デバイスとを有する、ダイナミックランダムアクセスメモリを提供する。メモリは、第1のタイミングインタロック回路(timing interlock circuit)と、第2のタイミングインタロック回路と、事前充電論理回路(precharge logic circuit)と、読取データバス事前充電回路とを含む。第1のタイミングインタロック回路は、第1のバンクに対応する。第1のタイミングインタロック回路は、第1の持続時間を有する第1の列選択イネーブルパルス(column select enable pulse)と、第2の持続時間を有する第1のデータバス事前充電ディセーブルパルス(databus precharge disable pulse)とを提供し、第1の列選択イネーブルパルスは、第1のデータバス事前充電ディセーブルパルスに対してネストされる。第2のタイミングインタロック回路は、第2のバンクに対応する。第2のタイミングインタロック回路は、第1の持続時間を有する第2の列選択イネーブルパルスと、第2の持続時間を有する第2のデータバス事前充電ディセーブルパルスとを提供し、第2の列選択イネーブルパルスは、第2のデータバス事前充電ディセーブルパルスに対してネストされる。事前充電論理回路は、第1のデータバス事前充電ディセーブルパルスに応答して、第1のマスタデータバス事前充電ディセーブルパルス(master databus precharge disable pulse)を、第2のデータバス事前充電ディセーブルパルスに応答して、第2のマスタデータバス事前充電ディセーブルパルスを、順番に生成する。第1のマスタ事前充電ディセーブルパルスおよび第1の列選択イネーブルパルスは、第2のマスタ事前充電ディセーブルパルスおよび第2の列選択イネーブルパルスのタイミング関係と実質的に同一のタイミング関係を有する。読取データバス事前充電回路は、読取データバスを事前充電する。第1のマスタデータバス事前充電ディセーブルパルスおよび第2のマスタデータバス事前充電ディセーブルパルスは各々、第2の持続時間の間、読取データバス事前充電回路を使用不能にする。
【００２０】
本発明の一実施形態によれば、第2のタイミングインタロック回路および第1のタイミングインタロック回路は、同一の回路構成を有する。第1のタイミングインタロック回路は、活性化遅延回路(activation delay circuit)と、事前充電ディセーブルパルス生成器回路(precharge disable pulse generator circuit)と、列選択パルス生成器回路(column select pulse generator circuit)とを含む。活性化遅延回路は、アクセス信号を受け取り、遅延させる。活性化遅延回路は、第1の時間遅延アクセス信号を提供する。事前充電ディセーブルパルス生成器回路は、第1の時間遅延アクセス信号に応答して、第2の持続時間を有する第1のデータバス事前充電ディセーブルパルスを生成する。事前充電ディセーブルパルス生成器回路は、第1の時間遅延アクセス信号に応答して、第2の時間遅延アクセス信号を提供する。列選択パルス生成器回路は、第2の時間遅延アクセス信号に応答して第1の持続時間を有する第1の列選択イネーブルパルスを生成する。第1の持続時間は、第2の持続時間よりも短い。
【００２１】
本実施形態では、活性化遅延回路は、アクセス信号を受け取って遅延させるためのプログラム可能遅延回路を含み、遅延回路は、第1の時間遅延アクセス信号を提供する。事前充電ディセーブルパルス生成器回路は、第1の時間遅延アクセス信号を受け取るための第1の入力端子と、反転要素の直列チェーンに接続される第2の入力端子とを有する第1の論理ゲートを含み、反転要素の直列チェーンは、第1の時間遅延アクセス信号を受け取る。この実施形態では、反転要素の1つは、プログラム可能遅延回路を含み、反転要素の別の1つは、プログラム可能遅延回路に結合される第1の入力端子と、同期制御信号に接続される第2の入力端子とを有する第2の論理ゲートを含む。
【００２２】
本実施形態のさらなる態様では、列選択パルス生成器は、第2の時間遅延アクセス信号を受け取るための第1の入力端子と、反転要素の直列チェーンに接続される第2の入力端子とを有する第1の論理ゲートを含み、反転要素の直列チェーンは、第2の時間遅延アクセス信号を受け取る。この実施形態では、反転要素の1つは、プログラム可能遅延回路を含み、反転要素の別の1つは、プログラム可能遅延回路に結合される第1の入力端子と、同期制御信号に接続される第2の入力端子とを有する第2の論理ゲートを含む。
【００２３】
第2の態様では、本発明は、メモリの1つのバンクに対する読取りアクセスを制御するためのタイミングインタロック回路を提供する。タイミングインタロック回路は、活性化遅延回路と、事前充電ディセーブルパルス生成器回路と、読取列選択パルス生成器回路(read column select pulse generator circuit)とを含む。活性化遅延回路は、読取アクセス信号を受け取り、遅延させ、第1の時間遅延読取アクセス信号を提供する。事前充電ディセーブルパルス生成器回路は、第1の時間遅延読取アクセス信号に応答して、第1の持続時間を有するデータバス事前充電ディセーブルパルスを生成する。さらに、事前充電ディセーブルパルス生成器回路は、第1の時間遅延読取アクセス信号に応答して、第2の時間遅延読取アクセス信号を提供する。読取列選択パルス生成器回路は、第2の時間遅延読取アクセス信号に応答して、第2の持続時間を有する列選択イネーブルパルスを生成する。第2の持続時間は、第1の持続時間よりも短く、列選択イネーブルパルスは、データバス事前充電ディセーブルパルスに対してネストされる。
【００２４】
本態様の実施形態は、以下の通りである。活性化遅延回路は、読取アクセス信号を受け取って遅延させるための第1のプログラム可能遅延回路を含み、第1のプログラム可能遅延回路は、第1の時間遅延読取アクセス信号を提供する。事前充電ディセーブルパルス生成器回路は、第1の時間遅延読取アクセス信号を受け取るための第1の入力端子と、反転要素の第1の直列チェーンに接続される第2の入力端子とを有する第1の論理ゲートを含む。反転要素の第1の直列チェーンは、第1の時間遅延読取アクセス信号を受け取る。反転要素の第1の直列チェーンの反転要素の1つは、第2のプログラム可能遅延回路を含み、反転要素の第1の直列チェーンの反転要素の別の1つは、第2のプログラム可能遅延回路に結合される第1の入力端子と、同期制御信号に接続される第2の入力端子とを有する第2の論理ゲートを含む。読取列選択パルス生成器は、第2の時間遅延読取アクセス信号を受け取るための第1の入力端子と、反転要素の第2の直列チェーンに接続される第2の入力端子とを有する第3の論理ゲートを含む。反転要素の第2の直列チェーンは、第2の時間遅延読取アクセス信号を受け取る。反転要素の第2の直列チェーンの反転要素の1つは、第3のプログラム可能遅延回路を含み、一方、反転要素の第2の直列チェーンの反転要素の別の1つは、第3のプログラム可能遅延回路に結合される第1の入力端子と、同期制御信号に接続される第2の入力端子とを有する第4の論理ゲートを含む。さらなる実施形態では、第2のプログラム可能遅延回路および第3のプログラム可能遅延回路は、同一に構成される。
【００２５】
第3の態様では、本発明は、少なくとも1つのメモリバンクのビットラインから読取データバスにデータを転送するための方法を提供する。方法は、a)ローカルデータバス事前充電ディセーブルパルスおよびローカル列選択イネーブルパルスを生成するステップと、b)マスタデータバス事前充電パルスを生成するステップと、c)読取データバス事前充電回路を使用不能にするステップと、d)少なくとも1つのメモリバンクの列選択デバイスを駆動するステップとを含む。ローカルデータバス事前充電ディセーブルパルスは、第1の持続時間を有し、バンクアクセス信号に応答して生成される。ローカル列選択イネーブルパルスは、第2の持続時間を有し、バンクアクセス信号に応答して生成される。ローカルデータバス事前充電ディセーブルパルス、ローカル列選択イネーブルパルス、およびバンクアクセス信号はすべて、少なくとも1つのメモリバンクに対応する。マスタデータバス事前充電パルスが、ローカルデータバス事前充電ディセーブルパルスに応答して生成される。読取データバス事前充電回路は、マスタデータバス事前充電パルスに応答して、第1の持続時間の間、使用不能にされる。少なくとも1つのメモリバンクの列選択デバイスは、読取データバス事前充電回路が使用不能にされている間、ローカル列選択イネーブルパルスに応答して駆動される。
【００２６】
本態様の一実施形態は、以下の通りである。ステップa)は、i)第1の持続時間を有する第2のローカルデータバス事前充電ディセーブルパルスを生成するステップと、ii)第2の持続時間を有する第2のローカル列選択イネーブルパルスを生成するステップとをさらに含む。第2のローカルデータバス事前充電ディセーブルパルスは、第2のバンクアクセス信号に応答して生成され、第2のローカルデータバス事前充電ディセーブルパルスおよび第2のバンクアクセス信号は、第2のメモリバンクに対応する。第2のローカル列選択イネーブルパルスは、第2のバンクアクセス信号に応答して生成され、第2のバンクアクセス信号は、バンクアクセス信号から所定の時間を経た後に提供される。ステップb)は、マスタデータバス事前充電パルスが生成された後、第2のローカルデータバス事前充電ディセーブルパルスに応答して、第2のマスタデータバス事前充電パルスを生成するステップをさらに含む。ステップc)は、第2のマスタデータバス事前充電パルスに応答して、第1の持続時間の間、読取データバス事前充電回路を使用不能にするステップを含み、ステップd)は、第2のマスタデータバス事前充電パルスに応答して、読取データバス事前充電回路が使用不能にされている間、第2のローカル列選択イネーブルパルスに応答して、第2のメモリバンクの列選択デバイスを駆動するステップを含む。
【００２７】
本態様のさらなる実施形態では、ローカル列選択イネーブルパルスは、ローカルデータバス事前充電ディセーブルパルスに対してネストされ、マスタデータバス事前充電パルスと列選択イネーブルパルスの間のタイミング関係は、第2のマスタデータバス事前充電パルスと第2の列選択イネーブルパルスの間のタイミング関係と同一である。加えて、メモリがメモリの最大動作周波数よりも小さい周波数で動作させられる場合、ローカルデータバス事前充電ディセーブルパルスの第1の持続時間およびローカル列選択イネーブルパルスの第2の持続時間は、同期制御信号によって拡張可能である。
【００２８】
本発明の他の態様および特徴は、本発明の具体的な実施形態についての以下の説明を添付の図面と併せて検討することで、当業者に明らかとなろう。
【００２９】
本発明の実施形態が、今から、添付の図を参照にして、もっぱら例として説明される。
【図面の簡単な説明】
【００３０】
【図１】従来技術の埋め込みDRAMのブロック図である。
【図２】図1の埋め込みDRAMの1つのメモリブロックの詳細を示すブロック図である。
【図３】列ドライバ回路の回路図である。
【図４】読取データバス事前充電回路と、ビットラインセンス増幅器および列選択デバイスとを示す回路図である。
【図５】図2に示されたメモリブロックに対するインタリーブ読取り動作を示すシーケンス図である。
【図６】本発明の一実施形態による、列選択および事前充電信号インタロック回路(column select and precharge signal interlock circuit)を有するDRAMのブロック図である。
【図７】本発明の一実施形態による、図6のタイミングインタロック回路の回路図である。
【図８】本発明の一実施形態による、図6の事前充電論理回路の回路図である。
【図９】図6の列ドライバ回路の回路図である。
【図１０】本発明の一実施形態による、列選択および事前充電信号インタロック方式の動作を示すシーケンス図である。
【発明を実施するための形態】
【００３１】
DRAMメモリ用の列選択および事前充電信号インタロック方式が開示される。信号インタロックシステムは、データを共通読取データバスに結合するための列選択信号と、読取データバス事前充電デバイスを使用不能にするための読取データバス事前充電ディセーブル信号とを生成するための、DRAMメモリの各バンクに関連する列読取イネーブル回路を含む。各列読取イネーブル回路は、読取り動作中に少なくとも1つの列選択信号パルスと読取データバス事前充電ディセーブルパルスとを生成するための、調整可能コンポーネントを有するパルス生成器回路を含む。パルス生成器回路内の回路は、列選択パルスが読取データバス事前充電ディセーブルパルスに対して常にネストされることを保証する。したがって、アクティブな列選択デバイスとアクティブな読取データバス事前充電デバイスの間にオーバラップは存在しない。
【００３２】
実質的に、いずれか1つのタイミング回路から生成された列選択信号パルスおよび事前充電ディセーブル信号パルスは、互いにインタロックされ、ブロック内のすべてのバンクについて一定の相対タイミングを有する。より具体的には、各バンクから生成された信号に基づいて、データバス事前充電デバイスが使用不能にされ、適切な列選択信号が活性化される。その後、列選択信号は使用不能にされ、データバス事前充電デバイスが使用可能にされる。したがって、各バンクの列読取イネーブル回路は、データバス事前充電デバイスを使用不能にすることができる。このようにして、インタリーブ読取り動作中にタイミング衝突が発生し得ないことが保証される。
【００３３】
図6は、本発明の一実施形態による、列選択および読取データバス事前充電信号インタロック方式を有するDRAMメモリブロックを示すブロック図である。信号名およびラベルに付加された符号「[n]」は、その信号が関連する特定のバンクを表し、nは、0を含む整数とすることができる。DRAMメモリブロック100は、バンク[0]、バンク[1]、バンク[2]、およびバンク[3]と名付けられた4つのメモリバンクから成り、その各々は、メモリセルアレイ102と、ワードラインドライバのアレイ104と、BLSAおよびY-選択デバイスブロック106を有する。すべてのBLSAおよびY-選択デバイスブロック106は、ローカル読取データバスペア108に接続される。これらの回路は、図2の従来技術のDRAMメモリブロック12に示されたものと同じとすることができる。好ましくは、バンクの中央(この例ではバンク[1]とバンク[2]の間)に、図4に示されたのと類似したDB事前充電デバイスを含む読取DB回路ブロック110が配置される。図を簡素化するために、DRAMメモリブロックの適切な動作を可能にするのに必要とされることがある他の回路が示されていないことを、当業者であれば理解できる。
【００３４】
各バンクには、列読取イネーブル回路112が関連し、各列読取イネーブル回路は、列選択信号Y_selおよび読取DB事前充電ディセーブル信号を生成する。バンク[0]用の読取DB事前充電ディセーブル信号は、rdbeq_gen[0]として示されている。Y_selは、少なくとも1つの列選択デバイスを活性化するための少なくとも1つの信号ラインとすることができる。事前充電論理回路114は、ブロック内のいずれかのバンクからのデータバス事前充電ディセーブルパルス(本例におけるrdbeq_gen[0]など)に応答して、マスタ事前充電ディセーブル信号Rdb_preを生成する。
【００３５】
バンク[0]に関連する1つの列読取イネーブル回路112の回路ブロックが、図6に示されており、この特定の列読取イネーブル回路112についての以下の説明は、他のバンクの他の列読取イネーブル回路112にも適用される。列読取イネーブル回路112は、列選択ドライバ回路(Y-ドライバ回路)116と、タイミングインタロック回路118と、センス増幅器イネーブル回路120を含む。
【００３６】
バンク[0]の各Y-ドライバ回路116は、少なくとも1つの回路116を選択するために、列アドレス信号AYi[0]またはAYj[0]を受け取る。選択された(1つまたは複数の)Y-ドライバ回路116は、1つまたは複数の列選択信号(Y_sel)を生成するために、バンク[0]用の列イネーブル信号Ydrv_en[0]に応答して使用可能にされる。1つのY-ドライバ回路116の回路詳細が、図9に示されている。
【００３７】
タイミングインタロック回路118は、2つの信号saen[0]およびrd_bk_ltch[0]に応答して、イネーブル信号Ydrv_en[0]および事前充電ディセーブル信号rdbeq_gen[0]をパルス信号として生成する役割を担う。ビットラインセンス増幅器イネーブル信号saen[0]は、バンク活性化信号Bk_act[0]に応答して生成される。図6には示されていないが、BLSAおよびY-選択デバイスブロック106内のビットラインセンス増幅器は、任意の読取り、書き込み、またはリフレッシュ動作において、saen[0]信号のあるバージョンによって使用可能にされる。目下示されているメモリアーキテクチャでは、書き込み動作およびリフレッシュ動作は、ローカル読取DBペアおよび読取列選択デバイスの使用を必要としない。したがって、タイミングインタロック回路118の動作を読取り動作だけに制限するために、付加的な読取信号rd_bk_ltch[0]が使用される。本発明の一実施形態によれば、メモリが最大動作周波数よりも小さい周波数で動作する場合に、Ydrv_en[0]信号およびrdbeq_gen[0]信号のパルス幅を拡張するために、同期信号bk_clk[0]が、タイミングインタロック回路118によって受け取られる。この特徴について、さらなる説明が後ほど行われる。
【００３８】
他のバンクに関連するタイミングインタロック回路118も、そのバンクに対する読取り動作が実行されるときに同じ信号を生成する。タイミングインタロック回路118は、Ydrv_en[0]およびrdbeq_gen[0]を生成するための調整可能非同期遅延回路を含む。特に、Ydrv_en[0]パルスは、rdbeq_gen[0]パルス内にネストされ、その2つの間のタイミングは、固定され、またはタイミングインタロック回路118内の回路によって互いにインタロックされる。パルスの持続時間は、図7のタイミングインタロック回路118の回路図に示されるように可変である。
【００３９】
センス増幅器イネーブル回路120は、ワードラインの活性化に関連してビットラインセンス増幅器を使用可能にするために使用される少なくとも1つの信号を生成するための回路を含む。ビットライン上の電圧を高い信頼性でセンスできるように、ビットラインセンス増幅器は、ワードラインが活性化されてから所定の時間を経た後に活性化されることを、当業者であれば理解できる。センス増幅器イネーブル回路120は、図4に示されたビットラインセンス増幅器制御信号sp*およびsnを生成するための他の回路(図示されず)に転送されるセンス増幅器イネーブル信号saenを生成する。本例では、信号saenはさらに、Ydrv_en[0]およびrdbeq_gen[0]を生成するためのタイミングインタロック回路118によって使用される。saen信号の生成は、選択されたバンクにおいて動作が生じようとしていることを表す、バンク[0]用のバンク活性化信号Bk_act[0]の立ち上がりエッジから開始される。バンク活性化信号Bk_act[0]は、読取り、書き込み、またはリフレッシュ動作を含む任意のバンク活動のために、アクティブ論理状態に駆動される。
【００４０】
いずれの列読取イネーブル回路112によっても受け取られるまたは生成されるグローバルブロックイネーブル信号は存在しないことに留意されたい。各列読取イネーブル回路112が、独自の信号の組(AYi、Bk_act、rd_bk_ltch、Ayj、bk_clk)を受け取り、独自の制御信号(Ydrv_en、rdbeq_gen)を生成することが、図6から明らかである。
【００４１】
事前充電論理回路114は、各バンク(バンク[0]からバンク[3])から4つのローカル事前充電ディセーブル信号rdbeq_gen[0]からrdbeq_gen[3]を受け取り、事前充電論理回路114は、マスタ読取データバス事前充電信号Rdb_preを生成するための回路を含む。マスタ読取データバス事前充電信号Rdb_preは、rdbeq_gen[0]からrdbeq_gen[3]の4つのパルス信号のいずれかによって、非アクティブパルスとして生成され、非アクティブパルス幅は、所定の持続時間である。Rdb_pre信号は、図4の事前充電トランジスタ66および68をオンおよびオフするために使用される。本実施形態では、マスタ事前充電ディセーブル信号Rdb_preだけが、事前充電論理回路114よって生成される。これは、図4において使用される読取データバス事前充電方式のためである。しかし、より多くの制御信号を必要とする複雑な読取データバス事前充電方式が、rdbeq_gen[n]パルスのいずれか1つに応答して、事前充電論理回路114から生成され得ることを、当業者であれば理解できる。
【００４２】
一般的な動作では、バンク[0]からの読取りアクセスが実行される一例を使用すると、タイミングインタロック回路118は、読取DB事前充電デバイス66および68を使用不能にするために、最初にrdbeq_gen[0]を非アクティブ論理状態に駆動する。その後、所定の遅延の後、適切なY_sel信号を活性化するために、yselr_gen[0]が、ある持続時間の間、パルス的にアクティブ論理状態にされる。その後、同じブロック内の異なるバンクからの次の読取りに備えて、DB事前充電デバイスを使用可能にするために、rdbeq_gen[0]が、アクティブ論理状態に駆動される。したがって、各バンクのタイミングインタロック回路118は、ビットラインセンス増幅器からアクティブなnチャネルプルダウントランジスタを介して読取DBにデータを完全に転送できたことを保証するのに十分な持続時間の間、読取DB事前充電デバイスを使用不能にすることができる。信号のアクティブまたは非アクティブ論理状態が使用される回路に依存することを、当業者であれば理解されよう。
【００４３】
図7は、本発明の一実施形態による、図6に示されたタイミングインタロック回路118の回路図である。この回路は、それぞれのバンクに対する読取り動作に応答して、列選択信号およびDB事前充電ディセーブル信号を生成する役割を担う。回路は、活性化遅延回路200と、データバス事前充電ディセーブルパルス生成器回路202と、読取列選択パルス生成器回路204を含む。活性化遅延回路200は、それぞれのバンクにおける読取り動作の開始時において(1つまたは複数の)読取信号立ち上がりエッジの伝播を遅延させる。この立ち上がりエッジに応答して、事前充電パルス生成器回路202が、ロー論理状態のrdbeq_gen[n]パルスを生成し、並行して、読取列選択パルス生成器回路204が、ハイ論理状態のYdrv_en[n]パルスを生成する。図4を参照することで、読取DB事前充電デバイスは、ローのrdbeq_gen[n]パルスの持続時間の間、オフにされ、一方、列選択デバイスは、ハイのYdrv_en[n]パルスの持続時間の間、オンにされることに留意されたい。ハイ論理状態のYdrv_en[n]の立ち上がりおよび立ち下がりエッジは、rdbeq_gen[n]パルスの立ち下がりおよび立ち上がりエッジの間に生じる(すなわち、Ydrv_en[n]はrdbeq_gen[n]に対してネストされる)。
【００４４】
活性化遅延回路200は、信号saen[n]およびrd_bk_ltch[n]を受け取るNANDゲート206と、NANDゲート206の出力を遅延させ、反転出力を提供するための第1の遅延回路208を含む。本実施形態の場合はsaenおよびrd_bk_ltchが使用されるが、メモリにおけるタイミング参照開始時間として効果的に使用できる任意の適切な(1つまたは複数の)信号を使用して、信号パルスの生成をトリガすることができる。データバス事前充電ディセーブルパルス生成器回路202は、インバータ210と、インバータ212と、第2の遅延回路214と、インバータ216と、第1の遅延回路208の出力およびNANDゲート220の一方の入力の間に直列に接続されるNANDゲート218を含む。NANDゲート220の第2の入力は、第1の遅延回路208の出力に接続される。NANDゲート220の出力は、インバータ222および224に接続され、インバータ224は、信号rdbeq_gen[n]を提供する。NANDゲート218の第2の入力は、クロック信号bk_clk[n]を受け取る。
【００４５】
読取列選択パルス生成器回路204は、第3の遅延回路226と、インバータ228と、インバータ212の出力およびNANDゲート232の一方の入力の間に直列に接続されるNANDゲート230を含む。NANDゲート232の第2の入力は、インバータ212の出力に接続され、NANDゲート230の第2の入力は、信号bk_clk[n]を受け取る。NANDゲート232の出力は、インバータ234に接続され、インバータ234は、信号Ydrv_en[n]を提供する。
【００４６】
回路202および204においてパルス生成のために使用されるゲートの構成は、よく知られており、生成されたパルスの持続時間が、直列接続された回路要素を通過する立ち上がりエッジの非同期伝播遅延に依存することを、当業者であれば理解されよう。データバス事前充電ディセーブルパルス生成器回路202においては、遅延は、回路要素210、212、214、216、218によって決定される。読取列選択パルス生成器回路204においては、遅延は、回路要素226、228、230によって決定される。遅延回路208、214、226は、プログラム可能であり、それは、ヒューズを切ることおよび/またはレジスタをプログラムすることによって、遅延量をカスタマイズおよび設定できることを意味する。当業者であれば、プログラム可能遅延回路を実施できる多くの異なる方法を考えだせよう。
【００４７】
各遅延回路は、特にバンクに対する読取り動作中に使用される信号について、様々な信号間のタイミング関係を確立するように明確に調整(またはプログラム)される。第1の遅延回路208は、ビットラインセンス増幅器セットアップ時間を提供し、ビットラインデータが読取DBペアに結合される前に、ビットラインデータをラッチするのに十分な時間をビットラインセンス増幅器に与える。そうではなく、遅延が短すぎる場合、相補的なビットライン上には不十分な差しか生じず、読取DBペア上に不正確なデータが出現することがある。第2の遅延回路214は、ローのrdbeq_gen[n]パルスのプライマリ持続時間を設定し、第3の遅延回路226は、ハイのYdrv_en[n]パルスのプライマリ持続時間を設定する。一実施形態では、遅延回路214および226の両方とも、独立に調整することができる。これは、rdbeq_gen[n]事前充電ディセーブルパルスの幅を、Ydrv_en[n]パルスの立ち下がりエッジに対して長くすることを可能にする。調整可能性の実際的な限界は、サイクル内で利用可能な時間量、Ydrv_en[n]パルスの最小必要幅、および次のサイクルのための読取データバスペアの十分な事前充電を保証するのに必要な最短時間によって決定される。一代替実施形態では、遅延回路214および226はともに、実質的に同じ遅延を有する。そのような一実施形態では、遅延回路226は、必要とされず、遅延回路214の出力をインバータ228の入力に接続することができる。インバータ210および212は、ローのrdbeq_gen[n]パルスの立ち下がりエッジの後に、ハイのYdrv_en[n]パルスの立ち上がりエッジが生じること、およびローのrdbeq_gen[n]パルスの幅がしかるべく長くされることを保証する。
【００４８】
回路202および204に特有の特徴は、活性化遅延回路200によって提供される遅延された立ち上がりエッジをゲート制御するための同期信号blk_clk[n]を含むことである。本実施形態では、信号bk_clk[n]は、rdbeq_gen[n]の立ち上がりエッジおよびYdrv_en[n]の立ち下がりエッジのセカンダリ制御として使用される。好ましくは、rdbeq_gen[n]の立ち下がりエッジおよびYdrv_enの立ち上がりは、特定のバンクに対する読取りサイクルにおける第2の立ち上がりクロックエッジから生成された信号の結果として生じる。本例では、この信号は、センス増幅器イネーブル信号saenとすることができる。信号bk_clk[n]は、好ましくは、そのバンクに対する読取りサイクルにおける第3の立ち上がりクロックエッジに応答して上昇し、2つのクロックサイクルの間、ハイ論理状態に留まる。blk_clk信号がデータバス事前充電ディセーブルパルス生成器回路202および読取列選択パルス生成器回路204に及ぼす影響は、以下の通りである。
【００４９】
NANDゲート218は、その入力がともにハイ論理状態にあるときにロー論理状態を生成する。したがって、その入力の一方だけがハイ論理状態にある場合、出力は、他方の入力がハイ論理状態に上昇するまで、ハイ論理状態に留まる。したがって、bk_clk[n]が最初に上昇した場合、NANDゲート220の出力におけるパルスの持続時間は、インバータ210、212、216、および第2の遅延回路214を通過する際の遅延によって決定される。他方、活性化遅延回路200によって生成された立ち上がりエッジが最初にNANDゲート218に到着した場合、NANDゲート220の出力におけるパルスの持続時間は、bk_clk[n]がハイ論理状態に上昇するまで、すなわち、読取りサイクルにおける第3の立ち上がりクロックエッジの後、bk_clk[n]が上昇するときまで、効果的に延長される。NANDゲート230にも、またNANDゲート232の出力にも、同じ結果が適用されることに留意されたい。
【００５０】
高速動作、すなわち、高速クロックCLKにおいては、bk_clk[n]が最初にハイ論理状態に上昇して、NANDゲート218および230をイネーブルにする。その後、主として第2の遅延回路214および第3の遅延回路226によって、それぞれrdbeq_gen[n]およびYdrv_en[n]のパルス持続時間が決定される。活性化遅延回路200の立ち上がりエッジ出力は、クロックCLKの速度とは独立に遅延させられ、低速CLK動作においては、遅延回路200からの立ち上がりエッジ出力がNANDゲート218および230によって受け取られた後に、bk_clk[n]がハイ論理状態に上昇する。これは、広いパルス幅をもたらし、大量の遅延要素を必要とすることなく、テストおよびスピードビニング(speed binning)の両方において、より大きな柔軟性を与える。
【００５１】
rdbeq_gen[n]およびYdrv_en[n]の立ち上がりエッジおよび立ち下がりエッジのシーケンスは、以下の通りである。事前充電パルス生成器回路202が、rdbeq_gen[n]をロー論理状態に駆動して、読取DB事前充電デバイスを使用不能にさせ、それに続いて、読取列選択パルス生成器回路204が、Ydrv_en[n]をハイ論理状態に駆動する。このシーケンスは、インバータ210および212を通過する際の遅延によって決定され、読取DB事前充電デバイスがオフにされた後に、データがビットラインセンス増幅器から読取DBペアに転送されることを保証する。Ydrv_en[n]は、十分な時間量(読取列選択パルス生成器回路204によって設定されたハイパルス幅)の間、ハイ論理状態に留まった後、ロー論理状態に駆動されて、列選択デバイスを選択解除させ、読取DBペアをビットラインセンス増幅器から結合解除させる。その後、rdbeq_gen[n]は、ハイ論理状態に駆動されて、読取DB事前充電デバイスを使用可能にさせ、別のバンクからの読取り動作のために読取DBペアを準備する。
【００５２】
図8は、データバス事前充電論理回路114の回路図である。この回路は、ローカルデータバス事前充電ディセーブル信号rdbeq_gen[0]、rdbeq_gen[1]、rdbeq_gen[2]、rdbeq_gen[3]のいずれか1つがパルス的にロー論理状態になったのに応答して、マスタ事前充電ディセーブルRdb_preパルスを生成する。事前充電論理回路114は、NANDゲート300および302と、NORゲート304と、2つの直列接続されたインバータ306および308を含む。NANDゲート300は、信号rdbeq_gen[0]およびrdbeq_gen[1]を受け取り、一方、NANDゲート302は、信号rdbeq_gen[2]およびrdbeq_gen[3]を受け取る。NANDゲート300および302の出力は、NORゲート304の2つの入力に提供される。その後、NORゲート304の出力は、インバータ306の入力に提供され、インバータ306は、インバータ308の入力に接続される出力を有する。インバータ308の出力は、マスタ事前充電ディセーブル信号Rdb_preを駆動する。この回路は、rdbeq_gen[n]の立ち下がりエッジは速やかに伝播してローのRdb_preを生成し、一方、rdbeq_gen[n]の立ち上がりエッジはより遅く伝播してRdb_preの立ち上がりエッジを遅延させるように、一連の論理ゲート内のデバイスをサイジングすることによって、rdbeq_gen[n]パルスの持続時間を延長するためのセカンダリ遅延としても機能することができる。
【００５３】
事前充電論理回路114の動作が、図4の回路を参照して今から説明される。本実施形態では、ブロックのどのバンク内にも実行される読取り動作が存在しない場合、4つのローカルデータバス事前充電ディセーブル信号はすべて、ハイ論理状態に留まり、信号Rdb_preをハイ論理状態に維持する。これが今度は、図4の読取DB事前充電デバイスをオンに維持する。いずれかのバンクに対する読取り動作においては、ローカルデータバス事前充電ディセーブル信号の1つが、ある持続時間の間、パルス的にロー論理状態になる。これに対応して、信号Rdb_preはパルス的にロー論理状態にされる。事前充電論理回路114の回路構成は、この所望の結果を達成するための論理回路の一例である。同じ論理機能を実行するための様々な回路構成が可能であることは、当業者であれば理解されよう。
【００５４】
図9は、バンク[0]に関連するY-ドライバ回路ブロック116内の1つのY-ドライバ回路の回路図である。この回路は、図3のY-ドライバ回路36と同一である。Y-ドライバ回路116は、NANDゲート400と、直列に接続されたインバータ402、404、406を含む。NANDゲート400は、列アドレス信号AYi[0]およびイネーブル信号Ydrv_en[0]パルスを受け取り、インバータ402、404、406を介して、対応するY-selパルスを生成する。このY-selパルスは、図4のトランジスタ56および60などの列選択デバイスに提供される。Y-ドライバ回路ブロック116内には複数のY-ドライバ回路が存在でき、その各々は異なる列アドレス信号を受け取るが、すべてがYdrv_en[0]信号を受け取ることを、当業者であれば理解できる。
【００５５】
図10は、本発明の一実施形態による、列選択および事前充電信号インタロック方式の動作を示すシーケンス図である。シーケンス図は、図4および図6から図9を参照して説明される。このシーケンス図は、同じブロック内において、最初にバンク[3]、次にバンク[0]から読取りを行う、インタリーブバンク読取り動作を示している。図10には、以下の信号トレースが、すなわち、クロックCLK、クロックイネーブル信号bk_clk、ワードラインWL、センス増幅器イネーブル信号saen、列イネーブル信号Ydrv_en、列選択信号Y-sel、読取DB事前充電ディセーブル信号rdbeq_gen、およびマスタ事前充電ディセーブル信号Rdb_preが示されている。信号Rdb_preを例外として、バンク[3]に関連して識別されるすべての信号は、バンク識別子[3]を付けて表され、一方、バンク[0]に関して識別される信号は、バンク識別子[0]を付けて表される。
【００５６】
バンク[0]からバンク[3]までのブロックのすべてのバンクは、アイドル状態で開始することが仮定され、これは、ブロックのどのバンクに対しても読取りアクセスが存在しないことを意味する。特に、シーケンス図の開始時において、バンク[3]およびバンク[0]に対するアクセスが存在しないので、信号rdbeq_gen[3]およびrdbeq_gen[0]は、ハイ論理状態に留まり、したがって、Rdb_preをハイ論理状態に維持して、図4のトランジスタ66および68を介して読取DBペアを事前充電状態に維持する。バンク[3]の読取りサイクルは、読取りコマンドがメモリによって復号される、第1の立ち上がりクロックエッジC1とともに開始する。これは、遷移矢印500においてワードラインWL[3]を活性化するための行アドレス復号を含むことができる。WL[3]を活性化することによって、WL[3]に接続されたメモリセルがビットラインに結合されたとき、先に事前充電されたビットライン上に電圧差が生じる。その後、ビットラインセンス増幅器が、(バンク活性化信号Bk_act[3]に応答して)遷移矢印502においてCLKの第2の立ち上がりエッジから使用可能にされる、saen[3]によって使用可能にされる。ワードラインの上昇とビットラインセンス増幅器が使用可能になることの間に十分な遅延が存在することを保証して、ビットラインセンシングが生じる前に十分なビットライン差を確保するために、saen[3]信号は、Bk_act[3]信号から遅延させられる。
【００５７】
saen[3]がハイ論理状態に上昇し、rd_bk_ltch[3]がバンク[3]に対する読取り動作を指定するハイ論理状態になると、図7の活性化遅延回路200は、その出力において立ち上がりエッジを生成する。この立ち上がりエッジは、図7のデータバス事前充電ディセーブルパルス生成器回路202および読取列選択パルス生成器回路204を通って伝播する。遷移矢印504によって示されるように、rdbeq_gen[3]は、図7のゲート206の立ち下がりエッジから遅延時間t1が経ったときに、ロー論理状態に下降する。これは、rdb_preを下降させ、図4の読取データバス事前充電デバイスを解放する。rdbeq_gen[3]の下降に続いて、遅延時間t2の経過後、Ydrv_en[3]がハイ論理状態に上昇し、今度はそれが、選択されたY-sel[3]信号を上昇させる。クロックイネーブル信号bk_clk[3]が、CLKの第3の立ち上がりエッジから上昇して、図7のNANDゲート218および230を使用可能にする。この本例では、bk_clk[3]は、遅延回路214および226の出力を効果的に使用可能にする。最終的に、遅延時間t3の経過後、活性化遅延回路200からの立ち上がりエッジ出力が遅延回路226を通って伝播した後、Ydrv_en[3]がロー論理状態に降下する。これは、図9の回路によって生成されるY-sel[3]信号が、ビットラインセンス増幅器データを読取DBペア22に結合するのに十分な長さにわたってパルス的にハイ論理状態にされることを保証する。
【００５８】
すぐ後に、遅延時間t4の経過後、rdbeq_gen[3]がハイ論理状態に上昇して、Rdb_pre信号を介して読取DBペア22を事前充電する。選択されたY-sel[3]信号の下降とRdb_preの上昇の間の遅延は、列選択デバイスがオンにされている間は、読取DB事前充電デバイスが同時にオンにされないことを保証する。これは、バンク[3]の読取りサイクルのアクティブな読取データバス部分を終了させ、読取DBペアは、CLKの第2の立ち上がりエッジにおいて先に開始されたバンク[0]の読取りサイクルに備えて事前充電される。バンク[0]の読取りサイクルは、バンク[3]について先に説明されたのと同様に進行するが、より重要なこととして、Rdb_preとY-sel[0]の間には同じタイミング関係が維持される。Y-sel[n]パルスは、Ydrv_en[n]パルスと実質的に同じ持続時間を有するが、図9のY-ドライバ回路内の直列接続された論理ゲートの数のため、Ydrv_en[n]に対して遅延させられることに留意されたい。同様に、Rdb_preパルスは、図8の事前充電論理回路内の直列接続された論理ゲートの数のため、対応するrdbeq_gen[n]パルスに対して遅延させられる。
【００５９】
図10に見られるように、信号Ydrv_en[3]およびYdrv_en[0]は、パルス的にもっぱらハイ論理状態になるが、Rdb_preは、パルス的にロー論理状態になる。したがって、列選択デバイスがオンにされている間に読取DB事前充電デバイスもオンにされている時間は決して存在しない。したがって、高速インタリーブ読取り動作は、タイミング衝突なしに、高い信頼性で実行することができる。
【００６０】
タイミング遅延t1、t2、t3、t4が、n=3とした場合の、図7のタイミングインタロック回路118に関して今からさらに説明され、タイミング遅延は、NANDゲート206の立ち下がりエッジ出力に対するものである。時間t1は、第1の遅延回路208を通過する際の遅延と論理素子220、222、224を通過する際のゲート遅延の合計である。時間t2は、第1の遅延回路208を通過する際の遅延と論理素子210、212、232、234を通過する際のゲート遅延の合計である。Ydrv_en[3]の立ち下がりエッジおよびRdb_pre立ち上がりエッジは、それぞれ、遅延回路214および226を通過するNANDゲート206の出力の立ち下がりエッジの遅延と、bk_clk[3]信号の立ち上がりエッジのうちの遅い方によって設定される。
【００６１】
本発明の一実施形態では、信号bk_clk[3]は、使用されず、NANDゲート218および230は、単純なインバータとして機能する。この実施形態では、時間t3は、遅延回路208、論理素子210、212、228、230、232、234、および遅延回路226を通過する際の遅延の合計である。その場合、時間t4は、遅延回路208、論理素子210、212、216、218、220、222、224、および遅延回路214を通過する際の遅延の合計である。
【００６２】
本発明の別の実施形態では、信号bk_clk[3]は、図7に示されるように使用され、クロック周波数がより遅い場合、NANDゲート206の立ち下がり出力は、bk_clk[3]がCLKの第3の立ち上がりエッジにおいて上昇する前に、インバータ216および228を通って伝播することができる。この場合、Ydrv_en[3]パルスおよびrdbeq_gen[3]パルスの持続時間は延長される。より具体的には、時間t3は、遅延回路208、論理素子210、212、228、230、232、234、および遅延回路226を通過する際の遅延と、論理素子228の出力の立ち上がりとbk_clk[3]の立ち上がりの間の時間差の合計である。それに対応して、時間t4は、遅延回路208、論理素子210、212、216、218、220、222、224、および遅延回路214を通過する際の遅延と、論理素子216の出力の立ち上がりとbk_clk[3]が立ち上がるまでの間の時間差の合計である。しかし、パルスが延長される量に関わらず、Ydrv_en[3]の立ち下がりエッジとrdbeq_gen[3]の立ち上がりエッジの間のタイミング関係は維持される。
【００６３】
先に説明されたように、図7の遅延回路はプログラム可能である。第1の遅延回路208の遅延の調整が、NANDゲート206の出力に対して同じ量だけ、Ydrv_en[3]パルスおよびrdbeq_gen[3]パルスをシフトさせる。第2および第3の遅延回路214および226は、好ましくは、同じ遅延を有し、それらの遅延の調整は、Ydrv_en[3]パルスおよびrdbeq_gen[3]パルスの持続時間に影響する。
【００６４】
したがって、本発明の一実施形態による、目下示されている列選択およびデータバス事前充電信号インタロック方式は、高速DRAMに適している。ブロック用の読取DB事前充電デバイスは、読取りアクセス動作が実行される任意のバンクにおいて、列選択信号に対して同じ相対タイミングで、使用不能にされ、再び使用可能にされる。言い換えると、各バンクは、ブロックの読取DB事前充電デバイスのタイミングを独立に制御することができる。
【００６５】
本発明の実施形態がDRAMメモリについて説明されたが、列選択および事前充電信号インタロック方式の実施形態は、共通読取データバスを共用するメモリ部分に分割される任意のタイプのメモリに適している。もちろん、目下示されている実施形態が、ビットラインセンス増幅器回路などのDRAM固有回路を含むように構成されることを、当業者であれば理解されよう。本発明の目下示されている実施形態は、SRAMまたは不揮発性メモリなどの代替メモリに適合することもできる。
【００６６】
本発明の上で説明された実施形態は、一例としてのみ意図されている。添付の特許請求の範囲によってもっぱら確定される本発明の範囲から逸脱することなく、当業者によって、特定の実施形態に対して、変更、修正、および変形を施すことができる。
【符号の説明】
【００６７】
10  DRAMマクロ
12  メモリブロック
14  ローカルブロック入出力(I/O)回路
16  マクロI/Oおよび制御回路
18  バンク
20  クォータ
22  ローカル読取データバス(DB)ペア
30  ビットラインセンス増幅器/列選択デバイス
32  WLドライバ
34  メモリセルアレイ
36  Y-ドライバ回路
40  NANDゲート
42  インバータ
44  インバータ
46  インバータ
50  ビットラインセンス増幅器
52  イネーブルトランジスタ
54  イネーブルトランジスタ
56  n-チャネル直列プルダウントランジスタ
57  n-チャネル直列プルダウントランジスタ
58  n-チャネル直列プルダウントランジスタ
59  n-チャネル直列プルダウントランジスタ
60  n-チャネル直列プルダウントランジスタ
61  n-チャネル直列プルダウントランジスタ
62  n-チャネル直列プルダウントランジスタ
63  n-チャネル直列プルダウントランジスタ
64  データバス事前充電回路
66  p-チャネルトランジスタ
68  p-チャネルトランジスタ
70  インバータ
80  遷移矢印
82  遷移矢印
84  遷移矢印
86  遷移矢印
88  遷移矢印
90  遷移矢印
100  DRAMメモリブロック
102  メモリセルアレイ
104  ワードラインドライバのアレイ
106  BLSAおよびY-選択デバイスブロック
108  ローカル読取データバスペア
110  読取DB回路ブロック
112  列読取イネーブル回路
114  事前充電論理回路
116  列選択ドライバ回路
118  タイミングインタロック回路
120  センス増幅器イネーブル回路
200  活性化遅延回路
202  データバス事前充電ディセーブルパルス生成器回路
204  読取列選択パルス生成器回路
206  NANDゲート
208  遅延回路
210  インバータ
212  インバータ
214  遅延回路
216  インバータ
218  NANDゲート
220  NANDゲート
222  インバータ
224  インバータ
226  遅延回路
228  インバータ
230  NANDゲート
232  NANDゲート
234  インバータ
300  NANDゲート
302  NANDゲート
304  NORゲート
306  インバータ
308  インバータ
400  NANDゲート
402  インバータ
404  インバータ
406  インバータ
500  遷移矢印
502  遷移矢印
504  遷移矢印
Yselr_gen  グローバルイネーブル信号
AYi  列アドレス信号
AYj  列アドレス信号
Rdb_pre  事前充電制御信号
Y-sel  列選択信号
BL/BL*  相補的なビットライン
DB/DB*  相補的なデータバス
sp*  ビットラインセンス増幅器制御信号
sn  ビットラインセンス増幅器制御信号
CLK  クロック信号
rdbeq_gen  読取DB事前充電ディセーブル信号
Rdb_pre  マスタ事前充電ディセーブル信号
saen  ビットラインセンス増幅器イネーブル信号
rd_bk_ltch  読取信号
Ydrv_en  イネーブル信号
Bk_act  バンク活性化信号
bk_clk  同期信号
WL  ワードライン
t1  遅延時間
t2  遅延時間
t3  遅延時間
t4  遅延時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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