(57)【特許請求の範囲】
【請求項１】
（ａ）表面にエピタキシャル層を形成したＳｉＣ基板を準備する工程と、
（ｂ）前記ＳｉＣ基板をアニール処理して、前記エピタキシャル層の表面にＣリッチ層を形成する工程と、
（ｃ）前記工程（ｂ）の後、ドライエッチングにより前記Ｃリッチ層を除去する工程と、
（ｄ）前記工程（ｃ）の後、前記エピタキシャル層表面の欠陥を検査する工程と、
を備える、結晶欠陥検出方法。
【請求項２】
（ｅ）前記工程（ａ）と（ｂ）の間に、前記エピタキシャル層表面の欠陥を検査する工程と、
（ｆ）前記工程（ｅ）と前記工程（ｄ）の検査結果を比較する工程と、
を備える、請求項１に記載の結晶欠陥検出方法。
【請求項３】
前記工程（ｂ）は、前記ＳｉＣ基板を１６００℃以上２０００℃未満アニール処理する工程である、
請求項１又は２に記載の結晶欠陥検出方法。
【請求項４】
前記工程（ｃ）は、Ｏ2ガスを用いたドライエッチングを行う工程である、
請求項１〜３のいずれかに記載の結晶欠陥検出方法。
【請求項５】
前記工程（ｄ）及び前記工程（ｅ）は、前記エピタキシャル層表面の画像を撮影し、予め取得したＳｉＣ基板表面の無欠陥画像と前記撮影画像とを比較することにより、前記エピタキシャル層表面の欠陥を検出する工程である、
請求項２〜４のいずれかに記載の結晶欠陥検出方法。
【請求項６】
前記工程（ｄ）及び前記工程（ｅ）は、前記エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、前記散乱させたレーザー光を検出することで欠陥を検出する方法である、
請求項２〜４のいずれかに記載の結晶欠陥検出方法。
【請求項７】
（ａ）表面にエピタキシャル層を形成したＳｉＣ基板を準備する工程と、
（ｂ）前記エピタキシャル層に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、
（ｃ）前記工程（ｂ）の後、前記ＳｉＣ基板をアニール処理して、前記エピタキシャル層の表面にＣリッチ層を形成する工程と、
（ｄ）前記工程（ｃ）の後、ドライエッチングにより前記Ｃリッチ層を除去する工程と、
（ｅ）前記工程（ｄ）の後、前記エピタキシャル層表面の欠陥を検査する工程と、
（ｆ）前記工程（ｅ）の後、前記工程（ｅ）の検査結果に基づき前記各チップのスクリーニングを行う工程と、
を備える炭化珪素半導体装置の製造方法。
【請求項８】
前記炭化珪素半導体装置は、
前記ＳｉＣ基板表面に設けられた第１の主電極と、
前記ＳｉＣ基板裏面に設けられた第２の主電極と、を備え、
前記ＳｉＣ基板の厚み方向に主電流が流れる、
請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
（ｇ）前記工程（ｂ）と前記工程（ｃ）の間に、前記エピタキシャル層表面の欠陥を検査する工程をさらに備え、
前記工程（ｆ）は、前記工程（ｇ）と前記工程（ｅ）の検査結果を比較し、前記工程（ｅ）で初めて検出された欠陥を含む前記チップをデバイス特性評価対象から除外する工程である、
請求項７又は８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）は、前記エピタキシャル層の表層に不純物領域を形成する工程である、
請求項７〜９のいずれかに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）は、前記ＳｉＣ基板を１６００℃以上２０００℃未満でアニール処理する工程である、
請求項７〜１０のいずれかに記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）は、Ｏ2ガスを用いたドライエッチングを行う工程である、
請求項７〜１１のいずれかに記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）は、前記エピタキシャル層表面の画像を撮影し、予め取得したＳｉＣ基板表面の無欠陥画像と前記撮影画像とを比較することにより、前記エピタキシャル層表面の欠陥を検出する工程である、
請求項７〜１２のいずれかに記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記工程（ｇ）は、前記エピタキシャル層表面の画像を撮影し、予め取得したＳｉＣ基板表面の無欠陥画像と前記撮影画像とを比較することにより、前記エピタキシャル層表面の欠陥を検出する工程である、
請求項９〜１３のいずれかに記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記工程（ｅ）は、前記エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、前記散乱させたレーザー光を検出することで前記エピタキシャル層表面の欠陥を検出する工程である、
請求項７〜１２のいずれかに記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記工程（ｇ）は、前記エピタキシャル層表面に照射したレーザー光を基板表面で散乱させ、前記散乱させたレーザー光を検出することで前記エピタキシャル層表面の欠陥を検出する工程である、
請求項９〜１２，１５のいずれかに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板の結晶欠陥検出方法と炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかし、ＳｉＣ半導体装置には解決すべき多くの課題が残されており、その一つが歩留まりの改善である。ＳｉＣの結晶成長技術は現在も発展途上にあるので、基板中に多くの結晶欠陥が存在し、これらの結晶欠陥が半導体装置の特性を劣化させるデバイスキラー欠陥となり、歩留まりを阻害する大きな要因となっている。
【０００３】
歩留まりを改善するためには、ウエハプロセスの前に結晶欠陥の少ない基板を選別（スクリーニング）することが必要である。また、ＳｉＣの基板品質を改善するためには、各種欠陥とデバイス特性の相関調査を実施し、どの種類の欠陥がデバイスキラー欠陥になるのかを特定し、基板・エピタキシャルメーカーにフィードバックすることが必要となる。
【０００４】
基板の欠陥を検出する方法として、例えば特許文献１には、予め撮影した基板上の無欠陥領域の画像と検査画像とを比較し、不一致部分を欠陥として検出する方法が開示されている。
【０００５】
パワーデバイスに使用されるＳｉＣ基板は、一般的に、ＳｉＣバルク上にエピタキシャル層が形成された構成である。ＳｉＣバルク中にはマイクロパイプと呼ばれる中空構造のらせん転位が存在し、マイクロパイプが素子特性を劣化させるデバイスキラー欠陥になることが知られている。マイクロパイプが存在するバルクにエピタキシャル成長した場合、エピタキシャル層表面までマイクロパイプが引き継がれるので、特許文献１に記載されているような従来の欠陥検出方法によって当該欠陥を検出することが可能である。
【０００６】
しかしながら、マイクロパイプの中には、エピタキシャル成長中に閉塞され、エピタキシャル層の表面には顕れないものがある。このようなマイクロパイプは、デバイスキラー欠陥になるにもかかわらず、特許文献１に記載の欠陥検出方法では検出することが出来ない。
【０００７】
この問題を解決する方法として、特許文献２には、ＳｉＣエピタキシャル層表面をアルカリエッチングした後、ＳＦ６をガスソースとした異方性ドライエッチングを行うことにより、ＳｉＣエピタキシャル層表面では観察できない欠陥を顕在化させる方法が開示されている。
【０００８】
また、例えば特許文献３では、ＳｉＣ基板の除去したい部分にイオン注入を行い、その後加熱処理を行うことにより、速やかにＳｉＣ基板をエッチングする技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３２１２３７号公報
【特許文献２】特開２００８−２８１７８号公報
【特許文献３】特開２０００−１２５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、アルカリエッチングは一般的に破壊検査でありＳｉＣ基板に大きなダメージを与えるため、特許文献２の方法で検査を行ったＳｉＣ基板はデバイスに使用することが出来ないという問題がある。また、アルカリエッチングの後のドライエッチング処理でＳＦ６ガスを用いると、時間を要するためスループットが低下する他、ＳＦ６ガスは温室効果の高いガスであるため、デバイス量産フローに使うことは環境に大きな影響を与えるという問題がある。
【００１１】
また、特許文献３では、エッチングレートを向上させるために、熱処理前にエッチング箇所にイオン注入を実施しているため、工程が増えてしまう。また、選択的にイオン注入を行う場合に必要なマスクを形成する工程も必要になり、製造コストが増加し、スループットが低下するという問題がある。
【００１２】
本発明は上述の問題に鑑み、簡便な工程により、基板を破壊することなくＳｉＣエピタキシャル層の内部に形成された欠陥を検出する方法と、当該結晶欠陥検出方法を用いたＳｉＣ半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１３】
本発明の結晶欠陥検出方法は、（ａ）表面にエピタキシャル層を形成したＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板をアニール処理して、エピタキシャル層の表面にＣリッチ層を形成する工程と、（ｃ）工程（ｂ）の後、ドライエッチングによりＣリッチ層を除去する工程と、（ｄ）工程（ｃ）の後、エピタキシャル層表面の欠陥を検査する工程とを備える。
【００１４】
本発明の炭化珪素半導体装置の製造方法は、（ａ）表面にエピタキシャル層を形成したＳｉＣ基板を準備する工程と、（ｂ）エピタキシャル層に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、（ｃ）工程（ｂ）の後、ＳｉＣ基板をアニール処理して、エピタキシャル層の表面にＣリッチ層を形成する工程と、（ｄ）工程（ｃ）の後、ドライエッチングによりＣリッチ層を除去する工程と、（ｅ）工程（ｄ）の後、エピタキシャル層表面の欠陥を検査する工程と、（ｆ）工程（ｅ）の後、工程（ｅ）の検査結果に基づき各チップのスクリーニングを行う工程とを備える。
【発明の効果】
【００１５】
本発明の結晶欠陥検出方法は、（ａ）表面にエピタキシャル層を形成したＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板をアニール処理して、エピタキシャル層の表面にＣリッチ層を形成する工程と、（ｃ）工程（ｂ）の後、ドライエッチングによりＣリッチ層を除去する工程と、（ｄ）工程（ｃ）の後、エピタキシャル層表面の欠陥を検査する工程とを備えるので、簡便な工程により基板を破壊することなく、エピタキシャル層の内部に閉塞された欠陥を露出させて検査することが出来る。
【００１６】
また、本発明の炭化珪素半導体装置の製造方法は、（ａ）表面にエピタキシャル層を形成したＳｉＣ基板を準備する工程と、（ｂ）エピタキシャル層に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、（ｃ）工程（ｂ）の後、ＳｉＣ基板をアニール処理して、エピタキシャル層の表面にＣリッチ層を形成する工程と、（ｄ）工程（ｃ）の後、ドライエッチングによりＣリッチ層を除去する工程と、（ｅ）工程（ｄ）の後、エピタキシャル層表面の欠陥を検査する工程と、（ｆ）工程（ｅ）の後、工程（ｅ）の検査結果に基づき各チップのスクリーニングを行う工程と、を備えるので、簡便な工程により基板を破壊することなく、エピタキシャル層の内部に閉塞された欠陥を露出させて検査することができる。また、欠陥検出検査をデバイス作製プロセス内で行うことにより、デバイス作製プロセス後の特性評価試験のコストやスループットを改善することが出来る。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１に係る炭化珪素半導体装置の製造方法を示すフローチャートである。
【図２】実施の形態１に係る結晶欠陥方法を説明するための断面図である。
【図３】実施の形態１に係る結晶欠陥方法を説明するための断面図である。
【図４】実施の形態１に係る結晶欠陥方法を説明するための断面図である。
【図５】実施の形態２に係る炭化珪素半導体装置の製造方法を示すフローチャートである。
【図６】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【図７】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【図８】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【図９】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【図１０】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【図１１】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【図１２】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【図１３】実施の形態２に係る結晶欠陥方法を説明するための断面図である。
【発明を実施するための形態】
【００１８】
（実施の形態１）
図１は、実施の形態１に係る結晶欠陥検出方法の工程を示すフローチャートであり、図２〜４は、実施の形態１に係る結晶欠陥検出方法を適用したＳｉＣエピタキシャルウェハの断面図である。以下、図１と図２〜４に沿って、実施の形態１に係る結晶欠陥検出方法を説明する。
【００１９】
まず、ｎ型のＳｉＣ基板１の上にｎ型のＳｉＣドリフト層２をエピタキシャル成長させ、ＳｉＣエピタキシャルウェハを準備する（図１のステップＳ１、図２）。ここで、ＳｉＣドリフト層２の厚みは、デバイス作成時に所望の耐圧を確保するのに必要とされる厚みよりも１〜３μｍ程度厚く形成する。このＳｉＣエピタキシャルウェハが被検査体となる。ＳｉＣ基板１とＳｉＣドリフト層２には、ＳｉＣドリフト層２のエピタキシャル成長中に閉塞されたマイクロパイプ欠陥３が内在しており、さらにＳｉＣドリフト層２の表面付近には様々な欠陥が存在している。
【００２０】
次に、ＳｉＣドリフト層２表面の欠陥を検出するための第１欠陥検査を実施する（図１のステップＳ２）。第１欠陥検査では、例えばＳｉＣドリフト層２表面の画像をＣＣＤで撮影し、これを事前に撮影したＳｉＣ基板表面の無欠陥画像と比較することによって欠陥を検出する。
【００２１】
その後、ＳｉＣエピタキシャルウェハに高温アニール処理を実施する（図１のステップＳ３、図３）。これにより、ＳｉＣドリフト層２表面からＳｉが蒸発してＣリッチ層４が形成される。ここでは、１６００℃以上２０００℃未満でアニール処理を行うことが望ましい。１６００℃未満ではＳｉが蒸発せず、後工程でＳｉＣドリフト層２のエッチングが困難になってしまう。また、２０００℃以上でアニール処理を行うと、ＳｉＣエピタキシャルウェハにストレスがかかって破損したり、格子ひずみによって新たな欠陥が発生したりして、ウェハ品質が劣化するおそれがある。
【００２２】
次に、例えばＯ2ガス等、Ｃと反応性の高いガスをソースとしてエッチング処理を行い、ＳｉＣドリフト層２の表面からＣリッチ層４を除去する（図１のステップＳ４、図４）。この工程を経て、図２の段階ではＳｉＣドリフト層２の内部に閉塞されていたマイクロパイプ欠陥３がＳｉＣドリフト層２の表面に露出する。なお、高温アニール処理とＣリッチ層４を除去するエッチング処理によって、光学上では検出しにくい欠陥にコントラストをつけることも可能である。
【００２３】
その後、ＳｉＣドリフト層２表面の欠陥を検査する第２欠陥検査を実施する（図１のステップＳ５）。第１欠陥検査と同様の手法を用いて第２欠陥検査を行う。第２欠陥検査では、元々ＳｉＣドリフト層２のエッチング成長工程で閉塞された欠陥や、ＳｉＣドリフト層２表面にあるもののコントラストの弱い欠陥などを、検出することが可能である。
【００２４】
次に、第１、第２欠陥検査で取得した欠陥位置情報の差分を求め、第２欠陥検査で新たに検出された欠陥を抽出する。そして、当該抽出した欠陥を含むチップはデバイス作成プロセス完了後に不良チップとみなし、デバイス特性評価の対象外とする。なお、第１欠陥検査で検出した欠陥は必ずしもデバイス不良とならないのに対し、第２欠陥検査で初めて検出した欠陥、すなわちマイクロパイプ欠陥３は、デバイス不良の原因となる可能性が高い。本実施の形態の結晶欠陥検出方法では、第１欠陥検査と第２欠陥検査のマッピングデータの差分を求めることにより、マイクロパイプ欠陥３を含むチップのみを確実にデバイス特性評価の対象外とする。
【００２５】
よって、デバイス特性評価を実施するチップ数が減少するため、デバイス特性評価のコストを抑制し、かつスループットが向上する。
【００２６】
＜効果＞
本実施の形態の結晶欠陥検出方法は、（ａ）表面にＳｉＣドリフト層２（エピタキシャル層）を形成したＳｉＣ基板（ＳｉＣエピタキシャルウェハ）を準備する工程と、（ｂ）ＳｉＣエピタキシャルウェハをアニール処理して、ＳｉＣドリフト層２の表面にＣリッチ層４を形成する工程と、（ｃ）工程（ｂ）の後、ドライエッチングによりＣリッチ層４を除去する工程と、（ｄ）工程（ｃ）の後、ＳｉＣドリフト層２表面の欠陥を検査する工程とを備えるので、ＳｉＣ基板１を破壊することなく、ＳｉＣドリフト層２のエピタキシャル成長中に閉塞された欠陥を露出させて検出することが出来る。
【００２７】
また、本実施の形態の結晶欠陥検出方法は、（ｅ）工程（ａ）と（ｂ）の間に、ＳｉＣドリフト層２（エピタキシャル層）表面の欠陥を検査する工程と、（ｆ）工程（ｅ）と工程（ｄ）の検査結果を比較する工程とを備える。工程（ｄ）で新たに検出される欠陥は、工程（ａ）の時点でＳｉＣドリフト層２内に閉塞されたマイクロパイプ欠陥であるため、こうしたデバイス不良につながる欠陥を検出することが出来る。
【００２８】
また、本実施の形態の結晶欠陥検出方法において、工程（ｂ）は、ＳｉＣエピタキシャルウェハ（ＳｉＣ基板）を１６００℃以上２０００℃未満アニール処理する工程であるので、ＳｉＣエピタキシャルウェハにストレスを与えることなく、ＳｉＣドリフト層２からＳｉを蒸発させることが出来る。
【００２９】
また、本実施の形態の結晶欠陥検出方法において、工程（ｃ）は、Ｏ2ガスを用いたドライエッチングを行う工程である。Ｏ2ガスはＣとの反応性が高いため、Ｃリッチ層４を効率的に除去することが出来る。
【００３０】
また、本実施の形態の結晶欠陥検出方法において、工程（ｄ）、（ｅ）は、ＳｉＣドリフト層２（エピタキシャル層）表面の画像を撮影し、予め取得したＳｉＣ基板表面の無欠陥画像と当該撮影画像とを比較することにより、ＳｉＣドリフト層２表面の欠陥を検出することが可能である。
【００３１】
あるいは、本実施の形態の結晶欠陥検出方法において、工程（ｄ）、（ｅ）では、ＳｉＣドリフト層２（エピタキシャル層）表面に照射したレーザー光を基板表面で散乱させ、当該散乱光を検出することにより、ＳｉＣドリフト層２表面の欠陥を検出することが可能である。
【００３２】
（実施の形態２）
実施の形態１の結晶欠陥検出方法では、デバイス作成プロセスの前に欠陥検査を行ったが、デバイス作成プロセス中に結晶欠陥検出を行っても良い。
【００３３】
図５は、結晶欠陥検出を組み込んだデバイス作成プロセスを示すフローチャートであり、図６〜図１２は、デバイスの一例としてのショットキーバリアダイオードの製造工程を示す断面図である。以下、図５と図６〜１２に沿って、実施の形態２の結晶欠陥検出方法を説明する。
【００３４】
まず、ＳｉＣエピタキシャルウェハを準備する（図５のステップＳ１、図６）。ＳｉＣエピタキシャルウェハは、厚さ３００〜４００μｍのｎ型のＳｉＣ基板１の上に、厚さ５〜２５μｍのｎ型のＳｉＣドリフト層２をエピタキシャル成長させることにより形成される。ここで、ＳｉＣドリフト層２は後工程でエッチングすることを考慮して、デバイス作成時に所望の耐圧を確保するのに必要とされる厚みよりも１〜３μｍ程度厚く形成する。
【００３５】
ＳｉＣエピタキシャルウェハが欠陥検査の対象となる。ＳｉＣ基板１とＳｉＣドリフト層２には、ＳｉＣドリフト層２のエピタキシャル成長中に閉塞されたマイクロパイプ欠陥３が内在する他、ＳｉＣドリフト層２の表面付近にも様々な欠陥が存在する。
【００３６】
次に、第１欠陥検査を実施し、ＳｉＣドリフト層２表面の欠陥を検出する（図５のステップＳ１２）。第１欠陥検査では、例えばＳｉＣドリフト層２表面の画像をＣＣＤで撮影し、これを事前に取得したＳｉＣ基板表面の無欠陥画像と比較することによって欠陥を検出する。
【００３７】
次に、ＳｉＣドリフト層２の表面上にフォトレジストを塗布する。そして、加熱、フォトリソグラフィによるパターン転写、アルカリ現像液による現像の各処理を順に行うことにより、アライメントマーク７とガードリング８（図８参照）の形成領域を開口したレジストパターン５を形成する（図７）。
【００３８】
そして、レジストパターン５をマスクとする反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）を行い、深さ０．３〜０．６μｍ程度のリセス６とアライメントマーク７を同時に形成する（図８）。
【００３９】
次に、レジストパターン５をマスクとして、ＳｉＣドリフト層２にｐ型不純物のＡｌイオンを注入してガードリング８を形成する（図９）。
【００４０】
その後、例えばドライエッチングによってレジストパターン５を除去する。
【００４１】
そして、１６００℃以上２０００℃未満で高温アニールを行うことにより、ＳｉＣドリフト層２に注入したＡｌイオンを活性化させる。このとき、ＳｉＣドリフト層２の表面からＳｉが蒸発し、ＳｉＣドリフト層２上にＣリッチ層４が形成される（図１０）。なお、１６００℃未満でアニール処理を行うとＳｉが蒸発せず、後工程でＳｉＣドリフト層２のエッチングが困難になってしまう。また、２０００℃以上でアニール処理を行うと、ＳｉＣエピタキシャルウェハにストレスがかかって破損したり、格子ひずみによって新たな欠陥が発生したりして、ウェハ品質が劣化するおそれがある。
【００４２】
その後、Ｃと反応性の高いガスをソースとしたエッチング処理を行うことにより、ＳｉＣドリフト層２の表面からＣリッチ層４を除去する。これにより、ＳｉＣドリフト層２の内部に閉塞していた欠陥がＳｉＣドリフト層２表面に露出する。
【００４３】
そして、ＳｉＣドリフト層２表面の欠陥を検出するための第２欠陥検査を実施する。ここでの欠陥検査方法は、第１欠陥検査と同様である。
【００４４】
続いて、ＳｉＣ基板１の裏面に、スパッタリング法を用いて厚さ約５００〜８００ｎｍのＮｉ層９を形成する。そして、約１０００℃のＲＴＡ（Rapid Thermal Annealing）を約５分行う。その結果、ＳｉＣ基板１とＮｉ層９の界面にＮｉシリサイド層１０が形成される（図１１）。
【００４５】
また、ガードリング８の一部を含むＳｉＣドリフト層２の表面に、スパッタリング法を用いて厚さ約１００〜３００ｎｍのＴｉ層１１を形成し、さらにＴｉ層１１上に厚さ４．５〜５．５μｍのＡｌ層１２を形成して、アノード電極とする（図１２）。なお、ショットキーバリアの高さφＢ（金属の仕事関数と半導体の電子親和力の差）を安定させるために、Ｔｉ層１１の形成後に約６００℃の熱処理を行っても良い。
【００４６】
最後に、Ｎｉ層９の下面に、スパッタリング法を用いて約１００〜３００ｎｍのＡｕ層１３を形成して、図１３に示す構造のショットキーバリアダイオードが形成される。こうしてデバイス作成プロセス（図５のステップＳ１３）を終了する。
【００４７】
次に、チップのスクリーニングを行う（図５のステップＳ１４）。ここでは、第１、第２欠陥検査で取得した欠陥位置情報の差分を求め、第２欠陥検査で新たに検出された欠陥を抽出する。そして、当該抽出した欠陥を含むチップを不良チップとみなし、デバイス特性評価の対象外とする。第２欠陥検査で初めて検出した欠陥はマイクロパイプ欠陥であり、デバイス不良の原因となる可能性が高いため、当該欠陥を含むチップをスクリーニングすることで、デバイス特性評価試験のコストやスループットを改善することが出来る。
【００４８】
＜効果＞
本実施の形態の炭化珪素半導体装置の製造方法は、（ａ）表面にＳｉＣドリフト層２（エピタキシャル層）を形成したＳｉＣエピタキシャルウェハ（ＳｉＣ基板）を準備する工程と、（ｂ）ＳｉＣドリフト層２に各チップの所定の素子構成要素を形成するための所定の処理を行う工程と、（ｃ）工程（ｂ）の後、ＳｉＣエピタキシャルウェハをアニール処理して、ＳｉＣドリフト層２の表面にＣリッチ層４を形成する工程と、（ｄ）工程（ｃ）の後、ドライエッチングによりＣリッチ層４を除去する工程と、（ｅ）工程（ｄ）の後、前記エピタキシャル層表面の欠陥を検査する工程と、（ｆ）工程（ｅ）の後、工程（ｅ）の検査結果に基づき各チップのスクリーニングを行う工程と、を備える。デバイス作製プロセス中に工程（ｃ）、（ｄ）で欠陥検査を行い、工程（ｅ）で欠陥検査に基づき不良チップをデバイス特性評価試験の対象から除外することにより、デバイス作製プロセス後のデバイス特性評価試験のコストやスループットを改善することが出来る。
【００４９】
また、本実施の形態の炭化珪素半導体装置の製造方法は、ＳｉＣエピタキシャルウェハ（ＳｉＣ基板）表面に設けられたＴｉ層１１、Ａｌ層１２（第１の主電極）と、ＳｉＣエピタキシャルウェハ裏面に設けられたＮｉシリサイド層１０、Ｎｉ層９（第２の主電極）と、を備え、ＳｉＣエピタキシャルウェハの厚み方向に主電流が流れる炭化珪素半導体装置の製造方法である。このような縦型の炭化珪素半導体装置の製造プロセス中に欠陥検査工程を組み込むことにより、製造プロセス後のデバイス特性評価試験のコストやスループットを改善することが出来る。
【００５０】
また、本実施の形態の炭化珪素半導体装置の製造方法は、（ｇ）工程（ｂ）と工程（ｃ）の間に、ＳｉＣドリフト層２（エピタキシャル層）表面の欠陥を検査する工程をさらに備え、工程（ｆ）は、工程（ｇ）と工程（ｅ）の検査結果を比較し、工程（ｅ）で初めて検出された欠陥を含むチップをデバイス特性評価対象から除外する工程である。工程（ｅ）で初めて検出される欠陥は、工程（ａ）の時点ではＳｉＣドリフト層２内に閉塞されたマイクロパイプ欠陥であるため、こうしたデバイス不良につながる欠陥をデバイス特性評価試験の対象から除外することが出来る。
【００５１】
また、本実施の形態の炭化珪素半導体装置の製造方法において、工程（ｂ）は、ＳｉＣドリフト層２（エピタキシャル層）の表層にガードリング（不純物領域）を形成する工程である。ガードリング形成工程の後に欠陥検査を行うことにより、製造プロセス後のデバイス特性評価試験のコストやスループットを改善することが出来る。
【００５２】
また、本実施の形態の炭化珪素半導体装置の製造方法において、工程（ｃ）は、ＳｉＣ基板を１６００℃以上２０００℃未満でアニール処理する工程であるので、ＳｉＣ基板（ＳｉＣエピタキシャルウェハ）にストレスを与えることなく、ＳｉＣドリフト層２からＳｉを蒸発させることが出来る。
【００５３】
また、本実施の形態の炭化珪素半導体装置の製造方法において、工程（ｄ）は、Ｏ2ガスを用いたドライエッチングを行う工程である。Ｏ2ガスはＣとの反応性が高いため、Ｃリッチ層を効率的に除去することが出来る。
【００５４】
また、本実施の形態の炭化珪素半導体装置の製造方法において、工程（ｅ）は、ＳｉＣドリフト層２（エピタキシャル層）表面の画像を撮影し、予め取得したＳｉＣ基板表面の無欠陥画像と前記撮影画像とを比較することにより、ＳｉＣドリフト層２表面の欠陥を検出することが可能である。
【００５５】
あるいは、本実施の形態の炭化珪素半導体装置の製造方法において、工程（ｅ）は、ＳｉＣドリフト層２（エピタキシャル層）表面に照射したレーザー光を基板表面で散乱させ、散乱光を検出することでＳｉＣドリフト層２表面の欠陥を検出することが可能である。
【００５６】
また、本実施の形態の炭化珪素半導体装置の製造方法において、工程（ｇ）は、ＳｉＣドリフト層２（エピタキシャル層）表面の画像を撮影し、予め取得したＳｉＣ基板表面の無欠陥画像と前記撮影画像とを比較することにより、ＳｉＣドリフト層２表面の欠陥を検出することが可能である。
【００５７】
あるいは、本実施の形態の炭化珪素半導体装置の製造方法において、工程（ｇ）は、ＳｉＣドリフト層２（エピタキシャル層）表面に照射したレーザー光を基板表面で散乱させ、散乱光を検出することでＳｉＣドリフト層２表面の欠陥を検出することが可能である。
【符号の説明】
【００５８】
１  ＳｉＣ基板、２  ＳｉＣドリフト層、３  マイクロパイプ欠陥、４  Ｃリッチ層、５  レジストパターン、６  アライメントマーク、７  リセス、８  ガードリング、９  Ｎｉ層、１０  Ｎｉシリサイド層、１１  Ｔｉ層、１２  Ａｌ層、１３  Ａｕ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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