(57)【特許請求の範囲】
【請求項１】
シリコン単結晶からなるシリコン基板（１）と、第１導電型のシリコン単結晶からなる活性層（３）と、前記シリコン基板（１）と前記活性層（３）との間に埋め込まれた埋込絶縁層（２）とを有してなるＳＯＩ基板（１００）と、
前記ＳＯＩ基板（１００）における前記活性層（３）内の表層部に第２導電型層（５、８、９）が形成されることにより、第１導電型で構成された前記活性層（３）と第２導電型の前記第２導電型層（５、８、９）とによるＰＮ接合が備えられたＳＯＩ構造の半導体装置であって、
前記活性層（３）には、該活性層（３）を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層（４）が備えられており、
前記格子歪み層（４）は、カソードルミネセンス法で分析した波長λが１５３５ｎｍのときのＤ１線の発光強度のピーク値をＤ１線ピーク強度とし、波長λが１１３０ｎｍであるＴ０線の発光強度のピーク値をＴ０線ピーク強度とした場合に、Ｔ０線ピーク強度に対するＤ１線ピーク強度の比が１／３以下であることを特徴とするＳＯＩ構造の半導体装置。
【請求項２】
シリコン単結晶からなるシリコン基板（１）と、第１導電型のシリコン単結晶からなる活性層（３）と、前記シリコン基板（１）と前記活性層（３）との間に埋め込まれた埋込絶縁層（２）とを有してなるＳＯＩ基板（１００）と、
前記ＳＯＩ基板（１００）における前記活性層（３）内の表層部に第２導電型層（５、８、９）が形成されることにより、第１導電型で構成された前記活性層（３）と第２導電型の前記第２導電型層（５、８、９）とによるＰＮ接合が備えられたＳＯＩ構造の半導体装置であって、
前記活性層（３）には、該活性層（３）を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層（４）が備えられており、
前記格子歪み層（４）は、カソードルミネセンス法で分析した波長λが１２７９ｎｍのときのＧcenter線の発光強度のピーク値をＧcenter線ピーク強度とし、波長λが１１３０ｎｍであるＴ０線の発光強度のピーク値をＴ０線ピーク強度とした場合に、Ｔ０線ピーク強度に対するＤ１線ピーク強度の比が５／７以下であることを特徴とするＳＯＩ構造の半導体装置。
【請求項３】
シリコン単結晶からなるシリコン基板（１）と、第１導電型のシリコン単結晶からなる活性層（３）と、前記シリコン基板（１）と前記活性層（３）との間に埋め込まれた埋込絶縁層（２）とを有してなるＳＯＩ基板（１００）と、
前記ＳＯＩ基板（１００）における前記活性層（３）内の表層部に第２導電型層（５、８、９）が形成されることにより、第１導電型で構成された前記活性層（３）と第２導電型の前記第２導電型層（５、８、９）とによるＰＮ接合が備えられたＳＯＩ構造の半導体装置であって、
前記活性層（３）には、該活性層（３）を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層（４）が備えられており、
前記格子歪み層（４）の内部に存在する結晶欠陥の平均の直径が１５ｎｍ以下であることを特徴とするＳＯＩ構造の半導体装置。
【請求項４】
前記格子歪み層（４）の内部に存在する結晶欠陥の平均の直径が０ｎｍより大きく１５ｎｍ以下であることを特徴とする請求項３に記載のＳＯＩ構造の半導体装置。
【請求項５】
前記活性層（３）には、前記第２導電型層としてウェル層（５）が形成されており、
前記活性層（３）のうち、前記ウェル層（５）が形成される素子形成領域とは別の非素子形成領域に、ボロンを拡散させた不純物拡散領域（４０）が前記格子歪み層（４）とは別に形成されていることを特徴とする請求項１ないし４のいずれか１つに記載のＳＯＩ構造の半導体装置。
【請求項６】
前記不純物拡散領域（４０）は、前記ウェル層（５）がｐ型とされている場合において、該ウェル層（５）よりもｐ型不純物濃度が高濃度とされていることを特徴とする請求項５に記載のＳＯＩ構造の半導体装置。
【請求項７】
前記不純物拡散領域（４０）は、前記ボロンの不純物濃度が１×１０18ｃｍ-3以上とされていることを特徴とする請求項５または６に記載のＳＯＩ構造の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板によって構成された支持基板の表面にシリコン酸化膜を介してシリコン層によって構成されるＳＯＩ層（活性層）が備えられたＳＯＩ基板を用いて構成されたＳＯＩ構造の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＳＯＩ基板もしくはＳＯＩ構造の半導体装置において、基板起因及び工程起因の重金属汚染をゲッタリングする従来技術として例えば特許文献１〜３に示されるものがある。
【０００３】
特許文献１では、多結晶シリコン薄膜層をゲッタリングに利用するものが開示されている。具体的には、将来支持基板に適用するシリコン基板の貼り合わせ前の段階でシリコン表面に多結晶シリコン薄膜を形成しておく。また、それとは別に将来活性層に適用するシリコン基板の表面に酸化膜を形成すると共に、剥離用のＨイオンを注入した基板を用意する。そして、多結晶シリコン薄膜が形成されたシリコン基板と酸化膜が形成されたシリコン基板を貼り合わせたのち、活性層側の基板をＨイオン注入部位で剥離することで埋込酸化膜と支持基板の間に多結晶シリコン薄膜層があるＳＯＩ基板を形成する。このように多結晶シリコン薄膜層が備えられたＳＯＩ基板において、多結晶シリコン薄膜層をゲッタリングに利用する。
【０００４】
特許文献２では、活性層と埋込酸化膜との間に多結晶シリコン薄膜層を設けることで、特許文献３では、活性層中の埋め込み酸化膜近傍にＳｉもしくはＰを１×１０15／ｃｍ2以上イオン注入した領域を設けることで、活性層中の重金属汚染のゲッタリングを行っている。
【特許文献１】特許第３４８４９６１号公報
【特許文献２】特開平０２−２６０４２８号公報
【特許文献３】特許第２９０８１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示される方法では、Ｆｅ、Ｎｉ等の酸化膜中の拡散速度が著しく遅い重金属による汚染については、埋込酸化膜によって支持基板への拡散がブロックされて活性層中に閉じ込められるために、効果はない。
【０００６】
また、特許文献２、３に示される方法では、多結晶シリコン薄膜層もしくはＳｉイオン注入領域を利用しているため、活性層に設けたＰＮ接合の空乏層がゲッタリング領域まで伸びた際に、多結晶シリコン層の結晶粒界もしくはＳｉイオン注入で生じた多量の点欠陥に誘起された欠陥がリーク電流の発生源となってしまうという問題がある。また、１×１０15／ｃｍ2以上のＰイオン注入領域を利用する場合、イオン注入領域がｎ+型の導電層となるため同領域内で空乏層は殆ど伸びないものの、素子によっては特性が変化してしまうという問題も生じる。
【０００７】
本発明は上記点に鑑みて、効果的にゲッタリングが行えるＳＯＩ構造の半導体装置を提供することを目的とする。さらに、リーク電流の発生も抑制でき、かつ、素子の特性変化を防止することもできるＳＯＩ構造の半導体装置およびその製造方法を提供することも目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、シリコン単結晶からなるシリコン基板（１）と、第１導電型のシリコン単結晶からなる活性層（３）と、シリコン基板（１）と活性層（３）との間に埋め込まれた埋込絶縁層（２）とを有してなるＳＯＩ基板（１００）と、ＳＯＩ基板（１００）における活性層（３）内の表層部に第２導電型層（５、８、９）が形成されることにより、第１導電型で構成された活性層（３）と第２導電型層（５、８、９）とによるＰＮ接合が備えられたＳＯＩ構造の半導体装置であって、活性層（３）に、該活性層（３）を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層（４）が備えられていることを特徴としている。
【０００９】
このように、ＳＯＩ基板（１００）を用いたＳＯＩ構造の半導体装置において、活性層（３）に対して格子歪み層（４）を形成している。このため、格子歪み層（４）を効果的にゲッタリングサイトとして機能させることが可能となる。
【００１４】
また、請求項１に記載の発明では、格子歪み層（４）が、カソードルミネセンス法で分析した波長λが１５３５ｎｍのときのＤ１線の発光強度のピーク値をＤ１線ピーク強度とし、波長λが１１３０ｎｍであるＴ０線の発光強度のピーク値をＴ０線ピーク強度とした場合に、Ｔ０線ピーク強度に対するＤ１線ピーク強度の比が１／３以下となるようにしている。
【００１５】
このように、Ｔ０線ピーク強度に対するＤ１線ピーク強度の比が１／３以下となるように、例えばＡｒのイオン注入により格子歪み層（４）を形成して、そのドーズ量を調整することにより格子歪み層（４）に発生する応力を調整することで、リーク電流を抑制することが可能となる。
【００１６】
また、請求項２に記載の発明のように、格子歪み層（４）が、カソードルミネセンス法で分析した波長λが１２７９ｎｍのときのＧcenter線の発光強度のピーク値をＧcenter線ピーク強度とし、波長λが１１３０ｎｍであるＴ０線での発光強度のピーク値をＴ０線ピーク強度とした場合に、Ｔ０線ピーク強度に対するＤ１線ピーク強度の比が５／７以下となるようにしても良い。
【００１７】
このように、Ｔ０線ピーク強度に対するＤ１線ピーク強度の比が５／７以下となるようにしても、リーク電流を抑制することが可能となる。
【００１８】
さらに、請求項３に記載の発明のように、格子歪み層（４）の内部に存在する結晶欠陥の平均の直径が１５ｎｍ以下となるようにしても良い。
【００１９】
このように、結晶欠陥のサイズの平均が直径１５ｎｍ以下という転位を生じさせると考えられる直径以下であれば、リーク電流の発生を抑制できると考えられる。より好ましくは、請求項４に記載の発明のように、格子歪み層（４）の内部に存在する結晶欠陥の平均の直径が０ｎｍより大きく１５ｎｍ以下であると良い。
【００２０】
また、請求項５に記載の発明のように、活性層（３）に第２導電型層としてウェル層（５）が形成されている場合において、活性層（３）のうち、ウェル層（５）が形成される素子形成領域とは別の非素子形成領域に、ボロンを拡散させた不純物拡散領域（４０）を格子歪み層（４）とは別に形成すると好ましい。
【００２１】
このようにすれば、ボロン拡散領域に偏析し易い金属不純物をゲッタリングすることができるため、格子歪み層でゲッタリングしきれない量のＦｅ汚染が発生した場合に、ウェル層（５）をｐ型で構成するのであれば、ウェル層（５）にＦｅが濃縮することを防止でき、ウェル層（５）の上に形成するゲート酸化膜の品質をより向上させること及び活性層（３）とウェル層（５）との間の接合リークを抑制することが出来る。
【００２２】
この場合、請求項６に記載の発明のように、ウェル層（５）をｐ型で構成するのであれば、不純物拡散領域（４０）をウェル層（５）よりもｐ型不純物濃度が高濃度となるようにすると好ましい。これにより、よりボロン拡散領域に偏析し易い金属不純物のゲッタリング効果を高めることが可能となる。例えば、請求項７に記載の発明のように、不純物拡散領域（４０）のボロンの不純物濃度を１×１０18ｃｍ-3以上とすると好ましい。
【００２３】
また、以上のようなＳＯＩ構造の半導体装置の製造方法において、ゲート酸化膜を形成する前に熱酸化を行った後、該熱酸化により形成された酸化膜を希ＨＦにより除去する犠牲酸化を行う工程を含むようにすると良い。
【００２４】
このような犠牲酸化工程を行えば、ＬＯＣＯＳ酸化膜形成時に同膜近傍に生成した副生成物を除去出来ると共にＦｅのような酸化膜中に偏析し易い金属不純物をゲート酸化前に除去出来るため、次に形成するゲート酸化膜（１０）の品質をより向上させることが出来る。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２７】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＳＯＩ構造の半導体装置の断面図である。この図を参照して、本実施形態のＳＯＩ構造の半導体装置の構成について説明する。
【００２８】
図１に示すように、単結晶シリコンにて構成された支持基板となるシリコン基板１上に、厚さ０．１〜数μｍのシリコン酸化膜からなる埋込絶縁層２が形成され、埋込絶縁層２上に厚さ１〜数十μｍの単結晶シリコンからなるｎ型の活性層３が形成されることでＳＯＩ基板１００が構成されている。活性層３内にはゲッタリングサイトとして格子歪み層４が形成される。この格子歪み層４は、活性層３を構成するシリコンの格子構造が歪んで構成されたものである。この格子歪み層４の詳細については後述する。
【００２９】
活性層３内の表層部には、活性層３と異なる導電型であるｐ型ウェル層（不純物拡散層）５が形成されている。このｐ型とされたｐ型ウェル層５とｎ型とされた活性層３により、ＰＮ接合が構成されている。
【００３０】
ｐ型ウェル層５の周囲は、トレンチ絶縁分離構造６およびＬＯＣＯＳ酸化膜７にて分離され、これにより各素子毎の分離が為されている。そして、このように素子分離されたｐ型ウェル層５の表層部に、互いに離間するようにｎ+型ソース領域８およびｎ+型ドレイン領域９が備えられている。
【００３１】
また、これらｎ+型ソース領域８およびｎ+型ドレイン領域９の間におけるｐ型ウェル層５の表層部をチャネル領域として、当該チャネル領域の上にはゲート酸化膜１０が形成されている。このゲート酸化膜１０の上にドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極１１が形成されていると共に、ゲート電極１１およびゲート酸化膜１０を覆うように層間絶縁膜１２が形成され、層間絶縁膜１２およびゲート酸化膜１０を貫通するように形成されたコンタクトホール１２ａを通じて配線１３がｎ+型ソース領域８およびｎ+型ドレイン領域９にそれぞれ接続されている。そして、配線１３および層間絶縁膜１２を覆うようにパッシベーション膜１４が形成されることにより、ＰＮ接合を有するＳＯＩ基板１００にＭＯＳＦＥＴが形成されたＳＯＩ構造の半導体装置が構成されている。
【００３２】
次に、このように構成された本実施形態にかかるＳＯＩ構造の半導体装置の製造方法について説明する。図２は、ＳＯＩ基板１００の製造工程を示した断面図であり、図３は、図２に示す製造工程を経て得たＳＯＩ基板１００を用いて図１に示すＳＯＩ構造の半導体装置を製造するときの製造工程を示した断面図である。以下、これらの図を参照して、ＳＯＩ基板１００の製造方法を説明したのち、ＳＯＩ構造の半導体装置の製造方法を説明する。
【００３３】
まず、最初に、ＳＯＩ基板１００の製造方法について説明する。
【００３４】
〔図２（ａ）に示す工程〕
デバイスが形成される活性層３を構成するための単結晶シリコン基板２０を用意する。このシリコン基板２０としては、例えば、ＣＺ基板で導電型ｎ型（ドープ材：リン）のシリコンよりなる基板で、結晶面方位が＜１００＞であり、抵抗率１〜５０Ωｃｍのものを用いる。
【００３５】
〔図２（ｂ）に示す工程〕
シリコン基板２０の所望の深さにゲッタリングサイトとして機能する格子歪み層４を形成する。例えば、シリコン基板２０の表面に熱酸化により厚さ２０ｎｍの熱酸化膜２１を形成し、２００ｋｅＶ以下（例えば、１００ｋｅＶ）の電圧を印加してＡｒイオンをドーズ量を５×１０12／ｃｍ2以上かつ３×１０14／ｃｍ2未満（例えば、１×１０14ａｔｏｍｓ／ｃｍ2）でイオン注入する。
【００３６】
これにより、Ａｒイオン注入ダメージによってシリコンの結晶格子に歪みが発生し、格子歪み層４が形成される。更に、図４に示すように格子歪み層４の内部応力はイオン注入する際のドーズ量や元素の種類により変化させることが出来るため、適切な内部応力範囲内に調整することが可能となる。このとき、活性層３に形成する素子の特性に影響を及ぼすのを避けるために、イオン注入する元素としてはシリコン中で電気的に不活性な中性元素を用いている。例えば、Ａｒ以外にはＨｅ、Ｎｅ、Ｋｒ、Ｘｅ、Ｃ、Ｏ、Ｓｉのいずれか、もしくはそれらの組み合わせを用いることができる。このように、本実施形態の格子歪み層４は、Ａｒイオン等のようなシリコン中で電気的に不活性な原子を注入してシリコンの結晶格子に歪みを生じさせた領域のことを意味している。
【００３７】
〔図２（ｃ）に示す工程〕
シリコン基板２０を希フッ酸溶液中に浸漬して表面の熱酸化膜２１をエッチング除去する。
【００３８】
〔図２（ｄ）に示す工程〕
シリコン基板２０と同一表面積を有する支持基板側の単結晶シリコンよりなるシリコン基板１を用意し、このシリコン基板１の表面に熱酸化により０．１〜５．０μｍ、好ましくは０．５〜３．０μｍの厚さの酸化膜２２を形成する。
【００３９】
〔図２（ｅ）に示す工程〕
格子歪み層４を形成したシリコン基板２０と酸化膜２２を有するシリコン基板１をＳＣ１洗浄液で洗浄し、格子歪み層４を形成した側のシリコン面と酸化膜２２が密着するように２つの基板１、２０を重ね合わせて密着させる。次に、酸素又は窒素雰囲気中において９００〜１２００℃で３０〜１２０分間熱処理して、シリコン面及び酸化膜２２を介して２つの基板を強固に貼り合わせる。これにより、酸化膜２２にてシリコン基板２０とシリコン基板１との間に埋め込まれた埋込絶縁層２が構成される。
【００４０】
〔図２（ｆ）に示す工程〕
格子歪み層４を形成した活性層３を構成するためのシリコン基板２０の表面を研磨して０．５〜数十μｍ、好ましくは５〜２０μｍの厚さにするとともに平滑化する。これにより、シリコン基板２０にて活性層３が構成される。このようにして、ＳＯＩ基板１００が完成し、この後、このＳＯＩ基板１００を用いてＳＯＩ構造の半導体装置を形成する。なお、本実施形態では、支持基板側のシリコン基板に埋込絶縁層２とする酸化膜２２を形成することとしたが、活性層３を構成するシリコン基板２０に形成した酸化膜２１を埋込絶縁層２としても良いし、両方のシリコン基板１、２０に酸化膜２２を形成して貼り合わせても良い。
【００４１】
次に、図３を用いて、ＳＯＩ構造の半導体装置の製造方法について説明する。
【００４２】
〔図３（ａ）に示す工程〕
活性層３の表面を厚さ４０ｎｍ程度の熱酸化膜３１で覆い、この熱酸化膜３１の上にフォトレジスト３２を成膜する。そして、フォトリソグラフィ工程にてフォトレジスト３２のうちのｐ型ウェル層５の形成予定領域を開口させたのち、フォトレジスト３２をマスクとして例えば２４０ｋｅＶのエネルギーでボロンを２×１０13ｃｍ-2程度イオン注入することにより、選択的にボロンを注入する。
【００４３】
〔図３（ｂ）に示す工程〕
フォトレジスト３２の残部を除去したのち、窒素雰囲気にて例えば１１５０℃で９０分間熱処理を行って注入されたボロンを拡散する。これにより、ｐ型ウェル層５を形成される。
【００４４】
なお、図示しないが、ＳＯＩ基板１００にＣＭＯＳを構成する場合には、ｐ型ウェル層５と同様の工程によりｎ型ウェル層も形成する。例えば、フォトレジスト（図示せず）を再度成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのｎ型ウェル層の形成予定領域を開口させたのち、フォトレジストをマスクとしてリンを例えば５００ｋｅＶのエネルギーで８×１０12ｃｍ-2程度イオン注入する。そして、フォトレジスト膜の残部を除去したのち、窒素雰囲気にて例えば１０００℃で３０分間熱処理を行ってリンを拡散し、ｎ型ウェル層を形成する。
【００４５】
〔図３（ｃ）に示す工程〕
熱酸化膜３１の上にＳｉ3Ｎ4膜（図示せず）をＬＰ−ＣＶＤ方法でおよそ１５０〜２００ｎｍの厚さ堆積する。このＳｉ3Ｎ4膜にフォトレジスト（図示せず）を成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのトレンチ絶縁分離構造６の形成予定領域を開口させ、フォトレジストを用いてＳｉ3Ｎ4膜および熱酸化膜３１をドライエッチングにて選択的に除去する。これにより、Ｓｉ3Ｎ4膜および熱酸化膜３１のうち、各々の素子形成領域を別区画に絶縁分離できる所望の位置を選択的に除去して活性層３を露出させることができる。
【００４６】
続いて、Ｓｉ3Ｎ4膜をマスクとして、活性層３をドライエッチングすることでトレンチ６ａを形成したのち、必要に応じてケミカルドライエッチングをすることで、トレンチ６ａの表層のエッチングダメージ層を除去する。次に、トレンチ６ａの側壁部及び底部に熱酸化膜を例えば１００ｎｍの厚さで形成した後、ＣＶＤ膜を堆積してトレンチを埋め戻し、トレンチ絶縁分離構造６を形成する。このとき、ＣＶＤ膜としては、ノンドープ多結晶シリコン膜、ＰもしくはＢドープ多結晶シリコン膜、酸化膜、窒化膜等を適用でき、堆積方法としては、ＬＰ―ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ方法等を適用できる。
【００４７】
次に、いわゆるＬＯＣＯＳ酸化法により、ＬＯＣＯＳ酸化膜７を形成する。すなわち、フォトレジストを成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのＬＯＣＯＳ酸化膜７の形成予定領域を開口させ、フォトレジストをマスクとしたドライエッチングによりＳｉ3Ｎ4膜を選択的に除去して熱酸化膜を露出させる。そして、残されているフォトレジストの残部を除去したのち、Ｓｉ3Ｎ4膜をマスクとして例えば１０００℃の水蒸気雰囲気で４００〜５００分間熱酸化を行うことで、ＬＯＣＯＳ酸化膜７を形成する。
【００４８】
その後、Ｓｉ3Ｎ4膜をリン酸でエッチング除去して、更に熱酸化膜を希ＨＦにより除去したのち、例えば水蒸気雰囲気で８５０℃で熱酸化を行い所定の厚さのゲート酸化膜１０を形成する。その際、ゲート酸化膜１０を形成する前に例えば１０００℃で熱酸化を行い厚さ４０ｎｍの酸化膜を形成後希ＨＦによりこれを除去するいわゆる犠牲酸化を行うと、ＬＯＣＯＳ酸化膜７形成時に同膜近傍に生成した副生成物を除去出来ると共にＦｅのような酸化膜中に偏析し易い金属不純物をゲート酸化前に除去出来るため、次に形成するゲート酸化膜１０の品質をより向上させることが出来る。
【００４９】
〔図３（ｄ）に示す工程〕
ドープトＰｏｌｙ−Ｓｉ膜を堆積したのち、これをパターニングしてゲート電極１１を形成する。すなわち、ドープトＰｏｌｙ−Ｓｉ膜の上にフォトレジストを成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのゲート電極１１の形成予定領域を残してそれ以外を除去し、フォトレジストをマスクとしたドライエッチングにより、ドープトＰｏｌｙ−Ｓｉ膜を所望の位置に選択的に残存させてゲート電極１１を形成する。そして、更にゲート電極１１をマスクとしてウェルと異なる導電型となる不純物をイオン注入したのち、窒素雰囲気中で熱処理することにより、ｎ+型ソース領域８およびｎ+型ドレイン領域９を形成する。これにより、ＮｃｈＭＯＳＦＥＴが形成される。
【００５０】
なお、図示しないが、同様の方法によりｎ型ウェル層にＰｃｈＭＯＳＦＥＴを形成する。
【００５１】
〔図３（ｅ）に示す工程〕
ゲート電極１１を含む基板表面全域に層間絶縁膜１２を形成したのち、フォトリソグラフィ工程により層間絶縁膜１２に対してコンタクトホール１２ａを形成する。そして、層間絶縁膜１２の上に金属層を成膜したのち、これをパターニングすることにより、コンタクトホール１２ａを通じてゲート電極１１やｎ+型ソース領域８およびｎ+型ドレイン領域９に電気的に接続された配線１３を形成する。その後、パッシベーション膜１４を形成することにより、ＳＯＩ構造の半導体装置が完成する。
【００５２】
続いて、このようにして製造したＳＯＩ構造の半導体装置に関して、内部応力に関する評価を行った。具体的には、半導体装置を厚さ方向に劈開し、顕微ラマン分光法により劈開面の内部応力を評価した。
【００５３】
また、このようにして製造した半導体装置のゲッタリング能力を次のように評価した。まず、図２（ｆ）の工程において、格子歪み層４を形成したＳＯＩ基板１００に素子形成工程の高温熱処理である窒素雰囲気で１１５０℃、３５０分間の熱処理を加えた後、その活性層３表面にＮｉを約５×１０12ａｔｏｍｓ／ｃｍ2の濃度で塗布し、窒素雰囲気で１０００℃で１時間の熱処理により内部に拡散させた。
【００５４】
次に、活性層３表面酸化膜、活性層３、埋込絶縁層２（ＢＯＸ（Buried Oxide）層）、支持基板表層（埋込絶縁層２側の界面から約１μｍまで）を段階的にエッチングして、その溶液中のＮｉ濃度をＩＣＰ−ＭＳで測定することにより、Ｎｉ濃度の深さ方向分布を測定した。具体的には、表面酸化膜と埋込絶縁層２はＨＦ溶液により各々１段階で、活性層３は混酸溶液により活性層３の表面から約１μｍステップで５段階に分割して、支持基板表層は混酸溶液により１段階で測定した。さらに、素子形成工程の高温熱処理によるゲッタリング能力への影響を見るため、窒素雰囲気で１１５０℃、３５０分間の熱処理を加えた条件とＮｉ塗布前には熱処理を加えない条件の２通りで同様の評価を行った。その結果、ゲッタリング能力に相違は見られなかった。
【００５５】
また、このようにして製造したＳＯＩ構造の半導体装置の接合リーク電流を次のように評価した。すなわち、ｎ型のシリコン基板１をグランドとし、ｐ型ウェル層５を負電圧とする逆電位をシリコン基板２０とｐ型ウェル層５の間に印加して、活性層３内の空乏層が格子歪み層４まで十分伸びるｐ型ウェル層５の電圧が−４０Ｖとなる条件でのリーク電流で評価した。
【００５６】
図５は、活性層３の厚みを５μｍとし、埋込絶縁層２の厚みを０．５μｍとした場合の格子歪み層４のゲッタリング能力と内部応力との関係を示したグラフである。この図における縦軸の格子歪み層４のＮｉ捕獲率は、Ｎｉ汚染総量（活性層３の表面の酸化膜〜支持基板となるシリコン基板１の表層のＮｉ濃度の総和）に対する格子歪み層４（活性層３の埋込絶縁層２側の界面から約２μｍの領域）中のＮｉ濃度の割合である。この図から判るように、引張り応力１１ＭＰａ以上で十分なゲッタリング能力を有している。
【００５７】
また、図６は、活性層３の厚みを５μｍとし、埋込絶縁層２の厚みを０．５μｍとした場合の格子歪み層４の接合リーク電流と内部応力との関係を示したグラフである。この図から判るように、引張り応力２７ＭＰａを超えるとリーク電流が生じている。このリーク電流は大きな引張り応力が発生したことにより誘起された欠陥、つまり応力誘起欠陥によるものと考えられる。このため、引張り応力２７ＭＰａ以下とすることにより、応力誘起欠陥によるリーク電流を防止することが可能になると言える。
【００５８】
ただし、図５および図６のグラフは、上述したように活性層３の厚みを５μｍとし、埋込絶縁層２の厚みを０．５μｍとした条件下のものであるが、これらの厚みを変更した場合には、ゲッタリング能力を有する引張り応力の下限値や、応力誘起欠陥によるリーク電流の防止に有効な引張り応力の上限値が変動する。図７は、活性層３の厚さ（ＳＯＩ厚）を５μｍと１５μｍとした場合に、埋込絶縁層２の厚さ（ＢＯＸ厚）を変更したときに発生する内部応力の関係を調べた結果を示したグラフである。なお、内部応力がプラス（＋）であれば圧縮応力、マイナス（−）であれば引張り応力であることを示している。
【００５９】
この図に示されるように、活性層３の厚さを一定としても埋込絶縁層２の厚さが変わるとこれらの間に発生する内部応力が変わる。このため、内部応力が変動しても格子歪み層４がゲッタリングサイトとして機能し、かつ、リーク電流を抑制できるようにするためには、格子歪み層４の引張り応力の下限値をこれら内部応力を含めた値にする必要がある。実験結果より、例えば埋込絶縁層２の厚さが０．５μｍの場合と１．３μｍの場合でそれぞれ図中に示したような右下がりのグラフが描けることが確認できた。このグラフより、内部応力は下記の数式１にて定義される。ただし、下記の数式１のうち、Ｘは活性層３の厚さ［μｍ］を示し、Ｙは埋込絶縁層２の厚さ［μｍ］を示している。
【００６０】
（数１）
内部応力［ＭＰａ］＝−０．７８Ｘ＋２２．８Ｙ−１８．５
したがって、格子歪み層４に発生する引張り応力の下限値が上記数式で規定される内部応力以上となるようにすること、つまり次の数式２を満たすことで、ゲッタリング能力を確実に得ることが可能となる。なお、内部応力を絶対値として表しているが、引張り応力側をマイナスの内部応力として表しているためである。
【００６１】
（数２）
格子歪み層４の引張り応力［ＭＰａ］≧｜−０．７８Ｘ＋２２．８Ｙ−１８．５｜
また、格子歪み層４に発生する引張り応力の上限値についても、同様のことが言える。これについても同様のことが言え、次の数式３を満たすことにより、リーク電流を効果的に抑制することが可能となる。なお、本式は、上記下限値を規定する式に対して、活性層３の厚みを５μｍとし、埋込絶縁層２の厚みを０．５μｍとしたときの下限値１１ＭＰａと上限値２７ＭＰａの差を数式２に加味したものである。
【００６２】
（数３）
格子歪み層４の引張り応力［ＭＰａ］≦｜−０．７８Ｘ＋２２．８Ｙ−３４．５｜
さらに、ＰＮ接合部のリーク電流と結晶欠陥との関係を調べるべく、Ａｒイオンのドーズ量を変化させることにより格子歪み層４における結晶欠陥のサイズを調整し、この結晶欠陥のサイズとＰＮ接合部のリーク電流の発生の有無について調べた。図８は、その結果を調べた図であり、図８（ａ）はＡｒイオンのドーズ量とＰＮ接合部のリーク電流の関係を示したグラフ、図８（ｂ）〜（ｄ）は、Ａｒイオンのドーズ量と格子歪み層４中の結晶欠陥のサイズの関係を示した図である。
【００６３】
図８（ａ）に示されるように、Ａｒイオンを注入していないとき、および、ドーズ量が１×１０14ｃｍ-2の場合にはＰＮ接合部のリーク電流は発生していないが、３×１０14ｃｍ-2の場合および１×１０15ｃｍ-2の場合にはＰＮ接合部のリーク電流が発生している。これら各ドーズ量のときの格子歪み層４中の結晶欠陥のサイズは、図８（ｂ）〜（ｄ）に示されるように、１×１０14ｃｍ-2のときには平均の直径約５ｎｍ、３×１０14ｃｍ-2および１×１０15ｃｍ-2のときには平均の直径は１５ｎｍよりも大きかった。そして、結晶欠陥の平均の直径が１５ｎｍを超えると、図８（ｃ）、（ｄ）に示されるように転位が発生していることも確認された。
【００６４】
このことから、結晶欠陥のサイズが直径１５ｎｍ以下のように、転位を生じさせると考えられる直径以下であれば、リーク電流の発生を抑制できると考えられる。
【００６５】
さらに、注入されたＡｒイオンのドーズ量と結晶欠陥との関係をより詳細に調べるべく、カソードルミネセンス（ＣＬ）分析により、Ａｒイオンのドーズ量を変化させた場合の波長λに対する発光強度（Intensity）の関係を調べた。この関係を図９（ａ）〜（ｅ）に示す。
【００６６】
図９（ａ）〜（ｅ）は、それぞれドーズ量を５×１０12ｃｍ-2、３×１０13ｃｍ-2、１×１０14ｃｍ-2、３×１０14ｃｍ-2とした場合の上記関係を示している。この図に示されるＤ１線（λ＝１５３５ｎｍ）は転位に起因して発光するときの波長に該当する線であり、Ｔ０線（λ＝１１３０ｎｍ）はＳｉ−Ｓｉ結合している一般的なシリコン原子に起因して発光するときの波長に該当する線であり、Ｇcenter線（λ＝１２７９ｎｍ）はシリコンの格子間に存在する未結合のシリコン原子に起因して発光するときの波長に該当する線である。
【００６７】
図９（ａ）〜（ｅ）に示されるように、Ａｒイオンのドーズ量が少ないときにはＤ１線で発光強度がピークとなる強度（以下、Ｄ１線ピーク強度という）が小さく、ほとんど現れないが、Ａｒイオンのドーズ量が３×１０14ｃｍ-2と多くなるとＤ１線強度が大きくなってくる。これは、Ａｒイオンのドーズ量が増えることにより転位が発生したことを示している。したがって、Ｄ１線ピーク強度が所定値以下となる場合には転位がほとんど発生していないと考えられるため、これを満たすようにＡｒイオンのドーズ量を設定する必要がある。
【００６８】
ただし、発光強度は測定条件などによって変動するため、単にＤ１線ピーク強度を考慮しただけではリーク電流に影響を及ぼす程のものであるか否かが判らない。このため、Ｄ１線ピーク強度を相対的な値として把握できるように、Ｓｉ−Ｓｉ結合している一般的なシリコン原子に起因して発光するときの波長であるＴ０線の発光強度のピークとなる強度（以下、Ｔ０線ピーク強度という）に対するＤ１線ピーク強度の比を求めたところ、この比が１／３以下となると転位の影響が少なく、リーク電流を抑制することができることが確認できた。したがって、この比が１／３以下となるように、Ａｒイオンのドーズ量を調整することにより、リーク電流を抑制することが可能となる。
【００６９】
また、リーク電流は、転位に起因して生じるものだけでなく、シリコンの格子間に存在する未結合のシリコン原子に起因して生じるものもある。この未結合のシリコン原子に起因して発光するときの波長がＧcenter線として表されているため、このＧcenter線の発光強度のピークとなる強度（以下、Ｇcenter線ピーク強度という）に関しても所定値以下となるようにすれば、よりリーク電流を抑制することが可能となる。
【００７０】
ただし、Ｇcenter線ピーク強度に関しても測定条件などによって変動するため、単にＧcenter線ピーク強度を考慮しただけではリーク電流に影響を及ぼす程のものであるか否かが判らない。このため、Ｇcenter線ピーク強度を相対的な値として把握できるように、Ｔ０線ピーク強度に対するＧcenter線ピーク強度の比を求めたところ、この比が５／７以下となると転位の影響が少なく、リーク電流を抑制することができることが確認できた。したがって、この比が５／７以下となるように、Ａｒイオンのドーズ量を調整することにより、リーク電流を抑制することが可能となる。
【００７１】
参考として、本実施形態のようなＳＯＩ構造の半導体装置について、ＰＮ接合部の空乏層がゲッタリングサイトとして機能する格子歪み層４に到達した際の接合リーク電流を調べたところ、１×１０-8Ａ／ｍｍ2以下にできており、３×１０-9Ａ／ｍｍ2以下となっているものも確認できた。
【００７２】
以上説明したように、本実施形態では、ＳＯＩ基板１００を用いたＳＯＩ構造の半導体装置において、活性層３となるシリコン基板に対してＡｒイオンを注入することにより格子歪み層４を形成している。このため、格子歪み層４をゲッタリングサイトとして機能させることが可能となる。また、Ａｒイオンのドーズ量を調整し、格子歪み層４の引張り応力が１１ＭＰａ以上かつ２７ＭＰａ以下となるようにしている。このため、ゲッタリングサイトとして機能させつつ、リーク電流の発生を抑制することが可能となる。
【００７３】
例えば、格子歪み層４に形成される結晶欠陥が転位を発生させない程度のサイズにすれば良く、結晶欠陥の平均の直径が例えば１５ｎｍ以下となるようにＡｒイオンのドーズ量を調整すればよい。また、カソードルミネセンス法により、Ｔ０線ピーク強度に対するＤ１線ピーク強度の比が１／３以下となるように、より好ましくはＴ０線ピーク強度に対するＧcenter線ピーク強度の比が５／７以下となるようにＡｒイオンのドーズ量を調整しても良い。
【００７４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ウェル層５とは別に不純物拡散領域を形成するものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００７５】
図１０は、本実施形態にかかるＳＯＩ構造の半導体装置の断面図である。この図に示すように、素子形成領域の周辺となる非素子形成領域にも、ｐ型ウェル層５と同様なｐ型不純物が注入および拡散された不純物拡散領域４０が形成してある。具体的には、ｐ型不純物としてボロンを用いて不純物拡散領域４０を形成している。
【００７６】
このような不純物拡散領域４０を非素子形成領域に形成しておくことによって、Ｆｅのようなボロン拡散領域に偏析し易い金属不純物をこの領域でゲッタリングできる。このため、格子歪み層４でゲッタリングしきれない量のＦｅ汚染が発生した場合に、ｐ型ウェル層５にＦｅが濃縮することを防止でき、ｐ型ウェル層５の上に形成するゲート酸化膜１０の品質をより向上させること及びｐ型ウェル層５の接合リークを抑制することが出来る。
【００７７】
なお、このような不純物拡散領域４０の形成工程に関しては、通常のフォトリソグラフィ工程にてフォトレジストをパターニングしたのち、ｐ型不純物であるボロンのイオン注入及び熱拡散により行うことが可能であるが、ｐ型ウェル層５と同時に形成すると製造工程の簡略化を図ることが可能となる。すなわち、上記第１の実施形態で示した図３（ａ）に示す工程でフォトレジストをパターニングする際に、不純物拡散領域４０の形成予定領域も開口させ、フォトレジストをマスクとしてｐ型不純物であるボロンをイオン注入することによりｐ型ウェル層５の形成予定領域と同時に不純物拡散領域４０の形成予定領域にもボロンを注入させ、その後、窒素雰囲気で例えば１１５０℃で９０分間熱処理を行ってボロンを拡散させることで、ｐ型ウェル層５と同時に不純物拡散領域４０を形成することが可能となる。
【００７８】
ただし、不純物拡散領域４０をｐ型ウェル層５と別工程により形成する場合には、不純物拡散領域４０の不純物濃度がｐ型ウェル層５よりも濃くなるように、例えば不純物拡散領域のボロンの不純物濃度が１×１０18ｃｍ-3以上となるようにボロンのドーズ量を調整すれば、よりボロン拡散領域に偏析し易い金属不純物のゲッタリング効果を高めることが可能となる。
【００７９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ウェル層５を無くしたものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００８０】
図１１は、本実施形態にかかるＳＯＩ構造の半導体装置の断面図である。この図に示すように、活性層３をｐ型の単結晶シリコンにて構成し、この活性層３にｎ+型ソース領域８およびｎ+型ドレイン領域９を直接形成した構造としている。このような構造では、活性層３とｎ+型ソース領域８およびｎ+型ドレイン領域９とによりＰＮ接合が構成され、ＰＮ接合を有するＭＯＳＦＥＴが形成されたＳＯＩ構造の半導体装置となる。
【００８１】
このような構造に関しても、ゲッタリングサイトとして機能する格子歪み層４を形成することにより、第１実施形態と同様の効果を得ることができる。
【００８２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ウェル層５を無くすと共に、活性層３を薄膜化した薄膜ＳＯＩ構造を採用したものであり、その他に関してはほぼ第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００８３】
図１２は、本実施形態にかかるＳＯＩ構造の半導体装置の断面図である。この図に示すように、活性層３をｐ型の単結晶シリコンにて構成し、トレンチ絶縁分離構造６にて素子毎の絶縁分離が為されている。そして、活性層３にｎ+型ソース領域８およびｎ+型ドレイン領域９を直接形成した構造としている。このような構造では、活性層３とｎ+型ソース領域８およびｎ+型ドレイン領域９とによりＰＮ接合が構成され、ＰＮ接合を有するＭＯＳＦＥＴが形成されたＳＯＩ構造の半導体装置となる。
【００８４】
また、ｎ+型ソース領域８およびｎ+型ドレイン領域９よりもチャネル領域側には、これらｎ+型ソース領域８およびｎ+型ドレイン領域９と接するように電界緩和層８ａ、９ａが形成されている。そして、ゲート電極１１の側壁を覆うように酸化膜などの絶縁膜からなるサイドウォール１５が備えられていると共に、サイドウォール１５にて分離されるようにして、ｎ+型ソース領域８およびｎ+型ドレイン領域９やゲート電極１１の表面にシリサイド膜８ｂ、９ｂ、１１ａが形成されることにより、サリサイド構造が構成されている。そして、シリサイド膜８ｂ、９ｂを通じてｎ+型ソース領域８およびｎ+型ドレイン領域９と各配線１３とが電気的に接続されていると共に、シリサイド膜１１ａを通じて図示しない配線とゲート電極１１とが電気的に接続されている。
【００８５】
このような構造に関しても、ゲッタリングサイトとして機能する格子歪み層４を形成することにより、第１実施形態と同様の効果を得ることができる。
【００８６】
（他の実施形態）
上記実施形態では、ＳＯＩ基板１００の製造方法として、図２に示す製造工程を例に挙げて説明したが、ＳＯＩ基板１００の製造方法自体は従来より知られている様々な手法（例えば、特開２０００−３３２０２１号公報に記載されている手法）のいずれを用いても良い。
【００８７】
上記実施形態では、ｐ型ウェル層５を備えたＳＯＩ構造の半導体装置として、ＭＯＳＦＥＴを備えた半導体装置を例に挙げて説明したが、この他の素子を備えた半導体装置、例えばバイポーラトランジスタを備えた半導体装置に適用しても構わない。
【００８８】
また、上記各実施形態では、埋込絶縁層２を熱酸化膜２２等で構成する場合について説明したが、熱酸化膜２２だけに限らず、例えばＣＶＤ膜、窒化膜、ＯＮＯ膜などを用いても良い。
【００８９】
さらに、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型とする場合に本発明を適用したが、第１導電型をｐ型、第２導電型をｎ型とする場合についても本発明を適用できる。
【００９０】
また、上記実施形態では、格子歪み層４に内部応力として引張り応力が発生する場合を例に挙げて説明したが、内部応力として圧縮応力が発生する場合についても、引張り応力が発生する場合と同様のことが言える。そして、格子歪み層４に発生する内部応力が圧縮応力である場合、上記各数式や内部応力の上限値および下限値の関係などについても、引張り応力が発生する場合と同じ関係となる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態におけるＳＯＩ構造の半導体装置の断面図である。
【図２】図１に示すＳＯＩ構造の半導体装置の製造に用いられるＳＯＩ基板１００の製造工程を示した断面図である。
【図３】図２に示す製造工程を経て得たＳＯＩ基板１００を用いて図１に示すＳＯＩ構造の半導体装置を製造するときの製造工程を示した断面図である。
【図４】イオン注入する際のドーズ量や元素の種類と格子歪み層４の内部応力との関係を示したグラフである。
【図５】格子歪み層４のゲッタリング能力と内部応力との関係を示したグラフである。
【図６】活性層３の厚さ（ＳＯＩ厚）を５μｍと１５μｍとした場合に、埋込絶縁層２の厚さ（ＢＯＸ厚）を変更して内部応力の関係を調べた結果を示したグラフである。
【図７】格子歪み層４の接合リーク電流と内部応力との関係を示したグラフである。
【図８】（ａ）はＡｒイオンのドーズ量とＰＮ接合部のリーク電流の関係を示したグラフ、（ｂ）〜（ｄ）は、Ａｒイオンのドーズ量と格子歪み層４中の結晶欠陥のサイズの関係を示した図である。
【図９】カソードルミネセンス（ＣＬ）分析により、Ａｒイオンのドーズ量を変化させた場合の波長λに対する発光強度（Intensity）の関係を調べた結果を示す図である。
【図１０】本発明の第２実施形態にかかるＳＯＩ構造の半導体装置の断面図である。
【図１１】本発明の第３実施形態にかかるＳＯＩ構造の半導体装置の断面図である。
【図１２】本発明の第４実施形態にかかるＳＯＩ構造の半導体装置の断面図である。
【符号の説明】
【００９２】
１…シリコン基板、２…埋込絶縁層、３…活性層、４…格子歪み層、５…ｐ型ウェル層、６…トレンチ絶縁分離構造、６ａ…トレンチ、７…ＬＯＣＯＳ酸化膜、８…ｎ+型ソース領域、９…ｎ+型ドレイン領域、１０…ゲート酸化膜、１１…ゲート電極、１２…層間絶縁膜、１２ａ…コンタクトホール、１３…配線、１４…パッシベーション膜、２０…シリコン基板、２１…熱酸化膜、２２…酸化膜、３１…熱酸化膜、３２…フォトレジスト、４０…不純物拡散領域、１００…ＳＯＩ基板
【図１】
0005499455.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
0005499455.tif 000009
【図１０】
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【図１１】
0005499455.tif 000011
【図１２】
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【図８】
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