(57)【特許請求の範囲】
【請求項１】
電圧変動のある第１の電源電圧を受けるように構成された第１の電圧供給端子と、
前記第１の電源電圧を受けて動作するように構成されたロジック回路と、
複数のビット線と、該ビット線をプリチャージする回路と、前記ビット線に接続され、前記第１の電源電圧よりも大きな第２の電源電圧に応じて動作するように構成されている複数のセンスアンプとを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイと、
前記第１の電源電圧に応じて、前記第１の電源電圧よりも少なくとも２０％〜１００％大きな前記第２の電源電圧を発生させるように構成され、集積回路に内蔵のブースト電圧発生回路と、
を備え、
前記第２の電源電圧は、前記第１の電源電圧よりも電圧変動が少なく、
前記ＤＲＡＭアレイがアクセスされていないとき、前記ビット線は前記第２の電源電圧の半分の電圧にプリチャージされ、
前記ＤＲＡＭアレイがアクセスされると、前記第２の電源電圧が前記センスアンプに供給されるために接続され、
前記ブースト電圧発生回路は、リングオシレータと、前記リングオシレータの出力に基づいて前記第２の電源電圧を出力するためのチャージポンプと、電圧比較器と、を含み、前記リングオシレータ及びチャージポンプは、イネーブル信号（ＩＮＨＩＢＩＴ信号）により制御され、前記電圧比較器は、ソースフォロア回路を有しており、該ソースフォロア回路は、比較のために、前記第２の電源電圧及び基準電圧Ｖｒｅｆを電圧降下し、前記電圧比較器は、第２の電源電圧を安定させるために、前記電圧降下後の第２の電源電圧と前記電圧降下後の基準電圧Ｖｒｅｆの比較に基づいて、前記イネーブル信号を出力する、
ことを特徴とする集積回路。
【請求項２】
前記ＤＲＡＭアレイは６４行以下の行を有することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記ＤＲＡＭアレイは、６フェムトファラド以下の容量のセルキャパシタを各々有する複数のＤＲＡＭセルを含むことを特徴とする請求項１に記載の集積回路。
【請求項４】
前記ＤＲＡＭアレイは、フォールデッド（ｆｏｌｄｅｄ）キャパシタ構造のセルキャパシタを各々有する複数のＤＲＡＭセルを含むことを特徴とする請求項１に記載の集積回路。
【請求項５】
前記ＤＲＡＭアレイは、トレンチキャパシタ構造のセルキャパシタを各々有する複数のＤＲＡＭセルを含むことを特徴とする請求項１に記載の集積回路。
【請求項６】
前記ＤＲＡＭアレイは、スタックキャパシタ構造のセルキャパシタを各々有する複数のＤＲＡＭセルを含むことを特徴とする請求項１に記載の集積回路。
【請求項７】
前記スタックキャパシタ構造は、金属−絶縁体−金属（ＭＩＭ）構造を備えることを特徴とする請求項６に記載の集積回路。
【請求項８】
前記ＤＲＡＭアレイは７００列以下の列を有することを特徴とする請求項１に記載の集積回路。
【請求項９】
電圧変動のある第１の電源電圧を受けるように構成された第１の電圧供給端子と、
前記第１の電源電圧を受けて動作するように構成され、第１の厚みのゲート酸化膜を有するロジックトランジスタを含む、ロジック回路と、
前記第１の電源電圧よりも大きな第２の電源電圧に応じて動作するように構成されている複数のセンスアンプを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイと、
前記第１の電源電圧に応じて、前記第１の電源電圧よりも少なくとも２０％〜１００％大きな前記第２の電源電圧を発生させるように構成され、集積回路に内蔵のブースト電圧発生回路と、
を備え、
前記第２の電源電圧は、前記第１の電源電圧よりも電圧変動が少なく、
前記ＤＲＡＭアレイは、第２の厚みの酸化膜を有するセルキャパシタを各々有する複数のＤＲＡＭセルを含み、前記第２の厚みは前記第１の厚みより大きく、
前記ブースト電圧発生回路は、リングオシレータと、前記リングオシレータの出力に基づいて前記第２の電源電圧を出力するためのチャージポンプと、電圧比較器と、を含み、前記リングオシレータ及びチャージポンプは、イネーブル信号（ＩＮＨＩＢＩＴ信号）により制御され、前記電圧比較器は、ソースフォロア回路を有しており、該ソースフォロア回路は、比較のために、前記第２の電源電圧及び基準電圧Ｖｒｅｆを電圧降下し、前記電圧比較器は、第２の電源電圧を安定させるために、前記電圧降下後の第２の電源電圧と前記電圧降下後の基準電圧Ｖｒｅｆとの比較に基づいて前記イネーブル信号を出力する、
ことを特徴とする集積回路。
【請求項１０】
前記第２の厚みは約２６オングストロームであることを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記センスアンプは各々、第２の厚みのゲート酸化膜を有する複数のセンスアンプトランジスタを含み、前記第２の厚みは前記第１の厚みより大きいことを特徴とする請求項９に記載の集積回路。
【請求項１２】
前記ロジックトランジスタは第１のチャンネル長を有し、前記センスアンプトランジスタは第２のチャンネル長を有し、前記第２のチャンネル長は前記第１のチャンネル長より長いことを特徴とする請求項１１に記載の集積回路。
【請求項１３】
前記センスアンプは各々、第２の厚みのゲート酸化膜を有する複数のトランジスタを含み、前記第２の厚みは前記第１の厚みに等しいことを特徴とする請求項９に記載の集積回路。
【請求項１４】
前記ロジックトランジスタは第１のチャンネル長を有し、前記センスアンプトランジスタは第２のチャンネル長を有し、前記第２のチャンネル長は前記第１のチャンネル長より長いことを特徴とする請求項１３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、“Ｗｏｒｄ  Ｌｉｎｅ  Ｄｒｉｖｅｒ  Ｆｏｒ  ＤＲＡＭ  Ｅｍｂｅｄｄｅｄ  ｉｎ  Ａ  Ｌｏｇｉｃ  Ｐｒｏｃｅｓｓ”と題する、Ｗｉｎｇｙｕ  Ｌｅｕｎｇによる米国特許出願第１１／１６６，８５６号の一部継続出願である。
【０００２】
本願はまた、“Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  １−Ｔ  ＳＲＡＭ  Ｃｏｍｐａｔｉｂｌｅ  Ｍｅｍｏｒｙ”と題する、Ｗｉｎｇｙｕ  Ｌｅｕｎｇによる米国特許第６，０２８，８０４号、“ＤＲＡＭ  ｃｅｌｌ  ｈａｖｉｎｇ  ａ  ｃａｐａｃｉｔｏｒ  ｓｔｒｕｃｔｕｒｅ  ｆａｂｒｉｃａｔｅｄ  ｐａｒｔｉａｌｌｙ  ｉｎ  ａ  ｃａｖｉｔｙ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｏｐｅｒａｔｉｎｇ  ｔｈｅ  ｓａｍｅ”と題する、Ｗｉｎｇｙｕ  Ｌｅｕｎｇ及びＦｕ−Ｃｈｉｅｈ  Ｈｓｕによる米国特許第６，５７３，５４８Ｂ２号、“Ｏｎ−ｃｈｉｐ  ｗｏｒｄ  ｌｉｎｅ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  ＤＲＡＭ  ｅｍｂｅｄｄｅｄ  ｉｎ  Ｌｏｇｉｃ  Ｐｒｏｃｅｓｓ”と題する、Ｗｉｎｇｙｕ  Ｌｅｕｎｇ及びＦｕ−Ｃｈｉｅｈ  Ｈｓｕによる米国特許第６，１４７，９１４号、及び“Ｍｅｍｏｒｙ  ｃｅｌｌ  ｆｏｒ  ＤＲＡＭ  ｅｍｂｅｄｄｅｄ  ｉｎ  Ｌｏｇｉｃ”と題する、Ｗｉｎｇｙｕ  Ｌｅｕｎｇ及びＦｕ−Ｃｈｉｅｈ  Ｈｓｕによる米国特許第６，０７５，７２０号、に関連する。後に詳述されるように、これらの特許出願の全体が参照により包含される。
【０００３】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に適用される。特に、組み込みＤＲＡＭシステムにおいてセンスアンプの検出速度を増加させるための方法及び装置に関する。本発明はさらに、組み込みメモリアプリケーションにおけるトレンチ又はスタックキャパシタを用いたＤＲＡＭセルのスケーリングに関する。
【背景技術】
【０００４】
図１は、ストレージキャパシタ１０２に連結されたＰＭＯＳパスゲート選択トランジスタ１０１から成る従来のＤＲＡＭセル１００の回路図である。ＤＲＡＭセル１００は、ビット線１０３、ワード線１０４、ストレージキャパシタ１０２の対向電極、及びＰＭＯＳトランジスタ１０１が形成されているＮウエル領域１０５にアクセス電圧を印加することにより、当業者に知られている方法で書き込み、読み出し、及びリフレッシュが行われる。
【０００５】
プロセス技術の改良が進み、デバイス形状が縮小され続ける中で、技術スケーリングに対応するため、ＤＲＡＭセル１００の横方向又は平面寸法の縮小が求められる。ＤＲＡＭセル１００を縮小すると、メモリのビット当たりの必要面積ひいてはビット当たりのコストが削減される点で有利である。ＤＲＡＭのスケーリングにおいては、一つのプロセス世代から次の世代にストレージトランジスタ１０２の容量を大幅に減少させることなく、ＤＲＡＭセル１００の面積を減少させることが一般的に行われてきた。
【０００６】
ＤＲＡＭセル１００は一般に、ＤＲＡＭシステムに最適化されたプロセスを用いて製造され、通常、複数のポリシリコン及び絶縁体層を用いて、又は深いトレンチに、形成されたキャパシタ構造を含み、標準的なＤＲＡＭセルは２０ｆＦより大きい（一般的には約３０ｆＦ）静電容量を有する。
【０００７】
例えば、Ｒ．Ｔ．Ｔａｙｌｏｒ等による “Ａ  １−Ｍｂｉｔ  ＣＭＯＳ  Ｄｙｎａｍｉｃ  ＲＡＭ  ｗｉｔｈ  ａ  Ｄｉｖｉｄｅｄ  Ｂｉｔｌｉｎｅ  Ｍａｔｒｉｘ  Ａｒｃｈｉｔｅｃｔｕｒｅ”）、ＩＥＥＥ  ＪＳＳＣ，ｖｏｌ．ＳＣ−２０，Ｎｏ．５，ｐｐ．８９４−９０２（１９８５）、に説明されるＤＲＡＭにおいては、３２ｆＦのセル記憶容量（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔａｎｃｅ）を有するＤＲＡＭセルが、０．９μｍのクリティカルディメンションを有するプロセスを用いて製造され、Ｍ．Ｈｏｒｉｇｕｃｈｉ  等による “Ｄｕａｌ−Ｏｐｅｒａｔｉｎｇ−Ｖｏｌｔａｇｅ  Ｓｃｈｅｍｅ  ｆｏｒ  ａ  Ｓｉｎｇｌｅ  ５−Ｖ  １６−Ｍｂｉｔ  ＤＲＡＭ”、ＩＥＥＥ  ＪＳＳＣ，ｖｏｌ．２３，Ｎｏ．５，ｐｐ．１１２８−１１３２（１９８８）、においては、３３ｆＦのセル記憶容量を有するＤＲＡＭセルが０．６μｍプロセスを用いて製造され、Ｄ．Ｈ．Ｋｉｍ等による “Ａ  Ｍｅｃｈａｎｉｃａｌｌｙ  Ｅｎｈａｎｃｅｄ  Ｓｔｏｒａｇｅ  Ｎｏｄｅ  ｆｏｒ  Ｖｉｒｔｕａｌｌｙ  Ｕｎｌｉｍｉｔｅｄ  Ｈｅｉｇｈｔ（ＭＥＳＨ）Ｃａｐａｃｉｔｏｒ  Ａｉｍｉｎｇ  ａｔ  ｓｕｂ  ７０ｎｍ  ＤＲＡＭｓ”、ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．６９−７２（２００４）、においては、３０ｆＦのセル記憶容量を有するＤＲＡＭセルが７０ｎｍプロセスを用いて製造される。このように、約３０ｆＦのＤＲＡＭセル記憶容量は、プロセススケーリングの多くの世代を通して維持されてきた。
【０００８】
一定のＤＲＡＭセル記憶容量を維持する理由を以下に説明する。一般に、改良が進む各プロセスにわたって比較的一定のビット線検出電圧（ＶＳ）を維持するためには、一定の記憶容量が必要であると考えられてきた。
【０００９】
ＤＲＡＭセル１００と関連しているビット線（すなわちビット線１０４及び図示されていない参照ビット線）は通常、検出動作の前にＶＣＣ／２に等しい電圧にプリチャージされる（ＶＣＣは電源電圧）。このような条件の下では、ビット線検出電圧（ＶＳ）は、ＣＣをＤＲＡＭセル１００の記憶容量、Ｃｐを寄生ビット線容量とする次の式で近似される。
ＶＳ＝ＶＣＣ（ＣＣ）／［２（ＣＣ＋ＣＰ）］  （１）
【００１０】
一般に、セル容量ＣＣはビット線容量ＣＰよりも大幅に小さい。例えば、セル容量Ｃｃは通常、ビット線容量ＣＰの少なくとも３分の１未満である。従って、式（１）は次式で近似される。
ＶＳ＝ＶＣＣ（ＣＣ）／２ＣＰ  （２）
【００１１】
ビット線容量ＣＰは、メタル容量ＣＭ及び接合容量ＣＪを含む２つの要素を有する。
【００１２】
さらに、メタル容量ＣＭは、領域容量ＣＡ及び側壁容量ＣＳＷを含む２つの要素を有する。領域容量ＣＡは、ビット線と下位及び上位層との間に存在する静電容量を表す。側壁容量ＣＳＷは、ビット線と隣接ビット線との間に存在する静電容量を表す。一つのプロセス世代から次の世代へのダウンスケーリングは通常、スケールファクタ、例えば‘Ｓ’、でフィーチャサイズの直線寸法（ｌｉｎｅａｒ  ｄｉｍｅｎｓｉｏｎｓ）をスケーリングする。このようなプロセスのダウンスケーリングにより、領域容量ＣＡはプロセスのスケーリングファクタＳの２乗に比例して減少する。しかしながら、ダウンスケーリングにより隣接ビット線間の距離も小さくなるため、側壁容量ＣＳＷが同じスケールファクタＳで増加する。領域容量ＣＡと側壁容量ＣＳＷとのスケーリング効果が組み合わさった結果、メタル容量ＣＭはおよそスケールファクタＳで減少する。
【００１３】
接合容量ＣＪは、選択トランジスタ１０１（ビット線１０４に連結されている）のドレイン接合面積及びこのドレイン接合のドーパント濃度によって決まる。ダウンスケーリングにより、ドレイン接合面積はスケールファクタＳの２乗で減少する。しかしながら、ドレイン接合のドーパント濃度は、プロセス技術の後の世代において増加する。これらのスケーリング効果が組み合わさることにより、接合容量ＣＪはおよそスケールファクタＳで減少する。
【００１４】
メタル容量ＣＭ及び接合容量ＣＪはいずれも一定のスケールファクタで減少するため、ビット線容量ＣＰもまた同じスケールファクタで減少する。トランジスタが一つのプロセス世代から次の世代へとスケールダウンすると、トランジスタが確実に動作できるＶＣＣ電源電圧が減少する。例えば、一般的な０．２５μｍ、０．１８μｍ、及び０．１３μｍプロセスの公称ＶＣＣ電源電圧はそれぞれ２．５ボルト、１．８ボルト、及び１．３ボルトである。よって、ＶＣＣ電源電圧は一つのプロセス世代から次の世代へと同一のプロセススケールでスケールダウンする。
【００１５】
ＶＣＣ電源電圧がスケールダウンすることによりビット線容量ＣＰのスケールダウンが埋め合わされる。従って、式（２）はプロセススケーリングのために以下のように近似される（‘ｋ’は定数）。
ＶＳ＝ｋ（ＣＣ）  （３）
【００１６】
このように、プロセスの改良が進む中で記憶容量ＣＣが一定に維持されれば、検出電圧ＶＳはプロセスの改良が進む中で比較的一定のレベルに維持され得る。しかしながら、改良が進む各プロセスにわたって一定の記憶容量ＣＣを維持することは困難である。
【００１７】
図２は、ＰＭＯＳパスゲート選択トランジスタ２０１とストレージキャパシタ２０２とを含む単純な平面ＤＲＡＭセル２００の断面図である。選択トランジスタ２０１とストレージキャパシタ２０２はいずれも実質的にシリコン基板２２０の表面（すなわちＮウエル領域２２１の表面）に配置されているため、ＤＲＡＭセル２００は平面的なセルと考えられる。選択トランジスタ２０１は、ドレイン２１１と、ソース２１２と、ゲート酸化膜２１３と、ゲート電極２１４とを含む。ストレージキャパシタ２０２は、ソース２１２と、キャパシタ誘電体層２１５と、対向電極２１６とを含む平面的なＰＭＯＳ構造によって形成される。平面的なストレージキャパシタ２０２に蓄積された電荷は、ＤＲＡＭセル２００によって記憶されるビットの論理状態を決定する。フィールド酸化膜２３０は、Ｎウエル２２１に形成された他のＤＲＡＭセルからＤＲＡＭセル２００を分離する。ＤＲＡＭセル２００は、“Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｆｏｒ  ＤＲＡＭ  Ｅｍｂｅｄｄｅｄ  Ｉｎ  Ｌｏｇｉｃ”と題する、Ｗｉｎｇｙｕ  Ｌｅｕｎｇ及びＦｕ−Ｃｈｉｅｈ  Ｈｓｕによる米国特許第６，０７５，７２０号においてより詳細に説明されている。
【００１８】
平面的なストレージキャパシタ２０２のダウンスケーリングによって、セル容量ＣＣは、プロセスのスケーリングファクタＳの２乗に等しい係数で減少する。これは、平面的なストレージキャパシタ２０２の長さと幅の両方がスケールファクタＳで減少するためである。このため、平面的なストレージキャパシタを用いて、改良が進む各プロセスにわたって一定のセル容量ＣＣを維持することは、困難であった。
【００１９】
従って、ＤＲＡＭセルの横方向又は平面寸法をスケールダウンしながら一定のセル容量ＣＣを維持することは、複雑なキャパシタ構造と特殊な誘電材料を導入することにより達成されてきた。例えば、ＤＲＡＭセルのセル容量は、スタックキャパシタ構造及びトレンチキャパシタ構造を利用して改良されてきた。
【００２０】
図３は、選択トランジスタ３０１とスタックセルキャパシタ３０２とを含むスタック型ＤＲＡＭセル３００の断面図である。スタックセルキャパシタ３０２は導体素子３２１−３２３を含む。導体素子３２１及び３２２はそれぞれセルキャパシタ３０２の電極及び対向電極を形成し、導体素子３２３はキャパシタ電極３２１を選択トランジスタ３０１のソースに接続する。スタックセルキャパシタ３０２は金属−絶縁体−金属（ＭＩＭ）構造を有し、電極３２１と対向電極３２２との間に誘電材料が配置される。ＤＲＡＭセル３００の配置面積を最小限にするため、スタックセルキャパシタ３０２の少なくとも一部分は選択トランジスタ３０１の上方に形成される。スタックキャパシタ３０２の容量は主として、電極３２１及び対向電極３２２の鉛直高さによって決まる。従って、スタックキャパシタ３０２の容量は、電極３２１及び対向電極３２２の垂直寸法を増加させることにより、増加させることができる。しかしながら、改良が進む各プロセスにわたって一定の静電容量が維持されるようにそれらの垂直寸法を増加させると、ＤＲＡＭセル３００の製造に必要なプロセスがさらに複雑になる。ＤＲＡＭセル３００は、Ｋｕｏ−Ｃｈｉ  Ｔｕ等による“ＭＩＭ  Ｃａｐａｃｉｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｎｕｆａｃｔｕｒｅ”と題する米国特許出願公開第２００５／００８２５８６Ａ１号にさらに詳しく説明されている。
【００２１】
図４は、ＰＭＯＳ選択トランジスタ４０１とフォールデッド（ｆｏｌｄｅｄ）キャパシタ構造４０２とを含むフォールデッド（トレンチ）キャパシタＤＲＡＭセル４００の断面図である。なお、フォールデッドキャパシタ構造は、フィールド酸化膜領域（ＦＯＸ）に形成されたトレンチの側壁に沿って「折れて（ｆｏｌｄｅｄ）」いる部分を含む。トレンチキャパシタ４０２の容量は主としてこのトレンチの深さによって決まる。従って、トレンチの深さを増加させることによって、トレンチキャパシタ４０２の容量を増加させることができる。しかしながら、改良が進む各プロセスにわたって一定の容量が維持されるようにこの深さを増加させることは、ＤＲＡＭセル４００の製造に要するプロセスをさらに複雑化する。ＤＲＡＭセル４００については、Ｗｉｎｇｙｕ  Ｌｅｕｎｇ及びＦｕ−Ｃｈｉｅｈ  Ｈｓｕによる“ＤＲＡＭ  Ｃｅｌｌ  Ｈａｖｉｎｇ  Ａ  Ｃａｐａｃｉｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｒｔｉａｌｌｙ  Ｉｎ  Ａ  Ｃａｖｉｔｙ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｏｐｅｒａｔｉｎｇ  Ｔｈｅ  Ｓａｍｅ”と題する米国特許第６，６４２，０９８Ｂ２号にさらに詳しく説明されている。
【００２２】
スタックキャパシタ３０２及びトレンチキャパシタ４０２は各々、２つの主要な容量成分、垂直つまり側壁成分及び水平つまり横成分、を有する。０．１３μｍ又はより小さいフィーチャを有するプロセスのようなディープサブミクロンプロセスにおいては、垂直成分は水平成分よりも大幅に大きい。セル容量の垂直成分は、垂直寸法と水平寸法の両方を含む側壁面積によって決定される。プロセススケーリングは、半導体デバイスの全体寸法を縮小するために平面方向のフィーチャサイズを縮小する傾向がある。（なお、一般に、半導体デバイスの全体寸法を縮小するために垂直方向のフィーチャサイズを縮小することは必要とされない。）結果として、側壁面積（従って、セル容量の垂直成分）は、プロセスのスケールファクタに正比例して縮小される。セル容量の垂直成分はセル容量を決定付けるため、セル容量もまた、おおよそプロセスのスケールファクタでスケーリングされる。
【００２３】
従って、スタックキャパシタ３０２又はトレンチキャパシタ４０２を用いたＤＲＡＭセルについては、プロセススケーリングにより、セル容量及びビット線容量の両方がプロセスのスケールファクタでスケールダウンする。よって、スタックキャパシタ３０２及びトレンチキャパシタ４０２は平面キャパシタ２０２に比べてスケーリングが容易である。しかしながら、従来のＣＭＯＳプロセスに従って製造された場合、スタックキャパシタ構造３０２及びフォールデッドキャパシタ構造４０２は依然として約１．５−１０フェムトファラド（ｆＦ）という比較的小さい容量を示す。従って、スタックキャパシタ構造３０２及びフォールデッドキャパシタ構造４０２をスケーリングするには、それぞれ、より高い側壁及びより深いトレンチを提供するプロセス変更が必要となる。一般的に、スタックが高くなる又はトレンチが深くなるほど、セルキャパシタの形成に要するプロセスステップが複雑になる。
【００２４】
ＤＲＡＭキャパシタに使用される特殊な誘電材料（すなわち酸化シリコン以外の誘電材料）には、酸窒化シリコン、五酸化タンタル、及び酸化ジルコニウムが含まれる。五酸化タンタルセルの一例が、Ｈ．Ｙｏｏｎ等による“Ａ  ２．５Ｖ  ３３３Ｍｂ／ｓ／ｐｉｎ  １Ｇｂ  Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ”、Ｄｉｇｅｓｔ  ｏｆ  ＩＳＳＣＣ，１９９９，ｐｐ．４１２−４１２、に説明されている。これら特殊な誘電材料は高い誘電率を示し、ＤＲＡＭセルキャパシタの容量を増加させる傾向があることにより、横方向のダウンスケーリングによる静電容量の減少を補う。しかしながら、特殊な誘電材料を使用するとコストが増加するとともに関連プロセスが複雑化する。なお、平面キャパシタ２０２、スタックキャパシタ３０２、及びトレンチキャパシタ４０２は各々、電極と対向電極との間に配置された一層のみの誘電体層を含んでいる。
【００２５】
従って、上述したような欠点を示すことがなく、容易にスケーリングでき、ＣＭＯＳプロセスを用いて製造できる、ＤＲＡＭセルを備えることが望まれる。
【発明の開示】
【００２６】
本発明は、第１のプロセスから第２の（改良された）プロセスに組み込みＤＲＡＭアレイをスケーリングするための改良された方法を提供する。ＤＲＡＭセルキャパシタの配置面積は、第１のプロセスから第２のプロセスへと縮小される。具体的な実施形態においては、ＤＲＡＭセル容量はプロセスのスケールファクタに正比例して減少する。このようなＤＲＡＭセル容量のスケーリングは、フォールデッドキャパシタ構造、スタック（ＭＩＭ）キャパシタ構造、又はトレンチキャパシタ構造を用いて達成することができる。
【００２７】
第１のＶＣＣ電源電圧は、第１のプロセスに従って製造された組み込み回路を動作させるために用いられ、第２の（減少させた）ＶＣＣ電源電圧は、第２のプロセスに従って製造された組み込み回路を動作させるために用いられる。第１のＶＣＣ電源電圧は、第１のプロセスを用いて製造されたロジックトランジスタとセンスアンプトランジスタの両方を動作させるために用いられる。しかしながら、第２のＶＣＣ電源電圧は、第２のプロセスを用いて製造されたロジックトランジスタを動作させるために用いられるのみである。第２のプロセスを用いて製造されたセンスアンプトランジスタを動作させるためには、第２のＶＣＣ電源電圧より大きい電圧が用いられる。具体的な実施形態においては、第１のＶＣＣ電源電圧に対応する電圧が、第２のプロセスを用いて製造されたセンスアンプトランジスタを動作させるために用いられる。別の言い方をすれば、センスアンプトランジスタを動作させるために用いられる電圧は、第１のプロセスから第２のプロセスにわたって一定に維持される。結果として、第１のプロセスから第２のプロセスにわたって、一定の検出電圧ＶＳが維持される。
【００２８】
本発明は、以下の説明及び図面を考慮すると更に十分に理解されるであろう。
【図面の簡単な説明】
【００２９】
【図１】ストレージキャパシタに連結されたＰＭＯＳ選択トランジスタを含む従来のＤＲＡＭセルの回路図。
【００３０】
【図２】平面的なストレージキャパシタに連結されたＰＭＯＳ選択トランジスタを含む、従来の平面的なＤＲＡＭセルの断面図。
【００３１】
【図３】スタックセルキャパシタに連結された選択トランジスタを含む、従来のＤＲＡＭセルの断面図。
【００３２】
【図４】フォールデッド（トレンチ）キャパシタ構造に連結されたＰＭＯＳ選択トランジスタを含む、従来のＤＲＡＭセルの断面図。
【００３３】
【図５】本発明の一実施形態による、０．１３ミクロン（１３０ナノメートル）プロセスを用いて製造された集積回路チップ、及び６５ナノメートル（ｎｍ）プロセスを用いて製造された対応する集積回路チップ、のブロック図。
【００３４】
【図６】本発明の一実施形態による、図５の集積回路チップによって実現される種々のデバイスパラメータを説明するブロック図。
【００３５】
【図７】６５ナノメートル（ｎｍ）プロセスで製造された図５及び図６の集積回路チップに用いられるセンスアンプの回路図。
【００３６】
【図８】図７のセンスアンプ回路に用いられる電圧変換回路の回路図。
【００３７】
【図９】本発明に使用される、ブーストされたセンスアンプイネーブル信号を発生させるために用いられるブースト電圧発生回路のブロック図。
【００３８】
【図１０】図９のブースト電圧発生回路に用いることが可能な、ステップダウン回路を含む電圧比較器の回路図。
【発明を実施するための形態】
【００３９】
本発明によると、改良が進む各プロセスにわたって同一の電源電圧をＤＲＡＭセンスアンプに印加することにより、改良が進む各プロセスにおける組み込みＤＲＡＭアレイの検出電圧ＶＳが一定レベルに維持される。これは上述の先行技術とは対照的であり、上述の先行技術においては、改良が進む各プロセスにわたって一定のセル容量ＣＣを維持することにより、改良が進む各プロセスにおける組み込みＤＲＡＭアレイの検出電圧ＶＳが一定レベルに維持される。
【００４０】
本明細書では、改良が進む各プロセスにわたってセンスアンプに印加される一定の電源電圧をＶＣＣＳと表す。センスアンプ電源電圧ＶＣＣＳは一定のままであるが、ＶＣＣ電源電圧はプロセスの改良に伴って減少し続ける。ＶＣＣ電源電圧は、オンチップ回路の残りの部分（組み込みロジック回路等）に供給するために依然として使用される。
【００４１】
一定のセンスアンプ電源電圧ＶＣＣＳを式（２）に代入すると、検出電圧ＶＳは以下の式で表される。
ＶＳ＝ＶＣＣＳ（ＣＣ）／２ＣＰ  （４）
ＶＣＣＳは一定であるため、式（４）は以下のように単純化できる（Ｋは定数）。
ＶＳ＝Ｋ（ＣＣ）／ＣＰ  （５）
【００４２】
上述したように、ビット線容量ＣＰはプロセスの改良に伴って直線的に減少する。従って、セル容量ＣＣもまた、検出電圧ＶＳを変化させることなく、プロセスの改良に伴って直線的に減少し得る。
【００４３】
言い換えれば、センスアンプ電源電圧ＶＣＣＳを制御することによって、改良が進む各プロセスにわたって検出電圧ＶＳが一定レベルに維持されるため、改良が進む各プロセスにわたってセル容量ＣＣを一定値（例えば３０ｆＦ）に維持する必要がない。つまり、プロセスの改良に伴ってセル容量ＣＣが減少してもよく、それにより、メモリセルサイズをスケーリングすることが可能となる。具体的には、セルキャパシタのトレンチの深さやスタックの高さを大幅に増加させて高い加工費を発生させることなく、メモリセルサイズをスケールダウンすることができる。
【００４４】
本発明の一実施形態によると、ＤＲＡＭセルを構成するために必要な付加的なプロセスステップがロジックトランジスタの性能に大きな影響を及ぼさないように、ＤＲＡＭアレイがロジックプロセスに組み込まれる。一実施形態においては、組み込みＤＲＡＭアレイは、０．１３ミクロン以下のクリティカルディメンションを有するＡＳＩＣ又はロジックプロセスにおいて形成される。従って、このプロセスにおけるロジックトランジスタでは、ゲート酸化膜の厚みは約２０オングストローム又はそれ以下である。このようなロジックトランジスタを用いて図４に示されるようなＤＲＡＭセルを構成すると、ゲート酸化膜リークが望ましくない程に大きくなり、それにより、ＤＲＡＭセルのデータ保持時間が非常に短くなる。そこで、本発明の説明される実施形態によると、組み込みＤＲＡＭセルを形成するために用いられるＭＯＳデバイスのゲート酸化膜の厚みは、約２６オングストロームに変更されている。ゲート酸化膜の厚みを２６オングストロームにすると、関連プロセスを必要以上に複雑化することなくＤＲＡＭセルのゲートリークを最小限にする効果がある。後にさらに詳しく説明するように、ＤＲＡＭセルのゲート酸化膜の厚みは一定に保たれ、プロセスとともにスケーリングされない。結果として、ＤＲＡＭセルの信頼性に影響を与えることなく、ＤＲＡＭセルのキャパシタの電圧（すなわち検出電圧ＶＳ）は改良が進む各プロセスにわたって略一定に維持され得る。
【００４５】
本発明の一実施形態によると、セルキャパシタ構造は、該構造の容量がプロセスの改良に伴って直線的に減少するように選択される。このようなセルキャパシタ構造の例としては、フォールデッド（トレンチ）キャパシタ、スタックキャパシタ、及びＪ．Ｆ．Ｚｉｅｇｌｅｒ等による“Ｃｏｓｍｉｃ  Ｒａｙ  Ｓｏｆｔ  Ｅｒｒｏｒ  Ｒａｔｅｓ  ｏｆ  １６−Ｍｂ  ＤＲＡＭ  Ｍｅｍｏｒｙ  Ｃｈｉｐｓ”、ＩＥＥＥ  ＪＳＳＣ  ｖｏｌ．３３，Ｎｏ．２，Ｆｅｂ  １９９８，ｐｐ．２４６−２５１、に説明されているもの等の標準的なトレンチキャパシタが挙げられる。
【００４６】
本発明の一実施形態によって用いられる組み込みＤＲＡＭセル構造は、Ｗｉｎｇｙｕ  Ｌｅｕｎｇ及びＦｕ−Ｃｈｉｅｈ  Ｈｓｕにより共同所有される“ＤＲＡＭ  ｃｅｌｌ  ｈａｖｉｎｇ  ａ  ｃａｐａｃｉｔｏｒ  ｓｔｒｕｃｔｕｒｅ  ｆａｂｒｉｃａｔｅｄ  ｐａｒｔｉａｌｌｙ  ｉｎ  ａ  ｃａｖｉｔｙ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｏｐｅｒａｔｉｎｇ  ｔｈｅ  ｓａｍｅ”と題する米国特許第６，５７３，５４８Ｂ２号において更に詳しく説明されており、その全体が参照により本書に含まれる。このＤＲＡＭセルは、図４に示されるようなフォールデッド（トレンチ）キャパシタセル構造を実現するものである。
【００４７】
本発明により用いることができる別の組み込みＤＲＡＭセルは、“ＭＩＭ  Ｃａｐａｃｉｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｎｕｆａｃｔｕｒｅ”と題する、Ｋｕｏ−Ｃｈｉ  Ｔｕ等による米国特許出願公開第２００５／００８２５８６Ａ１号において、より詳細に説明されている。このＤＲＡＭセルは、図３に示されるようなスタック型の金属−絶縁体−金属（ＭＩＭ）キャパシタセル構造を実現するものである。
【００４８】
これらの組み込みＤＲＡＭセルは、約１．０−５．０ｆＦという比較的小さいセル容量（厚さ２６オングストロームの酸化膜を用いた場合であっても）を有する。このセル容量の小ささを補うため、比較的小さいビット線容量ＣＰを有する比較的短いビット線がＤＲＡＭアレイに使用される。一実施形態では、ＤＲＡＭアレイにおけるワード線の数（すなわち、列ごとのＤＲＡＭセル数）を６４以下に制限することにより、ビット線が短く保たれる。センスアンプ電源電圧ＶＣＣＳを発生させる回路の負荷量を制限するため、ＤＲＡＭアレイは比較的短いワード線を用いてもよく、ＤＲＡＭアレイは７００列以下の列を有する。ＤＲＡＭアレイ内において、センスアンプは列ごとに必要とされる。アレイ内の列数を比較的小さい数に制限することによって、各アクセス中にオンにされるセンスアンプの数が制限され、従って、メモリ動作のためのセンスアンプ電圧源の所要電力が制限される。また、短いビット線及びワード線でアレイを構成することにより、サイクル時間が高速になるとともに動作電力が低くなるという利点がある。
【００４９】
図５は、本発明の一実施形態による、０．１３ミクロン（１３０ナノメートル）プロセスを用いて製造された集積回路チップ５００、及び６５ナノメートル（ｎｍ）プロセスを用いて製造された対応する集積回路チップ６００、のブロック図である。集積回路チップ５００は、組み込みＤＲＡＭアレイ５０１とロジック５０２とを含み、集積回路チップ６００は、組み込みＤＲＡＭアレイ６０１と、ロジック回路６０２と、電圧ブースト回路６０３とを含む。組み込みＤＲＡＭアレイ５０１は、各々対応するセンスアンプ回路５２０１−５２０Ｎを有するＮ個のＤＲＡＭバンク５１０１−５１０Ｎと、メモリコントローラ５３０とを含む。同様に、組み込みＤＲＡＭアレイ６０１は、各々対応するセンスアンプ回路６２０１−６２０Ｎを有するＮ個のＤＲＡＭバンク６１０１−６１０Ｎと、メモリコントローラ６３０とを含む。説明される実施形態においては、ＤＲＡＭバンク５１０１−５１０Ｎ及び６１０１−６１０Ｎは各々、３２行５１２列のＤＲＡＭメモリセルアレイを含む。
【００５０】
一実施形態においては、ＤＲＡＭアレイ５０１及び６０１は、共同所有される米国特許第６，５０４，７８０Ｂ２号、Ｗｉｎｇｙｕ  Ｌｅｕｎｇによる“Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  Ｆｏｒ  Ｃｏｍｐｌｅｔｅｌｙ  Ｈｉｄｉｎｇ  Ｒｅｆｒｅｓｈ  Ｏｐｅｒａｔｉｏｎｓ  Ｉｎ  ａ  ＤＲＡＭ  Ｄｅｖｉｃｅ  Ｕｓｉｎｇ  Ｃｌｏｃｋ  Ｄｉｖｉｓｉｏｎ”、に説明されているものと同様の３２ｋ×３２メモリマクロを用いて実現することができる。このメモリマクロは、６４個のＤＲＡＭバンク（すなわちＮ＝６４）から成り、これらのＤＲＡＭバンクは各々３２行５１２列に構成される。同一のメモリアーキテクチャ及びメモリセル構造を用いた２つの異なるバージョンのメモリマクロが、ＤＲＡＭアレイ５０１及びＤＲＡＭアレイ６０１の設計に用いられる。
【００５１】
１３０ｎｍの集積回路チップ５００では、１．２ボルトの公称ＶＣＣ１電源電圧を供給する外部ＶＣＣ電源が、センスアンプ回路５２０１−５２０Ｎ及びロジック回路５０２を動作させるために用いられる。一方、６５ｎｍ集積回路チップ６００では、１．０ボルトの減少させた公称ＶＣＣ２電源電圧を供給する外部ＶＣＣ電源が、ロジック回路６０２を動作させるために用いられる。電圧ブースト回路６０３はブースト電圧ＶＣＣＳを発生させ、そのブースト電圧がセンスアンプ回路６２０１−６２０Ｎを動作させるために用いられる。説明される実施形態では、ブースト電圧ＶＣＣＳは、集積回路チップ５００のＶＣＣ１電源電圧に等しくなるように選択される（すなわち１．２ボルト）。
【００５２】
図６は、本実施形態による集積回路チップ５００及び６００によって実現される種々のデバイスパラメータを説明するブロック図である。具体的には、図６は、（１）メモリバンク５１０１及び６１０１に含まれるＤＲＡＭセルをそれぞれ表す、ＤＲＡＭセル５５０及び６５０、（２）センスアンプ回路５２０１及び６２０１によって実現されるトランジスタをそれぞれ表す、センスアンプトランジスタ５２１及び６２１、及び（３）ロジック回路５０２及び６０２により実現されるトランジスタをそれぞれ表す、ロジックトランジスタ５１２及び６１２、を示す。ＤＲＡＭセル５５０はアクセストランジスタ５５１及びセルキャパシタ５５２を含み、ＤＲＡＭセル６５０はアクセストランジスタ６５１及びセルキャパシタ６５２を含む。
【００５３】
１３０ｎｍ集積回路チップ５００では、ロジックトランジスタ５１２及びセンスアンプトランジスタ５２１の各々が有するゲート酸化膜の厚みＧＯＸ１は、約２０オングストロームである。この厚みは、１．２ボルトのＶＣＣ１電源電圧に対応してロジックトランジスタ５１２及びセンスアンプトランジスタ５２１の性能を最適化するために選択される。
【００５４】
ＤＲＡＭセル５５０においては、アクセストランジスタ５５１が有するゲート酸化膜の厚みＧＯＸ３は約２６オングストロームである。セルキャパシタ５５２のキャパシタ酸化膜ＣＯＸの厚みも約２６オングストロームである。上述したように、酸化膜の厚みをこのように増加させることにより、ＤＲＡＭセル５５０のデータ保持時間が増加する効果がある。説明例では、セルキャパシタ５５２は約３．２ｆＦの容量ＣＣ１を有する。ＤＲＡＭセル５５０は、約０．５２平方ミクロンの配置面積を有し、約１１ｆＦの関連ビット線容量ＣＰ１を有する。
【００５５】
６５ｎｍ集積回路チップ６００では、ロジックトランジスタ６１２及びセンスアンプトランジスタ６２１の各々が有するゲート酸化膜の厚みＧＯＸ２は、約１６オングストロームである。この厚みは、１．０ボルトのＶＣＣ２電源電圧に対応してロジックトランジスタ６１２の性能を最適化するために選択される。ロジックトランジスタ６１２のチャンネル長は６５ｎｍプロセスの最小線幅と対応しており、これにより、当該トランジスタは高速なスイッチング時間を示すことができる。
【００５６】
センスアンプトランジスタ６２１は、１．２ボルトのブーストＶＣＣＳ電圧を受けて動作する。信頼性の低下なしにセンスアンプトランジスタ６２１がこのような高電圧で動作できるようにするため、当該トランジスタ６２１のチャンネル長は６５ｎｍプロセスの最小線幅より長くされる。例えば、センスアンプトランジスタ６２１は約９０ｎｍのチャンネル長を有するとよい。
【００５７】
上述したように、１．２ボルトのセンスアンプ電源電圧ＶＣＣＳは、１．０ボルトのＶＣＣ２電源電圧を受けて電圧ブースト回路６０３により発生される。内部で発生されるＶＣＣＳ電圧は、外部ＶＣＣ２電源電圧（＋／−１００ｍＶ）に比べて変動がかなり小さい（＋／−５０ｍＶ）。変動がこのように小さいのは、ＶＣＣＳ電圧はセンスアンプ回路に供給するためだけに使用されること、及び、一つのメモリブロック内のセンスアンプ回路は５１２個のみである（標準的なＤＲＡＭアレイでは１０２４個以上）ことによる。従って、スイッチング電流量ひいては電圧ノイズが最小限に抑えられる。センスアンプトランジスタ（例えばセンスアンプトランジスタ６２１）においてチャンネル長を若干長くするとともに電圧をより厳密に制御することにより、センスアンプ回路の信頼性を損なうことなく、より高い電源電圧をセンスアンプトランジスタに利用することが可能になる。
【００５８】
ＤＲＡＭセル６５０においては、アクセストランジスタ６５１が有するゲート酸化膜の厚みＧＯＸ３は約２６オングストロームである。セルキャパシタ６５２のキャパシタ酸化膜ＣＯＸの厚みも約２６オングストロームである。説明例では、セルキャパシタ６５２は約１．６ｆＦの容量ＣＣ２を有する。ＤＲＡＭセル６５０は、約０．１３平方ミクロンの配置面積を有し、約５．５ｆＦの関連ビット線容量ＣＰ２を有する。
【００５９】
式（１）に上述したＶＣＣ１，ＣＣ１及びＣＰ１の値を代入すると、約０．１３５ボルトというメモリバンク５１０１の検出電圧ＶＳが得られる。式（１）に上述したＶＣＣＳ，ＣＣ２及びＣＰ２の値を代入すると、約０．１３５ボルトというメモリバンク６１０１の検出電圧ＶＳが得られる。このように、１３０ｎｍプロセスから６５ｎｍプロセスにスケーリングするとき、検出電圧ＶＳは減少しない。しかしながら、ビット線容量ＣＰ及びセル容量ＣＣは半分にスケールダウンされ、ＤＲＡＭセルサイズはその２乗で４分の１にスケールダウンされる。このようなメモリアレイのスケーリングの効果は、セルキャパシタのトレンチの深さ（３５００オングストローム）を変えることなく達成される。
【００６０】
図７は、本発明の一実施形態により用いられるセンスアンプ７００の回路図である。センスアンプ７００は、例えば、図６のセンスアンプ回路６２０１に含めることができる。センスアンプ７００は、メモリマクロの内部又は外部のロジック回路により用いられるＶＣＣ２電源電圧とは異なるセンスアンプ電源電圧ＶＣＣＳを利用する点を除いては、Ｗｉｎｇｙｕ  Ｌｅｕｎｇ及びＪｕｉ−Ｐｉｎ  Ｔａｎｇにより共同所有される米国特許第６，３２４，１１０Ｂ１号“Ｈｉｇｈ−ｓｐｅｅｄ  Ｒｅａｄ−ｗｒｉｔｅ  Ｃｉｒｃｕｉｔｒｙ  Ｆｏｒ  Ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ”の図１に示されるセンスアンプと同様である。
【００６１】
双安定のセンスアンプ７００は、交差結合された一対のＰＭＯＳトランジスタＰ１−Ｐ２及び交差結合された一対のＮＭＯＳトランジスタＮ１−Ｎ２から成る。交差結合されたＰＭＯＳ対の各ソースは、仮想サプライラインＶＳＬに接続されている。仮想サプライラインＶＳＬは、同一のメモリブロックにおける他のセンスアンプ（例えば、センスアンプ７０１及びセンスアンプ回路６２０１内の他のセンスアンプ）に共通している。交差結合されたＮＭＯＳ対の各ソースは、仮想グラウンドラインＶＧＬに接続されている。仮想グラウンドラインＶＧＬは、同一のメモリブロックにおける他のセンスアンプに共通している。交差結合されたトランジスタ対Ｐ１−Ｐ２及びＮ１−Ｎ２は再生センスアンプを形成し、相補的なビット線対ＢＬ及びＢＬ＃上の差動信号を増幅する。メモリブロックへのリード又はライトアクセス中、ビット線対ＢＬ及びＢＬ＃上の増幅された信号は、ＮＭＯＳトランジスタＮ４及びＮ５を介してデータ線対ＤＬ及びＤＬ＃に接続される。
【００６２】
ＮＭＯＳトランジスタＮ６及びＮ７は、センスアンプ電源電圧ＶＣＣＳのおよそ半分に相当する内部発生電圧に、ビット線ＢＬ及びＢＬ＃をそれぞれ接続する。トランジスタＮ６及びＮ７のゲートは等化（又はプリチャージ）制御信号ＥＱを受け取るように接続される。メモリブロックがアクセスされていないときは、等化信号ＥＱがハイレベルになり、ビット線ＢＬ及びＢＬ＃をＶＣＣＳ／２にプリチャージする。仮想サプライラインＶＳＬは、ＰＭＯＳトランジスタＰ３によってセンスアンプ電源電圧ＶＣＣＳに接続される。トランジスタＰ３のゲートは、アクティブロー信号であるセンスアンプイネーブル信号ＳＥ＃を受け取るように接続される。同様に、仮想グラウンドラインＶＧＬは、ＮＭＯＳトランジスタＮ３によって接地電圧源に接続される。トランジスタＮ３のゲートは、アクティブハイ信号であるセンスアンプイネーブル信号ＳＥ（ＳＥ＃の相補信号）を受け取るように接続される。
【００６３】
メモリアクセスの間、センスアンプイネーブル信号ＳＥ／ＳＥ＃はアクティブ状態であり、トランジスタＰ１−Ｐ２及びＮ１−Ｎ２により形成される再生ラッチは、ビット線対ＢＬ／ＢＬ＃上の小さな検出信号を増幅する。この再生ラッチはデータリストアも行うため、選択されたＤＲＡＭセルのストレージキャパシタは、検出動作が終了すると、接地又はＶＣＣＳ電源電圧にほぼ近くなるように充電される。セルキャパシタに蓄積される電荷はリストア電圧に正比例する。論理“１”のデータ値の場合、リストア電圧はＶＣＣＳセンスアンプ電源電圧に近く、論理“０”のデータ値の場合、リストア電圧は接地電圧に近い。ビット線ＢＬ／ＢＬ＃はＶＣＣＳ／２にプリチャージされるため、論理“１”の値及び論理“０”の値を表す蓄積電荷は等しいが、極性が異なる。いずれの場合も、蓄積電荷量（Ｑ）は以下の式（６）で定義される。
Ｑ＝ＶＣＣＳ＊ＣＣ／２  （６）
【００６４】
外部電源ＶＣＣ２よりも高い電圧を有する、内部発生されたセンスアンプ電源電圧ＶＣＣＳを利用することにより、ＤＲＡＭセルキャパシタに蓄積される電荷が増加し、それにより、ビット線対ＢＬ／ＢＬ＃に発生する検出電圧（ＶＳ）も増加する。
【００６５】
センスアンプ７００がビット線対ＢＬ／ＢＬ＃上の検出電圧（ＶＳ）をフルＶＣＣＳ電圧に増幅するために必要な検出時間は、センスアンプイネーブル信号ＳＥ及びＳＥ＃がアクティブになるとトランジスタＰ１−Ｐ２及びＮ１−Ｎ２によって形成される再生ラッチにおける初期検出電流によって決まる。この初期検出電流は、ビット線プリチャージ電圧ＶＣＣＳ／２とトランジスタの絶対閾値電圧（ＶＴ）との差の２乗、つまり（ＶＣＣＳ／２−ＶＴ）２、に比例する。
【００６６】
センスアンプ７００（６５ｎｍプロセスを用いて製造されたもの）においては、ＶＣＣＳ／２の最小値は０．５７５ボルト（すなわち、（１．２ボルト−５０ミリボルトの変動）／２）である。絶対閾値電圧は約０．４ボルトであるため、初期検出電流は０．０３ｋとなり、ｋは比例定数である。
【００６７】
一方、センスアンプ７００が１．０ボルトのＶＣＣ２電源電圧の供給を受ける場合、最小プリチャージ電圧は０．４５ボルト（すなわち、（１．０ボルト−０．１ボルトの変動）／２）になる。この場合も絶対閾値電圧は約０．４ボルトであるため、初期検出電流は０．００２５ｋになる。従って、本実施形態においては、センスアンプ電源電圧ＶＳＳＣを１．２ボルトにブーストすることにより、センスアンプ７００の初期検出電流を１２倍に増加させ、それにより、センスアンプ７００の検出速度を高める。
【００６８】
別の実施形態においては、センスアンプ７００の各トランジスタは、厚みを２６オングストローム（すなわち、ＤＲＡＭセルにおいて使用される酸化膜と同じ厚み）に増加させたゲート酸化膜を有するように変更されている。本実施形態においては、各トランジスタゲートのチャンネル長は全て０．１８ミクロンに増加される。このようにゲート長を長くし、ゲート酸化膜の厚みを増加させることにより、センスアンプ７００の長期的な信頼性を損なうことなく、センスアンプ電源電圧ＶＣＣＳを２．０ボルトに増加させることができる。配置面積は各トランジスタと関連する相互接続構造及び０．１８ミクロンより相当大きい寸法を有するこれらのトランジスタのチャンネル幅によって左右されるため、各トランジスタのチャンネル長を０．１８ミクロンに増加させることによるセンスアンプ７００全体の配置面積の増加は、１０パーセント未満である。２．０ボルトのセンスアンプ電源電圧ＶＣＣＳは、１．２ボルトのセンスアンプ電源電圧ＶＣＣＳに比べて６７パーセント多い電荷をＤＲＡＭセルキャパシタに蓄積させることができる。その結果、メモリセルのセル容量は、検出電圧ＶＳに影響を及ぼすことなく、６７パーセント減少させることができる。
【００６９】
図４に示されるフォールデッドキャパシタは平面成分と側壁成分の両方を含む。側壁成分の寸法は、横方向の最小デザインルール及びプロセスのトレンチ深さによって制限される。従って、側壁容量はそれ以上に減少され得ない。但し、平面成分は、デザインルールの最小値に減少され得る。その結果、セルサイズの縮小は１０パーセント未満となるが、これは、元のセルキャパシタの横寸法がすでにデザインルールの限界値に極めて近いためである。この方式の利点は、トレンチ又はスタックキャパシタ構造の代わりに平面キャパシタ構造を用いた場合に、より顕著になる。これは、図２に示されるように、平面キャパシタ構造を用いると、セルサイズは主に横方向の記憶容量によって占められるためである。
【００７０】
ロジック回路６０２はＶＣＣ２から接地電圧までの電圧振幅を有するため、等化回路を動作させるために用いられる論理信号ＥＱ、列選択信号ＣＳ及びセンスアンプイネーブル信号ＳＥ，ＳＥ＃は、ＶＣＣＳから接地電圧までの電圧振幅に変換されなければならない。図８は、この目的のために用いることができる電圧変換回路８００の回路図である。電圧変換回路８００は、ＰＭＯＳトランジスタ８０１−８０２とＮＭＯＳトランジスタ８０３−８０４とインバータ８０５とを含み、ＶＣＣ２からゼロまでの電圧振幅を有するＳＥＮＳＥ論理信号に応じて、センスアンプイネーブル信号ＳＥ／ＳＥ＃を発生させる。等化信号ＥＱ及び列選択信号ＣＳも、同様の方法で発生させることができる。電圧変換はメモリ及びロジック設計の技術分野において周知されているため、本開示においてこの回路をさらに詳しく説明することはしない。
【００７１】
一実施形態によると、電圧ブースト回路６０３（図６）はチャージポンプレギュレータであり、１ボルトの外部電源ＶＣＣ２を受けて１．２ボルトのセンスアンプ電源電圧ＶＣＣＳを発生させる。チャージポンプレギュレータは当技術分野では周知である。図９は、本発明の一実施形態において用いられるブースト電圧発生回路６０３のブロック図である。ブースト電圧発生回路６０３は、リングオシレータ９０１と、チャージポンプ９０２と、電圧比較器９０３とを含み、当該発生回路の出力電圧ＶＣＣＳを基準電圧ＶＲＥＦと比較する。基準電圧ＶＲＥＦがＶＣＣＳより高ければ、電圧比較器９０３の出力（ＩＮＨＩＢＩＴ）はローレベルになり、リングオシレータ９０１及びチャージポンプ９０２がイネーブルにされる。イネーブルにされると、チャージポンプ９０２はセンスアンプ電源電圧ＶＣＣＳを増加させる。センスアンプ電源電圧ＶＣＣＳが基準電圧ＶＲＥＦよりも若干高くなると、電圧比較器９０３のＩＮＨＩＢＩＴ出力はハイレベルになり、リングオシレータ９０１及びチャージポンプ９０２をディセーブルにする。リングオシレータ９０１及びチャージポンプ９０２は、米国特許第５，７０３，８２７号及び第５，２６７，２０１号等の参考文献に十分に示されている従来的な構成要素である。基準電圧ＶＲＥＦは、Ｐ．Ｒ．Ｇｒａｙ及びＲ．Ｇ．Ｍｅｙｅｒによる“Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”、Ｊｏｈｎ  Ｗｉｌｅｙ  ａｎｄ  Ｓｏｎｓ  Ｉｎｃ．３ｒｄ  ｅｄｉｔｉｏｎ，１９９３，ｐｐ．３３８−３４６、に説明されているもののようなバンドギャップ基準回路を用いてメモリの外部で発生させることができる。
【００７２】
図１０は、本発明の一実施形態において用いられる電圧比較器９０３の回路図である。電圧比較器９０３は、ＰＭＯＳトランジスタ１００１−１００３と、ＮＭＯＳトランジスタ１０１１−１０１９と抵抗Ｒ１とを含む。トランジスタ１００１−１００３及び１０１５−１０１８は、従来の２段差動増幅器を形成し、トランジスタ１０１５及び１０１６のゲートに加えられる差動信号を増幅する。小さな差動信号が増幅され、フルスイングのデジタル出力信号、ＩＮＨＩＢＩＴ、に変換される。比較器９０３が受ける電圧ＶＲＥＦ及びＶＣＣＳは通常ＶＣＣ２よりも大きいため、２段増幅器が確実に高利得動作領域にとどまるように降圧回路が用いられる。トランジスタ１０１１−１０１４は、基準電圧ＶＲＥＦとセンスアンプ電源電圧ＶＣＣＳの両方をそれぞれの値より低い１つの閾値電圧ドロップ（ＶＴ  〜０．４ボルト）の値に変換するソースフォロアを形成する。抵抗Ｒ１及びトランジスタ１０１９は、トランジスタ１０１３，１０１４，１０１７及び１０１８を飽和領域に設定するバイアス回路を形成する。低い温度係数を有するバンドギャップ電圧基準及び高利得比較器を用いることにより、ＶＣＣＳ電圧を高精度に調整することができる。バンクサイズを小さくし、同時にオンになるセンスアンプの数を比較的少なくすることにより、ＶＣＣＳ電圧源への負荷が最小限に抑えられるため、スイッチングノイズが最小限に抑えられる。
【００７３】
本発明をいくつかの実施形態に関連して説明してきたが、本発明は開示された実施形態に限定されるものではなく、当業者には明らかであろう様々な変更が可能である。従って、本発明は以下の請求の範囲によってのみ限定される。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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