(57)【特許請求の範囲】
【請求項１】
第１の電源線と第２の電源線との間に並列に配置された複数の電源スイッチと、
前記複数の電源スイッチを設定時間間隔で順次導通させる駆動回路と、
前記第２の電源線と第３の電源線との間に配置される内部回路と、
前記第２の電源線と前記第３の電源線との間の電圧が上昇して所定値に到達すると検知信号をアサートする昇圧検知回路と、
前記検知信号のアサート時において導通状態にある前記複数の電源スイッチの数に応じて前記設定時間間隔を変化させる制御回路と
を含むことを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、前記導通状態にある前記複数の電源スイッチの数が所定の数よりも少ない場合に、前記設定時間間隔を短くすることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記駆動回路は、
前記複数の電源スイッチを順次駆動する複数の駆動バッファと、
直列接続された複数の遅延素子と、
前記複数の遅延素子からそれぞれ出力される複数の出力信号のうちの１つを選択して前記複数の駆動バッファのうちの１つの駆動バッファに供給するセレクタ回路と
を含み、前記制御回路は、前記導通状態にある前記複数の電源スイッチの数に応じて前記セレクタ回路の選択信号を変化させることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
昇圧検知回路は、
前記第２の電源線と前記第３の電源線とから電源を供給される複数のインバータが直列に接続されたダミー回路と、
前記ダミー回路の出力信号のエッジを検出するエッジ検出回路と
を含むことを特徴とする請求項１乃至３何れか一項記載の半導体集積回路。
【請求項５】
第１の電源線と第２の電源線との間に並列に配置された複数の電源スイッチを設定時間間隔で順次導通させ、前記第２の電源線と第３の電源線との間に配置される内部回路に電源電圧を供給する半導体集積回路において、
前記第２の電源線と前記第３の電源線との間の電圧が上昇して所定値に到達すると検知信号をアサートさせ、
前記検知信号のアサート時において導通状態にある前記複数の電源スイッチの数に応じて前記設定時間間隔を変化させる
段階を含むことを特徴とする半導体集積回路の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般に半導体集積回路に関し、詳しくは電源制御機構を備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年半導体集積回路を構成するトランジスタの微細化が進むにつれて、電源投入した後の半導体集積回路において、非動作時であってもリーク電流による消費電流量が増加する傾向が顕著になってきた。そこでパワーゲーティング回路を半導体集積回路内に設け、非動作状態即ち不使用状態の回路ブロックの電源を切断することにより、その回路ブロックでのリーク電流の消費を無くし、消費電力を削減する電源制御が行なわれている。
【０００３】
回路ブロックの電源が切断されている状態が続くと、この回路ブロックに並列に接続される安定化容量の電荷及び回路ブロック内部の電荷が全てリーク電流の経路を介して放電され、電源側の電圧はグランド電圧に近い電圧まで降下する。この状態で、電源スイッチを導通状態にして回路ブロックへの電源供給を開始すると、回路ブロック内部の電源間容量及び安定化容量を充電するために大量の突入電流が発生する。この突入電流は、半導体装置のパッケージ内やダイ上の電源配線及びグラウンド配線を流れる。これらの配線には寄生抵抗及びインダクタが存在するために、突入電流に起因して電源電圧が変動して電源ノイズが発生する。
【０００４】
パワーゲーティング回路には、複数の電源スイッチ（ＰＭＯＳトランジスタ）を複数の電源スイッチグループに分割し、それぞれの電源スイッチグループを個別の駆動バッファで駆動するタイプのものがある。このタイプのパワーゲーティング回路では、数多くの電源スイッチをオンして大量の電流を供給できるため、比較的回路規模の大きな回路ブロックの電源制御に適している。また電源投入時には、時間差をおいて各電源スイッチグループを順次オンしていくことにより、突入電流の量の増加を抑制しながら、各電源スイッチグループの動作に起因する電源ノイズが重なり合うのを避け、電源ノイズのトータルの量を許容範囲内に保つことができる。この時間差を作り出すために、電源スイッチを駆動するタイミングを遅らせる遅延バッファが用いられる。
【０００５】
半導体集積回路の製造プロセス条件が異なると、遅延バッファの遅延時間が変動してしまう。信号遷移速度が遅いスロー条件の製造プロセスの場合と信号遷移速度が早いファスト条件の製造プロセスの場合とでは、遅延時間が大きく異なり、その比率は２倍から５倍にまで達する。
【０００６】
携帯機器では、動作していない回路ブロックでのリーク電流を削減するために、短い時間間隔で頻繁にパワーゲーティング回路により電源をオン・オフすることが必要になる。しかしながら、電源がオフ状態にある回路ブロックを電源復帰するためにはある程度の長さの時間を必要とする。従って、この電源復帰時間を確保できない程にオフ状態の期間が短くなった場合には、電源オフするのではなく、電源オン状態を保持することになる。
【０００７】
前述のように製造プロセス条件に応じて遅延バッファの遅延時間が変動すると、回路ブロックの電源復帰時間も変動することになる。遅延バッファの遅延時間が長くなるほど、回路ブロックの電源復帰時間も長くなる。このように電源復帰時間が変動する場合には、電源制御手順において電源オフするか否かの判断をする際に、余裕をみて最悪のスロー条件での電源復帰時間に基づいた判断をすることになる。しかしながら、このように最悪のスロー条件での長い電源復帰時間に基づいた判断をしていたのでは、電源復帰時間を確保できずに電源オン状態を保持する場合が多くなり、回路ブロックが休止状態にあるにも関わらずリーク電流を削減できないことになる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】中山耕一，川崎健一，塩田哲義，井上淳樹，「突入電流バイパス電源配線を用いて１μｓ以内で電源復帰できるパワーゲーティング技術」，信学技法IEICE Technical Report, SDM2008-141, ICD2008-51(2008-7)，ｐ．７７−８２
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上を鑑みると、製造プロセス条件の変動に関わらず短い電源立ち上げ時間を確保することが可能な半導体集積回路が望まれる。
【課題を解決するための手段】
【００１０】
半導体集積回路は、第１の電源線と第２の電源線との間に並列に配置された複数の電源スイッチと、前記複数の電源スイッチを設定時間間隔で順次導通させる駆動回路と、前記第２の電源線と第３の電源線との間に配置される内部回路と、前記第２の電源線と前記第３の電源線との間の電圧が上昇して所定値に到達すると検知信号をアサートする昇圧検知回路と、前記検知信号のアサート時において導通状態にある前記複数の電源スイッチの数に応じて前記設定時間間隔を変化させる制御回路とを含むことを特徴とする。
【００１１】
半導体集積回路の電源制御方法は、第１の電源線と第２の電源線との間に並列に配置された複数の電源スイッチを設定時間間隔で順次導通させ、前記第２の電源線と第３の電源線との間に配置される内部回路に電源電圧を供給する半導体集積回路において、前記第２の電源線と前記第３の電源線との間の電圧が上昇して所定値に到達すると検知信号をアサートさせ、前記検知信号のアサート時において導通状態にある前記複数の電源スイッチの数に応じて前記設定時間間隔を変化させる段階を含むことを特徴とする。
【発明の効果】
【００１２】
本願開示の少なくとも１つの実施例によれば、電圧が上昇して所定値に到達した時点において導通状態にある電源スイッチの数に応じて、順次電源スイッチをオンする設定時間間隔を変化させる。これにより、製造プロセス条件の変動に関わらず短い電源立ち上げ時間を確保することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】パワーゲーティング回路を備えた半導体集積回路の構成の一例を示す図である。
【図２】所定の設定時間間隔で各ＰＳＷグループの電源スイッチを導通させていくことにより電源電圧が上昇していく様子を模式的に示す図である。
【図３】製造プロセス条件の変動により電源電圧の上昇速度が変動する様子を模式的に示す図である。
【図４】プロセス条件が変化したときのリーク電流の変動率と電源スイッチの駆動電流の変動率とを模式的に示す図である。
【図５】プロセス条件が異なるときに電源電圧の上昇に必要なＰＳＷグループの数が変化する様子を模式的に示す図である。
【図６】設定時間間隔の調整により電源復帰時間を短くする様子を模式的に示す図である。
【図７】遅延時間制御回路による設定時間間隔制御の具体例を示す図である。
【図８】図１に示す半導体集積回路のファスト条件の場合の動作の一例を示す図である。
【図９】図１に示す半導体集積回路のスロー条件の場合の動作の一例を示す図である。
【図１０】昇圧検知回路の構成の一例を示す図である。
【図１１】ダミー回路及び波形エッジ検出回路の動作の一例を示す図である。
【図１２】波形エッジ検出回路の構成の一例を示す図である。
【図１３】遅延時間制御回路の構成の一例を示す図である。
【図１４】論理回路の平均の段数を示す図である。
【図１５】フリップフロップが無い場合の論理回路の段数を示す図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１５】
図１は、パワーゲーティング回路を備えた半導体集積回路の構成の一例を示す図である。図１に示す半導体集積回路は、電源電圧ＶＤＤを供給するＶＤＤ電源線１１、電源電圧ＶＤＤＶを供給するＶＤＤＶ電源線１２、電源電圧（グランド電圧）ＶＳＳを供給するＶＳＳ電源線１３を含む。半導体集積回路は更に、ＰＭＯＳトランジスタである複数の電源スイッチ１０、内部回路１４、昇圧検知回路１５、遅延時間制御回路１６、及びＰＳＷ（パワースイッチ）制御回路１７を含む。半導体集積回路は更に、ｎ個の駆動バッファ２０−１乃至２０−ｎ、ｎ−１個のセレクタ回路２１−２乃至２１−ｎ、及びｎ−１個の遅延素子列２２−２乃至２２−ｎを含む。
【００１６】
複数の電源スイッチ１０は、ｎ個のＰＳＷ（パワースイッチ）グループＧ１乃至Ｇｎにグループ分けされている。これら複数の電源スイッチ１０は、ＶＤＤ電源線１１とＶＤＤＶ電源線１２との間に並列に配置され、ＰＳＷ制御回路１７により導通及び非導通が制御される。具体的には、ＰＳＷ制御回路１７が出力する制御信号が、ｎ個の駆動バッファ２０−１乃至２０−ｎを介して、電源スイッチ１０の制御ノード（ゲート端）に印加されることにより、電源スイッチ１０の導通状態及び非導通状態を制御する。駆動バッファ２０−１乃至２０−ｎ、セレクタ回路２１−２乃至２１−ｎ、及び遅延素子列２２−２乃至２２−ｎが、複数の電源スイッチ１０を設定時間間隔で順次導通させる駆動回路として機能する。この設定時間間隔は、各遅延素子列２２−２乃至２２−ｎからの複数の出力を、遅延時間制御回路１６からの選択信号Ｉ２乃至Ｉｎに応じてセレクタ回路２１−２乃至２１−ｎが選択することにより設定される。例えば、駆動バッファ２０−２に印加する制御信号が、並列に遅延素子列２２−３にも印加され、遅延素子列２２−３の複数の遅延素子を伝搬していく。各遅延素子での遅延により異なるタイミングで各遅延素子から出力される制御信号は、セレクタ回路２１−３の入力Ｄ０乃至Ｄ２に印加される。遅延時間制御回路１６からの選択信号Ｉ３により、入力Ｄ０乃至Ｄ２へ印加される制御信号の何れか１つを選択して出力Ｙから出力する。この出力Ｙから出力される制御信号によりＰＳＷグループＧ３の複数の電源スイッチ１０が同時にオンされる。
【００１７】
内部回路１４は、ＶＤＤＶ電源線１２とＶＳＳ電源線１３の間に配置され、電源電圧ＶＤＤＶと電源電圧ＶＳＳとを電源として動作する。内部回路１４は所定の信号処理、データ処理、計算処理、論理演算等を実行するものであり、その動作は特定のものに限定されない。内部回路１４が非動作状態即ち不使用状態であるときには、ＰＳＷ制御回路１７が電源スイッチ１０を非導通状態とすることにより内部回路１４への電源供給を遮断し、内部回路１４におけるリーク電流の消費を削減することができる。内部回路１４を動作させるとき即ち使用するときには、ＰＳＷ制御回路１７が電源スイッチ１０を順次導通させていき、最終的には全ての電源スイッチ１０を導通状態として内部回路１４に十分な電流と電源電圧ＶＤＤＶとを供給する。この際、最初にＰＳＷグループＧ１の電源スイッチ１０が同時にオンされ、その後設定遅延時間をおいてから、ＰＳＷグループＧ２の電源スイッチ１０が同時にオンされ、以下同様にして、ＰＳＷグループ単位で順次電源スイッチ１０がオンされていく。
【００１８】
図１において、インダクタ２０１及び２０３と抵抗２０２及び２０４は、例えば、半導体装置外部の電源２００から半導体チップにつながるパッケージ中の電源配線のインダクタ成分及び抵抗成分である。また抵抗２０５及び２０６は、例えば、半蔵体チップ内の電源配線の抵抗成分である。ＰＳＷグループ毎に電源スイッチ１０がオンされると、ある程度纏まった電流が内部回路１４に突入電流として流れ込むので、これらインダクタ成分及び抵抗成分により電源電圧変動が発生し、電源ノイズとなる。但し、１つのＰＳＷグループの電源スイッチ１０を同時にオンすることにより流れる突入電流の量はそれ程多くないので、電源電圧変動は他の回路に誤動作を引き起こすことがないような許容範囲内のものとなる。
【００１９】
図２は、所定の設定時間間隔で各ＰＳＷグループＧ１乃至Ｇｎの電源スイッチ１０を導通させていくことにより電源電圧ＶＤＤＶが上昇していく様子を模式的に示す図である。横軸は時間を示し、縦軸は電圧を示す。
【００２０】
図２において、タイミングＴ１でＰＳＷグループＧ１の電源スイッチ１０が導通され、タイミングＴ２でＰＳＷグループＧ２の電源スイッチ１０が導通され、タイミングＴｎでＰＳＷグループＧｎの電源スイッチ１０が導通される。これにより、内部回路１４に電源を供給するＶＤＤＶ電源線１２の電源電圧ＶＤＤＶが上昇していき、この電源電圧ＶＤＤＶは例えば電圧上昇曲線２１０で示すような時間・電圧特性を示す。ＰＳＷグループＧ１の電源スイッチオンにより電源電圧ＶＤＤＶがＶ１まで上昇し、ＰＳＷグループＧ２の電源スイッチオンにより電源電圧ＶＤＤＶがＶ２まで上昇し、ＰＳＷグループＧｎの電源スイッチオンにより電源電圧ＶＤＤＶがＶｎまで上昇している。またこの際、ＰＳＷグループＧ１の電源スイッチオンにより流れる突入電流により電源ノイズ２１１が発生する。同様にして、ＰＳＷグループＧ２の電源スイッチオンにより流れる突入電流により電圧変動ノイズ２１２が発生し、ＰＳＷグループＧｎの電源スイッチオンにより流れる突入電流により電圧変動ノイズ２１３が発生している。これらの電源ノイズは瞬時に消滅することなく、図２に模擬的に示すようにある程度の時間継続するが、互いの発生間隔が離れているので互いに重なり合うことはなく、回路の誤動作を引き起こすことはない。
【００２１】
図３は、製造プロセス条件の変動により電源電圧ＶＤＤＶの上昇速度が変動する様子を模式的に示す図である。横軸は時間を示し、縦軸は電源電圧ＶＤＤＶを示す。図３において、電圧上昇曲線２１０は、図２に示す電圧上昇曲線２１０と同じであり、タイミングＴ１、Ｔ２、・・・、ＴｎでＰＳＷグループＧ１、Ｇ２、・・・、Ｇｎが順次オンされている。この電圧上昇曲線２１０は、プロセス条件が信号遷移速度の早い（遅延素子列の遅延時間の短い）ファスト条件に対応するものであるとする。半導体集積回路の設計時には、プロセス条件が信号遷移速度の早いファスト条件の側に振れて電源ノイズの量が増加し、電源ノイズが収束する時間が長くなった場合でも、電源ノイズ（図２の２１１乃至２１３）が重ならない条件で設計するので、設計時の想定条件はファスト条件であるのが一般的である。
【００２２】
ここで、製造プロセス条件が変動して、信号遷移速度の遅い（遅延素子列の遅延時間が長い）スロー条件になった場合を考える。この場合、設定時間間隔を特に調整しないとすると、プロセス変動により遅延時間が長くなり、ＰＳＷグループＧ２、・・・、Ｇｎが順次オンするタイミングＴ２、・・・、Ｔｎは、それぞれ図示されるタイミングＴ２’、・・・、Ｔｎ’のように遅くなる。このようにスロー条件の場合に電源電圧ＶＤＤＶの上昇速度が遅くなったのでは、図１の内部回路１４の電源復帰時間が長くかかることになり好ましくない。
【００２３】
以上を鑑みて、図１の半導体集積回路では、プロセス条件がスロー条件の方に振れた場合には、設定時間間隔を短くして、電源電圧ＶＤＤＶの上昇速度を早めるようにする。そのために、昇圧検知回路１５は、ＶＤＤＶ電源線１２とＶＳＳ電源線１３との間の電圧（即ち電源電圧ＶＤＤＶ）が上昇して所定値に到達すると検知信号ＤＥＴをアサートする。遅延時間制御回路１６は、この検知信号ＤＥＴのアサート時において導通状態にある複数の電源スイッチ１０の数に応じて、設定時間間隔を変化させる。具体的には、遅延時間制御回路１６が、検知信号のアサート時において導通状態にある電源スイッチ１０の数（即ちオン状態のＰＳＷグループの数）が所定の数よりも少ない場合に、設定時間間隔を短くするように制御する。これは、電源電圧ＶＤＤＶが所定の閾値電圧に到達したときに既に導通状態になっている電源スイッチ１０の数が、ファスト条件の場合に比較してスロー条件の場合に数が少ないという現象を利用して、プロセス条件を判定している。なお遅延時間制御回路１６は、各駆動バッファ２０−１乃至２０−ｎの入力信号Ｐ１乃至Ｐｎを受け取り、これらの信号Ｐ１乃至Ｐｎに基づいて、検知信号のアサート時において導通状態にあるＰＳＷグループの数を判定することができる。また遅延時間制御回路１６は、選択信号Ｉ２乃至Ｉｎによりセレクタ回路２１−２乃至２１−ｎの出力Ｙを選択して、設定時間間隔を制御することができる。
【００２４】
図４は、プロセス条件が変化したときのリーク電流の変動率と電源スイッチの駆動電流の変動率とを模式的に示す図である。図４において、横軸はプロセス条件を示し、縦軸はリーク電流の量及び電源スイッチの駆動電流の量を示す。プロセス条件がファスト条件Ｆａｓｔ、典型条件Ｔｙｐｉｃａｌ、及びスロー条件Ｓｌｏｗの間で変動したとき、電源スイッチ（ＰＭＯＳトランジスタ）の駆動電流量（オン状態のドレイン電流の量）は、特性曲線３１で示すように変化する。即ち、信号遷移速度が遅くなる側即ちスロー条件側に変化すると、電源スイッチの駆動電流量が少なくなる。またプロセス条件がファスト条件Ｆａｓｔ、典型条件Ｔｙｐｉｃａｌ、及びスロー条件Ｓｌｏｗの間で変動したとき、リーク電流の量（例えば図１の内部回路１４のリーク電流の量）は、特性曲線３２で示すように変化する。即ち、信号遷移速度が遅くなる側即ちスロー条件側に変化すると、リーク電流の量が少なくなる。ここで特性曲線３１及び３２を比較すれば分かるように、プロセス条件がスロー条件側に変化したときに、電源スイッチの駆動電流量が減少する率に比べて、リーク電流量が減少する率の方が大きい。従って、プロセス条件がスロー条件側に変化したときに、リーク電流の量に対して電源スイッチが供給できる電流の量（回路充電電流量）が相対的に多くなることになる。この結果、プロセス条件がスロー条件側に変化したときに、所定の閾値電圧に電源電圧ＶＤＤＶが到達するために必要な電源スイッチ１０の数が少なくなる。
【００２５】
図５は、プロセス条件が異なるときに電源電圧ＶＤＤＶの上昇に必要なＰＳＷグループの数が変化する様子を模式的に示す図である。横軸は時間を示し、縦軸は電源電圧ＶＤＤＶを示す。図５の電圧上昇曲線４１に示されるように、製造プロセス条件がファスト条件である場合には、ＰＳＷグループＧ３をオンすることにより（即ちＰＳＷグループＧ１〜Ｇ３が導通状態となることにより）、電源電圧ＶＤＤＶが閾値電圧Ｖｊｕｄｇｅに到達している。またＰＳＷグループＧ１０をオンすることにより（即ちＰＳＷグループＧ１〜Ｇ１０が導通状態となることにより）、電源電圧ＶＤＤＶが、回路の動作に適切な動作電圧Ｖｏｐに到達している。
【００２６】
それに対して製造プロセス条件がスロー条件である場合には、電圧上昇曲線４２に示されるように、ＰＳＷグループＧ２をオンすることにより（即ちＰＳＷグループＧ１〜Ｇ２が導通状態となることにより）、電源電圧ＶＤＤＶが閾値電圧Ｖｊｕｄｇｅに到達している。またＰＳＷグループＧ６をオンすることにより（即ちＰＳＷグループＧ１〜Ｇ６が導通状態となることにより）、電源電圧ＶＤＤＶが、回路の動作に適切な動作電圧Ｖｏｐに到達している。
【００２７】
従って、図１の半導体集積回路において、昇圧検知回路１５により電源電圧ＶＤＤＶが所定値（図５のＶｊｕｄｇｅ）に到達したことを検知し、この時に導通状態にあるＰＳＷグループの数を判定すれば、プロセス条件を特定することができる。そしてこの導通状態にあるＰＳＷグループの数に応じて、設定時間間隔を適宜変化させればよい。具体的には、遅延時間制御回路１６が、検知信号のアサート時において導通状態にあるＰＳＷグループの数が所定の数よりも少ない場合に、設定時間間隔を短くするようにセレクタ回路２１−２乃至２１−ｎの少なくとも１つを制御する。これにより、電源電圧ＶＤＤＶが所定の閾値電圧Ｖｊｕｄｇｅに到達した後については、設定遅延時間を短くして電源電圧ＶＤＤＶの上昇速度を速くし、トータルでの電源復帰時間を短くすることができる。
【００２８】
図６は、設定時間間隔の調整により電源復帰時間を短くする様子を模式的に示す図である。電圧上昇曲線４１及び４２は、図５に示した電圧上昇曲線４１及び４２と同一である。プロセス条件がスロー条件である場合には、電圧上昇曲線４２に示されるように、閾値電圧Ｖｊｕｄｇｅに到達したときにオン状態にあるＰＳＷグループの数が２つである。このスロー条件時のオン状態にあるＰＳＷグループの数２は、ファスト条件の場合のオン状態のＰＳＷグループの数３よりも小さい。オン状態にあるＰＳＷグループの数の判定結果に応じて、図１の遅延時間制御回路１６は、例えばＰＳＷグループＧ４及びそれ以降のＰＳＷグループの設定時間間隔を短くするように、例えばセレクタ回路２１−４乃至２１−ｎを制御してその出力Ｙを切り換える。なおＰＳＷグループＧ１乃至Ｇｎの全ての設定時間間隔を短くするように、全てのセレクタ回路２１−４乃至２１−ｎを制御してその出力Ｙを切り換えてしまってもよい。この場合、既に出力Ｙがアサートされているセレクタ回路では、出力Ｙを短い遅延時間の信号に切り換えても、出力Ｙに変化は生じない。
【００２９】
以上のように設定時間間隔を制御することにより、図６の電圧上昇曲線４３に示すように、スロー条件の場合であっても電源電圧ＶＤＤＶが閾値電圧Ｖｊｕｄｇｅに到達してから後の電圧上昇速度を速めることができる。即ち、電源復帰開始から電源復帰終了までのトータルでの電源復帰時間を短縮することができる。
【００３０】
図７は、遅延時間制御回路１６による設定時間間隔制御の具体例を示す図である。図７に示す表は、ファスト、典型、及びスローの各プロセス条件に対して、閾値電圧Ｖｊｕｄｇｅに到達したときの導通状態のＰＳＷグループ数、及び閾値電圧Ｖｊｕｄｇｅに到達した後に選択するセレクタ回路の出力信号を示す。初期条件では、図１のセレクタ回路２１−２乃至２１−ｎは、最も遅延時間が長い入力Ｄ０を出力Ｙとして選択している。
【００３１】
ファスト条件の場合には、閾値電圧Ｖｊｕｄｇｅに到達するために必要なＰＳＷグループの数（閾値電圧Ｖｊｕｄｇｅに到達したときの導通状態のＰＳＷグループ数）は３である。遅延時間制御回路１６は、昇圧検知回路１５からの検知信号ＤＥＴがアサートされた時のオン状態ＰＳＷグループ数が３であると判定すると、それ以降の出力Ｙとして入力Ｄ０を選択するようにセレクタ回路を制御する。即ちこの場合は、出力Ｙを変化させないことになる。
【００３２】
典型条件の場合には、閾値電圧Ｖｊｕｄｇｅに到達するために必要なＰＳＷグループの数（閾値電圧Ｖｊｕｄｇｅに到達したときの導通状態のＰＳＷグループ数）は２である。遅延時間制御回路１６は、昇圧検知回路１５からの検知信号ＤＥＴがアサートされた時のオン状態ＰＳＷグループ数が２であると判定すると、それ以降の出力Ｙとして入力Ｄ１を選択するようにセレクタ回路を制御する。即ちこの場合、出力Ｙは、最長遅延時間の入力Ｄ０から中間遅延時間の入力Ｄ１に切り換えられる。これによりトータルでの電源復帰時間が短縮される。
【００３３】
スロー条件の場合には、閾値電圧Ｖｊｕｄｇｅに到達するために必要なＰＳＷグループの数（閾値電圧Ｖｊｕｄｇｅに到達したときの導通状態のＰＳＷグループ数）は１である。遅延時間制御回路１６は、昇圧検知回路１５からの検知信号ＤＥＴがアサートされた時のオン状態ＰＳＷグループ数が１であると判定すると、それ以降の出力Ｙとして入力Ｄ２を選択するようにセレクタ回路を制御する。即ちこの場合、出力Ｙは、最長遅延時間の入力Ｄ０から最短遅延時間の入力Ｄ２に切り換えられる。これによりトータルでの電源復帰時間が大幅に短縮される。
【００３４】
図８は、図１に示す半導体集積回路のファスト条件の場合の動作の一例を示す図である。図８において、初期状態であるタイミングＣ１において、遅延時間制御回路１６が出力する選択信号Ｉ２乃至Ｉｎは、セレクタ回路２１−２乃至２１−ｎが出力Ｙとして入力Ｄ０を選択するように設定される。ＰＳＷ制御回路１７が内部回路１４の電源復帰をするために制御信号Ｐ１（駆動バッファ２０−１の入力信号）をＬＯＷに変化させると、後段の制御信号Ｐ２及びＰ３（駆動バッファ２０−２及び２０−３の入力信号）が順次ＬＯＷに変化していく。このＬＯＷへの変化の間隔は、セレクタ回路が選択する入力Ｄ０の遅延時間に応じたものである。電源電圧ＶＤＤＶが閾値電圧Ｖｊｕｄｇｅに到達すると、昇圧検知回路１５の出力である検知信号ＤＥＴがＨＩＧＨにアサートされる。この場合、検知信号ＤＥＴのアサート時のオン状態ＰＳＷグループの数は３であるので、図７の表に示されるように、セレクタの出力Ｙは初期状態と同じＤ０とされる。即ち、タイミングＣ２に示されるように、遅延時間制御回路１６が出力する選択信号Ｉ２乃至Ｉｎは変化せず、セレクタの出力ＹはＤ０から変化しない。なお図８において、Ｉ２乃至Ｉｎ［０］は、各Ｉ２乃至Ｉｎの１ビット目であり、Ｉ２乃至Ｉｎ［１］は、各Ｉ２乃至Ｉｎの２ビット目である。両ビットがＬＯＷの状態が、Ｄ０選択状態に相当する。
【００３５】
図９は、図１に示す半導体集積回路のスロー条件の場合の動作の一例を示す図である。図９において、初期状態であるタイミングＣ１において、遅延時間制御回路１６が出力する選択信号Ｉ２乃至Ｉｎは、セレクタ回路２１−２乃至２１−ｎが出力Ｙとして入力Ｄ０を選択するように設定される。ＰＳＷ制御回路１７が内部回路１４の電源復帰をするために制御信号Ｐ１（駆動バッファ２０−１の入力信号）をＨＩＧＨに変化させると、後段の制御信号Ｐ２及びＰ３（駆動バッファ２０−２及び２０−３の入力信号）が順次ＨＩＧＨに変化していく。このＨＩＧＨへの変化の間隔は、セレクタ回路が選択する入力Ｄ０の遅延時間に応じたものである。電源電圧ＶＤＤＶが閾値電圧Ｖｊｕｄｇｅに到達すると、昇圧検知回路１５の出力である検知信号ＤＥＴがＨＩＧＨにアサートされる。この場合、検知信号ＤＥＴのアサート時のオン状態ＰＳＷグループの数は１であるので、図７の表に示されるように、セレクタの出力ＹはＤ２とされる。即ち、タイミングＣ２に示されるように、遅延時間制御回路１６が出力する選択信号Ｉ２乃至ＩｎはＤ２を選択する信号に変化し、セレクタの出力ＹはＤ２に変化する。なお図９において、Ｉ２乃至Ｉｎ［０］は、各Ｉ２乃至Ｉｎの１ビット目であり、Ｉ２乃至Ｉｎ［１］は、各Ｉ２乃至Ｉｎの２ビット目である。１ビット目がＬＯＷで２ビット目がＨＩＧＨの状態が、Ｄ２選択状態に相当する。
【００３６】
図１０は、昇圧検知回路１５の構成の一例を示す図である。昇圧検知回路１５は、ダミー回路５１と波形エッジ検出回路５２とを含む。ダミー回路５１は、ＶＤＤＶ電源線１２の電源電圧ＶＤＤＶとＶＳＳ電源線１３の電源電圧ＶＳＳが電源として供給される複数のインバータ５３が直列に接続された回路である。先頭のインバータ５３の入力は電源電圧ＶＳＳに接続されている。最後のインバータ５３の出力は波形エッジ検出回路５２の入力とされる。波形エッジ検出回路５２は、ダミー回路５１の出力信号の立ち下がりエッジを検出する。
【００３７】
なお、ダミー回路５１において直列接続されるインバータ５３は、一例であって前述したインバータ回路５３に限られるものではなく、例えばＮＡＮＤ回路やバッファ回路を用いて構成したようなものであってよい。また、ダミー回路５１は、平均的な論理(ロジック)回路の段数分あればよい。図１４に示すように、論理回路の平均の段数は入力データが出力されるフリップフロップ（ＦＦ）回路から次段のフリップフロップ回路の間の段数となる。フリップフロップ回路間の信号は、設計する半導体集積回路の動作周波数で決まるクロックサイクル時間内に伝搬する。したがって、半導体集積回路の動作周波数をｆ［Ｈｚ］、基本単位回路を構成するインバータ回路やＮＡＮＤ回路の１個あたりのゲート遅延をｐ［ｓ］とすると、必要な段数ＮはＮ＝１／（ｆ・ｐ）となる。また、フリップフロップ回路がない場合は、図１５に示すように内部回路の入力端子から出力端子までの論理回路の段数とすればよい。内部回路１４を電源復帰する際に、前述のＰＷＳグループが順次導通されることにより、ＶＤＤＶ電源線１２の電源電圧ＶＤＤＶが上昇していく。このとき、電源電圧ＶＤＤＶがインバータ５３の動作可能電圧に達するまでは、各インバータ５３の出力は、各インバータ５３内のＰＭＯＳトランジスタのオフ抵抗とＮＭＯＳトランジスタとのオフ抵抗とで分圧した電圧となる。これにより、ダミー回路５１の出力電圧は、電源電圧ＶＤＤＶの上昇に連れて上昇していく。
【００３８】
ＶＤＤＶ電源線１２の電源電圧ＶＤＤＶが、各インバータ５３の動作可能電圧まで立ち上がると、入力が電源電圧ＶＳＳである先頭のインバータ５３の出力がＨＩＧＨとなる。このＨＩＧＨにより第２段のインバータ５３の出力がＬＯＷに確定し、更にこのＬＯＷにより第３段のインバータ５３の出力がＨＩＧＨに確定し、同様にして、確定出力がインバータ５３の列を順次伝搬していき、最終的にダミー回路５１の出力がＬＯＷとなる。この過程において、インバータ５３の電源電圧ＶＤＤＶ側から電源電圧ＶＳＳ側に貫通電流が流れることにより、大きな電源ノイズが発生する可能性がある。しかし最終的にダミー回路５１の出力がＬＯＷとなるときには、ダミー回路５１内での貫通電流は減少しており、発生した電源ノイズの量も減少し収束していくため、大きな電源ノイズが発生する危険性はなくなっている。ダミー回路５１のインバータ５３の段数は、内部回路１４内の遅延時間が最長の経路と同等となっているので、ダミー回路５１の出力がＬＯＷに確定するときには、内部回路１４での大きな電源ノイズが発生する危険性もなくなっていると考えてよい。
【００３９】
図１１は、ダミー回路５１及び波形エッジ検出回路５２の動作の一例を示す図である。まず電圧上昇曲線６１に示すように、ＶＤＤＶ電源線１２の電源電圧ＶＤＤＶが電源復帰のために上昇していく。前述のように、電源電圧ＶＤＤＶがインバータ５３の動作可能電圧に達するまで、ダミー回路５１の出力電圧は、電源電圧ＶＤＤＶの上昇に連れて上昇していく。ダミー回路５１の出力電圧の電圧変化は、電圧曲線６２により示されている。電源電圧ＶＤＤＶが各インバータ５３の動作可能電圧まで立ち上がると、確定出力がインバータ５３の列を順次伝搬していき、タイミングＴ１でダミー回路５１の出力がＬＯＷに変化する。波形エッジ検出回路５２は、電圧曲線６２として示されるダミー回路５１の出力の立ち下がりエッジを検出して、検知信号ＤＥＴをＬＯＷからＨＩＧＨに変化させる。
【００４０】
図１２は、波形エッジ検出回路５２の構成の一例を示す図である。波形エッジ検出回路５２は、インバータ７０、インバータ８１乃至８７、ＮＡＮＤ回路８８乃至９３、及びＮＯＲ回路９４を含む。波形エッジ検出回路５２の各論理回路は、電源電圧ＶＤＤと電源電圧ＶＳＳとにより動作する。
【００４１】
インバータ７０は、ＰＭＯＳトランジスタ７２乃至７４及びＮＭＯＳトランジスタ７５を含む。ＰＭＯＳトランジスタ７２のソースはＶＤＤ電源線７１に接続され、ゲートは接地されている。ＰＭＯＳトランジスタ７３のソースはＰＭＯＳトランジスタ７２のドレインに接続され、ゲートは接地されている。ＰＭＯＳトランジスタ７４のソースはＰＭＯＳトランジスタ７３のドレインに接続され、ゲートはインバータ７０の入力端子７６に接続され、ドレインはインバータ７０の出力端子７７に接続されている。ＮＭＯＳトランジスタ７５のゲートはインバータ７０の入力端子７６に接続され、ドレインがインバータ７０の出力端子７７に接続され、ソースが接地されている。インバータ７０の入力端子７６は、ダミー回路５１の出力信号ＯＵＴが印加される。インバータ７０の出力端子７７は、インバータ８３の入力端子に接続されている。
【００４２】
インバータ７０は、閾値Ｖｔｈが所定の電圧（例えば１００ｍＶ）に設定されている。ダミー回路５１の出力信号ＯＵＴが閾値電圧Ｖｔｈ以下のときは、インバータ７０の出力信号はＨＩＧＨとなる。またダミー回路５１の出力信号ＯＵＴが閾値電圧Ｖｔｈより大きいときは、インバータ７０の出力信号はＬＯＷとなるものである。
【００４３】
インバータ８１の入力は、例えばＰＳＷ制御回路１７の出力Ｐ１の反転信号／Ｐ１であり、この信号／Ｐ１がＨＩＧＨになることで、波形エッジ検出回路５２が活性化される（動作可能状態となる）。ダミー回路５１の出力信号ＯＵＴが電圧ゼロから上昇して一時的に閾値電圧Ｖｔｈを超えてその後閾値電圧Ｖｔｈ以下に落ちることにより、インバータ７０は一時的にＬＯＷになるＬＯＷパルスを発生する。このＬＯＷパルスのＬＯＷからＨＩＧＨへのエッジにより、ＮＡＮＤ回路９２及び９３からなるラッチがセットされて、検知信号ＤＥＴである出力信号がＬＯＷからＨＩＧＨとなる。
【００４４】
図１３は、遅延時間制御回路１６の構成の一例を示す図である。図１３の遅延時間制御回路１６は、割込み制御部１０１、レジスタ部１０２、ＰＳＷ状態比較回路部１０３、及び遅延バッファセレクタ制御信号生成部１０４を含む。レジスタ部１０２には、検知信号ＤＥＴがアサートされた時に何れのＰＳＷグループが導通状態であるのかに応じて、セレクタ回路２１−２乃至２１−ｎをどのように制御するのかに関するデータが予め書き込まれている。即ち例えば、図７に示すテーブルと同等のデータが書き込まれている。割込み制御部１０１は、昇圧検知回路１５から検知信号ＤＥＴを受け取り、検知信号ＤＥＴがアサートされると所定の割込み制御動作を開始する。割込み制御部１０１の割込み制御動作が開始されると、ＰＳＷ状態比較回路部１０３が、何れのＰＳＷグループが導通状態であるのかを示す制御信号Ｐ１乃至Ｐｎとレジスタ部１０２の格納データとを比較する。ＰＳＷ状態比較回路部１０３は、この比較の結果に応じて必要があれば、遅延バッファセレクタ制御信号生成部１０４にセレクタ回路２１−２乃至２１−ｎへの選択信号Ｉ１乃至Ｉｎを変化させるように指示する。遅延バッファセレクタ制御信号生成部１０４は、ＰＳＷ状態比較回路部１０３からの指示に応じて、セレクタ回路２１−２乃至２１−ｎへの選択信号Ｉ１乃至Ｉｎを適宜変化させる。
【００４５】
以上のようにして、図１に示す半導体集積回路においては、製造プロセス条件がスロー条件等であると検知した際には、その後にオンするＰＳＷグループの時間間隔を短くすることができる。即ち、半導体集積回路の製造プロセス条件をパワーゲーティング回路の動作時に判断し、駆動バッファ２０−１乃至２０−ｎが順次オンする時間間隔を短縮し、短時間で電源電圧ＶＤＤＶを立ち上げることが可能となる。この結果、回路規模の大きな大規模な半導体集積回路において、短いデータ処理単位時間で電源をオン・オフする場合であってもパワーゲーティング回路を動作させ、内部回路の非動作時の消費電流量を削減することが可能になる。
【００４６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４７】
なお本願発明は以下の内容を含むものである。
（付記１）
第１の電源線と第２の電源線との間に並列に配置された複数の電源スイッチと、
前記複数の電源スイッチを設定時間間隔で順次導通させる駆動回路と、
前記第２の電源線と第３の電源線との間に配置される内部回路と、
前記第２の電源線と前記第３の電源線との間の電圧が上昇して所定値に到達すると検知信号をアサートする昇圧検知回路と、
前記検知信号のアサート時において導通状態にある前記複数の電源スイッチの数に応じて前記設定時間間隔を変化させる制御回路と
を含むことを特徴とする半導体集積回路。
（付記２）
前記制御回路は、前記導通状態にある前記複数の電源スイッチの数が所定の数よりも少ない場合に、前記設定時間間隔を短くすることを特徴とする付記１記載の半導体集積回路。
（付記３）
前記駆動回路は、
前記複数の電源スイッチを順次駆動する複数の駆動バッファと、
直列接続された複数の遅延素子と、
前記複数の遅延素子からそれぞれ出力される複数の出力信号のうちの１つを選択して前記複数の駆動バッファのうちの１つの駆動バッファに供給するセレクタ回路と
を含み、前記制御回路は、前記導通状態にある前記複数の電源スイッチの数に応じて前記セレクタ回路の選択信号を変化させることを特徴とする付記１又は２記載の半導体集積回路。
（付記４）
昇圧検知回路は、
前記第２の電源線と前記第３の電源線とから電源を供給される複数のインバータが直列に接続されたダミー回路と、
前記ダミー回路の出力信号のエッジを検出するエッジ検出回路と
を含むことを特徴とする付記１乃至３何れか一項記載の半導体集積回路。
（付記５）
第１の電源線と第２の電源線との間に並列に配置された複数の電源スイッチを設定時間間隔で順次導通させ、前記第２の電源線と第３の電源線との間に配置される内部回路に電源電圧を供給する半導体集積回路において、
前記第２の電源線と前記第３の電源線との間の電圧が上昇して所定値に到達すると検知信号をアサートさせ、
前記検知信号のアサート時において導通状態にある前記複数の電源スイッチの数に応じて前記設定時間間隔を変化させる
段階を含むことを特徴とする半導体集積回路の電源制御方法。
（付記６）
前記設定時間間隔を変化させる段階は、前記導通状態にある前記複数の電源スイッチの数が所定の数よりも少ない場合に、前記設定時間間隔を短くすることを特徴とする付記５記載の半導体集積回路の電源制御方法。
【符号の説明】
【００４８】
１０  電源スイッチ
１１  ＶＤＤ電源線
１２  ＶＤＤＶ電源線
１３  ＶＳＳ電源線
１４  内部回路
１５  昇圧検知回路
１６  遅延時間制御回路
１７  ＰＳＷ制御回路
２０−１〜２０−ｎ  駆動バッファ
２１−２〜２１−ｎ  セレクタ回路
２２−２〜２２−ｎ  遅延素子列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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