(57)【特許請求の範囲】
【請求項１】
抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、
前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
前記抵抗変化層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも酸素不足度が小さい第２の遷移金属酸化物層とを含み、
前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
前記書き込み方法は、
前記抵抗変化型不揮発性記憶素子に前記第１電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず、前記第１抵抗状態に留まるか否かを判定する第１判定ステップと、
前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定された場合に、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第１の強回復電圧パルスと、前記第１の強回復電圧パルスに後続し、前記第１電圧のパルスの幅より長いパルス幅を有し、かつ、前記第１電圧と極性が同じである第２の強回復電圧パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する強回復ステップとを含む
抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項２】
さらに、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定された場合に、前記強回復ステップに先立ち、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第１の前置回復電圧パルスと、前記第１の前置回復電圧パルスに後続し、前記第１電圧と極性が同じである第２の前置回復電圧パルスとの２パルスで構成される前置回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する前置回復ステップを含み、
前記強回復ステップでは、前記前置回復ステップを経ても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できない場合に、前記強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する
請求項１に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項３】
前記第１の前置回復電圧パルスと前記第１の強回復電圧パルスの振幅は等しい
請求項２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項４】
さらに、前記第２の強回復電圧パルス印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移したか否かを判定する第２判定ステップを含み、
前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に達するまで、前記強回復ステップでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定が繰り返される
請求項１〜請求項３のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項５】
前記強回復ステップでの強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移しない場合、
前記第２の強回復電圧パルスを、より長いパルス幅を有する新たな第２の強回復電圧パルスに変更したうえで、前記強回復ステップでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返す
請求項４に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項６】
前記第１の遷移金属酸化物層は、ＴａＯｘで表される組成を有する層であり、
前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
請求項１〜請求項５のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項７】
前記抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、
前記第１抵抗状態は、前記高抵抗状態であり、
前記第２抵抗状態は、前記低抵抗状態である
請求項１〜請求項６のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項８】
抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルと、前記メモリセルを駆動する駆動回路とを備えた抵抗変化型不揮発性記憶装置であって、
前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
前記抵抗変化層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも酸素不足度が小さい第２の遷移金属酸化物層とを含み、
前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
前記駆動回路は、
前記メモリセルへの書き込みを行う書き込み回路と、
前記メモリセルからの読み出しを行うセンスアンプと、
前記書き込み回路によって前記抵抗変化型不揮発性記憶素子に前記第１電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず、前記第１抵抗状態に留まるか否かの第１判定ステップを、前記センスアンプを用いて行う制御回路とを有し、
前記制御回路は、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定した場合に、前記第２電圧より振幅が大きく、かつ極性が同じである第１の強回復電圧パルスと、前記第１の強回復電圧パルスに後続し、前記第１電圧のパルスの幅より長いパルス幅を有し、かつ、前記第１電圧と極性が同じである第２の強回復電圧パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する強回復ステップを行うように、前記書き込み回路を制御する
抵抗変化型不揮発性記憶装置。
【請求項９】
前記制御回路は、
さらに、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定した場合に、前記強回復ステップに先立ち、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第１の前置回復電圧パルスと、前記第１の前置回復電圧パルスに後続し、前記第１電圧と極性が同じである第２の前置回復電圧パルスとの２パルスで構成される前置回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する前置回復ステップを行うように、前記書き込み回路を制御し、
前記強回復ステップでは、前記前置回復ステップを経ても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できない場合に、前記強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する強回復ステップを行うように、前記書き込み回路を制御する
請求項８に記載の抵抗変化型不揮発性記憶装置。
【請求項１０】
前記第１の前置回復電圧パルスと前記第１の強回復電圧パルスの振幅は等しい
請求項９に記載の抵抗変化型不揮発性記憶装置。
【請求項１１】
前記制御回路は、
さらに、前記第２の強回復電圧パルス印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移したか否かの第２判定ステップを、前記センスアンプを用いて行い、
前記書き込み回路と前記センスアンプとを制御することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に達するまで、前記強回復電圧パルスセットでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定を繰り返す
請求項８〜請求項１０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１２】
前記制御回路は、前記強回復ステップでの強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移しない場合、前記書き込み回路と前記センスアンプとを制御することで、前記第２の強回復電圧パルスを、より長いパルス幅を有する新たな第２の強回復電圧パルスに変更したうえで、前記強回復ステップでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返す
請求項１１に記載の抵抗変化型不揮発性記憶装置。
【請求項１３】
前記第１の遷移金属酸化物層は、ＴａＯｘで表される組成を有する層であり、
前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
請求項８〜請求項１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１４】
前記スイッチ素子は、ＭＯＳトランジスタである
請求項８〜請求項１３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１５】
前記スイッチ素子は、双方向ダイオードである
請求項８〜請求項１３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１６】
前記抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、
前記第１抵抗状態は、前記高抵抗状態であり、
前記第２抵抗状態は、前記低抵抗状態である
請求項８〜請求項１５のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子の抵抗変化を安定的に持続させるための書き込み方法および抵抗変化型不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる（例えば、特許文献１〜３、非特許文献１参照）。【０００３】
ここで、抵抗変化素子とは、電気信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−４９３５号公報（図１、図２）
【特許文献２】国際公開第２００８／１４９４８４号
【特許文献３】国際公開第２００９／０５０８３３号
【非特許文献】
【０００５】
【非特許文献１】Ｉ．Ｇ．Ｂａｅｋ  ｅｔ  ａｌ．，ＩＥＤＭ２００４，ｐ．５８７（Ｆｉｇ．５（ｂ））
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の技術では、１個の高抵抗化電圧パルスと１個の低抵抗化電圧パルスとを交互に印加することを繰り返した場合に、書き換え初期は、安定的に抵抗変化動作をするが、書き換え回数を増やしていくと、抵抗変化状態が不安定になるという課題がある。【０００７】
本発明は上記課題を解決するためになされたものであり、従来生じていた不安定な抵抗変化現象を改善する抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも酸素不足度が小さい第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子に前記第１電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず、前記第１抵抗状態に留まるか否かを判定する第１判定ステップと、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定された場合に、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第１の強回復電圧パルスと、前記第１の強回復電圧パルスに後続し、前記第１電圧のパルスの幅より長いパルス幅を有し、かつ、前記第１電圧と極性が同じである第２の強回復電圧パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する強回復ステップとを含む。【０００９】
なお、本発明は、このような抵抗変化型不揮発性記憶素子の書き込み方法として実現できるだけでなく、このような書き込み方法を実行する駆動回路を備えた抵抗変化型不揮発性記憶装置として実現することもできる。
【発明の効果】
【００１０】
本発明の抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置によれば、書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性を大きく向上できる。
【図面の簡単な説明】
【００１１】
【図１】図１の（ａ）は高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施することを繰り返した場合におけるパルス波形の模式図であり、図１の（ｂ）は図１の（ａ）に示した高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に繰り返して印加した場合における通常の抵抗変化特性を示す図であり、図１の（ｃ）は「高抵抗（ＨＲ）張り付き」という不具合が発生した場合の異常な抵抗変化特性を示す図である。
【図２】図２の（ａ）は本発明の実施の形態に係る第１の機能回復電圧パルスの印加と第２の機能回復電圧パルスの印加とを交互に繰り返して実施する場合におけるパルス波形の模式図であり、図２の（ｂ）は図２の（ａ）に示した第１の機能回復電圧パルスと第２の機能回復電圧パルスとを交互に繰り返して印加した場合における「ＨＲ張り付き」からの回復特性を示す図であり、図２の（ｃ）は「ＨＲ張り付き」から回復した後の通常の抵抗変化特性を示す図である。
【図３】図３の（ａ）および図３の（ｂ）は本発明の実施の形態に係る機能回復電圧パルスセットの印加による「ＨＲ張り付き」からの回復についての推定メカニズムを説明するための図である。
【図４】図４の（ａ）は本発明の比較例における電圧不足の第１の機能回復電圧パルスの印加と第２の機能回復電圧パルスの印加とを交互に繰り返して実施する場合におけるパルス波形の模式図であり、図４の（ｂ）は本発明の比較例における第２の機能回復電圧パルスのみを連続して印加する場合におけるパルス波形の模式図であり、図４の（ｃ）は本発明の比較例における第１の機能回復電圧パルスのみを連続して印加する場合におけるパルス波形の模式図である。
【図５】図５の（ａ）は本発明の実施の形態に係る第１の再ブレイク電圧パルスの印加と第２の再ブレイク電圧パルスの印加とを交互に繰り返して実施する場合におけるパルス波形の模式図であり、図５の（ｂ）は図５の（ａ）に示した第１の再ブレイク電圧パルスと第２の再ブレイク電圧パルスとを交互に繰り返して印加した場合における「ＨＲ張り付き」からの回復特性を示す図であり、図５の（ｃ）は「ＨＲ張り付き」から回復した後の通常パルスによる抵抗変化特性を示す図である。
【図６】図６の（ａ）〜図６の（ｃ）は本発明の実施の形態の再ブレイクによる「ＨＲ張り付き」からの回復についての推定メカニズムを説明するための図である。
【図７】図７の（ａ）は本発明の実施の形態に係る第１の強回復電圧パルスの印加と第２の強回復電圧パルスの印加とを交互に繰り返して実施する場合におけるパルス波形の模式図であり、図７の（ｂ）は図７の（ａ）に示した第１の強回復電圧パルスと第２の強回復電圧パルスとを交互に繰り返して印加した場合における「ＨＲ張り付き」からの回復特性を示す図である。
【図８】図８は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の構成図である。
【図９】図９は、本発明の実施の形態に係るセンスアンプの詳細な構成の一例を示す回路図である。
【図１０】図１０は、本発明の実施の形態に係るセンスアンプの判定レベルを説明するための図である。
【図１１】図１１は、本発明の実施の形態に係る各動作における設定電圧を説明するための図である。
【図１２】図１２の（ａ）〜図１２の（ｃ）は本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図である。
【図１３】図１３は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置における「ＨＲ張り付き」からの回復を行うためのＬＲ化書き込みのフロー図である。
【図１４】図１４は、本発明の別の実施の形態に係る抵抗変化型不揮発性記憶装置における「ＨＲ張り付き」からの回復を行うためのＬＲ化書き込みのフロー図である。
【図１５】図１５は、従来の抵抗変化型不揮発性記憶素子におけるフォーミング電圧の遷移金属酸化物膜厚への依存を示す特性図である。
【図１６】図１６は、従来の可変抵抗素子の断面の模式図である。
【図１７】図１７の（ａ）は従来技術において書き込みを行う場合のパルス波形図であり、図１７の（ｂ）は従来技術において消去を行う場合のパルス波形図である。
【図１８】図１８は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。
【発明を実施するための形態】
【００１２】
まず、本発明の実施の形態を説明する前に、本発明の課題を詳細に説明する。
【００１３】
［背景技術］
従来、抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子とを直列に接続して構成された、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端はソース線またはビット線（つまり、抵抗変化素子の一端が接続されていないソース線またはビット線）に接続される。ソース線は、ビット線またはワード線と平行に配置される。
【００１４】
また、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子とを直列に接続して構成された、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置も一般的に知られている。
【００１５】
以下、代表的な従来の抵抗変化素子を説明する。
【００１６】
非特許文献１では、遷移金属酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性メモリが開示されている。遷移金属酸化物の薄膜は、通常、絶縁体であり、遷移金属酸化物の薄膜の抵抗値を電気パルスの印加にて変化可能にするためには、フォーミング処理を行い、高抵抗状態と低抵抗状態を切り替え可能な導電パスを形成する必要があることが示されている。
【００１７】
図１５は、非特許文献１で示されているフォーミング電圧（Ｖ＿ｆｏｒｍ）の遷移金属酸化物の膜厚（ＴＭＯ  Ｔｈｉｃｋｎｅｓｓ）への依存を示す特性図である。遷移金属酸化物としては、ＮｉＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２の４種類の特性が示されており、必要なフォーミング電圧は、遷移金属酸化物の種類に依存し、遷移金属酸化物の膜厚が厚くなるほど、高くなる。このため、フォーミング電圧を低減させるためには、ＮｉＯのような遷移金属酸化物を選択し、遷移金属酸化物の膜厚を薄膜化することが好ましい。なお、フォーミングとは、製造後の抵抗変化素子を、電気信号に基づいて可逆的に抵抗値が変化できる状態（通常動作）にするために、抵抗変化素子に対して通常動作における電圧よりも大きな電圧を印加することをいう。
【００１８】
特許文献１では、絶縁体膜（アモルファスＧｄ２Ｏ３）と導体膜（ＣｕＴｅ）から成るイオン伝導型抵抗変化素子で構成された不揮発性メモリが開示されている。
【００１９】
図１６は、特許文献１で示されている可変抵抗素子５の断面の模式図である。
【００２０】
可変抵抗素子５は、２つの電極１および２の間に導体膜３と絶縁体膜４の積層構造を持つ構成となっている。ここでは、導体膜３に用いる材料としては、例えば、Ｃｕ、Ａｇ、Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が開示され、また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ２Ｏ３や、ＳｉＯ２等の絶縁体が開示されている。
【００２１】
図１６に示す可変抵抗素子５への書き込みについては、電極１の電位が電極２の電位よりも高くなる電圧を印加すると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１および２間が導通して可変抵抗素子５が低抵抗化（ＬＲ化）する。このようにして可変抵抗素子５へのデータの書き込み（ＬＲ化）が行われる。逆に、電極１の電位が電極２の電位よりも低くなる電圧を印加すると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１および２間の絶縁性が増して、可変抵抗素子５が高抵抗化（ＨＲ化）する。このようにして可変抵抗素子５へのデータの消去（ＨＲ化）が行われる。
【００２２】
図１７の（ａ）および図１７の（ｂ）は、１回のデータ記録を行う場合に、可変抵抗素子５に印加する電圧パルスの波形図である。
【００２３】
図１７の（ａ）は、書き込み（“１”データの記録）を行う場合のパルス波形である。ここでは、まず逆極性の電圧パルスとして消去電圧パルスＰＥを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＷを印加している。即ち、２つの電圧パルスＰＥおよびＰＷのセットにより、“１”情報の記録を行う電圧パルスＰ１を構成している。
【００２４】
図１７の（ｂ）は、消去（“０”データの記録）を行う場合のパルス波形である。ここでは、まず逆極性の電圧パルスとして書き込み電圧パルスＰＷを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＥを印加している。即ち、２つの電圧パルスＰＷおよびＰＥのセットにより、“０”情報の記録を行う電圧パルスＰ０を構成している。
【００２５】
図１７の（ａ）および図１７の（ｂ）に示した電圧パルスＰ１およびＰ０を用いて、可変抵抗素子５にデータの記録を行うことにより、同じ極性の電圧パルスＰＷまたはＰＥが連続する回数が２回以下に制限される。これにより、同一極性の電圧パルスＰＷまたはＰＥが多数回連続して印加されることによる可変抵抗素子５の抵抗値の変化（ＬＲ状態が高抵抗方向に変動する不具合、ＨＲ状態が低抵抗方向に変動する不具合）を抑制することができ、書き換え寿命が向上する。
【００２６】
ここで、背景技術で開示されたことをまとめると、非特許文献１では、遷移金属酸化物の幾つかは、電気的パルスの印加により可逆的かつ不揮発的な抵抗変化現象を示すこと、また、その抵抗変化現象が起こり得る状態にするためには、当該状態になってから可逆的な抵抗変化を起こすために印加する電圧よりも絶対値が大きい電圧を、あらかじめ印加する必要があることが開示されている。なお、本明細書では統一して、そのような電圧を印加する動作（上述のフォーミングを含む動作）を初期ブレイクと称し、初期ブレイクで印加される電圧を初期ブレイク電圧と称する。
【００２７】
非特許文献１には、初期ブレイクのメカニズムとして、初期の絶縁状態に近い非常に高抵抗な状態にある遷移金属酸化物に対し、可逆的な抵抗変化が可能な導電パスを形成するモデルで説明できることが開示されている。
【００２８】
特許文献１では、記録すべき情報に対応する一方の極性の電圧が可変抵抗素子に印加される前に、他方の極性の電圧を可変抵抗素子に印加することで、抵抗変化素子の書き換え寿命を向上させるデータ記録方法が開示されている。
【００２９】
そして、このような抵抗変化素子をメモリセルとして用いることで、例えばフラッシュメモリなどの一般的に知られている不揮発性メモリに比べ、高速なメモリが構成できることが期待できる。
【００３０】
［本願発明者らによる知見］
本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（例えば、酸化タンタル）の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。
【００３１】
ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足している酸化物をいう。
【００３２】
課題を説明するための準備として、酸素不足型のＴａ酸化物（ＴａＯｘ、０＜ｘ＜２．５）を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は関連特許である特許文献２および特許文献３に開示されている。
【００３３】
図１８は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図である。図１８に示されるように、１Ｔ１Ｒ型メモリセルは、通常、ＮＭＯＳトランジスタ１０４と抵抗変化素子１００とから構成されている。
【００３４】
図１８に示されるように、抵抗変化素子１００は、下部電極１００ａ、酸素不足型の遷移金属酸化物で構成された低抵抗な第１の遷移金属酸化物層（ここでは、第１のタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５））１００ｂ−１と高抵抗な第２の遷移金属酸化物層（ここでは、第２のタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ））１００ｂ−２とを積層して構成される抵抗変化層１００ｂ、および上部電極１００ｃが積層して形成された素子である。下部電極１００ａから下部電極端子１０５が引き出され、上部電極１００ｃから上部電極端子１０２が引き出されている。
【００３５】
また、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続され、抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、下部電極端子１０１として引き出され、ＮＭＯＳトランジスタ１０４の基板端子は、接地電位に接続されている。ここでは高抵抗な第２の遷移金属酸化物層１００ｂ−２を、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子１０２側に配置している。
【００３６】
ここで、上部電極１００ｃの材料としては、関連特許である上記特許文献３に開示されている様に、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用できる。
【００３７】
特許文献３には、抵抗変化層１００ｂの上部電極１００ｃとの界面付近における抵抗変化が、標準電極電位が抵抗変化層１００ｂの構成元素であるＴａよりも高い電極材料で上部電極１００ｃを構成した場合には起こりやすく、標準電極電位がＴａよりも低い電極材料で上部電極１００ｃを構成した場合には起こりにくいこと、また、上部電極１００ｃを構成する電極材料と抵抗変化層１００ｂを構成する金属の標準電極電位との差が、大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなることが開示されている。
【００３８】
なお、一般に標準電極電位は、酸化されにくさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。特に、標準電極電位が高いＰｔまたはＩｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。
【００３９】
また、図１８に示されたメモリセルでは、上部電極端子１０２を基準として下部電極端子１０１に正の所定電圧（例えば、第１の閾値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合、抵抗変化層１００ｂにおける上部電極１００ｃとの界面近傍で還元が起こり、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部電極端子１０１を基準として上部電極端子１０２に別の正の所定電圧（例えば、第２の閾値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合、抵抗変化層１００ｂにおける上部電極１００ｃとの界面近傍で酸化が起こり、抵抗変化素子１００は高抵抗状態に遷移する。ここで、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。
【００４０】
しかしながら、上述した抵抗変化素子を用いたメモリセルにおいて、高抵抗化電圧パルス（１回）と低抵抗化電圧パルス（１回）とを交互に印加することを繰り返した場合に、書き換え初期は、安定的に抵抗変化動作をするが、書き換え回数を増やしていくと、抵抗変化状態が不安定になるという課題がある。
【００４１】
そこで、本発明者らは、上記課題を解決するために、鋭意検討した結果、以下のような抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置を考案するに至った。
【００４２】
つまり、上記課題を解決する本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法の一形態は、抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも酸素不足度が小さい第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子に前記第１電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず、前記第１抵抗状態に留まるか否かを判定する第１判定ステップと、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定された場合に、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第１の強回復電圧パルスと、前記第１の強回復電圧パルスに後続し、前記第１電圧のパルスの幅より長いパルス幅を有し、かつ、前記第１電圧と極性が同じである第２の強回復電圧パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する強回復ステップとを含む。
【００４３】
これにより、「ＨＲ張り付き」等のような抵抗変化における不具合が生じた場合であっても、抵抗変化型不揮発性記憶素子に対して少なくとも１回、強回復電圧パルスセットが印加されるので、そのような不具合が解消される。よって、抵抗変化型不揮発性記憶素子の書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性を大きく向上できる。
【００４４】
ここで、さらに、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定された場合に、前記強回復ステップに先立ち、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第１の前置回復電圧パルスと、前記第１の前置回復電圧パルスに後続し、前記第１電圧と極性が同じである第２の前置回復電圧パルスとの２パルスで構成される前置回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する前置回復ステップを含み、前記強回復ステップでは、前記前置回復ステップを経ても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できない場合に、前記強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加してもよい。これにより、強回復電圧パルスセットの印加に先立ち、前記回復電圧パルスセットが抵抗変化型不揮発性記憶素子に印加されるので、さらに、「ＨＲ張り付き」等のような抵抗変化における不具合が解消される確率が高まる。
【００４５】
また、前記第１の前置回復電圧パルスと前記第１の強回復電圧パルスの振幅は等しくてもよい。これにより、第１の前置回復電圧パルスと第１の強回復電圧パルスの振幅は等しいので、これらの電圧パルスの発生回路を共通化できる。
【００４６】
また、さらに、前記第２の強回復電圧パルス印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移したか否かを判定する第２判定ステップを含み、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に達するまで、前記強回復ステップでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定が繰り返されてもよい。これにより、抵抗変化における不具合が解消されるまで強回復ステップが繰り返されるので、「ＨＲ張り付き」等のような抵抗変化における不具合が確実に解消される。
【００４７】
また、前記強回復ステップでの強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移しない場合、前記第２の強回復電圧パルスを、より長いパルス幅を有する新たな第２の強回復電圧パルスに変更したうえで、前記強回復ステップでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返してもよい。これにより、抵抗変化における不具合が解消されるまで第２の強回復電圧パルスのパルス幅が拡大されていくので、より強固な「ＨＲ張り付き」等のような抵抗変化における不具合であっても、解消され得る。
【００４８】
なお、抵抗変化型不揮発性記憶素子の材料としては、前記第１の遷移金属酸化物層は、ＴａＯｘで表される組成を有する層であり、前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層であってもよい。また、抵抗変化における不具合の具体例としては、前記抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、前記第１抵抗状態は、前記高抵抗状態であり、前記第２抵抗状態は、前記低抵抗状態であってもよい。
【００４９】
また、上記課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルと、前記メモリセルを駆動する駆動回路とを備えた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも酸素不足度が小さい第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記駆動回路は、前記メモリセルへの書き込みを行う書き込み回路と、前記メモリセルからの読み出しを行うセンスアンプと、前記書き込み回路によって前記抵抗変化型不揮発性記憶素子に前記第１電圧のパルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず、前記第１抵抗状態に留まるか否かの第１判定ステップを、前記センスアンプを用いて行う制御回路とを有し、前記制御回路は、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定した場合に、前記第２電圧より振幅が大きく、かつ極性が同じである第１の強回復電圧パルスと、前記第１の強回復電圧パルスに後続し、前記第１電圧のパルスの幅より長いパルス幅を有し、かつ、前記第１電圧と極性が同じである第２の強回復電圧パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する強回復ステップを行うように、前記書き込み回路を制御する。
【００５０】
これにより、「ＨＲ張り付き」等のような抵抗変化における不具合が生じた場合であっても、抵抗変化型不揮発性記憶素子に対して少なくとも１回、強回復電圧パルスセットが印加されるので、そのような不具合が解消される。よって、抵抗変化型不揮発性記憶素子の書き換え回数が増加しても適切な動作ウィンドウを確保することが可能となり、その結果、抵抗変化動作を安定的に持続でき、不揮発性記憶装置の信頼性を大きく向上できる。
【００５１】
ここで、前記制御回路は、さらに、前記第１判定ステップにおいて前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できず前記第１抵抗状態に留まると判定した場合に、前記強回復ステップに先立ち、前記第２電圧より振幅が大きく、かつ前記第２電圧と極性が同じである第１の前置回復電圧パルスと、前記第１の前置回復電圧パルスに後続し、前記第１電圧と極性が同じである第２の前置回復電圧パルスとの２パルスで構成される前置回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する前置回復ステップを行うように、前記書き込み回路を制御し、前記強回復ステップでは、前記前置回復ステップを経ても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移できない場合に、前記強回復電圧パルスセットを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する強回復ステップを行うように、前記書き込み回路を制御してもよい。これにより、強回復電圧パルスセットの印加に先立ち、前記回復電圧パルスセットが抵抗変化型不揮発性記憶素子に印加されるので、さらに、「ＨＲ張り付き」等のような抵抗変化における不具合が解消される確率が高まる。
【００５２】
また、前記第１の前置回復電圧パルスと前記第１の強回復電圧パルスの振幅は等しくてもよい。これにより、第１の前置回復電圧パルスと第１の強回復電圧パルスの振幅は等しいので、これらの電圧パルスの発生回路を共通化できる。
【００５３】
また、前記制御回路は、さらに、前記第２の強回復電圧パルス印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移したか否かの第２判定ステップを、前記センスアンプを用いて行い、前記書き込み回路と前記センスアンプとを制御することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に達するまで、前記強回復電圧パルスセットでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定を繰り返してもよい。これにより、抵抗変化における不具合が解消されるまで強回復ステップが繰り返されるので、「ＨＲ張り付き」等のような抵抗変化における不具合が確実に解消される。
【００５４】
また、前記制御回路は、前記強回復ステップでの強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記第２抵抗状態に遷移しない場合、前記書き込み回路と前記センスアンプとを制御することで、前記第２の強回復電圧パルスを、より長いパルス幅を有する新たな第２の強回復電圧パルスに変更したうえで、前記強回復ステップでの前記強回復電圧パルスセットの印加および前記第２判定ステップでの判定を、所定の回数繰り返してもよい。これにより、抵抗変化における不具合が解消されるまで第２の強回復電圧パルスのパルス幅が拡大されていくので、より強固な「ＨＲ張り付き」等のような抵抗変化における不具合であっても、解消され得る。
【００５５】
なお、抵抗変化型不揮発性記憶素子の材料としては、前記第１の遷移金属酸化物層は、ＴａＯｘで表される組成を有する層であり、前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層であってもよい。また、メモリセルの具体的な構成例としては、前記スイッチ素子は、ＭＯＳトランジスタであってもよいし、双方向ダイオードであってもよい。さらに、抵抗変化における不具合の具体例としては、前記抵抗変化型不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移する素子であり、前記第１抵抗状態は、前記高抵抗状態であり、前記第２抵抗状態は、前記低抵抗状態であってもよい。
【００５６】
［本発明の課題の詳細な説明］
ここで、本発明の課題について、より詳細に説明する。
【００５７】
まず、図１８に示すような、上部電極１００ｃがＩｒ（イリジウム）、下部電極１００ａがＴａＮ（窒化タンタル）、抵抗変化層が第１の遷移金属酸化物層（ここでは、第１のタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５））１００ｂ−１および第２の遷移金属酸化物層（ここでは、第２のタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ））１００ｂ−２で構成される抵抗変化素子１００を用いて構成された１Ｔ１Ｒ型メモリセルについて、抵抗変化特性を示し、その課題を詳細に説明する。
【００５８】
ここで実験に用いたサンプルは、抵抗変化層１００ｂの面積が０．２５μｍ２（＝０．５μｍ×０．５μｍ）であり、下部電極１００ａに接する第１の遷移金属酸化物層１００ｂ−１（ここでは、ＴａＯｘ：ｘ＝１．５４、膜厚：３０ｎｍ）、および上部電極１００ｃに接する第２の遷移金属酸化物層１００ｂ−２（ここでは、ＴａＯｙ：ｙ＝２．４７、膜厚：６．５ｎｍ）を有している。スイッチ素子であるＮＭＯＳトランジスタ１０４は、ゲート幅Ｗ：０．４４μｍ、ゲート長Ｌ：０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘ：３．５ｎｍである。
【００５９】
第２の遷移金属酸化物層１００ｂ−２（ここでは、ＴａＯｙ）は、上部電極１００ｃの製造工程前に、スパッタリングにより成膜された第１の遷移金属酸化物層１００ｂ−１（ここでは、ＴａＯｘ）の上にスパッタリングにより成膜され、第１の遷移金属酸化物層１００ｂ−１（ここでは、ＴａＯｘ）と比べて酸素不足度が小さく、つまり、抵抗値が非常に高い（＞１ＭΩ）構造で、抵抗変化動作するためには最初に初期ブレイク電圧を所定時間印加し第２の遷移金属酸化物層１００ｂ−２中に導電パスを形成することが必要である。
【００６０】
抵抗変化層１００ｂは、下部電極１００ａと上部電極１００ｃとの間に介在され、下部電極１００ａと上部電極１００ｃとの間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１００ａと上部電極１００ｃとの間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層１００ｂは、下部電極１００ａに接続される第１の抵抗変化層（ここでは、第１の遷移金属酸化物層１００ｂ−１）と、上部電極１００ｃに接続される第２の抵抗変化層（ここでは、第２の遷移金属酸化物層１００ｂ−２）の少なくとも２層を積層して構成される。
【００６１】
第１の抵抗変化層は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子１００の第２の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
【００６２】
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００６３】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００６４】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００６５】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
【００６６】
抵抗変化層１００ｂを構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層１００ｂを構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００６７】
例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３〜４ｎｍとしてもよい。
【００６８】
また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１〜５ｎｍとしてもよい。
【００６９】
第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極１００ａと上部電極１００ｃとの間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
【００７０】
また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
【００７１】
例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００７２】
積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
【００７３】
つまり、第２の金属酸化物に接続される上部電極１００ｃに、下部電極１００ａを基準にして正の電圧を印加したとき、抵抗変化層１００ｂ中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
【００７４】
逆に、第２の金属酸化物に接続される上部電極１００ｃに、下部電極１００ａを基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
【００７５】
酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１００ｃは、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１００ａを構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１００ａは、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
【００７６】
すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
【００７７】
上記の構成とすることにより、上部電極１００ｃと第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００７８】
以上のように構成された抵抗変化素子１００を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極１００ａと上部電極１００ｃとの間に印加する。
【００７９】
このように構成された図１８の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図１の（ａ）に示す高抵抗（ＨＲ）化電圧パルス１０（電圧がＶＨ）と低抵抗（ＬＲ）化電圧パルス１１（電圧が−ＶＬ）とを下部電極端子１０１と上部電極端子１０２との間に繰返し交互に複数回印加した場合における、通常の抵抗変化特性の一例を図１の（ｂ）に示す。また、「高抵抗（ＨＲ）張り付き」という不具合が発生した場合の異常な抵抗変化特性の一例を図１の（ｃ）に示す。なお、「高抵抗（ＨＲ）張り付き」とは、ＨＲ状態の抵抗変化素子に対してＬＲ化電圧パルスを印加してもその抵抗変化素子が低抵抗（ＬＲ）状態に遷移しない（ＨＲ状態のまま維持される）現象（不具合）である。
【００８０】
ここで、電圧パルスの後に付記した記号は当該電圧パルスの電圧値を表す。以下では適宜、電圧パルスの電圧値を同様に表記する。また、高抵抗、低抵抗なる語句は、明瞭性を損なわない限り、それぞれＨＲ、ＬＲと略記することがある。また、図１の（ａ）において、高抵抗（ＨＲ）化電圧パルス１０と低抵抗（ＬＲ）化電圧パルス１１とは、それぞれＨＲ化、ＬＲ化と略記されている。
【００８１】
下部電極端子１０１に対して上部電極端子１０２に正の電圧を印加する場合を正の電圧印加、逆の場合を負の電圧印加とする。また、ＮＭＯＳトランジスタ１０４のゲート端子１０３には、ＨＲ化電圧パルス１０（電圧がＶＨ）とＬＲ化電圧パルス１１（電圧が−ＶＬ）印加時の両方において、例えばＬＲ化電圧パルス１１と絶対値が等しい正のゲート電圧ＶＬが印加され、ＮＭＯＳトランジスタ１０４が導通状態となる。
【００８２】
ここで、メモリセルの下部電極端子１０１と上部電極端子１０２との間にＨＲ化電圧パルス１０（電圧がＶＨ）を印加したとき、抵抗変化素子１００の両端にはほぼ電圧ＶＨがそのまま印加される。しかし、メモリセルの下部電極端子１０１と上部電極端子１０２との間にＬＲ化電圧パルス１１（電圧が−ＶＬ）を印加したときには、ＮＭＯＳトランジスタ１０４の閾値電圧をＶｔｈとすると、抵抗変化素子１００の両端に印加される電圧は−（ＶＬ−Ｖｔｈ）となり、ＮＭＯＳトランジスタ１０４の閾値電圧分だけ低下した電圧となる。これは、ＬＲ化電圧パルス１１（電圧が−ＶＬ）印加時にＮＭＯＳトランジスタ１０４がソースフォロア接続となるためである。
【００８３】
図１の（ｂ）および図１の（ｃ）において、縦軸は、図１８のメモリセルにおいて、ゲート端子１０３に正のゲート電圧ＶＧが印加され、上部電極端子１０２に正の読み出し電圧Ｖｒｅａｄを印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態のセル電流（抵抗変化素子１００を流れる電流）であり（このとき、抵抗変化素子１００にほぼ電圧Ｖｒｅａｄが印加される）、横軸は、パルス印加回数である。このとき、電圧Ｖｒｅａｄの印加では、抵抗変化は起こらない。
【００８４】
図１の（ｂ）および図１の（ｃ）は、図１の（ａ）に示したように、ＨＲ化電圧パルス１０として、正の電圧ＶＨを下部電極端子１０１と上部電極端子１０２との間に所定のパルス幅で印加し、ＬＲ化電圧パルス１１として、負の電圧−ＶＬを下部電極端子１０１と上部電極端子１０２との間に所定のパルス幅で印加した場合の抵抗変化特性の一例を示している。この時、ゲート端子１０３にはゲート電圧ＶＬが印加されている。また、ＶＬ＞ＶＨである。ただし、低抵抗化時にＮＭＯＳトランジスタ１０４がソースフォロア接続となるため、実際に抵抗変化素子にかかる電圧は、高抵抗化時にかかる電圧ＶＨの方が低抵抗化時にかかる電圧（ＶＬ−Ｖｔｈ）よりも大きい。
【００８５】
図１の（ｂ）に示すように、通常の抵抗変化動作において、ＨＲ状態とＬＲ状態のセル電流は、それぞれ比較的狭い範囲内で安定した値を示している。しかしながら、図１の（ｃ）に示すように、一旦、「ＨＲ張り付き」、つまり、ＨＲ状態に張り付く不具合（あるＨＲ化電圧パルスの印加時にＨＲ状態になり、その後、ＬＲ化電圧パルスを印加しても抵抗変化しない現象）が発生すると、以降は、図１の（ａ）に示す通常のＨＲ化電圧パルス１０（電圧がＶＨ）とＬＲ化電圧パルス１１（電圧が−ＶＬ）とを繰返し交互印加したとしてもＨＲ状態に張り付いたまま回復しない。
【００８６】
このように「ＨＲ張り付き」が発生する原因は、初期ブレイクにより形成した導電パスに、ＨＲ化電圧パルスの印加時に、偶発的に、酸素イオンが、通常のＨＲ状態のときより過剰に存在してしまうためと推定される。一旦、「ＨＲ張り付き」が発生してしまうと、通常のＬＲ化電圧パルスの印加では、容易に「ＨＲ張り付き」から回復することができなくなり、書き換え回数（書き換え寿命）が短くなるという課題が見出された。
【００８７】
［本発明に係る「ＨＲ張り付き」からのＬＲ回復に関する基礎データ］
本願の発明者は、このような事情を鑑みて、「ＨＲ張り付き」、つまり、ＨＲ状態に張り付く不具合を解消（この解消を「低抵抗（ＬＲ）化回復」、あるいは、単に「回復」ともいう）することができる抵抗変化型不揮発性記憶素子の書き込み方法を鋭意検討した結果、通常書き換え電圧の絶対値よりも大きい振幅を有する回復電圧パルスを抵抗変化素子に印加することにより、導電パスに過剰に存在する酸素イオンを除去して導電パスを機能回復させるか、または、過剰に酸素イオンが存在する導電パス以外に新たに導電パスを形成し、以降、新たに形成した導電パスで抵抗変化動作させることにより、「ＨＲ張り付き」を解消できることを見出した。
【００８８】
以下では、まず「ＨＲ張り付き」からの低抵抗（ＬＲ）化回復に関する基礎データを説明し、その後に、本発明の実施の形態について説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
【００８９】
（１）導電パスの機能回復（「前置回復ステップ」の一例）によるＬＲ化回復
まず、「高抵抗張り付き」からの回復手法（「前置回復ステップ」）の一つである「導電パスの機能回復」を説明する。
【００９０】
「前置回復ステップ」は、後述する「強回復ステップ」に先立つ回復ステップであり、抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法の一つである。
【００９１】
ここで、抵抗変化型不揮発性記憶素子（例えば、抵抗変化素子１００）は、第１電極（例えば、下部電極１００ａ）と、第２電極（例えば、上部電極１００ｃ）と、第１電極および第２電極に挟まれた抵抗変化層（例えば、抵抗変化層１００ｂ）とを有し、抵抗変化層は、第１電極と接する第１の遷移金属酸化物層（例えば、第１の遷移金属酸化物層１００ｂ−１）と、第２電極と接し、第１の遷移金属酸化物層よりも酸素不足度が小さい第２の遷移金属酸化物層（例えば、第２の遷移金属酸化物層１００ｂ−２）とを含む。また、抵抗変化型不揮発性記憶素子は、第１電圧（例えば、−ＶＬ）のパルスが印加されると、第１情報（例えば、「０」）の記憶に用いられる第１抵抗状態（例えば、ＨＲ）から第２情報（例えば、「１」）の記憶に用いられる第２抵抗状態（例えば、ＬＲ）へと変化し、第１電圧とは極性が異なる第２電圧（例えば、ＶＨ）のパルスが印加されると、第２抵抗状態（例えば、ＬＲ）から第１抵抗状態（例えば、ＨＲ）へと変化する特性を有するとする。
【００９２】
「前置回復ステップ」では、抵抗変化型不揮発性記憶素子に第１電圧（例えば、−ＶＬ）のパルスが印加された時に、抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移できず、第１抵抗状態（例えば、ＨＲ）に留まる（例えば、「ＨＲ張り付き」が生じている）か否かを判定する第１判定ステップにおいて、抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移できず第１抵抗状態（例えば、ＨＲ）に留まると判定された場合に、（１）第２電圧（例えば、ＶＨ）より振幅が大きく、かつ第２電圧（例えば、ＶＨ）と極性が同じである第１の前置回復電圧（例えば、正電圧）パルスと、（２）第１の前置回復電圧パルスに後続し、第１電圧（例えば、−ＶＬ）と極性が同じの第２の前置回復電圧（例えば、負電圧）パルスとの２パルスで構成される前置回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する。以下、「前置回復ステップ」の一例である「導電パスの機能回復」の詳細を説明する。
【００９３】
図１８に示した抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの下部電極端子１０１と上部電極端子１０２との間に、図２の（ａ）に示す第１の前置回復電圧パルスの一例である第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）と第２の前置回復電圧パルスの一例である第２の機能回復電圧パルス１５（電圧が−Ｖｒｃｌ）とを繰返し交互に複数回印加した場合における、「高抵抗（ＨＲ）張り付き」からのＬＲ化回復特性の一例を図２の（ｂ）に示し、ＬＲ化回復した後のパルス抵抗変化特性の一例を図２の（ｃ）に示す。
【００９４】
ここで、Ｖｒｃｈ＞ＶＨ、かつＶｒｃｈ≧Ｖｒｃｌである。ＶｒｃｌはＶＬ近傍の電圧であれば、ＶＬより高くても、低くてもよい。ＶＨはＨＲ化電圧パルスの電圧であり、ＶＬはＬＲ化電圧パルスの電圧である。また、メモリセルの下部電極端子１０１と上部電極端子１０２との間に第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）を印加したとき、抵抗変化素子１００の両端にはほぼ電圧Ｖｒｃｈがそのまま印加される。しかし、メモリセルの下部電極端子１０１と上部電極端子１０２との間に第２の機能回復電圧パルス１５（電圧が−Ｖｒｃｌ）を印加したときには、ＮＭＯＳトランジスタ１０４の閾値をＶｔｈとすると、抵抗変化素子１００の両端に印加される電圧は−（Ｖｒｃｌ−Ｖｔｈ）となり、ＮＭＯＳトランジスタ１０４の閾値電圧分だけ低下した電圧となる。
【００９５】
図２の（ｂ）および図２の（ｃ）において、縦軸および横軸は、図１の（ｂ）と同様である。
【００９６】
図２の（ｂ）は、図２の（ａ）に示したように、図１の（ｃ）で示される「ＨＲ張り付き」の状態にあるメモリセルに対し、第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）を所定のパルス幅で印加し、第２の機能回復電圧パルス１５（電圧が−Ｖｒｃｌ）を所定のパルス幅で印加する動作を、交互に繰り返した場合の抵抗変化特性の一例を示している。電圧Ｖｒｃｈは、通常の高抵抗化電圧ＶＨよりも高く、かつ、再度の初期ブレイク（以下、「再ブレイク」ともいう。）が生じない程度の電圧（ブレイクが生じる電圧をＶｂｒｈとすると、Ｖｂｒｈ＞Ｖｒｃｈ＞ＶＨ）である。この時、ゲート端子１０３にはゲート電圧Ｖｒｃｈが印加されている。
【００９７】
ここで、第１の機能回復電圧パルス１４および第２の機能回復電圧パルス１５で構成される電圧パルスセットを「機能回復電圧パルスセット（前置回復電圧パルスセットの一例）」と定義する。
【００９８】
図２の（ｂ）に示すように、「ＨＲ張り付き」の状態にあるメモリセルに機能回復パルスセットの印加を数回繰り返すことにより、第２の機能回復電圧パルス１５の印加後のセル電流が増加し、メモリセルは「ＨＲ張り付き」から回復する。その後、メモリセルに、通常動作時のＨＲ化電圧パルス１０（電圧がＶＨ）を所定のパルス幅で印加し、通常動作時のＬＲ化電圧パルス１１（電圧が−ＶＬ）を所定のパルス幅で印加する（ここで、ＶＬ＞ＶＨであり、トランジスタのゲート端子１０３にはゲート電圧ＶＬが印加される）、通常の抵抗変化電圧パルス（図１の（ａ）と同じ条件）の交互印加を行うと、図２の（ｃ）に示すように、もはや、「ＨＲ張り付き」が発生することなく、安定的に抵抗変化できる。
【００９９】
図３の（ａ）および（ｂ）は、このような機能回復電圧パルスセットの印加による「ＨＲ張り付き」からの回復の推定メカニズムを説明するための図である。図３において、図１８と同じ構成要素については、同じ符号を用い、説明を省略する。
【０１００】
図３の（ａ）は、「ＨＲ張り付き」の状態にある抵抗変化素子１００を表す。本図に示されるように、「ＨＲ張り付き」の状態では、第２の遷移金属酸化物層１００ｂ−２中に形成されたフィラメント１１３中に、酸素イオンが通常の高抵抗状態時より過剰に存在し、通常のＬＲ化電圧パルスを印加してもフィラメント（導電パス）が低抵抗化せず、機能しなくなっていると考えられる。
【０１０１】
そして、図３の（ｂ）に示されるように、「ＨＲ張り付き」が発生した抵抗変化素子１００に機能回復電圧パルスセットを繰返し印加した場合には、フィラメント中の過剰な酸素イオン（Ｏ２−）が除去され、フィラメント１１３が正常状態に回復すると考えられる。
【０１０２】
なお、図４の（ａ）に示すように、図２の（ａ）における第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）の代わりに、通常のＨＲ化電圧パルス１０（電圧がＶＨ）よりも電圧が低い正電圧パルス１６（電圧がＶｒｃｈ１、Ｖｒｃｈ１＜ＶＨ）と、第２の機能回復電圧パルス１５（電圧が−Ｖｒｃｌ）とを「ＨＲ張り付き」の状態にある抵抗変化素子１００に繰返し交互印加した場合、図２の（ｂ）に見られたような抵抗変化特性の回復は起こらなかった。また、図４の（ｂ）に示すように第２の機能回復電圧パルス１５（電圧が−Ｖｒｃｌ）のみを「ＨＲ張り付き」の状態にある抵抗変化素子１００に繰返し印加した場合や、図４の（ｃ）に示すように第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）のみを「ＨＲ張り付き」の状態にある抵抗変化素子１００に繰返し印加した場合にも、図２の（ｂ）に見られたような抵抗変化特性の回復は起こらなかった。
【０１０３】
以上をまとめると、「ＨＲ張り付き」の状態にあるメモリセルに、通常のＨＲ化電圧パルス１０（電圧がＶＨ）よりも高く、かつ、第２の遷移金属酸化物層１００ｂ−２の再ブレイクが生じない程度の電圧を持つ第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）を印加し、その後、第２の機能回復電圧パルス１５（電圧が−Ｖｒｃｌ）を印加する機能回復電圧パルスセットを繰返し印加することにより、フィラメント内に過剰に存在する酸素イオンがフィラメント内から除去され、フィラメントを正常化でき、その結果、抵抗変化特性が安定化し、書き換え寿命が大幅に向上できると考えられる。
【０１０４】
なお、ここでは、機能回復電圧パルスセットを構成する第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）のパルス幅は第２の機能回復電圧パルス１５（電圧が−Ｖｒｃｌ）のパルス幅と同一にしていたが、第１の機能回復電圧パルス１４（電圧がＶｒｃｈ）の印加による「ＨＲ張り付き」からの回復効果を高めるために、第１の機能回復電圧パルス１４のパルス幅を第２の機能回復電圧パルス１５のパルス幅よりも広げても良い。
【０１０５】
（２）再ブレイクによるＬＲ化回復
次に、「高抵抗張り付き」からの回復手法の一つである再ブレイクを説明する。
【０１０６】
図１８に示した抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図５の（ａ）に示す第１の再ブレイク電圧パルス１２（電圧がＶｂｒｈ、ここで、Ｖｂｒｈ＞Ｖｒｃｈ＞ＶＨ）と第２の再ブレイク電圧パルス１３（電圧が−Ｖｂｒｌ）とを繰返し交互に複数回印加した場合における、「ＨＲ張り付き」からのＬＲ化回復特性の一例を図５の（ｂ）に示し、「ＨＲ張り付き」からＬＲ化回復した後のパルス抵抗変化特性の一例を図５の（ｃ）に示す。
【０１０７】
図５の（ｂ）および図５の（ｃ）において、縦軸および横軸は、図１の（ｂ）と同様である。
【０１０８】
図５の（ｂ）は、図５の（ａ）に示したように、第１の再ブレイク電圧パルス１２（電圧がＶｂｒｈ）として、第２の遷移金属酸化物層１００ｂ−２を再度ブレイク可能な電圧（電圧がＶｂｒｈ）を所定のパルス幅で印加した後、第２の再ブレイク電圧パルス１３（電圧が−Ｖｂｒｌ）を印加した場合の抵抗変化特性の一例を示している。この時、ＮＭＯＳトランジスタ１０４のゲート端子１０３には正のゲート電圧Ｖｂｒｈが印加されている。
【０１０９】
図５の（ｂ）に示すように、「ＨＲ張り付き」の状態（点Ａ）では測定器による測定の分解能以下の（つまり、測定限界を超える）高抵抗状態にあるが、第１の再ブレイク電圧パルス１２（電圧がＶｂｒｈ）を印加すると、第２の遷移金属酸化物層１００ｂ−２に再ブレイクが生じ、新たに導電パス（フィラメント）が第２の遷移金属酸化物層１００ｂ−２中に形成され、「ＨＲ抗張り付き」から脱出できている（点Ｂ）。
【０１１０】
以降、第２の再ブレイク電圧パルス１３（電圧が−Ｖｂｒｌ）と第１の再ブレイク電圧パルス１２（電圧がＶｂｒｈ）を繰返し交互印加すると、図５の（ｂ）に示されるように、ＬＲ状態のセル電流が徐々に増加し飽和する。その後、メモリセルに、通常動作時のＨＲ化電圧パルス１０（電圧がＶＨ）を所定のパルス幅で印加し、通常動作時のＬＲ化電圧パルス１１（電圧が−ＶＬ）を所定のパルス幅で印加する（この時、トランジスタのゲート端子１０３にはゲート電圧ＶＬが印加されている）、通常の抵抗変化電圧パルスの交互印加を行うと、図５の（ｃ）に示すように、もはや、「ＨＲ張り付き」が発生することなく、安定的に抵抗変化できる。
【０１１１】
なお、第２の遷移金属酸化物層１００ｂ−２の再ブレイクは、第１の再ブレイク電圧パルス１２（電圧がＶｂｒｈ）の最初の印加のみで生じる場合がある。例えば、図５の（ｂ）の抵抗変化特性では、第１の再ブレイク電圧パルス１２（電圧がＶｂｒｈ）の最初の印加によって、「ＨＲ張り付き」から脱出できており（点Ｂ）、このような場合には、第２の再ブレイク電圧（電圧が−Ｖｂｒｌ）１３の印加、および第１の再ブレイク電圧パルス１２の第２回目以降の印加は必ずしも必要ではない。
【０１１２】
ただし、第２の再ブレイク電圧パルス１３の印加、または、その後の（第２回目以降の）第１の再ブレイク電圧パルス１２および第２の再ブレイク電圧パルス１３（これらの両パルスのセットを「再ブレイク電圧パルスセット」という。）の印加の繰り返しによって、初めて再ブレイクが生じる場合や、より好ましい抵抗変化特性が得られる場合があるため、第２の再ブレイク電圧パルス１３の印加、および、その後の（第２回目以降の）第１の再ブレイク電圧パルス１２および第２の再ブレイク電圧パルス１３の繰り返し印加の技術的な意義は否定されない。
【０１１３】
図６の（ａ）〜（ｃ）は、以上のような再ブレイクによる「ＨＲ張り付き」からの回復の推定メカニズムを説明するための図である。図６において、図１８と同じ構成要素については、同じ符号を用い、説明を省略する。
【０１１４】
図６の（ａ）は、「ＨＲ張り付き」の状態にある抵抗変化素子１００を表す。本図に示されるように、「ＨＲ張り付き」の状態では、フィラメント１１０中に酸素イオンが過剰に存在して、フィラメント（導電パス）が抵抗変化できない状態になり、機能しなくなっていると考えられる。
【０１１５】
図６の（ｂ）は、「ＨＲ張り付き」が発生した抵抗変化素子１００を再ブレイクした場合に、新たにフィラメント１１１が形成された様子を示している。図６の（ｃ）に示すように、さらに、フィラメント１１１においても「ＨＲ張り付き」が発生した場合には、再々ブレイクし、別の新たなフィラメント１１２を形成でき、以降、フィラメントが詰り、「ＨＲ張り付き」が発生する度に再ブレイク、別フィラメント形成を繰返し、「ＨＲ張り付き」から回復することができると考えられる。
【０１１６】
このように、再ブレイクを実施することにより、フィラメントが劣化し、「ＨＲ張り付き」が発生する度に新しいフィラメントを形成でき、書き換え寿命が大幅に向上できる。もちろん、同じフィラメントの箇所が再度ブレイクされることもある。
【０１１７】
なお、本再ブレイクの方法では、正電圧印加で新たなフィラメント形成を実施したが、負電圧印加で再ブレイクを実施しても良いのは言うまでも無い。
【０１１８】
（３）上記（１）導電パスの機能回復または（２）再ブレイクにおけるＬＲ化電圧パルス幅の拡大（「強回復ステップ」の一例）によるＬＲ化回復
次に、「高抵抗張り付き」からの回復手法の一つである「強回復ステップ」を説明する。  
【０１１９】
「強回復ステップ」では、上述した第１判定ステップにおいて抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移できず第１抵抗状態（例えば、ＨＲ）に留まると判定された場合に、（１）第２電圧（例えば、ＶＨ）より振幅が大きく、かつ第２電圧（例えば、ＶＨ）と極性が同じである第１の強回復電圧（例えば、正電圧）パルスと、（２）第１の強回復電圧パルスに後続し、第１電圧（例えば、−ＶＬ）のパルスの幅より長いパルス幅を有し、かつ、第１電圧（例えば、−ＶＬ）と極性が同じである第２の強回復電圧（例えば、負電圧）パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する。以下、「強回復ステップ」の具体例を説明する。
【０１２０】
ここでは、上述した（１）導電パスの機能回復によるＬＲ化回復、（２）再ブレイクによるＬＲ化回復を実施しても、「ＨＲ張り付き」から脱出できない場合のＬＲ化回復手法（「強回復ステップ」の一例）について説明する。
【０１２１】
図１８に示した抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図７の（ａ）に示す第１の強回復電圧パルス２０（電圧がＶｒｃｈ３、ここで、Ｖｒｃｈ３＞ＶＨ、パルス幅ＴｐＨは１００ｎｓ）と第２の強回復電圧パルス２１（電圧が−Ｖｒｃｌ３、パルス幅ＴｐＬ（ｍ）、ｍ＝０、１、・・・）とから構成される電圧パルスセットを「強回復電圧パルスセット」と定義し、その強回復電圧パルスセット１９（パルス幅ＴｐＬ（０）＝１００ｎｓ）を複数回（１０回）繰返し印加した後に、パルス幅ＴｐＬ（１）（＝５００ｎｓ）に拡大した強回復電圧パルスセット１９を複数回（１０回）繰り返し印加した場合における「ＨＲ張り付き」からのＬＲ化回復特性の一例を図７の（ｂ）に示す。なお、第１の強回復電圧パルス２０は、第１の機能回復電圧パルス１４または第１の再ブレイク電圧パルス１２と同じ電圧、極性、および、パルス幅であってもよい。また、第２の強回復電圧パルス２１は、第２の機能回復電圧パルス１５または第２の再ブレイク電圧パルス１３と同じ電圧および極性であってもよい。
【０１２２】
図７の（ｂ）において、横軸は、第２の強回復電圧パルス２１のパルス幅であり、縦軸は、図５の（ｂ）と同様に抵抗変化特性を測定した場合における、ＨＲ／ＬＲの平均セル電流およびエラーバー（各１０回測定時の最大値と最小値）を示す。
【０１２３】
図７の（ｂ）に示すように、第２の強回復電圧パルス２１のパルス幅ＴｐＬ（０）（ここでは、１００ｎｓ）が、通常のＬＲ化電圧パルス１１（電圧が−ＶＬ）のパルス幅と同程度である場合には、第２の強回復電圧パルス２１を印加しても「ＨＲ張り付き」からまだ脱出できていない。その後、第２の強回復電圧パルス２１のパルス幅をＴｐＬ（０）（＝１００ｎｓ）からＴｐＬ（１）（＝５００ｎｓ）に拡大すると、還元能力が向上し、フィラメント内に過剰に存在する酸素イオンがフィラメント内から除去され、フィラメントを正常化でき、１回目の第２の強回復電圧パルス２１の印加から「ＨＲ張り付き」から脱出できている。したがって、強固な「ＨＲ張り付き」が発生しても、第２の強回復電圧パルス２１のパルス幅ＴｐＬ（ｍ）（ｍ＝０、１、２、・・・）を順次拡大していくことにより、還元能力も順次向上し、過剰に存在する酸素イオンがフィラメント内から除去され易くなり、「ＨＲ張り付き」から脱出させ易くなる。
【０１２４】
なお、ここでは、一例として、パルス幅を拡大した後における１回目の強回復電圧パルスセット１９の印加により、「ＨＲ張り付き」から脱出する場合を示したが、パルス幅を拡大した後における１回の強回復電圧パルスセット１９の印加で「ＨＲ張り付き」が解消されない場合には、複数回の強回復電圧パルスセット１９の印加により、または、第２の強回復電圧パルス２１のパルス幅をＴｐＬ（１）（＝５００ｎｓ）よりもさらに長いパルス幅（例えば、ＴｐＬ（２）＝１μｓ、ＴｐＬ（３）＝５μｓ、ＴｐＬ（４）＝１０μｓ、ＴｐＬ（５）＝５０μｓ・・）にセットすることにより回復してもよい。
【０１２５】
また、第２の強回復電圧パルス２１における最初のパルス幅ＴｐＬ（０）として、通常のＬＲ化電圧パルス１１（電圧が−ＶＬ）のパルス幅よりも明らかに大きい値（例えば、５００ｎｓ）を採用してもよい。例えば、通常のＬＲ化電圧パルス１１（電圧が−ＶＬ）のパルス幅が１００ｎｓである場合には、第２の強回復電圧パルス２１のパルス幅の設定として、ＴｐＬ（０）＝５００ｎｓ、ＴｐＬ（１）＝１μｓ、ＴｐＬ（２）＝５μｓ、ＴｐＬ（３）＝１０μｓ、ＴｐＬ（４）＝５０μｓ、ＴｐＬ（５）＝１００μｓ・・と設定するのが好ましい。
【０１２６】
［本発明の実施の形態における抵抗変化型不揮発性記憶装置］
発明者らは、上述した「ＨＲ張り付き」からのＬＲ化回復に関する基礎データから得られた知見に基づき、「ＨＲ張り付き」の状態にある不良セルに対して好適なＬＲ化回復動作を実施する不揮発性記憶装置を考案した。以下、本発明の実施の形態として、図１８に示された抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
【０１２７】
図８は、本発明の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
【０１２８】
この不揮発性記憶装置２００は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルＭ１１等と、メモリセルを駆動する駆動回路（周辺の回路）とを備えた抵抗変化型不揮発性記憶装置である。
【０１２９】
ここで、抵抗変化型不揮発性記憶素子（例えば、抵抗変化素子１００）は、第１電極（例えば、下部電極１００ａ）と、第２電極（例えば、上部電極１００ｃ）と、第１電極および第２電極に挟まれた抵抗変化層（例えば、抵抗変化層１００ｂ）とを有し、抵抗変化層は、第１電極と接する第１の遷移金属酸化物層（例えば、第１の遷移金属酸化物層１００ｂ−１）と、第２電極と接し、第１の遷移金属酸化物層よりも酸素不足度が小さい第２の遷移金属酸化物層（例えば、第２の遷移金属酸化物層１００ｂ−２）とを含む。また、抵抗変化型不揮発性記憶素子は、第１電圧（例えば、−ＶＬ）のパルスが印加されると、第１情報（例えば、「０」）の記憶に用いられる第１抵抗状態（例えば、ＨＲ）から第２情報（例えば、「１」）の記憶に用いられる第２抵抗状態（例えば、ＬＲ）へと変化し、第１電圧とは極性が異なる第２電圧（例えば、ＶＨ）のパルスが印加されると、第２抵抗状態（例えば、ＬＲ）から第１抵抗状態（例えば、ＨＲ）へと変化する特性を有するとする。
【０１３０】
駆動回路には、メモリセルへの書き込みを行う書き込み回路２０６と、メモリセルからの読み出しを行うセンスアンプ２０４と、書き込み回路２０６によって抵抗変化型不揮発性記憶素子に第１電圧（例えば、−ＶＬ）のパルスが印加された時に、抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移できず、第１抵抗状態（例えば、ＨＲ）に留まる（例えば、「ＨＲ張り付き」が生じている）か否かの第１判定ステップを、センスアンプ２０４を用いて行う制御回路２１０とが含まれる。
【０１３１】
ここで、制御回路２１０は、第１判定ステップにおいて抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移できず第１抵抗状態（例えば、ＨＲ）に留まると判定した場合に、（１）第２電圧（例えば、ＶＨ）より振幅が大きく、かつ極性が同じである第１の強回復電圧（例えば、正電圧）パルスと、（２）第１の強回復電圧パルスに後続し、第１電圧（例えば、−ＶＬ）のパルスの幅より長いパルス幅を有し、かつ、第１電圧（例えば、−ＶＬ）と極性が同じである第２の強回復電圧（例えば、負電圧）パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する強回復ステップを行うように、書き込み回路２０６を制御する。
【０１３２】
また、別の動作として、制御回路２１０は、さらに、第１判定ステップにおいて抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移できず第１抵抗状態（例えば、ＨＲ）に留まると判定した場合に、強回復ステップに先立ち、（１）第２電圧（例えば、ＶＨ）より振幅が大きく、かつ第２電圧と極性が同じである第１の前置回復電圧（例えば、正電圧）パルスと、（２）第１の前置回復電圧パルスに後続し、第１電圧（例えば、−ＶＬ）と極性が同じである第２の前置回復電圧（例えば、負電圧）パルスとの２パルスで構成される前置回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する前置回復ステップを行うように、書き込み回路２０６を制御し、強回復ステップでは、前置回復ステップを経ても抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移できない場合に、強回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する強回復ステップを行うように、書き込み回路２０６を制御する。このとき、第１の前置回復電圧パルスと第１の強回復電圧パルスの振幅が等しくてもよい。
【０１３３】
また、制御回路２１０は、さらに、第２の強回復電圧パルス印加によって抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に遷移したか否かの第２判定ステップを、センスアンプ２０４を用いて行い、書き込み回路２０６とセンスアンプ２０４とを制御することにより、抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、ＬＲ）に達するまで、強回復電圧パルスセットでの印加および第２判定ステップでの判定を繰り返す。
【０１３４】
以下、このような不揮発性記憶装置２００の詳細を説明する。
【０１３５】
図８に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、図１８に示された１Ｔ１Ｒ型メモリセルで構成されたメモリセルアレイ２０２と、行選択回路２０８、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤからなる行ドライバ２０７と、列選択回路２０３と、ブレイクおよびデータの書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」と判定し、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを備える。
【０１３６】
さらには、この不揮発性記憶装置２００は、書き込み用電源２１１として、高抵抗（ＨＲ）化用電源２１３および低抵抗（ＬＲ）化用電源２１２を備えている。
【０１３７】
さらに、この不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
【０１３８】
メモリセルアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられたスイッチ素子としての複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、・・・、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、・・・、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、・・・、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、・・・Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。
【０１３９】
図８に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
【０１４０】
また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。すなわち、ソース線ＳＬ０、ＳＬ２、・・・は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・に対して平行となり、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対して交差（本実施の形態では、垂直方向）するように配置されている。
【０１４１】
また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、本実施の形態におけるメモリセルアレイ２０２では、抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・がＮＭＯＳトランジスタＮ１１、Ｎ２１、Ｎ３１・・・を介さずに、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に直接接続される構成を取っている。
【０１４２】
なお、上記の構成例では、ソース線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、接続されるトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
【０１４３】
制御回路２１０は、ＬＲ化回復動作時には、所定の回復電圧の印加を指示するＬＲ化回復信号を書き込み回路２０６へ出力する。また、データの書き込みサイクルにおいては、制御回路２１０は、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
【０１４４】
行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
【０１４５】
また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
【０１４６】
書き込み回路２０６は、制御回路２１０から出力されたＬＲ化回復信号を受け取った場合、所定パルス幅で所定振幅のＬＲ化回復動作用の電圧パルスを列選択回路２０３により選択されたビット線に対して印加する。また、書き込み回路２０６は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３により選択されたビット線に対して通常動作時の書き込み用電圧を印加する。
【０１４７】
書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３より構成される。ＬＲ化用電源２１２の出力電圧ＶＬ０は行ドライバ２０７に入力され、また、ＨＲ化用電源２１３の出力電圧ＶＨ０は書き込み回路２０６に入力されている。
【０１４８】
図９は、図８におけるセンスアンプ２０４の詳細な構成の一例を示す回路図である。
【０１４９】
センスアンプ２０４は、一例として、ミラー比が１対１のカレントミラー回路２１８とサイズが等しいクランプトランジスタ２１９および２２０と、基準回路２２１、並びに、差動アンプ２２４から構成される。基準回路２２１は、通常動作用基準電流生成回路７０２と、ＬＲ化ベリファイ用基準電流生成回路７０３から構成される。
【０１５０】
通常動作用基準電流生成回路７０２では、選択トランジスタ２２２と通常読み出し用の基準抵抗Ｒｒｅｆとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続されている。また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。
【０１５１】
同様に、ＬＲ化ベリファイ用基準電流生成回路７０３では、選択トランジスタ２２３とＬＲ化ベリファイ用の基準抵抗ＲＬ（ＲＬ＜Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続されている。また選択トランジスタ２２３のゲート端子には、ＬＲ化ベリファイイネーブル信号Ｃ２が入力され、ＬＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。
【０１５２】
また、クランプトランジスタ２１９および２２０は、ゲート端子にクランプ電圧ＶＣＬＰ（ＶＣＬＰ＜ＶＤＤ）が入力され、クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線を介して、メモリセルと接続され、クランプトランジスタ２１９および２２０のドレイン端子は、それぞれカレントミラー回路２１８を構成するトランジスタ２２５および２２６のドレイン端子と接続される。クランプトランジスタ２２０のドレイン端子電位は、差動アンプ２２４により基準電位ＶＲＥＦと比較され、さらに反転増幅され、センスアンプ出力ＳＡＯとしてデータ入出力回路２０５に伝達される。
【０１５３】
図１０は、このように構成されたセンスアンプ２０４の判定レベルを説明するための図である。センスアンプ２０４は、図１０に示すように、高抵抗（ＨＲ）状態にあるメモリセルの抵抗値（＝Ｒｈｒ）と低抵抗（ＬＲ）状態にあるメモリセルの抵抗値（＝Ｒｌｒ）との間に、通常読み出し用の基準抵抗Ｒｒｅｆ（Ｒｌｒ＜Ｒｒｅｆ＜Ｒｈｒ）と、それより小さいＬＲ化ベリファイ用の基準抵抗ＲＬ（Ｒｌｒ＜ＲＬ＜Ｒｒｅｆ）との２つの判定レベルを有する。
【０１５４】
なお、ＬＲ化ベリファイ用の基準抵抗ＲＬは、抵抗変化素子のＬＲ化書き込みが完了したか否かを判定するために、低抵抗状態ＬＲの抵抗値よりも大きい抵抗値に設定され、好ましくは、低抵抗（ＬＲ）状態の抵抗値に近い値に設定される。また、通常読み出し用の基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態ＨＲの抵抗値より小さく、かつ、低抵抗状態ＬＲの抵抗値よりも大きい抵抗値に設定される。
【０１５５】
「ＨＲ張り付き」の状態にあるメモリセルの抵抗値はＲｖｈ（Ｒｖｈ＞Ｒｈｒ）で表される。
【０１５６】
［本発明の実施の形態における抵抗変化型不揮発性記憶装置の動作］
以上のように構成された抵抗変化型不揮発性記憶装置について、まず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置の通常動作、導電パスの機能回復によるＬＲ化回復動作、および再ブレイクによるＬＲ化回復動作を説明する。
【０１５７】
まず、図９に示されるセンスアンプ２０４の動作を説明する。センスアンプ２０４は、抵抗変化素子をＬＲ化するＬＲ書き込み工程では、抵抗変化素子にＬＲ化用負電圧パルス印加後、列選択回路２０３とビット線を介して、対象メモリセルと接続され、メモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９および２２０のしきい値電圧（Ｖｔｈ）分低下した電圧（ＶＣＬＰ−Ｖｔｈ）より大きな電圧が印加されない構成となっている。
【０１５８】
一方、基準回路２２１では、ＬＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３が活性化され、導通状態になり、ＬＲ化用の基準抵抗ＲＬが選択され、もう一方の選択トランジスタ２２２は、読み出しイネーブル信号Ｃ１により非活性化され、非導通状態にされ、基準回路２２１の出力として、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ−Ｖｔｈ）／ＲＬ）が流れる。
【０１５９】
従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が、差動アンプ２２４により基準電圧ＶＲＥＦより高くなるか低くなるかが検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
【０１６０】
ここで、ＬＲ化電圧パルス（電圧が−ＶＬ）印加後の抵抗変化素子の抵抗値をＲｖｈ（「ＨＲ張り付き」の状態における抵抗値、Ｒｖｈ＞Ｒｈｒ＞ＲＬ＞Ｒｌｒ）とした場合に、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｖｈ）が流れ、この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、ＬＲ化用の基準抵抗ＲＬより高い「ＨＲ張り付き」の状態（Ｒｖｈ）の場合には、センスアンプ２０４は、“０”、つまり、フェイルと判定する。
【０１６１】
一方、選択メモリセルの抵抗値が、導電パスの機能回復、または、再ブレイクによる新たな導電パスの形成により、ＬＲ化電圧パルス（電圧が−ＶＬ）印加後の抵抗値がＲｌｒ（＜ＲＬ）とＬＲ化ベリファイ用の基準抵抗ＲＬより低くなった場合には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｌｒ）が流れ、この時、負荷電流ＩＬ＜メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、ＬＲ化ベリファイ用の基準抵抗ＲＬより低い抵抗状態（Ｒｌｒ）の場合には、センスアンプ２０４は、“１”、つまり、パスと判定し、対象メモリセルのＬＲ化書き込みが完了していることを示す。
【０１６２】
また、通常読み出し時には、基準回路２２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２が活性化され、導通状態になり、通常読み出し用の基準抵抗Ｒｒｅｆが選択され、もう一方の選択トランジスタ２２３は、ＬＲ化ベリファイイネーブル信号Ｃ２により非活性化され、非導通状態にされ、基準回路２２１の出力として、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｒｅｆ）が流れる。
【０１６３】
従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係が比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が、差動アンプ２２４により基準電圧ＶＲＥＦより高くなるか低くなるかが検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
【０１６４】
ここで、高抵抗状態のメモリセルの抵抗値をＲｈｒ、低抵抗状態のメモリセルの抵抗値をＲｌｒ（Ｒｈｒ＞Ｒｒｅｆ＞Ｒｌｒ）とした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｈｒ）が流れ、この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより高い高抵抗状態（Ｒｈｒ）の場合には、センスアンプ２０４は、“０”データと判定する。
【０１６５】
一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｌｒ）が流れ、この時、負荷電流ＩＬ＜メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、差動アンプ２２４に入力される基準電圧ＶＲＥＦよりも低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより低い低抵抗状態（Ｒｌｒ）の場合には、センスアンプ２０４は、“１”データと判定する。
【０１６６】
次に、図１１を参照して、通常動作における高抵抗（ＨＲ）化、低抵抗（ＬＲ）化、通常読み出し、導電パスの機能回復によるＬＲ化回復動作における、第１および第２の機能回復電圧パルス印加、ＬＲ化ベリファイ読み出し、および、再ブレイクによるＬＲ化回復動作における、第１および第２の再ブレイク電圧パルス印加、再ブレイク後読み出しの各動作の際にメモリセルに印加される電圧パルスと、メモリセルに当該電圧パルスを印加するためにワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧について説明する。ワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧は、以下に述べるように、ＬＲ化用電源２１２、およびＨＲ化用電源２１３にて生成される。
【０１６７】
図１１において、通常動作時のＬＲ化電圧パルス用の電圧ＶＬは、ＬＲ化用電源２１２で生成され、ワード線ドライバ回路ＷＬＤからワード線に印加される。通常動作時のＨＲ化電圧パルス用の電圧ＶＨは、ＨＲ化用電源２１３で生成され、書き込み回路２０６に供給される。
【０１６８】
導電パスの機能回復によるＬＲ化回復動作において、第１の機能回復電圧パルスの印加時におけるビット線ＢＬ電圧は、電圧Ｖｒｃｈの電圧パルスを表し、また、第２の機能回復電圧パルスの印加時におけるビット線ＢＬ電圧は、電圧−Ｖｒｃｌの電圧パルスを表す。第２の機能回復電圧パルスの印加時において、ＬＲ化用電源２１２で電圧Ｖｒｃｌが生成され、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤからそれぞれワード線、ソース線に印加され、また、ＨＲ化用電源２１３で電圧Ｖｒｃｌが生成され、書き込み回路２０６を介してビット線に印加される。
【０１６９】
再ブレイクによるＬＲ化回復動作において、第１の再ブレイク電圧パルスの印加時におけるビット線ＢＬ電圧は、電圧Ｖｂｒｈの電圧パルスを表し、また、第２の再ブレイク電圧パルスの印加時におけるビット線ＢＬ電圧は、電圧−Ｖｂｒｌの電圧パルスを表す。第２の再ブレイク電圧パルスの印加時において、ＬＲ化用電源２１２で電圧Ｖｂｒｌが生成され、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤからそれぞれワード線、ソース線に印加され、また、ＨＲ化用電源２１３で電圧Ｖｂｒｌが生成され、書き込み回路２０６を介してビット線に印加される。
【０１７０】
通常読み出し時、ＬＲ化ベリファイ読み出し時、および再ブレイク後読み出し時において、電圧Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧で、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値に対応している。また、ＶＤＤは不揮発性記憶装置２００に供給される電源電圧に対応している。
【０１７１】
なお、図１１には、前置回復電圧パルスセット、および、強回復電圧パルスセットが明示されていないが、上述したように、それらのパルスセットにおける電圧パルスの電圧と極性については、機能回復電圧パルスセットまたは再ブレイク電圧パルスセットと同一である。
【０１７２】
以上の様に構成された抵抗変化型不揮発性記憶装置２００の、データ書き込みサイクル、読み出しサイクル、およびＬＲ化回復動作の一例について、図１２の（ａ）〜図１２の（ｃ）、図８の本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成図を参照しながら説明する。
【０１７３】
図１２の（ａ）〜図１２の（ｃ）は、本発明の実施の形態に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。以下の説明は、１つのメモリセル（例えば、メモリセルＭ１１）に対してデータの書き込みおよび読み出しをする場合についてなされている。
【０１７４】
図１２の（ａ）は、メモリセルＭ１１に対する、通常動作時のＨＲ化（データ「０」書き込み）サイクルのタイミングチャートを示している。このサイクルでは、メモリセルＭ１１にＨＲ化電圧パルス（電圧がＶＨ）が印加される。
【０１７５】
このサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０をそれぞれ電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（ＶＬ＞ＶＨ）に設定し、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
【０１７６】
次に、選択ビット線ＢＬ０を時間ｔｈの間、電圧ＶＨに設定し、その後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には正電圧パルスＶＨが印加され、メモリセルＭ１１の抵抗値が低抵抗状態から高抵抗状態になるような書き込みが行われる。つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加している。ただし、ＨＲ化サイクルとしては、この方法に限定されるわけではない。
【０１７７】
ＬＲ化回復動作においても、用いる電圧が異なる点を除けば、上述した方法と同様にして、正電圧パルスである第１の機能回復電圧パルス、第１の再ブレイク電圧パルスまたは第１の強回復電圧パルスの印加が行われる。この場合には、図８のメモリセルＭ１１には導電パスの機能回復のための正電圧Ｖｒｃｈ、または再ブレイクが生じる正電圧Ｖｂｒｈが印加され、導電パスの機能回復または再ブレイクによる新たなフィラメントが形成され、メモリセルＭ１１は「ＨＲ張り付き」から抵抗値が低下して、通常動作時の駆動電圧パルス印加により抵抗変化が可能な状態に移行する。
【０１７８】
その後、ワード線ＷＬ０を電圧０Ｖに設定し、通常動作時のデータ「０」の書き込み、ＬＲ化回復動作時の第１の機能回復電圧パルス、第１の再ブレイク電圧パルスまたは第１の強回復電圧パルスの印加が完了する。このとき、ワード線ＷＬ０には、ＮＭＯＳトランジスタＮ１１のオン抵抗が十分低くなるような電圧が印加される。
【０１７９】
つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加している。ただし、この方法に限定されるわけではない。
【０１８０】
ＬＲ化回復動作では、図１２の（ｂ）に記載の負電圧パルスの印加方法に従って、第２の機能回復電圧パルス、第２の再ブレイク電圧パルスまたは第２の強回復電圧パルスの印加が引き続き行われ、さらに正パルス印加と負パルス印加のペアを複数回繰り返すことにより、「ＨＲ張り付き」から抵抗変化可能な状態に移行する。
【０１８１】
図１２の（ｂ）は、メモリセルＭ１１に対する、通常動作時のＬＲ化（データ「１」書き込み）サイクルのタイミングチャートを示している。このサイクルでは、メモリセルＭ１１にＬＲ化電圧パルス（電圧が−ＶＬ）が印加される。
【０１８２】
これらのサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧０Ｖに設定する。次に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧ＶＬに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬに設定するが、この時は、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図８のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧ＶＬが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
【０１８３】
次に、選択ビット線ＢＬ０を時間ｔｌの間、電圧０Ｖに設定し、その後、再度電圧ＶＬとなるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には、ＬＲ化電圧（−ＶＬ）の電圧パルスが印加され、メモリセルＭ１１の抵抗値が高抵抗値から低抵抗値に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込み動作におけるＬＲ化電圧パルスの印加が完了する。ただし、ＬＲ化サイクルとしては、この方法に限定されるわけではない。
【０１８４】
ＬＲ化回復動作においても、用いる電圧が異なる点を除けば、上述した方法と同様にして、負電圧パルスである第２の機能回復電圧パルス、第２の再ブレイク電圧パルスまたは第２の強回復電圧パルスの印加が行われる。この場合には、図８のメモリセルＭ１１には導電パスの機能回復のための負電圧Ｖｒｃｌ、または再ブレイク後の負電圧Ｖｂｒｌが印加され、導電パスの機能回復または再ブレイクによる新たなフィラメントが低抵抗化され、メモリセルＭ１１は通常動作時の駆動電圧パルス印加により抵抗変化が可能な状態に移行する。
【０１８５】
その後、ワード線ＷＬ０を電圧０Ｖに設定し、通常動作時のデータ「１」の書き込み、ＬＲ化回復動作時の第２の機能回復電圧パルス、第２の再ブレイク電圧パルスまたは第２の強回復電圧パルスの印加が完了する。このとき、ワード線ＷＬ０には、ＮＭＯＳトランジスタＮ１１のオン抵抗が極力低くなるような電圧が印加される。
【０１８６】
つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に負の電圧パルスを印加して低抵抗化している。
【０１８７】
ＬＲ化回復動作では、前述したように、図１２の（ａ）に記載の正電圧パルスの印加方法に従って第１の機能回復電圧パルス、第１の再ブレイク電圧パルスまたは第１の強回復電圧パルスが印加された後、引き続き、図１２の（ｂ）の負電圧パルスの印加方法に従って第２の機能回復電圧パルス、第２の再ブレイク電圧パルスまたは第２の強回復電圧パルスの印加が行われ、さらに正電圧パルス印加と負電圧パルス印加のペアを複数回繰り返すことにより、「ＨＲ張り付き」から抵抗変化可能な状態に移行する。
【０１８８】
図１２の（ｃ）は、メモリセルＭ１１に対するデータの読み出しサイクルのタイミングチャートを示している。この読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤ（ＶＤＤ＞Ｖｒｅａｄ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
【０１８９】
次に、選択ビット線ＢＬ０を時間ｔｒの間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
【０１９０】
読み出し動作については、センスアンプ２０４において、通常動作時には読み出し用基準抵抗Ｒｒｅｆが用いられ、ＬＲ化回復動作時（導電パスの機能回復および再ブレイクとも）にはＬＲ化ベリファイ用基準抵抗が用いられる（図１０）点を除けば、図１２の（ｃ）に示される読み出し方法は、通常動作時とＬＲ化回復動作時とで同様である。ただし、ＬＲ化回復動作時において、正パルス印加と負パルス印加の都度、読み出し動作を実施する必要はない。
【０１９１】
次に、抵抗変化型不揮発性記憶装置におけるＬＲ化回復動作の一例について、図１３に示すフローチャートを参照しながら説明する。図１３に示すように、まず、選択アドレスに対応するメモリセル（以下、選択メモリセル）が高抵抗（ＨＲ）状態にあって低抵抗（ＬＲ）化したい場合、制御回路２１０による制御の下で、通常のＬＲ化電圧パルス（電圧が−ＶＬ）が選択メモリセルに印加され（Ｓ１）、次に、選択メモリセルの抵抗値Ｒｃが基準抵抗ＲＬ以下（Ｒｃ≦ＲＬ）かどうかを判定するＬＲ化ベリファイ読出しを行う（Ｓ２）。ここで、選択メモリセルの抵抗値ＲｃがＬＲ化ベリファイ用の基準抵抗ＲＬ以下（Ｒｃ≦ＲＬ）である場合には（Ｓ２でＹｅｓ）、制御回路２１０は、「ＨＲ張り付き」が発生せず、正常にＬＲ化書き込みが完了したと判断する。他方、選択メモリセルの抵抗値ＲｃがＬＲ化ベリファイ用の基準抵抗ＲＬより大きい（Ｒｃ＞ＲＬ）場合には（Ｓ２でＮｏ）、制御回路２１０は、「ＨＲ張り付き」が発生していると判断し、ＬＲ化回復動作に入る。ここでは、ＬＲ化回復動作には、前置回復ステップ（ここでは、導電パスの機能回復）と再ブレイクとが含まれる。
【０１９２】
ＬＲ化回復動作では、制御回路２１０は、第１の前置回復電圧パルス（例えば、第１の機能回復電圧パルス（電圧がＶｒｃｈ））を選択メモリセルに印加し（Ｓ３）、次に、第２の前置回復電圧パルス（例えば、第２の機能回復電圧パルス（電圧が−Ｖｒｃｌ））を選択メモリセルに印加してから（Ｓ４）再度ＬＲ化ベリファイ読出しを行う（Ｓ２）。このような処理（前置回復電圧パルスセットの印加）が、ＬＲ化できたことが確かめられるか（Ｓ２でＹｅｓ）、または所定の上限回数に到達するまで繰り返される（Ｓ５でＮｏ）。
【０１９３】
ＬＲ化できないまま前述の処理が所定の上限回数繰り返された場合は（Ｓ５でＹｅｓ）、制御回路２１０は、第１の再ブレイク電圧パルス（電圧がＶｂｒｈ）の印加（Ｓ６）、および第２の再ブレイク電圧パルス（電圧が−Ｖｂｒｌ）の印加（Ｓ７）により、再ブレイクを実施し、ＬＲ化回復を図る。このとき、ステップＳ６およびＳ７は所定の回数繰り返し行ってもよい。また、前述したように、第１の再ブレイク電圧パルス（電圧がＶｂｒｈ）の印加のみで再ブレイクが生じる場合があることを考慮して、ステップＳ７を省略し、ステップＳ６のみにより再ブレイクを実施してもよい。
【０１９４】
ここで、ステップＳ１、ステップＳ４、ステップＳ７は、図１２の（ｂ）のタイミングチャートに対応し、ステップＳ３、ステップＳ６は、図１２の（ａ）のタイミングチャートに対応し、ステップＳ２は、図１２の（ｃ）のタイミングチャートに対応している。
【０１９５】
このように、本実施の形態の「ＨＲ張り付き」からのＬＲ化回復動作により、「ＨＲ張り付き」が撲滅可能となり、メモリセルアレイの抵抗変化動作が大幅に安定化し、書き換え寿命の長寿命化が可能となる。
【０１９６】
［ＬＲ化回復動作フローチャートの変形例］
次に、図１３に示したＬＲ化回復動作によってもメモリセルのＬＲ化回復が見られない強固な「ＨＲ張り付き」が発生する場合における、強回復ステップを用いたＬＲ化回復動作について、図１４に示すフローチャートを参照しながら説明する。図１４において、図１３と同じ構成要素については同じ符号を用い、説明を省略する。ここでは、ＬＲ化電圧パルスである第２の強回復電圧パルスのパルス幅ＴｐＬ（ｍ）（ｍ＝０、１、２、・・・、ＴｐＬ（０）＜ＴｐＬ（１）＜ＴｐＬ（２）＜・・・）を所定回数印加毎に、ＬＲ化回復するまで順次拡大していく構成を特徴としている。
【０１９７】
図１４に示すように、第１判定ステップでの判定結果として、選択メモリセルの抵抗値ＲｃがＬＲ化ベリファイ用の基準抵抗ＲＬより大きい（Ｒｃ＞ＲＬ）場合には（Ｓ２でＮｏ）、制御回路２１０は、「ＨＲ張り付き」が発生していると判断し、ＬＲ化回復動作に入る。
【０１９８】
ＬＲ化回復動作では、まず、制御回路２１０は、前置回復ステップとして、第１の前置回復電圧パルス（例えば、第１の機能回復電圧パルス（電圧がＶｒｃｈ））を選択メモリセルに印加し（Ｓ３）、次に、第２の前置回復電圧パルス（例えば、第２の機能回復電圧パルス（電圧が−Ｖｒｃｌ））を選択メモリセルに印加してから（Ｓ４）、再度ＬＲ化ベリファイ読出しを行う（Ｓ２）。このような処理（前置回復電圧パルスセットの印加）が、ＬＲ化できたことが確かめられるか（Ｓ２でＹｅｓ）、または所定の上限回数に到達するまで繰り返される（Ｓ５でＮｏ）。
【０１９９】
ＬＲ化できないまま前述の処理が所定の上限回数繰り返された場合は（Ｓ５でＹｅｓ）、制御回路２１０は、続いて、強回復ステップとして、第１の強回復電圧パルス（電圧がＶｒｃｈ３）の印加（Ｓ８）、および第２の強回復電圧パルス（電圧が−Ｖｒｃｌ３、パルス幅ＴｐＬ（０））の印加（Ｓ９）により、ＬＲ化回復を試み、第２判定ステップとして、再度ＬＲ化ベリファイ読出しを行う（Ｓ２）。このような処理（強回復電圧パルスセットの印加）が、ＬＲ化できたことが確かめられるか（Ｓ２でＹｅｓ）、またはパルス幅ＴｐＬ（０）における所定の上限回数に到達するまで繰り返される（Ｓ１０でＮｏ）。ＬＲ化できないまま前述の処理が所定の上限回数繰り返された場合は（Ｓ１０でＹｅｓ）、制御回路２１０は、ｍを＋１増加させ（Ｓ１１）、第２の強回復電圧パルスのパルス幅をＴｐＬ（１）（＞ＴｐＬ（０））に拡大し、再度、第１の強回復電圧パルス（電圧がＶｒｃｈ３）の印加（Ｓ８）、および第２の強回復電圧パルス（電圧が−Ｖｒｃｌ３、パルス幅ＴｐＬ（１））の印加（Ｓ９）により、ＬＲ化回復を試み、ＬＲ化ベリファイ読出しを行う（Ｓ２）。このような処理が、第２の強回復電圧パルス幅ＴｐＬ（ｍ）を拡大していきながら、第２判定ステップでＬＲ化できたことが確かめられるまで（Ｓ２でＹｅｓ）繰り返される。
【０２００】
なお、ステップＳ５およびＳ１０の繰り返し上限回数は、必要に応じて、１回でもよい。
【０２０１】
ここで、ステップＳ９は、図１２の（ｂ）のタイミングチャートに対応（ｔｌ＝ＴｐＬ（ｍ））している。
【０２０２】
このように、本変形例に係る「ＨＲ張り付き」からのＬＲ化回復動作（前置回復ステップと強回復ステップ）により、強固な「ＨＲ張り付き」も撲滅可能となり、メモリセルアレイの抵抗変化動作が大幅に安定化し、書き換え回数のさらなる向上が可能となる。
【０２０３】
なお、第２の強回復電圧パルス２１の最初のパルス幅ＴｐＬ（０）は、通常のＬＲ化電圧パルス１１（電圧が−ＶＬ）のパルス幅より大きいことが好ましい。よって、例えば、通常のＬＲ化電圧パルス１１（電圧が−ＶＬ）のパルス幅が１００ｎｓである場合には、第２の強回復電圧パルス２１のパルス幅の設定として、ＴｐＬ（０）＝５００ｎｓ、ＴｐＬ（１）＝１μｓ、ＴｐＬ（２）＝５μｓ、ＴｐＬ（３）＝１０μｓ、ＴｐＬ（４）＝５０μｓ、ＴｐＬ（５）＝１００μｓ・・と設定するのが好ましい。
【０２０４】
また、図１４に示すＬＲ化回復動作によっても選択メモリセルのＬＲ化回復が見られない場合は、そのメモリセルを回復不可能と判断して、周知の代替処理（例えば、冗長救済処理（ｒｅｄｕｎｄａｎｃｙ）や誤り訂正処理（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ）等）を行うなどの処置を行ってもよい。
【０２０５】
また、図１４に示すＬＲ化回復動作においては、書き込み時間短縮のため、必要に応じて、前置回復電圧パルスセットの印加（ステップＳ３、Ｓ４、Ｓ５）を無くしても良い。つまり、「ＨＲ張り付き」からの回復として、前置回復ステップを省略し、強回復ステップを実行してもよい。
【０２０６】
また、前置回復電圧パルスセットの印加（ステップＳ３、Ｓ４、Ｓ５）として、機能回復電圧パルスセットに代えて、再ブレイク電圧パルスセットを印加してもよい。この場合には、図１４のステップＳ３では、第１の前置回復電圧パルスとして、第１の再ブレイク電圧パルスを印加し、図１４のステップＳ４では、第２の前置回復電圧パルスとして、第２の再ブレイク電圧パルスを印加する。
【０２０７】
また、図８に示した記憶装置の構成では、スイッチ素子であるＮＭＯＳトランジスタに１つの抵抗変化素子を接続した、所謂１Ｔ１Ｒ型メモリセルであったが、本発明は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いた１Ｄ１Ｒ型メモリセルに適用しても良い。
【０２０８】
また、本発明は、「ＨＲ張り付き」が発生した場合のＬＲ化回復動作について説明したが、これとは逆の現象である「低抵抗（ＬＲ）張り付き」が発生する場合には、必要に応じて、第１の強回復電圧パルス（ＨＲ化）と第２の強回復電圧パルス（ＬＲ化）の印加順序を逆（つまり、電圧パルスの極性を逆）にして、ＬＲ張り付き状態からのＨＲ化回復動作フローをＬＲ化回復動作フローと同様にＨＲ化書き込み側に入れても良い。また、このような「ＬＲ張り付き」に対するＨＲ化回復動作においても、第１の強回復電圧パルス（ＬＲ化）に続く第２の強回復電圧パルス（ＨＲ化）のパルス幅を順次拡大していくように制御して、強固な「ＬＲ張り付き」をＨＲ化できるように回復させても良い。なお、「低抵抗（ＬＲ）張り付き」とは、「高抵抗（ＨＲ）張り付き」の逆の現象であり、ＬＲ状態の抵抗変化素子に対してＨＲ化電圧パルスを印加しても抵抗変化素子が高抵抗（ＨＲ）状態に遷移しない（ＬＲ状態のまま維持される）現象である。
【０２０９】
また、本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性記憶素子の書き込み方法も、本発明に含まれる。
【産業上の利用可能性】
【０２１０】
本発明は、抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置として、特に、電気信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で書き込みが行え、かつ、不揮発性記憶装置の書き換え可能回数を向上できるので、携帯電話やノートパソコン等の電子機器に使用される高信頼性メモリとして、有用である。
【符号の説明】
【０２１１】
１、２  電極
３      導体膜
４      絶縁体膜
５      可変抵抗素子
１０  高抵抗（ＨＲ）化電圧パルス
１１  低抵抗（ＬＲ）化電圧パルス
１２  第１の再ブレイク電圧パルス
１３  第２の再ブレイク電圧パルス
１４  第１の機能回復電圧パルス
１５  第２の機能回復電圧パルス
１６  第１の機能回復電圧パルス（電圧不足）
１９  強回復電圧パルスセット
２０  第１の強回復電圧パルス
２１  第２の強回復電圧パルス
１００  抵抗変化素子（抵抗変化型不揮発性記憶素子）
１００ａ  下部電極
１００ｂ  抵抗変化層
１００ｂ−１  第１の遷移金属酸化物層
１００ｂ−２  第２の遷移金属酸化物層
１００ｃ  上部電極
１０１、１０５  下部電極端子
１０２  上部電極端子
１０３  ゲート端子
１０４  ＮＭＯＳトランジスタ
１１０、１１１、１１２、１１３  フィラメント
２００  （抵抗変化型）不揮発性記憶装置
２０１  メモリ本体部
２０２  メモリセルアレイ
２０３  列選択回路
２０４  センスアンプ
２０５  データ入出力回路
２０６  書き込み回路
２０７  行ドライバ
２０８  行選択回路
２０９  アドレス入力回路
２１０  制御回路
２１１  書き込み用電源
２１２  低抵抗（ＬＲ）化用電源
２１３  高抵抗（ＨＲ）化用電源
２１８  カレントミラー回路
２１９、２２０  クランプトランジスタ
２２１  基準回路
２２２、２２３  選択トランジスタ
２２４  差動アンプ
２２５、２２６  トランジスタ
７０２  通常動作用基準電流生成回路
７０３  ＬＲ化ベリファイ用基準電流生成回路
【要約】
従来生じていた不安定な抵抗変化現象を改善する抵抗変化型不揮発性記憶素子の書き込み方法であって、抵抗変化型不揮発性記憶素子の抵抗状態が第２抵抗状態（例えば、低抵抗状態）に遷移できず第１抵抗状態（例えば、高抵抗状態）に留まると判定された場合に、（１）第１抵抗状態（例えば、高抵抗状態）への遷移のための通常の第２電圧（例えば、ＶＨ）より振幅が大きく、かつ第２電圧（例えば、ＶＨ）と極性が同じである第１の強回復電圧（例えば、正電圧）パルスと、（２）第１の強回復電圧パルスに後続し、第２抵抗状態（例えば、抵抗状態）への遷移のための通常の第１電圧（例えば、−ＶＬ）のパルスの幅より長いパルス幅を有し、かつ、第１電圧（例えば、−ＶＬ）と極性が同じである第２の強回復電圧（例えば、負電圧）パルスとの２パルスで構成される強回復電圧パルスセットを少なくとも１回、抵抗変化型不揮発性記憶素子に印加する。【図１】
0005400253.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005400253.tif 000014
【図１４】
0005400253.tif 000015
【図１５】
0005400253.tif 000016
【図１６】
0005400253.tif 000017
【図１７】
0005400253.tif 000018
【図１８】
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