(57)【特許請求の範囲】
【請求項１】
半導体デバイス構造（３００）を製造する方法であって、
半導体材質（２０２）を有する基板（２００）を提供することと、
前記半導体材質（２０２）内に分離溝（２１２）を形成することと、
その上への高ｋ材質の形成を実質的に阻止するライナ材質（２１４）で前記分離溝（２１２）をライニングして内側を覆われた溝（２１６）をもたらすことと、
前記内側を覆われた溝（２１６）を少なくとも部分的に絶縁材質（２１８）で充填することと、
前記絶縁材質（２１８）の少なくとも一部分を覆い且つ前記半導体材質（２０２）の少なくとも一部分を覆う高ｋゲート材質（２３２）の層を、前記高ｋゲート材質（２３２）の層が前記ライナ材質（２１４）の露出した部分によって分割されるように形成することとを備えた方法。
【請求項２】
その内部に画定される能動トランジスタ領域（３０８，３１０）を有する半導体材質（２０２）の層と、
前記能動トランジスタ領域（３０８，３１０）に隣接して前記半導体材質（２０２）の層内に形成される分離溝（２１２）と、
前記分離溝（２１２）をライニングする溝ライナ（２１４）であって内側を覆われた溝（２１６）を前記分離溝（２１２）と共に形成する溝ライナ（２１４）と、
前記内側を覆われた溝（２１６）内の絶縁材質（２１８）と、
前記絶縁材質（２１８）の少なくとも一部分を覆い且つ前記能動トランジスタ領域（３０８，３１０）の少なくとも一部分を覆うと共に前記溝ライナ（２１４）の露出した部分によって分割されている高ｋゲート材質（２３２）の層とを備えた半導体デバイス（３００）。
【請求項３】
半導体デバイス構造（３００）のための浅い溝分離の方法であって、
半導体材質（２０２）の層、前記半導体材質（２０２）の層を覆うパッド酸化物層（２０８）、及び前記パッド酸化物層（２０８）を覆うパッド窒化物層（２１０）を有する半導体基板（２００）を提供することと、
前記パッド窒化物層（２１０）の一部分、前記パッド酸化物層（２０８）の一部分、及び前記半導体材質（２０２）の層の一部分の選択的な除去により前記半導体基板（２００）内に分離溝（２１２）を形成することと、
その上への高ｋ材質の核生成を実質的に阻害するライナ材質（２１４）を前記分離溝（２１２）内及び前記パッド窒化物層（２１０）の露出させられた部分上に堆積させることと、
絶縁材質（２１８）が前記分離溝（２１２）を充填するように前記絶縁材質（２１８）を前記ライナ材質（２１４）の上に堆積させることと、
前記絶縁材質（２１８）の少なくとも一部分を覆い且つ前記半導体材質（２０２）の少なくとも一部分を覆う高ｋゲート材質（２３２）の層を、前記高ｋゲート材質（２３２）の層が前記ライナ材質（２１４）の露出した部分によって分割されるように形成することを備えた方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示される主題の実施形態は概して半導体デバイスに関連している。更に特定的には、主題の実施形態は複数の金属酸化物半導体トランジスタの間での分離領域の使用に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の大部分は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ又はＭＯＳトランジスタ）として実現され得る多数の相互接続された電界効果トランジスタ（ＦＥＴ）を用いて実装される。ＭＯＳトランジスタはｐ型デバイス（即ちＰＭＯＳトランジスタ）又はｎ型デバイス（即ちＮＭＯＳトランジスタ）として実現され得る。また、半導体デバイスはＰＭＯＳ及びＮＭＯＳトランジスタの両方を含むことができ、そしてそのようなデバイスは一般的には相補型ＭＯＳ又はＣＭＯＳデバイスと称される。ＭＯＳトランジスタは、半導体基板の上に形成される制御電極としてのゲート電極と、半導体基板内に形成されそれらの間に電流が流れることのできる相隔たるソース及びドレイン領域とを含む。ソース及びドレイン領域は典型的には、ソース及びドレイン領域上に形成されるそれぞれの伝導性コンタクトを介してアクセスされる。ゲート電極、ソースコンタクト、及びドレインコンタクトに印加されるバイアス電圧が、ソース及びドレイン領域の間のゲート電極の直下の半導体基板内のチャネルを通る電流の流れを制御する。絶縁層内に形成される伝導性金属相互接続（プラグ）がゲート、ソース、及びドレインコンタクトにバイアス電圧を供給するために典型的に用いられる。
【０００３】
図１は従来の技術を用いて製造されたＣＭＯＳトランジスタデバイス構造１００の簡易化された図である。図１の上部（図１Ａ）はデバイス構造１００の上面図を示し、また図１の下部（図１Ｂ）は図１の上部における１Ｂ−１Ｂ線から見たデバイス構造１００の断面図を示している。デバイス構造１００は、半導体材質のｎ型能動領域１０２と、半導体材質のｐ型能動領域１０４と、ｎ型領域１０２及びｐ型領域１０４を包囲すると共にこれらを分離している浅い溝分離（ＳＴＩ）１０６と、ｎ型領域１０２、ｐ型領域１０４、及びＳＴＩ１０６上に横たわるゲート構造１０８とを含む。デバイス構造１００は、物理的な支持基板１１０と支持基板１１０上の絶縁材質１１２（典型的には埋め込み酸化物）とを有するシリコン・オン・インシュレータ（ＳＯＩ）上に形成される。ゲート構造１０８はゲート絶縁体層１１４を含み、ゲート絶縁体層１１４は比較的に高い誘電定数を有する誘電体材質から形成される（即ち高ｋ材質）。ゲート構造１０８はまた、ゲート絶縁体層１１４を覆うゲート金属層１１６と、ゲート金属層１１６を覆う多結晶シリコン１１８の層とを含む。
【０００４】
図２はデバイス構造１００の領域１２０の詳細図である（この領域１２０は図１において破線の円によって囲まれている）。図２はデバイス構造１００の形成をもたらす１つ以上のプロセスステップの結果として形成され得る窪み１２２を示している。ゲート絶縁層１１４、ゲート金属層１１６、及び多結晶シリコン１１８は一般的にこれらが形成されるのにつれて窪み１２２の輪郭に追従する。図２における矢印はＳＴＩ１０６からゲート絶縁体層１１４内への酸素の解放を表している。高ｋゲート絶縁体層１１４を通ってのそしてｐ型領域１０４の上での酸素の拡散は「幅効果」を生じさせ、デバイス性能を低下させ得る。図２には図示しないが、図２に示されるＳＴＩ１０６の右の部分に対して配置されるであろう隣接ｎチャネル領域の上においてもまた酸素が拡散する。特に、デバイスのチャネル領域長が短くなるほど幅効果の影響をより受けやすくなる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
幅効果は多くの既知の技術を用いて低減することができる。幅効果を低減するための１つの既知の手法は、高ｋ材質にシリコンを添加する。しかし、このことは誘電体堆積に対する制御の問題を増やし、また縮小化に悪影響を与える。幅効果を低減するための他の既知の手法は、高ｋ材質の窒化物形成を用いる。しかし、過剰な窒化物形成はデバイス性能を低下させ、またデバイスのスレッショルド電圧に悪影響を与え得る。更に他の手法は、金属ゲート層を生成するために酸素排除金属を利用する。残念なことに、酸素排除金属は本質的な制御の問題を有しており、プロセスにおける過剰なばらつきをもたらす。幅効果はまた、下層のＳＴＩ材質と高ｋゲート材質の間の重なりの量を最小化する試みによって対処され得る。そのような技術は追加的なマスク層を必要とし、またそれらの技術は、特定の製造プロセスノードによって要求される既存の制御及び規則を妨害しかねない。１つの追加的な手法は、高ｋ材質の堆積に先立ちＳＴＩ材質を窒化物拡散障壁で密閉する。この手法は実証されていない上に、分離モジュールに対して顕著なプロセス複雑性をもたらし、また後続のプロセスモジュールにばらつきをもたらす。
【課題を解決するための手段】
【０００６】
半導体デバイス構造を製造する方法が提供される。方法は、半導体材質を有する基板を提供することによって開始する。半導体材質内に分離溝が形成され、そしてその上への高ｋ材質の形成を実質的に阻止するライナ材質で分離溝は内側を覆われる。内側を覆われた溝は絶縁材質で充填され、絶縁材質の上には高ｋゲート材質の層が形成される。高ｋゲート材質は、高ｋゲート材質が絶縁材質の少なくとも一部分を覆い且つ半導体材質の少なくとも一部分を覆うように、そして高ｋゲート材質の層がライナ材質によって分割されるように形成される。
【０００７】
半導体デバイスもまた提供される。半導体デバイスは、その内部に画定される能動トランジスタ領域を有する半導体材質の層と、能動トランジスタ領域に隣接して半導体材質の層内に形成される分離溝と、分離溝をライニングする溝ライナと、ライニングされた（内側を覆われた）溝内の絶縁材質と、絶縁材質の少なくとも一部分を覆い且つ能動トランジスタ領域の少なくとも一部分を覆う高ｋゲート材質の層とを含む。高ｋゲート材質の層は溝ライナによって分割されている。
【０００８】
半導体デバイス構造のための浅い溝分離の方法もまた提供される。この方法は、半導体材質の層、半導体材質の層を覆うパッド酸化物層、及びパッド酸化物層を覆うパッド窒化物層を有する半導体基板を提供することによって開始する。方法は次いで、パッド窒化物層の一部分、パッド酸化物層の一部分、及び半導体材質の層の一部分の選択的な除去により半導体基板内に分離溝を形成する。ライナ材質が分離溝内及びパッド窒化物層の露出させられた部分上に堆積させられ、ここではライナ材質はその上への高ｋ材質の核生成を実質的に阻害する。加えて、絶縁材質が分離溝を充填するように絶縁材質がライナ材質の上に堆積させられる。
【０００９】
この概要は、詳細な説明において以下に更に説明される単純化された形態にある複数の概念の選択を紹介するために提供されている。この概要は、特許請求の範囲に記載された主題の鍵となる特徴又は本質的な特徴を特定することを意図されておらず、また特許請求の範囲に記載された主題の範囲を決定する上での支援として用いられることも意図されていない。
【図面の簡単な説明】
【００１０】
本主題の更に完全な理解は、詳細な説明及び特許請求の範囲を以下の図面と併せて考慮して参照することによってもたらされるであろうし、図面において同様の参照番号は全図を通して同様の要素を参照する。
【００１１】
【図１】図１は従来の技術を用いて製造されたＣＭＯＳトランジスタデバイス構造の簡略化された図である。
【００１２】
【図２】図２は図１に示されるＣＭＯＳトランジスタデバイス構造の一部分の詳細図である。
【００１３】
【図３】図３は半導体デバイス構造の製造を示す断面図（その１）である。
【図４】図４は半導体デバイス構造の製造を示す断面図（その２）である。
【図５】図５は半導体デバイス構造の製造を示す断面図（その３）である。
【図６】図６は半導体デバイス構造の製造を示す断面図（その４）である。
【図７】図７は半導体デバイス構造の製造を示す断面図（その５）である。
【図８】図８は半導体デバイス構造の製造を示す断面図（その６）である。
【図９】図９は半導体デバイス構造の製造を示す断面図（その７）である。
【図１０】図１０は半導体デバイス構造の製造を示す断面図（その８）である。
【図１１】図１１は半導体デバイス構造の製造を示す断面図（その９）である。
【図１２】図１２は半導体デバイス構造の製造を示す断面図（その１０）である。
【００１４】
【図１３】図１３は図３〜１２に示されるプロセスに従って製造される半導体デバイス構造の断面図である。
【発明を実施するための形態】
【００１５】
以下の詳細な説明は本来的に単に例示的なものであり、本主題の実施形態又はそのような実施形態の応用及び使用を限定することは意図されていない。ここで用いられている「例示的」という語は、「例、実例、又は例証としての役目をする」を意味する。例示的なものとしてここに説明されるいかなる実施又は実装も、他の実施又は実装よりも望ましい又は有利であるものと解釈される必要はない。また、前述した技術分野、背景技術、簡単な概要又は以下の詳細な説明によって示されるいかなる表現され又は暗示される理論によっても制約されることは意図されていない。
【００１６】
簡潔さを目的として、半導体デバイス製造に関連する従来の技術は、ここでは詳細に説明されないことがある。また、ここに説明される種々のタスク及びプロセスステップは、ここでは詳細に説明されていない付加的なステップ又は機能性を有する更に包括的な手順又はプロセス内に組み込まれてよい。特に、半導体ベースのトランジスタの製造における種々のステップはよく知られているので、簡潔にするために、多くの従来のステップは、よく知られているプロセス詳細を提供することなしに、ここでは簡単に述べるにとどめ、あるいは完全に省略する。
【００１７】
ここに説明される技術は、ＮＭＯＳトランジスタデバイス、ＰＭＯＳトランジスタデバイス、及びＣＭＯＳトランジスタデバイスを含むＭＯＳトランジスタデバイスを製造するために利用することができる。「ＭＯＳデバイス」という用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、半導体基板上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する導体ゲート電極（金属であるか他の伝導性材質であるかにかかわらず）を含むいかなる半導体デバイスをも参照するものとして用いられる。
【００１８】
ここで説明される製造プロセスは、高ｋゲート絶縁体と高ｋゲート絶縁体を覆う金属ゲートとを有する半導体デバイスを製造するために利用することができる。特に、このプロセスに従って製造される半導体デバイスは、ＳＴＩ酸化物材質と高ｋゲート絶縁体の間での酸素泳動障壁として機能するＳＴＩライナを含む。ＳＴＩライナは、能動トランジスタ領域を覆う高ｋゲート絶縁体の当該部分内への酸素の拡散を排除し（又は著しく低減し）、従って幅効果として知られる現象の影響を最小化する。以下に更に詳細に説明されるように、高ｋ材質がＳＴＩライナ材質上で核をなさないようにＳＴＩライナ材質が選択され、それにより、ＳＴＩライナは高ｋゲート絶縁体を第１の部分（ＳＴＩ材質の上に位置する）と第２の部分（能動トランジスタ領域の上に位置する）とに分離する。
【００１９】
ここで図３を参照すると、半導体デバイス構造の製造は、半導体材質２０２の層を有する適切な半導体基板２００を提供することによって開始する。この製造プロセスは、ＣＭＯＳトランジスタデバイスのような半導体デバイスとの使用に適した溝分離方法の１つの実施を代表する。この実施形態のために、半導体基板２００はシリコン・オン・インシュレータ（ＳＯＩ）基板として実現され、ここでは半導体材質２０２が絶縁体材質２０４の層上に配置され、絶縁体材質２０４は同様にキャリア層２０６によって支持される。より具体的には、半導体材質２０２はシリコン材質であり、また絶縁体材質２０４は埋め込み酸化物層である。ここで用いられる「シリコン材質」の用語は、半導体産業において典型的に使用される一般的に単結晶性であって且つ比較的に純粋なシリコン材質を包含する。半導体材質２０２は当初はＮ型又はＰ型のいずれかであってよいが、典型的にはＰ型であり、また半導体材質２０２は次いで適切な方法でドープされて能動領域を形成する。この実施形態のために、絶縁体材質２０４は酸化シリコン（ＳｉＯ２）の層として実現される。代替的な実施形態においては、半導体デバイス基板はＳＯＩ基板よりはむしろバルクシリコン基板上に形成され得る。
【００２０】
図３は半導体材質２０２上へのパッド酸化物層２０８の形成の後であって且つパッド酸化物層２０８上へのパッド窒化物層２１０の形成の後での半導体基板２００を示している。結果としての構造は、半導体材質２０２を覆うパッド酸化物層２０８と共にパッド酸化物層２０８を覆うパッド窒化物層２１０を含む。図３に示される構造に到達するために、従来のプロセスステップを用いることができる。例えば、パッド酸化物層２０８が望ましい厚みまで成長させられ、次いで適切な化学的気相堆積（ＣＶＤ）技術を用いてパッド窒化物層２１０がパッド酸化物層２０８を覆うように堆積させられる。
【００２１】
次いで半導体材質２０２内に適切なサイズの分離溝２１２を形成するために、半導体基板２００が適切な方法で処理される（図４）。図４に示されるように、分離溝２１２は、パッド窒化物層２１０の一部分、パッド酸化物層２０８の一部分、及び半導体材質２０２の一部分を選択的に除去することによって形成することができる。このＳＯＩ実行のために、分離溝２１２の形成はまた、半導体材質２０２の下層の絶縁体材質２０４の一部分の選択的な除去を伴っていてもよい。図４はフォトリソグラフィ、マスキング、及びエッチングのステップを含む幾つかの既知のプロセスステップを完了した後における半導体基板２００の状態を示している。特に、分離溝２１２のいずれかの側における半導体材質２０２の部分部分の間での十分な分離をもたらすために、分離溝２１２は絶縁体材質２０４内にまで延びている。
【００２２】
図４に示されるプロセスにおけるステップの後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて、分離溝２１２が適切なライナ材質２１４でライニング(lining)される。ライナ材質２１４は、ＣＶＤ、低圧ＣＶＤ（ＬＰＣＶＤ）、又はプラズマ強化ＣＶＤ（ＰＥＣＶＤ）のような任意の適切な技術を用いて、分離溝２１２内にそしてパッド窒化物層２１０の任意の露出させられた部分上に堆積させることができる。望ましい実施形態はＣＶＤ材質を利用するが、代替的な実施形態ではライナ材質２１４は熱的に成長させられた材質であってもよい。特に、ライナ材質２１４は、その上への高ｋ材質の形成を実質的に阻止する材質である。つまり、ライナ材質２１４の組成は、高ｋ材質（その堆積は極めて表面選択的である）がライナ材質２１４の露出させられた表面上に核をなさないようなものである。実際には、ライナ材質２１４は窒化物、望ましくは窒化シリコンのような誘電体材質であり、そしてライナ材質２１４は約２０〜１００オングストロームの典型的な厚みで形成される。
【００２３】
図５に示されるように、ライナ材質２１４は内側を覆われた(lined)溝２１６を半導体基板２００内に形成する。分離溝２１２をライニングした後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて、内側を覆われた溝２１６がここではＳＴＩ材質２１８（図６）と称される適切な絶縁材質で少なくとも部分的に充填される。実際には、例えばＣＶＤのような適切な堆積技術を用いて、ＳＴＩ材質２１８は内側を覆われた溝２１６を充填すると共に、ライナ材質２１４の他の部分（即ちパッド窒化物層２１０を覆っている部分）を覆うようにも形成される。特定の実施形態においては、ＳＴＩ材質２１８は、テトラエチルオルソシリケート（ＴＥＯＳ）をシリコン源（通常ＴＥＯＳ酸化物と称される）として用いて堆積させられる二酸化シリコンのような酸化材質である。他の例としては、シランがシリコン源のための極めて一般的な先駆体であり、そして結果としてのＳＴＩ材質２１８は通常、高密度プラズマ（ＨＤＰ）酸化物と称される。
【００２４】
図６に示されるプロセスの段階では、ＳＴＩ材質２１８は充填された分離溝２２０を半導体基板２００内に生成する。その後、例えば化学的機械的研磨（ＣＭＰ）ツールを用いてＳＴＩ材質２１８が研磨される。ＳＴＩ材質２１８は望ましくは、パッド窒化物層２１０を覆っているライナ材質２１４の高さに概ね対応する高さまで研磨される。実際には、ＳＴＩ材質２１８の上端がライナ材質２１４の露出させられた表面に実質的に続くように、窒化物ライナ材質２１４がＣＭＰ停止層として機能してよい。図７はＳＴＩ材質２１８が望ましい高さまで研磨又は平坦化された後の半導体基板２００の状態を示している。
【００２５】
ＳＴＩ材質２１８を研磨した後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて、パッド窒化物層２１０及び、ライナ材質２１４の一部が除去される一方で、ＳＴＩ材質２１８は損傷を受けずに残される（図８）。窒化物及びライナ材質は、窒化物に対して選択的な技術、例えば加熱リン酸ストリップを用いて除去することができる。図８に示されるように、このステップは、パッド窒化物層２１０が完全に除去され且つライナ材質２１４の露出させられた上部縁(upper rim)２２２が残るように制御される。再び図１の上面図を参照すると、上部縁２２２は概略的には領域１０２又は領域１０４の輪郭によって規定される境界に対応しているであろう。このストリッピングステップの選択的な性質は、ＳＴＩ材質２１８及びパッド酸化物層２０８が確実に除去されないようにする。従って、ＳＴＩ材質２１８の下層となるライナ材質２１４の部分は保護される。
【００２６】
図８に示されるステップの完了に続いて、幾つかのプロセスステップ又はサブステップが実行されてよい。例えば、図９はゲート積層物の形成に先立って必要になるであろう更なる処理の後の半導体基板２００の状態を示している。そのような更なるプロセスステップは、限定はされないが、パッド酸化物層２０８を除去することとと、パッド酸化物層２０８と置き換わる犠牲酸化物２２４の層を形成することと、犠牲酸化物２２４と共に所定の位置にウエル注入物(well implants)を形成することと、ウエットエッチングすることとを含んでいてよい。これらのプロセスステップはＳＴＩ材質２１８の高さを凹ませるが、ライナ材質２１４は損傷を受けさせずに残す。また、ＳＴＩ材質２１８は等方性酸化物エッチャントにさらされてよく、結果として窪み２２６がＳＴＩ材質２１８の側部上に形成される。重要なことには、半導体基板２００が図９に示される状態に到達した後に、ライナ材質２１４の上部縁２２２が覆われず且つ露出させられたまま残っている。
【００２７】
上述したようにウエットエッチングの間に除去されてよい犠牲酸化物２２４は、界面絶縁体層２２８（図１０）と置換される。界面絶縁体層２２８は望ましくは酸化物材質から形成される。図１０は半導体基板２００の領域２３０の詳細図である（この領域２３０は図９において破線の円で囲まれている）。図１０で用いられる尺度は図示の容易化のために誇張されている。また、図示される実施形態では、上部縁２２２の高さは界面絶縁体層２２８の高さに一致しているが、ライナ材質２１４は、界面絶縁体層２２８の高さの上方に突き出ていてよく、あるいは半導体材質２０２の高さと同じレベルであってよく、またＳＴＩ材質２１８の高さと同じレベルであってよい。
【００２８】
界面絶縁体層２２８の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて、半導体材質２０２の少なくとも一部分を覆い且つＳＴＩ材質２１８の少なくとも一部分を覆う高ｋゲート材質２３２の層が形成される。実際には、高ｋ材質は、原子層堆積（ＡＬＤ）又は原子層化学的気相堆積（ＡＬＣＶＤ）のような任意の適切な技術を用いて堆積させることができ、それにより界面絶縁体層２２８及びＳＴＩ材質２１８上への高ｋ材質の選択的な堆積が可能になる一方で、ライナ材質２１４の上部縁２２２上への堆積は結果として皆無かそれに近い。ＡＬＤ及びＡＬＣＶＤは極めて表面敏感な(surface-sensitive)プロセスであり、高ｋ材質がその上に堆積させられるべき露出させられた表面は、特定の材質特性（例えば化学結合及び分子構造）を有している必要があり、さもなければ高ｋ材質は核をなさないであろう。実際には、高ｋゲート材質２３２は二酸化シリコンと比較して高い誘電定数を有する任意の材質であってよく、そのような高ｋ材質は半導体産業においてよく知られている。実施形態に応じて、高ｋゲート材質２３２は、限定はされないが、ＨｆＯ２，ＺｒＯ２，ＨｆＺｒＯｘ，ＨｆＳｉＯｘ，ＨｆＳｉＯＮ，ＨｆＴｉＯｘ，ＺｒＴｉＯｘ，ＺｒＳｉＯｘ，ＺｒＳｉＯＮ，ＨｆＬａＯｘ，ＺｒＬａＯｘ，ＬａＡｌＯｘ，Ｌａ２Ｏ３，ＨｆＡｌＯｘ，ＺｒＡｌＯｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，ＭｇＯ，ＤｙＯ，ＴｉＯ２，Ｔａ２Ｏ５等であってよい。高ｋゲート材質２３２は望ましくは約１４〜２２オングストロームの厚みまで堆積させられる。
【００２９】
前述したように、ライナ材質２１４は、その上への高ｋ材質の核形成を実質的に阻止するように選択され、この特性により、露出させられた上部縁２２２には図１０に示されるように高ｋゲート材質２３２の空隙（全ての実用上の目的のための）が残る。特に、高ｋゲート材質２３２の層はライナ材質２１４によって分割されており、ライナ材質２１４は高ｋゲート材質２３２の層における不連続をもたらす。図示される実施形態では、界面絶縁体層２２８を覆っている高ｋ材質の部分は上部縁２２２に重なる前に終端しており、またＳＴＩ材質２１８を覆っている高ｋ材質の部分は、窪み２２６の輪郭に追従し、そしてライナ材質２１４の側壁でまたはその近くで終端している。
【００３０】
高ｋゲート材質２３２の堆積の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例では続いて、ゲート積層物が従来方法において完成される。この点で、高ｋゲート材質２３２を覆い且つライナ材質２１４の露出させられた部分を覆うように金属ゲート層２３４が形成され（図１１）、その後に金属ゲート層２３４を覆うように多結晶シリコンゲート層２３６が形成される（図１２）。高ｋゲート材質２３２とは異なり、金属ゲート層２３４はライナ材質２１４の露出させられた表面上に形をなすことができ、そして形をなしている。従って、金属ゲート層２３４は、窪み２２６の近くで高ｋゲート材質２３２及びライナ材質２１４の輪郭に追従している。また、多結晶シリコンゲート層２３６は、図１２に示されるように窪み２２６を充填するように望ましい厚みまで堆積させられる。
【００３１】
図１２の矢印はＳＴＩ材質２１８から高ｋゲート材質２３２内への酸素の解放を表している。図２に示される従来のデバイス構造と異なり、半導体材質２０２を覆っている高ｋゲート材質２３２の部分内へは酸素は泳動(migrate)又は拡散しない。つまり、ＳＴＩ材質２１８を覆っている高ｋゲート材質２３２の部分からの酸素の泳動をライナ材質２１４が阻止するのである。その結果、デバイス性能を低下させるであろう幅効果（前述したような）を低減するために、ライナ材質２１４を用いることができる。高ｋゲート材質２３２の極めて薄い層がライナ材質２１４上に形成されていたとしても、酸素の泳動は実質的に妨げられるであろうから、同じ利益を得ることができるであろうことが理解されるべきである。
【００３２】
図１２に示される製造プロセスにおける段階の後、デバイス構造の製造を完了するために任意の数の既知のプロセスステップが実行されてよい。また、ここに説明されるプロセス技術は、「ゲートファースト(gate first)」プロセス又は「ゲートラスト(gate last)」プロセス（多結晶シリコンゲート層２３６を異なる金属材質で置換する）と共に利用することができる。
【００３３】
図１３は図３〜１２に示されるプロセスに従って製造される半導体デバイス３００の断面図である。半導体デバイス３００の特徴及び特性の多くは図３〜１２を参照して説明したのと類似又は同一であり、従ってそのような共通の特徴及び特性はここでは重複して詳細には説明しない。この実施形態の半導体デバイス３００は、支持層３０４と支持層３０４を覆う埋め込み酸化物層３０６とを有するＳＯＩ基板３０２上に形成される。埋め込み酸化物層３０６を覆う半導体材質の層は、その中に画定される複数の能動トランジスタ領域を有しており、図１３はｎ型能動トランジスタ領域３０８及びｐ型能動トランジスタ領域３１０を示している。
【００３４】
能動トランジスタ領域３０８及び３１０は隣接する分離溝３１２によって分離されており、分離溝３１２は半導体材質の層内及び埋め込み酸化物層３０６内に形成される。分離溝３１２は溝ライナ３１４（例えば窒化物材質）で内側を覆われており、そして内側を覆われた溝内にはＳＴＩ酸化物３１６のような絶縁材質が配置されている。半導体デバイス３００はまた、ＳＴＩ酸化物３１６の少なくとも一部分を覆い且つ能動トランジスタ領域３０８及び３１０の少なくとも一部分を覆う高ｋゲート材質３１８の層を含む。尚、重要な点は、上述したように高ｋゲート材質３１８は溝ライナ３１４の上部縁上で核をなすことができないので、高ｋ材質３１８は溝ライナ３１４によって分割されるところにある。図示の簡潔さ及び容易さのために、高ｋゲート材質３１８と能動トランジスタ領域３０８及び３１０との間の界面酸化物層並びにＳＴＩ酸化物３１６の各側部上の窪みは図１３には示されていない。
【００３５】
半導体デバイス３００はまた、高ｋゲート材質３１８を覆い且つ溝ライナ３１４の上部縁を覆う金属ゲート層３２０を含む。加えて半導体デバイス３００は、金属ゲート層３２０を覆う多結晶シリコンゲート層３２２を含む。高ｋゲート材質３１８、金属ゲート層３２０、及び多結晶シリコンゲート層３２２の組み合わせは、ゲート積層物又はゲート構造と称されることがある。ゲート積層物は能動トランジスタ領域３０８及び３１０と従来方法のように協働して、ＮＭＯＳ及びＰＭＯＳデバイスを形成する。
【００３６】
高ｋ材質の核生成を阻止する溝ライナの代わりに、半導体デバイスは、代替的な方法で形成される高ｋ材質の層を採用してもよく、これもまた幅効果を低減する。より具体的には、高ｋ材質は適切に制御されたプラズマ気相堆積（ＰＶＤ）技術を用いて形成することができる。ＰＶＤプロセスは、界面酸化物の露出させられた表面の上に、またＳＴＩ酸化物の露出させられた表面の上に高ｋ材質を自然に形成するであろう。しかし、ＰＶＤプロセスの方向性(directional nature)に起因して、窪みの垂直側壁（図２参照）上に形成される高ｋ材質の量は、他の場所に形成される高ｋ材質の量よりも著しく少ないであろう。その結果、窪みのこの側壁上の高ｋ材質の極めて薄い層は、ＳＴＩ酸化物側から能動トランジスタ領域を覆っている側への酸素の泳動を妨げることができる。
【００３７】
上述した詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多くの変形が存在することが理解されるべきである。また、ここに説明される１つ以上の例示的な実施形態は、特許請求の範囲に記載された主題の範囲、適用可能性、又は構成を限定することを決して意図されていないことも理解されるべきである。むしろ、上述した詳細な説明は、１つ以上の説明された実施形態を実施又は実装するための有用な指針を当業者に提供するであろう。既知の均等なもの及びこの特許出願の出願時に予測され得る均等なものを含む、特許請求の範囲によって定義される範囲から逸脱することなしに、要素の機能及び配置において種々の変更がなされ得ることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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