(57)【特許請求の範囲】
【請求項１】
少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチと、
少なくとも１つの放電スイッチと、
それぞれが、少なくともトランジスタの差動ペアおよびレジスタのペアを含み、それによってｇｍセルを提供する、複数のｇｍセクションとを備えた加算器埋め込み型ダイナミックプリアンプシステムであって、
前記複数のｇｍセクションのうちの１つのｇｍセクションは、参照信号を受信し、前記複数のｇｍセクションのうちの他のｇｍセクションのそれぞれは入力信号を受信し、
前記プリアンプシステムは２つの出力信号を生成し、該出力信号は前記複数のｇｍセクションの出力信号の合計を含み、
前記複数のｇｍセクションは、前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチによって予備充電され、前記複数のｇｍセクションは、前記少なくとも１つの放電スイッチによって放電されることを特徴とする加算器埋め込み型ダイナミックプリアンプシステム。
【請求項２】
前記レジスタのペアの各レジスタは、減算の機能に対するそれぞれの前記入力信号のそれぞれの前記ｇｍセルのゲインを決定し、
それぞれの前記レジスタの各比率は、減算の機能に対する前記の第１番目の入力信号各ｇｍ比率を決定することを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステム。
【請求項３】
前記入力信号は、第１番目のおよび第２番目の入力信号を含み、
前記の第１番目のおよび前記の第２番目の入力信号のそれぞれが電圧信号であって、
前記少なくとも２つの出力信号が電流信号であって、
前記複数のｇｍセクションのそれぞれの各出力信号が電流信号であることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステム。
【請求項４】
前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチは、第１のフェーズにおいて、電圧ＶＤＤについて予備充電される前記複数のｇｍセクションの出力ノードを有し、
前記少なくとも放電スイッチは、第２のフェーズにおいて、それぞれの前記レジスタを経由して、グランドに対して放電される前記複数のｇｍセクションの出力ノードを有することを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステム。
【請求項５】
前記複数のｇｍセクションのそれぞれについて、
前記トランジスタの異なるペアが前記レジスタおよび前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチの前記ペアに接続されており、
レジスタの前記ペアは、前記少なくとも１つの放電スイッチに接続されており、
前記の第１番目のおよび第２番目の入力信号が前記トランジスタの差動ペアの入力ゲートに加えられることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステム。
【請求項６】
前記少なくとも第１のおよび第２の予備充電スイッチは、ｐ型ＭＯＳトランジスタであり、前記少なくとも１つの放電スイッチは、ｎ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステム。
【請求項７】
トランジスタの前記差動ペアのそれぞれはカスコードステージを備えることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステム。
【請求項８】
前記加算器埋め込み型ダイナミックプリアンプシステムは、所定のゲインで乗算された積分回路の出力信号を加算し、
量子化された信号を出力し、
前記出力された量子化信号が入力信号にフィードバックされて、変調器に供給されることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステム。
【請求項９】
第１のフェーズで、出力ＯＵＴＰおよびＯＵＴＮを電圧ＶＤＤに予備充電するステップと、
第２のフェーズで、入力値によって前記出力を評価するステップであって、ここで放電電流は前記入力値に比例して決定されるステップと、
前記出力ＯＵＴＮおよび出力ＯＵＴＰの放電差分を、後続する再生ラッチによって増幅するステップとを含むことを特徴とする方法。
【請求項１０】
前記評価するステップは第１の参照信号および第２の参照信号を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記出力は電流信号を含むことを特徴とする請求項９に記載の方法。
【請求項１２】
前記予備充電するステップは充電信号がイネーブルにされたときに初期化することを特徴とする請求項９に記載の方法。
【請求項１３】
前記増幅するステップは再生ラッチおよびＳＲラッチを含むことを特徴とする請求項９に記載の方法。
【請求項１４】
全入力は電流モードで加算されることを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、混合信号のアナログおよびデジタル設計の分野に関し、特に、広帯域幅に加えて信号の関数（ｆｕｎｃｔｉｏｎ）を有するダイナミックプリアンプ（ｄｙｎａｍｉｃ  ｐｒｅａｍｐｌｉｆｉｅｒ：動的な前置増幅）に関する。
【背景技術】
【０００２】
アナログ−デジタル変換（ＡＤＣｓ）およびデジタル−アナログ変換（ＤＡＣｓ）のコンポーネントを形成し、デルタ−シグマ（ΔΣ）変調器を有する高速回路は、さらに向上したパフォーマンスを提供することが求められている。これは、サイズ、コスト、複雑性、電力、スピード、信号帯域幅、雑音、安定性などの対立する特性に関与している。向上したパフォーマンスを必要とする製品は、オーディオ、ビデオ、無線アプリケーションにおけるデータおよび信号トランシーバを含んでいる。
【０００３】
変調器のパフォーマンスを改善するアプローチは、高次で低いゆがみの構成を採用することを含んでいた。これは、増大した数の加算入力および増大した係数に関与する。加算入力の数を増大することで、さらに効率的な変調器フィードバックを得られるが、一方で不安定さも増大し得る。さらに言うと、増大する係数は、雑音伝達関数（ＮＴＦ）を改善し得るが、加算がフィードバック因子βを有するという結果を生ずる。この低いβは、アプリケーションの要請とは反対に高い電力を消費するという結果を招く。
【０００４】
パフォーマンスを改善することを試みた加算設計について他のアプローチがある。例えば、電流モード加算である。しかしながら、増大したバンド帯域を提供するために、この設計は大きいＤＣ電流を必要とするが、これもアプリケーションの要請とは反対である。これらのトレードオフは、デバイスの動作速度および回路密度についての制限となる。
【０００５】
図１は、図２に詳細が示された、公知のスイッチトキャパシタベースのアクティブ加算器１０５を含む公知の３次の変調器のブロック図１００である。示したように、加算入力の数および係数が増大すると、加算器フィードバック因子βは低下するので、広い帯域幅または良好な位相マージンを得るためには高い電力を消費する。
【０００６】
図１の回路において、入力Ｕ１１０は加算ノード１０５および１１５に加えられている。加算ノード１１５の出力は、積分回路１２０の入力に加えられる。積分回路１２０の出力は、フィードフォワード経路１２５の入力および加算ノード１３０の入力に加えられる。加算ノード１３０の出力は、積分回路１３５の入力に加えられる。積分回路１３５の出力は、フィードフォワード経路１４０の入力および積分回路１４５の入力に加えられる。積分回路１４５の出力はフィードバック経路１５０の入力に加えられ、その出力は加算ノード１３０に加えられる。積分回路１４５は加算ノード１０５にも加えられ、その出力は量子化器１５５に加えられる。量子化器の出力は、ＤＡＣ１６０を備えたデジタル出力フィードバック経路によって加算ノード１１５に戻され、出力Ｖ１６５をも提供する。枠で囲まれた部分は、埋め込み型加算量子化器１７０である。
【０００７】
図２は、加算器が加算モードであるときの、図１よりも詳細の従来のスイッチトキャパシタベースのアクティブ加算器を示す図２００である。Ｖｉｎ２０５は入力Ｕ１１０に対応し、Ｖ１ｓｔ２１０は図１の経路１２５に対応し、Ｖ２ｎｄ２１５は図１の経路１４０に対応し、Ｖ３ｒｄ２２０は図１の積分回路１４５の出力に対応する。単一ビット変調器について、パッシブ加算器は量子化器の前に使用することができるが、これは、ダイナミックレンジスケーリングが加算器のゲインを低下させるからである。しかしながら、マルチビット変調器は、加算器ゲインを最大に生かして、量子化器の設計要求を緩和するために、アクティブ加算器を必要とする。図１に示されている３次の変調器について、オペアンプの寄生入力キャパシタンスを考慮しなくても、アクティブ加算器のフィードバックファクタは１／９にすぎない。最初の積分回路のゆらぎおよび電力消費を減らすために、加算器の負荷キャパシタンスを増加させるマルチレベル量子化器が含まれている。この影響は、高次変調器および高解像度量子化器について悪くなるだけである。オペアンプの帯域幅は広帯域幅である必要があり、それゆえ、加算器では大きな電力が消費される。
【０００８】
図３は、大量のＤＣ電流消費を示す公知のトランスコンダクタンス（ｇｍ）−セル−ベースの電流モード加算器を示す図３００である。コンポーネントは、電源３０５、ＶＲＥＦ電源３１０、ＶＩＮ電源３１５、Ｖ１ｓｔ電源３２０、Ｖ２ｎｄ電源３２５、Ｖ３ｒｄ電源３３０を含む。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
これらのアプローチのそれぞれは、サイズ、コスト、複雑性、電力、スピード、信号帯域幅、雑音、安定性の間のネガティブなトレードオフに関与している。電力消費が増加したり帯域幅に影響したりすることなく、パフォーマンスを改善するための技術が必要とされている。
【課題を解決するための手段】
【００１０】
本発明は電流モード加算器を有するダイナミックコンパレータを提供し、これによって、これらの回路を適用する回路およびデバイスにおいて電力消費および遅延の両方を減らしている。
【００１１】
本発明の一実施形態では、ダイナミックコンパレータおよび電流モード加算器を有する埋め込み型ダイナミックプリアンプシステムを提供するものであり、これは、少なくともＶＤＤについての第１のクロックスイッチおよび第２のクロックスイッチと、少なくともグランドについての第３のクロックスイッチと、参照セクションと、第１のセクションと、第２のセクションと、第３のセクションと、入力セクションとを含んでおり、参照セクション、第１のセクション、第２のセクション、第３のセクション、および入力セクションのそれぞれは、ＯＵＴＮおよびＯＵＴＰに接続され、参照セクションは、ｒｅｆｎ、ｒｅｆｐ、および参照レジスタを含み、減算の機能に対する入力ペアのｇｍ（またはゲイン）を決定するレジスタ４３０とを備え、第１のセクションは、第１番目のＩｎｔ、ｖ１ｎ、ｖｌｐ、第１のセクションのレジスタとを含み、第２のセクションは、第２番目のＩｎｔ、ｖ２ｎ、ｖ２ｐ、第２のセクションのレジスタとを含み、第３のセクションは、第３番目のＩｎｔ、ｖ３ｎ、ｖ３ｐ、第３のセクションのレジスタとを含み、入力セクションは、入力のＩｎｔ、ｖｉｎ、ｖｉｐ、入力のレジスタを含んでいる。
【００１２】
本発明の他の実施形態では、前置増幅方法を提供する。この方法は、クロックがｌｏｗに等しいとき、出力をＶＤＤに予備充電するステップと、クロックがｈｉｇｈに等しいとき、入力値によって（依存して）出力を評価するステップと、入力値によって部分的に放電電流が決定され、後続のラッチによってＯＵＴＮおよびＯＵＴＰの放電差分を増幅するステップとそれに続くステップとを含んでいる。
【００１３】
本発明の実施形態は、少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチと、少なくとも１つの放電スイッチと、それぞれが、少なくともトランジスタの差動ペア（例えば４１２の場合、４２６、４２８）およびレジスタのペア（例えば４１２の場合、４３０）を含み、それによってｇｍセルを提供する、複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）とを備えた加算器埋め込み型ダイナミックプリアンプシステムであって、前記複数のｇｍセクションのうちの１つのｇｍセクション（４１２）は、参照信号（ｒｅｆｐ、ｒｅｆｎ）を受信し、（前記複数のｇｍセクションのうちの他のｇｍセクションのそれぞれ（例えば４１４、４１６、・・・）は入力信号（例えばｖ１ｐ、ｖ１ｎ、ｖ２ｐ、ｖ２ｎ、・・・）を受信し、前記プリアンプシステム（４００）は２つの出力信号を生成し、該出力信号（ＯＵＴＰ、ＯＵＴＮ）は前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）の出力信号の合計を含み、前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）は、前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチ（４０２、４０４）によって予備充電され、前記複数のｇｍセクションは、前記少なくとも１つの放電スイッチ（４０８）によって放電されることを特徴とする加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００１４】
本発明の他の実施形態では、前記レジスタのペア（例えば４１４の場合、４３８）の各レジスタは、減算の機能に対するそれぞれの前記入力信号（例えばｖ１ｎ、ｖ１ｐ）のそれぞれの前記ｇｍセルのゲインを決定し、それぞれの前記レジスタの（例えば４１４の場合、４３８）各比率は、減算の機能に対する前記の第１番目の入力信号（例えばｖ１ｎ、ｖ１ｐ）各ｇｍ（すなわちゲイン）比率を決定することを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００１５】
本発明の他の実施形態では、前記の第１番目のおよび前記の第２番目の入力信号（例えばｖ１ｎ、ｖ１ｐ）のそれぞれが電圧信号であって、前記少なくとも２つの出力信号（ＯＵＴＰ、ＯＵＴＮ）が電流信号であって、前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）のそれぞれの各出力信号が電流信号であることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００１６】
本発明の他の実施形態では、前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチ（４０２、４０４）は、第１のフェーズにおいて、電圧ＶＤＤについて予備充電される前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）の出力ノードを有し、前記少なくとも放電スイッチ（４０８）は、第２のフェーズにおいて、それぞれの前記レジスタ（例えば４１２の場合、４３０）を経由して、グランドに対して放電される前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）の出力ノードを有することを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００１７】
本発明の他の実施形態では、前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）のそれぞれについて、前記トランジスタの異なるペア（例えば４１２の場合、４２６、４２８）が前記レジスタ（例えば４１２の場合、４３０）および前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチ（４０２、４０４）の前記ペアに接続されており、レジスタの前記ペア（例えば４１２の場合、４３０）は、前記少なくとも１つの放電スイッチ（４０８）に接続されており、前記の第１番目のおよび第２番目の入力信号（例えばｖ１ｐ、ｖ１ｎ）が前記トランジスタ（例えば４１２の場合、４２６、４２８）の差動ペアの入力ゲートに加えられることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００１８】
本発明の他の実施形態では、前記少なくとも第１のおよび第２の予備充電スイッチ（４０２、４０４）は、ｐ型ＭＯＳトランジスタであり、前記少なくとも１つの放電スイッチ（４０８）は、ｎ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００１９】
本発明の他の実施形態では、トランジスタ（例えば４１２の場合、４２６、４２８）の前記差動ペアのそれぞれはカスコードステージ（例えば４１２の場合、４２６、４２８＋４６４、４６６）を備えることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００２０】
本発明の他の実施形態では、ｎ次レベルの量子化器（例えば１５レベル）の埋め込み型加算量子化器（１７０、図１）＝（例えば１５）×｛加算器埋め込み型ダイナミックプリアンプ（図４）＋再生ラッチおよびＳＲラッチ（図５）｝であって、請求項１（ｎ×プリアンプ）の複数の前記加算器埋め込み型ダイナミックプリアンプシステム（４００）と、少なくとも２つの出力信号（ＯＵＴＰ、ＯＵＴＮ）を受信して埋め込み型加算量子化器を提供する前記加算器埋め込み型ダイナミックプリアンプシステムに接続された複数のラッチ（＝再生ラッチおよび／またはＳＲラッチ）（ｎ×ラッチ）とを備えたｎ次レベルの量子化器レベルの埋め込み型加算量子化器を含む。
【００２１】
本発明の他の実施形態では、前記加算器埋め込み型ダイナミックプリアンプシステム（４００）は、所定のゲインで乗算された積分回路（例えば１２０、１５０、１４５）の出力信号を加算し、量子化された信号（Ｖ）を出力し、前記出力された量子化信号（Ｖ）が入力信号（Ｕ）にフィードバックされて、変調器に供給されることを特徴とする請求項１に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。
【００２２】
本発明の他の実施形態では、第１のフェーズで、出力ＯＵＴＰおよびＯＵＴＮを電圧ＶＤＤに予備充電するステップと、第２のフェーズで、入力値によって前記出力を評価するステップであって、ここで放電電流は前記入力値によって部分的に決定されるステップと、
前記出力ＯＵＴＮおよび出力ＯＵＴＰの放電差分を、後続するラッチによって増幅するステップとを含むことを特徴とする方法を含む。
【００２３】
本発明の他の実施形態では、前記評価するステップは第１の参照信号および第２の参照信号を含むことを特徴とする請求項１０に記載の方法を含む。
【００２４】
本発明の他の実施形態では、前記出力は電流信号を含むことを特徴とする請求項１０に記載の方法を含む。
【００２５】
本発明の他の実施形態では、前記予備充電するステップは充電信号（ＣＬＫ）がイネーブルにされたときに初期化することを特徴とする請求項１０に記載の方法を含む。
【００２６】
本発明の他の実施形態では、前記増幅するステップは再生ラッチおよびＳＲラッチを含むことを特徴とする請求項１０に記載の方法を含む。
【００２７】
本発明の他の実施形態では、全入力は電流モードで加算されることを特徴とする請求項１０に記載の方法を含む。
【００２８】
本発明の他の実施形態では、複数の加算器埋め込み型ダイナミックプリアンプシステム（４００）と前記加算器埋め込み型ダイナミックプリアンプシステム（４００）に接続された複数のラッチ（再生ラッチおよび／またはＳＲラッチ）とを有し、前記少なくとも２つの出力信号（ＯＵＴＰ、ＯＵＴＮ）を受信し、それによって埋め込み型加算量子化器を提供する、ｎ次レベルの量子化器を備え、前記加算器埋め込み型ダイナミックプリアンプシステム（４００）は、少なくとも第１の予備充電スイッチ（４０２）および第２の予備充電スイッチ（４０４）と、少なくとも１つの放電スイッチ（４０８）と、それぞれが、トランジスタ（例えば４１２の場合、４２６、４２８）の少なくとも差動ペアおよびレジスタ（（例えば４１２の場合、４３０）のペアを含み、それによってｇｍセルを提供する、複数のｇｍセクション（例えば４１２の場合、４２６、４２８）とを有し、前記複数のｇｍセクション（４１２）のうちの１つのｇｍセクションは、参照信号（ｒｅｆｐ、ｒｅｆｎ）を受信し、前記複数のｇｍセクション（例えば４１４、４１６・・・）のうちの他のｇｍセクションのそれぞれは、入力信号（例えばｖ１ｐ、ｖ１ｎ、ｖ２ｐ、ｖ２ｎ・・・）を受信し、前記プリアンプシステム（４００）は２つの出力信号（ＯＵＴＰ、ＯＵＴＮ）を生成し、前記出力信号は、前記複数のｇｍセクションの前記出力信号の合計を含み、前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）は、前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチ（４０２、４０４）によって予備充電され、前記複数のｇｍセクションは、前記少なくとも放電スイッチ（４０８）によって放電され、前記レジスタ（例えば４１４の場合、４３８）のペアの各レジスタは、減算する機能に対する前記入力信号（例えばｖ１ｎ、ｖ１ｐ）の各々についてそれぞれのｇｍセルのゲインを決定し、前記レジスタ（例えば４１４の場合、４３８）のそれぞれの各比率は、減算する機能に対する前記の第１番目の入力信号（例えばｖ１ｐ、ｖ１ｎ）のそれぞれの各ｇｍ（またはゲイン）比率を決定し、前記少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチ（４０２、４０４）は、第１のフェーズにおいて、電圧ＶＤＤについて予備充電される前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）の出力ノードを有し、前記少なくとも放電スイッチ（４０８）は、第２のフェーズ位相において、それぞれの前記レジスタ（例えば４１２の場合、４３０）を経由して、グランドに対して放電される前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）の出力ノードを有し、前記複数のｇｍセクション（４１２、４１４、４１６、４１８、４２０）のそれぞれについて、トランジスタ（例えば４１２の場合、４２６、４２８）の前記差動ペアが、レジスタ（例えば４１２の場合、４３０）の前記ペアおよび少なくとも第１の予備充電スイッチおよび第２の予備充電スイッチ（４０２、４０４）に接続されており、レジスタ（例えば４１２の場合、４３０）の前記ペアは前記少なくとも放電スイッチ（４０８）に接続され、前記の第１番目のおよび第２番目の入力信号（例えばｖ１ｎ、ｖ１ｐ）は、トランジスタ（例えば４１２の場合、４２６、４２８）の前記差動ペアの入力ゲートに加えられ、前記加算器埋め込み型ダイナミックプリアンプシステム（４００）は、所定のゲインで乗算された積分回路（例えば１２０、１５０、１４５）の出力信号を加算するとともに、量子化信号（Ｖ）を出力し、前記出力された量子化信号（Ｖ）は入力信号（Ｕ）にフィードバックされることを特徴とする変調器を含む。
【００２９】
本発明の他の実施形態では、前記の第１番目のおよび第２番目の入力信号は電圧信号であり、前記の少なくとも２つの出力信号は電流信号であり、複数のｇｍセクションのそれぞれの出力信号のそれぞれは、電流信号であることを特徴とする請求項１６に記載の変調器を含む。
【００３０】
本発明の他の実施形態では、前記少なくとも１のおよび第２の予備充電スイッチは、ｐ型ＭＯＳトランジスタであり、前記少なくとも放電されたスイッチがｎ型ＭＯＳトランジスタであることを特徴とする請求項１６に記載の変調器を含む。
【００３１】
ここに記載された特徴および利点は包括的ではなく、特に、多くの追加的特徴および利点が、図面、明細書、特許請求の範囲を参照して当業者に明らかである。さらに、明細書に使用されている言語は、読解できるように例示の目的で使用されており、発明の主題事項の範囲を限定するものではない。
【図面の簡単な説明】
【００３２】
【図１】従来のスイッチトキャパシタベースの高次のアクティブ加算器を備えた３次の変調器のブロック図である。
【図２】加算器が加算モードであるときの、図１の従来のスイッチトキャパシタベースのアクティブ加算器の詳細を示す図である。
【図３】従来のｇｍ−セル−ベースの電流モード加算器を示す図である。
【図４】ダイナミックコンパレータおよび電流モード加算器を有する、本発明の加算器埋め込み型ダイナミックプリアンプシステムの一例を示す図である。
【図５】カスコードステージを有する、本発明の埋め込み型加算器プリアンプシステムの一例を示す図である。
【図６】本発明にかかる再生ラッチおよびＳＲラッチの一例を示す図である。
【図７】本発明の動的な前置増幅方法の一例を示すフローチャート図である。
【発明を実施するための形態】
【００３３】
以下の詳細な説明は、添付の図面を参照して、現在の特許請求の範囲に記載された発明の例示的な実施形態を提供する。記述は実例と意図されており、本発明の範囲を限定しない。実施形態は、当業者が本発明の主題を実施可能なように十分詳細に記述されている。他の実施形態は本発明の主題の精神および範囲を逸脱することなく様々な形態で実施することができる。
【００３４】
図４は、加算器埋め込み型ダイナミックプリアンプ回路４００の実施形態を図示している。図１の枠に囲まれた部分、埋め込み型加算量子化器１７０は、図４の新規な回路形態を用いて実現され得る。回路形態４００は、それぞれが、出力ＯＵＴＰ４２２、反転出力ＯＵＴＮ４２４に示されたゲインで接続された、ＶＤＤ４０６についての、第１のクロックスイッチ４０２および第２のクロックスイッチ４０４と、グランド４１０についての第３のクロック４０８と、参照セクション４１２と、第１のセクション４１４と、第２のセクション４１６と、第３のセクション４１８と、入力セクション４２０とのそれぞれを含んでいる。参照セクション４１２は、反転参照ｒｅｆｎ４２６と、参照ｒｅｆｐ４２８と、減算の機能に対する入力ペアのｇｍ（すなわちゲイン）を決定するレジスタ４３０とを備えている。第１のセクション４１４は、第１番目のＩｎｔ．４３２、ｖ１ｎ４３４と、ｖｌｐ４３６と、（並列接続された３つの４３０で実現される）レジスタ４３８とを含んでいる。第２のセクション４１６は、第２番目のＩｎｔ．４４０と、ｖ２ｎ４４２と、ｖ２ｐ４４４と、（並列接続された３つの４３０で実現される）レジスタ４４６とを含んでいる。第３のセクション４１８は、第３番目のＩｎｔ．４４８と、ｖ３ｎ４５０と、ｖ３ｐ４５２と（４３０と同じ値で実現される）レジスタ４５４とを含んでいる。入力セクション４２０は、入力４５６と、ｖｉｎ４５８と、ｖｉｐ４６０と、（４３０と同じ値で実現される）レジスタ４６２とを含んでいる。
【００３５】
予備充電された電圧は、スイッチによって供給される。ＣＬＫ＝「Ｌ」のとき、出力はＶＤＤに予備充電される。ＤＬＫ＝「Ｈ」のとき、出力は入力値によって評価される。各々の入力ペアは、図３のトランスコンダクタンス（ｇｍ）−セルのように動作するが、定常的で大きなＤＣ電流消費なしに、広帯域動作を達成する。放電された電流は部分的な入力値によって決定される。この動作がプリアンプの中で行われることにより、次の再生ラッチおよびＳＲラッチによって、ＯＵＴＮおよびＯＵＴＰの放電差分が増幅されるので出力の極性だけが重要である。それゆえ、加算器の設定要求は、相当緩和され得る。
【００３６】
図５は、図１のフレーム枠で囲まれた部分１７０、すなわち、加算器、量子化器の前置増幅器、およびゲインブロックをマージするカスコードステージ５６４−５８２（ＭＣ１−ＭＣ１０）を使用した埋め込み型加算器のプリアンプシステムを示す図５００である。これはオープンループの電流モード加算器である。
【００３７】
回路の実施形態５００は、ＶＤＤ５０６についての第１クロックスイッチ５０２および第２クロックスイッチ５０４と、グランド５１０についての第３のクロック５０８と、参照５１２と、第１の５１４、第２の５１６、第３の５１８および入力５２０部分とを含み、それぞれは出力ＯＵＴＰ５２２および反転された出力ＯＵＴＮ５２４に表示されているゲインで接続されている。参照セクション５１２は、反転された参照ｒｅｆｎ５２６と、参照ｒｅｆｐ５２８と、減算の機能に対する入力ペアのｇｍ（すなわちゲイン）を決定するレジスタ５３０とを備えている。第１のセクション５１４は、第１のｉｎｔ．５３２と、ｖ１ｎ５３４と、ｖ１ｐ５３６と、（並列接続された３つの５３０で実現される）レジスタ５３８とを含んでいる。第２のセクション５１６は、第２番目のＩｎｔ．５４０と、ｖ２ｎ５４２と、ｖ２ｐ５４４と、（並列接続された３つの５３０で実現される）レジスタ５４６とを含んでいる。第３のセクション５１８は、第３番目のＩｎｔ．５４８と、ｖ３ｎ５５０と、ｖ３ｐ５５２と、（５３０と同じ値で実現される）レジスタ５５４とを含んでいる。入力セクション５２０は、入力５５６と、ｖｉｎ５５８と、ｖｉｐ５６０と、（５３０と同じ値で実現される）レジスタ５６２とを含んでいる。カスコードステージは、差動入力ペアのトランジスタ５６４、５６６、５６８．５７０、５７２、５７４、５７６、５７８、５８０、５８２を含んでいる。
【００３８】
加算器の例示的な動作は以下の通りである。ＣＬＫが「ＬＯＷ」のとき、ＯＵＴＰおよびＯＵＴＮのノードはＶＤＤに予備充電され、量子化器の電圧に電力供給される。トランジスタ５２６−５６０（Ｍ１１−Ｍ１１０）は差動入力ペアであり、参照電圧、入力信号、および積分回路の出力を処理するために使用される。レジスタは、それらのソースに接続され、大きな入力ゆらぎおよび共通のモード変化を伴う一定のｇｍｓを達成する。ＣＬＫが「ＨＩＧＨ」となった後、全ての入力が電流モードに加算され、評価を開始して、放電する出力ノード間の速度差を検出する。ダイナミック動作では、トランスコンダクタンス５２６、５２８、５３４、５３６、５４２、５４４、５５０、５５２、５５８、５６０（Ｍ１１−Ｍ１１０）は、ソース生成レジスタを伴い、固定的な電力消費なしに、十分大きく設計されるが、それは、入力トランジスタの電流がＯＵＴＰおよびＯＵＴＮの寄生キャパシタを放電するだけであるからである。実施形態では、入力ブランチのゲインはトランジスタおよびレジスタの大きさに合わせることによって設定される。実施形態では、参照電圧に接続された入力ブランチは、２というゲインを有し、参照電圧が低すぎる場合に非線形性を低減する。このダイナミック動作は、出力の放電をスローダウンさせる静的なバイアス電流を除去することによって高速で実現される。実施形態では、加算１４のプリアンプが１５レベルの量子化器を形成するために必要とされる。サンプリングキャパシタおよび積分回路へのキックバックノイズを減少させるために、カスコードステージ５６４−５８２（Ｍｃ１−Ｍｃ１０）が使用される。コンパレータはスイッチド−キャパシタのサンプラなしにデータをサンプリングし、それゆえ、さらにデジタル電力を節約する。
【００３９】
図６は、本発明の一実施形態に従って構成された再生ラッチ６０５およびＳＲラッチ６１０を図示する概略図である。図６の再生ラッチは、遷移の間、プリアンプの２つの出力の間の電圧差をサンプリングし、ＳＲラッチはＣＬＫがｈｉｇｈのときにデータを保持する。１５レベル量子化器を有する低ゆがみ構造ではオペアンプ出力のゆらぎが小さいおかげで、実施形態では、伸縮自在のオペアンプが使用されて電力節約される。
【００４０】
図７は動的な前置増幅方法の実施形態を図示するフローチャート７００である。方法ステップは、クロックがｌｏｗ７０５に等しくなったときにＶＤＤに出力を予備充電するステップと、クロックがｈｉｇｈ７１０に等しくなったときに入力値によって出力を評価するステップであって、放電電流が、部分的に入力値によって決定される、ステップと、負のフィードバックを後続するラッチによってＯＵＴＮおよびＯＵＴＰの放電差分を増幅するステップ７１５とを有している。
【００４１】
発明の実施形態の以上の記述は、図示および記述の目的で提示されたものである。この文書のページのそれぞれおよび全て、およびそこに含まれる全ての内容は、特徴的で、識別され、または番号付けられるが、アプリケーション内の形式又は配置にかかわらず、全ての目的についてこのアプリケーションの実質的な部分であると考えられる。この明細書は網羅的であることまたは開示された正確な形態に発明を限定することを意図していない。多くの修正およびバリエーションがこの開示の観点から可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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