(57)【特許請求の範囲】
【請求項１】
複数のスマートカードインストルメントチャンネルを有するスマートカードモジュールを備えた、複数の無線周波数スマートカードデバイスを試験するためのシステムであって、
前記複数のスマートカードインストルメントチャンネルの各々に関連付けられたタイミングジェネレータと、
前記複数のスマートカードインストルメントチャンネルの各々におけるメモリ及び制御ロジックと、
前記複数のスマートカードインストルメントチャンネルの各々における送信機及び受信機とを備え、
前記複数のスマートカードインストルメントチャンネルの各々が、前記複数の無線周波数スマートカードデバイスの１つを試験するように適合されており、前記複数のスマートカードインストルメントチャンネルの各々が、非同期であり、前記複数のスマートカードインストルメントチャンネルの他のものと独立しており、前記無線周波数スマートカードデバイスの試験は、前記無線周波数スマートカードデバイスからの応答を受信することを含み、
前記複数のスマートカードインストルメントチャンネルの各々における前記送信機が、送信データメモリ、符号器、及び変調器を含み、
前記変調器が、各データビットが少なくとも２つのデータ値の１つをとるデータビットを有する試験信号と共に使用するために符号器に結合されるパレットメモリを含み、該パレットメモリが、前記試験信号の２データビット間の前記データ値の遷移に各々が相当する複数のパレット波形を格納するように構成される
ことを特徴とするシステム。
【請求項２】
前記スマートカードモジュールに結合された混合信号ピンカード基板を更に備える、
ことを特徴とする請求項１に記載のシステム。
【請求項３】
前記混合信号ピンカード基板に結合されたアナログキャプチャインストルメントモジュールを更に備える、
ことを特徴とする請求項２に記載のシステム。
【請求項４】
前記複数のスマートカードインストルメントチャンネルを前記複数のスマートカードデバイスに結合するためのリレーマトリクスを更に備える、
ことを特徴とする請求項１に記載のシステム。
【請求項５】
前記スマートカードモジュールが、前記複数のスマートカードインストルメントチャンネルを前記複数のスマートカードデバイスに結合するための共通システムリソースのセットを含む、
ことを特徴とする請求項４に記載のシステム。
【請求項６】
前記受信機が、復号器、制御ロジック、及び受信データメモリを含む、
ことを特徴とする請求項１に記載のシステム。
【請求項７】
前記複数のスマートカードインストルメントチャンネルの各々が、前記送信機及び前記受信機を管理するように構成されたプログラム可能な状態マシンを含む、
ことを特徴とする請求項１に記載のシステム。
【請求項８】
前記パレットメモリは、デジタルアナログ変換器に結合されている、
ことを特徴とする請求項１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願に対する相互参照）
本出願は、開示全体が引用により本明細書に組み込まれる、２００５年５月１９日に出願された米国暫定特許出願番号６０／６８３，３７６に対する優先権を主張する。
【０００２】
本発明は、概して、回路試験技術に関し、詳細には、非接触型スマートカードデバイスの自動化された試験に関する。
【背景技術】
【０００３】
非接触型スマートカードデバイスは通常、クレジットカードサイズの電子デバイスであり、金融取引、セキュリティ、情報ストレージにおいて数多くの用途で使用される。非接触型スマートカードは、無線周波数（「ＲＦ」）リンクを介してコンピュータシステムと無線で通信する能力において固有である。例えば、非接触型スマートカードは、地下鉄システムの「チケット」としての役目を果たし、チケット購入価格の内部表示を含むことができる。購入者が地下鉄のゲートに入ると、ゲートエリアにあるスマートカードリーダが購入者のスマートカードと無線通信を行い、列車の乗車代金をスマートカードに借方計上して、購入者が列車ホームに入場するためにゲートのロックを解除する。スマートカードは、購入者に接触して又はその近傍のいずれにも位置することができ、使用するためにバッグ又は財布から取り出す必要はない。
【０００４】
スマートカードの内部には、様々な計算システムを実装するためのメモリ及び制御ロジックを備えた種々の電子デバイスがある。スマートカードデバイスはまた、スマートカードと外部との間の通信用のメカニズムを備えたＲＦトランシーバを含む。あらゆる半導体集積回路と同様に、スマートカード製造工程の必要な部分は、回路が動作可能であることを試験する段階、無線ＲＦリンクをスマートカードに含める段階、及びスマートカードが様々な電気信号仕様を満たすか否かを判断する段階を含む。
【０００５】
集積回路上のパッドと直接接触することで集積回路上のロジック及びメモリを試験するための多数の試験システムがあるが、これらのシステムは、通信を行ってスマートカードを試験するのに必要なＲＦ信号を柔軟に生成、受信、及び試験する能力に欠けている。例えば、米国特許第６，４６６，００７号で開示されるようなスマートカードデバイスを試験することのできる試験システムは、複数のスマートカードデバイスを並行且つ同期的に試験することはできるが、それ故に、場合によっては、多数のスマートカードデバイスの集合の非同期の応答時間を処理する能力には限界がある。一部のケースでは、正常に動作するスマートカードデバイスが、試験システムの制限が原因で正しく試験を行うことができない場合があり、従って、再試験しなければならない。これは極めて非効率的であり、試験コストを増大させる。
従って、スマートカードデバイスを試験するための自動化された柔軟で効率的なシステムを提供する必要がある。
【０００６】
【特許文献１】米国特許第６，４６６，００７号公報
【非特許文献１】ＩＳＯ規格１４４４３−２
【非特許文献２】ＩＳＯ規格１４４４３−３
【非特許文献３】ＩＳＯ規格１０３７３−６
【発明の開示】
【０００７】
上記を考慮して、本発明は、複数の無線周波数スマートカードデバイスを試験するためのシステムを提供する。本システムは、複数の無線周波数スマートカードデバイスの１つを試験するように適合された複数のスマートカードインストルメントチャンネルを有するスマートカードモジュールを含む。各スマートカードデバイスは、他とは独立して非同期的に試験される。
【０００８】
一実施形態では、各スマートカードインストルメントチャンネルは、少なくとも２ビットを有する試験信号で複数のスマートカードデバイスを試験するための新規の変調器を含む。変調器は、２データビット間の遷移に相当するパレット波形に基づく。変調器は、複数のパレット波形を格納するように構成されたパレットメモリと、各パレット波形のアナログ信号を生成するためにパレットメモリに結合されたデジタルアナログ変換器と、アナログ信号をフィルタ処理するためにデジタルアナログ変換器に結合された再構成フィルタとを含む。
【発明を実施するための最良の形態】
【０００９】
一部の事例では幾分概略的であり、本明細書に組み込まれてその一部を成す添付図面は、本発明の幾つかの実施形態を例証し、本明細書と共に本発明の原理を説明する役目を果たす。
一般に、本発明の例示的な実施形態によれば、スマートカードデバイスが正常に機能し、関連の電気信号仕様を満たすか否かを判断するために、スマートカードデバイスの柔軟且つ非同期の試験を行うためのスマートカード試験システム及び方法が提供される。スマートカード試験システムは、スマートカードに刺激を与えるための適切なＲＦ信号を供給し、スマートカードによって生成されるＲＦ信号を受信し、スマートカードのＲＦインタフェース及びその内部メモリ並びにロジックが良好か不良であるかを判断し、これらを低コストでありながら高い柔軟性と使い易さを可能にする方法で行う。
【００１０】
ほとんどのスマートカードデバイスは、ＲＦトランシーバ、マイクロコンピュータ、及びメモリを含む。本明細書で一般に使用される「非接触型」スマートカードとは、通常はカプセル化されたクレジットカードサイズの集積回路デバイスを指し、直接的な「有線」接触を必要とせずにＲＦインタフェースを利用して通信を行う。一部のＲＦカードは、接触型（有線）及び非接触型の両方のインタフェースを有する「デュアルインタフェース」カードとすることができる。全てのケースにおいて、ＲＦスマートカードのダイは、ダイ上のマイクロコンピュータ及びメモリへのアクセスを提供するデジタルパッド、及びＲＦトランシーバへのアクセスを提供する２つのＲＦパッドを有する。デジタル及びＲＦパッドの両方はプローブ試験を行うことができる。カプセル化後は、ＲＦピンだけが試験に利用可能である。
【００１１】
スマートカードとスマートカードリーダとの間の通信は、文書で規定された業界標準の階層型プロトコルを利用する。このプロトコルは、ＲＦ搬送波がデジタルデータで変調される物理層を含む。第２層のデータリンク層は、ビットをキャラクタにグループ化する。第３層のネットワーク層は、巡回冗長検査（「ＣＲＣ」）コードでデータをフレームにグループ化する。更により上位のプロトコル層がリーダとスマートカードとの間に有効なアプリケーション接続を確立する。リーダ及びスマートカードの両方は、キャラクタ間並びに送信と受信動作との間の遷移時に時間遅延を挿入する。このプロトコルについての詳細は、国際標準化機構（「ＩＳＯ」）により公開されているＩＳＯ規格１４４４３−２、１４４４３−３を含む様々な規格文書、及びＩＳＯ規格１０３７３−６などの他のＩＳＯ試験規格に見出すことができ、これらは引用により本明細書に組み込まれる。
【００１２】
（スマートカード試験システムの概要）
本発明による非接触型スマートカードデバイスを試験するためのスマートカード試験システムの例示的な概略図を図１に示す。スマートカード試験システム１００は、スマートカード試験インストルメント又はスマートカードアナライザ（「ＳＣＡ」）１１０にインタフェース接続された試験コントローラコンピュータ１０５のような、スマートカードのＲＦインタフェースを試験するのに必要なハードウェアを含む。試験コントローラ１０５は、試験パラメータ及び制御情報をＳＣＡ１１０にロードし、試験結果及び測定値をＳＣＡ１１０から収集する。試験コントローラ１０５はまた、ソフトウェア開発、デバッグ、実行環境１１５をＳＣＡ１１０に提供することができる。
【００１３】
ＳＣＡ１１０は、半導体構成要素を試験するためのデジタル試験システム１２０を含む。本明細書で一般に使用されるように、このようなデジタル試験システムは、メモリ、デジタル、混合信号、並びにスマートカードデバイスを含むシステムオンチップ（「ＳＯＣ」）の構成要素をウェーハステージ及びパッケージステージの両方で試験するのに用いられる様々なインストルメント又はカードを含むことができる。例示的な実施形態では、デジタル試験システム１２０は、カリフォルニア州Ｓａｎ  ＪｏｅのＮｅｘｔｅｓｔ  Ｓｙｓｔｅｍｓ  Ｃｏｒｐｏｒａｔｉｏｎにより販売されるＬｉｇｈｔｎｉｎｇ混合信号オプションを備えたＭａｒｖｅｒｉｃｋデジタル試験システム、並びにスマートカードの試験用として調整された１つ又はそれ以上の固有のアドオンモジュールとすることができる。これらのモジュールは一般に、本明細書ではスマートカードモジュール（「ＳＣＭ」）と呼ばれ、実施例としてＳＣＭ１２５を含む。デジタル試験システム１２０はまた、アナログキャプチャインストルメント（「ＡＣＩ」）モジュールを含むこともできる。デジタル試験システム１２０のアーキテクチャについては、以下でより詳細に説明する。
【００１４】
ＳＣＭ１２５は、本明細書ではスマートカードインストルメント（「ＳＣＩ」）チャンネルと呼ばれるＳＣＩ１３０、１３５、１４０、及び１４５などの複数の同一のハードウェアユニットを有する。これらのＳＣＩの各々が、１つのスマートカードデバイス（「ＳＣＤ」）を試験する。例えば、ＳＣＩ１３０はＳＣＤ１５０を、ＳＣＩ１３５はＳＣＤ１５５を、ＳＣＩ１４０はＳＣＤ１６０を、ＳＣＩ１４５はＳＣＤ１６５を試験する。ＳＣＤはまた、本明細書では一般に近接型ＩＣカード（「ＰＩＣＣ」）と呼ぶこともできる。スマートカード試験システム１００により試験されるＳＣＤはまた、本明細書では一般に被試験デバイス（「ＤＵＴ」）と呼ぶこともできる。
【００１５】
ＳＣＭ１２５は複数のＳＣＩを有することができるので、ＳＣＭ１２５は、複数のＳＣＤを同時に試験することができる。ＳＣＩチャンネル１３０、１３５、１４０、及び１４５などの各ＳＣＩチャンネルへの情報のロード、ＳＣＩチャンネルの実行の開始、及びＳＣＩチャンネルからの結果の読み出しを可能にするために、１つ又はそれ以上の相互接続部（図示せず）を備えることができる。ＳＣＩチャンネルは、全てのＳＣＤの試験が完了するまで、他のＳＣＩチャンネルとも、テスタハードウェア又はテスタコントローラ１０５の他の部分とも通信しない。従って、ＳＣＡ１１０は、複数のＳＣＤを同時に且つ非同期的に試験することができる。
【００１６】
各ＳＣＩチャンネルは、全てのＲＦパラメータ、データ値、及びプロトコル遅延の制御、試験、及び測定を可能にする特殊なスマートカードリーダとしての機能を果たす。ＳＣＭ１２５内の各ＳＣＩは、ＲＦデータストリームをＳＣＤに送信し、ＳＣＤからのＲＦデータストリームの返信を受け取る。ＳＣＩは、送信するＲＦデータストリームのパラメータを多くの方法で変更することができ、これは、送信機の波形生成が極めて柔軟性があり、試験パラメータに対して完全な制御を可能にすることによる。ＳＣＩはまた、受信するＲＦデータストリームのパラメータを試験し測定することもできる。本発明によれば、スマートカード試験システム１００は、これらの様々なパラメータを制御、試験、及び測定する際に望ましい効率性、柔軟性、及び使い易さをもたらす。
【００１７】
（デジタル試験システムのアーキテクチャ）
この例示的な実施形態によれば、デジタル試験システム１２０は、２つのバージョンで設計することができる。デジタル試験システム１２０の両方のバージョンは、プログラム開発、デバッグ、及び実行のための柔軟なユーザインタフェースを提供するソフトウェア、並びに診断及び較正ソフトウェアを含む。
【００１８】
図２Ａに示されている最初のバージョンのバージョン２００は、非接触型でデュアルインタフェースのスマートカードのための完全な生産プローブ試験ソリューションを提供するように設計された生産バージョンである。このバージョンは、Ｌｉｇｈｔｎｉｎｇオプションを有する多ピンのＭａｖｅｒｉｃｋシステム、すなわち、サイト当たりに４８個のデジタルピン及び１６個のＲＦピンを有する４又は８サイトシステムを含むことができる。１６個のＲＦピンは、以下でより詳しく説明する、２つのＳＣＭ（ＳＣＭ２０５及びＳＣＭ２１０）を含む混合信号ピンカード（「ＭＳＰＣ」）基板上にある。バージョン２００内の各ＳＣＭは、４つのＳＣＤ（８個のピン）を試験するためのＲＦリソースを提供することができる。すなわち、図示のように、バージョン２００は、８つのＳＣＤを同時に且つ非同期的に試験することができる。
【００１９】
デジタル試験システム１２０の２番目のバージョンは、図２Ｂに示されているバージョン２１５であり、技術設定である。このバージョンは、Ｌｉｇｈｔｎｉｎｇ  ＰＴＨＦオプションを有するＭａｖｅｒｉｃｋシステム、すなわち、４８個のデジタルピン及び１６個のＲＦピンを有する単一サイトのシステムである。この場合、ＭＳＰＣ基板は、４つのＳＣＤのためのリソースを有する１つのＳＣＭ（ＳＣＭ２２０）と、フルスピードＲＦキャプチャのための１つのＡＣＩ（ＡＣＩ２２５）とを含むことができる。バージョン２１５は、最大４つのＳＣＤの試験をサポートすることができる。
【００２０】
いずれのバージョンにおいても、デジタル試験システム１２０は「サイト」アーキテクチャに統合される。サイトは、パラメータ及び機能上の刺激と応答試験能力とを提供する６４チャンネルすなわちピン、並びにデバイス電源（「ＤＰＳ」）の８チャンネル又はピンを含む。サイトピンは、試験されるＳＣＤ上の対応するピンに接続する。試験コントローラコンピュータ１０５（図１）がＳＣＡソフトウェア環境１１５において試験アプリケーションプログラムを実行し、サイトハードウェアを制御する。生産バージョンの各ＳＣＡサイトは、例えば、８つのＳＣＤを同時に且つ非同期的に試験するために必要な全てのリソースを含み、各サイトは、デジタル試験システム１２０の１つを含む。同時試験により、複数のデバイスを同時に試験することができ、試験のコストが低減される。ＳＣＤは挙動が非同期であることから、非同期試験能力は、スマートカードが応答できる限り迅速にテスタが試験できるので、より良好な全体のスループットをもたらし、テスタリソースが同期し又は利用可能になるのを待機する必要がない。
【００２１】
スマートカード試験システム１００のような、本発明に従って設計されたスマートカード試験システムは、その機械的パッケージ（基本的にはサイズ）によって決定付けられるように、１から８つまでのサイトを含むことができる。例えば、生産バージョンのＳＣＡ４サイトシステムパッケージの構成（本明細書では「ＳＳＴ」と呼ばれる）は、４つのサイトを含み、従って３２のＳＣＤを同時に試験することができる（各サイトは、８つのＳＣＤを試験することのできるＭＳＰＣ基板の生産バージョンを含む１つのデジタル試験システムを有する）。
【００２２】
マニピュレータ上にマウントされたＳＳＴを図３に示す。ＳＳＴ３００は、試験ハードウェア、ハードウェア用電源、及び各種ケーブル並びに機械部品を組み込む、ボックス様の機械的パッケージである。ＳＳＴ３００は、ＳＳＴパッケージを他の装置に接続するために容易に移動させて方向付けることのできるマニピュレータ（マニピュレータ３０５）上にマウントされる。ＰＣ、ディスプレイ、キーボード、マウス、及び汎用インタフェースバス（「ＧＰＩＢ］）を含むホストコンピュータ（図示せず）が、ユーザに対して、プログラム開発機能、並びにＳＣＡハードウェア及びアプリケーションプログラム実行の制御を提供する。
【００２３】
試験設備における典型的な生産使用では、ＳＳＴ３００は、図４にウェーハプローバ４００で示されているような「ウェーハプローバ」としても知られるウェーハ処理システムに接続、すなわちドッキングされることになる。ＳＳＴ３００は、「プローブインタフェース」（プローブインタフェース４０５）として知られる多部品電子機械組立体を介して、試験されるウェーハに接続することができる。ＳＳＴ３００は、３２のＳＣＤを同時に試験することができるが、典型的なウェーハは数百のデバイスを含むことができる点に留意されたい。
ウェーハプローバ４００は、一度に最大３２個のＳＣＤを接続して試験できるように、ウェーハを移動させてプローブインタフェース４０５と接触させることを担う。この移動は、ウェーハ上の全てのデバイスが試験されるまで繰り返される。ウェーハプローバ４００は、付属のＧＰＩＢ通信デバイス（図示せず）を介してホストコンピュータにより制御される。
【００２４】
デジタル試験システム１２０のアーキテクチャの例示的なブロック図を図５に示す。デジタル試験システム１２０は、サイトコントローラ５００、５０５、及び５１０などの、サイトを制御するための１つ又はそれ以上のサイトコントローラを有することができる。各サイトコントローラは、ワシントン州Ｒｅｄｍｏｎｄ所在のＭｉｃｒｏｓｏｆｔ  Ｃｏｒｐｏｒａｔｉｏｎにより販売された組み込み向けＷｉｎｄｏｗｓ（登録商標）  ＮＴ（ＴＭ）を実行するシングルボード・パーソナルコンピュータ（「ＰＣ」）を含む。各サイトコントローラは、イーサネット（登録商標）５２０を介してホストコンピュータ５１５と通信を行う。シングルボードＰＣは、ＰＣテスタインタフェース（「ＰＴＩ」）カードを介して各サイト内の試験ハードウェアと通信を行う。シングルボードＰＣ及びＰＴＩは、両方の基板に電力及び通信を供給するバックプレーンにプラグ接続する。例えば、サイトコントローラ５００は、サイト試験ハードウェア５２５と通信を行い、サイトコントローラ５０５はサイト試験ハードウェア５３０と通信を行い、サイトコントローラ５１０はサイト試験ハードウェア５３５と通信を行う。
【００２５】
サイト試験ハードウェアの例示的な概略図を図６に示す。サイト試験ハードウェア５２５などの各サイト試験ハードウェアは、ＡＰＧ６００などのアルゴリズムパターンジェネレータ（「ＡＰＧ」）、ＰＥ基板６０５、６１０、及び６１５などの３つのピンエレクトロニクス（「ＰＥ」）基板、及びＭＳＰＣ基板（ＭＳＰＣ基板６２０）を含む。上述したように、ＭＳＰＣ基板は、ＳＣＩが位置するＳＣＭを含む。これらの基板は、全ての基板に電力及び通信を供給するバックプレーン６２５にプラグ接続する。
【００２６】
ＡＰＧ６００は、本明細書では一般に「パターン」と呼ばれる専用のソフトウェアプログラムを実行する。パターンは、システムクロック周期毎に複数のデジタルフィールドの値を指定する。これらのフィールドは、Ｘアドレス、Ｙアドレス、アルゴリズム的データ、ベクタアドレス、及び様々な制御信号を含む。ＡＰＧ６００は、システムクロック及び様々なフィールド値を他のサイト基板に分配する。ベクタアドレス信号は、どのパターンアドレスが現在実行中であるかを示す。このアドレスは、デジタルドライブ又は比較回路に適用するための格納データ値を選択するために、ＰＥ基板６０５、６１０、６１５により使用される。このアドレスはまた、アナログ信号の合成又はキャプチャに用いられるクロックを開始又は停止する時点を判断するために、ＭＳＰＣ基板６２０により使用される。
【００２７】
各ＰＥ基板、例えばＰＥ基板６０５、ＰＥ基板６１０、及びＰＥ基板６１５は、パラメータ及びデジタル機能の刺激と応答試験の１６チャンネル又はピンを備えることができる。各ピンに関連付けられたタイミングジェネレータが、レベルとレベル間の遷移とを含む波形を生成する。遷移時間は、各ピン及び波形に対して指定される。最大３２個の固有波形定義を使用することができる。各波形に関連付けられたレベルは、選択されたＡＰＧデジタルフィールド値によって指定されるようにロジック１又はロジック０のいずれかである。各ＰＥ基板内のピンドライバが、ロジックレベルを特定のアナログ電圧値に変換して、結果として生じた信号を被試験デバイス（「ＤＵＴ」）（この場合はＳＣＤ）に送信する。各サイト試験ハードウェア内のＰＥ基板に接続されたＤＵＴは、図５に示されている（ＤＵＴ５４０）。
【００２８】
各ＰＥ基板内のピンコンパレータが、各ＤＵＴからの信号を受信して、期待値に対して比較を行う。ＤＵＴの信号と期待値との間のあらゆる比較ミスはＤＵＴエラーとみなされ、そのＤＵＴは不良品であるとして分類される。各ＰＥ基板はまた、デバイス電源（「ＤＰＳ］）の２つの別個のチャンネル（ピン）及び１つのパラメータ試験ユニット（「ＰＭＵ」）を備える。各ＤＰＳピンは、デバイスのＲＦインタフェースが使用中でないときに、１つのＳＣＤに電力を供給する。ＰＭＵは、１６個のＰＥピンのいずれにも接続することのできる「四象限」の印加測定デバイスである。ＰＭＵは、電流を印加して電圧を測定し、又は電圧を印加して電流を測定することができる。これは、ＳＣＡアプリケーションにおいてスマートカードのデジタルピンに対する開放、短絡、及びリーケージ試験を実施するのに用いられる。
【００２９】
（ＭＳＰＣのアーキテクチャ）
ＭＳＰＣ６２０のアーキテクチャの例示的なブロック図を図７に示す。ＭＳＰＣ６２０は、ＲＦ試験能力の１６チャンネル（ピン）（ピン７００）及び２つのＤＰＳチャンネル（ピン７０２）、すなわちＤＰＳチャンネル７０５及び７１０を備える。ＲＦ試験能力については、以下でより詳しく説明する。各ＤＰＳピンは、デバイスのＲＦインタフェースが使用中でないときに、１つのＳＣＤに電力を供給する。
【００３０】
図７に示されるように、ＭＳＰＣ基板６２０は、２つのセクション、すなわちＤＣインストルメントセクション７１５及びＡＣインストルメントセクション７２０を有する。ＤＣインストルメントセクション７１５は、７つのインストルメント、すなわち４つのバイアス電源（バイアス電源７２５、７３０、７３５、及び７４０）と、２つのＤＰＳ（ＤＰＳ７０５及びＤＰＳ７１０）と、１つのＶ／Ｉ（Ｖ／Ｉ７４５）とを含む。バイアス電源及びＤＰＳは、電圧印加・電流測定のインストルメントであり、これは、電圧を印加している間に電流引き込みを測定することができる。バイアス電源は、中程度の電流で電圧を印加するのに使用される。これらは、以下で詳しく説明するようにＳＣＭモジュールによって使用される。ＤＰＳは、ＳＣＤのＲＦインタフェースが使用中でないときに、被試験ＳＣＤに電力を供給する。
【００３１】
Ｖ／Ｉ  ７４５は、「四象限」の印加測定デバイスである。Ｖ／Ｉ７４５は、電流を印加して電圧を測定するか、又は電圧を印加して電流を測定することができる。これは、ＳＣＡアプリケーションにおいてスマートカードのＲＦピンに対する開放、短絡、及びリーケージ試験を実施するのに用いられる。クロスポイントリレーマトリクスにより、あらゆるバイアス電源又はＶ／ＩをいずれかのＲＦピンに接続することが可能となる。ＤＰＳピンは分離しており、他のどのＭＳＰＣインストルメントにも接続することはできない。
【００３２】
ＡＣインストルメントセクション７２０は、２つの独立したＡＣインストルメント、すなわちＡＣインストルメント７５０及びＡＣインストルメント７５５をサポートするためのインフラストラクチャを提供する。これらのＡＣインストルメントは、ＭＳＰＣ基板６２０に付属する「ドーターカード」である。これは、システム構成における柔軟性を許容し、最適な試験性能のために特定用途向けハードウェアをインストールすることを可能にする。ＳＣＡ１１０（図１）の場合、カスタムインストルメント、すなわちＳＣＭ１２５が１つ又は両方のＡＣインストルメント位置で使用される。ＳＣＭのアーキテクチャについては以下でより詳しく説明する。
【００３３】
各ＡＣインストルメントは、プログラム可能な時間期間、パルス幅、及びパルス計数を有する４つの独立したクロック（７６０）を受信する。これらのクロックは、ベクタシステムにより、すなわちＡＰＧ６００（図６）によって生成されてバックプレーン６２５を介してＰＥ６０５、６１０、及び６１５、並びにＭＳＰＣ基板６２０に送信されるベクタアドレスによりトリガすることができ、従って、ＡＣインストルメントはＡＰＧ制御下で開始及び停止することができる。各ＡＣインストルメントは、８つの信号接続部を備える。ＡＣマトリクス７６５により、各ＡＣインストルメント信号は２つのＭＳＰＣ  ＲＦピンに接続することができる。ＡＣマトリクス７６５はまた、ＤＣマトリクス７７０からの各信号を１つのＲＦピンに接続する。従って、各ＡＣインストルメントは、１６ＲＦピン全てに接続することができ、各ＤＣインストルメントは、１６ＲＦピン全てに接続することができる。これは、インストルメントリソースをデバイスピンに接続する上で高い柔軟性をもたらし、アプリケーションプログラムの開発を容易にし、より良好な試験スループットをもたらす。
【００３４】
図２Ｂに示される技術バージョン２１５などのＳＣＡ１１０の一部のバージョンは、別のＡＣインストルメント、すなわちアナログキャプチャインストルメント（「ＡＣＩ」）を利用する。このインストルメントは、設定可能な入力配列を有する１４ビットのアナログデジタル変換器（「ＡＤＣ」）を含む。ＡＤＣは、印加されたアナログ入力信号をサンプリングして、該信号をデジタル値に変換し、このデジタル値を２５６ｋワードのメモリ（各ワードは１デジタル値）の連続位置に格納する。ＡＤＣ入力は、８つのシングルエンド入力又は４つの差動入力として構成することができる。入力終端、増幅、及びフィルタリング機能は、プログラム可能な信号処理をもたらす。ＡＣＩは、１ｋＨｚから６５ＭＨｚまでの周波数範囲に対して１００ｍＶから８Ｖまでの範囲内でアナログ信号をキャプチャすることができる。これは、ＳＣＡ１１０のオプションであり、ＳＣＤ  ＲＦ信号の高忠実度のキャプチャ及び分析に有用である。各ＡＣＩは、最大４つのＳＣＤをサポートすることができる。
【００３５】
（ＳＣＭ／ＳＣＩアーキテクチャ）
図６に示されるＭＳＰＣ基板６２０などのＭＳＰＣ基板に含まれるＳＣＭのアーキテクチャを図８に示す。ＳＣＭ８００は、４つのＳＣＤのＲＦ部を試験するのに必要なリソースを含む。ＳＣＭ８００は、ＭＳＰＣ基板６２０の電力、インタフェース、及びクロック回路に依存するＭＳＰＣ  ＡＣインストルメントモジュールである。上述のように、ＳＣＭ８００は、ＭＳＰＣ基板６２０内のＡＣインストルメント７５０及び７５５の１つ又は両方とすることができる（図７参照）。
【００３６】
ＳＣＭ８００は、ＤＵＴ当たりのリソース８０５、すなわち各ＤＵＴ又はＳＣＤに割り当てられたリソース、及び共有（共通）システムリソース８１０の両方を含む。ＤＵＴ当たりのリソースは、ＳＣＩ８１５、８２０、８２５、及び８３０を含み、その各々が関連メモリ及び制御ロジックを有するＲＦトランシーバを含む。各ＳＣＩは、ＤＵＴに対してＲＦ信号を生成し、ＤＵＴからＲＦ信号を受信し、受信した信号を期待値と比較する。リレーが各ＳＣＩをＤＵＴの２つのＲＦピンに接続する。各ＳＣＩは、他のＳＣＩと並行して動作するが、ただし完全に非同期で独立している。各ＳＣＩは、関連ＤＵＴとのリアルタイム通信ストリームを維持し、いずれかのＤＵＴ障害が発生したか否かをリアルタイムに判断する。
【００３７】
図９により詳細に示されている共通システムリソース８１０は、ＲＦキャパシタンス・インストルメント９００と、副搬送波キャプチャインストルメント９０５と、ＲＦ減衰器９１０と、リレードライバ９１５により電力供給されるリレーマトリクス（図示せず）を介して４つのＤＵＴの各々に共通システムリソース８１０を接続するためのリレードライバ９１５とを含む。共通システムリソース８１０の各々は、各ＳＣＭによりサポートされる４つのＤＵＴに対して順次に動作する。
【００３８】
キャパシタンス・インストルメント９００は、図１０に示されるように、付随するチャンネルキャパシタンスにより調整される簡単な弛張発振器を含む。この発振器は、ＤＵＴを含まないインタフェースケーブル配線による大まかな期待値である公称キャパシタンス（コンデンサ１０００）を有する１３．５６ＭＨｚの中心周波数に設定される。発振器の出力はおおよそ１Ｖｐｐであり、調整可能ではない。リレーにより、ＭＳＰＣバイアス電源７２５、７３０、７３５、及び７４０（図７）をキャパシタンス・インストルメント９００に接続することが可能となり、最大＋／−１６ＶのＤＣオフセットをもたらす。リレーは、測定送信バス及び選択されたＳＣＩ  ＲＦチャンネル、例えばＳＣＩチャンネル８１５、８２０、８２５、又は８３０（図８）を介してキャパシタンス・インストルメント９００をＤＵＴに接続する。
【００３９】
更に、ＡＰＩ関数がキャパシタンス・インストルメント９００を選択されたＳＣＩチャンネルに接続し、測定を実施して、結果を提供する。この結果は、較正コンデンサ１００５の使用により較正されて、回路性能におけるあらゆる浮遊テスタチャンネルキャパシタンス又は変動の影響を取り除く。
【００４０】
キャプチャインストルメント９０５の詳細を図１１に示す。キャプチャインストルメント９０５は、ＡＤＣ１１００、入力処理、及びキャプチャメモリ１１０５内に４０９６ワードのキャプチャメモリを含む。ＡＤＣ１１００は、２Ｖｐｐの入力範囲を有する１０ビットのＡＤＣである。受信機入力は、４：１のゲインをもたらす差動ゲイン増幅器１１１０を介して接続することができる。送信機は、８：１の減衰を有する差動減衰器１１１５を介して接続することができる。ＡＤＣ１１００は、ＭＳＰＣクロックモジュール７７５（図７）によりクロック制御され、従って、有意な柔軟性を有する。ＡＤＣ１１００は、最も低いクロックモジュール周波数から最大８ＭＨｚで動作することになる。ＡＤＣ１１００は、デジタルベクタシステム（図示せず）により、コンピュータにより、又はＴＳＭ、ＲＳＭ、ＴＤＭ、又はＲＤＭによりトリガすることができる。
【００４１】
ＳＣＡソフトウェア環境１１５（図１）からのソフトウェアがキャプチャメモリ１１０５を読み出して、その内容を標準波形オブジェクトにフォーマットする。このオブジェクトは、（ＡＰＩを通じて）ＤＳＰ関数により操作することができ、或いは表示又は手動操作のために混合信号ウェーブツール（「ＭＳＷＴ」）にロードすることができる。較正ソフトウェアが回路性能におけるあらゆる変動を補償する。
【００４２】
図１２を参照すると、ＳＣＩのアーキテクチャが記述されている。（ＳＣＩ１２００により表される）各ＳＣＩは、ＲＦトランシーバ、メモリ、及び制御ロジックを含む。ＳＣＩ１２００の送信側と受信側は独立しており、異なる実装を有し、従って個別に検討する。送信側において、ＳＣＩ１２００は、送信データメモリ（「ＴＤＭ」）１２０５、符号器１２１０、変調器１２１５、及び電力増幅器１２７５を含む。受信側において、ＳＣＩ１２００は、受信機１２２０、復号器１２２５、制御ロジック１２３０、及び受信データメモリ（「ＲＤＭ」）１２３５を含む。
【００４３】
ＳＣＩ１２２０はまた、符号化、復号化、及びプロトコル実行タスクを調整するために、図１３に詳しく示されている送信及び受信状態マシン１２４０を含む。各状態マシンは、一連の状態を順に配列する。各状態は、２つの分岐条件入力によって決定される、４つの他の状態のいずれかに分岐することができる。各分岐条件入力は、ｍｕｘ１３００及び１３０５などの多重入力マルチプレクサ（「ｍｕｘ」）を有し、これにより、遷移ＲＡＭ１３１０において分岐する時点を判断する際に幾つかの異なるハードウェアイベントのうちの１つを使用することが可能になる。ｍｕｘの選択は、各状態に対して指定され、各状態は、複数の出力信号又はアクションを起動又は停止することができる。
【００４４】
状態マシンは、試験技術者により完全にプログラム可能とすることができる。各状態に関して、条件付きｍｕｘ選択、次状態、及びアクション出力をユーザがプログラムすることができる。ＳＣＡソフトウェア環境１１５（図１）内のプロトコル状態コンパイラ（「ＰＳＣ」）が、各状態を定義し、次いで状態定義を状態マシンにロードするための適切なデータにコンパイルするシンボル化方法を提供する。プログラム可能な状態マシン設計の２つの事例、すなわち送信状態マシン（「ＴＳＭ」）及び受信状態マシン（「ＲＳＭ」）があり、以下でより詳しく説明する。
【００４５】
（ＳＣＩ送信機）
ＳＣＩ１２００の送信側は、格納されたフレームデータを取り出して、このデータをプロトコルにより指定されるデジタル表現に符号器１２０５を用いて符号化し、次いで、固有且つ新規の変調器（変調器１０１０）を用いて符号化データでＲＦ搬送波を変調する。変調器１２１５の特徴は、「パレット波形」変調技法である。基本的に、各送信フレームデータビットを用いて、選択肢又は「パレット」から波形を選別する。この波形は、データビット間の遷移を表しており、デジタル化されたレコードとしてメモリ内に格納される。本明細書で「バンク」とも呼ばれる異なるパレットを選択することで、変調度又は遷移形状などの様々なＲＦパラメータのリアルタイム変更を可能にすることができる。
【００４６】
ＳＣＡソフトウェア環境１１５（図１）内のデータストリームコンパイラ（「ＤＳＣ」）は、ユーザ指定のシンボリックデータを取り出して、ＴＤＭ１２０５にロードするための値を生成する。図１４でより詳しく示されているように、ＴＤＭ１２０５は、４ビット幅×１００万アドレスの深さである。各アドレスは、フレーム内の１データビットに相当する。アドレス内の４ビットは、ＳＣＩ１２００に結合されたＳＣＤに送信するための１送信データビット（１４００）、４つの異なる波形バンクのうちの１つを指定するためのパレットバンク選択（１４０５）のための２ビット、及びデータストリーム内の特定の場所にマーキングするためにＴＳＭにより使用される１マーカービット（１４１０）に分けられる。このマーカービットは通常、シンボル内の最後のビットにマーキングする。
【００４７】
ＳＣＩ１２００の変調は、ビット値間の遷移に相当する格納された「パレット」波形を利用する。これらの波形は、搬送周波数の２倍でサンプリングされ、従って、搬送波及び変調の両方を含む。このメカニズムにより、オーバーシュート、アンダーシュート、変調度、及び他のＲＦ波形特性のモデリングにおいて完全なユーザ柔軟性を可能にする。これらの波形のサンプリングされたデジタル表現が、ＲＦ  ＤＡＣ１２５０（図１２）に適用され、このＤＡＣが、ＳＣＩ１２００に結合されたＳＣＤに適用されることになる波形を直接合成する。変調器１２１５については以下でより詳しく説明する。
【００４８】
適用する波形は、簡単なハードワイヤード状態マシン、すなわち符号器１２１０により選択される。ＩＳＯ１４４４３タイプＢのスマートカード準拠のデバイスの場合、符号器１２１０が現在及び前のデータビットを調べて、どの遷移波形を選択するかを判断する。送信プロトコルの詳細はＴＳＭにより管理され、ＴＳＭは、適切な波形信号をＲＦ  ＤＡＣ１２５０に適用するために変調器１２１５をシーケンス制御する様々な信号を備える。ＤＡＣ１２５０の出力は、高調波を取り除くフィルタに適用される。この信号は、電力増幅器１２７５（図１２）に送信され、この電力増幅器が、ＳＣＩ１２００に結合されたＳＣＤを駆動する増幅ＲＦ信号を提供する。
【００４９】
フレームは、ＳＣＡソフトウェア環境１１５（図１）内のＤＳＣを用いて生成される。このソフトウェアパッケージにより、ユーザは、フレームを構成する様々なデータユニット及びプロトコルオーバーヘッドのシンボル名を指定することができる。ＳＣＡソフトウェア環境１１５（図１）内のＰＳＣは、ＴＳＭにより実行されるプロトコルが必要とするイベントのシーケンスを指定するのに使用される。プログラム可能な遅延要素にロードされる値は、ＡＰＩ関数又はＧＵＩツールによって指定される。変調された波形形状は、混合信号ウェーブツール（「ＭＳＷＴ」）で指定される。試験技術者は、これらの試験をＡＰＩ関数及びＧＵＩツールを通じて指定する。
【００５０】
（ＳＣＩ受信機）
ＳＣＩ受信機１２２０の例示的な概略図を図１５に示す。受信機１２２０は、Ｖｓｅｎｓｅ抵抗器１５００を含み、この両端に、ＳＣＩ１２００に結合されたＳＣＤからの信号が最初に現れる。この信号は、検出器１５０５により検出されて、フィルタ１５１０によりフィルタ処理され、搬送波及び副搬送波構成要素が除去される。残りの変調が直流再生回路１５１５に交流結合され、次いで、コンパレータ１５２０により公知の閾値に対して比較される。
【００５１】
これにより、標準ロジックレベルの信号となり、ハードワイヤ状態マシン、すなわち復号器１２２５（図１２）により復号される。復号器１２２５と併せて、状態マシン１２４０内のＲＳＭが、変調された副搬送波信号の復号ビットストリームへのリアルタイム変換を実行するためのタイマリソース及び分岐能力を備える。定義されたプロトコルを確実に遵守するために、このビットストリームがＲＳＭによって分析される。ビットストリームはまた、ＲＤＭ１２３５の内容に対しリアルタイムに比較される。
【００５２】
図１６により詳しく示されているＲＤＭ１２３５は、４ビット幅×１００万アドレスの深さである。各アドレスは、受信データ値を構成する４ビットを含み、これは、受信データビットの期待値を表す１期待データビット１６０５、受信データストリームに対して比較されない「無関係」ビットのマーカーを表す１マスクデータビット１６１０、データストリーム内の特定の場所にマーキングするためにＲＳＭにより使用されるマーカービット１６１５、及びＳＣＩ１２００により受信される実データ用の受信データビット１６２０に分けられる。マーカービット１６１５は通常、シンボル内の最後のビットをマークする。
【００５３】
ＳＣＩ１２００の送信部分と同様に、ＰＳＣは、受信プロトコルの状態記述を、ＲＳＭにロードするための正しいデータに変換する。ＤＳＣは、図１６に示すように、期待受信データのシンボル定義を取り出して、これをＲＤＭ１２３５にロードするための値に変換する。
【００５４】
ＤＳＣは、ユーザの入力テキストファイルにおいて指定されるあらゆるデータ値の期待ビット、マスクビット、及びマーカービットを含むファイルを生成する。このファイルは、ＲＦ機能試験の実行に備えてＲＤＭ１２３５にロードされる。受信データビットは、各ビットがＳＣＩ１２００に結合されたＳＣＤから受信されるときに、試験実行時間中にＲＤＭ１２３５にロードされる。各受信ビットは、対応する期待ビット及びマスクビットに対してリアルタイムに比較される。マスクされていない受信ビットが期待データビットと不一致となる場合、エラーが検出されたことになり、適切な措置が行われる。
【００５５】
（ＳＣＭ接続リレー）
図８に示されるＳＣＭ８００内のＳＣＩ８１５、８２０、８２５、及び８３０などの、ＳＣＭ内の各ＳＣＩは、関連のインタフェース信号と、リレーマトリクスを介して図８に示される共通リソース８１０などのＳＣＭ内の共通リソースとに接続される。一部のケースでは、１つのＳＣＩが使用されている間は、ＳＣＭ内の共通リソースからの信号は、ＭＳＰＣ基板の他の部分との間で経路指定される必要がある。これは、共有インストルメントの使用中は残り３つのＳＣＩがアイドル状態になるように、他のいずれかのＳＣＩからマトリクス接続を「盗用する」ことで行うことができる。この手法を用いて、隣接するモジュールスロット内のＡＣＩに減衰器を介してＳＣＩ信号を接続する。この手法はまた、絶縁チョークを介してＭＳＰＣバイアス電源をキャパシタンス・インストルメントに接続するために使用される。
【００５６】
図１７は、ＭＳＰＣ基板６２０（図７）及びＳＣＭ８００（図８）などのＭＳＰＣ基板及びこれに含まれるＳＣＭにおいて様々なリレーグループと、これらが様々なリソース間のパスを提供する方法を示している。リレーは説明目的のためだけに示されており、図１７のスペース上の制約により図面に幾つかの妥協点が余儀なくされている点を当業者であれば理解されたい。例えば、一部のパスは４、８、又は１６個の信号を含むが、１つ又は２つの線又はリレーだけがパスを表している場合がある。更に、ＲＦパスはディファレンシャルであるが、シングルエンドとして示されている。
【００５７】
図１８は、ＳＣＭ８００（図８）などのＳＣＭ上のＲＦチャンネルパスの詳細を示している。４つのＳＣＩのうち、ＳＣＩ８１５とＳＣＩ８２０などの２つだけが示されている。各ＳＣＩは、ＳＣＩ送信機をＲＦチャンネルピンから切断するリレーのセット（１８００及び１８０５）を有する。各ＳＣＩに独立して接続することのできる３つの測定用バスがある。これらのバスは、（１）送信機出力の「ｈｉｇｈ」側の「測定送信」バス１８１０、（２）受信機入力の「ｈｉｇｈ」側の「測定受信」バス１８２０、（３）送信機出力及び受信機入力の両方の「ｌｏｗ」側又は共通側の「測定共通」バスである。これらのバスは、ＳＣＭ８００（図８）の共通リソース８１０などのＳＣＭの共通リソースに向かい、各ＲＦチャンネルを様々な共有インストルメントに接続できるようにする。
【００５８】
各ＳＣＩはまた、ＳＣＩ８１５用のリレー１８２５、及びＳＣＩ８２０用のリレー１８３０など、較正目的のためにＲＦチャンネルを短絡するリレーを有する。最後に、共通システムリソース８１０と他のＭＳＰＣリソースとの間の接続をＭＳＰＣ  ＡＣマトリクス７６５を介して可能にするために、ＳＣＩ＃１（８１５）又はＳＣＩ＃４（８３０）のマトリクス接続の「盗用」を可能にするリレーの２つのペア「セカンダリパス」１８４０がある。
【００５９】
ＳＣＭ８００内の共通リソース８１０などのＳＣＭ内の共通リソースはまた、図１９に示されるように自己のリレーマトリクスも有する。測定送信バス１８１０は、キャパシタンス・インストルメント９００又は減衰器９１０のいずれかに接続することができる。減衰器９１０の出力は、ＳＣＩ＃１又はＳＣＩ＃４接続を用いて、セカンダリパス１８４０を介して（図７に示されるＡＣＩ７５０又は７５５などの）ＡＣＩに接続する。同様に、図７に示されるバイアス電源７２５、７３０、７３５、及び７４０などのバイアス電源は、セカンダリパス１８４０を介してキャパシタンス・インストルメント９００にＤＣオフセットをもたらすことができる。
【００６０】
測定受信バス１８２０は、差動ゲイン増幅器１１１０（図１１）を介してキャプチャインストルメント９０５内のＡＤＣ１１００に接続する。ＡＤＣ１１００はまた、減衰器９１０を介して測定送信バス１８１０に接続することもできる。キャプチャインストルメント９０５は、ＳＣＩの搬送波のフルスピードキャプチャを実行することはできないが、アンダーサンプリングにより（振幅のような）幾つかの搬送波特性を判断することができる。これはシステム較正に必要である。
【００６１】
（ＳＣＩ変調器）
各ＳＣＩの送信の半部分は、フレームデータの格納のための大規模メモリ（ＴＤＭ１２０５）と、図１２に示される変調器１２１５及び電力増幅器１２７５を含むＲＦ送信機とを含む。変調器１２１５は、新規の「パレット波形」技法を用いて、各ＤＵＴ、すなわち図５に示されるＤＵＴ５４０に送信される信号を符号化し生成する。
【００６２】
一般に、ＲＦリンク上で情報を送信するために、送信されるデジタルデータは、最初にシンボルに符号化され、次いでシンボルがＲＦ搬送波上に変調される。次にこのシンボルが増幅されて、アンテナ又は他のインタフェースに送信される。ＳＣＡ１１０（図１）の場合、アンテナはなく、単に各ＳＣＤ内のＲＦパッドへの接触があるだけである。
【００６３】
ＳＣＡ１１０は、ＩＳＯ規格１４４４３で定義されるような近接カードを試験するために最適化される。これらのカードは、正式には近接型ＩＣカード（「ＰＩＣＣ」）と呼ばれる。対応するリーダデバイスは、近接型結合デバイス（「ＰＣＤ］）と呼ばれる。ＳＣＡ１１０の場合、各ＤＵＴがＰＩＣＣであり、各ＳＣＩ  ＲＦチャンネルがＰＣＤである。ＰＣＤ及びＰＩＣＣは、データをフレームにパッケージ化する階層型プロトコルを用いて、ＲＦ通信チャンネルを介して通信を行う。通信は半二重であり、通常はＰＣＤがフレームを送信することで通信を開始するマスタデバイスとなる。ＰＩＣＣはフレームで応答する。この往復の動作は、通信が終了するまで継続する。
【００６４】
全てのスマートカードが共通物理層のＲＦプロトコルを共有する。ＰＣＤは、ＲＦ搬送波を１３．５６ＭＨｚで送信する。この搬送波は、幾つかの目的を果たし、すなわち、（１）搬送波がＰＩＣＣ宛てのデータで変調される、（２）ＰＩＣＣは、受信搬送波エネルギー（「遠隔パワー」）を整流及び蓄積することで自己の電源を得る、及び（３）ＰＩＣＣは、８４７ｋＨｚでこのＲＦ搬送波を自己の副搬送波で変調する。この副搬送波は、ＰＣＤ宛てのデータでＰＩＣＣにより変調される（逆変調）。
【００６５】
次のプロトコル層は、変調されたＲＦストリームにおけるビットの表現方法を決定する。通常使用されるプロトコルは幾つかある点に留意されたい。各ケースにおいて、プロトコルは、ＰＤＣ及びＰＩＣＣとの間の各方向での０及び１の送信方法を指定する。次のプロトコルレベルは、ビットからシンボルへの合成方法を記述する。一部のシンボルは、通信リンクを確立及び維持するために用いられる必要な「パッケージング」又はオーバーヘッドである。他は、フレームにより含まれる実データである。場合によってはシンボルと他のイベントとの間には遅延がある点に留意されたい。より上位レベルのプロトコルは、ＰＩＣＣ及びＰＣＤのシステムが、通信エラー及び複数のカードが同時に応答するときの衝突を解決する方法を定義する。更に上位のレベルは、マルチフレームトランザクションを処理する。
【００６６】
全てのケースにおいて、プロトコル層は、定義されたシーケンスで発生して既知の時間的関係を有する一連の「イベント」により表現することができる。イベントは、信号の値の変更又はタイマの期限切れを含むことができる。シーケンスは、イベントが発生すべき順序を指定する。時間的関係は、イベント間の時間を、通常は最小／最大許容可能持続時間ウィンドウの形式で指定する。プロトコルイベント、シーケンス、又はタイムウィンドウが誤っている場合、エラーが発生したことになる。回復可能なエラーもあれば、回復不能なエラーもある。
【００６７】
ＲＦスマートカード試験は、機能及びパラメータの両方の試験を含む。機能試験は、既知のメッセージのスマートカードへの送信、及びこれからの応答の受信を含む。正しい応答は、予測応答にビット毎に一致するだけでなく、種々のイベント時間を正しい最小最大遅延ウィンドウ内に有するはずである。送信及び受信フレームの両方を試験技術者が指定することができる。試験技術者はまた、プロトコルを構成するイベント、及びこれらのイベントの配列及びタイミングに関する詳細も提供する。これらの詳細は、変調された波形形状、プログラム可能な遅延要素内の値、及び状態マシンによって指定されるようなイベントのシーケンスにより指定される。機能試験では、障害の種類に関する情報が提供されるが、合／否の結果だけが得られる。
【００６８】
パラメータ試験は、様々なパラメータの測定、及び指定される制限値に対する測定値の比較、又は更なる分析のための測定値の保存を含む。スマートカードのパラメータ試験は、ＰＩＣＣ  ＲＦキャパシタンス、プロトコルイベント時間、及び副搬送波ＲＦパラメータの測定を含む。この結果は、測定値又はキャプチャ波形を含む。波形は、追加分析のためにデジタル信号処理（「ＤＳＰ」）演算関数への入力としての役目を果たすことができる。
【００６９】
ＩＳＯ１４４４３規格は、１３．５６ＭＨｚ搬送波上に符号化及び変調されたビットを表すシンボルに関して、タイプＡ及びタイプＢの両方のＰＣＤ送信機波形を記述する。加えて、ＰＩＣＣに電力を供給し、ＰＩＣＣ逆変調の間に搬送波を提供するために、無変調搬送波を提供すべきである。電源投入又はＰＩＣＣへの初期通信は、単に「スイッチオン」にするのではなく、制御された方法で搬送波を所望の電力レベルまでランプアップすることを必要とする。同様に、ＰＩＣＣ  ＲＦ通信及び電源オフは、搬送波電力のランプダウンで終了すべきである。
【００７０】
ＩＳＯ１４４４３規格は、１３．５６ＭＨｚ搬送波の振幅変調としてタイプＡ及びタイプＢの両方のＰＣＤ送信に用いられるシンボルについて記述する。無変調搬送波は、「全振幅」とみなすことができる。変調は、実際には、搬送波振幅の最大値から定義された量だけ搬送波振幅を減少させる（ただし、公称搬送波最大振幅を超えるように指定されたオーバーシュートグリッチがある）。シンボル間の遷移は、最小及び最大スロープ、オーバーシュート、及びアンダーシュートを有するように定義される。シンボルは、１基本時間単位（「ＥＴＵ」）の間は継続し、ＥＴＵはシンボル間の遷移の一部分を含む。
ＩＳＯ１４４４３のＲＦ信号処理仕様の詳細は、ＩＳＯ規格１４４４３−２に見出すことができる。タイプＢ変調の簡単な図を図２０Ａ及び２０Ｂに示す。
【００７１】
例示的な一実施形態では、ＳＣＩ１２００（図１２）が新規の手法を使用してデジタルデータをＲＦ搬送波上に符号化及び変調する。この手法は、混合信号の任意波形発生器に類似したメカニズムを用いて、符号化及び変調されたＲＦ波形を生成する。基本的には、シンボル間の遷移の振幅は、搬送波ナイキストレートでサンプリングされたデジタル値として表現される。各シンボル遷移は、１回のＥＴＵ期間に及ぶほど十分なサンプルを含むように定義される。
【００７２】
（「パレット波形」として知られる）これらのデジタル化された遷移の各々は、メモリ（パレットメモリ又はパレットＲＡＭ１２４５）内に予め格納される。２つのデータ値（０及び１）があるので、４つの可能な遷移（０→０、０→１、１→０、１→１）がある。従って、パレットＲＡＭ１２４５は、４つのパレット波形を含むべきである。ＥＴＵは、１２８回の搬送波（「Ｆｃ」）サイクルとなるように定義されるので、サンプリング原理により、結果として生じる波形は少なくとも２５６サンプルを含む必要がある。各サンプルは、１２ビット値としてデジタル的に表現される。図２１は、サンプリングされたシンボル遷移を示している。図示の実施例では、パレット１２４５内の１→０エントリには、サンプルのデジタル表現（幾つかのサンプルだけが示されている）がロードされることになる。
【００７３】
送信の間に、送信データビットのシーケンスを使用して、各ＥＴＵ時間期間中にパレットメモリ１２４５からパレット波形を選択する。詳細には、「現在の」ＥＴＵデータビット及び「前の」ＥＴＵデータビットを使用して、４つの可能なシンボル遷移波形のうちの１つを選択する。次に、選択された遷移波形メモリの全体にわたりパレットサンプルカウンタでインデックスを付与することで、選択されたデジタル化シンボル遷移がアナログ信号に変換されて元に戻される。メモリの出力は、ＤＡＣ１２５０に送信されて、その出力がフィルタ処理されて高調波を取り除き、増幅され、ＰＩＣＣに送信される。シンボルは搬送波ナイキストレートでサンプリングされるので、シンボルの振幅は、本質的に搬送周波数と「混合」される。従って、サンプリングされたシンボル遷移を搬送波ナイキストレートで再構築すると、振幅変調された搬送波が生成される。図２２は、サンプリングされた遷移及び搬送波の再構築を示している。
【００７４】
図２３は、パレットサンプルカウンタ２３００及び再構成フィルタ２３０５を有する、２ｘＦｃで実行する変調器１２１５の例示的な実施形態の概略図を示している。しかしながら、より賢明な手法により、回路の大半をより低速で実行して同時にパレットメモリ１２４５の必要なサイズを縮小することを可能とすることができる。送信される信号が実際に中間点を周りで対称（又はほぼ対称）とみなすことには利点がある。従って、格納値が他方のＦｃの半サイクルでデジタル的に反転される場合には、パレットメモリ１２４５内の信号の「正」の側だけを格納する必要がある。これは、図２４に示される方法で行うことができる。パレットメモリ１２４５の出力はバスであり、従って、ｍｕｘ２４０５に接続されたインバータ２４００が、実際には各バスラインのインバータである点に留意されたい。
【００７５】
もう１つの改善点は、図２５に示すように、各Ｆｃサイクルに２つのミッドスケールサンプルを導入することで加えることができる。ミッドスケールデジタル値は固定コードであるので実装が容易であり、２つの追加の入力選択（両方がミッドスケール）を用いてパレット出力ｍｕｘ２４０５を２倍の速度（４ｘＦｃ）で実行し、各Ｆｃサイクルで４つの値を生成することによってデジタルデータに挿入することができる。これには、パレット出力ｍｕｘ２４０５、その制御ロジック２４１０、及びＤＡＣ１２５０を４ｘＦｃで実行する必要があるが、再構成フィルタ２３０５の実装をよりシンプル且つ小規模にし、結果的により高忠実度の出力信号となる。ここで、パレットメモリ１２４５内の各サンプルは、変調される１回のＦｃサイクルにおいて４つのサンプルに変換される。
図２６は、ミッドスケール値２６００の追加による４ｘＦｃ変調をサポートするための変調器へのハードウェア変更を示すブロック図である。
【００７６】
ＩＳＯ１４４４３デバイスを試験する１つの条件は、一部の試験においてシンボル遷移の時間をＥＴＵ毎に変える必要がある点である。これは、遷移の「エッジ」が同じフレーム中の異なる時間に変調器から出現すべきであることを意味する。ＳＣＩ１２００（図１２）は、パレットメモリ１２４５の４つのバンク（本明細書では「パレットバンク」と呼ばれる）を提供することでこれを達成する。使用中のパレットバンクは、各ＥＴＵ中にパレットバンク選択ビットを通じて一意的に選択され、これらのビットは、送信されるデジタルデータと共にＴＤＭ１２０５内に格納される。異なる遷移時間を有する波形を異なるパレットバンク内に格納することで、パレットバンク選択ビットを必要に応じて変更することにより、可変のエッジ配置の効果をもたらすことができる。図２７は、この動作方法を示している。
【００７７】
図２７は可変の遷移エッジ配置を示しているが、パレットバンク方式は、提供されるデータビットとは関係なく、ＥＴＵ毎に波形変更が必要な他の目的に使用することができる。これは、遷移のスロープの変更又は意図的な歪みの変更を含むことができる。図２８は、パレットバンクメモリ方式を実施するためのパレットメモリアドレスロジック２８００を有する変調器のブロック図である。
【００７８】
前述のように、ＥＴＵ当たりに利用可能な４つのＴＤＭビットのうちの２つを用いて、各ＥＴＵ期間中にパレットバンクを選択する。これらのパレットバンク選択ビットは、送信フレームデータファイルにおいて指定され、コンパイルされてＴＤＭ１２０５にロードされる。ＴＤＭ１２０５及びパレットメモリ１２４５は、どちらも大規模で変更には多大な時間を要するので、パレットバンク割り当てのより柔軟な変更方法が望ましい。従って、パレットバンクマップを提供することができ、これにより、パレットバンク選択ビットコードから実際のパレットバンクへの間接バインディングが可能になる。このパレットバンクマップは、基本的に、ＴＤＭ１２０５から２ビットの「仮想」パレットバンク選択コードを取り出して、「物理」パレットバンクを選択するためのユーザプログラム可能な２ビットコードを出力する簡単なレジスタファイルである。従って、ＴＤＭ１２０５内の仮想パレットバンク選択ビットコードと物理パレットバンクとの間のマッピングは、完全にユーザ定義可能である。このメカニズムは、デジタルテスタタイミングシステムに類似する点に留意されたい。ＳＣＡの用語から従来のデジタルテスタの用語への「マッピング」は、以下の通りである。
・パレットバンク→サイクルタイプ（又はタイムセット）
・仮想パレットバンク→グローバルサイクルタイプ
・物理パレットバンク→ローカルサイクルタイプ
・パレットバンクマップ→グローバルローカル変換テーブル
【００７９】
一例として、前述の実施例で示したように、４つのパレットバンクのうちの３つを用いて、パレットメモリ１２４５を可変のエッジタイミング波形でセットアップすることができる。対応する送信フレームは、以下の表Ｉで示されるように指定された仮想パレットバンク選択ビットを有することになる。この場合、ＴＤＭ１２０５の仮想パレットバンク選択ビットと物理パレットバンク選択ビットとの間のマッピングは、１対１のアイデンティティマップとなる。しかしながら、送信フレームがデバイス障害を発生させた場合は、公称遷移エッジ配置でフレームを再実行することが必要となる可能性がある。
【００８０】
表Ｉ−可変タイミングのためのパレットバンクマップ
0005480498.tif 000002
【００８１】
パレットバンクマップ機能を持たない場合、全てのパレットバンク選択ビットを「１」に設定して、新規のフレームを生成しなければならないことになる。しかしながら、パレットバンクマップ機能を有する場合、パレットバンクマップ内の全てのパレットバンク選択物理ビットを以下の表ＩＩに示すように単に「１」に設定するだけでよい。
表ＩＩ−公称タイミングのためのパレットバンクマップ
0005480498.tif 000003
パレットマップハードウェア２９００が追加された変調器のブロック図を図２９に示す。
【００８２】
ＩＳＯ１４４４３規格は更に、ＥＴＵ当たりのＦｃの数を低減することで、より高いデータ送信速度を規定している。デフォルトのＥＴＵ期間は、１２８Ｆｃサイクルであり、これは、毎秒約１０６ＫＢｉｔに変換される。しかしながら、ＥＴＵ当たりに６４Ｆｃだけを使用することで、毎秒約２１２ＫＢｉｔの伝送速度が可能である。ＩＳＯ１４４４３規格は、１２８、６４、３２、及び１６ＦｃのＥＴＵ長を規定しており、これは毎秒約１０６、２１２、４２４、及び８４８ＫＢｉｔをそれぞれもたらす。これは、パレットサンプルカウンタに「パレットサンプル長レジスタ」として知られるプリロードレジスタを追加することで、変調器１２１５において実装される。パレットサンプルカウンタが最大カウントに達すると、カウンタには、パレットサンプル長レジスタの内容がプリロードされる。これにより、ＥＴＵをＦｃカウントの２進倍数だけでなくあらゆる長さにすることができる点に留意されたい。図３０は、この追加、すなわちパレットサンプル長レジスタ３０００のブロック図を示している。
【００８３】
変調器１２１５は、各パレット波形が遷移により区切られた２つのレベル（同一の可能性がある）を含むという認識により更に拡張することができる。「先行」レベルは、次のレベルへの遷移が発生するまで一定に保持される。遷移後、「後続」レベルが一定に保持される。先行又は後続レベルの値は、無変調搬送波（ロジック１）か又は完全変調搬送波（レベル０）である。従って、２つのレベルは、２つのレジスタにより実装することができ、各レジスタは、ロジック１又はロジック０変調値の適切なデジタル値を含む。各レベルは、Ｆｃサイクルのある持続時間に適用される。従って、カウンタは、先行及び後続の持続時間に関連付けられる。先行持続時間、すなわちパレットサンプル持続時間と、後続持続時間との合計がＥＴＵの長さである。どちらのレベルを適用するかは、符号器１２１０（図１２）内のロジックにより決まる点に留意されたい。１から０へのシンボル遷移の生成を図３１に示す。
【００８４】
ＥＴＵ長は可変であり、従って、パレットサンプルカウンタ２３００はプラグラム可能なので、先行及び後続の両方のレベルカウンタもまたプリロード可能にすべきである。先行及び後続カウンタが、ＥＴＵ波形の一部分の生成を常に担うと仮定すると、パレットメモリ１２４５内に格納しなければならないサンプルの数、従って、パレットメモリ１２４５の全体サイズを低減することができる。妥当な前提は、パレットメモリ１２４５がＥＴＵ内のサンプルの１／４（２５％）を供給し、レベルカウンタがサンプルの残りの７５％を供給することである。最大長のＥＴＵ１２８Ｆｃを仮定すると、各カウンタは、最大９６サンプルを供給し、パレットサンプルカウンタ２３００は最大３２サンプルを供給すべきである。先行及び後続のレベルカウント数はプログラム可能であるが、通常、全てのカウンタの値は合計で１２８となる。しかしながら、この方式では、最大仕１２８Ｆｃよりも長いＥＴＵを生成することができる。これは、一部の試験には必要であるが、従来の変調方式のいずれにおいても実現可能ではなかった。これをサポートするハードウェアが図３２に示されている。追加のレジスタ及びカウンタ、すなわちレベルレジスタ３２００及び３２０５、先行レベルカウンタ３２２０、後続レベルカウンタ３２２５、先行レベル長レジスタ３２３０、及び後続レベル長レジスタ３２３５以外には、制御ロジック３２１５が追加され、レベルレジスタ３２００及び３２０５のうちの１つ又はパレットメモリ１２４５を選択するｍｕｘ３２１０を駆動する。
【００８５】
次の変調の拡張は、パレットメモリの使用の削減と、ＥＴＵサイクル毎にＥＴＵ内部でシンボル遷移を移動させることの両方を行う能力を付加する。この能力により、遷移波形（恐らくは固有の立ち上り／立ち下り時間を含む）及び遷移時間の両方を、ＴＤＭ１２０５内のパレットバンク選択ビットにより選択することが可能となる。これは、デジタルピンチャンネルに類似するタイミングの柔軟性をもたらす。これを達成するために、パレット、先行及び後続レベル長レジスタは各々、４エントリレジスタファイルに変更されるべきである。使用するエントリは、図３３に示すように、パレットバンクマップからの物理パレット選択ビットにより選択される。
【００８６】
別の変調の拡張は、変調器１２１５により生成される波形が常に連続して変化するはずであるという観測結果を利用する。すなわち、変調レベル間に急変はありえず、レベル間の全ての変化はパレットメモリ１２４５内の波形により実施される。従って、これは、パレットメモリ遷移波形内の最後の値は、次の「後続」レベルと同じ値である場合である。実際に、前のＥＴＵの後続レベルの後の次のＥＴＵの「先行」レベルの値も同じはずである。従って、パレットメモリ遷移波形内の最初の値もまた、「先行」変調レベルレジスタ内の値と同じである。
【００８７】
このため、図３３に示される２つの変調レベルレジスタ（レベルレジスタ３２００及び３２０５）は省くことができる。パレットメモリ遷移波形内の最後の値をラッチして、次のパレットメモリ遷移波形が選択されるまで、先行及び後続レベルの持続時間中にこの値を単に繰り返すだけで十分とすることができる。これは、ハードウェアの簡素化以外に幾つかの利点を有する。まず、レベル情報は１箇所だけ、すなわちパレットメモリ１２４５内に保持されるので、変調器１２１５はプログラムが容易になり、波形遷移を一定にするのも容易になる。第２に、これにより異なる変調度を有するパレットバンクを単に選択するだけで、変調度をＥＴＵ毎に変更することができる。これはまた、大幅な特定用途ハードウェアサポートを付加することなく、将来的なＥＴＵ毎のマルチビット方式を可能にする。図３４は、最終サンプルラッチ３４００を用いて実装されるこの最終サンプル反復機能を有する変調器１２１５を例示するブロック図である。
【００８８】
（パレットメモリ管理）
変調器１２１５の前述の議論では、可変サイズのパレット波形、異なる数のパレットバンク、その他について言及した。一部の環境では、パレットメモリ１２４５をほとんど使用することができず、稀少なリソースを浪費することになる。しかしながら、アドレスマッピング方式を通じて、さもなければ浪費されていた空間の利用を可能にすることにより、パレットメモリ１２４５を管理することができる。これは、パレットサイズとパレットバンク数のトレードオフを決める。以下の情報を用いて、パレットＲＡＭのアドレス指定を行う。
パレットサンプルアドレス：１パレット波形内の特定のデジタル化されたサンプルのアドレス。これは、パレットサンプルカウンタにより提供される。波形生成のためにパレットがアクセスされている間、このアドレスはＦｃサイクル毎に変わる。最大７ビット（１２８サンプル）である。
現在のデータビット：これは、符号器１２１０からのデータビットであり、ＥＴＵ毎に変化することができる。これは、基本的に、波形遷移が間を遷移する「次のデータビット」である。現在のデータビット及びルックビハインドデータビットが、１つのパレットメモリバンク内から４つの波形のうちの１つを選択する。
ルックビハインドデータビット：これは、符号器回路からの１ＥＴＵ遅れのデータビットであり、ＥＴＵ毎に変化することができる。これは、波形遷移が間を遷移する「前のデータビット」である。現在のデータビット及びルックビハインドデータビットが、１つのパレットメモリバンク内部から４つの波形のうちの１つを選択する。
物理パレットバンク選択：これらの２ビットは、４つのパレットメモリバンクのうちの１つを選択する。これらのビットは、パレットバンクマップからのものであり、ＥＴＵ毎に変化することができる。
【００８９】
上記の合計は１１ビットである。しかしながら、例示的な一実施形態では、パレットメモリ１２４５は、４Ｋワードブロックで編成されたフィールド・プログラマブル・ゲートアレイ（「ＦＰＧＡ」）に実装され、従って、パレットメモリ１２４５のアドレス指定には１２ビットが必要である。この１２番目のビットは、静的な、すなわちレジスタビットとして備えられ、２つの「パレットバンクグループ」のうちの１つを選択するのに使用される。これは、各フレームセットの実行の間に交換することのできる異なる２つの波形セットを選択するものとみなすことができる。これの１つの使用法は、異なる変調インデックスを有する２つの波形グループを提供することである。これらの２グループは一度にロードされ、次いで、各デバイス試験の前に所望通りに迅速に選択することができる。
【００９０】
前述のように、パレット波形サンプルのサイズは、より短いＥＴＵ長を処理するために調整することができる。より短い波形長が使用されると、メモリを他の使用のために解放することができる。この場合、この追加メモリは、レジスタによって静的に選択される追加のパレットバンクグループとして現れる。遷移波形長の選択は、「パレットサイズ」レジスタを介した別の静的選択である。以下の表ＩＩＩは、利用可能なパレットサイズ選択をリストする。
表ＩＩＩ−パレットサイズ選択
0005480498.tif 000004
【００９１】
パレットサイズレジスタ３５００及びパレットバンクグループレジスタ３５０５を備えた、調整可能なパレットサイズを有する変調器１２１５のブロック図を図３５に示している。
【００９２】
（搬送波ランプ生成）
前述のように、搬送波は突然開始することはできず、すなわち、ユーザ定義間隔にわたり最大値までランプする必要がある。これは、０でスタートして搬送波の最大値で終了するランプで搬送波を変調することに相当する。ランプ持続時間は、数マイクロ秒から数秒まで可変である。この持続時間の範囲はあまりにも長すぎて、パレットメモリ１２４５をランプ波形ソースとして使用することはできない。しかしながら、搬送波及びその変調はデジタル的に生成されるので、これは、簡単なカウンタ回路で容易に達成することができる。
【００９３】
図３６は、搬送波ランプ発生器を例証するブロック図である。レジスタ３６０５は、搬送波ランプの最大値を含む。８ビットの搬送波ランプカウンタ（カウンタ３６１０）は、０に初期化され、ＳＣＩのＦｃクロックとは関係のない独立したＭＳＰＣクロックによりインクリメントされる。このクロックはまた、長い持続時間のランプを生成するようにプリスケールすることもできる。搬送波ランプカウンタ値は、コンパレータロジック３６１５により搬送波最大値レジスタと比較される。
【００９４】
カウンタがレジスタと等しいときは、インクリメントが停止される。搬送波ランプカウンタ３６１０はまたデクリメントすることもでき、この場合はカウンタが０に達するときに停止することになる。全ての変調器波形値が１２ビットであるのに対して、カウンタ３６１０は８ビットにすぎない点に留意されたい。図３６に示されるように、カウンタ３６１０は、１２ビットの搬送波ランプ波形フィールドのうちビット３から１１までを提供する。最下位３ビットは常に０である。その上位のビットは符号ビットであり、常に１である。８ビットのみのカウンタビットを提供することにより、搬送波振幅分解能に対するカウンタの複雑性が相殺される。他のあらゆる変調器波形と同様に、搬送波ランプはＦｃサイクル毎に１つの「サンプル」を提供する。変調器出力ｍｕｘが、４ｘＦｃのレートでミッドスケール、サンプル、ミッドスケール、反転サンプル間を切り替えることにより、これを４サンプルの波形に変換する。変調器に統合された搬送波ランプ発生器を示すブロック図を図３７に示す。
【００９５】
有利には、本発明の変調器は、新規で固有の「パレット波形」技法を用いて、ＩＳＯ規格１４４４３により要求されるＰＤＣからＰＩＣＣへの送信信号を提供する。この技法は、ＲＦスマートカードの機能試験及びパラメータ試験を可能にするために波形振幅及びタイミング特性において高い柔軟性をもたらす。
【００９６】
数多くの特徴の中でも、本発明に従って設計される変調器は、以下を備える。
（１）プログラム可能なランプ持続時間及びプログラム可能な最大搬送波振幅を有する制御された搬送波振幅のランプアップ及びランプダウン。
（２）「オンザフライ」に調整可能な長さにより４から３８４のＦｃサイクルから調整可能なプログラム可能なＥＴＵ長。すなわち、各ＥＴＵは４つの可能な値のセットから変化することができる。
（３）プログラム可能なＥＴＵ遷移形状。ＥＴＵシンボル間の遷移は、波形として定義することができる。現在のＥＴＵ及び前のＥＴＵの送信データ値に基づいて選択される４つの遷移タイプ波形が存在することができる。各波形は、ユーザ定義とすることができ、Ｆｃ当たりに１つのサンプルがある。遷移波形の持続時間は、４から１２８Ｆｃでプログラム可能とすることができる。遷移波形は、所望の遷移タイプに関して４つの可能な波形のセットから「オンザフライ」に選択することができる。
（４）プログラム可能なＥＴＵ遷移配置。ＥＴＵシンボル間の遷移の開始時間はプログラム可能とすることができる。開始時間は、ＥＴＵ内の２から１２０Ｆｃサイクルとすることができる。開始時間は、「オンザフライ」に変わることができ、すなわち、各ＥＴＵは４つの可能な値のセットから変化することができる。
【００９７】
ＳＣＡ１１０は、ＩＳＯ規格１４４４３により規定される非接触型スマートカードデバイスをターゲットとしているが、この実装は、非準拠のプロトコル及び他の規格のデバイスの試験にも十分対応できるように汎用であることを当業者には理解されたい。
【００９８】
本発明の特定の実施形態及び最良の形態に関する上述の説明は、例証及び説明の目的だけで提示されている。これらは網羅的なものではなく、又は開示された厳密な形式に本発明を限定するものではない。本発明の特定の特徴は、便宜上一部の図面に示され、他の図面には示されていないが、本発明によるいずれの特徴も他の特徴と組み合わせることができる。記載した処理のステップは、順序を変えることも組み合わせることもでき、他のステップを含めることもできる。実施形態は、本発明の原理及びその実際の応用を最もよく説明するために選択して記述されており、これにより、当業者は、企図される特定の使用に好適であるように様々な修正を備えた本発明及び種々の実施形態を有効に利用できるようになる。本開示の観点から本発明の更なる変形形態が当業者には明らかになるであろうが、このような変形形態は、添付の請求項及び均等物の範囲内にあるものとする。
【図面の簡単な説明】
【００９９】
【図１】本発明による非接触型スマートカードデバイスを試験するためのスマートカード試験システムの概略図である。
【図２Ａ】図１のスマートカード試験システムを組み込むデジタル試験システムの一実施形態の概略図である。
【図２Ｂ】図１のスマートカード試験システムを組み込むデジタル試験システムの別の実施形態の概略図である。
【図３】マニピュレータ上にマウントされ、本発明のスマートカード試験システムを利用するデジタル試験システムを組み込む例示的なＳＳＴの斜視図である。
【図４】ウェーハプローバにドッキングされた図３のＳＳＴの概略図である。
【図５】図１のスマートカード試験システムを組み込むデジタル試験システムのアーキテクチャの例示的なブロック図である。
【図６】図５のデジタル試験システムのサイト試験ハードウェアの例示的な概略図である。
【図７】図５のデジタル試験システムと共に使用するための混合信号ピンカード基板のアーキテクチャの例示的なブロック図である。
【図８】図７の混合信号ピンカード基板と共に使用するためのスマートカードモジュールの例示的な概略図である。
【図９】図８のスマートカードモジュールに含まれる共通システムリソースの例示的な概略図である。
【図１０】図９の共通システムリソースに含まれるキャパシタンス・インストルメントの例示的な概略図である。
【図１１】図９の共通システムリソースに含まれるキャプチャインストルメントの例示的な概略図である。
【図１２】図８のスマートカードモジュールで使用するためのスマートカードインストルメントチャンネルのアーキテクチャの例示的な概略図である。
【図１３】図１２に示されているＳＣＩで使用するためのプログラム可能な送信及び受信状態マシンの例示的な概略図である。
【図１４】図１２のスマートカードインストルメントチャンネルで使用するための送信データメモリの例示的な概略図である。
【図１５】図１２のスマートカードインストルメントチャンネルで使用するための受信機の例示的な概略図である。
【図１６】図１２のスマートカードインストルメントチャンネルで使用するための受信機データメモリの例示的な概略図である。
【図１７】図７の混合信号ピンカード基板及び図８のスマートカードモジュール上のリレーグループの例示的な概略図である。
【図１８】図８のスマートカードモジュール内のＲＦチャンネルパス及びリレーの例示的な概略図である。
【図１９】図８のスマートカードモジュール内の共通システムリソースに使用されるリレーマトリクスの例示的な概略図である。
【図２０Ａ】図１２の変調器と共に使用するためのタイプＢ変調の簡略図である。
【図２０Ｂ】図１２の変調器と共に使用するためのタイプＢ変調の簡略図である。
【図２１】図１２に示されている変調器により使用されるシンボル遷移を示した図である。
【図２２】図１２に示されている変調器により使用されるサンプリングされた遷移及び搬送波信号の再構築を示した図である。
【図２３】図１２に示されている変調器の例示的な実施形態の概略図である。
【図２４】図１２に示されている変調器の別の例示的な実施形態の概略図である。
【図２５】図２４に示されている変調器と共に使用するための例示的な変調波形を示した図である。
【図２６】図１２に示されている変調器の別の例示的な実施形態の概略図である。
【図２７】図１２に示されている変調器により使用されるパレットバンク内の遷移エッジ配置を示した図である。
【図２８】図１２に示されている変調器にパレットバンクハードウェアを追加した別の例示的な実施形態の概略図である。
【図２９】図１２に示されている変調器のパレットバンクマップを有する別の例示的な実施形態の概略図である。
【図３０】図１２に示されている変調器のパレットサンプル長レジスタを有する別の例示的な実施形態の概略図である。
【図３１】図１２に示されている変調器と共に使用するためのパレット波形圧縮を示した図である。
【図３２】図１２に示されている変調器の固定レベル圧縮を有する別の例示的な実施形態の概略図である。
【図３３】図１２に示されている変調器のバンク選択の固定レベル圧縮を有する別の例示的な実施形態の概略図である。
【図３４】図１２に示されている変調器の最終サンプル反復機能を実装する別の例示的な実施形態の概略図である。
【図３５】図１２に示されている変調器の調整可能なパレットサイズを有する別の例示的な実施形態の概略図である。
【図３６】図１２に示されている変調器と共に使用するための搬送波ランプ発生器の概略図である。
【図３７】図１２に示されている変調器と統合される図３６に示されている搬送波ランプ発生器の概略図である。
【符号の説明】
【０１００】
１２００  ＳＣＩアーキテクチャ
１２０５  送信データメモリ
１２１０  符号器
１２１５  変調器
１２２０  受信機
１２２５  復号器
１２３０  制御ロジック
１２３５  受信データメモリ
１２４０  送信及び受信状態マシン
１２４５  パレットメモリ又はパレットＲＡＭ
１２５０  ＤＡＣ
１２５５  ゲインＤＡＣ
１２６０  障害ロジック
１２６５  計算ＤＡＣ
１２７５  電力増幅器
【図１】
0005480498.tif 000005
【図２Ａ】
0005480498.tif 000006
【図２Ｂ】
0005480498.tif 000007
【図３】
0005480498.tif 000008
【図４】
0005480498.tif 000009
【図５】
0005480498.tif 000010
【図６】
0005480498.tif 000011
【図７】
0005480498.tif 000012
【図８】
0005480498.tif 000013
【図９】
0005480498.tif 000014
【図１０】
0005480498.tif 000015
【図１１】
0005480498.tif 000016
【図１２】
0005480498.tif 000017
【図１３】
0005480498.tif 000018
【図１４】
0005480498.tif 000019
【図１５】
0005480498.tif 000020
【図１６】
0005480498.tif 000021
【図１７】
0005480498.tif 000022
【図１８】
0005480498.tif 000023
【図１９】
0005480498.tif 000024
【図２０Ａ】
0005480498.tif 000025
【図２０Ｂ】
0005480498.tif 000026
【図２１】
0005480498.tif 000027
【図２２】
0005480498.tif 000028
【図２３】
0005480498.tif 000029
【図２４】
0005480498.tif 000030
【図２５】
0005480498.tif 000031
【図２６】
0005480498.tif 000032
【図２７】
0005480498.tif 000033
【図２８】
0005480498.tif 000034
【図２９】
0005480498.tif 000035
【図３０】
0005480498.tif 000036
【図３１】
0005480498.tif 000037
【図３２】
0005480498.tif 000038
【図３３】
0005480498.tif 000039
【図３４】
0005480498.tif 000040
【図３５】
0005480498.tif 000041
【図３６】
0005480498.tif 000042
【図３７】
0005480498.tif 000043