(57)【特許請求の範囲】
【請求項１】
集積回路素子内で使用するための出力ドライバであって、
信号出力ノードに並列に連結される、複数のインピーダンス較正信号ドライバであって、前記インピーダンス較正信号ドライバの各イネーブルにされた１つが、第１のデータ入力に対応する個別の出力信号伝達電流に寄与するように、インピーダンス制御値に基づいて、選択的に、イネーブルにされる、インピーダンス較正ドライバと、
前記複数のインピーダンス較正信号ドライバと並列に、前記信号出力ノードに連結される、複数の等化信号ドライバであって、第１および第２のサブセットの前記複数のインピーダンス較正信号ドライバは、等化制御値に従って、前記インピーダンス制御値に関わらず、選択され、前記第１のサブセットの前記複数の等化信号ドライバはそれぞれ、前記第１のデータ入力に対応する個別の出力信号伝達電流に寄与する一方、前記第２のサブセットの前記複数の等化信号ドライバはそれぞれ、第２のデータ入力に対応する個別の出力信号伝達電流に寄与する、等化信号ドライバと、
を備える、出力ドライバ。
【請求項２】
前記インピーダンス較正信号ドライバはそれぞれ、他の前記インピーダンス較正信号ドライバのそれぞれと異なり、前記インピーダンス制御値をインクリメントすることによって達成可能な出力ドライバインピーダンスの段階的インクリメントより実質的に小さくなるように設定される、インピーダンスを有する、請求項１に記載の出力ドライバ。
【請求項３】
前記インピーダンス較正信号ドライバのうちの１つは、前記インピーダンス制御値をインクリメントすることによって達成可能な前記出力ドライバインピーダンスの段階的インクリメントに実質的に等しい、インピーダンスを有する、請求項１に記載の出力ドライバ。
【請求項４】
前記等化信号ドライバはそれぞれ、他の等化信号ドライバのいずれかによって寄与される前記出力信号伝達電流と意図的に異なり、前記等化制御値をインクリメントすることによって達成される前記出力ドライバ電流の段階的インクリメントより実質的に大きい、個別の出力信号伝達電流に寄与する、請求項１に記載の出力ドライバ。
【請求項５】
前記等化信号ドライバのうちの１つは、前記等化制御値をインクリメントすることによって達成される前記出力ドライバ電流の段階的インクリメントに実質的に等しい、信号伝達電流に寄与する、請求項１に記載の出力ドライバ。
【請求項６】
前記インピーダンス制御値は、インピーダンス較正信号ドライバの数未満である、ある数の構成ビットを有し、前記出力ドライバは、前記インピーダンス制御値を、インピーダンス較正信号ドライバの数に等しい、ある数の構成ビットを有する、イネーブル値に変換するための第１の復号論理をさらに備える、請求項１に記載の出力ドライバ。
【請求項７】
前記イネーブル値は、少なくとも１つの他の出力ドライバのインピーダンスを制御するため、前記少なくとも１つの他の出力ドライバに供給される、請求項６に記載の出力ドライバ。
【請求項８】
前記第１の復号論理は、その中に記憶された複数のイネーブル値を有する、ルックアップテーブルを備える、請求項６に記載の出力ドライバ。
【請求項９】
前記等化制御値は、等化信号ドライバの数未満である、ある数の構成ビットを有し、前記出力ドライバは、前記等化制御値を、等化信号ドライバの数と等しい、ある数の構成ビットを有する、選択値に変換するための第２の復号論理をさらに備える、請求項６に記載の出力ドライバ。
【請求項１０】
集積回路素子内で使用するための出力ドライバであって、前記出力ドライバは、信号出力ノードに並列に連結され、前記出力ドライバのインピーダンスを、第１のインピーダンス制御値をインクリメントすることによって達成可能な出力ドライバインピーダンスの段階的インピーダンスインクリメント内で調整可能にする、第１の複数のインピーダンス較正信号ドライバを備え、前記第１の複数のインピーダンス較正信号ドライバの各インピーダンス較正信号ドライバは、前記段階的インピーダンスインクリメントより実質的に小さい、インピーダンスを有する、出力ドライバ。
【請求項１１】
前記出力ドライバは、前記第１のインピーダンス制御値に従って、サブセットの前記第１の複数のインピーダンス較正信号ドライバをイネーブルにするように構成され、前記出力ドライバは、第１のデータソースまたは第２のデータソースのいずれかから、前記イネーブルにされたサブセットの前記第１の複数のインピーダンス較正信号ドライバによって出力されるデータビットを選択するためのマルチプレクサをさらに備える、請求項１０に記載の出力ドライバ。
【請求項１２】
前記信号出力ノードに並列に連結される、第２の複数のインピーダンス較正信号ドライバをさらに備え、前記第１の複数のインピーダンス較正信号ドライバは、等化信号ドライバ内に第１のサブドライバを構成し、前記第２の複数のインピーダンス較正信号ドライバは、前記等化信号ドライバ内に第２のサブドライバを構成する、請求項１０に記載の出力ドライバ。
【請求項１３】
等化制御値を受信するための入力をさらに備え、前記等化制御値の第１のビットは、イネーブルにされたサブセットの前記第１の複数のインピーダンス較正信号ドライバによって出力される、第１のデータビットまたは第２のデータビットのいずれかを選択するために、前記第１のサブドライバに供給され、前記等化制御値の第２のビットは、イネーブルにされたサブセットの前記第２の複数のインピーダンス較正信号ドライバによって出力される、前記第１のデータビットまたは前記第２のデータビットのいずれかを選択するために、前記第２のサブドライバに供給される、請求項１２に記載の出力ドライバ。
【請求項１４】
それぞれ、前記第１のインピーダンス制御値および第２のインピーダンス制御値を受信するための第１および第２のインピーダンス制御入力をさらに備え、前記第１のインピーダンス制御値は、前記イネーブルにされたサブセットの前記第１の複数のインピーダンス較正信号ドライバを選択し、前記第２のインピーダンス制御値は、前記イネーブルにされたサブセットの前記第２の複数のインピーダンス較正信号ドライバを選択する、請求項１３に記載の出力ドライバ。
【請求項１５】
集積回路素子内の出力ドライバを動作させる方法であって、
選択的に、インピーダンス制御値に応答して、インピーダンス較正信号ドライバをイネーブルにし、前記出力ドライバの所望のインピーダンスを確立し、前記インピーダンス較正信号ドライバは、前記出力ドライバの出力ノードと並列に連結されることと、
選択された第１および第２のサブセットの複数の等化信号ドライバを、第１および第２の伝送データソースのうちの個別の１つに連結し、前記出力ドライバの所望の等化設定を確立し、前記複数の等化信号ドライバはそれぞれ、前記インピーダンス較正信号ドライバと並列に、前記出力ノードに連結され、前記第１および第２のサブセットの前記複数の等化信号ドライバは、前記インピーダンス制御値の状態に関わらず、選択されることと、
を含む、方法。
【請求項１６】
選択的に、等化信号ドライバを、第１の伝送データソースまたは第２の伝送データソースに連結することは、前記標的等化電圧に対応する、出力等化電圧を発生させるように、等化制御値を調節することを含む、請求項１５に記載の方法。
【請求項１７】
前記選択された第１および第２のサブセットの等化信号ドライバを、第１および第２のデータソースのうちの個々の１つに連結することは、
所望の等化電圧と第１の等化設定の結果、生成された等化電圧の比率に対応する、スケール係数を判定することと、
前記スケール係数に従って、前記等化信号ドライバに供給される等化制御値をスケーリングすることと、
を含む、請求項１５に記載の方法。
【請求項１８】
選択的に、等化信号ドライバを、第１の伝送データソースまたは第２の伝送データソースのいずれかに連結することは、前記インピーダンス制御値と前記インピーダンス制御値の最大可能値の比率に従って、前記等化信号ドライバに供給される等化制御値をスケーリングすることを含む、請求項１５に記載の方法。
【請求項１９】
集積回路素子内の出力ドライバを動作させる方法であって、
第１のインピーダンス制御値をインクリメントすることと、
選択的に、インピーダンス較正信号ドライバの個別の組み合わせをイネーブルにすることであって、インピーダンス較正信号ドライバの各イネーブルにされた組み合わせは、前記インピーダンス較正信号ドライバの他のイネーブルにされた組み合わせと異なる出力ドライバインピーダンスをもたらし、各インピーダンス較正信号ドライバは、前記インピーダンス制御値をインクリメントすることによって達成可能な出力ドライバインピーダンスの段階的インピーダンスインクリメントより実質的に小さい、個々のインピーダンスを有する、ことと、
を含む、方法。
【請求項２０】
選択的に、前記インピーダンス制御値をインクリメントすることに応答して、インピーダンス較正信号ドライバの個別の組み合わせをイネーブルにすることは、前記インピーダンス制御値の各インクリメントに応答して、個別のイネーブル値をルックアップすることを含み、各イネーブル値は、インピーダンス較正信号ドライバの前記組み合わせのうちの個別の１つに対応する、請求項１９に記載の方法。
【請求項２１】
前記イネーブル値は、前記インピーダンス制御値より多くの構成ビットを備える、請求項２０に記載の方法。
【請求項２２】
前記インピーダンス制御値は、インピーダンス較正信号ドライバの数より少ない構成ビットを備え、前記イネーブル値は、インピーダンス較正信号ドライバの数と一致する、ある数の構成ビットを備える、請求項２０に記載の方法。
【請求項２３】
集積回路素子内で使用するための出力ドライバであって、前記出力ドライバは、信号出力ノードに並列に連結され、前記出力ドライバの等化設定を、等化制御値をインクリメントすることに応答して、段階的等化インクリメント内で調節可能にする、複数の等化信号ドライバを備え、前記複数の等化信号ドライバの各等化信号ドライバは、前記段階的等化インクリメントのうちの所与の１つより実質的に大きい、等化寄与を生成する、出力ドライバ。
【請求項２４】
第１のデータソースまたは第２のデータソースのいずれかから、イネーブルにされたサブセットの前記複数の等化信号ドライバによって出力されるデータビットを選択するためのマルチプレクサをさらに備える、請求項２３に記載の出力ドライバ。
【請求項２５】
前記複数の等化信号ドライバと並列に前記信号出力ノードに連結される、複数のインピーダンス較正信号ドライバをさらに備える、請求項２３に記載の出力ドライバ。
【請求項２６】
集積回路素子であって、
第１のインピーダンス制御値をインクリメントするための手段と、
選択的に、インピーダンス較正信号ドライバの個別の組み合わせをイネーブルにする手段であって、インピーダンス較正信号ドライバの各イネーブルにされた組み合わせは、インピーダンス較正信号ドライバの他のイネーブルにされた組み合わせと異なる出力ドライバインピーダンスをもたらし、各インピーダンス較正信号ドライバは、前記インピーダンス制御値をインクリメントすることによって達成可能な出力ドライバインピーダンスの段階的インピーダンスインクリメントより実質的に小さい、個々のインピーダンスを有する、手段と、
を備える、集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、２００９年９月１４日出願の米国仮特許出願第６１／２４２，３１９号「Ｆｉｎｅ  Ｇｒａｎｕｌａｒｉｔｙ  Ｖｏｌｔａｇｅ−Ｍｏｄｅ  Ｔｒａｎｓｍｉｔｔｅｒ  Ｅｑｕａｌｉｚｅｒ」の優先権を請求し、参照することによって本明細書に組み込む。
【０００２】
本発明は、概して、電子通信の分野に関し、より具体的には、集積回路素子間の信号伝達のための出力ドライバに関する。
【背景技術】
【０００３】
図１は、チップ・ツー・チップ信号伝達リンクを介して、１つの集積回路（ＩＣ）素子から別の素子に情報担持信号を出力するために使用される、従来のプッシュプル出力ドライバ１００の図である。出力ドライバは、規定の出力インピーダンス、等化範囲、およびインピーダンス較正範囲に一致するように設計され、等化とインピーダンス較正の両方において、４ビット分解能を伴う。内部に、出力ドライバは、２つの並列ドライバ要素を含む。１つは、対象データビット（ｄｎ）伝送専用ドライバ要素１０１であって、もう１つは、等化器制御値（「ｅｑ」）に従って、可変強度のポストタップ等化信号（すなわち、伝送される次のデータビットによってソースされる、ｄｎ＋１）に寄与するための「等化」ドライバ要素１０３である。詳細図１０５を参照すると、等化ドライバ要素は、それぞれ、α／２、α／４、α／８、およびα／１６に等しいプルアップまたはプルダウン電流に寄与する、４つのドライバ構成要素１０９を有する、４ビットＤＡＣ（デジタル／アナログ変換器）として実装され、αは、最大ポストタップ等化電流寄与である（例えば、ポストタップ割当サブドライバによってソースまたはシンクされる、最大量の出力信号伝達電流）。示されるように、等化器制御値の個々のビットが、個別のマルチプレクサ１０７に供給され、ポストタップまたはメインタップのいずれかを、対応するＤＡＣドライバ構成要素のためのデータソースとして選択し、したがって、インクリメントα／１６において、約α（すなわち、全ＤＡＣドライバ構成要素に適用されるポストタップ）からゼロ（全ＤＡＣドライバ構成要素に適用されるメインタップ）の範囲に及ぶことを可能にする。
【０００４】
等化ドライバ構成要素１０９を形成する、プルアップおよびプルダウン負荷は、公称上、規定の出力インピーダンス、ＺＴＥＲＭに一致するようにサイズ調整されるが、プロセス変動、温度、および電圧（集合的に、「プロセス変動」と称される）は、規定の値と任意に異なる実際のインピーダンス、したがって、信号伝達性能を劣化させる、雑音を生成するインピーダンスの不連続性をもたらす場合がある。この結果を回避するために、専用ドライバ要素１０１および等化器ドライバ構成要素１０９のそれぞれ自体が、最大および最小予測プロセス変動または「プロセスコーナー」である、±βだけ、所与のドライバ構成要素（したがって、全体的ドライバ要素）の実際のインピーダンスの調節を可能にする、インピーダンス較正ＤＡＣ１１２によって実装される。この配設の結果、較正ＤＡＣドライバ構成要素（１１３、１１５）はそれぞれ（それ自体、所与の等化ドライバ要素１０９のスライスである）、インピーダンス較正ＤＡＣのサブドライバ構成要素にさらにスライスされる。その結果、全体的出力ドライバサイズの割合、α／１５を占める、α／１６ＤＡＣドライバ構成要素自体が、ある数のサブドライバ構成要素にスライスされ、その最小は、α／１６ドライバ構成要素の割合、２β／１５、したがって、２βα／２２５を占める。スケーリングエラーを回避するために、最小サブドライバ構成要素は、一般的には、１１７０（それぞれ、単位コンダクタンスＧｕを有する、単一プルアップトランジスタおよびプルダウントランジスタ）、１１７１（ネットコンダクタンス２Ｇｕを確立するための２つの並列プルアップトランジスタ）、１１７２（ネットコンダクタンス４Ｇｕを確立するための４つの並列プルアップ／プルダウントランジスタ）に示されるように、より大きなサブドライバ構成要素を実装するように、複数のインスタンス（サーモメータコード化される）において複製される。故に、全体的ドライバは、（ＱＥＱ＊ＱＣＡＬ）／２βαスライスまたはブランチ（ＱＥＱおよびＱＣＡＬ、それぞれ、等化器およびインピーダンス較正器において要求される量子化ステップである）に分割され、それぞれ、一様コンダクタンスＧｕ（または、抵抗１／Ｇｕ）を有し、それらのブランチの個別の数量（すなわち、１、２、４、８、１６、３２等）は、規定の分解能に従って、インピーダンス較正および等化範囲を量子化するための不可分単位として動作される。
【０００５】
いくつかの信号伝達用途において容認可能であるが、前述のドライバ配設は、プロセス幾何学形状が縮小するのに伴って、いくつかの実装上の課題を呈する。第１に、ネットトランジスタ幅（すなわち、所望の終端インピーダンス、ＺＴＥＲＭに対応するＷＰＨＹＳ）は、プロセス最小値を侵害することなく、必要数のブランチへの再分割を可能にするためには、不十分である場合がある。また、トランジスタ長が、この制限を克服するために拡張される場合があるが、かかる拡張は、ドライバの全体的ドライバサイズを指数関数的に増加させ、したがって、実質的ダイ面積および電力消費ペナルティを被る。同様に、多数のドライバブランチは、大規模かつ多くの電力を必要とするプリドライバを需要する。すなわち、面積および電力ペナルティは、一般的には、ＩＣ信号伝達インターフェースに含まれる、多くの並列出力ドライバ１００によって倍増される。
【図面の簡単な説明】
【０００６】
本発明は、付随の図面において、制限ではなく、一例として、図示されるものであって、同一参照番号は、類似要素を指す。
【図１】従来の出力ドライバの図である。
【図２Ａ】差動等化器要素を使用して実装され、一様等化器要素による実装と比較して、半数以下に、ドライバブランチの必要数を減少させる、階層的出力ドライバの図である。
【図２Ｂ】図２Ａに適用される差動要素アプローチの概念図である。
【図２Ｃ】差動等化器要素ドライバにおけるネットトランジスタ幅の再分割と、一様要素アプローチを使用してもたらされる再分割の比較図である。
【図３Ａ】差動インピーダンス較正要素を使用して実装され、再び、一様等化器要素を有する実装と比較して、半数以下に、ドライバブランチの必要数を減少させる、階層的出力ドライバの図である。
【図３Ｂ】図３Ａの差動要素アプローチを使用して達成される、段階的較正の概念図である。
【図３Ｃ】差動較正要素ドライバにおけるネットトランジスタ幅の再分割と、一様要素アプローチを使用してもたらされる再分割の比較図である。
【図４Ａ】さらに別の階層的出力ドライバ実施形態の図であって、この場合、差動要素等化器内にネスト化された差動要素インピーダンス較正サブドライバを有し、一様等化器要素に基づく実装と比較して、約８０％、ドライバブランチの必要数を減少させる。
【図４Ｂ】ネスト化された差動要素ＤＡＣ出力ドライバにおけるネットトランジスタ幅の再分割と、図４Ａに示される一様要素アプローチを使用してもたらされる再分割の比較図である。
【図５Ａ】は、非一様コンダクタンスを使用して、対象範囲を拡張するための代替技法の図である。
【図５Ｂ】は、非一様コンダクタンスを使用して、対象範囲を拡張するための代替技法の図である。
【図６Ａ】インピーダンス較正および等化が、全体的出力ドライバにおけるそれぞれの並列部分に実装され、したがって、ネスト化されたＤＡＣに階層的にではなく、双方向に隣り合うＤＡＣとなる、出力ドライバの代替実施形態の図である。
【図６Ｂ】双方向出力ドライバ実施形態において、等化器およびインピーダンス較正器を実装するために使用されてもよい、ドライバブランチの物理的配設の図である。
【図７Ａ】インピーダンス較正エンジンを伴う、標的駆動等化器較正エンジンの図である。
【図７Ｂ】図７Ａのインピーダンス較正エンジンによってもたらされる、インピーダンス較正動作の図である。
【図７Ｃ】図７Ａの標的駆動等化器較正エンジンによってもたらされる、等化器較正の図である。
【図８Ａ】双方向出力ドライバにおける等化サブドライバを較正するために使用されてもよい、等化較正器の代替実施形態の図である。
【図８Ｂ】インピーダンス較正設定が、等化器スケーリング論理に供給され、等化器のための所望のスケーリング最高限設定を予想または判定するように、その中に適用される、代替等化器スケーリング実施形態の図である。
【図９Ａ】等化器較正エンジンまたはインピーダンス較正エンジンによって判定される値に基づいて、スケーリングされた等化器ステップサイズをルックアップする、例示的スケーリングエンジンまたはスケーリング論理回路の図である。
【図９Ｂ】インピーダンス較正設定（例えば、ｃａｌ＿ｐｕおよび／またはｃａｌ＿ｐｄ）が、等化器スケーリング論理に供給され、等化器のための所望のスケーリング最高限設定を予想（または、判定）するように、その中に適用される、代替等化器スケーリング実施形態の図である。
【図１０Ａ】差動要素ドライバブランチの例示的実装の図である。
【図１０Ｂ】差動要素ドライバブランチの代替実装の図である。
【図１１】所与の差動要素ＤＡＣのためのＧ０−ＧＮ−１を判定し、例えば、等化サブドライバまたはインピーダンス較正サブドライバ内で使用される、例示的アプローチの図である。
【図１２Ａ】差動要素インピーダンス較正ＤＡＣ、差動要素等化器ＤＡＣ、および１セットの固定サブドライバを有する、双方向出力ドライバの例示的実施形態の図である。
【図１２Ｂ】図１２Ａを参照して説明される、較正範囲をもたらすために使用されてもよい、特定のインピーダンス値、Ｒ０−Ｒ１２の図である。
【発明を実施するための形態】
【０００７】
比較的に少数のサブドライバブランチまたはスライスによって実装される高分解能出力ドライバについて、種々の実施形態において開示する。いくつかの実施形態では、サブドライバスライス（また、本明細書では、ドライバスライスまたはドライバブランチと称される）の数は、量子化ステップより実質的に大きい公称インピーダンスを有し、量子化ステップより実質的に小さい、インピーダンスステップだけ、相互にインクリメント的に異なる、非一様サブドライバ負荷要素の使用を通して、範囲臨界分解能を犠牲にすることなく、減少される。かかる実施形態の１つでは、かかる「差動要素」または「非一様要素」サブドライバスライスは、ｎ−ｃｈｏｏｓｅ−ｋ等化器の個別の要素を実装し、各かかる差動要素サブドライバスライスは、一様要素インピーダンス較正ＤＡＣによって実装される。別の実施形態では、一様要素等化器の各構成要素は、差動要素インピーダンス較正ＤＡＣによって実装され、さらに別の実施形態では、差動要素等化器の各構成要素は、差動要素インピーダンス較正ＤＡＣによって実装され、かかる「階層的」実施形態はすべて、図１の出力ドライバと比較して、ドライバスライスの数が減少している。
【０００８】
付加的セットの実施形態では、等化およびインピーダンス較正機能は、階層的実施形態のネスト化された「ＤＡＣ内のＤＡＣ」配設ではなく、個別の並列セットのドライバブランチにおいて、双方向に実装される。かかる双方向配設を通して、等化器および較正器量子化の倍増（すなわち、分解能によって分割される範囲）が回避され、劇的に、規定の範囲および分解能を満たすために要求されるサブドライバスライスの総数を減少させる。さらに、等化範囲および分解能は、差動スライスまたは一様スライスによって実装されてもよく、較正器範囲および分解能は、同様に、複数の双方向実施形態が可能であるように、差動スライスまたは一様スライスによって実装されてもよい。さらに出力ドライバのインピーダンスおよび等化部分を独立して較正する、デュアルループ較正、およびインピーダンス較正の際に判定されたプロセス変動に従って、等化器制御値を自動的に調節する、スケーリングされた較正技法を含む、種々の較正技法および回路が、双方向実施形態に関連して開示される。これらおよび他の実施形態は、以下にさらに詳細に説明される。
【０００９】
図２Ａは、差動等化器要素を使用して実装され、一様等化器要素による実装と比較して、ドライバブランチの必要数を半数以下に減少させる、階層的出力ドライバ２００の図である。示されるように、出力ドライバ２００は、専用ドライバ構成要素２０１と、等化器ドライバ構成要素２０３と、を含み、それぞれ、データビット、ｄｎ（すなわち、「メインタップ」、所与の伝送間隔において伝達されるデータのソース）と、インピーダンス制御値（「ｃａｌ」）と、を受信するように連結される。等化器ドライバ構成要素２０３は、加えて、示される実施例では、単一ポストタップに連結され（すなわち、直後の伝送間隔において伝達される、データビット、ｄｎ＋１を受信する）、等化器制御値、「ｅｑ」を受信する。以下の種々の実施形態では、単一ポストタップ実施例について、議論が進められるが、かかる実施形態すべてにおいて、等化器ドライバ構成要素は、加えて、または代替として、１つ以上の異なるポストタップ（例えば、ポストタップデータｄｎ＋２、ｄｎ＋３等を供給する）および／または１つ以上のプリタップ（例えば、プリタップデータｄｎ−１、ｄｎ−２等を供給する）に連結されてもよく、等化器制御値は、所与のデータタップに割り当てられる等化器ドライバブランチの数を規定するように、必要に応じて、制御ベクトルを含む。
【００１０】
詳細図２０５に示されるように、等化器ドライバ構成要素２０３は、それぞれ、公称コンダクタンス（または、アドミタンス）ＧＮＯＭ、を有する、１セットの差動要素サブドライバ２０６（Ｇ０−Ｇ５、したがって、示される実施例では、６つであるが、より多いまたはより少ないドライバ要素が、提供されてもよい）によって実装されるが、異なるオフセット値、Δｉだけ、そこから摂動されてもよく、連続ドライバ要素「ｉ」と「ｉ−１」との間のオフセット値の変化（すなわち、Δｉ−Δｉ−１）は、概して、所望の等化分解能（すなわち、所望の「等化ステップ」）以下である。さらに、入力等化制御値（すなわち、本実施例では、４ビット値「ｅｑ［３：０］」であるが、４を超える、または４未満のある数のビット、Ｍを有する、等化器制御値が、代替として、使用されてもよい）が、入力制御値を構成ビットを有する選択コード、ｓ［５：０］に展開し、各差動要素サブドライバ２０６のためのデータソース（ポストタップまたはメイン）を選択する、復号器２０９に供給される。この配設によって、かつ差動要素サブドライバ２０６の異なる組み合わせが、非冗長等化値をもたらすように、差動オフセット値（Δｉ）を確立することによって、差動要素サブドライバの６３の異なる組み合わせ（すなわち、２Ｎ−１の組み合わせであって、Ｎは、差動要素サブドライバの数である）が、そうでなければ、等化器を２Ｍ−１の一様サブドライバ要素（すなわち、１、２、４、および８つのセットにおいて制御される、１５の一様サブドライバ要素）に分割することによって達成される、インクリメント等化ステップを近似するために使用することができる、昇順等化プロファイル（例えば、ポストタップデータの状態に応答して、シンクまたはソースされる、出力信号伝達電流の昇順レベル）をもたらし得る。すなわち、示される特定の実施例では、等化器範囲の所望の量子化を最良近似するように判定された６３の可能な差動要素サブドライバの組み合わせのうちの１５に対応する選択コードが、復号器２０９内に記憶され、それによって、所与の等化器制御値、ｅｑ［３：０］が、最良一致選択コードをインデックス（または、「ルックアップ」）する、ルックアップテーブルを形成してもよい。インデックスされた選択コードの個別のビットは、マルチプレクサ２０７に適用され、場合によって、各差動要素サブドライバをメインまたはポストタップに切替可能に連結し、それによって、所望の等化器設定を確立する。
【００１１】
図２Ｂは、差動要素サブドライバアプローチの概念図である。事実上、その目標は、等化ステップ自体に対応するコンダクタンスより実質的に大きいコンダクタンスを使用して、等化範囲を通して、段階的漸化を構築する（すなわち、範囲を量子化する）ことである。したがって、一様コンダクタンスのインクリメント数をポストタップ（または、漸化方向に応じて、メイン）に割り当てる代わりに、それぞれ、インクリメントコンダクタンスステップより実質的に大きい（すなわち、示される実施例では、それぞれ、インクリメントコンダクタンスステップの少なくとも２倍）、公称上等しいサイズのコンダクタンス要素間の差異を使用して、段階的漸化を確立し、それによって、等化範囲を量子化する。差動要素量子化に関する観察は、以下を含むが、それらに限定されない（以下のいずれも、必ずしも、所与の実装を要求しない）。
・最小差動要素サブドライバ２０６のコンダクタンス（したがって、サイズ）、Ｇｄｕは、一様要素サブドライバ実装における単位コンダクタンス、Ｇｕｕの約２倍である。
・いずれか２つの最近傍サイズ差動要素サブドライバ（すなわち、Ｇｉ−Ｇｉ−１）間の差動コンダクタンスは、所望の等化ステップに対応するコンダクタンス以下である。
・それぞれ、同一数の差動要素サブドライバを有する、差動要素サブドライバの排他的組み合わせは、等化範囲内の１つのステップから次のステップへと、インクリメントコンダクタンス値を実装するために使用されてもよい（例えば、図２Ｂに示されるように、差動要素サブドライバ０および１は、所与の等化ステップに対応するコンダクタンスに影響を及ぼすように選択される、または連動され、差動要素サブドライバ２および４は、次に高いステップのコンダクタンスに影響を及ぼすように選択される）。
・所与の状態における選択信号（すなわち、マルチプレクサ制御信号）の数は、単調に漸化し、等化範囲を通して、漸化に影響を及ぼす（すなわち、差動要素サブドライバが、対応する選択信号のアサーションに応答して、等化器スタックに割り当てられると仮定すると、示される１３の等化器ステップのそれぞれに対してアサートされた選択信号の数は、１、１、２、２、２、３、３、４、４、４、５、５、６であって、対照的に、等化器制御値内のアサートされたビットの数は、１、１、２、１、２、２、３、１、２、２、３、２、３、３、４と、非単調に漸化する）。
・Ｎ差動要素サブドライバのいずれかのサブセットｋを選択する自由は、ｋが、１とＮとの間の略中間（すなわち、ｋ＝Ｎ／２）、したがって、分解能が最も重要となる傾向にある、量子化範囲の中心である時、最高分解能（すなわち、最大数の組み合わせ）を提供する、Ｎ−ｃｈｏｏｓｅ−ｋ関数に影響を及ぼす。
・いくつかの実装では、図２Ｂに示されるものを含め、量子化範囲の両極における分解能は、犠牲になる場合がある。
・いくつかの実装では、図２Ｂに示されるものを含め、差動要素サブドライバのコンダクタンスの和は、量子化範囲に一致する、またはそれに対応する（すなわち、Ｎ＊ＧＮＯＭは、量子化範囲に対応するネットコンダクタンスである、ＧＲＡＮＧＥに等しい、または略等しい）。
・インクリメント等化調節（すなわち、等化器量子化）は、連続セットの差動要素サブドライバ（すなわち、メインからポストタップデータへ）を割り当てることによって達成され、各サブドライバは、所望の等化ステップサイズに対応するコンダクタンスより実質的に大きいコンダクタンスに寄与し、いずれか２つの連続的に選択されたセットの差動要素サブドライバ間のコンダクタンスの差異は、所望の等化ステップサイズに略一致する（ポストタップデータに割り当てられる、一様サイズの要素の数をインクリメントすることによって達成されるインクリメント等化とは対照的）
【００１２】
再び、図２Ａを参照すると、等化ドライバ構成要素２０３内の差動要素サブドライバ２０６はそれぞれ、詳細図２２０に示されるように、個別の一様要素インピーダンス較正ＤＡＣによって実装される。すなわち、各差動要素サブドライバ２０６は、それ自体が、個別の数量の一様要素ドライバスライスによって形成されるサブドライバを有する、個別のインピーダンス較正ＤＡＣによって実装される。一実施形態では、各インピーダンス較正ＤＡＣ（ｄｎまたはｄｎ＋１（ｄｘとして描写される）のいずれかを受信する）は、選択的にイネーブルにされた較正サブドライバ２２３と並列のコンダクタンス（１−β）＊Ｇｉ（Ｇｉは、ｉ番目の差動要素等化サブドライバ２０６の意図されたコンダクタンス）に寄与するためのベース較正サブドライバ２２１を含む。詳細図２４０に示されるように、較正サブドライバ（２４１０および２４１１）はそれぞれ、２ｊ一様負荷要素２４９、２５１（ｊ＝０、１、２、…）が、データタップ、ｄｘの状態に従って、出力ノード２５２を介して、出力電流をソースまたはシンクする（すなわち、「寄与する」）ことをイネーブルまたはディセーブルするための論理（例えば、ゲート２４５および２４７）を含む。ユニタリープルダウンまたはプルアップコンダクタンス（Ｇｄ−ｅｌ）を有する、１、２、４等の負荷要素２４９、２５１の明示的インスタンスは、所与の較正サブドライバ２４１内に並列に連結され、その中に所望のインピーダンスを実装してもよく、または単数負荷要素が、各較正サブドライバに提供され、ドライバ２４１ｊ内の負荷要素は、２ｊ＊Ｇｄ−ｅｌ（すなわち、ｊ＝０、１、２、…）のコンダクタンスを有してもよいことに留意されたい。故に、出力ドライバ２００は、等化ドライバ構成要素２０３の構成ＤＡＣドライバ自体が、２２０に示されるように、個別のインピーダンス較正ＤＡＣによって実装されるように、階層的アーキテクチャ（または、「ネスト化されたＤＡＣ」アーキテクチャ）を有する。具体的には示されないが、専用ドライバ構成要素２０１は、同様に、インピーダンス較正ＤＡＣによって実装され、全かかるインピーダンス較正ＤＡＣは、ＧＤＣ（１−β）からＧＤＣ（１＋β）の範囲に及ぶ（を量子化する）ように設計されてもよい。ＧＤＣは、所与のドライバ構成要素の公称ネットコンダクタンスである。
【００１３】
図２Ｃは、図２Ａの２０５に示される差動要素等化器におけるネットトランジスタ幅の再分割（すなわち、ＷＰＨＹＳ＝（１＋β）ＷＴＥＲＭ）と、一様要素アプローチを使用してもたらされる再分割の比較図である。示されるように、２２５のドライバブランチ（１５の一様等化器ＤＡＣ構成要素、それぞれ、個別のセットの１５のインピーダンス較正ブランチに再分割される）と比較して、９０のドライバブランチ（６つの差動要素等化器ＤＡＣサブドライバ、それぞれ、個別のセットの１５のインピーダンス較正ブランチに再分割される）のみ、等化器範囲に及ぶために要求され、したがって、ドライバブランチの数に６０％の削減をもたらす。より具体的には、一様要素アプローチ下では、等化器範囲は、ネットトランジスタ幅の一部、αＷＰＨＹＳに対応し、したがって、１５の一様要素等化器サブドライバ（すなわち、ＱＥＱ＝１５）によって、（α／１５）ＷＰＨＹＳの幅に量子化される。それらの幅はそれぞれ、１５の一様インピーダンス較正要素（すなわち、４ビット分解能インピーダンス較正実装では、ＱＣＡＬ＝１５）によって、２β（すなわち、±β）の範囲にわたって、さらに量子化されるため、要求される最小トランジスタ幅、Ｗｕ−ｅｌは、（２βα／２２５）ＷＰＨＹＳである。ある程度のヘッドルームが、等化器量子化を有することによって、得られる場合があるが（例えば、フルスケールの約５％の分解能によって、０から３３％（α＝０．３３）の範囲にわたって等化をイネーブルにするために）、必要トランジスタスライスは、依然として、約（１／５２５）ＷＰＨＹＳである（±３０％の許容プロセス変動を仮定して）。例示的４０ｎｍ（４０ナノメートル）製造プロセスにおける規定の４０オーム出力インピーダンスに対応するネットトランジスタ幅が、約１３．６ミクロン（１３．６μｍ）であると仮定すると、要求される基本的トランジスタ幅は、約２６ナノメートルとなり、したがって、最小容認可能特徴サイズ（すなわち、４０ｎｍ）を下回るであろう。対照的に、差動要素アプローチ下で要求される最小トランジスタ幅、Ｗｄ−ｅｌは、Ｗｕ−ｅｌの約２倍であって、したがって、例示的４０ｎｍ製造プロセスにおける実装のために必要とされる、臨界ヘッドルームを得る。後述されるいくつかの実施形態においても、議論が進められる、前述の仕様および寸法は、例示の目的のために提供されているにすぎず、代替実施形態において変更される場合があることに留意されたい。
【００１４】
図３Ａは、一様要素実装と比較して、出力ドライバブランチの必要数を半数以下に減少させるために、差動要素サブドライバとともに実装される、インピーダンス較正回路を有する、階層的出力ドライバ２８０の図である。図２Ａの実施形態におけるように、出力ドライバは、専用ドライバ構成要素２８１と、等化器ドライバ構成要素２８３と、を含み、それぞれ、メインタップデータ、ｄｎと、インピーダンス制御値（「ｃａｌ」）と、を受信するように連結される。等化器ドライバ構成要素は、加えて、示される実施例では、単一ポストタップデータソースに連結され（すなわち、直後の伝送間隔において伝達される、データビット、ｄｎ＋１を受信する）、等化器制御値を受信する。
【００１５】
詳細図２８５に示されるように、等化器ドライバ構成要素は、１セットのバイナリ加重ＤＡＣドライバを含み、それぞれ、一様サブドライバ負荷要素（負荷要素のバイナリスケーリングされた加重を含む場合がある）のバイナリ加重番号（本実施例では、１、２、４、または８）を有する。この配設によって、バイナリ制御語の構成ビットが、個別の多重化要素２８７に直接適用され、対応する一様要素サブドライバ２８９の入力へのメインまたはポストタップデータソースのいずれかの選択的（切替）連結をイネーブルにしてもよい。故に、規定の等化範囲は、１５のインクリメント等化ステップに量子化され、各量子化ステップは、サブドライバ２８９内の一様負荷要素のうちの付加的１つをポストタップデータソース（または、漸化方向に応じて、メインデータソース）に割り当てる。
【００１６】
詳細図２９１を参照すると、等化器ドライバ構成要素２８３内の一様要素サブドライバそれぞれ自体、差動要素インピーダンス較正サブドライバを使用して実装される。すなわち、１５の一様較正ドライバ負荷（バイナリ加重負荷を含む、実装を含む）を採用して、４ビットインピーダンス較正分解能を達成する代わりに、例示的セットのＮ＝６差動要素サブドライバが、提供される。Ｎ差動要素サブドライバＧｉはそれぞれ、公称コンダクタンス（または、アドミタンス）ＧＮＯＭを有するが、個別のオフセット値、Δｉ，（すなわち、Ｇｉ＝ＧＮＯＭ＋Δｉ）だけ、公称値から摂動され、連続差動要素サブドライバＧｉとＧｉ−１（すなわち、Δｉ−Δｉ−１）との間のオフセット値における変化は、概して、所望のインピーダンス分解能（すなわち、所望のインクリメントインピーダンス較正ステップ）以下である。さらに、入力インピーダンス制御値（すなわち、本実施例では、４ビット値「ｃａｌ［３：０］」であるが、４を超える、またはそれ未満のある数のビット、Ｍを有する制御値が、代替として、使用されてもよい）が、入力制御値を、各差動要素サブドライバを制御（すなわち、イネーブルまたはディセーブルに）するための構成ビットを有する、イネーブル値、ｅ［５：０］に展開する、復号器２９３に供給される。この配設によって、かつ差動要素サブドライバの異なる組み合わせが、非冗長較正値をもたらすように、差動オフセット値（Δｉ）を確立することによって、差動要素サブドライバの６３の異なる組み合わせは、そうでなければ、較正器を２Ｍ−１の一様ドライバ要素（すなわち、１、２、４、および８つのセットにグループ化された１５の一様ドライバ要素）に分割することによって達成される、インクリメント較正ステップを近似するために使用することができる、昇順インピーダンス較正プロファイルをもたらし得る。すなわち、示される特定の実施例では、較正範囲の所望の量子化を最良近似するように判定された６３の可能な差動ドライバの組み合わせのうちの１５に対応するイネーブル値（すなわち、２βＧＰＨＹＳであって、ＧＰＨＹＳは、ネットトランジスタ幅、ＷＰＨＹＳに対応するネットコンダクタンスであって、βは、補償される最大プロセス変動である）が、復号器２９３内に記憶され、それによって、所与のインピーダンス制御値が、最良一致イネーブル値をインデックス（または、「ルックアップ」）する、ルックアップテーブルを形成してもよい。詳細図３００に示されるように、インデックスされたイネーブル値の各ビットは、差動要素サブドライバ２９７０−２９７５のうちの個別の１つ内の論理ゲート３０３および３０５または他の切替回路に適用され、その差動要素サブドライバからの信号伝達寄与を切替可能にイネーブルまたはディセーブルにする。示されるように（かつ、以下に詳細に論じられるように）、個々の差動要素サブドライバはそれぞれ、１つ以上の同一切替トランジスタ（すなわち、同一ＰＭＯＳトランジスタ３１２および同一ＮＭＯＳトランジスタ３１４）によって実装されてもよく、差動オフセットが、ポリシリコン抵抗要素３１６つの長さ変調を通して達成される、プルアップおよびプルダウン負荷要素３０７、３０８を含む。
【００１７】
図３Ｂは、差動要素サブドライバアプローチを使用して達成される、段階的インピーダンス較正の概念図である。示されるように、差動要素サブドライバの特定の所定の組み合わせの選択は、インピーダンス較正ステップ（「Ｚ−Ｃａｌステップ」）自体に対応するコンダクタンスより実質的に大きいコンダクタンスを有する要素を使用して、インピーダンス較正範囲を通して、段階的漸化を達成する（すなわち、範囲を量子化する）。したがって、インクリメント数の一様要素コンダクタンス、Ｇｕ−ｅｌをポストタップ（または、メイン、漸化方向に応じて）に割り当てる代わりに、それぞれ、インクリメントコンダクタンスステップより実質的に大きいコンダクタンスを有する（すなわち、示される実施例では、それぞれ、インクリメントコンダクタンスステップの少なくとも２倍）、公称上等しいサイズの差動要素間の差異を使用して、段階的漸化を確立する。差動要素量子化に関する観察は、以下を含むが、それらに限定されない（以下のいずれも、必ずしも、所与の実装を要求しない）。
・最小要求負荷要素、Ｇ０コンダクタンス（したがって、サイズ）は、一様要素実装における最小要求負荷要素、Ｇｕ−ｅｌのサイズの約２倍である。
・いずれか２つの最近傍サイズ差動要素サブドライバ（すなわち、Ｇｉ−Ｇｉ−１）間の差動コンダクタンスは、インピーダンス較正ステップのコンダクタンス以下である。
・それぞれ、同一数の差動要素サブドライバを有する、差動要素サブドライバの排他的組み合わせは、インピーダンス較正範囲内の１つのステップから次のステップへと、インクリメントコンダクタンス値を実装するために使用されてもよい（例えば、図３Ｂに示されるように、差動要素サブドライバ０および１は、イネーブルにされ、他はすべて、所与のインピーダンス較正ステップに対応するコンダクタンスに影響を及ぼすようにディセーブルされ、差動要素サブドライバ２および４は、イネーブルにされ、他はすべて、次に高いステップのコンダクタンスに影響を及ぼすようにディセーブルにされる）
・所与の状態におけるイネーブル信号（すなわち、マルチプレクサ制御信号）の数は、単調に漸化し、インピーダンス較正範囲を通して、漸化に影響を及ぼす（すなわち、差動要素が、対応するイネーブル信号のアサーションに応答して、出力ドライバの出力ノードへの信号に寄与するようにイネーブルにされると仮定すると、示される１３のインピーダンス較正ステップのそれぞれに対してアサートされたイネーブル信号の数は、１、１、２、２、２、３、３、４、４、４、５、５、６であって、対照的に、インピーダンス制御値のアサートされたビットの数は、１、１、２、１、２、２、３、１、２、２、３、２、３、３、４と、非単調に漸化する）。
・Ｎ差動要素サブドライバのいずれかのサブセットｋを選択する自由は、ｋが、１とＮとの間の略中間（すなわち、ｋ＝Ｎ／２）、したがって、プロセス変動が最も統計的に減少する可能性が高い、量子化範囲の中心である時、最高分解能（すなわち、最大数の組み合わせ）を提供する、Ｎ−ｃｈｏｏｓｅ−ｋ関数に影響を及ぼす。
・いくつかの実装では、図３Ｂに示されるものを含め、量子化範囲の両極における分解能は、犠牲になる場合がある。
・いくつかの実装では、図３Ｂに示されるものを含め、差動要素サブドライバのコンダクタンスの和は、量子化範囲に一致する（すなわち、Ｎ＊ＧＮＯＭは、量子化範囲に対応するネットコンダクタンスである、ＧＲＡＮＧＥに等しい、または略等しい）。
・インクリメントインピーダンス較正ステップは、連続セットの差動要素サブドライバをイネーブルにする（すなわち、所与のセットの差動要素サブドライバをオフに切り替え、後続セットの差動要素サブドライバをオンに切り替える）ことによって達成され、各差動要素サブドライバは、所望の較正ステップサイズに対応するコンダクタンスより実質的に大きいコンダクタンスを有し、いずれか２つの連続的に選択されたセットの差動要素サブドライバ間のコンダクタンスの差異は、所望のインピーダンス較正ステップサイズに略一致する（一様要素サブドライバのイネーブルにされる数をインクリメントすることによって達成される、インクリメントインピーダンス較正とは対照的）
【００１８】
図３Ｃは、差動要素インピーダンス較正回路におけるネットトランジスタ幅の再分割（すなわち、ＷＰＨＹＳ＝（１＋β）ＷＴＥＲＭ）と、一様要素アプローチを使用してもたらされる再分割の比較図である。再び、一様要素較正アプローチにおける２２５のドライバブランチ（１５の一様等化器ＤＡＣ構成要素、それぞれ、個別のセットの１５の一様要素較正サブドライバに再分割される）と比較して、９０のドライバブランチ（１５の一様等化器ＤＡＣ構成要素、それぞれ、個別のセットの６つの差動要素較正ブランチに再分割される）のみ、等化器範囲に及ぶために要求され、したがって、等化範囲および較正範囲に及ぶために要求されるドライバブランチの数に６０％の減少をもたらす。図２Ａ−２Ｃの実施形態におけるように、差動要素較正アプローチ下で要求される最小トランジスタ幅、Ｗ０は、一様要素較正サブドライバが適用される場合に要求される最小幅の約２倍（すなわち、Ｗ０≒２Ｗｕ−ｅｌ）であって、したがって、最新プロセスにおける実装のために必要とされるヘッドルームをもたらし得る。
【００１９】
図４Ａは、階層的出力ドライバ実施形態の別の実施形態の図であって、この場合、等化ドライバ構成要素３４３の個別の差動要素サブドライバ３５３内にネスト化されたある数の差動要素インピーダンス較正器３６０を有し、一様等化器要素に基づく実装と比較して、約８０％、ドライバブランチの必要数を減少させる。図２Ａおよび３Ａの実施形態におけるように、ネスト化された差動要素出力ドライバ３４１は、専用ドライバ構成要素３４１と、等化器ドライバ構成要素３４３と、を含み、それぞれ、メインタップ（データビット、ｄｎを受信する）に連結され、インピーダンス制御値（「ｃａｌ」）を受信するように連結される。等化器ドライバ構成要素３４３は、加えて、示される実施例では、単一ポストタップに連結され（すなわち、直後の伝送間隔において伝達される、データビット、ｄｎ＋１を受信する）、等化器制御値、「ｅｑ」を受信する。
【００２０】
詳細図３４４に示されるように、等化器ドライバ構成要素は、例示的セットの６つの差動要素サブドライバによって実装され、それぞれ、公称コンダクタンス（または、アドミタンス）ＧＮＯＭを有するが、異なるオフセット値、Δｉだけ、そこから摂動され、連続ドライバ要素ＧｉとＧｉ−１との間のオフセット値の変化（すなわち、Δｉ−Δｉ−１）は、概して、所望の等化分解能（すなわち、所望のインクリメント等化ステップ）以下である。図２Ａの実施形態におけるように、入力等化制御値（すなわち、本実施例では、４ビット値「ｅｑ［３：０］」であるが、４を超える、または４未満のある数のビット、Ｍを有する、等化器制御値が、代替として、使用されてもよい）が、入力制御値を構成ビットを有する選択コード、ｓ［５：０］に展開し、各差動要素サブドライバ３５３のためのデータソース（ポストタップまたはメイン）を選択する、復号器３５１に供給される。この配設によって、かつ差動要素サブドライバの異なる組み合わせが、非冗長等化値をもたらすように、差動オフセット値（Δｉ）を確立することによって、差動要素サブドライバの６３の異なる組み合わせ（すなわち、２Ｎ−１の組み合わせであって、Ｎは、差動要素サブドライバの数である）は、そうでなければ、等化器を２Ｍ−１の一様ドライバ要素（すなわち、１、２、４、および８つのセットにグループ化された１５の一様ドライバ要素）に分割することによって達成される、インクリメント等化ステップを近似するために使用することができる、昇順等化プロファイルをもたらし得る。すなわち、示される特定の実施例では、等化器範囲の所望の量子化を最良近似するように判定された６３の可能な差動ドライバの組み合わせのうちの１５に対応する選択コードは、所与の等化器制御値の適用が、最良一致選択コードをインデックス（または、「ルックアップ」）するように、復号器３５１内に記憶されてもよい。インデックスされた選択コードの個別のビットは、示されるように、マルチプレクサ３５２に適用され、場合によって、各差動要素サブドライバをメインまたはポストタップデータソースに切替可能に連結し、それによって、所望の等化器設定をもたらす。
【００２１】
詳細図３５９を参照すると、等化器ドライバ構成要素３４３内の差動要素サブドライバ３５３のそれぞれ自体、差動要素インピーダンス較正サブドライバを使用して、実装され、したがって、ネスト化された対の差動要素ＤＡＣ（すなわち、差動要素ＤＡＣ内の差動要素ＤＡＣ）をもたらす。Ｎ差動要素サブドライバ「ｉ」はそれぞれ、公称アドミタンス（または、コンダクタンス）ＧＮＯＭを有するが、個別のオフセット値、Δｉだけ、公称値から摂動され、連続サブドライバ要素ＧｉとＧｉ−１との間のオフセット値の変化（すなわち、Δｉ−Δｉ−１）は、概して、所望の等化分解能（すなわち、所望のインクリメント等化ステップ）以下である。さらに、入力インピーダンス制御値（すなわち、本実施例では、４ビット値「ｃａｌ［３：０］」であるが、４を超える、または４未満のある数のビット、Ｍを有する制御値が、代替として、使用されてもよい）が、入力制御値を構成ビットを有するイネーブルコード、ｅ［５：０］に展開し、各差動要素サブドライバを制御（すなわち、イネーブルまたはディセーブルに）する、復号器３６９に供給される。この配設によって、かつ差動要素サブドライバの異なる組み合わせが、非冗長等化値をもたらすように、差動オフセット値（Δｉ）を確立することによって、６３の差動要素サブドライバの異なる組み合わせが、そうでなければ、較正器を２Ｍ−１の一様ドライバ要素（すなわち、１、２、４、および８つのセットにグループ化された１５の一様ドライバ要素）に分割することによって達成される、インクリメント較正ステップを近似するために使用することができる、昇順インピーダンス較正プロファイルをもたらし得る。すなわち、示される特定の実施例では、較正範囲の所望の量子化を最良近似するように判定される、６３の可能な差動ドライバの組み合わせのうちの１５に対応するイネーブルコード（すなわち、２βＧＰＨＹＳであって、ＧＰＨＹＳは、ネットトランジスタ幅、ＷＰＨＹＳに対応するネットコンダクタンスであって、βは、補償される最大プロセス変動）は、所与のインピーダンス制御値の用途が、最良一致イネーブルコードをインデックス（または、「ルックアップ」）するように、復号器３６９内に記憶されてもよい。図３Ａを参照して前述のように、インデックスされたイネーブルコードの各ビットは、差動要素サブドライバ３６５のうちの個別の１つ内の論理または切替回路に適用され、その差動要素サブドライバからの信号伝達寄与を切替可能にイネーブルまたはディセーブルにしてもよい（ベースサブドライバ３６３は、較正制御値に関わらず、伝送間隔の際、関与する）。以下にさらに詳細に論じられるように、個々のサブドライバ要素はそれぞれ、ポリシリコン抵抗要素の長さ変調を通して達成される、差動コンダクタンスオフセット、Δｉとともに、１つ以上の同一切替トランジスタによって実装されてもよい。
【００２２】
図４Ｂは、図４Ａに示されるネスト化された差動要素出力ドライバにおけるネットトランジスタ幅の再分割（すなわち、ＷＰＨＹＳ＝（１＋β）ＷＴＥＲＭ）と、一様要素アプローチを使用してもたらされる再分割との比較図である。ネスト化された差動要素実装では、一様要素アプローチにおける２２５のドライバブランチ（１５の一様要素等化器ＤＡＣ構成要素、それぞれ、個別のセットの１５の一様要素較正ブランチに再分割される）と比較して、３６のドライバブランチ（６つの差動要素等化器ＤＡＣサブドライバ、それぞれ、個別のセットの６つの差動要素インピーダンス較正サブドライバに再分割される）のみ、等化器範囲に及び、インピーダンス較正を提供するために要求され、したがって、要求されるドライバブランチの数を約８５％減少させる。さらに、最小コンダクタンス差動要素等化器サブドライバ（すなわち、３５３、ＧＥ０）は、一様要素等化器において対応する構成要素の約２倍の幅（すなわち、２倍のコンダクタンス）を有し、最小差動要素較正器サブドライバ（すなわち、３６５Ｇ０）もまた、そうでなければ、使用され得る（すなわち、図２Ａの実施形態におけるように）、一様較正器要素の約２倍の幅を有するため、各等化器サブドライバ３５３のインピーダンス較正によって、等化器範囲に及ぶために要求される最小構成要素幅は、ネスト化された一様要素等化器、一様要素較正器実装において要求される最小構成要素幅の約４分の１小さい（すなわち、４分の１の幅）。すなわち、図４Ｂに示されるように、等化器内に４ビット分解能と、インピーダンス較正器内に４ビット分解能と、を有する、ネスト化された一様要素アプローチでは、等化範囲αＷＰＨＹＳは、一様要素等化器によって、１５の等化ステップにスライスされ、各等化ステップ内の２β範囲は、一様要素較正器によって、１５の構成要素にスライスされ、したがって、最小特徴幅、Ｇｕ−ｅｌ＝２βαＷＰＨＹＳ／２２５を確立する。対照的に、ネスト化された差動要素等化器および較正器ＤＡＣを使用すると、最小特徴幅、Ｗ０は、約４Ｗｕ−ｅｌであって、したがって、Ｇ０は、約４Ｇｕ−ｅｌである。その結果、等化器および較正器範囲は、プロセス最小値を侵害するトランジスタ幅を必要とすることなく、所望の分解能（または、略所望である）を伴って、その範囲に及び、実際、等化器、インピーダンス較正器、または両方のより高い分解能実装のためのヘッドルームを提供し得る。
【００２３】
図２Ｂおよび３Ｂに示される量子化プロファイルを踏まえて、示される等化または較正範囲を量子化するために利用可能な最小差動要素のコンダクタンスは、初期ステップおよび最終ステップより大きいことが明白である。いくつかの実施形態では、この対象範囲の両極における分解能の損失は、完全に許容可能である（実際、量子化された範囲の中心において達成可能なより高い分解能は、好ましいトレードオフである）。他の場合では、対象範囲内のステップへの到達不能性は、あまり望ましくない場合がある。
【００２４】
図５Ａおよび５Ｂは、非一様または差動要素コンダクタンスを使用して、対象範囲をより完全に量子化するための代替技法の図である。すなわち、図２Ｂおよび３Ｂに示される範囲を量子化するために利用可能な最小差動要素コンダクタンス（すなわち、Ｇ０）は、所与の分解能における対象範囲に及ぶために要求される初期ステップおよび最終ステップより大きいため、対象範囲は、逸失された最初および最後の量子化ステップによって示されるように、完全に量子化されない。対照的に、図５Ａに示されるように、開始固定コンダクタンス、ＧＦＩＸが、差動（非一様）要素によって及ぶ実際の範囲が、Ｇ０（すなわち、Ｇ’ＲＡＮＧＥ＞ＧＲＡＮＧＥ）だけ対象範囲を超えるように、Ｇ’ＦＩＸに減少される場合、ネットトランジスタ幅を増加させる（すなわち、示される範囲の基底において、量子化ステップを提供する）ことなく、より完全に対象範囲を量子化することが可能となる。すなわち、Ｎ＊Ｇ’ＮＯＭが、Ｇ０だけ、Ｎ＊ＧＮＯＭを超える場合でも、Ｇ’Ｆｉｘは、ＧＦＩＸ未満のＧ０であって、したがって、等しい全体的コンダクタンスを確立する。また、Ｎ差動要素によって及ぶ範囲が、拡張されるが、分解能のいかなる損失も、その範囲に及ぶために使用される差動要素サブドライバ（Ｎ）の数を増加させることによって補償されてもよい。
【００２５】
図５Ｂでは、この場合、対象範囲の両端において、Ｇ０だけ及ぶ範囲を増加させることによって、対象範囲は、さらにより完全に量子化される。この配設によって、点３８４および３８５における等化またはインピーダンス較正ステップが、提供される。また、ネットトランジスタサイズが、現在、そうでなければ、対象範囲に及ぶために必要とされるサイズを超えて、２Ｇ０だけ拡張されている場合でも、付加的幅は、Ｒｔｅｒｍを達成するために要求される全体的トランジスタ幅と比較して、取るに足らない（その非常に小さい割合を表す）傾向にあって、トランジスタ長がプロセス最小値を侵害することなく要求される幅／長さ比を達成するために拡張される時にもたらされる、面積の指数関数的増加となることはない。さらに、拡張された範囲による分解能のいかなる損失も、その範囲に及ぶために使用される差動要素サブドライバの数を増加させることによって相殺されてもよい。
【００２６】
図６Ａは、インピーダンス較正および等化が、全体的出力ドライバの個別の並列部分に実装され、したがって、ネスト化されたＤＡＣに階層的にではなく、双方向に隣り合ったＤＡＣとなる、出力ドライバ４５０の代替実施形態の図である。したがって、詳細図４５１に示されるように、全体的セットのドライバブランチは、少なくとも２つの部分、Ｚ−ＣＡＬおよびＥＱに分割され、規定の終端インピーダンス、ＺＴＥＲＭに一致するために必要とされるいずれの残りのブランチも、「固定」ブランチに配置される（すなわち、ドライバがイネーブルにされ、伝送データを伝送する時は常時関与し、常時メインデータ、ｄｎ専用となる）。
【００２７】
詳細図４６１および４６３に示されるように、等化器ＤＡＣは、一様要素サブドライバ（詳細図４６１）を使用して、または差動要素サブドライバ（詳細図４６３）によって、実装されてもよい。一様要素実装では、等化器ＤＡＣは、２Ｎ−１の一様ドライバブランチ（すなわち、それぞれ、個別のプルアップ要素と、個別のプルダウン要素と、を含み、全プルアップ負荷要素は、実質的に、一様であって、全プルダウン負荷要素も、実質的に、一様であるが、各ブランチにおけるプルアップは、異なるＰＭＯＳ／ＮＭＯＳ特徴を考慮して、そのブランチ内で対応するプルダウン要素と異なってもよい）とともに、ユニットとして動作し、メインまたはポストタップデータのいずれかによってソースされ、等化器制御値、ＥＱ［３：０］のインクリメント漸化に応答して、段階的等化調節（または、インクリメント）をもたらす、１、２、４、または８つの負荷要素（本実施例では）のグループを含む。論じられるように、バイナリ加重サブドライバ（α／１６、α／８、α／４、α／２）を形成する、負荷要素のグループは、代替として、最小サブドライバ（α／１６）内のプルアップ／プルダウン要素の幅の倍数（２ｘ、４ｘ、８ｘ）である幅を有する、単一要素として実装されてもよい。
【００２８】
詳細図４６３に示される差動要素実装では、入力等化器制御値（ｅｑ［３：０］）が、順に、差動要素サブドライバの所与のＮ−ｃｈｏｏｓｅ−ｋ組み合わせ、Ｇ０−ＧＮ−１を選択する、選択信号、ｓ［５：０］（この６つの要素の実施例では、６ビット値）を出力する、復号器４８１（例えば、ルックアップテーブル）に供給される（本実施例では、Ｎ＝６）。前述のように、Ｎ差動要素サブドライバはそれぞれ、公称上、公称コンダクタンスＧＮＯＭとそこからの偏差Δｉに一致するサイズのプルダウン負荷要素およびプルアップ負荷要素を含み、Ｎ＊ＧＮＯＭは、その及ぶ範囲の総コンダクタンス（加えて、可能性として、図５Ａおよび５Ｂを参照して論じられるように、対象範囲を超えたインクリメント量）に対応する。２Ｎ−１の可能な差動要素の組み合わせがそれぞれ、異なるネットコンダクタンスをもたらすように、Δｉを確立することによって、それぞれ、一様要素アプローチにおいて要求される最小サイズ負荷要素より実質的に大きい、１セットの負荷要素を使用して、詳細図４６１に示される一様セットの要素によってもたらされる、段階的漸化を近似することが可能となる。故に、段階的等化インクリメントのシーケンス（それぞれ、ポストタップデータソースにより大きいまたはより少ない等化寄与を割り当てる）は、差動要素サブドライバの個別の組み合わせを選択することによって達成されてもよく、各組み合わせは、所望の等化ステップサイズ（または、その近似）によって以前に選択された組み合わせのネットコンダクタンスと異なるネットコンダクタンスを有する。
【００２９】
依然として、等化器ＤＡＣならびにその一様要素および差動要素実装を参照すると、図２Ａおよび３Ａに示される等化器ＤＡＣ実装とは対照的に、各個々のサブドライバ（４７３または４８５）は、下層較正ＤＡＣを伴わずに、実装されることに留意されたい。したがって、等化器ＤＡＣを形成する個々のサブドライバのインピーダンスは、一様要素または差動要素によって実装されるかどうかに関わらず、プロセス変動に応じて、可変であってもよい。このインピーダンス変動は、所望のステップサイズより大きくまたはより小さくなるように、等化器制御値をインクリメントすることによって、等化ステップをもたらし得る。さらに、インピーダンス較正器は、全体として、双方向出力ドライバのインピーダンスを調節する役割を果たすため（すなわち、階層的アプローチにおけるように、各構成サブドライバのインピーダンスを調節しない）、等化ステップサイズは、双方向出力ドライバのインピーダンスが較正された後でも、所望の等化ステップサイズと異なったままであり得る。以下に論じられるように、等化ステップサイズにおけるスケーリングエラーは、代替等化器較正技法を通して克服されてもよい。一実施形態では、例えば、いかなるスケーリングエラーも、閉ループ等化器較正動作またはインピーダンス較正自体のいずれかによって検出され、反作用スケーリング係数の適用によって補正される。別の実施形態では、スケーリングエラーは、実際の等化出力と、双方向出力ドライバ４５０を含有する集積回路内または外部の制御回路によって提供される標的等化出力との間のエラーを最小限にする（または、少なくとも減少させる）、値への等化器制御語をサーボする閉ループ等化制御（すなわち、負のフィードバックを介した制御）を提供することによって、効果的に無視される。
【００３０】
等化器ＤＡＣと同様に、インピーダンス較正ＤＡＣ（「Ｚ−Ｃａｌ」）も、それぞれ、概して、図３Ａおよび２Ａを参照して前述されている、一様要素サブドライバまたは差動要素サブドライバのいずれかによって実装されてもよい。インピーダンス較正範囲が、双方向出力ドライバインピーダンス全体の調節を可能にするように意図されることに留意すると、コンダクタンス、したがって、所与のプルアップまたはプルダウン負荷要素のための全体的ドライバトランジスタのネット幅は、最遅プロセスコーナーに対応するために十分に大きくあるべきでる。故に、双方向出力ドライバのネット物理的幅は、ＷＰＨＹＳ＝ＷＴＥＲＭ（１＋β）として表されてもよく、ＷＴＥＲＭは、標的終端インピーダンス、ＺＴＥＲＭに対応するネットトランジスタの公称幅である。さらに、インピーダンス較正は、最速プロセスコーナーから最遅プロセスコーナーの範囲に及ぶことが意図されるため、インピーダンス較正範囲は、ＷＴＥＲＭ（１＋β）−ＷＴＥＲＭ（１−β）＝２βＷＴＥＲＭ＝（２β／（１＋β））ＷＰＨＹＳと表されてもよく、係数２β／（１＋β）は、図６では、λ（すなわち、λ＝２β／（１＋β））と称され、インピーダンス較正機能に割り当てられた全体的物理的トランジスタ幅（または、ネット負荷要素幅）の割合を表し、βは、最大予測プロセス変動である。一実施例では、ｂ＝０．３（すなわち、±３０％の許容値）は、インピーダンス較正に割り当てられた物理的出力ドライバ幅の全体的部分＝２＊３０％／（１＋０．３）＝５４％となるようなものである。インピーダンス較正ＤＡＣの観点から、一様負荷要素の特定の数（例えば、４ビットＤＡＣでは、０から１５）に関与することによって、または例えば、図２Ａおよび４Ａを参照して説明されるような差動要素負荷の種々の組み合わせに関与することによって、その範囲に及んでもよい。
【００３１】
図６Ｂは、双方向出力ドライバ実施形態において、等化器およびインピーダンス較正器を実装するために使用されてもよい、ドライバブランチの物理的配設の図である。ドライバブランチは、一様サイズとして描写されるが、これは、常時そうである必要はない（すなわち、ブランチまたはその構成負荷要素は、公称から摂動され（または、オフセットされ）、差動要素を実装してもよい）。また、αＷＰＨＹＳ（等化器に割り当てられる集合セットのプルアップ／プルダウン負荷要素の物理的幅の部分）と、λＷＰＨＹＳ（インピーダンス較正器に割り当てられる物理的幅の部分）が、ＷＰＨＹＳ（すなわち、α＋λ＜１）未満である限り、出力ドライバ幅の残りの部分は、「固定」セットのドライバブランチとして実装されてもよい。すなわち、集合幅、ＷＦＩＸを有する１セットのドライバブランチは、インピーダンス較正および等化機能に割り当てられるドライバの部分を相補するように提供されてもよく、ＷＦＩＸ＝（１−α−λ）ＷＰＨＹＳである。実施例として、β＝３０％およびα＝３３％である場合、ＷＰＨＹＳの残りの１２％（すなわち、［１−０．３３−２＊（０．３）／（１＋０．３）］ＷＰＨＹＳ＝０．１２ＷＰＨＹＳ）は、固定ベースでメインタップに割り当てられる（すなわち、インピーダンス較正目的のためにオフに切り替えられることも、等化目的のためにデータソース間で切替可能であることもない）。
【００３２】
依然として、図６Ｂを参照すると、以下の少なくとも４つの可能な構成のいずれも、双方向出力ドライバを実装するように採用されてもよいことが分かる。一様要素等化と組み合わせられた一様要素インピーダンス較正（本明細書では、「デュアル一様要素ＤＡＣ実施形態」と称される）、差動要素等化と組み合わせられた一様要素インピーダンス較正（「ハイブリッド差動要素等化器実施形態」）、一様要素等化と組み合わせられた差動要素インピーダンス較正（「ハイブリッド差動要素インピーダンス較正器実施形態」）、および差動要素インピーダンス較正と組み合わせられた差動要素等化（「デュアル差動要素ＤＡＣ実施形態」）。さらに、デュアル一様要素ＤＡＣでは、双方向機能（等化およびインピーダンス較正）に割り当てられる物理的幅は、個別の等化および較正範囲量子化を満たすための一様要素サブドライバへの再分割が、等化器の２つの部分内に異なるサイズコンダクタンス要素をもたらし得る（すなわち、等化器を実装するために使用される一様負荷要素は、インピーダンス較正器を実装するために使用される一様負荷要素と同一サイズでなくてもよい）ように、同一である必要はない（実際、示される実施例では、同一ではない）ことに留意されたい。同じことは、デュアル差動要素ＤＡＣにも当てはまる。等化器範囲に及ぶために提供される差動要素サブドライバのサイズは、インピーダンス較正範囲に及ぶために提供される差動要素のサイズと同一である必要はない（実際、示される実施例では、同一ではない）。また、４ビット分解能が、較正および等化ＤＡＣの両方のために示されるが、一方または両方は、より高いまたはより低い分解能を有してもよい。さらに、２つの範囲（等化器および較正器）に及ぶために提供される差動要素の数は、示されるものと異なってもよく、２つのＤＡＣ間で可変であってもよい。かかる配設は、図１１Ａ−１１Ｃに示されるより特定の実施例において論じられる。
【００３３】
図６Ａおよび６Ｂの双方向出力ドライバにおける等化器ＤＡＣ内の下層較正の欠如を踏まえ、等化器ＤＡＣは、それでもなお、プロセス変動に関わらず、所望の等化範囲および分解能を提供することが期待される。これを達成するために、物理的出力ドライバは、最遅プロセスコーナーにおける所望の分解能を満たすように実装されてもよく、したがって、α（１＋β）ＷＴＥＲＭ＝αＷＰＨＹＳである。この実装の結果の１つは、最遅プロセスコーナーより速いいずれかのプロセス係数に対して、等化器の範囲が、要求されるものを超えるであろうことである。さらに、出力ドライバの双方向設計のため、等化器範囲の過剰拡大は、インピーダンス較正が完了した後でも、残るであろう。すなわち、出力ドライバのインピーダンス較正部分内のサブドライバブランチのオンまたはオフの切替は、図２Ａ、３Ａ、および４Ａの階層的実施形態におけるように、等化器ＤＡＣ要素のインピーダンスに影響を及ぼさない。
【００３４】
図７Ａを参照してより詳細に説明される一実施形態では、等化器較正の欠如は、等化器ＤＡＣ出力を所与の標的等化電圧まで駆動するためのフィードバックループを提供することによって、克服される。図８Ａに示される別の実施形態では、最大所望等化比に対応する等化器較正電圧（すなわち、ポストタップデータに割り当てられる信号の部分）が、順に、フルスケール等化に対応する等化器設定を判定し、次いで、入力等化設定を適宜スケーリングする、等化器較正エンジンに提供される。図８Ｂに示される第３の実施形態では、等化器範囲は、インピーダンス較正の間に判定される係数によってスケーリングされる。例えば、ＷＰＨＹＳが、インピーダンス較正の際、２５％大き過ぎると判定される場合（０．２５ＷＰＨＹＳに対応するある数のドライバブランチをオフに切り替えることをもたらす）、フルスケール等化器設定も同様に、最大可能設定の７５％までスケーリングされ、等化器範囲を通した各ステップも同様に、７５％スケーリングされる。
【００３５】
図７Ａは、標的駆動等化器較正エンジンを伴う、インピーダンス較正エンジンの図であって、両方とも、１つ以上の双方向出力ドライバ６２００−６２０Ｎ−１を含む、集積回路素子内に統合される。インピーダンス較正エンジンは、一対の比較器６０４、６０６、プルアップ電圧シミュレータ６０３、プルダウン電圧シミュレータ６０５、有限状態機械６０９（「インピーダンス較正」状態機械）、およびインピーダンス較正ドライバ６０１を含む。差動要素実施形態では、インピーダンス較正エンジンはまた、プルアップおよびプルダウンルックアップテーブル６１１ａおよび６１１ｂを含むが、双方向出力ドライバ内の対応するプルアップおよびプルダウン負荷要素のインピーダンスが、十分に類似する場合、単一ルックアップテーブルが、十分である場合がある。また、具体的には示されないが、インピーダンス較正ドライバ６０１および出力ドライバ６２００−６２０Ｎ−１は、インピーダンス較正ドライバ６０１によって適用されるインピーダンス制御値が、信号出力ドライバ６２００−６２０Ｎ−１に適用される時のように、実質的に、同一インピーダンスをもたらすように、実質的に、物理的に一致する（例えば、物理的幅ならびにインピーダンス較正ブランチの数および構成の観点から）出力ドライバによって実装される。
【００３６】
図７Ｂは、図７Ａのインピーダンス較正エンジン内のプルアップ出力のための例示的インピーダンス較正動作の図である。インピーダンス較正は、６６１において制御回路（例えば、図示されないが、ホストコントローラ、オンボードＣＰＵ、あるいは他のオンチップまたはオフチップ制御回路）が、インピーダンス較正状態機械６０９の入力において、インピーダンス較正イネーブル信号（例えば、ＺＣａｌ＿Ｅｎ＝１）をアサートすると、開始する。制御回路はまた、較正データビットの初期状態を設定してもよい（例えば、ｄＣＡＬ＝０であるが、状態機械６０９はまた、インピーダンス較正イネーブル信号のアサーションに応答して、較正データビットの状態を初期化してもよい）。
【００３７】
一実施形態では、インピーダンス較正状態機械６０９は、電圧シミュレータ６０３、６０５のうちの一方によって発生されたシミュレーション電圧、ＶＳＩＭ（または、ＶＳＩＭを中心としてディザリングする電圧）と等しい、または略等しい、出力電圧、ＶＯＵＴをもたらす、較正設定を検索する。開始するために、６６３において、インピーダンス較正状態機械６０９は、制御値、ｃａｌ＿ｐｕ（本実施例では、４ビット値）を中央範囲値２Ｎ／２に設定し（すなわち、４ビット実装では、ｃａｌ＿ｐｕ＝８または１０００ｂ）、次いで、６６７において、比較器６０４の出力を読み取る。決定ブロック６６７において、比較器出力が、高いと判定される（プルアップ電圧シミュレータ６０３によって発生されたプルアップ電圧、ＶＳＩＭが、ＶＯＵＴを上回り、したがって、較正ドライバ６０１内のプルアップインピーダンス、ＲＰＵが、高過ぎることを示す）場合、インピーダンス較正状態機械は、６６９において、ＲＰＵをデクリメントし、ＶＯＵＴを増加させ、次いで、６７３において、ＶＯＵＴとＶＳＩＭとの間の収束を確認する。一実施形態では、例えば、インピーダンス較正状態機械は、最後のＸサンプル（Ｘは、所定またはプログラムされた値である）が、比較器出力のディザリング、したがって、プルアップインピーダンスの較正が完了したことを示す場合、ＶＯＵＴがＶＳＩＭに収束されたとみなす。ＶＯＵＴが、ＶＳＩＭに未だ収束されていない場合、インピーダンス較正状態機械は、継続して、ＲＰＵを調節（デクリメントまたはインクリメント）し、収束を確認する。そうでなければ、状態機械は、プルダウンインピーダンス、ＲＰＤの較正に進み、６７５に示されるように、ｄｃａｌを「１」に切り替え（したがって、反転出力ドライバにおいて、プルダウン出力を生成し）、比較器６０６の出力を使用して、動作６６３および６７３のシーケンスを反復し、上方／下方調節判定を行い、ｃａｌ＿ｐｕ［３：０］の代わりに、ｃａｌ＿ｐｄ［３：０］を調節する。
【００３８】
標的等化較正器は、等化ドライバ６４０、有限状態機械６４３（「等化器較正状態機械」）、比較器６４１、および任意のルックアップテーブル６４５を含む。比較器６４１は、等化ドライバ６４０および標的等化設定の出力を受信する（例えば、入力信号レベルまたは他のランタイム情報の検出に応答して、適応的に更新される電圧レベルを含む、統計的または動的に判定された閾値電圧）。図７Ｃに示されるように、６９１において、等化器較正イネーブル信号のアサーションによってイネーブルにされると（例えば、ＥｑＣａｌ＿Ｅｎ＝１、ライブポストタップおよびメインデータソースに対応する一対の等化データ値を「１」および「０」またはその逆に設定することによって達成されてもよい）、状態機械６４３は、６９３において、等化制御値、ｅｑ［３：０］、を中央範囲値（例えば、この４ビット実施例では、１０００ｂ）に設定する。その後、状態機械６４３は、比較器６４１の出力状態（すなわち、６９７において判定される）に応答して、等化制御値（ｅｑ［３：０］）を上方または下方調節し、６９９において、等化ドライバ６４０の出力、ＶＥＱが、標的値、ＶＴＡＲＧ未満である場合、等化器制御値を減少させ、７０１において、等化ドライバ出力が、標的値を上回る場合、等化器制御値を増加させる。この動作によって、等化器制御ループ（または、サーボループ）は、等化器制御値を標的ＥＱ電圧と実際のＥＱ電圧との間の差異を最小限にする状態まで駆動させる。インピーダンス較正動作と同様に、状態機械６４３は、７０３において、比較器６４１の出力が、高値と低値との間をディザリングする（すなわち、等化電圧が、標的電圧を中心としてトグルすることを示す）かどうかを判定することによって、標的および実際の等化電圧の収束を試験してもよい。
【００３９】
図７Ａ−７Ｃを参照して説明されるインピーダンスおよび等化較正動作は、並行して行われてもよいが、インピーダンス較正の調節は、所与の標的のための等化器設定にシフトさせてもよい。故に、一実施形態では、インピーダンス較正状態機械は、少なくとも一時的に、最終決定インピーダンス較正設定に収束することに応じて、等化器較正状態機械に信号伝達し、したがって、等化較正状態機械に、収束の査定を開始させる。また、出力ドライバ６２００−６２０Ｎ−１が、差動要素インピーダンス較正ＤＡＣとともに実装される場合、プルアップおよびプルダウン較正制御語が、個別のインピーダンス較正ルックアップテーブル６１１ａおよび６１１ｂ（または、共有ルックアップテーブル）に供給され、対応するプルアップおよびプルダウンイネーブル値（ｅ＿ｐｄおよびｅ＿ｐｕ、それぞれ、インピーダンス較正機能を実装するために使用される、差動要素サブドライバの数に従って、ある数の構成ビットを有する）を取得してもよい。示されるように、かかるイネーブル値は、較正ドライバ６０１および信号出力ドライバ６２００−６２０Ｎ−１の両方に供給され、信号伝達インターフェースにわたって、一様較正設定を確立する。代替実施形態では、個別の較正値が、全信号ドライバに対して生成されてもよい。等化器制御語も同様に、等化器ルックアップテーブル６４５に供給され、差動要素等化器サブドライバ内で選択されたデータソースを制御する、選択信号［５：０］を取得してもよい。Ｚ−ｃａｌルックアップテーブルと同様に、等化器ルックアップテーブル６４５内のエントリは、最小から最大設定への等化制御語の漸化に応答して、等化範囲を通して、単調漸化を提供するために、記憶されてもよい。
【００４０】
図８Ａは、双方向出力ドライバにおいて、等化サブドライバを較正するために使用されてもよい、等化較正器の代替実施形態の図である。等化器出力を標的まで駆動させる、サーボ機能の代わりに、最大所望等化に対応する等化設定（すなわち、ａまたはその対応する１−ａ）が判定され、全体的等化範囲をスケーリングするために使用される。すなわち、プロセス変動が、例えば、実際の（すなわち、物理的に利用可能な）等化範囲の７５％における最大所望等化をもたらす場合、所望の範囲全体にわたる全等化設定は、実際の範囲内のその対応する７５％にスケーリングされてもよい。故に、状態機械７１３は、比較器７１１（最大等化電圧基準と等化ドライバ６４０の出力を比較する）の出力に従って、等化ステップ値を上方または下方調節し、ステップ値を等化ドライバ６４０およびスケーリング論理７１５に適用する。この動作によって、等化ステップ値、ｅｑ＿ｓｔｅｐ［４：０］は、スケーリング最高限に対応する値にサーボ調節されてもよい（または、どんな最大等化基準が提供されている場合でも）。示されるように、スケーリング最高限の等化ステップ値はまた、応答して、係数ｅｑ＿ｓｔｅｐ［ｍ−１：０］／（２ｍ−１）に従って、３ビット（例えば、８ステップまたは６ステップ）等化制御値、ｅｑ［２：０］の値をスケーリングする、スケーリング論理７１５に供給される（「ｍ」は、等化ステップ値におけるビットの数（本実施例では、５ビット）。結果として生じるスケーリングされた等化制御値、ｓｃ＿ｅｑ［４：０］は、信号出力ドライバ（例えば、一様要素実装では）または差動要素ルックアップテーブル７１７に直接適用され、個別のスケーリングされた等化制御設定に対応する差動要素サブドライバの組み合わせを選択してもよい。この動作によって、等化器は、等化フィードバックループによって判定される、スケーリング最高限調節に従って、効果的に較正される。
【００４１】
図８Ｂは、インピーダンス較正設定（例えば、ｃａｌ＿ｐｕおよび／またはｃａｌ＿ｐｄ、それぞれ、図７Ａおよび７Ｂを参照して論じられるように実装される、インピーダンス較正エンジンによって生成される）が、等化器スケーリング論理７２５に供給され、等化器のための所望のスケーリング最高限設定を予想（または、判定）するようにその中で適用される、代替等化器スケーリング実施形態の図である。この配設によって、個別の等化ドライバおよび等化較正状態機械は、除去され、出力ドライバ較正回路の全体的専有面積を縮小してもよい。
【００４２】
図９Ａは、図８Ａのスケーリング論理７１５または図８Ｂのスケーリング論理７２５を実装するために使用されてもよい、例示的スケーリングエンジンまたはスケーリング論理７５５の図である。示されるように、スケーリング論理７５５は、マルチプレクサ７５７と、ｅｑ＿ｓｔｅｐ［４：０］（すなわち、図８Ａの実施形態において生成された）あるいはｃａｌ＿ｐｄまたはｃａｌ＿ｐｕ（すなわち、図８Ｂの実施形態において生成された）に基づいて、スケーリングされた等化器ステップサイズを「ルックアップ」するように動作する、スケーリングされた等化ステップ値７５６のテーブルと、を含む。スケーリングされた等化器ステップサイズは、乗算器７５９において、入力等化制御値、ｅｑ［２：０］によって倍増され、スケーリングされ、展開された等化制御語、ｓｃ＿ｅｑ［４：０］（または、さらなる差動要素ルックアップが要求されない場合、展開された等化制御語、ｘｅｑ［４：０］）を生成する。示されるように、等化制御値は、標的等化設定（例えば、ビットエラー率または他のフィードバックソースに応答して調節される、動的に生成された等化レベル）から、あるいは構成またはモードレジスタから、供給されてもよい。示される特定の実施例では、例えば、３ビット等化制御値は、フルスケールの５％に対応する等化ステップを確立し、０から３０％の等化範囲を可能にする。一実施形態では、モードレジスタ（または、個別のレジスタ）は、等化制御ソースを選択する、等化モードフィールド（「ｅｑｍ」）を含んでもよい。
【００４３】
図９Ｂは、加えて、所与のｅｑｕｉａｌｉｚａｔｉｏｎ＿ｓｔｅｐ［４：０］あるいはｃａｌ＿ｐｄまたはｃａｌ＿ｐｕのための適切な差動要素の組み合わせおよび等化制御語を選択する役割を果たす、代替スケーリング論理実施形態（または、スケーリングエンジン）の図である。すなわち、３２の異なるセットの６つの展開された等化値のうちの１つは、ｅｑ＿ｓｔｅｐ［４：０］設定に従って選択され（すなわち、ｘｅｑ０以外の６つの展開された等化値はそれぞれ、個別のグループの３２の値である７８１から、対応するマルチプレクサ７８３を介して、選択される）、出力マルチプレクサ７８５の６つの入力ポートに供給され、したがって、等化制御語ｅｑ［２：０］に従って、（すなわち、出力マルチプレクサ７８５によって）選択されてもよい、スケーリングされたセットの６つの値を確立する。
【００４４】
図１０Ａは、差動要素ドライバブランチの例示的実装の図である。より具体的には、ブランチ間に比較的精度の高い差動コンダクタンスを確立するために、異なるサイズの切替トランジスタを実装する代わりに、一様切替トランジスタが、各ブランチ内で使用され、個別のポリシリコン抵抗要素の長さが、変調され（すなわち、摂動される、調節される、拡張される等）、ブランチ間コンダクタンス差異を確立する。示される例示的ブランチでは、コンダクタンスＧ０（すなわち、１セットの差動プルアップ要素の最小コンダクタンス）を有するプルアップ負荷要素８０３ａおよび同様にコンダクタンスＧ０を有するプルダウン負荷要素８０３ｂが、出力ノード８０４と個別の電圧基準（すなわち、ＶＤＤまたはＶＤＤＩＯ等の供給電圧および接地基準）との間に連結される。プルアップ負荷要素８０３ａは、ＰＭＯＳトランジスタ８０６（すなわち、正型金属酸化膜半導体トランジスタ）とポリシリコン抵抗器８０７（「ポリ」要素）の直列接続によって形成され、プルダウン要素８０３ｂは同様に、ＮＭＯＳトランジスタ８０８（負型ＭＯＳトランジスタ）とポリ要素８０９の直列接続によって形成される。ＰＭＯＳおよびＮＭＯＳトランジスタ８０６、８０８は、プルアップおよびプルダウンポリ要素８０７、８０９がまた、コンダクタンスＧ０．ＰＯＬＹを呈するように、等しくサイズ調整され得るように、公称上、等しいコンダクタンス、ＧＴＲを呈するようにサイズ調整される（Ｇ０＝ＧＴＲ＊Ｇ０．ＰＯＬＹ／（ＧＴＲ＋Ｇ０．ＰＯＬＹ））。さらに、負荷要素８０３ａの側面図８１１および上面図８１２に示されるように、ポリ要素８０７（例えば、金属層Ｍ１を通して、切替トランジスタ８０６に連結される）は、ポリ要素のネットインピーダンスが、その長さに比例する（すなわち、コンダクタンスは、長さに反比例する）ように、固定幅（例えば、最小特徴幅）を有してもよい。故に、差動要素ＤＡＣ内に精密に制御されたコンダクタンスステップ（Δｉ）を有するプルアップまたはプルダウン要素は、サブドライバブランチ間のポリ要素の長さを変調することによって実装されてもよい。したがって、サブドライバブランチＧＮ−２およびＧＮ−１内の負荷要素のポリ長間の比較によって示されるように、いずれか２つのブランチプルアップ（または、プルダウン）要素間のネットコンダクタンスは、Ｇｉ−Ｇｉ−１（または、ΔＧｉ−ΔＧｉ−１）が、それらの２つのブランチ間の所望のコンダクタンス差異に等しくなるように、その個別のポリ要素長を調節することによって、もたらされてもよい。
【００４５】
図１０Ｂは、差動要素ドライバブランチの代替実装の図であって、この場合、以下の３つのポリ要素を有する。それぞれ、可変コンダクタンスＧｉ．ＰＶ（すなわち、ブランチ間で長さ変調されるコンダクタンスであって、「ｉ」は、サブドライバインデックスであって、０からＮ−１の範囲である）を有する、プルアップおよびプルダウンポリ要素８２２ならびに８２３と、コンダクタンスＧＰＦを有する、第３の共有ポリ要素８２５である。この配設によって、ブランチのプルアップとプルダウン部分との間の共有ポリ要素８２５が、サブドライバのプルアップおよびプルダウン部分の両方におけるその複製を除去するため、サブドライバブランチの全体的専有面積が、減少されてもよい。示される特定の実施例では、共有ポリ要素８２５のコンダクタンス（ＧＰＦ）は、Ｇｉ．ＰＯＬＹ＝Ｇｉ．ＰＶ＋ＧＰＦおよびＧｉ＝ＧＴＲ＋Ｇｉ．ＰＶ＋ＧＰＦ（サブドライバインデックス、「ｉ」は、０からＮ−１の範囲である）となるよう、各サブドライバブランチのための所望のコンダクタンスが、可変プルアップおよびプルダウンポリ要素８２２、８２３の長さを調節することによってもたらされるように（ゼロ長を有し、したがって、最小サブドライバブランチコンダクタンス、Ｇ０を達成するために非存在であってもよい）、サブドライバブランチ間に固定される。代替実施形態では、共有ポリ要素８２５はまた（または、代替として）、ブランチ間で可変であって、ブランチ間にコンダクタンス差異を確立してもよい。
【００４６】
図１１は、１セットの等化サブドライバ８３１内の１セットの差動要素インピーダンス（または、コンダクタンス）（すなわち、Ｇ０−ＧＮ−１）を判定するために使用されてもよい、回路モデルの図である。回路モデル８３３（特性インピーダンスＲＴＥＲＭを呈する、および／またはインピーダンス、ＲＴＥＲＭによってＶＴＥＲＭまでプルアップされる、信号伝達リンク８３４に連結されたサブドライバ８３１の等価回路を描写する）に示されるように、選択値［Ｎ−１：０］の種々の可能な設定は、ネットプルアップおよびプルダウン負荷、ＲＰＵならびにＲＰＤを通して、（すなわち、ｄｎ＝／ｄｎ＋１である伝送間隔の間の）電圧分配器比の範囲をもたらす。総等化器インピーダンス、ＲＴは、プルアップおよびプルダウン負荷要素、ＲＰＵ＊ＲＰＤ／（ＲＰＵ＋ＲＰＤ）の並列組み合わせに等しく、等化器ＤＡＣは、１セットのＮ差動要素サブドライバによって実装されることを仮定して、各スライスの公称コンダクタンスは、約Ｇ＝１／（Ｎ＊ＲＴ）に設定されてもよい。各スライスのコンダクタンスは、Ｇｉ＝Ｇ＋Δｉ（Δ０＋Δ１＋…＋ΔＮ−１＝０）として表されてもよい。
【００４７】
８３５におけるテブナンの等価回路から分かるように、差動要素サブドライバの所与の数量Ｎのための別個の等化設定の数は、達成され得る一意のＲＰＤ／ＲＰＵ値の数量を最大限にすることによって、最大限にされてもよい。ＲＰＤ／ＲＰＵは、以下のように表されてもよいことに留意すると、
（ｋ／（Ｎ−ｋ））＊［１＋Ｎ／（Ｇ＊ｋ＊（Ｎ−ｋ））＊ｓｕｍｋ（Δｉ）］、
（「＊」は、乗算を示し、ｓｕｍｋ（）は、総和関数であって、この場合、サブセットのｋ差動負荷要素内に含まれるΔｉ値のそれぞれを加算する）、ＲＰＤ／ＲＰＵ値の最大の別個の数量は、各順列和ｋ（Δｉ）が別個であることを保証することによって、最大限にされてもよいことになる。一実施形態では、かかる別個のセットの順列は、Δｉ＝２ｉΔであるように（Δは、単位コンダクタンス差異である）、Δｉに対してバイナリ加重を使用することによって達成される。非ゼロ和のΔｉを有する配設では、負荷要素コンダクタンス、Ｇｉは、（Ｇ＋Δｉ）＊Ｇ／（Ｎ＊Ｇ＋（２Ｎ−１））と再記述されてもよい。この場合、Ｇｉは、Δｉ＝２ｉΔ−（２Ｎ−１）／Ｎであって、したがって、Δｉ＝２ｉΔ（ｎ＝１、…、ｎ−２）、ΔＮ−１＝−２Ｎ−１＋１であるように、正確な総コンダクタンス（または、インピーダンス）をもたらすように正規化されてもよい。
【００４８】
一実施形態では、前述の原理は、所与のセットのＮ差動要素サブドライバのための特定の単位コンダクタンスおよび公称コンダクタンスを判定するように適用されてもよい（Ｎは、同様に、必要分解能ベースまたは試行錯誤ベースで判定されてもよい（例えば、Ｎが、最小と最大実践可能値との間の段階を踏むのに伴ってもたらされる、インピーダンス値および分解能を判定する））。また、等化サブドライバ内に形成される電圧分配器の文脈において説明されるが、アプローチは、インピーダンス較正器内の所与のセットのＮ差動要素サブドライバのための特定の単位コンダクタンスおよび公称コンダクタンスを判定するように適用されてもよい。
【００４９】
図１２Ａは、差動要素インピーダンス較正ＤＡＣ８５３、差動要素等化器ＤＡＣ８５５、および１セットの固定サブドライバ８５７（すなわち、メインデータ伝送専用であって、較正設定に関わらず、データ伝送間隔の間、関与する）を有する、双方向出力ドライバ８５１の例示的実施形態の図である。詳細図８５８を参照すると、インピーダンス較正器８５３は、集合的に、４０ステップ較正分解能を提供する、１セットの１２のサブドライバによって形成される。より具体的には、８５９に示されるように、６ビット較正制御値、ｃａｌ［５：０］が、４０対の１２ビットイネーブル値、ｅｐ［１１：０］およびｅｎ［１１：０］のうちの選択された１つを応答可能なように出力する、ルックアップテーブル８７１に供給される。選択された対のイネーブル値内の個々のプルアップおよびプルダウンビットは、個別の差動要素ドライバブランチ８７３０−８７３１１（すなわち、ｅｐ［０］およびｅｎ［０］は、ドライバブランチ８７３０に供給され、ｅｐ［１］およびｅｎ［１］は、ドライバブランチ８７３１に供給される等と続く）に供給され、較正制御値の所与の状態に対応するセットのプルアップおよびプルダウンドライバ要素をイネーブルにする。一実施形態では、較正制御値は、インクリメントまたはデクリメントされ、較正ドライバブランチのプルアップおよびプルダウン部分のための別個の較正動作におけるインピーダンス範囲を通して、ステップ毎に漸化してもよい。故に、セットの４０のプルアップイネーブル値ｅｐ［１１：０］は、インピーダンス範囲を通して、単調漸化を可能にするために、ルックアップテーブル８７１に記憶され、セットの４０のプルダウンイネーブル値ｅｎ［１１：０］も同様に、単調インピーダンス漸化のために記憶される。
【００５０】
依然として、インピーダンス較正ＤＡＣ８５３の詳細図８５９を参照すると、入力メインタップデータビット（ｄｎ）は、各ドライバブランチ８７３ｉ内のイネーブル値ｅｐ［ｉ］およびｅｎ［ｉ］によって論理的にＡＮＤ演算され（すなわち、ＮＡＮＤゲート８７５およびＡＮＤゲート８７７において）、それによって、プルアップまたはプルダウン出力ドライブ機能をイネーブルにする。すなわち、入力データビットが低く、イネーブル値ｅｐ［ｉ］が高い時、ＮＡＮＤゲート８７５の出力（示されるように、反転データ入力を有する）は、低くなり、ＰＭＯＳトランジスタ８７９を伝導状態に切り替え、したがって、負荷Ｇｉ（ＰＭＯＳトランジスタ８７９およびポリ要素８８３のコンダクタンスによって形成される）を出力ノード８８４に切替可能に連結する。反対に、入力データビットが高く、イネーブル値ｅｎ［ｉ］も高い時、ＡＮＤゲート８７７の出力は、高くなり、ＮＭＯＳトランジスタ８８１を伝導状態に切り替え、したがって、負荷Ｇｉ（ＮＭＯＳトランジスタ８８１およびポリ要素８８５のコンダクタンスによって形成される）を出力ノード８８４に切替可能に連結する。故に、差動要素サブドライバ内の個々のプルアップまたはプルダウン負荷要素は、入力較正値によって選択された特定の組み合わせにおいて、出力ノード８８４に切替可能に連結される。反転サブドライバ実装が示されるが（すなわち、出力ノード８８４は、論理低データに応答して、高にプルされ、論理高データに応答して、低にプルされる）、非反転実装が、代替として、実装されてもよい（例えば、データ入力におけるゲート８７５への反転を除去し、データ入力におけるゲート８７７への反転を追加することによって）。
【００５１】
差動要素等化器ＤＡＣ８５５の詳細図８６０を参照すると、入力２ビット等化制御値、ｅｑ［２：０］が、５ビット選択コード、ｓ［５：０］をルックアップするために使用され、その構成ビットは、ａそれぞれ、６つの差動要素サブドライバ９０３０−９０３５に供給される。サブドライバ９０３０の詳細図に示されるように、各選択ビットは、マルチプレクサ９０５（その出力は、概して、前述のように、ＰＭＯＳおよびＮＭＯＳ切替トランジスタに連結され、それによって、プルダウンまたはプルアップ負荷要素のいずれかを出力ノードに連結する）を介して、ポストタップまたはメインタップデータソース（すなわち、ｄｎ＋１またはｄｎ）のいずれかから、データビットを選択し、したがって、所望の等化範囲に及ぶように使用される。
【００５２】
詳細図８６１を参照すると、固定サブドライバセット８５７は、６つの一様サブドライバブランチ８９００−８９０５を含み、それぞれ、サブドライバ８９００の詳細図に示されるように、データ切替式の対のトランジスタおよびポリシリコン抵抗要素によって実装される。固定サブドライバセットの全体的公称インピーダンスは、１２０オーム（すなわち、サブドライバブランチあたり７２０オーム）であって、等化器ブランチの公称インピーダンスもまた、１２０オーム（但し、後者は、差動要素サブドライバによって確立される）である。較正サブドライバ内の各負荷要素の公称インピーダンスは、較正範囲の公称中点に対応する１セットの６つの要素（すなわち、較正制御語＝１４の１６進数または２０の１０進数）が、１２０オームの公称インピーダンスをもたらし、したがって、ＲＴＥＲＭ＝４０オームにおける全体的ドライバインピーダンスを確立するように選択され得るように、７２０オームである。公称を下回るコンダクタンス（すなわち、標的ＲＴＥＲＭより高いインピーダンス）をもたらす、低速プロセスコーナーの場合、較正制御値は、その開始（中央範囲）値からインクリメントされ、増加したネットコンダクタンス（すなわち、サブドライバの初期選択された組み合わせと比較して）を呈する６つの較正サブドライバブランチの１つ以上の組み合わせを選択することを含め、漸化的により高いネットコンダクタンスをもたらす要素の組み合わせに遷移し、必要に応じて、より大きな数のイネーブルにされたサブドライバブランチに遷移してもよい。反対に、公称を上回るコンダクタンス（すなわち、標的ＲＴＥＲＭより低いインピーダンス）をもたらす、高速プロセスコーナーでは、較正制御値は、その開始値からデクリメントされ、減少したネットコンダクタンスを呈する６つのサブドライバブランチの１つ以上の組み合わせを選択することを含め、漸化的により低いネットコンダクタンスをもたらす要素の組み合わせに遷移し、次いで、必要に応じて、より小さい数のイネーブルにされたサブドライバに遷移してもよい。全体として、較正制御値が、最低から最高設定に遷移されるのに伴って、２βＷＰＨＹＳ／（１＋β）の範囲に及ぶインピーダンス較正が達成され、したがって、＋３０％から−３０％の範囲のプロセス変動にわたって、全体的双方向出力ドライバ８５１の較正を可能にする。
【００５３】
図１２Ｂは、図１２Ａの実施形態内のインピーダンス較正範囲を量子化するために使用されてもよい、例示的セットの負荷要素インピーダンス、Ｒ０−Ｒ１２の図である。示されるように、各負荷要素は、共通トランジスタインピーダンス（または、抵抗）、ＲＴＲ、個別のポリインピーダンス、Ｐ０−Ｐ１１とによって形成される、インピーダンスを有する。前述のように、別個のプルアップおよびプルダウンポリ要素（例えば、それぞれ、インピーダンスＰｉを有し、ｉは、負荷要素インデックスである）は、各差動要素サブドライバブランチ内に提供されてもよいが、各ポリ要素の少なくとも一部は、プルアップとプルダウン負荷要素との間で共有されてもよい。提供された負荷要素のためにより多いまたはより少ない負荷要素インピーダンス（すなわち、より多いまたはより少ないサブドライバ）および／または異なるインピーダンス値が、代替実施形態では、使用されてもよい。それぞれ、低速公称および高速プロセスコーナーのための降順インピーダンス（昇順コンダクタンス）を示す、プルダウン負荷要素の４０の選択可能な組み合わせ（プロファイル９２１）およびプルアップ負荷要素の４０の選択可能な組み合わせ（プロファイル９２３）のための個別のネットインピーダンスプロファイルに示されるように、所与のコードインデックス（すなわち、イネーブル値）は、すべての場合において、所望の出力ドライバインピーダンス（本実施例では、４０オーム）をもたらすように選択されてもよい。
【００５４】
図１２Ｃは、図１２Ａの実施形態内の等化範囲を量子化するために使用されてもよい、例示的セットの負荷要素インピーダンス、Ｒ０−Ｒ５の図である。インピーダンス較正ＤＡＣを実装するために使用される、負荷要素インピーダンスと同様に、各等化器負荷要素は、インピーダンスＲＴＲを有する、共通トランジスタと、個別のポリインピーダンス、Ｐ０−Ｐ５とによって形成されてもよい。論じられるように、別個のプルアップおよびプルダウンポリ要素（例えば、それぞれ、インピーダンスＰｉを有し、ｉは、負荷要素インデックスである）は、各差動要素サブドライバブランチ内に提供されてもよいが、各ポリ要素の少なくとも一部は、プルアップとプルダウン負荷要素との間で共有されてもよい。提供された負荷要素のためのより多いまたはより少ない負荷要素インピーダンス（すなわち、より多いまたはより少ないサブドライバ）および／または異なるインピーダンス値が、代替実施形態では、使用されてもよい。
【００５５】
本明細書に開示される種々の回路は、コンピュータ支援設計ツールを使用して記述され、その挙動、レジスタ転送、論理構成要素、トランジスタ、レイアウト幾何学形状、および／または他の特徴の観点から、種々のコンピュータ可読媒体として具現化される、データおよび／または命令として表現（または、描写）されてもよいことに留意されたい。かかる回路表現が実装されてもよい、ファイルおよび他のオブジェクトのフォーマットは、Ｃ、Ｖｅｒｉｌｏｇ、およびＶＨＤＬ等の挙動言語対応フォーマット、ＲＴＬ等のレジスタレベル記述言語対応フォーマット、およびＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ等の幾何学形状記述言語対応フォーマット、ならびにあらゆる他の好適なフォーマットおよび言語を含むが、それらに限定されない。かかるフォーマットされたデータおよび／または命令が具現化されてもよい、コンピュータ可読媒体は、種々の形態におけるコンピュータ記憶媒体を含むが、それらに限定されない（例えば、そのような様式で独立して分布されるか、オペレーティングシステム内の「原位置」で記憶されるかに関わらず、光、磁気、または半導体記憶媒体）。
【００５６】
１つ以上のコンピュータ可読媒体を介して、コンピュータシステム内で受信されると、前述の回路のかかるデータおよび／または命令ベースの表現は、ネットリスト生成プログラム、場所およびルートプログラム等を含むが、それらに限定されない、１つ以上の他のコンピュータプログラムの実行と併せて、コンピュータシステム内の処理エンティティ（例えば、１つ以上のプロセッサ）によって処理され、かかる回路の物理的明示の描写およびイメージを生成してもよい。かかる描写およびイメージは、例えば、素子製造プロセスにおいて、回路の種々の構成要素を形成するために使用される、１つ以上のマスクの生成を可能にすることによって、その後、素子製造において使用されてもよい。
【００５７】
前述の説明および付随の図面では、特定の用語および図面記号が、本発明の完全な理解を提供するために記載された。いくつかの事例では、用語および記号は、本発明を実践するために要求されない、特定の詳細を含意する場合がある。例えば、特定の数のビット、信号経路幅、信号伝達または動作周波数、構成要素回路または素子等のいずれも、代替実施形態において、前述のものと異なってもよい。加えて、集積回路素子、または内部回路要素、あるいはブロック間のリンクもしくは他の相互接続は、バスまたは単一信号線として示されてもよい。バスはそれぞれ、代替として、単一信号線であってもよく、単一信号線はそれぞれ、代替として、バスであってもよい。しかしながら、図示または説明される信号および信号伝達リンクは、シングルエンドまたは差動であってもよい。信号駆動回路は、信号駆動回路が、信号駆動と信号受信回路との間に連結される信号線上で信号をアサート（または、明示的に記載または文脈によって示される場合、アサート停止）すると、信号受信回路に信号を「出力」することになっている。用語「連結される」は、本明細書では、直接接続ならびに１つ以上の介在回路または構造を通した接続を表すために使用される。集積回路素子「プログラミング」は、例えば、ホスト命令に応答して、あるいはワンタイムプログラミング動作（例えば、素子生産の際、構成回路内のヒューズを飛ばす）を通して、素子内のレジスタまたは他の記憶回路に制御値をロードする（したがって、素子の動作態様を制御する、および／または素子構成を確立する）こと、および／または素子の１つ以上の選択されたピンまたは他の接続構造を基準電圧線（また、均圧環とも称される）に接続し、特定の素子構成または素子の動作態様を確立することを含んでもよいが、それらに限定されない。用語「例示的」および「実施形態」は、選好または要件ではなく、実施例として表すために使用される。
【００５８】
本発明は、その特定の実施形態を参照して説明されたが、種々の修正および変更が、より広範な精神および範囲から逸脱することなく、成されてもよいことは明白であろう。例えば、実施形態のいずれかの特徴または態様は、実施形態の他のいずれかと組み合わせて、あるいはその対応する特徴または態様の代わりに、少なくとも実践可能である場合、適用されてもよい。故に、明細書および図面は、限定的意味ではなく、例証的であるとみなされる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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