(57)【特許請求の範囲】
【請求項１】
第一の導電型を有し、リセス部が形成された上面を有する半導体基板と、
第二の導電型を有し、前記リセス部に隣接して前記半導体基板の表面内に形成される電極層と、
前記電極層よりも濃度が低い前記第二の導電型の不純物を有し、前記リセス部の底面および前記電極層と接触するように前記半導体基板内に形成される、リサーフ層と、
前記リセス部を充填するように、前記半導体基板の上面に形成される絶縁膜と、
前記リセス部の上方における前記絶縁膜上に形成されるフィールドプレート電極とを、備えており、
前記リセス部の底面と接続するコーナ部は、
丸みを帯びている、
ことを特徴とする半導体装置。
【請求項２】
前記リセス部内に形成された前記絶縁膜の厚さは、
１μｍ以上である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リセス部の底面と接続するコーナ部は、
前記電極層により覆われている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記フィールドプレート電極は、
平面視において、前記リセス部の底面と接続するコーナ部を覆うように形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体基板は、
シリコン、炭化シリコン、または窒化ガリウムを含む、
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
（Ａ）第一の導電型を有する半導体基板の表面に、リセス部を形成する工程と、
（Ｂ）半導体基板に第二の導電型の不純物を導入することにより、前記リセス部に隣接することとなる電極層を前記半導体基板の表面内に形成する工程と、
（Ｃ）前記電極層よりも濃度が低い前記第二の導電型の不純物を前記半導体基板に導入することにより、前記リセスの底面および前記電極層と接触することとなるリサーフ層を、前記半導体基板内に形成する工程と、
（Ｄ）前記リセス部を充填するように、絶縁膜を形成する工程と、
（Ｅ）前記リセス部上方における前記絶縁膜上に、フィールドプレート電極を形成する工程とを、備えており、
前記工程（Ｃ）は、
前記工程（Ａ）の後に、前記リセス部の底面に対して、前記不純物を導入することにより、前記リサーフ層を形成する工程である、
ことを特徴とする半導体装置の製造方法。
【請求項７】
（Ａ）第一の導電型を有する半導体基板の表面に、リセス部を形成する工程と、
（Ｂ）半導体基板に第二の導電型の不純物を導入することにより、前記リセス部に隣接することとなる電極層を前記半導体基板の表面内に形成する工程と、
（Ｃ）前記電極層よりも濃度が低い前記第二の導電型の不純物を前記半導体基板に導入することにより、前記リセスの底面および前記電極層と接触することとなるリサーフ層を、前記半導体基板内に形成する工程と、
（Ｄ）前記リセス部を充填するように、絶縁膜を形成する工程と、
（Ｅ）前記リセス部上方における前記絶縁膜上に、フィールドプレート電極を形成する工程とを、備えており、
前記工程（Ａ）は、
（Ａ−１）前記半導体基板の上面に、側面部がテーパー形状である開口部を有するレジストを形成する工程と、
（Ａ−２）前記レジストをマスクとして使用して、前記半導体基板をエッチングすることにより、前記リセス部を形成する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（Ａ−２）は、
前記レジストに対する前記半導体基板のエッチング選択比が、１である条件で、前記エッチングを行う工程である、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する発明であり、たとえば高耐圧の要請があるパワー半導体デバイスに適用できる。
【背景技術】
【０００２】
高耐圧のダイオード、バイポーラトランジスタ、パワーＭＯＳＦＥＴおよびＩＧＢＴ等の高耐圧型半導体装置の接合終端部分では、主接合表面付近の空乏層端部の電界を緩和させる必要がある。当該空乏層端部の電界緩和のために、従来では、フィールドプレート構造やＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ：以下、リサーフと称する）層の形成構造が採用されている。
【０００３】
たとえば、特許文献１では、フィールドプレート構造とリサーフ層形成構造とを組み合わせることにより、素子耐圧を向上させる技術が開示されている。
【０００４】
当該特許文献１の図３に開示されている構成では、リサーフ層は、ｎ型の半導体基板の表面内に形成されている。当該リサーフ層は、電極層（ｐ型アノード領域）と接続されるように形成されており、当該電極層よりも低濃度のｐ型不純物により構成されている。また、当該リサーフ層は、半導体基板表面内に形成されたチャネルストッパ層とは所定の距離だけ隔てて形成されている。また、特許文献１の図３に開示されている半導体装置では、上記リサーフ層上に絶縁膜を介して導電膜（フィールドプレート電極）が設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３０６９３７（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に開示されているフィールドプレート電極下の絶縁膜の厚みが薄い場合には、フィールドプレート電極端部付近でアバランシェが発生し、素子耐圧は低くなる。したがって、フィールドプレート電極下の絶縁膜の厚みは、厚いことが要される。
【０００７】
しかしながら、当該絶縁膜の膜厚は、半導体基板と絶縁膜との間における段差の拡大を引き起こす。当該段差の拡大は、レジスト形成時におけるレジスト塗布ムラの発生や、写真製版時におけるフォーカスマージンの低下などの原因となる。
【０００８】
そこで、本発明は、フィールドプレート構造とリサーフ形成構造とを有する半導体装置の製造プロセスにおいて、レジスト塗布時の塗布ムラ発生を防止し、かつ写真製版時のフォーカスマージン向上を図ることができる半導体装置および、当該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、第一の導電型を有し、リセス部が形成された上面を有する半導体基板と、第二の導電型を有し、前記リセス部に隣接して前記半導体基板の表面内に形成される電極層と、前記電極層よりも濃度が低い前記第二の導電型の不純物を有し、前記リセス部の底面および前記電極層と接触するように前記半導体基板内に形成される、リサーフ層と、前記リセス部を充填するように、前記半導体基板の上面に形成される絶縁膜と、前記リセス部の上方における前記絶縁膜上に形成されるフィールドプレート電極とを、備えている。そして、前記リセス部の底面と接続するコーナ部は、丸みを帯びている。
【００１０】
また、本発明に係る請求項６に記載の半導体装置の製造方法は、（Ａ）第一の導電型を有する半導体基板の表面に、リセス部を形成する工程と、（Ｂ）半導体基板に第二の導電型の不純物を導入することにより、前記リセス部に隣接することとなる電極層を前記半導体基板の表面内に形成する工程と、（Ｃ）前記電極層よりも濃度が低い前記第二の導電型の不純物を前記半導体基板に導入することにより、前記リセスの底面および前記電極層と接触することとなるリサーフ層を、前記半導体基板内に形成する工程と、（Ｄ）前記リセス部を充填するように、絶縁膜を形成する工程と、（Ｅ）前記リセス部上方における前記絶縁膜上に、フィールドプレート電極を形成する工程とを、備えている。そして、前記工程（Ｃ）は、前記工程（Ａ）の後に、前記リセス部の底面に対して、前記不純物を導入することにより、前記リサーフ層を形成する工程である。
また、本発明に係る請求項７に記載の半導体装置の製造方法は、（Ａ）第一の導電型を有する半導体基板の表面に、リセス部を形成する工程と、（Ｂ）半導体基板に第二の導電型の不純物を導入することにより、前記リセス部に隣接することとなる電極層を前記半導体基板の表面内に形成する工程と、（Ｃ）前記電極層よりも濃度が低い前記第二の導電型の不純物を前記半導体基板に導入することにより、前記リセスの底面および前記電極層と接触することとなるリサーフ層を、前記半導体基板内に形成する工程と、（Ｄ）前記リセス部を充填するように、絶縁膜を形成する工程と、（Ｅ）前記リセス部上方における前記絶縁膜上に、フィールドプレート電極を形成する工程とを、備えている。そして、前記工程（Ａ）は、（Ａ−１）前記半導体基板の上面に、側面部がテーパー形状である開口部を有するレジストを形成する工程と、（Ａ−２）前記レジストをマスクとして使用して、前記半導体基板をエッチングすることにより、前記リセス部を形成する工程とを、備えている。
【発明の効果】
【００１１】
本発明では、リセス部を充填するように、半導体基板の上面に絶縁膜が形成される。そして、リセス部の上方における絶縁膜上に、フィールドプレート電極が形成される。
【００１２】
したがって、リセス部以外の半導体基板の上面における絶縁膜の膜厚低減を図ることができる。したがって、絶縁膜の形成後において、レジスト塗布処理を半導体基板上面１ら絶縁膜上面にかけて施したとしても、塗布ムラが発生することを抑制することができる。また、絶縁膜の形成後において、写真製版処理を半導体基板上面から絶縁膜上面にかけて施したとしても、フォーカスマージンを向上させることができる。なお、リサーフ層の上方における絶縁膜の膜厚は、リセス部の存在に起因して、厚くできる。したがって、素子耐圧の向上も図ることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の接合終端部の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】比較例の構成を示す断面図である。
【図１０】リサーフ層の深さと高耐圧型半導体装置の耐圧との相関を示す、シミュレーション結果図である。
【図１１】ドライブ時間と拡散層の深さとの関係を示す、シミュレーション結果図である。
【図１２】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１３】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１５】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１６】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１８】半導体基板の上面と絶縁膜の上面との間で生じる段差と、レジスト塗布ムラの有無との関係を示す実験結果図である。
【図１９】本発明に係る半導体装置に所定の電圧を印加する様子を示す断面図である。
【図２０】側面部がテーパー形状でないリセス部と、当該リセス部の周辺構造を示す拡大断面図である。
【図２１】リセス部の形状がテーパー形状でない場合における、当該リセス部付近の電界分布の様子を示すシミュレーション結果図である。
【図２２】側面部がテーパー形状であるリセス部と、当該リセス部の周辺構造を示す拡大断面図である。
【図２３】リセス部の形状がテーパー形状である場合における、当該リセス部付近の電界分布の様子を示すシミュレーション結果図である。
【図２４】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図２５】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図２６】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図２７】実施の形態６に係る半導体装置の構成を示す断面図である。
【図２８】実施の形態７に係る半導体装置の構成を示す断面図である。
【図２９】リセス部のコーナ部を電極層が覆わない構成を示す断面図である。
【図３０】実施の形態８に係る半導体装置の構成を示す断面図である。
【図３１】平面視において、リセス部のコーナ部をフィールドプレート電極が覆わない構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１５】
＜実施の形態１＞
図１は、実施の形態１に係る高耐圧型半導体装置（ダイオード）の接合終端部の構成を示す断面図である。
【００１６】
図１に示す構成において、Ｎ型の導電性を有する半導体基板７の表面内には、Ｐ型の導電性を有する電極層８が形成されている。また、半導体基板７の上面には、リセス部１２が形成されている。当該リセス部１２は、電極層８と交差するように形成されており、リセス部１２の一部は、当該電極層８内において形成されている。つまり、電極層８とリセス部１２とは隣接している。ここで、図１に示す構成では、電極層８の深さは、リセス部１２の深さよりも深い。
【００１７】
また、リサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）層９は、電極層８を囲繞するように半導体基板７内に形成されている。ここで、リサーフ層９は、電極層８よりも低濃度のＰ型（Ｐ−型）不純物により構成されている。図１に示すように、リサーフ層９は、電極層８とリセス部１２との交差部分を下方向から覆うように、電極層８の底面の一部およびリセス部１２の底面の一部と接触している。
【００１８】
さらに、半導体基板７の外周部において、当該半導体基板７の表面内にはチャネルストッパ層１０が形成されている。当該チャネルストッパ層１０はＮ型の導電型を有し、当該チャネルストッパ層１０の不純物濃度は、半導体基板７の不純物濃度より高い（Ｎ＋型）。また、当該チャネルストッパ層１０は、所定の距離だけ離れて、各構成（電極層８、リサーフ層９およびリセス部１２）を囲繞するように、半導体基板７の表面内に形成されている。
【００１９】
また、リセス部１２を充填するように、半導体基板７の上面に絶縁膜１５が形成されている。ここで、図１に示すように、当該リセス部１２よりも高い位置に存する半導体基板７の上面１３の一部においても、絶縁膜１５が形成されている。したがって、リサーフ層９の上方に存するリセス部１２内に形成されている絶縁膜１５の膜厚は、半導体基板７の上面１３に形成されている絶縁膜１５の膜厚よりも厚くなる。
【００２０】
また、図１に示すように、フィールドプレート電極１１，１４が半導体基板７上から絶縁膜１５の上に渡って形成されている。当該フィールドプレート電極１１，１４に所定の電圧を印加することにより、半導体基板７内において発生する空乏層を広げることができる。
【００２１】
ここで、フィールドプレート電極１１の一部は、半導体基板７の上面１３から露出している電極層８と接触しており、フィールドプレート電極１１の他の部分は、絶縁膜１５上に形成されている。より具体的に、フィールドプレート電極１１は、電極層８上から、リセス上方における膜厚の厚い絶縁膜１５の上面にかけて配設される。したがって、平面視において、当該フィールドプレート電極１１は、電極層８およびリサーフ層９の一部を覆っている。
【００２２】
また、フィールドプレート電極１４の一部は、半導体基板７の上面１３から露出しているチャネルストッパ層１０と接触しており、フィールドプレート電極１４の他の部分は、絶縁膜１５上に形成されている。換言すれば、フィールドプレート電極１４は、チャネルストッパ層１０上から、絶縁膜１５の上にかけて配設される。したがって、平面視において、当該フィールドプレート電極１４は、少なくともチャネルストッパ層１０を覆っている。
【００２３】
次に、実施の形態１に係る高耐圧型半導体装置の製造方法を、工程断面図を用いて説明する。
【００２４】
まず、たとえば、比抵抗ρ＝２３Ω・ｃｍ、厚さ７２５μｍである、Ｎ型の導電性を有する半導体基板７を用意する。
【００２５】
次に、写真製版処理により、当該半導体基板７上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、半導体基板７に対してボロンイオンの導入（第一のボロンイオン注入処理と称す）を行う。当該第一のボロンイオン注入処理は、たとえば、注入エネルギー２．０ＭｅＶ、濃度１．０Ｅ１２ａｔｏｍｓ／ｃｍ2、の条件で実施される。当該第一のボロンイオン注入処理後、レジストパターンを除去し、半導体基板７に対して熱拡散処理を実施する。これにより、図２に示すように、半導体基板７の表面内にＰ型のリサーフ層９が形成される。ここで、上記熱拡散処理は、たとえば、温度１２００℃、時間１２００ｍｉｎの条件で実施される。
【００２６】
次に、再び写真製版処理により、半導体基板７上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、半導体基板７に対してボロンイオンの導入（第二のボロンイオン注入処理と称す）を行う。当該第二のボロンイオン注入処理は、たとえば、注入エネルギー５０ｋｅＶ、濃度３．０Ｅ１４ａｔｏｍｓ／ｃｍ2、の条件で実施される。当該第二のボロンイオン注入処理後、レジストパターンを除去し、半導体基板７に対して再び熱拡散処理を実施する。これにより、図３に示すように、半導体基板７の表面内にＰ型の電極層８が形成される。ここで、当該熱拡散処理は、たとえば、温度１１５０℃、時間３００ｍｉｎの条件で実施される。
【００２７】
ここで、上記各ボロンイオン注入処理の条件より分かるように、リサーフ層９の不純物イオン濃度は、電極層８の不純物濃度よりも低い。さらに、リサーフ層９の深さは、電極層８の深さよりも深い。なお、電極層８の両サイドは、リサーフ層９と接触しており、平面視において、リサーフ層９は電極層８を囲繞している。
【００２８】
次に、３度目の写真製版処理により、半導体基板７上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、半導体基板７に対してエッチング処理を施す。当該エッチング処理により、図４に示すように、深さ１μｍのリセス部１２が形成される。図４に示すように、電極層８の一部（図４において、リセス部１２間に存する電極層８）は除去されずに残存しているが、電極層８の他の部分の上部およびリサーフ層９の上部が除去される。図４に示すように、リセス部１２の底面からは、電極層８、リサーフ層９およびＮ型半導体基板７が露出している。リセス部１２の形成により、半導体基板７の上面は、リセス部１２の底面と、当該リセス部１２の底面より高い位置に存する上面１３とから構成される。
【００２９】
次に、リセス部１２が形成された半導体基板７の上面に対して、熱酸化処理を施す。当該熱酸化処理により、酸化膜である絶縁膜１５が形成される。その後、絶縁膜１５の上面に対して平坦化処理（たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理）を施す。当該熱酸化処理および平坦化処理により、図５に示すように、リセス部１２を充填するように、半導体基板７の上面１３に絶縁膜１５が形成される。当該絶縁膜１５の上面は平坦化され、当該絶縁膜１５のリセス部１２における厚さは１．５μｍ程度である。
【００３０】
次に、４度目の写真製版処理により、絶縁膜１５上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、絶縁膜１５に対してドライエッチング処理を施す。当該ドライエッチング処理により、図６に示すように、絶縁膜１５に複数の開口部を形成する。当該一部の開口部の底面からは、半導体基板７の上面１３が部分的に露出される。また、他の開口部の底面からは、電極層８が部分的に露出される。
【００３１】
次に、５度目の写真製版処理により、絶縁膜１５上および半導体基板７上にレジストパターンを形成する。当該レジストパターンは図示を省略しているが、当該レジストパターンにより電極層８の上面は覆われており、当該レジストパターンの開口部より半導体基板７の上面１３の一部が露出している。
【００３２】
そして、当該レジストパターンをマスクとして使用して、半導体基板７の露出している上面１３に対して砒素イオンの導入（砒素イオン注入処理と称す）を行う。当該砒素イオン注入処理は、たとえば、注入エネルギー５０ｋｅＶ、濃度２．０Ｅ１５ａｔｏｍｓ／ｃｍ2、の条件で実施される。当該砒素イオン注入処理後、レジストパターンを除去し、半導体基板７に対して再び熱拡散処理を実施する。これにより、図７に示すように、半導体基板７の表面内にＮ＋型のチャネルストッパ層１０が形成される。ここで、当該熱拡散処理は、たとえば、温度１１５０℃、時間１５ｍｉｎの条件で実施される。なお、平面視において、チャネルストッパ層１０は、所定の距離だけ離れて、リサーフ層９を囲繞している。
【００３３】
次に、図７に示した構成を有する半導体基板７に対して、上面方向からスパッタ法を施す。当該スパッタ法により、半導体基板７の上面１３および絶縁膜１５の上面に、Ａｌ（アルミニウム）−Ｓｉ（シリコン）膜を成膜する。ここで、半導体基板７の上面１３における当該Ａｌ−Ｓｉ膜の膜厚は、たとえば４μｍである。
【００３４】
次に、６度目の写真製版処理により、Ａｌ−Ｓｉ膜上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、Ａｌ−Ｓｉ膜に対してドライエッチング処理を施す。当該ドライエッチング処理によりＡｌ−Ｓｉ膜を部分的に除去することにより、図８に示すように、フィールドプレート電極１１，１４が形成される。図８に示すように、断面形状がＴ字状であるフィールドプレート電極１１は、電極層８上から絶縁膜１５上にかけて形成される。他方、断面形状がＬ字状である各フィールドプレート電極１４は、各チャネルストッパ層１０上から絶縁膜１５上にかけて形成される。
【００３５】
次に、実施の形態１に係る発明の効果を、比較例と比較しながら説明する。
【００３６】
比較例は、上記で説明した半導体装置の製造プロセスにおいて、リセス部１２の形成工程（図４の工程）を省略して形成する。当該リセス部１２形成工程を省略した製造プロセスにより、図９に示す構造を有する比較例が形成される。当該比較例は、当然に、半導体基板７の上面にリセス部が形成されていない。また、半導体基板７上に形成される絶縁膜１５の膜厚は、一定である（上記図１，８の構成では、絶縁膜１５はリセス部１２において厚膜となり、半導体基板７の上面１３において薄膜となる）。
【００３７】
当該比較例において、フィールドプレート電極１１下の絶縁膜の厚みが薄い場合には、フィールドプレート電極１１端部付近でアバランシェが発生し、素子耐圧は低くなる。したがって、フィールドプレート電極１１下の絶縁膜１５の厚みは、厚いことが必要となる。しかしながら、当該絶縁膜１５の膜厚は、半導体基板７上面と絶縁膜１５上面との間における段差の拡大を引き起こす。当該段差の拡大は、当該段差形成後において、レジスト形成時におけるレジスト塗布ムラの発生や、写真製版時におけるフォーカスマージンの低下などの原因となる。
【００３８】
これに対して、実施の形態１に係る発明では、リセス部１２の形成を行い、当該リセス部１２を充填するように、半導体基板７の上面１３において絶縁膜１６を形成している（図４〜６参照）。したがって、実施の形態１に係る半導体装置では、図１，８に示すように、リサーフ層９の上方において絶縁膜１５は厚膜となり、半導体基板７の上面１３上において絶縁膜１５は薄膜となる。
【００３９】
このように、半導体基板７の上面１３における絶縁膜１５の膜厚低減を図ることができる。したがって、絶縁膜１５の形成後において、レジスト塗布処理を半導体基板７上面１３から絶縁膜１５上面にかけて施したとしても、塗布ムラが発生することを抑制することができる。また、絶縁膜１５の形成後において、写真製版処理を半導体基板７上面１３から絶縁膜１５上面にかけて施したとしても、フォーカスマージンを向上させることができる。なお、リサーフ層９の上方における絶縁膜１５の膜厚は、リセス部１２の存在に起因して、厚くできる。したがって、素子耐圧の向上も図ることができる。
【００４０】
なお、上記では、半導体基板７がＮ型の導電型を有し、電極層８がＰ型の導電型を有し、リサーフ層９がＰ−型の導電型を有し、チャネルストッパ層１０がＮ＋型を有する場合について言及した。しかしながら、各導電型は反転していても良い。つまり、図１の構成において、半導体基板７がＰ型の導電型を有し、電極層８がＮ型の導電型を有し、リサーフ層９がＮ−型の導電型を有し、チャネルストッパ層１０がＰ＋型を有する形態であっても良い。ここで、当該導電型を反転した構成においても、上記と同様の効果を得ることができる。
【００４１】
また、半導体基板７は、シリコン（Ｓｉ）で構成されていても良いが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体で構成されていても良い。半導体基板７がどのような半導体材料で構成されていたとしても、上記と同様の効果を得ることができる。
【００４２】
＜実施の形態２＞
図１０は、リサーフ層９の深さと高耐圧型半導体装置の耐圧（６００Ｖクラス）との相関を示す、シミュレーション結果である。
【００４３】
図１０から分かるように、リサーフ層９を深くすることにより、半導体装置の耐圧を向上させることができる。しかしながら、リサーフ層９における不純物濃度は、１．０Ｅ１５ａｔｏｍｓ／ｃｍ3程度と、非常に薄い。したがって、深いリサーフ層９を形成するためには、非常に長い時間の熱拡散処理が必要となる。
【００４４】
図１１は、１２００℃の熱拡散処理を想定した場合における、ドライブ時間（熱拡散処理時間）と拡散層の深さとの関係を示す、シミュレーション結果である。ここで、当該シミュレーションでは、比抵抗２３Ω・ｃｍであるＮ型のシリコン基板に対して、加速電圧１．７ＭｅＶ、注入量１．０Ｅ１２ａｔｏｍｓ／ｃｍ2の条件でボロン注入した場合を想定した。
【００４５】
図１１から分かるように、たとえば８．５μｍ程度の拡散深さを得るためには（換言すれば、深さ８．５μｍ程度のリサーフ層９を形成するためには）、１２００分と非常に長いドライブ時間（熱拡散処理）が必要となる。
【００４６】
本実施の形態では、リサーフ層９の形成に際してドライブ時間の短縮化を図ることができる、半導体装置の製造方法を提供する。なお、後述より分かるように、実施の形態１で記載した製造方法により作成された半導体装置と、本実施の形態２で説明する製造方法により作成された半導体装置とは、同じ構成を有する。
【００４７】
以下、実施の形態２に係る高耐圧型半導体装置の製造方法を、工程断面図を用いて説明する。
【００４８】
まず、たとえば、比抵抗ρ＝２３Ω・ｃｍ、厚さ７２５μｍである、Ｎ型の導電性を有する半導体基板７を用意する。
【００４９】
次に、写真製版処理により、半導体基板７上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、半導体基板７に対してエッチング処理を施す。当該エッチング処理により、図１２に示すように、深さ１μｍのリセス部１２が形成される。ここで、図１２では、上記レジストパターンの図示を省略している。図１２に示すように、リセス部１２の形成により、半導体基板７の上面は、リセス部１２の底面と、当該リセス部１２の底面より高い位置に存する上面１３とから構成される。
【００５０】
次に、リセス部１２の形成の際に使用したレジストパターンを再度使用して、半導体基板７に対して（具体的には、リセス部１２の底面に対して）ボロンイオンの導入（第一のボロンイオン注入処理と称す）を実施する。当該第一のボロンイオン注入処理は、たとえば、注入エネルギー２．０ＭｅＶ、濃度１．０Ｅ１２ａｔｏｍｓ／ｃｍ2、の条件で実施される。当該第一のボロンイオン注入処理後、レジストパターンを除去し、半導体基板７に対して熱拡散処理を実施する。これにより、図１３に示すように、半導体基板７の表面内に（より具体的に、リセス部１２の底面内に）Ｐ型のリサーフ層９が形成される。ここで、上記熱拡散処理は、たとえば、温度１２００℃、時間６００ｍｉｎの条件で実施される。
【００５１】
次に、リセス部１２が形成された半導体基板７の上面に対して、熱酸化処理を施す。当該熱酸化処理により、酸化膜である絶縁膜１５が形成される。その後、絶縁膜１５の上面に対して平坦化処理（たとえば、ＣＭＰ処理）を施す。当該熱酸化処理および平坦化処理により、図１４に示すように、リセス部１２を充填するように、半導体基板７の上面１３に絶縁膜１５が形成され、当該絶縁膜１５の上面は平坦化される。リセス部１２における絶縁膜１５の膜厚は、１．５μｍ程度である。
【００５２】
次に、再び写真製版処理により、絶縁膜１５上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、絶縁膜１５に対してドライエッチング処理を施す。当該ドライエッチング処理により、絶縁膜１５に開口部が形成される。当該開口部の底面からは、リセス部９で囲まれている半導体基板７の上面１３が部分的に露出する。
【００５３】
次に、上記レジストパターンおよび開口部を有する絶縁膜１５をマスクとして使用して、当該開口部から露出している半導体基板７の上面１３に対してボロンイオンの導入（第二のボロンイオン注入処理と称す）を行う。当該第二のボロンイオン注入処理は、たとえば、注入エネルギー５０ｋｅＶ、濃度３．０Ｅ１４ａｔｏｍｓ／ｃｍ2、の条件で実施される。当該第二のボロンイオン注入処理後、レジストパターンを除去し、半導体基板７に対して再び熱拡散処理を実施する。これにより、図１５に示すように、半導体基板７の表面内にＰ型の電極層８が形成される。ここで、当該熱拡散処理は、たとえば、温度１１５０℃、時間３００ｍｉｎの条件で実施される。
【００５４】
ここで、上記各ボロンイオン注入処理の条件より分かるように、リサーフ層９の不純物イオン濃度は、電極層８の不純物濃度よりも低い。また、図１５に示すように、リサーフ層９の深さは、電極層８の深さよりも深い。なお、電極層８の両サイドは、リサーフ層９と接触しており、平面視において、リサーフ層９は電極層８を囲繞している。また、図１５に示すように、リセス部１２は、部分的に電極層８を横切っており、電極層８の深さは、リセス部１２の深さよりも深い。したがって、電極層８はリセス部１２の底面と接触している。
【００５５】
次に、３度目の写真製版処理により、絶縁膜１５上および半導体基板７上にレジストパターンを形成する。当該レジストパターンは図示を省略しているが、当該レジストパターンにより電極層８の上面は覆われているが、当該レジストパターンの開口部より絶縁膜１５の一部が露出している。
【００５６】
そして、当該レジストパターンをマスクとして使用して、絶縁膜１５に対してドライエッチング処理を施す。当該ドライエッチング処理により、絶縁膜１５に開口部が形成される。当該開口部の底面からは、半導体基板７の上面１３が部分的に露出する。
【００５７】
そして、当該レジストパターンおよび絶縁膜１５をマスクとして使用して、半導体基板７の露出している上面１３に対して砒素イオンの導入（砒素イオン注入処理と称す）を行う。当該砒素イオン注入処理は、たとえば、注入エネルギー５０ｋｅＶ、濃度２．０Ｅ１５ａｔｏｍｓ／ｃｍ2、の条件で実施される。当該砒素イオン注入処理後、レジストパターンを除去し、半導体基板７に対して再び熱拡散処理を実施する。これにより、図１６に示すように、半導体基板７の表面内にＮ＋型のチャネルストッパ層１０が形成される。ここで、当該熱拡散処理は、たとえば、温度１１５０℃、時間１５ｍｉｎの条件で実施される。なお、平面視において、チャネルストッパ層１０は、所定の距離だけ離れて、リサーフ層９を囲繞している。
【００５８】
次に、図１６に示した構成を有する半導体基板７に対して、上面方向からスパッタ法を施す。当該スパッタ法により、半導体基板７の上面１３および絶縁膜１５の上面に、Ａｌ（アルミニウム）−Ｓｉ（シリコン）膜を成膜する。ここで、半導体基板７の上面１３における当該Ａｌ−Ｓｉ膜の膜厚は、たとえば４μｍである。
【００５９】
次に、４度目の写真製版処理により、Ａｌ−Ｓｉ膜上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして使用して、Ａｌ−Ｓｉ膜に対してドライエッチング処理を施す。当該ドライエッチング処理によりＡｌ−Ｓｉ膜を部分的に除去することにより、図１７に示すように、フィールドプレート電極１１，１４が形成される。図１７に示すように、断面形状がＴ字状であるフィールドプレート電極１１は、電極層８上から絶縁膜１５上にかけて形成される。他方、断面形状がＬ字状である各フィールドプレート電極１４は、各チャネルストッパ層１０上から絶縁膜１５上にかけて形成される。
【００６０】
本実施の形態では、実施の形態１で説明した効果に加えて、下記の効果も奏することができる。
【００６１】
つまり、実施の形態１で説明した製造プロセスを採用した場合（つまり、半導体基板７の上面１３に対して、リサーフ層９のイオン注入処理を施す場合）には、リサーフ層９の形成のための熱拡散処理には非常に長い時間が必要となる。これは、上記の通り、リサーフ層９における不純物濃度が、非常に薄いからである。
【００６２】
これに対して、本実施の形態で説明した製造プロセスでは、半導体基板７にリセス部１２を形成した後、当該リセス部１２の底面に対して、リサーフ層９の形成処理（イオン注入処理など）を施している。
【００６３】
したがって、リセス部１２の深さ分だけ、実効的なリサーフ層９の拡散深さが深くなる。よって、半導体基板７の上面１３から所定の深さのリサーフ層９を形成する場合には、実施の形態１の製造プロセスを採用した場合より、本実施の形態の製造プロセスを採用した場合の方が、リサーフ層９の形成のための熱拡散処理を短縮化することができる。
【００６４】
＜実施の形態３＞
上記において、半導体基板７の上面１３と絶縁膜１５の上面との間における段差が大きくなると、当該段差においてレジストを塗布するとき、レジスト塗布ムラが発生することに言及した。図１８は、当該段差に起因したレジスト塗布ムラの発生を示す実験結果である。図１８に示す実験結果は、複数種類の上記段差を形成し、各段差毎にレジスト塗布ムラ発生の有無を調査した結果である。
【００６５】
ここで、図１８の結果が得られた実験では、８インチシリコンウエハに膜厚の異なる酸化膜を形成し、上述した段差を複数種類（５種類の段差：０．５μｍ、０．８μｍ、１．０μｍ、１．５μｍ、２．０μｍ）形成した。そして、当該各段差に対して、粘性が１９ｃｐであるポジレジストを回転数１４００ｒｐｍで塗布し、膜厚１．８μｍのレジストを形成した。
【００６６】
図１８を含む実験を通じて、一般的なレジスト塗布条件では、半導体基板７の上面１３と絶縁膜１５の上面との間における段差が１．０μｍ以上となると、レジスト塗布ムラが発生することが確認された。
【００６７】
以上のことから、リサーフ層９上方において１．０μｍ以上の絶縁膜１５を形成する必要がある場合に、本発明に係る半導体装置の構造が効果的となることが分かる。
【００６８】
たとえば、リサーフ層９とフィールドプレート電極１１との間に、膜厚１．５μｍ程度の絶縁膜１５が必要な構成を想定する。
【００６９】
比較例である図９の構成の場合には、当該１．５μｍが、そのまま半導体基板７の上面と絶縁膜１５の上面との間における段差の大きさとなる。したがって、段差が１．５μｍなので、レジスト塗布ムラが発生する。
【００７０】
これに対して、リセス部１２を形成する本発明の構成を採用し、たとえばリセス部１２の深さを１．０μｍに設定したとする。この場合には、リサーフ層９とフィールドプレート電極１１との間に、膜厚１．５μｍ程度の絶縁膜１５を形成したとしても、半導体基板７の上面１３と絶縁膜１５の上面との間における段差は、０．５μｍ程度済む。当該０．５μｍ程度の段差では、レジスト塗布ムラ発生しない。
【００７１】
以上のように、リサーフ層９とフィールドプレート電極１１との間における絶縁膜１５の膜厚（換言すれば、リセス部１２内に形成された絶縁膜１５の膜厚）が、１μｍ以上である構成の場合には、本願発明の半導体装置の効果が効果的に発揮される。
【００７２】
＜実施の形態４＞
図１９に示すように、本発明に係る半導体装置において、フィールドプレート電極１１を接地電位とし、半導体基板７の下面２９に対して６００Ｖを印加したとする。ここで、図２０の拡大断面図が示すように、リセス部１２の側面部は、テーパー形状でないとする。つまり、リセス部１２の底面に対してリセス部１２の側面部が垂直に形成されているとする。この場合には、リセス部１２、電極層８およびリサーフ層９周辺の領域では、図２１に示す電界分布が形成される。図２１は、上記電圧印加および図１９，２０の構成を想定した、シミュレーション結果である。
【００７３】
図２１において、横軸のＡ−Ｂは、図２０に示すＡ−Ｂ領域に対応している。また、縦軸は、電界強度（Ｖ／ｃｍ）を示している。
【００７４】
図２１から分かるように、図２０に示したリセス部１２の形状の場合には、リセス部１２のコーナ部（リセス部１２の底面とリセス部１２の側面との交差部）において、電界強度を急激に高くなる。つまり、リセス部１２のコーナ部付近が、電界の最も高い領域となっている。当該電界強度の急激な増加は、半導体装置の耐圧保持が不安定となる原因となる。
【００７５】
そこで、本実施の形態に係る半導体装置では、リセス部１２の側面部は、テーパー形状を有している。
【００７６】
具体的に、図２２の拡大断面図が示すように、本実施の形態では、リセス部１２の底面からリセス部１２の側面までの角度θが、９０°よりも大きくなっている（θ＞９０°）。
【００７７】
図１に示した構成においてリセス部１２形状として図２２の形状を採用し、フィールドプレート電極１１を接地電位とし、半導体基板７の下面に対して６００Ｖを印加したとする。この場合には、リセス部１２、電極層８およびリサーフ層９周辺の領域では、図２３に示す電界分布が形成される。図２３は、上記電圧印加および図１，２２の構成を想定した、シミュレーション結果である。
【００７８】
図２３において、横軸のＣ−Ｄは、図２２に示すＣ−Ｄ領域に対応している。また、縦軸は、電界強度（Ｖ／ｃｍ）を示している。
【００７９】
図２１と図２３との比較から分かるように、図２２に示したリセス部１２の形状の場合には（つまり、リセス部１２の側面部をテーパー形状にすることで）、リセス部１２のコーナ部付近における電界が緩和される。
【００８０】
以上のように、本実施の形態に係る半導体装置では、リセス部１２の側面部はテーパー形状を有している。したがって、リセス部１２のコーナ部付近における電界が緩和され、これにより、半導体装置の耐圧保持をより安定的とすることができる。
【００８１】
＜実施の形態５＞
本実施の形態では、実施の形態４で説明した側面部がテーパー形状を有するリセス部１２（図２２の参照）の形成方法について、拡大工程断面図を用いて説明する。なお、各拡大工程断面図は、形成されるリセス部１２の側面部周辺を拡大図示している。
【００８２】
また、本実施の形態で説明する製造プロセスは、図４または図１２を用いて説明したリセス部１２の形成プロセスの詳細であると把握できる。
【００８３】
まずはじめに、半導体基板７の上面に対して、写真製版処理を施す。これにより、図２４に示すように、半導体基板７上面に、開口部を有するレジストパターン２９が形成される。ここで、当該開口部の底面からは、半導体基板７の上面におけるリセス部１２が形成される予定の領域が露出する。
【００８４】
次に、レジストパターン２９に対して、ポストベーク処理を施す。ここで、当該ポストベーク処理は、たとえば温度１３０℃、時間１５０ｓｅｃの条件で実施される。当該ポストベーク処理により、レジストパターン２９がひきしまり、図２５に示すように、レジストパターン２９の開口部側面がテーパー形状となる。つまり、レジストパターン２９の開口部の幅寸法は、当該開口部の底面から上面に至るに連れて、連続的に大きくなる。
【００８５】
次に、レジストパターン２９をマスクとして使用して、半導体基板７の上面に対してエッチング処理施す。当該エッチング処理により、図２６に示すように、側面部がテーパー形状であるリセス部１２を半導体基板７の表面内に形成することができる。
【００８６】
ここで、レジストパターン２９に対して半導体基板７の方がより多くエッチングされると、レジストパターン２９のテーバー形状を、半導体基板７に形成されるリセス部１２の形状に反映できなくなる。したがって、レジストパターン２９に形成されるテーパー形状の傾斜具合にも依存するが、エッチング選択比（半導体基板７のエッチング量／レジストパターン２９のエッチング量）は、２以下であることが望ましい。また、エッチング選択比が１である場合には、レジストパターン２９のテーパー形状を、そのままリセス部１２のテーパー形状に反映できる。
【００８７】
以上のように、本実施の形態では、側面部がテーパー形状である開口部を有するレジストパターン２９を、半導体基板７上に形成する。そして、当該レジストパターン２９をマスクとして、半導体基板７に対してエッチング処理を施す。
【００８８】
したがって、半導体基板７の表面内に、側面部の形状がテーパー形状であるリセス部１２を、簡単に形成することができる。
【００８９】
また、当該エッチングをエッチング選択比１の条件で行うことにより、レジストパターン２９の開口部が有するテーパー形状を、そのままリセス部１２の側面部に反映させることができる。
【００９０】
＜実施の形態６＞
リセス部１２の底面部とリセス部１２の側面部とが接続するコーナ部では、半導体基板７内に生じる電界が集中しやすくなる。したがって、当該コーナ部における電界緩和が、半導体装置の安定的な耐圧保持につながる。
【００９１】
そこで、本実施の形態では、リセス部１２の底面と接続するコーナ部３５，３６は、丸みを帯びている（つまり、ラウンド形状を有する）。図２７は、本実施の形態に係るリセス部１２およびその周辺の構成を示す断面図である。
【００９２】
図２７に示すように、リセス部１２の底面部とリセス部１２の側面部とが接続するコーナ部３５，３６は、丸みを帯びている。当該リセス部１２の形成方法は、たとえば下記の通りである。
【００９３】
まず、図４または図１２に示す構成において、リセス部１２に対して熱酸化膜を形成する。その後、当該熱酸化膜を除去することにより、リセス部１２のコーナ部３５，３６に丸みを持たせることができる。
【００９４】
以上のように、本実施の形態に係るリセス部１２では、当該リセス部１２のコーナ部３５，３６が丸みを帯びている。したがって、コーナ部が角ばっている場合よりも、丸みを帯びているコーナ部３５，３６の方が、当該コーナ部３５，３６における電界集中を緩和させることができる。よって、結果として、半導体装置の安定的な耐圧保持が可能となる。
【００９５】
＜実施の形態７＞
実施の形態６で説明したように、リセス部１２の底面部と接続するコーナ部では、半導体基板７内に生じる電界が集中しやすくなる。そこで、本実施の形態では、リセス部１２の底面と接続するコーナ部は、電極層８により覆われている。図２８は、本実施の形態に係る半導体装置の構成を示す拡大断面図である。
【００９６】
図２８に示すように、本実施の形態では、電極層８と接触する側において、リセス部１２の底面部とリセス部の側面部とが接続するコーナ部３５は、下方向から、電極層８により覆われている。したがって、電極層８は、リセス部１２の側面およびリセス部１２の底面の一部と接触することとなる。
【００９７】
以上のように、本実施の形態では、リセス部１２のコーナ部３５が電極層８により覆われている。したがって、リセス部１２のコーナ部３５が電極層８により覆われない構成（図２９参照）よりも、図２８の構成の方が、コーナ部３５における電界集中を緩和させることができる。よって、結果として、半導体装置の安定的な耐圧保持が可能となる。
【００９８】
なお、図２９に示す、リセス部１２のコーナ部３５が電極層８により覆われない構成では、電極層８は、リセス部１２の側面部のみと接触している。
【００９９】
＜実施の形態８＞
実施の形態６、７で説明したように、リセス部１２の底面部と接続するコーナ部では、半導体基板７内に生じる電界が集中しやすくなる。そこで、本実施の形態では、平面視において、フィールドプレート電極１１は、リセス部１２の底面と接続するコーナ部３５を完全に覆うように形成されている。図３０は、本実施の形態に係る半導体装置の構成を示す拡大断面図である。
【０１００】
電極層８と接触するリセス部１２側に着目する。すると、図３０に示すように、リセス部１２の底面部と接続するリセス部１２のコーナ部３５は、丸みを帯びている。したがって、当該コーナ部３５を平面視した場合、所定の幅を有する。また、図３０に示すように、半導体装置を上方向から見た場合、絶縁膜１５上に形成されているフィールドプレート電極１１は、リセス部１２の底面と接続するコーナ部３５を完全に覆っている。したがって、フィールプレート電極１１は、電極層８の上方から、コーナ部３５と接続するリセス部１２の底面上方にかけて、形成されている。
【０１０１】
以上のように、本実施の形態では、平面視において、リセス部１２のコーナ部３５がフィールドプレート電極１１により完全に覆われている。したがって、リセス部１２のコーナ部３５がフィールドプレート電極１１により完全に覆われない構成（図３１参照）よりも、図３０の構成の方が、フィールドプレート効果がより発揮される。よって、コーナ部３５における電界集中を緩和させることができ、結果として、半導体装置の安定的な耐圧保持が可能となる。
【０１０２】
なお、図３１に示す、リセス部１２のコーナ部３５がフィールドプレート電極１１により完全に覆われない構成では、フィールドプレート電極１１は、平面視において、丸みを帯びたコーナ部３５の一部のみを覆っている。
【０１０３】
上記各実施の形態では、半導体装置としてダイオードを想定していた。しかしながら、リサーフ層と絶縁膜１５上に形成されるフィールドプレート電極とを有する他の高耐圧半導体装置（バイポーラトランジスタ、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等）においても、上記各実施の形態に係る半導体装置の構成を適用することができる。
【符号の説明】
【０１０４】
７  半導体基板、８  電極層、９  リサーフ層、１０  チャネルストッパ層、１１，１４  フィールドプレート電極、１２  リセス部、１３  （半導体基板の）上面、１５  絶縁膜、２９  レジストパターン、３５，３６  （リセス部の）コーナ部。
【図１】
0005409247.tif 000002
【図２】
0005409247.tif 000003
【図３】
0005409247.tif 000004
【図４】
0005409247.tif 000005
【図５】
0005409247.tif 000006
【図６】
0005409247.tif 000007
【図７】
0005409247.tif 000008
【図８】
0005409247.tif 000009
【図９】
0005409247.tif 000010
【図１０】
0005409247.tif 000011
【図１１】
0005409247.tif 000012
【図１２】
0005409247.tif 000013
【図１３】
0005409247.tif 000014
【図１４】
0005409247.tif 000015
【図１５】
0005409247.tif 000016
【図１６】
0005409247.tif 000017
【図１７】
0005409247.tif 000018
【図１８】
0005409247.tif 000019
【図１９】
0005409247.tif 000020
【図２０】
0005409247.tif 000021
【図２１】
0005409247.tif 000022
【図２２】
0005409247.tif 000023
【図２３】
0005409247.tif 000024
【図２４】
0005409247.tif 000025
【図２５】
0005409247.tif 000026
【図２６】
0005409247.tif 000027
【図２７】
0005409247.tif 000028
【図２８】
0005409247.tif 000029
【図２９】
0005409247.tif 000030
【図３０】
0005409247.tif 000031
【図３１】
0005409247.tif 000032