(57)【特許請求の範囲】
【請求項１】
アクティブマトリックス基板と対向基板と当該２つの基板間に挟持された液晶層とを含む液晶パネル、及びバックライトを備えた透過型のＦＦＳモード液晶装置であって、
前記アクティブマトリックス基板においては、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、当該ゲート絶縁膜上に形成された結晶性半導体膜及び／又は非晶質半導体膜からなるチャネル層と、当該チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置され、
前記チャネル層は前記ゲート電極の形成領域内に形成され、
前記ソース電極及び前記ドレイン電極は前記チャネル層の形成領域内に金属膜よりなる同一膜で形成され、
前記ソース電極及び前記ドレイン電極の直上には、開口部を有して互いに離間して形成され、透光性導電材料の同一膜からなる一対の酸化物導電膜が形成され、
前記開口部に対応した領域で、前記チャネル層の表層が削られてチャネル領域が形成され、
前記ドレイン電極の直上に形成された前記酸化物導電膜は、前記ドレイン電極上から前記チャネル層の形成領域外側まで延設され、当該延設の途中において前記チャネル層の側面に接して当該側面を覆い、かつ、当該酸化物導電膜の延設部分により前記画素電極が形成され、
前記画素電極と対向して配置され、前記画素電極との間でフリンジ電界を発生する透光性導電材料からなる対向電極が形成され、
前記ゲート絶縁膜上の前記ゲート電極より離間した位置に、前記チャネル層と同層の半導体膜と前記ソース電極及び前記ドレイン電極と同一膜よりなるソース配線とが同一パターン形状で積層された、
ＦＦＳモード液晶装置。
【請求項２】
前記ソース配線の表面と、当該ソース配線及び当該ソース配線の下層に形成された前記半導体膜の両側面とを覆って、前記画素電極と同一膜よりなる酸化物導電膜が形成された請求項１に記載のＦＦＳモード液晶装置。
【請求項３】
前記ソース電極の直上に形成された前記酸化物導電膜は前記ソース電極上から前記ソース配線上まで延設され、かつ、前記ソース電極上から前記チャネル層の形成領域外側まで延設される途中において前記チャネル層の側面に接して当該側面を覆っており、前記ソース配線が当該酸化物導電膜からなる接続配線を介して前記ソース電極に接続された請求項１に記載のＦＦＳモード液晶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＦＳモード液晶装置に関するものである。
【背景技術】
【０００２】
画素スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス型の液晶装置や有機ＥＬ（electroluminescence）装置等の電気光学装置は、その低消費電力及び薄型という特徴を活かして、フラットパネルディスプレイ等として利用されている。
フラットパネルディスプレイにおいては、より一層の大型化や高精細（high definition：ＨＤ）化が進むと考えられ、画素スイッチング素子として従来一般使用されている非晶質シリコンＴＦＴ（ａ−ＳｉＴＦＴ）よりも駆動能力が優れたＴＦＴが必要になってくると考えられる。
ａ−ＳｉＴＦＴよりも駆動能力が優れたＴＦＴとしては、多結晶シリコンＴＦＴ（ｐｃ−ＳｉＴＦＴ）あるいは微結晶シリコンＴＦＴ（μｃ−ＳｉＴＦＴ）等の結晶性シリコンＴＦＴが検討されている。
【０００３】
近年、液晶装置やＥＬ装置の狭額縁化や低コスト化を実現するために、駆動用ＴＦＴを用いたソースドライバやゲートドライバ等の駆動回路を、画素スイッチング用ＴＦＴを有する画素領域と同一基板上に形成した駆動回路一体型が開発されてきている。駆動回路を画素領域と同一基板上に形成することで、外付けＩＣチップのコスト削減が図れ、またＩＣチップの実装面積がいらないことから狭額縁化が可能となる。
駆動用ＴＦＴには、画素スイッチング用ＴＦＴに比べて大きな駆動電圧がより長時間印加され続けるため、電気特性の劣化が大きくなる。そのため、かかる用途においても、信頼性が高く、移動度の大きな多結晶シリコンＴＦＴ（ｐｃ−ＳｉＴＦＴ）あるいは微結晶シリコンＴＦＴ（μｃ−ＳｉＴＦＴ）等の結晶性シリコンＴＦＴが好ましく用いられる。
【０００４】
ｐｃ−Ｓｉあるいはμｃ−Ｓｉ等の結晶性シリコン膜は結晶欠陥によるトラップ密度や欠陥準位が抑えられることから、これらを用いることで、閾値電圧シフトが低く、電界効果移動度の高い素子特性に優れたＴＦＴが得られる。
特にμｃ−Ｓｉの場合、一般的には結晶粒径１００ｎｍ以下の均一な結晶粒を有しており、これを用いることで、ＴＦＴの素子特性のバラツキが少なくなり、好ましい。
【０００５】
従来、ｐｃ−Ｓｉあるいはμｃ−Ｓｉ等の結晶性Ｓｉ膜の形成方法としては、はじめにａ−Ｓｉ膜を形成した後にレーザ光を照射するレーザアニールによりａ−Ｓｉ膜を多結晶化する方法（特許文献１の請求項１等を参照）、及びプラズマＣＶＤ（Chemical  Vapor  Deposition）法により直接、μｃ−Ｓｉ膜を成膜する方法（特許文献２の段落００４１等を参照）が知られている。
【０００６】
液晶装置の画素スイッチング用ＴＦＴとしては、逆スタガード（inverted staggered）型が広く使用されている。また、ＴＦＴの製造には複数のフォトリソグラフィ工程が必要となるが、生産性向上の観点から、フォトリソグラフィ工程数を減らすことが望まれている。このため、比較的少ないフォトリソグラフィ工程数で製造が可能なことから、逆スタガード型のＴＦＴにおいて、チャネル背面をエッチングするバックチャネルエッチ型が使用されることが多い。
【０００７】
上記バックチャネルエッチ型においてチャネル層としてｐｃ−Ｓｉ膜あるいはμｃ−Ｓｉ膜等の結晶性Ｓｉ膜を用いる場合、その上には通常ａ−Ｓｉ膜が積層される。これは以下の理由によるものである。
バックチャネルエッチングを行う際に、ソース・ドレイン電極とのオーミックコンタクト層（ｎ層）とチャネル層の半導体膜とのエッチング選択性を確保することが困難である。そのため、基板面内のｎ層の膜厚ばらつきやエッチングレートのばらつきを考慮して、チャネル層の半導体膜の膜厚を厚く設定するとともに、エッチング時間を充分長く設定しておく必要がある。
しかしながら、特許文献１に記載のレーザアニールによりａ−Ｓｉ膜を多結晶化する方法では、はじめに形成するａ−Ｓｉ膜を厚く成膜するとａ−Ｓｉ膜の下層部まで充分に溶融できないため、ゲート絶縁膜との界面部分まで厚み方向全体に良好な結晶性を有する結晶性Ｓｉ膜を形成することが難しい。また特許文献２に記載のプラズマＣＶＤ法により直接μｃ−Ｓｉ膜を成膜する方法では、μｃ−Ｓｉ膜の成膜レートが非常に遅いため、充分な厚さを得るにはスループットが著しく低下するという問題がある。
したがって、レーザアニールあるいはプラズマＣＶＤ法で形成した結晶性Ｓｉ膜の上に比較的成膜レートの速いａ−Ｓｉ膜を積層することによって、バックチャネルエッチングに対するプロセスマージンを確保することがなされている。
【０００８】
ｐｃ−Ｓｉ膜あるいはμｃ−Ｓｉ膜等の結晶性Ｓｉ膜を用いたＴＦＴは、ａ−ＳｉＴＦＴよりも駆動能力が優れるものの、ａ−ＳｉＴＦＴに比較してリーク電流が発生しやすいという問題がある。これは以下の理由によるものである。
バックチャネルエッチ型の逆スタガード構造のａ−ＳｉＴＦＴでは、チャネル層であるａ−Ｓｉ膜の側面とソース電極及びドレイン電極とが直接接触した構造を採っている。この構造をそのまま結晶性Ｓｉ膜を用いたＴＦＴに適用すると、ａ−Ｓｉ膜に比べて正孔移動度の大きい結晶性Ｓｉ膜とソース電極及びドレイン電極とが直接接触した構造となる。
ＴＦＴをオフさせるにはゲート電極に逆バイアスとなる負電圧を印加するが、この時にゲート電極とソース・ドレイン電極との間に高電界が発生し、これによって結晶性Ｓｉ膜に正孔が注入される。ａ−Ｓｉ膜に比べて正孔移動度の大きい結晶性Ｓｉ膜とソース電極及びドレイン電極とが直接接触した構造では、ａ−ＳｉＴＦＴに比較して、結晶性Ｓｉ膜からのリーク電流がソース電極及びドレイン電極に流れやすい。
また、透過型の液晶表示装置では、画像表示中はバックライトから光が照射される。結晶性Ｓｉ膜に光が照射されると膜中に電子正孔対が発生し、ゲート電極が負電圧の時に正孔が移動して光リーク電流が生成されてしまう。ＴＦＴのオフ時に流れるリーク電流は画素電極に書き込まれた電荷を消失させ、これによって表示不良を招く恐れがある。
【０００９】
非特許文献１のＦｉｇ.７（ｂ）、（ｃ）には、ｐｃ−Ｓｉ膜とａ−Ｓｉ膜との積層膜の上面及び側面を不純物がドープされたＳｉ膜からなるオーミックコンタクト層で被覆して、ｐｃ−Ｓｉ膜とソース電極及びドレイン電極とを直接接触させない構造が記載されている。この構造はμｃ−Ｓｉ膜とａ−Ｓｉ膜との積層構造からなるチャネル層を備えたＴＦＴにも適用可能である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１７５０５号公報
【特許文献２】特開平８−９７４３６号公報
【非特許文献】
【００１１】
【非特許文献１】T.Kaitoh et.al,"SELAX Technology for Poly-Si TFTs Integrated with Amorphous-Si TFTs", SID Tech. Dig., 2008, p.1066-1069
【発明の概要】
【発明が解決しようとする課題】
【００１２】
非特許文献１のＦｉｇ.７（ｂ）、（ｃ）に記載の構造では、不純物がドープされたＳｉ膜からなるオーミックコンタクト層がゲート電極の外側まではみ出して形成されており、この部分にバックライトからの光が照射される。そのため、光照射によってオーミックコンタクト層に電子正孔対が発生し、ゲート電極が負電圧の時に正孔が移動して光リーク電流が生成されてしまう。
また、ｐｃ−Ｓｉ膜とａ−Ｓｉ膜との積層膜とソース・ドレイン電極との間に不純物がドープされたＳｉ膜からなるオーミックコンタクト層を介在させても、ゲート電極が負電圧の時に結晶性Ｓｉ膜内に生成された正孔がソース・ドレイン電極に流れることを充分に抑制することはできない。
【００１３】
本発明は上記事情に鑑みてなされたものであり、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板を提供することを目的とするものである。
本発明は特に、結晶性半導体膜を含むチャネル層を備え、駆動能力に優れたＴＦＴを備え、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板を提供することを目的とするものである。
本明細書において、「結晶性半導体膜」には、多結晶半導体膜及び微結晶半導体膜等が含まれる。
【課題を解決するための手段】
【００１４】
本発明のアクティブマトリックス基板は、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、当該ゲート絶縁膜上に形成された結晶性半導体膜及び／又は非晶質半導体膜からなるチャネル層と、当該チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記チャネル層は前記ゲート電極の形成領域内に形成され、
前記ソース電極及び前記ドレイン電極は前記チャネル層の形成領域内に形成されており、
前記ゲート絶縁膜上の前記ゲート電極より離間した位置にソース配線が形成され、当該ソース配線が、前記ソース電極の直上に形成され、さらに前記ソース電極上から延設された酸化物導電膜からなる接続配線を介して前記ソース電極に接続されたものである。
【発明の効果】
【００１５】
本発明によれば、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板を提供することができる。
本発明によれば、結晶性半導体膜を含むチャネル層を備え、駆動能力に優れたＴＦＴを備え、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板を提供することができる。
本発明によれば、バックライトからの光が照射される用途においても、ＴＦＴのオフリーク電流が抑制され、高品質なアクティブマトリックス基板を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る第１実施形態のアクティブマトリックス基板の概略全体平面図である。
【図２】１つの大きなマザー基板に図１のアクティブマトリックス基板が多数一括形成されたマザーアクティブマトリックス基板の概略全体平面図である。
【図３】図１のアクティブマトリックス基板の要部断面図である。
【図４Ａ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｂ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｃ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｄ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｅ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｆ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｇ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｈ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｉ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｊ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｋ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｌ】図１のアクティブマトリックス基板の製造工程図である。
【図４Ｍ】図１のアクティブマトリックス基板の製造工程図である。
【図５Ａ】図１のアクティブマトリックス基板の製造工程図である。
【図５Ｂ】図１のアクティブマトリックス基板の製造工程図である。
【図６】本発明に係る第２実施形態のアクティブマトリックス基板の要部断面図である。
【図７】本発明に係る第３実施形態のアクティブマトリックス基板の要部断面図である。
【図８】本発明に係る第４実施形態のアクティブマトリックス基板の要部断面図である。
【図９】本発明に係る第５実施形態のアクティブマトリックス基板の要部断面図である。
【発明を実施するための形態】
【００１７】
「第１実施形態」
図面を参照して、本発明に係る第１実施形態のアクティブマトリックス基板、及びこれを備えた液晶装置について説明する。
図１は本実施形態のアクティブマトリックス基板の概略全体平面図である。図２は１つの大きなマザー基板に本実施形態のアクティブマトリックス基板が多数一括形成されたマザーアクティブマトリックス基板の概略全体平面図である。図３は本実施形態のアクティブマトリックス基板の要部断面図である。図４Ａ〜図４Ｍ及び図５Ａ〜図５Ｂはアクティブマトリックス基板の製造工程図である。
視認しやすくするめ、各構成要素の縮尺や位置等は適宜実際のものとは異ならせてある。断面図においては適宜ハッチングを省略してある。
【００１８】
本実施形態のアクティブマトリックス基板は、アクティブマトリックス型の液晶装置等に好適に用いられるものである。本実施形態のアクティブマトリックス基板は、バックライトを備えた透過型の液晶装置用として好適である。本実施形態では、透過型の液晶表示装置を例として説明する。
【００１９】
図１に示すように、本実施形態のアクティブマトリックス基板２０１は、透光性を有する絶縁性基板１上に各種配線や電極等が形成されたものであり、表示が行われる画素領域１０１と画素領域１０１を囲むように設けられた額縁領域１０２とを有している。
画素領域１０１には、複数のゲート配線（走査信号線）１０６と複数の蓄積容量配線１０７と複数のソース配線（表示信号線）５ａとが形成されている。複数のゲート配線１０６及び複数の蓄積容量配線１０７とは互いに平行（図示左右方向）に延在しており、複数のソース配線５ａは複数のゲート配線１０６及び複数の蓄積容量配線１０７に対して直交方向（図示上下方向）に延在している。
一対のゲート配線１０６及び蓄積容量配線１０７と１本のソース配線５ａとで区画された１つ１つの領域が画素１０３となっている。アクティブマトリックス基板２０１では、多数の画素１０３がマトリックス状に配置されている。
【００２０】
個々の画素１０３には、少なくとも１つの画素スイッチング用ＴＦＴ１０４と蓄積容量１０５と画素電極９とが形成されている（画素電極については図３を参照）。画素スイッチング用ＴＦＴ１０４と蓄積容量１０５とが直列接続され、画素スイッチング用ＴＦＴ１０４と画素電極９とが直列接続され、蓄積容量１０５と画素電極９とが並列接続されている。
【００２１】
アクティブマトリックス基板２０１の額縁領域１０２には、走査信号駆動回路が形成されたＩＣチップ１１１と表示信号駆動回路が形成されたＩＣチップ１１２とを含む外部端子部が設けられている。ゲート配線１０６は引廻し配線１０９を介してＩＣチップ１１１に接続され、ソース配線５ａは引廻し配線１０９を介してＩＣチップ１１２に接続されている。
ＩＣチップ１１１、１１２は、ＦＰＣ（Flexible Printed Circuit）等のプリント配線基板１１０に接続されている。
プリント配線基板１１０には各種信号を制御するＩＣチップ１１３が実装されている。ＩＣチップ１１３からゲート信号（走査信号）がゲート配線１０６に供給され、順次、画素スイッチング用ＴＦＴ１０４が選択される。同様に、ＩＣチップ１１３から表示信号がソース配線５ａに供給され、表示データに応じた表示電圧が各画素１０３に供給される。
【００２２】
画素スイッチング用ＴＦＴ１０４は画素電極９に印加される表示電圧のオンオフを制御するスイッチング素子である。画素スイッチング用ＴＦＴ１０４のゲート電極２（図３を参照）はゲート配線１０６に接続されており、ゲート配線１０６から供給されるゲート信号によって画素スイッチング用ＴＦＴ１０４のオンオフが制御される。画素スイッチング用ＴＦＴ１０４のソース電極５ｓ（図３を参照）はソース配線５ａに接続されている。画素スイッチング用ＴＦＴ１０４がオン状態になると、画素スイッチング用ＴＦＴ１０４のソース電極５ｓ側からドレイン電極５ｄ側に電流が流れる（ソース・ドレイン電極は図３を参照）。これによって、ドレイン電極５ｄに接続された画素電極９に表示電圧が印加される。蓄積容量１０５は画素電極９と並列に接続されているので、画素電極９に電圧印加されるのと同時に蓄積容量１０５にも電圧印加が生じ、蓄積容量１０５によって一定時間電荷を保持することができる。
【００２３】
アクティブマトリックス基板２０１の最表面には、配向膜（図示せず）が形成されている。
【００２４】
透過型の液晶装置は例えば、上記のアクティブマトリックス基板２０１と、対向電極（共通電極）、カラーフィルタ、画素間を遮光するブラックマトリックス（ＢＭ）、及び配向膜等を備えた対向基板（カラーフィルタ基板）とが液晶層を挟持して対向配置された液晶パネルを備え、この液晶パネルの外側に偏光板と位相差板とを備え、さらに液晶パネルの視認側と反対側にバックライトユニットを備えて構成される（図示せず）。
例えばフリンジフィールドスイッチング（fringe field switching：ＦＦＳ）モードの液晶装置のように、対向電極がアクティブマトリックス基板側に配置される場合もある。
液晶パネルとその外側の光学部材は樹脂製あるいは金属製等のフレーム内に適宜収納される。  
【００２５】
液晶装置において、画素電極に表示電圧が印加されると、画素電極と対向電極との間に表示電圧に応じた電界が生じる。
液晶装置では、画素電極と対向電極との間の電界によって液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化し、バックライトユニットから出射された光のうち視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化するので、画素１０３毎に表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができ、画素１０３毎に画像として視認される光量を制御することができる。蓄積容量１０５については表示電圧の保持に寄与する。
【００２６】
図３に示すように、画素スイッチング用ＴＦＴ１０４は、
透光性を有する絶縁性基板１上に順次形成されたゲート電極２とゲート絶縁膜３と、
ゲート絶縁膜３上に島状に順次パターン形成されたノンドープの結晶性半導体膜４１及びノンドープの非晶質半導体膜４２からなるチャネル層と、
チャネル層上に互いに離間して形成されたソース電極５ｓ及びドレイン電極５ｄとを備えた逆スタガード型のＴＦＴである。
本実施形態において、結晶性半導体膜４１及び非晶質半導体膜４２からなるチャネル層とソース電極５ｓ及びドレイン電極５ｄとの間には、Ｎ型不純物がドープされた非晶質半導体膜４３からなるオーミックコンタクト層（低抵抗膜）が形成されている。オーミックコンタクト層は、ソース電極５ｓ及びドレイン電極５ｄの間の領域が除去されている。
半導体膜４１〜４３からなる半導体積層膜４において、ソース電極５ｓとドレイン電極５ｄとの間がチャネル領域４ｃ、ソース電極側の領域がソース領域４ｓ、ドレイン電極５ｄ側の領域がドレイン領域４ｄとなっている。
【００２７】
基板１は、ガラス基板や石英基板等の透光性を有する絶縁性基板である。
ゲート絶縁膜３は、ＳｉＮｘ、ＳｉＯ２膜、又はこれらの積層膜等からなり、ゲート電極２を覆うように形成されている。
結晶性半導体膜４１はノンドープの多結晶シリコン（ｐｃ−Ｓｉ）膜又は微結晶シリコン（μｃ−Ｓｉ）膜である。
非晶質半導体膜４２はノンドープの非晶質シリコン（ａ−Ｓｉ）膜である。
非晶質半導体膜４３は、Ｎ型不純物がドープされた非晶質シリコン膜である。
非晶質半導体膜４３は、非晶質半導体膜４２と別に成膜せずに、非晶質半導体膜４２の上層部にのみ不純物を注入して形成することもできる。
ソース電極５ｓ及びドレイン電極５ｄは同じ金属膜５により形成されている。
【００２８】
ＴＦＴ１０４において、チャネル層及びオーミックコンタクト層（半導体積層膜４のソース領域４ｓ、チャネル領域４ｃ、及びドレイン領域４ｄ）は、ゲート電極２の形成領域内にのみ形成され、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の形成領域内にのみ形成されている。
【００２９】
アクティブマトリックス基板２０１において、ゲート絶縁膜３上には、ゲート電極２から離間した位置に、ソース電極５ｓに電気的に接続されたソース配線５ａと、ドレイン電極５ｄに電気的に接続されたドレイン配線５ｂとが形成されている。
ソース配線５ａ及びドレイン配線５ｂは、ソース電極５ｓとドレイン電極５ｄと同じ金属膜５により形成されている。
ソース配線５ａ及びドレイン配線５ｂの下層には、それぞれ半導体積層膜４ａ、４ｂが形成されている。半導体積層膜４ａ、４ｂは、画素スイッチング用ＴＦＴ１０４のチャネル層及びオーミックコンタクト層と同じ半導体積層膜４により形成されている。
【００３０】
ソース配線５ａとソース電極５ｓとは透光性かつ導電性を有する接続配線６ａを介して接続されている。ドレイン配線５ｂとドレイン電極５ｄとは透光性かつ導電性を有する接続配線６ｂを介して接続されている。接続配線６ａ、６ｂは同じ酸化物導電膜６により形成されている。酸化物導電膜６としては、ＩＴＯ（インジウム錫酸化物）膜等が好ましい。
【００３１】
接続配線６ａは、ソース電極５ｓの上面及びソース電極５ｓのソース配線５ａ側の側面、チャネル層及びオーミックコンタクト層の積層膜のソース配線５ａ側の側面、ゲート絶縁膜３上のソース電極５ｓとソース配線５ａとの間の領域、ソース配線５ａの下層４ａの側面、及び、ソース配線５ａの側面及び上面を被覆している。
接続配線６ｂは、ドレイン電極５ｄの上面及びドレイン電極５ｄのドレイン配線５ｂ側の側面、チャネル層及びオーミックコンタクト層の積層膜のドレイン配線５ｂ側の側面、ゲート絶縁膜３上のドレイン電極５ｄとドレイン配線５ｂとの間の領域、ドレイン配線の下層４ｂの側面、及び、ドレイン配線５ｂの側面及び上面を被覆している。
チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線６ａ、６ｂとの界面等には、ＩＴＯ等からなる酸化物導電膜６からの酸素供給によって、酸化膜（シリコン酸化膜）が形成されている。
【００３２】
本実施形態では、画素スイッチング用ＴＦＴ１０４のソース電極５ｓ側に、画素スイッチング用ＴＦＴ１０４から離間した領域に、画素スイッチング用ＴＦＴ１０４のチャネル層及びオーミックコンタクト層の積層膜と同一の半導体積層膜４ａを残し、この上にソース配線５ａを形成し、このソース配線５ａとソース電極５ｓとを透光性かつ導電性を有する接続配線６ａで接続している。
同様に、画素スイッチング用ＴＦＴ１０４のドレイン電極５ｄ側に、画素スイッチング用ＴＦＴ１０４から離間した領域に、画素スイッチング用ＴＦＴ１０４のチャネル層及びオーミックコンタクト層の積層膜と同一の半導体積層膜４ｂを残し、この上にドレイン配線５ｂを形成し、このドレイン配線５ｂとドレイン電極５ｄとを透光性かつ導電性を有する接続配線６ｂで接続している。
【００３３】
アクティブマトリックス基板２０１において、画素スイッチング用ＴＦＴ１０４とソース配線５ａ及びドレイン配線５ｂとを含む全体を覆うように絶縁膜７が形成され、この絶縁膜７上に画素電極９が形成されている。
絶縁膜７にはドレイン配線５ｂ上にコンタクトホール８が開孔されており、ドレイン配線５ｂ上の接続配線６ｂと画素電極９とがコンタクトホール８を介して電気的に接続されている。かかる構成によって、ドレイン電極５ｄが、接続配線６ｂ、ドレイン配線５ｂ、及びコンタクトホール８を介して画素電極９に導通されている。
【００３４】
アクティブマトリックス基板２０１は以上のように構成されている。
画素スイッチング用ＴＦＴ１０４の動作について簡単に説明する。
画素スイッチング用ＴＦＴ１０４のゲート電極２にゲート電圧が印加されると、半導体積層膜４のチャネル領域４ｃのゲート絶縁膜３側（具体的には結晶性半導体膜４１）にチャネルが形成される。この状態でソース配線５ａ側から信号電圧が与えられると、接続配線６ａ、ソース電極５ｓ、ソース領域４ｓ、チャネル領域４ｃ、ドレイン領域４ｄ、ドレイン電極５ｄ、及びドレイン配線５ｂに電流が流れる。
【００３５】
図４Ａ〜図４Ｍを参照して、図３に示したアクティブマトリックス基板２０１の製造方法の一例について説明する。ここでは、非晶質半導体膜を成膜し、これをレーザアニール法により微結晶化して微結晶半導体膜（μｃ−Ｓｉ膜）からなる結晶性半導体膜４１を形成する場合を例として説明する。図４Ａ〜図４Ｍは図３に対応した断面図である。
【００３６】
はじめに図４Ａに示す工程を実施する。
透光性を有する絶縁性基板１上にスパッタ法によりゲート電極材料からなる金属膜を成膜する。
透光性を有する絶縁性基板１としては、例えばガラス基板を用いることができる。金属膜としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、及びクロム（Ｃｒ）等の金属膜、又はこれらの合金膜が挙げられる。中でも、Ｍｏ，Ｃｒ，及びこれらの合金等の高融点金属膜が好ましい。高融点金属膜を用いることにより、後のレーザ光照射時における熱ダメージによる損傷を抑えることができる。
上記金属膜上に、フォトレジストをスピンコート法により塗布し、塗布したフォトレジストを露光及び現像する第１のフォトリソ工程を行う。これにより所望の形状にフォトレジストがパターニングされる。その後、このフォトレジストパターンをマスクとして、金属膜をエッチングして所望の形状にパターニングし、フォトレジストパターンを剥離する。以上の工程を経て、ゲート電極２がパターン形成される。
図面上はゲート電極２の端面が基板面に対して垂直になっているが、その端面はテーパ状とすることが望ましい。ゲート電極２の端面をテーパ状とすることで、後に成膜するゲート絶縁膜３の被覆性が向上し、絶縁耐圧不良を抑制することができる。
【００３７】
次に、ゲート電極２を形成した絶縁性基板１上に、プラズマＣＶＤ法によりゲート絶縁膜３とノンドープの非晶質半導体膜（ａ−Ｓｉ膜）４０とを順次連続成膜する。
ゲート絶縁膜３は例えば、絶縁性基板１側から、窒化シリコン膜（ＳｉｘＮｙ膜）と酸化膜（ＳｉＯｘ膜）の積層膜が好ましい。
ゲート絶縁膜３は他の膜構成でもよいが、少なくとも非晶質半導体膜４０と接触する側をＳｉＯｘ膜とすることにより、後工程でゲート絶縁膜３との界面から良好な結晶性を有し、厚み方向全体に結晶性が良好な結晶性半導体膜４１を形成することができ、好ましい。
【００３８】
次に図４Ｂに示す工程を実施する。
表面が露出した非晶質半導体膜４０は、表面に自然酸化膜が形成されやすい。非晶質半導体膜４０表面の自然酸化膜を除去し、大気からの汚染を除去するために、フッ酸（具体的には濃度数質量％程度の希フッ酸やバッファードフッ酸等が好ましく用いられる。）で非晶質半導体膜４０表面を清浄化する。
上記清浄化後直ちに、絶縁性基板１上の非晶質半導体膜４０に対して、ライン状にビーム成形されたレーザ光を基板全域に渡りスキャンさせながら照射するレーザアニール工程を実施して、微結晶半導体膜（μｃ−ｓｉ膜）からなる結晶性半導体膜４１を形成する。
ここではエキシマレーザ光を用い、レーザ光によって非晶質半導体膜４０を完全に溶融させ、極短時間内で再結晶化を行う。この時、結晶粒径が１００ｎｍ以下の微結晶粒になるように照射エネルギー密度を調整して行う。
レーザアニール条件を調整することで、多結晶半導体膜（ｐｃ−Ｓｉ膜）からなる結晶性半導体膜４１を形成することもできる。
結晶性半導体膜４１は、プラズマＣＶＤ法により直接成膜することもできる（「背景技術」の項に挙げた特許文献２の段落００４１等を参照）。
【００３９】
次に図４Ｃに示す工程を実施する。
上記のように結晶性半導体膜４１を形成した後、ノンドープの非晶質半導体膜（ａ−Ｓｉ膜）４２とＮ型不純物がドープされた非晶質半導体膜（ａ−Ｓｉ膜）４３とを連続成膜する。
Ｎ型不純物がドープされた非晶質半導体膜４３をノンドープの非晶質半導体膜４２上に成膜する代わりに、ノンドープの非晶質半導体膜４２の上層部にのみイオンドーピングして、Ｎ型不純物がドープされた非晶質半導体膜４３を形成してもよい。
さらに、結晶性半導体膜４１、ノンドープの非晶質半導体膜４２、及びＮ型不純物がドープされた非晶質半導体膜４３からなる半導体積層膜４上に、スパッタ法でソース電極５ｓ、ドレイン電極５ｄ、ソース配線５ａ、及びドレイン配線５ｂを形成するための金属膜５を成膜する。
【００４０】
次に、第２のフォトリソ工程を実施する。
第２のフォトリソ工程ではまず、公知のハーフトーンマスク（スリットマスクあるいはグレイトーンマスクとも言う。）を用い、金属膜５上に、図４Ｄに示すような領域によって異なる膜厚を有するフォトレジストパターンＰＲを形成する。
フォトレジストパターンＰＲにおいて、ソース電極５ｓの形成領域ＰＲｓ、ドレイン電極５ｄの形成領域ＰＲｄ、ソース配線５ａの形成領域ＰＲａ、及びドレイン配線５ｂの形成領域ＰＲｂは膜厚が相対的に厚い厚膜部であり、チャネル領域４ｃの形成領域ＰＲｃは相対的に薄い薄膜部である。これらの膜厚は塗布するフォトレジストの膜厚と露光条件によって調整可能である。
例えば、ポジ型のフォトレジストであれば、厚く残す部分は光を通さず、現像後に残さない部分は光をほぼ１００％通し、現像後に薄く残す部分は光を部分的に通すハーフトーンマスクを用いて露光し、その後現像することで、図示するフォトレジストパターンＰＲが得られる。
【００４１】
次に、図４Ｅに示す工程を実施する。
上記のフォトレジストパターンＰＲをマスクとして、金属膜５をエッチングする。さらにフォトレジストパターンＰＲをマスクとして、Ｎ型不純物がドープされた非晶質半導体膜４３、ノンドープの非晶質半導体膜４２、及び結晶性半導体膜４１を順次エッチングする。
【００４２】
次に、図４Ｆに示す工程を実施する。
Ｏ２アッシング処理によりフォトレジストパターンＰＲの薄膜部ＰＲｃを除去する。このとき、厚膜部ＰＲｓ、ＰＲｄ、ＰＲａ、ＰＲｂはマスクとして充分なレベルで残存し、薄膜部ＰＲｃは完全に除去される条件で、Ｏ２アッシング処理を実施する。
図中、Ｏ２アッシング処理後のフォトレジストパターンに符号ＰＲ'を付し、その厚膜部に符号ＰＲｓ'、ＰＲｄ'、ＰＲａ'、ＰＲｂ'を付してある。
次に、上記のフォトレジストパターンＰＲ'をマスクとして、金属膜５とＮ型不純物がドープされた非晶質半導体膜４３のチャネル領域をエッチング（バックチャネルエッチング）する。
この工程では、通常、金属膜５とＮ型不純物がドープされた非晶質半導体膜４３のチャネル領域を完全に除去するために、ノンドープの非晶質半導体膜４２の上層部までオーバーエッチングする。しかしながら、非晶質半導体膜４２は完全にはエッチングされず、チャネル領域が残るようにする。
【００４３】
次に、図４Ｇに示す工程を実施する。この工程では、フォトレジストパターンＰＲ'を剥離する。
以上の工程を経て、ソース領域４ｓ、チャネル領域４ｃ、ドレイン領域４ｄ、ソース配線５ａの下層４ａ、及びドレイン配線５ｂの下層４ｂからなる半導体積層膜４と、その上に形成されたソース電極５ｓ、ドレイン電極５ｄ、ソース配線５ａ、及びドレイン配線５ｂが一括形成される。
【００４４】
次に、図４Ｈ及び図４Ｉに示す工程を実施する。
スパッタ法により図４Ｇに示した基板１上に酸化物導電膜６として例えば、ＩＴＯ（インジウム錫酸化物）膜を成膜する。
次に、第３のフォトリソ工程によってフォトレジストパターンＰＲｘ、ＰＲｙを形成する。フォトレジストパターンＰＲｘはソース電極５ｓとソース配線５ａとの接続配線６ａの形成領域のマスクであり、フォトレジストパターンＰＲｙはドレイン電極５ｄとドレイン配線５ｂとの接続配線６ｂの形成領域のマスクである。
【００４５】
上記フォトレジストパターンＰＲｘ、ＰＲｙをマスクにして酸化物導電膜６をエッチングし、その後フォトレジストパターンＰＲｘ、ＰＲｙを剥離する。
以上の工程を経て、ソース電極５ｓの上面及びソース電極５ｓのソース配線５ａ側の側面、チャネル層及びオーミックコンタクト層の積層膜のソース配線５ａ側の側面、ゲート絶縁膜３上のソース電極５ｓとソース配線５ａとの間の領域、ソース配線の下層４ａの側面、及び、ソース配線５ａの側面及び上面を被覆する接続配線６ａと、
ドレイン電極５ｄの上面及びドレイン電極５ｄのドレイン配線５ｂ側の側面、チャネル層及びオーミックコンタクト層の積層膜のドレイン配線５ｂ側の側面、ゲート絶縁膜３上のドレイン電極５ｄとドレイン配線５ｂとの間の領域、ドレイン配線の下層４ｂの側面、及び、ドレイン配線５ｂの側面及び上面を被覆する接続配線６ｂとが形成される。
【００４６】
後工程の熱履歴によって、チャネル層及びオーミックコンタクト層の積層膜のソース配線５ａ側の側面及びドレイン配線５ｂ側の側面と接続配線６ａ、６ｂとの界面等には、ＩＴＯ等からなる酸化物導電膜６からの酸素供給によって、酸化膜（シリコン酸化膜）が形成される。
後工程の熱履歴を利用すれば上記酸化膜は自然に生成されるが、上記酸化膜の形成を促進するために後工程で別途熱処理工程を実施してもよい。
【００４７】
次に、図４Ｊに示す工程を実施する。
絶縁膜７として例えば、窒化シリコン膜（ＳｉｘＮｙ膜）を成膜する。そして第４のフォトリソ工程によってコンタクトホール８の形成領域が開口したフォトレジストパターンＰＲを形成する。
【００４８】
次に、図４Ｋに示す工程を実施する。
上記のフォトレジストパターンＰＲをマスクにして絶縁膜７にコンタクトホール８を開孔し、その後、フォトレジストパターンＰＲを剥離する。
【００４９】
次に、図４Ｌに示す工程を実施する。
スパッタ法により絶縁膜７上に酸化物導電膜９として例えば、ＩＴＯ膜を成膜する。そして画素電極９を形成するために第５のフォトリソ工程を行う。画素電極９は、コンタクトホール８を介してドレイン配線５ｂに接続させるために、フォトレジストパターンＰＲは画素電極の形成領域とコンタクトホール８を覆うように形成する。
【００５０】
次に、図４Ｍに示す工程を実施する。
上記のフォトレジストＰＲをマスクにして酸化物導電膜９をエッチングし、その後、フォトレジストパターンＰＲを剥離する。
以上の工程を経て、図３に示した構造が得られる。
【００５１】
図示は省略しているが、蓄積容量１０５、ゲート配線１０６、蓄積容量配線１０７、引廻し配線１０９、及び外部端子部なども合わせて形成されている。
最後に配向膜（図示せず）を形成して、アクティブマトリックス基板２０１が製造される。
【００５２】
（製造方法の変更例）
図４Ｄ〜図４Ｇに示した第２のフォトリソ工程においては、ハーフトーンマスクを用いずに、図４Ｄにおいてチャネル領域ＰＲｃが薄膜部ではなく、ＰＲｓ、ＰＲｄと同厚であるフォトレジストパターンを形成して、図４Ｅに示したエッチングを実施し、フォトレジストパターンを剥離した後、図４Ｆに示したフォトレジストパターンを形成して、図４Ｆに示したエッチングを実施し、フォトレジストパターンを剥離する２段階のフォトリソ工程を実施するようにしても構わない。
上記の２段階のフォトリソ工程において、２段階目のフォトレジストパターンは図５Ａに示すパターン（チャネル領域のみが開口したパターン）とし、図５Ｂに示すようにエッチングを実施してもよい。
【００５３】
図４Ｄ〜図４Ｈに示した工程を実施する代わりに、図５Ａ〜図５Ｂに示す工程を実施してもよい。
図４Ｄにおいてチャネル領域ＰＲｃが薄膜部ではなく、ＰＲｓ、ＰＲｄと同厚であるフォトレジストパターンを形成して、図４Ｅに示したエッチングを実施し、フォトレジストパターンを剥離する。その後、スパッタ法で酸化物導電膜６を成膜する。
その後、図５Ａに示すチャネル領域のみが開口したパターンのフォトレジストパターンＰＲを形成し、これをマスクとして、酸化物導電膜６及び金属膜５のチャネル領域をエッチングする。
次に、図５Ｂに示すフォトレジストパターンＰＲｘ、ＰＲｙを形成する。これをマスクにして酸化物導電膜６をエッチングし、さらにＮ型不純物がドープされた非晶質半導体膜４３のチャネル領域をエッチングする。その後、フォトレジストパターンＰＲｘ、ＰＲｙを剥離する。
以上のようにしても、図４Ｉの構造が得られる。
【００５４】
次に、液晶装置の製造方法について説明する。
液晶装置の製造においては、量産効率の点から、１つの大きなマザー基板に複数のアクティブマトリックス基板を一括形成することがなされる。
図２は、１つのマザー基板１Ｍに複数の上記実施形態のアクティブマトリックス基板２０１ａ、２０１ｂ、・・・、２０１ｎをアレイ状に形成したマザーアクティブマトリックス基板１０を示している。複数のアクティブマトリックス基板２０１ａ、２０１ｂ、・・・、２０１ｎは、図４Ａ〜図４Ｍで示した製造方法でマザー基板１Ｍ上に一括形成される。
対向電極（共通電極）、カラーフィルタ、画素間を遮光するブラックマトリックス（ＢＭ）、及び配向膜等を備えた対向基板（カラーフィルタ基板）についても、１つのマザー基板に複数の対向基板が一括形成される。
複数のアクティブマトリックス基板が形成されたマザー基板と複数の対向基板が形成されたマザー基板とをシール材と複数の球状のスペーサを介して接着し、これを複数の液晶パネルが横一列に並んだ短冊状のセルに切り出し、真空注入法により横一列に並んだ複数の液晶パネルに一括して液晶を注入・封止し、短冊状のセルを個々の液晶パネルに切り出すことで、個々の液晶パネルが製造される。
一方のマザー基板上にシール材を塗布した後、このシール材の中に液晶を滴下し、その後２枚のマザー基板を貼り合わせる液晶滴下法もある。
【００５５】
以上のようにして得られた個々の液晶パネルの外側に偏光板と位相差板とを取り付ける。
アクティブマトリックス基板２０１の外部端子部の部分は、対向基板に覆われず露出するように対向基板を小さく切断し、この露出した外部端子部に対してＩＣチップ１１１、１１２やプリント配線基板１１０の実装を行う。
さらに液晶パネルの視認側と反対側にバックライトユニットを取り付ける。
樹脂や金属などよりなるフレーム内に、液晶パネル及びその外側の光学部材を適宜収納して、液晶装置が完成する。
【００５６】
本実施形態では、画素スイッチング用ＴＦＴ１０４のチャネル層を結晶性半導体膜４１と非晶質半導体膜４２との積層膜により構成している。
結晶性半導体膜４１はキャリア移動度が高いため、高い電界効果移動度を実現できる。さらに結晶性半導体膜４１では結晶化によって結晶欠陥による欠陥準位が抑えられ、閾値電圧シフトを少なくできる。したがって、チャネル層として結晶性半導体膜４１を用いることで、駆動能力に優れ、信頼性に優れたＴＦＴ１０４が得られる。
結晶性半導体膜４１の結晶粒径は制限されず、結晶粒径が揃い、ＴＦＴ特性のバラツキを小さくできることから、１００ｎｍ以下が好ましい。
【００５７】
本実施形態では、画素スイッチング用ＴＦＴ１０４のチャネル層として結晶性半導体膜４１を用いているので、ａ−ＳｉＴＦＴよりも駆動能力が高く、かつ大きな駆動電圧でも安定した駆動が可能である。
そのため、ソースドライバやゲートドライバ等の駆動回路を、画素スイッチング用ＴＦＴ１０４と同じ素子構成の駆動用ＴＦＴを用いて構成し、画素スイッチング用ＴＦＴ１０４を有する画素領域と同一基板上に形成することができる。かかる構成では、外付けＩＣチップ不要によって、液晶装置の部品コスト削減、製造工程数の低減、生産性の向上、軽量化、及び狭額縁化が可能となり、好ましい。
【００５８】
本実施形態では、チャネル層を結晶性半導体膜４１と非晶質半導体膜４２との積層膜としているので、ノンドープの非晶質半導体膜４２とＮ型非晶質半導体膜４３との界面のバンドギャップの不整合を小さくし、リーク電流を抑制することができる。
【００５９】
一般に、ＴＦＴのチャネル層に結晶性半導体膜を用いる場合、オフリーク電流が発生しやすい。
本実施形態では、以下のようにオフリーク電流が抑制される構成を有しており、リーク電流による表示ムラ等の表示不良が抑制されている。
本実施形態において、結晶性半導体膜４１及びノンドープの非晶質半導体膜４２からなるチャネル層と、このチャネル層上に形成されたＮ型不純物がドープされた非晶質半導体膜４３からなるオーミックコンタクト層とは、ゲート電極２の形成領域内に形成されており、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の形成領域内に形成されている。
かかる構成では、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜４１の側面からソース電極５ｓ及びドレイン電極５ｄにオフリーク電流が流れることが抑制される。
【００６０】
本実施形態では、ゲート絶縁膜３上のゲート電極２より離間した位置にソース配線５ａが形成され、ソース配線５ａが、ソース電極５ｓの直上に形成され、さらにソース電極５ｓ上から延設された酸化物導電膜からなる接続配線６ａを介してソース電極５ｓに接続されている。
【００６１】
また、ゲート絶縁膜３上のゲート電極２より離間した位置にドレイン配線５ｂが形成され、ドレイン配線５ｂが、ドレイン電極５ｄの直上に形成され、さらにドレイン電極５ｄ上から延設された酸化物導電膜からなる接続配線６ｂを介してドレイン電極５ｄに接続されている。そして、ドレイン配線５ｂと画素電極９とが絶縁膜７に開孔されたコンタクトホール８を介して電気的に接続されている。
【００６２】
本実施形態では、チャネル層及びオーミックコンタクト層のソース側の側面とドレイン側の側面はいずれもＩＴＯ膜等の酸化物導電膜からなる接続配線６ａ、６ｂにより被覆されている。
かかる構成では、接続配線６ａ、６ｂが形成された後の工程の熱履歴で自然に、あるいは接続配線６ａ、６ｂが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の側面と接続配線６ａ、６ｂとの界面に、ＩＴＯ膜等の酸化物導電膜からなる接続配線６ａ、６ｂから酸素が供給されて、酸化膜（シリコン酸化膜）が形成される。
かかる構成では、チャネル層及びオーミックコンタクト層の側面と接続配線６ａ、６ｂとの界面に形成された酸化膜（シリコン酸化膜）が障壁となって、チャネル層をなす結晶性半導体膜４１の側面からソース配線５ａ及びドレイン配線５ｂに流れるオフリーク電流が抑えられる。
【００６３】
本実施形態では、チャネル層及びオーミックコンタクト層がゲート電極２の形成領域内にのみ形成されているので、ゲート電極２の背面側からバックライトの光が照射されても、バックライトの光はゲート電極２によって遮られ、チャネル層及びオーミックコンタクト層には照射されない。
一般に半導体膜に光が照射されると半導体中に電子正孔対が発生するが、ゲート電極２によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
本実施形態では、ソース配線５ａとドレイン配線５ｂの下層にチャネル層とオーミックコンタクト層の積層膜と同層の半導体積層膜４ａ、４ｂを残している。
かかる構成では、半導体積層膜４ａ、４ｂにはバックライトからの光が照射される。しかしながら、リーク電流が問題となるのは、ＴＦＴ１０４のオフ動作の時であり、ゲート電極２が負電圧の時である。ゲート電極２の負電圧によってＴＦＴ１０４側に正孔が流れ込もうとするが、半導体積層膜４ａ、４ｂにおいて光照射により電子正孔対が発生しても、正孔は接続配線６ａ、６ｂが障壁となってＴＦＴ１０４側には移動できない。したがって、本実施形態では、半導体積層膜４ａ、４ｂへのバックライトからの光照射によるオフリーク電流も抑制される。
【００６４】
本実施形態では、ソース配線５ａ・ドレイン配線５ｂとソース電極５ｓ・ドレイン電極５ｄとを同一膜・同一プロセスで形成し、接続配線６ａと接続配線６ｂとを同一膜・同一プロセスで形成している。
したがって、本実施形態のアクティブマトリックス基板２０１は、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
【００６５】
以上説明したように、本実施形態によれば、結晶性半導体膜４１を含むチャネル層を備え、駆動能力に優れたＴＦＴ１０４を備え、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板２０１を提供することができる。
【００６６】
本実施形態のアクティブマトリックス基板２０１を用いることにより、表示品質に優れた透過型の液晶装置を提供することができる。
【００６７】
「第２実施形態」
図面を参照して、本発明に係る第２実施形態のアクティブマトリックス基板について説明する。
図６は本実施形態のアクティブマトリックス基板の要部断面図である。第１実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
【００６８】
本実施形態のアクティブマトリックス基板２０２は基本的な構成は第１実施形態と同様である。
本実施形態のアクティブマトリックス基板２０２においても、ゲート絶縁膜３上のゲート電極２より離間した位置に、ソース電極５ｓに電気的に接続されたソース配線５ａと、ドレイン電極５ｄに電気的に接続されたドレイン配線５ｂとが形成されている。ソース配線５ａ及びドレイン配線５ｂは、ソース電極５ｓとドレイン電極５ｄと同じ金属膜５により形成されている。
【００６９】
本実施形態においても、ソース配線５ａとソース電極５ｓとは透光性かつ導電性を有する接続配線６ａを介して接続されている。ドレイン配線５ｂとドレイン電極５ｄとは透光性かつ導電性を有する接続配線６ｂを介して接続されている。接続配線６ａ、６ｂは同じ酸化物導電膜６により形成されている。酸化物導電膜６としては、ＩＴＯ（インジウム錫酸化物）膜等が好ましい。
【００７０】
本実施形態では、ソース配線５ａ及びドレイン配線５ｂの下層の半導体積層膜４ａ、４ｂが除去されており、ソース配線５ａ及びドレイン配線５ｂがゲート絶縁膜３の直上に形成されている点が第１実施形態と異なっている。
本実施形態では、接続配線６ａは、ソース電極５ｓの上面及びソース電極５ｓのソース配線５ａ側の側面、チャネル層及びオーミックコンタクト層の積層膜のソース配線５ａ側の側面、ゲート絶縁膜３上のソース電極５ｓとソース配線５ａとの間の領域、及び、ソース配線５ａの側面及び上面を被覆している。
接続配線６ｂは、ドレイン電極５ｄの上面及びドレイン電極５ｄのドレイン配線５ｂ側の側面、チャネル層及びオーミックコンタクト層の積層膜のドレイン配線５ｂ側の側面、ゲート絶縁膜３上のドレイン電極５ｄとドレイン配線５ｂとの間の領域、及び、ドレイン配線５ｂの側面及び上面を被覆している。
チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線６ａ、６ｂとの界面等には、ＩＴＯ等からなる酸化物導電膜６からの酸素供給によって、酸化膜（シリコン酸化膜）が形成されている。
【００７１】
本実施形態では、画素スイッチング用ＴＦＴ１０４のソース電極５ｓ側に、画素スイッチング用ＴＦＴ１０４から離間した領域に、ゲート絶縁膜３の直上にソース配線５ａを形成し、このソース配線５ａとソース電極５ｓとを透光性かつ導電性を有する接続配線６ａで接続している。
同様に、画素スイッチング用ＴＦＴ１０４のドレイン電極５ｄ側に、画素スイッチング用ＴＦＴ１０４から離間した領域に、ゲート絶縁膜３の直上にドレイン配線５ｂを形成し、このドレイン配線５ｂとドレイン電極５ｄとを透光性かつ導電性を有する接続配線６ｂで接続している。
【００７２】
本実施形態のアクティブマトリックス基板２０２の製造方法について説明する。
第１実施形態の製造方法と同様に、図４Ａ〜図４Ｂに示した工程を実施して、結晶性半導体膜４１を形成する。次に、ノンドープの非晶質半導体膜４２とＮ型不純物がドープされた非晶質半導体膜４３とを連続成膜する。
次に、フォトリソ工程を実施して、結晶性半導体膜４１とノンドープの非晶質半導体膜４２とＮ型不純物がドープされた非晶質半導体膜４３とからなる半導体積層膜４をパターニングして、ゲート電極２上にのみ島状に残す。ゲート電極２上に残す半導体積層膜４のパターンについては第１実施形態の図４Ｅを参照されたい。図４Ｅではソース配線５ａとドレイン配線５ｂの形成領域にも半導体積層膜４が残っているが、本実施形態では、ソース配線５ａとドレイン配線５ｂの形成領域には半導体積層膜４を残さない。
次に、スパッタ法により金属膜５を成膜する。
その後、第１実施形態の図４Ｄ〜図４Ｍに示したのと同様の工程を実施して、本実施形態のアクティブマトリックス基板２０２が製造される。
【００７３】
本実施形態においても、画素スイッチング用ＴＦＴ１０４のチャネル層として結晶性半導体膜４１を用いているので、ａ−ＳｉＴＦＴよりも駆動能力が高く、かつ大きな駆動電圧でも安定した駆動が可能である。
本実施形態においても、チャネル層を結晶性半導体膜４１とノンドープの非晶質半導体膜４２との積層膜としているので、ノンドープの非晶質半導体膜４２とＮ型非晶質半導体膜４３との界面のバンドギャップの不整合を小さくし、リーク電流を抑制することができる。
【００７４】
本実施形態においても、結晶性半導体膜４１及びノンドープの非晶質半導体膜４２からなるチャネル層と、このチャネル層上に形成されたＮ型不純物がドープされた非晶質半導体膜４３からなるオーミックコンタクト層とは、ゲート電極２の形成領域内に形成されており、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の形成領域内に形成されている。
かかる構成では、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜４１の側面からソース電極５ｓ及びドレイン電極５ｄにオフリーク電流が流れることが抑制される。
【００７５】
本実施形態においても、ゲート絶縁膜３上のゲート電極２より離間した位置にソース配線５ａが形成され、ソース配線５ａが、ソース電極５ｓの直上に形成され、さらにソース電極５ｓ上から延設された酸化物導電膜からなる接続配線６ａを介してソース電極５ｓに接続されている。
【００７６】
また、ゲート絶縁膜３上のゲート電極２より離間した位置にドレイン配線５ｂが形成され、ドレイン配線５ｂが、ドレイン電極５ｄの直上に形成され、さらにドレイン電極５ｄ上から延設された酸化物導電膜からなる接続配線６ｂを介してドレイン電極５ｄに接続されている。そして、ドレイン配線５ｂと画素電極９とが絶縁膜７に開孔されたコンタクトホール８を介して電気的に接続されている。
【００７７】
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面とドレイン側の側面はいずれもＩＴＯ膜等の酸化物導電膜からなる接続配線６ａ、６ｂにより被覆されている。
本実施形態においても、接続配線６ａ、６ｂが形成された後の工程の熱履歴で自然に、あるいは接続配線６ａ、６ｂが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線６ａ、６ｂとの界面に、ＩＴＯ膜等の酸化物導電膜からなる接続配線６ａ、６ｂから酸素が供給されて、酸化膜（シリコン酸化膜）が形成される。
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線６ａ、６ｂとの界面に形成された酸化膜（シリコン酸化膜）が障壁となって、チャネル層をなす結晶性半導体膜４１の側面からソース配線５ａやドレイン配線５ｂに流れるオフリーク電流が抑えられる。
【００７８】
本実施形態においても、チャネル層及びオーミックコンタクト層がゲート電極２の形成領域内にのみ形成されているので、ゲート電極２の背面側からバックライトの光が照射されても、バックライトの光はゲート電極２によって遮られ、チャネル層及びオーミックコンタクト層には照射されない。
一般に半導体膜に光が照射されると、半導体中に電子正孔対が発生するが、ゲート電極２によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
【００７９】
第１実施形態では、ソース配線５ａとドレイン配線５ｂの下層にチャネル層とオーミックコンタクト層の積層膜と同層の半導体積層膜４ａ、４ｂを残しているので、これら半導体積層膜４ａ、４ｂについてはバックライトの光が照射され、半導体中に電子正孔対が発生する。第１実施形態で説明したように、半導体積層膜４ａ、４ｂ内に生じた電子正孔対はオフリーク電流の問題とはならない。しかしながら、ソース配線５ａ及びドレイン配線５ｂは半導体積層膜４ａ、４ｂ内を流れる光電流の影響を僅かながらも受ける可能性がある。例えばソース配線５ａの信号が影響を受ける可能性がある。
本実施形態では、ソース配線５ａとドレイン配線５ｂの下層にチャネル層とオーミックコンタクト層の積層膜と同層の半導体積層膜４ａ、４ｂを残していないので、ソース配線５ａ及びドレイン配線５ｂの光電流の影響を抑えることが可能となり、第１実施形態よりもさらに高品質な表示特性が得られる。
【００８０】
本実施形態においても、ソース配線５ａ・ドレイン配線５ｂとソース電極５ｓ・ドレイン電極５ｄとを同一膜・同一プロセスで形成し、接続配線６ａと接続配線６ｂとを同一膜・同一プロセスで形成している。
したがって、本実施形態のアクティブマトリックス基板２０２についても、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
【００８１】
以上説明したように、本実施形態によれば、結晶性半導体膜４１を含むチャネル層を備え、駆動能力に優れたＴＦＴ１０４を備え、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板２０２を提供することができる。
【００８２】
「第３実施形態」 
図面を参照して、本発明に係る第３実施形態のアクティブマトリックス基板について説明する。
図７は本実施形態のアクティブマトリックス基板の要部断面図である。第１実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
【００８３】
本実施形態のアクティブマトリックス基板２０３において、ソース電極側の構造は第１実施形態と同様である。
画素スイッチング用ＴＦＴ１０４のソース電極５ｓ側に、画素スイッチング用ＴＦＴ１０４から離間した領域に、画素スイッチング用ＴＦＴ１０４のチャネル層及びオーミックコンタクト層の積層膜と同層の半導体積層膜４ａを残し、この上にソース配線５ａを形成し、このソース配線５ａとソース電極５ｓとを透光性かつ導電性を有する接続配線６ａで接続している。
本実施形態のアクティブマトリックス基板２０３において、ドレイン電極側についてはドレイン配線５ｂ及びその下層の半導体積層膜４ｂはなく、ドレイン電極５ｄにコンタクトホール８を介して画素電極９を接続している。
【００８４】
本実施形態においても、画素スイッチング用ＴＦＴ１０４のチャネル層として結晶性半導体膜４１を用いているので、ａ−ＳｉＴＦＴよりも駆動能力が高く、かつ大きな駆動電圧でも安定した駆動が可能である。
本実施形態においても、チャネル層を結晶性半導体膜４１とノンドープの非晶質半導体膜４２との積層構造としているので、ノンドープの非晶質半導体膜４２とＮ型非晶質半導体膜４３との界面のバンドギャップの不整合を小さくし、リーク電流を抑制することができる。
【００８５】
本実施形態においても、結晶性半導体膜４１及びノンドープの非晶質半導体膜４２からなるチャネル層と、このチャネル層上に形成されたＮ型不純物がドープされた非晶質半導体膜４３からなるオーミックコンタクト層とは、ゲート電極２の形成領域内に形成されており、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の形成領域内に形成されている。
かかる構成では、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜４１の側面からソース電極５ｓやドレイン電極５ｄにオフリーク電流が流れることが抑制される。
【００８６】
本実施形態においても、ゲート絶縁膜３上のゲート電極２より離間した位置にソース配線５ａが形成され、ソース配線５ａが、ソース電極５ｓの直上に形成され、さらにソース電極５ｓ上から延設された酸化物導電膜からなる接続配線６ａを介してソース電極５ｓに接続されている。
【００８７】
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面はＩＴＯ膜等の酸化物導電膜からなる接続配線６ａにより被覆されている。
本実施形態においても、接続配線６ａが形成された後の工程の熱履歴で自然に、あるいは接続配線６ａが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線６ａとの界面に、ＩＴＯ膜等の酸化物導電膜からなる接続配線６ａから酸素が供給されて、酸化膜（シリコン酸化膜）が形成される。
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線６ａとの界面に形成された酸化膜（シリコン酸化膜）が障壁となって、チャネル層をなす結晶性半導体膜４１の側面からソース配線５ａに流れるオフリーク電流が抑えられる。
【００８８】
第１実施形態と異なり、本実施形態においては、ドレイン配線５ｂ及び接続配線６ｂは設けず、ドレイン電極５ｄと画素電極９とを絶縁膜７に開孔されたコンタクトホール８を介して電気的に接続している。
本実施形態ではドレイン配線５ｂがないため、その分、画素電極９が占める面積が拡大されている。本実施形態では画素電極９の開口率が拡大するので、高透過率の液晶装置が得られる。
第１実施形態で説明したようにＴＦＴをオフさせるにはゲート電極２に逆バイアスとなる負電圧を印加するが、この時にゲート電極２とソース・ドレイン電極５ｓ、５ｄ間で高電界が発生する。一般に画素スイッチング用ＴＦＴにおいては、特にドレイン電極側の高電界が問題になっている。
本実施形態では、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面は、ドレイン電極５ｄにも接続配線６ｂにも接触しておらず、絶縁膜７に被覆されている。かかる構成では、第１実施形態よりもドレイン電極５ｄ側の光リーク電流が抑えられる。
【００８９】
本実施形態においても、チャネル層及びオーミックコンタクト層がゲート電極２の形成領域内にのみ形成されているので、ゲート電極２の背面側からバックライトの光が照射されても、バックライトの光はゲート電極２によって遮られ、チャネル層及びオーミックコンタクト層には照射されない。
一般に半導体膜に光が照射されると、半導体中に電子正孔対が発生するが、ゲート電極２によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
【００９０】
本実施形態においても、ソース配線５ａとソース電極５ｓ・ドレイン電極５ｄとを同一膜・同一プロセスで形成している。
したがって、本実施形態のアクティブマトリックス基板２０３についても、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
【００９１】
以上説明したように、本実施形態によれば、結晶性半導体膜４１を含むチャネル層を備え、駆動能力に優れたＴＦＴ１０４を備え、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板２０３を提供することができる。
【００９２】
「第４実施形態」
図面を参照して、本発明に係る第４実施形態のアクティブマトリックス基板について説明する。
図８は本実施形態のアクティブマトリックス基板の要部断面図である。第１実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
【００９３】
本実施形態のアクティブマトリックス基板２０４において、ソース電極側の構造は第１実施形態と同様である。
画素スイッチング用ＴＦＴ１０４のソース電極５ｓ側に、画素スイッチング用ＴＦＴ１０４から離間した領域に、画素スイッチング用ＴＦＴ１０４のチャネル層及びオーミックコンタクト層の積層膜と同層の半導体積層膜４ａを残し、この上にソース配線５ａを形成し、このソース配線５ａとソース電極５ｓとを透光性かつ導電性を有する接続配線６ａで接続している。
本実施形態のアクティブマトリックス基板２０４において、ドレイン電極側についてはドレイン配線５ｂ及びその下層の半導体積層膜４ｂはなく、ドレイン電極５ｄ直上に形成され、さらにドレイン電極５ｄ上から延設された酸化物導電膜により画素電極６ｐが形成されている。
接続配線６ａと画素電極６ｐとは同じ酸化物導電膜６により形成されている。
本実施形態では、ドレイン電極５ｄと画素電極６ｐとが直接接触している。
また、絶縁膜７は画素電極６ｐの大部分を覆わないパターンで形成されている。
【００９４】
本実施形態においても、画素スイッチング用ＴＦＴ１０４のチャネル層として結晶性半導体膜４１を用いているので、ａ−ＳｉＴＦＴよりも駆動能力が高く、かつ大きな駆動電圧でも安定した駆動が可能である。
本実施形態においても、チャネル層を結晶性半導体膜４１とノンドープの非晶質半導体膜４２との積層膜としているので、ノンドープの非晶質半導体膜４２とＮ型非晶質半導体膜４３との界面のバンドギャップの不整合を小さくし、リーク電流を抑制することができる。
【００９５】
本実施形態においても、結晶性半導体膜４１及びノンドープの非晶質半導体膜４２からなるチャネル層と、このチャネル層上に形成されたＮ型不純物がドープされた非晶質半導体膜４３からなるオーミックコンタクト層とは、ゲート電極２の形成領域内に形成されており、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の形成領域内に形成されている。
かかる構成では、ソース電極５ｓ及びドレイン電極５ｄはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜４１の側面からソース電極５ｓやドレイン電極５ｄにオフリーク電流が流れることが抑制される。
【００９６】
本実施形態においても、ゲート絶縁膜３上のゲート電極２より離間した位置にソース配線５ａが形成され、ソース配線５ａが、ソース電極５ｓの直上に形成され、さらにソース電極５ｓ上から延設された酸化物導電膜からなる接続配線６ａを介してソース電極５ｓに接続されている。
【００９７】
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面はＩＴＯ膜等の酸化物導電膜からなる接続配線６ａにより被覆されている。
本実施形態においても、接続配線６ａが形成された後の工程の熱履歴で自然に、あるいは接続配線６ａが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線６ａとの界面に、ＩＴＯ膜等の酸化物導電膜からなる接続配線６ａから酸素が供給されて、酸化膜（シリコン酸化膜）が形成される。
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線６ａとの界面に形成された酸化膜（シリコン酸化膜）が障壁となって、チャネル層をなす結晶性半導体膜４１の側面からソース配線５ａに流れるオフリーク電流が抑えられる。
【００９８】
第１実施形態と異なり、本実施形態においては、ドレイン配線５ｂ及び接続配線６ｂは設けず、ドレイン電極５ｄの直上に形成され、さらにドレイン電極５ｄ上からゲート絶縁膜３上のゲート電極２の形成領域の外側まで延設されたＩＴＯ膜等の酸化物導電膜により、画素電極６ｐを形成している。
本実施形態において、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面は酸化物導電膜からなる画素電極６ｐで被覆されている。
本実施形態において、画素電極６ｐが形成された後の工程の熱履歴で自然に、あるいは画素電極６ｐが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面と画素電極６ｐとの界面に、ＩＴＯ膜等の酸化物導電膜からなる画素電極６ｐから酸素が供給されて、酸化膜（シリコン酸化膜）が形成される。
本実施形態において、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面と画素電極６ｐとの界面に形成された酸化膜（シリコン酸化膜）が障壁となって、チャネル層をなす結晶性半導体膜４１の側面から画素電極６ｐに流れるオフリーク電流が抑えられる。
【００９９】
本実施形態では、ドレイン配線５ｂとコンタクトホール８とが不要であるため、その分、画素電極６ｐの開口率を拡大することができ、第１〜第３実施形態よりも高透過率の液晶装置が得られる。
【０１００】
本実施形態においても、チャネル層及びオーミックコンタクト層がゲート電極２の形成領域内にのみ形成されているので、ゲート電極２の背面側からバックライトの光が照射されても、バックライトの光はゲート電極２によって遮られ、チャネル層及びオーミックコンタクト層には照射されない。
一般に半導体膜に光が照射されると、半導体中に電子正孔対が発生するが、ゲート電極２によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
【０１０１】
本実施形態において、ソース配線５ａとソース電極５ｓ・ドレイン電極５ｄとを同一膜・同一プロセスで形成し、接続配線６ａと画素電極６ｐとを同一膜・同一プロセスで形成している。
本実施形態では、絶縁膜７にコンタクトホール８を形成し、絶縁膜７上に画素電極９を形成する必要がないので、第１〜第３実施形態よりもフォトマスク工程を削減できる。
したがって、本実施形態のアクティブマトリックス基板２０４についても、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
【０１０２】
以上説明したように、本実施形態によれば、結晶性半導体膜４１を含むチャネル層を備え、駆動能力に優れたＴＦＴ１０４を備え、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なアクティブマトリックス基板２０４を提供することができる。
【０１０３】
「第５実施形態」
図面を参照して、本発明に係る第５実施形態のアクティブマトリックス基板について説明する。
図９は本実施形態のアクティブマトリックス基板の要部断面図である。第３実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
【０１０４】
本実施形態のアクティブマトリックス基板２０５は、フリンジフィールドスイッチング（fringe field switching：ＦＦＳ）モードの液晶装置用のアクティブマトリックス基板である。
ＦＦＳモードは、アクティブマトリックス基板側に画素電極と対向電極とを備え、液晶にフリンジ電界を印加して表示を行なう表示方式である。
高透過率が得られることから、本実施形態では、画素電極と対向電極としていずれも酸化物導電膜を用いる。
【０１０５】
本実施形態のアクティブマトリックス基板２０５は、第３実施形態と同様の構成を有している。
画素スイッチング用ＴＦＴ１０４のソース電極５ｓ側に、画素スイッチング用ＴＦＴ１０４から離間した領域に、画素スイッチング用ＴＦＴ１０４のチャネル層及びオーミックコンタクト層の積層膜と同層の半導体積層膜４ａを残し、この上にソース配線５ａを形成し、このソース配線５ａとソース電極５ｓとを透光性かつ導電性を有する接続配線６ａで接続している。
本実施形態のアクティブマトリックス基板２０５において、ドレイン電極側についてはドレイン配線５ｂ及びその下層の半導体積層膜４ｂはなく、ドレイン電極５ｄ直上に形成され、さらにドレイン電極５ｄ上から延設された酸化物導電膜により画素電極６ｐが形成されている。
接続配線６ａと画素電極６ｐとは同じ酸化物導電膜６により形成されている。
【０１０６】
本実施形態のアクティブマトリックス基板２０５には、さらに対向電極１９が形成されている。
本実施形態において、平面視開口のない平板状の画素電極６ｐに対して、絶縁膜７を介して、平面視櫛歯状又はスリット状の複数の細長い開口を有する、同一電位の複数本の平面視ストライプ状の電極からなる対向電極１９が対向形成されている（平面形状については図示略）。
本実施形態において、対向電極１９は、ソース電極５ｓ、ドレイン電極５ｄ、及びソース配線５ａと同じ金属膜５により形成された共通配線５ｃに、絶縁膜７に開孔されたコンタクトホール１８を介して接続されている。また、共通配線５ｃの下層にはチャネル層及びオーミック層の積層膜と同層の半導体積層膜４ｃが形成されている。
【０１０７】
共通配線５ｃはゲート電極２と同時形成されたものであってもよく、この場合は絶縁膜７及びゲート絶縁膜３を貫通するようにコンタクトホール１８を開孔する。
第５実施形態においても第１実施形態の製造方法をそのまま適用できるので、ここでの説明は割愛する。
【０１０８】
本実施形態は第４実施形態と基本構成は同一であり、さらに画素電極６ｐと対向する対向電極１９を同一基板上に設けたものである。
したがって、本実施形態においても第４実施形態と同様の効果が得られる。
本実施形態において、ソース配線５ａとソース電極５ｓ・ドレイン電極５ｄと共通配線５ｃとを同一膜・同一プロセスで形成し、接続配線６ａと画素電極６ｐとを同一膜・同一プロセスで形成している。
本実施形態においても、第４実施形態と同様、絶縁膜７にコンタクトホール８を形成し、絶縁膜７上に画素電極９を形成する必要がない。したがって、絶縁膜７にコンタクトホール１８を形成し、絶縁膜７上に対向電極１９を設けても、第１実施形態の工程数と変わらず製造でき、ＦＦＳモードのアクティブマトリックス基板２０５を最少のフォトマスク工程数で製造できる。したがって、本実施形態では、第１実施形態と同様の効果を持つＦＦＳモードのアクティブマトリックス基板２０５を、フォトマスク工程数の増加なしで製造できる。本実施形態では、ＦＦＳモードの液晶装置の生産性向上とコスト低減を実現し、さらに高品質な表示特性を実現できる。
【０１０９】
以上説明したように、本実施形態によれば、結晶性半導体膜４１を含むチャネル層を備え、駆動能力に優れたＴＦＴ１０４を備え、従来のａ−ＳｉＴＦＴアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、ＴＦＴのオフリーク電流を低減することが可能なＦＦＳモードのアクティブマトリックス基板２０５を提供することができる。
【０１１０】
本実施形態では、ＦＦＳモードにおける複数本の平面視格子状の電極よりなる上部電極を共通配線に接続された対向電極により構成し、これら上部電極の下層に重なって配置される平面視平板状の電極よりなる下部電極をドレイン電極に接続された画素電極により構成した。ＦＦＳモードの上部電極と下部電極とは両者の間に電界を印加することができればよいことから、画素電極と対向電極の上下関係を逆にすることもできる。
【０１１１】
具体的には、図９の構成において、画素電極６ｐをドレイン電極５ｄに接続せずに共通配線５ｃに接続すると対向電極として機能させることができ、対向電極１９を図７と同様に絶縁膜７に開孔されたコンタクトホール８を介してドレイン電極５ｄに接続すると画素電極として機能させることができる。
かかる設計変更では、画素電極がＦＦＳモードの上部電極となることから、第５実施形態における対向電極１９と同様に、平面視櫛歯状又はスリット状の複数の細長い開口を有する、同一電位の複数本の平面視格子状の電極により形成すると良い。逆に、対向電極がＦＦＳモードの下部電極となることから、第５実施形態の画素電極６ｐと同様に平面視開口のない平板状の電極により形成すると良い。
上記設計変形において、画素電極６ｐをドレイン電極５ｄに接続せずに共通配線５ｃに接続して形成した対向電極（下部電極）は、第５実施形態と同様に接続配線６ａと同じ酸化物導電膜６により形成すると良く、この場合、接続配線６ａと同一膜・同一プロセスで形成することができる。
上記設計変更においても、第５実施形態と同様、フォトマスク工程数の増加なしで製造でき、ＦＦＳモードの液晶装置の生産性向上とコスト低減を実現し、高品質な表示特性を実現できる。
【０１１２】
第５実施形態及びその設計変形例では、ＦＦＳモードのアクティブマトリックス基板について説明を行ったが、ＦＦＳモードの酸化物導電膜よりなる平面視平板状の下部電極を上部電極と同様の複数本の平面視格子状の電極としてもよい。かかる設計変形により、ＦＦＳモードと類似する横電界方式のアクティブマトリックス基板を提供することができる。かかる設計変更においても、酸化物導電膜よりなる下部電極を接続配線６ａと同じ酸化物導電膜６により形成し、接続配線６ａと同一膜・同一プロセスで形成することができることから、上記と同様の効果が得られる。
【０１１３】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
以上の実施形態では、チャネル層として結晶性半導体膜４１とノンドープの非晶質半導体膜４２との積層膜を用いたアクティブマトリックス基板について説明したが、本発明は、結晶性半導体膜及び／又は非晶質半導体膜からなる任意の構成のチャネル層を備えたアクティブマトリックス基板に適用可能であり、同様の効果が得られる。
ただし、本発明は、非晶質半導体膜に比べて正孔移動度が大きく、よりオフリーク電流が生じやすい結晶性半導体膜を用いたアクティブマトリックス基板により有効である。
【符号の説明】
【０１１４】
１  絶縁性基板
２  ゲート電極
３  ゲート絶縁膜
４、４ａ、４ｂ  半導体積層膜
４ｓ  半導体積層膜のソース領域
４ｄ  半導体積層膜のドレイン領域
４ｃ  半導体積層膜のチャネル領域
５  金属膜
５ｓ  ソース電極
５ｄ  ドレイン電極
５ａ  ソース配線
５ｂ  ドレイン配線
５ｃ  共通配線
６  酸化物導電膜
６ａ、６ｂ  接続配線
６ｐ  画素電極
７  絶縁膜
８  コンタクトホール
９  画素電極
１０  マザーアクティブマトリックス基板
１８  コンタクトホール
１９  対向電極
４０  非晶質半導体膜
４１  結晶性半導体膜
４２  ノンドープの非晶質半導体膜
４３  Ｎ型非晶質半導体膜
１０１  画素領域
１０２  額縁領域
１０３  画素
１０４  薄膜トランジスタ（ＴＦＴ）
１０５  蓄積容量
１０６  ゲート配線
１０７  蓄積容量配線
１０９  配線
１１０  プリント配線基板
１１１、１１２、１１３  ＩＣチップ
２０１〜２０５  アクティブマトリックス基板
【図１】
0005615605.tif 000002
【図２】
0005615605.tif 000003
【図３】
0005615605.tif 000004
【図４Ａ】
0005615605.tif 000005
【図４Ｂ】
0005615605.tif 000006
【図４Ｃ】
0005615605.tif 000007
【図４Ｄ】
0005615605.tif 000008
【図４Ｅ】
0005615605.tif 000009
【図４Ｆ】
0005615605.tif 000010
【図４Ｇ】
0005615605.tif 000011
【図４Ｈ】
0005615605.tif 000012
【図４Ｉ】
0005615605.tif 000013
【図４Ｊ】
0005615605.tif 000014
【図４Ｋ】
0005615605.tif 000015
【図４Ｌ】
0005615605.tif 000016
【図４Ｍ】
0005615605.tif 000017
【図５Ａ】
0005615605.tif 000018
【図５Ｂ】
0005615605.tif 000019
【図６】
0005615605.tif 000020
【図７】
0005615605.tif 000021
【図８】
0005615605.tif 000022
【図９】
0005615605.tif 000023