(57)【特許請求の範囲】
【請求項１】
光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
前記画素アレイから読み出した前記画素信号を基準電圧に基づいてデジタル値に変換して出力する複数のＡＤ変換器と、
を備えた光電変換装置において、
前記ＡＤ変換器に基準電圧を供給する基準電圧線は、前記複数のＡＤ変換器のそれぞれに対応した複数の分岐基準電圧線に分岐し、
前記複数の分岐基準電圧線は、それぞれ対応する前記ＡＤ変換器内の構成要素にのみ接続され、
前記基準電圧線は、
前記画素アレイの第１の方向に伸びるように配置され、
前記分岐基準電圧線は、
前記画素アレイの第２の方向に伸びるように配置され、
前記複数のＡＤ変換器は、
前記第１の方向に並ぶように配置され、
前記複数のＡＤ変換器は、それぞれ、
前記画素アレイから読み出した前記画素信号の電圧と、該ＡＤ変換器に供給された基準電圧との差に応じた遅延時間でパルス信号を遅延させる遅延ユニットが複数段接続されたパルス遅延回路と、
前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダと、
を備え、
前記ＡＤ変換器に対応した前記分岐基準電圧線が前記基準電圧線から分岐する分岐点と、該ＡＤ変換器内で前記パルス遅延回路が前記分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記エンコーダが前記分岐基準電圧線に接続される接続点とが、前記第２の方向に、この順番で並ぶように配置される、
ことを特徴とする光電変換装置。
【請求項２】
光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
前記画素アレイから読み出した前記画素信号を基準電圧に基づいてデジタル値に変換して出力する複数のＡＤ変換器と、
を備えた光電変換装置において、
前記ＡＤ変換器に基準電圧を供給する基準電圧線は、前記複数のＡＤ変換器のそれぞれに対応した複数の分岐基準電圧線に分岐し、
前記複数の分岐基準電圧線は、それぞれ対応する前記ＡＤ変換器内の構成要素にのみ接続され、
前記基準電圧線は、
前記画素アレイの第１の方向に伸びるように配置され、
前記分岐基準電圧線は、
前記画素アレイの第２の方向に伸びるように配置され、
前記複数のＡＤ変換器は、
前記第１の方向に並ぶように配置され、
前記複数のＡＤ変換器は、それぞれ、
前記画素アレイから読み出した前記画素信号の電圧と、該ＡＤ変換器に供給された基準電圧との差に応じた遅延時間でパルス信号を遅延させる遅延ユニットが複数段接続されたパルス遅延回路と、
前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダと、
を備え、
前記エンコーダは、
前記パルス遅延回路に備えた前記複数の遅延ユニットのそれぞれに対応し、前記各遅延ユニットから出力される遅延情報を保持するラッチユニットを複数有するラッチ回路と、
前記ラッチ回路が保持した前記遅延情報に基づいてデジタル値を出力するエンコーダ部と、
を備え、
前記ＡＤ変換器に対応した前記分岐基準電圧線が前記基準電圧線から分岐する分岐点と、該ＡＤ変換器内で前記遅延ユニットが前記分岐基準電圧線に接続される第１の接続点と、該ＡＤ変換器内で該遅延ユニットに対応する前記ラッチユニットが前記分岐基準電圧線に接続される第２の接続点とが、前記第２の方向に、この順番で並ぶように配置され、
前記分岐点と、該ＡＤ変換器内の複数の前記第１の接続点と、該ＡＤ変換器内の複数の前記第２の接続点と、該ＡＤ変換器内で前記エンコーダ部が前記分岐基準電圧線に接続される第３の接続点とが、前記第２の方向に並ぶように配置され、
前記分岐点と前記第３の分岐点との間に、前記複数の第１の接続点と前記複数の第２の接続点とが配置される、
ことを特徴とする光電変換装置。
【請求項３】
前記第１の方向は、
前記画素アレイの行方向であり、
前記第２の方向は、
前記画素アレイの列方向であり、
前記ＡＤ変換器は、
前記画素アレイの列方向に応じた数のＡＤ変換器を備える、
ことを特徴とする請求項１または請求項２に記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡などに使用される光電変換装置に関する。
【背景技術】
【０００２】
従来、デジタルカメラ、デジタルビデオカメラや内視鏡などの光電変換装置として、固体撮像装置が使用されている。また、この固体撮像装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などの小型化、低消費電力化が進んでおり、それに伴って固体撮像装置の小型化、低消費電力化が必要となっている。
【０００３】
固体撮像装置の小型化、低消費電力化への対応として、デジタル回路で構成したＡＤ変換器を内蔵した固体撮像装置が提案されている（特許文献１参照）。
図５は、従来の固体撮像装置の概略構成を示すブロック図である。図５に示した固体撮像装置は、入射光量に応じた画素信号を出力する光電変換素子を２次元にアレイ状に配列した画素ブロック９０と、この画素ブロック９０の画素から出力される画素信号をアナログ・デジタル変換するＡＤ変換器９とを具備する複数のアレイブロック（サブアレイ）Ｂ１，Ｂ２，・・・が２次元、図５では、４行５列に配置されている。
【０００４】
また、図６は、図５の各アレイブロック（サブアレイ）に具備されているＡＤ変換器９の回路構成の一例を示すブロック図である。図６に示すＡＤ変換器９において、遅延回路９０１は、それぞれが各種ゲート回路からなる複数の遅延ユニットをリング状に接続した構成である。遅延回路９０１内の各遅延ユニットには、アナログ・デジタル変換の対象となる入力信号（電圧）が、遅延ユニットの駆動電圧として供給される。また、遅延回路９０１内の各遅延ユニットには、基準電圧が供給されている。
【０００５】
図６に示したＡＤ変換器９において、例えば、遅延回路９０１の基準電圧をＧＮＤとし、入力パルス信号φＰＬに“Ｈｉｇｈ”レベルの信号を入力すると、入力パルス信号φＰＬが、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延時間を持って順次、各遅延ユニットを通過し、遅延回路９０１内を周回する。また、入力パルス信号φＰＬを“Ｌｏｗ”レベルにすることによって、入力パルス信号φＰＬの遅延回路９０１内の周回が停止する。
【０００６】
入力パルス信号φＰＬが遅延回路９０１内を周回しているとき、所定時間内に入力パルス信号φＰＬが通過する遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、入力信号と基準電圧（ＧＮＤ）との電圧差によって決まる。エンコーダ９０２は、この遅延ユニットの通過段数（および周回数）を検出する。
エンコーダ９０２は、入力パルス信号φＰＬが遅延回路９０１内を周回した回数を計数するカウンタ回路９０２１と、遅延回路９０１内で走行している入力パルス信号φＰＬの段数を検出するラッチ＆エンコーダ回路９０２２と、カウンタ回路９０２１の出力される値を上位ビットデータ（例えば、ａ−ビット）と、ラッチ＆エンコーダ回路９０２２の出力される値を下位ビットデータ（例えば、ｂ−ビット）とするａ＋ｂビットのデジタルデータを出力する加算器９０２３から構成される。エンコーダ９０２内の加算器９０２３の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。図５に示した固体撮像装置においては、画素ブロック９０から出力される画素信号を、ＡＤ変換器９の入力信号とすることにより、入射光量に応じたデジタル値が出力される。
【０００７】
また、図７は、図６に示したＡＤ変換器９を画素アレイの列毎に搭載した光電変換装置の一例を示すブロック図である。図６に示した光電変換装置は、画素Ｐ１１〜Ｐ４５（以下、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには、「画素２」という）、垂直走査回路４、列回路５１〜５５（以下、列回路５１〜５５のいずれか１つを示すときには、「列回路５」という）、水平走査回路６、制御回路７、ＡＤ変換器９１〜９５（以下、ＡＤＣ９１〜ＡＤＣ９５という。また、ＡＤＣ９１〜ＡＤＣ９５のいずれか１つを示すときには、「ＡＤＣ９」という）、から構成される。また、図７においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、図７においては、図６に示した遅延回路９０１内の各遅延ユニットからラッチ＆エンコーダ回路９０２２への信号線を省略している。
【０００８】
画素Ｐ１１〜Ｐ４５は、光電変換素子である。画素Ｐ１１〜Ｐ４５は、垂直走査回路４によって画素２が選択されると入射光量に応じたレベルの画素信号を出力する。また、画素Ｐ１１〜Ｐ４５は画素アレイ３として４行５列の二次元に配置され、画素列毎に画素信号φＰ１〜φＰ５を出力する。なお、画素Ｐ１１〜Ｐ４５で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。
【０００９】
列回路５１〜列回路５５は、画素アレイ３の各画素列にそれぞれ配置され、画素２から読み出された画素信号を処理し、対応する画素列のＡＤＣ９１〜ＡＤＣ９５に出力する。なお、列回路５１〜列回路５５で示した列回路５に続く数字は、画素アレイ３の列の番号を表す。
【００１０】
ＡＤＣ９１〜ＡＤＣ９５は、画素アレイ３の各画素列にそれぞれ配置される。このＡＤＣ９１〜ＡＤＣ９５は、列回路５１〜列回路５５がそれぞれ出力する処理後の画素信号をアナログ・デジタル変換し、変換後のデジタル値を出力する。このＡＤＣ９１〜ＡＤＣ９５のそれぞれは、図６に示したＡＤ変換器９と同等の回路構成である。ＡＤＣ９内の遅延回路９０１の基準電圧には、基準電圧（ＧＮＤ）が供給されている。なお、ＡＤＣ９１〜ＡＤＣ９５で示したＡＤＣ９に続く数字は、画素アレイ３の列の番号を表す。
【００１１】
垂直走査回路４は、制御回路７から入力される垂直制御信号に応じて、画素アレイ３から読み出す画素２の行を選択する回路である。垂直走査回路４は、画素アレイ３から読み出す画素２の行に応じた行選択信号φＳＬ１〜φＳＬ４を出力する。垂直走査回路４が、例えば、画素アレイ３の１行目を選択する場合は、行選択信号φＳＬ１を選択レベル（例えば、“Ｈｉｇｈ”レベル）にして画素アレイ３に出力し、その他選択されていない行選択信号φＳＬ２〜φＳＬ４を非選択レベル（例えば、“Ｌｏｗ”レベル）にして画素アレイ３に出力する。
【００１２】
水平走査回路６は、制御回路７から入力される水平制御信号に応じて、ＡＤＣ９１〜ＡＤＣ９５がアナログ・デジタル変換したデジタル値を列毎に出力させることによって光電変換装置の出力とする回路である。水平走査回路６は、ＡＤＣ９から読み出すデジタル値の列に応じた列選択信号φＨ１〜φＨ５をＡＤＣ９へ出力する。水平走査回路６が、例えば、画素アレイ３の１列目のデジタル値を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてＡＤＣ９１に出力し、その他出力されていない列選択信号φＨ２〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ９２〜ＡＤＣ９５に出力する。続いて列選択信号φＨ２〜φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベル）、その他出力しない列に対応する列選択信号φＨ１〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ９に出力することによって、ＡＤＣ９がアナログ・デジタル変換したデジタル値を順次出力させる。
【００１３】
制御回路７は、光電変換装置の全体を制御する回路である。制御回路７は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを出力する。
また、制御回路７は、列回路５およびＡＤＣ９の動作（動作開始および動作停止）を制御する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−２８７８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述のように、ＡＤ変換器を備えた光電変換装置においては、画素から出力される画素信号からノイズ成分の少ない良好なデジタル値を得ることが望まれている。しかしながら、図７に示した光電変換装置では、基準電圧であるＧＮＤ電位の電位線（以下、「基準電圧線」という）を、各画素列で共通にして接続している。これにより、光電変換装置内で画素アレイ３の各画素列にそれぞれ配置されたＡＤＣ９の基準電圧線の配線を容易にしている。例えば、図７に示した光電変換装置において、ＡＤＣ９１の初段の遅延ユニットに基準電圧を印加する基準電圧線は、ＡＤＣ９２〜ＡＤＣ９５の初段の遅延ユニットに向かって共通に配線されている。その後、ＡＤＣ９１〜ＡＤＣ９５の遅延ユニットに基準電圧を印加する基準電圧線は、ＡＤＣ９１からＡＤＣ９５に向かってＡＤＣ９１〜ＡＤＣ９５内で同じ段数の遅延ユニットと共通に配線されている。すなわち、図７に示した光電変換装置における基準電圧線は、複数のＡＤ変換器にまたがって配線されている。
【００１６】
特許文献１の固体撮像装置を含む従来の固体撮像装置に備えられたＡＤ変換器では、入力信号の電圧と、基準電圧（図７では、接地：ＧＮＤレベル）との電圧差をデジタル値に変換する。しかしながら、図７に示したような基準電圧線の配線では、例えば、ＡＤＣ９１内の初段の遅延ユニットの基準電圧とＡＤＣ９２内の初段の遅延ユニットの基準電圧とが直接接続されている。このような基準電圧線が、複数のＡＤ変換器にまたがって配線されている構成においては、ＡＤＣ９２が動作することによって、基準電圧が大きく変動した場合、このＡＤＣ９２の動作による基準電圧の変動が、ＡＤＣ９１の基準電圧に影響を与えてしまう。このように、ＡＤＣ９１が出力するデジタル値に、ＡＤＣ９２〜９５が動作することによる基準電圧の変動の影響が含まれてしまうという問題がある。この基準電圧の変動により、出力されるデジタル値は不安定となり、そのデジタル値にノイズが含まれてしまうという問題がある。
【００１７】
本発明は、上記の課題認識に基づいてなされたものであり、入力パルス信号を光電変換素子の入射光量に応じた遅延時間で周回させ、入力パルス信号の周回数に応じたデジタル値を出力するＡＤ変換器を複数具備する光電変換装置において、各ＡＤ変換器内の遅延ユニットの基準電圧を安定させることによって良好なデジタル値を得ることができる光電変換装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上記の課題を解決するため、本発明の光電変換装置（例えば、実施形態における光電変換装置１）は、光電変換素子（例えば、実施形態における画素２）を有し、該光電変換素子への入射光量に応じた画素信号（例えば、実施形態における画素出力信号φＰ１〜φＰ５）を出力する画素が二次元に複数配置された画素アレイ（例えば、実施形態における画素アレイ３）と、前記画素アレイから読み出した前記画素信号を基準電圧に基づいてデジタル値に変換して出力する複数のＡＤ変換器（例えば、実施形態におけるＡＤＣ８）と、を備えた光電変換装置において、前記ＡＤ変換器に基準電圧を供給する基準電圧線は、前記複数のＡＤ変換器のそれぞれに対応した複数の分岐基準電圧線に分岐し、前記複数の分岐基準電圧線は、それぞれ対応する前記ＡＤ変換器内の構成要素にのみ接続され、前記基準電圧線は、前記画素アレイの第１の方向に伸びるように配置され、前記分岐基準電圧線は、前記画素アレイの第２の方向に伸びるように配置され、前記複数のＡＤ変換器は、前記第１の方向に並ぶように配置され、前記複数のＡＤ変換器は、それぞれ、前記画素アレイから読み出した前記画素信号の電圧と、該ＡＤ変換器に供給された基準電圧との差に応じた遅延時間でパルス信号（例えば、実施形態における入力パルス信号φＰＬ）を遅延させる遅延ユニット（例えば、実施形態におけるＤ１，Ｄ２，Ｄ３，・・・，Ｄｎ）が複数段接続されたパルス遅延回路（例えば、実施形態における遅延回路８１１）と、前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダ（例えば、実施形態におけるエンコーダ８１２）と、を備え、前記ＡＤ変換器に対応した前記分岐基準電圧線が前記基準電圧線から分岐する分岐点と、該ＡＤ変換器内で前記パルス遅延回路が前記分岐基準電圧線に接続される接続点と、該ＡＤ変換器内で前記エンコーダが前記分岐基準電圧線に接続される接続点とが、前記第２の方向に、この順番で並ぶように配置される、ことを特徴とする。
【００２１】
また、本発明の光電変換装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、前記画素アレイから読み出した前記画素信号を基準電圧に基づいてデジタル値に変換して出力する複数のＡＤ変換器と、を備えた光電変換装置において、前記ＡＤ変換器に基準電圧を供給する基準電圧線は、前記複数のＡＤ変換器のそれぞれに対応した複数の分岐基準電圧線に分岐し、前記複数の分岐基準電圧線は、それぞれ対応する前記ＡＤ変換器内の構成要素にのみ接続され、前記基準電圧線は、前記画素アレイの第１の方向に伸びるように配置され、前記分岐基準電圧線は、前記画素アレイの第２の方向に伸びるように配置され、前記複数のＡＤ変換器は、前記第１の方向に並ぶように配置され、前記複数のＡＤ変換器は、それぞれ、前記画素アレイから読み出した前記画素信号の電圧と、該ＡＤ変換器に供給された基準電圧との差に応じた遅延時間でパルス信号を遅延させる遅延ユニットが複数段接続されたパルス遅延回路と、前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダと、を備え、前記エンコーダは、前記パルス遅延回路に備えた前記複数の遅延ユニットのそれぞれに対応し、前記各遅延ユニットから出力される遅延情報を保持するラッチユニット（例えば、実施形態におけるＬ１，Ｌ２，Ｌ３，・・・，Ｌｎ）を複数有するラッチ回路（例えば、実施形態におけるラッチ回路８１２２１）と、前記ラッチ回路が保持した前記遅延情報に基づいてデジタル値を出力するエンコーダ部（例えば、実施形態におけるエンコーダ部８１２０）と、を備え、前記ＡＤ変換器に対応した前記分岐基準電圧線が前記基準電圧線から分岐する分岐点と、該ＡＤ変換器内で前記遅延ユニットが前記分岐基準電圧線に接続される第１の接続点と、該ＡＤ変換器内で該遅延ユニットに対応する前記ラッチユニットが前記分岐基準電圧線に接続される第２の接続点とが、前記第２の方向に、この順番で並ぶように配置され、前記分岐点と、該ＡＤ変換器内の複数の前記第１の接続点と、該ＡＤ変換器内の複数の前記第２の接続点と、該ＡＤ変換器内で前記エンコーダ部が前記分岐基準電圧線に接続される第３の接続点とが、前記第２の方向に並ぶように配置され、前記分岐点と前記第３の分岐点との間に、前記複数の第１の接続点と前記複数の第２の接続点とが配置される、ことを特徴とする。
【００２２】
また、本発明の前記第１の方向は、前記画素アレイの行方向であり、前記第２の方向は、前記画素アレイの列方向であり、前記ＡＤ変換器は、前記画素アレイの列方向に応じた数のＡＤ変換器を備える、ことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、光電変換装置に具備された各ＡＤ変換器内の遅延ユニットの基準電圧を安定させることができるので、各ＡＤ変換器が動作することによって発生するノイズが、他のＡＤ変換器の動作に影響しない。これにより、光電変換装置から良好なデジタル値、すなわち良好な画像を得ることができるという効果が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態による光電変換装置の概略構成を示したブロック図である。
【図２】本第１の実施形態の光電変換装置に具備されたＡＤ変換器の概略構成を示したブロック図である。
【図３】本発明の第２の実施形態による光電変換装置の概略構成を示したブロック図である。
【図４】本発明の実施形態における遅延回路の別例の構成を示したブロック図である。
【図５】従来の固体撮像装置の概略構成を示すブロック図である。
【図６】従来の固体撮像装置に具備されているＡＤ変換器の回路構成の一例を示すブロック図である。
【図７】従来の光電変換装置の概略構成を示したブロック図である。
【発明を実施するための形態】
【００２５】
＜第１実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態による光電変換装置の概略構成を示したブロック図である。図１において、光電変換装置１は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６、制御回路７、ＡＤ変換器８１〜８５（以下、ＡＤＣ８１〜ＡＤＣ８５という）、から構成される。また、図１においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには「画素２」という。また、列回路５１〜列回路５５のいずれか１つを示すときには「列回路５」という。また、ＡＤＣ８１〜ＡＤＣ８５のいずれか１つを示すときには「ＡＤＣ８」という。
【００２６】
画素Ｐ１１〜Ｐ４５は、光電変換素子である。画素Ｐ１１〜Ｐ４５は、垂直走査回路４によって自画素２が選択されると入射光量に応じたレベルの画素出力信号を出力する。また、画素Ｐ１１〜Ｐ４５は画素アレイ３として４行５列の二次元に配置され、画素列毎に画素出力信号φＰ１〜φＰ５を出力する。なお、画素Ｐ１１〜Ｐ４５で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。
【００２７】
列回路５１〜列回路５５は、画素アレイ３の各画素列にそれぞれ配置され、画素２から読み出された画素出力信号を処理し、対応する画素列のＡＤＣ８１〜ＡＤＣ８５に出力する。なお、列回路５１〜列回路５５で示した列回路５に続く数字は、画素アレイ３の列の番号を示す。
【００２８】
ＡＤＣ８１〜ＡＤＣ８５は、画素アレイ３の各画素列にそれぞれ配置され、列回路５１〜列回路５５からそれぞれ入力された処理後の画素信号をアナログ・デジタル変換するＡＤ変換器である。ＡＤＣ８１〜ＡＤＣ８５は、入力された画素信号をアナログ・デジタル変換し、変換後のデジタル値を出力する。なお、ＡＤＣ８１〜ＡＤＣ８５で示したＡＤＣ８に続く数字は、画素アレイ３の列の番号を示す。また、ＡＤＣ８に関する詳細な説明は、後述する。
【００２９】
垂直走査回路４は、制御回路７から入力される垂直制御信号に応じて、画素アレイ３から読み出す画素２の行を選択する回路である。垂直走査回路４は、画素アレイ３から読み出す画素２の行に応じた行選択信号φＳＬ１〜φＳＬ４を出力する。垂直走査回路４が、例えば、画素アレイ３の１行目を選択する場合は、行選択信号φＳＬ１を選択レベル（例えば、“Ｈｉｇｈ”レベル）にして画素アレイ３に出力し、その他選択されていない行選択信号φＳＬ２〜φＳＬ４を非選択レベル（例えば、“Ｌｏｗ”レベル）にして画素アレイ３に出力する。
【００３０】
水平走査回路６は、制御回路７から入力される水平制御信号に応じて、ＡＤＣ８１〜ＡＤＣ８５がアナログ・デジタル変換したデジタル値を列毎に出力させることによって光電変換装置１の出力とする回路である。水平走査回路６は、ＡＤＣ８から読み出すデジタル値の列に応じた列選択信号φＨ１〜φＨ５をＡＤＣ８へ出力する。水平走査回路６が、例えば、画素アレイ３の１列目のデジタル値を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてＡＤＣ８１に出力し、その他出力されていない列選択信号φＨ２〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ８２〜ＡＤＣ８５に出力する。続いて列選択信号φＨ２〜φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベル）、その他出力しない列に対応する列選択信号φＨ１〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ８に出力することによって、ＡＤＣ８がアナログ・デジタル変換したデジタル値を順次出力させる。
【００３１】
制御回路７は、光電変換装置１の全体を制御する回路である。制御回路７は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを出力する。
また、制御回路７は、列回路５およびＡＤＣ８の動作（動作開始および動作停止）を制御する。
【００３２】
次に、本実施形態の光電変換装置１のＡＤ変換器について説明する。図２は、本実施形態による光電変換装置１に具備されたＡＤ変換器の概略構成を示したブロック図である。図２では、光電変換装置１の画素列に具備されたＡＤ変換器の内、画素アレイ３の第１列目に対応したＡＤＣ８１を例として示している。なお、その他の画素列に対応したＡＤＣ８２〜ＡＤＣ８５の構成も、図２に示したＡＤＣ８１の構成と同様である。
【００３３】
図２において、ＡＤＣ８１は、遅延回路８１１、エンコーダ８１２、から構成される。また、エンコーダ８１２は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、から構成される。また、ラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットに対応したラッチ回路８１２２１、エンコーダ回路８１２２２、から構成される。
【００３４】
ＡＤＣ８１は、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、列回路５１から入力された画素信号のアナログ・デジタル変換を行う。また、アナログ・デジタル変換された画素信号のデジタル値は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持される。そして、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。
【００３５】
遅延回路８１１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（例えば、否定論理積回路と否定回路を含む構成の初段の遅延ユニットＤ１と、２つの否定回路を含む構成のその他の複数の遅延ユニットＤ２、Ｄ３，・・・Ｄｎ）をリング状に接続したリングディレイライン（ＲＤＬ）である。遅延回路８１１内の各遅延ユニットには、アナログ・デジタル変換の対象となる入力信号（電圧）が、駆動電圧として供給される。また、遅延回路８１１内の各遅延ユニットには、基準電圧（図２においては、接地：ＧＮＤレベル）が供給されている。
【００３６】
例えば、遅延回路８１１の入力パルス信号φＰＬに“Ｈｉｇｈ”レベルの信号を入力すると、入力パルス信号φＰＬが、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延時間を持って順次、各遅延ユニットを通過し、遅延回路８１１内を周回する。入力パルス信号φＰＬが遅延回路８１１内を周回しているとき、所定時間内に入力パルス信号φＰＬが通過する遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、駆動電圧として供給された入力信号と基準電圧（ＧＮＤ）との電圧差によって決まる。
【００３７】
エンコーダ８１２は、入力パルス信号φＰＬが遅延回路８１１内の遅延ユニットを通過した段数および遅延回路８１１の周回数を検出し、該通過段数および周回数をＡＤＣ８１がアナログ・デジタル変換した結果であるデジタル値として出力する。
【００３８】
ラッチ回路８１２２１は、所定時間経過後に入力される図示しないアナログ・デジタル変換完了のタイミング信号に応じて、遅延回路８１１内の各遅延ユニットの出力データを保持する。ラッチ回路８１２２１内には、遅延回路８１１内の各遅延ユニット（Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｎ）に対応したラッチユニット（Ｌ１，Ｌ２，Ｌ３，・・・，Ｌｎ）が設けられており、アナログ・デジタル変換完了のタイミング信号に応じて、対応する遅延ユニットの出力データを保持する。図２では、ラッチユニットＬ１は対応する遅延ユニットＤ１の出力値を、ラッチユニットＬ２は対応する遅延ユニットＤ２の出力値を、ラッチユニットＬ３は対応する遅延ユニットＤ３の出力値を、ラッチユニットＬｎは対応する遅延ユニットＤｎの出力値をそれぞれ保持するように接続されている。
【００３９】
ラッチ回路８１２２１のＧＮＤ端子には、遅延回路８１１内の各遅延ユニットに供給されている基準電圧（ＧＮＤ）と同じレベルの信号（図２においては、基準電圧とＧＮＤ（接地）との電位は、同電位である）が供給される。以下、基準電圧の電位線またはＧＮＤ電位の電位線を、「基準電圧線」という。この基準電圧線は、図１に示したように、遅延回路８１１内の遅延ユニットとラッチ回路８１２２１内のラッチユニットとが交互に配置されている場合、遅延回路８１１内の遅延ユニットに続いて、対応するラッチユニットが接続される。より具体的には、図１に示した光電変換装置１において、画素アレイ３の行方向に伸びるように配置された基準電圧線が、ＡＤＣ８１に対して分岐し、画素アレイ３の列方向に伸びるように配置されたＡＤＣ８１用の基準電圧線が、ＡＤＣ８１内の各構成要素に接続される。ＡＤＣ８１用の基準電圧線は、ＡＤＣ８１内において、基準電圧線の分岐点から順番に遅延ユニットＤ１、ラッチユニットＬ１、遅延ユニットＤ２、ラッチユニットＬ２のように、遅延ユニットＤｎおよびラッチユニットＬｎまで接続される。この基準電圧線は、遅延ユニットでは基準電位として接続され、ラッチユニットではＧＮＤ端子に接続される。
【００４０】
エンコーダ回路８１２２２では、ラッチ回路８１２２１が保持した値から、入力パルス信号φＰＬが遅延回路８１１内を通過した遅延ユニットの通過段数を検出する。カウンタ回路８１２１は、遅延回路８１１の最終段の遅延ユニットＤｎの出力値の変化に基づいて、入力パルス信号φＰＬが遅延回路８１１内を通過した周回数を検出する。加算器８１２３は、カウンタ回路８１２１が出力する入力パルス信号φＰＬの周回数を上位ビットとし、ラッチ＆エンコーダ回路８１２２が出力する入力パルス信号φＰＬの通過段数を下位ビットとし２つの信号を合わせたデジタル信号を出力する。この加算器８１２３の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。
【００４１】
なお、図１においては、エンコーダ回路８１２２２、カウンタ回路８１２１、加算器８１２３を合わせてエンコーダ部８１２０として示している。このエンコーダ部８１２０のＧＮＤ端子には、遅延回路８１１内の各遅延ユニットとラッチ回路８１２２１内の各ラッチユニットに接続されている基準電圧線（接地：ＧＮＤレベル）が接続される。この基準電圧線は、図１に示したように、最終段のラッチユニットＬｎのＧＮＤ端子に続いて、エンコーダ部８１２０のＧＮＤ端子に接続される。
【００４２】
また、加算器８１２３から出力されたデジタル値は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持さる。図１に示した光電変換装置１においては、ＡＤＣ８１の入力信号として、画素アレイ３の第１列目に配置された列回路５１から出力される処理後の画素信号を入力され、アナログ・デジタル変換後の、第１列目の画素２の入射光量に応じたデジタル値を出力する。
【００４３】
ＡＤＣ８２〜ＡＤＣ８５もＡＤＣ８１と同様に、それぞれ対応する画素アレイ３の列に配置された列回路５２〜列回路５５から出力される処理後の画素信号を入力され、アナログ・デジタル変換後の、第２列目〜第５列目の画素２の入射光量に応じたデジタル値を出力する。
【００４４】
また、このＡＤＣ８２〜ＡＤＣ８５に接続される基準電圧線（ＧＮＤ）は、図１に示したように、光電変換装置１において画素アレイ３の行方向に伸びるように配置された基準電圧線が、それぞれのＡＤＣ８に対して分岐する。そして、画素アレイ３の列方向に伸びるように配置されたそれぞれのＡＤＣ８用の基準電圧線が、対応するＡＤＣ８内の各構成要素のみに接続される。
【００４５】
すなわち、図１に示した光電変換装置１における基準電圧線の配置は、図７に示した従来の光電変換装置に対して、以下の点が異なる。基準電圧線は、画素アレイ３の行方向に伸びるように配置されている。また、画素アレイ３の行方向に配置された基準電圧線は、それぞれのＡＤＣ８用に分岐し、画素アレイ３の列方向に伸びるように配置される。なお、それぞれのＡＤＣ８用に分岐したＡＤＣ８用の基準電圧線は、対応するＡＤＣ８内の各構成要素（遅延回路８１１、ラッチ８１２２１、エンコーダ回路８１２２２：図２の例ではＧＮＤ）のみに接続される。
【００４６】
より具体的には、図１に示したように、光電変換装置１においてＡＤＣ８が左から右にＡＤＣ８１、ＡＤＣ８２、ＡＤＣ８３、ＡＤＣ８４、ＡＤＣ８５の順番で並ぶように配置され、各ＡＤＣ８内で、上から下に遅延回路８１１内の遅延ユニットとラッチ回路８１２２１内のラッチユニットとが交互に並ぶように配置され、ラッチユニットＬｎに続いてエンコーダ部８１２０の順番で並ぶように配置されている場合、画素アレイ３の行方向に伸びるように配置された基準電圧線は、左からＡＤＣ８１用、ＡＤＣ８２用、ＡＤＣ８３用、ＡＤＣ８４用、ＡＤＣ８５用の順番で分岐する。そして、それぞれのＡＤＣ８用に分岐した基準電圧線は、画素アレイ３の列方向に伸びるように配置される。そして、それぞれ画素アレイ３の列方向に伸びるように配置された各ＡＤＣ８用の基準電圧線は、対応するＡＤＣ８内の各構成要素に接続される。ＡＤＣ８１用の基準電圧線は、ＡＤＣ８１内において、基準電圧線の分岐点から順番に遅延ユニットＤ１、ラッチユニットＬ１、遅延ユニットＤ２、ラッチユニットＬ２、遅延ユニットＤ３、ラッチユニットＬ３、・・・、遅延ユニットＤｎ、ラッチユニットＬｎ、エンコーダ部８１２０の順番で接続される。同様に、ＡＤＣ８２用の基準電圧線、ＡＤＣ８３用の基準電圧線、ＡＤＣ８４用の基準電圧線、ＡＤＣ８５用の基準電圧線も、ぞれぞれのＡＤＣ８内において、基準電圧線の分岐点から順番に遅延ユニットＤ１、ラッチユニットＬ１、遅延ユニットＤ２、ラッチユニットＬ２、遅延ユニットＤ３、ラッチユニットＬ３、・・・、遅延ユニットＤｎ、ラッチユニットＬｎ、エンコーダ部８１２０の順番で接続される。
【００４７】
このように基準電圧線を配置することによって、各ＡＤＣ８の基準電圧線を、画素アレイ３の行方向の分岐点で分離し、画素アレイ３の行方向に伸びるように配置された基準電圧線の電位を、ほぼ一定に保つことができる。そして、それぞれのＡＤＣ８用に分岐した基準電圧線は、対応するＡＤＣ８内の各構成要素のみに接続することによって、各ＡＤＣ８を分離することができる。これにより、例えば、ＡＤＣ８１が動作しているときに発生するノイズが、ＡＤＣ８２〜ＡＤＣ８５の動作に影響をおよぼすことがなくなる。また、ＡＤＣ８２〜ＡＤＣ８５が動作しているときに発生するノイズに対して、ＡＤＣ８１の動作が影響を受けることがなくなる。すなわち、各ＡＤＣ８は、他のＡＤＣ８が動作しているときに発生するノイズの影響を受けず、また、それぞれのＡＤＣ８は、自ＡＤＣ８が動作しているときに発生するノイズを他のＡＤＣ８の動作に影響させないこととなる。
【００４８】
上記に述べたとおり、本発明の第１の実施形態によれば、基準電圧線をＡＤＣ８毎に分岐し、それぞれのＡＤＣ８用に分岐した基準電圧線を、対応するＡＤＣ８内の各構成要素のみに接続することができる。これにより、各ＡＤＣ８が動作しているときに発生するノイズを分離することができる。例えば、ＡＤＣ８１を構成する遅延ユニットの基準電圧は、自ＡＤＣ８１の構成要素のみに供給され、他のＡＤ変換器（ＡＤＣ８２〜ＡＤＣ８５）を構成する遅延ユニットの基準電圧と分離される。これにより、ＡＤＣ８１は、他のＡＤ変換器（ＡＤＣ８２〜ＡＤＣ８５）が動作することによって発生するノイズの影響を受けることがない。このことにより、複数のＡＤ変換器を備えた光電変換装置であっても、ＡＤ変換器が動作することによって発生するノイズが、他のＡＤ変換器のデジタル値の出力に影響をあたえることがなく、画像データが劣化せず、ノイズの少ない画像データを取得することができる。
【００４９】
＜第２実施形態＞
以下、本発明の第２の実施形態について、図面を参照して説明する。図３は、第２の実施形態による光電変換装置の概略構成を示したブロック図である。図３において、光電変換装置１０は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６、制御回路７、ＡＤ変換器８１０〜８５０（以下、ＡＤＣ８１０〜ＡＤＣ８５０という）、から構成される。また、ＡＤＣ８１０〜ＡＤＣ８５０のいずれか１つを示すときには「ＡＤＣ８０」という。なお、図３に示した本第２実施形態の光電変換装置１０は、図１に示した光電変換装置１におけるＡＤＣ８が、ＡＤＣ８０に置き換わった構成であり、その他の構成要素は同様であるため、説明を省略する。
【００５０】
また、ＡＤＣ８０は、図２に示したＡＤＣ８１と同様の構成であり、ＡＤＣ８０内における基準電圧線の配置のみが異なる。従って、本第２実施形態におけるＡＤＣ８０の動作は、図１および図２に示したＡＤＣ８の動作と同様であるため、説明を省略する。なお、図１に示した光電変換装置１においては、図２に示したエンコーダ回路８１２２２、カウンタ回路８１２１、加算器８１２３を合わせてエンコーダ部８１２０として示したが、図３に示した光電変換装置１０においては、さらにラッチ回路８１２２１を加え、すなわち、図２に示したカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３から構成されるエンコーダ８１２をエンコーダ部として示している。
【００５１】
図３に示した光電変換装置１０において、ＡＤＣ８０に接続される基準電圧線（ＧＮＤ）は、光電変換装置１０において画素アレイ３の行方向に伸びるように配置された基準電圧線が、それぞれのＡＤＣ８０に対して分岐する。そして、画素アレイ３の列方向に伸びるように配置されたそれぞれのＡＤＣ８０用の基準電圧線が、対応するＡＤＣ８０内の各構成要素のみに接続される。
【００５２】
すなわち、図３に示した光電変換装置１０においても、図１に示した光電変換装置１と同様に、基準電圧線は、画素アレイ３の行方向に伸びるように配置されている。また、画素アレイ３の行方向に伸びるように配置された基準電圧線は、それぞれのＡＤＣ８０用に分岐し、画素アレイ３の列方向に伸びるように配置される。なお、それぞれのＡＤＣ８０用に分岐したＡＤＣ８０用の基準電圧線は、対応するＡＤＣ８０内の各構成要素（遅延回路８１１、エンコーダ回路８１２：図２の例ではＧＮＤ）のみに接続される。
【００５３】
また、ＡＤＣ８０内において、図３に示したように、遅延回路８１１とエンコーダ８１２とが配置されている場合、基準電圧線は、遅延回路８１１の全ての遅延ユニットに続いて、エンコーダ８１２のＧＮＤ端子に接続される。すなわち、図３に示した光電変換装置１０における基準電圧線の配置と、図１に示した光電変換装置１における基準電圧線の配置との異なる点は、基準電圧線の分岐点から順番にＡＤＣ８０においてアナログ回路ということができる遅延回路８１１、ＡＤＣ８０においてデジタル回路ということができるエンコーダ回路８１２の順番で基準電圧線を接続するように配置する点である。この基準電圧線は、遅延回路８１１内では遅延ユニットの基準電位として接続され、エンコーダ回路８１２内では各構成要素のＧＮＤ端子に接続される。
【００５４】
より具体的には、図３に示したように、光電変換装置１０においてＡＤＣ８０が左から右にＡＤＣ８１０、ＡＤＣ８２０、ＡＤＣ８３０、ＡＤＣ８４０、ＡＤＣ８５０の順番で並ぶように配置され、各ＡＤＣ８０内で、上から下に遅延回路８１１、エンコーダ８１２の順番で並ぶように配置されている場合、画素アレイ３の行方向に伸びるように配置された基準電圧線は、左からＡＤＣ８１０用、ＡＤＣ８２０用、ＡＤＣ８３０用、ＡＤＣ８４０用、ＡＤＣ８５０用の順番で分岐する。そして、それぞれのＡＤＣ８０用に分岐した基準電圧線は、画素アレイ３の列方向に伸びるように配置される。そして、それぞれ画素アレイ３の列方向に伸びるように配置された各ＡＤＣ８０用の基準電圧線は、対応するＡＤＣ８０内の各構成要素に接続される。ＡＤＣ８１０用の基準電圧線は、ＡＤＣ８１０内において、基準電圧線の分岐点から順番に遅延回路８１１内の遅延ユニット（Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｎ）、エンコーダ８１２の順番で接続される。同様に、ＡＤＣ８２０用の基準電圧線、ＡＤＣ８３０用の基準電圧線、ＡＤＣ８４０用の基準電圧線、ＡＤＣ８５０用の基準電圧線も、ぞれぞれのＡＤＣ８０内において、基準電圧線の分岐点から順番に遅延回路８１１内の遅延ユニット（Ｄ１，Ｄ２，Ｄ３，・・・，Ｄｎ）、エンコーダ８１２の順番で接続される。
【００５５】
このように基準電圧線を配置することによって、各ＡＤＣ８０の基準電圧線を、画素アレイ３の行方向の分岐点で分離し、画素アレイ３の行方向に伸びるように配置された基準電圧線の電位を、ほぼ一定に保つことができる。そして、それぞれのＡＤＣ８０用に分岐した基準電圧線は、対応するＡＤＣ８０内の各構成要素のみに接続することによって、各ＡＤＣ８０を分離することができる。これにより、例えば、ＡＤＣ８１０が動作しているときに発生するノイズが、ＡＤＣ８２０〜ＡＤＣ８５０の動作に影響をおよぼすことがなくなる。また、ＡＤＣ８２０〜ＡＤＣ８５０が動作しているときに発生するノイズに対して、ＡＤＣ８１０の動作が影響を受けることがなくなる。すなわち、各ＡＤＣ８０は、他のＡＤＣ８が動作しているときに発生するノイズの影響を受けず、また、それぞれのＡＤＣ８０は、自ＡＤＣ８０が動作しているときに発生するノイズを他のＡＤＣ８０の動作に影響させないこととなる。
【００５６】
また、さらに、各ＡＤＣ８０用に分岐した基準電圧線を、基準電圧線の分岐点から入力信号と基準電圧（図示例では、ＧＮＤ）の電圧変動が出力に大きく影響を与える遅延回路８１１、ＡＤＣ８０において電源電圧と基準電圧（ＧＮＤ）の電圧変動が出力に与える影響が小さいエンコーダ回路８１２の順番で接続することによって、自ＡＤＣ８０内で発生する基準電圧などのノイズを、遅延回路８１１に影響させないようにすることができる。これにより、例えば、ＡＤＣ８１０内の遅延回路８１１は、自ＡＤＣ８１０内のエンコーダ回路８１２におけるカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３が動作することによって発生するノイズ（電源電圧や基準電圧のノイズ）の影響を受けることがなくなる。
【００５７】
上記に述べたとおり、本発明の第２の実施形態によれば、基準電圧線をＡＤＣ８０毎に分岐し、それぞれのＡＤＣ８０用に分岐した基準電圧線を、対応するＡＤＣ８０内の各構成要素のみに接続することができる。これにより、各ＡＤＣ８０が動作しているときに発生するノイズを分離することができる。例えば、ＡＤＣ８１０を構成する遅延ユニットの基準電圧は、自ＡＤＣ８１の構成要素のみに供給され、他のＡＤ変換器（ＡＤＣ８２０〜ＡＤＣ８５０）を構成する遅延ユニットの基準電圧と分離される。これにより、ＡＤＣ８１０は、他のＡＤ変換器（ＡＤＣ８２０〜ＡＤＣ８５０）が動作することによって発生するノイズの影響を受けることがない。
【００５８】
また、さらに、本発明の第２の実施形態によれば、自ＡＤＣ８０内において、基準電圧線をノイズに弱い回路とノイズに強い回路とを分離して接続することができる。これにより、自ＡＤＣ８０内において電源電圧および基準信号のノイズを遅延回路に影響させないようにすることができる。これにより、例えば、ＡＤＣ８１０内においてノイズに弱いということができる遅延回路８１１は、自ＡＤＣ８１０内のエンコーダ回路８１２が動作することによって発生するノイズの影響を受けることがなくなる。
【００５９】
このことにより、本発明の第２の実施形態によれば、複数のＡＤ変換器を備えた光電変換装置であっても、ＡＤ変換器が動作することによって発生するノイズが、他のＡＤ変換器や自ＡＤ変換器内に影響をあたえることがなく、画像データが劣化せず、ノイズの少ない画像データを取得することができる。
【００６０】
なお、本発明においては、エンコーダ８１２における入力パルス信号φＰＬが遅延回路８１１内の遅延ユニットを通過した段数や遅延回路８１１の周回数の検出方法、および検出した遅延ユニットの通過段数や周回数からＡＤＣ８１やＡＤＣ８１０がアナログ・デジタル変換した結果である最終的なデジタル値を算出する処理方法に関しては、規定しない。
【００６１】
また、本実施形態においては、４行５列の二次元に配置された画素アレイ３の入射光量に応じたＡＤＣ８１〜ＡＤＣ８５やＡＤＣ８１０〜ＡＤＣ８５０を配置した例について説明したが、複数画素を１列に構成したリニアセンサの出力をアナログ・デジタル変換するＡＤ変換器に適応することもできる。
【００６２】
また、本実施形態においては、画素アレイ３と、ＡＤＣ８またはＡＤＣ８０との間に列回路５を配置した例について説明したが、列回路５を配置しなくても良く、画素出力信号の画素リセット信号と光信号の差分に相当する画素信号を、ＡＤＣ８またはＡＤＣ８０に入力するものであれば、同様にアナログ・デジタル変換をすることができる。
【００６３】
なお、本実施形態の遅延回路８１１における遅延ユニットは、電源側を入力信号、すなわち、アナログ・デジタル変換の対象となる画素信号とし、接地側を基準電圧とした構成で説明したが、図４の遅延回路８２１に示すように、電源側を基準電圧とし、接地側を入力信号とした構成とすることもできる。
また、図示しないが、２種類の入力信号がある場合は、電源側を第１の入力信号とし、接地側を第２の入力信号とした構成とすることもできる。また、逆に電源側を第２の入力信号とし、接地側を第１の入力信号とした構成とすることもできる。
【００６４】
また、本実施形態の遅延回路８１１や遅延回路８２１では、初段の遅延ユニットを否定論理積回路（ＮＡＮＤゲート）と否定回路（ＩＮＶゲート）を含む構成とし、その他の遅延ユニットを２つの否定回路（ＩＮＶゲート）を含む構成とした場合について説明したが、本発明においては、遅延回路の構成は規定しない。すなわち、遅延回路は、入力信号の電圧レベルと基準電圧の電圧レベル、または２つの入力信号の電圧レベルのレベル差に応じた遅延時間をもって入力パルスを周回させる構成であれば、どのような構成であっても適用することができる。
【００６５】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【００６６】
１・・・光電変換装置
２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ２５，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ４５・・・画素
３・・・画素アレイ
４・・・垂直走査回路
５，５１，５２，５３，５４，５５・・・列回路
６・・・水平走査回路
７・・・制御回路
８，８０，８１，８２，８３，８４，８５，８１０，８２０，８３０，８４０，８５０・・・ＡＤ変換器
８１１，８２１・・・遅延回路
８１２，８１２０・・・エンコーダ（エンコーダ部）
８１２１・・・カウンタ回路
８１２２・・・ラッチ＆エンコーダ回路
８１２２１・・・ラッチ回路
８１２２２・・・エンコーダ回路
８１２３・・・加算器
９０・・・画素ブロック
９，９１，９２，９３，９４，９５・・・ＡＤ変換器
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，Ｂ１６，Ｂ１７，Ｂ１８，Ｂ１９，Ｂ２０・・・アレイブロック（サブアレイ）
９０１・・・遅延回路
９０２・・・エンコーダ
９０２１・・・カウンタ回路
９０２２・・・ラッチ＆エンコーダ回路
９０２３・・・加算器
【図１】
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【図２】
0005393360.tif 000003
【図３】
0005393360.tif 000004
【図４】
0005393360.tif 000005
【図５】
0005393360.tif 000006
【図６】
0005393360.tif 000007
【図７】
0005393360.tif 000008