(57)【特許請求の範囲】
【請求項１】
電荷検出ノードと、
前記電荷検出ノードに接続されたフォトダイオードと、
リセット信号に応じて前記電荷検出ノードをリセットするように構成されたリセットトランジスタと、
前記電荷検出ノードに接続されたゲートを有するソースフォロワトランジスタと、
前記ソースフォロワトランジスタのソースに接続されたアドレッシングトランジスタと、
を含んで構成されるイメージセンサーピクセル回路であって、
前記フォトダイオードは、
第１導電型層の上部に形成された高濃度第１導電型接合領域と、
前記電荷検出ノードに接続されると共に前記高濃度第１導電型接合領域と接合する第１導電型ドープドポリシリコン層と、
前記第１導電型層の上部に形成され、前記第１導電型ドープドポリシリコン層の下に位置し且つ前記高濃度第１導電型接合領域に対し間隔をあけて隣接する低濃度第２導電型領域と、
前記第１導電型層の上部において前記第１導電型ドープドポリシリコン層によって覆われていない領域に形成された高濃度第２導電型領域と、
を含んで構成される、
イメージセンサーピクセル回路。
【請求項２】
前記低濃度第２導電型領域のドーズ量は、前記低濃度第２導電型領域がリセットサイクルの間に完全に空乏化されるように決定される、請求項１記載のイメージセンサーピクセル回路。
【請求項３】
衝突する光子を電子に変換し、感知時には高い検出ノードキャパシタンスを提供すると共にリセット時には低い検出ノードキャパシタンスを提供するように形成された電荷検出ノードを含むフォトダイオード領域と、
前記電荷検出ノードに接続されて蓄積電荷を感知するように構成されたソースフォロワートランジスタと、
前記電荷検出ノードに接続されて前記電荷検出ノードを選択的にリセットするように構成されたリセットトランジスタと、
を含んで構成され、
前記電荷検出ノードは、ＳＴＩ  ＣＭＯＳ技術から具現され、ｐ型インプラント層と、該ｐ型インプラント層の上方に設けられたｎ型ドープドポリシリコン層と、該ｎ型ドープドポリシリコン層と接合し、前記ｐ型インプラント層に対し間隔をあけて隣接するｎ型接合層と、前記電荷検出ノードのシリコン表面に沿って形成され、前記ｎ型ドープドポリシリコン層によって覆われていないｐ＋ドーピング層と、を含む、
ことを特徴とするイメージセンサーピクセル回路。
【請求項４】
前記ソースフォロワートランジスタは、
最小電荷量だけが該トランジスタのチャネルに格納されることを可能にするため、リセットされる間バイアスされることを特徴とする請求項３に記載のイメージセンサーピクセル回路。
【請求項５】
電荷検出ノードを有し、衝突する光子を電子に変換するように構成されたフォトダイオードと、
アドレッシング信号に応じて前記電荷検出ノードを選択的に出力へつなぐように構成されたアドレッシングトランジスタと、
前記電荷検出ノードを選択的にリセットするように構成されたリセットトランジスタと、
を含んで構成され、
前記フォトダイオード及び前記電荷検出ノードによって、固定された値のキャパシタ及び電圧依存キャパシタが提供され、
リセットサイクルの間、前記電荷検出ノードのキャパシタンスが低くなり、且つ、電荷感知及び集積サイクルの間、前記電荷検出ノードのキャパシタンスが高くなるように、リセットサイクルの間、前記電圧依存キャパシタのキャパシタンスをパラメーター的に変化させることによって、低いリセットノイズが達成され、
前記電荷検出ノードは、ＳＴＩ  ＣＭＯＳ技術から具現され、ｐ型インプラント層と、該ｐ型インプラント層の上方に設けられたｎ型ドープドポリシリコン層と、該ｎ型ドープドポリシリコン層と接合し、前記ｐ型インプラント層に対し間隔をあけて隣接するｎ型接合層と、前記電荷検出ノードのシリコン表面に沿って形成され、前記ｎ型ドープドポリシリコン層によって覆われていないｐ＋ドーピング層と、を含む、
ことを特徴とするイメージセンサーピクセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体イメージセンサに関し、さらに具体的には、３Ｔピクセル（Three Transistor pixels）、低い暗電流及び低いリセットノイズを有するＣＭＯＳイメージセンサーに関する。
【背景技術】
【０００２】
一般的なイメージセンサーは、衝突する光子をセンサーピクセルに集積された電子に変換することによって光を感知する。集積サイクル（integration cycle）の完了後、電荷は電圧に変換され、これは、センサーの出力端子に供給される。ＣＭＯＳイメージセンサーにおいて、電荷−電圧変換は、ピクセル自体によって直接達成され、アナログピクセル電圧は、様々なピクセルアドレッシング及びスキャニング方式を通して出力端子に転送される。また、アナログ信号は、チップ出力に到達する前に、デジタル信号にオンチップ変換されることができる。ピクセルは、ピクセルに統合されたバッファ増幅器、通常、ソースフォロワー（source follower）を有するが、これは、適したアドレッシングトランジスタによりピクセルに接続された感知ラインを駆動する。電荷−電圧変換が完了し、その結果として、信号がピクセルから転送されると、このピクセルは、新たな電荷の蓄積を用意するようにリセットされる。電荷検出ノードとしてフローティング拡散ＦＤ（Floating Diffusion）を利用するピクセルで、リセットは、ＦＤノードを電圧基準に瞬間的で、伝導性のあるように接続するリセットトランジスタをターンオンさせることによって達成される。このステップは、集まった電荷を除去するが、この技術分野でよく知られたように、ｋＴＣリセットノイズを生成する。ｋＴＣノイズは、複雑な相関２重サンプリングＣＤＳ（Correlated Double Sampling）信号処理技術によって信号から除去されなければならず、その結果、好ましい低いノイズ性能を達成する。
【０００３】
ＣＤＳ具現例のないセンサーが３Ｔだけを必要とするのに対して、ＣＤＳ概念を利用する通常のＣＭＯＳセンサーは、各々のピクセルに４Ｔ（four transisters）を有する必要がある。４Ｔピクセル回路の一例は、Ｇｕｉｄａｓｈの米国特許第５，９９１，１８４号から探すことができる。３Ｔピクセル概念の説明は、例えば、in:Fossum, E.R.,「Active Pixel Sensors:Are CCD's Dinosaurs?，」Proceedings of the SPIE, vol. 1900, Charge-Coupled Devices and Solid State Optical SensorsIII, Feb. 2-3, 1993, San Jose, California, pp. 2-14及びin Mendis, S.など、「CMOS Active Pixel Image Sensor,」IEEE Transactions on Electron Devices, vol. 41, No.3, Mar. 1994, pp. 452-453から探すことができる。
【０００４】
ピクセルの大きさが低費用及び高解像度のイメージセンサーを作るように減少する必要がある場合、各々のピクセルでトランジスタの数が多いほど問題となる。
【０００５】
図１において、回路図１００は、通常のＣＭＯＳイメージセンサーで利用される従来の３Ｔピクセルを簡略に図示している。トランジスタ１０１は、レベル（Ｖｄｄ）でバイアスされるノード１０５に接続されたドレインを有する。このトランジスタのゲートは、電荷検出ノード１１１に接続されている。トランジスタ１０１のソースは、ノード１１０に接続されており、また、アドレッシングトランジスタ１０２のドレインに接続されている。アドレッシングトランジスタ１０２のソースは、縦出力バス１０６に接続されている。トランジスタ１０２のゲートは、横アドレッシングバス１０８に接続されている。電荷検出ノード１１１のキャパシタンス（Ｃｄ）は、この図において固定された値のキャパシタ１０４によって示される。衝突する光により生成される電荷がキャパシタ１０４に蓄積されれば、検出ノード１１１の電圧バイアスは低くなる。この変化は、ソースフォロワートランジスタ１０１によって感知され、アドレッシングトランジスタ１０２がターンオンされれば、このトランジスタを介して信号を追加処理する信号処理回路に転送される。感知が完了した後、電荷検出ノード１１１はリセットされる必要がある。これは、リセットトランジスタ１０３のゲートに接続されたバス１０７に適用される信号を通して、リセットトランジスタ１０３を瞬間的にターンオンさせることによって達成される。接地バイアスは、端子１０９を介してこの回路に供給される。
【０００６】
この回路は、簡単で、よく作動する代わりに、大きいｋＴＣノイズという深刻な欠点を有する。検出電極がリセットされると、ノードに残る電荷は、ｋＴＣの二乗根への変動を表わす。これが、このノイズが名前を得るようになった理由である。多い量の電荷をピクセルに集積し格納して高いダイナミックレンジを有するために、検出ノードキャパシタンス（Ｃｄ）は、大きい値にならなければならない必要がある。残念ながら、この場合にもやはり、大きいｋＴＣノイズを生成する。この問題を最小化するために、従来は、ｋＴＣノイズを抑制する多くの回路及びスキーム（scheme）が考案され、利用されている。しかし、これらは全部、ピクセルにおけるより多いトランジスタ及びこれを作動させるための複雑なタイミングを有する、さらに複雑な信号処理回路を必要とする。これは、より広いピクセル面積を占めて、それにより、ピクセルの大きさの減少に対する制限を表し、複雑な回路はさらに多くの電力を消費する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した従来の技術の問題を解決するために提案されたものであって、その目的は、従来の技術の限界を克服することにある。本発明の他の目的は、高性能、簡単な構造、小型の大きさ及び低いｋＴＣリセットノイズを有する３Ｔイメージ感知ピクセルを備えた実用的なＣＭＯＳイメージセンサーを提供することにある。電圧依存パラメトリックキャパシタ構成要素を検出電極内に統合することによって、上記の目的及び本発明の他の目的を達成する。
【課題を解決するための手段】
【０００８】
本発明は、従来の技術の問題を解決し、３Ｔピクセルのためのさらに簡単で、実用的な方法を提供し、ここで、３Ｔピクセルは、さらに低いリセットノイズを有し、かつ、高解像度の小型イメージセンサーに利用することができる。リセットサイクルの間、検出ノードキャパシタンスを減少させることによって、リセットノイズも減少する。これは、ノードキャパシタンスがノードバイアスに依存するパラメトリック回路を形成することによって達成される。また、前記回路は、インターフェス状態を消去するために、シリコン−二酸化シリコン（dioxide silicon）（Ｓｉ−ＳｉＯ２）インターフェスに近く配置された浅い（shallow）ｐ型インプラント（implant）を利用することによって暗電流を維持する。
【０００９】
低いリセットノイズは、電荷検出ノードの電圧依存キャパシタンスをパラメーター的に（parametrically）変化させることによって達成され、その結果、リセットサイクルの間、検出ノードキャパシタンスは低くなり、その代わりに、電荷感知及び集積サイクルの間、検出ノードキャパシタンスは高くなる。このような特徴は、結果的に高いダイナミックレンジ（dynamic range）を招き、これは、極めて小さいピクセルを用いるセンサーにおいて重要である。低い暗電流の生成は、シリコン−二酸化シリコンインターフェスの近くにｐ＋インプラントを実行して、インターフェス状態を消去することによって達成される。
【発明の効果】
【００１０】
本発明は、従来の技術の限界を克服して、高性能、簡単な構造、小型の大きさ及び低いｋＴＣリセットノイズを有する３Ｔイメージ感知ピクセルを備えた、実用的なＣＭＯＳイメージセンサーを提供する。
【図面の簡単な説明】
【００１１】
【図１】大きいｋＴＣリセットノイズを表す従来の標準３Ｔイメージセンサーピクセルを簡略に示した回路図である。
【図２】減少されたｋＴＣリセットノイズを有する本発明の３Ｔイメージセンサーピクセルを簡略に示した回路図である。
【図３】回路の作動をさらに詳細に説明する簡略化されたタイミングチャートである。
【図４】統合されたパラメトリック構成要素及び電圧依存キャパシタンスを有し、また、低い暗電流を表すピクセルフォトダイオード領域の断面を簡略に示した断面図である。
【発明を実施するための形態】
【００１２】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００１３】
図２に示したように、回路図２００は、本発明に係る３Ｔピクセルを簡略に図示しており、この新たな３Ｔピクセルは、従来のピクセルが用いている多くの標準ＣＭＯＳイメージセンサーで利用することができる。回路図は、従来の回路とほとんど同じであり、但し、１つの主な相違点は、新たな電圧依存キャパシタ２１２の追加である。このキャパシタは、検出電極２１１に並列に接続されている。図１において、図面符号「１０１」〜「１１１」を通した構成要素は、図２において、図面符号「２０１」〜「２１１」を通した回路の構成要素と同じ対応部を有する。
【００１４】
図２に示したように、回路図２００は、新たな３Ｔピクセルを簡略に図示している。トランジスタ２０１は、レベル（Ｖｄｄ）でバイアスされるノード２０５に接続されたドレインを有する。このトランジスタのゲートは、電荷検出ノード２１１に接続されている。トランジスタ２０１のソースは、ノード２１０に接続されており、また、アドレッシングトランジスタ２０２のドレインに接続されている。アドレッシングトランジスタ２０２のソースは、縦出力バス２０６に接続されている。トランジスタ２０２のゲートは、横アドレッシングバス２０８に接続されている。電荷検出ノード２１１のキャパシタンス（Ｃｄ）は、この図において固定された値のキャパシタ２０４により示される。衝突する光により生成される電荷がキャパシタ２０４に蓄積されれば、検出ノード２１１の電圧バイアスは低くなる。この変化は、ソースフォロワートランジスタ２０１により感知され、アドレッシングトランジスタ２０２がターンオンされれば、このトランジスタを介して信号を追加処理する信号処理回路に転送される。感知が完了した後、電荷検出ノード２１１は、リセットされる必要がある。これは、リセットトランジスタ２０３のゲートに接続されたバス２０７に適用される信号を通して、リセットトランジスタ２０３を瞬間的にターンオンさせることによって達成される。接地バイアスは、端子２０９を介して、この回路に供給される。
【００１５】
一方、新たな回路の作動及び機能は、従来の回路の機能と極めて相違している。これは、図３のタイミングチャート３００からより一層理解することができる。
【００１６】
図３に示したように、パルス３０１は、アレイの適したイメージセンサー回線を選択するアドレッシングパルスを示す。この作動は、特定のピクセルからのソースフォロワートランジスタ出力を縦バス２０６に接続し、感知された信号を前記ピクセルからアレイの周辺に位置した信号処理回路に供給する。ピクセル出力信号レベルは、この時間の間隔で、タイミングチャート３００でレベル３１２により図示されている。このレベルは、時間３１３で信号処理回路により感知され、追加処理するために格納される。この時間の間隔が完了すれば、リセットパルス３０２は、ノードから蓄積された電荷を除去するためにリセットバス２０７に適用される。しかし、ソースフォロワートランジスタ２０１が完全にオフされ、チャンネルに電荷が残っていないということを確認するために、出力回線２０６は、時間３０６で外部回路によりハイ（high、波形３０３、レベル３１０）となる。パラメトリック構成要素であるキャパシタ２１２が電圧に依存するキャパシタンスを有するため、このキャパシタンス変化に対する臨界値は、ノードがリセットレベルにある場合、キャパシタンスが最小値になるように調整できる。これは、結果的に、リセットされる間、検出電極に接続されている非常に小さなキャパシタンス及びそれによる非常に小さなｋＴＣリセットノイズを招く。トランジスタ２０１が時間３０７でさらにターンオンされれば、時間３０７でリセットの完了後、検出電極電圧は、キャパシタ２１２「オフ」臨界レベルの下へ降下し、空いている検出ノードレベル３１１が時間３１４で感知される。それから、時間３１３と時間３１４とで感知される信号レベル間の電圧差が実際のピクセル出力となる。アドレスは、時間３０９でターンオフされて、アドレス回線信号監視サイクルを完了する。
【００１７】
適したパラメトリック構成要素が回路内に統合され得る多くの方法がある。より明確に説明するために必要な一実施形態が図４に示されている。この図４は、ＳＴＩ（Shallow Trench Isolation）ＣＭＯＳ技術から具現されるように、フォトダイオード領域を介した断面図４００を簡略に示している。ｐ型基板４０１は、基板にエッチングされて素子分離用酸化物（isolation oxide）４０２で満たされている素子分離用トレンチ（isolation trenches）４１０を有する。薄いゲート酸化膜（gate oxide）４０８は、シリコンの上部で成長し、ポリシリコンゲート領域４０７は、酸化膜の上部に配置されてエッチングされる。薄いゲート酸化膜は、ポリシリコンのシリコンへのコンタクトを提供するために、ポリシリコンゲート領域の配置以前にエッチングされた開口４０９を有する。コンタクトを形成する他の手段が適用可能であり、この技術分野で通常の知識を有する者によく知られている。例えば、開口はポリシリコンゲート領域にエッチングされることができ、次に、ポリシリコンゲート領域をシリコンに接続する開口上に配置された酸化膜及び金属をエッチングすることにより利用することができる。しかしながら、本実施形態において、ポリシリコンゲート領域は、エッチングできなくなり、ｎ＋型ドーピング不純物は、シリコン内に拡散されるように許容され、ポリシリコンゲート領域の下に浅いｎ＋型接合４０５を形成するようになる。また、適したアニーリング（anneal）が後続する付加的なｎ＋インプラントがポリシリコンゲート領域配置以前に開口内に実行されることが可能である。このｎ＋接合は、非常に小さな値を有することができるＦＤ検出ノードキャパシタンスを形成する。ポリシリコン領域４０７及びＦＤは、インターコネクタ（interconnect）４１２を介してトランジスタ（図２の「２０１」）のゲートに接続されている。また、インターコネクタ４１２は、ポリシリコン自体の延長（continuation）により形成されて、トランジスタ２０１のゲートに接続されることができる。接合４０５は、完全に空乏されて電荷を格納しない低濃度ｎ型層４０６に接続する。ｐ型基板及びｎ型層から生成されるフォト生成電荷（photo-generated charge）は、常にｎ＋拡散層４０５にドリフトされ、この拡散層及びキャパシタ（図２の「２１２」）に格納される。キャパシタ２１２は、ポリシリコン領域４０７及びｐ−型ドープド領域４０４により形成される。ｐ−型領域４０４の量（dose）は、リセット時に領域４０４からの全てのホールが空乏されるように調整される。これは、リセット時にキャパシタンス（Ｃｖ）値を最小値に減少させる。さらに他のｐ＋型ドーピング４０３は、残っている開放されたシリコン表面及び素子分離用酸化膜の下部に配置され、その結果、暗電流生成を最小化する。それにより、表面の状態は、この領域で固定され（pinned）、これは、暗電流の生成を防止する。唯一固定されなかった領域は、領域４１１であるが、この領域は非常に狭くて、暗電流に、無視しても良いくらいの影響のみを及ぼす。フォトダイオードの上部には、ポリシリコン領域４０７の他には妨害物がないし、ここで、ポリシリコン領域４０７は、極めて小さな値を有することができる。したがって、このような特徴は、ピクセルの高い量子効率及び感度に相当寄与する。
【００１８】
小型の大きさ、高感度及び低い暗電流を有し、減少されたノイズを生成する新たな３Ｔピクセルの上記好ましい実施形態において、前記実施形態は、例示的であり、制限的なものと意図されず、この技術分野で通常の知識を有した者が上記説明に照らして変形及び変更を行うことができる。したがって、変更は、記載された本発明の特定の実施形態でなされることができ、これは、添付される請求の範囲に規定された通りに、本発明の範囲及び思想から外れないということを理解できるであろう。
【００１９】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図１】
0005480186.tif 000002
【図２】
0005480186.tif 000003
【図３】
0005480186.tif 000004
【図４】
0005480186.tif 000005