(57)【特許請求の範囲】
【請求項１】
薄膜形成された薄膜インダクタ、この薄膜インダクタと対向配置した金属材料または磁性材料からなる磁界遮蔽板、この磁界遮蔽板を変位自在に支持する梁部及び前記薄膜インダクタと磁界遮蔽板の対向間隔を変化させるための駆動電圧が与えられる駆動電極を有し、互いに直列接続された複数のインダクタ素子と、
この複数のインダクタ素子の駆動電極に、該素子毎に所定の位相差をもって、交流の駆動電圧を順に印加する駆動制御手段とを備え、
前記複数のインダクタ素子のインダクタンス総和をインダクタンスとすることを特徴とする可変インダクタ。
【請求項２】
請求項１記載の可変インダクタにおいて、前記駆動制御手段は、前記駆動電極への電圧印加により前記薄膜インダクタと前記磁界遮蔽板の間に静電力を生じさせて該薄膜インダクタと磁界遮蔽板の対向間隔を変化させる可変インダクタ。
【請求項３】
請求項１または２記載の可変インダクタにおいて、前記インダクタ素子は、前記磁界遮蔽板の前記薄膜インダクタと対向する面に形成された絶縁膜を備えている可変インダクタ。
【請求項４】
請求項１ないし３のいずれか一項に記載の可変インダクタにおいて、前記駆動制御手段が前記複数のインダクタ素子の駆動電極に印加する駆動電圧の周波数は、前記梁部により決定される前記磁界遮蔽板の共振周波数または該共振周波数との差が所定以内の周波数である可変インダクタ。
【請求項５】
請求項１ないし４のいずれか一項に記載の可変インダクタにおいて、前記駆動制御手段は、前記インダクタ素子毎の位相差を３６０°／素子数に設定する可変インダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧印加により薄膜インダクタと磁界遮蔽板の対向間隔を変化させる可変インダクタに関する。
【背景技術】
【０００２】
例えば携帯電話の発振回路や変調回路などに組み込まれる可変インダクタは、該回路が所望の出力を得られるようにインダクタンスを変化させることができ、近年ではＭＥＭＳ技術を利用して実現されている。ＭＥＭＳ可変インダクタは、薄膜形成された薄膜インダクタと、この薄膜インダクタと対向配置されて該薄膜インダクタからの漏れ磁束を遮蔽する磁界遮蔽板と、この磁界遮蔽板を薄膜インダクタに対して変位自在に支持する梁部と、薄膜インダクタと磁界遮蔽板の間に駆動電圧を印加するための駆動電極とを備え、駆動電圧が印加されたときに薄膜インダクタと磁界遮蔽板との間に生じる力（例えば静電力、磁力、圧電力など）の作用で磁界遮蔽板が変位し、薄膜インダクタと磁界遮蔽板の対向間隔が変化してインダクタンスが変化するように構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２１４２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の可変インダクタは、例えば特許文献１に記載されているように、薄膜インダクタと磁界遮蔽板の間に直流の駆動電圧を印加するＤＣ駆動タイプであった。このため、磁界遮蔽板の大きな変位量を得ようとすると高い駆動電圧が必要になり、消費電力が大きくなるほか、この高電圧を発生させるための昇圧回路が必要となって装置の大型化を避けられなかった。常に小型化及び薄型化が要求される携帯機器では、ＤＣ駆動タイプの可変インダクタを組み込むこと自体が小型化・薄型化を狙う上で不利になってしまう。磁界遮蔽板を変位自在に支持する梁部のばね定数を低くし、低い駆動電圧によって磁界遮蔽板を変位させることは可能であるが、この場合には、外部からの衝撃などの外乱の影響を磁界遮蔽板が受けやすくなり、好ましくない。また、短絡防止のために駆動電極と薄膜インダクタ及び磁界遮蔽板との間には絶縁膜が形成されているが、高い駆動電圧を印加し続けることで該絶縁膜が帯電し、薄膜インダクタと磁界遮蔽板が固着する場合があった。
【０００５】
上記ＤＣ駆動による課題を解消するには、直流の駆動電圧に替えて交流の駆動電圧を用いることが考えられる。しかし、交流の駆動電圧を用いると、薄膜インダクタと磁界遮蔽板の間に印加する駆動電圧自体が変動することから、薄膜インダクタに対して磁界遮蔽板が近づく方向と離れる方向とに振動する。このため、可変インダクタの出力にリップルが生じて回路部品として扱いづらかった。
【０００６】
本発明は、上記課題を鑑み、低電圧で駆動でき、リップルを抑えて安定したインダクタンスが得られる可変インダクタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、交流の駆動電圧を用いれば低電圧駆動及び帯電による薄膜インダクタと磁界遮蔽板の固着防止を図れること、及び、直列接続した複数の薄膜インダクタを所定の位相差で駆動すれば、各薄膜インダクタのインダクタンスが合成されてリップルが抑えられ、安定した出力を得られることに着目して完成されたものである。
【０００８】
すなわち、本発明によれば、薄膜形成された薄膜インダクタ、この薄膜インダクタと対向配置した金属材料または磁性材料からなる磁界遮蔽板、この磁界遮蔽板を変位自在に支持する梁部及び薄膜インダクタと磁界遮蔽板の対向間隔を変化させるための駆動電圧が与えられる駆動電極を有し、互いに直列接続された複数のインダクタ素子と、この複数のインダクタ素子の駆動電極に、該素子毎に所定の位相差をもって、交流の駆動電圧を順に印加する駆動制御手段とを備え、複数のインダクタ素子のインダクタンス総和をインダクタンスとすることを特徴としている。
【０００９】
駆動制御手段は、駆動電極への電圧印加により薄膜インダクタと磁界遮蔽板の間に静電力を生じさせて該薄膜インダクタと磁界遮蔽板の対向間隔を変化させることが好ましい。
【００１０】
インダクタ素子は、短絡防止のため、磁界遮蔽板の薄膜インダクタと対向する面に形成された絶縁膜を備えていることが実際的である。
【００１１】
駆動制御手段が複数のインダクタ素子の駆動電極に印加する駆動電圧の周波数は、梁部により決定される磁界遮蔽板の共振周波数または該共振周波数との差が所定以内の周波数であることが好ましい。この態様によれば、磁界遮蔽板の共振による倍増効果で、低電圧駆動であっても磁界遮蔽板の変位量を大きく確保できる。
【００１２】
駆動制御手段は、インダクタ素子毎の位相差を３６０°／素子数に設定することが実際的である。
【発明の効果】
【００１３】
本発明によれば、低電圧で駆動でき、リップルを抑えて安定したインダクタンスが得られる可変インダクタを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明による可変インダクタの全体構成を示す模式ブロック図である。
【図２】インダクタ素子の概略構成を示す模式図である。
【図３】インダクタ素子の薄膜インダクタ及び磁界遮蔽板の対向間隔とインダクタンスの関係を示すグラフである。
【図４】薄膜インダクタに対して磁界遮蔽板を所定の周期で振動させたときに得られるインダクタ素子のインダクタンスの位相変化を示すグラフである。
【図５】８個のインダクタ素子を備えた可変インダクタを示す平面図である。
【図６】図５の部分拡大図である。
【図７】図５のVII−VII線に沿う断面図である。
【図８】図７の上基板の製造工程（ａ）〜（ｆ）を説明する断面図である。
【図９】図７の下基板の製造工程（ａ）〜（ｆ）を説明する断面図である。
【図１０】図５の可変インダクタの駆動制御タイミングを示すタイミングチャートである。
【図１１】図１０のタイミングチャートで駆動制御された可変インダクタの位相によるインダクタンス変化を示すグラフである。
【図１２】インダクタ素子数とリップルの関係を示すグラフである。
【発明を実施するための形態】
【００１５】
図１は、本発明の可変インダクタの全体構成を示す模式ブロック図である。可変インダクタ１００は、互いに直列接続された複数のインダクタ素子Ｘ（Ｘ1〜Ｘn；ｎは整数）と、多分割位相シフターＹとを備えている。多分割位相シフターＹは、複数のインダクタ素子Ｘ1〜Ｘnの駆動制御手段であって、外部交流電源Ｅから供給された交流の駆動電圧をインダクタ素子Ｘ1に与え、その後、所定の位相差αずつ遅らせて、対応するインダクタ素子Ｘ2〜Ｘnに与える複数の位相器Ｙ1〜Ｙn-1を備えている。
【００１６】
図２〜図９は、インダクタ素子Ｘnの一実施形態を示している。図２はインダクタ素子Ｘnの概略構成を示す模式図である。インダクタ素子Ｘnは、対向間隔ｄをあけて薄膜インダクタ１１と磁界遮蔽板１２を配置し、薄膜インダクタ１１側に、多分割位相シフターＹに接続された駆動電極１３を設けている。磁界遮蔽板１２は、金属材料または磁性材料からなり、薄膜インダクタ１１からの漏れ磁束を遮蔽する。薄膜インダクタ１１及び磁界遮蔽板１２と駆動電極１３は、例えばＳｉＯ2からなる絶縁膜を介して電気的に絶縁されている。
【００１７】
このインダクタ素子Ｘnにおいて、駆動電極１３に電圧印加がない状態では、磁界遮蔽板１２を変位自在に支持する梁部１４のばね力によって、該磁界遮蔽板１２が薄膜インダクタ１１に対して所定のデフォルト位置で保持されている。図２は、薄膜インダクタ１１と磁界遮蔽板１２の対向間隔ｄが所定の間隔ｄ０となるデフォルト位置を示している。そして、多分割位相シフターＹを介して駆動電極１３に交流の駆動電圧が印加されると、薄膜インダクタ１１と磁界遮蔽板１２の間に静電力が発生し、この静電力の作用により磁界遮蔽板１２が変位する。ここで生じる静電力は、一定ではなく、該印加された交流電圧の大きさに対応して変動する。このため、磁界遮蔽板１２は図示上下方向に振動し、この振動に伴って薄膜インダクタ１１と磁界遮蔽板１２の対向間隔ｄが変化し、インダクタ素子ＸnのインダクタンスＬnも変化する。駆動電極１３への電圧印加が停止されると、梁部１４のばね力によって、磁界遮蔽板１２は上述のデフォルト位置に復帰する。
【００１８】
図３は、薄膜インダクタ１１及び磁界遮蔽板１２の対向間隔ｄとインダクタンスＬnの関係を示している。薄膜インダクタ１１及び磁界遮蔽板１２の対向間隔ｄが狭くなるほど、磁界遮蔽板１２により遮蔽される薄膜インダクタ１１の漏れ磁束は増え、インダクタンスＬnが小さくなる。
【００１９】
図４は、薄膜インダクタ１１に対して磁界遮蔽板１２を所定の周期で振動させたときに得られるインダクタ素子ＸnのインダクタンスＬnの位相変化を示している。図４の横軸である位相（ｄｅｇ）は、駆動電圧の印加がない状態での薄膜インダクタ１１と磁界遮蔽板１２の対向間隔ｄ＝ｄ０（図２）のときを０°とした。駆動電圧の印加により磁界遮蔽板１２が薄膜インダクタ１１に近づく方向（図２の下方向）に変位して薄膜インダクタ１１と磁界遮蔽板１２の対向間隔ｄが徐々に狭くなると、磁界遮蔽板１２により遮蔽される薄膜インダクタ１１からの漏れ磁束は増え、インダクタ素子ＸnのインダクタンスＬnは小さくなっていく。逆に、磁界遮蔽板１２が薄膜インダクタ１１に離れる方向（図２の上方向）に変位して薄膜インダクタ１１と磁界遮蔽板１２の対向間隔ｄが拡がることから、磁界遮蔽板１２によって遮蔽される薄膜インダクタ１１からの漏れ磁束は減り、インダクタ素子ＸnのインダクタンスＬnは大きくなる。図４では、位相２７０°付近で薄膜インダクタ１１と磁界遮蔽板１２の対向間隔ｄが最大となり、インダクタンスＬnが最大となっている。このようにインダクタ素子ＸnのインダクタンスＬnは、１周期（３６０°）の間に、１回のピーク値（２７０°）を有している。
【００２０】
図５〜図９を参照し、可変インダクタ素子Ｘnのより具体的な構成例を説明する。図５は８個のインダクタ素子Ｘ1〜Ｘ8（ｎ＝８）を備えた可変インダクタを示す平面図であり、図６は図５の部分拡大図であり、図７は図５のVII−VII線に沿う断面図である。図８及び図９は、図５〜図７の可変インダクタ素子Ｘnの製造工程を示す断面図である。
【００２１】
８個のインダクタ素子Ｘ1〜Ｘ8は、図５に示すように二次元的に配置され、図７の上基板２０及び下基板３０により構成されている。
【００２２】
上基板２０は、厚さ１０μｍ程度のＳｉ基板であって、平面矩形状の中央部２０ａと、この中央部２０ａの各辺から各辺から外方に延出形成された線条体２０ｂとを備えている。中央部２０ａは図２の磁界遮蔽板１２に対応し、線条体２０ｂは、中央部２０ａを変位自在に支持する、図２の梁部１４に対応している。磁界遮蔽板１２は、中央部２０ａから外方に延出形成された配線部を介して外部交流電源Ｅに接続される。図示していないが、磁界遮蔽板１２の配線部は、梁部１４上に設けられている。梁部１４の終端は下基板３０に接合されており、この接合領域には、上基板２０の表面を覆う絶縁膜２１を介して、Ｔｉ／Ａｕ膜２２が形成されている。図８（ａ）〜（ｅ）は上基板２０の製造工程を示している。上基板２０を洗浄した後、図８（ａ）に示すように、その基板表面に例えばＳｉＯ2からなる絶縁膜２１を１μｍ程度の厚さで形成する。次に、図８（ｂ）に示すように、絶縁膜２１上に、下基板３０との接合領域を画定するレジストＲ１を形成する。続いて、基板表面全体にＴｉ／Ａｕ膜２２をスパッタ成膜し、レジストＲ１をリフトオフする。すると、図８（ｃ）に示すように、下基板３０との接合領域のみにＴｉ／Ａｕ膜２２が形成される。続いて、図８（ｄ）に示すように、形成すべき中央部と線条体部を画定するレジストＲ２を形成する。そして、レジストＲ２で覆われていない絶縁膜２１をフッ酸系ガスでエッチングし、さらに、上基板２０をＳＦ6などのガスを用いて反応性イオンエッチングにより除去し、レジストＲ２を除去する。すると、図８（ｅ）に示すように、上基板２０の中央部２０ａからなる磁界遮蔽板１２及び線条体２０ｂからなる梁部１４が得られる。
【００２３】
下基板３０は、上基板２０との接合領域３０ａとインダクタ形成用の凹部３０ｂを設けたＳｉ基板である。下基板３０の表面には、例えばＳｉＯ2からなる絶縁膜３１が全面的に形成されている。接合領域３０ａには絶縁膜３１を介してＴｉ／Ａｕ膜３２が形成されており、凹部３０ｂ上には絶縁膜３１を介して薄膜インダクタ１１と駆動電極１３が形成されている。薄膜インダクタ１１は、所定の線幅を有する導体膜を所定間隔で角状に巻いて形成したものである。駆動電極１３は、薄膜インダクタ１１の導体膜が形成する内周領域に配設され、該内周領域よりも小さな平面矩形状を有している。薄膜インダクタ１１と駆動電極１３は、Ｔｉ／Ａｕ膜からなり、接合領域３０ａのＴｉ／Ａｕ膜３２と同一工程で形成されている。図９（ａ）〜（ｆ）は、下基板３０の製造工程を示している。下基板３０を洗浄した後、図９（ａ）に示すように接合領域３０ａを覆うレジストＲ３を下基板３０上に形成し、図９（ｂ）に示すようにレジストＲ３で覆われていない下基板３０の表面を所定厚さだけエッチングにより削ってインダクタ形成用の凹部３０ｂを形成する。エッチング後はレジストＲ３を除去する。続いて、図９（ｃ）に示すように、下基板３０の接合領域３０ａ及び凹部３０ｂを含む表面全体に、例えばＳｉＯ2からなる絶縁膜３１を１μｍ程度の厚さで成膜する。続いて、図９（ｄ）に示すように、絶縁膜３１上に、形成すべき薄膜インダクタ、駆動電極及び接合部を画定するレジストＲ４を形成してから、Ｔｉ／Ａｕ膜３２を全面的に成膜する。Ｔｉ／Ａｕ膜３２は、１０００ÅのＴｉ膜と１μｍのＡｕ膜を連続スパッタ成膜することで得られる。Ｔｉ／Ａｕ膜３２を形成したら、レジストＲ４をリフトオフにより除去する。すると、図９（ｅ）に示すように、接合領域３０ａには絶縁膜３１を介してＴｉ／Ａｕ膜３２が形成され、かつ、凹部３０ｂには絶縁膜３１を介してＴｉ／Ａｕ膜３２からなる薄膜インダクタ１１及び駆動電極１３が形成された、下基板３０が得られる。
【００２４】
上基板２０の中央部２０ａからなる磁界遮蔽板１２と下基板３０の薄膜インダクタ１１を対向させ、高温高圧環境下（例えば３５０℃、１０気圧）で上基板２０と下基板３０を気密に接合すると、上基板２０のＴｉ／Ａｕ膜２２と下基板３０のＴｉ／Ａｕ膜３２が接合して接合部４０を形成し、図７の可変インダクタ素子Ｘnが得られる。磁界遮蔽板１２の薄膜インダクタ１１と対向する面に形成された絶縁膜２１及び薄膜インダクタ１１及び駆動電極１３の直下に形成された絶縁膜３１は、薄膜インダクタ１１及び磁界遮蔽板１２と駆動電極１３の短絡防止用の絶縁膜である。
【００２５】
図１０及び図１１を参照し、多分割位相シフターＹによる複数のインダクタ素子Ｘ1〜Ｘnの駆動制御について説明する。可変インダクタ１００のインダクタンスＬは、複数のインダクタ素子Ｘ1〜Ｘnが直列接続されているから、各素子のインダクタンスＬ1〜Ｌnの総和である。多分割位相シフターＹの各位相器Ｙ1〜Ｙn-1の位相差αは、各インダクタ素子Ｘ1〜ＸnのインダクタンスＬ1〜Ｌnが１周期中に１回のピーク値を有することから、α＝３６０°／（素子数ｎ）により決定する。
【００２６】
図１０は、多分割位相シフターＹが８個のインダクタ素子Ｘ1〜Ｘ8の駆動制御する場合のタイミングチャートである。図１０において、駆動電圧信号「１」の状態はインダクタ素子Ｘ1〜Ｘ8に交流の駆動電圧が印加されることを意味し、駆動電圧信号「０」の状態はインダクタ素子Ｘ1〜Ｘ8への駆動電圧が印加されていないことを意味している。多分割位相シフターＹは、基準パルス信号に基づいて動作し、７個の位相器Ｙ1〜Ｙ7が位相差α＝４５°で８個のインダクタ素子Ｘ1〜Ｘ8に交流駆動電源Ｅからの駆動電圧を順番に印加していく。基準パルス信号の１パルス分のパルス間隔は各位相器Ｙ1〜Ｙ7の位相差α＝４５°に対応している。図１０のように位相差α＝４５°で８個のインダクタ素子Ｘn（Ｘ1〜Ｘ8）をｎ＝１から順に駆動させると、これら８個のインダクタ素子Ｘ1〜Ｘ8の出力総和として得られる可変インダクタ１００のインダクタンスＬが平滑化され、リップルが低減する。
【００２７】
図１１は、図１０のタイミングチャートで駆動制御された可変インダクタ１００のインダクタンスＬの位相変化を示すグラフである。この図１１から明らかなように、可変インダクタ１００のインダクタンスＬは、リップルが±１％以内に抑えられ、ほぼ一定となった。
【００２８】
図１２は、可変インダクタが備えるインダクタ素子数ｎとリップルの関係を示している。図１２に示すように、インダクタ素子数ｎが増えるほどリップルは低減し、ｎ≧８ではリップルを±１％以内に抑えられることが明らかである。
【００２９】
上記複数のインダクタ素子Ｘ1〜Ｘnに与える交流の駆動電圧の周波数は、１〜１００ｋＨｚの範囲で適宜設定でき、本実施形態では磁界遮蔽板１２の共振周波数付近に設定してある。この共振周波数付近の駆動電圧を用いると、磁界遮蔽板１２の共振による増倍効果で大きな変位量が得られ、低電圧駆動の実現に有利である。磁界遮蔽板１２の共振周波数は、梁部１４の形状、ばね定数、重さ等により決定される。また、可変インダクタ１００のインダクタンスＬの大きさは、複数のインダクタ素子Ｘ1〜Ｘnに印加する駆動電圧の大きさにより任意に設定可能である。
【００３０】
本実施形態によれば、複数のインダクタ素子Ｘ1〜Ｘnを直列接続し、これら複数のインダクタ素子Ｘ1〜Ｘnを所定の位相差αで交流の駆動電圧を印加して駆動制御するので、複数のインダクタ素子Ｘ1〜Ｘnの出力総和として得られる可変インダクタ１００のインダクタンスＬが平滑化され、リップルは低減される。これにより、交流の駆動電圧を用いても安定したインダクタンスＬが得られ、回路部品として扱いやすくなった。
そして、交流の駆動電圧を用いたことにより低電圧駆動を実現でき、本可変インダクタを組み込む装置側の低消費電力化、小型化及び薄型化に貢献できる。さらに、駆動電圧の周波数を磁界遮蔽板の共振周波数付近に設定したので、低い駆動電圧であっても磁界遮蔽板の変位量を大きく確保でき、可変比を大きくすることが可能である。また、交流の駆動電圧を用いたことにより薄膜インダクタ及び磁界遮蔽板の上下少なくとも一方に形成された絶縁膜の帯電がリセットされる（ゼロになる）瞬間があり、薄膜インダクタと磁界遮蔽板の固着を防止することができる。
【００３１】
以上では、薄膜インダクタ１１と磁界遮蔽板１２を１ずつ備えた実施形態について説明したが、磁界遮蔽板１２を挟んで両側に薄膜インダクタ１１を一対で備えるタイプにも本発明は適用可能である。磁界遮蔽板の両側に一対の薄膜インダクタを設けた場合、この一対の薄膜インダクタに対して一つの位相器から位相が１８０°異なる駆動電圧を同時に与えることができるので、備える位相器の数を減らすことが可能である。具体的には、薄膜インダクタと磁界遮蔽板を１ずつ備えた場合は８個のインダクタ素子に対して７個の位相器が必要となるが、磁界遮蔽板の両側に一対の薄膜インダクタを備えた場合は、インダクタ素子に対して位相差２２５°（＝４５°＋１８０°）、２７０°（＝９０°＋１８０°）、３１５°（＝１３５°＋１８０°）を与える位相器を省略でき、４個の位相器のみで制御可能となる。このように位相器の数を減らせれば、位相器の配置スペースを省略できるので、小型化及び薄型化の利点がある。この場合も、多分割位相シフターの各位相器の位相差αは、α＝３６０°／（素子数ｎ）により決定する。
【００３２】
また、薄膜インダクタ１１と磁界遮蔽板１２の間に静電力を生じさせる駆動電圧を供給するための駆動電極１３は、本実施形態のように薄膜インダクタ１１側（薄膜インダクタ１１と同一基板上）に設ける構成としても、磁界遮蔽板１２側（磁界遮蔽板１２と同一基板上）に設ける構成としてもよい。
【００３３】
以上では、駆動電圧の印加により薄膜インダクタと磁界遮蔽板の間に静電力を発生させ、該静電力の作用によりその対向間隔を変化させる実施形態で本発明を説明したが、駆動電圧の印加により薄膜インダクタと磁界遮蔽板の間に磁力または圧電力を生じさせてその対向間隔を変化させる態様にも、本発明は適用可能である。
【符号の説明】
【００３４】
１００  可変インダクタ
１１  薄膜インダクタ
１２  磁界遮蔽板
１３  駆動電極
１４  梁部
２０  上基板
２０ａ  中央部
２０ｂ  線条体
２１  絶縁膜
２２  Ｔｉ／Ａｕ膜
３０  下基板
３１  絶縁膜
３２  Ｔｉ／Ａｕ膜
４０  接合部
Ｅ  外部交流電源
Ｒ１〜Ｒ４  レジスト
Ｘ（Ｘ1〜Ｘn）  インダクタ素子
Ｙ  多分割位相シフター
Ｙ1〜Ｙn-1  位相器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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