(57)【特許請求の範囲】
【請求項１】
複数画素の間で画素アンプを共有する複数の画素セットが行方向と列方向の２次元に配列された画素領域と、
前記画素領域の各列に２本ずつ設けられ、各列において前記列方向に並ぶ画素セットが交互に接続される垂直出力線と、
前記画素領域の偶数列の各々に２本ずつ設けられた垂直出力線が電気的に接続される偶数列用信号処理回路と、
前記偶数列用信号処理回路と前記画素領域を挟んで対向する側に配置され、前記画素領域の奇数列の各々に２本ずつ設けられた垂直出力線が電気的に接続される奇数列用信号処理回路と、を備え、
各列に２本ずつ設けられた垂直出力線を用いて、同列に設けられた２つの画素セットの信号読み出し動作が並行して行われることを特徴とする撮像素子。
【請求項２】
前記偶数列用信号処理回路と、前記奇数列用信号処理回路とは、それぞれ２本の水平出力線を備えることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記画素領域の各列に設けられた２本の前記垂直出力線と、前記偶数列用信号処理回路及び前記奇数列用信号処理回路それぞれにおける２本の水平出力線との接続を読み出し行に応じて切り替える切り替え手段を更に備えることを特徴とする請求項２に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子において、水平方向および垂直方向にマトリクス状に配置された複数の画素で蓄積した画素信号を高速に読み出すための技術に関する。
【背景技術】
【０００２】
近年撮像素子の多画素化が進んでおり、それに伴い、読み出し時間の高速化との両立が求められている。しかしながら画素信号を蓄積部に転送するための垂直転送においても信号の安定までの時間は最低必要であり、一方で水平転送の動作周波数を上げるのもまた困難である。特にデジタル一眼レフカメラで使用するチップ面積が非常に大きな撮像素子において高速動作は非常に困難なものであった。
【０００３】
このような問題を解決するために、例えば特開２０００−３２４３９７号公報（特許文献１）には、各画素列に増幅手段を有した複数の垂直出力線を設け、各垂直出力線に、各画素列の列方向の互いに異なる１つ置きの画素、または複数置きの画素を接続することで、高速読み出しを行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３２４３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来の技術には以下のような問題がある。すなわち、特許文献１では、パッシブ型の画素を有するＣＭＯＳ型撮像素子を想定しているため、各画素を構成するトランジスタ数は少なく、垂直出力線を各列あたり複線化しても、画素部においては十分なフォトダイオード面積を確保することが可能である。これに対し、画素ごとに増幅アンプを有する画素構造にした上で、十分なフォトダイオード面積を確保しようとすると、各列毎に複数の垂直出力線を配置することは容易ではない。
【０００６】
本発明は上述した課題に鑑みてなされたものであり、その目的は、十分なフォトダイオードの面積を確保しつつ、画素信号を高速に読み出せるようにすることである。
【課題を解決するための手段】
【０００７】
本発明に係わる撮像素子は、複数画素の間で画素アンプを共有する複数の画素セットが行方向と列方向の２次元に配列された画素領域と、前記画素領域の各列に２本ずつ設けられ、各列において前記列方向に並ぶ画素セットが交互に接続される垂直出力線と、前記画素領域の偶数列の各々に２本ずつ設けられた垂直出力線が電気的に接続される偶数列用信号処理回路と、前記偶数列用信号処理回路と前記画素領域を挟んで対向する側に配置され、前記画素領域の奇数列の各々に２本ずつ設けられた垂直出力線が電気的に接続される奇数列用信号処理回路と、を備え、各列に２本ずつ設けられた垂直出力線を用いて、同列に設けられた２つの画素セットの信号読み出し動作が並行して行われることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、十分なフォトダイオードの面積を確保しつつ、画素信号を高速に読み出すことが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態における撮像装置の回路図。
【図２】本発明の第１の実施形態における撮像素子の回路図。
【図３】本発明の第１の実施形態における撮像素子の動作タイミング図。
【図４】本発明の第１の実施形態における並び替え回路の回路図。
【図５】本発明の第２の実施形態における撮像装置の回路図。
【図６】本発明の第２の実施形態における撮像素子の回路図。
【図７】本発明の第２の実施形態におけるデータの出力順序を説明する図。
【図８】本発明の第３の実施形態における撮像素子の回路図。
【図９】本発明の第４の実施形態における撮像装置の回路図。
【図１０】本発明の第４の実施形態における撮像素子の回路図。
【図１１】本発明の第４の実施形態におけるデータの出力順序を説明する図。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
図１は、本発明の実施形態に係わる撮像装置の基本形となる撮像部の構成を示す図である。図１に示すＣＭＯＳ型撮像素子３０は、撮像部の有効画素領域３０ａと、水平走査回路１６と、水平読み出しアンプ２０ａ，２０ｂと、出力端子２５ａ，２５ｂとを備えている。また、この撮像素子３０を駆動するための制御信号を生成するＴＧ（タイミングジェネレータ）３２が用意され、信号処理装置３３による制御に基づき、撮像素子３０の制御を行うとともに、信号処理装置３３へ基準クロックを供給する。一方、撮像素子３０の出力は、各出力端子に対応したＡ／Ｄ変換器３１ａ、３１ｂによりデジタル化され、信号処理装置３３へ転送される。
【００１２】
信号処理装置３３は外付けのメモリ３４を有しており、このメモリを使用して信号処理を行う。処理結果は記録メディア３５に書き込む、あるいは、表示器３６へ静止画像、あるいは動画像として出力したり、あるいは同じ情報をビデオ信号に変換した上でビデオ出力端子３７より出力する、といった形でその処理を行う。
【００１３】
図２は、第１の実施形態に用いられる撮像素子を示す図である。図２において、撮像素子の有効画素領域３０ａには、複数の画素が水平方向である行方向と垂直方向である列方向に２次元的に配列されている。撮像素子３０の有効画素領域３０ａに配列される各１つの画素セット１９内には、第１の画素を形成するフォトダイオード１と、転送スイッチ２と、第２の画素を形成するフォトダイオード１’と、転送スイッチ２’と、第１及び第２の画素に共通のリセットスイッチ３と、画素アンプ１０と、行選択スイッチ６とが配置されている。
【００１４】
このような画素構造とすることで、従来各１つの画素に対して必要であったリセットスイッチ、画素アンプ、行選択スイッチを２画素で兼用することが可能となる。そして、従来２画素あたり８Ｔｒ（トランジスタ）で構成されたいたものが、本実施形態の画素構造では２画素あたり５Ｔｒで構成できる。そのため、相対的にフォトダイオード１の面積を大きく確保することが可能となる。
【００１５】
第１の画素セット１９ａの第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋１）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ）に接続されている。また画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ａに接続されている。
【００１６】
その右方向にある画素セット１９ｂも第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋１）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ）に接続されている。ここまでの接続は１９ａと同一である。そして画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｃに接続されている。
【００１７】
同様に、第１の画素セットの下方にある画素セット１９ｃでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋２）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋３）に接続されている。さらに、、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋２）に接続されている。画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｂに接続されている。この垂直出力線は同じ画素列に隣接して配置されている垂直出力線ではあるが、第１の画素セット１９ａが接続される垂直出力線１３ａとは異なるものである。
【００１８】
さらに同様に、画素セット１９ｂの下方、画素セット１９ｃの右側にある画素セット１９ｄでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋２）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋３）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋２）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋２）に接続されている。ここまでの接続は画素セット１９ｃと同じである。さらに画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｄに接続されている。この垂直出力線は同じ画素列に隣接して配置されている垂直出力線ではあるが、第２の画素セット１９ｂが接続される垂直出力線１３ｃとは異なるものである。
【００１９】
さらに同様に、下方にある画素セット１９ｅでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋４）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋５）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋４）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋４）に接続されている。画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ａに接続されている。この垂直出力線はひとつ上の画素セット１９ｃが接続される垂直出力線ではなく、第１の画素セット１９ａが接続される垂直出力線と同じである。
【００２０】
さらに同様に、画素セット１９ｄの下方、画素セット１９ｅの右側にある画素セット１９ｆでは、第１の画素１の転送スイッチ２のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋４）に接続されている。また、第２の画素１’の転送スイッチ２’のゲートは垂直走査回路１５からの制御信号ΦＴＸ（ｎ＋５）に接続されている。さらに、各画素に共通のリセットスイッチ３のゲートは垂直走査回路１５からの制御信号ΦＲＥＳ（ｎ＋４）に接続され、行選択スイッチ６のゲートは垂直走査回路１５からの制御信号ΦＳＥＬ（ｎ＋４）に接続されている。ここまでの接続は画素セット１９ｅと同じである。さらに画素アンプ１０はこの画素セットに隣接して配置され、センサー内部を縦断する垂直出力線１３ｃに接続されている。この垂直出力線はひとつ上の画素セット１９ｄが接続される垂直出力線ではなく、画素セット１９ｂが接続される垂直出力線と同じである。
【００２１】
このように各列ごとに２本用意されている垂直出力線に対して、垂直方向に画素アンプを共有する画素セット単位で、接続される垂直出力線を交互に切り替えている。
【００２２】
垂直出力線１３ａ〜１３ｄは定電流源７ａ〜７ｄで駆動され、各垂直出力線は上下１対のカラムアンプ１４ａ〜１４ｄに接続される。各々のカラムアンプの出力は転送ゲート２１ａ〜２１ｄを介して保持容量２２ａ〜２２ｄに接続され、また転送ゲート２１ａ’〜２１ｄ’を介して保持容量２２ａ’〜２２ｄ’に接続される。さらに水平走査回路１６からの制御信号Φｈ１，Φｈ２によって駆動される出力転送スイッチ２３ａ〜２３ｄ、および２３ａ’〜２３ｄ’により共通の水平出力線２４ａ，２４ａ’および２４ｂ，２４ｂ’に接続される。この水平出力線２４ａ，２４ａ’には読み出しアンプ２０ａが、２４ｂ，２４ｂ’には読み出しアンプ２０ｂが接続され、それぞれの差分出力に所定ゲインを乗じた信号を出力する。この読み出しアンプの出力はそれぞれ撮像素子３０の出力端子２５ａ，２５ｂから外部に出力される。
【００２３】
図２は図１のＣＭＯＳ型エリアセンサの動作タイミング図である。この図に従って各部の動作を説明する。全画素リセット期間であるＴ１〜Ｔ２のタイミングで、ΦＴＸ（ｎ）がアクティブになる。ここでは特定行の制御信号しか示していないが、この期間では、すべての行のΦＴＸがアクティブとなり、全画素のフォトダイオード１および１’の電荷は、転送スイッチ２を介してソース・フォロア１０のゲート１１に転送され、フォトダイオード１および１’はリセットされる。
【００２４】
このあと、時刻Ｔ３で、対象画像の光量を導光する不図示のメカシャッターが開いて、全画素同時に蓄積を開始する。メカシャッターはＴ４の時間に閉じて、このＴ３〜Ｔ４の間の時間がすべての画素におけるフォトダイオード１および１’の蓄積期間となる。この状態ではフォトダイオード１および１’に信号電荷が蓄積されている。
【００２５】
次に、２行単位での読み出し動作がスタートする。以降まず第ｎ＋１行と第ｎ＋２行の動作について説明する。時間Ｔ５に制御信号ΦＳＥＬ（ｎ）、ΦＳＥＬ（ｎ＋２）がアクティブになる。そして、行選択スイッチ６がオンし、第ｎ行および第ｎ＋１行に配置されている画素セット、および第ｎ＋２行および第ｎ＋３行に繋がっている全ての画素セットの画素アンプ１０と各垂直出力線に接続されている電流源７ａ〜７ｄで構成されるソース・フォロア回路が動作状態になる。
【００２６】
ここで、画素アンプ１０で構成されるソース・フォロアのゲート１１は時刻Ｔ６にΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋２）がアクティブになり、リセットスイッチ３がオンとなり、ソース・フォロア１０のゲート１１、つまりゲート容量９は初期化される。即ち、垂直出力線１３ａ，１３ｂ、および１３ｃ，１３ｄにはこのリセット直後の出力信号レベル（いわゆるリセットレベル）の信号が出力される（垂直転送動作）。
【００２７】
時刻Ｔ７でΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋２）がネゲートされた後、時刻Ｔ８にΦＴＮがアクティブになる。これにより転送ゲート２１ａ〜２１ｄがオンし、保持容量２２ａ〜２２ｄにこのリセットレベル出力が保持される。この動作はすべての垂直出力線に対して行われるので、第ｎ＋１行および第ｎ＋２行のすべての画素に対して同時に行われる。時刻Ｔ９で転送動作を完了した後、時刻Ｔ１０に、フォトダイオード１および１’に蓄積されていた信号電荷をΦＴＸ（ｎ＋１）、ΦＴＸ（ｎ＋２）をアクティブとすることで、画素セット１９ａ、１９ｂの画素１’の転送スイッチ２’と画素セット１９ｃ、１９ｄの画素１の転送スイッチ２をオンとし、画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。このとき、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し出力信号レベルが確定する。ここで同時に読み出す２行は、同一の画素セットの２行ではなく、連続した２セットの画素セットの連続した２行である。
【００２８】
転送が充分に終了した時刻Ｔ１１にて、ΦＴＸ（ｎ＋１）およびΦＴＸ（ｎ＋２）をネゲートしたのち、時刻Ｔ１２にΦＴＳ１がアクティブになる。これにより、各垂直出力線１３ａ〜１３ｄに接続されたカラムアンプ１４ａ〜１４ｄの出力に接続された転送ゲート２１ａ’〜２１ｄ’がオンし、信号レベルが保持容量２２ａ’〜２２ｄ’に保持される。この動作は第ｎ＋２行および第ｎ＋１行に繋がっている全ての画素に対して同時並列に実行される。この後時刻Ｔ１３で転送ゲート２１ａ’〜２１ｄ’をネゲートすると、保持容量２２ａ〜２２ｄおよび２２ａ’〜２２ｄ’は、第ｎ＋２行および第ｎ＋１行に繋がっている全ての画素のリセットレベルと信号レベルを保持していることとなる。画素からの信号出力を終了したので時刻Ｔ１４で各行の選択制御信号ΦＳＥＬ（ｎ）およびΦＳＥＬ（ｎ＋２）をネゲートする。
【００２９】
次に水平走査回路１６は、保持容量２２ａ〜２２ｄ、２２ａ’〜２２ｄ’の容量を転送スイッチ２３ａ，２３ａ’〜２３ｄ，２３ｄ’を順次制御することで順次水平出力線に接続する動作を行う。
【００３０】
時刻Ｔ１５にてΦｈ１をオンにすると、１本の水平出力線２４ａには転送スイッチ２３ｂを介して保持容量２２ｂが接続され、水平出力線２４ａ’には転送スイッチ２３ｂ’を介して保持容量２２ｂ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｃのリセットレベルと、画素セット１９ｃのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｃ−１を出力する。
【００３１】
同様に反対側の水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２２ａが接続され、水平出力線２４ｂ’には転送スイッチ２３ａ’を介して保持容量２２ａ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ａのリセットレベルと、画素セット１９ａのフォトダイオード１’の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ａ−１’を出力する。
【００３２】
このときの読み出しアンプの出力を出力端子２５ａ，２５ｂを介して撮像素子外部のＡ／Ｄ変換器３１ａ、３１ｂでアナログ−デジタル変換し、この画素の出力データとする。
【００３３】
引き続き水平走査回路は時刻Ｔ１７にΦｈ２をオンする。すると、水平出力線２４ａには転送スイッチ２３ｄを介して保持容量２２ｄが接続され、水平出力線２４ａ’には転送スイッチ２３ｄ’を介して保持容量２２ｄ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｄのリセットレベルと、画素セット１９ｄのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｄ−１を出力する。
【００３４】
同様に反対側の水平出力線２４ｂには転送スイッチ２３ｃを介して保持容量２２ｃが接続され、水平出力線２４ｂ’には転送スイッチ２３ｃ’を介して保持容量２２ｃ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ｂのリセットレベルと、画素セット１９ｂの画素１’の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ｂ−１’を出力する。図３には２列分の画素の記載しかしていないが、これを最終列まで繰り返す。
【００３５】
これにより出力アンプ２０ｂからは、第ｎ＋１行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。一方出力アンプ２０ａからは、第ｎ＋２行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。以上で第ｎ＋１行および第ｎ＋２行の２行分の信号の読み出しを終えたこととなる。
【００３６】
次に第ｎ＋３行および第ｎ＋４行の信号を読み出し動作について説明する。時間Ｔ１９に制御信号ΦＳＥＬ（ｎ＋２）、ΦＳＥＬ（ｎ＋４）がアクティブになる。そして、行選択スイッチ６がオンし、第ｎ＋２行および第ｎ＋３行に配置されている画素セット、および第ｎ＋４行および第ｎ＋５行目に繋がっている全ての画素セットの画素アンプ１０で構成されるソース・フォロア回路が動作状態になる。
【００３７】
ここで、画素アンプ１０で構成されるソース・フォロアのゲート１１は時刻Ｔ２０にΦＲＥＳ（ｎ＋２）、ΦＲＥＳ（ｎ＋４）がアクティブになり、リセットスイッチ３がオンとなり、ソース・フォロア１０のゲート１１は初期化される。即ち、垂直出力線１３ａ，１３ｂ、および１３ｃ，１３ｄにはこのリセット直後のリセットレベルの信号が出力される。
【００３８】
時刻Ｔ２１でΦＲＥＳ（ｎ＋２）、ΦＲＥＳ（ｎ＋４）がネゲートされた後、時刻Ｔ２２にΦＴＮがアクティブになる。これにより転送ゲート２１ａ〜２１ｄがオンし、保持容量２２ａ〜２２ｄにリセットレベル出力が保持される。この動作はすべての垂直出力線に対して行われるので、第ｎ＋３行および第ｎ＋４行のすべての画素に対して同時に行われる。時刻Ｔ２３で転送動作を完了した後、時刻Ｔ２４に、フォトダイオード１および１’に蓄積されていた信号電荷をΦＴＸ（ｎ＋３）、ΦＴＸ（ｎ＋４）をアクティブとすることで、画素セット１９ｃ、１９ｄのフォトダイオード１’の転送スイッチ２’と画素セット１９ｅ、１９ｆのフォトダイオード１の転送スイッチ２をオンとし、画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。このとき、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。ここで同時に読み出す２行は、同一の画素セットの２行ではなく、連続した２セットの画素セットの連続した２行である。
【００３９】
転送が充分に終了した時刻Ｔ２５にて、ΦＴＸ（ｎ＋３）およびΦＴＸ（ｎ＋４）をネゲートしたのち、時刻Ｔ２６にΦＴＳがアクティブになる。これにより、各垂直出力線１３ａ〜１３ｄに接続されたカラムアンプ１４ａ〜１４ｄの出力に接続された転送ゲート２１ａ’〜２１ｄ’がオンし、信号レベルが保持容量２２ａ’〜２２ｄ’に保持される。この動作は第ｎ＋３行および第ｎ＋４行に繋がっている全ての画素に対して同時並列に実行される。この後時刻Ｔ２７で転送ゲート２１ａ’〜２１ｄ’をネゲートすると、保持容量２２ａ〜２２ｄおよび２２ａ’〜２２ｄ’は、第ｎ＋３行および第ｎ＋４行に繋がっている全ての画素のリセットレベルと信号レベルを保持していることとなる。画素からの信号出力を終了したので時刻Ｔ２８で各行の選択制御信号ΦＳＥＬ（ｎ＋２）およびΦＳＥＬ（ｎ＋４）をネゲートする。
【００４０】
次に水平走査回路１６は、保持容量２２ａ〜２２ｄ、２２ａ’〜２２ｄ’の容量を転送スイッチ２３ａ，２３ａ’〜２３ｄ，２３ｄ’を順次制御することで順次水平出力線に接続する動作を行う。
【００４１】
時刻Ｔ２９にてΦｈ１をオンにすると、水平出力線２４ａには転送スイッチ２３ｂを介して保持容量２２ｂが接続され、水平出力線２４ａ’には転送スイッチ２３ｂ’を介して保持容量２２ｂ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｃのリセットレベルと、画素セット１９ｃのフォトダイオード１’の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｃ−１’を出力する。
【００４２】
同様に反対側の水平出力線２４ｂには転送スイッチ２３ａを介して保持容量２２ａが接続され、水平出力線２４ｂ’には転送スイッチ２３ａ’を介して保持容量２２ａ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ｅのリセットレベルと、画素セット１９ｅのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ｅ−１を出力する。
【００４３】
引き続き水平走査回路は時刻Ｔ２７にΦｈ２をオンする。すると、水平出力線２４ａには転送スイッチ２３ｄを介して保持容量２２ｄが接続され、水平出力線２４ａ’には転送スイッチ２３ｄ’を介して保持容量２２ｄ’が接続される。すなわちこのときの読み出しアンプ２０ａの入力は、画素セット１９ｄのリセットレベルと、画素セット１９ｄのフォトダイオード１’の信号レベルが接続されており、読み出しアンプ２０ａはその差分に所定ゲインを乗じた出力１９ｄ−１’を出力する。
【００４４】
同様に反対側の水平出力線２４ｂには転送スイッチ２３ｃを介して保持容量２２ｃが接続され、水平出力線２４ｂ’には転送スイッチ２３ｃ’を介して保持容量２２ｃ’が接続される。すなわちこのときの読み出しアンプ２０ｂの入力は、画素セット１９ｆのリセットレベルと、画素セット１９ｆのフォトダイオード１の信号レベルが接続されており、読み出しアンプ２０ｂはその差分に所定ゲインを乗じた出力１９ｆ−１を出力する。図３には２列分の画素の記載しかしていないが、これを最終列まで繰り返す。
【００４５】
これにより出力アンプ２０ｂからは、第ｎ＋４行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。一方出力アンプ２０ａからは、第ｎ＋３行の画素出力が順次送られ、信号レベルからリセットレベルを減算し、所定ゲインを乗じた信号が出力されることとなる。以上で第ｎ＋３行および第ｎ＋４行の２行分の信号の読み出しを終えたこととなる。
【００４６】
以上説明してきたように、垂直方向に連続する２画素において画素アンプを共用するような画素構成を用いて、各列あたり２本の垂直出力線を有する構成の撮像素子においても連続する２行を同時に読み出す動作を実現することが可能となる。これにより、画素におけるフォトダイオード面積の拡大と、高速読み出しを同時に実現することが可能となる。
【００４７】
（第２の実施形態）
上記の第１の実施形態においては、図３に示すように、第ｎ＋１行と第ｎ＋２行を同時に読み出すときには、読み出しアンプ２０ｂから第ｎ＋１行の出力が、読み出しアンプ２０ａから第ｎ＋２行の出力が出力される。一方、次の第ｎ＋３行と、第ｎ＋４行を同時に読み出す際には、読み出しアンプ２０ｂから第ｎ＋４行の出力が、読み出しアンプ２０ａから第ｎ＋３行の出力が出力される。すなわち、読み出し動作ごとに、その順序の入れ替わりが発生してしまう。
【００４８】
後段の信号処理装置３３がそのような読み出し順序に対応していれば問題ないが、信号処理装置３３の各入力端子において、常に２行読み出した出力の上側の行、あるいは下側の行の信号入力が期待されている場合には、信号の順序変換が必要となる。基本的な構成としては２本の信号線を読み出し動作ごとにそのまま接続するか、互いに入れ替えて接続するかを切り替える構成となる。このための回路構成の一例を図４に示す。
【００４９】
この回路において、２つのＡ／Ｄ変換器にてデジタル化された２系列のデジタルデータを入力し、２行の読み出し動作を行うたびにインクリメントするカウンタ（Ｖカウンタ）を用いて、このカウンタが偶数であるか、奇数であるか、つまり最下位ｂｉｔにて、出力を選択するセレクタの出力を切り替える。
【００５０】
この回路により第１の実施形態で説明した撮像素子の出力のデータは、同時に読み出した２行のうち上側の行の出力、下側の行の出力が、常に同じ出力端子から取り出せる。この例の回路は、回路規模として大きなものではないが、可能な限り追加デバイスや、各デバイス内での回路規模の増大を抑えて対応したい。
【００５１】
本実施形態では、この対応方法について説明する。図５は撮像装置の基本形となる撮像部の構成例を示す図である。図５に示す撮像素子３０は、撮像部の有効画素領域３０ａと、水平走査回路１６と、水平読み出しアンプ２０ａ〜２０ｄと、出力端子２５ａ〜２５ｄとを備えている。
【００５２】
またこの撮像素子を駆動するための制御信号を生成するＴＧ（タイミングジェネレータ）３２が用意され、信号処理装置３３からの制御に基づき、撮像素子３０の制御を行うとともに、信号処理装置３３へ基準クロックを供給する。
【００５３】
一方、撮像素子３０の出力はＡ／Ｄ変換器３１ａ〜３１ｄによりデジタル化され、さらにＡ／Ｄ変換器３１の２つの出力をマルチプレックスして信号処理装置３３へ転送するマルチプレクサ（ＭＵＸと表記）３８ａ，３８ｂが用意される。
【００５４】
信号処理装置３３は外付けのメモリ３４を有しており、このメモリを使用して信号処理を行う。処理結果は記録メディア３５に書き込む、あるいは、表示器３６へ静止画像、あるいは動画像として出力したり、あるいは同じ情報をビデオ信号に変換した上でビデオ出力端子３７より出力する、といった形でその処理を行う。
【００５５】
図６は第２の実施形態に用いられる撮像素子を示す図である。図６においては図１と異なり画素構成を簡易的にまた垂直線と水平線の間の電気的接続を模式的に示している。そして、垂直出力線を駆動する電流源、水平線のリセットレベル、信号レベルの２線対応、垂直線から保持容量への転送スイッチ、保持容量、保持容量から水平出力線への転送スイッチ、垂直、水平走査回路等の記述は省略している。
【００５６】
図６において、上下垂直方向に点線で囲まれた２画素（例えば１９ｇ〜１９ｊなど）が画素アンプ1０を共有する２画素を示している。また各垂直出力線（６１ａ〜６１ｌ）にはカラムアンプ（１４ａ〜１４ｌ）が接続されている。また本実施形態の特徴として、読み出しアンプに接続される水平出力線を切り替える機能を有している。
【００５７】
図６において、６０ａは第ｎ列、第ｎ＋２列、第ｎ＋４列、…（偶数列）の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第１の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。
【００５８】
同様に６０ｃは第ｎ列、第ｎ＋２列、第ｎ＋４列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第２の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。
【００５９】
さらに６０ｂは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…（奇数列）の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第３の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。
【００６０】
同様に６０ｄは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第４の水平出力線である。そして、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。
【００６１】
またスイッチ６３ａ〜６３ｈは各読み出しアンプの入力を切り替える機能を有している。すなわち、切り替え信号６２ａがＨレベルのとき、読み出しアンプ２０ａには、スイッチ６３ａがオンして、６３ｂがオフしているので、水平出力線６０ａが接続されている。一方このとき読み出しアンプ２０ｃには、スイッチ６１ｃがオフして、６１ｄがオンしているので、水平出力線６０ｃが接続されている。
【００６２】
切り替え信号６２ａがＬレベルに変化すると、読み出しアンプ２０ａには、スイッチ６３ａがオフして、６３ｂがオンしているので、水平出力線６０ｃが接続されている。このとき読み出しアンプ２０ｃには、スイッチ６３ｃがオンして、６３ｄがオフしているので、水平出力線６０ａが接続されている。同様に切り替え信号６２ｂによって、読み出しアンプ２０ｂ，２０ｄと水平出力線６０ｂと６０ｄの関係も切り替えることが可能となる。
【００６３】
本実施形態と第１の実施形態との差は、まず水平出力線を上下それぞれ２倍とし、列方向に交互に読み出す構成となっている。例えば、第ｎ列に隣接する２本の垂直出力線（６１ａ，６１ｂ）は上側に引き出され、読み出しアンプ２０ａ、２０ｃに電気的に接続される。同様に上側に引き出されるのは、第ｎ＋２列（６１ｅ，６１ｆ）、第ｎ＋４列（６１ｉ，６１ｌ）、…の列となる。
【００６４】
一方第ｎ＋１列に隣接する２本の垂直出力線（６１ｃ，６１ｄ）は下側に引き出され、読み出しアンプ２０ｂ，２０ｄに電気的に接続される。同様に下側に引き出されるのは、第ｎ＋３列（６１ｇ，６１ｈ）、第ｎ＋５列（６１ｋ，６１ｌ）、…の列となる。そのため不図示の水平走査回路は同時に２列分の保持容量を水平出力線に接続するよう動作を行う。
【００６５】
また垂直出力線と水平出力線の組み合わせに関して、第１の実施形態では、同列の２本の垂直出力線のうち、一方（例えば１３ｂ）を撮像素子上側に配置された水平出力線に接続し、他方の垂直出力線（例えば１３ａ）は下側の水平出力線に接続していた。本実施形態では、ある列の垂直出力線は２本とも同じ方向のそれぞれ異なる水平出力線に接続している。
【００６６】
例えば第ｎ列に関して言えば、第ｎ行のＧ画素の出力は垂直出力線６１ａを介して、読み出しアンプ２０ａに電気的に接続されており、第ｎ列、第ｎ＋１行のＲ画素は、垂直出力線６１ｂを介して読み出しアンプ２０ｃに電気的に接続されている。同様に第ｎ＋１行および第ｎ＋２行を構成する画素セットの出力は読み出しアンプ２０ｃに電気的に接続され、第ｎ＋３行および第ｎ＋４行を構成する画素セットの出力は読み出しアンプ２０ａに電気的に接続され、と交互に異なる読み出しアンプに電気的に接続される。水平方向も同様で、垂直出力線が上側に引き出される第ｎ＋２列、第ｎ＋４列、…の列においては同様の構成となる。
【００６７】
また同様に第ｎ＋１列に関しては、第ｎ行のＢ画素の出力は垂直出力線６１ｃを介して読み出しアンプ２０ｂに電気的に接続されており、第ｎ＋１列、第ｎ＋１行のＧ画素は、垂直出力線６１ｄを介して読み出しアンプ２０ｄに電気的に接続されている。同様に第ｎ＋１行および第ｎ＋２行を構成する画素セットの出力は読み出しアンプ２０ｄに電気的に接続され、第ｎ＋３行および第ｎ＋４行を構成する画素セットの出力は読み出しアンプ２０ｂに電気的に接続され、と交互に異なる読み出しアンプに電気的に接続される。水平方向も同様で、垂直出力線が上側に引き出される第ｎ＋３列、第ｎ＋５列、…の列においては同様の構成となる。
【００６８】
各画素から、水平走査回路における読み出し動作までについては、第１の実施形態に記載している方法であるので省略し、実際に出力される画素データの出力順序に付いて説明する。
【００６９】
第１の実施形態に記載の方法で、ある時刻に第ｎ行と、第ｎ＋１行を同時に読み出す。この各行を読み出す場合には、切り替え信号６２ａ、６２ｂはいずれもＨレベルである。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋１行のＧ出力が出力される。
【００７０】
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ＋２列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋１行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。
【００７１】
読み出しアンプ２０ａからは、第ｎ行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋１行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋１行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
【００７２】
次に同様に、第ｎ＋２行と、第ｎ＋３行を同時に読み出す。この各行を読み出す場合には切り替え信号６２ａ、６２ｂはＬレベルである。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、水平出力線が入れ替わっているため第ｎ列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、水平出力線が入れ替わっているため第ｎ列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、水平出力線が入れ替わっているため第ｎ＋１列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、水平出力線が入れ替わっているため第ｎ＋１列、第ｎ＋３行のＧ出力が出力される。
【００７３】
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、水平出力線が入れ替わっているため第ｎ＋２列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋３行のＧ出力が出力される。
【００７４】
このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。読み出しアンプ２０ａからは、第ｎ＋２行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋３行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ＋２行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋３行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
【００７５】
図５に示すように、Ａ／Ｄ変換器３１ａ〜３１ｄの後段にはマルチプレクサ３８ａ，３８ｂが用意されている。このマルチプレクサは、Ａ／Ｄ変換器３１ａ、３１ｃ側の入力を先に出力する設定とすると、その出力は図７に示すように、マルチプレクサ３８ａの出力は第ｎ行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出されることになる。一方マルチプレクサ３８ｂの出力は第ｎ＋１行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
【００７６】
さらに次の読み出し動作に移り、第ｎ＋２行と、第ｎ＋３行を読み出す場合には、マルチプレクサ３８ａの出力は第ｎ＋２行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出される。一方、マルチプレクサ３８ｂの出力は第ｎ＋３行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
【００７７】
このような構成にすることにより、信号処理装置３３の２本の入力端子には、それぞれ撮像素子を２行同時に読み出した場合の、偶数行、奇数行が常に入力されることになる。ここで外部回路として用意したデバイスは２つの一般的なマルチプレクサだけであり、回路規模は小さく、汎用性もあるため、電気システムの負担は小さくて済む。またこのようなマルチプレクサであれば、信号処理装置３３に内蔵することも容易である。
【００７８】
（第３の実施形態）
上記の第２の実施形態においては、撮像素子の水平出力線と読み出しアンプの電気的接続を入れ替えることで、同時に読み出した２行のうち上側の行の出力、下側の行の出力が、常に同じ出力端子から取り出せることを示した。しかしながら、各列の保持容量から、各水平出力線への転送動作を行う場合、転送後の水平出力線の信号レベルは、保持容量と、水平出力線が持つ寄生容量とで決まるため、水平出力線の寄生容量が大きくなってしまうと、読み出しアンプの入力信号レベルが低下してしまう。
【００７９】
また、第２の実施形態においては、水平出力線の切り替え回路を追加しているため、回路的には非常に簡単な構成で目的の読み出し方法を実現しているが、この切り替えスイッチは読み出し周波数等を考慮するとそれなりのサイズが必要である。この場合切り替えスイッチの容量分が影響し、読み出しアンプの入力信号レベル低下が生じる可能性がある。また、複数の水平出力線を交差させることになるため、相関クロストーク等の影響が心配になり、慎重な回路設計が必要となる。本実施形態では、この問題を解決できるようにする。
【００８０】
本実施形態における撮像装置の基本形となる撮像部の構成は、第２の実施形態と同じく図５は示すとおりであり、説明は省略する。
【００８１】
図８は本発明の第３の実施形態に用いられる撮像素子を示す図である。本実施形態の特徴として、垂直出力線と水平出力線の間の電気的接続を切り替える機能を有している。各水平出力線６０ａ〜６０ｄにはそれぞれ読み出しアンプ２０ａ〜２０ｄが接続されている。
【００８２】
各画素から、保持容量までの転送動作については、第１の実施形態に記載している方法であるので省略し、各列の保持容量と、水平出力線の間の電気的接続の切り替え、実際に出力される画素データの出力順序に付いて説明する。第１の実施形態に記載の方法で、ある時刻に第ｎ行と、第ｎ＋１行を同時に読み出す。この各行を読み出す場合には、切り替え信号６４ａ、６４ｂはいずれもＨレベルである。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択されている。
【００８３】
切り替え信号６４ａがＨレベルのときに、複数の選択スイッチ６３ａが同時にオンし、複数の切り替えスイッチ６３ｂがオフとなるので、第ｎ列の第ｎ行のＧの画素が第１の水平出力線６０ａに電気的に接続される。一方、複数の切り替えスイッチ６３ｄがオンし、複数の切り替えスイッチ６３ｃがオフとなるため、第ｎ列の第ｎ＋１行のＲ画素が第２の水平出力線６０ｃに電気的に接続されることになる。したがって読み出しアンプ２０ａからは、第ｎ列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋１行のＲ出力が出力される。
【００８４】
一方、第３の水平出力線６０ｂについては、切り替え信号６４ｂがＨレベルのときに、複数の選択スイッチ６３ｈが同時にオンし、複数の切り替えスイッチ６３ｇがオフとなるので、第ｎ＋１列の第ｎ行のＢ画素が電気的に接続される。第４の水平出力線６０ｄについては、切り替え信号６４ｂがＨレベルのときに、複数の選択スイッチ６３ｅが同時にオンし、複数の切り替えスイッチ６３ｆがオフとなるので、第ｎ＋１列の第ｎ＋１行のＧ画素が電気的に接続されることとなる。したがって、同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋１行のＧ出力が出力される。
【００８５】
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力を読み出す場合を想定する。読み出しアンプ２０ａからは、選択スイッチ６３ａを介して第ｎ＋２列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、選択スイッチ６３ｄを介して第ｎ＋２列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、選択スイッチ６３ｈを介して第ｎ＋３列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、選択スイッチ６３ｅを介して第ｎ＋３列、第ｎ＋１行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。
【００８６】
読み出しアンプ２０ａからは、第ｎ行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋１行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋１行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
【００８７】
次に同様に、第ｎ＋２行と、第ｎ＋３行を同時に読み出す。この各行を読み出す場合には切り替え信号６４ａ、６４ｂはＬレベルに切り替える。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、選択スイッチ６３ｂを介して第ｎ列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、選択スイッチ６３ｃを介して第ｎ列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、選択スイッチ６３ｇを介して第ｎ＋１列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、選択スイッチ６３ｆを介して第ｎ＋１列、第ｎ＋３行のＧ出力が出力される。
【００８８】
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、選択スイッチ６３ｂを介して第ｎ＋２列、第ｎ＋２行のＧ出力、読み出しアンプ２０ｃからは、選択スイッチ６３ｃを介して第ｎ＋２列、第ｎ＋３行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、選択スイッチ６３ｇを介して第ｎ＋３列、第ｎ＋２行のＢ出力、読み出しアンプ２０ｄからは、選択スイッチ６３ｆを介して第ｎ＋３列、第ｎ＋３行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図７に示す。
【００８９】
読み出しアンプ２０ａからは、第ｎ＋２行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋３行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ＋２行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋３行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
【００９０】
図５に示すように、Ａ／Ｄ変換器３１ａ〜３１ｄの後段にはマルチプレクサ３８ａ，３８ｂが用意されている。このマルチプレクサは、Ａ／Ｄ変換器３１ａ、３１ｃ側の入力を先に出力する設定とすると、その出力は図７に示すように、マルチプレクサ３８ａの出力は第ｎ行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出されることになる。一方、マルチプレクサ３８ｂの出力は第ｎ＋１行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
【００９１】
さらに次の読み出し動作に移り、第ｎ＋２行と、第ｎ＋３行を読み出す場合には、マルチプレクサ３８ａの出力は第ｎ＋２行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出される。一方、マルチプレクサ３８ｂの出力は第ｎ＋３行の出力として第ｎ列のＲ、第ｎ＋１列のＧ出力、以降順次第ｎ＋１行の信号が画素の配置されている順序で読み出されることになる。
【００９２】
このような構成にすることにより、信号処理装置３３の２本の入力端子には、それぞれ撮像素子を２行同時に読み出した場合の、偶数行、奇数行が常に入力されることになる。この場合の信号の読み出し順序については、第２の実施形態と同じになり、図７に示すとおりである。
【００９３】
このように撮像素子内部にて、垂直出力線と水平出力線の間の電気的接続を切り替える回路構成は、そもそもこの間の接続が、第１の実施形態に示すように、従来から転送スイッチで構成されていることから、本実施形態のような切り替え回路は従来回路を完全に再設計するものではなく、従来の転送回路に転送スイッチを同じ個数追加することと、制御ロジックを追加するだけで実現可能であり、回路規模の大幅な増大なく実現することが可能である。
【００９４】
またその追加方法に関しても、従来の多チャンネル読み出しを行う場合と回路的には等価であるため既に実績のある回路設計技術を応用できる。また本実施形態の最初に述べたように、水平出力線と読み出しアンプの間の電気的接続に関しては第１の実施形態と同様交差することなど想定する必要がないため、回路設計の負荷を与えることなく実現が可能である。
【００９５】
また本実施形態中では説明を分かりやすくするために垂直出力線と水平出力線の間の電気的接続をひとつの転送スイッチで表している。しかし、第１の実施形態の回路例のように、リセットレベルと、信号レベルをそれぞれ転送し、読み出しアンプで差分を抽出するような回路構成の場合にも、リセットレベル、信号レベルそれぞれ用の複数の転送スイッチ、複数の水平出力線を用いても同様に展開することが可能である。
【００９６】
また、ここで外部回路として用意したデバイスは２つの一般的なマルチプレクサだけであり、回路規模は小さく、汎用性もあるため、電気システムの負担は小さくて済む。またこのようなマルチプレクサであれば、信号処理装置３３に内蔵することも容易である。このような信号の入力順序を実現することで、信号処理装置に対して大きな回路規模の修正を伴うことなく高速読み出しを実現することが可能となる。
【００９７】
（第４の実施形態）
本発明の第２、第３の実施形態においては、撮像素子内部で接続を入れ替え、常に２行読み出した出力の上側の行、あるいは下側の行の信号入力となるような構成を提案してきた。本実施形態では、別の方法として、撮像素子外部で対応する実施形態について説明する。
【００９８】
図９は撮像装置の基本形となる撮像部の構成を示す図である。図９に示す撮像素子３０は、撮像部の有効画素領域３０ａと、水平走査回路１６と、水平読み出しアンプ２０ａ〜２０ｄと、出力端子２５ａ〜２５ｄとを備えている。またこの撮像素子３０を駆動するための制御信号を生成するＴＧ（タイミングジェネレータ）３２が用意され、信号処理装置３３からの制御に基づき、撮像素子３０の制御を行うとともに、信号処理装置３３へ基準クロックを供給する。
【００９９】
一方、撮像素子３０の出力は２ｃｈ入力、２ｃｈ出力のＡ／Ｄ変換器４０ａ、４０ｂによりデジタル化され、さらにＡ／Ｄ変換器４０の２つの出力をマルチプレックスして信号処理装置３３へ転送するマルチプレクサ（ＭＵＸと表記）３８ａ、３８ｂを備える。
【０１００】
信号処理装置３３は外付けのメモリ３４を有しており、このメモリ３４を使用して信号処理を行う。処理結果は記録メディア３５に書き込む、あるいは、表示器３６へ静止画像、あるいは動画像として出力したり、あるいは同じ情報をビデオ信号に変換した上でビデオ出力端子３７より出力する、といった形でその処理を行う。
【０１０１】
図１０は本発明の第４の実施形態に用いられる撮像素子を示す図である。図１０は第２の実施形態における撮像素子において、水平出力線と読み出しアンプの間の切り替え機能を削除したものである。
【０１０２】
図１０において、６０ａは第ｎ列、第ｎ＋２列、第ｎ＋４列、…の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第１の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。同様に６０ｃは第ｎ列、第ｎ＋２列、第ｎ＋４列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第２の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。さらに６０ｂは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…の第ｎ−１行および第ｎ行、さらに第ｎ＋３行および第ｎ＋４行、…の画素が電気的に接続される第３の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。同様に６０ｄは第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…の第ｎ＋１行および第ｎ＋２行、さらに第ｎ＋５行および第ｎ＋６行、…の画素が電気的に接続される第４の水平出力線であり、不図示の水平走査回路によって、各列出力を保持した保持容量が順次接続される。読み出しアンプ２０ａには、水平出力線６０ａが、読み出しアンプ２０ｃには、水平出力線６０ｃが、読み出しアンプ２０ｂには、水平出力線６０ｂが、読み出しアンプ２０ｄには、水平出力線６０ｄがそれぞれ常時接続されている。本実施形態においても水平出力線を上下それぞれ２倍とし、列方向に交互に読み出す構成となっている。そのため不図示の水平走査回路は同時に２列分の保持容量を水平出力線に接続するよう動作を行う。
【０１０３】
また垂直出力線と水平出力線の組み合わせに関しても、第２、第３の実施形態と同様、ある列の垂直出力線は２本とも同じ方向のそれぞれ異なる水平出力線に接続している。各画素から、水平走査回路における読み出し動作までについては、第１の実施形態に記載している方法であるので省略し、実際に出力される画素データの出力順序に付いて説明する。
【０１０４】
ある時刻に第ｎ行と、第ｎ＋１行を同時に読み出す。この場合不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋１行のＧ出力が出力される。
【０１０５】
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ＋２列、第ｎ行のＧ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋１行のＲ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ行のＢ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋１行のＧ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図１１に示す。
【０１０６】
読み出しアンプ２０ａからは、第ｎ行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋１行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋１行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。
【０１０７】
次に同様に、第ｎ＋２行と、第ｎ＋３行を同時に読み出す。この各行を読み出す場合には、本実施形態における撮像素子内部には何ら切り替え機能がないために、不図示の水平走査回路により、第ｎ列および第ｎ＋１列の出力が選択され読み出しアンプに接続される。これにより、読み出しアンプ２０ａからは、第ｎ列、第ｎ＋３行のＲ出力、読み出しアンプ２０ｃからは、第ｎ列、第ｎ＋２行のＧ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋１列、第ｎ＋３行のＧ出力、読み出しアンプ２０ｄからは、第ｎ＋１列、第ｎ＋２行のＢ出力が出力される。
【０１０８】
次に水平走査回路により、第ｎ＋２列および第ｎ＋３列の出力が選択され読み出しアンプに接続されると、読み出しアンプ２０ａからは、第ｎ＋２列、第ｎ＋３行のＲ出力、読み出しアンプ２０ｃからは、第ｎ＋２列、第ｎ＋２行のＧ出力が出力される。同時に読み出しアンプ２０ｂからは、第ｎ＋３列、第ｎ＋３行のＧ出力、読み出しアンプ２０ｄからは、第ｎ＋３列、第ｎ＋２行のＢ出力が出力される。このようにして水平走査回路が最終列までの水平走査を終えたときに、各出力端子から出力されるデータを図１１に示す。
【０１０９】
読み出しアンプ２０ａからは、第ｎ＋３行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＲ出力が読み出される。読み出しアンプ２０ｃからは、第ｎ＋２行の画素のうち、第ｎ列、第ｎ＋２列、第ｎ＋４列、…のいずれもＧ出力が読み出される。また読み出しアンプ２０ｂからは、第ｎ＋３行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＧ出力が読み出される。読み出しアンプ２０ｄからは、第ｎ＋２行の画素のうち、第ｎ＋１列、第ｎ＋３列、第ｎ＋５列、…のいずれもＢ出力が読み出される。
【０１１０】
このような順序で、Ａ／Ｄ変換器４０ａ，４０ｂにアナログ信号が入力されるが、本実施形態におけるＡ／Ｄ変換器４０ａ，４０ｂは、先に第２の実施形態で説明した、図４に示す出力切替機能を有している。すなわち、第ｎ行および第ｎ＋１行を読み出しているときには、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ａからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２５ｃからの入力をデジタル変換したデータとする。
【０１１１】
一方、第ｎ＋２行および第ｎ＋３行を読み出しているときには、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ｃからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２４ａからの入力をデジタル変換したデータとする。
【０１１２】
同様にＡ／Ｄ変換器４０ｂにおいては、第ｎ行および第ｎ＋１行を読み出しているときには、マルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ｂからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ｂからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２５ｄからの入力をデジタル変換したデータとする。
【０１１３】
一方、第ｎ＋２行および第ｎ＋３行を読み出しているときには、Ａ／Ｄ変換器４０ｂからマルチプレクサ３８ａに送り出すデジタルデータは、撮像素子３０の出力端子２５ｄからの入力をデジタル変換したデータとする。また、Ａ／Ｄ変換器４０ａからマルチプレクサ３８ｂに送り出すデジタルデータは、出力端子２５ｂからの入力をデジタル変換したデータとする。この様子を図１１に示す。
【０１１４】
こうして読み出し動作毎に、Ａ／Ｄ変換器４０ａ，４０ｂ内部で出力を切り替えたのち、マルチプレクサは、読み出し行によらず、Ａ／Ｄ変換器４０ａ側の入力を先に出力する設定とすると、その出力は図１１に示すように、マルチプレクサ３８ａの出力は第ｎ行の出力として第ｎ列のＧ、第ｎ＋１列のＢ出力、以降順次第ｎ行の信号が画素の配置されている順序で読み出されることになる。このような構成にすることにより、信号処理装置３３の２本の入力端子には、それぞれ撮像素子を２行同時に読み出した場合の、偶数行、奇数行が常に入力されることになる。
【０１１５】
またさらにこの方法を拡張すると、たとえば現在第ｎ列、第ｎ＋２列、第ｎ＋４列の垂直出力線を２本の水平出力線に接続しているが、水平出力線の本数をさらに倍にして、たとえば第ｎ列、第ｎ＋４列、第ｎ＋８列の垂直出力線を接続する２本の水平出力線と、第ｎ＋２列、第ｎ＋６列、第ｎ＋１０列の垂直出力線を接続する２本の水平出力線という片側４本の水平出力線とすることができる。そして、対応した読み出しアンプ、さらにセンサ外部に１個あたり４入力のＡ／Ｄ変換器を用意し、Ａ／Ｄ変換器の出力を２ｃｈとし、Ａ／Ｄ変換器内で４入力から２出力に変換するマルチプレックス動作時に、その入れ替え動作を切り替えるような構成も容易に展開可能である。
【０１１６】
ここでは、Ａ／Ｄ変換器に内蔵される出力端子の入れ替え機能を用いることで、外部回路として用意したデバイスは２つの一般的なマルチプレクサだけであり、回路規模は小さく、汎用性もあるため、電気システムの負担は小さくて済む。またこのようなマルチプレクサであれば、信号処理装置３３に内蔵することも容易である。また本実施形態では撮像素子自体には入れ替え機能が一切含まれておらず、切り替え回路を設けるための回路規模的な問題は一切生じない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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