(57)【特許請求の範囲】
【請求項１】
基板の所定の領域で垂直に形成された複数のフォトダイオードと、
前記複数のフォトダイオードの外周を前記基板に垂直かつ直接に連結するｎ＋ウォールと、
前記ｎ＋ウォールの一側で前記複数のフォトダイオードと連結されて、前記複数のフォトダイオードからの電荷を伝送されるフローティング拡散領域と、を備え、
前記フローティング拡散領域と前記ｎ＋ウォールとの間には、ｐ型領域が形成され、
前記複数のフォトダイオードは、多重ポテンシャルウェル構造であり、
前記ｎ＋ウォールは、前ｐｎ接合を形成する前記複数のフォトダイオードよりも低いポテンシャルであり、
前記ｎ＋ウォールは、前記フォトダイオードの外周を完全に取り囲む
ことを特徴とする多重ウェルＣＭＯＳイメージセンサ。
【請求項２】
前記フォトダイオードは、ｎ型不純物層とその周囲のｐ型不純物層とで形成されたｐｎ接合ダイオードである
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記フォトダイオードは、前記基板から３μｍの深さ以上で形成された
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記ｐ型領域は、注入工程で形成されたｐ型ウォールである
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記複数のフォトダイオードのｎ型層は、イオン注入工程で形成された
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項６】
基板上に複数のｐ型ドーピング層と複数のｎ型ドーピング層とが交互に形成されたエピタキシ層を形成する第１工程と、
前記エピタキシ層の上方からｎ＋不純物をイオン注入して、フォトダイオード領域の外周にｎ＋ウォールを形成する第２工程と、
前記エピタキシ層の表面から前記ｎ＋ウォールの一側にｐ型導電性イオンを注入してｐ型ウォールを形成する第３工程と、
前記エピタキシ層に前記ｐ型ウォールと連通されるようにｎ＋＋イオンを注入して、フローティング拡散領域を形成する第４工程と、を含む
ことを特徴とする多重ウェルＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記エピタキシ層は、シリコン層である
ことを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項８】
前記第２工程は、フォトダイオード領域の外周を完全に取り囲む前記ｎ＋ウォールを形成する
ことを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項９】
前記第３工程は、前記ｎ＋ウォールの深さ以上で前記ｐ型ウォールを形成する
ことを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項１０】
前記第１工程は、３μｍ以上の深さで前記エピタキシ層を形成する
ことを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項１１】
ｐ型基板の表面からフォトダイオード領域に垂直に互いに離隔された複数のｎ型層を形成する第１工程と、
前記基板の上方からｎ＋不純物をイオン注入して、フォトダイオード領域の外周に前記基板に垂直かつ直接に連結するｎ＋ウォールを形成する第２工程と、
前記ｎ＋ウォールの一側から離隔されるようにｎ＋＋イオンを注入して、フローティング拡散領域を形成する第３工程と、を含み、
前記ｎ＋ウォールは、前ｐｎ接合を形成する前記複数のフォトダイオードよりも低いポテンシャルであり、
前記第２工程は、フォトダイオード領域の外周を完全に取り囲む前記ｎ＋ウォールを形成する
ことを特徴とする多重ウェルＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記基板は、シリコン基板である
ことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１３】
前記第１工程は、ｎ型イオンを注入する工程である
ことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１４】
前記第２工程は、前記複数のｎ型層と連通されるように前記ｎ＋ウォールを形成する
ことを特徴とする請求項１１に記載の多重ウェルＣＭＯＳイメージセンサの製造方法。
【請求項１５】
前記第１工程は、３μｍ以上の深さで前記ｎ型層を形成する
ことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重ウェルＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサは、光を感知して電気的な信号に変換する光電変換素子である。一般的なイメージセンサは、半導体基板上に行列で配列される複数個の単位画素を備える。それぞれの単位画素は、フォトダイオード及びトランジスタを備える。前記フォトダイオードは、外部から光を感知して光電荷を生成して保存する。前記トランジスタは、生成された光電荷の電荷量による電気的な信号を出力する。
【０００３】
ＣＭＯＳイメージセンサは、光信号を受信して保存できるフォトダイオードを備え、また、光信号を制御または処理できる制御素子を使用してイメージを具現できる。制御素子は、ＣＭＯＳ製造技術を利用して製造できるので、ＣＭＯＳイメージセンサは、その製造工程が単純であるという長所を有し、さらに、複数の信号処理素子と共に一つのチップに製造できるという長所を有している。
【０００４】
従来のＣＭＯＳイメージセンサは、マイクロレンズ及びカラーフィルタを通過した光を受けるフォトダイオードが一つのＰＮ接合ダイオードで形成されている。このフォトダイオードは、光により電子と正孔との対が生じ、ポテンシャルウェルにより電子がウェルに蓄積される。この蓄積された電子は、トランスファゲートが開く時にフローティング拡散領域に移動し、ここで、電子の量によって電圧を出力する。
【０００５】
しかし、従来のＣＭＯＳイメージセンサのフォトダイオードのポテンシャルウェルは、シリコン表面から約０．１ないし１．５μｍの深さで形成される。実際の光がシリコンに吸収される深さは、ブルーの場合、表面でほとんど吸収されるが、波長が長くなるほど深くなり、レッドの場合、３μｍの深さでも入射光のほぼ半分のみが吸収される。したがって、ポテンシャルウェルをさらに深い所まで形成すれば、ＣＭＯＳイメージセンサの感度を向上させる。
【０００６】
図１は、従来のＣＭＯＳイメージセンサのポテンシャルエネルギーをシミュレーションした図面である。図１には、便宜上、イメージセンサのフォトダイオード及びフローティング拡散領域のみを示した。
【０００７】
図１に示すように、ｐ型シリコン基板の表面から０．１ないし１．５μｍに該当する深さでｎ型ポテンシャルウェルであるフォトダイオードが形成されている。等高線は、同じ濃度を表示し、内部に入るほどｎ型不純物の濃度が高くなる。フォトダイオードの一側には、フローティング拡散領域が形成されている。フローティング拡散領域は、ｎ＋ドーピング領域である。したがって、フォトダイオードからの電子は、トランスファゲートが開けば、ポテンシャルの低いフローティング拡散領域に移動する。第１グラフＧ１は、図１のポテンシャルウェルのポテンシャルを表し、第２グラフＧ２は、ポテンシャルウェルを２μｍの深さで形成する時のポテンシャルを表し、第１グラフＧ１及び第２グラフＧ２のポテンシャルは、右側へ行くほど高くなる。ポテンシャルウェルの深さを増大させた第２グラフＧ２では、ポテンシャルウェルの底部が平らになって光吸収により形成された電子と正孔とが分離されずに再び結合するので、イメージセンサの感度を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、前記した従来技術の問題点を改善するためのものであって、フォトダイオードの深さを拡張した多重ウェルＣＭＯＳイメージセンサを提供するところにある。
【０００９】
本発明の他の目的は、前記ＣＭＯＳイメージセンサを製造する方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の一実施形態による多重ウェルＣＭＯＳイメージセンサは、基板の所定領域で垂直に形成された複数のフォトダイオードと、前記複数のフォトダイオードの外周を垂直に連結するｎ＋ウォールと、前記ｎ＋ウォールの一側で前記複数のフォトダイオードと連結されて、前記複数のフォトダイオードからの電荷を伝送されるフローティング拡散領域と、を備え、前記フローティング拡散領域と前記ｎ＋ウォールとの間には、ｐ型領域が形成され、前記複数のフォトダイオードは、多重ウェル構造であることを特徴とする。
【００１１】
本発明によれば、前記複数のフォトダイオードは、ｎ型不純物層とその周囲のｐ型不純物層とで形成されたｐｎ接合ダイオードでありうる。
【００１２】
前記ｎ＋ウォールは、前記フォトダイオードの外周を完全に取り囲む。
【００１３】
前記フォトダイオードは、前記基板から３μｍの深さ以上で形成される。
【００１４】
前記ｐ型領域は、注入工程で形成されたｐ型ウォールでありうる。
【００１５】
前記複数のフォトダイオードのｎ型層は、イオン注入工程で形成される。
【００１６】
前記他の目的を達成するために、本発明の他の実施形態による多重ウェルＣＭＯＳイメージの製造方法は、センサ基板上に複数のｐ型ドーピング層と複数のｎ型ドーピング層とが交互に形成されたエピタキシ層を形成する第１工程と、前記エピタキシ層の上方からｎ＋不純物をイオン注入して、フォトダイオード領域の外周にｎ＋ウォールを形成する第２工程と、前記エピタキシ層の表面から前記ｎ＋ウォールの一側にｐ型導電性イオンを注入して、ｐ型ウォールを形成する第３工程と、前記エピタキシ層に前記ｐ型ウォールと連通されるようにｎ＋＋イオンを注入して、フローティング拡散領域を形成する第４工程と、を含むことを特徴とする。
【００１７】
本発明によれば、前記エピタキシ層は、シリコン層でありうる。
【００１８】
前記第３工程は、前記ｎ＋ウォールの深さ以上で前記ｐ型ウォールを形成する工程でありうる。
【００１９】
前記他の目的を達成するために、本発明のさらに他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法は、ｐ型基板の表面からフォトダイオード領域に垂直に互いに離隔された複数のｎ型層を形成する第１工程と、前記基板の上方からｎ＋不純物をイオン注入して、フォトダイオード領域の外周にｎ＋ウォールを形成する第２工程と、前記ｎ＋ウォールの一側から離隔されるようにｎ＋＋イオンを注入して、フローティング拡散領域を形成する第３工程と、を含むことを特徴とする。
【００２０】
前記第１工程は、ｎ型イオンを注入する工程でありうる。
【００２１】
前記第２工程は、前記複数のｎ型層と連通されるように前記ｎ＋ウォールを形成する工程でありうる。
【００２２】
前記第２工程は、フォトダイオード領域の外周を完全に取り囲む前記ｎ＋ウォールを形成する工程でありうる。
【００２３】
前記第１工程は、３μｍ以上の深さで前記ｎ型層を形成する工程でありうる。
【発明の効果】
【００２４】
本発明による多重ウェルＣＭＯＳイメージセンサは、一つのフォトダイオード領域に複数のＰＮ接合ダイオードである複数のフォトダイオードを垂直に形成することによって、フォトダイオードの垂直体積を増大させ、したがって、短波長のカラーの検出効率が向上する。したがって、イメージセンサの感度及びダイナミックレンジが向上する。
【００２５】
本発明の一実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法は、一回のエピタキシ工程によりフォトダイオード領域を深く形成でき、イメージセンサの製造工程が簡単である。
【発明を実施するための最良の形態】
【００２６】
以下、添付された図面を参照して、本発明の望ましい実施形態による多重ウェルＣＭＯＳイメージセンサ及びその製造方法を詳細に説明する。
【００２７】
図２は、本発明の一実施形態による多重ウェルＣＭＯＳイメージセンサの平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線の断面図である。説明を簡単にするために、マイクロレンズ、前記マイクロレンズと基板との間のカラーフィルタ及び配線は省略した。
【００２８】
図２に示すように、シリコン基板１０には、多重ウェルで形成されたフォトダイオード２０と、前記フォトダイオード２０と連結される信号処理素子とが形成される。図２には、便宜上、信号処理素子のうちフローティング拡散領域のみを示した。シリコン基板１０は、ｐ型ドーピングされた基板でありうる。
【００２９】
図３に示すように、基板１０のフォトダイオード２０領域には、基板１０の表面から第１ないし第５ｐ型ドーピング層ｐ１ないしｐ５と第１ないし第４ｎ型ドーピング層ｎ１ないしｎ４とが交互に形成されている。フォトダイオード２０は、第１ないし第４フォトダイオード２１ないし２４を備える。第１フォトダイオード２１は、第１ｎ型ドーピング層ｎ１とその周囲のｐ型ドーピング領域とからなり、第２フォトダイオード２２は、第２ｎ型ドーピング層ｎ２とその周囲のｐ型ドーピング領域とからなり、第３フォトダイオード２３は、第３ｎ型ドーピング層ｎ３とその周囲のｐ型ドーピング領域とからなり、第４フォトダイオード２４は、第４ｎ型ドーピング層ｎ４とその周囲のｐ型ドーピング領域とからなる。第５ｐ型ドーピング層ｐ５は、基板１０がｐ型シリコン基板である場合に省略する。
【００３０】
第１ないし第４フォトダイオード２１ないし２４は、それぞれｐｎ接合ダイオードを形成する。図２及び図３には、フォトダイオード２０が４個のフォトダイオードを備えると示されているが、必ずしもこれに限定されるものではない。すなわち、二つ以上のフォトダイオードで構成されうる。
【００３１】
図２及び図３に示すように、フォトダイオード２０の外周には、基板１０に垂直にｎ＋ウォール２５が形成されている。ｎ＋ウォール２５は、第１ないし第４フォトダイオード２１ないし２４の第１ないし第４ｎ型ドーピング層ｎ１ないしｎ４と連通される。ｎ＋ウォール２５は、第１ないし第４フォトダイオード２１ないし２４に集まった電子が集まる領域であって、第１ないし第４フォトダイオード２１ないし２４より低くポテンシャルが形成される。
【００３２】
基板１０の表面でフォトダイオード２０の一側には、ｎ＋＋ドーピングされたフローティング拡散領域３０が形成されている。フォトダイオード２０とフローティング拡散領域３０との間には、ｐ型ウォール４０が形成されている。前記フローティング拡散領域３０は、このｐ型ウォール４０の表面に形成される。ｐ型ウォール４０は、基板１０がｐ型基板であり、フローティング拡散領域３０、フォトダイオード２０及びｎ＋ウォール２５がそれぞれ限定されるように形成されれば、自然的に形成されることもある。
【００３３】
図２には、ｎ＋ウォール２５がフォトダイオード領域を完全に取り囲むと示されているが、必ずしもこれに限定されるものではない。例えば、フォトダイオード２０とｐ型ウォール４０との間にのみ形成されることもある。
【００３４】
ｎ＋ウォール２５、ｐ型ウォール４０及びフローティング拡散領域３０は、イオン注入工程で行われることが望ましい。
【００３５】
前記フォトダイオード２０は、図４に概略的に示したポテンシャルを有する。図４において、横軸は、ポテンシャルエネルギーを表し、縦軸は、表面からの深さを表す。図４に示すように、フォトダイオードは、４個のポテンシャルウェル、すなわち多重ウェル構造である。光を受けてフォトダイオードで生成された電子及び正孔は、それぞれコンダクションバンド及びバレンスバンドに形成されたポテンシャルウェルに集まり、したがって、電子と正孔との分離が行われてそれらが再結合して消滅される確率が非常に低い。かかる方法でポテンシャルウェルの数を増加させることによって、フォトダイオードが深くなり、したがって、波長の長い光、例えばレッド光もほとんどが吸収されるので、光検出感度が向上する。
【００３６】
フォトダイオード２０は、望ましくは、３μｍ以上の深さで形成されることが望ましい。これは、短波長のレッドのシリコン基板での吸収率を約５０％にする深さである。レッド光の吸収率を９０％以上にするために、約１０μｍの深さで形成することもできる。
【００３７】
前記ｎ＋ウォール２５は、基板１０上からｎ型不純物を注入させて形成される。ｎ＋ウォール２５は、フォトダイオード２０のｎ型ドーピング層ｎ１ないしｎ４よりポテンシャルが低いので、ｎ型ドーピング層ｎ１ないしｎ４に集まった電子は、ｎ＋ウォール２５に集まる。ｎ＋ウォール２５は、多重ウェルに形成された電子と連結されて電子の移動通路となる。
【００３８】
前記フォトダイオード２０は、エピタキシャル成長により形成される。また、前記フォトダイオード２０は、ｐ型シリコン基板にｎ型不純物を注入して形成してもよい。図３は、エピタキシャル成長によりフォトダイオードを形成する過程で形成されたフォトダイオード２０の周辺のｐ型ドーピング層とｎ型ドーピング層とが積層された部分も共に示す。
【００３９】
前記ｐ型ウォール４０は、フォトダイオード２０とフローティング拡散領域３０とを区分するための領域である。図２では、ｐ型不純物の注入により形成されたｐ型ウォール４０を示すが、必ずしもこれに限定されるものではない。ｐ型基板にｎ型注入によりフォトダイオードを形成する場合には、元来のｐ型基板をそのまま使用できる。
【００４０】
ｎ型ドーピング層、ｎ＋ウォール、ｎ＋＋フローティング拡散領域は、ｎ型不純物が１０１６ないし１０２１のオーダー内で順次にその濃度が増加し、約１オーダーの差で形成される。
【００４１】
前記ｐ型ウォール４０上には、トランスファゲート３２が形成される。図３では、誘電層を省略した。トランスファゲート３２に所定の電圧が印加されれば、トランスファトランジスタはターンオンされつつ、ｎ＋ウォール２５に集まった電子は、フローティング拡散領域３０にポテンシャル差により移動する。トランスファトランジスタは、前記トランスファゲート３２と、フローティング拡散領域３０と、フォトダイオード２０と、で構成される。
【００４２】
図３には示されていないが、第１フォトダイオード２１の一側には、信号処理制御素子としてリセットトランジスタ、ドライブトランジスタ及び選択トランジスタをさらに備える。
【００４３】
図５は、本発明のＣＭＯＳイメージセンサの単位ピクセルの等価回路図である。この単位ピクセルは、ブルーピクセル、グリーンピクセル及びレッドピクセルにそれぞれ適用される。図５に示すように、ＣＭＯＳイメージセンサのブルーピクセルは、フォトダイオードＰＤ、トランスファトランジスタＴｘ、リセットトランジスタＲｘ、ドライブトランジスタＤｘ及び選択トランジスタＳｘを備える。
【００４４】
フォトダイオードＰＤは、光エネルギーを提供され、これによって電荷を生成する。トランスファトランジスタＴｘは、生成された電荷のフローティング拡散領域ＦＤへの運送をトランスファゲートラインＴＧにより制御できる。リセットトランジスタＲｘは、入力電源ＶｄｄをリセットゲートラインＲＧにより制御してフローティング拡散領域ＦＤの電位をリセットさせる。ドライブトランジスタＤｘは、ソースフォロワ増幅器の役割を行える。選択トランジスタＳｘは、選択ゲートラインＳＧにより単位ピクセルを選択できるスイッチング素子である。入力電源Ｖｄｄは、ドライブトランジスタＤｘと選択トランジスタＳｘとを経て出力ラインＯＵＴに出力される。
【００４５】
図６Ａないし図６Ｃは、本発明の他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。前記実施形態と実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
【００４６】
図６Ａに示すように、基板１１０上にシリコンをエピタキシャル成長させつつ、ｐ型ドーピングとｎ型ドーピングとを交互にしてエピタキシ層１１６を形成する。これにより、基板１１０上には、第１ないし第５ｐ型ドーピング層１１１ないし１１５と、ｐ型ドーピング層１１１ないし１１５の間の第１ないし第４ｎ型ドーピング層１２１ないし１２４とからなるエピタキシ層１１６が形成される。前記基板１１０は、前記エピタキシ層１１６と同じ格子定数を有する物質、例えばシリコン基板でありうる。
【００４７】
かかるシリコンエピタキシ層１１６は、ドーピング物質を交換しつつ一回のシリコンエピタキシャル工程により製造できるという長所がある。
【００４８】
図６Ｂに示すように、第５ｐ型ドーピング層１１５上からフォトダイオード１３０の領域を限定するように、ｎ＋導電性イオンを注入する。かかるｎ＋イオン注入により、ｎ＋ウォール１４０が形成される。第１ないし第４ｎ型ドーピング層１２１ないし１２４及びその周囲のｐ型ドーピング領域は、それぞれ第１ないし第４フォトダイオード１３１ないし１３４を形成する。第１ないし第４フォトダイオード１３１ないし１３４は、それぞれｐｎ接合ダイオードであり、それらの連続した４個のフォトダイオード１３１ないし１３４は、多重ポテンシャルウェル構造を形成する。
【００４９】
次いで、ｎ＋ウォール１４０の一側にｐ型導電性イオンを注入する。かかるｐ型注入により、ｐウォール１５０を形成する。このｐウォール１５０は、ｎ＋ウォール１４０の深さ以上で深く形成される。ｎ＋ウォール１４０に集まった電子の移動を確実に防止する役割を行う。
【００５０】
図６Ｃに示すように、ｎ＋ウォール１４０の側にｎ＋＋導電性イオンを注入してフローティング拡散領域１６０を形成する。図６Ｃには示していないが、リセットトランジスタ、ドライブトランジスタ及び選択トランジスタの電極領域も、ｎ＋＋ドーピング工程を行って電極領域を形成できる。かかるｎ＋＋イオン注入は、フローティング拡散領域１６０がｎ＋ウォール１４０よりポテンシャルを低くして、ｎ＋ウォール１４０で集まった電荷を、電位差によりフローティング拡散領域１６０に移動させる。
【００５１】
次いで、エピタキシ層１１６上に誘電層（図示せず）を形成し、トランスファゲート１６２を備える。トランスファゲート１６２、フローティング拡散領域１６０及び第１フォトダイオード１３１は、トランスファトランジスタを形成する。リセットトランジスタ、ドライブトランジスタ、選択トランジスタのゲート及び電極領域は図示していない。かかる誘電層、ゲート及び電極領域の形成工程は、周知のＣＭＯＳ工程により行い、詳細な説明は省略する。
【００５２】
前記製造方法では、ｎ＋注入工程、ｐ型注入工程を順次に行ったが、必ずしもこれに限定するものではない。すなわち、ｐ型注入工程を先に行い、後でｎ＋注入工程を行ってもよい。
【００５３】
図７Ａないし図７Ｃは、本発明のさらに他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。前記実施形態と実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
【００５４】
図７Ａに示すように、ｐ型シリコン基板２１０の表面からｎ型注入を行って、第１深さｄ１に第１ｎ型層２２１を形成する。このとき、第１ｎ型層２２１の形成領域は、フォトダイオードが形成される領域２１２と実質的に同一である。次いで、前記第１ｎ型層２２１上に基板２１０の表面からｎ型注入を行って、第２深さｄ２に第２ｎ型層２２２を形成する。このとき、第２ｎ型層２２２の形成領域は、前記第１ｎ型層２２１の領域と同一にする。かかるｎ型層２２１，２２２の深さは、イオン注入のエネルギーによって調節される。第１深さｄ１は２μｍ以上であり、望ましくは、３μｍ以上にする。かかる第１深さｄ１は、フォトダイオードの垂直体積を限定するものであって、レッド光の吸収領域の深さを考慮する。図７Ａには、便宜上、二つのｎ型層を示したが、それ以上のｎ型層を垂直に形成してもよい。
【００５５】
図７Ｂに示すように、フォトダイオード領域１１２の外周にｎ＋イオンを注入してｎ＋ウォール２４０を形成する。第１ｎ型層２２１及び第２ｎ型層２２２は、それぞれその周囲のｐ型シリコン基板領域と共にそれぞれ第１フォトダイオード２３１及び第２フォトダイオード２３２を形成する。第１及び第２フォトダイオード２３１，２３２は、それぞれｐｎ接合ダイオードであり、それらの連続した二つのフォトダイオードは、多重ポテンシャルウェル構造を形成する。
【００５６】
図７Ｃに示すように、基板２１０にｎ＋＋導電性イオンを注入してフローティング拡散領域２６０を形成する。図７Ｃには示していないが、リセットトランジスタ、ドライブトランジスタ及び選択トランジスタの電極領域も、ｎ＋＋注入工程を行って電極領域を形成できる。かかるｎ＋＋ドーピングは、フローティング拡散領域２６０をｎ＋ウォール２４０よりそのポテンシャルを低くして、ｎ＋ウォール２４０で集まった電荷を電位差によりフローティング拡散領域２６０に移動させる。
【００５７】
次いで、基板２１０上に誘電層を形成し、トランスファゲート２６２を備えてリセットトランジスタ、ドライブトランジスタ、選択トランジスタのゲートを形成する。かかる誘電層及びゲートの形成工程は、周知のＣＭＯＳ工程により行い、詳細な説明は省略する。
【００５８】
前記製造方法では、ｎ型注入工程、ｎ＋注入工程、ｎ＋＋注入工程を順次に行ったが、必ずしもこれに限定するものではない。それらの順序を変えて行ってもよい。
【００５９】
図７Ａないし図７Ｃに示した製造方法は、ｐ型シリコン基板を使用することによって、マスク（図示せず）を交換しつつ、ｎ型イオンの注入濃度を調節しつつ多重ウェル構造のフォトダイオードを形成できる。
【００６０】
本発明は、図面を参照して実施形態を参考にして説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲により決まらねばならない。
【産業上の利用可能性】
【００６１】
本発明は、イメージセンサ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６２】
【図１】従来のＣＭＯＳイメージセンサのポテンシャルエネルギーをシミュレーションした図面である。
【図２】本発明の一実施形態による多重ウェルＣＭＯＳイメージセンサの平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線の断面図である。
【図４】本発明によるＣＭＯＳイメージセンサの多重ウェル構造のポテンシャルを示す図面である。
【図５】本発明のＣＭＯＳイメージセンサの単位ピクセルの等価回路図である。
【図６Ａ】本発明の他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。
【図６Ｂ】本発明の他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。
【図６Ｃ】本発明の他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。
【図７Ａ】本発明のさらに他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。
【図７Ｂ】本発明のさらに他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。
【図７Ｃ】本発明のさらに他の実施形態による多重ウェルＣＭＯＳイメージセンサの製造方法を段階別に示す図面である。
【符号の説明】
【００６３】
１０  基板
２０  フォトダイオード
２１  第１フォトダイオード
２２  第２フォトダイオード
２３  第３フォトダイオード
２４  第４フォトダイオード
２５  ｎ＋ウォール
３０  フローティング拡散領域
３２  トランスファゲート
４０  ｐ型ウォール
ｎ１  第１ｎ型ドーピング層
ｎ２  第２ｎ型ドーピング層
ｎ３  第３ｎ型ドーピング層
ｎ４  第４ｎ型ドーピング層
ｐ１  第１ｐ型ドーピング層
ｐ２  第２ｐ型ドーピング層
ｐ３  第３ｐ型ドーピング層
ｐ４  第４ｐ型ドーピング層
ｐ５  第５ｐ型ドーピング層
【図１】
0005455325.tif 000002
【図２】
0005455325.tif 000003
【図３】
0005455325.tif 000004
【図４】
0005455325.tif 000005
【図５】
0005455325.tif 000006
【図６Ａ】
0005455325.tif 000007
【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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