(57)【特許請求の範囲】
【請求項１】
複数の並列入力（３）および１つの直列出力（５）を備える、並直列変換デバイスと、
前記並直列変換デバイスの前記複数の並列入力の活動を検出するように適合されている検出手段、並直列変換デバイスにアクティブ並列入力を指示するように適合されている指示手段、および、前記複数の並列入力の前記活動に応じて直列出力の動作ビットレートをセットするように適合されている制御手段であって、動作ビットレートのセットを可能にするクロック信号を前記複数の並列入力の活動に応じて生成するためのクロック信号ジェネレータ（２３）を備える制御手段を備える、制御ユニットと
を備える、信号集信装置（１）。
【請求項２】
並直列変換デバイスの複数の並列入力（３）が複数の固定ビットレート伝送路に結合され、並列入力の活動検出が前記並列入力での受信データ信号の検出を備える、請求項１に記載の信号集信装置（１）。
【請求項３】
伝送路が同じビットレートを持つ、請求項２に記載の信号集信装置（１）。
【請求項４】
直列出力（５）の動作ビットレートが、アクティブ並列入力（３）の数を検出することによって判定される、請求項３に記載の信号集信装置（１）。
【請求項５】
並列入力（３）によって受信される信号が異なるビットレートをもち、制御ユニットが受信信号のビットレートを判定するように適合されている判定手段を備える、請求項１に記載の信号集信装置（１）。
【請求項６】
クロック信号が、アクティブ並列入力のクロックレートの合計に対応する、請求項１および５に記載の信号集信装置（１）。
【請求項７】
並直列変換デバイスが先入れ先出し方式（ＦＩＦＯ）待ち行列を備え、アクティブ並列入力が順次に走査され、前記アクティブ並列入力で受信された信号の所定のビット数が、並直列変換デバイスの出力にその出力が対応するＦＩＦＯ待ち行列に送信される、請求項１から６のいずれか一項に記載の信号集信装置（１）。
【請求項８】
所定のビット数が１に等しい、請求項７に記載の信号集信装置（１）。
【請求項９】
所定のビット数が１バイトに相当する、請求項７に記載の信号集信装置（１）。
【請求項１０】
所定のビット数が１フレームに相当する、請求項７に記載の信号集信装置（１）。
【請求項１１】
請求項１から１０のいずれか一項に記載の信号集信装置（１）と、
並直列変換デバイスの直列出力に結合された可変ビットレート光トランスポンダと
を備える、光伝送システム。
【請求項１２】
１つの直列入力および複数の並列出力を備える、直列並列変換デバイスと、
直列入力で受信された信号に備えられた独立データ信号の数および前記信号の編成を検出するように適合されている検出手段、および直列入力で受信された信号を前記複数の並列入力に分配するように適合されている制御手段を備える、制御ユニットと
を備え、
前記検出手段は、アクティブ入力チャネルの数を検出するようにさらに構成されている、信号ディストリビュータ（２）。
【請求項１３】
請求項１２に記載の信号ディストリビュータと、
並直列変換デバイスの直列入力に結合された可変ビットレート光トランスポンダと
を備える、光受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信ネットワークの分野に関し、特に、ビットレートアジリティ（ｂｉｔｒａｔｅ  ａｇｉｌｉｔｙ）をもつ動的ネットワークに関する。
【背景技術】
【０００２】
現在の通信ネットワークは、異なるビットレートをもつ異なるタイプの伝送リンクを備える。したがって、高度なサービスを提供しながら伝送コストを減らすために、１つの発想は、複数の低ビットレートデータストリームを高速通信のための高ビットレートデータストリームにアグリゲートすることである。
【０００３】
現況技術では、いくつかの信号をアグリゲートする集信装置（ｃｏｎｃｅｎｔｒａｔｏｒ）が知られているが、受信信号の数がいくつでも、出力伝送リンクのビットレートは常に同じである。実際に、非アクティブ入力の場合、紛失信号を補償するために、ビットパディングが行われる。
【０００４】
エネルギーの必要量を最大化し信号品質の低下につながりうる無用な信号が伝送される。
【０００５】
加えて、集信装置の出力ポートのビットレートを適合させる他の解決法は、インターネットプロトコル（ＩＰ）ルータを修正し、ＩＰルータが可変ビットレートを配信することができるようにすることである。しかし、かかる解決法は、著しい修正、費用のかかる修正を必要とし、既存のルータとの互換性の問題をもたらしうる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、現況技術の前述の欠点を克服し、ネットワーク設計における著しい修正を必要とすることなく、可変数の低ビットレート入力信号を可変の高ビットレートをもつ出力信号にアグリゲートすることを可能にする方法を提供することである。
【課題を解決するための手段】
【０００７】
したがって、本発明は：
−  複数の並列入力および１つの直列出力を備える、並直列変換デバイス、
−  前記並直列変換デバイスの前記複数の並列入力の活動を検出するようになされた検出手段、並直列変換デバイスにアクティブ並列入力を指示するようになされた指示手段、および前記複数の並列入力の前記活動に応じて直列出力の動作ビットレートをセットするようになされた制御手段を備える、制御ユニットを備える信号集信装置を参照する。
【０００８】
他の実施形態によれば、制御手段は、前記複数の並列入力の活動に応じてクロック信号を生成するためのクロック信号ジェネレータを備え、前記クロック信号は、動作ビットレートのセットを可能にする。
【０００９】
さらなる一実施形態によれば、並直列変換デバイスの複数の並列入力は、複数の固定ビットレート伝送路に結合され、並列入力の活動検出は、前記並列入力での受信データ信号の検出を備える。
【００１０】
追加の一実施形態によれば、伝送路は同じビットレートを持つ。
【００１１】
他の実施形態によれば、直列出力の動作ビットレートは、いくつかのアクティブ並列入力の数を検出することによって、判定される。
【００１２】
さらなる一実施形態によれば、それらの並列入力によって受信される信号は異なるビットレートを持ち、制御ユニットは、受信信号のビットレートを判定するようになされた判定手段を備える。
【００１３】
追加の一実施形態によれば、クロック信号は、アクティブ並列入力のクロックレートの合計に相当する。
【００１４】
他の実施形態によれば、並直列変換デバイスは先入れ先出し方式（ＦＩＦＯ）待ち行列を備え、アクティブ並列入力は順次に走査され、前記アクティブ並列入力で受信された信号の所定のビット数が、並直列変換デバイスの出力にその出力が対応するＦＩＦＯ待ち行列に送信される。
【００１５】
さらなる一実施形態によれば、所定のビット数は１に等しい。
【００１６】
追加の一実施形態によれば、所定のビット数は１バイトに相当する。
【００１７】
他の実施形態によれば、所定のビット数は１フレームに相当する。
【００１８】
本発明はまた：
−  信号集信装置、
−  並直列変換デバイスの直列出力に結合された可変ビットレート光トランスポンダを備える光伝送システムを参照する。
【００１９】
本発明はまた：
−  １つの直列入力および複数の並列出力を備える、直列並列変換デバイス、
−  直列入力で受信された信号に備えられた独立データ信号の数および前記信号の編成を検出するようになされた検出手段と、直列入力で受信された信号を前記複数の並列入力に分配するようになされた制御手段とを備える、制御ユニットを備える、信号ディストリビュータを参照する。
【００２０】
本発明はまた：
−  信号ディストリビュータ、
−  並直列変換デバイスの直列入力に結合された可変ビットレート光トランスポンダを備える、光受信システムを参照する。
【図面の簡単な説明】
【００２１】
【図１】集信装置を表す図である。
【図２】非アクティブ入力をもつ集信装置を表す図である。
【図３】本発明による集信装置の起こり得る一実装形態を表す図である。
【図４】本発明による受信機の起こり得る一実装形態を表す図である。
【発明を実施するための形態】
【００２２】
本明細書において、用語「アクティブ入力」は、データ信号を受信する入力を指す。
【００２３】
本明細書において、用語「Ｇｂ／ｓ」は、単位ギガビット毎秒を指す。
【００２４】
本明細書において、用語「ＧＨｚ」は、単位ギガヘルツを指す。
【００２５】
本発明の一実施形態は、複数の並列入力チャネル３で受信された信号を入力チャネル３のビットレートの合計と等しいビットレートをもつ直列出力チャネル５にアグリゲートすることを可能にする、図１に示すような集信装置または伝送システム１を参照する。図１において、伝送システムは、出力チャネル５が４０Ｇｂ／ｓビットレートをもつような、それぞれが１０Ｇｂ／ｓビットレートをもつ４つの入力チャネル３を備える。さらに、出力チャネルのビットレート（この場合には４０ＧＨｚ）に対応するクロック信号７が、提供される。
【００２６】
加えて、図２に表すように、入力チャネル３のうちの３つのみがアクティブである場合、出力チャネル５のビットレートは、３０ＧＨｚのクロック信号７に対応する３０Ｇｂ／ｓになる。さらに、ビットレートの実際のニーズへの適合は、ビットレートが低減されるときに、エネルギーを節約し、信号品質を改善することを可能にする。
【００２７】
図３は、本発明による伝送システム１の起こり得る一実装形態を表す。前記伝送システム１は、それぞれが１０Ｇｂ／ｓのビットレートをもつ、トリビュタリとも称される４つの入力チャネル３を備える。
【００２８】
１０Ｇｂ／ｓの値、および４つの入力チャネル３の数は、例として与えられる（現在の通信ネットワークにおける１０および４０Ｇｂ／ｓ伝送リンクの一般的な使用のため）が、任意の値が本発明の範囲内で使用されうることに留意されたい。
【００２９】
前記トリビュタリ３は、並列先入れ先出し方式（ＦＩＦＯ）入力９に接続される。追加の制御データチャネル１１が、入力チャネル３の状況（アクティブまたはアイドル）を提供する。前記制御データチャネル１１は、各ＦＩＦＯ入力９の活動検出手段１５に接続される。伝送システム１の第１のセクション１０１で、入力チャネル３で伝送されるアクティブストリームのデータは、ＦＩＦＯ入力９の対応する待ち行列内で受信される。次に、各アクティブＦＩＦＯ待ち行列の、スロットサイズに対応する所定のビット数１３が、１０ＧＨｚのクロックレートでスイッチ１９の対応する入力１７にコピーされる。
【００３０】
前記所定のビット数１３は、選択された構成に依存し、バッファサイズ（待ち行列の長さ）およびクロック周波数の間の最適トレードオフを選択することを可能にする。たとえば、それはビットごと、バイトごと、またはフレームごとの選択でもよい。
【００３１】
セクション１０２で、スイッチ１９が、各アクティブ入力１７の選択された所定のビット数を順次に走査し、出力ＦＩＦＯ待ち行列２１で前記ビットを書き込む。走査レートは（４０／ｎ）ＧＨｚに等しく、そのｎは所定のビット数１３である。
【００３２】
加えて、制御データチャネル１１はまた、周波数ジェネレータ２３に接続される。それにより、ステップ１０３で、周波数ジェネレータ２３が、実際の総ビットレートに対応するクロック信号７を生成し、たとえば、１０Ｇｂ／ｓの４つのアクティブ入力ストリームをもつ本例では、生成されるクロック信号は４＊１０ＧＨｚ、即ち４０ＧＨｚ、である。
【００３３】
したがって、出力ＦＩＦＯ待ち行列２１のデータが読み出され、多重化され、４０Ｇｂ／ｓビットレートで出力チャネル５に送信される。
【００３４】
図２における場合のように、入力チャネル３のうちの１つが非アクティブになる場合、かかる非アクティブ（アイドル状況）の情報は、制御データチャネルによって伝送システム１に届けられる。結果として、スイッチ２１は３つのアクティブなままの入力１７のみを走査することになり、周波数ジェネレータ２３は、出力ＦＩＦＯ待ち行列２１のデータが読み出され、３０Ｇｂ／ｓビットレートで出力チャネル５に伝送されることになるように、３０ＧＨｚのクロック信号を生成することになる。
【００３５】
加えて、光ネットワークの場合、可変ビットレート光トランスポンダが、その電子信号を同ビットレートをもつ対応する光信号に変換するために、出力チャネル５に結合可能である。したがって、伝達光信号のビットレートは、その光ネットワークを介して伝送される必要のあるデータの量に応じて異なる。
【００３６】
通信ネットワークを介した伝送の後に、信号は出口ノードで受信される。光伝送ネットワークの場合、信号は、出口ノードの入力に置かれた光トランスポンダのおかげで、電子信号に変換される。
【００３７】
図４は、ディストリビュータまたは受信システム２の起こり得る一実装形態を表す。前記受信システム２によって達成される動作は、図３に示す伝送システム１に関する逆の動作に相当する。
【００３８】
伝達信号は、入力チャネル２５を介してＦＩＦＯ入力２７で受信される。クロック信号７もまた、送信され、受信システム２で受信される。前記クロック信号７は、前記入力が受信データを処理できるように、ＦＩＦＯ入力２７に送信される。加えて、受信信号の逆多重化に必要な情報を備える制御データチャネル３７が、受信システム２に接続される。前記情報は、例えば総ビットレート、アクティブ入力チャネルの数、およびスロットサイズ（多重化に使用されるビット数）を備える。この情報に基づいて、またクロック信号７を使用して、スイッチコントローラ３１は、ＦＩＦＯ出力３３の間で信号を分配するために、スイッチ２９のポジションを管理する。クロックジェネレータ３５によって生成されるクロック信号（たとえば１０ＧＨｚの）は、逆多重化された信号を必要なビットレート（たとえば１０Ｇｂ／ｓ）で出力チャネル３９に送信するために、異なるＦＩＦＯ出力３３に分配される。
【００３９】
前の例に基づいて、受信信号が４０Ｇｂ／ｓのビットレートをもち、１バイトのスロットサイズをもつ４つのアクティブ入力チャネルから成る場合、スイッチコントローラ３１は次に、伝送システム１の４つの入力チャネル３で受信された４つの初期信号がＦＩＦＯ出力３３で再作成されることになるように、第１の受信バイトを第１のＦＩＦＯ出力３３に、第２のバイトを第２のＦＩＦＯ出力３３になど順次に送ることになる。図２に示す場合には、入力チャネル２５で受信される信号は、３０Ｇｂ／ｓのビットレートをもち、３つのアクティブ入力チャネルから成る。前記情報は制御データチャネル３７を介して伝送され、同じ方法で、その３つ信号は、３つの対応する出力チャネル３９で再作成されることになる。
【００４０】
他の実施形態によれば、異なる入力チャネル３で受信される信号は、異なるビットレート（たとえば、最初の２つの入力チャネルについては１０Ｇｂ／ｓ、続く２つの入力チャネルについては５Ｇｂ／ｓなど）、またはわずかに異なるビットレートに対応する異なるフォーマットをもつ。かかる状況で、スイッチ１９のポジションは、あるポジションでスイッチによって費やされる時間が対応する入力チャネル３のビットレートの機能で必要とされる時間に対応するように、異なるビットレートを考慮に入れるために、監視されることになる。さらに、追加のデータ（個々のビットレートなど）が、スイッチコントローラ３１およびスイッチ２９が受信信号を正確に逆多重化できるようにするために、制御データ信号３７内に追加されることになる。加えて、クロックジェネレータ３５は、ＦＩＦＯ出力３３で初期信号を再作成するために、各信号について個々のクロック信号を生成しなければならないことになる。したがって、１０Ｇｂ／ｓの２つの入力チャネルおよび５Ｇｂ／ｓの２つのチャネルをもち、すべての入力チャネル３がアクティブであるとき、出力チャネル５の動作ビットレートは３０Ｇｂ／ｓであり、４つのトリビュタリを備える。制御データチャネルは次に、出力チャネル３９で１０Ｇｂ／ｓビットレートをもつ２つの信号および５Ｇｂ／ｓビットレートをもつ２つの信号で４つの信号を再作成するために、前記情報を受信システム２に伝送することになる。
【００４１】
結果として、本発明の実施形態は、アクティブ入力チャネル信号の数に応じて伝達信号のビットレートを適合させることを可能にする。かかるビットレートアジリティは、電力消費を低減し、ネットワークの顧客ニーズへの適合を可能にし、現在のネットワークの改善された容量へのアップグレードを容易にする。さらに、伝達信号のビットレートの低減は、信号障害を減らし、それにより、よりよい信号品質をもたらす。
【図１】
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【図２】
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【図３】
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【図４】
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