(57)【特許請求の範囲】
【請求項１】
第１のサブパッケージと、前記第１のサブパッケージの上に積層され前記第１のサブパッケージに電気的に接続された第２のサブパッケージとを備えた複合型積層チップパッケージであって、
前記第１および第２のサブパッケージの各々は、本体と、配線とを備え、
前記本体は、少なくとも１つの階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第１の端子と、前記主要部分の下面に配置された複数の第２の端子とを有し、
前記複数の第１の端子および複数の第２の端子は、前記配線に電気的に接続され、
前記少なくとも１つの階層部分は半導体チップを含み、
前記第１および第２のサブパッケージにおける複数の第１の端子のレイアウトは同じであり、
前記第１および第２のサブパッケージにおける複数の第２の端子のレイアウトは同じであり、
前記第１および第２のサブパッケージは、基準の相対的位置関係とは異なる特定の相対的位置関係で配置され、前記基準の相対的位置関係は、前記第２のサブパッケージにおける主要部分の上面に垂直な方向から見たときに、第１および第２のサブパッケージにおける複数の第１の端子同士の位置が一致すると共に、第１および第２のサブパッケージにおける複数の第２の端子同士の位置が一致するものであり、前記特定の相対的位置関係は、前記基準の相対的位置関係を基準にして、前記第２のサブパッケージが前記第２のサブパッケージにおける主要部分の上面に平行な方向にずれたものであり、
前記複数の第１の端子および複数の第２の端子は、前記基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、互いに接する前記第１のサブパッケージにおける第１の端子と前記第２のサブパッケージにおける第２の端子の複数の対が形成されるような形状と配置になっており、
前記特定の相対的位置関係は、前記対を構成する第１の端子と第２の端子の組み合わせが、前記基準の相対的位置関係とは異なるものであり、
前記複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、
前記複数の第２の端子は、第２の端子列を形成するように前記第１の方向に並ぶ２つ以上の第２の端子を含み、
前記複数の第１の端子と複数の第２の端子の少なくとも一方は、更に、前記第１または第２の端子列に対して前記第１の方向に直交する第２の方向に隣接する第３の端子列を形成するように前記第１の方向に並ぶ、他の２つ以上の第１または第２の端子を含み、
前記第１または第２の端子列と前記第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されており、前記２つの端子は、前記第１または第２の端子列を形成する２つ以上の第１または第２の端子のうちの１つと前記第３の端子列を形成する２つ以上の第１または第２の端子のうちの１つであって、前記第２の方向に隣り合っていないもの同士であり、
前記特定の相対的位置関係は、前記基準の相対的位置関係を基準にして、前記第２のサブパッケージが前記第２の方向にずれたものであることを特徴とする複合型積層チップパッケージ。
【請求項２】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置された複数のワイヤを含むことを特徴とする請求項１記載の複合型積層チップパッケージ。
【請求項３】
前記複数のワイヤは、前記半導体チップとの電気的接続に用いられるチップ接続ワイヤと、前記半導体チップに電気的に接続されていないバイパスワイヤとを含むことを特徴とする請求項２記載の複合型積層チップパッケージ。
【請求項４】
前記本体は、更に、前記主要部分の上面に配置された第３の端子と、前記主要部分の下面に配置された第４の端子とを有し、
前記第３の端子および第４の端子は、前記配線に電気的に接続され、
前記第３の端子および第４の端子は、前記第１のサブパッケージにおける前記第３の端子と前記第２のサブパッケージにおける前記第４の端子が、前記基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっていることを特徴とする請求項１記載の複合型積層チップパッケージ。
【請求項５】
前記第１および第２のサブパッケージの各々において、前記主要部分の上面に垂直な方向から見たときの複数の第１の端子と複数の第２の端子のレイアウトは同じであることを特徴とする請求項１記載の複合型積層チップパッケージ。
【請求項６】
前記主要部分は、複数の階層部分を含み、
前記複数の階層部分の各々は、更に、前記配線に電気的に接続された複数の電極を含み、
前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記複数のチップ接続電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項１記載の複合型積層チップパッケージ。
【請求項７】
前記半導体チップは、第１の面とその反対側の第２の面とを有し、
前記複数の電極は、前記半導体チップの前記第１の面側に配置され、
前記複数の階層部分は、前記主要部分の上面に最も近い第１の階層部分と前記主要部分の下面に最も近い第２の階層部分とを含み、
前記第１の階層部分と前記第２の階層部分は、それぞれに含まれる前記半導体チップの第２の面同士が互いに向き合うように配置され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の電極を用いて構成されていることを特徴とする請求項６記載の複合型積層チップパッケージ。
【請求項８】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置されて前記主要部分内の全ての階層部分を経由する複数のワイヤを含み、
前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、
前記複数の電極は、前記共通ワイヤに電気的に接続された共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記共通電極および前記選択的接続電極は、前記半導体チップに電気的に接続されていることを特徴とする請求項６記載の複合型積層チップパッケージ。
【請求項９】
第１のサブパッケージと、前記第１のサブパッケージの上に積層され前記第１のサブパッケージに電気的に接続された第２のサブパッケージとを備えた複合型積層チップパッケージであって、
前記第１および第２のサブパッケージの各々は、本体と、配線とを備え、
前記本体は、少なくとも１つの階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第１の端子と、前記主要部分の下面に配置された複数の第２の端子とを有し、
前記複数の第１の端子および複数の第２の端子は、前記配線に電気的に接続され、
前記少なくとも１つの階層部分は半導体チップを含み、
前記第１および第２のサブパッケージにおける複数の第１の端子のレイアウトは同じであり、
前記第１および第２のサブパッケージにおける複数の第２の端子のレイアウトは同じであり、
前記第１および第２のサブパッケージは、基準の相対的位置関係とは異なる特定の相対的位置関係で配置され、前記基準の相対的位置関係は、前記第２のサブパッケージにおける主要部分の上面に垂直な方向から見たときに、第１および第２のサブパッケージにおける複数の第１の端子同士の位置が一致すると共に、第１および第２のサブパッケージにおける複数の第２の端子同士の位置が一致するものであり、前記特定の相対的位置関係は、前記基準の相対的位置関係を基準にして、前記第２のサブパッケージが前記第２のサブパッケージにおける主要部分の上面に平行な方向にずれたものであり、
前記複数の第１の端子および複数の第２の端子は、前記基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、互いに接する前記第１のサブパッケージにおける第１の端子と前記第２のサブパッケージにおける第２の端子の複数の対が形成されるような形状と配置になっており、
前記特定の相対的位置関係は、前記対を構成する第１の端子と第２の端子の組み合わせが、前記基準の相対的位置関係とは異なるものであり、
前記複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、
前記複数の第２の端子は、第２の端子列を形成するように前記第１の方向に並ぶ２つ以上の第２の端子を含み、
前記第１の端子列と第２の端子列の少なくとも一方は、前記第１の方向に並ぶ３つ以上の第１または第２の端子からなり、
前記３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されており、
前記特定の相対的位置関係は、前記基準の相対的位置関係を基準にして、前記第２のサブパッケージが前記第１の方向にずれたものであることを特徴とする複合型積層チップパッケージ。
【請求項１０】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置された複数のワイヤを含むことを特徴とする請求項９記載の複合型積層チップパッケージ。
【請求項１１】
前記複数のワイヤは、前記半導体チップとの電気的接続に用いられるチップ接続ワイヤと、前記半導体チップに電気的に接続されていないバイパスワイヤとを含むことを特徴とする請求項１０記載の複合型積層チップパッケージ。
【請求項１２】
前記本体は、更に、前記主要部分の上面に配置された第３の端子と、前記主要部分の下面に配置された第４の端子とを有し、
前記第３の端子および第４の端子は、前記配線に電気的に接続され、
前記第３の端子および第４の端子は、前記第１のサブパッケージにおける前記第３の端子と前記第２のサブパッケージにおける前記第４の端子が、前記基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっていることを特徴とする請求項９記載の複合型積層チップパッケージ。
【請求項１３】
前記第１および第２のサブパッケージの各々において、前記主要部分の上面に垂直な方向から見たときの複数の第１の端子と複数の第２の端子のレイアウトは同じであることを特徴とする請求項９記載の複合型積層チップパッケージ。
【請求項１４】
前記主要部分は、複数の階層部分を含み、
前記複数の階層部分の各々は、更に、前記配線に電気的に接続された複数の電極を含み、
前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記複数のチップ接続電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項９記載の複合型積層チップパッケージ。
【請求項１５】
前記半導体チップは、第１の面とその反対側の第２の面とを有し、
前記複数の電極は、前記半導体チップの前記第１の面側に配置され、
前記複数の階層部分は、前記主要部分の上面に最も近い第１の階層部分と前記主要部分の下面に最も近い第２の階層部分とを含み、
前記第１の階層部分と前記第２の階層部分は、それぞれに含まれる前記半導体チップの第２の面同士が互いに向き合うように配置され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の電極を用いて構成されていることを特徴とする請求項１４記載の複合型積層チップパッケージ。
【請求項１６】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置されて前記主要部分内の全ての階層部分を経由する複数のワイヤを含み、
前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、
前記複数の電極は、前記共通ワイヤに電気的に接続された共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記共通電極および前記選択的接続電極は、前記半導体チップに電気的に接続されていることを特徴とする請求項１４記載の複合型積層チップパッケージ。
【請求項１７】
請求項１記載の複合型積層チップパッケージを構成する前記第１および第２のサブパッケージとして用いることの可能な積層用チップパッケージであって、
本体と、配線とを備え、
前記本体は、少なくとも１つの階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第１の端子と、前記主要部分の下面に配置された複数の第２の端子とを有し、
前記複数の第１の端子および複数の第２の端子は、前記配線に電気的に接続され、
前記少なくとも１つの階層部分は半導体チップを含み、
前記複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、
前記複数の第２の端子は、第２の端子列を形成するように前記第１の方向に並ぶ２つ以上の第２の端子を含み、
前記複数の第１の端子と複数の第２の端子の少なくとも一方は、更に、前記第１または第２の端子列に対して前記第１の方向に直交する第２の方向に隣接する第３の端子列を形成するように前記第１の方向に並ぶ、他の２つ以上の第１または第２の端子を含み、
前記第１または第２の端子列と前記第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されており、前記２つの端子は、前記第１または第２の端子列を形成する２つ以上の第１または第２の端子のうちの１つと前記第３の端子列を形成する２つ以上の第１または第２の端子のうちの１つであって、前記第２の方向に隣り合っていないもの同士であることを特徴とする積層用チップパッケージ。
【請求項１８】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置された複数のワイヤを含むことを特徴とする請求項１７記載の積層用チップパッケージ。
【請求項１９】
前記複数のワイヤは、前記半導体チップとの電気的接続に用いられるチップ接続ワイヤと、前記半導体チップに電気的に接続されていないバイパスワイヤとを含むことを特徴とする請求項１８記載の積層用チップパッケージ。
【請求項２０】
前記本体は、更に、前記主要部分の上面に配置された第３の端子と、前記主要部分の下面に配置された第４の端子とを有し、
前記第３の端子および第４の端子は、前記配線に電気的に接続され、
前記第３の端子および第４の端子は、２つの積層用チップパッケージを前記第１および第２のサブパッケージとして用いたときに、前記第１のサブパッケージにおける前記第３の端子と前記第２のサブパッケージにおける前記第４の端子が、前記基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっていることを特徴とする請求項１７記載の積層用チップパッケージ。
【請求項２１】
前記主要部分の上面に垂直な方向から見たときの複数の第１の端子と複数の第２の端子のレイアウトは同じであることを特徴とする請求項１７記載の積層用チップパッケージ。
【請求項２２】
前記主要部分は、複数の階層部分を含み、
前記複数の階層部分の各々は、更に、前記配線に電気的に接続された複数の電極を含み、
前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記複数のチップ接続電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項１７記載の積層用チップパッケージ。
【請求項２３】
前記半導体チップは、第１の面とその反対側の第２の面とを有し、
前記複数の電極は、前記半導体チップの前記第１の面側に配置され、
前記複数の階層部分は、前記主要部分の上面に最も近い第１の階層部分と前記主要部分の下面に最も近い第２の階層部分とを含み、
前記第１の階層部分と前記第２の階層部分は、それぞれに含まれる前記半導体チップの第２の面同士が互いに向き合うように配置され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の電極を用いて構成されていることを特徴とする請求項２２記載の積層用チップパッケージ。
【請求項２４】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置されて前記主要部分内の全ての階層部分を経由する複数のワイヤを含み、
前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、
前記複数の電極は、前記共通ワイヤに電気的に接続された共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記共通電極および前記選択的接続電極は、前記半導体チップに電気的に接続されていることを特徴とする請求項２２記載の積層用チップパッケージ。
【請求項２５】
請求項９記載の複合型積層チップパッケージを構成する前記第１および第２のサブパッケージとして用いることの可能な積層用チップパッケージであって、
本体と、配線とを備え、
前記本体は、少なくとも１つの階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第１の端子と、前記主要部分の下面に配置された複数の第２の端子とを有し、
前記複数の第１の端子および複数の第２の端子は、前記配線に電気的に接続され、
前記少なくとも１つの階層部分は半導体チップを含み、
前記複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、
前記複数の第２の端子は、第２の端子列を形成するように前記第１の方向に並ぶ２つ以上の第２の端子を含み、
前記第１の端子列と第２の端子列の少なくとも一方は、前記第１の方向に並ぶ３つ以上の第１または第２の端子からなり、
前記３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されていることを特徴とする積層用チップパッケージ。
【請求項２６】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置された複数のワイヤを含むことを特徴とする請求項２５記載の積層用チップパッケージ。
【請求項２７】
前記複数のワイヤは、前記半導体チップとの電気的接続に用いられるチップ接続ワイヤと、前記半導体チップに電気的に接続されていないバイパスワイヤとを含むことを特徴とする請求項２６記載の積層用チップパッケージ。
【請求項２８】
前記本体は、更に、前記主要部分の上面に配置された第３の端子と、前記主要部分の下面に配置された第４の端子とを有し、
前記第３の端子および第４の端子は、前記配線に電気的に接続され、
前記第３の端子および第４の端子は、２つの積層用チップパッケージを前記第１および第２のサブパッケージとして用いたときに、前記第１のサブパッケージにおける前記第３の端子と前記第２のサブパッケージにおける前記第４の端子が、前記基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっていることを特徴とする請求項２５記載の積層用チップパッケージ。
【請求項２９】
前記主要部分の上面に垂直な方向から見たときの複数の第１の端子と複数の第２の端子のレイアウトは同じであることを特徴とする請求項２５記載の積層用チップパッケージ。
【請求項３０】
前記主要部分は、複数の階層部分を含み、
前記複数の階層部分の各々は、更に、前記配線に電気的に接続された複数の電極を含み、
前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記複数のチップ接続電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項２５記載の積層用チップパッケージ。
【請求項３１】
前記半導体チップは、第１の面とその反対側の第２の面とを有し、
前記複数の電極は、前記半導体チップの前記第１の面側に配置され、
前記複数の階層部分は、前記主要部分の上面に最も近い第１の階層部分と前記主要部分の下面に最も近い第２の階層部分とを含み、
前記第１の階層部分と前記第２の階層部分は、それぞれに含まれる前記半導体チップの第２の面同士が互いに向き合うように配置され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の電極を用いて構成されていることを特徴とする請求項３０記載の積層用チップパッケージ。
【請求項３２】
前記本体は、上面、下面および４つの側面を有し、前記配線は、前記本体の少なくとも１つの側面に配置されて前記主要部分内の全ての階層部分を経由する複数のワイヤを含み、
前記複数のワイヤは、前記主要部分内の全ての階層部分に共通する用途を有する共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含み、
前記複数の電極は、前記共通ワイヤに電気的に接続された共通電極と、前記複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記共通電極および前記選択的接続電極は、前記半導体チップに電気的に接続されていることを特徴とする請求項３０記載の積層用チップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数のサブパッケージを備えた複合型積層チップパッケージに関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。
【０００６】
また、特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【０００７】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
【０００８】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
【０００９】
特許文献３には、複数の階層部分を含む本体と、本体の側面に配置された配線と、本体の上面に配置された複数の第１の端子と、本体の下面に配置された複数の第２の端子とを備えた積層チップパッケージが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【特許文献３】特開２０１０−１６３７５号公報
【非特許文献】
【００１１】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【００１３】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
【００１４】
そこで、それぞれサブパッケージに含まれる全てのチップが良品である複数のサブパッケージを電気的に接続して、所望の数のチップを含むメモリデバイスを構成することが考えられる。
【００１５】
前述のように、特許文献３には、以下のような構成の積層チップパッケージが開示されている。この積層チップパッケージは、複数の階層部分を含む本体と、本体の側面に配置された配線と、本体の上面に配置された複数の第１の端子と、本体の下面に配置された複数の第２の端子とを備えている。各階層部分は、半導体チップと、半導体チップに接続された複数の電極とを含んでいる。配線は、複数の階層部分における複数の電極と複数の第１の端子と複数の第２の端子とに接続されている。この積層チップパッケージによれば、複数の積層チップパッケージを積層し互いに電気的に接続することが可能になる。
【００１６】
しかし、同じ構成の複数の積層チップパッケージを積層して、メモリデバイス等のデバイスを構成する場合には、複数の積層チップパッケージにおいて互いに対応する階層にあるチップに対応付けられる複数の信号のうちのいくつかを、積層チップパッケージ毎に変えなければならない場合が生じる。そのため、この場合には、複数の積層チップパッケージを含むデバイスの配線が複雑になるという問題が生じる。
【００１７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、それぞれ１つ以上の半導体チップを含む複数のサブパッケージを積層して構成された複合型積層チップパッケージであって、サブパッケージ内の１つ以上の半導体チップに対応付けられる複数の信号のうちのいくつかを、サブパッケージ毎に容易に変えることができるようにした複合型積層チップパッケージ、ならびに複合型積層チップパッケージを構成するためのサブパッケージとして用いることの可能な積層用チップパッケージを提供することにある。
【課題を解決するための手段】
【００１８】
本発明の複合型積層チップパッケージは、第１のサブパッケージと、第１のサブパッケージの上に積層され第１のサブパッケージに電気的に接続された第２のサブパッケージとを備えている。第１および第２のサブパッケージの各々は、本体と、配線とを備えている。本体は、少なくとも１つの階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。複数の第１の端子および複数の第２の端子は、配線に電気的に接続されている。少なくとも１つの階層部分は半導体チップを含んでいる。第１および第２のサブパッケージにおける複数の第１の端子のレイアウトは同じであり、第１および第２のサブパッケージにおける複数の第２の端子のレイアウトは同じである。
【００１９】
第１および第２のサブパッケージは、基準の相対的位置関係とは異なる特定の相対的位置関係で配置されている。基準の相対的位置関係は、第２のサブパッケージにおける主要部分の上面に垂直な方向から見たときに、第１および第２のサブパッケージにおける複数の第１の端子同士の位置が一致すると共に、第１および第２のサブパッケージにおける複数の第２の端子同士の位置が一致するものである。特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージが第２のサブパッケージにおける主要部分の上面に平行な方向にずれたものである。
【００２０】
複数の第１の端子および複数の第２の端子は、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、互いに接する第１のサブパッケージにおける第１の端子と第２のサブパッケージにおける第２の端子の複数の対が形成されるような形状と配置になっている。特定の相対的位置関係は、対を構成する第１の端子と第２の端子の組み合わせが、基準の相対的位置関係とは異なるものである。
【００２１】
本発明の複合型積層チップパッケージにおいて、本体は、上面、下面および４つの側面を有し、配線は、本体の少なくとも１つの側面に配置された複数のワイヤを含んでいてもよい。この場合、複数のワイヤは、半導体チップとの電気的接続に用いられるチップ接続ワイヤと、半導体チップに電気的に接続されていないバイパスワイヤとを含んでいてもよい。
【００２２】
また、本発明の複合型積層チップパッケージにおいて、本体は、更に、主要部分の上面に配置された第３の端子と、主要部分の下面に配置された第４の端子とを有していてもよい。第３の端子および第４の端子は、配線に電気的に接続されている。また、第３の端子および第４の端子は、第１のサブパッケージにおける第３の端子と第２のサブパッケージにおける第４の端子が、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっている。
【００２３】
また、本発明の複合型積層チップパッケージでは、第１および第２のサブパッケージの各々において、主要部分の上面に垂直な方向から見たときの複数の第１の端子と複数の第２の端子のレイアウトは同じであってもよい。
【００２４】
また、本発明の複合型積層チップパッケージにおいて、複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、複数の第２の端子は、第２の端子列を形成するように第１の方向に並ぶ２つ以上の第２の端子を含んでいてもよい。複数の第１の端子と複数の第２の端子の少なくとも一方は、更に、第１または第２の端子列に対して第１の方向に直交する第２の方向に隣接する第３の端子列を形成するように第１の方向に並ぶ、他の２つ以上の第１または第２の端子を含んでいてもよい。この場合、第１または第２の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第１または第２の端子列を形成する２つ以上の第１または第２の端子のうちの１つと第３の端子列を形成する２つ以上の第１または第２の端子のうちの１つであって、第２の方向に隣り合っていないもの同士である。また、この場合、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージが第２の方向にずれたものである。
【００２５】
また、本発明の複合型積層チップパッケージにおいて、複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、複数の第２の端子は、第２の端子列を形成するように第１の方向に並ぶ２つ以上の第２の端子を含んでいてもよい。この場合、第１の端子列と第２の端子列の少なくとも一方は、第１の方向に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。また、この場合、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージが第１の方向にずれたものである。
【００２６】
また、本発明の複合型積層チップパッケージにおいて、主要部分は、複数の階層部分を含んでいてもよい。この場合、複数の階層部分の各々は、更に、配線に電気的に接続された複数の電極を含んでいる。複数の電極は、半導体チップとの電気的接続のための複数のチップ接続電極を含んでいる。そして、複数の階層部分のうちの少なくとも１つにおいて、複数のチップ接続電極は、半導体チップに接触してこれに電気的に接続されている。
【００２７】
本発明の複合型積層チップパッケージにおいて、主要部分が複数の階層部分を含んでいる場合には、半導体チップは、第１の面とその反対側の第２の面とを有し、複数の電極は、半導体チップの第１の面側に配置されていてもよい。この場合、複数の階層部分は、主要部分の上面に最も近い第１の階層部分と主要部分の下面に最も近い第２の階層部分とを含み、第１の階層部分と第２の階層部分は、それぞれに含まれる半導体チップの第２の面同士が互いに向き合うように配置されていてもよい。そして、複数の第１の端子は、第１の階層部分における複数の電極を用いて構成され、複数の第２の端子は、第２の階層部分における複数の電極を用いて構成されていてもよい。
【００２８】
また、本発明の複合型積層チップパッケージにおいて、主要部分が複数の階層部分を含んでいる場合には、本体は、上面、下面および４つの側面を有し、配線は、本体の少なくとも１つの側面に配置されて主要部分内の全ての階層部分を経由する複数のワイヤを含んでいてもよい。この場合、複数のワイヤは、主要部分内の全ての階層部分に共通する用途を有する共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含んでいてもよい。また、複数の電極は、共通ワイヤに電気的に接続された共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、複数の階層部分のうちの少なくとも１つにおいて、共通電極および選択的接続電極は、半導体チップに電気的に接続されている。
【００２９】
本発明の第１および第２の態様の積層用チップパッケージは、いずれも、本発明の複合型積層チップパッケージを構成する第１および第２のサブパッケージとして用いることの可能なものである。第１および第２の態様の積層用チップパッケージは、いずれも、本体と、配線とを備えている。本体は、少なくとも１つの階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。複数の第１の端子および複数の第２の端子は、配線に電気的に接続されている。少なくとも１つの階層部分は半導体チップを含んでいる。
【００３０】
第１の態様の積層用チップパッケージでは、複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、複数の第２の端子は、第２の端子列を形成するように第１の方向に並ぶ２つ以上の第２の端子を含んでいる。複数の第１の端子と複数の第２の端子の少なくとも一方は、更に、第１または第２の端子列に対して第１の方向に直交する第２の方向に隣接する第３の端子列を形成するように第１の方向に並ぶ、他の２つ以上の第１または第２の端子を含んでいる。第１または第２の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第１または第２の端子列を形成する２つ以上の第１または第２の端子のうちの１つと第３の端子列を形成する２つ以上の第１または第２の端子のうちの１つであって、第２の方向に隣り合っていないもの同士である。
【００３１】
第２の態様の積層用チップパッケージでは、複数の第１の端子は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子を含み、複数の第２の端子は、第２の端子列を形成するように第１の方向に並ぶ２つ以上の第２の端子を含んでいる。第１の端子列と第２の端子列の少なくとも一方は、第１の方向に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。
【００３２】
第１および第２の態様の積層用チップパッケージにおいて、本体は、上面、下面および４つの側面を有し、配線は、本体の少なくとも１つの側面に配置された複数のワイヤを含んでいてもよい。この場合、複数のワイヤは、半導体チップとの電気的接続に用いられるチップ接続ワイヤと、半導体チップに電気的に接続されていないバイパスワイヤとを含んでいてもよい。
【００３３】
また、第１および第２の態様の積層用チップパッケージにおいて、本体は、更に、主要部分の上面に配置された第３の端子と、主要部分の下面に配置された第４の端子とを有していてもよい。第３の端子および第４の端子は、配線に電気的に接続されている。また、第３の端子および第４の端子は、２つの積層用チップパッケージを第１および第２のサブパッケージとして用いたときに、第１のサブパッケージにおける第３の端子と第２のサブパッケージにおける第４の端子が、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっている。
【００３４】
また、第１および第２の態様の積層用チップパッケージにおいて、主要部分の上面に垂直な方向から見たときの複数の第１の端子と複数の第２の端子のレイアウトは同じであってもよい。
【００３５】
また、第１および第２の態様の積層用チップパッケージにおいて、主要部分は、複数の階層部分を含んでいてもよい。この場合、複数の階層部分の各々は、更に、配線に電気的に接続された複数の電極を含んでいる。複数の電極は、半導体チップとの電気的接続のための複数のチップ接続電極を含んでいる。そして、複数の階層部分のうちの少なくとも１つにおいて、複数のチップ接続電極は、半導体チップに接触してこれに電気的に接続されている。
【００３６】
第１および第２の態様の積層用チップパッケージにおいて、主要部分が複数の階層部分を含んでいる場合には、半導体チップは、第１の面とその反対側の第２の面とを有し、複数の電極は、半導体チップの第１の面側に配置されていてもよい。この場合、複数の階層部分は、主要部分の上面に最も近い第１の階層部分と主要部分の下面に最も近い第２の階層部分とを含み、第１の階層部分と第２の階層部分は、それぞれに含まれる半導体チップの第２の面同士が互いに向き合うように配置されていてもよい。そして、複数の第１の端子は、第１の階層部分における複数の電極を用いて構成され、複数の第２の端子は、第２の階層部分における複数の電極を用いて構成されていてもよい。
【００３７】
また、第１および第２の態様の積層用チップパッケージにおいて、主要部分が複数の階層部分を含んでいる場合には、本体は、上面、下面および４つの側面を有し、配線は、本体の少なくとも１つの側面に配置されて主要部分内の全ての階層部分を経由する複数のワイヤを含んでいてもよい。この場合、複数のワイヤは、主要部分内の全ての階層部分に共通する用途を有する共通ワイヤと、互いに異なる階層部分によって利用される複数の階層依存ワイヤとを含んでいてもよい。また、複数の電極は、共通ワイヤに電気的に接続された共通電極と、複数の階層依存ワイヤのうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極とを含んでいてもよい。この場合、複数の階層部分のうちの少なくとも１つにおいて、共通電極および選択的接続電極は、半導体チップに電気的に接続されている。
【発明の効果】
【００３８】
本発明の複合型積層チップパッケージおよび積層用チップパッケージ（サブパッケージ）によれば、第１および第２のサブパッケージを備えた複合型積層チップパッケージにおいて、第１および第２のサブパッケージを特定の相対的位置関係で配置することにより、サブパッケージ内の１つ以上の半導体チップに対応付けられる複数の信号のうちのいくつかを、サブパッケージ毎に容易に変えることが可能になるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図２】図１における４つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。
【図３】本発明の第１の実施の形態に係る積層用チップパッケージの斜視図である。
【図４】下側から見た図３の積層用チップパッケージを示す斜視図である。
【図５】図３に示した積層用チップパッケージにおける複数の端子を示す平面図である。
【図６】図３に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。
【図７】図６に示した階層部分を示す斜視図である。
【図８】図１に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図９】図２に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図１０】本発明の第１の実施の形態に係る複合型積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。
【図１１】半導体チップに含まれるメモリセルの一例を示す断面図である。
【図１２】本発明の第１の実施の形態に係る積層用チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。
【図１３】図１２に示した基礎構造物前ウェハの一部を拡大して示す平面図である。
【図１４】図１３における１４−１４線断面図である。
【図１５】図１３に示した工程に続く工程を示す平面図である。
【図１６】図１５における１６−１６線断面図である。
【図１７】図１６に示した工程に続く工程を示す断面図である。
【図１８】図１７に示した工程に続く工程を示す断面図である。
【図１９】図１８に示した工程に続く工程を示す断面図である。
【図２０】図１９に示した工程を示す平面図である。
【図２１】図１９に示した工程に続く工程を示す断面図である。
【図２２】図２１に示した工程に続く工程を示す断面図である。
【図２３】図２２に示した工程に続く工程を示す断面図である。
【図２４】図２３に示した工程に続く工程で作製される第１の積層基礎構造物の一部を示す断面図である。
【図２５】図２４に示した工程に続く工程で作製される第２の積層基礎構造物を示す斜視図である。
【図２６】図２５に示した第２の積層基礎構造物の側面図である。
【図２７】第２の積層基礎構造物を切断して得られたブロックの一例を示す斜視図である。
【図２８】図２７に示した工程に続く工程を示す説明図である。
【図２９】本発明の第２の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図３０】図２９における４つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。
【図３１】本発明の第２の実施の形態に係る積層用チップパッケージの斜視図である。
【図３２】下側から見た図３１の積層用チップパッケージを示す斜視図である。
【図３３】図３１に示した積層用チップパッケージにおける複数の端子を示す平面図である。
【図３４】図３１に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。
【図３５】図３４に示した階層部分を示す斜視図である。
【図３６】図２９に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図３７】図３０に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図３８】本発明の第３の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図３９】図３８における２つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。
【図４０】本発明の第３の実施の形態に係る積層用チップパッケージの斜視図である。
【図４１】下側から見た図４０の積層用チップパッケージを示す斜視図である。
【図４２】図４０に示した積層用チップパッケージにおける複数の端子を示す平面図である。
【図４３】図４０に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。
【図４４】図４３に示した階層部分を示す斜視図である。
【図４５】図３８に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図４６】図３９に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図４７】本発明の第３の実施の形態に係る積層用チップパッケージの製造方法における一工程を示す断面図である。
【図４８】図４７に示した工程に続く工程を示す断面図である。
【図４９】図４８に示した工程に続く工程を示す断面図である。
【図５０】本発明の第４の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図５１】図５０における２つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。
【図５２】本発明の第４の実施の形態に係る積層用チップパッケージの斜視図である。
【図５３】下側から見た図５２の積層用チップパッケージを示す斜視図である。
【図５４】図５２に示した積層用チップパッケージにおける複数の端子を示す平面図である。
【図５５】図５２に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。
【図５６】図５５に示した階層部分を示す斜視図である。
【図５７】図５０に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図５８】図５１に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図５９】本発明の第５の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図６０】図５９における８つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。
【図６１】本発明の第５の実施の形態に係る積層用チップパッケージの斜視図である。
【図６２】下側から見た図６１の積層用チップパッケージを示す斜視図である。
【図６３】図６１に示した積層用チップパッケージにおける複数の端子を示す平面図である。
【図６４】図６１に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。
【図６５】図６４に示した階層部分を示す斜視図である。
【図６６】図５９に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図６７】図６０に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図６８】本発明の第６の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図６９】図６８における８つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。
【図７０】本発明の第６の実施の形態に係る積層用チップパッケージの斜視図である。
【図７１】下側から見た図７０の積層用チップパッケージを示す斜視図である。
【図７２】図７０に示した積層用チップパッケージにおける複数の端子を示す平面図である。
【図７３】図７０に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。
【図７４】図７３に示した階層部分を示す斜視図である。
【図７５】図６８に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【図７６】図６９に示した複合型積層チップパッケージにおける複数の信号の流れを示す説明図である。
【発明を実施するための形態】
【００４０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図７を参照して、本発明の第１の実施の形態に係る複合型積層チップパッケージおよび積層用チップパッケージの構成について説明する。図１は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、図１における４つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。図３は、本実施の形態に係る積層用チップパッケージの斜視図である。図４は、下側から見た図３の積層用チップパッケージを示す斜視図である。図５は、図３に示した積層用チップパッケージにおける複数の端子を示す平面図である。図６は、図３に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。図７は、図６に示した階層部分を示す斜視図である。
【００４１】
本実施の形態に係る複合型積層チップパッケージ２１は、第１のサブパッケージと、この第１のサブパッケージの上に積層され第１のサブパッケージに電気的に接続された第２のサブパッケージとを備えている。図１に示したように、本実施の形態に係る複合型積層チップパッケージ２１は、特に、積層された４つのサブパッケージを備えている。以下、図１に示したように、４つのサブパッケージを、上から順に符号１Ａ，１Ｂ，１Ｃ，１Ｄを付して表す。複合型積層チップパッケージ２１において、上下に隣接する任意の２つのサブパッケージは電気的に接続されている。上下に隣接する任意の２つのサブパッケージにおいて、下側のサブパッケージは第１のサブパッケージであり、上側のサブパッケージは第２のサブパッケージである。以下、第１のサブパッケージは、符号１Ｌを付して表し、第２のサブパッケージは、符号１Ｕを付して表す。また、任意のサブパッケージは、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層用チップパッケージである。便宜上、図３に示したサブパッケージ１Ｓを第２のサブパッケージ１Ｕとみなし、図４に示したサブパッケージ１Ｓを第１のサブパッケージ１Ｌとみなすと、図４に示した第１のサブパッケージ１Ｌの上に、図３に示した第２のサブパッケージ１Ｕが積層されることになる。
【００４２】
図２に示した複合型積層チップパッケージ２２は、図１における４つのサブパッケージ１Ａ〜１Ｄを基準の相対的位置関係で配置して構成したものである。図１に示した本実施の形態に係る複合型積層チップパッケージ２１は、４つのサブパッケージ１Ａ〜１Ｄが、基準の相対的位置関係とは異なる特定の相対的位置関係で配置されて構成されている。基準の相対的位置関係と特定の相対的位置関係については、後で詳しく説明する。
【００４３】
図３および図４に示したように、本実施の形態に係る積層用チップパッケージであるサブパッケージ１Ｓは、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。サブパッケージ１Ｓは、更に、本体２の少なくとも１つの側面に配置された複数のワイヤＷを含む配線３を備えている。図３および図４に示した例では、複数のワイヤＷは、側面２ｃにのみ配置されている。本体２は、上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。主要部分２Ｍは、複数の階層部分を含んでいる。本実施の形態では、特に、主要部分２Ｍは、２つの階層部分１０Ｓ１，１０Ｓ２を含んでいる。階層部分１０Ｓ１は、階層部分１０Ｓ２の上に配置されている。以下、任意の階層部分に関しては、符号１０を付して表す。階層部分１０Ｓ１は、複数の階層部分のうち、主要部分２Ｍの上面２Ｍａに最も近い位置にあるものであるため、本発明における第１の階層部分に対応する。階層部分１０Ｓ２は、複数の階層部分のうち、主要部分２Ｍの下面２Ｍｂに最も近い位置にあるものであるため、本発明における第２の階層部分に対応する。
【００４４】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４および複数の第３の端子６と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５および複数の第４の端子７とを含んでいる。複数の第１の端子４、複数の第２の端子５、複数の第３の端子６および複数の第４の端子７は、配線３（複数のワイヤＷ）に電気的に接続されている。本体２は、更に、上面配線８と、下面配線９とを含んでいる。上面配線８は、主要部分２Ｍの上面２Ｍａにおいて複数の端子４，６と複数のワイヤＷとを電気的に接続する。下面配線９は、主要部分２Ｍの下面２Ｍｂにおいて複数の端子５，７と複数のワイヤＷとを電気的に接続する。
【００４５】
第１および第２のサブパッケージ１Ｌ，１Ｕにおいて、複数の第１の端子４のレイアウト、複数の第２の端子５のレイアウト、複数の第３の端子６のレイアウト、複数の第４の端子７のレイアウトは、それぞれ同じである。本実施の形態では、特に、４つのサブパッケージ１Ａ〜１Ｄにおいて、複数の第１の端子４のレイアウト、複数の第２の端子５のレイアウト、複数の第３の端子６のレイアウト、複数の第４の端子７のレイアウトは、それぞれ同じである。
【００４６】
主要部分２Ｍの上面２Ｍａに配置された複数の端子４，６と、主要部分２Ｍの下面２Ｍｂに配置された複数の端子５，７の少なくとも一方は、半田材料よりなり端子の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、第２のサブパッケージ１Ｕにおける複数の端子５，７が第１のサブパッケージ１Ｌにおける複数の端子４，６に電気的に接続される。
【００４７】
ここで、図１ないし図４に示したように、Ｘ方向、Ｙ方向、Ｚ方向を以下のように定義する。Ｘ方向は、主要部分２Ｍの上面２Ｍａおよび本体２の側面２ｃ，２ｄに平行な方向である。Ｙ方向は、主要部分２Ｍの上面２Ｍａおよび本体２の側面２ｅ，２ｆに平行な方向である。Ｚ方向は、主要部分２Ｍの上面２Ｍａに垂直な方向である。Ｘ方向、Ｙ方向、Ｚ方向は互いに直交している。
【００４８】
本実施の形態では、第１および第２のサブパッケージ１Ｌ，１Ｕの各々において、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。本実施の形態では、特に、４つのサブパッケージ１Ａ〜１Ｄの各々において、Ｚ方向から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。
【００４９】
図２に示したように、基準の相対的位置関係は、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致すると共に、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するものである。なお、上述のサブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致するというのは、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向に関して、サブパッケージ１Ｌにおける複数の第１の端子４の位置とサブパッケージ１Ｕにおける複数の第１の端子４の位置が一致するということである。同様に、上述のサブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するというのは、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向に関して、サブパッケージ１Ｌにおける複数の第２の端子５の位置とサブパッケージ１Ｕにおける複数の第２の端子５の位置が一致するということである。
【００５０】
図１に示した特定の相対的位置関係は、図２に示した基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれたものである。特定の相対的位置関係は、第１のサブパッケージ１Ｌに対して、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれたものであるとも言える。本実施の形態では、特に、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１ＵがＹ方向にずれたものである。
【００５１】
複数の第１の端子４および複数の第２の端子５は、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成されるような形状と配置になっている。特定の相対的位置関係では、対を構成する第１の端子４と第２の端子５の組み合わせが、基準の相対的位置関係とは異なる。
【００５２】
一方、複数の第３の端子６および複数の第４の端子７は、第１のサブパッケージ１Ｌにおける複数の第３の端子６と第２のサブパッケージ１Ｕにおける複数の第４の端子７が、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっている。複数の端子４，５，６，７の具体的な形状と配置については、後で詳しく説明する。
【００５３】
次に、図６および図７を参照して、階層部分１０について説明する。図６および図７は、階層部分１０Ｓ１を示している。階層部分１０Ｓ２が階層部分１０Ｓ１と異なる点については、後で説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。
【００５４】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の電極３２とを含んでいる。絶縁部３１は、複数のワイヤＷが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図６および図７に示した例では、絶縁部３１は、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆを有している。絶縁部３１の４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆは、それぞれ、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの外側に位置している。複数の電極３２は、半導体チップ３０の第１の面３０ａ側に配置されている。
【００５５】
階層部分１０Ｓ１と階層部分１０Ｓ２は、それぞれに含まれる半導体チップ３０の第２の面３０ｂ同士が互いに向き合うように配置されている。階層部分１０Ｓ１は、半導体チップ３０の第１の面３０ａが上を向き、半導体チップ３０の側面３０ｃ，３０ｄ，３０ｅ，３０ｆが、それぞれ本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。一方、階層部分１０Ｓ２は、半導体チップ３０の第１の面３０ａが下を向き、半導体チップ３０の側面３０ｃ，３０ｄ，３０ｅ，３０ｆが、それぞれ、本体２の側面２ｃ，２ｄ，２ｆ，２ｅに向く姿勢で配置されている。階層部分１０Ｓ１，１０Ｓ２は、例えば接着剤によって接合されている。
【００５６】
複数の電極３２は、半導体チップ３０との電気的接続のための複数のチップ接続電極を含んでいる。そして、１つのサブパッケージ１Ｓにおける階層部分１０Ｓ１，１０Ｓ２の少なくとも一方において、複数のチップ接続電極は半導体チップ３０に接触してこれに電気的に接続され、これにより、半導体チップ３０は、複数のチップ接続電極を介して、複数のワイヤＷのうちの２つ以上のワイヤＷに電気的に接続されている。
【００５７】
次に、複数の端子４，５，６，７について詳しく説明する。図３および図４に示したように、本実施の形態では、サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。図５は、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の端子４，５，６，７の形状と配置を示している。主要部分２Ｍの下面２Ｍｂの下側から見たときの複数の第２の端子５の形状と配置は、主要部分２Ｍの上面２Ｍａの上側から見たときの複数の第１の端子４の形状と配置に対して鏡像関係にある。同様に、主要部分２Ｍの下面２Ｍｂの下側から見たときの複数の第４の端子７の形状と配置は、主要部分２Ｍの上面２Ｍａの上側から見たときの複数の第３の端子６の形状と配置に対して鏡像関係にある。
【００５８】
図５に示したように、複数の第１の端子４は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子４を含んでいる。具体的には、複数の第１の端子４は、端子列４１Ｃを形成するようにＸ方向に並ぶ４つの第１の端子４Ｃ１１，４Ｃ１２，４Ｃ１３，４Ｃ１４と、端子列４１Ｒ１を形成するようにＸ方向に並ぶ４つの第１の端子４Ｒ１１，４Ｒ１２，４Ｒ１３，４Ｒ１４と、端子列４１Ｒ２を形成するようにＸ方向に並ぶ４つの第１の端子４Ｒ１５，４Ｒ１６，４Ｒ１７，４Ｒ１８とを含んでいる。Ｘ方向は、第１の方向に対応する。端子列４１Ｃ，４１Ｒ１，４１Ｒ２は、いずれも第１の端子列に対応する。
【００５９】
複数の第２の端子５は、第２の端子列を形成するように第１の方向に並ぶ２つ以上の第２の端子５を含んでいる。具体的には、複数の第２の端子５は、端子列５１Ｃを形成するようにＸ方向に並ぶ４つの第２の端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４と、端子列５１Ｒ１を形成するようにＸ方向に並ぶ４つの第２の端子５Ｒ１１，５Ｒ１２，５Ｒ１３，５Ｒ１４と、端子列５１Ｒ２を形成するようにＸ方向に並ぶ４つの第２の端子５Ｒ１５，５Ｒ１６，５Ｒ１７，５Ｒ１８とを含んでいる。端子列５１Ｃ，５１Ｒ１，５１Ｒ２は、いずれも第２の端子列に対応する。
【００６０】
複数の第１の端子４と複数の第２の端子５の少なくとも一方は、更に、第１または第２の端子列に対して第１の方向（Ｘ方向）に直交する第２の方向に隣接する第３の端子列を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１または第２の端子を含んでいる。本実施の形態では、特に、複数の第１の端子４と複数の第２の端子５の両方が、第３の端子列を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１または第２の端子を含んでいる。
【００６１】
具体的には、複数の第１の端子４は、端子列４２Ｃを形成するようにＸ方向に並ぶ４つの第１の端子４Ｃ２１，４Ｃ２２，４Ｃ２３，４Ｃ２４と、端子列４２Ｒ１を形成するようにＸ方向に並ぶ４つの第１の端子４Ｒ２１，４Ｒ２２，４Ｒ２３，４Ｒ２４と、端子列４２Ｒ２を形成するようにＸ方向に並ぶ４つの第１の端子４Ｒ２５，４Ｒ２６，４Ｒ２７，４Ｒ２８とを含んでいる。端子列４２Ｃは、端子列４１Ｃに対してＹ方向に隣接している。端子列４２Ｒ１は、端子列４１Ｒ１に対してＹ方向に隣接している。端子列４２Ｒ２は、端子列４１Ｒ２に対してＹ方向に隣接している。Ｙ方向は、第２の方向に対応する。端子列４２Ｃ，４２Ｒ１，４２Ｒ２は、いずれも第３の端子列に対応する。
【００６２】
第１の端子列と、これに隣接する第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第１の端子列を形成する２つ以上の第１の端子のうちの１つと第３の端子列を形成する２つ以上の第１の端子のうちの１つであって、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、第１の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対（４Ｃ１１，４Ｃ２２）、（４Ｃ１２，４Ｃ２３）、（４Ｃ１３，４Ｃ２４）、（４Ｃ１４，４Ｃ２１）、（４Ｒ１１，４Ｒ２２）、（４Ｒ１２，４Ｒ２３）、（４Ｒ１３，４Ｒ２４）、（４Ｒ１４，４Ｒ２１）、（４Ｒ１５，４Ｒ２６）、（４Ｒ１６，４Ｒ２７）、（４Ｒ１７，４Ｒ２８）、（４Ｒ１８，４Ｒ２５）が形成されている。
【００６３】
複数の第２の端子５は、端子列５２Ｃを形成するようにＸ方向に並ぶ４つの第２の端子５Ｃ２１，５Ｃ２２，５Ｃ２３，５Ｃ２４と、端子列５２Ｒ１を形成するようにＸ方向に並ぶ４つの第２の端子５Ｒ２１，５Ｒ２２，５Ｒ２３，５Ｒ２４と、端子列５２Ｒ２を形成するようにＸ方向に並ぶ４つの第２の端子５Ｒ２５，５Ｒ２６，５Ｒ２７，５Ｒ２８とを含んでいる。端子列５２Ｃは、端子列５１Ｃに対してＹ方向に隣接している。端子列５２Ｒ１は、端子列５１Ｒ１に対してＹ方向に隣接している。端子列５２Ｒ２は、端子列５１Ｒ２に対してＹ方向に隣接している。端子列５２Ｃ，５２Ｒ１，５２Ｒ２は、いずれも第３の端子列に対応する。
【００６４】
第２の端子列と、これに隣接する第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第２の端子列を形成する２つ以上の第２の端子のうちの１つと第３の端子列を形成する２つ以上の第２の端子のうちの１つであって、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、第２の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対（５Ｃ１１，５Ｃ２２）、（５Ｃ１２，５Ｃ２３）、（５Ｃ１３，５Ｃ２４）、（５Ｃ１４，５Ｃ２１）、（５Ｒ１１，５Ｒ２２）、（５Ｒ１２，５Ｒ２３）、（５Ｒ１３，５Ｒ２４）、（５Ｒ１４，５Ｒ２１）、（５Ｒ１５，５Ｒ２６）、（５Ｒ１６，５Ｒ２７）、（５Ｒ１７，５Ｒ２８）、（５Ｒ１８，５Ｒ２５）が形成されている。
【００６５】
複数の第３の端子６は、４つの端子６Ａ１〜６Ａ４を含んでいる。端子６Ａ１〜６Ａ４は、いずれも、第１の端子４に比べて、Ｙ方向に長い形状を有している。複数の第４の端子７は、４つの端子７Ａ１〜７Ａ４を含んでいる。端子７Ａ１〜７Ａ４は、いずれも、第２の端子５に比べて、Ｙ方向に長い形状を有している。
【００６６】
サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、端子の対（４Ｃ１１，５Ｃ１１）、（４Ｃ１２，５Ｃ１２）、（４Ｃ１３，５Ｃ１３）、（４Ｃ１４，５Ｃ１４）、（４Ｒ１１，５Ｒ１１）、（４Ｒ１２，５Ｒ１２）、（４Ｒ１３，５Ｒ１３）、（４Ｒ１４，５Ｒ１４）、（４Ｒ１５，５Ｒ１５）、（４Ｒ１６，５Ｒ１６）、（４Ｒ１７，５Ｒ１７）、（４Ｒ１８，５Ｒ１８）、（４Ｃ２１，５Ｃ２１）、（４Ｃ２２，５Ｃ２２）、（４Ｃ２３，５Ｃ２３）、（４Ｃ２４，５Ｃ２４）、（４Ｒ２１，５Ｒ２１）、（４Ｒ２２，５Ｒ２２）、（４Ｒ２３，５Ｒ２３）、（４Ｒ２４，５Ｒ２４）、（４Ｒ２５，５Ｒ２５）、（４Ｒ２６，５Ｒ２６）、（４Ｒ２７，５Ｒ２７）、（４Ｒ２８，５Ｒ２８）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子の位置は一致している。
【００６７】
次に、複数のワイヤＷについて詳しく説明する。複数のワイヤＷは、本体２の側面２ｃに配置されて主要部分２Ｍ内の全ての階層部分１０Ｓ１，１０Ｓ２を経由する。複数のワイヤＷは、端子の対（４Ｃ１１，５Ｃ１１）、（４Ｃ１２，５Ｃ１２）、（４Ｃ１３，５Ｃ１３）、（４Ｃ１４，５Ｃ１４）、（４Ｒ１１，５Ｒ１１）、（４Ｒ１２，５Ｒ１２）、（４Ｒ１３，５Ｒ１３）、（４Ｒ１４，５Ｒ１４）、（４Ｒ１５，５Ｒ１５）、（４Ｒ１６，５Ｒ１６）、（４Ｒ１７，５Ｒ１７）、（４Ｒ１８，５Ｒ１８）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子同士を電気的に接続するワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８，ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４を含んでいる。
【００６８】
ワイヤＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０Ｓ１，１０Ｓ２に共通する用途を有する。従って、これらは、本発明における共通ワイヤに対応する。ワイヤＷＲ１，ＷＲ５は、互いに異なる階層部分によって利用される。従って、これらは、本発明における階層依存ワイヤに対応する。
【００６９】
ワイヤＷＡ１〜ＷＡ４，ＷＣ１，ＷＲ１，ＷＲ５は、半導体チップ３０との電気的接続に用いられる。従って、これらは、本発明におけるチップ接続ワイヤに対応する。ＷＣ２〜ＷＣ４，ＷＲ２〜ＷＲ４，ＷＲ６〜ＷＲ８は、半導体チップ３０に電気的に接続されていない。従って、これらは、本発明におけるバイパスワイヤに対応する。
【００７０】
次に、複数の電極３２について詳しく説明する。本実施の形態では、複数の端子４，６は、階層部分１０Ｓ１における複数の電極３２を用いて構成され、複数の端子５，７は、階層部分１０Ｓ２における複数の電極３２を用いて構成されている。
【００７１】
図６および図７は、階層部分１０Ｓ１における複数の電極３２の形状と配置を示している。階層部分１０Ｓ２における半導体チップ３０の第１の面３０ａ側から見た複数の電極３２の形状と配置は、図６および図７に示した複数の電極３２の形状と配置に対して鏡像関係にある。
【００７２】
複数の電極３２は、電極３２Ｃ１１〜３２Ｃ１４，３２Ｃ２１〜３２Ｃ２４，３２Ｒ１１〜３２Ｒ１８，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２を含んでいる。なお、図７では、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２以外の電極の符号を省略している。
【００７３】
階層部分１０Ｓ１における電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８，３２Ｃ２１〜３２Ｃ２４，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４は、端子４Ｃ１１〜４Ｃ１４，４Ｒ１１〜４Ｒ１８，４Ｃ２１〜４Ｃ２４，４Ｒ２１〜４Ｒ２８，６Ａ１〜６Ａ４を構成するために用いられる端子構成部を含んでいる。
【００７４】
階層部分１０Ｓ２における電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８，３２Ｃ２１〜３２Ｃ２４，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４は、端子５Ｃ１１〜５Ｃ１４，５Ｒ１１〜５Ｒ１８，５Ｃ２１〜５Ｃ２４，５Ｒ２１〜５Ｒ２８，７Ａ１〜７Ａ４を構成するために用いられる端子構成部を含んでいる。
【００７５】
電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８，３２Ａ１〜３２Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された端面を有し、この端面を介して、ワイヤＷＣ１〜ＷＣ４，ＷＲ１〜ＷＲ８，ＷＡ１〜ＷＡ４に電気的に接続されている。電極３２Ａ１〜３２Ａ４は、本発明における共通電極に対応する。
【００７６】
電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８と、電極３２Ｃ２１〜３２Ｃ２４，３２Ｒ２１〜３２Ｒ２８の間において、互いに電気的に接続された２つの電極からなる電極の対が複数形成されている。この２つの電極は、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、互いに電気的に接続された２つの電極からなる電極の対（３２Ｃ１１，３２Ｃ２２）、（３２Ｃ１２，３２Ｃ２３）、（３２Ｃ１３，３２Ｃ２４）、（３２Ｃ１４，３２Ｃ２１）、（３２Ｒ１１，３２Ｒ２２）、（３２Ｒ１２，３２Ｒ２３）、（３２Ｒ１３，３２Ｒ２４）、（３２Ｒ１４，３２Ｒ２１）、（３２Ｒ１５，３２Ｒ２６）、（３２Ｒ１６，３２Ｒ２７）、（３２Ｒ１７，３２Ｒ２８）、（３２Ｒ１８，３２Ｒ２５）が形成されている。
【００７７】
電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。従って、これらは、本発明におけるチップ接続電極に対応する。図６において、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８，３２Ｃ２１〜３２Ｃ２４，３２Ｒ２１〜３２Ｒ２８は、半導体チップ３０に接触しない。電極３２Ｄ１，３２Ｄ２は、いずれかの端子を構成するために用いられない。
【００７８】
電極３２Ｄ１は、絶縁部３１の端面３１ｃに配置された端面を有している。この端面は、電極３２Ｃ１１の端面の近傍に配置されている。電極３２Ｄ２は、分岐した第１および第２の枝部を有している。第１および第２の枝部は、それぞれ絶縁部３１の端面３１ｃに配置された端面を有している。第１の枝部の端面は、電極３２Ｒ１１の端面の近傍に配置されている。第２の枝部の端面は、電極３２Ｒ１５の端面の近傍に配置されている。
【００７９】
階層部分１０Ｓ１，１０Ｓ２では、ワイヤＷＣ１が幅広に形成されることによって電極３２Ｄ１の端面に接している。これにより、階層部分１０Ｓ１，１０Ｓ２の電極３２Ｄ１は、ワイヤＷＣ１に電気的に接続されている。また、階層部分１０Ｓ１では、ワイヤＷＲ１が部分的に幅広に形成されることによって電極３２Ｄ２の第１の枝部の端面に接している。これにより、階層部分１０Ｓ１の電極３２Ｄ２は、ワイヤＷＲ１に電気的に接続されている。また、階層部分１０Ｓ２では、ワイヤＷＲ５が部分的に幅広に形成されることによって電極３２Ｄ２の第２の枝部の端面に接している。これにより、階層部分１０Ｓ２の電極３２Ｄ２は、ワイヤＷＲ５に電気的に接続されている。電極３２Ｄ２は、本発明における選択的接続電極に対応する。
【００８０】
階層部分１０Ｓ１，１０Ｓ２では、絶縁部３１は、複数の電極のうちの複数の端子構成部を覆わずに、半導体チップ３０の第１の面３０ａと複数の電極の他の部分を覆っている。絶縁部３１によって覆われていない複数の端子構成部は、それぞれ導体パッドを形成している。この導体パッドの上には導体層が形成されている。階層部分１０Ｓ１における複数の端子構成部および複数の導体層は、複数の端子４，６を構成している。階層部分１０Ｓ２における複数の端子構成部および複数の導体層は、複数の端子５，７を構成している。このように、本実施の形態では、複数の端子４，６は、階層部分１０Ｓ１における複数の電極（複数の端子構成部）を用いて構成されている。階層部分１０Ｓ１の複数の電極における絶縁部３１に覆われた部分のうちの一部は、上面配線８となる。また、複数の端子５，７は、階層部分１０Ｓ２における複数の電極（複数の端子構成部）を用いて構成されている。階層部分１０Ｓ２の複数の電極における絶縁部３１に覆われた部分のうちの一部は、下面配線９となる。図１ないし図４では、階層部分１０Ｓ１，１０Ｓ２における絶縁部３１の一部を破線で表している。
【００８１】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ２１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ２１によれば、複合型積層チップパッケージ２１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
【００８２】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
【００８３】
次に、基準の相対的位置関係と特定の相対的位置関係について詳しく説明する。まず、図２を参照して、基準の相対的位置関係について説明する。基準の相対的位置関係は、サブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、サブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致すると共に、サブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するものである。基準の相対的位置関係では、Ｚ方向から見たときに位置が一致するサブパッケージ１Ｌにおける端子４，６とサブパッケージ１Ｕにおける端子５，７とが互いに接し電気的に接続される。このようにして、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成される。
【００８４】
図１に示した特定の相対的位置関係では、基準の相対的位置関係を基準にして、第２のサブパッケージ１ＵがＹ方向（第２の方向）にずれている。特定の相対的位置関係では、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対の組み合わせが、基準の相対的位置関係とは異なる。図１に示した例では、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、本体２の側面２ｃから本体２の側面２ｄに向かう方向にずれている。しかし、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｄから側面２ｃに向かう方向にずれたものであってもよい。
【００８５】
図１に示した特定の相対的位置関係では、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対は、（４Ｃ２１，５Ｃ１１）、（４Ｃ２２，５Ｃ１２）、（４Ｃ２３，５Ｃ１３）、（４Ｃ２４，５Ｃ１４）、（４Ｒ２１，５Ｒ１１）、（４Ｒ２２，５Ｒ１２）、（４Ｒ２３，５Ｒ１３）、（４Ｒ２４，５Ｒ１４）、（４Ｒ２５，５Ｒ１５）、（４Ｒ２６，５Ｒ１６）、（４Ｒ２７，５Ｒ１７）、（４Ｒ２８，５Ｒ１８）である。
【００８６】
図示しないが、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｄから側面２ｃに向かう方向にずれた特定の相対的位置関係では、第２のサブパッケージ１Ｕにおける端子５Ｃ２１〜５Ｃ２４，５Ｒ２１〜５Ｒ２８，７Ａ１〜７Ａ４が、第１のサブパッケージ１Ｌにおける端子４Ｃ１１〜４Ｃ１４，４Ｒ１１〜４Ｒ１８，６Ａ１〜６Ａ４に接し電気的に接続される。
【００８７】
前述の端子６Ａ１〜６Ａ４，７Ａ１〜７Ａ４の形状と配置により、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、第１のサブパッケージ１Ｌにおける端子６Ａ１〜６Ａ４と、第２のサブパッケージ１Ｕにおける端子７Ａ１〜７Ａ４の間では、互いに接し電気的に接続される端子の対（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）が形成される。
【００８８】
次に、図１に示した複合型積層チップパッケージ２１と図２に示した複合型積層チップパッケージ２２における複数の信号の流れについて説明する。図８は、図１に示した複合型積層チップパッケージ２１における複数の信号の流れを示す説明図である。図９は、図２に示した複合型積層チップパッケージ２２における複数の信号の流れを示す説明図である。
【００８９】
図８の（ａ），（ｂ），（ｃ），（ｄ）は、図１に示した複合型積層チップパッケージ２１におけるサブパッケージ１Ａ，１Ｂ，１Ｃ，１Ｄにおける端子４Ｃ１１〜４Ｃ１４，４Ｃ２１〜４Ｃ２４，５Ｃ１１〜５Ｃ１４，５Ｃ２１〜５Ｃ２４と、それらに現れる信号を表している。図９の（ａ），（ｂ），（ｃ），（ｄ）は、図２に示した複合型積層チップパッケージ２２におけるサブパッケージ１Ａ，１Ｂ，１Ｃ，１Ｄにおける端子４Ｃ１１〜４Ｃ１４，４Ｃ２１〜４Ｃ２４，５Ｃ１１〜５Ｃ１４，５Ｃ２１〜５Ｃ２４と、それらに現れる信号を表している。図８，９中の記号Ｓ１，Ｓ２，Ｓ３，Ｓ４は信号を表している。
【００９０】
１つのサブパッケージ１Ｓにおいて、互いに電気的に接続された複数の端子に現れる信号は同じである。すなわち、端子４Ｃ２１，４Ｃ２２，４Ｃ２３，４Ｃ２４に現れる信号は、端子４Ｃ１４，４Ｃ１１，４Ｃ１２，４Ｃ１３に現れる信号と同じである。端子５Ｃ２１，５Ｃ２２，５Ｃ２３，５Ｃ２４に現れる信号は、端子５Ｃ１４，５Ｃ１１，５Ｃ１２，５Ｃ１３に現れる信号と同じである。また、端子５Ｃ１１〜５Ｃ１４，５Ｃ２１〜５Ｃ２４に現れる信号は、端子４Ｃ１１〜４Ｃ１４，４Ｃ２１〜４Ｃ２４に現れる信号と同じである。
【００９１】
図８には、（ｄ）に示したように、サブパッケージ１Ｄにおける端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４に信号Ｓ４，Ｓ１，Ｓ２，Ｓ３が与えられた例を示している。この場合、サブパッケージ１Ｄでは、端子４Ｃ１１，４Ｃ１２，４Ｃ１３，４Ｃ１４に信号Ｓ４，Ｓ１，Ｓ２，Ｓ３が現れ、端子４Ｃ２１，４Ｃ２２，４Ｃ２３，４Ｃ２４に信号Ｓ３，Ｓ４，Ｓ１，Ｓ２が現れる。
【００９２】
図１に示した特定の相対的位置関係では、サブパッケージ１Ｃの端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４は、サブパッケージ１Ｄの端子４Ｃ２１，４Ｃ２２，４Ｃ２３，４Ｃ２４に接している。そのため、図８（ｃ）に示したように、サブパッケージ１Ｃでは、端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４に信号Ｓ３，Ｓ４，Ｓ１，Ｓ２が伝達され、その結果、端子４Ｃ１１，４Ｃ１２，４Ｃ１３，４Ｃ１４に信号Ｓ３，Ｓ４，Ｓ１，Ｓ２が現れ、端子４Ｃ２１，４Ｃ２２，４Ｃ２３，４Ｃ２４に信号Ｓ２，Ｓ３，Ｓ４，Ｓ１が現れる。
【００９３】
図８（ｂ）に示したように、サブパッケージ１Ｂでは、端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４に信号Ｓ２，Ｓ３，Ｓ４，Ｓ１が伝達され、その結果、端子４Ｃ１１，４Ｃ１２，４Ｃ１３，４Ｃ１４に信号Ｓ２，Ｓ３，Ｓ４，Ｓ１が現れ、端子４Ｃ２１，４Ｃ２２，４Ｃ２３，４Ｃ２４に信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が現れる。
【００９４】
図８（ａ）に示したように、サブパッケージ１Ａでは、端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４に信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が伝達され、その結果、端子４Ｃ１１，４Ｃ１２，４Ｃ１３，４Ｃ１４に信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が現れ、端子４Ｃ２１，４Ｃ２２，４Ｃ２３，４Ｃ２４に信号Ｓ４，Ｓ１，Ｓ２，Ｓ３が現れる。
【００９５】
階層部分１０Ｓ１，１０Ｓ２では、端子４Ｃ１１，５Ｃ１１は、ワイヤＷＣ１、電極３２Ｄ１を介して半導体チップ３０に電気的に接続されている。上述のように、図１に示した特定の相対的位置関係では、サブパッケージ１Ｓ毎に、端子４Ｃ１１，５Ｃ１１に現れる信号が異なる。従って、図１に示した複合型積層チップパッケージ２１では、異なるサブパッケージ１Ｓにおいて互いに対応する階層に位置する半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号を、サブパッケージ１Ｓ毎に変えることができる。図８に示した例では、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は、サブパッケージ１Ａでは信号Ｓ１であり、サブパッケージ１Ｂでは信号Ｓ２であり、サブパッケージ１Ｃでは信号Ｓ３であり、サブパッケージ１Ｄでは信号Ｓ４である。
【００９６】
一方、図２に示した基準の相対的位置関係では、図９に示したように、端子４Ｃ１１〜４Ｃ１４，４Ｃ２１〜４Ｃ２４，５Ｃ１１〜５Ｃ１４，５Ｃ２１〜５Ｃ２４に現れる信号は、サブパッケージ１Ｓ毎に異なることはない。図９には、サブパッケージ１Ｄにおける端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４に信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が与えられた例を示している。図２に示した複合型積層チップパッケージ２２では、全てのサブパッケージ１Ａ〜１Ｄにおいて、互いに対応する階層に位置する半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は同じである。
【００９７】
図８，９を参照して説明した信号の流れの態様は、端子４Ｒ１１〜４Ｒ１４，４Ｒ２１〜４Ｒ２４，５Ｒ１１〜５Ｒ１４，５Ｒ２１〜５Ｒ２４の組、および端子４Ｒ１５〜４Ｒ１８，４Ｒ２５〜４Ｒ２８，５Ｒ１５〜５Ｒ１８，５Ｒ２５〜５Ｒ２８の組にも当てはまる。
【００９８】
ここで、図１に示した複合型積層チップパッケージ２１において、サブパッケージ１Ｄの端子５Ｒ１１〜５Ｒ１４に信号Ｓ４，Ｓ１，Ｓ２，Ｓ３が対応付けられている場合を考える。この場合、階層部分１０Ｓ１内の半導体チップ３０に対してワイヤＷＲ１、電極３２Ｄ２を介して対応付けられる信号は、サブパッケージ１Ａでは信号Ｓ１であり、サブパッケージ１Ｂでは信号Ｓ２であり、サブパッケージ１Ｃでは信号Ｓ３であり、サブパッケージ１Ｄでは信号Ｓ４である。これに対し、図２に示した複合型積層チップパッケージ２２では、全てのサブパッケージ１Ａ〜１Ｄにおいて、階層部分１０Ｓ１内の半導体チップ３０に対してワイヤＷＲ１、電極３２Ｄ２を介して対応付けられる信号は同じである。
【００９９】
また、図１に示した複合型積層チップパッケージ２１において、サブパッケージ１Ｄの端子５Ｒ１５〜５Ｒ１８に信号Ｓ４，Ｓ１，Ｓ２，Ｓ３が対応付けられている場合を考える。この場合、階層部分１０Ｓ２内の半導体チップ３０に対してワイヤＷＲ５、電極３２Ｄ２を介して対応付けられる信号は、サブパッケージ１Ａでは信号Ｓ１であり、サブパッケージ１Ｂでは信号Ｓ２であり、サブパッケージ１Ｃでは信号Ｓ３であり、サブパッケージ１Ｄでは信号Ｓ４である。これに対し、図２に示した複合型積層チップパッケージ２２では、全てのサブパッケージ１Ａ〜１Ｄにおいて、階層部分１０Ｓ２内の半導体チップ３０に対してワイヤＷＲ５、電極３２Ｄ２を介して対応付けられる信号は同じである。
【０１００】
このように、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを図１に示した特定の相対的位置関係で配置して、複合型積層チップパッケージ２１を構成することにより、サブパッケージ１Ｓ内の１つ以上の半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることが可能になる。
【０１０１】
以下、本実施の形態に係る複合型積層チップパッケージ２１を用いてメモリデバイスを実現する場合を例にとって、複合型積層チップパッケージ２１について更に詳しく説明する。図１０は、本実施の形態に係る複合型積層チップパッケージ２１を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
【０１０２】
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１に示したサブパッケージ１Ａにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｃにおける階層部分１０Ｓ１，１０Ｓ２、ならびにサブパッケージ１Ｄにおける階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、複合型積層チップパッケージ２１とは別に設けられ、サブパッケージ１Ａの複数の端子４，６またはサブパッケージ１Ｄの複数の端子５，７に電気的に接続される。
【０１０３】
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
【０１０４】
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
【０１０５】
図１０に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図１０に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
【０１０６】
図１０に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
【０１０７】
以下、図１に示した複合型積層チップパッケージ２１を用いて図１０に示したメモリデバイスを実現した場合における複数の信号の流れについて説明する。図１に示した複合型積層チップパッケージ２１のサブパッケージ１Ａ〜１Ｄにおいて、端子６Ａ１，７Ａ１およびワイヤＷＡ１は互いに電気的に接続され、端子６Ａ２，７Ａ２およびワイヤＷＡ２は互いに電気的に接続され、端子６Ａ３，７Ａ３およびワイヤＷＡ３は互いに電気的に接続され、端子６Ａ４，７Ａ４およびワイヤＷＡ４は互いに電気的に接続されている。このようして、サブパッケージ１Ａの端子６Ａ１〜６Ａ４からサブパッケージ１Ｄの端子７Ａ１〜７Ａ４に至る複数の電気的経路が形成される。この複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【０１０８】
サブパッケージ１Ａの端子４Ｃ１１またはサブパッケージ１Ｄの端子５Ｃ１２には、チップイネーブル信号ＣＥ１が与えられる。サブパッケージ１Ａの端子４Ｃ１２またはサブパッケージ１Ｄの端子５Ｃ１３には、チップイネーブル信号ＣＥ２が与えられる。サブパッケージ１Ａの端子４Ｃ１３またはサブパッケージ１Ｄの端子５Ｃ１４には、チップイネーブル信号ＣＥ３が与えられる。サブパッケージ１Ａの端子４Ｃ１４またはサブパッケージ１Ｄの端子５Ｃ１１には、チップイネーブル信号ＣＥ４が与えられる。
【０１０９】
チップイネーブル信号ＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４は、図８における信号Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応する。図８を参照した説明から理解されるように、複合型積層チップパッケージ２１において、チップイネーブル信号ＣＥ１は、サブパッケージ１Ａの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ与えられる。同様に、チップイネーブル信号ＣＥ２は、サブパッケージ１Ｂの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ３，ＭＣ４にのみ与えられる。また、チップイネーブル信号ＣＥ３は、サブパッケージ１Ｃの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ５，ＭＣ６にのみ与えられる。また、チップイネーブル信号ＣＥ４は、サブパッケージ１Ｄの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ７，ＭＣ８にのみ与えられる。
【０１１０】
また、半導体チップ３０は、電極３２Ｄ２よりレディー／ビジー信号を出力する。サブパッケージ１Ａの階層部分１０Ｓ１では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ１が出力される。この信号Ｒ／Ｂ１は、サブパッケージ１ＡのワイヤＷＲ１に伝達され、サブパッケージ１Ａの端子４Ｒ１１またはサブパッケージ１Ｄの端子５Ｒ１２より出力される。サブパッケージ１Ａの階層部分１０Ｓ２では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ２が出力される。この信号Ｒ／Ｂ２は、サブパッケージ１ＡのワイヤＷＲ５に伝達され、サブパッケージ１Ａの端子４Ｒ１５またはサブパッケージ１Ｄの端子５Ｒ１６より出力される。
【０１１１】
サブパッケージ１Ｂの階層部分１０Ｓ１では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ３が出力される。この信号Ｒ／Ｂ３は、サブパッケージ１ＢのワイヤＷＲ１に伝達され、サブパッケージ１Ａの端子４Ｒ１２またはサブパッケージ１Ｄの端子５Ｒ１３より出力される。サブパッケージ１Ｂの階層部分１０Ｓ２では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ４が出力される。この信号Ｒ／Ｂ４は、サブパッケージ１ＢのワイヤＷＲ５に伝達され、サブパッケージ１Ａの端子４Ｒ１６またはサブパッケージ１Ｄの端子５Ｒ１７より出力される。
【０１１２】
サブパッケージ１Ｃの階層部分１０Ｓ１では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ５が出力される。この信号Ｒ／Ｂ５は、サブパッケージ１ＣのワイヤＷＲ１に伝達され、サブパッケージ１Ａの端子４Ｒ１３またはサブパッケージ１Ｄの端子５Ｒ１４より出力される。サブパッケージ１Ｃの階層部分１０Ｓ２では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ６が出力される。この信号Ｒ／Ｂ６は、サブパッケージ１ＣのワイヤＷＲ５に伝達され、サブパッケージ１Ａの端子４Ｒ１７またはサブパッケージ１Ｄの端子５Ｒ１８より出力される。
【０１１３】
サブパッケージ１Ｄの階層部分１０Ｓ１では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ７が出力される。この信号Ｒ／Ｂ７は、サブパッケージ１ＤのワイヤＷＲ１に伝達され、サブパッケージ１Ａの端子４Ｒ１４またはサブパッケージ１Ｄの端子５Ｒ１１より出力される。サブパッケージ１Ｄの階層部分１０Ｓ２では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ８が出力される。この信号Ｒ／Ｂ８は、サブパッケージ１ＤのワイヤＷＲ５に伝達され、サブパッケージ１Ａの端子４Ｒ１８またはサブパッケージ１Ｄの端子５Ｒ１５より出力される。
【０１１４】
以上説明したように、図１に示した複合型積層チップパッケージ２１によれば、同じ構成のサブパッケージ１Ａ〜１Ｄの互いに対応する階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、サブパッケージ１Ａ〜１Ｄ毎に容易に変えることができる。
【０１１５】
次に、図１１を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図１１に示したメモリセル６０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル６０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル６０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル６０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
【０１１６】
次に、本実施の形態に係る積層用チップパッケージであるサブパッケージ１Ｓの製造方法について説明する。本実施の形態に係るサブパッケージ１Ｓの製造方法は、サブパッケージ１Ｓを複数個製造する方法である。この方法は、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、サブパッケージ１Ｓを複数個作製する工程とを備えている。
【０１１７】
以下、図１２ないし図２４を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハ１０１を作製する。図１２は、基礎構造物前ウェハ１０１を示す平面図である。図１３は、図１２に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図１４は、図１３における１４−１４線断面図である。
【０１１８】
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。以下、階層部分１０Ｓ１内の半導体チップ３０となる予定の半導体チップ予定部３０Ｐと、階層部分１０Ｓ２内の半導体チップ３０となる予定の半導体チップ予定部３０Ｐとを区別する場合には、前者を符号３０Ｐ１で表し、後者を符号３０Ｐ２で表す。
【０１１９】
本実施の形態では、特に、図１２ないし図１４に示したように、基礎構造物前ウェハ１０１を作製する工程では、半導体チップ予定部３０Ｐ１と半導体チップ予定部３０Ｐ２とが、少なくとも一方向に交互に隣り合って配置されるように、基礎構造物前ウェハ１０１を作製する。図１２では、半導体チップ予定部３０Ｐ１，３０Ｐ２を記号Ｐ１，Ｐ２で表している。図１２には、半導体チップ予定部３０Ｐ１，３０Ｐ２が縦方向にのみ、交互に隣り合って配置された例を示している。しかし、半導体チップ予定部３０Ｐ１，３０Ｐ２は、横方向にのみ、交互に隣り合って配置されていてもよいし、縦方向と横方向のいずれにも、交互に隣り合って配置されていてもよい。基礎構造物前ウェハ１０１において、半導体チップ予定部３０Ｐ１，３０Ｐ２が交互に並ぶ方向における中央を通る仮想の直線を中心として互いに対称な２つの位置には、一方に半導体チップ予定部３０Ｐ１が配置され、他方に半導体チップ予定部３０Ｐ２が配置されている。
【０１２０】
半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図１２は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部（Ｐ１，Ｐ２）を大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部を形成することが可能である。
【０１２１】
図１４に示したように、半導体チップ予定部３０Ｐ１，３０Ｐ２の各々は、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域４７を含んでいる。デバイス形成領域４７は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐ１，３０Ｐ２の各々は、更に、デバイス形成領域４７の上に配置された複数の電極パッド４８と、デバイス形成領域４７の上に配置されたパッシベーション膜４９とを含んでいる。パッシベーション膜４９は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜４９は、複数の電極パッド４８の上面を露出させる複数の開口部を有している。複数の電極パッド４８は、後に形成される電極に対応した位置に配置され、且つデバイス形成領域４７に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド４８およびパッシベーション膜４９により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【０１２２】
図１５は、図１３に示した工程に続く工程を示す平面図である。図１６は、図１５における１６−１６線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐ１，３０Ｐ２の各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図１５では、保護層１０３を省略している。
【０１２３】
隣接する２つの半導体チップ予定部の境界の位置では、隣接する２つの半導体チップ予定部の境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。
【０１２４】
溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
【０１２５】
図１７は、図１６に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド４８およびパッシベーション膜４９を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
【０１２６】
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
【０１２７】
また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。
【０１２８】
また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド４８およびパッシベーション膜４９を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【０１２９】
次に、図１８を参照して、絶縁膜１０６Ｐに、複数の電極パッド４８を露出させるための複数の開口部を形成する工程について説明する。図１８は、図１７に示した工程に続く工程を示している。ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐ１，３０Ｐ２において一括して、図示しないマスクを用いて、絶縁膜１０６Ｐを露光する。マスクは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１３０】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図１８に示したように、半導体チップ予定部３０Ｐ１，３０Ｐ２では、絶縁膜１０６Ｐに、複数の電極パッド４８を露出させるための複数の開口部１０６ａが形成される。現像後の絶縁膜１０６Ｐは、絶縁層１０６となる。
【０１３１】
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、フォトレジスト層において、複数の電極パッド４８に対応する位置に複数の開口部が形成される。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６の一部としてもよい。
【０１３２】
図１９および図２０は、図１８に示した工程に続く工程を示している。図１９は、図２０における１９−１９線断面図である。この工程では、例えばめっき法によって、絶縁層１０６の上に、複数の電極を形成する。複数の電極のうち、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、絶縁層１０６の複数の開口部１０６ａを通して、それぞれ対応する電極パッド４８に接触してこれに電気的に接続される。電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２以外の複数の電極は、半導体チップ予定部３０Ｐ１，３０Ｐ２に接触しない。
【０１３３】
このようにして、図１９および図２０に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【０１３４】
電極は、Ｃｕ等の導電性材料によって形成される。また、電極をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極が形成される。
【０１３５】
図２１は、図１９に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図１８に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。図２１において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。
【０１３６】
図２２は、図２１に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図２１において、破線は、研磨後の第２の面１０９ｂの位置を示している。研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。基礎構造物１１０は、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐ１，３０Ｐ２は、互いに分離されて、それぞれ半導体チップ３０となる。以下、階層部分１０Ｓ１内の半導体チップ３０と階層部分１０Ｓ２内の半導体チップ３０とを区別する場合には、前者を符号３０１で表し、後者を符号３０２で表す。基礎構造物１１０の第１の面１１０ａは、図７に示した半導体チップ３０の第１の面３０ａに対応する。基礎構造物１１０の第２の面１１０ｂは、図７に示した半導体チップ３０の第２の面３０ｂに対応する。
【０１３７】
図２３は、図２２に示した工程に続く工程を示している。この工程では、それ治具１１２に張り付けられた状態の２つの基礎構造物１１０を、第２の面１１０ｂ同士が向き合うように、絶縁性の接着剤によって張り合わせて、２つの基礎構造物１１０の積層体を作製する。このとき、２つの基礎構造物１１０は、半導体チップ３０１と半導体チップ３０２が上下に重なるように張り合わされる。
【０１３８】
図２４は、図２３に示した工程に続く工程を示している。この工程では、まず、２つの基礎構造物１１０の積層体から２つの治具１１２を分離する。次に、各基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、複数の電極における複数の端子構成部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の端子４，５，６，７を形成する。
【０１３９】
端子４，６と端子５，７の少なくとも一方は、半田材料よりなり端子の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。半田層は、電極の表面に、直接または下地層を介して、例えばめっき法によって形成される。
【０１４０】
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，６と端子５，７の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，６と端子５，７の他方は、端子の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。
【０１４１】
このようにして、図２４に示したように、積層された２つの基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図２４において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。
【０１４２】
以下、階層部分１０Ｓ１となる予定の予備階層部分１０Ｐと階層部分１０Ｓ２となる予定の予備階層部分１０Ｐとを区別する場合には、前者を符号１０Ｐ１で表し、後者を符号１０Ｐ２で表す。第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。１つの分離前本体２Ｐは、予備階層部分１０Ｐ１と予備階層部分１０Ｐ２を含んでいる。
【０１４３】
以下、図２５ないし図２８を参照して、第１の積層基礎構造物１１５を用いて、サブパッケージ１Ｓを複数個作製する工程について詳しく説明する。
【０１４４】
図２５および図２６は、図２４に示した工程に続く工程を示している。この工程では、複数の第１の積層基礎構造物１１５を積層し且つ上下に隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する。図２５および図２６には、２０個の第１の積層基礎構造物１１５を積層して第２の積層基礎構造物１２０を作製した例を示している。上下に隣接する２つの第１の積層基礎構造物１１５は、接着剤によって、容易に分離可能に接着される。この例では、図２６に示したように、第２の積層基礎構造物１２０は、積層された２０個の第１の積層基礎構造物１１５を含み、１つの第１の積層基礎構造物１１５は、積層された２つの基礎構造物１１０を含んでいる。従って、第２の積層基礎構造物１２０は、積層された４０個の基礎構造物１１０を含んでいる。ここで、１つの基礎構造物１１０の厚みを５０μｍとし、２つの基礎構造物１１０を接着する接着剤の厚みと上下に隣接する２つの第１の積層基礎構造物１１５を接着する接着剤の厚みを無視すると、第２の積層基礎構造物１２０の厚みは、５０μｍ×４０、すなわち２ｍｍとなる。
【０１４５】
図２７は、図２５および図２６に示した工程に続く工程を示している。この工程では、まず、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図２７は、ブロック１２１の一例を示している。図２７に示したブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に２０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に４つ並んでいる。この例では、ブロック１２１は、８０個の分離前本体２Ｐを含んでいる。
【０１４６】
次に、ブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。配線３をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、配線３の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。
【０１４７】
サブパッケージ１Ｓを作製する工程では、次に、複数個のサブパッケージ１Ｓが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程が行われる。この工程について、図２８を参照して説明する。この工程では、まず、ブロック１２１を、分離前本体２Ｐが積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、図２８における（ａ）に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体２Ｐを含んでいる。この積層体において、隣接する２つの分離前本体２Ｐは、図２５および図２６に示した工程で第２の積層基礎構造物１２０を作製する際に上下に隣接する２つの第１の積層基礎構造物１１５を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、（ａ）に示した積層体に含まれる複数の分離前本体２Ｐを互いに分離する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えたサブパッケージ１Ｓが複数個形成される。図２８における（ｂ）は、１つのサブパッケージ１Ｓを示している。
【０１４８】
以上、図１２ないし図２８を参照して説明した一連の工程により、サブパッケージ１Ｓが複数個作製される。ここまでは、図２４に示したように基礎構造物１１０を２つ含む第１の積層基礎構造物１１５を用いて、階層部分１０を２つ含むサブパッケージ１Ｓを複数個作製する例について説明してきた。しかし、他の実施の形態で説明するように、第１の積層基礎構造物１１５に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なるサブパッケージ１Ｓを作製することができる。
【０１４９】
以下、本実施の形態に係る複合型積層チップパッケージ２１および積層用チップパッケージ（サブパッケージ１Ｓ）の効果について説明する。
【０１５０】
本実施の形態に係る複合型積層チップパッケージ２１では、サブパッケージ１Ｓの複数の第１および第２の端子４，５は、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成されるような形状と配置になっている。特定の相対的位置関係は、対を構成する第１の端子４と第２の端子５の組み合わせが、基準の相対的位置関係とは異なるものである。複合型積層チップパッケージ２１では、第１および第２のサブパッケージ１Ｌ，１Ｕが、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれた、特定の相対的位置関係で配置されている。
【０１５１】
本実施の形態では、特に、図５に示したように、複数の第１の端子４は、第１の端子列（４１Ｃ，４１Ｒ１，４１Ｒ２）を形成するように第１の方向（Ｘ方向）に並ぶ２つ以上の第１の端子４を含んでいる。複数の第１の端子４は、更に、第１の端子列に対して第１の方向（Ｘ方向）に直交する第２の方向（Ｙ方向）に隣接する第３の端子列（４２Ｃ，４２Ｒ１，４２Ｒ２）を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１の端子４を含んでいる。
【０１５２】
複数の第２の端子５は、第２の端子列（５１Ｃ，５１Ｒ１，５１Ｒ２）を形成するように第１の方向（Ｘ方向）に並ぶ２つ以上の第２の端子５を含んでいる。複数の第２の端子５は、更に、第２の端子列に対して第１の方向（Ｘ方向）に直交する第２の方向（Ｙ方向）に隣接する第３の端子列（５２Ｃ，５２Ｒ１，５２Ｒ２）を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第２の端子５を含んでいる。
【０１５３】
第１または第２の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されており、この２つの端子は、第１または第２の端子列を形成する２つ以上の第１または第２の端子のうちの１つと第３の端子列を形成する２つ以上の第１または第２の端子のうちの１つであって、第２の方向（Ｙ方向）に隣り合っていないもの同士である。特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２の方向（Ｙ方向）にずれたものである。
【０１５４】
本実施の形態によれば、図８を参照して説明したように、同じ構成の複数のサブパッケージ１Ｓを、図１に示した特定の相対的位置関係で配置して複合型積層チップパッケージ２１を構成することにより、複合型積層チップパッケージ２１において、サブパッケージ１Ｓ内の１つ以上の半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることが可能になる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層して複合型積層チップパッケージ２１を構成しながら、サブパッケージ１Ｓ毎にその機能を変えることが可能になる。
【０１５５】
なお、本実施の形態において、複数の第１の端子４と複数の第２の端子５の一方のみが、第３の端子列を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１または第２の端子を含んでいてもよい。この場合にも、複数のサブパッケージ１Ｓを特定の相対的位置関係で配置して複合型積層チップパッケージ２１を構成することが可能である。
【０１５６】
本実施の形態に係る複数のサブパッケージ１Ｓを図２に示した基準の相対的位置関係で配置して複合型積層チップパッケージ２２を構成した場合には、複合型積層チップパッケージ２２において、サブパッケージ１Ｓ内の１つ以上の半導体チップ３０に対応付けられる複数の信号を、全てのサブパッケージ１Ｓにおいて同じものにすることができる。この複合型積層チップパッケージ２２は、複数のサブパッケージ１Ｓの機能を同じものにして、複数のサブパッケージ１Ｓを並列的に動作させる場合に適している。
【０１５７】
このように、本実施の形態に係るサブパッケージ１Ｓによれば、同じ構成の複数のサブパッケージ１Ｓの相対的位置関係を変えるだけで、２通りの構成の複合型積層チップパッケージを実現することができる。
【０１５８】
また、本実施の形態に係るサブパッケージ１Ｓにおける複数の第３および第４の端子６，７は、第１のサブパッケージ１Ｌにおける複数の第３の端子６と第２のサブパッケージ１Ｕにおける複数の第４の端子７が、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても互いに接するような形状と配置になっている。これにより、本実施の形態によれば、複合型積層チップパッケージ２１において、サブパッケージ１Ｓ内の１つ以上の半導体チップ３０に対応付けられる複数の信号のうちのいくつかをサブパッケージ１Ｓ毎に変え、且つ複数の信号のうちの他のいくつかを全てのサブパッケージ１Ｓにおいて同じものにすることが可能になる。
【０１５９】
また、本実施の形態に係るサブパッケージ１Ｓでは、複数の端子４，６は、主要部分２Ｍの上面２Ｍａに最も近い階層部分１０Ｓ１における複数の電極３２を用いて構成され、複数の端子５，７は、主要部分２Ｍの下面２Ｍｂに最も近い階層部分１０Ｓ２における複数の電極３２を用いて構成されている。これにより、本実施の形態によれば、複数の端子４，５，６，７を簡単に構成することが可能になる。
【０１６０】
また、本実施の形態に係るサブパッケージ１Ｓでは、複数のワイヤＷは、主要部分２Ｍ内の全ての階層部分１０Ｓ１，１０Ｓ２に共通する用途を有する複数の共通ワイヤＷＡ１〜ＷＡ４と、互いに異なる階層部分によって利用される複数の階層依存ワイヤＷＲ１，ＷＲ５とを含んでいる。複数の電極３２は、共通ワイヤＷＡ１〜ＷＡ４に電気的に接続された共通電極３２Ａ１〜３２Ａ４と、複数の階層依存ワイヤＷＲ１，ＷＲ５のうち、その階層部分が利用する階層依存ワイヤにのみ選択的に、電気的に接続された選択的接続電極３２Ｄ２とを含んでいる。そして、複数の階層部分１０Ｓ１，１０Ｓ２のうちの少なくとも一方において、共通電極３２Ａ１〜３２Ａ４および選択的接続電極３２Ｄ２が半導体チップ３０に電気的に接続されている。これにより、本実施の形態によれば、１つのサブパッケージ１Ｓ内において、階層部分１０毎に、半導体チップ３０が電気的に接続される階層依存ワイヤを変えることができる。
【０１６１】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。始めに、図２９ないし図３５を参照して、本実施の形態に係る複合型積層チップパッケージおよび積層用チップパッケージの構成について説明する。図２９は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図３０は、図２９における４つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。図３１は、本実施の形態に係る積層用チップパッケージの斜視図である。図３２は、下側から見た図３１の積層用チップパッケージを示す斜視図である。図３３は、図３１に示した積層用チップパッケージにおける複数の端子を示す平面図である。図３４は、図３１に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。図３５は、図３４に示した階層部分を示す斜視図である。
【０１６２】
図３０に示した複合型積層チップパッケージ２２は、４つのサブパッケージ１Ａ〜１Ｄを基準の相対的位置関係で配置して構成したものである。図２９に示した本実施の形態に係る複合型積層チップパッケージ２１は、４つのサブパッケージ１Ａ〜１Ｄを、基準の相対的位置関係とは異なる特定の相対的位置関係で配置して構成したものである。
【０１６３】
次に、本実施の形態における複数の端子４，５，６，７について詳しく説明する。図３１および図３２に示したように、サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。図３３は、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の端子４，５，６，７の形状と配置を示している。
【０１６４】
図３３に示したように、複数の第１の端子４は、第１の端子列を形成するように第１の方向に並ぶ２つ以上の第１の端子４を含んでいる。複数の第２の端子５は、第２の端子列を形成するように第１の方向に並ぶ２つ以上の第２の端子５を含んでいる。第１の端子列と第２の端子列の少なくとも一方は、第１の方向に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。本実施の形態では、特に、第１の端子列と第２の端子列の両方が、第１の方向に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。
【０１６５】
具体的には、複数の第１の端子４は、端子列４０Ｃを形成するようにＸ方向に並ぶ５つの第１の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ０１と、端子列４０Ｒ１を形成するようにＸ方向に並ぶ５つの第１の端子４Ｒ１，４Ｒ２，４Ｒ３，４Ｒ４，４Ｒ０１と、端子列４０Ｒ２を形成するようにＸ方向に並ぶ５つの第１の端子４Ｒ５，４Ｒ６，４Ｒ７，４Ｒ８，４Ｒ０５とを含んでいる。そして、各端子列において、両端に位置する２つの端子が電気的に接続されている。Ｘ方向は、第１の方向に対応する。端子列４０Ｃ，４０Ｒ１，４０Ｒ２は、いずれも第１の端子列に対応する。
【０１６６】
また、複数の第２の端子５は、端子列５０Ｃを形成するようにＸ方向に並ぶ５つの第２の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ０１と、端子列５０Ｒ１を形成するようにＸ方向に並ぶ５つの第２の端子５Ｒ１，５Ｒ２，５Ｒ３，５Ｒ４，５Ｒ０１と、端子列５０Ｒ２を形成するようにＸ方向に並ぶ５つの第２の端子５Ｒ５，５Ｒ６，５Ｒ７，５Ｒ８，５Ｒ０５とを含んでいる。そして、各端子列において、両端に位置する２つの端子が電気的に接続されている。端子列５０Ｃ，５０Ｒ１，５０Ｒ２は、いずれも第２の端子列に対応する。
【０１６７】
全ての端子列において、各端子列を構成する５つの端子のピッチは等しい。基準の相対的位置関係を基準にしたときの特定の相対的位置関係における第２のサブパッケージ１Ｕのずれ量は、上記ピッチと等しい。
【０１６８】
端子列４０Ｒ１と端子列４０Ｒ２は、互いにＹ方向にずれた位置に配置されている。端子列５０Ｒ１と端子列５０Ｒ２も、互いにＹ方向にずれた位置に配置されている。
【０１６９】
複数の第３の端子６は、４つの端子６Ａ１〜６Ａ４を含んでいる。端子６Ａ１〜６Ａ４は、いずれも、第１の端子４に比べて、Ｘ方向に長い形状を有している。端子６Ａ１，６Ａ３の組と端子６Ａ２，６Ａ４の組は、互いにＹ方向にずれた位置に配置されている。端子６Ａ１，６Ａ３の間隔、端子６Ａ２，６Ａ４の間隔は、いずれも、基準の相対的位置関係を基準にしたときの特定の相対的位置関係における第２のサブパッケージ１Ｕのずれ量よりも大きくなっている。複数の第４の端子７は、４つの端子７Ａ１〜７Ａ４を含んでいる。端子７Ａ１〜７Ａ４の形状と配置は、端子６Ａ１〜６Ａ４と同様である。
【０１７０】
サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、端子の対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ０１，５Ｃ０１）、（４Ｒ１，５Ｒ１）、（４Ｒ２，５Ｒ２）、（４Ｒ３，５Ｒ３）、（４Ｒ４，５Ｒ４）、（４Ｒ０１，５Ｒ０１）、（４Ｒ５，５Ｒ５）、（４Ｒ６，５Ｒ６）、（４Ｒ７，５Ｒ７）、（４Ｒ８，５Ｒ８）、（４Ｒ０５，５Ｒ０５）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子の位置は一致している。
【０１７１】
次に、複数のワイヤＷについて詳しく説明する。複数のワイヤＷは、本体２の側面２ｃに配置されて主要部分２Ｍ内の全ての階層部分１０Ｓ１，１０Ｓ２を経由する。複数のワイヤＷは、端子の対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ０１，５Ｃ０１）、（４Ｒ１，５Ｒ１）、（４Ｒ２，５Ｒ２）、（４Ｒ３，５Ｒ３）、（４Ｒ４，５Ｒ４）、（４Ｒ０１，５Ｒ０１）、（４Ｒ５，５Ｒ５）、（４Ｒ６，５Ｒ６）、（４Ｒ７，５Ｒ７）、（４Ｒ８，５Ｒ８）、（４Ｒ０５，５Ｒ０５）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子同士を電気的に接続するワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ０１，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ０１，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８，ＷＲ０５，ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４を含んでいる。なお、ワイヤＷＣ０１，ＷＲ０１，ＷＲ０５は設けられていなくてもよい。
【０１７２】
次に、複数の電極３２について詳しく説明する。第１の実施の形態と同様に、複数の端子４，６は、階層部分１０Ｓ１における複数の電極３２を用いて構成され、複数の端子５，７は、階層部分１０Ｓ２における複数の電極３２を用いて構成されている。
【０１７３】
図３４および図３５は、階層部分１０Ｓ１における複数の電極３２の形状と配置を示している。階層部分１０Ｓ２における半導体チップ３０の第１の面３０ａ側から見た複数の電極３２の形状と配置は、図３４および図３５に示した複数の電極３２の形状と配置に対して鏡像関係にある。
【０１７４】
複数の電極３２は、電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０５，３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２を含んでいる。なお、図３５では、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２以外の電極の符号を省略している。
【０１７５】
階層部分１０Ｓ１における電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０５，３２Ａ１〜３２Ａ４は、端子４Ｃ１〜４Ｃ４，４Ｃ０１，４Ｒ１〜４Ｒ８，４Ｒ０１，４Ｒ０５，６Ａ１〜６Ａ４を構成するために用いられる端子構成部を含んでいる。
【０１７６】
階層部分１０Ｓ２における電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０５，３２Ａ１〜３２Ａ４は、端子５Ｃ１〜５Ｃ４，５Ｃ０１，５Ｒ１〜５Ｒ８，５Ｒ０１，５Ｒ０５，７Ａ１〜７Ａ４を構成するために用いられる端子構成部を含んでいる。
【０１７７】
電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０５，３２Ａ１〜３２Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された端面を有し、この端面を介して、ワイヤＷＣ１〜ＷＣ４，ＷＣ０１，ＷＲ１〜ＷＲ８，ＷＲ０１，ＷＲ０５，ＷＡ１〜ＷＡ４に電気的に接続されている。
【０１７８】
電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、第１の実施の形態におけるそれらと同様のものである。電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０５は、半導体チップ３０に接触しない。
【０１７９】
電極３２Ｄ１は、絶縁部３１の端面３１ｃに配置された端面を有している。この端面は、電極３２Ｃ１の端面の近傍に配置されている。電極３２Ｄ２は、分岐した第１および第２の枝部を有している。第１および第２の枝部は、それぞれ絶縁部３１の端面３１ｃに配置された端面を有している。第１の枝部の端面は、電極３２Ｒ１の端面の近傍に配置されている。第２の枝部の端面は、電極３２Ｒ５の端面の近傍に配置されている。
【０１８０】
第１の実施の形態と同様に、階層部分１０Ｓ１，１０Ｓ２では、ワイヤＷＣ１が幅広に形成されることによって電極３２Ｄ１の端面に接している。階層部分１０Ｓ１では、ワイヤＷＲ１が部分的に幅広に形成されることによって電極３２Ｄ２の第１の枝部の端面に接している。階層部分１０Ｓ２では、ワイヤＷＲ５が部分的に幅広に形成されることによって電極３２Ｄ２の第２の枝部の端面に接している。
【０１８１】
次に、本実施の形態における基準の相対的位置関係と特定の相対的位置関係について詳しく説明する。まず、図３０を参照して、基準の相対的位置関係について説明する。基準の相対的位置関係は、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致すると共に、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するものである。基準の相対的位置関係では、Ｚ方向から見たときに位置が一致するサブパッケージ１Ｌにおける端子４，６とサブパッケージ１Ｕにおける端子５，７とが互いに接し電気的に接続される。このようにして、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成される。
【０１８２】
図２９に示した特定の相対的位置関係は、図３０に示した基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれたものである。本実施の形態では、特に、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１ＵがＸ方向（第１の方向）にずれたものである。
【０１８３】
特定の相対的位置関係では、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対の組み合わせが、基準の相対的位置関係とは異なる。図２９に示した例では、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、本体２の側面２ｅから本体２の側面２ｆに向かう方向にずれている。しかし、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｆから側面２ｅに向かう方向にずれたものであってもよい。
【０１８４】
図２９に示した特定の相対的位置関係では、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対は、（４Ｃ２，５Ｃ１）、（４Ｃ３，５Ｃ２）、（４Ｃ４，５Ｃ３）、（４Ｃ０１，５Ｃ４）、（４Ｒ２，５Ｒ１）、（４Ｒ３，５Ｒ２）、（４Ｒ４，５Ｒ３）、（４Ｒ０１，５Ｒ４）、（４Ｒ６，５Ｒ５）、（４Ｒ７，５Ｒ６）、（４Ｒ８，５Ｒ７）、（４Ｒ０５，５Ｒ８）である。
【０１８５】
図示しないが、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｆから側面２ｅに向かう方向にずれた特定の相対的位置関係では、第２のサブパッケージ１Ｕにおける端子５Ｃ２〜５Ｃ４，５Ｃ０１，５Ｒ２〜５Ｒ４，５Ｒ０１，５Ｒ６〜５Ｒ８，５Ｒ０５，７Ａ１〜７Ａ４が、第１のサブパッケージ１Ｌにおける端子４Ｃ１〜４Ｃ４，４Ｒ１〜４Ｒ８，６Ａ１〜６Ａ４に接し、電気的に接続される。
【０１８６】
前述の端子６Ａ１〜６Ａ４，７Ａ１〜７Ａ４の形状と配置により、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、第１のサブパッケージ１Ｌにおける端子６Ａ１〜６Ａ４と、第２のサブパッケージ１Ｕにおける端子７Ａ１〜７Ａ４の間では、互いに接し電気的に接続される端子の対（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）が形成される。
【０１８７】
次に、図２９に示した複合型積層チップパッケージ２１と図３０に示した複合型積層チップパッケージ２２における複数の信号の流れについて説明する。図３６は、図２９に示した複合型積層チップパッケージ２１における複数の信号の流れを示す説明図である。図３７は、図３０に示した複合型積層チップパッケージ２２における複数の信号の流れを示す説明図である。
【０１８８】
図３６の（ａ），（ｂ），（ｃ），（ｄ）は、図２９に示した複合型積層チップパッケージ２１におけるサブパッケージ１Ａ，１Ｂ，１Ｃ，１Ｄにおける端子４Ｃ１〜４Ｃ４，４Ｃ０１，５Ｃ１〜５Ｃ４，５Ｃ０１と、それらに現れる信号を表している。図３７の（ａ），（ｂ），（ｃ），（ｄ）は、図３０に示した複合型積層チップパッケージ２２におけるサブパッケージ１Ａ，１Ｂ，１Ｃ，１Ｄにおける端子４Ｃ１〜４Ｃ４，４Ｃ０１，５Ｃ１〜５Ｃ４，５Ｃ０１と、それらに現れる信号を表している。図３６，３７中の記号Ｓ１，Ｓ２，Ｓ３，Ｓ４は信号を表している。
【０１８９】
１つのサブパッケージ１Ｓにおいて、互いに電気的に接続された複数の端子に現れる信号は同じである。すなわち、端子４Ｃ０１に現れる信号は、端子４Ｃ１に現れる信号と同じである。端子５Ｃ０１に現れる信号は、端子５Ｃ１に現れる信号と同じである。また、端子５Ｃ１〜５Ｃ４，５Ｃ０１に現れる信号は、端子４Ｃ１〜４Ｃ４，４Ｃ０１に現れる信号と同じである。
【０１９０】
図３６には、（ｄ）に示したように、サブパッケージ１Ｄにおける端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４に信号Ｓ４，Ｓ３，Ｓ２，Ｓ１が与えられた例を示している。この場合、サブパッケージ１Ｄでは、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ０１に信号Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ４が現れる。
【０１９１】
図２９に示した特定の相対的位置関係では、サブパッケージ１Ｃの端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４は、サブパッケージ１Ｄの端子４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ０１に接している。そのため、図３６（ｃ）に示したように、サブパッケージ１Ｃでは、端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４に信号Ｓ３，Ｓ２，Ｓ１，Ｓ４が伝達され、その結果、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ０１に信号Ｓ３，Ｓ２，Ｓ１，Ｓ４，Ｓ３が現れる。
【０１９２】
図３６（ｂ）に示したように、サブパッケージ１Ｂでは、端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４に信号Ｓ２，Ｓ１，Ｓ４，Ｓ３が伝達され、その結果、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ０１に信号Ｓ２，Ｓ１，Ｓ４，Ｓ３，Ｓ２が現れる。
【０１９３】
図３６（ａ）に示したように、サブパッケージ１Ａでは、端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４に信号Ｓ１，Ｓ４，Ｓ３，Ｓ２が伝達され、その結果、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ０１に信号Ｓ１，Ｓ４，Ｓ３，Ｓ２，Ｓ１が現れる。
【０１９４】
階層部分１０Ｓ１，１０Ｓ２では、端子４Ｃ１，５Ｃ１は、ワイヤＷＣ１、電極３２Ｄ１を介して半導体チップ３０に電気的に接続されている。上述のように、図２９に示した特定の相対的位置関係では、サブパッケージ１Ｓ毎に、端子４Ｃ１，５Ｃ１に現れる信号が異なる。従って、図２９に示した複合型積層チップパッケージ２１では、異なるサブパッケージ１Ｓにおいて互いに対応する階層に位置する半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号を、サブパッケージ１Ｓ毎に変えることができる。図３６に示した例では、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は、サブパッケージ１Ａでは信号Ｓ１であり、サブパッケージ１Ｂでは信号Ｓ２であり、サブパッケージ１Ｃでは信号Ｓ３であり、サブパッケージ１Ｄでは信号Ｓ４である。
【０１９５】
一方、図３０に示した基準の相対的位置関係では、図３７に示したように、端子４Ｃ１〜４Ｃ４，４Ｃ０１，５Ｃ１〜５Ｃ４，５Ｃ０１に現れる信号は、サブパッケージ１Ｓ毎に異なることはない。図３７には、サブパッケージ１Ｄにおける端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４に信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が与えられた例を示している。図３０に示した複合型積層チップパッケージ２２では、全てのサブパッケージ１Ａ〜１Ｄにおいて、互いに対応する階層に位置する半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は同じである。
【０１９６】
図３６，３７を参照して説明した信号の流れの態様は、端子４Ｒ１〜４Ｒ４，４Ｒ０１，５Ｒ１〜５Ｒ４，５Ｒ０１の組、および端子４Ｒ５〜４Ｒ８，４Ｒ０５，５Ｒ５〜５Ｒ８，５Ｒ０５の組にも当てはまる。
【０１９７】
なお、本実施の形態において、第１の端子列と第２の端子列の一方のみが、第１の方向（Ｘ方向）に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されていてもよい。この場合にも、複数のサブパッケージ１Ｓを特定の相対的位置関係で配置して複合型積層チップパッケージ２１を構成することが可能である。
【０１９８】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１９９】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。始めに、図３８ないし図４４を参照して、本実施の形態に係る複合型積層チップパッケージおよび積層用チップパッケージの構成について説明する。図３８は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図３９は、図３８における２つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。図４０は、本実施の形態に係る積層用チップパッケージの斜視図である。図４１は、下側から見た図４０の積層用チップパッケージを示す斜視図である。図４２は、図４０に示した積層用チップパッケージにおける複数の端子を示す平面図である。図４３は、図４０に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。図４４は、図４３に示した階層部分を示す斜視図である。
【０２００】
図３８に示した本実施の形態に係る複合型積層チップパッケージ２３は、第１のサブパッケージ１Ｌと、この第１のサブパッケージ１Ｌの上に積層され第１のサブパッケージ１Ｌに電気的に接続された第２のサブパッケージ１Ｕとを備えている。第１の実施の形態と同様に、任意のサブパッケージは、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層用チップパッケージである。
【０２０１】
図３９に示した複合型積層チップパッケージ２４は、図３８に示した２つのサブパッケージ１Ｌ，１Ｕを基準の相対的位置関係で配置して構成したものである。図３８に示した本実施の形態に係る複合型積層チップパッケージ２３は、２つのサブパッケージ１Ｌ，１Ｕを、基準の相対的位置関係とは異なる特定の相対的位置関係で配置して構成したものである。
【０２０２】
図４０および図４１に示したように、本実施の形態に係る積層用チップパッケージであるサブパッケージ１Ｓは、主要部分２Ｍを有する本体２と、複数のワイヤＷを含む配線３とを備えている。本実施の形態における主要部分２Ｍは、４つの階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４を含んでいる。４つの階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４は、上から、この順で配置されている。以下、任意の階層部分に関しては、符号１０を付して表す。階層部分１０Ｓ１は、複数の階層部分のうち、主要部分２Ｍの上面２Ｍａに最も近い位置にあるものであるため、本発明における第１の階層部分に対応する。階層部分１０Ｓ４は、複数の階層部分のうち、主要部分２Ｍの下面２Ｍｂに最も近い位置にあるものであるため、本発明における第２の階層部分に対応する。
【０２０３】
階層部分１０Ｓ１と階層部分１０Ｓ４は、それぞれに含まれる半導体チップ３０の第２の面３０ｂ同士が互いに向き合うように配置されている。階層部分１０Ｓ１は、半導体チップ３０の第１の面３０ａが上を向く姿勢で配置されている。階層部分１０Ｓ４は、半導体チップ３０の第１の面３０ａが下を向く姿勢で配置されている。階層部分１０Ｓ２，１０Ｓ３の各々の姿勢は、階層部分１０Ｓ１と同じでもよいし、階層部分１０Ｓ４と同じでもよい。図４０および図４１に示した例では、階層部分１０Ｓ２の姿勢は階層部分１０Ｓ１と同じであり、階層部分１０Ｓ３の姿勢は階層部分１０Ｓ４と同じである。階層部分１０Ｓ１〜１０Ｓ４は、例えば接着剤によって接合されている。
【０２０４】
次に、本実施の形態における複数の端子４，５，６，７について詳しく説明する。図４０および図４１に示したように、サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。図４２は、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の端子４，５，６，７の形状と配置を示している。
【０２０５】
図４２に示したように、複数の第１の端子４は、端子４Ｃ１１〜４Ｃ１４，４Ｒ１１〜４Ｒ１８，４Ｃ２１〜４Ｃ２４，４Ｒ２１〜４Ｒ２８を含んでいる。Ｘ方向に並ぶ２つの端子の組（４Ｃ１１，４Ｃ１２）、（４Ｃ１３，４Ｃ１４）、（４Ｒ１１，４Ｒ１２）、（４Ｒ１３，４Ｒ１４）、（４Ｒ１５，４Ｒ１６）、（４Ｒ１７，４Ｒ１８）は、それぞれ第１の端子列を形成している。また、Ｘ方向に並ぶ２つの端子の組（４Ｃ２１，４Ｃ２２）、（４Ｃ２３，４Ｃ２４）、（４Ｒ２１，４Ｒ２２）、（４Ｒ２３，４Ｒ２４）、（４Ｒ２５，４Ｒ２６）、（４Ｒ２７，４Ｒ２８）は、それぞれ第３の端子列を形成している。第３の端子列（４Ｃ２１，４Ｃ２２）、（４Ｃ２３，４Ｃ２４）、（４Ｒ２１，４Ｒ２２）、（４Ｒ２３，４Ｒ２４）、（４Ｒ２５，４Ｒ２６）、（４Ｒ２７，４Ｒ２８）は、それぞれ、第１の端子列（４Ｃ１１，４Ｃ１２）、（４Ｃ１３，４Ｃ１４）、（４Ｒ１１，４Ｒ１２）、（４Ｒ１３，４Ｒ１４）、（４Ｒ１５，４Ｒ１６）、（４Ｒ１７，４Ｒ１８）に対してＹ方向に隣接している。Ｘ方向は、本発明における第１の方向に対応する。Ｙ方向は、本発明における第２の方向に対応する。
【０２０６】
第１の端子列と、これに隣接する第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第１の端子列を形成する２つの第１の端子のうちの１つと第３の端子列を形成する２つの第１の端子のうちの１つであって、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、第１の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対（４Ｃ１１，４Ｃ２２）、（４Ｃ１２，４Ｃ２１）、（４Ｃ１３，４Ｃ２４）、（４Ｃ１４，４Ｃ２３）、（４Ｒ１１，４Ｒ２２）、（４Ｒ１２，４Ｒ２１）、（４Ｒ１３，４Ｒ２４）、（４Ｒ１４，４Ｒ２３）、（４Ｒ１５，４Ｒ２６）、（４Ｒ１６，４Ｒ２５）、（４Ｒ１７，４Ｒ２８）、（４Ｒ１８，４Ｒ２７）が形成されている。
【０２０７】
複数の第２の端子５は、端子５Ｃ１１〜５Ｃ１４，５Ｒ１１〜５Ｒ１８，５Ｃ２１〜５Ｃ２４，５Ｒ２１〜５Ｒ２８を含んでいる。Ｘ方向に並ぶ２つの端子の組（５Ｃ１１，５Ｃ１２）、（５Ｃ１３，５Ｃ１４）、（５Ｒ１１，５Ｒ１２）、（５Ｒ１３，５Ｒ１４）、（５Ｒ１５，５Ｒ１６）、（５Ｒ１７，５Ｒ１８）は、それぞれ第２の端子列を形成している。また、Ｘ方向に並ぶ２つの端子の組（５Ｃ２１，５Ｃ２２）、（５Ｃ２３，５Ｃ２４）、（５Ｒ２１，５Ｒ２２）、（５Ｒ２３，５Ｒ２４）、（５Ｒ２５，５Ｒ２６）、（５Ｒ２７，５Ｒ２８）は、それぞれ第３の端子列を形成している。第３の端子列（５Ｃ２１，５Ｃ２２）、（５Ｃ２３，５Ｃ２４）、（５Ｒ２１，５Ｒ２２）、（５Ｒ２３，５Ｒ２４）、（５Ｒ２５，５Ｒ２６）、（５Ｒ２７，５Ｒ２８）は、それぞれ、第２の端子列（５Ｃ１１，５Ｃ１２）、（５Ｃ１３，５Ｃ１４）、（５Ｒ１１，５Ｒ１２）、（５Ｒ１３，５Ｒ１４）、（５Ｒ１５，５Ｒ１６）、（５Ｒ１７，５Ｒ１８）に対してＹ方向に隣接している。
【０２０８】
第２の端子列と、これに隣接する第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第２の端子列を形成する２つの第１の端子のうちの１つと第３の端子列を形成する２つの第１の端子のうちの１つであって、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、第２の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対（５Ｃ１１，５Ｃ２２）、（５Ｃ１２，５Ｃ２１）、（５Ｃ１３，５Ｃ２４）、（５Ｃ１４，５Ｃ２３）、（５Ｒ１１，５Ｒ２２）、（５Ｒ１２，５Ｒ２１）、（５Ｒ１３，５Ｒ２４）、（５Ｒ１４，５Ｒ２３）、（５Ｒ１５，５Ｒ２６）、（５Ｒ１６，５Ｒ２５）、（５Ｒ１７，５Ｒ２８）、（５Ｒ１８，５Ｒ２７）が形成されている。
【０２０９】
複数の第３の端子６は、４つの端子６Ａ１〜６Ａ４を含んでいる。複数の第４の端子７は、４つの端子７Ａ１〜７Ａ４を含んでいる。端子６Ａ１〜６Ａ４，７Ａ１〜７Ａ４の形状と配置は、第１の実施の形態と同様である。
【０２１０】
サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに位置が一致する２つの端子の対が複数存在する。この複数の対は、第１の実施の形態と同じである。
【０２１１】
複数のワイヤＷは、本体２の側面２ｃに配置されて主要部分２Ｍ内の全ての階層部分１０Ｓ１〜１０Ｓ４を経由する。複数のワイヤＷは、第１の実施の形態と同様のワイヤＷＣ１〜ＷＣ４，ＷＲ１〜ＷＲ８，ＷＡ１〜ＷＡ４を含んでいる。
【０２１２】
次に、複数の電極３２について詳しく説明する。本実施の形態では、複数の端子４，６は、階層部分１０Ｓ１における複数の電極３２を用いて構成され、複数の端子５，７は、階層部分１０Ｓ４における複数の電極３２を用いて構成されている。
【０２１３】
図４３および図４４は、階層部分１０Ｓ１，１０Ｓ２における複数の電極３２の形状と配置を示している。階層部分１０Ｓ３，１０Ｓ４における半導体チップ３０の第１の面３０ａ側から見た複数の電極３２の形状と配置は、図４３および図４４に示した複数の電極３２の形状と配置に対して鏡像関係にある。
【０２１４】
複数の電極３２は、電極３２Ｃ１１〜３２Ｃ１４，３２Ｃ２１〜３２Ｃ２４，３２Ｒ１１〜３２Ｒ１８，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２を含んでいる。なお、図４４では、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２以外の電極の符号を省略している。
【０２１５】
階層部分１０Ｓ１における電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８，３２Ｃ２１〜３２Ｃ２４，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４は、端子４Ｃ１１〜４Ｃ１４，４Ｒ１１〜４Ｒ１８，４Ｃ２１〜４Ｃ２４，４Ｒ２１〜４Ｒ２８，６Ａ１〜６Ａ４を構成するために用いられる端子構成部を含んでいる。
【０２１６】
階層部分１０Ｓ４における電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８，３２Ｃ２１〜３２Ｃ２４，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４は、端子５Ｃ１１〜５Ｃ１４，５Ｒ１１〜５Ｒ１８，５Ｃ２１〜５Ｃ２４，５Ｒ２１〜５Ｒ２８，７Ａ１〜７Ａ４を構成するために用いられる端子構成部を含んでいる。
【０２１７】
電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８，３２Ａ１〜３２Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された端面を有し、この端面を介して、ワイヤＷＣ１〜ＷＣ４，ＷＲ１〜ＷＲ８，ＷＡ１〜ＷＡ４に電気的に接続されている。
【０２１８】
電極３２Ｃ１１〜３２Ｃ１４，３２Ｒ１１〜３２Ｒ１８と、電極３２Ｃ２１〜３２Ｃ２４，３２Ｒ２１〜３２Ｒ２８の間において、互いに電気的に接続された２つの電極からなる電極の対が複数形成されている。この２つの電極は、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、互いに電気的に接続された２つの電極からなる電極の対（３２Ｃ１１，３２Ｃ２２）、（３２Ｃ１２，３２Ｃ２１）、（３２Ｃ１３，３２Ｃ２４）、（３２Ｃ１４，３２Ｃ２３）、（３２Ｒ１１，３２Ｒ２２）、（３２Ｒ１２，３２Ｒ２１）、（３２Ｒ１３，３２Ｒ２４）、（３２Ｒ１４，３２Ｒ２３）、（３２Ｒ１５，３２Ｒ２６）、（３２Ｒ１６，３２Ｒ２５）、（３２Ｒ１７，３２Ｒ２８）、（３２Ｒ１８，３２Ｒ２７）が形成されている。
【０２１９】
電極３２Ｄ１は、分岐した第１および第２の枝部を有している。第１および第２の枝部は、それぞれ絶縁部３１の端面３１ｃに配置された端面を有している。第１の枝部の端面は、電極３２Ｃ１１の端面の近傍に配置されている。第２の枝部の端面は、電極３２Ｃ１３の端面の近傍に配置されている。
【０２２０】
電極３２Ｄ２は、分岐した第１ないし第４の枝部を有している。第１ないし第４の枝部は、それぞれ絶縁部３１の端面３１ｃに配置された端面を有している。第１の枝部の端面は、電極３２Ｒ１１の端面の近傍に配置されている。第２の枝部の端面は、電極３２Ｒ１３の端面の近傍に配置されている。第３の枝部の端面は、電極３２Ｒ１５の端面の近傍に配置されている。第４の枝部の端面は、電極３２Ｒ１７の端面の近傍に配置されている。
【０２２１】
階層部分１０Ｓ１，１０Ｓ２では、ワイヤＷＣ１が部分的に幅広に形成されることによって電極３２Ｄ１の第１の枝部の端面に接している。これにより、階層部分１０Ｓ１，１０Ｓ２の電極３２Ｄ１は、ワイヤＷＣ１に電気的に接続されている。また、階層部分１０Ｓ１では、ワイヤＷＲ１が部分的に幅広に形成されることによって電極３２Ｄ２の第１の枝部の端面に接している。これにより、階層部分１０Ｓ１の電極３２Ｄ２は、ワイヤＷＲ１に電気的に接続されている。また、階層部分１０Ｓ２では、ワイヤＷＲ３が部分的に幅広に形成されることによって電極３２Ｄ２の第２の枝部の端面に接している。これにより、階層部分１０Ｓ２の電極３２Ｄ２は、ワイヤＷＲ３に電気的に接続されている。
【０２２２】
階層部分１０Ｓ３，１０Ｓ４では、ワイヤＷＣ３が部分的に幅広に形成されることによって電極３２Ｄ１の第２の枝部の端面に接している。これにより、階層部分１０Ｓ３，１０Ｓ４の電極３２Ｄ１は、ワイヤＷＣ３に電気的に接続されている。また、階層部分１０Ｓ３では、ワイヤＷＲ５が部分的に幅広に形成されることによって電極３２Ｄ２の第３の枝部の端面に接している。これにより、階層部分１０Ｓ３の電極３２Ｄ２は、ワイヤＷＲ５に電気的に接続されている。また、階層部分１０Ｓ４では、ワイヤＷＲ７が部分的に幅広に形成されることによって電極３２Ｄ２の第４の枝部の端面に接している。これにより、階層部分１０Ｓ４の電極３２Ｄ２は、ワイヤＷＲ７に電気的に接続されている。
【０２２３】
電極３２Ｄ１，３２Ｄ２は、本発明における選択的接続電極に対応する。ワイヤＷＡ１〜ＷＡ４は、本発明における共通ワイヤに対応する。ワイヤＷＣ１，ＷＣ３，ＷＲ１，ＷＲ３，ＷＲ５，ＷＲ７は、互いに異なる階層部分によって利用される。従って、これらは、本発明における階層依存ワイヤに対応する。
【０２２４】
ワイヤＷＡ１〜ＷＡ４，ＷＣ１，ＷＣ３，ＷＲ１，ＷＲ３，ＷＲ５，ＷＲ７は、半導体チップ３０との電気的接続に用いられる。従って、これらは、本発明におけるチップ接続ワイヤに対応する。ＷＣ２，ＷＣ４，ＷＲ２，ＷＲ４，ＷＲ６，ＷＲ８は、半導体チップ３０に電気的に接続されていない。従って、これらは、本発明におけるバイパスワイヤに対応する。
【０２２５】
次に、本実施の形態における基準の相対的位置関係と特定の相対的位置関係について詳しく説明する。まず、図３９を参照して、基準の相対的位置関係について説明する。基準の相対的位置関係は、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致すると共に、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するものである。基準の相対的位置関係では、Ｚ方向から見たときに位置が一致するサブパッケージ１Ｌにおける端子４，６とサブパッケージ１Ｕにおける端子５，７とが互いに接し電気的に接続される。このようにして、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成される。
【０２２６】
図３８に示した特定の相対的位置関係は、図３９に示した基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれたものである。本実施の形態では、特に、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１ＵがＹ方向（第２の方向）にずれたものである。
【０２２７】
特定の相対的位置関係では、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対の組み合わせが、基準の相対的位置関係とは異なる。図３８に示した例では、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、本体２の側面２ｃから本体２の側面２ｄに向かう方向にずれている。しかし、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｄから側面２ｃに向かう方向にずれたものであってもよい。
【０２２８】
図３８に示した特定の相対的位置関係では、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対は、（４Ｃ２１，５Ｃ１１）、（４Ｃ２２，５Ｃ１２）、（４Ｃ２３，５Ｃ１３）、（４Ｃ２４，５Ｃ１４）、（４Ｒ２１，５Ｒ１１）、（４Ｒ２２，５Ｒ１２）、（４Ｒ２３，５Ｒ１３）、（４Ｒ２４，５Ｒ１４）、（４Ｒ２５，５Ｒ１５）、（４Ｒ２６，５Ｒ１６）、（４Ｒ２７，５Ｒ１７）、（４Ｒ２８，５Ｒ１８）である。
【０２２９】
図示しないが、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｄから側面２ｃに向かう方向にずれた特定の相対的位置関係では、第２のサブパッケージ１Ｕにおける端子５Ｃ２１〜５Ｃ２４，５Ｒ２１〜５Ｒ２８，７Ａ１〜７Ａ４が、第１のサブパッケージ１Ｌにおける端子４Ｃ１１〜４Ｃ１４，４Ｒ１１〜４Ｒ１８，６Ａ１〜６Ａ４に接し電気的に接続される。
【０２３０】
第１の実施の形態と同様に、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、第１のサブパッケージ１Ｌにおける端子６Ａ１〜６Ａ４と、第２のサブパッケージ１Ｕにおける端子７Ａ１〜７Ａ４の間では、互いに接し電気的に接続される端子の対（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）が形成される。
【０２３１】
次に、図３８に示した複合型積層チップパッケージ２３と図３９に示した複合型積層チップパッケージ２４における複数の信号の流れについて説明する。図４５は、図３８に示した複合型積層チップパッケージ２３における複数の信号の流れを示す説明図である。図４６は、図３９に示した複合型積層チップパッケージ２４における複数の信号の流れを示す説明図である。
【０２３２】
図４５の（ａ），（ｂ）は、図３８に示した複合型積層チップパッケージ２３におけるサブパッケージ１Ｕ，１Ｌにおける端子４Ｃ１１，４Ｃ１２，４Ｃ２１，４Ｃ２２，５Ｃ１１，５Ｃ１２，５Ｃ２１，５Ｃ２２と、それらに現れる信号を表している。図４６の（ａ），（ｂ）は、図３９に示した複合型積層チップパッケージ２４におけるサブパッケージ１Ｕ，１Ｌにおける端子４Ｃ１１，４Ｃ１２，４Ｃ２１，４Ｃ２２，５Ｃ１１，５Ｃ１２，５Ｃ２１，５Ｃ２２と、それらに現れる信号を表している。図４５，４６中の記号Ｓ１，Ｓ２は信号を表している。
【０２３３】
１つのサブパッケージ１Ｓにおいて、互いに電気的に接続された複数の端子に現れる信号は同じである。すなわち、端子４Ｃ２１，４Ｃ２２に現れる信号は、端子４Ｃ１２，４Ｃ１１に現れる信号と同じであり、端子５Ｃ２１，５Ｃ２２に現れる信号は、端子５Ｃ１２，５Ｃ１１に現れる信号と同じである。また、端子５Ｃ１１，５Ｃ１２，５Ｃ２１，５Ｃ２２に現れる信号は、端子４Ｃ１１，４Ｃ１２，４Ｃ２１，４Ｃ２２に現れる信号と同じである。
【０２３４】
図４５には、（ｂ）に示したように、サブパッケージ１Ｌにおける端子５Ｃ１１，５Ｃ１２に信号Ｓ２，Ｓ１が与えられた例を示している。この場合、サブパッケージ１Ｌでは、端子４Ｃ１１，４Ｃ１２に信号Ｓ２，Ｓ１が現れ、端子４Ｃ２１，４Ｃ２２に信号Ｓ１，Ｓ２が現れる。
【０２３５】
図３８に示した特定の相対的位置関係では、サブパッケージ１Ｕの端子５Ｃ１１，５Ｃ１２は、サブパッケージ１Ｌの端子４Ｃ２１，４Ｃ２２に接している。そのため、図４５（ａ）に示したように、サブパッケージ１Ｕでは、端子５Ｃ１１，５Ｃ１２に信号Ｓ１，Ｓ２が伝達され、その結果、端子４Ｃ１１，４Ｃ１２に信号Ｓ１，Ｓ２が現れる。
【０２３６】
階層部分１０Ｓ１，１０Ｓ２では、端子４Ｃ１１，５Ｃ１１は、ワイヤＷＣ１、電極３２Ｄ１を介して半導体チップ３０に電気的に接続されている。上述のように、図３８に示した特定の相対的位置関係では、サブパッケージ１Ｓ（１Ｌ，１Ｕ）毎に、端子４Ｃ１１，５Ｃ１１に現れる信号が異なる。従って、図３８に示した複合型積層チップパッケージ２３では、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号を、サブパッケージ１Ｓ毎に変えることができる。図４５に示した例では、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は、サブパッケージ１Ｕでは信号Ｓ１であり、サブパッケージ１Ｌでは信号Ｓ２である。
【０２３７】
一方、図３９に示した基準の相対的位置関係では、図４６に示したように、端子４Ｃ１１，４Ｃ１２，４Ｃ２１，４Ｃ２２，５Ｃ１１，５Ｃ１２，５Ｃ２１，５Ｃ２２に現れる信号は、サブパッケージ１Ｓ毎に異なることはない。図４６には、サブパッケージ１Ｌにおける端子５Ｃ１１，５Ｃ１２に信号Ｓ１，Ｓ２が与えられた例を示している。図３９に示した複合型積層チップパッケージ２４では、全てのサブパッケージ１Ｕ，１Ｌにおいて、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は同じである。
【０２３８】
図４５，４６を参照して説明した信号の流れの態様は、端子４Ｃ１３，４Ｃ１４，４Ｃ２３，４Ｃ２４，５Ｃ１３，５Ｃ１４，５Ｃ２３，５Ｃ２４の組等、端子４Ｃ１１，４Ｃ１２，４Ｃ２１，４Ｃ２２，５Ｃ１１，５Ｃ１２，５Ｃ２１，５Ｃ２２と同様の端子の組についても当てはまる。
【０２３９】
以下、図３８に示した複合型積層チップパッケージ２３を用いて図１０に示したメモリデバイスを実現した場合における信号の流れについて説明する。図３８に示した複合型積層チップパッケージ２３のサブパッケージ１Ｕ，１Ｌにおいて、端子６Ａ１，７Ａ１およびワイヤＷＡ１は互いに電気的に接続され、端子６Ａ２，７Ａ２およびワイヤＷＡ２は互いに電気的に接続され、端子６Ａ３，７Ａ３およびワイヤＷＡ３は互いに電気的に接続され、端子６Ａ４，７Ａ４およびワイヤＷＡ４は互いに電気的に接続されている。このようして、サブパッケージ１Ｕの端子６Ａ１〜６Ａ４からサブパッケージ１Ｌの端子７Ａ１〜７Ａ４に至る複数の電気的経路が形成される。この複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【０２４０】
サブパッケージ１Ｕの端子４Ｃ１１またはサブパッケージ１Ｌの端子５Ｃ１２には、チップイネーブル信号ＣＥ１が与えられる。サブパッケージ１Ｕの端子４Ｃ１２またはサブパッケージ１Ｌの端子５Ｃ１１には、チップイネーブル信号ＣＥ３が与えられる。サブパッケージ１Ｕの端子４Ｃ１３またはサブパッケージ１Ｌの端子５Ｃ１４には、チップイネーブル信号ＣＥ２が与えられる。サブパッケージ１Ｕの端子４Ｃ１４またはサブパッケージ１Ｌの端子５Ｃ１３には、チップイネーブル信号ＣＥ４が与えられる。
【０２４１】
複合型積層チップパッケージ２３において、チップイネーブル信号ＣＥ１は、サブパッケージ１Ｕの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ与えられる。チップイネーブル信号ＣＥ２は、サブパッケージ１Ｕの階層部分１０Ｓ３，１０Ｓ４内の半導体チップ３０すなわちメモリチップＭＣ３，ＭＣ４にのみ与えられる。また、チップイネーブル信号ＣＥ３は、サブパッケージ１Ｌの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ５，ＭＣ６にのみ与えられる。また、チップイネーブル信号ＣＥ４は、サブパッケージ１Ｌの階層部分１０Ｓ３，１０Ｓ４内の半導体チップ３０すなわちメモリチップＭＣ７，ＭＣ８にのみ与えられる。
【０２４２】
サブパッケージ１Ｕの階層部分１０Ｓ１では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ１が出力される。この信号Ｒ／Ｂ１は、サブパッケージ１ＵのワイヤＷＲ１に伝達され、サブパッケージ１Ｕの端子４Ｒ１１またはサブパッケージ１Ｌの端子５Ｒ１２より出力される。サブパッケージ１Ｕの階層部分１０Ｓ２では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ２が出力される。この信号Ｒ／Ｂ２は、サブパッケージ１ＵのワイヤＷＲ３に伝達され、サブパッケージ１Ｕの端子４Ｒ１３またはサブパッケージ１Ｌの端子５Ｒ１４より出力される。
【０２４３】
サブパッケージ１Ｕの階層部分１０Ｓ３では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ３が出力される。この信号Ｒ／Ｂ３は、サブパッケージ１ＵのワイヤＷＲ５に伝達され、サブパッケージ１Ｕの端子４Ｒ１５またはサブパッケージ１Ｌの端子５Ｒ１６より出力される。サブパッケージ１Ｕの階層部分１０Ｓ４では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ４が出力される。この信号Ｒ／Ｂ４は、サブパッケージ１ＵのワイヤＷＲ７に伝達され、サブパッケージ１Ｕの端子４Ｒ１７またはサブパッケージ１Ｌの端子５Ｒ１８より出力される。
【０２４４】
サブパッケージ１Ｌの階層部分１０Ｓ１では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ５が出力される。この信号Ｒ／Ｂ５は、サブパッケージ１ＬのワイヤＷＲ１に伝達され、サブパッケージ１Ｕの端子４Ｒ１２またはサブパッケージ１Ｌの端子５Ｒ１１より出力される。サブパッケージ１Ｌの階層部分１０Ｓ２では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ６が出力される。この信号Ｒ／Ｂ６は、サブパッケージ１ＬのワイヤＷＲ３に伝達され、サブパッケージ１Ｕの端子４Ｒ１４またはサブパッケージ１Ｌの端子５Ｒ１３より出力される。
【０２４５】
サブパッケージ１Ｌの階層部分１０Ｓ３では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ７が出力される。この信号Ｒ／Ｂ７は、サブパッケージ１ＬのワイヤＷＲ５に伝達され、サブパッケージ１Ｕの端子４Ｒ１６またはサブパッケージ１Ｌの端子５Ｒ１５より出力される。サブパッケージ１Ｌの階層部分１０Ｓ４では、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ８が出力される。この信号Ｒ／Ｂ８は、サブパッケージ１ＬのワイヤＷＲ７に伝達され、サブパッケージ１Ｕの端子４Ｒ１８またはサブパッケージ１Ｌの端子５Ｒ１７より出力される。
【０２４６】
次に、本実施の形態に係るサブパッケージ１Ｓの製造方法について説明する。この製造方法では、図２２に示したように、治具１１２に張り付けられた状態の基礎構造物１１０を形成する工程までは、第１の実施の形態と同じである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。
【０２４７】
図４７は、次の工程を示す。この工程では、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における複数の電極を覆い、後に絶縁部３１の一部となる。
【０２４８】
図４８は、図４７に示した工程に続く工程を示している。この工程では、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図４７において、破線は、研磨後の第２の面１０９ｂの位置を示している。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。
【０２４９】
図４９は、図４８に示した工程に続く工程を示している。この工程では、まず、図４８に示した、２つの基礎構造物１１０を含む積層体を２つ用意する。この２つの積層体を第１および第２の積層体と呼ぶ。次に、第１および第２の積層体を、治具１１２とは反対側の面（第２の面１１０ｂ）同士が対向するように、図示しない絶縁性の接着剤によって張り合わせて、４つの基礎構造物１１０を含む第３の積層体を形成する。次に、第３の積層体から２つの治具１１２を分離する。
【０２５０】
次に、第３の積層体において最も上に位置する基礎構造物１１０と、第３の積層体において最も下に位置する基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、複数の電極における複数の端子構成部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の端子４，５，６，７を形成する。このようにして、図４９に示したように、積層された４つの基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。図４９では、階層部分１０Ｓ１〜１０Ｓ４内の半導体チップ３０を、それぞれ符号３０１，３０２，３０３，３０４で表している。その後の工程は、第１の実施の形態における第１の積層基礎構造物１１５の形成後の工程と同様である。
【０２５１】
なお、本実施の形態において、複数の第１の端子４と複数の第２の端子５の一方のみが、第３の端子列を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１または第２の端子を含んでいてもよい。この場合にも、複数のサブパッケージ１Ｓを特定の相対的位置関係で配置して複合型積層チップパッケージ２３を構成することが可能である。
【０２５２】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２５３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。始めに、図５０ないし図５６を参照して、本実施の形態に係る複合型積層チップパッケージおよび積層用チップパッケージの構成について説明する。図５０は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図５１は、図５０における２つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。図５２は、本実施の形態に係る積層用チップパッケージの斜視図である。図５３は、下側から見た図５２の積層用チップパッケージを示す斜視図である。図５４は、図５２に示した積層用チップパッケージにおける複数の端子を示す平面図である。図５５は、図５２に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。図５６は、図５５に示した階層部分を示す斜視図である。
【０２５４】
図５１に示した複合型積層チップパッケージ２４は、２つのサブパッケージ１Ｌ，１Ｕを基準の相対的位置関係で配置して構成したものである。図５０に示した本実施の形態に係る複合型積層チップパッケージ２３は、２つのサブパッケージ１Ｌ，１Ｕを、基準の相対的位置関係とは異なる特定の相対的位置関係で配置して構成したものである。
【０２５５】
次に、本実施の形態における複数の端子４，５，６，７について詳しく説明する。図５２および図５３に示したように、サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。図５４は、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の端子４，５，６，７の形状と配置を示している。
【０２５６】
図５４に示したように、複数の第１の端子４は、第１の端子列を形成するように第１の方向（Ｘ方向）に並ぶ２つ以上の第１の端子４を含んでいる。複数の第２の端子５は、第２の端子列を形成するように第１の方向（Ｘ方向）に並ぶ２つ以上の第２の端子５を含んでいる。第１の端子列と第２の端子列の少なくとも一方は、第１の方向（Ｘ方向）に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。本実施の形態では、特に、第１の端子列と第２の端子列の両方が、第１の方向（Ｘ方向）に並ぶ３つの第１または第２の端子からなり、この３つの第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。
【０２５７】
具体的には、複数の第１の端子４は、端子４Ｃ１，４Ｃ２，４Ｃ０１，４Ｃ３，４Ｃ４，４Ｃ０３，４Ｒ１，４Ｒ２，４Ｒ０１，４Ｒ３，４Ｒ４，４Ｒ０３，４Ｒ５，４Ｒ６，４Ｒ０５，４Ｒ７，４Ｒ８，４Ｒ０７を含んでいる。Ｘ方向に並ぶ３つの第１の端子の組（４Ｃ１，４Ｃ２，４Ｃ０１）、（４Ｃ３，４Ｃ４，４Ｃ０３）、（４Ｒ１，４Ｒ２，４Ｒ０１）、（４Ｒ３，４Ｒ４，４Ｒ０３）、（４Ｒ５，４Ｒ６，４Ｒ０５）、（４Ｒ７，４Ｒ８，４Ｒ０７）が、それぞれ第１の端子列を形成している。そして、各端子列において、両端に位置する２つの端子が電気的に接続されている。
【０２５８】
また、複数の第２の端子５は、５Ｃ１，５Ｃ２，５Ｃ０１，５Ｃ３，５Ｃ４，５Ｃ０３，５Ｒ１，５Ｒ２，５Ｒ０１，５Ｒ３，５Ｒ４，５Ｒ０３，５Ｒ５，５Ｒ６，５Ｒ０５，５Ｒ７，５Ｒ８，５Ｒ０７を含んでいる。Ｘ方向に並ぶ３つの第２の端子の組（５Ｃ１，５Ｃ２，５Ｃ０１）、（５Ｃ３，５Ｃ４，５Ｃ０３）、（５Ｒ１，５Ｒ２，５Ｒ０１）、（５Ｒ３，５Ｒ４，５Ｒ０３）、（５Ｒ５，５Ｒ６，５Ｒ０５）、（５Ｒ７，５Ｒ８，５Ｒ０７）が、それぞれ第２の端子列を形成している。そして、各端子列において、両端に位置する２つの端子が電気的に接続されている。
【０２５９】
全ての端子列において、各端子列を構成する３つの端子のピッチは等しい。基準の相対的位置関係を基準にしたときの特定の相対的位置関係における第２のサブパッケージ１Ｕのずれ量は、上記ピッチと等しい。図５４に示したように、Ｘ方向に隣接する２つの端子列は、互いにＹ方向にずれた位置に配置されている。
【０２６０】
複数の第３の端子６は、４つの端子６Ａ１〜６Ａ４を含んでいる。複数の第４の端子７は、４つの端子７Ａ１〜７Ａ４を含んでいる。端子６Ａ１〜６Ａ４，７Ａ１〜７Ａ４の形状と配置は、第２の実施の形態と同様である。
【０２６１】
サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、端子の対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ０１，５Ｃ０１）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ０３，５Ｃ０３）、（４Ｒ１，５Ｒ１）、（４Ｒ２，５Ｒ２）、（４Ｒ０１，５Ｒ０１）、（４Ｒ３，５Ｒ３）、（４Ｒ４，５Ｒ４）、（４Ｒ０３，５Ｒ０３）、（４Ｒ５，５Ｒ５）、（４Ｒ６，５Ｒ６）、（４Ｒ０５，５Ｒ０５）、（４Ｒ７，５Ｒ７）、（４Ｒ８，５Ｒ８）、（４Ｒ０７，５Ｒ０７）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子の位置は一致している。
【０２６２】
次に、複数のワイヤＷについて詳しく説明する。複数のワイヤＷは、第２の実施の形態と同様のワイヤＷＣ１〜ＷＣ４，ＷＲ１〜ＷＲ８，ＷＡ１〜ＷＡ４の他に、ワイヤＷＣ０１，ＷＣ０３，ＷＲ０１，ＷＲ０３，ＷＲ０５，ＷＲ０７を含んでいる。ワイヤＷＣ０１，ＷＣ０３，ＷＲ０１，ＷＲ０３，ＷＲ０５，ＷＲ０７は、それぞれ、端子の対（４Ｃ０１，５Ｃ０１）、（４Ｃ０３，５Ｃ０３），（４Ｒ０１，５Ｒ０１）、（４Ｒ０３，５Ｒ０３），（４Ｒ０５，５Ｒ０５）、（４Ｒ０７，５Ｒ０７）の各々における２つの端子同士を電気的に接続している。なお、ワイヤＷＣ０１，ＷＣ０３，ＷＲ０１，ＷＲ０３，ＷＲ０５，ＷＲ０７は設けられていなくてもよい。
【０２６３】
次に、複数の電極３２について詳しく説明する。本実施の形態では、複数の端子４，６は、階層部分１０Ｓ１における複数の電極３２を用いて構成され、複数の端子５，７は、階層部分１０Ｓ４における複数の電極３２を用いて構成されている。
【０２６４】
図５５および図５６は、階層部分１０Ｓ１，１０Ｓ２における複数の電極３２の形状と配置を示している。階層部分１０Ｓ３，１０Ｓ４における半導体チップ３０の第１の面３０ａ側から見た複数の電極３２の形状と配置は、図５５および図５６に示した複数の電極３２の形状と配置に対して鏡像関係にある。
【０２６５】
複数の電極３２は、電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｃ０３，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０３，３２Ｒ０５，３２Ｒ０７，３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２を含んでいる。なお、図５６では、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２以外の電極の符号を省略している。
【０２６６】
階層部分１０Ｓ１における電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｃ０３，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０３，３２Ｒ０５，３２Ｒ０７，３２Ａ１〜３２Ａ４は、端子４Ｃ１〜４Ｃ４，４Ｃ０１，４Ｃ０３，４Ｒ１〜４Ｒ８，４Ｒ０１，４Ｒ０３，４Ｒ０５，４Ｒ０７，６Ａ１〜６Ａ４を構成するために用いられる端子構成部を含んでいる。
【０２６７】
階層部分１０Ｓ４における電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｃ０３，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０３，３２Ｒ０５，３２Ｒ０７，３２Ａ１〜３２Ａ４は、端子５Ｃ１〜５Ｃ４，５Ｃ０１，５Ｃ０３，５Ｒ１〜５Ｒ８，５Ｒ０１，５Ｒ０３，５Ｒ０５，５Ｒ０７，７Ａ１〜７Ａ４を構成するために用いられる端子構成部を含んでいる。
【０２６８】
電極３２Ｃ１〜３２Ｃ４，３２Ｃ０１，３２Ｃ０３，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ｒ０３，３２Ｒ０５，３２Ｒ０７，３２Ａ１〜３２Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された端面を有し、この端面を介して、ワイヤＷＣ１〜ＷＣ４，ＷＣ０１，ＷＣ０３，ＷＲ１〜ＷＲ８，ＷＲ０１，ＷＲ０３，ＷＲ０５，ＷＲ０７，ＷＡ１〜ＷＡ４に電気的に接続されている。
【０２６９】
電極３２Ｄ１は、分岐した第１および第２の枝部を有している。第１および第２の枝部は、それぞれ絶縁部３１の端面３１ｃに配置された端面を有している。第１の枝部の端面は、電極３２Ｃ１の端面の近傍に配置されている。第２の枝部の端面は、電極３２Ｃ３の端面の近傍に配置されている。
【０２７０】
電極３２Ｄ２は、分岐した第１ないし第４の枝部を有している。第１ないし第４の枝部は、それぞれ絶縁部３１の端面３１ｃに配置された端面を有している。第１の枝部の端面は、電極３２Ｒ１の端面の近傍に配置されている。第２の枝部の端面は、電極３２Ｒ３の端面の近傍に配置されている。第３の枝部の端面は、電極３２Ｒ５の端面の近傍に配置されている。第４の枝部の端面は、電極３２Ｒ７の端面の近傍に配置されている。ワイヤＷＣ１，ＷＣ３，ＷＲ１，ＷＲ３，ＷＲ５，ＷＲ７と電極３２Ｄ１，３２Ｄ２との間の電気的接続関係は、第３の実施の形態と同様である。
【０２７１】
次に、本実施の形態における基準の相対的位置関係と特定の相対的位置関係について詳しく説明する。まず、図５１を参照して、基準の相対的位置関係について説明する。基準の相対的位置関係は、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致すると共に、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するものである。基準の相対的位置関係では、Ｚ方向から見たときに位置が一致するサブパッケージ１Ｌにおける端子４，６とサブパッケージ１Ｕにおける端子５，７とが互いに接し電気的に接続される。このようにして、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成される。
【０２７２】
図５０に示した特定の相対的位置関係は、図５１に示した基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれたものである。本実施の形態では、特に、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１ＵがＸ方向（第１の方向）にずれたものである。
【０２７３】
特定の相対的位置関係では、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対の組み合わせが、基準の相対的位置関係とは異なる。図５０に示した例では、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、本体２の側面２ｅから本体２の側面２ｆに向かう方向にずれている。しかし、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｆから側面２ｅに向かう方向にずれたものであってもよい。
【０２７４】
図５０に示した特定の相対的位置関係では、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対は、（４Ｃ２，５Ｃ１）、（４Ｃ０１，５Ｃ２）、（４Ｃ４，５Ｃ３）、（４Ｃ０３，５Ｃ４）、（４Ｒ２，５Ｒ１）、（４Ｒ０１，５Ｒ２）、（４Ｒ４，５Ｒ３）、（４Ｒ０３，５Ｒ４）、（４Ｒ６，５Ｒ５）、（４Ｒ０５，５Ｒ６）、（４Ｒ８，５Ｒ７）、（４Ｒ０７，５Ｒ８）である。
【０２７５】
図示しないが、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｆから側面２ｅに向かう方向にずれた特定の相対的位置関係では、第２のサブパッケージ１Ｕにおける端子５Ｃ２，５Ｃ０１，５Ｃ４，５Ｃ０３，５Ｒ２，５Ｒ０１，５Ｒ４，５Ｒ０３，５Ｒ６，５Ｒ０５，５Ｒ８，５Ｒ０７，７Ａ１〜７Ａ４が、第１のサブパッケージ１Ｌにおける端子４Ｃ１〜４Ｃ４，４Ｒ１〜４Ｒ８，６Ａ１〜６Ａ４に接し電気的に接続される。
【０２７６】
第２の実施の形態と同様に、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、第１のサブパッケージ１Ｌにおける端子６Ａ１〜６Ａ４と、第２のサブパッケージ１Ｕにおける端子７Ａ１〜７Ａ４の間では、互いに接し電気的に接続される端子の対（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）が形成される。
【０２７７】
次に、図５０に示した複合型積層チップパッケージ２３と図５１に示した複合型積層チップパッケージ２４における複数の信号の流れについて説明する。図５７は、図５０に示した複合型積層チップパッケージ２３における複数の信号の流れを示す説明図である。図５８は、図５１に示した複合型積層チップパッケージ２４における複数の信号の流れを示す説明図である。
【０２７８】
図５７の（ａ），（ｂ）は、図５０に示した複合型積層チップパッケージ２３におけるサブパッケージ１Ｕ，１Ｌにおける端子４Ｃ１，４Ｃ２，４Ｃ０１，５Ｃ１，５Ｃ２，５Ｃ０１と、それらに現れる信号を表している。図５８の（ａ），（ｂ）は、図５１に示した複合型積層チップパッケージ２４におけるサブパッケージ１Ｕ，１Ｌにおける端子４Ｃ１，４Ｃ２，４Ｃ０１，５Ｃ１，５Ｃ２，５Ｃ０１と、それらに現れる信号を表している。図５７，５８中の記号Ｓ１，Ｓ２は信号を表している。
【０２７９】
１つのサブパッケージ１Ｓにおいて、互いに電気的に接続された複数の端子に現れる信号は同じである。すなわち、端子４Ｃ０１に現れる信号は、端子４Ｃ１に現れる信号と同じであり、端子５Ｃ０１に現れる信号は、端子５Ｃ１に現れる信号と同じである。また、端子５Ｃ１，５Ｃ２，５Ｃ０１に現れる信号は、端子４Ｃ１，４Ｃ２，４Ｃ０１に現れる信号と同じである。
【０２８０】
図５７には、（ｂ）に示したように、サブパッケージ１Ｌにおける端子５Ｃ１，５Ｃ２に信号Ｓ２，Ｓ１が与えられた例を示している。この場合、サブパッケージ１Ｌでは、端子４Ｃ１，４Ｃ２，４Ｃ０１に信号Ｓ２，Ｓ１，Ｓ２が現れる。
【０２８１】
図５０に示した特定の相対的位置関係では、サブパッケージ１Ｕの端子５Ｃ１，５Ｃ２は、サブパッケージ１Ｌの端子４Ｃ２，４Ｃ０１に接している。そのため、図５７（ａ）に示したように、サブパッケージ１Ｕでは、端子５Ｃ１，５Ｃ２に信号Ｓ１，Ｓ２が伝達され、その結果、端子４Ｃ１，４Ｃ２，４Ｃ０１に信号Ｓ１，Ｓ２，Ｓ１が現れる。
【０２８２】
階層部分１０Ｓ１，１０Ｓ２では、端子４Ｃ１，５Ｃ１は、ワイヤＷＣ１、電極３２Ｄ１を介して半導体チップ３０に電気的に接続されている。上述のように、図５０に示した特定の相対的位置関係では、サブパッケージ１Ｓ（１Ｌ，１Ｕ）毎に、端子４Ｃ１，５Ｃ１に現れる信号が異なる。従って、図５０に示した複合型積層チップパッケージ２３では、異なるサブパッケージ１Ｓにおいて互いに対応する階層に位置する半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号を、サブパッケージ１Ｓ毎に変えることができる。図５７に示した例では、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は、サブパッケージ１Ｕでは信号Ｓ１であり、サブパッケージ１Ｌでは信号Ｓ２である。
【０２８３】
一方、図５１に示した基準の相対的位置関係では、図５８に示したように、端子４Ｃ１，４Ｃ２，４Ｃ０１，５Ｃ１，５Ｃ２，５Ｃ０１に現れる信号は、サブパッケージ１Ｓ毎に異なることはない。図５８には、サブパッケージ１Ｌにおける端子５Ｃ１，５Ｃ２に信号Ｓ１，Ｓ２が与えられた例を示している。図５１に示した複合型積層チップパッケージ２４では、全てのサブパッケージ１Ｕ，１Ｌにおいて、階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に対してワイヤＷＣ１、電極３２Ｄ１を介して対応付けられる信号は同じである。
【０２８４】
図５７，５８を参照して説明した信号の流れの態様は、端子４Ｃ３，４Ｃ４，４Ｃ０３，５Ｃ３，５Ｃ４，５Ｃ０３の組等、端子４Ｃ１，４Ｃ２，４Ｃ０１，５Ｃ１，５Ｃ２，５Ｃ０１と同様の端子の組についても当てはまる。
【０２８５】
なお、本実施の形態において、第１の端子列と第２の端子列の一方のみが、第１の方向（Ｘ方向）に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されていてもよい。この場合にも、複数のサブパッケージ１Ｓを特定の相対的位置関係で配置して複合型積層チップパッケージ２３を構成することが可能である。
【０２８６】
本実施の形態におけるその他の構成、作用および効果は、第３の実施の形態と同様である。
【０２８７】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。始めに、図５９ないし図６５を参照して、本実施の形態に係る複合型積層チップパッケージおよび積層用チップパッケージの構成について説明する。図５９は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図６０は、図５９における８つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。図６１は、本実施の形態に係る積層用チップパッケージの斜視図である。図６２は、下側から見た図６１の積層用チップパッケージを示す斜視図である。図６３は、図６１に示した積層用チップパッケージにおける複数の端子を示す平面図である。図６４は、図６１に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。図６５は、図６４に示した階層部分を示す斜視図である。
【０２８８】
図５９に示した本実施の形態に係る複合型積層チップパッケージ２５は、積層された８つのサブパッケージを備えている。以下、図５９に示したように、８つのサブパッケージを、上から順に符号１Ａ〜１Ｈを付して表す。複合型積層チップパッケージ２５において、上下に隣接する任意の２つのサブパッケージは電気的に接続されている。上下に隣接する任意の２つのサブパッケージにおいて、下側のサブパッケージは第１のサブパッケージ１Ｌであり、上側のサブパッケージは第２のサブパッケージ１Ｕである。任意のサブパッケージは、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層用チップパッケージである。
【０２８９】
図６０に示した複合型積層チップパッケージ２６は、８つのサブパッケージ１Ａ〜１Ｈを基準の相対的位置関係で配置して構成したものである。図５９に示した本実施の形態に係る複合型積層チップパッケージ２５は、８つのサブパッケージ１Ａ〜１Ｈを、基準の相対的位置関係とは異なる特定の相対的位置関係で配置して構成したものである。
【０２９０】
図６１および図６２に示したように、本実施の形態に係る積層用チップパッケージであるサブパッケージ１Ｓは、主要部分２Ｍを有する本体２と、複数のワイヤＷを含む配線３とを備えている。本実施の形態における主要部分２Ｍは、階層部分１０を１つだけ含んでいる。階層部分１０は、半導体チップ３０の第１の面３０ａが上を向く姿勢で配置されている。主要部分２Ｍは、更に、絶縁層１１を含んでいる。絶縁層１１は、半導体チップ３０の第２の面３０ｂに接合された上面と、その反対側の下面とを有している。本実施の形態では、複数の端子５，７と下面配線９は、絶縁層１１の下面上に形成されている。下面配線９は、絶縁部１２によって覆われている。図６１および図６２では、絶縁部１２を破線で表している。
【０２９１】
次に、本実施の形態における複数の端子４，５，６，７について詳しく説明する。図６１および図６２に示したように、サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。図６３は、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の端子４，５，６，７の形状と配置を示している。
【０２９２】
図６３に示したように、複数の第１の端子４は、第１の端子列を形成するように第１の方向（Ｘ方向）に並ぶ２つ以上の第１の端子４を含んでいる。具体的には、複数の第１の端子４は、端子列４３Ｃ（図６１参照）を形成するようにＸ方向に並ぶ８つの第１の端子４Ｃ１１〜４Ｃ１８と、端子列４３Ｒ（図６１参照）を形成するようにＸ方向に並ぶ８つの第１の端子４Ｒ１１〜４Ｒ１８とを含んでいる。端子列４３Ｃ，４３Ｒは、いずれも第１の端子列に対応する。
【０２９３】
複数の第２の端子５は、第２の端子列を形成するように第１の方向に並ぶ２つ以上の第２の端子５を含んでいる。具体的には、複数の第２の端子５は、端子列５３Ｃ（図６２参照）を形成するようにＸ方向に並ぶ８つの第２の端子５Ｃ１１〜５Ｃ１８と、端子列５３Ｒ（図６２参照）を形成するようにＸ方向に並ぶ８つの第２の端子５Ｒ１１〜５Ｒ１８とを含んでいる。端子列５３Ｃ，５３Ｒは、いずれも第２の端子列に対応する。
【０２９４】
複数の第１の端子４と複数の第２の端子５の少なくとも一方は、更に、第１または第２の端子列に対して第１の方向（Ｘ方向）に直交する第２の方向（Ｙ方向）に隣接する第３の端子列を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１または第２の端子を含んでいる。本実施の形態では、特に、複数の第１の端子４と複数の第２の端子５の両方が、第３の端子列を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１または第２の端子を含んでいる。
【０２９５】
具体的には、複数の第１の端子４は、端子列４４Ｃ（図６１参照）を形成するようにＸ方向に並ぶ８つの第１の端子４Ｃ２１〜４Ｃ２８と、端子列４４Ｒ（図６１参照）を形成するようにＸ方向に並ぶ８つの第１の端子４Ｒ２１〜４Ｒ２８とを含んでいる。端子列４４Ｃは、端子列４３Ｃに対してＹ方向に隣接している。端子列４４Ｒは、端子列４３Ｒに対してＹ方向に隣接している。端子列４４Ｃ，４４Ｒは、いずれも第３の端子列に対応する。
【０２９６】
第１の端子列と、これに隣接する第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第１の端子列を形成する２つ以上の第１の端子のうちの１つと第３の端子列を形成する２つ以上の第１の端子のうちの１つであって、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、第１の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対（４Ｃ１１，４Ｃ２２）、（４Ｃ１２，４Ｃ２３）、（４Ｃ１３，４Ｃ２４）、（４Ｃ１４，４Ｃ２５）、（４Ｃ１５，４Ｃ２６）、（４Ｃ１６，４Ｃ２７）、（４Ｃ１７，４Ｃ２８）、（４Ｃ１８，４Ｃ２１）、（４Ｒ１１，４Ｒ２２）、（４Ｒ１２，４Ｒ２３）、（４Ｒ１３，４Ｒ２４）、（４Ｒ１４，４Ｒ２５）、（４Ｒ１５，４Ｒ２６）、（４Ｒ１６，４Ｒ２７）、（４Ｒ１７，４Ｒ２８）、（４Ｒ１８，４Ｒ２１）が形成されている。
【０２９７】
複数の第２の端子５は、端子列５４Ｃ（図６２参照）を形成するようにＸ方向に並ぶ８つの第２の端子５Ｃ２１〜５Ｃ２８と、端子列５４Ｒ（図６２参照）を形成するようにＸ方向に並ぶ８つの第２の端子５Ｒ２１〜５Ｒ２８とを含んでいる。端子列５４Ｃは、端子列５３Ｃに対してＹ方向に隣接している。端子列５４Ｒは、端子列５３Ｒに対してＹ方向に隣接している。端子列５４Ｃ，５４Ｒは、いずれも第３の端子列に対応する。
【０２９８】
第２の端子列と、これに隣接する第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対が複数形成されている。この２つの端子は、第２の端子列を形成する２つ以上の第２の端子のうちの１つと第３の端子列を形成する２つ以上の第１の端子のうちの１つであって、第２の方向（Ｙ方向）に隣り合っていないもの同士である。具体的には、第２の端子列と第３の端子列の間において、互いに電気的に接続された２つの端子からなる端子の対（５Ｃ１１，５Ｃ２２）、（５Ｃ１２，５Ｃ２３）、（５Ｃ１３，５Ｃ２４）、（５Ｃ１４，５Ｃ２５）、（５Ｃ１５，５Ｃ２６）、（５Ｃ１６，５Ｃ２７）、（５Ｃ１７，５Ｃ２８）、（５Ｃ１８，５Ｃ２１）、（５Ｒ１１，５Ｒ２２）、（５Ｒ１２，５Ｒ２３）、（５Ｒ１３，５Ｒ２４）、（５Ｒ１４，５Ｒ２５）、（５Ｒ１５，５Ｒ２６）、（５Ｒ１６，５Ｒ２７）、（５Ｒ１７，５Ｒ２８）、（５Ｒ１８，５Ｒ２１）が形成されている。
【０２９９】
複数の第３の端子６は、４つの端子６Ａ１〜６Ａ４を含んでいる。複数の第４の端子７は、４つの端子７Ａ１〜７Ａ４を含んでいる。端子６Ａ１〜６Ａ４，７Ａ１〜７Ａ４の形状と配置は、第１の実施の形態と同様である。
【０３００】
サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、端子の対（４Ｃ１１，５Ｃ１１）、（４Ｃ１２，５Ｃ１２）、（４Ｃ１３，５Ｃ１３）、（４Ｃ１４，５Ｃ１４）、（４Ｃ１５，５Ｃ１５）、（４Ｃ１６，５Ｃ１６）、（４Ｃ１７，５Ｃ１７）、（４Ｃ１８，５Ｃ１８）、（４Ｒ１１，５Ｒ１１）、（４Ｒ１２，５Ｒ１２）、（４Ｒ１３，５Ｒ１３）、（４Ｒ１４，５Ｒ１４）、（４Ｒ１５，５Ｒ１５）、（４Ｒ１６，５Ｒ１６）、（４Ｒ１７，５Ｒ１７）、（４Ｒ１８，５Ｒ１８）、（４Ｃ２１，５Ｃ２１）、（４Ｃ２２，５Ｃ２２）、（４Ｃ２３，５Ｃ２３）、（４Ｃ２４，５Ｃ２４）、（４Ｃ２５，５Ｃ２５）、（４Ｃ２６，５Ｃ２６）、（４Ｃ２７，５Ｃ２７）、（４Ｃ２８，５Ｃ２８）、（４Ｒ２１，５Ｒ２１）、（４Ｒ２２，５Ｒ２２）、（４Ｒ２３，５Ｒ２３）、（４Ｒ２４，５Ｒ２４）、（４Ｒ２５，５Ｒ２５）、（４Ｒ２６，５Ｒ２６）、（４Ｒ２７，５Ｒ２７）、（４Ｒ２８，５Ｒ２８）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子の位置は一致している。
【０３０１】
複数のワイヤＷは、本体２の側面２ｃに配置されている。複数のワイヤＷは、端子の対（４Ｃ１１，５Ｃ１１）、（４Ｃ１２，５Ｃ１２）、（４Ｃ１３，５Ｃ１３）、（４Ｃ１４，５Ｃ１４）、（４Ｃ１５，５Ｃ１５）、（４Ｃ１６，５Ｃ１６）、（４Ｃ１７，５Ｃ１７）、（４Ｃ１８，５Ｃ１８）、（４Ｒ１１，５Ｒ１１）、（４Ｒ１２，５Ｒ１２）、（４Ｒ１３，５Ｒ１３）、（４Ｒ１４，５Ｒ１４）、（４Ｒ１５，５Ｒ１５）、（４Ｒ１６，５Ｒ１６）、（４Ｒ１７，５Ｒ１７）、（４Ｒ１８，５Ｒ１８）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子同士を電気的に接続するワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６，ＷＣ７，ＷＣ８，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８，ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４を含んでいる。
【０３０２】
次に、複数の電極３２について詳しく説明する。本実施の形態では、複数の端子４，６は、階層部分１０における複数の電極３２を用いて構成されている。図６４および図６５は、複数の電極３２の形状と配置を示している。複数の電極３２は、電極３２Ｃ１１〜３２Ｃ１８，３２Ｃ２１〜３２Ｃ２８，３２Ｒ１１〜３２Ｒ１８，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２を含んでいる。なお、図６５では、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２以外の電極の符号を省略している。電極３２Ｃ１１〜３２Ｃ１８，３２Ｒ１１〜３２Ｒ１８，３２Ｃ２１〜３２Ｃ２８，３２Ｒ２１〜３２Ｒ２８，３２Ａ１〜３２Ａ４は、端子４Ｃ１１〜４Ｃ１８，４Ｒ１１〜４Ｒ１８，４Ｃ２１〜４Ｃ２８，４Ｒ２１〜４Ｒ２８，６Ａ１〜６Ａ４を構成するために用いられる端子構成部を含んでいる。
【０３０３】
電極３２Ｃ１１〜３２Ｃ１８，３２Ｒ１１〜３２Ｒ１８，３２Ａ１〜３２Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された端面を有し、この端面を介して、ワイヤＷＣ１〜ＷＣ８，ＷＲ１〜ＷＲ８，ＷＡ１〜ＷＡ４に電気的に接続されている。本実施の形態では、電極３２Ｄ１は電極３２Ｃ１１に電気的に接続され、電極３２Ｄ２は電極３２Ｒ１１に電気的に接続されている。
【０３０４】
次に、本実施の形態における基準の相対的位置関係と特定の相対的位置関係について詳しく説明する。まず、図６０を参照して、基準の相対的位置関係について説明する。基準の相対的位置関係は、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致すると共に、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するものである。基準の相対的位置関係では、Ｚ方向から見たときに位置が一致するサブパッケージ１Ｌにおける端子４，６とサブパッケージ１Ｕにおける端子５，７とが互いに接し電気的に接続される。このようにして、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成される。
【０３０５】
図５９に示した特定の相対的位置関係は、図６０に示した基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれたものである。本実施の形態では、特に、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１ＵがＹ方向（第２の方向）にずれたものである。
【０３０６】
特定の相対的位置関係では、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対の組み合わせが、基準の相対的位置関係とは異なる。図５９に示した例では、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、本体２の側面２ｃから本体２の側面２ｄに向かう方向にずれている。しかし、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｄから側面２ｃに向かう方向にずれたものであってもよい。
【０３０７】
図５９に示した特定の相対的位置関係では、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対は、（４Ｃ２１，５Ｃ１１）、（４Ｃ２２，５Ｃ１２）、（４Ｃ２３，５Ｃ１３）、（４Ｃ２４，５Ｃ１４）、（４Ｃ２５，５Ｃ１５）、（４Ｃ２６，５Ｃ１６）、（４Ｃ２７，５Ｃ１７）、（４Ｃ２８，５Ｃ１８）、（４Ｒ２１，５Ｒ１１）、（４Ｒ２２，５Ｒ１２）、（４Ｒ２３，５Ｒ１３）、（４Ｒ２４，５Ｒ１４）、（４Ｒ２５，５Ｒ１５）、（４Ｒ２６，５Ｒ１６）、（４Ｒ２７，５Ｒ１７）、（４Ｒ２８，５Ｒ１８）である。
【０３０８】
図示しないが、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｄから側面２ｃに向かう方向にずれた特定の相対的位置関係では、第２のサブパッケージ１Ｕにおける端子５Ｃ２１〜５Ｃ２８，５Ｒ２１〜５Ｒ２８，７Ａ１〜７Ａ４が、第１のサブパッケージ１Ｌにおける端子４Ｃ１１〜４Ｃ１８，４Ｒ１１〜４Ｒ１８，６Ａ１〜６Ａ４に接し、電気的に接続される。
【０３０９】
第１の実施の形態と同様に、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、第１のサブパッケージ１Ｌにおける端子６Ａ１〜６Ａ４と、第２のサブパッケージ１Ｕにおける端子７Ａ１〜７Ａ４の間では、互いに接し電気的に接続される端子の対（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）が形成される。
【０３１０】
次に、図５９に示した複合型積層チップパッケージ２５と図６０に示した複合型積層チップパッケージ２６における複数の信号の流れについて説明する。図６６は、図５９に示した複合型積層チップパッケージ２５における複数の信号の流れを示す説明図である。図６７は、図６０に示した複合型積層チップパッケージ２６における複数の信号の流れを示す説明図である。
【０３１１】
図６６の（ａ）〜（ｈ）は、図５９に示した複合型積層チップパッケージ２５におけるサブパッケージ１Ａ〜１Ｈにおける端子４Ｃ１１〜４Ｃ１８，４Ｃ２１〜４Ｃ２８，５Ｃ１１〜５Ｃ１８，５Ｃ２１〜５Ｃ２８と、それらに現れる信号を表している。図６７の（ａ）〜（ｈ）は、図６０に示した複合型積層チップパッケージ２６におけるサブパッケージ１Ａ〜１Ｈにおける端子４Ｃ１１〜４Ｃ１８，４Ｃ２１〜４Ｃ２８，５Ｃ１１〜５Ｃ１８，５Ｃ２１〜５Ｃ２８と、それらに現れる信号を表している。図６６，６７中の記号Ｓ１〜Ｓ８は信号を表している。１つのサブパッケージ１Ｓにおいて、互いに電気的に接続された複数の端子に現れる信号は同じである。
【０３１２】
図６６には、（ｈ）に示したように、サブパッケージ１Ｈにおける端子５Ｃ１１，５Ｃ１２，５Ｃ１３，５Ｃ１４，５Ｃ１５，５Ｃ１６，５Ｃ１７，５Ｃ１８に信号Ｓ８，Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７が与えられた例を示している。この場合には、サブパッケージ１Ａ〜１Ｈの端子４Ｃ１１には、それぞれ、信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８が現れる。電極３２Ｄ１は、端子４Ｃ１１に電気的に接続されている。従って、図５９に示した複合型積層チップパッケージ２５では、サブパッケージ１Ａ〜１Ｈの半導体チップ３０に対して電極３２Ｄ１を介して対応付けられる信号は、それぞれ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８となる。
【０３１３】
一方、図６０に示した基準の相対的位置関係では、図６７に示したように、端子４Ｃ１１〜４Ｃ１８，４Ｃ２１〜４Ｃ２８，５Ｃ１１〜５Ｃ１８，５Ｃ２１，〜５Ｃ２８に現れる信号は、サブパッケージ１Ｓ毎に異なることはない。図６７には、サブパッケージ１Ｈにおける端子５Ｃ１１〜５Ｃ１８に信号Ｓ１〜Ｓ８が与えられた例を示している。図６０に示した複合型積層チップパッケージ２６では、全てのサブパッケージ１Ａ〜１Ｈの半導体チップ３０に対して電極３２Ｄ１を介して対応付けられる信号は同じである。
【０３１４】
図６６，６７を参照して説明した信号の流れの態様は、端子４Ｒ１１〜４Ｒ１８，４Ｒ２１〜４Ｒ２８，５Ｒ１１〜５Ｒ１８，５Ｒ２１〜５Ｒ２８の組についても当てはまる。
【０３１５】
以下、図５９に示した複合型積層チップパッケージ２５を用いて図１０に示したメモリデバイスを実現した場合における信号の流れについて説明する。図５９に示した複合型積層チップパッケージ２５のサブパッケージ１Ａ〜１Ｈにおいて、端子６Ａ１，７Ａ１およびワイヤＷＡ１は互いに電気的に接続され、端子６Ａ２，７Ａ２およびワイヤＷＡ２は互いに電気的に接続され、端子６Ａ３，７Ａ３およびワイヤＷＡ３は互いに電気的に接続され、端子６Ａ４，７Ａ４およびワイヤＷＡ４は互いに電気的に接続されている。このようして、サブパッケージ１Ａの端子６Ａ１〜６Ａ４からサブパッケージ１Ｈの端子７Ａ１〜７Ａ４に至る複数の電気的経路が形成される。この複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【０３１６】
ここで、図６６に示したように、信号Ｓ１，Ｓ２を共にチップイネーブル信号ＣＥ１とし、信号Ｓ３，Ｓ４を共にチップイネーブル信号ＣＥ２とし、信号Ｓ５，Ｓ６を共にチップイネーブル信号ＣＥ３とし、信号Ｓ７，Ｓ８を共にチップイネーブル信号ＣＥ４とする。この場合には、複合型積層チップパッケージ２５において、チップイネーブル信号ＣＥ１は、サブパッケージ１Ａ，１Ｂの半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ与えられる。同様に、チップイネーブル信号ＣＥ２は、サブパッケージ１Ｃ，１Ｄの半導体チップ３０すなわちメモリチップＭＣ３，ＭＣ４にのみ与えられる。また、チップイネーブル信号ＣＥ３は、サブパッケージ１Ｅ，１Ｆの半導体チップ３０すなわちメモリチップＭＣ５，ＭＣ６にのみ与えられる。また、チップイネーブル信号ＣＥ４は、サブパッケージ１Ｇ，１Ｈの半導体チップ３０すなわちメモリチップＭＣ７，ＭＣ８にのみ与えられる。
【０３１７】
また、サブパッケージ１Ａ〜１Ｈの半導体チップ３０は、それぞれ、電極３２Ｄ２よりレディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を出力する。信号Ｒ／Ｂ１〜Ｒ／Ｂ８は、それぞれ図６６における信号Ｓ１〜Ｓ８に対応する。図６６から理解されるように、信号Ｒ／Ｂ１は、サブパッケージ１Ａの端子４Ｒ１１またはサブパッケージ１Ｈの端子５Ｒ１２より出力される。信号Ｒ／Ｂ２は、サブパッケージ１Ａの端子４Ｒ１２またはサブパッケージ１Ｈの端子５Ｒ１３より出力される。信号Ｒ／Ｂ３は、サブパッケージ１Ａの端子４Ｒ１３またはサブパッケージ１Ｈの端子５Ｒ１４より出力される。信号Ｒ／Ｂ４は、サブパッケージ１Ａの端子４Ｒ１４またはサブパッケージ１Ｈの端子５Ｒ１５より出力される。信号Ｒ／Ｂ５は、サブパッケージ１Ａの端子４Ｒ１５またはサブパッケージ１Ｈの端子５Ｒ１６より出力される。信号Ｒ／Ｂ６は、サブパッケージ１Ａの端子４Ｒ１６またはサブパッケージ１Ｈの端子５Ｒ１７より出力される。信号Ｒ／Ｂ７は、サブパッケージ１Ａの端子４Ｒ１７またはサブパッケージ１Ｈの端子５Ｒ１８より出力される。信号Ｒ／Ｂ８は、サブパッケージ１Ａの端子４Ｒ１８またはサブパッケージ１Ｈの端子５Ｒ１１より出力される。
【０３１８】
なお、本実施の形態において、複数の第１の端子４と複数の第２の端子５の一方のみが、第３の端子列を形成するように第１の方向（Ｘ方向）に並ぶ、他の２つ以上の第１または第２の端子を含んでいてもよい。この場合にも、複数のサブパッケージ１Ｓを特定の相対的位置関係で配置して複合型積層チップパッケージ２５を構成することが可能である。
【０３１９】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０３２０】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。始めに、図６８ないし図７４を参照して、本実施の形態に係る複合型積層チップパッケージおよび積層用チップパッケージの構成について説明する。図６８は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図６９は、図６８における８つのサブパッケージを基準の相対的位置関係で配置して構成した複合型積層チップパッケージの斜視図である。図７０は、本実施の形態に係る積層用チップパッケージの斜視図である。図７１は、下側から見た図７０の積層用チップパッケージを示す斜視図である。図７２は、図７０に示した積層用チップパッケージにおける複数の端子を示す平面図である。図７３は、図７０に示した積層用チップパッケージに含まれる１つの階層部分を示す平面図である。図７４は、図７３に示した階層部分を示す斜視図である。
【０３２１】
図６９に示した複合型積層チップパッケージ２６は、８つのサブパッケージ１Ａ〜１Ｈを基準の相対的位置関係で配置して構成したものである。図６８に示した本実施の形態に係る複合型積層チップパッケージ２５は、８つのサブパッケージ１Ａ〜１Ｈを、基準の相対的位置関係とは異なる特定の相対的位置関係で配置して構成したものである。
【０３２２】
次に、本実施の形態における複数の端子４，５，６，７について詳しく説明する。図７０および図７１に示したように、サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の第１の端子４と複数の第２の端子５のレイアウトは同じであり、Ｚ方向から見たときの複数の第３の端子６と複数の第４の端子７のレイアウトも同じである。図７２は、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときの複数の端子４，５，６，７の形状と配置を示している。
【０３２３】
図７２に示したように、複数の第１の端子４は、第１の端子列を形成するように第１の方向（Ｘ方向）に並ぶ２つ以上の第１の端子４を含んでいる。複数の第２の端子５は、第２の端子列を形成するように第１の方向（Ｘ方向）に並ぶ２つ以上の第２の端子５を含んでいる。第１の端子列と第２の端子列の少なくとも一方は、第１の方向（Ｘ方向）に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。本実施の形態では、特に、第１の端子列と第２の端子列の両方が、第１の方向（Ｘ方向）に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されている。
【０３２４】
具体的には、複数の第１の端子４は、端子列４５Ｃ（図７０参照）を形成するようにＸ方向に並ぶ９つの第１の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６，４Ｃ７，４Ｃ８，４Ｃ０１と、端子列４５Ｒ（図７０参照）を形成するようにＸ方向に並ぶ９つの第１の端子４Ｒ１，４Ｒ２，４Ｒ３，４Ｒ４，４Ｒ５，４Ｒ６，４Ｒ７，４Ｒ８，４Ｒ０１とを含んでいる。そして、各端子列において、両端に位置する２つの端子が電気的に接続されている。Ｘ方向は、第１の方向に対応する。端子列４５Ｃ，４５Ｒは、いずれも第１の端子列に対応する。
【０３２５】
また、複数の第２の端子５は、端子列５５Ｃ（図７１参照）を形成するようにＸ方向に並ぶ９つの第２の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６，５Ｃ７，５Ｃ８，５Ｃ０１と、端子列５５Ｒ（図７１参照）を形成するようにＸ方向に並ぶ９つの第２の端子５Ｒ１，５Ｒ２，５Ｒ３，５Ｒ４，５Ｒ５，５Ｒ６，５Ｒ７，５Ｒ８，５Ｒ０１とを含んでいる。そして、各端子列において、両端に位置する２つの端子が電気的に接続されている。端子列５５Ｃ，５５Ｒは、いずれも第２の端子列に対応する。
【０３２６】
全ての端子列において、各端子列を構成する９つの端子のピッチは等しい。基準の相対的位置関係を基準にしたときの特定の相対的位置関係における第２のサブパッケージ１Ｕのずれ量は、上記ピッチと等しい。
【０３２７】
複数の第３の端子６は、４つの端子６Ａ１〜６Ａ４を含んでいる。複数の第４の端子７は、４つの端子７Ａ１〜７Ａ４を含んでいる。端子６Ａ１〜６Ａ４，７Ａ１〜７Ａ４の形状と配置は、第２の実施の形態と同様である。
【０３２８】
サブパッケージ１Ｓにおいて、主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、端子の対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）、（４Ｃ７，５Ｃ７）、（４Ｃ８，５Ｃ８）、（４Ｃ０１，５Ｃ０１）、（４Ｒ１，５Ｒ１）、（４Ｒ２，５Ｒ２）、（４Ｒ３，５Ｒ３）、（４Ｒ４，５Ｒ４）、（４Ｒ５，５Ｒ５）、（４Ｒ６，５Ｒ６）、（４Ｒ７，５Ｒ７）、（４Ｒ８，５Ｒ８）、（４Ｒ０１，５Ｒ０１）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子の位置は一致している。
【０３２９】
複数のワイヤＷは、本体２の側面２ｃに配置されている。複数のワイヤＷは、端子の対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）、（４Ｃ７，５Ｃ７）、（４Ｃ８，５Ｃ８）、（４Ｃ０１，５Ｃ０１）、（４Ｒ１，５Ｒ１）、（４Ｒ２，５Ｒ２）、（４Ｒ３，５Ｒ３）、（４Ｒ４，５Ｒ４）、（４Ｒ５，５Ｒ５）、（４Ｒ６，５Ｒ６）、（４Ｒ７，５Ｒ７）、（４Ｒ８，５Ｒ８）、（４Ｒ０１，５Ｒ０１）、（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）の各々における２つの端子同士を電気的に接続するワイヤＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６，ＷＣ７，ＷＣ８，ＷＣ０１，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８，ＷＲ０１，ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４を含んでいる。なお、ワイヤＷＣ０１，ＷＲ０１は設けられていなくてもよい。
【０３３０】
次に、複数の電極３２について詳しく説明する。本実施の形態では、複数の端子４，６は、階層部分１０における複数の電極３２を用いて構成されている。図７３および図７４は、複数の電極３２の形状と配置を示している。複数の電極３２は、電極３２Ｃ１〜３２Ｃ８，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２を含んでいる。なお、図７４では、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２以外の電極の符号を省略している。電極３２Ｃ１〜３２Ｃ８，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ａ１〜３２Ａ４は、端子４Ｃ１〜４Ｃ８，４Ｃ０１，４Ｒ１〜４Ｒ８，４Ｒ０１，６Ａ１〜６Ａ４を構成するために用いられる端子構成部を含んでいる。
【０３３１】
電極３２Ｃ１〜３２Ｃ８，３２Ｃ０１，３２Ｒ１〜３２Ｒ８，３２Ｒ０１，３２Ａ１〜３２Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された端面を有し、この端面を介して、ワイヤＷＣ１〜ＷＣ８，ＷＣ０１，ＷＲ１〜ＷＲ８，ＷＲ０１，ＷＡ１〜ＷＡ４に電気的に接続されている。本実施の形態では、電極３２Ｄ１は電極３２Ｃ１に電気的に接続され、電極３２Ｄ２は電極３２Ｒ１に電気的に接続されている。
【０３３２】
次に、本実施の形態における基準の相対的位置関係と特定の相対的位置関係について詳しく説明する。まず、図６９を参照して、基準の相対的位置関係について説明する。基準の相対的位置関係は、第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに垂直な方向（Ｚ方向）から見たときに、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第１の端子４同士の位置が一致すると共に、第１および第２のサブパッケージ１Ｌ，１Ｕにおける複数の第２の端子５同士の位置が一致するものである。基準の相対的位置関係では、Ｚ方向から見たときに位置が一致するサブパッケージ１Ｌにおける端子４，６とサブパッケージ１Ｕにおける端子５，７とが互いに接し電気的に接続される。このようにして、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対が形成される。
【０３３３】
図６８に示した特定の相対的位置関係は、図６９に示した基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが第２のサブパッケージ１Ｕにおける主要部分２Ｍの上面２Ｍａに平行な方向にずれたものである。本実施の形態では、特に、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１ＵがＸ方向（第１の方向）にずれたものである。
【０３３４】
特定の相対的位置関係では、互いに接する第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対の組み合わせが、基準の相対的位置関係とは異なる。図６８に示した例では、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、本体２の側面２ｅから本体２の側面２ｆに向かう方向にずれている。しかし、特定の相対的位置関係は、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｆから側面２ｅに向かう方向にずれたものであってもよい。
【０３３５】
図６８に示した特定の相対的位置関係では、互いに接し電気的に接続される第１のサブパッケージ１Ｌにおける第１の端子４と第２のサブパッケージ１Ｕにおける第２の端子５の複数の対は、（４Ｃ２，５Ｃ１）、（４Ｃ３，５Ｃ２）、（４Ｃ４，５Ｃ３）、（４Ｃ５，５Ｃ４）、（４Ｃ６，５Ｃ５）、（４Ｃ７，５Ｃ６）、（４Ｃ８，５Ｃ７）、（４Ｃ０１，５Ｃ８）、（４Ｒ２，５Ｒ１）、（４Ｒ３，５Ｒ２）、（４Ｒ４，５Ｒ３）、（４Ｒ５，５Ｒ４）、（４Ｒ６，５Ｒ５）、（４Ｒ７，５Ｒ６）、（４Ｒ８，５Ｒ７）、（４Ｒ０１，５Ｒ８）である。
【０３３６】
図示しないが、基準の相対的位置関係を基準にして、第２のサブパッケージ１Ｕが、側面２ｆから側面２ｅに向かう方向にずれた特定の相対的位置関係では、第２のサブパッケージ１Ｕにおける端子５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６，５Ｃ７，５Ｃ８，５Ｃ０１，５Ｒ２，５Ｒ３，５Ｒ４，５Ｒ５，５Ｒ６，５Ｒ７，５Ｒ８，５Ｒ０１，７Ａ１〜７Ａ４が、第１のサブパッケージ１Ｌにおける端子４Ｃ１〜４Ｃ８，４Ｒ１〜４Ｒ８，６Ａ１〜６Ａ４に接し電気的に接続される。
【０３３７】
第２の実施の形態と同様に、基準の相対的位置関係と特定の相対的位置関係のいずれにおいても、第１のサブパッケージ１Ｌにおける端子６Ａ１〜６Ａ４と、第２のサブパッケージ１Ｕにおける端子７Ａ１〜７Ａ４の間では、互いに接し電気的に接続される端子の対（６Ａ１，７Ａ１）、（６Ａ２，７Ａ２）、（６Ａ３，７Ａ３）、（６Ａ４，７Ａ４）が形成される。
【０３３８】
次に、図６８に示した複合型積層チップパッケージ２５と図６９に示した複合型積層チップパッケージ２６における複数の信号の流れについて説明する。図７５は、図６８に示した複合型積層チップパッケージ２５における複数の信号の流れを示す説明図である。図７６は、図６９に示した複合型積層チップパッケージ２６における複数の信号の流れを示す説明図である。
【０３３９】
図７５の（ａ）〜（ｈ）は、図６８に示した複合型積層チップパッケージ２５におけるサブパッケージ１Ａ〜１Ｈにおける端子４Ｃ１〜４Ｃ８，４Ｃ０１，５Ｃ１〜５Ｃ８，５Ｃ０１と、それらに現れる信号を表している。図７６の（ａ）〜（ｈ）は、図６９に示した複合型積層チップパッケージ２６におけるサブパッケージ１Ａ〜１Ｈにおける端子４Ｃ１〜４Ｃ８，４Ｃ０１，５Ｃ１〜５Ｃ８，５Ｃ０１と、それらに現れる信号を表している。図７５，７６中の記号Ｓ１〜Ｓ８は信号を表している。
【０３４０】
１つのサブパッケージ１Ｓにおいて、端子４Ｃ０１に現れる信号は、端子４Ｃ１に現れる信号と同じであり、端子５Ｃ０１に現れる信号は、端子５Ｃ１に現れる信号と同じである。また、端子５Ｃ１〜５Ｃ８，５Ｃ０１に現れる信号は、端子４Ｃ１〜４Ｃ８，４Ｃ０１に現れる信号と同じである。
【０３４１】
図７５には、（ｈ）に示したように、サブパッケージ１Ｈにおける端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６，５Ｃ７，５Ｃ８に信号Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１が与えられた例を示している。この場合には、サブパッケージ１Ａ〜１Ｈの端子４Ｃ１には、それぞれ、信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８が現れる。電極３２Ｄ１は、端子４Ｃ１に電気的に接続されている。従って、図６８に示した複合型積層チップパッケージ２５では、サブパッケージ１Ａ〜１Ｈの半導体チップ３０に対して電極３２Ｄ１を介して対応付けられる信号は、それぞれ信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８となる。
【０３４２】
一方、図６９に示した基準の相対的位置関係では、図７６に示したように、端子４Ｃ１〜４Ｃ８，４Ｃ０１に現れる信号は、サブパッケージ１Ｓ毎に異なることはない。図７６には、サブパッケージ１Ｈにおける端子５Ｃ１〜５Ｃ８に信号Ｓ１〜Ｓ８が与えられた例を示している。図６９に示した複合型積層チップパッケージ２６では、全てのサブパッケージ１Ａ〜１Ｈの半導体チップ３０に対して電極３２Ｄ１を介して対応付けられる信号は同じである。
【０３４３】
図７５，７６を参照して説明した信号の流れの態様は、端子４Ｒ１〜４Ｒ８，４Ｒ０１の組についても当てはまる。
【０３４４】
なお、本実施の形態において、第１の端子列と第２の端子列の一方のみが、第１の方向（Ｘ方向）に並ぶ３つ以上の第１または第２の端子からなり、この３つ以上の第１または第２の端子のうち、第１または第２の端子列の両端に位置する２つが電気的に接続されていてもよい。この場合にも、複数のサブパッケージ１Ｓを特定の相対的位置関係で配置して複合型積層チップパッケージ２５を構成することが可能である。
【０３４５】
本実施の形態におけるその他の構成、作用および効果は、第５の実施の形態と同様である。
【０３４６】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、主要部分２Ｍに含まれる階層部分１０の数は、各実施の形態に示した数以外であってもよい。
【符号の説明】
【０３４７】
１Ｓ…サブパッケージ、２…本体、２Ｍ…主要部分、３…配線、４…第１の端子、５…第２の端子、６…第３の端子、７…第４の端子、１０…階層部分、２１…複合型積層チップパッケージ、３０…半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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