(57)【特許請求の範囲】
【請求項１】
データを送信するデータ送信回路を備えた半導体集積回路であって、
前記データ送信回路は、
前記データを出力するか、出力をハイインピーダンス状態にするか、が切り替わるデータ出力回路と、
データ送信時には前記データを出力し、データ送信後にさらに別のデータを送信する場合には、先のデータ送信後から別のデータ送信開始までのデータ送信間隔に基づいて、当該データ送信間隔の期間中、先のデータ送信時に最後に出力したデータを出力し続けるように、前記データ出力回路に対して制御信号を出力する制御回路と、を備え、
前記データ送信間隔は、前記データ送信回路がデータ送信のコマンドを出力後さらに別のデータ送信のコマンドを出力するまでの期間に基づいて決定される、半導体集積回路。
【請求項２】
前記制御回路は、前記データ送信回路がデータ送信後にさらに別のデータを送信する場合において、前記データ送信間隔が閾値以下である場合にのみ、当該データ送信間隔の期間中、先のデータ送信時に最後に出力したデータを出力し続けるように、前記データ出力回路に対して前記制御信号を出力する、請求項１に記載の半導体集積回路。
【請求項３】
前記制御回路は、前記データ送信回路がデータ送信後にさらに別のデータを送信する場合において、前記データ送信間隔が前記閾値を超える場合、当該データ送信間隔の期間中、前記データ出力回路の出力をハイインピーダンス状態とするように前記制御信号を出力する、請求項２に記載の半導体集積回路。
【請求項４】
前記データ送信間隔は、前記データ送信回路がデータ送信のコマンドを出力してからデータ送信を開始するまでのレイテンシに基づいて決定される、請求項１〜３の何れか一項に記載の半導体集積回路。
【請求項５】
前記データ送信間隔は、前記データ送信回路が送信するデータのバースト長に基づいて決定される、請求項１〜４の何れか一項に記載の半導体集積回路。
【請求項６】
前記データ出力回路は、
Ｐチャネル及びＮチャネルＭＯＳトランジスタからなるインバータを有し、
前記データ出力回路の出力をハイインピーダンス状態にする場合には、Ｐチャネル及びＮチャネルＭＯＳトランジスタがオフするように制御され、前記データ出力回路から前記データを出力する場合には、当該データに応じてＰチャネル及びＮチャネルＭＯＳトランジスタのいずれか一方がオンし他方がオフするように制御される、請求項１〜５のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に電源ノイズ低減に関する。
【背景技術】
【０００２】
半導体集積回路において、データ送信回路とデータ受信回路との間のデータ転送に用いられる各信号線上に電源ノイズが発生し、両回路間のデータ転送が正しく行われないという問題がある。
【０００３】
そのため、データ受信回路がデータを受信するために用いられる信号線上にはＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）等の電源ノイズを低減する対策が施されている（非特許文献１）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】ＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ，ＤＤＲ２  ＳＤＲＡＭ  ＳＰＥＣＩＦＩＣＡＴＩＯＮ  ＪＥＳＤ７９−２Ｅ（Ｒｅｖｉｓｉｏｎ  ｏｆ  ＪＥＳＤ７９−２Ｄ），Ａｐｒｉｌ  ２００８，ＪＥＤＥＣ  ＳＯＬＩＤ  ＳＴＡＴＥ  ＴＥＣＨＮＯＬＯＧＹ  ＡＳＳＯＣＩＡＴＩＯＮ
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来技術では、ＯＤＴ機能のようにデータ受信回路が受ける電源ノイズを低減する対策は施されているが、データ送信回路が受ける電源ノイズを低減する対策は施されていない。通常、データ送信回路は、データ送信用にスリーステートバッファ等のデータ出力回路を有する。データ送信回路は、制御信号に基づいてデータ出力回路が送信データを出力するか否かを制御する。つまり、データ送信回路は、データ出力回路が送信データを出力するか、出力をハイインピーダンス状態（ＨｉＺ）にするか、を制御する。
【０００６】
しかし、データ送信回路がデータ出力回路の出力をＨｉＺにした場合、それまで電源電圧が供給されていた信号線上に急に電源電圧が供給されなくなるため、電源ノイズが発生する。この電源ノイズが収束する前に、データ送信回路がさらに別のデータを送信するためにデータ出力回路の出力をＨｉＺからデータ送信状態に切り替えた場合、当該別のデータがこの電源ノイズの影響を受ける。そのため従来技術では、データの送信を精度良く行うことができないという問題があった。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体集積回路は、データ送信回路と、前記データ送信回路から送信されたデータを受信するデータ受信回路と、を備え、前記データ送信回路は、前記データを出力するか、出力をハイインピーダンス状態にするか、が切り替わるデータ出力回路と、前記データ出力回路において、データ送信時には前記データを出力し、データ送信後にさらに別のデータを送信する場合には、先の前記データ送信後から所定の期間、先の前記データ送信時に最後に出力したデータを出力し続けるように、前記データ出力回路に対して制御信号を出力する制御回路と、を備える。
【０００８】
上述のような回路構成により、電源ノイズを低減することができるため、データの送信を精度良く行うことができる。
【発明の効果】
【０００９】
本発明により、データの送信を精度良く行うことが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる半導体集積回路を示す図である。
【図２】本発明の実施の形態１にかかる半導体集積回路を示す図である。
【図３】本発明の実施の形態１にかかる半導体集積回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１２】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。なお本発明は、データ送信回路と、当該データ送信回路からのデータを受信するデータ受信回路と、を備え、制御信号によってデータ送信回路からのデータ送信が制御される回路に対して適用可能である。本実施の形態では、ＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）回路とＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路とを備え、両回路間で双方向にデータ転送が行われる信号線（以下、単に双方向用信号線と称す）を介してデータ転送が行われる場合を例に説明する。
【００１３】
図１は、本発明の実施の形態１にかかる半導体集積回路である。図１に示す回路は、ＳｏＣ回路（データ送信回路）１００とＳＤＲＡＭ回路（データ受信回路）１０１とを備える。これら両回路間のデータ転送は、ＤＤＲ（Ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）規格によって行われている。
【００１４】
まず、本実施の形態１の回路構成について説明する。ＳｏＣ回路１００は、２ビット幅のクロックＣＫと、クロックＣＫの差動信号である２ビット幅のクロックＣＫＢと、をＳＤＲＡＭ回路１０１に対して出力する。また、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１の各アドレスに対するコマンドが含まれる１６ビット幅の制御信号ＣＭＤを、当該ＳＤＲＡＭ回路１０１に対して出力する。なお、ＳＤＲＡＭ回路１０１は、クロックＣＫ／ＣＫＢに同期して制御信号ＣＭＤを取り込む。
【００１５】
また、ＳｏＣ回路１００とＳＤＲＡＭ回路１０１との間では、３２ビット幅のデータＤＱと、４ビット幅のストローブ信号ＤＱＳ及びその差動信号ＤＱＳＢと、が双方向に送受信される。なお、データ受信側となる受信側回路は、ストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信データＤＱを取り込む。なお便宜上、上記の各信号名は、同時にそれぞれ信号線名も表すものとする。
【００１６】
図２は、図１の回路のうち、１ビットの双方向用信号線（ストローブ信号線ＤＱＳ［３：０］／ＤＱＳＢ［３：０］，データ信号線ＤＱ［３１：０］のうちいずれか１ビットの信号線）とそれに対応する周辺回路のみを図示している。ここでは、この１ビットの双方向用信号線がデータ信号線ＤＱ［０］である場合を例に説明する。データ信号線ＤＱ［０］は、前述のようにＳｏＣ回路１００とＳＤＲＡＭ１０１との間に接続される。
【００１７】
ＳｏＣ回路１００は、外部端子２０１と、バッファ２０２と、送信データを出力するデータ出力回路２０３と、ＯＤＴ機能を有するターミネーション回路２０４と、データ出力回路２０３及びターミネーション回路２０４に対して制御信号を出力する制御回路２０５と、インバータ２０６と、を備える。ターミネーション回路２０４は、抵抗２０７、２０８と、スイッチ２０９、２１０と、を有する。データ出力回路２０３は、ＮＡＮＤ回路２５１と、ＮＯＲ回路２５２と、トランジスタ２５３，２５４と、を有する。なお、スイッチ２０９，トランジスタ２５３はＰチャネルＭＯＳトランジスタであって、スイッチ２１０，トランジスタ２５４はＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００１８】
ＳｏＣ回路１００において、データ信号線ＤＱ［０］は、外部端子２０１を介して、バッファ２０２の入力端子とデータ出力回路２０３の出力端子とに接続される。
【００１９】
また、外部端子２０１とバッファ２０２との間にターミネーション回路２０４が設けられる。ターミネーション回路２０４において、高電位側電源端子ＶＤＤと、外部端子２０１とバッファ２０２とを接続する信号線上のノードＮ１と、の間にスイッチ２０９及び抵抗２０７とが直列に接続される。低電位側電源端子ＶＳＳとノードＮ１との間にスイッチ２１０と抵抗２０８とが直列に接続される。より具体的には、スイッチ２０９のソース端子は高電位側電源端子ＶＤＤに接続される。スイッチ２０９のドレイン端子は抵抗２０７の一端に接続される。抵抗２０７の他端は抵抗２０８の一端に接続される。抵抗２０８の他端はスイッチ２１０のドレイン端子に接続される。スイッチ２１０のソース端子は低電位側電源端子ＶＳＳに接続される。抵抗２０７の他端と抵抗２０８の一端とがノードＮ１に共通接続される。なお、高電位側電源端子ＶＤＤとノードＮ１との間に直列に接続されたスイッチ２０９及び抵抗２０７は、接続関係を入れ替えても良い。同様に低電位側電源端子ＶＳＳとノードＮ１との間に直列に接続されたスイッチ２１０と抵抗２０８とは、接続関係を入れ替えても良い。
【００２０】
バッファ２０２の出力端子は、制御回路２０５のデータ入力用の入力端子ＩＮに接続される。制御回路２０５の出力端子Ｃ１は、スイッチ２０９のゲート端子に接続されるとともに、スイッチ２１０のゲート端子にインバータ２０６を介して接続される。このような周辺回路の構成は、他の双方向用信号線にも採用されている。なお、制御回路２０５は各双方向用信号線に共通に設けられる。
【００２１】
制御回路２０５のデータ出力用の出力端子ＯＵＴは、データ出力回路２０３のＮＡＮＤ回路２５１の一方の入力端子と、ＮＯＲ回路２５２の一方の入力端子と、にそれぞれ接続される。制御回路２０５の制御信号２３０出力用の出力端子Ｅ１は、データ出力回路２０３のＮＡＮＤ回路２５１の他方の入力端子に接続されるとともに、インバータ２５５を介してＮＯＲ回路２５２の他方の入力端子に接続される。ＮＡＮＤ回路２５１の出力端子は、トランジスタ２５３のゲート端子に接続される。ＡＮＤ回路２５２の出力端子は、トランジスタ２５４のゲート端子に接続される。トランジスタ２５３，２５４は、高電位側電源端子ＶＤＤと低電位側電源端子ＶＳＳとの間に直列に接続される。つまり、トランジスタ２５３，２５４によりインバータを構成する。トランジスタ２５３のドレイン端子とトランジスタ２５４のドレイン端子とが、バッファ２０２と外部端子２０１との間の信号線上のノードに共通接続される。
【００２２】
次に、本実施の形態１の動作について説明する。ＳｏＣ回路１００がＳＤＲＡＭ回路１０１からのデータを受信（リード）する場合について説明する。まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤを出力する。その後、ＳＤＲＡＭ回路１０１は、例えば、制御信号ＣＭＤによって指定されたアドレスのデータＤＱとストローブ信号ＤＱＳ／ＤＱＳＢとをＳｏＣ回路１００に対して送信する。このとき、ＳＤＲＡＭ回路１０１から送信されるデータＤＱは、所定のバースト長を有する。
【００２３】
ＳｏＣ回路１００は、対応する信号線、外部端子２０１、及びバッファ２０２を介して各信号を受信する。なお、ＳｏＣ回路１００は、データＤＱをストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信する。ＳｏＣ回路１００が受信したデータは、制御回路２０５やその他の周辺回路（不図示）に入力される。ＳｏＣ回路１００が制御信号ＣＭＤを送信してからデータＤＱの受信を開始するまでの期間をリードレイテンシ（ＲＬ）と称す。
【００２４】
ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１からのデータ受信時において、データ信号線ＤＱ上及びストローブ信号線ＤＱＳ／ＤＱＳＢ上に発生する電源ノイズを抑制するために、対応するターミネーション回路２０４のＯＤＴ機能をオンする。つまり、ＳｏＣ回路１００は、制御回路２０５からの制御信号２００に基づいて各ターミネーション回路２０４に含まれるスイッチ２０９，２１０をオンする。そして、ＳｏＣ回路１００は、対応する信号線上のノードを所定の電位（例えば、高電位側電源ＶＤＤの１／２の電位）にする。それにより、ＳｏＣ回路１００は、受信データに含まれる電源ノイズを低減し、データの受信を精度良く行うことができる。
【００２５】
さらにＳｏＣ回路１００は、制御回路２０５からの制御信号２３０に基づいて、データ出力回路２０３がＳＤＲＡＭ回路１０１に対して送信データを出力しないように制御する。つまりＳｏＣ回路１００は、Ｌレベルの制御信号２３０により、データ出力回路２０３の出力をハイインピーダンス状態（ＨｉＺ）にする。ここで、制御信号２３０がＬレベルの場合、トランジスタ２５３，２５４はいずれもオフに制御されるため、データ出力回路２０３の出力はＨｉＺを示す。それによりＳｏＣ回路１００は、データ出力回路２０３から出力されるデータに影響されることなく、ＳＤＲＡＭ回路１０１から送信されたデータの受信を精度良く行うことができる。
【００２６】
ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信（ライト）する場合について説明する。まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤを出力する。その後、ＳｏＣ回路１００は、データＤＱ及びストローブ信号ＤＱＳ／ＤＱＳＢをＳＤＲＡＭ回路１０１に対して送信する。このとき、ＳｏＣ回路１００から送信されるデータＤＱは、所定のバースト長を有する。
【００２７】
そして、ＳＤＲＡＭ回路１０１は、データＤＱをストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信する。データＤＱは、例えば、制御信号ＣＭＤによって指定されたアドレスに書き込まれる。なお、ＳｏＣ回路１００が制御信号ＣＭＤを送信してからデータＤＱの送信を開始するまでの期間をライトレイテンシ（ＷＬ）と称す。
【００２８】
ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１へのデータ送信時において、対応するターミネーション回路２０４のＯＤＴ機能をオフする。つまり、ＳｏＣ回路１００は、制御回路２０５からの制御信号２００に基づいて各ターミネーション回路２０４に含まれるスイッチ２０９，２１０をオフし、データ出力回路２０３及び外部端子２０１を介してＳＤＲＡＭ回路１０１に対して送信するデータの電位を減衰させないようにする。それにより、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１へのデータの送信を精度良く行うことができる。
【００２９】
そしてＳｏＣ回路１００は、制御回路２０５からの制御信号２３０に基づいて、データ出力回路２０３がＳＤＲＡＭ回路１０１に対して送信データを出力するように制御する。つまりＳｏＣ回路１００は、Ｈレベルの制御信号２３０により、データ出力回路２０３が送信データを出力するように制御する。ここで、制御信号２３０がＨレベルの場合、トランジスタ２５３，２５４は、制御回路２０５から出力される送信データに応じてオンオフが制御される。それによりＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対してデータの送信を行う。
【００３０】
このようにＳｏＣ回路１００は、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１からのデータを受信するリードモードと、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信するライトモードと、を制御信号ＣＭＤによって切り替える。また、ＳｏＣ回路１００は、１クロックＣＫ周期分のデータ長を有する制御信号ＣＭＤを所定の間隔で出力する。
【００３１】
例えば、ＳｏＣ回路１００は、リード／ライトモードでデータを受信／送信し、その後所定の間隔をおいて、再び同じモードで別のデータを送受信する。あるいは、ＳｏＣ回路１００は、リード／ライトモードでデータを受信／送信し、その後所定の間隔をおいて、当該モードと異なるモードで別のデータを送受信する。このようなデータの送受信が繰り返される。
【００３２】
ここで本実施の形態では、ＳｏＣ回路１００がライトモードでデータを送信し、その後所定の間隔をおいて、再びライトモードで別のデータを送信する場合に特徴を有する。このときの動作について、図３を用いて説明する。
【００３３】
まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤ（図３のＡ；以下、単に「ライトコマンドＡ」と称す）を出力する。ＳｏＣ回路１００は、ライトレイテンシＷＬ（図３のＣ）の期間を経て、所定のバースト長を有するデータＤＱ（図３のＤ）と、それに対応するストローブ信号ＤＱＳ／ＤＱＳＢと、をＳＤＲＡＭ回路１０１に対して送信する。
【００３４】
ここでＳｏＣ回路１００は、データを送信する場合、対応するデータ出力回路２０３から送信データを出力する。
【００３５】
ＳｏＣ回路１００は、ライトコマンドＡを出力後、所定の間隔（図３のＢ）をおいて、ライトコマンドＥ（図３のＥ）を出力する。ＳｏＣ回路１００は、ライトレイテンシＷＬ（図３のＦ）の期間を経て、所定のバースト長を有するデータＤＱ（図３のＧ）と、それに対応するストローブ信号ＤＱＳ／ＤＱＳＢと、をＳＤＲＡＭ回路１０１に対して送信する。
【００３６】
このとき、制御回路２０５は、ライトコマンド（Ａ，Ｅ）の間隔Ｂと、ライトレイテンシＷＬ（Ｃ，Ｆ）と、データＤＱのバースト長（Ｄ，Ｇ）と、に基づいて、データＤＱが転送されていない期間（Ｈ）を算出する。それにより、制御回路２０５は、データＤＱが転送されていない期間（Ｈ）、データ出力回路２０３から送信データを出力するか否かを判定する。そして制御回路２０５は、その判定結果に基づいてデータ出力回路２０３に対して制御信号２３０を出力する。
【００３７】
期間（Ｈ）が予め設定されたしきい値以下の場合には、期間（Ｈ）中、データ出力回路２０３はデータＤＱ（Ｄ）の最後のデータ（図３のデータ０３）を出力し続ける。一方、期間（Ｈ）が予め設定されたしきい値を超える場合には、期間（Ｈ）中、データ出力回路２０３は出力をＨｉＺに切り替える。
【００３８】
ライトモードが連続する場合において、データ転送が行われない期間（例えば、図３のＨ）中、データ出力回路２０３が最後に出力したデータを出力し続けた場合、データ出力回路２０３の出力側の信号線上には、データ出力回路２０３が出力をＨｉＺへ切り替えることによる電源ノイズは発生しない。そのためＳｏＣ回路１００は、従来問題となっていた電源ノイズの影響を低減し、データの送信を精度良く行うことができる。
【００３９】
一方、ライトモードが連続する場合において、データ転送が行われない期間（例えば、図３のＨ）がしきい値を超える場合、データ転送が行われない期間中、データ出力回路２０３は出力をＨｉＺに切り替える。ここで、データ転送が行われない期間が長いため、データ出力回路２０３の出力状態が切り替わることによって発生する信号線上の電源ノイズは収束する。そのため、ＳｏＣ回路１００は、この電源ノイズの影響を受けることなく、再びデータ出力回路２０３から送信データを出力することができる。つまり、ＳｏＣ回路１００は、電源ノイズの影響を低減し、データの送信を精度良く行うことができる。なお、データ出力回路２０３の出力をＨｉＺに切り替えるタイミングは、次のデータ送信が開始されるまでに電源ノイズが収束するのであればいつでも良い。
【００４０】
このように、本実施の形態にかかる半導体集積回路は、データ送信回路（例えばＳｏＣ回路１００）が連続してデータを送信する場合において、データ送信の間隔に応じて当該データ送信回路に備えられたデータ出力回路（例えばデータ出力回路２０３）の出力を制御する。つまり、データ送信の間隔に応じて、データ出力回路２０３が送信データを出力し続けるか、出力をＨｉＺに切り替えるか、を制御する。それにより、本実施の形態にかかる半導体集積回路は、電源ノイズの影響を低減し、データの送信を精度良く行うことができる。
【００４１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信する場合について説明したが、これに限られない。ＳＤＲＡＭ回路１０１がＳｏＣ回路１００に対してデータを送信する場合にも本発明を適用可能である。その場合、上記実施の形態で示したデータ出力回路２０３の場合と同様に、ＳＤＲＡＭ回路１０１に備えられたデータ出力回路を制御する必要がある。
【００４２】
また上記実施の形態では、データ送信回路（例えばＳｏＣ回路１００）が連続してデータを送信する場合において、制御回路２０５が、アドレスコマンド間隔、ライトレイテンシＷＬ、データＤＱのバースト長、に基づいて制御信号（例えば制御信号２３０）を出力する場合について説明したが、これに限られない。データ送信間隔に基づいてデータ出力回路２０３の制御が可能であれば、上記情報のうち少なくとも１つの情報（例えばアドレスコマンド間隔）に基づいて制御信号（例えば制御信号２３０）を出力するような回路構成にも適宜変更可能である。
【００４３】
また上記実施の形態では、データ出力回路２０３の出力側の信号線が双方向用信号線である場合を例に説明したが、これに限られない。データ出力回路２０３の出力側の信号線が、データ送信用の信号線である場合にも適用可能である。
【００４４】
また、ターミネーション回路は上記実施の形態に示す回路に限られない。所定の電位（例えば、高電位側電源ＶＤＤの１／２の電位）を有する電源端子と、対応する信号線上のノードと、の間に直列に接続された抵抗及びスイッチを有する回路構成にも適宜変更可能である。さらに上記実施の形態では、ターミネーション回路を備えた場合を例に説明したが、ターミネーション回路を備えない回路構成にも適宜変更可能である。
【００４５】
また上記実施の形態では、半導体集積回路が１つのＳＤＲＡＭ回路を備えた場合について説明したが、これに限られない。半導体集積回路が複数のＳＤＲＡＭ回路を備えた回路構成にも適宜変更可能である。
【符号の説明】
【００４６】
１００  ＳｏＣ回路
１０１  ＳＤＲＡＭ回路
２００  制御信号
２０１  外部端子
２０２  バッファ
２０３  データ出力回路
２０４  ターミネーション回路
２０５  制御回路
２０６  インバータ
２０７  抵抗
２０８  抵抗
２０９  スイッチ
２１０  スイッチ
２３０  制御信号
２５１  ＮＡＮＤ回路
２５２  ＮＯＲ回路
２５３  トランジスタ
２５４  トランジスタ
２５５  インバータ
【図１】
0005612185.tif 000002
【図２】
0005612185.tif 000003
【図３】
0005612185.tif 000004