(57)【特許請求の範囲】
【請求項１】
半導体基板主面を選択的に酸化して前記半導体基板に素子分離領域であるＬＯＣＯＳ膜を形成する工程と、前記ＬＯＣＯＳ膜をエッチングして前記ＬＯＣＯＳ膜の膜厚調整をする工程と、前記膜厚調整の工程後に前記半導体基板主面にポリシリコン膜を前記ＬＯＣＯＳ膜を被覆するように形成する工程と、前記ポリシリコン膜をパターニングして少なくとも一部は前記ＬＯＣＯＳ膜上に配置される下部電極を形成する工程と、前記半導体基板主面に層間絶縁膜を前記下部電極を被覆するように形成する工程と、前記層間絶縁膜上に金属膜を形成する工程と、前記金属膜をパターニングして前記下部電極上に前記層間絶縁膜を介して上部電極を形成する工程とを具備し、前記ＬＯＣＯＳ膜の膜厚調整は前記下部電極を形成する予定の部分を除き、且つ、前記金属膜のパターニングにおけるエッチングの回り込みによる窪みがなく、前記金属膜のエッチング残りの発生が少ない容量素子を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記素子分離領域により区画される素子領域にはトランジスタが形成され、前記トランジスタのゲート電極は、前記上部電極を形成する工程と同じ工程で形成することを特徴と請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
前記下部電極の側面はテーパー状に傾斜していることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置の製造方法。
【請求項４】
前記下部電極、前記層間絶縁膜及び前記上部電極は、少なくとも一部は、前記素子領域に形成することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に関し、とくに発振回路などに用いられる容量素子の一方の電極をゲート電極と同じ金属材料として使用する半導体集積回路装置の製造方法に関するものである。
【背景技術】
【０００２】
高集積化が進むにつれて半導体集積回路装置は、その素子分離領域上にも容量素子や抵抗素子などの受動素子が形成されるようになっている。また、寄生容量調整や段差低減の為に、素子分離領域に用いられるＬＯＣＯＳ(Local Oxidation of Silicon)膜の膜厚をエッチングなどにより薄くすることがある。この場合、その上に配置される電極や配線などの導電層を形成する直前の工程でＬＯＣＯＳ膜の厚さ調整を行うことが知られている。
近年の半導体集積回路装置では多層化が進んでおり、さらに、ポリシリコン／層間絶縁膜／ポリシリコン構造の容量素子が用いられている。特許文献１では、容量素子の上部電極層をトランジスタのゲート電極と同じ導電層で形成し、下部電極層を別のレベルの導電層で形成する構造が開示されている。この場合、上部電極層と下部電極層との形成工程の間にＬＯＣＯＳ膜の厚さ調整を目的とするエッチング工程が行われる。
【０００３】
図８乃至図１０は、従来の素子分離領域上に容量素子が形成された半導体集積回路装置の製造方法を説明する工程断面図である。この容量素子は、上部電極にモリブデンなどの金属電極を用い、下部電極にはポリシリコンを用いており、上部電極を構成する金属層は、トランジスタのゲートも構成している。
まず、シリコン半導体基板１０１の主面を酸化して素子分離領域であるＬＯＣＯＳ膜１０２を形成する（図８（ａ））。半導体基板１０１主面及びＬＯＣＯＳ膜１０２上にポリシリコン膜１０４を、例えば、ＣＶＤ(Chemical Vapor Deposition) 法により堆積する（図８（ｂ））。その後、ポリシリコン膜１０４をエッチングしてＬＯＣＯＳ膜１０２上に下部電極１０４ａを形成する（図８（ｃ））。次に、ＬＯＣＯＳ膜１０２の表面の下部電極１０４ａが形成されていない表面の所定の領域をウエットエッチングなどにより薄くする。この薄くされた領域は、膜厚調整部１０３という。膜厚調整部１０３は、ウエットエッチングによりオーバーエッチングされ、下部電極１０４ａの下に延在するオーバーエッチング部１０３ａが付加される（図９（ａ））。
【０００４】
次に、例えば、ＣＶＤ法などにより、シリコン酸化膜などの層間絶縁膜１０５を半導体基板１０１上、膜厚調整部１０３及びオーバーエッチング部１０３ａを含むＬＯＣＯＳ膜１０２上、下部電極１０４ａ上に被覆する（図９（ｂ））。その後、層間絶縁膜１０５上にスパッタリングなどによりモリブデンなどの金属膜１０６を堆積する（図９（ｂ））。そして、金属膜１０６をパターニングして下部電極１０４ａ上に層間絶縁膜１０５を介してモリブデンなどの金属からなる上部電極１０６ａを形成する。このようにして、ＬＯＣＯＳ膜１０２上に下部電極／層間絶縁膜／上部電極から構成される容量素子が形成される（図１０）。
【特許文献１】特開２００１−２５０８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなＬＯＣＯＳ膜の膜厚調整工程を有する半導体集積回路装置において、上部電極と下部電極が特許文献１のように、両方ともポリシリコンからなる場合には大きな問題とはならないが、背景技術で説明した半導体集積回路装置に組み込まれるとランジスタが金属ゲートを有し、上部電極がゲートと同じ金属層からなる場合には次のような問題が生じる。
すなわち、下部電極形成後に行われる膜厚調整のために行われるエッチングにより、ポリシリコン下部電極端部ではその下にもエッチングが回り込んで進行する（これをオーバーエッチングという）ため、その後の金属層のスパッタリング及びその後のパターニング時にエッチング回り込み部分（オーバーエッチング部分）での残渣の問題が発生する。
残渣１０６ｂ（図１０参照）は、エッチング進行部分（オーバーエッチング部分）１０３ａで特に顕著に現れる。これは、このオーバーエッチング部分の形状に起因しており、スパッタリング時にその部分で金属結晶が異常成長することが問題である。正常な成長では、例えば、モリブデンからなる金属結晶は、柱状に成長する。しかし、オーバーエッチング部のような凹凸の大きい下地の部分では結晶が柱状に立っていないのでエッチングレートが遅くなっている。したがって、残渣が残るようになる。
【０００６】
本発明は、以上のような問題を解決するためになされ、ＬＯＣＯＳ膜の膜厚調整を行う半導体集積回路装置の製造方法において、エッチングの回り込みによる窪みの無い、したがって、金属層のエッチング残りの発生が少ない容量素子の形成方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路装置の製造方法は、半導体基板主面を選択的に酸化して前記半導体基板に素子分離領域であるＬＯＣＯＳ膜を形成する工程と、前記ＬＯＣＯＳ膜をエッチングして前記ＬＯＣＯＳ膜の膜厚調整をする工程と、前記膜厚調整の工程後に前記半導体基板主面にポリシリコン膜を前記ＬＯＣＯＳ膜を被覆するように形成する工程と、前記ポリシリコン膜をパターニングして少なくとも一部は前記ＬＯＣＯＳ膜上に配置される下部電極を形成する工程と、前記半導体基板主面に層間絶縁膜を前記下部電極を被覆するように形成する工程と、前記層間絶縁膜上に金属膜を形成する工程と、前記金属膜をパターニングして前記下部電極上に前記層間絶縁膜を介して上部電極を形成する工程とを具備し、前記ＬＯＣＯＳ膜の膜厚調整は前記下部電極を形成する予定の部分を除き、且つ、前記金属膜のパターニングにおけるエッチングの回り込みによる窪みがなく、前記金属膜のエッチング残りの発生が少ない容量素子を形成することを特徴としている。
【０００８】
前記素子分離領域により区画される素子領域にはトランジスタが形成され、前記トランジスタのゲート電極は、前記上部電極を形成する工程と同じ工程で形成されるようにしても良い。前記下部電極の側面はテーパー状に傾斜しているようにしても良い。前記下部電極、前記層間絶縁膜及び前記上部電極は、少なくとも一部は、前記素子領域に形成するようにしても良い。
【発明の効果】
【０００９】
本発明は、ＬＯＣＯＳ膜の膜厚調整工程を下部電極用ポリシリコン膜のエッチング処理前に行うことにより、エッチングの回り込みによる窪みの無い、したがって、金属層のエッチング残りの発生が少ない容量素子を得ることが出来る。
【発明を実施するための最良の形態】
【００１０】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１１】
まず、図１乃至図５を参照して実施例１を説明する。
図１乃至図４は、容量素子を有する半導体集積回路装置の製造方法を説明する工程断面図、図５は、この容量素子が用いられる発振回路の一例を示す回路図である。例えば、Ｐ型シリコン半導体基板１主面上にシリコン酸化膜（ＳｉＯ2 ）を熱酸化法により形成する。このシリコン酸化膜上にシリコン窒化膜（Ｓｉ3 Ｎ4 ）をＣＶＤにより堆積する。次に、シリコン窒化膜上にフォトレジスト（ポジ）を塗布する。その後、フォトレジストをガラスマスクなどのフォトマスク７を介して光を照射する（露光工程、図１（ａ））。遮光された部分を残してフォトレジストを除去する。残された遮光された部分は、レジストマスク８となる（現像工程、図１（ｂ））。レジストマスク８をマスクとしてエッチングガスを用いてシリコン窒化膜をエッチングして（エッチング工程、図１（ｃ））、窒化膜マスク９を形成する（エッチング工程、図２（ａ））。
【００１２】
この後、硼素（Ｂ）イオンなどの不純物イオンをドープして半導体基板１の素子領域となる表面領域に選択的にチャネルストッパーを形成することもできる。次に、窒化膜マスク９をマスクとして半導体基板１表面の選択酸化を行う。シリコン窒化膜は耐酸化性を有するので、窒化膜マスク９で被覆されていない部分のみ酸化される（選択酸化工程、図２（ａ））。選択酸化が終了すると、窒化膜マスク９を除去する。その結果、半導体基板１主面には、素子分離領域であるＬＯＣＯＳ膜２が形成される。素子分離領域に区画される領域は、トランジスタなどが形成される素子領域１１である（マスク除去工程、図２（ｂ））。
次に、ＬＯＣＯＳ膜上に容量素子を形成する工程を説明する。図３乃至図４は、図２（ｂ）に示す半導体基板の容量素子が形成される素子分離領域とその周辺の素子領域を含む領域Ａを表している。この容量素子は、上部電極にモリブデンからなる金属電極を用い、下部電極にはポリシリコンを用いており、上部電極を構成する金属層は、トランジスタのゲートも構成している。金属電極に用いる金属としては、モリブデン以外にタングステン、チタニウムなどを用いることが出来る。
【００１３】
図２（ｂ）に示すように、シリコン半導体基板１の主面には、素子分離領域であるＬＯＣＯＳ膜２が形成されている。このＬＯＣＯＳ膜２の表面の所定の領域をウエットエッチングなどにより薄く、例えば、約３８ｎｍ程薄くする。この薄くされた領域は、膜厚調整部３という（図３（ａ））。次に、半導体基板１主面及びＬＯＣＯＳ膜２上に膜厚が、例えば、３００ｎｍのポリシリコン膜４を、ＣＶＤ法により堆積する（図３（ｂ））。その後、ポリシリコン膜４をエッチングしてＬＯＣＯＳ膜１０２上の膜厚調整部３以外の領域に下部電極４ａを形成する。下部電極４ａは、側面がテーパー状に傾斜している。この形状は、下部電極上に堆積される膜の被着性を向上させるために採用される（図３（ｃ））。
次に、例えば、ＣＶＤ法などにより、膜厚が、例えば、２０ｎｍのシリコン酸化膜などの層間絶縁膜５を半導体基板１上及び膜厚調整部３を含むＬＯＣＯＳ膜２上及び下部電極４ａ上に被覆する（図４（ａ））。その後、層間絶縁膜３上にスパッタリングなどにより膜厚が、例えば、２００ｎｍの金属膜６を堆積する（図４（ｂ））。
【００１４】
スパッタリングは、物質に金属などの膜を被着する方法であり、メッキなどとは異なり、薬品を使わず真空中で行われるものである。表面に膜を被着する試料と金属などの原料のターゲットとをスパッタリング装置内に近接配置する。スパッタリング装置内を真空状態にして試料とターゲット間に電圧をかける。両者間で電子やイオンが高速移動し、イオンがターゲットに衝突する。高速移動した電子やイオンは、気体分子に衝突し、分子の電子をはじき飛ばし、さらに、イオンとなる。ターゲットに衝突したイオンは、ターゲットの粒子をはじき飛ばし、はじき飛ばされた粒子は、試料に衝突し、付着して膜が形成される。
次に、金属膜６をパターニングして下部電極４ａ上に層間絶縁膜５を介してモリブデンなどの金属からなる上部電極６ａを形成する。このようにして、ＬＯＣＯＳ膜２上に下部電極４ａ／層間絶縁膜５／上部電極６ａから構成される容量素子１０が形成される（図４（ｃ）。なお、金属膜６は、パターニングによって、素子領域に形成されるトランジスタの金属ゲートにも用いられる。
【００１５】
以上のように形成された容量素子は、例えば、図５に示す発振制御回路及び発振回路に使用される。図において、１３はＰチャネルＭＯＳトランジスタ、１４はＮチャネルＭＯＳトランジスタであり、こられによりＣＭＯＳインバータＢが構成される。ＰチャネルＭＯＳトランジスタ１３のソースはプラス電源ライン（図示せず）に接続し、ＮチャネルＭＯＳトランジスタ１４のソースはグランドライン（図示せず）に接続している。１５はＣＭＯＳインバータＢに並列に接続された第１の抵抗、１６はＰチャネルＭＯＳトランジスタ１３に並列に接続された第２の抵抗であり、この場合はＣＭＯＳインバータＢの出力端子と前記プラス電源ライン間に接続されたプルアップ抵抗となっている。このプルアップ抵抗１６の抵抗値はＰチャネルＭＯＳトランジスタ１３及びＮチャネルＭＯＳトランジスタ１４のオン抵抗より十分大きく且つオフ抵抗より十分小さい値（例えば１０キロオーム）であることが好ましい。ＣＭＯＳインバータＢ、第１及び第２の抵抗１５、１６により発振制御回路Ａが構成される。
【００１６】
この発振制御回路Ａは１つのシリコンなどの半導体基板上に形成される集積回路である。１７は水晶振動子であり、この集積回路の外部接続用端子１８、１９によりＣＭＯＳインバータＢ及び第１の抵抗１５に並列に接続している。１０及び１２は半導体基板に設けられた容量素子である。容量素子１０は、図１乃至図４に示す製造工程で形成されたものを使用している。
【００１７】
この実施例では、ＬＯＣＯＳ膜の膜厚調整工程を下部電極用ポリシリコン膜のエッチング処理前に行うことにより、エッチングの回り込みによる窪みの無い、その結果、金属層のエッチング残りの発生が少ない容量素子を素子分離領域上に得ることが出来る。そして、上述の実施例では、ＬＯＣＯＳ膜の膜厚調整は容量形成予定部分を除くよう限定的な範囲で行われる例を示した。ＬＯＣＯＳ膜全体に対して膜厚調整した場合には、容量部が半導体基板に調整膜厚分だけ近づく為、寄生容量の変化が懸念される。
【実施例２】
【００１８】
次に、図６及び図７を参照して実施例２を説明する。
図６は、容量素子を有する半導体集積回路装置の断面図、図７は、この容量素子が用いられる発振回路の一例を示す回路図である。この実施例では、素子領域及び素子分離領域の双方に容量素子が形成されていることに特徴がある。
図６に示すように、シリコンなどの半導体基板２１に設けられた素子領域３１ａ及びその周辺の素子分離領域２２の一部には、半導体基板２１の表面領域にＰＮ接合ダイオード２９及びその上の半導体基板２１上に容量素子２８が形成され、素子領域３１ｂにはＭＯＳトランジスタ３０が形成されている。
【００１９】
ＰＮ接合ダイオード２９が設けられた素子領域３１ａは、ＬＯＣＯＳ膜（素子分離領域）２２に区画されている。ＬＯＣＯＳ膜２２は、実施例１で説明した図１乃至図４に示す工程により形成される。この工程で形成された寄生容量などを調整する膜厚調整部２３の上には容量素子２８は形成しない。ＰＮ接合ダイオード２９は、高濃度Ｐ型拡散領域２１ａ及びその上の高濃度Ｎ型拡散領域２１ｂから構成され、双方の拡散領域によりＰＮ接合を構成している。Ｎ型拡散領域２１ｂの表面にはシリコン酸化膜２７ａが形成されている。シリコン酸化膜２７ａの上及びその周辺のＬＯＣＯＳ膜２３の膜厚調整部２３以外の領域上にポリシリコンからなる下部電極２４ａが形成される。下部電極２４ａ上にはシリコン酸化膜などの層間絶縁膜２５が形成される。また、下部電極２４ａ上には層間絶縁膜２５を介してモリブデンなどの金属層からなる上部電極２６ａが形成される。このように、下部電極／層間絶縁膜／上部電極から構成される容量素子２８が形成される。
【００２０】
素子領域３１ｂにはソース／ドレイン領域２０が形成され、ゲート絶縁膜２７ｂを介して、ソース／ドレイン領域２０上に金属ゲート２６ｂが形成される。金属ゲート２６ｂは、上部電極２６ａと同じ工程で形成され、ソース／ドレイン領域、ゲート絶縁膜及び金属ゲートで構成されるＮＭＯＳトランジスタ３０を得る。
【００２１】
図６に示す半導体集積回路装置は、例えば、図７に示す発振回路に用いられる。発振回路は、水晶振動子３１を外付けするための端子３２、３３と増幅用インバータ３４及び帰還抵抗３５を設け、インバータ３４の入力端子と端子３２との間には直流遮断用の容量素子であるモリブデン電極（図６の２６ａ）とポリシリコン電極（図２の２４ａ）を有するコンデンサ２８を設け、インバータ３４の出力端子と端子３３との間には直列接続されたダンピング抵抗３６と直流遮断用の容量素子であるコンデンサ３７を備えている。コンデンサ２８のモリブデン電極は、インバータ３４側、ポリシリコン電極は、端子３２側に位置している。
端子３２とコンデンサ２８との間には、発振周波数制御用可変容量素子であるＰＮ接合ダイオード２９のカソード側を接続している。このＰＮ接合ダイオード２９のカソード側（図６の２１ｂ）は、負荷抵抗４３を介して周波数制御用外部電圧を入力する制御電圧端子４１に接続し、アノード側（図６の２１ａ）は、接地（ＶＳＳ電位）している。同様に、端子３３とコンデンサ３７との間には発振周波数制御用可変容量素子であるＰＮ接合ダイオード３８のカソード側が接続されている。ＰＮ接合ダイオード３８のカソード側は、負荷抵抗４０を介して周波数制御用外部電圧を入力するための制御電圧端子４１にも接続し、アノード側は、接地（ＶＳＳ電位）している。
【００２２】
ＰＮ接合ダイオード２９のカソードには破壊電圧保護用ＮＰＮ型スナップバックトランジスタ４２のコレクタ端子を接続し、ＰＮ接合ダイオード２９のアノードにはスナップバックトランジスタ４２のエミッタ端子を接続している。スナップバックトランジスタ４２のゲート端子とエミッタ端子は、接地（ＶＳＳ電位）している。ＰＮ接合ダイオード３８のカソードには破壊電圧保護用ＮＰＮ型スナップバックトランジスタ３９のコレクタ端子を接続し、ＰＮ接合ダイオード３８のアノードにはスナップバックトランジスタ３９のエミッタ端子を接続している。スナップバックトランジスタ３９のゲート端子とエミッタ端子は、接地（ＶＳＳ電位）している。
図６に示す素子領域３１ｂに形成されるＮＭＯＳトランジスタ３０は、図７の発振回路のインバータ３４を構成するトランジスタに用いられる。また、ＮＭＯＳトランジスタ３０を構成するゲートの形成は、容量素子２８を構成する上部電極２６ａと同じ工程で行われる。
【００２３】
この実施例では、ＬＯＣＯＳ膜の膜厚調整工程を下部電極用ポリシリコン膜のエッチング処理前に行うことにより、エッチングの回り込みによる窪みの無い、その結果、金属層のエッチング残りの発生が少ない容量素子を素子分離領域上及び素子領域上に得ることが出来る。
【図面の簡単な説明】
【００２４】
【図１】実施例１に係る容量素子を有する半導体集積回路装置の製造方法を説明する工程断面図。
【図２】実施例１に係る容量素子を有する半導体集積回路装置の製造方法を説明する工程断面図。
【図３】実施例１に係る容量素子を有する半導体集積回路装置の製造方法を説明する工程断面図。
【図４】実施例１に係る容量素子を有する半導体集積回路装置の製造方法を説明する工程断面図。
【図５】実施例１の容量素子が用いられる発振回路を示す回路図。
【図６】実施例２に係る容量素子を有する半導体集積回路装置の断面図。
【図７】実施例２の容量素子が用いられる発振回路を示す回路図。
【図８】従来の素子分離領域上に容量素子が形成された半導体集積回路装置の製造方法を説明する工程断面図。
【図９】従来の素子分離領域上に容量素子が形成された半導体集積回路装置の製造方法を説明する工程断面図。
【図１０】従来の素子分離領域上に容量素子が形成された半導体集積回路装置の製造方法を説明する工程断面図。
【符号の説明】
【００２５】
１、２１・・・半導体基板
２、２２・・・ＬＯＣＯＳ膜（素子分離領域）
３、２３・・・膜厚調整部
４・・・ポリシリコン膜
４ａ、２４ａ・・・下部電極
５、２５・・・層間絶縁膜
６・・・金属膜
６ａ、２６ａ・・・上部電極
７・・・フォトマスク
８・・・フォトレジスト
９・・・窒化膜マスク
１０、１２・・・容量素子
１１、３１ａ、３１ｂ・・・素子領域
１３、１４・・・ＭＯＳトランジスタ
１５、１６、３５、３６、４０、４３・・・抵抗
１７、３１・・・水晶振動子
１８、１９、３２、３３、４１・・・端子
２０・・・ソース／ドレイン領域
２１ａ・・・Ｐ型拡散領域
２１ｂ・・・Ｎ型拡散領域
２６ｂ・・・金属ゲート
２７ａ・・・フィールド酸化膜
２７ｂ・・・ゲート絶縁膜
２８・・・容量素子（コンデンサ）
２９、３８・・・ＰＮ接合ダイオード
３０・・・ＭＯＳトランジスタ
３４・・・インバータ
３７・・・コンデンサ
３９、４２・・・スナップバックトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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