(57)【特許請求の範囲】
【請求項１】
メモリセルであって、
チャネル領域で分離されたソース領域及びドレイン領域が表面に形成された半導体基板と、
該基板の該表面上で該チャネル領域の上方に配置された、７ｎｍ未満４ｎｍ超の厚みの酸化シリコン層からなる第１トンネル障壁構造体と、該第１トンネル障壁構造体上で該チャネル領域の上方に配置された浮遊ゲートと、該浮遊ゲート上の第２トンネル障壁構造体と、該第２トンネル障壁構造体上で該チャネル領域の上方の電荷トラップ誘電体層と、該電荷トラップ誘電体層上に配置された上部誘電構造体とを含む多層スタックと、
該上部誘電構造体上で該チャネル領域の上方に配置された上部導電層と
を備え、
該第２トンネル障壁構造体は、該浮遊ゲート上の第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とをこの順で積層してなり、
該メモリセルをプログラムするバイアス条件下及び消去するバイアス条件下では、該第１トンネル障壁構造体は該第２トンネル障壁構造体より大きいトンネル障壁を電子に提供するメモリセル。
【請求項２】
前記第２トンネル障壁構造体は、前記浮遊ゲートに隣接し１８Å以下の厚みの前記第１酸化シリコン層と、該第１酸化シリコン層上の３０Å以下の厚みの前記窒化シリコン層と、該窒化シリコン層上の３５Å以下の厚みの前記第２酸化シリコン層とを備える請求項１に記載のメモリセル。
【請求項３】
前記第２トンネル障壁構造体は、バンドギャップ操作トンネル障壁構造体からなる請求項１に記載のメモリセル。
【請求項４】
前記浮遊ゲートは、１０ｎｍ未満の厚みの半導体層からなる請求項１に記載のメモリセル。
【請求項５】
前記上部誘電構造体は、前記電荷トラップ誘電体層に接触する誘電率κ1の第１層と、前記上部導電層に接触し該第１層のκ1より高い誘電率κ2を有し該第１層の厚みのκ2／κ1倍未満の厚みの第２層とを備える請求項１に記載のメモリセル。
【請求項６】
前記上部誘電構造体の前記第１層は、酸化シリコン又は酸窒化シリコンからなり、該上部誘電構造体の前記第２層は、酸化アルミニウムからなり、前記電荷トラップ誘電体層は窒化シリコン及び酸窒化シリコンのうち少なくとも１つからなる請求項５に記載のメモリセル。
【請求項７】
前記上部誘電構造体の前記第２層の前記誘電率κ2は７より大きい請求項５に記載のメモリセル。
【請求項８】
前記電荷トラップ誘電体層は窒化シリコンからなる請求項１に記載のメモリセル。
【請求項９】
該メモリセルに結合された制御回路を更に備え、
該制御回路は、チャネル領域と前記浮遊ゲートの間及び該浮遊ゲートと前記電荷トラップ構造体の間のトンネル現象を引き起こすバイアス条件を該メモリセルに印加しトラップされた負電荷を増加させるプログラムモードと、該電荷トラップ構造体と該浮遊ゲートの間及び該浮遊ゲートと該チャネル領域の間のトンネル現象を引き起こすバイアス条件を印加しトラップされた負電荷を減少させる消去モードとを含む請求項１に記載のメモリセル。
【請求項１０】
メモリセルであって、
チャネル領域で分離されたソース領域及びドレイン領域が表面に形成された半導体基板と、
該基板の該表面上で該チャネル領域の上方に配置され、７ｎｍ未満４ｎｍ超の厚みの酸化シリコンからなるゲート誘電体と、
該ゲート誘電体上で該チャネル領域の上方の浮遊ゲートと、
該浮遊ゲート上のトンネル障壁構造体であって、該浮遊ゲートに隣接し１８Å以下の厚みの第１酸化シリコン層と、該第１酸化シリコン層上の３０Å以下の厚みの窒化シリコン層と、該窒化シリコン層上の３５Å以下の厚みの第２酸化シリコン層とを備えるトンネル障壁構造体と、
該トンネル障壁構造体上の７ｎｍ未満５ｎｍ超の厚みの窒化シリコンの電荷トラップ層と、
該電荷トラップ層上に配置された阻止誘電構造体と、
該阻止誘電構造体上に配置された上部導電層と
を備え、
前記導電層は、該導電層の内部の電位を均一とするべく連続体にすることによって該導電層の上方の電界と下方の電界とが略等しくなるように形成され、
該メモリセルをプログラムするバイアス条件下及び消去するバイアス条件下では、該ゲート誘電体は該トンネル障壁構造体より大きいトンネル障壁を電子に提供するメモリセル。
【請求項１１】
前記阻止誘電構造体は、前記電荷トラップ誘電体層に接触する誘電率κ1の第１層と、前記上部導電層に接触し該第１層のκ1より高い誘電率κ2を有し該第１層の厚みのκ2／κ1倍未満の厚みの第２層とを備える請求項１０に記載のメモリセル。
【請求項１２】
前記浮遊ゲートは、１０ｎｍ未満の厚みの半導体層からなる請求項１１に記載のメモリセル。
【請求項１３】
メモリセルとしての集積回路であって、
半導体基板上に７ｎｍ未満４ｎｍ超の厚みの酸化シリコン層として形成されたゲート誘電体層と、
該基板上のメモリ領域の第１パターン及び周辺領域の第２パターンを含む浮遊ゲートを形成するポリシリコン層パターンと、
該ポリシリコン層パターンに接触するトンネル障壁構造体と、該トンネル障壁構造体上の電荷トラップ誘電体層と、該電荷トラップ誘電体層上に配置された上部誘電構造体とを含み、該ポリシリコン層パターン上に形成された多層誘電体スタックと、
該周辺領域内の選択された位置で該ポリシリコン層パターンを露出させるために該多層誘電体スタックを貫通するように形成されたコンタクト開口と、
該多層誘電体スタック上に形成され、該選択された位置の該コンタクト開口を通って該ポリシリコン層パターンと接触する導電体のパターンと、
該基板表面で該導電体パターンの近傍に形成されたソース領域及びドレイン領域と
を含み、
該トンネル障壁構造体は、該ポリシリコン層パターン上の第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とをこの順で積層してなり、
該メモリセルをプログラムするバイアス条件下及び消去するバイアス条件下では、該ゲート誘電体層は該トンネル障壁構造体より大きいトンネル障壁を電子に提供する集積回路。
【請求項１４】
前記トンネル障壁構造体は、プログラム動作バイアス条件下及び消去動作バイアス条件下で前記ゲート誘電体層より高い電荷トンネル効率を有する請求項１３に記載の集積回路。
【請求項１５】
前記トンネル障壁構造体を形成することは、複数の誘電体層からなるバンドギャップ操作トンネル障壁構造体を形成することである請求項１３に記載の集積回路。
【請求項１６】
前記導電体はポリシリコンである請求項１３に記載の集積回路。
【請求項１７】
前記メモリ領域内の前記ポリシリコン層パターンをエッチングして導電層を設けることを更に含む請求項１３に記載の集積回路。
【請求項１８】
前記上部誘電構造体は５〜９ｎｍの範囲の厚みの二酸化シリコンからなる請求項１３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概ね不揮発性メモリ素子、特に、フラッシュメモリ及びフラッシュメモリ素子の製造に関する。
【０００２】
《関連する出願への相互参照》
本出願は、２００８年０４月１８日付で出願した米国仮特許出願第６１／１２４，６５２号の利益を主張する特許出願である。
【０００３】
本出願は、２００７年０５月３１日付で出願した同時係属の米国特許出願第１１／７５６，５５９号に関連する特許出願である。この出願を本明細書に援用する。
【背景技術】
【０００４】
フラッシュメモリ技術は、電界効果トランジスタのチャネルとゲートとの間に電荷を蓄えるメモリセルを含む。蓄えられた電荷は、このトランジスタの閾値に影響を与え、蓄積電荷による閾値の変化は検知されデータを表すことができる。
【０００５】
広く使用されている１つのタイプの電荷蓄積メモリセルは、浮遊ゲートメモリセルとして知られている。浮遊ゲートメモリセルにおいて、ポリシリコン等の導電材料でできた浮遊ゲートはトンネル障壁構造体上に形成され、ポリ間（interpoly）誘電体が該浮遊ゲート上に形成されて浮遊ゲートをメモリセルのワード線又は制御ゲートから絶縁する。浮遊ゲートの形状は、浮遊ゲートとチャネルの間の電圧に対して高カップリング比を実現するよう設計され、該制御ゲートに印加された電圧によって該トンネル障壁構造体により強い電界がかかる。例えば、浮遊ゲートの形状はＴ字形又はＵ字形であり、このため制御ゲートと浮遊ゲートの間の表面積が浮遊ゲートとチャネルの間より大きくなり、これにより、制御ゲートと浮遊ゲートの間の容量がより大きくなる。この技術は広く成功を収めてきたが、メモリセルのサイズとメモリセル間距離の縮小とともに、隣り合う浮遊ゲート間の干渉のために浮遊ゲート技術は劣化し始めている。
【０００６】
電界効果トランジスタのチャネルとゲートとの間に電荷を蓄える別のタイプのメモリセルは、誘電体電荷トラップ構造体を使用する。このタイプのメモリセルにおいては、誘電体電荷トラップ構造体がトンネル障壁構造体上に形成され（トンネル障壁構造体は誘電体電荷トラップ構造体をチャネルから絶縁する）、上部誘電体層が該誘電体電荷トラップ構造体上に形成され、誘電体電荷トラップ構造体をワード線又はゲートから絶縁する。代表的な素子はシリコン‐酸化物‐窒化物‐酸化物‐シリコンＳＯＮＯＳセルとして知られている。
【０００７】
誘電体電荷トラップ構造体を使用するメモリセルにおいては、設計においてカップリング比を操作する必要がないので、素子は平坦であってよい。平坦な構造と隣接セル間の非常に少ないカップリングのために、製造プロセスにおける最小フィーチャー寸法が約４５ｎｍ未満になると、誘電体電荷トラップ構造体を使用するメモリセルは、浮遊ゲートメモリセルより重要性が高くなると予想されている。
【０００８】
ＳＯＮＯＳ型メモリセルでさえ、最小フィーチャー寸法が約４５ｎｍ未満になると、性能低下をきたす可能性があることが分かった。特に、誘電体電荷トラップ構造体における外縁の電界によるチャネル幅に沿って不均一な電荷注入は、メモリセルの縁に沿った領域における閾値電圧を実効的に低くし、一方、チャネルの中心付近の領域における閾値は実効的に高い。縁に沿った低閾値領域は性能を低下させる可能性がある。本出願と譲受人及び発明者が同じである２００７年０５月３１日付で出願した米国特許出願第１１／７５６，５５９（特許文献１）には、浮遊ゲート構造体（電界分配層と呼ばれる）と、ゲートと浮遊ゲート構造体の間の電荷トラップ層との組合せが記載されている。
【０００９】
従って、電荷トラップ構造体におけるチャネル幅に沿った電荷密度が不均一であっても、チャネル幅に沿ってより均一な閾値電圧を維持することが望ましい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００８‐０１１６５０６号明細書
【発明の概要】
【課題を解決するための手段】
【００１１】
本発明は不揮発性メモリ素子、より具体的には第１トンネル障壁構造体と誘電体電荷トラップ構造体の間に、浮遊ゲートと該浮遊ゲートに接触した第２トンネル障壁構造体とを備え、これらのトンネル障壁は非対称である不揮発性メモリ素子に関する。該第２トンネル障壁構造体は、該第１トンネル障壁構造体と異なる電子トンネル現象確率関数を有するよう、例えばバンドギャップ操作及び／又は異なる材料又は材料厚みにより操作可能であり、これにより浮遊ゲート内の電子が電荷トラップ誘電体層内へ移動するよう促す一方、電荷トラップ誘電体層から浮遊ゲートを通って基板へ電子がトンネルするのを防ぐ。浮遊ゲートは電荷トラップ誘電体層内にトラップされた電荷によって影響される電界をチャネルに亘ってより均一に分布させ、電荷トラップ構造体内のチャネル幅に沿った電荷密度が不均一であっても、該導電層の下のチャネル幅に沿った閾値電圧をより均一にする。浮遊ゲートと電荷トラップ構造体の組合せは、高密度アレイにおける隣接素子間の干渉を低減する平坦な浮遊ゲートを持つメモリセル構造の使用を可能にする。また、浮遊ゲートと電荷トラップ構造体の組合せは、その組合せによって捕捉される電荷の大部分は電荷トラップ誘電体層内の深いトラップに捕捉されるよう構成された第１、第２トンネル障壁構造体と共に、高密度フラッシュメモリの改善されたデータ保持特性を提供する。
【００１２】
従って、本発明の１つの実施形態では、メモリセルはチャネル領域で分離されたソース領域及びドレイン領域を備える。トンネル現象確率関数を確立する厚みと誘電特性を持った第１トンネル障壁構造体が該チャネル領域の上方に配置されている。浮遊ゲートが該第１トンネル障壁構造体上に配置され該チャネル領域を覆っている。第２トンネル障壁構造体が該浮遊ゲート上に配置されている。該第２トンネル障壁構造体上に電荷トラップ構造体が配置され、該電荷トラップ構造体上に阻止誘電構造体が配置されている。該阻止誘電構造体上に配置された上部導電層がゲートとして働く。該第２トンネル障壁構造体は、該メモリセルをプログラムするバイアス条件下及び消去するバイアス条件下でトンネル電流の導体として該第１トンネル障壁構造体より効率的となるよう本発明のメモリセルの実施形態に係る厚みと誘電特性を有する。即ち、第２トンネル障壁構造体は所定のバイアス条件下で第１トンネル障壁構造体より高いトンネル現象確率を有する。また、幾つかの実施形態では、読み出し動作時バイアス条件下でこの確率は逆になり、第２トンネル障壁構造体は所定のバイアス条件下で第１トンネル障壁構造体より低いトンネル現象確率を有する。このようにして、メモリセル内に捕捉された電荷は、プログラム又は消去時、浮遊ゲートから電荷トラップ誘電体層内へ掃き出される。この電荷は、セルの寸法と隣接セル間距離の両方が縮小される時にデータ保持不良の原因となる電荷リークを起こし難い。
【００１３】
上記のセルを備える集積回路メモリ素子も開示される。
【００１４】
本発明のメモリセルを製造する方法は、半導体基板の表面上に第１トンネル障壁構造体を形成することと、該第１トンネル障壁構造体上に浮遊ゲート層を形成することと、該浮遊ゲート層上に第２トンネル障壁構造体を形成することと、該第２トンネル障壁構造体上に電荷トラップ構造体を形成することと、該電荷トラップ構造体上に上部誘電構造体を形成することと、該上部誘電構造体上に上部導電層を形成することとを含む。第２トンネル障壁構造体は第１トンネル障壁構造体と上述したように異なる。ソース領域とドレイン領域は半導体基板に不純物を注入することで形成でき、ソース領域とドレイン領域はチャネルにより分離され、チャネルは第１トンネル障壁構造体の下に位置する。
【００１５】
本質的に浮遊ゲートＦＧとバンドギャップ操作ＢＥ‐ＳＯＮＯＳ電荷トラップ素子との「融合」である新しいメモリが開示される。従来のフラッシュメモリ構造と異なり、電荷トラップ素子（ＢＥ‐ＳＯＮＯＳ）は浮遊ゲートＦＧ上に作られ、ポリ間誘電体層ＩＰＤを置き換える。極薄ポリＦＧ（５ｎｍ未満）を含む非常に平坦な構造体を提供し、従来の構造と違いピッチ縮小を可能にする。
【００１６】
本発明の他の特徴と利点が図面、詳細な説明、及び請求項から分かるであろう。
【図面の簡単な説明】
【００１７】
【図１】従来のＳＯＮＯＳ型メモリセルの基本構造を例示する。
【図２】従来の基本ＳＯＮＯＳ型メモリセルのチャネル幅寸法（ＮＡＮＤアレイ構成のワード線に平行）に沿った断面図を例示する。
【図３】図２と類似の構造を例示する。この構造では、チャネル幅は底部誘電体と電荷トラップ層と上部誘電体との組合せの実効酸化物厚みと同等にまで縮小されている。
【図４】従来のメモリセルのチャネル幅寸法に沿った不均一な電荷トラップ分布を例示する。
【図５】図４に示した不均一な電荷トラップ分布によって生じるメモリセルの実効的な閾値電圧のチャネル幅寸法に沿った分布を例示する。
【図６】不均一な電荷トラップ分布を持ったＳＯＮＯＳ型メモリセルのチャネルを通るドレイン電流の対ゲート電圧Ｉ‐Ｖ特性を例示する。
【図７】トンネル障壁構造体上に導電層を有する誘電体電荷トラップメモリセルのチャネル長寸法に沿った断面図を例示する。
【図８】図７と同様のメモリセルのアレイのチャネル幅寸法に沿った断面図を例示する。
【図９】図８に例示したような導電層を有する誘電体電荷トラップメモリセルのチャネル幅寸法に沿った電荷密度の例を示す。
【図１０】導電層内の均一電位と、チャネル幅寸法に沿った閾値電圧の分布へのこの均一電位の効果を例示する。
【図１１】導電層を有する電荷分布が不均一な誘電体電荷トラップメモリセルのドレイン電流対ゲート電圧Ｉ‐Ｖ特性のシミュレーション結果を例示する。
【図１２】ワード線に沿った従来の浮遊ゲートメモリセルの断面図を例示する。
【図１３】平坦なセル構造を持った従来の浮遊ゲートメモリセルのワード線に沿った断面図を例示する。
【図１４】本発明の電荷トラップ浮遊ゲートメモリセルのワード線に沿った断面図を例示する。
【図１４Ａ】低電界時のバンドオフセット技術を含むバンドギャップ操作トンネル障壁構造体のバンド図であり、相対的に低いトンネル現象確率を示す。
【図１４Ｂ】高電界時のバンドオフセット技術を含むバンドギャップ操作トンネル障壁構造体のバンド図であり、相対的に高いトンネル現象確率を示す。
【図１５】本発明の電荷トラップ層が浮遊ゲートから第２トンネル障壁構造体によって分離された電荷トラップ浮遊ゲートメモリセルのワード線に沿った断面図を例示する。
【図１６】本発明の電荷トラップ浮遊ゲートメモリセルのプログラム動作のシミュレーション結果を示すグラフである。
【図１７】本発明の電荷トラップ浮遊ゲートメモリセルのプログラム動作の場合のトラップされた電荷の密度のシミュレーション結果を示すグラフである。
【図１８】本発明の電荷トラップ浮遊ゲートメモリセルの消去動作のシミュレーション結果を示すグラフである。
【図１９】本発明の電荷トラップ浮遊ゲートメモリセルの消去動作の場合のトラップされた電荷の密度のシミュレーション結果を示すグラフである。
【図２０】メモリアレイを製造する方法における半導体基板上に第１トンネル障壁構造体と浮遊ゲートポリシリコン層とを形成する段階を例示する。
【図２１】メモリアレイを製造する方法における基板内への絶縁トレンチのエッチング形成と誘電体材料の絶縁トレンチ内への堆積を行う段階を例示する。
【図２２】メモリアレイを製造する方法における絶縁トレンチ蒸着ステップからの余分な酸化物を取除き、硬いマスク層と浮遊ゲートポリシリコン層上の酸化物とを取除く段階を例示する。
【図２３】メモリアレイを製造する方法における第２トンネル障壁構造体と電荷トラップ層と阻止誘電体層とを含む材料スタックと、ワード線用の上部導電層とを形成する段階を例示する。
【図２４】メモリアレイを製造する方法の１段階における浮遊ゲート構造体と誘電体電荷トラップ構造体との組合せを有する本発明のメモリセルの斜視図である。
【図２５】電荷トラップ浮遊ゲートＣＴＦＧメモリセルアレイと制御回路とを備えた集積回路の実施形態の簡略図である。
【図２６】本発明のメモリセルと周辺回路のトランジスタとを製造する統合されたプロセスの１段階を例示する。
【図２７】高κキャップバッファ酸化物阻止誘電体層を含む別の電荷トラップ浮遊ゲート構造体を例示する。
【図２８】酸化アルミニウム阻止層と高仕事関数ゲート材料とを含む別の電荷トラップ浮遊ゲート構造体を例示する。
【図２９】本発明の電荷トラップ浮遊ゲートメモリ素子の正電圧ファウラー・ノルトハイムＦＮプログラム動作試験の結果を示すグラフである。
【図３０】本発明の電荷トラップ浮遊ゲートメモリ素子の負電圧ファウラー・ノルトハイムＦＮ消去動作試験の結果を示すグラフである。
【図３１】本発明の電荷トラップ浮遊ゲートメモリ素子の段階増加パルスプログラミングＩＳＰＰ動作試験の結果を示すグラフである。
【図３２】第１の長さと幅を持つ本発明の電荷トラップ浮遊ゲートメモリ素子の、閾値電圧がシフトする試験時のゲート電圧対ドレイン電流のグラフである。
【図３３】第２の長さと幅を持つ本発明の電荷トラップ浮遊ゲートメモリ素子の、閾値電圧がシフトする試験時のゲート電圧対ドレイン電流のグラフである。
【図３４】本発明の電荷トラップ浮遊ゲートメモリ素子のサブ閾値シフト試験の結果を示すグラフである。
【図３５】本発明の電荷トラップ浮遊ゲートメモリ素子の相互コンダクタンス試験の結果を示すグラフである。
【図３６】本発明の電荷トラップ浮遊ゲートメモリ素子のチャネルホット電子プログラム時間対閾値電圧のグラフであり、閾値電圧は逆読み出し及び順読み出し動作の両方で測定した。
【図３７】本発明の電荷トラップ浮遊ゲートメモリ素子の、消去状態とプログラム状態のゲート電圧対ドレイン電流の対数グラフである。
【図３８】本発明の電荷トラップ浮遊ゲートメモリ素子の、消去状態とプログラム状態のゲート電圧対ドレイン電流のリニア目盛グラフである。
【図３９】電荷トラップ層と浮遊ゲートの間のトンネル障壁構造体が半導体と浮遊ゲートの間のトンネル障壁構造体と同じである被験電荷トラップ浮遊ゲートメモリ素子の閾値電圧対プログラム電圧のグラフである。
【図４０】電荷トラップ層と浮遊ゲートの間のトンネル障壁構造体が半導体と浮遊ゲートの間のトンネル障壁構造体と同じである被験電荷トラップ浮遊ゲートメモリ素子の閾値電圧対消去時間のグラフである。
【発明を実施するための形態】
【００１８】
図１〜図２８を参照しながら、詳細な説明を提供する。
【００１９】
図１は従来のＳＯＮＯＳ型メモリセルの基本構造を例示する。このセルは半導体基板１０上に形成され、該基板内の第１ドープ領域１１がソース端子として、第２ドープ領域１２がドレイン端子として働く。制御ゲート１３は、底部トンネル障壁構造体１４と、誘電体電荷トラップ層１５と、上部誘電体１６とを備える電荷トラップ構造体上に形成される。該メモリセルのチャネルは、基板１０の第１ドープ領域１１と第２ドープ領域１２の間の領域である。図１に示した寸法Ｌは、チャネルのこの寸法に沿ってソース・ドレイン間を電流が流れるので、チャネル長Ｌと通常呼ばれる。図１のＳＯＮＯＳ型メモリセルは、しばしばＮＡＮＤアレイに構成され、アレイの各列は接地コンタクトとグローバルビット線コンタクトの間に直列に配列されたメモリセル群を備える。
【００２０】
図２は従来の基本ＳＯＮＯＳ型メモリセルのチャネル幅寸法（ＮＡＮＤアレイ構成のワード線１３に平行）に沿った断面図を例示する。奥行を考えると、ソース端子とドレイン端子は、図２の図平面の上と下に位置する。個々のメモリセル列は、浅いトレンチ絶縁ＳＴＩ構造体２０等の絶縁構造体によって分離される。このように、複数のメモリセル列を高密度アレイ内で浅いトレンチ絶縁構造体２０の幅だけ分離して配置することができる。この幅は、この素子の製造で使用される技術の最小フィーチャー寸法Ｆとほぼ同じであってもよい。同様に、チャネル幅Ｗは、図示のようにＮＡＮＤアレイ構成の最小フィーチャー寸法Ｆとほぼ同じであってもよい。図２は、チャネルとワード線（制御ゲート１３を含む）の間の誘電体層を通る電界線をチャネルの縁の電界線２１、２２を含めて例示する。電界線２１、２２は、電荷トラップ層１５の縁においてトラップされた電荷の効果を減らす外縁電界を表す。図２に示した例において、底部トンネル障壁構造体１４と電荷トラップ層１５と上部誘電体１６との組合せのＥＯＴ（通常およそ２０ｎｍ）はチャネル幅Ｗよりかなり小さく、外縁電界効果は素子の動作にあまり影響しない。ＥＯＴは誘電体層の厚みに二酸化シリコンの誘電率と当該層材料の誘電率の比をかけたものに等しいと定義される。
【００２１】
ＳＯＮＯＳ型メモリセルでさえ、最小フィーチャー寸法が約４５ｎｍ未満になると、性能低下をきたす可能性があることが分かった。例えば、図３は図２に類似の構造を例示する。この構造では、チャネル幅Ｗは底部誘電体５４と電荷トラップ層５５と上部誘電体５６との組合せのＥＯＴと同等にまで縮小されている。この例では、メモリセルはポリシリコンワード線５７と、ＳＴＩ構造体６０によって絶縁されたメモリセル列とを備える。この例では、外縁電界を表す電界線６１、６２が、電荷トラップ層５５の有効性に大きな影響を持つ可能性がある。特に、外縁電界による電荷トラップ層へのチャネル幅に沿って不均一な電荷注入は、チャネルの縁に沿った領域における閾値電圧を実効的に低くし、一方、チャネルの中心付近の領域における閾値は実効的に高い。
【００２２】
図４は従来のメモリセルのチャネル幅寸法に沿った電荷トラップ層における不均一な電荷トラップ分布を例示する。図４に示すように、電荷トラップ層における電荷密度は、チャネルの左側でチャネルの中央付近より低い。また、電荷トラップ層における電荷密度は、チャネルの右側でチャネルの中央付近より低い。図５は、図４に示した不均一な電荷トラップ分布によって生じるメモリセルの実効的な閾値電圧のチャネル幅寸法に沿った分布を示す。従って、高閾値状態にプログラムされたメモリセルでも、その縁に沿って低閾値領域がまだ存在する。図６は外縁効果によって不均一な電荷分布を持ったＳＯＮＯＳ型セルのチャネルを通るドレイン電流Ｉｄの対ゲート電圧Ｖｇ（Ｉ‐Ｖ）特性を例示する。図の左のトレース５０はプログラムされていない新しいセルの良好なＩ‐Ｖ特性を示す。プログラムが進み、電荷トラップ層にトラップされた電荷が増加すると、Ｉ‐Ｖ特性が特にサブ閾値領域において劣化することをトレース５１、５２、５３は示す。電荷をトラップする能力が電荷トラップ層の縁では弱いので、図の破線の楕円で示したようにサブ閾値電流はほとんど移動しない。
【００２３】
図７は、１つの実施形態に係るトンネル障壁構造体１０５上に導電層１０１を有する誘電体電荷トラップメモリセル１００のチャネル長寸法Ｌに沿った断面図を例示する。図７に示した実施形態において、メモリセル１００は、チャネルにより隔てられそれぞれソースとドレインとして働くドープ領域１０２とドープ領域１０３を有する基板１０４を含む。図７に示した実施形態では、基板１０４の表面上で、チャネル上にトンネル障壁構造体１０５（この例では単一の誘電体層）が配置されている。図７に示した実施形態では、メモリセル１００はトンネル障壁構造体１０５上に配置された導電層１０１と、導電層１０１上に配置された電荷トラップ構造体１０６と、電荷トラップ構造体１０６上に配置された上部誘電構造体１０７と、上部誘電構造体１０７上に配置された上部導電層１０８とを更に含む。幾つかの実施形態では、トンネル障壁構造体１０５は二酸化シリコン又は酸窒化シリコンでできていてもよい。幾つかの実施形態では、トンネル障壁構造体１０５はおよそ４〜６ｎｍの厚みを持つ二酸化シリコンからなる。幾つかの実施形態では、電荷トラップ構造体１０６は窒化シリコン、ナノ粒子埋込み誘電体、又はＡｌ2Ｏ3、Ｈｆ2Ｏ3等の高κ金属酸化物を含む他の材料でできている。幾つかの実施形態では、電荷トラップ構造体１０６は、およそ５〜７ｎｍの厚みを持つ窒化シリコンからなる。幾つかの実施形態では、上部誘電構造体１０７は二酸化シリコン又はＡｌ2Ｏ3、Ｈｆ2Ｏ3等の高κ金属酸化物等の他の誘電体材料でできている。幾つかの実施形態では、上部誘電構造体１０７はおよそ５〜９ｎｍの厚みを持つ二酸化シリコンからなる。また、幾つかの実施形態では、導電層１０１はｐ型ポリシリコン、ｎ型ポリシリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属でできていてもよい。代表的な実施形態では、導電層１０１は約２〜６ｎｍの厚みを持つドープされたポリシリコンからなる。導電層１０１は隣接するセルの導電層間の電界による干渉が小さくメモリセルの性能に影響しないように薄く、電界分布を可能にする層の確実な形成のためには十分厚くすることが可能である。幾つかの実施形態では、上部導電層１０８は、ｐ型ポリシリコン、ｎ型ポリシリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属でできていてもよい。これらの実施形態で選択された材料は容易に製造される材料を代表している。様々な他の材料及びそれらの組合せをメモリセルの層及び構造体として使用することができる。
【００２４】
図８は、１つの実施形態に係る図７と同様のメモリセルのアレイのチャネル幅寸法に沿った断面図を例示する。図８に示した実施形態では、メモリセルは、トレンチ絶縁構造体１１０によって分離されている。図８に示した実施形態では、チャネル幅Ｗはメモリセルのトンネル障壁構造体１０５と、電荷トラップ構造体１０６と、上部誘電構造体１０７との実効酸化物厚みＥＯＴとサイズが同等である。導電層１０１は導電層であり誘電体ではないので、メモリセルのＥＯＴに影響しない。導電層１０１の１つの特徴として、浮遊ゲートメモリセルのようにカップリング比を大きくするよう操作されることがない。むしろ、チャネル上方の導電層１０１の面積とチャネルの面積の比は、チャネル上方の上部導電層１０８の面積と導電層１０１の面積の比とほぼ等しくすることができる。これにより、導電層１０１上方の電界は、導電層１０１下方の電界とほぼ同じになる。幾つかの電子が導電層１０１内に捕捉されても、プログラミング中に印加される強い電界がこれらの電子の全て又は大多数を電荷トラップ構造体１０６内へ直ちに掃き出す。
【００２５】
図８に例示したように、外縁電界１１１、１１２、１１３は導電層１０１内の均一な電位によって終端される。従って、電荷トラップ構造体１０６内の外縁電界効果は低減される。また、図８に示したようなメモリセルに不均一な電荷分布が発生しても、導電層１０１内の均一な電位は、電界をトンネル障壁構造体１０５に亘って均一に分布させ、チャネルの閾値電圧の実効分布をチャネル幅寸法に沿ってより均一にする。
【００２６】
図９は、図８に例示したような導電層を有する誘電体電荷トラップメモリセルのチャネル幅寸法に沿った電荷密度の例を示す。この例の場合、図８に示したメモリセルの電荷密度分布は、前述した典型的なＳＯＮＯＳ型メモリセルの電荷密度分布に類似している。図１０は、チャネル幅寸法に沿った閾値電圧ＶＴの分布への導電層１０１の効果を例示する。図１０に示したように、導電層１０１内の均一な電位により、チャネル幅寸法に沿って閾値電圧の均一な分布が得られる。従って、電荷トラップ構造体１０６内の電荷分布が不均一であっても、メモリセルの性能は大きく劣化することはない。
【００２７】
図１１は、１つの実施形態に係り、電荷トラップ構造体内の電荷分布が不均一な、導電層を有する誘電体電荷トラップメモリセルのドレイン電流Ｉｄ対ゲート電圧Ｖｇ（Ｉ‐Ｖ）特性のシミュレーション結果を例示する。左のトレース８０はプログラムされていない新しいセルの良好なＩ‐Ｖ特性を示す。プログラミングが進み、電荷トラップ構造体内に捕捉された電荷が増加すると、Ｉ‐Ｖ特性が劣化しないことをトレース８１、８２は示す。サブ閾値電流の挙動（サブ閾値シフト）は閾値電圧の増加に追従する。
【００２８】
図１２は、ワード線２００（ＷＬ）に沿った従来の浮遊ゲート素子の断面を示す。複数のメモリセルのチャネルが、紙面に垂直に延びる半導体２０１上に、例えばＮＡＮＤ列状に形成されている。浅いトレンチ絶縁ＳＴＩ又は他の方法を使用して形成された誘電体トレンチ２０２によって半導体内の各列は互いから分離されている。トンネル障壁構造体２０３が半導体２０１上に形成されている。ポリシリコン浮遊ゲート２０４（ＦＧ）がトンネル障壁構造体２０３上に形成されている。この例では酸化シリコン層２０５、窒化シリコン層２０６、及び酸化シリコン層２０７からなるポリ間誘電体がポリシリコン浮遊ゲート２０４上に形成されている。このポリ間誘電体（２０５〜２０７）は、ワード線２００と浮遊ゲート２０４の間の電荷リークを阻止するよう設計されている。また、浮遊ゲート２０４とワード線２００の間のカップリングに大きな表面積を与えるために、浮遊ゲート２０４は相対的に厚く（現在の技術で通常１００ｎｍ超）なければならない。この大きな表面積は浮遊ゲート素子のゲートカップリング比を増加させ、プログラミング及び消去中、ワード線２００から浮遊ゲート２０４へより大きな電圧が伝えられる。しかし、厚い浮遊ゲートは、隣接する列同士の浮遊ゲート間の重大な干渉を引き起こす。この例では、図の左側の浮遊ゲートの表面に電子が分布しているのが示されている。右側の浮遊ゲート２０４内の電子は、これらの浮遊ゲート間に望ましくない電界を生成し、例えば脱電子が周囲の欠陥又はＳＴＩ内の酸化物トラップに捕捉されることで、電荷リークが発生する。隣接セル間のこの干渉の問題は、ＳＯＮＯＳ型誘電体電荷トラップ素子の研究と実現の重要な動機となっている。この素子では、電荷は深いトラップに捕捉され、電荷リークを引き起こす隣接セルからの干渉を受け難い。
【００２９】
また、メモリセルの製造技術が３０ｎｍ素子を可能にするとともに、セルに蓄えられる電子の数が非常に少なくなっている。例えば、１００個未満の電子が小さなメモリセルにおいて記憶状態を確立するために使用されると考えられている。記憶状態を確立する電子の数が益々少なくなるとともに、隣接セル間の干渉と他の形態の電荷リークがメモリセル構造の設計にとってより重要になりつつある。
【００３０】
図１３はワード線２１０に沿った従来の浮遊ゲート素子の断面を示し、浮遊ゲート素子を改良する設計上の傾向を例示する。図１３に示した構造では、複数のメモリセルのチャネルが、半導体２１１上に形成される。誘電体トレンチ２１２によって半導体内の各列は互いから分離されている。トンネル障壁構造体２１３が半導体２１１上に形成されている。浮遊ゲート２１４がトンネル障壁構造体２１３上に形成されている。この例では酸化シリコン層２１５、窒化シリコン層２１６、及び酸化シリコン層２１７からなる平坦な又はほぼ平坦なポリ間誘電体が、ワード線２１０に沿って浮遊ゲート構造群の上面に亘って延在している。図１３に示した平坦な又はほぼ平坦な素子の問題点は、ゲートカップリング比ＧＣＲが非常に低いことである。ゲートカップリング比を改善するために、ワード線界面に対する浮遊ゲートの容量を大きくする従来にないポリ間誘電構造体を使用することが提案されている。例えば、このポリ間誘電構造体（この例では２１５〜２１７）を高κ誘電体材料で置き換えることができる。例えば、酸化アルミニウム又は他の材料が提案されている。別の高κポリ間誘電構造体は、酸化アルミニウム等の高κ誘電体材料と、底部バッファ層、又は底部及び上部バッファ層として酸化シリコンとを含む多層スタックからなる。
【００３１】
図１３に示したような平坦な浮遊ゲート素子の問題点は、プログラミング中、強い電界が存在するので電荷がポリ間誘電体内に容易に注入されることである。従って、ポリ間誘電体は電荷を容易に捕捉する。しかし、ポリ間誘電体内に残された電荷を取除くことは非常に難しく、この素子は消去が困難であるので、フラッシュメモリ素子の多くの用途において非実用的である。
【００３２】
図１４は、従来のフラッシュメモリ構成の問題点の多くを克服する電荷トラップ・浮遊ゲートメモリ素子のワード線３１０に沿った断面を示す。図１４に示した構造において、メモリセルのチャネルが半導体３１１上に形成される。例えば注入不純物又は反転領域を使用してワード線の両側にソース端子とドレイン端子が配置されている。誘電体トレンチ３１２によって半導体内の各列は互いから分離されている。第１トンネル障壁構造体３１３が半導体３１１上に形成されている。浮遊ゲート３１４が第１トンネル障壁構造体３１３上に形成されており、誘電充填材が浮遊ゲート３１４の上面が露出した平坦な又はほぼ平坦な構造体を提供する。浮遊ゲート３１４上に電荷トラップ構造体が形成されている。この電荷トラップ構造体は第２トンネル障壁構造体３１５と、電荷トラップ層３１９と、阻止誘電体層３２０とを含む。本実施形態の第２トンネル障壁構造体３１５は、バンドギャップ障壁操作材料の多層スタックからなり、この多層スタックは好ましくは約２ｎｍ未満の厚みの二酸化シリコン層３１６、好ましくは約３ｎｍ未満の厚みの窒化シリコン層３１７、及び好ましくは約３．５ｎｍ未満の厚みの酸化シリコン層を含む。ワード線３１０は阻止誘電体層３２０上に形成されている。このように、浮遊ゲート素子（基本的には領域３２１）は電荷トラップ素子（基本的には領域３２２）で上を覆われている。
【００３３】
この構造は、プログラミング又は消去のためのバイアス条件下で第２トンネル障壁構造体３１５が提供するよりも大きなトンネル障壁を提供する第１トンネル障壁構造体３１３を有することを特徴とする。従って、第１トンネル障壁構造体３１３と第２トンネル障壁構造体３１５は一緒に、閾値電圧を増加させるための正ゲートバイアス条件下で浮遊ゲート３１４内の電子が半導体からこの浮遊ゲートを通って電荷トラップ層３１９へ移動するのを可能する手段を提供し、一方、読出しのためのバイアス条件下で電子が電荷トラップ層３１９から浮遊ゲート３１４を通って半導体３１１へトンネルするのを防ぐ。プログラミング中、電子が第１トンネル障壁構造体３１３を通って浮遊ゲート内へトンネルし、プログラミング中、障壁高さが低くなるので、第２トンネル障壁構造体３１５を通って誘電体電荷トラップ層３１９内へ掃き出され、この層の誘電体材料内の相対的に深いトラップに電子は捕捉される。第１トンネル障壁構造体３１３と第２トンネル障壁構造体３１５との相対的な障壁効果を操作することで、浮遊ゲート３１４内に電子が実際ほとんど溜まらないようセルを設計することができる。
【００３４】
図から分かるように、基板と浮遊ゲート間のトンネル障壁構造体よりも高い効率のトンネル障壁を提供するために、浮遊ゲートメモリ素子のポリ間誘電体を、バンドギャップ操作（ＢＥ）を使用する誘電体電荷トラップ構造体で置き換える。代表的な障壁操作方法は、上述のＯＮＯ構造に似たＵ字形障壁を有する頂きのある障壁層を含む。電荷トラップ層は、深いトラップにより提供される良好なデータ保持特性と、非常に高いトラップ効率とを有するのが好ましい。約５ｎｍ以上の厚みの窒化シリコン層は、これらの特性を提供する代表的な実施形態である。他の実施形態では、ナノ粒子埋込み誘電体、又はＡｌ2Ｏ3、Ｈｆ2Ｏ3等の高κ金属酸化物を含む他の材料を窒化シリコンの代りに使用することができる。
【００３５】
阻止誘電体層３２０は低リークであるべきであり、例えば酸化シリコン及び酸窒化シリコンからなる。ワード線（制御ゲート）との界面において、上部誘電体はゲート注入を抑制する高い障壁高さを有するべきである。また、阻止誘電体層３２０の上部で、バッファ酸化物層の上に高κ層（酸化シリコンバッファ層上の酸化アルミニウム等）を使用すると、阻止誘電体層３２０内の電界が低下し、ゲート注入が更に抑制される。浮遊ゲート層は比較的薄くてよい（例えば２０ｎｍ未満）。典型的な実施形態はｎ＋ドープポリシリコンを使用する。非ドープポリシリコン及びｐ＋ドープポリシリコンを使用してもよい。基板と浮遊ゲートの間のトンネル障壁構造体として働く底部トンネル酸化物層のリークは非常に低いことが望ましい。従って、５ｎｍ超７ｎｍ未満の厚みの二酸化シリコンが好適な底部トンネル障壁構造体である。
【００３６】
代表的な実施形態において、メモリセルのゲートとして働くワード線３１０はｐ＋ポリシリコン（仕事関数は約５．１ｅＶ）でできている。ｎ＋ポリシリコンを使用してもよい。他の実施形態は、金属、金属化合物、又は金属と金属化合物の組合せ、例えば白金、窒化タンタル、ケイ化金属、アルミニウム又は他の金属又は金属化合物ゲート材料等（例えばＴｉ、ＴｉＮ、Ｔａ、Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2、Ｗ、ＷＮ等）をゲートに使用する。幾つかの用途では、４ｅＶより高い、好ましくは４．５ｅＶより高い仕事関数を有する材料を使用することが好ましい。ゲート端子として使用するのに適切な様々な高仕事関数の材料が、米国特許第６，９１２，１６３号に記載されている。このような材料は通常、スパッタリング又は物理蒸着技術を使用して蒸着され、反応性イオンエッチングを使用してパターンを形成することができる。
【００３７】
図１４の実施形態において、第１トンネル障壁構造体３１３は、例えば、その場蒸気生成ＩＳＳＧ（堆積後ＮＯアニール、又は堆積中にＮＯを加えることによる窒化物形成を伴ってもよい）を使用して形成された酸化シリコンからなる。二酸化シリコンからなる第１トンネル障壁構造体３１３の厚みは７０Å未満で約４０Åより大きく、代表的な実施形態では、約５０Åである。浮遊ゲート３１４は従来の浮遊ゲートポリシリコンプロセスを使用して形成され、本明細書の幾つかの実施形態では、その厚みは縮小されている。
【００３８】
図１４の実施形態において、浮遊ゲート３１４上の第２トンネル障壁構造体３１５は、浮遊ゲート３１４の上面上の、例えばその場蒸気生成ＩＳＳＧ（堆積後ＮＯアニール、又は堆積中にＮＯを加えることによる窒化物形成を伴ってもよい）を使用して形成された二酸化シリコンからなり正孔トンネル層と呼ばれる第１層３１６を含む複数の材料の複合体からなる。二酸化シリコンからなる第１層３１６の厚みは２０Å未満、好ましくは１５Å以下であり、代表的な実施形態では、１０Å又は１２Åである。
【００３９】
バンドオフセット層と呼ばれる窒化シリコンからなる層３１７は、二酸化シリコンからなる第１層３１６上に、例えば６８０℃でジクロロシランＤＣＳ及びＮＨ3前駆体を使用する低圧化学蒸着ＬＰＣＶＤを使用して形成される。或いは、このバンドオフセット層は、Ｎ2Ｏ前駆体を用いる同様のプロセスを使用して作られる酸窒化シリコンからなる。窒化シリコンの層３１７の厚みは３０Å未満、好ましくは２５Å以下である。
【００４０】
分離層と呼ばれる二酸化シリコンからなる層３１８は、窒化シリコンの層３１７上に、例えばＬＰＣＶＤ高温酸化物ＨＴＯ蒸着を使用して形成される。二酸化シリコンからなる第２層３１８の厚みは３５Å未満、好ましくは２５Å以下である。第１位置における価電子帯エネルギーレベルは、半導体との界面と該第１位置の間の薄い領域を通る正孔トンネル現象を引き起こすのに十分な電界が、該第１位置以降の価電子帯エネルギーレベルを第１位置以降の操作トンネル障壁構造体における正孔トンネル障壁を実効的に無くすレベルに上げるのにも十分であるようなレベルである。逆Ｕ字形価電子帯を持つこの構造体は、電界による高速な正孔トンネル現象を可能にし、一方、電界が無いか又はデータ読み出し、隣接セルのプログラミング等の他の動作のための小さな電界が存在する場合、この操作トンネル障壁構造体を通る電荷リークを効果的に防止する。
【００４１】
従って、代表的な素子では、この操作トンネル障壁構造体３１５は、極薄酸化シリコン層Ｏ１（例えば１８Å以下）、極薄窒化シリコン層Ｎ１（例えば３０Å以下）、及び極薄酸化シリコン層Ｏ２（例えば３５Å以下）からなり、価電子帯エネルギーレベルが半導体との界面から１５Å以下離れた位置で約２．６ｅＶ増加する。該Ｏ２層は価電子帯エネルギーレベルがより低く（より高い正孔トンネル障壁）、伝導帯エネルギーレベルがより高い領域によって、Ｎ１層を第２オフセット位置（該界面から例えば約３０Å〜４５Å）で電荷トラップ層から分離する。正孔トンネル現象を引き起こすのに十分な電界は、該第２位置は該界面からより離れているので、第２位置以降の価電子帯エネルギーレベルを正孔トンネル障壁を実効的に無くすレベルに上げる。従って、Ｏ２層は電界による正孔トンネル現象又は電子トンネル現象をあまり妨げることがなく、一方、低電界時のリークを阻止する該操作トンネル障壁構造体の能力を向上させる。
【００４２】
操作トンネル障壁層の構造のより詳細を、図１４Ａ及び図１４Ｂを参照しながら下記に説明する。
【００４３】
本実施形態における電荷トラップ層３１９は、例えばＬＰＣＶＤを使用して形成された約５０Å以上の厚みの窒化シリコンからなり、幾つかの実施形態では例えば７０Åもある。他の電荷トラップ材料及び構造、例えば酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチ窒化物、シリコンリッチ酸化物、ナノ粒子埋込みトラップ層等を使用してもよい。様々な電荷トラップ材料が、２００６年１１月２３日公開の米国特許出願公開第２００６／０２６１４０１号に記載されている。
【００４４】
本実施形態における阻止誘電体層３２０は、二酸化シリコンで、例えば湿式炉酸化プロセスにより窒化物から湿式転化によって形成することができる。他の実施形態は高温酸化物（ＨＴＯ）又はＬＰＣＶＤＳｉＯ2を使用してもよい。阻止誘電体層の厚みは約５０Å以上で、幾つかの実施形態では例えば９０Åもある。
【００４５】
図１４Ａは、図１４の層３１６〜３１８のスタックからなる誘電トンネル構造体の伝導帯及び価電子帯の低電界時のエネルギーレベルの図であり、Ｕ字形伝導帯と、逆Ｕ字形価電子帯と、読み出し動作のような低いバイアス条件下でのトンネル現象の確率関数とを示す。右側から半導体のバンドギャップが領域３０に示され、正孔トンネル層の価電子帯と伝導帯が領域３１に示され、オフセット層のバンドギャップが領域３２に示され、分離層の価電子帯と伝導帯が領域３３に示され、電荷トラップ層の価電子帯と伝導帯が領域３４に示されている。負号の付いた円で表わされ電荷トラップ領域３４内にトラップされた電子は、３つの領域３１、３２、３３全てにおいてトンネル障壁構造体の伝導帯は、該トラップのエネルギーレベルより高いので、チャネルの伝導帯へトンネルすることができない。電子トンネル現象の確率は、トンネル障壁構造体内のＵ字形の伝導帯の下で、トラップからチャネルへのエネルギーレベル水平線の上の面積と相関がある。従って、低電界条件時、電子トンネル現象はまず起らない。この障壁構造体は１つの実施形態であり、浮遊ゲートと半導体の間のトンネル障壁構造体と組み合わされて、読み出し時のバイアス条件下の誘電体電荷トラップ層から浮遊ゲートを通り半導体への電子トンネル現象を有効に防止することができる。同様に、領域３０内のチャネルの価電子帯内の正孔は、領域３１、３２、３３の全厚みとチャネル界面での高い正孔トンネル障壁高さとによって、電荷トラップ層（領域３４）へのトンネリングを阻止される。正孔トンネル現象の確率は、トンネル障壁構造体内の逆Ｕ字形の価電子帯の上で、チャネルから電荷トラップ層へのエネルギーレベル水平線の下の面積と相関がある。従って、低電界条件時、正孔トンネル現象はまず起らない。
【００４６】
正孔トンネル層が二酸化シリコンからなる代表的な実施形態では、約４．５ｅＶの正孔トンネル障壁高さは正孔トンネル現象を妨げる。窒化シリコンの価電子帯は、チャネルの価電子帯より１．９ｅＶ低い。従って、トンネル障壁構造体の全３つの領域３１、３２、３３の価電子帯は、チャネル領域３０の価電子帯よりかなり低い。従って、本明細書で説明するトンネル障壁構造体は、半導体との界面にある薄い層（領域３１）の比較的大きな正孔トンネル障壁高さと、チャネル表面から２ｎｍ未満離れた第１位置での価電子帯エネルギーレベルの増加３７とを含むバンドオフセット特性によって特徴付けられる。該バンドオフセット特性は、比較的高いトンネル障壁高さの材料でできた薄い層（領域３３）を設けたことによる、チャネルから離れた第２位置での価電子帯エネルギーレベルの減少３８を更に含む。これにより価電子帯は逆Ｕ字形となる。同様に、これらの材料を選択したことによって、伝導帯はＵ字形となる。
【００４７】
図１４Ｂは、正孔トンネル現象を起こす（図１４ＢでＯ１層は約１５Å厚）ために印加されたトンネル領域３１において約−１２ＭＶ／ｃｍの電界条件下における前記誘電体トンネル構造体のバンド図である。この電界下で価電子帯はチャネル表面から上向きに傾斜している。従って、チャネル表面からあるオフセット距離でトンネル障壁構造体の価電子帯のエネルギーレベルはかなり上昇し、図においてチャネル領域の価電子帯のバンドエネルギーレベルより上に上昇する。従って、チャネルの価電子帯レベルと、トンネルスタックの傾斜した逆Ｕ字形価電子帯の間の面積（図１４Ｂの陰を付けた部分）が減少し、正孔トンネル現象の確率が大きく増加する。バンドオフセットは、高電界時、トンネル障壁構造体から領域３２のオフセット層と領域３３の分離層との阻止機能を実効的に無くし、比較的小さな電界（例えば、Ｅ＜１４ＭＶ／ｃｍ）で大きな正孔トンネル電流を発生させる。
【００４８】
分離層（領域３３）はオフセット層（領域３２）を電荷トラップ層（領域３４）から分離する。これは、低電界時、電子と正孔両方に対する実効的な阻止能力を増加させ、電荷保持特性を向上させる。
【００４９】
本実施形態のオフセット層（領域３２）は無視できる電荷トラップ効率を持つよう十分に薄い。また、オフセット層は誘電体で、非導電性である。従って、窒化シリコンを使用する実施形態では、オフセット層の厚みは３０Å未満、好ましくは約２５Å以下であるべきである。
【００５０】
正孔トンネル領域３１として二酸化シリコンを使用する実施形態では、その厚みは２０Å未満、好ましくは１５Å未満であるべきである。好適な実施形態では、正孔トンネル領域３１は約１３Å又は１０Å厚の二酸化シリコンであり、上述の窒化プロセスを経て極薄の酸窒化シリコンとなる。
【００５１】
本発明の実施形態において、浮遊ゲート３１４上のトンネル障壁構造体３１５は、酸化シリコンと酸窒化シリコンと窒化シリコンとの複合体（これらの層間に厳密な遷移はない）が必要な逆Ｕ字形価電子帯を持ち、効率的な正孔トンネル現象に必要なチャネル表面から前記オフセット距離での価電子帯エネルギーレベルの変化がありさえすれば、この複合体を使用して実現することができる。また、バンドオフセット構造を提供する他の材料の組合せを使用してもよい。
【００５２】
誘電体トンネル障壁構造体３１５を電子トンネル現象ではなく「正孔トンネル現象」に注目して説明した。これは、本技術はＳＯＮＯＳ型メモリの正孔トンネル現象への依存の必要性に関連する問題を解決するからである。例えば、実用的な速度の正孔トンネル現象を可能にするのに十分薄い二酸化シリコンからなるトンネル障壁構造体は、電子トンネル現象によるリークを阻止するのには薄すぎる。しかし、障壁操作の効果は電子トンネル現象の性能を向上させる。電子トンネル現象によるプログラミングと正孔トンネル現象による消去の両方は障壁操作を使用してかなり改善される。例示した障壁構造体は、浮遊ゲートと半導体の間のトンネル障壁構造体と組合されて、プログラミング時の正ゲートバイアス条件下の半導体から浮遊ゲートを通り誘電体電荷トラップ層への電子トンネル現象を可能にすることができる１つの実施形態である。
【００５３】
図１５は、図１４と類似の電荷トラップ・浮遊ゲート構造体のワード線３３０に沿った断面を示す。この構造体の電荷トラップ構造体は、ワード線方向に隣接するセルの誘電体電荷トラップ構造体同士を絶縁するようパターン形成され、非常に高密度なアレイにおける隣接セル間の電荷移動の可能性が大幅に取除かれている。図１５に示した構造において、メモリセルのチャネルが半導体３３１上に形成される。誘電体トレンチ３３２によって半導体内の各列は互いから分離されている。第１トンネル障壁構造体３３３が半導体３３１上に形成されている。浮遊ゲート３３４が第１トンネル障壁構造体３３３上に形成されている。誘電充填体は、浮遊ゲート３３４の上面が露出した平坦な又はほぼ平坦な構造体を提供する。浮遊ゲート３３４上に電荷トラップ構造体が形成されている。この電荷トラップ構造体は第２トンネル障壁構造体３３５と、電荷トラップ層３３９と、阻止誘電体層３４０とを含む。本実施形態の第２トンネル障壁構造体３３５は、障壁操作材料の多層スタックからなる。この多層スタックは好ましくは約２ｎｍ未満の厚みの二酸化シリコン層３３６、好ましくは約３ｎｍ未満の厚みの窒化シリコン層３３７、及び好ましくは約３．５ｎｍ未満の厚みの酸化シリコン層３３８を含む。ワード線３３０は阻止誘電体層３４０上に形成されている。本実施形態では、電荷トラップ構造体を形成する誘電体スタックは、ワード線方向とワード線方向に直交する方向両方に沿ってパターン形成され、各浮遊ゲート３３４上の絶縁された電荷トラップ孤立体を提供する。図１５の実施形態におけるワード線方向とビット線方向の電荷トラップ構造体間の絶縁は、高温保存時、誘電体電荷トラップ層における電荷の横方向移動の可能性を低減する。
【００５４】
図１４と図１５の両方の実施形態において、電荷トラップ・浮遊ゲート構造体は平坦な浮遊ゲート素子に似た平坦な構造を有する一方、より良好な信頼性と消去性能を提供する。標準的な浮遊ゲート素子のポリ間誘電体は、非トラップポリ間誘電体である。標準的な浮遊ゲート素子内に電荷がトラップされることは望ましくなく、前述した消去困難状態を引き起こす。図１４と図１５の構造体において、標準的な浮遊ゲート素子のポリ間誘電体は、記憶状態を確立するメモリセルの電荷の大部分を蓄えるよう構成された電荷トラップ素子で置き換えられている。
【００５５】
好適な電荷トラップ構造体は、米国特許出願公開第２００７／０２６８７５３号に記載されたバンドギャップ操作ＳＯＮＯＳ素子（ＢＥ‐ＳＯＮＯＳ）に基づいている。この特許出願公開は、プログラム及び消去バイアス条件時、比較的厚い二酸化シリコンの第１トンネル障壁構造体３１３、３３３より小さいトンネル障壁を提供する非常に効率的なトンネル障壁構造体を提案している。注入された電荷（正孔又は電子）の大部分が浮遊ゲートから誘電体電荷トラップ層３１９、３３９内の深いトラップに掃き出されるので、高閾値状態でも浮遊ゲートはほとんど電荷がない中性の状態である。
【００５６】
代表的な実施形態では、第１トンネル障壁構造体（図１４の３１３）は、５ｎｍ超７ｎｍ未満の厚みの二酸化シリコン層からなる。これは、第２トンネル障壁構造体（図１４の３１５）のバンドギャップ操作トンネル障壁層のプログラム及び消去バイアス条件時の障壁高さに寄与する実効的な厚みに比べて比較的厚い。しかし、典型的な浮遊ゲート素子において、トンネル誘電体の厚みは、浮遊ゲート内の電荷蓄積によるリークの確率が増加するので通常７ｎｍを超える。
【００５７】
１つの実施例では、浮遊ゲート上のＢＥ‐ＳＯＮＯＳ型電荷トラップ構造体の場合、二酸化シリコン層３１６は約１３Å厚、窒化シリコン層３１７は約２０Å厚、酸化シリコン層３１８は約２５Å厚、電荷トラップ誘電体層３１９は約５０Å厚の窒化シリコン、阻止誘電体層３２０は約５０Å厚の二酸化シリコンであってよい。しかし、電荷トラップ誘電体層３１９の厚みは７０Å以上もあってよい。また、阻止誘電体層３２０の厚みは、二酸化シリコンの場合、７０Å以上もあってよい。このスタックの全厚みは、動作電圧を決める１つのパラメータである。従って、より大きな全厚みはより大きな動作電圧を必要とする。
【００５８】
ワード線３１０は通常、ポリシリコンの構造体である。好適な実施形態では、消去動作時のゲートからの注入を抑えるために、Ｐ＋ドープポリシリコン等のより高い仕事関数の材料が好ましい。より高い仕事関数の材料をポリシリコンワード線と電荷トラップ構造体の界面、又はポリシリコンワード線の代りに使用することができる。そのような材料はＴａＮ、ＷＮ、Ｐｔ、及びその他を含む。
【００５９】
図１４を参照して説明したメモリセルのプログラム及び消去性能のシミュレーション結果を図１６〜図１９Ａ、図１９Ｂに示す。シミュレーションされたセルにおいて、第２トンネル障壁層は１３Å厚の二酸化シリコン層３１６と、２０Å厚の窒化シリコン層３１７と、２５Å厚の酸化シリコン層３１８とを含む。電荷トラップ誘電体層３１９は５０Å厚の窒化シリコン、阻止誘電体層３２０は５０Å厚の二酸化シリコンであった。第１トンネル障壁構造体は５０Å厚の二酸化シリコンであった。浮遊ゲートはポリシリコン層であり２０Å以下もの薄さが可能である。１００〜１０００Åの範囲の厚いポリシリコンは、本明細書に記載された利点を提供する。しかし、非常に高密度なアレイを製造するために、ポリシリコン層は１００Å（１０ｎｍ）未満の厚みであることが好ましい。
【００６０】
図１６はファウラー・ノルトハイムトンネル現象を引き起こすセルのゲート・基板間プログラムバイアス下で時間に対する閾値電圧の変化を示すグラフである。ここで、バイアス電圧はトレース４００では＋２１Ｖ、トレース４０１では＋２０Ｖ、トレース４０２では＋１９Ｖ、トレース４０３では＋１８Ｖである。従って、本メモリセルを妥当なプログラムバイアス電圧で、妥当な時間でプログラムすることができる。
【００６１】
図１７は＋２１Ｖのプログラムバイアス下で時間に対する誘電体電荷トラップ層内の計算されたトラップ電子密度Ｑtrap（トレース４０４）と、浮遊ゲート内の計算されたトラップ電子密度ＱFG（トレース４０５）とを示すグラフである。このシミュレーションは誘電体電荷トラップ層内に捕捉された電荷の密度は浮遊ゲート内に捕捉された電荷の密度よりずっと大きいことを示す。これは、浮遊ゲートと誘電体電荷トラップ層の間のバンドギャップ操作トンネル障壁層のトンネル効率は、基板と浮遊ゲートの間のトンネル障壁層のものよりずっと良いからである。
【００６２】
図１８はファウラー・ノルトハイムトンネル現象を引き起こすセルのゲート・基板間消去バイアス下で時間に対する閾値電圧の変化を示すグラフである。ここで、バイアス電圧はトレース４１０では−２１Ｖ、トレース４１１では−２０Ｖ、トレース４１２では−１９Ｖ、トレース４１３では−１８Ｖである。従って、本メモリセルを妥当な消去バイアス電圧で、妥当な時間で消去することができる。プログラミング挙動はプログラミング電位に対して直線状であり、段階増加パルスプログラミングＩＳＰＰ傾きはほぼ１である。
【００６３】
図１９は−２１Ｖの消去バイアス下で時間に対する誘電体電荷トラップ層内の計算されたトラップ電子密度Ｑtrap（トレース４１５）と、浮遊ゲート内の計算されたトラップ電子密度ＱFG（トレース４１４）とを示すグラフである。このシミュレーションは誘電体電荷トラップ層内に捕捉された電荷は急速に取除かれ、誘電体電荷トラップ層内に捕捉された正孔の密度は浮遊ゲート内に捕捉された正孔の密度よりずっと大きいことを示す。これは、浮遊ゲートと誘電体電荷トラップ層の間のバンドギャップ操作トンネル障壁層のトンネル効率は、基板と浮遊ゲートの間のトンネル障壁層のものよりずっと良いからである。このシミュレーションは、長い消去時間後、ポリシリコンワード線からのゲート注入が発生するために消去飽和状態を示す。
【００６４】
このシミュレーションは誘電体電荷トラップ層内に捕捉された電荷は急速に取除かれ、誘電体電荷トラップ層内に捕捉された正孔の密度は浮遊ゲート内に捕捉された正孔の密度よりずっと大きいことを示す。
【００６５】
図１７〜図１９に示したシミュレーションが例示するように、本明細書に記載された電荷トラップ・浮遊ゲートメモリセルは、従来の素子とは異なる新しい動作状態を提供する。この浮遊ゲートはチャネル上に等電位領域を確立し、チャネルに亘る閾値分布を制御する。トラップ電荷密度は誘電体電荷トラップ層内で不均一であったとしても、チャネルは等電位導電体である浮遊ゲートによって制御される。従って、この素子は、プログラム及び消去動作時の電流‐電圧曲線においてほぼ理想的な平行移動を示す。これは素子の縁における局所的電荷トラップ、又は浅いトレンチ絶縁構造体の縁の構成によって制御されていないことによる結果である。従って、従来の電荷トラップ誘電体メモリセルのエッジ効果問題に耐性がある。
【００６６】
図１７〜図１９に示したシミュレーションが例示するように、注入された電荷の大部分は浮遊ゲート内ではなく誘電体電荷トラップ層内に蓄えられる。この結果、誘電体電荷トラップ層内の深いトラップに電荷は蓄えられ、良好なデータ保持と基板誘起リーク電流ＳＩＬＣに対する良好な耐性を提供する。また、浮遊ゲートを形成するために使用されるポリシリコン層は電荷を少量しか蓄えないので、浮遊ゲートと基板の間の誘電体トンネル障壁層の厚みを、例えば浮遊ゲートフラッシュメモリの場合に通常必要な７ｎｍより小さくすることができる。上述したように、シミュレーションしたセルは、浮遊ゲートと基板の間の約５ｎｍ厚のトンネル障壁構造体を使用した。
【００６７】
従って、この電荷トラップ浮遊ゲートメモリ素子は、浮遊ゲート技術と電荷トラップ素子技術の両方の良好な特徴を結合する。また、この構造体を、これら２つの従来タイプのフラッシュメモリ素子のスケーリング及び信頼性問題を解決するために使用することができる。
【００６８】
図２０〜図２４は、電荷トラップ浮遊ゲートメモリセルを使用するＮＡＮＤフラッシュメモリアレイを製造するためのプロセスフローの実施形態を例示する。この製造プロセスの実施形態の第１段階が図２０に例示されている。図２０では材料群のスタックが半導体基板５００上に形成されている。先ず、トンネル障壁構造体５０１（この例では５ｎｍ超７ｎｍ未満の厚みの二酸化シリコン層からなる）が基板５００の表面上に形成される。次にポリシリコン層５０２がトンネル障壁構造体５０１上に形成される。代表的な実施形態のポリシリコン層は１００ｎｍ未満の厚みであり、素子の大幅なスケーリングを実現するためにおよそ１０ｎｍ以下の厚みであってもよい。図２０に示した実施形態では、次に硬いマスク層５０３がポリシリコン層５０２上に形成される。硬いマスク層５０３が窒化シリコンからなる幾つかの実施形態では、この窒化シリコンの厚みは約１００ｎｍであってもよい。
【００６９】
図２１はこの製造プロセスの次の段階を例示する。この段階では、光リソグラフィプロセス又は他のパターン描画プロセスをトレンチ絶縁構造体の位置を画定するために使用することができる。次にこのパターンに従ってトレンチ群をエッチング形成する。エッチングは硬いマスク層５０３、浮遊ゲートポリ層５０２、及びトンネル障壁構造体５０１を通って基板５００内に進み、メモリセル列を分離する基板トレンチ群を画定する。次にこれらのギャップは、例えば高密度プラズマＨＤＰ化学蒸着技術を使用して二酸化シリコン又は他の誘電体材料で充填され、トレンチ間の硬いマスク層上の帽子形構造体５１３、５１４と、基板５００内に延びるトレンチ絶縁構造体５１０、５１１、５１２が形成される。幾つかの実施形態では、トレンチ絶縁構造体は約２００ｎｍだけ基板内に延びている。
【００７０】
図２２は本製造プロセスの次の段階を例示する。図２２の実施形態は、例えば化学機械研磨ＣＭＰによりトレンチ絶縁蒸着プロセスからの余分な酸化物を取除くことと、フッ化水素溶液浸漬エッチングにより硬いマスク層と浮遊ゲートポリ層５０２上の酸化物とを取除くこととを含む。
【００７１】
図２３は本製造プロセスの次の段階を例示する。この段階では、電荷トラップ構造体を構成する誘電体層５３６〜５４０とワード線ポリシリコン層５３０とが形成される。本実施形態では、好ましくは約２ｎｍ未満の厚みの二酸化シリコン層５３６、約３ｎｍ未満、好ましくは約２．５ｎｍ以下の厚みの窒化シリコン層５３７、及び約３．５ｎｍ未満、好ましくは約３ｎｍ以下の厚みの酸化シリコン層５３８が形成され、第２トンネル障壁構造体を提供する。約５〜７ｎｍ厚の窒化シリコン層５３９が形成され、電荷トラップ層を提供する。次に約５〜９ｎｍ厚の二酸化シリコンからなる阻止誘電体層５４０が形成される。ワード線ポリシリコン層５３０が阻止誘電体層５４０上に形成される。
【００７２】
次に層５３０はワード線形成のためのリソグラフィステップ又は他の描画ステップの準備として洗浄される。ワード線パターンに従って少なくとも浮遊ゲートポリシリコン層５０２までエッチングされ、分離された浮遊ゲート５０２‐１、５０２‐２が形成されメモリセルの横列が作製される。
【００７３】
図２４はメモリセルの横列に沿って配置された第１ワード線６１５‐１と第２ワード線６１５‐２とを備える得られた構造体の一部を例示する簡略斜視図である。次にワード線の間に不純物を注入し、ワード線の両側にソース領域とドレイン領域を画定することで、ソースとドレイン端子が形成され、浮遊ゲート同士を分離するためのワード線間への誘電体の充填、金属層パターン形成などのプロセスを実行することで素子が完成する。図２４において、この構造体は、異なる材料と厚みで作られる浮遊ゲート要素６０１と誘電体電荷トラップ要素６０２とをそれぞれ単一のユニットとして示すために簡略化されている。例えば図２７、図２８を参照。
【００７４】
得られた素子のほぼ平坦な構造は、製造プロセスの最小フィーチャーサイズの縮小に伴うメモリセルのピッチのスケーリングを可能にする。また、浮遊ゲートと誘電体電荷トラップ要素との組合せ、又は言い換えると、ポリ間誘電構造体を誘電体電荷トラップ要素で置き換えることは従来のいかなる素子とも異なる。上述した実施形態において、電荷トラップ要素は、浮遊ゲートから電荷トラップ層へのトンネル効率が基板と浮遊ゲート間のものよりずっと良くなるよう構成されている。従って、この構造体における使用に、バンドギャップ操作トンネル障壁構造体は適している。また、電荷の大部分が誘電体電荷トラップ層内に蓄えられるメモリセルを提供することで、本素子の良好な保持特性と信頼性が実現される。また、本素子のチャネルは等電位浮遊ゲートによって直接制御される。これは通常のＭＯＳＦＥＴと同様のＤＣ特性を提供する。
【００７５】
図２４に示したようなセルのチャネル領域は、ワード線６１５‐１の幅で規定されるソース領域とドレイン領域（不図示）間の長さを有する。この長さは注入プロセス時の不純物の拡散によって通常縮小する。チャネルの幅ＷはＳＴＩ構造体５１１、５１２間の距離によって規定される。チャネルのこの長さと幅は、ワード線６１５‐１の幅にＳＴＩ構造体間の距離をかけた値以下であるチャネル活性領域面積を確立する。
【００７６】
例示の構造体の浮遊ゲート要素６０１はほぼ平坦で、その上面と底面は面積がほぼ等しい。浮遊ゲート要素６０１の面積は、ＳＴＩ構造体間の距離とワード線の幅を設定するエッチングプロセスによって決定される。浮遊ゲート要素６０１の上面と底面は面積がほぼ等しく、ワード線の幅とＳＴＩ構造体間の距離の積にほぼ等しい。同様に、本実施形態のセルの上部接触面の面積は、ＳＴＩ構造体間の距離とワード線の幅を設定するエッチングプロセスによって決定される。従って、セルの上部接触面として働くワード線の底面の面積は、この導電層の上面の面積（ワード線の幅とＳＴＩ構造体間の距離の積で規定される）とほぼ等しい。
【００７７】
図２４の斜視図から分かるように、４５ｎｍ未満の重要なフィーチャーを形成するプロセスによって製造された本明細書に記載の典型的なメモリセルのチャネル領域は、４５ｎｍ未満のソース・ドレイン間長さとこの長さに直交する４５ｎｍ未満の幅を有する。
【００７８】
３０ｎｍ未満の重要なフィーチャーを形成するプロセスによって製造された代表的な実施形態は、３０ｎｍ未満のソース・ドレイン間長さとこの長さに直交する３０ｎｍ未満の幅を有する。多層スタックは約２０ｎｍ以下の実効酸化物厚みを有し、チャネル領域は長さに直交する多層スタックの実効酸化物厚みの１．５倍未満の幅を有する。
【００７９】
代表的な実施形態では、メモリセルのチャネル幅Ｗは４５ｎｍ未満である。メモリセルの電荷トラップ要素６０２の実効酸化物厚みＥＯＴ（実際の厚みに二酸化シリコンの誘電率をその材料の誘電率で割ったものをかけた値）はおよそ１５〜２５ｎｍであってもよい。この構造体を有するメモリセルの場合、チャネル幅は、メモリセルの電荷トラップ要素６０２の実効酸化物厚み（トンネル障壁構造体、電荷トラップ構造体、及び上部誘電体層の組合せのＥＯＴとして計算される）の約１．５倍未満であってもよく、メモリセルの実効酸化物厚みにほぼ等しいのが好ましい。メモリセルのＥＯＴ未満で２０ｎｍ以下もの小さいチャネル幅を持つ実施形態は、フォトレジストトリミング技法又は位相シフトマスク又は他のサブリソグラフィ描画技術を使用して実現することができる。
【００８０】
幾つかの実施形態では、メモリセルはＮＡＮＤアレイに構成され、４５ｎｍ未満、好ましくは多層スタックのＥＯＴにほぼ等しいチャネル幅を有する。
【００８１】
本明細書に記載されたメモリセルは他のアレイ構造にも構成することができる。例えば、本発明の電荷トラップ・浮遊ゲートメモリセルを使用するアレイ構造はＮＯＲ構成やＡＮＤ構成で実現されてもよい。また、本発明の電荷トラップ・浮遊ゲートメモリセルを使用するメモリアレイは、例えば同時係属の米国特許出願公開第２００８／０１７５０５３号（特許出願第１２／０５６，４８９号、２００８年０３月２７日付出願）に記載されているように薄膜トランジスタＴＦＴ技術及びシリコン・オン・絶縁体技術を使用して実現することができる。この出願を本明細書に援用する。
【００８２】
製造プロセスは、浮遊ゲート用の薄いポリシリコン層とほぼ平坦なポリ間誘電体電荷トラップ構造体とを提供するために変更されている以外は従来の浮遊ゲートフラッシュメモリの製造プロセスと非常に類似している。従って、様々なアレイ構造に容易に適応可能であることは理解されるべきである。また、電荷トラップ・浮遊ゲートメモリ素子はｐ‐チャネル技術及びｎ‐チャネル技術の両方で実現できることは理解されるべきである。
【００８３】
図２５は電荷トラップ浮遊ゲートＣＴＦＧメモリセルアレイを備えた集積回路の簡略図である。集積回路１９５０は本明細書に記載された半導体基板上の不揮発性ＣＴＦＧメモリセルのメモリアレイ１９００を備える。アレイ１９００のメモリセルは並列、直列、又は仮想グラウンドアレイに相互接続されてよい。行デコーダ１９０１は、メモリアレイ１９００の行に沿って配置された複数のワード線１９０２に結合されている。本発明のメモリセルはＮＡＮＤアレイ、ＮＯＲアレイ、又は他のタイプのアレイ構造に構成されてよい。列デコーダ１９０３は、メモリアレイ１９００の列に沿って配置された複数のビット線１９０４に結合されている。アドレスはバス１９０５を介して列デコーダ１９０３と行デコーダ１９０１に供給される。ブロック１９０６のセンスアンプとデータ入力部はデータバス１９０７を介して列デコーダ１９０３に結合されている。データは集積回路１９５０の入出力ポート、又は集積回路１９５０内又は外の他のデータ源からブロック１９０６のデータ入力部にデータ入力線１９１１を介して供給される。データはブロック１９０６のセンスアンプから集積回路１９５０の入出力ポート、又は集積回路１９５０内又は外の他のデータ行き先へデータ出力線１９１５を介して供給される。バイアスモードステートマシン１９０９はバイアスモード供給電圧１９０８、例えば消去検査電圧、プログラム検査電圧等の印加と、メモリセルのプログラム、消去、読み出しのモード群とを制御する。このアレイは集積回路上で他のモジュール、例えばプロセッサー、他のメモリアレイ、プログラム可能ロジック、専用ロジック等と結合されてよい。
【００８４】
図２６は本発明のメモリセルを周辺回路に使用されるＣＭＯＳ素子と集積化することができる効率的な方法を例示する。図２６には、図２３に示したようなメモリセルが同じ符号を使用して示されている。右側に周辺部ＭＯＳＦＥＴが例示されている。図から分かるように、周辺部ＭＯＳＦＥＴは、メモリセルのチャネル／ビット線構造体と同時に描画形成することができるチャネル／半導体５５０を有する。同様に、周辺部ＭＯＳＦＥＴは、トンネル障壁構造体５０１がメモリアレイ領域に形成されるのと同時に設けることができるゲート誘電体層５５１を有する。プロセスを統合するために、浮遊ゲート５０２‐１上の電荷トラップ構造体を形成する層５３６〜５４０のスタックは、アレイ領域と周辺領域の両方を覆う被覆プロセスにおいて形成される。周辺領域において、リソグラフィプロセス又は他の描画プロセスを使用して開口６００等のコンタクト開口を層５３６〜５４０のスタックに貫通形成する。アレイのワード線５３０用のポリシリコン堆積時、ポリシリコンはコンタクト開口を充填し、第１ポリシリコン層（メモリセルの浮遊ゲートを形成する）を第２ポリシリコン層（メモリセルのワード線と、周辺部ＭＯＳＦＥＴのトランジスタゲート及び配線を形成する）に接続する。従って、この製造プロセスはメモリセルと周辺回路を完全集積化するために、コンタクト開口６００を形成するパターン形成ステップの追加を必要とするだけである。得られるＭＯＳＦＥＴは、メモリアレイにおける局所ビット線を広域金属ビット線に結合する局所ビット線選択トランジスタとしても使用することができる。
【００８５】
周辺部ＣＭＯＳ回路はしばしば複数のゲート酸化物厚みを必要とする。素子上に先ず厚い酸化物を形成し、厚い酸化物を必要とする領域を覆い、該領域外の厚い酸化物を除去する等の技法により、厚いゲート酸化物と薄いゲート酸化物を１つのプロセスで作製することができる。厚い酸化物を除去後、トンネル障壁構造体５０１、ゲート誘電体層５５１等の薄い酸化物を成長させることができる。厚い酸化物の厚みは薄い酸化物の成長中ほとんど変化しない。
【００８６】
図２７はバッファ層６４０と高κキャップ層６４１とを含むスタックからなる本実施形態の阻止誘電体層を提供するために、電荷トラップ誘電体要素６０２が図１４の電荷トラップ誘電体スタック３２２から変更された別の電荷トラップ浮遊ゲートメモリセルを例示する。図２７では適当である場合、図１４内の符号と同じ符号を使用している。本明細書では高κは７を超える誘電率（Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等を含む材料が有するような）を指す。
【００８７】
二酸化シリコンでできたバッファ層６４０は、湿式炉酸化プロセスにより窒化物から湿式転化によって形成することができる。他の実施形態は高温酸化物（ＨＴＯ）又はＬＰＣＶＤＳｉＯ2を使用してもよい。酸化アルミニウムキャップ誘電体層６４１は原子蒸着とその後の膜を強化するための約９００℃で６０秒間の急速熱アニールにより作ることができる。
【００８８】
これらのプロセスを使用して、欠陥のほとんどない酸化シリコン層と、酸化アルミニウム等の高κ高伝導帯オフセット材料のキャップ層とを組み合わせることで、優れた保持特性と非常に低い消去飽和電圧を持つ阻止誘電体層が提供される。従って、ＥＯＴを低減し、動作電圧を下げることができる。
【００８９】
また、酸化シリコン（κ1＝３．９）と酸化アルミニウム（κ2＝約８）の組合せの場合、阻止誘電体層の上部層６４１の厚みと底部層６４０の厚みの比は２未満が可能であることが分かった。一般に、上部層６４１は底部層６４０の厚みの誘電率比（８／３．９）倍より小さい厚みを有してもよい。従って、本明細書に記載された阻止誘電体層は、電荷トラップ誘電体層に接触する誘電率κ1の第１層６４０と、制御ゲートに接触し第１層のκ1より高い誘電率κ2を有し第１層の厚みのκ2／κ1倍未満の厚みの第２層６４１とを含む。Ａｌ2Ｏ3の障壁高さはＳｉＯ2とほぼ同じであり、Ｎ＋ポリシリコンゲートとの酸化アルミニウムの電子障壁高さ又は伝導帯オフセットは約３．１ｅＶである。一般に、本実施形態によれば、第２層は第１層のκ1より高い誘電率κ2を有し、第１層の厚みのκ2／κ1倍未満の厚みを有する。図２７の構造は負バイアス・ファウラー・ノルトハイム消去時、ゲート注入電流を下げ、一方、良好な保持特性を維持する。
【００９０】
図２８は別の実施形態を示す。この実施形態は図１４のスタックの代わりに電荷トラップ誘電体スタック６５２を使用し、トンネル障壁構造体３１５と阻止誘電体層３２０とを置き換える。第２トンネル障壁構造体６５０は、従来のＭＯＮＯＳ素子で使用するような単一層トンネル酸化物、又は他のトンネル障壁構造体からなる。この実施形態では、トンネル障壁構造体６５０は、例えば３ｎｍ未満の厚みの二酸化シリコンを使用することで、上述したように第１トンネル障壁構造体３１３より小さいトンネル障壁を持たなければならない。また、阻止誘電体層６５１は酸化アルミニウム等の高κ材料でできている。ワード線６５３は、図１４のワード線３１０と違いＴａＮまたは他の高仕事関数の材料でできている。ＭＡＮＯＳ／ＴＡＮＯＳ構造体として通常知られるこの構造体は浮遊ゲート上のポリ間誘電体の代りに設けられる。
【００９１】
図２９〜図３８はＦＧ‐ＢＥ‐ＳＯＮＯＳ素子の試験結果を示す。この素子において、第１トンネル障壁構造体はその場蒸気生成ＩＳＳＧにより形成された酸化シリコン（約５４Å厚）であり、浮遊ゲートは非ドープポリシリコン（約４０Å厚）であり、第２トンネル障壁構造体はそれぞれ約１３Å、２０Å、２５Å厚のＯ１／Ｎ１／Ｏ２からなるバンドギャップ操作構造体であり、電荷トラップ層は約５０Å厚の窒化シリコンであり、阻止誘電体層は約４０Å厚の酸化シリコンである。自己整合ＳＴＩ構造体は浮遊ゲートポリをＳＴＩ方向及びＷＬ方向両方に絶縁するために形成された。試験した素子は、エッジ効果なく本質的な特性の測定と本構造体の実現性の実証を可能にする大面積素子であった。
【００９２】
図２９は＋１５Ｖ〜＋２２Ｖの範囲の＋ＦＮプログラミングバイアス下で試験した結果を示す。本素子の初期閾値電圧Ｖｔは約２．２Ｖであった。試験サンプルの閾値は約６Ｖのレベルで飽和した。図から分かるように、本セルは＋１８Ｖ未満のバイアス条件下で急速に１０ｍｓ以内に４Ｖ超のレベルまでプログラム可能である。より速いプログラム速度はより高い電界により達成できる。
【００９３】
図３０は−１７Ｖ〜−２０Ｖの範囲の負ＦＮ消去バイアス下で試験した結果を示す。消去状態は初期閾値より約２Ｖ低くできた。本素子の消去飽和は約０Ｖの閾値電圧で発生した。本素子は大きさが１８Ｖ未満の負電圧バイアス条件下で１００ｍｓ以内に１Ｖ未満の閾値レベルまで消去可能である。より速い消去速度はより高い電界により達成できる。
【００９４】
図３１は被試験素子の＋ＦＮ段階増加パルスプログラミングＩＳＰＰ（１７〜２０Ｖの範囲の開始プログラムパルス大きさで１００μｓパルス／インクリメントを使用）の結果を示す。この例ではＩＳＰＰ傾きは約０．７であった。概ね、被試験素子は６Ｖを超える閾値電圧を達成するためにおよそ２５Ｖの比較的高い電圧を必要とした。また、ＩＳＰＰプログラミングは、およそ１２Ｖのプログラム電位でオンする標準的なバンドギャップ操作ＳＯＮＯＳに比べて１６Ｖ超の比較的高い電位でオンした。この比較的高い電圧動作は本構造体のより大きな実効酸化物厚みによるものである。この実効酸化物厚みはＢＥ‐ＳＯＮＯＳ構造体の約１３ｎｍのＥＯＴと、浮遊ゲート下の約５ｎｍの二酸化シリコンからなるトンネル障壁構造体のＥＯＴと、空乏層化している浮遊ゲートのＥＯＴとを含む。
【００９５】
図３２、図３３はそれぞれ約０．２μの長さと約０．０７μの幅を持つ第１セルと、約０．２μの長さと約０．１５μの幅を持つ第２セルとのドレイン電流対ゲート電圧のＩＶ曲線を例示する。試験において、ドレインと基板は接地され、ソースは約０．５Ｖの電位に結合された。初期閾値電圧時のＩＶ曲線は図に描くことができないが、約２．２Ｖの閾値から始まり他の全ての曲線にほぼ平行である。これらの図のデータから分かるように、プログラム動作及び消去動作中、ＩＶ曲線は平行に移動する。
【００９６】
図３４は被試験メモリセルのサブ閾値シフトを例示する。図から分かるように、大きな範囲の閾値電圧に亘ってサブ閾値シフトＳＳの変化は非常に小さい。
【００９７】
図３５は閾値電圧に亘る相互コンダクタンスｇmの変化を例示する。サブ閾値シフト及び相互コンダクタンスの変化は標準的なＢＥ‐ＳＯＮＯＳセルより小さい。この効果は、電荷トラップ浮遊ゲートセルの浮遊ゲートが等電位面を提供し、標準的な誘電体電荷トラップセルに発生するエッジ効果を打ち消すことの結果であると考えられる。
【００９８】
図３６はチャネルホット電子（ＣＨＥ）プログラミングバイアス（それぞれ８Ｖと４Ｖから始まる段階状ゲート電圧と段階状ドレイン電圧を使用し１μｓパルスで０．１Ｖステップ）下で試験したセルの性能を例示する。プログラム後、セルに逆読み出し及び順読み出しを行った。
【００９９】
図３７は−ＦＮトンネリングによる消去状態の場合と、ドレイン側からのチャネルホット電子プログラミングによるプログラム状態の場合のゲート電圧対ドレイン電流を対数目盛で示す。図３８はゲート電圧対ドレイン電流を０〜５×１０-5アンペアの範囲のリニア目盛で示す。図３６〜図３８は順読み出し及び逆読み出しが基本的に同じ電流になることを示す。これは薄い浮遊ゲート（この例では約４０Å厚）が、これがなければ誘電体電荷トラップ層で発生するであろう非均一注入からチャネルを守ることを暗に示す。また、チャネルホット電子プログラミングは非常に高速に７Ｖを超える閾値電圧までプログラムするのと、４Ｖを超えるメモリウィンドウとを可能にする。チャネルホット電子プログラミングはファウラー・ノルトハイムプログラミングよりずっと効率的でありうる。
【０１００】
図３９、図４０は第１及び第２トンネル障壁構造体が共に約５４Å厚の二酸化シリコン層である電荷トラップ浮遊ゲート素子の試験結果を例示する。浮遊ゲート層、電荷トラップ層、及び阻止層はバンドギャップ操作構造の第２トンネル障壁構造体を備える被試験素子のものと同じであった。図３９はＩＳＰＰプログラム動作の場合の本素子の閾値電圧対プログラム電圧プロットを例示する。図から分かるように、本素子は実質的にプログラムすることができなかった。図４０は−２０Ｖの消去電圧の場合の閾値電圧対消去時間を示す。この図はこのセルは消去できなかったことを示す。この試験結果に基づいて、電荷トラップ層内への電荷トンネリングを促す一方、リークを防止し良好な耐久特性を可能にするために、第２トンネル障壁構造体は上述したように第１トンネル障壁構造体と異なるトンネリング挙動を有しなければならないと結論することができる。
【０１０１】
要するに、説明したように、ポリ間誘電体が、電荷トラップ素子として働くよう構成された平坦な又はほぼ平坦な誘電体スタックで置換され、浮遊ゲートと該電荷トラップ素子の間のトンネル効率が、チャネルと浮遊ゲートの間より大きい薄い浮遊ゲートメモリセルからなるフラッシュメモリ素子を提供することができる。このメモリセル内に蓄えられる電荷の大部分は、誘電体電荷トラップ素子内に捕捉される。しかし、チャネル動作は捕捉された電荷とチャネルの間の等電位浮遊ゲート構造体によって制御され、ＭＯＳＦＥＴ又は従来の浮遊ゲートセルと同様のＤＣ性能を提供する。このメモリセルはＮＡＮＤ、ＮＯＲ、仮想グラウンドＡＮＤ構成を含む多くのタイプのアレイ構成に適応可能である。本素子はｎ‐チャネル技術及びｐ‐チャネル技術の両方で実現できる。また、本素子構成は電荷トラップ要素に隣接するトレンチ絶縁構造体によって引き起こされるエッジ効果を避け、良好なデータ保持特性とトンネル酸化物欠陥への耐性を提供し、従来の浮遊ゲートフラッシュメモリ技術に容易に統合される製造ステップを使用して作ることができる構造体を可能にする。
【０１０２】
上記において好適な実施形態と詳細な実施例を参照しながら本発明を開示したが、これらの実施例は限定する意図ではなく、例示することを意図していることは理解されるべきである。本明細書に記載された製造ステップと構造体は、集積回路全体の完全な製造プロセスフローをカバーしていないことは理解されるべきである。本発明は既存の又は開発予定の様々な集積回路製造技術と一緒に実施することができる。本発明の思想と添付の請求項の範囲内に入る変更及び組合せを当業者は容易に想到するであろうことは考慮されている。
【符号の説明】
【０１０３】
１００  メモリセル
１０１  導電層（浮遊ゲート）
１０２  ソース
１０３  ドレイン
１０４  半導体基板
１０５  トンネル障壁構造体
１０６  電荷トラップ構造体
１０７  上部誘電構造体
１０８  上部導電層
３１０  ワード線
３１１  半導体
３１３  第１トンネル障壁構造体
３１４  浮遊ゲート
３１５  第２トンネル障壁構造体
３１９  電荷トラップ層
３２０  阻止誘電体層
３２２  電荷トラップ誘電体スタック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図３０】
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【図３１】
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【図３４】
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【図３５】
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【図３９】
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【図４０】
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【図２９】
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【図３２】
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【図３３】
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【図３６】
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【図３７】
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【図３８】
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