(57)【特許請求の範囲】
【請求項１】
参照信号とフィードバック信号の位相差を検出する位相検出器と、
前記位相検出器の検出結果に基づいて電流を発生するチャージポンプと、
前記チャージポンプに接続され、第１の抵抗変化素子を有するループフィルタと、
前記ループフィルタから入力される信号に応じて出力周波数を制御するＶＣＯと、
前記ＶＣＯの出力信号を分周して、前記位相検出器に入力するフィードバック信号を生成する周波数分周器と、
前記ループフィルタを制御するシーケンサとを有するＰＬＬであって、
前記シーケンサは、前記ＰＬＬの電源がＯＦＦされることを示す信号が入力された時または前記ＰＬＬの電源がＯＮされることを示す信号が入力された時に前記第１の抵抗変化素子の抵抗値が第１の抵抗値となるよう制御し、前記ＰＬＬが安定化後には、前記第１の抵抗値よりも高い第２の抵抗値となるよう制御し、
前記ループフィルタは、
チャージポンプの充電側に接続される第１のスイッチおよび第２のスイッチと、
チャージポンプの放電側と前記第１のスイッチの間に接続される第３のスイッチと、
チャージポンプの放電側と前記第２のスイッチの間に接続される第４のスイッチとを更に有し、
前記第１の抵抗変化素子は一端が前記第１のスイッチと前記第３のスイッチに接続され、他端が前記第２のスイッチと前記第４のスイッチに接続され、
前記シーケンサは、前記第１の抵抗変化素子に対して抵抗値を書き込むか否かと、書き込む抵抗値に応じて前記第１乃至第４のスイッチに制御信号を入力するＰＬＬ。
【請求項２】
前記シーケンサは、前記第１の抵抗変化素子の抵抗値を変化させない通常状態において、前記第１のスイッチと前記第３のスイッチをＯＮにし、前記第２のスイッチと前記第４のスイッチをＯＦＦにするよう制御信号を入力する請求項１に記載のＰＬＬ。
【請求項３】
前記シーケンサは、前記第１の抵抗変化素子に第１の抵抗値を書き込む場合には、前記第１のスイッチと前記第４のスイッチをＯＮにし、前記第１の抵抗変化素子に第２の抵抗値を書き込む場合には、前記第２のスイッチと前記第３のスイッチをＯＮにするよう制御信号を入力する請求項１または請求項２に記載のＰＬＬ。
【請求項４】
前記チャージポンプの充電側と前記第１のスイッチとの間に設けられる第５のスイッチと、
前記第５のスイッチに並列に設けられる第１の突入抵抗と、
前記チャージポンプの放電側と前記第３のスイッチとの間に設けられる第６のスイッチと、
前記第６のスイッチに並列に設けられる第２の突入抵抗とを更に有し、
前記シーケンサは、前記第１の抵抗変化素子に対して抵抗値を書き込むか否かに応じて前記第５のスイッチおよび前記第６のスイッチにＯＮ／ＯＦＦを制御する制御信号を入力する請求項１乃至３のいずれか１項に記載のＰＬＬ。
【請求項５】
前記第１の抵抗変化素子、前記第２のスイッチおよび第４のスイッチに接続される第７のスイッチと、
前記第７のスイッチに接続される第８のスイッチと、
前記第７のスイッチおよび前記第８のスイッチに接続されるキャパシタとを更に有し、
前記シーケンサは、前記ＰＬＬの電源をＯＦＦにする信号を取得すると、前記第７のスイッチおよび前記第８のスイッチをＯＦＦにする請求項１乃至４のいずれか１項に記載のＰＬＬ。
【請求項６】
前記位相検出器と前記チャージポンプの間に設けられたマルチプレクサを更に有し、
前記シーケンサは、前記第１の抵抗変化素子に対して抵抗値を書き込む場合、前記マルチプレクサを制御して、前記位相検出器と前記チャージポンプとの間の接続を断つ請求項１乃至５のいずれか１項に記載のＰＬＬ。
【請求項７】
前記第１の抵抗変化素子に並列に設けられた第２の抵抗変化素子と、
前記第１の抵抗変化素子の両端に設けられた第９のスイッチおよび第１０のスイッチと、
前記第２の抵抗変化素子の両端に設けられた第１１のスイッチおよび第１２のスイッチを更に有し、
前記シーケンサは、前記ＰＬＬが電源ＯＮされてから所定の時間が経過するごとに、前記第９のスイッチおよび前記第１０のスイッチのＯＮ／ＯＦＦと、前記第１１のスイッチおよび前記第１２のスイッチのＯＮ／ＯＦＦと、前記第１の抵抗変化素子の抵抗値と前記第２の抵抗変化素子の抵抗値の少なくともいずれか１つを制御する制御信号を出力する請求項１乃至６のいずれか１項に記載のＰＬＬ。
【請求項８】
前記第１のスイッチと前記第２のスイッチは、第１の導電型を有する電界効果トランジスタであり、前記第３のスイッチと前記第４のスイッチは、前記第１の導電型とは異なる第２の導電型を有する電界効果トランジスタである請求項１乃至７のいずれか１項に記載のＰＬＬ。
【請求項９】
前記ＶＣＯと前記周波数分周器との間に設けられる第１３のスイッチと、
前記周波数分周器と前記位相検出器との間に設けられる第１４のスイッチを更に有し、
前記シーケンサは、前記第１の抵抗変化素子に対して抵抗値を書き込む場合、前記第１３のスイッチと前記第１４のスイッチをＯＦＦにするよう制御信号を入力する請求項１乃至８のいずれか１項に記載のＰＬＬ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はＰＬＬに関する。
【背景技術】
【０００２】
ＰＬＬ（Phase-locked loop）は、システムで必要とするさまざまな周波数を正確に得るために使われている。ＰＬＬは、ＣＰＵプロセッサをはじめ、マイコン、デジタルＳｏＣ、ベースバンド、ＦＰＧＡなど、一般的なデジタルＬＳＩに必ず搭載されている。その用途は、マイコンのクロックのように一定の周波数を出し続ける用途もあれば、無線通信のように頻繁に周波数を切り換える用途もある。
【０００３】
従来、ＰＬＬは安定に動かすだけで要求仕様をほとんど満足できていた。周波数の変動や誤差が少ない高精度な出力が得られれば十分であった。しかし、近年では、適切なスペクトラム純度、つまりスプリアスや位相雑音が小さいことに対する要求に加えて、高速に応答することへの要求も高まっている。特に、デジタル化された通信／放送では、周波数を高速に切り替えるＰＬＬが要求される。周波数を頻繁に切り替える用途では、周波数特性では把握しにくい時間軸での応答特性が問題となる。
【０００４】
さらに、ＬＳＩの消費電力を削減するために、ノーマリ・オフ型コンピュータが提案されている。ノーマリ・オフ型コンピュータでは、各回路に供給される電源が頻繁に遮断される。ＰＬＬは、電源が遮断されると、安定に動作していた状態を消失してしまい、再度電源を投入した時に、動作が安定化するまでに少なくとも数ｍｓオーダーでの遅延が生じてしまう。ＰＬＬを電源遮断の対象外とすることも考えられるが、ＰＬＬの消費電流は１０ｍＡオーダーであり、ＰＬＬを電源遮断の対象外にすると、十分に消費電力を削減することができない。また、ＰＬＬの高速化だけを重視してＰＬＬを設計すると、出力周波数が安定せず、アプリケーションに応用することが困難である。そのため、安定性と即応性を備えたＰＬＬが望まれていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１３１３４０号公報
【特許文献２】特開２０００−３４１１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで本発明は、安定性と即応性を備えたＰＬＬを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の実施形態によるＰＬＬは、参照信号とフィードバック信号の位相差を検出する位相検出器と、前記位相検出器の検出結果に基づいて電流を発生するチャージポンプと、前記チャージポンプに接続され、第１の抵抗変化素子を有するループフィルタと、前記ループフィルタから入力される信号に応じて出力周波数を制御するＶＣＯと、前記ＶＣＯの出力信号を分周して、前記位相検出器に入力するフィードバック信号を生成する周波数分周器と、前記ループフィルタを制御するシーケンサとを有するＰＬＬであって、前記シーケンサは、前記ＰＬＬの電源がＯＦＦされることを示す信号が入力された時または前記ＰＬＬの電源がＯＮされることを示す信号が入力された時に前記第１の抵抗変化素子の抵抗値が第１の抵抗値となるよう制御し、前記ＰＬＬが安定化後には、前記第１の抵抗値よりも高い第２の抵抗値となるよう制御することを特徴としている。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るＰＬＬのブロック図。
【図２】本発明の第１の実施形態に係るＰＬＬの出力信号の周波数変化の模式図。
【図３】本発明の第１の実施形態に係るＰＬＬのループフィルタ。
【図４】本発明の第１の実施形態に係るＰＬＬのループフィルタの動作説明図。
【図５】本発明の第１の実施形態に係るＰＬＬのループフィルタの動作説明図。
【図６】本発明の第１の実施形態に係るＰＬＬのループフィルタの動作説明図。
【図７】本発明の第１の実施形態に係るＰＬＬのループフィルタの変形例。
【図８】本発明の第１の実施形態に係るＰＬＬの処理フローチャート。
【図９】本発明の実施形態に係るＰＬＬの減衰定数と、ＶＣＯの周波数変動の関係を示す図。
【図１０】本発明の第１の実施形態に係るＰＬＬのループフィルタの変形例。
【図１１】本発明の第１の実施形態に係るＰＬＬのループフィルタの変形例。
【図１２】本発明の第１の実施形態に係るＰＬＬのループフィルタの変形例。
【図１３】本発明の第２の実施形態に係るＰＬＬのループフィルタ。
【図１４】本発明の第２の実施形態に係るＰＬＬの抵抗変化素子の状態を示す図。
【図１５】本発明の第２の実施形態に係るＰＬＬ内のループフィルタの抵抗値変更を説明する図。
【図１６】本発明の第２の実施形態に係るＰＬＬの処理フローチャート。
【図１７】本発明の第２の実施形態に係るＰＬＬのシーケンサのタイミングチャート。
【図１８】本発明の第２の実施形態に係るＰＬＬのループフィルタの変形例。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、本発明の実施形態について図面を参照して説明する。図１は、本実施形態に係るＰＬＬを示すブロック図である。ＰＬＬは、位相検出器１０、チャージポンプ２０、ループフィルタ３０、ＶＣＯ（Voltage Controlled Oscillator）４０、周波数分周器５０、シーケンサ６０、マルチプレクサ７０、スイッチ８０を有する。
【００１０】
ＰＬＬは、参照信号ｆｒｅｆの周波数のＮ倍の周波数を有する信号ｆｖｃｏを生成する。位相検出器１０には、参照信号ｆｒｅｆとフィードバック信号ｆｄｉｖが入力され、参照信号ｆｒｅｆとフィードバック信号ｆｄｉｖの位相を比較する。そして、フィードバック信号ｆｄｉｖの位相が進んでいる場合には、マルチプレクサ７０を介してチャージポンプ２０に降圧信号を出力し、フィードバック信号ｆｄｉｖの位相が遅れている場合には、マルチプレクサ７０を介してチャージポンプ２０に昇圧信号を出力する。
【００１１】
チャージポンプ２０は、位相検出器１０から出力されてマルチプレクサ７０を介して入力された信号に基づいて駆動し、昇圧または降圧の向きに電流を流す。チャージポンプ２０で発生した電流はループフィルタ３０に入力される。
【００１２】
ループフィルタ３０は、チャージポンプ２０で発生した電流をＶＣＯ４０に印加する電源電圧に変換し、ＶＣＯ４０に入力する。ループフィルタ３０の詳細な構成については、図３を用いて後述する。ＶＣＯ４０は、ループフィルタ３０から入力された電圧によって出力周波数を制御する発振回路である。ＶＣＯ４０の出力は、ＰＬＬの出力として出力されるとともに、スイッチ８０を介して周波数分周器５０に入力される。
【００１３】
周波数分周器５０は、入力された信号の周波数を整数分の１にして出力する。周波数分周器５０の分周数は一般的に可変である。例えば、参照信号ｆｒｅｆが１ＭＨｚで動作中に、周波数分周器５０の分周数が２５０から３００に変更されると、ＰＬＬの出力信号ｆｖｃｏの周波数は、２５０ＭＨｚから３００ＭＨｚに変化する。図２に、ＰＬＬの出力信号の周波数変化の模式図を示す。分周数が変更されてから出力信号の周波数が変化するまでには、応答特性のリンギングがあり、目標の周波数となるまでに時間がかかる。ＰＬＬの出力信号の周波数と目標周波数との差分が、所定の範囲内（±Δｆ）である状態を、ＰＬＬがロックアップ（安定化）した状態であると呼ぶ。また、ＰＬＬがロックアップ後、ＰＬＬの出力信号の周波数と目標周波数との差分が所定の範囲内を超えた状態をアンロックと呼ぶ。アンロックは、例えば、プロセッサからの要求で目標周波数が変更された場合や、参照周波数が変更された場合や、ノイズの影響によって生じる。ＰＬＬは、アンロック状態となった場合だけでなく、ＰＬＬの電源がＯＦＦになった後で再びＯＮになった場合に、出力信号の周波数と目標周波数との差分が所定の範囲を超える。
【００１４】
ＰＬＬが安定化するまでの遅延は、ＰＬＬが帰還ループであることに起因する。ＰＬＬの閉ループの伝達関数を表現すると、以下のＨ（ｓ）のようになる。  
【数１】
0005643725.tif 000002
ここで、ＫＶＣＯはＶＣＯ４０の利得（[rad/s/V]または[Hz/V]）、ＫPDは位相検出器１０の利得（[V/rad]）を表す。また、Aはゲイン（定常値）を表し、ωｎは自然周波数[rad]、ωLPFはループフィルタのカットオフ周波数[rad]、ζは減衰定数（ダンピングファクター）、Nは周波数分周器５０の分周数である。
【００１５】
ＰＬＬの出力信号ｆｖｃｏの周波数を安定化させるまでにかかる時間は、ループフィルタ３０の時定数に影響される。ＰＬＬの出力信号ｆｖｃｏの角周波数の変化ωout（＝２πｆｖｃｏ）は、以下の式で表される。  
【数２】
0005643725.tif 000003
周波数ステップ応答は以下に示す周期で振動し、時定数（ζωｎ）−１で減衰する関数となる。  
【数３】
0005643725.tif 000004
ＰＬＬのロックアップ時間を短くするためには、ζωｎを最大化すれば良い。ζωｎは、以下の式で表されるため、ループフィルタ３０のフィルタ時定数がＰＬＬのロックアップ時間に影響しているといえる。  
【数４】
0005643725.tif 000005
しかし、単純にζを大きくしてしまうと、ループフィルタのカットオフ周波数ωLPFが大きくなってしまい、ＰＬＬの出力信号ｆｖｃｏにおける位相雑音が増大してしまう。また、参照信号ｆｒｅｆの周波数成分が出力信号ｆｖｃｏに回り込むスプリアスが発生してしまいＰＬＬの基本的な要求仕様である安定した出力を達成できなくなってしまう。
【００１６】
そこで、ループフィルタ３０の時定数を、アンロック時やＰＬＬの電源ＯＮ時に小さくし、ロックアップ後に大きくする。つまり、アンロック時やＰＬＬの電源ＯＮ時には、ループフィルタ３０の抵抗を小さくし、ロックアップ後には大きくする。なお、以降では、ＰＬＬの電源ＯＮ時にループフィルタ３０の時定数を小さくする（すなわち、抵抗を低くする）として説明するが、ＰＬＬの電源ＯＦＦ時にループフィルタ３０の時定数を小さくしてから電源を切ることによって、ＰＬＬが起動されるときには時定数が小さい状態であるようにしても良い。
【００１７】
本実施形態では、ループフィルタ３０のアンロックが検出されたときだけでなく、電源ＯＮ（または電源ＯＦＦ）が検出されたときにループフィルタ３０の抵抗を小さくする。そのため、電源ＯＮ後に、ＰＬＬの出力信号の周波数と目標周波数との差分を比較するよりも前にループフィルタ３０の時定数を小さくしておくことができる。これによって、電源ＯＮ後によりすばやくロックアップ状態にすることができる。
【００１８】
このように、ループフィルタ３０の時定数を制御するために、ＰＬＬにシーケンサ６０、マルチプレクサ７０、スイッチ８０を設け、ループフィルタ３０を図３に示すように構成する。
【００１９】
シーケンサ６０には、図示しない外部の制御回路から、電源遮断の要求があったとき、アンロック状態が発生する場合（例えば、参照周波数が変更されたときや、周波数分周器５０の分周数が変更された場合）、ロックアップが検出された場合に、Ｃｏｎｔｒｏｌ信号が入力される。ロックアップの検出は、図示しないロックアップ検出器によって行う。Ｃｏｎｔｒｏｌ信号には、参照周波数や分周数、その他の設定項目などが含まれる。シーケンサ６０は、Ｃｏｎｔｒｏｌ信号に基づいて、ループフィルタ３０、マルチプレクサ７０、スイッチ８０に対して制御信号を送信し、ループフィルタ３０の時定数を調整する。図３の例では、シーケンサ６０は、Ｃｏｎｔｒｏｌ信号から、抵抗変化型素子３１への書き込みを行うか否かを表す信号Ｎｏｒｍａｌと、抵抗変化型素子３１を高抵抗状態に設定するか否かを示す信号Ｗｒｉｔｅ”Ｈ”と、抵抗変化型素子３１を低抵抗状態に設定するか否かを示す信号Ｗｒｉｔｅ”Ｌ”とを生成し、ループフィルタ３０を制御する。
【００２０】
図３に示すように、ループフィルタ３０は、抵抗変化型素子３１、シーケンサ６０によって制御されるスイッチ３２ａ〜３２ｅ、キャパシタ３３を有する。
【００２１】
スイッチ３２ａ〜３２ｅは、ｎＭＯＳとｐＭＯＳを用いて構成されるスイッチである。スイッチ３２ａ、３２ｃは、チャージポンプ２０の充電側に接続され、スイッチ３２ｂ、３２ｄは、チャージポンプ２０の放電側に接続される。また、スイッチ３２ａと３２ｂは接続され、スイッチ３２ｃと３２ｄは接続される。なお、図３では、スイッチ３２ａ〜３２ｅのｎＭＯＳに印加される信号を図示しており、ｐＭＯＳに印加される信号は省略している。ｐＭＯＳには、ｎＭＯＳに入力される信号の反転値が印加される。
【００２２】
抵抗変化型素子３１は、例えばスピントルクトランスファーＭＲＡＭ、相変化メモリ、電界効果による抵抗変化メモリ、イオンメモリなどである。ここでは、電流書き込み方式の抵抗変化型素子であるとして説明する。抵抗変化型素子３１は、スイッチ３２ａおよび３２ｂに一端が接続され、スイッチ３２ｃ、３２ｄに他端が接続される。
【００２３】
電流書き込み方式の抵抗変化型素子は、所定のプログラム電流が素子の端子間に印加されることによって素子の抵抗値が設定される素子であって、素子に流す電流の向きに応じて、低抵抗状態もしくは高抵抗状態となる。ここでは、抵抗変化素子３１のスイッチ３２ｃ、３２ｄに接続されている端子から、スイッチ３２ａ、３２ｂに接続されている端子に向かって電流が流れると、抵抗変化素子３１が低抵抗状態となり、抵抗変化素子３１のスイッチ３２ａ、３２ｂに接続されている端子から、スイッチ３２ｃ、３２ｄに接続されている端子に向かって電流が流れると、抵抗変化素子３１が高抵抗状態となるとして説明する。
【００２４】
アンロック時やＰＬＬの電源がＯＮされたとき、シーケンサ６０は、Ｎｏｒｍａｌ信号を「Ｌ」、Ｗｒｉｔｅ”Ｈ”信号を「Ｌ」、Ｗｒｉｔｅ”Ｌ”信号を「Ｈ」に設定する。Ｗｒｉｔｅ”Ｈ”信号とＷｒｉｔｅ”Ｌ”信号はそれぞれ、遅延器を通り、Ｎｏｒｍａｌ信号とＯＲ演算されて、スイッチ３２ａ、３２ｂに入力される。また、スイッチ３２ｃには遅延器を介してＷｒｉｔｅ”Ｈ”信号が入力され、スイッチ３２ｄには、遅延器を介してＷｒｉｔｅ”Ｌ”信号が入力される。スイッチ３２ｅには、Ｎｏｒｍａｌ信号が入力される。
【００２５】
すると、スイッチ３２ｂ、３２ｃがＯＮとなり、スイッチ３２ａ、３２ｄ、３２ｅがＯＦＦとなる。そのため、図４の破線で示すように、スイッチ３２ｃ、抵抗変化素子３１、スイッチ３２ｂを通る電流が流れる。この電流の大きさは、チャージポンプ２０に入力するパルスの長さによって調節することができる。図４の破線で示すようにプログラム電流を流すと、抵抗変化素子３１は低抵抗状態となる。
【００２６】
一方、ＰＬＬがロックアップすると、シーケンサ６０は、Ｎｏｒｍａｌ信号を「Ｌ」、Ｗｒｉｔｅ”Ｈ”信号を「Ｈ」、Ｗｒｉｔｅ”Ｌ”信号を「Ｌ」に設定する。すると、スイッチ３２ａ、３２ｄがＯＮとなり、スイッチ３２ｂ、３２ｃ、３２ｅがＯＦＦとなる。そのため、図５の破線で示すように、スイッチ３２ａ、抵抗変化素子３１、スイッチ３２ｄを通る電流が流れる。プログラム電流を図５の破線で示す方向に流すと、抵抗変化素子３１は高抵抗状態となる。
【００２７】
抵抗変化素子３１が低抵抗状態の場合、高抵抗状態の場合と比較して、ループフィルタ３０の時定数が小さくなり、その逆数であるカットオフ周波数ωLPFは大きくなり、減衰定数ζも大きくなる。そのため、低抵抗状態では、高抵抗状態と比較してＰＬＬを早く収束することができる。そして、高抵抗状態では、低抵抗状態と比較して位相雑音とスプリアスを抑え、ＰＬＬを安定的に動作させることができる。
【００２８】
抵抗変化素子３１の抵抗値を変更しない通常状態において、シーケンサ６０は、Ｎｏｒｍａｌ信号を「Ｈ」、Ｗｒｉｔｅ”Ｈ”信号を「Ｌ」、Ｗｒｉｔｅ”Ｌ”信号を「Ｌ」に設定する。すると、スイッチ３２ａ、３２ｂ、３２ｅはＯＮとなり、スイッチ３２ｃ、３２ｄがＯＦＦとなる。すると、図６の破線で示すように、スイッチ３２ａ、抵抗変化素子３１、スイッチ３２ｅを流れる電流、もしくはスイッチ３２ｅ、抵抗変化素子３１、スイッチ３２ｂを流れる電流を流すことが可能となる。つまり、位相検出器１０からの出力に応じて、チャージポンプ２０にて充電または放電が行われ、ループフィルタ３０を介して、ＶＣＯ４０の電位ＶＶＣＯが充電又は放電される。
【００２９】
このとき、チャージポンプ２０は充電または放電しか行わないため、抵抗変化素子３１に抵抗値を書き込むプログラム電流よりも小さな電流となる。そのため、通常時において、抵抗変化素子３１に書き込まれることは無い。また、位相検出器１０の出力のスキューにより、瞬間的に充電と放電が重なって貫通電流が流れることがあるが、その際には、抵抗変化素子３１には電流が流れずに、チャージポンプ２０とスイッチ３２ａ、３２ｂにのみ電流が流れるため、抵抗変化素子３１に誤書き込みは起こらない。
【００３０】
ただし、ＰＬＬの電源投入直後など、偶発的に位相検出器１０からチャージポンプ２０へ出力するパルスが長くなった場合、抵抗変化素子３１に誤書き込みがされる可能性がある。そこで、図７に示すように、スイッチ３２ｆ、３２ｇと、突入抵抗３４を挿入することによって、誤書き込みの防止を行うこともできる。スイッチ３２ｆ、３２ｇは、Ｎｏｒｍａｌ信号によってＯＮ／ＯＦＦするスイッチであって、通常動作時（Ｎｏｒｍａｌ信号が「Ｈ」の時）にはＯＦＦとなり、抵抗変化素子３１への書き込み時（Ｎｏｒｍａｌ信号が「Ｌ」の時）にはＯＮとなる。これによって、通常動作時にチャージポンプ２０から抵抗変化素子３１へ流れる電流量が抑制され、抵抗変化素子３１の誤書き込みを防ぐことができる。
【００３１】
シーケンサ６０は、抵抗変化素子３１への抵抗値書き込みを行う状態か、通常動作状態かに応じて、図１のマルチプレクサ７０とスイッチ８０の制御も行う。マルチプレクサ７０は、位相検出器１０とチャージポンプ２０との間に設けられる。抵抗変化素子３１の抵抗値を変更するとき、マルチプレクサ７０によって位相検出器１０とチャージポンプ２０の間の接続を断ち、ＰＬＬのフィードバックループを遮断する。マルチプレクサ７０は、Ｎｏｒｍａｌ信号によって出力信号を切り替えるスイッチであって、通常動作時（Ｎｏｒｍａｌ信号が「Ｈ」の時）には位相検出器１０からの信号を出力し、抵抗変化素子３１への書き込み時（Ｎｏｒｍａｌ信号が「Ｌ」の時）にはシーケンサ６０からの信号を出力する。シーケンサ６０は、抵抗変化素子３１の抵抗値を変更するときに、マルチプレクサ７０に書き込み用のパルス信号を入力し、位相検出器１０に替ってチャージポンプ２０を制御する。
【００３２】
スイッチ８０は、周波数分周器５０の前段と、位相検出器１０の前段に設けられる。シーケンサ６０は、抵抗変化素子３１の抵抗値を変更するときに、スイッチ８０に制御信号を入力し、スイッチ８０をＯＦＦにする。このスイッチ８０のＯＦＦによっても、ＰＬＬのフィードバックループを遮断することができる。なお、スイッチ８０は、ＣＭＯＳスイッチであっても良いし、抵抗が無限大になる抵抗変化型素子でも良い。
【００３３】
このように、抵抗変化素子３１の抵抗値を変更するときに、ＰＬＬのフィードバックループを遮断することによって、ＶＣＯ４０と位相検出器１０の出力による雑音の影響を受けることを避ける。
【００３４】
なお、マルチプレクサ７０だけでもＰＬＬのフィードバックループを遮断することができるが、スイッチ８０によってもＰＬＬのフィードバックループを遮断した方が、抵抗変化素子３１の抵抗値を変更時のＰＬＬの電力を削減することができる。これは、デジタル動作する位相検出器１０と周波数分周器５０の動作を停止させるからである。
【００３５】
図８にループフィルタ３０の抵抗値を変更するときのＰＬＬの処理フローチャートを示す。外部の制御回路から、ＰＬＬの参照周波数を変えることや、ＰＬＬを起動することを示す信号を受け取ると、シーケンサ６０がマルチプレクサ７０、スイッチ８０へ制御信号を入力し、フィードバックループを遮断する（Ｓ１０）。そして、シーケンサ６０が、ループフィルタ３０内に設けられたスイッチ３２ａ〜３２ｅ（または、３２ａ〜３２ｇ）のＯＮ／ＯＦＦを制御する（Ｓ１１）。そして、チャージポンプ２０経由でループフィルタ３０に電流を流すことによって抵抗変化素子３１の抵抗値を変更する（Ｓ１２）。その後、シーケンサ６０がマルチプレクサ７０、スイッチ８０へ制御信号を入力して、フィードバックループを元に戻す。
【００３６】
ここで、ループフィルタ３０の減衰定数ζの適切な決定方法について述べる。数式４に示したζωｎを最大化するために、ループフィルタ３０の応答を高速にすればよい。図９に、減衰定数ζと、ＶＣＯ４０の周波数変動の関係を模式的に表す。図９に示すとおり、減衰定数ζが小さいとＰＬＬのフィードバックループは不足制動となり、チャージポンプ２０のパルス動作に対して、ＶＣＯ４０の周波数変動は小さくなり、ＰＬＬが安定して動作する。それに対して、減衰定数ζが大きいとチャージポンプ２０のパルス動作に対するＶＣＯ４０の周波数変動は大きくなり、ＰＬＬのフィードバックループの制動作用が強くなり、減衰振動の収束性が高くなり、その結果ＰＬＬが速くロックアップする。そこで、アンロック時やＰＬＬの電源投入時には、数式５を満たすように減衰定数ζを設定して、ロックアップまでの振動を回避することが望ましい。少なくとも、減衰定数ζを１程度に設定すると、セットリング時間を短くすることが可能となる。  
【数５】
0005643725.tif 000006
ロックアップに近づくにつれ、ループフィルタ３０の減衰定数ζを低くするように抵抗変化素子３１の抵抗値を高くすることによって、位相検出器１０へ出力する信号から位相雑音とスプリアスを抑圧することができ、ＰＬＬがより安定的に動作する。
【００３７】
このように、ＰＬＬがアンロックした時や電源を投入されたときには抵抗変化素子３１の抵抗値を低く設定し、ＰＬＬがロックアップすると抵抗変化素子３１の抵抗値を高く設定することによって、安定性と即応性を備えたＰＬＬを提供することができる。また、本実施形態によるＰＬＬでは、抵抗変化素子を用いているため、１つの素子で抵抗値を低抵抗状態と高抵抗状態に変更することができる。
【００３８】
（変形例１）
図３を用いた説明では、ループフィルタ３０内のスイッチ３２ａ〜３２ｄが、ｎＭＯＳとｐＭＯＳを用いたスイッチであるとして説明したが、チャージポンプ２０からのパスが充電と放電に明確に分かれているため、図１０に示すように、充電のパスにはｐＭＯＳのスイッチを用いて、放電のパスにはｎＭＯＳのスイッチを用いても良い。こうすることで、スイッチの回路素子数を削減することが可能である。なお、充電のパスにｎＭＯＳのスイッチを用い、放電のパスにｐＭＯＳのスイッチを用いることもできるが、トランジスタのオン抵抗が大きくなり、ループフィルタの特性を予測することが難しい。そのため、充電のパスにｐＭＯＳのスイッチ、放電のパスにｎＭＯＳのスイッチを用いた方が望ましい。
【００３９】
図１０に示すループフィルタ１３０に対するシーケンサ６０の入力信号は、図３を用いて説明したループフィルタ３０に対する入力と同じである。アンロック時やＰＬＬの電源がＯＮされたとき、シーケンサ６０は、Ｎｏｒｍａｌ信号を「Ｌ」、Ｗｒｉｔｅ”Ｈ”信号を「Ｌ」、Ｗｒｉｔｅ”Ｌ”信号を「Ｈ」に設定する。すると、スイッチ１３２ｂと１３２ｃがＯＮとなり、スイッチ１３２ａと１３２ｄがＯＦＦとなる。このため、図４を用いて説明した状態と同様に、抵抗変化素子３１が低抵抗状態となる。
【００４０】
ＰＬＬがロックアップすると、シーケンサ６０は、Ｎｏｒｍａｌ信号を「Ｌ」、Ｗｒｉｔｅ”Ｈ”信号を「Ｈ」、Ｗｒｉｔｅ”Ｌ”信号を「Ｌ」に設定する。すると、スイッチ１３２ａと１３２ｄがＯＮとなり、スイッチ１３２ｂと１３２ｃがＯＦＦとなる。このため、図５を用いて説明した状態と同様に、抵抗変化素子３１が高抵抗状態となる。
【００４１】
通常状態において、シーケンサ６０は、Ｎｏｒｍａｌ信号を「Ｈ」、Ｗｒｉｔｅ”Ｈ”信号を「Ｌ」、Ｗｒｉｔｅ”Ｌ”信号を「Ｌ」に設定する。すると、スイッチ１３２ａ、１３２ｂ、３２ｅはＯＮとなり、スイッチ１３２ｃ、１３２ｄがＯＦＦとなる。すると、図６を用いて説明した状態と同様の状態となる。
【００４２】
（変形例２）
抵抗変化素子として３端子の素子を用いることもできる。３端子の抵抗変化素子は、抵抗値を書き込むための端子を有し、この端子に入力される値に応じて抵抗変化素子に書き込まれる抵抗値が決まる。
【００４３】
図１１は、３端子の抵抗変化素子を用いたループフィルタを示す図である。３端子の抵抗変化素子２３１には、シーケンサ６０から制御信号が入力され、制御信号に応じて抵抗変化素子２３１の抵抗値が変化する。シーケンサ６０は、抵抗変化素子２３１の抵抗値を変更するときには、スイッチ３２ｅをＯＦＦにし、通常状態では、スイッチ３２ｅをＯＮにするよう制御する。
【００４４】
このように３端子の抵抗変化素子を用いると、図３のループフィルタ３０では必要であったスイッチ３２ａ〜３２ｄを設ける必要が無い。
【００４５】
（変形例３）
ＰＬＬの電源ＯＦＦ時に、ＶＣＯ４０の電位ＶＶＣＯの放電を防止するため、図１２のようにループフィルタを構成しても良い。図１２に示すループフィルタ３３０では、図３に示すループフィルタ３０に、スイッチ３２ｈを追加した構成である。シーケンサ６０は、ＰＬＬの電源ＯＦＦ時にスイッチ３２ｅとスイッチ３２ｈとをＯＦＦするように制御する。これによって、ＰＬＬの電源がＯＦＦされたときに、キャパシタ３３に蓄えられた電荷を保持しておくことができる。そのため、再度電源がＯＮされたときに、ある程度キャパシタ３３に電荷が蓄えられた状態であるため、早くロックアップすることができる。ただし、ＰＬＬの電源ＯＦＦ時に、スイッチ３２ｅとスイッチ３２ｈとをＯＦＦするためにシーケンサ６０に電圧を引加しておく必要がある。スイッチ３２ｅとスイッチ３２ｈに抵抗が無限大になる抵抗変化型素子を用いればＰＬＬの電源ＯＦＦ時に、シーケンサ６０の電源もＯＦＦにすることができる。
【００４６】
以上、本実施形態およびその変形例を説明したが、以上の変形例の他にも、本発明の要旨を逸脱しない範囲において、本実施形態を適宜変更することができる。例えば、変形例１〜３に対しても、誤書き込みを防止するために、図７で説明したようにスイッチと突入抵抗を設けても良い。変形例１〜３やその他の変形のうちのいくつかを組み合わせても良い。
【００４７】
（第２の実施形態）
本実施形態は、ループフィルタ内に抵抗変化素子を複数設けた場合の実施形態である。図１３は、本実施形態に係るＰＬＬのループフィルタ５３０とシーケンサ５６０とを示す図である。本実施形態に係るＰＬＬの他の構成要素は第１の実施形態と同様であるため、説明を省略する。なお、図１３では、図３と同様に、スイッチ３２ａ〜３２ｍのｎＭＯＳに印加される信号を図示しており、ｐＭＯＳに印加される信号は省略している。ｐＭＯＳには、ｎＭＯＳに入力される信号の反転値が印加される。
【００４８】
図１３では、一例として、２つの抵抗変化素子が並列に並べられたループフィルタ５３０を示す。ループフィルタ５３０では、第１の抵抗変化素子３１ａの両端にスイッチ３２ｉ、３２ｊを設け、第２の抵抗変化素子３１ｂの両端にスイッチ３２ｋ、３２ｍを設ける。スイッチ３２ｉ、３２ｊ、３２ｋ、３２ｍは、シーケンサ５６０から入力される制御信号によってＯＮ／ＯＦＦする。スイッチ３２ｉ、３２ｊには、シーケンサ５６０からＲ１＿ｅｎ信号が入力される。Ｒ１＿ｅｎ信号が「Ｈ」であれば、スイッチ３２ｉ、３２ｊがＯＮとなる。スイッチ３２ｋ、３２ｍには、シーケンサ５６０からＲ２＿ｅｎ信号が入力される。Ｒ２＿ｅｎ信号が「Ｈ」であれば、スイッチ３２ｋ、３２ｍがＯＮとなる。
【００４９】
これらのスイッチによって、第１の抵抗変化素子３１ａに電流を流すのか否かと、第２の抵抗変化素子３１ｂに電流を流すのか否かを選択することができる。なお、以降では、抵抗変化素子の両端に付けられたスイッチ３２ｉと３２ｊ、もしくは、３２ｋと３２ｍをＯＦＦにした状態を、抵抗変化素子がＯＦＦの状態であると称する。それに対して、抵抗変化素子の両端に付けられたスイッチ３２ｉと３２ｊ、もしくは、３２ｋと３２ｍをＯＮにした状態を抵抗変化素子がＯＮの状態であると称する。
【００５０】
図１４は、第１の抵抗変化素子３１ａの状態と第２の抵抗変化素子３１ｂの状態の組み合わせを示す図である。第１の抵抗変化素子３１ａと第２の抵抗変化素子３１ｂは、それぞれ、高抵抗状態、低抵抗状態、ＯＦＦの状態となることができる。なお、第１の抵抗変化素子３１ａと第２の抵抗変化素子３１ｂの両方がＯＮの状態であれば、ループフィルタ５３０の抵抗値は、第１の抵抗変化素子３１ａと第２の抵抗変化素子３１ｂの合成抵抗の値となる。
【００５１】
第１の抵抗変化素子３１ａと第２の抵抗変化素子３１ｂそれぞれの高抵抗状態、低抵抗状態が全て異なる抵抗値であるならば、チャージポンプ２０とループフィルタ５３０の間を流れる電流にかかる抵抗値は、８つの状態（図１４の状態１〜状態８）それぞれに異なる値となる。
【００５２】
これを利用して、ＰＬＬがアンロックとなった時や電源ＯＮされた時にはループフィルタ５３０の抵抗値を低く設定し、ＰＬＬが安定状態に近づくにつれて、段階的に高くなるよう設定することができる。
【００５３】
例えば、ＰＬＬに入力される参照周波数からクロックをカウントして、ＰＬＬがアンロックとなった時や電源ＯＮされた時からの経過時間を測り、図１５に示すように、所定の時間Δｔが経過する毎に段階分けする。そして、第１段階では図１４の状態８、第２段階では状態６、第３段階では状態４、第４段階では状態１というように、段階を経る毎にループフィルタ５３０の抵抗値が高くなるよう第１の抵抗変化素子３１ａと第２の抵抗変化素子３１ｂの抵抗値および、それらの素子の両端に設けられたスイッチのＯＮ／ＯＦＦ状態を切り替える。各段階でどの状態にするかは、シーケンサ５６０内に不揮発ルックアップテーブルを設けて、そのルックアップテーブルに予め設定しておくことができる。
【００５４】
また、シーケンサ５６０に対して位相検出器１０の出力を入力し、位相検出器１０の出力する位相差の時間的変化に応じて、ループフィルタ５３０の抵抗値を段階的に変更しても良い。
【００５５】
ＰＬＬのアンロックが検出された場合と、ＰＬＬが電源ＯＦＦの状態からの起動が要求された場合とで、ループフィルタ５３０の抵抗値の初期値を変えることもできる。例えば、ＰＬＬのアンロックが検出された場合の方が、ＰＬＬの起動が要求されたときよりも安定状態に近いと考えられる。そこで、ＰＬＬのアンロックが検出された場合には、ループフィルタ５３０の抵抗値の初期値を高くし（例えば図１４の状態５）、ＰＬＬの起動が要求された場合には、ループフィルタ５３０の抵抗値の初期値を低くする（例えば図１４の状態８）。これによって、ＰＬＬの起動が要求された場合には、より早くロックアップ状態にでき、ＰＬＬのアンロックが検出された場合には、より安定的に動作させることができる。
【００５６】
図１６にループフィルタ５３０の抵抗値を変更するときのＰＬＬの処理フローチャートを示す。図１６では、図８と同じ処理には同じ記号を付す。ループフィルタ５３０の抵抗値を変更する場合、スイッチ３２ｉ〜３２ｍを用いて抵抗値を変更する抵抗変化素子の１つを選択し、第１の実施形態にて説明したように、スイッチ３２ａ〜３２ｅのＯＮ／ＯＦＦを制御する（Ｓ１１）。そして、選択した抵抗変化素子への書き込み終了後、他の抵抗変化素子への書き込みも必要であれば（Ｓ２０のＮｏ）、その抵抗変化素子を選択して書き込みを行う。
【００５７】
図１７に、シーケンサ６０のタイミングチャートを示す。なお、図１７のＣＬＫ＿ｒｅｆは、ＰＬＬに入力される参照周波数を表す。図１７に示すように、通常状態では、Ｎｏｒｍａｌ信号を「Ｈ」に設定し、抵抗変化素子に書き込む場合には、「Ｌ」に設定する。また、抵抗変化素子の書き込み先に応じて、Ｒ１＿ｅｎ信号またはＲ２＿ｅｎ信号のいずれか一方を「Ｈ」、他方を「Ｌ」にする。さらに抵抗変化素子に書き込む抵抗値に応じて、Ｗｒｉｔｅ”Ｈ”信号またはＷｒｉｔｅ”Ｌ”信号のいずれか一方を「Ｈ」、他方を「Ｌ」にする。通常動作時のＲ１＿ｅｎ信号とＲ２＿ｅｎ信号は、シーケンサ６０内に設けられたルックアップテーブルに基づいて、どちらか少なくとも一方を「Ｈ」にする。
【００５８】
このように、第２の実施形態によれば、ループフィルタの抵抗値をきめ細かく変更することができる。また、本実施形態によれば、抵抗変化素子を用いるため、固定の抵抗値を有する抵抗を用いた場合と比較して、ループフィルタの抵抗値をより細かい段階で制御することが可能となる。
【００５９】
（変形例１）
図１３を用いた説明では、ループフィルタ３０内のスイッチ３２ｉ、３２ｊ、３２ｋ、３２ｍが、ｎＭＯＳとｐＭＯＳを用いたスイッチであるとして説明したが、図１８に示すように、これらをｎＭＯＳのスイッチ３２ｎ〜３２ｑとして構成しても良い。こうすることで、スイッチの回路素子数を削減することが可能である。なお、ｎＭＯＳのスイッチ３２ｎ〜３２ｑの代わりに、ｐＭＯＳのスイッチを用いても良い。
【００６０】
本実施形態においても、他に様々な変更が可能である。第１の実施形態において説明した変形例を適用しても良い。また、本実施形態の説明では、２つの抵抗変化素子を用いた場合を例としたが、３つ以上の抵抗変化素子を用いても良い。ただし、抵抗変化素子を増やすと、その両端に設けるスイッチが増え、スイッチを構成するトランジスタの接合容量がループフィルタの利得に影響を与える可能性がある。そのため、並列に接続する抵抗変化素子の数は、４以下が好ましい。
【００６１】
上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。
【符号の説明】
【００６２】
１０…位相検出器、  ２０…チャージポンプ、  ３０…ループフィルタ、  ４０…ＶＣＯ、  ５０…周波数分周器、  ６０…シーケンサ、  ７０…マルチプレクサ、  ８０…スイッチ、  ３１…抵抗変化素子、  ３２…スイッチ、  ３３…キャパシタ、  ３４…突入抵抗
【図１】
0005643725.tif 000007
【図２】
0005643725.tif 000008
【図３】
0005643725.tif 000009
【図４】
0005643725.tif 000010
【図５】
0005643725.tif 000011
【図６】
0005643725.tif 000012
【図７】
0005643725.tif 000013
【図８】
0005643725.tif 000014
【図９】
0005643725.tif 000015
【図１０】
0005643725.tif 000016
【図１１】
0005643725.tif 000017
【図１２】
0005643725.tif 000018
【図１３】
0005643725.tif 000019
【図１４】
0005643725.tif 000020
【図１５】
0005643725.tif 000021
【図１６】
0005643725.tif 000022
【図１７】
0005643725.tif 000023
【図１８】
0005643725.tif 000024