(57)【特許請求の範囲】
【請求項１】
異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、
前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、
前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、
指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段と
を備え、
前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、
前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する
同期回路。
【請求項２】
前記保持手段は、
前記ループゲイン探索手段により前記第２のループフィルタのループゲインの値が所定の回数変更された場合、前記第１のループフィルタのループゲインとして設定されている値を、前記伝送モードにおける最適なループゲイン設定値として保持する
請求項１に記載の同期回路。
【請求項３】
前記受信信号のスロットのそれぞれの伝送モードを特定する情報である伝送モード番号を、前記受信信号を復号して得られる制御情報に基づいて特定する伝送モード番号特定手段をさらに備え、
前記ループゲイン探索手段は、
前記特定された伝送モード番号が前記指定された伝送モードに対応するものである場合、前記最適なループゲイン設定値を探索し、
前記保持手段は、
前記伝送モード番号特定手段により特定された伝送モード番号に対応づけて前記最適なループゲイン設定値を保持する
請求項２に記載の同期回路。
【請求項４】
前記第１のＰＬＬ回路は、
位相制御後の信号に残留する位相誤差を検出する第１の検出回路と、
前記第１の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第１のループフィルタと、
前記第１のループフィルタによるフィルタ処理の結果に応じて前記第１の位相制御信号を出力する第１の発振回路と、
前記第１の発振回路から出力された前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第１の検出回路に出力する前記第１の出力回路と
を備え、
前記第２のＰＬＬ回路は、
位相制御後の信号に残留する位相誤差を検出する第２の検出回路と、
前記第２の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第２のループフィルタと、
前記第２のループフィルタによるフィルタ処理の結果に応じて前記第２の位相制御信号を出力する第２の発振回路と、
前記第２の発振回路から出力された前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第２の検出回路に出力する前記第２の出力回路と
を備える
請求項１に記載の同期回路。
【請求項５】
前記第１のループフィルタは、
前記第１の検出回路により検出された位相誤差に第１のループゲインを乗算する第１の乗算回路と、
前記第１の乗算回路による乗算後の位相誤差に第２のループゲインを乗算する第２の乗算回路と、
前記第１の乗算回路による乗算後の位相誤差と、前記第２の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第１の発振回路に出力する第１の加算回路と
を備え、
前記第２のループフィルタは、
前記第２の検出回路により検出された位相誤差に第３のループゲインを乗算する第３の乗算回路と、
前記第３の乗算回路による乗算後の位相誤差に第４のループゲインを乗算する第４の乗算回路と、
前記第３の乗算回路による乗算後の位相誤差と、前記第４の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第２の発振回路に出力する第２の加算回路と
を備える
請求項４に記載の同期回路。
【請求項６】
前記制御回路は、前記第１のループゲインと前記第３のループゲインの値としてそれぞれ異なる値を設定する
請求項５に記載の同期回路。
【請求項７】
異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路から前記第１の位相制御信号を出力し、
前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路から前記第２の位相制御信号を出力し、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第１の出力回路から出力し、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第２の出力回路から出力し、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を第１の検出回路において検出し、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を第２の検出回路において検出し、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定し、
前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持し、
前記第１のＰＬＬ回路における位相制御誤差とより検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較手段により比較し、
指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値をループゲイン探索手段で探索するステップを含み、
前記伝送モード毎に前記ループゲイン設定値が保持され、
前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力するステップを含む
同期方法。
【請求項８】
伝送路を介して送信されてきた信号を取得する取得手段と、
前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と
を備え、
前記伝送路復号処理手段は、
異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、
前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、
前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、
指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段と
を備え、
前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、
前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する
受信システム。
【請求項９】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段と
を備え、
前記伝送路復号処理手段は、
異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、
前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、
前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、
指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段と
を備え、
前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、
前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する
受信システム。
【請求項１０】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段と
を備え、
前記伝送路復号処理手段は、
異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、
前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、
前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、
指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段と
を備え、
前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、
前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する
受信システム。
【請求項１１】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号を記録する記録手段と
を備え、
前記伝送路復号処理手段は、
異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、
前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、
前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、
前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、
指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段と
を備え、
前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、
前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する
受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期回路、同期方法、および受信システムに関し、特に、受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする同期回路、同期方法、および受信システムに関する。
【背景技術】
【０００２】
近年、携帯電話やデジタル放送（衛星/地上波）、無線ＬＡＮなどの無線デジタル伝送技術の発展がめざましい。
【０００３】
例えば、無線デジタル伝送に用いられる受信機において、高い受信性能を実現するためには、各同期回路の性能が重要となる。とりわけ搬送波周波数位相同期回路に関しては、ビット誤りに直接的な影響を与えるため、その同期性能が受信性能に対して極めて重要になる。
【０００４】
周波数・位相同期回路の代表例としてデジタルＰＬＬ(Phase-Locked Loop)が挙げられる。
【０００５】
デジタルＰＬＬを用いた周波数・位相同期回路は、位相誤差検出器、ループフィルタ、数値制御発振器(ＮＣＯ)により構成される。
【０００６】
図１は、デジタルＰＬＬを用いた周波数・位相同期回路を含む、従来の受信機の構成の一部を示す図である。
【０００７】
図１に示すように、受信機には、ＲＦ(Radio Frequency)回路２と復調回路３が設けられる。アンテナ１において電波が受信されることによって得られた受信信号はＲＦ回路２の乗算器２−１に入力される。
【０００８】
乗算器２−１は、局部発振器２−２から供給された局部発振信号と、アンテナ１から供給された受信信号を乗算し、得られた信号をＬＰＦ(Low Pass Filter)２−３に供給する。
【０００９】
局部発振器２−２は、局部発振信号を生成し、乗算器２−１に出力する。
【００１０】
ＬＰＦ２−３は、乗算器２−１から出力される乗算信号を入力し、低域周波数成分のみを通過させるフィルタリング処理を行い、Ａ／Ｄ(Analog/Digital)変換器２−４に出力する。
【００１１】
ＰＳＫ(Phase Shift Keying)変調などで変調が施されている受信信号の周波数をｆｃ、位相をθｃ、局部発振器２−２により生成された局部発振信号の周波数をｆ0、位相をθ0とすると、ＬＰＦから出力される信号には、fc−f0に相当する周波数差Δｆが含まれ、θc−θ0に相当する位相差θが含まれる。
【００１２】
Ａ／Ｄ変換器２−４は、ＬＰＦ２−３から出力された信号に対してＡ／Ｄ変換を施す。Ａ／Ｄ変換が施されることによって得られたデジタルの受信信号である受信信号ｒｉは復調回路３に供給される。ｉは、その受信信号が何番目のシンボルの信号であるのかを表す。
【００１３】
受信信号ｒｉには、２πΔft＋θとして表される位相誤差が含まれる。
【００１４】
図２は、図１の復調回路３に設けられる、デジタルＰＬＬを用いた周波数・位相同期回路の構成を示す図である。
【００１５】
図２に示すように、周波数・位相同期回路は、ＰＬＬ回路１１と乗算器１２から構成される。ＰＬＬ回路１１は、乗算器２１、位相誤差検出器２２、ループフィルタ２３、および数値制御発振器(ＮＣＯ)２４から構成される。
【００１６】
ＰＳＫ変調が施されている受信信号ｒｉは、ＰＬＬ回路１１の乗算器２１と、乗算器１２にそれぞれ入力される。
【００１７】
ＰＬＬ回路１１の乗算器２１は、数値制御発振器２４から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、乗算して得られた信号を位相誤差検出器２２に出力する。
【００１８】
位相誤差検出器２２は、乗算器２１が出力する信号に残留する位相誤差を検出し、ループフィルタ２３に出力する。
【００１９】
例えば、受信信号ｒｉが既知シンボルの信号である場合、位相誤差検出器２２は、乗算器２１の出力信号によって表されるシンボルの位相と、既知シンボルの位相との差を位相誤差として検出する。また、受信信号ｒｉが既知シンボルの信号ではない場合、位相誤差検出器２２は、乗算器２１の出力信号によって表される実際のシンボルの位相と、その硬判定結果のシンボルの位相との差を位相誤差として検出する。
【００２０】
ループフィルタ２３は比例積分型のループフィルタであり、位相誤差検出器２２が出力する位相誤差の検出値にフィルタリングを施し、数値制御発振器２４に出力する。
【００２１】
詳細には、ループフィルタ２３の乗算器２３−１は、位相誤差検出器２２から供給された位相誤差の検出値を、設定されているループゲインＧ１に従ってＧ１倍し、乗算器２３−２と加算器２３−４に出力する。
【００２２】
乗算器２３−２は、乗算器２３−１から供給された、Ｇ１倍された位相誤差の検出値を、設定されているループゲインＧ２に従ってＧ２倍し、積分器２３−３に出力する。乗算器２３−１、乗算器２３−２は、入力信号に対してループゲインＧ１またはＧ２の重みを付加する重み付け乗算器である。
【００２３】
積分器２３−３は、乗算器２３−２の出力を積分し、加算器２３−４に出力する。
【００２４】
加算器２３−４は、乗算器２３−１の出力と積分器２３−３の出力を加算し、フィルタリング結果として数値制御発振器２４に出力する。
【００２５】
数値制御発振器２４は、ループフィルタ２３のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器２１と乗算器１２に出力する。
【００２６】
乗算器１２は、数値制御発振器２４から出力された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号を同期検波信号ｄｉとして出力する。
【００２７】
ところで、ループフィルタ２３のループゲインＧ１、Ｇ２は、ループフィルタ２３の特性であるフィルタ帯域を決定する。ループフィルタ２３の帯域とＰＬＬ回路１１の性能については、以下のような関係を有することが知られている。
【００２８】
すなわち、ループフィルタの帯域が広い（大きい）場合、位相誤差変動への追従性が上がる一方で、ＰＬＬから出力される同期検波信号のジッタ量が大きくなる。逆に、ループフィルタの帯域が狭い（小さい）場合は位相誤差変動への追従性は落ちるが、出力同期検波信号のジッタ量は小さくなる。
【００２９】
【特許文献１】特開２００９−２６４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかしながら、実際の無線デジタル伝送の受信機においては、局部発振器の温度依存特性やＲＦ回路内での意図せぬ発振等により、受信信号の位相、周波数に雑音が生じることがある。従って、デジタルＰＬＬを用いた周波数・同期回路において、最適な同期性能を実現するためには、受信機特性の固体差や時間変動によって適したループゲインを設定する必要がある。
【００３１】
従来のデジタルＰＬＬでは、ループゲインを固定的に設定することしかできず、最適な受信性能を得るためには、受信環境に合わせて調整されたループゲインを個体毎に設定しなくてはならない。また、温度等により伝送チャネルが動的に変化し、それに応じて最適なループゲインが動的に変化するような場合、使用しているループゲインが最適なものではなくなってしまう。
【００３２】
さらに、ＰＬＬのループフィルタにとって最適となるループゲインは、受信信号における変調方式によっても異なる場合がある。例えば、日本の衛星デジタル放送方式では1フレーム内で複数の変調方式が混在する。このような場合、単一のループゲインしか設定できないとすると、ある変調方式には最適なループゲインであっても、他の変調方式には最適ではなくなるため、受信性能の劣化をもたらす。
【００３３】
本発明はこのような状況に鑑みてなされたものであり、受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにするものである。
【課題を解決するための手段】
【００３４】
本発明の第１の側面は、異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段とを備え、前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する同期回路である。
【００３５】
前記保持手段は、前記ループゲイン探索手段により前記第２のループフィルタのループゲインの値が所定の回数変更された場合、前記第１のループフィルタのループゲインとして設定されている値を、前記伝送モードにおける最適なループゲイン設定値として保持するようにすることができる。
【００３６】
前記受信信号のスロットのそれぞれの伝送モードを特定する情報である伝送モード番号を、前記受信信号を復号して得られる制御情報に基づいて特定する伝送モード番号特定手段とをさらに備え、前記ループゲイン探索手段は、前記特定された伝送モード番号が前記指定された伝送モードに対応するものである場合、前記最適なループゲイン設定値を探索し、前記保持手段は、前記伝送モード番号特定手段により特定された伝送モード番号に対応づけて前記最適なループゲイン設定値を保持するようにすることができる。
【００３７】
前記第１のＰＬＬ回路は、位相制御後の信号に残留する位相誤差を検出する第１の検出回路と、前記第１の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第１のループフィルタと、前記第１のループフィルタによるフィルタ処理の結果に応じて前記第１の位相制御信号を出力する第１の発振回路と、前記第１の発振回路から出力された前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第１の検出回路に出力する前記第１の出力回路とを備え、前記第２のＰＬＬ回路は、位相制御後の信号に残留する位相誤差を検出する第２の検出回路と、前記第２の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第２のループフィルタと、前記第２のループフィルタによるフィルタ処理の結果に応じて前記第２の位相制御信号を出力する第２の発振回路と、前記第２の発振回路から出力された前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第２の検出回路に出力する前記第２の出力回路とを備えるようにすることができる。
【００３８】
前記第１のループフィルタは、前記第１の検出回路により検出された位相誤差に第１のループゲインを乗算する第１の乗算回路と、前記第１の乗算回路による乗算後の位相誤差に第２のループゲインを乗算する第２の乗算回路と、前記第１の乗算回路による乗算後の位相誤差と、前記第２の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第１の発振回路に出力する第１の加算回路とを備え、前記第２のループフィルタは、前記第２の検出回路により検出された位相誤差に第３のループゲインを乗算する第３の乗算回路と、前記第３の乗算回路による乗算後の位相誤差に第４のループゲインを乗算する第４の乗算回路と、前記第３の乗算回路による乗算後の位相誤差と、前記第４の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第２の発振回路に出力する第２の加算回路とを備えるようにすることができる。
【００３９】
前記制御回路は、前記第１のループゲインと前記第３のループゲインの値としてそれぞれ異なる値を設定するようにすることができる。
【００４０】
本発明の第１の側面は、異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路から前記第１の位相制御信号を出力し、前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路から前記第２の位相制御信号を出力し、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第１の出力回路から出力し、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第２の出力回路から出力し、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を第１の検出回路において検出し、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を第２の検出回路において検出し、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定し、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持し、前記第１のＰＬＬ回路における位相制御誤差とより検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較手段により比較し、指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値をループゲイン探索手段で探索するステップを含み、前記伝送モード毎に前記ループゲイン設定値が保持され、前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力するステップを含む同期方法である。
【００４１】
本発明の第２の側面は、伝送路を介して送信されてきた信号を取得する取得手段と、前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段とを備え、前記伝送路復号処理手段は、異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段とを備え、前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する受信システムである。
【００４２】
本発明の第３の側面は、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段とを備え、前記伝送路復号処理手段は、異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段とを備え、前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する受信システムである。
【００４３】
本発明の第４の側面は、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段とを備え、前記伝送路復号処理手段は、異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段とを備え、前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する受信システムである。
【００４４】
本発明の第５の側面は、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号を記録する記録手段とを備え、前記伝送路復号処理手段は、異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための前記第1のＰＬＬ回路と、前記第１のＰＬＬ回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、前記第1のＰＬＬ回路と同じ特性を有する部材で構成され、前記第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための前記第２のＰＬＬ回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のＰＬＬ回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のＰＬＬ回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差より大きい場合、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と、前記第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値を保持する保持手段と、前記第１の検出回路により検出された前記第１のＰＬＬ回路における位相制御誤差と前記第２の検出回路により検出された前記第２のＰＬＬ回路における位相制御誤差の大きさを比較する比較手段と、指定された伝送モードの前記スロットに対応する受信信号が入力されている間、前記比較手段による比較が行われる都度、前記第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで前記伝送モードにおける最適なループゲイン設定値を探索するループゲイン探索手段とを備え、前記保持手段は、前記伝送モード毎に前記ループゲイン設定値を保持し、前記比較手段は、初期化フラグを前記制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、前記制御回路に比較完了通知を出し、前記制御回路に比較結果を出力する受信システムである。
【００４５】
本発明においては、異なる変調方式に対応する複数の伝送モードで伝送される複数のスロットからなるフレーム単位に構成された受信信号に基づいて、受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のＰＬＬ回路であり、同期検波を行うための第1のＰＬＬ回路から第１の位相制御信号が出力され、第１のＰＬＬ回路に入力される受信信号と同じ信号が入力され、受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のＰＬＬ回路であり、第1のＰＬＬ回路と同じ特性を有する部材で構成され、第1のＰＬＬ回路のループフィルタの特性を規定するループゲインを決定するための第２のＰＬＬ回路から第２の位相制御信号が出力され、第１の位相制御信号に基づいて受信信号の位相が制御され、位相制御後の信号が第１の出力回路から出力され、第２の位相制御信号に基づいて受信信号の位相が制御され、位相制御後の信号が第２の出力回路から出力され、第１の出力回路から出力された位相制御後の信号に基づいて、第１のＰＬＬ回路における位相制御誤差が第１の検出回路において検出され、第２の出力回路から出力された位相制御後の信号に基づいて、第２のＰＬＬ回路における位相制御誤差が第２の検出回路において検出され、第１の検出回路により検出された第１のＰＬＬ回路における位相制御誤差の方が、第２の検出回路により検出された第２のＰＬＬ回路における位相制御誤差より大きい場合、第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして、第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインと同じ値が設定され、第１のＰＬＬ回路に含まれる第１のループフィルタのループゲインとして設定されたループゲイン設定値が保持され、第１のＰＬＬ回路における位相制御誤差とより検出された第２のＰＬＬ回路における位相制御誤差の大きさが比較手段により比較され、指定された伝送モードのスロットに対応する受信信号が入力されている間、比較手段による比較が行われる都度、第２のＰＬＬ回路に含まれる第２のループフィルタのループゲインの値を所定の量だけ変更することで伝送モードにおける最適なループゲイン設定値がループゲイン探索手段で探索され、伝送モード毎にループゲイン設定値が保持され、比較手段は、初期化フラグを制御回路から供給されたことに応じて、時間の計測を開始し、所定の時間が経過したとき、制御回路に比較完了通知を出し、制御回路に比較結果を出力する。
【発明の効果】
【００４６】
本発明によれば、受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができる。
【図面の簡単な説明】
【００４７】
【図１】デジタルＰＬＬを用いた周波数・位相同期回路を含む、従来の受信機の構成の一部を示す図である。
【図２】図１に設けられる、デジタルＰＬＬを用いた周波数・位相同期回路の構成を示す図である。
【図３】高度ＢＳのフレームの構成を説明する図である。
【図４】高度ＢＳの1フレーム内での伝送モードの例を示す図である。
【図５】本発明の一実施形態に係る周波数・位相同期回路の構成例を示すブロック図である。
【図６】ループゲイン制御処理の例を説明するフローチャートである。
【図７】本発明の周波数・位相同期回路を適用した受信システムの第１実施の形態の構成例を示すブロック図である。
【図８】本発明の周波数・位相同期回路を適用した受信システムの第２実施の形態の構成例を示すブロック図である。
【図９】本発明の周波数・位相同期回路を適用した受信システムの第３実施の形態の構成例を示すブロック図である。
【図１０】パーソナルコンピュータの構成例を示すブロック図である。
【発明を実施するための形態】
【００４８】
以下、図面を参照して、本発明の実施の形態について説明する。
【００４９】
最初に、日本の次世代衛星デジタル放送である高度広帯域衛星デジタル放送（高度ＢＳ）のフレーム構成について説明する。
【００５０】
図３は、高度ＢＳのフレームの構成を説明する図である。同図に示されるように、１フレームは、１２０の変調スロットで構成されており、この例では、各変調スロットが、変調スロット＃１乃至変調スロット＃１２０として示されている。
【００５１】
各変調スロットには、同期のための２４シンボル（同図には、Fsync、！Fsync、Ssyncと示されている）および信号点の位置の判定などに用いられる３２シンボル（同図には、Pilotと示されている）からなる既知シンボルが含まれている。
【００５２】
また、各変調スロットには、１３６シンボルで構成される６６の伝送データが含まれている。例えば、変調スロット＃１における伝送データは、Data#1乃至Data#66として示されており、変調スロット＃２における伝送データは、Data#67乃至Data#132として示されている。
【００５３】
さらに、各変調スロットにおいては、伝送・多重に関する制御情報であって４シンボルで構成されるＴＭＣＣが、各伝送データの間に挿入されている。図中では、Tとして示されているものがＴＭＣＣである。
【００５４】
このように構成される高度ＢＳの１フレームは、合計１,１１５,５２０シンボルで構成されることになる。
【００５５】
また、高度ＢＳでは1フレーム内で複数の変調方式を混在させることが可能となる。例えば、１フレーム内に最大８の伝送モードを定義することが可能であり、個々の伝送モードにおいて異なる変調方式が採用されるようにすることができる。高度ＢＳでは、ＢＰＳＫ、ＱＰＳＫ、８ＰＳＫ、１６ＡＰＳＫ、および３２ＡＰＳＫの５種類の変調方式を用いることが可能とされている。
【００５６】
図４は、高度ＢＳの1フレーム内での伝送モードの例を示す図である。簡単のため、伝送モード数は２としている。同図に示されるように、例えば、変調スロット＃1乃至変調スロット＃４０に対しては、変調方式が３２ＡＰＳＫである伝送モード１が割り当てられ、変調スロット＃４１乃至変調スロット＃１２０に対しては、変調方式が１６ＡＰＳＫである伝送モード２が割り当てられる。
【００５７】
各変調スロットの伝送モードは、当該フレームより２フレーム前のＴＭＣＣを解析することにより特定することができるようになされている。従って、受信機は、２フレーム前に受信したフレームの各変調スロットに挿入されたＴＭＣＣを全て取得して記憶しておくことにより、受信したフレームの各変調スロットの変調方式を特定するようになされている。なお、各変調スロットの伝送モードに関わらず、ＴＭＣＣは、常にπ／２シフトＢＰＳＫ変調されるようになされている。
【００５８】
本発明においては、例えば、図４に示されるように、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする。
【００５９】
図５は、本発明の一実施形態に係る周波数・位相同期回路の構成例を示すブロック図である。
【００６０】
図５に示す周波数・位相同期回路が、例えば、図１に示す構成と同じ構成を有する受信機の復調回路３に設けられる。
【００６１】
図５に示す周波数・位相同期回路の構成は、主に、同じ構成を有するＰＬＬが一つ追加されることによって主副２系統のＰＬＬ回路が設けられる点、２系統のＰＬＬ回路内のループフィルタのループゲインが可変になっている点、および、ループゲインを制御する構成が追加して設けられている点が、従来の回路構成と異なる。
【００６２】
２系統のＰＬＬ回路である主ＰＬＬ回路３１−１と副ＰＬＬ回路３１−２は、それぞれ、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。それぞれに設けられるループフィルタのループゲインとして同じ値が設定され、同じ信号が入力された場合、主ＰＬＬ回路３１−１から出力される信号と副ＰＬＬ回路３１−２から出力される信号は一致する。
【００６３】
後述するように、主ＰＬＬ回路３１−１は、同期検波を実際に行うための回路であり、副ＰＬＬ回路３１−２は、主ＰＬＬ回路３１−１のループフィルタの特性を規定するループゲインを決定するためのいわばトライアルを行うための回路である。
【００６４】
ｉ番目（ｉシンボル目）の信号である受信信号ｒｉは、主ＰＬＬ回路３１−１の乗算器４１−１、副ＰＬＬ回路３１−２の乗算器４１−２、および、乗算器３２に入力される。受信信号ｒｉには、上述したように２πΔft＋θとして表される位相誤差が含まれる。
【００６５】
主ＰＬＬ回路３１−１の乗算器４１−１は、数値制御発振器４４−１から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号ｄmain,ｉを位相誤差検出器４２−１に出力する。乗算器４１−１から出力される信号は、乗算器３２から出力される、位相制御の信号である同期検波信号ｄmain,ｉと同じ信号になる。
【００６６】
位相誤差検出器４２−１は、乗算器４１−１が出力する信号に残留する位相誤差を検出し、主位相誤差検出値ｅmain,iを出力する。位相誤差検出器４２−１においては、図２の位相誤差検出器２２と同様にして位相誤差の検出が行われる。後述する副ＰＬＬ回路３１−２の位相誤差検出器４２−２においても同様である。
【００６７】
位相誤差検出器４２−１から出力された主位相誤差検出値ｅmain,iは、ループフィルタ４３−１の乗算器５１−１に供給される。
【００６８】
ループフィルタ４３−１は比例積分型のループフィルタであり、位相誤差検出器４２−１が出力する主位相誤差検出値ｅmain,iにフィルタリングを施し、数値制御発振器４４−１に出力する。
【００６９】
詳細には、ループフィルタ４３−１の乗算器５１−１は、主位相誤差検出値ｅmain,iを、ループゲイン制御部３４により設定されたループゲインG1mainに従ってG1main倍し、乗算器５２−１と加算器５４−１に出力する。
【００７０】
乗算器５２−１は、乗算器５１−１から供給された、G1main倍された主位相誤差検出値ｅmain,iをさらにG2倍し、積分器５３−１に出力する。
【００７１】
積分器５３−１は、乗算器５２−１の出力を積分し、加算器５４−１に出力する。
【００７２】
加算器５４−１は、乗算器５１−１の出力と積分器５３−１の出力を加算し、フィルタリング結果θmain,ｉとして数値制御発振器４４−１に出力する。
【００７３】
数値制御発振器４４−１は、ループフィルタ４３−１のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器４１−１と乗算器３２に出力する。
【００７４】
乗算器３２は、主ＰＬＬ回路３１−１の数値制御発振器４４−１から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号を同期検波信号ｄmain,ｉとして出力する。
【００７５】
なお、信号ｄmain,ｉと、主位相誤差検出値ｅmain,iと、フィルタリング結果θmain,ｉとを含む信号が、主ＰＬＬ回路３１−１から、ＰＬＬ制御誤差比較部３３の主ＰＬＬ制御誤差検出部６１に、主ＰＬＬ中間信号として供給されるようになされている。
【００７６】
副ＰＬＬ回路３１−２においても、主ＰＬＬ回路３１−１に入力される信号と同じ受信信号ｒｉを対象として同様の処理が行われる。
【００７７】
すなわち、副ＰＬＬ回路３１−２の乗算器４１−２は、数値制御発振器４４−２から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号ｄsub,ｉを位相誤差検出器４２−２に出力する。
【００７８】
位相誤差検出器４２−２は、乗算器４１−２が出力する信号に残留する位相誤差を検出し、副位相誤差検出値ｅsub,iを出力する。位相誤差検出器４２−２から出力された副位相誤差検出値ｅsub,iは、ループフィルタ４３−２の乗算器５１−２に供給される。
【００７９】
ループフィルタ４３−２の乗算器５１−２は、副位相誤差検出値ｅsub,iを、ループゲイン制御部３４により設定されたループゲインG1subに従ってG1sub倍し、乗算器５２−２と加算器５４−２に出力する。
【００８０】
例えば、乗算器５１−２には、ループゲインG1subとして、主ＰＬＬ回路３１−１の乗算器５１−１に設定されたループゲインG1mainとは異なる値が設定される。
【００８１】
乗算器５２−２は、乗算器５１−２から供給された、G1sub倍された副位相誤差検出値ｅsub,iをさらにG2倍し、積分器５３−２に出力する。主ＰＬＬ回路３１−１の乗算器５２−１と、副ＰＬＬ回路３１−２の乗算器５２−２においては、同じループゲインを用いて重み付けが行われることになる。ループゲインG2は、予め設定された固定の値である。
【００８２】
積分器５３−２は、乗算器５２−２の出力を積分し、加算器５４−２に出力する。
【００８３】
加算器５４−２は、乗算器５１−２の出力と積分器５３−２の出力を加算し、フィルタリング結果θsub,ｉとして数値制御発振器４４−２に出力する。
【００８４】
数値制御発振器４４−２は、ループフィルタ４３−２のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器４１−２に出力する。
【００８５】
なお、信号ｄmain,ｉと、副位相誤差検出値ｅsub,iと、フィルタリング結果θsub,ｉとを含む信号が、副ＰＬＬ回路３１−２から、ＰＬＬ制御誤差比較部３３の副ＰＬＬ制御誤差検出部６２に、副ＰＬＬ中間信号として供給されるようになされている。
【００８６】
ＰＬＬ制御誤差比較部３３の主ＰＬＬ制御誤差検出器６１は、受信信号ｒｉが入力される毎に主ＰＬＬ回路３１−１から供給される主ＰＬＬ中間信号を受信する。例えば、主ＰＬＬ制御誤差検出器６１は、所定の数のシンボルの受信信号ｒｉを対象として得られた主位相誤差検出値ｅmain,iに基づいて、主位相誤差検出値ｅmain,iの分散値を算出し、制御誤差値vmainとして比較器６３に出力する。
【００８７】
乗算器４１−１による乗算結果、すなわち主ＰＬＬ回路３１−１における位相制御後の信号に残留する位相誤差の検出値である主位相誤差検出値ｅmain,iに基づいて算出される値であるから、制御誤差値vmainは、主ＰＬＬ回路３１−１による位相制御の誤差を表す。
【００８８】
副ＰＬＬ制御誤差検出器６２は、受信信号ｒｉが入力される毎に副ＰＬＬ回路３１−２から供給される副ＰＬＬ中間信号を受信する。例えば、副ＰＬＬ制御誤差検出器６２は、所定の数のシンボルの受信信号ｒｉを対象として得られた副位相誤差検出値ｅsub,iに基づいて、副位相誤差検出値ｅsub,iの分散値を算出し、制御誤差値vsubとして比較器６３に出力する。
【００８９】
乗算器４１−２による乗算結果、すなわち副ＰＬＬ回路３１−２における位相制御後の信号に残留する位相誤差の検出値である副位相誤差検出値ｅsub,iに基づいて算出される値であるから、制御誤差値vsubは、副ＰＬＬ回路３１−２による位相制御の誤差を表す。
【００９０】
比較器６３は、主ＰＬＬ制御誤差検出器６１から供給された制御誤差値vmainと、副ＰＬＬ制御誤差検出器６２から供給された制御誤差値vsubの大小の比較結果を、比較結果出力通知がタイマ６４から供給されることに応じてループゲイン制御部３４に出力する。
【００９１】
上述したように、主ＰＬＬ回路３１−１のループフィルタ４３−１と副ＰＬＬ回路３１−２のループフィルタ４３−２においては、それぞれ異なるループゲインであるループゲインG1main，G1subが用いられる。従って、主ＰＬＬ制御誤差検出器６１により算出される制御誤差値vmainと、副ＰＬＬ制御誤差検出器６２により算出される制御誤差値vsubには、ループゲインG1main，G1subの差に応じた差が現れる。
【００９２】
ここでは、制御誤差値vmainと、制御誤差値vsubは、主位相誤差検出値ｅmain,iと、副位相誤差検出値ｅsub,iに基づいて算出される例について説明したが、例えば、信号ｄmain,ｉ、またはフィルタリング結果θmain,ｉと、信号ｄsub,ｉ、またはフィルタリング結果θsub,ｉが用いられて算出されるようにしてもよい。
【００９３】
タイマ６４は、初期化フラグがループゲイン制御部３４から供給されることに応じて時間の計測を開始し、所定の時間が経過したタイミングで、比較完了通知をループゲイン制御部３４に出力する。タイマ６４には制御誤差値の算出にかかる時間が予め設定されており、その時間の計測がタイマ６４により行われる。また、タイマ６４は、比較完了通知をループゲイン制御部３４に出力するのと同時に、比較結果出力通知を比較器６３に出力する。
【００９４】
ループゲイン制御部３４は、内部にゲイン制御シーケンサ７２を持ち、主ＰＬＬ回路３１−１と副ＰＬＬ回路３１−２の動作状況を監視しながら、最適なループゲインを探索し、それぞれのループフィルタに設定するようになされている。
【００９５】
例えば、ループゲイン制御部３４は、主ＰＬＬ制御誤差検出器６１により算出された制御誤差値vmainの方が、副ＰＬＬ制御誤差検出器６２により算出された制御誤差値vsubより大きい場合、それまで設定していたループゲインG1mainに替えて、ループゲインG1subと同じ値を主ＰＬＬ回路３１−１のループフィルタ４３−１に設定する。
【００９６】
制御誤差値vmainの方が制御誤差値vsubより大きいということは、副ＰＬＬ回路３１−２のループフィルタ４３−２に設定したループゲインG1subを設定した方が、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主ＰＬＬ回路３１−１のループフィルタ４３−１のループゲインG1mainが、ループゲインG1subによって置き換えられる。
【００９７】
また、ループゲイン制御部３４のゲイン制御シーケンサ７２は、副ＰＬＬ制御誤差検出器６２により算出された制御誤差値vsubの方が、主ＰＬＬ制御誤差検出器６１により算出された制御誤差値vmainより大きい場合、主ＰＬＬ回路３１−１のループフィルタ４３−１のループゲインG1mainをそのままにする。
【００９８】
上述した制御誤差値vsubの方が制御誤差値vmainより大きいということは、ループゲインG1mainをそのまま用いても、ループゲインG1subを用いる場合より、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主ＰＬＬ回路３１−１のループフィルタ４３−１のループゲインG1mainを、ループゲインG1subによって置き換えることは行われない。
【００９９】
このようにループゲインG1mainを置き換えるか否かの処理がなされた後、ループフィルタ４３−２のループゲインG1subの方が変更される。そして、再び制御誤差値vsubと制御誤差値vmainとの大きさの比較が行われ、ループゲインG1mainを置き換えるか否かが判定されることになる。このようにして、最適なループゲインが探索されるのである。
【０１００】
ループゲインG1subを変更する際、ゲイン制御シーケンサ７２は、ループゲインG1subを、例えば、量子化された設定G1の最小ステップをαとしてG1sub = G1sub+αに設定する。このとき、設定後のG1subが、設定範囲内の最大値G1maxを超える場合は、ループゲイン制御部３４は、探索完了信号を出力するようになされている。
【０１０１】
また、ループゲイン制御部３４は、内部の伝送モード別ゲイン選択部７１によりループゲインG1mainを伝送モード毎に保持、選択して出力するようになされている。そのため、伝送モード別ゲイン選択部は伝送モード毎の最適ループゲインを保持するためのレジスタを、伝送モードの最大数Ｎ（Ｎは、例えば、８）と同じ数だけ有する。これらのレジスタの出力値をそれぞれ、G1main0、G1main1、・・・G1mainN-1とする。
【０１０２】
受信信号ｒｉの伝送モード、各伝送モードにおいて採用される変調方式、その伝送モードに割り当てられた変調スロットは、誤り訂正復号器９１から供給されるＴＭＣＣにより特定される。
【０１０３】
伝送モード番号生成器９２は、入力されるフレームスタートフラグを基点に受信シンボルをカウントし、受信シンボルのカウント値に基づいて、現在受信されたシンボルがどの変調スロットに属するかを特定する。そして、伝送モード番号生成器９２は、ＴＭＣＣから取得された各伝送モードに割り当てられた変調スロットを表す情報に基づいて、現在受信されたシンボルの伝送モードを識別する番号（伝送モード番号と称する）ＴＭを特定して、これをループゲイン制御部３４に出力する。
【０１０４】
例えば、ｎ個の伝送モードが多重された伝送方式を受信している場合、伝送モード番号ＴＭは０、１、・・・ｎ−１となる。
【０１０５】
ゲイン制御シーケンサ７２は、最適なループゲインを探索すべき伝送モード番号TMtargetを保持し、ＴＭ＝TMtargetとなるシンボル受信時のみＰＬＬ制御誤差比較部３３と伝送モード別ゲイン選択部７１を動作させる。ゲイン制御シーケンサ７２は、ＴＭ＝TMtargetとなるシンボルの受信期間においてHighとなる更新ＥＮ（イネーブル）をＰＬＬ制御誤差比較部３３と伝送モード別ゲイン選択部７１に出力するようになされている。
【０１０６】
更新ＥＮがHighとなっている場合、ＰＬＬ制御誤差比較部３３は、上述した処理を行うようになされている。また、更新ＥＮがHighとなっている場合、ループゲインG1mainを、ループゲインG1subによって置き換えるとき、伝送モード別ゲイン選択部７１内の更新フラグ生成部により、当該伝送モード番号ＴＭに対応するループゲインレジスタへの書き込みフラグが出力されるようになされている。
【０１０７】
図５に示す周波数・位相同期回路が起動された場合、まず、TMtarget=０として最適なループゲインを探索すべき伝送モード番号は初期値に設定される。次いで、主ＰＬＬ回路３１−１と副ＰＬＬ回路３１−２のループゲインの初期値が設定されるようになされている。
【０１０８】
主ＰＬＬ回路３１−１と副ＰＬＬ回路３１−２のループゲインの初期化が済んだ後、ループゲイン制御部３４からＰＬＬ制御誤差比較部３３に初期化フラグが出力されるようになされている。
【０１０９】
ループゲイン制御部３４から初期化フラグを受け取ったＰＬＬ制御誤差比較部３３は、それまでの制御誤差値比較結果及びタイマ６４をリセットした後に、上述したように制御誤差値vmain,i,vsub,iを算出し、比較器６３において、この制御誤差値の大小比較を開始する。
【０１１０】
ＰＬＬ制御誤差比較部３３のタイマ６４はリセット後にタイムカウントを開始し、制御誤差値算出に必要な時間に達したところで、ループゲイン制御部３４に対し比較完了通知を出力すると同時に、比較器６３に対して比較結果出力命令を出力するようになされている。これにより、比較器６３からループゲイン制御部３４に対して制御誤差比較結果が出力されることになる。
【０１１１】
ループゲイン制御部３４は、制御誤差比較結果に基づいてループフィルタ４３−１およびループフィルタ４３−２に供給するループゲインを制御する。この際、上述したように、ループゲインG1mainを、ループゲインG1subによって置き換えられる場合、ゲイン制御シーケンサ７２からループゲインG1subが伝送モード別ゲイン選択部７１に供給されるようになされている。
【０１１２】
伝送モード別ゲイン選択部７１は、複数の内部のレジスタのうち、伝送モード番号ＴＭに対応するループゲインレジスタG1main[TM]に保持させる値をゲイン制御シーケンサ７２から入力される値によって更新する。
【０１１３】
また、伝送モード別ゲイン選択部７１は、伝送モード番号生成器９２から供給される伝送モード番号ＴＭに対応するループゲインをG1main0、G1main1、・・・G1mainN-1から選択して出力し、ループフィルタ４３−１のループゲインとして供給するようになされている。
【０１１４】
ＰＬＬ制御誤差比較部３３からの比較完了通知を受け取るまでの間に、ゲイン制御シーケンサ７２から探索完了信号が出力された場合、全伝送モードの最適ゲインの探索が一巡したかどうか確認するためTMtargetの値がｎ−１と等しいか否かが判定される。TMtargetの値がｎ−１と等しくない場合、次の伝送モードの最適ゲインを探索するよう、TMtargetの値が１だけインクリメントされるとともに、主ＰＬＬ回路３１−１と副ＰＬＬ回路３１−２のループゲインは再び初期化される。
【０１１５】
このように、TMtargetの値０乃至ｎ−１のそれぞれについて最適なループゲインが探索されていくことになる。このようにすることで、変調方式の異なる各伝送モードのそれぞれについて最適なループゲインを設定することが可能となる。
【０１１６】
また、ＰＬＬ制御誤差比較部３３からの比較完了通知を受け取るまでの間に、ゲイン制御シーケンサ７２から探索完了信号が出力された場合、TMtargetの値がｎ−１と等しいとき、TMtargetの値が再度０に設定されるようにしてもよい。すなわち、TMtargetの値０乃至ｎ−１のそれぞれについて一度最適なループゲインが探索された後、再びTMtargetの値０乃至ｎ−１のそれぞれについて最適なループゲインが探索されるようにしてもよい。
【０１１７】
こうすることで、例えば、伝送チャネルの伝送特性に時間変動が存在する場合においても常に最適なループゲインを探索して利用し続けることが可能となる。
【０１１８】
次に、図６のフローチャートを参照して、図５の周波数・位相同期回路によるループゲイン制御処理について説明する。
【０１１９】
ステップＳ１１において、ゲイン制御シーケンサ７２は、変数TMtargetを初期値である０に設定する。
【０１２０】
ステップＳ１２において、ゲイン制御シーケンサ７２は、伝送モード別ゲイン選択部７１内のループゲインレジスタであって、変数TMtargetに対応するループゲインレジスタの初期値を設定する。ここでは、当該ループゲインレジスタの設定値がG1main_newとして表わされており、初期値はG1initとされている。なお、設定値G1main_newは、ループフィルタ４３−１のループゲインG1mainとして用いられることになる。
【０１２１】
また、ステップＳ１２において、ゲイン制御シーケンサ７２は、ループフィルタ４３−２のループゲインG1subの初期値を設定する。ループゲインG1subの初期値は、ループゲインの最小値とされ、ここではG1minとされている。なお、設定値G1subは、ループフィルタ４３−２のループゲインG1subとして用いられることになる。
【０１２２】
ループゲインの初期設定を行った後、ステップＳ１３において、ループゲイン制御部３４は、ＰＬＬ制御誤差比較部３３に対して初期化フラグを出力する。
【０１２３】
これにより、初期化フラグを受信したＰＬＬ制御誤差比較部３３においては、それまでの制御誤差値の比較結果と内部タイマの計測値がリセットされることになる。
【０１２４】
また、ＰＬＬ制御誤差比較部３３の主ＰＬＬ制御誤差検出器６１においては、主ＰＬＬ回路３１−１により出力された主ＰＬＬ中間信号に基づいて制御誤差値vmainが算出される。副ＰＬＬ制御誤差検出器６２においては、副ＰＬＬ回路３１−２により出力された副ＰＬＬ中間信号に基づいて制御誤差値vsubが算出される。
【０１２５】
タイマ６４においては、リセット後にタイムカウントが開始され、制御誤差値vmain、vsubの算出に必要な時間が経過したとき、ループゲイン制御部３４に対して比較完了通知が出力され、それと同時に、比較器６３に対して比較結果出力命令が出力される。比較結果出力命令が供給されることに応じて、比較器６３からループゲイン制御部３４に対して、制御誤差値vmainと、制御誤差値vsubとの大小の比較結果が出力される。
【０１２６】
ステップＳ１４において、ゲイン制御シーケンサ７２は、タイマ６４から出力される比較完了通知を検出したか否かを判定し、まだ、比較完了通知を検出していないと判定された場合、処理は、ステップＳ２０に進む。
【０１２７】
ステップＳ２０では、探索完了信号が出力されたか否かが判定され、まだ、出力されていないと判定された場合、処理は、ステップＳ２１に進み、例えば、タイマ６４からの比較完了通知を検出するポーリングを一定の時間間隔で行い、待機する。その後、処理は、ステップＳ１４に戻る。
【０１２８】
ステップＳ１４において、比較完了通知を検出したと判定された場合、処理は、ステップＳ１５に進む。
【０１２９】
ステップＳ１５において、ゲイン制御シーケンサ７２は、比較器６３から供給された比較結果に基づいて、vmain＞vsubであるか否かを判定する。
【０１３０】
vmain＞vsubであるとステップＳ１５において判定した場合、ステップＳ１６において、ゲイン制御シーケンサ７２は、ループゲインG1main_newを、ループフィルタ４３−２のループゲインとしていま設定しているG1subに置き換える。このとき、ゲイン制御シーケンサ７２から伝送モード別ゲイン選択部７１内の更新フラグ生成部に所定の信号が出力され、更新フラグ生成部により、現在の伝送モード番号ＴＭに対応するループゲインレジスタへの書き込みフラグが出力される。
【０１３１】
一方、vmain＞vsubではなく、vmain≦vsubであるとステップＳ１５において判定された場合、ステップＳ１６の処理はスキップされる。
【０１３２】
ステップＳ１７において、ゲイン制御シーケンサ７２は、ループゲインG1subとしてG1sub+αを設定して更新する。ここでαは、ループゲインG1（G1main、またはG1sub）を量子化した最小ステップに相当するゲイン量である。
【０１３３】
ステップＳ１８において、ゲイン制御シーケンサ７２は、ステップＳ１７の処理により更新された後のループゲインG1subが、設定範囲内の最大値G1maxを超えるか否かを判定する。
【０１３４】
ステップＳ１８において、ループゲインG1subが、最大値G1maxを超えたと判定された場合、処理は、ステップＳ１９に進み、ゲイン制御シーケンサ７２は、探索完了信号を出力する。
【０１３５】
ステップＳ１８において、ループゲインG1subが、最大値G1maxを超えていないと判定された場合、ステップＳ１９の処理はスキップされる。
【０１３６】
ステップＳ１８において、ループゲインG1subが、最大値G1maxを超えていないと判定された場合、または、ステップＳ１９の処理の後、処理は、ステップＳ１３に戻る。
【０１３７】
ステップＳ１９で探索完了信号が出力された場合、その後のステップＳ２０の処理では、探索完了信号が出力されたと判定されるので、処理は、ステップＳ２２に進む。
【０１３８】
ステップＳ２２において、ゲイン制御シーケンサ７２は、変数TMtargetの値がｎ−１と等しいか否かを判定し、変数TMtargetの値がｎ−１と等しくないと判定された場合、処理は、ステップＳ２３に進む。ステップＳ２３において、ゲイン制御シーケンサ７２は、変数TMtargetの値を１だけインクリメントする。その後、処理は、ステップＳ１２に戻る。すなわち、次の伝送モード番号において最適となるループゲインの探索が行われることになる。
【０１３９】
一方、ステップＳ２２において、変数TMtargetの値がｎ−１と等しいと判定された場合、処理は、ステップＳ１１に戻る。すなわち、全ての伝送モード番号について最適なループゲインが探索された後、あらためてTMtargetの値０乃至ｎ−１のそれぞれについて最適なループゲインが探索される。なお、２回目以降の探索においては、ステップＳ１２の処理において、G1main_newを初期化する必要はない。
【０１４０】
なお、ステップＳ２２において、変数TMtargetの値がｎ−１と等しいと判定された場合、処理が終了されるようにしてもよい。
【０１４１】
このようにして、ループゲイン制御処理が実行される。このように、本発明によれば、受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができる。
【０１４２】
以上においては、周波数・位相同期回路において、検出された位相誤差に対する直接の乗算に用いられるループゲインG1として最適なループゲインを探索する例について説明したが、ループゲインG1を用いた乗算後の位相誤差に対する乗算に用いられるループゲインG2が探索されるようにしてもよい。
【０１４３】
また、ループゲインG1とループゲインG2の両方が探索されるようにしてもよい。
【０１４４】
図７は、本発明の周波数・位相同期回路を適用した受信システムの第１実施の形態の構成例を示すブロック図である。
【０１４５】
図７の受信システムは、取得部１０１、伝送路復号処理部１０２、および情報源復号処理部１０３から構成される。
【０１４６】
取得部１０１は、地上デジタル放送、衛星デジタル放送、CATV網、インターネットその他のネットワーク等の図示せぬ伝送路を介して信号を取得し、伝送路復号処理部１０２に供給する。
【０１４７】
伝送路復号処理部１０２は、取得部１０１が伝送路を介して取得した信号に対して、同期検波と誤り訂正を含む伝送路復号処理を施し、その結果得られる信号を情報源復号処理部１０３に供給する。すなわち、伝送路復号処理部１０２には、図５に示される周波数・位相同期回路の構成が含まれており、その周波数・位相同期回路において、上述した同期検波が行われる。
【０１４８】
情報源復号処理部１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張し、送信対象のデータを取得する処理を含む情報源復号処理を施す。
【０１４９】
すなわち、取得部１０１が伝送路を介して取得した信号には、画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがある。その場合、情報源復号処理部１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理等の情報源復号処理を施す。
【０１５０】
なお、取得部１０１が伝送路を介して取得した信号に圧縮符号化が施されていない場合、情報源復号処理部１０３では、圧縮された情報を元の情報に伸張する処理は行われない。ここで、伸張処理としては、例えば、MPEGデコード等がある。また、情報源復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
【０１５１】
図７の受信システムは、例えば、デジタルテレビジョン放送を受信するテレビチューナ等に適用することができる。なお、取得部１０１、伝送路復号処理部１０２、および情報源復号処理部１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウェアモジュール）として構成することが可能である。
【０１５２】
また、取得部１０１、伝送路復号処理部１０２、および、情報源復号処理部１０３については、それらの３つのセットを１つの独立した装置として構成することが可能である。取得部１０１と伝送路復号処理部１０２とのセットを１つの独立した装置として構成することも可能であるし、伝送路復号処理部１０２と情報源復号処理部１０３とのセットを１つの独立した装置として構成することも可能である。
【０１５３】
図８は、本発明の周波数・位相同期回路を適用した受信システムの第２実施の形態の構成例を示すブロック図である。
【０１５４】
図８に示す構成のうち、図７に示す構成と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。
【０１５５】
図８の受信システムの構成は、取得部１０１、伝送路復号処理部１０２、および情報源復号処理部１０３を有する点で図７の構成と共通し、出力部１１１が新たに設けられている点で図７の構成と相違する。
【０１５６】
出力部１１１は、例えば、画像を表示する表示装置や音声を出力するスピーカであり、情報源復号処理部１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１は、画像を表示し、あるいは、音声を出力する。
【０１５７】
図８の受信システムは、例えば、デジタル放送としてのテレビジョン放送を受信するTVや、ラジオ放送を受信するラジオ受信機等に適用することができる。
【０１５８】
なお、取得部１０１において取得された信号に圧縮符号化が施されていない場合、伝送路復号処理部１０２が出力する信号が、直接、出力部１１１に供給される。
【０１５９】
図９は、本発明の周波数・位相同期回路を適用した受信システムの第３実施の形態の構成例を示すブロック図である。
【０１６０】
図９に示す構成のうち、図７に示す構成と対応する構成については同一の符号を付してあり、その説明は適宜省略する。
【０１６１】
図９の受信システムの構成は、取得部１０１、および伝送路復号処理部１０２を有する点で図７の構成と共通し、情報源復号処理部１０３が設けられておらず、記録部１２１が新たに設けられている点で図７の構成と相違する。
【０１６２】
記録部１２１は、伝送路復号処理部１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録
（記憶）媒体に記録する（記憶させる）。
【０１６３】
以上のような図９の受信システムは、テレビジョン放送を録画するレコーダ機器等に適用することができる。
【０１６４】
なお、情報源復号処理部１０３を設け、情報源復号処理部１０３で情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を記録部１２１で記録するようにしてもよい。
【０１６５】
なお、上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータにネットワークや記録媒体からインストールされる。また、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば図１０に示されるような汎用のパーソナルコンピュータ７００などに、ネットワークや記録媒体からインストールされる。
【０１６６】
図１０において、ＣＰＵ（Central Processing Unit）７０１は、ＲＯＭ（Read Only Memory）７０２に記憶されているプログラム、または記憶部７０８からＲＡＭ（Random Access Memory）７０３にロードされたプログラムに従って各種の処理を実行する。ＲＡＭ７０３にはまた、ＣＰＵ７０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【０１６７】
ＣＰＵ７０１、ＲＯＭ７０２、およびＲＡＭ７０３は、バス７０４を介して相互に接続されている。このバス７０４にはまた、入出力インタフェース７０５も接続されている。
【０１６８】
入出力インタフェース７０５には、キーボード、マウスなどよりなる入力部７０６、ＬＣＤ(Liquid Crystal display)などよりなるディスプレイ、並びにスピーカなどよりなる出力部７０７が接続されている。また、入出力インタフェース７０５には、ハードディスクなどより構成される記憶部７０８、モデム、LANカードなどのネットワークインタフェースカードなどより構成される通信部７０９が接続されている。通信部７０９は、インターネットを含むネットワークを介しての通信処理を行う。
【０１６９】
入出力インタフェース７０５にはまた、必要に応じてドライブ７１０が接続され、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア７１１が適宜装着されている。そして、それらのリムーバブルメディアから読み出されたコンピュータプログラムが、必要に応じて記憶部７０８にインストールされる。
【０１７０】
上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、インターネットなどのネットワークや、リムーバブルメディア７１１などからなる記録媒体からインストールされる。
【０１７１】
なお、この記録媒体は、図１０に示される、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されている磁気ディスク（フロッピディスク（登録商標）を含む）、光ディスク（CD-ROM(Compact Disk-Read Only Memory),DVD(Digital Versatile Disk)を含む）、光磁気ディスク（MD（Mini-Disk）（登録商標）を含む）、もしくは半導体メモリなどよりなるリムーバブルメディア７１１により構成されるものだけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されているＲＯＭ７０２や、記憶部７０８に含まれるハードディスクなどで構成されるものも含む。
【０１７２】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１７３】
また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１７４】
３１−１  主ＰＬＬ回路，  ３１−２  副ＰＬＬ回路，  ３２  乗算器，  ３３  ＰＬＬ制御誤差比較部，  ３４  ループゲイン制御部，  ４１−１，４１−２  乗算器，  ４２−１，４２−２  位相誤差検出器，  ４３−１，４３−２  ループフィルタ，  ４４−１，４４−２  数値制御発振器，  ５１−１，５１−２  乗算器，  ５２−１，５２−２  乗算器，  ５３−１，５３−２  積分器，  ５４−１，５４−２  加算器，  ６１  主ＰＬＬ制御誤差検出器，  ６２  副ＰＬＬ制御誤差検出器，  ６３  比較器，  ６４  タイマ，  ７１  伝送モード別ゲイン選択部，  ７２  ゲイン制御シーケンサ，  ９１  誤り訂正復号部，  ９２  伝送モード番号生成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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