(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に突起状領域と、
前記突起状領域内の下部から前記半導体基板内までの領域に下部不純物拡散領域と、前記突起状領域内の上部に上部不純物拡散領域と、前記突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
前記半導体基板内の下部不純物拡散領域上及び前記突起状領域の側面に、ゲート電極と、
前記半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
前記下部不純物拡散領域とゲート電極間の絶縁膜１は、前記チャネル領域とゲート電極間の前記絶縁膜で構成されるゲート絶縁膜よりも膜厚が厚い、縦型ＭＯＳトランジスタの製造方法であって、
（１）シリコン半導体の基板上に、マスクパターンを設ける工程と、
（２）前記マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程と、
（３）熱酸化を行うことにより、前記凸状領域の露出した表面及び前記半導体基板の表面に酸化膜を形成する工程と、
（４）前記凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程と、
（５）熱酸化を行うことにより、前記半導体基板上及び凸状領域の下部側面の前記酸化膜の膜厚を厚くして前記絶縁膜１とする工程と、
（６）不純物を注入することにより、前記下部不純物拡散領域を形成する工程と、
（７）前記絶縁膜１以外の前記酸化膜及びシリコン窒化膜を除去して前記凸状領域のシリコン側面を露出させる工程と、
（８）前記凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程と、
（９）前記ゲート電極を形成する工程と、
（１０）前記マスクパターンを除去する工程と、
（１１）前記凸状領域に不純物を注入して凸状領域の上部を前記上部不純物拡散領域とすることにより、前記突起状領域を形成する工程と、
を有することを特徴とする縦型ＭＯＳトランジスタの製造方法。
【請求項２】
前記工程（１）において、膜厚が５〜１０ｎｍのＳｉＯ2膜と、膜厚が１００〜２００ｎｍのＳｉＮ膜とで構成される前記マスクパターンを設け、
前記工程（３）において、膜厚が５〜１０ｎｍの前記酸化膜を形成し、
前記工程（５）において、前記熱酸化を乾燥酸素雰囲気下で８００〜１０００℃の温度で行い、前記絶縁膜１として膜厚が３０〜５０ｎｍのＳｉＯ2膜を形成することを特徴とする請求項１に記載の縦型ＭＯＳトランジスタの製造方法。
【請求項３】
半導体基板と、前記半導体基板上に突起状領域と、
前記突起状領域内の下部から前記半導体基板内までの領域に下部不純物拡散領域と、前記突起状領域内の上部に上部不純物拡散領域と、前記突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
前記半導体基板内の下部不純物拡散領域上及び突起状領域の側面に、ゲート電極と、
前記半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
前記上部不純物拡散領域とゲート電極間の絶縁膜Ｂ、及び半導体基板内の下部不純物拡散領域とゲート電極間の絶縁膜Ａは、前記チャネル領域とゲート電極間の前記絶縁膜で構成されるゲート絶縁膜よりも膜厚が厚い、縦型ＭＯＳトランジスタの製造方法であって、
（Ａ）シリコン半導体の基板上に、マスクパターンを設ける工程と、
（Ｂ）前記マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程と、
（Ｃ）熱酸化を行うことにより、前記凸状領域の露出した表面及び前記半導体基板の表面に酸化膜を形成する工程と、
（Ｄ）前記凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程と、
（Ｅ）熱酸化を行うことにより、前記半導体基板上の前記酸化膜の膜厚を厚くして前記絶縁膜Ａとする工程と、
（Ｆ）不純物を注入することにより、前記下部不純物拡散領域を形成する工程と、
（Ｇ）前記絶縁膜Ａ以外の前記酸化膜及びシリコン窒化膜を除去して前記凸状領域のシリコン側面を露出させる工程と、
（Ｈ）前記凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程と、
（Ｉ）前記ゲート電極を形成する工程と、
（Ｊ）前記凸状領域の上部側面の絶縁膜を除去して前記凸状領域の上部以外の部分側面に前記絶縁膜を残留させる工程と、
（Ｋ）熱酸化を行うことにより、凸状領域の上部側面に、前記工程（Ｊ）で残留させた前記絶縁膜よりも膜厚が厚くなるように、前記絶縁膜Ｂを形成する工程と、
（Ｌ）前記マスクパターンを除去する工程と、
（Ｍ）前記凸状領域に不純物を注入して前記凸状領域の上部を前記上部不純物拡散領域とすることにより、前記突起状領域を形成する工程と、
を有することを特徴とする縦型ＭＯＳトランジスタの製造方法。
【請求項４】
前記工程（Ｃ）において、膜厚が５〜１０ｎｍの前記酸化膜を形成し、
前記工程（Ｋ）において、
乾燥酸素雰囲気下又は水蒸気雰囲気下で、８００〜１０００℃で、前記熱酸化を行い、前記絶縁膜Ｂとして膜厚が１０〜３０ｎｍのＳｉＯ2膜を形成することを特徴とする請求項３に記載の縦型ＭＯＳトランジスタの製造方法。
【請求項５】
半導体基板と、前記半導体基板上に突起状領域と、
前記突起状領域内の下部から前記半導体基板内までの領域に下部不純物拡散領域と、前記突起状領域内の上部に上部不純物拡散領域と、前記突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
前記半導体基板内の下部不純物拡散領域上及び突起状領域の側面に、ゲート電極と、
前記半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
前記上部不純物拡散領域とゲート電極間の絶縁領域Ｃの実効的膜厚及び半導体基板内の下部不純物拡散領域とゲート電極間の絶縁膜Ａの膜厚は、前記チャネル領域とゲート電極間の前記絶縁膜で構成されるゲート絶縁膜の膜厚よりも厚く、
前記絶縁領域Ｃは絶縁膜及びエアギャップ領域で構成される、縦型ＭＯＳトランジスタの製造方法であって、
（ａ）シリコン半導体の基板上に、マスクパターンを設ける工程と、
（ｂ）前記マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程と、
（ｃ）熱酸化を行うことにより、前記凸状領域の露出した表面及び前記半導体基板の表面に酸化膜を形成する工程と、
（ｄ）前記凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程と、
（ｅ）熱酸化を行うことにより、前記半導体基板上の前記酸化膜の膜厚を厚くして前記絶縁膜Ａとする工程と、
（ｆ）不純物を注入することにより、前記下部不純物拡散領域を形成する工程と、
（ｇ）前記絶縁膜Ａ以外の前記酸化膜及びシリコン窒化膜を除去して前記凸状領域のシリコン側面を露出させる工程と、
（ｈ）前記凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程と、
（ｉ）前記ゲート電極を形成する工程と、
（ｊ）前記凸状領域の上部側面の絶縁膜を除去して前記凸状領域の上部以外の部分側面に前記絶縁膜を残留させる工程と、
（ｋ）熱酸化を行うことにより、前記凸状領域の上部側面と前記上部側面に対向するゲート電極の上部側面間に空隙が生じるように、前記凸状領域の上部側面及びゲート電極の上部側面にそれぞれ絶縁膜Ｄ及びＥを形成する工程と、
（ｌ）前記絶縁膜Ｄ、及び前記凸状領域の上部側面を構成するシリコンをエッチングする工程と、
（ｍ）前記空隙をエアギャップ領域として残留させるように、前記凸状領域の上部側面と前記ゲート電極の上部側面間に更に絶縁膜を形成することにより、前記絶縁領域Ｃを形成する工程と、
（ｎ）前記マスクパターンを除去する工程と、
（ｏ）前記凸状領域に不純物を注入して前記凸状領域の上部を前記上部不純物拡散領域とすることにより、前記突起状領域を形成する工程と、
を有することを特徴とする縦型ＭＯＳトランジスタの製造方法。
【請求項６】
前記工程（ｍ）は、水蒸気を含む酸化雰囲気下で６５０〜８５０℃の温度範囲で熱酸化を行う工程であることを特徴とする請求項５に記載の縦型ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）の少ない縦型ＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の微細化に伴い、半導体装置を構成するＭＯＳトランジスタの電流駆動能力が低下する傾向がある。この電流駆動能力を向上させるために、ソース領域、チャネル領域、ドレイン領域が縦型に配置された、３次元構造の縦型ＭＯＳトランジスタが提案されている。この縦型ＭＯＳトランジスタは、チャネル領域を完全に空乏化することによって大幅な電流駆動能力の向上を達成できる、という利点を有する。
【０００３】
従来から使用されている縦型ＭＯＳトランジスタは、特許文献１の図２に示されるように、ソース／ドレイン領域とチャネル領域を形成するＳｉ柱を有し、このチャネル領域はゲート絶縁膜及びゲート電極に囲まれている。また、このソース／ドレイン領域はシリコン柱全体に形成され、チャネル領域を完全に覆うような構造となっている。
【０００４】
また、この縦型ＭＯＳトランジスタはその利点を生かして様々な分野で使用されている。この利用例として、特許文献２の図８には、縦型ＭＯＳトランジスタをＤＲＡＭのメモリセルトランジスタとした例が提案されている。この構造では、３次元トランジスタを構成するチャネル領域上の不純物拡散層上にキャパシタを有し、チャネル領域下の不純物拡散層の下にビット線が配置されている。また、チャネル領域は、ゲート絶縁膜を介してゲート電極（ワード線）によって囲まれている。
【特許文献１】米国特許出願公開第２００４／２６２６６８１号明細書（図２）
【特許文献２】米国特許第６８１８９３７号明細書（図８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載のような縦型ＭＯＳトランジスタにおいては、電流駆動能力を向上できるという利点を有する反面、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）によって、接合リークが増えてしまうという問題があった。
【０００６】
また、縦型ＭＯＳトランジスタを用いてＤＲＡＭセルトランジスタを構成し、例えば、ソース／ドレイン領域をＮ型、チャネル領域をＰ型として、下部Ｎ型不純物拡散層下にキャパシタを形成した場合、Ｎ型不純物拡散層とｐ型Ｓｉとで構成される接合部分の空乏層中ではＧＩＤＬによって接合リークが増えることとなっていた。また、特許文献２のＤＲＡＭセルトランジスタの場合も、不純物拡散層とチャネル領域とで構成される接合部分の空乏層において、ＧＩＤＬによって接合リークが増えてしまうという問題があった。
【０００７】
この結果、縦型ＭＯＳトランジスタを用いた場合は、何れの場合であってもＧＩＤＬに起因する接合リーク電流によって、キャパシタに蓄えられた電荷が漏れてしまう、等の問題が起こっていた。
【０００８】
そこで、本発明者は鋭意検討した結果、縦型ＭＯＳトランジスタにおいて、下部不純物拡散領域、又は下部不純物拡散領域と上部不純物拡散領域の側面の絶縁膜を、チャネル領域の側面のゲート絶縁膜よりも厚く形成すれば良いことを発見した。すなわち、本発明は、安定して高精度で下部不純物拡散領域、又は下部不純物拡散領域と上部不純物拡散領域の側面の絶縁膜を、ゲート絶縁膜よりも厚く形成できる縦型ＭＯＳトランジスタの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明は、以下の構成を有することを特徴とする。
１．半導体基板と、前記半導体基板上に突起状領域と、
前記突起状領域内の下部から前記半導体基板内までの領域に下部不純物拡散領域と、前記突起状領域内の上部に上部不純物拡散領域と、前記突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
前記半導体基板内の下部不純物拡散領域上及び前記突起状領域の側面に、ゲート電極と、
前記半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
前記下部不純物拡散領域とゲート電極間の絶縁膜１は、前記チャネル領域とゲート電極間の前記絶縁膜で構成されるゲート絶縁膜よりも膜厚が厚い、縦型ＭＯＳトランジスタの製造方法であって、
（１）シリコン半導体の基板上に、マスクパターンを設ける工程と、
（２）前記マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程と、
（３）熱酸化を行うことにより、前記凸状領域の露出した表面及び前記半導体基板の表面に酸化膜を形成する工程と、
（４）前記凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程と、
（５）熱酸化を行うことにより、前記半導体基板上及び凸状領域の下部側面の前記酸化膜の膜厚を厚くして前記絶縁膜１とする工程と、
（６）不純物を注入することにより、前記下部不純物拡散領域を形成する工程と、
（７）前記絶縁膜１以外の前記酸化膜及びシリコン窒化膜を除去して前記凸状領域のシリコン側面を露出させる工程と、
（８）前記凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程と、
（９）前記ゲート電極を形成する工程と、
（１０）前記マスクパターンを除去する工程と、
（１１）前記凸状領域に不純物を注入して凸状領域の上部を前記上部不純物拡散領域とすることにより、前記突起状領域を形成する工程と、
を有することを特徴とする縦型ＭＯＳトランジスタの製造方法。
【００１０】
２．  前記工程（１）において、膜厚が５〜１０ｎｍのＳｉＯ2膜と、膜厚が１００〜２００ｎｍのＳｉＮ膜とで構成される前記マスクパターンを設け、
前記工程（３）において、膜厚が５〜１０ｎｍの前記酸化膜を形成し、
前記工程（５）において、前記熱酸化を乾燥酸素雰囲気下で８００〜１０００℃の温度で行い、前記絶縁膜１として膜厚が３０〜５０ｎｍのＳｉＯ2膜を形成することを特徴とする上記１に記載の縦型ＭＯＳトランジスタの製造方法。
【００１１】
３．半導体基板と、前記半導体基板上に突起状領域と、
前記突起状領域内の下部から前記半導体基板内までの領域に下部不純物拡散領域と、前記突起状領域内の上部に上部不純物拡散領域と、前記突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
前記半導体基板内の下部不純物拡散領域上及び突起状領域の側面に、ゲート電極と、
前記半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
前記上部不純物拡散領域とゲート電極間の絶縁膜Ｂ、及び半導体基板内の下部不純物拡散領域とゲート電極間の絶縁膜Ａは、前記チャネル領域とゲート電極間の前記絶縁膜で構成されるゲート絶縁膜よりも膜厚が厚い、縦型ＭＯＳトランジスタの製造方法であって、
（Ａ）シリコン半導体の基板上に、マスクパターンを設ける工程と、
（Ｂ）前記マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程と、
（Ｃ）熱酸化を行うことにより、前記凸状領域の露出した表面及び前記半導体基板の表面に酸化膜を形成する工程と、
（Ｄ）前記凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程と、
（Ｅ）熱酸化を行うことにより、前記半導体基板上の前記酸化膜の膜厚を厚くして前記絶縁膜Ａとする工程と、
（Ｆ）不純物を注入することにより、前記下部不純物拡散領域を形成する工程と、
（Ｇ）前記絶縁膜Ａ以外の前記酸化膜及びシリコン窒化膜を除去して前記凸状領域のシリコン側面を露出させる工程と、
（Ｈ）前記凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程と、
（Ｉ）前記ゲート電極を形成する工程と、
（Ｊ）前記凸状領域の上部側面の絶縁膜を除去して前記凸状領域の上部以外の部分側面に前記絶縁膜を残留させる工程と、
（Ｋ）熱酸化を行うことにより、前記凸状領域の上部側面に、前記工程（Ｊ）で残留させた前記絶縁膜よりも膜厚が厚くなるように、前記絶縁膜Ｂを形成する工程と、
（Ｌ）前記マスクパターンを除去する工程と、
（Ｍ）前記凸状領域に不純物を注入して凸状領域の上部を前記上部不純物拡散領域とすることにより、前記突起状領域を形成する工程と、
を有することを特徴とする縦型ＭＯＳトランジスタの製造方法。
【００１２】
４．  前記工程（Ｃ）において、膜厚が５〜１０ｎｍの前記酸化膜を形成し、
前記工程（Ｋ）において、
乾燥酸素雰囲気下又は水蒸気雰囲気下で、８００〜１０００℃で、前記熱酸化を行い、前記絶縁膜Ｂとして膜厚が１０〜３０ｎｍのＳｉＯ2膜を形成することを特徴とする上記３に記載の縦型ＭＯＳトランジスタの製造方法。
【００１３】
５．半導体基板と、前記半導体基板上に突起状領域と、
前記突起状領域内の下部から前記半導体基板内までの領域に下部不純物拡散領域と、前記突起状領域内の上部に上部不純物拡散領域と、前記突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
前記半導体基板内の下部不純物拡散領域上及び突起状領域の側面に、ゲート電極と、
前記半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
前記上部不純物拡散領域とゲート電極間の絶縁領域Ｃの実効的膜厚及び半導体基板内の下部不純物拡散領域とゲート電極間の絶縁膜Ａの膜厚は、前記チャネル領域とゲート電極間の前記絶縁膜で構成されるゲート絶縁膜の膜厚よりも厚く、
前記絶縁領域Ｃは絶縁膜及びエアギャップ領域で構成される、縦型ＭＯＳトランジスタの製造方法であって、
（ａ）シリコン半導体の基板上に、マスクパターンを設ける工程と、
（ｂ）前記マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程と、
（ｃ）熱酸化を行うことにより、前記凸状領域の露出した表面及び前記半導体基板の表面に酸化膜を形成する工程と、
（ｄ）前記凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程と、
（ｅ）熱酸化を行うことにより、前記半導体基板上の前記酸化膜の膜厚を厚くして前記絶縁膜Ａとする工程と、
（ｆ）不純物を注入することにより、前記下部不純物拡散領域を形成する工程と、
（ｇ）前記絶縁膜Ａ以外の前記酸化膜及びシリコン窒化膜を除去して前記凸状領域のシリコン側面を露出させる工程と、
（ｈ）前記凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程と、
（ｉ）前記ゲート電極を形成する工程と、
（ｊ）前記凸状領域の上部側面の絶縁膜を除去して前記凸状領域の上部以外の部分側面に前記絶縁膜を残留させる工程と、
（ｋ）熱酸化を行うことにより、前記凸状領域の上部側面と前記上部側面に対向するゲート電極の上部側面間に空隙が生じるように、前記凸状領域の上部側面及びゲート電極の上部側面にそれぞれ絶縁膜Ｄ及びＥを形成する工程と、
（ｌ）前記絶縁膜Ｄ、及び前記凸状領域の上部側面を構成するシリコンをエッチングする工程と、
（ｍ）前記空隙をエアギャップ領域として残留させるように、前記凸状領域の上部側面と前記ゲート電極の上部側面間に更に絶縁膜を形成することにより、前記絶縁領域Ｃを形成する工程と、
（ｎ）前記マスクパターンを除去する工程と、
（ｏ）前記凸状領域に不純物を注入して前記凸状領域の上部を前記上部不純物拡散領域とすることにより、前記突起状領域を形成する工程と、
を有することを特徴とする縦型ＭＯＳトランジスタの製造方法。
【００１４】
６．前記工程（ｍ）は、水蒸気を含む酸化雰囲気下で６５０〜８５０℃の温度範囲で熱酸化を行う工程であることを特徴とする上記５に記載の縦型ＭＯＳトランジスタの製造方法。
【００１５】
なお、本明細書において、「マスクパターン」とは、例えば、シリコン窒化膜、シリコン酸化膜等のマスクパターンを表し、フォトレジストからなるレジストパターンとは異なる。
【発明の効果】
【００１６】
本発明では、ＧＩＤＬに起因する接合リーク電流の発生を防止可能な縦型ＭＯＳＦＥＴを簡易かつ高精度に製造することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の縦型ＭＯＳトランジスタの製造方法）
本発明の第１の縦型ＭＯＳトランジスタは、
半導体基板と、半導体基板上に突起状領域と、
突起状領域内の下部から半導体基板内までの領域に下部不純物拡散領域と、突起状領域内の上部に上部不純物拡散領域と、突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
半導体基板内の下部不純物拡散領域上及び突起状領域の側面に、ゲート電極と、
半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
下部不純物拡散領域とゲート電極間の絶縁膜１は、チャネル領域とゲート電極間の前記絶縁膜で構成されるゲート絶縁膜よりも膜厚が厚い、縦型ＭＯＳトランジスタである。
【００１８】
図１に、この縦型ＭＯＳトランジスタの一例を示す。図１に示されるように、Ｐ型Ｓｉの半導体基板１上には、突起状領域２１が設けられている。そして、この突起状領域２１内の下部から半導体基板１内までの領域に下部不純物拡散領域２が設けられ、突起状領域２１内の上部には上部不純物拡散領域３が設けられている。また、突起状領域内の上部不純物拡散領域３と下部不純物拡散領域２間にはチャネル領域が形成される。
【００１９】
この下部不純物拡散領域２は、図１に示されるように、突起状領域２１内の下部から半導体基板１内まで延在して設けられている。なお、下部不純物拡散領域２は少なくとも突起状領域２１内の下部領域の一部に存在していれば良く、突起状領域の下部領域の一部を占有していても、下部領域の全部を占有していても良い。
【００２０】
この半導体基板１内の下部不純物拡散領域２上、及び突起状領域２１の側面には、ゲート電極７が設けられている。また、この半導体基板１内の下部不純物拡散領域２及び突起状領域２１の側面と、ゲート電極７間には絶縁膜５、６が設けられている。これらの絶縁膜のうち、ゲート電極７とチャネル領域の側面間の部分はゲート絶縁膜５を構成し、ゲート電極７と下部不純物拡散領域２間の部分は絶縁膜１（図１中の符号６）を構成している。そして、絶縁膜１（図１中の符号６）は、ゲート絶縁膜５よりも膜厚が厚くなっている。
【００２１】
なお、絶縁膜１及びゲート絶縁膜の膜厚が一定ではなく変化する場合、本実施形態の縦型ＭＯＳトランジスタでは、絶縁膜１の最小膜厚がゲート絶縁膜の最大膜厚よりも厚いときに、「絶縁膜１はゲート絶縁膜よりも膜厚が厚い」とする。
【００２２】
このように、絶縁膜１（図１中の符号６）の膜厚が、ゲート絶縁膜５よりも厚くなっていることにより、下部不純物拡散領域２とゲート電極７間の距離を長くすることができ、ＧＩＤＬに起因する接合リーク電流の発生を防止することができる。
【００２３】
この縦型ＭＯＳＦＥＴの製造方法は、以下の工程を有する。
（１）シリコン半導体の基板上に、マスクパターンを設ける工程、
（２）マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程、
（３）熱酸化を行うことにより、凸状領域の露出した表面及び半導体基板の表面に酸化膜を形成する工程、
（４）凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程、
（５）熱酸化を行うことにより、半導体基板上及び凸状領域の下部側面の酸化膜の膜厚を厚くして絶縁膜１とする工程、
（６）不純物を注入することにより、下部不純物拡散領域を形成する工程、
（７）絶縁膜１以外の酸化膜及びシリコン窒化膜を除去して凸状領域のシリコン側面を露出させる工程、
（８）凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程、
（９）ゲート電極を形成する工程、
（１０）マスクパターンを除去する工程、
（１１）凸状領域に不純物を注入して凸状領域の上部を上部不純物拡散領域とすることにより、突起状領域を形成する工程。
【００２４】
以下に、図面を用いてこの製造方法の一例を説明する。
まず、Ｐ型シリコン基板（シリコン半導体の基板）１を準備した後、Ｐ型シリコン基板１の表面の熱酸化を行うことにより、シリコン酸化膜３１を形成する。この後、シリコン酸化膜３１上にシリコン窒化膜８を形成した後、通常のフォトリソグラフィー技術及びドライエッチング技術によりシリコン窒化膜８とシリコン酸化膜３１をパターニングしてマスクパターンを形成する（工程（１））。
【００２５】
次に、マスクパターンをマスクに用いてシリコン基板１を加工することにより、半導体基板１から上方に突出した凸状領域９を設ける（工程（２））。次に、熱酸化を行うことにより、凸状領域９及びＰ型シリコン基板１の表面上に、保護用のシリコン酸化膜１０を形成する（工程（３）；図２）。
【００２６】
さらに、凸状領域９上に形成したシリコン酸化膜側面に、シリコン窒化膜１１のスペーサを形成する（工程（４）；図３）。そして、この状態で熱酸化を行う。この際、図４に示すように、スペーサ用のシリコン窒化膜１１の下部から酸化種が侵入し、凸状領域９の下部と半導体基板の凸状領域が設けられた以外の部分が熱酸化され、バーズビーク状の厚いシリコン酸化膜（絶縁膜１）６が形成される（工程（５）；図４）。
【００２７】
ここで、上記の厚いシリコン酸化膜６を形成するための熱酸化の条件としては、下記の条件を用いることが好ましい。
・工程（１）において、膜厚が５ｎｍ〜１０ｎｍのＳｉＯ2膜と、膜厚が１００ｎｍ〜２００ｎｍのＳｉＮ膜とで構成されるマスクパターンを設ける。
・工程（３）において、膜厚が５ｎｍ〜１０ｎｍのシリコン酸化膜を形成する。
・工程（５）において、熱酸化を乾燥酸素雰囲気下で８００℃〜１０００℃の温度で行い、絶縁膜１として膜厚が３０〜５０ｎｍのＳｉＯ2膜を形成する。
【００２８】
上記の条件で熱酸化を行うことが好ましい理由は、熱酸化の温度が８００℃未満では酸化時間を多く要する場合があり、熱酸化の温度が１０００℃を超えるとバーズビークが入りやすくなりバーズビークの制御が困難になるためである。また、工程（５）では、シリコン酸化膜６の膜厚を４０ｎｍとするためには、乾燥酸素雰囲気下で、９００℃で熱酸化を行うことが好ましい。
【００２９】
次に、マスクパターンをマスクに用いて、Ｐ型シリコン基板１内の、凸状領域９が形成された以外の部分内に不純物をイオン注入、熱処理を行うことによって、Ｐ型シリコン基板１内に下部不純物拡散領域２を形成する（工程（６））。
【００３０】
そして、次に、シリコン窒化膜１１及び絶縁膜１とした部分以外の保護用のシリコン酸化膜１０を除去して、凸状領域９のシリコン側面を露出させる（工程（７））。この後、凸状領域９の露出したシリコン側面に熱酸化を行うことにより、凸状領域９の側面に絶縁膜５を形成する（工程（８））。なお、このように形成した絶縁膜５はゲート絶縁膜となる。
【００３１】
更に、不純物が導入された多結晶シリコン膜を堆積させた後、エッチバックを行うことにより、半導体基板１内の下部不純物拡散領域２及び凸状領域９の側面（絶縁膜１及びゲート絶縁膜上）に、ゲート電極７を形成する（工程（９）；図５）。
【００３２】
次に、図６に示すように、全面に層間絶縁膜１０１を堆積した後、通常のＣＭＰ技術を用いて平坦化する。このとき、平坦化の際のストッパとして上記シリコン窒化膜８が作用する。
【００３３】
次に、図７に示すように、シリコン窒化膜８を除去した後（工程（１０））、膜厚が２０ｎｍのシリコン窒化膜１０２を堆積する。この後、更にエッチバックして、凸状領域９上にサイドスペーサ１０２を形成した後、不純物をイオン注入して、凸状領域９の上部を上部不純物拡散領域３とする。また、この際、凸状領域９の上部不純物拡散領域３下部の領域はチャネル領域となり、最終的に突起状領域が形成される（工程（１１）；図７）。最後に、上部不純物拡散領域３に連通するように埋め込み電極１０３を形成することにより、図１に示す縦型ＭＯＳトランジスタを製造することができる。
【００３４】
（第２の縦型ＭＯＳトランジスタの製造方法）
本発明の第２の縦型ＭＯＳトランジスタは、
半導体基板と、半導体基板上に突起状領域と、
突起状領域内の下部から半導体基板内までの領域に下部不純物拡散領域と、突起状領域内の上部に上部不純物拡散領域と、突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
半導体基板内の下部不純物拡散領域上及び突起状領域の側面に、ゲート電極と、
半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
上部不純物拡散領域とゲート電極間の絶縁膜Ｂ、及び半導体基板内の下部不純物拡散領域とゲート電極間の絶縁膜Ａは、チャネル領域とゲート電極間の絶縁膜で構成されるゲート絶縁膜よりも膜厚が厚い、縦型ＭＯＳトランジスタである。
【００３５】
図８に、この縦型ＭＯＳトランジスタの一例を示す。図８に示されるように、Ｐ型Ｓｉの半導体基板１には、突起状領域２１が設けられている。そして、この突起状領域２１内の下部から半導体基板１内までの領域に下部不純物拡散領域２が設けられ、突起状領域２１内の上部には上部不純物拡散領域３が設けられている。また、突起状領域２１内の上部不純物拡散領域３と下部不純物拡散領域２間にはチャネル領域が形成される。
【００３６】
この下部不純物拡散領域２は、図８に示されるように、突起状領域２１内の下部から半導体基板１内まで延在して設けられている。なお、下部不純物拡散領域２は少なくとも突起状領域２１内の下部領域の一部に存在していれば良く、突起状領域２１内の下部領域の一部を占有していても、下部領域の全部を占有していても良い。
【００３７】
この半導体基板１内の下部不純物拡散領域２上及び突起状領域２１の側面には、ゲート電極７が設けられている。また、この半導体基板１内の下部不純物拡散領域２及び突起状領域９の側面と、ゲート電極７間には絶縁膜５、６、１２が設けられている。これらの絶縁膜のうち、ゲート電極７とチャネル領域の側面間の部分はゲート絶縁膜５を構成している。そして、この絶縁膜のうち、下部不純物拡散領域２とゲート電極７間の絶縁膜６は絶縁膜Ａを構成し、上部不純物拡散領域２とゲート電極７間の絶縁膜１２は絶縁膜Ｂを構成し、これらの絶縁膜Ａ及びＢはゲート絶縁膜５よりも膜厚が厚くなっている。
【００３８】
なお、絶縁膜Ａ及びＢ、並びにゲート絶縁膜の膜厚が一定ではなく変化する場合、本実施形態の縦型ＭＯＳトランジスタでは、絶縁膜Ａ及びＢの最小膜厚がゲート絶縁膜の最大膜厚よりも厚いときに、「絶縁膜Ａ及びＢはゲート絶縁膜よりも膜厚が厚い」とする。
【００３９】
このように、絶縁膜Ａ（符号６）、絶縁膜Ｂ（符号１２）の膜厚が、ゲート絶縁膜５よりも厚くなっていることにより、下部不純物拡散領域２とゲート電極７間及び上部不純物拡散領域１２とゲート電極７間の距離を長くすることができる。この結果、ＧＩＤＬに起因する接合リーク電流の発生を防止することができる。
【００４０】
この縦型ＭＯＳＦＥＴの製造方法は、以下の工程を有する。
（Ａ）シリコン半導体の基板上に、マスクパターンを設ける工程、
（Ｂ）マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程、
（Ｃ）熱酸化を行うことにより、凸状領域の露出した表面及び半導体基板の表面に酸化膜を形成する工程、
（Ｄ）凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程、
（Ｅ）熱酸化を行うことにより、半導体基板上の酸化膜の膜厚を厚くして絶縁膜Ａとする工程、
（Ｆ）不純物を注入することにより、下部不純物拡散領域を形成する工程、
（Ｇ）絶縁膜Ａ以外の酸化膜及びシリコン窒化膜を除去して凸状領域のシリコン側面を露出させる工程、
（Ｈ）凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程、
（Ｉ）ゲート電極を形成する工程、
（Ｊ）凸状領域の上部側面の絶縁膜を除去して凸状領域の上部以外の部分側面に絶縁膜を残留させる工程、
（Ｋ）熱酸化を行うことにより、凸状領域の上部側面に、工程（Ｊ）で残留させた絶縁膜よりも膜厚が厚くなるように、絶縁膜Ｂを形成する工程、
（Ｌ）マスクパターンを除去する工程、
（Ｍ）凸状領域に不純物を注入して凸状領域の上部を上部不純物拡散領域とすることにより、突起状領域を形成する工程。
【００４１】
以下に、図面を用いてこの製造方法の一例を説明する。
まず、上記第１の縦型ＭＯＳトランジスタの製造方法の工程（１）〜（４）と同様にして、Ｐ型Ｓｉの半導体基板（シリコン半導体の基板）１に、凸状領域９を形成すると共に、凸状領域９の側面に保護用のシリコン酸化膜（酸化膜）１０及びシリコン窒化膜１１のスペーサを形成する（工程（Ａ）〜（Ｄ）；図３）。次に、Ｐ型Ｓｉの半導体基板１の凸状領域９が設けられた以外の部分を熱酸化することにより、この部分上のシリコン酸化膜１０の膜厚を厚くして絶縁膜Ａ（符号６）を形成する（工程（Ｅ））。この絶縁膜Ａ（符号６）の形成は、上記第１の縦型ＭＯＳトランジスタの製造方法の工程（５）のような方法で形成しても良いし、デポ成分とスパッタ成分とを制御したＣＶＤ法で形成しても良い。
【００４２】
次に、マスクパターンをマスクに用いて、Ｐ型シリコン基板１内の、凸状領域９が形成された以外の部分内に不純物をイオン注入、熱処理をすることによって、Ｐ型シリコン基板１内に下部不純物拡散領域２を形成する（工程（Ｆ）；図９）。そして、次に、シリコン窒化膜１１、及び絶縁膜Ａ（符号６）以外の部分の上記保護用のシリコン酸化膜１０を除去して凸状領域９のシリコン側面を露出させる（工程（Ｇ）；図１０）。
【００４３】
次に、図１１に示すように、シリコンとシリコン窒化物の酸化速度が同等の熱酸化を行うことにより、凸状領域９の露出したシリコン側面並びにマスクパターン８の上面及び側面にシリコン酸化膜（絶縁膜）５を形成する（工程（Ｈ））。この際、凸状領域９の上部以外の部分の側面にはゲート絶縁膜が形成される。
【００４４】
更に、全面に不純物が導入された多結晶シリコン膜を堆積させた後、エッチバックを行うことにより、下部不純物拡散領域２及び凸状領域９の側面（絶縁膜６、ゲート絶縁膜２２上）に、ゲート電極７を形成する（工程（Ｉ）；図１２）。
【００４５】
次に、図１３に示すように、異方性ドライエッチングにより、凸状領域９の上部側面の絶縁膜を除去することにより、凸状領域９の上部以外の部分側面に絶縁膜を残留させる。なお、この際、凸状領域９上部の側面に対向するゲート電極７の上部を露出させる（工程（Ｊ））。次に、乾燥酸素雰囲気下で熱酸化を行い、凸状領域９上部側面に、絶縁膜Ｂ（符号１２）を形成する。なお、この際、熱酸化が横方向にも進行して、絶縁膜Ｂ（符号１２）の厚さはゲート絶縁膜５よりも厚くなると共に、凸状領域９の上部とゲート電極７の上部間に空隙は存在しなくなる（工程（Ｋ）；図１４）。
【００４６】
次いで、図１５に示すように、シリコン窒化膜８のマスクパターンを除去した後（工程（Ｌ））、新たにシリコン窒化膜１０２を堆積・エッチバックしてスペーサを形成する。次に、不純物のイオン注入、熱処理を行って、凸状領域９の上部を上部不純物拡散領域３とする。また、この際、凸状領域９の上部不純物拡散領域３の下部はチャネル領域となり、最終的に突起状領域が形成される（工程（Ｍ））。最後に、上部不純物拡散領域３に連通するように埋め込み電極１０３を形成することにより、図８に示す縦型ＭＯＳトランジスタを製造することができる。
【００４７】
なお、工程（Ｃ）において、膜厚が５ｎｍ〜１０ｎｍの酸化膜を形成し、工程（Ｋ）において、乾燥酸素雰囲気下又は水蒸気雰囲気下で、８００〜１０００℃で熱酸化を行うことにより、絶縁膜Ｂとして膜厚が１０ｎｍ〜３０ｎｍのＳｉＯ2膜を形成することが好ましい。このような条件で熱酸化を行うことにより、安定的且つ確実に、絶縁膜Ｂの膜厚をゲート絶縁膜よりも厚くすることができる。
【００４８】
（第３の縦型ＭＯＳトランジスタの製造方法）
本発明の第３の縦型ＭＯＳトランジスタは、
半導体基板と、半導体基板上に突起状領域と、
突起状領域内の下部から半導体基板内までの領域に下部不純物拡散領域と、突起状領域内の上部に上部不純物拡散領域と、突起状領域内の上部不純物拡散領域と下部不純物拡散領域間にチャネル領域と、
半導体基板内の下部不純物拡散領域上及び突起状領域の側面に、ゲート電極と、
半導体基板内の下部不純物拡散領域及び突起状領域とゲート電極間に絶縁膜と、を有し、
上部不純物拡散領域とゲート電極間の絶縁領域Ｃの実効的膜厚及び半導体基板内の下部不純物拡散領域とゲート電極間の絶縁膜Ａの膜厚は、チャネル領域とゲート電極間の絶縁膜で構成されるゲート絶縁膜の膜厚よりも厚く、
絶縁領域Ｃは絶縁膜及びエアギャップ領域で構成される、縦型ＭＯＳトランジスタである。
【００４９】
図１６に、この縦型ＭＯＳトランジスタの一例を示す。図１６に示されるように、Ｐ型Ｓｉの半導体基板（シリコン半導体の基板）１には、突起状領域２１が設けられている。そして、この突起状領域２１内の下部から半導体基板１内までの領域に下部不純物拡散領域２が設けられ、更に突起状領域２１内の上部には上部不純物拡散領域３が設けられている。また、突起状領域２１内の上部不純物拡散領域３と下部不純物拡散領域２間にはチャネル領域が形成される。
【００５０】
この下部不純物拡散領域２は、図１６に示されるように、突起状領域２１内の下部から半導体基板１内まで延在して設けられている。なお、下部不純物拡散領域２は少なくとも突起状領域２１内の下部領域の一部に存在していれば良く、突起状領域２１内の下部領域の一部を占有していても、下部領域の全部を占有していても良い。
【００５１】
この半導体基板１内の下部不純物拡散領域２上及び突起状領域２１の側面には、ゲート電極７が設けられている。また、この半導体基板１内の下部不純物拡散領域２及び突起状領域の側面と、ゲート電極７間には絶縁膜５、６、１３，１４及びエアギャップ領域１５が設けられている。これらの絶縁膜等のうち、ゲート電極７とチャネル領域の側面間の部分はゲート絶縁膜５を構成する。そして、この絶縁膜のうち、下部不純物拡散領域２とゲート電極７間の絶縁膜６は絶縁膜Ａを構成する。また、上部不純物拡散領域２とゲート電極７間の絶縁膜１３，１４及びエアギャップ領域１５は絶縁領域Ｃを構成する。そして、この絶縁膜６の膜厚、及び絶縁領域Ｃの実効的膜厚は、それぞれゲート絶縁膜５よりも膜厚が厚くなっている。なお、「絶縁領域Ｃの実効的膜厚」とは、絶縁膜１３，１４の膜厚、エアギャップ領域１５と同等の抵抗値を示すＳｉＯ2膜の膜厚の総計の膜厚を表す。
【００５２】
また、絶縁膜Ａの膜厚、絶縁領域Ｃの実効的膜厚及びゲート絶縁膜の膜厚が一定ではなく変化する場合、本実施形態の縦型ＭＯＳトランジスタでは、絶縁膜Ａの最小膜厚及び絶縁領域Ｃの最小実効的膜厚が、ゲート絶縁膜の最大膜厚よりも厚いときに、「絶縁膜Ａ及び絶縁領域Ｃの実効的膜厚はゲート絶縁膜よりも膜厚が厚い」とする。
【００５３】
このように、絶縁膜６の厚さ及び絶縁領域Ｃの実効的膜厚が、それぞれゲート絶縁膜５よりも厚くなっていることにより、下部不純物拡散領域及び上部不純物拡散領域と、ゲート電極間の距離を長くすることができ、ＧＩＤＬに起因する接合リーク電流の発生を防止することができる。
【００５４】
この縦型ＭＯＳＦＥＴの製造方法は、以下の工程を有する。
（ａ）シリコン半導体の基板上に、マスクパターンを設ける工程、
（ｂ）マスクパターンをマスクに用いて、シリコン半導体の基板をパターニングすることにより、半導体基板から上方に突出した凸状領域を設ける工程、
（ｃ）熱酸化を行うことにより、凸状領域の露出した表面及び半導体基板の表面に酸化膜を形成する工程、
（ｄ）凸状領域上に形成した酸化膜側面に、シリコン窒化膜を形成する工程、
（ｅ）熱酸化を行うことにより、半導体基板上の酸化膜の膜厚を厚くして絶縁膜Ａとする工程、
（ｆ）不純物を注入することにより、下部不純物拡散領域を形成する工程、
（ｇ）絶縁膜Ａ以外の酸化膜及びシリコン窒化膜を除去して凸状領域のシリコン側面を露出させる工程、
（ｈ）凸状領域の露出したシリコン側面を熱酸化することにより絶縁膜を形成する工程、
（ｉ）ゲート電極を形成する工程、
（ｊ）凸状領域の上部側面の絶縁膜を除去して凸状領域の上部以外の部分側面に絶縁膜を残留させる工程、
（ｋ）熱酸化を行うことにより、凸状領域の上部側面と上部側面に対向するゲート電極の上部側面間に空隙が生じるように、凸状領域の上部側面及びゲート電極の上部側面にそれぞれ絶縁膜Ｄ及びＥを形成する工程、
（ｌ）絶縁膜Ｄ、及び凸状領域の上部側面を構成するシリコンをエッチングする工程、
（ｍ）空隙をエアギャップ領域として残留させるように、凸状領域の上部側面と前記ゲート電極の上部側面間に更に絶縁膜を形成することにより、絶縁領域Ｃを形成する工程、
（ｎ）マスクパターンを除去する工程、
（ｏ）凸状領域に不純物を注入して凸状領域の上部を上部不純物拡散領域とすることにより、突起状領域を形成する工程。
【００５５】
以下に、図面を用いてこの製造方法の一例を説明する。
まず、上記第１の縦型ＭＯＳトランジスタの製造方法の工程（１）〜（４）と同様にして、Ｐ型Ｓｉの半導体基板１上に凸状領域９を形成すると共に、凸状領域９の側面に保護用のシリコン酸化膜１０及びシリコン窒化膜１１のスペーサを形成する（工程（ａ）〜（ｄ）；図３）。次に、Ｐ型Ｓｉの半導体基板１の凸状領域９が設けられた以外の部分を熱酸化することにより、この部分上に酸化膜６の膜厚を厚くして絶縁膜Ａ（符号６）を形成する（工程（ｅ））。この絶縁膜６の形成は、上記第１の縦型ＭＯＳトランジスタの製造方法の工程（５）のような方法で形成しても良いし、デポ成分とスパッタ成分とを制御したＣＶＤ法で形成しても良い。
【００５６】
次に、マスクパターンをマスクに用いて、Ｐ型シリコン基板１内の、凸状領域９が形成された以外の部分に不純物をイオン注入、熱処理をすることによって、Ｐ型シリコン基板１内に下部不純物拡散領域２を形成する（工程（ｆ）；図９）。そして、次に、シリコン窒化膜１１、及び絶縁膜Ａ（符号６）以外の部分の保護用のシリコン酸化膜１０を除去して凸状領域９のシリコン側面を露出させる（工程（ｇ）；図１０）。
【００５７】
次に、図１１に示すように、シリコンとシリコン窒化物の酸化速度が同等の熱酸化を行うことにより、凸状領域９の露出したシリコン側面並びにマスクパターン８の上面及び側面にシリコン酸化膜（絶縁膜）５を形成する（工程（ｈ））。この際、凸状領域９の上部以外の部分の側面にはゲート絶縁膜が形成される。
【００５８】
更に、全面に不純物が導入された多結晶シリコン膜を堆積させた後、エッチバックを行うことにより、下部不純物拡散領域２及び凸状領域９の側面（絶縁膜６、ゲート絶縁膜５上）に、ゲート電極７を形成する（工程（ｉ）；図１２）。
【００５９】
次に、図１７に示すように、異方性ドライエッチングにより、凸状領域９の上部側面の絶縁膜を除去することにより、凸状領域９の上部以外の部分側面に絶縁膜を残留させる。なお、この際、凸状領域９上部の側面に対向するゲート電極７の上部を露出させる（工程（ｊ））。
【００６０】
この後、図１８に示すように、熱酸化を行うことにより、凸状領域９の上部側面にシリコン酸化膜１７（絶縁膜Ｄ）を形成すると共に、凸状領域９の上部側面に対向するゲート電極の上部側面にシリコン酸化膜１６（絶縁膜Ｅ）を形成する（工程（ｋ））。なお、この際、凸状領域９の上部側面とゲート電極の上部側面間に空隙が生じるように、上記シリコン酸化膜１６，１７を形成する。また、この工程（ｋ）では、熱酸化の温度を低くすることにより、シリコン酸化膜１７の膜厚を薄く、シリコン酸化膜１６の膜厚を厚くすることができる。
【００６１】
次に、図１９に示すように、シリコン酸化膜１７（絶縁膜Ｄ）、及びシリコン酸化膜１７を設けた凸状領域９の上部側面をエッチングして、凸状領域１９の上部を細くすると共に露出させる（工程（ｌ））。
【００６２】
この後、図２０に示すように、空隙をエアギャップ領域１５として残留させるように再度、熱酸化を行い、凸状領域９の上部側面とこの側面が対向するゲート電極７の上部側面間に更に絶縁膜を形成することにより絶縁領域Ｃを形成する（工程（ｍ））。なお、本実施形態では、絶縁膜１３、エアギャップ領域１５及び絶縁膜１４が、「上部不純物拡散領域とゲート電極間の絶縁領域Ｃ」を構成し、この絶縁膜には、エアギャップ領域１５も含まれる。すなわち、本実施形態では、工程（ｍ）で新たに形成した絶縁膜１３，１４（この中には、工程（ｋ）でゲート電極の上部側面に形成した絶縁膜１６が含まれる）及び残留させたエアギャップ領域１５が絶縁領域Ｃを構成する。
【００６３】
次いで、図２１に示すように、シリコン窒化膜８のマスクパターンを除去した後（工程（ｎ））、新たにシリコン窒化膜１０２を堆積・エッチバックしてスペーサを形成する。次に、不純物をイオン注入、熱処理を行って、凸状領域９の上部を上部不純物拡散領域３とする。また、この際、凸状領域９の上部不純物拡散領域３の下部はチャネル領域となり、最終的に突起状領域が形成される（工程（ｏ）；図２２）。最後に、上部不純物拡散領域３に連通するように埋め込み電極１０３を形成することにより、図２３に示す縦型ＭＯＳトランジスタを製造することができる。
【００６４】
また、工程（ｍ）は、水蒸気を含む酸化雰囲気下で６５０℃〜８５０℃の温度範囲で熱酸化を行う工程であることが好ましい。この理由は、熱酸化の温度が６５０℃未満であると酸化時間が多く必要となって生産性が低くなる場合があり、熱酸化の温度が８５０℃を超えると効率的にエアギャップを形成できない場合があるためである。
【実施例】
【００６５】
（実施例１）
実施例１について、図１〜７を参照して、以下に詳細に説明する。なお、この実施例は、上記第１の縦型ＭＯＳトランジスタの製造方法に相当するものである。
【００６６】
まず、図２に示すように、Ｐ型シリコン基板１（シリコン半導体の基板；ボロン濃度５×１０17／ｃｍ3）を準備した後、Ｐ型シリコン基板１の表面を熱酸化することにより、薄いシリコン酸化膜３１（膜厚６ｎｍ）を形成した。さらに、この後、シリコン酸化膜３１上に厚いシリコン窒化膜８（膜厚１００ｎｍ）を形成した後、通常のフォトリソグラフィー技術及びドライエッチング技術を用いることによりシリコン窒化膜８及びシリコン酸化膜３１をパターニングしてマスクパターンを形成した（工程（１））。
【００６７】
この後、このマスクパターンをマスクに用いてシリコン基板１を加工することにより、シリコン基板１から上方に突出した凸状領域９を設けた（工程（２））。次に、熱酸化を行うことにより、凸状領域９の露出したシリコン表面及びＰ型シリコン基板１の表面上に、保護用のシリコン酸化膜１０（膜厚７ｎｍ）を形成した（工程（３）；図２）。
【００６８】
この後、図３に示すように、シリコン窒化膜（膜厚７ｎｍ）１１を堆積させた後、エッチバックすることによって、凸状領域９のシリコン酸化膜１０を形成した側面に、シリコン窒化膜１１のスペーサを形成した（工程（４））。
【００６９】
そして、この状態で１０００℃の温度で熱酸化を行った。この際、図４に示すように、スペーサ用のシリコン窒化膜１１の下部から酸化種が侵入し、凸状領域９の下部と半導体基板１の凸状領域が設けられた以外の部分が熱酸化され、この部分上にバーズビーク状の厚いシリコン酸化膜（絶縁膜１；膜厚３０ｎｍ）６が形成された（工程（５））。
【００７０】
なお、シリコン酸化膜１０及びシリコン窒化膜スペーサ１１の膜厚に応じて、熱酸化の温度を調節することによって、このバーズビークの厚さを制御することができる。すなわち、シリコン酸化膜１０を薄くするとバーズビークが入りにくく、シリコン窒化膜スペーサ１１を厚くするとバーズビークが入りにくくなる。例えば、シリコン酸化膜１０の膜厚が５ｎｍ〜１０ｎｍ、シリコン窒化膜スペーサ１１の膜厚が５ｎｍ〜１０ｎｍのとき、熱酸化の温度を８００〜１０００℃に制御することによって、バーズビークを制御することができる。この理由は、熱酸化の温度が８００℃未満では酸化時間を多く要する場合があり、熱酸化の温度が１０００℃を超えるとバーズビークが入りやすくなりバーズビークの制御が困難になるためである。
【００７１】
次に、マスクパターンをマスクに用いて、Ｐ型シリコン基板１内の、凸状領域９が形成された以外の部分に、Ｎ型不純物として砒素を注入（電圧  ４０ｋｅＶ，注入量  ２×１０13／ｃｍ2）した後、熱処理（１０００℃、１０ｓ）を行うことによって、Ｐ型シリコン基板１内にＮ型の下部不純物拡散領域２を形成した（工程（６））。
【００７２】
そして、次に、シリコン窒化膜１１及び上記保護用のシリコン酸化膜１０を除去した（工程（７））。この後、図５に示すように、シリコン窒化膜１１及びシリコン酸化膜１０の除去により露出した凸状領域９のシリコン側面に熱酸化を行うことにより、凸状領域９の側面にゲート絶縁膜５（膜厚５ｎｍ）を形成した（工程（８））。
【００７３】
更に、全面に、リンが４×１０20／ｃｍ3の濃度で導入された多結晶シリコン膜を堆積させた後、エッチバックを行うことにより、下部不純物拡散領域２及び突起状領域９の側面（酸化膜６及びゲート絶縁膜５上）に、ゲート電極７を形成した（工程（９）；図５）。
【００７４】
次に、図６に示すように、全面に層間絶縁膜１０１を堆積した後、通常のＣＭＰ技術を用いて平坦化した。このとき、平坦化の際のストッパとして上記シリコン窒化膜８が作用する。
【００７５】
次に、図７に示すように、シリコン窒化膜８を除去した後（工程（１０））、膜厚が２０ｎｍのシリコン窒化膜１０２を堆積した。この後、更にエッチバックして、凸状領域９上にサイドスペーサ１０２を形成した。この後、凸状領域９の上部に、砒素を１０ｋｅＶで１×１０13／ｃｍ2だけ注入し、熱処理（１０００℃、１０ｓ）を行うことにより、凸状領域９の上部をＮ型の上部不純物拡散領域３とした。また、この際、凸状領域９の上部不純物拡散領域３以外の部分は、チャネル領域となり、最終的に突起状領域が形成された（工程（１１）；図７）。最後に、上部不純物拡散領域３に連通するように埋め込み電極１０３を形成することにより、図１に示す縦型ＭＯＳトランジスタを製造した。
【００７６】
このように、本発明では、絶縁膜６の膜厚が厚くなっていることにより下部不純物拡散領域２とゲート電極７との間の距離が長く、ＧＩＤＬに起因する接合リーク電流の発生を防止可能な縦型ＭＯＳトランジスタを簡易な工程で製造できる。例えば、この縦型ＭＯＳトランジスタをＤＲＡＭのセルトランジスタとして用い、下部不純物拡散領域２に情報保持部を接続した場合、ＧＩＤＬによる情報保持特性の劣化を防止した低電力のＤＲＡＭとすることができる。
【００７７】
（実施例２）
実施例２について、図８〜１５を参照して、以下に詳細に説明する。なお、この実施例は、上記第２の縦型ＭＯＳトランジスタの製造方法に相当するものである。
【００７８】
まず、上記工程（１）〜（４）と同様にして、Ｐ型Ｓｉの半導体基板１に、凸状領域９を形成すると共に、凸状領域９の側面に保護用のシリコン酸化膜１０及びシリコン窒化膜１１のスペーサを形成した（工程（Ａ）〜（Ｄ）；図３）。次に、Ｐ型Ｓｉの半導体基板１の凸状領域９が設けられた以外の部分上の酸化膜に対して熱酸化により膜厚を厚くすることにより、この部分上に絶縁膜Ａ（符号６）を形成した（工程（Ｅ））。この絶縁膜Ａ（符号６）の形成は、実施例１の工程（５）のような方法で形成しても良いし、デポ成分とスパッタ成分とを制御したＣＶＤ法で形成しても良い。
【００７９】
次に、マスクパターンをマスクに用いて、Ｐ型シリコン基板１内の、凸状領域９が形成された以外の部分に、Ｎ型不純物として砒素を注入（注入電圧４０ｋｅＶ，注入量２×１０13／ｃｍ2）した後、熱処理（１０００℃、１０ｓ）を行うことによって、Ｐ型シリコン基板１内にＮ型の下部不純物拡散領域２を形成した（工程（Ｆ）；図９）。そして、次に、シリコン窒化膜１１及び上記保護用のシリコン酸化膜１０を除去して凸状領域９のシリコン側面を露出させた（工程（Ｇ）；図１０）。
【００８０】
次に、図１１に示すように、シリコンとシリコン窒化物の酸化速度が同等となるＩＳＳＧ酸化（熱酸化）を行うことにより、凸状領域９の側面並びにマスクパターン８の上面及び側面に、膜厚１０ｎｍのシリコン酸化膜（絶縁膜）５を形成した（工程（Ｈ））。なお、ＩＳＳＧ酸化の条件としては、水素を３０ｖｏｌ％含む水蒸気雰囲気下で、９００℃の温度で実施した。また、この際、凸状領域９の上部以外の部分の側面にゲート絶縁膜が形成された。
【００８１】
更に、全面に、リンが４×１０20／ｃｍ3の濃度で導入された多結晶シリコン膜を堆積させた後、エッチバックを行うことにより、下部不純物拡散領域２及び凸状領域９の側面（酸化膜６及びゲート絶縁膜５上）に、ゲート電極７を形成した（工程（Ｉ）；図１２）。
【００８２】
次に、図１３に示すように、異方性ドライエッチングにより、凸状領域９上部の側面に設けられた絶縁膜５を除去することにより、凸状領域９上部側面に対向するゲート電極７の上部側面を露出させた（工程（Ｊ）；図１３）。なお、この絶縁膜５のエッチング量は、絶縁膜５が３０ｎｍだけ凸状領域９のシリコン上部から後退させるように調節した。
【００８３】
次に、乾燥酸素雰囲気下で、１０００℃で凸状領域の上部側面及びこの上部側面に対向するゲート電極の上部側面に熱酸化を行って、絶縁膜Ｂ（符号１２）を形成した。なお、この際、熱酸化が横方向にも進行して、絶縁膜Ｂ（符号１２）の厚さはゲート絶縁膜５よりも厚い２５ｎｍとなった（工程（Ｋ）；図１４）。
【００８４】
次いで、図１５に示すように、シリコン窒化膜８のマスクパターンを除去した後（工程（Ｌ））、新たに膜厚が２０ｎｍのシリコン窒化膜１０２を堆積・エッチバックしてスペーサを形成した。次に、この後、凸状領域９の上部に、砒素を１０ｋｅＶで１×１０13／ｃｍ2注入し、熱処理（１０００℃、１０ｓ）を行うことにより、凸状領域９の上部を上部不純物拡散領域３とした。また、この際、突起状領域９の上部不純物拡散領域３以外の部分は、チャネル領域となった（工程（Ｍ））。最後に、上部不純物拡散領域３に連通するように埋め込み電極１０３を形成することにより、図８に示す縦型ＭＯＳトランジスタを製造することができた。
【００８５】
本発明では、このように絶縁膜６及び１２の膜厚がゲート絶縁膜５よりも厚く、下部不純物拡散領域２及び上部不純物拡散領域３とゲート電極７との間の距離が長い縦型のＭＯＳトランジスタを簡易な工程で安定して製造することができた。この縦型のＭＯＳトランジスタでは、ＧＩＤＬに起因する接合リーク電流の発生を効果的に防止することができる。例えば、本発明の縦型ＭＯＳトランジスタをＤＲＡＭのセルトランジスタとして用い、上部不純物拡散領域３に情報保持部を接続した場合、ＧＩＤＬによる情報保持特性の劣化を防止して低電力のＤＲＡＭとすることができる。
【００８６】
（実施例３）
実施例３について、図１６〜２１を参照して、以下に詳細に説明する。なお、この実施例は、上記第３の縦型ＭＯＳトランジスタの製造方法に相当するものである。
【００８７】
まず、上記工程（Ａ）〜（Ｊ）までは、実施例２と同様にして、工程を実施した（図１７）。なお、この絶縁膜５のエッチング量は、絶縁膜５が３０ｎｍだけ凸状領域９のシリコン上部から後退させるように調節した（工程（ａ）〜（ｊ））。
【００８８】
この後、図１８に示すように、水蒸気を含む酸化雰囲気下、８００℃の温度で熱酸化を行うことにより、凸状領域９の上部側面にシリコン酸化膜１７（絶縁膜Ｄ）を形成すると共に、凸状領域９の上部側面に対向するゲート電極の上部側面にシリコン酸化膜１６（絶縁膜Ｅ）を形成した。この際、凸状領域９の上部側面とゲート電極７の上部側面間には空隙が生じた（工程（ｋ））。また、この工程（ｋ）では、熱酸化の温度を低くすることにより、シリコン酸化膜１７の膜厚を薄く、シリコン酸化膜１６の膜厚を厚くできた。本実施例では、シリコン酸化膜１６の膜厚が８ｎｍ、シリコン酸化膜１７の膜厚が２ｎｍとなるように形成した。
【００８９】
次に、図１９に示すように、まず、ＨＦ系溶液で３ｎｍ分だけエッチングすることによってシリコン酸化膜１７を除去した。この後、更にＨＦ／ＨＮＯ3系溶液で凸状領域９の上部シリコン側面をエッチングすることにより、凸状領域９の上部を細くすると共に露出させた（工程（ｌ））。なお、ここでは、凸状領域９の側面で６ｎｍ、エッチングした。
【００９０】
この後、図２０に示すように、水蒸気を含む酸化雰囲気下で７５０℃の温度で再度、熱酸化を行った。そして、凸状領域９の上部側面と、この上部側面が対向するゲート電極７の上部側面間に、空隙がエアギャップ領域１５として残留するように、絶縁膜１３、１４を堆積させた（工程（ｍ））。
【００９１】
なお、この際、シリコン酸化膜１４の厚さが２３ｎｍ、シリコン酸化膜１３の厚さが４ｎｍ、また、エアギャップ領域１５の幅が４ｎｍとなった。この絶縁膜１３、１４及びエアギャップ領域１５が絶縁領域Ｃを構成する。また、エアギャップ領域１５は固体状の材料が存在しない領域であり、高い真空度となっているか、所定組成の気体が存在する。また、このエアギャップ領域１５はシリコン酸化膜の厚みに換算すると約１５ｎｍ分に相当するため、エアギャップ領域を形成すると、狭い領域であってもシリコン酸化膜に換算して厚い膜厚を確保できるようになる。
【００９２】
次いで、図２１に示すように、シリコン窒化膜８のマスクパターンを除去した後（工程（ｎ））、新たに膜厚が２０ｎｍのシリコン窒化膜１０２を堆積・エッチバックしてスペーサを形成した。この後、凸状領域９の上部に砒素を１０ｋｅＶで１×１０13／ｃｍ2注入し、熱処理（１０００℃、１０ｓ）を行うことにより、凸状領域９の上部を上部不純物拡散領域３とした（図２２）。また、この際、突起状領域９の上部不純物拡散領域３以外の部分は、チャネル領域となり、最終的に突起状領域を形成することができた（工程（ｏ））。最後に、上部不純物拡散領域３に連通するように埋め込み電極１０３を形成することにより、図２３に示す縦型ＭＯＳトランジスタを製造することができた。
【００９３】
本発明では、このように絶縁膜１３，１４及びエアギャップ領域１５の実効的膜厚、並びに絶縁膜６の膜厚がゲート絶縁膜５の膜厚よりも厚く、下部不純物拡散領域２及び上部不純物拡散領域３とゲート電極７との間の距離が長い縦型ＭＯＳトランジスタを簡易な工程で安定して製造することができる。また、この縦型ＭＯＳトランジスタは、ＧＩＤＬに起因する接合リーク電流の発生を効果的に防止することができる。例えば、本発明の縦型ＭＯＳトランジスタをＤＲＡＭのセルトランジスタとして用い、上部不純物拡散領域３に情報保持部を接続した場合、ＧＩＤＬによる情報保持特性の劣化を防止して低電力のＤＲＡＭとすることができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１の縦型ＭＯＳトランジスタを示す断面図である。
【図２】本発明の実施例１の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図３】本発明の実施例１の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図４】本発明の実施例１の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図５】本発明の実施例１の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図６】本発明の実施例１の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図７】本発明の実施例１の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図８】本発明の実施例２の縦型ＭＯＳトランジスタを示す断面図である。
【図９】本発明の実施例２の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１０】本発明の実施例２の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１１】本発明の実施例２の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１２】本発明の実施例２の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１３】本発明の実施例２の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１４】本発明の実施例２の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１５】本発明の実施例２の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１６】本発明の実施例３の縦型ＭＯＳトランジスタを示す断面図である。
【図１７】本発明の実施例３の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１８】本発明の実施例３の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図１９】本発明の実施例３の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図２０】本発明の実施例３の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図２１】本発明の実施例３の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図２２】本発明の実施例３の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【図２３】本発明の実施例３の縦型ＭＯＳトランジスタの製造方法の一工程を示す断面図である。
【符号の説明】
【００９５】
１  半導体基板
２  下部不純物拡散領域
３  上部不純物拡散領域
４  チャネル領域
５  ゲート絶縁膜
７  ゲート電極
８  マスクパターン
９  突起状領域
１０  シリコン酸化膜
１１  シリコン窒化膜
１２  絶縁膜Ｂ
１３  シリコン酸化膜
１４  酸化膜
１５  エアギャップ領域
１６  シリコン酸化膜
１７  シリコン酸化膜
２２  シリコン酸化膜
２５  酸化膜１
２６  絶縁膜Ａ
１０１  層間絶縁膜
１０３  埋め込み電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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