(57)【特許請求の範囲】
【請求項１】
基板上に形成された不揮発性メモリセルであって、
当該メモリセルのチャネル領域の上且つ当該メモリセルのソース領域とドレイン領域との間に配置された浮遊ゲートであり、該浮遊ゲートは、前記ソース領域の辺縁と前記ドレイン領域の辺縁とに揃えられ、前記ソース領域の辺縁と前記ドレイン領域の辺縁との幅によって制限される幅を有し、それにより、該浮遊ゲートは、当該不揮発性メモリセルを境界するシャロートレンチアイソレーション領域に重なるウィングを有しない、浮遊ゲートと、
前記ドレイン領域に接続されたソースと、ドレインと、選択ゲート信号に接続されるゲートとを有するゲーティングトランジスタであり、ビットライン電圧信号を前記ドレイン領域に選択的に印加するゲーティングトランジスタと、
を有し、
当該メモリセルは、前記浮遊ゲートの上方に配置される制御ゲートにより形成される静電容量の、前記浮遊ゲートおよび前記制御ゲートの総静電容量に対する比であるカップリング係数を有しており、該カップリング係数は、５０％より小さく、
当該メモリセルは、前記浮遊ゲートに電荷を置くプログラム装置と接続され、該プログラム装置は、
前記制御ゲートに第１の正電圧を印加する手段と、
前記ドレイン領域に第２の正電圧を印加する手段であって、第２の正電圧は、第１の正電圧の中間程度の電圧である、手段と、
前記ゲーティングトランジスタの前記ゲートに第３の正電圧を印加する手段であって、第３の正電圧は、第１の正電圧よりも高い電圧である、手段と、
前記ソース領域に接地基準電圧を印加する手段と、
を有し、
第３の正電圧は、およそ＋１５Ｖからおよそ＋２２Ｖである、
不揮発性メモリセル。
【請求項２】
第１の正電圧は、およそ＋１０．０Ｖからおよそ＋１２．０Ｖである、請求項１記載の不揮発性メモリセル。
【請求項３】
第２の正電圧は、およそ５．０Ｖである、請求項１記載の不揮発性メモリセル。
【請求項４】
第３の正電圧を印加する手段、第１の正電圧を印加する手段、第２の正電圧を印加する手段、及び前記接地基準電圧を印加する手段は、第３の正電圧、第１の正電圧、第２の正電圧、及び前記接地基準電圧を、およそ１μｓから１００μｓの時間にわたって印加する、請求項１記載の不揮発性メモリセル。
【請求項５】
基板上に形成された不揮発性メモリアレイであって、
複数個のロウとコラムに配列した複数の不揮発性メモリセルであり、各不揮発性メモリセルが、
前記基板の表面内に配置されたソース領域、
前記ソース領域と距離を隔てて前記基板の前記表面内に配置されたドレイン領域、
前記ソース領域と前記ドレイン領域との間のチャネル領域において前記表面上に配置されたトンネル絶縁層、
前記トンネル絶縁層上に配置された浮遊ゲートであり、前記ソース領域の辺縁と前記ドレイン領域の辺縁とに揃えられ、前記ソース領域の辺縁と前記ドレイン領域の辺縁との幅によって制限される幅を有する浮遊ゲート、
前記浮遊ゲートから絶縁層によって分離された、前記浮遊ゲートの上方の制御ゲート、及び
前記ドレイン領域に接続されたソースと、ビットラインに接続されたドレインと、選択ゲート信号に接続されるゲートとを有するゲーティングトランジスタであり、ビットライン電圧信号を前記ドレイン領域に選択的に印加するゲーティングトランジスタ、
を有する、複数の不揮発性メモリセルと、
複数のビットラインであり、各ビットラインが一つのコラムの不揮発性メモリセル群の全ての不揮発性メモリセルの前記ドレイン領域と接続されている、複数のビットラインと、
複数のソースラインであり、各ソースラインが一つのロウの不揮発性メモリセル群の全ての不揮発性メモリの前記ソース領域と接続されている、複数のソースラインと、
複数のワードラインであり、各ワードラインが一つのロウの不揮発性メモリセル群の全ての不揮発性メモリの前記制御ゲートと接続されている、複数のワードラインと、
前記基板内に形成され、前記複数の不揮発性メモリセルの各々を絶縁するシャロートレンチアイソレーション領域であり、前記複数の不揮発性メモリセルの各不揮発性メモリセルの前記浮遊ゲートの前記幅が前記ソース領域の前記辺縁と前記ドレイン領域の前記辺縁との前記幅によって制限されることにより、前記浮遊ゲートは、前記不揮発性メモリセルを境界する該シャロートレンチアイソレーション領域に重なるウィングを有しない、シャロートレンチアイソレーション領域と、
複数の選択ラインであり、各選択ラインが一つのロウの不揮発性メモリセル群の各不揮発性メモリセルの前記ゲーティングトランジスタの前記ゲートに接続されている、複数の選択ラインと、
を有し、
前記複数の不揮発性メモリセルは、前記浮遊ゲートに電荷を置くプログラム装置と接続され、該プログラム装置は、
選択された不揮発性メモリセルの前記制御ゲートに接続されたワードラインに第１の正電圧を印加する手段と、
前記選択された不揮発性メモリセルの前記ドレイン領域に接続されたビットラインに第２の正電圧を印加して、該第２の正電圧が前記ドレイン領域に伝送されるようにする手段であって、第２の正電圧が、第１の正電圧の中間程度の電圧である、手段と、
前記選択された不揮発性メモリセルの前記ソース領域に接続されたソースラインに接地基準電圧を印加する手段と、
前記選択された不揮発性メモリセルの前記ゲーティングトランジスタの前記ゲートに接続された選択ラインに第３の正電圧を印加する手段であって、第３の正電圧が、第１の正電圧よりも高い電圧である、手段と、
を有し、
各メモリセルは、前記制御ゲートにより形成される静電容量の、前記浮遊ゲートおよび前記制御ゲートの総静電容量に対する比であるカップリング係数を有しており、該カップリング係数は５０％より小さく、
第３の正電圧は、およそ＋１５Ｖからおよそ＋２２Ｖである、
不揮発性メモリアレイ。
【請求項６】
第１の正電圧は、およそ＋１０．０Ｖからおよそ＋１２．０Ｖである、請求項５記載の不揮発性メモリアレイ。
【請求項７】
第２の正電圧は、およそ５．０Ｖが前記ドレイン領域に印加されるよう、およそ６．０Ｖにされる、請求項５記載の不揮発性メモリアレイ。
【請求項８】
第３の正電圧を印加する手段、第１の正電圧を印加する手段、第２の正電圧を印加する手段、及び前記接地基準電圧を印加する手段は、第３の正電圧、第１の正電圧、第２の正電圧、及び前記接地基準電圧を、およそ１μｓから１００μｓの時間にわたって印加する、請求項５記載の不揮発性メモリアレイ。
【請求項９】
不揮発性メモリアレイの操作方法であって、
前記不揮発性メモリアレイを基板上に形成するステップであり、該形成するステップは、
複数個の不揮発性メモリセルを複数のロウとコラムに配列するステップであり、各不揮発性メモリセルが、
前記基板の表面内に配置されたソース領域、
前記ソース領域と距離を隔てて前記基板の前記表面内に配置されたドレイン領域、
前記ソース領域と前記ドレイン領域との間のチャネル領域において前記表面上に配置されたトンネル絶縁層、
前記トンネル絶縁層上に配置された浮遊ゲートであり、前記ソース領域の辺縁と前記ドレイン領域の辺縁とに揃えられ、前記ソース領域の辺縁と前記ドレイン領域の辺縁との幅によって画定される幅を有する浮遊ゲート、および、
前記浮遊ゲートから絶縁層によって分離された、前記浮遊ゲートの上方の制御ゲート、
を有する、ステップと、
少なくとも１つの不揮発性メモリセルを、１つの不揮発性メモリセルの前記ドレイン領域に接続されたソースと、ビットラインに接続されたドレインと、選択ゲート信号を受信するように接続されたゲートとを有するゲーティングトランジスタに直列に接続するステップであり、該ゲーティングトランジスタはビットライン電圧信号を前記ドレイン領域に選択的に印加する、ステップと、
複数のビットラインを、各ビットラインが一つのコラムの不揮発性メモリセル群の全ての不揮発性メモリセルの前記ドレイン領域と接続されるように、形成するステップと、
複数のソースラインを、各ソースラインが一つのロウの不揮発性メモリセル群の全ての不揮発性メモリの前記ソース領域と接続されるように、形成するステップと、
複数のワードラインを、各ワードラインが一つのロウの不揮発性メモリセル群の全ての不揮発性メモリの前記制御ゲートと接続されるように、形成するステップと、
複数の選択ラインを、各選択ラインが一つのロウの不揮発性メモリセル群のうちの前記少なくとも１つの不揮発性メモリセルの前記ゲーティングトランジスタの前記ゲートに接続されるように、形成するステップと、
を有する、形成するステップと、
選択された不揮発性メモリセルをプログラムするステップであり、
該選択された不揮発性メモリセルの前記制御ゲートに接続された前記ワードラインに第１の正電圧を印加し、
該選択された不揮発性メモリセルの前記ドレイン領域に接続された前記ビットラインに第２の正電圧を印加して、該第２の正電圧が前記ドレイン領域に伝送されるようにし、第２の正電圧が、第１の正電圧の中間程度の電圧であり、
該選択された不揮発性メモリセルの前記ソース領域に接続された前記ソースラインに接地基準電圧を印加し、
前記基板に前記接地基準電圧を印加して、該選択された不揮発性メモリセルの前記制御ゲートと前記チャネル領域との間に第１の正電圧が印加され、且つ
該選択された不揮発性メモリセルの前記ゲーティングトランジスタの前記ゲートに接続された前記選択ラインに、およそ＋１５Ｖからおよそ＋２２Ｖの第３の正電圧を印加することであって、第３の正電圧が、第１の正電圧よりも高い電圧である、
ことによって、該選択された不揮発性メモリセルの前記浮遊ゲート上に電荷を置く、プログラムするステップ、
を有する方法。
【請求項１０】
第１の正電圧は、およそ＋１０．０Ｖからおよそ＋１２．０Ｖである、請求項９記載の方法。
【請求項１１】
第２の正電圧は、およそ５．０Ｖが前記ドレイン領域に印加されるよう、およそ６．０Ｖにされる、請求項９記載の方法。
【請求項１２】
第１の正電圧、第２の正電圧および前記接地基準電圧を印加することは、１μｓからおよそ１００μｓの時間にわたって実行される、請求項９記載の方法。
【請求項１３】
選択された不揮発性メモリセルを消去するステップを更に含み、該選択された不揮発性メモリセルの前記制御ゲートに接続された前記ワードラインに負電圧を印加するとともに前記ソース領域に接続された前記ソースラインに接地基準電極を印加して、該選択された不揮発性メモリセルの前記制御ゲートと前記チャネル領域との間に該負電圧が印加されるようにすることによって、前記浮遊ゲートから電荷が除去され、前記負電圧と第３の正電圧との絶対値がおよそ等しい、請求項９記載の方法。
【請求項１４】
前記負電圧は、およそ−１５Ｖからおよそ−２２Ｖである、請求項１３記載の方法。
【請求項１５】
前記選択された不揮発性メモリセルを消去するステップは更に、前記選択された不揮発性メモリセルの前記ソース領域に接続された前記ソースラインおよび前記選択された不揮発性メモリセルの前記ドレイン領域に接続された前記ビットラインを分離し、前記ソース領域及び前記ドレイン領域を浮遊させることを有する、請求項１３記載の方法。
【請求項１６】
前記選択された不揮発性メモリセルを消去するステップは更に、前記選択された不揮発性メモリセルの前記ソース領域に接続された前記ソースライン、及び前記選択された不揮発性メモリセルの前記ドレイン領域に接続された前記ビットラインに、接地基準電圧を印加することを有する、請求項１３記載の方法。
【請求項１７】
前記不揮発性メモリセルを消去するステップは、およそ１ｍｓからおよそ１ｓの時間にわたって実行される、請求項１３記載の方法。
【請求項１８】
第３の正電圧、第１の正電圧、第２の正電圧及び前記接地基準電圧を印加することは、およそ１μｓからおよそ１００μｓの時間にわたって行われる、請求項９記載の方法。
【請求項１９】
前記選択された不揮発性メモリセルを消去するステップは更に、
前記選択された不揮発性メモリセルの前記制御ゲートに接続された前記ワードラインに負電圧を印加して、前記選択された不揮発性メモリセルの前記制御ゲートと前記チャネル領域との間に該負電圧が印加されるようにすることであって、第１の負電圧と第３の正電圧との絶対値がおよそ等しい、且つ
前記選択された不揮発性メモリセルの前記ゲーティングトランジスタの前記ゲートに接続された前記選択ラインに接地基準電圧を印加する
ことを有する、請求項９記載の方法。
【請求項２０】
前記不揮発性メモリセルを消去するステップは、およそ１ｍｓからおよそ１ｓの時間にわたって実行される、請求項１９記載の方法。
【請求項２１】
前記負電圧は、およそ−１５Ｖからおよそ−２２Ｖである、請求項２０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発ＩＣメモリに関し、特に電気的消去可能プログラマブルメモリＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read-Only  Memory）およびフラッシュメモリに関する。
【背景技術】
【０００２】
公知の浮遊ゲート不揮発メモリ（floating  gate  nonvolatile  memory）の構造および応用は周知のように、浮遊ゲート不揮発メモリは三種ある。ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュメモリであり、ＥＰＲＯＭのプログラムは電気的に電子を浮遊ゲートに注入し、紫外線でＥＰＲＯＭの浮遊ゲートのプログラミング電子を消去する。ＥＥＰＲＯＭとフラッシュメモリの個々のセル（individual  cell）は構造上似ているが、異なる組織も備えており、ＥＥＰＲＯＭおよびフラッシュメモリはチャネルホット電子注入またはＦＮトンネル（Fowler-Nordheim  Tunneling）によってトンネル酸化膜を通過し電子を浮遊ゲートに伝送し、プログラミングを行い、ＥＥＰＲＯＭおよびフラッシュメモリの消去は通常ＦＮトンネル電流でトンネル酸化膜を通過して行う。
【０００３】
不揮発メモリの主な利用は、マイクロプロセッサまたはマイクロコントロールシステムの恒久メモリとして使用し、その発展は、マイクロプロセッサの恒久プログラムメモリは典型的マスクＲＯＭによる構成から、後のＥＰＲＯＭによる構成へ、プログラムメモリの修正は実体のメモリ改修を必要とした。マイクロプロセッサのプログラム更新の必要がますます重要となったからである。そこでバイト書き換えタイプＥＥＰＲＯＭ（byte-alterable  EEPROM）が発展され、システムに書き換え可能なメモリを提供した。このほかマイクロプロセッサとマイクロコントローラの応用がより普及したため電源をオフにしたとき恒久的に保存でき失効したり消失したりしないことが要求され、大多数の利用においてプログラムはたびたびは書き換えられないが、一方でデータは常に書き換えが行われる。
【０００４】
プログラムメモリは以下に分けられる。設定（コンフィギュレーション）、追跡（トレーサビリティ）、起動プログラム（ブートプログラム）またはメインプログラム、データは任意の外部からシステムに入力された情報を含み、たとえば応用プログラム、計器、レコーダ、またはヒストリー用途または電源オフやパワーロスが生じた際に操作の連続性を維持するために必要なセンサデータなどで、データメモリは基本的にすべての使用寿命中にたびたび書き換えられる。
【０００５】
プログラムメモリは通常フラッシュメモリ内に構築され、フラッシュメモリの一度に消去するメモリは普通非常にサイズが大きく、８ＫＢ（64K-bit）から６４ＫＢ（512K-bit）のセクタを単位としており、一方データメモリは通常ＥＥＰＲＯＭ内に構築され、データメモリに用いるＥＥＰＲＯＭは消去できるセグメントを必ず備えて、消去サイズはバイト単位（8ビット）、ページ単位（128バイト）更にはチップ全体とすることができる。
【０００６】
ＥＥＰＲＯＭおよびフラッシュメモリの再プログラミング能力はシステム中の該コンポーネントが書き換えできることで、最低のハードウエアまたはソフトウエアの困難度を備え、書き換え回数がこのコンポーネントの耐久性を決定する。不揮発性は電流を印加しないときにコンポーネントが使用寿命期間内にデータを保存できること、使用寿命期間がコンポーネントのデータ保存能力を決定し、耐久性とデータ保存の信頼性は故障率と関連し、故障率が低いことが要求される。
【０００７】
フラッシュメモリをプログラムメモリとして使用すると、その再プログラミングの回数は最小で、データ保存は最長、耐久性要求は最低であり（約１００，０００回のプログラム／消去（program/erase  cycles））、反対にＥＥＰＲＯＭをデータメモリとして使用すると、重複して書き換えできる必要がありまた耐久性も高くなくてはならない（百万回を超えるプログラム／消去）。
【０００８】
百万回に上るプログラミング／消去および１バイト単位の消去セグメント（single−byte  erase  segment）を備えるようにするために、従来のＥＥＰＲＯＭは非常に大きなセルサイズ（およそ技術最小フィーチャーサイズの１００倍）を使用し、一方フラッシュメモリはずっと小さいセルサイズ（おおよそ技術最小フィーチャーサイズの１０倍）を備えている。
【０００９】
高データ変換率を必要とする使用において、以上に述べたデータメモリのように、不揮発メモリは比較的速いデータ改変（プログラム／消去）周期が求められ、そのためＥＥＰＲＯＭは１ミリ秒（ｍｓ）の書き込みまたはプログラム速度が要求される。一方フラッシュメモリは１００ミリ秒での書き込み速度を許容できる。
【００１０】
図１から図４に示すように、高知の浮遊ゲートメモリセルで、フラッシュメモリセル１０はｐ型基板２内に形成され、ｎ+ドレイン領域６およびｎ+ソース領域４は該ｐ型基板２内にある。
【００１１】
薄いゲート誘電層またはトンネル酸化膜（tunnneling  oxide）８を該ｐ型基板２の表面上に蒸着し、多結晶シリコン浮遊ゲート（poly-crystalline  silicon  floating  gate）１２をドレイン領域６およびソース領域４の間のチャネル５情報のトンネル酸化膜８表面上に形成し、多結晶シリコン層間誘電層１４を浮遊ゲート１２上に配置して、浮遊ゲート１２と制御ゲート１６を形成する第二多結晶シリコン層とを隔離する。
【００１２】
大多数のＥＥＰＲＯＭおよびフラッシュメモリの使用において、ｐ型基板２は基板バイアスに接続し、その大部分は接地基準電圧（０Ｖ）とし、ソース領域４はソースライン端子２２を経てソース電圧発生器に接続し、制御ゲート１６はワードライン端子２０を経て制御ゲート電圧発生器に接続し、ドレイン領域６は層間コンタクト２４を経てビットラインに接続し、さらにビットライン電圧発生器に接続する。
【００１３】
ＳＴＩ（shallow  trench  isolation）２６によりメモリセル１０と基板上に位置する隣接するメモリセルまたはＩＣ回路とを分離し、該ＳＴＩ２６は一層の分離を提供して、隣接するメモリセルのいかなる操作による干渉信号からも分離する。
【００１４】
周知のように、制御ゲート１６と浮遊ゲート１２のカップリング係数は引き起こす電子が浮遊ゲート１２に向かってまたは浮遊ゲート１２を離れてトンネル酸化膜８の両端に印加する電圧の大きさを決める鍵であり、そのため浮遊ゲート１２カップリング係数を大きく維持したい。この目的を達成するために、浮遊ゲート１２はＳＴＩ２６を超えて延伸していわゆるウイング２８を形成し、ウイング２８は制御ゲート１６に印加される電圧を下げ、なおかつ電子が浮遊ゲート１２に向かうかまたは浮遊ゲート１２を離れるようにする。しかし該ウイングはメモリセル１０の最小寸法の設計を制限してしまう。
【００１５】
公知の操作に基づき、メモリセル１０のプログラムをワードライン２０を経て制御ゲートに高い電圧（１０Ｖ程度）を印加して、ドレイン電圧発生器ＶＤを適当な高電圧（５Ｖ程度）に設定し、ソース電圧発生器ＶＳは接地基準電圧０Ｖに設定し、これらの電圧はドレイン領域６に近いチャネル５に熱電子が発生し、これらの熱電子は加速してトンネル酸化膜８を通過できる十分なエネルギーを備え、浮遊ゲート１２上にトラップされ、トラップした熱電子はメモリセル１０が形成する電界効果トランジスタの臨界電圧（threshold  voltage）の３から５ボルトへの増加を引き起こし、トラップした熱電子が引き起こした臨界電圧の変化は、メモリセルの未プログラム状態であるロジック１からロジック０へのプログラムを起こす。
【００１６】
従来、メモリセルの消去はワードライン２０を大きい負電圧（−１８Ｖ程度）に設定し、ビットライン１８およびソースライン２２は分け、ドレイン領域６およびソース領域４を浮遊させ、一方ビットライン１８およびソースライン２２を連結し、ドレイン領域６およびソース領域２２を接地基準電圧に接続し、このような状況下で、一大電場が生まれてチャネル領域５のトンネル酸化膜８上に跨り、この電場は浮遊ゲート１２にトラップしている電子をチャネル領域５、ドレイン領域６、ソース領域４へと流し、その後ＦＮトンネルによって電子が浮遊ゲート１２から放出され、トラップした電子の放出により臨界電圧が変化し、メモリセルは消去（未プログラム）状態になる。
【００１７】
メモリセルにロジック１を書き込もうとするとき、メモリセルはプログラムされず、浮遊ゲート１２上には電子がないかまたはきわめて少なく、そのためメモリセルを消去しようとすると、大きな負電圧をワードライン２０を経て制御ゲート１６上に印加して、メモリセル１０を過消去にする。実際には正電荷が浮遊ゲート１２上に蓄積され、この現象はメモリセル１０の電界効果トランジスタ１０のディプレッションモード（depletion-mode）を引き起こす。
【００１８】
ドレイン領域６およびソース領域４が短絡し、この状況が発生すると、選定されたメモリセルはアレイの同一ビットライン上に過消去メモリセル１０があるためにデータ誤読が起こる。この問題を克服するために、図５から図７に示すように、選択ゲートトランジスタ（ＳＴｘ）３０をメモリセル１０とソースライン２２の間に配置し、選択ゲートトランジスタ（ＳＴｘ）３０がオフ状態を維持するとき、いかなる過電流がメモリセル１０を流れるのも防止できる。
【００１９】
いま、図５から図７を参照しながら、さらに公知のダブルトランジスタメモリセルについて説明する。メモリセル１０はｐウェル３６内に形成し、ｐウェルはｐ型基板２上にあるｎウェル３４内に形成し、ｎ+ドレイン領域６およびｎ+ソース領域４はｐウェル３６内に形成する。
【００２０】
薄いトンネル酸化膜８をこのｐ型基板２の表面に蒸着し、多結晶シリコン浮遊ゲート１２をドレイン領域６およびソース領域４の間のチャネル領域５情報のトンネル酸化膜８表面に形成し、多結晶シリコン層間誘電層１４を浮遊ゲート１２上に配置し、浮遊ゲート１２と制御ゲート１６を形成する第二多結晶シリコン層とを分離する。
【００２１】
基本的に、ソース領域４は選択ゲートトランジスタ３０のドレイン領域であり、選択ゲートトランジスタ３０のソース領域３８とメモリセル１０のドレイン領域６およびソース領域４は同時に形成され、選択ゲートトランジスタ３０のゲート４０はメモリセル１０のソース領域４と選択ゲートトランジスタ３０のソース領域３８の間のゲート酸化膜３９の上に配置する。
【００２２】
トンネル酸化膜８が形成されると、ゲート酸化膜３９はメモリセル１０のソース領域４と選択ゲートトランジスタ３０のソース領域３８の間に位置するチャネル領域に形成され、ゲート４０は選択制御ラインＳＧに接続され、選択信号を選択ゲートトランジスタ３０へ伝導して、メモリセルの過消去の衝撃を制御する。
【００２３】
大多数のダブルトランジスタを備えた構造のＥＥＰＲＯＭまたはフラッシュメモリの使用においては、ｐウェル３６を基板バイアスに接続し、その大部分は接地基準電圧（０Ｖ）であり、選択ゲートトランジスタ３０のソース領域３８はソースライン端子２２を経てソース電圧発生器に接続し、制御ゲート１６はワードライン端子２０を経て制御ゲート電圧発生器に接続し、選択ゲートライン３２は選択信号発生器に接続するようにして、選択信号を選択ゲートトランジスタ３０のゲート４０に提供できるようにし、ドレイン領域６は層間コンタクト２４を経てビットライン１８に接続し、さらにビットライン電圧発生器に接続する。
【００２４】
メモリユニット１０および選択ゲートトランジスタ３０はＳＴＩ（shallow  trench  isolation）２６によって基板上の隣接するメモリセルまたはＩＣ回路と分離され、ＳＴＩ２６は一層の隔離を提供して、隣接するメモリセルからのいかなる操作干渉信号をも隔離する。
【００２５】
周知のとおり、および上述のとおり、浮遊ゲートはＳＴＩ２６を越えて延伸してウイング２８を形成し、ウイング２８で制御ゲート１６に印加される電圧を低くすることができ、電子が浮遊ゲート１２に向かってまたは浮遊ゲートから離れて流れるようにできるが、ウイングがあるとメモリセル１０の最小設計が制限される。
【００２６】
メモリセル１０のプログラムはメモリセル１０のドレイン領域６の電圧を＋１５．０Ｖ以上に設定し、制御ゲート１６を接地基準電圧に設定し、ソース領域４はソースラインと接続させずに浮遊させて漏電を防ぎ、ドレイン領域６およびチャネル領域５に印加する電圧＋１５．０Ｖはビットライン８から接続し、ゲート４０は選択ゲートライン３２を経て接地基準電圧に設定し、これにより高電圧のドレイン領域およびチャネル領域５は電子が浮遊ゲート１２からドレイン領域６へトンネルするＦＮトンネルを起こす。
【００２７】
従来は、メモリセルの消去はワードラインおよび制御ゲート１６をバイアスおよそ＋１５．０Ｖ〜＋１７．０Ｖに設定し、ドレイン領域６はワードライン１８を経て、ソースエリア４は選択ゲートトランジスタ３０およびソースライン２２を経て接地基準電圧に接続し、選択ゲートトランジスタ３０のゲート４０に＋３．０Ｖ〜＋５．０Ｖの電圧を印加し、ビットライン１８に接地基準電圧を印加し、ドレイン領域６の接地基準電圧に設定されるようにする。
【００２８】
公知のその他の構造のメモリセルは、制御ゲートと浮遊ゲートを緊密に結合する面積を増加することでカップリング係数を増加し、その他の構造は効果的に選択ゲートトランジスタとメモリセルを結合してメモリセルのサイズを改善しており、またほかの構造でさらに多くのゲートトランジスタを提供して、メモリセルとビットラインおよびソースラインを隔離し、ビットラインおよびソースラインに接続したメモリセルの操作による干渉を避けている。これらのその他の構造を以下に説明する。
【００２９】
特許文献１（Sakui、他）では、メモリセルおよびこのメモリセルを間に挟む２個の選択トランジスタを備えた不揮発メモリセルを提供し、１ブロックの不揮発メモリセルには制御ゲートラインを備え、不揮発メモリセルは一本の制御ゲートラインに接続されてページを形成し、ラッチ機能を備えたセンサ増幅器はビットラインに接続し、データ書き換え操作では、１ページのメモリセルデータがセンス増幅器へと読み取られ、データが感知されてセンス増幅器に保存されると、ページ消去を開始し、センス増幅器内のデータのプログラムは１ページのメモリセル内で行われ、再プログラムの前に、センス増幅器ないのデータはバイトまたはページデータプログラムの書き換えが許可される。
【００３０】
特許文献２（Noda）はデータ再プログラムモードを備えた不揮発半導体メモリデバイスを示した。このメモリはメモリセルアレイと、ページアドレス信号に基づき選定してメモリセルにプログラムする１ページのデータを保存するデータバッファを備え、このメモリはさらに、内部行アドレス発生回路を備え、ページアドレス信号を発生してページの行アドレスを入力し、ページバッファに保存されているデータをメモリセルに伝送し、内部行アドレス発生回路が生成した行アドレスを受信する行デコーダを備え、データ再プログラムモードを備えた制御回路を備え、データ再プログラムモードはページアドレス信号に基づいて選定したメモリセル内に保存された１ページのデータを消去し、またページバッファに保存された１ページのデータを選定されたメモリセル内にプログラムする。
【００３１】
特許文献３（Shum）はダブルトランジスタセルＮＯＲ構造のフラッシュメモリを提供した。浮遊ゲートトランジスタを選択トランジスタと関連ビットラインの間に配置し、このフラッシュメモリをトリプルウェル上に蒸着し、且つＦＮトンネルメカニズムに基づき操作し、メモリセルのプログラムはキャリアがチャネル領域からゲート酸化膜を通って浮遊ゲートへとトンネルし、ドレイン領域またはソース領域から浮遊ゲートへのトンネルではない。
【００３２】
特許文献４（Georgakos、他）はソース側選択のダブルトランジスタ・メモリセルを備えたＥＥＰＲＯＭを提供している。プログラムメモリセルが必要とする電圧はソースラインから伝達される。
【００３３】
特許文献５（Pockrandt、他）は不揮発ダブルトランジスタ・メモリセルに関し、Ｎ型チャネル選択トランジスタとＮ型チャネルメモリトランジスタを備え、このメモリセルの駆動回路はＰ型チャネル伝送トランジスタを含み、伝送チャネルはメモリセル前の列ラインに接続する。
【００３４】
特許文献６（Verhaar、他）は一種のＥＥＰＲＯＭセルを示している。図５から図７に示す選択トランジスタに類似した高圧トランジスタを設け、ｎウェルとは配置が異なり、ｐ型チャネル高圧トランジスタは大方ｐ型チャネルロジックトランジスタと同じ製造プロセスで製造され、そのため製造プロセス数が制限される。
【００３５】
特許文献７（Dormans、他）は浮遊ゲートメモリセルを示した。制御ゲートと浮遊ゲートの間に大キャパシタカップリングを備え、制御ゲートキャパシタを浮遊ゲート上のほぼ平面を呈した部分および少なくともソース領域とドレイン領域に面した浮遊ゲート側壁部分にカップリングして、選択ゲート上のほぼ平面を呈した部分の上方で終わる。この特許は半導体デバイスを提供し、その制御ゲートとメモリセルの浮遊ゲートの間に大キャパシタカップリングを備えてカップリング係数を増加させている。
【００３６】
特許文献８（Lee、他）の発明者は本発明と同じであり、ビット書き込み能力を備えたフラッシュメモリのＯＲ平面メモリセルアレイを示し、ＥＥＰＲＯＭのメモリセルアレイは行と列に配列した不揮発メモリセルを含み、同じメモリブロック内の不揮発メモリセルのソース領域は制御ゲートを経てメインソースラインに接続され、同様に、同じメモリブロック内の不揮発メモリユニットのドレイン領域はメインビットラインに接続され、行方向の分離したソース領域とドレイン領域はビット書き込み能力を設計され、選択された不揮発メモリセルの書き込み（消去またはプログラム）はＦＮトンネル方式で達成する。これは、選択されなかった不揮発メモリセルに、プログラムまたは消去が電圧を印加されることを禁止するからである。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】米国特許第6,370,081号
【特許文献２】米国特許第6,400,604号
【特許文献３】米国特許第6,307,781号
【特許文献４】米国特許第6,212,102号
【特許文献５】米国特許第6,266,274号
【特許文献６】米国特許第6,174,759号
【特許文献７】米国特許第6,326,661号
【特許文献８】米国特許第5,748,538号
【発明の概要】
【発明が解決しようとする課題】
【００３８】
本発明は、不揮発メモリアレイを提供することを課題とする。フラッシュメモリに合併されるシングルトランジスタメモリセルおよびＥＥＰＲＯＭに合併されるダブルトランジスタメモリセルを備えるようにすることである。
【００３９】
本発明は、また、シングルトランジスタフラッシュ不揮発メモリセルを提供することをもうひとつの課題とする。低カップリング係数の浮遊ゲートを備えてメモリセルを縮小できるようにする。
【００４０】
本発明はまた、ダブルトランジスタＥＥＰＲＯＭ不揮発メモリユニットを提供することをもうひとつの課題とする。低カップリング係数の浮遊ゲートを小型選択トランジスタに直列接続して、メモリユニットを縮小できるようにする。
【００４１】
本発明は、さらに、メモリアレイを提供することを課題とする。フラッシュメモリセルおよびＥＥＰＲＯＭメモリセルは同じ製造工程技術を用いて同じ基板上に整合できるようにする。
【課題を解決するための手段】
【００４２】
これらの課題の少なくともひとつ及び他の課題を達成するため、不揮発メモリアレイを基板上に形成し、この不揮発メモリアレイは行と列に配列した不揮発メモリセルを備え、各不揮発メモリセルは基板表面に配置したソース領域とドレイン領域を備え、このドレイン領域とソース領域は距離を隔てて配置して、基盤内にチャネル領域を形成し、トンネル絶縁層をソース領域とドレイン領域の間のチャネル領域表面に配置し、浮遊ゲートをこのトンネル絶縁層の上に配置し、この浮遊ゲートとソース領域の辺縁とドレイン領域の辺縁とをつき合わせ、且つソース領域辺縁およびドレイン領域辺縁の幅により区切られる幅を備え、制御ゲートを浮遊ゲートの上に備え、且つ一層の層間絶縁層によって浮遊ゲートと分離し、浮遊ゲートと制御ゲートは５０％より小さいカップリング係数を備え、ウイングはなく、不揮発メモリセルの寸法を縮小できる。
【００４３】
各行の不揮発メモリは一本のビットラインを有してその行の不揮発メモリセル上のすべての不揮発メモリセルのドレイン領域を接続し、同様に、各列の不揮発メモリセルは一本のソースラインを有してその列の不揮発メモリセル上のすべての不揮発メモリセルのソース領域を接続し、この不揮発メモリアレイは一本のワードラインを有して各列の不揮発メモリセル上のすべての不揮発メモリセルのゲートを接続する。
【００４４】
不揮発メモリセルがシングルトランジスタ不揮発メモリセルを備えた状況で、選択された不揮発メモリセルのプログラムは、まず適当な高い正電圧約＋１０Ｖ〜＋１２Ｖを選択された不揮発メモリセルの制御ゲートに接続されたワードラインに印加して、電荷を選択された不揮発メモリの制御ゲートに置き、中程度の正電圧約５Ｖを選択された不揮発メモリセルのドレイン領域に接続されたビットラインに印加し、中程度の正電圧をドレイン領域に伝送されるようにし、接地基準電圧をその選択されたふきはつのメモリセルのソース領域に接続されたソースラインに印加する。
【００４５】
適当な高い正ゲート電圧、中程度の正ドレイン電圧および接地基準ソース電圧を印加したシングルトランジスタフラッシュメモリセルのプログラム時間はおよそ１〜１００マイクロ秒（μＳ）の間である。
【００４６】
シングルトランジスタを備えた選択されたメモリセルの消去は、非常に高い負電圧約−１５Ｖ〜−２２Ｖを印加して、負電荷を浮遊ゲートから選択されたメモリセルに接続した制御ゲートのワードラインへと除去する。
【００４７】
選択されたメモリセルのソース領域に接続したソースラインおよび選択されたメモリセルのドレイン領域に接続されたビットラインは、そのソース領域およびドレイン領域を浮遊させ、一方、この選択された不揮発メモリセルを消去するとき、接地基準電圧をこの選択された不揮発メモリセルのソース領域に接続したソースラインおよび選択された不揮発メモリセルのドレイン領域に接続されたビットラインに印加し、不揮発メモリセルの消去時間はおおよそ１ミリ秒（ｍＳ）から１秒の間である。
【００４８】
不揮発シングルトランジスタフラッシュメモリアレイは不揮発メモリセルを備え、ビットラインアレイ・アーキテクチャを分割するゲートトランジスタを備え、このゲートトランジスタは第一金属線を経て浮遊ゲートを備えたトランジスタのドレイン領域に接続するソース領域を備え、またこのゲートトランジスタは第二金属線を経てメインビットラインに接続するドレイン領域、ならびに選択ラインに接続するゲートを備えて、選択ゲート信号を受信し、選択的にビットライン電圧信号をこのドレイン領域に印加できるようにする。不揮発メモリアレイはさらにゲート選択ラインを備えて、各ゲート選択ラインは一列の不揮発メモリセルの各不揮発メモリセルゲートトランジスタのゲートに接続する。
【００４９】
電荷を不揮発メモリセルの制御ゲート上に置くプログラムは、まず適当な高い正電圧約＋１０〜＋１２Ｖを選択された不揮発メモリセルの制御ゲートに接続したワードラインに印加し、中程度の正電圧約６Ｖを選択された不揮発メモリセルのゲートトランジスタのドレイン領域に接続したメインビットラインに印加して、中程度の正電圧５Ｖが浮遊ゲートを備えたトランジスタのドレイン領域に伝送されるようにし、接地基準電圧を選択された不揮発メモリセルの浮遊ゲートを備えたトランジスタのソース領域に接続したソースラインに印加し、非常に高い正電圧を選択された不揮発メモリセルのゲートトランジスタのゲートに接続した選択ラインに印加する。
【００５０】
非常に高い正選択ゲート電圧、適当な高い正制御ゲート電圧、中程度の正ビットライン電圧および接地基準電圧を印加して選択された不揮発メモリセルをプログラムする時間は約１〜１００マイクロ秒（μ秒）の間である。
【００５１】
選択された不揮発メモリセルの浮遊ゲート上の電荷除去を行う消去は、まず非常に高い負電圧約−１５Ｖ〜−２２Ｖを選択された不揮発メモリセルのゲートトランジスタの制御ゲートに接続したワードラインに印加し、選択信号を接地基準電圧に設定して且つ選択された不揮発メモリセルのゲートトランジスタのゲートに接続した選択ラインに印加し、ソースラインを選択された不揮発メモリセルの浮遊ゲートを備えたトランジスタのソース領域に接続し、且つビットラインを選択された不揮発メモリセルのゲートトランジスタのドレイン領域に接続する。
【００５２】
一方、接地基準電圧を選択された不揮発メモリセルの浮遊ゲートを備えたトランジスタのソース領域に接続したソースライン、ならびに選択された不揮発メモリセルのゲートトランジスタのドレインに接続されたビットラインに印加し、不揮発メモリセルの消去時間はおおよそ１ミリ秒（ｍＳ）から１秒の間である。
【発明の効果】
【００５３】
シングルおよびダブルトランジスタ不揮発メモリセルは寸法を縮小できるメモリアレイを提供し、同様の不揮発メモリセル構造を使用するフラッシュメモリまたはＥＥＰＲＯＭに用いることができ、これによりフラッシュメモリとＥＥＰＲＯＭを一集積回路内のディスクリートタイプメモリまたは組み込みタイプメモリとして組み合わせることができ、フラッシュメモリおよびＥＥＰＲＯＭに用いるシングルおよびダブルトランジスタ不揮発メモリセルが同様の不揮発メモリセル製造技術と消去方法を使用するため、同等の機能を持ち、本発明の不揮発メモリセルは小チップサイズ、高耐久性、高弾力の長所を備える。
【図面の簡単な説明】
【００５４】
【図１】公知のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図２】公知のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図３】公知のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図４】公知のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図５】公知のダブルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図６】公知のダブルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図７】公知のダブルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図８】本発明のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図９】本発明のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図１０】本発明のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図１１】本発明のシングルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図１２】本発明のシングルトランジスタ不揮発メモリセルの、アレイ略図である。
【図１３】本発明のダブルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図１４】本発明のダブルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図１５】本発明のダブルトランジスタ不揮発浮遊ゲートメモリセルの断面図である。
【図１６】本発明のダブルトランジスタ不揮発メモリセルのアレイ略図である。
【図１７】本発明のダブルトランジスタ不揮発メモリセルの選択ゲートトランジスタのチャネル幅と選択ゲート信号電圧の関係図である。
【図１８】本発明のフラッシュメモリ不揮発メモリセルのプログラムと消去の電圧レベル表である。
【図１９】本発明のＥＥＰＲＯＭ不揮発メモリセルのプログラムと消去の電圧レベル表である。
【図２０】本発明の不揮発メモリセルのプログラムと消去の臨界電圧分布表である。
【図２１】本発明の不揮発メモリセルのプログラムと消去の臨界電圧分布表である。
【図２２】本発明の不揮発メモリセルの臨界電圧と時間の関係図であり、本発明の不揮発メモリセルのプログラムと消去の操作時間の決定に用いる。
【図２３】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図２４】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図２５】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図２６】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図２７】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図２８】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図２９】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図３０】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図３１】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図３２】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図３３】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図３４】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図３５】基板の断面図であり、本発明のシングルトランジスタ不揮発メモリセルの形成ステップを説明する。
【図３６】基板の断面図であり、本発明のダブルトランジスタ不揮発メモリセルの形成の付加ステップを説明する。
【図３７】基板の断面図であり、本発明のダブルトランジスタ不揮発メモリセルの形成の付加ステップを説明する。
【図３８】基板の断面図であり、本発明のダブルトランジスタ不揮発メモリセルの形成の付加ステップを説明する。
【発明を実施するための形態】
【００５５】
上記のように、ＥＥＰＲＯＭ不揮発メモリはフラッシュメモリと異なり、ＥＥＰＲＯＭのバイト書き換え可能特性はデータコード保存に用い、フラッシュメモリはブロック（ページまたはフルチップ）書き換え可能でプログラムコード保存に用いる。ＥＥＰＲＯＭはたびたび更新されるデータ（data）などの情報の保存に用いるため、ＥＥＰＲＯＭはバイトを単位としたプログラムと消去の回数が多く、ＥＥＰＲＯＭはより高い耐久性がなければならず、百万回に上る高耐久性を達成するために、再プログラムと消去操作期間中に、高電圧ビットライン（プログラム）とワードライン（消去）の非選択バイトに対する干渉は除去しなければならない。このためダブルトランジスタＥＥＰＲＯＭ不揮発メモリセルの体積を小さくできないが、ビットラインプログラム干渉問題は起こらない。
【００５６】
このほか、ＥＥＰＲＯＭセルアレイのワードラインは従来分離されて、非選択バイトのワードライン消去からの干渉を避けている。一方フラッシュメモリはシングルトランジスタ不揮発メモリセルであり、小さいメモリセルを備えているが、ブロック（block）を単位としてプログラムおよび消去する時間は長くなる。メモリセルの寸法を削減し、フラッシュメモリとＥＥＰＲＯＭの整合設計を提供するために、本発明は不揮発メモリセル内にあるトランジスタを提供し、ソース領域とドレイン領域の間に位置して且つソース領域とドレイン領域の辺縁につき合わせて積層しない浮遊ゲートを備える。このほか、図１から図４および図５から図７に示すウイングは削除され、制御ゲートと浮遊ゲートのカップリング係数を低減し、低減したカップリング係数はより高い制御電圧でプログラムと消去操作の同等効率を維持する。
【００５７】
図８から図１１に示す本発明のシングルトランジスタ浮遊ゲートフラッシュメモリセルでは、不揮発メモリセル１００をｐ型基板１０２内に形成し、ｎ＋ドレイン領域（drain  region）１０４とｎ+ソース領域（source  region）１０６をこのｐ型基板１０２内に形成する。
【００５８】
薄いゲート誘電層（gate  dielectric）またはトンネル酸化膜（tunneling  oxide）１０８をｐ型基板１０２の表面に蒸着し、多結晶シリコン浮遊ゲート（poly-crystalline  silicon  floating  gate）１１２をドレイン領域１０４およびソース領域１０６の間のチャネル領域１０５上方に位置するトンネル酸化膜１０８表面上に形成し、多結晶シリコン誘電層１１４を浮遊ゲート１１２上に配置して、浮遊ゲート１１２と制御ゲート１１６を形成する第二多結晶シリコン層を分離する。
【００５９】
浮遊ゲート１１２はチャネル領域１０５上方に位置し、且つドレイン領域１０４とソース領域１０６の辺縁１１０とに揃うように制限され、このほか、図４に示すようなウイング２８はなく、浮遊ゲートはドレイン領域１０４およびソース領域１０６の辺縁１２８の幅に制限され、このためそのカップリング係数（＜５０％）は図１から図４に示す不揮発メモリセルより低くなっている。
【００６０】
フラッシュメモリ内における本発明のシングルトランジスタ不揮発メモリセルの応用では、ｐ型基板１０２を基板バイアスに接続し、その大部分の状況は接地基準電圧（０Ｖ）であり、ソース領域１０６はソースライン端子ＳＬ１２２を経てソース電圧発生器に接続し、制御ゲート１１６はワードライン端子ＷＬ１２０を経て制御ゲート電圧発生器に接続し、ドレイン領域１０４は層間コンタクト（contact）１２４を経てビットライン１１８に接続し、さらにビットライン電圧発生器に接続する。
【００６１】
メモリセル１００はＳＴＩ１２６によって基板上に位置する隣接メモリセルまたはＩＣ回路と隔離され、このＳＴＩ１２６は一層の隔離を提供し、隣接するメモリセルのいかなる操作からの干渉信号をも隔離する。
【００６２】
低くなっている制御ゲート１１６と浮遊ゲート１１２のカップリング係数を補完するため、制御ゲートに印加する電圧を増加することによって、同じ厚さのトンネル酸化膜１０８を通過するときに同等のトンネル電場を維持できるようにし、電子が浮遊ゲート１１２に向かってまたは浮遊ゲート１１２から離れて流れるようにする。本発明のシングルトランジスタフラッシュ不揮発メモリセル中で、プログラムと消去電圧は数ボルトしか必要とせず、公知のトンネル酸化膜（ＥＴＯＸ）フラッシュ技術を使用したＥＰＲＯＭより大きい。ＥＴＯＸはインテル社の登録商標である。
【００６３】
本発明の不揮発メモリセルの操作に基づき、図１８に示すように、メモリセル１００のプログラムはワードラインＷＬ１２０を経て高電圧（＋１０Ｖ〜＋１２Ｖ程度）を制御ゲート１１６に印加し、ドレイン電圧発生器を適当な高電圧（５Ｖ程度）に設定することによってビットラインＢＬ１１８およびドレイン領域１０４を適当な高電圧に設定し、ソース電圧発生器を接地基準電圧（０Ｖ）に設定してソースラインＳＬ１１２およびソース領域１０６を接地基準電圧に設定する。
【００６４】
これらの電圧により、ドレイン領域１０４に近いチャネル領域１０５は熱電子を発生し、熱電子は十分なエネルギーを備えて加速してトンネル酸化膜１０８を通過し、浮遊ゲート１１２にトラップする。トラップされた熱電子はメモリセル１００が形成する電界効果トランジスタの臨界電圧を３から５ボルトに増加させ、トラップ熱電子が引き起こした臨界電圧の変化はメモリセルを未プログラムの状態であるロジック１（logical  one）からプログラムしたロジック０（logical  zero）にする。
【００６５】
本発明のシングルトランジスタメモリセルの消去はワードラインＷＬ１２０を経てワードライン発生器および制御ゲート１１６を高負電圧−１５．０Ｖ〜−２２．０Ｖに設定し、−１８．０Ｖが最適であり、ビットライン電圧発生器およびビットラインＢＬ１１８とソースライン発生器およびソースラインＳＬ１２２は分離して、ドレイン領域１０４およびソース領域１０６を浮遊させ、一方、ビットライン電圧発生器およびビットラインＢＬ１１８とソースライン発生器及びソースラインＳＬ１２２とを接続してよく、ドレイン領域１０４およびソース領域１０６を接地基準電圧に接続させる。このような状況で、大電場が発展してチャネル領域１０５のトンネル酸化膜１０８上に跨り、この電場は浮遊ゲート１１２にトラップしている電子をＦＮトンネルでチャネル領域１０５に流す。
【００６６】
図１２に、図８から図１１に示すシングルトランジスタフラッシュ不揮発メモリセルが形成する一ブロックのフラッシュメモリアレイの使用を説明する。
【００６７】
シングルトランジスタ不揮発メモリセル１００のグループを列と行に配列し、フラッシュメモリ中でメモリセルは図８から図１１に示すような共用ｐ型基板の単一グループとしてよい。しかしその構造は一般のいわゆるトリプルウェル構造に分類できる。この中で、大ｎウェルをｐ型基板上に形成し、且つ小さいｐウェルをこのｎウェル内に配置し、不揮発メモリセル１００の大きいブロックまたはサブアレイ２００、２０５を別々のｐウェル内に形成し、アレイの各列上の各不揮発メモリセル１００ｎ制御ゲートをワードライン２２５ａ、…、２２５ｋに接続し、同様に、アレイの各列の各不揮発メモリセル１００のソースをソースライン２３０ａ、…、２３０ｋに接続し、アレイの各行の各不揮発メモリセル１００のドレインを第一金属ビットライン２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍに接続する。
【００６８】
実際には、サブアレイは垂直サブアレイ（図中未表示）を有してもよく、さらにアレイおよび制御アレイを分割するために、個別のビットライン２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍはゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍを経てメインビットライン２４５ａ、…、２４５ｍ、２５０ａ、…、２５０ｍに接続し、アレイの各行のゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍのドレインを第二金属メインビットライン２４５ａ、…、２４５ｍ、２５０ａ、…、２５０ｍに接続し、各ゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍのソースはアレイの各行の各不揮発メモリセル１００のドレインに接続し、一ブロック２００または一ブロック２０５または多ブロック２００、２０５のゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍのゲートを選択ゲートラインＳＧ２２０に接続し、各一ブロック２００、２０５のソースライン２３０ａ、…、２３０ｋはそれぞれメインソースライン２４０ａおよび２４０ｍに接続する。
【００６９】
図１８に示すように、選択されたメモリセルのプログラムは単一メモリセルの場合と同様に、プログラムしようとするメモリセルを含む（各ワードライン上の複数個のメモリセルがプログラムされる）ワードライン２２５ａ、…２２５ｋに高電圧（＋１０．０Ｖ〜＋１２．０Ｖ程度）まで電圧を印加し、ゲートラインＳＧ２２０およびゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍのゲートを非常に高い電圧（＋１５．０Ｖ〜＋２２．０ｖ程度）を印加して、ゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍを駆動する。
【００７０】
公知技術では約１０Ｖしか必要としないのに対し、ゲートラインＳＧ２２０の非常に高い電圧により、ゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍは公知の類似デバイスに比べ体積を大幅に小さく製造でき、シリコン面積を節約できる。選択された不揮発メモリセル１００を含む行の第二金属メインビットライン２４０ａ、…、２４５ｍ、２５０ａ、…、２５０ｍを適当な高電圧（５Ｖ程度）に設定し、メインソースライン２４０ａ、…、２４０ｍを接地基準電圧（０Ｖ）に設定し、前述のように、これにより選択された不揮発メモリセル１００の浮遊ゲートのチャネル熱電子が充電される。
【００７１】
選択された不揮発メモリセル１００を含まない（これらのセルは未プログラムで、消去状態のロジック１に設定されている）メインビットライン２４５ａ、…、２４５ｍ、２５０ａ、…、２５０ｍを接地基準電圧（０Ｖ）に設定し、ゲートラインＳＧ２２０を非常に高い電圧に設定して、プログラム操作期間に選択された不揮発メモリセルを含まないビットライン２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍ上のゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍを駆動し、そのため、選択された不揮発メモリセルを含まない位置ではないビットライン２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍ上の選択されなかったメモリセルのドレインは接地基準電圧（０Ｖ）に設定される。
【００７２】
選択された不揮発メモリセルを含むワードライン２２５ａ、…、２２５ｋ上の選択されなかった不揮発メモリセルは、プログラム操作期間において、その制御ゲートを非常に高い電圧（＋１０．０Ｖ〜＋１２．０Ｖ）に設定し、選択されたまたは選択されなかったブロックの各不揮発メモリセルのソースを接地基準電圧（０Ｖ）に設定する。
【００７３】
選択された不揮発メモリセルを含むビットライン２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍ上の選択されなかった不揮発メモリビットは、そのドレインを高い電圧およそ＋５．０Ｖに設定し、浮遊ゲートを備えたトランジスタのゲートおよびソースを接地基準電圧（０Ｖ）に設定してあるため、チャネル熱電子が発生する現象と選択されなかった不揮発メモリセルへの干渉を防ぐことができる。
【００７４】
選択された不揮発メモリセルと同一ブロックまたはサブアレイに位置しない不揮発メモリセルは、そのゲートライン２２０、ワードライン２２５ａ、…、２２５ｋ、ビットライン２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍ、及びソースライン２３０ａ、…、２３０ｋを接地基準電圧（０Ｖ）に設定し、サブアレイ内のいかなる干渉信号をも防ぐようにする。
【００７５】
消去はブロック全体またはサブアレイで発生し、基本的には単一メモリセルと同様に、サブアレイ内の全てのワードライン２２５ａ、…、２２５ｋを非常に高い負電圧（−１５．０Ｖ〜−２２．０Ｖ）に設定し、ゲートラインＳＧ２２０及びゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍのゲートを接地基準電圧（０Ｖ）に設定して、ゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍを停止し、サブアレイのメインビットライン２４５ａ、…、２４５ｍ、２５０ａ、…、２５０ｍ及びソースライン２３０ａ、…、２３０ｋを接地基準電圧（０Ｖ）に設定する。前述のように、これによって、ＦＮトンネルを引き起こし、ブロック２００、２０５の不揮発メモリセル１００の浮遊ゲートから全ての電荷が除去される。
【００７６】
ブロック２００、２０５ｎ全ての不揮発メモリセル１００が消去されたため、ブロック２００、２０５内には選択されなかった不揮発メモリセルはなく、選択された不揮発メモリセルと同一ブロックまたはサブアレイに位置しない不揮発メモリセルは、そのゲートラインＳＧ２２０、ワードライン２２５ａ、…、２２５ｋ、ビットライン２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍ、およびソースライン２３０ａ、…、２３０ｋを接地基準電圧（０Ｖ）に設定して、サブアレイ内のいかなる干渉信号をも防ぐようにする。
【００７７】
より短い時間間隔での消去およびより耐久性が求められる（高頻度のプログラムと消去に耐えられる）使用においては、たとえば最もよく応用されるＥＥＰＲＯＭでは、ダブルトランジスタメモリセルは不揮発メモリセルの過消去防止に最適である。図１３から図１５に示す本発明のダブルトランジスタメモリセルでは、メモリセル１００をｐ型基板１０２上に形成し、ｎ+ドレイン領域（drain  region）１０４およびｎ+ソース領域（source  region）１０６をｐ型基板１０２内に形成する。
【００７８】
薄いトンネル酸化膜（tunnneling  oxide）１０８をｐ型基板１０２の表面に蒸着し、多結晶シリコン浮遊ゲート（poly-crystalline  silicon  floating  gate）１１２をドレイン領域１０４およびソース領域１０６の間に位置するチャネル領域１０５上方のトンネル酸化膜１０８表面に形成する。多結晶シリコン層間誘電層１１４を浮遊ゲート１１２上に配置し、浮遊ゲート１１２と制御ゲート１１６を形成する第二多結晶シリコン層とを隔離する。
【００７９】
基本的に、ドレイン領域１０４は選択ゲートトランジスタ１３０のソースであり、選択ゲートトランジスタ１３０のドレイン領域１３８は層間コンタクト（contact）１２４を経てビットライン１１８に接続する。選択ゲートトランジスタ１３０のゲート１４０はメモリセル１００のドレイン領域１０４と選択ゲートトランジスタ１３０のドレイン領域１３８の間に位置するゲート酸化膜１３９の上に配置し、ゲートデバイスの酸化膜１３９の厚さは浮遊ゲートデバイス１００のトンネル酸化膜１０８より厚くし、プログラム操作期間のゲートデバイスのゲート上の電圧＋１８．０Ｖに耐えられるようにする。
【００８０】
トンネル酸化膜１０８を形成したあと、厚いゲート酸化膜１３９をメモリセル１００のドレイン領域１０４と選択ゲートトランジスタ１３０のドレイン領域１３８の間に位置するチャネル領域に形成し、ゲート１４０を選択制御ライン１３２に接続して選択信号を選択ゲートトランジスタ１３０に伝導し、メモリセルの過消去の衝撃を制御する。
【００８１】
大多数のダブルトランジスタ構造を備えたＥＥＰＲＯＭまたはフラッシュメモリへの使用では、ｐ型基板１０２を基板バイアスに接続し、その大部分の状況は接地基準電圧（０Ｖ）であり、選択ゲートトランジスタ１３０のドレイン領域１３８は層間コンタクト１２４およびビットライン端子１１８を経てビットライン電圧発生器６Ｖに接続し、制御ゲート１１６はワードライン端子１２０を経て制御ゲート電圧発生器に接続し、選択ゲートライン１３２は選択信号発生器に接続して選択信号を選択ゲートトランジスタ１３０のゲート１４０に提供できるようにし、ソース領域１０６はソースライン１２２に接続してさらにソースライン電圧発生器に接続する。
【００８２】
図８から図１１に示すシングルトランジスタ不揮発メモリセルに類似して、浮遊ゲート１１２はチャネル領域１０５の上方に位置し、且つドレイン領域１０４およびソース領域１０６の辺縁１１０と揃うように制限される。このほか、図４に示すようなウイング２８はなく、浮遊ゲートはドレイン領域１０４およびソース領域１０６の辺縁１２８の幅に制限されるため、そのカップリング係数（＜５０％）は図５から図７に示す不揮発メモリセルより小さい。
【００８３】
図１８に示すように、メモリセル１００のプログラムはメモリセル１００のドレイン１０４を電圧およそ＋５．０Ｖに設定し、制御ゲート１１６を高い正電圧（およそ＋１０．０Ｖ〜＋１２．０Ｖ）に設定し、ソース領域１０６を接地に設定し、ドレイン１０４およびチャネル１０５に出現する電圧＋５．０Ｖはビットライン１１８から接続され、選択ゲートトランジスタ１３０を経ている。ゲート１４０は選択ゲートＳＧ１３２を経て電圧およそ＋１７．０Ｖ〜＋２２．０Ｖに設定し、これによりドレイン領域１０４の高電圧が発生し、且つチャネル領域１０５はチャネル熱電子のプログラムを引き起こしてドレイン領域１０４から電子が浮遊ゲート１１２に注入される。
【００８４】
本発明のダブルトランジスタＥＥＰＲＯＭメモリセル構造は体積を縮小できる構造であり、チャネル熱電子プログラムの期間に、選択ゲートトランジスタ１３０はビットライン１１８およそ＋６．０Ｖを必要とし、メモリセルのドレイン１０４はおよそ＋５．０Ｖであり、これによりゲートデバイス１３０にまたがる圧差（Ｖｄｓ）はおよそ１ボルトに過ぎず、ゲートデバイス１３０のドレインからソースへの低電圧（Ｖｄｓ）要求とビットライン１１８の低電圧６Ｖは、選択ゲートトランジスタ１３０を高ジャンクションブレークダウンにしたりチャネル長さを増大させることはなく、そのため小ゲートデバイス１３０でフラッシュメモリセル１００と同じピッチに製造でき、０．１３μｍより小さい製造工程技術に適用できる。
【００８５】
メモリセルの消去はワードラインおよび制御ゲート１１６をバイアス−１５．０Ｖ〜−２２．０Ｖに設定し、ドレイン領域１０４は選択ゲートトランジスタ１３０を経て、およびソース領域１０６はソースライン１２２を経て接地基準電圧レベルに維持し、選択ゲートトランジスタ１３０のゲート１４０を電圧＋３Ｖにし、ビットライン１１８を接地基準電圧にして、ドレイン領域１０４を接地基準電圧に設定できるよう確保し、一方ビットライン１１８およびソースライン１２２は強制的に浮遊させてよい。
【００８６】
図１６に図１３から図１５のダブルトランジスタ不揮発メモリセルで形成したＥＥＰＲＯＭアレイの応用を示す。ダブルトランジスタ不揮発メモリセル１００のグループをメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋに配列し、これらのセルユニットは通常は一バイトであり、且つ列と行に配列し、フラッシュメモリ中では、メモリセルは図８から図１１に示す共用ｐ型基板を備えた単一グループとしてよい。本好適な実施例では、メモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋはトリプルウェルを一切もたないｐ型基板上に構成され、アレイの各列の各不揮発メモリセル１００の制御ゲートはワードライン３２５ａ、…、３２５ｋ、３２７ａ、…、３２７ｋに接続し、同様に、アレイの各列の各不揮発メモリセル１００のソースはソースライン３３０ａ、…、３３０ｋ、３３２ａ、…、３３２ｋに接続し、アレイの各行の各不揮発メモリセル１００のドレインはビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍに接続する。
【００８７】
各メモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋの各不揮発メモリセル１００はメモリセル１００のゲートトランジスタのドレインを経てメインビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍに接続し、各列のメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋの各メモリセル中で、ゲートトランジスタのゲートは選択ゲートライン３２０ａ、…、３２０ｋに接続し、各メモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋのソースライン３３０ａ、…、３３０ｋ、３３２ａ、…、３３２ｋはそれぞれメインソースライン３４０ａおよび３４０ｍに接続する。
【００８８】
図１９に示すように、選択されたメモリセルのプログラムはシングルメモリセルの場合と同様に、プログラムしようとするメモリセル（各選択されたメモリセルユニット内で、各ワードライン上の複数個のメモリセルがプログラムされる）を含むワードライン３２５ａ、…、３２５ｋ、３２７ａ、…、３２７ｋに高電圧（＋１０．０Ｖ〜＋１２．０Ｖ）まで印加し、ゲートライン３２０およびプログラムしようとするメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋのゲートトランジスタメモリセル１００のゲートを非常に高い電圧（＋１５．０Ｖ〜＋２２．０Ｖ程度）に設定して、メモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋのゲートトランジスタメモリセル１００のゲートトランジスタを駆動し、選択された不揮発メモリセル１００を含む行のビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍを適当な高電圧（６．０Ｖ程度）に設定し、メインソースライン３４０ａ、…、３４０ｍを接地基準電圧（０Ｖ）に設定する。前述のように、これにより選択された不揮発メモリセル１００の浮遊ゲートのチャネル熱電子の充電が起こる。
【００８９】
選択された不揮発メモリセル１００を含まない（これらのセルは未プログラムで、消去状態のロジック１に設定されている）ビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍを接地基準電圧に設定し、選択ゲートライン３２０ａ、…、３２０ｋを非常に高い電圧（＋１５．０Ｖ〜＋２２．０Ｖ）に設定して、選択された不揮発メモリセル１００を含まないビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍ上のメモリセル１００の選択ゲートトランジスタを駆動する。このため、選択された不揮発メモリを含まないビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍ上に位置しないメモリセルのドレインは接地基準電圧（０Ｖ）に設定される。
【００９０】
選択された不揮発メモリセルを含むワードライン３２５ａ、…、３２５ｋ、３２７ａ、…、３２７ｋ上にある選択されなかった不揮発メモリセルは、その制御ゲートを高い電圧（＋１０．０Ｖ〜＋１２．０Ｖ）に設定し、選択されたまたは選択されなかったブロックの各不揮発メモリセルのソースは接地基準電圧（０Ｖ）に設定する。
【００９１】
選択された不揮発メモリセルを含むビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍ上にある選択されなかった不揮発メモリセルビットは、そのドレインを高い電圧（＋６．０Ｖ）に設定し、浮遊ゲートを備えたトランジスタのゲートおよびソースを接地基準電圧（０Ｖ）に設定してあるため、チャネル熱電子が発生する現象および選択されなかった不揮発メモリセル１００への干渉を避けることができる。
【００９２】
選択されたメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋ内にない不揮発メモリセルは、その選択ゲートライン３２０ａ、…、３２０ｋ、ワードライン３２５ａ、…、３２５ｋ、３２７ａ、…、３２７ｋ、ソースライン３３０ａ、…、３３０ｋ、３３２ａ、…、３３２ｋ、およびビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍを接地基準電圧（０Ｖ）に設定し、選択されなかったメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋ内のいかなる干渉信号をも防止する。
【００９３】
消去は、メモリセル１００のメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋ全体またはメモリセル１００のメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋのグループで起きる。基本的にはシングルメモリセルで述べたのと同様に、選択されたメモリセル１００のメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋ内のワードライン３２５ａ、…、３２５ｋ、３２７ａ、…、３２７ｋを非常に高い負電圧（−１５．０Ｖ〜−２２．０Ｖ）に設定し、選択されたメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋの選択ゲートライン３２０ａ、…、３２０ｋおよびメモリセル１００のゲートトランジスタのゲートを接地基準電圧（０Ｖ）に設定してメモリセル１００のゲートトランジスタを停止し、選択されたメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋのビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍを接地基準電圧（０Ｖ）に設定し、メインソースライン３４０ａ、…、３４０ｍおよび選択されたメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋのソースライン３３０ａ、…、３３０ｋ、３３２ａ、…、３３２ｋを接地基準電圧（０Ｖ）に設定し、前述のように、これによりＦＮトンネルを引き起こし、選択されたメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋの不揮発メモリセル１００の浮遊ゲートから全ての電荷が除去される。
【００９４】
選択されたメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋの全ての不揮発メモリセル１００は消去されるため、選択された不揮発メモリセル１００と同じメモリセルユニット３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋにない不揮発メモリセルは、その選択ゲートライン３２０ａ、…、３２０ｋ、ワードライン３２５ａ、…、３２５ｋ、３２７ａ、３２７ｋ、およびビットラインビットライン３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍを接地基準電圧（０Ｖ）に設定し、サブアレイ内のいかなる干渉信号をも防止する。
【００９５】
図１７は、図１２に示すゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍまたは図１３から図１５に示す各ダブルトランジスタ不揮発メモリセルの選択ゲートトランジスタ１３０の、チャネル幅と選択ゲートトランジスタのゲート電圧の関係図を示す。メモリアレイの昇圧回路（charge  pumping  circuit）のビットライン電圧発生器をビットライン電圧およそ６．５Ｖに設定し、これはメモリセルがドレイン電圧５Ｖおよびドレイン電流５００μＡ必要としてこれでチャネル熱電子のプログラムを行うという仮設条件のもと定めた。選択ゲートトランジスタをチャネル長さ０．４μｍに固定して設計し、この図は異なるゲート電圧のもとで必要条件下で求められる最小チャネル幅を示している。図では公知不揮発メモリセルの制御ゲートを電圧１０Ｖに設定し、そのチャネル幅は１．７μｍでなければならないが、本発明の不揮発メモリセルの制御ゲートに印加する電圧を２０Ｖに増加すると、選択ゲートトランジスタのチャネル幅はわずか０．４５μｍまで大幅に減少することができ、選択ゲートトランジスタが十分に小さくなりメモリセルピッチに適合できるようになる（アレイ中の一行のメモリセルの幅）。ＥＥＰＲＯＭアレイ内に構築するダブルトランジスタ不揮発メモリセルは本発明のフラッシュメモリアレイ内に構築するシングルトランジスタ不揮発メモリセルと同様のメモリセル構造で、二種のアレイ構造は同様のＦＮトンネル消去とチャネル熱電子プログラム法を使用し、これによりＥＥＰＲＯＭアレイ構造およびフラッシュメモリアレイ構造を基板上の同じ集積回路内に整合することができる。
【００９６】
図２０および図２１は本発明の不揮発メモリセルの臨界電圧分布を示し、読み取り操作時の参考臨界電圧とする電圧定義は、不揮発メモリセルの消去（ロジック１）およびプログラム（ロジック０）の間の境界線である。消去時に浮遊ゲートから除去またはプログラム時に浮遊ゲートに置かれる電子量は変化するため、不揮発メモリセルの臨海電圧の分布は図のように、アレイの選択された不揮発メモリセルを含むビットラインを、選択された不揮発メモリセルがプログラムされるか消去されるかを検地されるするのに十分な電圧に設定し、選択された不揮発メモリセルを含むワードラインを基準臨界電圧（Ｖｒｅａｄ）に設定し、選択された不揮発メモリセルが消去の状態では、その選択された不揮発メモリセルは導通し、ロジック１が検知される。一方選択された不揮発メモリセルがプログラムされていると、その選択された不揮発メモリセルは非導通で、ロジック０が検知される。
【００９７】
前述のように、ずっとプログラムされず（すなわち消去された）且つ重複して消去操作した不揮発メモリセルは図２１に示すように過消去になるかも知れない。逆に、一ブロックの不揮発メモリセルの中で消去速度が速い不揮発メモリセルも過消去になる可能性がある。基本的に、不揮発メモリセルの浮遊ゲートトランジスタは増強モード（enhancement  mode）で操作し、且つ随時導通している。このような状況は図８から図１１に示すシングルトランジスタフラッシュ不揮発メモリセルでは許されない。しかし、図１３から図１５のダブルトランジスタＥＥＰＲＯＭ不揮発メモリセルはメモリセルの過消去を許し、ビットライン電流が増強モード浮遊ゲートトランジスタに流れるのを防ぐことによって、他のメモリセルデータが破壊されるのを防ぎ、「校正」（correction）、「修復」（repair）、「回復」（recover）、「収束」（converge）または「ソフトプログラミング」（soft-programming）と称する特殊操作を用いてこれら過消去不揮発メモリセルの臨界電圧を調整して戻し、フラッシュメモリセルが求める基準臨界電圧（Vread）に設定する。
【００９８】
本発明のシングルトランジスタフラッシュ不揮発メモリセルおよびダブルトランジスタＥＥＰＲＯＭ不揮発メモリセルの使用はＥＥＰＲＯＭおよびフラッシュメモリと同じ応用構造であるため、プログラムと消去の時間も同じである。実際には、フラッシュメモリ消去時間はおよそ数百ミリ秒（ｍＳ）、ＥＥＰＲＯＭの製品規格は数ミリ秒（ｍＳ）である。二種のメモリのプログラムは同じチャネル熱電子法を使用しているため、プログラムの時間は同じである。現在の製品規格は１から１０マイクロ秒（μＳ）の範囲である。
【００９９】
図２２に、本発明の不揮発メモリセルのプログラムと消去時間を示し、チャネル熱電子でプログラムを行い臨界電圧を変化させる時間は曲線９０のようになる。ＦＮトンネルで浮遊ゲートの電荷を除去して行う不揮発メモリセルの消去時間は曲線９５に示す。前述のように、不揮発メモリセルのプログラムで所要電圧を印加する時間はおよそ１から１０マイクロ秒（μＳ）、不揮発メモリセル消去時間はおよそ１ミリ秒から１秒である。
【０１００】
図２３から図３５に、不揮発メモリセル１００および図１２に示すフラッシュメモリ構造のゲートトランジスタ２１０ａ、…、２１０ｍ、２１５ａ、…、２１４ｍまたは図１３から図１５に示すダブルトランジスタ不揮発メモリセルのゲートトランジスタ１３０の製造方法を示す。ここで、浮遊ゲートトランジスタ１００および選択ゲートトランジスタ１３０は二つの多結晶シリコン層（第一多結晶シリコン層および第二多結晶シリコン層）の積層ゲート構造を備えるが、不揮発メモリセル１００の制御ゲート１１６および浮遊ゲート１１２は多結晶シリコン層間誘電層１１４に隔てられ、選択ゲートデバイス１３０の第二多結晶シリコン層制御ゲートおよび第一多結晶シリコン層浮遊ゲートは短絡し、分離されていない。浮遊ゲートトランジスタ１１０にとっては、第一多結晶シリコン層を浮遊ゲートとし、第二多結晶シリコン層を制御ゲートとしている。選択ゲートトランジスタ１３０も積層ゲート構造を備えるが、ゲート電圧は直接第一多結晶シリコン層に印加される。
【０１０１】
図２３に示すように、＜１００＞結晶方位構造を備えたｐ型シリコン基板４００を準備し、熱酸化または蒸着で厚さおよそ１００〜３００Åの間の埋め込み酸化膜４０２をシリコン基板４００上に形成する。その後フォトレジスト（photoresist）４０４を蒸着し、選択ゲートトランジスタ１３０エリアにフォトマスクをパターン化し、続いて選択ゲートトランジスタ１３０エリアに臨界電圧調整（Ｖｔ）埋め込みとフィールド埋め込み４０６を行う。二種の組み込みはｐ型不純物（ｐ-type  impurity）たとえばボロンまたはフッ化ボロン（ＢＦ2）を使用し、選択ゲートトランジスタ１３０の臨界電圧と電界トランジスタの導通電圧を調整する。
【０１０２】
選択ゲートトランジスタ１３０の臨界電圧はおよそ０．６Ｖ〜１．５Ｖの間であり、フィールドトランジスタの臨界電圧は通常１８Ｖより大きい。選択ゲートトランジスタ１３０Ｖｔ埋め込みのエネルギーはおよそ５〜５０ＫｅＶの間、ボロンイオン量は３×１０11〜５×１０12ions／cm2の間、選択ゲートトランジスタ１３０のフィールド埋め込み４０６エネルギーは３０〜１８０ＫｅＶの間、ボロンイオン量は１×１０11〜５×１０14ions／cm2の間、フィールド埋め込みエネルギー量は選択ゲートトランジスタ１３０Ｖｔ埋め込みエネルギー量より大きく、これは埋め込みイオンはフィールド酸化膜を通過しなければならないからである。
【０１０３】
プログラム期間には、選択ゲート電圧は１５Ｖ〜２２Ｖの間で、ワードライン電圧より高い。このため、フィールド埋め込みは電界トランジスタの臨界電圧を増加することによって、選択ゲートが非常に高い電圧のときに電界トランジスタは非導通であるように確保する。
【０１０４】
フォトレジスト４０４および埋め込み酸化膜４０２を除去した後、図２４に示すように、厚さおよそ１００〜３００Åの間の高圧（ＨＶ）ゲート酸化膜４０８をシリコン基板４００上に熱成長させ、シリコン基板４００はメモリセルトランジスタフォトリソグラフィでパターン化してフォトレジスト４１０を形成する。浮遊ゲートトランジスタ１００エリアは不揮発メモリセルトランジスタ１００臨界電圧調整（Ｖｔ）埋め込みおよびフィールド埋め込み４１２を行う。メモリセルＶｔ埋め込みは不揮発メモリセルトランジスタ１００の臨界電圧をおよそ１．０〜３．０Ｖの間に調整するのに用いる。
フィールド埋め込みでＮ型電界トランジスタ（図中未表示）の臨界電圧を２０．０Ｖより大きくなるよう増加し、不揮発メモリセルトランジスタ１００Ｖｔ埋め込みエネルギーはおよそ５〜５０ＫｅＶの間、ボロンイオン量はおよそ１×１０12〜１×１０13ions／cm2の間、フィールド埋め込みエネルギーはおよそ３０〜１８０ＫｅＶの間、ボロンイオン量はおよそ１×１０12〜１×１０14ions／cm2の間である。
【０１０５】
図２６に示すように、不揮発メモリセルトランジスタ１００エリアの高圧（ＨＶ）ゲート酸化膜４０８が除去され、続いてフォトレジスト４１４が除去され、図２７に示すように、温度９００〜１１００℃の間で従来のドライ酸化法で厚さおよそ７０〜１２０Åの間のトンネル酸化膜４１６をシリコンウエハ上に熱成長させる。選択ゲートトランジスタ１３０エリアに成長するトンネル酸化膜４１６は、不揮発メモリセルトランジスタ１００エリアに成長する酸化膜より薄い。
【０１０６】
これは高圧（ＨＶ）ゲート酸化膜４０８がすでにこのエリアに存在するからである。トンネル酸化膜４１６および高圧（ＨＶ）ゲート酸化膜４０８は結合して選択ゲートトランジスタ１３０のゲート酸化膜を形成し、その厚さはおよそ１５０〜３５０Åの間である。
【０１０７】
図２８に示すように、低圧化学気相成長法（ＬＰＣＶＤ）で第一多結晶シリコン層４１８を蒸着し、その厚さはおよそ１０００〜２０００Åの間とし、続いて多結晶シリコン層４１８を第一多結晶シリコン層によりフォトリソグラフィパターン化し、第一多結晶シリコン層の窓部の多結晶シリコン層４１８は除去される。
【０１０８】
続いて、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、または高密度プラズマ化学気相成長法（ＨＤＰＣＶＤ）で一層の多結晶シリコン誘電層４２０、たとえば二酸化ケイ素、窒化ケイ素、または酸化物／窒化物／酸化物複合層を蒸着するか、または熱酸化法（thermal  oxidation  procedure）を使用しても酸化ケイ素層を生成でき、いずれの方法でも形成する厚さはおよそ１００〜３００Åの間である。図２９に示すように、続いて低圧化学気相成長法（ＬＰＣＶＤ）で厚さおよそ１５００〜３０００Åの間の第二多結晶シリコン層４２２を蒸着する。また、蒸着過程でヒ素、リンをシラン環境に混入するか、または一層のタングステン・シリサイドを増加し、図３０に示すように後続の不揮発メモリセル１００の制御ゲートに使用する。
【０１０９】
続いて、フォトリソグラフィおよび反応性イオンエッチング（reactive  ion  etching、ＲＩＥ）製造工程で第一多結晶シリコン層４１８および第二多結晶シリコン層４２２に積層ゲート構造を形成する。その断面構造は図３１に示すように、第二多結晶シリコン層４２２および第一多結晶シリコン層４１８の異方性反応性イオンエッチング（ＲＩＥ）工程は塩素（Ｃｌ2）で行うが、しかし多結晶シリコン層間誘電層４２０はＣＨＦ3を含むフッ素でパターン化を行う。不揮発メモリセル１００の積層ゲート構造は第二多結晶シリコン層４２２が形成する制御ゲート、多結晶シリコン層間誘電層４２０および第一多結晶シリコン層４１８が形成する浮遊ゲートを備え、この積層ゲート構造はトンネル酸化膜４１６上に位置する。
【０１１０】
図３２に示すように、一層のフォトレジスト４２４を蒸着し、メモリセルフォトマスクが不揮発メモリセル１００エリアを画定し、このエリアのフォトレジストは除去される。続いてイオン埋め込み４２６工程で不揮発メモリセルのソース領域４２８およびドレイン領域４２０の接合部を形成し、そのエネルギーはおよそ３０〜６０ＫｅＶの間であり、ヒ素イオン量はおよそ１×１０15〜７×１０15ions／cm2の間である。不揮発メモリセルのドレイン領域４３０接合部は急峻な接合部で、チャネル熱電子の衝突電離を向上させる。
【０１１１】
メモリセルのイオン埋め込み４２６はメモリセルドレイン領域にハイドープ・ドレイン領域（ＨＤＤ）接合部を形成するためである。このほか、不揮発メモリセルのソース領域４２８およびドレイン領域４３０は不揮発メモリセル１００の浮遊ゲートおよび制御ゲートの積層ゲート構造の辺縁と揃うように構築し、図１１に示すように、積層ゲート構造は不揮発メモリセルの境界を画定するＳＴＩに制限される（図中未表示）。
【０１１２】
図３３に示すように、選択ゲートトランジスタ１３０のドレイン領域４３６接合部は不揮発メモリセルのドレイン領域４３０接合部より高いジャンクション・ブレークダウン電圧を維持する必要があり、また一方、選択ゲートトランジスタ１３０付近のドレイン領域接合部に衝突電離が起こるのも望まれない。選択ゲートトランジスタ１３０のドレイン領域４３６接合部と不揮発メモリセルのドレイン領域４３０接合部は異なる不純物濃度分布とし、選択ゲートトランジスタ１３０フォトマスク４３２は選択ゲートトランジスタドレイン領域４３６を画定し、且つリンイオン埋め込み４３４、そのエネルギーはおよそ５０〜１５０ＫｅＶの間、イオン量はおよそ１×１０14〜２×１０15ions／cm2の間である。埋め込み４３４は選択ゲートトランジスタ１３０度レイン領域に二重拡散ドレイン領域（ＤＤＤ）４３６接合部を形成し、この二重拡散ドレイン領域（ＤＤＤ）４３６接合部は不揮発メモリセルのドレイン領域４３０接合部より緩やかな不純物濃度分布を備える。
【０１１３】
概ね図３４に示すように、低圧化学気相成長法（ＬＰＣＶＤ）またはプラズマ化学気相成長法（ＰＥＣＶＤ）で一層の厚さおよそ１０００〜２０００Åの間の絶縁層を蒸着して絶縁スペーサ４３８を形成し、続いてフッ素化合物（ＣＦ4）をエッチング液として、反応性イオンエッチング（ＲＩＥ）工程を行った後、イオン埋め込み工程でソース領域／ドレイン領域Ｎ＋埋め込み４４０を行い、そのエネルギーはおよそ３０〜６０ＫｅＶの間、ヒ素またはリンイオン量は５×１０14〜１×１０16ions／cm2の間とし、ソース領域／ドレイン領域４４２、４４４、４４６直列抵抗を低減させる。
【０１１４】
続いて、低圧化学気相成長法（ＬＰＣＶＤ）またはプラズマ化学気相成長法（ＰＥＣＶＤ）で一層の厚さおよそ８０００〜１５０００Åの間の層間誘電層（ＩＬＤ）を蒸着し、これは二酸化ケイ素で組成し、この層間誘電層（ＩＬＤ）は積層ゲート構造の間の空間を完全に充填する。層間誘電層の平坦化は化学機械研磨（ＣＭＰ）工程で行い、層間誘電層が平滑な表面を備えるようにして、後続のソース領域／ドレイン領域開口部に用いるフォトリソグラフィ工程の困難度を低減する。ＣＨＦ4といったフッ素エッチング液で層間誘電層（ＩＬＤ）に反応性イオンエッチング（ＲＩＥ）工程を行いコンタクトホールを形成する。六塩化タングステンを低圧化学気相成長法（ＬＰＣＶＤ）またはＲＦスパッタリング（ＲＦ  sputtering）で蒸着して一層の厚さおよそ３０００〜４０００Åの間の金属層（タングステンなど）を形成し、コンタクトホールを完全に充填する。化学機械研磨（ＣＭＰ）工程または塩素をエッチング液として選択性反応性イオンエッチング（ＲＩＥ）工程で層間誘電層（ＩＬＤ）上のタングステン層を除去する。タングステン充填（tungsten  plug）はソース領域、ドレイン領域および多結晶シリコンゲートの電気的コンタクトを提供し、ＲＦスパッタリング（ＲＦ  sputtering）でアルミ層といった厚さおよそ３０００〜８０００Åの金属層を蒸着し、第一金属配線（metal  interconnects）とする。
【０１１５】
選択ゲートトランジスタの積層ゲート構造４１８、４２０、４２２は図１６に示すような選択ゲートライン３２０ａ、…、３２０ｋに接続する第一多結晶シリコン層ゲートの外部配線（external  connection）を備える。不揮発メモリセルおよび選択ゲートトランジスタの製造工程ステップは、現行の半導体製造工程のうち対応する半導体製造工程で行ってよく、且つ将来確立される先進工程にも適用する。高電圧関連の信頼性問題については、メモリセル構造パラメータ、たとえばチャネル長さ、ゲート酸化膜厚さ、ＳＴＩ深さなどを注意深く選択することで制御を最適にすることができる。ＮＡＮＤタイプアレイフラッシュ不揮発メモリセルの現行半導体製造工程は既に非常に高い信頼性が証明されており、この製造工程は２０Ｖ以上を維持することができ、且つ１００万回を超える耐久性を備え、本発明の不揮発メモリセルの製造に足りる。
【０１１６】
この製造工程の変更は図３６から図３８に示すように、この変更は一種の自動整列工程（self-aligned  process）であり、第一多結晶シリコン層が自動的にフィールド酸化膜および不揮発メモリセル１００のソース領域およびドレイン領域の幅と揃って（図１１に示す）、不揮発メモリセルの幅を減少し、第一多結晶シリコン層４１８を蒸着後、図１１に示すＳＴＩ１２６が形成され、第一多結晶シリコン層４１８と図３６の不揮発メモリセルのアクティブエッジ（active  edge）とが自動的に揃う。
【０１１７】
第一多結晶シリコン層４１８の蒸着と形成は公知の工程、たとえば低圧化学気相成長法（ＬＰＣＶＤ）またはプラズマ化学気相成長法（ＰＥＣＶＤ）で作成してトンネル酸化膜上に厚さおよそ５００〜６５０Åの間の多結晶シリコン層を形成し、化学気相成長法（ＣＶＤ）で厚さおよそ１５００Åを最適とする窒化ケイ素（silicon  nitride）層を蒸着し、分離が形成されるとき、アクティブエリアのフォトマスクはアクティブエリアの画定に用いられる。
【０１１８】
窒化ケイ素層上にフォトレジストを塗布し、選択領域でマスキング工程を行い、窒化ケイ素、第一多結晶シリコン層およびその下の絶縁層をエッチングし、フォトレジストが除去されない箇所は、窒化ケイ素、第一多結晶シリコン層およびしたの絶縁層はエッチングされる。分離領域の形成方法は二種ある。シリコン局所酸化法（ＬＯＣＯＳ）およびＳＴＩ法があり、ＳＴＩ法ではエッチングをおよそ２８００〜３２００Åの深さまで基板に延伸して、シリコントレンチに二酸化ケイ素といった分離材料を充填する。この領域では公知のシリコン局所酸化法（ＬＯＣＯＳ）で局部フィールド酸化膜を形成するかまたはＳＴＩ法で二酸化ケイ素層を形成してもよい。
【０１１９】
より好適な方法はトレンチ形成であるから、ＳＴＩ法を採用されたい。これは、第一多結晶シリコン層４１８と平面に形成することができるからであり、不揮発メモリセル１００の浮遊ゲート４１８構造が不揮発メモリセル１００のソース領域およびドレイン領域に自動的に揃う。
【０１２０】
分離領域が形成されると、続いて低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）または高密度プラズマ化学気相成長法（ＨＤＰＣＶＤ）で多結晶シリコン層間誘電層４２０、たとえば二酸化ケイ素、窒化ケイ素、または酸化物／窒化物／酸化物複合層を蒸着し、または熱酸化法（thermal  oxidation  procedure）を使用して酸化ケイ素を生成してもよく、いずれの方法も形成する厚さはおよそ１００〜３００Åの間である。図３６に示すように、続いて多結晶シリコン層間誘電層４２０を酸化物／窒化物／酸化物（ＯＮＯ）フォトマスクでパターン化を行い、図３７に示すように、フッ素化合物（ＣＨＦX）異方性反応性イオンエッチング（ＲＩＥ）工程をしようして選択ゲートトランジスタ１３０エリアの多結晶シリコン層間誘電層４２０を除去した後、低圧化学気相成長法（ＬＰＣＶＤ）で図３０に示すような厚さおよそ１５００〜３０００Åの間の第二多結晶シリコン層４２２を蒸着する。蒸着過程でヒ素、リンをシラン環境に添加するか、または一層のタングステン・シリサイド（ＷＳｉ）を増加して、後続の不揮発メモリセル１００の制御ゲートに用いる。
【０１２１】
続いて、フォトリソグラフィおよび反応性イオンエッチング（ＲＩＥ）工程で図３８に示す断面図の積層ゲート構造（４１８、４２０、４２２）を形成し、第二多結晶シリコン層４２２を蒸着して、第一多結晶シリコン層４１８と直接電気的に接触するようにし、選択ゲートトランジスタ１３０のゲートを形成する。
【０１２２】
シングルおよびダブルトランジスタ不揮発メモリセルは寸法を縮小できるメモリアレイを提供し、同様の不揮発メモリセル構造を使用するフラッシュメモリまたはＥＥＰＲＯＭに用いることができ、これによりフラッシュメモリとＥＥＰＲＯＭを一集積回路内のディスクリートタイプメモリまたは組み込みタイプメモリとして実装することができ、フラッシュメモリおよびＥＥＰＲＯＭに用いるシングルおよびダブルトランジスタ不揮発メモリセルは同様の不揮発メモリセル製造技術と消去方法を使用するため、同等の機能を持ち、本発明の不揮発メモリセルは小チップサイズ、高耐久性、高弾力の長所を備える。
【符号の説明】
【０１２３】
２  ｐ型基板
４  ｎ＋ソース領域
５  チャネル領域
６  ｎ+ドレイン領域
８  ゲート誘電層、トンネル酸化膜
１０  フラッシュメモリセル
１２  浮遊ゲート
１４  多結晶シリコン層間誘電層
１６  制御ゲート
２０  ワードライン端子、ワードライン
２２  ソースライン端子、ソースライン
２４  層間コンタクト
２６  ＳＴＩ
２８  ウイング
３０  選択ゲートトランジスタ（ＳＴｘ）
３２  選択ゲートライン
３４  ｎウェル
３６  ｐウェル
３８  ソース領域
３９  ゲート酸化膜
４０  ゲート
９０  曲線
９５  曲線
１００  不揮発メモリセル、浮遊ゲートデバイス、浮遊ゲートトランジスタ、メモリセルトランジスタ
１０２  ｐ型基板
１０４  ｎ+ドレイン領域
１０５  チャネル領域
１０６  ｎ+ソース領域
１０８  ゲート誘電層またはトンネル酸化膜
１１０  辺縁
１１２  多結晶シリコン浮遊ゲート
１１４  多結晶シリコン層間誘電層
１１６  制御ゲート
１１８  ビットラインＢＬ、ビットライン端子、ビットライン
１２０  ワードライン端子ＷＬ、ワードライン端子、ワードラインＷＬ
１２２  ソースライン端子ＳＬ、ソースラインＳＬ、ソースライン
１２４  層間コンタクト
１２６  ＳＴＩ
１２８  辺縁
１３０  選択ゲートトランジスタ、ゲートデバイス
１３２  選択制御ライン、選択ゲートライン、選択ゲートＳＧ
１３８  ドレイン領域
１４０  ゲート
２００、２０５  ブロックまたはサブアレイ
２１０ａ、…、２１０ｍ、２１５ａ、…、２１５ｍ  ゲートトランジスタ
２２０  選択ゲートラインＳＧ、ゲートライン
２２５ａ、…、２２５ｋ  ワードライン
２３０ａ、…、２３０ｋ  ソースライン
２４０ａ、２４０ｍ  メインソースライン
２４５ａ、…、２４５ｍ、２５０ａ、…、２５０ｍ  第二金属メインビットライン
２５５ａ、…、２５５ｍ、２６０ａ、…、２６０ｍ  第一金属ビットライン
３００ａ、…、３００ｋ、３０５ａ、…、３０５ｋ  メモリセルユニット
３２０  ゲートライン
３２０ａ、…、３２０ｋ  選択ゲートライン
３２５ａ、…、３２５ｋ、３２７ａ、…、３２７ｋ  ワードライン
３３０ａ、…、３３０ｋ、３３２ａ、…、３３２ｋ  ソースライン
３４０ａ、…、３４０ｍ  メインソースライン
３４５ａ、…、３４５ｍ、３５０ａ、…、３５０ｍ  ビットライン
４００  ｐ型シリコン基板
４０２  埋め込み酸化膜
４０４  フォトレジスト
４０６  埋め込み
４０８  高圧（ＨＶ）ゲート酸化膜４０８
４１０  フォトレジスト
４１２  埋め込み
４１４  フォトレジスト
４１６  トンネル酸化膜
４１８  第一多結晶シリコン層、浮遊ゲート
４２０  多結晶シリコン層間誘電層
４２２  第二多結晶シリコン層
４２４  フォトレジスト
４２６  イオン埋め込み
４２８  ソース領域
４３０  ドレイン領域
４３２  フォトマスク
４３４  埋め込み
４３６  ドレイン領域、二重拡散ドレイン領域
４３８  絶縁スペーサ
４４０  埋め込み
４４２  ソース領域
４４４  ドレイン領域
４４６  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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