(57)【特許請求の範囲】
【請求項１】
積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、
前記複数のサブパッケージの各々は、本体と、配線とを備え、
前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第１の端子と、前記主要部分の下面に配置された複数の第２の端子とを有し、
前記配線は、前記複数の第１の端子および複数の第２の端子に電気的に接続され、
上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージの本体における複数の第２の端子は、下側のサブパッケージの本体における複数の第１の端子に電気的に接続され、
前記複数のサブパッケージの全てにおいて、前記主要部分に含まれる前記複数の階層部分の数は等しく、且つ前記複数の階層部分は、少なくとも１つの第１の種類の階層部分を含み、
前記複数のサブパッケージのうちの少なくとも２つにおいて、前記複数の階層部分は、更に、少なくとも１つの第２の種類の階層部分を含み、
前記第１の種類の階層部分と前記第２の種類の階層部分は、いずれも、半導体チップと、前記配線に電気的に接続された複数の電極とを含み、
前記第１の種類の階層部分の前記半導体チップは、正常に動作するものであり、
前記第１の種類の階層部分の前記複数の電極は、前記第１の種類の階層部分の前記半導体チップに電気的に接続され、これにより、前記第１の種類の階層部分の前記半導体チップは、前記配線に電気的に接続され、
前記第２の種類の階層部分の前記複数の電極は、前記第２の種類の階層部分の前記半導体チップに電気的に接続されておらず、これにより、前記第２の種類の階層部分の前記半導体チップは、前記配線に電気的に接続されておらず、
前記複数の第１の端子は、前記主要部分の上面に最も近い階層部分における複数の電極を用いて構成されていることを特徴とする複合型積層チップパッケージ。
【請求項２】
前記第１の種類の階層部分の前記半導体チップおよび前記第２の種類の階層部分の前記半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項３】
前記複数のサブパッケージの全てにおいて、前記主要部分に含まれる前記複数の階層部分の数は２であることを特徴とする請求項１記載の複合型積層チップパッケージ。
【請求項４】
前記複数のサブパッケージの数は５以上８以下であり、複合型積層チップパッケージに含まれる前記第１の種類の階層部分の数は８であることを特徴とする請求項３記載の複合型積層チップパッケージ。
【請求項５】
前記複数のサブパッケージの全てにおいて、前記主要部分に含まれる前記複数の階層部分の数は４であることを特徴とする請求項１記載の複合型積層チップパッケージ。
【請求項６】
前記複数のサブパッケージの数は３以上８以下あり、複合型積層チップパッケージに含まれる前記第１の種類の階層部分の数は８であることを特徴とする請求項５記載の複合型積層チップパッケージ。
【請求項７】
前記複数のサブパッケージの全てにおいて、前記主要部分に含まれる前記複数の階層部分の数は８であることを特徴とする請求項１記載の複合型積層チップパッケージ。
【請求項８】
前記複数のサブパッケージの数は２以上８以下であり、複合型積層チップパッケージに含まれる前記第１の種類の階層部分の数は８であることを特徴とする請求項７記載の複合型積層チップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数のサブパッケージを備えた複合型積層チップパッケージに関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。
【０００６】
また、特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【０００７】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
【０００８】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
【０００９】
特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【００１０】
特許文献４には、複数のサブパッケージを積層して複合型積層チップパッケージを構成する技術が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【特許文献３】米国特許出願公開第ＵＳ２００７／０１６５４６１  Ａ１号明細書
【特許文献４】特開２０１１−９７００９号公報
【非特許文献】
【００１２】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【００１４】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
【００１５】
前述のように、特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【００１６】
積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献３に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップを不能化することが考えられる。
【００１７】
しかし、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないという問題点がある。
【００１８】
前述のように、特許文献４には、複数のサブパッケージを積層して複合型積層チップパッケージを構成する技術が開示されている。この複合型積層チップパッケージにおいて、少なくとも１つのサブパッケージは、不良チップを含んでいる。この技術によれば、不良チップを含んでいても、不良チップを含んでいない場合と同等の機能を有する複合型積層チップパッケージを実現することが可能になる。しかし、この複合型積層チップパッケージでは、製造コストの点で改良の余地があった。
【００１９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に且つ低コストで実現できるようにした複合型積層チップパッケージを提供することにある。
【課題を解決するための手段】
【００２０】
本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、本体と、配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。配線は、複数の第１の端子および複数の第２の端子に電気的に接続されている。上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージの本体における複数の第２の端子は、下側のサブパッケージの本体における複数の第１の端子に電気的に接続されている。
【００２１】
複数のサブパッケージの全てにおいて、主要部分に含まれる複数の階層部分の数は等しく、且つ複数の階層部分は、少なくとも１つの第１の種類の階層部分を含んでいる。複数のサブパッケージのうちの少なくとも２つにおいて、複数の階層部分は、更に、少なくとも１つの第２の種類の階層部分を含んでいる。第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップを含んでいる。第１の種類の階層部分の半導体チップは、正常に動作するものであり、且つ配線に電気的に接続されている。第２の種類の階層部分の半導体チップは、配線に電気的に接続されていない。
【００２２】
本発明の複合型積層チップパッケージにおいて、第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、配線に電気的に接続された複数の電極を含んでいてもよい。この場合、第１の種類の階層部分の複数の電極は、第１の種類の階層部分の半導体チップに電気的に接続され、第２の種類の階層部分の複数の電極は、第２の種類の階層部分の半導体チップに電気的に接続されていなくてもよい。
【００２３】
また、本発明の複合型積層チップパッケージにおいて、第１の種類の階層部分の半導体チップおよび第２の種類の階層部分の半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。
【００２４】
また、本発明の複合型積層チップパッケージにおいて、複数のサブパッケージの全てにおいて、主要部分に含まれる複数の階層部分の数は２であってもよい。この場合、複数のサブパッケージの数は５以上８以下であり、複合型積層チップパッケージに含まれる第１の種類の階層部分の数は８であってもよい。
【００２５】
また、本発明の複合型積層チップパッケージにおいて、複数のサブパッケージの全てにおいて、主要部分に含まれる複数の階層部分の数は４であってもよい。この場合、複数のサブパッケージの数は３以上８以下あり、複合型積層チップパッケージに含まれる第１の種類の階層部分の数は８であってもよい。
【００２６】
また、本発明の複合型積層チップパッケージにおいて、複数のサブパッケージの全てにおいて、主要部分に含まれる複数の階層部分の数は８であってもよい。この場合、複数のサブパッケージの数は２以上８以下であり、複合型積層チップパッケージに含まれる第１の種類の階層部分の数は８であってもよい。
【発明の効果】
【００２７】
本発明によれば、複数のサブパッケージを用いて、所望の数の第１の種類の階層部分を含む複合型積層チップパッケージを実現することができる。本発明では、複数のサブパッケージの全てにおいて、主要部分に含まれる複数の階層部分の数は等しい。これにより、サブパッケージの製造コストを低減することができる。また、複数のサブパッケージのうちの少なくとも２つは、少なくとも１つの第２の種類の階層部分を含んでいる。第２の種類の階層部分の半導体チップは、配線に電気的に接続されていないので、正常に動作しない半導体チップであってもよい。これにより、本発明によれば、正常に動作しない半導体チップを含むサブパッケージをより多く利用することが可能になる。以上のことから、本発明によれば、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に且つ低コストで実現することが可能になるという効果を奏する。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図２】本発明の第１の実施の形態におけるサブパッケージの斜視図である。
【図３】下側から見た図２のサブパッケージを示す斜視図である。
【図４】図２に示したサブパッケージに含まれる１つの階層部分を示す平面図である。
【図５】図４に示した階層部分を示す斜視図である。
【図６】メモリデバイスの構成を示すブロック図である。
【図７】本発明の第１の実施の形態に係る複合型積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。
【図８】半導体チップに含まれるメモリセルの一例を示す断面図である。
【図９】本発明の第１の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。
【図１０】図９に示した基礎構造物前ウェハの一部を拡大して示す平面図である。
【図１１】図１０における１１−１１線断面図である。
【図１２】図１０に示した工程に続く工程を示す平面図である。
【図１３】図１２における１３−１３線断面図である。
【図１４】図１３に示した工程に続く工程を示す断面図である。
【図１５】図１４に示した工程に続く工程を示す断面図である。
【図１６】図１５に示した工程に続く工程を示す断面図である。
【図１７】図１６に示した工程を示す平面図である。
【図１８】図１６に示した工程に続く工程を示す断面図である。
【図１９】図１８に示した工程に続く工程を示す断面図である。
【図２０】図１９に示した工程に続く工程を示す断面図である。
【図２１】図２０に示した工程に続く工程を示す断面図である。
【図２２】図２１に示した工程に続く工程で作製される第１の積層基礎構造物の一部を示す断面図である。
【図２３】図２２に示した工程に続く工程で作製される第２の積層基礎構造物を示す斜視図である。
【図２４】図２３に示した第２の積層基礎構造物の側面図である。
【図２５】第２の積層基礎構造物を切断して得られたブロックの一例を示す斜視図である。
【図２６】図２５に示した工程に続く工程を示す説明図である。
【図２７】上下に隣接する２つのサブパッケージの端子同士の接続部分を示す側面図である。
【図２８】上下に隣接する２つのサブパッケージの端子間の位置ずれについて説明するための説明図である。
【図２９】５つのサブパッケージを積層する方法の一例を示す斜視図である。
【図３０】本発明の第２の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図３１】本発明の第２の実施の形態におけるサブパッケージの斜視図である。
【図３２】下側から見た図３１のサブパッケージを示す斜視図である。
【図３３】本発明の第３の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図３４】本発明の第３の実施の形態におけるサブパッケージの斜視図である。
【図３５】下側から見た図３４のサブパッケージを示す斜視図である。
【発明を実施するための形態】
【００２９】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図５を参照して、本発明の第１の実施の形態に係る複合型積層チップパッケージの構成について説明する。図１は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、本実施の形態におけるサブパッケージの斜視図である。図３は、下側から見た図２のサブパッケージを示す斜視図である。図４は、図２に示したサブパッケージに含まれる１つの階層部分を示す平面図である。図５は、図４に示した階層部分を示す斜視図である。
【００３０】
図１に示したように、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図１には、複合型積層チップパッケージ１が、上から順に配置された５つのサブパッケージ１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅを備えた例を示している。なお、サブパッケージ１Ａ〜１Ｅの積層順序は、図１に示した例に限らず、任意である。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。
【００３１】
図２および図３に示したように、サブパッケージ１Ｓは、本体２と、本体２の少なくとも１つの側面に配置された複数の導電層Ｗを含む配線３とを備えている。本体２は、上面２ａ、下面２ｂ、および第１ないし第４の側面２ｃ，２ｄ，２ｅ，２ｆを有している。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。図２および図３に示した例では、複数の導電層Ｗは、第１の側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。複数の導電層Ｗは、複数の階層部分１０の全てを経由する。
【００３２】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数の導電層Ｗに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数の導電層Ｗに電気的に接続された複数の第２の端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗとを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数の導電層Ｗとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数の導電層Ｗとを電気的に接続する。
【００３３】
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に対向する。上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００３４】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００３５】
複数の階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分１０は、例えば接着剤によって接合されている。図１ないし図３には、一例として、主要部分２Ｍが、２つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は２つに限らず、複数であればよい。ただし、複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は等しい。以下、図１に示したサブパッケージ１Ａ〜１Ｅの複数の階層部分１０を互いに区別して表す場合には、上から順に符号Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１，Ｌ４２，Ｌ５１，Ｌ５２を付して表す。また、主要部分２Ｍにおける上側の階層部分Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４１，Ｌ５１を第１の階層部分とも呼び、主要部分２Ｍにおける下側の階層部分Ｌ１２，Ｌ２２，Ｌ３２，Ｌ４２，Ｌ５２を第２の階層部分とも呼ぶ。
【００３６】
本体２の主要部分２Ｍは、更に、主要部分２Ｍにおいて最も下に位置する第２の階層部分Ｌ１２〜Ｌ５２の下面に接合された絶縁層８を含んでいる。主要部分２Ｍの下面２Ｍｂは、絶縁層８の下面によって構成されている。なお、本体２の主要部分２Ｍは、更に、主要部分２Ｍの下面２Ｍｂにおいて下面配線５Ｗを覆う絶縁層を含んでいてもよい。
【００３７】
次に、図４および図５を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
【００３８】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の電極とを含んでいる。絶縁部３１は、複数の導電層Ｗが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図４および図５に示した例では、絶縁部３１は、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆを有している。絶縁部３１の４つの端面３１ｃ，３１ｄ，３１ｅ，３１ｆは、それぞれ、半導体チップ３０の４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆの外側に位置している。複数の電極は、半導体チップ３０の第１の面３０ａ側に配置されている。
【００３９】
以下、本実施の形態における複数の端子４，５、複数の導電層Ｗおよび複数の電極について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４に導電層Ｗを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
【００４０】
図２および図３に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４と、第３の種類の端子４Ｒ１，４Ｒ２，４Ｒ３，４Ｒ４，４Ｒ５，４Ｒ６，４Ｒ７，４Ｒ８とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４と、第３の種類の端子５Ｒ１，５Ｒ２，５Ｒ３，５Ｒ４，５Ｒ５，５Ｒ６，５Ｒ７，５Ｒ８とを含んでいる。端子５Ａ１〜５Ａ４，５Ｃ１〜５Ｃ４，５Ｒ１〜５Ｒ８は、それぞれ、端子４Ａ１〜４Ａ４，４Ｃ１〜４Ｃ４，４Ｒ１〜４Ｒ８と対を形成している。
【００４１】
複数の導電層Ｗは、複合型積層チップパッケージ１内の全ての階層部分１０に共通する用途を有する複数の共通導電層ＷＡと、互いに異なる階層部分１０によって利用される複数の階層依存導電層ＷＢとを含んでいる。複数の共通導電層ＷＡは、導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４を含んでいる。複数の階層依存導電層ＷＢは、導電層ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８を含んでいる。導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。
【００４２】
導電層ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４は、それぞれ、端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）の各々における第１の端子４と第２の端子５を電気的に接続している。
【００４３】
導電層ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８は、それぞれ、端子対（４Ｒ１，５Ｒ１）、（４Ｒ２，５Ｒ２）、（４Ｒ３，５Ｒ３）、（４Ｒ４，５Ｒ４）、（４Ｒ５，５Ｒ５）、（４Ｒ６，５Ｒ６）、（４Ｒ７，５Ｒ７）、（４Ｒ８，５Ｒ８）の各々における第１の端子４と第２の端子５を電気的に接続している。
【００４４】
後で詳しく説明するが、複数の第１の端子４は、主要部分２Ｍの上面２Ｍａに最も近い１つの階層部分１０（第１の階層部分Ｌ１１〜Ｌ５１）における複数の電極を用いて構成されている。複数の電極は、第１の階層部分Ｌ１１〜Ｌ５１において複数の第１の端子４を構成するために用いられる複数の端子構成部を含んでいる。図４および図５に示したように、複数の電極は、以下の第１ないし第４の種類の電極を含んでいる。
【００４５】
第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、第１の階層部分Ｌ１１〜Ｌ５１において端子４Ａ１，４Ａ２，４Ａ３，４Ａ４を構成するために用いられる端子構成部３４Ａ１，３４Ａ２，３４Ａ３，３４Ａ４を含んでいる。
【００４６】
また、電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、接続部３７Ａ１，３７Ａ２，３７Ａ３，３７Ａ４を有している。接続部３７Ａ１〜３７Ａ４は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ａ１〜３２Ａ４の各端面によって構成されている。接続部３７Ａ１〜３７Ａ４は、それぞれ、本体２の第１の側面２ｃに配置されて、導電層ＷＡ１〜ＷＡ４に接している。これにより、電極３２Ａ１〜３２Ａ４は、それぞれ、導電層ＷＡ１〜ＷＡ４に電気的に接続されている。主要部分２Ｍに含まれる複数の階層部分１０のうちの少なくとも１つにおいて、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
【００４７】
第２の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４は、それぞれ、第１の階層部分Ｌ１１〜Ｌ５１において端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４を構成するために用いられる端子構成部３４Ｃ１，３４Ｃ２，３４Ｃ３，３４Ｃ４を含んでいる。また、電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４は、それぞれ、接続部３７Ｃ１，３７Ｃ２，３７Ｃ３，３７Ｃ４を有している。接続部３７Ｃ１〜３７Ｃ４は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｃ１〜３２Ｃ４の各端面によって構成されている。接続部３７Ｃ１〜３７Ｃ４は、それぞれ、本体２の第１の側面２ｃに配置されて、導電層ＷＣ１〜ＷＣ４に接している。これにより、電極３２Ｃ１〜３２Ｃ４は、それぞれ、導電層ＷＣ１〜ＷＣ４に電気的に接続されている。第２の種類の電極は、半導体チップ３０に接触しない。
【００４８】
第３の種類の電極３２Ｒ１，３２Ｒ２，３２Ｒ３，３２Ｒ４，３２Ｒ５，３２Ｒ６，３２Ｒ７，３２Ｒ８は、それぞれ、第１の階層部分Ｌ１１〜Ｌ５１において端子４Ｒ１，４Ｒ２，４Ｒ３，４Ｒ４，４Ｒ５，４Ｒ６，４Ｒ７，４Ｒ８を構成するために用いられる端子構成部３４Ｒ１，３４Ｒ２，３４Ｒ３，３４Ｒ４，３４Ｒ５，３４Ｒ６，３４Ｒ７，３４Ｒ８を含んでいる。また、電極３２Ｒ１，３２Ｒ２，３２Ｒ３，３２Ｒ４，３２Ｒ５，３２Ｒ６，３２Ｒ７，３２Ｒ８は、それぞれ、接続部３７Ｒ１，３７Ｒ２，３７Ｒ３，３７Ｒ４，３７Ｒ５，３７Ｒ６，３７Ｒ７，３７Ｒ８を有している。接続部３７Ｒ１〜３７Ｒ８は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｒ１〜３２Ｒ８の各端面によって構成されている。接続部３７Ｒ１〜３７Ｒ８は、それぞれ、本体２の第１の側面２ｃに配置されて、導電層ＷＲ１〜ＷＲ８に接している。これにより、電極３２Ｒ１〜３２Ｒ８は、それぞれ、導電層ＷＲ１〜ＷＲ８に電気的に接続されている。第３の種類の電極は、半導体チップ３０に接触しない。
【００４９】
第４の種類の電極３２Ｄ１，３２Ｄ２は、端子４を構成するために用いられない電極である。電極３２Ｄ１は、分岐した第１ないし第４の枝部を有している。電極３２Ｄ１の第１ないし第４の枝部は、それぞれ、接続部３７Ｄ１１，３７Ｄ１２，３７Ｄ１３，３７Ｄ１４を有している。接続部３７Ｄ１１〜３７Ｄ１４は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｄ１の第１ないし第４の枝部の各端面によって構成されている。接続部３７Ｄ１１〜３７Ｄ１４は、それぞれ、電極３２Ｃ１〜３２Ｃ４の接続部３７Ｃ１〜３７Ｃ４の近傍に配置されている。また、接続部３７Ｄ１１〜３７Ｄ１４は、それぞれ、本体２の第１の側面２ｃに配置されている。
【００５０】
電極３２Ｄ２は、分岐した第１ないし第８の枝部を有している。電極３２Ｄ２の第１ないし第８の枝部は、それぞれ、接続部３７Ｄ２１，３７Ｄ２２，３７Ｄ２３，３７Ｄ２４，３７Ｄ２５，３７Ｄ２６，３７Ｄ２７，３７Ｄ２８を有している。接続部３７Ｄ２１〜３７Ｄ２８は、それぞれ、絶縁部３１の端面３１ｃに配置された電極３２Ｄ２の第１ないし第８の枝部の各端面によって構成されている。接続部３７Ｄ２１〜３７Ｄ２８は、それぞれ、電極３２Ｒ１〜３２Ｒ８の接続部３７Ｒ１〜３７Ｒ８の近傍に配置されている。また、接続部３７Ｄ２１〜３７Ｄ２８は、それぞれ、本体２の第１の側面２ｃに配置されている。
【００５１】
主要部分２Ｍに含まれる複数の階層部分１０のうちの少なくとも１つにおいて、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。第１の種類の電極３２Ａ１〜３２Ａ４と第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０との電気的接続のための電極である。
【００５２】
第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、以下のように、その階層部分１０が利用する、導電層ＷＣ１〜ＷＣ４のうちの１つと、導電層ＷＲ１〜ＷＲ８のうちの１つに対して、選択的に、電気的に接続されている。
【００５３】
図１に示した例では、サブパッケージ１Ａにおける導電層Ｗの形状は、サブパッケージ１Ｃと同じである。これにより、サブパッケージ１Ａにおける電極３２Ｄ１，３２Ｄ２と導電層Ｗとの電気的接続関係は、サブパッケージ１Ｃと同じになる。サブパッケージ１Ａ，１Ｃでは、導電層ＷＣ２，ＷＲ３，ＷＲ４が部分的に幅広に形成されている。
【００５４】
サブパッケージ１Ａでは、導電層ＷＣ２は、階層部分Ｌ１１，Ｌ１２における接続部３７Ｄ１２に接している。これにより、階層部分Ｌ１１，Ｌ１２の電極３２Ｄ１は、導電層ＷＣ２に電気的に接続されている。また、導電層ＷＲ３は、階層部分Ｌ１１における接続部３７Ｄ２３に接している。これにより、階層部分Ｌ１１の電極３２Ｄ２は、導電層ＷＲ３に電気的に接続されている。また、導電層ＷＲ４は、階層部分Ｌ１２における接続部３７Ｄ２４に接している。これにより、階層部分Ｌ１２の電極３２Ｄ２は、導電層ＷＲ４に電気的に接続されている。
【００５５】
上記のサブパッケージ１Ａについての説明中の階層部分Ｌ１１，Ｌ１２を階層部分Ｌ３１，Ｌ３２に置き換えれば、サブパッケージ１Ｃについての説明になる。
【００５６】
サブパッケージ１Ｂでは、導電層ＷＣ１，ＷＲ１，ＷＲ２が部分的に幅広に形成されている。導電層ＷＣ１は、階層部分Ｌ２１，Ｌ２２における接続部３７Ｄ１１に接している。これにより、階層部分Ｌ２１，Ｌ２２の電極３２Ｄ１は、導電層ＷＣ１に電気的に接続されている。また、導電層ＷＲ１は、階層部分Ｌ２１における接続部３７Ｄ２１に接している。これにより、階層部分Ｌ２１の電極３２Ｄ２は、導電層ＷＲ１に電気的に接続されている。また、導電層ＷＲ２は、階層部分Ｌ２２における接続部３７Ｄ２２に接している。これにより、階層部分Ｌ２２の電極３２Ｄ２は、導電層ＷＲ２に電気的に接続されている。
【００５７】
サブパッケージ１Ｄでは、導電層ＷＣ３，ＷＲ５，ＷＲ６が部分的に幅広に形成されている。導電層ＷＣ３は、階層部分Ｌ４１，Ｌ４２における接続部３７Ｄ１３に接している。これにより、階層部分Ｌ４１，Ｌ４２の電極３２Ｄ１は、導電層ＷＣ３に電気的に接続されている。また、導電層ＷＲ５は、階層部分Ｌ４１における接続部３７Ｄ２５に接している。これにより、階層部分Ｌ４１の電極３２Ｄ２は、導電層ＷＲ５に電気的に接続されている。また、導電層ＷＲ６は、階層部分Ｌ４２における接続部３７Ｄ２６に接している。これにより、階層部分Ｌ４２の電極３２Ｄ２は、導電層ＷＲ６に電気的に接続されている。
【００５８】
サブパッケージ１Ｅでは、導電層ＷＣ４，ＷＲ７，ＷＲ８が部分的に幅広に形成されている。導電層ＷＣ４は、階層部分Ｌ５１，Ｌ５２における接続部３７Ｄ１４に接している。これにより、階層部分Ｌ５１，Ｌ５２の電極３２Ｄ１は、導電層ＷＣ４に電気的に接続されている。また、導電層ＷＲ７は、階層部分Ｌ５１における接続部３７Ｄ２７に接している。これにより、階層部分Ｌ５１の電極３２Ｄ２は、導電層ＷＲ７に電気的に接続されている。また、導電層ＷＲ８は、階層部分Ｌ５２における接続部３７Ｄ２８に接している。これにより、階層部分Ｌ５２の電極３２Ｄ２は、導電層ＷＲ８に電気的に接続されている。
【００５９】
第１の階層部分Ｌ１１〜Ｌ５１では、絶縁部３１は、複数の電極のうちの複数の端子構成部を覆わずに、半導体チップ３０の第１の面３０ａと複数の電極の他の部分を覆っている。絶縁部３１によって覆われていない端子構成部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。第１の階層部分Ｌ１１〜Ｌ５１における端子構成部および導体層は、第１の端子４を構成している。このように、本実施の形態では、複数の第１の端子４は、第１の階層部分Ｌ１１〜Ｌ５１における複数の電極（複数の端子構成部）を用いて構成されている。第１の階層部分Ｌ１１〜Ｌ５１の複数の電極における絶縁部３１に覆われた部分のうちの一部は、上面配線４Ｗとなる。図１ないし図３では、第１の階層部分Ｌ１１〜Ｌ５１のそれぞれの絶縁部３１の一部を破線で表している。
【００６０】
複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は等しく、且つ複数の階層部分１０は、少なくとも１つの第１の種類の階層部分を含んでいる。複数のサブパッケージ１Ｓのうちの少なくとも２つにおいて、複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分を含んでいる。本実施の形態では、複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は２である。従って、複数の階層部分１０が第２の種類の階層部分を含む場合、複数の階層部分１０は、１つの第１の種類の階層部分と１つの第２の種類の階層部分とによって構成されている。
【００６１】
第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップ３０を含んでいる。第１の種類の階層部分の半導体チップ３０は、正常に動作するものであり、且つ配線３に電気的に接続されている。第２の種類の階層部分の半導体チップ３０は、配線３に電気的に接続されていない。第２の種類の階層部分における半導体チップ３０は、正常に動作するものであってもよいし、正常に動作しないものであってもよい。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
【００６２】
第１の種類の階層部分１０Ａでは、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。第２の種類の階層部分１０Ｂでは、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に電気的に接続されていない。
【００６３】
また、第１の種類の階層部分１０Ａでは、第４の種類の電極３２Ｄ１，３２Ｄ２が半導体チップ３０に電気的に接続されることによって、電極３２Ｄ１，３２Ｄ２が電気的に接続された２つの階層依存導電層ＷＢ、すなわち、電極３２Ｄ１が電気的に接続された導電層ＷＣ１〜ＷＣ４のうちのいずれか１つと、電極３２Ｄ２が電気的に接続された導電層ＷＲ１〜ＷＲ８のうちのいずれか１つに対して、半導体チップ３０が電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ｄ１，３２Ｄ２が半導体チップ３０に電気的に接続されていないことによって、電極３２Ｄ１，３２Ｄ２が電気的に接続された２つの階層依存導電層ＷＢに対して、半導体チップ３０は電気的に接続されていない。
【００６４】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ１によれば、複合型積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
【００６５】
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
【００６６】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
【００６７】
以下、本実施の形態に係る複合型積層チップパッケージ１を用いてメモリデバイスを実現する場合を例にとって、複合型積層チップパッケージ１について更に詳しく説明する。図６は、メモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。
【００６８】
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
【００６９】
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
【００７０】
図６に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図６に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
【００７１】
図６に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
【００７２】
サブパッケージ１Ｂ〜１Ｅのいずれも第２の種類の階層部分１０Ｂを含まない場合には、図６に示したメモリデバイスは、サブパッケージ１Ｂ〜１Ｅを用いて構成することができる。以下、いずれも第２の種類の階層部分１０Ｂを含まないと仮定したサブパッケージ１Ｂ〜１Ｅを用いて構成された複合型積層チップパッケージを仮想複合型積層チップパッケージと呼ぶ。仮想複合型積層チップパッケージの８つの階層部分Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１，Ｌ４２，Ｌ５１，Ｌ５２内の半導体チップ３０は、それぞれ、図６に示したメモリチップＭＣ１〜ＭＣ８として機能する。
【００７３】
本実施の形態では、以下の第１ないし第５の条件の下で、仮想複合型積層チップパッケージと同等の機能を有する複合型積層チップパッケージ１を構成する。
【００７４】
第１の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は等しく、且つ複数の階層部分１０は少なくとも１つの第１の種類の階層部分１０Ａを含むことである。本実施の形態では、特に、主要部分２Ｍに含まれる複数の階層部分１０の数は２である。
【００７５】
第２の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓのうちの少なくとも２つにおいて、複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含むことである。本実施の形態では、特に、主要部分２Ｍに含まれる複数の階層部分１０の数が２であることから、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓのうちの少なくとも２つにおいて、複数の階層部分１０は１つの第２の種類の階層部分１０Ｂを含む。
【００７６】
第３の条件は、複合型積層チップパッケージ１に含まれる第１の種類の階層部分１０Ａの数は８であることである。第４の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの数は５以上８以下であることである。なお、本実施の形態では、主要部分２Ｍに含まれる複数の階層部分１０の数が２であることから、第１ないし第３の条件を満たすには、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの数は、必然的に５以上８以下となる。
【００７７】
第５の条件は、複合型積層チップパッケージ１に含まれる８つの第１の種類の階層部分１０Ａは、それぞれ仮想複合型積層チップパッケージの８つの階層部分Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１，Ｌ４２，Ｌ５１，Ｌ５２と同等の機能を有することである。
【００７８】
図７は、本実施の形態に係る複合型積層チップパッケージ１を用いたメモリデバイスの構成の一例を示すブロック図である。図７は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。図７に示したメモリデバイスの構成は、基本的には、図６に示したメモリデバイスと同じである。図示しないが、図７に示したメモリデバイスは、図６に示したメモリデバイスと同様に、コントローラ９０、データバス９１および１つ以上の共通線９２を備えている。コントローラ９０は、複合型積層チップパッケージ１とは別に設けられ、サブパッケージ１Ａの複数の第１の端子４またはサブパッケージ１Ｅの複数の第２の端子５に電気的に接続される。
【００７９】
図７に示したメモリデバイスは、図６に示したメモリチップＭＣ１〜ＭＣ８の代りに、メモリチップＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，ＭＣ３２，ＭＣ４１，ＭＣ４２，ＭＣ５１，ＭＣ５２を備えている。メモリチップＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，ＭＣ３２，ＭＣ４１，ＭＣ４２，ＭＣ５１，ＭＣ５２は、それぞれ、階層部分Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１，Ｌ４２，Ｌ５１，Ｌ５２内の半導体チップ３０である。
【００８０】
図１に示した複合型積層チップパッケージ１において、複数の共通導電層ＷＡ（導電層ＷＡ１〜ＷＡ４）は、データバス９１と１つ以上の共通線９２の一部を構成する。従って、複数の共通導電層ＷＡは、複合型積層チップパッケージ１内の全ての半導体チップ３０（メモリチップ）で共通に使用される信号等を伝達するという、複合型積層チップパッケージ１内の全ての階層部分１０に共通する用途を有する。導電層ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４は、それぞれ信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の一部を構成する。また、導電層ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８は、それぞれ信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８の一部を構成する。
【００８１】
図１および図７に示した例では、サブパッケージ１Ａ，１Ｃの各々において、複数の階層部分１０は１つの第２の種類の階層部分１０Ｂを含んでいる。サブパッケージ１Ａ，１Ｃの配線３の構成は同じである。サブパッケージ１Ａ，１Ｃは、相補的である。すなわち、サブパッケージ１Ａ，１Ｃでは、第１および第２の階層部分と、第１および第２の種類の階層部分１０Ａ，１０Ｂとの対応関係が、互いに逆になっている。具体的には、例えば、サブパッケージ１Ｃにおいて、第１の階層部分Ｌ３１が第１の種類の階層部分１０Ａであり、第２の階層部分Ｌ３２が第２の種類の階層部分１０Ｂである場合には、サブパッケージ１Ａでは、第１の階層部分Ｌ１１が第２の種類の階層部分１０Ｂであり、第２の階層部分Ｌ１２が第１の種類の階層部分１０Ａである。この例では、サブパッケージ１Ａの階層部分Ｌ１２は、サブパッケージ１Ｃの階層部分Ｌ３２の代替となる。これにより、第２の種類の階層部分１０Ｂを含まないと仮定したときの１つのサブパッケージ１Ｃ（以下、仮想パッケージと言う。）の機能を、２つのサブパッケージ１Ａ，１Ｃによって実現する。以下、これについて詳しく説明する。
【００８２】
仮想パッケージでは、第１の階層部分の電極３２Ｄ１，３２Ｄ２は導電層ＷＣ２，ＷＲ３に電気的に接続され、第２の階層部分の電極３２Ｄ１，３２Ｄ２は導電層ＷＣ２，ＷＲ４に電気的に接続されている。これは、サブパッケージ１Ａ，１Ｃにおいても同様である。ただし、サブパッケージ１Ａでは、第１の階層部分Ｌ１１の複数の電極は半導体チップ３０（メモリチップＭＣ１１）に電気的に接続されていない。また、サブパッケージ１Ｃでは、第２の階層部分Ｌ３２の複数の電極は半導体チップ３０（メモリチップＭＣ３２）に電気的に接続されていない。従って、これらの半導体チップ３０（メモリチップ）は機能しない。
【００８３】
サブパッケージ１Ｃの第１の階層部分Ｌ３１の複数の電極は半導体チップ３０（メモリチップＭＣ３１）に電気的に接続されているので、階層部分Ｌ３１は、仮想パッケージの第１の階層部分として働く。同様に、サブパッケージ１Ａの第２の階層部分Ｌ１２の複数の電極は半導体チップ３０（メモリチップＭＣ１２）に電気的に接続されているので、階層部分Ｌ１２は、仮想パッケージの第２の階層部分として働く。このようにして、２つのサブパッケージ１Ａ，１Ｃによって１つの仮想パッケージの機能を実現する。
【００８４】
このようにして、図７に示した例では、メモリチップＭＣ１１，ＭＣ３２が使用不能にされ、メモリチップＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，ＭＣ４１，ＭＣ４２，ＭＣ５１，ＭＣ５２が使用される。メモリチップＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，ＭＣ４１，ＭＣ４２，ＭＣ５１，ＭＣ５２は、それぞれ、図６に示したメモリチップＭＣ４，ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８として機能する。これにより、複合型積層チップパッケージ１を用いたメモリデバイスは、図６に示した構成のメモリデバイスと同等の機能を有することになる。
【００８５】
なお、サブパッケージ１Ｃにおいて、第１の階層部分Ｌ３１が第２の種類の階層部分１０Ｂであり、第２の階層部分Ｌ３２が第１の種類の階層部分１０Ａであってもよい。この場合には、第１の階層部分Ｌ１１が第１の種類の階層部分１０Ａであり、第２の階層部分Ｌ１２が第２の種類の階層部分１０Ｂであるサブパッケージ１Ａと、サブパッケージ１Ｂ〜１Ｅを用いて、複合型積層チップパッケージ１を構成する。
【００８６】
以上説明した例では、サブパッケージ１Ａは、第２の種類の階層部分１０Ｂを含むことによって失われたサブパッケージ１Ｃの機能を補うために用いられる。以下、サブパッケージ１Ａのように、第２の種類の階層部分１０Ｂを含み、他のサブパッケージ１Ｓの失われた機能を補うために用いられるサブパッケージ１Ｓを、追加用のサブパッケージ１Ｓと呼ぶ。
【００８７】
なお、本実施の形態に係る複合型積層チップパッケージ１の構成は、図１および図７に示した例に限られない。例えば、上記のサブパッケージ１Ａ，１Ｃについての説明は、サブパッケージ１Ｃの代りに、サブパッケージ１Ｂ，１Ｄ，１Ｅのうちのいずれかにおいて、複数の階層部分１０が、１つの第２の種類の階層部分１０Ｂを含んでいる場合にも当てはまる。すなわち、この場合には、サブパッケージ１Ａの代りに、サブパッケージ１Ｂ，１Ｄまたは１Ｅの失われた機能を補うための追加用のサブパッケージ１Ｓを用いる。この追加用のサブパッケージ１Ｓの配線３の構成は、サブパッケージ１Ｂ，１Ｄまたは１Ｅと同じである。ただし、この追加用のサブパッケージ１Ｓでは、第１および第２の階層部分と、第１および第２の種類の階層部分１０Ａ，１０Ｂとの対応関係が、サブパッケージ１Ｂ，１Ｄまたは１Ｅとは逆になっている。
【００８８】
パッケージ１Ｂ〜１Ｅ中の第２の種類の階層部分１０Ｂを含むサブパッケージ１Ｓの数が２以上の場合には、サブパッケージ１Ｂ〜１Ｅの他に、サブパッケージ１Ｂ〜１Ｅ中の第２の種類の階層部分１０Ｂを含むサブパッケージ１Ｓの数と同じ数の追加用のサブパッケージ１Ｓを用いて、複合型積層チップパッケージ１を構成する。パッケージ１Ｂ〜１Ｅ中の第２の種類の階層部分１０Ｂを含むサブパッケージ１Ｓの数が２，３，４の場合には、それぞれ、複合型積層チップパッケージ１を構成するサブパッケージ１Ｓの数は６，７，８となる。
【００８９】
第２の種類の階層部分１０Ｂの半導体チップ３０は不良の半導体チップ３０であってもよい。従って、本実施の形態によれば、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない仮想複合型積層チップパッケージと同等の機能を有する複合型積層チップパッケージ１を実現することができる。
【００９０】
次に、図８を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図８に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
【００９１】
次に、本実施の形態に係る複合型積層チップパッケージ１の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５を下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続する工程とを備えている。
【００９２】
複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、サブパッケージ１Ｓを複数個作製する工程とを備えている。
【００９３】
以下、図９ないし図２２を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図９は、基礎構造物前ウェハ１０１を示す平面図である。図１０は、図９に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図１１は、図１０における１１−１１線断面図である。
【００９４】
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図９は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
【００９５】
図１１に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域４７を含んでいる。デバイス形成領域４７は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域４７の上に配置された複数の電極パッド４８と、デバイス形成領域４７の上に配置されたパッシベーション膜４９とを含んでいる。パッシベーション膜４９は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜４９は、複数の電極パッド４８の上面を露出させる複数の開口部を有している。複数の電極パッド４８は、後に形成される電極に対応した位置に配置され、且つデバイス形成領域４７に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド４８およびパッシベーション膜４９により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【００９６】
積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド４８に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図９において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜４９は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
【００９７】
図１２は、図１０に示した工程に続く工程を示す平面図である。図１３は、図１２における１３−１３線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図１２では、保護層１０３を省略している。
【００９８】
隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。
【００９９】
溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
【０１００】
図１４は、図１３に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド４８およびパッシベーション膜４９を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
【０１０１】
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
【０１０２】
また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。
【０１０３】
また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド４８およびパッシベーション膜４９を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【０１０４】
ウェハソートテストを行う時点でパッシベーション膜４９が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド４８の上面を露出させる複数の開口部は形成されていない。
【０１０５】
次に、図１５を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド４８を露出させるための複数の開口部を形成する工程について説明する。図１５は、図１４に示した工程に続く工程を示している。
【０１０６】
ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、第１のマスク（図示せず）を用いて、絶縁膜１０６Ｐを露光する。第１のマスクは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１０７】
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいて、選択的に、第２のマスク（図示せず）を用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図１５では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。第２のマスクは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
【０１０８】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図１５に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド４８を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド４８を露出させる複数の開口部１０６ａを有し、複数の電極パッド４８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド４８を露出させることなく覆っている。
【０１０９】
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド４８に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。
【０１１０】
図１６および図１７は、図１５に示した工程に続く工程を示している。図１６は、図１７における１６−１６線断面図である。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、複数の電極を形成する。正常に動作する半導体チップ予定部３０Ｐでは、複数の電極のうちの第１の種類の電極３２Ａ１〜３２Ａ４と第４の種類の電極３２Ｄ１，３２Ｄ２は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド４８に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、第１および第４の種類の電極以外の複数の電極は、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの電極も半導体チップ予定部３０Ｐに接触しない。
【０１１１】
このようにして、図１６および図１７に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【０１１２】
電極は、Ｃｕ等の導電性材料によって形成される。また、電極をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極が形成される。
【０１１３】
図１８は、図１６に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図１８に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図１８において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。
【０１１４】
図１９は、図１８に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図１８において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。第１の基礎構造物１１０の第１の面１１０ａは、図５に示した半導体チップ３０の第１の面３０ａに対応する。第１の基礎構造物１１０の第２の面１１０ｂは、図５に示した半導体チップ３０の第２の面３０ｂに対応する。
【０１１５】
図２０は、図１９に示した工程に続く工程を示している。この工程では、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における複数の電極を覆い、後に絶縁部３１の一部となる。
【０１１６】
図２１は、図２０に示した工程に続く工程を示している。この工程では、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図２０において、破線は、研磨後の第２の面１０９ｂの位置を示している。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０は、第２の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。
【０１１７】
図２２は、図２１に示した工程に続く工程を示している。この工程では、まず、２つの基礎構造物１１０の積層体から治具１１２を分離する。次に、第１の基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、電極３２Ｄ１，３２Ｄ２以外の複数の電極の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第１の端子４を形成する。複数の電極における絶縁層１１３に覆われた部分は、上面配線４Ｗとなる。
【０１１８】
次に、第２の基礎構造物１１０の第２の面１１０ｂに、後に絶縁層８となる絶縁層１１６を形成する。次に、図示しないが、絶縁層１１６の表面に複数の導体層を形成して、下面配線５Ｗと、下面配線５Ｗに電気的に接続された複数の導体パッドとを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第２の端子５を形成する。複数の端子５および下面配線５Ｗは、Ｃｕ、Ａｕ等の導電性材料によって形成される。次に、下面配線５Ｗを覆うように、絶縁層１１７を形成する。
【０１１９】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。半田層は、導体パッドの表面に、直接または下地層を介して、例えばめっき法によって形成される。
【０１２０】
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
【０１２１】
このようにして、図２２に示したように、積層された２つの基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図２２において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。１つの分離前本体２Ｐは、２つの予備階層部分１０Ｐを含んでいる。
【０１２２】
以下、図２３ないし図２６を参照して、第１の積層基礎構造物１１５を用いて、サブパッケージ１Ｓを複数個作製する工程について詳しく説明する。
【０１２３】
図２３および図２４は、図２２に示した工程に続く工程を示している。この工程では、複数の第１の積層基礎構造物１１５を積層し且つ上下に隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する。図２３および図２４には、２０個の第１の積層基礎構造物１１５を積層して第２の積層基礎構造物１２０を作製した例を示している。上下に隣接する２つの第１の積層基礎構造物１１５は、接着剤によって、容易に分離可能に接着される。この例では、図２４に示したように、第２の積層基礎構造物１２０は、積層された２０個の第１の積層基礎構造物１１５を含み、１つの第１の積層基礎構造物１１５は、積層された２つの基礎構造物１１０を含んでいる。従って、第２の積層基礎構造物１２０は、積層された４０個の基礎構造物１１０を含んでいる。ここで、１つの基礎構造物１１０の厚みを５０μｍとし、２つの基礎構造物１１０を接着する接着剤の厚みと上下に隣接する２つの第１の積層基礎構造物１１５を接着する接着剤の厚みを無視すると、第２の積層基礎構造物１２０の厚みは、５０μｍ×４０、すなわち２ｍｍとなる。
【０１２４】
図２５は、図２３および図２４に示した工程に続く工程を示している。この工程では、まず、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図２５は、ブロック１２１の一例を示している。図２５に示したブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に２０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に４つ並んでいる。この例では、ブロック１２１は、８０個の分離前本体２Ｐを含んでいる。
【０１２５】
次に、ブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。配線３をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、配線３の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。
【０１２６】
サブパッケージ１Ｓを作製する工程では、次に、複数個のサブパッケージ１Ｓが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程が行われる。この工程について、図２６を参照して説明する。この工程では、まず、ブロック１２１を、分離前本体２Ｐが積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、図２６における（ａ）に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体２Ｐを含んでいる。この積層体において、隣接する２つの分離前本体２Ｐは、図２３および図２４に示した工程で第２の積層基礎構造物１２０を作製する際に上下に隣接する２つの第１の積層基礎構造物１１５を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、（ａ）に示した積層体に含まれる複数の分離前本体２Ｐを互いに分離する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えたサブパッケージ１Ｓが複数個形成される。図２６における（ｂ）は、１つのサブパッケージ１Ｓを示している。
【０１２７】
以上、図９ないし図２６を参照して説明した一連の工程により、サブパッケージ１Ｓが複数個作製される。ここまでは、図２２に示したように基礎構造物１１０を２つ含む第１の積層基礎構造物１１５を用いて、階層部分１０を２つ含むサブパッケージ１Ｓを複数個作製する例について説明してきた。しかし、他の実施の形態で説明するように、第１の積層基礎構造物１１５に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なるサブパッケージ１Ｓを作製することができる。
【０１２８】
以上説明したように、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージ１Ｓを備え、上下に隣接する２つのサブパッケージ１Ｓが電気的に接続されたものである。サブパッケージ１Ｓは、本体２の少なくとも１つの側面に配置された複数の導電層Ｗを含む配線３を備えている。本体２は、積層された複数の階層部分１０を含む主要部分２Ｍと、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５を有している。複数の第１の端子４と複数の第２の端子５は、いずれも複数の導電層Ｗに電気的に接続されている。このような構成のサブパッケージ１Ｓによれば、２つ以上のサブパッケージ１Ｓを積層して、上側のサブパッケージ１Ｓにおける複数の第２の端子５を、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続することによって、２つ以上のサブパッケージ１Ｓを互いに電気的に接続することが可能になる。
【０１２９】
また、各階層部分１０は、半導体チップ３０と、複数の導電層Ｗに電気的に接続された複数の電極を含んでいる。本実施の形態では、複数の第１の端子４は、主要部分２Ｍの上面２Ｍａに最も近い第１の階層部分Ｌ１１〜Ｌ５１における複数の電極を用いて構成されている。これにより、本実施の形態によれば、複数の第１の端子４を簡単に構成することが可能になる。
【０１３０】
これらのことから、本実施の形態によれば、複数のサブパッケージ１Ｓを積層し互いに電気的に接続することが可能なサブパッケージ１Ｓを低コストで実現することが可能になり、その結果、所望の数の半導体チップ３０を含むパッケージを低コストで実現することが可能になる。
【０１３１】
また、本実施の形態では、複数の階層部分１０の各々における複数の電極のレイアウトは同じである。これにより、サブパッケージ１Ｓの製造コストをより低減することができる。
【０１３２】
また、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。以下、この効果について、図２７および図２８を参照して説明する。図２７は、上下に隣接する２つのサブパッケージ１Ｓの端子同士の接続部分を示す側面図である。図２８は、上下に隣接する２つのサブパッケージ１Ｓの端子間の位置ずれについて説明するための説明図である。
【０１３３】
図２７および図２８に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、電極の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。導体パッド５ａは、例えばＣｕによって形成されている。下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。
【０１３４】
図２７に示した例では、上下に隣接する２つのサブパッケージ１Ｓの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。
【０１３５】
図２８は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。
【０１３６】
このように、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージ１の製造コストを低減することができる。
【０１３７】
図２９は、積層された５つのサブパッケージ１Ｓを含む複合型積層チップパッケージ１の製造方法の一例を示している。図２９に示した方法では、耐熱性の容器１４１を用いる。この容器１４１は、複数のサブパッケージ１Ｓを積み重ねて収容することの可能な収容部１４１ａを有している。収容部１４１ａは、収容部１４１ａ内に収容されたサブパッケージ１Ｓの側面と収容部１４１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１４１および複数のサブパッケージ１Ｓを加熱する。これにより、半田層が溶融し、上下に隣接する２つのサブパッケージ１Ｓの端子４，５が接合される。この方法によれば、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容することによって、簡単に複数のサブパッケージ１Ｓの位置合わせを行うことができるため、複合型積層チップパッケージ１を簡単に製造することが可能になる。図２９には、５つのサブパッケージ１Ａ〜１Ｅを積層して、複合型積層チップパッケージ１を製造する例を示している。
【０１３８】
本実施の形態に係る複合型積層チップパッケージ１では、複数のサブパッケージ１Ｓの全てにおいて、複数の階層部分１０は、少なくとも１つの第１の種類の階層部分１０Ａを含んでいる。第１の種類の階層部分１０Ａの半導体チップ３０は、正常に動作するものであり、且つ配線３に電気的に接続されている。本実施の形態によれば、複数のサブパッケージ１Ｓを用いて、所望の数の第１の種類の階層部分１０Ａを含む複合型積層チップパッケージ１を実現することができる。
【０１３９】
また、本実施の形態では、複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は等しい。そのため、本実施の形態によれば、全てのサブパッケージ１Ｓを、図９ないし図２６を参照して説明した一連の工程と同じ工程で作製することができる。これにより、本実施の形態によれば、サブパッケージ１Ｓの製造コストを低減することができる。
【０１４０】
また、本実施の形態では、複数のサブパッケージ１Ｓのうちの少なくとも２つにおいて、複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる。第２の種類の階層部分１０Ｂの半導体チップ３０は、配線３に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂの半導体チップ３０は、不良の半導体チップ３０であってもよい。これにより、本実施の形態によれば、不良の半導体チップ３０を含むサブパッケージ１Ｓをより多く利用することが可能になる。
【０１４１】
例えば、図１および図７に示した例のように、サブパッケージ１Ｂ〜１Ｅのうちの１つが、第２の種類の階層部分１０Ｂ（不良の半導体チップ３０）を含むサブパッケージ１Ｓである場合には、このサブパッケージ１Ｓに対して相補的な追加用のサブパッケージ１Ｓを用意し、サブパッケージ１Ｂ〜１Ｅと追加用のサブパッケージ１Ｓを用いて、複合型積層チップパッケージ１を構成することができる。追加用のサブパッケージ１Ｓは、第２の種類の階層部分１０Ｂを含んでいる。従って、追加用のサブパッケージ１Ｓは、不良の半導体チップ３０を含むサブパッケージ１Ｓを有効に利用して用意することができる。
【０１４２】
同様に、サブパッケージ１Ｂ〜１Ｅのうちの２つ以上が第２の種類の階層部分１０Ｂ（不良の半導体チップ３０）を含むサブパッケージ１Ｓである場合には、この２つ以上のサブパッケージ１Ｓの各々に対して相補的な２つ以上の追加用のサブパッケージ１Ｓを用意し、サブパッケージ１Ｂ〜１Ｅと追加用のサブパッケージ１Ｓを用いて、複合型積層チップパッケージ１を構成することができる。このように、本実施の形態によれば、不良の半導体チップ３０を含むサブパッケージ１Ｓを有効に利用することができる。
【０１４３】
なお、複合型積層チップパッケージ１における第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
【０１４４】
追加用のサブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの半導体チップ３０は、不良であるものに限らず、良品のものであってもよい。すなわち、良品の半導体チップ３０を含む任意の階層部分１０において、意図的に複数の電極を半導体チップ３０に電気的に接続しないことによって、第２の種類の階層部分１０Ｂを含む追加用のサブパッケージ１Ｓを作製してもよい。これにより、サブパッケージ１Ｂ〜１Ｅにおいて、どの階層部分１０が第２の種類の階層部分１０Ｂであっても、その第２の種類の階層部分１０Ｂの機能を補う追加用のサブパッケージ１Ｓを確実に用意することが可能になる。良品の半導体チップ３０を含む任意の階層部分１０において、意図的に複数の電極を半導体チップ３０に電気的に接続しないことは、具体的には、図１５に示した工程で、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに複数の開口部１０６ａを形成しないことによって実現することができる。
【０１４５】
以上説明したように、本実施の形態によれば、積層された複数の半導体チップ３０を含むパッケージであって、不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含んでいない場合と同等の機能を有するパッケージを容易に且つ低コストで実現することが可能になる。
【０１４６】
また、本実施の形態では、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
【０１４７】
本実施の形態では、サブパッケージ１Ｓにおいて第２の種類の階層部分１０Ｂが最も上に位置していても、複数の電極を用いて複数の第１の端子４を構成することができる。階層部分１０Ｂの複数の電極は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓを電気的に接続するインターポーザの機能を有する。
【０１４８】
また、各階層部分１０は、半導体チップ３０との電気的接続のための第１および第４の種類の電極と、半導体チップ３０に接触しない第２および第３の種類の電極とを含んでいる。最も上に位置する階層部分１０（第１の階層部分）が第１の種類の階層部分１０Ａであるか第２の種類の階層部分１０Ｂであるかに関わらず、第２および第３の種類の電極は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓを電気的に接続するインターポーザの機能を有する。
【０１４９】
また、本実施の形態では、複数の導電層Ｗは、複合型積層チップパッケージ１内の全ての階層部分１０に共通する用途を有する複数の共通導電層ＷＡと、互いに異なる階層部分１０によって利用される複数の階層依存導電層ＷＢとを含んでいる。図１ないし図３に示したように、各階層依存導電層ＷＢは、部分的に幅広に形成されることによって、その階層依存導電層ＷＢを利用する階層部分１０における第４の種類の電極３２Ｄ１または３２Ｄ２に電気的に接続されている。このような構成により、本実施の形態によれば、複合型積層チップパッケージ１内の全ての階層部分１０において、電極３２Ｄ１，３２Ｄ２のレイアウトを同じにしながら、階層部分１０毎に、半導体チップ３０が電気的に接続される階層依存導電層ＷＢを変えることができる。これにより、複合型積層チップパッケージ１を簡単に製造することが可能になる。
【０１５０】
また、本実施の形態において、サブパッケージ１Ｓの製造方法は、複数の基礎構造物１１０を作製する工程と、複数の基礎構造物１１０を用いて、各々が積層された２つの基礎構造物１１０を含む複数の第１の積層基礎構造物１１５を作製する工程と、複数の第１の積層基礎構造物１１５を用いて、サブパッケージ１Ｓを複数個作製する工程とを備えている。各第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。
【０１５１】
サブパッケージ１Ｓを複数個作製する工程は、複数の第１の積層基礎構造物１１５を積層し且つ隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する工程と、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する工程と、少なくとも１つのブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成する工程と、複数個のサブパッケージ１Ｓが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程とを含んでいる。
【０１５２】
このようなサブパッケージ１Ｓの製造方法によれば、第１の積層基礎構造物１１５を作製する工程において、複数のサブパッケージ１Ｓに対応する複数組の端子４，５を一括して形成することが可能になる。また、この製造方法によれば、図２５を参照して説明した方法によって、ブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成することによって、複数のサブパッケージ１Ｓに対応する複数の配線３を一括して形成することが可能になる。その際、１つのブロック１２１に含まれる複数の分離前本体２Ｐの位置合わせは不要である。これらのことから、この製造方法によれば、複数のサブパッケージ１Ｓの電気的な接続を容易に行うことが可能なサブパッケージ１Ｓを、低コストで短時間に大量生産することが可能になる。
【０１５３】
また、上記のサブパッケージ１Ｓの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、サブパッケージ１Ｓのコストを低減することができる。
【０１５４】
また、上記のサブパッケージ１Ｓの製造方法によれば、図１８ないし図２２を参照して説明した方法によって第１の積層基礎構造物１１５を作製することにより、第１の積層基礎構造物１１５を構成する２つの基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高いサブパッケージ１Ｓを、高い歩留まりで製造することが可能になる。
【０１５５】
ところで、本実施の形態では、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓにおいて、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３（複数の導電層Ｗ）によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【０１５６】
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。また、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
【０１５７】
また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。
【０１５８】
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、半導体チップ３０が熱によって損傷を受けることを防止することができる。
【０１５９】
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
【０１６０】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。始めに、図３０ないし図３２を参照して、本実施の形態に係る複合型積層チップパッケージの構成について説明する。図３０は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図３１は、本実施の形態におけるサブパッケージの斜視図である。図３２は、下側から見た図３１のサブパッケージを示す斜視図である。
【０１６１】
本実施の形態では、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は４である。図３０には、複合型積層チップパッケージ１が、上から順に配置された３つのサブパッケージ１Ａ，１Ｂ，１Ｃを備えた例を示している。なお、サブパッケージ１Ａ〜１Ｃの積層順序は、図３０に示した例に限らず、任意である。以下、サブパッケージ１Ａ〜１Ｃの複数の階層部分１０を互いに区別して表す場合には、上から順に符号Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４，Ｌ３１，Ｌ３２，Ｌ３３，Ｌ３４を付して表す。
【０１６２】
本実施の形態では、第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、以下のように、その階層部分１０が利用する、導電層ＷＣ１〜ＷＣ４のうちの１つと、導電層ＷＲ１〜ＷＲ８のうちの１つに対して、選択的に、電気的に接続されている。
【０１６３】
図３０に示した例では、サブパッケージ１Ａにおける導電層Ｗの形状は、サブパッケージ１Ｂと同じである。これにより、サブパッケージ１Ａにおける電極３２Ｄ１，３２Ｄ２と導電層Ｗとの電気的接続関係は、サブパッケージ１Ｂと同じになる。サブパッケージ１Ａ，１Ｂでは、導電層ＷＣ１，ＷＣ２，ＷＲ１〜ＷＲ４が部分的に幅広に形成されている。
【０１６４】
サブパッケージ１Ａでは、導電層ＷＣ１は、階層部分Ｌ１１，Ｌ１２における接続部３７Ｄ１１に接している。これにより、階層部分Ｌ１１，Ｌ１２の電極３２Ｄ１は、導電層ＷＣ１に電気的に接続されている。導電層ＷＣ２は、階層部分Ｌ１３，Ｌ１４における接続部３７Ｄ１２に接している。これにより、階層部分Ｌ１３，Ｌ１４の電極３２Ｄ１は、導電層ＷＣ２に電気的に接続されている。また、導電層ＷＲ１は、階層部分Ｌ１１における接続部３７Ｄ２１に接している。これにより、階層部分Ｌ１１の電極３２Ｄ２は、導電層ＷＲ１に電気的に接続されている。また、導電層ＷＲ２は、階層部分Ｌ１２における接続部３７Ｄ２２に接している。これにより、階層部分Ｌ１２の電極３２Ｄ２は、導電層ＷＲ２に電気的に接続されている。また、導電層ＷＲ３は、階層部分Ｌ１３における接続部３７Ｄ２３に接している。これにより、階層部分Ｌ１３の電極３２Ｄ２は、導電層ＷＲ３に電気的に接続されている。また、導電層ＷＲ４は、階層部分Ｌ１４における接続部３７Ｄ２４に接している。これにより、階層部分Ｌ１４の電極３２Ｄ２は、導電層ＷＲ４に電気的に接続されている。
【０１６５】
上記のサブパッケージ１Ａについての説明中の階層部分Ｌ１１〜Ｌ１４を階層部分Ｌ２１〜Ｌ２４に置き換えれば、サブパッケージ１Ｂについての説明になる。
【０１６６】
サブパッケージ１Ｃでは、導電層ＷＣ３，ＷＣ４，ＷＲ５〜ＷＲ８が部分的に幅広に形成されている。導電層ＷＣ３は、階層部分Ｌ３１，Ｌ３２における接続部３７Ｄ１３に接している。これにより、階層部分Ｌ３１，Ｌ３２の電極３２Ｄ１は、導電層ＷＣ３に電気的に接続されている。また、導電層ＷＣ４は、階層部分Ｌ３３，Ｌ３４における接続部３７Ｄ１４に接している。これにより、階層部分Ｌ３３，Ｌ３４の電極３２Ｄ１は、導電層ＷＣ４に電気的に接続されている。また、導電層ＷＲ５は、階層部分Ｌ３１における接続部３７Ｄ２５に接している。これにより、階層部分Ｌ３１の電極３２Ｄ２は、導電層ＷＲ５に電気的に接続されている。また、導電層ＷＲ６は、階層部分Ｌ３２における接続部３７Ｄ２６に接している。これにより、階層部分Ｌ３２の電極３２Ｄ２は、導電層ＷＲ６に電気的に接続されている。また、導電層ＷＲ７は、階層部分Ｌ３３における接続部３７Ｄ２７に接している。これにより、階層部分Ｌ３３の電極３２Ｄ２は、導電層ＷＲ７に電気的に接続されている。また、導電層ＷＲ８は、階層部分Ｌ３４における接続部３７Ｄ２８に接している。これにより、階層部分Ｌ３４の電極３２Ｄ２は、導電層ＷＲ８に電気的に接続されている。
【０１６７】
サブパッケージ１Ｂ，１Ｃのいずれも第２の種類の階層部分１０Ｂを含まない場合には、図６に示したメモリデバイスは、サブパッケージ１Ｂ，１Ｃを用いて構成することができる。以下、いずれも第２の種類の階層部分１０Ｂを含まないと仮定したサブパッケージ１Ｂ，１Ｃを用いて構成された複合型積層チップパッケージを仮想複合型積層チップパッケージと呼ぶ。仮想複合型積層チップパッケージの８つの階層部分Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４，Ｌ３１，Ｌ３２，Ｌ３３，Ｌ３４内の半導体チップ３０は、それぞれ、図６に示したメモリチップＭＣ１〜ＭＣ８として機能する。
【０１６８】
本実施の形態では、以下の第１ないし第５の条件の下で、仮想複合型積層チップパッケージと同等の機能を有する複合型積層チップパッケージ１を構成する。
【０１６９】
第１の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は等しく、且つ複数の階層部分１０は少なくとも１つの第１の種類の階層部分１０Ａを含むことである。本実施の形態では、特に、主要部分２Ｍに含まれる複数の階層部分１０の数は４である。
【０１７０】
第２の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓのうちの少なくとも２つにおいて、複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含むことである。
【０１７１】
第３の条件は、複合型積層チップパッケージ１に含まれる第１の種類の階層部分１０Ａの数は８であることである。第４の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの数は３以上８以下であることである。なお、本実施の形態では、主要部分２Ｍに含まれる複数の階層部分１０の数が４であることから、第１ないし第３の条件を満たすには、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの数は、必然的に３以上８以下となる。
【０１７２】
第５の条件は、複合型積層チップパッケージ１に含まれる８つの第１の種類の階層部分１０Ａは、それぞれ仮想複合型積層チップパッケージの８つの階層部分Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４，Ｌ３１，Ｌ３２，Ｌ３３，Ｌ３４と同等の機能を有することである。
【０１７３】
図３０は、一例として、サブパッケージ１Ａ，１Ｂの各々において、複数の階層部分１０が、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる例を示している。この例では、サブパッケージ１Ａは、第２の種類の階層部分１０Ｂを含むことによって失われたサブパッケージ１Ｂの機能を補うために用いられている。このようなサブパッケージを、第１の実施の形態と同様に追加用のサブパッケージ１Ｓと呼ぶ。
【０１７４】
サブパッケージ１Ａ，１Ｂの配線３の構成は同じである。サブパッケージ１Ａ，１Ｂは、相補的である。すなわち、サブパッケージ１Ａ，１Ｂでは、４つの階層部分と、第１および第２の種類の階層部分１０Ａ，１０Ｂとの対応関係が、互いに逆になっている。具体的には、例えば、サブパッケージ１Ｂにおいて、上から１番目の階層部分Ｌ２１が第２の種類の階層部分１０Ｂであり、階層部分Ｌ２１以外の階層部分Ｌ２２〜Ｌ２４が第１の種類の階層部分１０Ａである場合には、サブパッケージ１Ａでは、上から１番目の階層部分Ｌ１１が第１の種類の階層部分１０Ａであり、階層部分Ｌ１１以外の階層部分Ｌ１２〜Ｌ１４が第２の種類の階層部分１０Ｂである。この例では、サブパッケージ１Ａの階層部分Ｌ１１が、サブパッケージ１Ｂの階層部分Ｌ２１の代替となる。
【０１７５】
なお、サブパッケージ１Ｂが２つ以上の第２の種類の階層部分１０Ｂを含む場合には、１つ以上の追加用のサブパッケージ１Ｓに含まれる２つ以上の第１の種類の階層部分１０Ａが、サブパッケージ１Ｂに含まれる２つ以上の第２の種類の階層部分１０Ｂの代替となるように、１つ以上の追加用のサブパッケージ１Ｓを用いる。
【０１７６】
上記のサブパッケージ１Ａ，１Ｂについての説明は、サブパッケージ１Ｂの代りに、サブパッケージ１Ｃにおいて、複数の階層部分１０が、少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合にも当てはまる。すなわち、この場合には、サブパッケージ１Ａの代りに、サブパッケージ１Ｃの失われた機能を補うための１つ以上の追加用のサブパッケージ１Ｓを用いる。この追加用のサブパッケージ１Ｓの配線３の構成は、サブパッケージ１Ｃと同じである。また、サブパッケージ１Ｂ，１Ｃの両方において、複数の階層部分１０が、少なくとも１つの第２の種類の階層部分１０Ｂを含む場合には、サブパッケージ１Ｂ，１Ｃの各々の失われた機能を補うための複数の追加用のサブパッケージ１Ｓを用いる。
【０１７７】
次に、本実施の形態における第１の積層基礎構造物１１５を形成する工程について簡単に説明する。本実施の形態では、第１の実施の形態における図２１に示した２つの基礎構造物１１０の積層体を形成した後、第１の実施の形態における図２０および図２１に示した工程と同様の工程を繰り返し行って、積層された４つの基礎構造物１１０を含む積層体を形成する。その後の工程は、第１の実施の形態における図２２に示した工程以降の工程と同様である。本実施の形態では、基礎構造物１１０を４つ含む第１の積層基礎構造物１１５を用いて、階層部分１０を４つ含むサブパッケージ１Ｓを複数個作製する。
【０１７８】
第１の実施の形態と同様に、本実施の形態においても、追加用のサブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの半導体チップ３０は、不良であるものに限らず、良品のものであってもよい。すなわち、良品の半導体チップ３０を含む任意の階層部分１０において、意図的に複数の電極を半導体チップ３０に電気的に接続しないことによって、１つ以上の第２の種類の階層部分１０Ｂを含む追加用のサブパッケージ１Ｓを作製してもよい。これにより、サブパッケージ１Ｂ，１Ｃにおいて、どの階層部分１０が第２の種類の階層部分１０Ｂであっても、その第２の種類の階層部分１０Ｂの機能を補う１つ以上の追加用のサブパッケージ１Ｓを確実に用意することが可能になる。
【０１７９】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１８０】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。始めに、図３３ないし図３５を参照して、本実施の形態に係る複合型積層チップパッケージの構成について説明する。図３３は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図３４は、本実施の形態におけるサブパッケージの斜視図である。図３５は、下側から見た図３４のサブパッケージを示す斜視図である。
【０１８１】
本実施の形態では、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は８である。図３３には、複合型積層チップパッケージ１が、上から順に配置された２つのサブパッケージ１Ａ，１Ｂを備えた例を示している。なお、サブパッケージ１Ａ，１Ｂの積層順序は、図３３に示した例に限らず、任意である。以下、サブパッケージ１Ａ，１Ｂの複数の階層部分１０を互いに区別して表す場合には、上から順に符号Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８，Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４，Ｌ２５，Ｌ２６，Ｌ２７，Ｌ２８を付して表す。
【０１８２】
本実施の形態では、第４の種類の電極３２Ｄ１，３２Ｄ２は、それぞれ、以下のように、その階層部分１０が利用する、導電層ＷＣ１〜ＷＣ４のうちの１つと、導電層ＷＲ１〜ＷＲ８のうちの１つに対して、選択的に、電気的に接続されている。
【０１８３】
図３３に示した例では、サブパッケージ１Ａにおける導電層Ｗの形状は、サブパッケージ１Ｂと同じである。これにより、サブパッケージ１Ａにおける電極３２Ｄ１，３２Ｄ２と導電層Ｗとの電気的接続関係は、サブパッケージ１Ｂと同じになる。サブパッケージ１Ａ，１Ｂでは、導電層ＷＣ１〜ＷＣ４，ＷＲ１〜ＷＲ８が部分的に幅広に形成されている。
【０１８４】
サブパッケージ１Ａでは、導電層ＷＣ１は、階層部分Ｌ１１，Ｌ１２における接続部３７Ｄ１１に接している。これにより、階層部分Ｌ１１，Ｌ１２の電極３２Ｄ１は、導電層ＷＣ１に電気的に接続されている。また、導電層ＷＣ２は、階層部分Ｌ１３，Ｌ１４における接続部３７Ｄ１２に接している。これにより、階層部分Ｌ１３，Ｌ１４の電極３２Ｄ１は、導電層ＷＣ２に電気的に接続されている。また、導電層ＷＣ３は、階層部分Ｌ１５，Ｌ１６における接続部３７Ｄ１３に接している。これにより、階層部分Ｌ１５，Ｌ１６の電極３２Ｄ１は、導電層ＷＣ３に電気的に接続されている。また、導電層ＷＣ４は、階層部分Ｌ１７，Ｌ１８における接続部３７Ｄ１４に接している。これにより、階層部分Ｌ１７，Ｌ１８の電極３２Ｄ１は、導電層ＷＣ４に電気的に接続されている。
【０１８５】
また、導電層ＷＲ１は、階層部分Ｌ１１における接続部３７Ｄ２１に接している。これにより、階層部分Ｌ１１の電極３２Ｄ２は、導電層ＷＲ１に電気的に接続されている。また、導電層ＷＲ２は、階層部分Ｌ１２における接続部３７Ｄ２２に接している。これにより、階層部分Ｌ１２の電極３２Ｄ２は、導電層ＷＲ２に電気的に接続されている。また、導電層ＷＲ３は、階層部分Ｌ１３における接続部３７Ｄ２３に接している。これにより、階層部分Ｌ１３の電極３２Ｄ２は、導電層ＷＲ３に電気的に接続されている。また、導電層ＷＲ４は、階層部分Ｌ１４における接続部３７Ｄ２４に接している。これにより、階層部分Ｌ１４の電極３２Ｄ２は、導電層ＷＲ４に電気的に接続されている。
【０１８６】
また、導電層ＷＲ５は、階層部分Ｌ１５における接続部３７Ｄ２５に接している。これにより、階層部分Ｌ１５の電極３２Ｄ２は、導電層ＷＲ５に電気的に接続されている。また、導電層ＷＲ６は、階層部分Ｌ１６における接続部３７Ｄ２６に接している。これにより、階層部分Ｌ１６の電極３２Ｄ２は、導電層ＷＲ６に電気的に接続されている。また、導電層ＷＲ７は、階層部分Ｌ１７における接続部３７Ｄ２７に接している。これにより、階層部分Ｌ１７の電極３２Ｄ２は、導電層ＷＲ７に電気的に接続されている。また、導電層ＷＲ８は、階層部分Ｌ１８における接続部３７Ｄ２８に接している。これにより、階層部分Ｌ１８の電極３２Ｄ２は、導電層ＷＲ８に電気的に接続されている。
【０１８７】
上記のサブパッケージ１Ａについての説明中の階層部分Ｌ１１〜Ｌ１８を階層部分Ｌ２１〜Ｌ２８に置き換えれば、サブパッケージ１Ｂについての説明になる。
【０１８８】
サブパッケージ１Ｂが第２の種類の階層部分１０Ｂを含まない場合には、図６に示したメモリデバイスは、サブパッケージ１Ｂのみを用いて構成することができる。以下、第２の種類の階層部分１０Ｂを含まないと仮定したサブパッケージ１Ｂを仮想積層チップパッケージと呼ぶ。仮想積層チップパッケージの８つの階層部分Ｌ２１〜Ｌ２８内の半導体チップ３０は、それぞれ、図６に示したメモリチップＭＣ１〜ＭＣ８として機能する。
【０１８９】
本実施の形態では、以下の第１ないし第５の条件の下で、仮想積層チップパッケージと同等の機能を有する複合型積層チップパッケージ１を構成する。
【０１９０】
第１の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの全てにおいて、主要部分２Ｍに含まれる複数の階層部分１０の数は等しく、且つ複数の階層部分１０は少なくとも１つの第１の種類の階層部分１０Ａを含むことである。本実施の形態では、特に、主要部分２Ｍに含まれる複数の階層部分１０の数は８である。
【０１９１】
第２の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓのうちの少なくとも２つにおいて、複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分１０Ｂを含むことである。
【０１９２】
第３の条件は、複合型積層チップパッケージ１に含まれる第１の種類の階層部分１０Ａの数は８であることである。第４の条件は、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの数は２以上８以下であることである。なお、本実施の形態では、主要部分２Ｍに含まれる複数の階層部分１０の数が８であることから、第１ないし第３の条件を満たすには、複合型積層チップパッケージ１を構成する複数のサブパッケージ１Ｓの数は、必然的に２以上８以下となる。
【０１９３】
第５の条件は、複合型積層チップパッケージ１に含まれる８つの第１の種類の階層部分１０Ａは、それぞれ仮想積層チップパッケージの８つの階層部分Ｌ２１〜Ｌ２８と同等の機能を有することである。
【０１９４】
図３３は、一例として、２つのサブパッケージ１Ａ，１Ｂによって複合型積層チップパッケージ１を構成した例を示している。この例では、サブパッケージ１Ａは、第２の種類の階層部分１０Ｂを含むことによって失われたサブパッケージ１Ｂの機能を補うために用いられている。このようなサブパッケージを、第１の実施の形態と同様に追加用のサブパッケージ１Ｓと呼ぶ。
【０１９５】
サブパッケージ１Ａ，１Ｂの配線３の構成は同じである。サブパッケージ１Ａ，１Ｂは、相補的である。すなわち、サブパッケージ１Ａ，１Ｂでは、８つの階層部分と、第１および第２の種類の階層部分１０Ａ，１０Ｂとの対応関係が、互いに逆になっている。具体的には、例えば、サブパッケージ１Ｂにおいて、上から１番目の階層部分Ｌ２１が第２の種類の階層部分１０Ｂであり、階層部分Ｌ２１以外の階層部分Ｌ２２〜Ｌ２８が第１の種類の階層部分１０Ａである場合には、サブパッケージ１Ａでは、上から１番目の階層部分Ｌ１１が第１の種類の階層部分１０Ａであり、階層部分Ｌ１１以外の階層部分Ｌ１２〜Ｌ１８が第２の種類の階層部分１０Ｂである。この例では、サブパッケージ１Ａの階層部分Ｌ１１が、サブパッケージ１Ｂの階層部分Ｌ２１の代替となる。
【０１９６】
なお、サブパッケージ１Ｂが２つ以上の第２の種類の階層部分１０Ｂを含む場合には、１つ以上の追加用のサブパッケージ１Ｓに含まれる２つ以上の第１の種類の階層部分１０Ａが、サブパッケージ１Ｂに含まれる２つ以上の第２の種類の階層部分１０Ｂの代替となるように、１つ以上の追加用のサブパッケージ１Ｓを用いる。
【０１９７】
次に、本実施の形態における第１の積層基礎構造物１１５を形成する工程について簡単に説明する。本実施の形態では、第１の実施の形態における図２１に示した２つの基礎構造物１１０の積層体を形成した後、第１の実施の形態における図２０および図２１に示した工程と同様の工程を繰り返し行って、積層された８つの基礎構造物１１０を含む積層体を形成する。その後の工程は、第１の実施の形態における図２２に示した工程以降の工程と同様である。本実施の形態では、基礎構造物１１０を８つ含む第１の積層基礎構造物１１５を用いて、階層部分１０を８つ含むサブパッケージ１Ｓを複数個作製する。
【０１９８】
第１の実施の形態と同様に、本実施の形態においても、追加用のサブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの半導体チップ３０は、不良であるものに限らず、良品のものであってもよい。すなわち、良品の半導体チップ３０を含む任意の階層部分１０において、意図的に複数の電極を半導体チップ３０に電気的に接続しないことによって、１つ以上の第２の種類の階層部分１０Ｂを含む追加用のサブパッケージ１Ｓを作製してもよい。これにより、サブパッケージ１Ｂにおいて、どの階層部分１０が第２の種類の階層部分１０Ｂであっても、その第２の種類の階層部分１０Ｂの機能を補う１つ以上の追加用のサブパッケージ１Ｓを確実に用意することが可能になる。
【０１９９】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２００】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、請求の範囲の要件を満たす限り、主要部分２Ｍに含まれる複数の階層部分１０の数は、各実施の形態に示した例に限らず、任意である。
【０２０１】
また、本発明において、配線３は、複数の導電層Ｗの代わりに、複数の階層部分の全てを経由（貫通）する複数の貫通電極を含んでいてもよい。この場合には、複数の電極の接続部は、本体２の第１の側面２ｃに露出せずに、主要部分２Ｍの内部において貫通電極に接する。
【符号の説明】
【０２０２】
１…複合型積層チップパッケージ、１Ａ〜１Ｅ，１Ｓ…サブパッケージ、２…本体、２Ｍ…主要部分、２Ｍａ…上面、２Ｍｂ…下面、３…配線、Ｗ…導電層、４…第１の端子、５…第２の端子、１０…階層部分、３０…半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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