(57)【特許請求の範囲】
【請求項１】
互いに差動入力対を構成する第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを有する差動増幅段と、第１のＣＭＯＳインバータおよび第２のＣＭＯＳインバータを有し、前記第１のＣＭＯＳインバータの出力が前記第２のＣＭＯＳインバータの入力に接続されているとともに前記第２のＣＭＯＳインバータの出力が前記第１のＣＭＯＳインバータの入力に接続されているラッチ段とを備え、前記差動増幅段の出力を前記ラッチ段でラッチするラッチト・コンパレータであって、
前記第１のＣＭＯＳインバータは、ハイレベルとローレベルとのいずれか一方からなる第１の電圧レベルを出力する第３のＭＯＳトランジスタと、ハイレベルとローレベルとの他の一方からなる第２の電圧レベルを出力する第４のＭＯＳトランジスタとからなるとともに、前記第２のＣＭＯＳインバータは、前記第１の電圧レベルを出力する第５のＭＯＳトランジスタと、前記第２の電圧レベルを出力する第６のＭＯＳトランジスタとからなり、
前記差動増幅段において前記第１のＭＯＳトランジスタの電流が流れる第１の電流経路は、前記第３のＭＯＳトランジスタを介して前記第１のＣＭＯＳインバータの出力に接続されているとともに、前記差動増幅段において前記第２のＭＯＳトランジスタの電流が流れる第２の電流経路は、前記第５のＭＯＳトランジスタを介して前記第２のＣＭＯＳインバータの出力に接続されており、
前記第３のＭＯＳトランジスタに、前記第１のＣＭＯＳインバータの出力となる前記第１の電圧レベルを前記第１の電流経路を介して供給するとともに、前記第５のＭＯＳトランジスタに、前記第２のＣＭＯＳインバータの出力となる前記第１の電圧レベルを前記第２の電流経路を介して供給する、第１の電圧源と、
前記第４のＭＯＳトランジスタに、前記第１のＣＭＯＳインバータの出力となる前記第２の電圧レベルを供給するとともに、前記第６のＭＯＳトランジスタに、前記第２のＣＭＯＳインバータの出力となる前記第２の電圧レベルを供給する、第２の電圧源と、
前記第１の電圧源から前記第１の電流経路を介して前記第３のＭＯＳトランジスタに至るまでの経路、および、前記第１の電圧源から前記第２の電流経路を介して前記第５のＭＯＳトランジスタに至るまでの経路に挿入されて開閉動作を行う第１のスイッチ回路と、を備えており、
ドレイン・ソース間が、前記第１の電流経路上の前記第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの間の第１のノードと、前記第２の電流経路上の前記第２のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの間の第２のノードとの間に接続されているとともに、ゲートが前記第１のＣＭＯＳインバータの出力に接続された、第７のＭＯＳトランジスタと、
ドレイン・ソース間が前記第１のノードと前記第２のノードとの間に接続されているとともに、ゲートが前記第２のＣＭＯＳインバータの出力に接続された、第８のＭＯＳトランジスタと、の少なくとも一方をさらに備えていることを特徴とするラッチト・コンパレータ。
【請求項２】
前記第１のスイッチ回路は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタと前記第１の電圧源との間の経路を導通および遮断するように設けられていることを特徴とする請求項１に記載のラッチト・コンパレータ。
【請求項３】
前記第１のスイッチ回路は、前記第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの間の経路を導通および遮断する第１のスイッチ素子と、前記第２のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの間の経路を導通および遮断する第２のスイッチ素子とを備えていることを特徴とする請求項１に記載のラッチト・コンパレータ。
【請求項４】
２つの入力信号の差動増幅を行って差動出力を生成し、前記差動増幅段への入力とする
前置増幅段を備えていることを特徴とする請求項１から３までのいずれか１項に記載のラッチト・コンパレータ。
【請求項５】
前記第１のＣＭＯＳインバータの出力と前記第２の電圧源との間の導通および遮断を行う第２のスイッチ回路と、
前記第２のＣＭＯＳインバータの出力と前記第２の電圧源との間の導通および遮断を行う第３のスイッチ回路と、を備えていることを特徴とする請求項１から４までのいずれか１項に記載のラッチト・コンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力および高信頼性のラッチト・コンパレータに関する。
【背景技術】
【０００２】
ＶＬＳＩ素子の高速化および低消費電力化が図られており、互いのトレードオフを解決する技術が求められている。例えば、メモリ素子に用いられるカレントミラー型センスアンプは高速に動作するが、バイアストランジスタに電流が継続的に流れることにより消費電力が大きい。一方、メモリ素子にラッチ型センスアンプを用いる場合には、消費電力が抑制される一方、動作速度が遅い。
【０００３】
これに対して、非特許文献１では、高速化と低消費電力化との両立を図ることのできる電流制御型のラッチ型センスアンプの構成が提案されている。
【０００４】
図１０に、非特許文献１に記載された電流制御型センスアンプとしてのラッチト・コンパレータ１０１の構成を示す。ラッチト・コンパレータ１０１は、トランジスタＱ０〜Ｑ８を備えている。トランジスタＱ０〜Ｑ４はＮチャネル型ＭＯＳトランジスタからなり、トランジスタＱ５〜Ｑ８はＰチャネル型ＭＯＳトランジスタからなる。
【０００５】
トランジスタＱ０のソースは電源ＶＳＳに接続されており、トランジスタＱ０のドレインはトランジスタＱ１・Ｑ２の各ソースと接続されている。トランジスタＱ０のゲートにはラッチ信号Ｌａｔｃｈが入力される。トランジスタＱ０は、ラッチト・コンパレータ１０１のラッチ時にトランジスタＱ１〜Ｑ６の動作を有効にするためのトランジスタである。
【０００６】
トランジスタＱ１とトランジスタＱ２とは差動入力対を構成しており、トランジスタＱ１のソースとトランジスタＱ２のソースとは互いに接続されている。トランジスタＱ１のゲートはラッチト・コンパレータ１０１の第１の入力端子Ｖｉｎ＋であり、トランジスタＱ２のゲートはラッチト・コンパレータ１０１の第２の入力端子Ｖｉｎ−である。
【０００７】
トランジスタＱ３とトランジスタＱ５とは第１のＣＭＯＳインバータを構成している。トランジスタＱ３のゲートとトランジスタＱ５のゲートとは互いに接続されており、第１のＣＭＯＳインバータの入力端子として機能する。トランジスタＱ３のドレインとトランジスタＱ５のドレインとは互いに接続されており、第１のＣＭＯＳインバータの出力端子として機能する。トランジスタＱ３のソースはトランジスタＱ１のドレインに接続されている。トランジスタＱ５のソースは電源ＶＤＤに接続されている。
【０００８】
トランジスタＱ４とトランジスタＱ６とは第２のＣＭＯＳインバータを構成している。トランジスタＱ４のゲートとトランジスタＱ６のゲートとは互いに接続されており、第２のＣＭＯＳインバータの入力端子として機能する。トランジスタＱ４のドレインとトランジスタＱ６のドレインとは互いに接続されており、第２のＣＭＯＳインバータの出力端子として機能する。トランジスタＱ４のソースはトランジスタＱ２のドレインに接続されている。トランジスタＱ６のソースは電源ＶＤＤに接続されている。
【０００９】
また、第１のＣＭＯＳインバータの入力端子と第２のＣＭＯＳインバータの出力端子とは互いに接続されており、ラッチト・コンパレータ１０１の第１の出力端子Ｖｏｕｔ＋となっている。第１のＣＭＯＳインバータの出力端子と第２のＣＭＯＳインバータの入力端子とは互いに接続されており、ラッチト・コンパレータ１０１の第２の出力端子Ｖｏｕｔ−となっている。
【００１０】
トランジスタＱ７のソースは電源ＶＤＤに接続されており、トランジスタＱ７のドレインは第１のＣＭＯＳインバータの出力端子に接続されている。トランジスタＱ７のゲートにはラッチ信号Ｌａｔｃｈが入力される。トランジスタＱ８のソースは電源ＶＤＤに接続されており、トランジスタＱ８のドレインは第２のＣＭＯＳインバータの出力端子に接続されている。トランジスタＱ８のゲートにはラッチ信号Ｌａｔｃｈが入力される。トランジスタＱ７・Ｑ８は、第１の出力端子Ｖｏｕｔ＋および第２の出力端子Ｖｏｕｔ−の電位をリセットするためのトランジスタである。
また、非特許文献１と類似のラッチト・コンパレータが特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−３２７０６６号公報
【非特許文献】
【００１２】
【非特許文献１】Tsuguo Kobayashi, et al. "A Current-Controlled Latch Sense Amplifier and a Static Power-Saving Input Buffer for Low-Power Architecture", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 28, NO. 4, APRIL 1993, pp. 523-527（ツグオ  コバヤシ  他  「エイ  カレント−コントロールド  ラッチ  センス  アンプリファイヤ  アンド  エイ  スタティック  パワー−セービング  インプット  バッファ  フォー  ロー−パワー  アーキテクチャ」、アイトリプルイー  ジャーナル  オブ  ソリッド−ステート  サーキッツ、ボリューム  トゥウェンティーエイト、ナンバーフォー、エイプリル、ナインティーンナインティスリー  ５２３−５２７ページ）
【非特許文献２】B. Nikolic´, et al. "Design and Optimization of Sense-Amplifier-Based Flip-Flops", Solid-State Circuits Conference, 1999. ESSCIRC '99. Proceedings of the 25th European, 21-23 Sept. 1999, pp. 410-413（ビー  ニコリック  他  「デザイン  アンド  オプティマイゼイション  オブ  センス−アンプリファイヤ−ベースト  フリップ−フロップス」、ソリッド−ステート  サーキッツ  コンファレンス、ナインティーンナインティナイン  イーエスエスシーアイアールシー  ナインティナイン  プロシーディングズ  オブ  ザ  トゥウェンティフィフス  ユーロピアン、トゥウェンティファースト−トゥウェンティサード  セプテンバー  ナインティーンナインティナイン  ４１０−４１３ページ）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図１０のラッチト・コンパレータ１０１の動作について、図２の「従来技術１」を参照しながら説明する。第１の入力端子Ｖｉｎ＋への入力電圧をＶｉｎ＋、第２の入力端子Ｖｉｎ−への入力電圧をＶｉｎ−とし、Ｖｉｎ＋＞Ｖｉｎ−＞Ｖｔであるとする。但し、ＶｔはトランジスタＱ１・Ｑ２の閾値電圧である。また、第１の出力端子Ｖｏｕｔ＋の出力電圧をＶｏｕｔ＋、第２の出力端子Ｖｏｕｔ−の出力電圧をＶｏｕｔ−とする。
【００１４】
ラッチ信号Ｌａｔｃｈ＝Ｌｏ（ローレベル）のときは、ラッチト・コンパレータ１０１はリセット動作を行う。トランジスタＱ０がＯＦＦ状態でトランジスタＱ７・Ｑ８がＯＮ状態となるので、第１のＣＭＯＳインバータおよび第２のＣＭＯＳインバータの各出力端子（Ｖｏｕｔ＋，Ｖｏｕｔ−）および各入力端子がＨｉ（ハイレベル）の状態となるようにラッチ回路がリセットされる。このとき、トランジスタＱ１〜Ｑ６は全てＯＦＦ状態となる。
【００１５】
次に、ラッチ信号ＬａｔｃｈがＬｏからＨｉに立ち上がるタイミングで、トランジスタＱ７・Ｑ８はＯＦＦ状態となってラッチ回路のリセットが解除される。また、同時にトランジスタＱ０がＯＮ状態となることにより、トランジスタＱ１〜Ｑ６の動作が有効になる。ここで、Ｖｉｎ＋＞Ｖｉｎ−であるので、トランジスタＱ１がトランジスタＱ２よりも先にＯＮ状態となる。これにより、トランジスタＱ１のドレイン電位がトランジスタＱ２のドレイン電位よりも先に低下するので、トランジスタＱ３がトランジスタＱ４よりも先にＯＮ状態となる。また、これにより、トランジスタＱ３のドレイン電位（出力電圧Ｖｏｕｔ−）がトランジスタＱ４のドレイン電位（出力電圧Ｖｏｕｔ＋）よりも先に低下するので、トランジスタＱ６がトランジスタＱ５よりも先にＯＮ状態となる。
【００１６】
第１のＣＭＯＳインバータの出力が第２のＣＭＯＳインバータの入力となり、第２のＣＭＯＳインバータの出力が第１のＣＭＯＳインバータの入力となるというように、ラッチ回路は正帰還を構成している。従って、最終的にトランジスタＱ３・Ｑ６がＯＮ状態になるとともにトランジスタＱ４・Ｑ５がＯＦＦ状態となり、出力電圧Ｖｏｕｔ＋はＨｉに張り付くとともに、出力電圧Ｖｏｕｔ−はＬｏに張り付く。ラッチ信号Ｌａｔｃｈが立ち上がってから出力電圧Ｖｏｕｔ＋・Ｖｏｕｔ−が確定するまでの時間であるラッチ確定時間ｔは約１０ｎｓｅｃ程度と非常に短い。このように、ラッチト・コンパレータ１０１の動作は非常に高速である。また、ラッチト・コンパレータ１０１は、ラッチ確定時間ｔの期間のみトランジスタＱ０に電流が流れるため、低消費電力である。
【００１７】
ラッチト・コンパレータ１０１は、ラッチ信号ＬａｔｃｈがＨｉである間はラッチ動作を維持する、すなわちラッチ出力を保持する。ラッチ信号ＬａｔｃｈがＬｏに立ち下がれば、リセット動作に移行する。
【００１８】
ところが、図２に示すように、ラッチ信号ＬａｔｃｈがＨｉであるラッチ動作区間において、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−を下回り（Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔ）、さらに入力電圧Ｖｉｎ＋が閾値電圧Ｖｔを下回った（Ｖｉｎ−＞Ｖｔ＞Ｖｉｎ＋）場合には、ラッチ回路はラッチ動作を維持することができなくなり、ラッチ出力が誤動作してしまう。この場合に、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−を下回ることで、一旦、出力電圧Ｖｏｕｔ＋はＬｏに、出力電圧Ｖｏｕｔ−はＨｉに変化するが、入力電圧Ｖｉｎ＋が閾値電圧Ｖｔを下回る時点でトランジスタＱ１がＯＦＦ状態となるので、トランジスタＱ３のソース電位がフローティングとなる。従って、トランジスタＱ１を含む枝とトランジスタＱ２を含む枝とのそれぞれにおいて、電源ＶＤＤと電源ＶＳＳとの電圧差を各トランジスタのドレイン・ソース間で確定的に分担していた正常時と比較して、各トランジスタの分担電圧が不定となる。
【００１９】
この結果、出力電圧Ｖｏｕｔ＋・Ｖｏｕｔ−のＨｉおよびＬｏが電源ＶＤＤ・ＶＳＳの値を基準にして決定されなくなり、例えば電源ＶＤＤからのリークにより第２のＣＭＯＳインバータの出力電位（Ｖｏｕｔ＋）が徐々に上昇する現象の発生などがあると、入力と対応しない誤出力が導出される虞が生じる。
【００２０】
Ｐチャネル型ＭＯＳトランジスタのＮウェルは電源ＶＤＤに接続されるため、図１１に示すように、電源ＶＤＤ−ドレイン間にリーク成分ｒ１・ｒ２が存在する。このリーク成分ｒ１・ｒ２を通したリークパスにより、上述したように、トランジスタＱ４のドレイン電位が徐々に上昇して、いずれラッチ出力の反転等につながる。つまり、ラッチ信号ＬａｔｃｈがＨｉであっても、スタティック（静的）な状態を維持することができなくなるという欠点がある。
【００２１】
また、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態からＶｉｎ＋＞Ｖｉｎ−＞Ｖｔとなり、さらにＶｉｎ＋＞Ｖｔ＞Ｖｉｎ−となった場合にも、同様にラッチ出力が誤動作してしまう。
ラッチ出力の誤動作は、データ化けや演算エラー等のシステムの不安定性に直結する。
【００２２】
そこで、一方の入力電圧が閾値電圧Ｖｔよりも小さくなっても、電位が上記のように不定となることを回避する構成が提案されている（例えば非特許文献２参照）。
【００２３】
図１２に、電位が不定となることを回避する構成を備えたラッチト・コンパレータ１０２の構成を示す。ラッチト・コンパレータ１０２は、図１０のラッチト・コンパレータ１０１にトランジスタＱＮ５を追加した構成である。トランジスタＱＮ５はＮチャネル型ＭＯＳトランジスタであり、トランジスタＱＮ５のドレイン・ソース間がトランジスタＱ３のソースとトランジスタＱ４のソースとを接続するように配置されている。トランジスタＱＮ５のゲートは電源ＶＤＤに接続されている。トランジスタＱＮ５の、トランジスタＱ３のソースとトランジスタＱ４のソースとのうちの電位が高いほうに接続された一端がドレインとして機能し、トランジスタＱＮ５の、トランジスタＱ３のソースとトランジスタＱ４のソースとのうちの電位が低いほうに接続された一端がソースとして機能する。
【００２４】
ラッチト・コンパレータ１０２においては、ラッチ信号ＬａｔｃｈがＨｉであるときに、入力電圧Ｖｉｎ＋または入力電圧Ｖｉｎ−が閾値電圧Ｖｔよりも小さくても、トランジスタＱ３のソースとトランジスタＱ４のソースとのうちのＯＦＦ状態にあるトランジスタＱ１またはＱ２に接続されているほうが、トランジスタＱＮ５を介した電流経路で電源ＶＳＳに接続されるため、電位を確定させることができる。従って、図２の「従来技術２」に示すように、入力電圧Ｖｉｎ＋・Ｖｉｎ−が変化してもラッチ出力状態を維持することができる。
【００２５】
しかしながら、ラッチト・コンパレータ１０２では、トランジスタＱＮ５を追加したことにより、ラッチ信号Ｌａｔｃｈが立ち上がってラッチ出力が確定するときの動作において、一方の入力トランジスタ（Ｑ１またはＱ２）のドレイン電流の一部がトランジスタＱＮ５を介して他方の入力トランジスタ側へ漏れるので、差動入力電圧に対する差動出力電流の比で定義されるトランスコンダクタンスｇｍが低下してしまう。トランスコンダクタンスｇｍの低下により、ラッチ確定時間ｔが長くなる、あるいは、雑音が大きくなる、等の問題が発生する。これは次の理由による。トランジスタＱＮ５のゲートは電源ＶＤＤに接続されているので、ラッチ信号Ｌａｔｃｈの立ち上がり時のラッチ確定動作遷移時には、トランジスタＱＮ５のゲート電圧はトランジスタＱ３・Ｑ４のゲート電圧よりも大きい。従って、トランジスタＱＮ５のサイズとトランジスタＱ３・Ｑ４のサイズとが同等であると、トランジスタＱＮ５のコンダクタンスがトランジスタＱ３・Ｑ４よりも大きくなってトランジスタＱＮ５を介した電流漏れ分は無視できない値となる。これによりトランスコンダクタンスｇｍが低下する。
【００２６】
また、ラッチト・コンパレータ１０２においては、追加したトランジスタＱＮ５に起因して、ラッチト・コンパレータ１０１よりもオフセット電圧が大きくなり、コンパレータとしての性能が悪化する虞があるという問題が生じる。差動回路にはペアトランジスタどうしの特性の一致が要求されるが、トランジスタには閾値電圧Ｖｔのばらつき等の素子ばらつきが不可避的に存在する。また、ＩＣレイアウトやＩＣプロセスに起因して、差動対回路に形成される寄生容量のミスマッチも発生する。これらの素子ばらつきやミスマッチ等により、そもそもラッチト・コンパレータ１０１の構成において、ラッチ動作の初期に回路の動作点にずれが発生する。例えば、トランジスタＱ１・Ｑ２のドレイン電圧に着目すると、トランジスタＱ１・Ｑ２は理想的には互いに同じドレイン電位からラッチ動作を開始するが、実際には上記理由により動作点のずれが存在する。当該ずれはオフセット電圧の原因の１つとなる。さらに、ラッチト・コンパレータ１０２には、ゲートが電源ＶＤＤに接続されたトランジスタＱＮ５が追加されているので、前述の動作点のずれによって差動回路の電流がトランジスタＱＮ５を介して流れてしまう。このようにトランジスタＱＮ５を電流が流れることで差動回路のバランスがさらに崩れるので、ラッチト・コンパレータ１０２のオフセット電圧はラッチト・コンパレータ１０１のオフセット電圧よりも大きくなってしまう。
【００２７】
本発明は、上記課題を解決するものであり、差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチト・コンパレータを提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明の第１の局面は、互いに差動入力対を構成する第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタを有する差動増幅段と、第１のＣＭＯＳインバータおよび第２のＣＭＯＳインバータを有し、前記第１のＣＭＯＳインバータの出力が前記第２のＣＭＯＳインバータの入力に接続されているとともに前記第２のＣＭＯＳインバータの出力が前記第１のＣＭＯＳインバータの入力に接続されているラッチ段とを備え、前記差動増幅段の出力を前記ラッチ段でラッチするラッチト・コンパレータであって、前記第１のＣＭＯＳインバータは、ハイレベルとローレベルとのいずれか一方からなる第１の電圧レベルを出力する第３のＭＯＳトランジスタと、ハイレベルとローレベルとの他の一方からなる第２の電圧レベルを出力する第４のＭＯＳトランジスタとからなるとともに、前記第２のＣＭＯＳインバータは、前記第１の電圧レベルを出力する第５のＭＯＳトランジスタと、前記第２の電圧レベルを出力する第６のＭＯＳトランジスタとからなり、前記差動増幅段において前記第１のＭＯＳトランジスタの電流が流れる第１の電流経路は、前記第３のＭＯＳトランジスタを介して前記第１のＣＭＯＳインバータの出力に接続されているとともに、前記差動増幅段において前記第２のＭＯＳトランジスタの電流が流れる第２の電流経路は、前記第５のＭＯＳトランジスタを介して前記第２のＣＭＯＳインバータの出力に接続されており、前記第３のＭＯＳトランジスタに、前記第１のＣＭＯＳインバータの出力となる前記第１の電圧レベルを前記第１の電流経路を介して供給するとともに、前記第５のＭＯＳトランジスタに、前記第２のＣＭＯＳインバータの出力となる前記第１の電圧レベルを前記第２の電流経路を介して供給する、第１の電圧源と、前記第４のＭＯＳトランジスタに、前記第１のＣＭＯＳインバータの出力となる前記第２の電圧レベルを供給するとともに、前記第６のＭＯＳトランジスタに、前記第２のＣＭＯＳインバータの出力となる前記第２の電圧レベルを供給する、第２の電圧源と、前記第１の電圧源から前記第１の電流経路を介して前記第３のＭＯＳトランジスタに至るまでの経路、および、前記第１の電圧源から前記第２の電流経路を介して前記第５のＭＯＳトランジスタに至るまでの経路に挿入されて開閉動作を行う第１のスイッチ回路と、を備えており、ドレイン・ソース間が、前記第１の電流経路上の前記第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの間の第１のノードと、前記第２の電流経路上の前記第２のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの間の第２のノードとの間に接続されているとともに、ゲートが前記第１のＣＭＯＳインバータの出力に接続された、第７のＭＯＳトランジスタと、ドレイン・ソース間が前記第１のノードと前記第２のノードとの間に接続されているとともに、ゲートが前記第２のＣＭＯＳインバータの出力に接続された、第８のＭＯＳトランジスタと、の少なくとも一方をさらに備えている。
【００２９】
本発明の第２の局面は、上記第１の局面において、前記第１のスイッチ回路は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタと前記第１の電圧源との間の経路を導通および遮断するように設けられている。
【００３０】
本発明の第３の局面は、上記第１の局面において、前記第１のスイッチ回路は、前記第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの間の経路を導通および遮断する第１のスイッチ素子と、前記第２のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの間の経路を導通および遮断する第２のスイッチ素子とを備えている。
【００３１】
本発明の第４の局面は、上記第１の局面から上記第３の局面までのいずれか１つにおいて、２つの入力信号の差動増幅を行って差動出力を生成し、前記差動増幅段への入力とする前置増幅段を備えている。
【００３２】
本発明の第５の局面は、上記第１の局面から上記第４の局面までのいずれか１つにおいて、において、前記第１のＣＭＯＳインバータの出力と前記第２の電圧源との間の導通および遮断を行う第２のスイッチ回路と、前記第２のＣＭＯＳインバータの出力と前記第２の電圧源との間の導通および遮断を行う第３のスイッチ回路と、を備えている。
【発明の効果】
【００３３】
上記第１の局面によれば、第１のＭＯＳトランジスタへの入力電圧をＶｉｎ＋、第２のＭＯＳトランジスタへの入力電圧をＶｉｎ−、第１および第２のＭＯＳトランジスタの閾値電圧をＶｔとしたときに、Ｖｉｎ＋＞Ｖｉｎ−＞Ｖｔの状態から、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態を経て、Ｖｉｎ−＞Ｖｔ＞Ｖｉｎ＋の状態に変化する場合に、第７のＭＯＳトランジスタがＯＮ状態となる。従って、第１のＭＯＳトランジスタと第３のＭＯＳトランジスタとの間が、第７のＭＯＳトランジスタを介して第１の電圧源に接続されるので、電位が不定となることを回避することができる。これにより、ラッチ出力の誤動作を防止することができる。
【００３４】
また、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態から、Ｖｉｎ＋＞Ｖｉｎ−＞Ｖｔの状態を経て、Ｖｉｎ＋＞Ｖｔ＞Ｖｉｎ−の状態に変化する場合に、第８のＭＯＳトランジスタがＯＮ状態となる。従って、第２のＭＯＳトランジスタと第５のＭＯＳトランジスタとの間が、第８のＭＯＳトランジスタを介して第１の電圧源に接続されるので、電位が不定となることを回避することができる。これにより、ラッチ出力の誤動作を防止することができる。
【００３５】
また、第７および第８のＭＯＳトランジスタのドレイン電流は小さく抑えられるので、第７および第８のＭＯＳトランジスタにドレイン電流が流れても差動出力電流の大きさがあまり影響を受けなくなり、トランスコンダクタンスの値が減少することを抑制することができる。これにより、ラッチ確定時間の増大および雑音の発生を抑制することができる。
【００３６】
さらに、第７のＭＯＳトランジスタはラッチ確定動作とともに第１のインバータの出力電圧が変化することによって初めてＯＮ状態となるので、また、第８のＭＯＳトランジスタはラッチ確定動作とともに第２のインバータの出力電圧が変化することによって初めてＯＮ状態となるため、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間には、ラッチ動作の初期にオフセット電圧を悪化させるような電流が流れない。
【００３７】
以上により、差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチト・コンパレータを提供することができる。
【００３８】
上記第２の局面によれば、第１のスイッチ回路は、第１の電圧源から第１の電流経路を介して第３のＭＯＳトランジスタに至るまでの経路上、および、第１の電圧源から第２の電流経路を介して第５のＭＯＳトランジスタに至るまでの経路上の任意の位置で開閉動作を行っても、ラッチ動作に影響を与えることがない。従って、第１のスイッチ回路を差動入力対よりも第１の電圧源側に備えたい回路において、ラッチ出力の誤動作防止、トランスコンダクタンスの減少の抑制、およびオフセット電圧の悪化防止を行うことができる。
【００３９】
上記第３の局面によれば、第１のスイッチ回路は、第１の電圧源から第１の電流経路を介して第３のＭＯＳトランジスタに至るまでの経路上、および、第１の電圧源から第２の電流経路を介して第５のＭＯＳトランジスタに至るまでの経路上の任意の位置で開閉動作を行っても、ラッチ動作に影響を与えることがない。従って、第１のスイッチ回路を差動入力対よりも第２の電圧源側に備えたい回路において、ラッチ出力の誤動作防止、トランスコンダクタンスの減少の抑制、およびオフセット電圧の悪化防止を行うことができる。
【００４０】
上記第４の局面によれば、前置増幅段が設けられていない場合の第１および第２のＭＯＳトランジスタのゲート入力がラッチ動作開始時のキックバック現象により乱されてラッチ結果にノイズが混入することを回避することができる。
【００４１】
上記第５の局面によれば、第２のスイッチ回路によって第１のインバータの出力を第２の電圧源の電圧にリセットすることができ、第３のスイッチ回路によって第２のインバータの出力を第２の電圧源の電圧にリセットすることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態を示すものであり、ラッチト・コンパレータの構成を示す回路図
【図２】図１のラッチト・コンパレータの動作を従来技術と比較しながら示すタイミングチャート
【図３】図１のラッチト・コンパレータの第１の変形例の構成を示す回路図
【図４】図１のラッチト・コンパレータの第２の変形例の構成を示す回路図
【図５】図１のラッチト・コンパレータの第３の変形例の構成を示す回路図
【図６】本発明の他の実施形態を示すものであり、ラッチト・コンパレータの構成を示す回路図
【図７】図６のラッチト・コンパレータの変形例の構成を示す回路図
【図８】本発明のさらに他の実施形態を示すものであり、ラッチト・コンパレータの構成を示す回路図
【図９】図８のラッチト・コンパレータの変形例の構成を示す回路図
【図１０】従来技術を示すものであり、第１のラッチト・コンパレータの構成を示す回路図
【図１１】図１０のラッチト・コンパレータのリーク電流を説明する回路図
【図１２】従来技術を示すものであり、第２のラッチト・コンパレータの構成を示す回路図
【発明を実施するための形態】
【００４３】
〔第１の実施形態〕
本発明の実施形態について図１ないし図５を用いて説明すれば以下の通りである。
【００４４】
（ラッチト・コンパレータの構成）
図１に、本実施形態に係るラッチト・コンパレータ１の構成を示す。ラッチト・コンパレータ１は、トランジスタＱ０〜Ｑ８およびトランジスタＱＮ３を備えている。トランジスタＱ０〜Ｑ４およびトランジスタＱＮ３はＮチャネル型ＭＯＳトランジスタからなり、トランジスタＱ５〜Ｑ８はＰチャネル型ＭＯＳトランジスタからなる。
【００４５】
トランジスタ（第１のスイッチ回路）Ｑ０のソースは電源（第１の電圧源）ＶＳＳに接続されており、トランジスタＱ０のドレインはトランジスタＱ１・Ｑ２の各ソースと接続されている。トランジスタＱ０のゲートにはラッチ信号Ｌａｔｃｈが入力される。トランジスタＱ０は、ラッチト・コンパレータ１のラッチ時にトランジスタＱ１〜Ｑ６の動作を有効にするためのスイッチ素子であって、ラッチ信号Ｌａｔｃｈによって十分にオーバードライブされるようになっている。
【００４６】
トランジスタ（第１のＭＯＳトランジスタ）Ｑ１とトランジスタ（第２のＭＯＳトランジスタ）Ｑ２とは差動入力対を構成しており、トランジスタＱ１のソースとトランジスタＱ２のソースとは互いに結合している。トランジスタＱ１のゲートはラッチト・コンパレータ１の第１の入力端子Ｖｉｎ＋であり、トランジスタＱ２のゲートはラッチト・コンパレータ１の第２の入力端子Ｖｉｎ−である。トランジスタＱ１の電流が流れる第１の電流経路と、トランジスタＱ２の電流が流れる第２の電流経路とに、第１の入力端子Ｖｉｎ＋と第２の入力端子Ｖｉｎ−との差動入力に対応したそれぞれの電流が流れる。トランジスタＱ１のドレインはトランジスタＱ３のソースに接続されており、トランジスタＱ２のドレインはトランジスタＱ４のソースに接続されている。これにより、上記差動入力対は、上記各電流の差動電流を増幅結果として後述のラッチ段に出力する差動増幅段を構成している。当該差動増幅段は、上記差動入力対以外の回路を含み得る。
【００４７】
トランジスタ（第３のＭＯＳトランジスタ）Ｑ３とトランジスタ（第４のＭＯＳトランジスタ）Ｑ５とは第１のＣＭＯＳインバータを構成している。トランジスタＱ３のゲートとトランジスタＱ５のゲートとは互いに接続されており、第１のＣＭＯＳインバータの入力端子として機能する。トランジスタＱ３のドレインとトランジスタＱ５のドレインとは互いに接続されており、第１のＣＭＯＳインバータの出力端子として機能する。トランジスタＱ３のソースはトランジスタＱ１のドレインに接続されている。トランジスタＱ５のソースは電源（第２の電圧源）ＶＤＤに接続されている。前記第１の電流経路はトランジスタＱ３を介して第１のＣＭＯＳインバータの出力に接続されているので、電源ＶＳＳは、第１の電流経路を介してトランジスタＱ３に、第１のＣＭＯＳインバータの出力となる第１の電圧レベルとしてのＬｏ（ローレベル）を供給する。電源ＶＤＤは、トランジスタＱ５に、第１のＣＭＯＳインバータの出力となる第２の電圧レベルとしてのＨｉ（ハイレベル）を供給する。
【００４８】
トランジスタ（第５のＭＯＳトランジスタ）Ｑ４とトランジスタ（第６のＭＯＳトランジスタ）Ｑ６とは第２のＣＭＯＳインバータを構成している。トランジスタＱ４のゲートとトランジスタＱ６のゲートとは互いに接続されており、第２のＣＭＯＳインバータの入力端子として機能する。トランジスタＱ４のドレインとトランジスタＱ６のドレインとは互いに接続されており、第２のＣＭＯＳインバータの出力端子として機能する。トランジスタＱ４のソースはトランジスタＱ２のドレインに接続されている。トランジスタＱ６のソースは電源ＶＤＤに接続されている。前記第２の電流経路はトランジスタＱ４を介して第２のＣＭＯＳインバータの出力に接続されているので、電源ＶＳＳは、第２の電流経路を介してトランジスタＱ４に、第２のＣＭＯＳインバータの出力となる第１の電圧レベルとしてのＬｏ（ローレベル）を供給する。電源ＶＤＤは、トランジスタＱ６に、第２のＣＭＯＳインバータの出力となる第２の電圧レベルとしてのＨｉ（ハイレベル）を供給する。
【００４９】
また、第１のＣＭＯＳインバータの入力端子と第２のＣＭＯＳインバータの出力端子とは互いに接続されており、ラッチト・コンパレータ１の第１の出力端子Ｖｏｕｔ＋となっている。第１のＣＭＯＳインバータの出力端子と第２のＣＭＯＳインバータの入力端子とは互いに接続されており、ラッチト・コンパレータ１の第２の出力端子Ｖｏｕｔ−となっている。このように、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとはラッチ回路を構成している。ラッチト・コンパレータ１では当該ラッチ回路でラッチ段が構成されている。ラッチ段は上記ラッチ回路以外の回路を含み得る。
【００５０】
トランジスタ（第２のスイッチ回路）Ｑ７のソースは電源ＶＤＤに接続されており、トランジスタＱ７のドレインは第１のＣＭＯＳインバータの出力端子に接続されている。トランジスタＱ７のゲートにはラッチ信号Ｌａｔｃｈが入力される。トランジスタ（第３のスイッチ回路）Ｑ８のソースは電源ＶＤＤに接続されており、トランジスタＱ８のドレインは第２のＣＭＯＳインバータの出力端子に接続されている。トランジスタＱ８のゲートにはラッチ信号Ｌａｔｃｈが入力される。トランジスタＱ７は、電源ＶＤＤと第２の出力端子Ｖｏｕｔ−との間の導通および遮断を行うスイッチ素子であり、導通によって第２の出力端子Ｖｏｕｔ−の出力をリセットする。トランジスタＱ８は、電源ＶＤＤと第１の出力端子Ｖｏｕｔ＋との間の導通および遮断を行うスイッチ素子であり、導通によって第１の出力端子Ｖｏｕｔ＋の出力をリセットする。トランジスタＱ７・Ｑ８は、ラッチ信号Ｌａｔｃｈによって十分にオーバードライブされるようになっている。
【００５１】
トランジスタ（第７のＭＯＳトランジスタ）ＱＮ３のソースはトランジスタＱ４のソースと接続されており、トランジスタＱＮ３のドレインはトランジスタＱ３のソースと接続されている。すなわち、トランジスタＱＮ３のドレイン・ソース間は、トランジスタＱ１とトランジスタＱ３との間のノード（第１のノード）Ｎ１と、トランジスタＱ２とトランジスタＱ４との間のノード（第２のノード）Ｎ２との間に接続されている。なお、ノードＮ１の位置はトランジスタＱ１とトランジスタＱ３との間にあれば特に区別されるものではなく、ノードＮ２の位置はトランジスタＱ２とトランジスタＱ４との間にあれば特に区別されるものではない。また、トランジスタＱＮ３のゲートは第１のＣＭＯＳインバータの出力、すなわち第２の出力端子ＶＯＵＴ−に接続されている。
【００５２】
以上の構成においては、第１の電流経路は、トランジスタＱ０のドレインからトランジスタＱ３のソースに至るまでの経路であり、第２の電流経路は、トランジスタＱ０のドレインからトランジスタＱ４のソースに至るまでの経路である。トランジスタＱ０は、電源ＶＳＳから第１の電流経路を介してトランジスタＱ３に至るまでの経路、および、電源ＶＳＳから第２の電流経路を介してトランジスタＱ４に至るまでの経路に挿入されて開閉動作を行う。ここでは、トランジスタＱ０は特に、電源ＶＳＳと、第１の電流経路と第２の電流経路との接続点であるトランジスタＱ１のソースとトランジスタＱ２のソースとの接続点との間で１つのスイッチ素子として開閉動作を行う。
【００５３】
（ラッチト・コンパレータの動作）
次に、図１のラッチト・コンパレータ１の動作について、図２を参照しながら説明する。第１の入力端子Ｖｉｎ＋への入力電圧をＶｉｎ＋、第２の入力端子Ｖｉｎ−への入力電圧をＶｉｎ−とし、Ｖｉｎ＋＞Ｖｉｎ−＞Ｖｔであるとする。但し、ＶｔはトランジスタＱ１・Ｑ２の閾値電圧である。また、第１の出力端子Ｖｏｕｔ＋の出力電圧をＶｏｕｔ＋、第２の出力端子Ｖｏｕｔ−の出力電圧をＶｏｕｔ−とする。
【００５４】
ラッチ信号Ｌａｔｃｈ＝Ｌｏのときは、ラッチト・コンパレータ１はリセット動作を行う。トランジスタＱ０がＯＦＦ状態でトランジスタＱ７・Ｑ８がＯＮ状態となるので、第１のＣＭＯＳインバータおよび第２のＣＭＯＳインバータの各出力端子（Ｖｏｕｔ＋，Ｖｏｕｔ−）および各入力端子がＨｉの状態となるようにラッチ回路がリセットされる。このとき、トランジスタＱ１〜Ｑ６およびＱＮ３は全てＯＦＦ状態となる。
【００５５】
次に、ラッチ信号ＬａｔｃｈがＬｏからＨｉに立ち上がるタイミングで、トランジスタＱ７・Ｑ８はＯＦＦ状態となってラッチ回路のリセットが解除される。また、同時にトランジスタＱ０がＯＮ状態となることにより、トランジスタＱ１〜Ｑ６の動作が有効になる。ここで、Ｖｉｎ＋＞Ｖｉｎ−であるので、トランジスタＱ１がトランジスタＱ２よりも先にＯＮ状態となる。これにより、トランジスタＱ１のドレイン電位がトランジスタＱ２のドレイン電位よりも先に低下するので、トランジスタＱ３がトランジスタＱ４よりも先にＯＮ状態となる。また、これにより、トランジスタＱ３のドレイン電位（出力電圧Ｖｏｕｔ−）がトランジスタＱ４のドレイン電位（出力電圧Ｖｏｕｔ＋）よりも先に低下するので、トランジスタＱ６がトランジスタＱ５よりも先にＯＮ状態となる。
【００５６】
第１のＣＭＯＳインバータの出力が第２のＣＭＯＳインバータの入力となり、第２のＣＭＯＳインバータの出力が第１のＣＭＯＳインバータの入力となるというように、ラッチ回路は正帰還を構成している。従って、最終的にトランジスタＱ３・Ｑ６がＯＮ状態になるとともにトランジスタＱ４・Ｑ５がＯＦＦ状態となり、出力電圧Ｖｏｕｔ＋はＨｉに張り付き、出力電圧Ｖｏｕｔ−はＬｏに張り付く。ラッチ信号Ｌａｔｃｈが立ち上がってから出力電圧Ｖｏｕｔ＋・Ｖｏｕｔ−が確定するまでの時間であるラッチ確定時間ｔは約１０ｎｓｅｃ程度と非常に短い。このように、ラッチト・コンパレータ１の動作は非常に高速である。また、ラッチト・コンパレータ１は、ラッチ確定時間ｔの期間のみトランジスタＱ０に電流が流れるため、低消費電力である。
【００５７】
ラッチト・コンパレータ１は、ラッチ信号ＬａｔｃｈがＨｉである間はラッチ動作を維持する、すなわちラッチ出力を保持する。ラッチ信号ＬａｔｃｈがＬｏに立ち下がれば、リセット動作に移行する。
【００５８】
そして、図２に示すように、ラッチ信号ＬａｔｃｈがＨｉであるラッチ動作区間において、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−を下回り（Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔ）、さらに入力電圧Ｖｉｎ＋が閾値電圧Ｖｔを下回った（Ｖｉｎ−＞Ｖｔ＞Ｖｉｎ＋）場合には、ラッチト・コンパレータ１は次の動作を行う。
【００５９】
入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−を下回ることで、出力電圧Ｖｏｕｔ＋はＬｏに、出力電圧Ｖｏｕｔ−はＨｉに変化する。入力電圧Ｖｉｎ＋が閾値電圧Ｖｔを下回る時点でトランジスタＱ１はＯＦＦ状態となるが、トランジスタＱＮ３のゲート電位がＨｉとなるので、トランジスタＱＮ３はＯＮ状態となる。
【００６０】
従って、トランジスタＱ３のソースは、ノードＮ１、トランジスタＱＮ３、ノードＮ２、トランジスタＱ２、およびトランジスタＱ０を介して電源ＶＳＳに電気的に接続される。これによりトランジスタＱ３のソース電位が確定することとなり、トランジスタＱ１〜Ｑ６のそれぞれの電圧分担は、安定に保持される。従って、出力電圧Ｖｏｕｔ＋および出力電圧Ｖｏｕｔ−のそれぞれは、Ｖｉｎ＋＜Ｖｉｎ−に対応した値を安定に保持する。これにより、ラッチ出力の誤動作を防止することができる。
【００６１】
またトランジスタＱＮ３は、ラッチ確定動作とともに出力電圧Ｖｏｕｔ−がＨｉに立ち上がる変化によって初めてＯＮ状態となるため、電源ＶＤＤの電圧よりも低い。従って、トランジスタＱＮ３のオーバードライブ電圧が図１２のトランジスタＱＮ５よりも小さくなる分だけ、トランジスタＱＮ３のドレイン電流はトランジスタＱＮ５のドレイン電流よりも小さく抑えられる。これにより、トランジスタＱＮ３にドレイン電流が流れても、第１の電流経路に流れる電流と第２の電流経路に流れる電流との差で表される差動出力電流の大きさがあまり影響を受けなくなり、トランスコンダクタンスｇｍの値が減少することを抑制することができる。これにより、ラッチ確定時間ｔの増大および雑音の発生を抑制することができる。また、このことは、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態にも言えることである。
【００６２】
さらに、トランジスタＱＮ３は、ラッチ確定動作とともに出力電圧Ｖｏｕｔ−がＨｉに立ち上がる変化によって初めてＯＮ状態となるため、トランジスタＱ１とトランジスタＱ２との間には、ラッチ動作の初期にオフセット電圧を悪化させるような電流が流れない。
【００６３】
（第１の変形例の構成）
なお、上記例ではＶｉｎ＋＞Ｖｉｎ−＞Ｖｔの状態から、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態を経て、Ｖｉｎ−＞Ｖｔ＞Ｖｉｎ＋の状態に変化する場合の誤動作防止を図る構成を説明したが、図３に示すように、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態から、Ｖｉｎ＋＞Ｖｉｎ−＞Ｖｔの状態を経て、Ｖｉｎ＋＞Ｖｔ＞Ｖｉｎ−の状態に変化する場合の誤動作防止を図る構成も可能である。
【００６４】
図３のラッチト・コンパレータ２では、図１のラッチト・コンパレータ１においてトランジスタＱＮ３をトランジスタ（第８のＭＯＳトランジスタ）ＱＮ４に置き換えた構成である。トランジスタＱＮ４はＮチャネル型ＭＯＳトランジスタである。トランジスタＱＮ４のソースはトランジスタＱ３のソースと接続されており、トランジスタＱＮ４のドレインはトランジスタＱ４のソースと接続されている。すなわち、トランジスタＱＮ４のドレイン・ソース間はノードＮ１とノードＮ２との間に接続されている。また、トランジスタＱＮ４のゲートは第２のＣＭＯＳインバータの出力、すなわち第１の出力端子ＶＯＵＴ＋に接続されている。
【００６５】
ラッチト・コンパレータ２の動作は、ラッチト・コンパレータ１の動作を差動対について左右対称に入れ替えたものに等しいため、その説明を省略する。
【００６６】
（第２の変形例の構成）
また、図４に示すように、Ｖｉｎ＋＞Ｖｉｎ−＞Ｖｔの状態から、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態を経て、Ｖｉｎ−＞Ｖｔ＞Ｖｉｎ＋の状態に変化する場合の誤動作防止と、Ｖｉｎ−＞Ｖｉｎ＋＞Ｖｔの状態から、Ｖｉｎ＋＞Ｖｉｎ−＞Ｖｔの状態を経て、Ｖｉｎ＋＞Ｖｔ＞Ｖｉｎ−の状態に変化する場合の誤動作防止との両方を図ることのできる構成も可能である。
【００６７】
図４のラッチト・コンパレータ３では、図１のラッチト・コンパレータ１に図３のトランジスタＱＮ４を追加した構成である。誤動作防止の原理は図１および図２の説明から明らかであるため、説明を省略する。
【００６８】
（第３の変形例の構成）
また、図５に示すように、各トランジスタのチャネル極性をラッチト・コンパレータ１〜３から反転させたラッチト・コンパレータ４を構成することも可能である。
【００６９】
ラッチト・コンパレータ４は、トランジスタＱ０’〜Ｑ８’およびトランジスタＱＰ３・ＱＰ４を備えている。トランジスタＱ０’〜Ｑ８’は、当該各符号からダッシュを除いたものに相当するラッチト・コンパレータ１〜３のトランジスタＱ０〜Ｑ８のチャネル極性を反転した場合の接続関係を有している。ラッチト・コンパレータ１〜３のノードＮ１・Ｎ２は、コンパレータ４では符号にダッシュを付してノードＮ１’・Ｎ２’と読み替えられる。トランジスタＱＰ３は、ラッチト・コンパレータ１・３のトランジスタＱＮ３をＰチャネル型に変更した場合の接続関係を有している。トランジスタＱＰ４は、ラッチト・コンパレータ２・３のトランジスタＱＮ４をＰチャネル型に変更した場合の接続関係を有している。トランジスタＱＰ３とトランジスタＱＰ４との少なくとも一方を備えていればよいことは、ラッチト・コンパレータ１〜３と同様である。
【００７０】
また、ラッチ信号／Ｌａｔｃｈは、ラッチト・コンパレータ１〜３のラッチ信号ＬａｔｃｈのＨｉとＬｏとの論理を反転した信号である。第１の電圧源は電源ＶＤＤに、第２の電圧源は電源ＶＳＳに、それぞれ相当する。第１の電圧レベルはＨｉ、第２の電圧レベルはＬｏに、それぞれ相当する。
【００７１】
トランジスタＱＰ３により、Ｖｉｎ＋＜Ｖｉｎ−＜Ｖｔの状態から、Ｖｉｎ−＜Ｖｉｎ＋＜Ｖｔの状態を経て、Ｖｉｎ−＜Ｖｔ＜Ｖｉｎ＋の状態に変化する場合の誤動作防止を図ることができる。トランジスタＱＰ４により、Ｖｉｎ−＜Ｖｉｎ＋＜Ｖｔの状態から、Ｖｉｎ＋＜Ｖｉｎ−＜Ｖｔの状態を経て、Ｖｉｎ＋＜Ｖｔ＜Ｖｉｎ−の状態に変化する場合の誤動作防止を図ることができる。
【００７２】
〔第２の実施形態〕
本発明の他の実施形態について図６および図７を用いて説明すれば以下の通りである。
【００７３】
（ラッチト・コンパレータの構成）
図６に、本実施形態に係るラッチト・コンパレータ５の構成を示す。ラッチト・コンパレータ５は、図１のラッチト・コンパレータ１において、第１のスイッチ回路としてトランジスタＱ０の代わりにトランジスタＱ０１・Ｑ０２を備えた構成である。
【００７４】
トランジスタＱ０１・Ｑ０２はＮチャネル型ＭＯＳトランジスタからなる。トランジスタＱ０１のドレイン・ソース間は、トランジスタＱ１のドレインとトランジスタＱ３のソースとの間に挿入されるように接続されている。トランジスタＱ０２のドレイン・ソース間は、トランジスタＱ２のドレインとトランジスタＱ４のソースとの間に挿入されるように接続されている。トランジスタＱ０１・Ｑ０２の各ゲートにはラッチ信号Ｌａｔｃｈが入力される。また、トランジスタＱ１・Ｑ２の各ソースは電源ＶＳＳに接続されている。
【００７５】
トランジスタ（第１のスイッチ素子）Ｑ０１は、電源ＶＳＳから第１の電流経路を介してトランジスタＱ３に至るまでの経路に挿入されて開閉動作を行うスイッチ素子であり、トランジスタ（第２のスイッチ素子）Ｑ０２は、電源ＶＳＳから第２の電流経路を介してトランジスタＱ４に至るまでの経路に挿入されて開閉動作を行うスイッチ素子である。ノードＮ１とトランジスタＱ０１との位置は互いに入れ替わってもよく、また、ノードＮ２とトランジスタＱ０２との位置は互いに入れ替わってもよい。
【００７６】
このように、ラッチ動作期間にトランジスタＱ１〜Ｑ６の動作を有効にする第１のスイッチ回路は、第１の電圧源から第１の電流経路を介して第３のＭＯＳトランジスタに至るまでの経路上、および、第１の電圧源から第２の電流経路を介して第５のＭＯＳトランジスタに至るまでの経路に挿入されて開閉動作を行うように設けられていれば、ラッチ動作に影響を与えることがないので、その位置は問わない。従って、差動入力対に信号を入力する目的の回路構成に適合させて、第１のスイッチ回路を設ける位置を適宜選択すればよい。例えば、ペアトランジスタのソースを基板接続することができない基板構成において、ソースを常にＧＮＤレベルに固定しておきたい場合などは本実施形態の構成が有用である。
【００７７】
（変形例の構成）
また、図７に示すように、各トランジスタのチャネル極性をラッチト・コンパレータ５から反転させたラッチト・コンパレータ６を構成することも可能である。
【００７８】
ラッチト・コンパレータ６は、図５のラッチト・コンパレータ４からトランジスタＱ０’を取り除いて、トランジスタＱ０１’・トランジスタＱ０２’を追加した構成である。トランジスタＱ０１’はトランジスタＱ０１をＰチャネル型に変更したものであり、トランジスタＱ０２’はトランジスタＱ０２をＰチャネル型に変更したものである。
【００７９】
〔第３の実施形態〕
本発明の他の実施形態について図８および図９を用いて説明すれば以下の通りである。
【００８０】
（ラッチト・コンパレータの構成）
図８に、本実施形態に係るラッチト・コンパレータ７の構成を示す。ラッチト・コンパレータ７は、図１のラッチト・コンパレータ１にプリアンプ（前置増幅段）１０を追加した構成である。
【００８１】
プリアンプ１０は、トランジスタＱ１０〜Ｑ１５および定電流源Ｉ１・Ｉ２を備えている。トランジスタＱ１０〜Ｑ１３はＰチャネル型ＭＯＳトランジスタであり、トランジスタＱ１４・Ｑ１５はＮチャネル型ＭＯＳトランジスタである。
【００８２】
トランジスタＱ１０とトランジスタＱ１１とは１つの差動入力対を構成している。トランジスタＱ１０のゲートに入力電圧Ｖｉｎ−が入力され、トランジスタＱ１１のゲートに基準電圧Ｖｒｅｆ−が入力される。定電流源Ｉ１はトランジスタＱ１０・Ｑ１１で構成される差動入力対にバイアス電流を供給する。
【００８３】
トランジスタＱ１２とトランジスタＱ１３とは１つの差動入力対を構成している。トランジスタＱ１２のゲートに基準電圧Ｖｒｅｆ＋が入力され、トランジスタＱ１３のゲートに入力電圧Ｖｉｎ＋が入力される。定電流源Ｉ２はトランジスタＱ１２・Ｑ１３で構成される差動入力対にバイアス電流を供給する。
【００８４】
トランジスタＱ１０のドレインとトランジスタＱ１２のドレインとはノードＰ１で接続されており、さらにノードＰ１はトランジスタＱ１のゲートに接続されている。トランジスタＱ１１のドレインとトランジスタＱ１３のドレインとはノードＰ２で接続されており、さらにノードＰ２はトランジスタＱ２のゲートに接続されている。
【００８５】
また、トランジスタＱ１４はノードＰ１と電源ＶＳＳとの間にダイオード接続されており、トランジスタＱ１５はノードＰ２と電源ＶＳＳとの間にダイオード接続されている。
【００８６】
上記の構成のラッチト・コンパレータ７は、プリアンプ１０によって２つの入力信号Ｖｉｎ＋・Ｖｉｎ−の差動増幅を行って差動出力を生成し、トランジスタＱ１・Ｑ２で構成される差動増幅段への入力とする。これにより、プリアンプ１０が設けられていない場合のトランジスタＱ１・Ｑ２のゲート入力がラッチ動作開始時のキックバック現象により乱されてラッチ出力にノイズが混入することを回避することができる。ラッチ動作開始時にはラッチ信号Ｌａｔｃｈのタイミングによって第１の電流経路および第２の電流経路に急峻に変化する電流が流れるため、トランジスタＱ１・Ｑ２のゲート・ドレイン間寄生容量を介して入力インピーダンスの大きなゲート入力側にノイズが発生することで、当該ノイズが増幅されてしまう。
【００８７】
ラッチト・コンパレータ７では、プリアンプ１０が設けられているので、キックバック現象が発生しても、プリアンプ１０の緩やかな時間変化を伴う大きな出力電流容量によりノイズが吸収される。従って、ノイズがラッチト・コンパレータ７で増幅されることを防止することができる。
【００８８】
（変形例の構成）
また、図９に示すように、各トランジスタのチャネル極性をラッチト・コンパレータ７から反転させたラッチト・コンパレータ８を構成することも可能である。
【００８９】
ラッチト・コンパレータ８は、図７のラッチト・コンパレータ６にプリアンプ１０’を追加した構成である。プリアンプ１０’は、トランジスタＱ１０’〜Ｑ１５’および定電流源Ｉ１・Ｉ２を備えている。トランジスタＱ１０’〜Ｑ１５’は、当該各符号からダッシュを除いたものに相当するラッチト・コンパレータ７のプリアンプ１０が備えるトランジスタＱ１０〜Ｑ１５のチャネル極性を反転した場合の接続関係を有している。ラッチト・コンパレータ７のノードＰ１・Ｐ２は、ラッチト・コンパレータ８では符号にダッシュを付してノードＰ１’・Ｐ２’と読み替えられる。
【産業上の利用可能性】
【００９０】
本発明は、メモリ回路のセンスアンプ、論理回路の論理バッファ、アナログ・デジタル混載回路の逐次比較近似を行うＡ／Ｄ変換回路等を始めとする各種回路に有効に適用可能である。
【符号の説明】
【００９１】
１〜８            ラッチト・コンパレータ
１０、１０’      プリアンプ（前置増幅段）
Ｑ０、Ｑ０’      トランジスタ（第１のスイッチ回路）
Ｑ１、Ｑ１’      トランジスタ（第１のＭＯＳトランジスタ）
Ｑ２、Ｑ２’      トランジスタ（第２のＭＯＳトランジスタ）
Ｑ３、Ｑ３’      トランジスタ（第３のＭＯＳトランジスタ）
Ｑ４、Ｑ４’      トランジスタ（第５のＭＯＳトランジスタ）
Ｑ５、Ｑ５’      トランジスタ（第４のＭＯＳトランジスタ）
Ｑ６、Ｑ６’      トランジスタ（第６のＭＯＳトランジスタ）
Ｑ７、Ｑ７’      トランジスタ（第２のスイッチ回路）
Ｑ８、Ｑ８’      トランジスタ（第３のスイッチ回路）
ＱＮ３、ＱＰ３    トランジスタ（第７のＭＯＳトランジスタ）
ＱＮ４、ＱＰ４    トランジスタ（第８のＭＯＳトランジスタ）
Ｑ０１、Ｑ０１’  トランジスタ（第１のスイッチ素子）
Ｑ０２、Ｑ０２’  トランジスタ（第２のスイッチ素子）
ＶＳＳ            電源（図１、３、４、６、８における第１の電圧源、図５、７、９における第２の電圧源）
ＶＤＤ            電源（図１、３、４、６、８における第２の電圧源、図５、７、９における第１の電圧源）
Ｎ１、Ｎ１’      ノード（第１のノード）
Ｎ２、Ｎ２’      ノード（第２のノード）
【図１】
0005621756.tif 000002
【図２】
0005621756.tif 000003
【図３】
0005621756.tif 000004
【図４】
0005621756.tif 000005
【図５】
0005621756.tif 000006
【図６】
0005621756.tif 000007
【図７】
0005621756.tif 000008
【図８】
0005621756.tif 000009
【図９】
0005621756.tif 000010
【図１０】
0005621756.tif 000011
【図１１】
0005621756.tif 000012
【図１２】
0005621756.tif 000013