(57)【特許請求の範囲】
【請求項１】
情報を記憶するメモリセルと、
前記メモリセルに接続されるビット線と、
第１の電圧と当該第１の電圧より高い第２の電圧との間の電圧により動作し、前記メモリセルの情報に応じて前記ビット線に読み出される信号電圧をトランジスタのゲートに接続されるセンスノードに入力し、そのセンスノードの電圧を増幅するセンスアンプと、
ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む転送制御回路と、
前記第１の電圧と前記メモリセルの高電位の情報に対応する第３の電圧との間に基づいて、前記ビット線を介して前記メモリセルへの情報の書き込みを行う書き込み回路と、
を備え、
前記第３の電圧は、前記第２の電圧より低くかつ前記転送制御電圧よりも高く設定され、
前記センスノードは、前記メモリセルの情報が前記ビット線に接続される前である読み出し動作の初期時に、前記転送制御電圧よりも高い電圧に設定されることを特徴とする半導体装置。
【請求項２】
前記読み出し動作の初期時に設定したビット線の参照電圧は、前記転送制御電圧よりも前記転送トランジスタの閾値電圧だけ低い電位である、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリセルは、
蓄積電荷に応じて情報を保持するキャパシタと、
前記キャパシタの一方の電極と前記ビット線との間に接続され、ゲートがワード線に接続される選択トランジスタと、
を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記選択トランジスタが形成されるシリコン基板又はウェルと、前記キャパシタの一方の電極に接続される前記選択トランジスタのドレインとの間にＰＮ接合部が形成され、前記キャパシタの一方の電極に前記書き込み回路によって前記第３の電圧が印加される、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記キャパシタの他方の電極には、前記第３の電圧の半分の電圧値に設定されたプレート電圧が印加される、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記センスアンプは、シングルエンド型のセンスアンプであって、
前記センスアンプが接続される入出力ノードと前記第１の電圧が与えられる第１の電源線との間には、ゲートが前記センスノードに接続される第１のトランジスタと、
ゲートがセンス期間制御信号に接続される第２のトランジスタが、直列に接続される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記入出力ノードは前記書き込み回路の入力側に接続され、前記センスアンプにより増幅された信号電圧が前記入出力ノードを介して前記書き込み回路に伝送され、前記書き込み回路が前記メモリセルに対して前記第３の電圧によって前記メモリセルの情報の再書き込みを行う、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記センスアンプは、前記入出力ノードの信号電圧をラッチするセンスアンプ入出力ラッチを含む、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記センスノードは、前記読み出し動作の初期時に、前記第２の電圧より高い電圧に設定される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
蓄積電荷に応じて情報を保持するキャパシタを含むメモリセルと、
前記メモリセルに接続されるビット線と、
前記メモリセルが前記ビット線に接続される前に前記ビット線に設定した参照電圧と、前記メモリセルを前記ビット線に接続したときの前記参照電圧から遷移した前記ビット線の電位との関係に基づき、前記ビット線とセンスノードとの電気的な接続を制御する電荷転送制御回路と、
前記センスノードがトランジスタのゲートに接続され、前記センスノードの信号電圧を増幅するシングルエンド型のセンスアンプと、
前記メモリセルのハイ情報に対応する書き込み電圧に基づいて、前記ビット線を介して前記メモリセルへ情報の書き込みを行う書き込み回路と、
を備え、
前記書き込み電圧は、前記センスアンプの動作電圧より低く設定され、
前記電荷転送制御回路は、前記センスノードの電位を前記センスアンプの動作電圧に設定した状態で、前記参照電圧から遷移したビット線の電位が前記参照電圧より高い場合は前記ビット線と前記センスノードの電気的な接続を切り離し、前記ビット線の電位が前記参照電圧より低い場合は前記ビット線と前記センスノードを電気的に接続するように制御する、ことを特徴とする半導体記憶装置。
【請求項１１】
前記参照電圧は、前記書き込み電圧より低く、かつ前記メモリセルのロー情報に対応する電位より高く設定されている、ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記電荷転送制御回路は、ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む、ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
前記書き込み電圧は、前記転送制御電圧よりも高い、ことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記参照電圧は、前記転送制御電圧より、前記転送トランジスタの閾値電圧だけ低い電圧に設定される、ことを特徴とする請求項１２または請求項１３に記載の半導体記憶装置。
【請求項１５】
前記メモリセルは、前記キャパシタに加えて、前記キャパシタの一方の電極と前記ビット線との間に接続され、ゲートがワード線に接続される選択トランジスタを含む、ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１６】
前記選択トランジスタが形成されるシリコン基板又はウェルと、前記キャパシタの一方の電極に接続される前記選択トランジスタのドレインとの間にＰＮ接合部が形成され、前記キャパシタの一方の電極に前記書き込み回路によって前記書き込み電圧が印加される、ことを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記キャパシタの他方の電極には、前記書き込み電圧の半分の電圧値に設定されたプレート電圧が印加される、ことを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を備え、
前記半導体装置は、
情報を記憶するメモリセルと、
前記メモリセルに接続されるビット線と、
第１の電圧と当該第１の電圧より高い第２の電圧との間の電圧により動作し、前記メモリセルの情報に応じて前記ビット線に読み出される信号電圧をトランジスタのゲートに接続されるセンスノードに入力し、そのセンスノードの電圧を増幅するセンスアンプと、
ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む転送制御回路と、
前記第１の電圧と前記メモリセルの高電位の情報に対応する第３の電圧との間に基づいて、前記ビット線を介して前記メモリセルへの情報の書き込みを行う書き込み回路と、
前記バスを介して通信を行うインターフェース部と、
を備え、
前記第３の電圧は、前記第２の電圧より低くかつ前記転送制御電圧よりも高く設定され、
前記センスノードは、前記メモリセルの情報が前記ビット線に接続される前である読み出し動作の初期時に、前記転送制御電圧よりも高い電圧に設定されることを特徴とする情報処理システム。
【請求項１９】
前記読み出し動作の初期時に設定したビット線の参照電圧は、前記転送制御電圧よりも前記転送トランジスタの閾値電圧だけ低い電位である、ことを特徴とする請求項１８に記載の情報処理システム。
【請求項２０】
前記コントローラは、
バスを経由して前記半導体装置に対してコマンドを送出するコマンド発行回路と、
バスを経由して前記半導体装置との間でデータを送受信し、制御に必要な処理を実行するデータ処理回路と、
を含むことを特徴とする請求項１８または請求項１９に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに保持される情報をビット線に読み出してセンスアンプにより増幅する構成を備えた半導体装置に関する。
【背景技術】
【０００２】
従来から、メモリセルからビット線に読み出した情報をセンス・増幅するセンスアンプを備えた半導体記憶装置が知られている（例えば、特許文献１、２参照）。また、特許文献１に関連して、電荷移送アンプを用いた半導体メモリ回路が知られている（非特許文献１、２、３参照）。特に、特許文献１の図８及びその説明において、出力トランジスタＭ１（読み出しトランジスタ）のゲートを記憶ノードＳＮとするゲインセル型（ＤＲＡＭセルの一種）のメモリセルＭＣが開示されている。このメモリセルＭＣは、記憶ノードＳＮに接続されているキャパシタ（不図示）にデータを蓄積するものである。ゲインセル型のメモリセルＭＣの動作によれば、出力トランジスタＭ１のゲート（記憶ノードＳＮ）にデータを電位として書き込み、そのデータを読み出すときはキャパシタを介して記憶ノードＳＮの電圧を昇圧する。メモリセルＭＣからデータをセンスアンプＳＡに伝送する。なお、特許文献１には、このキャパシタに関し、その具体的構造やキャパシタへの書き込み方法等についての具体的な開示はされていない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−７３１２１号公報
【特許文献２】特開平１１−１６３８４号公報
【非特許文献】
【０００４】
【非特許文献１】L.G.Heller et al., “High sensitivity charge-transfer sense amplifier,” IEEEJ. Solid-State Circuits, vol.SC-11, pp.596-601, Oct.1976
【非特許文献２】T.Kawahara et al., “Bit-line clamped sensing multiplex and accurate high-voltage generator for 0.25 μm flash memories,” in 1996 ISSCC Dig. Tech. Papers, Feb. 1996, pp.38-39.
【非特許文献３】T.Kawahara et al., “Bit-line clamped sensing multiplex and accurate high-voltage generator for quarter-micron flash memories,” IEEE J. Solid-State Circuits, vol. 31, n o.11, pp. 1590-1599, Nov. 1996
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の半導体記憶装置の構成は、主にセンスアンプの高速動作を目的としたものであり、メモリセルに対する書き込み電圧をセンスアンプの動作電圧に比べて十分小さくすることは考慮されていない。センスアンプの回路規模を小さくするため、１本のビット線に接続される１個のＭＯＳトランジスタを用いたシングルエンド型のセンスアンプを採用する場合は、特に書き込み電圧を小さくすることが望ましい。すなわち、メモリセルの書き込み電圧が相対的に大きくなると、ビット線の充放電電流により消費電力が増大する。また、メモリセル（正確には、情報蓄積ノード（ストレージノード））から基板のリーク電流の影響によってメモリセルの情報保持時間が短くなるが、ワード線駆動に必要な昇圧電圧を大きくしなければならない、などの様々な問題を生じる。
【０００６】
一方、一般にＤＲＡＭに用いられるセンスアンプとして、複数のＭＯＳトランジスタをクロス状に配置したダイナミックラッチ回路（所謂、ＣＭＯＳインバータの入力と出力が互いにクロスカップルされたラッチ回路）を含む構成が知られている。この種のセンスアンプの入力側の一対のビット線は、メモリセルへの書き込み電圧とグランド電位の中間電圧にプリチャージされるので、センス開始時点でダイナミックラッチ回路の動作電圧は書き込み電圧の半分になる。このような構成において書き込み電圧を小さくするため、例えば、書き込み電圧を０．５Ｖに設定する場合には、ダイナミックラッチ回路の動作電圧が０．２５Ｖとなって、ＭＯＳトランジスタの閾値電圧と同程度になってしまう。よって、センスアンプが正常に動作することは困難であるか、あるいは動作したとしても動作速度が極端に遅くなるという問題がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置は、情報を記憶するメモリセルと、前記メモリセルに接続されるビット線と、第１の電圧と当該第１の電圧より高い第２の電圧との間の電圧により動作し、前記メモリセルの情報に応じて前記ビット線に読み出される信号電圧をトランジスタのゲートに接続されるセンスノードに入力し、そのセンスノードの電圧を増幅するセンスアンプと、ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む転送制御回路と、前記第１の電圧と前記メモリセルの高電位の情報に対応する第３の電圧との間に基づいて、前記ビット線を介して前記メモリセルへの情報の書き込みを行う書き込み回路と、を備えて構成される。本発明の半導体装置においては、前記第３の電圧は、前記第２の電圧より低くかつ前記転送制御電圧よりも高く設定され、前記センスノードは、前記メモリセルの情報が前記ビット線に接続される前である読み出し動作の初期時に、前記転送制御電圧よりも高い電圧に設定される点が特徴的である。
【０００８】
また、上記課題を解決するために、本発明の半導体記憶装置は、蓄積電荷に応じて情報を保持するキャパシタを含むメモリセルと、前記メモリセルに接続されるビット線と、前記メモリセルが前記ビット線に接続される前に前記ビット線に設定した参照電圧と、前記メモリセルを前記ビット線に接続したときの前記参照電圧から遷移した前記ビット線の電位との関係に基づき、前記ビット線とセンスノードとの電気的な接続を制御する電荷転送制御回路と、前記センスノードがトランジスタのゲートに接続され、前記センスノードの信号電圧を増幅するシングルエンド型のセンスアンプと、前記メモリセルのハイ情報に対応する書き込み電圧に基づいて、前記ビット線を介して前記メモリセルへ情報の書き込みを行う書き込み回路と、を備えて構成される。本発明の半導体記憶装置においては、前記書き込み電圧は、前記センスアンプの動作電圧より低く設定され、前記電荷転送制御回路は、前記センスノードの電位を前記センスアンプの動作電圧に設定した状態で、前記参照電圧から遷移したビット線の電位が前記参照電圧より高い場合は前記ビット線と前記センスノードの電気的な接続を切り離し、前記ビット線の電位が前記参照電圧より低い場合は前記ビット線と前記センスノードを電気的に接続するように制御する点が特徴的である。
【０００９】
さらに、上記課題を解決するために、本発明の半導体装置と、コントローラを備えた情報処理システムを構築することができる。情報処理システムのコントローラは、前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御する。
【発明の効果】
【００１０】
本発明によれば、メモリセルに対する書き込み電圧を低減でき、センスアンプの良好なセンスマージンと高速な動作を確保でき、更に、低消費電力化及び低コスト化が実現できる。以下に、詳細な効果を示す。
【００１１】
本発明によれば、メモリセルに対する書き込み電圧（第３の電圧）を、センスアンプの動作電圧（第２の電圧）より低く設定するとともに、転送制御回路の転送制御電圧よりも高く設定するので、メモリセルの高電位の情報を読み出したときのビット線の信号電圧は、センスノードを介してセンスアンプの動作電圧に変換して転送することができる。従って、センスアンプの動作速度とセンスマージンを維持して良好なセンス動作を保証しつつ、メモリセルに対する書き込み電圧を低減するという効果を奏する。
【００１２】
また、本発明によれば、書き込み電圧を低減することにより、メモリセルのキャパシタに印加される電圧を下げることができるので、キャパシタ誘電体膜の電界強度の条件を維持しつつ、メモリセルの情報蓄積ノード（ストレージノード）のリーク電流を増やすことなく、かつキャパシタ誘電体膜の信頼性を確保しながら膜厚を薄くすることができる。この場合、キャパシタの容量が増加するので、キャパシタの蓄積電荷量（Ｑ＝ＣＶ）を従前の方式（書き込み電圧＝センスアンプの動作電圧）の蓄積電荷量Ｑ‘とほぼ一定に保つことが可能となる。
【００１３】
さらに、上記のメモリセルの構造により、メモリセルの情報蓄積ノード（ストレージノード）と基板の間に形成されるＰＮ接合部におけるポテンシャルが低下するので、メモリセル（ストレージノード）から基板へのリーク電流を減少させることができ、メモリセルの情報保持時間が長くなって半導体装置の動作が安定するという効果を奏する。また、情報保持時間が長くなると、メモリセルのリフレッシュの頻度（所定時間当たりのリフレッシュ回数）を減少させることができ、リフレッシュ動作に必要な消費電力を低減できるという効果を奏する。また、書き込み電圧を低減することにより、メモリセルの高電位の情報に対応する情報蓄積ノード（ストレージノード）の電位が下がるので、ワード線を駆動する際のメモリセルキャパシタとビット線間に接続されるアクセストランジスタのゲートに印加する昇圧電圧を下げることができ、半導体装置の低消費電力化に有効であることに加え、昇圧電源回路を配置する面積を削減でき、チップ面積の縮小とチップコストの低減を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態のＤＲＡＭに含まれるメモリセルの等価回路を示す図である。
【図２】図１の等価回路のうちの選択トランジスタの断面構造図を示す図である。
【図３】蓄積情報ノードの蓄積電荷量とキャパシタの設計条件の関係を説明する図である。
【図４】図２の構造においてダイオードが形成される領域のポテンシャルを説明する図であり、図３（Ａ）の条件に対応して、Ｃｓ＝１０ｆＦ、ＶＡＲＹ＝１Ｖに設定されている場合を示す図である。
【図５】図２の構造においてダイオードが形成される領域のポテンシャルを説明する図であり、図３（Ｂ）の条件に対応して、Ｃｓ＝２０ｆＦ、ＶＡＲＹ＝０．５Ｖに設定されている場合を示す図である。
【図６】本実施形態のＤＲＡＭにおける要部の回路構成例を示す図である。
【図７】本実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルからハイ情報を読み出す場合の動作波形を示す図である。
【図８】本実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルからロー情報を読み出す場合の動作波形を示す図である。
【図９】本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の課題を解決する技術思想の代表的ないくつかの例を示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１６】
本発明の技術思想は、メモリセル（キャパシタ）の情報（電荷量）をビット線に読み出し、そのビット線を介してビット線がトランジスタのゲートに接続されるセンスアンプによりそのビット線の電位をセンスアンプの動作電圧に増幅する構成を有するセンスアンプにおいて、メモリセルの高電位の情報（一般的には、情報「０」と「１」のうち「１」に対応する）に対応する第３の電圧（ＶＡＲＹ）をセンスアンプの動作電圧である第２の電圧（ＶＤＤ）より低く設定し、且つ、ビット線とセンスアンプの信号入力端子であるトランジスタのゲート間に配置される転送制御回路の転送トランジスタ（トランスファゲート）のゲートに印加される転送制御電圧（ＶＴＧ）よりも前記第３の電圧（ＶＡＲＹ）を高く設定し、メモリセルの情報がビット線に電気的に接続される読み出し動作に先立って、センスアンプのセンスノード（センスアンプの信号入力であるトランジスタのゲートノード；センスアンプの信号入力端子）を転送制御電圧（ＶＴＧ）よりも高い電圧に設定することにある。
【００１７】
第３の電圧（書き込みライトアンプの動作電圧）を第２の電圧（読み出しセンスアンプの動作電圧）より低く設定することにより、メモリセルの選択トランジスタ（ビット線とキャパシタ間に接続されるアクセストランジスタ）のドレインとシリコン基板（またはウェル）との間に形成されるＰＮ接合部における電荷のリークが抑制される。また、転送制御電圧（転送トランジスタのゲート電圧）よりも第３の電圧を高く設定することにより、メモリセルのハイ（「１」）情報に基づいてビット線の電位が所定電位（参照電位）から上昇した（遷移した）とき、転送トランジスタの電気的な接続はそのトランジスタのゲート−ソース間電圧の特性により非導通状態になり、メモリセルのロー（「０」）情報に基づいてビット線の電位が所定電位から低下した（遷移した）とき、転送トランジスタの電気的な接続はそのトランジスタの特性により導通状態になる。転送トランジスタが導通すると、センスノード（センスアンプの信号入力端子）の電荷を高速に放電させることができる。さらに、センスアンプのセンスノードを転送制御電圧よりも高い電圧に設定することにより、センスアンプは、「メモリセルのロー情報に対応して下降方向へ遷移したビット線の電位により導通状態になった転送トランジスタ」を介して遷移したビット線電位を直接的にセンス増幅する。他方、「メモリセルのハイ情報に対応して上昇方向に遷移したビット線の電位により非導通を維持する転送トランジスタ」によってセンスアンプの信号入力端子にはビット線電位は直接入力されない。この場合、転送制御電圧（ＶＴＧ）よりも高い電圧に設定されたセンスアンプのセンスノードの電位によって、センスアンプはセンス増幅する。言い換えれば、センスアンプは、メモリセルのロー（「０」）情報読み出し時には低電位に遷移したビット線の電位に従ってセンシングを実施し、メモリセルのハイ（「１」）情報読み出し時には高電位に遷移したビット線の電位に従わず、書き込み電位よりも高い電位に予め設定されたセンスノード（センスアンプの入力端子）の電位に従ってセンシングを実施する。よって、ハイ情報の読み出し動作時にセンスアンプが非常に高速に動作し、ロー情報の読み出し動作時にはセンスノードの電位を高速に放電することにより高速に動作する。従来の技術思想では、ハイ情報とロー情報の両者のビット線のそれぞれのビット線の電位の遷移を使用してセンシングしている。これに対して本願は、ロー情報のビット線の電位の遷移のみを使用してセンシングしている。つまり、ロー情報に対応したビット線の電位と、ハイ情報に対応した書き込み電位よりも高い電位に予め設定されたセンスノードの電位との差電位でセンシングすることができる。これは従来の、ロー情報とハイ情報にそれぞれ対応したビット線の差電位よりも遥かに大きな差電位であり、センシング感度が高く、センシングスピードが速い貢献をもたらす。以上の作用に基づき、本発明の半導体装置は、メモリセルに対する書き込み電圧を低減させつつ、メモリセルの選択トランジスタのドレインとシリコン基板の間のＰＮ接合部のポテンシャルを低減させてリーク電流を抑えることができる。
【００１８】
本発明の技術思想は、以下に示す先行特許文献に開示された発明と組み合わせて適用することができる。
【００１９】
すなわち、特願２００８−２２２９２８に開示されるように、
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
を備え、前記メモリセルの読み出し動作に先立って前記所定電位が前記ビット線に供給されるとともに、当該所定電位は、前記メモリセルの読み出し電圧の範囲内において電荷転送モードと電荷分配モードとが切り換わる変化点の近傍で、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際に前記センスノードにおける所要の電圧差を確保可能な値に設定されることを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
【００２０】
また、特願２００９−６２３６５（特願２００８−６８１６５に基づく優先権主張出願）に開示されるように、
「単一のデータ信号をゲートに入力し、増幅動作を行うシングルエンド型のセンスアンプと、
前記センスアンプを制御する制御回路を備え、
前記センスアンプは、少なくともメモリセルからビット線に出力される信号を増幅する前記シングルエンド型のセンスアンプである第１の電界効果トランジスタと、該第１の電界効果トランジスタの出力をグローバルビット線に接続する第２の電界効果トランジスタと、グローバルビット線電圧判定回路とを含み、
前記制御回路は、前記第１の電界効果トランジスタのレプリカと前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも前記第２の電界効果トランジスタの導通状態から非導通状態へ遷移するタイミングあるいは前記グローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する、ことを特徴とするセンスアンプの半導体装置。」
に対して本発明の技術思想を適用することができる。
【００２１】
また、特願２００９−９０４４３（特願２００８−９８２４６に基づく優先権主張出願）に開示されるように、
「メモリセルと、
前記メモリセルに接続されたローカルビット線と、
前記ローカルビット線に第１入出力端子が接続されて電界効果トランジスタを含むロー
カルセンスアンプであって、前記メモリセルへデータを書き込み、前記メモリセルのデー
タを増幅するローカルセンスアンプと、
前記ローカルセンスアンプの第２入出力端子が接続されるグローバルビット線と、
前記グローバルビット線に接続されるグローバルセンスアンプであって、第２入出力端子を介して前記メモリセルへデータを書きこみ、前記メモリセルのデータを増幅するグローバルセンスアンプと、
前記電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
前記閾値電圧のモニタ結果に基づき、前記メモリセルへの書込電圧を生成する生成回路と、を備え、
前記グローバルセンスアンプは、前記メモリセルの書込データに基づき書込電圧を前記メモリセルに印加し、前記ローカルセンスアンプの出力電圧に基づき前記メモリセルに読出電圧を印加するようにした半導体記憶装置。」
に対して本発明の技術思想を適用することができる。
【００２２】
また、特願２００９−６２３６３（特願２００８−６８１６１に基づく優先権主張出願）に開示されるように、
「データを増幅すべくデータ信号の信号線がゲートに接続され、ドレインが出力線に接続されたセンシングトランジスタと、前記信号線に接続され、前記信号線に前記データ信号が伝達される前に、前記信号線を所定の電位へ制御する制御トランジスタと、で構成されたセンスアンプと、
前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する温度補償回路と、を備えたことを特徴とする半導体装置。」
に対して本発明の技術思想を適用することができる。
【００２３】
また、特願２００８−２２２９３８に開示されるように、
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
第１の制御信号に応じて、前記ビット線を第１の電位に設定する第１の電位設定回路と、
第２の制御信号に応じて、前記センスノードを第２の電位に設定する第２の電位設定回路と、
を備え、前記ビット線を前記第１の電位に設定し、かつ前記センスノードを前記第２の電位に設定した後、前記第１のＭＯＳトランジスタを介して前記ビット線を電荷分配モードで駆動して前記センスノードの信号電圧を前記第２のＭＯＳトランジスタにより増幅することを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
【００２４】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の実施形態においては、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用する場合を説明する。まず、本実施形態のＤＲＡＭにおける基本的な構成及び動作について図１〜図５を参照して説明する。
【００２５】
図１は、本実施形態のＤＲＡＭに含まれるメモリセル１０の等価回路を示している。図１に示すメモリセル１０は、ＮＭＯＳ型の選択トランジスタＱ０及びキャパシタＣｓを直列接続して構成される。選択トランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインがキャパシタＣｓの一方の電極に接続されている。ここで、選択トランジスタＱ０（アクセストランジスタ）とキャパシタとの接続点は情報蓄積ノードＳＮ（ストレージノード）である。情報蓄積ノードＳＮには、メモリセル１０にハイ情報を書き込む際に書き込み電圧ＶＡＲＹが供給される。情報蓄積ノードＳＮと基板電圧ＶＢＢとの間には、半導体記憶装置の構造に由来するダイオードＤ１が形成されるが、詳しくは後述する。キャパシタＣｓの他方の電極にはセルプレート電圧ＶＰＬＴが印加されている。一般に、セルプレート電圧ＶＰＬＴは、書き込み電圧ＶＡＲＹの１／２の電圧値に設定される。なお、以下ではキャパシタＣｓの容量についても単に容量Ｃｓと表記する。
【００２６】
図２は、図１の等価回路のうちの選択トランジスタＱ０の断面構造図を示している。図２においては、Ｐ型シリコン基板２０の上部領域に２つのｎ型不純物層２１、２２が形成され、その周囲に素子分離絶縁膜２３が形成されている。一方のｎ型不純物層２１は選択トランジスタＱ０のソースとなり、上層のビット線ＢＬに接続されている。他方のｎ型不純物層２２は選択トランジスタＱ０のドレインとなり、情報蓄積ノードＳＮを介して、キャパシタＣｓの一方の電極である蓄積電極２６に接続されている。キャパシタＣｓの他方の電極であるプレート電極２７は、キャパシタ誘電体膜２８を挟んで蓄積電極２６に対向し、上層のセルプレート電圧ＶＰＬＴの配線に接続されている。また、ｎ型不純物層２１、２２の間のチャネル領域の上方には、ゲート誘電体膜２４を挟んで、ワード線ＷＬに接続されるゲート電極２５（選択トランジスタＱ０のゲート）が形成されている。
【００２７】
図２において、Ｐ型シリコン基板２０及びドレインとなるｎ型不純物層２２の間にはＰＮ接合部が形成され、図１のダイオードＤ１として動作する。なお、Ｐ型シリコン基板２０に代わって、Ｎ型シリコン基板上にＰウェルを形成した構造を採用しても同様である。ダイオードＤ１は、カソード側に対応するＰ型シリコン基板２０には基板電圧ＶＢＢが印加され、アノード側に対応するｎ型不純物層２２には情報蓄積ノードＳＮの電圧ＶＳＮが印加されるので、基板電圧ＶＢＢ及び電圧ＶＳＮに依存して動作が定まる。
【００２８】
次に、メモリセル１０において、蓄積情報ノードＳＮの蓄積電荷量ＱｓとキャパシタＣｓの設計条件の関係について図３を参照して説明する。図３（Ａ）（Ｂ）は、誘電体膜厚及び絶縁耐圧が規定されるキャパシタＣｓの２通りの条件と、それぞれに対応する蓄積電荷量Ｑｓの関係を模式的に示している。一般に、キャパシタＣｓには絶縁耐圧が規定され、誘電体膜のリーク電流の増加を抑制して信頼性を確保するため、電界強度を所定のレベル以下に保つ必要がある。このような最大許容電界強度は、誘電体膜の材質にも依存するが、例えば、５ＭＶ／ｃｍ以下と定められ、図３（Ａ）、（Ｂ）でもこの条件を前提にしている。なお、図３（Ａ）、（Ｂ）では、キャパシタＣｓの面積と比誘電率は一定であるとする。
【００２９】
図３（Ａ）では、書き込み電圧ＶＡＲＹが半導体記憶装置の電源電圧ＶＤＤと等しく、ともに１Ｖに設定されている（ＶＡＲＹ＝ＶＤＤ＝１Ｖ）。このとき、誘電体膜厚を１ｎｍとし、蓄積電極２６とプレート電極２７の間のキャパシタ誘電体膜２８における電圧は０．５Ｖとなるので、誘電体膜には最大許容電界強度である上述の５ＭＶ／ｃｍの電界が印加される。このような条件下で、容量Ｃｓとして１０ｆＦを仮定すると、蓄積電荷量Ｑｓが５ｆＣとなる。
【００３０】
一方、図３（Ｂ）では、書き込み電圧ＶＡＲＹが０．５Ｖに設定されている。このとき、蓄積電極２６とプレート電極２７の間のキャパシタ誘電体膜２８における電圧は０．２５Ｖとなり、誘電体膜に印加可能な最大許容電界強度が上述の５ＭＶ／ｃｍであることを前提にすれば、誘電体膜厚を図３（Ａ）の半分の０．５ｎｍまで薄くすることができる。このような条件下で、上述の通りキャパシタＣｓの面積と比誘電率は一定であるので、容量Ｃｓは２０ｆＦに増加し、蓄積電荷量Ｑｓが５ｆＣとなる。つまり、図３（Ｂ）の条件において、図３（Ａ）と同じ蓄積電荷量Ｑｓを得られることがわかる。図３（Ａ）（Ｂ）からわかるように、書き込み電圧ＶＡＲＹを小さくすれば、一定の蓄積電荷量Ｑｓを得る場合、キャパシタ誘電体膜２８に信頼性を確保しつつ膜厚を薄くすることができる。
【００３１】
次に、図２の構造においてダイオードＤ１が形成される領域のポテンシャルについて図４及び図５を参照して説明する。図４及び図５では、図２の断面構造における情報蓄積ノードＳＮからドレインを経てＰ型シリコン基板２０に至る領域内で、垂直方向に沿う相対位置を横軸に示すとともに、ＰＮ接合部に印加されるポテンシャルを相対値で縦軸に示している。横軸の位置Ｘ０はＰＮ接合部の位置であり、相対位置が位置Ｘ０より小さくなるほど図２のｎ型不純物層２２を上方に移動し、相対位置が位置Ｘ０より大きくなるほど図２のＰ型シリコン基板２０を下方に移動する。なお、Ｐ型シリコン基板２０に印加される基板電圧ＶＢＢは−０．５Ｖであると仮定する。
【００３２】
図４は、図３（Ａ）の条件に対応して、Ｃｓ＝１０ｆＦ、ＶＡＲＹ＝１Ｖに設定されている場合の上記ポテンシャルを表している。この場合、メモリセル１０にハイ情報を書き込んだときの情報蓄積ノードＳＮの電圧ＶＳＮは１Ｖになる。よって、ＶＢＢ＝−０．５Ｖを考慮し、かつＰＮ接合部のビルトインポテンシャルが例えば０．６Ｖである場合、図４に示すようにＰＮ接合部には２．１Ｖのポテンシャル（相対値）が加わることになる。なお、ビルトインポテンシャルとは、ゼロバイアス状態のＰＮ接合部に生じる空乏層の形成によって発生するポテンシャルである。
【００３３】
一方、図５は、図３（Ｂ）の条件に対応して、Ｃｓ＝２０ｆＦ、ＶＡＲＹ＝０．５Ｖに設定されている場合の上記ポテンシャルを表している。この場合、メモリセル１０にハイ情報を書き込んだときの情報蓄積ノードＳＮの電圧ＶＳＮは０．５Ｖになる。よって、ＶＢＢ＝−０．５Ｖを考慮し、かつＰＮ接合部の上記ビルトインポテンシャルが上述したように０．６Ｖである場合、図５に示すようにＰＮ接合部には１．６Ｖのポテンシャル（相対値）が加わることになる。
【００３４】
次に、本実施形態のＤＲＡＭの具体的な回路構成及び動作について図６〜図８を参照して説明する。図６は、本実施形態のＤＲＡＭにおける要部の回路構成例を示している。図６においては、ワード線ＷＬとビット線ＢＬに接続されたメモリセル１０に加えて、書き込み回路１１と、電荷転送制御回路１２と、センスアンプ１３が示されている。メモリセル１０については、図１と同様に構成されるので、説明を省略する。
【００３５】
書き込み回路１１は、ＮＭＯＳ型のトランジスタＱ１０、Ｑ１２と、ＰＭＯＳ型のトランジスタＱ１１を含んで構成されている。一対のトランジスタＱ１０、Ｑ１１がインバータを構成し、各トランジスタＱ１０、Ｑ１１のゲートが入出力ノード／ＤＬに接続されている。このインバータの出力ノードとビット線ＢＬの間にはトランジスタＱ１２が接続されている。トランジスタＱ１２のゲートには制御信号ＷＥが印加され、メモリセル１０の書き込み動作時又はリフレッシュ動作時に、制御信号ＷＥがハイになってトランジスタＱ１２がオンする。これにより、書き込み動作時に入出力ノード／ＤＬを介して入力された書き込み信号がインバータで反転され、トランジスタＱ１２を介してビット線ＢＬを駆動することでメモリセル１０に書き込まれる。また、リフレッシュ動作時には、センスアンプ１３の出力信号が同様の経路でビット線ＢＬを駆動することでメモリセルに書き込まれる。
【００３６】
書き込み回路１１のインバータは、図５に示すように、センスアンプ１３の動作電圧である電源電圧ＶＤＤより低い書き込み電圧ＶＡＲＹとグランド電位ＶＳＳにより駆動される。例えば、ＶＤＤ＝１Ｖに対してＶＡＲＹ＝０．５Ｖに設定される。そのため、ハイ情報の書き込み動作時にはメモリセル１０に書き込み電圧ＶＡＲＹが書き込まれ、ロー情報の書き込み動作時はメモリセル１０にグランド電位ＶＳＳが書き込まれる。書き込み回路１１のインバータの入力信号の振幅は電源電圧ＶＤＤに等しく、書き込み電圧ＶＡＲＹが電源電圧ＶＤＤより低いので、このインバータは信号振幅を電源電圧ＶＤＤから書き込み電圧ＶＡＲＹに変換する機能を有している。従って、書き込み回路１１により書き込み電圧ＶＡＲＹを低下させることにより、ワード線ＷＬの駆動電圧を下げることができる。
【００３７】
電荷転送制御回路１２（本発明の転送制御回路）は、ＮＭＯＳ型のトランジスタＱ２０、Ｑ２１と、ＰＭＯＳ型のトランジスタＱ２２を含んで構成されている。トランジスタＱ２０は電荷転送ゲートとして機能し（本発明の転送トランジスタ）、ゲートに印加された転送制御電圧ＶＴＧに応じて、ビット線ＢＬとセンスノードＮｓ（センスアンプの信号入力端子）との間の接続を制御する。ビット線プリチャージ用のトランジスタＱ２１は、ビット線ＢＬとグランド電位ＶＳＳの間に接続され、ゲートに印加されたプリチャージ制御信号ＰＣに応じてビット線ＢＬをプリチャージする。センスノードＮｓ（ビット線ＢＬ）の電位設定用のトランジスタＱ２２は、センスノードＮｓと電源電圧ＶＤＤの間に接続され、ゲートに印加された電位設定信号／ＳＥに応じてセンスノードＮｓの電位を設定し、かつトランジスタＱ２０を介してビット線ＢＬにも電位を与える。なお、図６の例では、トランジスタＱ２２のソースが電源電圧ＶＤＤに接続されているが、電源電圧ＶＤＤより高い電圧に接続してもよい。
【００３８】
センスアンプ１３は、ＮＭＯＳ型のトランジスタＱ３０、Ｑ３１、Ｑ３３、Ｑ３５と、ＰＭＯＳ型のトランジスタＱ３２、Ｑ３４、Ｑ３６を含んで構成されている。電源電圧ＶＤＤとグランド電位ＶＳＳの間には、センス判定用のトランジスタＱ３０と、センス期間制御用のトランジスタＱ３１と、入出力ノード／ＤＬのプリチャージ用のトランジスタＱ３２が直列接続されている。
また、センスアンプ１３に含まれるトランジスタＱ３３、Ｑ３４、Ｑ３５、Ｑ３６は、センスアンプ入出力ラッチ１３ａを構成する。なお、センスアンプ１３の動作電圧は電源電圧ＶＤＤである。
【００３９】
トランジスタＱ３０のゲートはセンスノードＮｓに接続され、センスノードＮｓの電位がトランジスタＱ３０の閾値電圧より高い場合にオンする。トランジスタＱ３１のゲートにはセンス期間制御信号ＲＥが印加され、センス期間制御信号ＲＥがハイの期間はトランジスタＱ３１がオンする。このとき、トランジスタＱ３０がオン状態であれば、入出力ノード／ＤＬからトランジスタＱ３１、Ｑ３０を経由してグランド電位ＶＳＳに電荷が引き抜かれ、トランジスタＱ３１がオフ状態であれば、入出力ノード／ＤＬが電源電圧ＶＤＤにプリチャージされた状態を保つ。トランジスタＱ３２のゲートにはプリチャージ制御信号／ＰＣが印加され、プリチャージ制御信号／ＰＣがローの期間はトランジスタＱ３２を介して入出力ノード／ＤＬが電源電圧ＶＤＤにプリチャージされる。センスアンプ入出力ラッチ１３ａにおいて、入出力ノード／ＤＬは一対のトランジスタＱ３３、Ｑ３４の共通のドレインと一対のトランジスタＱ３５、Ｑ３６の共通のゲートにそれぞれ接続され、センスアンプ入出力ラッチ１３ａが入出力ノード／ＤＬのノードのレベル（状態）を保持するように動作する。
【００４０】
図７は、本実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセル１０からハイ情報を読み出す場合の動作波形を示す図である。図７の上部に示すように、読み出し動作の全体を６つの期間（Ｔ１〜Ｔ６）に細分化して示している。具体的には、プリチャージ終了期間Ｔ１、電位設定期間Ｔ２、蓄積電荷読み出し期間Ｔ３、センス期間Ｔ４、リフレッシュ期間（再書き込み期間）Ｔ５、プリチャージ開始期間Ｔ６をそれぞれ示している。
【００４１】
まず、プリチャージ終了期間Ｔ１において、プリチャージ制御信号ＰＣがハイからローに制御され、プリチャージ制御信号／ＰＣがローからハイに制御される。これにより、ビット線ＢＬはグランド電位ＶＳＳにプリチャージされた状態でフローティングとなり、図６の入出力ノード／ＤＬは電源電圧ＶＤＤにプリチャージされた状態で上記センスアンプ入出力ラッチ１３ａにより保持される。
【００４２】
続いて電位設定期間Ｔ２において、電位設定信号／ＳＥがハイからローに制御され、センスノードＮｓがトランジスタＱ２２を介して電源電圧ＶＤＤで駆動される。このとき、ビット線ＢＬは、トランジスタＱ２０を通して図７に示す参照電圧Ｖｒで駆動される。この参照電圧Ｖｒは、転送制御電圧ＶＴＧよりもトランジスタＱ２０の閾値電圧Ｖｔ２０だけ低い電圧値を有する。その後、電位設定信号／ＳＥがハイに戻ってトランジスタＱ２２がオフし、センスノードＮｓは電源電圧ＶＤＤにプリチャージされた状態でフローティングとなる。また、ビット線ＢＬは参照電圧Ｖｒに保たれた状態でフローティングとなる。ここで、メモリセル１０の情報蓄積ノードＳＮが参照電圧Ｖｒより高い場合はハイ情報の読み出しと判定され、メモリセル１０の情報蓄積ノードＳＮが参照電圧Ｖｒより低い場合はロー情報の読み出しと判定される。
【００４３】
続いて蓄積電荷読み出し期間Ｔ３において、ワード線ＷＬが電源電圧ＶＤＤで駆動され、ビット線ＢＬにはメモリセル１０のハイ情報に相当する蓄積電荷が読み出される。図７に示すように、ビット線ＢＬの電位は、参照電圧Ｖｒから上昇方向に遷移していき、転送制御電圧ＶＴＧを若干上回る。その結果、トランジスタＱ２０がオフするので、センスノードＮｓの電位は電源電圧ＶＤＤを保持する。
【００４４】
続いてセンス期間Ｔ４において、センス期間制御信号ＲＥがローからハイに制御され、一定期間ハイを維持する。ここで、図７には、トランジスタＱ３０の閾値電圧Ｖｔ３０のばらつきを考慮して許容される設定範囲Ｒｖｔを示している。設定範囲Ｒｖｔは、参照電圧Ｖｒより高く電源電圧ＶＤＤより低い範囲内に設定されていることがわかる。そのため、センス期間Ｔ４においては、センスノードＮｓの電位が電源電圧ＶＤＤを保持してトランジスタＱ３０がオンしているので、入出力ノード／ＤＬはトランジスタＱ３０を経由して電源電圧ＶＤＤからグランド電位ＶＳＳに引き抜かれる。その後、センス期間制御信号ＲＥがローに戻るタイミングで、入出力ノード／ＤＬの電位がセンスアンプ入出力ラッチ１３ａにより保持される。
【００４５】
続いてリフレッシュ期間（再書き込み期間）Ｔ５において、電荷転制御信号ＷＥがローからハイに制御され、書き込み回路１１が入出力ノード／ＤＬの電位を反転し、書き込み電圧ＶＡＲＹでビット線ＢＬを駆動する。これにより、ビット線ＢＬが保持する書き込み電圧ＶＡＲＹに応じて、メモリセル１０にハイ情報が再書き込みされる。
【００４６】
続いてプリチャージ開始期間Ｔ６において、ワード線ＷＬがローに戻され、選択トランジスタＱ０がオフになってメモリセル１０がビット線ＢＬから切り離される。そして、プリチャージ制御信号ＰＣがローからハイに制御され、プリチャージ制御信号／ＰＣがハイからローに制御される。これにより、ビット線ＢＬ及びセンスノードＮｓはグランド電位ＶＳＳにプリチャージされるとともに、入出力ノード／ＤＬは電源電圧ＶＤＤにプリチャージされ、図７の読み出し動作が終了する。
【００４７】
図８は、本実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセル１０からロー情報を読み出す場合の動作波形を示す図である。図８の上部に示される各期間（Ｔ１〜Ｔ６）の意味は図７の場合と同様である。また、図８において、プリチャージ終了期間Ｔ１及び電位設定期間Ｔ２の各動作波形は図７と共通するので、その説明を省略する。
【００４８】
蓄積電荷読み出し期間Ｔ３において、ワード線ＷＬが電源電圧ＶＤＤで駆動され、ビット線ＢＬにはメモリセル１０のロー情報に相当する蓄積電荷が読み出される。図８に示すように、ビット線ＢＬの電位は、参照電圧Ｖｒから低下方向に遷移していく。その結果、トランジスタＱ２０がオンするので、センスノードＮｓからビット線ＢＬの側に電荷が引き抜かれる。最終的には、ビット線ＢＬ及びセンスノードＮｓはともに参照電圧Ｖｒより低い所定の電圧に収斂する。
【００４９】
続いてセンス期間Ｔ４において、センス期間制御信号ＲＥがローからハイに制御され、一定期間ハイを維持する。図８には、図７と同様の設定範囲Ｒｖｔを示している。センスノードＮｓの電位と設定範囲Ｒｖｔの関係から明らかなように、トランジスタＱ３０がオフするので、センス期間Ｔ４において入出力ノード／ＤＬが電源電圧ＶＤＤを保持する。その後、センス期間制御信号ＲＥがローに戻るタイミングで、入出力ノード／ＤＬの電位がセンスアンプ入出力ラッチ１３ａにより保持される。
【００５０】
続いてリフレッシュ期間（再書き込み期間）Ｔ５において、電荷転制御信号ＷＥがローからハイに制御され、書き込み回路１１が入出力ノード／ＤＬの電位を反転し、グランド電位ＶＳＳでビット線ＢＬを駆動する。これにより、ビット線ＢＬの電位に応じてメモリセル１０にロー情報が再書き込みされる。これ以降、図７と同様、プリチャージ開始期間Ｔ６を経て、図８の読み出し動作が終了する。
【００５１】
なお、図７及び図８においては、センスノードＮｓの設定電位が電源電圧ＶＤＤである場合を示したが、センスノードＮｓの設定電位を電源電圧ＶＤＤより高くしてもよい。このように設定すれば、メモリセル１０からハイ情報を読み出す際、トランジスタＱ３０のゲート電圧が電源電圧ＶＤＤよりも高くなるため、上述の入出力ノード／ＤＬの引き抜き時間を短縮することができ、センスアンプ１３の動作を高速化することができる。
【００５２】
以上の説明では、本実施形態のＤＲＡＭにおける読み出し動作について説明したが、図示されない書き込み動作の場合は、図７及び図８のリフレッシュ期間（再書き込み期間）Ｔ５における動作を変更すればよい。すなわち、リフレッシュ期間（再書き込み期間）Ｔ５に外部からの書き込み情報を反転した信号電圧により入出力ノード／ＤＬが駆動され、これを書き込み回路１１によりさらに反転してメモリセル１０への書き込み動作が行われる。
【００５３】
ここで、電荷転送制御回路１２内の電源電圧ＶＤＤ（トランジスタＱ２２のソース）とセンスアンプ１３内の電源電圧ＶＤＤ（トランジスタＱ３２のソース）は、異なる電圧に設定することができる。トランジスタＱ２２のソースに与える電源電圧ＶＤＤは、主にセンスアンプ１３内のトランジスタＱ３０の感度設計から決定される。トランジスタＱ３２のソースに与える電源電圧ＶＤＤは、主にセンスアンプ１３内の振幅値設計から決定される。トランジスタＱ２２のソースからセンスノードＮｓへ与える電源電圧ＶＤＤは、トランジスタＱ２０が備える閾値の特性値と、センスノードＮｓとビット線ＢＬとのそれぞれの寄生容量値から決定されるＣレシオと大きな関係がある。センスノードＮｓの寄生容量値は、センシング速度（ビット線電位の遷移に対応する応答速度）を向上させることから、その寄生容量値は、非常に小さいことが望まれ、例えば、前記Ｃレシオは１０以上が望ましい。他方、トランジスタＱ３２のソースに与える電源電圧ＶＤＤは、入出力ノード／ＤＬを駆動する電圧でもあり、入出力ノード／ＤＬの充放電電流の増大を招かないためにもトランジスタＱ２２のソースに与える電源電圧ＶＤＤよりも低くても構わない。また、センスアンプ入出力ラッチ（トランジスタＱ３４、Ｑ３６のソース）に与える電源電圧ＶＤＤと、トランジスタＱ３２のソースに与える電源電圧ＶＤＤは、同一電位であることが望ましい。センスアンプ入出力ラッチに所謂ＤＣ電流を発生させないためである。更に、センスアンプ入出力ラッチに与える電源電圧ＶＤＤと、センスアンプ入出力ラッチとトランジスタＱ３２のソースに与える電源電圧ＶＤＤは、トランジスタＱ２２のソースに与える電源電圧ＶＤＤよりも低くても構わない。センスアンプ入出力ラッチとトランジスタＱ３２のソースに与える電源電圧ＶＤＤが高いと、センスアンプ入出力ラッチの反転速度が遅くなるからである。よって、トランジスタＱ２２のソースに与える電源電圧ＶＤＤは、センスアンプ１３に与える電源電圧ＶＤＤよりも高い電位であっても良い。
【００５４】
次に、半導体装置を含むシステムに対して本発明を適用する場合を説明する。図９は、本実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
【００５５】
半導体装置１００は、メモリセルアレイ１０１と、バックエンド・インターフェース１０２と、フロントエンド・インターフェース１０３とを備えている。メモリセルアレイ１０１には、本実施形態のメモリセル１０が多数配置されている。バックエンド・インターフェース１０２には、本実施形態の書き込み回路１１、電荷転送制御回路１２、センスアンプ１３等の回路が含まれる。フロントエンド・インターフェース１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図９では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
【００５６】
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びデータバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、データバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置が、図９のコントローラ２００自体に含まれる構成であってもよい。
【００５７】
図９の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００５９】
例えば、本実施形態では、グランド電位ＶＳＳを基準電圧とする構成を説明したが、高電位側の電源電圧ＶＤＤを基準電圧として電位関係を逆転させた構成を採用しても本発明を適用することができる。この場合、本実施形態の回路構成（図６）に含まれるＮチャネル型のトランジスタをＰチャネル型のトランジスタ等に置換してもよい。
【００６０】
また、書き込み回路１１、転送制御回路１２と、センスアンプ１３等の回路形式は、本実施形態で開示した回路形式には限られずに採用することができる。
【００６１】
また、メモリセル１０のＰＮ接合部を含むセル構造は問わず、多様なセル構造を採用することができる。メモリセル１０の選択トランジスタＱ０の構造としては、ＰＮ接合部を含む縦型トランジスタを採用してもよい。
【００６２】
また、本実施形態の各トランジスタとしては、電界効果トランジスタ（Field Effect Transistor : FET）やバイポーラ型トランジスタを用いることができる。ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができ、さらにはＦＥＴ以外のトランジスタを用いてもよい。また、Ｎチャンネル型のトランジスタ（ＮＭＯＳトランジスタ）は、第１導電型のトランジスタ、Ｐチャンネル型のトランジスタ（ＰＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。さらに、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板を用いてもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板や、それ以外の半導体基板を用いてもよい。
【００６３】
また、本発明は、半導体記憶装置としてのＤＲＡＭに限られることなく、それぞれ記憶機能部を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。
【符号の説明】
【００６４】
１０…メモリセル
１１…書き込み回路
１２…電荷転送制御回路
１３…センスアンプ
１３ａ…センスアンプ入出力ラッチ
２０…Ｐ型シリコン基板
２１、２２…ｎ型不純物層
２３…素子分離絶縁膜
２４…ゲート誘電体膜
２５…ゲート電極
２６…蓄積電極
２７…プレート電極
２８…キャパシタ誘電体膜
１００…半導体装置
１０１…モリセルアレイ
１０２…バックエンド・インターフェース
１０３…フロントエンド・インターフェース
２００…コントローラ
２０１…コマンド発行回路
２０２…データ処理回路
ＷＬ…ワード線
ＢＬ…ビット線
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
Ｑ１０〜Ｑ１２、Ｑ２０〜Ｑ２２、Ｑ３０〜Ｑ３６…トランジスタ
Ｎｓ…センスノード
／ＤＬ…入出力ノード
ＳＮ…情報蓄積ノード
ＰＣ、／ＰＣ…プリチャージ制御信号
ＷＥ…制御信号
ＲＥ…センス期間制御信号
／ＳＥ…電位設定信号
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＡＲＹ…書き込み電圧
ＶＢＢ…基板電圧
ＶＰＬＴ…セルプレート電位
ＶＴＧ…転送制御電圧
Ｖｒ…参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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