(57)【特許請求の範囲】
【請求項１】
フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに第１の動作電圧を供給する電源回路であって、
外部から供給される入力電圧によって充電される充電手段である第１の入力充電手段と、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を前記第１の動作電圧に調整して出力する第１の電圧調整手段と、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧であり前記第１の電圧調整手段に供給される電圧によって充電される充電手段である第２の入力充電手段と、
前記第１の動作電圧によって充電される充電手段である第１の出力充電手段と、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記第１及び第２の入力充電手段と前記第１の出力充電手段のそれぞれに充電されている電荷を放電させる放電手段と
を備え、
前記放電手段が、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに所定の信号を出力する検出手段と、
前記第１の出力充電手段に接続されており、且つ、前記第１及び第２の入力充電手段に前記第１の電圧調整手段を介して接続されており、前記所定の信号を受けてターンオンするスイッチング素子と
を有し、前記スイッチング素子がターンオンすることにより、前記第２の入力充電手段に充電されている電荷を、前記第１の電圧調整手段を介して前記スイッチング素子から放電させ、前記第１の入力充電手段に充電されている電荷を前記第１の電圧調整手段を介して前記スイッチング素子から放電させ、且つ、前記第１の出力充電手段に充電されている電荷を前記スイッチング素子から放電させる、
電源回路。
【請求項２】
フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに第１の動作電圧を供給する電源回路であって、
外部から供給される入力電圧によって充電される充電手段である第１の入力充電手段と、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を前記第１の動作電圧に調整して出力する第１の電圧調整手段と、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧であり前記第１の電圧調整手段に供給される電圧によって充電される充電手段である第２の入力充電手段と、
前記第１の動作電圧によって充電される充電手段である第１の出力充電手段と、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記第１の出力充電手段に充電されている電荷を放電させる放電手段と
を備え、
前記第１の電圧調整手段が、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を受ける第１の入力手段と、
前記入力手段が受けた電圧に基づく前記第１の動作電圧を出力する第１の出力手段と、
前記第１の動作電圧よりも低い電圧側に接続される手段である第１の低電圧側手段と、
所定の信号を受ける第１の信号受信手段と、
前記第１の信号受信手段が前記所定の信号を受けていないときに前記第１の入力手段と前記第１の出力手段とを電気的に接続し前記第１の出力手段と前記第１の低電圧側手段とを電気的に切断しておき、前記第１の信号受信手段が前記所定の信号を受けたときに前記第１の入力手段と前記第１の出力手段とを電気的に切断し前記第１の出力手段と前記第１の低電圧側手段とを電気的に接続することにより前記第１の出力充電手段に充電されている電荷を前記第１の出力手段から前記第１の低電圧側手段を介して前記第１の動作電圧よりも低い電圧側へと放電させる第１の放電機能と
を有し、
前記放電手段が、
前記第１の放電機能と、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに前記所定の信号を出力する信号出力手段と
を有する、
電源回路。
【請求項３】
請求項１に記載の電源回路であって、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を前記第１の動作電圧と異なる第２の動作電圧に調整して出力する第２の電圧調整手段と、
前記第２の動作電圧によって充電される充電手段である第２の出力充電手段と
を更に備え、
前記放電手段が、前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧が設定値より低くなったときに、更に、前記第２の出力充電手段に充電されている電荷を放電させる、
電源回路。
【請求項４】
請求項２に記載の電源回路であって、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を前記第１の動作電圧と異なる第２の動作電圧に調整して出力する第２の電圧調整手段と、
前記第２の動作電圧によって充電される充電手段である第２の出力充電手段と
を更に備え、
前記第２の電圧調整手段が、
前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を受ける第２の入力手段と、
前記第２の入力手段が受けた電圧に基づく前記第２の動作電圧を出力する第２の出力手段と、
前記第２の動作電圧よりも低い電圧側に接続される手段である第２の低電圧側手段と、
前記所定の信号を受ける第２の信号受信手段と、
前記第２の信号受信手段が前記所定の信号を受けていないときに前記第２の入力手段と前記第２の出力手段とを電気的に接続し前記第２の出力手段と前記第２の低電圧側手段とを電気的に切断しておき、前記第２の信号受信手段が前記所定の信号を受けたときに前記第２の入力手段と前記第２の出力手段とを電気的に切断し前記第２の出力手段と前記第２の低電圧側手段とを電気的に接続することにより前記第２の出力充電手段に充電されている電荷を前記第２の出力手段から前記第２の低電圧側手段を介して前記第２の動作電圧よりも低い電圧側へと放電させる第２の放電機能と
を有し、
前記放電手段が、更に、前記第２の放電機能を有する、
電源回路。
【請求項５】
請求項１乃至４のうちのいずれか１項に記載の電源回路と、
前記電源回路から動作電圧を供給されるフラッシュメモリと、
前記電源回路から動作電圧を供給され前記フラッシュメモリに対するアクセスを制御するメモリコントローラと
を備えるフラッシュメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに動作電圧を供給する電源回路、フラッシュメモリシステム及び電源供給方法に係り、特に、外部電源の遮断等による不具合解消に適した電源回路、フラッシュメモリシステム及び電源供給方法に関するものである。
【背景技術】
【０００２】
この種の電源回路として、特許文献１に開示の電源回路が知られている。この電源回路は、外部から供給される入力電圧によって充電されるコンデンサ（以下、バックアップ用入力コンデンサ）と、入力電圧とバックアップ用コンデンサの充電電圧のいずれか高い方の電圧をフラッシュメモリとメモリコントローラの動作電圧に調整して出力する電圧調整回路とを有する。この電源回路は、入力電圧と充電電圧のいずれか高い方の電圧が設定値より低くなったときに、そのコンデンサに充電されている電荷を放電させる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５６９５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の電圧回路について、電圧調整回路の出力側にコンデンサが設けられるが、出力側のコンデンサの充電電圧を規定時間内に下げることが望ましい。
【０００５】
本発明の目的は、フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに動作電圧を供給する電源回路が有する電圧調整回路の出力側の充電手段の充電電圧を規定時間内に下げることにある。
【課題を解決するための手段】
【０００６】
第１の観点に従う電源回路は、フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに第１の動作電圧を供給する電源回路は、外部から供給される入力電圧によって充電される充電手段である第１の入力充電手段と、前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を前記第１の動作電圧に調整して出力する第１の電圧調整手段と、前記第１の動作電圧によって充電される充電手段である第１の出力充電手段と、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに前記第１の出力充電手段に充電されている電荷を放電させる放電手段とを備える。
【０００７】
第２の観点では、第１の観点において、前記放電手段が、前記入力電圧と前記充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに所定の信号を出力する検出手段と、前記第１の出力充電手段に接続されており前記所定の信号を受けてターンオンするスイッチング素子とを有する。
【０００８】
第３の観点では、第２の観点において、電源回路が、前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧であり前記第１の電圧調整手段に供給される電圧によって充電される充電手段である第２の入力充電手段を更に備える。前記第２の入力充電手段に充電されている電荷を、前記第１の電圧調整手段を介して前記スイッチング素子から放電する。
【０００９】
第４の観点では、第１の観点において、前記第１の電圧調整手段が、前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を受ける入力手段と、前記入力手段が受けた電圧に基づく前記第１の動作電圧を出力し、前記第１の動作電圧よりも低い電圧側に接続される出力手段と、所定の信号を受ける信号検出手段と、前記信号検出手段が前記所定の信号を受けたときに前記入力手段と前記出力手段とを電気的に切断することにより前記第１の出力充電手段の充電電圧を前記低い電圧側へと供給させる放電機能とを有する。前記放電手段が、前記第１の電圧調整手段の前記放電機能と、前記入力電圧と前記充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに前記所定の信号を出力する信号出力手段とを有する。
【００１０】
第５の観点では、第１乃至第４の観点のうちの少なくとも１つにおいて、電源回路が、前記入力電圧と前記第１の入力充電手段の充電電圧のいずれか高い方の電圧を前記第１の動作電圧と異なる第２の動作電圧に調整して出力する第２の電圧調整手段と、前記第２の動作電圧によって充電される充電手段である第２の出力充電手段とを更に備える。前記放電手段が、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記第１及び前記第２の出力充電手段に充電されている電荷を放電させる。
【００１１】
第６の観点に従うフラッシュメモリシステムは、第１乃至第５の観点のうちのいずれか１つの観点に従う電源回路と、前記電源回路から動作電圧を供給されるフラッシュメモリと、前記電源回路から動作電圧を供給され前記フラッシュメモリに対するアクセスを制御するメモリコントローラとを備える。
【００１２】
第７の観点に従う方法は、フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに動作電圧を供給する方法であって、外部から供給される入力電圧と該入力電圧によって充電される入力充電手段の充電電圧のいずれか高い方の電圧を前記動作電圧に調整して出力するステップと、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記動作電圧によって充電される出力充電手段に充電されている電荷を放電させるステップとを有する。
【発明の効果】
【００１３】
本発明によれば、外部から供給される入力電圧とその入力電圧によって充電される第１の入力充電手段の充電電圧のいずれか高い方の電圧を第１の動作電圧に調整して出力する第１の電圧調整手段と、その第１の動作電圧によって充電される第１の出力充電手段と、入力電圧と充電電圧のいずれか高い方の電圧が設定値より低くなったときに第１の出力充電手段に充電されている電荷を放電させる放電手段とが備えられる。これにより、第１の電圧調整回路の第１の出力充電手段の充電電圧を規定時間内に下げることができる。
【図面の簡単な説明】
【００１４】
【図１】実施例１に係るフラッシュメモリシステムの構成例を示す。
【図２】実施例１に係る電源回路１０の構成例を示す。
【図３】図３Ａは、放電機能が発揮される前の電圧調整回路の概念を示す。図３Ｂは、放電機能を発揮しているときの電圧調整回路の概念を示す。
【図４】実施例２に係る電源回路６０の構成例を示す。
【図５】図５Ａは、トランジスタがオフ状態である場合に出力側コンデンサに電荷が充電されることを示す。図５Ｂは、トランジスタがターンオンされた場合に出力側コンデンサの電荷が放電されることを示す。
【発明を実施するための形態】
【００１５】
以下、本発明の幾つかの実施例を説明する。
【実施例１】
【００１６】
図１は、本発明の実施例１に係るフラッシュメモリシステムの構成例を示す。
【００１７】
フラッシュメモリシステムは、所定のインターフェース装置、例えば、ＩＤＥ（Integrated  Drive  Electronics）インターフェース２３を介して、図示しないホストシステムに接続される。このフラッシュメモリシステムは、ブロック単位で記憶データの消去が行われるフラッシュメモリ２１と、このフラッシュメモリ２１に対するアクセスを制御するメモリコントローラ２２と、これらのフラッシュメモリ２１及びメモリコントローラ２２に動作電圧を供給する電源回路１０とを有している。
【００１８】
メモリコントローラ２２は、ＩＤＥインターフェース２３を介してホストシステムからデータの書込み及び読出しの指示を受けたり、読出しの指示に従ってフラッシュメモリ２１から読み出したデータをＩＤＥインターフェース２３を介してホストシステムに送信したりする。
【００１９】
フラッシュメモリ２１は、例えば、ブロックよりも小さい単位であるページ単位でデータが入出力されるフラッシュメモリ、典型的にはＮＡＮＤ型のフラッシュメモリである。しかし、フラッシュメモリ２１は、ＮＡＮＤ型のフラッシュメモリに限られない。
【００２０】
電源回路１０は、ホストシステム側の電源供給回路２０から供給される電源電圧（Ｖｉｎ）を動作電圧に調整し、調整した動作電圧をフラッシュメモリ２１及びメモリコントローラ２２に供給する。本実施例では、動作電圧として、異なる複数の動作電圧が提供される。動作電圧として、例えば、第１の動作電圧と、第１の動作電圧よりも低い第２の動作電圧がある。第１の動作電圧は、例えば、３．３Ｖ（ボルト）であり、第２の動作電圧は、例えば、１．０Ｖである。また、電源回路１０は、信号（ＣＯＮＴ＿ＲＳＴ）をフラッシュメモリコントローラ２２に出力し、信号（ＦＬＡＳＨ＿ＷＰ）をフラッシュメモリ２１に出力している。これらの信号については後述する。
【００２１】
図２は、実施例１に係る電源回路１０の構成例を示す。なお、図２において、「ＶＯＵＴ１」は、メモリコントローラ２２及びフラッシュメモリ２１への出力を表しており、「ＶＯＵＴ２」が、メモリコントローラ２２への出力を表しており、「ＨＶＣＣ２」が、電源供給回路２０からの給電を表しており、「ＰＵ」は、プルアップを表している。
【００２２】
電源回路１０は、第１の入力充電手段の一例であるコンデンサ（Ｃａｐ１）と、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）と、検出手段の一例である第１乃至第３の電圧検出回路（ＤＥＴ１、ＤＥＴ２及びＤＥＴ３）とを含む。電圧調整回路の数は、電源回路１０が供給する動作電圧の種類と同じ数である。つまり、電源回路１０が供給する動作電圧は２種類（３．３Ｖ及び１．０Ｖ）であるため、電圧調整回路の数は、２である。しかし、動作電圧の種類数に応じて、電圧調整回路の数は、２より少なくても多くても良い。また、電圧検出回路の数は、３より少なくても多くても良い。各電圧調整回路（ＰＷＲ１、ＰＷＲ２）について、少なくとも１つの入力側のコンデンサ（Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）と、少なくとも１つの出力側のコンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）とが備えられる。
【００２３】
コンデンサ（Ｃａｐ１）は、供給される電源電圧（Ｖｉｎ）からダイオードＤ２での電圧降下（Ｖｄ２）を差し引いた入力電圧（Ｖｉｎ−Ｖｄ２）によって充電される。電源電圧（Ｖｉｎ）の供給が遮断される或いは電源電圧（Ｖｉｎ）が急激に降下する等の場合、コンデンサ（Ｃａｐ１）の充電電圧が各電圧調整回路（ＰＷＲ１、ＰＷＲ２）に供給される。コンデンサ（Ｃａｐ１）の容量としては、メモリコントローラ２２がフラッシュメモリ２１に対して書き込み処理又は読み込み処理を行っている最中に電源電圧（Ｖｉｎ）が急激に降下しても、それらの処理を中断する制御（以下、処理中断制御）が終了するまで、またはフラッシュメモリ２１の内部処理が完了するまで、メモリコントローラ２２及びフラッシュメモリ２１に所定の動作電圧を供給することができる容量に設定される。コンデンサ（Ｃａｐ１）の容量は、例えば、電圧調整回路（ＰＷＲ１、ＰＷＲ２）の入力側のコンデンサ（Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）と、第１の出力充電手段の一例である出力側のコンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）の容量よりも高い。コンデンサ（Ｃａｐ１）は、例えば、複数のコンデンサの集合である。
【００２４】
第１の電圧検出回路（ＤＥＴ１）は、この回路（ＤＥＴ１）に入力された電圧が第１の設定値（例えば３．８Ｖ）未満になったか否かを判断し、その判断の結果が肯定的のときに、リセット信号を出力する回路である。具体的には、この回路（ＤＥＴ１）の入力端子（ＶＤＤ端子）に、下記（Ａ）及び（Ｂ）の電圧、
（Ａ）電源電圧（Ｖｉｎ）からダイオードＤ１での電圧降下（Ｖｄ２）を差し引いた第１の電圧（Ｖｉｎ−Ｖｄ１）、
（Ｂ）コンデンサ（Ｃａｐ１）の充電電圧からダイオードＤ３での電圧降下（Ｖｄ３）を差し引いた第２の電圧（Ｃａｐ１電圧−Ｖｄ３）、
のうちの高い方の電圧が入力される。この回路（ＤＥＴ１）は、ＶＤＤ端子に入力された電圧が第１の設定値以上であれば、出力端子（ＯＵＴ端子）から出力される信号（ＣＯＮＴ＿ＲＳＴ）のレベルをリセット解除レベル（例えばハイレベル）としている。この回路（ＤＥＴ１）は、ＶＤＤ端子に入力された電圧が第１の設定値未満になったことを検出したときに、信号（ＣＯＮＴ＿ＲＳＴ）のレベルをリセットレベル（例えばローレベル）とする。信号（ＣＯＮＴ＿ＲＳＴ）は、メモリコントローラ２２に入力される。メモリコントローラ２２は、信号（ＣＯＮＴ＿ＲＳＴ）のレベルがリセットレベルになったことを検出した場合（つまりリセット信号が入力された場合）、メモリコントローラ２２のリセットのためのリセット処理を実行する。リセット処理は、例えば、フラッシュメモリ２１に対する書き込み処理又は読み込み処理を中断する制御（つまり前述の処理中断制御）を含んで良い。
【００２５】
第２の電圧検出回路（ＤＥＴ２）は、この回路（ＤＥＴ２）に入力された電圧が第１の設定値よりも低い第２の設定値未満になったか否かを判断し、その判断の結果が肯定的のときに、停止信号を出力する回路である。具体的には、この回路（ＤＥＴ２）の入力端子（ＶＤＤ端子）に、上記第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が入力される。この回路（ＤＥＴ２）は、ＶＤＤ端子に入力された電圧が第２の設定値以上であれば、出力端子（ＯＵＴ端子）から出力される信号（ＥＮ）のレベルを停止解除レベル（例えばハイレベル）としている。この回路（ＤＥＴ２）は、ＶＤＤ端子に入力された電圧が第２の設定値未満になったことを検出したときに、信号（ＥＮ）のレベルを停止レベル（例えばローレベル）とする。第２の設定値は、例えば、フラッシュメモリ２１に対する書き込み処理の動作が保証される電圧値、具体例として２．７Ｖである。信号（ＥＮ）は、第１の電圧調整回路（ＰＷＲ１）のイネーブル端子（ＥＮ端子）に入力される。
【００２６】
第３の電圧検出回路（ＤＥＴ３）は、この回路（ＤＥＴ３）に入力された電圧が第２の設定値未満になったか否かを判断し、その判断の結果が肯定的のときに、ライトプロテクト信号を出力する回路である。具体的には、この回路（ＤＥＴ３）の入力端子（ＶＤＤ端子）に、第１の電圧調整回路（ＰＷＲ１）の出力端子（ＯＵＴ端子）が接続されており、このＶＤＤ端子に、下記（ａ）及び（ｂ）の電圧、
（ａ）第１の電圧調整回路（ＰＷＲ１）の出力端子（ＯＵＴ端子）から出力された第１の動作電圧（例えば３．３Ｖ）、
（ｂ）第１の動作電圧によって充電された出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）の充電電圧、
のうちの高い方の電圧が入力される。この回路（ＤＥＴ３）は、ＶＤＤ端子に入力された電圧が第２の設定値以上であれば、出力端子（ＯＵＴ端子）から出力される信号（ＦＬＡＳＨ＿ＷＰ）のレベルをライトプロテクト解除レベル（例えばハイレベル）としている。この回路（ＤＥＴ３）は、ＶＤＤ端子に入力された電圧が第２の設定値未満になったことを検出したときに、信号（ＦＬＡＳＨ＿ＷＰ）のレベルをライトプロテクトレベル（例えばローレベル）とする。信号（ＦＬＡＳＨ＿ＷＰ）は、フラッシュメモリ２１に入力される。フラッシュメモリ２１は、信号（ＦＬＡＳＨ＿ＷＰ）のレベルがライトプロテクトレベルになったことを検出した場合（つまりライトプロテクト信号が入力された場合）、以後、ライトプロテクト解除が検出されるまで、フラッシュメモリ２１に対する書き込み処理を実行しないようにする。
【００２７】
第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）のうちの少なくとも１つが放電機能を有する。本実施例では、いずれの電圧調整回路（ＰＷＲ１及びＰＷＲ２）も放電機能を有している。
【００２８】
第１の電圧調整回路（ＰＷＲ１）を例に取る。第１の電圧調整回路（ＰＷＲ１）は、主に下記の２つの機能、
（１）上記第１の電圧（Ｖｉｎ−Ｖｄ１）及び上記第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧を第１の動作電圧（例えば３．３Ｖ）に調整して出力する機能、
（２）停止信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されたときに、第１の動作電圧（例えば３．３Ｖ）に調整して出力する機能を停止させるとともに、第１の動作電圧によって充電された出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）の電荷を放電する放電機能、
を有する。
【００２９】
具体的には、第１の電圧調整回路（ＰＷＲ１）の入力端子（ＩＮ端子）に、上記第１及び第２の電圧のうちの高い方の電圧が入力されるようになっており、且つ、そのＩＮ端子に、その高い方の電圧によって充電される入力側コンデンサ（Ｖｉｎ＿Ｃａｐ１）が接続されている。第１の電圧調整回路（ＰＷＲ１）のＯＵＴ端子に、第１の動作電圧によって充電される出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）が接続されている。第１の電圧調整回路（ＰＷＲ１）の所定の端子（ＧＮＤ端子）に、第１の動作電圧よりも低い電圧側（典型的にはＧＮＤ）が接続される。
【００３０】
第１の電圧調整回路（ＰＷＲ１）から出力された第１の動作電圧は、フラッシュメモリ２１及びメモリコントローラ２２に供給され、且つ、第３の電圧検出回路（ＤＥＴ３）のＶＤＤ端子に入力される。第１の電圧調整回路（ＰＷＲ１）は、ＩＮ端子に入力された電圧の値が第１の動作電圧値（例えば３．３Ｖ）以下のときは、その入力された電圧の値とほぼ等しい値の電圧を第１の動作電圧として出力し、入力された電圧の値が第１の動作電圧値より高いときは、第１の動作電圧値の電圧を第１の動作電圧として出力する。
【００３１】
第１の電圧調整回路（ＰＷＲ１）のＥＮ端子に停止解除信号（ハイレベルのＥＮ信号）が入力されていれば、この回路（ＰＷＲ１）は、図３Ａに示すように、ＩＮ端子とＯＵＴ端子が接続されているような状態である（例えば、ＩＮ端子とＯＵＴ端子との間にあるスイッチング素子が、その素子に停止解除信号が入力されている間はオン状態である）。故に、ＩＮ端子に入力された電圧に基づく第１の動作電圧が、ＯＵＴ端子から出力されるようになっている。しかし、第１の電圧調整回路（ＰＷＲ１）のＥＮ端子に停止信号（ローレベルのＥＮ信号）が入力されれば、この回路（ＰＷＲ１）は、図３Ｂに示すように、ＩＮ端子とＯＵＴ端子の接続が切断された状態となる（例えば、ＩＮ端子とＯＵＴ端子との間にあるスイッチング素子が、その素子に停止信号が入力されたときにターンオフする）。故に、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）に充電されている電荷が、この回路（ＰＷＲ１）のＧＮＤ端子を通じて抜けるようになっている。
【００３２】
第２の電圧調整回路（ＰＷＲ２）の実質的な機能は、第１の電圧調整回路（ＰＷＲ１）と同じである。
【００３３】
すなわち、第２の電圧調整回路（ＰＷＲ２）は、主に下記の２つの機能、
（１）上記第１の電圧（Ｖｉｎ−Ｖｄ１）及び上記第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧を、第１の動作電圧よりも低い第２の動作電圧（例えば１．０Ｖ）に調整して出力する機能、
（２）停止信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されたときに、第２の動作電圧（例えば１．０Ｖ）に調整して出力する機能を停止させるとともに、第２の動作電圧によって充電された出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）の電荷を放電する放電機能、
を有する。
【００３４】
具体的には、第２の電圧調整回路（ＰＷＲ２）の入力端子（ＩＮ端子）に、上記第１及び第２の電圧のうちの高い方の電圧が入力されるようになっており、且つ、そのＩＮ端子に、その高い方の電圧によって充電される入力側コンデンサ（Ｖｉｎ＿Ｃａｐ２）が接続されている。第２の電圧調整回路（ＰＷＲ２）のＯＵＴ端子に、第２の動作電圧によって充電される出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）が接続されている。第２の電圧調整回路（ＰＷＲ１）の所定の端子（ＧＮＤ端子）に、第２の動作電圧よりも低い電圧側（典型的にはＧＮＤ）が接続される。
【００３５】
第２の電圧調整回路（ＰＷＲ２）から出力された第２の動作電圧は、メモリコントローラ２２（特にそのコントローラ２２内のマイクロコンピュータ）に供給される。第２の電圧調整回路（ＰＷＲ２）は、ＩＮ端子に入力された電圧の値が第２の動作電圧値（例えば１．０Ｖ）以下のときは、入力された電圧の値とほぼ等しい値の電圧を第２の動作電圧として出力し、入力された電圧の値が第２の動作電圧値より高いときは、第２の動作電圧値の電圧を第２の動作電圧として出力する。
【００３６】
第２の電圧調整回路（ＰＷＲ２）も、ＥＮ端子に停止解除信号（ハイレベルのＥＮ信号）が入力されていれば、ＩＮ端子に入力された電圧に基づく第２の動作電圧をＯＵＴ端子から出力するが、ＥＮ端子に停止信号（ローレベルのＥＮ信号）が入力されれば、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）に充電されている電荷をこの回路（ＰＷＲ２）のＧＮＤ端子を通じて抜くようになっている。
【００３７】
この電源回路１０によれば、第２の電圧検出回路（ＤＥＴ２）と第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）が有する放電機能とを含んだ放電回路が実現されている。
【００３８】
以下、この電源回路１０で行われる動作の流れを説明する。
【００３９】
第１の電圧検出回路（ＤＥＴ１）は、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧（この回路（ＤＥＴ１）のＶＤＤ端子に入力された電圧）が第１の設定値（例えば３．８Ｖ）より低いことを検出すると、メモリコントローラ２２にリセット信号を送信する（ＣＯＮＴ＿ＲＳＴ信号をローレベルにする）。これにより、メモリコントローラ２２がフラッシュメモリ２１に対する書き込み処理を停止する。
【００４０】
その後、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が、さらに第２の設定値未満にまで下がったとする。第２の電圧検出回路（ＤＥＴ２）は、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧（この回路（ＤＥＴ２）のＶＤＤ端子に入力された電圧）が第２の設定値（例えば２．７Ｖ）より低いことを検出したときに、この回路（ＤＥＴ２）のＯＵＴ端子から停止信号を送信する（信号（ＥＮ）をローレベルにする）。停止信号は、両方の電圧調整回路（ＰＷＲ１及びＰＷＲ２）のＥＮ端子に実質的に同時に入力される。電圧調整回路（ＰＷＲ１及びＰＷＲ２）は、ＥＮ端子に停止信号が入力されたときに出力を停止し、この回路（ＰＷＲ１及びＰＷＲ２）の出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）を放電する。これにより、両方の電圧調整回路（ＰＷＲ１及びＰＷＲ２）の出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）の放電が実質的に同時に開始される。
【００４１】
実施例１に係る電源回路１０によれば、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が第２の設定値より低くなったときに、電圧調整回路（ＰＷＲ１及びＰＷＲ２）の出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）の放電が行われる。これにより、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が第２の設定値より低くなってから規定時間内に出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）の充電電圧を所定電圧値以下に下げることができる。
【００４２】
また、実施例１によれば、第１の動作電圧の出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）と第２の動作電圧の出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）の放電が実質的に同時に開始される。これにより、動作電圧の差が広がることによるラッチアップの可能性を低減することができる。
【００４３】
なお、実施例１によれば、コンデンサ（Ｃａｐ１）の電荷及び入力側コンデンサ（Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）の電荷は、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）よりも時間をかけて抜かれる。具体的には、コンデンサ（Ｃａｐ１）の電荷は、抵抗Ｒ１によって放電される。入力側コンデンサ（Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）の電荷は、抵抗Ｒ４によって放電される。
【００４４】
また、実施例１によれば、電圧調整回路（ＰＷＲ１及びＰＷＲ２）のＩＮ端子とＯＵＴ端子の接続が電気的に切断されるので、コンデンサ（Ｃａｐ１）の電荷及び入力側コンデンサ（Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）の電荷が残っていても、電圧調整回路後段の各デバイスに電圧がだらだらとかからないようにすることができる。
【００４５】
また、実施例１によれば、第１の電圧調整回路（ＰＷＲ１）から出力される第１の動作電圧（３．３ｖ）が第２の設定値より低くなったとき、ライトプロテクト信号がフラッシュメモリ２１に出力されるようになっている。すなわち、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が第２の設定値より低くなったとき、停止信号が第２の電圧検出回路（ＤＥＴ２）から第１の電圧調整回路（ＰＷＲ１）のＥＮ信号に入力され、そうすると、第１の電圧調整回路（ＰＷＲ１）から第１の動作電圧が出力されない。このため、第３の電圧検出回路（ＤＥＴ３）のＶＤＤ端子に入力される電圧は第２の設定値より低くなるので、第３の電圧検出回路（ＤＥＴ３）がライトプロテクト信号を出力し、フラッシュメモリ２１をライトプロテクトする。
【００４６】
また、電圧検出回路（ＤＥＴ１）は、ダイオードＤ１の後段に配置されるが、必ずしもダイオードＤ１の後段でなくても良い。
【００４７】
また、放電したい電圧の順番や長さは、検知電圧や電圧検出回路に備えた時定数の大きさなどにより制御されて良い。
【実施例２】
【００４８】
以下、本発明の実施例２を説明する。その際、実施例１との相違点を主に説明し、実施例１との共通点については説明を省略或いは簡略する。
【００４９】
図４は、実施例２に係る電源回路６０の構成例を示す。
【００５０】
電源回路６０では、電圧調整回路（ＰＷＲ１及びＰＷＲ２）は放電機能を有していない（ＥＮ端子を有していない）。そして、電源回路６０は、電圧調整回路毎にトランジスタを有する。具体的には、電源回路６０は、第１及び第２に電圧調整回路（ＰＷＲ１及びＰＷＲ２）にそれぞれ対応した第１及び第２のトランジスタ（Ｑ１、Ｑ２）を有する。トランジスタ（Ｑ１）及び（Ｑ２）のうちの少なくとも１つは、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）のような別種のスイッチング素子でも良い。
【００５１】
トランジスタ（Ｑ１）は、ｐｎｐ型のトランジスタである。トランジスタ（Ｑ１）のエミッタ端子に、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）が接続されている。トランジスタ（Ｑ１）のコレクタ端子は、抵抗（ＬＯＡＤ＿Ｒ１）を介してグランドに接続されており、トランジスタ（Ｑ１）のベース端子は、抵抗（Ｒ５）を介して第２の電圧検出回路（ＤＥＴ２）のＯＵＴ端子が接続されている。
【００５２】
トランジスタ（Ｑ２）も、ｐｎｐ型のトランジスタである。トランジスタ（Ｑ２）のエミッタ端子に、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）が接続されている。トランジスタ（Ｑ２）のコレクタ端子は、抵抗（ＬＯＡＤ＿Ｒ２）を介してグランドに接続されており、トランジスタ（Ｑ２）のベース端子は、抵抗（Ｒ５）を介して第２の電圧検出回路（ＤＥＴ２）のＯＵＴ端子が接続されている。
【００５３】
実施例２では、第２の電圧検出回路（ＤＥＴ２）とトランジスタ（Ｑ１）及び（Ｑ２）とで放電回路が実現されている。
【００５４】
第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が第２の設定値以上である場合、図５Ａに示すように、トランジスタ（Ｑ１）及び（Ｑ２）がオフ状態である。このため、第１及び第２の動作電圧が第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）から出力され、コンデンサ（Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２、Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）に充電される。
【００５５】
第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が第２の設定値未満にまで下がったことを第２の電圧検出回路（ＤＥＴ２）が検出したときに、第２の電圧検出回路（ＤＥＴ２）のＯＵＴ端子から、停止信号が出力される。具体的には、例えば、トランジスタ（Ｑ１）及び（Ｑ２）のベース端子に入力される信号のレベルがハイからローに変わる。これにより、図５Ｂに示すように、トランジスタ（Ｑ１）及び（Ｑ２）が実質的に同時にターンオンする。この結果、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）の放電と、コンデンサ（Ｃａｐ１）及び入力側コンデンサ（Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）の放電の両方が実質的に同時に開始される。具体的には、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）の電荷がトランジスタ（Ｑ１）を通ってグランドへと流れ、且つ、コンデンサ（Ｃａｐ１）及び入力側コンデンサ（Ｖｉｎ＿Ｃａｐ１）の電荷は電圧調整回路１、トランジスタ（Ｑ１）を通ってグランドへと流れる。同様に、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）の電荷がトランジスタ（Ｑ２）を通ってグランドへと流れ、且つ、コンデンサ（Ｃａｐ１）及び入力側コンデンサ（Ｖｉｎ＿Ｃａｐ２）の電荷は電圧調整回路２、トランジスタ（Ｑ２）を通ってグランドへと流れる。
【００５６】
実施例２によれば、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が第２の設定値より低くなったときに、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１、Ｖｏｕｔ＿Ｃａｐ２）だけでなく、コンデンサ（Ｃａｐ１）及び入力側コンデンサ（Ｖｉｎ＿Ｃａｐ１、Ｖｉｎ＿Ｃａｐ２）の電荷も積極的に放電することができる。
【００５７】
また、放電の時間を調整する場合は、ＬＯＡＤ＿Ｒ１、ＬＯＡＤ＿Ｒ２の抵抗値を所望の値に設計することで、制御が可能となる。
【００５８】
以上、本発明の幾つかの実施例を説明したが、これらは、本発明の説明のための例示であって、本発明の範囲をこれらの実施例にのみ限定する趣旨ではない。すなわち、本発明は、他の種々の形態でも実施する事が可能である。
【符号の説明】
【００５９】
１０，６０…電源回路、２１…フラッシュメモリ、２２…メモリコントローラ
【図１】
0005459275.tif 000002
【図２】
0005459275.tif 000003
【図３】
0005459275.tif 000004
【図４】
0005459275.tif 000005
【図５】
0005459275.tif 000006