(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆うように、前記半導体基板上に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜中に、第１プラグと第２プラグとを形成する工程と、
（ｄ）前記第１層間絶縁膜上および前記第１プラグ上に、その下面の少なくとも一部が前記第１プラグ上に位置するカルコゲナイド材料層を形成する工程と、
（ｅ）前記カルコゲナイド材料層上に上部電極を形成する工程と、
（ｆ）前記カルコゲナイド材料層の側壁を覆うように、前記上部電極上、前記第１層間絶縁膜上および前記第２プラグ上に保護膜を形成する工程と、
（ｇ）前記保護膜上に第２層間絶縁膜を形成する工程と、
（ｈ）前記第２層間絶縁膜中および前記保護膜中に、前記上部電極に達する第１コンタクト孔を形成し、前記第２プラグに達する第２コンタクト孔を形成する工程と、
（ｉ）前記第１コンタクト孔内に第３プラグを形成し、前記第２コンタクト孔内に第４プラグを形成する工程と、
を有し、
前記（ｈ）工程は、
（ｈ１）前記第２層間絶縁膜に対する前記保護膜のエッチングレートが小さい条件で、前記第２層間絶縁膜をエッチングする工程と、
（ｈ２）前記（ｈ１）工程後に、前記第２層間絶縁膜に対する前記保護膜のエッチングレートが大きい条件で、前記保護膜をエッチングする工程と、を有し、
前記保護膜はシリコン窒化膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、
前記第２層間絶縁膜はシリコン酸化膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２に記載の半導体集積回路装置の製造方法において、
前記保護膜は、プラズマＣＶＤ法によって形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１〜３の何れか１項に記載の半導体集積回路装置の製造方法において、
前記保護膜は、圧力が０．１Ｐａ以上、温度が４５０℃以下の条件下で形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４の何れか1項に記載の半導体集積回路装置の製造方法において、
前記カルコゲナイド材料膜はＧｅ、ＳｂおよびＴｅを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５の何れか１項に記載の半導体集積回路装置の製造方法において、
前記（ｅ）工程後に、前記カルコゲナイド材料膜を結晶化させる熱処理を施すことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６に記載の半導体集積回路装置の製造方法において、
前記熱処理は、アルゴンガスまたは窒素ガス雰囲気中で行われることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７の何れか１項に記載の半導体集積回路装置の製造方法において、
前記上部電極はタングステンを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８の何れか１項に記載の半導体集積回路装置の製造方法において、
前記第１プラグは、前記ＭＯＳトランジスタのソース領域またはドレイン領域の一方と電気的に接続し、
前記第２プラグは、前記ＭＯＳトランジスタのソース領域またはドレイン領域の他方と電気的に接続していることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセルを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
携帯電話に代表されるモバイル機器には、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリが使われている。ＤＲＡＭは大容量であるが、アクセス速度は低速である。一方、ＳＲＡＭは高速であるが、１セル当たり４〜６個と多くのトランジスタが必要なことから高集積化が困難であるため、大容量メモリとしては不向きである。また、ＤＲＡＭとＳＲＡＭはデータを保持するために常に通電している必要がある。つまり、揮発性である。一方、ＦＬＡＳＨメモリは不揮発性であるため電気的な記憶保持のための通電が不要であるが、書き換え/消去回数が１０５回程度と有限であることと、書き換えが他のメモリと比較して数桁遅いことが欠点である。このように、それぞれのメモリは利点と欠点を有しており、現状では、その特徴に応じて使い分けられている。
【０００３】
ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリのそれぞれの利点を併せ持つユニバーサルメモリが実現できれば、複数のメモリを1チップに統合することが可能となり、携帯電話や各種モバイル機器の小型高機能化を図ることができる。さらに、全ての半導体メモリを置き換えることが可能になればインパクトは極めて大きい。ユニバーサルメモリに要求されるものとしては次のものが挙げられる。（１）ＤＲＡＭ並みの高集積化(大容量化)、（２）ＳＲＡＭ並みの高速アクセス(書き込み/読み出し)、（３）ＦＬＡＳＨメモリと同様の不揮発性、（４）小型の電池駆動に耐えうる低消費電力、である。
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、ＣＤ−ＲＷやＤＶＤに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。違いは書き込み/読み出し方法にあり、ＣＤ−ＲＷやＤＶＤがレーザーを利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いから値を読み出す。
【０００４】
相変化メモリの動作原理を図２で説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃである。
相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて２〜３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。それに加えて、１０１２回の書き換えが可能であるなど、フラッシュメモリーの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。
【０００５】
相変化メモリセルの製造工程の一例を図３から図５を用いて簡単に説明する。まず、公知の製造方法により半導体基板上に選択トランジスタを形成する（図示せず）。選択トランジスタは、例えばＭＯＳトランジスタやバイポーラトランジスタからなる。次いで、公知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１を堆積し、例えばタングステンからなるプラグ２を層間絶縁膜１内に形成する。このプラグは、下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積すると、図３のようになる。
【０００６】
次いで、公知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３を加工し、図４のようになる。
次いで、層間絶縁膜６を堆積すると、図５のようになる。
次いで、層間絶縁膜６の上部に上部電極４と電気的に接続する配線層と、さらにその上部に複数の配線層を形成して相変化メモリが完成する（図示せず）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１７４１４４号公報
【特許文献２】特開２００３−２２９５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
相変化メモリを製造する上での問題点は、カルコゲナイド材料は接着性と熱安定性が低いことである。以下、この２つの問題点から生じる課題を順に説明する。
１つめの課題は、カルコゲナイド材料は接着性が低いため、製造工程中に剥離しやすいことである。前述したように、相変化メモリの動作中は、カルコゲナイド材料は融点以上に加熱されるため、カルコゲナイド材料と接するプラグや上部電極には高融点金属を使う必要がある。半導体集積回路装置に既に用いられている高融点金属としては、例えばタングステンが挙げられる。しかし、我々は、カルコゲナイド材料はタングステンなどの高融点金属との接着性が低いため、プラグや上部電極との界面で剥離しやすいことを見出した。加えて、カルコゲナイド材料はシリコン酸化膜との接着性も低いため、層間絶縁膜との界面も剥離しやすい。
図３から図５で説明した製造工程を用いると、カルコゲナイド材料の上部界面と下部界面は接着性が低いことは明らかである。このため、カルコゲナイド材料の接着性を向上する手段が必要である。
【０００９】
２つめの課題は、カルコゲナイド材料は熱安定性が低いため、製造工程中に昇華しやすいことである。図６にＧｅＳｂＴｅ膜の昇温脱離ガスマス分析の結果を示す。分析は、１０−７Ｐａ程度の超高真空中で行った。ＧｅＳｂＴｅ膜を加熱すると、３００℃程度でＧｅ、Ｓｂ、Ｔｅが同時に昇華することがわかる。５００℃まで加熱した試料を室温まで冷却して取り出したところ、ＧｅＳｂＴｅ膜は完全に消失していた。このように、カルコゲナイド材料は熱安定性が極めて低い。ＣＤ−ＲＷやＤＶＤの製造工程では、耐熱性の低いポリカーボネートを基板とすることからも明らかなように、高温に加熱される工程がないため、カルコゲナイド材料の熱安定性は問題とならない。しかし、少なくとも４００℃以上に加熱される配線工程が必要な半導体集積回路装置にカルコゲナイド材料を取り入れるには注意が必要である。図７にＧｅＳｂＴｅ膜の昇華に関する温度―圧力曲線を示す。ＧｅＳｂＴｅ膜を熱処理する温度と圧力を変化させ、ＧｅＳｂＴｅ膜が昇華しなかった条件を白丸、昇華した条件を黒丸で表した。ＧｅＳｂＴｅ膜は、圧力が低いほど低温で昇華することがわかる。半導体集積回路装置の製造工程の中で、例えば化学的気相成長法で用いられる条件は、圧力は１０−１〜１０３Ｐａ程度、温度は４００〜７００℃程度である。
図７から明らかなように、ＧｅＳｂＴｅ膜は、この条件に直接曝されると昇華すると考えられる。図３から図５で説明した製造工程を用いると、層間絶縁膜６は段差被覆性に優れる化学的気相成長法を用いて形成する必要があるため、カルコゲナイド材料層３が側壁から昇華する懸念がある。このため、カルコゲナイド材料の一部が露出しても熱安定性を保持できる手段が必要である。
【課題を解決するための手段】
【００１０】
上記の目的は、（ａ）半導体基板上にＭＯＳトランジスタを形成する工程と、（ｂ）ＭＯＳトランジスタを覆うように、半導体基板上に第１層間絶縁膜を形成する工程と、（ｃ）第１層間絶縁膜中に、第１プラグと第２プラグとを形成する工程と、（ｄ）第１層間絶縁膜上および第１プラグ上に、その下面の少なくとも一部が第１プラグ上に位置するカルコゲナイド材料層を形成する工程と、（ｅ）カルコゲナイド材料層上に上部電極を形成する工程と、（ｆ）カルコゲナイド材料層の側壁を覆うように、上部電極上、第１層間絶縁膜上および第２プラグ上に保護膜を形成する工程と、（ｇ）保護膜上に第２層間絶縁膜を形成する工程と、（ｈ）第２層間絶縁膜中および保護膜中に、上部電極に達する第１コンタクト孔を形成し、第２プラグに達する第２コンタクト孔を形成する工程と、（ｉ）第１コンタクト孔内に第３プラグを形成し、第２コンタクト孔内に第４プラグを形成する工程と、を有し、（ｈ）工程は、（ｈ１）第２層間絶縁膜に対する保護膜のエッチングレートが小さい条件で、前記第２層間絶縁膜をエッチングする工程と、（ｈ２）該（ｈ１）工程後に、第２層間絶縁膜に対する保護膜のエッチングレートが大きい条件で、保護膜をエッチングする工程と、を有することを特徴とする半導体集積回路装置の製造方法により達成できる。
【発明の効果】
【００１１】
本発明によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
カルコゲナイド材料層の上部及び下部に接着層を形成することにより、製造工程中の剥離を抑制することができる。また、カルコゲナイド材料層の側壁に保護膜を形成することにより、製造工程中の昇華を抑制することができる。
その結果、相変化メモリの製造工程に起因した、電気特性の不均一性や信頼性の劣化を抑えることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明による相変化メモリセルの断面図。
【図２】カルコゲナイドの相状態を変えるための電流パルス仕様を示す図。
【図３】従来技術による相変化メモリセルの製造工程の断面図。
【図４】従来技術による相変化メモリセルの製造工程の断面図。
【図５】従来技術による相変化メモリセルの製造工程の断面図。
【図６】ＧｅＳｂＴｅ膜の昇温脱離ガスマス分析結果を示す図。
【図７】ＧｅＳｂＴｅ膜の昇華に関する温度―圧力曲線。
【図８】スクラッチ試験による剥離臨界荷重の比較を示す図。
【図９】ＧｅＳｂＴｅ膜の温度―抵抗特性への接着層の影響を説明する図。
【図１０】本発明による相変化メモリセルの断面図。
【図１１】本発明による相変化メモリセルの断面図。
【図１２】実施例１による相変化メモリセルの断面図。
【図１３】実施例２による相変化メモリセルの断面図。
【図１４】実施例３による相変化メモリセルの断面図。
【図１５】実施例３による相変化メモリセルの断面図。
【発明を実施するための形態】
【００１３】
本発明の第１の手段は、カルコゲナイド材料の接着性を向上するために、カルコゲナイド材料層の上部及び下部に接着層を形成することである。
まず、接着層の効果について説明する。ＳｉＯ２膜上に膜厚が１００ｎｍのＧｅＳｂＴｅ膜を形成し、スクラッチ試験により剥離強度を比較した。スクラッチ試験とは、圧子針により試料に垂直方向の荷重をかけながら薄膜表面をスクラッチし、剥離が発生したときの荷重（剥離臨界荷重）を測定するものであり、剥離臨界荷重が大きいほど剥離強度が高い。測定結果を図８に示す。接着層を挿入しないと剥離強度は極めて弱く、接着層としてＷを挿入しても剥離強度は向上しないことがわかる。これは、カルコゲナイド材料と高融点金属との接着性が低いことを裏付ける。一方、Ａｌ系の材料を挿入すると剥離強度は７〜９倍、Ｔｉ系の材料を挿入すると剥離強度は１０〜１５倍に増大する。
この結果は、接着層の挿入はカルコゲナイド材料の接着性の向上に効果的であることを示す。図８から、接着層としてはＡｌ系の材料よりもＴｉ系の材料の方が望ましく、また、酸化物、窒化物、単体金属の順に接着性が高いことがわかる。
【００１４】
本発明を用いた製造工程の一例を図１で説明する。従来の技術と同様の方法で層間絶縁膜１とプラグ２を形成する。次いで、例えばチタンからなる接着層７、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばチタンからなる接着層８、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。次いで、公知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、接着層８、カルコゲナイド材料層３、接着層７を加工する。次いで、層間絶縁膜６を堆積すると、図１のようになる。
【００１５】
この手段によれば、カルコゲナイド材料層の上部及び下部に接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。ここでは、カルコゲナイド材料層の上部及び下部に接着層を形成する手段について説明したが、カルコゲナイド材料層の上部のみ、あるいは、下部のみに接着層を形成してもよい。
ここで、接着層の望ましい膜厚について説明しておく。ＧｅＳｂＴｅ膜の温度―抵抗特性を図９に示す。(a)は接着層を挿入していない場合である。非晶質のＧｅＳｂＴｅ膜を加熱すると１２０〜１３０℃程度で結晶化して抵抗が急激に低下する。２００℃程度まで加熱した後に冷却すると、抵抗が５桁以上変化していることがわかる。相変化メモリでは抵抗値を信号として用いるため、非晶質と結晶の抵抗値の差が大きいほど望ましい。一方、(b)は接着層としてチタンを２．５ｎｍ挿入した場合である。非晶質状態でも抵抗が低く、２００℃程度まで加熱して結晶化させた後に冷却しても抵抗値の変化が小さい。これは、接着層のチタンがＧｅＳｂＴｅ膜中に拡散したためと考えられる。この結果は、接着層の膜厚が厚いと相変化メモリの特性に悪影響を及ぼす可能性があることを示す。
接着層の材料にもよるが、相変化メモリとして動作させるためには接着層の膜厚は５ｎｍ以下とするのが望ましく、さらに結晶―非晶質間の抵抗比を大きくするためには、接着層の膜厚は２ｎｍ以下とするのが望ましい。
【００１６】
次に、接着層の望ましい材質について説明しておく。カルコゲナイド材料を相変化させるための電流（セットパルスとリセットパルス）は、選択トランジスタを介してプラグから供給される。カルコゲナイド材料に効率よく電流を流すためには、カルコゲナイド材料層とプラグとの界面の接着層は導電性であるのが望ましい。同様に、カルコゲナイド材料層と上部電極との界面の接着層は導電性であるのが望ましい。また、カルコゲナイド材料を相変化させる領域が小さいほど、書き換えに必要な電流を小さくすることができる。つまり、低消費電力化のためには、プラグ以外の領域は絶縁性である必要があり、カルコゲナイド材料層と層間絶縁膜との界面の接着層は絶縁性であるのが望ましい。
理想的な接着層材料を用いた場合の断面図を図１０に示す。カルコゲナイド材料層３とプラグ２との界面には導電性接着層９、カルコゲナイド材料層３と層間絶縁膜１との界面には絶縁性接着層１０、カルコゲナイド材料層３と上部電極４との界面には導電性接着層１１がそれぞれ形成されている。
導電性接着層としては、例えば、Ｔｉ膜、Ａｌ膜、Ｔａ膜、Ｓｉ膜、Ｔｉ窒化膜、Ａｌ窒化膜、Ｔａ窒化膜、Ｗ窒化膜、ＴｉＳｉ膜、ＴａＳｉ膜、ＷＳｉ膜、ＴｉＷ膜、ＴｉＡｌ窒化膜、ＴａＳｉ窒化膜、ＴｉＳｉ窒化膜、ＷＳｉ窒化膜が挙げられる。また、カルコゲナイド材料中に含まれるＴｅはＴｉやＡｌと反応しやすいことを利用して、ＴｉとＴｅの化合物やＡｌとＴｅの化合物を導電性接着層として用いてもよい。絶縁性接着層としては、例えば、Ｔｉ酸化膜、Ａｌ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｖ酸化膜、Ｃｒ酸化膜、Ｗ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｓｉ窒化膜が挙げられる。
【００１７】
また、カルコゲナイド材料層と層間絶縁膜との界面の接着層は絶縁性でなくても、電気的に連続していなければカルコゲナイド材料を相変化させる領域を小さくすることができる。例えば、島状（非連続）に形成した導電性の接着層を用いればよい。この方法によれば、カルコゲナイド材料層とプラグとの界面の接着層と、カルコゲナイド材料層と層間絶縁膜との界面の接着層を同じ材料で同時に形成することができる。接着層の材料にもよるが、接着層を島状（非連続）に形成するためには、その膜厚を２ｎｍ以下とするのが望ましく、さらに電気的な非連続性を大きくするためには、接着層の膜厚は１ｎｍ以下とするのが望ましい。例えば、膜厚が０．５ｎｍのチタンを例示できる。なお、カルコゲナイド材料と誘電体との間の接着性を改善するために接着性を使用する手段については、例えば特許文献１に記載されている。本発明は、プラグや上部電極にはタングステンなどの高融点金属を用いる必要があり、その場合、カルコゲナイド材料層はプラグ及び上部電極との界面で剥離しやすいことを見出し、これを解決する手段を提供するものである。一方、上記の公知例は、カルコゲナイド材料と層間絶縁膜（誘電体）との界面だけに接着層を挿入する手段を開示するものであり、本発明の手段とは明らかに異なる。
【００１８】
本発明の第２の手段は、カルコゲナイド材料の熱安定性を保持するために、カルコゲナイド材料層の側壁に保護膜を形成することである。
本発明を用いた製造工程の一例を図１１で説明する。従来の技術と同様の方法で層間絶縁膜１とプラグ２を形成する。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。次いで、公知のリソグラフィ法及びドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３を加工する。次いで、例えばシリコン窒化膜からなる側壁保護膜１２を堆積する。次いで、層間絶縁膜６を堆積すると、図１１のようになる。この手段によれば、ドライエッチングで加工したカルコゲナイド材料層の側壁は保護膜で完全に覆われているため、層間絶縁膜を形成する工程中にカルコゲナイド材料が昇華するのを抑制することができる。
【００１９】
ここで、側壁保護膜の望ましい形成条件について説明しておく。図７で説明したように、カルコゲナイド材料は、高温・低圧の条件に曝されると昇華する。このため、側壁保護膜は低温・高圧の条件、つまり、図７の左上の条件で形成する必要がある。特に、プロセス温度の低温化はカルコゲナイド材料の昇華を抑制するのに効果的である。カルコゲナイドの材料にもよるが、圧力は０．１Ｐａ以上、温度は４５０℃以下の条件を例示できる。
【００２０】
次に、側壁保護膜の望ましい材質について説明しておく。側壁保護膜は低温で形成する必要があるため、プラズマＣＶＤなどの成膜方法が用いられる。側壁保護膜として例えばシリコン酸化膜を用いると、カルコゲナイド材料の側壁はプラズマによって活性化された酸素に曝されることになる。この場合、カルコゲナイド材料は酸化されやすいため、カルコゲナイド材料の一部が酸化されて特性が劣化する懸念がある。このため、側壁保護膜としては、段差被覆性に優れるＣＶＤ法で形成でき、かつカルコゲナイド材料に対して不活性であるシリコン窒化膜を用いるのが望ましい。
なお、カルコゲナイド材料の側壁に保護膜を形成して昇華を抑制する手段については、例えば特許文献２に記載されているが、保護膜として酸化膜を用いている点で本発明とは異なる。
【００２１】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
＜実施例１＞
本発明の実施例１を図１２で説明する。これは、カルコゲナイド材料層の上部及び下部に導電性の接着層を形成した例である。
始めに、半導体基板１０１を用意して、選択トランジスタとして用いられるＭＯＳトランジスタを作る。そのために、まず半導体基板１０１の表面に、ＭＯＳトランジスタを分離するための素子間分離酸化膜１０２を、公知の選択酸化法や浅溝分離法を用いて形成する。本実施の形態では、表面を平坦化できる浅溝分離法を用いた。まず公知のドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面のドライエッチング起因損傷を取り除いた後に、公知のＣＶＤ法を用いて酸化膜を堆積し、溝ではない部分にある酸化膜を、これも公知のＣＭＰ法で選択的に研磨し、溝に埋まっている素子間分離酸化膜１０２だけを残した。
【００２３】
次に、図には描いていないが、高エネルギー不純物打ち込みにより、相異なる２種類の導電型のウェルを形成した。
【００２４】
次に、半導体基板の表面を洗浄した後に、ＭＯＳトランジスタのゲート酸化膜１０３を公知の熱酸化法で成長させた。このゲート酸化膜１０３の表面に、多結晶シリコンからなるゲート電極１０４とシリコン窒化膜１０５を堆積した。続いて、リソグラフィ工程及びドライエッチング工程によりゲートを加工した後、ゲート電極及びレジストをマスクにして不純物を打ち込み、拡散層１０６を形成した。本実施の形態では、多結晶ポリシリコンゲートを用いたが、低抵抗ゲートとして、金属／バリアメタル／多結晶シリコンの積層構造であるポリメタルゲートを用いることも可能である。次に、自己整合コンタクト適用のために、シリコン窒化膜１０７をＣＶＤ法により堆積した。
【００２５】
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１０８を堆積し、これを公知のＣＭＰ法を用いて、ゲート電極に起因する表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。この時、ゲート電極の露出をさけるために、いわゆる自己整合の条件、即ち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８を加工した。
なお、プラグコンタクト孔の拡散層１０６に対する目外れ対策として、まず、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８をドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜が残るようにし、続いて、シリコン酸化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜を除去する工程を用いることもできる。
【００２６】
続いて，プラグコンタクト孔内にタングステンを埋め込み、公知のＣＭＰ法によりタングステンプラグ１０９を形成した。
次に、膜厚が１００ｎｍのタングステンをスパッタリング法で堆積し、リソグラフィ工程及びドライエッチング工程によりタングステンを加工して第一の配線層１１０Ａと１１０Ｂを形成した。続いて、表面全体にシリコン酸化膜からなる層間絶縁膜１１１を堆積し、これを公知のＣＭＰ法を用いて、第一の配線層に起因する表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて，プラグコンタクト孔内にタングステンを埋め込み、公知のＣＭＰ法によりタングステンプラグ１１２を形成した。
次に、膜厚が１ｎｍのチタンからなる導電性接着層１１３、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が１ｎｍのチタンからなる導電性接着層１１５、膜厚が５０ｎｍのタングステンからなる上部電極１１６を、公知のスパッタリング法によって順に堆積した。続いて、公知のＣＶＤ法によってシリコン酸化膜１１７を堆積した。続いて、公知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１７、上部電極１１６、導電性接着層１１５、カルコゲナイド材料層１１４、導電性接着層１１３を順に加工した。
【００２７】
なお、上部電極１１６の堆積後またはシリコン酸化膜１１７の堆積後に熱処理を施してカルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処理温度２００℃〜６００℃、処理時間１分〜１０分の条件を例示できる。
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１８を堆積し、これを公知のＣＭＰ法を用いて表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタングステンを埋め込み、公知のＣＭＰ法によりタングステンプラグ１１９を形成した。続いて、膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１２０を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
【００２８】
以上の工程により、本実施例の相変化メモリセルが略完成する。本実施例１によれば、カルコゲナイド材料層の上部及び下部に接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。上述した例では、接着層材料としてＴｉ膜を用いたが、これに限らず、Ａｌ膜、Ｔａ膜、Ｓｉ膜、Ｔｉ窒化膜、Ａｌ窒化膜、Ｔａ窒化膜、Ｗ窒化膜、ＴｉＳｉ膜、ＴａＳｉ膜、ＷＳｉ膜、ＴｉＷ膜、ＴｉＡｌ窒化膜、ＴａＳｉ窒化膜、ＴｉＳｉ窒化膜、ＷＳｉ窒化膜などの導電性の膜を用いることができる。また、ＴｉとＴｅの化合物やＡｌとＴｅの化合物を用いることもできる。なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するための最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００２９】
＜実施例２＞
本発明の実施例２を図１３で説明する。これは、カルコゲナイド材料層とプラグとの界面に導電性接着層、カルコゲナイド材料層と層間絶縁膜との界面に絶縁性接着層、カルコゲナイド材料層と上部電極との界面には導電性接着層、をそれぞれ形成した例である。タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。
【００３０】
層間絶縁膜１１１の上に絶縁性接着層１２１、タングステンプラグ１１２の上に導電性接着層１２２を自己整合的に形成する工程を説明する。まず、層間絶縁膜１１１とタングステンプラグ１１２の全面に渡って膜厚が３ｎｍのチタンをスパッタリング法で堆積し、熱処理を行った。チタンはシリコンよりも酸化物生成自由エネルギーが低いため、シリコン酸化膜からなる層間絶縁膜１１１上に堆積しているチタンは、下層のシリコン酸化膜から酸素を奪って絶縁性のチタン酸化膜となる。一方、タングステンプラグ１１２上に堆積しているチタンは下層のタングステンと反応して導電性のチタン−タングステン合金となる。この工程により、層間絶縁膜１１１の上に絶縁性接着層１２１、タングステンプラグ１１２の上に導電性接着層１２２を自己整合的に形成できた。
上記の熱処理は、チタンとシリコン酸化膜が反応する温度であればよい。良好なチタン酸化膜を得るためには４００℃以上であることが望ましい。熱処理の雰囲気は、導電性接着層が酸化しないように不活性雰囲気であることが望ましい。例えば、アルゴンガス雰囲気における、処理温度４００℃〜８００℃、処理時間１分〜１０分の条件を例示できる。
【００３１】
次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が１ｎｍのチタンからなる導電性接着層１１５、膜厚が５０ｎｍのタングステンからなる上部電極１１６を、公知のスパッタリング法によって順に堆積した。続いて、公知のＣＶＤ法によってシリコン酸化膜１１７を堆積した。続いて、公知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１７、上部電極１１６、導電性接着層１１５、カルコゲナイド材料層１１４、絶縁性接着層１２１を順に加工した。
なお、上部電極１１６の堆積後またはシリコン酸化膜１１７の堆積後に熱処理を施してカルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処理温度２００℃〜６００℃、処理時間１分〜１０分の条件を例示できる。
この後の工程は、本実施例１と同様であるため、説明は省略する。
以上の工程により、本実施例の相変化メモリセルが略完成する。
【００３２】
本実施例２によれば、カルコゲナイド材料層の上部及び下部に接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。加えて、カルコゲナイド材料層とプラグとの界面には導電性接着層が形成されるため、カルコゲナイド材料に効率よく電流を流すことができる。また、カルコゲナイド材料層と層間絶縁膜との界面には絶縁性接着層が形成されるため、カルコゲナイド材料の書き換えに必要な電流を小さくすることができる。
【００３３】
上述した例では、層間絶縁膜上とプラグ上に形成する接着層材料としてＴｉを用いたが、これに限らず、Ｚｒ、Ｈｆ、Ａｌなど、Ｓｉよりも酸化物生成自由エネルギーの低い金属を用いれば、同様の効果が得られる。なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するための最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００３４】
＜実施例３＞
本発明の実施例３を図１４で説明する。これは、カルコゲナイド材料層の側壁に保護膜を形成した例である。タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。
【００３５】
まず、層間絶縁膜１１１とタングステンプラグ１１２の全面に渡って、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１４、膜厚が５０ｎｍのタングステンからなる上部電極１１６を、公知のスパッタリング法によって順に堆積した。続いて、公知のＣＶＤ法によってシリコン酸化膜１１７を堆積した。続いて、公知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１７、上部電極１１６、カルコゲナイド材料層１１４を順に加工した。
なお、上部電極１１６の堆積後またはシリコン酸化膜１１７の堆積後に熱処理を施してカルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処理温度２００℃〜６００℃、処理時間１分〜１０分の条件を例示できる。
次に、公知のＣＶＤ法により、膜厚が２０ｎｍのシリコン窒化膜からなる側壁保護膜１２３を堆積した。なお、この側壁保護幕はカルコゲナイド材料が昇華しないように、低温かつ高圧の条件で形成する必要がある。例えば、圧力は０．１Ｐａ以上、温度は４５０℃以下の条件を例示できる。
【００３６】
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１８を堆積し、これを公知のＣＭＰ法を用いて表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタングステンを埋め込み、公知のＣＭＰ法によりタングステンプラグ１１９を形成した。続いて、膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１２０を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
【００３７】
以上の工程により、本実施例の相変化メモリセルが略完成する。本実施例３によれば、ドライエッチングで加工したカルコゲナイド材料層の側壁は保護膜で完全に覆われているため、層間絶縁膜を形成する工程中にカルコゲナイド材料が昇華するのを抑制することができる。
上述した例では、側壁保護膜としてシリコン窒化膜を用いた。その理由は、例えばシリコン酸化膜を用いると、カルコゲナイド材料の側壁が酸化されて特性が劣化する懸念があるためである。これに加えて、シリコン窒化膜は、カルコゲナイド材料層１１４が存在しない領域において、自己整合プロセスに利用することができる。
上記の工程を図１５で説明する。図１５は、図１２、１３、１４の左延長線上にある構造であり、第一の配線層１１０ＢはＭＯＳトランジスタのソースまたはドレインと電気的に接続されている。
【００３８】
公知のＣＶＤ法により、膜厚が２０ｎｍのシリコン窒化膜１２３を堆積する工程までは本実施例３の上記の工程と同様であるため、説明は省略する。このシリコン窒化膜１２３は、図１４では、カルコゲナイド材料層の側壁保護膜１２３であることに注意されたい。次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１８を堆積し、これを公知のＣＭＰ法を用いて表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔をシリコン窒化膜１２３の表面まで開口した。この時、ドライエッチングは、シリコン酸化膜に対するシリコン窒化膜のエッチングレートが小さくなるような条件で行った。続いて、シリコン酸化膜に対するシリコン窒化膜のエッチングレートが大きくなるような条件でドライエッチングを行い、プラグコンタクト孔をタングステンプラグ１１２及び層間絶縁膜１１１の表面まで開口した。
この場合、プラグコンタクト孔とタングステンプラグ１１２の合わせずれが生じた場合でも、層間絶縁膜１１１が深く削れることはない。
【００３９】
次に、プラグコンタクト孔内にタングステンを埋め込み、公知のＣＭＰ法によりタングステンプラグ１１９を形成した。続いて、膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１２０を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
この工程によれば、タングステンプラグ１１２上にタングステンプラグ１１９を自己整合的に形成することができる。このため、カルコゲナイド材料層の側壁保護膜には、シリコン窒化膜を用いるのが望ましい。
なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するための最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００４０】
以上、本発明者によってなされた発明をその実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
また、本実施例１、２において接着層の例と、実施例３において側壁保護膜の例を個別に説明したが、それぞれの実施例は適宜組み合わせることができるものであり、それぞれに記載した効果を奏することができる。
【００４１】
次に本願発明の前記実施形態から把握できる請求項以外の技術思想を、次に記載する。１）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第２のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材料層と導電性接着層と上部電極が積層され、該第１の層間絶縁膜と該相変化材料層との間に介在する絶縁性接着層を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
２）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第１の層間絶縁膜上に該第２のプラグに接続する第１の接着層と相変化材料層と第２の接着層と上部電極が積層されてなる多層膜を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
３）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程、
該第１の層間絶縁膜上に該第２のプラグに接続する第１の接着層と相変化材料層と第２の接着層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
４）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第１の層間絶縁膜上に該第２のプラグに接続する第１の接着層と相変化材料層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
５）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第１の層間絶縁膜上に該第２のプラグに接続する相変化材料層と第２の接着層と上部電極とが積層されてなる多層膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
６）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第１の層間絶縁膜上に該第２のプラグに接続する絶縁性接着層と相変化材料層と絶縁性接着層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
７）  該シリコン窒化膜は周辺回路領域にも形成され、該第５のプラグを形成する工程において該第５のプラグのビアを該第２の層間絶縁膜に開口する工程において該シリコン窒化膜をエッチングストッパとして用いることを特徴とする上記１乃至６に記載の半導体集積回路装置の製造方法。
７）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第１の層間絶縁膜上に該第２のプラグに接続する導電性接着層と相変化材料層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
８）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第２のプラグ上に相変化材料層と上部電極が積層され、該第１の層間絶縁膜と該相変化材料層との間に介在する絶縁性接着層を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
９）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第２のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材料層と導電性接着層と上部電極が積層する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
１０）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第２のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材料層と導電性接着層と上部電極が積層され、該第１の層間絶縁膜と該相変化材料層との間に介在する絶縁性接着層を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
１１）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第２のプラグ上に相変化材料層と導電性接着層と上部電極が積層した多層膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
１２）  半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第１のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第１の配線を形成する工程と、
該第１の配線上に第１の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第１の配線と該周辺回路領域上に形成された該第１の配線のそれぞれに接続する第２および第３のプラグを該第１の層間絶縁膜に形成する工程と、
該第２のプラグ上に相変化材料層と上部電極が積層した多層膜を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第２の層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に第２の配線を形成する工程と、
該上部電極と該第２の配線とを接続する第４のプラグを形成する工程と、
該第２の層間絶縁膜に該第３のプラグに接続する第５のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【符号の説明】
【００４２】
１…層間絶縁膜、２…プラグ、３…カルコゲナイド材料層、４…上部電極、５…ハードマスク、６…層間絶縁膜、７…接着層、８…接着層、９…導電性接着層、１０…絶縁性接着層、１１…導電性接着層、１２…側壁保護膜、１０１…半導体基板、１０２…素子間分離酸化膜、１０３…ゲート酸化膜、１０４…ゲート電極、１０５…シリコン窒化膜、１０６…拡散層、１０７…シリコン窒化膜、１０８…層間絶縁膜、１０９…タングステンプラグ、１１０Ａ、１１０Ｂ…第一の配線層、１１１…層間絶縁膜、１１２…タングステンプラグ、１１３…導電性接着層、１１４…カルコゲナイド材料層、１１５…導電性接着層、１１６…上部電極、１１７…シリコン酸化膜、１１８…層間絶縁膜、１１９…タングステンプラグ、１２０…第二の配線層、１２１…絶縁性接着層、１２２…導電性接着層、１２３…側壁保護膜（シリコン窒化膜）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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