(57)【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極と重畳し、前記重畳領域の外側に不純物領域を有する半導体層と、
前記半導体層の下に設けられ、前記不純物領域と接する領域を有する第１導電層と、
前記半導体層の下に設けられた領域及び前記第１導電層の上に設けられた領域を有する第１絶縁層と、
前記ゲート電極及び前記半導体層の上に設けられた第２絶縁層と、
前記第２絶縁層の上に設けられ、且つ前記第１導電層と少なくとも一部が重畳する開口を介して、前記第１導電層と接する領域を有する第２導電層と、
を有し、
前記第１導電層は、前記不純物領域と接する領域及び前記第２導電層と接する領域を除いて、前記第１絶縁層で覆われていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記不純物領域はシリサイド化されており、前記シリサイド化された領域と前記第１導電層が接することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記シリサイド化された領域は、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、又は白金シリサイドのいずれかを含む領域であることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記半導体層は、膜厚１０ｎｍ乃至２５ｎｍの範囲であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記半導体層は、前記ゲート電極と重畳する領域に形成されたチャネル形成領域と、
前記チャネル形成領域と前記不純物領域の間に、前記不純物領域と同じ導電型を付与する不純物元素が添加され、且つ前記不純物領域と比較して低い濃度で前記不純物元素が添加された低濃度不純物領域を含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１導電層の端部はテーパ形状であることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記開口は、前記第１絶縁層及び前記第２絶縁層の前記半導体層と重畳しない位置に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を示す。
【背景技術】
【０００２】
近年、情報化社会はますます発達し、パーソナルコンピュータ、携帯電話等の情報通信機器の高速化、大容量化、小型化、軽量化等の要求が高まっている。このような時代の流れで、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）は高集積化、高速化、低消費電力化が求められ、結果的にＬＳＩを構成する個々のトランジスタの高性能化、微細化が必須となっている。
【０００３】
トランジスタの高性能化、微細化を進めるにあたり、薄膜トランジスタも様々な構成が検討されている。例えば、薄膜トランジスタの高性能化、微細化を実現するため、半導体層の薄膜化が進められている。
【０００４】
例えば、本出願人は、厚さ３０ｎｍ以下の薄い結晶性半導体膜をＴＦＴの活性層として用いることを提案している。具体的には、４０ｎｍ以上の厚さの非晶質半導体膜を結晶化した後、当該結晶化した半導体膜を全面的若しくは選択的にエッチングして３０ｎｍ以下の厚さの領域を形成し、該３０ｎｍ以下に薄膜化された領域をチャネル形成領域として用いる技術が開示されている（特許文献１参照）。
【特許文献１】特開平７−３３５９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体装置の高性能化を進めるにあたり、信頼性の向上した半導体装置及びその作製方法を提供することを課題とする。また、歩留まりを低下させない構造の半導体装置及びその作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は、絶縁表面上の半導体層で素子を構成する所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体装置であり、半導体層と、ソース電極又はドレイン電極として機能する導電層と、を、接続配線として機能する導電層を間に介して電気的に接続させることを特徴とする。
【０００７】
半導体層は、少なくとも一対の不純物領域の間に設けられたチャネル形成領域を有する。また、半導体層の不純物領域に接して、接続配線として機能する導電層が設けられている。導電層は半導体層上（半導体層のゲート電極が設けられた側と同じ側の面）に設けられていてもよいし、半導体層下（半導体層のゲート電極が設けられた側と反対側の面）に設けられていてもよい。接続配線として機能する導電層は、ソース電極又はドレイン電極として機能する導電層と接することにより、ソース電極又はドレイン電極として機能する導電層と半導体層とを電気的に接続させる。好ましくは、半導体層と重ならない領域で、接続配線として機能する導電層と、ソース電極又はドレイン電極として機能する導電層と、が接するとよい。
【０００８】
本発明の具体的な構成は、ゲート電極と重畳し、該重畳領域の外側に不純物領域が形成された半導体層と、該半導体層のゲート電極と同じ側の面に設けられ、不純物領域と一部が接する第１導電層と、ゲート電極及び第１導電層の上に設けられた絶縁層と、該絶縁層に形成され、第１導電層と少なくとも一部が重畳する開口を介して第１導電層と接する第２導電層と、を有する。
【０００９】
また、本発明の他の構成は、ゲート電極と重畳し、該重畳領域の外側に不純物領域が形成された半導体層と、該半導体層のゲート電極と反対側の面に設けられ、不純物領域と一部が接する第１導電層と、ゲート電極及び半導体層の上に設けられた絶縁層と、該絶縁層に形成され、第１導電層と少なくとも一部が重畳する開口を介して第１導電層と接する第２導電層と、を有する。
【００１０】
上記構成において、不純物領域はシリサイド化されていることが好ましい。また、第１導電層は、不純物領域のシリサイド化された領域と接することが好ましい。このとき、シリサイド化された領域は、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、又は白金シリサイドのいずれかを含む領域であることが好ましい。
【００１１】
また、上記構成において、半導体層は、膜厚１０ｎｍ乃至２５ｎｍの範囲であることが好ましい。
【００１２】
また、上記構成は、半導体層が、ゲート電極と重畳する領域に形成されたチャネル形成領域と、該チャネル形成領域と不純物領域の間に、不純物領域と同じ導電型を付与する不純物元素が添加され、且つ不純物領域と比較して低い濃度で不純物元素が添加された低濃度不純物領域を含んでいてもよい。
【００１３】
また、上記構成において、第１導電層の端部はテーパ形状であることが好ましい。
【発明の効果】
【００１４】
本発明を適用することで、導電層及び半導体層の電気的接触を良好にすることができる。よって、信頼性の高い半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１６】
（実施の形態１）
図１は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１は、特に薄膜トランジスタの構成を示しており、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）における破線ｘｙ間の断面図、図１（Ｃ）は図１（Ａ）における破線ｏｐ間の断面図を示している。図１（Ａ）では、一部薄膜等を省略している。なお、ここで示す図面は一例であり、所望のレイアウトにより適宜変更されうるものとする。
【００１７】
図１に示す半導体装置は、基板１００上に絶縁層１０２を介して設けられた薄膜トランジスタを有している。薄膜トランジスタは、島状に設けられた半導体層１０４と、半導体層１０４上に設けられた絶縁層１１２と、当該絶縁層１１２を介して半導体層１０４上に設けられた導電層１１４及び導電層１１６で形成されるゲート電極１１８と、導電層１１４及び導電層１１６の側面と接して設けられた絶縁層１２０と、を有している。また、半導体層１０４の端部に接して導電層１２２が設けられ、該導電層１２２上には絶縁層１２４を介して導電層１２６が設けられている。導電層１２２及び導電層１２６は、絶縁層１２４に形成された開口を介して接続されている。導電層１２６及び半導体層１０４は、導電層１２２を介して電気的に接続されている。
【００１８】
島状に設けられた半導体層１０４は、チャネル形成領域１０６と、ＬＤＤ領域として機能する一対の不純物領域１０８と、ソース領域又はドレイン領域として機能する一対の不純物領域１１０と、を有する。以下、本明細書ではＬＤＤ領域として機能する不純物領域を低濃度不純物領域ともいう。また、ソース領域又はドレイン領域として機能する不純物領域を高濃度不純物領域ともいう。本実施の形態では、低濃度不純物領域１０８、高濃度不純物領域１１０とする。
【００１９】
導電層１２２は、半導体層１０４に形成された高濃度不純物領域１１０に接して形成されている。好ましくは半導体層１０４の端部に接して形成されるとよい。また、導電層１２２は、半導体層１０４のゲート電極１１８が設けられた側と同じ側の面に設けられている。
【００２０】
導電層１２２は、絶縁層１２４に形成された開口を介して導電層１２６と接続されている。絶縁層１２４に形成される開口は、少なくともその一部が導電層１２２と重畳する。導電層１２６は、ソース電極又はドレイン電極として機能する。よって、導電層１２２は、ソース電極又はドレイン電極として機能する導電層１２６と、ソース領域又はドレイン領域として機能する高濃度不純物領域１１０と、を電気的に接続させるための接続配線として機能している。本発明は、ソース電極又はドレイン電極として機能する導電層を半導体層に直接接して接続させず、接続配線として機能する導電層を間に介する構成とすることを特徴の１つとしている。このような構成とすることで、ソース電極又はドレイン電極として機能する導電層を形成するための開口を絶縁層に形成する際、形成する開口近傍の半導体層（高濃度不純物領域）までエッチングされてしまうのを防止することができる。特に、素子の微細化を図り、半導体層を薄膜化する場合は、本発明の構成は非常に効果的である。また、ソース電極又はドレイン電極と半導体層との電気的接続（以下、コンタクトともいう）を確実に取ることが可能となる。よって、完成する半導体装置の信頼性を向上させることができる。また、歩留まり良く半導体装置を製造することが可能になる。
【００２１】
導電層１１４及び導電層１１６の積層構造は、ゲート電極１１８を形成している。ここではゲート電極１１８は、島状の半導体層１０４を横断するように設けられている。また、図１ではゲート電極を導電層１１４、１１６の２層の積層構造で形成する例を示すが、本発明は特に限定されない。例えば、単層構造でもよいし、３層以上の積層構造としてもよい。また、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、導電層の積層構造でゲート電極を形成する場合、各層の幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が概略一致するように形成してもよいし、上層と比較して下層の導電層の幅が大きくなるように形成してもよい。また、本実施の形態では、ゲート電極１１８を形成する導電層１１４、１１６の側面に接して、サイドウォールといわれる絶縁層１２０（以下、サイドウォール絶縁層１２０ともいう）を形成しているが、特に限定されず、必要に応じて形成すればよい。
【００２２】
島状に設けられた半導体層１０４において、チャネル形成領域１０６は一対の高濃度不純物領域１１０の間に位置しており、低濃度不純物領域１０８はチャネル形成領域１０６と高濃度不純物領域１１０の間にそれぞれ位置している。つまり、チャネル形成領域１０６は、一対の高濃度不純物領域１１０の間及び一対の低濃度不純物領域１０８の間に位置しており、且つ一対の低濃度不純物領域１０８に接している。なお、高濃度不純物領域１１０は、低濃度不純物領域１０８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。半導体層１０４において、チャネル形成領域１０６と高濃度不純物領域１１０の間に低濃度不純物領域１０８を形成することで、ドレイン領域近傍の電界を緩和することができ、その結果ホットキャリアの発生を抑制することができる。ホットキャリアの発生は、閾値電圧を不安定に変化させる要因になり、動作特性や信頼性を著しく低下させる恐れがある。特に、素子を微細化する、例えばチャネル長（チャネル形成領域において、キャリアが流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）を短くすると、ドレイン領域近傍が高電界化する問題が顕著となるため、ＬＤＤ領域として機能する低濃度不純物領域を形成することは、非常に効果的である。
【００２３】
半導体層１０４の膜厚は、５ｎｍ乃至１５０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。本実施の形態では、半導体層１０４は膜厚２０ｎｍとする。
【００２４】
また、半導体層１０４の端部は、テーパ形状とすることができる。例えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が４５°未満の緩やかな形状とすることもできる。なお、テーパ角とはテーパ形状を有する層において、当該層の側面と底面がなす傾斜角を示す。本実施の形態では、９０°に近いテーパ角を有するテーパ形状とする。
【００２５】
チャネル形成領域１０６は、半導体層１０４がゲート電極１１８を形成する導電層１１４、１１６と重畳する領域に形成されている。ゲート電極１１８はチャネル形成領域１０６上に絶縁層１１２を介して設けられている。なお、チャネル形成領域１０６は、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素が添加されていてもよい。高濃度不純物領域１１０は、半導体層１０４がゲート電極１１８を形成する導電層１１４、１１６及びサイドウォール絶縁層１２０と重畳しない領域に形成されている。低濃度不純物領域１０８は、半導体層１０４がサイドウォール絶縁層１２０と重畳する領域に形成されている。つまり、半導体層１０４は、ゲート電極１１８と重畳する領域にチャネル形成領域１０６が形成され、該重畳領域の外側に不純物領域（ここでは低濃度不純物領域１０８、高濃度不純物領域１１０）が形成されている。
【００２６】
また、ここで示す高濃度不純物領域１１０は、全体がシリサイド化されているものとする。ソース領域又はドレイン領域として機能する不純物領域をシリサイド化することで、半導体層及び導電層の接触抵抗（以下、コンタクト抵抗ともいう）を低減することができる。素子を微細化していくにつれコンタクト抵抗増大の問題は顕著となる。よって、不純物領域をシリサイド化してコンタクト抵抗の低減を図ることは、完成する半導体装置の信号遅延防止や低消費電力化を実現するのにも非常に効果的である。また、ソース領域又はドレイン領域として機能する不純物領域をシリサイド化することで、該不純物領域を低抵抗化することができる。その結果、オン電流の低下を抑えることができ、動作特性の劣化を防止することができる。
【００２７】
なお、図１ではソース領域又はドレイン領域として機能する不純物領域全体をシリサイド化する例を示すが、本発明は特に限定されない。例えば、図１３（Ａ）に示すようにシリサイド化していない高濃度不純物領域１５０を形成してもよい。また、図１３（Ｂ）に示すように、高濃度不純物領域１８０の一部をシリサイド化する構成としてもよい。
【００２８】
なお、ここでは半導体層１０４にＬＤＤ領域として機能する低濃度不純物領域を形成する例を示すが、本発明は特に限定されず、ＬＤＤ領域は形成しなくともよい。ＬＤＤ領域を形成しない場合は、半導体層はソース領域又はドレイン領域として機能する一対の不純物領域の間に接してチャネル形成領域を有する構成となればよい。このとき、ゲート電極を単層構造、又は図１に示すようにゲート電極を各層の幅が略一致する導電層の積層構造とする場合は、ゲート電極と略重なるようにチャネル形成領域を形成し、ゲート電極と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。また、ゲート電極を積層構造とし、且つ下層の導電層の幅を大きくする場合は、上層の幅が小さい導電層と略重なるようにチャネル形成領域を形成し、上層の導電層と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。また、ＬＤＤ領域は、ゲート電極を形成する導電層と重なる領域の半導体層に形成してもよいし、ゲート電極を形成する導電層と一部が重なり一部が重ならない領域の半導体層に形成してもよい。
【００２９】
半導体層１０４とゲート電極１１８（導電層１１４）の間には、絶縁層１１２が形成されている。絶縁層１１２はゲート絶縁層として機能し、その膜厚は１ｎｍ乃至１１０ｎｍ、好ましくは２ｎｍ乃至２０ｎｍとする。ゲート絶縁層を薄膜化すると、トランジスタを低電圧で高速に動作させることが可能になるため好ましい。本実施の形態では、絶縁層１１２は膜厚２０ｎｍで形成する。
【００３０】
次に、図１で示した半導体装置の作製方法の一例に関して、図面を用いて以下に説明する。
【００３１】
基板１００上に絶縁層１０２を介して島状の半導体層１０４を形成する（図２（Ａ）、図４（Ａ）参照）。
【００３２】
基板１００は、ガラス基板、石英基板、サファイア基板、セラミック基板、又は表面に絶縁層が形成された金属基板或いはシリコン基板等の半導体基板などを用いることができる。
【００３３】
絶縁層１０２は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成する。絶縁層１０２は、下地絶縁層として機能する。具体的には、基板１００から半導体層へアルカリ金属等が拡散し、半導体層が汚染することを防ぐブロッキング層として機能する。また、基板１００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層１０２は、基板１００からの不純物拡散や基板１００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を単層構造としているが、積層構造としてもよい。例えば、下地絶縁層を２層の積層構造とする場合、１層目に窒化酸化シリコン層、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成してもよい。
【００３４】
半導体層１０４は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。また、半導体層１０４は膜厚５ｎｍ乃至１５０ｎｍの範囲、好ましくは１０ｎｍ乃至２５ｎｍの範囲で形成する。
【００３５】
例えば、ＣＶＤ法やスパッタリング法によって基板１００全面に形成した半導体層を結晶化した後、選択的にエッチングすることによって島状の半導体層１０４を形成することができる。半導体層１０４を形成する半導体材料としてはシリコンを主成分とする材料を用いるのが好ましく、具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。
【００３６】
レーザ結晶化法を適用する場合は、連続発振型のレーザ（以下、ＣＷレーザともいう）やパルス発振型のレーザ（以下、パルスレーザともいう）から得られるレーザビームを用いることができる。ここで用いることができるレーザの例としては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、銅蒸気レーザ若しくは金蒸気レーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４、ＹＡｌＯ３、ＧｄＶＯ４）、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、アレキサンドライトレーザ、ルビーレーザ若しくはＴｉ：サファイアレーザなどの固体レーザ等が挙げられる。固体レーザの場合は、発振されるレーザビームの基本波から第４高調波までを適宜選択して照射することができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。Ｎｄ：ＹＶＯ４レーザをＣＷレーザとして用いる場合は、レーザのパワー密度は０．０１ＭＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１ＭＷ／ｃｍ２〜１０ＭＷ／ｃｍ２）必要である。そして、走査速度を１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れているため、ここでは第２高調波（５３２ｎｍ）を用いることが好ましい。
【００３７】
ＣＷレーザを用いてレーザ結晶化を行う場合は、連続的に半導体層にエネルギーを与えることができるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。よって、ＣＷレーザを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができるため好ましい。また、このとき固体レーザを用いると、気体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるため好ましい。なお、ＣＷレーザに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いると、同様の効果を得られる。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザのパルス発振の間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。また、レーザビームをＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。
【００３８】
半導体層１０４は、基板全面に形成した半導体層を選択的にレジストマスクで覆い、当該レジストマスクに覆われていない半導体層をエッチングすることによって、島状に形成することができる。半導体層をエッチングする方法は、ドライエッチング法やウェットエッチング法を用いることができる。ドライエッチングを行う場合、エッチングガスは下地絶縁層とのエッチング選択比が十分高いものを用いる。つまり、ここでは絶縁層１０２に対するエッチングレートが低く、半導体層１０４に対するエッチングレートが高いものを用いればよい。エッチングガスとしては、例えばＣｌ２、ＢＣｌ３、若しくはＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３、若しくはＳＦ６等のフッ素系ガス、又はＨＢｒガスを用いることができる。さらにＨｅ、Ａｒ、Ｘｅなどの不活性ガスを適宜加えてもよい。また、フッ素系ガスにＯ２ガスを適宜加えてもよい。所望の形状に加工後、レジストマスクは除去する。
【００３９】
なお、半導体層１０４は、端部が垂直に近いテーパ形状となるように形成してもよいし、緩やかなテーパ形状となるように形成してもよい。例えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が４５°未満の緩やかな形状としてもよい。半導体層１０４の端部の形状は、エッチング条件等を変化させることにより、適宜選択することができる。
【００４０】
また、半導体層１０４の膜厚を５０ｎｍ以下とする場合、５０ｎｍ以上の膜厚で半導体層を形成した後、該半導体層をエッチングして薄膜化してもよい。例えば、ドライエッチング法を用いて半導体層を薄膜化する場合は、Ｃｌ２、ＢＣｌ３、若しくはＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３、若しくはＳＦ６等のフッ素系ガス、又はＨＢｒガスを用いることができる。さらにＨｅ、Ａｒ、Ｘｅなどの不活性ガスを適宜加えてもよい。また、フッ素系ガスにＯ２ガスを加えてもよい。また、半導体層を部分的に変質させて、該変質した領域を選択的にエッチングすることもできる。半導体層の変質とは、例えば半導体層の酸化処理、窒化処理等を示し、エッチングしたい領域を所望の処理をして変質させればよい。
【００４１】
本実施の形態では、半導体層１０４として、膜厚２０ｎｍの結晶性シリコン層を形成する。
【００４２】
なお、半導体層は種々の結晶化法を用いる薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を用いてもよい。この場合、絶縁表面に設けられた単結晶半導体層を用いて、半導体層１０４を形成することができる。
【００４３】
次に、半導体層１０４上に絶縁層１１１を形成した後、該絶縁層１１１上に導電層を形成する。ここでは、導電層として導電層１１３、導電層１１５の積層構造を形成する（図２（Ｂ）参照）。
【００４４】
絶縁層１１１は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて、単層構造又は積層構造で形成する。絶縁層１１１の膜厚は１ｎｍ乃至１１０ｎｍ、好ましくは２ｎｍ乃至２０ｎｍの範囲で形成する。なお、絶縁層１１１は、後に完成する薄膜トランジスタにおいて、ゲート絶縁層として機能する。本実施の形態では、絶縁層１１１として酸化窒化シリコン層を膜厚２０ｎｍで形成する。
【００４５】
また、絶縁層１１１は、プラズマ処理による固相酸化若しくは固相窒化で形成することもできる。例えば、半導体層１０４を、プラズマ処理により酸化又は窒化して、絶縁層１１１を形成することができる。半導体層１０４を、プラズマ処理により酸化又は窒化することで、緻密で絶縁耐圧が高く信頼性に優れる絶縁層１１１を形成することができる。
【００４６】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用して行うことが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
【００４７】
プラズマ処理により、半導体層１０４の表面を酸化する場合には、酸素を含む雰囲気下（例えば、酸素、オゾン、亜酸化窒素、一酸化窒素若しくは二酸化窒素、及び希ガス（ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくとも１つを含む）を含む雰囲気下、又は酸素、オゾン、亜酸化窒素、一酸化窒素若しくは二酸化窒素）と、水素と、希ガスと、を含む雰囲気下）で行う。また、プラズマ処理により半導体層１０４の表面を窒化する場合には、窒素を含む雰囲気下（例えば、窒素と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はＮＨ３と希ガスを含む雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００４８】
ここで、プラズマ処理を行うためのプラズマ処理装置１０８０の構成例を図１２に示す。当該プラズマ処理装置１０８０は、支持台１０８８と、ガスを供給するためのガス供給部１０８４、ガスを排気するために真空ポンプに接続する排気口１０８６、アンテナ１０９８、誘電体板１０８２、プラズマ発生用の高周波を入力する高周波供給部１０９２を有している。被処理体１０１０は、支持台１０８８によって保持される。また、支持台１０８８に温度制御部１０９０を設けることによって、被処理体１０１０の温度を制御することも可能である。被処理体１０１０は、プラズマ処理をする基体であり、本実施の形態では基板１００上に絶縁層１０２、島状の半導体層１０４を順に積層形成したものに相当する。
【００４９】
以下、図１２に示すプラズマ処理装置１０８０を用いて半導体層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良い。
【００５０】
まず、図１２に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以上２００ｍｍ以下（好ましくは２０ｍｍ以上６０ｍｍ以下）程度である。
【００５１】
次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プラズマ１０９４は、供給されたガスによって生成される。
【００５２】
マイクロ波等の高周波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、且つ電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下のプラズマを生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。
【００５３】
プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成された半導体層の表面が酸化又は窒化されて絶縁層が形成される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うことができる。
【００５４】
図１２に示す装置を用いた高密度プラズマ処理により形成される好適な絶縁層１１１の一例は、酸素を含む雰囲気下のプラズマ処理により半導体層１０４の一表面上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成し、その後窒素を含む雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層（窒化シリコン層）を形成する。具体的には、まず、酸素を含む雰囲気下でのプラズマ処理により半導体層１０４の一表面上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成する。その後、続けて窒素を含む雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ乃至１．５ｎｍの範囲の深さをいう。例えば、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から垂直方向に概略１ｎｍの深さに窒素を２０原子％乃至５０原子％の割合で含有した構造となる。また、高密度プラズマ処理により絶縁層１１１の表面を酸化又は窒化することができる。
【００５５】
例えば、半導体層１０４としてシリコン層を形成し、該シリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【００５６】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁層として機能する絶縁層として信頼性の高い絶縁層を形成することができる。
【００５７】
また、絶縁層１１１は、高誘電率材料を用いて形成してもよい。絶縁層１１１に高誘電率材料を用いることにより、リーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、高誘電率材料を用いて絶縁層を形成した後、プラズマ処理による固相酸化により酸化シリコン層を積層形成しても良い。
【００５８】
導電層１１３、１１５は、ＣＶＤ法やスパッタリング法により、導電材料を用いて形成する。導電材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いることもできる。なお、ここでは導電層１１３、１１５の積層構造を形成している例を示すが、絶縁層１１１上に形成する導電層は単層構造でもよい。導電層（導電層１１３及び導電層１１５の積層構造）は、膜厚５０ｎｍ乃至１０００ｎｍ、好ましくは１００ｎｍ乃至８００ｎｍ、より好ましくは２００ｎｍ乃至５００ｎｍの範囲で形成する。
【００５９】
本実施の形態では、導電層１１３、１１５として膜厚３０ｎｍの窒化タンタル層、膜厚３７０ｎｍのタングステン層の積層構造を形成する。
【００６０】
次に、導電層１１３、導電層１１５を選択的にエッチングして、ゲート電極１１８を形成する導電層１１４、導電層１１６を形成する（図２（Ｃ）参照）。また、ここでは絶縁層１１１のうち導電層１１４、１１６と重ならない領域を選択的にエッチングして、絶縁層１１２を形成する。絶縁層１１２は、ゲート絶縁層として機能する。
【００６１】
導電層１１４、１１６は、基板全面に形成した導電層１１３、１１５を選択的にレジストマスクで覆い、当該レジストマスクに覆われていない導電層１１３、１１５をエッチングすることによって所望の形状に加工することができる。加工後、レジストマスクは除去する。
【００６２】
次に、半導体層１０４に対して一導電型を付与する不純物元素を第１の濃度で選択的に添加し、一対の低濃度不純物領域１０７と、チャネル形成領域１０６を形成する（図２（Ｄ）、図４（Ｃ）参照）。ここでは導電層１１４、１１６をマスクとして不純物元素を添加し、自己整合的に一対の低濃度不純物領域１０７と、当該一対の低濃度不純物領域１０７の間に位置するチャネル形成領域１０６を形成する。ここで形成される低濃度不純物領域１０７の一部は、後にＬＤＤ領域を形成する。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０１８ｃｍ−３程度となるように添加する。
【００６３】
次に、導電層１１４、導電層１１６及び絶縁層１１２の側面と接するサイドウォール絶縁層１２０を形成する（図２（Ｅ）、図４（Ｄ）参照）。
【００６４】
サイドウォール絶縁層１２０は、導電層１１４、導電層１１６及び絶縁層１１２の積層構造が埋め込まれるように絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして形成することができる。具体的には、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて単層構造又は積層構造の絶縁層を形成し、当該絶縁層を選択的にエッチングして形成することができる。サイドウォール絶縁層１２０は、後にＬＤＤ領域を形成する際にドーピング用マスクとして用いることができる。また、後にシリサイド領域を形成する際にシリサイド用マスクとして用いることもできる。
【００６５】
また、ここでは、サイドウォール絶縁層１２０は、導電層１１４、１１６の側面と接しない面を湾曲状に形成する例を示している。なお、サイドウォール絶縁層１２０の形状は特に限定されないが、ゲート電極１１８を形成する導電層１１４及び導電層１１６の側面を完全に覆うように形成する。また、ここではゲート絶縁層として機能する絶縁層１１２の側面も完全に覆うように形成する。なお、エッチング条件によっては半導体層１０４上層の一部もエッチングされて膜厚が減少する（膜減りといわれる）場合がある。
【００６６】
次に、半導体層１０４に対して一導電型を付与する不純物元素を第２の濃度で選択的に添加し、一対の高濃度不純物領域１０９と、一対の低濃度不純物領域１０８を形成する（図２（Ｅ）、図４（Ｄ）参照）。ここでは、導電層１１４、１１６及びその側面に接して形成されたサイドウォール絶縁層１２０をマスクとして不純物元素を添加し、自己整合的に一対の高濃度不純物領域１０９と、一対の低濃度不純物領域１０８を形成する。ここで形成される高濃度不純物領域１０９はソース領域又はドレイン領域として機能し、低濃度不純物領域１０８はＬＤＤ領域として機能する。一導電型を付与する不純物元素は、前述の低濃度不純物領域１０７を形成する際に添加する元素と同じ導電型の不純物元素を用いることができる。なお、第１の濃度と比較して、第２の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域１０９には、低濃度不純物領域１０８と比較して高い濃度の不純物元素が添加される。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０２１ｃｍ−３程度となるように添加する。
【００６７】
次に、半導体層１０４上に金属層１３０を形成する（図３（Ａ）参照）。なお、金属層１３０を形成する前までに、ゲート電極１１８及びサイドウォール絶縁層１２０と重ならない領域の半導体層１０４を露出させておく。露出させた半導体層１０４上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから金属層１３０を形成する。
【００６８】
金属層１３０は、スパッタリング法、蒸着法、めっき法等により、半導体層と反応してシリサイド化する材料、例えばニッケル、チタン、コバルト、白金等の金属元素、又は当該金属元素を含む合金材料を用いて形成する。金属層１３０は、膜厚１ｎｍ乃至５０ｎｍ、好ましくは３ｎｍ乃至１０ｎｍの範囲で形成する。本実施の形態では、金属層１３０としてニッケル層を膜厚１０ｎｍで形成する。
【００６９】
次に、半導体層１０４の一部をシリサイド化する。ここでは、高濃度不純物領域１０９の上面から下面までの全体をシリサイド化した高濃度不純物領域１１０を形成する（図３（Ｂ）、図５（Ａ）参照）。なお、上面とは半導体層１０４においてシリサイド化のための金属層１３０が形成される面側であり、下面とは絶縁層１０２と接する面側である。
【００７０】
シリサイド化は、熱処理を行うことにより、半導体層１０４及び金属層１３０が接する領域が反応して起きる。例えば、金属層１３０としてニッケルを形成した場合は高濃度不純物領域１１０にニッケルシリサイドが形成される。同様に、金属層１３０としてチタン、コバルト、又は白金を形成した場合は、それぞれ高濃度不純物領域１１０にチタンシリサイド、コバルトシリサイド、白金シリサイドが形成される。
【００７１】
熱処理は、ＲＴＡ又はファーネスアニール炉を用いて行うことができる。具体的には、３００℃乃至７００℃の温度範囲で、１０秒乃至１時間、好ましくは２０秒乃至３０分の範囲で行うとよい。本実施の形態では、５００℃３０秒の熱処理を行って、ニッケルシリサイドでなる高濃度不純物領域１１０を形成する。
【００７２】
なお、シリサイド化する領域の形状、膜厚等は、反応させる金属層１３０の膜厚、熱処理の温度、熱処理の時間等を適宜制御することにより、選択することができる。図１（図３（Ｂ））では全体をシリサイド化した高濃度不純物領域１１０の例を示したが、例えば、図１３（Ｂ）に示すように高濃度不純物領域１８０の一部をシリサイド化する構成としてもよい。図１３（Ｂ）では、高濃度不純物領域１８０の上面側にシリサイド化されたシリサイド領域１８４が形成され、下面側にシリサイド化されていない非シリサイド領域１８２が位置する。また、図１ではサイドウォール絶縁層１２０下はシリサイド化されていない例を示すが、本発明は特に限定されず、サイドウォール絶縁層１２０下の半導体層１０４（但し、チャネル形成領域１０６は除く）がシリサイド化されてもよい。
【００７３】
半導体層１０４のシリサイド化後、未反応の金属層１３０が残存する場合は除去する。具体的には、サイドウォール絶縁層１２０、ゲート電極１１８及び絶縁層１０２上に形成された金属層１３０を除去する。また、シリサイド化された高濃度不純物領域１１０上に未反応の金属層が残存する場合は、その残存する金属層も除去する。未反応の金属層除去は、ウェットエッチング法やドライエッチング法を用いることができる。このとき、エッチングガス又はエッチング溶液としては、未反応の金属層と他の層（例えば、サイドウォール絶縁層１２０、導電層１１６、絶縁層１０２及びシリサイド化された高濃度不純物領域１１０）とのエッチング選択比が十分にとれるものを用いる。つまり、金属層に対するエッチングレートが高く、他の層に対するエッチングレートが低いものを用いればよい。例えば、金属層１３０としてニッケル層を形成した場合、硫酸、硝酸等の溶液を用いたウェットエッチングにより除去することができる。
【００７４】
以上で、半導体層１０４にチャネル形成領域１０６、一対の低濃度不純物領域１０８、一対の高濃度不純物領域１１０が形成される。一対の高濃度不純物領域１１０の間にチャネル形成領域１０６が位置し、高濃度不純物領域１１０とチャネル形成領域１０６の間に、それぞれ接して低濃度不純物領域１０８が形成されている。チャネル形成領域１０６は、半導体層１０４がゲート電極１１８（導電層１１４、１１６）と重畳する領域に形成される。低濃度不純物領域１０８は、半導体層１０４がサイドウォール絶縁層１２０と重畳し、ゲート電極１１８と重畳しない領域に形成される。高濃度不純物領域１１０は、半導体層１０４がゲート電極１１８及びサイドウォール絶縁層１２０と重畳しない領域に形成される。
【００７５】
なお、チャネル形成領域１０６に、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域１０６に所定の濃度の不純物元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態の場合は、ｐ型を付与する元素を用いることができ、例えばボロンを約１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。なお、チャネル形成領域１０６に対する不純物元素の添加は、ゲート電極１１８を形成する前に行えばよい。
【００７６】
また、半導体層１０４に一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。
【００７７】
次に、高濃度不純物領域１１０に接して導電層１２２を形成する（図３（Ｃ）、図５（Ｂ）参照）。導電層１２２は、半導体層１０４のゲート電極１１８が設けられた側の面に形成される。なお、導電層１２２は、半導体層１０４端部の一部を覆うように形成するのが好ましい。また、導電層１２２は半導体層１０４（高濃度不純物領域１１０）と重なる領域と重ならない領域を有することが好ましい。
【００７８】
導電層１２２は、ＣＶＤ法やスパッタリング法により、導電材料を用いて単層構造又は積層構造で導電層を形成した後、当該導電層を選択的にエッチングして形成する。導電材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。好ましくは、融点が６００℃以上で、抵抗値が低い導電材料を用いるとよい。導電層１２２は、膜厚１０ｎｍ乃至２００ｎｍの範囲で形成する。
【００７９】
導電層１２２は、例えば基板全面に形成した導電層を選択的にレジストマスクで覆い、レジストマスクに覆われていない導電層をエッチングすることによって、所望の形状に加工することができる。導電層をエッチングする方法は、ドライエッチング法やウェットエッチング法を用いることができる。エッチングガス又はエッチング溶液は、導電層１２２と他の層（例えばシリサイド化された高濃度不純物領域１１０、絶縁層１２０、ゲート電極１１８、絶縁層１０２）とのエッチング選択比が十分高いものを用いる。つまり、導電層に対するエッチングレートが高く、他の層に対するエッチングレートが低いものを用いればよい。例えば、高濃度不純物領域１１０をニッケルシリサイドとし、導電層１２２をチタン層とする場合は、フッ酸等の溶液を用いたウェットエッチングを用いることができる。本実施の形態では、導電層１２２として膜厚１００ｎｍのチタン層を形成する。
【００８０】
次に、基板１００上に設けられた絶縁層や導電層等を覆うように絶縁層１２４を形成する。次に、導電層１２２に達する開口を絶縁層１２４に形成した後、当該開口及び絶縁層１２４上に導電層１２６を形成する（図３（Ｄ）、図５（Ｃ）参照）。
【００８１】
導電層１２６は、ソース電極又はドレイン電極として機能する。導電層１２６は、絶縁層１２４に形成された開口を介して導電層１２２と接して接続される。導電層１２２は、高濃度不純物領域１１０と接している。よって、ソース電極又はドレイン電極として機能する導電層１２６及びソース領域又はドレイン領域として機能する高濃度不純物領域１１０は、接続配線として機能する導電層１２２を間に介して電気的に接続される。
【００８２】
絶縁層１２４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法、塗布法、又はこれらの方法を用いて形成した絶縁層を組み合わせて、単層構造又は積層構造で形成する。例えば、絶縁層１２４は、ＣＶＤ法、スパッタリング法、又はＡＬＤ法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料を用いて形成する。また、絶縁層１２４は、塗布法により、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成することもできる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層１２４は、ＣＶＤ法やスパッタリング法、ＡＬＤ法等を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行ってもよい。なお、ここでは、ゲート電極１１８等の上層に単層構造の絶縁層１２４を形成しているが、２層以上の積層構造としてもよい。絶縁層を積層構造にする場合、下層の絶縁層（ゲート電極等と接する側）は無機絶縁材料を用いて形成するのが好ましい。
【００８３】
絶縁層１２４に形成する開口は、少なくともその一部が導電層１２２と重畳するように形成する。例えば絶縁層１２４を選択的にレジストマスクで覆い、該レジストマスクに覆われていない領域をエッチングすることによって形成することができる。開口はウェットエッチング法を用いて形成することもできるが、好ましくはドライエッチング法を用いるとよい。また、ドライエッチングを行って開口を形成した後、ウェットエッチングを行って反応生成物の除去等を行ってもよい。開口形成後、レジストマスクは除去する。また、アブレーション現象を利用して、レーザビームを選択的に照射することにより直接開口を形成してもよい。
【００８４】
なお、絶縁層１２４に形成する開口は、該開口の底面で導電層１２２が露出されるように形成する。このとき、導電層１２２の一部がエッチングされる場合もあるが、少なくとも開口底面には導電層１２２が残存するようにする。好ましくは、導電層１２２が半導体層１０４と重ならない領域に開口が達するように形成するとよい。このような構成とすることで、導電層１２６を形成するための開口を絶縁層１２４に形成する際に、形成する開口近傍の半導体層（特に、ソース領域又はドレイン領域として機能する高濃度不純物領域）まで除去されてしまうことを防止することができる。よって、製造工程において歩留まりの向上につながる。
【００８５】
ソース電極又はドレイン電極を形成する導電層１２６は、ＣＶＤ法やスパッタリング法により、導電材料を用いて単層構造又は積層構造で形成する。導電材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）又はネオジム（Ｎｄ）から選ばれる金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。導電層１２６は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１２６を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。導電層１２６は、膜厚２００ｎｍ乃至１０００ｎｍの範囲で形成するのが好ましい。なお、絶縁層１２４に形成された開口の底面に自然酸化膜が形成されている場合は、自然酸化膜を除去してから導電層１２６を形成する。
【００８６】
本実施の形態では、導電層１２６として、膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚３００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層の積層構造を形成する。
【００８７】
導電層１２６は、絶縁層１２４に形成された開口に形成される。絶縁層１２４に形成された開口の底面には導電層１２２が露出しており、導電層１２６は露出された導電層１２２に達する。導電層１２２は高濃度不純物領域１１０と接している。したがって、導電層１２６及び高濃度不純物領域１１０は、導電層１２２を介して電気的に接続される。このような構成とすることで、ソース電極又はドレイン電極として機能する導電層とソース領域又はドレイン領域として機能する不純物領域のコンタクトを良好に取ることができる。よって、完成する半導体装置の信頼性向上が実現できる。
【００８８】
また、本実施の形態では、高濃度不純物領域１１０はシリサイド化されており、該シリサイド化された高濃度不純物領域１１０に接して導電層１２２が形成されている。よって、導電層及び半導体層のコンタクト抵抗を低減することができる。その結果、オン電流の低下による半導体装置の動作特性の劣化を防止することができる。
【００８９】
以上により、薄膜トランジスタを形成することができる。なお、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
【００９０】
例えば上述した図１３（Ａ）で示すトランジスタの構造とすることができる。図１３（Ａ）に示す薄膜トランジスタは、半導体層１０４に形成された高濃度不純物領域１５０がシリサイド化されていないものとする。ここで示すトランジスタは、上述の図２乃至図５に示した作製方法において、半導体層１０４をシリサイド化することなく、導電層１２２、絶縁層１２４、導電層１２６を形成すればよい。また、半導体層をシリサイド化しない場合には、ゲート電極の側面に接するサイドウォール絶縁層は設けなくともよい。
【００９１】
また、図１３（Ｂ）に示すトランジスタの構造は、半導体層１０４に形成された高濃度不純物領域１８０がシリサイド領域と非シリサイド領域を有するものとする。ここで示すトランジスタは、上述の図２乃至図５に示した作製方法において、シリサイド化を行う際に、形成する金属層の膜厚、熱処理の温度、時間等を適宜選択することによって形成することができる。導電層１２２、絶縁層１２４、導電層１２６は、上述と同様に形成すればよい。
【００９２】
本発明を適用することで、導電層及び半導体層の電気的接続を良好にすることができるため、半導体装置の信頼性を向上させることができる。また、開口を形成する際に半導体層にダメージを与えることを防止することができるため、半導体装置を歩留まり良く製造することが可能になる。
【００９３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００９４】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。なお、上記実施の形態１と重複する構成は、簡略化及び一部省略して説明する。
【００９５】
図６に、本実施の形態に係る半導体装置の主要な構成を説明するための上面図及び断面図を示す。図６は、特に薄膜トランジスタの構成を示しており、図６（Ａ）は上面図、図６（Ｂ）は図６（Ａ）における破線ｘｙ間の断面図、図６（Ｃ）は図６（Ａ）における破線ｏｐ間の断面図を示している。図６（Ａ）では一部薄膜等を省略している。なお、ここで示す図面は一例であり、所望のレイアウトにより適宜変更されうるものとする。
【００９６】
図６に示す半導体装置は、基板２００上に絶縁層２０２を介して設けられた薄膜トランジスタを有している。薄膜トランジスタは、絶縁層２０２上に設けられた導電層２２２と、島状に設けられ、一部が導電層２２２上に接して設けられた半導体層２０４と、半導体層２０４上に設けられた絶縁層２１２と、当該絶縁層２１２を介して半導体層２０４上に設けられた導電層２１４、導電層２１６が形成するゲート電極２１８と、導電層２１４、２１６の側面と接して設けられた絶縁層２２０と、を有している。また、半導体層２０４や導電層２１６等を覆うように絶縁層２２４が設けられ、該絶縁層２２４には導電層２２２に達する開口が形成されている。絶縁層２２４に形成された開口には導電層２２６が形成されており、該導電層２２６は開口を通じて導電層２２２に接する。導電層２２６及び半導体層２０４は、導電層２２２を間に介して電気的に接続されている。
【００９７】
島状に設けられた半導体層２０４は、チャネル形成領域２０６と、ＬＤＤ領域として機能する一対の低濃度不純物領域２０８と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域２１０と、を有する。
【００９８】
導電層２２２は、絶縁層２０２を介して基板２００上に設けられている。つまり、導電層２２２は、半導体層２０４のゲート電極２１８が設けられた側と反対側の面に設けられている。また、導電層２２２の一部は、半導体層２０４に形成された高濃度不純物領域２１０に覆われている。好ましくは、導電層２２２の端部はテーパ形状とするとよい。例えば、テーパ角が２０°乃至６０°程度となるような緩やかな形状とすることが好ましい。導電層２２２の端部を緩やかなテーパ形状とすることで、導電層２２２の一部を覆う半導体層２０４の断切れ等の被覆不良を防止することができる。
【００９９】
導電層２２２は、絶縁層２２４に形成された開口を介して導電層２２６と接続される。絶縁層２２４に形成される開口は、少なくともその一部が導電層２２２と重畳する。導電層２２６は、ソース電極又はドレイン電極として機能する。よって、導電層２２２は、ソース電極又はドレイン電極として機能する導電層２２６と、ソース領域又はドレイン領域として機能する高濃度不純物領域２１０と、を電気的に接続させるための接続配線として機能している。本発明は、ソース電極又はドレイン電極として機能する導電層を半導体層に直接接して接続させず、接続配線として機能する導電層を間に介する構成とすることを特徴の１つとしている。このような構成にすることで、ソース電極又はドレイン電極と半導体層とのコンタクトを良好に取ることが可能となる。よって、信頼性を向上させることができる。なお、導電層２２２は半導体層２０４と重なる領域と重ならない領域を有しているが、導電層２２６とはどちらの領域で接してもよい。
【０１００】
導電層２１４及び導電層２１６の積層構造は、ゲート電極２１８を形成している。ここではゲート電極２１８は、島状の半導体層２０４を横断するように設けられている。また、図６ではゲート電極を導電層２１４、２１６の２層の積層構造で形成し、上層の導電層２１６と比較して下層の導電層２１４の幅が大きくなるように形成する例を示すが、本発明は特に限定されない。例えば、単層構造でも３層以上の積層構造でもよい。また、ゲート電極を形成する導電層の側面をテーパ形状にしてもよいし、２層以上の導電層の積層構造で各層のテーパ角度が異なるようにしてもよい。また、導電層の積層構造でゲート電極を形成する場合、各層の幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が概略一致するように形成してもよい。また、本実施の形態では、ゲート電極２１８を形成する導電層２１４、２１６の側面に接して、サイドウォール絶縁層２２０を形成しているが、特に限定されず、必要に応じて形成すればよい。
【０１０１】
島状に設けられた半導体層２０４において、チャネル形成領域２０６は一対の高濃度不純物領域２１０の間に位置しており、低濃度不純物領域２０８はチャネル形成領域２０６と高濃度不純物領域２１０の間にそれぞれ位置している。つまり、チャネル形成領域２０６は、一対の高濃度不純物領域２１０の間及び一対の低濃度不純物領域２０８の間に位置しており、且つ一対の低濃度不純物領域２０８に接している。なお、高濃度不純物領域２１０は、低濃度不純物領域２０８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。半導体層２０４において、チャネル形成領域２０６と高濃度不純物領域２１０の間に低濃度不純物領域２０８を形成することで、ドレイン領域近傍の電界を緩和することができ、その結果ホットキャリアの発生を抑制することができる。ホットキャリアの発生は、閾値電圧を不安定に変化させる要因になり、動作特性や信頼性を著しく低下させる恐れがある。特に、素子を微細化する、例えばチャネル長（チャネル形成領域において、キャリアが流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）を短くすると、ドレイン領域近傍が高電界化する問題が顕著となるため、ＬＤＤ領域として機能する低濃度不純物領域を形成することは、非常に効果的である。
【０１０２】
半導体層２０４の膜厚は、５ｎｍ乃至１５０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。本実施の形態では、半導体層２０４は膜厚２０ｎｍとする。
【０１０３】
また、半導体層２０４の端部は、テーパ形状とすることができる。例えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が４５°未満の緩やかな形状とすることもできる。なお、テーパ角とはテーパ形状を有する層において、当該層の側面と底面がなす傾斜角を示す。本実施の形態では、９０°に近いテーパ角を有するテーパ形状とする。
【０１０４】
チャネル形成領域２０６は、半導体層２０４がゲート電極２１８を形成する導電層２１６と重畳する領域に形成されている。高濃度不純物領域２１０は、半導体層２０４がゲート電極２１８を形成する導電層２１４、２１６と重畳しない領域に形成されている。低濃度不純物領域２０８は、半導体層２０４がゲート電極２１８を形成する導電層２１４と重畳する領域に形成されている。つまり、半導体層２０４は、ゲート電極を形成する導電層２１６と重畳する領域にチャネル形成領域２０６が形成され、該重畳領域の外側に低濃度不純物領域２０８と高濃度不純物領域２１０が形成されている。
【０１０５】
チャネル形成領域２０６は、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素が添加されていてもよい。また、ここでは半導体層２０４にＬＤＤ領域として機能する低濃度不純物領域を形成する例を示すが、本発明は特に限定されず、ＬＤＤ領域は形成しなくともよい。ＬＤＤ領域を形成しない場合は、半導体層はソース領域又はドレイン領域として機能する一対の不純物領域の間に接してチャネル形成領域を有する構成となればよい。このとき、図６に示すようにゲート電極を積層構造とし、且つ下層の導電層の幅を大きくする場合は、上層の幅が小さい導電層と略重なるようにチャネル形成領域を形成し、上層の導電層と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成してもよいし、下層の導電層と略重なる領域にチャネル形成領域を形成し、下層の導電層と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成してもよい。また、ゲート電極を単層構造、又はゲート電極を各層の幅が略一致する導電層の積層構造とする場合は、ゲート電極と略重なるようにチャネル形成領域を形成し、ゲート電極と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。また、ＬＤＤ領域は、サイドウォール絶縁層と重なりゲート電極と重ならない領域の半導体層に形成してもよいし、ゲート電極と一部が重なり一部が重ならない領域の半導体層に形成してもよい。
【０１０６】
また、ここで示す高濃度不純物領域２１０は、シリサイド化された領域２１３（以下、シリサイド領域２１３ともいう）とシリサイド化されていない領域（以下、非シリサイド領域２０９ともいう）とを有する。非シリサイド領域２０９は、サイドウォール絶縁層２２０と略重なる領域に位置する。シリサイド領域２１３は、全体がシリサイド化されているものとする。高濃度不純物領域２１０において、少なくとも導電層２２２が接する領域をシリサイド化することで、コンタクト抵抗を低減することができる。よって、完成する半導体装置の信号遅延防止や低消費電力化が可能になる。また、ソース領域又はドレイン領域として機能する不純物領域をシリサイド化することで、該不純物領域を低抵抗化することができる。その結果、オン電流の低下を抑え、動作特性の劣化を防止することができる。
【０１０７】
なお、図６では、サイドウォール絶縁層２２０と重ならない領域の高濃度不純物領域２１０全体をシリサイド化する例を示しているが、本発明は特に限定されない。高濃度不純物領域はシリサイド化しなくともよいし、上面の一部のみシリサイド化する構成とすることもできる。
【０１０８】
半導体層２０４とゲート電極２１８（導電層２１４）の間には、絶縁層２１２が形成されている。絶縁層２１２はゲート絶縁層として機能し、その膜厚は１ｎｍ乃至１１０ｎｍ、好ましくは２ｎｍ乃至２０ｎｍとする。ゲート絶縁層を薄膜化すると、トランジスタを低電圧で高速に動作させることが可能になるため好ましい。本実施の形態では、絶縁層２１２は膜厚２０ｎｍで形成する。
【０１０９】
次に、図６で示した半導体装置の作製方法の一例に関して、図面を用いて以下に説明する。
【０１１０】
基板２００上に絶縁層２０２を介して導電層２２１を形成する（図７（Ａ）参照）。基板２００、絶縁層２０２は、上述の実施の形態１で示した基板１００、絶縁層１０２の説明に準じるため、省略する。
【０１１１】
導電層２２１は、ＣＶＤ法やスパッタリング法により、導電材料を用いて単層構造又は積層構造で形成する。導電材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。好ましくは、融点が１５００℃以上で、抵抗値が低い導電材料を用いるとよい。導電層２２１は、膜厚１０ｎｍ乃至２００ｎｍの範囲で形成する。本実施の形態では、導電層２２１として膜厚５０ｎｍのタングステン層を形成する。
【０１１２】
次に、導電層２２１を選択的にエッチングして、所望の形状を有する導電層２２２を形成する（図７（Ｂ）参照）。
【０１１３】
導電層２２２は、例えば基板全面に形成した導電層２２１を選択的にレジストマスクで覆い、レジストマスクに覆われていない導電層２２１をエッチングすることによって、所望の形状に加工することができる。導電層をエッチングする方法は、ドライエッチング法やウェットエッチング法を用いることができる。エッチングガス又はエッチング溶液は、導電層２２２（導電層２２１）と絶縁層２０２とのエッチング選択比が十分高いものを用いる。つまり、導電層２２２（導電層２２１）に対するエッチングレートが高く、絶縁層２０２に対するエッチングレートが低いものを用いればよい。好ましくは、ドライエッチングを用いて、導電層２２２の端部がテーパ形状となるように加工するのが望ましい。
【０１１４】
次に、絶縁層２０２及び導電層２２２上の一部を覆って島状の半導体層２０４を形成する（図７（Ｃ）参照）。
【０１１５】
半導体層２０４は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。半導体層２０４は膜厚５ｎｍ乃至１５０ｎｍの範囲、好ましくは１０ｎｍ乃至２５ｎｍの範囲で形成する。半導体層の結晶法等の詳細な説明は、上述の実施の形態１で示した半導体層１０４に関する説明に準じる。好ましくはＣＷレーザや繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いたレーザ結晶化を適用すると、一方向に長い結晶粒を形成できるためよい。
【０１１６】
例えば、ＣＶＤ法やスパッタリング法によって、絶縁層２０２上に導電層２２２を覆うように形成した半導体層を結晶化した後、選択的にエッチングすることによって島状の半導体層２０４を形成することができる。島状の半導体層２０４は、導電層２２２の一部、例えば導電層２２２の端部を覆うように形成する。このとき、導電層２２２の端部を緩やかなテーパ形状としておくことで、上層に形成する半導体層２０４の断切れを防止できる。なお、半導体層２０４の膜厚を５０ｎｍ以下とする場合、５０ｎｍ以上の膜厚で半導体層を形成した後、該半導体層をエッチングして薄膜化してもよい。なお、半導体層として、ＳＯＩ基板の単結晶半導体層を用いてもよい。その場合、結晶化等の薄膜プロセスを省略することができる。
【０１１７】
本実施の形態では半導体層２０４として膜厚２０ｎｍの結晶性シリコン層を形成する。
【０１１８】
次に、半導体層２０４上に絶縁層２１１を形成した後、該絶縁層２１１上にゲート電極２１８を形成する（図７（Ｄ）参照）。ここでは、ゲート電極２１８を導電層２１４、導電層２１６の積層構造で形成し、且つ上層の導電層２１６の幅と比較して、下層の導電層２１４の幅が大きくなるように形成する。
【０１１９】
絶縁層２１１は、ＣＶＤ法、スパッタリング法、ＡＬＤ法、高密度プラズマ処理等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて、単層構造又は積層構造で形成する。詳しくは上述の実施の形態１で示した絶縁層１１１と同様に形成すればよく、説明は省略する。絶縁層２１１の膜厚は１ｎｍ乃至１１０ｎｍ、好ましくは２ｎｍ乃至２０ｎｍの範囲で形成する。絶縁層２１１の一部は、後に完成する薄膜トランジスタのゲート絶縁層として機能する。本実施の形態では、絶縁層２１１として酸化窒化シリコン層を膜厚２０ｎｍで形成する。
【０１２０】
導電層２１４、導電層２１６は、ＣＶＤ法やスパッタリング法により導電材料を用いて基板全面に導電層を形成した後、選択的にエッチングして所望の形状に加工することができる。導電材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いることもできる。なお、ここでは導電層２１４、２１６の積層構造を形成している例を示すが、絶縁層２１１上に形成する導電層は単層構造でもよい。また、上層の導電層２１６と比較して下層の導電層２１４の幅を大きく形成している例を示すが、両者の幅が略一致するように形成してもよい。本実施の形態では、下層の導電層の幅が大きい領域が、後にＬＤＤ領域を形成する際のドーピング用マスクとして機能する。導電層（導電層２１４及び導電層２１６の積層構造）は、膜厚５０ｎｍ乃至１０００ｎｍ、好ましくは１００ｎｍ乃至８００ｎｍ、より好ましくは２００ｎｍ乃至５００ｎｍの範囲で形成する。
【０１２１】
次に、半導体層２０４に対して一導電型を付与する不純物元素を第１の濃度で選択的に添加し、一対の低濃度不純物領域２０７と、チャネル形成領域２０６を形成する（図８（Ａ）参照）。ここでは導電層２１６をマスクとして不純物元素を添加し、自己整合的に一対の低濃度不純物領域２０７と、当該一対の低濃度不純物領域２０７の間に位置するチャネル形成領域２０６を形成する。チャネル形成領域２０６の端部は導電層２１６の端部と略一致する。ここで形成される低濃度不純物領域２０７の一部は、後にＬＤＤ領域を形成する。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０１８ｃｍ−３程度となるように添加する。
【０１２２】
次に、半導体層２０４に対して一導電型を付与する不純物元素を第２の濃度で選択的に添加し、一対の高濃度不純物領域２０５と、一対の低濃度不純物領域２０８を形成する（図８（Ｂ）参照）。ここでは、導電層２１４をマスクとして不純物元素を添加し、自己整合的に一対の高濃度不純物領域２０５と、一対の低濃度不純物領域２０８を形成する。ここで形成される高濃度不純物領域２０５はソース領域又はドレイン領域として機能し、低濃度不純物領域２０８はＬＤＤ領域として機能する。一導電型を付与する不純物元素は、前述の低濃度不純物領域２０７を形成する際に添加する元素と同じ導電型の不純物元素を用いることができる。なお、第１の濃度と比較して、第２の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域２０５には、低濃度不純物領域２０８と比較して高い濃度の不純物元素が添加される。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０２１ｃｍ−３程度となるように添加する。
【０１２３】
なお、チャネル形成領域２０６に、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域２０６に所定の濃度の不純物元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態の場合は、ｐ型を付与する元素を用いることができ、例えばボロンを約１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。なお、チャネル形成領域２０６に対する不純物元素の添加は、ゲート電極２１８を形成する前に行えばよい。
【０１２４】
また、半導体層２０４に一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。
【０１２５】
次に、導電層２１４、導電層２１６の側面と接するサイドウォール絶縁層２２０を形成する（図８（Ｃ）参照）。
【０１２６】
サイドウォール絶縁層２２０は、導電層２１４、導電層２１６の積層構造が埋め込まれるように絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして形成することができる。具体的には、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて単層構造又は積層構造の絶縁層を形成し、当該絶縁層を選択的にエッチングして形成することができる。サイドウォール絶縁層２２０は、シリサイド領域を形成する際にシリサイド用マスクとして用いる。
【０１２７】
ここでは、サイドウォール絶縁層２２０は、導電層２１４、２１６の側面と接しない面を湾曲状に形成する例を示している。なお、サイドウォール絶縁層２２０の形状は特に限定されないが、少なくともゲート電極２１８を形成する導電層２１４、２１６の側面を完全に覆うように形成する。また、ここではサイドウォール絶縁層２２０を形成する際のエッチングにより下層の絶縁層２１１もエッチングして、半導体層２０４の一部を選択的に露出させる。具体的にはサイドウォール絶縁層２２０と重ならない領域の高濃度不純物領域２０５を露出させる。なお、エッチング条件によっては高濃度不純物領域２０５上層もエッチングされて膜厚が減少する（膜減りといわれる）ことがある。
【０１２８】
次に、露出させた半導体層２０４上に金属層を形成した後、熱処理により一部をシリサイド化した高濃度不純物領域２１０を形成する（図８（Ｃ）参照）。高濃度不純物領域２１０はシリサイド領域２１３及び非シリサイド領域２０９を有する。
【０１２９】
高濃度不純物領域２１０は、少なくとも露出させた半導体層２０４と接して金属層を形成した後、熱処理することによってシリサイド化することができる。ここで金属層は半導体層と反応してシリサイドを形成する材料、例えばニッケル、チタン、コバルト、白金等の金属元素、又は当該金属元素を含む合金材料等を用いて、スパッタリング法、蒸着法、めっき法等により形成する。なお、金属層を形成する際に、露出させた半導体層上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから金属層を形成する。本実施の形態では、金属層として、膜厚１０ｎｍのニッケル層を形成する。
【０１３０】
熱処理は、ＲＴＡ又はファーネスアニール炉を用いて行うことができる。具体的には、３００℃乃至７００℃の温度範囲で、１０秒乃至１時間、好ましくは２０秒乃至３０分の範囲で行うとよい。熱処理を行うことによって、半導体層２０４及び金属層が接する領域が反応し、該領域の半導体層２０４の一部がシリサイド化してシリサイド領域２１３となる。ここでは、高濃度不純物領域２１０において、サイドウォール絶縁層２２０と重ならない領域は上面から下面までの全体をシリサイド化したシリサイド領域２１３とし、サイドウォール絶縁層２２０と重なる領域はシリサイド化していない非シリサイド領域２０９とする。本実施の形態では、５００℃３０秒の熱処理を行って、ニッケルシリサイド領域２１３と非シリサイド領域とを含む高濃度不純物領域２１０を形成する。
【０１３１】
なお、シリサイド化する領域の形状、膜厚等は、反応させる金属層の膜厚、熱処理の温度、熱処理の時間等を適宜制御することにより、選択することができる。図６（図８（Ｃ））ではサイドウォール絶縁層２２０と重ならない領域の高濃度不純物領域２１０全体をシリサイド化した例を示したが、本発明は特に限定されずシリサイド化しない構成としてもよい。また、サイドウォール絶縁層２２０と重なる領域の高濃度不純物領域２１０はシリサイド化されていない例を示したが、高濃度不純物領域２１０全体（但し、チャネル形成領域２０６はシリサイド化されないようにする）がシリサイド化されてもよい。また、高濃度不純物領域２１０の上面側のみシリサイド化してソース領域又はドレイン領域の低抵抗化を図ることもできるが、コンタクト抵抗の低減も図るため、好ましくは導電層２２２と接する領域がシリサイド化されていることが望ましい。なお、シリサイド化後、未反応の金属層はウェットエッチングやドライエッチングを用いて除去する。
【０１３２】
以上で、半導体層２０４にチャネル形成領域２０６、一対の低濃度不純物領域２０８、一対の高濃度不純物領域２１０が形成される。一対の高濃度不純物領域２１０の間にチャネル形成領域２０６が位置し、高濃度不純物領域２１０とチャネル形成領域２０６の間に、それぞれ接して低濃度不純物領域２０８が形成されている。チャネル形成領域２０６は、半導体層２０４が導電層２１６と重畳する領域に形成される。低濃度不純物領域２０８は、半導体層２０４が導電層２１４と重畳し、導電層２１６と重畳しない領域に形成される。高濃度不純物領域２１０は、半導体層２０４がゲート電極２１８と重畳しない領域に形成される。また、高濃度不純物領域２１０はシリサイド領域２１３及び非シリサイド領域２０９を有する。シリサイド領域２１３はゲート電極２１８及びサイドウォール絶縁層２２０と重ならない領域に位置し、非シリサイド領域２０９はサイドウォール絶縁層２２０と重なりゲート電極２１８と重ならない領域に位置する。
【０１３３】
次に、基板２００上に設けられた絶縁層や導電層等を覆うように絶縁層２２４を形成する。次に、導電層２２２に達する開口を絶縁層２２４に形成した後、当該開口及び絶縁層２２４上に導電層２２６を形成する（図８（Ｄ）参照）。
【０１３４】
導電層２２６は、ソース電極又はドレイン電極として機能する。導電層２２６は、絶縁層２２４に形成された開口を通じて導電層２２２に達する。導電層２２２は、高濃度不純物領域２１０と接している。よって、ソース電極又はドレイン電極として機能する導電層２２６及びソース領域又はドレイン領域として機能する高濃度不純物領域２１０は、接続配線として機能する導電層２２２を間に介して電気的に接続される。
【０１３５】
絶縁層２２４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法、塗布法、又はこれらの方法を用いて形成した絶縁層を組み合わせて、単層構造又は積層構造で形成する。例えば、絶縁層２２４は、ＣＶＤ法、スパッタリング法、又はＡＬＤ法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料を用いて形成する。また、絶縁層２２４は、塗布法により、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成することもできる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層２２４は、ＣＶＤ法やスパッタリング法、ＡＬＤ法等を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行ってもよい。なお、ここでは、ゲート電極２１８等の上層に単層構造の絶縁層２２４を形成しているが、２層以上の積層構造としてもよい。絶縁層を積層構造にする場合、下層の絶縁層（ゲート電極等と接する側）は無機絶縁材料を用いて形成するのが好ましい。
【０１３６】
ソース電極又はドレイン電極を形成する導電層２２６は、ＣＶＤ法やスパッタリング法により、導電材料を用いて単層構造又は積層構造で形成する。導電材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）又はネオジム（Ｎｄ）から選ばれる金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。導電層２２６は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層２２６を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。導電層２２６は、膜厚５０ｎｍ乃至１０００ｎｍ、好ましくは１００ｎｍ乃至８００ｎｍ、より好ましくは２００ｎｍ乃至５００ｎｍの範囲で形成するとよい。なお、絶縁層２２４に形成された開口の底面に自然酸化膜が形成されている場合は、自然酸化膜を除去してから導電層２２６を形成する。
【０１３７】
絶縁層２２４に形成する開口は、少なくともその一部が導電層２２２と重畳するように形成する。例えば絶縁層２２４を選択的にレジストマスクで覆い、該レジストマスクに覆われていない領域をエッチングすることによって形成することができる。開口はウェットエッチング法を用いて形成することもできるが、好ましくはドライエッチング法を用いると微細加工を行いやすい。また、ドライエッチングを行って開口を形成した後、ウェットエッチングを行って反応生成物の除去等を行ってもよい。開口形成後、レジストマスクは除去する。また、アブレーション現象を利用して、レーザビームを選択的に照射することにより直接開口を形成してもよい。
【０１３８】
また、絶縁層２２４に形成する開口は、該開口の底面で導電層２２２が露出されるように形成する。このとき、導電層２２２の一部がエッチングされる場合もあるが、少なくとも開口底面には導電層２２２が残存するようにする。そして、絶縁層２２４に形成された開口に導電層２２６を形成する。導電層２２２は開口を通じて導電層２２６と接する。また、導電層２２２は高濃度不純物領域２１０と接している。よって、導電層２２６及び高濃度不純物領域２１０は、導電層２２２を介して電気的に接続される。絶縁層２２４に開口を形成する際のエッチングにより一部が消失するような半導体層の膜厚とする場合でも、このような構成とすることで、導電層２２２を用いて良好にコンタクトを取ることができる。よって、完成する半導体装置の信頼性向上を実現できる。また、好ましくは、導電層２２２が半導体層２０４と重ならない領域に開口が達するように形成するとよい。このような構成とすることで、半導体層の消失も防ぐことができるためである。
【０１３９】
また、本実施の形態では、高濃度不純物領域２１０はシリサイド化された領域を有しており、該シリサイド化された領域（シリサイド領域２１３）と導電層２２２が接している。よって、導電層及び半導体層のコンタクト抵抗を低減することができる。その結果、オン電流の低下による半導体装置の動作特性の劣化を防止することができる。
【０１４０】
本発明を適用することで、導電層及び半導体層の電気的接触を良好にすることができる。よって、半導体装置の信頼性を向上させることができる。また、接続配線として機能する導電層上に半導体層を形成するため、エッチング等で半導体層にダメージを与えることを防止することができる。
【０１４１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１４２】
（実施の形態３）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。具体的には、上記実施の形態２の構成において、接続配線として機能する導電層と半導体層の間に絶縁層を設け、該絶縁層に形成した開口を通じて接続配線として機能する導電層及び半導体層を接して接続させる例を示す。なお、上記実施の形態１、２と重複する構成は、簡略化及び一部省略して説明する。
【０１４３】
図９に、本実施の形態に係る半導体装置の主要な構成を説明するための上面図及び断面図を示す。図９は、特に薄膜トランジスタの構成を示しており、図９（Ａ）は上面図、図９（Ｂ）は図９（Ａ）における破線ｘｙ間の断面図、図９（Ｃ）は図９（Ａ）における破線ｏｐ間の断面図を示している。図９（Ａ）では一部薄膜等を省略している。なお、ここで示す図面は一例であり、所望のレイアウトにより適宜変更されうるものとする。
【０１４４】
図９に示す半導体装置は、基板３００上に絶縁層３０２を介して設けられた薄膜トランジスタを有している。薄膜トランジスタは、絶縁層３０２上に設けられた導電層３２２と、絶縁層３０２及び導電層３２２上に設けられた絶縁層３２８と、島状に設けられ、且つ絶縁層３２８に形成された開口を通じて一部が導電層３２２に接して設けられた半導体層３０４と、半導体層３０４上に設けられた絶縁層３１２と、当該絶縁層３１２を介して半導体層３０４上に設けられた導電層３１４、導電層３１６と、導電層３１４、３１６の側面と接して設けられた絶縁層３２０と、を有している。半導体層３０４に接して一対の導電層３２２が設けられており、一対の導電層３２２は、それぞれ半導体層３０４が有する一対の不純物領域３１０に接している。また、ここでは一対の導電層３２２の間に絶縁層３２８が設けられ、該絶縁層３２８上に半導体層３０４が設けられている態様を示している。半導体層３０４と導電層３２２とは、開口を通じて接する部分以外では、絶縁層３２８により分離されている。また、半導体層３０４や導電層３１６等を覆うように絶縁層３２４が設けられ、該絶縁層３２４および３２８には導電層３２２に達する開口が形成されている。絶縁層３２４および３２８に形成された開口には導電層３２６が形成されており、該導電層３２６は開口を通じて導電層３２２に接する。導電層３２６及び半導体層３０４は、導電層３２２を間に介して電気的に接続されている。
【０１４５】
以下、図９に示す半導体装置の作製方法の一例に関して、図面を用いて説明する。
【０１４６】
基板３００上に絶縁層３０２を介して基板全面に導電層を形成した後、該導電層を選択的にエッチングして所望の形状に加工して導電層３２２を形成する。次に、絶縁層３０２及び導電層３２２上を覆うように絶縁層３２７を形成する（図１０（Ａ）参照）。基板３００、絶縁層３０２、導電層３２２は、上述の実施の形態２で示した基板２００、絶縁層２０２、導電層２２２の説明に準じるため、省略する。
【０１４７】
絶縁層３２７は、ＣＶＤ法、スパッタリング法、又はＡＬＤ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料を用いて形成する。絶縁層３２７は、膜厚１ｎｍ乃至２００ｎｍの範囲で形成する。このとき、導電層３２２の端部を緩やかなテーパ形状としておくことで、上層に形成する絶縁層３２７の被覆不良を防止できる。本実施の形態では、絶縁層３２７として膜厚１００ｎｍの酸化窒化シリコン層を形成する。
【０１４８】
次に、絶縁層３２７を選択的にエッチングして導電層３２２の一部を露出させ、絶縁層３２８を形成する（図１０（Ｂ）参照）。
【０１４９】
例えば、絶縁層３２７を選択的にレジストマスクで覆い、該レジストマスクに覆われていない領域をエッチングすることで、導電層３２２の一部を露出させた絶縁層３２８を形成することができる。エッチングは、ドライエッチング法を用いてもウェットエッチング法を用いてもよい。また、アブレーション現象を利用して、レーザビームを選択的に照射することにより直接開口を形成してもよい。
【０１５０】
次に、絶縁層３２８上に島状の半導体層３０４を形成する。このとき、半導体層３０４は、露出された導電層３２２上に接するように形成する（図１０（Ｃ）参照）。
【０１５１】
半導体層３０４は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。半導体層３０４は膜厚５ｎｍ乃至１５０ｎｍの範囲、好ましくは１０ｎｍ乃至２５ｎｍの範囲で形成する。半導体層の結晶法等の詳細な説明は、上述の実施の形態１で示した半導体層１０４に関する説明に準じる。好ましくはＣＷレーザや繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いたレーザ結晶化を適用すると、一方向に長い結晶粒を形成できるためよい。
【０１５２】
例えば、ＣＶＤ法やスパッタリング法によって、絶縁層３２８上に形成した半導体層を結晶化した後、選択的にエッチングすることによって島状の半導体層３０４を形成することができる。なお、島状の半導体層３０４は、導電層３２２の露出部と接するように形成する。なお、半導体層３０４の膜厚を５０ｎｍ以下とする場合、５０ｎｍ以上の膜厚で半導体層を形成した後、該半導体層をエッチングして薄膜化してもよい。
【０１５３】
本実施の形態では、半導体層３０４として膜厚２０ｎｍの結晶性シリコン層を形成する。本形態では、導電層３２２を覆うように絶縁層３２８を設けており、半導体層３０４と導電層３２２は、開口を除いて絶縁層３２８により分離されている。このような構成にすることで、導電層３２２を構成する導電材料が、半導体層３０４へ溶け出すなどの不良を抑えることができる。また、導電層３２２は、露出させる部分を除いて絶縁層３２８で覆われており、半導体層３０４を形成する際に受けるダメージを防ぐことができる。
【０１５４】
次に、半導体層３０４上に絶縁層３１２を形成した後、該絶縁層３１２上にゲート電極３１８を形成する導電層３１４、導電層３１６の積層構造を形成する。次に、ゲート電極３１８をマスクとして第１の濃度で一導電型を付与する不純物元素を添加した後、ゲート電極３１８及び絶縁層３１２の側面と接するサイドウォール絶縁層３２０を形成し、該サイドウォール絶縁層３２０及びゲート電極３１８をマスクとして第２の濃度で一導電型を付与する不純物元素の添加を行って、自己整合的に一対の高濃度不純物領域３１０と、一対の低濃度不純物領域３０８と、チャネル形成領域３０６を形成する。ここで、第１の濃度の不純物元素及び第２の濃度の不純物元素は、同じ導電型の不純物元素を添加し、例えばｐ型を付与する不純物元素であるボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ｎ型を付与する不純物元素であるリン（Ｐ）、ヒ素（Ａｓ）等を添加することができる。なお、第１の濃度と比較して、第２の濃度を高くする。また、サイドウォール絶縁層３２０を形成する際のエッチングにより、サイドウォール絶縁層３２０と重ならない領域の半導体層３０４（ここでは高濃度不純物領域３１０）を露出させる。
【０１５５】
次に、少なくとも露出した領域の高濃度不純物領域３１０に接して金属層を形成した後、熱処理を行って金属層が接する領域の高濃度不純物領域３１０をシリサイド化させる。ここでは、高濃度不純物領域３１０全体がシリサイド化される例を示す（図１０（Ｄ）参照）。島状の半導体層３０４を形成した後、半導体層３０４にチャネル形成領域３０６、低濃度不純物領域３０８、シリサイド化した高濃度不純物領域３１０を形成するまでは、上述の実施の形態１の絶縁層１１２、導電層１１４、導電層１１６、サイドウォール絶縁層１２０、半導体層１０４等の説明に準じるため、省略する。
【０１５６】
なお、チャネル形成領域３０６にトランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域３０６に対する不純物元素の添加は、ゲート電極３１８を形成する前に行えばよい。
【０１５７】
また、一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化してもよい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができ、４００℃乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行えばよい。また、熱処理は窒素雰囲気下で行うことが好ましい。
【０１５８】
また、ここでは高濃度不純物領域３１０全体をシリサイド化する例を示したが、本発明は特に限定されない。高濃度不純物領域３１０はシリサイド化しなくともよいし、一部をシリサイド化する構成としてもよい。また、サイドウォール絶縁層３２０下（但し、チャネル形成領域３０６は除く）までシリサイド化されていてもよい。
【０１５９】
次に、基板３００上に設けられた絶縁層や導電層等を覆うように絶縁層３２４を形成する。次に、導電層３２２に達する開口を絶縁層３２４及び絶縁層３２８に形成した後、当該開口及び絶縁層３２４上に導電層３２６を形成する（図１０（Ｄ）参照）。
【０１６０】
導電層３２６は、ソース電極又はドレイン電極として機能する。導電層３２６は、絶縁層３２４及び絶縁層３２８に形成された開口を通じて導電層３２２に達する。導電層３２２は、高濃度不純物領域３１０と接している。よって、ソース電極又はドレイン電極として機能する導電層３２６及びソース領域又はドレイン領域として機能する高濃度不純物領域３１０は、接続配線として機能する導電層３２２を間に介して電気的に接続される。
【０１６１】
絶縁層３２４、導電層３２６は、上述の実施の形態２で示した絶縁層２２４、導電層２２６に準じるため、説明は省略する。
【０１６２】
絶縁層３２４、絶縁層３２８に形成する開口は、少なくともその一部が導電層３２２と重畳するように形成する。例えば絶縁層３２４を選択的にレジストマスクで覆い、該レジストマスクに覆われていない領域をエッチングすることによって形成することができる。開口はウェットエッチング法を用いて形成することもできるが、好ましくはドライエッチング法を用いると微細加工を行いやすい。また、ドライエッチングを行って開口を形成した後、ウェットエッチングを行って反応生成物の除去等を行ってもよい。開口形成後、レジストマスクは除去する。また、アブレーション現象を利用して、レーザビームを選択的に照射することにより直接開口を形成してもよい。
【０１６３】
また、絶縁層３２４、絶縁層３２８に形成する開口は、該開口の底面で導電層３２２が露出されるように形成する。このとき、導電層３２２の一部がエッチングされる場合もあるが、少なくとも開口底面には導電層３２２が残存するようにする。そして、絶縁層３２４、絶縁層３２８に形成された開口に導電層３２６を形成する。導電層３２２は開口を通じて導電層３２６と接する。また、導電層３２２は高濃度不純物領域３１０と接している。よって、導電層３２６及び高濃度不純物領域３１０は、導電層３２２を間に介して電気的に接続される。好ましくは、導電層３２２が半導体層３０４と重ならない領域で、導電層３２２に開口が達するように形成するとよい。このような構成とすることで、半導体層の消失を防ぎ、且つ導電層及び半導体層の良好なコンタクトを取ることができる。よって、完成する半導体装置の信頼性を向上させることができる。
【０１６４】
また、導電層３２６は、絶縁層３２８が形成されていない領域で、絶縁層３２４に形成された開口を介して半導体層３０４と電気的に接続させることも可能である。この場合、絶縁層３２４に開口を形成する際のエッチングにより半導体層の一部が消失するような半導体層の膜厚とする場合でも、導電層３２２を用いて良好にコンタクトを取ることができる。
【０１６５】
また、本実施の形態では、接続配線として機能する導電層３２２と半導体層３０４との間に絶縁層３２８が設けられている。具体的には、導電層３２２を覆って開口を有する絶縁層３２８が設けられており、前記開口で導電層３２２の一部が露出している。半導体層３０４は、導電層３２２と当該導電層３２２を覆う絶縁層３２８上に設けられている。また、絶縁層３２８の有する開口を通じて、半導体層３０４と導電層３２２が接している。半導体層３０４と導電層３２２とは、開口を通じて接する部分以外では、絶縁層３２８により分離されている。なお、絶縁層３２８が存在することにより、導電層３２２を接することなく半導体層３０４下を横断するように設けることも可能になり、多層配線として集積化を図ることも可能になる。
【０１６６】
また、高濃度不純物領域３１０はシリサイド化されており、該シリサイド化された高濃度不純物領域３１０と導電層３２２が接している。よって、導電層及び半導体層のコンタクト抵抗を低減することができる。その結果、オン電流の低下による半導体装置の動作特性の劣化を防止することができる。
【０１６７】
本発明を適用することで、導電層及び半導体層の電気的接触を良好にすることができる。よって、信頼性の向上した半導体装置を提供できる。また、多層配線構造を可能とするため、より集積化することもできる。
【０１６８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１６９】
（実施の形態４）
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法の例について、図１４乃至図１８を用いて説明する。具体的には、異なる導電型の薄膜トランジスタを複数具備する半導体装置の例を示す。
【０１７０】
図１４、図１５は、本実施の形態で示す半導体装置の上面図及び断面図であり、複数の薄膜トランジスタ（以下、ＴＦＴともいう）を具備する半導体装置の例を示している。図１４は上面図、図１５（Ａ）は図１４における破線Ａ１Ｂ１間の断面図を示し、図１５（Ｂ）は図１４における破線Ａ２Ｂ２間の断面図を示している。なお、図１４は、一部薄膜等の構成要素を省略している。なお、ここで示す図面は一例であり、所望のレイアウトにより適宜変更されうるものとする。
【０１７１】
図１５に示す半導体装置は、基板８００上に絶縁層８０２を介して設けられたＴＦＴ７１０、ＴＦＴ７２０、ＴＦＴ７４０、ＴＦＴ７５０を有している。ＴＦＴ７１０及びＴＦＴ７２０は導電層８５４を介して電気的に接続されたＣＭＯＳトランジスタ７３０を形成している。また、ＴＦＴ７４０及びＴＦＴ７５０は導電層８４４を介して電気的に接続されたＣＭＯＳトランジスタ７６０を形成している。
【０１７２】
ＣＭＯＳトランジスタ７３０は、基板８００上に絶縁層８０２を介して設けられた導電層８５２、導電層８５４、導電層８５６と、該導電層８５２、８５４、８５６上を覆うように設けられた絶縁層８３５と、絶縁層８３５に形成された開口を通じて導電層８５２、８５４と接続されるＴＦＴ７１０と、絶縁層８３５に形成された開口を通じて導電層８５４、導電層８５６と接続されるＴＦＴ７２０と、を有している。また、ＴＦＴ７１０、ＴＦＴ７２０上を覆うように絶縁層８３６、絶縁層８３８が設けられ、該絶縁層８３６、絶縁層８３８には導電層８５２、８５４、８５６に達する開口が形成されている。導電層８５２に達する開口には導電層８４０が形成されており、該導電層８４０は開口を通じて導電層８５２に接する。導電層８５４に達する開口には導電層８４１が形成されており、該導電層８４１は開口を通じて導電層８５４に接する。また、導電層８５４に達する他の開口には導電層８４２が形成されており、該導電層８４２は開口を通じて導電層８５４に接する。導電層８５６に達する開口には導電層８４３が形成されており、該導電層８４３は開口を通じて導電層８５６に接する。導電層８４０、８４１、８４２、８４３はソース電極又はドレイン電極として機能する。
【０１７３】
ＴＦＴ７１０は、絶縁層８３５上に島状に設けられた半導体層８０５と、当該半導体層８０５上に絶縁層８２２を介して設けられたゲート電極を形成する導電層８２３、導電層８２５と、当該導電層８２３及び導電層８２５の側面と接して設けられたサイドウォール絶縁層８２７と、を有している。
【０１７４】
島状に設けられた半導体層８０５は、チャネル形成領域８０６と、ＬＤＤ領域として機能する一対の低濃度不純物領域８０８と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域８１０と、を有する。チャネル形成領域８０６は、絶縁層８２２を介して導電層８２３、８２５と重畳する領域の半導体層８０５に形成されている。低濃度不純物領域８０８は、絶縁層８２２を介してサイドウォール絶縁層８２７と重畳する領域の半導体層８０５に形成されている。高濃度不純物領域８１０は、絶縁層８２２を介して導電層８２３、導電層８２５及びサイドウォール絶縁層８２７と重畳しない領域の半導体層８０５に形成されている。つまり、半導体層８０５は、導電層８２３、８２５と重畳する領域にチャネル形成領域８０６が形成され、該重畳領域の外側に不純物領域（ここでは低濃度不純物領域８０８、高濃度不純物領域８１０）が形成されている。また、ここで示す高濃度不純物領域８１０は、全体がシリサイド化されているものとする。
【０１７５】
チャネル形成領域８０６は一対の高濃度不純物領域８１０の間に位置しており、低濃度不純物領域８０８はチャネル形成領域８０６と高濃度不純物領域８１０の間にそれぞれ位置している。つまり、チャネル形成領域８０６は、一対の高濃度不純物領域８１０の間、及び一対の低濃度不純物領域８０８の間に位置しており、且つ一対の低濃度不純物領域８０８に接して形成されている。また、高濃度不純物領域８１０は、低濃度不純物領域８０８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。
【０１７６】
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層８０５と、サイドウォール絶縁層８２７及びゲート電極を形成する導電層８２３、８２５が重なる領域のみに形成されている。なお、半導体層をシリサイド化しない場合には、ゲート絶縁層として機能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、半導体層８０５に形成された高濃度不純物領域８１０の一部は、絶縁層８３５に形成された開口を通じて導電層８５２、導電層８５４と接している。よって、半導体層８０５に形成された高濃度不純物領域８１０は、導電層８５２を間に介して導電層８４０と電気的に接続され、導電層８５４を間に介して導電層８４１と電気的に接続される。導電層８５２、導電層８５４は接続配線として機能する。
【０１７７】
ＴＦＴ７２０は、絶縁層８３５上に島状に設けられた半導体層８１３と、当該半導体層８１３上に絶縁層８２２を介して設けられたゲート電極を形成する導電層８２４、導電層８２６と、当該導電層８２４及び導電層８２６の側面と接して設けられたサイドウォール絶縁層８２８と、を有している。
【０１７８】
島状に設けられた半導体層８１３は、チャネル形成領域８１４と、ＬＤＤ領域として機能する一対の低濃度不純物領域８１６と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域８１８と、を有する。チャネル形成領域８１４は、絶縁層８２２を介して導電層８２４、８２６と重畳する領域の半導体層８１３に形成されている。低濃度不純物領域８１６は、絶縁層８２２を介してサイドウォール絶縁層８２８と重畳する領域の半導体層８１３に形成されている。高濃度不純物領域８１８は、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８と重畳しない領域の半導体層８１３に形成されている。つまり、半導体層８１３は、導電層８２４、８２６と重畳する領域にチャネル形成領域８１４が形成され、該重畳領域の外側に不純物領域（ここでは低濃度不純物領域８１６、高濃度不純物領域８１８）が形成されている。また、ここで示す高濃度不純物領域８１８は、全体がシリサイド化されているものとする。
【０１７９】
チャネル形成領域８１４は一対の高濃度不純物領域８１８の間に位置しており、低濃度不純物領域８１６はチャネル形成領域８１４と高濃度不純物領域８１８の間にそれぞれ位置している。つまり、チャネル形成領域８１４は、一対の高濃度不純物領域８１８の間、及び一対の低濃度不純物領域８１６の間に位置しており、且つ一対の低濃度不純物領域８１６に接して形成されている。また、高濃度不純物領域８１８は、低濃度不純物領域８１６と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。
【０１８０】
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層８１３と、サイドウォール絶縁層８２８及びゲート電極を形成する導電層８２４、８２６が重なる領域のみに形成されている。なお、半導体層をシリサイド化しない場合には、ゲート絶縁層として機能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、半導体層８１３に形成された高濃度不純物領域８１８の一部は、絶縁層８３５に形成された開口を通じて導電層８５４、導電層８５６と接している。よって、半導体層８１３に形成された高濃度不純物領域８１８は、導電層８５４を間に介して導電層８４２と電気的に接続され、導電層８５６を間に介して導電層８４３と電気的に接続される。導電層８５４、導電層８５６は接続配線として機能する。
【０１８１】
なお、ＴＦＴ７１０が有する半導体層８０５及びＴＦＴ７２０が有する半導体層８１３には、相異なる導電型の不純物元素が添加されているものとする。つまり、低濃度不純物領域８０８及び高濃度不純物領域８１０は、低濃度不純物領域８１６及び高濃度不純物領域８１８と異なる導電型を付与する不純物元素が添加されているものとする。
【０１８２】
ＴＦＴ７２０を構成する半導体層８１３に形成された高濃度不純物領域８１８は、ＴＦＴ７１０を構成する半導体層８０５に形成された高濃度不純物領域８１０と、接続配線として機能する導電層８５４を間に介して電気的に接続され、ＣＭＯＳトランジスタ７３０を形成している。
【０１８３】
ＣＭＯＳトランジスタ７６０は、基板８００上に絶縁層８０２を介して設けられた導電層８５８、導電層８６０、導電層８６２と、導電層８６４と、導電層８５８、８６０、８６２、８６４上を覆うように設けられた絶縁層８３５と、絶縁層８３５に形成された開口を通じて導電層８５８、８６０と接続されるＴＦＴ７４０と、絶縁層８３５に形成された開口を通じて導電層８６２、導電層８６４と接続されるＴＦＴ７５０と、を有している。また、ＴＦＴ７４０、ＴＦＴ７５０上を覆うように絶縁層８３６、絶縁層８３８が設けられ、該絶縁層８３６、絶縁層８３８には導電層８５８、８６０、８６２、８６４に達する開口が形成されている。導電層８５８に達する開口には導電層８４６が形成されており、該導電層８４６は開口を通じて導電層８５８に接する。導電層８６０に達する開口と導電層８６２に達する開口には導電層８４４が形成されており、該導電層８４４は開口を通じて導電層８６０と導電層８６２に接する。導電層８６４に達する開口には導電層８４５が形成されており、該導電層８４５は開口を通じて導電層８６４に接する。導電層８４４、８４５、８４６はソース電極又はドレイン電極として機能する。
【０１８４】
ＴＦＴ７４０は、絶縁層８３５上に島状に設けられた半導体層９０５と、当該半導体層９０５上に絶縁層８２２を介して設けられたゲート電極を形成する導電層８２３、導電層８２５と、当該導電層８２３及び導電層８２５の側面と接して設けられたサイドウォール絶縁層８２７と、を有している。
【０１８５】
島状に設けられた半導体層９０５は、チャネル形成領域９０６と、ＬＤＤ領域として機能する一対の低濃度不純物領域９０８と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域９１０と、を有する。チャネル形成領域９０６は、絶縁層８２２を介して導電層８２３、８２５と重畳する領域の半導体層９０５に形成されている。低濃度不純物領域９０８は、絶縁層８２２を介してサイドウォール絶縁層８２７と重畳する領域の半導体層９０５に形成されている。高濃度不純物領域９１０は、絶縁層８２２を介して導電層８２３、導電層８２５及びサイドウォール絶縁層８２７と重畳しない領域の半導体層９０５に形成されている。つまり、半導体層９０５は、導電層８２３、８２５と重畳する領域にチャネル形成領域９０６が形成され、該重畳領域の外側に不純物領域（ここでは低濃度不純物領域９０８、高濃度不純物領域９１０）が形成されている。また、ここで示す高濃度不純物領域９１０は、全体がシリサイド化されているものとする。
【０１８６】
チャネル形成領域９０６は一対の高濃度不純物領域９１０の間に位置しており、低濃度不純物領域９０８はチャネル形成領域９０６と高濃度不純物領域９１０の間にそれぞれ位置している。つまり、チャネル形成領域９０６は、一対の高濃度不純物領域９１０の間、及び一対の低濃度不純物領域９０８の間に位置しており、且つ一対の低濃度不純物領域９０８に接して形成されている。また、高濃度不純物領域９１０は、低濃度不純物領域９０８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。
【０１８７】
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層９０５と、サイドウォール絶縁層８２７及びゲート電極を形成する導電層８２３、８２５が重なる領域のみに形成されている。なお、半導体層をシリサイド化しない場合には、ゲート絶縁層として機能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、半導体層９０５に形成された高濃度不純物領域９１０の一部は、絶縁層８３５に形成された開口を通じて導電層８５８、導電層８６０と接している。よって、半導体層９０５に形成された高濃度不純物領域９１０は、導電層８５８を間に介して導電層８４６と電気的に接続され、導電層８６０を間に介して導電層８４４と電気的に接続される。導電層８５８、導電層８６０は接続配線として機能する。
【０１８８】
ＴＦＴ７５０は、絶縁層８３５上に島状に設けられた半導体層９１３と、当該半導体層９１３上に絶縁層８２２を介して設けられたゲート電極を形成する導電層８２４、導電層８２６と、当該導電層８２４及び導電層８２６の側面と接して設けられたサイドウォール絶縁層８２８と、を有している。
【０１８９】
島状に設けられた半導体層９１３は、チャネル形成領域９１４と、ＬＤＤ領域として機能する一対の低濃度不純物領域９１６と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域９１８と、を有する。チャネル形成領域９１４は、絶縁層８２２を介して導電層８２４、８２６と重畳する領域の半導体層９１３に形成されている。低濃度不純物領域９１６は、絶縁層８２２を介してサイドウォール絶縁層８２８と重畳する領域の半導体層９１３に形成されている。高濃度不純物領域９１８は、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８と重畳しない領域の半導体層９１３に形成されている。つまり、半導体層９１３は、導電層８２４、８２６と重畳する領域にチャネル形成領域９１４が形成され、該重畳領域の外側に不純物領域（ここでは低濃度不純物領域９１６、高濃度不純物領域９１８）が形成されている。また、ここで示す高濃度不純物領域９１８は、全体がシリサイド化されているものとする。
【０１９０】
チャネル形成領域９１４は一対の高濃度不純物領域９１８の間に位置しており、低濃度不純物領域９１６はチャネル形成領域９１４と高濃度不純物領域９１８の間にそれぞれ位置している。つまり、チャネル形成領域９１４は、一対の高濃度不純物領域９１８の間、及び一対の低濃度不純物領域９１６の間に位置しており、且つ一対の低濃度不純物領域９１６に接して形成されている。また、高濃度不純物領域９１８は、低濃度不純物領域９１６と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。
【０１９１】
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層９１３と、サイドウォール絶縁層８２８及びゲート電極を形成する導電層８２４、８２６が重なる領域のみに形成されている。なお、半導体層をシリサイド化しない場合には、ゲート絶縁層として機能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、半導体層９１３に形成された高濃度不純物領域９１８の一部は、絶縁層８３５に形成された開口を通じて導電層８６２、導電層８６４と接している。よって、半導体層９１３に形成された高濃度不純物領域９１８は、導電層８６２を間に介して導電層８４４と電気的に接続され、導電層８６４を間に介して導電層８４５と電気的に接続される。導電層８６２、導電層８６４は接続配線として機能する。
【０１９２】
なお、ＴＦＴ７４０が有する半導体層９０５及びＴＦＴ７５０が有する半導体層９１３には、相異なる導電型の不純物元素が添加されているものとする。つまり、低濃度不純物領域９０８及び高濃度不純物領域９１０は、低濃度不純物領域９１６及び高濃度不純物領域９１８と異なる導電型を付与する不純物元素が添加されているものとする。
【０１９３】
ＴＦＴ７５０を構成する半導体層９１３に形成された高濃度不純物領域９１８は、ＴＦＴ７４０を構成する半導体層９０５に形成された高濃度不純物領域９１０と、ソース電極又はドレイン電極として機能する導電層８４４を間に介して電気的に接続され、ＣＭＯＳトランジスタ７６０を形成している。
【０１９４】
導電層８２３及び導電層８２５の積層構造が形成するゲート電極は、島状の半導体層８０５、９０５をそれぞれ横断するように設けられている。また、導電層８２３及び導電層８２５の側面に接してサイドウォール絶縁層８２７が設けられている。同様に、導電層８２４及び導電層８２６の積層構造が形成するゲート電極は、島状の半導体層８１３、９１３をそれぞれ横断するように設けられている。また、導電層８２４及び導電層８２６の側面に接してサイドウォール絶縁層８２８が設けられている。なお、ここではゲート電極を２層の導電層の積層構造で形成する例を示したが、本発明は特に限定されず、ゲート電極は単層構造でもよいし、３層以上の積層構造でもよい。また、ゲート電極を積層構造にする場合、下層の導電層の幅が大きくなるようにしてもよい。さらに、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、後にシリサイド化を行わない場合には、サイドウォール絶縁層８２７、８２８を形成しなくともよい。
【０１９５】
次に、図１４、１５で示した半導体装置の作製方法の一例に関して、図面を用いて説明する。ここでは、図１５（Ａ）に示したＣＭＯＳトランジスタ７３０の作製方法の一例に関して説明する。
【０１９６】
まず、基板８００上に絶縁層８０２を介して導電層８５２、８５４、８５６を形成する（図１６（Ａ）参照）。
【０１９７】
基板８００は、絶縁表面を有する基板を用いればよい。例えばガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
【０１９８】
絶縁層８０２は、ＣＶＤ法やスパッタリング法やＡＬＤ法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層８０２は、基板８００から半導体層へアルカリ金属等が拡散し、半導体層が汚染することを防ぐブロッキング層として機能する。また、基板８００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層８０２は、基板８００からの不純物拡散や基板８００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を単層構造としているが、２層以上の積層構造としてもよい。
【０１９９】
導電層８５２、８５４、８５６は、ＣＶＤ法やスパッタリング法により、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料等の導電材料を用いて基板全面に導電層を形成した後、該導電層を選択的にエッチングして所望の形状に加工する。好ましくは、導電層８５２、８５４、８５６の端部がテーパ形状となるように加工する。
【０２００】
次に、絶縁層８０２及び導電層８５２、８５４、８５６上を覆うように絶縁層８３５を形成する。該絶縁層８３５を選択的にエッチングして導電層８５２、８５４、８５６の一部を露出させた後、島状の半導体層８０５、島状の半導体層８１３を形成する（図１６（Ｂ）参照）。このとき、半導体層８０５の一部は、露出させた導電層８５２、導電層８５４と接するように形成する。つまり、半導体層８０５は絶縁層８３５に形成された開口を通じて導電層８５２、導電層８５４とそれぞれ接するように形成する。また、半導体層８１３の一部は、露出させた導電層８５４、導電層８５６と接するように形成する。つまり、半導体層８１３は絶縁層８３５に形成された開口を通じて導電層８５４、導電層８５６とそれぞれ接するように形成する。
【０２０１】
絶縁層８３５は、ＣＶＤ法、スパッタリング法、又はＡＬＤ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料を用いて形成する。
【０２０２】
半導体層８０５、８１３は、ＣＶＤ法やスパッタリング法を用いて、シリコン、ゲルマニウム、シリコンゲルマニウム等のシリコンを主成分とする材料を用いて形成するのが好ましい。例えば、半導体層８０５、８１３は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって、島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、又はこれらの方法を組み合わせて行うことができる。なお、レーザ結晶化法を行う場合、ＣＷレーザや繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いると、一方向に長い結晶粒を形成することができるため好ましい。
【０２０３】
半導体層８０５、８１３は膜厚５ｎｍ乃至１５０ｎｍの範囲、好ましくは１０ｎｍ乃至２５ｎｍの範囲で形成する。なお、半導体層の膜厚を５０ｎｍ以下とする場合、５０ｎｍ以上の膜厚で半導体層を形成した後、該半導体層をエッチングして薄膜化してもよい。
【０２０４】
また、半導体層８０５、８１３は、端部がテーパ形状となるように形成してもよいし、垂直形状となるように形成してもよい。半導体層の端部の形状は、エッチング条件を適宜選択することにより制御することができる。
【０２０５】
次に、半導体層８０５及び半導体層８１３上に絶縁層８２２を形成する（図１６（Ｃ）参照）。
【０２０６】
絶縁層８２２は、ＣＶＤ法やスパッタリング法、ＡＬＤ法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。絶縁層８２２は、上述した材料のうち１つ又は複数を用いて単層構造又は積層構造で形成する。また、絶縁層８２２は、高密度プラズマ処理による半導体層８０５、８１３の固相酸化若しくは固相窒化で形成してもよい。絶縁層８２２はゲート絶縁層として機能する。
【０２０７】
なお、後に完成する薄膜トランジスタの閾値電圧を制御するため、半導体層８０５、８１３に低濃度の一導電型を付与する不純物元素を添加してもよい。この場合は、完成する薄膜トランジスタのチャネル形成領域にも不純物元素が添加されることになる。一導電型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物元素を用いることができる。例えば、不純物元素として、ボロンを１×１０１６ｃｍ−３乃至１×１０１８ｃｍ−３の濃度で半導体層８０５、８１３に含まれるように添加することが可能である。このとき、半導体層８０５、８１３には、異なる濃度の不純物元素を添加してもよいし、異なる導電型の不純物元素を添加してもよい。
【０２０８】
次に、絶縁層８２２を介して半導体層８０５、半導体層８１３上に、ゲート電極として機能する導電層８２３及び導電層８２５、並びに導電層８２４及び導電層８２６を、それぞれ積層形成する（図１６（Ｄ）参照）。
【０２０９】
ゲート電極を形成する導電層は、ＣＶＤ法やスパッタリング法により、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電層を形成した後、当該導電層を選択的にエッチングして形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。なお、ゲート電極を形成する導電層は単層構造でも３層以上の積層構造でもよい。また、導電層の側面をテーパ形状としてもよい。ゲート電極を導電層の積層構造とする場合、下層の導電層の幅を大きくしてもよいし、各層の側面を異なる角度のテーパ形状としてもよい。
【０２１０】
本実施の形態では、導電層の積層構造を基板上全面に成膜した後、該導電層を選択的にエッチングして所望の形状に加工して導電層８２３及び導電層８２５の積層構造、並びに導電層８２４及び導電層８２６の積層構造を形成している。
【０２１１】
次に、半導体層８１３上を覆うようにレジストマスク８７０を選択的に形成し、当該レジストマスク８７０、導電層８２３及び導電層８２５をマスクとして、半導体層８０５に第１の濃度の一導電型を付与する不純物元素８５１を添加して、不純物領域８０７を形成する（図１７（Ａ）参照）。ここでは、導電層８２３、８２５をマスクとして不純物元素８５１を添加し、自己整合的に一対の不純物領域８０７と、当該一対の不純物領域８０７の間に位置するチャネル形成領域８０６を形成する。不純物領域８０７は、半導体層８０５が導電層８２３、８２５と重ならない領域に形成される。また、導電層８２３、８２５下の半導体層８０５には、チャネル形成領域８０６が形成される。不純物元素８５１としては、リンやヒ素等のｎ型を付与する不純物元素、ボロンやアルミニウム、ガリウム等のｐ型を付与する不純物元素等を用いることができる。ここでは、不純物元素８５１として、リン（Ｐ）を添加する。なお、不純物領域８０７は、後のＬＤＤ領域として機能する低濃度不純物領域の一部を形成する。
【０２１２】
次に、半導体層８０５上を覆うようにレジストマスク８７２を選択的に形成し、当該レジストマスク８７２、導電層８２４、導電層８２６をマスクとして、半導体層８１３に第２の濃度の一導電型を付与する不純物元素８５３を添加して、不純物領域８１５を形成する（図１７（Ｂ）参照）。ここでは、導電層８２４、８２６をマスクとして不純物元素を添加し、自己整合的に一対の不純物領域８１５と、当該一対の不純物領域８１５の間に位置するチャネル形成領域８１４を形成する。不純物領域８１５は、半導体層８１３が導電層８２４、８２６と重ならない領域に形成される。導電層８２４、８２６下の半導体層８１３には、チャネル形成領域８１４が形成される。
【０２１３】
なお、不純物元素８５３は、先に半導体層８０５に添加した不純物元素８５１と異なる導電型の元素を添加するものとする。本実施の形態では、ボロン（Ｂ）を添加する。なお、不純物領域８１５は、後のＬＤＤ領域として機能する低濃度不純物領域の一部を形成する。
【０２１４】
次に、導電層８２３及び導電層８２５の側面と接するサイドウォール絶縁層８２７を形成する。また、導電層８２４及び導電層８２６の側面と接するサイドウォール絶縁層８２８を形成する。（図１７（Ｃ）参照）。サイドウォール絶縁層８２７、８２８は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて、単層構造又は積層構造の絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層８２３及び導電層８２５、導電層８２４及び導電層８２６の側面に形成することができる。ここでは、サイドウォール絶縁層８２７、８２８は、それぞれ導電層８２３、８２５又は導電層８２４、８２６の側面と接しない面を湾曲状に形成する。具体的には、任意の曲率を有し、接する導電層８２３、８２５又は導電層８２４、８２６の側面に対して凸形状に湾曲するように形成する。もちろん、本発明は特に限定されず、サイドウォール絶縁層８２７、８２８は丸みを帯びた形状でなく、角を有する形状としてよい。なお、サイドウォール絶縁層８２７、８２８は、ＬＤＤ領域として機能する低濃度不純物領域を形成する際のドーピング用マスクとして用いることができる。
【０２１５】
また、サイドウォール絶縁層８２７、８２８を形成する際のエッチングにより下層の絶縁層８２２もエッチングして、半導体層８０５及び半導体層８１３の一部を選択的に露出させる。詳しくは導電層８２３、８２５及びサイドウォール絶縁層８２７と重ならない領域の半導体層８０５、並びに導電層８２４、８２６及びサイドウォール絶縁層８２８と重ならない領域の半導体層８１３を選択的に露出させる。また、サイドウォール絶縁層８２７、８２８を形成する際のエッチング条件によっては、半導体層８０５、８１３上層もエッチングされて膜厚が減少する場合もある。
【０２１６】
次に、半導体層８１３上を覆うようにレジストマスク８７４を選択的に形成する。当該レジストマスク８７４、導電層８２３、８２５及びその側面に接するサイドウォール絶縁層８２７をマスクとして、半導体層８０５に第３の濃度の一導電型を付与する不純物元素８５５を添加する（図１７（Ｃ）参照）。ここでは、導電層８２３、８２５及びその側面に接するサイドウォール絶縁層８２７をマスクとして半導体層８０５に不純物元素８５５を添加し、自己整合的に一対の高濃度不純物領域８０９、一対の低濃度不純物領域８０８を形成する。高濃度不純物領域８０９はソース領域又はドレイン領域として機能し、低濃度不純物領域８０８はＬＤＤ領域として機能する。不純物元素８５５は、先に半導体層８０５に添加した不純物元素８５１と同じ導電型の不純物元素を添加するものとする。本実施の形態ではリン（Ｐ）を添加する。また、第１の濃度と比較して、第３の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域８０９には、低濃度不純物領域８０８と比較して高い濃度の不純物元素が添加される。
【０２１７】
次に、半導体層８０５上を覆うようにレジストマスク８７６を選択的に形成する。当該レジストマスク８７６、導電層８２４、８２６及びその側面と接するサイドウォール絶縁層８２８をマスクとして、半導体層８１３に第４の濃度の一導電型を付与する不純物元素８５７を添加する（図１７（Ｄ）参照）。ここでは、導電層８２４、８２６及びその側面に接するサイドウォール絶縁層８２８をマスクとして半導体層８１３に不純物元素８５７を添加し、自己整合的に一対の高濃度不純物領域８１７、一対の低濃度不純物領域８１６を形成する。高濃度不純物領域８１７はソース領域又はドレイン領域として機能し、低濃度不純物領域８１６はＬＤＤ領域として機能する。不純物元素８５７は、先に半導体層８１３に添加した不純物元素８５３と同じ導電型の不純物元素を添加するものとする。本実施の形態では、ボロン（Ｂ）を添加する。また、第２の濃度と比較して、第４の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域８１７には、低濃度不純物領域８１６と比較して高い濃度の不純物元素が添加される。
【０２１８】
以上により、半導体層８０５にソース領域又はドレイン領域として機能する高濃度不純物領域８０９と、ＬＤＤ領域として機能する低濃度不純物領域８０８と、チャネル形成領域８０６が形成される。また、半導体層８１３にソース領域又はドレイン領域として機能する高濃度不純物領域８１７と、ＬＤＤ領域として機能する低濃度不純物領域８１６と、チャネル形成領域８１４が形成される。本実施の形態では、チャネル形成領域８０６、８１４は、導電層８２３及び導電層８２５の積層構造、並びに導電層８２４及び導電層８２６の積層構造を用いて自己整合的に形成することができる。また、低濃度不純物領域８０８、８１６は、導電層８２３、８２５及びその側面と接するサイドウォール絶縁層８２７、並びに導電層８２４、８２６及びその側面と接するサイドウォール絶縁層８２８を用いて自己整合的に形成することができる。
【０２１９】
次に、露出させた半導体層８０５、８１３上に金属層８８０を形成する（図１８（Ａ）参照）。
【０２２０】
金属層８８０は、少なくとも露出させた半導体層８０５、８１３上に形成する。ここでは、基板全面に金属層８８０を形成する。金属層８８０は、半導体層と反応してシリサイドを形成する材料を用いて形成すればよく、例えばニッケル、チタン、コバルト、白金等の金属元素又は当該金属元素を含む合金材料を用いて、スパッタリング法等により形成すればよい。なお、金属層８８０の膜厚は、シリサイド化したい領域の形状、膜厚等により、適宜選択すればよい。金属層８８０を形成する際に、露出させた半導体層上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから形成する。
【０２２１】
次に、熱処理を行うことにより、半導体層８０５の一部及び半導体層８１３の一部をシリサイド化する。ここでは、半導体層８０５に形成された高濃度不純物領域８０９の上面から下面までの全体をシリサイド化した高濃度不純物領域８１０を形成する。また、半導体層８１３に形成された高濃度不純物領域８１７の上面から下面までの全体をシリサイド化した高濃度不純物領域８１８を形成する（図１８（Ｂ）参照）。
【０２２２】
シリサイド化は、熱処理を行うことにより、半導体層８０５及び金属層８８０、並びに半導体層８１３及び金属層８８０が接する領域が反応して起きる。例えば、金属層８８０としてニッケルを形成した場合は高濃度不純物領域８１０、８１８にニッケルシリサイドが形成される。同様に、金属層８８０としてチタン、コバルト、又は白金を形成した場合は、それぞれ高濃度不純物領域８１０、８１８にチタンシリサイド、コバルトシリサイド、白金シリサイドが形成される。なお、熱処理は、ＲＴＡ又はファーネスアニール炉を用いればよい。
【０２２３】
シリサイド化する領域の膜厚、形状等は、金属層８８０の膜厚、熱処理時間、熱処理温度等を適宜制御することによって選択できる。本実施の形態では、全体をシリサイド化した高濃度不純物領域８１０、８１８の例を示したが、高濃度不純物領域の一部をシリサイド化する構成としてもよい。また、高濃度不純物領域をシリサイド化しない構成としてもよい。また、サイドウォール絶縁層８２７、８２８と重なる領域まで入り込んでシリサイド領域が形成されてもよいが、チャネル形成領域まではシリサイド化されないようにする。
【０２２４】
シリサイド化後、未反応の金属層をエッチングにより除去する。例えば、本実施の形態では基板全面に金属層を形成しているので、絶縁層８３５、サイドウォール絶縁層８２７、８２８、導電層８２５、８２６上に形成された金属層を除去する。また、高濃度不純物領域８１０、８１８上に未反応の金属層が残存する場合は、その金属層も除去する。
【０２２５】
次に、基板８００上に設けられた絶縁層や導電層等を覆うように絶縁層８３６、絶縁層８３８を形成する。そして、導電層８５２に達する開口を絶縁層８３５、８３６、８３８に形成した後、当該開口に導電層８４０を形成する。同様に、導電層８５４、導電層８５６に達する開口を、絶縁層８３５、８３６、８３８にそれぞれ形成した後、それぞれの開口に導電層８４１、導電層８４２、導電層８４３を形成する（図１８（Ｃ）参照）。導電層８４０、８４１、８４２、８４３はソース電極又はドレイン電極として機能する。
【０２２６】
絶縁層８３６、８３８は、ＣＶＤ法やスパッタリング法、ＡＬＤ法、塗布法、又はこれらの方法を用いて形成した絶縁層を組み合わせて、単層構造又は積層構造で形成する。例えば、絶縁層８３６、８３８は、ＣＶＤ法、スパッタリング法、又はＡＬＤ法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料を用いて形成する。また、絶縁層８３６、８３８は、塗布法により、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成することもできる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層８３６、８３８は、ＣＶＤ法やスパッタリング法、ＡＬＤ法を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行うことにより形成してもよい。ここでは、導電層８２５、８２６等の上層に絶縁層８３６、８３８の２層の積層構造を形成しているが、単層構造としても３層以上の積層構造としてもよい。
【０２２７】
導電層８４０、８４１、８４２、８４３は、ＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。導電層８４０、８４１、８４２、８４３は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層８４０、８４１、８４２、８４３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。
【０２２８】
絶縁層８３５、８３６、８３８に形成する開口は、少なくともその一部が導電層８５２、導電層８５４又は導電層８５６と重畳するように形成する。また、該開口の底面で導電層８５２、導電層８５４又は導電層８５６が露出するように形成する。このとき、露出する導電層８５２、導電層８５４又は導電層８５６の一部がエッチングされる場合もあるが、少なくとも開口底面には導電層８５２、導電層８５４又は導電層８５６が残存するようにする。
【０２２９】
導電層８４０は、絶縁層８３５、８３６、８３８に形成された開口を通じて導電層８５２に達する。導電層８５２は、高濃度不純物領域８１０と接している。よって、ソース電極又はドレイン電極として機能する導電層８４０及びソース領域又はドレイン領域として機能する高濃度不純物領域８１０は、接続配線として機能する導電層８５２を間に介して電気的に接続される。同様に、導電層８４１は、絶縁層８３５、８３６、８３８に形成された開口を通じて導電層８５４に達する。導電層８５４は、高濃度不純物領域８１０と接している。よって、ソース電極又はドレイン電極として機能する導電層８４１及びソース領域又はドレイン領域として機能する高濃度不純物領域８１０は、接続配線として機能する導電層８５４を間に介して電気的に接続される。
【０２３０】
導電層８４２は、絶縁層８３５、８３６、８３８に形成された開口を通じて導電層８５４に達する。導電層８５４は、高濃度不純物領域８１８とも接している。よって、ソース電極又はドレイン電極として機能する導電層８４２及びソース領域又はドレイン領域として機能する高濃度不純物領域８１８は、接続配線として機能する導電層８５４を間に介して電気的に接続される。同様に、導電層８４３は、絶縁層８３５、８３６、８３８に形成された開口を通じて導電層８５６に達する。導電層８５６は、高濃度不純物領域８１８と接している。よって、ソース電極又はドレイン電極として機能する導電層８４３及びソース領域又はドレイン領域として機能する高濃度不純物領域８１８は、接続配線として機能する導電層８５６を間に介して電気的に接続される。
【０２３１】
導電層８４０、８４１、８４２、８４３は、好ましくは半導体層８０５及び半導体層８１３と重ならない領域で、接続配線として機能する導電層８５２、８５４、８５６と接するように形成するとよい。このような構成にすることで、半導体層の消失を防ぎ、且つ導電層及び半導体層の良好なコンタクトを取ることができる。よって、完成する半導体装置の信頼性を向上させることができる。
【０２３２】
なお、ソース電極又はドレイン電極として機能する導電層８４０、８４１、８４２、８４３は、絶縁層８３５が形成されていない領域で、絶縁層８３６、８３８に形成された開口を介して半導体層８０５又は半導体層８１３と電気的に接続させることも可能である。この場合、絶縁層８３６、絶縁層８３８に開口を形成する際のエッチングにより一部が消失するような半導体層の膜厚とする場合でも、接続配線として機能する導電層８５２、８５４、８５６を用いて良好にコンタクトを取ることができる。
【０２３３】
また、高濃度不純物領域８１０、８１８はシリサイド化されており、該シリサイド化された高濃度不純物領域８１０、８１８と接続配線として機能する導電層が接している。よって、導電層及び半導体層のコンタクト抵抗を低減することができる。その結果、オン電流の低下による半導体装置の動作特性の劣化を防止することができる。
【０２３４】
以上により、半導体層８０５を用いて形成されたｎチャネルＴＦＴ７１０及び半導体層８１３を用いて形成されたｐチャネルＴＦＴ７２０を具備する半導体装置を作製することができる。本実施の形態では、半導体層８０５に形成された高濃度不純物領域８１０及び半導体層８１３に形成された高濃度不純物領域８１８を、接続配線として機能する導電層８５４を介して電気的に接続させることによって、ｎチャネルＴＦＴ及びｐチャネルＴＦＴを有するＣＭＯＳトランジスタ７３０を形成している。なお、本発明は特に限定されず、高濃度不純物領域８１０及び高濃度不純物領域８１８は、ソース電極又はドレイン電極として機能する導電層を介して電気的に接続させてもよい。
【０２３５】
ＣＭＯＳトランジスタ７６０は、ＣＭＯＳトランジスタ７３０と同様に作製することができる。例えば、ＴＦＴ７４０はＴＦＴ７１０と同様に作製することができる。また、ＴＦＴ７５０はＴＦＴ７２０と同様に作製できる。そして、ｎチャネルＴＦＴ７４０、ｐチャネルＴＦＴ７５０を有するＣＭＯＳトランジスタ７６０を形成することができる。
【０２３６】
なお、本実施の形態で示すＣＭＯＳトランジスタ７６０は、ＴＦＴ７４０の半導体層９０５に形成された高濃度不純物領域９１０及びＴＦＴ７５０の半導体層９１３に形成された高濃度不純物領域９１８を、ソース電極又はドレイン電極として機能する導電層８４４を介して電気的に接続させることによって、ｎチャネルＴＦＴ及びｐチャネルＴＦＴを有するＣＭＯＳトランジスタ７６０を形成している。
【０２３７】
本実施の形態では、複数のＣＭＯＳトランジスタを具備する半導体装置において、一方のＣＭＯＳトランジスタは接続配線として機能する導電層を介して相異なる導電型を有するＴＦＴを電気的に接続している。また、他方のＣＭＯＳトランジスタはソース電極又はドレイン電極として機能する導電層を介して相異なる導電型を有するＴＦＴを電気的に接続している。このような構成とすることで、多層配線構造が可能となり、集積度を向上させることが可能になる。
【０２３８】
また、本実施の形態では、接続配線として機能する導電層と半導体層との間に絶縁層を設け、接続配線として機能する導電層及び半導体層が接する領域以外は絶縁層で分離する構成としている。よって、接続配線として機能する導電層は半導体層下を横断するように設けることも可能であり、その結果、より集積化を図ることもできる。
【０２３９】
また、本実施の形態ではＴＦＴ７１０が有する半導体層８０５及びＴＦＴ７４０が有する半導体層９０５は、導電層８２３、８２５の積層構造で形成されるゲート電極が分岐し、該分岐したゲート電極がそれぞれ横断するように形成されている。分岐したゲート電極（導電層８２３、８２５の積層構造）は、半導体層８０５、９０５と重ならない領域で一体となるように加工されている。つまり、連続するゲート電極から枝分かれした２本のゲート電極が、それぞれ半導体層８０５、９０５を横断するように形成されている。同様に、ＴＦＴ７２０が有する半導体層８１３及びＴＦＴ７５０が有する半導体層９１３も、導電層８２４、８２６の積層構造で形成されるゲート電極が分岐し、分岐したゲート電極がそれぞれ横断するように形成されている。分岐したゲート電極（導電層８２４、８２６の積層構造）は、半導体層８１３、９１３と重ならない領域で一体となるように加工されている。つまり、連続するゲート電極から枝分かれした２本のゲート電極が、それぞれ半導体層８１３、９１３を横断するように形成されている（図１４参照）。
【０２４０】
なお、本実施の形態では相異なる導電型を有する２つの薄膜トランジスタを具備するＣＭＯＳトランジスタを作製する例を示したが、本発明は特に限定されない。２つの薄膜トランジスタとして相異なる導電型でなく、同一の導電型を有するトランジスタを作製してもよい。例えば、２つの薄膜トランジスタは、両方ともｎチャネル薄膜トランジスタ（ｎＭＯＳトランジスタ）を作製することもできるし、両方ともｐチャネル薄膜トランジスタ（ｐＭＯＳトランジスタ）を作製することもできる。ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ等は、半導体層に添加する不純物元素を適宜選択すればよい。また、本発明に係るＣＭＯＳトランジスタを構成する薄膜トランジスタは、本実施の形態に示す薄膜トランジスタの構成に限定されず、他の実施形態で示した薄膜トランジスタを、適宜適用することができる。
【０２４１】
本発明を適用した半導体装置は、導電層及び半導体層の電気的接触を良好にすることができ、半導体装置の信頼性を向上させることができる。また、導電層及び半導体層のコンタクト抵抗を低減することができるため、信号遅延防止や低消費電力化を実現することができる。よって、半導体装置の高性能化が可能となる。
【０２４２】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
【０２４３】
（実施の形態５）
本発明に係る半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等の集積回路に適用することができる。本実施の形態では、上記実施の形態に示した半導体装置を適用したＣＰＵの例に関して、図面を用いて以下に説明する。
【０２４４】
図１９に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）３６２０を主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態１乃至４に示される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたＣＭＯＳトランジスタ、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ等を用いて構成することが可能である。
【０２４５】
なお、図１９に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図１９に示すものに限定されるものではない。
【０２４６】
バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０２４７】
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
【０２４８】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２４９】
また、図２０には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
【０２５０】
その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。
【０２５１】
なお、本実施の形態では、本発明に係る半導体装置をＣＰＵに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。
【０２５２】
本発明を適用した半導体装置は、導電層及び半導体層の電気的接続を、良好にすることができる。よって、信頼性を向上させることができる。
【０２５３】
また、上記実施の形態に示すようなシリサイド領域を有する構成のトランジスタを適用した場合、コンタクト抵抗を低減できるため、信号遅延等を防止できる。よって、高速での回路駆動を実現することも可能となる。
【０２５４】
（実施の形態６）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
【０２５５】
本実施の形態で示す半導体装置の上面構造の一例について、図２１（Ａ）を参照して説明する。図２１に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至４で示した本発明に係る薄膜トランジスタを適用することができる。
【０２５６】
また、図２１（Ｂ）、（Ｃ）に図２１（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態４で示した構造の薄膜集積回路２１３１上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図２１（Ｂ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図２１（Ｃ）参照）。図２１（Ｃ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
【０２５７】
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
【０２５８】
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図２２（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図２２（Ｂ）参照）またはリボン型の形状（図２２（Ｃ）、（Ｄ）参照））等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０２５９】
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２６０】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２６１】
次に、本実施の形態に係る半導体装置の動作例について説明する。
【０２６２】
半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図２３（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図２３（Ａ）では、制御回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。
【０２６３】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＧＮＤとすることができる。
【０２６４】
このように、通信手段（例えばリーダ／ライタ、又はリーダ或いはライタいずれかの機能を有する手段）から半導体装置２１８０に信号を送り、当該半導体装置２１８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０２６５】
また、半導体装置２１８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０２６６】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信手段３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２３（Ｂ）参照）。なお、通信手段３２００は、例えばリーダ／ライタのように信号を読み取る機能及び信号を送信する機能を備えるもの、又は信号を読み取る機能或いは信号を送信するいずれかの機能のみを備えるものである。品物３２２０が含む半導体装置３２３０に通信手段３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際にリーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２３（Ｃ）参照）。半導体装置３２３０、半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は信頼性が高いため、品物に設ける半導体装置の誤作動等を防止することができる。
【０２６７】
なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１１を用いて説明する。
【０２６８】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１１（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１１（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１１（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１１（Ｄ）参照）。書籍類とは、書物、本等を指す（図１１（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１１（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１１（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１１（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
【０２６９】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１８０の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
【０２７０】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。
【０２７１】
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０２７２】
【図１】本発明に係る半導体装置の主要な構成の例を示す図。
【図２】本発明に係る半導体装置の作製方法の例を示す図。
【図３】本発明に係る半導体装置の作製方法の例を示す図。
【図４】本発明に係る半導体装置の作製方法の例を示す上面図。
【図５】本発明に係る半導体装置の作製方法の例を示す上面図。
【図６】本発明に係る半導体装置の主要な構成の例を示す図。
【図７】本発明に係る半導体装置の作製方法の例を示す図。
【図８】本発明に係る半導体装置の作製方法の例を示す図。
【図９】本発明に係る半導体装置の主要な構成の例を示す図。
【図１０】本発明に係る半導体装置の作製方法の例を示す図。
【図１１】本発明に係る半導体装置の使用形態の例を示す図。
【図１２】プラズマ処理装置の構成の例を示す図。
【図１３】本発明に係る半導体装置の主要な構成の例を示す断面図。
【図１４】本発明に係る半導体装置の主要な構成の例を示す上面図。
【図１５】本発明に係る半導体装置の主要な構成の例を示す断面図。
【図１６】本発明に係る半導体装置の作製方法の例を示す図。
【図１７】本発明に係る半導体装置の作製方法の例を示す図。
【図１８】本発明に係る半導体装置の作製方法の例を示す図。
【図１９】本発明に係る半導体装置の一例を示すブロック図。
【図２０】本発明に係る半導体装置の一例を示す斜視図。
【図２１】本発明に係る半導体装置の一例を示す上面図及び断面図。
【図２２】本発明に係る半導体装置に適用できるアンテナを説明する図。
【図２３】本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。
【符号の説明】
【０２７３】
１００    基板
１０２    絶縁層
１０４    半導体層
１０６    チャネル形成領域
１０７    低濃度不純物領域
１０８    低濃度不純物領域
１０９    高濃度不純物領域
１１０    高濃度不純物領域
【図１】
0005415001.tif 000002
【図２】
0005415001.tif 000003
【図３】
0005415001.tif 000004
【図４】
0005415001.tif 000005
【図５】
0005415001.tif 000006
【図６】
0005415001.tif 000007
【図７】
0005415001.tif 000008
【図８】
0005415001.tif 000009
【図９】
0005415001.tif 000010
【図１０】
0005415001.tif 000011
【図１１】
0005415001.tif 000012
【図１２】
0005415001.tif 000013
【図１３】
0005415001.tif 000014
【図１４】
0005415001.tif 000015
【図１５】
0005415001.tif 000016
【図１６】
0005415001.tif 000017
【図１７】
0005415001.tif 000018
【図１８】
0005415001.tif 000019
【図１９】
0005415001.tif 000020
【図２０】
0005415001.tif 000021
【図２１】
0005415001.tif 000022
【図２２】
0005415001.tif 000023
【図２３】
0005415001.tif 000024