(57)【特許請求の範囲】
【請求項１】
結晶発振器ベースのモジュールであって、
第１のバスから同期信号を受信して調整済み信号を出力する調整回路と、
前記調整済み信号を受信する入力と、共振器信号を出力する出力とを有する結晶共振器と、
前記結晶共振器の前記出力に接続され、前記共振器信号を受信する入力と、ステージ維持信号を出力する出力とを有するステージ維持増幅器と、
前記ステージ維持増幅器の前記出力に接続された入力と、出力とを有する位相シフト利得制御ネットワークであって、該位相シフト利得制御ネットワークの前記出力は、該位相シフト利得制御ネットワークの中間ノードである、前記位相シフト利得制御ネットワークと、
前記位相シフト利得制御ネットワークの前記出力と前記結晶共振器の前記入力との間に接続された同期化範囲拡大回路と、
前記ステージ維持信号を受信してバッファされた信号を出力するバッファと、
主入力、制御入力、および出力を有するトライステートバッファであって、前記主入力は前記バッファされた信号を受信するように接続され、前記トライステートバッファの前記出力は第２のバスに接続される、前記トライステートバッファと
を備える、結晶発振器ベースのモジュール。
【請求項２】
Ｖｃｃ及びグラウンドの間でキャパシタと直列に接続された抵抗器によって形成される遅延回路をさらに備え、前記トライステートバッファの前記制御入力は前記抵抗器及び前記キャパシタの間のノードに接続される、請求項１に記載の結晶発振器ベースのモジュール。
【請求項３】
前記バッファの出力に接続されたＲＦ  Ｏｕｔバッファをさらに備え、前記ＲＦ  Ｏｕｔバッファは発振器に同期したＲＦ出力を提供する、請求項２に記載の結晶発振器ベースのモジュール。
【請求項４】
前記調整回路はＬＣ遅延セクションおよびダンピング抵抗器とともに、抵抗器によってバイアスされたＣＭＯＳインバータを含む、請求項３に記載の結晶発振器ベースのモジュール。
【請求項５】
前記ステージ維持増幅器はＣＭＯＳインバータおよびバイアス抵抗器を含む、請求項４に記載の結晶発振器ベースのモジュール。
【請求項６】
前記位相シフト利得制御ネットワークはキャパシタと直列に接続されたインダクタを含む、請求項５に記載の結晶発振器ベースのモジュール。
【請求項７】
前記同期化範囲拡大回路は前記結晶共振器と直列に接続されたインダクタを含む、請求項６に記載の結晶発振器ベースのモジュール。
【請求項８】
前記トライステートバッファの前記出力は整合ネットワークを介して前記第２のバスに接続されており、前記整合ネットワークは、互いに直列に接続され、かつ前記第２のバスと直列に接続された２つの抵抗器と、前記トライステートバッファの前記出力及び前記直列に接続された２つの抵抗器の間のノードの間に接続される第３の抵抗器とから形成される、請求項７に記載の結晶発振器ベースのモジュール。
【請求項９】
同期クロックシステムであって、
第１の同期バスと、
第２の同期バスと、
第１の結晶発振器ベースのモジュールであって、
前記第１の同期バスから同期信号を受信して調整済み信号を出力する調整回路と、
前記調整済み信号を受信する入力と、共振器信号を出力する出力とを有する結晶共振器と、
前記結晶共振器の前記出力に接続され、前記共振器信号を受信する入力と、ステージ維持信号を出力する出力とを有するステージ維持増幅器と、
前記ステージ維持増幅器の前記出力に接続された入力と、出力とを有する位相シフト利得制御ネットワークであって、該位相シフト利得制御ネットワークの前記出力は、該位相シフト利得制御ネットワークの中間ノードである、前記位相シフト利得制御ネットワークと、
前記位相シフト利得制御ネットワークの前記出力と前記結晶共振器の前記入力との間に接続された同期化範囲拡大回路と、
前記ステージ維持信号を受信してバッファされた信号を出力するバッファと、
主入力、制御入力、および出力を有するトライステートバッファであって、前記主入力は前記バッファされた信号を受信するように接続され、前記トライステートバッファの前記出力は前記第２の同期バスに接続される、前記トライステートバッファと、
を備え、
第２の結晶発振器ベースのモジュールであって、
前記第２の同期バスから同期信号を受信して調整済み信号を出力する調整回路と、
前記調整済み信号を受信する入力と、共振器信号を出力する出力とを有する結晶共振器と、
前記結晶共振器の前記出力に接続され、前記共振器信号を受信する入力と、ステージ維持信号を出力する出力とを有するステージ維持増幅器と、
前記ステージ維持増幅器の前記出力に接続された入力と、出力とを有する位相シフト利得制御ネットワークであって、該位相シフト利得制御ネットワークの前記出力は、該位相シフト利得制御ネットワークの中間ノードである、前記位相シフト利得制御ネットワークと、
前記位相シフト利得制御ネットワークの前記出力と前記結晶共振器の前記入力との間に接続された同期化範囲拡大回路と、
前記ステージ維持信号を受信してバッファされた信号を出力するバッファと、
主入力、制御入力、および出力を有するトライステートバッファであって、前記主入力は前記バッファされた信号を受信するように接続され、前記トライステートバッファの前記出力は前記第１の同期バスに接続される、前記トライステートバッファと、
を備える、同期クロックシステム。
【請求項１０】
前記結晶発振器ベースのモジュールの少なくとも１つは、前記バッファの前記出力に接続されたＲＦ  Ｏｕｔバッファを含み、前記ＲＦ  Ｏｕｔバッファは発振器に同期したＲＦ出力を提供する、請求項９に記載の同期クロックシステム。
【請求項１１】
前記調整回路の少なくとも１つはＬＣ遅延セクションおよびダンピング抵抗器とともに、抵抗器によってバイアスされたＣＭＯＳインバータを含む、請求項１０に記載の同期クロックシステム。
【請求項１２】
前記ステージ維持増幅器の少なくとも１つはＣＭＯＳインバータおよびバイアス抵抗器を含む、請求項１１に記載の同期クロックシステム。
【請求項１３】
前記位相シフト利得制御ネットワークの少なくとも１つはキャパシタと直列に接続されたインダクタを含む、請求項１２に記載の同期クロックシステム。
【請求項１４】
前記同期化範囲拡大回路の少なくとも１つは前記結晶共振器と直列に接続されたインダクタを含む、請求項１３に記載の同期クロックシステム。
【請求項１５】
前記結晶発振器ベースのモジュールの少なくとも１つはＶｃｃ及びグラウンドの間のキャパシタと直列に接続された抵抗器によって形成される遅延回路をさらに備え、前記トライステートバッファの前記制御入力は前記抵抗器及び前記キャパシタの間のノードに接続される、請求項１４に記載の同期クロックシステム。
【請求項１６】
前記トライステートバッファの出力の少なくとも１つは整合ネットワークを介してそれぞれの前記同期バスに接続されており、前記整合ネットワークは、互いに直列に接続され、かつ前記それぞれのバスと直列に接続された２つの抵抗器と、前記トライステートバッファの前記出力及び前記直列に接続された２つの抵抗器間のノードの間に接続される第３の抵抗器とから形成される、請求項１５に記載の同期クロックシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶発振器に関し、特に、同期化システムにおいて他の同様の結晶発振器とともに使用される結晶発振器に関する。
【背景技術】
【０００２】
クロック信号は、デジタルシステムにおける最も重要な制御信号である。ロジック遷移のタイミングは、変調方式とは関係なくシステムのクロックによって決定される。チップ上、基板上、または基板全域の任意のレベルでのシステムの性能は、構成要素の中でとりわけクロック信号の調整に基づいている。周知のアプリケーションの例が以下で説明されうる。
同期システム
同期システムは、あらゆる送信／受信交換において周波数ロックされ、信号とクロックの位相関係を設定するためにゼロスキューを有する設計を必要とするクロック信号を提供する。同期システムにおけるクロック信号の調整の難しさは、チップ、回路、およびシステムレベルごとに異なる。チップ上では、単一クロックがあらゆる素子を駆動するために容易に分配され、データ−クロックスキューが容易に制御される。回路（複数チップ）およびシステム（複数基板）レベルでは状況がさらに複雑である。同時性は、（１）中心クロックが回路全域に分配されること、（２）回路構成要素にとって局所的な独立クロックが周波数ロックされること、あるいは、（３）低周波基準クロックが回路全域に分配されて各構成要素におけるデータレートまで拡大されること、のいずれかを必要とする。現行のシステムで採用されるこれらの解決策の各々は、構成要素のコスト、設計の複雑さ、ジッターおよびノイズの増加、および信頼性の低下においていっそうの問題を引き起こす。加えて、構成要素数および分離距離によって難しさがさらに増す。
【０００３】
理想的な同期回路では、あらゆる構成要素のロジックレベルのあらゆる変化が共通クロック信号のレベル変化によって同時に規定され、すべての事象のタイミングが安全にとられ、種々の事象のタイミングを監視し調整するための能動部品が不要である。実際に、ロジックの遷移は、有限の立ち上がり／立ち下り時間を有し、信号伝播時間は遅延を有し、レジスタは非ゼロラッチ時間を有し、これらは最大限のシステム速度を決定するように組み合わせられる。チップレベルでは、クロック品質と各構成要素の遅延との組合せが最大クロック速度を制限する。回路およびシステムレベルでは、事態が異なり、すべての事象が同時でないかもしれないが、あらゆる事象のタイミングがシステムレベルで調整される。基板内のシステム（たとえば、サーバー・ブレード・アプリケーション）では、１つのクロックドメインで動作するモジュールが、第２のクロックドメインで動作する別のモジュールにデータを送る必要がある。
【０００４】
現在の同期システムは、マスタークロックをシステムの各構成要素に広げることによって共通クロック信号を分配する。単一入力クロック信号が複数の出力バッファによって再駆動される。バッファは伝播遅延を有するが、出力間のスキューを排除するために位相ロックループ（ＰＬＬ）組み込んだファンアウトが利用される。しかし、ＰＬＬはジッターを生じる。複数のファンアウト部分が必要なときは、ファンアウトモデル間スキューを排除するために回路内に調整可能な遅延を含むことが重要である。現在の多くのアプリケーションでは、低周波クロックがシステム全域に広げられ、クロックは各構成要素におけるデータレートに拡大される。ＰＬＬ乗算器の電圧制御発振器（ＶＣＯ）のジッターはクロック信号に加算され、乗算の結果、クロック自体のジッターが倍率の二乗に比例して増加する。
【０００５】
もう一つの最新のクロック分配方法は、システム全域で単一クロック信号を単純にデイジーチェーンすることである。各構成要素では、システムを同期させるために十分に調整された遅延が提供されなければならない。実際に、クロック信号が各タップで反射されないほど完全にインピーダンスを整合させることは困難である。多様な反射は信号に干渉してノイズおよびジッターを生じる。
【０００６】
スキューは２つの信号間の一定のタイミングである。スキューの主な原因は、トレース長の差であるが、トレース幅およびインピーダンス、誘電率の変化、ならびに温度など、信号伝播に影響を与えるものはいずれもスキューの一因となりうる。レシーバがクロック信号の立上りエッジでデータをサンプリングする場合、クロックがレシーバに正しい時刻に立上りエッジを提供する限り、関連するスキューはない。しかし、ジッターを考慮して、データを遷移させるために使用されたクロックエッジと同じクロックエッジを使用してレシーバでその遷移をストローブするようにすると、システムの実効ジッターを劇的に減少させることができる。データシステムとクロック信号がともに同じジッターを有する場合、これらは互いに追跡しうる。レシーバに使用されるクロックがデータと同じジッターを有するようにすることは、非同期構造を採用する動機付けの一つである。
非同期システム
非同期システムは、同期システムよりも多くの自立的な構成要素を有しており、周波数や位相がロックされることはなく、構成要素間の遅延およびスキューは問題とならない。トランスミッタでは、クロック信号がロジック遷移を決定し、レシーバでは、同期タイミングを普通に仮定した単純な入力データよりもむしろ、各ビットがその中心でサンプリングされうるように、単独のクロックが少なくとも一時的に位相および周波数ロックされなければならない。
【０００７】
最新の非同期構造は、基板間レベルにおける同期設計に対していくつかの利点を有しており、回路レベルでは利点が少なく、チップレベルではごくまれな例を除いて利点がない。非同期システムは、一般的な同期システムによって提起される問題のいくつかを解決する。たとえば、ファンアウトおよび関連するジッターの増加は問題を提起することがなく、スキューは問題でなく、複数のクロックを有することが壊滅的な中心クロックの機能停止の可能性を軽減する。非同期構造の自立性は、拡張性および冗長性を提供する。基板間の調整が減少することによって、必要に応じた追加と削除が容易になる。
【０００８】
しかし、種々の構成要素はシステムに内でなお情報をやり取りしなければならず、そのためには、同時性の要素が必要である。同期構造から非同期構造に移る場合に第１に犠牲となるのは、システム内の各事象の途切れのない透過的なタイミングである。これは、あらゆる事象が一致して発生するシステム内でのみ実現されうる超高性能を放棄することを意味する。非同期システムにおける情報のやり取りに必要な同期のレベルを実現する一つの方法は、制御されるデータ信号を１つのクロックによって送信し、その受信を別のクロックによって制御することである。もう一つの方法は、クロック修復システムを採用することである。ここで、ＰＬＬのＶＣＯは入力データの遷移にロックされてレシーバをストローブするために使用され、入力データを再現するために使用されるクロックはデータ自体に組み込まれる。ストローブの位置を設定の中心にうまく置いてレシーバの安全域を確保しなければならないクロック修復回路内を除いて、スキューに関連する問題は排除される。クロック修復回路の帯域幅を広げるとデータのジッターを追尾するクロックのジッターが増す。ある設計では、低周波クロック信号がレシーバに分配されてクロック修復回路を支援する。ＰＬＬベースのクロック修復回路は高価な構成要素であり、デジタル代替手段である位相補間器（ＰＩ）はさほど高価でないものの特性を明らかにすることが比較的難しい。また、ＰＩは非線形効果を受ける傾向があり、通常、分配されたクロックを必要とする。
【０００９】
非特許文献１には、２つの同期化バスを有しそれらにクロックモジュールを交互に接続するという一般的概念が掲載されている。非特許文献１には、Ｓｙｎｃ  Ａバスに接続されている第１のＳＸＯモジュールのＳｙｎｃ  Ｉｎ、Ｓｙｎｃ  Ｂバスに接続されている第１のＳＸＯのモジュールのＳｙｃ  Ｏｕｔ、Ｓｙｎｃ  Ｂバスに接続されている第２のＳＸＯのモジュールのＳｙｎｃ  Ｉｎ、Ｓｙｎｃ  Ａバスに接続されている第２のＳＸＯモジュールのＳｙｎｃ  Ｏｕｔを有する同期クロック回路が記載されている。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】ランサム・スティーブンス（Ｒａｎｓｏｍ  Ｓｔｅｐｈｅｎｓ）、ロマン・ボロディッツキー（Ｒｏｍａｎ  Ｂｏｒｏｄｉｔｓｋｙ）、ジョルジ・ゴメス（Ｊｏｒｇｅ  Ｇｏｍｅｚ）著、「マルチ・クロック・システムの将来（Ｔｈｅ  Ｆｕｔｕｒｅ  ｏｆ  Ｍｕｌｔｉ−Ｃｌｏｃｋ  Ｓｙｓｔｅｍｓ）」、デザインコン２００８（ＤｅｓｉｇｎＣｏｎ  ２００８）、２００８年、１４−ＷＡ１
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、非特許文献１に記載された同期クロック回路は、ただ普通の設計のＳＸＯモジュールと連動して動作しないであろう。それゆえ、中心クロックがなく、ファンアウトやバッファがなく、ＰＬＬがなく、したがって、これらの余分な構成要素に関する問題が一切なく、そして同期構造の便益のすべてを含む、非同期構造の便益の多くを有するクロック同期化システムを提供する必要性が存在する。さらに、壊滅的な中心クロックの不具合の可能性を排除し、冗長性および拡張性を備えるシステムを提供する必要性が存在する。最終的に、非特許文献１に記載されたデュアル・バス・システムにおいて期待される便益を備えるＳＸＯモジュールの必要性が存在する。
【課題を解決するための手段】
【００１２】
したがって、本発明は、第１のバスから同期信号を受信して調整済み信号を出力する調整回路を含む結晶発振器ベースのモジュールを提供する。調整済み信号を受信して共振器信号を出力するように結晶共振器が接続される。共振器信号を受信してステージ維持信号を出力するようにステージ維持増幅器が接続される。ステージ維持信号を受信するように利得制御ネットワークが接続される。利得制御ネットワークと共振器の間に同期化範囲拡大回路が接続される。バッファが、ステージ維持信号を受信してバッファされた信号を出力する。トライステートバッファが主入力および制御入力を有し、主入力はバッファされた信号を受信するように接続されている。また、モジュールは、Ｖｃｃとグラウンドの間に接続された遅延回路を含み、トライステートバッファの制御入力に接続される。さらに、トライステートバッファは、出力を有し、出力は整合ネットワークを介して第２のバスに接続される。本発明による結晶発振器ベースのモジュールは、受信バッファの出力に接続されて発振器に同期したＲＦ出力を提供するＲＦ出力バッファを含んでいてもよい。
【００１３】
本発明の他の目的および長所は以下で明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態に従って構成された結晶ベース発振器モジュールの回路図である。
【図２】図１に示される複数の結晶ベース発振器モジュールを採用する同期クロックシステムである。
【発明を実施するための形態】
【００１５】
図１に示されるように、本発明の好ましい実施形態による同期化結晶発振器（ｓｙｎｃｈｒｏｎｉｚｅｄ  ｃｒｙｓｔａｌ  ｏｓｃｉｌｌａｔｏｒ）（ＳＸＯ）モジュール１０は、この場合、バイアス抵抗器Ｒ１を有するＣＭＯＳインバータゲートＵ１によって形成されるステージ維持増幅器（ｓｕｓｔａｉｎｉｎｇ  ｓｔａｇｅ  ａｍｐｌｉｆｉｅｒ）１２と、インダクタＬ１およびキャパシタＣ３によって形成される位相シフト利得制御ネットワーク１４とを含む。さらに含まれるのは、同期化範囲拡大回路１６と直列に接続された共振器Ｚ１（この場合は、石英結晶）である。回路１６は、システムコストの大幅な削減を可能にし、位相ノイズおよびジッター性能を改善する。この目標は、Ｑ値が比較的高く、やや引き込みにくく、それほど高価でないオーバートーン結晶共振器を共振器Ｚ１に用いることによって実現される。図示される実施形態において、同期化範囲拡大回路１６は、共振器Ｚ１と直列に接続されたインダクタＬ２によって形成される。キャパシタＣ１は位相シフト機能を備え、キャパシタＣ２はＤＣブロッキング機能を備える。
【００１６】
信号はＳｙｎｃ  ＢバスからＳＸＯモジュール１０に入り、Ｓｙｎｃ  ＢバスはＳｙｎｃ  Ａバスに対向し、Ｓｙｎｃ  Ａバスに対してモジュールはその同期信号を出力する。すなわち、本発明に従って、図２に示されるように、ほかに少なくとも１つのＳＸＯモジュールがＳｙｎｃ  ＡおよびＳｙｎｃ  Ｂに接続されているが、他のＳＸＯモジュールはＳｙｎｃ  Ａに接続されたそのＳｙｎｃ  ＩｎとＳｙｎｃ  Ｂに接続されたそのＳｙｎｃ  Ｏｕｔとを有する。この交互接続の効果は、いずれかのＳＸＯモジュールが自ら同期しようとするのを阻止することである。最良の結果を得るために、ＳＸＯモジュール１０は、対として、最大で約３〜５対、最も好ましくは少なくとも５対として接続されるべきで、それらの接続は本明細書に記載され図２に示されるように交互に行われるが、その後は単独で接続されうる。
【００１７】
ここで、Ｓｙｎｃ  Ｂバスからの信号がない場合、共振器Ｚ１の発振は、自続（ｓｅｌｆ  ｓｕｓｔａｉｎｉｎｇ）しており、共振器の特性によって決まる自走周波数で起こるはずであることに留意されたい。
【００１８】
入力同期化信号は、調整回路１８によって適切な振幅と位相が得られるよう調整される。図示される実施形態において、調整回路１８は、インダクタＬ３およびキャパシタＣ７によって形成されるＬＣ遅延セクションならびにダンピング抵抗器Ｒ２とともに、抵抗器Ｒ７によってバイアスされるＣＭＯＳインバータＵ５によって形成される。キャパシタＣ６およびＣ８は、ＤＣブロッキングキャパシタである。
【００１９】
発振器信号は、ＣＭＯＳインバータゲートＵ２によってバッファされ、この後、２方向に分割される。一方の経路は、ＲＦ  Ｏｕｔバッファ、ＣＭＯＳインバータゲートＵ４を経由して、発振器に同期したＲＦ出力をシステムに提供する。他方の経路は、トライステートバッファＵ３を経由し、必要に応じて整合ネットワーク２０を経由して、最後に、このモジュールに同期信号を提供したバスであるＳｙｎｃ  Ｂバスに対向するＳｙｎｃ  Ａに至る。整合ネットワーク２０は、抵抗器Ｒ４、Ｒ５、Ｒ６によって形成されるべきで、ここで、Ｒ５およびＲ６はバスに直列に接続され、Ｒ４はトライステートバッファ出力と抵抗器Ｒ５およびＲ６の間のノードとの間に接続される。また、トライステートバッファＵ３は制御入力２２を有し、制御入力２２は抵抗器Ｒ３およびキャパシタＣ４によって形成された遅延回路２４に接続される。抵抗器Ｒ３およびキャパシタＣ４の値は、遅延回路２２が発振器の立ち上がり時間よりも少なくとも１桁長い時定数を有するように選択される。この特徴は、発振が確立して入力バス上の同期信号に同期するまではモジュール１０が出力バスにその同期信号を出力できないようにすることによって、システムの「ホットスワッピング」機能を可能にするものである。また、この特徴は、Ｓｙｎｃ  ＡおよびＳｙｎｃ  Ｂバスに接続されるモジュールのすべてが同時に起動される場合に円滑な起動シーケンスを可能にするものである。キャパシタＣ９およびＣ１０は、ＤＣブロッキングキャパシタである。キャパシタＣ５およびＣ１１は、コレクタ電源ラインＶｃｃを分離するためのデカップリングキャパシタである。
【００２０】
同期信号は、こうしてノードに注入され、したがって、自続発振（ｓｅｌｆ  ｓｕｓｔａｉｎｅｄ  ｏｓｃｉｌｌａｔｉｏｎ）と同相であり、増幅器入力Ｓｙｎｃ  Ｏｕｔに印加される前に共振器Ｚ１によってフィルター処理されることになる。
【００２１】
上記の装置は記載される本来の目的を達成するように効果的に適合されるが、本発明は本明細書に記載される同期化結晶発振器モジュールの特定の好ましい実施形態に限定されるものではないことを理解されたい。むしろ、本発明は以下に記載される特許請求の範囲の要旨に相応しいすべての等効物を含むものと理解されたい。
【符号の説明】
【００２２】
１０  同期結晶発振器（ＳＸＯ）モジュール
１２  ステージ維持増幅器
１４  利得制御ネットワーク
１６  同期化範囲拡大回路
１８  調整回路
２０  整合ネットワーク
２２  制御入力
２４  遅延回路
Ｃ１〜Ｃ１１  キャパシタ
Ｌ１〜Ｌ３  インダクタ
Ｒ１  バイアス抵抗器
Ｒ２  ダンピング抵抗器
Ｒ３〜Ｒ７  抵抗器
Ｕ１、Ｕ２、Ｕ４  ＣＭＯＳインバータゲート
Ｕ３  トライステートバッファ
Ｕ５  ＣＭＯＳインバータ
Ｖｃｃ  コレクタ電源ライン
Ｚ１  共振器
【図１】
0005518508.tif 000002
【図２】
0005518508.tif 000003