(57)【特許請求の範囲】
【請求項１】
光電変換部とフローティングディフュージョンと前記光電変換部の電荷を前記フローティングディフュージョンへ転送する転送トランジスタとが複数配された画素領域と、
各々が、前記複数のフローティングディフュージョンの各々にリセット電位を供給する、複数のリセットトランジスタと、
各々が、前記複数のフローティングディフュージョンの各々の電位変化に基づく信号を増幅して出力する、複数の増幅トランジスタと、
前記光電変換部に基準電圧を供給するための基準電圧供給線と、を有し、
前記画素領域及び前記基準電圧供給線が第１の半導体基板に配され、前記複数のリセットトランジスタもしくは前記複数の増幅トランジスタの少なくとも一方が第２の半導体基板に配された固体撮像装置であって、
前記基準電圧供給線に電圧を供給するための電源線が前記第２の半導体基板に配されており、
前記フローティングディフュージョンと、前記第２の半導体基板に配された前記リセットトランジスタ及び前記増幅トランジスタとを電気的に接続するための複数の第１の電気的接続部と、
前記基準電圧供給線と前記電源線とを電気的に接続するための複数の第２の電気的接続部と、を有し、
前記複数の第１の電気的接続部は前記画素領域内に配され、
前記複数の第２の電気的接続部は前記画素領域外に配されており、
前記第２の半導体基板の画素領域内に、前記第２の半導体基板の画素領域内のウエルに、前記電源線からの基準電圧を供給するための複数のコンタクトプラグが配されていることを特徴とする固体撮像装置。
【請求項２】
前記転送トランジスタのゲートに駆動信号を供給する走査回路を前記第２の半導体基板に有し、
前記第１の半導体基板に、前記走査回路と電気的接続を行なう複数の第３の電気的接続部が配され、該複数の第３の電気的接続部は、前記画素領域外に配されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記増幅トランジスタと前記リセットトランジスタの両者が前記第２の半導体基板に配されていることを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
【請求項４】
前記増幅トランジスタのゲート面積は前記リセットトランジスタのゲート面積よりも大きいことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記複数のコンタクトプラグは、
複数の前記増幅トランジスタごとに設けられていることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記画素領域内に配された前記第２の電気的接続部の数は、前記画素領域内に配された前記第１の電気的接続部の数よりも少ないことを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記増幅トランジスタと前記リセットトランジスタは、前記第２の半導体基板の画素領域内のウエルに配されていることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、具体的には、光電変換部と周辺回路部とを別基板に分けて構成した固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置において、光電変換部と周辺回路部とを別基板に分けて形成し、それらをマイクロバンプ等で電気的に接続する構成が知られている。特許文献１には、垂直走査部、水平走査部等の光電変換部から信号を読みだすための周辺回路が、光電変換部が配された第１の半導体基板とは別の第２の半導体基板に配されている構成が開示されている。
【０００３】
より具体的には、第１の半導体基板には少なくとも光電変換部とフローティングディフュージョン（ＦＤ）と光電変換部の電荷をＦＤに転送する転送トランジスタとリセットトランジスタとが配されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７０４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に光電変換部は信号を取り出すための出力ノードと、基準電圧が供給されるノードとを有する。例えば光電変換部がフォトダイオードの場合には、カソードから信号を取り出し、アノードには基準電圧が供給されている。信号電荷として電子を用いる場合には、アノード側には接地電位が供給される。
【０００６】
特許文献１の図１には等価回路図としてフォトダイオードのアノードに接地電位が供給されている旨が記載されている。また図５には固体撮像装置の断面図が示されている。しかしながら特許文献１には、具体的にどのような方法で光電変換部に基準電圧を供給するかに関しては明示がない。
【０００７】
本発明者らの検討によれば、光電変換部への基準電圧の供給の仕方によってはＦＤの容量を上昇させてしまい、画素の感度が低下してしまう場合があることがわかった。
【０００８】
本発明は、上記課題に鑑み、光電変換部と周辺回路部とを別基板に分けて形成した場合の、好適な光電変換部への基準電圧を供給する構成を提供するものである。
【課題を解決するための手段】
【０００９】
本発明は上記課題に鑑み、光電変換部とフローティングディフュージョンと前記光電変換部の電荷を前記フローティングディフュージョンへ転送する転送トランジスタとが複数配された画素領域と前記複数のフローティングディフュージョンの各々に、リセット電位を供給する複数のリセットトランジスタと、前記複数のフローティングディフュージョンの各々の電位変化に基づく信号を増幅して出力する複数の増幅トランジスタと、前記光電変換部に基準電圧を供給するための基準電圧供給線と、を有し、前記画素領域及び前記基準電圧供給線が第１の半導体基板に配され、前記複数のリセットトランジスタもしくは前記複数の増幅トランジスタの少なくとも一方が第２の半導体基板に配された固体撮像装置であって、前記基準電圧供給線に電圧を供給するための電源線が前記第２の半導体基板に配されており、前記フローティングディフュージョンと、前記第２の半導体基板に配された前記リセットトランジスタ及び前記増幅トランジスタとを電気的に接続するための複数の第１の電気的接続部と、前記基準電圧供給線と前記電源線とを電気的に接続するための複数の第２の電気的接続部と、を有し、前記複数の第１の電気的接続部は、前記画素領域内に配され、前記複数の第２の電気的接続部は、前記画素領域外に配されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、光電変換部と周辺回路部とを別基板に分けた固体撮像装置において、フローティングディフュージョンの容量値を増加させることなく、光電変換部へ基準電圧を供給することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は実施例１の固体撮像装置の第１の半導体基板の上面図である。（ｂ）は（ａ）のＡ−Ａ´における断面模式図である。
【図２】実施例１の第１の半導体基板に配された画素構成要素の等価回路図である。
【図３】（ａ）は実施例１の固体撮像装置の第２の半導体基板の上面図である。（ｂ）は（ａ）のＢ−Ｂ´における断面模式図である。
【図４】実施例１の第２の半導体基板に配された画素構成要素の等価回路図である。
【図５】（ａ）は実施例１の固体撮像装置の第１の半導体基板の上面図である。（ｂ）は実施例１の固体撮像装置の第２の半導体基板の上面図である。
【図６】（ａ）は実施例２の固体撮像装置の第１の半導体基板の上面図である。（ｂ）は実施例２の固体撮像装置の第２の半導体基板の上面図である。
【発明を実施するための形態】
【００１２】
本発明の固体撮像装置の画素は、光電変換部、フローティングディフュージョン（ＦＤ）及び光電変換部の電荷をＦＤへ転送する転送トランジスタを含む。更に、ＦＤの電位をリセット電位とするリセットトランジスタ、ＦＤの電位変化に基づく信号を増幅（電荷増幅）して出力する増幅トランジスタを含む。
【００１３】
光電変換部、ＦＤ、転送トランジスタが複数配された画素領域が第１の半導体基板に配されている。
【００１４】
そして複数の画素からの信号が出力される複数の共通出力線が第２の半導体基板に配されている。更に、画素よりも後段に設けられる読み出し回路及び画素からの信号を読み出すための走査回路を含む周辺回路部が第２の半導体基板に配されている。
【００１５】
他の画素要素は第１の半導体基板もしくは第２の半導体基板のいずれかに配されていればよい。しかし、少なくともリセットトランジスタ、増幅トランジスタの少なくとも一方は第２の半導体基板に配される必要がある。
【００１６】
リセットトランジスタ、増幅トランジスタの少なくとも一方が第２の半導体基板に配された場合には、ＦＤとリセットトランジスタもしくは増幅トランジスタとを電気的に接続するための電気的接続部（第１の電気的接続部）が必要となる。
【００１７】
ここで電気的接続部とは各半導体基板に配されるものであり、例えば、配線層に含まれる一部の導電パターンを利用して第１の半導体基板と第２の半導体基板とを電気的に接続するための部材である。
【００１８】
更に、第１の半導体基板に、光電変換部へ基準電圧を供給するための基準電圧供給線が配されている。基準電圧供給線から画素領域内の光電変換部へ基準電圧が供給される。この際、例えば、光電変換部へは複数のコンタクトプラグを介して基準電圧が供給される。したがって第１の半導体基板の画素領域に、基準電圧を光電変換部へ供給するための複数のコンタクトプラグが配されていることとなる。そして基準電圧供給線に基準電圧を供給するための電源線が第２の半導体基板に配され、基準電圧供給線と電源線とは電気的接続部（第２の電気的接続部）により電気的に接続されている。電源線には第２の半導体基板外部から基準電圧が供給される。
【００１９】
本発明は上述の第１の電気的接続部、第２の電気的接続部の具体的配置位置を規定するものである。
【００２０】
以下、具体的に実施例を挙げて本判明の固体撮像装置を説明する。実施例では信号電荷として電子を用いる場合に関して説明する。ホールを用いる場合には各半導体領域の導電型を逆導電型とすればよい。
【００２１】
（実施例１）
本実施例の固体撮像装置の上面図を図１（ａ）に示す。より具体的には、光電変換部が配された第１の半導体基板の上面図である。図１（ａ）のＡ−Ａ´における断面図を図１（ｂ）に示す。
１００は画素領域である。画素を構成する要素が複数配された領域である。図では４×４の行列状に配されている。この構成に限らず更に多数の構成要素が配されていても良いし、ライン状に配されていても良い。
１０１は光電変換部である。入射光を電子とホールの電荷対に変換し、信号電荷として電子を収集する。例えばＰＮ接合フォトダイオードを用いることができる。Ｐ型半導体領域がアノードとして機能し、アノードに基準電圧となる接地電位が供給される。
１０２は光電変換部の電荷をＦＤへ転送する転送トランジスタのゲート電極を構成するポリシリコンである。１０３はＦＤである。光電変換部１０１の電荷が転送トランジスタによって転送される。Ｎ型の半導体領域により構成される。
１０４ａ、ｂは転送トランジスタのゲートに駆動信号を供給する転送制御線である。
１０５は光電変換部に基準電圧を供給するための基準電圧供給線である。画素領域１００内の複数の領域においてコンタクトプラグを介して光電変換部へ電位を供給する。コンタクトプラグが直接光電変換部を構成する半導体領域に接続されていても良いし、転送トランジスタのチャネル部を提供するＰ型半導体領域や、隣接画素間を分離するためのＰ型半導体領域を介して基準電圧を供給しても良い。転送トランジスタのチャネル部を提供するＰ型半導体領域はウエルと呼ぶこともでき、ウエル基準電圧を供給する場合には、基準電圧供給線はウエル電位供給線を兼ねることもできる。
１０６はＦＤとコンタクトプラグを介して電気的に接続される第１の電気的接続部である。ＦＤと第２の半導体基板に配されたリセットトランジスタのソースもしくはドレイン及び増幅トランジスタのゲートの少なくとも一方と電気的に接続するためのである。本実施例においてはリセットトランジスタ及び増幅トランジスタの両者が第２の半導体基板に配される場合を説明するが、少なくとも一方が第２の半導体基板に配されていれば良い。両者が第２の半導体基板に配される場合には、ＦＤとリセットトランジスタ及び増幅トランジスタの両者とが電気的に接続される。
１０９は第２の電気的接続部である。第２の電気的接続部１０９は基準電圧供給線１０５と第２の半導体基板に配された電源配線とを電気的に接続するものである。
１０７、１０８は第３の電気的接続部である。転送制御線１０４ａ、ｂと第２の半導体基板に配された転送走査回路とを電気的に接続するものである。
１１０はＮ型の半導体領域である。光電変換部を構成しており、信号電荷である電子を収集する。本実施例においては図面下方、つまり、トランジスタ及び配線が配される面とは反対側の主面から光が入射する裏面照射の構成となっている。
１１１はＰ型の半導体領域である。Ｎ型の半導体領域１１０とＰＮ接合を構成する。光電変換部の共通アノードとして機能する。
１１２はＰ型の半導体領域である。転送トランジスタのチャネルを提供するための領域である。
１１３は高濃度のＰ型半導体領域である。高濃度Ｐ型半導体領域１１３は、コンタクトプラグ１１４を介して基準電圧供給線１０５と電気的に接続される。Ｐ型半導体領域１１１、１１２に基準電圧を与えるための領域である。
１１５はＦＤと第１の電気的接続部１０６とを電気的に接続するためのコンタクトプラグである。
【００２２】
本実施例において第２の電気的接続部１０９は画素領域１００の外部に配される。ここで第２の電気的接続部１０９の配置位置に関して説明する。
【００２３】
比較例として第３の電気的接続部を画素領域１００内に設けられた複数のコンタクトプラグ１１４に対応させて設けることもできる。この場合には、画素領域１００内に複数設けられた第２の電気的接続部と、第２の電気的接続部に隣接する配線（基準電圧供給配線１０５を除く）とは一定以上の距離離す必要がある。この理由は、距離が短いと第１及び第２の半導体基板間を電気的に接続する工程において、第２の電気的接続部とこれに隣接する配線とのショートが発生しやすくなり点欠陥や線欠陥となるためである。
【００２４】
したがって、例えば、転送制御線１０４ｂを図面上部に移動させて距離を確保する必要がある。しかしそうすると第１の電気的接続部１０６と転送制御線１０４ｂとの距離が近づく。第１の電気的接続部１０６と転送制御線１０４ｂとの距離を一定以上近づけるとＦＤ容量値が上昇するため好ましくない。ＦＤは転送された電荷をＦＤと周囲のＰ型半導体領域とにより構成するＰＮ接合容量、及び寄生容量（これらを含めてＦＤ容量とする）とにより電圧に変換する機能を有する。ここでＦＤ容量値は画素の感度に直接結びつく。つまり、ＦＤ容量値が大きければ単位電荷量あたりの電位変化量は小さく、ＦＤ容量値が小さければ単位電荷量あたりの電位変化量は大きくなる。よって、ＦＤ容量値が小さい方が画素の感度を向上させることが可能となる。ここで、第１の電気的接続部１０６はＦＤ１０３と電気的に接続されるため電気的には同一ノードとなる。このため第１の電気的接続部１０６と、第１の電気的接続部１０６に隣接する配線とにより生じる寄生容量はＦＤ容量となる。つまり転送制御線１０４ｂが第１の電気的接続部１０６に近づくということはＦＤ容量値が増えることにつながり感度を下げてしまうことにつながるのである。
【００２５】
これは本発明者らが新たに見出した、第１の半導体基板に配されたＦＤと、第２の半導体基板とを電気的に接続する際に新たに見出した課題である。ＦＤは必ず画素毎もしくは複数の画素毎に電気的に接続されるため、第１の電気的接続部は画素領域内に設ける必要がある。そして第１の電気的接続部は確実な電気的接続を行うために一定以上の面積を確保する必要がある。第１の電気的接続部の面積を確保しつつ、画素領域内に電気的接続部を新たに増やすと、ＦＤ容量値の増加は避けられない。
【００２６】
これに対して本実施例のように、第２の電気的接続部１０９を画素領域外に配置することで、第１の電気的接続部の面積を一定以上確保しつつ、隣接する配線との距離を確保することができる。したがって、ＦＤ容量値の増加を抑制することが可能となり、感度を下げることなく光電変換部に基準電圧を供給することが可能となる。
【００２７】
図２は第１の半導体基板に配される画素を構成する要素の電気的接続関係を示す等価回路図である。図１と同様の機能を有する部分には同一の符号を付し詳細な説明は省略する。
２０１は光電変換部、２０２は転送トランジスタ、２０３は第３の電気的接続部、２０４は第１の電気的接続部、２０５は第２の電気的接続部をそれぞれ示す。ここでは光電変換部としてフォトダイオードを用いている。フォトダイオードのカソードが転送トランジスタのソースと接続され、転送トランジスタのドレインがＦＤとなっている。フォトダイオードのカソードと転送トランジスタは同一半導体領域を用いて同一ノードとなっていればよい。点線で囲った部分が１画素を示している。
【００２８】
図３（ａ）に第２の半導体基板の上面図を示す。図３（ｂ）に図３（ａ）のＢ−Ｂ´における断面図を示す。
３０１はリセットトランジスタ、３０２は増幅トランジスタである。点線内の斜め線でハッチングされた部分が各トランジスタのゲート電極を構成するポリシリコンである。ゲート電極を挟んで両側にソース、ドレイン領域が配されている。リセットトランジスタ３０１に比べて増幅トランジスタ３０２のゲート面積が大きい。このような構成とすることにより増幅トランジスタで発生する１／ｆノイズを抑制することが可能となる。ここでのゲート面積とはトランジスタのチャネル部を覆うポリシリコンの面積が１／ｆノイズに寄与するためチャネル部上の面積である。
３０３は第４の電気的接続部である。第１の半導体基板に配された第１の電気的接続部とマイクロバンプ等を介して電気的に接続される。更に、増幅トランジスタのゲート及びリセットトランジスタのソースと電気的に接続されている。
３０４はリセットトランジスタのドレインに電圧を供給するためのリセットドレイン供給配線である。３０５はリセットトランジスタのゲートに駆動信号を供給するためのリセットゲート制御線である。３０６はリセットトランジスタのソースと増幅トランジスタのゲートとを電気的に接続するためのローカル配線である。３０７は増幅トランジスタのドレインに電圧を供給するための電圧供給線である。
３０８は第５の電気的接続部である。第１の半導体基板の画素領域外に複数配された第２の電気的接続部とマイクロバンプ等を介して電気的に接続される。第５の電気的接続部も第２の電気的接続部と同様に画素領域外に複数設けられる。複数の第５の電気的接続部３０８には不図示の電源配線から基準電圧、例えば接地電位が供給されている。更に電源配線には第２の半導体基板外部から基準電圧が供給されている。
３０９は複数の第５の電気的接続部を接続する配線である。
３１０は第６の電気的接続部である。第１の半導体基板に配された第３の電気的接続部とマイクロバンプ等を介して電気的に接続される。
３１１は増幅トランジスタのゲートを構成するポリシリコンである。３１２は素子分離領域である。ポリシリコン３１１は増幅トランジスタのチャネル及び素子分離領域３１２の一部上部を覆って配されている。
【００２９】
図４は第２の半導体基板に配された画素の構成要素の電気的接続を示す等価回路図である。４０１はリセットトランジスタ、４０２は増幅トランジスタ、４０３は第４の電気的接続部、４０４は第５の電気的接続部、４０５は第６の電気的接続部を示している。リセットトランジスタのソースと増幅トランジスタのゲートとが電気的に接続されている。４０６は複数の画素からの信号が出力される共通出力線である。点線で囲った部分が１画素を示している。
【００３０】
図５（ａ）、（ｂ）に各半導体基板の上面全体図を示す。
５０１ａ、ｂはそれぞれ第１、第２の半導体基板を示している。５０２ａ、５０２ｂは各半導体基板における画素領域を示している。各画素領域には画素を構成する構成要素が配されている。
５０３ａは複数の第２の電気的接続部が配される領域である。５０３ｂは複数の第５の電気的接続部が配される領域である。５０４ａは複数の第３の電気的接続部が配される領域である。５０４ｂは複数の第６の電気的接続部が配される領域である。５０３ａ、５０３ｂは一方が他方に対して垂直投影した時に一部、一方が他方の領域全て重なる位置に配されている。５０４ａ、５０４ｂは一方が他方に対して垂直投影した時に一部が重なる位置に配されている。
５０５は信号処理部である。一例として複数の画素からの信号を並列に処理可能な回路である。具体的には画素列毎に設けられた増幅器、ＣＤＳ回路、ＡＤ変換器などである。複数のトランジスタを含んで構成され、これらのトランジスタは通常のスイッチもしくは演算増幅器の一部として機能している。
５０６は水平出力線である。水平出力線５０６は信号処理部５０５により並列に処理された後、直列信号に変換された信号を外部に読み出す。
５０７は水平走査部である。信号処理部５０５で処理された後の信号を直列信号に変換すべく順次パルスを供給する。上述の走査部と同様に信号処理部２０７で並列処理された信号を順次選択する機能を有していればよい。
５０８は水平出力線５０６から出力された信号を増幅して外部に出力する増幅部である。増幅部５０８は必要に応じて設けられる。
５０９は垂直走査部である。シフトレジスタ、デコーダを用いて形成することができる。転送制御線１０４ａ、リセット制御線３０５に対して順次駆動パルスを供給する。
【００３１】
本実施例は第１の半導体基板に光電変換部へ基準電圧を供給する基準電圧供給線と、第２の半導体基板に電源配線とを電気的に接続する第２の電気的接続領域を第１の半導体基板の画素領域外に配した。このような配置とすることによりＦＤ容量を上昇させることなく、光電変換部へ基準電圧を供給することが可能となる。
【００３２】
（実施例２）
図６（ａ）、（ｂ）に本実施例の各半導体基板の上面全体図を示す。実施例１との違いは第１の半導体基板の画素領域内に基準電圧供給線１０５と第２の半導体基板に配された電源配線とを電気的に接続するための第７の電気的接続部を設けた点にある。それ以外の構成は実施例１と同様の構成であり、同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【００３３】
本実施例においては画素領域内に第７の電気的接続部を設けた。しかしながら実施例１で述べたように第７の電気的接続部を画素領域内に配することによってＦＤ容量値が上昇してしまう恐れがある。したがって本実施例においては、ＦＤを第２の半導体基板と電気的に接続する第１の電気的接続部に比べて周期的に間引いて配置する。具体的に本実施例においては中央部に１つのみ配置している。具体的な構成としてこれに限定されず、少なくともＦＤと第２の半導体基板を接続する電気的接続部に比べて少数で間引いて配置すればよい。
【００３４】
以上本発明に関して具体的に実施例を示したが、本発明はこれに限るものではなく発明の主旨を越えない限り適宜変更可能である。
【００３５】
たとえば、ＦＤを垂直方向の２画素の共有としたが、共有する画素はこれに限ったものではなく、更に、１画素につき１ＦＤを有していてもよい。
【００３６】
また第２の半導体基板の画素領域内に、電源配線からの基準電圧を供給する複数のコンタクトプラグを設けることもできる。第２の半導体基板の画素領域内にはリセットトランジスタ、増幅トランジスタが配されている。これらトランジスタが配されるウエル電位は各トランジスタの動作特性を決める上で重要である。このウエル電位が画素領域内の場所によって電位の分布が生じると、画素領域ごとに異なるオフセットとして信号にシェーディングが生じる場合がある。
【００３７】
これに対して第２の半導体基板の画素領域内のウエルに複数のコンタクトプラグを介して基準電圧を供給することにより上記シェーディングを抑制することが可能となる。またコンタクトプラグは増幅トランジスタごとに設けても良いし、複数の増幅トランジスタごとに設けてもよい。増幅トランジスタのゲート面積を大きくして１／ｆノイズを抑制しつつ画素ピッチを微細化する場合には、全ての増幅トランジスタ毎ではなく複数の増幅トランジスタごとに間引いては位置するのがよい。
【符号の説明】
【００３８】
１０１  光電変換部
１０３  フローティングディフュージョン
１０６  第１の電気的接続部
１０９  第２の電気的接続部
３０１  リセットトランジスタ
３０２  増幅トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005558801.tif 000007