(57)【特許請求の範囲】
【請求項１】
マスクプログラム可能な集積回路の中の集積回路メモリであって、
複数のメモリセルと、
制御器と、
ヒューズブロックと、
マスクプログラム可能なスイッチと、
前記制御器からの第１の入力、前記ヒューズブロックからの第２の入力、及び該第１の入力と、該第２の入力とから選択される出力を有する第１のマルチプレクサと、
前記第１のマルチプレクサからの第１の入力、前記マスクプログラム可能なスイッチからの第２の入力、及び該第１の入力と、該第２の入力とから選択される出力を有する第２のマルチプレクサと、
複数のディレイ素子、及び第３のマルチプレクサを有するディレイチェーンとを備え、前記ディレイチェーンで使用されるディレイ素子の数は、前記第２のマルチプレクサの前記出力に従って前記第３のマルチプレクサによって決定され、前記ディレイチェーンで 使用されるディレイ素子の数は、前記複数のメモリセルの読み出し及び／又は書き込みに使用される時間を決定することを特徴とする集積回路メモリ。
【請求項２】
前記複数のメモリセルは、それぞれがディレイチェーンを備えるブロックであって、ブロックそれぞれのディレイが制御器、又はヒューズブロックからプログラム可能であるように、前記第一マルチプレクサからブロックそれぞれに延びるラインを更に備えるブロックとして構成される請求項１に記載の集積回路メモリ。
【請求項３】
前記ヒューズブロックは、前記ディレイチェーンで使用されるディレイ素子の数を決定する値を有するワンタイムプログラム可能な複数のヒューズ、又はアンチヒューズから成る請求項１に記載の集積回路メモリ。 
【請求項４】
前記複数のメモリセルは、スタティクランダムアクセスメモリ（ＳＲＡＭ）セルである請求項１に記載の集積回路メモリ。
【請求項５】
前記制御器は、ＪＴＡＧ  ＴＡＰ制御器である請求項１に記載の集積回路メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
１．［発明の分野］
本発明は、集積回路メモリに関する。具体的には、そのようなメモリの特徴化、及び設定に関する。
【０００２】
[関連出願との関係］
本発明は、その全体がすべての目的ために参照することにより本明細書に包含される名称を「Ｄｙｎａｍｉｃ  Ｒｅａｌ−Ｔｉｍｅ  Ｄｅｌａｙ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ａｎｄ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ」という２００８年９月１１日に出願された米国特許出願第１２／２０８９６７号の優先権を主張する。
【背景技術】
【０００３】
２．［関係文献の記述］
プログラマブル論理デバイス（ＰＬＤ）（場合によってはＣＰＬＤ、ＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡ、ＦＰＧＡ、及びその他の名称で称される）は、カスタムＩＣの柔軟性とともに固定式のＩＣの有利性を提供する周知の集積回路である。このような装置は、当業者に周知であり、典型的には、使用者の特定の要求を満足させるようにプログラムされる少なくとも一部の部分を有する「在庫」（off the shelf）の装置を提供する。従来、特定用途向け集積回路（ＡＳＩＣ)は、固定式集積回路であった。しかしながら、プログラム可能な単数、又は複数の部分を有するＡＳＩＣを提供することは可能である。したがって、集積回路装置は、ＡＳＩＣとＰＬＤとの両方の性質を有することが可能である。本明細書では、用語「ストラクチャードＡＳＩＣ（structured ASIC）」を使用して、このような装置を称する。
【０００４】
ストラクチャードＡＳＩＣは、いくつかの所定の回路特性を有する装置であるが、またある程度はカスタマイズ可能な装置でもある。例えば、ストラクチャードＡＳＩＣは、相対的に小さい多くの論理要素（本明細書では、ハイブリッド論理要素、又はＨＬＥと称される）の二次元的アレイを包含してもよい。一般的に、これらのＨＬＥの基本的回路は、同一、又は実質的に同一であり、そのストラクチャードＡＳＩＣを製造するために使用されるマスクのサブセットによって提供される。したがって、このサブセットのマスクは、常に同一、又は実質的に同一である。ＨＬＥによって実施される全体的な単数、又は複数の機能は、ストラクチャードＡＳＩＣ製品を製造するために使用される１つ、又は２つ以上の付加的なマスクをカスタマイズすることによって、ある程度カスタマイズすることが可能である。同様に、ＨＬＥへの接続、ＨＬＥからの接続、及び／又はＨＬＥ間の接続も製品の製造に使用される付加的なマスクをカスタマイズすることによってカスタマイズすることが可能である。ストラクチャードＡＳＩＣは、同一の基本的回路を有するため、具体的なタスクを実行するための設計は、簡素化され、高速化され、信頼性が向上し、かつ費用が減少される。ＡＳＩＣの全体は、「最初から」設計されるが必要ない。代わりに、カスタマイズ可能なマスクのみが設計される。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の一例になるストラクチャードＡＳＩＣは、メモリのブロックそれぞれにディレイチェーンが含まれる。ディレイチェーンは、種々の要求のために種々のディレイに設定可能であるように、マスクプログラム可能である。さらに、マスクプログラム可能なディレイチェーンの設定は、マスクプログラムされたディレイにかかわらず種々のディレイが試験可能なように、ＪＴＡＧ制御器により無効化される。また、メモリのディレイチェーンに接続するヒューズブロックが提供される。ヒューズブロックは、マスクプログラミングの後に、書き込み可能であり、ヒューズブロックを使用して、マスクプログラムされたディレイのいずれも無効化する最適ディレイを記憶する。したがって、ディレイは、ＪＴＡＧ制御器によって試験の目的で設定可能であり、ヒューズによって最終用途に設定可能である。ＪＴＡＧ制御器、及びヒューズの両方は、マスクプログラミングで設定された遅延を無効化する。これによって、マスクプログラミングの後にさらなる柔軟性が提供される。
【０００６】
一例に従うマスクプログラム可能な集積回路は、メモリと、メモリセルの読み出し時間及び／又は書き込み時間を決定するディレイを提供するメモリ内のディレイチェーンとディレイチェーンにより提供されるディレイを特定するように構成されるマスクプログラム可能なスイッチと、集積回路の外部からの１つ、又は２つ以上の信号を受信し、それに応じてディレイチェーンで提供されるディレイを特定するために、命令を生成する制御器とを含み、命令は、マスクプログラム可能なスイッチで特定されたディレイを無効化するマスクプログラム可能な集積回路である。
【０００７】
一例に従うマスクプログラム可能な集積回路の集積回路メモリは、複数のメモリセルと、ＪＴＡＧ  ＴＡＰ制御器と、ヒューズブロックと、マスクプログラム可能なスイッチと、ＪＴＡＧ制御器からの第１の入力、ヒューズブロックからの第２の入力、及び第１の入力、又は第２の入力から選択される出力を有する第１のマルチプレクサと、第１のマルチプレクサからの第１の入力、マスクプログラム可能なスイッチからの第２の入力、及び第１の入力、又は第２の入力から選択される出力を有する第２のマルチプレクサと、複数のディレイ素子、及び第３のマルチプレクサを包含するディレイチェーンとを包含し、ディレイチェーンで使用されるディレイ素子の数は、第２のマルチプレクサの出力に従って第２のマルチプレクサにより決定され、ディレイチェーンで使用されるディレイ素子の数は、複数のメモリセルの読み出し及び／又は書き込み時間を決定する集積回路メモリである。
【０００８】
一例に従うマスクプログラム可能な集積回路の集積回路メモリにおいてメモリディレイを構成する方法であって、マスクプログラム可能なスイッチにより特定される第１のディレイを集積回路メモリに提供し、続いて、ＪＴＡＧ入力によって集積回路メモリに提供される入力によって特定される第２の遅延に集積回路の第１の遅延を置換する方法である。
【０００９】
本発明は、本発明の特定の実施形態を説明する添付図面とともに、以下の詳細な記述を参照することによって、最も理解できる。
【図面の簡単な説明】
【００１０】
【図１】ストラクチャードＡＳＩＣ内のマルチブロックメモリを示す図である。
【図２】エンジニアリングディレイチェーンと、マスクプログラム可能なスイッチとを含むメモリブロックをより詳細に示す図である。
【図３】メモリのブロックそれぞれに設定可能的に接続されるＪＴＡＧ制御器、及びヒューズブロックを含むメモリを示す図である。
【図４】ＪＴＡＧ制御器からの接続、及びヒューズブロックからの接続がメモリのブロック内のエンジニアリングディレイチェーンに接続する方法を示す図である。
【図５】ＪＴＡＧ制御器で提供される種々のディレイを使用して最適ディレイを決定する処理を示す図である。
【図６】ヒューズを使用してマスクプログラムされたディレイを無効化する処理を示す図である。
【発明を実施するための形態】
【００１１】
ここで、本発明は、添付図面に示されるように本発明の様々な実施形態を参照して、詳細に説明される。以下の説明において、特定の詳細は、本発明を十分に理解されるために説明される。しかしながら、本発明が本明細書で説明される実施の詳細の一部を使用することなしに実行できることは、当業者には明白であろう。また、本発明の内容を不必要に不明りょうにしないために、周知の作動は、記載されていないことを理解すべきである。
【００１２】
図１において、ストラクチャードＡＳＩＣのようなマスクプログラム可能な集積回路内のメモリ１００を示す。この例において、メモリ１００は例えばＡｌｔｅｒａ（登録商標）社により製造されるＨａｒｄＣｏｐｙ（登録商標）ストラクチャードＡＳＩＣのようなストラクチャードＡＳＩＣで使用されるスタティクランダムアクセスメモリ（ＳＲＡＭ）である。このようなメモリは、ストラクチャードＡＳＩＣの作動期間中にランダムアクセスメモリ (ＲＡＭ)として使用できる。例えば、このようなＲＡＭは、ストラクチャードＡＳＩＣを作動するために使用されるファームウエアを含んでもよい。
【００１３】
図１は、４列（メモリ列０〜メモリ列３）で形成されるメモリ１００を示す。行それぞれは、複数のブロックが含む。例えばメモリ列３は、ブロック１０２ａ〜１０２ｃから成る。他のメモリは、異なる数のブロックが含んでもよい。また、ブロックそれぞれは、行、及び列のグリッドアレイに配置されるメモリセルを有する内部列構造であってもよい。しかしながら、図１での列は、ブロックの列への高レベルの配置を参照し、列のブロックは、周辺回路を共有する。メモリは、反復構造を有し、行それぞれは、メモリセル、及び周辺回路の配置が同一であると理解されるであろう。列それぞれの内部は、多重ブロック（図１の例では列当たり８つ）がある。通常ブロックは、互いに同一のものであり、ブロックそれぞれは、同一数のメモリセルなどを有する。
【００１４】
図２は、図１の各ブロック１０２ｃをより詳細に示すものであり、メモリブロック１０２ｃの構成素子の一部を示す。具体的には、図２は、メモリブロック１０２ｃの作動に使用される所定の時間のディレイを提供するエンジニアリングディレイチェーン２０４を示す。同様なディレイチェーンは、メモリアレイ１００の各ブロックに提供される。エンジニアリングディレイチェーン２０４は、１つのディレイ段からの出力が次のディレイ段の入力として提供されるように、直列に接続される多重のディレイ段２０６ａ〜２０６ｃを含む。例えば、ディレイ段２０６ａの出力は、ディレイ段２０６ｂに入力として提供され、ディレイ段２０６ｂの出力は、ディレイ段２０６ｃに入力として提供される。３つのディレイ段２０６ａ〜２０６ｃのみがエンジニアリングディレイチェーン２０４に示されるが、他の例では異なる数のディレイ段（例えば、４つ以上）を使用してもよい。ディレイ段それぞれの出力は、直列の次のディレイ段に提供されるうえに、出力それぞれは、マルチプレクサ２０８にも提供される。各ディレイ段２０６ａ〜２０６ｃは、いくらかのディレイを電気信号に提供する。したがって、異なるディレイ段２０６ａ〜２０６ｃの出力は、様々なディレイを有する信号をマルチプレクサ２０８に提供する。次いで、マルチプレクサ２０８は、特定のメモリ作動に使用するための適当なディレイとしてこれらのディレイの中の１つを選択する。
【００１５】
メモリで実行される作動は、読み出しと書き込みとを含む。そのような作動に正しいディレイを選択することは、メモリの許容範囲にある作動を保証するために重要である。具体的には、メモリセルを読み出すとき、センス増幅器（センスアンプ）は、異なる電位（例えばビットライン電位）を比較して、セルの論理状態を決定する。このような電圧は、ビットラインが放電するとき変化する。したがって、電位がセルの論理状態を反映することを保証するために、十分な時間ディレイの後に電位を比較することが重要である。エンジニアリングディレイチェーンを使用して、そのような時間ディレイを確立してもよい。メモリセルを書き込む（プログラミングする）とき、１つ、又は２つ以上の電圧を印加して、メモリセルの状態変更を生じさせる。一般的に、このようなプログラミング電圧の継続時間は、セルが正確にプログラミングされることを保証するために重要である。プログラミングが不十分であると、セルの状態の変更が不成功となる可能性がある。使用されるプログラミング時間は、エンジニアリングディレイチェーンによって確立されてもよい。したがって、エンジニアリングディレイチェーンは、メモリブロックの時間ディレイの記録のためのメカニズムを提供する。次いで、このディレイは、ディレイが使用される毎にメモリブロックの外部の回路と通信する必要なく、メモリブロック内でローカルに使用することができる。
【００１６】
図２のメモリブロック１０２ｃの例において、マスクプログラム可能なスイッチ２１０を使用して、エンジニアリングディレイチェーン２０４のマルチプレクサ２０８の選択入力を提供する。したがって、マスクプログラム可能なスイッチ２１０は、ディレイチェーン２０４で使用されるディレイ段２０６ａ〜２０６ｃの数を決定し、それによって使用されるディレイ時間を決定する。適当ないずれのマスクプログラム可能なスイッチが、この目的に使用できる。一般的に、マスクプログラム可能な集積回路は、すべての集積回路で同一なハードワイヤ化された構成要素と、使用者の要求に従って製造者によってプログラミングされ、かつ顧客による再構成ができない（すなわち、顧客は、プログラミングできない）マスクプログラム可能な構成要素とが含む。図２のマスクプログラム可能なスイッチ２１０は、使用者の具体的な応用に基づいて使用者の要求に従って設定される。使用者が高性能を要求する場合、読み出し、及び書き込み速度を増加するためにディレイが相対的に小さくされてもよい。使用者の要求が厳格でない場合、ディレイは、相対的に大きくしてもよい。
【００１７】
典型的には、図２のマスクプログラム可能なスイッチ２１０のようなマスクプログラム可能なスイッチは、シミュレーション、又は様々な異なる設定を使用するメモリの特徴のいずれか一方に基づいて最適値であると決定される値に設定される。例えば、一組の試験用チップは、異なるディレイに設定されるマスクプログラム可能なスイッチと共に用意されてもよい。次いで、チップが試験されて、どのディレイが（使用者の要求に従って）最適の結果を提供するか決定される。しかしながら、このような試験が常に正確な結果を供するとは限らない。具体的には、弱い（プログラム及び読み出しが遅い）メモリセルは、より大きなディレイ設定のブロックの中に隠れる可能性がある。マスクプログラム可能なスイッチは一度設定されると、設定を変更することは通常不可能である。従って、もし使用者によってマスクプログラム可能なディレイが最適値でない値に設定されていることが見出された場合、既に設定されているスイッチで製造された集積回路は、変更不可能である。マスクプログラム可能な異なるディレイを使用する新しい製造処理が必要となり、このような追加的な製造処理用によって、費用が嵩むことになる。
【００１８】
本発明の一実施形態に従うと、マスクプログラム可能な集積回路は、マスクプログラミングで設定可能なエンジニアリングディレイを有し、更にマスクプログラミングの後に再構成可能であるので、マスクプログラミングで設定されたディレイを無効化できる。
【００１９】
図３は、一実施形態に従うマスクプログラム可能な集積回路の中のメモリ３２０を示す図である。具体的には、メモリ３２０は、ブロックそれぞれに先に説明されたようにマスクプログラム可能なディレイチェーンを含む。更に、図３は、それぞれがマルチプレクサ３２６（ＪＴＡＧマルチプレクサ）に入力を提供するＪＴＡＧ  ＴＡＰ制御器３２２と、ヒューズブロック３２４とを示す。マルチプレクサ３２６は、いずれの入力が選択されるか決定するために、選択入力３２７を有する。選択入力３２７は、図３において破線で示されるヒューズブロック３２４により提供されてもよい。したがって、ヒューズブロック３２４のヒューズを使用して、マルチプレクサ３２６からの出力としてヒューズブロック３２４を選択してもよい。デフォオルト状態（ヒューズブロック３２４が変更されない場合）において、 ＪＴＡＧ  ＴＡＰ制御器３２２を選択する。他の例では、選択入力３２７は、他の方法で提供されてもよい。ＪＴＡＧマルチプレクサ３２６は、メモリのブロックそれぞれが同一の入力を（ＪＴＡＧ  ＴＡＰ制御器３２２又はヒューズブロック３２４から）受信するように、メモリ３２０のブロックそれぞれ（列２のブロック３３０など）に提供される。この入力を使用して、メモリ３２０のメモリブロックのマスクプログラム可能なディレイを無効化できる。
【００２０】
ＪＴＡＧ  ＴＡＰ制御器３２２は、どのような適切な制御器であってもよい。ＪＴＡＧ（ジェイタグ、Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）ＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）制御器は、集積回路の試験に使用される周知の構成素子である。このようなＴＡＰ制御器は、外部の試験装置に接続可能なアクセスポートに接続される。そのようなポートを通じて受信される信号に応じて、ＴＡＰ制御器は、バウンダリスキャン試験、又は他のルーティンを実行する。また、集積回路のある部分のプログラミングは、ＴＡＰ制御器を介してこのようなポートを使用して実行してもよい。具体的には、ＴＡＰ制御器は、外部装置に接続されて、具体的な要求に従って集積回路を構成することが可能である。
【００２１】
ヒューズブロック３２４（ポリヒューズブロック）は、ヒューズ（又はアンチヒューズ）のようなワンタイムプログラム可能なビット（one-time-programmable bits）を含むマスクプログラム可能な集積回路の一部である。このようなビットは、集積回路のパタニングが完了した後（すなわち、マスクプログラム可能なスイッチの設定を含む総ての回路の形成が完了した後）に、設定されてもよい。ヒューズブロック３２４は、ポリシリコンヒューズ、集積回路が製造された後に焼成可能な又はアンチヒューズを含んでもよい。他の物理的な構造を使用して、ヒューズブロックにビットを格納してもよい。このようなヒューズは通常、製造業者の工場で構成され、フィールドプログラマブルのものとは考えられない。
【００２２】
図４は、図３のメモリ３２０のブロック３３０をより詳細に示す図である。具体的には、図４は、先の説明と同一機能を実行し、同様な素子（ディレイ段３３４ａ〜３３４ｃ、及び マルチプレクサ３３６）を有するエンジニアリングディレイチェーン３３２を示す図である。しかしながら、先の例と異なり、ここでは、ディレイチェーンマルチプレクサ３３６への選択入力３３８は、他のマルチプレクサ３４０によって提供される。マルチプレクサ３４０は、１つの入力を提供するマスクプログラム可能なスイッチ３４２を有することによって、ディレイチェーン３３２は、上述のようにマスクプログラム可能なスイッチを使用して構成されてもよい。更にマルチプレクサ３４０は、ＪＴＡＧマルチプレクサ３２６からの入力３２８を有する。これによって、マルチプレクサ３４０は、ＪＴＡＧ  ＴＡＰ制御器３２２、又はヒューズブロック３２４のいずれか一方によってＪＴＡＧマルチプレクサ３２６を介して、エンジニアリングディレイチェーン３３２のディレイを構成することができる。マルチプレクサ３４０は、選択入力３４１によって制御される。マルチプレクサ３４０は、デフォルトモードのときは、マスクプログラム可能なスイッチ３４２から出力が入力され、ＪＴＡＧマルチプレクサ３２６からの入力３２８が、マルチプレクサ３４０により選択されたときだけ、ＪＴＡＧマルチプレクサ３２６から入力されるように構成することができる。したがって、１つの例では、マルチプレクサ入力３４１は、入力３２８から選択入力３４１への破線で示されるように、入力３２８の信号によって制御可能である。他の例において、選択入力３４１は、異なる構成で制御されてよい。
【００２３】
このようにディレイチェーンマルチプレクサ３３６への異なる選択信号の選択肢を提供することは、集積回路が製造された後に、ディレイチェーン３３２のディレイを構成してもよいことを意味する。これによって、２つの重要な選択肢が可能になる。第１に、別のマスクプログラミングのステップなしに、異なるディレイ範囲が容易に試験可能となる。したがって、具体的な構成の特徴化が迅速かつ安価で完了することが可能である。第２に、マスクプログラムされたディレイが不十分であることが見出されたときに、マスクプログラムされた遅延を異なる値に置換することが可能である。
【００２４】
図５は、マスクプログラム可能な集積回路の異なるメモリディレイを特徴化する処理５５０のフローを示す図である。ディレイチェーンの設定（ディレイ時間）は、ＪＴＡＧ制御器からメモリのブロックそれぞれに提供される（５５２）。ディレイチェーンの設定は、シミュレーション、又は前回の特徴化に基づいてよい。通常、ディレイの範囲は、このような方法により提供され、試験は、ディレイそれぞれについて実施される。メモリ性能の試験（５５４）は、エラーがデータに生じたか決定するために、メモリへのデータの書き込みと、メモリからデータを読み出とを含む。ディレイが小さすぎる場合、生じるエラーの数が増加する可能性がある。ディレイが大きすぎる場合、書き込み速度、又は読み出し速度が使用者の要求に適合しない可能性がある。試験されるディレイの範囲から、最適なディレイチェーンの設定を決定する（５５６）。この最適ディレイ値は、速度、生産量、及び特定の使用者の要求に特有の要因を含むいくつかの要因に基づく。そして、決定された最適なディレイチェーン設定は、その後の集積回路のマスクプログラミングにより提供される（５５８）。
【００２５】
通常、最適なディレイが得られると、このディレイは、その後製造される集積回路に使用される。このようなディレイは、マスクプログラミングにより設定されてもよい。したがって、最初の試験ロット（又は複数の試験ロット）がデフォルトのマスクプログラミングディレイを使用して製造された後に、後続のロットが、試験ロットから見出された最適ディレイに対応する異なるマスクプログラミングディレイを有するように、マスクが変更される。しかしながら、マスクプログラミングで設定された後に、集積回路のディレイの変更が望まれる場合がある。例えば、試験があるディレイを提供する場合、試験の間に十分に考慮されなかった条件、又は応用によって、後に不十分であることが見出される。本発明の態様では、マスクプログラミングの後に、このようなディレイ変更が可能になる。
【００２６】
図６は、集積回路のマスクプログラミングディレイを無効化する処理６６０を示す図である。ディレイチェーンは、マスクプログラミングにより所定のディレイに初期設定される（６６２）。次いで、マスクプログラミングディレイを有するチップが十分に機能するか判定するために、試験を実行する（６６４）。十分に機能する場合、更なる変更は不必要であり、チップは使用可能である。しかしながら、マスクプログラミングされたチップの試験が、使用されたディレイによりチップが十分に機能しないことを示す（又はディレイが不十分であることを示す）場合、チップは、異なるディレイに再設定することができる。この場合、 マスクプログラミングされたディレイチェーンの設定を無効化し、異なるディレイ時間を試験するために、ＪＴＡＧ制御器を使用して異なるディレイがチップに提供される（６６６）。最適のディレイを、上述の試験から決定する（６６８）。次いで、最適のディレイが記録され、このディレイがメモリブロックに提供するように、ヒューズブロックのヒューズが構成される。これによって、マスクプログラミングによるディレイチェーンの設定が無効化される（６７０）。このようにして、メモリブロックで使用されるディレイは、マスクでのプログラミングで既にディレイが不十分なディレイに設定された後であっても変更することが可能となる。
【００２７】
本発明は、特定の実施形態を参照して具体的に図示され、かつ記載されるが、当業者は、本発明の範囲を逸脱することなく、開示される実施形態の形態及び詳細を変更することが可能であることが理解されるであろう。したがって、本発明は、本発明の真の精神、及び範囲内の全ての変化例、均等例を含むと解釈されることを意図するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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