(57)【特許請求の範囲】
【請求項１】
複数の柱を備える不揮発性メモリ装置であって、
複数の柱のそれぞれが、ステアリング素子および記憶素子を含む不揮発性メモリセルを備え、
複数の柱のそれぞれのボトムコーナーが丸くされ、５〜５００ｎｍの半径を有する不揮発性メモリ装置。
【請求項２】
複数の柱を備える不揮発性メモリ装置であって、
複数の柱のそれぞれが、ステアリング素子および記憶素子を含む不揮発性メモリセルを備え、
複数の柱のそれぞれのトップコーナーとボトムコーナーが共に丸くされ、
トップコーナーが、５〜５００ｎｍの半径を有し、
ボトムコーナーが、５〜５００ｎｍの半径を有する不揮発性メモリ装置。
【請求項３】
請求項１または２記載の不揮発性メモリ装置において、
複数の柱のそれぞれの側壁の上に堆積されたライナをさらに備える不揮発性メモリ装置。
【請求項４】
請求項１または２記載の不揮発性メモリ装置において、
前記ステアリング素子が、ダイオードを含み、
前記記憶素子が、非晶質炭素または多結晶炭素を含む炭素層を含む不揮発性メモリ装置。
【請求項５】
請求項４記載の不揮発性メモリ装置において、
複数の柱のそれぞれが、炭素層とダイオードの間に配置された接着層をさらに含む不揮発性メモリ装置。
【請求項６】
請求項１または２記載の不揮発性メモリ装置において、
複数の柱のそれぞれが、対応する下部電極と対応する上部電極との間に位置し、
少なくとも第１の接着層が、複数の柱のそれぞれと対応する下部電極との間に位置し、  少なくとも第２の接着層が、複数の柱のそれぞれと対応する上部電極との間に位置する不揮発性メモリ装置。
【請求項７】
請求項１または２記載の不揮発性メモリ装置において、
複数の柱のそれぞれが、対応する下部電極と対応する上部電極との間に位置し、
（ａ）複数の柱のそれぞれのトップコーナーが、対応する上部電極の下面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成すること、または
（ｂ）複数の柱のそれぞれのボトムコーナーが、対応する下部電極の上面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成すること、のうちの少なくとも一方である不揮発性メモリ装置。
【請求項８】
請求項１または２記載の不揮発性メモリ装置において、
前記記憶素子が、アンチヒューズ、ヒューズ、金属酸化物メモリ、スイッチング可能な複合金属酸化物、カーボンナノチューブメモリ、グラフェン抵抗率スイッチング可能な材料、炭素系抵抗率スイッチング可能な材料、相変化材料メモリ、導電性ブリッジ素子、またはスイッチング可能なポリマーメモリからなる群から選択される不揮発性メモリ装置。
【請求項９】
不揮発性メモリ装置を製作する方法であって、
装置層のスタックを形成するステップと、
前記スタックをパターン形成して複数の柱を形成するステップと、を含み、
複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされ、
複数の柱のそれぞれが、ステアリング素子および記憶素子を含む不揮発性メモリセルを備える方法。
【請求項１０】
請求項９記載の方法において、
複数の柱のそれぞれのトップコーナーまたはボトムコーナーのうちの少なくとも一方が５〜５００ｎｍの半径を有する方法。
【請求項１１】
請求項９記載の方法において、
前記装置層のスタックを形成するステップが、
第１の導電形の半導体層を形成することと、
前記第１の導電形の半導体層の上に第２の導電形の半導体層を形成することと、
前記第２の導電形の半導体層の上に記憶材料層を形成することと、を含み、
前記スタックをパターン形成して複数の柱を形成するステップが、前記スタックの上部を異方的にエッチングし、続いて前記スタックの下部を等方的にエッチングして複数の柱のボトムコーナーを丸くすることを含み、
前記スタックの下部を等方的にエッチングすることが、前記第１の導電形の半導体層の少なくとも一部を等方的にエッチングすることを含む方法。
【請求項１２】
請求項９記載の方法において、
前記装置層のスタックを形成するステップが、
記憶材料層を形成することと、
前記記憶材料層の上に第１の導電形の半導体層を形成することと、
前記第１の導電形の半導体層の上に第２の導電形の半導体層を形成することと、を含み、
前記スタックをパターン形成して複数の柱を形成するステップが、前記スタックの上部を異方的にエッチングし、続いて前記スタックの下部を等方的にエッチングして複数の柱のボトムコーナーを丸くすることを含み、
前記スタックの下部を等方的にエッチングすることが、前記記憶材料層の少なくとも一部を等方的にエッチングすることを含む方法。
【請求項１３】
請求項９記載の方法において、
前記装置層のスタックを形成するステップが、
第１の導電形の半導体層を形成することと、
前記第１の導電形の半導体層の上に第２の導電形の半導体層を形成することと、
前記第２の導電形の半導体層の上に記憶材料層を形成することと、を含み、
前記スタックをパターン形成して複数の柱を形成するステップが、
前記記憶材料層の上にハードマスク層を形成することと、
前記ハードマスク層をパターン形成してマスクフィーチャを形成することと、
前記マスクフィーチャのすぐ下の前記記憶材料層の上部をアンダーカットすることと、
前記マスクフィーチャをマスクとして使用して前記装置層のスタックをエッチングし複数の柱を形成することと、を含む方法。
【請求項１４】
請求項１３記載の方法において、
複数の柱の側壁の上にライナを形成するステップをさらに含む方法。
【請求項１５】
請求項９記載の方法において、
前記装置層のスタックを形成するステップが、
記憶材料層を形成することと、
前記記憶材料層の上に第１の導電形の半導体層を形成することと、
前記第１の導電形の半導体層の上に第２の導電形の半導体層を形成することと、を含み、
前記スタックを形成して複数の柱を形成するステップが、
前記第２の導電形の半導体層の上にハードマスク層を形成することと、
前記ハードマスク層をパターン形成してマスクフィーチャを形成することと、
前記マスクフィーチャのすぐ下の前記第２の導電形の半導体層の上部をアンダーカットすることと、
前記マスクフィーチャをマスクとして使用して前記装置層のスタックをエッチングし複数の柱を形成することと、を含む方法。
【請求項１６】
請求項１５記載の方法において、
複数の柱の側壁の上にライナを形成するステップをさらに含む方法。
【請求項１７】
請求項９記載の方法において、
前記装置層のスタックを形成するステップが、
記憶材料層を形成するステップと、
前記記憶材料層の上に第１の導電形の半導体層を形成することと、
前記第１の導電形の半導体層の上に第２の導電形の半導体層を形成することと、を含み、
前記スタックをパターン形成して複数の柱を形成するステップが、
前記第２の導電形の半導体層の上にハードマスク層を形成することと、
前記ハードマスク層をパターン形成してマスクフィーチャを形成することと、
前記マスクフィーチャをマスクとして使用して前記第２の導電形の半導体層を窒化し、前記第２の導電形の半導体層の一部を、前記第２の導電形の半導体層のトップコーナーに隣接する鳥のくちばしの形状を有する窒化物層に変換するとともに、複数の柱のそれぞれのトップコーナーを丸くすることと、
前記マスクフィーチャをマスクとして使用して前記装置層のスタックをエッチングし複数の柱を形成することと、を含む方法。
【請求項１８】
請求項９記載の方法において、
複数の柱を７００℃より高い温度で熱的にアニールするステップをさらに含む方法。
【請求項１９】
請求項９記載の方法において、
複数の柱の側壁の上にライナを形成するステップをさらに含み、
前記ライナが、窒化シリコンを含み、
前記ライナを形成するステップが、窒化シリコンを６００℃〜９００℃の温度で熱化学気相堆積させることを含む方法。
【請求項２０】
請求項９記載の方法において、
前記装置層のスタックを形成するステップが、
記憶材料層を形成することと、
前記記憶材料層の上に第１の導電形の半導体層を形成することと、
前記第１の導電形の半導体層の上に第２の導電形の半導体層を形成することと、を含み、
前記方法が、
複数の柱の側壁の上にライナを形成するステップと、
複数の柱の間に絶縁材料を形成するステップと、
前記第２の導電形の半導体層の上面をストップとして使用して前記絶縁材料を平坦化するステップと、
前記第２の導電形の半導体層の上部およびトップコーナーを窒化して、前記第２の導電形の半導体の上部およびトップコーナーを窒化物材料に変換することにより複数の柱のそれぞれのトップコーナーを丸くするステップと、をさらに含む方法。
【請求項２１】
請求項９記載の方法において、
前記ステアリング素子が、ダイオードを含み、
前記記憶素子が、炭素層を含む方法。
【請求項２２】
請求項２１記載の方法において、
複数の柱のそれぞれが、炭素層とダイオードの間に配置された接着層をさらに含む方法。
【請求項２３】
請求項９記載の方法において、
前記記憶素子が、アンチヒューズ、ヒューズ、金属酸化物メモリ、スイッチング可能な複合金属酸化物、カーボンナノチューブメモリ、グラフェン抵抗率スイッチング可能な材料、炭素系抵抗率スイッチング可能な材料、相変化材料メモリ、導電性ブリッジ素子、またはスイッチング可能なポリマーメモリからなる群から選択される方法。
【請求項２４】
請求項９記載の方法において、
複数の柱のそれぞれが、対応する下部電極と対応する上部電極との間に位置し、
（ａ）複数の柱のそれぞれのトップコーナーが、対応する上部電極の下面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成すること、または
（ｂ）複数の柱のそれぞれのボトムコーナーが、対応する下部電極の上面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成すること、のうちの少なくとも一方である方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置および半導体処理の分野に関し、より詳細には不揮発性メモリ装置およびそれを製作する方法に関する。
【背景技術】
【０００２】
（関連特許出願の相互参照）
本願は、その全体が本願明細書において参照により援用されている、２００９年６月３０日に出願された米国特許出願第１２／４５８，０９１号（特許文献１）の優先権を主張するものである。
【０００３】
その全体が本願明細書において参照により援用されている、２００４年９月２９日に出願されたHernerらの米国特許出願第１０／９５５，５４９号（米国特許出願公開第２００５／００５２９１５号に対応）（特許文献２）には、メモリセルのデータ状態が記憶材料の抵抗率状態で保存される３次元メモリアレイが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第１２／４５８，０９１号
【特許文献２】米国特許出願公開第２００５／００５２９１５号
【発明の概要】
【０００５】
本発明の一実施形態は、複数の柱を備える不揮発性メモリ装置を提示し、複数の柱のそれぞれがステアリング素子および記憶素子を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされている。
【０００６】
本発明の別の実施形態は、不揮発性メモリ装置を製作する方法を提示し、この方法は、装置層のスタックを形成することと、このスタックをパターン形成して複数の柱を形成することとを含み、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされ、複数の柱のそれぞれがステアリング素子および記憶素子を含む不揮発性メモリセルを備えている。
【図面の簡単な説明】
【０００７】
【図１ａ】本発明の一実施形態による不揮発性メモリ装置の立体図である。
【図１ｂ】様々な実施形態による柱（図１ａにおいて柱１と称される）の側断面図である。
【図１ｃ】様々な実施形態による柱（図１ａにおいて柱１と称される）の側断面図である。
【図１ｄ】様々な実施形態による柱（図１ａにおいて柱１と称される）の側断面図である。
【図１ｅ】様々な実施形態による柱（図１ａにおいて柱１と称される）の側断面図である。
【図２ａ】本発明の一実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図２ｂ】本発明の一実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図２ｃ】本発明の一実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図３ａ】本発明の第１の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図３ｂ】本発明の第１の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図３ｃ】本発明の第１の実施形態による構造を示す側断面図である。
【図３ｄ】本発明の第１の実施形態による構造を示す側断面図である。
【図４ａ】本発明の第２の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図４ｂ】本発明の第２の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図５ａ】本発明の第３の実施形態の柱状装置の構造を示す側断面図である。
【図５ｂ】本発明の第３の実施形態の柱状装置の構造を示す側断面図である。
【図６ａ】本発明の第４の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図６ｂ】本発明の第４の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図７ａ】本発明の第５の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図７ｂ】本発明の第５の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図７ｃ】本発明の第５の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【図７ｄ】本発明の第５の実施形態による不揮発性メモリ装置の形成段階を示す側断面図である。
【発明を実施するための形態】
【０００８】
従来の不揮発性メモリ装置は複数の柱を備えることができ、複数の柱のそれぞれは、側断面がほぼ矩形である柱状メモリセルを含む。言い換えると、柱は、とがったトップコーナーおよびボトムコーナー（すなわち、約９０度の角度と５ｎｍ未満の半径とを有するコーナー）を有することができる。このようなとがったコーナーはいくつかの問題を引き起こす可能性がある。例えば、とがったコーナーによる応力誘起欠陥は、線形の成長および／または酸化物の緻密化(oxide densification)を含むプロセスステップに悪影響を及ぼす可能性がある。とがったコーナーは電界集中を誘起して、接着層に隣接して配置された（メモリセルの）装置層の中に接着層材が拡散してしまう可能性もある。
【０００９】
本発明の一実施形態は、複数の柱を備える不揮発性メモリ装置において、複数の柱のそれぞれが、ステアリング素子および記憶素子を含む不揮発性メモリセルを備える不揮発性メモリ装置を提示する。複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。不揮発性メモリ装置は、１回のみ書き込み可能な（ＯＴＰ）不揮発性メモリ装置または書き換え可能な不揮発性メモリ装置を備えることができる。
【００１０】
いくつかの実施形態では、複数の柱のそれぞれのトップコーナーが丸くされ、約５〜約５００ｎｍの半径、例えば約３０〜約１００ｎｍの半径を有する。いくつかの実施形態では、複数の柱のそれぞれのボトムコーナーが丸くされ、約５〜約５００ｎｍの半径、例えば約３０〜約１００ｎｍの半径を有する。他のいくつかの実施形態では、複数の柱のそれぞれのトップコーナーとボトムコーナーが共に丸くされ、約５〜約５００ｎｍの半径を有する。トップコーナーおよびボトムコーナーの半径は同じでも異なっていてもよい。言い換えると、円筒形柱の場合、柱のコーナーは横から見ると（上からでも下からでもない）丸くなっている。
【００１１】
非限定的な実施例として、図１ａは、本発明による一実施形態に従って形成されたメモリセルの斜視図を示す。不揮発性メモリセルを含む柱１は、対応する下部電極１０１と対応する上部電極１００との間に位置する。下部電極１０１は第１の方向に延び、上部電極１００は第１の方向とは異なる第２の方向に延びる。下部電極および上部電極１００は、タングステン、アルミニウム、銅、窒化タングステン、窒化チタンまたはそれらの組み合わせなどの任意の適当な導電性材料で形成することができる。
【００１２】
いくつかの実施形態では、複数の柱のそれぞれのトップコーナーは上部電極１００の底面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成し、複数の柱のそれぞれのボトムコーナーは下部電極１０１の上面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成していて、図１ｂ（凹角）および図１ｃ（凸角）に示されているような側断面を有する。あるいは、柱のトップコーナーまたはボトムコーナーの一方だけがそのような凹角または凸角を形成し、トップコーナーまたはボトムコーナーの他方は依然として対応する電極の表面に対して通常の約９０度の角度を作り、例えば図１ｄおよび図１ｅに示されている構造とすることもできるが、それらに限定されるものではない。
【００１３】
柱１は、図１ｄに示されているように、ステアリング素子１１０とステアリング素子１１０の下方に位置する記憶素子１１８とを含むことができる。あるいは、記憶素子１１８は、ステアリング素子１１０の下方にではなく、図１ｅに示されているようにステアリング素子１１０の上方に位置することもできる。場合により、柱１の記憶素子１１８とステアリング素子１１０との間に接着層１２４が堆積されてもよい。簡略化するために、図１ｂ〜１ｅにはコーナーの丸み付けと材料の積み重ねとのすべての組み合わせは示されていないが、当業者であれば代わりに他の組み合わせを選択することもできることが理解できるはずである。丸いコーナーは、ステアリング素子１１０または記憶素子１１８あるいはその両方に位置することができる。
【００１４】
ステアリング素子１１０はダイオードを含むことができる。例えば、ステアリング素子は、図１ｄおよび図１ｅに示されているように、第１の導電形領域１１２（例えば、ｎ形）と第１の導電形領域１１２の上方に位置する第２の導電形領域１１６（例えば、ｐ形）とを有する半導体ダイオードを含むことができる。ステアリング素子１１０はオプションの真性領域（図示せず）をさらに含むことができ、この真性領域は、意図的にドープされず、第１の導電形領域１１２と第２の導電形領域１１６との間に位置する。ダイオード１１０は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金などの任意の単結晶材料、多結晶材料、または非晶質半導体材料を含むことができる。
【００１５】
記憶素子１１８は、任意の適当な記憶材料、例えば、アンチヒューズ、ヒューズ、金属酸化物メモリ、スイッチング可能な複合金属酸化物、カーボンナノチューブメモリ、グラフェン抵抗率スイッチング可能な材料(graphene resistivity switchable material)、炭素系抵抗率スイッチング可能な材料(carbon resistivity switchable material)、相変化材料メモリ、導電性ブリッジ素子、スイッチング可能なポリマーメモリなどの抵抗率スイッチング材料を含むことができる。一実施形態では、記憶素子１１８は炭素系抵抗率スイッチング可能な材料を含む。例えば、記憶素子１１８は、カーボンナノチューブ（単一壁ナノチューブ、多層ナノチューブ、または単一壁ナノチューブと多層ナノチューブとの混合体）、非晶質炭素、多結晶炭素、グラフェン抵抗率スイッチング材料、またはそれらの組み合わせのうちの少なくとも１つを含むことができる。例えば、いくつかの実施形態では、炭素材料は、多結晶炭素、非晶質炭素、または多結晶炭素と非晶質炭素の組み合わせを含むことができる。抵抗率スイッチング層の抵抗率は、電極１０１と電極１００の間に設けられた順方向バイアスおよび／または逆方向バイアスに応答して永続的に増減することができる。
接着層１２４は、任意の適当な材料、例えば、遷移金属、金属シリサイド、金属窒化物、例えばチタン、チタンシリサイド、窒化チタン、タングステンシリサイド、窒化タングステン、ニッケルシリサイド、または窒化ニッケルなどで形成することができる。例えば、一実施形態では、接着層は窒化チタンを含む。
【００１６】
いくつかの実施形態では、複数の柱のそれぞれの側壁の上にライナ（図示せず）が堆積され得る。ライナは任意の適当な絶縁材料を含むことができる。例えば、一実施形態では、ライナは窒化シリコンを含む。
場合により、不揮発性メモリ装置は、１つまたは複数の接着層（図示せず）、例えば、柱１と下部電極１０１の間に堆積された第１の接着層と柱１と上部電極１００の間に位置する第２の接着層とをさらに含むことができる。接着層は、接着層１２４を構成する材料と同じまたは異なる任意の適当な材料から独立して選択することができる。
不揮発性メモリ装置は、以下に説明する非限定的な実施形態を含む任意の適当な方法によって作製することができる。
【００１７】
図２ａを参照すると、不揮発性装置は基板２００の上に形成することができる。基板２００は、単結晶シリコン、シリコン−ゲルマニウムやシリコン−ゲルマニウム−炭素などのＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、かかる基板の上のエピタキシャル層などの当該分野で知られている任意の半導体基板、あるいはガラス、プラスチック、金属、セラミック基板などの他の任意の半導体もしくは非半導体材料とすることができる。基板は、その上に作製されたメモリ装置用ドライバ回路などの集積回路を含むことができる。絶縁層２０２が基板２００の上に形成されることが好ましい。絶縁層２０２は、酸化シリコン、窒化シリコン、高誘電率膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または他の任意適当な絶縁材料とすることができる。
【００１８】
下部電極１０１が基板２００および絶縁層２０２の上に形成される。下部電極１０１はレール形状を有する。タングステン、および／またはアルミニウム、タンタル、チタン、銅、コバルト、またはそれらの合金を含む他の材料などの当該分野で知られている任意の導電性材料が使用されてもよい。いくつかの実施形態では、下部電極１０１は、導電性材料の上部に位置するＴｉＮ層などの第１の接着層をさらに含むことができる。
最後に、絶縁層２０４が電極１０１の間に堆積される。絶縁層２０４は、酸化シリコン、窒化シリコン、または酸窒化シリコンなどの任意の適当な電気絶縁材料とすることができる。絶縁層２０４は堆積され、次いで、ＣＭＰによって所望の時間にわたって平坦化されて平面を得ることができる。
あるいは、電極１０１は、代わりにダマシン法で形成することもでき、この方法では、電極１０１の導電性材料が絶縁層内の溝の中に形成され、続いて平坦化される。
【００１９】
次に、図２ｂに目を向けると、装置層のスタック４００が電極１０１および絶縁層２０２の上に堆積され得る。スタック４００は、少なくとも半導体層４１０と半導体層４１０の上の記憶材料層４１８とを含む。場合により、接着層４２４が半導体層４１０と記憶材料層４１８との間に堆積されてもよい。半導体層４１０は、少なくとも第１の導電形の半導体副層４１２と第１の導電形の半導体副層４１２の上方に位置する第２の導電形の副層４１６とを含み、場合により、第１の導電形の副層と第２の導電形の副層との間に堆積された真性副層（図示せず）を含む。いくつかの実施形態では、第１の導電形はｎ形とすることができ、したがって第２の導電形はｐ形である。あるいは、第１の導電形はｐ形とすることができ、したがって第２の導電形はｎ形である。
【００２０】
代替の実施形態では、記憶材料層４１８は、半導体層４１０の上方にではなく半導体層４１０の下方に位置することができる。
最後に、ハードマスク層がスタック４００の上に形成され、図２ｂに示されているマスクフィーチャ５００を形成するようにパターン形成され得る。マスクフィーチャは柱形状にされ、下方の電極１０１とほぼ同じピッチおよびほぼ同じ幅を有するパターンを形成する。
次いで、装置層のスタック４００は、マスクフィーチャ５００をマスクとして使用してパターン形成され、それぞれの電極１０１の上部に形成された柱１を備える、図２ｃに示されている構造にすることができる。いくらかの位置ずれが許容され得る。
柱１のトップコーナーおよび／またはボトムコーナーは、以下に説明する非限定的な実施形態を含む任意の適当な方法によって丸くすることができる。
【００２１】
図３ａを参照すると、第１の実施形態では、スタック４００をパターン形成するステップは、スタック４００の少なくとも上方部分を異方的にエッチングすることを含む。次いで、スタック４００の少なくとも下部を等方的にエッチングするステップが行われて、各柱のボトムコーナーが下部電極の上面に対して約５〜約５００ｎｍの半径と９０度から少なくとも１０度だけ異なる凹角とを有するように柱のボトムコーナーを丸くし、図３ｂに示されている構造にすることができる。
【００２２】
具体的には、装置層のスタックが、（例えば、図２ｂに示されているように）半導体層４１０の上方に位置する記憶材料層４１８を含む場合、スタックの下部を等方的にエッチングするステップは、第１の導電形の半導体副層４１２の少なくとも一部を等方的にエッチングし、図３ｃに示されている構造にすることを含む。あるいは、装置層のスタックが半導体層の下方に位置する記憶材料層を含む場合、スタックの下部を等方的にエッチングするステップは、記憶材料層の少なくとも一部を等方的にエッチングし、図３ｄに示されている構造にすることを含む。
【００２３】
第２の実施形態では、装置層のスタックをエッチングするステップは、マスクの下方のスタックの上部をアンダーカットするステップとそれに続くスタック全体を異方的にエッチングするステップとを含む。いくつかの実施形態では、マスクの下方のスタックの上部をアンダーカットするステップは、スタックの上部を等方的にエッチングし、図４ａに示されているような構造にすることを含む。次いで、アンダーカットされたスタックは、図４ｂに示されているように、異方的にエッチングされて柱１を形成することができる。エッチングパラメータは、得られる柱のトップコーナーを、上部電極の下面に対して約５〜約５００ｎｍの半径と９０度から少なくとも１０度だけ異なる凹角とを有するように丸くし、図４ｂに示されているような構造にするように調節することができる。
【００２４】
装置層のスタックが半導体層の上方に位置する記憶材料層を含む場合、柱の上部をアンダーカットするステップは、マスクフィーチャのすぐ下の記憶材料層１１８の上部をアンダーカットして複数の柱のトップコーナーを丸くすることを含む。例えば、記憶材料層１１８が炭素記憶層である場合、炭素層の下部を含むスタックの下部の異方性エッチングを行う前に、炭素等方性エッチングが炭素層の上部をアンダーカットするように行われ得る。
【００２５】
あるいは、装置層のスタックが半導体層の下方に位置する記憶材料層を含む場合、柱の上部をアンダーカットするステップは、マスクフィーチャのすぐ下の半導体層の上部（第１の導電形の半導体副層の上方に位置する第２の導電形の半導体副層の少なくとも上部）をアンダーカットして複数の柱のトップコーナーを丸くすることを含む。例えば、半導体層がポリシリコンを含む場合、半導体層の下部を含むスタックの下部の異方性エッチングの前に、半導体層の上部をアンダーカットするようにポリシリコン等方性エッチングが行われ得る。
【００２６】
第３の実施形態では、柱の側壁を窒化物材料に変換する、柱の側壁を窒化するステップが行われ得る。例えば、シリコン側壁がアンモニアガス、窒素ガス、プラズマなどの窒素含有雰囲気に高温で露出されると、窒化シリコンに変換され得る。側壁の上部は、マスクフィーチャに隣接する領域に対する反応ガスの拡散速度が遅いため、窒化速度が側壁の中央部より遅くなり、図５ａに示されているような窒化物構造６０２を形成することができる。したがって、柱１のトップコーナーは、上部電極の下面に対して約５〜約５００ｎｍの半径と９０度から少なくとも１０度だけ異なる凹角とを有するように丸くされ得る。同様に、反応ガスが下部電極に隣接する領域に対して遅い速度で拡散すると、柱のボトムコーナーもまた、下部電極の上面に対して約５〜約５００ｎｍの半径と９０度から少なくとも１０度だけ異なる凹角とを有するように丸くされ得る。いくつかの実施形態では、トップコーナーとボトムコーナーの両方が、図５ｂに示されているように、柱１の側壁を窒化するステップ中に同時に丸くされて窒化物層６０２を形成することができる。トップコーナーおよびボトムコーナーの半径は同じでも異なっていてもよい。
【００２７】
第４の実施形態では、スタック４００の上部が、スタック４００をエッチングするステップの前に、マスクフィーチャ５００をマスクとして使用して（すなわち、図６ａに示されているように、鳥のくちばしのような形状を有する窒化物フィーチャ６５２を形成して）部分的に窒化され得る。このプロセスは、酸化シリコンではなく窒化シリコンの絶縁フィーチャ６５２が形成されることが好ましいことと、絶縁フィーチャ６５２が隣接する装置を電気的に絶縁するようには使用されないこととを除けば、ＬＯＣＯＳプロセスに類似している。フィーチャ５００をマスクとして使用して下にある層を異方性エッチングして柱１を形成するステップの後、図６ｂに示されているように、マスクフィーチャ５００の下方に位置する鳥のくちばし状の窒化シリコンフィーチャ６５２の各部分が柱１内に残って窒化物フィーチャ１５２になり、得られる柱１のトップコーナーは丸くされる。いくつかの実施形態では、スタック４００が半導体層４１０のすぐ下に位置する記憶材料層４１８を含む場合、スタック４００の上部を窒化するステップは、第２の導電形の半導体副層４１６の上部を窒化すること（すなわち、スタック４００内の第２の導電形の半導体副層４１６を窒化物材料に変換すること）を含む。これにより、柱１内の第２の導電形の半導体副層１１６のトップコーナーは、上部電極の下面に対して約５〜約５００ｎｍの半径と９０度から少なくとも１０度だけ異なる凸角とを有するように丸くなる。
【００２８】
場合により、次いで、図７ａに示されているように、ライナ３１２が複数の柱１の側壁の上に形成され得る。ライナは、窒化シリコンなどの任意の適当な絶縁材料を含むことができる。いくつかの実施形態では、ライナは熱化学気相堆積（ＣＶＤ）によって堆積され得る。例えば、ライナを形成するステップは、窒化シリコンを６００℃〜９００℃の温度で熱化学気相堆積させることを含むことができ、それによって柱１のトップコーナーおよびボトムコーナーの少なくとも一方をさらに丸くすることができる。所望であれば、複数の柱１のトップコーナーおよびボトムコーナーの少なくとも一方をさらに丸くするために、オプションの高温熱アニーリングが、ライナ３１２を形成するステップの前または後で７００℃〜１，０００℃などの７００℃前後より高い温度で行われてもよい。前述した複数の柱１の側壁の上にライナ３１２を形成し高温熱アニールするステップは、柱１のトップコーナーおよび／またはボトムコーナーをさらに丸くするために、本発明の任意の実施形態に加えて用いることができる。
【００２９】
次に、絶縁充填材料７０２が次いで柱の間または上に形成され、その後、柱１の上面をストップとして使用して絶縁充填材料７０２を平坦化するステップ（例えば、化学機械研磨（ＣＭＰ））が続き、図７ｂに示されているような構造にすることができる。
最後に、次いで、レール形状を有する上部電極１００が柱１および絶縁充填材料の上に形成され得る。上部電極１００は、下部電極１０１が延びる第１の方向とは異なる第２の方向に延びて、図１ａに示されている立体的な眺めを有する装置になる。
【００３０】
第５の実施形態では、上部電極を形成するステップの前に、かつ絶縁充填材料７０２を平坦化するステップの後で、柱１の上部を窒化して柱のトップコーナーを丸くすることにより、柱１の上部が窒化物７０４に（例えば、窒化シリコンに）変換され、図７ｃに示されている構造になることができる。窒化物７０４は、柱１の中心の上部より縁の周りの方が厚くなっていて、柱１の半導体層１１０の上部がドーム形になる。最後に、図７ｄに示されているように、柱１の上面（すなわち、半導体層１１０の上面）を研磨ストップとして用いてさらなる平坦化（すなわち、ＣＭＰまたはエッチバック）が行われて、層１１０の上部の中心から窒化物７０４を除去するが、層１１０の上部の縁の周りに窒化物７０４の一部を残して、層１１０の丸い上部を形成する（すなわち、柱１の上部を丸くする）ことができる。柱１のトップコーナーは、上部電極１００の下面に対して約５〜約５００ｎｍの半径と９０度から少なくとも１０度だけ異なる凸角とを有するように丸くされ得ることが好ましい。
【００３１】
柱のトップコーナーおよび／またはボトムコーナーは、（ａ）複数の柱のそれぞれのトップコーナーが、対応する上部電極の下面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成し、かつ／または（ｂ）複数の柱のそれぞれのボトムコーナーが、対応する下部電極の上面に対して９０度から少なくとも１０度だけ異なる凹角または凸角を形成する限り、任意の適当な方法によって、例えば、前述した実施形態のいずれか１つまたはそれらの任意の組み合わせによって丸くすることができる（所望であれば、一連の製作ステップは変更されてもよい）。
【００３２】
第１のメモリレベルの形成について説明してきた。モノリシックな３次元メモリアレイを形成するために、追加のメモリレベルがこの第１のメモリレベルの上に形成されてもよい。いくつかの実施形態では、メモリレベル間で電極を共用することができ、例えば、１つのメモリレベルの上部電極は次のメモリレベルの下部電極として働くことになる。他の実施形態では、中間レベル誘電体が第１のメモリレベルの上に形成され、その表面が平坦化され、そして第２のメモリレベルの構築がこの平坦化された中間レベル誘電体上で共用されていない電極から始まる。３つ、４つ、８つ、または実際には任意の数のメモリレベルが、このようなマルチレベルアレイの形で基板の上に形成され得る。
【００３３】
本願明細書に開示された教示に基づけば、当業者であれば本発明を容易に実施できるであろうことが予想できるはずである。本願明細書に提示されている種々の実施形態の説明は、当業者が本発明を実施できるようにする本発明の十分な洞察および詳細を提供するものと考えている。いくつかの支持回路および製作ステップを明確には記述していないが、そのような回路およびプロトコルは周知であり、特定の利点は、本発明を実施する状況におけるかかるステップの特定の変形形態によっては提供されない。さらに、本願明細書に開示された教示を授けられた当業者であれば、過度の実験なしに本発明を実施することができると考えている。
【００３４】
前述した詳細な説明では、本発明の考えられる多くの実施態様のうちのほんの２〜３について説明しただけである。このため、この詳細な説明は例示を意図し、限定を意図するものではない。本願明細書に開示されている実施形態の変形および修正は、本発明の範囲と主旨から逸脱することなく、本願明細書に記述されている説明に基づいてなされ得る。本発明の範囲を規定するように意図されるのは、すべての同等物を含む添付の特許請求の範囲だけである。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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