(57)【特許請求の範囲】
【請求項１】
第１の信号線に接続される第１の入出力端子と、
第２の信号線に接続される第２の入出力端子と、
一端が第１の電源に接続される第１の素子と、
前記第１の素子の他端に一端が接続され、他端が第２の電源に接続される第２の素子と、
前記第１の素子の他端にソースおよびドレインの一方が接続され、ゲートに第１の制御信号を受け、前記第１制御信号に依存して導通状態および非導通状態の一方の状態になる第１のトランジスタと、
前記第１のトランジスタの前記ソースおよびドレインの他方にゲートが接続され、前記第１の入出力端子にソースおよびドレインの一方が接続され、前記第２の入出力端子に前記ソースおよびドレインの他方が接続された第２のトランジスタと、
を備え、
前記第１および第２の素子のうちの少なくとも一方が不揮発性メモリ素子であり、他方がＭＯＳＦＥＴであり、
前記第１のトランジスタが非導通状態であるときの前記第２のトランジスタの前記ゲートにおける電荷量は前記不揮発性メモリ素子の抵抗状態に依存するパストランジスタ回路。
【請求項２】
第１の信号線に接続される第１の入出力端子と、
第２の信号線に接続される第２の入出力端子と、
一端が第１の電源に接続される第１の素子と、
前記第１の素子の他端に一端が接続され、他端が第２の電源に接続される第２の素子と、
前記第１の素子の他端にソースおよびドレインの一方が接続され、ゲートに第１の制御信号を受け、前記第１制御信号に依存して導通状態および非導通状態の一方の状態になる第１のトランジスタと、
前記第１のトランジスタの前記ソースおよびドレインの他方にゲートが接続され、前記第１の入出力端子にソースおよびドレインの一方が接続され、前記第２の入出力端子に前記ソースおよびドレインの他方が接続された第２のトランジスタと、
を備え、
前記第１および第２の素子のうちの少なくとも一方が不揮発性メモリ素子であり、他方がＭＯＳＦＥＴであり、
前記第１および第２の素子のうちのＭＯＳＦＥＴである素子を導通状態にした後に前記第１のトランジスタを導通状態にして前記第２のトランジスタのゲートに電荷を蓄積させ、その後前記第１のトランジスタを非導通状態にするとともに前記第１および第２の素子のうちのＭＯＳＦＥＴである素子を非導通状態にして前記第２のトランジスタの前記ゲートに蓄積された電荷量に応じた論理動作を行うパストランジスタ回路。
【請求項３】
前記不揮発性メモリ素子は、スピンＭＯＳＦＥＴである請求項１または２記載のパストランジスタ回路。
【請求項４】
前記第１の素子はｐ型ＭＯＳＦＥＴであり、前記第２の素子はｎ型スピンＭＯＳＦＥＴである請求項３記載のパストランジスタ回路。
【請求項５】
前記第１の素子はｐ型スピンＭＯＳＦＥＴであり、前記第２の素子はｎ型ＭＯＳＦＥＴである請求項３記載のパストランジスタ回路。
【請求項６】
前記第１の素子はｐ型スピンＭＯＳＦＥＴであり、前記第２の素子はｎ型スピンＭＯＳＦＥＴである請求項３記載のパストランジスタ回路。
【請求項７】
前記第１および第２のトランジスタは、ｎ型ＭＯＳＦＥＴである請求項４乃至６のいずれかに記載のパストランジスタ回路。
【請求項８】
前記第１および第２のトランジスタは、ｐ型ＭＯＳＦＥＴである請求項４乃至６のいずれかに記載のパストランジスタ回路。
【請求項９】
前記第１の素子はＭＴＪ素子であり、前記第２の素子はＭＯＳＦＥＴである請求項１または２記載のパストランジスタ回路。
【請求項１０】
請求項１乃至９のいずれかに記載のパストランジスタ回路と、前記第１および第２の信号線と、を備えているスイッチングボックス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ機能付きパストランジスタ回路およびこのパストランジスタ回路を有するスイッチングボックス回路に関する。
【背景技術】
【０００２】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ）を基礎とする研究開発が盛んに行われ、磁気ランダムアクセスメモリ（ＭＲＡＭ）やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。さらに、半導体と磁性体とを結合したスピントランジスタが注目されている。【０００３】
現在の半導体技術を基にしたリコンフィギャラブル論理回路として、ＦＰＧＡ(Field Programmable Gate Array) と呼ばれる集積回路がある。ＦＰＧＡは、内部のＳＲＡＭに情報を蓄え、このメモリに記憶された情報に基づいて、リコンフィギュラブル論理回路の論理と結線とを制御することができる。このように、ソフトウエアで論理を変更できるため、ハードウエアを作製後に回路の修正が可能となる。複雑化する集積回路を短納期で安価に実現する手段として、近年急速に伸びている。【０００４】
ＦＰＧＡの中で、スイッチングボックス回路が数多く使用されている。スイッチングボックス回路は、４方向から来る信号線の結線方法を記憶させておき、信号線の入力と出力および信号線間の結線と断線を決定する回路である。このスイッチングボックス回路を有する回路は、メモリを書き換えることにより任意の結線方法を実現できる。【０００５】
スイッチングボックス回路内ではメモリの出力を、パストランジスタ回路に接続する。パストランジスタ回路はスイッチの役割を果たし、メモリに記憶された情報に基づいて、信号線間の結線と断線を決める（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Design of Interconnection Networks for Programmable Logic, Guy Lemieux and David Lewis, Kluwer Academic Publishers, ISBN:1-4020-7700-9, Chapter6, pages 101-139
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体のＣＭＯＳ技術によってスイッチングボックス回路を作製する場合、情報を記憶するメモリとしてＳＲＡＭが用いられる。このため、素子数が多くなってしまう。このスイッチボックス回路は、大量のＳＲＡＭを使用しているため、動作をしていないときでもリーク電流による消費電力が大きくなってしまう。そのため、高集積化しにくい回路となっている。【０００８】
また、スイッチングボックス回路で多くのパストランジスタ回路を使用するため回路規模は非常に大きくなってしまい、高集積化を妨げる要因の一つとなっている。【０００９】
更に、ＳＲＡＭは電源を切ると情報が失われてしまう揮発性メモリであるため、電源投入をする毎に外部メモリに蓄えていた情報を書き込む必要がある。このため、電源投入時に手間と時間がかかるという課題がある。【００１０】
また、電源切断時に情報を蓄えておくための外部メモリを確保しておく必要があり、外部メモリのために消費電力および容積が必要になるという課題がある。このため、システム全体での高集積化および低消費電力化を妨げる要因の一つとなっている。【００１１】
本発明は、上記事情を考慮してなされたものであって、高集積化および低消費電力化が可能なパストランジスタ回路およびスイッチングボックス回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によるパストランジスタ回路は、第１の信号線に接続される第１の入出力端子と、第２の信号線に接続される第２の入出力端子と、一端が第１の電源に接続される第１の素子と、前記第１の素子の他端に一端が接続され、他端が第２の電源に接続される第２の素子と、前記第１の素子の他端にソースが接続され、ゲートに第１の制御信号を受ける第１のトランジスタと、前記第１のトランジスタのドレインにゲートが接続され、前記第１の入出力端子にソースが接続され、前記第２の入出力端子にドレインが接続された第２のトランジスタと、を備え、前記第１および第２の素子のうちの少なくとも一方が不揮発性メモリ素子であり、他方がＭＯＳＦＥＴであることを特徴とする。【００１３】
また、本発明の第２の態様によるスイッチングボックス回路は、第１の態様によるパストランジスタ回路と、前記第１および第２の信号線と、を備えていること特徴とする。
【発明の効果】
【００１４】
本発明によれば、高集積化および低消費電力化が可能なパストランジスタ回路およびスイッチングボックス回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】一実施形態のパストランジスタ回路を示す回路図。
【図２】一実施形態のパストランジスタ回路を示す回路図。
【図３】一実施形態のパストランジスタ回路を示す回路図。
【図４】一実施形態のパストランジスタ回路を示す回路図。
【図５】第１実施形態のパストランジスタ回路を示す回路図。
【図６Ａ】第１実施形態のパストランジスタ回路の動作を説明する波形図。
【図６Ｂ】第１実施形態のパストランジスタ回路の動作を説明する波形図。
【図７】第２実施形態のパストランジスタ回路を示す回路図。
【図８】第３実施形態のパストランジスタ回路を示す回路図。
【図９】第３実施形態の変形例によるパストランジスタ回路を示す回路図。
【図１０】第４実施形態のパストランジスタ回路を示す回路図。
【図１１】第５実施形態のパストランジスタ回路を示す回路図。
【図１２】第５実施形態の変形例によるパストランジスタ回路を示す回路図。
【図１３】第６実施形態のパストランジスタ回路を示す回路図。
【図１４】一実施形態のスイッチングボックス回路を示す回路図。
【図１５】入出力部の一具体例を示すブロック図。
【図１６】一実施形態のスイッチングブロック回路を示す回路図。
【発明を実施するための形態】
【００１６】
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比
率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１７】
まず、本発明の実施形態を説明する前に、本発明の各実施形態によるメモリ機能付きパストランジスタ回路の概要について説明する。本発明の各実施形態は、不揮発性メモリ素子を備えたメモリ機能付きパストランジスタ回路である。不揮発性メモリ素子としては、スピンＭＯＳＦＥＴまたはＭＴＪ（Magnetic Tunneling Junction）素子が用いられる。スピンＭＯＳＦＥＴは、通常のＭＯＳＦＥＴ構造のソースおよびドレイン電極にそれぞれ強磁性体を具備している。強磁性体の磁化の向きによりスピンＭＯＳＦＥＴの特性が異なり、かつメモリ機能を有している。また、ＭＴＪ素子は、２つの磁性体間にトンネルバリアを挟んだ構造を有しており、２つの磁性体の磁化の向きにより抵抗値が異なり、メモリ機能を有している。このため、スピンＭＯＳＦＥＴまたはＭＴＪ素子を用いると、少ない素子数でメモリ機能付きパストランジスタ回路を構成できる。そして、スピンＭＯＳＦＥＴおよびＭＴＪ素子は、強磁性体を用いてメモリ機能を実現しかつ不揮発性であるため、電源投入する毎にスイッチングボックス回路のメモリへの書き込みをしなくてすむ。そして、このパストランジスタ回路は内部に不揮発性メモリを有しているため、動作していない場合は電源を切断することが可能になり、低消費電力なスイッチングボックス回路を構築できる。
【００１８】
スピンＭＯＳＦＥＴは、２つの強磁性体の互いの磁化の向きにより、２つの強磁性体間の抵抗値が異なる。このスピンＭＯＳＦＥＴにおけるソースおよびドレイン電極の磁性体の磁化の向きは略平行か略反平行のいずれかになっており、２つの強磁性体間の抵抗も低抵抗と高抵抗のいずれかの状態になっている。ＭＴＪ素子も同様に、２つの強磁性体の互いの磁化の向きにより、２つの強磁性体間の抵抗値が異なる。２つの強磁性体間の抵抗値において、低抵抗の場合を低抵抗状態、高抵抗の場合を高抵抗状態と呼ぶ。
【００１９】
本発明の一実施形態によるメモリ機能付きパストランジスタ回路を図１に示す。このパストランジスタ回路１は、４個のトランジスタ１０ａ、１０ｂ、１０ｃ、１０ｄを備えている。トランジスタ１０ａおよび１０ｂのうち少なくとも一方がスピンＭＯＳＦＥＴとなっている。トランジスタ１０ａは、ソースが第１電源２０に接続され、ゲートが第１端子１６ａに接続され、ドレインがトランジスタ１０ｂのドレインに接続されている。トランジスタ１０ｂは、ソースが第２電源２２に接続され、ゲートが第２端子１６ｂに接続されている。すなわち、トランジスタ１０ａ、１０ｂは直列に接続されている。トランジスタ１０ｃは、ソースがトランジスタ１０ａ、１０ｂのドレインに接続され、ゲートが第３端子１６ｃに接続され、ドレインがトランジスタ１０ｄのゲートに接続されている。トランジスタ１０ｄは、ソースが第１入出力端子２４に接続され、ドレインが第２入出力端子２６に接続されている。第１乃至第３端子１６ａ、１６ｂ、１６ｃにはタイミング信号（制御信号）、電源電圧Ｖｄｄ、もしくは基準電圧ＧＮＤが印加される。
【００２０】
次に、本発明の一実施形態におけるパストランジスタ回路１を備えたスイッチングボックス回路の一具体例を図１４に示す。一般に、スイッチングボックス回路は、４方向からの信号線が合流する領域において、結線と断線を決定する回路である。この具体例のスイッチングボックス回路５０は、４本の信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４の結線と断線を決定するものであって、４個の入出力部６０１〜６０４と、４個の接続ノード６２１〜６２４と、６個のパストランジスタ回路１１〜１６とを有している。パストランジスタ回路１１〜１６は、それぞれ本発明の一実施形態におけるパストランジスタ回路１と同じ構成となっている。
【００２１】
４本の信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４は、４方向に１本ずつ配置される構成となっている。図１４においては、上方には信号線ＳＬ１が、左方には信号線ＳＬ２が、下方には信号線ＳＬ３が、右方には信号線ＳＬ４が配置される。各信号線ＳＬｉ（ｉ＝１，・・・４）に入出力部６０ｉが接続される。各入出力部６０ｉ（ｉ＝１，・・・４）に接続ノード６２ｉが接続される。パストランジスタ回路１１は、第１および第２入出力端子の一方の入出力端子が接続ノード６２１に接続され、他方の入出力端子が接続ノード６２２に接続される。パストランジスタ回路１２は、第１および第２入出力端子の一方の入出力端子が接続ノード６２１に接続され、他方の入出力端子が接続ノード６２３に接続される。パストランジスタ回路１３は、第１および第２入出力端子の一方の入出力端子が接続ノード６２１に接続され、他方の入出力端子が接続ノード６２４に接続される。パストランジスタ回路１４は、第１および第２入出力端子の一方の入出力端子が接続ノード６２２に接続され、他方の入出力端子が接続ノード６２３に接続される。パストランジスタ回路１５は、第１および第２入出力端子の一方の入出力端子が接続ノード６２２に接続され、他方の入出力端子が接続ノード６２４に接続される。パストランジスタ回路１６は、第１および第２入出力端子の一方の入出力端子が接続ノード６２３に接続され、他方の入出力端子が接続ノード６２４に接続される。したがって、任意の一つの信号線は、入出力部、接続ノード、パストランジスタ回路、接続ノード、入出力部を通して他の任意の信号線と接続することができる。例えば、信号線ＳＬ１は、入出力部６０１、接続ノード６２１、パストランジスタ回路１１、接続ノード６２２、入出力部６０２からなるルートを通して信号線ＳＬ２と接続される。
【００２２】
次に、上記スイッチングボックス回路５０の入出力部６０の一具体例を図１５に示す。この具体例の入出力部６０は、入力部６０ａ、メモリ部６０ｂ、および出力部６０ｃを備えている。メモリ部６０ｂは、図１５に示すように、１個の不揮発性記憶素子（スピンＭＯＳＦＥＴ）と、２個のトランジスタとからなるパストランジスタ回路を有している。そして、入力部６０ａと出力部６０ｃのいずれか一方だけが導通となるように接続される。
【００２３】
したがって、パストランジスタ回路１がスイッチングボックス回路５０に用いられた場合には、第１入出力端子２４は、入出力部を介して、４方向の内のある一方向における一本の信号線に接続され、第２入出力端子２６は、他の入出力部を介して他の方向における一本の信号線に接続される。すなわち、トランジスタ１０ｄがパストランジスタとなる。このパストランジスタのオンまたはオフ状態に応じて、信号線間の結線と断線が決定される。
【００２４】
図１に示す本発明の一実施形態において、トランジスタ１０ａをｐ型ＭＯＳＦＥＴ１０ａ１に置き換え、トランジスタ１０ｂをｎ型スピンＭＯＳＦＥＴ１０Ｂに置き換え、トランジスタ１０ｃ、１０ｄをｎ型ＭＯＳＦＥＴ１０ｃ１、１０ｄ１にそれぞれ置き換えたパストランジスタ回路１を図２に示す。このパストランジスタ回路１においては、第１電源２０に電源電圧Ｖｄｄを印加し、第２電源２２に基準電圧ＧＮＤを印加する。更に、トランジスタ１０ａ１のゲートに基準電圧ＧＮＤが印加され、スピンＭＯＳＦＥＴ１０Ｂのゲートおよびトランジスタ１０ｃ１のゲートには制御信号ＥＮＡＢＬＥ２およびＥＮＡＢＬＥ１がそれぞれ入力される。
【００２５】
本発明の一実施形態のパストランジスタ回路１には、充電期間と動作期間を持つ。このパストランジスタ回路を論理動作させる前に、充電期間を設けて動作の安定化を行う。そして、動作期間の間に論理動作を行う。
【００２６】
次に、本発明の一実施形態のパストランジスタ回路１の動作を説明する。本明細書においては、Ｈレベルは電源電圧Ｖｄｄの半分以上の電圧とし、Ｌレベルは電源電圧Ｖｄｄの半分未満の電圧とする。
【００２７】
充電期間中の動作
ＥＮＡＢＬＥ２信号がＨレベルに達したときにトランジスタ１０ａ１とスピンＭＯＳＦＥＴ１０Ｂに直列に電流が流れる。トランジスタ１０ａ１とスピンＭＯＳＦＥＴ１０Ｂとの間のノードの電圧Ｖｍｉｄは、トランジスタ１０ａ１とスピンＭＯＳＦＥＴ１０Ｂの抵抗値により決まる。また、スピンＭＯＳＦＥＴ１０Ｂの抵抗状態により、電圧Ｖｍｉｄが異なる。トランジスタ１０ｄ１のゲート電圧をＶｇａｔｅとする。
【００２８】
今、ＥＮＡＢＬＥ１信号をＨレベルとする。ＥＮＢＡＬＥ１信号がＨレベルでは、トランジスタ１０ｃ１のソースとドレイン間が導通しているため、電圧Ｖｍｉｄと電圧Ｖｇａｔｅが略同電圧となる。このとき、第１入出力端子２４もしくは第２入出力端子２６のいずれか、もしくは第１入出力端子２４と第２入出力端子２６の両方の端子を、充電期間の間にＬレベルにする。トランジスタ１０ｄ１のゲートに充電される電荷量はスピンＭＯＳＦＥＴ１０Ｂの抵抗状態に依存する。
【００２９】
スピンＭＯＳＦＥＴ１０Ｂの抵抗状態が高抵抗状態の場合、トランジスタ１０ｄ１のゲートに正電荷が充電される。スピンＭＯＳＦＥＴ１０Ｂの抵抗状態が低抵抗状態の場合、トランジスタ１０ｄ１のゲートに正電荷が充電されないか、もしくは少ない量の正電荷だけが充電される。第１入出力端子２４もしくは第２入出力端子２６を、充電が完了して電圧Ｖｇａｔｅが略一定電圧になった後に、Ｈレベルにする。その後、ＥＮＡＢＬＥ１信号およびＥＮＡＢＬＥ２信号をそれぞれＬレベルにする。
【００３０】
動作期間中の動作
ＥＮＡＢＬＥ１信号がＬレベルなので、トランジスタ１０ｃ１は非導通状態となっている。トランジスタ１０ｄ１のゲートに十分な正電荷が充電されていれば、第１入出力端子２４と第２入出力端子２６は導通状態となり、第１入出力端子２４と第２入出力端子２６が結線された状態となる。これに対して、トランジスタ１０ｄ１のゲートに十分な正電荷が充電されていなければ、第１入出力端子２４と第２入出力端子２６は非導通状態となり、第１入出力端子２４と第２入出力端子２６が断線の状態となる。このように論理動作の直前に充電期間の動作を行う。トランジスタ１０ｄ１のゲートは、トランジスタ１０ｃ１のリーク電流により長い時間が経つと充電される。リーク電流により充電される前に、充電期間の動作を行う。
【００３１】
本発明の一実施形態では、図１に示すトランジスタ１０ａをｐ型ＭＯＳＦＥＴに置き換え、トランジスタ１０ｂをｎ型スピンＭＯＳＦＥＴ１０Ｂに置き換えた。しかし、図３に示す本発明の他の実施形態のようにトランジスタ１０ａをｐ型スピンＭＯＳＦＥＴ１０Ａに置き換え、トランジスタ１０ｂをｎ型ＭＯＳＦＥＴ１０ｂ１に置き換えてもよい。
【００３２】
また、上記実施形態では、トランジスタ１０ｃおよびトランジスタ１０ｄをｎ型ＭＯＳＦＥＴとしたが、ｐ型ＭＯＳＦＥＴを用いても構わない。
【００３３】
また上記実施形態では、トランジスタ１０ａ１のゲートに基準電圧ＧＮＤ、スピンＭＯＳＦＥＴ１０ＢのゲートにＥＮＡＢＬＥ２信号を印加したが、図４に示すようにトランジスタ１０ａ１のゲートにＥＮＡＢＬＥ２の反転信号を入力し、スピンＭＯＳＦＥＴ１０Ｂのゲートに電源電圧Ｖｄｄを印加しても構わない。
【００３４】
また、上記実施形態では、メモリ機能付き素子としてスピンＭＯＳＦＥＴを用いたが、ＭＴＪ（強磁性トンネル接合）素子を用いても構わない。この場合は、制御信号が不要となる。
【００３５】
ＳＲＡＭを用いた従来のメモリ付きパストランジスタ回路は７個の素子（ＳＲＡＭが６個の素子＋１個のパストランジスタ）を使用するのに対し、本発明の一実施形態では４個の素子でメモリ機能付きパストランジスタ回路を実現できる。また、ＳＲＡＭを用いた従来のメモリ付きパストランジスタ回路は、揮発性メモリであるため電源を切断できないが、本発明の一実施形態では論理動作をしていないときは電源を切断できるため、低消費電力のメモリ機能付きパストランジスタ回路が実現できる。
【００３６】
以上説明したように、本発明の一実施形態によれば、少ない素子数でメモリ機能付きパストランジスタ回路を実現することができる。これにより、小面積のメモリ機能付きパストランジスタ回路を実現することが可能となり、小面積のスイッチングボックス回路を得ることができる。また、本発明の一実施形態によるメモリ機能付きパストランジスタ回路を用いれば、低消費電力のスイッチングボックス回路を構成することができる。したがって、本発明の一実施形態によるメモリ機能付きパストランジスタ回路を用いれば、高集積でかつ低消費電力のリコンフィギャラブル論理回路を実現することができる。
【００３７】
また、上記スイッチングボックス回路を用いて、例えば、図１６に示すスイッチングブロック回路８０を構成することができる。このスイッチングブロック回路８０は、縦方向と横方向にｎ（≧１）本の信号線が配置され、縦方向の信号線と横方向の信号線との交差点に例えば図１４に示すスイッチングボックス回路５０を設けた構成となっている。このように構成されたスイッチングブロック回路８０も低消費電力となる。
【００３８】
（第１実施形態）
本発明の第１実施形態によるメモリ機能付きパストランジスタ回路を図５に示す。この実施形態のパストランジスタ回路１は、図１に示すパストランジスタ回路１において、トランジスタ１０ａをｐ型ＭＯＳＦＥＴ１０ａ１（以下、トランジスタ１０ａ１ともいう）に置き換え、トランジスタ１０ｂをｎ型スピンＭＯＳＦＥＴ１０Ｂ（以下、トランジスタ１０Ｂともいう）に置き換え、トランジスタ１０ｃをｎ型ＭＯＳＦＥＴ１０ｃ１（以下、トランジスタ１０ｃ１ともいう）に置き換え、トランジスタ１０ｄをｎ型ＭＯＳＦＥＴ１０ｄ１（以下、トランジスタ１０ｄ１ともいう）に置き換えた構成となっている。トランジスタ１０ａ１のゲートには基準電圧ＧＮＤが印加され、トランジスタ１０Ｂのゲートには制御信号ＥＮＡＢＬＥ２が入力し、トランジスタ１０ｃ１のゲートには制御信号ＥＮＡＢＬＥ１が入力する。
【００３９】
次に、本実施形態のパストランジスタ回路１の動作について図６Ａを参照して説明する。図６Ａは、制御信号ＥＮＡＢＬＥ１、ＥＮＡＢＬＥ２、第１および第２入出力端子２４、２６、および電圧Ｖｍｉｄ、Ｖｇａｔｅの波形図である。ここで、電圧Ｖｍｉｄはトランジスタ１０ａ１のドレインと、トランジスタ１０Ｂのドレインの接続ノードの電圧であり、電圧Ｖｇａｔｅはトランジスタ１０ｄ１のゲートの電圧である。  
図６Ａの電圧Ｖｍｉｄの波形および電圧Ｖｇａｔｅの波形において、スピンＭＯＳＦＥＴ１０Ｂが高抵抗状態の場合を実線で示し、低抵抗状態の場合を破線で示す。時刻ｔ１において、ＥＮＡＢＬＥ２信号をＬレベルからＨレベルにする。すると、電圧ＶｍｉｄはＨレベルから、スピンＭＯＳＦＥＴ１０Ｂの抵抗状態に応じたレベルとなる。スピンＭＯＳＦＥＴ１０Ｂが高抵抗状態のときはＶｄｄとＧＮＤとの間のレベルとなり、スピンＭＯＳＦＥＴ１０Ｂが低抵抗状態のときはＬレベルになる。
【００４０】
次に、時刻ｔ２において、ＥＮＡＢＬＥ１信号をＬレベルからＨレベルにする。すると、ＶｍｉｄとＶｇａｔｅは略同電圧となる。なお、時刻ｔ２は、時刻ｔ１と略同時かもしくは時間ｔ１より後とする。本実施形態のように、まず、ＥＮＡＢＬＥ２信号をＬレベルからＨレベルにして、電圧ＶｍｉｄをＨレベルから、スピンＭＯＳＦＥＴ１０Ｂの抵抗状態に応じたレベルとし、その後、ＥＮＡＢＬＥ１信号をＬレベルからＨレベルにすることが好ましい。
【００４１】
次に、時刻ｔ３において、第１および第２入出力端子２４、２６の電圧をＨレベルからＬレベルにする。なお、図６Ａでは、時刻ｔ３以前の第１入出力端子２４および第２入出力端子２６の電圧がＨレベルとなっているが、Ｌレベルでも構わない。また、第１および第２入出力端子２４、２６の電圧をＬレベルにする時刻ｔ３は、図６Ａでは時刻ｔ２の後であるが、時刻ｔ２より前でかつ時刻ｔ１の後であっても構わないし、時刻ｔ１の前でも構わない。時刻ｔ３から時刻ｔ４の間に、トランジスタ１０ｄ１のゲートに電荷が充電、もしくはゲートから電荷が放電される。
【００４２】
次に、時刻ｔ４において、第１および第２入出力端子２４、２６の電圧をＬレベルからＨレベルにする。すると、スピンＭＯＳＦＥＴ１０Ｂが高抵抗状態のときは電圧Ｖｇａｔｅが上昇し、Ｖｄｄよりも大きな値となる。しかし、スピンＭＯＳＦＥＴ１０Ｂが低抵抗状態のときは電圧Ｖｇａｔｅがほとんど変化しない。これは、スピンＭＯＳＦＥＴ１０Ｂが高抵抗状態の場合において、電圧Ｖｇａｔｅが、トランジスタ１０ｃ１のゲート電圧となっている制御信号ＥＮＡＢＬＥ１の電圧値からトランジスタ１０ｃ１の閾値電圧を引いた値より高い、もしくは制御信号ＥＮＡＢＬＥ１の電圧値からトランジスタ１０ｃ１の閾値電圧を引いた値と同程度のため、トランジスタ１０ｃ１にはほとんど電流が流れない。しかしトランジスタ１０ｄ１のゲートには正電荷が充電されているため、時刻ｔ４の直後に、電圧Ｖｇａｔｅが電源電圧Ｖｄｄ以上の高電圧となる。
【００４３】
次に、時刻ｔ５において、制御信号ＥＮＡＢＬＥ１をＨレベルからＬレベルにする。すると、電圧Ｖｇａｔｅは、その値が少し小さくなる。時刻ｔ２から時刻ｔ５の間は、電圧Ｖｍｉｄ、ＶｇａｔｅがスピンＭＯＳＦＥＴ１０Ｂの抵抗状態に依存する。なお、時刻ｔ５は、時刻ｔ４より後とする。時刻ｔ５において、電圧Ｖｇａｔｅは低くなるが、電圧低下量は非常に小さいため、パストランジスタ１０ｄ１の動作には影響を与えない。制御信号ＥＮＡＢＬＥ１がＬレベルになると、トランジスタ１０ｃ１は非導通状態になり、電圧Ｖｍｉｄが変動しても、電圧Ｖｇａｔｅに小さな変動しか与えない。
【００４４】
次に、時刻ｔ６において、制御信号ＥＮＡＢＬＥ２をＨレベルからＬレベルにする。制御信号ＥＮＡＢＬＥ１がＬレベルであるため、トランジスタ１０ｃ１は非導通状態である。トランジスタ１０ｄ１のゲートに充電された電荷は、トランジスタ１０ｄ１のゲートに保持される。なお、時刻ｔ６は、時刻ｔ５と略同時、もしくは時刻ｔ５より後とする。
【００４５】
上記の動作を充電動作と呼び、上記の動作を行う期間を充電期間と呼ぶ。図６Ａでは、時刻ｔ１から時刻ｔ６までが充電期間となる。
【００４６】
図６Ａに示すように、上記の動作の後では、電圧ＶｇａｔｅはスピンＭＯＳＦＥＴ１０Ｂの高抵抗状態と低抵抗状態で大きな差がある。高抵抗状態では電圧Ｖｇａｔｅが非常に高く、低抵抗状態では電圧Ｖｇａｔｅが低い。
【００４７】
スピンＭＯＳＦＥＴ１０Ｂが高抵抗状態のときは、トランジスタ１０ｄ１のゲートに十分な電荷が充電されているため、トランジスタ１０ｄ１は導通状態となり、第１および第２入出力端子２４、２６は結線された状態となっている。
【００４８】
これに対して、スピンＭＯＳＦＥＴ１０Ｂが低抵抗状態のときは、トランジスタ１０ｄ１のゲートに電荷がほとんど充電されていないため、トランジスタ１０ｄ１は非導通状態となり、第１および第２入出力端子２４、２６は断線された状態となっている。
【００４９】
制御信号ＥＮＡＢＬＥ１およびＥＮＡＢＬＥ２がＬレベルのときに、本実施形態のメモリ機能付きパストランジスタ回路は論理動作を行う。
【００５０】
なお、上記の動作説明では、第１および第２入出力端子の電圧は、時刻ｔ４以降は、Ｈレベルとなっていたが、図６Ｂに示すように、時刻ｔ４と時刻ｔ５との間の時刻ｔ４’において、Ｌレベルとしてもよいし、時刻ｔ５と時刻ｔ６との間にＬレベルとしてもよい。
【００５１】
スピンＭＯＳＦＥＴ１０Ｂが低抵抗状態であった場合に、時間が経つと、トランジスタ１０ｃ１のリーク電流により、トランジスタ１０ｄ１のゲートに充電され、電圧Ｖｇａｔｅがあがる。非常に長い時間が経つと、電圧Ｖｇａｔｅはトランジスタ１０ｄ１の閾値電圧Ｖｔｈよりも高くなり、誤動作を引き起こす。誤動作を防ぐために、論理動作を行う直前に充電動作を行うか、もしくは一定間隔毎に充電動作を行うことが好ましい。
【００５２】
一定間隔で充電動作を行う場合の充電間隔τｃは、トランジスタ１０ｄ１のゲートのキャパシタンス成分Ｃｇと、トランジスタ１０ｃ１が非導通状態のときのトランジスタ１０ｃ１のソースとドレイン間の抵抗Ｒｏｆｆで決まる。一定間隔で充電動作を行う場合の充電間隔τｃは、τｃ＝Ｃｇ×Ｒｏｆｆ／２より短いことが必要となる。本実施形態では、τｃ＝１０μｓとした。
【００５３】
スピンＭＯＳＦＥＴ１０Ｂは不揮発性メモリであるため、本実施形態のメモリ機能付きパストランジスタ回路が論理動作していないときにはメモリ機能付きパストランジスタ回路の電源を切断する。
【００５４】
ＳＲＡＭを用いた従来のメモリ付きパストランジスタ回路は７個の素子を使用するのに対し、本実施形態では４個の素子でメモリ機能付きパストランジスタ回路を実現できる。また、ＳＲＡＭを用いた従来のメモリ付きパストランジスタ回路は、揮発性メモリであるため電源を切断できないが、本実施形態では論理動作をしていないときは電源を切断できるため、低消費電力のメモリ機能付きパストランジスタ回路を実現することができる。
【００５５】
以上説明したように、本実施形態によれば、少ない素子数でメモリ機能付きパストランジスタ回路を実現することができる。これにより、小面積のメモリ機能付きパストランジスタ回路を実現することが可能となり、小面積のスイッチングボックス回路を得ることができる。
【００５６】
また、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、低消費電力のスイッチングボックス回路を構成することができる。したがって、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、高集積でかつ低消費電力のリコンフィギャラブル論理回路を実現することができる。
【００５７】
（第２実施形態）
次に、本発明の第２実施形態によるパストランジスタ回路を図７に示す。この実施形態のパストランジスタ回路は、図５に示す第１実施形態において、トランジスタ１０ａ１のゲートに制御信号ＥＮＡＢＬＥ２の反転制御信号ＥＮＡＢＬＥ２−ＩＮＶを入力し、スピンＭＯＳＦＥＴ１０Ｂのゲートに電源電圧Ｖｄｄを印加した構成となっている。
【００５８】
このように構成された本実施形態のパストランジスタ回路において、第１実施形態と同様に、充電動作を行った後に、論理動作を行う。
【００５９】
本実施形態も第１実施形態と同様に、低消費電力のメモリ機能付きパストランジスタ回路を実現することができる。
【００６０】
また、少ない素子数でメモリ機能付きパストランジスタ回路を実現することができる。これにより、小面積のメモリ機能付きパストランジスタ回路を実現することが可能となり、小面積のスイッチングボックス回路を得ることができる。
【００６１】
また、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、低消費電力のスイッチングボックス回路を構成することができる。したがって、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、高集積でかつ低消費電力のリコンフィギャラブル論理回路を実現することができる。
【００６２】
（第３実施形態）
次に、本発明の第３実施形態によるパストランジスタ回路を図８に示す。この実施形態のパストランジスタ回路は、図５に示す第１実施形態において、トランジスタ１０ａ１をｐ型スピンＭＯＳＦＥＴ１０Ａに置き換え、スピンＭＯＳＦＥＴ１０Ｂをｎ型ＭＯＳＦＥＴ１０ｂ１（以下、トランジスタ１０ｂ１ともいう）に置き換えた構成となっている。そして、スピンＭＯＳＦＥＴ１０Ａのゲートに基準電圧ＧＮＤが印加され、トランジスタ１０ｂ１のゲートに制御信号ＥＮＡＢＬＥ２が入力される。
【００６３】
このように構成された本実施形態のパストランジスタ回路において、第１実施形態と同様に、充電動作を行った後に、論理動作を行う。なお、本実施形態においては、第１実施形態と異なり、ｐ型スピンＭＯＳＦＥＴ１０Ａが高抵抗状態の場合に、トランジスタ１０ｄ１は非導通状態となり、ｐ型スピンＭＯＳＦＥＴ１０Ａが低抵抗状態の場合に、トランジスタ１０ｄ１は導通状態となる。
【００６４】
本実施形態も第１実施形態と同様に、低消費電力のメモリ機能付きパストランジスタ回路を実現することができる。
【００６５】
また、少ない素子数でメモリ機能付きパストランジスタ回路を実現することができる。これにより、小面積のメモリ機能付きパストランジスタ回路を実現することが可能となり、小面積のスイッチングボックス回路を得ることができる。
【００６６】
また、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、低消費電力のスイッチングボックス回路を構成することができる。したがって、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、高集積でかつ低消費電力のリコンフィギャラブル論理回路を実現することができる。
【００６７】
なお、本実施形態において、図９に示すように、ｐ型スピンＭＯＳＦＥＴ１０Ａのゲートに制御信号ＥＮＡＢＬＥ２−ＩＮＶ信号を入力し、トランジスタ１０ｂ１のゲートに電源電圧Ｖｄｄを印加してもかまわない。この図９に示す、本実施形態の変形例によるパストランジスタ回路も、本実施形態と同様の効果を得ることができる。
【００６８】
（第４実施形態）
次に、本発明の第４実施形態によるパストランジスタ回路を図１０に示す。この実施形態のパストランジスタ回路は、図５に示す第１実施形態において、ｎ型ＭＯＳＦＥＴ１０ｃ１、１０ｄ１をｐ型ＭＯＳＦＥＴ１０ｃ２、１０ｄ２にそれぞれ置き換え、ｐ型ＭＯＳＦＥＴ１０ｃ２のゲートに制御信号ＥＮＡＢＬＥ１の反転信号ＥＮＡＢＬＥ１−ＩＮＶを入力した構成となっている。
【００６９】
本実施形態のパストランジスタ回路は、第１実施形態と同様に、充電動作を行った後に、論理動作を行う。なお、本実施形態においては、ｎ型スピンＭＯＳＦＥＴ１０Ｂが高抵抗状態の場合に、ｐ型ＭＯＳＦＥＴ１０ｄ２は非導通状態となり、ｎ型スピンＭＯＳＦＥＴ１０Ｂが低抵抗状態の場合に、ｐ型ＭＯＳＦＥＴ１０ｄ２は導通状態となる。
【００７０】
なお、第４実施形態の変形例として、図７、図８、図９に示すパストランジスタ回路において、ｎ型ＭＯＳＦＥＴ１０ｃ１、１０ｄ１を、それぞれｐ型ＭＯＳＦＥＴに置き換え、ＥＮＡＢＬＥ１信号をＥＮＡＢＬＥ１−ＩＮＶ信号に置き換えた構成としてもよい。
【００７１】
本実施形態およびその変形例も、第１実施形態と同様に、低消費電力のメモリ機能付きパストランジスタ回路を実現することができる。
【００７２】
また、少ない素子数でメモリ機能付きパストランジスタ回路を実現することができる。これにより、小面積のメモリ機能付きパストランジスタ回路を実現することが可能となり、小面積のスイッチングボックス回路を得ることができる。
【００７３】
また、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、低消費電力のスイッチングボックス回路を構成することができる。したがって、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、高集積でかつ低消費電力のリコンフィギャラブル論理回路を実現することができる。
【００７４】
（第５実施形態）
次に、本発明の第５実施形態によるパストランジスタ回路を図１１に示す。この実施形態のパストランジスタ回路は、図５に示す第１実施形態において、スピンＭＯＳＦＥＴ１０ＢをＭＴＪ（強磁性トンネル接合）素子１０Ｂ１に置き換え、トランジスタ１０ａ１のゲートに制御信号ＥＮＡＢＬＥ２−ＩＮＶを入力した構成となっている。ＭＴＪ素子１０Ｂ１はトランジスタ１０ａ１と直列に接続される。ＭＴＪ素子１０Ｂ１は高抵抗状態および低抵抗状態を持ち、抵抗状態は不揮発性である。
【００７５】
本実施形態は第１実施形態と同様に、充電動作を行った後に、論理動作を行う。本実施形態においては、ＭＴＪ素子１０Ｂ１が高抵抗状態の場合に、トランジスタ１０ｄ１は導通状態となり、ＭＴＪ素子１０Ｂ１が低抵抗状態の場合に、トランジスタ１０ｄ１は非導通状態となる。
【００７６】
なお、第５実施形態の変形例として、図１２に示すように、トランジスタ１０ａ１をＭＴＪ素子１０Ａ１に置き換えるとともにＭＴＪ素子１０Ｂ１をｎ型ＭＯＳＦＥＴ１０ｂ１に置き換え、トランジスタ１０ｂ１のゲートに制御信号ＥＮＡＢＬＥ２を入力するように、構成してもよい。  
また、第１乃至第４実施形態およびそれらの変形例において、スピンＭＯＳＦＥＴを、ＭＴＪ素子に置き換えてもよい。
【００７７】
本実施形態も、第１実施形態と同様に、低消費電力のメモリ機能付きパストランジスタ回路を実現することができる。
【００７８】
また、少ない素子数でメモリ機能付きパストランジスタ回路を実現することができる。これにより、小面積のメモリ機能付きパストランジスタ回路を実現することが可能となり、小面積のスイッチングボックス回路を得ることができる。
【００７９】
また、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、低消費電力のスイッチングボックス回路を構成することができる。したがって、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、高集積でかつ低消費電力のリコンフィギャラブル論理回路を実現することができる。
【００８０】
（第６実施形態）
次に、本発明の第６実施形態によるパストランジスタ回路を図１３に示す。この実施形態のパストランジスタ回路は、図５に示す第１実施形態において、ｐ型ＭＯＳＦＥＴ１０ａ１をｐ型のスピンＭＯＳＦＥＴ１０Ａに置き換えた構成となっている。すなわち、直列に２個のスピンＭＯＳＦＥＴ１０Ａ、１０Ｂが接続された構成となっている。
【００８１】
そして、本実施形態においては、２つのスピンＭＯＳＦＥＴ１０Ａ、１０Ｂのうちの一方のスピンＭＯＳＦＥＴの磁化状態を反平行とし、他方のスピンＭＯＳＦＥＴの磁化状態を平行状態とする。このように、直列に接続された２つのスピンＭＯＳＦＥＴ１０Ａ、１０Ｂの磁化状態を相補的にしておくことで、大きな抵抗変化が得られるため、安定に回路動作することができる。
【００８２】
本実施形態も  本実施形態は第１実施形態と同様に、充電動作を行った後に、論理動作を行う。
【００８３】
本実施形態も、第１実施形態と同様に、低消費電力のメモリ機能付きパストランジスタ回路を実現することができる。
【００８４】
更に、少ない素子数でメモリ機能付きパストランジスタ回路を実現することができる。これにより、小面積のメモリ機能付きパストランジスタ回路を実現することが可能となり、小面積のスイッチングボックス回路を得ることができる。
【００８５】
また、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、低消費電力のスイッチングボックス回路を構成することができる。したがって、本実施形態によるメモリ機能付きパストランジスタ回路を用いれば、高集積でかつ低消費電力のリコンフィギャラブル論理回路を実現することができる。
【００８６】
なお、本実施形態では、スピンＭＯＳＦＥＴ１０Ａのゲートに基準電圧ＧＮＤを印加し、スピンＭＯＳＦＥＴ１０Ｂのゲートに制御信号ＥＮＡＢＬＥ２を入力したが、スピンＭＯＳＦＥＴ１０Ａのゲートに制御信号ＥＮＡＢＬＥ−ＩＮＶを入力し、スピンＭＯＳＦＥＴ１０Ｂのゲートに電源電圧Ｖｄｄを印加してもよい。
【００８７】
また、本実施形態では、トランジスタ１０ｃ１、１０ｄ１にｎ型ＭＯＳＦＥＴを用いたが、トランジスタ１０ｃ１、１０ｄ１にｐ型ＭＯＳＦＥＴを用いてもよい。
【符号の説明】
【００８８】
１０ａ  トランジスタ
１０ａ１  ｐ型ＭＯＳＦＥＴ
１０Ａ  ｐ型スピンＭＯＳＦＥＴ
１０Ａ１  ＭＴＪ素子
１０ｂ  トランジスタ
１０ｂ１  ｎ型ＭＯＳＦＥＴ
１０Ｂ  ｎ型スピンＭＯＳＦＥＴ
１０Ｂ１  ＭＴＪ素子
１０ｃ  トランジスタ
１０ｃ１  ｎ型ＭＯＳＦＥＴ
１０ｃ２  ｐ型ＭＯＳＦＥＴ
１０ｄ  トランジスタ（パストランジスタ）
１０ｄ１  ｎ型ＭＯＳＦＥＴ
１０ｄ２  ｐ型ＭＯＳＦＥＴ
２０  第１電源
２２  第２電源
２４  第１入出力端子
２６  第２入出力端子  
【図１】
0005415547.tif 000002
【図２】
0005415547.tif 000003
【図３】
0005415547.tif 000004
【図４】
0005415547.tif 000005
【図５】
0005415547.tif 000006
【図６Ａ】
0005415547.tif 000007
【図６Ｂ】
0005415547.tif 000008
【図７】
0005415547.tif 000009
【図８】
0005415547.tif 000010
【図９】
0005415547.tif 000011
【図１０】
0005415547.tif 000012
【図１１】
0005415547.tif 000013
【図１２】
0005415547.tif 000014
【図１３】
0005415547.tif 000015
【図１４】
0005415547.tif 000016
【図１５】
0005415547.tif 000017
【図１６】
0005415547.tif 000018