(57)【特許請求の範囲】
【請求項１】
絶縁基板と、該絶縁基板上に設けられた第１ゲート電極と該第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、前記絶縁基板上に設けられた第２ゲート電極と該第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、
前記絶縁基板上に第１金属膜を形成し、該第１金属膜上に第２金属膜を形成する金属膜形成工程と、
前記第１金属膜と前記第２金属膜をエッチングによりパターニングして、前記第１金属膜からなる第１導電層と前記第２金属膜からなる第２導電層とにより構成される前記第２ゲート電極と、第１金属膜上に第２金属膜が積層された積層膜を形成する第２ゲート電極形成工程と、
エッチングにより、前記積層膜における第２金属膜を除去して、前記第１金属膜により構成され、前記第２ゲート電極の厚みよりも小さい厚みを有する前記第１ゲート電極を形成する第１ゲート電極形成工程と、
前記絶縁基板上に、前記第１ゲート電極及び前記第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に液状の酸化物半導体材料を塗布し、該酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、
前記酸化物半導体層をエッチングによりパターニングして、前記第１酸化物半導体層と、前記第１チャネル領域の厚みより小さい厚みを有する前記第２チャネル領域を有する前記第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程と
を少なくとも備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記第１金属膜のエッチングレートをＥ１、前記第２金属膜のエッチングレートをＥ２とした場合に、Ｅ１＜Ｅ２なる関係が成立することを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする請求項３に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記第１及び第２酸化物半導体層形成工程の後、前記第１チャネル領域及び前記第２チャネル領域に、前記第１チャネル領域及び前記第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備えることを特徴とする請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
絶縁基板と、該絶縁基板上に設けられた第１ゲート電極と該第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、前記絶縁基板上に設けられた第２ゲート電極と該第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、
前記絶縁基板上に第１金属膜を形成する第１金属膜形成工程と、
前記第１金属膜をエッチングによりパターニングして、前記第１金属膜からなる前記第１ゲート電極と、前記第２ゲート電極を構成する第１導電層を形成する第１ゲート電極形成工程と、
前記絶縁基板上に、前記第１ゲート電極及び前記第１導電層を覆うように、第２金属膜膜を形成する第２金属膜形成工程と、
前記第２金属膜をエッチングによりパターニングして、前記第２ゲート電極を構成する第２導電層を形成し、前記第１導電層と前記第２導電層とにより構成され、前記第１ゲート電極の厚みよりも大きい厚みを有する前記第２ゲート電極を形成する第２ゲート電極形成工程と、
前記絶縁基板上に、前記第１ゲート電極及び前記第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に液状の酸化物半導体材料を塗布し、該酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、
前記酸化物半導体層をエッチングによりパターニングして、前記第１酸化物半導体層と、前記第１チャネル領域の厚みより小さい厚みを有する前記第２チャネル領域を有する前記第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程と
を少なくとも備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項７】
前記酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする請求項７に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記第１及び第２酸化物半導体層形成工程の後、前記第１チャネル領域及び前記第２チャネル領域に、前記第１チャネル領域及び前記第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備えることを特徴とする請求項６〜請求項８のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に関し、特に、酸化物半導体の半導体層を用いた薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
【０００３】
一般的なボトムゲート型のＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁層と、ゲート絶縁層上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。
【０００４】
また、一般的な周辺回路一体型の表示装置においては、例えば、画素のスイッチング素子に用いられるリーク電流の低い薄膜トランジスタと、周辺回路に用いられる閾値電圧が低く、高速駆動が可能な薄膜トランジスタが要求される。
【０００５】
また、複数の薄膜トランジスタを使用して周辺回路を作製する場合、高速駆動の観点から、ｎ型チャネルとｐ型チャネルとの両方が必要なＣＭＯＳインバータや、インバータを構成する２つの薄膜トランジスタの閾値電圧の差が大きいエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータが広く使用されている。
【０００６】
また、近年、アクティブマトリクス基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタに代わって、高速移動が可能なＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系の酸化物半導体膜により形成された酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用いたＴＦＴが提案されている。
【０００７】
ここで、アモルファスＩＧＺＯ等の高速移動酸化物半導体は、その多くがｎ型（電子）伝導であり、ドーピングによってもｐ型（ホール）伝導化しないため、ＣＭＯＳ回路構成が使用できない。従って、高速移動酸化物半導体を使用した回路においては、ＣＭＯＳインバータ回路を利用することができないという課題があり、各薄膜トランジスタの閾値電圧を独立に制御し、かつ高速動作が可能なＥ／Ｄインバータ回路の作製が必要とされている。
【０００８】
そこで、酸化物半導体をチャネル層とする薄膜トランジスタからなるＥ／Ｄインバータが開示されている。より具体的には、チャネル層の膜厚が互いに異なる第１薄膜トランジスタと第２薄膜トランジスタとを備え、第１及び第２薄膜トランジスタのチャネル層のうち、少なくとも１つが熱処理されているＥ／Ｄインバータが開示されている。
【０００９】
そして、このような構成により、Ｅ／Ｄインバータを構成する第１及び第２薄膜トランジスタのチャネル層の膜厚の差によって、または、チャネル層の加熱処理条件の差によって、閾値電圧に差が生じるため、Ｅ／Ｄインバータを構成する２つの薄膜トランジスタの閾値電圧の差を十分に大きくすることができると記載されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−４７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上記特許文献１に記載のＥ／Ｄインバータにおいては、チャネル層となるアモルファスＩＧＺＯ膜を基板上に成膜した後、アモルファスＩＧＺＯ膜に対してエッチング（ドライエッチングまたはウェットエッチング）を行うことにより、チャネル層の膜厚が互いに異なる第１及び第２薄膜トランジスタを形成するため、基板のサイズが大きくなると、チャネル層の膜厚の制御が困難になり、膜厚の均一性が低下するという問題があった。
【００１２】
より具体的には、上記特許文献１に記載のＥ／Ｄインバータにおいては、第１及び第２薄膜トランジスタの各チャネル層に相当する部分において６０ｎｍの膜厚でアモルファスＩＧＺＯ膜を成膜した後、ドライエッチングにより、第２薄膜トランジスタのチャネル層となるアモルファスＩＧＺＯ膜の膜厚を成膜時の半分の厚み（即ち、３０ｎｍ）になるようにエッチングを行うが、基板サイズが大きくなると、基板全体に渡って、均一に、成膜時の半分の厚みにエッチングすることは、相当高度な技術の確立と高価な装置の導入の両方が要求される。そのため、薄膜トランジスタの製造が困難になり、結果として、歩留まりが低下するという問題があった。
【００１３】
また、上記特許文献１に記載のＥ／Ｄインバータにおいては、チャネル層となるアモルファスＩＧＺＯ膜を基板上に成膜した後、例えば、チャネル層に対して接触加熱や電磁波の照射による加熱（高周波照射や紫外光照射）を行うことにより、第１及び第２薄膜トランジスタの閾値電圧を変化させるが、このような局所領域での選択的な加熱処理は、工程が複雑化するとともに、高精細かつ微細な薄膜トランジスタへの適用は困難であると言える。その結果、歩留まりが低下するという問題があった。
【００１４】
そこで、本発明は、上述の問題に鑑みてなされたものであり、簡単な方法で、閾値電圧の異なる複数の薄膜トランジスタを形成することができ、歩留まりの低下を抑制することができる薄膜トランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、請求項１に記載の発明は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、絶縁基板上に第１金属膜を形成し、第１金属膜上に第２金属膜を形成する金属膜形成工程と、第１金属膜と第２金属膜をエッチングによりパターニングして、第１金属膜からなる第１導電層と第２金属膜からなる第２導電層とにより構成される第２ゲート電極と、第１金属膜上に第２金属膜が積層された積層膜を形成する第２ゲート電極形成工程と、エッチングにより、積層膜における第２金属膜を除去して、第１金属膜により構成され、第２ゲート電極の厚みよりも小さい厚みを有する第１ゲート電極を形成する第１ゲート電極形成工程と、絶縁基板上に、第１ゲート電極及び第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、絶縁層上に液状の酸化物半導体材料を塗布し、酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、酸化物半導体層をエッチングによりパターニングして、第１酸化物半導体層と、第１チャネル領域の厚みより小さい厚みを有する第２チャネル領域を有する第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程とを少なくとも備えることを特徴とする。
【００１６】
同構成によれば、厚みの異なる第１ゲート電極と第２ゲート電極とを形成した後、液状の酸化物半導体材料を使用して第１酸化物半導体層と第２酸化物半導体層とを形成することにより、第１チャネル領域と第２チャネル領域との厚みが異なる第１薄膜トランジスタと第２薄膜トランジスタとを形成することができる。従って、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になり、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になる。その結果、簡単な方法で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を作製することができ、歩留まりの低下を抑制することが可能になる。
【００１７】
請求項２に記載の発明は、請求項１に記載の薄膜トランジスタ基板の製造方法であって、第１金属膜のエッチングレートをＥ１、第２金属膜のエッチングレートをＥ２とした場合に、Ｅ１＜Ｅ２なる関係が成立することを特徴とする。
【００１８】
同構成によれば、積層膜をエッチングレートの異なる第１金属膜と第２金属膜膜とにより構成することができるため、厚みの異なる第１ゲート電極と第２ゲート電極とを容易に形成することが可能になる。
【００１９】
請求項３に記載の発明は、請求項１または請求項２に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする。
【００２０】
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
【００２１】
請求項４に記載の発明は、請求項３に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする。
【００２２】
同構成によれば、第１及び第２薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
【００２３】
また、請求項５に記載の発明のように、第１及び第２酸化物半導体層形成工程の後、第１チャネル領域及び第２チャネル領域に、第１チャネル領域及び第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備える構成としてもよい。
【００２４】
請求項６に記載の発明は、絶縁基板と、絶縁基板上に設けられた第１ゲート電極と第１ゲート電極上に設けられ、第１チャネル領域を有する第１酸化物半導体層とを有する第１薄膜トランジスタと、絶縁基板上に設けられた第２ゲート電極と第２ゲート電極上に設けられ、第２チャネル領域を有する第２酸化物半導体層とを有する第２薄膜トランジスタとを備えた薄膜トランジスタ基板の製造方法であって、絶縁基板上に第１金属膜を形成する第１金属膜形成工程と、第１金属膜をエッチングによりパターニングして、第１金属膜からなる第１ゲート電極と、第２ゲート電極を構成する第１導電層を形成する第１ゲート電極形成工程と、絶縁基板上に、第１ゲート電極及び第１導電層を覆うように、第２金属膜膜を形成する第２金属膜形成工程と、第２金属膜をエッチングによりパターニングして、第２ゲート電極を構成する第２導電層を形成し、第１導電層と第２導電層とにより構成され、第１ゲート電極の厚みよりも大きい厚みを有する第２ゲート電極を形成する第２ゲート電極形成工程と、絶縁基板上に、第１ゲート電極及び第２ゲート電極を覆うように絶縁層を形成する絶縁層形成工程と、絶縁層上に液状の酸化物半導体材料を塗布し、酸化物半導体材料を焼結させることにより、酸化物半導体層を形成する酸化物半導体層形成工程と、酸化物半導体層をエッチングによりパターニングして、第１酸化物半導体層と、第１チャネル領域の厚みより小さい厚みを有する第２チャネル領域を有する第２酸化物半導体層を形成する第１及び第２酸化物半導体層形成工程とを少なくとも備えることを特徴とする。
【００２５】
同構成によれば、厚みの異なる第１ゲート電極と第２ゲート電極とを形成した後、液状の酸化物半導体材料を使用して第１酸化物半導体層と第２酸化物半導体層とを形成することにより、第１チャネル領域と第２チャネル領域との厚みが異なる第１薄膜トランジスタと第２薄膜トランジスタとを形成することができる。従って、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧を異ならせることが可能になり、第１薄膜トランジスタと第２薄膜トランジスタの閾値電圧の差を十分に大きくすることが可能になる。その結果、簡単な方法で、閾値電圧の異なる第１薄膜トランジスタと第２薄膜トランジスタからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を作製することができ、歩留まりの低下を抑制することが可能になる。
【００２６】
また、第１金属膜と第２金属膜のエッチングによるパターニングにより、第１ゲート電極を形成した後、第２ゲート電極を形成して、厚みの異なる第１ゲート電極と第２ゲート電極とを形成することが可能になる。
【００２７】
請求項７に記載の発明は、請求項６に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物材料からなることを特徴とする。
【００２８】
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
【００２９】
請求項８に記載の発明は、請求項７に記載の薄膜トランジスタ基板の製造方法であって、酸化物半導体材料が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料からなることを特徴とする。
【００３０】
同構成によれば、第１及び第２薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
【００３１】
また、請求項９に記載の発明のように、第２酸化物半導体層形成工程の後、第１チャネル領域及び第２チャネル領域に、第１チャネル領域及び第２チャネル領域を保護するチャネル保護層を形成するチャネル保護層形成工程を更に備える構成としてもよい。
【発明の効果】
【００３２】
本発明によれば、簡単な方法で、閾値電圧の異なる複数の薄膜トランジスタを形成することができ、薄膜トランジスタ基板の歩留まりの低下を抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態に係る薄膜トランジスタの断面図である。
【図２】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図３】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図４】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図５】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図６】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図７】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図８】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図９】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１０】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１１】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１２】本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１３】本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１４】本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１５】本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１６】本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１７】本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１８】本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【図１９】本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。尚、本発明は以下の実施形態に限定されるものではない。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る薄膜トランジスタの断面図である。
【００３６】
図１に示すように、薄膜トランジスタ基板１は、薄膜トランジスタ５を備えており、この薄膜トランジスタ５は、絶縁基板２０上に形成された第１薄膜トランジスタ５ａ及び第２薄膜トランジスタ５ｂとにより構成されている。
【００３７】
この薄膜トランジスタ５は、例えば、液晶表示装置に設けられたゲートドライバやソースドライバ等の駆動回路の能動素子として機能するものである。
【００３８】
また、薄膜トランジスタ基板１は、図１に示すように、第１薄膜トランジスタ５ａ、及び第２の薄膜トランジスタ５ｂを覆うように設けられ、チャネル保護層として機能する層間絶縁層１７と、層間絶縁層１７を覆うように設けられた平坦化膜１８とを備えている。
【００３９】
第１薄膜トランジスタ５ａは、ボトムゲート構造を有しており、図１に示すように、絶縁基板２０上に設けられた第１ゲート電極１１と、第１ゲート電極１１を覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上で第１ゲート電極１１に重なるように島状に設けられた第１チャネル領域Ｃａを有する第１酸化物半導体層１３ａと、第１酸化物半導体層１３ａ上において、第１ゲート電極１１に重なるとともに第１チャネル領域Ｃａを挟んで互いに対峙するように設けられたソース電極１５及びドレイン電極１６とを備えている。
【００４０】
また、同様に、第２薄膜トランジスタ５ｂは、ボトムゲート構造を有しており、図１に示すように、絶縁基板２０上に設けられた第２ゲート電極１０と、第２ゲート電極１０を覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上で第２ゲート電極１０に重なるように島状に設けられた第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂと、第２酸化物半導体層１３ｂ上に第２ゲート電極１０に重なるとともに第２チャネル領域Ｃｂを挟んで互いに対峙するように設けられたソース電極１５及びドレイン電極１６とを備えている。
【００４１】
第１及び第２の酸化物半導体層１３ａ，１３ｂは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系の酸化物半導体膜により形成されている。
【００４２】
また、図１に示すように、第２ゲート電極１０は、第１導電層１０ａ及び第２導電層１０ｂの積層膜により構成されている。
【００４３】
次に、本実施形態の薄膜トランジスタ基板１の製造方法の一例について図を用いて説明する。図２〜図１２は、本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【００４４】
＜金属膜形成工程＞
まず、図２に示すように、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板２０の基板全体に、スパッタリング法により、例えば、厚さ３００ｎｍの第１金属膜であるアルミニウム膜２１を形成し、次いで、アルミニウム膜２１上に、厚さ１００ｎｍの第２金属膜であるチタン膜２２を順に成膜して積層する。
【００４５】
＜感光性樹脂形成工程＞
次いで、図２に示すように、絶縁基板２０上に、アルミニウム膜２１及びチタン膜２２を覆うように、スピンコート法により、例えば、ポジ型（露光された部分が現像処理により溶解して除去される型）の感光性樹脂（例えば、アクリル系の感光性樹脂）２３を厚さ１．５μｍ程度に塗布して設ける。
【００４６】
＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂２３に対して露光処理を行い、露光処理が行われた感光性樹脂２３に対して現像処理を行うことにより、図３に示すように、レジスト２４を形成する。
【００４７】
＜第２ゲート電極形成工程＞
次に、レジスト２４をマスクとして、所定のエッチングガス（例えば、ＢＣｌ３ガスにＣＬ２を添加した混合ガス）を使用したドライエッチングを行うことにより、アルミニウム膜２１及びチタン膜２２をパターニングして、図４に示すように、アルミニウム膜２１からなる第１導電層１０ａとチタン膜２２からなる第２導電層１０ｂとにより構成される第２ゲート電極１０と、第１金属膜であるアルミニウム膜２１上に第２金属膜であるチタン膜２２が積層された積層膜２５を形成する。
【００４８】
＜感光性樹脂形成工程＞
次いで、レジスト２４を剥離液等で除去した後、図５に示すように、絶縁基板２０上に、第２ゲート電極１０及び積層膜２５を覆うように、スピンコート法により、例えば、ポジ型の感光性樹脂（例えば、アクリル系の感光性樹脂）２６を厚さ１．５μｍ程度に塗布して設ける。
【００４９】
＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂２６に対して露光処理を行い、露光処理が行われた感光性樹脂２６に対して現像処理を行うことにより、図６に示すように、レジスト２７を形成する。この際、レジスト２７は、絶縁基板２０上に、第２ゲート電極１０を覆うように形成される。
【００５０】
＜第１ゲート電極形成工程＞
次いで、レジスト２７をマスクとして、所定のエッチングガス（例えば、ＣＦ４ガス）を使用したドライエッチングを行うことにより、積層膜２５におけるチタン膜２２を除去して、図７に示すように、アルミニウム膜２１により構成され、第２ゲート電極１０の厚みよりも小さい厚みを有する第１ゲート電極１１を形成する。
【００５１】
ここで、エッチングガスとして、ＣＦ４ガスを使用すると、ＣＦ４ガスにおけるフッ素とアルミニウムが反応して、アルミニウム膜２１の表面にフッ化アルミニウム（ＡｌＦ３）が形成されるため、積層膜２５において、アルミニウム膜２１はエッチングされず、チタン膜２５のみがエッチングされることになる。
【００５２】
即ち、アルミニウム膜２１のエッチングレートをＥ１、チタン膜のエッチングレートをＥ２とした場合に、Ｅ１＜Ｅ２なる関係が成立する構成としている。
【００５３】
このように、本実施形態においては、積層膜２５をエッチングレートの異なるアルミニウム膜２１とチタン膜２２とにより構成することにより、厚みの異なる（即ち、図７に示すように、第１ゲート電極１１の厚みをＴ１、第２ゲート電極１０の厚みをＴ２とした場合に、Ｔ２＞Ｔ１の関係が成立する）第１ゲート電極１１と第２ゲート電極１０とを作製することが可能になる。
【００５４】
なお、第１ゲート電極１１の厚みＴ１と第２ゲート電極１０の厚みＴ２との差を十分に形成するとの観点から、アルミニウム膜２１に対するチタン膜２２のエッチング選択比（チタン膜２２のエッチングレートＥ２／アルミニウム膜２１のエッチングレートＥ１）が、５０以上であることが好ましい。
【００５５】
＜ゲート絶縁層形成工程＞
次いで、第２レジスト２７を剥離液等で除去した後、第１ゲート電極１１及び第２ゲート電極１０が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図８に示すように、絶縁基板２０上に、第１ゲート電極１１及び第２ゲート電極１０を覆うようにゲート絶縁層１２を形成する。
【００５６】
なお、ゲート絶縁層１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
【００５７】
また、絶縁基板２０からの不純物等の拡散防止の観点から、下層側のゲート絶縁層として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁層として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。
【００５８】
例えば、下層側のゲート絶縁層として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁層として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
【００５９】
また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁層１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁層中に混入させることが好ましい。
【００６０】
＜酸化物半導体層形成工程＞
次いで、液状の酸化物半導体材料２８を、例えば、スピンコート法やスリットコート法により、ゲート絶縁層１２上に、例えば、２μｍの厚みで塗布する。
【００６１】
ここで、液状の酸化物半導体材料２８としては、例えば、有機金属化合物（例えば、酸化亜鉛、酸化インジウム、酸化ガリウム)と有機溶媒（例えば、２−メトキシエタノール）とにより構成された液状のＩｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料を使用することができる。
【００６２】
また、酸化物半導体材料２８は液状であるため、図９に示すように、酸化物半導体材料２８の表面２８ａは平坦になり、第１ゲート電極１１上における酸化物半導体材料２８の厚みをＴ３、第２ゲート電極１０上における酸化物半導体材料２８の厚みをＴ４とした場合に、Ｔ３＞Ｔ４の関係が成立することになる。また、酸化物半導体材料２８の厚みの差（Ｔ３−Ｔ４）は、第１ゲート電極１１と第２ゲート電極との厚みの差（Ｔ２−Ｔ１）と略同一となる。
【００６３】
次いで、酸化物半導体材料２８に対して、所定の条件（例えば、３５０℃で４０分）で焼成処理を行い、液状の酸化物半導体材料２８を焼結させることにより、酸化物半導体材料２８の厚み（即ち、厚みＴ３，Ｔ４）を縮小させ、図１０に示すように、酸化物半導体層２９を形成する。
【００６４】
なお、第１ゲート電極１１上における酸化物半導体層２９の厚みをＴ５、第２ゲート電極１０上における酸化物半導体層２９の厚みをＴ６とした場合に、Ｔ５＞Ｔ６の関係が成立する（例えば、厚みＴ５が８０ｎｍ、厚みＴ６が５０ｎｍ）。
【００６５】
＜第１及び第２酸化物半導体層形成工程＞
次いで、酸化物半導体層２９が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ〜１５０ｎｍ）及びアルミニウム膜（厚さ５０ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、そのアルミニウム膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング（例えば、プラズマエッチング）、並びにレジストの剥離洗浄を行うことにより、図１１に示すように、ソース電極１５、及びドレイン電極１６を形成する。
【００６６】
この際、図１１に示すように、図１０に示す酸化物半導体層２９に対してもエッチング処理が施され、酸化物半導体層２９がエッチングによりパターニングされて、第１ゲート電極１１上に第１酸化物半導体層１３ａが形成されるとともに、第２ゲート電極１０上に第２酸化物半導体層１３ｂが形成される。
【００６７】
また、図１１に示すように、上述のエッチングにより、第１酸化物半導体層１３ａの第１チャネル領域Ｃａが露出し、第１薄膜トランジスタ５ａにおいて、ソース電極１５及びドレイン電極１６は、第１チャネル領域Ｃａを挟んで互いに対峙するように設けられる。
【００６８】
また、同様に、図１１に示すように、上述のエッチングにより、第２酸化物半導体層１３ｂの第２チャネル領域Ｃｂが露出し、第２薄膜トランジスタ５ｂにおいて、ソース電極１５及びドレイン電極１６は、第１チャネル領域Ｃｂを挟んで互いに対峙するように設けられる。
【００６９】
以上のようにして、厚みＴ５の第１チャネル領域Ｃａを有する第１酸化物半導体層１３ａと、第１チャネル領域Ｃａの厚みＴ５より小さい厚みＴ６を有する第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂが形成され、第１酸化物半導体層１３ａを備える第１薄膜トランジスタ５ａと、第２酸化物半導体層１３ｂを備える第２薄膜トランジスタ５ｂが作製される。
【００７０】
このように、本実施形態においては、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成した後、液状の酸化物半導体材料２８を使用して第１酸化物半導体層１３ａと第２酸化物半導体層１３ｂとを形成することにより、第１チャネル領域Ｃａと第２チャネル領域Ｃｂの厚みが異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタとを作製する構成としている。
【００７１】
なお、上記従来技術においては、例えば、ドライエッチングとして、プラズマによりガスをイオン化・ラジカル化してエッチングするプラズマエッチングを行った場合、プラズマのダメージによりアモルファスＩＧＺＯ膜の抵抗が低下してしまい、結果として、チャネル層が導体化して、歩留まりが低下するという問題があった。
【００７２】
一方、本実施形態においては、図１０に示す酸化物半導体層２９に対してエッチング処理を施すことにより、酸化物半導体層２９をエッチングによりパターニングする際に、酸化物半導体層２９上を一般的なレジストで覆った状態で、プラズマエッチングを行うことにより、上記従来技術と異なり、第１酸化物半導体層１３ａ及び第２酸化物半導体層１３ｂを構成する酸化物半導体層２９に対するプラズマのダメージを防止することができる。
【００７３】
また、本実施形態では、ソース電極１５及びドレイン電極１６を構成する金属膜として、積層構造のチタン膜及びアルミニウム膜を例示したが、例えば、銅膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１５及びドレイン電極１６を形成する構成としても良い。
【００７４】
また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。
【００７５】
エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
【００７６】
＜チャネル保護層形成工程＞
次いで、ソース電極１５及びドレイン電極１６が形成された（即ち、第１薄膜トランジスタ５ａ、及び第２薄膜トランジスタ５ｂが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図１２に示すように、第１薄膜トランジスタ５ａ、及び第２薄膜トランジスタ５ｂを覆う層間絶縁層１７を厚さ２００〜３００ｎｍ程度に形成する。
【００７７】
この際、第１チャネル領域Ｃａ及び第２チャネル領域Ｃｂに、第１チャネル領域Ｃａ及び第２チャネル領域Ｃｂを保護するように層間絶縁層１７が形成される。
【００７８】
なお、本実施形態においては、層間絶縁層１７として、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとして使用して、例えば、プラズマＣＶＤ法により、膜厚２００ｎｍ〜３００ｎｍの酸化シリコン膜を形成することができる。
【００７９】
＜平坦化膜形成工程＞
次いで、層間絶縁層１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布することにより、層間絶縁層１７の表面上に平坦化膜１８を形成し、図１に示す薄膜トランジスタ基板１が製造される。
【００８０】
以上に説明した本実施形態によれば、以下の効果を得ることができる。
【００８１】
（１）本実施形態においては、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成した後、液状の酸化物半導体材料２８を使用して第１酸化物半導体層１３ａと第２酸化物半導体層１３ｂとを形成することにより、第１チャネル領域Ｃａと第２チャネル領域Ｃｂとの厚みが異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタとを作製する構成としている。従って、第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂの閾値電圧を異ならせることが可能になり、第１及び第２薄膜トランジスタ５ａ，５ｂの閾値電圧の差を十分に大きくすることが可能になる。その結果、簡単な方法で、閾値電圧の異なる第１薄膜トランジスタ５ａと第２薄膜トランジスタ５ｂからなる薄膜トランジスタ（即ち、Ｅ／Ｄインバータ）を作製することができ、歩留まりの低下を抑制することが可能になる。
【００８２】
（２）本実施形態においては、アルミニウム膜２１のエッチングレートＥ１と、チタン膜２２のエッチングレートＥ２の間に、Ｅ１＜Ｅ２なる関係が成立する構成としている。従って、積層膜２５をエッチングレートの異なるアルミニウム膜２１とチタン膜２２とにより構成することができるため、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを容易に形成することが可能になる。
【００８３】
（３）本実施形態においては、酸化物半導体材料として、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物材料を使用する構成としている。従って、第１及び第２薄膜トランジスタ５ａ，５ｂにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
【００８４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。なお、本実施形態においては、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、薄膜トランジスタ基板の全体構成については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
【００８５】
本実施形態においては、第１ゲート電極１１及び第２ゲート電極１０の製造工程に特徴がある。以下、本実施形態の薄膜トランジスタ基板の製造方法の一例について図を用いて説明する。図１３〜図１９は、本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。
【００８６】
＜第１金属膜形成工程＞
まず、図１３に示すように、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板２０の基板上に、スパッタリング法により、例えば、厚さ３００ｎｍの第１金属膜であるアルミニウム膜２１を形成する。
【００８７】
＜感光性樹脂形成工程＞
次いで、図１３に示すように、絶縁基板２０上に、アルミニウム膜２１を覆うように、スピンコート法により、例えば、ポジ型の感光性樹脂（例えば、アクリル系の感光性樹脂）３０を厚さ１．５μｍ程度に塗布して設ける。
【００８８】
＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂３０に対して露光処理を行い、露光処理が行われた感光性樹脂３０に対して現像処理を行うことにより、図１４に示すように、レジスト３１を形成する。
【００８９】
＜第１ゲート電極形成工程＞
次に、レジスト３１をマスクとして、所定のエッチングガス（例えば、Ｃｌ２）を使用したドライエッチングを行うことにより、アルミニウム膜２１をパターニングして、図１５に示すように、アルミニウム膜からなる第１ゲート電極１１を形成するとともに、第２ゲート電極を構成する第１導電層１０ａを形成する。
【００９０】
＜第２金属膜形成工程＞
次に、レジスト３１を剥離液等で除去した後、図１６に示すように、絶縁基板２０上に、第１ゲート電極１１及び第１導電層１０ａを覆うように、スパッタリング法により、例えば、厚さ１００ｎｍのチタン膜２２を形成する。
【００９１】
＜感光性樹脂形成工程＞
次いで、図１７に示すように、絶縁基板２０上に、チタン膜２２を覆うように、スピンコート法により、例えば、ポジ型の感光性樹脂（例えば、アクリル系の感光性樹脂）３２を厚さ１．５μｍ程度に塗布して設ける。
【００９２】
＜露光・レジスト形成工程＞
次いで、フォトマスク（不図示）を用いて感光性樹脂３２に対して露光処理を行い、露光処理が行われた感光性樹脂３２に対して現像処理を行うことにより、図１８に示すように、レジスト３３を形成する。この際、レジスト３３は、チタン膜２２上において、第１導電層１０ａを覆うように形成される。
【００９３】
＜第２ゲート電極形成工程＞
次いで、レジスト３３をマスクとして、所定のエッチングガス（例えば、ＣＦ４）を使用したドライエッチングを行うことにより、チタン膜２２をパターニングして、図１９に示すように、第２ゲート電極１０を構成する第２導電層１０ｂを形成し、第１導電層１０ａと第２導電層１０ｂとにより構成され、第１ゲート電極１１の厚みＴ１よりも大きい厚みＴ２を有する第２ゲート電極１０を形成する。
【００９４】
このように、本実施形態においては、上述の第１の実施形態と異なり、アルミニウム膜２１とチタン膜２２のエッチングによるパターニングにより、第１ゲート電極１１を形成した後、第２ゲート電極１０を形成して、上述の第１の実施形態の場合と同様に、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成する構成としている。
【００９５】
そして、第２ゲート電極１０を形成した後は、上述の第１の実施形態の図８〜図１２において説明した工程を行うことにより、薄膜トランジスタ基板１が製造されることになる。
【００９６】
即ち、絶縁基板２０上に、第１ゲート電極１１及び第２ゲート電極１０を覆うようにゲート絶縁層１２を形成し、ゲート絶縁層１２上に液状の酸化物半導体材料２８を塗布し、酸化物半導体材料２８を焼結させることにより、酸化物半導体層２９を形成する。次いで、酸化物半導体層２９をエッチングによりパターニングして、第１酸化物半導体層１３ａと、第１チャネル領域Ｃａの厚みＴ５より小さい厚みＴ６を有する第２チャネル領域Ｃｂを有する第２酸化物半導体層１３ｂを形成する。
【００９７】
以上に説明した本実施形態においては、上述の（１）、（３）の効果に加えて、以下の効果を得ることができる。
【００９８】
（４）本実施形態においては、アルミニウム膜２１とチタン膜２２のエッチングによるパターニングにより、第１ゲート電極１１を形成した後、第２ゲート電極１０を形成して、厚みの異なる第１ゲート電極１１と第２ゲート電極１０とを形成することができる。
【００９９】
なお、上記実施形態は以下のように変更しても良い。
【０１００】
上記実施形態においては、酸化物半導体層としてＩｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなる酸化物半導体層を使用したが、酸化物半導体層はこれに限定されない。例えば、酸化物半導体材料として、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物材料を使用しても良い。
【０１０１】
これらの酸化物半導体材料からなる第１及び第２酸化物半導体層１３ａ，１３ｂは、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
【０１０２】
例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
【０１０３】
また、上記実施形態においては、半導体層として酸化物半導体層を使用したが、半導体層はこれに限定されず、酸化物半導体層の代わりに、例えば、アモルファスシリコンやポリシリコンからなるシリコン系半導体層を薄膜トランジスタの半導体層として使用する構成としても良い。
【産業上の利用可能性】
【０１０４】
本発明の活用例としては、酸化物半導体の半導体層を用いた薄膜トランジスタ基板の製造方法が挙げられる。
【符号の説明】
【０１０５】
１    薄膜トランジスタ基板
５    薄膜トランジスタ
５ａ    第１薄膜トランジスタ
５ｂ    第２薄膜トランジスタ
１０    第２ゲート電極
１０ａ    第１導電層
１０ｂ    第２導電層
１１    第１ゲート電極
１２    ゲート絶縁層（絶縁層）
１３ａ    第１酸化物半導体層
１３ｂ    第２酸化物半導体層
１５    ソース電極
１６    ドレイン電極
１７    層間絶縁層（チャネル保護層）
１８    平坦化膜
２０    絶縁基板
２１    アルミニウム膜（第１金属膜）
２２    チタン膜（第２金属膜）
２５    積層膜
２８    液状の酸化物半導体材料
２９    酸化物半導体層
Ｃａ    第１チャネル領域
Ｃｂ    第２チャネル領域
Ｔ１    第１ゲート電極の厚み
Ｔ２    第２ゲート電極の厚み
Ｔ３    第１ゲート電極上における酸化物半導体材料の厚み
Ｔ４    第２ゲート電極上における酸化物半導体材料の厚み
Ｔ５    第１ゲート電極上における酸化物半導体層の厚み（第１チャネル領域の厚み）
Ｔ６    第２ゲート電極上における酸化物半導体層の厚み（第２チャネル領域の厚み）
【図１】
0005558222.tif 000002
【図２】
0005558222.tif 000003
【図３】
0005558222.tif 000004
【図４】
0005558222.tif 000005
【図５】
0005558222.tif 000006
【図６】
0005558222.tif 000007
【図７】
0005558222.tif 000008
【図８】
0005558222.tif 000009
【図９】
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【図１０】
0005558222.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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