(57)【特許請求の範囲】
【請求項１】
凹凸パターンを有する被処理基板を、銅塩を含む電解メッキ液に浸漬し、前記被処理基板上に銅層を成膜する第１の成膜工程と、
前記銅層上に前記電解メッキ液中において、前記第１の成膜工程の後、さらに銅層を成膜する第２の成膜工程と、
を含み、
前記第１の成膜工程は、前記被処理基板が前記電解メッキ液に浸漬されてから１０秒間以内の期間実行され、
前記第１の成膜工程では、前記被処理基板は、ミリメートル（ｍｍ）で表した基板直径Ｄにｒｐｍで表した回転数Ｎを使ってＤ×Ｎ×πで定義した周速が６０００×π  ｍｍ／分以下となるような第１の回転数Ｎで回転され、
前記第１の成膜工程では、前記被処理基板にメッキ電流が１０ｍＡ／ｃｍ2以下の第１の電流密度で供給され、
前記第２の成膜工程では前記被処理基板は、前記第１の回転数よりも大きな第２の回転数で回転され、
前記第２の成膜工程では、前記被処理基板にメッキ電流が前記第１の電流密度よりも大きな第２の電流密度で供給される電解メッキ方法。
【請求項２】
前記第２の回転数は、前記第１の回転数の５倍以上である請求項１記載の電解メッキ方法。
【請求項３】
前記第２の電流密度は２０ｍＡ／ｃｍ2以下である請求項１または２記載の電解メッキ方法。
【請求項４】
さらに前記第２の成膜工程の後で実行される第３の成膜工程を含み、前記第３の成膜工程では前記被処理基板にメッキ電流が、前記第２の電流密度を超える第３の電流密度で供給される請求項１〜３のうち、いずれか一項記載の電解メッキ方法。
【請求項５】
前記第３の電流密度は４０ｍＡ／ｃｍ2以上である請求項４記載の電解メッキ方法。
【請求項６】
前記第３の成膜工程では、前記被処理基板が前記第２の回転数で回転される請求項４または５記載の電解メッキ方法。
【請求項７】
前記第３の成膜工程では、前記被処理基板が、前記第２の回転数よりも低い第３の回転数で回転される請求項４または５記載の電解メッキ方法。
【請求項８】
前記第３の成膜工程は、前記被処理基板上における幅が深さに対して２倍以上の溝が、前記銅層により充填された時点で開始される請求項４〜７のうち、いずれか一項記載の電解メッキ方法。
【請求項９】
被処理基板上の絶縁膜中に凹凸パターンを有するを形成する工程と、
前記絶縁膜上に、前記凹凸パターンの凹部の側壁面および底面を連続して覆うようにバリアメタル膜を、前記凹部の形状に整合した形状で成膜する工程と、
前記絶縁膜上に、前記バリアメタル膜を覆って銅シード層を、前記凹部の形状に整合した形状で成膜する工程と、
前記銅シード層を電極とした電解メッキにより、前記凹部を銅層により充填する工程と、
前記絶縁膜上において前記銅層を、前記絶縁膜表面が露出するまで化学機械研磨法により除去する工程と、
を含み、
前記電解メッキは、
前記被処理基板を、銅塩を含む電解メッキ液に浸漬し、前記被処理基板上に銅層を成膜する第１の成膜工程と、
前記銅層上に前記電解メッキ液中において、前記第１の成膜工程の後、さらに銅層を成膜する第２の成膜工程と、
を含み、
前記第１の成膜工程は、前記被処理基板が前記電解メッキ液に浸漬されてから１０秒間以内の期間実行され、
前記第１の成膜工程では、前記被処理基板は、ミリメートル（ｍｍ）で表した基板直径Ｄにｒｐｍで表した回転数Ｎを使ってＤ×Ｎ×πで定義した周速が６０００×π  ｍｍ／分以下となるような第１の回転数Ｎで回転され、
前記第１の成膜工程では、前記被処理基板にメッキ電流が１０ｍＡ／ｃｍ2以下の第１の電流密度で供給され、
前記第２の成膜工程では前記被処理基板は、前記第１の回転数よりも大きな第２の回転数で回転され、
前記第２の成膜工程では、前記被処理基板にメッキ電流が前記第１の電流密度よりも大きな第２の電流密度で供給される半導体装置の製造方法。
【請求項１０】
凹凸パターンを有する被処理基板を、銅塩を含む電解メッキ液に浸漬し、前記被処理基板上に銅層を成膜する第１の成膜工程と、
前記第１の成膜工程の後、前記電解メッキ液中において、前記被処理基板上にさらに銅層を成膜する第２の成膜工程と、
前記第２の成膜工程の後、前記電解メッキ液中において、前記被処理基板上にさらに銅層を成膜する第３の成膜工程と、
を含み、
前記第１の成膜工程では、前記被処理基板はミリメートル（ｍｍ）で表した基板直径Ｄにｒｐｍで表した回転数Ｎを使ってＤ×Ｎ×πで定義した周速が６０００×π  ｍｍ／分以下となるような第１の回転数で回転され、前記被処理基板に第１の電流密度の電流が供給され、
前記第２の成膜工程では、前記被処理基板は第２の回転数で回転され、前記被処理基板に第２の電流密度の電流が供給され、
前記第３の成膜工程では、前記被処理基板は第３の回転数で回転され、前記被処理基板に第３の電流密度の電流が供給され、
前記第２の回転数は前記第１の回転数よりも大きく、
前記第３の回転数は前記第２の回転数よりも小さく、
前記第２の電流密度は前記第１の電流密度よりも大きく、
前記第３の電流密度は前記第２の電流密度よりも大きい、
ことを特徴とする電解メッキ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に電解メッキプロセスを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
今日の超微細化半導体集積回路装置では、基板上に形成された莫大な数の半導体素子を相互接続するために、低抵抗金属を配線パターンとした多層配線構造が使われている。特に銅（Ｃｕ）を配線パターンとした多層配線構造では、シリコン酸化膜、あるいはより比誘電率の低い、いわゆる低誘電率（ｌｏｗ−Ｋ）材料よりなる層間絶縁膜中に配線溝あるいはビアホールをあらかじめ形成しておくダマシン法あるいはデュアルダマシン法が一般に使われている。ダマシン法あるいはデュアルダマシン法では、この配線溝あるいはビアホールを抵抗率が低くエレクトロマイグレーション耐性の高いＣｕ層で充填し、余剰のＣｕ層部分を化学機械研磨（ＣＭＰ）により除去する。
【０００３】
一般にダマシン法あるいはデュアルダマシン法では、層間絶縁膜中に形成された配線溝あるいはビアホールの表面を、典型的にはＴａやＴａＮなどの高融点金属あるいはその窒化物よりなるバリアメタル膜で覆う。さらにその上に、薄いＣｕシード層をＰＶＤ法あるいはＣＶＤ法により形成する。かかるＣｕシード層を電極として電解メッキを行うことにより、前記配線溝あるいはビアホールをＣｕ層により充填している。
【特許文献１】特開２００４−３１５８８９号公報
【特許文献２】特開２００２−１１５０９７号公報
【特許文献３】特開２００１−１８１８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
Ｃｕ層の電解メッキ工程では、一般的に硫酸銅などの銅塩を水などの極性溶媒に溶解した硫酸銅水溶液などの電解メッキ液が使われる。
【０００５】
図１Ａ〜１Ｅは、典型的なダマシン法によるＣｕ配線パターンの形成工程を示す。
【０００６】
図１Ａにおいて、絶縁膜１１に配線溝あるいはビアホールを構成する凹部１２を形成する。次に図１Ｂに示すように、前記凹部１２の側壁面および底面に、典型的にはＴａやＴｉなどの高融点金属、あるいはＴａＮやＴｉＮなど、その導電性窒化物よりなるバリアメタル膜１３が、前記凹部１２に整合した形状で形成される。
【０００７】
さらに図１Ｃに示すように、前記バリアメタル膜１３の表面にはＣｕシード層１４が、ＰＶＤ法あるいはＣＶＤ法により、前記凹部１２に整合した形状で形成される。さらに図１Ｄに示すように、前記Ｃｕシード層１４を電極とした電解メッキにより、前記凹部１２にＣｕ層１５を充填する。このようにして形成されたＣｕ層１５は、前記凹部１２を充填するのみならず、平坦部分にも堆積しており、平坦部分に堆積したＣｕ層はオーバープレート部分を形成する。
【０００８】
さらに図１Ｅに示すように、前記層間絶縁膜１１表面を覆うオーバープレート部分のＣｕ層１５、およびその下のバリアメタル膜１３を、前記絶縁膜１１が露出するまでＣＭＰ法により除去する。これにより、ボイドの少ない、ストレスマイグレーションやエレクトロマイグレーションに対する耐性の高いＣｕ配線パターン１５Ａが得られる。
【０００９】
ところが、最近の０．１６μｍ以下の幅のラインアンドスペースパターンあるいはビア径を有する半導体装置の製造においては、被処理基板であるウェハＷの外周部において、図１Ｄのメッキ工程終了後に、オーバープレートの面内分布の不均一が大きくなる問題が発生する。このようにオーバープレートの面内分布の不均一が増大すると、その後でＣＭＰ法により研磨するといわゆるディッシングのばらつきが増大し、形成されたＣｕ配線層に、高さのばらつきや配線抵抗のばらつきが発生する。このようにして生じた配線高さや配線抵抗のばらつきは、半導体装置の特性ばらつきの原因となる。
【課題を解決するための手段】
【００１０】
一の側面によれば、電解メッキ方法は、凹凸パターンを有する被処理基板を、銅塩を含む電解メッキ液に浸漬し、前記被処理基板上に銅層を成膜する第１の成膜工程と、前記銅層上に前記電解メッキ液中において、前記第１の成膜工程の後、さらに銅層を成膜する第２の成膜工程と、を含み、前記第１の成膜工程は、前記被処理基板が前記電解メッキ液に浸漬されてから１０秒間以内の期間実行され、前記第１の成膜工程では、前記被処理基板は、ミリメートル（ｍｍ）で表した基板直径Ｄにｒｐｍで表した回転数Ｎを使ってＤ×Ｎ×πで定義した周速が６０００×π  ｍｍ／分以下となるような第１の回転数Ｎで回転され、前記第１の成膜工程では、前記被処理基板にメッキ電流が１０ｍＡ／ｃｍ2以下の第１の電流密度で供給され、前記第２の成膜工程では前記被処理基板は、前記第１の回転数よりも大きな第２の回転数で回転され、前記第２の成膜工程では、前記被処理基板にメッキ電流が前記第１の電流密度よりも大きな第２の電流密度で供給される。
【発明の効果】
【００１１】
本発明によれば、微細な凹凸パターンを充填するＣｕ層の面内分布が改善され、ダマシン法あるいはデュアルダマシン法で形成されたＣｕ配線パターンの高さが揃う。これにより、このようなＣｕ配線パターンを使った半導体装置の特性ばらつきを低減することが可能となる。また電解メッキを行った場合のオーバープレートを減少させることができ、ＣＭＰ工程の際の研磨量を低減することができ、作業効率を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１２】
［第１の実施形態］
図２は、第１の実施形態で使った電解メッキ装置１の概略的構成を示す。
【００１３】
図２を参照するに、前記電解メッキ装置１は電解液２Ａ中にアノード２Ｂを保持する容器２を備え、前記電解液２Ａ中には被処理基板Ｗが浸漬される。
【００１４】
前記容器２にはタンク３が配管３Ａ，３Ｂを介して接続され、前記電解液２Ａは、前記容器２とタンク３の間を、前記配管３Ａ，３Ｂを通って循環している。
【００１５】
さらに前記タンク３には硫酸銅水溶液よりなるバージンメークアップソリューション（ＶＭＳ）を供給するユニット４Ａと、一般に硫黄系化合物よりなるアクセラレータ（ブライトナ、光沢剤とも呼ばれる）を供給するユニット４Ｂと、ポリエチレングリコールやポリプロピレングリコールなど、分子量が１０００〜６０００程度のポリマよりなるサプレッサ（抑制剤とも呼ばれる）を供給するユニット４Ｃと、分子量が１００００を超え、多くは環状構造を有するポリマよりなるレベラを供給するユニット４Ｄが、それぞれのラインを介して接続されている。また前記タンク３中における電解液２Ａの濃度を測定する濃度測定器５が結合されている。さらに電解メッキ処理の際には、前記被処理基板Ｗとアノード２Ｂに直流電源ＤＣが接続される。
【００１６】
さらに前記図２の電解メッキ装置１では、前記被処理基板Ｗは前記電解液２Ａに浸漬された状態で、モータ６により回転される。
【００１７】
図３、図４Ａ，４Ｂは、本発明の発明者が、本発明の基礎となる研究において行った、０．１６μｍ／０．１２μｍラインアンドスペースパターンＰを、前記図１Ｄの工程を実行し、Ｃｕ層１５で充填する実験を示す図である。ただし図３は前記被処理基板Ｗの平面図を示し、図４Ａ，４Ｂは、前記図３中、ラインＡ−Ａ’に沿った断面図を示す。この実験では、前記被処理基板Ｗとして３００ｍｍ径のシリコンウェハを使っている。図４Ａ，４Ｂは、前記シリコンウェハ上、外周から１５ｍｍの距離の位置に形成された、径方向への寸法Ｌが５０μｍのラインアンドスペースパターンＰ上へのＣｕ層１５の堆積の様子を、それぞれ電解メッキ液２Ａへの浸漬から１０秒以内の初期、およびそれ以降の成膜完了までの期間について示している。
図５は、前記図１Ｄの工程に対応して実行される前記図３、図４Ａ、図４Ｂの実験を示すフローチャートである。
【００１８】
図５を参照するに、ステップ１１において、先に図１Ａ〜１Ｃの工程で形成されているＣｕシード層１４の電解メッキ液２Ａへの溶解を抑制するため、前記図２の電解メッキ装置１において前記被処理基板Ｗに所定の数Ｖ程度のバイアス電圧を印加し、前記被処理基板Ｗを、電解液２Ａに浸漬の際、気泡を巻き込まないように例えば３°傾ける。
【００１９】
ステップ１２において所定の回転数で回転させながら浸漬する。ステップ１３において前記被処理基板Ｗを水平に戻す。ステップ１４において、前記被処理基板Ｗを所定の速度で回転させながら所定の電流密度のメッキ電流を前記被処理基板に供給する。
【００２０】
図４Ａは、前記被処理基板Ｗを前記図２の電解液２Ａ中に１０秒間浸漬した場合の、前記ラインアンドスペースパターンＰ上に形成されたＣｕ層１５の様子を示す。ただし図４Ａでは前記被処理基板へのメッキ電流の通電を、１０ｍＡ／ｃｍ2以下の電流密度で行っている。またその間、前記被処理基板Ｗを９０ｒｐｍの回転数で回転させている。図４Ａでは、前記ラインアンドスペースパターンＰを構成する溝にウェハ外周方向から中心方向に向かって番号が１〜１５まで振ってある。
【００２１】
図４Ａを参照するに、微細なラインアンドスペースパターンＰでは電解メッキ液２Ａへの浸漬後、直ちにＣｕ層１５の堆積が開始されており、１０秒後には、すでに一部の溝部４，５，６ではボトムアップ充填によりオーバープレートＯｖＰが発生しているのがわかる。
【００２２】
図４Ａよりわかるように、このような成膜初期のオーバープレートＯｖＰは、ラインアンドスペースパターンＰ中の、被処理基板Ｗの外周側に寄った位置に発生することが多い。オーバープレートＯｖＰの発生により、それ以外の部分ではＣｕ層１５の膜厚が薄くなり、ボトムアップ充填が遅い状態となりやすい。
【００２３】
前記容器２中において電解液２Ａには、図２中に矢印で示したような流れが生じていることに注意すべきである。前記Ｃｕ層１５におけるオーバープレートの面内不均一は、このような電解液２Ａ中の流れと、回転する被処理基板Ｗの特に外周部により前記電解メッキ液２Ａ中に誘起される流れとが、重畳されることにより生じるものと考えられる。
【００２４】
一度図４Ａの状態になってしまうと、ステップ１５，１６において第２の回転数、第２の電流で所定の膜厚まで形成させても、図４Ｂに示すように前記オーバープレートＯｖＰの面内不均一は解消されず、１００ｎｍに達する膜厚差が形成されることがある。このような大きなオーバープレートを有するＣｕ層１５を、図１Ｅの工程でＣＭＰ法により研磨した場合、オーバープレートが少ない部分あるいはアンダープレートが生じている部分では絶縁膜１１が過研磨状態となり、ディッシングが発生してしまう。また、このようなオーバープレートＯｖＰの面内不均一は、特に周速の大きい被処理基板Ｗの外周部に形成されたパターンにおいて顕著になる。
【００２５】
ところで図４Ａでは、先にも述べたように前記ラインアンドスペースパターンＰの溝にはウェハ外周方向から中心方向に番号が１〜１５まで振ってあるが、このうちＣｕ層１５のボトムアップ充填が未達なのは、外周側の溝１〜３と内周側の溝７〜１５である。
【００２６】
そこで、図４Ａのような部分的に溝部のボトムアップ充填が生じているラインアンドスペースパターンについて「ボトムアップ対称性」を、
ボトムアップ対称性＝［外周側から数えた不完全充填溝数］／［内周側から数えた不完全充填溝数］
と定義すると、図４Ａの模式図ではボトムアップ対称性が３／９＝０．３３となる。実際には図７から、９０ｒｐｍの場合０．１程度である。
【００２７】
これに対し、本願発明の発明者は、本願発明の基礎となる研究において、前記図１Ｄの電解メッキ工程の初期１０秒間に前記被処理基板Ｗの回転数を減少させたところ、図４Ａのような成膜初期におけるオーバープレートＯｖＰの面内不均一を解消できることを見出した。また、その後に形成されるＣｕ層１５の膜厚の面内不均一を解消できることを見出した。
【００２８】
図６Ａおよび図６Ｂは、前記図３のラインアンドスペースパターンＰについて、図５のフローチャートに示す手順でＣｕ層１５の成膜を行った場合の、前記図３中、ラインＡ−Ａ’に沿った断面図を示す。
【００２９】
図６Ａおよび図６Ｂでは、ステップ１４において前記被処理基板Ｗを１２ｒｐｍの第１の回転数で回転させている。
【００３０】
図６Ａは、溝１〜溝７，および溝９〜溝１５においてボトムアップ充填が未達で、図６Ａの模式図の場合には、先に定義したボトムアップ対称性は１．０なっている。実際には図７から、１２ｒｐｍの場合０．８程度にまで向上する。
【００３１】
図７は、前記ステップ１４の工程における被処理基板Ｗの回転数、すなわち前記第１の回転数を１２ｒｐｍから１２５ｒｐｍまで変化させた場合の、図４Ａ，図６Ａの状態、すなわちステップ１５，１６の成膜工程を行う前の状態におけるＣｕ層１５のボトムアップ対称性の変化を示す。
【００３２】
図７を参照するに、前記第１の回転数が６０ｒｐｍ以上、したがって３００mm径のシリコンウェハよりなる被処理基板Ｗの周速が、１８０００×π  ｍｍ／分以上である場合（Ｄ×Ｎ×π≧１８０００×π  ｍｍ／分；Ｄ：ウェハ径；Ｎ：回転数、定数項π）には、ボトムアップ対称性は０．１程度であることがわかる。これは、ウェハ外周近傍のラインアンドスペースパタ―ンにおいて、径方向中央部から大きくずれた位置に、顕著なオーバープレートＯｖＰが、先の図４Ａの例のように発生していることを示している。
【００３３】
これに対し、前記第１の回転数を６０ｒｐｍ未満に設定した場合（Ｄ×Ｎ×π＜１８０００×π  ｍｍ／分）、ボトムアップ対称性は急激に向上し、特に前記第１の回転数が２０ｒｐｍ以下（Ｄ×Ｎ×π＜６０００×π  ｍｍ／分）では、０．６程度以上のボトムアップ対称性が得られることがわかる。
【００３４】
そこで本実施形態では前記図５のステップ１４において、前記被処理基板Ｗの回転数を２０ｒｐｍ以下（Ｄ×Ｎ×π≦６０００×π  ｍｍ／分）、より好ましくは１０ｒｐｍ以下（Ｄ×Ｎ×π≦３０００×π  ｍｍ／分）に設定し、被処理基板Ｗの電解メッキ液２Ａへの着液から１０秒間内の期間、初期成膜を実行する。これにより、Ｃｕ層１５の初期成膜を、図６Ａに示すように、１．０に近いボトムアップ対称性で行うことが可能となる。これに伴い、図６Ａに対応する初期成膜で得られるＣｕ層１５のパターン内均一性、およびウェハ面内均一性が向上し、かかるＣｕ層１５上に引き続きＣｕ層１５の電解メッキによる成膜を行うことにより、膜厚のパターン内での均一性（以下「パターン内均一性」）および膜厚のウェハ面内での均一性（以下ウェハ面内均一性）に優れたＣｕ層１５が、図６Ｂに示すように得られる。
【００３５】
図８は、図５のステップ１６で得られた図６Ｂの状態のＣｕ層１５のオーバープレートＯｖＰの変化を示す。ただし回転数が１２ｒｐｍのときのオーバープレートＯｖＰの値で規格化している。
【００３６】
図８を参照するに、ステップ１６において被処理基板Ｗの回転数を増大させることにより、図６Ｂに示す最終的な構造におけるＣｕ層１５のオーバープレートＯｖＰの値が減少することがわかる。このように、最終的な構造におけるＣｕ層１５のオーバープレートＯｖＰの量が減少すると、その後のＣＭＰ工程で必要となるＣｕ層１５の研磨量が低減される好ましい効果が得られる。特に前記第２の回転数を前記第１の回転数の５倍以上の１００ｒｐｍ以上（D×Ｎ×π≧３００００×π  ｍｍ／分）に設定することで、図６Ｂに示す最終的なＣｕ層１５のオーバープレートＯｖＰの量を、前記第２の回転数が１２ｒｐｍであった場合の５０％以下に減少させることが可能である。
【００３７】
このようにステップ１５，１６において被処理基板Ｗの第２の回転数を増大させても、先にステップ１４でＣｕ層１５を低い第１の回転数で成膜しているため、最終的なＣｕ層１５は、優れたパターン内均一性およびウェハ面内均一性を有する。
【００３８】
さらに本発明の発明者は、先の図７〜８の知見をもとに、第１の実施形態に対応する図９に示す実験を行い、Ｃｕ層１５の成膜時における電流密度の効果を調査した。その結果は、図１１、図１２に示されている。
【００３９】
図９を参照するに、ステップ２１において先のステップ１１と同様に被処理基板Ｗに数Ｖのバイアス電圧を印加し、例えば３°傾ける。この状態で次のステップ２２において所定の回転数で回転させながら浸漬する。さらにステップ２３において前記被処理基板Ｗを水平に戻した後、ステップ２４、２５において前記被処理基板Ｗを２０ｒｐｍ以下の第１の回転数で回転させながら前記図６Ａに対応したＣｕ層１５の初期成膜を、３Ａ／ｃｍ2〜１３Ａ／ｃｍ2の範囲の第１の電流密度で、１０秒間にわたり実行する。
【００４０】
さらにステップ２５において初期の１０秒間が経過したと判断されるとステップ２６において前記被処理基板Ｗの回転数を１００ｒｐｍ以上の第２の回転数に増大させ、またステップ２６において前記電解メッキ液２Ａに通電される電流密度を前記第１の電流密度から１５Ａ／ｃｍ2の第２の電流密度まで増大させる。さらにステップ２７において、前記Ｃｕ層１５の中期での成膜をこの条件下で引き続き実行する。
【００４１】
さらにステップ２８で、図１０Ａ〜１０Ｃに示すようにＣｕ層２５の成膜がコンフォーマルに生じる幅広溝の充填が完了すると、成膜の後期に進む。ただし図１０Ａは、前記図１Ｃの工程に対応しており、絶縁膜１１上に形成された幅がＷで深さがｔの幅広溝１２Ｔを覆って、バリアメタル膜１３とＣｕシード層１４が形成されている。この状態で前記Ｃｕ層１５の電解メッキによる成膜を前記図１Ｄの工程に対応して実行すると、前記幅広溝１２Ｔには、その断面形状にコンフォーマルにＣｕ層１５が形成される。さらに前記電解メッキを継続することにより、図１０Ｃに示すように前記溝１２ＴがＣｕ層１５により完全に充填された状態が生じる。このようなＣｕ層１５のコンフォーマル成膜は、前記幅Ｗが深さｔの約２倍以上あるような溝において生じる。
さらにステップ２９において電流密度を２４Ａ／ｃｍ2〜４８Ａ／ｃｍ2の範囲の第３の電流密度で実行する。ステップ３０において、前記Ｃｕ層１５の電解メッキによる成膜を前記第２の回転数、前記第３の電流密度で所定時間実行する。
【００４２】
図１１は、前記第２の電流密度を１５Ａ／ｃｍ2に設定し前記第１の電流密度を３Ａ／ｃｍ2から１３Ａ／ｃｍ2の範囲で変化させた場合の、前記ステップ３０で得られる最終的なＣｕ層１５のオーバープレート比率の変化を示す。ここで「オーバープレート比率」は、前記第１の電流密度が１３Ａ／ｃｍ2である場合に対して規格化された値を表す。
【００４３】
図１１を参照するに、前記第１の電流密度を低減させることにより、最終的なＣｕ層１５のオーバープレート比率が大きく減少することがわかる。また図１１よりオーバープレート比率を低減するには、前記第１の電流密度を減少させるのが有効であることがわかる。例えば図１１において前記電流密度を１０ｍＡ／ｃｍ2以下に設定することにより、オーバープレート比率を０．８以下に抑制することが可能である。
【００４４】
図１２は、上記図９の実験において、前記第１の電流密度を３Ａ／ｃｍ2に設定し、前記第３の電流密度を２４Ａ／ｃｍ2から４８Ａ／ｃｍ2まで変化させた場合にステップ３０で得られるＣｕ層１５のオーバープレート比率を示す。ただし図１２においてオーバープレート比率は、前記第３の電流密度を２４Ａ／ｃｍ2に設定した場合に対して規格化して示されている。
【００４５】
図１２を参照するに、前記ステップ２９，３０で、前記第３の電流密度を増大させることにより、オーバープレート比率を減少させることが可能であることがわかる。例えば前記第３の電流密度を４０ｍＡ／ｃｍ2以上とすることで、オーバープレート比率を前記第3の電流密度が２４ｍＡ／ｃｍ2であった場合の８５％程度に低減することが可能である。
【００４６】
なお、図９におけるステップ２４のＣｕ層１５初期成膜は、必ず１０秒間行わなければならないものではなく、より短時間で打ち切ることも可能である。また、図１０Ｃの状態の判断が困難ならば、第３の電流にステップを追加してもよい。
【００４７】
そこで本実施形態では、前記図１ＤのＣｕ層１５の電解メッキ工程を、前記図９に示したフローチャートに従って、最初に被処理基板Ｗの回転数を２０ｒｐｍ以下（Ｄ×Ｎ×π≦６０００×π  ｍｍ／分）、より好ましくは１０ｒｐｍ以下（Ｄ×Ｎ×π≦３０００×π  ｍｍ／分）に減少させ（第１の回転数）、同時に電流密度を１０ｍＡ／ｃｍ2以下に設定し、この状態で１０秒間以内の初期成膜を行う。これにより、前記着液から１０秒以内の成膜初期に形成されるＣｕ層１５のボトムアップ対称性が向上し、膜厚のパターン内均一性およびウェハ面内均一性が向上する。
【００４８】
前記初期成膜の後、前記回転数を前記第１の回転数の５倍以上の１００ｒｐｍ以上（Ｄ×Ｎ×π≧３００００×π  ｍｍ／分）の第２の回転数に増大させ、同時に電流密度を２０ｍＡ／ｃｍ2以下の範囲で増大させる。さらにこの状態で、Ｃｕ層１５のコンフォーマルな成膜が生じる幅広溝２２ＴがＣｕ層１５で充填されるまでの間、中期の成膜を実行する。これにより、得られるＣｕ層１５について、膜厚のパターン内均一性およびウェハ面内均一性を維持しつつ、オーバープレートの量の増加を抑制させることが可能となる。
【００４９】
さらに、前記中期成膜の後、後期成膜をより大きな第３の電流密度で行うことにより、オーバープレート量の増加をさらに抑制させることが可能となる。
【００５０】
図１３Ａは、前記初期成膜から中期成膜、さらに後期成膜段階での、前記図９のフローチャートによる被処理基板Ｗの回転数の変化、および電流密度の変化の例を示す。
【００５１】
図１３Ａを参照するに、回転数は初期成膜段階から中期成膜段階に移行する際に階段状に増加され、以後は一定に維持されているのに対し、電流密度は初期成膜段階の後、中期成膜段階において徐々に増加し、後期段階で大きく増大されている。
【００５２】
一方、本発明の発明者は、図１３Ａに示す回転数制御を被処理基板Ｗに対して行った場合、図１４Ａに示すようにＣｕ層１５中に、その下のパターンＰのエッジに対応して、一般医ストリークと称される線状のパターンが発生する場合があることを見出した。このようなストリークは、前記パターンＰのトレンチ深さが深い場合に発生しやすいことがわかっている。
【００５３】
このようなストリークが発生する場合には、図１５Ａに示すように、Ｃｕ層１５の成膜後期段階において被処理基板Ｗの回転数を、例えば初期段階と同程度まで減少させることにより、図１４Ｂに示すように回避することが可能である。
【００５４】
なお、前記初期から中期、および中期から後期への回転数の変化は、例えば図１５Ｂあるいは図１５Ｃに示すように中間的な回転数を経て漸移的に行ってもよい。
【００５５】
図１６Ａ〜１６Ｅは、上記知見に基づく、本発明の第１の実施形態によるＣｕ配線パターンの形成方法を示す。
【００５６】
図１６Ａを参照する。
【００５７】
絶縁膜４１中には配線溝あるいはビアホールを構成する凹部４２が形成される。前記凹部４２の側壁面および底面には図１６Ｂに示すように、Ｔａ膜よりなるバリアメタル膜４３が、前記凹部４２に整合した形状で、例えば５〜２０ｎｍの膜厚で形成される。さらに図１６Ｃに示すように、前記バリアメタル膜４３の表面にはＣｕシード層４４が、ＰＶＤ法により、前記凹部４２に整合した形状で、例えば４０〜１００ｎｍの膜厚で形成される。
【００５８】
さらに図１６Ｄの工程において、前記Ｃｕシード層４４を電極とした電解メッキを、前記電解メッキ装置１において行い、前記Ｃｕシード層２４の表面から前記凹部２２をＣｕ層２５により、ボトムアップ充填する。その際、前記電解メッキ液２Ａとして、先の実施形態で説明したように、硫酸銅水溶液にアクセラレータとしてＳＰＳを、サプレッサとしてポリエチレングリコールを添加したものを使う。
【００５９】
その際、図１６Ｄの工程では、前記図１６Ｃの構造を担持するシリコンウェハを、先に図２で説明した電解メッキ装置１の電解メッキ液２Ａ中に被処理基板Ｗとして浸漬し、着液から１０秒以内の初期成膜を、前記被処理基板Ｗの回転数を２０ｒｐｍ以下（Ｄ×Ｎ×π≦６０００×π  ｍｍ／分）、より好ましくは１０ｒｐｍ以下（Ｄ×Ｎ×π≦３０００×π  ｍｍ／分）に設定して行う。これにより、図１５Ｄの工程では、Ｃｕ層４５の初期層部分が１．０に近いボトムアップ対称性をもって形成され、優れたパターン内での膜厚均一性およびウェハ面内での膜厚均一性が得られる。また前記初期成膜の際、前記電解メッキ液２Ａに供給されるメッキ電流の電流密度を１０ｍＡ／ｃｍ2以下に抑制することで、最終的に形成されるＣｕ層のオーバープレート量を低減させることができる。
【００６０】
さらに図１６Ｅの成膜中期工程において、前記回転数を先の図１３Ａ、あるいは図１５Ａ〜１５Ｃのいずれかのプロファイルに従って変化させ、メッキ電流を２０ｍＡ／ｃｍ2以下の電流密度で先の第１の電流密度から増大させ、前記Ｃｕ層１５の成膜を継続する。
【００６１】
さらに図１６Ｆの工程においてメッキ電流の電流密度をさらに増大させることにより、図１１で説明したようにＣｕ層４５のオーバープレート量を減少させることができる。また図１６Ｆの成膜後期工程において、必要に応じて前記被処理基板Ｗの回転数を減少させることにより、先に図１４Ａで説明したストリーク発生の問題を解消することができる。
【００６２】
さらに図１６Ｇの工程において、前記層間絶縁膜４１表面の不要なＣｕ層４５をＣＭＰ法により除去することにより、ディッシングの少ないＣｕ配線パターン４５Ａが得られる。その結果、ディッシングに起因するＣｕ配線層の高さのばらつきや配線抵抗のばらつきが軽減され、形成される半導体装置の特性ばらつきを低減することが可能となる。
［第２の実施形態］
次に、本発明の第２の実施形態による多層配線構造を有する半導体装置の製造工程を、図１７Ａ〜図１７Ｌを参照しながら説明する。
【００６３】
図１７Ａを参照するに、シリコン基板（図示せず）上の絶縁膜３０１上にはＳｉＮ膜３０２を介してＳｉＯ2などよりなる層間絶縁膜３０３が形成されている。前記層間絶縁膜３０３上には、所望の配線パターンに対応したレジストパターンＲ１が形成されている。
【００６４】
次に図１７Ｂの工程において前記層間絶縁膜３０３が前記レジストパターンＲ１をマスクにパターニングされる。その結果、前記層間絶縁膜３０３中には所望の配線パターニングに対応した配線溝が形成される。さらにこのようにパターニングされた層間絶縁膜３０３をＴａバリアメタル膜３０４で覆った後、前記図１６Ａ〜１６Ｇの工程を実行する。これにより銅層３０５が、前記配線溝を充填するように、電解めっき法により形成される。
【００６５】
さらに図１７Ｃの工程において前記銅層３０５およびその下のバリアメタル膜３０４が、前記層間絶縁膜３０３の表面が露出するまでＣＭＰ法により研磨・除去される。さらにこのようにして形成された構造上にＳｉＮバリア膜３０５を介してＳｉＯ2などよりなる次の層間絶縁膜３０６が形成される。
【００６６】
図１７Ｃの工程ではさらに前記層間絶縁膜３０６上にＳｉＮバリア膜３０７を介してＳｉＯ2などよりなる次の層間絶縁膜３０８が形成されている。さらに前記層間絶縁膜３０８上には所望のコンタクトホールに対応したレジストパターンＲ２が形成されている。
【００６７】
次に図１７Ｄの工程において前記レジストパターンＲ２をマスクに前記層間絶縁膜３０８，バリア膜３０７および層間絶縁膜３０６を順次パターニングしてコンタクトホール３０８Ｃを前記ＳｉＮバリア膜３０５が低部において露出するように形成する。その後、非感光性樹脂膜を塗布することにより、前記コンタクトホール３０８Ｃを前記樹脂膜により充填する。さらに前記層間絶縁膜３０８上の樹脂膜を溶解除去することにより、前記コンタクトホール３０８Ｃ中に樹脂保護部３０８Ｒを残す。
【００６８】
さらに図１７Ｄの工程では、前記層間絶縁膜３０８上に、前記層間絶縁膜３０８中に形成したい配線溝に対応したレジストパターンＲ３を形成する。
【００６９】
次に図１７Ｅの工程において前記樹脂保護部３０８Ｒによりコンタクトホール３０８Ｃの内壁面を保護した状態で前記レジストパターンＲ３をマスクに前記層間絶縁膜３０８を前記ＳｉＮバリア膜３０７が露出するまでパターニングする。これにより、前記層間絶縁膜３０８中に所望の配線溝３０８Ｇを形成する。
【００７０】
さらに図１７Ｅの工程では前記層間絶縁膜３０８のパターニングの後、前記樹脂保護部３０８Ｒをアッシングプロセスにより除去する。
【００７１】
さらに図１７Ｆの工程で、前記層間絶縁膜３０８を自己整合マスクに前記ＳｉＮバリア膜３０７および３０５を、それぞれ前記配線溝３０８Ｇおよびコンタクトホール３０８Ｃの底部から除去する。さらにこのようにして得られた構造の表面をＴａバリアメタル膜３０９で覆った後、前記コンタクトホール３０８Ｃおよび配線溝３０８Ｇを充填するように銅層３１０を、先の図１６Ａ〜１６Ｇの工程を実行する。
【００７２】
次に図１７Ｇの工程において図１７Ｆの銅層３１０およびその下のＴａバリアメタル膜３０９を、前記層間絶縁膜３０８の表面が露出するまでＣＭＰ法により除去する。さらにこのようにして得られた構造上にＳｉＮバリア膜３１１とＳｉＯ2などよりなる層間絶縁膜３１２を形成する。
【００７３】
さらに図１７Ｇの工程では前記層間絶縁膜３１２上に、前記層間絶縁膜３１２中に形成したいビアホールに対応したレジストパターンＲ４が形成されている。
【００７４】
さらに図１７Ｈの工程において前記層間絶縁膜３１２およびその下のＳｉＮバリア膜３１１が前記レジストパターンＲ４をマスクにパターニングされる。その結果、前記層間絶縁膜３１２中に所望のビアホール３１２Ｖが形成される。
【００７５】
さらに図１７Ｉの工程において、前記図１７Ｈの構造に、ＴａＮ膜よりなるバリアメタル層３１３が、前記層間絶縁膜３１２上に前記ビアホール３１２Ｖの側壁面および底面を連続して覆うように、反応性スパッタにより形成される。さらに前記ＴａＮバリアメタル膜３１３上にＴｉＮバリアメタル膜３１４がやはり反応性スパッタにより形成される。さらに図１７Ｊの工程において前記図１７Ｉの構造上にタングステン膜３１５をＣＶＤ法により、前記タングステン膜３１５が前記ビアホール３１２Ｖを充填するように形成する。
【００７６】
さらに図１７Ｋの工程において前記タングステン膜３１５およびその下のＴｉＮ膜３１４、ＴａＮ３１３を前記層間絶縁膜３１２の表面が露出するまでＣＭＰ法により研磨・除去し、前記ビアホール３１２Ｖ中にタングステンビアプラグ３１５Ｗを形成する。
【００７７】
さらに図１７Ｋの工程では前記層間絶縁膜３１２上にＴｉＮバリアメタル膜３１６ａを介してアルミニウムあるいはアルミニウム−銅合金よりなる導体膜３１６ｂを形成する。さらに前記導体膜３１６ｂ上に別のＴｉＮバリアメタル膜３１６ｃを形成する。前記導体膜３１６ｂは、前記ＴｉＮバリアメタル膜３１６ａおよび３１６ｃとともに、配線層３１６を形成する。
【００７８】
図１７Ｋの状態では、さらに形成したい配線パターンに対応したレジストパターンＲ５が前記配線層３１６上に形成されている。さらに図１６Ｌの工程において前記配線層３１６が前記レジストパターンＲ５をマスクにドライエッチング等によりパターニングされ、配線パターン３１６Ａ，３１６Ｂが、前記タングステンプラグ３１５Ｗ上に形成される。
【００７９】
さらに図１７Ｌの工程では、前記層間絶縁膜３１２上に前記配線パターン３１６Ａ，３１６Ｂを覆うようにＳｉＯ2などの層間絶縁膜３１７が堆積され、前記層間絶縁膜３１７の表面にはＳｉＮなどのパッシベーション膜３１８が形成されている。
【００８０】
本実施形態においては、前記図１７Ｂあるいは図１７ＦのＣｕ層３０５あるいは３１０の電解メッキ工程を、先に図１６Ａ〜１６Ｇで説明したように実行する。これにより、前記Ｃｕ層３０５あるいは３１０により配線溝を、Ｃｕ層３０５あるいは３１０により、優れた面内均一性で充填することが可能となり、その後のＣＭＰ工程においても、ディッシングなどの問題の発生を効果的に抑制することが可能となる。
［第３の実施形態］
図１８は、このようにして形成された多層配線構造を有する本発明の第３の実施形態による半導体装置の構成を示す図である。
【００８１】
図１８を参照するに、シリコン基板４０１上にはＳＴＩ構造４０２により素子領域４０１Ａが画成されている。前記素子領域４０１Ａ中には前記シリコン基板４０１上にゲート電極４０３がゲート絶縁膜４０３Ａを介して形成されている。
【００８２】
前記ゲート電極４０３の両側壁面上には側壁絶縁膜が形成されている。さらに前記シリコン基板４０１中には前記ゲート電極４０３の両側にＬＤＤ領域４０１ａ，４０１ｂが形成されている。また前記シリコン基板４０１中には前記側壁絶縁膜の外側にソース領域あるいはドレイン領域を形成する拡散領域４０１ｃ、４０１ｄが形成されている。また前記シリコン基板４０１の表面は、前記ゲート電極４０３およびその側壁絶縁膜の形成部分を除き、ＳｉＮ膜４０４により一様に覆われている。
【００８３】
さらに前記ＳｉＮ膜４０４上には前記ゲート電極４０３および側壁絶縁膜を覆うようにＳｉＯ2などよりなる層間絶縁膜４０５が形成されている。前記層間絶縁膜４０５中には前記拡散領域４０１ｃ，４０１ｄを露出するコンタクトホール４０５Ａ，４０５Ｂが形成されている。
【００８４】
前記コンタクトホール４０５Ａ，４０５Ｂの側壁面および底面はＴａＮ膜およびＴｉＮ膜を積層したバリアメタル膜４０６により覆われている。さらに前記コンタクトホール４０５Ａ，４０５Ｂは前記バリアメタル膜を介してタングステンプラグ４０７により充填されている。
【００８５】
さらに前記層間絶縁膜４０５上には先の実施例で説明したようなダマシン法あるいはデュアルダマシン法により、層間絶縁膜中に銅配線パターンが埋め込まれた銅配線構造４０８，４０９，４１０が順次形成されている。前記銅配線構造４１０上には層間絶縁膜４１１中にＴａＮ膜とＴｉＮ膜とを積層した導電性窒化物膜よりなるバリアメタル膜４１２で側壁面および底面が連続的に覆われたビアホール中に、タングステンよりなる導電性プラグ４１３が形成されている。
【００８６】
さらに前記層間絶縁膜４１１上にはアルミニウムあるいはアルミニウム合金よりなる導体膜をＴｉＮバリアメタル膜で狭持した構成の配線パターン４１４Ａ，４１４Ｂが形成されておいる。さらに前記層間絶縁膜４１１上には前記配線パターン４１４Ａ，４１４Ｂを覆うように層間絶縁膜４１５が形成されている。
【００８７】
さらに前記層間絶縁膜４１５の表面は、ＳｉＮなどよりなるパッシベーション膜４１６により覆われている。
【００８８】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００８９】
【図１Ａ】ダマシン法によるＣｕ配線パターンの形成工程を説明する図（その１）である。
【図１Ｂ】ダマシン法によるＣｕ配線パターンの形成工程を説明する図（その２）である。
【図１Ｃ】ダマシン法によるＣｕ配線パターンの形成工程を説明する図（その３）である。
【図１Ｄ】ダマシン法によるＣｕ配線パターンの形成工程を説明する図（その４）である。
【図１Ｅ】ダマシン法によるＣｕ配線パターンの形成工程を説明する図（その５）である。
【図２】第１の実施形態で使われる電解メッキ装置の構成を示す図である。
【図３】第１の実施形態の課題を説明する図である。
【図４Ａ】第１の実施形態の課題を説明する図である。
【図４Ｂ】第１の実施形態の課題を説明する図である。
【図５】第１の実施形態の原理を説明する図である。
【図６Ａ】第１の実施形態の原理を説明する図である。
【図６Ｂ】第１の実施形態の原理を説明する図である。
【図７】第１の実施形態の原理を説明する図である。
【図８】第１の実施形態の原理を説明する図である。
【図９】第１の実施形態による電解メッキ方法を示すフローチャートである。
【図１０Ａ】電解メッキの中期段階を説明する図（その１）である。
【図１０Ｂ】電解メッキの中期段階を説明する図（その２）である。
【図１０Ｃ】電解メッキの中期段階を説明する図（その３）である。
【図１１】第１の実施形態の原理を説明する図である。
【図１２】第１の実施形態の原理を説明する図である。
【図１３Ａ】第１の実施形態で使われる被処理基板回転数の変化を示す図である。
【図１３Ｂ】第１の実施形態で使われるメッキ電流の変化を示す図である。
【図１４Ａ】ストリークの例を示す図である。
【図１４Ｂ】ストリークの抑制を示す図である。
【図１５Ａ】第１の実施形態の変形例を示す図である。
【図１５Ｂ】第１の実施形態の別の変形例を示す図である。
【図１５Ｃ】第１の実施形態の別の変形例を示す図である。
【図１６Ａ】第１の実施形態によるＣｕ配線パターンのダマシン法による形成工程を説明する図（その１）である。
【図１６Ｂ】第１の実施形態によるＣｕ配線パターンのダマシン法による形成工程を説明する図（その２）である。
【図１６Ｃ】第１の実施形態によるＣｕ配線パターンのダマシン法による形成工程を説明する図（その３）である。
【図１６Ｄ】第１の実施形態によるＣｕ配線パターンのダマシン法による形成工程を説明する図（その４）である。
【図１６Ｅ】第１の実施形態によるＣｕ配線パターンのダマシン法による形成工程を説明する図（その５）である。
【図１６Ｆ】第１の実施形態によるＣｕ配線パターンのダマシン法による形成工程を説明する図（その５）である。
【図１６Ｇ】第１の実施形態によるＣｕ配線パターンのダマシン法による形成工程を説明する図（その６）である。
【図１７Ａ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その１）である。
【図１７Ｂ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その２）である。
【図１７Ｃ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その３）である。
【図１７Ｄ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その４）である。
【図１７Ｅ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その５）である。
【図１７Ｆ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その６）である。
【図１７Ｇ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その７）である。
【図１７Ｈ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その８）である。
【図１７Ｉ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その９）である。
【図１７Ｊ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その１０）である。
【図１７Ｋ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その１１）である。
【図１７Ｌ】第２の実施形態によるＣｕ配線パターンのデュアルダマシン法による形成工程を説明する図（その１２）である。
【図１８】第３の実施形態による半導体装置の構成を示す図である。
【符号の説明】
【００９０】
１  電解メッキ装置
２  容器
２Ａ  電解メッキ液
２Ｂ  アノード
３  タンク
３Ａ，３Ｂ  配管
４Ａ  バージンメークアップソリューション
４Ｂ  アクセラレータ
４Ｃ  サプレッサ
４Ｄ  レベラ
５  濃度測定部
６  モータ
１１，２１，４１  絶縁膜
１２，２２，４２  凹部
１３，２３，４３  バリアメタル膜
１４，２４，４４  Ｃｕシード層
１５，２５，４５  Ｃｕ層
３０１  絶縁膜
３０２，３０５，３０７  ＳｉＮ膜
３０３，３０６，３０８，３１２，３１７，４０５，４１１，４１５  層間絶縁膜
３０４，３０９  Ｔａバリアメタル膜
３０５，３１０  銅層
３０８Ｃ  コンタクトホール
３０８Ｇ  配線溝
３０８Ｒ  樹脂保護部
３１２Ｖ  ビアホール
３１３  ＴａＮバリアメタル膜
３１４  ＴｉＮバリアメタル膜
３１５  タングステン膜
３１５Ｗ  タングステンプラグ
３１６  配線層
３１６Ａ，３１６Ｂ，４１４Ａ，４１４Ｂ  アルミニウム配線パターン
３１６ａ，３１６ｃ  ＴｉＮバリアメタル膜
３１６ｂ  アルミニウム膜
３１８，４１６  パッシベーション膜
４０１  シリコン基板
４０１Ａ  素子領域
４０１ａ，４０１ｂ  ＬＤＤ構造
４０１ｃ，４０１ｄ  ソース・ドレイン拡散領域
４０２  素子分離構造
４０３  ゲート電極
４０３Ａ  ゲート絶縁膜
４０４  ＳｉＮ膜
４０５  絶縁膜
４０５Ａ，４０５Ｂ  コンタクトホール
４０６，４１２  ＴａＮ／ＴｉＮバリアメタル膜
４０７，４１３  タングステンプラグ
４０８〜４１０  銅配線層
Ｒ１〜Ｒ５  レジストパターン
【図１Ａ】
0005446126.tif 000002
【図１Ｂ】
0005446126.tif 000003
【図１Ｃ】
0005446126.tif 000004
【図１Ｄ】
0005446126.tif 000005
【図１Ｅ】
0005446126.tif 000006
【図２】
0005446126.tif 000007
【図３】
0005446126.tif 000008
【図４Ａ】
0005446126.tif 000009
【図４Ｂ】
0005446126.tif 000010
【図５】
0005446126.tif 000011
【図６Ａ】
0005446126.tif 000012
【図６Ｂ】
0005446126.tif 000013
【図７】
0005446126.tif 000014
【図８】
0005446126.tif 000015
【図９】
0005446126.tif 000016
【図１０Ａ】
0005446126.tif 000017
【図１０Ｂ】
0005446126.tif 000018
【図１０Ｃ】
0005446126.tif 000019
【図１１】
0005446126.tif 000020
【図１２】
0005446126.tif 000021
【図１３Ａ】
0005446126.tif 000022
【図１３Ｂ】
0005446126.tif 000023
【図１４Ａ】
0005446126.tif 000024
【図１４Ｂ】
0005446126.tif 000025
【図１５Ａ】
0005446126.tif 000026
【図１５Ｂ】
0005446126.tif 000027
【図１５Ｃ】
0005446126.tif 000028
【図１６Ａ】
0005446126.tif 000029
【図１６Ｂ】
0005446126.tif 000030
【図１６Ｃ】
0005446126.tif 000031
【図１６Ｄ】
0005446126.tif 000032
【図１６Ｅ】
0005446126.tif 000033
【図１６Ｆ】
0005446126.tif 000034
【図１６Ｇ】
0005446126.tif 000035
【図１７Ａ】
0005446126.tif 000036
【図１７Ｂ】
0005446126.tif 000037
【図１７Ｃ】
0005446126.tif 000038
【図１７Ｄ】
0005446126.tif 000039
【図１７Ｅ】
0005446126.tif 000040
【図１７Ｆ】
0005446126.tif 000041
【図１７Ｇ】
0005446126.tif 000042
【図１７Ｈ】
0005446126.tif 000043
【図１７Ｉ】
0005446126.tif 000044
【図１７Ｊ】
0005446126.tif 000045
【図１７Ｋ】
0005446126.tif 000046
【図１７Ｌ】
0005446126.tif 000047
【図１８】
0005446126.tif 000048