(57)【特許請求の範囲】
【請求項１】
プログラマブルメタライゼーションメモリセルであって、
活性電極主面を有する活性電極と、
不活性電極主面を有する不活性電極と、
前記活性電極と前記不活性電極との間の可変抵抗素子とを備え、
前記可変抵抗素子は複数の平行な固体電解質層と導電層とを備え、前記固体電解質層と前記導電層とは互いに平行に交互に配置され、前記導電層を介して前記活性電極と前記不活性電極とを電気的に接続可能であり、前記複数の交互の固体電解質層と導電層とは、前記活性電極主面および前記不活性電極主面と非平行の方向に延在し、前記導電層は電気化学的に不活性の金属を含む、プログラマブルメタライゼーションメモリセル。
【請求項２】
前記複数の交互の固体電解質層と導電層とは、前記活性電極主面または前記不活性電極主面に直交する方向に延在する、請求項１に記載のプログラマブルメタライゼーションメモリセル。
【請求項３】
前記導電層の厚みは１００オングストローム未満である、請求項１に記載のプログラマブルメタライゼーションメモリセル。
【請求項４】
前記活性電極または前記不活性電極から前記可変抵抗素子を分離する切換層をさらに備える、請求項１に記載のプログラマブルメタライゼーションメモリセル。
【請求項５】
前記導電層は銀または銅を含む、請求項１に記載のプログラマブルメタライゼーションメモリセル。
【請求項６】
前記固体電解質層はカルコゲニド材料を含む、請求項１に記載のプログラマブルメタライゼーションメモリセル。
【請求項７】
高抵抗状態と低抵抗状態との間で切換可能なプログラマブルメタライゼーションセル（ＰＭＣ）であって、
電気化学的に活性の電極および不活性の電極と、
前記電気化学的に活性の電極を前記不活性の電極から分離可能な可変抵抗素子とを備え、前記可変抵抗素子は複数の平行な固体電解質層と導電層とを備え、前記固体電解質層と前記導電層とは互いに平行に交互に配置され、前記導電層は、前記固体電解質層によって離間され、前記低抵抗状態で、前記電気化学的に活性の電極を前記不活性の電極に電気的に結合する、プログラマブルメタライゼーションセル。
【請求項８】
前記導電層は前記固体電解質層によって離間される、請求項７に記載のＰＭＣ。
【請求項９】
前記複数の交互の固体電解質層と導電層との表面平面は、前記活性の電極または前記不活性の電極の表面平面に直交する、請求項７に記載のＰＭＣ。
【請求項１０】
前記電気化学的に活性の電極と前記不活性の電極とは平行である、請求項９に記載のＰＭＣ。
【請求項１１】
前記導電層の厚みは１００オングストローム未満である、請求項７に記載のＰＭＣ。
【請求項１２】
前記電気化学的に活性の電極または前記不活性の電極から前記可変抵抗素子を分離する切換層をさらに備え、前記切換層は電流密度がより高い局所化された領域を含有する導電性材料と絶縁性材料との複合物である、請求項７に記載のＰＭＣ。
【請求項１３】
前記切換層は固体電解質を含む、請求項１２に記載のＰＭＣ。
【請求項１４】
前記導電層は銀または銅を含む、請求項７に記載のＰＭＣ。
【請求項１５】
プログラマブルメタライゼーションメモリセルを形成する方法であって、
第１の電極を形成するステップと、
前記第１の電極の主面上に、前記第１の電極の主面と非平行な方向に延在するように複数の交互の固体電解質層と導電層とを堆積し、可変抵抗素子を形成するステップと、
前記可変抵抗素子の上に第２の電極を堆積するステップとを備え、前記導電層は前記第１の電極を前記第２の電極に電気的に結合する、方法。
【請求項１６】
前記第１の電極は、白金、タングステン、ニッケル、モリブデン、金、パラジウム、またはロジウムを含む不活性金属を含み、前記第２の電極は銀または銅を含む活性金属を備える、請求項１５に記載の方法。
【請求項１７】
絶縁体層を堆積するステップと、前記絶縁体層をマスキングしエッチングして段差高さを設けて、前記複数の交互の固体電解質層と導電層とを堆積する前記ステップを容易にするとともに、前記第１の電極とは非平行の関係で前記交互の固体電解質層と導電層とを設けるステップをさらに備える、請求項１５に記載の方法。
【請求項１８】
前記可変抵抗素子を前記第２の電極から分離する切換層を堆積するステップをさらに備え、前記切換層は固体電解質を備える、請求項１５に記載の方法。
【請求項１９】
角度付けられた絶縁体層を形成するステップをさらに備え、前記複数の交互の固体電解質層と導電層とを堆積する前記ステップは、前記第１の電極に対して傾斜するように前記複数の交互の固体電解質層と導電層とを堆積するステップを備える、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
メモリデバイスは、データを記憶する電子システムおよびコンピュータにおいて一般的である。これらのメモリデバイスは、電源が切断されるかもしくは取外されると記憶したデータが失われてしまう揮発性メモリであるか、または電力が遮断されている間でも記憶したデータが保持される不揮発性メモリであり得る。不揮発性メモリデバイスの例は、導電ブリッジングＲＡＭ（ＣＢＲＡＭ）、ナノブリッジメモリ、または電解質メモリとしても公知のプログラマブルメタライゼーションセル（ＰＭＣ）である。
【背景技術】
【０００２】
ＰＭＣは、カルコゲニド型または酸化物型などのイオン導電体または固体電解質と、電極間にイオン導電体または固体電解質を有する少なくとも２つの電極（たとえばアノードおよびカソード）とを利用する。電圧が電極間に印加されると、導通フィラメントがカソードからイオン導電体または固体電解質を通ってアノードへと急速に成長する。これは低抵抗状態をもたらす。極性が反対の電界が電極間に印加されると、導通フィラメントは溶解し、導通経路が途絶する。これは高抵抗状態をもたらす。適切な電界の印加によって切換可能な２つの抵抗状態は、メモリデータビット「１」または「０」を記憶するのに用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
導通フィラメントは一方から他方の電極への電流の流れの正確な経路を設けるが、導通フィラメントの作製および溶解は予測不可能であり得る。導通経路は、適切な値および極性の電位が印加された場合にランダムな場所に生成され、溶解される。このように、フィラメントの位置および発生は正確でないかまたは再生不可能である。これらの要因は、特に高い実装密度のためにセルが小型化されると、セルの挙動の変動に繋がる。したがって、ＰＭＣにおいて個別のセルの挙動のばらつきを低減するための改良が必要である。
【課題を解決するための手段】
【０００４】
簡単な要約
本開示は、積層された固体電解質を有するプログラマブルメタライゼーションメモリセルと、これを形成する方法とに関する。
【０００５】
１つの例示的な実施形態では、プログラマブルメタライゼーションメモリセルは、活性電極、対向不活性電極、および活性電極を不活性電極から分離する可変抵抗素子を含む。可変抵抗素子は、複数の交互の固体電解質層と導電層とを含む。導電層は活性電極を不活性電極に電気的に結合する。
【０００６】
プログラマブルメタライゼーションメモリセルを形成する１つの例示的な方法は、複数の交互の固体電解質層と導電層とを第１の電極上に堆積するステップと、可変抵抗素子を形成するステップと、次に可変抵抗素子上に第２の電極を堆積するステップとを含み、導電層は第１の電極を第２の電極に電気的に結合する。
【０００７】
これらおよびさまざまな他の特徴および利点は、以下の詳細な説明を読むと明らかになるであろう。
【０００８】
開示は、添付の図面と関連して開示のさまざまな実施形態の以下の詳細な説明を考慮するとより完全に理解され得る。
【０００９】
図は必ずしも縮尺通りではない。図で用いられる同じ数字は同じ構成要素を指す。しかしながら、所与の図で構成要素を参照するための数字の使用は、同じ数字で標識付けられる別の図中の構成要素を限定することを意図するものではないことが理解されるであろう。
【図面の簡単な説明】
【００１０】
【図１】低抵抗状態の例示的なプログラマブルメタライゼーションメモリセルの概略図である。
【図２】高抵抗状態の、図１に示される例示的なプログラマブルメタライゼーションメモリセルの概略図である。
【図３】低抵抗状態の別の例示的なプログラマブルメタライゼーションメモリセルの概略図である。
【図４】高抵抗状態の、図３に示される例示的なプログラマブルメタライゼーションメモリセルの概略図である。
【図５】半導体トランジスタを含む例示的なプログラマブルメタライゼーションメモリユニットの概略図である。
【図６】例示的なプログラマブルメタライゼーションメモリアレイの概略図である。
【図７】固体電解質および導電層を有するプログラマブルメタライゼーションメモリセルを形成する例示的な方法のフロー図である。
【図８】ＡからＦは、積層可変抵抗素子がさまざまな製造段階にある、プログラマブルメタライゼーションメモリセルの概略断面図である。
【図９】固体電解質および導電層を有するプログラマブルメタライゼーションメモリセルを形成する例示的な方法のフロー図である。
【図１０】ＡからＣは、積層可変抵抗素子がさまざまな製造段階にある、別のプログラマブルメタライゼーションメモリセルの概略断面図である。
【図１１】角度付けられた固体電解質および導電層を有するプログラマブルメタライゼーションメモリセルを形成する別の例示的な方法のフロー図である。
【図１２】ＡからＦは、角度付けられた積層可変抵抗素子がさまざまな製造段階にある、別のプログラマブルメタライゼーションメモリセルの概略断面図である。
【発明を実施するための形態】
【００１１】
詳細な説明
以下の説明では、この文書の一部を形成し、例示のためにいくつかの具体的な実施形態を示す添付の図面の組を参照する。本開示の範囲または精神から逸脱することなく他の実施形態が企図され、なされ得ることを理解すべきである。したがって、以下の詳細な説明は限定的な意味にとられるべきではない。本明細書中に与える定義は本明細書中で頻繁に用いられるある用語の理解を容易にするためのものであり、本開示の範囲を限定することを意味するものではない。
【００１２】
特に他に示されなければ、明細書および請求項で用いられる特徴のサイズ、量、および物性を表わすすべての数字は「約」という用語によりすべての例において変更されると理解すべきである。応じて、そうでないと示されなければ、以上の明細書および添付の請求項で述べる数値パラメータは、本明細書中に開示される教示を利用して当業者が入手することを求める所望の性質に依存して変わり得る近似である。
【００１３】
終点による数値範囲の記載は、その範囲内に包摂されるすべての数字を含み（たとえば、１から５は、１、１．５、２、２．７５、３、３．８０、４、および５を含む）、その範囲内の一切の範囲を含む。
【００１４】
この明細書および添付の請求項で用いられるように、内容がそうではないことを明示していなければ、「a」、「an」、および「the」という単数形は複数の参照対象を有する実施形態を包含する。この明細書および添付の請求項で用いられるように、「または」という用語は、内容がそうではないことを明示していなければ、「および／または」を含むその意味で一般的に用いられる。
【００１５】
「下方」、「上方」、「下」、「よりも下」、「よりも上」、および「の上」を含むがこれらに限定されない空間的に関連する用語は、本明細書中で用いられることがあれば、ある要素と別の要素との空間的関係を記載するように、記載の容易のために利用される。そのような空間的に関連する用語は、図に示され、本明細書中に記載される特定の向きに加えて、使用または動作におけるデバイスの異なる向きを包含する。たとえば、図に示されるセルがひっくり返されたりまたは裏返されたりする場合、他の要素の下または下方に以前記載されていた部分は、今度はそれらの他の要素の上になるであろう。
【００１６】
本明細書中で用いられるように、たとえば要素、構成要素、または層が別の要素、構成要素、または層「の上」ある、それ「に接続される」、それ「に結合される」、またはそれ「と接する」と記載される場合、これは、たとえば特定の要素、構成要素、もしくは層の直接に上に、それに直接に接続され、それに直接に結合され、それと直接に接し得るか、または介在する要素、構成要素、もしくは層がその上にあるか、それに接続されるか、それに結合されるか、もしくはそれと接してもよい。たとえば要素、構成要素、または層が別の要素の「直接に上に」、それに「直接に接続され」、それに「直接に結合され」、またはそれと「直接に接して」始まると称される場合、たとえば介在する要素、構成要素または層は存在しない。
【００１７】
本開示は、積層された固体電解質を有するプログラマブルメタライゼーションメモリセルと、これを形成する方法とに関する。特に、本開示は、固体電解質と導電金属との交互の層を有するプログラマブルメタライゼーションメモリセルに関する。これらの層は、電極の主面に一般的に非平行であり得る。多くの実施形態では、これらの層は電極の主面に一般的に直交する。このように、導電材料の層は、電極間に「前もって植立され」、セルが低抵抗状態にある際に電極同士の間に再生可能かつ正確な導電経路を設ける。いくつかの実施形態では、電極主面は、絶縁材料の区域と、絶縁材料を含まず、電気化学反応が優先して起こるより高い電流密度の区域を形成する区域とを含む。本開示はそのように限定されないが、以下に与えられる例の考察を通じて開示のさまざまな局面が認められるであろう。
【００１８】
図１は、低抵抗状態の例示的なプログラマブルメタライゼーションメモリセル１０の概略図である。プログラマブルメタライゼーションセル（ＰＭＣ）メモリは、イオン導電体固体電解質材料内の電気的に導通するフィラメントまたは経路の物理的形成に基づいている。ＰＭＣメモリセル１０は、電気化学的に活性のまたは第１の電極１８を不活性電極または第２の金属電極またはコンタクト１２から分離する可変抵抗素子１１を含む。
【００１９】
可変抵抗素子１１は、複数の交互の固体電解質層１６と導電（または活性金属）層１７とを含む。図１の低抵抗状態に図示されるように、導電層１７は、電気化学的に活性の電極１８を不活性電極１２に電気的に結合する。いくつかの実施形態では、交互の固体電解質層１６と導電層１７とは、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３と非平行の方向に延在する。いくつかの実施形態では、交互の固体電解質層１６と導電層１７とは、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３に直交する方向に延在する。いくつかの実施形態では、交互の固体電解質層１６および導電層１７の各々の少なくとも一部は、（図８Ｆに図示されるような）電気化学的に活性の電極１８主面１９または不活性電極１２主面１３に直交する方向に延在する。いくつかの実施形態では、交互の固体電解質層１６および導電層１７の各々の少なくとも一部は、（図１２Ｆに図示されるような）電気化学的に活性の電極１８主面１９または不活性電極１２主面１３に対して傾いている。
【００２０】
４つの導電層１７および３つの固体電解質層１６が図示されるが、可変抵抗素子１１は、任意の有用な数の交互の導電層１７および固体電解質層１６を含み得ることが理解される。たとえば、可変抵抗素子１１は、各々の層の相対的な厚みに依存して、２から１０００個の層または１０から５００個の層を含み得る。いくつかの実施形態では、導電層１７は、１から１０００オングストローム、または５から５００オングストローム、または１００オングストローム未満の範囲の厚みを有し得る。同様に、固体電解質層１６は、１から１０００オングストローム、または５から５００オングストローム、または１００オングストローム未満の範囲の厚みを有し得る。固体電解質の厚みに対する導電層の厚みの比は、所望により、１：１から１：１０００、または１：１０から１：１００であり得る。図１では、交互の固体電解質層１６および導電層１７は、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３の全体を覆うように示されているが、いくつかの実施形態では、交互の固体電解質層１６および導電層１７は、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３の全体未満を覆うことができる。複数の交互の固体電解質層１６および導電層１７は以下に記載のように形成可能である。
【００２１】
本明細書中に記載の電気化学的に活性の電極１８は、銀（Ａｇ）または銅（Ｃｕ）などのいずれの有用な電気化学的に活性の材料からも形成可能である。活性電極１８は、たとえば５０オングストロームから５０００オングストロームのいずれの有用な厚みを有することもできる。
【００２２】
第２の金属コンタクト１２は、いずれの有用な金属性材料からも形成可能である。多数の実施形態では、第２の金属コンタクト１２は、たとえば、タングステン（Ｗ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、およびロジウム（Ｒｈ）などの電気化学的に不活性の金属から形成される。いくつかの実施形態では、第２の金属コンタクト１２は２つ以上の金属層を有する。ここで、イオン導電体固体電解質材料１６に最も近い金属層は電気化学的に不活性である一方で、付加的な層は電気化学的に活性であり得る。第２の金属コンタクト１２は底部電極とも称され得る。金属コンタクト１２は基板の上に形成可能であるが、そうである必要はない。利用される場合、基板は、シリコン、シリコンとゲルマニウムとの混合物、および他の同様の材料を含み得る。図１および図２はオプションの基板を示していない。
【００２３】
イオン導電体固体電解質材料１６は、イオン導電体固体電解質材料内の導通フィラメントの形成を提供するいずれの有用な材料からも形成可能であり、電界ＥＦ＋の印加により電気化学的に活性の電極１８と不活性金属コンタクト１２との間に延在することができる。多数の実施形態において、イオン導電体固体電解質材料１６は、たとえばＧｅＳ2、ＧｅＳｅ2、ＣｕＳ2、ＣｕＴｅなどのカルコゲニドまたはガラス型の材料である。他の実施形態では、イオン導電体固体電解質材料１６は、たとえば、ＷＯ3、ＳｉＯ2、Ｇｄ2Ｏ3、Ａｌ2Ｏ3などの酸化物型材料である。
【００２４】
電気化学的に活性の電極１８と不活性金属コンタクト１２との間に電界ＥＦ＋を印加することにより、金属カチオン（すなわち銀イオン）が不活性金属コンタクト１２に向かって移動するようになり、不活性金属コンタクト１２を電気化学的に活性の電極１８に電気的に接続する導電フィラメントまたは導電経路もしくは層を作製する。この電気的接続により、プログラマブルメタライゼーションメモリセル１０の低抵抗状態が生じる。
【００２５】
ＰＭＣ１０の読出しは単にセル両端に印加される小さな電圧しか必要としない。導通フィラメントが存在し、不活性金属コンタクト１２を電気化学的に活性の電極１８に電気的に接続すれば、抵抗は低くなり、「１」として読出可能なより高い電流をもたらす。導通フィラメントが不活性金属コンタクト１２を電気化学的に活性の電極１８に電気的に接続しない場合は、抵抗はより高くなり、図２に図示されるように「０」として読出可能な低電流をもたらす。
【００２６】
図２は、高抵抗状態の例示的なプログラマブルメタライゼーションメモリセルの概略図である。反対の極性のＥＦ−の電界を印加すると、導通フィラメントまたは電気的に導通する層１７がイオン化され、電気的に導通する層１７が電気化学的に活性の電極１８（または固体電解質材料１６）へイオンを溶解し、不活性金属コンタクト１２と電気化学的に活性の電極１８との間の電気的接続を切断し、プログラマブルメタライゼーションメモリセル１０の高抵抗状態を生じる。低抵抗状態と高抵抗状態とは、印加される電界によって切換可能であり、メモリビット「１」および「０」を記憶するのに用いられる。電気的に導通する層１７が不活性金属電極１２から離間されて示されるが、電気的に導通する層１７は、電気化学的に活性の電極１８から離間される、および／または電気的に導通する層１７の長さに沿って遮断されて、高抵抗状態を発生し得ることが理解される。
【００２７】
以下に記載のように、プログラマブルメタライゼーションメモリセル１０は、電気的に導通する層１７と固体電解質層１６との交互の積層された堆積を介して可変抵抗素子１１内に「予め植立される」電気的に導通する層１７によって形成される。このように、予め植立される電気的に導通する層１７が与える１つの利点は、低抵抗状態を生じる電気的接続がプログラマブルメタライゼーションメモリセル１０の形成の間に予め設定されることであり、電気的に導通する層１７の大部分は高抵抗状態ですら無傷のままであり、それによりプログラマブルメタライゼーションメモリセル１０を低抵抗状態に設定し直す際に予測可能な電気的接続が再確立されると考えられる。このように、プログラマブルメタライゼーションメモリセル１０のばらつきが低減されると考えられる。
【００２８】
図３は低抵抗状態の別の例示的なプログラマブルメタライゼーションメモリセル１５の概略図である。図４は、高抵抗状態の、図３に示される例示的なプログラマブルメタライゼーションメモリセル１５の概略図である。これらのプログラマブルメタライゼーションメモリセル１５は、図１および図２に図示されるプログラマブルメタライゼーションメモリセル１０と同様である。しかしながら、これらのプログラマブルメタライゼーションメモリセル１５は、可変抵抗素子１１を不活性電極１２から分離する切換層ＳＬを含む。いくつかの実施形態では、切換層ＳＬは、より高電流密度の予め規定された区域を有するように、導電材料と絶縁体材料との複合物である材料を含む。切換層ＳＬは、代替的にまたは加えて、可変抵抗素子１１を電気化学的に活性の電極１８から分離することができることが理解される。いくつかの実施形態では、切換層ＳＬは固体電解質材料を含む。イオン導電体固体電解質材料は、図１および図２と関連して上述されている。
【００２９】
ＰＭＣメモリセル１０は、電気化学的に活性の電極１８を不活性電極または第１の金属電極もしくはコンタクト１２から分離する可変抵抗素子１１を含む。例示的なＰＭＣメモリセル１０は、電気化学的に活性の電極１８に電気的に接する第２の金属電極またはコンタクト１４を含む。切換層ＳＬは可変抵抗素子１１を電気化学的に活性の電極１８から分離する。
【００３０】
可変抵抗素子１１は、複数の交互の固体電解質層１６と、導電層または領域１７および１７′とを含む。導電層１７および１７′は、図３の高抵抗状態に図示されるように、電気化学的に活性の電極１８を不活性電極１２に電気的に結合する。いくつかの実施形態では、交互の固体電解質層１６と導電層１７とは、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３とは非平行の方向に延在する。いくつかの実施形態では、交互の固体電解質層１６と導電層１７とは、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３に直交する方向に延在する。交互の固体電解質層１６と導電層１７とは、図１および図２を参照して上述されている。いくつかの実施形態では、交互の固体電解質層１６ならびに導電層１７および１７′の各々の少なくとも一部は、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３に直交する方向に延在する。いくつかの実施形態では、交互の固体電解質層１６ならびに導電層１７および１７′の各々の少なくとも一部は、電気化学的に活性の電極１８主面１９または不活性電極１２主面１３に対して傾いている。
【００３１】
いくつかの実施形態では、導電層１７は、導電層１７′と同じ材料で形成される。これらの実施形態では、導電層１７および１７′は、銀（Ａｇ）または銅（Ｃｕ）などの任意の有用な電気化学的に活性の材料である、電気化学的に活性の電極１８を形成するのと同種の材料から形成される。
【００３２】
いくつかの実施形態では、導電層１７は、導電層１７′とは異なる材料から形成される。たとえば、導電層１７は、タングステン（Ｗ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、およびロジウム（Ｒｈ）などの電気化学的に不活性の金属であり得、導電層１７′は、電界ＥＦ＋の印加により切換層ＳＬ内に形成する。このように、固体電解質層ＳＥＬ内に形成する導電層１７′は、銀（Ａｇ）または銅（Ｃｕ）などの任意の有用な電気化学的に活性の材料である、電気化学的に活性の電極１８を形成するのと同種の材料から形成される。
【００３３】
極性が反対の電界ＥＦ−の印加により導電層１７′がイオン化され、導電層１７′を電気化学的に活性の電極１８（または切換層ＳＬまたは固体電解質層１６）に戻すようにイオンを溶解し、不活性金属コンタクト１２と電気化学的に活性の電極１８との間の電気的接続を遮断し、プログラマブルメタライゼーションメモリセル１０の高抵抗状態を生じる。
【００３４】
図５は、半導体トランジスタ２２を含む例示的なプログラマブルメタライゼーションメモリユニット２０の概略図である。プログラマブルメタライゼーションメモリユニット２０は、電気的に導通する素子２４を介して半導体トランジスタ２２に電気的に結合される、本明細書中に記載のようなプログラマブルメタライゼーションメモリセル１０を含む。半導体トランジスタ２２は、（たとえばｎドープ領域として図示される）ドープ領域と、ｎドープ領域同士の間の（たとえばｐドープチャネル領域として図示される）チャネル領域とを有する半導体基板２１を含む。トランジスタ２２は、ワード線ＷＬに電気的に結合されて選択を可能にするとともに電流がビット線ＢＬから第２の金属コンタクト２８に流れるのを可能にするゲート２６を含む。プログラマブルメタライゼーションメモリユニット２０のアレイは、半導体作製技術を利用して半導体基板上に形成可能である。
【００３５】
図６は、例示的なプログラマブルメタライゼーションメモリアレイ３０の概略図である。プログラマブルメタライゼーションメモリアレイ３０は、クロスポイントアレイを形成する複数のワード線ＷＬおよび複数のビット線ＢＬを含む。各々のクロスポイントで、プログラマブルメタライゼーションメモリセル１０は、ワード線ＷＬおよびビット線ＢＬに電気的に結合される。選択デバイス（図示せず）は、各クロスポイントまたは各ワード線ＷＬおよびビット線ＢＬに存在し得る。設計上の必要が生じれば、ソース線も用いることができる。
【００３６】
図７は固体電解質および導電層を有するプログラマブルメタライゼーションメモリセルを形成する例示的な方法のフロー図である。図８Ａ−図８Ｆは、積層可変抵抗素子がさまざまな製造段階にある、プログラマブルメタライゼーションメモリセルの概略断面図である。
【００３７】
プロセスは、ブロック７００で、基板８１０上に底部電極８１２を堆積するステップを含む。基板８１０は、シリコン、シリコンとゲルマニウムの混合物、および他の同様の材料を含むが、これに限定されるものではない。底部電極８１２は電気化学的に活性のまたは不活性の金属から形成可能である。底部電極８１２は、物理蒸着、化学蒸着、電気化学堆積、分子線エピタキシ、および原子層堆積などの公知の堆積法を用いて形成可能である。
【００３８】
ブロック７１０で、所望の段差高さまで絶縁体層８１４が堆積されてエッチングされ、底部電極８１２の一部を露出する。絶縁体層８１４は、酸化シリコンなどのいずれの有用な電気的に絶縁性の材料からも形成可能である。絶縁体層８１４は、イオンミリング、選択的エッチング、プラズマエッチングなどの公知のエッチング技術を用いてエッチング可能である。段差高さにより、プログラマブルメタライゼーションメモリセルの活性電極と不活性電極との間の間隔が決まる。
【００３９】
ブロック７２０で、露出した底部電極８１２ならびに絶縁体層８１４の側方および上部に固体電解質材料８１５と導電材料８１６との交互の層が堆積される。絶縁体層８１４側壁は露出した底部電極８１２の主面に対して直交して図示されるが、絶縁体層８１４の側壁は、（図１１および図１２に図示される）露出した底部電極８１２の主面に対して９１から１７９度の任意の角度を形成できることが理解される。固体電解質材料８１５と導電材料８１６との交互の層が上述の可変抵抗素子を形成する。
【００４０】
ブロック７３０で、固体電解質材料８１５と導電材料８１６との交互の層の一部がマスクされ、露出した底部電極８１２上に堆積された固体電解質材料８１５と導電材料８１６との交互の層の残余の部分がエッチングされる。露出した底部電極８１２上に底部電極材料が堆積され、底部電極層第２の部分８１２′を形成する。
【００４１】
ブロック７４０で、底部電極層第２の部分８１２′ならびに露出した固体電解質材料８１５および導電性の材料８１６の上に絶縁体層第２の部分８１４′が所望の段差高さに堆積される。そして、固体電解質材料８１５と導電材料８１６との交互の層の残余の露出部分が化学機械研磨などの半導体作製技術を介して除去される。
【００４２】
ブロック７５０で、絶縁体層８１４、絶縁体層第２の部分８１４′、および（固体電解質材料８１５と導電材料８１６との交互の層によって形成される）可変抵抗素子上に上部電極８１７が堆積される。次にプログラマブルメタライゼーションメモリセルがマスクされて、所望のサイズおよび形状にエッチングされ得る。
【００４３】
図９は、固体電解質および導電層を有するプログラマブルメタライゼーションメモリセルを形成する例示的な方法のフロー図である。図１０Ａ−図１０Ｃは、積層可変抵抗素子がさまざまな製造段階にある別のプログラマブルメタライゼーションメモリセルの概略断面図である。
【００４４】
プログラマブルメタライゼーションメモリセルは、図７および図８Ａ−図８Ｄに図示され記載されるのと同じ態様で形成される。ブロック９１０で、底部電極層第２の部分１１２′上に絶縁体層第２の部分１１４′が所望の段差高さに堆積される。そして、固体電解質材料１１５と導電材料１１６との交互の層の残余の露出部分が化学機械研磨などの半導体作製技術を介して除去される。
【００４５】
ブロック９２０で、絶縁体層１１４、絶縁体層第２の部分１１４′、および（固体電解質材料と導電材料との交互の層によって形成される）可変抵抗素子上に切換層１１６′が堆積される。切換層１１６′は、上述のように可変電流密度を有する任意の有用なイオン導電体固体電解質または他の複合材料であり得る。
【００４６】
ブロック９３０で、固体電解質の層１１６′上に上部電極１１７が堆積される。次にプログラマブルメタライゼーションメモリセルがマスクされ、所望のサイズおよび形状にエッチングされ得る。
【００４７】
図１１は、角度付けられた固体電解質および導電層を有するプログラマブルメタライゼーションメモリセルを形成する別の例示的な方法のフロー図である。図１２Ａ−図１２Ｆは、角度付けられた積層可変抵抗素子がさまざまな製造段階にある別のプログラマブルメタライゼーションメモリセルの概略断面図である。
【００４８】
プロセスは、ブロック７０１で、基板８１０上に底部電極８１２を堆積するステップを含む。基板８１０は、シリコン、シリコンとゲルマニウムの混合物、および他の同様の材料を含むが、これに限定されるものではない。底部電極８１２は電気化学的に活性のまたは不活性の金属から形成可能である。底部電極８１２は、物理蒸着、化学蒸着、電気化学堆積、分子線エピタキシ、および原子層堆積などの公知の堆積法を用いて形成可能である。
【００４９】
ブロック７１１で、絶縁体層８１４が所望の段差高さまで堆積されてエッチングされ、底部電極８１２の部分を露出し、角度付けられた絶縁体層８１４′が堆積される。絶縁体層８１４および角度付けられた絶縁体層８１４′は、酸化シリコンなどの任意の有用な電気的に絶縁性の材料から形成可能である。絶縁体層８１４は、イオンミリング、選択的エッチング、プラズマエッチングなどの公知のエッチング技術を用いてエッチング可能である。段差高さにより、プログラマブルメタライゼーションメモリセルの活性電極と不活性電極との間の間隔が決まる。
【００５０】
角度付けられた絶縁体層８１４′は、図示されるように底部電極８１２の主面平面から１から８９度の角度の堆積平面を形成する。いくつかの実施形態では、角度付けられた絶縁体層８１４′は、底部電極８１２の主面平面から１０から７５度の角度の堆積平面を形成する。いくつかの実施形態では、角度付けられた絶縁体層８１４′は、底部電極８１２の主面平面から２５から５０度の角度の堆積平面を形成する。
【００５１】
ブロック７２１で、角度付けられた絶縁体層８１４′上に固体電解質材料８１５と導電材料８１６との交互の層が堆積される。固体電解質材料８１５と導電材料８１６との交互の層が上述の可変抵抗素子を形成する。
【００５２】
ブロック７３１で、固体電解質材料８１５と導電材料８１６との交互の層の部分がマスクされ、露出した角度付けられた絶縁体層８１４′上に堆積された固体電解質材料８１５と導電材料８１６との交互の層の残余の部分がエッチングされる。露出した底部電極８１２上に底部電極材料が堆積されて、底部電極層第２の部分８１２′を形成する。
【００５３】
ブロック７４１で、底部電極層第２の部分８１２′、ならびに露出した固体電解質材料８１５および導電材料８１６上に絶縁体層第２の部分８１４′が所望の段差高さに堆積される。そして、固体電解質材料８１５と導電材料８１６との交互の層の残余の露出部分が化学機械研磨などの半導体作製技術を介して除去される。
【００５４】
ブロック７５１で、絶縁体層８１４、絶縁体層第２の部分８１４′、および（固体電解質材料８１５と導電材料８１６との交互の層によって形成される）可変抵抗素子上に上部電極８１７が堆積される。次にプログラマブルメタライゼーションメモリセルがマスクされ、所望のサイズおよび形状にエッチングされ得る。
【００５５】
このように、積層された固体電解質構造を有するプログラマブルメタライゼーションメモリセルの実施形態が開示される。上述の実現例および他の実現例が以下の請求項の範囲内に入る。当業者は、開示されるもの以外の実施形態によって本開示が実践され得ることを認めるであろう。開示された実施形態は、限定の目的ではなく図示の目的のために提示され、本発明は以下の請求項によってのみ限定される。
【図１】
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【図２】
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【図３】
0005518100.tif 000004
【図４】
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【図５】
0005518100.tif 000006
【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
0005518100.tif 000010
【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０Ａ】
0005518100.tif 000016
【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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