(57)【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向と交差する第２の方向に延在する第２の配線と、
ｎ型伝導型の第１のシリコン層と前記第１のシリコン層と接触する導電層とを有する非オーミック素子と、前記導電層を介して前記非オーミック素子に接続され、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子と、を含み、前記第１の配線と前記第２の配線との間に設けられるセルユニットと、
を具備し、
前記第１のシリコン層は、ドナー不純物として、第１の元素と第２の元素とを含み、前記第１の元素は前記第１のシリコン層と前記導電層との界面に偏析し、前記第２の元素は前記第１のシリコン層内の全体に拡散し、前記第１のシリコン層と前記導電層との前記界面において、前記第１の元素の不純物濃度が前記第２の元素の不純物濃度より高い、
ことを特徴とする抵抗変化メモリ。
【請求項２】
前記第１のシリコン層において、前記第１の元素の不純物濃度は、１×１０２０atoms/cm3以上であり、前記第２の元素の不純物濃度は、１×１０２０atoms/cm3以下であることを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１の元素は、前記第１のシリコン層と前記導電層との界面に不純物濃度の最大値を有し、前記第２の元素は、前記第１のシリコン層と前記導電層との界面より前記第１のシリコン層の底部側で不純物濃度の最大値を有することを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【請求項４】
前記非オーミック素子は、前記第１のシリコン層と前記導電層との界面に対向する前記第１のシリコン層の面側に設けられるｐ型伝導型の第２のシリコン層と、前記第１のシリコン層と前記第２のシリコン層との間に設けられる真性の第３のシリコン層とを有することを特徴とする請求項１乃至３のうちいずれか１項に記載の抵抗変化メモリ。
【請求項５】
前記第１の元素はヒ素であり、前記第２の元素はリンであり、
前記導電層は、チタン、コバルト、ニッケル、イリジウム、白金、パラジウムのうち少なくとも１種類の元素を含むシリサイド層であることを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【０００３】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるという点にある。
【０００４】
抵抗変化メモリにおいて、クロスポイント型メモリセルアレイは、複数のセルユニットから構成されている。セルユニットは、メモリ素子と非オーミック素子とから構成されている。
【０００５】
抵抗変化メモリの動作特性の改善のため、非オーミック素子の特性の向上、素子の特性の劣化の抑制が要求されている。
【０００６】
非オーミック素子の特性の劣化の一要因として、非オーミック素子を構成する半導体層と導電層との界面に生じる電気抵抗（界面抵抗）の影響が、懸念されている。
【０００７】
特許文献１には、双方向ダイオードのカソード領域に、コンタクト抵抗の低減のために、不純物濃度の高いＮ型の拡散層がＮ型の拡散層上に重畳された技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１８２１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、抵抗変化メモリに用いられる素子の特性劣化を抑制する技術を提案する。
【課題を解決するための手段】
【００１０】
本実施形態に関わる抵抗変化メモリは、第１の方向に延在する第１の配線と、前記第１の方向と交差する第２の方向に延在する第２の配線と、ｎ型伝導型の第１のシリコン層と前記第１のシリコン層と接触する導電層とを有する非オーミック素子と、前記導電層を介して前記非オーミック素子に接続され、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子と、を含み、前記第１の配線と前記第２の配線との間に設けられるセルユニットと、を具備し、前記第１のシリコン層は、ドナー不純物として、第１の元素と第２の元素とを含み、前記第１の元素は前記第１のシリコン層と前記導電層との界面に偏析し、前記第２の元素は前記第１のシリコン層内の全体に拡散し、前記第１のシリコン層と前記導電層との前記界面において、前記第１の元素の不純物濃度が前記第２の元素の不純物濃度より高い。
【発明の効果】
【００１１】
本発明によれば抵抗変化メモリに用いられる素子の特性劣化を抑制できる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態の抵抗変化メモリを示す図。
【図２】本実施形態の抵抗変化メモリのメモリセルアレイの構成例を示す図。
【図３】図２のメモリセルアレイのセルユニットの構成例を示す図。
【図４】メモリ素子と整流素子との接続関係を示す図。
【図５Ａ】第１及び第２制御回路のレイアウトを示す図。
【図５Ｂ】第１及び第２制御回路のレイアウトを示す図。
【図６】第１及び第２制御回路のレイアウトを示す図。
【図７】本実施形態の抵抗変化メモリのセルユニットの構造例を示す図。
【図８】本実施形態の抵抗変化メモリの非オーミック素子の構成例を示す図。
【図９】本実施形態の抵抗変化メモリの非オーミック素子の構造例を示す図。
【図１０】本実施形態の非オーミック素子が含む不純物のプロファイルを示す図。
【図１１Ａ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１１Ｂ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１１Ｃ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１１Ｄ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１１Ｅ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１１Ｆ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１１Ｇ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１１Ｈ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１２】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１４】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【００１５】
［実施形態］
（１）  構造例  
図１乃至図１０を用いて、本発明の実施形態に係る抵抗変化メモリについて、説明する。
【００１６】
図１は、抵抗変化メモリの主要部を示している。
【００１７】
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。
【００１８】
メモリセルアレイ２の第１方向の一端に、第１の制御回路３が配置され、第１方向に交差する第２方向の一端に、第２の制御回路４が配置される。
【００１９】
第１制御回路３は、例えば、ロウアドレス信号に基づいて、メモリセルアレイ２のロウを選択する。また、第２制御回路４は、例えば、カラムアドレス信号に基づいてメモリセルアレイ２のカラムを選択する。
【００２０】
第１及び第２制御回路３，４は、メモリセルアレイ２内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【００２１】
ここで、本実施形態の抵抗変化メモリ１において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
【００２２】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、１つのレベルを選択的に書き込めるようにすることによって、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【００２３】
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。コントローラ５はチップ１内に配置されていてもよいし、チップ１とは別のチップ（ホスト装置）内に配置されていてもよい。
【００２４】
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
【００２５】
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
【００２６】
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
【００２７】
電位供給回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。電位供給回路１０は、パルスジェネレータを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値及びパルス幅を制御する。
【００２８】
図２は、メモリセルアレイの構造を示す鳥瞰図である。図２に示されるメモリセルアレイは、クロスポイント型の構造を有している。
【００２９】
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。なお、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、メモリの周辺回路として形成されていてもよい。
【００３０】
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
【００３１】
図２は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
【００３２】
図２のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１及び第２の制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【００３３】
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
【００３４】
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と非オーミック素子とから構成される。
【００３５】
また、基板１１上には、基板１１側から順に、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
【００３６】
基板１１側から奇数番目の配線、即ち、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
【００３７】
半導体基板１１側から偶数番目の配線、即ち、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第２方向に交差する第１方向に延びる。これらの配線は、ワード線又はビット線として用いられる。
【００３８】
最も下の第１番目のメモリセルアレイＭ１は、第１番目の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３９】
メモリセルアレイＭ２は、第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作において、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４０】
メモリセルアレイＭ３は、第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作において、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４１】
メモリセルアレイＭ４は、第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作において、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４２】
ここで、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ２は、第３方向に連続して積層される複数の配線の交差する箇所に、セルユニットが配置されている。
【００４３】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、配線はスタックされるメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての配線が、設けられる。
【００４４】
図３は、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を、示している。  
ここでは、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図２における２つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
【００４５】
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子と非オーミック素子とから構成される。非オーミック素子には、例えば、整流素子が用いられている。
【００４６】
メモリ素子と非オーミック素子としての整流素子の接続関係については、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
【００４７】
図４は、メモリ素子と整流素子の接続関係を示している。
【００４８】
１つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。したがって、２つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
【００４９】
図４のａ〜ｐは、この１６通りの接続関係を表している。
【００５０】
本発明の実施形態は、これら１６通りの接続関係の全てに対して適用可能である。
【００５１】
図５Ａ及び図５Ｂは、第１及び第２制御回路のレイアウトの第１例を示している。
【００５２】
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図５Ａに示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、セルユニットＣＵｓの他端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
【００５３】
メモリセルアレイＭｓ＋１は、図５Ｂに示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
【００５４】
但し、ｓは、１，３，５，７，…とする。
【００５５】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端には、スイッチ素子ＳＷ１を介して第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電荷効果トランジスタ(FET : Field effect Transistor)から構成される。
【００５６】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２を介して第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５７】
配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２’を介して第２制御回路４が接続される。スイッチ素子ＳＷ２’は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２’は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５８】
図６は、第１及び第２制御回路のレイアウトの第２例を示している。尚、図６において、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の内部構成は、図５Ａ又は図５Ｂに示されるメモリセルアレイと実質的に同じであるため、図６において、メモリセルアレイの内部構成の図示は省略する。
【００５９】
第２例のレイアウトが第１例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第１方向の両端に、それぞれ第１制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第２方向の両端に、それぞれ第２制御回路４が配置されることにある。
【００６０】
但し、ｓは、１，５，９，１３，…とする。
【００６１】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の両端には、それぞれスイッチ素子ＳＷ１を介して第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００６２】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の両端には、それぞれスイッチ素子ＳＷ２を介して第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００６３】
図７は、本発明の実施形態に係る抵抗変化メモリにおける、１つのセルユニットの構成を説明するための鳥瞰図である。
【００６４】
図７に示されるように、セルユニットＣＵは、互いに交差する２つの配線（ワード線−ビット線）Ｌ２（ｉ），Ｌ３（ｊ）間に、配置される。
【００６５】
クロスポイント型メモリセルアレイ２では、選択されたメモリ素子のみに電流を流すために、２つの配線間に、メモリ素子２０と非オーミック素子３０とが直列に接続される。
【００６６】
図７の本実施形態のセルユニットＣＵにおいて、メモリ素子２０は、非オーミック素子３０上にスタックされ、メモリ素子２０と非オーミック素子３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの配線Ｌ２（ｉ），Ｌ３（ｊ）に挟まれている。
【００６７】
但し、図７に示されるセルユニットＣＵの構造は一例であって、図４に示されるセルユニットの接続関係に応じて、非オーミック素子３０が、メモリ素子２０上に積層されてもよい。
【００６８】
メモリ素子２０は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、結晶相の相変化により抵抗値やキャパシタンスなどの物性（インピーダンス）が、変化する材料からなる素子のことである。
【００６９】
相変化（相転移）とは以下のものを含む。
【００７０】
・  金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移  
・  量子状態の相変化（金属-超伝導体転移など）  
・  常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移  
・  常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移  
・  以上の転移の組み合わせからなる転移  
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになる。本実施形態において、可変抵抗素子は、主として、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）、有機物薄膜、カーボン、カーボンナノチューブなどから構成される素子を意味するものとする。
【００７１】
尚、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子も、その素子を構成する２つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【００７２】
メモリ素子２０の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
【００７３】
バイポーラ動作は、メモリ素子２０に印加される電圧の極性を変えることにより、メモリ素子２０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆変化させる。
【００７４】
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや印加時間又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆変化させる。  
バイポーラ動作は、例えば、スピン注入型ＭＲＡＭなどのように、書き込み時に、メモリ素子に対して双方向に電流が流れることが必要なメモリに採用される。
【００７５】
メモリ素子２０は、第３方向（積層方向）の一端及び他端に、電極層２５，２６を有する。メモリ素子２０の底部には、電極層２５が設けられ、メモリ素子２０の上部には、電極層２６が設けられる。電極層２５，２６は、例えば、メモリ素子の電極として用いられる。電極層２５，２６には、例えば、金属膜、合金膜、金属化合物膜、導電性を有する半導体膜、または、これら積層膜などが用いられる。
【００７６】
本実施形態において、２つの電極層２５，２６に挟まれた部分を、抵抗変化膜２１とよぶ。抵抗変化膜２１は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜２１は、与えられたエネルギーによって、その膜自体が抵抗値又は結晶層が変化する性質を有する材料からなる。これに対して、抵抗変化膜２１は、与えられたエネルギーによって、抵抗変化膜２１と電極層２５，２６との界面特性の変化が引き起こされ、抵抗値（又は結晶相）が変化する性質を有する材料からなる場合もある。この場合、メモリ素子２０の抵抗値が変化する性質は、抵抗変化膜２１に用いられる材料と導電層２５，２６に用いられる材料との組み合わせによって決まる。
【００７７】
電極層２５，２６は、下方の素子３０や配線Ｌ３（ｊ）に起因する不純物がメモリ素子２０に拡散するのを防止する層として、用いられてもよい。また、電極層２５，２６は、メモリ素子２０が下方の素子３０や配線Ｌ３（ｊ）と剥離するのを防止する接着層として、用いられてもよい。
【００７８】
非オーミック素子３０は、その入出力特性（電圧−電流特性）に線形性を有さない、つまり、非オーミック特性を有する素子である。
【００７９】
非オーミック素子３０は、第３方向（積層方向）の一端及び他端に、導電層３５，３６を有する。非オーミック素子３０の底部には、導電層３５が設けられ、非オーミック素子の上部には、導電層３６が設けられている。
【００８０】
導電層３５，３６は、例えば、非オーミック素子の電極として用いられる。導電層３５，３６は、シリサイド、金属、金属化合物、導電性の半導体などのいずれかから構成される。以下では、シリサイドが用いられた導電層３５，３６のことを、特に、シリサイド層３５，３６ともよぶ。
【００８１】
上述のように、セルユニットＣＵを構成するメモリ素子２０と非オーミック素子３０とにおいて、それらの素子２０，３０の一端及び他端に、電極としての導電層がそれぞれ設けられている。そのため、メモリ素子２０（抵抗変化膜２１）と非オーミック素子３０との間に、素子の電極としての導電層（導電体）２５，３６が介在した構造になっている。
【００８２】
尚、メモリ素子２０と非オーミック素子３０の間の導電層２５，３６は、素子毎にそれぞれ設けられる２つの導電層２５，３６に限定されず、２つの素子２０，３０で共有される１つの導電層であってもよい。また、電極層２５と導電層３６との間に、さらに、拡散防止層や接着層が設けられてもよい。
【００８３】
非オーミック素子３０は、セルユニットの構成或いは抵抗変化メモリに要求される動作に応じて、図８に示される複数の層からなる積層構造のうち、いずれか１つの構造を有する。
【００８４】
図８の（ａ）に示される例において、非オーミック素子３０は、２つの導電層（電極）３５，３６に挟まれた２つの層（膜）３１，３２から構成される。第１の層３１及び第２の層３２は、その出力特性が非オーミック性を示すために必要な接合を形成している。
【００８５】
このような２層構造を有する非オーミック素子としては、ＰＮダイオードやショットキーダイオードが挙げられる。
【００８６】
ＰＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）とがＰＮ接合を形成するダイオードのことである。この場合、２つの層３１，３２のうち一方の層が、Ｐ型半導体層であり、他方の層が、Ｎ型半導体層である。
【００８７】
ショットキーダイオードとは、半導体層と金属層とがショットキー接合を形成するダイオードのことである。この場合、２つの層３１，３２のうち、一方の層が半導体層となり、他方の層が金属層となる。
【００８８】
図８の（ｂ）に示される例において、非オーミック素子３０は、２つの導電層３５，３６間に設けられた３つの層（膜）３１，３２，３３から構成される。第１の層３１と第３の層３３との間に、第２の層３２が挟まれている。これらの３つ層３１，３２，３３は、その出力特性が非オーミック特性を示すために必要な接合を形成している。
【００８９】
このような３層構造を有する非オーミック素子３０として、ＰＩＮダイオード、ＭＩＳ（Metal-Insulator-Semiconductor）ダイオードがある。また、ダイオード以外の３層構造を有する非オーミック素子として、ＳＩＳ（Semiconductor-Insulator-Semiconductor）構造及びＭＩＭ（Metal-Insulator-Metal）構造が、挙げられる。
【００９０】
ＰＩＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。この場合、２つの層３１，３３に挟まれた層３２が真性半導体層であり、２つの層３１，３３のうち、一方の層がＰ型半導体層であり、残りの他方の層がＮ型半導体層である。なお、真性半導体層は、Ｎ型、又は、Ｐ型の不純物を全く含んでいない場合だけでなく、Ｎ型及びＰ型半導体層の不純物濃度よりも少ない不純物濃度を有している場合も含む。
【００９１】
ＭＩＳダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。この場合、２つの層３１，３３に挟まれた層３２が絶縁層であり、２つの層３１，３３のうち、一方の層が半導体層であり、残りの他方の層が金属層である。
【００９２】
また、ＭＩＭ構造又はＳＩＳ構造において、２つの層３１，３３の両方が金属層又は半導体層であり、２つの層３１，３３に挟まれた層３２が絶縁層である。
【００９３】
図８の（ｃ）に示される例において、非オーミック素子３０は、２つの導電層３５，３６間に設けられた４つの層３１，３２，３３，３４から構成される。これらの４つ層３１，３２，３３，３４は、その出力特性が非オーミック特性を示すために必要な接合を形成している。このような４層構造を有する非オーミック素子３０として、ＳＭＩＳ（Semiconductor-Metal-Insulator-Semiconductor）ダイオードが挙げられる。ＳＭＩＳダイオードは、ＭＩＳダイオードに半導体層を追加した構造であって、２つの半導体層３１，３４間に、金属層と絶縁層とが挟まれている。２つの半導体層３１，３４に挟まれた２つの層３２，３３のうち、一方の層が金属層であり、他方の層が絶縁層である。
【００９４】
ユニポーラ動作によって駆動する抵抗変化メモリでは、主に、ダイオードのような整流素子が非オーミック素子３０として用いられる。バイポーラ動作によって駆動する抵抗変化メモリでは、主に、ＭＩＭ構造やＳＩＳ構造が非オーミック素子３０として用いられる。
【００９５】
本実施形態において、主に、ユニポーラ動作を用いた抵抗変化メモリについて説明する。但し、本発明の実施形態の抵抗変化メモリは、バイポーラ動作を用いたメモリでもよいのはもちろんである。
【００９６】
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリとよぶ）をユニポーラ動作によって駆動させる場合、セット／リセット動作及び読み出し動作を正確に行うために、非オーミック素子としての整流素子３０には、順バイアスが印加されたときの電流（以下、フォワード電流とよぶ）が大きく、かつ、逆バイアスが印加されたときの電流（以下、リバース電流とよぶ）が小さく、破壊電圧が大きい、という特性が要求される。
【００９７】
図７に示すように、非オーミック素子３０は、第１伝導型（ｎ型）の半導体層３３を有する。半導体層３３は、例えば、ｎ型シリコン層である。ｎ型シリコン層（第１のシリコン層）３３は、伝導型を付加するための２種類の不純物元素（第１及び第２の元素）を含んでいる
図７中には、ｎ型シリコン層３３上に、シリサイド層３６が設けられ、ｎ型シリコン層３３とシリサイド層３６とが接触している。
【００９８】
ただし、図７の構造に限定されず、シリサイドからなる導電層３５上に、ｎ型シリコン層３６が設けられ、シリサイド層３５とｎ型シリコン層３３とが接触してもよい。さらには、導電層３５と導電層層３６の両方が、シリサイドからなり、それらのシリサイド層３５，３６に対して、それぞれ独立したｎ型シリコン層が接触してもよい。尚、ｎ型シリコン層と接触しない導電層３５，３６は、シリサイドのほかに、例えば、金属や、ＴｉＮなど、導電性の化合物から構成されてもよい。
【００９９】
ここで、図９を用いて、本実施形態の抵抗変化メモリの非オーミック素子３０の構造について、より具体的に説明する。図９において、非オーミック素子として、ｐｉｎダイオードを例示する。
【０１００】
図９において、導電層３５上に、第２伝導型（ｐ型）の半導体層３１が設けられている。第２の半導体層３１は、例えば、ｐ型シリコン層（第２のシリコン層）である。
【０１０１】
ｐ型シリコン層３１は、ｐｉｎダイオード３０のアノード層として用いられる。ｐ型シリコン層３１の膜厚は、例えば、３ｎｍ〜３０ｎｍ程度である。
【０１０２】
ｐ型シリコン層３１は、シリコンにｐ型の伝導性を付加するアクセプタ型の不純物（以下、アクセプタ不純物とよぶ）となる元素して、ボロン（Ｂ）を含んでいる。導電層３５は、例えば、シリサイドや、ＴｉＮなど、からなる。
【０１０３】
ｐ型シリコン層３１上には、真性シリコン層（以下、ｉ型シリコン層とよぶ）３２が設けられる。ｉ型シリコン層（第３のシリコン層）３２の膜厚は、例えば、６０ｎｍ〜１２０ｎｍ程度である。
【０１０４】
ｉ型シリコン層上には、ｎ型シリコン層３３が設けられる。
【０１０５】
ｎ型シリコン層３３は、ｐｉｎダイオード３０のカソード層として用いられる。本実施形態において、ｎ型シリコン層３３は、シリコンにｎ型の伝導性を付加するドナー型の不純物（以下、ドナー不純物とよぶ）となる元素として、ヒ素（Ａｓ）とリン（Ｐ）との両方を含んでいる。ｎ型シリコン層３３の膜厚は、例えば、３ｎｍ〜３０ｎｍ程度である。
【０１０６】
なお、ドナー不純物は、ヒ素及びリンに限定されない。本実施形態において、ある半導体層（本例では、シリコン）に対してドナー不純物となる２種類の異なる元素が、半導体層に含まれていればよい。
【０１０７】
ｎ型シリコン層３３上には、導電層３６が設けられる。導電層３６は、シリサイドからなり、例えば、チタンシリサイド（ＴｉＳｉｘ）が用いられる。尚、シリサイドからなる導電層には、ニッケルシリサイド（ＮｉＳｉｘ）や、コバルトシリサイド（ＣｏＳｉｘ）、パラジウムシリサイド（ＰｄＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）、などのうち１つが用いられてもよい。ここでは、シリサイドの組成式中のｘは、１〜２の値である。
【０１０８】
ｎ型シリコン層３３とシリサイド層３６は接触し、ｎ型シリコン層３３とシリサイド層３６との間に、界面ＩＦが形成される。但し、ｎ型シリコン層３３とシリサイド層３６との境界が明確でない場合などのように、第３方向（積層方向）において、界面ＩＦが一定の厚さ（深さ方向の寸法）を有する層となる場合もある。
【０１０９】
このように、導電層３５側からｐ型シリコン層３１、ｉ型シリコン層３２、ｎ型シリコン層３３の順序で、各シリコン層３１，３２，３３が、導電層３５上に積層されている。但し、図４に示されるセルユニットの接続関係に応じて、第３方向におけるｐ型シリコン層３１とｎ型シリコン層３３の上下は、反対になる。つまり、シリコン層の積層順序は、導電層３５側からｎ型シリコン層、ｉ型シリコン層、ｐ型シリコン層の順序であってもよい。
【０１１０】
ｐｉｎダイオードを構成する各シリコン層３１，３２，３３は、例えば、ポリシリコン又は単結晶シリコンなど、エピタキシャル層からなる。各シリコン層３１，３２，３３は、アモルファスの状態で堆積されたシリコン層を、加熱処理によって結晶化させたエピタキシャル層（多結晶層又は単結晶層）である。
【０１１１】
各シリコン層３１，３２，３３は、シリコンを主成分とする層であればよく、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、シリコン錫（ＳｉＳｎ）等から構成されてもよい。
【０１１２】
本発明の実施形態に係る抵抗変化メモリにおいて、図９に示されるように、非オーミック素子を構成するｎ型シリコン層（第１伝導型の半導体層）３３が、２種類のドナー不純物４１，４２を含んでいることを特徴とする。ｎ型シリコン層３３が含む２種類のドナー不純物（第１及び第２の元素）は、例えば、ヒ素（Ａｓ）４１とリン（Ｐ）４２である。
【０１１３】
以下、図９とともに、図１０を用いて、本実施形態の非オーミック素子（ｐｉｎダイオード）について説明する。ここで、第１及び第２の元素が、ヒ素とリンである場合を例に挙げて説明する。
【０１１４】
図１０は、シリサイド層３６とｎ型シリコン層３３とから構成される接合（積層体）内におけるヒ素とリンの不純物濃度のプロファイル（以下、不純物濃度プロファイル）を示している。図１０において、横軸（図中では、“Ａ”と表示）は、シリサイド層３６とｎ型シリコン層３３との接合の深さ（単位：nm）に対応し、縦軸（図中では、“Ｂ”と表示）は、リンとヒ素の不純物濃度（単位：atoms／cm-3）に対応する。図１０において、シリサイド層３６の上面側からｎ型シリコン層３３の底面側に対する不純物濃度が示されている。図１０において、図中の“ＩＦ”は、シリサイド層３６とｎ型シリコン層３３との界面を示し、“ＩＦ”より負側がシリサイド層３６の上面になっている。
【０１１５】
図１０において、実線Ｃ−１はヒ素（Ａｓ）の不純物濃度プロファイルを示し、破線Ｃ−２はリン（Ｐ）の不純物濃度プロファイルを示している。図１０中の点線ＩＦは、図９のシリサイド層３６とｎ型シリコン層３３との界面に相当する。
【０１１６】
図１０に示されるように、深さ方向に対するリンの不純物濃度プロファイルＣ−２において、界面ＩＦにおけるリンの不純物濃度が、ｎ型シリコン層内（界面ＩＦより第３方向において下方）におけるリンの不純物濃度より低い。つまり、リンの不純物濃度プロファイルＣ−２は、界面（表面）ＩＦより第３方向において下方のｎ型シリコン層３３内で、リンの不純物濃度の最大値を有する。
【０１１７】
また、リンの不純物濃度プロファイルＣ−２は、ヒ素の不純物濃度プロファイルＣ−１に比較して、界面ＩＦからｎ型シリコン層の底部側（第３方向において下方）に渡って、なだらかに変化している。このようななだらかな変化のプロファイルは、シリコン層内におけるリンの拡散性が高く、リンがｎ型シリコン層内の全体（広い範囲）に拡散していることを示している。
【０１１８】
図１０に示されるように、深さ方向に対するヒ素の不純物濃度プロファイルＣ−１は、界面ＩＦにおけるヒ素の不純物濃度が、ｎ型シリコン層３３内におけるヒ素の不純物濃度より高い。つまり、ヒ素の不純物濃度プロファイルＣ−１は、界面ＩＦ近傍で、ヒ素の不純物濃度の最大値を有する。
【０１１９】
また、ヒ素の不純物濃度プロファイルＣ−１は、シリサイド層３６とｎ型シリコン層３３との界面近傍で、急峻に変化している。このような急峻な変化のプロファイルは、ヒ素が界面近傍に偏析していることを示している。
【０１２０】
尚、シリサイド層３６は、ｎ型シリコン層３３の上面に対してシリサイド処理を施すことによって形成されるため、図１０に示されるように、シリサイド層３６は、ｎ型シリコン層３３と同様に、ヒ素とリンとを含んでいる。
【０１２１】
ｐｉｎダイオードのような、シリコンを用いた整流素子において、順バイアスが印加されたときのダイオードの出力電流（以下、フォワード電流とよぶ）の上限値は、シリコン層とシリサイド層との界面に生じる電気抵抗（以下、界面抵抗とよぶ）の影響を受ける。界面抵抗が大きくなると、フォワード電流の上限値は小さくなり、フォワード電流は低下する。
【０１２２】
シリコン層とシリサイド層との界面抵抗ρＩＦは、次の（式１）で示される。  
ρＩＦ∝ｅｘｐ（φＢ／√（ＮＤ））・・・（式１）
（式１）において、“φＢ”はシリサイドとシリコンとの間のショットキー障壁の高さを示している。（式１）において、“ＮＤ”は、シリコンとシリサイドとの界面におけるシリコンが含む不純物の界面不純物濃度を示している。
【０１２３】
この（式１）に示されるように、界面抵抗ρＩＦは、界面不純物濃度ＮＤが低下すると、界面抵抗ρＩＦは増加する。
【０１２４】
ｎ型シリコン層３３の形成時、リンはシリコン層３３の表面から外部へ拡散しやすい性質を有するため、上述のリンの不純物プロファイルＣ−２のように、シリサイド層３３とｎ型シリコン層との界面におけるリンの不純物濃度は、リンの不純物濃度の最大値よりも低くなる。
【０１２５】
このため、リンのみが、ドナー不純物として、ｎ型シリコン層３３にドーピングされた場合、ｎ型シリコン層３３と導電層（シリサイド層）３６との界面抵抗が、大きくなる。
【０１２６】
それゆえ、一般的な抵抗変化メモリのように、リンのみをドナー不純物として含むｎ型シリコン層が、非オーミック素子（例えば、ＰＩＮダイオード）に用いられた場合、シリコン層３３とシリサイド層３６との界面におけるリンの不純物濃度が低いため、界面抵抗が増大し、ダイオードのフォワード電流が低減する。
【０１２７】
一方、図１０に示されるように、ヒ素の不純物プロファイルＣ−１が示すように、ドナー型の不純物としてのヒ素は、界面（表面）に偏析する性質を有する。
【０１２８】
それゆえ、本実施形態の抵抗変化メモリにおいて、図９及び図１０に示されるように、シリコン層３３とシリサイド層３６との界面近傍に、リンとともにドナー不純物として添加されたヒ素４１が高濃度に偏析した偏析層３９が、形成される。
【０１２９】
本実施形態の抵抗変化メモリのように、非オーミック素子を構成するｎ型シリコン層３３が、ヒ素とリンとをドナー不純物として含むことによって、シリコン−シリサイド界面（表面）ＩＦにおけるリン４２の不純物濃度が低下しても、ヒ素４１がその界面ＩＦに偏析している。これによって、本実施形態の抵抗変化メモリを構成する非オーミック素子３０は、界面不純物濃度ＮＤの低下を抑制でき、界面抵抗ρＩＦの増加を抑制できる。
【０１３０】
したがって、本実施形態の抵抗変化メモリにおいて、非オーミック素子（ｐｉｎダイオード）３０は、セルユニットのセット／リセット動作の際、抵抗変化膜２１の抵抗値を変化させるのに十分な大きさのフォワード電流を、メモリ素子２０に供給できる。
【０１３１】
尚、界面抵抗の増加を抑制するために、ヒ素の不純物濃度は、１×１０２０atoms/cm3以上であることが好ましい。さらに、ヒ素の不純物濃度を高くすることで、界面抵抗を低下することができるのは、もちろんである。
【０１３２】
但し、ヒ素は、界面ＩＦに偏析する性質を有する反面、シリコン層３３内の全体に拡散しにくい性質を有する。そのため、ヒ素のみをドナー不純物として含むｎ型シリコン層は、ｎ型シリコン層３３内の上部から底部に向かってなだらかに広く分布する不純物濃度プロファイルに比較して、空乏層幅が短くなるため、セルユニットの寄生容量が大きくなる。
【０１３３】
これに対して、本実施形態の抵抗変化メモリにおいて、図１０に示されるように、ヒ素の不純物濃度に比較して、リンの不純物濃度プロファイルが、ｎ型シリコン層３３内の上部から底部に向かってなだらかに広く分布するプロファイルを有することによって、ｎ型シリコン層の寄生容量が大きくなるのを、抑制する。
【０１３４】
つまり、本実施形態では、リンが、ヒ素とともにｎ型シリコン層にドーピングされているため、ｎ型シリコン層３３に対するヒ素４１の拡散性が低くとも、リン４２がｎ型シリコン層３３の全体に拡散することによって、ｎ型シリコン層の空乏化に起因する寄生容量を小さくできる。この結果として、セルユニットの空乏化に起因するメモリの動作遅延は、抑制される。
【０１３５】
尚、リンはシリコン層内で拡散しやすいため、ｐｉｎダイオードのように、ｎ型シリコン層３３がｉ型シリコン層３２と接触している場合、リンがｉ型シリコン層３２まで拡散することがある。リンがｉ型シリコン層３２に拡散した場合、ｉ型シリコン層３２の実質的な膜厚は低下し、ｐｉｎダイオードの順バイアス特性／逆バイアス特性が劣化する。そのため、所定の特性を得るためには、リンの拡散長を考慮して、ｉ型シリコン層３２の膜厚を厚くする必要がある。シリコン層内におけるリンの拡散長は、リンの不純物濃度に依存する。  
それゆえ、リンのドーピングによってｎ型シリコン層内の空乏化を抑制するのとともに、リンのｉ型シリコンに対する拡散を抑制するには、リンの不純物濃度の最大値が、ヒ素の不純物濃度の最大値以下であることが好ましく、さらには、リンの不純物濃度の最大値が、１×１０１９atoms/cm3以上、１×１０２０atoms/cm3以下の範囲内であることが、より好ましい。
【０１３６】
本実施形態の抵抗変化メモリのように、非オーミック素子３０を構成するｎ型シリコン層３３が、ヒ素及びリンの２種類のドナー不純物を含むことによって、導電層（例えば、シリサイド層）３６とｎ型シリコン層３３との界面に生じる界面抵抗を低減でき、且つ、ｎ型シリコン層３３の空乏化に起因する寄生容量を低減できる。
【０１３７】
したがって、本実施形態の抵抗変化メモリにおいて、セルユニットが含む非オーミック素子（例えば、ｐｉｎダイオード）３０の順バイアス特性及び逆バイアス特性の劣化は、抑制される。
【０１３８】
尚、本発明の実施形態において、ｐｉｎダイオードを用いて、本実施形態の非オーミック素子の構造について説明したが、ｎ型シリコン層３３とシリサイド層３６（３５）とが接合した構造の非オーミック素子であれば、ｐｎダイオードやＭＩＳダイオードでも、上述の効果が得られるのは、もちろんである。
【０１３９】
以上のように、本発明の実施形態に係る抵抗変化メモリによれば、素子特性の劣化を低減できる。
【０１４０】
（２）  製造方法  
図１１Ａ乃至図１１Ｇを用いて、本発明の実施形態の抵抗変化メモリの製造方法について説明する。尚、本製造方法において、形成されるセルユニットの構造は、メモリ素子が非オーミック素子上に積層された場合を例示するが、本製造方法は、その構造に限定されない。
【０１４１】
図１１Ａは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。尚、図１１Ａの工程において、メモリセルアレイの第１方向に沿う断面構造は、図１１Ａと同じになっている。
【０１４２】
図１１Ａに示されるように、配線となる導電層６０Ｘが、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法が用いられて、基板（例えば、層間絶縁膜）１１上に、堆積される。
【０１４３】
導電層６０Ｘ上に、セルユニットの整流素子（非オーミック素子）を形成するための複数の層が、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法を用いて、順次堆積される。導電層６０Ｘは、シリサイド、金属、又は、導電性の金属化合物、これらの積層膜から構成される。
【０１４４】
配線としての導電層６０Ｘ上に、素子の電極としての導電層３５Ｘが形成される。導電層３５Ｘには、シリサイド又は導電性の金属化合物が用いられる。
【０１４５】
例えば、非オーミック素子がＰＩＮダイオードの場合、３つの半導体層３１Ｘ，３２Ｘ，３３Ｘが、導電層３５Ｘ上に積層される。半導体層３１Ｘ，３２Ｘ，３３Ｘは、例えば、シリコン層である。但し、シリコン層など、非オーミック素子を構成する層の数は、図８に示される構造に応じて、異なる。
【０１４６】
図１１Ａに示されるように、導電層３５Ｘ上に、ｐ型シリコン層３１Ｘが、例えば、ＣＶＤ法を用いて、堆積される。例えば、ｐ型シリコン層３１Ｘは、ボロン（Ｂ）がドーピングされたアモルファスシリコン層であり、その膜厚は、３ｎｍ〜３０ｎｍ程度である。ボロンは、ｐ型シリコン層３１Ｘの堆積時に、ｉｎ−ｓｉｔｕでシリコン層３１Ｘ内にドーピングされてもよいし、シリコン層３１Ｘの堆積後に、イオン注入法によって、シリコン層３１Ｘ内にドーピングされてもよい。
【０１４７】
真性シリコン層（ｉ型シリコン層）３２Ｘが、ｐ型シリコン層３１Ｘ上に、堆積される。ｉ型シリコン層３２Ｘは、アモルファスシリコン層であり、その膜厚は、６０ｎｍ〜１２０ｎｍ程度である。
【０１４８】
ｎ型シリコン層３３Ｘは、ｉ型シリコン層３２Ｘ上に形成される。ｎ型シリコン層３１Ｘは、その堆積時、リン（Ｐ）がドーピングされたアモルファスシリコン層であり、その膜厚は、３ｎｍ〜３０ｎｍ程度である。
【０１４９】
リンは、ｎ型シリコン層３３Ｘの堆積時に、ｉｎ−ｓｉｔｕでシリコン層３１Ｘ内にドーピングされてもよいし、イオン注入法によって、シリコン層３３Ｘの堆積後に、シリコン層３３Ｘ内にドーピングされてもよい。ｎ型シリコン層３３Ｘ内におけるドーピングされたリンの不純物濃度は、例えば、１×１０１９atoms/cm3以上、１×１０２０atoms/cm3以下の範囲内である。この範囲内にリンの不純物濃度が設定されることで、電圧印加時のｎ型シリコン層３３の空乏化、及び、ｉ型シリコン層３２Ｘ内に対するリンの拡散が抑制される。
【０１５０】
リンがドーピングされたｎ型シリコン層３３Ｘが堆積された後、ヒ素が、例えば、イオン注入法によって、ｎ型シリコン層３３Ｘ内に、ドーピングされる。ｎ型シリコン層３３Ｘ内におけるドーピングされたリンの不純物濃度は、例えば、１×１０２０atoms/cm3以上である。
【０１５１】
ヒ素がｎ型シリコン層３１Ｘ内にドーピングされた後、ｎ型シリコン層３１Ｘ、ｉ型シリコン層３２Ｘ及びｐ型シリコン層３３Ｘに対して、５００℃から７５０℃程度の加熱処理が施され、アモルファスシリコンの結晶化が実行される。結晶化のための加熱処理には、例えば、ＲＴＡ（Rapid Thermal Annealing）法が、用いられる。
【０１５２】
ＰＩＮダイオードを構成する３つの層の積層順序は、セルユニットが図１０のａ〜ｐに示される回路構成のうち、どの構成を有するかによって適宜変更される。
【０１５３】
尚、２つの導電層６０Ｘ，３５Ｘ間、又は、導電層３５Ｘとシリコン層３１Ｘとの間に、拡散防止層、接着層、高濃度不純物層（偏析層）が形成されてもよい。
【０１５４】
図１１Ｂは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
【０１５５】
図１１Ｂに示されるように、ｎ型シリコン層３３Ｘと金属層（図示せず）との加熱による化学反応（シリサイド反応）により、ｎ型シリコン層３３Ｘ上に、シリサイド層３６Ｘが形成される。シリサイド層３６Ｘを形成するための金属層は、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）などから選択された少なくとも１種類の金属元素を含む。それゆえ、形成されたシリサイド層３６Ｘは、これらの金属元素のうち、少なくとも1種類を含む。シリサイド層３６Ｘが形成された後、シリコン層３３と反応しなかった金属層は、例えば、ウェットエッチングによって除去される。
【０１５６】
シリサイド層３６Ｘとｎ型シリコン層３９との界面には、ヒ素が高濃度に偏析した偏析層３９Ｘが形成される。
【０１５７】
シリサイド層３６Ｘがｎ型シリコン層３３Ｘ上に形成された後において、ｎ型シリコン層３３Ｘ内におけるリン及びヒ素の不純物濃度プロファイルは、図１０に示すようになる。
【０１５８】
つまり、ヒ素は、シリサイド層３６Ｘとｎ型シリコン層３３Ｘとの界面近傍に偏析し、ヒ素の不純物濃度は、その界面近傍で、最高値を示す。  
一方、リンは、ｎ型シリコン層３３Ｘ内の全体になだらかに拡散し、リンの不純物濃度は、シリサイド層３６Ｘとｎ型シリコン層３３Ｘとの界面よりｎ型シリコン層３３Ｘの底部側で、最高値を示す。例えば、リンの不純物濃度の最高値は、ヒ素の不純物濃度の最高値以下になっている。
【０１５９】
これによって、リンがシリコン層表面から外部に拡散しても、ヒ素がシリコン層３３とシリサイド層３５との界面に偏析するため、ｎ型シリコン層３３の界面不純物濃度の低下は、防止される。
【０１６０】
図１１Ｃは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
【０１６１】
図１１Ｃに示されるように、メモリ素子の構成部材として、第１の電極層２５Ｘ、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、シリサイド層３９Ｘ上に順次堆積される。
【０１６２】
電極層２５Ｘ，２６Ｘは、例えば、ＣＶＤ法又はスパッタ法を用いて、形成される。抵抗変化膜２６Ｘは、例えば、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal-Organic CVD）法などが用いられて、形成される。
【０１６３】
電極層２５Ｘ，２６Ｘ及び抵抗変化膜２１Ｘの材料は、抵抗変化膜２５Ｘの抵抗値が可逆的に変化し、かつ、抵抗変化膜２５Ｘの変化した抵抗値が、エネルギーが与えられるまで不揮発に維持される材料の組み合わせに基づいて、選択される。
【０１６４】
但し、抵抗変化膜２５Ｘ自体が、外部から与えられたエネルギー（例えば、電圧又は熱）によって、抵抗値が可逆的に変化し、且つ、抵抗値が変化した状態を不揮発に維持する材料であれば、電極層２５Ｘ，２６Ｘの材料は限定されない。
【０１６５】
抵抗変化膜２６Ｘは、上述したように、金属酸化物、金属化合物、又は、有機物などが用いられる。
【０１６６】
尚、電極層２５Ｘとシリサイド層３６Ｘとの間に、拡散防止層や接着層が設けられてもよい。
【０１６７】
図１１Ｄは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
【０１６８】
図１１Ｄに示されるように、電極層２６Ｙ上に、所定の形状を有するマスク（図示せず）が形成される。マスクは、例えば、タングステン（Ｗ）を用いて、形成される。
【０１６９】
そして、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いたエッチングによって、マスクの下方の各層が、順次加工される。
【０１７０】
エッチングによって、電極層２５Ｙ，２６Ｙ、抵抗変化膜２１Ｙ、導電層３５Ｙ，３６Ｙ及び各シリコン層３１Ｙ，３２Ｙ，３３Ｙは、マスクの形状に応じて加工され、セルユニット毎に第２方向に所定の間隔を有して分割される。
【０１７１】
これによって、基板１１上に、積層体１００が形成される。形成された積層体１００は、第１方向に延在する。
【０１７２】
積層体が形成されるのと同時に、基板１１上の導電層が加工され、基板１１上に、第２方向に延在する配線６０が形成される。配線６０は、ビット線又はワード線として用いられる。
【０１７３】
この後、層間絶縁膜６９が、例えば、ＣＶＤ法や塗布法によって、隣接する積層体１００間に埋め込まれる。
【０１７４】
尚、マスクが金属からなる場合、そのマスクを剥離せずに、電極層２６Ｙ上に残存させてもよい。
【０１７５】
この工程において、積層体１００を第１方向に分割する加工及び第２方向に延在する配線を形成する工程を行って、図２に示される第１のメモリセルアレイＭ１を形成してもよい。但し、クロスポイント型メモリセルアレイにおいて、図１１Ｄに示される工程の直後に、積層体１００を第１の方向に分割して、セルユニット（メモリセルアレイ）を形成する工程を行わずに、以下の図１１Ｅ乃至図１１Ｇに示される製造工程を用いて、セルユニット及びメモリセルアレイを形成することが好ましい。
【０１７６】
図１１Ｅは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。図１１Ｆは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。
【０１７７】
図１１Ｅ及び図１１Ｆに示されるように、第１方向に延在する積層体１００及び層間絶縁膜６９上に、第２の配線となる導電層６５Ｘが、堆積される。そして、第２のメモリセルアレイのセルユニットを構成するための各層が、導電層６５Ｘ上に、順次堆積される。
【０１７８】
導電層６５Ｘ上に堆積される層の積層順序は、１つの配線（導電層６５Ｘ）を挟んでスタックされた２つのセルユニットが、図４のａ〜ｐに示される接続関係のうち、いずれの接続関係を有するかによって、異なる。
【０１７９】
ここでは、説明の簡単化のため、図４のｄに示される接続関係を有する場合について、述べる。つまり、図１１Ｅ及び図１１Ｆに示される例では、導電層６５Ｘ上に積層される各層３５Ｘ’、３１Ｘ’，３２Ｘ’，３３Ｘ’，３６Ｘ’，２５Ｘ’，２１Ｘ’，２６Ｘ’の積層順序は、積層体１００を構成する各層の積層順序と同じである。導電層６５Ｘ上に積層される各層は、積層体１００を構成する各層と同じ製造工程によって、形成される。
【０１８０】
図１１Ｇは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。
【０１８１】
配線６０に対するエッチング選択比を確保し、フォトリソグラフィ技術及びＲＩＥ法によって、図１１Ｅ及び図１１Ｆに示される各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３６Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３５Ｘ’，６５Ｘ及びその下方に位置する配線６０上の積層体１００が加工される。  
これによって、各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３６Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３５Ｘ’，６５Ｘが、第１方向に分割される。その下方において、第１方向に延在していた積層体１００は、セルユニット毎に第１方向に所定の間隔を有して分割される。
【０１８２】
それゆえ、図１１Ｇに示されるように、第２方向に延在する配線６５が形成され、第１方向に延在する配線６０と第２方向に延在する配線６５との間に、セルユニットＣＵ１が形成される。第１及び第２の配線６０，６５は、一方がビット線として用いられ、他方がワード線として用いられる。
【０１８３】
セルユニットＣＵ１において、非オーミック素子（例えば、ＰＩＮダイオード）３０は、その素子を構成するｎ型シリコン層３３内に、ヒ素とリンとをドナー不純物として含んでいる。そして、シリサイド層３６とｎ型シリコン層３３との間に、ヒ素の偏析層３９が形成される。非オーミック素子３０の上部の導電層３６上に、セルユニットＣＵ１のメモリ素子２０が形成される。
【０１８４】
また、エッチングは上層から順次実行されるため、積層体１００’が配線６５を挟んで、セルユニットＣＵ１上に形成される。積層体１００’は、配線６５と同様に、第１方向に分割されている。
【０１８５】
図１１Ｇに示される工程において、セルユニットＣＵ１の第２方向に沿う断面構造は、図１１Ｄに示される断面構造と同じになっており、積層体１００’は、第２方向に延在している。クロスポイント型メモリセルアレイにおいて、積層体１００’は、積層体１００’の第２方向に対する加工が実行されることによって、１層目のメモリセルアレイの上層（２層目）のメモリセルアレイＭ２のセルユニットＣＵ２になる。
【０１８６】
第１方向に隣接するセルユニットＣＵ１間、第１方向に隣接する積層体１００’間に、層間絶縁膜が埋め込まれる。
【０１８７】
ここで、積層体１００’上に、メモリセルアレイがさらに設けられる場合、図１１Ｅ乃至図１１Ｇに示される工程と同様の工程が、メモリセルアレイの積層数が所定の数になるまで、繰り返し実行される。
【０１８８】
尚、アモルファスシリコンをポリシリコンへ結晶化させるための加熱処理は、各層（メモリセルアレイ）ごとに行わずに、所定の積層数のメモリセルアレイが形成されてから、１度の加熱処理によって、実行されてもよい。
【０１８９】
図１１Ｅ乃至図１１Ｇに示されるように、基板１１上に、１層目のメモリセルアレイに対する加工と２層目のメモリセルアレイに対する加工が同時に行われる。
【０１９０】
このように、上層のメモリセルアレイを形成するための加工と下層のメモリセルアレイを加工するための工程が共通化されることによって、クロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程が、各層（各配線レベル）のメモリセルアレイ毎に第１方向及び第２方向に対する加工を行う場合に比較して、簡便になり、且つ、その製造コストが削減される。
【０１９１】
なお、図１１Ｂに示す工程において、シリコン層とシリサイド反応しなかった金属層を除去せずに、その金属層が、メモリ素子の第１の電極層として用いられてもよい。例えば、図１１Ｈに示すように、ｎ型シリコン層３３Ｘと金属層２５ＸＸとのシリサイド反応により、ｎ型シリコン層３３Ｘ上に、シリサイド層３６Ｘが形成される。この後、シリサイド反応しなかった金属層２５ＸＸを除去せずに、図１１Ｃに示すように、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、金属層２５ＸＸ上に順次堆積される。この結果として、金属層２５ＸＸが第１の電極層として用いることができ、抵抗変化メモリの製造工程を簡略化できる。
【０１９２】
以上の工程によって、本実施形態に係る抵抗変化メモリが作製される。
【０１９３】
本発明の実施形態の抵抗変化メモリの製造方法において、非オーミック素子（例えば、ｐｉｎダイオード）３０が有するｎ型シリコン層３３に、ヒ素とリンがドナー不純物としてドーピングされる。セルユニットＣＵ１を構成する非オーミック素子３０とメモリ素子２０との間に、導電層３６が形成され、ｎ型シリコン層３３と導電層３６との間に界面が生じている。
【０１９４】
本実施形態の抵抗変化メモリの製造方法において、ｎ型シリコン層３３と導電層（シリサイド層）３６との界面に、ヒ素の偏析層３９が形成され、ｎ型シリコン層３３の界面不純物濃度の低下の抑制、さらには、ｎ型シリコン層３３の界面不純物濃度を増加できる。
【０１９５】
それゆえ、図１１Ａ乃至図１１Ｄに示される製造方法によって、ｎ型シリコン層３３とシリサイド層３６との界面抵抗が小さい非オーミック素子３０が、形成される。
【０１９６】
したがって、本実施形態の抵抗変化メモリの製造方法は、大きいフォワード電流をメモリ素子に出力できる非オーミック素子（例えば、ｐｉｎダイオード）３０を形成できる。
【０１９７】
また、ｎ型シリコン層３３とシリサイド層３６との界面からｎ型シリコン層３３の底部側（第３方向において下方）において、その非オーミック素子３０を構成するｎ型シリコン層３３は、シリコン層３３内部のリンの不純物濃度プロファイルが、ヒ素の不純物濃度プロファイルに比較して、なだらかになっている。そのため、シリコン層の空乏化が生じにくい。
【０１９８】
そのため、本実施形態の抵抗変化メモリの製造方法は、セルユニットの寄生容量の増加を抑制できる非オーミック素子を形成できる。その結果として、セルユニットの寄生容量に起因する動作遅延は、抑制される。
【０１９９】
したがって、本発明の実施形態に係る抵抗変化メモリの製造方法によれば、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０２００】
（３）  動作  
図１２を用いて、本発明の実施形態の抵抗変化メモリの動作について説明する。
【０２０１】
図１２は、２つのメモリセルアレイを示している。
【０２０２】
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。セルユニットＣＵ１，ＣＵ２内のメモリ素子及び非オーミック素子（例えば、整流素子）の接続関係は、図４のｄに相当する。
【０２０３】
Ａ.  セット動作  
まず、メモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して書き込み（セット）動作を行う場合について説明する。
【０２０４】
選択セルユニットＣＵ２-selの初期状態は、消去（リセット）状態である。  
また、例えば、リセット状態を高抵抗状態（１００ｋΩ〜１ＭΩ）とし、セット状態を低抵抗状態（１ｋΩ〜１０ｋΩ）とする。
【０２０５】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ３（ｊ）が低電位側の電源電位Ｖｓｓに接続される。
【０２０６】
また、基板側から３番目の配線のうち、選択された配線Ｌ３（ｊ）以外の残りの非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の残りの非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０２０７】
さらに、基板側から１番目の非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０２０８】
この時、選択セルユニットＣＵ２-sel内の非オーミック素子（例えば、ｐｉｎダイオード）には、順バイアスが印加される。そのため、定電流源からのセット電流Ｉ-setは選択セルユニットＣＵ２-selに流れ、選択セルユニットＣＵ２-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【０２０９】
ここで、セット動作時において、選択セルユニットＣＵ２-sel内のメモリ素子に、例えば、３Ｖ〜６Ｖの電圧が１０ｎｓ〜１００ｎｓ程度の期間（パルス幅）、印加される。そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流値は、例えば、１０ｎＡ程度で、その電流密度は、１×１０５〜１×１０７Ａ/ｃｍ２の範囲内の値にされる。
【０２１０】
一方、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）には、逆バイアスが印加される。
【０２１１】
同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）には、逆バイアスが印加される。
【０２１２】
尚、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ３（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
【０２１３】
Ｂ.  リセット動作  
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ２-selに対して消去（リセット）動作を行う場合について説明する。
【０２１４】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ３（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【０２１５】
また、基板側から３番目の配線のうち、選択された配線Ｌ３（ｊ）以外の残りの非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０２１６】
さらに、基板側から１番目の非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０２１７】
この時、選択セルユニットＣＵ２-sel内の非オーミック素子（例えば、ｐｉｎダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ２-selに流れ、選択セルユニットＣＵ２-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【０２１８】
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、０．５Ｖ〜３Ｖの電圧が２００ｎｓ〜１μｓ程度の期間（パルス幅）、印加される。そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流値は、１μＡ〜１００μＡ程度であり、電流密度としては、１×１０３〜１×１０６Ａ/ｃｍ2の範囲内の値にされる。
【０２１９】
一方、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）には、逆バイアスが印加される。
【０２２０】
同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０２２１】
選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ３（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
【０２２２】
尚、セット電流Ｉ-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット／リセット動作が、電流／電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、異なる。それらを生成するために選択セルユニットＣＵ１-sel内のメモリ素子に印加する電圧値／期間（パルス幅）は、メモリ素子を構成する材料に依存する。
【０２２３】
Ｃ.  読み出し動作  
次に、メモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して読み出し動作を行う場合について説明する。
【０２２４】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ３（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【０２２５】
また、基板側から３番目の配線のうち、選択された配線Ｌ３（ｊ）以外の残りの非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の残りの非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０２２６】
さらに、基板側から１番目の非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０２２７】
この時、選択セルユニットＣＵ２-sel内の非オーミック素子（例えば、ｐｉｎダイオード）には、順バイアスが印加される。そのため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ２-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
【０２２８】
したがって、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
【０２２９】
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に、設定される。
【０２３０】
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ｐｉｎダイオード）には、逆バイアスが印加される。
【０２３１】
また、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）にも、逆バイアスが印加される。
【０２３２】
また、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ３（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の非オーミック素子（ｐｉｎダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
【０２３３】
以上のように、抵抗変化メモリのセット／リセット動作、及び読み出し動作が実行される。
【０２３４】
セルユニット内の非オーミック素子、例えば、ｐｉｎダイオードには、順バイアス電流が印加されたときの電流が大きく、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
【０２３５】
本発明の実施形態に係る抵抗変化メモリにおいて、図７に示されるように、セルユニットＣＵは、メモリ素子２０と非オーミック素子３０から構成され、メモリ素子２０は、非オーミック素子の一端に設けられた導電層（例えば、シリサイド層）３６を介して、非オーミック素子３０に接続される。
【０２３６】
そして、図９に示されるように、セルユニットＣＵを構成する非オーミック素子３０は、ｎ型シリコン層３３を有し、そのｎ型シリコン層３３は、ヒ素（Ａｓ）４１とリン（Ｐ）４２とをドナー不純物として含んでいる。
【０２３７】
導電層（例えば、シリサイド層）３６は、ｎ型シリコン層３３上に設けられ、ｎ型シリコン層３３と導電層３６との間には、界面が形成される。
【０２３８】
リン４２はシリコン表面から外部へ拡散しやすいため、シリコン層３３とシリサイド層３６との界面ＩＦにおけるリンの不純物濃度は、シリコン層３３内部のリンの不純物濃度に比較して、低くなっている。
【０２３９】
しかし、リン４２とともにｎ型シリコン層３３内にドーピングされたヒ素４１が、シリコン層３３とシリサイド層３６との界面に偏析する性質を有するため、シリコン層３３とシリサイド層３６との界面ＩＦにおけるヒ素の不純物濃度は、リンの不純物濃度より高くなる。
【０２４０】
そのため、本実施形態において、ｎ型シリコン層３３の界面不純物濃度は低下せず、シリサイド層３６とｎ型シリコン層３３との間の界面抵抗の増加を抑制でき、さらには、界面不純物濃度が十分高ければ、界面抵抗を低減できる。
【０２４１】
その結果として、本実施形態の抵抗変化メモリに用いられる非オーミック素子３０は、ある順バイアス電圧に対するフォワード電流の上限値を向上でき、非オーミック素子３０のフォワード電流を大きくできる。したがって、本実施形態の抵抗変化メモリに用いられる非オーミック素子３０は、セルユニットの動作時、メモリ素子２０に、その抵抗値を変化させるのに十分な大きさのフォワード電流を供給できる。
【０２４２】
また、図１０に示されるように、ｎ型シリコン層３３内において、リンが、ヒ素に比較して、界面近傍及びｎ型シリコン層３３内部でなだらかな不純物濃度プロフィルで拡散しているため、ヒ素が界面に偏析していても、ｎ型シリコン層３３内部の空乏化は生じない。そのため、本実施形態の抵抗変化メモリにおいて、セルユニットの寄生容量が増大するのを抑制でき、寄生容量に起因する動作の遅延は、抑制される。
【０２４３】
したがって、本発明の実施形態に係る抵抗変化メモリによれば、素子特性の劣化を抑制できる。
【０２４４】
［補足例］  
ここでは、本発明の実施形態の抵抗変化メモリの補足例について、述べる。
【０２４５】
上述のように、メモリ素子と非オーミック素子（ｐｉｎダイオード）の接続関係に応じて、ｐｉｎダイオードのｎ型シリコン層とｐ型シリコン層の上下関係は、変わる。
【０２４６】
それゆえ、図９に示される例とは反対に、ｎ型シリコン層が、ｐ型シリコン層の下方（図９の導電層３５側）に設けられる場合がある。
【０２４７】
この場合、ｎ型シリコン層上に、ｉ型シリコン層が積層され、ｎ型シリコン層の上面とｉ型シリコン層の底面との間に、界面が形成される。
【０２４８】
ｎ型シリコン層が含むリンの外部への拡散は、ｎ型シリコン層の上面で生じる。そのため、ｎ型シリコン層とｉ型シリコン層との界面で、ｎ型シリコン層が含むリンの不純物濃度が低下する。
【０２４９】
ここで、ｎ型シリコン層とｉ型シリコン層との接合は、半導体−半導体接合であるため、ｎ型シリコン層の上面における界面不純物濃度の低下及びそれに起因する界面抵抗の増加は、ｎ型シリコン層とシリサイド層との接合に比較して、非オーミック素子の特性（例えば、フォワード電流）に大きな影響を及ぼさない。
【０２５０】
但し、ｎ型シリコン層の底部と下側の導電層の上面との間に界面が形成される。この界面は、シリコンと金属（金属化合物）又はシリサイドとの接合であるため、界面抵抗が小さいことが望ましい。
【０２５１】
それゆえ、ｎ型シリコン層が、ｉ型シリコン層の下側に設けられる場合においても、本実施形態のように、ｎ型シリコン層にリンとともにヒ素をドナー不純物として添加することによって、ヒ素をｎ型シリコン層の底部と下側の導電層との界面に偏析させ、ｎ型シリコン層と下側の導電層との間の界面抵抗を低減することは、有効である。
【０２５２】
また、ｎ型シリコン層が、ｉ型シリコン層の下側に設けられる場合において、リンの外部拡散に起因して、ｎ型シリコン層の上面側にシリコン層の空乏化が発生することに対して、ｎ型シリコン層の上面側に対するヒ素の添加は、本実施形態の抵抗変化メモリにおいて、有効である。
【０２５３】
したがって、ｎ型シリコン層の底部が導電層と界面を形成する場合においても、ヒ素とリンとをドナー不純物としてｎ型シリコン層に添加することによって、抵抗変化メモリの素子特性の劣化を抑制できる。
【０２５４】
［その他］
尚、本発明の実施形態において、２つのドナー不純物を含む半導体層として、シリコン層を例示して、説明した。
【０２５５】
但し、本発明の実施形態において、非オーミック素子に用いられ、２以上のドナー不純物を含む半導体層は、シリコン以外の材料であってもよい。つまり、ヒ素のように、界面に偏析する傾向を有する不純物と、リンのように、内部／外部拡散する傾向を有する不純物と、を含む半導体層から構成される非オーミック素子にも適用できる。
【０２５６】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０２５７】
１：抵抗変化メモリ、２：メモリセルアレイ、ＣＵ，ＣＵ１，ＣＵ２：セルユニット、２０：メモリ素子、３０：非オーミック素子、３１：ｐ型シリコン層、３２：真性シリコン層、３３：ｎ型シリコン層、３９：偏析層、４１：第１の元素、４２：第２の元素、３６：シリサイド層。
【図１】
0005558085.tif 000002
【図２】
0005558085.tif 000003
【図３】
0005558085.tif 000004
【図４】
0005558085.tif 000005
【図５Ａ】
0005558085.tif 000006
【図５Ｂ】
0005558085.tif 000007
【図６】
0005558085.tif 000008
【図７】
0005558085.tif 000009
【図８】
0005558085.tif 000010
【図９】
0005558085.tif 000011
【図１０】
0005558085.tif 000012
【図１１Ａ】
0005558085.tif 000013
【図１１Ｂ】
0005558085.tif 000014
【図１１Ｃ】
0005558085.tif 000015
【図１１Ｄ】
0005558085.tif 000016
【図１１Ｅ】
0005558085.tif 000017
【図１１Ｆ】
0005558085.tif 000018
【図１１Ｇ】
0005558085.tif 000019
【図１１Ｈ】
0005558085.tif 000020
【図１２】
0005558085.tif 000021