(57)【特許請求の範囲】
【請求項１】
コンピュータのメモリ制御部に接続され、半導体メモリおよび、特定データを記憶する不揮発性メモリを搭載し、上記メモリ制御部の動作モードに対応して、上記半導体メモリへのアドレスを変更するメモリモジュールであって、
上記半導体メモリに第１供給電圧を供給するための第１電源端子と、
上記不揮発性メモリに第２供給電圧を供給するための第２電源端子と、
上記半導体メモリおよび上記不揮発性メモリに対してアクセスしてデータを受け渡しするデータ端子と、
上記データ端子に接続され、上記動作モードに対応して上記半導体メモリへのアドレスを生成するアドレス生成回路と、
上記データ端子に接続され、上記不揮発性メモリに記憶されている選別データに基づいて、複数の特定データを選択的に読み込む初期化処理により上記動作モードを設定する動作モード設定部と、
上記第１および第２電源端子に接続され、第１または第２供給電圧から生成された駆動電圧を、上記動作モード設定部および上記不揮発性メモリに供給する電源供給部と、
を備え、
上記電源供給部は、上記第１電源端子からの第１供給電圧を上記第２電源端子からの第２供給電圧より優先的に使用する
メモリモジュール。
【請求項２】
請求項１に記載のメモリモジュールにおいて、
上記不揮発性メモリは、上記特定データをそれぞれ読み書き可能である複数の記憶部を有し、
さらに、上記複数の記憶部とデータ端子との間に介在するスイッチ回路を備え、上記スイッチ回路は、上記動作モード設定部からの切替信号により、上記複数の記憶部を択一的にアクセス可能とするように構成されているメモリモジュール。
【請求項３】
請求項２に記載のメモリモジュールにおいて、
上記不揮発性メモリは、クロック信号と、データ信号とによりアクセス可能である記憶部であり、上記スイッチ回路は、少なくともクロック信号の切り替えを行なうように構成したメモリモジュール。
【請求項４】
請求項２または請求項３に記載のメモリモジュールにおいて、
上記複数の記憶部は、特定データを記憶している第１および第２記憶部と、上記選別データを記憶している第３記憶部とを備え、上記第３記憶部は、上記動作モード設定部に直接アクセス可能に接続されているメモリモジュール。
【請求項５】
請求項１に記載のメモリモジュールにおいて、
さらに、上記データ端子と上記動作モード設定部とで入出力される信号を、上記第１および第２供給電圧の電圧レベルに応じて変換する信号レベル変換部を備えているメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリおよび不揮発性メモリを搭載したメモリモジュールに関する。
【背景技術】
【０００２】
従来、複数の半導体メモリチップを基板に装着して配線し、コンピュータに接続するための接続端子を設けたメモリモジュールが普及している。このメモリモジュールに備えられるメモリには、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）がある。ＳＤＲＡＭでは、内部が複数のバンクに分割されており、各バンクは、それぞれ独立して動作可能となっている。ところで、メモリモジュールにおけるメモリの大容量化に伴い、メモリセルの数の増加に対応して、アクセス対象となるメモリセルを特定する必要があるが、コンピュータの仕様により認識できるアドレスが異なる場合がある。こうした課題に対応するために、メモリモジュールに、揮発性メモリであるＥＥＰＲＯＭ（Electric Erasable Programmable ROM）を搭載して、メモリ容量、データ幅、コントロールライン、スピード等の情報であるＳＰＤ（Serial Presence Detection）データ（以下、特定データという。）を予め記憶し、この特定データを用いて、全てのメモリのアクセス範囲をコンピュータの仕様に応じて切り替えることにより対応する技術が知られている（特許文献１）。
【０００３】
しかし、上記特許文献１に記載された技術によっても、メモリモジュールを正常に動作させることができない場合があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−９２２６１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来の技術の問題点を解決することを踏まえ、すべてのメモリセルにアクセス可能にするとともに、正常に動作させることができるメモリモジュールを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
本発明の第１の形態は、コンピュータのメモリ制御部に接続され、半導体メモリおよび、特定データを記憶する不揮発性メモリを搭載し、上記メモリ制御部の動作モードに対応して、上記半導体メモリへのアドレスを変更するメモリモジュールであって、
上記半導体メモリに第１供給電圧を供給するための第１電源端子と、
上記不揮発性メモリに第２供給電圧を供給するための第２電源端子と、
上記半導体メモリおよび上記不揮発性メモリに対してアクセスしてデータを受け渡しするデータ端子と、
上記データ端子に接続され、上記動作モードに対応して上記半導体メモリへのアドレスを生成するアドレス生成回路と、
上記データ端子に接続され、上記不揮発性メモリに記憶されている選別データに基づいて、複数の特定データを選択的に読み込む初期化処理により上記動作モードを設定する動作モード設定部と、
上記第１および第２電源端子に接続され、第１または第２供給電圧から生成された駆動電圧を、上記動作モード設定部および上記不揮発性メモリに供給する電源供給部と、
を備え、
上記電源供給部は、上記第１電源端子からの第１供給電圧を上記第２電源端子からの第２供給電圧より優先的に使用することを特徴とする。
【０００７】
［適用例１］
適用例１は、  コンピュータのメモリ制御部に接続され、半導体メモリおよび、特定データを記憶する不揮発性メモリを搭載し、上記メモリ制御部の動作モードに対応して、上記半導体メモリへのアドレスを変更するメモリモジュールであって、
上記半導体メモリに第１供給電圧を供給するための第１電源端子と、
上記不揮発性メモリに第２供給電圧を供給するための第２電源端子と、
上記半導体メモリおよび上記不揮発性メモリに対してアクセスしてデータを受け渡しするデータ端子と、
上記データ端子に接続され、上記動作モードに対応して上記半導体メモリへのアドレスを生成するアドレス生成回路と、
上記データ端子に接続され、上記不揮発性メモリに記憶されている選別データに基づいて、複数の特定データを選択的に読み込む初期化処理により上記動作モードを設定する動作モード設定部と、
上記第１および第２電源端子に接続され、第１または第２供給電圧から生成された駆動電圧を、上記動作モード設定部および上記不揮発性メモリに供給する電源供給部と、
を備えたことを特徴とする。
【０００８】
適用例１にかかるメモリモジュールは、コンピュータのメモリ制御部に接続され、コンピュータから電源が供給され、不揮発性メモリの特定データに基づいて、半導体メモリが駆動される。すなわち、メモリモジュールの電源供給部は、第１および第２電源端子に接続されている。電源供給部は、コンピュータ側から第１または第２電源端子を介して第１または第２供給電圧のいずれか一方の電源供給を受けると、動作モード設定部および不揮発性メモリに駆動電圧を供給する。動作モード設定部は、不揮発性メモリにアクセスして、半導体メモリの使用形態を判定する識別データにアクセスし、さらに、その判定結果に基づいて、特定データを選択的に読み込み、メモリ制御部に送る。コンピュータは、メモリ制御部を介して、半導体メモリへの使用が許可される。
【０００９】
このとき、電源供給部は、第１電源端子に電源が供給されていなくても、第２電源端子からの第２供給電圧を用い、また、第２電源端子に電源が供給されていなくても、第１電源端子からの供給電圧が用いてことで、動作モード設定部の初期化処理を実行することができる。よって、コンピュータの仕様により、第１電源端子への第１供給電圧が第２電源端子の第２供給電圧に遅れても、初期化処理を実行することができる。メモリモジュールの使用を可能にする。
【００１０】
［適用例２］
適用例２の電源供給部は、上記第１電源端子からの第１供給電圧を上記第２電源端子からの第２供給電圧より優先的に使用するように構成することができる。これにより、電源容量の大きい第１電源端子だけから給電するから、動作モード設定部を安定して動作させることができる。
【００１１】
［適用例３］
適用例３において、上記不揮発性メモリは、上記特定データをそれぞれ読み書き可能である複数の記憶部を有し、さらに、上記複数の記憶部とデータ端子との間に介在するスイッチ回路を備え、上記スイッチ回路は、上記動作モード設定部からの切替信号により、上記複数の記憶部を択一的にアクセス可能とするように構成することができる。
【００１２】
［適用例４］
適用例４において、上記不揮発性メモリは、クロック信号と、データ信号とによりアクセス可能である記憶部であり、上記スイッチ回路は、少なくともクロック信号の切り替えを行なうように構成することができる。
【００１３】
［適用例５］
適用例５において、上記複数の記憶部は、特定データを記憶している第１および第２記憶部と、上記選別データを記憶している第３記憶部とを備え、上記第３記憶部は、上記動作モード設定部に直接アクセス可能に接続されている構成をとることができる。
【００１４】
［適用例６］
さらに、適用例６のメモリモジュールは、上記データ端子と上記動作モード設定部とで入出力される信号を、上記第１および第２供給電圧の電圧レベルに応じて変換する信号レベル変換部を備えている構成をとることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例にかかるメモリモジュールを使用するコンピュータを説明する説明図である。
【図２】電源供給部の回路を説明する説明図である。
【図３】信号レベル変換部の回路を説明する説明図である。
【図４】動作モード設定部を説明する説明図である。
【図５】メモリ制御部の動作モードの検出方法を示す説明図である。
【図６】メモリモジュールの認識処理を説明するフローチャートである。
【図７】動作モード更新処理を説明するフローチャートである。
【図８】電源供給部の動作を説明する説明図である。
【図９】他の実施例にかかるメモリモジュールの要部を説明する説明図である。
【発明を実施するための形態】
【００１６】
（１）  メモリモジュールの概略構成
図１は本発明の一実施例にかかるメモリモジュールを使用するコンピュータを説明する説明図である。図１において、コンピュータ１０は、ＣＰＵなどを含む中央制御部１２と、中央制御部１２に接続されメモリ制御部１４とを有するコンピュータ本体１１と、メモリ制御部１４に接続されメモリスロットにセットされるメモリモジュール２０とを備えている。メモリモジュール２０は、制御回路２１と、半導体メモリ２２と、ＳＰＤデータを記憶するための不揮発性メモリ２３とを備えている。半導体メモリ２２は、８バンクに分割されたＳＲＡＭである。不揮発性メモリ２３は、ＥＥＰＲＯＭから構成された第１記憶部２３ａおよび第２記憶部２３ｂを備えている。第１記憶部２３ａには、第１特定データＳＰＤ１および選別データＳＰＤｓが記憶され、第２記憶部２３ｂには、第２特定データＳＰＤ２が記憶されている。ここで、第１特定データＳＰＤ１は、５１２メガビットのアドレスに分割してアクセスするバーチャルモードで半導体メモリ２２を動作させるデータを含んでおり、第２特定データＳＰＤ２は、１ギガビットの半導体メモリ２２のアドレス空間に対応して、メモリ制御部１４が全てのアドレスにアクセスするノーマルモードで半導体メモリ２２を動作させるためのデータを含んでいる。メモリ制御部１４は、制御回路２１の制御により、第１記憶部２３ａに記憶された選別データＳＰＤｓに基づいて、第１特定データＳＰＤ１または第２特定データＳＰＤ２を選択して、バーチャルモードまたはノーマルモードで半導体メモリ２２にアクセスすることで、メモリモジュール２０を使用する。
【００１７】
（２）  各部の構成
制御回路２１は、アドレス生成回路２４と、電源供給部２５と、信号レベル変換部２６と、動作モード設定部２７と、リセット部２８とを備えている。
アドレス生成回路２４は、メモリモジュール２０がメモリ制御部１４に接続されたときに、半導体メモリ２２の容量に応じて、メモリ制御部１４から出力される各アドレスと半導体メモリ２２に入力される各アドレスとのビット数の不整合を解消するためのアドレスを生成する回路である。すなわち、アドレス生成回路２４は、半導体メモリ２２（１ギガビット（６４メガワード×１６ビット）のＤＤＲ２ＳＤＲＡＭ）に対応していないメモリ制御部１４に接続されている場合であっても、半導体メモリ２２に対してアクセス対象となるメモリセルを特定するための各アドレスを作成する。
【００１８】
図２は電源供給部２５の回路を説明する説明図である。電源供給部２５は、コンピュータ１０の電源端子に接続された第１電源端子２５ａおよび第２電源端子２５ｂを備え、各端子に供給される第１供給電圧Ｖａ（ＳＤＲＡＭ用電源）および第２供給電圧Ｖｂ（ＳＰＤ用電源）を調整して、動作モード設定部２７および不揮発性メモリ２３に駆動電圧Ｖｄを出力する回路であり、逆流防止用のダイオード２５ｃと、昇圧部２５ｄと、降圧部２５ｅと、スイッチ２５ｆとを備えている。第１電源端子２５ａには、半導体メモリ２２用の１．７〜１．９Ｖが供給され、第２電源端子２５ｂには、不揮発性メモリ２３用の１．７〜３．６Ｖが供給されている。
【００１９】
電源供給部２５の動作を説明する。第１電源端子２５ａに１．７〜１．９Ｖが供給されると、その電圧は、ダイオード２５ｃを通ることで１．３〜１．６Ｖに低下するが、昇圧部２５ｄにより昇圧されることで１．７〜１．９Ｖに調圧される。一方、第２電源端子２５ｂに１．７〜３．６Ｖが供給されると、その電圧は、降圧部２５ｅにて１．３〜１．６Ｖに調圧され、スイッチ２５ｆを通り、さらに昇圧部２５ｄにより昇圧されて１．７〜１．９Ｖに調圧される。また、第２電源端子２５ｂから給電されている場合であって、第１電源端子２５ａからも電圧が供給された場合には、スイッチ２５ｆがオフになり、第２電源端子２５ｂからの給電を停止し、第１電源端子２５ａだけから給電する。これは、コンピュータ１０から供給される電源容量差によって電源を選択しているからである。すなわち、第２電源端子２５ｂは、不揮発性メモリ２３にアクセスするだけであり、数ｍＡと容量が小さい電力を供給するのに対して、第１電源端子２５ａは、半導体メモリ２２にアクセスするために、２〜３Ａと容量が大きい電力を供給することができ、第１電源端子２５ａからの電源を優先して、安定した動作を行なわせるためである。したがって、電源供給部２５は、いずれか一方の端子から電圧が供給されれば、駆動電圧Ｖｄが出力され、その供給電源は、第１電源端子２５ａ側が優先されることになる。
【００２０】
図３は信号レベル変換部２６の回路を説明する説明図である。信号レベル変換部２６は、コンピュータ本体１１側とメモリモジュール２０の不揮発性メモリ２３との信号レベルを、コンピュータ本体１１とメモリモジュール２０側との電圧レベルにそれぞれ整合させるためのレベル変換回路であり、いわゆるオープンドレイン式の回路である。信号レベル変換部２６は、ＳＣＬ（クロック信号）とＳＤＡ（データ信号）についてそれぞれ用いられているが、同じ回路であることから、ＳＤＡ（データ信号）の場合について説明する。信号レベル変換部２６は、トランジスタ素子２６ａおよびダイオード素子２６ｂからなるｎＭＯＳ型トランジスタと、バイアス用の抵抗とを備えている。トランジスタ素子２６ａは、ドレインＤ側がコンピュータ本体１１のデータ端子に接続され、ソースＳ側が動作モード設定部２７に接続されている。また、ソースＳ側は抵抗を介して電源供給部２５の出力側に接続され、ゲートＧ側は抵抗を介して電源供給部２５の出力側に接続され、ドレインＤ側は第２供給電圧Ｖｂに接続されている。
【００２１】
信号レベル変換部２６の動作を説明する。コンピュータ本体１１および動作モード設定部２７のデータ端子の電圧レベルが”Ｈ”の場合には、トランジスタ素子２６ａがオフとなり、ドレインＤおよびソースＳ側は、第２供給電圧Ｖｂおよび電源供給部２５の電源電圧に対応した電圧レベルの信号になる。
コンピュータ本体１１側のデータ端子が０Ｖで”Ｌ”になると、ダイオード素子２６ｂに電流が流れ、ソースＳの電圧が低下し、ダイオード素子２６ｂのゲートＧとソースＳ間の電圧Ｖｇｓが大きくなり、トランジスタ素子２６ａがオンになる。これにより、ドレインＤとソースＳが導通し、動作モード設定部２７側のデータ端子の電圧は、コンピュータ本体１１のデータ端子と同じ０Ｖで”Ｌ”となる。一方、動作モード設定部２７側が０Ｖで”Ｌ”となると、ゲートＧが１．７〜１．９Ｖ、ソースＳが０Ｖになり、トランジスタ素子２６ａがオンになる。これにより、ドレインＤとソースＳとが導通し、コンピュータ１０側のデータ端子は、コンピュータ本体１１側のデータ端子と同じ０Ｖで”Ｌ”となる。
【００２２】
図４は動作モード設定部２７を説明する説明図である。動作モード設定部２７は、不揮発性メモリ２３の第１記憶部２３ａの選別データＳＰＤｓに基づいて半導体メモリ２２のアクセスの方法を選択する機能を有し、動作モード検出部２７ａと、スイッチ制御部２７ｂとを備えている。
【００２３】
動作モード検出部２７ａは、メモリ制御部１４の動作モード（１Ｔ動作／２Ｔ動作）を検出するものである。ここで、１Ｔ動作は、比較的高速アクセス可能な動作モードであり、一方、２Ｔ動作は、比較的アクセス速度が遅い動作モードである。図５はメモリ制御部１４の動作モードの検出方法を示す説明図である。動作モード検出部２７ａは、クロック信号（ＣＬＫ）の立ち上がりエッジごとにチップセレクト信号（ＣＳ）、および、コマンドアドレス（ＲＡＳ，ＣＡＳ，ＷＥ）を、順次、取得して、３回分のコマンドアドレスを保持し、これらを、順次、比較することによって、メモリ制御部１４の動作モードを検出する。
【００２４】
すなわち、動作モード検出部２７ａは、図５（ａ）に示したように、取得したチップセレクト信号（ＣＳ）が“Ｌ”である時刻ｔ（０）において取得したコマンドアドレスが、前回、時刻ｔ（−１）において取得したコマンドアドレスと異なる場合に、メモリ制御部１４の動作モードが１Ｔ動作であるものと判定する。また、動作モード検出部２７ａは、図５（ｂ）に示したように、取得したチップセレクト信号（ＣＳ）が“Ｌ”である時刻ｔ（０）において取得したコマンドアドレスが、前回、時刻ｔ（−１）において取得したコマンドアドレスと等しく、かつ、前回、ｔ（−１）において取得したコマンドアドレスが、前々回、ｔ（−２）において取得したコマンドアドレスと異なる場合に、メモリ制御部１４の動作モードが２Ｔ動作であるものと判定する。
【００２５】
図１において、リセット部２８は、コンピュータ本体１１側からの電源供給により動作モード設定部２７にリセット信号を送り、動作モード設定部２７を起動するものである。
【００２６】
（３）  メモリモジュール２０の動作
図６はメモリモジュール２０の認識処理を説明するフローチャートである。図１に示すコンピュータ本体１１の電源をオンにすると、中央制御部１２、メモリ制御部１４、メモリモジュール２０の電源供給部２５を介してリセット部２８に電源が供給されると、リセット部２８は動作モード設定部２７にリセット信号を送り（ステップＳ１０２）、動作モード検出部２７ａのレジスタを初期化する（ステップＳ１０４）。続いて、図４に示す動作モード設定部２７は、第１記憶部２３ａに予め記憶されている選別データＳＰＤｓを読み込む。この選別データＳＰＤｓをレジスタに記憶するとともに、選別データＳＰＤｓにより、スイッチ２７ｃを切り替えることで動作モードを設定する（ステップＳ１０８）。これにより、初期化処理が終了する。この初期化処理の後に、コンピュータ本体１１のメモリ制御部１４は、スイッチ２７ｃの切り替え先により、不揮発性メモリ２３の第１記憶部２３ａまたは第２記憶部２３ｂのいずれかの第１または第２特定データＳＰＤ１，ＳＰＤ２を読み込む（ステップＳ１１０）。続いて、コンピュータ本体１１は、メモリ制御部１４により半導体メモリ２２にアクセスを開始し、半導体メモリ２２のチェックをする（ステップＳ１１２）。これにより、半導体メモリ２２の認識処理が終了する。
【００２７】
なお、図７のフローチャートに示すように、動作モード設定部２７は、メモリ制御部１４からのコマンドを監視し（ステップＳ１２０）、図５で説明したように、いずれの動作モード１Ｔ、２Ｔであるかを判定し（ステップＳ１２２）、そして、動作モードが第１記憶部２３ａに予め記憶されていた選別データＳＰＤｓと同じか否かの判定を実行し（ステップＳ１２４）、同じでないときには選別データＳＰＤｓを更新し（ステップＳ１２６）、次回の処理で更新データを用いる。
【００２８】
（４）  上記実施例により、以下の作用・効果を奏する。
（４）−１  メモリモジュール２０は、選別データＳＰＤｓに基づいて、第１および第２特定データＳＰＤ１，ＳＰＤ２を選択的に読み込み、コンピュータ１０の仕様に応じて最適な使用方法を選択することができる。
【００２９】
（４）−２  図８は電源供給部２５の動作を説明する説明図である。図１において、メモリモジュール２０の電源供給部２５は、コンピュータ本体１１から半導体メモリ２２に使用される第１供給電圧Ｖａまたは不揮発性メモリ２３に使用する第２供給電圧Ｖｂのいずれか一方の電源供給を受けると、動作モード設定部２７および不揮発性メモリ２３に駆動電圧Ｖｄを供給するから、動作モード設定部２７の初期化処理を確実に実行することができる。すなわち、電源供給部２５は、第１電源端子２５ａに第１供給電圧Ｖａが供給されていなくても、第２電源端子２５ｂからの第２供給電圧Ｖｂを用い、また、第２電源端子２５ｂに第２供給電圧Ｖｂが供給されていなくても、第１供給電圧Ｖａを用いて、駆動電圧Ｖｄを作成し、これを動作モード設定部２７および不揮発性メモリ２３に供給し、初期化処理を実行する。よって、初期化処理後における、不揮発性メモリ２３や半導体メモリ２２へのアクセスに支障がない。
【００３０】
（４）−３  図２に示すように、電源供給部２５は、第２電源端子２５ｂから給電されている場合であって、第１電源端子２５ａからも電圧が供給された場合には、第２電源端子２５ｂからの給電を停止し、第２電源端子２５ｂより電流容量の大きい第１電源端子２５ａだけで給電するから、動作モード設定部２７を安定して動作させることができる。
【００３１】
（４）−４  図３に示すように、信号レベル変換部２６は、コンピュータ本体１１側とメモリモジュール２０の不揮発性メモリ２３との信号レベルを、コンピュータ本体１１とメモリモジュール２０側との電圧レベルにそれぞれ整合させるので、安定した動作を得ることができる。
【００３２】
なお、この発明は上記実施例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００３３】
図９は他の実施例にかかるメモリモジュールの要部を説明する説明図である。本実施例は、不揮発性メモリの特定データをデータ端子に入出力するための構成に特徴を有する。メモリモジュール２０Ｂは、不揮発性メモリ２３Ｂと、スイッチ回路３０と、図１の実施例と同様な構成の動作モード設定部２７Ｂとを備えている。不揮発性メモリ２３Ｂは、クロック信号ＳＣＬおよびデータ信号ＳＤＡによりアクセス可能なＥＥＰＲＯＭであり、特定データを記憶している第１および第２記憶部２３Ｂａ，２３Ｂｂと、選別データＳＰＤｓを記憶している第３記憶部２３Ｂｃとを備えている。第１および第２記憶部２３Ｂａ，２３Ｂｂは、スイッチ回路３０を介してコンピュータ本体１１に接続され、第３記憶部２３Ｂｃは、動作モード設定部２７Ｂに直接、アクセス可能に接続されている。
【００３４】
スイッチ回路３０は、動作モード設定部２７Ｂの切換信号を受ける切換制御部３１と、切換制御部３１により択一的に切り替えられる第１スイッチ３２ａおよび第２スイッチ３２ｂとを備えており、これらはｎＭＯＳ−ＦＥＴ型のトランジスタを中心にデジタル回路で構成されている。第１スイッチ３２ａは、第１記憶部２３Ｂａのクロック信号ＳＣＬに、第２記憶部２３Ｂｂは第２記憶部２３Ｂｂのクロック信号ＳＣＬに、それぞれ接続されており、データ端子を介してコンピュータ本体１１に接続されている。スイッチ回路３０は、動作モード設定部２７Ｂからの切替信号により、第１記憶部２３Ｂａまたは第２記憶部２３Ｂｂのデータ信号ＳＤＡを択一的に出力する。なお、データ信号ＳＤＡは、第１および第２記憶部２３Ｂａ，２３Ｂｂから直接、データ端子を介してコンピュータ本体１１に接続されている。
【００３５】
こうしたスイッチ回路３０を用いたのは、以下の理由による。図１の制御回路２１では、コンピュータ本体１１から入力されるデータ信号ＳＤＡの電流値が大きい場合に、不揮発性メモリ２３からの電圧レベルが”Ｌ”の場合に、動作モード設定部２７や信号レベル変換部２６の内部抵抗により、電圧レベルが上昇し、コンピュータ本体１１に到達した時点では、コンピュータ本体１１の電圧レベル”Ｌ”の閾値を超えて、信号が不安定になる場合がある。
【００３６】
本実施例において、第１および第２記憶部２３Ｂａ，２３Ｂｂは、内部抵抗が小さくかつクロック信号ＳＣＬだけを切り替えるスイッチ回路３０を介してコンピュータ本体１１に直接アクセス可能であり、つまり抵抗値の大きい動作モード設定部２７Ｂを介しないから、コンピュータ本体１１から入力されるデータ信号ＳＤＡの電流値が大きい場合であっても、第１および第２記憶部２３Ｂａ，２３Ｂｂの電圧レベルが”Ｌ”の場合に、コンピュータ本体１１の電圧レベル”Ｌ”の閾値を超えることがなく、正確な信号を得ることができる。
【００３７】
しかも、不揮発性メモリ２３Ｂは、クロック信号ＳＣＬが電圧レベル”Ｈ”もしくは”Ｌ”のいずれであっても、データ信号ＳＤＡの電圧レベルが”Ｈ”、”Ｌ”に変化しても動作しないから、スイッチ回路３０は、クロック信号ＳＣＬだけを切り替える回路でよく、構成も簡単である。
また、第３記憶部２３Ｂｃは、コンピュータ本体１１とのアクセスが不要であり、動作モード設定部２７Ｂに直接アクセスされるから、メモリモジュール２０Ｂの制御および回路も簡単にできる。
【００３８】
図９の実施例では、スイッチ回路３０として、ｎＭＯＳ型のトランジスタのデジタルスイッチの例について説明したが、これに限らず、アナログスイッチ（例えば、FSUB30（商品名： FAIRCHILD社製）を用いても、同様な作用・効果を奏する。
【符号の説明】
【００３９】
１０…コンピュータ
１１…コンピュータ本体
１２…中央制御部
１４…メモリ制御部
２０…メモリモジュール
２０Ｂ…メモリモジュール
２１…制御回路
２２…半導体メモリ
２３…不揮発性メモリ
２３ａ…第１記憶部
２３ｂ…第２記憶部
２３Ｂ…不揮発性メモリ
２３Ｂａ…第１記憶部
２３Ｂｂ…第２記憶部
２３Ｂｃ…第３記憶部
２４…アドレス生成回路
２５…電源供給部
２５ａ…第１電源端子
２５ｂ…第２電源端子
２５ｃ…ダイオード
２５ｄ…昇圧部
２５ｅ…降圧部
２５ｆ…スイッチ
２６…信号レベル変換部
２６ａ…トランジスタ素子
２６ｂ…ダイオード素子
２７…動作モード設定部
２７Ｂ…動作モード設定部
２７ａ…動作モード検出部
２７ｂ…スイッチ制御部
２７ｃ…スイッチ
２８…リセット部
３０…スイッチ回路
３１…切換制御部
３２ａ…第１スイッチ
３２ｂ…第２スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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