(57)【特許請求の範囲】
【請求項１】
基板上の被エッチング層の上に第１の有機膜を成膜し、該第１の有機膜をパターニングして一定の幅のライン部を有する第１の有機膜パターンを形成する第１の有機膜パターン形成工程と、
低温ＭＬＤ法により、前記第１の有機膜パターンを等方的に被覆するように酸化シリコン膜を成膜する酸化シリコン膜成膜工程と、
前記酸化シリコン膜をエッチングして、前記第１の有機膜パターンの前記ライン部の幅が、前記ライン部の表面を等方的に被覆する前記酸化シリコン膜の厚さと一定の比率となるように、第１のマスクパターンを形成する第１のマスクパターン形成工程と、
前記酸化シリコン膜を被覆するように第２の有機膜を成膜し、該第２の有機膜をパターニングして前記第１の有機膜パターンのライン部の幅と一定の比率となるように第２の有機膜パターンを形成する第２の有機膜パターン形成工程と、
前記第２の有機膜パターンに被覆された領域で、少なくとも側面部に前記酸化シリコン膜を含む第２のマスクパターンを形成する第２のマスクパターン形成工程と、
前記第２の有機膜パターンに被覆された領域以外の領域で、前記第１の有機膜パターンを除去し、前記酸化シリコン膜が偶数配列してなる第３のマスクパターンを形成する第３のマスクパターン形成工程と、
前記第２のマスクパターン及び第３のマスクパターンを用いて前記被エッチング層をエッチングするエッチング工程と
を有し、
前記第１の有機膜パターン形成工程において、前記基板上に前記被エッチング層及び第３の有機膜を介して形成された第１の保護膜の上に前記第１の有機膜を成膜し、
前記第１のマスクパターン形成工程の前に、前記第２の有機膜パターン形成工程を行い、
前記第１のマスクパターン形成工程を行う際に、前記酸化シリコン膜が前記第２の有機膜パターンの下層部として残るようにエッチングすることによって、前記第２のマスクパターン形成工程を同時に行い、
前記第３のマスクパターン形成工程を行う際に、前記第２の有機膜パターンを除去することによって、前記第２のマスクパターン形成工程を同時に行う、
半導体装置の製造方法。
【請求項２】
前記低温ＭＬＤ法による前記酸化シリコン膜の成膜は、３００℃以下の温度で実施される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化シリコン膜成膜工程の前に、前記第１の有機膜パターンを幅寸法が第１の寸法になるようにトリミングする第１のトリミング工程を有し、
前記酸化シリコン膜成膜工程において、トリミングされた前記第１の有機膜パターンを第２の寸法で等方的に被覆するように前記酸化シリコン膜を成膜することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の寸法が前記第１の寸法と等しいことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の有機膜パターンを幅寸法が第３の寸法になるようにトリミングする第２のトリミング工程を有する請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記酸化シリコン膜成膜工程の前に、前記第１の有機膜パターンを幅寸法が第１の寸法になるようにトリミングする第１のトリミング工程を有し、
前記第３の寸法が前記第１の寸法と等しいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の有機膜パターン形成工程において、前記第１の保護膜の上に前記第１の有機膜を成膜し、該第１の有機膜を露光、現像した後、トリミングを行って前記第１の有機膜パターンを形成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記低温ＭＬＤ法による前記酸化シリコン膜成膜工程において、シリコンを含む原料ガスと酸素を含むガスとを交互に供給し、前記基板の上に酸化シリコン膜を成膜することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記エッチング工程において、
前記第２のマスクパターン及び前記第３のマスクパターンを用いて前記第１の保護膜及び前記第３の有機膜をエッチングし、前記第３の有機膜、前記第１の保護膜及び前記酸化シリコン膜より構成される第４のマスクパターンを形成し、
前記第４のマスクパターンを用いて、前記第３の有機膜の下層である前記被エッチング層をエッチングすることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記被エッチング層は、シリコン層、酸化シリコン層、窒化シリコン層又は酸窒化シリコン層であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１の保護膜は、ＳＯＧ膜、ＳｉＯＮ膜又はＬＴＯ膜とＢＡＲＣ膜の複合膜であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
基板上の被エッチング層の上に第１の有機膜を成膜し、該第１の有機膜をパターニングして一定の幅のライン部を有する第１の有機膜パターンを形成する第１の有機膜パターン形成工程と、
前記第１の有機膜パターンを等方的に被覆するように酸化シリコン膜を成膜する酸化シリコン膜成膜工程と、
前記酸化シリコン膜をエッチングして、前記第１の有機膜パターンの前記ライン部の幅が、前記ライン部の表面を等方的に被覆する前記酸化シリコン膜の厚さと一定の比率となるように、第１のマスクパターンを形成する第１のマスクパターン形成工程と、
前記酸化シリコン膜を被覆するように第２の有機膜を成膜し、該第２の有機膜をパターニングして前記第１の有機膜パターンのライン部の幅と一定の比率となるように第２の有機膜パターンを形成する第２の有機膜パターン形成工程と、
前記第２の有機膜パターンに被覆された領域で、少なくとも側面部に前記酸化シリコン膜を含む第２のマスクパターンを形成する第２のマスクパターン形成工程と、
前記第２の有機膜パターンに被覆された領域以外の領域で、前記第１の有機膜パターンを除去し、前記酸化シリコン膜が偶数配列してなる第３のマスクパターンを形成する第３のマスクパターン形成工程と、
前記第２のマスクパターン及び第３のマスクパターンを用いて前記被エッチング層をエッチングするエッチング工程と
を有し、
前記第１の有機膜パターンの前記第１の有機膜は、上層部を第２の保護膜で保護されており、
前記第２の有機膜パターン形成工程の後、前記第３のマスクパターン形成工程の前に、前記第２の保護膜を除去する保護膜除去工程を有する、
半導体装置の製造方法。
【請求項１３】
前記第２の有機膜パターン形成工程の前に、前記第１のマスクパターン形成工程を行い、
前記第２の有機膜パターン形成工程において、前記第１のマスクパターンの所定のパターンを被覆するように前記第２の有機膜パターンを形成し、
前記第３のマスクパターン形成工程を行う際に、前記第２の有機膜パターンを除去することによって、前記第２のマスクパターン形成工程を同時に行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の有機膜パターン形成工程は、
前記被エッチング層の上に前記第１の有機膜を介して形成された前記第２の保護膜の上に第４の有機膜を成膜し、該第４の有機膜をパターニングして第４の有機膜パターンを形成する第４の有機膜パターン形成工程と、
前記第４の有機膜パターンを用いて前記第２の保護膜及び該第２の保護膜で保護された前記第１の有機膜をエッチングすることにより、前記第２の保護膜で保護された芯部のパターンを形成する芯部パターン形成工程と
を具備することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記芯部パターン形成工程において、
前記第４の有機膜パターンをトリミングした後、前記第２の保護膜及び該第２の保護膜で保護された前記第１の有機膜をエッチングすることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記酸化シリコン膜成膜工程において、シリコンを含む原料ガスと酸素を含むガスとを交互に供給し、前記基板の上に酸化シリコン膜を成膜することを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記被エッチング層は、シリコン層、酸化シリコン層、窒化シリコン層又は酸窒化シリコン層であることを特徴とする請求項１２乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記被エッチング層として、前記基板側から順に第１の被エッチング層、第２の被エッチング層を積層して用いることを特徴とする請求項１２乃至１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第２の保護膜は、ＳＯＧ膜、ＳｉＯＮ膜又はＬＴＯ膜とＢＡＲＣ膜の複合膜であることを特徴とする請求項１２乃至１８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体装置の製造方法、この製造方法を実行させるためのプログラム及びこのプログラムを記録した記録媒体に係り、特にＳＷＴ法を含むダブルパターニング法を用いて半導体装置を製造する半導体装置の製造方法、この製造方法を実行させるためのプログラム及びこのプログラムを記録した記録媒体に関する。
【背景技術】
【０００２】  従来より、半導体装置等の製造工程においては、半導体ウェハ等の基板にプラズマエッチング等のエッチング処理を施して、微細な回路パターン等を形成することが行われている。このようなエッチング処理工程では、フォトレジストを用いたフォトリソグラフィ工程によって、エッチングマスクを形成することが行われている。【０００３】  ここで、フォトリソグラフィにおける解像度は、プロセス条件と光学系で決まる定数ｋ１、露光光の波長λ、レンズの開口数ＮＡを用いてｋ１×λ／ＮＡと表される。また、開口数ＮＡは、屈折率ｎに比例する。従って、露光に用いる光の波長を短くし、光学系の屈折率を大きくすることによって、解像度は小さくなる。この原理に従って微細化を実現している例がAｒF液侵リソグラフィである。【０００４】  ところが、半導体装置の最先端のデザインルールが４５ｎｍから更に３２ｎｍと微細化するのに伴い、フォトレジスト膜を光学系を用いて露光し、現像してパターンを形成するフォトリソグラフィだけでは、半導体装置の微細化に追従できなくなってきている。従って、フォトリソグラフィ技術の微細化だけに依存しない、新しい種々の技術が開発されている。その一つとして、所謂ダブルパターニング法（ダブルパターニングプロセス）がある。このダブルパターニング法は、第１のマスクパターン形成ステップと、この第１のマスクパターン形成ステップの後に行われる第２のマスクパターン形成ステップの２段階のパターニングを行うことによって、１回のパターニングでエッチングマスクを形成する場合より微細な間隔を形成するものである（例えば、特許文献１参照。）。【０００５】  また、例えばＳｉＯ２膜やＳｉ３Ｎ４膜等を犠牲膜として使用し、１つのパターンの両側の側壁部分にマスクを形成して使用するＳＷＴ（Side Wall Transfer）法を用いて、最初にフォトレジスト膜を露光、現像して得られたフォトレジストのパターンよりも微細なピッチでパターニングを行う方法も知られている。この方法は、まずフォトレジストのパターンを用いて例えばＳｉＯ２膜の犠牲膜をエッチングしてパターニングし、このＳｉＯ２膜のパターンの上にＳｉ３Ｎ４膜等を形成した後、芯部となるＳｉＯ２膜の側面を被覆する側壁部にのみＳｉ３Ｎ４膜が残るようにエッチバックし、この後、ウェットエッチングにより芯部のＳｉＯ２膜を除去して、残った側壁部であるＳｉ３Ｎ４膜をマスクとして、下層のエッチングを行うものである。【０００６】  また、側壁部を形成する膜の成膜技術においては、より低温で成膜することが要求される。このような低温で成膜する技術としては、加熱触媒体で成膜ガスを活性化させた化学気相成長によって行う方法が知られている（例えば、特許文献２参照）。【０００７】  また、ＳＷＴ法により形成された微細パターンをメモリアレイチップとして用いて半導体装置を製造する場合、メモリアレイチップとなる領域と分離されロジックデバイスとなる領域において、ロジックデバイス用のパターンを同時に形成しなくてはならない。このようなメモリアレイチップ用の微細パターンとロジックデバイス用のパターンを同時に形成する半導体装置の製造方法として、以下のような半導体装置の製造方法がある。すなわち、メ���リアレイチップとなる領域及びロジックデバイスとなる領域を含む全面に微細パターンを形成するための芯部のパターンを形成し、次にロジックデバイスとなる領域にある芯部のパターンをフォトレジスト膜で被覆し、次にメモリアレイチップとなる領域にある芯部のパターンの側面を側壁部となる膜で被覆し、次に芯部のパターンを被覆する膜のエッチバックとそれに引続いて芯部の除去を行って側壁部よりなる微細パターンを形成し、次にロジックデバイスとなる領域にある芯部のパターンを被覆しているフォトレジスト膜を除去する。このような半導体装置の製造方法によれば、メモリアレイチップ用の微細パターンとロジックデバイス用のパターンを同時に形成することができる（例えば、特許文献３参照）。ここで、メモリアレイチップとなる領域は、微細パターンが形成されるためパターン密度が密な領域、ロジックデバイスとなる領域は、微細パターンよりもパターン密度が疎なため、パターン密度が疎な領域と定義することができる。【特許文献１】特開２００７−０２７７４２号公報
【特許文献２】特開２００６−１７９８１９号公報
【特許文献３】米国特許公報７，４２９，５３３号
【発明の開示】
【発明が解決しようとする課題】
【０００８】  ところが、上記のＳＷＴ法を含むダブルパターニング法を用いて半導体装置を製造する場合、次のような問題があった。【０００９】  従来技術においては、１つのパターンを構成する芯部の両側の側壁を被覆する２本の側壁部を微細なラインパターンを有するマスクとして残すため、偶数本の微細なラインパターン（以下、偶数パターンという）を形成することは容易である。しかし、奇数本（１本を含む、以下同様）よりなるラインパターン（以下、奇数パターンという）が必要な場合、偶数パターンを形成するための金属マスクを用いたフォトリソグラフィで一括して形成することはできず、奇数パターンを形成するための別の金属マスクを新たに作製し、その金属マスクを用いてフォトリソグラフィの工程を新たに追加して行わなければならないという問題があった。【００１０】  更に、偶数パターンの位置と離れた位置に孤立したラインパターン（以下、孤立パターンという）が必要な場合も、偶数パターンを形成するための金属マスクを用いたフォトリソグラフィで一括して形成することはできず、孤立パターンを形成するための別の金属マスクを新たに作製し、その金属マスクを用いてフォトリソグラフィの工程を新たに追加して行わなければならないという問題があった。【００１１】  従って、上記のダブルパターニング法及びＳＷＴ法を用いて半導体装置を製造する場合に、偶数パターン以外のパターンを同時に作成しようとすると、工程数が多くなることによって製造コストが増大し、また、工程が複雑化するとともに生産性が悪化するという問題があった。【００１２】  また、ＳＷＴの側壁部分が直接エッチングマスクの上に成膜される場合、側壁部の材料とその下のエッチングマスクの材料との間のエッチングレートの選択比を大きくすることができず、エッチングマスクとして用いる材料が限定されるために、製造コストを下げることが困難であるという問題があった。【００１３】  更に、特許文献３に開示される方法によれば、パターン密度が密な領域に偶数パターンであるメモリアレイチップ用の微細パターンを形成することができ、同時に、パターン密度が疎な領域に奇数パターン又は孤立パターンであるロジックデバイス用のパターンを同時に形成することができる。しかしながら、特許文献３に開示される方法においては、微細パターンを形成するための芯部のパターンがアモルファスカーボン膜よりなり、芯部のパターンの側壁を被覆する側壁部が酸化シリコン膜よりなるため、パターン密度が密な領域と、パターン密度が疎な領域との間で、被エッチング層をエッチングするためのハードマスクとなるパターンの材質が異なる。パターンの材質が異なると、被エッチング層をエッチングする際の横方向のエッチング耐性、下層の被エッチング層とのエッチング速度の比（選択比）等の影響が異なり、マスク全域に亘り均一に揃えることができない。その結果、ハードマスクとなるパターンのパターン密度が密な領域とパターン密度が疎な領域とが混在していた場合に、パターンのＣＤ（Critical Dimension）を精度良く、均一に維持することができないという問題があった。【００１４】  本発明は上記の点に鑑みてなされたものであり、ＳＷＴ法を含むダブルパターニング法���用いて半導体装置を製造する際に、偶数パターンと奇数パターンとを一括して低コストで形成することのできる半導体装置の製造方法、制御プログラム及びプログラム記録媒体を提供することにある。【００１５】  更に、本発明の目的は、ＳＷＴ法を含むダブルパターニング法を用いて半導体装置を製造する際に、ハードマスクとなるパターンのパターン密度が密な領域とパターン密度が疎な領域とが混在していた場合においても、パターンのＣＤを精度良く均一に維持することのできる半導体装置の製造方法、制御プログラム及びプログラム記録媒体を提供することにある。
【課題を解決するための手段】
【００１６】  上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。【００１７】  第１の発明に係る半導体装置の製造方法は、基板上の被エッチング層の上に第１の有機膜を成膜し、該第１の有機膜をパターニングして一定の幅のライン部を有する第１の有機膜パターンを形成する第１の有機膜パターン形成工程と、前記第１の有機膜パターンを等方的に被覆するように酸化シリコン膜を成膜する酸化シリコン膜成膜工程と、前記酸化シリコン膜をエッチングして、前記第１の有機膜パターンの前記ライン部の幅が、前記ライン部の表面を等方的に被覆する前記酸化シリコン膜の厚さと一定の比率となるように、第１のマスクパターンを形成する第１のマスクパターン形成工程と、前記酸化シリコン膜を被覆するように第２の有機膜を成膜し、該第２の有機膜をパターニングして前記第１の有機膜パターンのライン部の幅と一定の比率となるように第２の有機膜パターンを形成する第２の有機膜パターン形成工程と、前記第２の有機膜パターンに被覆された領域で、少なくとも側面部に前記酸化シリコン膜を含む第２のマスクパターンを形成する第２のマスクパターン形成工程と、前記第２の有機膜パターンに被覆された領域以外の領域で、前記第１の有機膜パターンを除去し、前記酸化シリコン膜が偶数配列してなる第３のマスクパターンを形成する第３のマスクパターン形成工程と、前記第２のマスクパターン及び第３のマスクパターンを用いて前記被エッチング層をエッチングするエッチング工程とを有する。【００１８】  第２の発明は、第１の発明に係る半導体装置の製造方法において、前記酸化シリコン膜成膜工程の前に、前記第１の有機膜パターンを幅寸法が第１の寸法になるようにトリミングする第１のトリミング工程を有し、前記酸化シリコン膜成膜工程において、トリミングされた前記第１の有機膜パターンを第２の寸法で等方的に被覆するように前記酸化シリコン膜を成膜することを特徴とする。【００１９】  第３の発明は、第２の発明に係る半導体装置の製造方法において、前記第２の寸法が前記第１の寸法と等しいことを特徴とする。【００２０】  第４の発明は、第２又は第３の発明に係る半導体装置の製造方法において、前記第２の有機膜パターンを幅寸法が第３の寸法になるようにトリミングする第２のトリミング工程を有する。【００２１】  第５の発明は、第４の発明に係る半導体装置の製造方法において、前記第３の寸法が前記第１の寸法と等しいことを特徴とする。【００２２】  第６の発明は、第１の発明に係る半導体装置の製造方法において、前記第１の有機膜パターン形成工程において、前記基板上に前記被エッチング層及び第３の有機膜を介して形成された第１の保護膜の上に前記第１の有機膜を成膜し、前記第１のマスクパターン形成工程の前に、前記第２の有機膜パターン形成工程を行い、前記第１のマスクパターン形成工程を行う際に、前記酸化シリコン膜が前記第２の有機膜パターンの下層部として残るようにエッチングすることによって、前記第２のマスクパターン形成工程を同時に行い、前記第３のマスクパターン形成工程を行う際に、前記第２の有機膜パターンを除去することによって、前記第２のマスクパターン形成���程を同時に行うことを特徴とする。【００２３】  第７の発明は、第６の発明に係る半導体装置の製造方法において、前記第１の有機膜パターン形成工程において、前記第１の保護膜の上に前記第１の有機膜を成膜し、該第１の有機膜を露光、現像した後、トリミングを行って前記第１の有機膜パターンを形成することを特徴とする。【００２４】  第８の発明は、第６の発明に係る半導体装置の製造方法において、前記酸化シリコン膜成膜工程において、シリコンを含む原料ガスと酸素を含むガスとを交互に供給し、前記基板の上に酸化シリコン膜を成膜することを特徴とする。【００２５】  第９の発明は、第６の発明に係る半導体装置の製造方法において、前記エッチング工程において、前記第２のマスクパターン及び前記第３のマスクパターンを用いて前記第１の保護膜及び前記第３の有機膜をエッチングし、前記第３の有機膜、前記第１の保護膜及び前記酸化シリコン膜より構成される第４のマスクパターンを形成し、前記第４のマスクパターンを用いて、前記第３の有機膜の下層である前記被エッチング層をエッチングすることを特徴とする。【００２６】  第１０の発明は、第６の発明に係る半導体装置の製造方法において、前記被エッチング層は、シリコン層、酸化シリコン層、窒化シリコン層又は酸窒化シリコン層であることを特徴とする。【００２７】  第１１の発明は、第６の発明に係る半導体装置の製造方法において、前記第１の保護膜は、ＳＯＧ膜、ＳｉＯＮ膜又はＬＴＯ膜とＢＡＲＣ膜の複合膜であることを特徴とする。【００２８】  第１２の発明は、第１の発明に係る半導体装置の製造方法において、前記第２の有機膜パターン形成工程の前に、前記第１のマスクパターン形成工程を行い、前記第２の有機膜パターン形成工程において、前記第１のマスクパターンの所定のパターンを被覆するように前記第２の有機膜パターンを形成し、前記第３のマスクパターン形成工程を行う際に、前記第２の有機膜パターンを除去することによって、前記第２のマスクパターン形成工程を同時に行うことを特徴とする。【００２９】  第１３の発明は、第１２の発明に係る半導体装置の製造方法において、前記第１の有機膜パターンの前記第１の有機膜は、上層部を第２の保護膜で保護されており、前記第２の有機膜パターン形成工程の後、前記第３のマスクパターン形成工程の前に、前記第２の保護膜を除去する保護膜除去工程を有することを特徴とする。【００３０】  第１４の発明は、第１３の発明に係る半導体装置の製造方法において、前記第１の有機膜パターン形成工程は、前記被エッチング層の上に前記第１の有機膜を介して形成された前記第２の保護膜の上に第４の有機膜を成膜し、該第４の有機膜をパターニングして第４の有機膜パターンを形成する第４の有機膜パターン形成工程と、前記第４の有機膜パターンを用いて前記第２の保護膜及び該第２の保護膜で保護された前記第１の有機膜をエッチングすることにより、前記第２の保護膜で保護された芯部のパターンを形成する芯部パターン形成工程とを具備することを特徴とする。【００３１】  第１５の発明は、第１４の発明に係る半導体装置の製造方法において、前記芯部パターン形成工程において、前記第４の有機膜パターンをトリミン���した後、前記第２の保護膜及び該第２の保護膜で保護された前記第１の有機膜をエッチングすることを特徴とする。【００３２】  第１６の発明は、第１３の発明に係る半導体装置の製造方法において、前記酸化シリコン膜成膜工程において、シリコンを含む原料ガスと酸素を含むガスとを交互に供給し、前記基板の上に酸化シリコン膜を成膜することを特徴とする。【００３３】  第１７の発明は、第１３の発明に係る半導体装置の製造方法において、前記被エッチング層は、シリコン層、酸化シリコン層、窒化シリコン層又は酸窒化シリコン層であることを特徴とする。【００３４】  第１８の発明は、第１３の発明に係る半導体装置の製造方法において、前記被エッチング層として、前記基板側から順に第１の被エッチング層、第２の被エッチング層を積層して用いることを特徴とする。【００３５】  第１９の発明は、第１３の発明に係る半導体装置の製造方法において、前記第２の保護膜は、ＳＯＧ膜、ＳｉＯＮ膜又はＬＴＯ膜とＢＡＲＣ膜の複合膜であることを特徴とする。【００３６】  なお、第６の発明において、第１の有機膜を第１のフォトレジスト膜とし、第１の有機膜パターンを芯部パターンとし、第１の有機膜パターン形成工程を芯部パターン形成工程とし、酸化シリコン膜成膜工程を成膜工程とし、第１のマスクパターンを第１のパターンとし、第１のマスクパターン形成工程を第１パターン形成工程とし、第２の有機膜を第２のフォトレジスト膜とし、第２の有機膜パターンを第３のパターンとし、第２の有機膜パターン形成工程を第３パターン形成工程とし、第２のマスクパターンを第４のパターンとし、第３のマスクパターンを第２のパターンとし、第３のマスクパターン形成工程を第２パターン形成工程としてもよい。【００３７】  このとき、第６の発明において、基板上に被エッチング層及び有機膜を介して形成された保護膜の上に、第１のフォトレジスト膜よりなる芯部で構成される芯部パターンを形成する芯部パターン形成工程と、前記芯部パターンが形成された前記基板の上に酸化シリコン膜を成膜する成膜工程と、前記酸化シリコン膜が前記芯部の側面を被覆する側壁部として残るようにエッチングし、前記芯部及び前記側壁部とで構成される第１のパターンを形成する第１パターン形成工程と、前記芯部を除去することによって残った前記側壁部で構成される第２のパターンを形成する第２パターン形成工程とを具備する半導体装置の製造方法であって、前記第１パターン形成工程の前に、前記基板上に第２のフォトレジスト膜を形成し、前記第２のフォトレジスト膜を露光、現像して前記第２のフォトレジスト膜よりなる第３のパターンを形成する第３パターン形成工程を具備し、前記第１パターン形成工程は、前記酸化シリコン膜が前記芯部の前記側壁部及び前記第３のパターンの下層部として残るようにエッチングし、前記第２パターン形成工程は、前記芯部を除去すると共に前記第２のフォトレジスト膜よりなる前記第３のパターンを除去することによって、前記第２のパターンと、前記酸化シリコン膜よりなり、前記第３のパターンと同一形状を有する第４のパターンとを同時に形成してもよい。【００３８】  また、このとき、第６の発明において、前記芯部パターン形��工程は、前記保護膜の上に前記第１のフォトレジスト膜を形成し、該第１のフォトレジスト膜を露光、現像した後、トリミングを行って前記芯部パターンを形成してもよい。【００３９】  また、このとき、第６の発明において、前記成膜工程は、シリコンを含む原料ガスと酸素を含むガスとを交互に供給し、前記基板の上に酸化シリコン膜を成膜してもよい。【００４０】  また、このとき、第６の発明において、前記第２パターン形成工程の後、前記第２のパターン及び前記第４のパターンをマスクとして前記保護膜及び前記有機膜をエッチングし、前記有機膜、前記保護膜及び前記酸化シリコン膜より構成される第５のパターンを形成する第５パターン形成工程と、前記第５のパターンをマスクとして、前記有機膜の下層である前記被エッチング層をエッチングしてもよい。【００４１】  また、このとき、第６の発明において、前記被エッチング層は、シリコン層、酸化シリコン層、窒化シリコン層又は酸窒化シリコン層であってもよい。【００４２】  また、このとき、第６の発明において、前記保護膜は、ＳＯＧ膜、ＳｉＯＮ膜又はＬＴＯ膜とＢＡＲＣ膜の複合膜であってもよい。【００４３】  また、このとき、本発明は、コンピュータに第６の発明に係る半導体装置の製造方法を実行させるためのプログラムであってもよい。【００４４】  また、このとき、本発明は、コンピュータに第６の発明に係る半導体装置の製造方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であってもよい。【００４５】  なお、パターンとは、マスクとして形成された形状だけではなく、半導体装置を構成する各層において、そのマスクの形状が転写されるように加工されてできた各層の構造を意味するものとする。即ち、本発明において、パターンとは、所定の材料と所定の形状とが結合された構造を意味するものとする。【００４６】  また、第１３の発明において、第１の有機膜を有機膜とし、第１の有機膜パターンを芯部のパターンとし、第１の有機膜パターン形成工程を芯部パターン形成工程とし、酸化シリコン膜成膜工程を成膜工程とし、第１のマスクパターンを第１のパターンとし、第１のマスクパターン形成工程を第１パターン形成工程とし、第２の有機膜を第２のフォトレジスト膜とし、第２の有機膜パターンを第３のパターンとし、第２の有機膜パターン形成工程を第３パターン形成工程とし、第２のマスクパターンを第１のパターンとし、第２のマスクパターン形成工程を第１パターン形成工程とし、第３のマスクパターンを第２のパターンとし、第３のマスクパターン形成工程を第２パターン形成工程としてもよい。【００４７】  このとき、第１３の発明において、基板上の被エッチング層の上に、上層部を保護膜で保護された有機膜よりなる芯部と、該芯部の側面を被覆する酸化シリコン膜よりなる側壁部とで構成される第１のパターンを形成する第１パターン形成工程と、前記芯部の前記保護膜を除去する保護膜除去工程と、前記芯部の前記有機膜を除去することによって残った前記側壁部で構成される第２のパターンを形成する第２パターン形成工程とを具備する半導体装置の製造方法であって、前記保護膜除去工程の前に、前記第１のパターンの所定のパターンを第��のフォトレジスト膜で被覆するフォトレジスト被覆工程を具備し、前記第２パターン形成工程は、前記有機膜を除去すると共に前記第１のフォトレジスト膜を除去することによって、前記側壁部で構成される前記第２のパターンと、前記第１のパターンとを同時に形成してもよい。【００４８】  また、このとき、第１３の発明において、前記第１パターン形成工程は、前記被エッチング層の上に前記有機膜を介して形成された前記保護膜の上に第２のフォトレジスト膜を形成し、該第２のフォトレジスト膜を露光、現像して前記第２のフォトレジスト膜の第３のパターンを形成する第３パターン形成工程と、前記第２のフォトレジスト膜の前記第３のパターンに基づいて、前記保護膜及び該保護膜で保護された前記有機膜をエッチングすることにより、前記保護膜で保護された前記芯部のパターンを形成する芯部パターン形成工程と、前記芯部のパターンが形成された前記基板の上に酸化シリコン膜を成膜する成膜工程と、前記酸化シリコン膜が前記芯部の前記側壁部として残るようにエッチングするエッチング工程とを具備してもよい。【００４９】  また、このとき、第１３の発明において、前記芯部パターン形成工程は、前記第２のフォトレジスト膜の前記第３のパターンをトリミングした後、前記保護膜及び該保護膜で保護された前記有機膜をエッチングしてもよい。【００５０】  また、このとき、第１３の発明において、前記成膜工程は、シリコンを含む原料ガスと酸素を含むガスとを交互に供給し、前記基板の上に酸化シリコン膜を成膜してもよい。【００５１】  また、このとき、第１３の発明において、前記第２パターン形成工程の後、前記第２のパターン及び前記第１のパターンをマスクとし、前記有機膜の下層である前記被エッチング層をエッチングしてもよい。【００５２】  また、このとき、第１３の発明において、前記被エッチング層は、シリコン層、酸化シリコン層、窒化シリコン層又は酸窒化シリコン層であってもよい。【００５３】  また、このとき、第１３の発明において、前記被エッチング層として、前記基板側から順に第１の被エッチング層、第２の被エッチング層を積層して用いてもよい。【００５４】  また、このとき、第１３の発明において、前記保護膜は、ＳＯＧ膜、ＳｉＯＮ膜又はＬＴＯ膜とＢＡＲＣ膜の複合膜であってもよい。【００５５】  また、このとき、本発明は、コンピュータに第１３の発明に係る半導体装置の製造方法を実行させるためのプログラムであってもよい。【００５６】  また、このとき、本発明は、コンピュータに第１３の発明に係る半導体装置の製造方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であってもよい。
【発明の効果】
【００５７】  本発明によれば、ＳＷＴ法を含むダブルパターニング法を用いて半導体装置を製造する際に、偶数パターンと奇数パターンとを一括して低コストで形成することができ、ハードマスクとなるパターンのパターン密度が密な領域とパターン密度が疎な領域とが混在していた場合においても、パターンのＣＤを精度良く均一に維持することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するための工程図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｅ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｆ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｇ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｈ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｉ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｊ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図２Ｋ】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図３】本発明の第１の実施の形態及び第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、ＮＡＮＤ型フラッシュメモリの等価回路を示す回路図である。
【図４Ａ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｂ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｃ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｄ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｅ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｆ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｇ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｈ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｉ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｊ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４Ｋ】本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ａ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｂ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｃ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｄ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｅ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｆ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｇ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｈ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｉ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｊ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図５Ｋ】本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ａ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｂ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｃ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｄ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｅ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｆ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｇ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｈ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｉ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｊ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図６Ｋ】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ａ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｂ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｃ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｄ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｅ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｆ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｇ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｈ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｉ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｊ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図７Ｋ】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ａ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｂ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｃ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｄ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｅ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｆ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｇ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｈ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｉ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｊ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図８Ｋ】本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するための工程図である。
【図１０Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｃ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｄ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｅ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｆ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｇ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｈ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｉ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｊ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｋ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１０Ｌ】本発明の第２の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ａ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｂ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｃ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｄ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｅ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｆ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｇ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｈ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｉ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｊ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｋ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１１Ｌ】本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ａ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｂ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｃ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｄ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｅ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｆ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｇ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｈ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｉ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｊ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｋ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１２Ｌ】本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ａ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｂ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｃ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｄ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｅ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｆ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｇ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｈ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｉ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｊ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｋ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１３Ｌ】本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ａ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｂ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｃ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｄ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｅ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｆ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｇ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｈ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｉ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｊ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｋ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１４Ｌ】本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ａ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｂ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｃ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｄ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｅ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｆ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｇ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｈ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｉ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｊ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｋ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１５Ｌ】本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１６】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の各工程の手順を説明するための工程図である。
【図１７Ａ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｂ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｃ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｄ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｅ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｆ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｇ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｈ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｉ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｊ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｋ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１７Ｌ】本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１８】本発明の第３の実施の形態に係る半導体装置の製造方法を実施するための半導体装置の製造装置の構成の一例を模式的に示す上面図である。
【符号の説明】
【００５９】Ｗ  ウェハＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ１１、Ｌ１２、Ｌ３１、Ｌ４１  ライン幅Ｓ１、Ｓ１１、Ｓ１２、Ｓ２  スペース幅Ｄ  厚さＬ１０１、Ｌ１０２、Ｌ１０３、Ｌ１０４、Ｌ１１１、Ｌ１３１、Ｌ１４１  ライン幅Ｓ１０１、Ｓ１０２、Ｓ１０３、Ｓ１０４  スペース幅Ｄ１０１  厚さ１０  基板１１、１１ａ  被エッチング層１３  有機膜１４、１４ｂ  保護膜１５  第１のフォトレジスト膜１５ａ、１５ｂ  芯部１６  ＳｉＯ２膜１６ａ  側壁部１７  第２のフォトレジスト膜２１  第１のパターン２２  第２のパターン２３、２３ａ  第３のパターン２４、２４ａ  第４のパターン２５  第５のパターン１１０  基板１１１、１１１ｂ  第１の被エッチング層１１２、１１２ａ  第２の被エッチング層１１３  有機膜１１４  保護膜１１５  第２のフォトレジスト膜１１６  ＳｉＯ２膜１１７  第１のフォトレジスト膜１２１、１２１ａ  第１のパターン１２２  第２のパターン１２３  第３のパターン１２４  第４のパターン１２５  芯部１２６  側壁部１２８  第５のパターン１２９  第６のパターン
【発明を実施するための最良の形態】
【００６０】  次に、本発明を実施するための最良の形態について図面と共に説明する。（第１の実施の形態）  図１乃至図２Ｋを参照し、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。【００６１】  以下、本実施の形態及び本実施の形態の各変形例における第１のフォトレジスト膜、芯部パターン、芯部パターン形成工程、成膜工程、第１のパターン、第１パターン形成工程、第２のフォトレジスト膜、第３のパターン、第３パターン形成工程、第４のパターン、第２のパターン、及び第２パターン形成工程のそれぞれは、本発明における第１の有機膜、第１の有機膜パターン、第１の有機膜パターン形成工程、酸化シリコン膜成膜工程、第１のマスクパターン、第１のマスクパターン形成工程、第２の有機膜、第２の有機膜パターン、第２の有機膜パターン形成工程、第２のマスクパターン、第３のマスクパターン、及び第３のマスクパターン形成工程のそれぞれに相当する。【００６２】  また、本実施の形態及び本実施の形態の各変形例におけるライン幅Ｌ１２、及び厚さＤのそれぞれは、本発明における第１の寸法、及び第２の寸法のそれぞれに相当する。【００６３】  図１は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するための工程図である。また、図２Ａ乃至図２Ｋは、本実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。また、図１のステップＳ１１乃至ステップＳ２１の工程の各々の工程が行われた後の半導体装置の構造は、図２Ａ乃至図２Ｋの各々の断面図で示される構造に対応する。【００６４】  本実施の形態に係る半導体装置の製造方法は、図１に示されるように、基板準備工程と、芯部パターン形成工程と、成膜工程と、第３パターン形成工程と、第１パターン形成工程と、第２パターン形成工程と、第５パターン形成工程と、被エッチング層エッチング工程とを含む。基板準備工程は、ステップＳ１１の工程を含み、芯部パターン形成工程は、ステップＳ１２及びステップＳ１３の工程を含み、成膜工程は、ステップＳ１４の工程を含み、第３パターン形成工程は、ステップＳ１５の工程を含み、第１パターン形成工程は、ステップＳ１６の工程を含み、第２パターン形成工程は、ステップＳ１７の工程を含み、第５パターン形成工程は、ステップＳ１８及びステップＳ１９の工程を含み、被エッチング層エッチング工程は、ステップＳ２０及びステップＳ２１の工程を含む。【００６５】  始めに、ステップＳ１１を含む準備工程を行う。ステップＳ１１は、被エッチング層の上に有機膜を介して保護膜が形成された基板を用意する工程である。図２Ａは、ステップＳ１１の工程が行われた後の半導体装置の構造を示す断面図である。【００６６】  ステップＳ１１では、図２Ａに示されるように、基板１０の上に、下から順に被エッチング層１１、有機膜１３、保護膜１４が形成された基板を準備する。被エッチング層１１は、パターンが形成されることにより、その後の種々の加工工程を行う場合のマスクとして機能する。有機膜１３は、パターンが形成され、被エッチング層１１のパターンを形成するためのマスクとして機能する。保護膜１４は、後述する��うに、第１のフォトレジスト膜１５よりなる芯部１５ｂのパターンを形成する際に有機膜１３の表面を保護する機能を有する。また保護膜１４は、その上に形成される第１のフォトレジスト膜１５のフォトリソグラフィを行う際の反射防止膜（ＢＡＲＣ：Bottom Anti-Reflecting Coating）としての機能を有する場合もある。【００６７】  被エッチング層１１の材質は、特に限定されるものではなく、例えばＴＥＯＳを用いることができる。また、第１の被エッチング層１１の厚さは、特に限定されるものではなく、例えば５０〜５００ｎｍとすることができる。【００６８】  有機膜１３の材質は、特に限定されるものではなく、例えば化学気相法（ＣＶＤ：ChemicalVapor Deposition）により成膜されたアモルファスカーボン、スピンオンにより成膜されたポリフェノールやｉ線レジスト等のフォトレジストを含む広範な有機系の材料を用いることができる。また、有機膜１３の厚さは、特に限定されるものではなく、例えば１００〜４００ｎｍとすることができる。【００６９】  保護膜１４の材質は、特に限定されるものではなく、例えばＳＯＧ（Spin On Glass）膜、ＳｉＯＮ膜、又はＬＴＯ（LowTemperature Oxide）膜とＢＡＲＣの複合膜を用いることができる。また、保護膜１４の厚さは、特に限定されるものではなく、例えば４０〜１２０ｎｍとすることができる。【００７０】  次に、ステップＳ１２及びステップＳ１３を含む芯部パターン形成工程を行う。【００７１】  ステップＳ１２は、第１のフォトレジスト膜１５を成膜し、成膜された第１のフォトレジスト膜１５を露光、現像して第１のフォトレジスト膜１５よりなる芯部１５ａのパターンを形成する芯部パターン形成工程である。その結果、図２Ｂに示されるように、第１のフォトレジスト膜１５よりなる芯部１５ａのパターンが形成される。芯部１５ａのパターンは、芯部１５ａのパターンの両側の側面を被覆する側壁部を形成するための芯として機能する。【００７２】  第１のフォトレジスト膜１５の材質は、例えばＡｒＦレジストを用いることができる。また、第１のフォトレジスト膜１５の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができ、芯部１５ａのパターンのライン幅Ｌ１１及びスペース幅Ｓ１１は、特に限定されるものではなく、共に例えば６０ｎｍとすることができる。【００７３】  ステップＳ１３は、芯部１５ａのパターンを形成する第１のフォトレジスト膜１５をトリミングし、芯部１５ａのパターンのライン幅より細いライン幅を有する芯部１５ｂのパターンを形成する工程である。また、図２Ｃは、ステップＳ１３の工程が行われた後の半導体装置の構造を示す断面図である。【００７４】  トリミング方法は、特に限定されるものではなく、例えば酸素、窒素、水素、アンモニア等のプラズマを用いて行う。また、図２Ｂ及び図２Ｃに示されるように、トリミングされてできる芯部１５ｂのパターンのライン幅Ｌ１２は、トリミングを行う前の芯部１５ａのパターンのライン幅Ｌ１１に比べ細くなるので、芯部１５ａのパターンのライン幅Ｌ１１及びスペース幅Ｓ１１と、芯部１５ｂのパターンのライン幅Ｌ１２及びスペース幅Ｓ１２との大小関係は、Ｌ１２＜Ｌ１１、Ｌ１２＞Ｓ１１となる。Ｌ１２及びＳ１２の値���、特に限定されるものではなく、例えばＬ１２を３０ｎｍ、Ｓ１２を９０ｎｍとすることができる。【００７５】  ステップＳ１４は、芯部１５ｂのパターンが形成された基板の上にＳｉＯ２膜１６を成膜する成膜工程である。また、図２Ｄは、ステップＳ１４の工程が行われた後の半導体装置の構造を示す断面図である。【００７６】  なお、ＳｉＯ２膜は、本発明における酸化シリコン膜に相当する。また、以下において、ＳｉＯ２膜の代わりに、ＳｉＯｘ膜を始めとし、シリコンと酸素を主成分として含む他の組成の膜であってもよい。【００７７】  ＳｉＯ２膜１６の成膜工程は、第１のフォトレジスト膜１５が芯部１５ｂとして残った状態で行うが、一般的にフォトレジストは、高温に弱いので、低温（例えば３００℃以下程度）で成膜することが好ましい。成膜方法として、このように低温で成膜できるのであれば、特に限定されるものではなく、本実施の形態では、低温での分子層堆積（Molecular Layer Deposition、以下ＭＬＤという）、即ち低温ＭＬＤによって行うことができる。その結果、図２Ｄに示されるように、芯部１５ｂが形成されている場所及び形成されていない場所を含め、基板全面にＳｉＯ２膜１６が成膜され、芯部１５ｂの側面にも芯部１５ｂの側面を被覆するようにＳｉＯ２膜１６が成膜される。このときのＳｉＯ２膜１６の厚さをＤとすると、芯部１５ｂのパターンの側面を被覆するＳｉＯ２膜１６の幅もＤとなる。ＳｉＯ２膜１６の厚さＤは、特に限定されるものではなく、例えば３０ｎｍとすることができる。【００７８】  ここで、低温ＭＬＤによる成膜工程について説明する。【００７９】  低温ＭＬＤにおいては、シリコンを含む原料ガスを処理容器内に供給し、シリコン原料を基板上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン原料を酸化させる工程とを交互に繰り返す。【００８０】  具体的には、シリコンを含む原料ガスを基板上に吸着させる工程においては、シリコンを含む原料ガスとして、１分子内に２個のアミノ基を有する網のシランガス、例えばビスターシャルブチルアミノシラン（以下、ＢＴＢＡＳという）を、シリコン原料ガスの供給ノズルを介して処理容器内に所定の時間（Ｔ１）供給する。これにより、基板上にＢＴＢＡＳを吸着させる。Ｔ１の時間は、例えば１〜６０ｓｅｃとすることができる。シリコンを含む原料ガスの流量は、１０〜５００ｍＬ／ｍｉｎ（ｓｃｃｍ）とすることができる。また、処理容器内の圧力は１３．３〜６６５Ｐａとすることができる。【００８１】  次に、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程においては、酸素を含むガスとして、例えば高周波電源を備えたプラズマ生成機構によってプラズマ化されたＯ２ガスを、ガス供給ノズルを介して処理容器内に所定の時間（Ｔ２）供給する。これにより、基板上に吸着されたＢＴＢＡＳが酸化され、ＳｉＯ２膜１６が形成される。Ｔ２の時間は、例えば５〜３００ｓｅｃとすることができる。また、酸素を含むガスの流量は、１００〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）とすることができる。また、高周波電源の周波数は１３．５６ＭＨｚとすることができ、高周波電源の電力は５〜１０００Ｗとすることができる。また、処理容器内の圧力は１３．３〜６６５Ｐａとすることができる。【００８２】  また、上述したシリコンを含む原料ガスを基板上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程とを切り換える際に、各々の工程の間に、直前の工程における残留ガスを除去するために、処理容器内を真空排気しつつ例えばＮ２ガス等の不活性ガスよりなるパージガスを処理容器内に供給する工程を所定の時間（Ｔ３）行うことができる。Ｔ３の時間は、例えば１〜６０ｓｅｃとすることができる。また、パージガスの流量は、５０〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）とすることができる。なお、この工程は、処理容器内に残留しているガスを除去することができればよく、パージガスを供給せずに全てのガスの供給を停止した状態で真空排気を継続して行うことができる。【００８３】  ＢＴＢＡＳは、シリコンを含む原料ガスとして用いる１分子内に２個のアミノ基を有するアミノシランガスである。このようなアミノシランガスとしては、上記ＢＴＢＡＳの他に、ビスジエチルアミノシラン（ＢＤＥＡＳ）、ビスジメチルアミノシラン（ＢＤＭＡＳ）、ジイソプロピルアミノシラン（ＤＩＰＡＳ）、ビスエチルメチルアミノシラン（ＢＥＭＡＳ）を用いることができる。更に、シリコン原料ガスとして、１分子内３個以上のアミノ基を有するアミノシランガスを用いることができ、１分子内に１個のアミノ基を有するアミノシランガスを用いることもできる。【００８４】  一方、酸素を含むガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを用いることができ、これらを高周波電界によりプラズマ化して酸化剤として用いることができる。このような酸素を含むガスのプラズマを用いることにより、ＳｉＯ２膜の成膜を３００℃以下で行うことができ、更に酸素を含むガスのガス流量、高周波電源の電力、処理容器内の圧力を調整することにより、ＳｉＯ２膜の成膜を１００℃以下又は室温で成膜を行うことができる。【００８５】  次に、ステップＳ１５を含む第３パターン形成工程を行う。ステップＳ１５は、芯部１５ｂのパターンが形成されていない場所に、第２のフォトレジスト膜１７よりなる第３のパターン２３を形成する工程である。また、図２Ｅは、ステップＳ１５の工程が行われた後の半導体装置の構造を示す断面図である。【００８６】  図２Ｅに示されるように、芯部１５ｂのパターンに隣接した位置に、第３のパターン２３を形成する。第３のパターン２３を形成する位置は、芯部１５ｂのパターンと重ならない場所であれば、特に限定されるものではなく、本実施の形態では、芯部１５ｂのパターンに隣接した位置に形成する。第２のフォトレジスト膜１７は、ステップＳ１７において、芯部１５ｂと側壁部１６ａとよりなる第１のパターン２１のうち、芯部１５ｂを除去し側壁部１６ａよりなる第２のパターン２２を形成することを行わず、第３のパターン２３と同一形状を有する第４のパターン２４を形成するためのマスクとして機能する。第３のパターン２３のライン幅をＬ３とすると、Ｌ３の値は特に限定されるものではなく、例えば６０ｎｍとすることができる。【００８７】  第２のフォトレジスト膜１７の材質は、例えばＫｒＦレジスト、ＡｒＦレジストを用いることができる。また、第２のフォトレジスト膜１７の厚さは、特に限定されるものではなく、例えば５０〜３００ｎｍとすることができる。【００８８】  ここで、第３のパターン２３はライン幅Ｌ３が微細であるため、芯部１５ａのパターンを形成するためのフォトリソグラフィを行うための金属マスクと同様に高精度を有する金属マスクを必要とし、金属マスク製作のための費用が必要となる。しかし、ステップＳ２０の説明において後述するように、本発明によれば、偶数パターンに奇数パターンを追加しても、被エッチング層１１をエッチングする工程は、被エッチング層１１をエッチングする際のマスクに有機膜１３を用いることによって一括で行えるため、被エッチング層１１の材料の選択範囲が広がり、全体の製造コストを抑えることができる。【００８９】  なお、ステップＳ１５を行った後、ステップＳ１３と同様のトリミング工程を行うこともでき、ステップＳ１５において、第２のフォトレジスト膜１７よりなる第３のパターン２３のパターンを、そのライン幅が、予め図２Ｅに示されるライン幅Ｌ３より大きいＬ３´（例えば１２０ｎｍ）になるように形成し、トリミングを行うことによって、図２Ｅに示されるＬ３（６０ｎｍ）にすることができる。この場合、ステップＳ１５において、第２のフォトレジスト膜１７の第３のパターン２３を形成する際の金属マスクとして、高精度の金属マスクを製作しなくても済むため、更に全体の製造コストを抑えることができる。【００９０】  次に、ステップＳ１６を行う。ステップＳ１６は、ＳｉＯ２膜１６が芯部１５ｂの側壁部１６ａ及び第２のフォトレジスト膜１７よりなる第３のパターン２３の下層部として残るようにエッチングするエッチング工程である。また、図２Ｆは、ステップＳ１６の工程が行われた後の半導体装置の構造を示す断面図である。【００９１】  図２Ｆに示されるように、ＳｉＯ２膜１６をエッチングし、ＳｉＯ２膜１６が、芯部１５ｂの側面を被覆する側壁部１６ａ及び第２のフォトレジスト膜１７よりなる第３のパターン２３の下層部としてのみ残った状態とする。ＳｉＯ２膜１６のエッチングは、特に限定されるものではなく、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。ＳｉＯ２膜１６の芯部１５ｂの側壁部１６ａが残るようにエッチングする場所においては、芯部１５ｂ及び側壁部１６ａよりなる第１のパターン２１が形成される。第１のパターン２１のライン幅をＬ１、スペース幅をＳ１とすると、芯部１５ｂのライン幅Ｌ１２が３０ｎｍ、側壁部１６ａの厚さＤが３０ｎｍである場合、Ｌ１＝Ｌ１２＋Ｄ×２、Ｓ１＝Ｌ１２＋Ｓ１２―Ｌ１であるため、Ｌ１を９０ｎｍ、Ｓ１を３０ｎｍとすることができる。また、第２のフォトレジスト膜１７よりなる第３のパターン２３の下層部の部分として残るＳｉＯ２膜の部分のライン幅Ｌ４はＬ３に等しく、６０ｎｍである。【００９２】  次に、ステップＳ１７を含む第２パターン形成工程を行う。ステップＳ１７は、芯部１５ｂを除去することによって残った側壁部１６ａで構成される第２のパタ���ン２２を形成する第２パターン形成工程である。ただし、第２パターン形成工程を行うことにより、第２のパターン２２と共に、第３のパターン２３と同一形状を有する第４のパターン２４を同時に形成する。また、図２Ｇは、ステップＳ１７の工程が行われた後の半導体装置の構造を示す断面図である。【００９３】  酸素、窒素、水素、アンモニア等のプラズマを用いたエッチングを行って、芯部１５ｂの第１のフォトレジスト膜１５を除去する。その結果、図２Ｇに示されるように、第１のパターン２１において芯部１５ｂの第１のフォトレジスト膜１５が除去されて側壁部１６ａのみが残り、ライン幅がＤ、スペース幅がＬ１２及びＳ１が交互に現れるようなパターンである第２のパターン２２が形成される。本実施の形態では、芯部１５ｂのライン幅Ｌ１２と第１のパターン２１のスペース幅Ｓ１とを等しくすることにより、スペース幅はＬ１２及びＳ１に等しいＳ２となる。また、Ｄに等しいライン幅をあらためてＬ２とする。前述したように、Ｌ１２を３０ｎｍ、Ｓ１を３０ｎｍ、ＳｉＯ２膜１６の厚さ（側壁部１６ａの幅Ｄ）を３０ｎｍとすることにより、Ｌ２が３０ｎｍ、Ｓ２が３０ｎｍの第２のパターンを形成することができる。【００９４】  また、第１のフォトレジスト膜１５が除去されると共に、第３のパターン２３を形成する第２のフォトレジスト膜１７も除去され、第３のパターン２３の下層部であり第３のパターン２３と同一形状を有する第４のパターン２４が形成される。第４のパターン２４のライン幅をＬ４とすると、第４のパターン２４は第３のパターン２３と同一形状を有するため、Ｌ４はＬ３と等しく、例えばＬ３が６０ｎｍのとき、Ｌ４も６０ｎｍとなる。【００９５】  次に、ステップＳ１８及びステップＳ１９を含む第５パターン形成工程を行う。【００９６】  ステップＳ１８は、ＳｉＯ２膜１６よりなる第２のパターン２２及び第４のパターン２４をマスクとして、保護膜１４をエッチングする工程である。また、図２Ｈは、ステップＳ１８の工程が行われた後の半導体装置の構造を示す断面図である。【００９７】  ライン幅がＬ２、スペース幅がＳ２であるＳｉＯ２膜１６よりなる第２のパターン２２及びライン幅がＬ４であるＳｉＯ２膜１６よりなる第４のパターン２４をマスクとして、保護膜１４をエッチングし、ＳｉＯ２膜１６及び保護膜１４が積層されてなるライン幅Ｌ２及びスペース幅Ｓ２を有する第２のパターン２２並びにライン幅Ｌ４を有する第４のパターン２４を形成する。保護膜１４のエッチングは、例えば保護膜１４がＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣの複合膜）よりなる場合、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガスを用いて行うことができる。【００９８】  ステップＳ１９は、第２のパターン２２及び第４のパターン２４をマスクとして、有機膜１３をエッチングすることによって、ＳｉＯ２膜１６、保護膜１４及び有機膜１３が積層されてなる第２のパターン２２及び第４のパターン２４よりなる第５のパターン２５を形成する第５パターン形成工程である。また、図２Ｉは、ステップＳ１９の工程が���われた後の半導体装置の構造を示す断面図である。【００９９】  有機膜１３のエッチングは、特に限定されるものではなく、例えば酸素、窒素、水素、アンモニア等のプラズマを用いて行うことができる。その結果、図２Ｉに示されるように、ＳｉＯ２膜１６及び保護膜１４が積層されてなる第２のパターン２２、及びＳｉＯ２膜１６及び保護膜１４が積層されてなる第４のパターン２４をマスクとして有機膜１３がエッチングされ、ライン幅Ｌ２及びスペース幅Ｓ２を有しＳｉＯ２膜１６、保護膜１４及び有機膜１３が積層されてなる第２のパターン２２、及びライン幅Ｌ４を有し第４のパターン２４よりなる第５のパターン２５が形成される。【０１００】  次に、ステップＳ２０及びステップＳ２１を含む被エッチング層エッチング工程を行う。【０１０１】  ステップＳ２０は、第２のパターン２２及び第４のパターン２４よりなる第５のパターン２５をマスクとし、有機膜１３の下層である被エッチング層１１をエッチングし、有機膜１３及び被エッチング層１１が積層されてなり、第２のパターン２２及び第４のパターン２４よりなる第５のパターン２５を形成する工程である。また、図２Ｊは、ステップＳ２０の工程が行われた後の半導体装置の構造を示す断面図である。【０１０２】  有機膜１３よりなる第５のパターン２５をマスクとし、基板１０をエッチングストッパ層として被エッチング層１１をエッチングする。例えばＴＥＯＳよりなる被エッチング層１１のエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。その結果、図２Ｊに示されるように、ライン幅Ｌ２、スペース幅Ｓ２を有する偶数パターンである第２のパターン２２と、ライン幅Ｌ４を有する奇数パターンである第４のパターン２４とを同時に形成することができる。ただし、第２のパターン２２及び第４のパターン２４の上層部には、有機膜１３が除去されずに残る。【０１０３】  ステップＳ２１は、有機膜１３を除去する工程である。また、図２Ｋは、ステップＳ２１の工程が行われた後の半導体装置の構造を示す断面図である。【０１０４】  有機膜１３の除去は、例えば酸素、窒素、水素、アンモニア等のプラズマを用いたエッチングにより行う。その結果、図２Ｋに示されるように、第２のパターン２２及び第４のパターン２４を形成する被エッチング層１１の上に残っていた有機膜１３が除去され、被エッチング層１１よりなる第２のパターン２２及び第４のパターン２４を同時に形成することができる。【０１０５】  以上、本実施の形態では、例えばライン幅６０ｎｍのマスクを用いて微細なフォトリソグラフィを行うだけで、例えばライン幅３０ｎｍ、スペース幅３０ｎｍの微細な偶数パターンを形成することができるのと同時に、ＳｉＯ２膜よりなる側壁部を残すようなＳｉＯ２膜のエッチング工程の前に、例えばライン幅６０ｎｍのマスクを用いて再度微細なフォトリソグラフィを行うことにより、被エッチング層のエッチング工程を一括に行いながら、例えばライン幅６０ｎｍのライン幅を有する奇数パターンを同時に形成することができる。【０１０６】  例えば特許文献３に開示される方法でも、パターン密度が密な領域に偶数パターンを形成することができるのと同時に、パターン密度が疎な領域に奇数パターン又は孤立パターン形成することができる。しかしながら、特許文献３に開示される方法においては、微細パターンを形成するための芯部のパターンがアモルファスカーボン膜よりなり、芯部のパターンの側壁を被覆する側壁部が酸化シリコン膜よりなるため、パターン密度が密な領域と、パターン密度が疎な領域との間で、被エッチング層をエッチングするためのハードマスクとなるパターンの材質が異なる。パターンの材質が異なると、被エッチング層をエッチングする際の横方向のエッチング耐性、下層の被エッチング層とのエッチング速度の比（選択比）等の影響が異なり、マスク全域に亘り均一に揃えることができない。その結果、ハードマスクとなるパターンのパターン密度が密な領域とパターン密度が疎な領域とが混在していた場合に、パターンのＣＤ（Critical Dimension）を精度良く、均一に維持することができない。【０１０７】  一方、本実施の形態では、微細パターンを形成するための芯部のパターンと、芯部のパターンの側壁を被覆する側壁部とが、ともに酸化シリコン膜よりなる。そのため、パターン密度が密な領域と、パターン密度が疎な領域との間で、被エッチング層をエッチングするためのハードマスクとなるパターンの材質が同一である。パターンの材質が同一であれば、被エッチング層をエッチングする際の横方向のエッチング耐性、下層の被エッチング層とのエッチング速度の比（選択比）等の影響も同一となり、マスク全域に亘り均一に揃えることができる。その結果、ハードマスクとなるパターンのパターン密度が密な領域とパターン密度が疎な領域とが混在していた場合にも、パターンのＣＤ（Critical Dimension）を精度良く、均一に維持することができる。【０１０８】  また、有機膜１３の材質、厚さを変えることにより、被エッチング層１１として種々の材料を用いた場合にも、被エッチング層１１に対するマスクとして機能させることができる。特に、ステップＳ２１の有機膜１３の除去においては、酸素、窒素、水素、アンモニア等のプラズマを用いたエッチングを行うため、有機膜１３が厚い場合でも容易に除去することができる。従って、被エッチング層１１として種々の材質を用いることができ、低コストの材料あるいは低コストの成膜方法を用いることによって、本発明に係る半導体装置の製造方法を低コスト化することができる。【０１０９】  このような偶数パターンに隣接してライン幅の異なる奇数パターンを有する電子デバイスの例として、ＮＡＮＤ型フラッシュメモリが挙げられる。図３に、ＮＡＮＤ型フラッシュメモリの等価回路を示す。図３に示されるように、ＮＡＮＤ型フラッシュメモリにおいては、８ビットのメモリセルが、それらのビット線が直列に接続されるように配列され、その両側に各々１つのデータ入出力用の選択ゲートを有する電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）が直列に接続されるような回路を有する。即ち、第１の選択ゲート４０、８ビットに対応した８個のフローティングゲート４１乃至４８、及び第２の選択ゲート４９が、ビットライン３９に直列に接続され���。このようなＮＡＮＤ型フラッシュメモリの構造において、両端の選択ゲート４０、４９に対応するＦＥＴのゲート長をメモリセルのゲート長より大きくするような場合に、ＦＥＴ用のマスクを新規に製作する必要がなく、製造コストを低減することができる。【０１１０】  また、本実施の形態では、ステップＳ１６乃至ステップＳ２１の工程は全てドライプロセスで行うことができるため、同一のチャンバ内でガス種を変えるだけで一括して行うような製造方法を行うことも可能である。ステップＳ１６乃至ステップＳ２１の工程を一括して行うことにより、従来に比べて工程の簡略化と製造コストの低減を図ることができ、生産性の向上を図ることができる。【０１１１】  なお、本実施の形態では、ステップＳ１４のＳｉＯ２膜の成膜工程は、低温ＭＬＤによって行うが、上層部を保護膜１４で保護された有機膜１３よりなる芯部１５ｂにダメージを与えることなくＳｉＯ２膜を成膜することができるのであれば、上記の方法に限定されるものではなく、ＣＶＤ、ＲＦ（Radio Frequency）マグネトロンスパッタ、電子線蒸着、等公知の成膜方法を用いることも可能である。【０１１２】  また、本実施の形態では、芯部パターン形成工程において、第２のフォトレジスト膜１７よりなる第３のパターン２３のトリミングを行わず、第３のパターン２３のライン幅Ｌ３と略等しいライン幅を有する芯部１５ａを用いて第１のパターン２１を形成することも可能である。【０１１３】  また、本実施の形態では、第３のパターン２３のライン幅であるＬ３は、前述したように、ライン幅が、予め図２Ｅに示されるライン幅Ｌ３より大きいＬ３´（例えば１２０ｎｍ）になるように形成し、トリミングを行うことによって、自在にその幅寸法を制御することができるため、トリミングされてできる芯部１５ｂのパターンのライン幅であるＬ１２に比べ、大きくすることもでき、等しくすることもでき、小さくすることもできる。（第１の実施の形態の第１の変形例）  次に、図４Ａ乃至図４Ｋを参照し、本発明の第１の実施の形態の第１の変形例に係る半導体装置の製造方法を説明する。【０１１４】  図４Ａ乃至図４Ｋは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。ただし、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の変形例、実施の形態についても同様）。【０１１５】  本変形例に係る半導体装置の製造方法は、被エッチング層が窒化シリコン層である点で、第１の実施の形態に係る半導体装置の製造方法と相違する。【０１１６】  図４Ａ乃至図４Ｋを参照するに、第１の実施の形態において、ＴＥＯＳよりなる被エッチング層１１を用いて行うのと相違し、本変形例においては、窒化シリコン層（以下ＳｉＮという）よりなる被エッチング層１１ａを用いて行う。【０１１７】  本変形例に係る半導体装置の製造方法は、第１の実施の形態と同じであり、図１に示されるように、ステップＳ１１乃至ステップＳ２１の工程を含む。【０１１８】  始めに、ステップＳ１１を含む準備工程を行う。図４Ａに示されるように、本変形例においても、第１の実施の形態と同様に、基板１０の上に、下から順に被エッチング層１１ａ、有機膜１３、保護膜１４が形成された基板を用いる。ただし、被エッチング層１１ａは、第１の実施の形態でＴＥＯＳであるのと異なり、ＳｉＮである。被エッチング層１１ａの厚さが、例えば５０〜５００ｎｍとすることができるのは、第１の実施の形態と同様である。【０１１９】  被エッチング層１１ａが、パターン形成されることにより、その後の種々の加工工程におけるマスクとして機能することは、第１の実施の形態と同じである。ＳｉＮは、第１の実施の形態で用いられるアモルファスシリコン、ポリシリコンに比べ、隣接する有機膜１３とのエッチングの選択比を向上させることができる。【０１２０】  ステップＳ１２乃至ステップＳ１７を含む芯部パターン形成工程、成膜工程、第３パターン形成工程、第１パターン形成工程及び第２パターン形成工程は、第１の実施の形態と同一であり、各々の工程を行った後の半導体装置の一部の構造は、夫々図４Ｂ乃至図４Ｇに示される通りである。【０１２１】  次に、ステップＳ１８及びステップＳ１９を含む第５パターン形成工程を行う。【０１２２】  ステップＳ１８、即ち第２のパターン２２及び第４のパターン２４をマスクとして保護膜１４を除去する工程は、第１の実施の形態と同一であり、ステップＳ１８の工程が終わったときの半導体装置の一部の構造は、図４Ｈに示される。【０１２３】  ステップＳ１９、即ち第２のパターン２２及び第４のパターン２４をマスクとして、有機膜１３をエッチングする工程は、図４Ｉに示されるように、ＳｉＮよりなる被エッチング層１１ａのエッチング速度に対する有機膜１３のエッチング速度の比を、第１の実施の形態におけるＴＥＯＳよりなる被エッチング層１１のエッチング速度に対する有機膜１３のエッチング速度の比に比べて増大させることができるため、エッチングの進行が被エッチング層１１ａの表面に到達した時点でエッチングを確実に停止させることができる。具体的には、有機膜１３のエッチングは、例えば酸素、窒素、水素、アンモニア等のプラズマを用いて行うが、混合ガスの種類、流量比、ガス圧、基板温度を制御することによって、ＳｉＮと有機膜のエッチングの選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０１２４】  次に、ステップＳ２０、即ち第２のパターン２２及び第４のパターン２４をマスクとして被エッチング層１１ａを除去し、第５のパターン２５を形成する工程を行う。また、図４Ｊは、ステップＳ２０の工程を行った後の半導体装置の構造を示す断面図である。【０１２５】  本変形例では、エッチングの条件を制御することにより、ＳｉＮよりなる被エッチング層１１ａの有機膜１３に対するエッチングの選択比を向上させ、被エッチング層１１ａをエッチングする間に有機膜１３よりなるパターンをエッチングすることなく、マスクの形状を正確に被エッチング層１１ａに転写することができる。具体的には、第１の被エッチング層１１ａのエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うが、ＣＦ系ガスの種類、混合ガスの���類、流量比、ガス圧、基板温度を制御することによって、ＳｉＮの有機膜に対する選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０１２６】  また、本変形例では、前述したエッチングの条件を制御することにより、ＳｉＮよりなる被エッチング層１１ａの基板１０に対するエッチングの選択比を向上させ、エッチングが基板１０の表面に到達した時点でエッチングを確実に停止させることもできる。【０１２７】  ステップＳ２１の工程、即ち、有機膜を除去する工程は、第１の実施の形態と同様である。また、ステップＳ２１の工程が終わった後の半導体基板の構造は、図４Ｋに示される。【０１２８】  以上、本変形例に係る半導体装置の製造方法によれば、被エッチング層１１ａをＴＥＯＳからＳｉＮに代えることにより、隣接する有機膜１３とのエッチングの選択比を向上させることができ、再現性に優れた半導体装置を低コストで製造することができる。【０１２９】  なお、ＳｉＮとして、ＳｉとＮとの組成比は、特に限定されるものではなく、例えばＳｉ３Ｎ４を用いることができる。また、ＳｉＮの代わりにＳｉＯＮ（酸窒化シリコン）を用いることもできる。【０１３０】  また、ＳｉＮの代わりに、アモルファスシリコン又はポリシリコンを挿入した複合膜を用いることもできる。特に、基板との間のエッチング工程におけるエッチング速度の大きな選択比を確保することができるのであれば、任意の材質の被エッチング層を用いることができる。（第１の実施の形態の第２の変形例）  次に、図５Ａ乃至図５Ｋを参照し、本発明の第１の実施の形態の第２の変形例に係る半導体装置の製造方法を説明する。【０１３１】  図５Ａ乃至図５Ｋは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０１３２】  本変形例に係る半導体装置の製造方法は、保護膜が酸窒化シリコンＳｉＯＮである点で、第１の実施の形態に係る半導体装置の製造方法と相違する。【０１３３】  図５Ａ乃至図５Ｋを参照するに、第１の実施の形態において、ＳＯＧよりなる保護膜を用いて行うのと相違し、本変形例においては、ＳｉＯＮよりなる保護膜１４ｂを用いて行う。【０１３４】  本変形例に係る半導体装置の製造方法は、第１の実施の形態と同じであり、図１に示されるように、ステップＳ１１乃至ステップＳ２２の工程を含む。【０１３５】  始めに、ステップＳ１１を含む準備工程を行う。図５Ａに示されるように、本変形例においても、第１の実施の形態と同様に、基板１０の上に、下から順に被エッチング層１１、有機膜１３、保護膜１４ｂが形成された基板を用いる。ただし、保護膜１４ｂは、第１の実施の形態でＳＯＧであるのと異なり、ＳｉＯＮである。保護膜１４ｂの厚さが、例えば４０〜１２０ｎｍとすることができるのは、第１の実施の形態と同様である。【０１３６】  被エッチング層１１が、パターン形成されることにより、その後の種々の加工工程におけるマスクとして機能することは、第１の実施の形態と同じである。【０１３７】  ステップＳ１２乃至ステップＳ１５の工程を含む芯部パターン形成工程、成膜工程及び第３パターン形成工程は、第１の実��の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図５Ｂ乃至図５Ｅに示される通りである。【０１３８】  次に、ステップＳ１６を含む第１パターン形成工程を行う。また、第１パターン形成工程を行った後の半導体装置の一部の構造は、図５Ｆに示される通りである。【０１３９】  本変形例では、エッチングの条件を制御することにより、ＳｉＯ２膜１６のエッチング速度とＳｉＯＮよりなる保護膜１４ｂのエッチング速度の選択比を向上させ、エッチングが保護膜１４ｂの表面に到達した時点で確実にエッチングを停止させることができる。具体的には、ＳｉＯ２膜１６のエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うが、ガスの種類、流量、ガス圧、基板温度を制御することによって、ＳｉＯ２膜とＳｉＯＮとの間のエッチングの選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０１４０】  ステップＳ１７乃至ステップＳ１９の工程を含む第２パターン形成工程及び第５パターン形成工程は、第１の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図５Ｇ乃至図５Ｉに示される通りである。【０１４１】  次に、ステップＳ２０及びステップＳ２１を含む被エッチング層エッチング工程を行う。また、被エッチング層エッチング工程のステップＳ２０及びステップＳ２１を行った後の半導体装置の一部の構造は、夫々図５Ｊ及び図５Ｋに示される通りである。【０１４２】  本変形例では、エッチングの条件を制御することにより、ＴＥＯＳよりなる被エッチング層１１のエッチング速度とＳｉＯＮよりなる保護膜１４ｂのエッチング速度の選択比を向上させ、被エッチング層１１をエッチングする間に保護膜１４ｂよりなる第２のパターン２２及び第４のパターン２４をエッチングすることなく、マスクの形状を正確に被エッチング層１１に転写することができる。具体的には、被エッチング層１１のエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うが、ガスの種類、流量、ガス圧、基板温度を制御することによって、ＴＥＯＳとＳｉＯＮとの間のエッチングの選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０１４３】  ステップＳ２１は、第１の実施の形態と同一であり、工程が終わったときの半導体装置の一部の構造は、図５Ｋに示される通りである。【０１４４】  以上、本変形例に係る半導体装置の製造方法によれば、保護膜１４ｂをＳＯＧからＳｉＯＮに代えることにより、ＳｉＯ２層１６及び被エッチング層１１とのエッチングの選択比を向上させることができ、再現性に優れた半導体装置を低コストで製造することができる。【０１４５】  なお、本変形例において、ＳｉＯＮの代わりに、ＬＴＯ膜とＢＡＲＣ膜の複合膜を用いる場合にも、ＳｉＯ２層１６及び被エッチング層１１とのエッチングの選択比を向上させることができ、再現性に優れた半導体装���を低コストで製造することができる。（第１の実施の形態の第３の変形例）  次に、図６Ａ乃至図６Ｋを参照し、本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法を説明する。【０１４６】  図６Ａ乃至図６Ｋは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０１４７】  本変形例に係る半導体装置の製造方法は、偶数パターンと離れた位置に孤立パターンを同時に形成する点で、第１の実施の形態に係る半導体装置の製造方法と相違する。【０１４８】  図６Ａ乃至図６Ｋを参照するに、第１の実施の形態において、偶数パターンに隣接して奇数パターンを同時に形成するのと相違し、本変形例においては、偶数パターンと離れた位置に孤立パターンを形成する。【０１４９】  本変形例に係る半導体装置の製造方法は、第１の実施の形態と同じであり、図１に示されるように、ステップＳ１１乃至ステップＳ２１の工程を含む。【０１５０】  始めに、ステップＳ１１を含む準備工程を行う。図６Ａに示されるように、本変形例においても、第１の実施の形態と同様に、基板１０の上に、下から順に被エッチング層１１、有機膜１３、保護膜１４が形成された基板を用いる。【０１５１】  次に、ステップＳ１２及びステップＳ１３を含む芯部パターン形成工程を行う。【０１５２】  ステップＳ１２は、第１のフォトレジスト膜１５を露光、現像して第１のフォトレジスト膜１５よりなる芯部１５ａのパターンを形成する芯部パターン形成工程である。本変形例では、保護膜１４の上に第１のフォトレジスト膜１５を形成し、芯部１５ａのパターンの偶数パターンが配置された場所と、芯部１５ａのパターンが配置されない場所を有するような金属マスクを用いてフォトリソグラフィを行い、露光、現像を行って、芯部１５ａのパターンを形成する。ステップＳ１２の工程を行った後の半導体装置の構造は、図６Ｂに示される。【０１５３】  次に行うステップＳ１３は、第１の実施の形態と同様であり、ステップＳ１３の工程を行った後の半導体装置の構造は、図６Ｃに示される。【０１５４】  ステップＳ１４を含む成膜工程は、第１の実施の形態と同様であり、ステップＳ１４の工程を行った後の半導体装置の構造は、図６Ｄに示される。【０１５５】  次に、ステップＳ１５の第３パターン形成工程を行う。図６Ｅに示されるように、芯部１５ｂのパターンが形成されていない位置に、第３のパターン２３を形成する。基板全面に、第３のパターン２３を形成するための第２のフォトレジスト膜１７を成膜し、露光、現像を行って第２のフォトレジスト膜１７よりなる第３のパターン２３を形成する。ここで、第２のフォトレジスト膜１７の材質や厚みは、第１の実施の形態と同様にすることができる。ただし、本変形例における第２のフォトレジスト膜１７を露光する際の金属マスクは、第１の実施の形態と異なり、孤立パターンに相当する第３のパターン２３が、芯部１５ｂのパターンと離れた位置に配置されるようなパターンを有する。第３のパターン２３のライン幅をＬ３とすると、Ｌ３の値は特に限定されるものではなく、第１の実施の形態と同様に、例えば６０ｎｍとすることができる。【０１５６】  ここで、第３のパターン２３はライン幅Ｌ３が微細であるため、芯部１５ａのパターンを形成するための金属マスクと同様に高精度な金属マスクを必要とし、マスク製作費用が必要となる。しかし、被エッチング層１１をエッチングする際のマスクとして有機膜１３を用いて一括でエッチングを行うことができ、被エッチング層１１として広範囲の材料を選択することができ、低コストの材料及び低コストの成膜方法を用いることによって全体の製造コストを抑えることができるのは、第１の実施の形態と同様である。【０１５７】  その後、ステップＳ１６乃至ステップＳ２１を含む第１パターン形成工程、第２パターン形成工程、第５パターン形成工程及び被エッチング層エッチング工程は、第１の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図６Ｆ乃至図６Ｋに示される通りである。その結果、被エッチング層１１よりなり、ライン幅Ｌ２、スペース幅Ｓ２を有する偶数パターンから離れた位置にライン幅Ｌ４を有する孤立パターンを有するようなパターンを一括で形成することができる。（第１の実施の形態の第４の変形例）  次に、図７Ａ乃至図７Ｋを参照し、本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法を説明する。【０１５８】  図７Ａ乃至図７Ｋは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０１５９】  本変形例に係る半導体装置の製造方法は、偶数パターンに隣接した位置に奇数パターンを同時に形成すると共に、偶数パターンと離れた位置にも孤立パターンを同時に形成する点で、第１の実施の形態に係る半導体装置の製造方法と相違する。【０１６０】  図７Ａ乃至図７Ｋを参照するに、第１の実施の形態において、偶数パターンに隣接して奇数パターンを同時に形成するのと相違し、本変形例においては、偶数パターンに隣接した位置に奇数パターンを同時に形成するのと共に、偶数パターンと離れた位置に孤立パターンを形成する。【０１６１】  本変形例に係る半導体装置の製造方法は、第１の実施の形態と同じであり、図１に示されるように、ステップＳ１１乃至ステップＳ２１の工程を含む。【０１６２】  始めに、ステップＳ１１を含む準備工程を行う。図７Ａに示されるように、本変形例においても、第１の実施の形態と同様に、基板１０の上に、下から順に被エッチング層１１、有機膜１３、保護膜１４が形成された基板を用いる。【０１６３】  次に、ステップＳ１２乃至ステップＳ１４を含む芯部パターン形成工程及び成膜工程を行う。芯部パターン形成工程及び成膜工程は、第１の実施の形態と同様であり、各工程が行われた後の半導体装置の構造は、図７Ｂ乃至図７Ｄに示される。【０１６４】  次に、ステップＳ１５の第３パターン形成工程を行う。図７Ｅに示されるように、芯部１５ｂのパターンが形成されていない位置に、第３のパターン２３を形成するのは、第１の実施の形態と同様である。ただし、本変形例においては、奇数パターンに相当し、ライン幅Ｌ３を有する第３のパターン２３が、芯部１５ｂのパターンに隣接して設けられるのと共に、孤立パターンに相当し、ライン幅Ｌ３を有する第３のパ���ーン２３が、芯部１５ｂのパターンから離れた位置にも配置されるようなパターンを有することを特徴とする。Ｌ３の値は特に限定されるものではなく、第１の実施の形態と同様に、例えば６０ｎｍとすることができる。【０１６５】  その後、ステップＳ１６乃至ステップＳ２１を含む第１パターン形成工程、第２パターン形成工程、第５パターン形成工程及び被エッチング層エッチング工程は、第１の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図７Ｆ乃至図７Ｋに示される通りである。その結果、被エッチング層１１よりなり、ライン幅Ｌ２、スペース幅Ｓ２を有する偶数パターンに隣接した位置にライン幅Ｌ４を有する奇数パターンを一括で形成することができると共に、ライン幅Ｌ２、スペース幅Ｓ２を有する偶数パターンから離れた位置にライン幅Ｌ４を有する孤立パターンを一括で形成することができる。（第１の実施の形態の第５の変形例）  次に、図８Ａ乃至図８Ｋを参照し、本発明の第１の実施の形態の第５の変形例に係る半導体装置の製造方法を説明する。【０１６６】  なお、本変形例におけるライン幅Ｌ３１は、本発明における第３の寸法に相当する。【０１６７】  図８Ａ乃至図８Ｋは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０１６８】  本変形例に係る半導体装置の製造方法は、芯部及び側壁部で構成される第１のパターンを形成する際に、その後第２のフォトレジスト膜で被覆される第３のパターンのうち、第２のパターンよりなる偶数パターンから離れた位置に配置される第３のパターンのライン幅が、第２のパターンよりなる偶数パターンに隣接して配置される第３のパターンのライン幅よりも細い点で、第１の実施の形態の第４の変形例に係る半導体装置の製造方法と相違する。【０１６９】  図８Ａ乃至図８Ｋを参照するに、第１の実施の形態の第４の変形例において、第２のパターンより離れた位置にある孤立パターンのライン幅は、第２のパターンに隣接した位置にある奇数パターンのライン幅と同じであるのと相違し、本変形例においては、第２のパターン２２より離れた位置にある孤立パターン２３ａのライン幅Ｌ３１は、第２のパターン２２に隣接した位置にある奇数パターン２３のライン幅Ｌ３より細い。【０１７０】  本変形例に係る半導体装置の製造方法は、第１の実施の形態の第４の変形例と同様であり、図１に示されるように、ステップＳ１１乃至ステップＳ２１の工程を含む。【０１７１】  始めに、ステップＳ１１を含む準備工程を行う。図８Ａに示されるように、本変形例においても、第１の実施の形態と同様に、基板１０の上に、下から順に被エッチング層１１、有機膜１３、保護膜１４が形成された基板を用いる。【０１７２】  次に、ステップＳ１２乃至ステップＳ１４を含む芯部パターン形成工程及び成膜工程を行う。芯部パターン形成工程及び成膜工程は、第１の実施の形態と同様であり、各工程が行われた後の半導体装置の構造は、図８Ｂ乃至図８Ｄに示される。【０１７３】  次に、ステップＳ１５の第３パターン形成工程を行う。図８Ｅに示されるように、芯部１５ｂのパターンが形成されていない位置に��第３のパターン２３を形成するのは、第１の実施の形態と同様である。ただし、本変形例においては、奇数パターンに相当し、ライン幅Ｌ３を有する第３のパターン２３が、芯部１５ｂのパターンに隣接して設けられるのと共に、孤立パターンに相当し、ライン幅Ｌ３１を有する第３のパターン２３ａが、芯部１５ｂのパターンから離れた位置にも配置されるようなパターンを有し、Ｌ３１がＬ３よりも小さいことを特徴とする。各々第３のパターン２３及び第３のパターン２３ａのライン幅であるＬ３及びＬ３１の値は特に限定されるものではなく、第１の実施の形態と同様に、Ｌ３の値は例えば６０ｎｍとすることができ、Ｌ３１の値は例えば４０ｎｍとすることができる。【０１７４】  その後、ステップＳ１６乃至ステップＳ２１を含む第１パターン形成工程、第２パターン形成工程、第５パターン形成工程及び被エッチング層エッチング工程は、第１の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図８Ｆ乃至図８Ｋに示される通りである。その結果、被エッチング層１１よりなり、ライン幅Ｌ２、スペース幅Ｓ２を有する偶数パターンに隣接した位置にライン幅Ｌ４の奇数パターンを有し、ライン幅Ｌ２、スペース幅Ｓ２を有する偶数パターンから離れた位置にライン幅Ｌ４１の孤立パターンを有するようなパターンを一括で形成することができる。ここで、Ｌ４の値はＬ３と等しいため例えば６０ｎｍとすることができ、Ｌ４１の値はＬ３１と等しいため例えば４０ｎｍとすることができる。（第２の実施の形態）  次に、図９乃至図１０Ｌを参照し、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。【０１７５】  以下、本実施の形態及び本実施形態の各変形例における有機膜、芯部のパターン、芯部パターン形成工程、成膜工程、第１のパターン、第１パターン形成工程、第２のフォトレジスト膜、第３のパターン、第３パターン形成工程、第１のパターンの所定のパターン、第１パターン形成工程、第２のパターン、及び第２パターン形成工程のそれぞれは、本発明における第１の有機膜、第１の有機膜パターン、第１の有機膜パターン形成工程、酸化シリコン膜成膜工程、第１のマスクパターン、第１のマスクパターン形成工程、第２の有機膜、第２の有機膜パターン、第２の有機膜パターン形成工程、第２のマスクパターン、第２のマスクパターン形成工程、第３のマスクパターン、及び第３のマスクパターン形成工程のそれぞれに相当する。【０１７６】  また、本実施の形態及び本実施の形態の各変形例におけるライン幅Ｌ１０４、及び厚さＤ１０１のそれぞれは、本発明における第１の寸法、及び第２の寸法のそれぞれに相当する。【０１７７】  図９は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するための工程図である。また、図１０Ａ乃至図１０Ｌは、本実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。また、図９のステップＳ１１１乃至ステップＳ１２２の工程の各々の工程が行われた後の半導体装置の構造は、図１０Ａ乃至図１０Ｌの各々の断面図で示される構造に対応する。【０１７８】  本実施の形態に係る半導体装��の製造方法は、図９に示されるように、基板準備工程と、第１パターン形成工程と、フォトレジスト被覆工程と、保護膜除去工程と、第２パターン形成工程と、被エッチング層エッチング工程とを含む。基板準備工程は、ステップＳ１１１の工程を含み、第１パターン形成工程は、ステップＳ１１２乃至ステップＳ１１６の工程を含み、フォトレジスト被覆工程は、ステップＳ１１７の工程を含み、保護膜除去工程は、ステップＳ１１８の工程を含み、第２パターン形成工程は、ステップＳ１１９の工程を含み、被エッチング層エッチング工程は、ステップＳ１２０乃至ステップＳ１２２の工程を含む。【０１７９】  始めに、ステップＳ１１１を含む準備工程を行う。ステップＳ１１１は、被エッチング層の上に有機膜を介して保護膜が形成された基板を用意する工程である。図１０Ａは、ステップＳ１１１の工程が行われた後の半導体装置の構造を示す断面図である。【０１８０】  ステップＳ１１１では、図１０Ａに示されるように、基板１１０の上に、下から順に第１の被エッチング層１１１、第２の被エッチング層１１２、有機膜１１３、保護膜１１４が形成された基板を準備する。第１の被エッチング層１１１及び第２の被エッチング層１１２は、パターンを形成されることにより、その後の種々の加工工程を行う場合のマスクとして機能する。有機膜１１３は、パターンが形成され、第１の被エッチング層１１１及び第２の被エッチング層１１２のパターンを形成するためのマスクとして機能する。保護膜１１４は、図１０Ｄを用いて後述するように、有機膜１１３よりなる芯部１２５のパターンを形成する際に有機膜１１３の表面を保護する機能を有すると共に、図１０Ｇを用いて後述するように、第１のパターン１２１の所定のパターンにおいて芯部１２５の有機膜１１３が除去されないように保護する機能も有する。また保護膜１１４は、その上に形成される第２のフォトレジスト膜１１５のフォトリソグラフィを行う際の反射防止膜（ＢＡＲＣ：Bottom Anti-Reflecting Coating）としての機能を有する場合もある。【０１８１】  第１の被エッチング層１１１の材質は、特に限定されるものではなく、例えばＴＥＯＳ（テトラエトキシシラン：Tetraethoxysilane）を用いることができる。また、第１の被エッチング層１１１の厚さは、特に限定されるものではなく、例えば５０〜５００ｎｍとすることができる。【０１８２】  第２の被エッチング層１１２の材質は、特に限定されるものではなく、例えばアモルファスシリコン、ポリシリコンを用いることができる。また、第２の被エッチング層１１２の厚さは、特に限定されるものではなく、例えば２０〜２００ｎｍとすることができる。【０１８３】  有機膜１１３の材質は、特に限定されるものではなく、例えば化学気相法（ＣＶＤ：ChemicalVapor Deposition）により成膜されたアモルファスカーボン、スピンオンにより成膜されたポリフェノールやｉ線レジスト等のフォトレジストを含む広範な有機系の材料を用いることができる。また、有機膜１１３の厚さは、特に限定されるものではなく、例えば１５０〜３００ｎｍとすることができる。【０１８４】  保護膜１１４の材質は、特に限定されるものではなく、例えばＳＯＧ（Spin On Glass）膜、ＳｉＯＮ膜、又はＬＴＯ（LowTemperature Oxide）膜とＢＡＲＣの複合膜を用いることができる。また、保護膜１１４の厚さは、特に限定されるものではなく、例えば４０〜１２０ｎｍとすることができる。【０１８５】  次に、ステップＳ１１２乃至ステップＳ１１６を含む第１パターン形成工程を行う。【０１８６】  ステップＳ１１２は、第２のフォトレジスト膜１１５を成膜し、成膜された第２のフォトレジスト膜１１５を露光、現像して第２のフォトレジスト膜１１５よりなる第３のパターン１２３を形成する第３パターン形成工程である。その結果、図１０Ｂに示されるように、第２のフォトレジスト膜１１５よりなる第３のパターン１２３が形成される。第３のパターン１２３は、保護膜１１４及び有機膜１１３をエッチングする工程におけるマスクとして機能する。【０１８７】  第２のフォトレジスト膜１１５の材質は、例えばＡｒＦレジストを用いることができる。また、第２のフォトレジスト膜１１５の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができ、第３のパターン１２３のライン幅Ｌ１０３及びスペース幅Ｓ１０３は、特に限定されるものではなく、共に例えば６０ｎｍとすることができる。【０１８８】  ステップＳ１１３は、第３のパターン１２３を形成する第２のフォトレジスト膜１１５をトリミングし、トリミングされてできる第２のフォトレジスト膜１１５よりなる第４のパターン１２４をマスクとして保護膜１１４をエッチングする工程である。また、図１０Ｃは、ステップＳ１１３の工程が行われた後の半導体装置の構造を示す断面図である。【０１８９】  トリミング方法は、特に限定されるものではなく、例えば酸素、窒素、水素、アンモニア等のプラズマを用いて行う。また、図１０Ｂ及び図１０Ｃに示されるように、トリミングされてできる第４のパターン１２４のライン幅Ｌ１０４は、トリミングを行う前の第３のパターン１２３のライン幅Ｌ１０３に比べ細くなるので、第４のパターン１２４のライン幅Ｌ１０４及びスペース幅Ｓ１０４と、第３のパターン１２３のライン幅Ｌ１０３及びスペース幅Ｓ１０３との大小関係は、Ｌ１０４＜Ｌ１０３、Ｓ１０４＞Ｓ１０３となる。Ｌ１０４及びＳ１０４の値は、特に限定されるものではなく、例えばＬ１０４を３０ｎｍ、Ｓ１０４を９０ｎｍとすることができる。【０１９０】  トリミングを行った後、ライン幅がＬ１０４である第２のフォトレジスト膜１１５よりなる第４のパターン１２４をマスクとして、保護膜１１４をエッチングし、第２のフォトレジスト膜１１５及び保護膜１１４が積層されてなるライン幅がＬ１０４のパターンを形成する。保護膜１１４のエッチングは、例えば保護膜１１４がＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣの複合膜）よりなる場合、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガスを用いて行うことができる。【０１９１】  ステップＳ１１４は、上層部を保護膜１１４で保護された有機膜１１３をエッチングすることによって、上層部を保護膜１１４で保護された有機膜１１３よりなる芯部１２５のパターンを形成する芯部パターン形成工程である。また、図１０Ｄ���、ステップＳ１１４の工程が行われた後の半導体装置の構造を示す断面図である。【０１９２】  有機膜１１３のエッチングは、特に限定されるものではなく、例えば酸素、窒素、水素、アンモニア等のプラズマを用いて行うことができる。その結果、図１０Ｄに示されるように、ライン幅がＬ１０４の保護膜１１４をマスクとして有機膜１１３がエッチングされ、ライン幅がＬ１０４の保護膜１１４で保護された有機膜１１３よりなる芯部２５のパターンが形成される。【０１９３】  ステップＳ１１５は、芯部１２５のパターンが形成された基板の上にＳｉＯ２膜１１６を成膜する成膜工程である。また、図１０Ｅは、ステップＳ１１５の工程が行われた後の半導体装置の構造を示す断面図である。【０１９４】  なお、ＳｉＯ２膜は、本発明における酸化シリコン膜に相当する。また、以下において、ＳｉＯ２膜の代わりに、ＳｉＯｘ膜を始めとし、シリコンと酸素を主成分として含む他の組成の膜であってもよい。【０１９５】  ＳｉＯ２の成膜工程は、有機膜１１３が芯部１２５として残った状態で行うが、一般的に有機膜１１３は、高温に弱いので、低温（例えば３００℃以下程度）で成膜することが好ましい。成膜方法として、このように低温で成膜できるのであれば、特に限定されるものではなく、本実施の形態では、低温での分子層堆積（Molecular Layer Deposition、以下ＭＬＤという）、即ち低温ＭＬＤによって行うことができる。その結果、図１０Ｅに示されるように、芯部１２５が形成されている場所及び形成されていない場所を含め、基板全面にＳｉＯ２膜１１６が成膜され、芯部１２５の側面にも芯部１２５の側面を被覆するようにＳｉＯ２膜１１６が成膜される。このときのＳｉＯ２膜１１６の厚さをＤ１０１とすると、芯部１２５のパターンの側面を被覆するＳｉＯ２膜１１６の幅もＤ１０１となる。ＳｉＯ２膜１１６の厚さＤ１０１は、特に限定されるものではなく、例えば３０ｎｍとすることができる。【０１９６】  ここで、低温ＭＬＤによる成膜工程について説明する。【０１９７】  低温ＭＬＤにおいては、シリコンを含む原料ガスを処理容器内に供給し、シリコン原料を基板上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン原料を酸化させる工程とを交互に繰り返す。【０１９８】  具体的には、シリコンを含む原料ガスを基板上に吸着させる工程においては、シリコンを含む原料ガスとして、１分子内に２個のアミノ基を有する網のシランガス、例えばビスターシャルブチルアミノシラン（以下、ＢＴＢＡＳという）を、シリコン原料ガスの供給ノズルを介して処理容器内に所定の時間（Ｔ１）供給する。これにより、基板上にＢＴＢＡＳを吸着させる。Ｔ１の時間は、例えば１〜６０ｓｅｃとすることができる。シリコンを含む原料ガスの流量は、１０〜５００ｍＬ／ｍｉｎ（ｓｃｃｍ）とすることができる。また、処理容器内の圧力は１３．３〜６６５Ｐａとすることができる。【０１９９】  次に、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程においては、酸素を含むガスとして、例えば高周波電源を備えたプラズマ生成機構によってプラズマ化されたＯ２ガスを、ガス供給ノズルを介して処理容器内に所定の時間（Ｔ２）供給する。こ���により、基板上に吸着されたＢＴＢＡＳが酸化され、ＳｉＯ２膜１６が形成される。Ｔ２の時間は、例えば５〜３００ｓｅｃとすることができる。また、酸素を含むガスの流量は、１００〜２００００ｍＬ／ｍｉｎ（ｓｃｃｍ）とすることができる。また、高周波電源の周波数は１３．５６ＭＨｚとすることができ、高周波電源の電力は５〜１０００Ｗとすることができる。また、処理容器内の圧力は１３．３〜６６５Ｐａとすることができる。【０２００】  また、上述したシリコンを含む原料ガスを基板上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程とを切り換える際に、各々の工程の間に、直前の工程における残留ガスを除去するために、処理容器内を真空排気しつつ例えばＮ２ガス等の不活性ガスよりなるパージガスを処理容器内に供給する工程を所定の時間（Ｔ３）行うことができる。Ｔ３の時間は、例えば１〜６０ｓｅｃとすることができる。また、パージガスの流量は、５０〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）とすることができる。なお、この工程は、処理容器内に残留しているガスを除去することができればよく、パージガスを供給せずに全てのガスの供給を停止した状態で真空排気を継続して行うことができる。【０２０１】  ＢＴＢＡＳは、シリコンを含む原料ガスとして用いる１分子内に２個のアミノ基を有するアミノシランガスである。このようなアミノシランガスとしては、上記ＢＴＢＡＳの他に、ビスジエチルアミノシラン（ＢＤＥＡＳ）、ビスジメチルアミノシラン（ＢＤＭＡＳ）、ジイソプロピルアミノシラン（ＤＩＰＡＳ）、ビスエチルメチルアミノシラン（ＢＥＭＡＳ）を用いることができる。更に、シリコン原料ガスとして、１分子内３個以上のアミノ基を有するアミノシランガスを用いることができ、１分子内に１個のアミノ基を有するアミノシランガスを用いることもできる。【０２０２】  一方、酸素を含むガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを用いることができ、これらを高周波電界によりプラズマ化して酸化剤として用いることができる。このような酸素を含むガスのプラズマを用いることにより、ＳｉＯ２膜の成膜を３００℃以下で行うことができ、更に酸素を含むガスのガス流量、高周波電源の電力、処理容器内の圧力を調整することにより、ＳｉＯ２膜の成膜を１００℃以下又は室温で成膜を行うことができる。【０２０３】  次に、ステップＳ１１６を行う。ステップＳ１１６は、ＳｉＯ２膜１１６が芯部１２５の側壁部１２６としてのみ残るようにエッチングするエッチング工程である。また、図１０Ｆは、ステップＳ１１６の工程が行われた後の半導体装置の構造を示す断面図である。【０２０４】  図１０Ｆに示されるように、ＳｉＯ２膜１１６をエッチングし、ＳｉＯ２膜１１６が、芯部１２５の側面を被覆する側壁部１２６としてのみ残った状態とする。ＳｉＯ２膜１１６のエッチングは、特に限定されるものではなく、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。ＳｉＯ２膜１１６の芯部１２５の側壁部１２６のみが残るようにエッチングするため、芯部１２５及び側壁部１２６よりなる第１のパターン１２１が形成される。第１のパターン１２１のライン幅をＬ１０１、スペース幅をＳ１０１とすると、芯部１２５のライン幅Ｌ１０４が３０ｎｍ、側壁部１２６の厚さＤ１０１が３０ｎｍである場合、Ｌ１０１＝Ｌ１０４＋Ｄ１０１×２、Ｓ１０１＝Ｌ１０４＋Ｓ１０４−Ｌ１０１であるため、Ｌ１０１を９０ｎｍ、Ｓ１０１を３０ｎｍとすることができる。【０２０５】  次に、ステップＳ１１７を含むフォトレジスト被覆工程を行う。ステップＳ１１７は、第１のパターン１２１の所定のパターン１２１ａを第１のフォトレジスト膜１１７で被覆するフォトレジスト被覆工程である。また、図１０Ｇは、ステップＳ１１７の工程が行われた後の半導体装置の構造を示す断面図である。【０２０６】  図１０Ｇに示されるように、第１のパターン１２１の一部の所定のパターン１２１ａを第１のフォトレジスト膜１１７で被覆する。第１のフォトレジスト膜１１７は、芯部１２５と側壁部１２６とよりなる第１のパターン１２１のうち、ステップＳ１１８及びステップＳ１１９において、芯部１２５を除去し側壁部１２６よりなる第２のパターン１２２を形成することを行わず、第１のパターン１２１のまま残すパターンである第１のパターン１２１ａを保護するためのマスクとして機能する。【０２０７】  ここで、第１のパターン１２１はライン幅Ｌ１０１、スペース幅Ｓ１０１が共に微細であるが、第１のパターン１２１の一部のパターン１２１ａを被覆する第１のフォトレジスト膜１１７のパターンを形成するためのフォトリソグラフィを行うための金属マスクの精度は、第１のパターン１２１を形成するための金属マスクに比べさほどの精度を要しないため、金属マスク製作のための費用を抑えることができる。【０２０８】  第１のフォトレジスト膜１１７の材質は、例えばｉ線レジスト、ＫｒＦレジスト、ＡｒＦレジストを用いることができる。また、第１のフォトレジスト膜１１７の厚さは、特に限定されるものではなく、例えば２００〜５００ｎｍとすることができる。【０２０９】  次に、ステップＳ１１８を含む保護膜除去工程を行う。ステップＳ１１８は、芯部１２５の保護膜１１４を除去する保護膜除去工程である。また、図１０Ｈは、ステップＳ１１８の工程が行われた後の半導体装置の構造を示す断面図である。【０２１０】  所定の第１のパターン１２１ａが第１のフォトレジスト膜１１７に被覆された状態で、芯部１２５の保護膜１１４をエッチングする。このエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。その結果、図１０Ｈに示されるように、第１のフォトレジスト膜１１７で被覆されない第１のパターン１２１において、芯部１２５の保護膜１１４が除去され、芯部１２５の有機膜１１３が露出される。【０２１１】  次に、ステップＳ１１９を含む第２パターン形成工程を行う。ステップＳ１１９は、芯部１２５の有機膜１１３を除去することによって残った側壁部１２６で構成される第２のパターン１２２を形成する第２パターン形成工程で��る。また、図１０Ｉは、ステップＳ１１９の工程が行われた後の半導体装置の構造を示す断面図である。【０２１２】  酸素、窒素、水素、アンモニア等のプラズマを用いたエッチングを行って、芯部１２５の有機膜１１３を除去する。その結果、図１０Ｉに示されるように、第１のフォトレジスト膜１１７に被覆されない第１のパターン１２１において、芯部１２５の有機膜１１３が除去されて側壁部１２６のみが残り、ライン幅がＤ１０１、スペース幅がＬ１０４及びＳ１０１が交互に現れるようなパターンである第２のパターン１２２が形成される。本実施の形態では、芯部１２５のライン幅Ｌ１０４と第１のパターン１２１のスペース幅Ｓ１０１とを等しくすることにより、スペース幅はＬ１０４及びＳ１０１に等しいＳ１０２となる。また、Ｄ１０１に等しいライン幅をあらためてＬ１０２とする。前述したように、Ｌ１０４を３０ｎｍ、Ｓ１０１を３０ｎｍ、ＳｉＯ２膜１１６の厚さ（側壁部１２６の幅Ｄ１０１）を３０ｎｍとすることにより、Ｌ１０２が３０ｎｍ、Ｓ１０２が３０ｎｍの第２のパターンを形成することができる。【０２１３】  次に、ステップＳ１２０乃至ステップＳ１２２を含む被エッチング層エッチング工程を行う。【０２１４】  ステップＳ１２０は、第２のパターン１２２及び第１のパターン１２１ａをマスクとし、有機膜１１３の下層である第２の被エッチング層１１２をエッチングし、上層部として側壁部１２６を有する第２の被エッチング層１１２よりなり、第２のパターン１２２及び第１のパターン１２１ａと同一の形状を有する第５のパターン１２８を形成する工程である。また、図１０Ｊは、ステップＳ１２０の工程が行われた後の半導体装置の構造を示す断面図である。【０２１５】  側壁部１２６から構成される第２のパターン１２２及び芯部１２５と側壁部１２６から構成される第１のパターン１２１をマスクとし、第１の被エッチング層１１１をエッチングストッパ層として第２の被エッチング層１１２をエッチングする。例えばアモルファスシリコン又はポリシリコンよりなる第２の被エッチング層１１２のエッチングは、例えばＣｌ２、Ｃｌ２＋ＨＢｒ、Ｃｌ２＋Ｏ２、ＣＦ４＋Ｏ２、ＳＦ６、Ｃｌ２＋Ｎ２、Ｃｌ２＋ＨＣｌ、ＨＢｒ＋Ｃｌ２＋ＳＦ６等のガス等のプラズマを用いて行うことができる。その結果、図１０Ｊに示されるように、第２のパターン１２２及び第１のパターン１２１ａが形成された第５のパターン１２８が形成される。【０２１６】  ステップＳ１２１は、第５のパターン１２８をマスクとして第１の被エッチング層１１１をエッチングし、第１の被エッチング層１１１及び第２の被エッチング層１１２よりなる第６のパターン１２９を形成する工程である。また、図１０Ｋは、ステップＳ１２１の工程が行われた後の半導体装置の構造を示す断面図である。【０２１７】  第１の被エッチング層１１１のエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。このとき、第１のパターン１２１及び第２のパターン１２２において側壁部１２６を構成するＳｉＯ２膜１１６及び第１のパタ��ン１２１ａにおいて芯部１２５を構成する保護膜１１４もエッチングされ、除去される。その結果、図１０Ｋに示されるように、ライン幅Ｌ１０２、スペース幅Ｓ１０２を有する偶数パターンである第２のパターン１２２と、ライン幅Ｌ１０１を有する奇数パターンである第１のパターン１２１ａとを同時に形成することができる。ただし、第１のパターン１２１ａを形成する第２の被エッチング層１１２の上部には、芯部１２５の有機膜１１３が除去されずに残る。【０２１８】  ステップＳ１２２は、ステップＳ１２１で除去されなかった有機膜１１３を除去する工程である。また、図１０Ｌは、ステップＳ１２２の工程が行われた後の半導体装置の構造を示す断面図である。【０２１９】  有機膜１１３の除去は、例えば酸素、窒素、水素、アンモニア等のプラズマを用いたエッチングにより行う。その結果、図１０Ｌに示されるように、第１のパターン１２１ａを形成する第２の被エッチング層１１２の上に残っていた有機膜１１３が除去され、第１の被エッチング層１１１及び第２の被エッチング層１１２よりなる第１のパターン１２１ａ及び第２のパターン１２２を同時に形成することができる。【０２２０】  以上、本実施の形態では、例えばライン幅６０ｎｍのマスクを用いて微細なフォトリソグラフィを行うだけで、例えばライン幅３０ｎｍ、スペース幅３０ｎｍの微細な偶数パターンを形成することができるのと同時に、微細なフォトリソグラフィの工程を新たに行うことなく、例えばライン幅９０ｎｍのライン幅を有する奇数パターンを同時に形成することができる。【０２２１】  例えば特許文献３に開示される方法でも、パターン密度が密な領域に偶数パターンを形成することができるのと同時に、パターン密度が疎な領域に奇数パターン又は孤立パターン形成することができる。しかしながら、特許文献３に開示される方法においては、微細パターンを形成するための芯部のパターンがアモルファスカーボン膜よりなり、芯部のパターンの側壁を被覆する側壁部が酸化シリコン膜よりなるため、パターン密度が密な領域と、パターン密度が疎な領域との間で、被エッチング層をエッチングするためのハードマスクとなるパターンの材質が異なる。パターンの材質が異なると、被エッチング層をエッチングする際の横方向のエッチング耐性、下層の被エッチング層とのエッチング速度の比（選択比）等の影響が異なり、マスク全域に亘り均一に揃えることができない。その結果、ハードマスクとなるパターンのパターン密度が密な領域とパターン密度が疎な領域とが混在していた場合に、パターンのＣＤ（Critical Dimension）を精度良く、均一に維持することができない。【０２２２】  一方、本実施の形態では、微細パターンを形成するための芯部のパターンと、芯部のパターンの側壁を被覆する側壁部とが、ともに酸化シリコン膜よりなる。そのため、パターン密度が密な領域と、パターン密度が疎な領域との間で、被エッチング層をエッチングするためのハードマスクとなるパターンの材質が同一である。パターンの材質が同一であれば、被エッチング層をエッチングする際の横方向のエッチング耐性、下層の被エッチング層とのエッチング速度の比（選択比）等の影響も同一となり、マスク全域に亘り均���に揃えることができる。その結果、ハードマスクとなるパターンのパターン密度が密な領域とパターン密度が疎な領域とが混在していた場合にも、パターンのＣＤ（Critical Dimension）を精度良く、均一に維持することができる。【０２２３】  第２の実施の形態においても、第１の実施の形態と同様に、このような偶数パターンに隣接してライン幅の異なる奇数パターンを有する電子デバイスの例として、ＮＡＮＤ型フラッシュメモリが挙げられる。図３に、ＮＡＮＤ型フラッシュメモリの等価回路を示す。図３に示されるように、ＮＡＮＤ型フラッシュメモリにおいては、８ビットのメモリセルが、それらのビット線が直列に接続されるように配列され、その両側に各々１つのデータ入出力用の選択ゲートを有する電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）が直列に接続されるような回路を有する。即ち、第１の選択ゲート４０、８ビットに対応した８個のフローティングゲート４１乃至４８、及び第２の選択ゲート４９が、ビットライン３９に直列に接続される。このようなＮＡＮＤ型フラッシュメモリの構造において、両端の選択ゲート４０、４９に対応するＦＥＴのゲート長をメモリセルのゲート長より大きくするような場合に、ＦＥＴ用のマスクを新規に製作する必要がなく、製造コストを低減することができる。【０２２４】  また、本実施の形態では、ステップＳ１１８乃至ステップＳ１２２の工程は全てドライプロセスで行うことができるため、同一のチャンバ内でガス種を変えるだけで一括して行うような製造方法を行うことも可能である。ステップＳ１１８乃至ステップＳ１２２の工程を一括して行うことにより、従来に比べて工程の簡略化と製造コストの低減を図ることができ、生産性の向上を図ることができる。【０２２５】  なお、本実施の形態では、ステップＳ１１５のＳｉＯ２膜の成膜工程は、低温ＭＬＤによって行うが、上層部を保護膜１１４で保護された有機膜１１３よりなる芯部１２５にダメージを与えることなくＳｉＯ２膜１１６を成膜することができるのであれば、上記の方法に限定されるものではなく、ＣＶＤ、ＲＦ（Radio Frequency）マグネトロンスパッタ、電子線蒸着、等公知の成膜方法を用いることも可能である。【０２２６】  また、本実施の形態では、芯部と側壁部とで構成される第１のパターンを形成する第１パターン形成工程が、第２のフォトレジスト膜よりなる第３のパターンを形成する第３パターン形成工程と、第３のパターンに基づいて芯部のパターンを形成する芯部パターン形成工程と、ＳｉＯ２膜を成膜する成膜工程を含むが、第１のパターンを構成する芯部の上層部が、芯部の有機膜を保護する保護膜の機能を有するのであれば、本実施の形態の態様に限定されるものではなく、種々の変形が可能である。【０２２７】  更に、本実施の形態では、芯部パターン形成工程において、第２のフォトレジスト膜よりなる第３のパターンのトリミングを行わず、第３のパターンのライン幅と略等しいライン幅を有する芯部を用いて第１のパターンを形成することも可能である。【０２２８】  また、本実施の形態では、有機膜１１３よりなる芯部１２５のパターンを形成する際に有機膜１１３の表面を保護する機能を有する保護膜１１４を用いるが、ステップＳ��１７を含むフォトレジスト被覆工程において、第１のパターン１２１の一部の所定のパターン１２１ａを第１のフォトレジスト膜１１７で被覆する際に行うレジスト塗布、露光、現像等の際に劣化、変質しないような有機膜１１３の材質を選択することができれば、保護膜１１４を用いなくてもよい。（第２の実施の形態の第１の変形例）  次に、図１１Ａ乃至図１１Ｌを参照し、本発明の第２の実施の形態の第１の変形例に係る半導体装置の製造方法を説明する。【０２２９】  図１１Ａ乃至図１１Ｌは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。ただし、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の変形例、実施の形態についても同様）。【０２３０】  本変形例に係る半導体装置の製造方法は、第２の被エッチング層が窒化シリコン層である点で、第２の実施の形態に係る半導体装置の製造方法と相違する。【０２３１】  図１１Ａ乃至図１１Ｌを参照するに、第２の実施の形態において、アモルファスシリコン又はポリシリコンよりなる第２の被エッチング層１１２を用いて行うのと相違し、本変形例においては、窒化シリコン層（以下ＳｉＮという）よりなる第２の被エッチング層１１２ａを用いて行う。【０２３２】  本変形例に係る半導体装置の製造方法は、第２の実施の形態と同じであり、図９に示されるように、ステップＳ１１１乃至ステップＳ１２２の工程を含む。【０２３３】  始めに、ステップＳ１１１を含む準備工程を行う。図１１Ａに示されるように、本変形例においても、第２の実施の形態と同様に、基板１１０の上に、下から順に第１の被エッチング層１１１、第２の被エッチング層１１２ａ、有機膜１１３、保護膜１１４が形成された基板を用いる。ただし、第２の被エッチング層１１２ａは、第２の実施の形態でアモルファスシリコン又はポリシリコンであるのと異なり、ＳｉＮである。第２の被エッチング層１１２ａの厚さが、例えば２０〜２００ｎｍとすることができるのは、第２の実施の形態と同様である。【０２３４】  第２の被エッチング層１１２ａが、パターン形成されることにより、その後の種々の加工工程におけるマスクとして機能することは、第２の実施の形態と同じである。ＳｉＮは、第２の実施の形態で用いられるアモルファスシリコン、ポリシリコンに比べ、隣接する有機膜１１３や第１の被エッチング層１１１とのエッチングの選択比を向上させることができる。【０２３５】  ステップＳ１１２乃至ステップＳ１１６を含む第１パターン形成工程は、第２の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図１１Ｂ乃至図１１Ｆに示される通りである。【０２３６】  ただし、ステップＳ１１６及び図１１Ｆに示されるような、ＳｉＯ２膜１１６が芯部１２５の側壁部１２６として残るようにＳｉＯ２膜１１６をエッチングする工程においては、ＳｉＯ２膜１１６のエッチングの条件を制御することにより、第２の被エッチング層１１２ａのエッチング速度に対するＳｉＯ２膜１１６のエッチング速度の比（選択比）を向上させ、側壁部１２６以外の場所で第２の被エッチング層１１２��の表面に到達した時点でエッチングを確実に停止させることができる。具体的には、ＳｉＯ２膜１１６のエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うが、ＣＦ系ガスの種類、混合ガスの種類、流量比、ガス圧、基板温度を制御することによって、ＳｉＯ２とＳｉＮとのエッチングの選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０２３７】  ステップＳ１１７を含むフォトレジスト被覆工程は、第２の実施の形態と同様である。また、ステップＳ１１７の工程が終わった後の半導体基板の構造は、図１１Ｇに示される。【０２３８】  ステップＳ１１８を含む保護膜除去工程は、ステップＳ１１６で行うＳｉＯ２膜をエッチングする工程と同様に、プロセス条件を変更することによってＳｉＯ２とＳｉＮとのエッチングの選択比を高くし、一部露出された第２の被エッチング層１１２ａをエッチングすることなく芯部１２５の保護膜１１４だけを除去することが可能である。また、ステップＳ１１８の工程が終わった後の半導体基板の構造は、図１１Ｈに示される。【０２３９】  ステップＳ１１９を含む第２パターン形成工程は、第２の実施の形態と同様である。また、ステップＳ１１９の工程が終わった後の半導体基板の構造は、図１１Ｉに示される。【０２４０】  次に、ステップＳ１２０乃至ステップＳ１２２を含む被エッチング層エッチング工程を行う。ステップＳ１２０乃至ステップＳ１２２の各々の工程が終わったときの半導体装置の一部の構造は、図１１Ｊ乃至図１１Ｌに示される通りである。【０２４１】  ステップＳ１２０は、第２のパターン１２２及び第１のパターン１２１ａをマスクとし、第２の被エッチング層１１２ａをエッチングする工程であるのは、第２の実施の形態と同様である。【０２４２】  本変形例では、エッチングの条件を制御することにより、ＳｉＮよりなる第２の被エッチング層１１２ａのエッチング速度のＴＥＯＳよりなる第１の被エッチング層１１１のエッチング速度との比（選択比）を向上させ、エッチングが第１の被エッチング層１１１の表面に到達した時点で確実にエッチングを停止させることができる。具体的には、第２の被エッチング層１１２ａのエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うが、ＣＦ系ガスの種類、混合ガスの種類、流量比、ガス圧、基板温度を制御することによって、ＳｉＮとＳｉＯ２との間のエッチングの選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０２４３】  ステップＳ１２１は、第２のパターン１２２及び第１のパターン１２１ａをマスクとし、第１の被エッチング層１１１をエッチングする工程であるのは、第２の実施の形態と同様である。【０２４４】  本変形例では、エッチングの条件を制御することにより、ＴＥＯＳよりなる第１の被エッチング層１１１のＳｉＮよりなる第２の被エッチング層１１２ａに対するエッチングの選択比を向上���せ、第１の被エッチング層１１１をエッチングする間に第２の被エッチング層１１２ａよりなるパターンをエッチングすることなく、マスクの形状を正確に被エッチング層１１１に転写することができる。具体的には、ＴＥＯＳよりなる第１の被エッチング層１１１のエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うが、ＣＦ系ガスの種類、混合ガスの種類、流量比、ガス圧、基板温度を制御することによって、ＳｉＮのＳｉＯ２に対する選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０２４５】  ステップＳ１２２を含む第２パターン形成工程は、第２の実施の形態と同様である。また、ステップＳ１２２の工程が終わった後の半導体基板の構造は、図１１Ｌに示される。【０２４６】  以上、本変形例に係る半導体装置の製造方法によれば、第２の被エッチング層１１２ａをアモルファスシリコン又はポリシリコンからＳｉＮに代えることにより、隣接する有機膜１１３や第１の被エッチング層１１１とのエッチングの選択比を向上させることができ、再現性に優れた半導体装置を低コストで製造することができる。【０２４７】  なお、ＳｉＮとして、ＳｉとＮとの組成比は、特に限定されるものではなく、例えばＳｉ３Ｎ４を用いることができる。また、ＳｉＮの代わりにＳｉＯＮ（酸窒化シリコン）を用いることもできる。（第２の実施の形態の第２の変形例）  次に、図１２Ａ乃至図１２Ｌを参照し、本発明の第２の実施の形態の第２の変形例に係る半導体装置の製造方法を説明する。【０２４８】  図１２Ａ乃至図１２Ｌは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０２４９】  本変形例に係る半導体装置の製造方法は、第１の被エッチング層が窒化シリコン層である点で、第２の実施の形態に係る半導体装置の製造方法と相違する。【０２５０】  図１２Ａ乃至図１２Ｌを参照するに、第２の実施の形態において、ＴＥＯＳよりなる第１の被エッチング層１１１を用いて行うのと相違し、本変形例においては、ＳｉＮよりなる第１の被エッチング層１１１ｂを用いて行う。【０２５１】  本変形例に係る半導体装置の製造方法は、第２の実施の形態と同じであり、図９に示されるように、ステップＳ１１１乃至ステップＳ１２２の工程を含む。【０２５２】  始めに、ステップＳ１１１を含む準備工程を行う。図１２Ａに示されるように、本変形例においても、第２の実施の形態と同様に、基板１１０の上に、下から順に第１の被エッチング層１１１ｂ、第２の被エッチング層１１２、有機膜１１３、保護膜１１４が形成された基板を用いる。ただし、第１の被エッチング層１１１ｂは、第２の実施の形態でＴＥＯＳであるのと異なり、ＳｉＮである。第１の被エッチング層１１１ｂの厚さが、例えば２０〜２００ｎｍとすることができるのは、第２の実施の形態と同様である。【０２５３】  第１の被エッチング層１１１ｂが、パターン形成されることにより、その後の種々の加工工程におけるマスクとして機能することは、��２の実施の形態と同じである。ＳｉＮは、第２の実施の形態で用いられるＴＥＯＳに比べ、隣接する第２の被エッチング層１１２とのエッチングの選択比を向上させることができる。【０２５４】  ステップＳ１１２乃至ステップＳ１１９の工程を含む第１パターン形成工程、フォトレジスト被覆工程及び保護膜除去工程は、第２の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図１２Ｂ乃至図１２Ｉに示される通りである。【０２５５】  次に、ステップＳ１２０乃至ステップＳ１２２を含む被エッチング層エッチング工程を行う。ステップＳ１２０乃至ステップＳ１２２の各々の工程が終わったときの半導体装置の一部の構造は、図１２Ｊ乃至図１２Ｌに示される通りである。【０２５６】  ステップＳ１２０は、第２のパターン１２２及び第１のパターン１２１ａよりなる第５のパターン１２８をマスクとし、第２の被エッチング層１１２をエッチングする工程であるのは、第２の実施の形態と同様である。【０２５７】  本変形例では、エッチングの条件を制御することにより、ポリシリコン又はアモルファスシリコンよりなる第２の被エッチング層１１２のエッチング速度とＳｉＮよりなる第１の被エッチング層１１１ｂのエッチング速度の選択比を向上させ、エッチングが第１の被エッチング層１１１ｂの表面に到達した時点で確実にエッチングを停止させることができる。具体的には、アモルファスシリコン又はポリシリコンよりなる第２の被エッチング層１１２のエッチングは、例えば、Ｃｌ２、Ｃｌ２＋ＨＢｒ、Ｃｌ２＋Ｏ２、ＣＦ４＋Ｏ２、ＳＦ６、Ｃｌ２＋Ｎ２、Ｃｌ２＋ＨＣｌ、ＨＢｒ＋Ｃｌ２＋ＳＦ６等のガスを用いて行うが、ガスの種類、流量、ガス圧、基板温度を制御することによって、アモルファスシリコン又はポリシリコンとＳｉＮとの間のエッチングの選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０２５８】  ステップＳ１２１は、第２のパターン１２２及び第１のパターン１２１ａよりなる第６のパターン１２９をマスクとし、第１の被エッチング層１１１ｂをエッチングする工程であるのは、第２の実施の形態と同様である。【０２５９】  本変形例では、エッチングの条件を制御することにより、ＳｉＮよりなる第１の被エッチング層１１１ｂのアモルファスシリコン又はポリシリコンよりなる第２の被エッチング層１１２に対するエッチングの選択比を向上させ、第１の被エッチング層１１１ｂをエッチングする間に第２の被エッチング層１１２よりなるパターンをエッチングすることなく、マスクの形状を正確に第１の被エッチング層１１１ｂに転写することができる。具体的には、ＳｉＮよりなる第１の被エッチング層１１１ｂのエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うが、ＣＦ系ガスの種類、混合ガスの種類、流量比、ガス圧、基板温度を制御することによって、ＳｉＮのアモルファスシリコン又はポリシリコンに対する選択比を向上させることができる。その結果、再現性に優れた製造方法を行うことができる。【０２６０】  ステップＳ１２２は、第２の実施の形態と同様である。また、ステップＳ１２２の工程が終わった後の半導体基板の構造は、図１２Ｌに示される。【０２６１】  以上、本変形例に係る半導体装置の製造方法によれば、第１の被エッチング層１１１ｂをＴＥＯＳからＳｉＮに代えることにより、隣接する第２の被エッチング層１１２とのエッチングの選択比を向上させることができ、再現性に優れた半導体装置を低コストで製造することができる。【０２６２】  なお、ＳｉＮとして、ＳｉとＮとの組成比は、特に限定されるものではなく、例えばＳｉ３Ｎ４を用いることができる。また、ＳｉＮの代わりにＳｉＯＮ（酸窒化シリコン）を用いることもできる。（第２の実施の形態の第３の変形例）  次に、図１３Ａ乃至図１３Ｌを参照し、本発明の第２の実施の形態の第３の変形例に係る半導体装置の製造方法を説明する。【０２６３】  図１３Ａ乃至図１３Ｌは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０２６４】  本変形例に係る半導体装置の製造方法は、偶数パターンと離れた位置に孤立パターンを同時に形成する点で、第２の実施の形態に係る半導体装置の製造方法と相違する。【０２６５】  図１３Ａ乃至図１３Ｌを参照するに、第２の実施の形態において、偶数パターンに隣接して奇数パターンを同時に形成するのと相違し、本変形例においては、偶数パターンと離れた位置に孤立パターンを形成する。【０２６６】  本変形例に係る半導体装置の製造方法は、第２の実施の形態と同じであり、図９に示されるように、ステップＳ１１１乃至ステップＳ１２２の工程を含む。【０２６７】  始めに、ステップＳ１１１を含む準備工程を行う。図１３Ａに示されるように、本変形例においても、第２の実施の形態と同様に、基板１１０の上に、下から順に第１の被エッチング層１１１、第２の被エッチング層１１２、有機膜１１３、保護膜１１４が形成された基板を用いる。【０２６８】  次に、ステップＳ１１２を行う。即ち、第２のフォトレジスト膜１１５を露光、現像して第２のフォトレジスト膜１１５の第３のパターン１２３を形成する第３パターン形成工程を行う。本変形例では、保護膜１１４の上に第２のフォトレジスト膜１１５を形成し、第３のパターン１２３の偶数パターンと離れた場所に孤立パターンが配置されるような金属マスクを用いてフォトリソグラフィを行い、露光、現像を行って、孤立パターンを有する第３のパターン１２３を形成する。ステップＳ１１２の工程を行った後の半導体装置の構造は、図１３Ｂに示される。【０２６９】  ステップＳ１１３乃至ステップＳ１１６を含む第１パターン形成工程は、第２の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図１３Ｃ乃至図１３Ｆに示される通りである。【０２７０】  次に、ステップＳ１１７のフォトレジスト被覆工程を行う。即ち、孤立パターンを第１のフォトレジスト膜１１７で被覆する。第１のフォトレジスト膜１１７の材質や厚みは、第２の実施の形態と同様にすることができる。ただし、本変形例における第１のフォトレジスト膜１１７を露光する際の金属マスクは、第２の実施の形態と異なり、孤立��ターンの部分を第１のフォトレジスト膜１１７が被覆するようなパターンを有する。また、この金属マスクは、第１のパターンを形成するための金属マスクに比べるとさほど精度を要しないため、金属マスク製作のための費用を抑えることができるのは、第２の実施の形態と同様である。ステップＳ１１７の工程を行った後の半導体装置の構造は図１３Ｇに示される。【０２７１】  その後、ステップＳ１１８乃至ステップＳ１２２を含む保護膜除去工程、第２パターン形成工程及び被エッチング層エッチング工程は、第２の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図１３Ｈ乃至図１３Ｌに示される通りである。その結果、第１の被エッチング層１１１及び第２の被エッチング層１１２よりなり、ライン幅Ｌ１０２、スペース幅Ｓ１０２を有する偶数パターンから離れた位置にライン幅Ｌ１０１の孤立パターンを有するようなパターンを一括で形成することができる。（第２の実施の形態の第４の変形例）  次に、図１４Ａ乃至図１４Ｌを参照し、本発明の第２の実施の形態の第４の変形例に係る半導体装置の製造方法を説明する。【０２７２】  図１４Ａ乃至図１４Ｌは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０２７３】  本変形例に係る半導体装置の製造方法は、偶数パターンに隣接した位置に奇数パターンを同時に形成すると共に、偶数パターンと離れた位置にも孤立パターンを同時に形成する点で、第２の実施の形態に係る半導体装置の製造方法と相違する。【０２７４】  図１４Ａ乃至図１４Ｌを参照するに、第２の実施の形態において、偶数パターンに隣接して奇数パターンを同時に形成するのと相違し、本変形例においては、偶数パターンに隣接した位置に奇数パターンを同時に形成するのと共に、偶数パターンと離れた位置に孤立パターンを形成する。【０２７５】  本変形例に係る半導体装置の製造方法は、第２の実施の形態と同じであり、図９に示されるように、ステップＳ１１１乃至ステップＳ１２２の工程を含む。【０２７６】  始めに、ステップＳ１１１を含む準備工程を行う。図１４Ａに示されるように、本変形例においても、第２の実施の形態と同様に、基板１１０の上に、下から順に第１の被エッチング層１１１、第２の被エッチング層１１２、有機膜１１３、保護膜１１４が形成された基板を用いる。【０２７７】  次に、ステップＳ１１２を行う。即ち、第２のフォトレジスト膜１１５を露光、現像して第２のフォトレジスト膜１１５の第３のパターン１２３を形成する第３パターン形成工程を行う。本変形例では、第２の実施の形態の第３の変形例と同様に、保護膜１１４の上に第２のフォトレジスト膜１１５を形成し、第３のパターン１２３の偶数パターンと離れた場所に孤立パターン１２３ｄを形成する部分があるような金属マスクを用いてフォトリソグラフィを行い、露光、現像を行って、孤立パターン１２３ｄを有する第３のパターン１２３を形成する。ステップＳ１１２の工程を行った後の半導体装置の構造は、図１４Ｂに示される。【０２７８】  次に行うステップＳ１１３乃至ステップＳ１１６を含む第１パターン形成工程は、第２の��施の形態と同一であり、各々の工程を行った後の半導体装置の構造は、図１４Ｃ乃至図１４Ｆに示される。【０２７９】  次に、ステップＳ１１７のフォトレジスト被覆工程を行う。即ち、孤立パターン１２１ａを第１のフォトレジスト膜１１７で被覆する。第１のフォトレジスト膜１１７の材質や厚みは、第２の実施の形態と同様にすることができる。ただし、本変形例における第１のフォトレジスト膜１１７を露光する際の金属マスクは、第２の実施の形態とも第２の実施の形態の第３の変形例とも異なり、現像を行ったときに孤立パターン１２１ａの部分及び偶数パターンの端の１つのパターンを第１のフォトレジスト膜１１７で被覆するようなパターンを有する。また、この金属マスクは、第１のパターン１２１を形成するための金属マスクに比べるとさほど精度を要しないため、金属マスク製作のための費用を抑えることができるのは、第２の実施の形態と同様である。ステップＳ１１７の工程を行った後の半導体装置の構造は図１４Ｇに示される。【０２８０】  その後、ステップＳ１１８乃至ステップＳ１２２を含む保護膜除去工程、第２パターン形成工程及び被エッチング層エッチング工程は、第２の実施の形態と同一であり、各々の工程を行った後の半導体装置の構造は、図１４Ｈ乃至図１４Ｌに示される通りである。その結果、第１の被エッチング層１１１及び第２の被エッチング層１１２よりなり、ライン幅Ｌ１０２、スペース幅Ｓ１０２を有する偶数パターンに隣接した位置にライン幅Ｌ１０１の奇数パターンを有し、且つ、偶数パターンから離れた位置にもライン幅Ｌ１０１の孤立パターンを有するようなパターンを一括で形成することができる。（第２の実施の形態の第５の変形例）  次に、図１５Ａ乃至図１５Ｌを参照し、本発明の第２の実施の形態の第５の変形例に係る半導体装置の製造方法を説明する。【０２８１】  図１５Ａ乃至図１５Ｌは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。【０２８２】  本変形例に係る半導体装置の製造方法は、芯部及び側壁部で構成される第１のパターンを形成するときに、その後第１のフォトレジスト膜で被覆される第１のパターンにおける芯部のライン幅が第１のフォトレジスト膜で被覆されない第１のパターンにおける芯部のライン幅よりも細い点で、第２の実施の形態の第３の変形例に係る半導体装置の製造方法と相違する。【０２８３】  図１５Ａ乃至図１５Ｌを参照するに、第２の実施の形態の第３の変形例において、第１のフォトレジスト膜で被覆される第１のパターンにおける芯部のライン幅は、第１のフォトレジスト膜で被覆されない第１のパターンにおける芯部のライン幅と同じであるのと相違し、本変形例においては、第１のフォトレジスト膜１１７で被覆される第１のパターン１２１ａにおける芯部１２５のライン幅Ｌ１４１は、第１のフォトレジスト膜１１７で被覆されない第１のパターン１２１における芯部１２５のライン幅Ｌ１０４より細い。【０２８４】  本変形例に係る半導体装置の製造方法は、第２の実施の形態の第３の変形例と同様であり、図９に示されるように、ステップＳ１１１乃至ステップＳ１２２の工程を含む。【０２８５】  始めに、ステップＳ１１１を含む準備工程を行う。図１５Ａに示されるように、本変形例においても、第２の実施の形態と同様に、基板１１０の上に、下から順に第１の被エッチング層１１１、第２の被エッチング層１１２、有機膜１１３、保護膜１１４が形成された基板を用いる。【０２８６】  次に、ステップＳ１１２を行う。即ち、第２のフォトレジスト膜１１５を露光、現像して第２のフォトレジスト膜１１５の第３のパターン１２３を形成する第３パターン形成工程を行う。本変形例では、第２の実施の形態の第３の変形例と同様に、保護膜１１４の上に第２のフォトレジスト膜１１５を形成し、第３のパターン１２３の偶数パターンと離れた場所に、第３のパターン１２３の偶数パターンよりもライン幅の細い孤立パターン１２３ｅを有する金属マスクを用いてフォトリソグラフィを行い、露光、現像を行って、孤立パターン１２３ｅを有する第３のパターン１２３を形成する。ステップＳ１１２の工程を行った後の半導体装置の構造は、図１５Ｂに示される。本変形例では、偶数パターンに対応する第３のパターン１２３の幅Ｌ１０３を、例えば６０ｎｍとすることができ、孤立パターン１２３ｅの幅Ｌ１３１を、Ｌ１０３より２０ｎｍ細い４０ｎｍとすることができる。【０２８７】  次に、ステップＳ１１３を行う。即ち、第２のフォトレジスト膜１１５の第３のパターン１２３をトリミングし、トリミングされた第２のフォトレジスト膜１１５をマスクとして保護膜１１４をエッチングする工程を行う。本変形例では、第２のフォトレジスト膜１１５の第３のパターン１２３を左右両側より１５ｎｍずつエッチングしてトリミングすることができる。その結果、偶数本のラインパターン１２４に対応するライン幅であるＬ１０４を３０ｎｍにトリミングすることができ、孤立パターン１２４ｅに対応するライン幅であるＬ１４１を１０ｎｍにトリミングすることができる。ステップＳ１１３の工程が終わったときの半導体装置の一部の構造は、図１５Ｃに示されるとおりである。【０２８８】  次に行うステップＳ１１４乃至ステップＳ１１６を含む第１パターン形成工程は、第２の実施の形態と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図１５Ｄ乃至図１５Ｆに示される通りである。【０２８９】  更に、ステップＳ１１７乃至ステップＳ１２２を含むフォトレジスト被覆工程、保護膜除去工程、第２パターン形成工程及び被エッチング層エッチング工程は、第２の実施の形態の第３の変形例と同一であり、各々の工程が終わったときの半導体装置の一部の構造は、図１５Ｇ乃至図１５Ｌに示される通りである。その結果、第１の被エッチング層１１１及び第２の被エッチング層１１２よりなり、偶数パターン１２２から離れた位置に孤立パターン１２１ｅを有するようなパターンを一括で形成することができる。偶数パターン１２２のライン幅Ｌ１０２、スペース幅Ｓ１０２は、第２の実施の形態の第３の変形例と同様に、例えば共に３０ｎｍとすることができる。一方、第２の実施の形態の第３の変形例に比べ、最初の第２のフォトレジスト膜１１５の第３のパターン１２３の孤立パターン１２３ｅのライン幅Ｌ１３１が、第３のパターン１２３の偶数パターンのライン��Ｌ１０３の６０ｎｍに比べ２０ｎｍ細い４０ｎｍであるため、孤立パターン１２１ｅのライン幅Ｌ１１１は、第２の実施の形態の第３の変形例における９０ｎｍより２０ｎｍ細い７０ｎｍとすることができる。【０２９０】  なお、第２のフォトレジスト膜１１５よりなる第３のパターン１２３を形成する際に、孤立パターン１２３ｅのライン幅を第３のパターン１２３の偶数本のパターンのライン幅と異なる任意の幅とすることにより、第１の被エッチング層１１１及び第２の被エッチング層１１２よりなる孤立パターンのマスクの幅を任意の幅にすることが可能である。（第２の実施の形態の第６の変形例）  次に、図１６乃至図１７Ｌを参照し、本発明の第２の実施の形態の第６の変形例に係る半導体装置の製造方法を説明する。【０２９１】  図１６は、本変形例に係る半導体装置の製造方法の各工程の手順を説明するための工程図である。また、図１７Ａ乃至図１７Ｌは、本変形例に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。また、図１６のステップＳ１３１乃至ステップＳ１４２の工程の各々の工程が行われた後の半導体装置の構造は、図１７Ａ乃至図１７Ｌの各々の断面図で示される構造に対応する。【０２９２】  本変形例に係る半導体装置の製造方法は、第２の実施の形態における工程の順序を一部変更したものであり、第３のパターン１２３を形成する第２のフォトレジスト膜１１５をトリミングせずに芯部１２５ａのパターンまで形成した後に、芯部１２５ａのパターンをトリミングする点で、第２の実施の形態に係る半導体装置の製造方法と相違する。【０２９３】  図１６を参照するに、第２の実施の形態において、ステップＳ１１３において第３のパターンを形成する第２のフォトレジスト膜をトリミングし、ステップＳ１１４において保護膜及び有機膜をトリミングするのと相違し、本変形例においては、ステップＳ１３３において保護膜及び有機膜をエッチングし、ステップＳ１３４において有機膜をトリミングする。【０２９４】  本変形例に係る半導体装置の製造方法は、図１６に示されるように、基板準備工程と、第１パターン形成工程と、フォトレジスト被覆工程と、保護膜除去工程と、第２パターン形成工程と、被エッチング層エッチング工程とを含む。基板準備工程は、ステップＳ１３１の工程を含み、第１パターン形成工程は、ステップＳ１３２乃至ステップＳ１３６の工程を含み、フォトレジスト被覆工程は、ステップＳ１３７の工程を含み、保護膜除去工程は、ステップＳ１３８の工程を含み、第２パターン形成工程は、ステップＳ１３９の工程を含み、被エッチング層エッチング工程は、ステップＳ１４０乃至ステップＳ１４２の工程を含む。【０２９５】  始めに、ステップＳ１３１を含む準備工程を行う。ステップＳ１３１は、被エッチング層の上に有機膜を介して保護膜が形成された基板を用意する工程であり、第２の実施の形態におけるステップＳ１１１と同様の工程である。図１７Ａは、ステップＳ１３１の工程が行われた後の半導体装置の構造を示す断面図である。【０２９６】  ステップＳ１３１では、図１７Ａに示されるように、基板１１０の上に、下から順に第１の被エッチン���層１１１、第２の被エッチング層１１２、有機膜１１３、保護膜１１４が形成された基板を準備する。第２の被エッチング層１１２として、例えばアモルファスシリコン、ポリシリコンを用いることができる。有機膜１１３として、例えば化学気相法（ＣＶＤ：Chemical Vapor Deposition）により成膜されたアモルファスカーボン、スピンオンにより成膜されたポリフェノールやｉ線レジスト等のフォトレジストを含む広範な有機系の材料を用いることができる。保護膜１１４として、例えば無機材料よりなる反射防止膜であるＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣの複合膜）を用いることができる。【０２９７】  次に、ステップＳ１３２乃至ステップＳ１３６を含む第１パターン形成工程を行う。【０２９８】  ステップＳ１３２は、第２のフォトレジスト膜１１５を成膜し、成膜された第２のフォトレジスト膜１１５を露光、現像して、図１７Ｂに示されるように、第２のフォトレジスト膜１１５よりなり、ライン幅Ｌ１０３及びスペース幅Ｓ１０３を有する第３のパターン１２３を形成する第３パターン形成工程であり、第２の実施の形態のステップＳ１１２と同様の工程である。【０２９９】  ステップＳ１３３は、第２のフォトレジスト膜１１５よりなる第３のパターン１２３をマスクとして、ＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣ膜の複合膜）よりなる保護膜１１４、及び有機膜１１３をエッチングする。図１７Ｃは、ステップＳ１３３の工程が行われた後の半導体装置の構造を示す断面図である。【０３００】  ステップＳ１３３において、始めに、第３のパターン１２３をマスクとして、保護膜１１４のエッチングを行う。保護膜１１４のエッチングは、例えばＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。【０３０１】  ステップＳ１３３において、次に、第３のパターン１２３の形状が転写された保護膜１１４ａをマスクとして、例えば、酸素ガス又は窒素ガス等のプラズマを用いて有機膜１１３を、図１７Ｃに示されるように、プラズマエッチングし、ライン幅Ｌ１０３及びスペース幅Ｓ１０３を有し、上層部を保護膜１１４ａで保護された有機膜１１３のパターン１２５ａを形成する。【０３０２】  ステップＳ１３４は、パターン１２５ａを形成する有機膜１１３をトリミングする工程である。また、図１７Ｄは、ステップＳ１３４の工程が行われた後の半導体装置の構造を示す断面図である。【０３０３】  ステップＳ１３４において、有機膜１１３を酸素ガス又は窒素ガス等のプラズマを用いてトリミングして線幅を細くし、芯部のパターン１２５ｂを形成する。また、図１７Ｄに示されるように、トリミングされてできる芯部のパターン１２５ｂの有機膜１１３におけるライン幅Ｌ１０４は、トリミングを行う前の第３のパターン１２３のライン幅Ｌ１０３に比べ細くなるので、芯部のパターン１２５ｂのライン幅Ｌ１０４及びスペース幅Ｓ１０４と、第３のパターン１２３のライン幅Ｌ１０３及びスペース幅Ｓ１０３との大小関係は、Ｌ１０４＜Ｌ１０３、Ｓ１０４＞Ｓ１０３となる。【０３０４】  ステップＳ１３４におけるトリミン��では、有機膜１１３の上層部をマスクとしてのＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣ膜の複合膜）よりなる保護膜１１４ａによって覆った状態で行うため、有機膜１１３の垂直方向のエッチングが行われず膜厚が減少することなく、線幅のみを細くすることができ、かつ、トリミングが垂直に行われる。このため、後述するステップＳ１３５において、ＳｉＯ２膜１１６ａを垂直に厚く形成することができる。【０３０５】  なお、ステップＳ１３３における有機膜１１３をエッチングする工程と、ステップＳ１３４における有機膜１１３をトリミングする工程とは、連続して行うことができる。【０３０６】  ステップＳ１３５は、芯部１２５ｂのパターンが形成された基板の上にＳｉＯ２膜１１６ａを成膜する成膜工程であり、第２の実施の形態のステップＳ１１５と同様の工程である。また、図１７Ｅは、ステップＳ１３５の工程が行われた後の半導体装置の構造を示す断面図である。【０３０７】  図１７Ｅに示されるように、芯部１２５ｂが形成されている場所及び形成されていない場所を含め、基板全面にＳｉＯ２膜１１６ａが成膜され、芯部１２５ｂの側面にも芯部１２５ｂの側面を被覆するようにＳｉＯ２膜１１６ａが成膜される。このときのＳｉＯ２膜１１６ａの厚さをＤ１０１とすると、芯部１２５ｂのパターンの側面を被覆するＳｉＯ２膜１１６ａの幅もＤ１０１となる。ＳｉＯ２膜１１６ａの厚さＤ１０１は、特に限定されるものではなく、例えば３０ｎｍとすることができる。【０３０８】  次に、ステップＳ１３６を行う。ステップＳ１３６は、ＳｉＯ２膜１１６ａが芯部１２５ｂの側壁部１２６ａとしてのみ残るようにエッチングするエッチング工程である。また、図１７Ｆは、ステップＳ１３６の工程が行われた後の半導体装置の構造を示す断面図である。【０３０９】  ステップＳ１３６において、ＳｉＯ２膜１１６ａ及びＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣの複合膜）よりなる保護膜１１４ａをエッチングし、ＳｉＯ２膜１１６ａを有機膜１１３よりなる芯部１２５ｂの側壁部１２６ａにのみ残し、芯部１２５ｂと側壁部１２６ａよりなる第１のパターン１２１ｂを形成する。また、図１７Ｆに示すように、芯部１２５ｂの上層部を保護する保護膜１１４ａが残されるようにしてもよい。ステップＳ１３６におけるエッチングは、例えば、例えばＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。第１のパターン１２１ｂのライン幅をＬ１０１、スペース幅をＳ１０１とすると、芯部１２５ｂのライン幅Ｌ１０４が３０ｎｍ、側壁部１２６ａの厚さＤ１０１が３０ｎｍである場合、Ｌ１０１＝Ｌ１０４＋Ｄ１０１×２、Ｓ１０１＝Ｌ１０４＋Ｓ１０４−Ｌ１０１であるため、Ｌ１０１を９０ｎｍ、Ｓ１０１を３０ｎｍとすることができる。【０３１０】  本変形例では、有機膜１１３の上にＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣの複合膜）よりなる保護膜１１４ａが形成された状態で、ＳｉＯ２膜１１６ａの成膜及びＳｉＯ２膜１１６ａ及びＳＯＧ膜（又はＳｉＯＮ膜、又はＬＴＯ膜とＢＡＲＣの複合膜）よりなる保護膜１１４ａのエッチングを行うので、残ったＳｉＯ２膜１１６ａよりなる側壁部１２６ａを垂直に形成することができる。【０３１１】  以後、ステップＳ１３７からステップＳ１４２の工程は、それぞれ第２の実施の形態におけるステップＳ１１７からステップＳ１２２と同様の工程である。【０３１２】  図１７Ｇに示すように、ステップＳ１３７を含むフォトレジスト被覆工程を行って、第１のパターン１２１ｂの所定のパターン１２１ｃを第１のフォトレジスト膜１１７で被覆する。【０３１３】  次に、図１７Ｈに示すように、ステップＳ１３８を含む保護膜除去工程を行って、芯部１２５ｂの上層部を保護する保護膜１１４ａをエッチングする。【０３１４】  次に、図１７Ｉに示すように、ステップＳ１３９を含む第２パターン形成工程を行って、芯部１２５ｂの有機膜１１３を除去することによって残った側壁部１２６ａで構成される第２のパターン１２２ａを形成する。第１のフォトレジスト膜１１７に被覆されない第１のパターン１２１ｂにおいて、芯部１２５ｂの有機膜１１３が除去されて側壁部１２６ａのみが残り、ライン幅がＤ１０１、スペース幅がＬ１０４及びＳ１０１が交互に現れるようなパターンである第２のパターン１２２ａが形成される。本変形例では、芯部１２５ｂのライン幅Ｌ１０４と第１のパターン１２１ｂのスペース幅Ｓ１０１とを等しくすることにより、スペース幅はＬ１０４及びＳ１０１に等しいＳ１０２となる。また、Ｄ１０１に等しいライン幅をあらためてＬ１０２とする。【０３１５】  次に、図１７Ｊに示すように、ステップＳ１４０の工程を行い、第２のパターン１２２ａ及び第１のパターン１２１ｃをマスクとし、有機膜１１３の下層である第２の被エッチング層１１２をエッチングし、上層部として側壁部１２６ａを有する第２の被エッチング層１１２よりなり、第２のパターン１２２ａ及び第１のパターン１２１ｃと同一の形状を有する第５のパターン１２８ａを形成する。【０３１６】  次に、図１７Ｋに示すように、ステップＳ１４１の工程を行い、第５のパターン１２８ａをマスクとして第１の被エッチング層１１１をエッチングし、第１の被エッチング層１１１及び第２の被エッチング層１１２よりなる第６のパターン１２９ａを形成する。その結果、ライン幅Ｌ１０２、スペース幅Ｓ１０２を有する偶数パターンである第２のパターン１２２ａと、ライン幅Ｌ１０１を有する奇数パターンである第１のパターン１２１ｃとを同時に形成することができる。【０３１７】  最後に、図１７Ｌに示すように、ステップＳ１４２の工程を行い、ステップＳ１４１で除去されなかった有機膜１１３を除去する。（第３の実施の形態）  次に、図１８を参照し、本発明の第３の実施の形態に係る半導体装置の製造方法を実施するための半導体装置の製造装置を説明する。【０３１８】  図１８は、本実施の形態に係る半導体装置の製造方法を実施するための半導体装置の製造装置の構成の一例を模式的に示す上面図である。【０３１９】  半導体装置の製造装置１００の中央部分には、真空搬送チャンバ５０が設けられ、真空搬送チャンバ５０に沿って、その周囲には、複数（本実施の形態では６個）の処理チャンバ５１〜５６が設けられる。これらの処理チャンバ５���、５２、５３、５４、５５、５６は、内部でプラズマエッチング及び低温ＭＬＤを行うものである。【０３２０】  真空搬送チャンバ５０の手前側（図中下側）には、２つのロードロックチャンバ５７が設けられ、これらのロードロックチャンバ５７のさらに手前側（図中下側）には、大気中で基板（本実施の形態では半導体ウェハＷ）を搬送するための搬送チャンバ５８が設けられる。また、搬送チャンバ５８のさらに手前側（図中下側）には、複数枚の半導体ウェハＷを収容可能とされた基板収容ケース（カセット又はフープ）が配置される載置部５９が複数設けられ、搬送チャンバ５８の側方（図中左側）には、オリエンテーションフラット或いはノッチにより半導体ウェハＷの位置を検出するオリエンタ６０が設けられる。【０３２１】  ロードロックチャンバ５７と搬送チャンバ５８との間、ロードロックチャンバ５７と真空搬送チャンバ５０との間、真空搬送チャンバ５０と処理チャンバ５１〜５６との間には、夫々ゲートバルブ６２が設けられ、これらの間を気密に閉塞及び開放できる。また、真空搬送チャンバ５０内には真空搬送機構７０が設けられる。この真空搬送機構７０は、第１のピック７１と第２のピック７２を具備し、これらによって２枚の半導体ウェハＷを支持可能に構成され、各処理チャンバ５１〜５６、ロードロック室５７に、半導体ウェハＷを搬入、搬出できる構成される。【０３２２】  また、搬送チャンバ５８内には、大気搬送機構８０が設けられる。大気搬送機構８０は、第１のピック８１と第２のピック８２とを具備し、第１のピック８１及び第２のピック８２によって２枚の半導体ウェハＷを支持可能に構成される。大気搬送機構８０は、載置部５９に載置された各カセット又はフープ、ロードロック室５７、オリエンタ６０に半導体ウェハＷを搬入、搬出できるよう構成される。【０３２３】  上記構成の半導体装置の製造装置１００は、制御部９０によって、その動作が統括的に制御される。この制御部９０には、ＣＰＵを備え半導体装置の製造装置１００の各部を制御するプロセスコントローラ９１と、ユーザインターフェース部９２と、記憶部９３とが設けられる。【０３２４】  ユーザインターフェース部９２は、工程管理者が半導体装置の製造装置１００を管理するためにコマンドの入力操作を行うキーボードや、半導体装置の製造装置１００の稼働状況を可視化して表示するディスプレイ等から構成される。【０３２５】  記憶部９３には、半導体装置の製造装置１００で実行される各種処理をプロセスコントローラ９１の制御にて実現するための制御プログラム（ソフトウェア）や処理条件データ等が記憶されたレシピが格納される。必要に応じ、ユーザインターフェース部９２からの指示等にて任意のレシピを記憶部９３から呼び出してプロセスコントローラ９１に実行させることで、プロセスコントローラ９１の制御下で、半導体装置の製造装置１００での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読み取り可能なプログラム記録媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝���させてオンラインで利用したりすることも可能である。【０３２６】  上記構成の半導体装置の製造装置１００を用いて、第１の実施の形態、第１の実施の形態の第１乃至第５の変形例、第２の実施の形態及び第２の実施の形態の第１乃至第６の変形例に示した一連の工程を実施することができる。なお、フォトレジスト被覆工程及び成膜工程については、一旦半導体ウェハＷを上記の半導体装置の製造装置１００から搬出して他の装置によって行ってもよい。【０３２７】  以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。【０３２８】  本出願は、２００８年６月１３日に日本国特許庁へ出願された特許出願第２００８−１５５８４４号に関連する主題、及び２００８年６月１３日に日本国特許庁へ出願された特許出願第２００８−１５５８４５号に関連する主題を包含し、それらの内容のすべてをここに援用する。
【図１】
0005484325.tif 000002
【図２Ａ】
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【図２Ｂ】
0005484325.tif 000004
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３】
0005484325.tif 000014
【図４Ａ】
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【図４Ｂ】
0005484325.tif 000016
【図４Ｃ】
0005484325.tif 000017
【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
0005484325.tif 000020
【図４Ｇ】
0005484325.tif 000021
【図４Ｈ】
0005484325.tif 000022
【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図５Ａ】
0005484325.tif 000026
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図６Ａ】
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【図６Ｂ】
0005484325.tif 000038
【図６Ｃ】
0005484325.tif 000039
【図６Ｄ】
0005484325.tif 000040
【図６Ｅ】
0005484325.tif 000041
【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
0005484325.tif 000045
【図６Ｊ】
0005484325.tif 000046
【図６Ｋ】
0005484325.tif 000047
【図７Ａ】
0005484325.tif 000048
【図７Ｂ】
0005484325.tif 000049
【図７Ｃ】
0005484325.tif 000050
【図７Ｄ】
0005484325.tif 000051
【図７Ｅ】
0005484325.tif 000052
【図７Ｆ】
0005484325.tif 000053
【図７Ｇ】
0005484325.tif 000054
【図７Ｈ】
0005484325.tif 000055
【図７Ｉ】
0005484325.tif 000056
【図７Ｊ】
0005484325.tif 000057
【図７Ｋ】
0005484325.tif 000058
【図８Ａ】
0005484325.tif 000059
【図８Ｂ】
0005484325.tif 000060
【図８Ｃ】
0005484325.tif 000061
【図８Ｄ】
0005484325.tif 000062
【図８Ｅ】
0005484325.tif 000063
【図８Ｆ】
0005484325.tif 000064
【図８Ｇ】
0005484325.tif 000065
【図８Ｈ】
0005484325.tif 000066
【図８Ｉ】
0005484325.tif 000067
【図８Ｊ】
0005484325.tif 000068
【図８Ｋ】
0005484325.tif 000069
【図９】
0005484325.tif 000070
【図１０Ａ】
0005484325.tif 000071
【図１０Ｂ】
0005484325.tif 000072
【図１０Ｃ】
0005484325.tif 000073
【図１０Ｄ】
0005484325.tif 000074
【図１０Ｅ】
0005484325.tif 000075
【図１０Ｆ】
0005484325.tif 000076
【図１０Ｇ】
0005484325.tif 000077
【図１０Ｈ】
0005484325.tif 000078
【図１０Ｉ】
0005484325.tif 000079
【図１０Ｊ】
0005484325.tif 000080
【図１０Ｋ】
0005484325.tif 000081
【図１０Ｌ】
0005484325.tif 000082
【図１１Ａ】
0005484325.tif 000083
【図１１Ｂ】
0005484325.tif 000084
【図１１Ｃ】
0005484325.tif 000085
【図１１Ｄ】
0005484325.tif 000086
【図１１Ｅ】
0005484325.tif 000087
【図１１Ｆ】
0005484325.tif 000088
【図１１Ｇ】
0005484325.tif 000089
【図１１Ｈ】
0005484325.tif 000090
【図１１Ｉ】
0005484325.tif 000091
【図１１Ｊ】
0005484325.tif 000092
【図１１Ｋ】
0005484325.tif 000093
【図１１Ｌ】
0005484325.tif 000094
【図１２Ａ】
0005484325.tif 000095
【図１２Ｂ】
0005484325.tif 000096
【図１２Ｃ】
0005484325.tif 000097
【図１２Ｄ】
0005484325.tif 000098
【図１２Ｅ】
0005484325.tif 000099
【図１２Ｆ】
0005484325.tif 000100
【図１２Ｇ】
0005484325.tif 000101
【図１２Ｈ】
0005484325.tif 000102
【図１２Ｉ】
0005484325.tif 000103
【図１２Ｊ】
0005484325.tif 000104
【図１２Ｋ】
0005484325.tif 000105
【図１２Ｌ】
0005484325.tif 000106
【図１３Ａ】
0005484325.tif 000107
【図１３Ｂ】
0005484325.tif 000108
【図１３Ｃ】
0005484325.tif 000109
【図１３Ｄ】
0005484325.tif 000110
【図１３Ｅ】
0005484325.tif 000111
【図１３Ｆ】
0005484325.tif 000112
【図１３Ｇ】
0005484325.tif 000113
【図１３Ｈ】
0005484325.tif 000114
【図１３Ｉ】
0005484325.tif 000115
【図１３Ｊ】
0005484325.tif 000116
【図１３Ｋ】
0005484325.tif 000117
【図１３Ｌ】
0005484325.tif 000118
【図１４Ａ】
0005484325.tif 000119
【図１４Ｂ】
0005484325.tif 000120
【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
0005484325.tif 000124
【図１４Ｇ】
0005484325.tif 000125
【図１４Ｈ】
0005484325.tif 000126
【図１４Ｉ】
0005484325.tif 000127
【図１４Ｊ】
0005484325.tif 000128
【図１４Ｋ】
0005484325.tif 000129
【図１４Ｌ】
0005484325.tif 000130
【図１５Ａ】
0005484325.tif 000131
【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１５Ｇ】
0005484325.tif 000137
【図１５Ｈ】
0005484325.tif 000138
【図１５Ｉ】
0005484325.tif 000139
【図１５Ｊ】
0005484325.tif 000140
【図１５Ｋ】
0005484325.tif 000141
【図１５Ｌ】
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【図１６】
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【図１７Ａ】
0005484325.tif 000144
【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１７Ｇ】
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【図１７Ｈ】
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【図１７Ｉ】
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【図１７Ｊ】
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【図１７Ｋ】
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【図１７Ｌ】
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【図１８】
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