(57)【特許請求の範囲】
【請求項１】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素を駆動制御するための複数の制御線と、
上記制御線を通して、上記画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を有し、
上記画素駆動部は、
アドレス信号に従い、信号の読み出しを行うリード行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッター行の行アドレスのリード行選択信号およびシャッター行選択信号を出力する機能を含み、
最下位アドレス信号と最上位アドレス信号が指定されることで、連続する複数の行を選択する機能を含み、かつ、
上記画素部の行配列の各行に対応して配置され、上記リード行選択信号、上記シャッター行選択信号、およびキャリー信号を出力する行単位ユニットを含み、
上記行単位ユニットは、
リード行の最下位アドレスデコード信号、リード行の最上位アドレスデコード信号、読み出しフレームのシャッター行の最下位アドレスデコード信号、読み出しフレームのシャッター行の最上位アドレスデコード信号、次フレームのシャッター行の最下位アドレスデコード信号、次フレームのシャッター行の最上位アドレスデコード信号、および前段行の関連する行単位ユニットによるキャリー信号が供給され、
上記リード行の最下位アドレスデコード信号で指定された行から、上記リード行の最上位アドレスデコード信号で指定された行までを複数行毎に選択し、
上記読み出しフレームのシャッター行の最下位アドレスデコード信号で指定された行から上記読み出しフレームのシャッター行の最上位アドレスデコード信号で指定された行までと、上記次フレームのシャッター行の最下位アドレスデコード信号で指定された行から上記次フレームのシャッター行の最上位アドレスデコード信号で指定された行までとを複数行毎に選択する
固体撮像素子。
【請求項２】
上記画素駆動部の上記行単位ユニットは、
上記リード行の最下位のアドレスデコード信号がアクティブであるか、上記リード行のキャリー信号がアクティブである場合に、上記リード行選択信号をアクティブで出力し
上記リード行選択信号がアクティブであり、上記リード行の最上位のアドレスデコード信号が非アクティブである場合に、関連する隣接行への上記キャリー信号をアクティブで出力して、当該関連する隣接行のリード行選択信号をアクティブで出力させ、
上記リード行の最上位のアドレスデコード信号がアクティブである場合には、上記リード行選択信号をアクティブで出力し、関連する隣接行への上記キャリー信号を非アクティブとして、当該関連する隣接行のリード行選択信号を非アクティブとする
請求項１記載の固体撮像素子。
【請求項３】
上記画素駆動部の上記行単位ユニットは、
上記読み出しフレームのシャッター行の最下位のアドレスデコード信号または上記次フレームのシャッター行の最下位のアドレスデコード信号がアクティブである場合、あるいは、関連するシャッター行からキャリー信号がアクティブである場合に、上記シャッター行選択信号をアクティブで出力する
請求項１または２記載の固体撮像素子。
【請求項４】
上記画素駆動部の上記行単位ユニットは、
上記シャッター行選択信号がアクティブである場合、あるいは上記読み出しフレームのシャッター行の最上位のアドレスデコード信号または上記次フレームのシャッター行の最上位のアドレスデコード信号が非アクティブである場合に、関連する隣接行への上記キャリー信号をアクティブで出力する
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
上記画素駆動部の上記行単位ユニットは、
上記読み出しフレームのシャッター行の最上位のアドレスデコード信号または上記次フレームのシャッター行の最上位のアドレスデコード信号がアクティブである場合には、上記リード行選択信号がアクティブであっても、関連する隣接行への上記キャリー信号を非アクティブとして、当該関連する隣接行のリード行選択信号を非アクティブとする
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記画素駆動部の上記行単位ユニットは、
上記画素部の行配列の各行に対応して配置され、行毎に選択状態であるか否かを記録するラッチを含み、上記リード行選択信号、上記シャッター行選択信号、およびキャリー信号を出力する
請求項１記載の固体撮像素子。
【請求項７】
上記画素駆動部の上記行単位ユニットは、
その行がリード行として選択状態にあるか否かの情報をラッチするリードラッチと、
その行がシャッター行として選択状態にあるか否かの情報をラッチするシャッターラッチと、を含み、
少なくともアドレスデコード信号、リードラッチセット信号、シャッターラッチセット信号、および前段行の関連する行単位ユニットによるキャリー信号が供給され、
上記リードラッチは、
上記リードラッチセット信号がアクティブであり、上記アドレスデコード信号もしくは関連する隣接行からのキャリー信号がアクティブの場合にセットされて、上記リード行選択信号をアクティブで出力し、
上記シャッターラッチは、
上記シャッターラッチセット信号がアクティブであり、上記アドレスデコード信号または関連する隣接行からのキャリー信号がアクティブの場合にセットされ、上記シャッター行選択信号をアクティブで出力する
請求項６記載の固体撮像素子。
【請求項８】
上記リードラッチは、
上記リード行選択信号がアクティブであり、上記アドレスデコード信号が非アクティブである場合に、関連する隣接行へのキャリー信号をアクティブで出力し、
上記シャッターラッチは、
上記シャッター行選択信号がアクティブであり、上記アドレスデコード信号が非アクティブである場合、関連する隣接行へのキャリー信号をアクティブで出力する
請求項７記載の固体撮像素子。
【請求項９】
上記画素駆動部の行単位ユニットは、
上記シャッターラッチを複数含み、複数フレーム分のシャッターアドレスを記録可能である
請求項７または８記載の固体撮像素子。
【請求項１０】
上記画素駆動部の行単位ユニットは、
連続した複数の行に配置されたラッチを同時並列的にセットする際に、最上位のアドレスを記録するための最上位ラッチを含む
請求項６から９のいずれか一に記載の固体撮像素子。
【請求項１１】
上記画素駆動部の上記行単位ユニットは、
その行がリード行として選択状態にあるか否かの情報をラッチするリードラッチと、
その行がリード行の最上位アドレスであるか否かの情報をラッチする最上位リードラッチと、
その行がシャッター行として選択状態にあるか否かの情報をラッチするシャッターラッチと、
その行がシャッター行の最上位アドレスとして選択状態にあるか否かの情報をラッチする最上位シャッターラッチと、を含み、
少なくとも最上位アドレスデコード信号、最下位アドレスデコード信号、リードラッチセット信号、シャッターラッチセット信号、複数行ラッチセット信号、および前段行の関連する行単位ユニットによるキャリー信号が供給され、
上記リードラッチは、
上記リードラッチセット信号と上記最下位アドレスデコード信号が共にアクティブである場合、または上記複数行ラッチセット信号と関連する隣接行からのキャリー信号が共にアクティブである場合にセットされて、上記リード行選択信号にアクティブで出力し、
上記最上位リードラッチは、
上記リードラッチセット信号と上記最上位アドレスデコード信号が共にアクティブである場合にセットされ、非アクティブの信号を出力し、
上記シャッターラッチは、
上記シャッターラッチセット信号と上記最下位アドレスデコード信号が共にアクティブである場合または上記複数行ラッチセット信号と関連する隣接行からのキャリー信号が共にアクティブである場合にセットされて、上記シャッター行選択信号をアクティブで出力し、
上記最上位シャッターラッチは、
上記シャッターラッチセット信号と上記最上位アドレスデコード信号が共にアクティブである場合にセットされ、非アクティブの信号を出力する
請求項１０記載の固体撮像素子。
【請求項１２】
上記画素駆動部の行単位ユニットは、
上記リードラッチがセットされていて、上記最上位リードラッチがリセットされている時、リード用キャリー信号をアクティブで出力し、
上記リードラッチがリセットされているか、上記最上位リードラッチがセットされている場合、リード用キャリー信号を非アクティブとし、
上記シャッターラッチがセットされていて、上記最上位シャッターラッチがリセットされている時、シャッター用キャリー信号をアクティブで出力し、
上記シャッターラッチがリセットされているか、上記最上位シャッターラッチがセットされている場合、シャッター用キャリー信号を非アクティブとする
請求項１１記載の固体撮像素子。
【請求項１３】
上記画素駆動部の行単位ユニットは、
上記リードラッチがセットされ、上記最上位リードラッチがセットされていない状態で、複数行ラッチセット信号をアクティブで受けると、上記リード用キャリー信号により関連する隣接行のリードラッチをセットさせて、当該隣接行もリード行として選択させ、
上記最上位リードラッチがセットされていると、上記リード用キャリー信号を非アクティブとして、上記複数行ラッチセット信号がアクティブ、非アクティブにかかわらず関連する隣接行より先の行を選択されないようにする
請求項１２記載の固体撮像素子。
【請求項１４】
上記画素駆動部の行単位ユニットは、
上記シャッターラッチがセットされ、上記最上位シャッターラッチがセットされていない状態で、上記複数行ラッチセット信号をアクティブで受けると、上記シャッター用キャリー信号により関連する隣接行のシャッターラッチをセットさせて、当該隣接行もシャッター行として選択させ、
上記最上位シャッターラッチがセットされていると、上記シャッター用キャリー信号を非アクティブとして、上記複数行ラッチセット信号がアクティブ、非アクティブにかかわらず関連する隣接行より先の行を選択されないようにする
請求項１２または１３記載の固体撮像素子。
【請求項１５】
上記画素駆動部は、
同色の画素が複数行毎に配置されている場合、当該複数行毎に複数の行を同時に選択する
請求項１から１４のいずれか一に記載の固体撮像素子。
【請求項１６】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素を駆動制御するための複数の制御線と、
上記制御線を通して、上記画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を有し、
上記画素駆動部は、
アドレス信号に従い、信号の読み出しを行うリード行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッター行の行アドレスのリード行選択信号およびシャッター行選択信号を出力する機能を含み、
最下位アドレス信号と最上位アドレス信号が指定されることで、連続する複数の行を選択する機能を含み、かつ、
上記画素部の行配列の各行に対応して配置され、上記リード行選択信号、上記シャッター行選択信号、およびキャリー信号を出力する行単位ユニットを含み、
上記行単位ユニットは、
リード行の最下位アドレスデコード信号、リード行の最上位アドレスデコード信号、読み出しフレームのシャッター行の最下位アドレスデコード信号、読み出しフレームのシャッター行の最上位アドレスデコード信号、次フレームのシャッター行の最下位アドレスデコード信号、次フレームのシャッター行の最上位アドレスデコード信号、および前段行の関連する行単位ユニットによるキャリー信号が供給され、
上記リード行の最下位アドレスデコード信号で指定された行から、上記リード行の最上位アドレスデコード信号で指定された行までを複数行毎に選択し、
上記読み出しフレームのシャッター行の最下位アドレスデコード信号で指定された行から上記読み出しフレームのシャッター行の最上位アドレスデコード信号で指定された行までと、上記次フレームのシャッター行の最下位アドレスデコード信号で指定された行から上記次フレームのシャッター行の最上位アドレスデコード信号で指定された行までとを複数行毎に選択する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）イメージセンサ（ＣＩＳ）は、ＣＣＤ（Charge Coupled Devise）イメージセンサに対して、比較的自由に読み出しアドレスを設定できるという特徴を持つ。
【０００３】
たとえば、センサの全ての画素を読み出す以外に、複数の画素の信号を同時に読み出す「加算」、行や列を飛ばしながら間欠的に読み出す「間引き」、一部の画素からのみ読み出す「切り出し」などの機能を備えたセンサが広く使用されている。
「加算」、「間引き」、「切り出し」は同時に行われる場合もある。
「間引き」や「加算」、「切り出し」の機能を備えたセンサでは、読み出しやシャッターの動作が複雑になるため、行選択のためにシフトレジスタではなく、デコーダが使用される場合が多い。
【０００４】
イメージセンサでは、飽和したフォトダイオード（以下、ＰＤ）から隣接するＰＤに信号電荷があふれ出して信号量が変わってしまう、ブルーミングと呼ばれる現象が知られている。
特に、間引きモードでは、読み出さない画素に蓄積された電荷を適宜捨てないとブルーミングが発生し、画質が低下してしまう。
【０００５】
それに対して、読み出さない画素から電荷を捨てるためのシャッター（以下ブルーミング防止シャッター）を切ることで、ブルーミングを抑制する方法が提案されている（特許文献１参照）。
この方法では、「間引き」動作時にブルーミング防止シャッターを切る場合や「加算」動作では複数行を同時に選択する。
【０００６】
図１は、２行を「加算」し、半分の行を「間引き」した場合のリード、シャッター行アドレスの一例を示す図である。
【０００７】
時刻ｔ５では、行アドレス“ｎ＋９”と“ｎ＋１１”を同時に選択し、加算して読み出している。
行アドレス“ｎ＋１７”と“ｎ＋１９”は、読み出しフレームのシャッター、行アドレス“ｎ”と“ｎ＋２”は次フレームのシャッター、行アドレス“ｎ＋２１”と“ｎ＋２３”および“ｎ＋４”と“ｎ＋６”はブルーミング防止シャッターである。
【０００８】
以上のように複数の行選択を行うために、行毎にアドレスラッチを設けた行選択回路が提案されている（特許文献２）。
【０００９】
図２は、行選択回路および行選択タイミング制御回路の構成を示す図である。
図３は、図２の回路のタイミングチャートを示す図である。
【００１０】
図２の回路１は、ラッチ回路２と行選択回路３を含んで構成されている。
ラッチ回路２は、各行に２つのＳＲラッチＬＴＣ１，ＬＴＣ２を有する。
行選択回路３は、各行のＳＲラッチＬＴＣ１，ＬＴＣ２の出力に対応して２入力ＡＮＤゲートＡＧ１〜ＡＧ５、およびそれらの論理和をとる２入力ＯＲゲートＯＧ１，ＯＧ２を有する。
【００１１】
この構成では、選択する行のラッチのみをセットすることで、任意の複数行を選択する機能が実現されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１９３６１８号公報
【特許文献２】特開２００８−２８８９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記構成では、選択する行のラッチに一つずつ１を書き込んでいく必要があるため、同時並列的に選択する行数が多くなると、ラッチへの書き込み時間が長くなるという不利益がある。
【００１４】
本発明は、短時間で複数の行を同時並列的に選択することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素を駆動制御するための複数の制御線と、上記制御線を通して、上記画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を有し、上記画素駆動部は、アドレス信号に従い、信号の読み出しを行うリード行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッター行の行アドレスのリード行選択信号およびシャッター行選択信号を出力する機能を含み、最下位アドレス信号と最上位アドレス信号が指定されることで、連続する複数の行を選択する機能を含み、かつ、上記画素部の行配列の各行に対応して配置され、上記リード行選択信号、上記シャッター行選択信号、およびキャリー信号を出力する行単位ユニットを含み、上記行単位ユニットは、リード行の最下位アドレスデコード信号、リード行の最上位アドレスデコード信号、読み出しフレームのシャッター行の最下位アドレスデコード信号、読み出しフレームのシャッター行の最上位アドレスデコード信号、次フレームのシャッター行の最下位アドレスデコード信号、次フレームのシャッター行の最上位アドレスデコード信号、および前段行の関連する行単位ユニットによるキャリー信号が供給され、上記リード行の最下位アドレスデコード信号で指定された行から、上記リード行の最上位アドレスデコード信号で指定された行までを複数行毎に選択し、上記読み出しフレームのシャッター行の最下位アドレスデコード信号で指定された行から上記読み出しフレームのシャッター行の最上位アドレスデコード信号で指定された行までと、上記次フレームのシャッター行の最下位アドレスデコード信号で指定された行から上記次フレームのシャッター行の最上位アドレスデコード信号で指定された行までとを複数行毎に選択する。
【００１６】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素を駆動制御するための複数の制御線と、上記制御線を通して、上記画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を有し、上記画素駆動部は、アドレス信号に従い、信号の読み出しを行うリード行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッター行の行アドレスのリード行選択信号およびシャッター行選択信号を出力する機能を含み、最下位アドレス信号と最上位アドレス信号が指定されることで、連続する複数の行を選択する機能を含み、かつ、上記画素部の行配列の各行に対応して配置され、上記リード行選択信号、上記シャッター行選択信号、およびキャリー信号を出力する行単位ユニットを含み、上記行単位ユニットは、リード行の最下位アドレスデコード信号、リード行の最上位アドレスデコード信号、読み出しフレームのシャッター行の最下位アドレスデコード信号、読み出しフレームのシャッター行の最上位アドレスデコード信号、次フレームのシャッター行の最下位アドレスデコード信号、次フレームのシャッター行の最上位アドレスデコード信号、および前段行の関連する行単位ユニットによるキャリー信号が供給され、上記リード行の最下位アドレスデコード信号で指定された行から、上記リード行の最上位アドレスデコード信号で指定された行までを複数行毎に選択し、上記読み出しフレームのシャッター行の最下位アドレスデコード信号で指定された行から上記読み出しフレームのシャッター行の最上位アドレスデコード信号で指定された行までと、上記次フレームのシャッター行の最下位アドレスデコード信号で指定された行から上記次フレームのシャッター行の最上位アドレスデコード信号で指定された行までとを複数行毎に選択する。
【発明の効果】
【００１７】
本発明によれば、短時間で複数の行を同時並列的に選択することができる。
【図面の簡単な説明】
【００１８】
【図１】２行を「加算」し、半分の行を「間引き」した場合のリード、シャッター行アドレスの一例を示す図である。
【図２】行選択回路および行選択タイミング制御回路の構成を示す図である。
【図３】図２の回路のタイミングチャートを示す図である。
【図４】本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図５】本実施形態に係る画素回路の一例を示す図である。
【図６】一般的なベイヤー配列を示す図である。
【図７】本実施形態に係る画素の信号のリード（読み出し）と、シャッターの説明図である。
【図８】本第１の実施形態に係る行選択回路の構成例を示す回路図である。
【図９】本実施形態に係るタイミング制御回路の構成例を示す回路図である。
【図１０】本第１の実施形態に係る行選択回路のタイミングチャートを示す図である。
【図１１】本発明の第２の実施形態に係るＣＭＯＳイメージセンサの構成例を示す図である。
【図１２】本第２の実施形態に係る行選択回路の構成例を示す回路図である。
【図１３】本第２の実施形態に係る行選択回路のタイミングチャートを示す図である。
【図１４】本発明の第３の実施形態に係るＣＭＯＳイメージセンサの構成例を示す図である。
【図１５】本第３の実施形態に係る行選択回路の構成例を示す回路図である。
【図１６】本第３の実施形態に係る行選択回路のタイミングチャートを示す図である。
【図１７】本発明の第４の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の第１の構成例）
２．第２の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の第２の構成例）
３．第３の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の第３の構成例）
４．第４の実施形態（カメラシステムの構成例）
【００２０】
＜１．第１の実施形態＞
図４は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００２１】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、アドレスデコーダ１２０、行選択回路１３０、タイミング制御回路１４０、センサコントローラ１５０、および読み出し回路（ＡＦＥ）１６０を有する。
アドレスデコーダ１２０、行選択回路１３０、タイミング制御回路１４０、およびセンサコントローラ１５０により画素駆動部が構成される。
【００２２】
画素アレイ部１１０は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００２３】
図５は、本実施形態に係る画素回路の一例を示す回路図である。
【００２４】
この画素回路１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）を有する。
そして、この１個の光電変換素子ＰＤに対して、転送トランジスタＴＲＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、増幅トランジスタＡＭＰ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。
【００２５】
光電変換素子ＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがＮ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがＰ型トランジスタであっても構わない。
また、本実施形態は、複数の光電変換素子間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
【００２６】
転送トランジスタＴＲＧ−Ｔｒは、光電変換素子ＰＤとＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）の間に接続され、制御線ＴＲＧを通じて制御される。
転送トランジスタＴＲＧ−Ｔｒは、制御線ＴＲＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、光電変換素子ＰＤで光電変換された電子をＦＤに転送する。
【００２７】
リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとＦＤの間に接続され、制御線ＲＳＴと通して制御される。
リセットトランジスタＲＳＴ−Ｔｒは、制御線ＲＳＴがＨの期間に選択されて導通状態となり、ＦＤを電源線ＶＲｓｔの電位にリセットする。
【００２８】
増幅トランジスタＡＭＰ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと出力信号線ＶＳＬの間に直列に接続されている。
増幅トランジスタＡＭＰ−ＴｒのゲートにはＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＳＥＬを通じて制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御線ＳＥＬがＨの期間に選択されて導通状態となる。これにより、増幅トランジスタＡＭＰ−ＴｒはＦＤの電位に応じた信号ＶＳＬを出力信号線ＬＳＧＮに出力する。
【００２９】
画素アレイ部１１０には、画素回路１１０ＡがＭ行×Ｎ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧはそれぞれＭ本、信号ＶＳＬの出力信号線ＬＳＧＮはＮ本ある。
【００３０】
アドレスデコーダ１２０は、センサコントローラ１５０からの行アドレス信号ＲＡＤＤＲをデコードし、特定の行を選択する。
【００３１】
行選択回路１３０は、アドレスデコーダ１２０からのアドレス信号ＡＤＤＲに従い、信号の読み出しを行うリード行と、光電変換素子ＰＤに蓄積された電荷をはき捨ててリセットするシャッター行の行アドレスの行選択信号ＲＬＳＥＬ，ＳＬＳＥＬを出力する。
本実施形態においては、行選択回路１３０に対して最下位アドレスＲ  ＡＤＤＲ Ｌ＿ＤＥＣ，Ｓ ＡＤＤＲ１ Ｌ＿ＤＥＣ，Ｓ ＡＤＤＲ２ Ｌ＿ＤＥＣと最上位アドレスＲ ＡＤＤＲ Ｈ，Ｓ ＡＤＤＲ１ Ｈ，Ｓ ＡＤＤＲ２ Ｈが指定されることで、行選択回路１３０は連続する複数の行を選択する。
【００３２】
タイミング制御回路１４０は、センサコントローラ１５０からの選択タイミング制御信号と行選択回路１３０からの行選択信号ＲＬＳＥＬ，ＳＬＳＥＬに従い、各Ｍ本の画素選択線である制御線ＳＥＬ、ＲＳＴ、ＴＲＧの一部または全てをＨにする。
選択タイミング制御信号には、信号ＲＳＥＬ，ＲＲＳＴ，ＳＲＳＴ，ＲＴＲ，ＳＴＲを含む。
【００３３】
センサコントローラ１５０は、適切なタイミングでタイミング制御回路１４０、アドレスデコーダ１２０、および読み出し回路（ＡＦＥ）１６０を制御する。
【００３４】
読み出し回路（ＡＦＥ）１６０は、センサコントローラ１５０からの制御信号に従い、出力信号線ＬＳＧＮに出力された信号ＶＳＬを読み取り、外部に出力する。
読み出し回路１６０は、行選択回路１３０の駆動により選択された読み出し行の各画素回路１１０Ａからの出力信号線ＬＳＧＮを通して出力される信号ＶＳＬに対して所定の処理を行い、たとえば信号処理後の画素信号を一時的に保持する。
読み出し回路１６０は、たとえば出力信号線ＬＳＧＮを通して出力される信号をサンプルホールドするサンプルホールド回路を含む回路構成を適用可能である。
あるいは読み出し回路１６０は、サンプルホールド回路を含み、ＣＤＳ（相関二重サンプリング）処理により、リセットノイズや増幅トランジスタの閾値ばらつき等、画素固有の固定パターンノイズを除去する機能を含む回路構成が適用可能である。
また、読み出し回路１６０は、アナログデジタル（ＡＤ）変換機能を持たせ、信号レベルをデジタル信号とする構成を適用可能である。
【００３５】
ところで、本実施形態では、カラーフィルタは、１〜数行毎に規則的な配列となっていれば良い。
以下、図６に示す、一般的なベイヤー配列を例として説明する。
ベイヤー配列では、同色の画素が２行毎に周期的に配置される。たとえば、０行目にＲ／Ｇｒ画素が配置されている場合、２ｎ（ｎは任意の整数）行目にもＲ／Ｇｒ画素が配置される。
いくつかの行を順次選択して、「加算」した画素の読み出しやシャッターの動作を行う場合、連続した同色の画素を複数選択する。
さらに、たとえば特許文献１に記載されているように、シャッターを切る際に、隣接する同色画素に対してブルーミング防止シャッターを追加することで、ブルーミングの発生を抑制することができる。
そのため、ベイヤー配列のように同色の画素が２行毎に配置されている場合、２行毎に複数の行を同時に選択することが望ましい。
【００３６】
図７は、本実施形態に係る画素の信号のリード（読み出し）と、シャッターの説明図である。
この図７は、２つの画素を「加算」して同時に読み出す「２画素加算」場合について示している。
また、半分の画素を読み飛ばす「１／２間引き」動作を行う場合について示している。  図７において、横軸は時間を、縦軸は画素アレイの行アドレスを示している。時間の単位は水平読み出し期間（Ｈ）である。
【００３７】
図中の白丸で示した行はリード行ＲＤＲを、黒丸で示した行は次フレームのシャッターＮＦＳＴＲの行を示し、ハッチングを付した丸で示した行は読み出しシャッターＲＦＳＴＲの行を表し、それぞれ図７に示した動作が行われる。
【００３８】
たとえば、時刻ｔ５では、行アドレス“ｎ＋９”と“ｎ＋１１”を同時にリード行ＲＤＲとして選択し、加算して読み出している。
また、行アドレス“ｎ＋１７”、“ｎ＋１９”、“ｎ＋２１”、“ｎ＋２３”、“ｎ”、“ｎ＋２”、“ｎ＋４”および“ｎ＋６”ではシャッター動作を行っている。
行アドレス“ｎ＋１７”および“ｎ＋１９”は、読み出し中のフレームに対するシャッターであり、行アドレス“ｎ”および“ｎ＋２”は次のフレームに対するシャッターである。
行アドレス“ｎ＋２１”、“ｎ＋２３”、“ｎ＋４”および“ｎ＋６”は、読み飛ばした行に対するブルーミング防止シャッターである。
【００３９】
以下に、本実施形態に係るアドレスデコーダ１２０、行選択回路１３０、タイミング制御回路１４０のより具体的な構成および機能について説明する。
【００４０】
本実施形態のアドレスデコーダ１２０には、センサコントローラ１５０から６系統の行アドレス信号Ｒ＿ＡＤＤＲ＿Ｌ、Ｒ＿ＡＤＤＲ＿Ｈ、Ｓ＿ＡＤＤＲ１＿Ｌ、Ｓ＿ＡＤＤＲ１＿Ｈ、Ｓ＿ＡＤＤＲ２＿ＬおよびＳ＿ＡＤＤＲ２＿Ｈが入力される。
【００４１】
Ｒ＿ＡＤＤＲ＿Ｌはリード行の最下位アドレス信号を、Ｒ＿ＡＤＤＲ＿Ｈはリード行の最上位アドレス信号をそれぞれ表している。
Ｓ＿ＡＤＤＲ１＿Ｌは読み出し中のフレームのシャッター行の最下位アドレス信号を、Ｓ＿ＡＤＤＲ１＿Ｈは読み出し中のフレームのシャッター行の最上位アドレス信号をそれぞれ表している。
Ｓ＿ＡＤＤＲ２＿Ｌは次のフレームのシャッター行の最下位アドレス信号を、Ｓ＿ＡＤＤＲ２＿Ｈは次のフレームのシャッター行の最上位アドレス信号をそれぞれ表している。
【００４２】
本アドレスデコーダ１２０は、これらアドレス信号をデコードして、各行に対応する行アドレスデコード信号を出力する。
アドレスデコーダ１２０は、リード行の最下位アドレス信号Ｒ＿ＡＤＤＲ＿Ｌをデコードしてリード行の最下位アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣを行選択回路１３０に出力する。
アドレスデコーダ１２０は、リード行の最上位アドレス信号Ｒ＿ＡＤＤＲ＿Ｈをデコードしてリード行の最上位アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣを行選択回路１３０に出力する。
【００４３】
アドレスデコーダ１２０は、読み出し中のフレームのシャッター行の最下位アドレス信号Ｓ＿ＡＤＤＲ１＿Ｌをデコードして読み出しフレームのシャッター行の最下位アドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｌ＿ＤＥＣを行選択回路１３０に出力する。
アドレスデコーダ１２０は、読み出し中のフレームのシャッター行の最上位アドレス信号Ｓ＿ＡＤＤＲ１＿Ｈをデコードして読み出しフレームのシャッター行の最上位アドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｈ＿ＤＥＣを行選択回路１３０に出力する。
【００４４】
アドレスデコーダ１２０は、次のフレームのシャッター行の最下位アドレス信号Ｓ＿ＡＤＤＲ２＿Ｌをデコードして次フレームのシャッター行の最下位アドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｌ＿ＤＥＣを行選択回路１３０に出力する。
アドレスデコーダ１２０は、次のフレームのシャッター行の最上位アドレス信号Ｓ＿ＡＤＤＲ２＿Ｈをデコードして次フレームのシャッター行の最上位アドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣを行選択回路１３０に出力する。
【００４５】
アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ、Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣ、Ｓ＿ＡＤＤＲ１＿Ｌ＿ＤＥＣ、Ｓ＿ＡＤＤＲ１＿Ｈ＿ＤＥＣ、Ｓ＿ＡＤＤＲ２＿Ｌ＿ＤＥＣ、およびＳ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣはそれぞれＭ本設けられている。
【００４６】
たとえば、Ｍが２０４８で、Ｒ＿ＡＤＤＲ＿Ｌが１１‘ｈ０１０の場合、アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ＜０＞〜Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ＜Ｍ−１＞の内、Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ＜１６＞だけが選択されてＨになり、それ以外はＬになる。
【００４７】
行選択回路１３０は、アドレスデコーダ１２０からの行アドレス信号をデコードしたアドレスデコード信号に従い、Ｍ本のリード行選択信号ＲＬＳＥＬおよびＭ本のシャッター行選択信号ＳＬＳＥＬの内いずれか、または全てを選択する。
デコードされたアドレス信号には、上述したアドレス信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ、Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣ、Ｓ＿ＡＤＤＲ１＿Ｌ＿ＤＥＣ、Ｓ＿ＡＤＤＲ１＿Ｈ＿ＤＥＣ、Ｓ＿ＡＤＤＲ２＿Ｌ＿ＤＥＣおよびＳ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣを含む。
【００４８】
本実施形態の行選択回路１３０は、リード行の最下位アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣで指定された行から、リード行の最上位アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣで指定された行までを２行毎に選択する。
同様に、行選択回路１３０は、以下の行を２行毎に選択する。
１つ目は、読み出しフレームのシャッター行の最下位アドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｌ＿ＤＥＣで指定された行から読み出しフレームのシャッター行の最上位アドレスデコード信号Ｓ＿ＡＤＤＲ＿Ｈ＿ＤＥＣで指定された行までである。
２つ目は、次フレームのシャッター行の最下位アドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｌ＿ＤＥＣで指定された行から次フレームのシャッター行の最上位アドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣで指定された行までである。
これらの行までを２行毎に選択する。
たとえば、アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ＜ｎ＞と、Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣ＜ｎ＋６＞がＨの場合、リード行選択信号の内ＲＬＳＥＬ＜ｎ＞、ＲＬＳＥＬ＜ｎ＋２＞、ＲＬＳＥＬ＜ｎ＋４＞、ＲＬＳＥＬ＜ｎ＋６＞だけが選択されてＨになる。
【００４９】
図８は、本実施形態に係る行選択回路の構成例を示す回路図である。
図８では、画素アレイ部１１０のｎ〜ｎ＋２行目を選択する部分のみを示している。
【００５０】
本行選択回路１３０は、画素アレイ部１１０の行数分（Ｍ個）の行単位ユニットＬＵを含む。本実施形態では、この行単位ユニットＬＵを２行毎に接続することで、２行毎に複数の行を同時選択する機能を実現している。
【００５１】
行単位ユニットＬＵ＜ｎ＞は、２入力ＯＲゲートＯＧ１１〜ＯＧ１４、２入力ＡＮＤゲートＡＧ１１，ＡＧ１２、およびインバータＩＶ１１，ＩＶ１２を有する。
他の行単位ユニットＬＵ＜ｎ＋１＞、ＬＵ＜ｎ＋２＞、・・も行単位ユニットＬＵ＜ｎ＞と同様の構成を有する。
【００５２】
ＯＲゲートＯＧ１１の第１入力端子がリード行の最下位アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ１１の第２入力端子が２行前段の行単位ユニットＬＵ＜ｎ−２＞のＡＮＤゲートＡＧ１１のキャリー信号ＲＬ＿Ｃ＜ｎ−２＞の供給ラインに接続されている。
ＯＲゲートＯＧ１１の出力端子がＡＮＤゲートＡＧ１１の第１入力端子に接続され、また、その出力端子からリード行選択信号ＲＬＳＥＬ＜ｎ＞が出力される。
ＡＮＤゲートＡＧ１１の第２入力端子がインバータＩＶ１１の出力端子に接続され、インバータＩＶ１１の入力端子が最上位アドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ１１の出力端子は隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞の供給ラインとして２行後段の行単位ユニットＬＵ＜ｎ＋２＞のＯＲゲートＯＧ１１の第２入力端子に接続されている。
【００５３】
ＯＲゲートＯＧ１２の第１入力端子が読み出しフレームのシャッター行の最下位アドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｌ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ１２の第２入力端子が次フレームのシャッター行の最下位アドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｌ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ１２の出力端子がＯＲゲートＯＧ１４の第１入力端子に接続されている。
ＯＲゲートＯＧ１４の第２入力端子が２行前段の行単位ユニットＬＵ＜ｎ−２＞のＡＮＤゲートＡＧ１２のキャリー信号ＳＬ＿Ｃ＜ｎ−２＞の供給ラインに接続されている。
ＯＲゲートＯＧ１４の出力端子がＡＮＤゲートＡＧ１２の第１入力端子に接続され、また、その出力端子からシャッター行選択信号ＳＬＳＥＬ＜ｎ＞が出力される。
ＯＲゲートＯＧ１３の第１入力端子が読み出しフレームのシャッター行の最上位アドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｈ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ１３の第２入力端子が次フレームのシャッター行の最上位アドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ１３の出力端子がインバータＩＶ１２の入力端子に接続され、インバータＩＶ１２の出力端子がＡＮＤゲートＡＧ１２の第２入力端子に接続されている。
ＡＮＤゲートＡＧ１２の出力端子は隣接行へのキャリー信号ＳＬ＿Ｃ＜ｎ＞の供給ラインとして２行後段の行単位ユニットＬＵ＜ｎ＋２＞のＯＲゲートＯＧ１４の第２入力端子に接続されている。
【００５４】
このような構成を有する行選択回路１３０において、ｎ行目の行単位ユニットＬＵ＜ｎ＞には、アドレスデコーダ１２０からのアドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ＜ｎ＞、Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣ＜ｎ＞が入力される。
ｎ行目の行単位ユニットＬＵ＜ｎ＞には、アドレスデコーダ１２０からのアドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｌ＿ＤＥＣ＜ｎ＞、Ｓ＿ＡＤＤＲ１＿Ｈ＿ＤＥＣ＜ｎ＞、Ｓ＿ＡＤＤＲ２＿Ｌ＿ＤＥＣ＜ｎ＞およびＳ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣ＜ｎ＞が入力される。
ｎ行目の行単位ユニットＬＵ＜ｎ＞には、隣接行からのキャリー信号ＲＬ＿Ｃ＜ｎ−２＞およびＳＬ＿Ｃ＜ｎ−２＞が入力される。
そして、ｎ行目の行単位ユニットＬＵ＜ｎ＞は、行選択信号ＲＬＳＥＬ＜ｎ＞およびＳＬＳＥＬ＜ｎ＞と、隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞およびＳＬ＿Ｃ＜ｎ＞を出力する。
【００５５】
行単位ユニットＬＵ＜ｎ＞は、リード行の最下位のアドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｌ＿ＤＥＣ＜ｎ＞がＨであるか、リード行のキャリー信号ＲＬ＿Ｃ＜ｎ−２＞がＨである場合に、リード行選択信号ＲＬＳＥＬ＜ｎ＞をＨにして選択する。
また、行単位ユニットＬＵ＜ｎ＞は、リード行選択信号ＲＬＳＥＬ＜ｎ＞がＨであり、リード行の最上位のアドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣ＜ｎ＞がローレベル（Ｌ）である場合に、隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞をＨにする。
これによって、ｎ＋２行目のリード行選択信号ＲＬＳＥＬ＜ｎ＋２＞もＨになって選択される。
一方、リード行の最上位のアドレスデコード信号Ｒ＿ＡＤＤＲ＿Ｈ＿ＤＥＣ＜ｎ＞がＨである場合には、リード行選択信号ＲＬＳＥＬ＜ｎ＞がＨであっても、隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞はＬである。その結果、ｎ＋２行目のリード行選択信号ＲＬＳＥＬ＜ｎ＋２＞はＬとなり選択されない。
【００５６】
さらに、行単位ユニットＬＵ＜ｎ＞は、次の２つの状態のいずれかである場合に、シャッター行選択信号ＳＬＳＥＬ＜ｎ＞をＨにして選択する。
１つ目は、読み出しフレームのシャッター行の最下位のアドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｌ＿ＤＥＣ＜ｎ＞または次フレームのシャッター行の最下位のアドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｌ＿ＤＥＣ＜ｎ＞がＨである場合である。
２つ目は、シャッター行のキャリー信号ＳＬ＿Ｃ＜ｎ−２＞がＨである場合である。
このように、行単位ユニットＬＵ＜ｎ＞は、これら２つの状態のいずれかである場合に、シャッター行選択信号ＳＬＳＥＬ＜ｎ＞をＨにして選択する。
【００５７】
また、行単位ユニットＬＵ＜ｎ＞は、次の２つの状態の場合に隣接行へのキャリー信号ＳＬ＿Ｃ＜ｎ＞をＨにする。
１つ目は、シャッター行選択ＳＬＳＥＬ＜ｎ＞がＨである場合である。
２つ目は、読み出しフレームのシャッター行の最上位のアドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｈ＿ＤＥＣ＜ｎ＞または次フレームのシャッター行の最上位のアドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣ＜ｎ＞がＬである場合である。
このように、行単位ユニットＬＵ＜ｎ＞は、これら２つの状態が両立している場合に、隣接行へのキャリー信号ＳＬ＿Ｃ＜ｎ＞をＨにする。
これによって、ｎ＋２行目のシャッター行選択信号ＳＬＳＥＬ＜ｎ＋２＞もＨになって選択される。
一方、読み出しフレームのシャッター行の最上位のアドレスデコード信号Ｓ＿ＡＤＤＲ１＿Ｈ＿ＤＥＣ＜ｎ＞または次フレームのシャッター行の最上位のアドレスデコード信号Ｓ＿ＡＤＤＲ２＿Ｈ＿ＤＥＣ＜ｎ＞がＨである場合には次のようになる。
すなわち、この場合には、行単位ユニットＬＵ＜ｎ＞は、リード行選択信号ＲＬＳＥＬ＜ｎ＞がＨであっても、隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞はＬであるので、ｎ＋２行目のリード行選択信号ＲＬＳＥＬ＜ｎ＋２＞はＬとなり選択されない。
【００５８】
本タイミング制御回路１４０は、センサコントローラ１５０からの選択タイミング制御信号と、行選択回路１３０からの行選択信号を受けて、制御線ＳＥＬ、ＲＳＴ、ＴＲＧの駆動信号を出力する。
【００５９】
図９は、本実施形態に係るタイミング制御回路の構成例を示す回路図である。
なお、図９では、画素アレイ部１１０のｎ行目を選択する部分のみを示している。
なお、本実施形態においては、信号レベルがＨ(ハイレベル)の場合をアクティブ、Ｌ(ローレベル)を非アクティブとする。
【００６０】
図９のタイミング制御回路１４０は、２入力ＡＮＤゲートＡＧ２１〜ＡＧ２５、および２入力ＯＲゲートＯＧ２１，ＯＧ２２を有する。
【００６１】
ＡＮＤゲートＡＧ２１の第１入力端子が選択タイミング制御信号ＲＳＥＬの供給ラインに接続され、第２入力端子が行選択回路１３０によるリード行選択信号ＲＬＳＥＬ＜ｎ＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ２１の出力端子が制御線ＳＥＬ＜ｎ＞に接続されている。すなわち、ＡＮＤゲートＡＧ２１の出力信号は選択駆動信号として制御線ＳＥＬ＜ｎ＞に出力される。
【００６２】
ＡＮＤゲートＡＧ２２の第１入力端子が選択タイミング制御信号ＲＲＳＴの供給ラインに接続され、第２入力端子が行選択回路１３０によるリード行選択信号ＲＬＳＥＬ＜ｎ＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ２２の出力端子はＯＲゲートＯＧ２１の第１入力端子に接続されている。
ＡＮＤゲートＡＧ２３の第１入力端子は選択タイミング制御信号ＳＲＳＴの供給ラインに接続され、第２入力端子が行選択回路１３０によるシャッター行選択信号ＳＬＳＥＬ＜ｎ＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ２３の出力端子はＯＲゲートＯＧ２１の第２入力端子に接続されている。
ＯＲゲートＯＧ２１の出力端子が制御線ＲＳＴ＜ｎ＞に接続されている。すなわち、ＯＲゲートＯＧ２１の出力信号はリセット駆動信号として制御線ＲＳＴ＜ｎ＞に出力される。
【００６３】
ＡＮＤゲートＡＧ２４の第１入力端子が選択タイミング制御信号ＲＴＲの供給ラインに接続され、第２入力端子が行選択回路１３０によるリード行選択信号ＲＬＳＥＬ＜ｎ＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ２４の出力端子はＯＲゲートＯＧ２２の第１入力端子に接続されている。
ＡＮＤゲートＡＧ２５の第１入力端子は選択タイミング制御信号ＳＴＲの供給ラインに接続され、第２入力端子が行選択回路１３０によるシャッター行選択信号ＳＬＳＥＬ＜ｎ＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ２５の出力端子はＯＲゲートＯＧ２２の第２入力端子に接続されている。
ＯＲゲートＯＧ２２の出力端子が制御線ＴＲＧ＜ｎ＞に接続されている。すなわち、ＯＲゲートＯＧ２２の出力信号は転送駆動信号として制御線ＴＲＧ＜ｎ＞に出力される。
【００６４】
本タイミング制御回路１４０には、センサコントローラ１５０から、選択タイミング制御信号ＲＳＥＬ、ＲＲＳＴ、ＳＲＳＴ、ＲＴＲ、ＳＴＲが供給されている。
選択タイミング制御信号ＲＳＥＬは、リード行の制御線ＳＥＬをＨにする期間を制御する。
選択タイミング制御信号ＲＲＳＴは、リード行の制御線ＲＳＴがＨになる期間を制御する。
選択タイミング制御信号ＳＲＳＴは、シャッター行の制御線ＲＳＴがＨになる期間を制御する。
選択タイミング制御信号ＲＴＲはリード行の制御線ＴＲＧがＨになる期間を制御する。
選択タイミング制御信号ＳＴＲは、シャッター行の制御線ＴＲＧがＨになる期間を制御する。
【００６５】
本タイミング制御回路１４０は、リード行選択信号ＲＬＳＥＬ＜ｎ＞と選択タイミング制御信号ＲＳＥＬが共にＨになると制御線ＳＥＬ＜ｎ＞をＨにする。
また、本タイミング制御回路１４０は、リード行選択信号ＲＬＳＥＬ＜ｎ＞と選択タイミング制御信号ＲＲＳＴが共にＨになる、またはシャッター行選択信号ＳＬＳＥＬ＜ｎ＞と選択タイミング制御信号ＳＲＳＴが共にＨになると制御線ＲＳＴ＜ｎ＞をＨにする。
同様に、本タイミング制御回路１４０は、リード行選択信号ＲＬＳＥＬ＜ｎ＞と選択タイミング制御信号ＲＴＲが共にＨになる、またはシャッター行選択信号ＳＬＳＥＬ＜ｎ＞と選択タイミング制御信号ＳＴＲが共にＨになると制御線ＴＲＧ＜ｎ＞をＨにする。
【００６６】
図１０は、本第１の実施形態に係る行選択回路のタイミングチャートを示す図である。
図１０は、図７の時刻（期間）ｔ５におけるタイミングチャートの一例である。
【００６７】
図１０の例では、期間ｔ５の間、センサコントローラからのアドレス信号Ｒ＿ＡＤＤＲ＿Ｌ、Ｒ＿ＡＤＤＲ＿Ｈ、Ｓ＿ＡＤＤＲ１＿Ｌ、Ｓ＿ＡＤＤＲ１＿Ｈ、Ｓ＿ＡＤＤＲ２＿ＬおよびＳ＿ＡＤＤＲ２＿Ｈは固定されている。
行選択回路１３０、はアドレス信号に対応する行のリード行選択信号ＲＬＳＥＬおよびシャッター行選択信号ＳＬＳＥＬをＨにしている。
この状態で、センサコントローラ１５０からの選択タイミング制御信号ＲＳＥＬ、ＲＲＳＴ、ＳＲＳＴ、ＲＴＲ、ＳＴＲがタイミング制御回路１４０に入力されるとそれぞれ適宜制御線ＳＥＬ、ＲＳＴ、ＴＲＧが選択される。
図１０の例では、シャッターはリセットレベル読み出し期間中に行っているが、期間ｔ５の間であれば、いずれのタイミングでシャッターを切っても良い。
【００６８】
以上、リード行と、読み出しフレームのシャッター行と、次フレームのシャッター行のアドレスを、別の信号として設けた場合について、説明してきた。
このような構成では、読み出しと、読み出しフレームのシャッターと、次フレームのシャッターの動作を同時に行うことができる。
反対にこれらの動作を時間的に分けることで、アドレス信号を共通にすることもできる。
たとえば、読み出しとシャッターの動作を同時には行わない場合、すなわち、選択タイミング制御信号ＳＲＳＴとＳＴＲは、ＲＳＥＬ、ＲＲＳＴまたはＲＴＲがＨの期間はＨにならないような駆動をする場合には、次のようにすることができる。
すなわち、リード行と、読み出しフレームまたは次フレームのシャッター行のアドレスを共通の信号にすることができる。
同様に、読み出しフレームと次のフレームとでシャッターのタイミングを分けることで、読み出しフレームと次のフレームのシャッターアドレスを共通にすることも可能である。
【００６９】
＜２．第２の実施形態＞
図１１は、本第２の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００７０】
本第２の実施形態のＣＭＯＳイメージセンサ１００Ａは、第１の実施形態と同様に、画素アレイ部１１０、画素を選択するためのアドレスデコーダ１２０、行選択回路１３０Ａを含む。
ＣＭＯＳイメージセンサ１００Ａは、タイミング制御回路１４０、センサコントローラ１５０Ａ、および読み出し回路（ＡＦＥ）１６０を含む。
【００７１】
本第２の実施形態の画素アレイ部１１０および画素回路１１０Ａの構成は第１の実施形態と同様、図５の構成をとることができる。
本第２の実施形態のアドレスデコーダ１２０は、センサコントローラ１５０Ａからのアドレス信号ＡＤＤＲをデコードし、特定の行を選択する。
【００７２】
本第２の実施形態の行選択回路１３０Ａは、センサコントローラ１５０Ａからのラッチセット信号ＬＳＥＴおよびリセット信号ＬＡＴＣＨＲＳＴと、アドレスデコーダ１２０からのアドレス信号に従い、リード行とシャッター行の行アドレスをそれぞれ記録する。
【００７３】
タイミング制御回路１４０は、センサコントローラ１５０Ａからの選択タイミング制御信号と行選択回路１３０Ａに記録された行アドレスに従い、各Ｍ本の制御線ＳＥＬ、ＲＳＴ、ＴＲＧの一部または全てをＨにする。
本実施形態のセンサコントローラ１５０Ａは、適切なタイミングで行選択回路１３０Ａ、アドレスデコーダ１２０および読み出し回路（ＡＦＥ）１６０を制御する。
【００７４】
本実施形態の読み出し回路（ＡＦＥ）１６０は、センサコントローラ１５０Ａからの制御信号に従い、出力信号線ＬＳＧＮに出力された信号ＶＳＬを読み取り、外部に出力する。
本第２の実施形態のカラーフィルタは、第１の実施形態と同様、１〜数行毎に規則的な配列となっていれば良い。
以下、図６に示すベイヤー配列の場合について説明する。
【００７５】
本第２の実施形態のアドレスデコーダ１２０には、センサコントローラ１５０Ａからアドレス信号ＡＤＤＲが入力される。
アドレスデコーダ１２０は、アドレス信号ＡＤＤＲをデコードして、各行のアドレスデコード信号ＡＤＤＲ＿ＤＥＣを出力する。アドレスデコード信号ＡＤＤＲ＿ＤＥＣはＭ本設けられている。
たとえば、Ｍが２０４８で、ＡＤＤＲが１１‘ｈ０１０の場合、アドレスデコード信号の内、ＡＤＤＲ＿ＤＥＣ＜１６＞だけがＨになり、それ以外のアドレスデコード信号はＬになる。
【００７６】
図１２は、本第２の実施形態に係る行選択回路の構成例を示す回路図である。
図１２では、画素アレイ部１１０のｎ〜ｎ＋２行目を選択する部分のみを示している。
【００７７】
図１２の行選択回路１３０Ａは、２入力ＯＲゲートＯＧ３１〜ＯＧ３４、２入力ＡＮＤゲートＡＧ３１〜ＡＧ３６、インバータＩＶ３１、およびラッチＬＴＣ３１〜ＬＴＣ３３を有する。
ラッチＬＴＣ３１はリードラッチＲＬとして機能し、ラッチＬＴＣ３２はシャッターラッチＳＬ１として機能し、ラッチＬＴＣ３３はシャッターラッチＳＬ２として機能する。
【００７８】
ＯＲゲートＯＧ３１の第１入力端子がアドレスデコーダ１２０によるアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ３１の第２入力端子が２行前段の行単位ユニットＬＵ＜ｎ−２＞ＡのＡＮＤゲートＡＧ３４のキャリー信号ＲＬ＿Ｃ＜ｎ−２＞の供給ラインに接続されている。
ＯＲゲートＯＧ３１の出力端子がＡＮＤゲートＡＧ３１の第１入力端子に接続されている。
ＯＲゲートＯＧ３２の第１入力端子がアドレスデコーダ１２０によるアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ３２の第２入力端子が２行前段の行単位ユニットＬＵ＜ｎ−２＞ＡのＡＮＤゲートＡＧ３５のキャリー信号ＳＬ１＿Ｃ＜ｎ−２＞の供給ラインに接続されている。
ＯＲゲートＯＧ３２の出力端子がＡＮＤゲートＡＧ３２の第１入力端子に接続されている。
ＯＲゲートＯＧ３３の第１入力端子がアドレスデコーダ１２０によるアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞の供給ラインに接続されている。
ＯＲゲートＯＧ３３の第２入力端子が２行前段の行単位ユニットＬＵ＜ｎ−２＞ＡのＡＮＤゲートＡＧ３６のキャリー信号ＳＬ２＿Ｃ＜ｎ−２＞の供給ラインに接続されている。
ＯＲゲートＯＧ３３の出力端子がＡＮＤゲートＡＧ３３の第１入力端子に接続されている。
【００７９】
ＡＮＤゲートＡＧ３１の第２入力端子がリードラッチセット信号ＲＬＳＥＴの供給ラインに接続され、出力端子がラッチＬＴＣ３１のセット端子Ｓに接続されている。
ＡＮＤゲートＡＧ３２の第２入力端子がシャッターラッチセット信号ＳＬＳＥＴ１の供給ラインに接続され、出力端子がラッチＬＴＣ３２のセット端子Ｓに接続されている。
ＡＮＤゲートＡＧ３３の第２入力端子がシャッターラッチセット信号ＳＬＳＥＴ２の供給ラインに接続され、出力端子がラッチＬＴＣ３３のセット端子Ｓに接続されている。
【００８０】
インバータＩＶ３１の入力端子がアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞の供給ラインに接続され、出力端子がＡＮＤゲートＡＧ３４〜ＡＧ３６の第１入力端子に共通に接続されている。
ラッチＬＴＣ３１〜ＬＴＣ３３のリセット端子Ｒはラッチリセット信号ＬＡＴＣＨＲＳＴの供給ラインに共通に接続されている。
ラッチＬＴＣ３１の出力端子ＱはＡＮＤゲートＡＧ３４の第２入力端子に接続され、また、その出力端子からリード行選択信号ＲＬＳＥＬ＜ｎ＞が出力される。
ラッチＬＴＣ３２の出力端子ＱがＯＲゲートＯＧ３４の第１入力端子およびＡＮＤゲートＡＧ３５の第２入力端子に接続されている。
ラッチＬＴＣ３３の出力端子ＱがＯＲゲートＯＧ３４の第２入力端子およびＡＮＤゲートＡＧ３６の第２入力端子に接続されている。
そして、ＯＲゲートＯＧ３４の出力端子からシャッター行選択信号ＳＬＳＥＬ＜ｎ＞が出力される。
ＡＮＤゲートＡＧ３４の出力端子は隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞の供給ラインとして２行後段の行単位ユニットＬＵ＜ｎ＋２＞ＡのＯＲゲートＯＧ３１の第２入力端子に接続されている。
ＡＮＤゲートＡＧ３５の出力端子は隣接行へのキャリー信号ＳＬ１＿Ｃ＜ｎ＞の供給ラインとして２行後段の行単位ユニットＬＵ＜ｎ＋２＞ＡのＯＲゲートＯＧ３２の第２入力端子に接続されている。
ＡＮＤゲートＡＧ３６の出力端子は隣接行へのキャリー信号ＳＬ２＿Ｃ＜ｎ＞の供給ラインとして２行後段の行単位ユニットＬＵ＜ｎ＋２＞ＡのＯＲゲートＯＧ３３の第２入力端子に接続されている。
【００８１】
このような構成を有する行選択回路１３０Ａには、センサコントローラ１５０Ａから、ラッチリセット信号ＬＡＴＣＨＲＳＴ、リードラッチセット信号ＲＬＳＥＴ、並びにシャッターラッチセット信号ＳＬＳＥＴ１およびＳＬＳＥＴ２が入力される。
さらに、アドレスデコーダ１２０からアドレスデコード信号ＡＤＤＲ＿ＤＥＣが入力される。
また、行選択回路１３０Ａは、タイミング制御回路１４０に対して、リード行選択信号ＲＬＳＥＬおよびシャッター行選択信号ＳＬＳＥＬを出力する。
【００８２】
本行選択回路１３０Ａは、画素アレイ部１１０の行数分（Ｍ個）の行単位ユニットＬＵを含む。
ｎ行目に配置された行単位ユニットＬＵ＜ｎ＞Ａは、ｎ行目がリード行として選択状態であるか否かを示すリードラッチＲＬ＜ｎ＞と、ｎ行目がシャッター行として選択状態であるか否かを示すシャッターラッチＳＬ１＜ｎ＞およびＳＬ２＜ｎ＞を有する。
図１２の例では、リードラッチＲＬとシャッターラッチＳＬ１およびＳＬ２は、ＳＲラッチにより構成されている。
本行選択回路１３０Ａは、シャッターラッチを２系統（ＳＬ１およびＳＬ２）有することで、２フレーム分のシャッターアドレスを記録することができる。
【００８３】
ｎ行目の行単位ユニットＬＵ＜ｎ＞Ａには、アドレスデコーダ１２０からのアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞と、隣接行からのキャリー信号ＲＬ＿Ｃ＜ｎ−２＞、ＳＬ１＿Ｃ＜ｎ−２＞およびＳＬ２＿Ｃ＜ｎ−２＞が入力される。
行単位ユニットＬＵ＜ｎ＞Ａは、行選択信号ＲＬＳＥＬ＜ｎ＞およびＳＬＳＥＬ＜ｎ＞と、隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞、ＳＬ１＿Ｃ＜ｎ＞およびＳＬ２＿Ｃ＜ｎ＞を出力する。
ラッチリセット信号ＬＡＴＣＨＲＳＴ、リードラッチセット信号ＲＬＳＥＴ、並びにシャッターラッチセット信号ＳＬＳＥＴ１およびＳＬＳＥＴ２は全ての行単位ユニットＬＵに供給されている。
【００８４】
シャッターラッチＳＬ１＜ｎ＞は、行選択信号ＳＬＳＥＬ１＜ｎ＞を、シャッターラッチＳＬ２＜ｎ＞は、行選択信号ＳＬＳＥＬ２＜ｎ＞を出力する。
シャッター行選択信号ＳＬＳＥＬ＜ｎ＞は、行選択信号ＳＬＳＥＬ１＜ｎ＞またはＳＬＳＥＬ２＜ｎ＞がＨの時にＨになる。
ラッチリセット信号ＬＡＴＣＨＲＳＴがＨになると、行選択回路内の全てのリードラッチＲＬおよびシャッターラッチＳＬ１、ＳＬ２がリセットされ、全ての行が非選択状態となる。
【００８５】
リードラッチＲＬ＜ｎ＞は、リードラッチセット信号ＲＬＳＥＴがＨであり、アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞もしくはキャリー信号ＲＬ＿Ｃ＜ｎ―２＞がＨの場合、セットされ、リード行選択信号ＲＬＳＥＬ＜ｎ＞をＨで出力する。
また、リードラッチＲＬ＜ｎ＞は、リード行選択信号ＲＬＳＥＬ＜ｎ＞がＨであり、アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞がＬである場合、隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞をＨで出力する。
【００８６】
シャッターラッチＳＬ１＜ｎ＞は、シャッターラッチセット信号ＳＬＳＥＴ１がＨであり、アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞またはキャリー信号ＳＬ１＿Ｃ＜ｎ―２＞がＨの場合セットされ、シャッター行選択信号ＳＬＳＥＬ１＜ｎ＞をＨで出力する。
また、シャッターラッチＳＬ１＜ｎ＞は、シャッター行選択信号ＳＬＳＥＬ１＜ｎ＞がＨであり、アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞がＬである場合、隣接行へのキャリー信号ＳＬ１＿Ｃ＜ｎ＞をＨで出力する。
【００８７】
シャッターラッチＳＬ２＜ｎ＞は、シャッターラッチセット信号ＳＬＳＥＴ２がＨであり、アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞またはキャリー信号ＳＬ２＿Ｃ＜ｎ―２＞がＨの場合セットされ、シャッター行選択信号ＳＬＳＥＬ２＜ｎ＞をＨで出力する。
また、シャッターラッチＳＬ２＜ｎ＞は、シャッター行選択信号ＳＬＳＥＬ２＜ｎ＞がＨであり、アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＜ｎ＞がＬである場合、隣接行へのキャリー信号ＳＬ１＿Ｃ＜ｎ＞にＨを出力する。
【００８８】
以上のように、行単位ユニット間で、キャリー信号を２行毎に接続することで、容易に連続する複数の画素を２行毎に選択することができる。
たとえば選択したい行のリードラッチＲＬをセットする場合、最初にラッチリセット信号ＬＡＴＣＨＲＳＴをＨにして全てのリードラッチＲＬをリセットする。
この状態で、アドレス信号ＡＤＤＲに最下位アドレス（ＡＤＤＲ＿Ｌとする）を出力してリードラッチセット信号ＲＬＳＥＴをＨにし、最下位アドレスのリードラッチＲＬ＜ＡＤＤＲ＿Ｌ＞をセットする。
次にアドレス信号ＡＤＤＲに最上位アドレス（ＡＤＤＲ＿Ｈとする）を出力してリードラッチセット信号ＲＬＳＥＴをＨにする。
これにより、最下位アドレスから最上位アドレスまでのリードラッチＲＬ＜ＡＤＤＲ＿Ｌ＞、ＲＬ＜ＡＤＤＲ＿Ｌ＋２＞、・・・、ＲＬ＜ＡＤＤＲ＿Ｈ−２＞、ＲＬ＜ＡＤＤＲ＿Ｈ＞がセットされる。
２行毎に複数行を選択する場合には、ＡＤＤＲ＿Ｈ＝ＡＤＤＲ＿Ｌ＋２ｍ（ｍは任意の整数）とする必要がある。
【００８９】
シャッターラッチＳＬ１またはＳＬ２をセットする場合も同様に、最下位アドレスを最初にセットし、次に最上位アドレスをセットすることで、最下位アドレスから最上位アドレスまでのシャッターラッチＳＬ１またはＳＬ２を、２行毎にセットすることができる。
【００９０】
本第２の実施形態のタイミング制御回路は、第１の実施形態と同様に図９の構成とすることができる。
【００９１】
図１３は、本第２の実施形態に係る行選択回路のタイミングチャートを示す図である。
図１３は、図７の時刻（期間）ｔ５におけるタイミングチャートの一例である。
【００９２】
まず、センサコントローラ１５０Ａはラッチリセット信号ＬＡＴＣＨＲＳＴをＨにして、行選択回路１３０Ａ内のリードラッチＲＬとシャッターラッチＳＬ１，ＳＬ２を全てリセットする。
次にリードアドレス、読み出しフレームのシャッターアドレス、次フレームのシャッターアドレスを行選択回路１３０Ａにセットする。
【００９３】
図７の期間ｔ５では、リード行としてｎ＋９行目とｎ＋１１行目が選択されている。そこで、リードアドレスを書き込む際は、先にアドレス信号ＡＤＤＲにｎ＋９を出力してＲＬＳＥＴをＨにし、ＲＬ＜ｎ＋９＞をセットする。
次にアドレス信号ＡＤＤＲにｎ＋１１を出力してＲＬＳＥＴをＨにし、ＲＬ＜ｎ＋１１＞をセットする。
【００９４】
期間ｔ５では、読み出しフレームのシャッターアドレスとしてｎ＋１７〜ｎ＋２３が選択されている。
そこで、読み出しフレームのシャッターアドレスを書き込む際は、先にアドレス信号ＡＤＤＲにｎ＋１７を出力してＳＬＳＥＴ１をＨにし、ＳＬ＜ｎ＋１７＞をセットする。
次にアドレス信号ＡＤＤＲにｎ＋２３を出力してＳＬＳＥＴ１をＨにし、ＳＬ＜ｎ＋１９＞、ＳＬ＜ｎ＋２１＞、ＳＬ＜ｎ＋２３＞をセットする。
【００９５】
さらに、期間ｔ５では、次フレームのシャッターアドレスとしてｎ〜ｎ＋６が選択されている。そこで、次シャッターアドレスを書き込む際は、先にアドレス信号ＡＤＤＲにｎを出力してシャッターラッチセット信号ＳＬＳＥＴ２をＨにし、シャッターラッチＳＬ＜ｎ＞をセットする。
次にアドレス信号ＡＤＤＲにｎ＋６を出力してシャッターラッチセット信号ＳＬＳＥＴ２をＨにし、シャッターラッチＳＬ＜ｎ＋２＞、ＳＬ＜ｎ＋４＞、ＳＬ＜ｎ＋６＞をセットする。
【００９６】
リードアドレスがセットされた後、選択タイミング制御信号ＲＳＥＬ、ＲＲＳＴ、ＲＴＲを適宜Ｈにすることで、読み出し動作を行うことができる。
シャッターアドレスがセットされた後、選択タイミング制御信号ＳＲＳＴ、ＳＴＲを適宜Ｈにすることで、シャッター動作を行うことができる。
【００９７】
図１３の例では、読み出しフレームのシャッターアドレスをシャッターラッチＳＬ１にセットし、次フレームのシャッターアドレスをシャッターラッチＳＬ２にセットしたが、逆であっても良い。
また、図１３の例では、リードアドレス、読み出しフレームのシャッターアドレス、次フレームのシャッターアドレスの準にアドレスのセットを行ったが、この順番は入れ替えても良い。
リードアドレスのセット後に読み出し動作を行い、シャッターアドレスのセット後にシャッター動作を行う必要があるが、リードアドレスのセットとシャッター動作、シャッターアドレスのセットと読み出し動作は任意のタイミングで行うことができる。
また、読み出し動作とシャッター動作も任意のタイミングで行うことができる。
【００９８】
＜３．第３の実施形態＞
図１４は、本第３の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００９９】
本第３の実施形態のＣＭＯＳイメージセンサ１００Ｂは、第２の実施形態と同様に、画素アレイ部１１０、画素を選択するためのアドレスデコーダ１２０、行選択回路１３０Ｂを含む。
ＣＭＯＳイメージセンサ１００Ｂは、タイミング制御回路１４０、センサコントローラ１５０Ｂ、および読み出し回路（ＡＦＥ）１６０を含む。
【０１００】
本第３の実施形態のＣＭＯＳイメージセンサは、第２の実施形態と同様、図１１の構成をとることができる。
本第３の実施形態の画素アレイ部および画素回路の構成は第１の実施形態１と同様、図５の構成をとることができる。
【０１０１】
本第３の実施形態のアドレスデコーダ１２０は、センサコントローラ１５０Ｂからのアドレス信号をデコードし、特定の行を選択する。
本第３の実施形態の行選択回路１３０Ｂは、センサコントローラ１５０Ｂからのラッチセット・リセット信号と、アドレスデコーダ１２０からのアドレス信号に従い、リード行とシャッター行の行アドレスをそれぞれ記録する。
タイミング制御回路１４０は、センサコントローラ１５０Ｂからの選択タイミング制御信号と行選択回路１３０Ｂに記録された行アドレスに従い、各Ｍ本の制御線ＳＥＬ、ＲＳＴ、ＴＲＧの一部または全てをＨにする。
本第３の実施形態のセンサコントローラ１５０Ｂは、適切なタイミングで行選択回路１３０Ａ、アドレスデコーダ１２０、および読み出し回路（ＡＦＥ）１６０を制御する。
【０１０２】
本第３の実施形態の読み出し回路（ＡＦＥ）１６０は、センサコントローラ１５０Ｂからの制御信号に従い、出力信号線ＬＳＧＮに出力された信号ＶＳＬを読み取り、外部に出力する。
本第３の実施形態のカラーフィルタは、第１の実施形態と同様、１〜数行毎に規則的な配列となっていれば良い。
以下、図６に示すベイヤー配列の場合について説明する。
【０１０３】
本第３の実施形態のアドレスデコーダ１２０には、センサコントローラ１５０Ｂから最下位アドレス信号ＡＤＤＲ＿Ｌおよび最上位アドレス信号ＡＤＤＲ＿Ｈが入力されている。
本アドレスデコーダ１２０は、アドレス信号ＡＤＤＲ＿ＬおよびＡＤＤＲ＿Ｈをデコードして、各行のアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿ＬおよびＡＤＤＲ＿ＤＥＣ＿Ｈを出力する。
アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿ＬおよびＡＤＤＲ＿ＤＥＣ＿ＨはＭ本設けられている。
たとえば、Ｍが２０４８で、ＡＤＤＲ＿Ｌが１１‘ｈ０１０でＡＤＤＲ＿Ｈが１１’ｈ０１４の場合、アドレスデコード信号の内、ＡＤＤＲ＿ＤＥＣ＿Ｌ＜１６＞およびＡＤＤＲ＿ＤＥＣ＿Ｈ＜２０＞だけがＨになり、それ以外のアドレスデコード信号はＬになる。
【０１０４】
図１５は、本実施形態に係る行選択回路の構成例を示す図である。
図１５では、画素アレイ部１１０のｎ〜ｎ＋２行目を選択する部分のみを示している。
【０１０５】
図１４の行選択回路１３０Ｂは、２入力ＡＮＤゲートＡＧ４１〜ＡＧ４８、２入力ＯＲゲートＯＧ４１，ＯＧ４２、およびラッチＬＴＣ４１〜ＬＴＣ４４を有する。
ラッチＬＴＣ４１は最上位リードラッチＲＬ Ｈとして機能し、ラッチＬＴＣ４２はリードラッチＲＬとして機能し、ラッチＬＴＣ４３は最上位シャッターラッチＳＬ Ｈとして機能し、ラッチＬＴＣ４４はシャッターラッチＳＬとして機能する。
【０１０６】
ＡＮＤゲートＡＧ４１の第１入力端子が最上位アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｈ＜ｎ＞の供給ラインに接続され、第２入力端子がリードラッチセット信号ＲＬＳＥＴの供給ラインに接続されている。
ＡＮＤゲートＡＧ４１の出力端子はラッチＬＴＣ４１のセット端子Ｓに接続されている。
ＡＮＤゲートＡＧ４２の第１入力端子が最下位アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｌ＜ｎ＞の供給ラインに接続され、第２入力端子がリードラッチセット信号ＲＬＳＥＴの供給ラインに接続されている。
ＡＮＤゲートＡＧ４２の出力端子はＯＲゲートＯＧ４１の第１入力端子に接続されている。
ＡＮＤゲートＡＧ４３の第１入力端子が複数行ラッチセット信号ＳＥＴＡＬＬの供給ラインに接続され、第２入力端子が２行前段の行単位ユニットＬＵ＜ｎ−２＞ＢのＡＮＤゲートＡＧ４７のキャリー信号ＲＬ＿Ｃ＜ｎ−２＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ４３の出力端子はＯＲゲートＯＧ４１の第２入力端子に接続されている。
ＯＲゲートＯＧ４１の出力端子はラッチＬＴＣ４２のセット端子Ｓに接続されている。
【０１０７】
ＡＮＤゲートＡＧ４４の第１入力端子が最上位アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｈ＜ｎ＞の供給ラインに接続され、第２入力端子がシャッターラッチセット信号ＳＬＳＥＴの供給ラインに接続されている。
ＡＮＤゲートＡＧ４４の出力端子はラッチＬＴＣ４３のセット端子Ｓに接続されている。
ＡＮＤゲートＡＧ４５の第１入力端子が最下位アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｌ＜ｎ＞の供給ラインに接続され、第２入力端子がシャッターラッチセット信号ＳＬＳＥＴの供給ラインに接続されている。
ＡＮＤゲートＡＧ４５の出力端子はＯＲゲートＯＧ４２の第１入力端子に接続されている。
ＡＮＤゲートＡＧ４６の第１入力端子が複数行ラッチセット信号ＳＥＴＡＬＬの供給ラインに接続され、第２入力端子が２行前段の行単位ユニットＬＵ＜ｎ−２＞ＢのＡＮＤゲートＡＧ４８のキャリー信号ＳＬ＿Ｃ＜ｎ−２＞の供給ラインに接続されている。
ＡＮＤゲートＡＧ４６の出力端子はＯＲゲートＯＧ４２の第２入力端子に接続されている。
ＯＲゲートＯＧ４２の出力端子はラッチＬＴＣ４４のセット端子Ｓに接続されている。
【０１０８】
ラッチＬＴＣ４１〜ＬＴＣ４４のリセット端子Ｒはラッチリセット信号ＬＡＴＣＨＲＳＴの供給ラインに共通に接続されている。
ラッチＬＴＣ４１の反転出力端子／Ｑ（／は反転を示す）はＡＮＤゲートＡＧ４７の第１入力端子に接続されている。
ラッチＬＴＣ４２の出力端子ＱはＡＮＤゲートＡＧ４７の第２入力端子に接続され、また、その出力端子からリード行選択信号ＲＬＳＥＬ＜ｎ＞が出力される。
ラッチＬＴＣ４３の反転出力端子／Ｑ（／は反転を示す）はＡＮＤゲートＡＧ４８の第１入力端子に接続されている。
ラッチＬＴＣ４４の出力端子ＱはＡＮＤゲートＡＧ４８の第２入力端子に接続され、また、その出力端子からシャッター行選択信号ＳＬＳＥＬ＜ｎ＞が出力される。
【０１０９】
本行選択回路１３０Ｂには、センサコントローラ１５０Ｂから、ラッチリセット信号ＬＡＴＣＨＲＳＴと、リードラッチセット信号ＲＬＳＥＴと、シャッターラッチセット信号ＳＬＳＥＴおよび複数行ラッチセット信号ＳＥＴＡＬＬが入力される。
さらに、行選択回路１３０Ｂは、アドレスデコーダ１２０から最下位アドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｌおよび最上位アドレスデコード信号ＡＤＤＲ＿ＤＥＣ Ｈが入力される。
また、行選択回路１３０Ｂは、タイミング制御回路１４０に対して、リード行選択信号ＲＬＳＥＬおよびシャッター行選択信号ＳＬＳＥＬを出力する。
【０１１０】
本行選択回路１３０Ｂは、画素アレイ部１１０の行数分（Ｍ個）の行単位ユニットＬＵを含む。
ｎ行目に配置された行単位ユニットＬＵ＜ｎ＞Ｂは、ｎ行目がリード行として選択状態であるか否かを示すリードラッチＲＬ＜ｎ＞と、ｎ行目がシャッター行として選択状態であるか否かを示すシャッターラッチＳＬ＜ｎ＞を有する。
さらに、行単位ユニットＬＵ＜ｎ＞Ｂは、ｎ行目がリード行の最上位アドレスであるか否かを示す最上位リードラッチＲＬ＿Ｈ＜ｎ＞と、ｎ行目がシャッター行の最上位アドレスとして選択状態であるか否かを示す最上位シャッターラッチＳＬ＿Ｈ＜ｎ＞を有する。
図１４の例では、リードラッチＲＬ、シャッターラッチＳＬ、最上位リードラッチＲＬ＿Ｈおよび最上位シャッターラッチＳＬ＿Ｈは、ＳＲラッチにより構成されている。
【０１１１】
ｎ行目の行単位ユニットＬＵ＜ｎ＞Ｂには、アドレスデコーダ１２０からのアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｌ＜ｎ＞およびＡＤＤＲ＿ＤＥＣ＿Ｈ＜ｎ＞と、隣接行からのキャリー信号ＲＬ＿Ｃ＜ｎ−２＞およびＳＬ＿Ｃ＜ｎ−２＞が入力される。
ｎ行目の行単位ユニットＬＵ＜ｎ＞Ｂに、リード行選択信号ＲＬＳＥＬ＜ｎ＞、シャッター行選択信号ＳＬＳＥＬ＜ｎ＞と、隣接行へのキャリー信号ＲＬ＿Ｃ＜ｎ＞、ＳＬ＿Ｃ＜ｎ＞を出力する。
ラッチリセット信号ＬＡＴＣＨＲＳＴと、リードラッチセット信号ＲＬＳＥＴと、シャッターラッチセット信号ＳＬＳＥＴは全ての行単位ユニットＬＵに供給されている。
【０１１２】
ラッチリセット信号ＬＡＴＣＨＲＳＴがＨになると、行選択回路内の全てのリードラッチＲＬ、シャッターラッチＳＬ、最上位リードラッチＲＬ＿Ｈおよび最上位シャッターラッチＳＬ＿Ｈがリセットされ、全ての行が非選択状態となる。
【０１１３】
リードラッチＲＬ＜ｎ＞は、リードラッチセット信号ＲＬＳＥＴとアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｌ＜ｎ＞が共にＨである場合、または複数行ラッチセット信号ＳＥＴＡＬＬとキャリー信号ＲＬ＿Ｃ＜ｎ―２＞が共にＨである場合にセットされる。
そして、リードラッチＲＬ＜ｎ＞は、リード行選択信号ＲＬＳＥＬ＜ｎ＞をＨで出力する。
最上位リードラッチＲＬ＿Ｈ＜ｎ＞は、リードラッチセット信号ＲＬＳＥＴとアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｈ＜ｎ＞が共にＨである場合にセットされ、Ｌの信号を出力する。
【０１１４】
リードラッチＲＬ＜ｎ＞がセットされていて、最上位リードラッチＲＬ＿Ｈがリセットされている時、行単位ユニットＬＵ＜ｎ＞Ｂはキャリー信号ＲＬ＿Ｃ＜ｎ＞をＨで出力する。
逆に、リードラッチＲＬ＜ｎ＞がリセットされているか、最上位リードラッチＲＬ＿Ｈがセットされている場合、行単位ユニットＬＵ＜ｎ＞Ｂはキャリー信号ＲＬ＿Ｃ＜ｎ＞をＬで出力する。
よって、リードラッチＲＬ＜ｎ＞がセットされ、最上位リードラッチＲＬ＿Ｈ＜ｎ＞がセットされていない状態で、複数行ラッチセット信号ＳＥＴＡＬＬをＨにすると、ｎ＋２行目のリードラッチＲＬもセットされ、ｎ＋２行目もリード行として選択される。
最上位リードラッチＲＬ＿Ｈ＜ｎ＞がセットされていると、キャリー信号はＬであるので、複数行ラッチセット信号ＳＥＴＡＬＬをＨにしても、ｎ＋２行目より先の行は選択されない。
【０１１５】
シャッターラッチＳＬ＜ｎ＞は、シャッターラッチセット信号ＳＬＳＥＴとアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｌ＜ｎ＞が共にＨである場合または複数行ラッチセット信号ＳＥＴＡＬＬとキャリー信号ＳＬ＿Ｃ＜ｎ―２＞が共にＨである場合にセットされる。
そして、シャッターラッチＳＬ＜ｎ＞は、シャッター行選択信号ＳＬＳＥＬ＜ｎ＞をＨで出力する。
最上位シャッターラッチＳＬ＿Ｈ＜ｎ＞は、シャッターラッチセット信号ＳＬＳＥＴとアドレスデコード信号ＡＤＤＲ＿ＤＥＣ＿Ｈ＜ｎ＞が共にＨである場合にセットされ、Ｌの信号を出力する。
【０１１６】
シャッターラッチＳＬ＜ｎ＞がセットされていて、最上位シャッターラッチＳＬ＿Ｈ＜ｎ＞がリセットされている時、行単位ユニットＬＵ＜ｎ＞Ｂはキャリー信号ＳＬ＿Ｃ＜ｎ＞にＨを出力する。
逆に、シャッターラッチＳＬ＜ｎ＞がリセットされているか、最上位シャッターラッチＳＬ＿Ｈがセットされている場合、行単位ユニットＬＵはキャリー信号ＳＬ＿Ｃ＜ｎ＞をＬで出力する。
よって、シャッターラッチＳＬ＜ｎ＞がセットされ、最上位シャッターラッチＳＬ＿Ｈ＜ｎ＞がセットされていない状態で複数行ラッチセット信号ＳＥＴＡＬＬとＨにすると、ｎ＋２行目のシャッターラッチＳＬもセットされる。その結果、ｎ＋２行目もシャッター行として選択される。
最上位シャッターラッチＳＬ＿Ｈ＜ｎ＞がセットされていると、キャリー信号はＬであるので、複数行ラッチセット信号ＳＥＴＡＬＬをＨにしても、ｎ＋２行目より先の行は選択されない。
【０１１７】
以上のように、行単位ユニット間で、キャリー信号を２行毎に接続することで、容易に連続する複数の画素を２行毎に選択することができる。２行毎に複数行を選択する場合には、ＡＤＤＲ＿Ｈ＝ＡＤＤＲ＿Ｌ＋２ｍ（ｍは任意の整数）とする必要がある。
【０１１８】
本第３の実施形態の行選択回路１３０Ｂは、最上位アドレスを記録するラッチを設けることで、リードラッチおよびシャッターラッチに、連続するアドレスを複数回書き込むことができる。
本第３の実施形態のタイミング制御回路１４０は、第１の実施形態と同様に図９の構成とすることができる。
【０１１９】
図１６は、本第３の実施形態に係る行選択回路のタイミングチャートを示す図である。
図１６は、図７の時刻（期間）ｔ５におけるタイミングチャートの一例である。
【０１２０】
まず、センサコントローラ１５０Ｂはラッチリセット信号ＬＡＴＣＨＲＳＴをＨにして、行選択回路１３０Ａ内のリードラッチとシャッターラッチを全てリセットする。
次に、リードアドレス、読み出しフレームのシャッターアドレス、次フレームのシャッターアドレスを行選択回路１３０Ｂにセットする。
【０１２１】
次に、リード行の最下位アドレスと最上位アドレスをセットする。
図７の期間ｔ５では、リード行としてｎ＋９行目とｎ＋１１行目が選択されている。
そこで、最下位アドレス信号ＡＤＤＲ＿Ｌにｎ＋９を、最上位アドレス信号ＡＤＤＲ＿Ｈにｎ＋１１を出力してＲＬＳＥＴをＨにし、リードラッチＲＬ＜ｎ＋９＞と最上位リードラッチＲＬ＿Ｈ＜ｎ＋１１＞をセットする。
【０１２２】
次に、読み出しフレームの最下位シャッターアドレスと最上位シャッターアドレスをセットする。
期間ｔ５では、読み出しフレームのシャッターアドレスとしてｎ＋１７〜ｎ＋２３が選択されている。
そこで、最下位アドレス信号ＡＤＤＲ＿Ｌにｎ＋１７を、最上位アドレス信号ＡＤＤＲ＿Ｈにｎ＋２３を出力してＳＬＳＥＴをＨにし、シャッターラッチＳＬ＜ｎ＋１７＞と最上位シャッターラッチＳＬ＿Ｈ＜ｎ＋２３＞をセットする。
【０１２３】
次に、次フレームの最下位シャッターアドレスと最上位シャッターアドレスをセットする。
期間ｔ５では、次フレームのシャッターアドレスとしてｎ〜ｎ＋６が選択されている。
そこで、最下位アドレス信号ＡＤＤＲ＿Ｌにｎを、最上位アドレス信号ＡＤＤＲ＿Ｈにｎ＋６を出力してＳＬＳＥＴをＨにし、シャッターラッチＳＬ＜ｎ＞と最上位シャッターラッチＳＬ＿Ｈ＜ｎ＋６＞をセットする。
【０１２４】
リードアドレス、読み出しフレームのシャッターアドレス、次フレームのシャッターアドレスをセットした後、複数行ラッチセット信号ＳＥＴＡＬＬをＨにして、最下位アドレスから最上位アドレスまでのラッチをセットする。
すなわち、リードラッチＲＬ＜ｎ＋９＞と、シャッターラッチＳＬ＜ｎ＋２＞、ＳＬ＜ｎ＋４＞、ＳＬ＜ｎ＋６＞、ＳＬ＜ｎ＋１９＞、ＳＬ＜ｎ＋２１＞、ＳＬ＜ｎ＋２３＞がセットされる。
【０１２５】
本第３の実施形態の行選択回路１３０Ｂによれば、以上のように、連続するアドレスを複数回書き込むことができる。
リードアドレスがセットされた後、選択タイミング制御信号ＲＳＥＬ、ＲＲＳＴ、ＲＴＲを適宜Ｈにすることで、読み出し動作を行うことができる。
シャッターアドレスがセットされた後、選択タイミング制御信号ＳＲＳＴ、ＳＴＲを適宜Ｈにすることで、シャッター動作を行うことができる。
【０１２６】
図１６の例では、リードアドレス、読み出しフレームのシャッターアドレス、次フレームのシャッターアドレスの準にアドレスのセットを行ったが、この順番は入れ替えても良い。
リードアドレスのセット後に読み出し動作を行い、シャッターアドレスのセット後にシャッター動作を行う必要があるが、リードアドレスのセットとシャッター動作、シャッターアドレスのセットと読み出し動作は任意のタイミングで行うことができる。
また、読み出し動作とシャッター動作も任意のタイミングで行うことができる。
【０１２７】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
すなわち、本第１〜第３の実施形態によれば、連続した複数の行を同時に選択することができる。
さらに、本第２および第３の実施形態によれば、短時間で複数のアドレスを行選択回路のラッチにセットすることができる。
そのため、複数の行に同時にアクセスする場合でも、必要な水平走査期間が短くなり、「加算」や「間引き」動作を行うことが容易にできる。
【０１２８】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【０１２９】
上述したような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１３０】
＜４．第４の実施形態＞
図１７は、本発明の第４の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１３１】
本カメラシステム２００は、図１７に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス２１０を有する。
さらに、カメラシステム２００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【０１３２】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【０１３３】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１３４】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述したＣＭＯＳイメージセンサ（固体撮像素子）１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【符号の説明】
【０１３５】
１００，１００Ａ，１００Ｂ・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１２０・・・アドレスデコーダ、１３０，１３０Ａ，１３０Ｂ・・・行選択回路、１４０・・・タイミング制御回路、１５０，１５０Ａ，１５０Ｂ・・・センサコントローラ、１６０・・・読み出し回路、ＰＤ・・・光電変換素子、ＴＲＧ−Ｔｒ・・・転送トランジスタ、ＲＳＴ−Ｔｒ・・・リセットトランジスタ、ＡＭＰ−Ｔｒ・・・増幅トランジスタ、ＳＥＬ−Ｔｒ・・・選択トランジスタ、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。
【図１】
0005446738.tif 000002
【図２】
0005446738.tif 000003
【図３】
0005446738.tif 000004
【図４】
0005446738.tif 000005
【図５】
0005446738.tif 000006
【図６】
0005446738.tif 000007
【図７】
0005446738.tif 000008
【図８】
0005446738.tif 000009
【図９】
0005446738.tif 000010
【図１０】
0005446738.tif 000011
【図１１】
0005446738.tif 000012
【図１２】
0005446738.tif 000013
【図１３】
0005446738.tif 000014
【図１４】
0005446738.tif 000015
【図１５】
0005446738.tif 000016
【図１６】
0005446738.tif 000017
【図１７】
0005446738.tif 000018