(57)【特許請求の範囲】
【請求項１】
シフトレジスタを備え、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路であって、
上記シフトレジスタの各段に、初期化用信号が入力されるセットリセット型フリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが設けられ、
上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
上記フリップフロップの出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、
上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする表示駆動回路。
【請求項２】
上記信号生成回路は、上記フリップフロップの出力に応じて第１信号または第２信号を選択的に取り込んで自段の出力信号とするゲート回路を備えることを特徴とする請求項１記載の表示駆動回路。
【請求項３】
上記信号生成回路はさらに、上記フリップフロップの出力が入力される論理回路と、該論理回路の出力に応じて第１信号または第２信号を選択的に取り込んで自段の出力信号とするゲート回路とを備え、自段の出力信号が、該論理回路と上記フリップフロップのリセット用端子とにフィードバックされていることを特徴とする請求項１記載の表示駆動回路。
【請求項４】
上記第１信号は上記同時選択信号であり、上記第２信号はクロック信号であることを特徴とする請求項２または３記載の表示駆動回路。
【請求項５】
上記論理回路にＮＡＮＤが含まれていることを特徴とする請求項３記載の表示駆動回路。
【請求項６】
上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高いことを特徴とする請求項５記載の表示駆動回路。
【請求項７】
上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、入力トランジスタと、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、上記入力トランジスタは、ゲート端子およびソース端子それぞれが別々の入力端子に接続されていることを特徴とする請求項１記載の表示駆動回路。
【請求項８】
上記入力トランジスタのドレイン端子は第１出力端子に接続されていることを特徴とする請求項７記載の表示駆動回路。
【請求項９】
上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項７記載の表示駆動回路。
【請求項１０】
上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタであることを特徴とする請求項７に記載の表示駆動回路。
【請求項１１】
上記複数の入力端子に、さらに上記初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１〜第４トランジスタのいずれか１つのソース端子に接続されていることを特徴とする請求項７記載の表示駆動回路。
【請求項１２】
ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備えることを特徴とする請求項７記載の表示駆動回路。
【請求項１３】
ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの、少なくとも一方を備えることを特徴とする請求項１２記載の表示駆動回路。
【請求項１４】
スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる請求項１〜１３のいずれか１項に記載の表示駆動回路。
【請求項１５】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給することを特徴とする請求項１４記載の表示駆動回路。
【請求項１６】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、
各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなることを特徴とする請求項１４記載の表示駆動回路。
【請求項１７】
上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させることを特徴とする請求項１４記載の表示駆動回路。
【請求項１８】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項１７記載の表示駆動回路。
【請求項１９】
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項１７記載の表示駆動回路。
【請求項２０】
上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替えることを特徴とする請求項１７記載の表示駆動回路。
【請求項２１】
請求項１〜２０のいずれか１項に記載の表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
【請求項２２】
請求項１〜２０のいずれか１項に記載の表示駆動回路を備えることを特徴とする表示装置。
【請求項２３】
請求項４記載の表示駆動回路と、上記クロック信号を生成する表示制御回路とを備え、
同時選択が行われる間は、上記クロック信号が、上記同時選択信号のアクティブのレベルに固定されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のタイミングで信号線の同時選択を行う表示駆動回路（各種表示ドライバ）に関する。
【背景技術】
【０００２】
特許文献１（図３８参照）には、液晶表示装置用ゲートドライバに含まれるシフトレジスタの各段に、イニシャル端子（ＩＮＩ）を有するセットリセット型フリップフロップと、アナログスイッチ４３およびＮチャネルのトランジスタ４４からなるゲート回路とを設け、アナログスイッチ４３にクロック信号ＣＫを入力するとともにトランジスタ４４のソースをＶＳＳに接続し、各段の出力信号Ｏｎを走査信号線に供給する構成が開示されている。この構成では、図３９に示すように、液晶表示装置の電源ＯＮ時に、クロック信号ＣＫをアクティブに固定しながらスタートパルスＳＴをアクティブにすれば、全段の出力信号（Ｏｎ−１・Ｏｎ・Ｏｎ＋１等）が順次遅延しつつアクティブとなる。これにより、全走査信号線を同時選択し、全画素にＶｃｏｍ（共通電極電位）を書き込むことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開特許公報「ＷＯ２００７／１０８１７７（公開日  ２００７年９月２７日）」
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら上記従来の構成では、図３９に示すように、クロック信号ＣＫが非アクティブ（Ｌｏｗ）になることで各段の出力信号が非アクティブになってから（すなわち、同時選択が終了して）からＩＮＩ信号（初期化用信号）がアクティブ（Ｈｉｇｈ）になるまでの間、フリップフロップの出力が不定になってシフトレジスタの動作が不安定になるという問題がある。これは、各段の出力信号が非アクティブになることで各段に入力されるＳＢ信号およびＲ信号それぞれが非アクティブに戻るものの、ＳＢ信号が非アクティブに戻るタイミングとＲ信号が非アクティブに戻るタイミングとの関係によってフリップフロップ出力が変わるからである。例えば、ＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移した場合には、フリップフロップは保持状態となってその出力ＱはＨｉｇｈとなり（図４０参照）、ＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号が非アクティブでＲ信号がアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移した場合には、フリップフロップにはリセットがかかってその出力ＱはＬｏｗとなり（図４１参照）、ＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移した場合には、フリップフロップにはセットがかかってその出力ＱはＨｉｇｈとなる（図４２参照）。【０００５】
本発明は、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路において、同時選択終了後のシフトレジスタの動作を安定化させることを目的とする。
【課題を解決するための手段】
【０００６】
本表示駆動回路は、シフトレジスタを備え、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路であって、上記シフトレジスタの各段に、初期化用信号が入力されるセットリセット型フリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが設けられ、上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップの出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする。【０００７】
上記構成によれば、同時選択が終了し、セット用信号およびリセット用信号それぞれが非アクティブになった時点でシフトレジスタの初期化（各段のフリップフロップの初期化）が完了する。したがって、同時選択終了後、ＩＮＩ信号が入力されるまでフリップフロップが不定状態となる従来のドライバ（図３８・３９参照）と比較して、同時選択終了後のシフトレジスタの動作を安定化させることができる。
【発明の効果】
【０００８】
本発明によれば、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路において、同時選択終了後のシフトレジスタの動作を安定化させることができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態１にかかる液晶表示装置の構成を示す模式図である。
【図２】図１に示す液晶表示装置のシフトレジスタの一部を示す回路図である。
【図３】図２に示すシフトレジスタのフリップフロップの回路図（ａ）、および真理値表（ｂ）である。
【図４】図１の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。
【図５】図１の液晶表示装置の駆動方法（ＳＢ信号の戻りとＲ信号の戻りが同時の場合）を示すタイミングチャートである。
【図６】図１の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも早い場合）を示すタイミングチャートである。
【図７】図１の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。
【図８】本実施の形態１にかかる液晶表示装置の他の構成を示す模式図である。
【図９】本実施の形態１にかかる液晶表示装置のさらに他の構成を示す模式図である。
【図１０】図９に示す液晶表示装置のシフトレジスタの一部を示す回路図である。
【図１１】図１０に示すシフトレジスタのフリップフロップの回路図（ａ）、動作タイミングチャート（ｂ）および真理値表（ｃ）である。
【図１２】図９の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。
【図１３】図９の液晶表示装置の駆動方法（ＳＢ信号の戻りとＲ信号の戻りが同時の場合）を示すタイミングチャートである。
【図１４】図９の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも早い場合）を示すタイミングチャートである。
【図１５】図９の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。
【図１６】イニシャル信号の生成方法（ａ）、およびそのタイミングチャート（ｂ）である。
【図１７】イニシャル信号の他の生成方法（ａ）、およびそのタイミングチャート（ｂ）である。
【図１８】本実施の形態２にかかる液晶表示装置のさらに他の構成を示す模式図である。
【図１９】図１８に示す液晶表示装置のシフトレジスタの一部を示す回路図である。
【図２０】図１８の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。
【図２１】図１８に示すシフトレジスタのフリップフロップの回路図（ａ）、動作タイミングチャート（ｂ）および真理値表（ｃ）である。
【図２２】図１８に示すシフトレジスタのフリップフロップの回路図である。
【図２３】図１８の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。
【図２４】図１８に示すシフトレジスタのフリップフロップの回路図（ａ）、動作タイミングチャート（ｂ）および真理値表（ｃ）である。
【図２５】図１９のＮＡＮＤの具体的構成を示す回路図である。
【図２６】本実施の形態３にかかる液晶表示装置の構成を示す模式図である。
【図２７】図２６に示す液晶表示装置のシフトレジスタの各段を示す回路図である。
【図２８】図２６に示す液晶表示装置のＧ−ＣＳドライバのＤラッチ回路を示す回路図である。
【図２９】図２６の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３０】図２６の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３１】本実施の形態４にかかる液晶表示装置の構成を示す模式図である。
【図３２】図３１の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３３】図３１の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３４】シフトレジスタの各段の構成例を示す回路図である。
【図３５】図２０の変形例を示すタイミングチャートである。
【図３６】図２０の他の変形例を示すタイミングチャートである。
【図３７】図２０のさらに他の変形例を示すタイミングチャートである。
【図３８】従来のシフトレジスタの構成を示す回路図である。
【図３９】従来のシフトレジスタの駆動方法を示すタイミングチャートである。
【図４０】従来のシフトレジスタの駆動方法（ＳＢ信号の戻りとＲ信号の戻りが同時の場合）を示すタイミングチャートである。
【図４１】従来のシフトレジスタの駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも早い場合）を示すタイミングチャートである。
【図４２】従来のシフトレジスタの駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。
【図４３】従来のゲートドライバの構成を示す回路図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態を図１〜図３７に基づいて説明すれば以下のとおりである。なお、以下では、セットリセット型フリップフロップ（以下、適宜ＦＦと略記）のセット用端子（Ｓ端子またはＳＢ端子）にはセット用信号（Ｓ信号またはＳＢ信号）が入力され、リセット用端子（Ｒ端子またはＲＢ端子）にはリセット用信号（Ｒ信号またはＲＢ信号）が入力され、初期化用端子（ＩＮＩ端子またはＩＮＩＴＢ端子）には初期化用信号（ＩＮＩＴ信号またはＩＮＩＴＢ信号）が入力されるものとし、出力端子（Ｑ端子）からはＱ信号が出力され、反転出力端子（ＱＢ端子）からはＱＢ信号が出力されるものとする。なお、高電位側電源（ＶＤＤ）の電位をＶｄｄ（以下、適宜Ｈｉｇｈと記載）とし、低電位側電源（ＶＳＳ）の電位をＶｓｓ（以下、適宜Ｌｏｗと記載）とする。Ｓ信号（セット信号）、Ｒ信号（リセット信号）、およびＱ信号（出力信号）はアクティブ時にＨｉｇｈとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、およびＱＢ信号（反転出力信号）はアクティブ時にＬｏｗとなる信号である。
【００１１】
〔実施の形態１〕
図１は本発明にかかる液晶表示装置３ａの構成を示す回路図である。液晶表示装置３ａは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＩＮＩＴＢ信号（初期化信号）、ＡＯＮＢ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫＢ１・ＧＣＫＢ２を供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
【００１２】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００１３】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００１４】
図２は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、Ｒ端子およびＩＮＩＴＢ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ９・ＡＳＷ１０と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子と、ＯＵＴ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ９のＰチャネル側ゲートとアナログスイッチＡＳＷ１０のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ９のＮチャネル側ゲートとアナログスイッチＡＳＷ１０のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ９の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ１０の一方の導通電極がＣＫ端子に接続され、アナログスイッチＡＳＷ９の他方の導通電極と、アナログスイッチＡＳＷ１０の他方の導通電極とこの段の出力端子であるＯＵＴＢ端子とが接続され、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。
【００１５】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴ端子が自段のＲ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎのＲ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
【００１６】
図２のフリップフロップＦＦには、図３に示すＦＦ１を用いている。同図に示すように、フリップフロップＦＦ１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８２・ｐ８３・ｐ８６と、Ｎチャネルトランジスタｎ８１・ｎ８２・ｎ８３と、ＳＢ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとｐ８６のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８２のドレインとｎ８１のドレインとｐ８５のゲートとｎ８５のゲートとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｎ８１のソースとｎ８２のドレインとが接続され、ＩＮＩＴＢ端子がｐ８２のソースとｐ８６のゲートとに接続され、ＳＢ端子がｐ８２のゲートとｎ８１のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８３のゲートとに接続され、ｎ８５のソースがＶＳＳに接続され、ｐ８２、ｐ８３、ｐ８５およびｐ８６のソースがＶＤＤに接続され、ｎ８２、ｎ８３およびｎ８５のソースがＶＳＳに接続されている構成である。
【００１７】
図３（ｂ）はＦＦ１の真理値表である。図３（ｂ）に示されるように、ＦＦ１のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
【００１８】
また、フリップフロップＦＦ１では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号およびＲ信号がともに非アクティブになった場合、ｐ８２・ｎ８６がＯＦＦでｐ８５・ｐ８６・ｎ８３・ｎ８４がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号およびＲ信号がともにアクティブになった場合、ｐ８２・ｐ８６・ｐ８５がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、フリップフロップＦＦ１では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲ信号が非アクティブ（Ｈｉｇｈ）になった場合も、ｐ８２・ｐ８５がＯＮ、ｐ８４がＯＦＦしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、フリップフロップＦＦ１では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号が非アクティブ（Ｈｉｇｈ）でＲ信号がアクティブ（Ｈｉｇｈ）になった場合も、ｎ８１・ｎ８２・ｐ８５がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。
【００１９】
図４は、液晶表示装置３ａの電源ＯＮ時の駆動方法を示すタイミングチャートである。なお、各図中、ＡＯＮＢはＡＯＮＢ信号（同時選択信号）、ＩＮＩＴＢはＩＮＩＴＢ信号（初期化用信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、Ｒｉ、Ｑｉ、およびＯＵＴｉ（ｉ＝ｎ−１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、Ｒ信号（Ｒ端子の電位）、Ｑ信号（Ｑ端子の電位）およびＯＵＴ信号（ＯＵＴ端子の電位）を意味する。
【００２０】
液晶表示装置３ａでは、例えば電源ＯＮ時に以下の準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後にＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻る。シフトレジスタＳＲの各段ではＡＳＷ９がＯＮしているため、これにより全段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）となって、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。
【００２１】
また、液晶表示装置３ａのシフトレジスタＳＲでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、自段に入力されるＳＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦがセットされてＱ信号がＨｉｇｈ（アクティブ）になり、アナログスイッチＡＳＷ１０を介して自段にＧＣＫＢ信号が取り込まれる。自段のＧＣＫＢ信号がアクティブ（Ｈｉｇｈ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦのＯＵＴＢ信号がアクティブになって次段にＧＣＫＢ信号が取り込まれる。次段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、アナログスイッチＡＳＷ９がＯＮする。このときＡＯＮＢ信号はＨｉｇｈであるため、自段のＯＵＴＢ信号もＨｉｇｈ（非アクティブ）となる。
【００２２】
液晶表示装置３ａでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、本シフトレジスタでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）の期間は、図５のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図６のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号が非アクティブでＲ信号がアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図７のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）となる。したがって、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
【００２３】
また、ＡＯＮＢ信号をＡＳＷ９に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。
【００２４】
図８は、図１のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３ｂの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫＢ端子には、ソースクロックバー信号ＳＣＫ１ＢまたはＳＣＫ２Ｂが入力される。また、ｉ段ＳＲｉから出力されるＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。
【００２５】
図９は、液晶表示装置３ａを変形した液晶表示装置３ｃの構成を示す回路図である。図１０は、液晶表示装置３ｃのシフトレジスタＳＲの一部を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ３・ＡＳＷ４と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴ端子と、ＯＵＴＢ端子とが含まれ、ＦＦのＱ端子が、アナログスイッチＡＳＷ３のＰチャネル側ゲートとアナログスイッチＡＳＷ４のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ３のＮチャネル側ゲートとアナログスイッチＡＳＷ４のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ３の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ４の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ３の他方の導通電極と、アナログスイッチＡＳＷ４の他方の導通電極とこの段の出力端子であるＯＵＴＢ端子とが接続され、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。
【００２６】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がｎ段ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
【００２７】
図１０のフリップフロップＦＦには、図１１に示すＦＦ２を用いている。同図に示すように、ＦＦ２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＩＮＩＴＢ端子と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｐ５のソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【００２８】
図１１（ｂ）はＦＦ２の動作を示すタイミングチャートであり、図１１（ｃ）はＦＦ２の真理値表である。図１１（ｂ）（ｃ）に示されるように、ＦＦ２のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００２９】
液晶表示装置３ｃの電源ＯＮ時の駆動方法は図１２に示すとおりである。この構成では、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）の期間は、図１３のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１４のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号が非アクティブでＲＢ信号がアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１５のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号がアクティブでＲＢ信号が非アクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは一瞬（ＳＢ信号がアクティブでＲＢ信号が非アクティブの期間）不定になるもののそれ以外は非アクティブ（Ｌｏｗ）となる。したがって、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
【００３０】
なお、液晶表示装置３ａ〜３ｃで用いられるＩＮＩＴＢ信号は、例えば、図１６（ａ）（ｂ）のように生成することができる。すなわち、インバータ回路が複数縦続接続された遅延回路にＡＯＮＢ信号を入力するとともに、遅延回路の出力とＡＯＮＢ信号とをＡＮＤ回路に入力し、該ＡＮＤ回路の出力をＩＮＴＢ信号とする。また、図１７（ａ）（ｂ）のようにして生成することもできる。すなわち、セットリセット型のフリップフロップのＳＢ端子（セット用端子）にＡＯＮＢ信号を入力するとともに、ＲＢ端子（リセット用端子）にＧＳＰＢ（ゲートスタートパルス）を入力し、このフリップフロップの出力（ＱＢ信号）をＩＮＩＴＢ信号とする。
【００３１】
〔実施の形態２〕
図１８は本発明にかかる液晶表示装置３ｄの構成を示す回路図である。液晶表示装置３ｄは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＩＮＩＴＢ信号（初期化用信号）、ＡＯＮＢ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
【００３２】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００３３】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００３４】
図１９は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＩＮＩＴＢ端子、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦ（図１１のＦＦ２）と、２つのアナログスイッチＡＳＷ５・ＡＳＷ６（ゲート回路）と、ＮＡＮＤ（論理回路）と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ５の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ６の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ５の他方の導通電極と、アナログスイッチＡＳＷ６の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。ここでは、アナログスイッチＡＳＷ５・ＡＳＷ６（ゲート回路）と、ＮＡＮＤ（論理回路）とでＯＵＴＢ信号を生成する信号生成回路が構成されている。
【００３５】
シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
【００３６】
図２０は、液晶表示装置３ｄの電源ＯＮ時の駆動方法を示すタイミングチャートである。液晶表示装置３ｄでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後にＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻り、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。ＡＯＮＢ信号がアクティブ（Ｌｏｗ）になると、ＡＳＷ５がＯＮであるためＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。さらに、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ５がＯＦＦしてＡＳＷ６がＯＮする（各段ではＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。
【００３７】
また、液晶表示装置３ｄでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＱＢ信号がＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００３８】
液晶表示装置３ｄでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）の期間は、図１３のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１４のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号が非アクティブでＲＢ信号がアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１５のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号がアクティブでＲＢ信号が非アクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは一瞬（ＳＢ信号がアクティブでＲＢ信号が非アクティブの期間）不定になるもののそれ以外は非アクティブ（Ｌｏｗ）となる。したがって、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
【００３９】
また、ＡＯＮＢ信号をＡＳＷ５に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。
【００４０】
なお、液晶表示装置３ｄでは、ＳＢ信号・ＲＢ信号が図１５のように遷移すると一瞬不定になる期間がある。そこで、図１９の各段のフリップフロップＦＦに、図２１に示すフリップフロップＦＦ２ｘを用いることで、ＳＢ信号・ＲＢ信号が図１５のように遷移し難くすることができる。フリップフロップＦＦ２ｘでは、図１１のフリップフロップＦＦ２において、ｐ７（リセットトランジスタＲＴ）の駆動能力を、ｐ５（セットトランジスタＳＴ）よりも高める。このようにすれば、ＱＢ端子の電位が下がり難く、Ｑ端子の電位が上がり難くなり、リセットがかかった状態になり易くなる。これにより、ＳＢ信号・ＲＢ信号が図１５のように遷移し難くすることができる。
【００４１】
また、図１９の各段のフリップフロップＦＦに、図２２に示すフリップフロップＦＦ２ｙを用いることで、ＳＢ信号・ＲＢ信号がどのように遷移しても（図１５のように遷移しても）不定となる瞬間をなくすことができる。図２２に示すように、ＦＦ２ｙは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、ＮチャネルトランジスタｎＴ・ｎ６・ｎ８と、ＩＮＩＴＢ端子と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｐ５のソースとｎＴのドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｎＴのソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースとｎＴのゲートとに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【００４２】
図２２（ｂ）はＦＦ２ｙの動作を示すタイミングチャートであり、図２２（ｃ）はＦＦ２ｙの真理値表である。図２２（ｂ）（ｃ）に示されるように、ＦＦ２ｙのＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００４３】
ここで、フリップフロップＦＦ２ｙでは、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号が非アクティブ（Ｈｉｇｈ）になった場合、ｎＴがＯＦＦするため、前状態を維持する。したがって、図２３のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）となる。
【００４４】
さらに、図１９の各段のフリップフロップＦＦに、図２４に示すフリップフロップＦＦ２ｚを用いることで、ＳＢ信号・ＲＢ信号がどのように遷移しても（図１５のように遷移しても）不定となる瞬間をなくすことができる。図２４に示すように、ＦＦ２ｚは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＩＮＩＴＢ端子と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＩＮＩＴＢ端子がｐ５のソースに接続され、ＲＢ端子がｐ７のゲートとｎ８のゲートとに接続され、ｐ６、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【００４５】
図２４（ｂ）はＦＦ２ｚの動作を示すタイミングチャートであり、図２４（ｃ）はＦＦ２ｚの真理値表である。図２４（ｂ）（ｃ）に示されるように、ＦＦ２ｚのＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
【００４６】
ここで、フリップフロップＦＦ２ｚでは、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号が非アクティブ（Ｈｉｇｈ）になった場合、ｐ５・ｐ８がＯＮして、Ｑ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号がアクティブ（Ｌｏｗ）になった場合も、Ｑ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号が非アクティブ（Ｈｉｇｈ）でＲＢ信号が非アクティブ（Ｈｉｇｈ）になった場合は、Ｑ信号・ＱＢ信号とも保持状態となる。したがって、図２３のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）となる。
【００４７】
なお、図１９の構成（ＦＦをリセット優先とし、シフトレジスタの各段を自己リセット型とする構成）では、ＯＵＴＢ信号のフリップフロップのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうおそれがある。そこで、図１９のＮＡＮＤを、図２５のように構成することが好ましい。すなわち、Ｐチャネルトランジスタｐ４０のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｘとし、ドレインをＮＡＮＤの出力Ｍとし、Ｐチャネルトランジスタｐ４１のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｙとし、ドレインをＮチャネルトランジスタｎ４０のソースに接続し、Ｎチャネルトランジスタｎ４０のゲートを入力Ｙに接続し、ドレインをＮチャネルトランジスタｎ４１のソースに接続し、Ｎチャネルトランジスタｎ４１のゲートを入力Ｘに接続し、ドレインをＶＳＳに接続しておき、Ｐチャネルトランジスタｐ４０・４１の駆動能力を、Ｎチャネルトランジスタｎ４０・４１のそれよりも大きくしておく。こうすれば、ＱＢ信号が十分に非アクティブ（Ｈｉｇｈ）になるまで、ＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）を保つようになり、ＦＦのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうことを防止することができる。
【００４８】
〔実施の形態３〕
図２６は本発明にかかる液晶表示装置３ｅの構成を示す回路図である。液晶表示装置３ｅはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（同時選択信号）、ＩＮＩＴＢ信号、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのＯＲ回路と、１つのＤラッチ回路ＣＳＬとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
【００４９】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
【００５０】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００５１】
図２７は、図２６に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＩＮＩＴＢ端子、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦ（上記フリップフロップＦＦ２・２ｘ・２ｙ・２ｚ）と、２つのアナログスイッチＡＳＷ７・ＡＳＷ８と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力（Ｍ）が、インバータの入力とアナログスイッチＡＳＷ７のＰチャネル側ゲートと、アナログスイッチＡＳＷ８のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ７のＮチャネル側ゲートと、アナログスイッチＡＳＷ８のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ７の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ８の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ７の他方の導通電極と、アナログスイッチＡＳＷ８の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。また、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。
【００５２】
ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ７がＯＮでＡＳＷ８がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ７がＯＦＦでＡＳＷ８がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ７がＯＦＦでＡＳＷ８がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２（ゲート回路）はＯＵＴＢ信号を生成する信号生成回路を構成し、特に、アナログスイッチＡＳＷ７・ＡＳＷ８は、ＮＡＮＤの出力Ｍに応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。
【００５３】
図２８は、図２６に示すシフトレジスタＳＲのｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉの構成を示す回路図である。同図に示すように、Ｄラッチ回路ＣＳＬｉは、３つのＣＭＯＳ回路５〜７と、アナログスイッチＡＳＷ１５・ＡＳＷ１６と、インバータと、ＣＫ端子と、Ｄ端子と、ｏｕｔ端子とを備える。ＣＭＯＳ回路５・６はそれぞれ、１つのＰチャネルトランジスタおよび１つのNチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースがＶＤＤに接続され、ＮチャネルトランジスタのソースがＶＳＳに接続された構成である。ＣＭＯＳ回路７は、１つのＰチャネルトランジスタおよび１つのNチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースが電源ＶＣＳＨに接続され、Ｎチャネルトランジスタのソースが電源ＶＣＳＬに接続された構成である。そして、ｃｋ端子とインバータの入力とアナログスイッチＡＳＷ１６のＮチャネル側ゲートとアナログスイッチＡＳＷ１５のＰチャネル側ゲートとが接続され、インバータの出力とアナログスイッチＡＳＷ１６のＰチャネル側ゲートとアナログスイッチＡＳＷ１５のＮチャネル側ゲートとが接続され、ＣＭＯＳ回路５のドレイン側とアナログスイッチＡＳＷ１５の一方の導通端子とが接続され、アナログスイッチＡＳＷ１６の一方の導通端子とＤ端子とが接続され、アナログスイッチＡＳＷ１５の他方の導通端子とアナログスイッチＡＳＷ１６の他方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、ＣＭＯＳ回路５のゲート側とＣＭＯＳ回路６のドレイン側とが接続され、ＣＭＯＳ回路６のドレイン側とＣＭＯＳ回路７のゲート側とが接続され、ＣＭＯＳ回路７のドレイン側とｏｕｔ端子とが接続されている。
【００５４】
Ｄラッチ回路ＣＳＬｉは、ｃｋ信号（ｃｋ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ｃｋ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ｃｋ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。
【００５５】
液晶表示装置３ｅのＧ−ＣｓＤでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＯＵＴ端子が自段に対応するＯＲ回路の一方の入力端子に接続されるとともに、次段のＯＵＴ端子が上記自段に対応するＯＲ回路の他方の入力端子に接続され、該自段に対応するＯＲ回路の出力が自段に対応するＤラッチ回路のｃｋ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＯＵＴ端子がｎ段ＳＲｎに対応するＯＲ回路の一方の入力端子に接続されるとともに、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎ段に対応するＯＲ回路の他方の入力端子に接続され、ｎ段ＳＲｎに対応するＯＲ回路の出力がｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｃｋ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
【００５６】
また、液晶表示装置３ｅのＧ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋３）段ＳＲｎ＋３に対応するＤラッチ回路ＣＳＬｎ＋３のＤ端子はＣＭＩ１信号ラインに接続されている。
【００５７】
図２９は、液晶表示装置３ｅの駆動方法を示すタイミングチャートである。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
【００５８】
液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後、ＧＳＰＢのアクティブ化に同期してＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻り、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。また、各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ７を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ７がＯＦＦしてＡＳＷ８がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段に対応するＯＲ回路の出力もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
【００５９】
液晶表示装置３ｅでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００６０】
また、自段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、自段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチし、さらに次段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、上記自段に対応するＤラッチ回路が再びＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
【００６１】
例えば、ｎ段ＳＲｎのＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、Ｄラッチ回路ＣＳＬｎが再びＣＭＩ２信号をラッチする。これにより、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｏｕｔ信号（ｎ段ＳＲｎに対応する保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
【００６２】
また、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋１が再びＣＭＩ２信号をラッチする。これにより、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
【００６３】
また、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ１信号をラッチし、さらに（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋２が再びＣＭＩ１信号をラッチする。これにより、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋２の電位）は、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋２がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、（ｎ＋２）段ＳＲｎ＋２に対応する画素ＰＩＸｎ＋２には、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋２の突き下げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋２の輝度を高める）ことができる。
【００６４】
なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素に供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
【００６５】
液晶表示装置３ｅでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、同時選択からの復帰時には、シフトレジスタＳＲの各段のフリップフロップが図１３〜図１５あるいは図２３のように動作するため、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
【００６６】
また、ＡＯＮＢ信号をＡＳＷ７に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
【００６７】
さらに注目すべきは、液晶表示装置３ｅでは、図３０に示すように、ＣＭＩ２信号の位相を（図２９から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｅでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
【００６８】
〔実施の形態４〕
図３１は本発明にかかる液晶表示装置３ｆの構成を示す回路図である。液晶表示装置３ｆはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ−ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号、ＡＯＮＢ信号（同時選択信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ−ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＤラッチ回路ＣＳＬと、１つのバッファとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ−１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
【００６９】
シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉ−１に供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎ−１に供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成され、また、走査信号線Ｇｎ−１が、ＰＩＸｎ−１内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ−１内の画素電極と保持容量配線ＣＳｎ−１との間に保持容量（補助容量）が形成されている。
【００７０】
また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
【００７１】
なお、図３１に示すシフトレジスタＳＲのｉ段ＳＲｉの構成は図２７のとおりであり、Ｄラッチ回路ＣＳＬｉの構成は図２８のとおりである。
【００７２】
液晶表示装置３ｆのＧ−ＣｓＤのシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＭ端子が、自段に対応するＤラッチ回路のｃｋ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＭ端子が、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｃｋ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
【００７３】
また、Ｇ−ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。
【００７４】
例えば、（ｎ−１）段ＳＲｎ−１に対応するＤラッチ回路ＣＳＬｎ−１のＤ端子はＣＭＩ１信号ラインに接続され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ２信号ラインに接続されている。
【００７５】
図３２は、液晶表示装置３ｆの駆動方法を示すタイミングチャートである。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
【００７６】
液晶表示装置３ｆでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後、ＧＳＰＢのアクティブ化に同期してＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻り、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。また、各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ７（図２７参照）を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ７がＯＦＦしてＡＳＷ８がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段のＭ信号（Ｍ端子から出力される信号）もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたフリップフロップのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
【００７７】
液晶表示装置３ｆでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
【００７８】
また、次段のＭ信号がアクティブになると、次段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
【００７９】
例えば、ｎ段ＳＲｎのＭ信号がアクティブになると、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ１信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎのｏｕｔ信号（保持容量配線ＣＳｎ−１の電位）は、（ｎ−１）段ＳＲｎ−１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ−１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ−１）段ＳＲｎ−１に対応する画素ＰＩＸｎ−１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ−１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ−１の輝度を高める）ことができる。
【００８０】
また、（ｎ＋１）段ＳＲｎ＋１のＭ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
【００８１】
また、（ｎ＋２）段ＳＲｎ＋２のＭ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
【００８２】
なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素電極ＰＩＸｉに供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
【００８３】
液晶表示装置３ｆでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、同時選択からの復帰時には、シフトレジスタＳＲの各段のフリップフロップが図１３〜図１５あるいは図２３のように動作するため、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
【００８４】
また、ＡＯＮＢ信号をＡＳＷ７（図２７参照）に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。
【００８５】
また、シフトレジスタの内部信号（Ｍ信号）をＤラッチ回路のｃｋ端子に入力することでＧ−Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となり、さらなる小型化が可能となる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
【００８６】
さらに注目すべきは、液晶表示装置３ｆでは、図３３に示すように、ＣＭＩ２信号の位相を（図３２から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｆでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
【００８７】
なお、液晶表示装置３ｅ・３ｆにおけるシフトレジスタの各段の構成（図２７参照）を、図３４のように変更することもできる。すなわち、図２７のＡＳＷ７を単チャネル（Ｐチャネル）トランジスタＴＲとする。こうすれば、シフトレジスタのさらなる小型化が可能となる。
【００８８】
また、液晶表示装置３ｄの駆動では、図３５のように、ＡＯＮＢ信号を同時選択期間の途中で非アクティブ（Ｈｉｇｈ）としてもよいし、また、図３６のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）になった後で非アクティブ（Ｈｉｇｈ）になる前にアクティブ（Ｌｏｗ）としてもよいし、また、図３７のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）から非アクティブ（Ｈｉｇｈ）になった後にアクティブ（Ｌｏｗ）としてもよい。
【００８９】
なお、上記ゲートドライバ、ソースドライバあるいはゲート−ＣＳドライバと、表示部の画素回路とがモノリシック（同一基板上）に形成されていてもよい。
【００９０】
また、本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼んでいる。
【００９１】
本表示駆動回路は、所定のタイミングで複数の信号線の同時選択を行う、シフトレジスタを備えた表示駆動回路であって、上記シフトレジスタの各段に、初期化用信号が入力されるセットリセット型フリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが設けられ、上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップの出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする。
【００９２】
上記構成によれば、同時選択が終了し、セット用信号およびリセット用信号それぞれが非アクティブになった時点でシフトレジスタの初期化（各段のフリップフロップの初期化）が完了する。したがって、同時選択終了後、ＩＮＩ信号が入力されるまでフリップフロップが不定状態となる従来のドライバ（図３８・３９参照）と比較して、同時選択終了後のシフトレジスタの動作を安定化させることができる。
【００９３】
本表示駆動回路では、上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで自段の出力信号とするゲート回路を備える構成とすることもできる。
【００９４】
本表示駆動回路では、上記フリップフロップの出力が切り替え信号としてゲート回路に入力されている構成とすることもできる。
【００９５】
本表示駆動回路では、上記信号生成回路はさらに論理回路を備え、上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされている構成とすることもできる。
【００９６】
本表示駆動回路では、上記ゲート回路は、上記同時選択信号またはクロック信号を選択的に取り込む構成とすることもできる。
【００９７】
本表示駆動回路では、同時選択が行われる間は上記クロック信号をアクティブに固定する構成とすることもできる。
【００９８】
本表示駆動回路では、上記論理回路にＮＡＮＤが含まれている構成とすることもできる。
【００９９】
本表示駆動回路では、上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高い構成とすることもできる。
【０１００】
本表示駆動回路では、上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、入力トランジスタと、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、上記入力トランジスタは、ゲート端子およびソース端子それぞれが別々の入力端子に接続されている構成とすることもできる。
【０１０１】
本表示駆動回路では、上記入力トランジスタのドレイン端子は第１出力端子に接続されている構成とすることもできる。
【０１０２】
本表示駆動回路では、上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
【０１０３】
本表示駆動回路では、上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタである構成とすることもできる。
【０１０４】
本表示駆動回路では、上記複数の入力端子に、さらに上記初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１〜第４トランジスタのいずれか１つのソース端子に接続されている構成とすることもできる。
【０１０５】
本表示駆動回路では、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備える構成とすることもできる。
【０１０６】
本表示駆動回路では、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの、少なくとも一方を備える構成とすることもできる。
【０１０７】
本表示駆動回路では、スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる構成とすることもできる。
【０１０８】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給する構成とすることもできる。
【０１０９】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなる構成とすることもできる。
【０１１０】
本表示駆動回路では、上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させる構成とすることもできる。
【０１１１】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０１１２】
本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０１１３】
本表示駆動回路では、上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替える構成とすることもできる。
【０１１４】
本表示パネルは、上記表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする。
【０１１５】
本表示装置は、上記表示駆動回路を備えることを特徴とする。
【０１１６】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
【産業上の利用可能性】
【０１１７】
本発明のシフトレジスタは各種ドライバ、特に液晶表示装置のドライバに好適である。
【符号の説明】
【０１１８】
３ａ〜３ｆ  液晶表示装置
ＡＳＷ９・ＡＳＷ１０  ａｓｗ  アナログスイッチ
ＳＲ  シフトレジスタ
ＳＲｉ  シフトレジスタのｉ段
ＤＣＣ  表示制御回路
ＧＤ  ゲートドライバ
ＳＤ  ソースドライバ
Ｇ−ＣｓＤ  ゲート−Ｃｓドライバ
ＤＡＲ  表示部
Ｇｎ  走査信号線
ＣＳｎ  保持容量配線
ＰＩＸｎ  画素
ＣＳＬｉ  ＳＲのｉ段に対応するＤラッチ回路
ＦＦ  フリップフロップ
ＳＴ  セットトランジスタ（入力トランジスタ）
ＲＴ  リセットトランジスタ（入力トランジスタ）
ＬＲＴ  ラッチ解除トランジスタ
ＬＣ  ラッチ回路
ＰＯＬ  （データ）極性信号
ＣＭＩ１  ＣＭＩ２  ＣＳ反転信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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