(57)【特許請求の範囲】
【請求項１】
半導体基板の活性領域上に、ゲート絶縁膜とシリコン膜とを形成する工程と、
前記シリコン膜上方にゲート電極用レジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記シリコン膜を厚さの途中までエッチングし、前記レジストパターン下方に凸部を残す工程と、
前記レジストパターンを除去した後、前記シリコン膜を覆うダミー膜を形成する工程と、
前記ダミー膜を異方性エッチングして、前記凸部の側壁上に前記ダミー膜を残存させ、平坦面上の前記ダミー膜を除去する工程と、
前記ダミー膜をマスクとして、前記シリコン膜の残りの厚さをエッチングしてゲート電極を形成する工程と、
前記ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域と前記ゲート電極にシリサイド領域を形成する工程と
を有し、
前記ゲート絶縁膜と前記シリコン膜とを形成する工程の後であって、前記ゲート電極用レジストパターンを形成する工程の前に、前記シリコン膜上にマスク膜を堆積する工程をさらに有し、
前記凸部を残す工程が、前記マスク膜と前記シリコン膜の積層の凸部を形成する工程であり、
前記ダミー膜は、前記シリコン膜と前記マスク膜の形成する凸部を覆うものであり、
前記シリコン膜の残りの厚さをエッチングしてゲート電極を形成する工程が、前記マスク膜と前記ダミー膜をマスクとして前記シリコン膜の残りの厚さをエッチングする工程であり、
前記シリコン膜の残りの厚さをエッチングする工程の後、前記ソース／ドレイン領域を形成する工程の前に、前記マスク膜を除去する工程
をさらに有する半導体装置の製造方法。
【請求項２】
半導体基板の活性領域上に、ゲート絶縁膜とシリコン膜とを形成する工程と、
前記シリコン膜上方にゲート電極用レジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記シリコン膜を厚さの途中までエッチングし、前記レジストパターン下方に凸部を残す工程と、
前記レジストパターンを除去した後、前記シリコン膜を覆うダミー膜を形成する工程と、
前記ダミー膜を異方性エッチングして、前記凸部の側壁上に前記ダミー膜を残存させ、平坦面上の前記ダミー膜を除去する工程と、
前記ダミー膜をマスクとして、前記シリコン膜の残りの厚さをエッチングしてゲート電極を形成する工程と、
前記ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域と前記ゲート電極にシリサイド領域を形成する工程と
を有し、
前記ダミー膜が、ＣＨ２Ｆ２，ＣＦ４，ＣＨ４のいずれかを用いた気相反応で堆積したポリマ膜であり、シリコンのエッチングでエッチされ、アッシングで除去されるものである、
半導体装置の製造方法。
【請求項３】
前記マスク膜、前記ダミー膜が無機絶縁膜であり、前記マスク膜を除去する工程で同時に除去される請求項１記載の半導体装置の製造方法。
【請求項４】
前記ソース／ドレイン領域を形成する工程の後、前記ゲート電極を覆って前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して、前記ソース／ドレイン領域に達するコンタクト孔を形成する工程と、
前記コンタクト孔内に導電性プラグを埋め込む工程と、
を有する請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ソース／ドレイン領域を形成する工程が、
前記ゲート電極をマスクとして前記半導体基板にエクステンション領域をイオン注入し、
前記ゲート電極側壁上に絶縁物のサイドウォールスペーサを形成し、
前記ゲート電極、前記サイドウォールスペーサをマスクとして前記半導体基板に低抵抗ソース／ドレイン領域を形成する
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ソース／ドレイン領域がｐ型であり、
前記ｐ型ソース／ドレイン領域内のシリコンをエッチングして凹部を形成し、
前記凹部にＳｉ−Ｇｅをエピタキシャル成長させ、前記半導体基板表面より隆起するＳｉ−Ｇｅ領域を形成する、
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ｐ型ソース／ドレイン領域内のシリコンを前記エッチングする際、前記ゲート電極も同時にエッチングされ、
前記凹部に前記Ｓｉ−Ｇｅを前記エピタキシャル成長させる際、前記エッチングされたゲート電極上に多結晶のＳｉ−Ｇｅが成長する、
請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に微細化されたＭＯＳトランジスタを有する半導体装置の製造方法に関する。  
【背景技術】
【０００２】
通常のＭＯＳトランジスタは、ポリＳｉのゲート電極をパターニングした後、ゲート電極の両側にエクステンション領域をイオン注入し、ゲート電極側壁上にサイドウォールスペーサを形成した後、より深い低抵抗ソース／ドレイン領域をイオン注入し、低抵抗ソース／ドレイン領域とゲート電極にシリサイドを形成し、その上に下部層間絶縁膜を堆積し、下部層間絶縁膜を貫通して低抵抗ソース／ドレイン領域に達するコンタクト孔を形成し、コンタクト孔内に導電性プラグを埋め込む。
【０００３】
半導体集積回路装置の集積度の向上と共に、単位面積あたりのＭＯＳトランジスタの集積度は向上を続け、より微細な加工が要求されている。配線間隔がより狭くなり、露光時の位置合わせマージンも厳しくなる傾向にある。ゲート・ゲート間ピッチも狭く（例えば、２００ｎｍ前後と）なり、ちょっとした位置合わせずれも問題となる。
【０００４】
低抵抗ソース／ドレイン領域に接続する導電性プラグとゲート電極との間の距離が短くなると、導電性プラグの位置合わせずれがゲート・ソース／ドレイン領域間のリーク／ショートを起こす原因となり得る。
【０００５】
低抵抗ソース／ドレイン領域とゲート電極のシリサイド反応は、ほぼ必須のプロセスになりつつある。シリサイド反応によりゲート電極頂部は横方向にも膨らむ。低抵抗ソース／ドレイン領域に接続する導電性プラグとゲート電極との間の距離が減少することになり、リーク／ショートの可能性が増大する。
【０００６】
微細化したＭＯＳトランジスタを信頼性高く製造するため、種々の研究、開発がされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２３８８７９号公報、
【特許文献２】特開２００８−７８４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制することが望まれる。
【課題を解決するための手段】
【０００９】
実施例の１観点によれば、
半導体基板の活性領域上に、ゲート絶縁膜とシリコン膜とを形成する工程と、
前記シリコン膜上方にゲート電極用レジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記シリコン膜を厚さの途中までエッチングし、前記レジストパターン下方に凸部を残す工程と、
前記レジストパターンを除去した後、前記シリコン膜を覆うダミー膜を形成する工程と、
前記ダミー膜を異方性エッチングして、前記凸部の側壁上に前記ダミー膜を残存させ、平坦面上の前記ダミー膜を除去する工程と、
前記ダミー膜をマスクとして、前記シリコン膜の残りの厚さをエッチングしてゲート電極を形成する工程と、
前記ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域と前記ゲート電極にシリサイド領域を形成する工程と
を有し、
前記ゲート絶縁膜と前記シリコン膜とを形成する工程の後であって、前記ゲート電極用レジストパターンを形成する工程の前に、前記シリコン膜上にマスク膜を堆積する工程をさらに有し、
前記凸部を残す工程が、前記マスク膜と前記シリコン膜の積層の凸部を形成する工程であり、
前記ダミー膜は、前記シリコン膜と前記マスク膜の形成する凸部を覆うものであり、
前記シリコン膜の残りの厚さをエッチングしてゲート電極を形成する工程が、前記マスク膜と前記ダミー膜をマスクとして前記シリコン膜の残りの厚さをエッチングする工程であり、
前記シリコン膜の残りの厚さをエッチングする工程の後、前記ソース／ドレイン領域を形成する工程の前に、前記マスク膜を除去する工程
をさらに有する半導体装置の製造方法
が提供される。
【発明の効果】
【００１０】
リーク／ショートの可能性を抑制した半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１１】
【図１−１】と、
【図１−２】と、
【図１−３】と、
【図１−４】図１Ａ〜図１Ｎは、本発明の実施例１による半導体装置の製造方法の主要工程を示す断面図である。
【図２】図２Ａは実施例１の特徴を示すグラフ、図２ＢはサンプルのＳＥＭ像のスケッチ、図２Ｃはサンプルの平面形状の設計地を示す平面図、図２Ｄはサンプルにおけるリーク電流の測定値を示すグラフである。
【図３−１】と、
【図３−２】図３Ａ〜図３Ｅは、実施例２による半導体装置の製造方法の主要工程を示す断面図である。
【図４】図４Ａ〜図４Ｃは、予備実験によるＭＯＳトランジスタの製造工程を概略的に示す断面図である。
【図５】図５は、予備実験において作成したサンプルのＳＥＭ像のスケッチである。
【発明を実施するための形態】
【００１２】
本発明者は、まず微細化したＭＯＳトランジスタのシリサイド工程を検討した。
【００１３】
図４Ａに示すように、シリコン基板ｓｕｂにシャロートレンチアイソレーションによる素子分離領域ＳＴＩを形成する。ＳＴＩで囲まれた活性領域にイオン注入によってｐ型ウェルＰＷを形成する。ゲート絶縁膜ＧＩ、ポリシリコンゲート電極ＰＧを積層し、ゲート電極をパターニングする。ゲート電極両側の活性領域にｎ型不純物をイオン注入し、エクステンション領域Ｅｘｔを形成する。ゲート電極側壁上にサイドウォールスペーサＳＷを形成する。サイドウォールスペーサ外側の活性領域に高濃度のｎ型不純物を深くイオン注入し、低抵抗ソースドレイン領域Ｓ／Ｄを形成する。シリサイド反応のため、ゲート電極を覆って、シリコン基板上にメタル（Ｎｉ）膜Ｍを堆積する。
【００１４】
図４Ｂに示すように、アニール処理により、メタル膜Ｍと下地のＳｉとの間でシリサイド反応を生じさせ、未反応部分はウォッシュアウトする。低抵抗シリサイドを形成した状態で、シリサイドはシリコンより体積を増加する。低抵抗ソース／ドレイン領域Ｓ／Ｄのシリサイド領域Ｓ／Ｄ・Ｓは主に上方に隆起する。ゲート電極のシリサイド領域ＧＳは上方に隆起するとともに側方にも膨張した形状となる。ＭＯＳトランジスタ構造が形成される。
【００１５】
図４Ｃに示すように、ＭＯＳトランジスタを覆って層間絶縁膜ＩＬＤを堆積する。層間絶縁膜を貫通して低抵抗ソース／ドレイン領域に達するコンタクト孔を形成する。コンタクト孔に導電性プラグＰＬを埋め込む。図には、コンタクト孔形成工程において、位置合わせずれが生じ、コンタクト孔がゲート電極に近づいた状態を示した。導電性プラグＰＬとゲート電極のシリサイド領域ＧＳとの間の距離が短くなると、リーク乃至ショートが発生する。
【００１６】
図５は、位置合わせずれが生じ、リーク乃至ショートが発生したサンプルのＳＥＭ像のスケッチを示す。ゲート電極のシリサイド領域ＧＳと導電性プラグＰＬとが近付きすぎ、リーク乃至ショートが生じていると考えられる。ゲート電極のシリサイド領域ＧＳの横方向の膨らみがなければ、リーク乃至ショートを抑制できると考えられる。
【００１７】
そこで、本発明者はポリシリコンゲート電極の内、シリサイド反応の対象となるポリシリコン層上部のソース−ドレイン方向（ゲート長方向）の幅を下方よりも狭くすることを考えた。
【００１８】
図１Ａ〜１Ｎは、実施例１による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【００１９】
図１Ａに示すように、窒化シリコンのハードマスクをエッチングマスクとして、シリコン基板１１を深さ２５０ｎｍ〜３５０ｎｍ、例えば２８０ｎｍ〜３００ｎｍ程度、エッチングして素子分離溝を形成する。溝幅は狭いところで例えば１４０ｎｍ程度である。溝表面を熱酸化した後、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）により酸化シリコン膜を堆積して溝を埋め戻し、不要部を化学機械研磨（ＣＭＰ）で除去する。ハードマスクも除去して、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２を形成する。素子分離領域に囲まれた活性領域が画定される。
【００２０】
活性領域はＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域を含む。ＰＭＯＳトランジスタ領域をフォトレジストマスクで覆い、ｐ型不純物をイオン注入してｐ型ウェルＰＷを形成する。また、ＮＭＯＳトランジスタ領域をフォトレジストマスクで覆い、ｎ型不純物をイオン注入してｎ型ウェルＮＷを形成する。以下、ＮＭＯＳトランジスタを形成するｐ型ウェルＰＷを例にとって説明する。
【００２１】
図１Ｂに示すように、酸素を２００ｓｃｃｍ〜３００ｓｃｃｍ流し、８００℃〜９００℃でシリコン表面を熱酸化することにより、活性領域表面に酸化シリコン膜を形成する。窒素プラズマ中で酸化シリコン膜に窒素を導入する。流量８００ｓｃｃｍ〜１０００ｓｃｃｍのＮ２／Ｏ２混合ガス、又はＮ２ガス雰囲気中，９００℃〜１１００℃のアニールを１０秒程度行なう。このような工程で、膜厚１．０ｎｍ〜１．５ｎｍ程度のゲート絶縁膜１３を形成する。さらに、酸化シリコン、酸化窒化シリコンより誘電率の高い、ＨｆＯ，ＳｉＨｆＯ等の高誘電率絶縁膜を積層してもよい。
【００２２】
ゲート絶縁膜の上に、基板温度６２０℃以上、例えば約６５０℃で、モノシラン、ジクロルシラン等のシラン系材料を用いたＣＶＤにより、ポリシリコン膜１４を厚さ９０ｎｍ〜１１０ｎｍ、例えば１０５ｎｍ堆積する。ポリシリコン膜に代え、５８０℃以下の温度でアモルファスシリコン膜を形成してもよい。ポリシリコン膜１４の上に、ＣＶＤによりテトラエトキシシラン（ＴＥＯＳ）と酸素を用いたＣＶＤにより酸化シリコン膜をハードマスク膜１５として厚さ３０ｎｍ〜５０ｎｍ形成する。酸化シリコン膜に代え、シラン系材料とアンモニアを用いたＣＶＤにより窒化シリコン膜を形成してもよい。なお、ハードマスク膜は必須ではない。
【００２３】
図１Ｃに示すように、ハードマスク膜１５の上に、下部反射防止膜（ＢＡＲＣ膜）１６，フォトレジスト膜１７を塗布し、露光現像してフォトレジストパターンを形成する。パターン幅は、例えば７０ｎｍ〜１００ｎｍ程度である。ＢＡＲＣは、レジスト類似の組成を有する。フォトレジストパターン１７をマスクとして、ＢＡＲＣ膜１６をＳＯ２／Ｏ２（流量３／２０ｓｃｃｍ〜１５／２０ｓｃｃｍ）を用いたドライエッチングでパターニングする。２０％〜１００％のオーバーエッチにより、パターン幅を狭くする。
【００２４】
図１Ｄに示すように、フォトレジストパターン１７、ＢＡＲＣパターン１６をエッチングマスクとして、ハードマスク膜１５をＣＦ４，ＣＨＦ３などを用いたドライエッチングでエッチングする。ハードマスク１５のパターニングができれば、レジストパターン１７、ＢＡＲＣパターン１６は消滅してもよいし、ここで除去してもよい。
【００２５】
図１Ｅに示すように、ハードマスク膜１５をエッチングマスクとして、ポリシリコン膜１４をハーフエッチする。ＨＢｒ／Ｏ２，Ｃｌ２／ＨＢｒ／Ｏ２、ＣＦ４／Ｃｌ２／ＨＢｒ／Ｏ２等を用いたドライエッチングを行い、時間制御でエッチング深さを制御する。ポリシリコン膜１４の厚さの４０％〜８０％を残すのが望ましい。ゲート電極の上部となる凸部１８が形成される。
【００２６】
図１Ｆに示すように、凸部１８を形成したポリシリコン膜１４の上にポリマのダミー膜１９を形成する。例えば圧力５ｍＴｏｒｒ〜１０ｍＴｏｒｒのＣＨ２Ｆ２ガス（流量１００ｓｃｃｍ〜２００ｓｃｃｍ）中、３００Ｗ〜５００Ｗの電力を投入してプラズマを形成し、チャンバ内温度５０℃〜６０℃で、厚さ１０ｎｍ〜３０ｎｍ程度の、ポリマのダミー膜１９を堆積させる。凸部１８の側壁上のダミー膜１９の厚さが、ゲート電極の下部の幅を決めることになる。
【００２７】
図２Ａは、ポリマ膜厚の処理時間に対する関係を示すグラフである。処理時間の増加とともにポリマ膜厚は、リニアに増大している。処理時間によってポリマ膜厚を制御するのが容易である。なお、ポリマ膜は、ＣＨ２Ｆ２ガスに限らず、ＣＦ４，ＣＨ４などを用いて形成することもできる。
【００２８】
図１Ｇに示すように、ダミー膜１９を異方性エッチングする。ポリマ膜は、ポリシリコンと同様の条件でエッチされる。例えば、ＨＢｒ／Ｏ２，Ｃｌ２／ＨＢｒ／Ｏ２、ＣＦ４／Ｃｌ２／ＨＢｒ／Ｏ２等を用いてエッチする。平坦部上のポリマ膜が除去されると、凸部１８の側壁上にポリマ膜がサイドウォールスペーサ状に残る。その後は、ポリマ膜１９とハーフエッチされたポリシリコン膜１４がエッチされていく。エッチング時間を制御して、平坦面上のポリシリコン膜１４が厚さ２０ｎｍ程度残るようにコントロールエッチする。
【００２９】
図１Ｈに示すように、ポリシリコンと酸化シリコンとで選択性の高いエッチングで残りのポリシリコン膜１４をエッチし、オーバエッチして平坦面上のポリシリコンを完全に除去する。フォトレジスト膜１７、ＢＡＲＣ膜１６が残っている場合、アッシングして除去する。ポリマ膜１９もアッシングで除去される。ハードマスク１５も除去する。例えば、酸化シリコンのハードマスクを希弗酸で除去する。露出したゲート絶縁膜１３も除去する。下部で所定の幅（ゲート長）を有し、上部で幅が狭くなったゲート電極Ｇが形成される。なお、窒化シリコンのハードマスクの場合は、熱燐酸で除去する。
【００３０】
なお、ハードマスク１５を酸化シリコンで形成し、図１Ｄにおいてハードマスク１５をパターニングした後、フォトレジストパターン１７、ＢＡＲＣパターン１６を除去し、ポリシリコン膜１４を途中までエッチングして凸部１８を形成し、ダミー膜１９として酸化シリコン膜を堆積し、サイドウォールスペーサ状に加工してもよい。図１Ｈの段階で、希弗酸でエッチすることにより、ハードマスク、サイドウォールスペーサを一緒に除去できる。
【００３１】
図１Ｉに示すように、ゲート電極Ｇをマスクとして両側のｐ型活性領域にｎ型不純物を浅くイオン注入し、エクステンション領域２１を形成する。ゲート電極Ｇのポリシリコンにもｎ型不純物がイオン注入される。
【００３２】
図１Ｊに示すように、ＣＶＤにより酸化シリコン膜を厚さ１０ｎｍ〜３０ｎｍ堆積し、異方性エッチングによって平坦部上から除去してサイドウォールスペーサ２２を形成する。
【００３３】
図１Ｋに示すように、ゲート電極Ｇ，サイドウォールスペーサ２２をマスクとして、活性領域にｎ型不純物を高濃度で深く、イオン注入し、低抵抗ソース／ドレイン領域２３を形成する。ゲート電極のポリシリコンにもｎ型不純物がイオン注入される。
【００３４】
図１Ｌに示すように、厚さ１０ｎｍ〜３０ｎｍのＮｉ膜をスパッタリングし、２００℃〜３００℃でアニールして下地Ｓｉとの間でシリサイド反応を生じさせ、低抵抗ソース／ドレイン領域のシリサイド領域２４、ゲート電極Ｇのシリサイド領域２５を形成する。シリサイド領域２５は、厚さ方向で隆起を示し、横方向でも膨張を示す。ポリシリコンゲート電極１４上部の幅を細くしてあるため、シリサイド領域２５が横方向に膨張しても下部のゲート電極と同程度以内に収まる。
【００３５】
図１Ｍに示すように、シリコン基板上にコンタクトエッチストッパとして厚さ５０ｎｍ〜１００ｎｍの窒化シリコン膜２６、厚さ２００ｎｍ〜２５０ｎｍのＴＥＯＳ酸化シリコン膜２７を堆積して、層間絶縁膜を形成する。層間絶縁膜を貫通して低抵抗ソース／ドレイン領域のシリサイド領域２４に達する、径７０ｎｍ〜１００ｎｍのコンタクトホールを形成する。厚さ５ｎｍ〜１０ｎｍのＴｉ膜、厚さ５ｎｍ〜１０ｎｍのＴｉＮ膜をスパッタし、Ｗ膜をＣＶＤで形成し、層間絶縁膜上の不要金属膜をＣＭＰで除去して、導電性プラグ２８を形成する。ゲート電極のシリサイド領域２５が横方向で突出していないので、導電性プラグに対するクリアランスを確保し易い。多少位置ずれを生じても、導電性プラグ２８とゲート電極とのショートは抑制できる。
【００３６】
図１Ｎに示すように、Ａｌ膜を堆積し、パターニングして導電性プラグ２８に接続されたＡｌ配線２９を形成する。なお、絶縁膜を堆積し、配線溝を形成し、銅配線を埋め込むこともできる。
【００３７】
図２Ｂは、作成したサンプルのＳＥＭ写真のスケッチを示す。導電性プラグは存在しない位置の断面であり、ゲート電極のシリサイド領域ＧＳとその両側のソース／ドレイン領域のシリサイド領域Ｓ／Ｄ・Ｓが示されている。ゲート電極の幅は、５０ｎｍ程度と考えられる。ゲート電極のシリサイド領域ＧＳがゲート電極幅内に収まっており、ショートを生じにくいであろうと期待させる。
【００３８】
図２Ｃはサンプルの平面配置を示す平面図である。ゲート電極Ｇと導電性プラグ２８との間の距離が１０ｎｍに設定してある。
【００３９】
図２Ｄは、多数のサンプルにおいて測定したリーク電流の累積確率を示すグラフである。横軸がリーク電流値を単位Ａで示し、縦軸が累積確率を標準偏差シグマで示す。サンプルにおいては最上部を除いて、ほぼ垂直に近い直線状の分布を示している。リーク電流は許容範囲といえる。従来構造を用いた比較例においては、半分より下の位置からリーク電流が高くなる方向に折れ曲がり、２桁以上高いリーク電流を示すものも多い。多数のものがリークの高い不良品となることを示している。
【００４０】
なお、実施例１において導電型を反転すればＰＭＯＳトランジスタを形成することができる。ＰＭＯＳトランジスタにおいては、ソース／ドレイン領域にＳｉ−Ｇｅ結晶を埋め込んでチャネル領域にチャネル長方向の圧縮応力を印加する構造も広く採用される。
【００４１】
図３Ａ〜３Ｅは、実施例２による半導体装置の製造方法を示す断面図である。
【００４２】
図３Ａの左側は、実施例１に従って作成された、図１Ｋの状態のＮＭＯＳトランジスタを示している。ｐ型ウェルＰＷにｎ型エクステンション領域２１と低抵抗ｎ型ソース／ドレイン領域２３が形成され、活性領域表面上のｎ型ゲート電極Ｇｎは下部で所定の幅、上部で狭められた幅を有し、側面はサイドウォールスペーサ２２で覆われている。図の右側に示すＰＭＯＳトランジスタは、導電型を反転した構造である。ｎ型ウェルＮＷにｐ型エクステンション領域３１と低抵抗ｐ型ソース／ドレイン領域３３が形成され、活性領域表面上のｐ型ゲート電極Ｇｐは下部で所定の幅、上部で狭められた幅を有し、側面はサイドウォールスペーサ２２で覆われている。厚さ１０ｎｍ〜３０ｎｍの酸化シリコン膜をＣＶＤで堆積し、パターニングして、ＮＭＯＳトランジスタ領域を覆うカバー膜ＣＦを形成する。ＰＭＯＳトランジスタ領域にＳｉ−Ｇｅ領域を埋め込む際、ＮＭＯＳトランジスタ領域を保護するためのマスクとなる膜である。
【００４３】
図３Ｂに示すように、露出しているＳｉ領域をエッチングする。例えばＨＢｒ／Ｏ２、Ｃｌ２／ＨＢｒ／Ｏ２等を用いてソース／ドレイン領域を深さ２０ｎｍ〜６０ｎｍ程度ドライエッチングして凹部３４を形成する。なお、ポリシリコンのゲート電極Ｇｐもエッチされ、サイドウォールスペーサ２２間に凹部３５を形成する。
【００４４】
図３Ｃに示すように、ゲルマン、シラン系材料を用いて、ソース／ドレイン領域の凹部３４にＳｉ−Ｇｅをエピタキシャル成長する。Ｓｉ−Ｇｅ単結晶を、シリコン基板表面から隆起するまで成長する。絶縁膜上には成長しないように成長条件を選択する。なお、エッチされたゲート電極上にもＳｉ−Ｇｅ多結晶３７が成長する。
【００４５】
図３Ｄに示すように、酸化シリコンをエッチバックして、カバー膜ＣＦを除去する。他の酸化シリコン膜もエッチされる。ＰＭＯＳトランジスタのサイドウォールスペーサ２２は、高さが低くなる。
【００４６】
図３Ｅに示すように、Ｎｉ膜をスパッタし、アニールによりシリサイド反応を生じさせ、ＮＭＯＳトランジスタのシリサイド膜２４，２５同様、ＰＭＯＳトランジスタのソース／ドレイン領域のＳｉ−Ｇｅ単結晶領域３６、ゲート電極のＳｉ−Ｇｅ多結晶領域３７にシリサイド領域３８，３９を形成する。
【００４７】
ポリシリコンゲート電極の上部の幅を狭くし、その側壁上にサイドウォールスペーサを形成したため、エッチバックされるゲート電極領域も幅が狭く、そこに埋め戻されるＳｉ−Ｇｅ多結晶領域の幅も狭くなり、シリサイド領域の幅も狭くなる。ソース／ドレイン領域に接続する導電性プラグを形成する際、導電性プラグとゲート電極とのリーク／ショートを抑制できる。
【００４８】
以上実施例に沿って説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、置換、改良、組み合わせなどが可能なことは、当業者に自明であろう。
【符号の説明】
【００４９】
１１    シリコン基板、
１２      素子分離領域、
１３      ゲート絶縁膜、
１４      ポリシリコン膜、
１５      ハードマスク膜、
１６      ＢＡＲＣ膜、
１７      フォトレジスト膜、
１８      凸部、
１９      ダミー膜（ポリマ膜）、
２１      エクステンション領域、
２２      サイドウォールスペーサ、
２３      低抵抗ソース／ドレイン領域、
２４，２５      シリサイド領域、
２６      コンタクトエッチストッパ膜、
２７      絶縁膜、
２８      導電性プラグ、
２９      配線、
３１      エクステンション領域、
３３      低抵抗ソース／ドレイン領域、
３４、３５      凹部、
３６，３７      Ｓｉ−Ｇｅ領域、      
３８，３９      シリサイド領域、
ＳＴＩ      素子分離領域、
ＧＩ      ゲート絶縁膜、
ＰＧ      ポリシリコンゲート電極、
Ｇ      ゲート電極、
Ｅｘｔ      エクステンション領域、
Ｓ／Ｄ      低抵抗ソース／ドレイン領域、
ＳＷ      サイドウォールスペーサ、
Ｍ      メタル膜、
ＰＬ      導電性プラグ、
ＧＳ      ゲート電極のシリサイド領域、
Ｓ／Ｄ・Ｓ      ソース／ドレイン領域のシリサイド領域。
【図１−１】
0005446558.tif 000002
【図１−２】
0005446558.tif 000003
【図１−３】
0005446558.tif 000004
【図１−４】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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