(57)【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積するフォトダイオードと、
前記フォトダイオードに蓄積した信号を信号読出し動作で検出部に読み出すための読出しトランジスタと、
前記検出部をリセット動作でリセットするためのリセットトランジスタと、
前記検出部の電位を出力するための増幅トランジスタとからなる画素部がマトリックス状に配置された画素アレイ部と、
前記画素アレイ部から読み出された信号を垂直方向に伝送する複数の垂直信号線と、
前記リセット動作オン時に前記各垂直信号線の電位が変化する変化量だけもしくは前記信号読み出し動作オン時に前記各垂直信号線の暗時の信号レベルと飽和信号レベルの中間レベルになるように、前記垂直信号線の電位を予めシフトさせる加速回路と、
前記加速回路を制御する加速制御回路と、
前記加速制御回路を制御するための制御信号を発生するタイミング制御回路と、
前記増幅トランジスタとの間でソースフォロアを構成する負荷トランジスタとを備えることを特徴とする固体撮像装置。
【請求項２】
前記加速回路は、前記各垂直信号線の電位をシフトさせる加速トランジスタを備え、
前記加速制御回路は、前記加速トランジスタをオン／オフさせるスイッチを備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記加速制御回路は、前記加速トランジスタをオンさせる時に印加される電圧を変化させる可変電圧源を備えることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記可変電圧源は、前記画素部から読み出される信号量の大小に応じて前記加速トランジスタをオンさせる時に印加される電圧を変化させることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記加速回路は、前記画素アレイ部の垂直方向の両端に設けられていることを特徴とする請求項１から４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記加速制御回路は、前記画素部のリセット動作の直前および前記画素部の読み出し動作の直前に前記垂直信号線の電位を予めシフトさせることを特徴とする請求項１から５のいずれか１項に記載の固体撮像装置。
【請求項７】
光電変換した電荷を蓄積するフォトダイオードと、
前記フォトダイオードに蓄積した信号を信号読出し動作で検出部に読み出すための読出しトランジスタと、
前記検出部をリセット動作でリセットするためのリセットトランジスタと、
前記検出部の電位を出力するための増幅トランジスタとからなる画素部がマトリックス状に配置された画素アレイ部と、
前記画素アレイ部から読み出された信号を垂直方向に伝送する複数の垂直信号線と、
前記垂直信号線の電位を制御でき、前記リセット動作オン時に前記各垂直信号線の電位が変化する変化量だけもしくは前記信号読み出し動作オン時に前記各垂直信号線の暗時の信号レベルと飽和信号レベルの中間レベルになるように、前記垂直信号線の電位を予めシフトさせる負荷回路と、
前記負荷回路を制御するための加速制御回路と、
前記加速制御回路を制御するための制御信号を発生するタイミング制御回路とを備え、
前記負荷回路は、
前記垂直信号線に接続された負荷トランジスタと、
前記負荷トランジスタのゲートに印加させる電圧を切り替えるスイッチと
を備えることを特徴とする固体撮像装置。
【請求項８】
前記負荷トランジスタは、前記画素部から信号が読み出される時に前記画素部との間でソースフォロアを構成することを特徴とする請求項７に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、画素からのアナログ信号をデジタル信号に変換するシングルスロープ型ＡＤＣの高速化を図るため、２ステップシングルスロープ型ＡＤＣが用いられることがある。この２ステップシングルスロープ型ＡＤＣでは、約７．６倍の高速化が達成されている。ＣＭＯＳイメージセンサのさらなる高速動作化を達成しようとすると、画素から読み出された信号を伝送する垂直信号線の応答性で制限される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２２２５９号公報
【非特許文献】
【０００４】
【非特許文献１】ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，ＶＯＬ．５６，ＮＯ．３，ＭＡＲＣＨ  ２００９，ｐｐ．３９３−３９８
【非特許文献２】ＩＳＳＣＣ２００６  ”ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．５００−５０１，  Ｆｅｂ．８，２００６．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、画素から読み出された信号を伝送する垂直信号線の応答性を向上させることが可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の固体撮像装置によれば、画素アレイ部と、複数の垂直信号線と、加速回路と、加速制御回路と、タイミング制御回路と、負荷トランジスタとが設けられている。画素アレイ部は、光電変換した電荷を蓄積するフォトダイオードと、前記フォトダイオードに蓄積した信号を信号読出し動作で検出部に読み出すための読出しトランジスタと、前記検出部をリセット動作でリセットするためのリセットトランジスタと、前記検出部の電位を出力するための増幅トランジスタとからなる画素部がマトリックス状に配置されている。垂直信号線は、前記画素アレイ部から読み出された信号を垂直方向に伝送する。加速回路は、前記リセット動作オン時に前記各垂直信号線の電位が変化する変化量もしくは前記信号読み出し動作オン時に前記各垂直信号線の電位が変化する変化量分を予めシフトさせる。加速制御回路は、前記加速回路を制御する。タイミング制御回路は、前記加速制御回路を制御するための制御信号を発生する。負荷トランジスタは、前記増幅トランジスタとの間でソースフォロアを構成する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、第２実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
【図３】図３は、図２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
【図４】図４は、第３実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
【図５】図５は、第４実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
【図６】図６は、第５実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図７】図７は、第６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１−１、読み出し対象となる画素ＰＣを垂直方向に走査する行走査回路２、画素ＰＣから読み出された信号に垂直信号線Ｖｌｉｎの電位を追従させる負荷回路３−１、各画素ＰＣの信号成分をＣＤＳにてデジタル化するカラムＡＤＣ回路４、カラムＡＤＣ回路４にてデジタル化された各画素ＰＣの信号成分を１ライン分だけ保存するラインメモリ５、読み出し対象となる画素ＰＣを水平方向に走査するカラム走査回路６、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７、カラムＡＤＣ回路４にランプ信号Ｖｒａｍｐを出力するＤＡコンバータ８、画素ＰＣから信号が読み出される前に垂直信号線Ｖｌｉｎの電位を予めシフトさせる加速回路１０−１、１０−２および垂直信号線Ｖｌｉｎの電位を予めシフトさせるタイミングを制御する加速制御回路９が設けられている。なお、タイミング制御回路７には、マスタークロックＭＣＫが入力されている。
【００１０】
ここで、加速回路１０−１、１０−２は、画素アレイ部１−１の垂直方向の両端に設けられている。また、加速回路１０−１、１０−２は、画素ＰＣから信号が読み出される時に垂直信号線Ｖｌｉｎの電位がシフトすると予測される分に基づいて、画素ＰＣから信号が読み出される前に垂直信号線Ｖｌｉｎの電位を予めシフトさせることができる。
【００１１】
加速制御回路９は、画素ＰＣのリセット動作の直前および画ＰＣ素の読み出し動作の直前に垂直信号線Ｖｌｉｎの電位を予めシフトさせることができる。
【００１２】
ここで、画素アレイ部１−１において、ロウ方向には画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向には画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【００１３】
そして、行走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に伝送される。ここで、負荷回路３−１では、画素ＰＣから信号が読み出される時にその画素ＰＣとの間でソースフォロアが構成されることで、垂直信号線Ｖｌｉｎの電位が画素ＰＣから読み出された信号に追従される。
【００１４】
また、画素ＰＣから信号が読み出される場合、加速回路１０−１、１０−２において、画素ＰＣから信号が読み出された時に直信号線Ｖｌｉｎの電位がシフトする方向と反対側に垂直信号線Ｖｌｉｎの電位が予めシフトされる。
【００１５】
そして、カラムＡＤＣ回路４において、各画素ＰＣの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてデジタル化され、ラインメモリ５を介して出力信号Ｖｏｕｔとして出力される。
【００１６】
ここで、画素ＰＣから信号が読み出される時に垂直信号線Ｖｌｉｎの電位を予めシフトさせることにより、垂直信号線Ｖｌｉｎの電位がリセットレベルまたは読み出しレベルに収束する時間を短縮することができる。このため、画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎの応答性を向上させることができ、固体撮像装置の読み出し時の高速化を図ることができる。
【００１７】
（第２実施形態）
図２は、第２実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図２において、画素アレイ部１−１には画素ＰＣｎ、ＰＣｎ＋１が設けられ、画素ＰＣｎ、ＰＣｎ＋１には、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１８】
そして、画素ＰＣｎ、ＰＣｎ＋１において、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤｎ、ＲＥＡＤｎ＋１がそれぞれ入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＥＳＥＴｎ、ＲＥＳＥＴｎ＋１がそれぞれ入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ＡＤＲＥＳｎ、ＡＤＲＥＳｎ＋１がそれぞれ入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。
【００１９】
なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤｎ、ＲＥＡＤｎ＋１、リセット信号ＲＥＳＥＴｎ、ＲＥＳＥＴｎ＋１および行選択信号ＡＤＲＥＳｎ、ＡＤＲＥＳｎ＋１をロウごとに画素ＰＣに伝送することができる。
【００２０】
また、負荷回路３−１には、負荷トランジスタＴＬおよびバイアス電源ＶＴＬが設けられている。そして、負荷トランジスタＴＬのドレインは、垂直信号線Ｖｌｉｎに接続され、負荷トランジスタＴＬのゲートには、バイアス電源ＶＴＬが接続されている。なお、負荷トランジスタＴＬは増幅トランジスタＴｂとの組み合わせでソースフォロワを構成し、定電流動作をすることができる。
【００２１】
カラムＡＤＣ回路４には、コンデンサＣ１、コンパレータＰＡ、スイッチトランジスタＴｃｐ、インバータＶ、アップダウンカウンタＵＤがカラムごとに設けられている。アップダウンカウンタＵＤには論理積回路Ｎ１が設けられている。ラインメモリ５には、メモリＭがカラムごとに設けられている。
【００２２】
そして、コンパレータＰＡの反転入力端子にはコンデンサＣ１を介して垂直信号線Ｖｌｉｎが接続され、コンパレータＰＡの非反転入力端子にはランプ信号Ｖｒａｍｐが入力される。コンパレータＰＡの反転入力端子と出力端子との間にはスイッチトランジスタＴｃｐが接続されている。コンパレータＰＡの出力端子はインバータＶを介して論理積回路Ｎ１の一方の入力端子に接続され、論理積回路Ｎ１の他方の入力端子には基準クロックＣＫＣが入力される。アップダウンカウンタＵＤの出力端子はメモリＭに接続されている。
【００２３】
加速回路１０−１、１０−２には、加速トランジスタＴＨＳ１、ＴＨＳ２がそれぞれ設けられている。そして、加速トランジスタＴＨＳ１、ＴＨＳ２のドレインは垂直信号線Ｖｌｉｎに接続され、加速トランジスタＴＨＳ１、ＴＨＳ２のソースは接地されている。
【００２４】
加速制御回路９には、スイッチＳＷＨＳおよび可変電圧源ＶＨＳが設けられている。スイッチＳＷＨＳの端子Ｔ１は加速トランジスタＴＨＳ１、ＴＨＳ２のゲートに接続され、スイッチＳＷＨＳの端子Ｔ２は可変電圧源ＶＨＳに接続され、スイッチＳＷＨＳの端子Ｔ３は接地されている。
【００２５】
図３は、図２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。なお、垂直信号線Ｖｌｉｎの太点線は、加速用パルスＰＨＳが与えられない時の波形である。また、ランプ信号Ｖｒａｍｐの細点線は、加速用パルスＰＨＳが与えられた時の垂直信号線Ｖｌｉｎの波形である。
【００２６】
図３において、行選択信号ＡＤＲＥＳｎがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ＲＥＡＤｎとリセット信号ＲＥＳＥＴｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｃを介して電源ＶＤＤに排出される。
【００２７】
フォトダイオードＰＤに蓄積されていた電荷が電源ＶＤＤに排出された後、読み出し信号ＲＥＡＤｎがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。
【００２８】
次に、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成される。
【００２９】
次に、選択信号ＡＤＲＥＳｎがハイレベルの状態でリセット信号ＲＥＳＥＴｎが立ち上がる前にスイッチＳＷＨＳが端子Ｔ３から端子Ｔ２に切り替えられることで、加速トランジスタＴＨＳ１、ＴＨＳ２のゲートに加速用パルスＰＨＳが印加され、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされる。
【００３０】
そして、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【００３１】
そして、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、リセット信号ＲＥＳＥＴｎが立ち上がると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力される。
【００３２】
そして、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｃｐがスイッチトランジスタＴｃｐのゲートに印加されると、コンパレータＰＡの反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎからの出力電圧Ｖｓｉｇとの差分は、コンデンサＣ１に保持され、コンパレータＰＡの入力電圧がゼロ設定される。
【００３３】
スイッチトランジスタＴｃｐがオフした後、リセットレベルの出力電圧ＶｓｉｇがコンデンサＣ１を介してコンパレータＰＡに入力された状態で、ランプ信号Ｖｒａｍｐとして三角波が与えられ、リセットレベルの出力電圧Ｖｓｉｇとランプ信号Ｖｒａｍｐとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｃｏｍｐとして論理積回路Ｎ１の一方の入力端子に入力される。
【００３４】
また、論理積回路Ｎ１の他方の入力端子には基準クロックＣＫＣが入力される。そして、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルより小さい場合は、出力電圧Ｖｃｏｍｐがハイレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにてダウンカウントされる。
【００３５】
そして、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致すると、コンパレータＰＡの出力電圧が立ち下がり、出力電圧Ｖｃｏｍｐがロウレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤ１にてダウンカウントが停止されることで、リセットレベルの出力電圧Ｖｓｉｇがデジタル値Ｄに変換され、アップダウンカウンタＵＤに保持される。
【００３６】
次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎが立ち上がる前にスイッチＳＷＨＳが端子Ｔ３から端子Ｔ２に切り替えられることで、加速トランジスタＴＨＳ１、ＴＨＳ２のゲートに加速用パルスＰＨＳが印加され、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされる。
【００３７】
そして、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【００３８】
次に、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、読み出し信号ＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【００３９】
そして、読み出しレベルの出力電圧ＶｓｉｇがコンデンサＣ１を介してコンパレータＰＡに入力された状態で、ランプ信号Ｖｒａｍｐとして三角波が与えられ、読み出しレベルの出力電圧Ｖｓｉｇとランプ信号Ｖｒａｍｐとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｃｏｍｐとして論理積回路Ｎ１の一方の入力端子に入力される。
【００４０】
そして、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルより小さい場合は、出力電圧Ｖｃｏｍｐがハイレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにて今度はアップカウントされる。そして、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致すると、コンパレータＰＡの出力電圧が立ち下がり、出力電圧Ｖｃｏｍｐがロウレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤにてアップカウントが停止されることで、読み出しレベルの出力電圧Ｖｓｉｇとリセットレベルの出力電圧Ｖｓｉｇとの差分がデジタル値Ｄに変換され、ラインメモリＭに送られる。
【００４１】
ここで、垂直信号線Ｖｌｉｎの太点線で示すように、加速用パルスＰＨＳが与えられない時は、垂直信号線Ｖｌｉｎの信号波形は、リセット信号ＲＥＳＥＴｎがハイレベルになると、フローティングディフュージョンＦＤの電位が大きく変化するため、垂直信号線Ｖｌｉｎの電位も大きく変化する。
【００４２】
垂直信号線Ｖｌｉｎの電位も大きく変化した後、垂直信号線Ｖｌｉｎの電位が安定になるまでＣＲ時定数として５τ＝５＊Ｃ＊Ｒ以上の時間が必要となる。この時のＲは、ソースフォロワ回路の出力インピーダンスと垂直信号線Vlinの配線抵抗、Ｃは、垂直信号線Ｖｌｉｎの配線容量と増幅トランジスタＴｂとコンタクトしている拡散容量で決まる。
【００４３】
１０メガ画素のＣＭＯＳセンサでは、出力インピーダンスと垂直信号線Vlinの配線抵抗が４０ｋΩ、垂直信号線Ｖｌｉｎの容量が４ｐＦとすると、垂直信号線Ｖｌｉｎの電位が９９．３％に達するまでに、５τ＝５＊４０ＫΩ＊４ｐＦ＝０．８ｕＳの時間が必要となる。
【００４４】
読み出し信号ＲＥＡＤｎがハイレベルになった時も、読み出しトランジスタＴｄとフローティングディフュージョンＦＤとのカップリング容量による変化と、フォトダイオードＰＤから読み出した信号量による変化で、垂直信号線Ｖｌｉｎの電位が大きく変化する。垂直信号線Ｖｌｉｎの電位が安定するまで、この場合も５τの０．８ｕＳ以上の時間が必要となる。
【００４５】
一方、リセット信号ＲＥＳＥＴｎが立ち上がる直前に加速用パルスＰＨＳを印加することで、リセット信号ＲＥＳＥＴｎが立ち上がった時の垂直信号線Ｖｌｉｎの電位の変化分だけ垂直信号線Ｖｌｉｎの電位を予めシフトさせることができる。この結果、リセット動作直後の垂直信号線Ｖｌｉｎの電位をほぼ安定したレベルにすることができ、垂直信号線Ｖｌｉｎの応答性を擬似的に加速することができる。この応答性として、約１／４の０．２ｕＳに短くすることができた。
【００４６】
同様に、読み出し信号ＲＥＡＤｎが立ち上がる直前に加速用パルスＰＨＳを印加することで、読み出し信号ＲＥＡＤｎが立ち上がった時の垂直信号線Ｖｌｉｎの暗時の信号レベルと飽和信号レベルの中間レベルになるように、垂直信号線Ｖｌｉｎの電位を予めシフトさせることができる。この結果、垂直信号線Ｖｌｉｎの容量を充電する電荷量を約１／２にすることができ、垂直信号線Ｖｌｉｎの応答時間を約１／２の０．４ｕＳに短くすることができる。
【００４７】
加速用パルスＰＨＳが与えられない時は、暗時の状態と飽和時の状態とも、垂直信号線Ｖｌｉｎの電位が立ち上がる方向に変化していたが、加速用パルスＰＨＳを与えることで、垂直信号線Ｖｌｉｎの電位を立ち上がる方向もしくは立ち下がる方向の両方に変化させることができ、垂直信号線Ｖｌｉｎの応答時間を約１／２にすることができる。
【００４８】
なお、垂直信号線Ｖｌｉｎの電位の立ち上がりと立ち下がりの能力は、負荷トランジスタＴＬと増幅トランジスタＴｂの駆動力に依存するため、負荷トランジスタＴＬと増幅トランジスタＴｂの駆動力に応じて、加速用パルスＰＨＳの振幅を設定することができる。
【００４９】
また、図１の例では、加速回路１０−１、１０−２を画素アレイ部１−１の垂直方向の両端に設ける方法について説明したが、画素アレイ部１−１の垂直方向の一端のみに設けるようにしてもよい。この場合は、加速用パルスＰＨＳのパルス幅を長くすることで駆動力の低下を補うようにしてもよい。
【００５０】
さらに、暗い環境では、ランプ信号Ｖｒａｍｐの三角波の振幅を小さくすることで、アナログゲインを上昇させることがある。この場合、有効なフォトダイオードＰＤの飽和信号量が例えば１／４とか１／８と小さくなる。この時は、この飽和信号レベルに応じて加速用パルスＰＨＳの振幅を変化させることで、垂直信号線Ｖｌｉｎの応答性をさらに加速させることができる。
【００５１】
また、垂直信号線Ｖｌｉｎの応答性の向上に伴って、読み出し動作時のカラムＡＤＣ回路４の動作開始時点を早めることで、ＣＤＳ時間をPＨ２からPＨ１に短くすることができ、１／ｆ（ＲＴＳ）ノイズを低減することができる。なお、Ｈ１は、加速用パルスＰＨＳが与えられた時のＣＤＳ時間、Ｈ２は、加速用パルスＰＨＳが与えられない時のＣＤＳ時間である。
【００５２】
垂直信号線Vlinの配線抵抗が大きい場合には、加速回路を垂直信号線の上下に配置することで、大きな改善効果が得られる。さらに、多画素、微細画素化の製品では、垂直信号線Vlinの配線幅が小さくなるため配線抵抗は高くなる。よって、本実施の形態の改善効果は大きい。
【００５３】
（第３実施形態）
図４は、第３実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図４において、この固体撮像装置では、図２の画素アレイ部１−１の代わりに画素アレイ部１−２が設けられている。画素アレイ部１−２には、画素ＰＣｎの代わりに画素ＰＣｎ´が設けられている。
【００５４】
画素ＰＣｎ´では、読み出しトランジスタＴｄの代わりに読み出しトランジスタＴｄ１〜Ｔｄ４が設けられ、フォトダイオードＰＤの代わりにフォトダイオードＰＤ１〜ＰＤ４が設けられている。
【００５５】
フォトダイオードＰＤ１〜ＰＤ４は読み出しトランジスタＴｄ１〜Ｔｄ４にそれぞれ接続され、１個の増幅トランジスタＴｂが４画素分のフォトダイオードＰＤ１〜ＰＤ４で共用されている。
【００５６】
ここで、複数の画素で増幅トランジスタＴｂを共用させることにより、垂直信号線Ｖｌｉｎに接続される増幅トランジスタＴｂの個数を減らすことができ、垂直信号線Ｖｌｉｎの応答性を向上させることができる。
【００５７】
なお、図４の例では、４画素を１個の増幅トランジスタＴｂで共用させる方法について説明したが、任意の個数の画素を１個の増幅トランジスタＴｂで共用させるようにしてもよい。
【００５８】
（第４実施形態）
図５は、第４実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図５において、この固体撮像装置では、１カラムごとに２本の垂直信号線Ｖｌｉｎ１−１、Ｖｌｉｎ１−２が設けられている。そして、垂直信号線Ｖｌｉｎ１−１は画素ＰＣｎに接続され、垂直信号線Ｖｌｉｎ１−２は画素ＰＣｎ＋１に接続されている。
【００５９】
また、この固体撮像装置では、図２の負荷回路３−１代わりに負荷回路１２が設けられ、加速回路１０−１、１０−２の代わりに加速回路１１が設けられている。
【００６０】
負荷回路１２には、負荷トランジスタＴＬ１１、ＴＬ１２およびバイアス電源ＶＴＬが設けられている。そして、負荷トランジスタＴＬ１１のドレインは、垂直信号線Ｖｌｉｎ１−１に接続され、負荷トランジスタＴＬ１１のゲートには、バイアス電源ＶＴＬが接続されている。負荷トランジスタＴＬ１１のドレインは、垂直信号線Ｖｌｉｎ１―２に接続され、負荷トランジスタＴＬ１２のゲートには、バイアス電源ＶＴＬが接続されている。
【００６１】
加速回路１１には、加速トランジスタＴＨＳ１１、ＴＨＳ１２が設けられている。そして、加速トランジスタＴＨＳ１１のドレインは垂直信号線Ｖｌｉｎ１−１に接続され、加速トランジスタＴＨＳ１２のドレインは垂直信号線Ｖｌｉｎ１−２に接続されている。加速トランジスタＴＨＳ１１、ＴＨＳ１２のソースは接地され、加速トランジスタＴＨＳ１１、ＴＨＳ１２のゲートはスイッチＳＷＨＳの端子Ｔ１に接続されている。
【００６２】
そして、画素ＰＣｎが選択された場合、画素ＰＣｎのリセット動作の直前および画素ＰＣｎの読み出し動作の直前にスイッチＳＷＨＳが端子Ｔ３から端子Ｔ２に切り替えられる。この時、加速トランジスタＴＨＳ１１のゲートに加速用パルスＰＨＳが印加され、加速トランジスタＴＨＳ１１がオンされることで、リセット信号ＲＥＳＥＴｎまたは読み出し信号ＲＥＡＤｎが立ち上がる前に垂直信号線Ｖｌｉｎ１の電位が引き下げられる。
【００６３】
また、画素ＰＣｎ＋１が選択された場合、画素ＰＣｎ＋１のリセット動作の直前および画素ＰＣｎ＋１の読み出し動作の直前にスイッチＳＷＨＳが端子Ｔ３から端子Ｔ２に切り替えられる。この時、加速トランジスタＴＨＳ１２のゲートに加速用パルスＰＨＳが印加され、加速トランジスタＴＨＳ１２がオンされることで、リセット信号ＲＥＳＥＴｎ＋１または読み出し信号ＲＥＡＤｎ＋１が立ち上がる前に垂直信号線Ｖｌｉｎ２の電位が引き下げられる。
【００６４】
ここで、複数の垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２をカラムごとに設けることにより、１本当たりの垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２に接続される増幅トランジスタＴｂの個数を減らすことができ、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２の応答性を向上させることができる。
【００６５】
なお、図５の例では、２本の垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２をカラムごとに設ける方法について説明したが、任意の本数の垂直信号線をカラムごとに設けるようにしてもよい。さらに、図２、図４と同様に加速回路１１を垂直信号線の上部に設けることで、さらに応答性を改善することができる。
【００６６】
（第５実施形態）
図６は、第５実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図６において、この固体撮像装置では、図１の固体撮像装置の負荷回路３−１および加速回路１０−１、１０−２の代わりに負荷回路３−２が設けられている。また、図１の固体撮像装置の加速制御回路９の代わりに加速制御回路１３が設けられている。
【００６７】
ここで、負荷回路３−２は、画素ＰＣから信号が読み出される前に垂直信号線Ｖｌｉｎの電位を予めシフトさせ、画素ＰＣから信号が読み出される時に画素ＰＣから読み出される信号に垂直信号線Ｖｌｉｎの電位を追従させることができる。
【００６８】
加速制御回路１３は、画素ＰＣのリセット動作の直前および画ＰＣ素の読み出し動作の直前に垂直信号線Ｖｌｉｎの電位を予めシフトさせることができる。
【００６９】
そして、行走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に伝送される。
【００７０】
ここで、負荷回路３−２では、画素ＰＣから信号が読み出される場合、画素ＰＣから信号が読み出された時に直信号線Ｖｌｉｎの電位がシフトする方向と反対側に垂直信号線Ｖｌｉｎの電位が予めシフトされる。そして、画素ＰＣから信号が読み出される時にその画素ＰＣとの間でソースフォロアが構成されることで、垂直信号線Ｖｌｉｎの電位が画素ＰＣから読み出された信号に追従される。
【００７１】
そして、カラムＡＤＣ回路４において、各画素ＰＣの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてデジタル化され、ラインメモリ５を介して出力信号Ｖｏｕｔとして出力される。
【００７２】
ここで、画素ＰＣから信号が読み出される時に垂直信号線Ｖｌｉｎの電位を予めシフトさせることにより、垂直信号線Ｖｌｉｎの電位がリセットレベルまたは読み出しレベルに収束する時間を短縮することができる。このため、画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎの応答性を向上させることができ、固体撮像装置の読み出し時の高速化を図ることができる。
【００７３】
（第６実施形態）
図７は、第６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図７において、負荷回路３−２には、負荷トランジスタＴＬ、バイアス電源ＶＴＬおよびスイッチＳＷＬが設けられている。そして、負荷トランジスタＴＬのドレインは、垂直信号線Ｖｌｉｎに接続され、負荷トランジスタＴＬのゲートには、スイッチＳＷＬの端子Ｔ４が接続されている。また、バイアス電源ＶＴＬは、スイッチＳＷＬの端子Ｔ６に接続されている。増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成され、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従することで、出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力される。
【００７４】
加速制御回路１３には、スイッチＳＷＨＳおよび可変電圧源ＶＨＳ１、ＶＨＳ２が設けられている。スイッチＳＷＨＳの端子Ｔ１はスイッチＳＷＬの端子Ｔ５に接続され、スイッチＳＷＨＳの端子Ｔ２は可変電圧源ＶＨＳ１に接続され、スイッチＳＷＨＳの端子Ｔ３は可変電圧源ＶＨＳ２に接続されている。
【００７５】
そして、リセット動作時では、リセット信号ＲＥＳＥＴｎが立ち上がる直前にスイッチＳＷＬが端子Ｔ６から端子Ｔ５に切り替えられるとともに、スイッチＳＷＨＳが端子Ｔ２に切り替えられる。この時、負荷トランジスタＴＬのゲートに加速用パルスが印加され、負荷トランジスタＴＬの定電流量が増加されることで、リセット信号ＲＥＳＥＴｎが立ち上がる前に垂直信号線Ｖｌｉｎの電位が引き下げられる。
【００７６】
次に、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、スイッチＳＷＬが端子Ｔ５から端子Ｔ６に切り替えられることで、負荷トランジスタＴＬのゲートにバイアス電源ＶＴＬが接続される。そして、リセット信号ＲＥＳＥＴｎが立ち上がると引き下げられた垂直信号線Ｖｌｉｎの電位が安定電位方向へ引き上げられ、リセット信号ＲＥＳＥＴｎが立ち下がるころに、垂直信号線Ｖｌｉｎの電位が安定電位となる。実験では、約4倍の改善効果が得られた。
【００７７】
一方、読み出し動作時では、読み出し信号ＲＥＡＤｎが立ち上がる直前にスイッチＳＷＬが端子Ｔ６から端子Ｔ５に切り替えられるとともに、スイッチＳＷＨＳが端子Ｔ３に切り替えられる。この時、負荷トランジスタＴＬのゲートに加速用パルスが印加され、負荷トランジスタＴＬの定電流量が増加されることで、読み出し信号ＲＥＡＤｎが立ち上がる前に垂直信号線Ｖｌｉｎの電位が引き下げられる。
【００７８】
次に、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、スイッチＳＷＬが端子Ｔ５から端子Ｔ６に切り替えられることで、負荷トランジスタＴＬのゲートにバイアス電源ＶＴＬが接続される。そして、読み出し信号ＲＥＡＤｎが立ち上がると引き下げられた垂直信号線Ｖｌｉｎの電位が安定電位方向へ引き上げられ、読み出し信号ＲＥＡＤｎが立ち下がるころに、垂直信号線Ｖｌｉｎの電位が安定電位となる。信号読出し時の垂直信号線Ｖｌｉｎの電位の収束電位は、信号が暗時の時とフォトダイオードPDが飽和した時のほぼ中間となる垂直信号線Ｖｌｉｎの電位を安定電位とする。実験では、約2倍の改善効果が得られた。
【００７９】
本発明は、リセット動作と読出し動作の直前に垂直信号線の電流を増加させることで予め垂直信号線の電位をシフトさせている。そして、電流増加を停止させ、リセットもしくは読出し動作の期間内に、垂直信号線の電流変化によるGND変動を安定化させている。よって、ノイズの増加を回避することができている。さらに、加速動作用のパルスの電圧またはパルス幅をリセット動作と読出し動作で別設定とすることで、それぞれに最適な設定ができるため大幅な高速動作が実現できる。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
ＰＣ、ＰＣｎ、ＰＣｎ´、ＰＣｎ＋１  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｃ  リセットトランジスタ、Ｔｄ、Ｔｄ１〜Ｔｄ４  読み出しトランジスタ、ＴＬ、ＴＬ１１、ＴＬ１２  負荷トランジスタ、ＰＤ、ＰＤ１〜ＰＤ４  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線、ＶＴＬ  バイアス電源、ＰＡ  コンパレータ、Ｃ１  コンデンサ、Ｖ  インバータ、ＵＤ  アップダウンカウンタ、Ｍ  メモリ、Ｎ１  論理積回路、ＳＷＨＳ、ＳＷＬ  スイッチ、ＶＨＳ  可変電圧源、ＴＨＳ１、ＴＨＳ２、ＴＨＳ１１、ＴＨＳ１２  加速トランジスタ、１−１、１−２  画素アレイ部、２  行走査回路、３−１、３−２、１２  負荷回路、４  カラムＡＤＣ回路、５  ラインメモリ、６  カラム走査回路、７  タイミング制御回路、８  ＤＡコンバータ、９、１３  加速制御回路、１０−１、１０−２、１１  加速回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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