(57)【特許請求の範囲】
【請求項１】
第１の電流Ｉｂ１をサポートするダイオード結合された第１のトランジスタであって、前記第１の電流Ｉｂ１が第２の電流Ｉｂ２及び第１の補助電流にさらに分割される第１のトランジスタと、
前記第１の補助電流をサポートする第２のトランジスタであって、ゲートがコモンモード電圧によってバイアスされ、ソース電流が第３の電流Ｉｂ３及び第２の補助電流にさらに分割される第２のトランジスタと、
前記第２の補助電流をサポートする第３のトランジスタであって、ゲートが前記第１のトランジスタのソースに結合され、ドレイン電圧が前記コモンモード電圧に設定される第３のトランジスタと、
を備えた装置。
【請求項２】
第１及び第２のアクティブトランジスタを備えたクラスＡＢ増幅器をさらに備え、前記クラスＡＢ増幅器をバイアスするために前記第１のトランジスタのゲートが前記第１のアクティブトランジスタのゲートに結合されている
請求項１の装置。
【請求項３】
前記クラスＡＢ増幅器の前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＮＭＯＳトランジスタを備え、前記第２のトランジスタはＰＭＯＳトランジスタを備える
請求項２の装置。
【請求項４】
前記クラスＡＢ増幅器の前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＰＭＯＳトランジスタを備え、前記第２のトランジスタはＮＭＯＳトランジスタを備える
請求項２の装置。
【請求項５】
前記第１のアクティブトランジスタ及び前記第１のトランジスタは同一の長さを有するように構成され、前記第１のアクティブトランジスタは前記第１のトランジスタよりも広くなるように構成され、前記クラスＡＢ増幅器の第２のアクティブトランジスタ及び前記第３のトランジスタは同一の長さを有するように構成され、前記第２のアクティブトランジスタは前記第３のトランジスタよりも広くなるように構成されている
請求項２の装置。
【請求項６】
前記第３のトランジスタのドレイン電圧を設定するために前記第２のトランジスタのソースを前記第３のトランジスタのドレインに結合させるダイオード結合された第４のトランジスタをさらに備え、前記第４のトランジスタは前記第２のトランジスタと同じ電流密度を有している
請求項１の装置。
【請求項７】
前記第２のトランジスタのソースを前記第３のトランジスタのドレインに結合させるネイティブ閾値トランジスタをさらに備え、前記ネイティブ閾値トランジスタのゲートは前記第３のトランジスタのドレイン電圧を設定するために前記コモンモード電圧にバイアスされている
請求項１の装置。
【請求項８】
前記第３のトランジスタのゲートに結合された補償キャパシタをさらに備えた
請求項７の装置。
【請求項９】
第４のトランジスタ及び第５のトランジスタをさらに備え、前記第４のトランジスタは前記第２のトランジスタのソースを前記第３のトランジスタのドレインに結合させ、前記第５のトランジスタは電流Ｉｂ４をサポートし、前記第４のトランジスタのゲートは前記第５のトランジスタのソースに結合され、前記第５のトランジスタのゲートは前記第４のトランジスタのソース電圧を前記コモンモード電圧に設定するために前記コモンモード電圧にバイアスされる
請求項１の装置。
【請求項１０】
前記装置は、オーディオ増幅器を備える
請求項１の装置。
【請求項１１】
前記装置は、演算増幅器を備える
請求項１の装置。
【請求項１２】
第１の電流Ｉｂ１をサポートするためにダイオード結合された第１のトランジスタをバイアスすることと、
前記第１の電流Ｉｂ１を第２の電流Ｉｂ２及び第１の補助電流に分割することと、
前記第１の補助電流をサポートする第２のトランジスタのゲートをコモンモード電圧を用いてバイアスすることと、
前記第２のトランジスタのソース電流を第３の電流Ｉｂ３及び第２の補助電流に分割することと、
前記第２の補助電流をサポートする第３のトランジスタのゲート電圧を前記第１のトランジスタのソース電圧に結合させることと、
前記第３のトランジスタのドレイン電圧を前記コモンモード電圧に設定することと、
を備えた方法。
【請求項１３】
前記第１のトランジスタのゲート電圧をクラスＡＢ増幅器の第１のアクティブトランジスタのゲート電圧に結合させることをさらに備えた
請求項１２の方法。
【請求項１４】
前記クラスＡＢ増幅器は第１及び第２のアクティブトランジスタを備え、前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＮＭＯＳトランジスタを備え、前記第２のトランジスタはＰＭＯＳトランジスタを備える
請求項１３の方法。
【請求項１５】
前記クラスＡＢ増幅器は第１及び第２のアクティブトランジスタを備え、前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＰＭＯＳトランジスタを備え、前記第２のトランジスタはＮＭＯＳトランジスタを備える
請求項１３の方法。
【請求項１６】
前記第１のアクティブトランジスタ及び前記第１のトランジスタは同一の長さを有するように構成され、前記第１のアクティブトランジスタは前記第１のトランジスタよりも広くなるように構成され、前記クラスＡＢ増幅器の第２のアクティブトランジスタ及び前記第３のトランジスタは同一の長さを有するように構成され、前記第２のアクティブトランジスタは前記第３のトランジスタよりも広くなるように構成されている
請求項１３の方法。
【請求項１７】
前記第３のトランジスタのドレイン電圧を設定することは、
ダイオード結合された第４のトランジスタのソース電圧を前記第２のトランジスタのソースに結合させ、前記第４のトランジスタが前記第２のトランジスタにマッチしていることと、
前記第３のトランジスタのドレイン電圧を前記第４のトランジスタのドレイン電圧に結合させることと、
を備える請求項１２の方法。
【請求項１８】
前記第３のトランジスタのドレイン電圧を設定することは、
ネイティブ閾値の第４のトランジスタのドレイン電圧を前記第２のトランジスタのソースに結合させることと、
前記第４のトランジスタのゲートを前記コモンモード電圧にバイアスすることと、
前記第４のトランジスタのソース電圧を前記第３のトランジスタのドレイン電圧に結合させることと、
を備える請求項１２の方法。
【請求項１９】
補償キャパシタンスを前記第３のトランジスタのゲート電圧に結合させることをさらに備えた
請求項１８の方法。
【請求項２０】
前記第２のトランジスタのソース電圧を第４のトランジスタのドレインに結合させることと、
前記第４のトランジスタのソース電圧を第３のトランジスタのドレインに結合させることと、
前記第４のトランジスタのゲート電圧を第５のトランジスタのソース電圧に結合させ、前記第５のトランジスタは電流Ｉｂ４をサポートすることと、
前記第５のトランジスタのゲート電圧を、前記第４のトランジスタのソース電圧を前記コモンモード電圧に設定するために、前記コモンモード電圧にバイアスすることと、
をさらに備えた請求項１２の方法。
【請求項２１】
クラスＡＢ増幅器の第１のアクティブトランジスタに対する所望のバイアス電流の１／Ｊ（Ｊ＞１）の電流をサポートする第１のトランジスタに対する第１のバイアス電圧を発生する手段であって、前記第１のバイアス電圧が前記第１のアクティブトランジスタをバイアスするために与えられている手段と、
前記クラスＡＢ増幅器の第２のアクティブトランジスタに対する所望のバイアス電流の１／Ｋ（Ｋ＞１）の電流をサポートする第３のトランジスタに対する第２のバイアス電圧を発生する手段と、
前記第２のアクティブトランジスタに対する静止動作（quiescent operation）ドレイン電圧をレプリケートする（replicate）前記第３のトランジスタに対するドレイン電圧を設定する手段と、
を備えた装置。
【請求項２２】
前記第３のトランジスタに対するドレイン電圧を設定する手段は、等しい電流密度を有する第４及び第２のトランジスタを備えたソース結合されたペアを備え、前記第４のトランジスタはダイオード結合され、前記第４のトランジスタのドレインは前記第３のトランジスタのドレインに結合され、前記第２のトランジスタはコモンモード電圧によってバイアスされている
請求項２１の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電子回路の設計に関し、特にクラスＡＢ増幅器に対するバイアス回路の設計に関する。
【背景技術】
【０００２】
電子増幅器設計の技術において、クラスＡＢ増幅器は通常、低歪みで負荷に大電流を伝達するために用いられる。クラスＡＢ増幅器ステージは、入力信号の無い場合（すなわち、“静止（quiescent）”電流）の電流消費が、負荷に伝達されるピーク電流の小さなフラクション（small fraction）であるように、バイアスされる。例えば、オーディオアプリケーションに対する典型的なクラスＡＢ増幅器において、静止電流（quiescent current）はピーク電流の０．２％と低いかもしれない。静止電流は、それが増幅器に組み込まれるデバイスの全体的な電力消費に影響を与えるため、重要なパラメータである。
【０００３】
クラスＡＢ増幅器は、ノミナル（nominal）な条件下において低い静止電流を有するようにバイアスされる一方、静止電流は、プロセス、温度或いは供給電圧のようなパラメータがそれらのノミナルな値から逸脱するときに、大きく変動するかもしれない。上述したパラメータの変化に対して強固なクラスＡＢ増幅器のためのバイアス技術を提供することが望まれ、それによって広い範囲の動作条件にわたって増幅器に対する良好な電力効率及び線形性を維持することが望まれている。
【図面の簡単な説明】
【０００４】
【図１】図１は、クラスＡＢ増幅器を採用するシステムの例示的な実施形態を示している。
【図２】図２は、クラスＡＢ増幅器の例示的な実施形態を示している。
【図２Ａ】図２Ａは、クラスＡＢ増幅器の他の例示的な実施形態を示している。
【図３】図３は、ＮＭＯＳバイアス発生器の従来技術のインプリメンテーションを示している。
【図４】図４は、本開示に係るＮＭＯＳバイアス発生器の例示的な実施形態を示している。
【図５】図５は、本開示に係るＮＭＯＳバイアス発生器の他の例示的な実施形態を示している。
【図６】図６は、本開示に係る方法の例示的な実施形態を示している。
【図７】図７は、本開示に係るＮＭＯＳバイアス発生器の他の例示的な実施形態を示している。
【発明を実施するための形態】
【０００５】
本開示の種々の視点が、添付の図面を参照して、以下により詳細に説明される。本開示は、しかしながら、多くの異なった形態で実施されるかもしれず、本開示を通して表される特定の構成や機能に限定されるとして解釈されるべきではない。むしろ、これらの視点は、本開示が完全であり、本開示の範囲が当業者に十分に伝わるように、提供されている。ここでの教示に基づいて、当業者は、本開示の任意の他の視点から独立して或いは任意の他の視点に組み合わされてインプリメントされているかにかかわらず、本開示の範囲がここに開示された任意の視点をカバーすることを意図していることを認識すべきである。例えば、ここで明らかにされる任意の数の視点を用いて、装置がインプリメントされるかもしれず、方法が実施されるかもしれない。また、本開示の範囲は、ここで明らかにされる種々の視点に追加される或いは種々の視点以外の、他の構成、機能或いは構成及び機能を用いて実施されるような装置や方法をカバーすることを意図している。ここで開示される任意の視点は、クレームの１以上の要素によって実施されるかもしれないことを理解すべきである。
【０００６】
添付された図面に関連して以下に明らかにされる詳細な説明は、本発明の例示的な視点の説明として意図され、本発明が実現される唯一の例示的な視点を表すことは意図されていない。本説明を通して用いられる“例示的（exemplary）”なる語句は、“例（example）、例示（instance）、或いは例証（illustration）として仕える（serve）”ことを意味し、他の例示的な視点にわたって好ましい或いは効果的であるとして必ずしも解釈されるべきではない。詳細な説明は、本発明の例示的な視点の全体的な理解を与えることの目的のために特別な詳細を含んでいる。当業者にとって、本発明の例示的な視点がこれらの特別な詳細無しに実現されるかもしれないことは明らかであろう。いくつかの例において、公知の構成及びデバイスは、ここに表された例示的な視点の新規性を不明瞭にすることを避けるためにブロック図の形態で示される。
【０００７】
図１は、クラスＡＢ増幅器１００を採用するシステムの例示的な実施形態を示している。増幅器１００は、電圧増幅器であり、入力電圧Ｖｉｎを増幅して出力電圧Ｖｏｕｔを発生する。Ｖｏｕｔは、負荷１１０をドライブするために用いられるかもしれない。増幅器１００は、ポジティブ電源ＶＤＤ及びネガティブ電源ＶＳＳに結合されている。クラスＡＢ増幅器は、例えば、コンピュータ及び他の電子コンポーネント、オーディオ負荷、アンテナ等の無線周波数負荷、ツイストペア有線送信機、等を含む種々の負荷をドライブするために用いられるかもしれない。当業者は、ここで開示される技術が、任意のタイプの負荷をドライブするクラスＡＢ増幅器に容易に適用可能であることを理解するであろう。さらに、クラスＡＢ増幅器は、例えば演算増幅器（ｏｐ−ａｍｐ）の出力ステージのような広範な種々のアプリケーション用いられるかもしれない。そのような例示的な実施形態は、本開示の範囲内であると考えられる。
【０００８】
当業者は、クラスＡＢ増幅器が、クラスＡ増幅器の低歪み特性と、クラスＢ増幅器の高効率特性とを合わせたものであることを理解するであろう。特に、クラスＡＢ増幅器のアクティブトランジスタは、１つのトランジスタが正弦波サイクルの半分にわたって電流を流し、他のトランジスタが他の半分にわたって電流を流し、両トランジスタが２つの半サイクル間で遷移している最中の期間にオンを維持している、ようにバイアスされるかもしれない。
【０００９】
図２は、クラスＡＢ増幅器の例示的な実施形態２００を示している。図２において、ＰＭＯＳトランジスタ２０２は、コモンソース増幅器として構成され、そのゲートにクラスＡＢ増幅器の入力電圧Ｖｉｎを受ける。Ｖｉｎに比例する電流は、トランジスタ２０２の相互コンダクタンスを介してトランジスタ２０２のドレインで発生し、ドレイン電流は、ＰＭＯＳトランジスタ２０６のソース及びＮＭＯＳトランジスタ２０４のドレインに結合される。図２において、ＮＭＯＳトランジスタ２０４は、Ｍ１の幅対長さ（Ｗ／Ｌ）比を有している。
【００１０】
トランジスタ２０４及び２０６は、Ｖｉｎに比例した電圧Ｖ１及びＶ２を発生するように結合されている。Ｖ１及びＶ２は、それぞれトランジスタ２１０及び２１２に与えられ、それらは出力電圧Ｖｏｕｔを発生するためのプッシュプルペアを形成する。トランジスタ２１２は、Ｍ２のＷ／Ｌ比を有している。トランジスタ２０４は、ＮＭＯＳバイアス発生器２２０によって発生する電圧ＶＢ１によってバイアスされ、トランジスタ２０６は、ＰＭＯＳバイアス発生器２３０によって発生する電圧（図２ではラベルされていない）によってバイアスされる。
【００１１】
本明細書及びクレームにおいて、トランジスタ２０４又は２０６のいずれかは、“第１のアクティブトランジスタ”であるかもしれず、トランジスタ２１０又は２１２のいずれかは、“第２のアクティブトランジスタ”であるかもしれない。
【００１２】
代替的な例示的実施形態において、トランジスタ２０２、２１０、及び／又は２１２、及び／又は電流源２０８を形成するトランジスタは、追加のカスコードトランジスタを与えられてもよく、そのような構成は、ここで開示される技術をモディファイすることにより、当業者に容易に受け入れられるかもしれない。そのような代替的な例示的実施形態は、本開示の範囲内である。
【００１３】
図２Ａは、クラスＡＢ増幅器の代替的な例示的実施形態２００Ａを示している。図２及び２Ａにおいて同様にラベルされた要素は、特に言及しない限り、同様の機能を有している。図２Ａにおいて、バッファ増幅器２０１Ａは、トランジスタ２０２のゲートに与えられる前に入力電圧Ｖｉｎをバッファするために設けられている。ネガティブフィードバックを通して、増幅器２００Ａの出力電圧Ｖｏｕｔは、バッファ増幅器２０１Ａ及びクラスＡＢ増幅器２００の結合された帯域幅内で、入力電圧Ｖｉｎをトラック（track）するであろう。
【００１４】
例示的な実施形態２００及び２００Ａの両者において、トランジスタ２０４及び２０６をバイアスすることは、静止電流（quiescent current）及びクラスＡＢ増幅器の線形性に大きく影響する。特に、プロセス、供給電圧、及び温度によるバイアス電圧の変動は、静止電流を大きく変動させるかもしれず、それによってクラスＡＢ増幅器の効率或いは線形性を低下させるかもしれない。
【００１５】
図３は、ＮＭＯＳバイアス発生器２２０の従来技術のインプリメンテーション３００を示している。図３において、電流源３０６は、予め決められた電流Ｉ１を発生するように構成されている。電流Ｉ１は、直列のトランジスタ３０２及び３０４を通過する（或いは、直列のトランジスタ３０２及び３０４によってサポートされる）。トランジスタ３０２は、図２の第１のアクティブトランジスタ２０４のＷ／Ｌ比Ｍ１よりもｊ倍少ない（J times less than）Ｗ／Ｌ比を有し、その他はトランジスタ２０４の特性を複製する（replicate）ように設計されている。トランジスタ３０４は、図２の第２のアクティブトランジスタ２１２のＷ／Ｌ比Ｍ２よりもＫ倍少ない（K times less than）Ｗ／Ｌ比を有し、その他はトランジスタ２１２の特性を複製する（replicate）ように設計されている。
【００１６】
トランジスタ３０２及び３０４の両者とも、ダイオード接続され（diode-connected）、電流Ｉ１をサポートするように適切なゲート−ソース電圧ＶＧＳを発生する。示されたインプリメンテーションにおいて、トランジスタ３０２のゲート電圧は、トランジスタ２０４のゲートへのバイアス電圧ＶＢ１として与えられ、トランジスタ２０４内で概ねＪ＊Ｉ１の電流を発生する。トランジスタ２０４でのゲート−ソース電圧ドロップにより、トランジスタ２１２のゲート電圧Ｖ２は概ねＶＢ２、すなわちトランジスタ３０４のゲート電圧に対応し、トランジスタ２１２内で概ねＫ＊Ｉ１の電流を発生する。
【００１７】
従来技術のＮＭＯＳバイアス発生器３００の１つの制約は、バイアス発生器３００のバイアストランジスタ３０４がダイオード結合される一方、トランジスタ２１２がそうではないため、トランジスタ２１２のドレイン−ソース電圧（ＶＤＳ）を正確に説明できないことであることが、認識されるであろう。トランジスタ２１２のＶＤＳは、トランジスタ２１２が通常、クラスＡＢ増幅器アプリケーションに対して短い長さで設計され、それ故にそのバイアス電流がＶＤＳの変動に特に敏感であるかもしれないため、トランジスタ２１２によってサポートされる電流に大きく影響するかもしれないことが、認識されるであろう。
【００１８】
図４は、本開示に係るＮＭＯＳバイアス発生器２２０の例示的な実施形態４００を示している。図４において、電流源４０２は、予め決められた電流Ｉｂ１（ここでは、“第１の電流”とも呼ばれる）を発生するように構成される。電流Ｉｂ１は、ダイオード結合された（diode-coupled）トランジスタ４０６（ここでは、“第１のトランジスタ”とも呼ばれる）によってサポートされている。トランジスタ４０６は、図２の第１のアクティブトランジスタ２０４のＷ／Ｌ比Ｍ１よりもＪ倍小さい（J times less than）Ｗ／Ｌ比を有しているかもしれず、その他は第１のアクティブトランジスタ２０４の特性を複製する（replicate）するように設計されているかもしれない。トランジスタ４０６のゲート電圧は、第１のアクティブトランジスタ２０４のゲートへのバイアス電圧ＶＢ１として与えられるかもしれず、トランジスタ２０４内で概ねＪ＊Ｉｂ１の電流を発生するかもしれない。
【００１９】
図４において、トランジスタ４０６のソース電圧ＶＢ２は、トランジスタ４０８（ここでは、“第３のトランジスタ”とも呼ばれる）のゲートに結合されている。トランジスタ４０８は、図２の第２のアクティブトランジスタ２１２のＷ／Ｌ比Ｍ２よりもＫ倍小さい（K times less than）Ｗ／Ｌ比を有しているかもしれず、その他はトランジスタ２１２の特性を複製する（replicate）するように設計されているかもしれない。トランジスタ４０８のドレインは、ダイオード結合されたＰＭＯＳトランジスタ４１０（ここでは、“第４のトランジスタ”とも呼ばれる）のドレインに結合されている。図４に示された例示的な実施形態において、トランジスタ４１０は、クラスＡＢ増幅器に対する所望のコモンモード電圧ＶＣＭによってゲートがバイアスされるＰＭＯＳトランジスタ４１２（ここでは、“第２のトランジスタ”とも呼ばれる）も含むトランジスタペアの１つのトランジスタである。例示的な実施形態において、ＶＣＭは、１／２＊（ＶＤＤ−ＶＳＳ）に等しくなるように、すなわち電圧供給レール（voltage supply rail）間の差の半分であるように選択されるかもしれない。
【００２０】
トランジスタ４１０及び４１２は、予め決められた電流Ｉｂ３（ここでは、“第３の電流”とも呼ばれる）を発生するテール（tail）電流源４０４によってソースされる（sourced）。トランジスタ４１２のドレインは、予め決められた電流Ｉｂ２（ここでは、“第２の電流”とも呼ばれる）を発生するように構成された電流源４１４にさらに結合されている。トランジスタ４１２のドレインは、電圧ＶＢ２にも結合されている。ＮＭＯＳバイアス発生器４００の動作は、以下に詳細に説明される。
【００２１】
図４から、トランジスタ４１２によってサポートされる電流（ここでは、“第１の補助電流”とも呼ばれる）は、（Ｉｂ１−Ｉｂ２）として表現されるかもしれず、トランジスタ４１０及び４０８によってサポートされる電流（ここでは、“第２の補助電流”とも呼ばれる）は、（Ｉｂ３＋Ｉｂ１−Ｉｂ２）として表現されるかもしれない。これらの考察により、電圧ＶＢ２は、トランジスタ４０８が電流（Ｉｂ３＋Ｉｂ１−Ｉｂ２）を発生するために必要な値を呈するであろう。さらに、トランジスタ４１０及び４１２が同じ電流密度を有すると仮定すると、トランジスタ４１０のゲート（及びドレイン）電圧は概ねＶＣＭであり、トランジスタ４０８のドレイン電圧も概ねＶＣＭに設定されるであろう。ＶＣＭが、静止条件において図２のアクティブトランジスタ２１２のドレイン電圧に等しいことが期待されるので、トランジスタ４０８のドレイン−ソース電圧は、トランジスタ２１２の静止（quiescent）ドレイン−ソース電圧を効果的に複製している（replicate）ことが期待される。
【００２２】
例示的な実施形態において、図４のバイアス電流Ｉｂ１は、アクティブトランジスタ２０４を流れる所望の静止電流よりもＪ倍小さい（J times less than）ように選択されるかもしれない。さらに、Ｉｂ３及びＩｂ２は、（Ｉｂ３＋Ｉｂ１−Ｉｂ２）が第２のアクティブトランジスタ２１２を流れる所望の静止電流よりもＫ倍小さい（K times less than）ように選択されるかもしれない。例示的な実施形態において、Ｉｂ３及びＩｂ２は、４１０及び４１２の電流密度が等しくなるように選択される。
【００２３】
図５は、本開示に係るＮＭＯＳバイアス発生器２２０の代替的な例示的実施形態５００を示している。図５において、ネイティブ閾値ＮＭＯＳトランジスタ５０８（すなわち、ゼロに近い閾電圧Ｖｔを有するトランジスタ）が、ＶＣＭのゲートバイアス電圧とともに提供される。トランジスタ５０８は、トランジスタ５０６のドレイン電圧をＶＣＭに近くなるように設定する（例えば、ネイティブ閾値ＮＭＯＳトランジスタのゲートオーバードライブ電圧内に設定する）。上述したような回路の残り（the rest of the circuitry）の動作に起因して、電流（Ｉｂ３＋Ｉｂ１−Ｉｂ２）をサポートすることを要求されているトランジスタ５０６のゲートで電圧ＶＢ２が発生する。補償キャパシタ５１６（Ｃｃとも呼ばれる）が、トランジスタ５０６、５０８及び５１０によって形成されるフィードバックループの安定性を確保するために提供されるかもしれないことに留意されたい。
【００２４】
図６は、本開示に係る方法の例示的な実施形態６００を示している。方法６００は、説明目的のためにのみ示され、本開示の範囲を制限することを意味していない。
【００２５】
図６において、ブロック６１０では、ダイオード結合された第１のトランジスタが、第１の電流Ｉｂ１をサポートするためにバイアスされる。
【００２６】
ブロック６２０では、第１の電流Ｉｂ１が、第２の電流Ｉｂ２及び第１の補助電流に分割される（split）。
【００２７】
ブロック６４０では、第１の補助電流をサポートする第２のトランジスタのゲートが、コモンモード電圧を用いてバイアスされる。
【００２８】
ブロック６５０では、第２のトランジスタのソース電流が、第３の電流Ｉｂ３及び第２の補助電流に分割される。
【００２９】
ブロック６６０では、第２の補助電流をサポートする第３のトランジスタのゲート電圧が、第１のトランジスタのソース電圧に結合される。
【００３０】
ブロック６７０では、第３のトランジスタのドレイン電圧が、コモンモード電圧に設定される。
【００３１】
図７は、本開示に係るＮＭＯＳバイアス発生器２２０の代替的な例示的実施形態７００を示している。図７において、ＰＭＯＳトランジスタ７０７が、ＶＣＭのゲートバイアス電圧とともに提供されている。電流Ｉｂ４を発生するように構成された電流源７０３は、トランジスタ７０７のソースに結合されている。トランジスタ７０７のソース電圧は、ＮＭＯＳトランジスタ７０８のゲートに結合されている。例示的な実施形態において、電流Ｉｂ４及びトランジスタ７０７のＷ／Ｌ比は、トランジスタ７０７のＶＧＳがトランジスタ７０８のＶＧＳに粗く一致するように選択される。トランジスタ７０７のソースがトランジスタ７０８のゲートに結合されているので、トランジスタ７０８のソースはＶＣＭに粗く等しくなることが期待され、それ故にトランジスタ７０６のドレイン電圧をＶＣＭに設定することが期待される。
【００３２】
当業者は、ＮＭＯＳバイアス発生器２２０の例示的な実施形態４００、５００及び７００がここで説明されてきたが、同じ技術がＰＭＯＳバイアス発生器２３０の設計に容易に適用されるかもしれないことを認識するであろう。例えば、代替的な例示的実施形態は、バイアス回路４００、５００及び７００のＮＭＯＳデバイスの代わりにＰＭＯＳデバイスを容易に採用するかもしれず、その逆も同様である。そのような代替的な例示的実施形態は、本開示の範囲内であると考えられる。
【００３３】
当業者は、本開示の例示的な実施形態はＭＯＳトランジスタ（ＭＯＳＦＥＴ）について説明してきたが、本開示の技術はＭＯＳＦＥＴベースの設計に限定される必要はなく、バイポーラジャンクショントランジスタ（或いは、ＢＪＴ）及び／又は他の３端子トランスコンダクタンスデバイスを採用する代替的な例示的実施形態（図示せず）に容易に適用されるかもしれないことを、認識するであろう。例えば、例示的な実施形態（図示せず）において、ＢＪＴのコレクタ、ベース及びエミッタが、それぞれＭＯＳＦＥＴのドレイン、ゲート及びソースとして、任意のコンパレータがＭＯＳＦＥＴではなくＢＪＴを用いるかもしれない。或いは、ＢｉＣＭＯＳプロセスにおいて、ＣＭＯＳ及びバイポーラ構成／デバイスが、回路パフォーマンスを最大にするために用いられるかもしれない。さらに、特に言及しない限り、本明細書及びクレームにおいて、“ドレイン”、“ゲート”及び“ソース”は、ＭＯＳＦＥＴに関連付けられたコンベンショナルな意味を含み、ＢＪＴのような他の３端子トランスコンダクタンスデバイスの対応するノードについても同様に、その対応関係は回路設計の当業者にとっては明らかである。
【００３４】
本明細書及びクレームにおいて、あるエレメントが他のエレメントに“接続され（connected to）”或いは“結合され（coupled to）”として記述されているときには、他のエレメントに直接的に接続或いは結合されているかもしれないし、或いは介在するエレメントが存在しているかもしれない。対称的に、あるエレメントが他のエレメントに“直接的に接続され（directly connected to）”或いは“直接的に結合され（directly coupled to）”として記述されているときには、介在するエレメントは存在しない。
【００３５】
当業者は、情報及び信号は、任意の種々の異なるテクノロジー及びテクニックを使用して表されるかもしれないことを理解するであろう。例えば、上述の説明全体に亘って参照されるかもしれない、データ、インストラクション、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁気フィール又は磁気粒子、光学フィールド又は光学粒子、或いはそれらの任意の組合せにより表されるかもしれない。
【００３６】
当業者はさらに、ここで開示された例示的な視点に関連して説明された、種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせとしてインプリメントされるかもしれないことを理解するであろう。ハードウェア及びソフトウェアのこの交換可能性を明確に示すために、種々の例示的なコンポーネント、ブロック、モジュール、回路、及びステップが、一般的にそれらの機能性の観点から上述されてきた。そのような機能性がハードウェア或いはソフトウェアとしてインプリメントされるか否かは、システム全体に課される特別なアプリケーション及び設計の制約に依存する。当業者は、説明された機能性を特別なアプリケーションに対して種々の方法でインプリメントするかもしれないが、そのようなインプリメンテーションの決定は、本発明の例示的視点の範囲からの逸脱をもたらものとして解釈されるべきではない。
【００３７】
ここで開示された例示的な視点に関連して説明された、種々の例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、或いは他のプログラム可能な論理デバイス、ディスクリートゲート或いはトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはここで説明された機能を実行するために設計されたそれらの任意の組合せによって、インプリメント或いは実行されるかもしれない。汎用プロセッサは、マイクロプロセッサであってもよいが、プロセッサは、任意のコンベンショナルなプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシンであってもよい。プロセッサは、コンピューティングデバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと結合された１以上のマイクロプロセッサ、或いは任意の他のそのような構成、としてインプリメントされるかもしれない。
【００３８】
ここで開示された例示的な視点に関連して説明された方法或いはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュール、或いはそれら２つの組み合わせで実施されるかもしれない。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、エレクトリカリプログラマブルＲＯＭ（ＥＰＲＯＭ）、エレクトリカリイレーザブルプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、或いは公知の記憶媒体の任意の他の形態中に、存在するかもしれない。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出す或いは情報を書き込むようなプロセッサに結合されている。或いは、記憶媒体は、プロセッサと一体であってもよい。プロセッサ及び記憶媒体は、ＡＳＩＣ内に存在してもよい。ＡＳＩＣは、ユーザーターミナル内に存在してもよい。或いは、プロセッサ及び記憶媒体は、ユーザーターミナル内のディスクリートコンポーネントとして存在してもよい。
【００３９】
１以上の例示的な視点において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組み合わせでインプリメントされるかもしれない。ソフトウェアでインプリメントされる場合には、機能はコンピュータ可読媒体上の１以上の命令又はコードとして、記憶又は伝達されるかもしれない。コンピュータ可読媒体は、コンピュータ記憶媒体と、１つの場所から別の場所へのコンピュータプログラムの伝送を容易にする任意の媒体を含む通信媒体の、双方を含む。記憶媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体であるかもしれない。限定としてではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、或いは他の光学ディスクストレージ、磁気ディスクストレージ、或いは他の磁気ストレージデバイス、或いは、命令及びデータ構造の形態の所望のプログラムコードを搬送又は記憶するために使用されることができ、コンピュータによってアクセスされることができる任意の他の媒体、を備えることができる。また、任意の接続は、適切にコンピュータ可読媒体と呼ばれる。例えば、ソフトウェアが、ウェブサイト、サーバ、或いは、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は、赤外線、無線及びマイクロ波のような無線技術を使用する他のリモートソースから伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は、赤外線、無線及びマイクロ波のような無線技術は、媒体の定義に含まれる。ここで使用される、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイ・ディスクを含み、ディスク（disk）は通常、データを磁気的に再生するが、ディスク（disc）は、データをレーザによって光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲に含まれるべきである。
【００４０】
開示された例示的な視点の前述の説明は、当業者が本発明を作成する又は利用することを可能にするために提供される。これらの例示的な視点への種々の変更は、当業者には容易に明らかであり、ここで規定された包括的な原理は、本発明の精神及び範囲から逸脱することなく、他の例示的な視点に適用されることが可能である。それ故、本開示は、ここで示される例示的な視点に限定されることは意図されておらず、ここで開示された原理及び新規性と矛盾することなく、最も広い範囲を認容されるべきである。
以下、本願出願時の発明を付記する。
［付記１］
第１の電流Ｉｂ１をサポートするダイオード結合された第１のトランジスタであって、前記第１の電流Ｉｂ１が第２の電流Ｉｂ２及び第１の補助電流にさらに分割される第１のトランジスタと、
前記第１の補助電流をサポートする第２のトランジスタであって、ゲートがコモンモード電圧によってバイアスされ、ソース電流が第３の電流Ｉｂ３及び第２の補助電流にさらに分割される第２のトランジスタと、
前記第２の補助電流をサポートする第３のトランジスタであって、ゲートが前記第１のトランジスタのソースに結合され、ドレイン電圧が前記コモンモード電圧に設定される第３のトランジスタと、
を備えた装置。
［付記２］
第１及び第２のアクティブトランジスタを備えたクラスＡＢ増幅器をさらに備え、前記クラスＡＢ増幅器をバイアスするために前記第１のトランジスタのゲートが前記第１のアクティブトランジスタのゲートに結合されている
付記１の装置。
［付記３］
前記クラスＡＢ増幅器の前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＮＭＯＳトランジスタを備え、前記第２のトランジスタはＰＭＯＳトランジスタを備える
付記２の装置。
［付記４］
前記クラスＡＢ増幅器の前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＰＭＯＳトランジスタを備え、前記第２のトランジスタはＮＭＯＳトランジスタを備える
付記２の装置。
［付記５］
前記第１のアクティブトランジスタ及び前記第１のトランジスタは同一の長さを有するように構成され、前記第１のアクティブトランジスタは前記第１のトランジスタよりも広くなるように構成され、前記クラスＡＢ増幅器の第２のアクティブトランジスタ及び前記第３のトランジスタは同一の長さを有するように構成され、前記第２のアクティブトランジスタは前記第３のトランジスタよりも広くなるように構成されている
付記２の装置。
［付記６］
前記第３のトランジスタのドレイン電圧を設定するために前記第２のトランジスタのソースを前記第３のトランジスタのドレインに結合させるダイオード結合された第４のトランジスタをさらに備え、前記第４のトランジスタは前記第２のトランジスタと同じ電流密度を有している
付記１の装置。
［付記７］
前記第２のトランジスタのソースを前記第３のトランジスタのドレインに結合させるネイティブ閾値トランジスタをさらに備え、前記ネイティブ閾値トランジスタのゲートは前記第３のトランジスタのドレイン電圧を設定するために前記コモンモード電圧にバイアスされている
付記１の装置。
［付記８］
前記第３のトランジスタのゲートに結合された補償キャパシタをさらに備えた
付記７の装置。
［付記９］
第４のトランジスタ及び第５のトランジスタをさらに備え、前記第４のトランジスタは前記第２のトランジスタのソースを前記第３のトランジスタのドレインに結合させ、前記第５のトランジスタは電流Ｉｂ４をサポートし、前記第４のトランジスタのゲートは前記第５のトランジスタのソースに結合され、前記第５のトランジスタのゲートは前記第４のトランジスタのソース電圧を前記コモンモード電圧に設定するために前記コモンモード電圧にバイアスされる
付記１の装置。
［付記１０］
前記装置は、オーディオ増幅器を備える
付記１の装置。
［付記１１］
前記装置は、演算増幅器を備える
付記１の装置。
［付記１２］
第１の電流Ｉｂ１をサポートするためにダイオード結合された第１のトランジスタをバイアスすることと、
前記第１の電流Ｉｂ１を第２の電流Ｉｂ２及び第１の補助電流に分割することと、
前記第１の補助電流をサポートする第２のトランジスタのゲートをコモンモード電圧を用いてバイアスすることと、
前記第２のトランジスタのソース電流を第３の電流Ｉｂ３及び第２の補助電流に分割することと、
前記第２の補助電流をサポートする第３のトランジスタのゲート電圧を前記第１のトランジスタのソース電圧に結合させることと、
前記第３のトランジスタのドレイン電圧を前記コモンモード電圧に設定することと、
を備えた方法。
［付記１３］
前記第１のトランジスタのゲート電圧をクラスＡＢ増幅器の第１のアクティブトランジスタのゲート電圧に結合させることをさらに備えた
付記１２の方法。
［付記１４］
前記クラスＡＢ増幅器は第１及び第２のアクティブトランジスタを備え、前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＮＭＯＳトランジスタを備え、前記第２のトランジスタはＰＭＯＳトランジスタを備える
付記１３の方法。
［付記１５］
前記クラスＡＢ増幅器は第１及び第２のアクティブトランジスタを備え、前記第１及び第２のアクティブトランジスタ並びに前記第１及び第３のトランジスタはＰＭＯＳトランジスタを備え、前記第２のトランジスタはＮＭＯＳトランジスタを備える
付記１３の方法。
［付記１６］
前記第１のアクティブトランジスタ及び前記第１のトランジスタは同一の長さを有するように構成され、前記第１のアクティブトランジスタは前記第１のトランジスタよりも広くなるように構成され、前記クラスＡＢ増幅器の第２のアクティブトランジスタ及び前記第３のトランジスタは同一の長さを有するように構成され、前記第２のアクティブトランジスタは前記第３のトランジスタよりも広くなるように構成されている
付記１３の方法。
［付記１７］
前記第３のトランジスタのドレイン電圧を設定することは、
ダイオード結合された第４のトランジスタのソース電圧を前記第２のトランジスタのソースに結合させ、前記第４のトランジスタが前記第２のトランジスタにマッチしていることと、
前記第３のトランジスタのドレイン電圧を前記第４のトランジスタのドレイン電圧に結合させることと、
を備える付記１２の方法。
［付記１８］
前記第３のトランジスタのドレイン電圧を設定することは、
ネイティブ閾値の第４のトランジスタのドレイン電圧を前記第２のトランジスタのソースに結合させることと、
前記第４のトランジスタのゲートを前記コモンモード電圧にバイアスすることと、
前記第４のトランジスタのソース電圧を前記第３のトランジスタのドレイン電圧に結合させることと、
を備える付記１２の方法。
［付記１９］
補償キャパシタンスを前記第３のトランジスタのゲート電圧に結合させることをさらに備えた
付記１８の方法。
［付記２０］
前記第２のトランジスタのソース電圧を第４のトランジスタのドレインに結合させることと、
前記第４のトランジスタのソース電圧を第３のトランジスタのドレインに結合させることと、
前記第４のトランジスタのゲート電圧を第５のトランジスタのソース電圧に結合させ、前記第５のトランジスタは電流Ｉｂ４をサポートすることと、
前記第５のトランジスタのゲート電圧を、前記第４のトランジスタのソース電圧を前記コモンモード電圧に設定するために、前記コモンモード電圧にバイアスすることと、
をさらに備えた付記１２の方法。
［付記２１］
クラスＡＢ増幅器の第１のアクティブトランジスタに対する所望のバイアス電流のフラクション（fraction）をサポートする第１のトランジスタに対する第１のバイアス電圧を発生する手段であって、前記第１のバイアス電圧が前記第１のアクティブトランジスタをバイアスするために与えられている手段と、
前記クラスＡＢ増幅器の第２のアクティブトランジスタに対する所望のバイアス電流のフラクションをサポートする第３のトランジスタに対する第２のバイアス電圧を発生する手段と、
前記第２のアクティブトランジスタに対する静止動作（quiescent operation）ドレイン電圧をレプリケートする（replicate）前記第３のトランジスタに対するドレイン電圧を設定する手段と、
を備えた装置。
［付記２２］
前記第３のトランジスタに対するドレイン電圧を設定する手段は、等しい電流密度を有する第４及び第２のトランジスタを備えたソース結合されたペアを備え、前記第４のトランジスタはダイオード結合され、前記第４のトランジスタのドレインは前記第３のトランジスタのドレインに結合され、前記第２のトランジスタはコモンモード電圧によってバイアスされている
付記２１の装置。
【図１】
0005415623.tif 000002
【図２】
0005415623.tif 000003
【図２Ａ】
0005415623.tif 000004
【図３】
0005415623.tif 000005
【図４】
0005415623.tif 000006
【図５】
0005415623.tif 000007
【図６】
0005415623.tif 000008
【図７】
0005415623.tif 000009