(57)【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、第１および第２制御信号端子と、ブートストラップ容量を含み、第１制御信号端子および出力端子に接続される第１出力部と、第１電源および出力端子に接続される第２出力部と、上記入力端子および第２電源に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２制御信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部と、上記第１出力部を制御する第１初期化部と、上記第１入力部を制御する第２初期化部と、ディスチャージ部および第２出力部を制御する第３初期化部とを備えるフリップフロップ。
【請求項２】
上記第１初期化部は、第１出力部と第２電源とを電気的に接続あるいは切り離し、第２初期化部は、第１入力部と第２電源とを電気的に接続あるいは切り離し、第３初期化部は、ディスチャージ部および第２出力部それぞれと第２電源とを電気的に接続あるいは切り離す請求項１記載のフリップフロップ。
【請求項３】
上記第２初期化部はさらに、第３初期化部、リセット部およびディスチャージ部それぞれと第２出力部とを接続あるいは切り離す請求項１記載のフリップフロップ。
【請求項４】
上記第１初期化部はさらに、第２出力部を制御する請求項１記載のフリップフロップ。
【請求項５】
出力端子に接続され、第２出力部を制御する帰還部を備える請求項１記載のフリップフロップ。
【請求項６】
第１入力部と第１出力部とが中継部を介して接続されている請求項１記載のフリップフロップ。
【請求項７】
第１出力部に第１トランジスタを、第２出力部に第２トランジスタを、第１入力部に第３トランジスタを、ディスチャージ部に第４トランジスタを、第２入力部に第５トランジスタを、リセット部に第６トランジスタを、第１初期化部に第７トランジスタを、第２初期化部に第８トランジスタを、第３初期化部に第９トランジスタを備え、
第１〜第９トランジスタがすべて同一導電型である請求項１記載のフリップフロップ。
【請求項８】
第１〜第３初期化端子と第１〜第３ノードとをさらに備え、
第１トランジスタは、一方の導通電極が第１制御信号端子に接続され、かつ制御端子と他方の導通電極とが上記ブートストラップ容量を介して接続され、かつ上記他方の導通電極が、出力端子に接続されるとともに、第２トランジスタを介して第１電源に接続され、
第３および第５トランジスタの制御端子が入力端子に接続され、第６トランジスタの制御端子が第２制御信号端子に接続され、第７トランジスタの制御端子が第１初期化端子に接続され、第８トランジスタの制御端子が第２初期化端子に接続され、第９トランジスタの制御端子が第３初期化端子に接続され、
第１ノードが、第３トランジスタの一方の導通電極に、直接あるいは抵抗を介して接続され、かつ第４トランジスタを介して第１電源に接続され、
第３トランジスタの他方の導通電極が、第８トランジスタを介して第２電源に接続され、
第２ノードが第２トランジスタの制御端子に接続されるとともに、第５トランジスタを介して第１電源に接続され、
第３ノードが、第４トランジスタの制御端子に接続され、かつ第９トランジスタを介して第２電源に接続され、かつ上記抵抗とは別の抵抗および第６トランジスタを介して第２電源に接続されている請求項７記載のフリップフロップ。
【請求項９】
第２初期化部に、制御端子が第２初期化端子に接続された第１０トランジスタを備え、
上記第２ノードが、第１０トランジスタを介して第３ノードに接続されている請求項８記載のフリップフロップ。
【請求項１０】
第１初期化部に、制御端子が第１初期化端子に接続された第１１トランジスタを備え、
上記第２ノードが、第１１トランジスタを介して第１電源に接続されている請求項８記載のフリップフロップ。
【請求項１１】
制御端子が出力端子に接続された第１２トランジスタを備え、
上記第２ノードが、第１２トランジスタを介して第１電源に接続されている請求項８記載のフリップフロップ。
【請求項１２】
制御端子が第２電源に接続された第１３トランジスタを備え、
上記第１ノードが、第１３トランジスタを介して第１トランジスタの制御端子に接続されている請求項８記載のフリップフロップ。
【請求項１３】
上記各抵抗の構成材料が、各トランジスタのチャネル構成材料と同一である請求項８記載のフリップフロップ。
【請求項１４】
上記第１出力部に第１トランジスタを備え、上記ブートストラップ容量は第１トランジスタの寄生容量である請求項１記載のフリップフロップ。
【請求項１５】
請求項１〜１３記載のいずれか１項に記載のフリップフロップを各段に備えるシフトレジスタ。
【請求項１６】
自段のフリップフロップの第２制御信号端子が、次段のフリップフロップの出力端子に接続されている請求項１５記載のシフトレジスタ。
【請求項１７】
請求項１〜１３記載のいずれか１項に記載のフリップフロップを各段に含むシフトレジスタを備え、
シフトレジスタ各段のフリップフロップの第１および２制御信号端子に、互いにアクティブ期間が重ならないクロック信号が供給されるドライバ回路。
【請求項１８】
請求項８記載のフリップフロップを各段に含むシフトレジスタを備え、
該シフトレジスタの各段のフリップフロップには、第１初期化端子に第１初期化信号が入力され、第２初期化端子に第２初期化信号が入力され、第３初期化端子に第３初期化信号が入力されるドライバ回路。
【請求項１９】
上記第１初期化信号の反転信号が第２初期化信号であり、
上記第３初期化信号は、上記第１初期化信号がアクティブから非アクティブとなるタイミングでアクティブとなっており、このタイミングの後に非アクティブとなる請求項１８記載のドライバ回路。
【請求項２０】
上記第３初期化信号は、シフト開始タイミングを規定するスタートパルスがアクティブとなるのに同期して非アクティブとなる請求項１９記載のドライバ回路。
【請求項２１】
請求項１〜１４記載のいずれか１項に記載のフリップフロップを備えるドライバ回路。
【請求項２２】
請求項１〜１４記載のいずれか１項に記載のフリップフロップを備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示装置のドライバ回路に設けられるフリップフロップに関する。
【背景技術】
【０００２】
特許文献１にはドライバ回路のシフトレジスタの各段に設けられるフリップフロップの構成（図１９参照）およびその駆動方法（図２０）が開示されている。このフリップフロップでは、図２０に示すように、シフトレジスタの各段の出力をアクティブとする（以下、これを全ＯＮ動作と称する）期間ｔａに、ＡＯＮ信号をＨｉｇｈ（アクティブ）、ＡＯＮＢ信号をＬｏｗ（アクティブ）、ＣＫ１・ＣＫ２をＨｉｇｈとし、全ＯＮ動作終了後の期間ｔｂに、第１初期化信号ＡＯＮ信号をＬｏｗ（非アクティブ）、第２初期化信号ＡＯＮＢ信号をＨｉｇｈ（非アクティブ）、第１および第２クロック信号ＣＫ１・ＣＫ２をＨｉｇｈとし、期間ｔｂに続く期間ｔｃでは、ＡＯＮ信号をＬｏｗ（非アクティブ）、ＡＯＮＢ信号をＨｉｇｈ（非アクティブ）、ＣＫ１・ＣＫ２をＬｏｗとして通常動作に移行する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際特許公報  ＷＯ２００９−３４７４９（国際公開日  ２００９年３月１９日）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら上記フリップフロップでは、期間ｔａ（全ＯＮ動作期間）およびｔｂ（全ＯＮ動作直後の期間）において図２０のように第１および第２クロック信号ＣＫ１・ＣＫ２を制御する必要があるという問題があった。【０００５】
本発明は、クロック信号に関係なく全ＯＮ動作が可能なシフトレジスタを実現するためのフリップフロップを提供する。
【課題を解決するための手段】
【０００６】
本フリップフロップは、入力端子と、出力端子と、第１および第２制御信号端子と、ブートストラップ容量を含み、第１制御信号端子および出力端子に接続される第１出力部と、第１電源（入力端子が非アクティブのときの電位に対応する電源）および出力端子に接続される第２出力部と、上記入力端子および第２電源（入力端子がアクティブのときの電位に対応する電源）に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２制御信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを備えたフリップフロップであって、上記第１出力部を制御する第１初期化部と、上記第１入力部を制御する第２初期化部と、ディスチャージ部および第２出力部を制御する第３初期化部とを備える（第１初期化部は出力端子の電位を制御するともいえる）。【０００７】
本フリップフロップによれば、全ＯＮ動作の間は、第１および第２初期化部によって出力端子をアクティブとし、全ＯＮ動作終了後は、第２および第３初期化部によって出力を非アクティブとすることができる。したがって、本フリップフロップを用いたシフトレジスタでは、第１および第２制御信号端子に入力される信号（例えば、クロック信号）に関係なく全ＯＮ動作が可能となる。【０００８】
本フリップフロップは、第１初期化部は、第１出力部と第２電源とを電気的に接続あるいは切り離し、第２初期化部は、第１入力部と第２電源とを電気的に接続あるいは切り離し、第３初期化部は、ディスチャージ部および第２出力部それぞれと第２電源とを電気的に接続あるいは切り離す構成とすることもできる。【０００９】
本フリップフロップは、上記第２初期化部はさらに、第３初期化部、リセット部およびディスチャージ部それぞれと第２出力部とを接続あるいは切り離す構成とすることもできる。【００１０】
本フリップフロップは、第１初期化部はさらに、上記第２出力部を制御する構成とすることもできる。【００１１】
本フリップフロップは、出力端子に接続され、第２出力部を制御する帰還部を備える構成とすることもできる。【００１２】
本フリップフロップは、第１入力部と第１出力部とが中継部を介して接続されている構成とすることもできる。【００１３】
本フリップフロップは、第１出力部に第１トランジスタを、第２出力部に第２トランジスタを、第１入力部に第３トランジスタを、ディスチャージ部に第４トランジスタを、第２入力部に第５トランジスタを、リセット部に第６トランジスタを、第１初期化部に第７トランジスタを、第２初期化部に第８トランジスタを、第３初期化部に第９トランジスタを備え、第１〜第９トランジスタがすべて同一導電型である構成とすることもできる。【００１４】
本フリップフロップは、第１〜第３初期化端子と第１〜第３ノードとをさらに備え、第１トランジスタは、一方の導通電極が第１制御信号端子に接続され、かつ制御端子と他方の導通電極とが上記ブートストラップ容量を介して接続され、かつ上記他方の導通電極が、出力端子に接続されるとともに、第２トランジスタを介して第１電源に接続され、第３および第５トランジスタの制御端子が入力端子に接続され、第６トランジスタの制御端子が第２制御信号端子に接続され、第７トランジスタの制御端子が第１初期化端子に接続され、第８トランジスタの制御端子が第２初期化端子に接続され、第９トランジスタの制御端子が第３初期化端子に接続され、第１ノードが、第３トランジスタの一方の導通電極に、直接あるいは抵抗を介して接続され、かつ第４トランジスタを介して第１電源に接続され、
第３トランジスタの他方の導通電極が、第８トランジスタを介して第２電源に接続され、
第２ノードが第２トランジスタの制御端子に接続されるとともに、第５トランジスタを介して第１電源に接続され、第３ノードが、第４トランジスタの制御端子に接続され、かつ第９トランジスタを介して第２電源に接続され、かつ上記抵抗とは別の抵抗および第６トランジスタを介して第２電源に接続されている構成とすることもできる。【００１５】
本フリップフロップは、第２初期化部に、制御端子が第２初期化端子に接続された第１０トランジスタを備え、上記第２ノードが、第１０トランジスタを介して第３ノードに接続されている構成とすることもできる。【００１６】
本フリップフロップは、第１初期化部に、制御端子が第１初期化端子に接続された第１１トランジスタを備え、上記第２ノードが、第１１トランジスタを介して第１電源に接続されている構成とすることもできる。【００１７】
本フリップフロップは、制御端子が出力端子に接続された第１２トランジスタを備え、上記第２ノードが、第１２トランジスタを介して第１電源に接続されている構成とすることもできる。【００１８】
本フリップフロップは、制御端子が第２電源に接続された第１３トランジスタを備え、上記第１ノードが、第１３トランジスタを介して第１トランジスタの制御端子に接続されている構成とすることもできる。【００１９】
本フリップフロップは、上記各抵抗の構成材料が、各トランジスタのチャネル構成材料と同一である構成とすることもできる。【００２０】
本フリップフロップは、上記第１出力部に第１トランジスタを備え、上記ブートストラップ容量は第１トランジスタの寄生容量である構成とすることもできる。【００２１】
本シフトレジスタは、上記フリップフロップを各段に備える。【００２２】
本シフトレジスタは、自段のフリップフロップの第２制御信号端子が、次段のフリップフロップの出力端子に接続されている構成とすることもできる。【００２３】
本ドライバ回路は、上記フリップフロップを各段に含むシフトレジスタを備え、シフトレジスタ各段のフリップフロップの第１および２制御信号端子に、互いにアクティブ期間が重ならないクロック信号が供給される。【００２４】
本ドライバ回路は、上記フリップフロップを各段に含むシフトレジスタを備え、該シフトレジスタの各段のフリップフロップには、第１初期化端子に第１初期化信号が入力され、第２初期化端子に第２初期化信号が入力され、第３初期化端子に第３初期化信号が入力される。【００２５】
本ドライバ回路は、上記第１初期化信号の反転信号が第２初期化信号であり、上記第３初期化信号は、上記第１初期化信号がアクティブから非アクティブとなるタイミングでアクティブとなっており、このタイミングの後に非アクティブとなる構成とすることもできる。【００２６】
本ドライバ回路は、上記第３初期化信号は、シフト開始タイミングを規定するスタートパルスがアクティブとなるのに同期して非アクティブとなる構成とすることもできる。【００２７】
本表示装置は、上記フリップフロップを備える。
【発明の効果】
【００２８】
以上のように、本発明によれば、クロック信号に関係なく全ＯＮ動作が可能なシフトレジスタを実現することができる。
【図面の簡単な説明】
【００２９】
【図１】フリップフロップの構成を示す回路図である。
【図２】本液晶表示装置の構成を示すブロック図である。
【図３】本シフトレジスタの構成例を示す回路図である。
【図４】図３のシフトレジスタの動作を示すタイミングチャートである。
【図５】第１〜第３初期化信号の説明図である。
【図６】本液晶表示装置のドライバに用いられるインバータ回路の回路図である。
【図７】本液晶表示装置のドライバに用いられる信号処理回路の回路図である。
【図８】図１のフリップフロップのレイアウト例である。
【図９】図１のフリップフロップのレイアウト例である。
【図１０】図６のインバータ回路のレイアウト例である。
【図１１】図１に示すフリップフロップの変形例である。
【図１２】図１に示すフリップフロップの別の変形例である。
【図１３】図１２のフリップフロップに入力する第１〜第３初期化信号のタイミングチャートである。
【図１４】図１に示すフリップフロップのさらに別の変形例である。
【図１５】図１に示すフリップフロップのさらに別の変形例である。
【図１６】図１に示すフリップフロップのさらに別の変形例である。
【図１７】図１５のフリップフロップを備えたシフトレジスタ（双方向シフト）の構成例を示す回路図である。
【図１８】図１６のシフトレジスタに用いられるシフト方向決定回路の一例である。
【図１９】従来のフリップフロップの構成である。
【図２０】図１９に示す従来のシフトレジスタの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３０】
本発明の実施の形態を図１〜図１８に基づいて説明すれば以下のとおりである。
【００３１】
図２は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図２の液晶表示装置は、表示コントローラと、ゲートドライバＧＤと、ソースドライバＳＤと、液晶パネルＬＣＰと、バックライトＢＬ（光透過型の場合）とを備える。表示コントローラは、ゲートドライバＧＤおよびソースドライバＳＤを制御し、例えばゲートドライバＧＤには、第１および第２クロック信号（ＣＫ１信号・ＣＫ２信号）、ゲートスタートパルス信号（ＧＳＰ信号）、第１初期化信号（ＩＮＩＴ信号）、第２初期化信号（ＩＮＩＴＢ信号）、および第３初期化信号（ＩＮＩＴＫＥＥＰ信号）を供給する。ゲートドライバＧＤは液晶パネルＬＣＰの走査信号線Ｇ１〜Ｇｎを駆動し、ソースドライバＳＤは液晶パネルＬＣＰのデータ信号線Ｓ１〜Ｓｎを駆動する。ゲートドライバＧＤおよびソースドライバＳＤは液晶パネルＬＣＰとモノリシックに形成されていてもよい。
【００３２】
ゲートドライバＧＤは図３に示すシフトレジスタを備える。図３のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子（ＩＮ端子）と、出力端子（ＯＵＴ端子）と、第１および第２クロック信号端子（第１および第２制御信号端子）ＣＫＡ・ＣＫＢと、第１初期化端子（ＩＮＩＴ端子）と、第２初期化端子（ＩＮＩＴＢ端子）と、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）と、バックイン端子（ＢＩＮ端子）とを備える。
【００３３】
ここで、奇数段のフリップフロップ（ＦＦ１・ＦＦ３等）では、ＣＫＡ端子にＣＫ１信号が供給され、ＣＫＢ端子にＣＫ２信号が供給され、偶数段のフリップフロップ（ＦＦ２・ＦＦｎ等）では、ＣＫＡ端子にＣＫ２信号が供給され、ＣＫＢ端子にＣＫ１信号が供給される。また、各段のフリップフロップ（ＦＦ１〜ＦＦｎ）に、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号が供給される。また、自段のＩＮ端子が前段のＯＵＴ端子に接続されるとともに、自段のＢＩＮ端子が次段のＯＵＴ端子に接続される。なお、ＣＫ１信号およびＣＫ２信号は、互いにアクティブ期間（Ｈｉｇｈ期間）が重ならないような２つのクロック信号である。
【００３４】
図３のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図１に示す。図１のフリップフロップは、ＩＮ端子と、ＯＵＴ端子と、ＣＫＡ・ＣＫＢ端子と、ブートストラップ容量Ｃｖを含み、ＣＫＡ端子およびＯＵＴ端子に接続される第１出力部ＦＯと、第１電源ＶＳＳ（低電位側電源）およびＯＵＴ端子に接続される第２出力部ＳＯと、ＩＮ端子および第２電源ＶＤＤ（高電位側電源）に接続され、ブートストラップ容量Ｃｖをチャージする第１入力部ＦＩと、ブートストラップ容量Ｃｖをディスチャージするディスチャージ部ＤＣと、ＩＮ端子および第１電源ＶＳＳに接続され、第２出力部に接続された第２入力部ＳＩと、ＣＫＢ端子に接続され、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御するリセット部ＲＳと、第１出力部ＦＯを制御する第１初期化部ＦＴと、第１入力部ＦＩを制御する第２初期化部ＳＤと、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御する第３初期化部ＴＤと、ＯＵＴ端子に接続され、第２出力部ＳＯを制御する帰還部ＦＢと、第１入力部ＦＩと第１出力部ＦＯとを中継する中継部ＲＣと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部ＳＣとを備える。
【００３５】
より具体的には、本フリップフロップは、第１出力部ＦＯにトランジスタＴｒ１（第１トランジスタ）およびブートストラップ容量Ｃｖを、第２出力部ＳＯに第２トランジスタＴｒ２（第２トランジスタ）を、第１入力部ＦＩにトランジスタＴｒ３（第３トランジスタ）および抵抗Ｒｉを、ディスチャージ部ＤＣにトランジスタＴｒ４（第４トランジスタ）を、第２入力部ＳＩにトランジスタＴｒ５（第５トランジスタ）を、リセット部ＲＳにトランジスタＴｒ６（第６トランジスタ）および抵抗Ｒｒを、第１初期化部ＦＴにトランジスタＴｒ７（第７トランジスタ）およびトランジスタＴｒ１１（第１１トランジスタ）を、第２初期化部にトランジスタＴｒ８（第８トランジスタ）およびトランジスタＴｒ１０（第１０トランジスタ）を、第３初期化部にＴｒ９（第９トランジスタ）を、帰還部ＦＢにトランジスタＴｒ１２（第１２トランジスタ）を、中継部ＲＣにトランジスタＴｒ１３（第１３トランジスタ）を、誤動作防止部ＳＣにトランジスタＴｒ１４・１５を含んでいる。なお、Ｔｒ１〜１５はすべて同一導電型（ｎチャネル型）である。
【００３６】
さらに、Ｔｒ１は、ドレイン電極がＣＫＡ端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Ｃｖを介して接続され、かつ上記ソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２を介してＶＳＳに接続されている。
【００３７】
また、Ｔｒ３、Ｔｒ５およびＴｒ１４のゲート端子がＩＮ端子に接続され、Ｔｒ６のゲート端子がＣＫＢ端子に接続され、Ｔｒ７およびＴｒ１１のゲート端子がＩＮＩＴ端子に接続され、Ｔｒ８およびＴｒ１０のゲート端子がＩＮＩＴＢ端子に接続され、Ｔｒ９のゲート端子がＩＮＩＴＫＥＥＰ端子に接続され、Ｔｒ１３のゲート端子がＶＤＤに接続され、Ｔｒ１５のゲート端子がＢＩＮ端子に接続されている。
【００３８】
さらに、Ｔｒ１のゲートに接続する第１ノードＮａが、Ｔｒ１３を介して抵抗Ｒｉの一端に接続されるとともに、Ｔｒ４を介してＶＳＳに接続されている。抵抗Ｒｉの他端は、Ｔｒ３およびＴｒ８を介してＶＤＤに接続されている（ただし、Ｔｒ３は抵抗Ｒｉ側でＴｒ８はＶＤＤ側）。
【００３９】
さらに、Ｔｒ２のゲート端子に接続する第２ノードＮｂが、Ｔｒ５を介してＶＳＳに接続され、かつＴｒ１１を介してＶＳＳに接続されるとともに、Ｔｒ１２を介してＶＳＳに接続されている。また、Ｔｒ４のゲート端子に接続する第３ノードＮｃが、Ｔｒ９を介してＶＤＤに接続され、かつ抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続され（ただし、抵抗Ｒｒは第３ノードＮｃ側でＴｒ６はＶＤＤ側）、第２ノードＮｂおよび第３ノードＮｃが、Ｔｒ１０を介して接続されている。また、第３ノードＮｃが、Ｔｒ１５・１４を介してＶＤＤに接続されている（ただし、Ｔｒ１５が第３ノードＮｃ側でＴｒ１４はＶＤＤ側）。
【００４０】
本シフトレジスタの動作を図４に示す。全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯも非アクティブとなる（Ｔｒ１１がＯＮ、Ｔｒ２がＯＦＦするため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力される。なお、本構成では全ＯＮ期間中に第２ノードがＶＳＳ、第３ノードがＶＤＤとなるので、ＩＮＩＴＢ信号によってＴｒ１０をＯＦＦすることで、両ノードを遮断している。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
【００４１】
通常駆動時の動作は以下のとおりである。通常駆動時には、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となる。なお、ＩＮＩＴＫＥＥＰ信号は、ＧＳＰ信号のアクティブ化に同期して非アクティブ（Ｌｏｗ）となる（Ｔｒ８・Ｔｒ１０はＯＮ、Ｔｒ７・Ｔｒ９はＯＦＦ）。
【００４２】
例えば１段目のフリップフロップＦＦ１（図３参照）では、ＩＮ端子がアクティブになる（ＧＳＰ信号がアクティブとなる）と、ブートストラップ容量Ｃｖがチャージされて第１ノードＮａの電位がＶＤＤ電位−Ｖｔｈ程度（Ｖｔｈはトランジスタの閾値電圧）までプリチャージされる。このとき、ＣＫ２がＨｉｇｈ（ＣＫＢ端子がアクティブ）であるため、Ｔｒ５およびＴｒ６がともにＯＮするが、抵抗Ｒｒの電流制限によって、Ｔｒ６の駆動能力よりもＴｒ５のそれが高くなるため、第２ノードＮｂはＶＳＳ電位となる。これは、ＧＳＰ信号が非アクティブになっても維持される（Ｔｒ２、Ｔｒ１２、Ｔｒ４はＯＦＦのままであるため）。
【００４３】
ここで、ＣＫ１信号が立ち上がると、ブートストラップ効果によって、第１ノードＮａの電位がＶＤＤ電位以上に突き上がる。これにより、ＣＫ１信号（Ｈｉｇｈ）が電位降下（いわゆる閾値落ち）することなくＯＵＴ端子（ＧＯ１）から出力される。ＯＵＴ端子がＨｉｇｈになると、帰還部ＦＢのＴｒ１２がＯＮして、第２ノードＮｂは確実にＶＳＳ電位となる。なお、ＣＫ１が立ち下がると、ブートストラップ効果が切れて第１ノードＮａの電位はＶＤＤ電位−Ｖｔｈに戻る。次いで、ＣＫ２が立ち上がると、ディスチャージ部ＤＣＴｒ４がＯＮしてブートストラップ容量Ｃｖがディスチャージされるとともに、Ｔｒ２がＯＮしてＯＵＴ端子（ＧＯ１）からＶＳＳ（Ｌｏｗ）が出力され、フリップフロップＦＦ１のリセット（自己リセット）が完了する。
【００４４】
また、図１の構成では、誤動作防止部ＳＣが設けられているため、通常動作中に、前段（自段の１つ前の段）および次段（自段の１つ後ろの段）の出力がともにアクティブとなったような場合には、Ｔｒ１４・Ｔｒ１５がともにＯＮしてＴｒ２がＯＮとなり、ＯＵＴ端子を強制的にＶＳＳ電位（Ｌｏｗ）にすることができる。また、図１の構成では、中継回路ＲＣ（Ｔｒ１３）が設けられているため、ブートストラップ効果によって第１ノードＮａの電位が一定以上となるとＴｒ１３がＯＦＦする。これにより、ディスチャージ部ＤＣのＴｒ４を高電圧から保護することができる。
【００４５】
ＩＮＩＴ信号の反転信号であるＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号から生成される。すなわち、図５に示すように、インバータ回路ＩＮＶはＩＮＩＴ信号からＩＮＴＢ信号を出力し、信号処理回路ＳＰＣは、ＩＮＩＴ信号を用いてＩＮＩＴＫＥＥＰ信号を生成する。ここで、ＩＮＩＴＢ信号は、ＩＮＩＴ信号の反転信号であり、ＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）から非アクティブ（Ｌｏｗ）となるタイミングでアクティブ（Ｈｉｇｈ）となっており、このタイミングの後に（例えば、図４のようにＧＳＰ信号のアクティブ化に同期して）非アクティブ（Ｌｏｗ）となる。
【００４６】
図６は、インバータ回路ＩＮＶの構成を示す回路図である。同図に示されるように、インバータ回路ＩＮＶは、ｎチャネルのトランジスタＴｒ２１〜Ｔｒ２４と、抵抗Ｒａ・Ｒｗと、ブートストラップ容量ＣＶと、ＩＮ端子と、ＯＵＴ端子とを備える。
【００４７】
Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＶＤＤに接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ２２・２３のゲート電極はＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ２１のゲート電極に接続するノードＮＡがＴｒ２４を介してノードＮＢに接続され、ノードＮＢが抵抗Ｒａを介してＶＤＤに接続されるとともに、Ｔｒ２３を介してＶＳＳに接続され、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されるとともに、Ｔｒ２２を介してＶＳＳに接続される。
【００４８】
図６のインバータ回路ＩＮＶでは、ＩＮ端子がアクティブ（Ｈｉｇｈ）になると、ノードＮＡおよびＮＢがＶＳＳ電位（Ｌｏｗ）となってＴｒ２１はＯＦＦし、また、Ｔｒ２２はＯＮするため、ＯＵＴ端子にはＶＳＳ電位（Ｌｏｗ）が出力される。この状態からＩＮ端子が非アクティブ（Ｌｏｗ）になると、ＶＤＤから抵抗Ｒａを介してブートストラップ容量ＣＶがチャージされ（これによりＴｒ２４はＯＦＦ）、Ｔｒ２１に電流が流れる。これにより、ブートストラップ容量ＣＶを介してノードＮＡが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。なお、図６のインバータ回路ＩＮＶでは、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されているため、ブートストラップ効果が切れた後も、ＶＤＤ電位（閾値落ちのない電源電位）をＯＵＴ端子から出力し続けることができる。さらに、図６の構成では、Ｔｒ２４が設けられ、ブートストラップ効果によってノードＮＡが高電位になるときにはＴｒ２４がＯＦＦしているため、ノードＮＡに生じる高電位によってＴｒ２３が劣化・破損することを回避することができる。
【００４９】
信号処理回路ＳＰＣの一構成例を図７に示す。図７の信号処理回路ＳＰＣは、ＩＮ１端子（第１入力端子）およびＩＮ２（第２入力端子）と、ＯＵＴ端子（出力端子）と、ノードｎａ（第１ノード）およびノードｎｂ（第２ノード）と、ＶＤＤ（第１電源）およびＯＵＴ端子に接続され、ブートストラップ容量ｃｖを含む第１信号生成部ＦＳと、ノードｎｂ、ＶＳＳ（第２電源）およびＯＵＴ端子に接続される第２信号生成部ＳＳとを備え、ＩＮ１端子がアクティブになるとノードｎａがアクティブ（Ｈｉｇｈ）となり、ＩＮ２がアクティブになるとｎｂがアクティブ（Ｈｉｇｈ）となり、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されている。
【００５０】
具体的には、信号処理回路ＳＰＣは、第１信号生成部ＦＳに設けられるトランジスタＴｒ３１と、第２信号生成部ＳＳに設けられるトランジスタＴｒ３２と、トランジスタＴｒ３３〜３９とを備える。ここで、Ｔｒ３１は、ドレイン電極がＶＤＤに接続され、かつソース電極とゲート電極とがブートストラップ容量ｃｖを介して接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ３１のソース電極は、抵抗Ｒｙを介してＶＳＳに接続されるともに、Ｔｒ３２を介してＶＳＳに接続されている。また、Ｔｒ３２およびＴｒ３５のゲート電極はノードｎｂに接続され、Ｔｒ３４のゲート電極はノードｎａに接続され、Ｔｒ３６およびＴｒ３７のゲート電極はＩＮ１端子に接続され、Ｔｒ３８およびＴｒ３９のゲート電極はＩＮ２端子に接続されている。また、Ｔｒ３１のゲート電極に接続されるノードｎｃが、Ｔｒ３３を介してノードｎａに接続され、ノードｎａとＶＳＳとがＴｒ３５を介して接続されるとともに、ノードｎｂとＶＳＳとがＴｒ３４を介して接続され、ノードｎａとＶＤＤとがＴｒ３６を介して接続され、ノードｎａとＶＳＳとがＴｒ３９を介して接続され、ノードｎｂとＶＤＤとがＴｒ３８を介して接続され、ノードｎｂとＶＳＳとがＴｒ３７を介して接続されている。
【００５１】
図７の信号処理回路ＳＰＣでは、ＩＮ２端子が非アクティブ（Ｌｏｗ）でＩＮ１端子がアクティブ（Ｈｉｇｈ）になると、ノードｎａがアクティブ（Ｈｉｇｈ）、ノードｎｂが非アクティブ（Ｌｏｗ）になって（Ｔｒ３６・３７がＯＮ）、ブートストラップ容量ｃｖがチャージされ、Ｔｒ３１に電流が流れる。これにより、ブートストラップ容量ｃｖを介してノードｎｃが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。次いで、ＩＮ１端子が非アクティブ（Ｌｏｗ）になると（ＩＮ２端子は非アクティブのまま）、ノードｎｃ・ｎｂはフローティングとなるため、ＯＵＴ端子からは、引き続きＶＤＤ電位（Ｈｉｇｈ）が出力される。次いで、ＩＮ２端子がアクティブ（Ｈｉｇｈ）になると、ノードｎｂがアクティブ（Ｈｉｇｈ）、ノードｎａが非アクティブ（Ｌｏｗ）になって（Ｔｒ３８・３９・３２がＯＮ）、ＯＵＴ端子からは、ＶＳＳ電位（Ｌｏｗ）が出力される。したがって、図５の場合には、ＩＮ１端子にＩＮＩＴ信号を、ＩＮ２端子にＧＳＰ信号を入力することで、ＯＵＴ端子に、図５に示すようなＩＮＩＴＫＥＥＰ信号を得ることができる。
【００５２】
ここで、抵抗Ｒｙの抵抗値を０．５〜５．５メガオームの高抵抗値としておくことで、抵抗ＲｙによってＯＵＴ端子の初期値（ＩＮ１端子がアクティブになるまでのＴｒ３１のソース電位）を決めることができる。これにより、ＩＮ１端子がアクティブ（Ｈｉｇｈ）になったときに、第１信号生成部ＦＳのブートストラップ回路が正常に機能する。
【００５３】
図８・９は、図１のレイアウト例である。本フリップフロップには、基板側から順に、各トランジスタのチャネルを構成する層、ゲート絶縁層、各トランジスタのゲート電極を構成する層、層間絶縁層、信号配線（電源配線含む）が設けられている。ここで、リセット部ＲＳの抵抗Ｒｒを各トランジスタのチャネルを構成する材料で形成したり（図８参照）、第１入力部ＦＩの抵抗Ｒｉを各トランジスタのチャネルを構成する材料で形成したりする（図９（ａ）参照）こともでき、こうすれば、コンタクトホールの削減やレイアウト面積の縮小が可能となる。また、第１出力部ＦＯのブートストラップ容量Ｃｖを、各トランジスタのチャネルを構成する材料で形成された電極（コンタクトホールを介してＴｒ１のソース電極に接続されたもの）と、トランジスタＴｒ１のゲート電極と、ゲート絶縁膜との重畳部で形成することもでき、さらに該重畳部を、ＶＨ（ＶＤＤ）配線に重なることもできる（図９（ｂ）参照）。この場合も、レイアウト面積を縮小することができる。
【００５４】
図１０は、図６のレイアウト例である。インバータ回路ＩＮＶには、基板側から順に、各トランジスタのチャネルを構成する層、ゲート絶縁層、各トランジスタのゲート電極を構成する層、層間絶縁層、信号配線（電源配線含む）が設けられている。ここで、図１０に示すように、抵抗Ｒａおよび抵抗Ｒｗを各トランジスタのチャネルを構成する材料で形成することができ、こうすれば、コンタクトホールの削減やレイアウト面積の縮小が可能となる。また、ブートストラップ容量ＣＶを、各トランジスタのチャネルを構成する材料で形成された電極（コンタクトホールを介してＴｒ２１のソース電極に接続されたもの）と、トランジスタＴｒ２１のゲート電極と、ゲート絶縁膜との重畳部で形成することもでき、この場合も、コンタクトホールの削減やレイアウト面積の縮小が可能となる。
【００５５】
本フリップフロップは、図１の構成から中継回路ＲＣおよび誤動作防止部ＳＣを除き（Ｔｒ１３〜Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１を除いて図１１のように構成することもできる。図１１のフリップフロップの全ＯＮ動作を以下に説明する。
【００５６】
全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯがフローティングとなるものの（Ｔｒ１０がＯＦＦするため）、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に、Ｔｒ１２よりＮｂが非アクティブ（Ｌｏｗ）となり、第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ８・Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
【００５７】
本フリップフロップは、図１の構成から中継回路ＲＣ、帰還部ＦＢおよび誤動作防止部ＳＣを除き（Ｔｒ１２〜Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１および第２初期化回路ＦＴのＴｒ１０を除いて図１２のように構成し、図１３に示すＩＮＩＴ信号、ＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号を入力することもできる。図１２・１３の場合の全ＯＮ動作を以下に説明する。
【００５８】
全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ４がＯＮ、Ｔｒ１・Ｔｒ８がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯはフローティングとなる（Ｔｒ５・Ｔｒ９がＯＦＦのため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に他段のＯＵＴがＩＮに接続されているのでＩＮがアクティブ（Ｈｉｇｈ）となりＴｒ５がＯＮとなるため第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ９がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
【００５９】
図１にフリップフロップでは、リセット回路ＲＳで、第３ノードＮｃが、抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続されているが（ただし、Ｔｒ６は抵抗Ｒｒ側でＴｒ６はＶＤＤ側）、これに限定されない。図１４に示すように、第３ノードＮｃを、Ｔｒ６および抵抗Ｒｒを介してＶＤＤに接続してもよい（ただし、Ｔｒ６は第３ノード側で、ＲｒはＶＤＤ側）。
【００６０】
図１にフリップフロップでは、リセット回路ＲＳに抵抗Ｒｒを設けているがこれに限定されない。抵抗Ｒｒをダイオード接続されたトランジスタＴＤに置き換え、図１５のように構成することもできる。
【００６１】
また、図１の構成から誤動作防止部のみを除き、図１６のように構成することもできる。また、本フリップフロップ（例えば、図１６のもの）を用いて、図１７のような双方向にシフト可能なシフトレジスタを構成することもできる。この場合、隣接する２つの段の間にシフト方向決定回路ＳＥＬを配置し、ＵＤ信号およびＵＤＢ信号を入力する。順方向（下方向）シフトの場合、例えばＳＥＬ２は、ＦＦ１のＯＵＴ端子をＦＦ２のＩＮ端子に接続する。一方、逆方向（上方向）シフトの場合、例えばＳＥＬ１は、ＦＦ２のＯＵＴ端子をＦＦ１のＩＮ端子に接続する。なお、シフト方向決定回路ＳＥＬは、図１８に示すように、２つのＮチャネルトランジスタを含み、その一方については、ゲート端子がＵＤ端子に接続されるとともに、ソース電極およびドレイン電極がＩＸ端子およびＯ端子に接続され、他方については、ゲート端子がＵＤＢ端子に接続されるとともに、ソース電極およびドレイン電極がＩＹ端子およびＯ端子に接続される。
【００６２】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
【産業上の利用可能性】
【００６３】
本発明のフリップフロップは、特に液晶表示装置のドライバ回路に好適である。
【符号の説明】
【００６４】
ＩＮＩＴ  第１初期化信号
ＩＮＩＴＢ  第２初期化信号
ＩＮＩＴＫＥＥＰ  第３初期化信号
Ｎａ〜Ｎｃ  第１〜第３ノード
ＶＤＤ  高電位側電源
ＶＳＳ  低電位側電源
Ｔｒ１〜Ｔｒ１３  第１〜第１３トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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