(57)【特許請求の範囲】
【請求項１】
ソース型の第１出力端子又はシンク型の第２出力端子のいずれかから信号を出力する出力回路であって、
前記第１出力端子又は第２出力端子を選択する選択部と、
前記第１出力端子と電源側ラインとの間に接続された第１スイッチング素子と、
前記第２出力端子と接地側ラインとの間に直列に接続された第２スイッチング素子及びヒューズと
を備え、
前記選択部によって、前記第１出力端子が選択された場合に、前記第２スイッチング素子をオンにし、前記第２出力端子が選択された場合に、前記第１スイッチング素子をオンにするようにしてあること
を特徴とする出力回路。
【請求項２】
電源側ラインと接地側ラインとの間に直列接続された第１分圧回路並びに該第１分圧回路及び接地側ラインの接続を制御する第３スイッチング素子と、
電源側ラインと接地側ラインとの間に直列接続された第２分圧回路並びに該第２分圧回路及び電源側ラインの接続を制御する第４スイッチング素子と
を備え、
前記第１スイッチング素子を、前記第３スイッチング素子の制御によって発生する前記第１分圧回路の出力に基づいてオンにし、前記第２スイッチング素子を、前記第４スイッチング素子の制御によって発生する前記第２分圧回路の出力に基づいてオンにするようにしてあること
を特徴とする請求項１に記載の出力回路。
【請求項３】
前記第２出力端子から信号を入力するポートを有し、前記第１スイッチング素子及び第２スイッチング素子の動作を制御する制御装置を備えることを特徴とする請求項１又は２に記載の出力回路。
【請求項４】
前記ヒューズは交換可能にしてあることを特徴とする請求項１から３のいずれか一つに記載の出力回路。
【請求項５】
前記第１スイッチング素子及び第２スイッチング素子は、ＦＥＴであることを特徴とする請求項１から４のいずれか一つに記載の出力回路。
【請求項６】
請求項１から５のいずれか一つに記載の一の出力回路と、
ソース型の第３出力端子、
シンク型の第４出力端子、
該第３出力端子又は第４出力端子を選択する選択手段、
前記第３出力端子と電源側ラインとの間に接続された第５スイッチング素子及び
前記第４出力端子と前記ヒューズとの間に接続された第６スイッチング素子
を有し、
前記選択手段によって、前記第３出力端子が選択された場合に、前記第５スイッチング素子をオンにし、前記第４出力端子が選択された場合に、前記第６スイッチング素子をオンにするようにしてある他の出力回路と
を備えることを特徴とする出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部機器に高電位（ソース型）の信号又は低電位（シンク型）の信号を出力する出力回路及び該出力回路を有する出力装置に関する。
【背景技術】
【０００２】
一般に工作機械の数値制御装置は、マシニングセンタ又は旋盤などの外部機器に信号を出力する出力回路と外部機器から信号を入力する入力回路とを備えている。外部機器の入出力信号がソース型の信号である場合、数値制御装置には、ソース型に対応した入出力回路を使用する。一方、外部機器の入出力信号がシンク型の信号である場合、数値制御装置には、シンク型に対応した入出力回路を使用する。作業者は、数値制御装置の入出力回路の型と外部機器の入出力信号の型とを整合させるべく、数値制御装置の入出力回路を交換する。
【０００３】
特許文献１には、入出力回路部を交換することができる数値制御装置が開示されており、該数値制御装置は、固定基板と、該固定基板に脱着可能な脱着基板とを備える。固定基板は、制御部を備える。脱着基板は、端子台と、シンク型又はソース型の入出力回路部とを備える。
【０００４】
前記固定基板の制御部は、シンク型及びソース型の入出力回路部に対して共通である。そのため、数値制御装置は、シンク型の入出力回路部を備える脱着基板と、ソース型の入出力回路部を備える脱着基板とを交換することによって、外部機器の入出力信号に対応することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７００３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし作業者は、予め２種類の脱着基板を用意する必要があり、数値制御装置の製造費用が嵩む。また脱着基板をシンク型又はソース型に切換える場合、交換作業を要し、シンク型又はソース型への切換えは容易ではない。
【０００７】
基板の交換を回避するために、スイッチング素子のオン／オフによって出力端子をシンク型又はソース型へ切替えることが考えられる。作業者は、外部機器を出力回路に接続する場合に、外部機器と該外部機器に対応した出力端子とを接続する必要がある。しかし、作業者が接続作業に不慣れな場合又は作業者が出力端子と外部機器との対応関係を誤認している場合に、作業者は、スイッチング素子により接地されたシンク型の出力端子に外部電源を接続することがある。
【０００８】
スイッチング素子をオンにした状態で、作業者がシンク型の出力端子に外部電源を接続した場合、スイッチング素子には大電流が流れる。スイッチング素子の容量を超える電流が流れた場合、スイッチング素子は破損する。
【０００９】
本発明は斯かる事情に鑑みてなされたものであり、出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また出力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる出力回路及び該出力回路を備える出力装置
を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る出力回路は、ソース型の第１出力端子又はシンク型の第２出力端子のいずれかから信号を出力する出力回路であって、前記第１出力端子又は第２出力端子を選択する選択部と、前記第１出力端子と電源側ラインとの間に接続された第１スイッチング素子と、前記第２出力端子と接地側ラインとの間に直列に接続された第２スイッチング素子及びヒューズとを備え、前記選択部によって、前記第１出力端子が選択された場合に、前記第２スイッチング素子をオンにし、前記第２出力端子が選択された場合に、前記第１スイッチング素子をオンにするようにしてあることを特徴とする。
【００１１】
本発明においては、選択部にて第１出力端子を選択した場合に、第２スイッチング素子をオンにし、第１スイッチング素子のオン／オフによって、外部機器への出力をオン／オフにする。第２出力端子に誤って外部電源を接続した場合、第２スイッチング素子に大電流が流れるが、直ちにヒューズが切断され、第２スイッチング素子の破損を防止する。また選択部にて第２出力状態を選択した場合に、第１スイッチング素子をオンにし、第２スイッチング素子のオン／オフによって、外部機器への出力をオン／オフにする。
【００１２】
本発明に係る出力回路は、電源側ラインと接地側ラインとの間に直列接続された第１分圧回路並びに該第１分圧回路及び接地側ラインの接続を制御する第３スイッチング素子と、電源側ラインと接地側ラインとの間に直列接続された第２分圧回路並びに該第２分圧回路及び電源側ラインの接続を制御する第４スイッチング素子とを備え、前記第１スイッチング素子を、前記第３スイッチング素子の制御によって発生する前記第１分圧回路の出力に基づいてオンにし、前記第２スイッチング素子を、前記第４スイッチング素子の制御によって発生する前記第２分圧回路の出力に基づいてオンにするようにしてあることを特徴とする。
【００１３】
本発明においては、第３スイッチング素子の制御によって、第１分圧回路の出力を制御し、第１スイッチング素子のオン／オフを制御する。また第４スイッチング素子の制御によって、第２分圧回路の出力を制御し、第２スイッチング素子のオン／オフを制御する。
【００１４】
本発明に係る出力回路は、前記第２出力端子から信号を入力するポートを有し、前記第１スイッチング素子及び第２スイッチング素子の動作を制御する制御装置を備えることを特徴とする。
【００１５】
本発明においては、前記選択部にて第１出力端子が選択され、ヒューズが切断されていない場合、第２出力端子は、第２スイッチング素子及びヒューズを介して接地されている。そのため制御装置のポートには、第２出力端子からローレベルの信号「Ｌ」が入力される。第２出力端子に外部電源が誤って接続された場合、ヒューズが切断され、第２出力端子の接地が解除される。そのため制御装置のポートには、外部電源からハイレベルの信号「Ｈ」が入力される。
【００１６】
本発明に係る出力回路は、前記ヒューズは交換可能にしてあることを特徴とする。
【００１７】
本発明においては、切断されたヒューズを交換することによって、出力回路が回復する。
【００１８】
本発明に係る出力回路は、前記第１スイッチング素子及び第２スイッチング素子は、ＦＥＴであることを特徴とする。
【００１９】
本発明においては、ＦＥＴ(Field-Effect Transistor)を第１スイッチング素子及び第２スイッチング素子に使用することによって、シンク型又はソース型への端子の切換えを実現する。
【００２０】
本発明に係る出力装置は、請求項１から５のいずれか一つに記載の一の出力回路と、ソース型の第３出力端子、シンク型の第４出力端子、該第３出力端子又は第４出力端子を選択する選択手段、前記第３出力端子と電源側ラインとの間に接続された第５スイッチング素子及び前記第４出力端子と前記ヒューズとの間に接続された第６スイッチング素子を有し、前記選択手段によって、前記第３出力端子が選択された場合に、前記第５スイッチング素子をオンにし、前記第４出力端子が選択された場合に、前記第６スイッチング素子をオンにするようにしてある他の出力回路とを備えることを特徴とする。
【００２１】
本発明においては、複数の出力回路を使用する場合に、一の出力回路のヒューズに、他の出力回路の第６スイッチング素子を接続する。
【発明の効果】
【００２２】
本発明に係る出力回路にあっては、選択部にて第１出力端子を選択した場合に、第２スイッチング素子をオンにし、第１スイッチング素子のオン／オフによって、外部機器への出力をオン／オフにする。第２出力端子に誤って外部電源を接続した場合、第２スイッチング素子に大電流が流れるが、直ちにヒューズが切断され、第２スイッチング素子の破損を防止することができる。また選択部にて第２出力状態を選択した場合に、第１スイッチング素子をオンにし、第２スイッチング素子のオン／オフによって、外部機器への出力をオン／オフにする。そのため出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がない。
【００２３】
本発明に係る出力回路にあっては、第３スイッチング素子の制御によって、第１分圧回路の出力を制御し、第１スイッチング素子のオン／オフを制御する。また第４スイッチング素子の制御によって、第２分圧回路の出力を制御し、第２スイッチング素子のオン／オフを制御する。一般に外部機器と該外部機器を制御する数値制御装置とは、動作電圧が異なる。そのため数値制御装置からの電圧信号に基づいて、第３スイッチング素子及び第４スイッチング素子の動作を制御し、第１スイッチング素子及び第２スイッチング素子をオン／オフ制御して、外部機器へ電圧信号を出力する。すなわち、数値制御装置から出力された電圧を外部機器に対応した電圧に変換することができる。
【００２４】
本発明に係る出力回路にあっては、選択部にて第１出力端子を選択した場合であって、第２出力端子に誤って外部電源を接続したときに、ヒューズが切断される。ヒューズが切断される前は、第２出力端子は接地されており、制御装置にはローレベルの信号「Ｌ」が入力される。ヒューズが切断された後は、第２出力端子の接地が解除されており、制御装置には、ハイレベルの信号「Ｈ」が入力される。制御装置は、ヒューズの切断によって第２出力端子からの入力信号が「Ｌ」から「Ｈ」に変化するので、第２スイッチング素子に過剰な電流が流れたことを検出することができる。
【００２５】
本発明に係る出力回路にあっては、切断されたヒューズを交換することによって、出力回路を速やかに回復させることができる。
【００２６】
本発明に係る出力回路にあっては、ＦＥＴを第１スイッチング素子及び第２スイッチング素子に使用することによって、シンク型又はソース型への出力端子の切換えを確実に実現することができる。
【００２７】
本発明に係る出力装置にあっては、複数の出力回路を使用する場合に、一の出力回路の
ヒューズに、他の出力回路の第６スイッチング素子を接続し、ヒューズを削減することができる。また第２スイッチング素子又は第６スイッチング素子に過剰な電流が流れた場合に、ヒューズが切断され、第２スイッチング素子及び第６スイッチング素子を一つのヒューズで保護することができる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１に係る出力回路を示す回路図である。
【図２】各モードにおけるディップスイッチの状態を示す図である。
【図３】ソース型出力対応モードにおいて、外部電源を第２出力端子に誤って接続した場合の回路図である。
【図４】実施の形態２に係る出力装置を示す回路図である。
【発明を実施するための形態】
【００２９】
（実施の形態１）
以下本発明を実施の形態１に係る出力回路を示す図面に基づいて詳述する。図１は実施の形態１に係る出力回路を示す回路図、図２は各モードにおけるディップスイッチの状態を示す図である。なお図においてディップスイッチはディップＳＷと表記してある。
【００３０】
出力回路１は、工作機械の数値制御装置に設けてあり、図示しない基板に実装してある。出力回路１は、制御装置１０と、第１出力端子２１と、第２出力端子２２と、端子台８０と、ディップスイッチ８１（選択部）とを備えている。第１出力端子２１及び第２出力端子２２には、外部機器が接続される。外部機器は２４Ｖ系の信号で動作する。
【００３１】
制御装置１０は、例えばＦＰＧＡ(Field Programmable Gate Arrey)、ＡＳＩＣ(Application Specific Integrated Circuit)又はマイクロコンピュータを備える。制御装置１０は、二つの出力ポート１０ａ、１０ｂと入力ポート１０ｃとを備える。また制御装置１０は、ディップスイッチ８１での選択に基づいて、後述するＦＥＴの駆動を制御する。制御装置１０は、３．３Ｖで動作する。
【００３２】
第１出力端子２１と２４Ｖの電源（電源側ライン）９１との間に、ｐ型のＭＯＳＦＥＴ３１（第１スイッチング素子、以下ＦＥＴ３１という）が接続している。ＦＥＴ３１のソースは、電源９１に接続しており、ＦＥＴ３１のドレインは第１出力端子２１に接続している。なお電源９１は、ＦＥＴ３１を過剰な電流から保護するように構成してある。
【００３３】
ＦＥＴ３１のゲートと電源９１と間に抵抗４１が接続しており、ＦＥＴ３１のゲートは抵抗４２を介してＮＰＮ型のトランジスタ５１（第３スイッチング素子）のコレクタに接続している。トランジスタ５１のエミッタは接地しており、トランジスタ５１のベースは抵抗５２を介して制御装置１０の出力ポート１０ａに接続している。トランジスタ５１のベース及びエミッタは抵抗５３を介して接続している。なお抵抗４１及び抵抗４２は第１分圧回路を構成している。
【００３４】
第２出力端子２２と接地側ラインとの間に、ｎ型のＭＯＳＦＥＴ３２（第２スイッチング素子、以下ＦＥＴ３２という）及びヒューズ３５が直列に接続している。ＦＥＴ３２のドレインは第２出力端子２２に接続しており、ＦＥＴ３２のソースはヒューズ３５を介して接地されている。またＦＥＴ３２のソースは、電圧を変換する変換回路８２を介して制御装置１０の入力ポート１０ｃに接続している。変換回路８２は、入力信号（例えば２４Ｖの信号）を制御装置１０に対応した３．３Ｖの信号に変換する。
【００３５】
ＦＥＴ３２のゲートは抵抗４３を介してヒューズ３５の一端部に接続している。ヒューズ３５の他端部は接地されている。ヒューズ３５は、ＦＥＴ３２の破損を防止する基準と
なる電流（以下定格電流という）よりも充分に小さい電流で切断されるように構成してある。またヒューズ３５は、交換可能である。ＦＥＴ３２のゲートは、抵抗４４を介してトランジスタ６１（第４スイッチング素子）のコレクタに接続している。トランジスタ６１のエミッタは、２４Ｖの電源９２に接続されている。トランジスタ６１のベース及びエミッタは抵抗６３を介して接続されている。なお抵抗４３及び抵抗４４は、第２分圧回路を構成している。
【００３６】
トランジスタ６１のベースは、抵抗６２を介してトランジスタ７１のコレクタに接続されている。トランジスタ７１のエミッタは接地されている。トランジスタ７１のベースは、抵抗７２を介して制御装置１０の出力ポート１０ｂに接続されている。トランジスタ７１のベース及びエミッタは抵抗７３を介して接続されている。
【００３７】
前記端子台８０は複数のポートを備えており、第１出力端子２１及び第２出力端子２２は、各ポートに配置してある。なお第１出力端子２１及び第２出力端子２２の間に、第２出力端子２２から第１出力端子２１へ電流を通過させ、過電流を吸収するダイオードを接続しても良い。
【００３８】
ディップスイッチ８１は、ソース型出力対応モード又はシンク型出力対応モードを選択することができる。ソース型出力対応モードは、第１出力端子２１から外部機器に高電位の信号「Ｈ」を出力することが可能な状態をいう。ソース型出力対応モードは、第２出力端子２２から外部機器に低電位の信号「Ｌ」を出力することが可能な状態をいう。図２Ａに示すように、作業者がディップスイッチ８１をオンにした場合、出力回路１は、ソース型出力対応モードとなる。ディップスイッチ８１をオフに設定した場合、出力回路１は、シンク型出力対応モードとなる。
【００３９】
次にソース型出力対応モードにおける出力回路１の動作について説明する。ソース型出力対応モードの場合、制御装置１０は、出力ポート１０ｂから抵抗７２に信号「Ｈ」を常時出力する。抵抗７２を介してトランジスタ７１のベースに信号「Ｈ」が入力され、ベースをオンにする。なお出力ポート１０ｂは、３．３Ｖの電圧信号を出力する。
【００４０】
トランジスタ７１のオンによって、抵抗６２は接地される。トランジスタ６１のベースは、抵抗６２を介して０Ｖにプルダウンされ、トランジスタ６１をオンにする。トランジスタ６１のオンによって、電源９２の電圧は、抵抗４４及び抵抗４３によって分圧され、ＦＥＴ３２のゲートに信号「Ｈ」が入力される。第２出力端子２２が接地され、ローレベルの信号「Ｌ」（０Ｖの信号）が第２出力端子２２から常時出力される。すなわち、第２出力端子２２は、０Ｖを供給する端子（グランド）として機能する（図２Ｂ参照）。また変換回路８２を介して、第２出力端子２２から制御装置１０の入力ポート１０ｃに信号「Ｌ」が入力される。
【００４１】
出力ポート１０ａから抵抗５２に、信号「Ｈ」が出力された場合、トランジスタ５１のベースに、抵抗５２を介して信号「Ｈ」が入力され、トランジスタ５１をオンにする。なお出力ポート１０ａは、３．３Ｖの電圧信号を出力する。
【００４２】
トランジスタ５１のオンによって、抵抗４２は接地する。ＦＥＴ３１のゲートは抵抗４２を介してプルダウンされ、ＦＥＴ３１をオンにする。ＦＥＴ３１のオンによって、第１出力端子２１は電源９１に接続される。第１出力端子２１から２４Ｖの信号「Ｈ」が出力される。
【００４３】
一方出力ポート１０ａから抵抗５２に信号「Ｌ」が出力された場合、トランジスタ５１のベースに、抵抗５２を介して信号「Ｌ」が入力され、トランジスタ５１をオフにする。
トランジスタ５１のオフによって抵抗４２の接地が解除される。ＦＥＴ３１のゲートは抵抗４１を介して２４Ｖ（電源９１の電位）にプルアップされ、ＦＥＴ３１をオフにする。なお第１出力端子２１はハイインピーダンス状態となる。制御装置１０は、ＦＥＴ３１をオン／オフ制御し、第１出力端子２１は、信号「Ｈ」を出力するソース型の出力端子として機能する。
【００４４】
次にシンク型出力対応モードにおける出力回路１の動作について説明する。シンク型出力対応モードの場合、制御装置１０は出力ポート１０ａから抵抗７２に信号「Ｈ」を常時出力する。前述したように、制御装置１０は、出力ポート１０ａからＦＥＴ３１をオンにし、第１出力端子２１を電源９１に接続する。第１出力端子２１から信号「Ｈ」が常時出力され、第１出力端子２１は２４Ｖを供給する端子として機能する（図２Ｂ参照）。
【００４５】
制御装置１０は、前述したように出力ポート１０ｂからＦＥＴ３２をオンにして、第２出力端子２２を接地させ、第２出力端子２２から信号「Ｌ」を出力させる。一方制御装置１０は、出力ポート１０ｂから抵抗７２に信号「Ｌ」を出力させて、トランジスタ７１をオフにする。
【００４６】
トランジスタ７１のオフによって、抵抗６２の接地が解除され、トランジスタ６１のベースは抵抗６３を介してプルアップされ、オフになる。電源９２と抵抗４４との接続が解除され、ＦＥＴ３２のゲートは抵抗４３を介して０Ｖにプルダウンされ、ＦＥＴ３２をオフにする。なお第２出力端子２２は、ハイインピーダンス状態になる。制御装置１０は、ＦＥＴ３２をオン／オフ制御し、第２出力端子２２は信号「Ｌ」を出力するシンク型の出力端子として機能する。
【００４７】
次にソース型出力対応モードにおいて、外部電源を第２出力端子２２に誤って接続した場合について説明する。図３は、ソース型出力対応モードにおいて、外部電源を第２出力端子２２に誤って接続した場合の回路図である。
【００４８】
前述したように、ソース型出力対応モードにおいてＦＥＴ３２はオンになっており、第２出力端子２２は、ＦＥＴ３２及びヒューズ３５を介して接地している。また第２出力端子２２から入力ポート１０ｃに信号「Ｌ」が入力されている。図３に示すように、作業者が第２出力端子２２に誤って外部電源５を接続した場合、第２出力端子２２からＦＥＴ３２及びヒューズ３５に大電流が流れる（図３の白抜矢符参照）。ヒューズ３５は、ＦＥＴ３２の定格電流よりも充分に小さい電流で切断される。そのため定格電流よりも大きな電流が第２出力端子２２からＦＥＴ３２に流れた場合に、図３に示すように、ヒューズ３５は即時に切断され、ＦＥＴ３２は破損しない。
【００４９】
ヒューズ３５の切断によって、第２出力端子２２の電位は上昇し、変換回路８２を介して第２出力端子２２から入力ポート１０ｃに信号「Ｈ」が入力される。制御装置１０は、第２出力端子２２から信号「Ｈ」が入力された場合に、ヒューズ３５の切断、換言すればＦＥＴ３２に過剰な電流が流れたことを検知する。制御装置１０は、ヒューズ３５の切断を検知した場合に、ランプ又はブザーなどの報知手段を動作させて、ヒューズ３５の交換を作業者に促すことができる。なお変換回路８２は、第２出力端子２２から入力された外部電源５の電圧を３．３Ｖの信号（電圧）に変換する。
【００５０】
なおシンク型出力対応モードにおいて、第１出力端子２１が接地された場合に、ＦＥＴ３１に大電流が流れるが、前述したように、電源９１はＦＥＴ３１を過剰な電流から保護するように構成してある。例えば電源９１はＩＰＤ(Intelligent Power Device)を備え、ＦＥＴ３１に定格電流よりも大きな電流が流れた場合に、ＦＥＴ３１への電流の供給を即時に遮断する。
【００５１】
実施の形態１に係る出力回路にあっては、ディップスイッチ８１にてソース型出力対応モードを選択した場合に、第２スイッチング素子３２をオンにし、第１スイッチング素子３１のオン／オフ制御によって、外部機器への出力を制御する。第２出力端子２２に誤って外部電源を接続した場合、第２スイッチング素子３２に大電流が流れるが、直ちにヒューズ３５が切断され、第２スイッチング素子３２の破損を防止することができる。また基板の交換をせずに、ソース型出力対応モード及びシンク型出力対応モードに切り替えることができる。また制御装置１０の出力電圧を外部機器の動作電圧に変換することができる。
【００５２】
なおヒューズ２２は基板に固定されていても良い。この場合、ヒューズ２２の交換は基板の交換によって行われる。また制御装置１０の動作電圧は３．３Ｖ系であり、外部機器の動作電圧は２４Ｖ系であるが、これらに限定されない。制御装置１０の動作電圧と外部機器の動作電圧とが適切に変換されればよい。またソース型出力対応モード又はシンク型出力対応モードの選択にディップスイッチ８１を使用しているが、ディップスイッチ８１に代えて、ボタン式のスイッチ及びトグル式のスイッチなど他のスイッチを使用しても良い。またＦＥＴ又はトランジスタをスイッチング素子として使用しているが、ＩＧＢＴ(Insulated Gate Bipolar transistor)その他のスイッチング素子を使用してもよい。
【００５３】
（実施の形態２）
以下本発明を実施の形態２に係る出力装置を示す図面に基づいて詳述する。図４は、出力装置を示す回路図である。
【００５４】
出力装置１００は、出力回路１（一の出力回路）及び出力回路２（他の出力回路）を備えている。出力回路２は、制御装置１０と、第３出力端子２３と、第４出力端子２４と、端子台８３と、ディップスイッチ８１（選択部及び選択手段）とを備えている。第３出力端子２３及び第４出力端子２４には、外部機器が接続される。外部機器は２４Ｖ系の信号で動作する。
【００５５】
制御装置１０は、出力ポート１０ｄ、１０ｅを備える。また制御装置１０は、ディップスイッチ８１での選択に基づいて、後述するＦＥＴの駆動を制御する。
【００５６】
第３出力端子２３は、ｐ型のＭＯＳＦＥＴ３３（第５スイッチング素子、以下ＦＥＴ３３という）のドレインに接続している。ＦＥＴ３３のソースは、２４Ｖの電源９３に接続している。ＦＥＴ３３のゲートは、抵抗１４１を介して電源９３と接続しており、また抵抗１４２を介してＮＰＮ型のトランジスタ１５１のコレクタに接続している。電源９３は、ＦＥＴ３３を過剰な電流から保護するように構成してある。トランジスタ１５１のエミッタは接地されている。トランジスタ１５１のベースは、抵抗１５２を介して制御装置１０の出力ポート１０ｄに接続している。トランジスタ１５１のベース及びエミッタは抵抗１５３を介して接続されている。
【００５７】
第４出力端子２４は、ｎ型のＭＯＳＦＥＴ３４（第６スイッチング素子、以下ＦＥＴ３４という）のドレインに接続している。ＦＥＴ３４のソースは、出力回路１のヒューズ３５を介して接地されており、また変換回路８２を介して入力ポート１０ｃに接続している。ＦＥＴ３４のゲートは、抵抗１４３を介してヒューズ３５に接続している。ＦＥＴ３４のゲートは、抵抗１４４を介してＮＰＮ型のトランジスタ１６１のコレクタに接続している。
【００５８】
トランジスタ１６１のエミッタは、２４Ｖの電源９４に接続している。トランジスタ１６１のベース及びエミッタは、抵抗１６３を介して接続している。トランジスタ１６１の
ベースは、抵抗１６２を介してＮＰＮ型トランジスタ１７１のコレクタに接続している。トランジスタ１７１のエミッタは接地されている。トランジスタ１７１のベースは、抵抗１７２を介して出力ポート１０ｅに接続している。トランジスタ１７１のベース及びエミッタは、抵抗１７３を介して接続している。
【００５９】
前記端子台８３は複数のポートを備えており、第３出力端子２３及び第４出力端子２４は、各ポートに配置してある。なお第３出力端子２３及び第４出力端子２４の間に、第４出力端子２４から第３出力端子２３へ電流を通過させ、過電流を吸収するダイオードを接続しても良い。
【００６０】
ディップスイッチ８１は、ソース型出力対応モード又はシンク型出力対応モードを選択することができる。ソース型出力対応モードが選択された場合、第３出力端子２３を介して制御装置１０から外部機器にハイレベルの信号「Ｈ」を出力することができる。シンク型出力対応モードが選択された場合、第４出力端子２４を介して制御装置１０から外部機器にローレベルの信号「Ｌ」を出力することができる。
【００６１】
なおディップスイッチ８１での選択に基づく出力回路２の動作は、実施の形態１に係る出力回路１と同様であり、その詳細な説明は省略する。
【００６２】
ディップスイッチ８１にて、ソース型出力対応モードを選択した状態で、第２出力端子２２又は第４出力端子２４に、誤って外部電源を接続した場合、ヒューズ３５が切断される。ヒューズ３５が切断される前は、第２出力端子２２から入力ポート１０ｃに信号「Ｌ」が入力されている。ヒューズ３５が切断された後は、変換回路８２を介して第２出力端子２２又は第４出力端子２４から入力ポート１０ｃに信号「Ｈ」が入力される。制御装置１０は、第２出力端子２２又は第４出力端子２４から信号「Ｈ」が入力された場合に、ヒューズ３５の切断、換言すればＦＥＴ３２又はＦＥＴ３４に過剰な電流が流れたことを検知する。
【００６３】
実施の形態２に係る出力装置１００にあっては、ＦＥＴ３４のソースは、出力回路１のヒューズ３５を介して接地されているので、出力回路２はヒューズを削減することができる。ＦＥＴ３２又はＦＥＴ３４に過剰な電流が流れた場合に、ヒューズ３５が切断され、ＦＥＴ３２及びＦＥＴ３４を一つのヒューズ３５で保護することができる。また第２出力端子２２及び第４出力端子２４の信号を監視し、ＦＥＴ３２又はＦＥＴ３４に過剰に電流が流れたことを検出することができる。
【００６４】
なお出力装置１００は出力回路２を複数備えていてもよい。この場合、各出力回路２のＦＥＴ３４のソースはヒューズ３５を介して接地される。
【００６５】
以上説明した実施の形態は本発明の例示であり、本発明は特許請求の範囲に記載された事項及び特許請求の範囲の記載に基づいて定められる範囲内において種々変更した形態で実施することができる。
【符号の説明】
【００６６】
１  出力回路（一の出力回路）
２  出力回路（他の出力回路）
２１  第１出力端子
２２  第２出力端子
２３  第３出力端子
２４  第４出力端子
３１  ＦＥＴ（第１スイッチング素子）
３２  ＦＥＴ（第２スイッチング素子）
３３  ＦＥＴ（第５スイッチング素子）
３４  ＦＥＴ（第６スイッチング素子）
３５  ヒューズ
４１、４２  抵抗（第１分圧回路）
１４１、１４２  抵抗
４３、４４  抵抗（第２分圧回路）
１４３、１４４  抵抗
５１、１５１  トランジスタ（第３スイッチング素子）
６１、１６１  トランジスタ（第４スイッチング素子）
８１  ディップスイッチ（選択部、選択手段）
１００  出力装置
【図１】
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【図２】
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【図３】
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【図４】
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