(57)【特許請求の範囲】
【請求項１】
静電気放電保護構造、フローティングゲートを有するイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）デバイス、および、フローティングゲートの上方にある感応性層を含むデバイスであって、
前記デバイスは、前記感応性層から静電気放電保護構造までの電気インピーダンスが、前記感応性層からフローティングゲートまでの電気インピーダンスよりも小さくなるように構成され、静電気放電保護構造は、デバイスの電気接地および／または電源レールに連結される、デバイス。
【請求項２】
前記デバイスは平面の層状構造を有し、静電気放電保護構造は感応性層とフローティングゲートの間の平面にある、請求項１に記載のデバイス。
【請求項３】
感応性層はフローティングゲートよりも静電気放電保護構造に近い、請求項１に記載のデバイス。
【請求項４】
前記デバイスは、使用時、前記感応性層が流体サンプルに接触するように、構成される、請求項１乃至３いずれかに記載のデバイス。
【請求項５】
フローティングゲートと静電気放電保護構造は、各々、１以上の平面の金属構造によって提供される、請求項１乃至４いずれかに記載のデバイス。
【請求項６】
感応性層はパッシベーション層である、請求項１乃至５のいずれかに記載のデバイス。
【請求項７】
感応性層は窒化ケイ素を含む、請求項６に記載のデバイス。
【請求項８】
静電気放電保護構造は、ほぼ平面の閉ループトラックの形状である、請求項１乃至７のいずれかに記載のデバイス。
【請求項９】
閉ループトラックの平面幅は、フローティングゲートの平面幅よりも大きい、請求項８に記載のデバイス。
【請求項１０】
静電気放電保護構造は、複数の別々の導電素子を含む、請求項１乃至６のいずれかに記載のデバイス。
【請求項１１】
静電気放電保護構造は、受動的な伝導要素、レールクランプ回路、および、ダイオードの１つ以上を介して、デバイスの電気接地および／または電源につながれる、請求項１乃至１０のいずれかに記載のデバイス。
【請求項１２】
静電気放電保護構造につながれた基板をさらに含む、請求項１乃至１１のいずれかに記載のデバイス。
【請求項１３】
基板は接地に電気的に接続される、請求項１２に記載のデバイス。
【請求項１４】
半導体基板と多層地層を含むＩＳＦＥＴデバイスであって、
前記多層地層は、感応性層、静電気放電保護構造を形成する金属層、および、フローティングゲート構造を形成する１つ以上の金属層を含み、
静電気放電保護構造は、フローティングゲート構造と感応性層の間の層にある、デバイス。
【請求項１５】
請求項１乃至１４のいずれか１つのデバイスを製造する方法であって、
前記方法は、
１）ゲート絶縁体を形成するために、絶縁材料を蒸着して選択的に取り除く工程、
２）ゲート絶縁体の上にフローティングゲートを形成するために、導電材料を蒸着して選択的に取り除く工程、
３）フローティングゲートの上に絶縁材料を蒸着する工程、
４）静電気放電保護構造を形成するために、続けて上記工程３）の絶縁材料上に導電材料を蒸着して選択的に取り除く工程、
５）静電気放電保護構造の上に絶縁材料を蒸着する工程、および、
６）絶縁材料の上に感応性層を形成する工程を含む、方法。
【請求項１６】
第１の種類として半導体材料と、第２の種類としてドープされたウェルを含む基板を提供する工程をさらに含む、請求項１５に記載の半導体デバイスを製造する方法。
【請求項１７】
材料を選択的に取り除く工程は、フォトリソグラフィーを用いる、請求項１５または１６に記載の方法。
【請求項１８】
半導体デバイスはＣＭＯＳプロセスを用いて製造される、請求項１５乃至１７のいずれか１つに記載の方法。
【請求項１９】
フローティングゲートと静電気放電保護構造は別の金属層として蒸着される、請求項１５乃至１８のいずれかに１つに記載の方法。
【請求項２０】
請求項１乃至１４のいずれかのデバイスを操作する方法であって、
前記方法は、デバイスの少なくとも使用中に、デバイスの電気接地および／または電源レールに、静電気放電保護構造をつなげる工程を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン感応性電界効果トランジスタのための静電気放電保護に関する。本発明は、特に、必ずというわけではないが、ＣＭＯＳ技術を用いて製造されたイオン感応性電界効果トランジスタのための静電気放電保護を提供することに関連してもよい。
【背景技術】
【０００２】
静電気放電（ＥＳＤ）は、異なる電位の２つの対象間の電流の急な流れである。これは、通常、対象の１つにおける電荷（または、２つの対象における反対の電荷）の蓄積によるものであり、それは、対象同士が接触するかまたは近接近すると、放電される。２つの対象間の電場が対象を分離する空気中の絶縁破壊を引き起こすのに十分な場合、スパークが生じる。しかしながら、２つの対象が単に接触するだけで、電位差が伝導によってただ単に放電されるとき、ＥＳＤはそれほど顕著には生じないことがある。帯電は、２つの接触している対象が分離する際の電荷の分離である、摩擦帯電（ｔｒｉｂｏｃｈａｒｇｉｎｇ）によって蓄積するのが一般的である。
【０００３】
ＥＳＤは、電気製品および電子製品の使用と製造における大きな懸念事項である。１２ｖほどの電位差の突然の放電でも、トランジスタなどのデバイスを破壊することがある。製造時、典型的な解決策は、静電気がワイヤーストラップを介して接地に放電されるように、オペレーターと道具を含む全ての要素を接地することである。
【０００４】
イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）（化学感受性電界効果トランジスタ（ＣｈｅｍＦＥＴ）と酵素電界効果トランジスタ（ＥｎＦＥＴ）を含む）は、流体サンプル中の種を発見するために考案されたトランジスタである。トランジスタに近接または接触した種の電荷は、電気器具を用いてモニターされ得るトランジスタの操作に影響を与える。トランジスタの最上層は、特定の種を標的とするために、感応性層で覆われてもよい。
【０００５】
そのようなトランジスタの問題は、ＥＳＤ、とりわけ、フローティングゲート構造を特色とするＥＳＤである。その名前が暗に意味するように、フローティングゲートは、フローティングゲートをイオン電荷に高感度にするために、トランジスタの残りの部品に電気的に接続されない。しかしながら、これは、該構造中に残余電荷を残すこともあるＥＳＤの発生に対して、該構造を無防備にもする。静電気放電（ＥＳＤ）事象によって、フローティングゲート中で電荷が捕獲され、ＩＳＦＥＴの大きな閾値電圧シフトと、装置への非可逆的な損傷をもたらすであろう。ひとたび閾値電圧がシフトすると、それによって、予想される範囲での適切な閾値電圧を読むための器具設計の困難は増す。ＥＳＤは、さらに、物理的および化学的に材料を分解することで、あるいは、酸化物のような様々な構造に残余電荷を残すことで、ＩＳＦＥＴに損傷を与えかねない。その結果、ＩＳＦＥＴのためのＥＳＤ保護の形態が不可欠である。
【０００６】
特許文献１（Ｂａｘｔｅｒ）は、液体に対するＥＳＤ事象から装置を保護するために、ＩＳＦＥＴ用の保護回路を開示している。保護回路は、従来の保護素子から構成され、非ＣＭＯＳプロセスでシリコンチップ上に一体化される。
【０００７】
既存のＥＳＤ保護は、十分な保護を提供しないか、あるいは、標準的なＣＭＯＳ工程の後に追加の製造工程を必要とするため装置のコストがかかるかのどちらかである。本発明者はこの問題を良く理解しており、改良を加えていないＣＭＯＳ工程でコスト効率の良いＥＳＤ保護を提供する新規なデバイスを発明した。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】ＷＯ９５２０２４３
【発明の概要】
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、静電気放電保護構造、フローティングゲートを有するイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）、および、フローティングゲートの上方にある感応性層を含むデバイスが提供される。該デバイスは、前記感応性層から静電気放電保護構造までの電気インピーダンスが、前記感応性層からフローティングゲートまでの電気インピーダンスよりも小さくなるように、構成される。
【００１０】
本発明の第２の態様によれば、半導体デバイスを製造する方法が提供され、該方法は、以下の工程を含む。
１）ゲート絶縁体を形成するために、絶縁材料を蒸着して選択的に取り除く工程、
２）ゲート絶縁体の上にフローティングゲートを形成するために、導電材料を蒸着して選択的に取り除く工程、
３）フローティングゲートの上に絶縁材料を蒸着する工程、
４）静電気放電保護構造を形成するために、続けて導電材料を蒸着して選択的に取り除く工程、
５）静電気放電保護構造の上に絶縁材料を蒸着する工程、および、
６）絶縁材料の上に感応性層を形成する工程。
【００１１】
本発明の第３の態様によれば、半導体基板と多層地層を含むデバイスが提供される。多層地層は、感応性層、静電気放電保護構造を形成する金属層、および、フローティングゲート構造を形成する１つ以上の金属層を含む。静電気放電保護構造は、フローティングゲート構造と感応性層の間の層にある。
【００１２】
本発明の好ましい実施形態は添付の従属クレームで説明される。
【００１３】
したがって、本発明は、追加の後処理工程を必要とすることなく、標準的なＣＭＯＳ処理に適合する強固なＥＳＤ保護構造を提供する。
【図面の簡単な説明】
【００１４】
本発明の特定の実施形態は、添付の図面を参照して、ほんの一例としてここに記載される。
【００１５】
【図１】ＥＳＤ保護のための新規な構造を含むＩＳＦＥＴの断面図である。
【図２】ＥＳＤ保護のための新規な構造を含むＩＳＦＥＴの平面図である。
【図３】２つのガードパッド（Ｇｕａｒｄ  Ｐａｄｓ）を有するＩＳＦＥＴの平面図である。
【図４】異なるガードリング（Ｇｕａｒｄ  Ｒｉｎｇ）配置を有するＩＳＦＥＴの２つのアレイの平面図である。
【図５】異なるガードパッド配置を有するＩＳＦＥＴの２つのアレイの平面図である。
【図６】曲がりくねったガード構造を有するＩＳＦＥＴのアレイの平面図である。
【図７】基板に接続されたＥＳＤ保護構造を示す、ＩＳＦＥＴの断面図である。
【図８】保護回路の回路図である。
【発明を実施するための形態】
【００１６】
イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）のために静電気放電（ＥＳＤ）保護を提供するいくつかの好ましい実施形態が、以下に示される。
【００１７】
図１は、フローティングゲート構造（５、６、７、９、および、１０）とガードリング（８）を有する新規なＩＳＦＥＴの断面図を示す。ガードリングは、フローティングゲートの上に、かつ、デバイスの感応性層（１２）（この場合、半導体を物理的に保護するために考案されたパッシベーション層である）の下にあることが見て取れる。感応性層（１２）へのＥＳＤの発生中に、ガードリングまでの経路は、感応性層に対して、フローティングゲートよりも低い電気インピーダンスを与えるため、その結果、発生した静電気がフローティングゲートにではなくガードリングに放電される。
【００１８】
そのようなデバイスは、以下の工程によって作られた標準的な改良されていないＣＭＯＳプロセスを用いて、実現化され得る。
・基板（１）、例えば、厚さおよそ１ｍｍのｐ型シリコンウエハを提供する。
・ ソース（２）とドレイン（３）を同様に定義して自己整合するゲート酸化物（４）（固有のゲートとも呼ばれる）を形成するために、パターン形成およびエッチングする。
・不純物イオンの拡散を用いて、基板（１）にソース（２）とドレイン（３）の拡散領域を形成する。
・１つ以上の金属層が用いられる場合に金属層を接続する導電ビアを用いて、ポリシリコンゲート（５）と少なくとも１つの金属層（通常はアルミニウム）を備えたゲート酸化物の上にフローティングゲートを形成する。金属間（Ｉｎｔｅｒ ｍｅｔａｌ）誘電材料は、電気絶縁のために、金属層の間および金属層のまわりに蒸着することができる。
・フローティングゲートの上の金属層にＥＳＤ保護層（８）を形成し、随意に、一般的にはＥＳＤ保護回路（１３）によって、該保護層（８）を電気接地に接続する。
・機械処理およびダイシングからチップを保護するために、パッシベーション層（１２）を蒸着する。パッシベーション層材料は、例えば、窒化ケイ素（Ｓｉ３Ｎ４）またはシリコンオキシナイトライド（ＳｘＮｙＯ）であってもよい。
・随意に、パッシベーション層材料が所望の種に選択的ではない、選択的な感応性層を蒸着する。
【００１９】
参照電極は、ＩＳＦＥＴの参照ゲート電圧を設定するために、チップの外側に取り付けられ得るか、あるいは、チップ上に後処理され得る。
【００２０】
ＣＭＯＳ製造技術に熟練した人は、該デバイスを完成するためには、他の標準的な工程が上記の工程に伴うということ、および、代替的な工程や部品が存在するということを認識するであろう。そのような工程はやがて発達して改善されるであろう。そのような改善も本発明の範囲内であると考えられる。
【００２１】
典型的には、フォトリソグラフィーは、ウエハに回路配置を転送して、層を蓄積するために使用される。マスクは、紫外線硬化性の光レジスト材料と協働して、除去または蓄積される部分のパターンを提供する。材料は、プラズマ強化化学蒸着（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）のような蒸着の既存の方法によって、ウエハに加えられてもよい。
【００２２】
フォトリソグラフィー、イオン注入、酸化、エッチング、および、蒸着の方法は、ＣＭＯＳ処理の当業者に周知であるが、本発明の範囲内にある製造方法を提供するのに等しく適した他の技術が存在するか、または、利用可能になってもよい。
【００２３】
金属層は、「バックエンド」処理中に製造されるのが一般的である。ケイ化工程が導電材料（金属など）の薄層でポリシリコンと活性領域を覆った後、絶縁材料（酸化物など）の層が蒸着される。プラズマエッチングと組み合わせたリソグラフィーは、酸化物を取り除き、「コンタクトホール」を形成するために、使用することができる。金属は酸化物に蒸着し、コンタクトホールにも蒸着して、層に導電的につながれた金属層を下に形成する。さらなるリソグラフィーは、「第１金属層（Ｍｅｔａｌ  １  ｌａｙｅｒ）」を作るために、金属の望ましくない部分を取り除く。さらなる金属層は、絶縁体を蒸着する工程、コンタクトホールをエッチングする工程、金属を蒸着する工程、および、金属をエッチングする工程の繰り返しによって作られる。
【００２４】
図１が第３金属層ＣＭＯＳプロセス（図１の部品８、７、６）から作られた構造を示す一方で、実施形態は第３金属層プロセスには限定されないことに留意する。
【００２５】
１つの実施形態では、該デバイスは、多くの金属層、ガードリングを形成する固有のゲートから最も遠い層、フローティングゲートを形成する固有のゲートに最も近い層を含むＣＭＯＳプロセスで形成される。幾つかの実施形態において、ＣＭＯＳプロセスは、３つ以上の層、４つ以上の層、５つ以上の層、６つ以上の層、７つ以上の層、８つ以上の層、９つ以上の層、１０以上の層、または、１１以上の層を有する。
【００２６】
ガードリングも同様に多くの層を含んでもよく、１つ以上の層は、１つ以上のフローティングゲート層（ガードリングおよびフローティングゲート構造は絶縁材料によって側方に分離する）と同じレベルであってもよい。
【００２７】
図１の断面図で示された実施例は、フローティングゲート構造を少なくとも部分的に囲むＥＳＤ保護構造（８）を示している。平面図では、ＥＳＤ構造は、ＩＳＦＥＴの感知ゲートを部分的に（図３）または完全に（図２）囲むリングを形成する。ガードリングの部分は間隔を開けて配され、パッシベーション層／感応性層（１２）に存在するイオン電荷にフローティングゲートの最上層をさらす。ガードリングは、感応性層からガードリングへの電気インピーダンスが、前記感応性層からフローティングゲート構造までの電気インピーダンスよりも小さくなるように、フローティングゲート構造の最上層（７）よりも感応性層（１２）に近い。
【００２８】
図３で見られるように、ＥＳＤ保護構造は必ずしもリングの形状ではなく、任意の形状で設計されてもよい。その形状は、ＩＳＦＥＴの感知ゲートを必ずしも完全に囲まなくてもよいが、静電気の発生のための優先経路を提供するために、ＩＳＦＥＴフローティングゲートに十分に近い位置にある。幾つかの実施形態では、前記ＥＳＤ保護構造とＩＳＦＥＴフローティングゲートの間の横方向の距離（図１と３の距離「ａ」）は、好ましくは、０．５μｍ未満、１μｍ未満、２μｍ未満、１０μｍ未満、または、１００μｍ未満である。この距離が近ければ近いほど、ＥＳＤ保護は優れている。
【００２９】
ＥＳＤの事象が起こると、電荷は放電するために最も低いインピーダンス経路を探し出そうとする。ガードリング（８）（例えば、金属層（３）が設けられた）は、フローティングゲート最上層（７）（例えば、金属層（２）が設けられた）と比較して、はるかに多くの低インピーダンス経路を提供する。ＥＳＤの事象がある際に消散される蓄積された電荷のための導電性経路が設けられる限り、ガードリングを直接、接地に接続する必要はない。導電性経路は、以下の１つ以上から作られ得る：金属導体、ダイオード、抵抗器、薄酸化物ＭＯＳＦＥＴまたはコンデンサー。これらは、ＣＭＯＳチップの内部またはＣＭＯＳチップの外部にあってもよい。導電性経路が製造するもととなるデバイスは、前述のデバイスに限定されない。
【００３０】
図２は、フローティングゲート構造の上面（７）を囲むガードリング（８）を示す実施形態の平面図である。流体サンプルは、パッシベーション層によって提供される感応性層（１２）に接している。当然のことながら、部品（８、７、１２）はすべて異なる層にある。記載された形状、相対的な大きさと位置は、一例に過ぎない。
【００３１】
デバイスの部品の寸法はかなり変わることもあるが、特定の寸法が使用されるＣＭＯＳプロセスによって決定される。典型的な実施形態において、
・各金属層の厚みは０．５μｍから１．５μｍである。
・フローティングゲートの幅または直径は、０．１μｍから１０００μｍまでである。
・ガードリングの縁とフローティングゲートの間の側方の間隔「ａ」は、０．１μｍから１００μｍである（あるいは、ガードリングの縁とフローティングゲートは、２０％まで重なってもよい）。
・ガードリングの幅は０．１μｍから１０００μｍまでである。
・ガードリング（８）と感応性層（１２）の間のインピーダンスは、フローティングゲート（７）と感応性層（１２）の間のインピーダンスの５０%未満であり、好ましくは、フローティングゲート（７）と感応性層（１２）の間のインピーダンスの３０%未満であり、より好ましくは、フローティングゲート（７）と感応性層（１２）の間のインピーダンスの２０%未満である。
【００３２】
別の実施形態（図３に示される）では、ＥＳＤ保護構造は、保護されるフローティングゲートのまわりに割り当てられた２つ以上のＥＳＤ保護素子（８）を含む。示された形状、相対的な大きさおよび位置は、一例に過ぎない。
【００３３】
アレイは、複数のＩＳＦＥＴ、例えば、８つのＩＳＦＥＴＳ、１０以上のＩＳＦＥＴＳ、１００以上のＩＳＦＥＴＳ、１０００以上のＩＳＦＥＴＳ、１０，０００以上のＩＳＦＥＴＳ、１００，０００以上のＩＳＦＥＴＳを含んで形成されてもよい。１つのＥＳＤ保護構造は、複数のＩＳＦＥＴを保護してもよく、または、各ＩＳＦＥＴに１つのＥＳＤ保護構造があってもよく、あるいは、各ＩＳＦＥＴに１以上のＥＳＤ保護構造があってもよい。
【００３４】
図４は、ＩＳＦＥＴのアレイを例証している平面図を示す。８つのＩＳＦＥＴの上部アレイは、ガードリング（８）によって囲まれた各々のフローティングゲート最上層（７）を示す。下部アレイは、複数のフローティングゲートがガードリング（８）によって囲まれている代替的な配置を示す。図５は、ＥＳＤ保護構造（８）が、保護される１つ以上のフローティングゲート構造のまわりに分布している任意形状のパッドをどのように含み得るかを示している。図６は、ＥＳＤ保護構造が、アレイのほぼすべてのＩＳＦＥＴの隣を通る連続的な領域を含み得ることを示している。
【００３５】
使用時、ＩＳＦＥＴまたはＩＳＦＥＴのアレイの感応性層（１２）は、流体サンプルと接触するように配される。典型的には、ＩＳＦＥＴに関連して所望の流体を送るまたは含有するためのマイクロ流体構造があるだろう。サンプルは、通常の方法でＩＳＦＥＴで検知可能なイオン濃度を含む。ＥＳＤ発生が流体またはマイクロ流体構造で生じると、感応性層（１２）は高い静的ポテンシャルを経験するであろう。ＥＳＤ保護構造（８）は、フローティングゲート表面（７）よりも低いインピーダンスを表面に提供することによって、ＩＳＦＥＴを保護する。ＥＳＤ保護構造（８）は電荷を受けとり、好ましくは、（例えば、接続された回路（１３）を介して）接地に電荷を送るために、低インピーダンス経路を提供する。
【００３６】
放電回路（１３）は、制御されたコンジットを接地に提供するために、ガードリング（８）につなげられてもよい。図８は、電源電圧レールＶｄｄまたはＶｓｓのいずれかにガードリング上の電荷を放電するために、ダイオード（１４）を有する保護回路の実施形態を示しており、放電の方向は静電荷の極性に依存する。レールクランプ回路（１５）は、電源レールの間の任意の静電荷を放電することによって、電源が短絡しないようにする。
【００３７】
好ましい実施形態では、ＥＳＤ構造は、一連の相互接続ビアおよび金属層を介して、基板に接続される。その後、基板自体は接地されるか、または、放電回路に接続されてもよい。図７はそのような実施形態の断面図である。基板へのＥＳＤ構造の接続は、ダイオード接合部を作るために、基板中のウェル（１９）に対するものであってもよい。各々のＥＳＤ素子（８）は、これらのビアと金属層によって基板に接続されてもよく、あるいは、基板に接続されたＥＳＤ素子（８）は、さらなるＥＳＤ素子にも接続されてもよい。
【００３８】
以下の構成要素が添付の図面で示される：
１．シリコン基板
２．ソース拡散領域
３．ドレイン拡散領域
４．ゲート酸化物
５．ポリシリコンゲート
６．第１金属から形成されたフローティングゲート
７．第２金属から形成されたフローティングゲート
８．第３金属から形成されたＥＳＤ保護リング
９．第１金属−ポリ接触（Ｍｅｔａｌ  １ ｔｏ ｐｏｌｙ  １ ｃｏｎｔａｃｔ）
１０．第２金属−第１金属接触
１１．金属間誘電体
１２．上部パッシベーション層／感応性層
１３．ＥＳＤ放電回路
１４．ダイオード
１５．ＥＳＤレールクランプ回路
１６．Ｖｄｄ
１７．Ｖｓｓ
１８．基板中のウェル
【００３９】
好ましい実施形態は、以下の属性の１つ以上を有してもよい。
・ＥＳＤ保護構造はリング形状である。
・ＥＳＤ保護構造は、アレイのほぼすべてのＩＳＦＥＴの隣を通る連続的な領域である。
・ＥＳＤ保護構造は、ＩＳＦＥＴデバイスの近接に置かれた１つ以上の導電素子から形成され、前記導電素子はＩＳＦＥＴデバイスのフローティングゲートのまわりでは閉リングを形成しない。
・該リングは１つの金属層の厚みを有しており、その幅は同様の大きさであってもよい。
・該リングは開口であっても閉口であってもよく、平面図では、円形、長方形であってもよく、一般に、フローティングゲートの輪郭にならう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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