(57)【特許請求の範囲】
【請求項１】
パワー変換器であって、
シンクロナス整流器又は電圧クランプ用の３端子スイッチとして使用される半導体デバイスを有し、
前記半導体デバイスは、
第１の導電型のソース領域と、
前記ソース領域に隣接し、前記第１の導電型とは異なる第２の導電型のボディ領域と、
前記ボディ領域に隣接し、前記第１の導電型のドレン領域であって、前記ソース領域及び前記ボディ領域が互いに接続され、かつ第１の電圧にバイアスされ、前記ドレン領域が、第２の電圧にバイアスされ、かつ前記第１及び第２の電圧が、前記ボディ領域と前記ドレン領域との間の接合を順バイアスするように定められる、該ドレン領域と、
前記ボディ領域のチャネル領域に対して絶縁層により分離されたゲートと、
第１のスイッチであって、前記第１のスイッチは、前記ゲートと前記ソース領域との接続を遮断すると同時に前記ゲートを当該半導体デバイスを完全にオンにするのに十分な第３の電圧に接続するように動作可能であり、かつ前記ゲートと前記第３の電圧との接続を遮断すると同時に前記ゲートを前記ソース領域に接続させるように動作可能である、該第１のスイッチとを含み、
前記パワー変換器はさらに、
インダクターと、
該インダクターに直列接続された第２のスイッチとを有し、
前記半導体デバイスが、前記インダクターと前記第２のスイッチとの間の共通のノードに接続されており、
前記第２のスイッチを流れる電流を止めるべく前記第２のスイッチが開かれた直後の、前記第２スイッチをオフした時から前記半導体デバイスをオンするまでの時間である同時オフ状態時間に於いて、前記第１のスイッチは、前記ゲートを前記ソース領域に接続することを特徴とするパワー変換器。
【請求項２】
前記第３の電圧を供給するためのチャージポンプを更に有することを特徴とする請求項１に記載のパワー変換器。
【請求項３】
前記第３の電圧の絶対値が、前記第１の電圧の絶対値よりも大きいことを特徴とする請求項１に記載のパワー変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、米国特許出願第０８／６４８，３３４号及び同０８／６４９，７４７号に関連し、これらの出願は本願と同時に提出されたもので、それらに言及することをもって、これらの出願明細書の全体が本願の一部をなすものとする。
【０００２】
本発明は、パワー変換器その他の回路におけるシンクロナス整流器あるいは電圧クランプとして用いられるパワーＭＯＳＦＥＴスイッチに関する。
【背景技術】
【０００３】
半導体デバイスはパワー電子回路に於て電流をスイッチするために用いられる。これらのデバイスは通常、回路中に発生する電圧スパイクによって、順方向に導通したり、なだれ破壊状態に至り得るようなＰＮ接合その他のダイオードを含んでいる。スイッチングデバイスの一般的な形式として例えばパワーＭＯＳＦＥＴがあり、それについては１９８０年以来文献中に於て様々に議論されている（例えば引用文献１参照）。
【０００４】
通常のソース／ボディ短絡を有するＭＯＳＦＥＴは、そのドレイン−ボディ領域間の接合に於て、寄生ＰＮダイオードを含んでいる。寄生ダイオードは、ＭＯＳＦＥＴのチャネルを通過する電流に対して並列をなすが、通常逆バイアスの向きに配置されることから、逆並列ダイオードとして呼ばれることが多い。
【０００５】
パワーＭＯＳＦＥＴにおける逆並列ダイオードはいくつもの方法によって順バイアスすることができる。例えば、回路中に於ける静電放電（ＥＳＤ）はその原因となり得る。しかも、多くのパワー電子回路に於ては、インダクタは、通過する電流の大きさの変化を阻止する傾向を示すことから、大電流が流れる経路中にインダクタが置かれると、その端子間に電圧の大きな変動が発生することがある。よく知られたＶL＝Ｌ（ｄＩ／ｄｔ）はこの現象を表しており、インダクタに流れる電流が減少したり、或いはインダクタに直列接続されたスイッチが開かれると、負の値のＶL即ちインダクタの端子の両端の電圧の特性の反転が引き起こされる。このような反転電圧の大きさが供給電圧を超えると、回路理論に於ては一般的にノードと呼ばれる回路の接続部のいくつもが、電源電圧の範囲を超える電圧値に達することがある。このような場合にＭＯＳＦＥＴスイッチに於ける逆並列ＰＮダイオードは一時的に順バイアスされることがある。
【０００６】
例えば、モータのドライバに於ては、モータの巻線のいずれかに対して直列に接続されたＭＯＳＦＥＴをオフすると、誘導性のフライバックが引き起こされる。プッシュ・プッシュ即ちハーフブリッジドライバに於ては、２つのスイッチが、電源供給レールに於て互いに重ね合わされており、両スイッチ間の中心点はモータに接続される。一番に、ロー側のスイッチがオフされた時にハイ側のスイッチがオンされ、あるいはその逆となる。しかしながら、実際には、オン状態が重なり合う危険があり、そのような場合には電源供給レール間に破壊的な突き抜け短絡電流が流れることから、ＭＯＳＦＥＴを同時にスイッチすることができない。しかしながら、しばしば３状態と呼ばれるような一方のスイッチのオフ及び他方のスイッチのオンの間に短いbreak-before-make時間を設けることが一般的である。このように、ハイ側のスイッチが依然としてオフの時に、ロー側のスイッチをオフすると、モータの巻き線は、出力（即ち中心点）を、正のレールよりも高い電圧にドライブし、ハイ側のＭＯＳＦＥＴの逆並列ダイオードを順バイアスし、逆に、ロー側のスイッチが依然としてオフの時に、ハイ側のスイッチをオフすると、モータの巻き線は、出力を、ギラウンドよりも低い電圧にドライブし、ロー側のＭＯＳＦＥＴの逆並列ダイオードを順バイアスする。即ち、３状態の間、誘導性負荷は必ずハーフブリッジに於ける２つの逆並列ダイオードの一方を順バイアスする。逆並列ダイオードに於ける導通を避けることはできない。
【０００７】
スイッチングモードＤＣ−ＤＣコンバータ等の電源回路に用いられるような他の回路に於ては、スイッチングＭＯＳＦＥＴに於ける逆並列ダイオードは意図的に導通させられる。このような回路に於ては、ＭＯＳＦＥＴは整流器のように方向性を与えられて接続され、変換器のスイッチが開かれるときは常にその寄生ダイオードは導通するようにしている。ＭＯＳＦＥＴのゲートは、逆並列ダイオードが順バイアスされたときは必ずＭＯＳＦＥＴが、そのダイオードの（そのチャネルを介する）電流をシャントするように同期される。従って、このようなＭＯＳＦＥＴはしばしばシンクロナス整流器と呼ばれる。しかしながら、この場合も、寄生ダイオードが導通し始めるときと、ＭＯＳＦＥＴのゲートが、ＭＯＳＦＥＴのチャネルをオンさせるように駆動されるときとの間にはmake-before-break時間を設ける必要がある。break-before-make時間の間、ＭＯＳＦＥＴのゲートは、チャネルをオフするようにバイアスされる。
【０００８】
従って、このタイプの回路に於ては、一般に、当該ＭＯＳＦＥＴ或いは同一回路中に於ける他のＭＯＳＦＥＴがオンし、ダイオードからの電流をチャネルに振り向ける前に、ＭＯＳＦＥＴに於ける寄生ＰＮダイオードが導通するような時間が必ず存在する。多くの誘導性パワー回路に於ては寄生ダイオード導通を回避することはできない。
【０００９】
順バイアスされた時、ＰＮダイオードは少数キャリアデバイスであり、従って、多数キャリアデバイスに比較して長い回復時間を要する。ＰＮダイオードが順バイアスされているとき、少数キャリアはＰＮダイオード中に蓄積される。ＰＮダイオードが再び逆バイアスされると、蓄積された少数キャリアはＰＮダイオードの逆回復時間を増大させる。逆回復時間しは、順バイアスされたダイオードが、逆方向に加えられた電圧をブロックするまでに要する時間である。更に、少数キャリアが逆バイアス状態に於て取り除かれると、電圧の急激な過渡的変化即ち大きなｄｖ／ｄｔが引き起こされ、電源電圧を超える電圧スパイクが発生する場合がある。
【００１０】
これと同じ問題がＭＯＳＦＥＴ内の逆並列ダイオードにも発生し、その寄生ＰＮダイオードが一時的に順バイアスされると、ＭＯＳＦＥＴの性能を損なう場合がある。（ソース端子が、ドレイン端子よりも低い電圧に接続されているような）クアドラントＩにおけるＮチャネルＭＯＳＦＥＴの動作中に、寄生ダイオードは逆バイアスされ、電流を導通しない。しかしながら、ＭＯＳＦＥＴが、（ソース端子が、ドレイン端子よりも高い電圧に接続される）クアドラントＩＩＩに於て作動する場合、寄生ダイオードは順バイアスされ、少数キャリアにより電流を導通する。（ここでは、特記されない限り、ボディがドレイン／ソース端子に短絡されているようなＭＯＳＦＥＴに於て、短絡された端子はソースと呼び、短絡されていない端子はドレインと呼ぶものとする。ソース或いはドレインなる用語が、それらの構造よりもむしろそれらの電気的機能について用いられた場合、電気的ソース或いは電気的ドレインという用語を用いることとする。ＮチャネルＭＯＳＦＥＴについては、電気的ソースは電気的ドレインよりも負である。ＰチャネルＭＯＳＦＥＴについては上記したのと逆のことがいえる。）
【００１１】
ＭＯＳＦＥＴがクアドラントＩの作動状態に戻ったとき、蓄積された電荷はＭＯＳＦＥＴのドレイン／ソース電流によって吸収されなければならない。従って、オンオフ変化の間に於けるスイッチング時間及びそれに付随するＭＯＳＦＥＴの電力損が増大する。しかも、すべての電荷が吸収された瞬間に、大きな電圧変化即ち大きなｄｖ／ｄｔが発生する。大きなｄｖ／ｄｔは、（好ましくないバイポーラトランジスタ動作として表されるような）ＭＯＳＦＥＴに於けるスナップバック問題を引き起こし、集積回路に於ける（そのデバイスの制御が失われるような）ラッチアップ状態をトリガーする。
【００１２】
ＭＯＳＦＥＴが集積回路（ＩＣ）の一部を成す場合、寄生ダイオードを流れる電流は、ＩＣの基層内に少数キャリアを注入することがある。このような少数キャリアは、基層中を流れ、ＩＣに内に於ける他のデバイスに於けるラッチアップ或いはスナップバックといった様々な問題を引き起こす。
【００１３】
更に、寄生ダイオードを流れる電流はＩＣ内に電荷を導入し、これにはＩＣの異なる領域に於で少数キャリアとなる。このような場合、ＩＣ内に於て電圧降下が発生し、空間的に接地電圧を不均一にするようなグラウンドバウンス現象を引き起こし、これもやはりラッチアップ現象の原因となる。
【００１４】
ＭＯＳＦＥＴに於ける寄生ダイオードにより引き起こされる問題を回避するために、クアドラントＩ動作中に於けるＭＯＳＦＥＴの寄生ダイオードを流れる電流を、ダイオードと並列にシャントデバイスを配置することにより、寄生ダイオードから迂回させることが考えられる。更に、ＰＮダイオードの少数キャリアにより引き起こされる問題を回避するために、どのようなＰＮダイオードに於ても並列にシャントデバイスを接続することができる。理想的には、シャントデバイスは、ＰＮダイオードが逆バイアスの時は、なんら電流を導通することがなく、ＰＮダイオードが順バイアスされた時には、ＰＮダイオードよりも低い電圧に於て導通すると良い。シリコンの物理的な特性から、シリコンＰＮダイオードは０．６〜０．８Ｖのオン電圧を有する。この範囲であれば、より高い順バイアス電圧は、より高い電流密度及びより多数の蓄積された少数キャリア電荷に対応する。従って、シャントデバイスは０．６Ｖ以下のオン電圧を有しなければならない。しかも、ＭＯＳＦＥＴの寄生ダイオードにとって、シャントデバイスによってＭＯＳＦＥＴのオフ時間が劣化しないように、シャント・デバイスは、低い回復時間を有するものでなければならない。
【００１５】
本技術分野に於ては、ショットキーダイオードをシャントデバイスとして用い得ることが知られている。ショットキーダイオードは、通常０．２〜０．３Ｖの低いオン電圧を有し、高速でオフし、逆バイアスされた時には非導通となることにより特徴づけられる。従って、ショットキーダイオードはシャントデバイスとしての機能を果たすことができる。
【特許文献１】欧州特許出願公開第０６５５８３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、ＩＣにショットキーダイオードを付加することは追加のプロセスステップを必要とする。特に、ショットキーダイオードを形成するためには、金属シリコンバリアを形成しなければならない。ショットキーダイオードを適正な特性を有するものとするためには、バリア金属は、金属オーミックコンタクトのような他のプロセスステップとは異なるものである場合が多い。このような追加のステップは、ＩＣのコストを高め、その複雑さを増大させる。
【００１７】
或いは、多数のチップを用いる解決方法として、ＩＣに於けるＭＯＳＦＥＴ或いはＰＮダイオードに並列にディスクリートなショットキーダイオードを接続することが考えられる。しかしながら、このような接続には、接続ワイヤ内に於ける様々な抵抗、静電容量或いはインダクタンスを伴い、ショットキーダイオードのオン時間を遅延させ、寄生或いはスタンドアローンＰＮダイオードがショットキーダイオードよりも先にオンするといった事態を引き起こし得る。更に、ショットキーダイオードをそれに極力近づけて接続しなければならないことから、寄生或いはスタンドアローンをクランプするために、ディスクリートなショットキーダイオードを用いることは理想とはほど遠い。
【００１８】
従って、ここで必要なのは、追加のプロセスステップを必要とすることなく製造することが可能であり、シリコンダイオードよりも低いオン電圧を有し、順バイアスから逆バイアス状態にスイッチされたときに高速な回復を行うことができ、逆バイアス時に非導通であるようなデバイスである。理想的には、デバイスのオン抵抗や電流密度を劣化させることなく、パワーＭＯＳＦＥＴ自体に組み込み得るようなシャントデバイスが望まれる。
【課題を解決するための手段】
【００１９】
本発明は、ＭＯＳＦＥＴのボディとドレイン（電気的ソース）との間のＰＮ接合が部分的に順バイアスされた時にＭＯＳＦＥＴに発生するボディエフェクトを利用するものである。ボディエフェクトの結果、ＭＯＳＦＥＴの閾電圧が下がり、ゲートに比較的低い電圧が印加された場合でも、殆どの電流が、ボディ−ドレイン接合に形成される寄生ダイオードよりも、むしろＭＯＳＦＥＴのチャネルを流れるようになる。例えば、ＮチャネルＭＯＳＦＥＴの場合、ボディに、ドレインに対して、例えば０．０５〜０．６ボルト程度の小さな正のバイアスが与えられた場合、ＭＯＳＦＥＴのチャネルをオンさせるために必要なゲート−ソース電圧Ｖgsが低減される。ＰチャネルＭＯＳＦＥＴの場合、ボディに、ドレインに対して小さな負のバイアスが与えられた場合、同様に、より小さな負のＶgsが必要となるような絶対的な意味で、チャネルをオンするために必要となるＶgsが低減される。
【００２０】
本願及び上記した２つの関連する米国特許出願（第０８／６４８，３３４号及び同０８／６４９，７４７号）は、全てボディエフェクトによりＭＯＳＦＥＴの閾電圧を低下することに関するものである。
【００２１】
米国特許出願第０８／６４８，３３４に記載されているような２端子式のＭＯＳＦＥＴの場合、ＭＯＳＦＥＴのソース、ボディ及びゲートはハードワイヤされており、単一の電源が、ドレイン−ソース電圧Ｖｄｓ、ゲートバイアス及びボディバイアスを供給する。Ｎチャネルの場合、Ｖｄｓが正であるようなクアドラントＩにおいて電流を必ずブロックするものであり、Ｖｄｓが負であるようなクアドラントＩＩＩにおいては電流を導通させ、ショットキーダイオードほどではないとしても、通常のＰＮダイオードよりも低いオン電圧を有するダイオードとして機能する。このような特性を考慮して、２端子式のこのデバイスを、擬似ショットキーダイオードと呼ぶものとする。この用語はまた、ある条件においては、デバイスが可変抵抗器よりもむしろ真のショットキーダイオードとして振る舞うようなＭＯＳＦＥＴの物理的動作を表すものである。
【００２２】
擬似ショットキーダイオードが２端子デバイスであることから、そのゲート駆動に関連して何らタイミングの問題が発生しない。擬似ショットキーダイオードは、多数キャリア導通に依存するものであり、蓄積少数キャリアに伴う不利益を受けることがなく、従って短い逆回復時間を有する。
【００２３】
米国特許出願第０８／６４９，７４７号に記載された４端子式のデバイスにおいては、ソース、ボディ、ドレイン及びゲートが互いに独立に制御される。ＭＯＳＦＥＴは２つのモードによって動作する。その１つはオン状態であって、Ｎチャネルデバイスを仮定した場合、ゲート及びボディがそれぞれ個別に正の電圧にバイアスされ、ＭＯＳＦＥＴのチャネルを反転し、そのボディ及びソース間の接合を部分的に順バイアスする（Ｖｓｂ＜０）。そのもう１つはオフ状態であって、ボディがソースにより短絡される（Ｖｓｂ＝０）。オン状態においては、ＭＯＳＦＥＴが通常クアドラントＩにおいで動作し、ソース−ボディ接合に加えられた独立に制御可能な順バイアスがその閾電圧を下げ、それによって、Ｖｓｂが０の場合よりもドレイン電流を増大させる。オフ状態においては、ＭＯＳＦＥＴは、ドレイン電圧に応じて、クアドラントＩＩＩに於いて順バイアスされた擬似ショットキーダイオードと同様に或いはクアドラントＩに於いてオフのダイオードとして機能する。
【００２４】
本出願は、３端子ＦＥＴについて記述するもので、従ってソース及びボディが互いに短絡されるが、ゲートは個別に或いは独立に制御可能である。３端子デバイスも同様に２つのモードで動作する。第１の動作モードにおいては、ＭＯＳＦＥＴのゲートがソース及びボディに電気的に結合され、デバイスは完全に擬似ショットキーダイオードとして動作する。即ち、デバイスはクアドラントＩＩＩにおいて電流を導通し、通常のＰＮダイオードよりも低い電圧降下を伴い、またクアドラントＩにおいてはデバイスは電流をブロックする。第２の動作モードにおいては、デバイスがＮチャネルデバイスであるとした場合に、ゲートがより高い電圧に駆動され、そのチャネルをより完全にオンする。デバイスは一般に、通常のＭＯＳＦＥＴとして動作するが、クアドラントＩＩＩにおいて動作する場合、ボディ−ドレイン接合が部分的に順バイアスされることから、その閾電圧が低下する。クアドラントＩにおいて作動する場合、デバイスは通常のＭＯＳＦＥＴとして動作する。
【００２５】
以下に明らかになる理由により、３端子デバイスは本明細書においては擬似ショットキーシンクロナス整流器と呼ぶものとする。上記したようなデバイスが２端子デバイスとして機能するような第１のモードは、擬似ショットキーシンクロナス整流器の擬似ショットキー状態と呼び、上記した第２の動作モードは擬似ショットキーシンクロナス整流器のＭＯＳＦＥＴ状態と呼ぶものとする。以下に記述する第３のモードは、ソース−ボディとは独立してバイアスされ、チャネルを完全にオフしたような時に発生するもので、ダイオード状態と呼ぶものとする。
【００２６】
擬似ショットキーシンクロナス整流器の性能は、ボディエフェクトが最大化され、閾電圧が最小化される度合いに応じて改善される。ここで目的とされるのは、ボディ−ドレインダイオード（ＰＮ接合）電流に対するチャネル電流の比率を最大化し、導通時におけるボディ−ドレイン電圧を最小化することにある。一般に、ＭＯＳＦＥＴは高いゲインＧｍ、低いオン抵抗Ｒｄｓ及び低い閾電圧Ｖｔを有するべきである。以下の記載から明らかとなるように、「低いオン抵抗」なる用語は、一般的な意味とはやや違う意味で用いられる。これは、擬似ショットキー状態においては、擬似ショットキーシンクロナス整流器は、チャネルの表面が完全に反転していない状態において導通状態を呈するからである。
【００２７】
擬似ショットキーシンクロナス整流器は様々な用途を有する。ある好適実施例においては、擬似ショットキーシンクロナス整流器は、負荷に向けて電力の流れを制御するためのスイッチとして動作する。ＭＯＳＦＥＴのソース及びボディは互いに短絡され、ゲートは、それを、ソースに接続したり（擬似ショットキー状態）、或いはＭＯＳＦＥＴのチャネルを完全にオンするような電圧に接続したり（ＭＯＳＦＥＴ状態）、２つの何れかの状態をとるようなスイッチにより制御される。擬似ショットキーシンクロナス整流器は、スイッチングモードパワー変換器において、例えば通常シンクロナス整流器として動作する従来形式のＭＯＳＦＥＴに代えて本発明のデバイスを用いたような場合に特に有用である。シンクロナス整流器がオンする前に発生するbreak-before-make時間において、デバイスは、低い閾電圧を有する擬似ショットキー状態において動作し、電力損或いは蓄積電荷を減少させる。ゲートを例えばアースするのではなくソースに対してバイアスすることにより、電流は寄生逆並列ダイオードよりもむしろＭＯＳＦＥＴのチャネルを流れるようになる。チャネルにおける電圧降下は、逆並列ダイオードにおける電圧降下よりも実質的に小さいことから、シンクロナス整流器における電力損が低減され、従来形式のＭＯＳＦＥＴの寄生ＰＮダイオードにおける蓄積電荷に付随する問題が低減あるいは実質的に解消される。
【００２８】
break-before-make時間の終了に際して、擬似ショットキーシンクロナス整流器はＭＯＳＦＥＴ状態となり、ゲートが、ＭＯＳＦＥＴを完全にオンにするように駆動される。
擬似ショットキーシンクロナス整流器は、その擬似ショットキー状態においては、通常のＰＮダイオードよりも低い電圧でオンすることから、集積回路（ＩＣ）チップ上における他のダイオード及びトランジスタの両端に発生する電圧をクランプするためにも用いることができる。これは、他のダイオードなどにおける電荷の蓄積及び順方向の導通を制限し、少数キャリア注入、ＭＯＳＦＥＴスナップバック或いはＩＣチップのラッチアップを防止することができる。
【００２９】
擬似ショットキーシンクロナス整流器は、低い閾電圧、高いボディドーパント濃度、短いチャネル長及び単位面積あたりの広いゲート幅を有するものであるのが好ましい。閾電圧を高めるような、高いボディドーピング濃度などのファクタの影響を解消するためには、閾電圧調整用のイオン注入が一般的に必要となる。
【００３０】
本発明のある側面によれば、ラテラルデバイスにおいて、ゲートを形成するのに先だって閾電圧調整用イオン注入が行われる。本発明の別の側面によれば、大きなルートＤｔプロセスを必要とするようなデバイスにおいて（但し、Ｄはドーパントの拡散率であり、ｔは時間である。）、閾電圧調整用イオン注入は、長時間の高温炉内処理の後に、ゲート酸化膜及びゲートを透過するような或いはセシウムなどの比較的動きの悪い即ち低い拡散率を有するイオンを、ゲートの形成に先だって導入することにより実行される。
ゲート酸化膜の厚さの設計基準は、擬似ショットキー状態におけるデバイスの性能を最適化する考慮と、ＭＯＳＦＥＴ状態におけるデバイスの性能を最適化する考慮との妥協を必要とする。前者の場合には、ボディエフェクトを高めることにより閾電圧を下げるようにゲート酸化膜を厚くしなければならず、後者の場合デバイスのオン抵抗を最小化するためにゲート酸化膜を薄くしなければならない。また、擬似ショットキーシンクロナス整流器がＭＯＳＦＥＴ状態の時のオン抵抗を低減する上では、ドレインの設計が重要である。
【図面の簡単な説明】
【００３１】
【図１Ａ】ＭＯＳＦＥＴを２端子デバイスとして接続する４つの可能な方法の１つを示す回路図である。
【図１Ｂ】ＭＯＳＦＥＴを２端子デバイスとして接続する４つの可能な方法の１つを示す回路図である。
【図１Ｃ】ＭＯＳＦＥＴを２端子デバイスとして接続する４つの可能な方法の１つを示す回路図である。
【図１Ｄ】ＭＯＳＦＥＴを２端子デバイスとして接続する４つの可能な方法の１つを示す回路図である。
【図１Ｅ】図１Ａに示された構造の電気的特性を示すグラフである。
【図１Ｆ】図１Ｂに示された構造の電気的特性を示すグラフである。
【図１Ｇ】図１Ｃに示された構造の電気的特性を示すグラフである。
【図１Ｈ】図１Ｄに示された構造の電気的特性を示すグラフである。
【図２】ＭＯＳＦＥＴの閾電圧（Ｖｔ）を、ＭＯＳＦＥＴのソース−ボディ電圧（Ｖｓｂ）の関数として表したグラフである。
【図３】様々なゲートバイアスレベルにおける、ドレイン電流（Ｉｄ）をドレイン−ソース電圧（Ｖｄｓ）の関数として示すグラフである。
【図４Ａ】擬似ショットキーダイオード及び閾電圧接続されたＭＯＳＦＥＴのＩＶ特性を比較するグラフである。
【図４Ｂ】擬似ショットキーダイオード及び閾電圧接続されたＭＯＳＦＥＴのＩＶ特性を比較するグラフである。
【図５Ａ】ショットキーダイオード、擬似ショットキーダイオード及び理論的ＰＮダイオードのＩＶ特性を比較するグラフである。
【図５Ｂ】ショットキーダイオード、擬似ショットキーダイオード及び理論的ＰＮダイオードのＩＶ特性を比較するグラフである。
【図６】様々な閾電圧（Ｖｔ）について、擬似ショットキーダイオードの電圧降下を示すグラフである。
【図７Ａ】ＭＯＳＦＥＴの寄生ダイオードによって引き起こされるスナップバック問題を表す一連の曲線を含むグラフである。
【図７Ｂ】ＭＯＳＦＥＴの寄生ダイオードにより引き起こされるＣＭＯＳラッチアップ問題を表すグラフである。
【図８】ＮチャネルＭＯＳＦＥＴにおける寄生ダイオードによる少数キャリアの注入により引き起こされるダイオード回復スナップバックを防止するために擬似ショットキーシンクロナス整流器を用いた場合を示すＩＣの断面図である。
【図９】ＰチャネルＭＯＳＦＥＴにおける寄生ＰＮＰバイポーラトランジスタのスナップバックを防止するために擬似ショットキーシンクロナス整流器を用いた場合を示すＩＣの断面図である。
【図１０】寄生ダイオードにより基層内に少数キャリアが注入されもことにより引き起こされるＩＣのラッチアップを防止するために擬似ショットキーシンクロナス整流器が用いられたＩＣの断面図である。
【図１１Ａ】パワー変換器における擬似ショットキーシンクロナス整流器の様々な利用方法の１つを示す回路図である。
【図１１Ｂ】パワー変換器における擬似ショットキーシンクロナス整流器の様々な利用方法の１つを示す回路図である。
【図１１Ｃ】パワー変換器における擬似ショットキーシンクロナス整流器の様々な利用方法の１つを示す回路図である。
【図１１Ｄ】パワー変換器における擬似ショットキーシンクロナス整流器の様々な利用方法の１つを示す回路図である。
【図１１Ｅ】パワー変換器における擬似ショットキーシンクロナス整流器の様々な利用方法の１つを示す回路図である。
【図１１Ｆ】パワー変換器における擬似ショットキーシンクロナス整流器の様々な利用方法の１つを示す回路図である。
【図１２Ａ】集積回路として擬似ショットキーシンクロナス整流器を構成した３つの態様の１つを示す断面図である。
【図１２Ｂ】集積回路として擬似ショットキーシンクロナス整流器を構成した３つの態様の１つを示す断面図である。
【図１２Ｃ】集積回路として擬似ショットキーシンクロナス整流器を構成した３つの態様の１つを示す断面図である。
【図１３】ソース−ゲート接続を模式的に示し、やはり擬似ショットキー動作が可能なアクティブＭＯＳＦＥＴと組み合わされた擬似ショットキーシンクロナス整流器の断面図である。
【図１４Ａ】ラテラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１４Ｂ】ラテラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１４Ｃ】ラテラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１４Ｄ】ラテラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１４Ｅ】ラテラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１４Ｆ】図１４Ｅの擬似ショットキーシンクロナス整流器のドーパント濃度分布を示すグラフである。
【図１４Ｇ】図１４Ｅの擬似ショットキーシンクロナス整流器の別のドーパントの濃度分布を示すグラフである。
【図１５Ａ】垂直ＤＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１５Ｂ】垂直ＤＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１５Ｃ】垂直ＤＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を構成する方法を示す断面図である。
【図１５Ｄ】図１５Ｃの擬似ショットキーシンクロナス整流器のドーパント濃度分布を示すグラフである。
【図１６】擬似ショットキーシンクロナス整流器の（単位ゲート幅あたりの）電流のログに対する端子間の電圧を、閾電圧接続されたＭＯＳＦＥＴ（図１Ｂ）のそれと対照して比較するグラフである。
【図１７】閾電圧及びダイオードの両端間の電圧を一定に保持した状態で、３つのゲート酸化膜厚さについてボディドーピング濃度の関数として擬似ショットキーシンクロナス整流器における電流密度を示すグラフである。
【図１８】閾電圧及びダイオードの両端間の電圧を一定に保持した状態で、ボディドーピング濃度及びゲート酸化膜厚さの関数として擬似ショットキーシンクロナス整流器における等電流密度曲線を示すグラフである。
【図１９】擬似ショットキーシンクロナス整流器に於いて、ゲート酸化膜厚さ、ボディドーピング濃度及び、３つの異なる電流密度を達成するために必要となる閾電圧調整用注入ドース量を示す２組の曲線を含むグラフである。
【図２０】擬似シンクロナス整流器の逆回復特性を、通常のＰＮダイオードと比較して示すグラフである。
【図２１】擬似ショットキーシンクロナス整流器の測定された逆回復時間及びピーク逆電流を、通常のＰＮダイオードのそれらと比較するグラフである。
【図２２Ａ】様々なタイプのスイッチングの後に起きる回復時間中におけるシンクロナス整流器の電圧及び電流波形を示すグラフである。
【図２２Ｂ】様々なタイプのスイッチングの後に起きる回復時間中におけるシンクロナス整流器の電圧及び電流波形を示すグラフである。
【発明を実施するための形態】
【００３２】
擬似ショットキーシンクロナス整流器は、低閾電圧ＭＯＳＦＥＴが、そのボディダイオードが順バイアスされ、そのゲートがエンハンスされた時の現象を利用するものである。この現象を理解する上で、２端子接続されたＭＯＳＦＥＴの可能な構造を考慮することが重要である。
【００３３】
図１Ａ−１Ｄは、ＮチャネルＭＯＳＦＥＴ１００を２端子デバイスとして接続する４つの可能な構造を示し、図１Ｅ−１Ｈはこれらのデバイスの対応するＩＶ特性グラフである。上記したように、ボディがドレイン／ソース端子に短絡されているＭＯＳＦＥＴを記述する上での混乱を回避するために、短絡された端子はソースと呼び、短絡されていない端子はドレインと呼ぶものとする。
【００３４】
このように、図１Ａに示されたＭＯＳＦＥＴ１００において、ソース端子には符号１０３が、ドレイン端子には符号１１２が付されている。ＭＯＳＦＥＴ１００は更にボディ１０６及びゲート１０９を含む。符号１１５は、ＭＯＳＦＥＴ１００に発生した逆並列ダイオードを示す。図１Ａに示されるように、ゲート１０９、ボディ１０６及びソース端子１０３は負の電圧に接続され、ドレイン端子１１２は正の端子に接続されている。ゲート１０９が最も負の電圧にバイアスされていることから、ＭＯＳＦＥＴのチャネルは導通しない。更に、寄生ダイオード１１５は逆バイアスされ、導通しない。この構造は、電圧が逆並列ダイオード１１５の破壊電圧に到達するまで何らの電流もＭＯＳＦＥＴを流れないことからオフ状態と呼ぶ。図１Ａのように接続されたＭＯＳＦＥＴ１００のＩＶ特性が図１Ｅに示されており、ドレイン−ソース電圧Ｖｄｓがダイオード１１５の破壊電圧ＢＶｄｓｓに到達すると、電流が急激に増大することが分かる。
【００３５】
図１Ｂに示された構造においては、ゲート１０９及びドレイン端子１１２は正の電圧に接続され、ボディ１０６及びソース端子１０３は負の電圧に接続されいる。寄生ダイオード１１５は逆バイアスされ非導通の状態にある。しかしながら、ゲート１０９が正の電源端子に接続されていることから、電圧がＭＯＳＦＥＴの閾電圧に到達すれば、電流がチャネルを流れる。これを閾値接続と呼ぶものとする。図１Ｂのように接続されたＭＯＳＦＥＴ１００のＩＶ特性が図１Ｆに示されており、Ｖｄｓが約０．８Ｖに到達すると、電流が急激に増大することが分かる。この接続は、ＭＯＳＦＥＴの閾電圧の迅速な推定を可能にする一方、デバイスの真の閾電圧は、様々な文献に記載されているような外挿法を用いて決定しなければならない。一般に、これらの方法は、Ｖｄｓが小さい領域では線形動作としてＩＤ対Ｖｇｓを線形のグラフ上にプロットし、Ｖｇｓが数Ｖもの高い電圧である時には、飽和領域における動作としてＩＤ１／２対Ｖｇｓをプロットすることからなる。
【００３６】
図１Ｃはダイオード接続状態を示す。ソース端子１０３及びボディ１０６は正の電圧に接続され、ゲート１０９及びドレイン１１２は負の電圧に接続されている。ゲート１０９が最も負の電圧に接続されていることから、ＭＯＳＦＥＴ１００のチャネルは電流を導通しない。しかしながら、順方向にバイアスされている寄生ダイオード１１５は、そのオン電圧Ｖｄｉｏｄｅ（０．６−０．８Ｖ）において導通する。図１Ｃのように接続されたＭＯＳＦＥＴ１００のＩＶ特性が図１Ｇに示されており、Ｖｄｇがオン電圧に到達すると電流が急激に増大することが分かる。
【００３７】
図１Ｄは本発明の擬似ショットキーダイオード状態を示す。ゲート１０９、ソース１０３及びボディ１０６の各端子は全て正の電圧に接続され、ドレイン端子１１２のみが負の電圧に接続されている。この構造においては、電流が小さい場合、トランジスタのＭＯＳ部分はＶｐｓ（０．３−０．５Ｖ）として示されている擬似ショットキー電圧において導通し始めるが、この電圧は０．６−０．８Ｖといった通常のダイオードのオン電圧や０．８Ｖの閾電圧よりもかなり低いことが理解されよう。図１Ｄのように接続されたＭＯＳＦＥＴ１００のＩＶ特性が図１Ｈに示されており、ＶｄｇがＶｐｓに到達すると電流が急激に増大することが分かる。ここで、図１Ｄに示された擬似ショットキーダイオード構造は、擬似ショットキーシンクロナス整流器の擬似ショットキー状態と同一であって、擬似逆並列ダイオードにおける導通が引き起こされたときには必ずゲートをＭＯＳＦＥＴのソース及びボディ端子に短絡し、その他の場合にはゲートを独立に駆動することにより達成される。
【００３８】
図２は、４端子ＭＯＳＦＥＴの閾電圧Ｖｔを、（ボディはソース又はドレインに短絡されていない）ＭＯＳＦＥＴに加えられたソース−ボディ電圧Ｖｓｂの関数として表すグラフである。この場合、ソースは負電圧に接続された端子として定義され、ドレインは正電圧に接続された端子として定義されている。通常のソース−ボディ間短絡が存在する（Ｖｓｂ＝０）場合の閾電圧はＶｔｏとして示されている。図２に示されるように、ＭＯＳＦＥＴの閾電圧Ｖｔは、Ｖｓｂが負である場合、即ちボディがソースよりも高い電圧にバイアスされている場合により低い。このようなＶｓｂに依存する閾電圧の変化の原因はボディエフェクトと呼ばれる。ボディエフェクトは通常、ソース−ボディ接合における逆バイアスに起因する閾電圧の増大と考えられるのが通常であるが、擬似ショットキーダイオードの場合には、ソース−ボディ接合の部分的順バイアス（負のＶｓｂ）はＶｔの低下を引き起こし、即ち逆ボディエフェクト現象を引き起こす。
【００３９】
符号３Ａ、３Ｂ、３Ｃ及び３Ｄに示されている曲線は、ＭＯＳＦＥＴのドレイン−ソース電流Ｉｄを、様々な正のゲートバイアスＶｇｓについて、ドレイン−ソース電圧Ｖｄｓの関数として示すものである。ＭＯＳＦＥＴのソース及びボディは互いに短絡されている。ドレインがソースに対して正にバイアスされているようなクワドラントＩにおいて、ＭＯＳＦＥＴは、飽和点に到達するまで実質的に抵抗器として動作し、飽和点に到達すると、ＭＯＳＦＥＴは定電流源として機能する。Ｖｔにより示された曲線は、ゲートがドレインに接続されている場合におけるＩｄをＶｄｓの関数として示しており、これは図１Ｂに示された閾値接続構造に対応する。クワドラントＩＩＩにおいては、ソースがドレインに対して正にバイアスされている。初期段階では、曲線３Ａ−３Ｄは原点に対して対称であるが、Ｖｄｓが−Ｖｄｉｏｄｅに到達すると、順バイアスされた寄生ダイオードが導通し、その後にダイオードを通過する電流は、Ｖｄｓがより一層負になるに従って、ＭＯＳＦＥＴのチャネルを流れる電流に対してより大きな割合を占めるようになる。しかしながら、Ｖｄｓが−Ｖｄｉｏｄｅに到達するまでは、Ｉｄ曲線はボディエフェクト及びその結果として図２に示されるように閾値が低下することのの影響を受ける。これは、寄生ダイオードが導通し始めるまでチャネルを流れる電流を増大させることになる。チャネル電流の殆どは、多数キャリアにより運ばれ、これによって少数キャリアにより引き起こされる問題をかなり低減させることができる。
【００４０】
Ｖｐｓにより示される曲線は、クワドラントＩＩＩにおいては、より正の端子として与えられるソースが、ゲートに接続された時のＶｄｓの関数としてのＩＤを示す。この状態においては、クワドラントＩＩＩにおけるＭＯＳＦＥＴの最も負である端子としてのドレインに対するゲートのバイアスを増大させることが、ドレインに対するボディの電圧を増大させることによるボディエフェクトと組み合わされ、このボディエフェクトは図２に示されるように閾電圧Ｖｔを低減させ、ＭＯＳＦＥＴが０．２乃至０．３Ｖ低い電圧範囲で導通し始めるようになる。
【００４１】
従って、図３に示された曲線ＶＰＳは、図１Ｄに示されるような構造のＭＯＳＦＥＴは、真のショットキーダイオード程は低くないとしても、従来のＰＮダイオードのオン電圧よりもかなり低い電圧でオンするダイオードとして振る舞うことを表している。従って、図１ＤのＭＯＳＦＥＴは擬似ショットキーダイオードと呼ばれ、これは擬似ショットキー状態にある擬似ショットキーシンクロナス整流器と同一である。擬似ショットキーダイオードは、ＭＯＳＦＥＴのボディ及びゲートが接続された端子にアノードを有し、ＭＯＳＦＥＴの逆側の端子にカソードを備えてい図４Ａ及び４Ｂは、クワドラントＩ動作中のＭＯＳＦＥＴのドレイン−ソース電流Ｉｄ（μＡ／チャネル幅（μｍ））に対するクワドラントＩＩＩにおいて動作中の（擬似ショットキー効果を有するデバイスとしての）擬似ショットキーダイオードのＩｄとの関係を示す。上記したように、擬似ショットキー状態にある擬似ショットキーシンクロナス整流器は、擬似ショットキーダイオードと等価である。符号ＰＳが付されている曲線は、擬似ショットキーダイオードを表し、符号Ｍが付されている曲線はＭＯＳＦＥＴを表す。何れの場合も、ＭＯＳＦＥＴのゲートはＭＯＳＦＥＴのより正の端子に接続されている。図４Ａは、擬似ショットキーダイオードのオン電圧が低いことから、擬似ショットキーダイオードのＩＶ曲線が原点に向けてずれていることを示している。図４Ｂは、特に閾位置近傍のＶｄｓにおける電流の比較を容易にするためにＩｄのログをプロットしたものである。部分Ａにおいては、漏洩電流のみが擬似ショットキーダイオード及びＭＯＳＦＥＴを流れ、従って電流の大きさは互いに概ね等しい。グラフの部分Ｂにおいては、擬似ショットキーダイオードがオンし、従って擬似ショットキーダイオード電流が、ＭＯＳＦＥＴ電流よりもかなり大きい。部分Ｃにおいては、ＭＯＳＦＥＴがオンし、ボディエフェクトが消滅しており、従って電流が再び互いに等しくなっている。ここで注意すべきことは、Ｖｄｓが０．２−０．６Ｖの範囲である場合には、擬似ショットキーダイオードにおけるＩｄは、ＭＯＳＦＥＴにおけるＩｄよりも数倍大きいことである。
【００４２】
図５Ａ及び５Ｂは、ショットキーダイオード（曲線Ｓ）、擬似ショットキーダイオード（曲線ＰＳ）及びＰＮダイオード（曲線ＰＮ）のＩＶ特性を比較したものである。図５Ａ及び５Ｂは、Ｉｄのログをプロットしている。ＭＯＳＦＥＴにおける寄生ＰＮダイオードは、ＰＮダイオードと同様の特性を示す。図５Ｂに示されているように、擬似ショットキーダイオードのオン電圧と、ＰＮダイオードのオン電圧との間の電圧レベル（０．３−０．５Ｖ程度）では、擬似ショットキーダイオードを流れる電流は、ＰＮダイオードを流れる電流の１００倍以上にも達する。従って、このような電圧の範囲においては、擬似ショットキーダイオードは、ＰＮダイオードに対して極めて効果的なシャントデバイスを構成するものである。
【００４３】
図６は、ＭＯＳＦＥＴの幾つかの閾電圧Ｖｔについて電流Ｉの関数として擬似ショットキーダイオードの両端における電圧降下ＶＤＲＯＰを表したもので、閾電圧値変化させているが依然としてボディエフェクトが顕著に現れている。ＭＯＳＦＥＴが高いＶｔを有する場合、ボディエフェクトは、ＭＯＳＦＥＴの寄生ダイオードが導通し始める前にかなりの電流がチャネルを流れるのに充分な程閾電圧値を下げることができない。Ｖｔが低い場合、ボディエフェクトは、ＭＯＳＦＥＴの閾電圧値を寄生ダイオードのオン電圧よりも下げることができ、チャネルの導通が、寄生ダイオードの導通に先行して引き起こされる。中ぐらいのＶｔの場合、チャネル導通はより低い度合いで発生する。閾電圧値が低ければ低いほど、ＰＮダイオード導通が擬似ショットキー（チャネル）導通に追いつくまでの電流密度が高くなる。
【００４４】
図７Ａはスナッブバック状態が引き起こされたＭＯＳＦＥＴのＩＶ特性を示す。ＶＧ１、ＶＧ２及びＶＧ３は、ゲート駆動電圧の様々なレベルを表すものである。スナップバックの間、ＭＯＳＦＥＴに電圧降下が発生し、この電圧降下は、ドレインが高い正の電圧にある時、ソース−ボディ接合を順バイアスする。ＭＯＳＦＥＴの寄生バイポーラトランジスタは、ＭＯＳＦＥＴの破壊電圧よりも低い電圧で導通する。このような状態の例が以下に議論される。ドレイン電流が比較的小さい場合、図７Ａの３つの曲線はそれぞれ通常のＭＯＳＦＥＴのＩＶ特性を示す。
【００４５】
しかしながら、デバイスがバイポーラトランジスタがオンするに伴い、負抵抗の領域に入ると、スナップバックが引き起こされ、その後は電流が極端に増大する。曲線の形状は、曲線同志が集合する過渡的領域において変化する。
【００４６】
図７Ｂはラッチアップが引き起こされた集積回路のＩＶ特性を示す。図７Ｂにおいて符号２００で示されるような点に電流が到達すると、ＭＯＳＦＥＴがラッチアップし、図７Ｂの領域２０１により示されるように殆ど電圧降下を伴うことなくかなりの電流を導通し始める。デバイスがラッチアップ電流に耐えたとしても、デバイスから一時的に電源を遮断しない限り、通常の動作を復活することはできない。
【００４７】
図８Ａは、スナップバック状態を回避するために擬似ショットキーシンクロナス整流器を用いた場合を示す。断面図に示されているＮチャネルＭＯＳＦＥＴ８００は、ＭＯＳＦＥＴ８００のドレインに接続されたインダクタ８３０を含む回路に接続されている。インダクタ８３０は、回路中に用いられている任意のインダクタンスの代表として与えられたものである。ＭＯＳＦＥＴ８００は、Ｐ−エピタキシャル層８１０及びＰ＋基層８２０に短絡されたＮ＋ソース８０９とドレイン８１１とを有する。Ｐ−エピタキシャル層８１０及びＰ＋基層８２０は、共にＭＯＳＦＥＴ８００のボディを構成する。インダクタ８３０からの負の電圧スパイクがドレイン８１１を接地電圧以下に駆動すると、寄生ダイオード８０２は順バイアスされ、電子８０５からなる少数キャリアをＰ−エピタキシャル層８１０及びＰ＋基層８２０に注入する。これらの電子のあるものはホール８０７と結合し、即ちソース８０９により集められるが、最終的な結果としてドレイン８１１の周りの領域に少数キャリアが充満する。ここでドレイン８１１の電圧を急激に正にプルすると（例えばインダクタ８３０又は他のデバイスにより）、これらの少数キャリアは、それらが取り除かれ又はポールと結合するまで、電圧が上昇するのを防止する。小数キャリアが使い尽くされると、電圧は極めて急速に上昇し、大きなｄｖ／ｄｔ及び大きな変位電流を引き起こす。この大きな変位電流は、衝撃的なイオン化電流と共に、ＭＯＳＦＥＴ８００のＰ−エピタキシャル層８１０内に於いて電圧降下を引き起こす。Ｐ−エピタキシャル層８１０は、Ｎ＋ソース８０９よりも正となると、電子を注入し始め、バイポーラ導通をトリガーする。ＭＯＳＦＥＴ８００における寄生バイポーラトランジスタをオンすることは、図７Ａに示されるようなスナップバック状態を引き起こす。
【００４８】
しかしながら、擬似ショットキーシンクロナス整流器８１０が、そのカソード端子８５２がＭＯＳＦＥＴ８００のドレイン８１１に接続され、そのアノード端子８５４が、接地されているＰ＋基層８２０に結合されるようにしてＭＯＳＦＥＴ８００に接続されると、スナップバックの可能性を大幅に制限することができる。上記した例の場合、インダクタ８３０が擬似ショットキーシンクロナス整流器８５０のカソード及びＭＯＳＦＥＴ８００のドレイン８１１を接地電圧以下にプルすると、寄生ＰＮダイオード８０２が導通する前に、擬似ショットキーシンクロナス整流器８５０が、そのチャネルを介して導通し始める。このように、電流が、擬似ショットキーシンクロナス整流器８５０によりＭＯＳＦＥＴ８００からシャントされる。従って、ＭＯＳＦＥＴ８００内の少数キャリアが極めて低減される。しかも、擬似ショットキーシンクロナス整流器８５０は、以下において詳しく説明されるように、ＭＯＳＦＥＴ８００に集積化することができる。実際、ＭＯＳＦＥＴ８００は、ダイオード８０２が順バイアスされた時に、ＭＯＳＦＥＴ８００のゲートがＮ＋ソース８０９に短絡されている限り、通常のＭＯＳＦＥＴ８００と異なるところがない。
【００４９】
図９は、ＩＣ９００のＮ−ウェル９１０に形成されたＰ−チャネルＭＯＳＦＥＴ９０１におけるスナップバックを示す。Ｐ＋ソース９０４及びＮ＋ボディコンタクト９０２は互いに短絡され、ＶＣＣに接続されている。Ｐ＋ドレイン９０６は、インダクタ９３０及び、グラウンドに接続されたスイッチ９３５に接続されている。スイッチ９３５が開かれると、インダクタ９３０及びドレイン９０６の電圧は、ＶＣＣを越える値にフライアップされる。このような状況において、Ｐ＋ドレイン９０６とＮ−ウェル９１０との接合におけるＰＮダイオードは順バイアスされ、ホール９０８からなる少数キャリアがＮ−ウェル９１０に注入されるようになる。しかも、エミッタとして機能するＰ＋ドレイン９０６、ベースとして機能するＮ−ウェル９１１０及びコレクタとして機能するＰ＋基層９１４により構成された寄生バイポーラＰＮＰトランジスタは、ＶＣＣに等しいベース−コレクタ電圧を有する。従って、寄生ＰＮＰトランジスタがオンし、図７Ａに示されるようなスナップバック問題が引き起こされる。
【００５０】
しかしながら、ドレイン９０６における電圧がＶＣＣ以下にクランプされていれば、寄生ダイオードはオンすることがなく、寄生ＰＮＰトランジスタはスナップバック問題を引き起こさない。ＭＯＳＦＥＴ９０１は、カソードがＶＣＣに接続されアノードがＰ＋ドレイン９０６に接続されるように構成されたＮチャネル擬似ショットキーシンクロナス整流器９４０によりクランプすることができる。擬似ショットキーシンクロナス整流器９４０がこのようにして存在し、スイッチ９３５を開き、インダクタ９３０がドレイン９０６をＶＣＣを越えるレベルにプルすると、擬似ショットキーシンクロナス整流器９４０は、寄生ＰＮダイオードに先立って導通し、ドレイン９０６をＶＣＣにクランプする。或いは、Ｐチャネル擬似ショットキーシンクロナス整流器を、ＭＯＳＦＥＴ９０１と並列に用いたり、或いはＭＯＳＦＥＴ９０１が、それ自体擬似ショットキー効果を有するように調整することもできる。擬似ショットキーシンクロナス整流器９４０のゲートは、それがダイオード導通状態の間にそのソースに対して電気的にバイアスされている限り独立して制御することができる。
【００５１】
図１０はＮチャネルＭＯＳＦＥＴ１０１０及びＮ−ウェル１０２０を含む集積回路中に発生し得るラッチアップ状態を示す。インダクタ１０４０がＭＯＳＦＥＴのＮ＋ドレイン１０１１に接続されている。ＭＯＳＦＥＴ１０１０のＮ＋ソース１０１２及びＰ−エピタキシャル層１０１３はグラウンドに接続されている。場合によっては。インダクタ１０４０がＮ＋ドレイン１０１１をグラウンドレベル以下にプルし、従ってＰ−エピタキシャル層１０１３及びＮ＋ドレイン１０１１によって形成された寄生ダイオードを順バイアスする。従って、ドレイン１０１１は、電子１０１４からなる少数キャリアを基層内に注入する。これらの電子１０１４はホール１０１６と結合する。しかしながら、ホール１０１６がＰ型導電形式材料中を移動することから、ホールは抵抗１０１５に遭遇する。従って、ホール１０１６の移動により引き起こされる電流は、Ｐ−エピタキシャル層１０１３及びＰ＋基層内に抵抗性の電圧降下（Ｖ＝ＩＲ）を引き起こす。
【００５２】
Ｉ電圧降下は更に、ソース１０１２などの接地されたＮ＋領域を、周囲のＰ型材料よりも負にする。従って、ソース１０１２及びＰ−エピタキシャル層１０１３により形成された寄生ダイオード１０１７は順バイアスされ、それ自身の電子１０１８からなる少数キャリアを注入する。これらの電子１０１８はＮ型材料により集められ、それらが到達し得るような最も正の電位に向けてドリフトする。例えば、電子１０１８はＮ−ウェル１０２０に掃き出され、ＶＣＣに接続されたＮ＋領域１０２５にドリフトすることができる。
【００５３】
しかしながら、一旦、電子１０１８がＮ−ウェルに入ると、それらは多数キャリアと成り、従ってＰＭＯＳＦＥＴにおけるＰ＋領域などのような、ＩＣチップにおけるＰ＋領域の代表として、Ｎ−ウェル１０２０及びＰ＋領域１０２７により形成された寄生ダイオード１０２８を順バイアスするような電圧降下を引き起こす。次に、Ｐ＋領域１０２７はホール１０２９を注入し、これらのホールはＰ＋エピタキシャル層１０１３に集められる。ホール１０２９が存在することにより、寄生ダイオード１０１７の順バイアスが強化され、それにより電子１０１８が注入される。上記したように電子１０１８は寄生ダイオード１０２８の順バイアスの原因であった。従って、インダクター１０４０がグランドレベル又はそれよりも高いレベルに復帰したとしても、寄生ダイオード１０１７及び１０２８は順バイアスされたままで、極めて低い電圧降下を伴うのみで電流を導通し続け、図７Ｂに示されるようなラッチアップ状態を呈することになる。
【００５４】
元々のラッチアップ条件の原因が電子１０１４が基層に注入されることによるものであったことから、擬似ショットキーシンクロナス整流器１０５０のカソードをＮ＋ドレイン１０１１に、擬似ショットキーシンクロナス整流器のアノードをグラウンドに接続することによりこのような問題を回避することができる。この場合、インダクター１０４０はドレイン１０１１をグランドレベル以下に駆動すると、擬似ショットキーシンクロナス整流器１０５０は電子をグランドにシャントしする。これは、擬似ショットキーシンクロナス整流器１０５０がＮ＋ドレイン１０１１とＰ−エピタキシャル層１０１３との接合により形成された寄生ＰＮダイオードよりも低い電圧を有するからである。寄生ダイオード１０１７を順バイアスするべき電子１０１４が存在しないことから、ラッチアップ状態が発生しない。擬似ショットキーシンクロナス整流器１０５０は、別個のＮチャネルＭＯＳＦＥＴであったり、或いはダイオード導通の間にゲートはソースに短絡されている限りＭＯＳＦＥＴ１０１０のすべて又は一部に組み込むことができる。
【００５５】
擬似ショットキーシンクロナス整流器のもう一つの重要な用途はパワー変換器である。様々なパワー変換器構造が電源、インダクター、負荷、スイッチ及びダイオードの関係に基づいて試みられている。このような構造においては、ダイオードは順バイアスと逆バイアスとの間をスイッチされる。上記したようにＰＮダイオードは少数キャリアデバイスであって、順バイアスされたときに少数キャリアを蓄積する。ダイオードが逆バイアス状態にスイッチされると、蓄積された電荷は長い回復時間を要し、大きなｄｖ／ｄｔを伴う。
【００５６】
ＰＮダイオードは順方向に電流を導通することが許された場合、それがオフする要領は、そのＰＮ接合に於いて導通の時に蓄積した電荷の量に依存する。ダイオードが順方向導通の定常状態で作動しているとき、順方向バイアス導通電流に比例する。即ち、順バイアスが大きければ大きいほど、オフ時に使い尽くされなければならない蓄積電荷の量が大きい。したがって、ダイオードが順方向に導通しているときにダイオードの両端の電圧により電圧を制限することにより蓄積電荷量を制限することができる。導通ＰＮダイオードの電圧降下を減少させることにより、電力損及びダイオードにより発生する熱を低減することができる。
【００５７】
図２２Ａは従来形式のＰＮダイオードのオフ時（オフは時間ｔ＝０に発生）における電流Ｉ対時間ｔの関係を示すグラフである。曲線Ｐ１は、理論値を表し、電流は、ｔ＝０の時に順方向定常状態レベルＩｆｏｒｗａｒｄから０にほとんど即座に低下する。２つの事例が図示されている。曲線Ｐ２は、ダイオードの端子が短絡された場合に発生する事例を表している。この場合、蓄積電荷はオフを遅延させる。曲線Ｐ３は、ダイオードの両端に加わる電圧の極性が、電圧ＶＤＤを加えることにより急激に反転したときの様子を示している。オフはやや加速されるが、その反面挙動や性能がやや損なわれる。まず、電流が０に向けて勾配ｄＩ／ｄｔに低減されるが、蓄積された電荷のあるものが、電流が０に到達したときでも依然として存在することから、電流は極性を反転する。その結果、電流はＩｆｏｒｗａｒｄとは逆方向にプルされる。やがて、電流はピーク反転値に到達し、その後０に向けて指数曲線的に減少する。このようなオフ時の事例は拡散により規定される。
【００５８】
図２２Ａにおいては、点線がＩ＝０に到達する部分は、実際の電流が、ピーク反転電流の約１０％にどこで等しくなるかを推定させるものである。この時刻はｔｒｒにより示されており、この点に至るまでのＰ３曲線の下側の面積がＱｒｒにより示されている。このように、曲線Ｐ３により表される反転電流は、順方向導通状態におけるＰＮダイオードの接合における順方向導通の状態が理論どうりではないことによるものである。これはＩＣにおける他の部品に対して悪い相互作用を引き起こし、パワー変換器の電力損をいっそう増大させうる。
【００５９】
蓄積電荷のもう一つの側面が図２２Ｂに示されているが、これは電圧対時間のプロットを表したものである。曲線Ｐ４は理論値を示すもので、順方向導通状態のダイオードの両端の電圧降下は時刻ｔ＝０において０に下がるが、これはそれ自身の抵抗及び消滅静電容量によってのみ規定される。実際には、蓄積された少数キャリアのために、このプロセスはより長い時間を要する。曲線Ｐ５は図２２Ａにおける曲線Ｐ２に対応し、ダイオード両端の電圧が、ダイオードの端子を短絡したとき（−ＶＤ）から指数関数的に減衰する。曲線Ｐ６は図２２Ａの曲線Ｐ３に対応し、電圧ＶDをもってダイオードが逆バイアスされたときに、ダイオードの両端の電圧が、接合近傍に蓄積された電荷のほとんどが取り除かれるまで、概ね曲線Ｐ５と同様の経路に沿ってやや減衰する。それに続いて、電圧は、反転電圧ＶDDに向けてｄＶ／ｄｔの速度をもって極めて急激に上昇する。変位電流は電力損を引き起こし、ＩＣにおいて寄生的な相互作用を引き起こし得るもので、オフ動作が過度に急激に行われると、寄生インダクタンスのために電圧がオーバーシュートすることがある。これはそのデバイス或いは他のデバイスにおける破壊の原因となりうる。また導通及び電磁放射によりノイズが増大する場合もあり得る。
【００６０】
要するに、順方向導通状態時の従来形式のＰＮダイオードの接合に蓄積された電荷はいくつもの好ましくない影響を及ぼす。これらの影響は、ＰＮダイオードに代えて或いはそれに並列に擬似ショットキーシンクロナス整流器を用いることにより低減することができる。擬似ショットキーシンクロナス整流器はまた、ＭＯＳＦＥＴ内における寄生ＰＮダイオードと並列に接続することができ、またＭＯＳＦＥＴ自体も擬似ショットキーシンクロナス整流器として機能するように設計することができる。これらの応用のいずれにおいても、擬似ショットキーシンクロナス整流器は、順バイアスされたＰＮ接合の両端の電圧降下を低減するように作動する。これはさらに、ＰＮ接合における順方向電流を減少させ、順方向導通時に接合近傍に蓄積される電荷の量を減少させる。
【００６１】
図１１Ａ−１１Ｆは、少数キャリアの蓄積を最小化するために擬似ショットキーシンクロナス整流器を用いたいくつかのパワー変換器の構造を示す。図１１Ａは、ハイ側スイッチ１１０２，インダクター１１０４，及び擬似ショットキーシンクロナス整流器１１０８と並列に接続されたＰＮダイオード１１０６を含むバック変換器１１００を示す。ハイ側スイッチ１１０２が開かれるたびに、インダクター１１０４は、ダイオード１１０６及び並列擬似ショットキーシンクロナス整流器１１０８に電流を導通させるが、この電流は、繰り返しスイッチング動作が高周波で行われる限り一定である。再循環する電流を取り扱うダイオードは整流器と呼ばれる。ある程度後の段階で、擬似ショットキーシンクロナス整流器１１０８のゲートを、そのソースから切り離し、そのＭＯＳＦＥＴ状態にバイアスすることにより電力損をいっそう低減することができる。擬似ショットキーシンクロナス整流器１１０８のゲートが十分な電圧をもって駆動され、擬似ショットキーシンクロナス整流器１１０８が最も厳しい条件下においてもインダクターの電流のすべてを取り扱うのに十分な容量を有するものであれば、変換器はシンクロナスバック変換器と呼ぶことができる。ダイオード１１０６が取り外されると、擬似ショットキーシンクロナス整流器１１０８内のダイオードが、ハイ側スイッチ１１０２及び擬似ショットキーシンクロナス整流器１１０８がいずれもオフである時間、すべての電流を導通させなければならない。擬似ショットキー効果が顕著であれば、この電流は、大きな蓄積電荷を伴うことなく導通させることができる。
【００６２】
図１１Ｂは擬似ショットキーシンクロナス整流器１１２８に並列接続されたＰチャネルＭＯＳＦＥＴ１１２２、インダクター１１２６及び擬似ショットキーシンクロナス整流器１１３０に並列接続された整流器として機能するＮチャネルＭＯＳＦＥＴ１１２４を含むシンクロナスバック変換器１１２０を示す。シンクロナスバック変換器１１２０の動作の間、ＰチャネルＭＯＳＦＥＴ１１２２及びＮチャネルＭＯＳＦＥＴ１１２４は交互にオン・オフされ、従ってＭＯＳＦＥＴ１１２２がオフの時はＭＯＳＦＥＴ１１２４がオンであり、またその逆が成立する。しかしながら、ＶＤＤとグランドとの間の短絡を回避するために、両ＭＯＳＦＥＴの一方がオンする前に他方をオフさせなければならないことから、両ＭＯＳＦＥＴがオフであるような短いBreak-before-make時間が設けられている。この時間、インダクター１１２６をスイッチングすると、両ＭＯＳＦＥＴの寄生ダイオードの一方を順バイアスする。擬似ショットキーシンクロナス整流器１１２８及び１１３０が存在することから、寄生ダイオードの周りから電流がシャントされ、それらが順方向バイアスされている間、少数キャリアの蓄積を最小化する。理論的には、ダイオードの回復時間中にロー側のＭＯＳＦＥＴ１１２４がオフされるときのオーバーシュートをクランプする以外については、擬似ショットキーシンクロナス整流器１１２８は必要とされない。実際、擬似ショットキーシンクロナス整流器１１３０は、ＭＯＳＦＥＴの一部又はすべてを成すものであってよく、極性反転の際にそのゲートはそのソースに短絡されることを条件とする。
【００６３】
図１１Ｃはハイ側のスイッチとして機能し、図１１Ｂに示されたＮチャネル擬似ショットキーシンクロナス整流器１１２８に代えてＰチャネル擬似ショットキーシンクロナス整流器１１４２に並列接続されたＰチャネルＭＯＳＦＥＴ１１４４を含むバック変換器を示す。これは、回路の集積を容易にするためである。
【００６４】
図１１Ｄは整流ダイオード１１５４と並列に接続された擬似ショットキーシンクロナス整流器１１５２を有するブースト変換器１１５０を示す。変換器１１５０の動作中、ロー側スイッチ１１５１は、インダクター１１５６にエネルギーを貯蔵するべくオンされる。ついで、ロー側スイッチ１１５６がオフされ、スイッチ１１５１のドレーンの電圧がＶｏｕｔを越えるレベルにフライバックされ、ダイオード１１５４を順バイアスする。Ｖｏｕｔを一定に保持するためにスイッチ１１５１のオン時間をフィードバック制御する。擬似ショットキーシンクロナス整流器１１５２は、ダイオード１１５４からの電流をシャントし、電力損を低減し、強制的ダイオード回復を防止する。即ち、前回の順方向導通時に蓄積された電荷を有するダイオードに対して逆電圧を加える。擬似ショットキーシンクロナス整流器１１５２は、Break-before-make時間に続いて、Ｖｏｕｔよりも少なくとも３ボルト高いレベルにそのゲートをバイアスすることにより完全にオンにされる。擬似ショットキーシンクロナス整流器１１５２としてＰチャネルデバイスが用いられた場合、ＰＭＯＳデバイスは、そのゲートをグラウンドレベルにすることによりオンすることができる（ＭＯＳＦＥＴモード）。擬似ショットキー効果を最適化することにより、デバイスはそのゲートをソースに戻すのみで擬似ショットキーモードにおける導通を達成することができる。
【００６５】
図１１Ｅは、擬似ショットキーシンクロナス整流器１１７４に並列に接続されたシンクロナス整流器として機能するＭＯＳＦＥＴ１１７２を備えたフライバック変換器１１７０を示す。図１１Ｄに示されたブースト変換器と同様に、ロー側ＭＯＳＦＥＴ１１７１をオンし、一次コイル１１７７を励磁する。一次コイル１１７７及び二次コイル１１７８の巻き方向は、この状態においてＭＯＳＦＥＴ１１７２及び擬似ショットキーシンクロナス整流器１１７４の逆並列ダイオードが逆バイアスされ、電流を導通しないような向きに定められている。ＭＯＳＦＥＴ１１７１及び１１７２は、出力コンデンサーを放電させるような突き抜け電流を回避するように、同時にスイッチされることはない。従って、ＭＯＳＦＥＴ１１７１のオフ及びＭＯＳＦＥＴ１１７２のオンとの間にBreak-before-make時間が設けられている。この時間、ＭＯＳＦＥＴ１１７２のチャネルがオンするまで、電流は擬似ショットキーシンクロナス整流器１１７４を順方向に流れる。出力コンデンサーを充電するのはこの順方向電流である。Break-before-make時間に対して、ＭＯＳＦＥＴ１１７２の逆並列ダイオードを流れることとなるような電流を、擬似ショットキーシンクロナス整流器１１７４によりシャントすることにより電力損が低減される。擬似ショットキーシンクロナス整流器１１７４は、Break-before-make時間にＶＳＧ＝０であることを条件にして独立したゲートを駆動することにより制御することができ、或いはＭＯＳＦＥＴ１１７２に集積化することができる。
【００６６】
図１１Ｆは、本発明の好適実施例に基づき用いられた擬似ショットキーシンクロナス整流器１１８２を含む回路の回路図である。スイッチングモードブースト変換器１１８０は、擬似ショットキーシンクロナス整流器１１８２のゲートを、擬似ショットキーシンクロナス整流器１１８２のソース及びチャージポンプ１１８６により供給される正の電圧ＶCPのいずれか一方に交互に接続する。ロー側ＭＯＳＦＥＴ１１８８はシャントスイッチトして機能する。ロー側ＭＯＳＦＥＴ１１８がオンされている間、擬似ショットキーシンクロナス整流器１１８２はその擬似ショットキー状態にあり、スイッチ１１８４は、擬似ショットキーシンクロナス整流器１１８２のゲート及びソースを互いに接続する。この時点でＶoutがノードＮにおける電位よりも高いことから、擬似ショットキーシンクロナス整流器１１８２のチャネルはオフされ、擬似ショットキーシンクロナス整流器１１８２内の逆並列ダイオードは逆バイアスされる。
【００６７】
ＭＯＳＦＥＴ１１８のオフと擬似ショットキーシンクロナス整流器１１８２のオンの時との間のBreak-before-make時間にあっては、ノードＮにおける電圧がフライアップし始める。この時間、擬似ショットキーシンクロナス整流器１１８２のゲート及びソースは互いに接続されていることから、擬似ショットキーシンクロナス整流器１１８２は擬似ショットキー効果を発揮し、電流が擬似ショットキーシンクロナス整流器１１８２のチャネルを流れ、これは、擬似ショットキーシンクロナス整流器１１８２の逆並列ダイオードを通過する経路に比較して低い抵抗の経路を構成する。スイッチ１１８４が擬似ショットキーシンクロナス整流器１１８２のゲートをチャージポンプにより供給される電圧ＶCPに接続したときにBreak-before-make時間が終了し、擬似ショットキーシンクロナス整流器１１８２を完全にオンにし、電流がノードＮから出力端子に流れる経路を提供する（ＭＯＳＦＥＴ状態）。このような構成にあって、Break-before-make時間における擬似ショットキーシンクロナス整流器１１８２のＩＶ電力損は、例えば擬似ショットキーシンクロナス整流器１１８２のゲートは接地され、電流はすべてその逆並列ダイオードを経て流れるような場合に比較してかなり低減することができる。
【００６８】
同様に、順方向変換器など、擬似ショットキーダイオードを、順方向導通ダイオードをシャントしたりそれを置換するような場合にも擬似ショットキーシンクロナス整流器を用いることができる。
【００６９】
図１２Ａ−１２Ｃは擬似ショットキーシンクロナス整流器のいくつかの実施例の構造を示す断面図である。図１２Ａはラテラル構造として構成された擬似ショットキーシンクロナス整流器１２００の実施例の断面図である。Ｐ−エピタキシャル層１２０４が従来から知られた方法によりＰ＋基層１２０２上に成長される。Ｐ＋ボディコンタクト１２０６及びＮ＋ソース１２０８が、金属ソース／ボディコンタクト１２１８により短絡されている。ゲート１２１６が、スイッチ１２１５を介してソース／ボディコンタクト１２１８に接続されている。金属ドレインコンタクト１２１４がＮ＋ドレイン１２１２に接続されている。Ｎ−ドリフト領域１２１０がＮ＋ドレイン１２１２に隣接して設けられている。スイッチ１２１５が開かれると、ゲート１２１６が、図示されない正の電圧源に接続され、擬似ショットキーシンクロナス整流器１２００をＭＯＳＦＥＴ状態にバイアスする。
【００７０】
図１２Ｂは垂直トレンチ−ゲート構造として構成された擬似ショットキーシンクロナス整流器を示す。Ｎ＋基層１２３１はＭＯＳＦＥＴのドレーンを成す。Ｎ−エピタキシャル層１２３２がＮ＋基層１２３１上に成長している。Ｐ−ボディ領域１２３４がＮ−エピタキシャル層１２３２内に注入されている。Ｎ＋ソース領域１２３８がＰ−ボディ領域１２３４内に注入されている。トレンチ１２３９が、ソース及びボディ領域を貫通し、Ｐマイナエピタキシャル層１２３２内に向けてエッチングにより形成されている。トレンチは、ゲート酸化膜１２４０により、Ｎ＋ソース１２３８，Ｐ−ボディ１２３４及びＮ−エピタキシャル層１２３２から分離されたゲート１２３６により満たされている。金属層１２４１はＰ−ボディ及びＮ＋ソース領域を互いに短絡し、更にスイッチ１２３５を介してゲート１２３６に接続されている。スイッチ１２３５が開かれると、ゲート１２３６は図示されない正の電圧に接続され、擬似ショットキーシンクロナス整流器１２３０をＭＯＳＦＥＴ状態にバイアスする。
【００７１】
図１２Ｃは垂直二重拡散（ＤＭＯＳ）構造として構成された擬似ショットキーシンクロナス整流器１２５０を示す。Ｎ＋基層１２５１がＭＯＳＦＥＴドレンとして機能する。Ｎエピタキシャル層１２５２が基層１２５１上に成長している。Ｐ−ボディ領域１２５４がＮエピタキシャル層１２５２の上面内に注入及び拡散している。Ｐ＋ボディコンタクト領域１２５６及びＮ＋ソース領域１２５８がＰ−ボディ領域１２５４内に注入及び拡散させられている。ゲート１２６０が、Ｐ−ボディ領域１２５４内にてチャネル領域上に重ね合わせられている。Ｐ＋ボディコンタクト領域１２５６及びＮ＋ソース領域１２５６が金属層１２５６に互いに短絡され、且つスイッチ１２５５を介してゲート１２６０に接続されている。スイッチ１２５５が開かれると、ゲート１２６０は図示されない正の電圧源に接続され、擬似ショットキーシンクロナス整流器１２５０をＭＯＳＦＥＴ状態にバイアスする。
【００７２】
図１２Ａ−１２Ｃに示された実施例のそれぞれにおいて、ドーピングノード及びゲート酸化膜厚さは、擬似ショットキー効果を増大させるように選択される。
【００７３】
通常閾値調整用注入が必要となる。ゲートは独立して駆動されるが、擬似ショットキーシンクロナス整流器が擬似ショットキー状態にあるとき即ち図１１Ａ−１１Ｃに示されたパワー変換器におけるBreak-before-make時間にはソース及びボディに接続されている。
【００７４】
図１３はＭＯＳＦＥＴ１３０２と組み合わされた擬似ショットキーシンクロナス整流器１３００の断面図である。Ｎ−エピタキシャル層１３１２がＮ＋基層１３１０上に成長している。Ｐ−ボディ領域１３１４がＮエピタキシャル１３１２内に注入されている。Ｎ＋ソース領域１３１６はＰ−ボディ領域１３１４内に注入されている。次に、Ｎ＋ソース領域１３１６及びＰ−ボディ領域１３１４を貫通し、Ｎ−エピタキシャル層１３１２内に達するようにトレンチ１３２４がエッチングにより形成される。トレンチ１３２４は、いずれも酸化膜１３２６によりＮ＋ソース領域１３１６，Ｐ−ボディ領域１３１４及びＮ−エピタキシャル層１３１２から分離された第一のゲート１３１８或いは第二のゲート１３２０により満たされている。金属層１３２２は、Ｐ−ボディ領域１３１４及びＮ＋ソース領域１３１６に接触し、更にスイッチ１３１５を介してゲート１３１８に接続されている。図１３に示された構造において、Ｎ＋ソース領域は、スイッチ１３１５が閉じられた状態で、Ｎ＋基層（ドレーン）に対して正にバイアスされると、擬似ショットキーシンクロナス整流器１３００が導通し,、ＭＯＳＦＥＴ１３０２のボディ−ドレーン接合における電荷の蓄積を最小化する。このように擬似ショットキーシンクロナス整流器１３００がクランプとして用いられている場合、擬似ショットキーシンクロナス整流器１３００が順方向導通状態である場合、それによって電流が瞬間的に再分配される。しかしながら、この構造においては、擬似ショットキー法に基づいて従来形式のＭＯＳＦＥＴを形成し得る場合とし得ない場合がある。より高い擬似ショットキー効果を得るためには、ＭＯＳＦＥＴ１３０２のゲートは、Ｐ−ボディ領域１３１４及びＮ−エピタキシャル層１３１２により形成されるＰＮダイオードが順バイアスされているような任意の時間において、ＭＯＳＦＥＴ１３０２のゲートは電気的にソースに接続されるべきである。
【００７５】
設計基準 擬似ショットキーダイオード及び擬似ショットキーシンクロナス整流器の設計に際して同様の考慮が適用可能であることから、まず擬似ショットキーダイオードのための設計基準について議論する。
【００７６】
擬似ショットキーダイオードを形成する際に、擬似ショットキーダイオードのオン電圧ＶＰＳを、シャントされるべきＰＮダイオードのオン電圧に対して最小化するべきである。
【００７７】
２端子擬似ショットキーダイオードは、Ｖｇｓ＝Ｖｂｓ＝ＶｘであるようなＭＯＳＦＥＴとして特徴づけられる。ただし、Ｖｇｓはゲート−ソース電圧であり、Ｖｂｓはボディ−ソース電圧であり、Ｖｄｓはドレイン−ソース電圧である。飽和ＭＯＳＦＥＴのためのドレイン電流ＩＤは次の式により表される。
【００７８】
【数１】
0005484508.tif 000002
但し、μはキャリアの表面移動度（ｃｍ２／Ｖｓｅｃ）、ＣＯＸはゲート酸化膜の静電容量（Ｆ／ｃｍ２）、Ｗ及びＬはそれぞれチャネル幅及び長さである。ＭＯＳＦＥＴの閾電圧Ｖｔは次の式により表される。
【００７９】
【数２】
0005484508.tif 000003
またＶtoは、ＭＯＳＦＥＴの電流を０にまで外挿することにより得られる、外挿閾電圧値であり、γはボディエフェクトファクタ（Ｖ−１／２）であり、ΨBは、通常フェルミ電位の２倍と仮定されるシリコンボディ領域に於けるエネルギーバンドを曲げるために必要な電圧として知られるバルク電圧である。
【００８０】
【数３】
0005484508.tif 000004
しかしながら、通常０．６５−０．８Ｖ程度の強い反転にあっては以下の式に示されるようにやや大きくなる。
【００８１】
【数４】
0005484508.tif 000005
ＩＤｓａｔ及びＶｔについての式を組み合わせることにより次の式を得る。
【００８２】
【数５】
0005484508.tif 000006
擬似ショットキーダイオードに於てはＶｇｓ＝Ｖｂｓ＝Ｖｄｓであることから、それらに代えてＶＰＳを代入して、擬似ショットキーダイオードの電流の式として次の式を得ることができる。
【００８３】
【数６】
0005484508.tif 000007
これは次のように表すことができる。
【００８４】
【数７】
0005484508.tif 000008
酸化膜の静電容量であるＣＯＸは、ＸＯＸ／εＯＸとして表され、ＸＯＸはゲート酸化膜厚さであり、εＯＸはシリコン酸化膜の誘電率である。ボディファクタγは次の式により与えられる。
【００８５】
【数８】
0005484508.tif 000009
ただしＮBはボディ領域に於けるドーパント濃度であり、εBはシリコンの誘電率である。従って次の式を得る。
【００８６】
【数９】
0005484508.tif 000010
項Ｖｔｏは項ＸＯＸ及びＮＢを含み、ＸＯＸ及びＮＢの変化を補償するために閾値調整用イオン注入を行って、閾電圧値をある目標値に調整したものと仮定する。従って、Ｖｔｏは独立変数とみることができる。
【００８７】
経験的に求められたデータによれば、ΨＢが０．６５Ｖ程度であることから、ＶＰＳは約０．３−０．５Ｖである。従って、ＶＰＳ式に於ける第２項は正であるが、式の第１及び第３項から減算されていることから、ＶＰＳよりも低い。ＶＰＳが式の第２項に現れることから、ＶＰＳを実際に求めるためには、特定の解に収束するまで逐次法により式を解かなければならない。しかしながら、ＶＰＳが第２項に含まれていることは、ＶＰＳが第２項に反比例する関係に対してなんら変更を加えるものではない。
【００８８】
第１及び第３項が正であることから、これらの値を増減することにより、対応する変化をＶＰＳに引き起こすことができる。上記したように、理想的には、ＶＰＳを、寄生ダイオードのオン電圧に比較して可及的に小さくするべきである。閾値調整用注入を行わないと、Ｖｔｏは他のファクタにより規定されＶPSを制御するために、利用することができない。従って、ＶＰＳの式に於て最も容易に調整可能な２つの変数はＸＯＸ及びＮＢである。ＸＯＸを増大させることは第２項を増大させ、これは第２項に於けるＶＰＳを減少させる。しかしながら、ＸＯＸを増大させることは第３項を増大させ、これはＶＰＳを増大される。従って、ＶＰＳとＸＯＸとの間の関係には互いに反対の作用があり、従ってＶＰＳを制御するためにＸＯＸのみを用いることは一般に十分とはいえない。しかも、ＸＯＸを増大させることは、ダイオード及びＭＯＳＦＥＴ状態の間を交互する擬似ショットキーシンクロナス整流器にとって問題となりうる。
【００８９】
ＮＢを増大させることはＶＰＳの式を第２項を増大させ、それによりＶＰＳを減少させる。しかしながら、ＮＢが増大するとＶｔｏも増大する。幸いなことに、デバイスのＮＢが設定された後に、Ｖｔｏを所要のレベルに調整するために閾値調整用注入と呼ばれる技術が開発されている。従って閾電圧値Ｖｔは通常、イオン注入により０．４５−０．９５Ｖの範囲の最終値に調整されるが、ボディエフェクトがない場合には一般に０．６−０．７Ｖの範囲である。これらの技術については、１９９２年３月２０日に出願された米国特許第０７／８５５，３７３号及び１９９２年３月２０日に出願された米国特許第０７／８５４，１６２号に記載されており、これらの出願の内容は、言及することをもって、その全体を本願の一部と成すものとする。従って、ＶＰＳを最小化するためには、破壊電圧等デバイスの他の必要な特性を損なわない限り可及的に高い値に設定するべきである。あまりにも過度な閾電圧値調整注入は、移動度を損ない、オン抵抗を増大させる。与えられたＮＢに対する最適なＸＯＸの値を求めることによりＶＰＳの更なる改善を図ることができる。擬似ショットキーダイオードに於てはゲート酸化膜は、ＸＯＸ＝４００−１０００Å以上といった比較的厚いものであるのが好ましい。しかしながらデバイスが擬似ショットキーシンクロナス整流器として動作する場合にはオン抵抗を最小化するためにゲート酸化膜は薄くしなければならない。
【００９０】
低い閾電圧値を達成すると共に（クアドラントＩＩＩ動作に於ける閾電圧を低下させるような）高いボディエフェクトを達成することは、反転が発生したときに、ゲートから、最大空乏領域よりも大きな深さに於ける高濃度領域が、デバイスがバイアスオフされた場合に実質的に空乏状態となる薄い注入層または表面層によりカウンタードープされるような任意の方法により達成することができる。カウンタードープ層は、次の式により表される閾電圧のシフトΔＶｔを引き起こす。
【００９１】
【数１０】
0005484508.tif 000011
【００９２】
Ｎチャネルデバイスの場合、閾値調整用注入はシリコンの表面内の砒素或いはリンからなるＮ型ドーパントの注入として或いはゲート酸化膜内に注入されたセシウム等の不動性イオン等の注入でなければならない。電荷がゲート酸化膜とシリコンとの間の境界に位置していない場合には、ゲート酸化膜チャージのドース量を増大させなければならない。即ち、これは、ゲート酸化膜の途中に存在する電荷は、閾電圧値の同じ量のシフトを得るためには２倍のドース量が必要となる。
【００９３】
閾電圧値の式を書き換えることにより、所要のＶt調整用ドース量は次の式により与えれる。
【００９４】
【数１１】
0005484508.tif 000012
ただし、プラスの符合はＮチャネルデバイスについて用いられ、マイナスの符号はＰチャネルデバイスについて用いられる。ここで、
【００９５】
【数１２】
0005484508.tif 000013
ただし、φｍはゲート材料の仕事関数であり、φｓはシリコンの仕事関数であって、従ってＶＦＢは通常０．５−１．５Ｖのマイナスの値となるようないわゆるフラットバンド状態を定義する。項ｋｔ／ｑは、室温に於て約２６ｍＶとなるような熱温度として知られる量であり、ここでｋはボルツマン定数である。ｎｉは室温に於て約１．４×１０１０ｃｍ−３程度の値を有するシリコンの真性キャリア濃度である。Ｑｆは一定の酸化物チャージであって、約２×１０１０ｃｍ−２である。
【００９６】
図１６は、任意の擬似ショットキーダイオード或いはシンクロナス整流器に存在する擬似ショットキー効果の単純な分析モデルを開発しようとする試みを表している。ゲート幅によって基準化された電流（Ｉ／Ｗ）が、閾値接続された構造（図１Ｂ）及び擬似ショットキー構造について、強い反転モデル及び弱い反転モデルの両者を仮定してＶｇｓの関数としてプロットしたものである。曲線Ｐ７及びＰ８は、擬似ショットキー及び閾値接続構造の弱い反転モデルをそれぞれ表し、曲線Ｐ９及びＰ１０は擬似ショットキー及び閾値接続構造の強い反転モデルをそれぞれ表す。先に示した方程式は、オン状態のＭＯＳＦＥＴのシリコンの表面が強度に反転したという仮定に基づいて得られたものである。このようなモデルに於てゲート幅により基準化された電流は、急激に閾値に低下する。そうであったとしても、クアドラントＩＩＩに於てはＶｔを低下する上でのボディエフェクトの影響を予測するために強い反転方程式を用いることができる。図１６に於ても、曲線Ｐ１１は−Ｖｇｓと等しいＶＳＢの関数として擬似ショットキーダイオードの閾電圧Ｖｔの値をプロットしたものである。低い電流及び電圧に於て、ドレイン電流はゲート電圧に対して指数関数的に変化する。この動作領域が弱い反転と呼ばれ、ドリフト電流よりもむしろ拡散電流が支配的である。導通は、組み込みソースをボディエネルギーバリアに低下させるようなゲート誘起されたバリアの押し下げと考えることができる。
【００９７】
弱い反転モデルのための基準化された電流が次のように定義される。
【００９８】
【数１３】
0005484508.tif 000014
ただし、γは先に定義されたボディエフェクト効果であり、ｋＴ／ｑは２６ｍＶからなる熱電圧であり、表面電位は、この場合、強い反転の場合よりも低く、次の関係が成立する。
【００９９】
【数１４】
0005484508.tif 000015
ここで注意すべきことは、電流はゲート電圧と共に指数関数的に増大し（Ｖｇｂ＝Ｖｇｓ＋|Ｖｓｂ|）、ＭＯＳＦＥＴの弱い反転挙動が、半対数方眼紙上に於て、ダイオード方程式と同様に直線により特徴づけられることである。方程式がバリアーを押し下げることに基づくことから、弱く反転したＭＯＳＦＥＴは、それが多数キャリアデバイスである点を除けば、ダイオードと近似した動作を行う。ショットキーダイオードは、導通のためにバリアーの押し下げに依存する多数キャリアデバイスであることから、このようなＭＯＳＦＥＴを擬似ショットキーと呼ぶのが適切であろう。しかしながら、弱い反転方程式は、曲線Ｐ７、Ｐ８に示されるように、通常のＭＯＳＦＥＴの電流を０．４Ｖ以上過大に予測し、強い反転方程式は曲線Ｐ９及びＰ１０に示されるように電流を１Ｖ以上過小に予測する。擬似ショットキーダイオードの場合、弱い反転方程式が０．３Ｖ程度まで有効であって、強い反転方程式は約０．５Ｖまで有効である。これらの値は、図１６の理論的曲線と図５Ｂの計測値等を比較することにより確認することができる。従って、０．５Ｖ擬似ショットキー電圧は、強い反転方程式により概ね予測される。ＭＯＳＦＥＴ方程式自体の詳しい説明は“The MOS Transistor”，Y，Tsividis，MacGraw-Hill,New York(1987),ISBN＃0-07-065381-Ｘ、特にその第３章に記載されているが、この文献には擬似ショットキー現象或いはその最適化に関する何らの示唆もなされていない。この文献によれば、強い反転及び弱い反転の間の領域は容易にモデル化することはできず、複雑であって数字的に煩雑な逐次的解法に依存せざるを得ない。不幸なことに、この領域に於て擬似ショットキー効果が最も顕著に現れる。図５ＢのＰＳ及びＰＮの曲線により示される値の比をＶｄｓに対してプロットすると、約０．４−０．５Ｖに於てほぼ８００程度のピーク比が見られる。しかしながら、擬似ショットキー効果を最適化するために強い反転方程式を用いることができる。
【０１００】
図１７は、バックグラウンドドーピングＮＢ及びゲート酸化膜厚さの関数として擬似ショットキー電流Ｉ／Ｗ（μＡ／μｍ）を示す。閾電圧値Ｖtは、０．７Ｖで、ダイオードの両端の電圧ＶＰＳは０．５Ｖであった。図示されているように、３本の曲線はゲート酸化膜厚さがそれぞれ１０００Å、４００Å及び１７５Åについてのものである。電流が０．１μＡ／μｍ以上であって、電圧降下が０．５Ｖ以下のデバイスは有用であるが、少なくとも１μＡ／μｍの目標電流が、汎用パワーデバイスとして必要とされる。例えば、Ｌ＝２μｍであるような、３００ｍｍΩの抵抗を有する２０ＶラテラルパワーＮＭＯＳは、１２０，０００μｍのチャネル幅を有し、ほとんどＰＮダイオード電流或いは蓄積電荷を伴うことなくクワドラントＩＩＩに於いて１２０ｍＡの電流を取り扱うことができる。図１７に示されるように、１μＡ／μｍ電流を取り扱うためには、１０００Åの厚さのゲート酸化膜は、１０１６ｃｍ−３のバックグラウンドドーピングが必要であり、４００Åの厚さのゲート酸化膜は、４×１０１６ｃｍ−３のバックグラウンドドーピングが必要であり、１７５Åの厚さのゲート酸化膜は、１．５×１０１７ｃｍ−３のバックグラウンドドーピングが必要である。
【０１０１】
図１８は応答面と同一の情報を示すもので、Ｘ軸はボディドーピング濃度ＮB、Ｙ軸はゲート酸化膜厚さＸOX及び各曲線は０．１から１まで十分の１刻みで、１から１０まで１刻みででログ目盛りで与えられるμＡ／μｍを表す。図１７のＮＢ＝２×１０１６ｃｍ−３に於ける４００Åのデータを比較することにより、０．３μＡ／μｍの電流を予測することができ、これは図４Ｂに於いてＶｄｓ＝０．５Ｖに於ける曲線ＰＳにより表される測定データとよく一致する。
【０１０２】
図１９は、閾電圧Ｖｔが０．７Ｖであるようなデバイスに於いて、擬似ショットキー電圧降下のために、０．３μＡ／μｍ、１μＡ／μｍ及び３μＡ／μｍの電流密度を達成するために必要とされるボディ及び閾値調整用ドーピングをまとめたものである。水平軸に沿ってプロットされた各酸化膜厚さについて、必要なボディドーピング濃度ＮB及び必要な閾値調整用注入ドース量が左右の垂直軸にプロットされている。ここで注意すべきことは、ラテラルデバイスに於いては、ボディドーピングの増大は、デバイスの破壊電圧を低下することである。これは、垂直ＤＭＯＳデバイスには当てはまらない。なぜなら空乏層の広がりのほとんどが基層すなわちドレインに発生するからである。
【０１０３】
ここで注意すべきことは、５００Åを越えるゲート酸化膜厚さは、図１１Ｆに示されるような擬似ショットキーシンクロナス整流器などのような擬似ショットキーシンクロナス整流器にとって有用ではないことである。上記したように、ゲート酸化膜の厚さを増大させることは、ゲート及びボディがソースに永久的にハードワイヤされたような擬似ショットキーダイオードに於いては一般的に好ましいことである。このような場合に於いて、電流を最適化することは、低い閾電圧値に対して最も高いボディエフェクトを得ることに基づくものであり、ゲート酸化膜の厚さが大きくなるにしたがって電流が増大することが見い出されている。
【０１０４】
ゲート駆動が、デバイスの両端に加えられる電圧（ＶＰＳ）に限られるため、デバイスは常に飽和状態或いは少なくとも飽和状態の近傍で作動することになり、したがって他のデバイスに対する影響について考慮することなくゲート酸化膜の厚さを増大させることができる。
【０１０５】
擬似ショットキーシンクロナス整流器の設計のためにはやや異なる基準が適応される。上記したように、擬似ショットキーシンクロナス整流器に於いては、ゲートはソース及びボディにハードワイヤされていない。しかも、ＭＯＳＦＥＴモードに於いては、一般に豊富なゲート駆動電圧が存在する。図１１Ｆに示されるように、ゲートは、シンクロナス整流器がオンしたときにチャージポンプの出力Ｖｃｐに接続されている。この領域では、厚いゲート酸化膜は、オン抵抗（ｍＣＯＸＷ／Ｌ）を増大させ、ＭＯＳＦＥＴのドレイン電流を減少させる。したがって、２端子デバイスとして動作しているときにＭＯＳＦＥＴの性能を向上するようにゲート酸化膜の厚さを増大させることと、ゲートがソースから切り離され、外部電圧源により強く駆動されているようなときにデバイスの性能を向上するようにゲート酸化膜を減少させることとの間にトレードオフが存在する。例えば４００−１０００Åと言ったゲート酸化膜の厚さは擬似ショットキーダイオードのために理想的であるが、一般的には、擬似ショットキーシンクロナス整流器のためにＸＯＸは例えば１７５−３００Åと言った４００Åよりも低に値に保つべきである。ゲート駆動電圧のレベルは、ゲート酸化膜の厚さについてのトレードオフに影響を及ぼす。例えば、３．０或いは４．５Ｖと言ったゲート駆動電圧は、薄いゲート酸化膜が適当であるとする根拠であるのに対し、ゲート駆動がわずかに１．２Ｖである場合には、より厚いゲート酸化膜がより望まれる。
【０１０６】
さらに、擬似ショットキーシンクロナス整流器の場合、ドレインのエンジニアリングがより一層重要である。擬似ショットキーダイオードに於けるゲート駆動が極めて弱い（０．４Ｖ）ことから、チャネルを流れる電流は極めて小さく、ドレイン抵抗は比較的重要でない。Ｗ／Ｌを最大化することは有用であるが、ドレインのエンジニアリング自体は必ずしも重要でない。擬似ショットキーシンクロナス整流器がＭＯＳＦＥＴ状態に切り替えられたとき、ドレイン電流はかなりのレベルであって、ドレイン抵抗を減らすような技術は、かなり優れたデバイスを製造可能にする。このような技術としては様々なものがあり、例えばドレインをドーピングしたり、米国特許出願第０８／３６７，０２７号に記載されているように垂直トレンチＭＯＳＦＥＴのドレイン内にデルタ層を形成したり、米国特許出願第０８／５３３，８１４号に記載されているように高密度トレンチを設けることなどがある。
【０１０７】
擬似ショットキーダイオードが、多数キャリアデバイスであることを証明するために、チャネルバイアスをオフした同一のＭＯＳＦＥＴ内に含まれるＰＮダイオードと比較した。図２０は、ｔ＝０に於いて開始電流が１．０Ａであるようにバイアスされた両デバイスの測定された反転回復時間のプロットである。曲線Ｐ１２は擬似ショットキーダイオードの電流を表し、曲線Ｐ１３はダイオードに於ける電流を表す。ダイオードの反転電流は１．５Ａのピーク値を有し、このピーク値の１０％に到達するのに７９２ｎｓｅｃ要した。それに対して、擬似ショットキーダイオードはわずかに０．５Ａのピーク値を有し、その１０％に到達するのに１５４ｎｓｅｃを有するのみで、Ｉｒｒに関しては３倍の改善、ｔrrに関しては５倍の改善結果が得られた。図２１は擬似ショットキーダイオード及び従来形式のＰＮダイオードについてのＩｒｒ及びｔｒｒを電流の関数として表したもので、広い範囲の電流値について擬似ショットキーダイオードの性能が優れていることが明瞭に示されている。左側の垂直軸はｎｓｅｃ単位で回復時間ｔｒｒを表し、右側の垂直軸はｍＡ単位のピーク反転電流Ｉｒｒを表す。
【０１０８】
図１４Ａ−１４ＥはラテラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を得るために用い得る製造ステップの順序を示している。図１４Ａに示されるように、中程度のドーパント濃度例えば１×１０１５乃至１×１０１８ｃｍ−３を以てＰ−エピタキシャル層１４１２がＰ＋基層１４１０上に成長する。擬似ショットキー効果を高めるために必要なボディドーピングの強度は、ゲート酸化膜の厚さに依存する。以下に示されるように、１０００Å厚のゲート酸化膜は、２×１０１５ｃｍ−３を越えるドーピング濃度によって有用となり、４００Åの厚さを有するゲート酸化膜は、少なくとも約１．５×１０１６ｃｍ−３のドーピング濃度を必要とする。１７５Å厚のゲート酸化膜は、少なくとも７×１０１６ｃｍ−３程度のボディドーピング濃度が、デバイスの有用性のためには必要となる。
【０１０９】
デバイスのアクティブ領域を画定するために酸化膜１４１４が用いられている。リン或いは砒素からなるＮ型カウンタドーパント１４１６がＰ−エピタキシャル層１４１２の面から注入され、正味のＰ型ドーパント濃度が、Ｐ−エピタキシャル層１４１２の他の領域に比較して低いような閾値調整用領域１４２２を形成する。図１４Ｂに於いて、ゲート酸化膜１４１７及びポリシリコンゲート１４１８が、従来から知られた方法によりカウンタドープされた閾値調整用領域１４２２上に形成される。ゲート酸化膜の厚さは８０Åから２０００Åの範囲であってよいが、通常は１７５Åから７００Åの範囲である。ポリシリコンゲート電極は通常１５００乃至６０００Åの厚さを有し、Ｎチャネルデバイスのためにはリンにより、Ｐチャネルデバイスのためにはホウ素によりドーピングされるのが一般的である。それを短絡するためには、チタン或いはタングステンシリサイド層を用いることができる。
【０１１０】
リンからなるＮ型ドーパント１４１２がＰ−エピタキシャル層１４１２の露出部分に注入され、Ｎ−ドリフト領域１４２４及びＮ−領域１４２５を形成する。
【０１１１】
チャネル長さが２μｍ以下であるような５Ｖ以下のデバイスについてはドリフト注入を省略することができるが、サブミクロンのチャネル長さを有するデバイスについては、０．２５程度の側壁スペーサドリフトが必要となろう。
【０１１２】
図１４Ｃは第３のＮ型注入の結果を示すもので、これによりＮ＋ソース領域１４２６及びＮ＋ドレイン領域１４２８が形成される。Ｎ−領域１４２５は、図１４Ｄに於いてホウ素からなるＰ型ドーパント１４３０を注入することによりＰ＋ボディコンタクト１４３２に変換される。フォトレジスト層１４３４は、注入されたボロンがデバイスの他の領域に到達するのを防止する。図１４Ｅはソース／ボディ金属コンタクト層１４４０及びドレイン金属コンタクト層１４３８が追加された後の擬似ショットキーシンクロナス整流器１４９０を示す。ゲート１４１８は、スイッチ１４２７により、デバイスが擬似ショットキー状態にあるときにはソース／ボディコンタクト層１４４０に、或いはデバイスがＭＯＳＦＥＴ状態にあるときにはゲート駆動電圧源に電気的に接続される。
【０１１３】
図１４Ｆは、図１４Ｅに於いて点線により示された擬似ショットキーダイオード１４９０のチャネルを垂直断面について見たデバイスのドーパント濃度ＮB分布を示すグラフである。図１４Ｆのグラフの縦軸は、閾値調整用チャネル領域の面から下方への深さをμｍで示す。領域Ａは、チャネルを含み、この部分に於いては、Ｐ型ドーパントの濃度が、閾値調整用注入により低下し、それによって閾電圧値Ｖｔが押し下げられ、擬似ショットキーシンクロナス整流器１４９０のオン特性が改善される。このプロフィールは、従来から知られている閾値が調整されたＭＯＳＦＥＴのそれと同様であるが、擬似ショットキー効果が、通常とはかけ離れたボディドーピングのレベル及び閾電圧調整用カウンタドーピングにより高められている点に於いて異なる。領域ＢはＰ−エピタキシャル層１４１２を表し、領域Ｃは最も高いドーパント濃度を有するＰ＋基層１４１０を表す。
【０１１４】
米国特許出願第０７／８５５，３７３号及び同０７／８５４，１６２号に記載されているような高エネルギー注入ステップより、ドーパントをポリシリコンゲート内に打ち込む場合には、図１４Ａに示されるようなカウンタドーピング注入を行うことなく擬似ショットキーシンクロナス整流器１４９０を製造することができる。エピタキシャル層のドーピングレベルに対するデバイス特性の敏感度は、エピタキシャル層自体と同一の導電形式の第２のイオン注入を、カウンタドーピングによる閾電圧値調整の過程に加えて行うことにより低減することができる。図１４Ｇに示されているように、逆行(retrograde)ボロン注入が、２００ＫｅＶ以上のエネルギーをもって、かつ１×１０１２から５×１０１４ｃｍ−２のドース量をもって、エピタキシャル層の表面の下に０．２乃至１．０μｍの平均深さをもって行った。したがって、表面カウンタドーピングはそれほど必要でない。Ｐ−エピタキシャル層の注入されなかった部分は薄いかまたは存在しない。逆行層は基層内に延出している。エピタキシャル層のみを用いるかわりに、イオン注入を用いてＮＢ及びγの値を設定することの利点は、ドーパント濃度の制御を改善し、ＩＣ内のどのＭＯＳＦＥＴを擬似ショットキー効果向上の対称として調整するかを選択する能力にある。
【０１１５】
図１５Ａ−１５Ｃは垂直ＤＭＯＳＦＥＴに基づく擬似ショットキーシンクロナス整流器を得るために用い得る製造ステップの順序を示す。図１５Ａに示されるように、Ｎ−エピタキシャル層１５１２が、デバイスのカソードとなるべきＮ＋基層１５１０上に成長する。エピタキシャル層のドーピングレベルは、デバイスの所望の破壊電圧に応じて定められる。
【０１１６】
高電圧デバイスについては、１×１０１４から１×１０１５ｃｍ−３の濃度を用いることができ、低電圧デバイスについては１×１０１５から１×１０１６ｃｍ−３の濃度を用いることができる。Ｐ−ボディ領域１５１４が、従来から知られた方法によりＮ−エピタキシャル層１５１２内に形成される。ゲート酸化膜１５１６及びポリシリコンゲート１５１８が、注入やドライブインなどの従来から知られた方法によって形成される。
【０１１７】
図１５Ｂは、同じく従来から知られた方法によりＮ＋ソース領域１５２２及びＰ＋ボディコンタクト領域１５２４を追加する様子を示している。リンからなるＮ型ドーパント１５２０が１×１０１１乃至１×１０１２ｃｍ−２のドース量をもって注入される。ドーパント１５２０は、デバイスの閾電圧値を調整するために、Ｐ−ボディ領域１５１４の表面に於いてカウンタドープされた閾電圧調整用領域１５２８（図１５Ｃ）を形成する。リンからなるドーパントは、Ｎ−エピタキシャル層１５１２に対してほとんど影響を与えないが、これはそれが表面の近傍に位置することによるものである。図１５Ｃに於いて、擬似ショットキーシンクロナス整流器１５９０が、金属ソース／ボディコンタクト層１５２６を加えることによりほぼ完成している。ゲート１５１８は、デバイスが擬似ショットキー状態にあるときにはソース／ボディコンタクト層１５２０に、デバイスがＭＯＳＦＥＴ状態にあるときにはゲート駆動電圧源にそれぞれスイッチ１５２７により電気的に接続される。
【０１１８】
図１５Ｄは、図１５Ｃの破線についてみた断面図に於けるデバイスのドーパント濃度ＮBの分布を示す。領域ＡはＮ＋ソース領域を表し、領域ＢはＰ−ボディ領域１５１４を表す。図１５Ｄに於いて破線により示したボディ領域の表面近傍の濃度は、閾電圧Ｖtを調整するための高エネルギーカウンタドーピングにより押し下げられている。領域ＣはＮ−エピタキシャル層１５１２を表し、領域ＤはＮ＋基層１５１０を表す。
【０１１９】
以上本発明の特定の実施例を説明したが、これらの実施例は単なる例示であって本発明を限定するものではないことを了解されたい。当業者であれば様々な他の実施例が自明であり、それらも全て本発明の技術範囲内に含まれるものである。例えば、本発明の原理は、ラテラルＤＭＯＳや、四角形内にセルを有するようなセル状ＭＯＳ構造、六角形或いは他の形状を有するセルについても等しく適用可能であり、またＮチャネル或いはＰチャネルデバイスに等しく適用可能である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
0005484508.tif 000035
【図１１Ａ】
0005484508.tif 000036
【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0005484508.tif 000061
【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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