(57)【特許請求の範囲】
【請求項１】
第１導電型の基板の第１主面に設けられたおもて面素子構造と、
前記基板の前記第１主面の素子端部に設けられた第２導電型の第１半導体領域と、
前記基板の第２主面から前記第１半導体領域に達する凹部と、
前記基板の前記第２主面に設けられ、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域と、
前記第２半導体領域の表面全体に設けられ、少なくとも１層以上の電極膜からなる電極と、を備え、
前記凹部の側壁に設けられた前記電極の最表面の前記電極膜の厚さは０．０５μｍ以下であることを特徴とする半導体装置。
【請求項２】
前記凹部の底面に設けられた前記電極の最表面の前記電極膜の厚さは０．０５μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部の側壁および底面に設けられた前記電極以外の当該電極を覆うはんだ層をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記はんだ層は、さらに前記凹部の開口端部に設けられた前記電極を覆うことを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１導電型の基板の第１主面に設けられたおもて面素子構造と、
前記基板の前記第１主面の素子端部に設けられた第２導電型の第１半導体領域と、
前記基板の第２主面から前記第１半導体領域に達する凹部と、
前記基板の前記第２主面に設けられ、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域と、
前記第２半導体領域に接し、前記凹部の底面が露出されるように、かつ前記基板の前記第２主面および前記凹部の側壁に前記基板の前記第２主面の素子中央部から前記凹部の側壁と底面との境界よりも素子中央部側にまで跨って設けられた電極と、
を備えることを特徴とする半導体装置。
【請求項６】
第１導電型の基板の第１主面に設けられたおもて面素子構造と、
前記基板の前記第１主面の素子端部に設けられた第２導電型の第１半導体領域と、
前記基板の第２主面から前記第１半導体領域に達する凹部と、
前記基板の前記第２主面に設けられ、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域と、
前記第２半導体領域の表面全体に設けられた電極と、を備え、
前記凹部の側壁および底面に設けられた前記電極は、はんだ濡れ性の悪い材料よりなる膜で覆われていることを特徴とする半導体装置。
【請求項７】
前記はんだ濡れ性の悪い材料よりなる膜は、前記凹部の底面に設けられた前記電極のみを覆うことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記はんだ濡れ性の悪い材料よりなる膜は、ポリイミド樹脂膜であることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記基板の前記第２主面側に露出する前記電極を覆うはんだ層をさらに備えることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置。
【請求項１０】
第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程と、
前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程と、
前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
前記第２半導体領域の表面全体に、少なくとも１層以上の電極膜からなる電極を形成する電極形成工程と、を含み、
前記電極形成工程では、前記凹部の側壁に形成された前記電極の最表面の前記電極膜の厚さを０．０５μｍ以下とすることを特徴とする半導体装置の製造方法。
【請求項１１】
前記電極形成工程では、前記凹部の底面に形成された前記電極の最表面の前記電極膜の厚さを０．０５μｍ以下とすることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程と、
前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程と、
前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
前記凹部の底面を覆うマスクを形成するマスク形成工程と、
前記マスクをマスクとして、前記第２半導体領域の表面に電極を形成する電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記電極形成工程の後、前記ウェハを個々のチップに切断する切断工程と、
前記チップの前記第２主面をはんだ層を介して回路基板に接合する接合工程と、
をさらに含むことを特徴とする請求項１０〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程と、
前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程と、
前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
前記第２半導体領域の表面全体に電極を形成する電極形成工程と、
前記電極の表面全体に、はんだ濡れ性の悪い材料よりなる膜を形成する第１膜形成工程と、
前記はんだ濡れ性の悪い材料よりなる膜を、前記凹部の側壁および底面にのみ残して除去する除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記除去工程では、前記はんだ濡れ性の悪い材料よりなる膜を、前記凹部の底面にのみ残して除去することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記除去工程の後、前記ウェハを個々のチップに切断する切断工程と、
前記チップの前記第２主面をはんだ層を介して回路基板に接合する接合工程と、
をさらに含むことを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程と、
前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程と、
前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
前記第２半導体領域の表面全体に電極を形成する電極形成工程と、
前記凹部の側壁および底面にのみ、はんだ濡れ性の悪い材料よりなる膜を形成する第２膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記第２膜形成工程では、前記凹部の底面にのみ、前記はんだ濡れ性の悪い材料よりなる膜を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記電極形成工程の後、前記第２膜形成工程の前に、前記ウェハを個々のチップにする切断工程と、
前記チップの前記第２主面をはんだ層を介して回路基板に接合する接合工程と、
をさらに含むことを特徴とする請求項１７または１８に記載の半導体装置の製造方法。
【請求項２０】
前記はんだ濡れ性の悪い材料よりなる膜は、ポリイミド樹脂膜であることを特徴とする請求項１４〜１９のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力変換装置などに使用されるパワー半導体素子として、双方向の耐圧特性を有する逆阻止型の半導体素子が公知である。逆阻止型の半導体素子では、逆耐圧を確保するために、ｐｎ接合を半導体素子の裏面からおもて面まで延在させる必要がある。この裏面からおもて面に延在したｐｎ接合を形成するために、半導体素子の素子端部には、拡散層からなる分離層が設けられている。
【０００３】
また、素子端部の裏面に凹部を設け、活性領域側よりも薄くなる部分（以下、ひさし部とする）を備えた逆阻止型の半導体素子が公知である。この場合、分離層は、素子端部であるひさし部に設けられている。また、裏面からおもて面に延在したｐｎ接合を形成するために、凹部の側壁および底面にもｐｎ接合が設けられている。
【０００４】
このような逆阻止型の半導体素子として、第１導電型の半導体基板と、該半導体基板の第１主面の表面の外周部に形成される第２導電型の第１領域と、該第１領域に囲まれ該第１領域と離して前記半導体基板の第１主面の表面層に形成される第２導電型のウエル領域と、該ウエル領域の表面層に形成される第１導電型のエミッタ領域と、該エミッタ領域と前記半導体基板に挟まれる前記ウエル領域上にゲート絶縁膜を介して形成されるゲート電極と、該ゲート電極上を含む表面が被覆される層間絶縁膜と、前記エミッタ領域と前記ウエル領域に接して前記層間絶縁膜上に形成されるエミッタ電極と、該エミッタ電極上と前記第１領域上および前記半導体基板上に形成されるパッシベーション膜と、前記半導体基板の第２主面の表面層に形成されるコレクタ層と、前記第１主面と前記第２主面に接する前記半導体基板の側壁の表面層に前記第１領域と前記コレクタ層に接するように形成される第２導電型の分離層と、前記コレクタ層上にコレクタ電極を有する半導体装置において、前記半導体基板の前記側壁が、前記第１主面と垂直に接し前記第１領域と接する第１側壁と、該第１側壁および前記第２主面とに接続し前記第１側壁となす角度が９０度以上ある第２側壁とからなる素子が提案されている（例えば、下記特許文献１参照。）。
【０００５】
また、半導体素子の裏面からおもて面に貫通する凹部を設けることで、ひさし部が設けられていない逆阻止型の半導体素子として、第１導電型半導体基板の第１主面の表面領域に選択的に設けられた第２導電型ベース領域と、前記ベース領域の表面領域に選択的に設けられた第１導電型エミッタ領域と、前記ベース領域の、前記半導体基板と前記エミッタ領域に挟まれた部分の表面上に設けられたゲート絶縁膜、および該ゲート絶縁膜上に設けられたゲート電極を含むＭＯＳゲート構造と、前記エミッタ領域および前記ベース領域に接触するエミッタ電極と、前記半導体基板の第２主面の表面層に設けられた第２導電型コレクタ層と、前記コレクタ層に接触するコレクタ電極と、前記ＭＯＳゲート構造を囲み、かつ前記第２主面から前記第１主面に対して傾斜して前記第１主面まで至り、前記コレクタ層に連結された第２導電型分離層と、を備え、前記分離層はコレクタ電極で覆われている素子が提案されている（例えば、下記特許文献２参照。）。
【０００６】
また、素子端部が活性領域側に比べて薄い半導体素子として、半導体基板の基層上の第１の半導体領域が前記基層と同導電型の半導体層からなり、第１の半導体領域とｐｎ接合する第２の半導体領域が第１の半導体領域と異なる導電型の半導体層からなり、前記半導体基板の外周縁部に斜面をなすメサ部を形成し、前記メサ部の斜面を覆って保護膜を形成し、第２の半導体領域は第１の電極と接触する主領域と、第１の電極と非接触の副領域とに分離分割形成し、第２の半導体領域の主領域と副領域の間に第１の半導体領域の一部が介在する素子が提案されている（例えば、下記特許文献３参照。）。
【０００７】
また、逆阻止型の半導体素子の製造方法として、次のような方法が提案されている。半導体チップを構成する表面構造、裏面構造を形成した薄い半導体ウェハを両面粘着テープで支持基板に貼り付け、薄い半導体ウェハにスクライブラインとなるトレンチを湿式異方性エッチングで結晶面を出して形成し、結晶面が露出したトレンチの側面に逆耐圧を維持する分離層を裏面拡散層であるｐコレクタ領域と接して表面側に延在するようにイオン注入と低温アニールまたはレーザーアニールで形成する。レーザーダイシングを行って、分離層の下でコレクタ電極を過不足なくきれいに切断した後、両面粘着テープをコレクタ電極から剥がして半導体チップとする（例えば、下記特許文献２，４参照。）。
【０００８】
また、別の方法として、次のような方法が提案されている。半導体ウェハの表面に表面素子を形成し、表面素子を形成した面を上にする。そして、両面アライナーを用いてエッチングマスクを形成する。ついで、表面素子側に支持基板を接合し、エッチングによりトレンチを形成する。つづいて、エッチングマスクを除去して、金属膜を形成する。このとき、半導体ウェハの側面やトレンチに金属膜が形成されないように、トレンチの上方に、たとえば電極保護マスクを形成する。そして、支持基板を剥離して、ダイシングによりチップ化する（例えば、下記特許文献５参照。）。
【０００９】
また、上述した逆阻止型の半導体素子が形成された半導体チップが、平坦な半導体チップと同様の方法で絶縁基板上に接合されたパッケージ構造を有するパワーデバイスが提案されている。図３６は、従来の半導体装置の構造の要部について示す断面図である。図３６に示す半導体装置は、半導体チップ１００と、セラミクス絶縁基板（ＤＢＣ基板：Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ  Ｃｏｐｐｅｒ基板）などの絶縁基板１１２と、を備えている。なお、図３６においては、絶縁基板１１２と半導体チップ１００との接合部分を明確にするために、樹脂ケース、外部端子、ワイヤボンディングなどの図示を省略している（以下、図１，１０，１３，１８，３５においても同様）。
【００１０】
半導体チップ１００には、上述したような逆阻止型の半導体素子が形成されている。具体的には、半導体チップ１００からなるｎ型のドリフト領域１０１のおもて面に、ＭＯＳゲート構造や耐圧構造などのおもて面素子構造１０２が設けられている。ドリフト領域１０１の表面層に設けられたベース領域やエミッタ領域などは図示省略する（以下、図１〜２０，３７，３８においても同様）。半導体チップ１００の素子端部の側面には、ｐ型の分離層１０３が設けられている。
【００１１】
半導体チップ１００の裏面の素子端部には、分離層１０３に達する凹部１０４が設けられることで、ひさし部１０５が形成されている。また、半導体チップ１００の裏面には、裏面素子構造として、ドリフト領域１０１の表面層に、ｐ型のコレクタ層１０６が設けられている。コレクタ層１０６は、凹部１０４の側壁および底面に延在し、分離層１０３に接続されている。コレクタ層１０６の表面全体には、コレクタ電極１０７が設けられている。
【００１２】
半導体チップ１００の裏面全体に設けられたコレクタ電極１０７は、はんだ層１１１を介して、絶縁基板１１２上に銅（Ｃｕ）などで形成された回路パターン（以下、Ｃｕパターンとする）に接合されている。つまり、はんだ層１１１は、ひさし部１０５の下の領域で活性領域側よりも厚く形成されている。そして、半導体チップ１００の裏面全体が、はんだ層１１１を介して絶縁基板１１２のＣｕパターン（以下、単に絶縁基板１１２とする）に接合されている。図示省略するが、絶縁基板１１２のＣｕパターンが設けられた面に対して反対側の面は、例えば冷却用のＣｕベースにはんだ接合されている。
【００１３】
図３７および図３８は、従来の半導体装置の製造方法について順に示す説明図である。ここでは、半導体ウェハのおもて面を上にして図示しているが、半導体ウェハの面は、各工程において適宜反転されているものとする（以下、図２〜９、１１，１２，１４〜１７，１９，２０においても同様）。まず、図３７に示すように、ｎ型の半導体ウェハ２０１のおもて面に、ｐ型の拡散層からなる分離層１０３と、ＭＯＳゲート構造や耐圧構造などのおもて面素子構造１０２とを順次形成する。
【００１４】
ついで、半導体ウェハ２０１の裏面に、分離層１０３に達する凹部１０４と、凹部１０４の側壁および底面に延在し、かつ分離層１０３に接続されたコレクタ層１０６を形成する。凹部１０４は、例えば半導体ウェハ２０１のスクラブライン上に形成される。ついで、コレクタ層１０６に接し、凹部１０４の側壁および底面に延在するコレクタ電極１０７を形成する。
【００１５】
ついで、図３８に示すように、半導体ウェハの裏面にダイシングテープ２０４を貼付し、例えば平坦な台などに設置する。そして、スクライブラインに沿って半導体ウェハをダイシングし、半導体ウェハを個々の半導体チップ１００に切断する。ついで、半導体チップ１００を、はんだ層１１１を介して絶縁基板１１２に接合することで、図３６に示す半導体装置が完成する。
【００１６】
このように、半導体チップがはんだ層を介して絶縁基板に接合されたパッケージ構造を有する半導体装置として、はんだ濡れ性を有し実装部品の外形寸法より小さなはんだ取付面を下面内側に有し、はんだ取付面が実装部品の外側面より下側に突出するように形成される実装部品と、周囲がはんだ濡れ性を有さないソルダレジストで囲まれ、実装部品のはんだ取付面が載置されるはんだ濡れ性を有するソルダレジスト開口部を有する被実装体と、実装部品のはんだ取付面と被実装体のソルダレジスト開口部とを接合するはんだと、を備え、被実装体のソルダレジスト開口部は、実装部品のはんだ取付面の寸法より僅かに大きい狭部と、実装部品の外径寸法よりも大きい広部とが各辺において隣接するように、ソルダレジストで囲まれている装置が提案されている（例えば、下記特許文献６参照。）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】国際公開第２００９／１３９４１７号パンフレット
【特許文献２】特開２００６−３０３４１０号公報
【特許文献３】特開２００８−１３０６２２号公報
【特許文献４】特開２００６−１５６９２６号公報
【特許文献５】特開２００７−１２３３５７号公報
【特許文献６】特開２００６−０４９７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、図３６に示す半導体装置では、半導体チップ１００、絶縁基板１１２、絶縁基板１１２上のＣｕパターン（不図示）およびＣｕベース（不図示）などの各部材は、それぞれ異なる熱膨張率を有する。さらに、半導体チップ１００の素子端部には、活性領域側より薄くなっているひさし部１０５が設けられている。そして、このひさし部１０５は、はんだ層１１１を介して絶縁基板１１２に完全に接合されている。
【００１９】
このような半導体装置に例えば温サイクル（Ｈ／Ｃ）による熱応力などの温度衝撃が加わった場合、半導体装置を構成する上記各部材は、それぞれ異なる熱膨張率で膨張する。このため、他の部材に完全に接合されている半導体チップ１００には、他の部材の膨張によって外部から応力が加えられ、活性領域側より薄くなっているひさし部１０５に曲げ応力が発生してしまう。これにより、半導体チップ１００の素子端部には、次のような問題が生じる。
【００２０】
図３５は、従来の半導体装置の構造の要部を詳細に示す断面図である。図３５に示すように、半導体チップ１００の素子端部には、例えば耐圧構造として、ｐ+フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）１２１や、フィールドプレート（ＦＰ：Ｆｉｅｌｄ  Ｐｌａｔｅ）１２２、パッシベーション膜１２３などが設けられている。上述したようにひさし部１０５に曲げ応力が発生した場合、ひさし部１０５の付け根、つまりひさし部１０５と、半導体チップ１００のひさし部１０５よりも厚い部分との境界において、クラック１３１が発生してしまう。これにより、半導体チップ１００に割れや欠けが生じてしまう虞がある。また、ひさし部１０５上に設けられたＦＰ１２２やパッシベーション膜１２３に、クラック１３２や剥離１３３が生じてしまう。これにより、半導体装置のデバイス特性が劣化してしまう虞が生じる。
【００２１】
また、半導体装置に加わった熱応力などの温度衝撃によって、例えばアルミニウム（Ａｌ）合金などからなるＦＰ１２２内部にＡｌ合金の成分からなる金属間化合物が成長し、この金属間化合物の成長によりボイドが発生してしまう。これにより、半導体装置のデバイス特性が劣化してしまう虞がある。さらに、半導体チップのひさし部１０５にかかる応力によって、ひさし部１０５上に設けられたＦＰ１２２内部のボイドが変形し、このＦＰ１２２やＦＰ１２２に接するパッシベーション膜１２３にクラックや剥離が生じてしまう虞がある。
【００２２】
上述した問題は、図３５に示す半導体装置に限らず、上述した特許文献２に示すひさし部の設けられていない半導体チップを実装した半導体装置においても同様に生じる。例えば、特許文献２に示す半導体装置では、半導体チップのおもて面に設けられたパッシベーション膜にクラックや剥離が生じてしまう。
【００２３】
この発明は、上述した従来技術による問題点を解消するため、半導体チップの割れや欠けを防止する半導体装置および半導体装置の製造方法を提供することを目的とする。また、デバイス特性が劣化することを防止する半導体装置および半導体装置の製造方法を提供することを目的とする。また、デバイス特性が向上する半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上述した課題を解決し、本発明の目的を達成するため、請求項１の発明にかかる半導体装置は、以下の特徴を有する。第１導電型の基板の第１主面に設けられたおもて面素子構造と、前記基板の前記第１主面の素子端部に設けられた第２導電型の第１半導体領域と、前記基板の第２主面から前記第１半導体領域に達する凹部と、前記基板の前記第２主面に設けられ、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域と、前記第２半導体領域の表面全体に設けられ、少なくとも１層以上の電極膜からなる電極と、を備える。そして、前記凹部の側壁に設けられた前記電極の最表面の前記電極膜の厚さは０．０５μｍ以下となっている。
【００２５】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記凹部の底面に設けられた前記電極の最表面の前記電極膜の厚さは０．０５μｍ以下であることを特徴とする。
【００２６】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記凹部の側壁および底面に設けられた前記電極以外の当該電極を覆うはんだ層をさらに備えることを特徴とする。
【００２７】
また、請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記はんだ層は、さらに前記凹部の開口端部に設けられた前記電極を覆うことを特徴とする。
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、請求項５の発明にかかる半導体装置は、以下の特徴を有する。第１導電型の基板の第１主面に設けられたおもて面素子構造と、前記基板の前記第１主面の素子端部に設けられた第２導電型の第１半導体領域と、前記基板の第２主面から前記第１半導体領域に達する凹部と、前記基板の前記第２主面に設けられ、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域と、前記第２半導体領域に接し、前記凹部の底面が露出されるように、かつ前記基板の前記第２主面および前記凹部の側壁に前記基板の前記第２主面の素子中央部から前記凹部の側壁と底面との境界よりも素子中央部側にまでに跨って設けられた電極と、を備える。
【００２９】
また、上述した課題を解決し、本発明の目的を達成するため、請求項６の発明にかかる半導体装置は、以下の特徴を有する。第１導電型の基板の第１主面に設けられたおもて面素子構造と、前記基板の前記第１主面の素子端部に設けられた第２導電型の第１半導体領域と、前記基板の第２主面から前記第１半導体領域に達する凹部と、前記基板の前記第２主面に設けられ、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域と、前記第２半導体領域の表面全体に設けられた電極と、を備える。そして、前記凹部の側壁および底面に設けられた前記電極は、はんだ濡れ性の悪い材料よりなる膜で覆われている。
【００３０】
また、請求項７の発明にかかる半導体装置は、請求項６に記載の発明において、前記はんだ濡れ性の悪い材料よりなる膜は、前記凹部の底面に設けられた前記電極のみを覆うことを特徴とする。
【００３１】
また、請求項８の発明にかかる半導体装置は、請求項６または７に記載の発明において、前記はんだ濡れ性の悪い材料よりなる膜は、ポリイミド樹脂膜であることを特徴とする。
【００３２】
また、請求項９の発明にかかる半導体装置は、請求項５〜８のいずれか一つに記載の発明において、前記基板の前記第２主面側に露出する前記電極を覆うはんだ層をさらに備えることを特徴とする。
【００３３】
また、上述した課題を解決し、本発明の目的を達成するため、請求項１０の発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程を行う。ついで、前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程を行う。ついで、前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程を行う。ついで、前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程を行う。ついで、前記第２半導体領域の表面全体に、少なくとも１層以上の電極膜からなる電極を形成する電極形成工程を行う。前記電極形成工程では、前記凹部の側壁に形成された前記電極の最表面の前記電極膜の厚さを０．０５μｍ以下とする。
【００３４】
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記電極形成工程では、前記凹部の底面に形成された前記電極の最表面の前記電極膜の厚さを０．０５μｍ以下とすることを特徴とする。
【００３５】
また、上述した課題を解決し、本発明の目的を達成するため、請求項１２の発明にかかる半導体装置の製造方法は、以下の特徴を有する。第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程を行う。ついで、前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程を行う。ついで、前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程を行う。ついで、前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程を行う。ついで、前記凹部の底面を覆うマスクを形成するマスク形成工程を行う。ついで、前記マスクをマスクとして、前記第２半導体領域の表面に電極を形成する電極形成工程を行う。
【００３６】
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項１０〜１２のいずれか一つに記載の発明において、さらに、次の特徴を有する。前記電極形成工程の後、前記ウェハを個々のチップに切断する切断工程を行う。ついで、前記チップの前記第２主面をはんだ層を介して回路基板に接合する接合工程を行う。
【００３７】
また、上述した課題を解決し、本発明の目的を達成するため、請求項１４の発明にかかる半導体装置の製造方法は、以下の特徴を有する。第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程を行う。ついで、前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程を行う。ついで、前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程を行う。ついで、前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程を行う。ついで、前記第２半導体領域の表面全体に電極を形成する電極形成工程を行う。ついで、前記電極の表面全体に、はんだ濡れ性の悪い材料よりなる膜を形成する第１膜形成工程を行う。ついで、前記はんだ濡れ性の悪い材料よりなる膜を、前記凹部の側壁および底面にのみ残して除去する除去工程を行う。
【００３８】
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記除去工程では、前記はんだ濡れ性の悪い材料よりなる膜を、前記凹部の底面にのみ残して除去することを特徴とする。
【００３９】
また、請求項１６の発明にかかる半導体装置の製造方法は、請求項１４または１５に記載の発明において、さらに、次の特徴を有する。前記除去工程の後、前記ウェハを個々のチップに切断する切断工程を行う。ついで、前記チップの前記第２主面をはんだ層を介して回路基板に接合する接合工程を行う。
【００４０】
また、上述した課題を解決し、本発明の目的を達成するため、請求項１７の発明にかかる半導体装置の製造方法は、以下の特徴を有する。第１導電型のウェハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程を行う。ついで、前記ウェハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程を行う。ついで、前記ウェハの第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程を行う。ついで、前記ウェハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程を行う。ついで、前記第２半導体領域の表面全体に電極を形成する電極形成工程を行う。ついで、前記凹部の側壁および底面にのみ、はんだ濡れ性の悪い材料よりなる膜を形成する第２膜形成工程を行う。
【００４１】
また、請求項１８の発明にかかる半導体装置の製造方法は、請求項１７に記載の発明において、前記第２膜形成工程では、前記凹部の底面にのみ、前記はんだ濡れ性の悪い材料よりなる膜を形成することを特徴とする。
【００４２】
また、請求項１９の発明にかかる半導体装置の製造方法は、請求項１７または１８に記載の発明において、さらに、次の特徴を有する。前記電極形成工程の後、前記第２膜形成工程の前に、前記ウェハを個々のチップにする切断工程を行う。ついで、前記チップの前記第２主面をはんだ層を介して回路基板に接合する接合工程を行う。
【００４３】
また、請求項２０の発明にかかる半導体装置の製造方法は、請求項１４〜１９のいずれか一つに記載の発明において、前記はんだ濡れ性の悪い材料よりなる膜は、ポリイミド樹脂膜であることを特徴とする。
【００４４】
上述した発明によれば、少なくとも凹部の底面および底面のコーナー部におけるはんだ濡れ性を悪くすることができる。これにより、少なくとも凹部の底面および底面のコーナー部（ひさし部）は、はんだ層によって回路基板に接合されていない。したがって、温度衝撃によって回路基板などが膨張し、基板に外部から応力がかかっても、ひさし部に曲げ応力がかかることを防止することができる。また、ひさし部に曲げ応力がかかることを防止することができるため、ひさし部上に設けられたＦＰやパッシベーション膜に、クラックや剥離が生じることを防止することができる。
【００４５】
また、請求項５によれば、はんだ層は、基板の裏面の平坦な部分（平坦部）と凹部の側壁を覆うように設けられている。このため、基板の裏面の平坦部のみにはんだ層が設けられた半導体装置に比べて、基板と回路基板を介して接合された例えば冷却用のＣｕベースとの接合面積が増え、放熱性を向上することができる。
【００４６】
また、請求項１０〜２０によれば、凹部の側壁上の電極の最表面の電極膜の厚みを０．０５μｍ以下としたり、凹部の底面に電極を形成しないようにしたり、凹部の少なくとも底面および底面のコーナー部上の電極を覆う膜を形成することで、凹部の底面および底面のコーナー部におけるはんだ濡れ性を悪くしている。これにより、接合工程において、溶解されたはんだが、基板の裏面の平坦部側から凹部の底面に這い上がることはない。したがって、少なくとも凹部の底面および底面のコーナー部（ひさし部）と回路基板とが接合されないように、はんだ層を形成することができる。したがって、温度衝撃によって回路基板などが膨張し、基板に外部から応力がかかっても、ひさし部に曲げ応力がかかることを防止することができる。
【００４７】
また、請求項１０，１５，１８によれば、凹部の底面および底面のコーナー部上の電極を覆う膜を形成することができ、基板の裏面の平坦な部分（平坦部）と凹部の側壁を覆うように、はんだ層を形成することができる。このため、基板の裏面の平坦部のみにはんだ層が設けられた半導体装置に比べて、基板と回路基板を介して接合された例えば冷却用のＣｕベースとの接合面積が増え、放熱性を向上することができる。
【発明の効果】
【００４８】
本発明にかかる半導体装置および半導体装置の製造方法によれば、半導体チップの割れや欠けを防止することができるという効果を奏する。また、デバイス特性が劣化することを防止することができるという効果を奏する。また、デバイス特性を向上することができるという効果を奏する。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１にかかる半導体装置の要部について示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図３】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図４】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図５】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図６】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図７】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図８】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図９】実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。
【図１０】実施の形態２にかかる半導体装置の要部について示す断面図である。
【図１１】実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。
【図１２】実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。
【図１３】実施の形態３にかかる半導体装置の要部について示す断面図である。
【図１４】実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。
【図１５】実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。
【図１６】実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。
【図１７】実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。
【図１８】実施の形態４にかかる半導体装置の要部について示す断面図である。
【図１９】実施の形態４にかかる半導体装置の製造方法について順に示す説明図である。
【図２０】実施の形態４にかかる半導体装置の製造方法について順に示す説明図である。
【図２１】実施の形態５にかかる半導体装置の製造方法について示す説明図である。
【図２２】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図２３】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図２４】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図２５】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図２６】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図２７】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図２８】図２７に示すパッシベーション膜の最外周部の平面形状の一部を拡大して示した概念図である。
【図２９】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図３０】図２９に示すパッシベーション膜の最外周部の平面形状の一部を拡大して示した概念図である。
【図３１】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図３２】温湿度試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。
【図３３】図３２に示すパッシベーション膜の最外周部の平面形状の一部を拡大して示した概念図である。
【図３４】金電極膜の厚さとはんだ濡れ性との関係を示す特性図である。
【図３５】従来の半導体装置の構造の要部を詳細に示す断面図である。
【図３６】従来の半導体装置の構造の要部について示す断面図である。
【図３７】従来の半導体装置の製造方法について順に示す説明図である。
【図３８】従来の半導体装置の製造方法について順に示す説明図である。
【発明を実施するための形態】
【００５０】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００５１】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の要部について示す断面図である。図１に示す半導体装置は、半導体チップ１０と、セラミクス絶縁基板（ＤＢＣ基板）などの絶縁基板（回路基板）１２と、を備えている。半導体チップ１０には、双方向の耐圧特性を有する逆阻止型の半導体素子が形成されている。具体的には、半導体チップ１０からなるｎ型（第１導電型）のドリフト領域１のおもて面（第１主面）に、おもて面素子構造２が設けられている。
【００５２】
おもて面素子構造２として、活性領域側（素子中央部側）に、ｐ+型ベース領域、ｎ+型エミッタ領域、エミッタ電極およびゲート電極などで構成されるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造が設けられている。また、素子端部側に、フローティングのｐ型領域であるフィールドリミッティングリング（ＦＬＲ）、フローティングの導電膜であるフィールドプレート（ＦＰ）、パッシベーション膜などで構成される耐圧構造が設けられている。素子端部の側面には、ドリフト領域１の表面層に、ｐ+型の分離層（第１半導体領域）３が設けられている。
【００５３】
半導体チップ１０の裏面（第２主面）の素子端部には、分離層３に達する凹部４が設けられている。つまり、素子端部には、活性領域側の半導体チップ１０の厚さよりも薄くなる部分（ひさし部）５が形成されている。凹部４の側壁２２は、例えば半導体チップ１０の裏面に対して斜度を有する。また、半導体チップ１０の裏面には、逆阻止型の半導体素子の裏面素子構造として、ドリフト領域１の表面層に、ｐ型のコレクタ層（第２半導体領域）６が設けられている。コレクタ層６は、凹部４の側壁２２および底面２３に延在し、分離層３に接続されている。
【００５４】
コレクタ層６の表面全体には、コレクタ電極７が設けられている。つまり、コレクタ電極７は、半導体チップ１０の裏面の平坦な部分（裏面の凹部４を除いた部分：以下、平坦部とする）２１だけでなく、凹部４の側壁２２および底面２３に延在して設けられている。また、コレクタ電極７は、少なくとも１層以上の電極膜からなる多層膜（不図示）として設けられている。
【００５５】
凹部４の側壁２２上のコレクタ電極７の厚みは、半導体チップ１０の裏面の平坦部２１上のコレクタ電極７の厚みよりも薄い。凹部４の側壁２２上のコレクタ電極７は、最表面の電極膜の厚さが０．０５μｍ以下となっている。また、凹部４の底面２３上のコレクタ電極７の厚みは、半導体チップ１０の裏面の平坦部２１上のコレクタ電極７の厚みよりも薄くてもよい。凹部４の底面２３上のコレクタ電極７は、最表面の電極膜の厚さが０．０５μｍ以下であってもよい。
【００５６】
半導体チップ１０の裏面に設けられたコレクタ電極７は、はんだ層１１を介して、絶縁基板１２上に銅（Ｃｕ）などで形成された回路パターン（Ｃｕパターン：不図示）に接合されている。はんだ層１１は、半導体チップ１０の裏面の平坦部２１に設けられたコレクタ電極７を覆うように設けられている。凹部４の側壁２２および底面２３には、はんだ層１１は設けられていない。つまり、凹部４の底面２３および底面２３のコーナー部（ひさし部５）は、はんだ層１１によって絶縁基板１２のＣｕパターン（以下、単に絶縁基板１２とする）に接合されていない。凹部４の底面２３のコーナー部とは、凹部４の側壁２２と底面２３との境界である。
【００５７】
また、はんだ層１１は、半導体チップ１０の裏面の平坦部２１から凹部４の開口端部に跨って設けられたコレクタ電極７を覆ってもよい。この場合、半導体チップ１０の裏面の平坦部２１から凹部４の開口端部までが、はんだ層１１を介して絶縁基板１２に接合される。絶縁基板１２のＣｕパターンが設けられた面に対して反対側の面は、例えば冷却用のＣｕベース（不図示）にはんだ接合されている。
【００５８】
つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜図９は、実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。まず、図２に示すように、ｎ型の半導体ウェハ３１のおもて面に、熱酸化膜（ＳｉＯ2）を形成し、分離層の形成領域が開口した酸化膜マスク３２を形成する。そして、酸化膜マスク３２をマスクとして、半導体ウェハ３１のおもて面に、ドーパントとしてボロン（Ｂ）をイオン注入する。ついで、図３に示すように、酸化膜マスク３２を除去した後、例えば拡散炉により熱処理を行い、ｐ型の拡散層からなる分離層３を形成する（第１半導体領域形成工程）。
【００５９】
ついで、図４に示しように、半導体ウェハ３１のおもて面の、分離層３が形成されていない領域に、例えばＭＯＳゲート構造や耐圧構造などのおもて面素子構造２を形成する（おもて面素子構造形成工程）。そして、半導体ウェハ３１の裏面に分離層３が露出しないように半導体ウェハ３１の裏面を研削し、半導体ウェハ３１を一様に薄くする。
【００６０】
ついで、図５に示すように、半導体ウェハ３１のおもて面を表面保護膜３３で覆い、半導体ウェハ３１のおもて面に形成されたおもて面素子構造２や分離層３などを保護する。その後、半導体ウェハ３１の裏面に、凹部４の形成領域が開口した酸化膜マスク（不図示）を形成する。そして、この酸化膜マスクをマスクとして、例えばＴＭＡＨ（テトラメチルハイドロオキサイド：Ｔｅｔｒａ  Ｍｅｔｈｙｌ  Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）アルカリ溶液による湿式異方性エッチングによって、半導体ウェハ３１の裏面に、分離層３に達する凹部４を形成する（凹部形成工程）。凹部４は、例えば半導体ウェハ３のスクラブライン上に形成する。また、アルカリ溶液による湿式異方性エッチングでは、凹部４の側壁２２は、半導体ウェハ３１の裏面に対して例えば５４．７°の斜度を有する（図１参照）。
【００６１】
ついで、図６に示すように、酸化膜マスクを除去した後、半導体ウェハ３１の裏面に、ドーパントとしてボロンをイオン注入する。ついで、図７に示すように、半導体ウェハ３１の裏面に、レーザーアニール処理を行う。これにより、凹部４の側壁２２および底面２３に延在し、かつ分離層３に接続されたコレクタ層６が形成される（第２半導体領域形成工程）。その後、半導体ウェハ３１のおもて面を覆う表面保護膜（不図示）を除去する。
【００６２】
ついで、図８に示すように、例えば化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって、半導体ウェハ３１の裏面全体に、少なくとも１層以上の電極膜からなるコレクタ電極７を形成する（電極形成工程）。
【００６３】
また、電極形成工程では、凹部４の側壁上のコレクタ電極７の最表面の電極膜が半導体ウェハ３１の裏面の平坦部２１上のコレクタ電極７の厚さよりも薄くなるように、コレクタ電極７を形成する。凹部４の側壁２２上のコレクタ電極７の最表面の電極膜の厚さは、０．０５μｍ以下とする。例えば、コレクタ電極７は、Ａｌ電極膜および金（Ａｕ）電極膜がこの順で積層された多層膜とする場合、凹部４の側壁２２上のＡｕ電極膜の厚さを０．０５μｍ以下とする。また、凹部４の底面２３上のコレクタ電極７の最表面の電極膜の厚さを０．０５μｍとしてもよい。
【００６４】
具体的には、電極形成工程において、多層膜からなるコレクタ電極７を形成する場合、始めに、スパッタ装置のチャンバー（不図示）内に、アルゴン（Ａｒ）ガスを導入し、２００℃以下に温度制御されたアノード電極上に半導体ウェハ３１を配置する。チャンバー内の圧力は、例えば０．１Ｐａ以上１．０Ｐａ以下で保たれている。そして、半導体ウェハ３１の裏面に、コレクタ電極７の最下層の第１電極膜として、アルミニウムシリコン（ＡｌＳｉ）電極膜を成膜する。ＡｌＳｉ電極膜のシリコン濃度を、例えば１ｗｔ％以下としてもよい。また、ＡｌＳｉ電極膜の膜厚を、例えば５５０ｎｍとしてもよい。
【００６５】
続けて、第１電極膜の表面に、第２電極膜および第３電極膜として、チタン（Ｔｉ）電極膜およびニッケル（Ｎｉ）電極膜をこの順で積層する。Ｔｉ電極膜の膜厚を、例えば７５ｎｍとしてもよい。Ｎｉ電極膜の膜厚を、例えば７００ｎｍとしてもよい。その後、スパッタリング法によって、第３電極膜の表面に、金（Ａｕ）電極膜を成膜する。このとき、半導体ウェハ３１の裏面に形成された凹部４の側壁２２と半導体ウェハ３１の裏面の平坦部２１とのなす角度によって、Ａｕ電極膜の膜厚を調整する。
【００６６】
例えば、凹部４の側壁２２と半導体ウェハ３１の裏面の平坦部２１とのなす角度が５４．７°である場合、半導体ウェハ３１の裏面の平坦部２１に形成されるＡｕ電極膜の膜厚が０．０８５μｍ（＝０．０５μｍ／ｃｏｓ（５４．７°））程度となるように調整する。これにより、凹部４の側壁２２上のＡｕ電極膜の厚さを０．０５μｍ程度とすることができる。凹部４の形成方法が、上述したエッチング方法と異なる場合でも、凹部４の側壁２２の斜度から、電極膜の膜厚を設定すればよい。
【００６７】
これにより、コレクタ層６の表面全体に、コレクタ電極７が形成される。つまり、コレクタ電極７は、半導体ウェハ３１の裏面の平坦な部分（裏面の凹部４を除いた部分：平坦部）２１だけでなく、凹部４の側壁２２および底面２３にも形成される。その後、半導体ウェハ３１の裏面に、例えばレーザーによってシンタリングを行い、コレクタ電極７と半導体ウェハ３１との界面においてオーミックコンタクトを形成する。
【００６８】
ついで、図９に示すように、図８に示す半導体ウェハの裏面にダイシングテープ３４を貼付し、半導体ウェハ３１の裏面側を下にして、例えば平坦な支持台（不図示）などに設置する。そして、スクライブラインに沿って半導体ウェハをダイシングし、半導体ウェハを個々の半導体チップ１０に切断する（切断工程）。
【００６９】
ついで、例えばペースト状のはんだが印刷された絶縁基板１２上に半導体チップ１０を実装する。このとき、半導体チップ１０の裏面の平坦部２１のみが、絶縁基板１２にはんだ接合される程度にペースト状のはんだを塗布しておくのがよい。ついで、例えば絶縁基板１２を直接加熱してはんだを溶かし、はんだ層１１を形成する。これにより、半導体チップ１０が、はんだ層１１を介して絶縁基板１２に接合される（接合工程）。以上の工程において、図１に示す半導体装置が完成する。
【００７０】
半導体ウェハの裏面の平坦部２１上のコレクタ電極７の最表面の電極膜は、０．０５μｍより厚い厚さで形成するのが望ましい。これにより、半導体チップ１０の裏面の平坦部２１におけるはんだ濡れ性を良好にすることができる。したがって、はんだ層１１を半導体チップ１０の裏面の平坦部２１に均一に形成することができ、半導体チップ１０と絶縁基板１２とを良好に接合することができる。
【００７１】
以上、説明したように、実施の形態１によれば、凹部４の側壁２２および底面２３上のコレクタ電極７の最表面の電極膜の厚みを０．０５μｍ以下とすることで、凹部４の側壁２２および底面２３におけるはんだ濡れ性を悪くすることができる。このため、少なくとも凹部４の底面２３および底面２３のコーナー部（ひさし部５）は、はんだ層１１によって絶縁基板１２に接合されていない。これにより、温度衝撃によって絶縁基板１２などが膨張し、半導体チップ１０に外部から応力がかかっても、ひさし部５に曲げ応力がかかることを防止することができ、ひさし部５にクラックが発生することを防止することができる。したがって、半導体チップ１０の素子端部に割れや欠けが生じることを防止することができる。また、ひさし部５に曲げ応力がかかることを防止することができるため、ひさし部５上に設けられたＦＰやパッシベーション膜に、クラックや剥離が生じることを防止することができる。これにより、半導体装置のデバイス特性が劣化することを防止することができる。また、電極形成工程において、凹部４の側壁２２上のコレクタ電極７の最表面の電極膜は、その厚みが０．０５μｍ以下となるように形成される。このため、凹部４の側壁２２におけるはんだ濡れ性を悪くすることができる。これにより、接合工程において、溶解されたはんだが、半導体チップ１０の裏面の平坦部２１側から凹部４の側壁２２に這い上がることはない。したがって、凹部４の底面２３および底面２３のコーナー部（ひさし部５）と絶縁基板１２とが接合されないように、はんだ層１１を形成することができる。これにより、上述した効果を有する半導体装置（図１参照）を形成することができる。
【００７２】
（実施の形態２）
図１０は、実施の形態２にかかる半導体装置の要部について示す断面図である。実施の形態１において、凹部４の底面２３上にコレクタ電極７を設けない構成としてもよい。
【００７３】
実施の形態２では、図１０に示すように、コレクタ電極４７は、半導体チップ４０の裏面の平坦部２１から凹部４の側壁２２に跨って設けられている。つまり、コレクタ電極４７は、凹部４の底面２３および底面２３のコーナー部には設けられていない。コレクタ電極４７の厚さは、半導体チップ４０の裏面の平坦部２１および凹部４の側壁２２ともに均一の厚さとしてもよいし、凹部４の側壁２２の厚さを凹部４の開口端部側から底面２３のコーナー部にかけて徐々に薄くしてもよい。また、コレクタ電極４７は、多層膜であってよい。
【００７４】
はんだ層４１は、半導体チップ４０の裏面側に露出するコレクタ電極４７を覆う。つまり、はんだ層４１は、半導体チップ４０の裏面の平坦部２１と凹部４の側壁２２を覆うように設けられ、凹部４の底面２３には設けられていない。このため、凹部４の底面２３および底面２３のコーナー部（ひさし部）は、はんだ層４１によって絶縁基板１２に接合されていない。それ以外の構成は、実施の形態１の半導体装置（図１参照）と同様である。
【００７５】
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。図１１および１２は、実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。まず、実施の形態１と同様に、第１半導体領域形成工程、おもて面素子構造形成工程、凹部形成工程および第２半導体領域形成工程を行う（図１〜図７参照）。ついで、図１１に示すように、凹部４の底面２３および底面２３のコーナー部を覆うマスク３５を形成する（マスク形成工程）。
【００７６】
ついで、マスク３５をマスクとして、例えばＣＶＤやＰＶＤによって、コレクタ層６の表面にコレクタ電極４７を形成する（電極形成工程）。そして、実施の形態１と同様に、例えばレーザーによってシンタリングを行う。電極形成工程では、マスク３５を用いることで、コレクタ電極４７は、凹部４の底面２３および底面２３のコーナー部に形成されない。ここでは、コレクタ電極４７形成後の半導体ウェハ３１の状態を明確にするために、半導体ウェハ３１に接しないようにマスク３５を図示している。
【００７７】
また、電極形成工程では、コレクタ電極４７を多層膜とする場合、例えばはんだ濡れ性の良好な金属材料よりなる最表面の電極膜のみが、凹部４の底面２３上に形成されないようにしてもよい。具体的には、コレクタ電極４７として例えばＡｌ電極膜およびＡｕ電極膜をこの順で形成する場合、Ａｌ電極膜を、コレクタ層６の表面全体に形成する。そして、Ａｕ電極膜を、半導体ウェハ３１の裏面の平坦部２１と凹部４の側壁２２に形成する。この場合、例えばＡｌ電極膜を形成した後、Ａｕ電極膜を形成する前にマスク３５を形成するなど、電極形成工程の途中でマスク形成工程を行ってもよい。
【００７８】
ついで、図１２に示すように、実施の形態１と同様に、半導体ウェハを個々の半導体チップ４０に切断する（切断工程）。ついで、実施の形態１と同様に、半導体チップ４０を、はんだ層４１を介して絶縁基板１２に接合する（接合工程）。これにより、図１０に示す半導体装置が完成する。
【００７９】
以上、説明したように、実施の形態２によれば、凹部４の底面２３および底面２３のコーナー部にコレクタ電極４７を設けないことで、凹部４の底面２３および底面２３のコーナー部におけるはんだ濡れ性を悪くすることができる。このため、接合工程において、溶解されたはんだが、凹部４の底面２３のコーナー部から底面２３側に這い上がることはない。これにより、実施の形態１と同様の効果を得ることができる。また、はんだ層４１は、半導体チップ４０の裏面の平坦部２１と凹部４の側壁２２を覆うように設けられる。このため、半導体チップの裏面の平坦部のみにはんだ層が設けられた半導体装置に比べて、半導体チップ４０とコレクタ電極７との接合面積が増え、放熱性を向上することができる。これにより、半導体装置のデバイス特性を向上することができる。
【００８０】
（実施の形態３）
図１３は、実施の形態３にかかる半導体装置の要部について示す断面図である。実施の形態１において、凹部４の側壁２２および底面２３に設けられたコレクタ電極をポリイミド樹脂膜で覆った構成としてもよい。
【００８１】
実施の形態３では、図１３に示すように、コレクタ電極５７は、半導体チップ５０の裏面の平坦部２１から凹部４の底面２３に跨って設けられている。コレクタ電極５７の厚みは、半導体チップ５０の裏面の平坦部２１から凹部４の底面２３に渡って均一であってもよい。また、コレクタ電極５７は、多層膜であってもよい。凹部４の側壁２２および底面２３上のコレクタ電極５７は、はんだ濡れ性の悪い材料よりなる膜５２で覆われている。はんだ濡れ性の悪い材料よりなる膜５２は、例えばポリイミド樹脂膜であってもよいし、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ：塗布型低誘電率層間絶縁膜材料）よりなる膜であってもよい。
【００８２】
はんだ層５１は、半導体チップ５０の裏面側に露出するコレクタ電極５７を覆う。つまり、はんだ層５１は、半導体チップ５０の裏面の平坦部２１を覆うように設けられ、はんだ濡れ性の悪い材料よりなる膜５２上には設けられていない。このため、凹部４の底面２３および底面２３のコーナー部（ひさし部）は、はんだ層５１によって絶縁基板１２に接合されていない。それ以外の構成は、実施の形態１の半導体装置（図１参照）と同様である。
【００８３】
つぎに、実施の形態３にかかる半導体装置の製造方法について説明する。図１４〜図１７は、実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。まず、実施の形態１と同様に、第１半導体領域形成工程、おもて面素子構造形成工程、凹部形成工程および第２半導体領域形成工程を行う（図１〜図７参照）。
【００８４】
ついで、図１４に示すように、例えばＣＶＤやＰＶＤによって、半導体ウェハ３１の裏面全体に、コレクタ電極５７を形成する（電極形成工程）。これにより、コレクタ電極５７は、半導体ウェハ３１の裏面の平坦部２１から凹部４の底面２３に渡って形成される。コレクタ電極５７の厚さは、半導体ウェハ３１の裏面全体に均一であってもよい。その後、実施の形態１と同様に、例えばレーザーによってシンタリングを行う。
【００８５】
ついで、図１５に示すように、コレクタ電極５７の表面全体に、はんだ濡れ性の悪い材料よりなる膜５２を形成する（第１膜形成工程）。第１膜形成工程では、はんだ濡れ性の悪い材料よりなる膜５２として、例えばポリイミド樹脂膜を形成してもよい。この場合、コレクタ電極５７の表面全体に、例えばスピン・コーターなどによってポリイミド樹脂を塗布した後、ポリイミド樹脂の硬化処理を行う。ついで、図１６に示すように、はんだ濡れ性の悪い材料よりなる膜５２を、凹部４の側壁２２および底面２３にのみ残して除去する（除去工程）。
【００８６】
ついで、図１７に示すように、実施の形態１と同様に、半導体ウェハを個々の半導体チップ５０に切断する（切断工程）。ついで、実施の形態１と同様に、半導体チップ５０を、はんだ層５１を介して絶縁基板１２に接合する（接合工程）。これにより、図１３に示す半導体装置が完成する。
【００８７】
以上、説明したように、実施の形態３によれば、凹部４の側壁２２および底面２３に、はんだ濡れ性の悪い材料よりなる膜５２を設けることで、凹部４の側壁２２および底面２３におけるはんだ濡れ性を悪くすることができる。これにより、実施の形態１と同様の効果を得ることができる。
【００８８】
（実施の形態４）
図１８は、実施の形態４にかかる半導体装置の要部について示す断面図である。実施の形態３において、凹部４の底面２３および底面２３のコーナー部に設けられたコレクタ電極のみをポリイミド樹脂膜で覆った構成としてもよい。
【００８９】
実施の形態４では、図１８に示すように、凹部４の底面２３および底面２３のコーナー部上のコレクタ電極５７は、はんだ濡れ性の悪い材料よりなる膜６２で覆われている。はんだ濡れ性の悪い材料よりなる膜６２は、凹部４の底面２３および底面２３のコーナー部に設けられたコレクタ電極５７のみを覆う。はんだ層６１は、半導体チップ６０の裏面の平坦部２１および凹部４の側壁２２を覆うように設けられ、はんだ濡れ性の悪い材料よりなる膜６２上には設けられていない。このため、凹部４の底面２３および底面２３のコーナー部（ひさし部）は、はんだ層６１によって絶縁基板１２に接合されていない。それ以外の構成は、実施の形態３の半導体装置（図１３参照）と同様である。
【００９０】
つぎに、実施の形態４にかかる半導体装置の製造方法について説明する。図１９および図２０は、実施の形態４にかかる半導体装置の製造方法について順に示す説明図である。まず、実施の形態１と同様に、第１半導体領域形成工程、おもて面素子構造形成工程、凹部形成工程および第２半導体領域形成工程を行う（図１〜図７参照）。ついで、実施の形態３と同様に、電極形成工程を行う（図１４参照）。
【００９１】
ついで、実施の形態３と同様に、第１膜形成工程において、コレクタ電極５７の表面全体に、はんだ濡れ性の悪い材料よりなる膜６２を形成する（図１５参照）。ついで、図１９に示すように、はんだ濡れ性の悪い材料よりなる膜６２を、凹部４の底面２３および底面２３のコーナー部にのみ残して除去する（除去工程）。
【００９２】
ついで、図２０に示すように、実施の形態１と同様に、半導体ウェハを個々の半導体チップ６０に切断する（切断工程）。ついで、実施の形態１と同様に、半導体チップ６０をはんだ層６１を介して絶縁基板１２に接合する（接合工程）。これにより、図１８に示す半導体装置が完成する。
【００９３】
以上、説明したように、実施の形態４によれば、凹部４の底面２３および底面２３のコーナー部に、はんだ濡れ性の悪い材料よりなる膜６２を設けることで、凹部４の底面２３および底面２３のコーナー部におけるはんだ濡れ性を悪くすることができる。このため、接合工程において、溶解されたはんだが、凹部４の底面２３のコーナー部から底面２３側に這い上がることはない。これにより、実施の形態１〜３と同様の効果を得ることができる。また、はんだ層６１が半導体チップ６０の裏面の平坦部２１と凹部４の側壁２２を覆うように設けられることで、実施の形態２と同様の効果を得ることができる。
【００９４】
（実施の形態５）
図２１は、実施の形態５にかかる半導体装置の製造方法について示す説明図である。実施の形態３において、はんだ濡れ性の悪い材料よりなる膜を、半導体ウェハの裏面全面に形成せずに、はじめから凹部の側壁および底面にのみ形成してもよい。
【００９５】
実施の形態５では、まず、実施の形態１と同様に、第１半導体領域形成工程、おもて面素子構造形成工程、凹部形成工程および第２半導体領域形成工程を行う（図１〜図７参照）。ついで、実施の形態３と同様に、電極形成工程を行う（図１４参照）。ついで、図２１に示すように、例えばディスペンサーやインクジェットなどによって、半導体ウェハ７０の裏面の所望の部分にのみ、はんだ濡れ性の悪い材料を塗布する。つまり、半導体ウェハ７０の裏面のはんだ接合を行う面７１には、はんだ濡れ性の悪い材料をはじめから塗布せず、凹部７２の側壁および底面にのみ、はんだ濡れ性の悪い材料を塗布する。これにより、凹部７２の側壁および底面に、はんだ濡れ性の悪い材料よりなる膜７３が形成される（第２膜形成工程）。ついで、実施の形態３と同様に、切断工程および接合工程を行い（図１７参照）、例えば図１３に示す半導体装置が完成する。
【００９６】
第２膜形成工程では、はんだ濡れ性の悪い材料よりなる膜７３としてポリイミド樹脂膜を形成してもよい。その場合、半導体ウェハ７０の裏面の所望の部分にすべてポリイミド樹脂を塗布し終えた後に、ポリイミド樹脂の硬化処理を行ってもよいし、半導体ウェハ７０の裏面にポリイミド樹脂を塗布すると同時にポリイミド樹脂の硬化処理を行ってもよい。
【００９７】
また、第２膜形成工程では、凹部７２の底面および底面のコーナー部にのみ、はんだ濡れ性の悪い材料を塗布してもよい。この場合、凹部７２の底面および底面のコーナー部にのみ、はんだ濡れ性の悪い材料よりなる膜が形成される。その後、実施の形態４と同様に、切断工程および接合工程を行い（図２０参照）、例えば図１８に示す半導体装置が完成する。
【００９８】
以上、説明したように、実施の形態５によれば、少なくとも凹部７２の底面および底面のコーナー部に、はんだ濡れ性の悪い材料よりなる膜を形成する。これにより、実施の形態３，４と同様の効果を得ることができる。また、所望の部分にのみ、はんだ濡れ性の悪い材料を塗布するため、不要な部分に塗布してしまったはんだ濡れ性の悪い材料を除去する処理を行う必要がなくなる。このため、製造工程を減らすことができる。また、除去され捨てられてしまうはんだを少なくすることができる。これにより、製造コストを低減することができる。
【００９９】
（実施例１）
図２２〜２７，２９，３１，３２は、温湿度（Ｈ／Ｓ）試験後の半導体チップの素子端部のおもて面の平面形状を模式的に示した概念図である。また、図２８，３０，３３は、図２７，２９，３２のそれぞれに示すパッシベーション膜の最外周部の平面形状の一部を拡大して示した概念図である。まず、実施の形態３，４に従い（図１３，１８参照）、逆阻止型の半導体素子が形成された半導体チップが実装された半導体装置を作製した（以下、第１，２実施例とする。）。
【０１００】
第１実施例では、コレクタ電極５７をスパッタリングによって形成した。凹部４の側壁２２および底面２３をポリイミド樹脂膜で覆った（はんだ濡れ性の悪い材料よりなる膜５２）。耐圧構造として半導体チップ上に形成されるＦＰとして、Ａｌ合金からなる金属電極を形成した。このＦＰを覆うパッシベーション膜として、窒化膜を形成した。また、第２実施例では、凹部４の底面２３のみをポリイミド樹脂膜で覆った（はんだ濡れ性の悪い材料よりなる膜６２）。それ以外の条件は、第１実施例と同様である。
【０１０１】
比較として、凹部の底面の素子端部側のみをポリイミド樹脂膜で覆った半導体チップを実装した半導体装置を作製した（以下、比較例とする）。比較例では、凹部の底面のコーナー部側はポリイミド樹脂膜で覆われていない。そして、半導体チップ裏面の平坦部から凹部の底面のコーナー部までが、はんだ層を介して絶縁基板に接合されている。それ以外の条件は、第１実施例と同様である。また、半導体チップの裏面全体がはんだ層を介して絶縁基板に接合された従来の半導体装置（図３６参照）を作製した（以下、第１従来例とする）。第１従来例では、凹部の側壁および底面にポリイミド樹脂膜は形成されていない。それ以外の条件は、第１実施例と同様である。
【０１０２】
上述した第１，２実施例、比較例および第１従来例に対して、一般的な液槽式の温湿度（Ｈ／Ｓ）試験を行い、半導体装置を急速に温度が変化する環境下にさらして、半導体装置の耐性を評価した。具体的には、Ｈ／Ｓ試験の試験条件では、温度を−４０〜１２５℃とし、１サイクルを４０分間とし、１００サイクル後および２００サイクル後における半導体装置の耐性を評価した。液槽内の溶媒として、フッ素系熱媒体（パーフルオロポリエステル化合物：ＰＦＰＥ）を用いた。
【０１０３】
Ｈ／Ｓ試験後の第１実施例のおもて面の平面形状を、図２２〜２４に示す（１００，２００，３００サイクル）。また、Ｈ／Ｓ試験後の第２実施例のおもて面の平面形状を、図２５，２６に示す（１００，２００サイクル）。また、Ｈ／Ｓ試験後の比較例のおもて面の平面形状を、図２７〜３０に示す（１００，２００サイクル）。また、Ｈ／Ｓ試験後の第１従来例のおもて面の平面形状を、図３１〜３３に示す（１００，２００サイクル）。
【０１０４】
第１，２実施例では、Ｈ／Ｓ試験を１００サイクル行い（図２２，２５参照）、続けて２００サイクルまで行った後においても（図２３，２６参照）、半導体チップの表面に設けられたパッシベーション膜などに、クラックや剥離は確認されなかった。また、第１実施例では、さらに続けてＨ／Ｓ試験を行い、３００サイクルが終了した時点においても（図２４参照）、半導体チップの表面に設けられたパッシベーション膜などに、クラックや剥離は確認されなかった。また、第１，２実施例では、Ｈ／Ｓ試験後に、半導体チップの例えば分離層などのシリコン（Ｓｉ）部やＦＰに、クラックは確認されなかった（不図示）。
【０１０５】
一方、比較例では、Ｈ／Ｓ試験を１００サイクル行った後、パッシベーション膜の最外周部８０にクラック８１が確認された（図２７，２８参照）。また、続けてＨ／Ｓ試験を行い、２００サイクルが終了した時点において、比較例にはパッシベーション膜の剥離は確認されなかったが（図２９，３０参照）、ＦＰの内部において、Ａｌ合金の成分からなる金属間化合物の成長が観察された（不図示）。金属間化合物の成長によりＦＰ内部にボイドが発生し、このボイドが半導体チップのひさし部にかかる応力によって変形してしまうため、ＦＰおよびパッシベーション膜にクラックや剥離が生じると推測される。
【０１０６】
また、第１従来例では、Ｓｉ部からパッシベーション膜の剥離８２が発生することが確認された（図３１参照）。図３１では、パッシベーション膜の平面形状がくずれ、パッシベーション膜が所々剥離している状態を、色を濃く図示することで示す。また、第１従来例では、続けてＨ／Ｓ試験を行い、２００サイクルが終了した時点で、パッシベーション膜の剥離する範囲が広がり、かつＦＰが半導体チップの表面から完全に剥離する部分８３が発生することが確認された（図３２，３３参照）。図３３では、パッシベーション膜およびＦＰが完全に剥離している状態を、色を濃く図示することで示す。また、第１従来例では、ＦＰの内部において、Ａｌ合金の成分からなる金属間化合物の成長が観察された（不図示）。その理由は、比較例と同様である。
【０１０７】
また、第１従来例と同様の構成を有する半導体装置を作製した（以下、第２従来例とする）。そして、第２従来例において、一般的な気槽式のヒートサイクル（Ｈ／Ｃ）試験を行い、半導体装置を高温と低温とが交互に繰り返される環境下にさらして、半導体装置の耐久性を評価した。Ｈ／Ｃ試験の試験条件は、温度を−４０〜１２５℃、１サイクルを１８０分間、試験サイクルを１００サイクルとした。第２従来例においても、ＦＰ内部において、Ａｌ合金の成分からなる金属間化合物の成長が観察された（不図示）。
【０１０８】
上述した結果より、半導体チップの少なくとも凹部の底面および底面のコーナー部がポリイミド樹脂膜で覆われている場合（第１，２実施例）、Ｈ／Ｓ試験を２００サイクル行った後でも、半導体チップの素子端部にクラックや剥離が発生しないことがわかった。その理由は、ポリイミド樹脂膜により凹部の底面および底面のコーナー部にははんだ層が形成されないことで、半導体チップのひさし部がはんだ層により絶縁基板に接合されないため、半導体チップのひさし部に曲げ応力が発生しないからであると推測される。
【０１０９】
一方、第１従来例では、半導体チップの素子端部は、ひさし部により活性領域側に比べて薄くなっており、かつひさし部がはんだ層により絶縁基板に完全に固定されてしまうため、外部からの応力で曲がりやすくなっている。このため、第１，２従来例では、半導体チップの素子端部に局所的に変形が生じ、パッシベーション膜が剥離してしまうと推測される。それに対して、第１，２実施例では、上述したようにひさし部がはんだ層により絶縁基板に固定されない。このため、第１，２実施例では、半導体チップの素子端部に局所的な変形は生じず、Ｈ／Ｓ試験を２００サイクル行った後もクラックや剥離が生じないと推測される。
【０１１０】
これにより、第１，２実施例は、比較例および第１実施例に比べて耐性が高いことがわかった。また、実施の形態１，２にかかる半導体装置においても、凹部の底面および底面のコーナー部が、はんだ層によって絶縁基板に接合されないため、第１，２実施例と同様の効果を得ることができることがわかる。
【０１１１】
（実施例２）
図３４は、金電極膜の厚さとはんだ濡れ性との関係を示す特性図である。図３４は、異なる膜厚を有するＡｕ電極膜の表面に塗布されたはんだの平面形状を模式的に示した概念図である。図３４では、液状化したはんだとＡｕ電極膜とを色の濃淡で示す。図３４では、比較的色の淡い部分が液状化したはんだであり、最も色の濃い部分がＡｕ電極膜である。まず、Ｓｉ基板の表面にＡｕ電極膜を成膜した第１〜第４試料を作製した。第１〜第４試料では、Ａｕ電極膜の膜厚をそれぞれ０．０５μｍ、０．１０μｍ、０．１５μｍおよび０．２０μｍとした。そして、第１〜第４試料の表面に、同じ分量および同じ大きさでペースト状のはんだを塗布して溶解し、金電極膜の厚さに対するはんだ濡れ性について検証した。各試料に対する上記検証は、それぞれ５回ずつ行われている。
【０１１２】
第１試料（膜厚０．０５μｍ）では、Ａｕ電極膜上のはんだは、いずれの検証においても、塗布された位置から流れ出さないことが確認された。つまり、第１試料におけるはんだ濡れ性は悪いことがわかった。一方、第２試料（膜厚０．１０μｍ）では、Ａｕ電極膜状のはんだは、１回の検証を除き、塗布された位置から流れ出してしまうことがわかった。また、第３，４試料（膜厚０．１５μｍ以上）では、Ａｕ電極膜状のはんだは、いずれの検証においても、塗布された位置から流れ出してしまうことがわかった。つまり、第２〜第４試料におけるはんだ濡れ性は良いことがわかった（図３４参照）。
【０１１３】
上述した結果より、Ａｕ電極膜を０．０５μｍ以下の厚みで形成することで、Ａｕ電極膜上のはんだ濡れ性を悪くすることができることがわかった。Ａｕ電極膜を０．０５μｍより厚く形成することで、Ａｕ電極膜上のはんだ濡れ性を良くすることができることがわかった。
【０１１４】
以上において本発明では、逆阻止型の半導体素子が形成された半導体チップについて説明しているが、上述した実施の形態に限らず、素子端部に活性領域側よりも薄くなっている部分（ひさし部）を備える半導体チップに適用することが可能である。また、半導体チップに設けられた凹部の側壁は、半導体チップの表面に対して斜度を有していてもよいし、略垂直に形成されていてもよい。この場合、凹部は、例えばドライエッチングによって形成されてもよい。
【産業上の利用可能性】
【０１１５】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、双方向の耐圧特性を有する双方向型デバイスや逆阻止型デバイスなど、電力変換装置や種々の産業用機械に使用されるパワー半導体装置に有用である。
【符号の説明】
【０１１６】
１  ドリフト領域
２  おもて面素子構造
３  分離層
４，７２  凹部
５  ひさし部
６  コレクタ層
７，４７，５７  コレクタ電極
１０，４０，５０，６０  半導体チップ
１１，４１，５１，６１  はんだ層
１２  絶縁基板
２１  半導体チップの裏面の平坦部
２２  凹部の側壁
２３  凹部の底面
５２，６２，７３  膜
【図１】
0005621334.tif 000002
【図２】
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【図３】
0005621334.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005621334.tif 000008
【図８】
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【図９】
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【図１０】
0005621334.tif 000011
【図１１】
0005621334.tif 000012
【図１２】
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【図１３】
0005621334.tif 000014
【図１４】
0005621334.tif 000015
【図１５】
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【図１６】
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【図１７】
0005621334.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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