(57)【特許請求の範囲】
【請求項１】
キャパシタの充放電を行う充放電部と、
前記キャパシタの充電電圧を所定の基準電圧と比較して比較信号を生成する比較部と、
クロック信号の周波数監視結果に応じたリセット信号を出力するリセット出力部と、
前記クロック信号と前記比較信号の入力を受け付けて前記充放電部と前記リセット出力部を制御する制御部と、
を有する周波数監視回路であって、
前記比較部は、前記基準電圧として、上限電圧と下限電圧のほかに、前記上限電圧よりも低く前記下限電圧よりも高い中間電圧を備えており、
前記制御部は、
前記充電電圧と前記上限電圧及び前記下限電圧との比較結果のほかに、前記クロック信号のパルスエッジ到来時における前記充電電圧と前記中間電圧との比較結果に基づいて、前記リセット信号の論理レベルを決定するものであり、
前記充電電圧が前記下限電圧まで低下したときに、前記キャパシタを放電状態から充電状態に切り替え、前記クロック信号のパルスエッジが到来したときに、或いは、前記充電電圧が前記上限電圧まで上昇したときに、前記キャパシタを充電状態から放電状態に切り替えるように、前記充放電部を制御し、
前記充電電圧が前記上限電圧まで上昇したときに、或いは、前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇していなかったときに、前記リセット信号を異常時の論理レベルとし、前記充電電圧が前記下限電圧まで低下したときに、前記リセット信号を正常時の論理レベルとするように、前記リセット出力部を制御する、
ことを特徴とする周波数監視回路。
【請求項２】
前記制御部は、前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇していなかったときに、前記充電電圧が前記中間電圧に達するまで前記キャパシタを充電状態に維持してから放電状態に切り替えるように、前記充放電部を制御することを特徴とする請求項１に記載の周波数監視回路。
【請求項３】
前記制御部は、前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇していなかったときに、前記充電電圧が前記中間電圧に達するまで前記キャパシタを充電状態に維持する間、充電電流を通常時よりも大きく設定するように、前記充放電部を制御することを特徴とする請求項２に記載の周波数監視回路。
【請求項４】
前記制御部は、前記充電電圧が前記上限電圧まで上昇したときに、或いは、前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇していなかったときに、前記キャパシタを充電状態から放電状態に切り替えた後、前記充電電圧が前記中間電圧から前記下限電圧に低下するまでの間、放電電流を通常時よりも小さく設定するように、前記充放電部を制御することを特徴とする請求項２または請求項３に記載の周波数監視回路。
【請求項５】
前記制御部は、前記充電電圧が前記上限電圧まで上昇したときに、前記キャパシタを充電状態から放電状態に切り替えた後、前記充電電圧が前記上限電圧から前記中間電圧に低下するまでの間、放電電流を通常時よりも大きく設定するように、前記充放電部を制御することを特徴とする請求項２〜請求項４のいずれか一項に記載の周波数監視回路。
【請求項６】
キャパシタの充放電を行う充放電部と、
前記キャパシタの充電電圧を所定の基準電圧と比較して比較信号を生成する比較部と、
クロック信号の周波数監視結果に応じたリセット信号を出力するリセット出力部と、
前記クロック信号と前記比較信号の入力を受け付けて前記充放電部と前記リセット出力部を制御する制御部と、
を有する周波数監視回路であって、
前記比較部は、前記基準電圧として、少なくとも上限電圧と下限電圧を備えており、
前記制御部は、前記充電電圧が前記下限電圧まで低下したときに、前記キャパシタを放電状態から充電状態に切り替え、前記クロック信号のパルスエッジが到来したときに、或いは、前記充電電圧が前記上限電圧まで上昇したときに、前記キャパシタを充電状態から放電状態に切り替えるように、かつ、前記クロック信号のパルスエッジが到来して前記キャパシタを放電する際には、前記充電電圧が前記上限電圧まで上昇して前記キャパシタを放電する際よりも、放電電流を大きく設定するように、前記充放電部を制御する、
ことを特徴とする周波数監視回路。
【請求項７】
前記制御部は、前記充電電圧が前記上限電圧まで上昇したときに、前記リセット信号を異常時の論理レベルとし、前記充電電圧が前記下限電圧まで低下したときに、前記リセット信号を正常時の論理レベルとするように、前記リセット出力部を制御することを特徴とする請求項６に記載の周波数監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の周波数異常（パルス幅異常）を監視する周波数監視回路に関するものである。
【背景技術】
【０００２】
従来より、キャパシタの充放電動作を利用してクロック信号ＣＬＫの周波数異常を監視する周波数監視回路が提案されている。
【０００３】
図８は、周波数監視動作の一従来例を示すタイムチャートであり、上から順に、クロック信号ＣＬＫ、キャパシタの充電電圧ＶＣ、及び、リセット信号ＲＥＳＥＴが描写されている。本従来例の周波数監視回路において、充電電圧ＶＣが下限電圧Ｖｂまで低下したときには、キャパシタが放電状態から充電状態に切り替えられる。一方、クロック信号ＣＬＫのパルスエッジ（図８では立ち上がりエッジ）が到来したとき、或いは、充電電圧ＶＣが上限電圧Ｖａ（ただしＶａ＞Ｖｂ）まで上昇したときには、キャパシタが充電状態から放電状態に切り替えられる。また、充電電圧ＶＣが上限電圧Ｖａまで上昇すると、リセット信号ＲＥＳＥＴがハイレベル（正常時の論理レベル）からローレベル（異常時の論理レベル）に立ち下げられ、逆に、充電電圧ＶＣが下限電圧Ｖｂまで低下すると、リセット信号ＲＥＳＥＴがローレベルからハイレベルに立ち上げられる。
【０００４】
図８の＜ＭＯＤＥ１＞で示したように、クロック信号ＣＬＫの周波数が適正である場合には、充電電圧ＶＣが上限電圧Ｖａに達する前にクロック信号ＣＬＫのパルスエッジが到来し、キャパシタが充電状態から放電状態に切り替えられるので、リセット信号ＲＥＳＥＴは常にハイレベルに維持される。
【０００５】
一方、図８の＜ＭＯＤＥ２＞で示したように、クロック信号ＣＬＫの周波数が低い場合（クロック信号ＣＬＫのパルスエッジが全く到来しない場合を含む）には、キャパシタが充電状態に維持されて充電電圧ＶＣが上限電圧Ｖａまで上昇し、リセット信号ＲＥＳＥＴがハイレベルからローレベルに立ち下げられる。なお、リセット信号ＲＥＳＥＴは、キャパシタが放電状態に切り替えられた後、充電電圧ＶＣが下限電圧Ｖｂに低下するまでローレベルに維持される。
【０００６】
すなわち、上記従来例の周波数監視回路では、充電電圧ＶＣが下限電圧Ｖｂから上限電圧Ｖａに至るまでの充電期間をクロック信号ＣＬＫの監視期間（パルスエッジ待機期間）とし、また、充電電圧ＶＣが上限電圧Ｖａから下限電圧Ｖｂに至るまでの放電期間をリセット信号ＲＥＳＥＴのエラー出力期間（ローレベル維持期間）としている。
【０００７】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−１１０８６７号公報
【特許文献２】特開２００７−１７４４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来例の周波数監視回路では、図８の＜ＭＯＤＥ３＞で示したように、クロック信号ＣＬＫの周波数が高くても、クロック信号ＣＬＫの周波数が適正であると判断され、リセット信号ＲＥＳＥＴがハイレベルに維持される、という問題があった。すなわち、上記従来例の周波数監視回路では、クロック信号ＣＬＫの周波数が低い場合のみを異常と判断し、周波数が高い場合については不問とされていた。
【００１０】
また、先の説明では、充電電圧ＶＣが下限電圧Ｖｂから上限電圧Ｖａに至るまでの充電期間（キャパシタの容量値、充電電流の電流値、上限電圧Ｖａ及び下限電圧Ｖｂの各電圧値に応じて一義的に決定される固定値）をクロック信号ＣＬＫの監視期間とすると述べたが、厳密に言えば、図９で示したように、充電期間ｔ２０と直前の放電期間ｔ２１（またはｔ２２）との合算期間がクロック信号ＣＬＫの監視期間となる。例えば、パルスエッジＰ２１到来後の監視期間は（ｔ２０＋ｔ２１）となり、パルスエッジＰ２２到来後の監視期間は（ｔ２０＋ｔ２２）となる。ここで、充電期間ｔ２０に加算される放電期間ｔ２１（またはｔ２２）は、パルスエッジＰ２１（またはＰ２２）到来時の充電電圧ＶＣに応じて決定される変動値である。そのため、上記従来例の周波数監視回路では、放電期間ｔ２１（またはｔ２２）のばらつきに起因して、クロック信号ＣＬＫの監視期間にもばらつきが生じる、という問題があった。なお、放電電流の電流値を大きく設定することにより、放電期間ｔ２１（またはｔ２２）を短縮し、監視期間のばらつきを低減することは可能である。しかしながら、放電電流の電流値を一律的に大きく設定すると、リセット信号ＲＥＳＥＴのエラー出力期間ｔ２３まで短くなってしまうため、リセット信号ＲＥＳＥＴの入力を受け付けるマイコン等での信号処理に負担が掛かる、という別の問題があった。
【００１１】
本発明は、本願の発明者により見出された上記の問題点に鑑み、より適切に安定した周波数監視を行うことが可能な周波数監視回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る周波数監視回路は、キャパシタの充放電を行う充放電部と、前記キャパシタの充電電圧を所定の基準電圧と比較して比較信号を生成する比較部と、クロック信号の周波数監視結果に応じたリセット信号を出力するリセット出力部と、前記クロック信号と前記比較信号の入力を受け付けて前記充放電部と前記リセット出力部を制御する制御部と、を有する周波数監視回路であって、前記比較部は、前記基準電圧として、上限電圧と下限電圧のほかに、前記上限電圧よりも低く前記下限電圧よりも高い中間電圧を備えており、前記制御部は、前記充電電圧と前記上限電圧及び前記下限電圧との比較結果のほかに、前記クロック信号のパルスエッジ到来時における前記充電電圧と前記中間電圧との比較結果に基づいて、前記リセット信号の論理レベルを決定する構成（第１の構成）とされている。
【００１３】
なお、上記第１の構成から成る周波数監視回路において、前記制御部は、前記充電電圧が前記下限電圧まで低下（または前記上限電圧まで上昇）したときに、前記キャパシタを放電状態から充電状態（または充電状態から放電状態）に切り替え、前記クロック信号のパルスエッジが到来したときに、或いは、前記充電電圧が前記上限電圧まで上昇（または前記下限電圧まで低下）したときに、前記キャパシタを充電状態から放電状態（または放電状態から充電状態）に切り替えるように、前記充放電部を制御する構成（第２の構成）にするとよい。
【００１４】
また、上記第２の構成から成る周波数監視回路において、前記制御部は、前記充電電圧が前記上限電圧まで上昇（または前記下限電圧まで低下）したときに、或いは、前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇（または低下）していなかったときに、前記リセット信号を異常時の論理レベルとし、前記充電電圧が前記下限電圧まで低下（または前記上限電圧まで上昇）したときに、前記リセット信号を正常時の論理レベルとするように、前記リセット出力部を制御する構成（第３の構成）にするとよい。
【００１５】
また、上記第３の構成から成る周波数監視回路において、前記制御部は、前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇（または低下）していなかったときに、前記充電電圧が前記中間電圧に達するまで前記キャパシタを充電状態（または放電状態）に維持してから放電状態（または充電状態）に切り替えるように、前記充放電部を制御する構成（第４の構成）にするとよい。
【００１６】
また、上記第４の構成から成る周波数監視回路において、前記制御部は、前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇（または低下）していなかったときに、前記充電電圧が前記中間電圧に達するまで前記キャパシタを充電状態（または放電状態）に維持する間、充電電流（または放電電流）を通常時よりも大きく設定するように、前記充放電部を制御する構成（第５の構成）にするとよい。
【００１７】
また、上記第４または第５の構成から成る周波数監視回路において、前記制御部は、前記充電電圧が前記上限電圧まで上昇（または前記下限電圧まで低下）したときに、或いは前記クロック信号のパルスエッジ到来時点で前記充電電圧が前記中間電圧まで上昇（または低下）していなかったときに、前記キャパシタを充電状態から放電状態（または放電状態から充電状態）に切り替えた後、前記充電電圧が前記中間電圧から前記下限電圧に低下（または前記上限電圧まで上昇）するまでの間、放電電流（または充電電流）を通常時よりも小さく設定するように、前記充放電部を制御する構成（第６の構成）にするとよい。
【００１８】
また、上記第４〜第６いずれかの構成から成る周波数監視回路において、前記制御部は前記充電電圧が前記上限電圧まで上昇（または、前記下限電圧まで低下）したときに、前記キャパシタを充電状態から放電状態（または放電状態から充電状態）に切り替えた後、前記充電電圧が前記上限電圧から前記中間電圧に低下（または前記下限電圧から前記中間電圧に上昇）するまでの間、放電電流（または充電電流）を通常時よりも大きく設定するように、前記充放電部を制御する構成（第７の構成）にするとよい。
【００１９】
また、本発明に係る周波数監視回路は、キャパシタの充放電を行う充放電部と、前記キャパシタの充電電圧を所定の基準電圧と比較して比較信号を生成する比較部と、クロック信号の周波数監視結果に応じたリセット信号を出力するリセット出力部と、前記クロック信号と前記比較信号の入力を受け付けて前記充放電部と前記リセット出力部を制御する制御部と、を有する周波数監視回路であって、前記比較部は、前記基準電圧として、少なくとも上限電圧と下限電圧を備えており、前記制御部は、前記充電電圧が前記下限電圧まで低下（または前記上限電圧まで上昇）したときに、前記キャパシタを放電状態から充電状態（または充電状態から放電状態）に切り替え、前記クロック信号のパルスエッジが到来したときに、或いは、前記充電電圧が前記上限電圧まで上昇（または前記下限電圧まで低下）したときに、前記キャパシタを充電状態から放電状態（または、放電状態から充電状態）に切り替えるように、かつ、前記クロック信号のパルスエッジが到来して前記キャパシタを放電（または充電）する際には、前記充電電圧が前記上限電圧まで上昇（または前記下限電圧まで低下）して前記キャパシタを放電（または充電）する際よりも、放電電流（または充電電流）を大きく設定するように前記充放電部を制御する構成（第８の構成）とされている。
【００２０】
また、上記第８の構成から成る周波数監視回路において、前記制御部は、前記充電電圧が前記上限電圧まで上昇（または前記下限電圧まで低下）したときに、前記リセット信号を異常時の論理レベルとし、前記充電電圧が前記下限電圧まで低下（または前記上限電圧まで上昇）したときに、前記リセット信号を正常時の論理レベルとするように、前記リセット出力部を制御する構成（第９の構成）にするとよい。
【発明の効果】
【００２１】
本発明によれば、より適切に安定した周波数監視を行うことが可能な周波数監視回路を提供することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係るシステム電源ＩＣの一構成例を示すブロック図
【図２】ウォッチドッグタイマ回路１６の第１構成例を示すブロック図
【図３】第１構成例の周波数監視動作を説明するためのタイムチャート
【図４】ウォッチドッグタイマ回路１６の第２構成例を示すブロック図
【図５】第２構成例の周波数監視動作を説明するためのタイムチャート
【図６】ウォッチドッグタイマ回路１６の第３構成例を示すブロック図
【図７】第３構成例の周波数監視動作を説明するためのタイムチャート
【図８】周波数監視動作の一従来例を示すタイムチャート
【図９】監視期間のばらつきメカニズムを説明するためのタイムチャート
【発明を実施するための形態】
【００２３】
＜システム電源ＩＣ＞
図１は、本発明に係るシステム電源ＩＣの一構成例を示すブロック図である。本構成例のシステム電源ＩＣ１０は、レギュレータ１１〜１４（図中ではＲＥＧ１〜ＲＥＧ４と表記）と、減電圧リセット回路１５と、ウォッチドッグタイマ回路１６と、を集積化した車載用の多出力電源装置である。また、システム電源ＩＣ１０は、外部との電気的な接続を確立するために、外部端子Ｔ０〜Ｔ７を有する。
【００２４】
レギュレータ１１は、バッテリ２０から外部端子Ｔ０を介して入力される入力電圧Ｖ０（例えば１２Ｖ）を降圧して出力電圧Ｖ１（例えば５Ｖ）を生成し、この出力電圧Ｖ１を外部端子Ｔ１から車両の各部（ＥＣＵ３０［Electronic Control Unit］のほか、不図示のＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］、ＣＡＮ［Controller Area Network］ドライバ（通信モジュール）など）に供給するスイッチングレギュレータである。
【００２５】
レギュレータ１２は、出力電圧Ｖ１をさらに降圧して出力電圧Ｖ２（例えば１．６Ｖ）を生成し、この出力電圧Ｖ２を外部端子Ｔ２から車両の各部（ＥＣＵ３０など）に供給するスイッチングレギュレータである。
【００２６】
レギュレータ１３は、出力電圧Ｖ１をさらに降圧して出力電圧Ｖ３（例えば３．３Ｖ）を生成し、この出力電圧Ｖ３を外部端子Ｔ３から車両の各部（ＥＣＵ３０など）に供給するシリーズレギュレータである。
【００２７】
レギュレータ１４は、出力電圧Ｖ１をさらに降圧して出力電圧Ｖ４（例えば４．２Ｖ）を生成し、この出力電圧Ｖ４を外部端子Ｔ４から車両の各部（不図示の車載カメラなど）に供給するシリーズレギュレータである。
【００２８】
減電圧リセット回路１５は、出力電圧Ｖ１が減電圧状態であるか否かを監視し、外部端子Ｔ５からＥＣＵ３０にリセット信号Ｓ１を出力する。
【００２９】
ウォッチドッグタイマ回路１６は、ＥＣＵ３０から外部端子Ｔ６を介して入力されるクロック信号ＣＬＫの周波数（またはパルス幅）が異常状態であるか否かを監視し、外部端子Ｔ７からＥＣＵ３０にリセット信号Ｓ２を出力する。
【００３０】
＜ウォッチドッグタイマ回路＞
図２は、ウォッチドッグタイマ回路１６の第１構成例を示すブロック図である。本構成例のウォッチドッグタイマ回路１６は、充放電部１６１と、比較部１６２と、リセット出力部１６３と、制御部１６４と、を有する。
【００３１】
充放電部１６１は、外部端子Ｔ８に外付けされたキャパシタＣの充放電を行う。充放電部１６１は、スイッチＳＷ１Ｈ及びＳＷ１Ｌと、定電流源ＣＣ１Ｈ及びＣＣ１Ｌと、を含む。スイッチＳＷ１Ｈの第１端は、定電流源ＣＣ１Ｈを介して電源端に接続されている。スイッチＳＷ１Ｈの第２端とスイッチＳＷ１Ｌの第１端は、いずれも外部端子Ｔ８に接続されている。スイッチＳＷ１Ｌの第２端は、定電流源ＣＣ１Ｌを介して接地端に接続されている。スイッチＳＷ１Ｈ及びスイッチＳＷ１Ｌは、それぞれ、制御部１６４からの指示に基づいて、相補的（排他的）にオン／オフ制御される。スイッチＳＷ１Ｈがオンされ、スイッチＳＷ１Ｌがオフされているとき、キャパシタＣは、定電流源ＣＣ１Ｈで生成される充電電流ＩＨ１によって充電される。逆に、スイッチＳＷ１Ｈがオフされ、スイッチＳＷ１Ｌがオンされているとき、キャパシタＣは、定電流源ＣＣ１Ｌで生成される放電電流ＩＬ１によって放電される。このように、キャパシタＣを外付けとしたことにより、キャパシタＣの容量値を適宜変更することができるので、後述するクロック信号ＣＬＫの監視期間を任意に調整することが可能となる。
【００３２】
比較部１６２は、キャパシタＣの充電電圧ＶＣ（外部端子Ｔ８の端子電圧）と所定の基準電圧（第１構成例では、上限電圧Ｖａ、下限電圧Ｖｂ、中間電圧Ｖｃの３つ、ただし、Ｖｂ＜Ｖｃ＜Ｖａ）とを各々比較して比較信号Ｓａ、Ｓｂ、及び、Ｓｃを生成する。比較部１６２は、充電電圧ＶＣと上限電圧Ｖａとを比較して比較信号Ｓａを生成するコンパレータＣＭＰａと、充電電圧ＶＣと下限電圧Ｖｂとを比較して比較信号Ｓｂを生成するコンパレータＣＭＰｂと、充電電圧ＶＣと中間電圧Ｖｃとを比較して比較信号Ｓｃを生成するコンパレータＣＭＰｃと、を含む。コンパレータＣＭＰａの非反転入力端（＋）、コンパレータＣＭＰｂの反転入力端（−）、及び、コンパレータＣＭＰｃの非反転入力端（＋）は、いずれも充電電圧ＶＣの印加端（外部端子Ｔ８）に接続されている。コンパレータＣＭＰａの反転入力端（−）は、上限電圧Ｖａの印加端に接続されている。コンパレータＣＭＰｂの非反転入力端（＋）は、下限電圧Ｖｂの印加端に接続されている。コンパレータＣＭＰｃの反転入力端（−）は、中間電圧Ｖｃの印加端に接続されている。コンパレータＣＭＰａ、ＣＭＰｂ、及び、ＣＭＰｃの出力端は、それぞれ、比較信号Ｓａ、Ｓｂ、及びＳｃの出力端として制御部１６４に接続されている。このように、比較部１６２は、基準電圧として、上限電圧Ｖａと下限電圧Ｖｂのほかに、上限電圧Ｖａよりも低く下限電圧Ｖｂよりも高い中間電圧Ｖｃを備えている。
【００３３】
リセット出力部１６３は、制御部１６４からの指示に基づいて、クロック信号ＣＬＫの周波数監視結果に応じたリセット信号Ｓ２を出力するＮチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタである。リセット出力部１６３のドレインは、外部端子Ｔ７（リセット信号Ｓ２の出力端子）に接続されており、ソースは接地端に接続されており、ゲートは制御部１６４に接続されている。すなわち、リセット出力部１６３の出力段は、Ｎチャネル型オープンドレイン出力形式とされており、システム電源ＩＣ１０の外部において、外部端子Ｔ７は、抵抗Ｒを介して電源端にプルアップされている。従って、リセット出力部１６３のトランジスタがオンされていれば、外部端子Ｔ７が接地端にショートされてリセット信号Ｓ２がローレベルとなり、逆に、リセット出力部１６３のトランジスタがオフされていれば、外部端子Ｔ７が電源端にプルアップされてリセット信号Ｓ２がハイレベルとなる。
【００３４】
制御部１６４は、クロック信号ＣＬＫと比較信号Ｓａ、Ｓｂ、Ｓｃの入力を受け付けて充放電部１６１とリセット出力部１６３を制御する。以下では、制御部１６４を主体としたクロック信号ＣＬＫの周波数監視動作について、具体的な説明を行う。
【００３５】
図３は、第１構成例での周波数監視動作を説明するためのタイムチャートであり、上から順に、クロック信号ＣＬＫ、充電電圧ＶＣ、比較信号Ｓａ〜Ｓｃ、及び、リセット信号Ｓ２が描写されている。第１構成例のウォッチドッグタイマ回路１６において、充電電圧ＶＣが下限電圧Ｖｂまで低下したときには、キャパシタＣが放電状態から充電状態に切り替えられる。つまり、制御部１６４は、比較信号Ｓｂのパルスエッジをトリガとして、キャパシタＣを放電状態から充電状態に切り替えるように、充放電部１６１を制御する。一方、クロック信号ＣＬＫのパルスエッジが到来したとき、或いは、充電電圧ＶＣが上限電圧Ｖａまで上昇したときには、キャパシタＣが充電状態から放電状態に切り替えられる。つまり、制御部１６４は、クロック信号ＣＬＫと比較信号Ｓａのパルスエッジを各々トリガとして、キャパシタＣを充電状態から放電状態に切り替えるように、充放電部１６１を制御する。また、充電電圧ＶＣが上限電圧Ｖａまで上昇すると、リセット信号Ｓ２がハイレベル（正常時の論理レベル）からローレベル（異常時の論理レベル）に立ち下げられ、逆に、充電電圧ＶＣが下限電圧Ｖｂまで低下すると、リセット信号Ｓ２がローレベルからハイレベルに立ち上げられる。つまり、制御部１６４は、比較信号Ｓａのパルスエッジから比較信号Ｓｂのパルスエッジまで、リセット信号Ｓ２をローレベルに維持するように、リセット出力部１６３を制御する。
【００３６】
図３の＜ＭＯＤＥ１＞で示したように、クロック信号ＣＬＫの周波数が適正である場合には、充電電圧ＶＣが上限電圧Ｖａに達する前にクロック信号ＣＬＫのパルスエッジが到来し、キャパシタＣが充電状態から放電状態に切り替えられるので、リセット信号Ｓ２は常にハイレベルに維持される。
【００３７】
一方、図３の＜ＭＯＤＥ２＞で示したように、クロック信号ＣＬＫの周波数が低い場合（クロック信号ＣＬＫのパルスエッジが全く到来しない場合を含む）には、キャパシタＣが充電状態に維持されて充電電圧ＶＣが上限電圧Ｖａまで上昇し、リセット信号Ｓ２がハイレベルからローレベルに立ち下げられる。なお、リセット信号Ｓ２は、キャパシタＣが放電状態に切り替えられた後、充電電圧ＶＣが下限電圧Ｖｂに低下するまでローレベルに維持される。
【００３８】
すなわち、第１構成例のウォッチドッグタイマ回路１６では、充電電圧ＶＣが下限電圧Ｖｂから上限電圧Ｖａに至るまでの充電期間をクロック信号ＣＬＫの監視期間（パルスエッジ待機期間）とし、また、充電電圧ＶＣが上限電圧Ｖａから下限電圧Ｖｂに至るまでの放電期間をリセット信号Ｓ２のエラー出力期間（ローレベル維持期間）としている。ここまでの周波数監視動作については、先述の従来例と同様である。
【００３９】
さらに、制御部１６４は、上記した充電電圧ＶＣと上限電圧Ｖａ及び下限電圧Ｖｂとの比較結果のほかに、クロック信号ＣＬＫのパルスエッジ到来時における充電電圧ＶＣと中間電圧Ｖｃとの比較結果に基づいて、リセット信号Ｓ２の論理レベルを決定する。具体的に述べると、制御部１６４は、充電電圧ＶＣが上限電圧Ｖａまで上昇したときだけではなく、クロック信号ＣＬＫのパルスエッジ到来時点で充電電圧ＶＣが中間電圧Ｖｃまで上昇していなかったとき（言い換えれば、クロック信号ＣＬＫのパルスエッジ到来時点で比較信号Ｓｃがローレベルであったとき）にも、リセット信号Ｓ２をハイレベルからローレベルに立ち下げるように、リセット出力部１６３を制御する。
【００４０】
このような構成とすることにより、図３の＜ＭＯＤＥ３＞で示したように、クロック信号ＣＬＫの周波数が高い場合には、リセット信号Ｓ２がハイレベルからローレベルに立ち下げられる。従って、第１構成例のウォッチドッグタイマ回路１６であれば、クロック信号ＣＬＫの周波数が低い場合のみならず、周波数が高い場合についても異常と判断することができるので、より適切にクロック信号ＣＬＫの周波数監視を行うことが可能となる。
【００４１】
図４は、ウォッチドッグタイマ回路１６の第２構成例を示すブロック図である。第２構成例は、先出の第１構成例と基本的に同様の構成から成り、状況に応じて充電電流や放電電流を可変制御する点に特徴を有している。そこで、第１構成例と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分について、重点的な説明を行う。
【００４２】
第２構成例のウォッチドッグタイマ回路１６において、充放電部１６１は、先出のスイッチＳＷ１Ｈ及びＳＷ１Ｌと、定電流源ＣＣ１Ｈ及びＣＣ１Ｌと、を含むほか、さらに、スイッチＳＷ２Ｈ及びＳＷ２Ｌと、定電流源ＣＣ２Ｈ及びＣＣ２Ｌと、を含む。スイッチＳＷ２Ｈの第１端は、定電流源ＣＣ２Ｈを介して電源端に接続されている。スイッチＳＷ２Ｈの第２端とスイッチＳＷ２Ｌの第１端は、いずれも外部端子Ｔ８に接続されている。スイッチＳＷ２Ｌの第２端は、定電流源ＣＣ１Ｌを介して接地端に接続されている。スイッチＳＷ２Ｈ及びスイッチＳＷ２Ｌは、それぞれ、制御部１６４からの指示に基づいて、相補的（排他的）にオン／オフ制御される。スイッチＳＷ１ＨとスイッチＳＷ２Ｈは、状況に応じて一方のみがオンされる場合と、両方が同時にオンされる場合がある。同様に、スイッチＳＷ１ＬとスイッチＳＷ２Ｌは、状況に応じて一方のみがオンされる場合と、両方が同時にオンされる場合がある。
【００４３】
具体的に述べると、スイッチＳＷ１Ｈのみがオンされ、その余のスイッチＳＷ１Ｌ、ＳＷ２Ｈ、ＳＷ２Ｌがいずれもオフされているとき、キャパシタＣは、定電流源ＣＣ１Ｈで生成される充電電流ＩＨ１によって充電される。この状態はキャパシタＣの通常充電状態に相当する。また、スイッチＳＷ１ＨとスイッチＳＷ２Ｈが同時にオンされ、スイッチＳＷ１ＬとスイッチＳＷ２Ｌが同時にオフされているとき、キャパシタＣは、定電流源ＣＣ１Ｈで生成される充電電流ＩＨ１と、定電流源ＣＣ２Ｈで生成される充電電流ＩＨ２との合算電流（ＩＨ１＋ＩＨ２）によって充電される。この状態はキャパシタＣの急速充電状態に相当する。
【００４４】
一方、スイッチＳＷ１Ｌのみがオンされ、その余のスイッチＳＷ１Ｈ、ＳＷ２Ｈ、ＳＷ２Ｌがいずれもオフされているとき、キャパシタＣは、定電流源ＣＣ１Ｌで生成される放電電流ＩＬ１によって放電される。この状態はキャパシタＣの通常放電状態に相当する。また、スイッチＳＷ２Ｌのみがオンされ、その余のスイッチＳＷ１Ｈ、ＳＷ１Ｌ、ＳＷ２Ｈがいずれもオフされているとき、キャパシタＣは、定電流源ＣＣ２Ｌで生成される放電電流ＩＬ２（ただしＩＬ１＞ＩＬ２）によって放電される。この状態はキャパシタＣの低速放電状態に相当する。また、スイッチＳＷ１ＬとスイッチＳＷ２Ｌが同時にオンされ、スイッチＳＷ１ＨとスイッチＳＷ２Ｈが同時にオフされているとき、キャパシタＣは、放電電流ＩＬ１と放電電流ＩＬ２との合算電流（ＩＬ１＋ＩＬ２）によって放電される。この状態はキャパシタＣの急速放電状態に相当する。
【００４５】
図５は、第２構成例での周波数監視動作を説明するためのタイムチャートであり、上から順に、クロック信号ＣＬＫ、充電電圧ＶＣ、比較信号Ｓａ〜Ｓｃ、及び、リセット信号Ｓ２が描写されている。
【００４６】
第２構成例のウォッチドッグタイマ回路１６において、制御部１６４は、クロック信号ＣＬＫのパルスエッジ到来時点で充電電圧ＶＣが中間電圧Ｖｃまで上昇していなかったときに、充電電圧ＶＣが中間電圧Ｖｃに達するまでキャパシタＣを充電状態に維持してから放電状態に切り替えるように、充放電部１６１を制御する。このような構成とすることにより、クロック信号ＣＬＫの周波数が高い場合において、リセット信号Ｓ２のエラー出力期間が極端に短くなる状況（図３を参照）を回避することが可能となる。
【００４７】
また、第２構成例のウォッチドッグタイマ回路１６において、制御部１６４は、クロック信号ＣＬＫのパルスエッジ到来時点で充電電圧ＶＣが中間電圧Ｖｃまで上昇していなかったときに、充電電圧ＶＣが中間電圧Ｖｃに達するまでキャパシタＣを先述の急速充電状態に維持するように、充放電部１６１を制御する。このような構成とすることにより、充電電圧ＶＣが中間電圧Ｖｃに達するまでの充電期間を短縮することができるので、当該充電期間のばらつきに依存したエラー出力期間のばらつきを低減することが可能となる。
【００４８】
また、第２構成例のウォッチドッグタイマ回路１６において、制御部１６４は、充電電圧ＶＣが上限電圧Ｖａまで上昇したときに、或いは、クロック信号ＣＬＫのパルスエッジ到来時点で充電電圧ＶＣが中間電圧Ｖｃまで上昇していなかったときに、キャパシタＣを充電状態から放電状態に切り替えた後、充電電圧ＶＣが中間電圧Ｖｃから下限電圧Ｖｂに低下するまでの間、キャパシタＣを先述の低速放電状態とするように、充放電部１６１を制御する。このような構成とすることにより、充電電圧ＶＣが中間電圧Ｖｃから下限電圧Ｖｂに低下するまでの放電期間を延長することができるので、エラー出力期間全体に占める当該放電期間の割合を大きくし、クロック信号ＣＬＫの周波数が低いときのエラー出力期間と、周波数が高いときのエラー出力期間との差を縮めることが可能となる。
【００４９】
また、第２構成例のウォッチドッグタイマ回路１６において、制御部１６４は、充電電圧ＶＣが上限電圧Ｖａまで上昇したときに、キャパシタＣを充電状態から放電状態に切り替えた後、充電電圧ＶＣが上限電圧Ｖａから中間電圧Ｖｃに低下するまでの間、キャパシタＣを先述の高速放電状態とするように、充放電部１６１を制御する。このような構成とすることにより、充電電圧ＶＣが上限電圧Ｖａから中間電圧Ｖｃに低下するまでの放電期間を短縮することができるので、エラー出力期間全体に占める当該放電期間の割合を小さくし、クロック信号ＣＬＫの周波数が低いときのエラー出力期間と、周波数が高いときのエラー出力期間との差を縮めることが可能となる。
【００５０】
図６は、ウォッチドッグタイマ回路１６の第３構成例を示すブロック図である。第３構成例は、先出の第２構成例から一部の構成要素（コンパレータＣＭＰｃ、スイッチＳＷ２Ｈ、定電流源ＣＣ２Ｈ）を除外したものであり、状況に応じて放電電流のみを可変制御する点に特徴を有している。また、第２構成例では、キャパシタＣの低速放電状態を実現するためにＩＬ１＞ＩＬ２という条件が付されていたが、第３構成例では、低速放電状態を実現する必要はないため、ＩＬ１＜ＩＬ２であってもよいし、ＩＬ１＝ＩＬ２であってもよい。また、通常放電時の放電電流ＩＬ１とは別に、急速放電時に放電電流ＩＬ２を追加するという観点のみから言えば、定電流源ＣＣ２Ｌも必須の構成要素ではなく、スイッチＳＷ２Ｌを介して外部端子Ｔ８を接地端に直接ショートさせる構成としても構わない。
【００５１】
図７は、第３構成例での周波数監視動作を説明するためのタイムチャートであり、上から順に、クロック信号ＣＬＫ、充電電圧ＶＣ、比較信号Ｓａ及びＳｂ、及び、リセット信号Ｓ２が描写されている。
【００５２】
第３構成例のウォッチドッグタイマ回路１６において、制御部１６４は、クロック信号ＣＬＫのパルスエッジが到来してキャパシタＣを放電する際には、充電電圧ＶＣが上限電圧Ｖａまで上昇してキャパシタＣを放電する際よりも放電電流を大きく設定するように、充放電部１６３を制御する。すなわち、制御部１６４は、クロック信号ＣＬＫのパルスエッジが到来してキャパシタＣを放電する際には、キャパシタＣを先述の急速放電状態とする一方、充電電圧ＶＣが上限電圧Ｖａまで上昇してキャパシタＣを放電する際には、キャパシタＣを先述の通常放電状態とするように、充放電部１６３を制御する。
【００５３】
先にも説明したように、クロック信号ＣＬＫの監視期間は、充電電圧ＶＣが下限電圧Ｖｂから上限電圧Ｖａに至るまでの充電期間ｔ１０と、その直前の放電期間ｔ１１（またはｔ１２）との合算期間となる。例えば、パルスエッジＰ１１到来後の監視期間は（ｔ１０＋ｔ１１）となり、パルスエッジＰ１２到来後の監視期間は（ｔ１０＋ｔ１２）となる。ここで、充電期間ｔ１０に加算される放電期間ｔ１１（またはｔ１２）は、パルスエッジＰ１１（またはＰ１２）到来時の充電電圧ＶＣに応じて決定される変動値である。そのため、放電期間ｔ１１（またはｔ１２）のばらつきに起因して、クロック信号ＣＬＫの監視期間にもばらつきが生じ得る。
【００５４】
しかしながら、第３構成例のウォッチドッグタイマ回路１６であれば、クロック信号ＣＬＫのパルスエッジが到来してキャパシタＣを放電する際に、キャパシタＣを先述の急速放電状態とすることにより、放電期間ｔ１１（またはｔ１２）を短縮することができるので、監視期間のばらつきを低減することが可能となる。
【００５５】
また、第３構成例のウォッチドッグタイマ回路１６であれば、放電電流の電流値を一律的に大きく設定するのではなく、充電電圧ＶＣが上限電圧Ｖａまで上昇してキャパシタＣを放電する際には、キャパシタＣを通常放電状態とすることにより、リセット信号Ｓ２のエラー出力期間ｔ１３を十分に確保することができるので、リセット信号Ｓ２の入力を受け付けるＥＣＵ３０での信号処理に不要な負担を掛けずに済む。
【００５６】
＜その他の変形例＞
なお、上記の実施形態では、車両に搭載されるシステム電源ＩＣ１０に組み込まれたウォッチドッグタイマ回路１６に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の装置に組み込まれた周波数監視回路にも、本発明を広く適用することが可能である。
【００５７】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００５８】
例えば、上記実施形態では、充電電圧ＶＣが下限電圧Ｖｂから上限電圧Ｖａに至るまでの充電期間をクロック信号ＣＬＫの監視期間（パルスエッジ待機期間）とし、また、充電電圧ＶＣが上限電圧Ｖａから下限電圧Ｖｂに至るまでの放電期間をリセット信号Ｓ２のエラー出力期間（ローレベル維持期間）とした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、キャパシタＣの充放電動作を上記と逆転させることにより、充電電圧ＶＣが上限電圧Ｖａから下限電圧Ｖｂに至るまでの放電期間をクロック信号ＣＬＫの監視期間（パルスエッジ待機期間）とし、また、充電電圧ＶＣが下限電圧Ｖｂから上限電圧Ｖａに至るまでの充電期間をリセット信号Ｓ２のエラー出力期間（ローレベル維持期間）とした構成に変形し得ることは言うまでもなく、本発明の技術的範囲には、このような変形例も当然に含まれている。
【産業上の利用可能性】
【００５９】
本発明は、周波数監視回路の信頼性を高めるための技術として有用に利用することが可能である。
【符号の説明】
【００６０】
１０    システム電源ＩＣ（電源装置）
１１    第１レギュレータ
１２    第２レギュレータ
１３    第３レギュレータ
１４    第４レギュレータ
１５    減電圧リセット回路
１６    ウォッチドッグタイマ回路（周波数監視回路）
１６１    充放電部
１６２    比較部
１６３    リセット出力部（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１６４    制御部
ＳＷ１Ｈ、ＳＷ１Ｌ、ＳＷ２Ｈ、ＳＷ２Ｌ    スイッチ
ＣＣ１Ｈ、ＣＣ１Ｌ、ＣＣ２Ｈ、ＣＣ２Ｌ    定電流源
ＣＭＰａ、ＣＭＰｂ、ＣＭＰｃ    コンパレータ
２０    バッテリ
３０    ＥＣＵ
Ｒ    抵抗
Ｃ    抵抗
Ｔ０〜Ｔ８    外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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