(57)【特許請求の範囲】
【請求項１】
入力回路と、前記入力回路が出力する入力信号を用いてシーケンス処理を実行する保護ロジック回路と、前記保護ロジック回路が出力する出力信号を受け取るリレー駆動用の出力回路と、前記出力回路の出力端子とを備える保護リレーにおいて、
前記保護ロジック回路と前記出力回路との間に設けられ、前記出力端子の信号割付のために前記保護回路の出力信号に対してロジック処理を行う編集回路と、
前記出力端子に対する信号の割付の変更の有無を示す割付変更フラグと、前記割付の変更後の信号のアドレスを示す参照アドレスとが配置される整定メモリとを備え、
前記編集回路は、前記割付変更フラグが前記割付を変更することを示す場合には、前記参照アドレスの示す信号を読み出し、読み出したこの信号と前記割付変更フラグと前記出力信号とを用いて、前記割付を変更するように前記ロジック処理を行い、このロジック処理の結果を前記出力回路に出力する、
ことを特徴とする保護リレー。
【請求項２】
入力回路と、前記入力回路が出力する入力信号を用いてシーケンス処理を実行する保護ロジック回路と、前記保護ロジック回路が出力する出力信号を受け取るリレー駆動用の出力回路と、前記入力回路の入力端子とを備える保護リレーにおいて、
前記入力回路と前記保護ロジック回路との間に設けられ、前記入力端子の信号割付のために前記保護回路の入力信号に対してロジック処理を行う編集回路と、
前記入力端子に対する信号の割付の変更の有無を示す割付変更フラグと、前記割付の変更後の信号のアドレスを示す参照アドレスとが配置される整定メモリとを備え、
前記編集回路は、前記割付変更フラグが前記割付を変更することを示す場合には、前記参照アドレスの示す信号を読み出し、読み出したこの信号と前記割付変更フラグと前記入力信号とを用いて、前記割付を変更するように前記ロジック処理を行い、このロジック処理の結果を前記保護ロジック回路に出力する、
ことを特徴とする保護リレー。
【請求項３】
入力回路と、前記入力回路が出力する入力信号を用いてシーケンス処理を実行する保護ロジック回路と、前記保護ロジック回路が出力する出力信号を受け取って表示ランプを制御するランプ制御回路とを備える保護リレーにおいて、
前記保護ロジック回路と前記ランプ制御回路との間に設けられ、前記表示ランプの信号割付のために前記保護回路の出力信号に対してロジック処理を行う編集回路と、
前記表示ランプに対する信号の割付の変更の有無を示す割付変更フラグと、前記割付の変更後の信号のアドレスを示す参照アドレスとが配置される整定メモリと、を備え、
前記編集回路は、前記割付変更フラグが前記割付を変更することを示す場合には、前記参照アドレスの示す信号を読み出し、読み出したこの信号と前記割付変更フラグと前記出力信号とを用いて、前記割付を変更するように前記ロジック処理を行い、このロジック処理の結果を前記ランプ制御回路に出力する、
ことを特徴とする保護リレー。
【請求項４】
請求項１または３記載の保護リレーにおいて、
前記保護ロジック回路は、複数の前記出力信号を出力し、
前記編集回路は、前記出力信号の全てまたは一部に対し、それぞれ設ける保護リレー。
【請求項５】
請求項２記載の保護リレーにおいて、
前記入力回路は、複数の前記入力信号を出力し、
前記編集回路は、前記入力信号の全てまたは一部に対し、それぞれ設ける保護リレー。
【請求項６】
請求項１または３記載の保護リレーにおいて、
前記編集回路は、前記割付変更フラグが前記割付を変更しないことを示す場合には、前記割付変更フラグと前記出力信号とを用いて、前記割付を変更しないように前記ロジック処理を行う保護リレー。
【請求項７】
請求項２記載の保護リレーにおいて、
前記編集回路は、前記割付変更フラグが前記割付を変更しないことを示す場合には、前記割付変更フラグと前記入力信号とを用いて、前記割付を変更しないように前記ロジック処理を行う保護リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は保護リレーに関し、より詳細には、電力用保護リレーに関する。
【背景技術】
【０００２】
発電所や変電所に用いられる電力用保護リレーは、電力会社の仕様に基づいて、入力条件や出力条件が決定されている。多くの場合、メーカ出荷時に入力端子の割付や出力端子の信号割付が決定されており、メーカ出荷時に書き込まれたソフトウェアプログラムを書き換えないと、この割付を変更することはできない。これは、保護リレーの標準化や、信頼性の向上には貢献してきた。
【０００３】
しかしながら、電力プラント（サイト）に固有の軽微な仕様変更であっても、入力端子や出力端子の信号割付を変更する場合には、書き込まれたプログラムの変更が必要である。プログラムの変更は、多くの場合、メーカの技術者が行わなくてはならないため、コストアップの要因となっている。メーカ側にとっても、標準を外れたプログラムを実装した製品の試験やプログラムの管理を実施する必要があり、管理費や工数の増加につながっている。このような従来の保護リレーの例としては、特許文献１に記載のものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７７４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
今後予見されるディジタル保護リレーの更新や保護リレーのユニットコンポーネントの部分交換等のニーズを考慮すると、入力端子や出力端子の信号割付の変更で解決するようなサイトに固有の仕様に対しては、ソフトウェアプログラムを変更せずに柔軟に対応可能な保護リレーが望まれている。
【０００６】
本発明は、このような背景から発案され、標準化により実現されている信頼性を低下させることなく、ソフトウェアプログラムを変更せずに入出力端子の信号割付の変更が可能な保護リレーを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による保護リレーは、基本的には以下のような特徴を備える。
【０００８】
入力回路と、前記入力回路が出力する入力信号を用いてシーケンス処理を実行する保護ロジック回路と、前記保護ロジック回路が出力する出力信号を受け取るリレー駆動用の出力回路と、前記出力回路の出力端子とを備える保護リレーにおいて、前記保護ロジック回路と前記出力回路との間に設けられ、前記出力端子の信号割付のために前記保護回路の出力信号に対してロジック処理を行う編集回路と、前記出力端子に対する信号の割付の変更の有無を示す割付変更フラグと、前記割付の変更後の信号のアドレスを示す参照アドレスとが配置される整定メモリとを備える。前記編集回路は、前記割付変更フラグが前記割付を変更することを示す場合には、前記参照アドレスの示す信号を読み出し、読み出したこの信号と前記割付変更フラグと前記出力信号とを用いて、前記割付を変更するように前記ロジック処理を行い、このロジック処理の結果を前記出力回路に出力する。
【０００９】
または、前記入力回路と前記保護ロジック回路との間に、前記入力端子の信号割付のために前記保護回路の入力信号に対してロジック処理を行う編集回路を設ける。前記編集回路は、前記割付変更フラグが前記割付を変更することを示す場合には、前記参照アドレスの示す信号を読み出し、読み出したこの信号と前記割付変更フラグと前記入力信号とを用いて、前記割付を変更するように前記ロジック処理を行い、このロジック処理の結果を前記保護ロジック回路に出力する。
【発明の効果】
【００１０】
本発明による保護リレーは、標準化により実現されている信頼性を低下させることなく、入出力端子の信号割付の変更が容易にできるので、仕様の変更に対して柔軟に対応可能である。コスト増加の要因となっているソフトウェアプログラムの変更は、不要となる。
【図面の簡単な説明】
【００１１】
【図１】出力信号の割付を編集する場合の編集回路とその周辺の回路の例を示す図。
【図２】整定メモリ上に配置された割付変更フラグと参照アドレスの例を示す図。
【図３】ワークメモリ上に配置された、編集対象の信号データの例を示す図。
【図４】保護ロジック回路の処理例を示す図。
【図５】出力回路の例を示す図。
【図６】保護リレーの処理フローの例を示す図。
【図７】編集回路が行う信号の編集処理のフローの例を示す図。
【図８】従来の保護リレーにおける出力処理を示す図。
【図９】保護ロジックのシーケンス処理の処理フローの例を示す図。
【図１０】保護リレーのハードウェアブロック図の例を示す図。
【図１１】不連続のアドレスに割付変更フラグを割付ける場合の整定メモリ上の配置例を示す図。
【図１２】保護ロジック回路のロジックの例と、ワークメモリ上の信号割付の例を示す図。
【図１３】保護リレーの表示ランプの実装例を示す図。
【図１４】入力信号の割付を編集する場合の編集回路とその周辺回路の例を示す図
【発明を実施するための形態】
【００１２】
本発明による保護リレーは、入出力端子の信号割付が変更可能な保護リレーであり、保護ロジック回路への入力信号や、保護ロジック回路からの出力信号に対して、入出力端子の割付を変更することができる。本発明による保護リレーの構成は、標準的な保護リレーの回路構成において、出力回路と保護ロジック回路との間、または入力回路と保護ロジック回路との間に、ロジック処理を行う編集回路を備える。保護リレーの盤面に設けた表示ランプの制御回路と保護ロジック回路との間に、編集回路を備えてもよい。この場合は、保護ロジック回路から表示ランプの制御回路へ受け渡される信号の割付を変更することができる。
【００１３】
以下の説明では、編集回路が実施するロジック処理のことを「編集」と呼ぶ。また、入出力端子への信号割付のことを、単に「信号割付」などと呼び、入出力端子に対する割付であることを明示しないこともある。
【００１４】
編集回路は、保護機能・保護性能に直接関わる回路（例えばトリップ制御回路）や、サイト個別で変更する必要がない入出力回路に対しては設けない。
【００１５】
さらに、本発明による保護リレーは、不揮発性で書換え可能な整定メモリを備える。整定メモリには、入出力端子の信号割付の変更の有無を示すフラグ（割付変更フラグ）の格納エリアが設けられる。割付変更フラグにより、編集回路に入出力する各信号に対して、信号割付を変更するか否かが設定される。さらに、整定メモリには、メモリ上のアドレスを示す参照アドレスの格納エリアが設けられる。参照アドレスは、信号割付を変更する場合に、変更後の信号データが格納されているメモリ上のアドレスを示す。
【００１６】
編集回路は、割付変更フラグと参照アドレスの指すメモリの内容を読み出し、これらの値に基づいて保護ロジック回路の出力信号または入力信号を編集し、編集した結果をそれぞれ出力回路または保護ロジック回路に受け渡す。
【００１７】
また、ヒューマンインターフェイス部に、割付変更フラグおよび参照アドレスの設定機能を設ける。
【００１８】
従来、メーカ出荷時に書き込まれた演算処理プログラムにより、保護リレーの入出力回路に対する入出力端子の割付は一意に決定され、電力プラントなどのサイトにて変更することは不可能であった。本発明により、サイトにてメモリ上の任意の信号を再設定して編集でき、サイトに固有な仕様のうち、入出力端子の割付変更により対応可能な変更は、プログラムを変更することなく、可能である。
【００１９】
本発明により、標準プログラムのままでサイトに固有の仕様に対応でき、ユーザとメーカの両者でプログラム管理の労力を軽減可能である。
【００２０】
本発明による保護リレーでは、変更を許容する入出力端子の割付を限定可能である。したがって、保護リレーの信頼性を左右する重要な回路については、割付を変更しないようにすることができる。このため、保護リレーの信頼度を低下させることなく、サイトに固有の仕様に対応が可能である。
【００２１】
本発明では、保護リレーの一部の端子の割付を変更することが可能である。割付変更しない回路には、標準回路が適用される。このため、標準回路を使用するユーザに対して、設定作業を増加させることなく、信号割付の変更機能を備える保護リレーの製品が導入可能である。
【００２２】
以下では、まず、保護ロジック回路からの出力信号の割付を変更して編集する場合について、説明する。
【００２３】
図１は、本発明による保護リレーの一実施例を示す図であり、保護ロジック回路からの出力信号の割付を変更して編集する場合の編集回路とその周辺の回路を示している。編集回路１は、保護ロジック回路４とリレー駆動用の出力回路５の間に設けられ、保護ロジック回路４が出力する信号を編集する。図１において、編集回路１の内部には、編集回路１が実行するロジックが、保護ロジック回路４の内部には、保護ロジック回路４が実行するロジックが示されている。
【００２４】
保護リレーは整定メモリ１０−１０とワークメモリ１０−２を備え、編集回路１は、整定メモリ１０−１０とワークメモリ１０−２に配置された信号やデータを利用する。整定メモリ１０−１０には、出力回路５の出力端子の信号割付の変更の有無を示す割付変更フラグ２＿Ｅと、変更後の信号データが格納されているメモリ上のアドレスを示す参照アドレス２＿Ａとが配置される。ワークメモリ１０−２には、信号データ３＿Ｄが配置される。信号データ３＿Ｄには、参照アドレス２＿Ａの示すメモリ上のデータが反映される。
【００２５】
編集回路１は、割付変更フラグ２＿Ｅ、参照アドレス２＿Ａ、および信号データ３＿Ｄに従い、ロジックに基づいて保護ロジック回路４の出力内容を編集し、編集結果を出力回路５に出力する。図１では、簡略化のため、編集回路１を１信号分しか記載していないが、保護ロジック回路４の出力する信号のうち、変更対象とする信号の数だけ、編集回路１を設けるものとする。編集回路１は、変更対象の信号のそれぞれに設ける。
【００２６】
図２は、整定メモリ１０−１０上に配置された割付変更フラグ２＿Ｅおよび参照アドレス２＿Ａの詳細を示す図である。整定メモリ１０−１０は、書換え可能な不揮発性メモリで構成されているものとする。図２では、メモリ割付した例をテーブル形式で示している。
【００２７】
割付変更フラグ２＿Ｅの列には、出力端子の信号割付を変更するか否かを示す信号を割付けている。図２では、割付変更フラグ２＿Ｅ１が、設定を変更する信号の先頭に対応した信号であるとする。以下、割付変更フラグ２＿Ｅ２が２番目の信号、割付変更フラグ２＿Ｅ３が３番目の信号を指定しているものとする。本例では、割付変更フラグをＴＲＵＥ／ＦＡＬＳＥのブーリアン型信号で構成した例を示す。割付変更フラグがＴＲＵＥの場合には信号割付を変更し、ＦＡＬＳＥの場合には、信号割付を変更しない。
【００２８】
参照アドレス２＿Ａの列には、各信号を編集する際に、現在割付けている信号の代わりに割付ける信号（割付の変更後の信号）を参照するためのアドレスデータを割付けている。これは、保護リレーのロジック処理の結果として生成される信号をメモリ上に割付けておき、この信号を任意に割付けることを想定している。図２では、参照アドレス２＿Ａ１、２＿Ａ２、２＿Ａ３が、それぞれ１番目、２番目、３番目の信号に対応したアドレスである。
【００２９】
図１２は、保護ロジック回路のロジックの例と、ワークメモリ１０−２上の信号割付の例を示す図である。図１２のロジックは、図１の保護ロジック回路４や後述する図４の保護ロジック回路４における保護ロジックの一部である。図１２では、説明のために、簡略的に一部を表現している。ここで、Ｓ１〜Ｓ６は、ロジック上の信号名を示す。
【００３０】
図１２の信号割付１２＿１は、これらの信号のワークメモリ１０−２上の割付例を示している。メモリアドレスＡｄｄｒ１〜Ａｄｄｒ４に、ロジック上の信号Ｓ１〜Ｓ４をそれぞれ割付けておく。実際のロジック処理の際に、これらの信号の状態をワークメモリ１０−２に保存しておく。図２に示した参照アドレス２＿Ａの列には、ロジック上の信号のうち出力回路の信号として利用したい信号（変更後の信号として利用したい信号）のアドレスを、参照アドレスとして書き込む。
【００３１】
図２に示した整定メモリ１０−１０上の配置例では、先頭のアドレスから順番に連続して割付変更フラグを割付けることを前提としている。不連続のアドレスに割付ける場合は、信号オフセットの情報（先頭アドレスからのオフセット情報）も整定メモリ１０−１０上に配置することで、対応が可能である。
【００３２】
図１１は、不連続のアドレスに割付変更フラグ２＿Ｅを割付ける場合の整定メモリ１０−１０上の配置例を示す。出力信号の先頭アドレスから１、２、３、６、９番目の信号を指定する場合を示している。図１１に示すように、先頭アドレスからの信号オフセット１１＿Ａの値として０、１、２、５、８を持たせることで、先頭アドレスから１、２、３、６、９番目の信号を指定することができる。このように、編集対象の信号のアドレスが不連続であっても、信号オフセット１１＿Ａの情報を追加することにより、対応が可能である。
【００３３】
図３は、ワークメモリ１０−２上に配置された、編集対象の信号データ３＿Ｄの例を示す図である。これは、図２に示した整定メモリ１０−１０上の参照アドレス２＿Ａの情報に基づいて、図１２に示すワークメモリ１０−２上のロジック状態（信号割付の状態）を読み出した結果を反映したものである。図３の例では、編集対象の出力信号を先頭から順番にならべた例を示す。例えば、図２の割付変更フラグ２＿Ｅ１がＴＲＵＥであるので、参照アドレス２＿Ａ１に格納されているＡｄｄｒ１の値を、図１２の信号割付１２＿１に示すメモリアドレスＡｄｄｒ１から読み出す。図１２の信号割付１２＿１より、メモリアドレスＡｄｄｒ１からは信号Ｓ１の値が読み出される。読み出された信号Ｓ１の値は、図３の信号データ３＿Ｄ１に書き込まれる。同様に、信号データ３＿Ｄ２には、メモリアドレスＡｄｄｒ２から読み出された信号Ｓ２の値が書き込まれる。
【００３４】
尚、割付変更フラグ２＿ＥがＦＡＬＳＥの場合、この割付変更フラグ２＿Ｅに対応する信号は編集しない（変更しない）ので、読み出す必要はない。例えば、図２の割付変更フラグ２＿Ｅ３はＦＡＬＳＥであるので、割付変更フラグ２＿Ｅ３に対応する信号Ｓ３を読み出す必要はない。
【００３５】
図４は、保護ロジック回路４の処理の例を示す図である。保護ロジック回路４は、外部から取り込む保護ロジック回路４への入力信号４＿ＤＩやリレー演算結果４＿ＲＹ等に応じて、保護システムを形成するロジック処理を実施し、処理結果である出力信号４＿１〜４＿ｎを出力する。従来の保護リレーでは、出力信号４＿１〜４＿ｎは、そのまま出力回路の駆動条件となっていた。本実施例による保護リレーでは、図１に示したように保護ロジック回路４と出力回路５の間に編集回路１を備えるので、保護ロジック回路４の出力信号は、編集回路１で編集されて出力回路５に受け渡される。
【００３６】
図４では、出力信号は、先頭からｎ本の信号を持つケースを仮定している。出力信号４＿１〜４＿ｎは、それぞれｎ本の信号のうちの１つに該当する。
【００３７】
図５は、出力回路の例を示す図である。出力回路５には、出力信号５＿１〜５＿ｎが受け渡される。この出力信号５＿１〜５＿ｎは、それぞれ図４に示した出力信号４＿１〜４＿ｎに対応しており、出力信号の先頭からｎ本の信号のうちの１つに該当する。出力信号５＿１〜５＿ｎは、各々バッファ５＿Ｂおよびドライバ５＿Ｄを介して、補助リレー５＿Ｒをドライブする。補助リレー５＿Ｒの接点５＿Ｃは、制御回路に接続される。出力回路５の構成自体は、従来の保護リレーと変わるものではない。
【００３８】
図６は、本実施例における保護リレーの処理フローを示す図である。保護リレーは、サンプリング周波数やリレーのアルゴリズムに従って一連の処理を行う。通常、電気角の３０°や３．７５°を一周期として一連の処理を終了し、この周期で一連の処理を繰り返す。保護リレーの処理の例を以下に説明する。
【００３９】
保護リレーの処理が開始されると、ステップ６＿１のアナログ量入力処理で、電力系統側の交流情報をアナログ量で取り込む。具体的には、例えば、発電所や変電所の送電線、発電機、変圧器、母線などからの電圧情報や電流情報を、アナログ量で取り込む。
【００４０】
ステップ６＿２のＤＩ入力回路処理で、機器状態などのＯＮ／ＯＦＦ情報を取り込む。
【００４１】
ステップ６＿３のディジタルフィルタ処理では、ステップ６＿１（アナログ量入力処理）で取り込んだアナログ量を必要に応じてフィルタリングし、所望の周波数領域でのサンプリングデータを生成する。
【００４２】
ステップ６＿４のリレー演算処理では、ステップ６＿１（アナログ量入力処理）およびステップ６＿３（ディジタルフィルタ処理）の結果を用いて、保護リレー特有のアルゴリズム演算を実施する。このアルゴリズム演算は、従来の保護リレーと同じ演算でよい。
【００４３】
ステップ６＿５のシーケンス処理では、保護ロジック回路４の処理を実施する。保護ロジック回路４の処理の例は、図４に示した。シーケンス処理の処理フローは、図９を用いて後述する。
【００４４】
ステップ６＿６のＤＯ出力回路処理では、ステップ６＿５（シーケンス処理）の結果に応じて出力信号を編集し、出力回路５を制御する。
【００４５】
図６では、ステップ６＿６（ＤＯ出力回路処理）において、出力信号の編集を実施する例を示しているが、出力信号の編集は、ステップ６＿５（シーケンス処理）で実施してもよい。
【００４６】
保護リレーは、ステップ６＿１（アナログ量入力処理）からステップ６＿６（ＤＯ出力回路処理）までの一連の処理を繰り返す。
【００４７】
図７は、編集回路１が行う信号の編集処理のフローを示す図である。本実施例では、編集処理を図６のステップ６＿６（ＤＯ出力回路処理）で実施している。
【００４８】
処理が開始されると、ステップ７＿１において、整定メモリから、出力端子の信号割付の変更の有無を示す割付変更フラグおよび参照アドレスを読み出す。図２に、整定メモリ１０−１０上に配置された割付変更フラグ２＿Ｅおよび参照アドレス２＿Ａの詳細を示した。
【００４９】
ステップ７＿２では、ステップ７＿１で読み出した割付変更フラグがＴＲＵＥであるので、ステップ７＿１で読み出した参照アドレスに対応付けられている信号を読み出す。参照アドレスと信号との対応は、図１２に示したように、ワークメモリ１０−２上で指定されている。読み出した信号が編集対象（変更対象）の信号である。
【００５０】
ステップ７＿３では、ステップ７＿１の結果とステップ７＿２の結果を用いて、図６のステップ６＿５（シーケンス処理）の出力結果を編集する。すなわち、割付変更フラグと参照アドレスに対応付けられている信号を用いて、シーケンス処理の出力結果を編集する。
【００５１】
ステップ７＿４において、編集したシーケンス処理の結果を出力すると、編集処理が終了する。
【００５２】
図８には、比較のために、従来の保護リレーにおける出力処理を示す。従来の保護リレーでは、シーケンス処理の出力結果をそのまま出力回路に受け渡すステップ８＿１の処理のみを実施する。
【００５３】
図９は、保護ロジックのシーケンス処理（図６のステップ６＿５）の処理フローの例である。シーケンス処理の処理フローは、ステップ９＿１の入力処理、ステップ９＿２のロジック処理、ステップ９＿３のタイマ処理、およびステップ９＿４の出力処理から構成されている。ステップ９＿１からステップ９＿４までの各処理では、従来の保護リレーで行われている処理と同様の処理を行う。
【００５４】
本実施例では、図９に示したシーケンス処理のステップ９＿４（出力処理）の出力結果を、図６に示したステップ６＿６（ＤＯ出力回路処理）において再編集するが、ステップ９＿４（出力処理）で再編集してもよい。
【００５５】
図１０は、本実施例による保護リレーのハードウェアブロック図の例を示す。保護リレーは、演算処理部１０−１、演算処理部１０−１のシステムバス１０−０、システムバス１０−０上のＡ／Ｄ変換器（Ａ／Ｄ）１０−１３、整定メモリ１０−１０、演算処理部１０−１のワークメモリ１０−２、演算処理プログラム用のメモリ１０−３、出力インターフェイス回路（ＤＯ）１０−４、入力インターフェイス回路（ＤＩ）１０−５、ヒューマンインターフェイス（ＨＩ）１０−６、ローカルパネルインターフェイス（ＰＮＬ  ＩＦ）１０−７を備える。ヒューマンインターフェイス１０−６は、ＬＡＮ等のシリアルインターフェイスで構成される
さらに、保護リレーは、入力信号である電力系統からの電圧情報や電流情報をディジタル処理に都合のよい電圧レベルに変換する補助トランス１０−１１、入力信号から所望の周波数領域を取り出すフィルタ１０−１２を備える。補助トランス１０−１１やフィルタ１０−１２を通して、保護リレーは、電力系統の電圧情報や電流情報を、Ａ／Ｄ変換器１０−１３によりディジタル化して取り込む。
【００５６】
本発明では、出力回路の編集情報を整定メモリ１０−１０に配置する。整定メモリ１０−１０に配置された情報は、ヒューマンインターフェイス１０−６を介して接続されたパソコン１０−２０を用いて、ユーザが変更できる。ユーザは、ローカルパネルインターフェイス１０−７を介して、整定メモリ１０−１０に配置された情報を変更することもできる。ローカルパネルインターフェイス１０−７には、セグメントやＬＥＤ等から構成される表示部１０−９や、テンキー等のスイッチで構成されるスイッチ（ＳＷ）部１０−８が備えられており、ユーザは、表示部１０−９やスイッチ部１０−８を利用することができる。
【００５７】
ここからは、本実施例による保護リレーの動作の一例を説明する。
【００５８】
初めに、図１の保護ロジック回路４には、保護リレーの標準の保護ロジックが組み込まれており、図２の整定メモリ１０−１０上に配置された割付変更フラグ２＿Ｅの値は、全てＦＡＬＳＥである場合を想定する。すなわち、信号割付を変更しない場合である。
【００５９】
この状態で編集回路１の内部に示したロジックに従うと、編集回路１では、アンド条件１＿２が成立し、アンド条件１＿４は不成立となる。したがって、保護ロジック回路４の出力信号は、そのまま、オア条件１＿３を通して出力回路５に渡ることになる。この条件では、編集回路１は、単に保護ロジック回路４の出力信号を通過させるだけであり、何ら出力信号に影響を与えない。したがって、保護ロジック回路に標準の保護ロジックが適用されている従来の保護リレーを用いた場合と、変わらない結果が得られる。
【００６０】
次に、以上の状態から、ユーザが一部の出力信号の割付を変更する場合を想定する。
【００６１】
ユーザは、図１０に示したパソコン１０−２０を用いて、整定メモリ１０−１０に配置された割付変更フラグの設定を変更する。具体的には、図２の整定メモリ１０−１０上に配置された割付変更フラグ２＿Ｅのうち、先頭の割付変更フラグ２＿Ｅ１をＦＡＬＳＥからＴＲＵＥに設定し、信号割付を変更するようにする。
する。さらに、割付けたい出力信号がＳ１であるとする。図１２のワークメモリ１０−２上の信号割付に示したように、信号Ｓ１は、ワークメモリ１０−２上のアドレスＡｄｄｒ１に割付けられているので、このアドレスを参照アドレス２＿Ａ１として整定メモリ１０−１０に設定する。
【００６２】
上述したように、本実施例では、図６に示した保護リレーの処理フローのステップ６＿６（ＤＯ出力回路処理）において、図７に示した信号割付の編集処理が実施される。
【００６３】
図７に示した編集処理のステップ７＿１において、整定メモリ中の割付変更フラグと参照アドレスの値を読み出す。
【００６４】
ステップ７＿２では、整定メモリ１０−１０中の先頭の割付変更フラグ２＿Ｅ１はＴＲＵＥに変更されているので、参照アドレス２＿Ａ１に対応した信号が読み出される。この信号は、図３に示した信号データ３＿Ｄ１に読み出され、図１２に示した信号割付における信号Ｓ１となる。
【００６５】
さらに、ステップ７＿３において、図１の編集回路１の内部に示したロジックが処理され、ステップ７＿４で出力回路５に出力される。このケースでは、割付変更フラグ２＿Ｅ１がＴＲＵＥとなっているので、アンド条件１＿２はブロックされ、保護ロジック回路４の出力信号１＿１は機能せず、代わりに、信号データ３＿Ｄ１に読み出されている信号Ｓ１の状態が、アンド条件１＿４とオア条件１＿３を通して、出力回路５に受け渡される。
【００６６】
以上の構成により、出力回路５に割付けられている信号の内容を、演算処理プログラムを変更することなく、任意に変更することが可能である。
【００６７】
前述したように、編集回路１は、保護ロジック回路４の出力する信号のうち変更対象とする信号の数だけ設け、変更対象の信号のそれぞれに設ける。保護ロジック回路４の出力する信号の全てに編集回路１を設けてもよいが、一部の信号だけに対して設けてもよい。例えば、編集回路１を適用する回路を設計段階で選別しておき、保護リレーの信頼性を左右する重要な回路については割付変更の対象とせず、編集回路１を設けないようにすることも可能である。これにより、保護リレーの信頼度低下を回避可能である。
【００６８】
本発明による保護リレーは、保護ロジック回路には標準回路を備えることができ、かつ、サイトに固有な仕様へもユーザが自由に設定を変更することが可能である。
【００６９】
以上の実施例では、保護ロジック回路から出力回路に受け渡される出力信号の編集例（出力信号の割付の変更例）を示しているが、保護ロジック回路からランプ制御回路に受け渡される出力信号の割付や、入力回路から保護ロジック回路への入力信号の編集（入力信号の割付の変更）に対しても、同様の方法が適用できる。ランプ制御回路とは、保護ロジック回路からの出力信号に基づき、保護リレーの盤面に設けた表示ランプを制御する回路のことである。保護リレーの盤面には、保護リレーの動作や状態を表示するためのランプが設けられる。
【００７０】
図１３は、保護リレーの表示ランプの実装例を示す図であり、保護リレーの盤面に複数の表示ランプが設けられている様子を示している。表示ランプには、メーカ出荷時に信号が割付けられているが、ユーザがこの割付を変更し、任意の信号を割付けて点灯させることも、図１〜図１２に示した保護ロジック回路からの出力信号の割付を変更する場合と同様の処理により可能である。
【００７１】
ディジタルリレーの適用により、複数の保護要素を１台の保護リレーに収納することも多くなる。このような場合には、表示ランプを複数設け、それぞれの表示ランプに出力信号を割付ける。例えば、図１３に示したような２回線一体かつ主保護と後備保護要素一体の装置では、表示ランプを１Ｌ主保護、１Ｌ後備保護、２Ｌ主保護、および２Ｌ後備保護と割付けることで、装置の運用性の向上も期待できる。この割付自体をユーザが設定することも、本発明による保護リレーでは実現可能である。
【００７２】
図１４は、入力回路から保護ロジック回路への入力信号を編集（入力信号の割付を変更）する場合の、保護リレーの編集回路とその周辺回路を示す図である。図１４において、図１と同一の符号は、図１と同一または共通する要素を示す。図１４では、編集回路１が入力回路と保護ロジック回路４との間に設けられ、編集回路１は、入力信号４＿ＤＩを編集する。
【００７３】
この場合において、編集回路１は、図１〜図１２に示した保護ロジック回路からの出力信号を編集する場合（出力信号の割付を変更する場合）と同様の処理を行う。すなわち、編集回路１は、図１〜図１２を用いて説明した上記の例において、保護ロジック回路からの出力信号の代わりに、保護ロジック回路への入力信号を編集する処理を行う。整定メモリに配置される情報なども、上記の例と同様である。
【００７４】
但し、図６の保護リレーの処理フローにおいて、入力信号の編集処理は、ステップ６＿３（ディジタルフィルタ処理）とステップ６＿４（リレー演算処理）の間で行う。そして、図７のステップ７＿３では、割付変更フラグと参照アドレスに対応付けられている信号を用いて、入力信号を編集する。
【００７５】
また、図１４では、簡略化のため、編集回路１を１信号分しか記載していないが、保護ロジック回路４へ入力する信号のうち、変更対象とする信号の数だけ、編集回路１を設けるものとする。編集回路１は、変更対象の信号のそれぞれに設ける。保護ロジック回路４へ入力する信号の全てに編集回路１を設けてもよいが、一部の信号だけに対して設けてもよい。
【符号の説明】
【００７６】
１…編集回路、２＿Ａ，２＿Ａ１，２＿Ａ２，２＿Ａ３…参照アドレス、２＿Ｅ，２＿Ｅ１，２＿Ｅ２，２＿Ｅ３…割付変更フラグ、３＿Ｄ，３＿Ｄ１，３＿Ｄ２，３＿Ｄ３…信号データ、４…保護ロジック回路、４＿ＤＩ…入力信号、４＿１〜４＿ｎ…出力信号、４＿ＲＹ…リレー演算結果、５…出力回路、５＿１〜５＿ｎ…出力信号、１０−０…システムバス、１０−１…演算処理部、１０−２…ワークメモリ、１０−３…演算処理プログラム用のメモリ、１０−４…出力インターフェイス回路、１０−５…入力インターフェイス回路、１０−６…ヒューマンインターフェイス、１０−７…ローカルパネルインターフェイス、１０−８…スイッチ部、１０−９…表示部、１０−１０…整定メモリ、１０−１１…補助トランス、１０−１２…フィルタ、１０−１３…Ａ／Ｄ変換器、１０−２０…パソコン、１１＿Ａ…信号オフセット、１２＿１…信号割付。
【図１】
0005466075.tif 000002
【図２】
0005466075.tif 000003
【図３】
0005466075.tif 000004
【図４】
0005466075.tif 000005
【図５】
0005466075.tif 000006
【図６】
0005466075.tif 000007
【図７】
0005466075.tif 000008
【図８】
0005466075.tif 000009
【図９】
0005466075.tif 000010
【図１０】
0005466075.tif 000011
【図１１】
0005466075.tif 000012
【図１２】
0005466075.tif 000013
【図１３】
0005466075.tif 000014
【図１４】
0005466075.tif 000015