(57)【特許請求の範囲】
【請求項１】
高耐圧領域にＭＩＭキャパシタ及び高耐圧系トランジスタを有する半導体装置において、
第１導電型の半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第２導電型のソース拡散層及びドレイン拡散層と、
前記半導体基板に形成され、前記ゲート電極及び前記ソース拡散層及びドレイン拡散層を囲むように形成された第１導電型のシールド用拡散層と、
前記ゲート電極及び前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース拡散層及びドレイン拡散層を有することを特徴とする半導体装置。
【請求項２】
請求項１において、前記キャパシタ上部電極は、前記ゲート電極に対して前記ドレイン拡散層側には形成されず、且つ前記ゲート電極に対して前記ソース拡散層側にのみ形成されており、前記ソース拡散層は、前記ゲート電極と前記キャパシタ上部電極に挟まれていることを特徴とする半導体装置。
【請求項３】
高耐圧領域の基板電位を固定するシールド配線上にＭＩＭキャパシタを有する半導体装置において、
半導体基板と、
前記半導体基板の前記高耐圧領域に形成され、前記高耐圧領域を囲むように形成されたシールド用拡散層と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする半導体装置。
【請求項４】
請求項３において、前記高耐圧領域に第２のＭＩＭキャパシタ及び高耐圧系トランジスタを有し、
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ホール内に埋め込まれた導電膜によって囲まれたゲート電極と、
前記半導体基板に形成され、前記シールド用拡散層に囲まれたソース・ドレイン拡散層と、
前記半導体基板に形成され、前記ソース・ドレイン拡散層を囲むように形成され且つ前記シールド用拡散層の内側に形成された第２のシールド用拡散層と、
前記層間絶縁膜に形成され、前記第２のシールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置された第２のホールと、
前記第２のホール内に埋め込まれた第２の導電膜と、
前記第２の導電膜及び前記層間絶縁膜の上に形成された第２のシールド用配線と、
前記第２のシールド用配線上に形成された第２のキャパシタ絶縁膜と、
前記第２のキャパシタ絶縁膜上に形成された第２のキャパシタ上部電極と、
を具備し、
前記第２のＭＩＭキャパシタは、前記第２のシールド用配線を第２のキャパシタ下部電極とし、前記第２のキャパシタ上部電極と前記第２のキャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することを特徴とする半導体装置。
【請求項５】
高耐圧領域にＭＩＭキャパシタ及び高耐圧系トランジスタを有する半導体装置の製造方法において、
第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板に第２導電型の不純物イオンを導入することにより、前記半導体基板に第２導電型のソース・ドレイン拡散層を形成する工程と、
前記半導体基板に第１導電型の不純物イオンを導入することにより、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むような形状のシールド用拡散層を前記半導体基板に形成する工程と、
前記ゲート電極及び前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むような形状のホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することを特徴とする半導体装置の製造方法。
【請求項６】
高耐圧領域の基板電位を固定するシールド配線上にＭＩＭキャパシタを有する半導体装置の製造方法において、
半導体基板の前記高耐圧領域に、前記高耐圧領域を囲むようにシールド用拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むようにホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭキャパシタを有する半導体装置及びその製造方法に係わり、特に、ＭＩＭキャパシタを追加しても高集積化を図ることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置内に形成される容量素子の一つとして、寄生容量が小さいＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｉｏｎ  Ｍｅｔａｌ）キャパシタが用いられている。メタル多層配線技術を応用したＭＩＭキャパシタは、ＭＯＳ構造やポリシリコンを電極に持つキャパシタに比べて寄生抵抗及び寄生容量が小さく、高性能化に有用である。
【０００３】
ＭＩＭキャパシタは、第１の導体膜からなる下部電極と、第２の導体膜からなる上部電極と、これらに挟まれた誘電体膜からなるキャパシタ絶縁膜により形成されている。下部電極は、半導体基板上に形成された絶縁膜上に第１の導体膜が堆積され、この第１の導体膜がエッチング等によりパターニングされて形成される。誘電体膜は、下部電極上又はパターニング前の第１の導体膜上に堆積される。上部電極は、誘電体膜上に第２の導体膜が堆積され、この第２の導体膜がエッチング等によりパターニングされて形成される（例えば特許文献１参照）。
【０００４】
ところで、高耐圧トランジスタにＭＩＭキャパシタを追加する場合、高電圧の影響でＭＩＭ特性が変化する可能性がある。その為従来、高耐圧領域へのＭＩＭキャパシタの配置はあまりされておらず、低耐圧領域においてのＭＩＭキャパシタの配置が一般的であった。
【０００５】
また、高耐圧トランジスタを有する電子回路部を微細プロセスにて形成する際、パターン密度の違いによって、その都度ゲート電極や配線の加工条件をチューニングする必要があった。
【０００６】
また、低耐圧領域でＭＩＭキャパシタを形成する場合においても、周辺の電位による影響を懸念しつつＭＩＭキャパシタが形成されていた。その為、ＭＩＭキャパシタの真下に位置する下層配線及び真上の上層配線に他の回路からの信号線の引き回しは避けられており、ＭＩＭキャパシタ形成の配線を含む上下３層の配線形成においては事実上制約があった。
【０００７】
【特許文献１】特開２００５−７９５１３号公報（段落０００２〜０００３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したようにＭＩＭキャパシタを配置するには種々の制約があり、その制約が素子の高集積化を実現する際の妨げとなっている。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＭＩＭキャパシタを追加しても高集積化を図ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置は、高耐圧領域にＭＩＭキャパシタ及び高耐圧系トランジスタを有する半導体装置において、
第１導電型の半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第２導電型のソース拡散層及びドレイン拡散層と、
前記半導体基板に形成され、前記ゲート電極及び前記ソース拡散層及びドレイン拡散層を囲むように形成された第１導電型のシールド用拡散層と、
前記ゲート電極及び前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース拡散層及びドレイン拡散層を有することを特徴とする。
【００１１】
上記半導体装置によれば、高耐圧領域において基板電位を固定するシールド用配線をキャパシタ下部電極として使用することで、高耐圧系トランジスタに印加される高電圧の影響によるＭＩＭ特性変動が避けられ、高耐圧領域でのＭＩＭキャパシタ形成が可能となる。従って、ＭＩＭキャパシタを追加しても高集積化を図ることができる。
【００１２】
また、本発明に係る半導体装置において、前記キャパシタ上部電極は、前記ゲート電極に対して前記ドレイン拡散層側には形成されず、且つ前記ゲート電極に対して前記ソース拡散層側にのみ形成されており、前記ソース拡散層は、前記ゲート電極と前記キャパシタ上部電極に挟まれていることが好ましい。これにより、ＭＩＭキャパシタに与えられる高耐圧系トランジスタの動作による影響をより少なくすることができる。
【００１３】
本発明に係る半導体装置は、高耐圧領域の基板電位を固定するシールド配線上にＭＩＭキャパシタを有する半導体装置において、
半導体基板と、
前記半導体基板の前記高耐圧領域に形成され、前記高耐圧領域を囲むように形成されたシールド用拡散層と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むように配置されたホールと、
前記ホール内に埋め込まれた導電膜と、
前記導電膜及び前記層間絶縁膜の上に形成されたシールド用配線と、
前記シールド用配線上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする。
【００１４】
また、本発明に係る半導体装置において、前記高耐圧領域に第２のＭＩＭキャパシタ及び高耐圧系トランジスタを有し、
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ホール内に埋め込まれた導電膜によって囲まれたゲート電極と、
前記半導体基板に形成され、前記シールド用拡散層に囲まれたソース・ドレイン拡散層と、
前記半導体基板に形成され、前記ソース・ドレイン拡散層を囲むように形成され且つ前記シールド用拡散層の内側に形成された第２のシールド用拡散層と、
前記層間絶縁膜に形成され、前記第２のシールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置された第２のホールと、
前記第２のホール内に埋め込まれた第２の導電膜と、
前記第２の導電膜及び前記層間絶縁膜の上に形成された第２のシールド用配線と、
前記第２のシールド用配線上に形成された第２のキャパシタ絶縁膜と、
前記第２のキャパシタ絶縁膜上に形成された第２のキャパシタ上部電極と、
を具備し、
前記第２のＭＩＭキャパシタは、前記第２のシールド用配線を第２のキャパシタ下部電極とし、前記第２のキャパシタ上部電極と前記第２のキャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することも可能である。
【００１５】
本発明に係る半導体装置の製造方法は、高耐圧領域にＭＩＭキャパシタ及び高耐圧系トランジスタを有する半導体装置の製造方法において、
第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板に第２導電型の不純物イオンを導入することにより、前記半導体基板に第２導電型のソース・ドレイン拡散層を形成する工程と、
前記半導体基板に第１導電型の不純物イオンを導入することにより、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むような形状のシールド用拡散層を前記半導体基板に形成する工程と、
前記ゲート電極及び前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記ゲート電極を囲むような形状のホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有しており、前記高耐圧系トランジスタは、前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層を有することを特徴とする。
【００１６】
本発明に係る半導体装置の製造方法は、高耐圧領域の基板電位を固定するシールド配線上にＭＩＭキャパシタを有する半導体装置の製造方法において、
半導体基板の前記高耐圧領域に、前記高耐圧領域を囲むようにシールド用拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シールド用拡散層上に位置し且つ前記高耐圧領域を囲むようにホールを形成する工程と、
前記ホール内に導電膜を埋め込む工程と、
前記導電膜及び前記層間絶縁膜の上にシールド用配線を形成する工程と、
前記シールド用配線上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にキャパシタ上部電極を形成する工程と、
を具備し、
前記ＭＩＭキャパシタは、前記シールド用配線をキャパシタ下部電極とし、前記キャパシタ上部電極と前記キャパシタ絶縁膜を有することを特徴とする。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の第１の実施形態に係る半導体装置を説明する為の平面図である。図５（ａ）〜（ｃ）は図１に示す半導体装置の製造方法を説明する為の断面図である。図１は高耐圧領域に形成された高耐圧系トランジスタを示しており、また、図５（ａ）〜（ｃ）は図１に示すＡ−Ａ'部に相当する断面図である。なお、本明細書でいう高耐圧領域とは、動作電圧が７Ｖ以上（好ましくは２０Ｖ以上）の高耐圧系トランジスタを形成する領域をいい、低耐圧領域とは、動作電圧が７Ｖ未満（好ましくは２０Ｖ未満）の低耐圧系トランジスタを形成する領域をいう。
【００１８】
まず、図５（ａ）に示すように、シリコン基板１の表面上に素子分離膜であるＬＯＣＯＳ酸化膜２及び２ａを形成する。次いで、シリコン基板１上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これによって、シリコン基板１にＮ型低濃度不純物領域４が形成される。その後、レジストパターンを剥離する。
【００１９】
次いで、シリコン基板１の表面上にゲート絶縁膜８となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜８及びＬＯＣＯＳ酸化膜２，２ａの上にＣＶＤ（Chemical  Vapor  Deposition）法にてＰｏｌｙ−Ｓｉ膜を成膜し、このＰｏｌｙ−Ｓｉ膜をフォトリソグラフィー法及びドライエッチング法を用いて加工する。これにより、ゲート絶縁膜８上にゲート電極６が形成される。その後、ゲート電極６を含む全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバックにてシリコン窒化膜をエッチングすることにより、ゲート電極６の側壁にサイドウォール７が形成される。
【００２０】
次いで、ゲート電極６、サイドウォール７、ゲート絶縁膜８及びＬＯＣＯＳ酸化膜２、２ａの上に図示せぬレジストパターンを形成し、このレジストパターン、ゲート電極６及びＬＯＣＯＳ酸化膜２、２ａをマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、Ｎ型低濃度不純物領域４内にＮ型高耐圧トランジスタのソース・ドレイン領域５の拡散層となるＮ型不純物領域が形成される。その後、レジストパターンを剥離する。
【００２１】
次いで、ゲート電極６、サイドウォール７、ゲート絶縁膜８及びＬＯＣＯＳ酸化膜２、２ａの上に図示せぬレジストパターンを形成し、このレジストパターン、ゲート電極６及びＬＯＣＯＳ酸化膜２，２ａをマスクとしてシリコン基板１にＰ型不純物イオンを注入する。これにより、シリコン基板１にシールド用不純物領域５ａが形成される。このシールド用不純物領域５ａはゲート電極６及びソース・ドレイン領域５の周囲を囲むように配置され、シールド用拡散層となるものである。
【００２２】
次に、ゲート電極６、サイドウォール７、ソース・ドレイン領域５及びＬＯＣＯＳ酸化膜２を含む全面上にスパッタリングにより図示せぬＴｉ膜を形成する。その後、Ｔｉ膜を例えば７００℃で３０秒加熱処理することによってゲート電極６、ソース・ドレイン領域５及びシリコン基板１それぞれの表面にはＴｉシリサイド膜３が形成される。
【００２３】
その後、Ｔｉシリサイド３及びゲート電極６を含む全面上にＣＶＤ法にて第１の層間絶縁膜９を成膜する。次いで、この第１の層間絶縁膜９をフォトリソグラフィー法及びドライエッチング法を用いて加工する。その結果、第１の層間絶縁膜９にソース・ドレイン領域５上に位置するコンタクトホール１０が形成されると共に、高耐圧トランジスタを囲み、シールド配線となるリング状のコンタクトホール１０ａが形成される。
【００２４】
次いで、コンタクトホール１０、１０ａ内及び第１の層間絶縁膜９上にスパッタリングによりＷ膜を成膜し、その後ＣＭＰ法により第１の層間絶縁膜９上のＷ膜を除去する。それにより、コンタクトホール１０及び１０ａ内に第１のＷプラグ１１及び１１ａが埋め込まれる。
【００２５】
次いで、図５（ｂ）に示すように、第１の層間絶縁膜９及び第１のＷプラグ１１及び１１ａ上にスパッタリング法によりＡｌ合金膜を形成する。次いで、ＣＶＤ法によりＡｌ合金膜上にＭＩＭキャパシタを構成する為の絶縁膜となる窒化Ｓｉ膜を成膜する。さらに、スパッタリング法にて窒化シリコン膜上にＭＩＭキャパシタの上部電極となる窒化Ｔｉ膜を成膜する。
【００２６】
その後、窒化Ｔｉ膜及び窒化Ｓｉ膜をフォトリソグラフィー法及びエッチング法を用いて共に加工する。それにより、キャパシタ絶縁膜１３及びキャパシタ上部電極１４が形成される。その後、Ａｌ合金膜をフォトリソグラフィー法及びエッチング法を用いて加工することにより、第１の層間絶縁膜９上には第１のＡｌ配線１２及び１２ａが形成される。図１に示すように、第１のＡｌ配線はソース・ドレイン領域５及びゲート電極６上方に位置する第１のＡｌ配線１２と、そのトランジスタを囲むリング状のＡｌシールド構造１２ａを有している。また、第１の層間絶縁膜９上には第１のＡｌ配線１２及び１２ａを形成すると共に、Ａｌシールド１２ａをキャパシタ下部電極としたＭＩＭキャパシタが形成される。
【００２７】
次いで、図５（ｃ）に示すように、第１の層間絶縁膜９上、第１のＡｌ配線１２上、Ａｌシールド１２ａ上及びキャパシタ上部電極１４上にＣＶＤ法にて第２の層間絶縁膜１５を成膜する。次いで、第２の層間絶縁膜１５をフォトリソグラフィー法及びドライエッチング法を用いて加工する。その結果、第２の層間絶縁膜１５にソース・ドレイン領域５の上方に位置するｖｉａホール１６及びＭＩＭキャパシタを構成するキャパシタ上部電極１４上方に位置するｖｉａホール１６ａが形成される。
【００２８】
その後、ｖｉａホール１６、１６ａ内及び第２の層間絶縁膜１５上に、ＣＶＤ法によりＷ膜を形成し、第２の層間絶縁膜１５上に位置するＷ膜をＣＭＰ法により除去する。これにより、ｖｉａホール１６及び１６ａ内に第２のＷプラグ１７及び１７ａが埋め込まれる。
【００２９】
次いで、第２の層間絶縁膜１５上及び第２のＷプラグ１７、１７ａ上にスパッタリング法によりＡｌ合金膜を形成する。その後、Ａｌ合金膜に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングすることにより、第２の層間絶縁膜１５上には第２のＡｌ配線１８が形成される。
【００３０】
こうして作成された半導体装置は図１に示すように、ゲート電極６及びソース・ドレイン領域５を有する高耐圧系トランジスタと、そのトランジスタを囲むリング状のコンタクトホール１０ａに埋め込まれた第１のＷプラグ１１ａと、その上に形成されたリング状のＡｌシールド１２ａと、Ａｌシールドである第１のＡｌ配線１２ａをキャパシタ下部電極としたＭＩＭキャパシタ構造を有している。ＭＩＭキャパシタはＡｌシールドである第１のＡｌ配線１２ａをキャパシタ下部電極として兼ねており、その上にはキャパシタ絶縁膜１３及びキャパシタ上部電極１４が積層されている。
【００３１】
以上、本発明の第１の実施形態によれば、高耐圧領域において基板電位を固定するＡｌシールドをキャパシタ下部電極として使用することで高耐圧領域でのＭＩＭキャパシタ形成が可能となる。また、基板電位を固定するＡｌシールドをキャパシタ下部電極として使用することで、高電圧の影響によるＭＩＭ特性変動が避けられ、さらにこれまでシールドのみを目的としていた第１のＡｌ配線がＭＩＭキャパシタも兼ねる為、高集積化が可能となる。
【００３２】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図２を参照しつつ説明する。図２は、本発明の第２の実施形態に係る半導体装置を説明する為の平面図である。
【００３３】
まず、図２に示すように、ＬＯＣＯＳ酸化膜、低濃度不純物領域、ゲート絶縁膜、ゲート電極、サイドウォール、ソース・ドレイン領域の拡散層、Ｔｉシリサイド、第１の層間絶縁膜、コンタクトホール、第１のＷプラグ、第１のＡｌ配線、Ａｌシールド、ＭＩＭキャパシタ絶縁膜、ＭＩＭキャパシタ上部電極、第２の層間絶縁膜、ｖｉａホール、第２のＷプラグ及び第２のＡｌ配線を形成する工程においては第１の実施形態と同様の製造方法が用いられる。
【００３４】
Ａｌシールド上にＭＩＭキャパシタを形成する工程において、図２に示すように、Ａｌシールドをキャパシタ下部電極とし、Ａｌシールド上にキャパシタ絶縁膜及びキャパシタ上部電極の加工形成する。この際に、ＭＩＭキャパシタをＡｌシールド内においてゲート電極から最大限遠ざけた位置に形成し、且つトランジスタに影響を及ぼすことがない範囲においてパターン面積を最大にして形成する。つまり、ＭＩＭキャパシタ又はキャパシタ上部電極は、ゲート電極に対してドレイン拡散層側には形成されず、且つゲート電極に対してソース拡散層側にのみ形成されており、前記ソース拡散層は、前記ゲート電極と前記キャパシタ上部電極に挟まれている。
【００３５】
以上、本発明の第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、ＭＩＭキャパシタ面積を大きく形成することによって、より大容量のＭＩＭキャパシタを形成することが可能である。
【００３６】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
図３は、本発明の第３の実施形態に係る半導体装置を説明する為の平面図である。また、図７は図３に示す半導体装置の製造方法を説明する為の断面図である。図３は低耐圧領域１０２と高耐圧領域１０１が交互に形成されていることを示しており、また、図７は図３に示すＣ−Ｃ'部に相当する断面図である。なお、高耐圧領域１０１には、図１又は図２に示す半導体装置が複数配置されている。
【００３７】
図７に示すように、シリコン基板４１上の高耐圧領域１０１にＮウェル領域４３を形成する。次いで、図示せぬレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型不純物イオンを注入することにより、高耐圧領域１０１と低耐圧領域１０２，１０３の境界にＨＶ−Ｐｗｅｌｌ（高耐圧Ｐ型不純物領域）４６を形成する。次いで、シリコン基板４１の表面上に素子分離膜であるＬＯＣＯＳ酸化膜４２を形成する。その後、シリコン基板４１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜４２をマスクとしてＮ型不純物イオンを注入し、Ｎウェル領域４３内にＮ型低濃度不純物領域４４を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板４１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜４２をマスクとしてＰ型不純物イオンを注入し、シリコン基板４１の低耐圧領域１０２，１０３にＰ型低濃度不純物領域４７を形成する。その後、レジストパターンを剥離する
【００３８】
次いで、シリコン基板４１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜４２をマスクとしてＮ型不純物イオンを注入し、Ｎ型低濃度不純物領域４４内に高耐圧領域１０１のシールド用拡散層となるＮ型高濃度不純物領域４５を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板４１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜４２をマスクとしてＰ型不純物イオンを注入し、Ｐ型低濃度不純物領域４７内に低耐圧領域１０２，１０３のシールド用拡散層となるＰ型高濃度不純物領域４８を形成する。その後、レジストパターンを剥離する。
【００３９】
次いで、シリコン基板４１上にＴｉシリサイド膜５０を形成する。その後、ＣＶＤ法にてＴｉシリサイド膜５０及びＬＯＣＯＳ酸化膜４２上に第１の層間絶縁膜４９を形成する。この第１の層間絶縁膜４９をフォトリソグラフィー法及びドライエッチング法を用いて加工形成することにより、高耐圧領域１０１のシールド用拡散層上に位置するリング状のコンタクトホール５２が形成されると共に、低耐圧領域１０２，１０３のシールド用拡散層上に位置するリング状のコンタクトホール５２ａが形成される。
【００４０】
次いで、コンタクトホール５２、５２ａ内及び第１の層間絶縁膜４９上にスパッタリングによりＷ膜を成膜し、その後ＣＭＰ法により第１の層間絶縁膜４９上のＷ膜を除去する。それにより、コンタクトホール５２及び５２ａ内に第１のＷプラグ５１及び５１ａが埋め込まれる。その後、第１の層間絶縁膜４９及び第１のＷプラグ５１及び５１ａ上にスパッタリング法によりＡｌ合金膜を形成する。次いで、ＣＶＤ法によりＡｌ合金膜上にＭＩＭキャパシタを構成する為の絶縁膜となる窒化Ｓｉ膜を成膜する。さらに、スパッタリング法にて窒化シリコン膜上にＭＩＭキャパシタの上部電極となる窒化Ｔｉ膜を成膜する。
【００４１】
次いで、窒化Ｔｉ膜及び窒化Ｓｉ膜をフォトリソグラフィー法及びエッチング法を用いて共に加工する。それにより、高耐圧領域１０１のキャパシタ絶縁膜５６及び高耐圧領域１０１のキャパシタ上部電極５７が形成されると共に、低耐圧領域１０２，１０３のキャパシタ絶縁膜５６ａ及び低耐圧領域１０２，１０３のキャパシタ上部電極５７ａが形成される。その後、Ａｌ合金膜をフォトリソグラフィー法及びエッチング法を用いて加工することにより、図３に示すように、第１の層間絶縁膜４９上にはリング状の高耐圧領域１０１のＡｌシールド５３及び低耐圧領域１０２，１０３のＡｌシールド５３ａが形成される。また、高耐圧領域１０１のＡｌシールド５３上及び低耐圧領域１０２，１０３のＡｌシールド５３ａ上にはそれぞれＡｌシールド５３及び５３ａをキャパシタ下部電極とするＭＩＭキャパシタが形成される。
【００４２】
次いで、第１の層間絶縁膜４９上、Ａｌシールド５３、５３ａ上及びキャパシタ上部電極５７、５７ａ上にＣＶＤ法にて第２の層間絶縁膜５８を成膜する。次いで、第２の層間絶縁膜５８をフォトリソグラフィー法及びドライエッチング法を用いて加工する。その結果、第２の層間絶縁膜５８に高耐圧領域１０１のＡｌシールド５３上に位置するｖｉａホール５５、高耐圧領域１０１のキャパシタ上部電極５７上に位置するｖｉａホール５５ｃ、低耐圧領域１０２，１０３のＡｌシールド５３ａ上に位置するｖｉａホール５５ａ及び低耐圧領域１０２，１０３のキャパシタ上部電極５７ａ上に位置するｖｉａホール５５ｂが形成される。
【００４３】
その後、ｖｉａホール５５、５５ａ、５５ｂ、５５ｃ内及び第２の層間絶縁膜５８上に、ＣＶＤ法によりＷ膜を形成し、第２の層間絶縁膜５８上に位置するＷ膜をＣＭＰ法により除去する。これにより、ｖｉａホール５５、５５ａ、５５ｂ及び５５ｃ内にはそれぞれ第２のＷプラグ５４、５４ａ、５４ｂ及び５４ｃが埋め込まれる。
【００４４】
次いで、第２の層間絶縁膜５８上及び第２のＷプラグ５４、５４ａ、５４ｂ、５４ｃ上にスパッタリング法によりＡｌ合金膜を形成する。その後、Ａｌ合金膜に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングすることにより、第２の層間絶縁膜５８上には第２のＡｌ配線５９が形成される。
【００４５】
こうして作成された半導体装置は図３に示すように、高耐圧領域１０１のＡｌシールド５３と低耐圧領域１０２，１０３のＡｌシールド５３ａの境界において、それぞれＡｌシールド５３及び５３ａをキャパシタ下部電極としたＭＩＭキャパシタ構造を有している。
【００４６】
以上、本発明の第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００４７】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。
図４は、本発明の第４の実施形態に係る半導体装置を説明する為の平面図である。また、図６は図４に示す半導体装置の製造方法を説明する為の断面図である。図４は高耐圧領域内に高耐圧領域が形成されていることを示しており、また、図６は図４に示すＤ−Ｄ'部に相当する断面図である。
【００４８】
図６に示すように、シリコン基板２１上に高耐圧領域２０２であるＮウェル領域２５を形成する。次いでシリコン基板２１に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてＮウェル領域２５内に高耐圧領域２０１であるＰウェル領域２６を形成し、レジストパターンを剥離する。その後、シリコン基板２１上に素子分離膜であるＬＯＣＯＳ酸化膜２２を形成する。
【００４９】
次いで、シリコン基板２１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜２２をマスクとしてＮ型不純物イオンを注入し、Ｎウェル領域２５内にＮ型低濃度不純物領域３８を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板２１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜２２をマスクとしてＰ型不純物イオンを注入し、シリコン基板２１の高耐圧領域２０１にＰ型低濃度不純物領域２３を形成する。その後、レジストパターンを剥離する
【００５０】
次いで、シリコン基板２１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜２２をマスクとしてＮ型不純物イオンを注入し、Ｎ型低濃度不純物領域３８内に高耐圧領域２０２のシールド用拡散層となるＮ型高濃度不純物領域３９を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板２１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜２２をマスクとしてＰ型不純物イオンを注入し、Ｐ型低濃度不純物領域２３内に高耐圧領域２０１のシールド用拡散層となるＰ型高濃度不純物領域２４を形成する。その後、レジストパターンを剥離する。
【００５１】
次いで、シリコン基板２１上にＴｉシリサイド膜２７を形成する。その後、ＣＶＤ法にてＴｉシリサイド膜２７及びＬＯＣＯＳ酸化膜２２上に第１の層間絶縁膜３０を形成する。この第１の層間絶縁膜３０をフォトリソグラフィー法及びドライエッチング法を用いて加工形成することにより、高耐圧領域２０１のシールド用拡散層上に位置するリング状のコンタクトホール２９が形成されると共に、高耐圧領域２０２のシールド用拡散層上に位置するリング状のコンタクトホール２９ａが形成される。
【００５２】
次いで、コンタクトホール２９、２９ａ内及び第１の層間絶縁膜３０上にスパッタリングによりＷ膜を成膜し、その後ＣＭＰ法により第１の層間絶縁膜３０上のＷ膜を除去する。それにより、コンタクトホール２９及び２９ａ内に第１のＷプラグ２８及び２８ａが埋め込まれる。その後、第１の層間絶縁膜３０及び第１のＷプラグ２８及び２８ａ上にスパッタリング法によりＡｌ合金膜を形成する。次いで、Ａｌ合金膜上にＣＶＤ法によりＭＩＭキャパシタを構成する為の絶縁膜となる窒化Ｓｉ膜を成膜する。さらに、スパッタリング法にて窒化シリコン膜上にＭＩＭキャパシタの上部電極となる窒化Ｔｉ膜を成膜する。
【００５３】
次いで、窒化Ｔｉ膜及び窒化Ｓｉ膜をフォトリソグラフィー法及びエッチング法を用いて共に加工する。それにより、高耐圧領域２０１のキャパシタ絶縁膜３４及び高耐圧領域２０１のキャパシタ上部電極３５が形成されると共に、高耐圧領域２０２のキャパシタ絶縁膜３４ａ及び高耐圧領域２０２のキャパシタ上部電極３５ａが形成される。その後、Ａｌ合金膜をフォトリソグラフィー法及びエッチング法を用いて加工することにより、図４に示すように、第１の層間絶縁膜３０上にはリング状の高耐圧領域２０１のＡｌシールド３１及び高耐圧領域２０２のＡｌシールド３１ａが形成される。また、高耐圧領域２０１のＡｌシールド３１上及び高耐圧領域２０２のＡｌシールド３１ａ上にはそれぞれＡｌシールド３１及び３１ａをキャパシタ下部電極とするＭＩＭキャパシタが形成される。
【００５４】
次いで、第１の層間絶縁膜３０上、Ａｌシールド３１、３１ａ上及びキャパシタ上部電極３５、３５ａ上にＣＶＤ法にて第２の層間絶縁膜３６を成膜する。次いで、第２の層間絶縁膜３６をフォトリソグラフィー法及びドライエッチング法を用いて加工する。その結果、第２の層間絶縁膜３６に高耐圧領域２０１のＡｌシールド３１上に位置するｖｉａホール３３、高耐圧領域２０１のキャパシタ上部電極３５上に位置するｖｉａホール３３ｃ、高耐圧領域２０２のＡｌシールド３１ａ上に位置するｖｉａホール３３ａ及び高耐圧領域２０２のキャパシタ上部電極３５ａ上に位置するｖｉａホール３３ｂが形成される。
【００５５】
その後、ｖｉａホール３３、３３ａ、３３ｂ、３３ｃ内及び第２の層間絶縁膜３６上に、ＣＶＤ法によりＷ膜を形成し、第２の層間絶縁膜３６上に位置するＷ膜をＣＭＰ法により除去する。これにより、ｖｉａホール３３、３３ａ、３３ｂ、及び３３ｃ内にはそれぞれ第２のＷプラグ３２、３２ａ、３２ｂ及び３２ｃが埋め込まれる。
【００５６】
次いで、第２の層間絶縁膜３６上及び第２のＷプラグ３２、３２ａ、３２ｂ、３２ｃ上にスパッタリング法によりＡｌ合金膜を形成する。その後、Ａｌ合金膜に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングすることにより、第２の層間絶縁膜３６上には第２のＡｌ配線３７が形成される。
【００５７】
こうして作成された半導体装置は図４に示すように、高耐圧領域２０２のＡｌシールド３１ａ内に形成された高耐圧領域２０１のＡｌシールド３１の境界において、それぞれＡｌシールド３１ａ及び３１をキャパシタ下部電極としたＭＩＭキャパシタ構造を有している。
【００５８】
以上、本発明の第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５９】
次に、本発明の第５の実施形態に係る半導体装置の製造方法について説明する。
図８は、本発明の第４の実施形態に係る半導体装置を説明する為の平面図である。また、図９及び図１０は図８に示す半導体装置の製造方法を説明する為の断面図である。図９は低耐圧領域内に高耐圧領域が形成されていることを示しており、図１０は低耐圧領域１０４と逆側の導電型である低耐圧領域１０７が交互に形成されていることを示している。また、図９は図８に示すＥ−Ｅ'部に相当する断面図であり、図１０は図８に示すＦ−Ｆ'部に相当する断面図である。
【００６０】
図９及び図１０に示すように、シリコン基板６１に図示せぬレジストパターンを形成し、このレジストパターンをマスクとして高耐圧領域１０５にＮウェル領域７０を形成し、レジストパターンを剥離する。また、シリコン基板６１に図示せぬレジストパターンを形成し、このレジストパターンをマスクとして高耐圧領域１０６にＰウェル領域６９を形成し、レジストパターンを剥離する。次いで、シリコン基板６１上に低耐圧領域１０４であるＮウェル領域６８を形成する。次いで、低耐圧領域１０７であるＰウェル領域８５を形成する。その後、シリコン基板６１上に素子分離膜であるＬＯＣＯＳ酸化膜６２を形成する。
【００６１】
次いで、シリコン基板６１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜６２をマスクとしてＮ型不純物イオンを注入し、シリコン基板６１の高耐圧領域１０５にＮ型低濃度不純物領域６５を形成する。その後、レジストパターンを剥離する。また、シリコン基板６１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜６２をマスクとしてＰ型不純物イオンを注入し、シリコン基板６１の高耐圧領域１０６にＰ型低濃度不純物領域６３を形成する。その後、レジストパターンを剥離する。
【００６２】
次いで、シリコン基板６１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜６２をマスクとしてＮ型不純物イオンを注入する。これにより、Ｎウェル領域６８内に低耐圧領域１０４のシールド用拡散層となるＮ型高濃度不純物領域６７を形成すると共に、Ｎ型低濃度不純物領域６５内に高耐圧領域１０５のシールド用拡散層となるＮ型高濃度不純物領域６６を形成する。その後、レジストパターンを剥離する。
【００６３】
次いで、シリコン基板６１上に図示せぬレジストパターンを形成し、このレジストパターン及びＬＯＣＯＳ酸化膜６２をマスクとしてＰ型不純物イオンを注入する。これにより、Ｐウェル領域８５内に低耐圧領域１０７のシールド用拡散層となるＰ型高濃度不純物領域８６を形成すると共に、Ｐ型低濃度不純物領域６３内に高耐圧領域１０６のシールド用拡散層となるＰ型高濃度不純物領域６４を形成する。その後、レジストパターンを剥離する。この際に、Ｎ型高濃度不純物領域６７，６６及びＰ型高濃度不純物領域８６、６４を形成する順序は、どちらの導電型が先でも良い
【００６４】
次いで、シリコン基板６１上にＴｉシリサイド膜７３を形成する。その後、ＣＶＤ法にてＴｉシリサイド膜７３及びＬＯＣＯＳ酸化膜６２上に第１の層間絶縁膜７４を形成する。この第１の層間絶縁膜７４をフォトリソグラフィー法及びドライエッチング法を用いて加工形成することにより、高耐圧領域１０５のシールド用拡散層上に位置するリング状のコンタクトホール７５ｂ及び高耐圧領域１０６のシールド用拡散層上に位置するリング状のコンタクトホール７５ａが形成されると共に、低耐圧領域１０４のシールド用拡散層上に位置するリング状のコンタクトホール７５及び低耐圧領域１０７のシールド用拡散層上に位置するコンタクトホール７５ｃが形成される。
【００６５】
次いで、コンタクトホール７５、７５ａ、７５ｂ及び７５ｃ内及び第１の層間絶縁膜７４上にスパッタリングによりＷ膜を成膜し、その後ＣＭＰ法により第１の層間絶縁膜７４上のＷ膜を除去する。それにより、コンタクトホール７５、７５ａ、７５ｂ及び７５ｃ内に第１のＷプラグ７６、７６ａ、７６ｂ及び７６ｃが埋め込まれる。その後、第１の層間絶縁膜７４及び第１のＷプラグ７６、７６ａ、７６ｂ及び７６ｃ上にスパッタリング法によりＡｌ合金膜を形成する。次いで、Ａｌ合金膜上にＣＶＤ法によりＭＩＭキャパシタを構成する為の絶縁膜となる窒化Ｓｉ膜を成膜する。さらに、スパッタリング法にて窒化シリコン膜上にＭＩＭキャパシタの上部電極となる窒化Ｔｉ膜を成膜する。
【００６６】
次いで、窒化Ｔｉ膜及び窒化Ｓｉ膜をフォトリソグラフィー法及びエッチング法を用いて共に加工する。それにより、高耐圧領域１０５のキャパシタ絶縁膜８１ｂ、高耐圧領域１０６のキャパシタ絶縁膜８１ａ及び低耐圧領域１０４のキャパシタ絶縁膜８１が形成される。また、キャパシタ絶縁膜８１、８１ａ、８１ｂが形成されると共に、高耐圧領域１０５のキャパシタ上部電極８２ｂ、高耐圧領域１０６のキャパシタ上部電極８２ａ及び低耐圧領域１０４のキャパシタ上部電極８２が形成される。その後、Ａｌ合金膜をフォトリソグラフィー法及びエッチング法を用いて加工することにより、図８に示すように、第１の層間絶縁膜７４上にはリング状の高耐圧領域１０５のＡｌシールド７７ｂ、高耐圧領域１０６のＡｌシールド７７ａ、低耐圧領域１０４のＡｌシールド７７及び低耐圧領域１０７のＡｌシールド７７ｃが形成される。また、高耐圧領域１０５のＡｌシールド７７ｂ上、高耐圧領域１０６のＡｌシールド７７ａ上及び低耐圧領域１０４のＡｌシールド７７上にはそれぞれＡｌシールド７７、７７ａおよび７７ｃをキャパシタ下部電極とするリング状のＭＩＭキャパシタが形成される。
【００６７】
次いで、第１の層間絶縁膜７４上、Ａｌシールド７７、７７ａ、７７ｂ、７７ｃ上及びキャパシタ上部電極８１、８１ａ、８１ｂ上にＣＶＤ法にて第２の層間絶縁膜７８を成膜する。次いで、第２の層間絶縁膜７８をフォトリソグラフィー法及びドライエッチング法を用いて加工する。その結果、第２の層間絶縁膜７８に高耐圧領域１０５のＡｌシールド７７ｂ上に位置するｖｉａホール７９ｅ、高耐圧領域１０５のキャパシタ上部電極８２ｂ上に位置するｖｉａホール７９ｂ、高耐圧領域１０６のＡｌシールド７７ａ上に位置するｖｉａホール７９ｄ、高耐圧領域１０６のキャパシタ上部電極８２ａ上に位置するｖｉａホール７９ａ、低耐圧領域１０４のＡｌシールド７７上に位置するｖｉａホール７９ｆ、低耐圧領域１０４のキャパシタ上部電極８２上に位置するｖｉａホール７９及び低耐圧領域１０７のＡｌシールド７７ｃ上に位置するｖｉａホール７９ｃが形成される。
【００６８】
その後、ｖｉａホール７９、７９ａ、７９ｂ、７９ｃ、７９ｄ、７９ｅ、７９ｆ内及び第２の層間絶縁膜７８上に、ＣＶＤ法によりＷ膜を形成し、第２の層間絶縁膜７８上に位置するＷ膜をＣＭＰ法により除去する。これにより、ｖｉａホール７９、７９ａ、７９ｂ、７９ｃ、７９ｄ、７９ｅ及び７９ｆ内にはそれぞれ第２のＷプラグ８０、８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ及び８０ｆが埋め込まれる。
【００６９】
次いで、第２の層間絶縁膜７８上及び第２のＷプラグ８０、８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆ上にスパッタリング法によりＡｌ合金膜を形成する。その後、Ａｌ合金膜に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングすることにより、第２の層間絶縁膜７８上にはそれぞれ第２のＡｌ配線８３、８３ａ、８３ｂ、８３ｃ、８３ｄ、８３ｅ及び８３ｆが形成される。
【００７０】
こうして作製された半導体装置は図８に示すように、低耐圧領域１０４のＡｌシールド７７内に形成された高耐圧領域１０５のＡｌシールド７７ｂ及び高耐圧領域１０６のＡｌシールド７７ａにおいて、それぞれＡｌシールド７７、７７ａ及び７７ｂをキャパシタ下部電極としたＭＩＭキャパシタ構造を有している。
【００７１】
以上、本発明の第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、ＭＩＭキャパシタ面積を大きく形成することによって、より大容量のＭＩＭキャパシタを形成することが可能である。
【００７２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、高耐圧系トランジスタを形成する高耐圧領域の導電型は変更することも可能である。また、高耐圧領域と低耐圧領域が連なる場合においてもそれぞれの導電型の変更は可能である。さらに低耐圧領域内に形成された低耐圧領域、又は高耐圧領域内に形成された高耐圧領域の場合においてもそれぞれの導電型の変更は可能である。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態に係る半導体装置を説明する為の平面図。
【図２】第２の実施形態に係る半導体装置を説明する為の平面図。
【図３】第３の実施形態に係る半導体装置を説明する為の平年図。
【図４】第４の実施形態に係る半導体装置を説明する為の平面図。
【図５】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】第４の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図８】第５の実施形態に係る半導体装置を説明する為の平面図。
【図９】第５の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図１０】第５の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００７４】
１，２１，４１、６１・・・シリコン基板、２，２ａ，２２，４２・・・ＬＯＣＯＳ酸化膜、３，２７，５０・・・Ｔｉシリサイド、４・・・Ｎ型低濃度不純物領域、５・・・ソース・ドレイン領域、５ａ・・・シールド用不純物領域、６・・・ゲート電極、７・・・サイドウォール、８・・・ゲート絶縁膜、９，３０，４９、７４・・・第１の層間絶縁膜、１０，１０ａ，２９，２９ａ，５２，５２ａ、７５，７５ａ，７５ｂ，７５ｃ・・・コンタクトホール（ホール）、１１，１１ａ，２８，２８ａ，５１，５１ａ，７６，７６ａ，７６ｂ，７６ｃ・・・第１のＷプラグ、１２，７７ｃ・・・第１のＡｌ配線、１２ａ，３１ａ，３１，５３，５３ａ，７７，７７ａ，７７ｂ・・・Ａｌシールド、１３，３４，３４ａ，５６，５６ａ，８１，８１ａ，８１ｂ・・・キャパシタ絶縁膜、１４，３５，３５ａ，５７，５７ａ，８２，８２ａ，８２ｂ・・・キャパシタ上部電極、１５，３６，５８，７８・・・第２の層間絶縁膜、１６，１６ａ，３３，３３ａ，３３ｂ，３３ｃ，５５，５５ａ，５５ｂ，５５ｃ，７９，７９ａ７９ｂ，７９ｃ，７９ｄ，７９ｅ，７９ｆ・・・ｖｉａホール、１７，１７ａ，３２，３２ａ，３２ｂ，３２ｃ，５４，５４ａ，５４ｂ，５４ｃ，８０，８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅ，８０ｆ・・・第２のＷプラグ、１８，３７，５９，８３ａ，８３ｂ，８３ｃ，８３ｄ，８３ｅ，８３ｆ，８３・・・第２のＡｌ配線、２３，４７、６３・・・Ｐ型低濃度不純物領域、２４，４８、６４・・・Ｐ型高濃度不純物領域、３８，４４、６５・・・Ｎ型低濃度不純物領域、３９，４５、６６・・・Ｎ型高濃度不純物領域、４６・・・ＨＶ−Ｐｗｅｌｌ領域（高耐圧Ｐ型不純物領域）、２５，４３・・・Ｎウェル領域、２６Ｐウェル領域、１０１，２０１，２０２１０５，１０６…高耐圧領域、１０２，１０３、１０４、１０７…低耐圧領域、６８・・・ＬＶ−Ｎｗｅｌｌ領域、８５・・・ＬＶ−Ｐｗｅｌｌ領域、７０・・・ＨＶ−Ｎｗｅｌｌ領域、６９・・・ＨＶ−Ｐｗｅｌｌ領域、８６・・・Ｐ型不純物領域
【図１】
0005515245.tif 000002
【図２】
0005515245.tif 000003
【図３】
0005515245.tif 000004
【図４】
0005515245.tif 000005
【図５】
0005515245.tif 000006
【図６】
0005515245.tif 000007
【図７】
0005515245.tif 000008
【図８】
0005515245.tif 000009
【図９】
0005515245.tif 000010
【図１０】
0005515245.tif 000011