(57)【特許請求の範囲】
【請求項１】
入力電圧をこれとは異なる出力電圧に変換するマルチフェーズ・スイッチング電源回路であって、
前記入力電圧を受ける入力端子と、
前記出力電圧を出力する出力端子と、
一端が前記出力端子に接続されたインダクタと、前記インダクタの他端を前記入力端子に接続するハイサイドスイッチと、前記インダクタの他端を基準電圧に接続するローサイドスイッチと、をそれぞれ含む第1〜第N(Nは2より大きい整数)のパワー段と、
前記ハイサイドスイッチおよび前記ローサイドスイッチを周波数fsで相補的にオン・オフする第1〜第Nの制御信号を、前記第1〜第Nのパワー段に供給するスイッチ信号制御器と
を備え、
前記スイッチ信号制御器は、前記第1〜第Nのパワー段間の前記インダクタのインダクタンス値の比率に応じて、出力信号に含まれる前記周波数fsを低減するように前記第1〜第Nの制御信号の位相をそれぞれ決定する
マルチフェーズ・スイッチング電源回路。
【請求項２】
前記スイッチ信号制御器は、前記第1〜第Nのパワー段間の前記インダクタンスのインダクタンス値の比率を用いて、インダクタ電流の合計に含まれる前記周波数fsのＸ方向の成分とＹ方向の成分を０にするように前記第1〜第Nの制御信号の位相を それぞれ決定する
請求項1に記載のマルチフェーズ・スイッチング電源回路。
【請求項３】
前記スイッチ信号制御器は、
【数１】
0005643777.tif 000013
を満たすように、前記第1〜第Nの制御信号のうち、2つの制御信号の位相を調整し、
φ2は前記2つの制御信号の一方の位相を表し、
φ3は前記2つの制御信号の他方の位相を表し、
A12は、前記第1〜第Nの制御信号のうち前記2つの制御信号と異なる別の制御信号が供給される前記パワー段における前記インダクタのインダクタンス値を基準にしたときの、前記２つの制御信号の一方が供給される前記パワー段における前記インダクタのインダクタンス値の比率を表し、
A13は、前記第1〜第Nの制御信号のうち前記2つの制御信号と異なる前記別の制御信号が供給される前記パワー段における前記インダクタのインダクタンス値を基準にしたときの、前記２つの制御信号の他方が供給される前記パワー段における前記インダクタのインダクタンス値の比率を表す
請求項1または2に記載のマルチフェーズ・スイッチング電源回路。
【請求項４】
前記スイッチ信号制御器は、前記第1〜第Nの制御信号のうち、2つの制御信号の一方の位相φ2および他方の位相φ3が
【数２】
0005643777.tif 000014
となるように調整し、
A12は、前記第1〜第Nの制御信号のうち前記2つの制御信号と異なる別の制御信号が供給される前記パワー段における前記インダクタのインダクタンス値を基準にしたときの、前記２つの制御信号の一方が供給される前記パワー段における前記インダクタのインダクタンス値の比率を表し、
A13は、前記第1〜第Nの制御信号のうち前記2つの制御信号と異なる前記別の制御信号が供給される前記パワー段における前記インダクタのインダクタンス値を基準にしたときの、前記２つの制御信号の他方が供給される前記パワー段における前記インダクタのインダクタンス値の比率を表す
請求項1または2に記載のマルチフェーズ・スイッチング電源回路。
【請求項５】
前記第1〜第Nの制御信号は、あらかじめ一定幅ずつ、位相がずれており、
前記スイッチ信号制御器は、前記第1〜第Nの制御信号のうち、2つの制御信号の位相を調整する
請求項1ないし4に記載のマルチフェーズ・スイッチング電源回路。
【請求項６】
前記スイッチ信号制御器は、前記パワー段の出力電流の合成電流における周波数fs成分の位相と成す角度が最も90度に最も近い位相をもつ2つの制御信号を調整する
請求項5に記載のマルチフェーズ・スイッチング電源回路。
【請求項７】
前記第1〜第Nのパワー段を順番に選択し、選択したパワー段以外のすべてのパワー段の動作を停止し、前記選択したパワー段を動作させて、前記選択したパワー段の出力電圧を測定し、
前記第1〜第Nのパワー段間の出力電圧の比に基づいて、前記第1〜第Nのパワー段間の前記インダクタンス値の比率を計算する
請求項1ないし6のいずれか一項に記載のマルチフェーズ・スイッチング電源回路。
【請求項８】
前記第1〜第Nのパワー段を順番に選択し、選択したパワー段以外のすべてのパワー段の動作を停止し、前記選択したパワー段を動作させて、前記選択したパワー段の出力電流を測定し、
前記第1〜第Nのパワー段間の出力電流の比に基づいて、前記第1〜第Nのパワー段間の前記インダクタンス値の比率を計算する
請求項1ないし6のいずれか一項に記載のマルチフェーズ・スイッチング電源回路。
【請求項９】
前記第1〜第Nパワー段間で出力電流の増加と減少の組み合わせが異なるN個のそれぞれの時間区間において、前記第1〜第Nのパワー段による出力電流の合成電流の傾きを測定し、前記合成電流の傾きから、前記第1〜第Nのパワー段間のインダクタンス値の比率を計算する
請求項1ないし6のいずれか一項に記載のマルチフェーズ・スイッチング電源回路。
【請求項１０】
前記第1〜第Nのパワー段の出力電流の合成電流に対し、前記周波数fsを有しかつ互いに直交関係にある2種類の正弦波を掛け合わせるミキサをさらに備え、
前記ミキサにより出力される各信号の直流成分に基づき、前記第1〜第Nのパワー段間の前記インダクタンス値の比率を計算する
請求項1ないし6のいずれか一項に記載のマルチフェーズ・スイッチング電源回路。
【請求項１１】
前記スイッチ信号制御器は、
周波数fsでパルスを発生させるパルス発生器と、
前記パルスの発生に応じてノコギリ波を生成するノコギリ波生成回路と、
前記ノコギリ波を、前記出力電圧と目標電圧の差分を表す信号と比較することにより前記制御信号を生成する比較器と、
を含むパルス幅変調器を、前記第1〜第Nのパワー段のそれぞれに対応して備え、
前記パルス幅変調器の前記パルス発生器で発生させる前記パルスの位相を調整することで、前記パルス幅変調器に対応するパワー段に供給する前記制御信号の位相を調整する
請求項1ないし10のいずれか一項に記載のマルチフェーズ・スイッチング電源回路。
【請求項１２】
前記スイッチ信号制御器は、
クロックに応じてカウントし、カウント値を示すカウント信号を生成するディジタルカウンタと、
前記カウント信号を遅延させる遅延器と、
前記遅延器で遅延されたカウント信号を、前記出力電圧と目標電圧の差分を表す信号と比較することにより、前記制御信号を生成する比較器と、
を含むパルス幅変調器を、前記第1〜第Nのパワー段のそれぞれに対応して備え、
前記パルス幅変調器における前記遅延器による遅延を調整することで、前記パルス幅変調器に対応するパワー段に供給する前記制御信号の位相を調整する
請求項1ないし10のいずれか一項に記載のマルチチェーズ・スイッチング電源回路。
【請求項１３】
前記スイッチ信号制御器は、
周波数fsでパルスを発生させるパルス発生器と、
前記パルスの発生に応じて第1レベルの前記制御信号を出力するラッチと、
前記出力電圧と目標電圧の差分に応じた遅延量だけ、前記パルス発生器で発生させられたパルスを遅延させたパルスを前記ラッチに与えるセレクタと、
を含むパルス幅変調器を、前記第1〜第Nのパワー段のそれぞれに対応して備え、
前記ラッチは、前記遅延されたパルスの入力に応じて、第2レベルの前記制御信号を出力し、
前記スイッチ信号制御器は、前記パルス幅変調器における前記パルス発生器で発生させる前記パルスの位相を調整することで、前記パルス幅変調器に対応するパワー段に供給する前記制御信号の位相を調整する
請求項1ないし10のいずれか一項に記載のマルチフェーズ・スイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、マルチフェーズ・スイッチング電源回路に関する。
【背景技術】
【０００２】
マルチフェーズ電源技術は、大電流を出力するアプリケーションに広く用いられている。通常、N相マルチフェーズの各相は、2π/N [rad]ずつ位相がずれて動作している。そのため、各相のスイッチ周波数がfsであるN相マルチフェーズ電源回路は、スイッチ周波数がNfsのシングルフェーズ電源と同様の動作を行う。そのため、負荷変動に対する応答速度の向上、リップル幅の低減などのメリットがある。一方で、ミスマッチによる影響が主たる欠点となる。
【０００３】
通常、理想的なN相のマルチフェーズDC-DC変換器の場合、出力信号の周波数特性として、Nfsの周波数成分とその倍数波にスプリアスが観測される。つまり、各相のスイッチ周波数であるfs成分は、各相の電流値の加算時にキャンセルされ、出力電圧では観測されない。
【０００４】
しかし、現実的なマルチフェーズ電源では、各相のインダクタンス値に最大20%程度のミスマッチが存在する。この影響により、各相の電流加算時にfs成分がキャンセルされず、出力信号にfs成分が残ってしまう。また、この低周波成分は、後段のLCによるローパスフィルタによる影響を受けにくいため、強いスプリアスが観測される。
【０００５】
これを解決する手法が、従来、提示されている。これは、予め各相のインダクタンスを測定し、インダクタンス値の近い2相を、逆相の関係に並び替えるものである。具体的に、2つの相のインダクタンス値が同じまたは近似し、他相のインダクタンス値と異なる場合に、これらの2つの相を対極に移動させる。これにより、位相が180度ずれた相同士が打ち消し合い（対極にある相のリップルが打ち消され）、出力電圧におけるfs成分が低減される。これにより、出力信号におけるfs成分が低減できる。しかしこの方法では、当該2つの相のインダクタンス値の差（ミスマッチの量）に応じて、fs成分が十分には除去できない問題点がある。また、1つの相のインダクタンス値のみが他相のインダクタンス値と異なる場合には、効果が得られない問題点がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】O. Garcia, et al., “Digital-Control-Based Solution to the Effect of Nonidealities of the Inductors in Multiphase Converters”, IEEE Transactions on Power Electronics, November 2007, Vol. 22, pp. 2155-2163
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、上記の従来技術では、出力信号に低周波成分のスプリアスが観測される問題の解決手法を提案したものであるが、ミスマッチの量によっては、fs成分が十分に除去できない場合が多かった。また、1相のインダクタンスのみが他相のインダクタンス値と異なる場合には効果が現れない問題があった。
【０００８】
この発明の一側面は、出力信号に含まれるスイッチ周波数成分をより低減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態としてマルチフェーズ・スイッチング電源回路は、入力電圧をこれとは異なる出力電圧に変換するマルチフェーズ・スイッチング電源回路であって、入力端子と、出力端子と、第1〜第N(Nは2より大きい整数)のパワー段と、スイッチ信号制御器とを備える。
【００１０】
前記入力端子は、前記入力電圧を受ける。
【００１１】
前記出力端子は、前記出力電圧を出力する。
【００１２】
前記第1〜第Nのパワー段は、一端が前記出力端子に接続されたインダクタと、前記インダクタの他端を前記入力端子に接続するハイサイドスイッチと、前記インダクタの他端を基準電圧に接続するローサイドスイッチと、をそれぞれ含む。
【００１３】
前記スイッチ信号制御器は、前記ハイサイドスイッチおよび前記ローサイドスイッチをそれぞれ周波数fsで相補的にオン・オフする第1〜第Nの制御信号を、前記第1〜第Nのパワー段に供給する。
【００１４】
前記スイッチ信号制御器は、前記第1〜第Nのパワー段間の前記インダクタのインダクタンス値の比率に応じて、前記第1〜第Nの制御信号の位相をそれぞれ決定する。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る3相マルチフェーズDC-DC変換器の基本構成を示す図。
【図２】従来手法における各相のハイサイドクロックの時間波形を示す図。
【図３】本発明の実施形態における各相のハイサイドクロックの時間波形を示す図。
【図４】第1実施形態にかかる3相マルチフェーズDC-DC変換器の構成例を示す図。
【図５】8相マルチフェーズ電源の各相のインダクタ電流の振幅と位相を示すベクトル図
【図６】第2実施形態にかかる3相マルチフェーズDC-DC変換器の構成例を示す図。
【図７】第3実施形態にかかる3相マルチフェーズDC-DC変換器の構成例を示す図。
【図８】第4実施形態にかかる3相マルチフェーズDC-DC変換器の構成例を示す図。
【図９】各相のインダクタ電流のトランジェント波形を示す図。
【図１０】第5実施形態にかかる3相マルチフェーズDC-DC変換器の構成例を示す図。
【図１１】PWM器の第1構成例を示す図。
【図１２】PWM器の第2構成例を示す図。
【図１３】PWM器の第3構成例を示す図。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら、本実施の形態について詳細に説明する。
【００１７】
本明細書では、3相マルチフェーズDC-DC変換器、特にbuck変換器の例を用いた例を説明する。ただし、本実施形態はこれに限定されるものではなく、昇圧型DC-DC変換器、降圧型DC-DC変換器、AC-DC変換器など、他のスイッチング電源回路にも適用可能である。また、4相以上のマルチフェーズ電源回路にも適用可能である。
【００１８】
(第1の実施形態) 
図1に本発明の実施形態に係るDC-DC変換器の概略構成を示す。3個のパワー段1,2,3が並列に接続された3相マルチフェーズ構成の例を示している。
【００１９】
それぞれのパワー段は、一端が出力電圧に接続されたインダクタL1,L2,L3と、インダクタL1,L2,L3の他端を入力電圧に接続するハイサイドスイッチHS1,HS2,HS3と、インダクタL1,L2,L3の他端をグランド（基準電圧）に接続するローサイドスイッチLS1,LS2,LS3とを備える。
【００２０】
ハイサイドスイッチHS1,HS2,HS3の一端は入力電圧に接続され、他端はインダクタL1,L2,L3の他端に接続されている。ローサイドスイッチLS1,LS2,LS3の一端は、グランドに接続され、他端はインダクタL1,L2,L3の他端に接続されている。
【００２１】
ハイサイドスイッチとローサイドスイッチは周波数fsで相補的に動作し、ハイサイドスイッチがONのときにインダクタ電流が増加し、OFFのときにインダクタ電流が減少する。
【００２２】
各相のスイッチ信号（制御信号）のデューティ比と位相は、スイッチ信号制御器3によって生成される。たとえば、各相のデューティ比は同一であり、位相は所定幅ずつずれている。また、出力端1には平滑容量2の一端が接続され、平滑容量2の他端はグランドに接続されている。
【００２３】
図2に従来の手法における各相のハイサイドスイッチの制御信号を示す。ハイサイドスイッチの制御信号がハイレベルのとき、ハイサイドスイッチがON、ローサイドスイッチがOFFとなる。従来は、3相マルチフェーズ電源の場合、各相のスイッチ信号は2π/3ずつ位相が等間隔にずれて入力される。各相のインダクタンス値にミスマッチがあった場合、各相の電流加算時にfs成分がキャンセルされず、出力信号にfs成分が残ってしまう。
【００２４】
本提案は、図3のように2相目と3相目のハイサイドスイッチ制御信号の位相を微調整することで、各相のインダクタンス値にミスマッチがあったとしても、スイッチ周波数fs成分を、出力信号から有効に除去または低減する。以下に、図1のDC-DC変換器の具体的な構成例を示す図4を用いて、調整の一例を示す。
【００２５】
図4に第1実施形態にかかるDC-DC変換器の構成例を示す。各相（各パワー段）のインダクタンス値の比率は既知であるとする。
【００２６】
出力電圧端子の電圧をADC17で検出し、出力電圧端子の電圧と、目標電圧端子の電圧の差分を差分器16で検出する。差分信号を位相補償器14で位相補償して、PWM（Pulse Width Modulation: パルス幅変調）器11、12、13の入力端子にフィードバックする。このフィードバック構成により、出力電圧端子の電圧を目標電圧端子の電圧に制御することが可能になる。出力電圧はADC17によってディジタル化されるため、位相補償器14はディジタル回路で実装される。
【００２７】
このとき、各相のインダクタンス値の比率を基に、演算器15によって2相目と3相目のPWM器12,13の位相を決定する。1相目のPWM器の位相は、0°とする。
【００２８】
1相目のインダクタンス値を基準にしたときの2相目と3相目のインダクタンス値の比率をA12、A13とする。このとき、2相目および3相目のスイッチHS2,HS3の制御信号の位相を、制御対象とした場合を考える。1相目を基準としたときの、2相目と3相目の位相をそれぞれφ2、φ3とする。なお、スイッチHS2,HS3と、スイッチLS2,LS3は相補的に動作するため、スイッチLS2,LS3には、スイッチHS2,HS3の制御信号を反転した制御信号が与えられる。
【００２９】
出力信号からスイッチ周波数fs成分を除去するには、インダクタ電流の合計（つまりインダクタL1〜L3の出力電流の合計）に含まれるスイッチ周波数fs成分のX方向成分とY方向成分を0にすればよい。このためには、以下の式が成り立つ必要がある。式（1）がY方向成分、式（2）がX方向成分の式である。
【数１】
0005643777.tif 000002
これを解くと以下の通り、2相目と3相目のスイッチHS2,HS3の制御信号の位相φ2、φ3が算出される。
【数２】
0005643777.tif 000003
即ち、2相目および3相目の位相φ2とφ3を上記の値となるように調整した場合にインダクタ電流の合計に含まれるスイッチ周波数fs成分が除去できる。たとえばあらかじめ設定されていた2相目および3相目の位相が2π／3、4π／3であったとすると、φ2と2π／3の差分だけ、2相目の位相を調整し、φ3と4π／3の差分だけ、3相目の位相を調整すればよい。
【００３０】
何相のマルチフェーズであっても式(1)と式(2)と同様の式が立てられるため、制御対象となる位相は2つで済むことが分かる。
【００３１】
ここで、制御対象とする2つの相の好適な選び方の一例を、図5に示す。ここでは8相マルチフェーズ電源の例を示している。図中の細い矢印が、各相のスイッチ周波数fsの振幅と位相を示し、太い矢印（合成ベクトル）がそれらの和の振幅と位相を示す。このとき、合成ベクトルのfs成分の持つ位相と成す角が、最も90度に近い相、即ち図5に示す2つの相を調整対象とする。これによって、少ない位相調整幅で、fs成分を抑制することが可能である。
【００３２】
ここでは2つの相を制御対象としたが、3つ以上の相を制御対象とすることも可能である。この場合も、上記と同様にして、式を立てることができ、各相の位相をそれぞれ計算できる。
【００３３】
以上、本実施形態により、各相のインダクタンス値にミスマッチがあったとしても、スイッチ周波数fs成分を、出力信号から低減または除去することができる。また、このことにより、出力電圧のリップル幅を低減することができる。
【００３４】
また、マルチフェーズの相の数に関わらず、2相の位相だけを制御することにより、容易にfs成分を低減または除去することができる。
【００３５】
また、相間におけるインダクタンス値の比率を基に、各相の位相の調整幅を決定するため、構成が簡易である。
【００３６】
(第2の実施形態)   
図6に第2実施形態にかかるDC-DC変換器の構成例を示す。図4に示した構成に対し、電流ループ18およびADC19が追加されている。図4と同様の要素には同一の符号を付してある。
【００３７】
本実施形態では、各パワー段を、一相毎に動作させることで、各相のインダクタ電流を計測する。つまり、順番に1つの相のパワー段のみを動作させ、その他のパワー段におけるハイサイドスイッチおよびローサイドスイッチを両方ともOFFにする。そして、このように測定した各相のインダクタ電流値を元に、相間のインダクタンス値の比率を求める。
【００３８】
図示の例では、1相目を測定対象にしたときの動作が示されている。電流ループ18で、1相目のパワー段の出力電流を検出し、ADC19をオーバーサンプル動作させることにより、1相目の電流のリップル幅を検知する。電流ループ18で検出した電流値（リップル幅）はADC19によってディジタル化され、演算器15に与えられる。したがって、演算器15はディジタル回路で実装される。1相目と同様にして、2相目、3相目も測定する。演算器15では、各相のリップル幅から2相目と3相目の位相を決定し、PWM器12、13の位相の調整を行う。
【００３９】
本実施形態におけるインダクタンス値の比率A12、A13の算出方法を示すと、次の通りである。各相の電流リップルの振幅は、インダクタンス値に反比例する。このため、各相の電流リップル振幅の測定値をΔipp1, Δipp2, Δipp3とすると、A12、A13は以下の値となる。
【数３】
0005643777.tif 000004
これらの値をそれぞれ式(1)、式(2)に代入することで2相目、3相目の位相を算出できる。
【００４０】
以上、本実施形態により、各パワー段の出力電流をそれぞれ測定するようにしたため、インダクタンス値の比率A12、A13を計算できる。よって、2相目、3相目の位相を算出できる。
【００４１】
(第3の実施形態)   
図7に第3実施形態にかかるDC-DC変換器の構成例を示す。図4の構成に対し、電圧ループ22とADC21が追加されている。図4と同様の要素には同一の符号を付してある。
【００４２】
本実施形態では、各相（各パワー段）の出力電圧を基に、インダクタンス値の比率を測定する場合を示す。
【００４３】
具体的に、各パワー段を、一相毎に動作させることで、各相の出力電圧を計測する。つまり、順番に1つの相のパワー段のみを動作させ、その他のパワー段におけるハイサイドスイッチおよびローサイドスイッチを両方ともOFFにする。そして、このように測定した各相の出力電圧を元に、相間のインダクタンス値の比率を求める
図示の例では、1相目を測定対象にした場合の動作が示されている。電圧ループ22で出力電圧を測定し、ADC21をオーバーサンプル動作させることにより、1相目の電圧のリップル幅を検知する。1相目と同様にして、2相目、3相目も測定する。演算器15では、各相の電圧リップル幅から2相目と3相目の位相を計算し、PWM器12、13の位相の調整を行う。
【００４４】
出力電圧のリップル幅を観測することで、1相目のインダクタンス値を基準にして、2相目と3相目のインダクタンス値の比率A12、A13を算出することが可能である。電流リップルと同様、各相の電圧リップルの振幅は、インダクタンス値に反比例する。このため、各相の電圧リップル振幅の測定値をΔvpp1, Δvpp2, Δvpp3とすると、A12、A13は以下のように計算される。
【数４】
0005643777.tif 000005
これらの値をそれぞれ式(1)、式(2)に代入することで2相目、3相目の位相を算出できる。
【００４５】
以上、本実施形態により、各パワー段の出力電圧をそれぞれ測定するようにしたため、インダクタンス値の比率A12、A13を計算できる。よって、2相目、3相目の位相を算出できる。
【００４６】
(第4の実施形態)   
図8に第4実施形態にかかるDC-DC変換器の構成例を示す。図4に示した構成に対し、電流ループ28およびADC29が追加されている。図4と同様の要素には同一の符号を付してある。
【００４７】
全相のインダクタ電流の合成電流を電流ループ28で検出し、ADC29でディジタル化して、演算器15に送る。演算器15では、合成電流を各相の電流リップル幅に分離することで、各相のインダクタンス値を測定する。ここではbuck変換器の場合で説明するが、その他の変換器の構成においても、同様の計算をすることが可能である。
【００４８】
以下、具体例を示す。図9に示す通り、3つの相間で、電流の傾きの正と負の組み合わせが異なる3つのフェーズ（時間区間）として、フェーズ1、フェーズ2、およびフェーズ3が示される。フェーズ1では、1相目のみ電流が増加し（傾きが正）、残りの相では電流が低減する（傾きが負）。フェーズ2では、2相目のみ電流が増加し、残りの相では電流が低減する。フェーズ3では、3相目のみ電流が増加し、残りの相では電流が低減する。各フェーズにおける合成電流の傾きm1、m2、m3を測定する。このとき、フェーズの両端間における傾きは、各相のインダクタンス値をL1、L2、L3とした場合、
【数５】
0005643777.tif 000006
と表わされる。ただし、Vg: 入力電圧、V: 出力電圧とする。
【００４９】
この式(9)からL1、L2、L3の比率を計算すると、
【数６】
0005643777.tif 000007
と表わされる。ここからA12、A13は以下のように算出される。
【数７】
0005643777.tif 000008
この値を式(1)、式(2)に代入することで2相目、3相目の位相を算出できる。
【００５０】
本実施形態では図9に示すフェーズ1，2，3を選択したが、選択するフェーズは、これに限定されるものではない。パワー段間で出力電流の増加と低減の組み合わせが互いに異なるフェーズであれば、どのような3つのフェーズを選択してもよい。相の個数がNであれば、N個のフェーズを特定して、上記と同様の計算を行えばよい。
【００５１】
(第5の実施形態)   
図10に第5実施形態にかかるDC-DC変換器の構成例を示す。図9に示した構成に対し、ミキサ22が追加されている。図9と同様の要素には同一の符号を付してある。
【００５２】
本実施形態では、各相の合成電流を検出し、周波数fsのsin波とcos波、すなわちe^j2πfst（=cos2πfst+jsin2πfst）を入力することで、各相のインダクタンス値を測定する場合を示す。
【００５３】
電流ループ28は、各相のインダクタ電流の合成電流を検知する。ADC29はこれをディジタル化してミキサ22に送る。ミキサ22は、当該インダクタ電流の合成電流に対し、周波数fsを有しかつ位相の異なる（直交する）2種類の正弦波を掛け合わせる。たとえば、e^j2πfst（=cos2πfst+jsin2πfst）を掛け合わせる。演算器15は、ミキサの出力信号を基に、2相目と3相目の位相を計算する。
【００５４】
最初に、各相が2π/3ずつ位相がずれて動作していると仮定する。ここで、式(13)に示すように、各相のインダクタ電流の和の1次高調波成分のみに着目する。なお、1次高調波成分はローパスフィルタで取り出すことができる。
【数８】
0005643777.tif 000009
ただし、IL1、IL2、IL3は各インダクタ電流の1次高調波成分の振幅を示す。合成電流を上述の正弦波と掛け合わせることによって、以下の式を得る。
【数９】
0005643777.tif 000010
このとき、実部と虚部におけるDC成分（直流成分）を取り出すと、以下のようになる。
【数１０】
0005643777.tif 000011
ここから1相目を基準にしたときの2相目と3相目のインダクタンス値の比率A12、A13について解くと、以下の式が得られる。
【数１１】
0005643777.tif 000012
これにより、各相のfs成分におけるインダクタンスの比率を算出することができる。これを式(3)、式(4)に代入することで、各位相（2相目と3相目）の調整量を算出することができる。
【００５５】
ここでは相の個数が3つの場合を示したが、4つ以上の場合も同様にして計算できる。
【００５６】
(第6の実施形態) 
図11にPWM器の第1の構成例を示す。PWM器をアナログ回路で実装する場合の構成例を示す。
【００５７】
図11に示すPWM器は、パルス発生器34と、ノコギリ波生成器30と、比較器31を備える。ノコギリ波生成器30は、スイッチ35と、容量32と、抵抗33を含む。容量32と抵抗の並列接続によって、RC回路が形成されている。
【００５８】
パルス発生器34は、周波数fsで動作し、位相を外部から調整可能である。パルス発生器34でパルスが発生すると、スイッチ35がONとなり、参照電圧が出力電圧に短絡させられる。スイッチ35がOFFとなると、RC回路（容量32と抵抗33）の時定数に反比例した傾きで、電圧が低下する。これによりパルス信号が、ノコギリ波に変換される。
【００５９】
比較器31は、PWM器への入力信号（出力電圧と目標電圧の差分信号）を、ノコギリ波と比較することで、パルス幅変調された出力信号（制御信号）を出力する。たとえば入力信号の振幅がノコギリ波以上の区間でハイレベルの信号、入力信号がノコギリ波より小さい区間でローレベルの信号を出力する。
【００６０】
以上、パルス発生器34の位相を外部から調整することで、制御信号（スイッチ信号）の位相を調整することができる。
【００６１】
(第7の実施形態)   
図12にPWM器の第2の構成例を示す。クロックカウンタでディジタルPWM器を実装する場合の構成例を示す。
【００６２】
図12のPWM器は、ディジタルカウンタ41と、遅延量算出部42と、遅延器43と、比較器44を備える。
【００６３】
ディジタルカウンタ41は、ディジタルで動作するカウンタであり、カウンタクロックに応じてカウントし、ディジタルカウンタ値を示すカウント信号を出力する。ディジタルカウンタ41は、第6の実施形態で示したノコギリ波のような信号を、カウンタでディジタル的に生成する。遅延量算出部42は、外部から与えられた位相[rad]を、時間である遅延量に変換する。つまり、外部から与えられた位相にTs/2πを乗じることで、遅延量を求める。Ts=1/fsである。
【００６４】
遅延器43は、遅延量に応じて、ディジタルカウンタ41からのカウント信号に遅延を与える。これによりカウント信号の位相が調整される。遅延を与えられたカウント信号は、比較器44に入力される。
【００６５】
比較器44は、PWM器への入力信号を、カウント信号が表すディジタルカウンタ値と比較することで、パルス幅変調を行う。たとえば入力信号の振幅がディジタルカウンタ値以上の区間では、ハイレベルの信号を出力し、入力信号がディジタルカウンタ値より小さい区間では、ローレベルの信号を出力する。  
以上、カウント信号の位相（遅延）を、外部から与える位相により調整することで、制御信号の位相を調整することができる。
【００６６】
(第8の実施形態)   
図13にPWM器の第3の構成例を示す。ディレイラインでディジタルPWM器を実装する場合の構成例を示す。
【００６７】
図13のPWM器は、パルス発生器51と、ディレイライン52と、セレクタ54と、セット-リセットラッチ53を備える。
【００６８】
パルス発生器51は、周波数fsで動作し、位相を外部から調整可能である。
【００６９】
ディレイライン52は、複数の遅延素子を含み、パルス発生器51で発生させられたパルスに、複数の遅延量を与える。ディレイライン52は、それぞれの遅延量を有するパルスを、セレクタ54に出力する。
【００７０】
セレクタ54は、ディレイライン52から出力されたパルスのうち、PWM器への入力信号に応じた遅延量を有するパルスを選択する。
【００７１】
セット-リセットラッチ53は、パルス発生器51がパルスを発したときにセットされ、このとき、ハイレベルの信号（第1の制御信号）を出力する。また、その発生させられたパルスは、PWM器への入力信号に応じて遅延させられて、ラッチ53のリセットに入力される。このとき、セット-リセットラッチ53は、ローレベルの信号（第2の制御信号）を出力する。
【００７２】
以上、パルス発生器51の位相を外部から調整することで、制御信号の位相を調整することができる。
【００７３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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