(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に位置する第２導電型のウエル領域と、
前記ウエル領域内に位置するトレンチと、
前記ウエル領域の表面層に位置し前記トレンチにより互いに分離され前記トレンチに接している第１導電型の第１ベース領域および第２ベース領域と、
前記第１ベース領域の表面層に位置し前記トレンチに接している第２導電型の第１ソース領域と、
前記第１ベース領域の表面層に位置し前記トレンチに接している第２導電型の第２ソース領域と、
前記第１ベース領域の表面層に位置する第１導電型の第１ピックアップ領域と、
前記第２ベース領域の表面層に位置する第１導電型の第２ピックアップ領域と、
前記トレンチの側壁の前記ウエル領域と前記第１ソース領域の間の前記第１ベース領域上にゲート絶縁膜を介して位置する第１ゲート電極と、
前記トレンチの側壁の前記ウエル領域と前記第２ソース領域の間の前記第２ベース領域上にゲート絶縁膜を介して位置する第２ゲート電極と、
前記第１ソース領域および前記第１ピックアップ領域に電気的に接触する第１主電極と、
前記第２ソース領域および前記第２ピックアップ領域に電気的に接触する第２主電極と、を備えた半導体装置において、
前記第１ソース領域と前記第１ピックアップ領域が前記トレンチの長さ方向において交互に配置され、前記第２ソース領域と前記第２ピックアップ領域が前記トレンチの長さ方向において交互に配置され、
前記第１主電極が二次電池の低電位側に接続され、前記第２主電極が前記二次電池を充電するための充電回路または負荷に接続される二次電池保護装置であって、
前記第１ピックアップ領域間の前記第１ソース領域の前記トレンチの長さ方向の長さが前記２ピックアップ領域間の前記第２ソース領域の前記トレンチの長さ方向の長さより短いことを特徴とする二次電池保護装置。
【請求項２】
第１導電型の半導体基板の表面層に選択的に形成された第２導電型のウエル領域と、
前記ウエル領域内に位置するトレンチと、
前記ウエル領域の表面層に位置し前記トレンチにより互いに分離され前記トレンチに接している第１導電型の第１ベース領域および第２ベース領域と、
前記第１ベース領域の表面層に位置し前記トレンチに接している第２導電型の第１ソース領域と、
前記第２ベース領域の表面層に位置し前記トレンチに接している第２導電型の第２ソース領域と、
前記第１ベース領域の表面層に位置する第１導電型の第１ピックアップ領域と、
前記第２ベース領域の表面層に位置する第１導電型の第２ピックアップ領域と、
前記トレンチの側壁の前記ウエル領域と前記第１ソース領域の間の前記第１ベース領域上にゲート絶縁膜を介して位置する第１ゲート電極と、
前記トレンチの側壁の前記ウエル領域と前記第２ソース領域の間の前記第２ベース領域上に前記ゲート絶縁膜を介して位置する第２ゲート電極と、
前記第１ソース領域および前記第１ピックアップ領域に電気的に接触する第１主電極と、
前記第２ソース領域および前記第２ピックアップ領域に電気的に接触する第２主電極と
、を備え、
前記第１ソース領域と前記第１ピックアップ領域が前記トレンチの長さ方向において交互に配置され、前記第２ソース領域と前記第２ピックアップ領域が前記トレンチの長さ方向において交互に配置された半導体装置の製造方法において、
前記ウエル領域、前記第１ベース領域、前記第２ベース領域、前記トレンチ、前記ゲート絶縁膜、前記第１ゲート電極および前記第２ゲート電極を形成した後、
前記第１ゲート電極および第２ゲート電極間の前記トレンチ底部を覆い、前記第１ベース領域および第２ベース領域の前記トレンチと隣接する箇所に達する開口部を有する第１のレジストマスクを形成する工程と、
該第１のレジストマスクを用いて前記第１ソース領域および前記第２ソース領域を形成するための不純物のイオン注入を行う工程と、
前記第１ゲート電極および第２ゲート電極間の前記トレンチ底部と前記第１ベース領域および第２ベース領域の前記トレンチと隣接する箇所の一部を覆い、前記第１ベース領域および前記第２ベース領域に達する開口部を有する第２のレジストマスクを形成する工程と、
該第２のレジストマスクを用いて前記第１ピックアップ領域および第２ピックアップ領域を形成するための不純物のイオン注入を行う工程と、
前記第１ソース領域および前記第１ピックアップ領域に電気的に接触する第１主電極を形成する工程と、
前記第２ソース領域および前記第２ピックアップ領域に電気的に接触する第２主電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記第１ベース領域および第２ベース領域となる第１導電型領域を形成する工程と、
前記第１導電型領域を前記第１ベース領域および第２ベース領域に分離するように前記第１導電型領域より深い深さで前記ウエル領域内に前記トレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの両側壁に前記第１ゲート電極および第２ゲート電極を形成する工程と、を備えたことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記トレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの両側壁に前記第１ゲート電極および第２ゲート電極を形成する工程と、
前記第１ゲート電極および第２ゲート電極間の前記トレンチ底部を覆い、前記第１ベース領域および第２ベース領域の前記トレンチと隣接する箇所に達する開口部を有する第３のレジストマスクを形成する工程と、
該第３のレジストマスクを用いて前記ウエル領域内に前記第１ベース領域および第２ベース領域を形成するための不純物のイオン注入を行う工程と、を備えたことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板の表面層に選択的に形成された第２導電型のウエル領域と、
前記ウエル領域内に位置するトレンチと、
前記ウエル領域の表面層に位置し前記トレンチの一方の側壁に接している第１導電型のベース領域と、
前記ベース領域の表面層に位置し前記トレンチに接している第２導電型のソース領域と、
前記ベース領域の表面層に位置する第１導電型のベースピックアップ領域と、
前記ウエル領域の表面層に位置し前記トレンチの他方の側壁に接している第２導電型の
ドレイン領域と、
前記トレンチの一方の側壁の前記ウエル領域と前記ソース領域の間の前記ベース領域上にゲート絶縁膜を介して位置するゲート電極と、
前記ソース領域および前記ベースピックアップ領域に電気的に接触する第１主電極と、
前記ドレイン領域に電気的に接触する第２主電極と、を備え、
前記ソース領域と前記ピックアップ領域が前記トレンチの長さ方向において交互に配置された半導体装置の製造方法において、
前記ウエル領域、前記ベース領域、前記トレンチ、前記ゲート絶縁膜および前記ゲート電極を形成した後、
前記トレンチ底部を覆い、前記ベース領域の前記トレンチと隣接する箇所に達する開口部を有する第１のレジストマスクを形成する工程と、
該第１のレジストマスクを用いて前記ソース領域および前記ドレイン領域を形成するための不純物のイオン注入を行う工程と、
前記トレンチ底部と前記ベース領域の前記トレンチの一方の側壁と隣接する箇所を覆い、前記ベース領域に達する開口部を有する第２のレジストマスクを形成する工程と、
該第２のレジストマスクを用いて前記ベースピックアップ領域を形成するための不純物のイオン注入を行う工程と、
前記ソース領域および前記ベースピックアップ領域に電気的に接触する第１主電極を形成する工程と、
前記ドレイン領域に電気的に接触する第２主電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記ベース領域を形成する工程と、
前記ベース領域より深い深さで前記ウエル領域内にトレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの一方の側壁に前記ゲート電極を形成する工程と、を備えること特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記トレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの一方の側壁に前記ゲート電極を形成する工程と、
前記トレンチ底部および前記トレンチの他方の側壁に隣接する表面を覆い、前記トレンチの一方の側壁に隣接する箇所に達する開口部を有する第３のレジストマスクを形成する工程と、
該第３のレジストマスクを用いて前記ウエル領域内に前記ベース領域を形成するための不純物のイオン注入を行う工程と、を備えることを特徴とする請求項５に記載の半導体装置の製造方法。

【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチゲート型ＭＯＳＦＥＴを用いた半導体装置および二次電池保護装置に関する。
【背景技術】
【０００２】
トレンチゲート型ＭＯＳＦＥＴはチャネル領域を縦方向に形成することから、特に大面積を要するパワーＭＯＳＦＥＴ等で大幅な素子面積縮小が図れるという利点を有する。
以下に、特許文献１や２などに開示されている双方向トレンチ横型ＭＯＳＦＥＴについて説明する。
【０００３】
図２１は、従来の双方向トレンチ横型ＭＯＳＦＥＴと二次電池保護装置の充放電制御回路を示す平面図である。図２２は図２１のＸ１−Ｘ１線で切断した要部断面図である。図２３は図２１のＢ部の一例の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図である。図２４は図２１のＢ部の他の例の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ３−Ｘ３線で切断した要部断面図である。
【０００４】
図２１では、双方向トレンチ横型ＭＯＳＦＥＴ９０を主として記載しており、充放電制御回路９５の構成については省略されている。また、図２１では、第１ｎ+ソース領域７、第２ｎ+ソース領域８および第１ｐ+ベースピックアップ領域４１、第２ｐ+ベースピックアップ領域５１は省略されている。また、図２２、図２３（ａ）および図２４（ａ）ではプラグ１３、第１ソース電極配線１４、第２ソース電極配線１５は省略されており、図２２では第１トレンチ３を充填する層間絶縁膜２００、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１は図示されていない。
【０００５】
この双方向トレンチ横型ＭＯＳＦＥＴ９０は、ｐ型半導体基板１の表面層に形成されるｎウエル領域２と、ｎウエル領域２の表面から内部に形成される閉ループ状の蛇行部を有する第１トレンチ３とを有する。蛇行部は、円弧部３００と直線部３１０とから構成されている。また、第１トレンチ３と同時に形成され第１トレンチ３を囲む閉ループ状の第２トレンチ２５を有する。第２トレンチ２５は必要に応じて形成すればよい。
【０００６】
また、第１トレンチ３と第２トレンチ２５に囲まれｎウエル領域２の表面層に形成される第１ｐベース領域４と、ｎウエル領域２の表面層に形成され第１トレンチ３に囲まれる第２ｐベース領域５と、第１ｐベース領域４の表面層に形成され第１トレンチ３の側壁と接する第１ｎ+ソース領域７と、第２ｐベース領域５の表面層に形成され第１トレンチ３の側壁と接する第２ｎ+ソース領域８と、第１ｐベース領域４の表面層に形成される第１ｐ+ベースピックアップ領域４１と、第２ｐベース領域５の表面層に形成される第２ｐ+ベースピックアップ領域５１と有する。
【０００７】
また、第１トレンチ３の側壁にゲート絶縁膜１０を介して第１ｐベース領域４側に形成されるポリシリコンからなる第１ゲート電極１１と、第１トレンチ３の側壁にゲート絶縁膜１０を介して第２ｐベース領域５側に形成されるポリシリコンからなる第２ゲート電極１２とを有する。第１トレンチ３で囲まれた領域において、第１トレンチ３同士を接続する第３トレンチ７２を有する。また、第３トレンチ７２は第２ポリシリコンゲート配線２０の下で切断されていてもよい。切断される場合は、図３１のように形成される。図３１（ａ）は、第３トレンチ７２が切断される場合の図２１のＹ１−Ｙ１線で切断した要部断面図である。図３１（ｂ）は、第３トレンチ７２が切断される場合の図２１のＹ２−Ｙ２線で切断した要部断面図である。図３１（ｃ）は、第３トレンチ７２および第２ポリシリコンゲート配線２０周辺のマスクレイアウト図である。第２ポリシリコンゲート配線２０上のコンタクトホール２１形成の際に、コンタクトエッチングによって第２ポリシリコンゲート配線２０下のゲート絶縁膜１０にダメージが入ることがあるため、コンタクトホール２１の下には厚い熱酸化膜であるＬＯＣＯＳを形成することがある。このＬＯＣＯＳは第３トレンチ７２から所定の距離を離して形成する必要がある。微細化する場合には、第３トレンチ７２をＬＯＣＯＳから離すために切断する。このような構成は第４トレンチ７１においても同様の構成とすることができる。また、第３トレンチ７２の一端は円弧部３００から突出するように形成されている。第３トレンチ７２の両側壁にはゲート絶縁膜１０を介して第２ゲート電極１２が形成されている。この第２ゲート電極１２は第１トレンチ３内の第２ゲート電極１２と接続されている。第３トレンチ７２は、第１トレンチ３に比べて幅を狭くしてもよい。この場合、第２ゲート電極１２で埋め込まれ第２ゲート電極１２の間に層間絶縁膜が形成されないようにしてもよい。
【０００８】
また、第２トレンチ２５の側壁にゲート絶縁膜１０と同時に形成された絶縁膜２７を介して第１ｐベース領域４側に形成されるポリシリコン膜２８（第１ゲート電極１１、第２ゲート電極１２と同時に形成される）と、ｎウエル領域２側に形成されるポリシリコン膜２９（第１ゲート電極１１、第２ゲート電極１２と同時に形成される）とを有する。さらに、第２トレンチ２５と第１トレンチ３を接続する第４トレンチ７１を備えている。第４トレンチ７１は第１ポリシリコンゲート配線１９の下で切断されていてもよい。第４トレンチ７１の一端は円弧部３００から突出するように形成されている。第４トレンチ７１の両側壁にはゲート絶縁膜１０を介して第１ゲート電極１１が形成されている。この第１ゲート電極１１は第１トレンチ３内の第１ゲート電極１１および第２トレンチ２５内のポリシリコン膜２８と接続されている。第４トレンチ７１は、第１トレンチ３に比べて幅を狭くして、第１ゲート電極１１で埋め込まれ第１ゲート電極１１の間に層間絶縁膜が形成されないようにしてもよい。
【０００９】
また、層間絶縁膜２００に開けたコンタクトホール１６に必要に応じてタングステンなどで形成したプラグ１３を配置し、第１ｎ+ソース領域７および第１ｐ+ベースピックアップ領域４１と、プラグ１３を介して接する第１ソース電極配線１４と、第２ｎ+ソース領域８および第２ｐ+ベースピックアップ領域５１にプラグ１３を介して接する第２ソース電極配線１５とを有する。
【００１０】
また、第４トレンチ７１内の第１ゲート電極１１に接する第１ポリシリコンゲート配線１９と、第３トレンチ７２内の第２ゲート電極１２に接する第２ポリシリコンゲート配線２０と、第１ポリシリコンゲート配線１９にコンタクトホール２１を通して接する第１ゲート金属配線１７と、第２ポリシリコンゲート配線２０にコンタクトホール２１を介して接する第２ゲート金属配線１８と、第１ソース電極配線１４に接続する第１ソース端子Ｓ１と、第２ソース電極配線１５に接続する第２ソース端子Ｓ２と、第１ゲート金属配線１７に接続する第１ゲート端子Ｇ１と、第２ゲート金属配線１８に接続する第２ゲート端子Ｇ２とを有する。尚、ポリシリコン膜２９は他の箇所とは接続せず浮遊電位状態とするか、ｎウエル領域２と接続される。
【００１１】
図２３（ａ）では、円弧部の直線部の長手方向に平行に第１ｐ+ベースピックアップ領域４１と第２ｐ+ベースピックアップ領域５１を形成している。これに対して、図２４（ａ）では、図２３（ａ）に比べてデバイス面積（デバイスピッチ）を小さくするために、直線部３１０の長手方向で第１ｎ+ソース領域７と第１ｐ+ベースピックアップ領域４１および第２ｎ+ソース領域８と第２ｐ+ベースピックアップ領域５１をそれぞれ交互に形成している。
【００１２】
また、双方向トレンチ横型ＭＯＳＦＥＴ９０を囲むように分離領域となるＬＯＣＯＳ膜３７が形成されてる。分離領域はＬＯＣＯＳ膜３７ではなく、ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)などでもよい。充放電制御回路９５には、ＰＭＯＳ３３３とＮＭＯＳ３３４などのプレーナＭＯＳＦＥＴを備えている。ＰＭＯＳ３３３は、ｎウエル領域３１内に形成されたｐ+ソースドレイン領域３２、３３とｐ+ソースドレイン領域３２、３３の間のｎウエル領域３１の表面上にゲート絶縁膜を介して形成されるゲート電極３８を備えている。ＮＭＯＳ３３４は、ｐ型半導体基板１または必要に応じてｐウエル領域（図示せず）内に形成されたｎ+ソースドレイン領域３５、３６とｎ+ソースドレイン領域３５、３６の間のｐ型半導体基板１の表面上にゲート絶縁膜を介して形成されるゲート電極３９を備えている。ゲート電極３８およびゲート電極３９は、双方向トレンチ横型ＭＯＳＦＥＴ９０の第１ゲート電極１１、第２ゲート電極１２やポリシリコン膜２８、２９と同時に形成することができる。充放電制御回路９５と双方向トレンチ横型ＭＯＳＦＥＴとの間には、ｐ型半導体基板１の表面層にｐ+領域３４を設け、ｐ+領域３４を接地している。双方向トレンチ横型ＭＯＳＦＥＴ９０において発生した漏れ電流をグランドに流すことにより寄生動作を抑制している。
【００１３】
このように、従来の双方向トレンチ横型ＭＯＳＦＥＴ９０では閉ループ状の蛇行部を有する第１トレンチ３は、その側壁に第１ゲート電極１１、第２ゲート電極１２が形成され、蛇行部の直線部３１０の両側のトレンチ残し部は双方向ＭＯＳＦＥＴの第１ｎ+ソース領域７、第２ｎ+ソース領域８となっている。
【００１４】
その最外周に閉ループ状の第２トレンチ２５を形成する場合は、第２トレンチ２５で第１ｐベース領域４とｎウエル領域２を分離している。第２トレンチ２５を形成することで、ｎウエル領域２と第１ｐベース領域４のｐｎ接合が表面ではなくなるため、不活性領域を狭めることができる。また、チップサイズを変えない場合には、活性領域を広げられるのでオン抵抗を低減することができる。
【００１５】
以下、特許文献３に記載されている二次電池保護装置および二次電池保護装置に上記の双方向トレンチ横型ＭＯＳＦＥＴ９０を適用した場合について述べる。
図２５（ａ）はリチウムイオン電池などの二次電池を収納した電池パックに収容された従来の二次電池保護装置の回路構成を示すブロック図であり、電池パック９８が充電器９９に接続された状態を示している。図２５（ｂ）は同図（ａ）の充放電制御動作を示す図である。また、図２６は二次電池保護装置の充放電制御動作における電流経路を示す図であり、放電ＦＥＴ９１と充電ＦＥＴ９２に流れる電流の経路を示している。同図の（ａ）は通常時の充放電電流経路、（ｂ）は過充電保護時の放電電流経路、（ｃ）は過放電保護時の充電電流経路をそれぞれ示している。
【００１６】
電池パック９８には、二次電池９６の放電制御用の半導体デバイスである放電ＦＥＴ９１及び充電制御用の半導体デバイスである充電ＦＥＴ９２のオン（ＯＮ）、オフ（ＯＦＦ）をそれぞれ制御する充放電制御回路９５が設けられている。充放電制御回路９５は、二次電池９６の過放電を検出する過放電検出回路、二次電池の過充電を検出する過充電検出回路および通常状態での二次電池９６の放電過電流を検出する放電過電流検出回路を備えている。９３，９４は放電ＦＥＴ９１、充電ＦＥＴ９２の寄生ダイオードである。
【００１７】
また、電池パック９８には、二次電池９６のプラス（＋）側とマイナス（−）側の出力端子が設けられており、これらの出力端子は、二次電池９６の充電時には充電器９９の充電回路９７からの充電電流が入力される入力端子となる。
【００１８】
通常時の充放電の際には、放電ＦＥＴ９１および充電ＦＥＴ９２が共にＯＮ状態に制御される。通常の充電時において過充電が検出されると、放電ＦＥＴ９１がＯＦＦ状態に制御され、充電電流を切断させる。充電ＦＥＴ９２はＯＮ状態のままである。電池パック９８に図示しない負荷装置が接続されると、二次電池９６は負荷へ電力を供給すべく放電状態となる。通常の放電時において過放電が検出されると、充電ＦＥＴ９２がＯＦＦ状態に制御され、放電電流を切断させる。放電ＦＥＴ９１はＯＮ状態のままである。また、放電時、二次電池９６を異常負荷あるいは負荷短絡による過電流から保護するため、前記放電過電流検出回路を備え、放電過電流検出回路において、過電流を検出した場合は、放電ＦＥＴ９１をＯＦＦ状態にして放電電流を切断される。
【００１９】
図２１で示した、双方向トレンチ横型ＭＯＳＦＥＴ９０は、放電ＦＥＴ９１、充電ＦＥＴ９２および寄生ダイオード９３、９４から構成される。
具体的には、ｎウエル領域２をドレインとし第１ｎ+ソース領域７をソースとする放電ＦＥＴ９１と、ｎウエル領域２をドレインとし第２ｎ+ソース領域８をソースとする充電ＦＥＴ９２は、ｎウエル領域２で接続されており、このｎウエル領域２はどの端子とも接続していない。また、放電ＦＥＴ９１と充電ＦＥＴ９２は逆並列に接続されている。また、第１ｐベース領域４とｎウエル領域２とのｐｎ接合により形成される寄生ダイオード９３と第２ｐベース領域５とｎウエル領域２とのｐｎ接合により形成される寄生ダイオード９４はそれぞれ逆並列に接続されている。
【００２０】
図２１、図２２および図２４に示す双方向トレンチ横型ＭＯＳＦＥＴ９０の製造方法を以下に示す。
まず、ｐ型半導体基板１の表面に選択的にリンなどの不純物を導入し、熱拡散によりｎウエル領域２を形成する。このとき、充放電制御回路のｎウエル領域３１を同時に形成してもよい。つぎに、ｎウエル領域２の表面に選択的にＢ(ボロン)などの不純物を導入し熱拡散により第１ｐベース領域４および第２ｐベース領域５を同時に形成する。つぎに、ドライエッチングなどによりｎウエル領域２の表面から第１ｐベース領域４および第２ｐベース領域５の最終的な深さより深い深さで、ｎウエル領域２より浅い深さの第１トレンチ３、第２トレンチ２５、第３トレンチ７２および第４トレンチ７１を同時に形成する。つぎに、双方向トレンチ横型ＭＯＳＦＥＴ９０を充放電制御回路９５などと分離するための分離領域を形成する。具体的には、窒化膜により素子形成領域（双方向トレンチ横型ＭＯＳＦＥＴ９０や充放電制御回路９５）をマスクし、熱酸化によりＬＯＣＯＳ膜３７を形成する。つぎに、窒化膜を除去した後、ゲート絶縁膜１０としてシリコン酸化膜を熱酸化もしくはＣＶＤにより形成する。この際に、充放電制御回路９５に形成するＰＭＯＳ３３３およびＮＭＯＳ３３４のゲート絶縁膜も同時に形成することができる。つぎに、不純物が導入されたポリシリコンを堆積し、異方性エッチングによりエッチングし、第１トレンチ３、第２トレンチ２５、第３トレンチ７２および第４トレンチ７１の両側壁にポリシリコンを残し、第１ゲート電極１１、第２ゲート電極１２、ポリシリコン膜２８およびポリシリコン膜２９を形成する。この際に、ＰＭＯＳ３３３のゲート電極３８およびＮＭＯＳ３３４のゲート電極３９も同時に形成することができる。具体的には、ポリシリコンを堆積したのち、ゲート電極３８，３９を形成する領域にマスクを形成する工程を追加すればよい。また、第１ｐベース領域４および第２ｐベース領域５は、第１ゲート電極１１および第２ゲート電極１２を形成した後に形成してもよい。トレンチが閉ループではなく、終端を持つトレンチの場合は、ゲート電極を第１、第２に分ける必要がある。例えばレジストをマスクとして、ＣＤＥエッチングなどによりトレンチ側壁のポリシリコンを部分的に除去することで第１、第２ゲート電極を形成することができる。このゲート電極を二つに分ける工程は、ゲート形成直後からトレンチ埋め込みまでの途中のどの工程でも可能である。
【００２１】
つぎに、第１ｎ+ソース領域７および第２ｎ+ソース領域８を形成する。図２７は製造工程中の要部断面図であり、同図（ａ）および（ｃ）は図２４のＸ３−Ｘ３線で切断した要部断面図を示し、同図（ｂ）は図２４のＸ４−Ｘ４線で切断した要部断面図を示す。
【００２２】
まず、レジストを全面に塗布し、パターニングによりレジストマスク６１を形成し、ヒ素をイオン注入する（図２７（ａ）および（ｂ））。つぎにレジストマスク６１を除去する（図２７（ｃ））。このときｎ+ソースドレイン領域３５，３６を形成するためのイオン注入を同時に行ってもよい。第１ｎ+ソース領域７および第２ｎ+ソース領域８は後述するリフローにより活性化される。第１ｐベース領域４および第２ｐベース領域５を第１ゲート電極１１および第２ゲート電極１２を形成した後に形成する場合は、第１ｎ+ソース領域７および第２ｎ+ソース領域８を形成する不純物のイオン注入の前にレジストマスク６１をマスクとしてＢＦ2のイオン注入と熱拡散(活性化)を行えばよい。
【００２３】
つぎに、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成する。図２８は製造工程中の要部断面図であり、同図（ａ）は図２４のＸ３−Ｘ３線で切断した要部断面図を示し、同図（ｂ）（ｃ）は図２４のＸ４−Ｘ４線で切断した要部断面図を示す。
【００２４】
レジストを全面に塗布し、パターニングによりレジストマスク６２を形成し、ＢＦ2をイオン注入する（図２８（ａ）および（ｂ））。つぎにレジストマスク６２を除去する（図２８（ｃ））。このときｐ+ソースドレイン領域３２，３３およびｐ+領域３４を形成するためのイオン注入を同時に行ってもよい。第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１は後述するリフローにより活性化される。
【００２５】
図２９は、製造工程中の要部断面図であり、図２４のＸ３−Ｘ３線で切断した要部断面図を示す。
第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１形成後、層間絶縁膜２００を形成する。層間絶縁膜２００はＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ  ｆｉｌｍ）をＣＶＤ法により堆積後リフローを行う。このリフローにより、第１ｎ+ソース領域７、第２ｎ+ソース領域８、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１が活性化される(図２９（ａ）)。そして、層間絶縁膜２００にコンタクトホールを形成し、第１ｎ+ソース領域７および第２ｎ+ソース領域８、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１と接触するプラグ１３を形成する（図２９（ｂ））。この後、プラグ１３と接続される第１ソース電極配線１４および第２ソース電極配線１５などを形成することにより、図２１、図２２および図２４で示した双方向トレンチ横型ＭＯＳＦＥＴ９０が完成する。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００４−２７４０３９号公報
【特許文献２】特開２００８−１７２００６号公報
【特許文献３】特開２００８−４２９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
図２４で示した双方向トレンチ横型ＭＯＳＦＥＴ９０は、ｎウエル領域２をエミッタ、第１ｐベース領域４をベース、第１ｎ+ソース領域７をコレクタとする第１の寄生トランジスタと、ｎウエル領域２をエミッタ、第２ｐベース領域５をベース、第２ｎ+ソース領域８をコレクタとする第２の寄生トランジスタとを備えている。これら寄生トランジスタがオンして素子が破壊しないようにラッチアップ耐量を高めるためには、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を配置する間隔を狭め、pベース抵抗を下げることが有効である。しかしその分、第１ｎ+ソース領域７および第２ｎ+ソース領域８の領域が減ることになり、図２６（ｂ）で示した通常充放電時において放電ＦＥＴ９１および充電ＦＥＴ９２が共にオン状態の場合のオン抵抗が上昇してしまう。
【００２８】
図３０は、図２８（ｂ）に対応するマスクずれを示す図である。レジストマスク６２の形成工程において、アライメント精度や加工精度が悪い場合、レジストの露光される面積が多くなり、トレンチ底面までレジストが抜けた状態にレジストマスク６２が形成されることがある。この場合、トレンチ底面に対してもイオンが注入され、ｐ+領域が形成されてしまい耐圧が低下する。また、第１ｎ+ソース領域７および第２ｎ+ソース領域８を形成する場合にも同様の問題がある。
【００２９】
レジストマスク６２のパターニング工程におけるマスク合わせのマージンは、第１ゲート電極１１または第２ゲート電極１２の厚さとゲート絶縁膜１０の厚さを足した厚さＨ１（以下、マージンＨ１という）しかない。このマージンを多くとるために第１ゲート電極１１、第２ゲート電極１２を厚くすると、デバイスピッチが広がりオン抵抗が上昇する。また、ＰＭＯＳ３３３およびＮＭＯＳ３３４のゲート電極３８、３９を第１ゲート電極１１、第２ゲート電極１２と同時に形成する場合、ＰＭＯＳ３３３とＮＭＯＳ３３４において段差が大きくなり、他の工程に影響する。また、ゲート絶縁膜１０を厚くすると、ＭＯＳＦＥＴの特性が悪くなる。よって、コスト、性能に優れた双方向トレンチ横型ＭＯＳＦＥＴ９０を製造するには、第１ｎ+ソース領域７、第２ｎ+ソース領域８の形成工程および第１ｐ+ベースピックアップ領域４１、第２ｐ+ベースピックアップ領域５１の形成工程での高いアライメント精度および加工精度が要求される。
【００３０】
このように高いアライメント精度および加工精度が要求されるため、検査工程の追加、場合によってはパターニング工程のやり直しを行う必要があり、生産性が悪い。このような問題は、双方向トレンチ横型ＭＯＳＦＥＴに限らず、トレンチ内にその両側壁にそれぞれ絶縁膜を介してゲート電極を形成するトレンチゲート型半導体装置においても生じるといえる。
【００３１】
この発明の目的は、前記の課題を解決して、特性が改善された半導体装置および二次電池保護装置を提供することにある。また、低コストであり生産性が向上された半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、第１導電型の半導体基板の表面層に位置する第２導電型のウエル領域と、
前記ウエル領域内に位置するトレンチと、
前記ウエル領域の表面層に位置し前記トレンチにより互いに分離され前記トレンチに接している第１導電型の第１ベース領域および第２ベース領域と、
前記第１ベース領域の表面層に位置し前記トレンチに接している第２導電型の第１ソース領域と、
前記第２ベース領域の表面層に位置し前記トレンチに接している第２導電型の第２ソース領域と、
前記第１ベース領域の表面層に位置する第１導電型の第１ピックアップ領域と、
前記第２ベース領域の表面層に位置する第１導電型の第２ピックアップ領域と、
前記トレンチの側壁の前記ウエル領域と前記第１ソース領域の間の前記第１ベース領域上にゲート絶縁膜を介して位置する第１ゲート電極と、
前記トレンチの側壁の前記ウエル領域と前記第２ソース領域の間の前記第２ベース領域上にゲート絶縁膜を介して位置する第２ゲート電極と、
前記第１ソース領域および前記第１ピックアップ領域に電気的に接触する第１主電極と、
前記第２ソース領域および前記第２ピックアップ領域に電気的に接触する第２主電極と、を備えた半導体装置において、
前記第１ソース領域と前記第１ピックアップ領域が前記トレンチの長さ方向において交互に配置され、前記第２ソース領域と前記第２ピックアップ領域が前記トレンチの長さ方向において交互に配置され、前記第１主電極が二次電池の低電位側に接続され、前記第２主電極が前記二次電池を充電するための充電回路または負荷に接続される二次電池保護装置であって、
前記第１ピックアップ領域間の前記第１ソース領域の前記トレンチの長さ方向の長さが前記第２ピックアップ領域間の前記第２ソース領域の前記トレンチの長さ方向の長さより短いこととする。
【００３４】
また、特許請求の範囲の請求項２記載の発明によれば、第１導電型の半導体基板の表面層に選択的に形成された第２導電型のウエル領域と、
前記ウエル領域内に位置するトレンチと、
前記ウエル領域の表面層に位置し前記トレンチにより互いに分離され前記トレンチに接している第１導電型の第１ベース領域および第２ベース領域と、
前記第１ベース領域の表面層に位置し前記トレンチに接している第２導電型の第１ソース領域と、
前記第２ベース領域の表面層に位置し前記トレンチに接している第２導電型の第２ソース領域と、
前記第１ベース領域の表面層に位置する第１導電型の第１ピックアップ領域と、
前記第２ベース領域の表面層に位置する第１導電型の第２ピックアップ領域と、
前記トレンチの側壁の前記ウエル領域と前記第１ソース領域の間の前記第１ベース領域上にゲート絶縁膜を介して位置する第１ゲート電極と、
前記トレンチの側壁の前記ウエル領域と前記第２ソース領域の間の前記第２ベース領域上に前記ゲート絶縁膜を介して位置する第２ゲート電極と、
前記第１ソース領域および前記第１ピックアップ領域に電気的に接触する第１主電極と、
前記第２ソース領域および前記第２ピックアップ領域に電気的に接触する第２主電極と、を備え、
前記第１ソース領域と前記第１ピックアップ領域が前記トレンチの長さ方向において交互に配置され、前記第２ソース領域と前記第２ピックアップ領域が前記トレンチの長さ方向において交互に配置された半導体装置の製造方法において、
前記ウエル領域、前記第１ベース領域、前記第２ベース領域、前記トレンチ、前記ゲート絶縁膜、前記第１ゲート電極および前記第２ゲート電極を形成した後、
前記第１ゲート電極および第２ゲート電極間の前記トレンチ底部を覆い、前記第１ベース領域および第２ベース領域の前記トレンチと隣接する箇所に達する開口部を有する第１のレジストマスクを形成する工程と、
該第１のレジストマスクを用いて前記第１ソース領域および前記第２ソース領域を形成するための不純物のイオン注入を行う工程と、
前記第１ゲート電極および第２ゲート電極間の前記トレンチ底部と前記第１ベース領域および第２ベース領域の前記トレンチと隣接する箇所の一部を覆い、前記第１ベース領域および前記第２ベース領域に達する開口部を有する第２のレジストマスクを形成する工程と、
該第２のレジストマスクを用いて前記第１ピックアップ領域および第２ピックアップ領
域を形成するための不純物のイオン注入を行う工程と、
前記第１ソース領域および前記第１ピックアップ領域に電気的に接触する第１主電極を形成する工程と、
前記第２ソース領域および前記第２ピックアップ領域に電気的に接触する第２主電極を形成する工程と、
を備えたこととする。
【００３５】
また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の半導体装置の製造方法において、
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記第１ベース領域および第２ベース領域となる第１導電型領域を形成する工程と、
前記第１導電型領域を前記第１ベース領域および第２ベース領域に分離するように前記第１導電型領域より深い深さで前記ウエル領域内に前記トレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの両側壁に前記第１ゲート電極および第２ゲート電極を形成する工程と、を備えたこととする。
【００３６】
また、特許請求の範囲の請求項４記載の発明によれば、請求項２に記載の半導体装置の製造方法において、
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記トレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの両側壁に前記第１ゲート電極および第２ゲート電極を形成する工程と、
前記第１ゲート電極および第２ゲート電極間の前記トレンチ底部を覆い、前記第１ベース領域および第２ベース領域の前記トレンチと隣接する箇所に達する開口部を有する第３のレジストマスクを形成する工程と、
該第３のレジストマスクを用いて前記ウエル領域内に前記第１ベース領域および第２ベース領域を形成するための不純物のイオン注入を行う工程と、を備えたこととする。
【００３７】
また、特許請求の範囲の請求項５記載の発明によれば、第１導電型の半導体基板の表面層に選択的に形成された第２導電型のウエル領域と、
前記ウエル領域内に位置するトレンチと、
前記ウエル領域の表面層に位置し前記トレンチの一方の側壁に接している第１導電型のベース領域と、
前記ベース領域の表面層に位置し前記トレンチに接している第２導電型のソース領域と、
前記ベース領域の表面層に位置する第１導電型のベースピックアップ領域と、
前記ウエル領域の表面層に位置し前記トレンチの他方の側壁に接している第２導電型のドレイン領域と、
前記トレンチの一方の側壁の前記ウエル領域と前記ソース領域の間の前記ベース領域上にゲート絶縁膜を介して位置するゲート電極と、
前記ソース領域および前記ベースピックアップ領域に電気的に接触する第１主電極と、
前記ドレイン領域に電気的に接触する第２主電極と、を備え、
前記ソース領域と前記ピックアップ領域が前記トレンチの長さ方向において交互に配置された半導体装置の製造方法において、
前記ウエル領域、前記ベース領域、前記トレンチ、前記ゲート絶縁膜および前記ゲート電極を形成した後、
前記トレンチ底部を覆い、前記ベース領域の前記トレンチと隣接する箇所に達する開口部を有する第１のレジストマスクを形成する工程と、
該第１のレジストマスクを用いて前記ソース領域および前記ドレイン領域を形成するための不純物のイオン注入を行う工程と、
前記トレンチ底部と前記ベース領域の前記トレンチの一方の側壁と隣接する箇所を覆い、前記ベース領域に達する開口部を有する第２のレジストマスクを形成する工程と、
該第２のレジストマスクを用いて前記ベースピックアップ領域を形成するための不純物のイオン注入を行う工程と、
前記ソース領域および前記ベースピックアップ領域に電気的に接触する第１主電極を形成する工程と、
前記ドレイン領域に電気的に接触する第２主電極を形成する工程と、
を備えたこととする。
【００３８】
また、特許請求の範囲の請求項６記載の発明によれば、請求項５に記載の半導体装置の製造方法において、
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記ベース領域を形成する工程と、
前記ベース領域より深い深さで前記ウエル領域内にトレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの一方の側壁に前記ゲート電極を形成する工程と、を備えることとする。
【００３９】
また、特許請求の範囲の請求項７記載の発明によれば、請求項５に記載の半導体装置の製造方法において、
前記半導体基板に選択的に前記ウエル領域を形成する工程と、
前記ウエル領域内に前記トレンチを形成する工程と、
前記トレンチ内面にゲート絶縁膜を形成する工程と、
前記トレンチの一方の側壁に前記ゲート電極を形成する工程と、
前記トレンチ底部および前記トレンチの他方の側壁に隣接する表面を覆い、前記トレンチの一方の側壁に隣接する箇所に達する開口部を有する第３のレジストマスクを形成する工程と、
該第３のレジストマスクを用いて前記ウエル領域内に前記ベース領域を形成するための不純物のイオン注入を行う工程と、を備えることとする。
【発明の効果】
【００４０】
この発明によると、特性が改善された半導体装置および二次電池保護装置を提供することができる。また、低コストであり生産性が向上された半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】この発明の第１実施例の半導体装置の構成図であり、図１（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＺ１−Ｚ１線で切断した要部断面図である。
【図２】製造に用いるマスクレイアウト図である。
【図３】製造に用いるマスクレイアウト図である。
【図４】製造工程中の要部断面図である。
【図５】製造工程中の要部断面図である。
【図６】製造工程中の要部断面図である。
【図７】製造工程中の要部断面図である。
【図８】製造工程中の要部断面図である。
【図９】製造工程中の要部断面図である。
【図１０】製造工程中の要部断面図である。
【図１１】この発明の第３実施例の半導体装置の要部平面図である。
【図１２】図１１のＣ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＺ４−Ｚ４線で切断した要部断面図である。
【図１３】図１１のＺ３−Ｚ３線で切断した要部断面図である。
【図１４】製造に用いるマスクレイアウト図である。
【図１５】製造工程中の要部断面図である。
【図１６】製造工程中の要部断面図である。
【図１７】製造工程中の要部断面図である。
【図１８】製造工程中の要部断面図である。
【図１９】製造工程の要部断面図である。
【図２０】製造工程の要部断面図である。
【図２１】従来の双方向トレンチ横型ＭＯＳＦＥＴと二次電池保護装置を示す平面図である。
【図２２】図２１のＸ１−Ｘ１線で切断した要部断面図である。
【図２３】図２１のＢ部の一例の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図である。
【図２４】図２１のＢ部の他の例の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ３−Ｘ３線で切断した要部断面図である。
【図２５】図２５（ａ）はリチウムイオン電池などの二次電池を収納した電池パックに収容された従来の二次電池保護装置の回路構成を示すブロック図である。図２５（ｂ）は同図（ａ）の充放電制御動作を示す図である。
【図２６】二次電池保護装置の充放電制御動作における電流経路を示す図であり、放電ＦＥＴ９１と充電ＦＥＴ９２に流れる電流の経路を示している。同図の（ａ）は通常時の充放電電流経路、（ｂ）は過充電保護時の放電電流経路、（ｃ）は過放電保護時の充電電流経路をそれぞれ示している。
【図２７】製造工程中の要部断面図であり、同図（ａ）および（ｃ）は図２４のＸ３−Ｘ３線で切断した要部断面図を示し、同図（ｂ）は図２４のＸ４−Ｘ４線で切断した要部断面図を示す。
【図２８】図２１のＸ１−Ｘ１線で切断した要部断面図である。
【図２９】製造工程中の要部断面図であり、図２４のＸ３−Ｘ３線で切断した要部断面図である。
【図３０】図２８（ｂ）に対応するマスクずれを示す図である。
【図３１】（ａ）は、第３トレンチ７２が切断される場合の図２１のＹ１−Ｙ１線切断した要部断面図であり、（ｂ）は、第３トレンチ７２が切断される場合の図２１のＹ２-Ｙ２で切断した要部断面図であり、図３１（ｃ）は、第３トレンチ７２および第２ポリシリコンゲート配線２０周辺のマスクレイアウト図である。
【発明を実施するための形態】
【００４２】
実施の形態を以下の実施例で説明する。従来構造の部位と同一部位には同一の符号を付した。
【実施例１】
【００４３】
図１および図２は、この発明の第１実施例の半導体装置の構成図であり、図１（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＺ１−Ｚ１線で切断した要部断面図を示す。図２は製造に用いるマスクレイアウト図であり、図１のＡ部に対応する。
【００４４】
図１は、図２４に対応する図であり、図２４と同様に図２１のＢ部の拡大図である。第１トレンチ３の長さ方向において第１ｐ+ベースピックアップ領域４１と第１ｎ+ソース領域７が交互に形成されており、第１トレンチ３の長さ方向において同様に第２ｐ+ベースピックアップ領域５１と第２ｎ+ソース領域８が交互に形成されている。第１実施例の構成において、図２４と異なる点は、第１ｐ+ベースピックアップ領域４１と第２ｐ+ベースピックアップ領域５１の配置位置であり、他は図２４と同じである。図１では、第２ｐ+ベースピックアップ領域５１の間の第２ｎ+ソース領域８の第１トレンチ３の長さ方向の長さを第１ｐ+ベースピックアップ領域４１の間の第１ｎ+ソース領域７の第１トレンチ３の長さ方向の長さよりも長くしたものとなっている。
【００４５】
第１トレンチ３は、トレンチの平面形状は、メッシュ状でも、トラック状の単純な閉ループでよい。また、閉ループに限らず、終端を有するストライプ状としてもよい。さらに、円弧部３００は直角に曲がっていてもよい。
【００４６】
図２および後述する図３のマスクレイアウト図とは、第１トレンチ３を形成するためのマスク、第１ｎ+ソース領域７および第２ｎ+ソース領域８を形成するためのマスク、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成するためのマスクについて示した図である。開口部１６１は、コンタクトホール１６を形成するためのマスク開口部となる箇所である。開口部３１１は、第１トレンチ３を形成するためのマスク開口部である。開口部４５１は、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成するためのマスク開口部となる箇所である。開口部７８１は、第１ｎ+ソース領域７および第２ｎ+ソース領域８を形成するためのマスク開口部となる箇所である。
【００４７】
これは、図２５に示したような電池パック９８の場合、第１ソース端子Ｓ１は接地され第２ソース端子Ｓ２は充電回路９７または携帯電話などの負荷（図示せず)に接続されているため、第２ソース端子Ｓ２に印加される電流および電圧の方が第１ソース端子Ｓ１に印加される電流および電圧より高くなる。二次電池保護装置に充電回路が接続されている場合で説明すると、充電回路９７より充電電圧が第２ソース端子Ｓ２に印加されると、ｎウエル領域２の電圧も第２ソース端子Ｓ２に印加される電圧に近い電圧となる。この場合、ｎウエル領域２をエミッタ、第１ｐベース領域４をベース、第１ｎ+ソース領域７をコレクタとする第１の寄生トランジスタがラッチアップし易くなる。
【００４８】
よって、放電ＦＥＴ９１の方が充電ＦＥＴ９２に比べて高いラッチアップ耐量が必要となる。
このようにトレンチの両側壁に形成された２つのＭＯＳＦＥＴの必要となるラッチアップ耐量が同じでない双方向トレンチ横型ＭＯＳＦＥＴでは、ラッチアップ耐量が低いＭＯＳＦＥＴとラッチアップ耐量が高いＭＯＳＦＥＴとを形成することにより、必要となるラッチアップ耐量を確保しつつ、オン抵抗を最小限に抑えることができると考えた。
【００４９】
図１および図２のように、充電ＦＥＴ９２の第２ｐ+ベースピックアップ領域５１の間隔を放電ＦＥＴ９１の第１ｐ+ベースピックアップ領域４１の間隔に比べて広くした。
第２ｐ+ベースピックアップ領域５１を配置する間隔を広くすることにより第２ｎ+ソース領域８の領域が増え、充電ＦＥＴ９２のオン抵抗が低減される。
【００５０】
このため、放電ＦＥＴ９１および充電ＦＥＴ９２が共にオン状態のときの双方向トレンチ横型ＭＯＳＦＥＴ９０のオン抵抗を低減することができた。
【実施例２】
【００５１】
図３は、製造に用いるマスクレイアウト図を示し、図１のＡ部に対応する。
図３が実施例１の図２と異なる点は、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成するためのイオン注入を行うマスク開口幅Ｌ２が図２のマスク開口幅Ｌ１に比べて狭いことである。
【００５２】
以下製造方法について主に図４〜図１０を用いて説明する。図４〜図１０は、図１のＺ１−Ｚ１線またはＺ２−Ｚ２線で切断した断面図を示している。
まず、図２２に示したように、ｐ型半導体基板１の表面に双方向トレンチ横型ＭＯＳＦＥＴ形成領域以外を図示しないレジストなどによりマスクしてリンなどの不純物を導入し、熱拡散によりｎウエル領域２を形成する（図４（ａ））。つぎに、ｎウエル領域２の表面に選択的にＢ(ボロン)などの不純物を導入し熱拡散により第１ｐベース領域４および第２ｐベース領域５となるｐ領域２２５を形成する（図４（ｂ））。つぎに、シリコン酸化膜からなるマスク２１１をマスクとして、異方性ドライエッチングなどによりｎウエル領域２の表面から第１ｐベース領域４および第２ｐベース領域５より深い深さで、ｎウエル領域２より浅い深さの第１トレンチ３を形成する（図４（ｃ））。つぎに、双方向トレンチ横型ＭＯＳＦＥＴを充放電制御回路９５などと分離するための分離領域を形成する。具体的には、窒化膜により素子形成領域（双方向トレンチ横型ＭＯＳＦＥＴ９０や充放電制御回路９５）をマスクし、熱酸化により図２２に記載のＬＯＣＯＳ膜３７を形成する。つぎに、窒化膜を除去した後、ゲート絶縁膜１０としてシリコン酸化膜を熱酸化もしくはＣＶＤにより形成し、つぎに、不純物が導入されたポリシリコンを堆積する（図５（ａ））。つぎに、異方性エッチングによりエッチングし、第１トレンチ３の両側壁にポリシリコンを残し、第１ゲート電極１１、第２ゲート電極１２を形成する(図５（ｂ）)。
【００５３】
第１ｐベース領域４および第２ｐベース領域５は、第１ゲート電極１１および第２ゲート電極１２を形成した後に形成してもよい。具体的には、図（ａ）のようにｎウエル領域２を形成した後に、第１トレンチ３を形成し、さらに、第１ゲート電極１１および第２ゲート電極１２を形成した後、図６（ａ）のように第１トレンチ３の底部を覆うようにレジストマスク２６４を形成し、レジストマスク２６４をマスクとしてボロンをイオン注入する。その後、レジストマスク２６４を除去し、熱拡散する（図６（ｂ））。
【００５４】
つぎに、第１ｎ+ソース領域７および第２ｎ+ソース領域８を形成する。図７は製造工程中の要部断面図であり、同図（ａ）および（ｃ）は図１のＺ１−Ｚ１線で切断した要部断面図を示し、同図（ｂ）は図１のＺ２−Ｚ２線で切断した要部断面図を示す。
【００５５】
まず、レジストを全面に塗布し、パターニングによりレジストマスク２６１を形成し、ヒ素をイオン注入する（図７（ａ）および（ｂ））。つぎにレジストマスク２６１を除去する（図７（ｃ））。このときｎ+ソースドレイン領域３５，３６を形成するためのイオン注入を同時に行ってもよい。第１ｎ+ソース領域７および第２ｎ+ソース領域８は後述するリフローにより活性化される。
【００５６】
図８および図９は、製造工程中の要部断面図であり、図８（ａ）は図１のＺ１−Ｚ１線で切断した要部断面図であり、同図（ｂ）、（ｃ）は図１のＺ２−Ｚ２線で切断した要部断面図である。図９（ａ）、（ｂ）は図１のＺ２−Ｚ２線で切断した要部断面図である。
【００５７】
レジストを塗布後に、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成するためのマスクを用いてレジストをパターニングしレジストマスク６３を形成する（図８（ａ）、（ｂ））。このレジストマスク６３の幅Ｌ３は第１トレンチ３の幅よりも広く、レジストマスク６３は第１ｐベース領域４および第２ｐベース領域５を覆うように形成されている。その後、熱処理を行うことにより、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を活性化する（図８（ｃ））。図８（ｃ）では、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１は、横方向拡散のため第１トレンチ３に隣接して形成されている。しかし、図９のように、レジストマスク６３のパターニング工程において矢印Ｙの方向にマスクずれが発生し、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１が第１トレンチ３に隣接して形成されなくてももちろん構わない。図９で示すように、第１トレンチ３に挟まれたｐベース領域５０４の一方の第１トレンチ３に隣接する箇所はレジストマスク６３に覆われ他方の第１トレンチ３に隣接する箇所は露出する場合がある。しかしながら、レジストマスク６３によって第１ｐベース領域４の第１トレンチ３に隣接する表面の一部を覆うように形成される。
【００５８】
図１０は、製造工程中の要部断面図であり、図１のＺ１−Ｚ１線で切断した要部断面図を示す。
第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１形成後、層間絶縁膜２００を形成する。層間絶縁膜２００はＢＰＳＧをＣＶＤ法により堆積後リフローを行う。このリフローにより、第１ｎ+ソース領域７、第２ｎ+ソース領域８、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１が活性化される(図１０（ａ）)。そして、層間絶縁膜２００にコンタクトホールを形成し、第１ｎ+ソース領域７および第２ｎ+ソース領域８、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１と接触するプラグ１３を形成する（図１０（ｂ））。この後、プラグ１３と接続される第１ソース電極配線１４および第２ソース電極配線１５などを形成することにより、図２１、図２２および図１で示した双方向トレンチ横型ＭＯＳＦＥＴ９０が完成する。
【００５９】
従来技術では、図３０を用いて説明したとおり、第１トレンチ３に隣接して第１ｎ+ソース領域７、第２ｎ+ソース領域８、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成する場合は、生産性が良くない。第１ｎ+ソース領域７および第２ｎ+ソース領域８は、第１トレンチ３に隣接して形成しなければならないが、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１は、第１トレンチ３に隣接して形成する必要はない。そこで、第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成する工程において、図３０で示したマージンＨ１にさらに、図３で示すマージンＨ２を合わせてマージンを増やす。これにより、高いアライメント精度および加工精度を必要としないため他の領域と同等のアライメント精度、加工精度で第１ｐ+ベースピックアップ領域４１および第２ｐ+ベースピックアップ領域５１を形成することができる。これにより、検査工程やパターニング工程のやり直しを省くことができ生産性を向上することができる。
【実施例３】
【００６０】
図１１は、この発明の第３実施例の半導体装置の要部平面図であり、図１２は図１１のＣ部の詳細図で同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＺ４−Ｚ４線で切断した要部断面図であり、図１３は図１１のＺ３−Ｚ３線で切断した要部断面図であり、この半導体装置は単方向トレンチ横型ＭＯＳＦＥＴの例である。
【００６１】
図１１では図１２に記載されているｎ+ソース領域５０７、ｎ+ドレイン領域５０８およびｐ+ベースピックアップ領域５４１は省略されている。また図１２（ａ）および図１３では図１１で記載されているドレイン電極配線５１５、ソース電極配線５１４、ポリシリコンゲート配線５１９、ポリシリコン配線５２０は省略されている。
【００６２】
この単方向トレンチ横型ＭＯＳＦＥＴ５００の構成について説明する。この単方向トレンチ横型ＭＯＳＦＥＴ５００は、ｐ型半導体基板５０１の表面層に形成されるｎウエル領域５０２と、ｎウエル領域５０２の表面から内部に形成される閉ループ状の第１トレンチ５０３と、第１トレンチ５０３と同時に形成され第１トレンチ５０３を囲む閉ループ状の第２トレンチ５２５とを有する。第１トレンチ５０３は円弧部７００と直線部７１０を有する蛇行部を備えている。
【００６３】
また、第１トレンチ５０３と第２トレンチ５２５に囲まれｎウエル領域５０２の表面層に形成されるｐベース領域５０４と、ｎウエル領域５０２の表面層に形成され第１トレンチ５０３に囲まれるｎ領域５０５と、ｐベース領域５０４の表面層に形成され第１トレンチ５０３の側壁と接するｎ+ソース領域５０７と、ｎ領域５０５の表面層に形成され第１トレンチ５０３の側壁と接するｎ+ドレイン領域５０８と、ｎ+ソース領域５０７と接しｐベース領域５０４の表面層に形成されるｐ+ベースピックアップ領域５４１とを有する。ｐベース領域５０４、ｎ領域５０５、ｎ+ソース領域５０７およびｎ+ドレイン領域５０８は第１トレンチ５０３の直線部７１０に沿って形成される。
【００６４】
また、第１トレンチ５０３の側壁にゲート絶縁膜５１０を介してｐベース領域５０４側に形成されるゲート電極５１１を有する。
また、第１トレンチ５０３の側壁にゲート絶縁膜５１０を介してｎ領域５０５側にゲート電極５１１と同時に形成されるフィールドプレート電極５１２を有する。第２トレンチ５２５の側壁にゲート絶縁膜５１０と同時に形成された絶縁膜５３１を介してｐベース領域５０４側に形成されるポリシリコン膜５２８（ゲート電極５１１と同時に形成）と、ｎウエル領域５０２側に形成されるポリシリコン膜５２９（ゲート電極５１１と同時に形成）とを有する。
【００６５】
また、層間絶縁膜６００に開けたコンタクトホール５１６と、ｎ+ソース領域５０７およびｐ+ベースピックアップ領域５４１にプラグ５１３を介して接するソース電極配線５１４と、第３トレンチ５７１上でゲート電極５１１およびポリシリコン膜５２８に接するポリシリコンゲート配線５１９と、第１トレンチ５０３の円弧部から突出している箇所でフィールドプレート電極５１２に接するポリシリコン配線５２０と、ポリシリコンゲート配線５１９にコンタクトホール５２１を通して接するゲート金属配線５１７と、ポリシリコン配線５２０にコンタクトホール５２１を介して接し、ｎ+ドレイン領域５０８とプラグ５１３を介して接するドレイン電極配線５１５とを有する。なお、第１トレンチ５０３の円弧部７００から突出している箇所のトレンチ幅は、第１トレンチ５０３の他の幅より狭く形成されてもよい。この場合、ゲート電極５１１間に層間絶縁膜６００が形成されないようにトレンチ幅を形成する。また、第３トレンチ５７１は、図３１に記載されている第３トレンチ７２のように切断されていてもよい。
【００６６】
また、ソース電極配線５１４に接続するソース端子Ｓと、ドレイン電極配線５１５に接続するドレイン端子Ｄと、ゲート金属配線５１７に接続するゲート端子Ｇとを有する。尚、ポリシリコン膜５２９は浮遊電位状態とするか、ｎウエル領域５０２と接続される。
【００６７】
また、ｎウエル領域５０２を囲むようにＬＯＣＯＳ膜５３７が形成されており、単方向トレンチ横型ＭＯＳＦＥＴ５００で発生した漏れ電流を引き抜くためのｐ+領域５３４を有する。
【００６８】
このような単方向トレンチ横型ＭＯＳＦＥＴ５００においても、実施例２で説明した製造方法を適用することができる。
図１４は、製造に用いるマスクレイアウト図を示し、図１１のＣ部に対応する。
【００６９】
図１４のマスクレイアウト図とは、第１トレンチ５０３を形成するためのマスク、ｎ+ソース領域５０７およびｎ+ドレイン領域５０８を形成するためのマスク、ｐ+ベースピックアップ領域５４１を形成するためのマスクについて示した図である。第１トレンチ５０３を形成するためのマスクの開口部は開口部５３１１、ｎ+ソース領域５０７およびｎ+ドレイン領域５０８を形成するためのマスクの開口部は開口部５７８１および開口部５１６１、ｐ+ベースピックアップ領域５４１を形成するためのマスクの開口部は開口部５４５１である。
【００７０】
つぎに、製造方法について説明する。図１５〜図１７は、製造工程中の要部断面図を示し、図１７（ｂ）は図１２のＺ５−Ｚ５線で切断した断面を示し、その他は図１２のＺ４−Ｚ４線で切断した断面を示す。
【００７１】
まず、図示しないレジストマスクなどのマスクを形成し、ｐ型半導体基板５０１の表面に選択的にリンなどの不純物を導入し、熱拡散によりｎウエル領域５０２を形成する（図１５（ａ））。つぎに、レジストマスク６５を形成後、ｐベース領域５０４形成のためにｎウエル領域５０２の表面に選択的にＢ(ボロン)などの不純物を導入する（図１５（ｂ）)。つぎに、レジストマスク６５を除去し、レジストマスク６６を形成後、ｎ領域５０５形成のためにｎウエル領域５０２の表面に選択的にリンなどの不純物を導入する（図１５（ｃ））。 つぎに、ドライエッチングなどによりｎウエル領域２の表面からｎウエル領域２内に第１トレンチ５０３、第２トレンチ５２５、第３トレンチ５７１を同時に形成する（図１６（ａ））。つぎに、図示しないが、単方向トレンチ横型ＭＯＳＦＥＴ５００を他の領域と分離するための分離領域を形成する。具体的には、窒化膜（図示しない）により素子形成領域（単方向トレンチ横型ＭＯＳＦＥＴ５００）をマスクし、熱酸化によりＬＯＣＯＳ膜５３７を形成する。つぎに、窒化膜を除去した後、ゲート絶縁膜５１０としてシリコン酸化膜を熱酸化もしくはＣＶＤにより形成する（図１６（ｂ））。つぎに、不純物が導入されたポリシリコン５１１１を堆積する（図１６（ｂ））。つぎに、異方性エッチングによりポリシリコン５１１１をエッチングし、第１トレンチ５０３、第２トレンチ５２５、第３トレンチ５７１の両側壁にポリシリコン５１１１を残し、ゲート電極５１１、フィールドプレート電極５１２、ポリシリコン膜５２８およびポリシリコン膜５２９を形成する（図１６（ｃ））。図１５（ｃ）において、ｎ領域５０５を形成したが、図１５（ｃ）でｎ領域５０５を形成せず、図１６（ｃ）の後に第１トレンチ５０３およびｐベース領域５０４を覆うようにマスクを形成し、イオン注入および熱拡散を行って形成してもよい。
【００７２】
つぎに、ｎ+ソース領域５０７およびｎ+ドレイン領域５０８を形成する。まず、レジストを全面に塗布し、パターニングによりレジストマスク６７を形成する。このレジストマスク６７は、第１トレンチ５０３、第２トレンチ５２５、第３トレンチ５７１の底部を覆い、ｐベース領域５０４およびｎ領域５０５の第１トレンチ５０３に隣接する表面を開口する開口部５７８１および開口部５１６１を有するように形成する（図１７（ａ））。このマスク形成は、高いアライメント精度および加工精度が要求される。そして、マスク開口部にヒ素をイオン注入する。その後レジストマスクを除去する。後述するリフローによりｎ+ソース領域５０７およびｎ+ドレイン領域５０８は活性化される。
【００７３】
つぎに、ｐ+ベースピックアップ領域５４１を形成する。
図１８は、製造工程の要部断面図であり、同図（ａ）は図１２のＺ４−Ｚ４線で切断した要部断面図であり、同図（ｂ）および（ｃ）は図１２のＺ５−Ｚ５線で切断した要部断面図である。
【００７４】
レジストを全面に塗布し、パターニングにより開口部５４５１を有するレジストマスク６８を形成し、このレジストマスク６８をマスクとしてＢＦ2をイオン注入する（図１８（ａ）、（ｂ））。このレジストマスク６８は、開口部５４５１を有しているため、マスクずれのマージンが図３０で示したＨ１（ゲート絶縁膜とゲート電極の幅）と図１４で示したマージンＨ３を足したものとなる。図１９に示すように、マスクずれが起こっても第１トレンチ５０３の底部が露出されることが抑制できる。この実施例では、図１９に示すように、ｐベース領域５０４およびｎ領域５０５が複数の第１トレンチ５０３に挟まれるような断面形状を備えている。このような場合、第１トレンチ５０３に挟まれたｐベース領域５０４の一方の第１トレンチ５０３に隣接する箇所はレジストマスク６８に覆われ他方の第１トレンチ５０３に隣接する箇所は露出する場合がある。しかしながら、レジストマスク６８によってｐベース領域５０４の第１トレンチ５０３に隣接する表面の一部を覆うように形成される。このレジストマスク６８を除去する。後述する活性化によりｐ+ベースピックアップ領域５４１が拡散される。   その後、ＢＰＳＧを堆積後リフローし、層間絶縁膜６００を形成する。このリフロー時にｎ+ソース領域５０７、ｎ+ドレイン領域５０８およびｐ+ベースピックアップ領域５４１が活性化される。ｐ+ベースピックアップ領域５４１は、第１トレンチ５０３に隣接するように形成されている（図２０（ａ））。そして、層間絶縁膜６００にコンタクトホール５１６を形成し、ｎ+ソース領域５０７およびｎ+ドレイン領域５０８、ｐ+ベースピックアップ領域５４１と接触するプラグ５１３を形成する（図２０（ｂ））。この後、プラグ５１３と接続されるソース電極配線５１４およびドレイン電極配線５１５などを形成する（図２０（ｃ））ことににより、単方向トレンチ横型ＭＯＳＦＥＴ５００が完成する。
【００７５】
このような製造方法により、ｐ+ベースピックアップ領域５４１の形成は、高いアライメント精度および加工精度を必要としないため他の領域と同等のアライメント精度、加工精度で形成することができる。これにより、検査工程やパターニング工程のやり直しを省くことができ生産性を向上することができる。
【００７６】
この実施例において、第２トレンチ５２５は必要に応じて形成すればよく、形成しない場合もある。また、フィールドプレート電極５１２を有するものについて説明したが、フィールドプレート電極５１２を除去する場合もある。具体的には、ゲート電極５１１およびフィールドプレート電極５１２を形成した後に、ゲート電極５１１をマスクし、フィールドプレート電極５１２をエッチングにより除去すればよい。フィールドプレート電極５１２を除去する場合は、フィールドプレート電極５１２によるオン抵抗低減のためのｎ領域５０５も必要がないため、ｎ領域５０５を形成しなくてもよい。
【００７７】
また、ｐベース領域５０４は、実施例２と同様に、ゲート電極５１１を形成した後に形成してもい。
【符号の説明】
【００７８】
１、５０１    ｐ型半導体基板
２、５０２    ｎウエル領域
３、５０３    第１トレンチ
４    第１ｐベース領域
５    第２ｐベース領域
７    第１ｎ+ソース領域
８    第２ｎ+ソース領域
１０、５１０  ゲート絶縁膜
１１    第１ゲート電極
１２    第２ゲート電極
１３、５１３    プラグ
１４    第１ソース電極配線
１５    第２ソース電極配線
１６    コンタクトホール
１７    第１ゲート金属配線
１８    第２ゲート金属配線
１９    第１ポリシリコンゲート配線
２０    第２ポリシリコンゲート配線
２１    コンタクトホール
２５、５２５    第２トレンチ
２７、５３１    絶縁膜
２８、２９、５２８、５２９  ポリシリコン膜
３１    ｎウエル領域
３２、３３  ｐ+ソースドレイン領域
３４    ｐ+領域
３５、３６  ｎ+ソースドレイン領域
３７、５３７    ＬＯＣＯＳ膜
３８、３９  ゲート電極
４１    第１ｐ+ベースピックアップ領域
５１    第２ｐ+ベースピックアップ領域
６１、６２、６３、６５、６６、６７、６８  レジストマスク
７１    第４トレンチ
７２、５７１    第３トレンチ
９０    双方向トレンチ横型ＭＯＳＦＥＴ
９１    放電ＦＥＴ
９２    充電ＦＥＴ
９３，９４  寄生ダイオード
９５    充放電制御回路
９６    二次電池
９７    充電回路
９８    電池パック
９９    充電器
２００、６００    層間絶縁膜
２６１、２６４    レジストマスク
３００、７００    円弧部
３１０、７１０    直線部
３３３    ＰＭＯＳ
３３４    ＮＭＯＳ
５００    単方向トレンチ横型ＭＯＳＦＥＴ
５０４    ｐベース領域
５０５    ｎ領域
５０７    ｎ+ソース領域
５０８    ｎ+ドレイン領域
５１１    ゲート電極
５１２    フィールドプレート電極
５１４    ソース電極配線
５１５    ドレイン電極配線
５１６    コンタクトホール
５１７    ゲート金属配線
５１９    ポリシリコンゲート配線
５２０    ポリシリコン配線
５２１    コンタクトホール
５３４    ｐ+領域
５４１    ｐ+ベースピックアップ領域
１６１、３１１、４５１、７８１  開口部
５１６１、５３１１、５４５１、５７８１  開口部
Ｈ１、Ｈ２、Ｈ３  マージン
Ｌ１、Ｌ２  マスク開口幅
Ｌ３    幅
【図１】
0005428824.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005428824.tif 000006
【図６】
0005428824.tif 000007
【図７】
0005428824.tif 000008
【図８】
0005428824.tif 000009
【図９】
0005428824.tif 000010
【図１０】
0005428824.tif 000011
【図１１】
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【図１３】
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【図１４】
0005428824.tif 000014
【図１５】
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【図１６】
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【図１７】
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【図１８】
0005428824.tif 000018
【図１９】
0005428824.tif 000019
【図２０】
0005428824.tif 000020
【図２１】
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【図２２】
0005428824.tif 000022
【図２３】
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【図２４】
0005428824.tif 000024
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
0005428824.tif 000029
【図３０】
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【図３１】
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【図１２】
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