(57)【特許請求の範囲】
【請求項１】
ダイオードの製造方法であって、
半導体基板上に第１導電型の半導体層を結晶成長させる結晶成長工程と、
前記結晶成長工程の後に、前記半導体層の表面部の一部にドーパントを導入し、第２導電型領域を形成するドーパント導入工程と、
前記ドーパント導入工程の後に、前記ドーパントを活性化させるアニール工程と、
前記アニール工程の後に、エッチング技術を利用して前記半導体層の表面を洗浄する洗浄工程と、
前記洗浄工程の後に、前記半導体層の表面に充填用半導体層を結晶成長させ、前記半導体層の表面部に形成されている複数のエッチピットを前記充填用半導体層で充填する充填工程と、
前記充填工程の後に、前記エッチピットに充填されている前記充填用半導体層を残しながら、前記半導体層の表面に形成されている前記充填用半導体層の厚みを減らす減厚工程と、を備え、
前記半導体層の材料が炭化珪素である製造方法。
【請求項２】
前記充填工程では、複数のエッチピットのうちの最深のエッチピットが前記充填用半導体層で完全に充填されるまで、前記充填用半導体層を結晶成長させる請求項１に記載の製造方法。
【請求項３】
前記減厚工程では、前記半導体層の表面に形成されている前記充填用半導体層が除去される請求項１又は２に記載の製造方法。
【請求項４】
前記充填用半導体層は、前記半導体層と同一の半導体材料である請求項１〜３のいずれか一項に記載の製造方法。
【請求項５】
前記充填用半導体層は第１導電型であり、そのドーパント濃度が前記半導体層と同一である請求項４に記載の製造方法。
【請求項６】
前記充填工程の後に、少なくとも前記エッチピットに充填されている前記充填用半導体層の表面にアノード電極を形成する工程をさらに備える請求項１〜５のいずれか一項に記載の製造方法。
【請求項７】
前記アノード電極が前記充填用半導体層の表面にショットキー接触する請求項６に記載の製造方法。
【請求項８】
前記ドーパント導入工程と前記アニール工程の間に、前記半導体層の表面にキャップ層を形成するキャップ層形成工程と、
前記アニール工程と前記洗浄工程の間に、前記キャップ層を除去するキャップ層除去工程と、をさらに備えている請求項１〜７のいずれか一項に記載の製造方法。
【請求項９】
前記キャップ層は、前記アニール工程において、前記半導体層の表面から前記半導体層を構成する原子が昇華するのを抑制する請求項８に記載の製造方法。
【請求項１０】
ダイオードの製造方法であって、
結晶成長された半導体層の表面に電極を形成するのに先立って、エッチング技術を利用して前記半導体層の表面を洗浄する洗浄工程と、
前記洗浄工程の後であり、且つ前記半導体層の表面に電極を形成するのに先立って、前記半導体層の表面に充填用半導体層を結晶成長させ、前記半導体層の表面部に形成されている複数のエッチピットを前記充填用半導体層で充填する充填工程と、
前記充填工程の後であり、且つ前記半導体層の表面に電極を形成するのに先立って、前記エッチピットに充填されている前記充填用半導体層を残しながら、前記半導体層の表面に形成されている前記充填用半導体層の厚みを減らす減厚工程と、を備え、
前記半導体層の材料が炭化珪素である製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードの製造方法に関する。
【背景技術】
【０００２】
ダイオードの製造方法では、半導体基板上にｎ型のエピタキシャル層を結晶成長させる工程と、そのエピタキシャル層の表面部にドーパントを導入してｐ型領域を形成する工程と、導入したドーパントをアニール処理によって活性化させる工程が行われる。エピタキシャル層の表面部に形成されるｐ型領域は、ダイオードに必要な領域を構成する。例えば、ｐ型領域は、終端領域を一巡するガードリング等の耐圧構造を構成するために形成されることがある。また、ｐ型領域は、アノード領域を構成するために形成されることがある。半導体材料に炭化珪素が用いられる場合、エピタキシャル層に導入されたドーパントを活性化させるためには、高温のアニール処理が必要とされる。このため、炭化珪素のエピタキシャル層では、アニール処理中にエピタキシャル層の表面からシリコン原子が昇華し、表面荒れが増大することが知られている。
【０００３】
このような表面荒れを抑えるために、アニール処理に先立って、エピタキシャル層の表面にキャップ層を形成する技術が知られている（特許文献１〜４）。キャップ層は、高温のアニール処理に対して安定な材料で形成されている。このため、エピタキシャル層の表面にキャップ層が形成されていると、アニール処理においてエピタキシャル層の表面からのシリコン原子の昇華を抑制することができ、エピタキシャル層の表面荒れを抑えることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−０６８４２８号公報
【特許文献２】特開２００７−１１５８７５号公報
【特許文献３】特開２００９−２６６９６９号公報
【特許文献４】特開２００９−２９０１６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表面荒れを抑えるために形成されたキャップ層は、最終的には除去する必要がある。例えば、キャップ層は、プラズマエッチング処理（アッシング処理ともいう）と犠牲酸化処理を利用して除去される。犠牲酸化処理は、酸素雰囲気下で実施され、プラズマエッチング処理で除去しきれないキャップ層を除去するために行われる。
【０００６】
ところで、炭化珪素のエピタキシャル層には、螺旋転位及び刃状転位を含む貫通転位、さらに基底面内転位が多く存在することが知られている。上記したように、キャップ層を除去するために酸化処理を実施すると、エピタキシャル層の表面部の貫通転位及び基底内転位の存在部位で酸化が進行し、下に凸状の酸化膜が形成される。エピタキシャル層の表面部にこのような酸化膜が形成されていると、エピタキシャル層の表面に形成されるアノード電極のコンタクト抵抗を増大させてしまう。このため、このような酸化膜は、アノード電極を形成するのに先立って、洗浄工程を利用して除去される。例えば、このような酸化膜は、ウェットエッチング処理を用いた洗浄工程を利用して除去される。このような洗浄工程を実施すると、エピタキシャル層の表面部には、貫通転位及び基底内転位の存在部位に応じて円錐状又は六角錐状のエッチピットが形成される。円錐状又は六角錐状のエッチピットは、ダイオードに逆バイアスが印加されたときに、リーク電流を発生させる原因となってしまう。
【０００７】
特許文献２では、キャップ層を除去した後に、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、エピタキシャル層の表面を研磨する技術を開示する。しかしながら、形成されるエッチピットの深さによっては、エピタキシャル層の表面部を相当程度に研磨しなければならない。例えば、エピタキシャル層の表面を研磨する量が多いと、エピタキシャル層の厚みが薄くなるので、ダイオードの耐圧が低下してしまう。このように、エピタキシャル層の厚みを大幅に変えてしまう処理は、半導体装置の特性を所望のものから逸脱させてしまうという問題がある。
【０００８】
なお、エピタキシャル層の表面部に形成されるエッチピットは、キャップ層を除去するための酸化処理とその後の洗浄工程でのみ形成されるわけではない。例えば、キャップ層を利用しないでエピタキシャル層の表面荒れを抑える技術として、シラン雰囲気下でアニール処理を実施する技術が知られている。シラン雰囲気下でアニール処理を実施すると、エピタキシャル層の表面からのシリコン原子の昇華を抑制することができ、エピタキシャル層の表面荒れを抑えることができる。このような場合も、エピタキシャル層の表面にアノード電極を形成するのに先立って、パーティクル及び金属汚染等を除去するために、例えばＲＣＡ洗浄工程が実施される。特に、このＲＣＡ洗浄工程で用いられるＳＣ−１洗浄液（アンモニアと過酸化水素水の混合液）に浸漬されると、エピタキシャル層の表面部には、貫通転位及び基底内転位の存在部位に応じて円錐状又は六角錐状のエッチピットが形成される。
【０００９】
本明細書で開示される技術は、製造過程でエピタキシャル層の表面部に形成されるエッチピットに起因するリーク電流を抑えることを目的としている。
【課題を解決するための手段】
【００１０】
本発明者らは、エッチピットの深さに着目した。本発明者らは、リーク電流の大きさがエッチピットの深さに依存していることを突き止めた。
【００１１】
図１及び２に、エッチピットの底角と深さのリーク電流依存性をシミュレーションした結果を示す。図１に示されるように、このシミュレーションで用いたショットキーダイオード１は、ｎ＋型の半導体基板２と、半導体基板２上に形成されるｎ−型のエピタキシャル層３を備えている。半導体基板２の裏面には、図示しないカソード電極が形成されており、そのカソード電極は半導体基板２の裏面にオーミック接触している。エピタキシャル層３の表面には、図示しないアノード電極が形成されており、そのアノード電極はエピタキシャル層３の表面にショットキー接触している。エピタキシャル層３の表面部には、円錐状のエッチピット４が形成されている。図示を省略したアノード電極は、エッチピット４内にも充填されている。半導体基板２は、ドーパント濃度を５．９×１０１８ｃｍ−３とし、厚みを３５０μｍとした。エピタキシャル層３は、ドーパント濃度を５．０×１０１５ｃｍ−３とし、厚みを１３μｍとした。エッチピット４の密度を１．２７×１０６個／ｃｍ２とした。アノード電極のショットキー障壁高さを１．２ｅＶとした。このシミュレーションでは、逆バイアスとして１２００Ｖを印加した。
【００１２】
図２に示されるように、エッチピット４の深さ４ｂが同一の場合、エッチピット４の底角４ａが大きいほどリーク電流が低下することが分かる。また、エッチピット４の底角４ａが同一の場合、エッチピット４の深さ４ｂが浅いほどリーク電流が低下することが分かる。このように、リーク電流の大きさは、エッチピット４の底角４ａと深さ４ｂの双方に依存している。
【００１３】
本願明細書で開示される技術は、上記知見に基づいて創作されたものであり、エッチピットに半導体層を充填することで、エッチピットの実質的な深さを浅くし、リーク電流を抑えることを特徴としている。
【００１４】
本願明細書で開示されるダイオードの製造方法は、結晶成長工程とドーパント導入工程とアニール工程と洗浄工程と充填工程と減厚工程を備えている。結晶成長工程では、半導体基板上に第１導電型の半導体層を結晶成長させる。ドーパント導入工程では、半導体層の表面部の一部にドーパントを導入し、第２導電型領域を形成する。アニール工程では、ドーパント導入工程の後に、ドーパントを活性化させる。洗浄工程では、アニール工程の後に、エッチング技術を利用して半導体層の表面を洗浄する。充填工程では、洗浄工程の後に、半導体層の表面に充填用半導体層を結晶成長させ、半導体層の表面部に形成されている複数のエッチピットを充填用半導体層で充填する。ここで、充填とは、エッチピットを完全に充填する場合の他に、エッチピットの一部を充填してエッチピットの深さを浅くする場合を含む。減厚工程では、充填工程の後に、半導体層の表面に形成されている充填用半導体層の厚みを減らす。さらに、半導体層の材料が炭化珪素である。上記製造方法によると、エッチピットが充填用半導体層で充填されるので、エッチピットの深さが浅くなり、リーク電流が抑制される。一方で、減厚工程を実施することにより、充填用半導体層による厚みの増加を抑えることができる。
【００１５】
充填工程では、複数のエッチピットのうちの最深のエッチピットが充填用半導体層で完全に充填されるまで、充填用半導体層を結晶成長させるのが望ましい。この製造方法によると、半導体層の表面部に形成されている複数のエッチピットが完全に除去され、リーク電流が顕著に抑制される。
【００１６】
減厚工程では、半導体層の表面に形成されている充填用半導体層が除去されるのが望ましい。この製造方法によると、充填用半導体層による厚みの増加がないので、ダイオードの特性を所望のものとすることができる。
【００１７】
充填用半導体層は、半導体層と同一の半導体材料であるのが望ましい。この場合、高品質な充填用半導体層を結晶成長させることができるので、リーク電流をさらに抑えることができる。さらに、充填用半導体層と半導体層が同一の半導体材料の場合、充填用半導体層は第１導電型であり、そのドーパント濃度が半導体層と同一であるのが望ましい。これにより、充填用半導体層は実質的に半導体層の一部と見なすことができ、エッチピットの影響を顕著に抑制することができる。
【００１８】
本願明細書で開示される製造方法は、充填工程の後に、少なくともエッチピットに充填されている充填用半導体層の表面にアノード電極を形成する工程をさらに備えるのが望ましい。なお、必要に応じて、アノード電極が半導体層の表面に形成されていてもよい。アノード電極がエッチピットに充填されていると、リーク電流の発生が特に問題となる。本願明細書で開示される技術は、このような問題に対処することができる。より好ましくは、アノード電極が充填用半導体層の表面にショットキー接触するのが望ましい。リーク電流の発生は、ショットキー接触の場合に起こり易く、このような場合に本願明細書で開示される技術は特に有用である。
【００１９】
上記製造方法は、キャップ層形成工程とキャップ層除去工程をさらに備えていてもよい。キャップ層形成工程では、ドーパント導入工程とアニール工程の間に、半導体層の表面にキャップ層を形成する。キャップ層除去工程では、アニール工程と洗浄工程の間に、キャップ層を除去する。この製造方法によると、キャップ層の除去とその後の洗浄工程で形成されるエッチピットに起因するリーク電流を抑制することができる。
【００２０】
キャップ層は、アニール工程において、半導体層の表面から半導体層を構成する原子が昇華するのを抑制するのが望ましい。これにより、アニール工程において、半導体層の表面荒れを抑えることができる。
【発明の効果】
【００２１】
本願明細書で開示される技術によると、製造過程で半導体層に形成されるエッチピットに起因するリーク電流を抑えることができる。
【図面の簡単な説明】
【００２２】
【図１】図１は、シミュレーションで用いたショットキーダイオードの構造を示す。
【図２】図２は、シミュレーション結果を示す。
【図３】図３は、第１実施例のショットキーダイオードの製造工程の概略を示す。
【図４】図４は、第１実施例のショットキーダイオードの製造過程の断面図を示す（１）。
【図５】図５は、第１実施例のショットキーダイオードの製造過程の断面図を示す（２）。
【図６】図６は、第１実施例のショットキーダイオードの製造過程の断面図を示す（３）。
【図７】図７は、第１実施例のショットキーダイオードの製造過程の断面図を示す（４）。
【図８】図８は、第１実施例のショットキーダイオードの製造過程の断面図を示す（５）。
【図９】図９は、第１実施例のショットキーダイオードの製造過程の断面図を示す（６）。
【図１０】図１０は、第１実施例のショットキーダイオードの製造過程の断面図を示す（７）。
【図１１】図１１は、第１実施例のショットキーダイオードの製造過程の断面図を示す（８）。
【図１２】図１２は、第２実施例のショットキーダイオードの製造過程の断面図を示す（１）。
【図１３】図１３は、エッチピットの底部が平滑化する様子を示す。
【図１４】図１４は、第２実施例のショットキーダイオードの製造過程の断面図を示す（２）。
【図１５】図１５は、第２実施例のショットキーダイオードの製造過程の断面図を示す（３）。
【図１６】図１６は、第２実施例のショットキーダイオードの製造過程の断面図を示す（４）。
【図１７】図１７は、第３実施例のショットキーダイオードの製造過程の断面図を示す（１）。
【図１８】図１８は、第３実施例のショットキーダイオードの製造過程の断面図を示す（２）。
【図１９】図１９は、第３実施例のショットキーダイオードの製造過程の断面図を示す（３）。
【図２０】図２０は、第３実施例のショットキーダイオードの製造過程の断面図を示す（４）。
【図２１】図２１は、第３実施例のショットキーダイオードの製造過程の断面図を示す（５）。
【図２２】図２２は、第３実施例のショットキーダイオードの製造過程の断面図を示す（６）。
【図２３】図２３は、第３実施例のショットキーダイオードの製造過程の断面図を示す（７）。
【図２４】図２０は、第３実施例のショットキーダイオードの製造過程の断面図を示す（８）。
【発明を実施するための形態】
【００２３】
本願明細書で開示される技術の特徴を整理しておく。
（第１特徴）  本願明細書で開示される技術は、ＰＩＮダイオード、ショットキーダイオード、ジャンクションバリアショットキーダイオードに有用である。
（第２特徴）  半導体基板は、その上に形成される半導体層と同一の半導体材料であるのが望ましい。例えば、炭化珪素の半導体基板上に炭化珪素の半導体層をエピタキシャル成長させるのが望ましい。
（第３特徴）  製造される半導体装置が縦型の場合、半導体基板はドーパントを含んでいるのが望ましい。
（第４特徴）  半導体層の表面部に形成される第２導電型領域は、ダイオードに必要な領域を構成する。例えば、第２導電型領域は、終端領域に形成される耐圧構造であってもよい。耐圧構造には、ガードリング、リサーフ層等が含まれる。また、第２導電型領域は、素子領域に形成されるアノード領域であってもよい。
（第５特徴）  キャップ層は、１８００℃のアニール工程において、融解及び昇華しない安定した材料であり、且つ半導体層内に拡散しない材料であるのが望ましい。典型的には、キャップ層には、炭素を原料とするカーボン膜が用いられてもよく、例えば、ダイヤモンドライクカーボン膜（ＤＬＣ）、有機レジストを炭化したカーボン膜が用いられてもよい。あるいは、キャップ層には、炭化遷移金属が用いられてもよく、例えば、炭化タンタル、炭化チタンが用いられてもよい。
（第６特徴）  キャップ層の除去には、様々な手法を採用することできる。キャップ層が炭素を含むカーボン膜の場合、キャップ層を酸素と反応させて一酸化炭素又は二酸化炭素として除去するのが望ましい。典型的には、キャップ層の除去には、酸素プラズマを用いたプラズマエッチング処理、酸素雰囲気下での犠牲酸化処理を採用するのが望ましい。また、キャップ層が炭化遷移金属の場合、キャップ層を酸化した後に酸溶液でエッチング除去するのが望ましい。例えば、キャップ層が炭化タンタルの場合、酸素雰囲気下で酸化した後に燐酸を含んだ溶液でエッチングしてもよい。キャップ層が炭化チタンの場合、酸素雰囲気下で酸化した後に塩酸と過酸化水素水の混合液でエッチングしてもよい。
（第７特徴）エッチピットの底部を平滑化させる底部平滑化工程には、半導体層の表面をマイグレーション（原子拡散）させる様々な手法を採用することができる。典型的には、底部平滑化工程には、減圧水素雰囲気下での熱処理、シランとアルゴン混合雰囲気下での熱処理と水素雰囲気下での熱処理の組合わせを採用するのが望ましい。
【実施例】
【００２４】
以下、図面を参照して各実施例を説明する。なお、各実施例において、共通する構成要素に関して共通の符号を付し、その説明を省略することがある。また、共通する工程に関しては、その説明を省略することがある。
【００２５】
（第１実施例）
図３に、第１実施例のショットキーバリアダイオードを製造する工程の概略を示す。以下、図４〜図１１を参照して、第１実施例のショットキーバリアダイオードの製造方法を説明する。まず、図４に示されるように、ｎ＋型の半導体基板２０を用意する。半導体基板２０は、４Ｈ−ＳｉＣ（０００１）Ｓｉ面の１〜８°オフ基板であり、ドーピング濃度が約１×１０１８〜１×１０２０ｃｍ−３であり、厚みが約３５０μｍである。
【００２６】
次に、図４に示されるように、エピタキシャル成長技術を利用して、半導体基板２０上に炭化珪素のｎ−型エピタキシャル層３０を結晶成長させる（図３のステップＳ１）。エピタキシャル層３０の厚みは８〜１３μｍであり、そのドーピング濃度は１×１０１５〜１×１０１６ｃｍ−３である。エピタキシャル層３０には、貫通転位４０が裏面から表面まで伸びている。
【００２７】
次に、図５に示されるように、エピタキシャル層３０の表面にマスク５３を形成する。具体的には、熱酸化技術を利用して、エピタキシャル層３０の表面に酸化シリコンの酸化膜５２を形成した後に、酸化膜５２の表面にレジスト５４をパターニングし、終端領域に対応した範囲の一部に開孔を有するように酸化膜５２の一部をエッチングする。マスク５３に形成される開孔の位置は、終端領域を一巡するガードリングの位置に対応している。酸化膜５２がパターニングされた後に、酸化膜５２上のレジスト５４は除去される。
【００２８】
次に、図６に示されるように、イオン注入技術を利用して、エピタキシャル層３０の表面部の一部にアルミニウム又はボロンのドーパントを導入し、ガードリング６０を形成する（図３のステップＳ２）。このときの半導体基板２０の温度は５００℃以下に保たれており、イオン注入に伴うアモルファス化を抑制している。ドーパントが導入された後に、酸化膜５２は除去される。
【００２９】
次に、図７に示されるように、ＣＶＤ（Chemical Vapor Deposition）技術を利用して、エピタキシャル層３０の表面にキャップ層７０を形成する（図３のステップＳ３）。この例では、キャップ層７０の材料には、炭素を材料とするカーボン膜が用いられる。次に、エピタキシャル層３０の表面にキャップ層７０が存在した状態で、アニール処理を実施する（図３のステップＳ４）。アニール処理では、半導体基板２０の温度が１６００°以上であり、処理時間は約５〜６０分である。このアニール処理により、ガードリング６０を形成するために導入されたドーパントが活性化する。なお、このアニール処理では、エピタキシャル層３０の表面にキャップ層７０が形成されているので、エピタキシャル層３０の表面からシリコン原子が昇華する現象が抑えられ、エピタキシャル層３０の表面荒れが抑えられる。
【００３０】
次に、図８に示されるように、酸素プラズマエッチング技術を利用して、キャップ層７０を除去する（図３のステップＳ５）。さらに、熱酸化技術を利用して、プラズマエッチング処理で除去しきれないキャップ層７０を完全に除去する。このとき、エピタキシャル層３０の表面部の貫通転位４０の存在部位で酸化が進行し、下に凸状の酸化膜が形成される。次に、この酸化膜をフッ酸溶液で除去し、エピタキシャル層３０の表面を洗浄する（図３のステップＳ６）。この洗浄工程を経ると、図８に示されるように、エピタキシャル層３０の表面部には、貫通転位４０の存在部分に応じてエッチピット４２が形成される。
【００３１】
図８では、３つのエッチピット４２ａ，４２ｂ，４２ｃが形成される様子を示す。エッチピット４２ａ，４２ｂ，４２ｃは、貫通転位４０の状態に応じて、その深さ及び底角が異なる。この例では、エッチピット４２ｂの深さ及び底角が最も大きい。例えば、エピタキシャル層３０の表面部からエッチピット４２ａ，４２ｂ，４２ｃを完全に除去しようとすれば、最も深いエッチピット４２ｂの深さまでエピタキシャル層３０の表面部を研磨しなければならない。このような処理を実施すると、エピタキシャル層３０の厚みが相当程度に変化するので、製造されるダイオードの特性が所望のものから逸脱してしまう。以下で説明するように、本実施例の製造方法では、結晶成長技術を利用して、エッチピット４２の深さを実質的に小さくする。
【００３２】
次に、図９に示されるように、エピタキシャル成長技術を利用して、エピタキシャル層３０上に炭化珪素の第２エピタキシャル層３２を成長させる（図３のステップＳ７）。第２エピタキシャル層３２の厚みは、特に制限されないが、好ましくは最も深いエッチピット４２ｂが完全に充填されるように調整されるのが望ましい。なお、この例では、第２エピタキシャル層３２の厚みは、エッチピット４２ａ，４２ｃが完全に充填される一方で、エッチピット４２ｂは完全に充填されない場合を例示する。また、第２エピタキシャル層３２のドーピング濃度は、エピタキシャル層３０と同一であるのが望ましい。
【００３３】
次に、図１０に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、第２エピタキシャル層３２を研磨する（図３のステップＳ８）。研磨する厚みは、第２エピタキシャル層３２の厚み以下であるのが望ましく、より好ましくは第２エピタキシャル層３２の厚みと同一であるのが望ましい。さらに、必要に応じて、ドライエッチング技術を利用して、エピタキシャル層３０の表面部に形成された変質層を除去してもよい。これにより、図１０に示されるように、エッチピット４２内には、第２エピタキシャル層３２の一部が残存する。これにより、エッチピット４２ａ，４２ｃは第２エピタキシャル層３２で完全に充填され、エッチピット４２ｂの一部は第２エピタキシャル層３２で充填される。このように、第２エピタキシャル層３２の形成及び研磨を実施することで、エッチピット４２の深さは浅くなる。なお、第２エピタキシャル層３２の研磨工程では、第２エピタキシャル層３２の厚みを超えて、エピタキシャル層３０の表面部の一部を研磨してもよい。研磨工程に先立ってエッチピット４２の深さが浅く調整されているので、エッチピット４２を完全に除去するのに要する研磨量が抑えられ、エピタキシャル層３０の厚みが維持される。
【００３４】
次に、図１１に示されるように、素子領域に開孔を有する層間絶縁膜８２を形成した後に、その開孔に対応してアノード電極８５を形成する（図３のステップＳ９）。アノード電極８５は、ショットキー電極部８４と配線電極部８６を有する。ショットキー電極部８４の材料には、モリブデン、ニッケル、チタン等を用いることができる。配線電極部８６の材料には、アルミニウムを用いることができる。最後に、半導体基板２０の裏面に図示しないカソード電極（材料としてアルミニウムを用いることができる）を形成すると、ショットキーダイオードが製造される。
【００３５】
上記したように、本実施例では、エピタキシャル層３０の表面部に形成されているエッチピット４２の深さが、第２エピタキシャル層３２の形成及び研磨によって小さくなる。このため、図２に示されるように、エッチピット４２に起因するリーク電流が大幅に減少する。また、第２エピタキシャル層３２の形成及び研磨では、エピタキシャル層３０の厚みが実質的に維持されるので、耐圧を所望のものとすることができる。したがって、本実施例の製造方法で作製されるショットキーダイオードは、耐圧を所望のものとしながら、リーク電流を大幅に改善することができる。
【００３６】
（第２実施例）
以下、図１２〜図１６を参照して、第２実施例のショットキーバリアダイオードの製造方法を説明する。エピタキシャル層３０の表面部にエッチピット４２が形成される工程までは第１実施例と共通である。
【００３７】
次に、図１２に示されるように、水素を含む雰囲気下で熱処理を実施し、エッチピット４２の底部を平滑化させる。熱処理では、半導体基板２０の温度が１６００°〜１７００°であり、熱処理時間は約５〜３０分である。また、この熱処理は、減圧下で行うのが望ましく、この例では、チャンバー内の圧力が約３００Ｔｏｒｒ以下である。
【００３８】
この工程は、図１３のエッチピット４２ｂの拡大断面図を参照してより詳細に説明する。図１３の破線は底部平滑化工程前のエッチピット４２ｂの形態であり、図１３の実線は底部平滑化工程後のエッチピット４２ｂの形態である。図１３に示されるように、底部平滑化工程の前後において、エッチピット４２ｂの底部は平滑化されており、実質的な低角が増大している。なお、ここでいう平滑化とは、エッチピットの縦断面において、斜辺に対して引いた接線の垂直線に対する角度が、少なくとも最深部周辺において、最深部に向けて増大することをいう。
【００３９】
減圧水素雰囲気下で熱処理を実施すると、円錐状のエッチピット４２ｂの底部が平滑化する。この処理では、エッチピット４２ｂの深さは実質的に変化しないので、算術平均粗さＲａは実質的に変化しない。なお、エッチピット４２の底部を平滑化させるためには、上記処理に代えて、シランとアルゴン混合雰囲気下で１６００°〜１８００°の熱処理を実施し、その後に水素雰囲気下で１４００°〜１５００°の熱処理を実施してもよい。
【００４０】
次に、図１４に示されるように、エピタキシャル成長技術を利用して、エピタキシャル層３０上に第２エピタキシャル層３２を成長させる。
【００４１】
次に、図１５に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、第２エピタキシャル層３２を研磨する。研磨する厚みは、第２エピタキシャル層３２の厚みと同一であるのが望ましい。このように、第２エピタキシャル層３２の形成及び研磨を実施することで、エッチピット４２の深さは小さくなる。
【００４２】
次に、図１６に示されるように、素子領域に開孔を有する層間絶縁膜８２を形成した後に、その開孔に対応してアノード電極８５を形成する。アノード電極８５は、ショットキー電極部８４と配線電極部８６を有する。ショットキー電極部８４の材料には、モリブデン、ニッケル、チタン等を用いることができる。配線電極部８６の材料には、アルミニウムを用いることができる。最後に、半導体基板２０の裏面に図示しないカソード電極（材料としてアルミニウムを用いることができる）を形成すると、ショットキーダイオードが製造される。
【００４３】
上記したように、本実施例では、エピタキシャル層３０の表面部に形成されているエッチピット４２の底角が、減圧水素雰囲気下の高温熱処理によって実質的に増大されている。このため、図２に示されるように、エッチピット４２に起因するリーク電流が大幅に減少する。また、減圧水素雰囲気下の高温熱処理では、エピタキシャル層３０の厚みが実質的に維持されるので、耐圧を所望のものとすることができる。したがって、本実施例の製造方法で作製されるショットキーダイオードは、耐圧を所望のものとしながら、リーク電流を大幅に改善することができる。
【００４４】
（第３実施例）
図１７〜図２４を参照して、第３実施例のジャンクションバリアショットキーダイオードの製造方法を説明する。エピタキシャル層３０を成長させる工程までは第１実施例と共通である。
【００４５】
次に、図１７に示されるように、エピタキシャル層３０の表面にマスク５７を形成する。具体的には、熱酸化技術を利用して、エピタキシャル層３０の表面に酸化シリコンの酸化膜５６を形成した後に、酸化膜５６の表面にレジスト５８をパターニングし、素子領域に対応した範囲の一部及び終端領域に対応した範囲の一部に開孔を有するように酸化膜５６の一部をエッチングする。マスク５７に形成される開孔の位置は、素子領域に分散して形成されるｐ型拡散領域及び終端領域を一巡するガードリングの位置に対応している。酸化膜５６がパターニングされた後に、酸化膜５６上のレジスト５８は除去される。
【００４６】
次に、図１８に示されるように、イオン注入技術を利用して、エピタキシャル層３０の表面部の一部にアルミニウム又はボロンのドーパントを導入し、ｐ型拡散領域６２（アノード領域ということもできる）及びガードリング６０を形成する。このときの半導体基板２０の温度は５００℃以下に保たれており、イオン注入に伴うアモルファス化を抑制している。ドーパントが導入された後に、酸化膜５６は除去される。このように、本実施例では、ｐ型拡散領域６２及びガードリング６０を共通の工程で作製することを１つの特徴としている。
【００４７】
次に、図１９に示されるように、ＣＶＤ（Chemical Vapor Deposition）技術を利用して、エピタキシャル層３０の表面にキャップ層７０を形成する。次に、エピタキシャル層３０の表面にキャップ層７０が存在した状態で、アニール処理を実施し、ｐ型拡散領域６２及びガードリング６０を形成するために導入されたドーパントを活性化させる。
【００４８】
次に、図２０に示されるように、酸素プラズマエッチング技術を利用して、キャップ層７０を除去する。さらに、熱酸化技術を利用して、プラズマエッチング処理で除去しきれないキャップ層７０を完全に除去する。このとき、エピタキシャル層３０の表面部の貫通転位４０の存在部位で酸化が進行し、下に凸状の酸化膜が形成される。次に、この酸化膜をフッ酸溶液で除去し、エピタキシャル層３０の表面を洗浄する。この洗浄工程を経ると、図２０に示されるように、エピタキシャル層３０の表面部には、貫通転位４０の存在部分に応じてエッチピット４２が形成される。
【００４９】
次に、図２１に示されるように、減圧水素雰囲気下で熱処理を実施し、エッチピット４２の底部を平滑化させる。
【００５０】
次に、図２２に示されるように、エピタキシャル成長技術を利用して、エピタキシャル層３０上に第２エピタキシャル層３２を成長させる。
【００５１】
次に、図２３に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、第２エピタキシャル層３２を研磨する。研磨する厚みは、第２エピタキシャル層３２の厚みと同一であるのが望ましい。このように、第２エピタキシャル層３２の形成及び研磨を実施することで、エッチピット４２の深さは小さくなる。
【００５２】
次に、図２４に示されるように、素子領域に開孔を有する層間絶縁膜８２を形成した後に、その開孔に対応してアノード電極８５を形成する。アノード電極８５は、ショットキー電極部８４と配線電極部８６を有する。ショットキー電極部８４の材料には、モリブデン、ニッケル、チタン等を用いることができる。配線電極部８６の材料には、アルミニウムを用いることができる。最後に、半導体基板２０の裏面に図示しないカソード電極（材料としてアルミニウムを用いることができる）を形成すると、ショットキーダイオードが製造される。
【００５３】
上記したように、本実施例では、エピタキシャル層３０の表面部に形成されているエッチピット４２の底部が、減圧水素雰囲気下の高温熱処理によって実質的に増大されている。このため、図２に示されるように、エッチピット４２に起因するリーク電流が大幅に減少する。また、減圧水素雰囲気下の高温熱処理では、エピタキシャル層３０の厚みが実質的に維持されるので、耐圧を所望のものとすることができる。したがって、本実施例の製造方法で作製されるジャンクションバリアショットキーダイオードは、耐圧を所望のものとしながら、リーク電流を大幅に改善することができる。
【００５４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５５】
２０：半導体基板
３０：エピタキシャル層（半導体層の一例）
３２：第２エピタキシャル層（充填用半導体層の一例）
４０：貫通転位
４２，４２ａ，４２ｂ，４２ｃ：エッチピット
６０：ガードリング
６２：ｐ型拡散領域
７０：キャップ層
８４：ショットキー電極部
８５：アノード電極
８６：配線電極部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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