(57)【特許請求の範囲】
【請求項１】
半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、
前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、
前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、
前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部にゲート電極が電気的に接続され、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記ゲート電極の電位が所定値以上になるのを防止する保護回路とを含み、
前記保護回路は、電源に接続される前記半導体基板内に形成された不純物領域を有し、
前記出力トランジスタは、前記電源に接続される前記半導体基板内に形成された不純物領域を有し、
隣接する２つの前記画素毎に、前記電源に接続される前記半導体基板内に形成された不純物領域が２つ存在するように、前記保護回路の前記不純物領域及び前記出力トランジスタの前記不純物領域が当該２つの画素で共通化されている固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子であって、
隣接する２つの前記画素の一方の画素の前記保護回路の不純物領域と、当該２つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化され、
隣接する２つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該２つの画素の他方の画素の前記保護回路の不純物領域とが共通化されている固体撮像素子。
【請求項３】
請求項１記載の固体撮像素子であって、
隣接する２つの前記画素の一方の画素の前記保護回路の不純物領域と、当該２つの画素の他方の画素の前記保護回路の不純物領域とが共通化され、
隣接する２つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該２つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化されている固体撮像素子。
【請求項４】
請求項１〜３のいずれか１項記載の固体撮像素子であって、
前記保護回路は、ＭＯＳトランジスタにより構成され、
前記ＭＯＳトランジスタのソース領域が、前記保護回路の不純物領域であり、
前記ＭＯＳトランジスタのゲート電極とドレイン領域は、それぞれ前記電荷蓄積部に電気的に接続される固体撮像素子。
【請求項５】
請求項１〜３のいずれか１項記載の固体撮像素子であって、
前記保護回路は、ダイオードにより構成され、
前記ダイオードのアノードが、前記保護回路の不純物領域であり、
前記ダイオードのカソードが前記電荷蓄積部に電気的に接続される固体撮像素子。
【請求項６】
請求項１〜５のいずれか１項記載の固体撮像素子を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子及びそれを備える撮像装置に関する。
【背景技術】
【０００２】
近年の固体撮像素子の高感度化、多画素化に対応するために、シリコン基板上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換部を設け、この光電変換層で発生した電荷を当該一対の電極の一方からシリコン基板に移動させて蓄積し、この蓄積電荷に応じた信号を、シリコン基板に形成した信号読出し回路で読み出す光電変換層積層型の固体撮像素子が注目されてきている（特許文献１参照）。
【０００３】
特許文献１には、光電変換層積層型の固体撮像素子において、シリコン基板上方の光電変換層で発生した電荷のうちの正孔をシリコン基板内の電荷蓄積部に蓄積し、この電荷蓄積部に蓄積された正孔に応じた信号を信号読出し回路によって読みだす構成が開示されている。このような構成により、光電変換層に有機材料を用いた場合でも、感度低下及び分光感度のブロード化を防ぐことが可能となっている。
【０００４】
特許文献１に記載の固体撮像素子は、光電変換層で発生した正孔をシリコン基板内のｐ型不純物層からなる電荷蓄積部に蓄積し、ｐチャネルＭＯＳトランジスタによって当該正孔に応じた信号を読みだすものである。正孔に応じた信号の読出し方式としては様々なものが考えられ、例えば、光電変換層で発生した正孔をシリコン基板内のｎ型不純物層からなる電荷蓄積部に蓄積し、ｎチャネルＭＯＳトランジスタによって当該正孔に応じた信号を読みだす構成が考えられる。
【０００５】
しかし、この構成では、光電変換層に過大光が入射した場合に、電荷蓄積部の電位が、ｎチャネルＭＯＳトランジスタ等を破壊する電圧まで上昇するおそれがある。この破壊を防止するために、特許文献２には、信号読み出し回路に保護回路を設ける構成が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−８１１３７号公報
【特許文献２】特開２００７−１０３７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２に記載の信号読出し回路では、保護回路を設ける分、画素サイズが大きくなる。多画素化に対応するためには、画素サイズの縮小が求められるため、画素サイズの増加を招くことなく、保護回路を導入できる技術が求められている。しかしながら、特許文献２には、画素サイズを縮小することについては考慮されていない。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、過大光が入射した場合の故障を防ぐことができ、かつ、画素サイズを縮小することのできる積層型の固体撮像素子とこれを備える撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部にゲート電極が電気的に接続され、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記ゲート電極の電位が所定値以上になるのを防止する保護回路とを含み、前記保護回路は、電源に接続される前記半導体基板内に形成された不純物領域を有し、前記出力トランジスタは、前記電源に接続される前記半導体基板内に形成された不純物領域を有し、隣接する２つの前記画素毎に、前記電源に接続される前記半導体基板内に形成された不純物領域が２つ存在するように、前記保護回路の前記不純物領域及び前記出力トランジスタの前記不純物領域が当該２つの画素で共通化されているものである。
【００１０】
本発明の撮像装置は、前記固体撮像素子を備えるものである。
【発明の効果】
【００１１】
本発明によれば、過大光が入射した場合の故障を防ぐことができ、かつ、画素サイズを縮小することのできる積層型の固体撮像素子とこれを備える撮像装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子における画素の基本構成を示す図
【図２】図１に示される画素の平面レイアウトを示す図
【図３】図１に示される画素１００がアレイ状に複数配置される固体撮像素子における信号読出し回路を構成する素子の不純物領域を共通化した場合のレイアウト例を示す図
【図４】図３に示される２つの画素１００の回路図
【図５】図３のレイアウトを利用した２×２画素の平面レイアウト例を示す図
【図６】図１に示される画素１００がアレイ状に複数配置される固体撮像素子における信号読出し回路を構成する素子の不純物領域を共通化した場合のレイアウト例を示す図
【図７】図６に示される２つの画素１００の回路図
【図８】図６のレイアウトを利用した２×２画素の平面レイアウト例を示す図
【図９】図６のレイアウトを利用した４×２画素の平面レイアウト例を示す図
【図１０】保護回路としてダイオードを用いる場合の図４の回路図に対応する図
【図１１】保護回路としてダイオードを用いる場合の図７の回路図に対応する図
【図１２】図３に示されるレイアウト例の変形例を示す図
【図１３】図６に示されるレイアウト例の変形例を示す図
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子について図面を参照して説明する。以下に説明する固体撮像素子は、二次元アレイ状に配置された複数の画素を有し、各画素が、半導体基板上方に形成された光電変換部と、当該光電変換部で発生した電荷に応じた信号を読みだす当該半導体基板に形成されたＭＯＳ型の信号読出し回路とを含み、信号読出し回路を構成する素子の不純物領域の一部が、隣接する２つの画素で共通化されているものである。このような構成により、画素サイズを縮小することができる。
【００１４】
まず、本実施形態で説明する固体撮像素子の１画素の前提となる構成を説明する。
【００１５】
図１は、本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子における画素の基本構成を示す図である。
【００１６】
図１に示される画素１００は、シリコン等の半導体基板上方に形成される光電変換部Ｐと、当該半導体基板に形成されたＭＯＳ型の信号読出し回路Ｓとを備える。
【００１７】
光電変換部Ｐは、半導体基板上方に形成された画素電極１と、画素電極１上方に形成された対向電極２と、画素電極１と対向電極２の間に設けられた光電変換層３とを含む。
【００１８】
対向電極２には、その上方から光が入射される。対向電極２は、光電変換層３に光を入射させる必要があるため、入射光に対して透明なＩＴＯ等の導電性材料で構成される。対向電極２は、全ての画素１００で共通の一枚構成であるが、画素１００毎に分割してあっても良い。
【００１９】
画素電極１は、画素１００毎に分割された薄膜電極であり、透明又は不透明の導電性材料（ＩＴＯやアルミニウムや窒化チタン等）で構成される。
【００２０】
光電変換層３は、入射光のうちの特定の波長域を吸収して、吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料を含んで構成された層である。光電変換層３と対向電極２の間、又は、光電変換層３と画素電極１の間には、電極から光電変換層３に電荷が注入されるのを抑制する電荷ブロッキング層が設けてあってもよい。
【００２１】
光電変換層３で発生した電荷のうちの正孔が画素電極１に移動し、電子が対向電極２に移動するように、対向電極２にはバイアス電圧が印加される。光電変換層３が十分に高い感度を発現するように、バイアス電圧には信号読み出し回路Ｓの電源電圧ＶＤＤ（例えば３Ｖ）よりも高い電圧（５〜２０Ｖ程度、例えば１０Ｖ）が用いられる。
【００２２】
信号読出し回路Ｓは、画素電極１と電気的に接続され、画素電極１に移動した正孔を蓄積する不純物領域からなる電荷蓄積部４と、電荷蓄積部４の電位を所定のリセット電位にリセットするためのリセットトランジスタ５と、電荷蓄積部４にゲート電極が接続され、電荷蓄積部４の電位に応じた信号を出力する出力トランジスタ７と、出力トランジスタ７から出力される信号を信号出力線９に選択的に出力する行選択トランジスタ８と、出力トランジスタ７のゲート電極の電位が所定値以上になるのを防止するための保護回路としての保護トランジスタ６とを備える。
【００２３】
図２は、図１に示される画素において信号読出し回路Ｓを構成する素子の不純物領域を専用に設けた場合のレイアウト例を示す平面模式図である。図２においてハッチングを付した領域は、信号読出し回路Ｓを構成する素子の半導体基板内に形成されるｎ型不純物領域を示している。
【００２４】
図２に示されるように、信号読出し回路Ｓが形成される領域１０１は矩形であり、この矩形１０１の面積が画素１００のサイズになる。
【００２５】
矩形領域１０１のうちの左上には、保護トランジスタ６のソース領域６２が形成されている。
【００２６】
矩形領域１０１のうちの右上には、出力トランジスタ７のドレイン領域７２が形成されている。
【００２７】
矩形領域１０１のうちの左下には、リセットトランジスタ５のドレイン領域５２が形成されている。
【００２８】
矩形領域１０１のうちの右下には、行選択トランジスタ８のソース領域８２が形成されている。
【００２９】
ソース領域６２とドレイン領域５２の間には、電荷蓄積部４が形成されている。
【００３０】
ドレイン領域７２とソース領域８２の間には、出力トランジスタ７のソース領域及び行選択トランジスタ８のドレイン領域となる不純物領域７３が形成されている。
【００３１】
電荷蓄積部４とソース領域６２との間の半導体基板上には、図示しない絶縁膜を介して、保護トランジスタ６のゲート電極６１（図２では“保護”と記載）が形成されている。
【００３２】
不純物領域７３とドレイン領域７２との間の半導体基板上には、図示しない絶縁膜を介して、出力トランジスタ７のゲート電極７１（図２では“出力”と記載）が形成されている。
【００３３】
保護トランジスタ６のゲート電極６１と出力トランジスタ７のゲート電極７１は、同じ材料によって一体的に形成されていてもよいし、別体として形成されていてもよい。保護トランジスタ６のゲート電極６１と出力トランジスタ７のゲート電極７１には、導電性部材９０が接続され、この導電性部材９０と電荷蓄積部４とが、配線９１によって電気的に接続されている。
【００３４】
保護トランジスタ６のソース領域６２には、配線Ｈ１が接続され、この配線Ｈ１が、保護トランジスタ６に電源電圧ＶＤＤを供給する電源に接続されている。
【００３５】
出力トランジスタ７のドレイン領域７２には、配線Ｈ２が接続され、この配線Ｈ２が、出力トランジスタ７に電源電圧ＶＤＤを供給する電源（保護トランジスタ６のソース領域６２に接続される電源と同じ電源）に接続されている。
【００３６】
電荷蓄積部４とドレイン領域５２との間の半導体基板上には、図示しない絶縁膜を介して、リセットトランジスタ５のゲート電極５１（図２では“ＲＧ”と記載）が形成されている。
【００３７】
不純物領域７３とソース領域８２との間の半導体基板上には、図示しない絶縁膜を介して、行選択トランジスタ８のゲート電極８１（図２では“行選択”と記載）が形成されている。
【００３８】
リセットトランジスタ５のゲート電極５１には、リセット制御線ＲＳが接続されている。
【００３９】
行選択トランジスタ８のゲート電極８１には、行選択制御線ＲＷが接続されている。
【００４０】
リセットトランジスタ５のドレイン領域５２には、配線Ｈ３が接続され、配線Ｈ３には、リセット電源が接続されている。
【００４１】
行選択トランジスタ８のソース領域８２には、配線Ｈ４が接続され、配線Ｈ４には、図１に示される信号出力線９が接続されている。
【００４２】
なお、信号読出し回路Ｓにおいて、保護トランジスタ６のソース領域６２と、出力トランジスタ７のドレイン領域７２とは、同じ電源が接続される不純物領域であるため、画素１００内においてこれらを共通化することも可能である。
【００４３】
しかし、画素１００内で保護トランジスタ６のソース領域６２と出力トランジスタ７のドレイン領域７２を共通化してしまうと、その他の素子のレイアウトが難しくなり、結果的に画素サイズが大きくなってしまう。そのため、信号読出し回路Ｓを構成する素子の不純物領域を１つの画素１００で専用に設ける場合には、図２のようなレイアウトを採用することが好ましい。
【００４４】
図２に示される画素のレイアウトを前提とした場合、隣接する２つの画素１００で、信号読出し回路Ｓを構成する素子の不純物領域の一部を共通化することが容易となり、更なる画素サイズの縮小が可能である。以下では、隣接する２つの画素１００で信号読出し回路Ｓを構成する素子の不純物領域の一部を共通化する具体例について説明する。
【００４５】
（第一のレイアウト例）
図３は、図１に示される画素１００がアレイ状に複数配置される固体撮像素子における信号読出し回路を構成する素子の不純物領域を共通化した場合のレイアウト例を示す図であり、縦方向に隣接する２つの画素１００の信号読出し回路Ｓの平面レイアウト例を示すものである。図４は、図３に示される２つの画素１００の回路図である。なお、図３において、配線Ｈ１〜Ｈ４については符号を省略している。
【００４６】
図３のレイアウトは、図２の画素１００と、図２のレイアウトを上下反転させた画素１００とが、保護トランジスタ６のゲート電極６１同士、出力トランジスタ７のゲート電極７１同士が向かい合うように配置されたものである。更に、２つの画素１００の両方の保護トランジスタ６のソース領域６２が共通化され、２つの画素１００の両方の出力トランジスタ７のドレイン領域７２が共通化されている。
【００４７】
図３に示されるように、図２に示される画素を２つ、保護トランジスタ６のソース領域及び出力トランジスタ７のドレイン領域側を軸にして互いに反転させて配置することで、２つの画素の保護トランジスタ６のソース領域同士を共通化し、２つの画素の出力トランジスタ７のドレイン領域同士を共通化することが可能となる。このレイアウトによれば、隣接する２つの画素１００で信号読出し回路Ｓを構成する素子の不純物領域の一部の共通化を行わない場合（図２のレイアウト）と比較して、１つの画素１００あたりの面積を１７％削減することができる。
【００４８】
図５は、図３のレイアウトを利用した２×２画素のレイアウト例を示す図である。なお、図５において、配線Ｈ１〜Ｈ４と、各トランジスタのゲート電極については符号を省略している。
【００４９】
図５のレイアウトは、図３に示される２つの画素１００の右隣に、この２つの画素１００を左右反転させたレイアウトの２つの画素１００が配置され、左右に隣接する２つの画素１００で、行選択制御線ＲＷが共通化されているものである。図５において、左右に並ぶ２つの画素１００の行選択トランジスタ８のゲート電極は、一体的に形成してもよい。図５のレイアウトによれば、更なる画素サイズの削減が可能になる。
【００５０】
（第二のレイアウト例）
図６は、図１に示される画素１００がアレイ状に複数配置される固体撮像素子における信号読出し回路Ｓを構成する素子の不純物領域の一部を共通化した場合のレイアウト例を示す図であり、縦方向に隣接する２つの画素１００の信号読出し回路Ｓの平面レイアウト例を示すものである。図７は、図６に示される２つの画素１００の回路図である。図６において、配線Ｈ１〜Ｈ４については符号を省略している。
【００５１】
図６のレイアウトは、図２のレイアウトの画素１００と、図２のレイアウトを１８０度回転させたレイアウトの画素１００とが、保護トランジスタ６のゲート電極６１と出力トランジスタ７のゲート電極７１が向かい合うように配置されたものである。更に、２つの画素１００のうち、上側に配置された画素１００の保護トランジスタ６のソース領域６２と下側に配置された画素１００の出力トランジスタ７のドレイン領域７２が共通化され、上側に配置された画素１００の出力トランジスタ７のドレイン領域７２と下側に配置された画素１００の保護トランジスタ６のソース領域６２が共通化されている。
【００５２】
また、図６において、２つの画素１００の各々の出力トランジスタ７のゲート電極７１は、各々の行選択トランジスタ８のゲート電極８１側にシフトされており、不純物領域７３の面積が図２と比較して小さくなっている。不純物領域６２，７２は、図２のレイアウトと大きさは同じであるため、図６のレイアウトによれば、不純物領域７３が小さくなっている分、図２のレイアウトと比較して、１つの画素１００あたりの面積を２０％削減することができる。
【００５３】
なお、図３のレイアウトにおいても、ゲート電極７１をシフトさせて不純物領域７３を小さくすることは可能である。しかし、配線が接続される半導体基板内の不純物領域の面積はこれ以上小さくすることは難しいため、図３においてドレイン領域５２、電荷蓄積部４、ソース領域６２の面積を小さくすることは難しい。したがって、不純物領域７３を小さくすることができても、矩形領域１０１の縦方向の長さは変わらず、画素サイズをこれ以上小さくすることは難しい。
【００５４】
一方、図６のレイアウトによれば、不純物領域７３の面積が小さくなった結果、矩形領域１０１を縦方向に縮めることが容易であるため、矩形領域１０１の面積を小さくすることができる。このように、図６のレイアウトによれば、図３のレイアウトよりも画素サイズを縮小することができる。
【００５５】
図６に示されるように、図２に示される画素を２つ、２つの画素の一方が他方に対して１８０度回転した形で配置することで、２つの画素の保護トランジスタ６のソース領域と出力トランジスタ７のドレイン領域を共通化することが可能となり、画素サイズの縮小が可能となる。
【００５６】
図８は、図６のレイアウトを利用した２×２画素のレイアウト例を示す図である。なお、図８において、配線Ｈ１〜Ｈ４と、各トランジスタのゲート電極については符号を省略している。
【００５７】
図８のレイアウトは、図６に示される２つの画素１００の右隣に、この２つの画素１００を左右反転させた２つの画素１００が配置され、左右に隣接する２つの画素１００で、行選択制御線ＲＷとリセット制御線ＲＳの各々が共通化されているものである。図８において、左右に並ぶ２つの画素１００の行選択トランジスタ８及びリセットトランジスタ５の各々のゲート電極は一体的に形成してもよい。図８のレイアウトによれば、画素を効率よく集積することができるため、多画素化が可能となる。
【００５８】
図９は、図６のレイアウトを利用した４×２画素のレイアウト例を示す図である。なお、図９において、配線Ｈ１〜Ｈ４と、各トランジスタのゲート電極については符号を省略している。
【００５９】
図９において、上側４つの画素１００は、図８のレイアウトと同じである。下側４つの画素１００は、図８のレイアウトを上下反転させたものである。図９において縦方向に隣接する２つの画素１００のうち、リセットトランジスタ５のゲート電極５１同士が向かい合い、かつ、行選択トランジスタ８のゲート電極８１同士が向かい合う２つの画素１００では、リセットトランジスタ５のドレイン領域５２と、行選択トランジスタ８のソース領域８２とが共通化されている。
【００６０】
図９に示される８つの画素１００を１ユニットとして、このユニットを二次元状に並べ、リセットトランジスタ５のドレイン領域５２同士、行選択トランジスタ８のソース領域８２同士が向かい合う２つの画素１００においては、リセットトランジスタ５のドレイン領域５２と、行選択トランジスタ８のソース領域８２とを共通化することで、図８のレイアウトと比較して更なる画素サイズの削減が可能になる。図９のレイアウトによれば、図２のレイアウトと比較して、１つの画素１００あたりの面積を３６％削減することができる。
【００６１】
ここまでは、出力トランジスタ７のゲート電極７１の電位が所定値以上になるのを防止するための保護回路として保護トランジスタ６を例にして説明した。保護回路としては、トランジスタに限らず、例えばダイオードを用いてもよい。
【００６２】
図１０は、保護回路としてダイオードを用いる場合の図４の回路図に対応する図である。図１０は、保護トランジスタ６が保護ダイオード６’に変更された点を除いては、図４に示される回路図と同じものである。
【００６３】
保護ダイオード６’は、半導体基板内に形成された不純物領域により構成される。保護ダイオード６’の不純物領域であるアノードには出力トランジスタ７のドレイン領域に接続される電源と同じ電源が配線によって接続され、保護ダイオード６’の不純物領域であるカソードは、出力トランジスタ７のゲート電極７１に配線によって接続されている。
【００６４】
図１０の例では、隣接する２つの画素１００の各々の保護ダイオード６’のアノード（電源が接続される不純物領域）が共通化されており、これにより画素サイズの縮小化が図られている。
【００６５】
なお、図１１に示されるように、隣接する２つの画素１００において、保護ダイオード６’のアノードと出力トランジスタ７のドレイン領域７２とが共通化される構成としても、図７に示される回路と同様に画素サイズの縮小が可能である。
【００６６】
（第三のレイアウト例）
図１２は、図３に示されるレイアウト例の変形例を示す図である。図１２に示されるレイアウトは、半導体基板内の保護トランジスタ６のソース領域６２と、出力トランジスタ７のドレイン領域７２との間に、これらソース領域６２とドレイン領域７２とを連結するｎ型不純物領域からなる連結領域１２０が追加された点を除いては、図３に示されるレイアウトと同じである。
【００６７】
図１２のレイアウトであっても、画素サイズは図３と変わらないため、図２のレイアウトと比較して画素サイズの縮小が可能となる。また、図１２のレイアウトによれば、画素間の寄生容量を調整することが可能である。
【００６８】
なお、図１２のレイアウトにおいては、ソース領域６２とドレイン領域７２のそれぞれに電源ＶＤＤに接続される配線が接続されているが、ソース領域６２、ドレイン領域７２、及び連結領域１２０のいずれか１つに、電源ＶＤＤに接続される配線が接続されている構成としてもよい。これにより、配線数の削減が可能となる。
【００６９】
また、ソース領域６２、ドレイン領域７２、及び連結領域１２０は、全てｎ型不純物領域からなるため、一体的に形成することが可能である。ソース領域６２、ドレイン領域７２、及び連結領域１２０が一体的に形成された場合には、この一体的に形成されたｎ型不純物領域のうちの電荷蓄積部４と対向する部分が、保護トランジスタ６のソース領域として機能し、一体的に形成されたｎ型不純物領域のうちの不純物領域７３と対向する部分が、出力トランジスタ７のドレイン領域として機能し、それ以外の部分が連結領域として機能する。
【００７０】
（第四のレイアウト例）
図１３は、図６に示されるレイアウト例の変形例を示す図である。図１３に示されるレイアウトは、半導体基板内の保護トランジスタ６のソース領域６２（出力トランジスタ７のドレイン領域７２）と、出力トランジスタ７のドレイン領域７２（保護トランジスタ６のソース領域６２）との間に、これら領域を連結するｎ型不純物領域からなる連結領域１３０が追加された点を除いては、図６に示されるレイアウトと同じである。
【００７１】
図１３のレイアウトであっても、画素サイズは図６と変わらないため、図２のレイアウトと比較して画素サイズの縮小が可能となる。また、図１２のレイアウトと同様の効果を得ることができる。
【００７２】
以上の説明では、標準的なデザインルールに則りレイアウトを行った場合を例示したが、専用プロセスを構築し、専用のデザインルールを適用することで、更なる画素サイズの縮小が可能となる。この場合にも、標準のプロセスルールを用いた場合と同様の効果を得ることができる。
【００７３】
専用プロセス及び専用デザインルールとしては、トラジスタのソース領域、ドレイン領域における配線の接続部分とゲート電極の距離を局所的に短くする、トランジスタのチャネル領域と重なるゲート電極上に配線との接続部を形成する、等が考えられる。
【００７４】
また、本明細書では光電変換部Ｐから取り出して電荷蓄積部４に蓄積する電荷を正孔とし、信号読み出し回路Ｓのトランジスタを全てｎチャネルＭＯＳトランジスタで形成する構成としたが、光電変換部Ｐから取り出す電荷を電子とし、信号読み出し回路Ｓを全てｐチャネルＭＯＳトランジスタで形成する構成としてもよい。この場合、対向電極には信号読み出し回路の基準電圧（例えば０Ｖ）よりも低い値（例えば−１０Ｖ）を印加する。この場合にも、保護回路によって過大光に対する耐性を強くすることができると共に、上述してきたレイアウトを採用することで、画素サイズの縮小が可能となる。
【００７５】
以上説明してきたように、本明細書には以下の事項が開示されている。
【００７６】
開示された固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたＭＯＳ型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部にゲート電極が電気的に接続され、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記ゲート電極の電位が所定値以上になるのを防止する保護回路とを含み、前記保護回路は、電源に接続される前記半導体基板内に形成された不純物領域を有し、前記出力トランジスタは、前記電源に接続される前記半導体基板内に形成された不純物領域を有し、隣接する２つの前記画素毎に、前記電源に接続される前記半導体基板内に形成された不純物領域が２つ存在するように、前記保護回路の前記不純物領域及び前記出力トランジスタの前記不純物領域が当該２つの画素で共通化されているものである。
【００７７】
開示された固体撮像素子は、隣接する２つの前記画素の一方の画素の前記保護回路の不純物領域と、当該２つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化され、隣接する２つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該２つの画素の他方の画素の前記保護回路の不純物領域とが共通化されているものである。
【００７８】
開示された固体撮像素子は、隣接する２つの前記画素の一方の画素の前記保護回路の不純物領域と、当該２つの画素の他方の画素の前記保護回路の不純物領域とが共通化され、隣接する２つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該２つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化されているものである。
【００７９】
開示された固体撮像素子は、前記保護回路は、ＭＯＳトランジスタにより構成され、前記ＭＯＳトランジスタのソース領域が、前記保護回路の不純物領域であり、前記ＭＯＳトランジスタのゲート電極とドレイン領域は、それぞれ前記電荷蓄積部に電気的に接続されるものである。
【００８０】
開示された固体撮像素子は、前記保護回路は、ダイオードにより構成され、前記ダイオードのアノードが、前記保護回路の不純物領域であり、前記ダイオードのカソードが前記電荷蓄積部に電気的に接続されるものである。
【００８１】
開示された撮像装置は、前記固体撮像素子を備えるものである。
【符号の説明】
【００８２】
Ｐ  光電変換部
Ｓ  信号読出し回路
１  画素電極
２  対向電極
３  光電変換層
４  電荷蓄積部
６  保護トランジスタ
７  出力トランジスタ
６１  保護トランジスタのゲート電極
６２  保護トランジスタのソース領域
７１  出力トランジスタのゲート電極
７２  出力トランジスタのドレイン領域
７３  出力トランジスタのソース領域
【図１】
0005449242.tif 000002
【図２】
0005449242.tif 000003
【図３】
0005449242.tif 000004
【図４】
0005449242.tif 000005
【図５】
0005449242.tif 000006
【図６】
0005449242.tif 000007
【図７】
0005449242.tif 000008
【図８】
0005449242.tif 000009
【図９】
0005449242.tif 000010
【図１０】
0005449242.tif 000011
【図１１】
0005449242.tif 000012
【図１２】
0005449242.tif 000013
【図１３】
0005449242.tif 000014