(57)【特許請求の範囲】
【請求項１】
第１絶縁ゲート電界効果トランジスタ（１）が第２電界効果トランジスタ（２）と直列に接続された半導体デバイスであって、第１絶縁ゲート電界効果トランジスタの濃くドープされたドレイン接点領域（１９１）と電気的に接続されている濃くドープされたソース領域（１９Ａ）を前記第２電界効果トランジスタが有することと、そして更に前記第１絶縁ゲート電界効果トランジスタ（１）のブレークスルー電圧は前記第２電界効果トランジスタ（２）のピンチ電圧Ｖｐよりも高いことを特徴とする前記半導体デバイス。
【請求項２】
前記第２電界効果トランジスタが、共通の濃くドープされたソース接点領域１９ａと並列にされているいくつかの電界効果トランジスタを含む請求項１記載のデバイス。
【請求項３】
前記第１絶縁ゲート電界効果トランジスタ（１）の前記幅Ｗは、前記第２電界効果トランジスタ（２）の前記幅よりも少なくとも２倍大きいことを特徴とする請求項１記載のデバイス。
【請求項４】
前記第２電界効果トランジスタ（２）が接合型電界効果トランジスタＪＦＥＴであることを特徴とする請求項１記載のデバイス。
【請求項５】
前記第２電界効果トランジスタ（２）が絶縁ゲート電界トランジスタである請求項１記載のデバイス。
【請求項６】
前記第１絶縁ゲート電界効果トランジスタ（１）と直列に接続された修正されたドレイン接点領域を有する前記第２電界効果トランジスタ（２）が、絶縁ゲート・バイポーラ・トランジスタＩＧＢＴである請求項１記載のデバイス。
【請求項７】
前記第１絶縁ゲート電界効果トランジスタ（１）および前記第２電界効果トランジスタ（２）が、共通の基盤上に配置されていることを特徴とする請求項１ないし請求項５のいずれかに記載のデバイス。
【請求項８】
前記第１絶縁ゲート電界効果トランジスタ（１）および前記第２電界効果トランジスタ（２）が互いに併合され、また前記第１絶縁ゲート電界効果トランジスタ（１）の前記ドレイン接点領域（１９１）が前記第２トランスデータデバイス（２）のソース接点領域（１９Ａ）と同一であることを特徴とする請求項７記載のデバイス。
【請求項９】
前記第１絶縁ゲート電界効果トランジスタ（１）および前記第２電界効果トランジスタ（２）の両方が、基板（１０）の前記表面領域内に組み込まれていることを特徴とする請求項１記載のデバイス。
【請求項１０】
前記第２電界効果トランジスタが垂直に配置された複数のＮトップ層とＰトップ層を有し、それにより共通のソース領域を有する並列の接合型電界効果トランジスタのチャネルおよびゲートを形成するようにされたことを特徴とする請求項４記載のデバイス。
【請求項１１】
前記第２電界効果トランジスタが水平に配置された複数のＮトップ層およびＰトップ層を含み、それにより共通のソース領域を有する並列の接合型電界効果トランジスタのチャネルおよびゲートを形成するようにされたことを特徴とする請求項４記載のデバイス。
【請求項１２】
前記第２電界効果トランジスタ（２）は１つまたはそれ以上の接合型電界トランジスタと、１つまたはそれ以上の絶縁ゲート電界トランジスタとの組合せであって、それら全てが共通のソース接点拡散を有することを特徴とする請求項１記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続されている新規な半導体デバイスに関する。
【背景技術】
【０００２】
高電圧で高電流のＬＤＭＯＳトランジスタは、スマート・パワー・アプリケーションで使用されるごく普通な装置である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５，３９６，０８５号
【非特許文献】
【０００４】
【非特許文献１】「ドリフト領域パラメータのパワーＬＤＭＯＳの静的特性に及ぼす影響」電子デバイスに関するＩＥＥＥ会報、ＥＤ２８巻１２号１４５５ページから１４６６ページ（１９８１年１２月）
【０００５】
そうした装置について、高電流と低いオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）のためにドリフト領域上でゲートをオーバーラップさせることの重要さが、Ｓｅｌ  Ｃｏｌａｋにより「ドリフト領域パラメータのパワーＬＤＭＯＳの静的特性に及ぼす影響」、電子デバイスに関するＩＥＥＥ会報、ＥＤ  ２８巻、１２号、１４５５ページから１４６６ページまで（１９８１年１２月）に提唱されている。ゲートのオーバーラップは、高電流と低オン抵抗を有するために非常に有効ではあるが、それはゲート電圧と共に大きく変動する非常に高い入力キャパシタンスを引き起こし、これが高周波性能を限定する。
【０００６】
Ｂａｌｉｇａによる米国特許第５，３９６，０８５号は、シリコンＭＯＳＦＥＴとＪＦＥＴを直列に結合することを提唱し、詳しくはこのＪＦＥＴは２つの離散デバイスが互いに接着されていて、珪素と炭化珪素の複合基板を形成するようにされている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の米国特許についての１つの問題は、それが高電圧を必要とし従って充分な冷却が必要とするので、他の構成要素と共に１つの基板上に構成要素を結合することが困難なことである。それは使用不可能であり、低い電圧制御機能に結びついている。
【課題を解決するための手段】
【０００８】
従って本発明の１つの目的は、第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続されて、上記の公知の構成要素の欠点を防止して、より高い電流とより低いオン抵抗を可能にし、また所与の領域内で機能するためにより低い電力を必要とする、新規な半導体デバイスを提供することである。
【０００９】
本発明によるこの目的は、上記のタイプのトランジスタにより得られ、本発明によれば、第２電界効果トランジスタは厚くドープされたソース領域を有し、これが第１絶縁ゲート電界効果トランジスタの厚くドープされたドレイン接点領域に電気的に結合されており、そして更に第１絶縁ゲート電界効果トランジスタのブレークスルー（ｂｒｅａｋｔｈｒｏｕｇｈ）電圧が第２電界効果トランジスタのピンチ（ｐｉｎｃｈ）電圧Ｖｐよりも高いことにより得られる。
【図面の簡単な説明】
【００１０】
さて本発明を同封の図面の助けを借りて一層詳細に説明する。
【図１】高電圧ＬＤＭＯＳトランジスタの基本的な実施の略図である。
【図２】本発明により直列に結合されたＭＯＳトランジスタとＪＦＥＴトランジスタの接続の原理を示す。
【図３】本発明の非限定的な実施例を示す。
【図４ａ】本発明の２つの代替実施例であって図３に示したものの変形である。
【図４ｂ】本発明の２つの代替実施例であって図３に示したものの変形である。
【図５ａ】図２の右側に示したＪＦＥＴトランジスタに対応する２つの代わりのＪＦＥＴトランジスタを示す。
【図５ｂ】図２の右側に示したＪＦＥＴトランジスタに対応する２つの代わりのＪＦＥＴトランジスタを示す。
【図６】ＪＦＥＴをＭＥＳＦＥＴで置換えた代わりの実施例を示す。
【発明を実施するための形態】
【００１１】
図１は、本出願と同一発明者の米国特許５，１４６，２９８号による高電圧ＬＤＭＯＳトランジスタの典型的基本的な実施例を示す。この構成要素は、ＭＯＳトランジスタとＪＦＥＴの直列の内部結合として見ることができる。ＪＦＥＴソースＳｊは、また内部ＭＯＳトランジスタのドレインＤｍでもある。このゲート物質は、チャネル領域に重なる形に従って、ポリシリコンで作られている。ＪＦＥＴは最大電流を決定する。高電流を得るためにはソースＳｊ抵抗が小さいことが重要である。重なりゲートにおいて、ゲート上の正電圧はソースＳｊ内の電荷キャリアの集中を増加させ、それにより領域内の抵抗を減少させ、その結果として電流が増加する。最大電流は重なりがどれだけ大きいかに深く依存している。１．０μｍの重なりについて２００ｍＡが得られ、もし重なりが０．１μｍならば約１４０ｍＡへ減少する。
【００１２】
図２は、ＭＯＳをＪＦＥＴと直列に結合する原理を示す。ＪＦＥＴソース抵抗は、ｎ+ソース拡散により非常に低くされ、またＭＯＳトランジスタについて、ドレインｎ+拡散が同様にする。複合構成要素が高い電圧に抵抗することができる場合は、ＪＦＥＴのピンチ電圧ＶｐがＭＯＳ構成要素のブレークスルー電圧Ｖｂｒよりも低い必要がある。ＪＦＥＴは、ＭＯＳトランジスタのブレークスルー電圧よりも低い電圧においてピンチされる、すなわちカットダウン（ｃｕｔ  ｄｏｗｎ）される。構成要素の同一幅Ｗについて、電流は２５０ｍＡまで増加される。一方ＭＯＳトランジスタの幅Ｗが３倍ないし４倍大きくされれば、電流は３５０ｍＡ以上まで増加される。ＭＯＳトランジスタを幅広くすればトランジスタを駆動するためにゲートに必要な電圧は２ないし３Ｖであるのに対し、同一幅のトランジスタであれば１０ないし１５Ｖが必要である。これの意味することは、追加の電圧源の必要なしに制御ロジックとして同一電圧において構成要素を駆動できることであり、これは大きな長所であり、また構成要素を駆動するのに必要な電力を４分の１ないし５分の１に減少できることである。
【００１３】
たとえば絶縁ゲート電界効果トランジスタの幅がＪＦＥＴの幅よりも４倍広くされた場合は、複合デバイスの入力キャパシタンスは４倍大きくなり、またゲート電圧は１２Ｖから３Ｖへ減少する。入力キャパシタ内に蓄積されるエネルギーはＣＶ2に比例し、従ってスイッチングのための入力電圧は４分の１へ減少する。
【００１４】
更に、ＪＦＥＴのドレインと絶縁ゲート電界効果トランジスタのゲートの間の距離が増加するにつれて、これらドレインとゲートの間のキャパシタンスが減少するが、これは高周波性能のために非常に重要な事である。
【００１５】
絶縁ゲート電界効果トランジスタ内にブレークスルー電圧が起り得るよりも充分に以前にＪＦＥＴがピンチされてしまうので、絶縁ゲート電界効果トランジスタはより高い電圧からシールドされる。
【００１６】
これは絶縁ゲート電界効果トランジスタのゲートに近接した電界を劇的に減少させて、信頼性を改善する。ゲートに近接した高い電界は、現在のＬＤＭＯＳデバイスにおける信頼性の重要な問題である。
【００１７】
図３には本発明によるトランジスタ配置の好ましい実施例が示され、第１絶縁ゲート電界効果トランジスタとしてのＭＯＳトランジスタ１が、第２電界効果トランジスタとしての接合型電界効果トランジスタ２と直列に、本発明の好ましい実施例により、同一のダイ（ｄｉｅ）上にあるものの略図を示す。
【００１８】
図３は、右側で横方向のＪＦＥＴ２の断面図を示し、これは同一半導体ダイ上に形成された左側のＭＯＳトランジスタ１と直列になっている。
【００１９】
第１導電性タイプの物質の基板１０は、約１２μｍの厚さｗを有するエピタキシャル層、および約５００μｍの厚さを有するよくドープされた基盤の上部で１０ないし１５オーム・センチメートルの抵抗からなる。第２導電性タイプの物質のＪＦＥＴのためのポケット１１は、たとえば１平方センチメートル当たり５*１０１２個の原子でドープされたｎタイプ物質である。ポケット１１はダイ８の表面９よりもほぼ４μｍ下の深さへ延伸している。上記および下記のドーピングのレベルと寸法は、約２００Ｖのブレークダウン電圧を有するデバイスのためのものである。類似のポケット１１１が、図３の左側にＭＯＳトランジスタのために形成されている。
【００２０】
ポケット１１およびポケット１１１の中または部分的に中に、第１導電性タイプ（たとえばｐタイプ）の物質が、一立方センチメートル当たり１０１７と１０２０の間の原子数でドープされる。ボディ領域１２は、ダイ８の表面９よりも下に１μｍまたは未満の深さに典型的に延伸している。ＭＯＳトランジスタ１２１のためのボディ領域内に、第２導電性タイプ（たとえばｎ+タイプ）の物質が、１立方センチ当たり１０18と１０２０の間の原子数でドープされている。ソース領域１３１は、ダイ８の表面９よりもたとえば０.４μｍまたは未満低く延伸している。ポケット領域１１および１１１の外側にボディ領域１２および１２１を延伸することにより、ボディ領域１２と１２１は基板１０へ電気的に接続されている。
【００２１】
第２導電性タイプ（たとえばｎ+タイプの物質）のドレイン接点領域１６および１６１は、１立方センチメートル当たり１０１８と１０２０の間の原子数でドープされる。ドレイン接点領域１６と１６１は、ダイ８の表面９よりも０．４μｍまたは未満だけ下に延伸している。ドレイン接点領域１６と同様にＪＦＥＴ１６Ａのためのソース接点領域が、ボディ領域１２とドレイン接点領域１６の間に配置されている。
【００２２】
図３の左側、ＭＯＳトランジスタのソース接点１７１は、ボディ領域１２１とソース領域１３１のソース接点領域部分との電気的接触において配置されている。ＭＯＳトランジスタのドレイン接点１９１が、ドレイン接点領域１６１との電気的接触において表面９上に配置されている。絶縁層７がダイ８の表面９上に配置されている。
【００２３】
図示のように、ボディ領域１２１のチャネル領域部分の上方に、絶縁層７上にゲート接点１８１が配置されている。ボディ領域１２との接触において表面９上にボディ接点１７が配置されている。ドレイン接点領域１６との接触において表面９上にドレイン接点１９が配置されている。
【００２４】
ソース接点拡散１６Ａとの接触において、表面９上にソース接点１９Ａが配置されている。図３の右側のＪＦＥＴのソース接点領域１６Ａとドレイン接点領域１６との間に、第２導電性タイプの領域１４がある。領域１４はたとえばｎ−タイプの物質であって、１平方センチメートル当たり２ないし４*１０１２の原子数でドープされている。領域１４は表面９から下向きに、たとえば０．４μｍの深さまで延伸している。領域１４の下に配置されているのは、第１導電性タイプの領域１５である。領域１５はたとえばｐ−タイプの物質であって、１平方センチメートルあたり５*１０１２の原子数でドープされている。領域１５は表面９から下向きに、たとえば１μｍの深さまで延伸している。領域１５は、図３に図示されていない平面において、表面９で接地に接続している。ソース接点領域１６Ａのエッジと、ドレイン接点領域１６のエッジの間の距離は、たとえば６μｍである。対称線２０は、図３に示す第１の半分に対する鏡像として、トランジスタの第２の半分を配置するために使用されている。
【００２５】
図３の左側のＭＯＳトランジスタのドレイン接点１９１は、図３右側のＪＦＥＴのソース接点１９Ａへ電気的に接続されており、こうしてＪＦＥＴと直列になったＭＯＳトランジスタを構成する。
【００２６】
ソース接点１７１があり、ゲート接点１８１およびドレイン接点１９があって、これで３端子スイッチング・デバイスが得られる。
【００２７】
もう１つの実施例において、図３のＪＦＥＴのドレインｎ＋接点領域１６が、ｎ+領域へ電気的に接続されているｐ＋領域に取り巻かれているか、または図４ａおよび図４ｂにそれぞれ示すように、ｎ+領域が単にｐ+領域で置き換えられているならば、２つの異なったＩＧＰＴトランジスタを容易に実施できる。
【００２８】
より高い電流能力の他に、これらのデバイスは前記した複合的な利点と同じ性能上の利点を有する。
【００２９】
更にこれらのＩＧＢＴデバイスは、全てのＩＧＢＴデバイスにおける重大な問題であるラッチアップ（ｌａｔｃｈ  ｕｐ）から完全に免れている。
【００３０】
図３に示すように、デバイス２においてバイポーラ動作が実現する。デバイス２においてｐｎｐｎ構造が１つもない。１３１（ｎ）の下のキリング（ｋｉｌｌｉｎｇ）構造１２１（ｐ）は、デバイス１へ移動されている。
【００３１】
図３のＪＦＥＴ２は、実際は片側ＪＦＥＴ、チャネル層１４およびゲート層１５と、両側ＪＦＥＴ、チャネル層１１およびゲート層１５と、ゲート層１０との並列接続である。
【００３２】
図５ａにおいて、複数のＮトップ層およびＰトップ層を垂直に配置して、共通のソース領域を有する並列のジャンクション・フィールド・トランジスタのチャネルおよびゲートを作ることにより、第２電界効果トランジスタをどのように構成するかを示す。図５ｂは、複数のＮトップ層およびＰトップ層を水平に配置して、共通のソース領域を有する並列接合型電界（ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ）トランジスタのチャネルとゲートを作ることにより第２電界効果トランジスタを、どのように構成するかを図式的に示す。
【００３３】
図２に示すように、ＪＦＥＴはまたＳＯＩ解決手段により実施することができ、その場合、層１０は酸化物層により置き換え済みである。この解決手段において、ＪＦＥＴは２つの片側ＪＦＥＴの並列接続であり、チャネル領域１１はまた底部酸化物層から影響をされるが、それは底部酸化物層が、２つのＪＦＥＴに並列した追加の絶縁ゲート・トランジスタを形成するからである。
【００３４】
図２のＪＦＥＴは、図６に示すＭＥＳＦＥＴに置き換えることもできる。この金属は接地され、従ってｎ−層が空乏になる。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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