(57)【特許請求の範囲】
【請求項１】
２ｎ個の第１の反転遅延素子を直列接続して形成されたループを含む第１の遅延回路と、
前記第１の反転遅延素子とは遅延時間が異なる第２の反転遅延素子を前記２ｎ個、直列接続して形成されたループを含む第２の遅延回路と、
前記第１の遅延回路に含まれる前記第１の反転遅延素子それぞれの出力論理値を、前記第１の反転遅延素子に対応する前記第２の反転遅延素子の出力信号に同期してラッチするラッチ回路と、
時間差検出の対象となる入力信号の論理反転のタイミングを示す検出対象エッジと当該検出対象エッジに対応して反転した論理をリセットする第１リセットエッジとを持つパルス信号を発生し、前記第１の遅延回路の前記ループにおいて伝搬させる第１パルス信号駆動回路と、
前記入力信号とは別の基準信号の入力に応じて、前記入力信号との時間差検出の基準となるタイミングを示す基準エッジと当該基準エッジに対応して反転した論理をリセットする第２リセットエッジとを持つパルス信号を発生し、前記第２の遅延回路の前記ループにおいて伝搬させる第２パルス信号駆動回路と、
前記第１の遅延回路に含まれる前記第１の反転遅延素子のいずれかに対して、前記伝搬される前記第１リセットエッジの入力に対応する論理反転を選択的に遮断する操作を行う第１の遮断回路と、
前記第１の遮断回路による遮断対象の前記第１の反転遅延素子に対して、前記伝搬された前記検出対象エッジの入力に応じて反転した論理をリセットする操作を行う第１のリセット回路と、
前記第２の遅延回路に含まれる前記第２の反転遅延素子のいずれかに対して、前記伝搬される前記第２リセットエッジの入力に対応する論理反転を選択的に遮断する操作を行う第２の遮断回路と、
前記第２の遮断回路による遮断対象の前記第２の反転遅延素子に対して、前記伝搬された前記基準エッジの入力に応じて反転した論理をリセットする操作を行う第２のリセット回路と、
を備えることを特徴とするＴＤＣ回路。
【請求項２】
請求項１に記載のＴＤＣ回路において、
前記第１の遅延回路は、前記所定数の第１の反転遅延素子のいずれかを、前記第１の反転遅延素子と遅延時間が同等である第３の反転遅延素子に置き換えた構成を含み、
前記第２の遅延回路は、前記所定数の第２の反転遅延素子のいずれかを、前記第２の反転遅延素子と遅延時間が同等である第４の反転遅延素子に置き換えた構成を含み、
前記第３の反転遅延素子は、
遮断制御入力の論理値に応じて、当該第３の反転遅延素子への入力と出力とを切り離す第１入力遮断部と、
リセット制御入力の論理値に応じて、当該第３の反転遅延素子の出力論理をリセットした状態を継続させる第１出力リセット部とを備え、
前記第４の反転遅延素子は、
遮断制御入力の論理値に応じて、当該第４の反転遅延素子への入力と出力とを切り離す第２入力遮断部と、
リセット制御入力の論理値に応じて、当該第４の反転遅延素子の出力論理をリセットした状態を継続させる第２出力リセット部とを備え、
前記第１のリセット回路は、前記第１の遅延回路の前記ループにおいて、前記第３の反転遅延素子から信号の伝搬方向に複数段離れて位置する前記第１の反転遅延素子の出力信号を、前記第３の反転遅延素子に備えられる前記第１出力リセット部のリセット制御入力として入力する回路を有し、
前記第１の遮断回路は、前記第３の反転遅延素子と前記第１のリセット回路で用いられる前記第１の反転遅延素子との間に位置する別の前記第１の反転遅延素子の出力信号を、前記第３の反転遅延素子に備えられる前記第１入力遮断部の遮断制御入力として入力する回路を有し、
前記第２のリセット回路は、前記第２の遅延回路の前記ループにおいて、前記第４の反転遅延素子から信号の伝搬方向に複数段離れて位置する前記第２の反転遅延素子の出力信号を、前記第４の反転遅延素子に備えられる前記第２出力リセット部のリセット制御入力として入力する回路を有し、
前記第２の遮断回路は、前記第４の反転遅延素子と前記第２のリセット回路で用いられる前記第２の反転遅延素子との間に位置する別の前記第２の反転遅延素子の出力信号を、前記第４の反転遅延素子に備えられる前記第２入力遮断部の遮断制御入力として入力する回路を有する、
ことを特徴とするＴＤＣ回路。
【請求項３】
請求項２に記載のＴＤＣ回路において、
前記第１のリセット回路は、前記第１の遅延回路の前記ループにおいて、前記第３の反転遅延素子とｎ以下の自然数であるｋ段離れて位置する前記第１の反転遅延素子の出力信号を用い、
前記第２のリセット回路は、前記第２の遅延回路の前記ループにおいて、前記第４の反転遅延素子とｎ以下の自然数であるｋ段離れて位置する前記第２の反転遅延素子の出力信号を用いる、
ことを特徴とするＴＤＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
パルス信号を用いて、時間差を量子化してデジタルデータに変換するＴＤＣ(Time to Digital Converter)回路に関する。
【背景技術】
【０００２】
無線通信装置において、これまでアナログ素子を用いて構成されてきたＲＦ回路をデジタル化することが検討されている。その一例として、ＰＬＬ(Phase Locked Loop)回路に対応する、ＡＤＰＬＬ(All Digital phase Locked Loop)回路が提案されている。
【０００３】
ＴＤＣ回路は、ＡＤＰＬＬ回路において、２つのクロックの位相差を検出し、この位相差に相当するデジタル値を生成する役割を果たす。そして、ＡＤＰＬＬ回路を実現する上で、ＴＤＣ回路の分解能を向上する技術が課題の一つとなっている。
【０００４】
ＴＤＣ回路は、例えば、位相差検出対象のクロック信号を直列接続された複数の遅延素子に入力し、これらの遅延素子の出力を基準クロックに同期してラッチするように構成される(特許文献1参照)。
【０００５】
また、位相検出対象のクロック信号が入力される一連の遅延素子を含む第１の系列とは別に、同数の別の遅延素子を直列に接続した遅延素子を含む第２の系列を備えた構成も提案されている(特許文献２参照)。この構成では、第２の系列に基準クロックを入力し、各遅延素子の出力信号に同期して、第１の系列に含まれる対応する遅延素子の出力がラッチされる。
【０００６】
更に、パルス信号の伝搬が連続して起きるように、奇数個のインバータをループ状に接続した遅延回路を有するＴＤＣ回路も提案されている(特許文献３参照)。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−０７６８８６号公報
【特許文献２】特開２００７−１１０３７０号公報
【特許文献３】特表２００５−５２１０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１に示された構成のＴＤＣ回路の分解能は、直列接続された遅延素子それぞれの遅延量に制限される。一方、特許文献２に開示された構成のＴＤＣの分解能は、第１の系列に含まれる遅延素子の遅延量と第２の系列に含まれる遅延素子の遅延量との差に相当する。したがって、二つの系列に含まれる遅延素子の遅延量の差を小さくすることにより、分解能を向上することができる。
【０００９】
しかしながら、いずれの構成でも、ＴＤＣ回路で検出可能な位相差の最大値は、直列接続された遅延素子全体による遅延量によって制限される。したがって、検出可能な位相差の最大値を大きくするためには、多数の遅延素子を直列に接続した構成が必要となり、回路規模が増大してしまう。
【００１０】
これに対して、特許文献３に開示されたＴＤＣ回路は、遅延回路がループ状に接続されているので、回路規模を増大させずに、検出可能な位相差の最大値を大きくすることが可能である。しかしながら、このようなループ状の遅延回路を備えたＴＤＣでは、検出可能な位相差の範囲を拡大することが可能である反面、分解能を向上することが難しかった。
【００１１】
本件開示の装置は、検出可能範囲の拡大と分解能の向上とを両立可能なＴＤＣ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した目的は、以下に開示するＴＤＣ回路によって達成することができる。
【００１３】
一つの観点によるＴＤＣ回路は、２ｎ個の第１の反転遅延素子を直列接続して形成されたループを含む第１の遅延回路と、第１の反転遅延素子とは遅延時間が異なる第２の反転遅延素子を２ｎ個、直列接続して形成されたループを含む第２の遅延回路と、第１の遅延回路に含まれる第１の反転遅延素子それぞれの出力論理値を、第１の反転遅延素子に対応する第２の反転遅延素子の出力信号に同期してラッチするラッチ回路と、時間差検出の対象となる入力信号の論理反転のタイミングを示す検出対象エッジと当該検出対象エッジに対応して反転した論理をリセットする第１リセットエッジとを持つパルス信号を発生し、第１の遅延回路のループにおいて伝搬させる第１パルス信号駆動回路と、入力信号とは別の基準信号の入力に応じて、入力信号との時間差検出の基準となるタイミングを示す基準エッジと当該基準エッジに対応して反転した論理をリセットする第２リセットエッジとを持つパルス信号を発生し、第２の遅延回路のループにおいて伝搬させる第２パルス信号駆動回路と、第１の遅延回路に含まれる第１の反転遅延素子のいずれかに対して、伝搬される第１リセットエッジの入力に対応する論理反転を選択的に遮断する操作を行う第１の遮断回路と、第１の遮断回路による遮断対象の第１の反転遅延素子に対して、伝搬された検出対象エッジの入力に応じて反転した論理をリセットする操作を行う第１のリセット回路と、第２の遅延回路に含まれる第２の反転遅延素子のいずれかに対して、伝搬される第２リセットエッジの入力に対応する論理反転を選択的に遮断する操作を行う第２の遮断回路と、第２の遮断回路による遮断対象の第２の反転遅延素子に対して、伝搬された基準エッジの入力に応じて反転した論理をリセットする操作を行う第２のリセット回路と、を備える。
【発明の効果】
【００１４】
本件開示のＴＤＣ回路によれば、検出可能範囲の拡大と分解能の向上とを両立することができる。
【図面の簡単な説明】
【００１５】
【図１】ＴＤＣ回路の一実施形態を示す図である。
【図２】バーニアディレイ型のＴＤＣの構成例を示す図である。
【図３】遅延量のばらつきを説明する図である。
【図４】安定状態の発生を説明するタイミング図である。
【図５】反転遅延素子の一実施形態を示す図である。
【図６】遮断回路およびリセット回路の動作を説明するタイミング図である。
【図７】第２の遅延回路の別実施形態を示す図である。
【図８】ＡＤＰＬＬ回路の実施形態を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
【００１７】
図１に、ＴＤＣ回路の一実施形態を示す。
【００１８】
図１に示したＴＤＣ回路は、第１の遅延回路１０１と第２の遅延回路１０２とを備えたバーニアディレイ型のＴＤＣ回路に、それぞれリセット回路１１１，１１２および遮断回路１１３、１１４を備えて構成される。第１の遅延回路１０１および第２の遅延回路１０２は、いずれも、偶数個の反転遅延素子(例えばインバータ)をループ状に接続した構成を含んでいる。リセット回路１１１は、第１のリセット回路に相当し、遮断回路１１３は、第１の遮断回路に相当する。同様に、リセット回路１１２は、第２のリセット回路に相当し、遮断回路１１４は、第２の遮断回路に相当する。
【００１９】
図１に示したＴＤＣ回路の説明に先立って、バーニアディレイ型のＴＤＣ回路について説明する。
【００２０】
図２に、バーニアディレイ型のＴＤＣ回路の構成例を示す。なお、図２に示した構成要素のうち、図１に示した構成要素と同等のものについては、同一の符号を付して示す。
【００２１】
図１，２に示した第１の遅延回路１０１および第２の遅延回路１０２は、それぞれ２ｎ個(ｎは自然数)の反転遅延素子であるインバータをループ状に接続した構成を含む。なお、図１、図２に示した例では、第１の遅延回路１０１は、ループ状に接続された８個のインバータ(ＩＮＶ)１１〜ＩＮＶ１８を含んでいる。また、第２の遅延回路１０２は、同数のＩＮＶ２１〜ＩＮＶ２８がループ状に接続された構成を含んでいる。また、第１の遅延回路１０１に含まれる各インバータ(ＩＮＶ)１１〜ＩＮＶ１８の遅延時間ｄ１は、第２の遅延回路１０２に含まれる各インバータ(ＩＮＶ)２１〜ＩＮＶ２８の遅延時間ｄ２よりも小さくなるように選択することができる。
【００２２】
また、図１、２に示したラッチ回路１０５は、第１の遅延回路１０１および第２の遅延回路１０２に備えられた８個のインバータに対応して、同数のラッチを備えている。これらのラッチは、第２の遅延回路１０２に含まれる各インバータの出力の反転に同期して、第１の遅延回路１０２に含まれる各インバータの出力の論理値を保持する。そして、これらのラッチの出力は、位相差算出制御部１０８による位相差算出処理に供される。
【００２３】
上述した第１の遅延回路１０１に含まれるＩＮＶ１１〜ＩＮＶ１８の出力論理は、ＴＤＣ回路による計測を開始するのに先立って、位相差算出制御部１０８により、初期値が設定される。例えば、位相差算出制御部１０８は、制御信号ＩＮＩＴによって偶数段目のインバータをリセットすることにより、これらのインバータに初期値として論理「Ｈ」を設定することができる。これに応じて、奇数段目のインバータの出力は、論理「Ｌ」に設定される。同様にして、第２の遅延回路１０２に含まれるＩＮＶ２１〜ＩＮＶ２８にも初期値が設定される。
【００２４】
また、図１、２に示した第１の遅延回路１０１は、入力信号の入力に応じてパルスを生成するパルス信号駆動回路１０３を備えている。このパルス信号駆動回路１０３は、第１のパルス信号駆動回路に相当する。図１、２に示した例では、フリップフロップとインバータとナンドゲートとを含むパルス信号駆動回路１０３により、５段目のインバータ(ＩＮＶ１５)を入力信号の立ち上がりに応じてリセットして、このＩＮＶ１５の出力を強制的に立ち上げる。そして、このパルス信号駆動回路１０３は、１段目のＩＮＶ１１と４段目のＩＮＶ１５との出力信号を利用して、上述したＩＮＶ１５の出力を初期値と同じ論理「Ｌ」に戻す操作を行う。これにより、ループ状に接続された８個のインバータによる遅延時間ｄ１の総和８×ｄ１を１周期とし、デューティ比０．５のパルス信号が生成される。
【００２５】
このようにして生成されたパルス信号は、ＩＮＶ１１〜ＩＮＶ１８を含むループを循環する。そして、このパルス信号がＩＮＶ１１〜ＩＮＶ１８を含むループを循環した回数が、カウンタ１０６によって計数される。
【００２６】
第２の遅延回路１０２も、上述したパルス信号駆動回路１０３と同様の構成を含むパルス信号駆動回路１０４を備えている。このパルス信号駆動回路１０４は、第２のパルス信号駆動回路に相当する。図１、２の例では、このパルス信号駆動回路１０４は、第２の遅延回路１０２に含まれるループ状に接続されたインバータのうち５段目のＩＮＶ２５を操作する。なお、パルス信号駆動回路１０４には、上述した入力信号の代わりに基準信号が入力され、ＩＮＶ２５のリセット操作に用いられる。そして、このパルス信号駆動回路１０４により、基準信号の入力に応じて、ループ状に接続された８個のインバータによる遅延時間ｄ２の総和８×ｄ２を１周期とし、デューティー比１／２のパルス信号が生成される。
【００２７】
このようにして生成されたパルス信号は、同様に、ＩＮＶ２１〜ＩＮＶ２８を含むループを循環する。そして、このパルス信号がＩＮＶ２１〜ＩＮＶ２８を含むループを循環した回数が、カウンタ１０７によって計数される。
【００２８】
位相差算出制御部１０８は、上述したラッチ回路１０５の出力およびカウンタ１０６，１０７の計数値に基づいて、入力信号と基準信号との位相差の計測結果を示す値ＲＥＶを算出する。また、位相差算出制御部１０８は、計測結果が収束したタイミングを示す制御信号ＥＯＣを出力する。
【００２９】
なお、バーニアディレイ型のＴＤＣ回路による位相差算出処理の詳細については、本出願人による特願２００９−８０２８８６「ＴＤＣ回路及びＡＤＰＬＬ回路」を参照されたい。
【００３０】
このように構成されたバーニアディレイ型のＴＤＣ回路では、回路規模を抑制しつつ、入力信号と基準信号との位相差の検出可能範囲の拡大と分解能の向上との両立を図ることができる。また、第１の遅延回路１０１、第２の遅延回路１０２においてループ状に接続したインバータの数を偶数個としたことにより、ラッチ回路１０５に備えられる各ラッチのメタステーブル状態を回避することができる。
【００３１】
ところで、インバータへの入力信号の論理変化がインバータの出力の論理変化に反映されるまでの遅延時間は、生成される論理変化が論理「Ｌ」から論理「Ｈ」への立ち上がりであるか、逆の立下りであるかによって異なる場合がある。
【００３２】
そして、このような遅延時間のばらつきを持つ偶数個のインバータを接続したループに、上述したようにして生成されたパルス信号を循環させる構成では、パルス信号を循環させているうちにパルス波形が消失してしまう可能性がある。つまり、上述したように構成されたバーニアディレイ型のＴＤＣ回路では、インバータを接続したループが安定状態となるおそれがある。
【００３３】
次に、複数個のインバータをループ状に接続した構成を有するバーニアディレイ型のＴＤＣ回路において、インバータを接続したループが安定状態となるメカニズムについて説明する。なお、以下の説明では、パルス信号駆動回路１０３，１０４によって生成されたパルス信号において、入力信号あるいは基準信号の入力タイミングでの論理反転に対応するエッジを検出対象エッジと称する。そして、このパルス信号において、検出対象エッジで反転した論理値を初期値に戻す方向の論理反転に対応するエッジをリセットエッジと称する。
【００３４】
図３に、遅延量のばらつきを説明する図を示す。また、図４に、安定状態の発生を説明するタイミング図を示す。なお、以下では、基準信号が入力信号に先立って入力される第２の遅延回路１０２の動作を例として説明する。
【００３５】
図３に示した例では、図１，２に示した第２の遅延回路１０２に含まれる偶数段目のＩＮＶ２２、ＩＮＶ２４、ＩＮＶ２６、ＩＮＶ２８では、立ち上がり遅延時間が立ち下がり遅延時間ｄ２よりも差分Δだけ短い。そして、奇数段目のＩＮＶ２１、ＩＮＶ２３、ＩＮＶ２５、ＩＮＶ２７では、逆に、立ち下がり遅延時間が立ち上がり遅延時間ｄ２よりも差分Δだけ短い。
【００３６】
そして、偶数個のインバータをループ状に接続させた構成では、パルス信号を循環させる過程において、図３に示したような遅延時間のばらつきが、パルス信号の２つのエッジの伝播時間にそれぞれ蓄積されていく。
【００３７】
例えば、図４において、時刻Ｔ１に対応して示したＩＮＶ２１の立ち下りエッジは、偶数段目のＩＮＶ２２、ＩＮＶ２４、ＩＮＶ２６、ＩＮＶ２８では立ち上がりエッジとして伝搬される。一方、奇数段目のＩＮＶ２３、ＩＮＶ２５、ＩＮＶ２７では立ち下がりエッジとして伝搬される。
【００３８】
つまり、このＩＮＶ２１の立ち下りエッジは、各段のインバータによって短い方の遅延時間で伝搬されていくので、上述した差分Δがインバータの段数分にわたって蓄積されていく。このため、このＩＮＶ２１の立ち下りエッジがループを一周するのに要する時間は、遅延時間ｄ２の８倍よりも短い８(ｄ２−Δ)となる。
【００３９】
一方、図４において、時刻Ｔ５に対応して示したＩＮＶ２１の立ち上がりエッジは、偶数段目のＩＮＶ２２、ＩＮＶ２４、ＩＮＶ２６、ＩＮＶ２８では立ち下がりエッジとして伝搬される。逆に、奇数段目のＩＮＶ２３、ＩＮＶ２５、ＩＮＶ２７では立ち上がりエッジとして伝搬される。このため、このＩＮＶ２１の立ち上がりエッジがループを一周するのに要する時間は、遅延時間ｄ２のちょうど８倍の８ｄ２となる。
【００４０】
上述したＩＮＶ２１の立ち下りエッジおよび立ち上がりエッジは、パルス信号駆動回路１０４によって生成されたパルス信号の検出対象エッジあるいはリセットエッジに対応している。つまり、図３に示したような遅延時間のばらつきは、検出対象エッジがループを伝搬する周期とリセットエッジがループを伝搬する周期とに差を生じさせる。このため、図４に示したように、パルス信号がループを循環するごとに、パルス信号のデューティー比が徐々に変化していく。
【００４１】
例えば、図４において時刻Ｔ1に対応して示したＩＮＶ２１の立ち下りエッジから始まる１周期に注目すると、ＩＮＶ２１の出力が論理「Ｈ」である期間４ｄ２−８Δは、ＩＮＶ２１の出力が論理「Ｌ」である期間４ｄ２に比べて短くなっている。そして、図４において時刻Ｔ９に対応して示したＩＮＶ２１の立ち下がりエッジから始まる１周期に注目すると、ＩＮＶ２１の出力が論理「Ｈ」である期間は更に短くなって４ｄ２−１６Δとなる。その一方、ＩＮＶ２１の出力が論理「Ｌ」である期間は４ｄ２＋８Δとなり、パルス信号のデューティーが更に変化していることがわかる。
【００４２】
図３、図４に示した例では、パルス信号がループを一周するごとに、ＩＮＶ２１の出力が論理「Ｈ」である期間が８Δずつ短くなっている。そして、この短縮が蓄積していき、ＩＮＶ２１の出力が論理「Ｈ」である期間が０となったときに、８段のインバータを接続したループは安定状態となる。例えば、遅延時間ｄ２およびばらつきΔをそれぞれ１００ｐｓおよび０．２５ｐｓとすると、パルス信号がループを１６１０周したときに、二つのエッジが重なり、パルス信号が消失してしまう。
【００４３】
したがって、以上で説明したようなパルス信号の消失が発生するまでの範囲が、偶数段のインバータをループ状に接続したバーニアディレイ型のＴＤＣ回路による位相差の検出可能範囲となる。上述した例では、第１の遅延回路１０１に含まれる各インバータの遅延時間ｄ１を９０ｐｓとすると、基準信号と入力信号との位相差が、１６０．１ｎｓまで範囲が検出可能となる。
【００４４】
なお、図３、図４に示した例は、個々のインバータの遅延時間が、検出対象エッジが伝搬する周期とリセットエッジが伝搬する周期との差を増大させるようにばらついた極端な例である。故に、各インバータの遅延時間のばらつきが、検出対象エッジが伝搬する周期とリセットエッジが伝搬する周期との差を相殺するようにインバータ素子を選択することにより、検出可能範囲を実用上問題のない程度にまで延長することができる。例えば、上述した特願２００９−８０２８８６「ＴＤＣ回路及びＡＤＰＬＬ回路」では、ループ状に接続したインバータを擬似差動とすることにより、検出対象エッジが伝搬する周期とリセットエッジが伝搬する周期との差の縮小が図られている。
【００４５】
とはいえ、個々のインバータの遅延時間のばらつきを完全に相殺することは難しい。このため、図２に示したように構成されたバーニアディレイ型のＴＤＣ回路では、位相差の検出可能範囲が、安定状態が発生するまでの範囲に限られてしまうことが課題となっていた。
(実施形態１)
次に、図１に示したリセット回路１１１，１１２および遮断回路１１３，１１４により、以上で説明したような安定状態の発生を回避する方法について説明する。
【００４６】
図１に示したリセット回路１１１は、第１の遅延回路１０１に含まれる１段目のインバータＩＮＶ１１の出力を用いて、６段目のインバータＩＮＶ１６をリセットする。同様に、リセット回路１１２は、第２の遅延回路１０２に含まれる１段目のインバータＩＮＶ２１の出力を用いて、６段目のインバータＩＮＶ２６をリセットする。図１に示した例では、インバータＩＮＶ１６が、第３の反転遅延素子に相当し、他のインバータは、第１の反転遅延素子に相当する。
【００４７】
また、図１に示した遮断回路１１３は、第１の遅延回路１０１に含まれる７段目のインバータＩＮＶ１７の出力を用いて、６段目のインバータＩＮＶ１６への入力信号を遮断する操作を行う。同様に、遮断回路１１４は、第２の遅延回路１０２に含まれる７段目のインバータＩＮＶ２７の出力を用いて、６段目のインバータＩＮＶ２６への入力信号を遮断する操作を行う。図１に示した例では、インバータＩＮＶ２６が、第４の反転遅延素子に相当し、他のインバータは、第２の反転遅延素子に相当する。
【００４８】
このような第３の反転遅延素子および第４の反転遅延素子は、リセット機能を持つ相補入出力型のインバータのリセット機能部を変形することで実現することができる。
【００４９】
図５に、反転遅延素子の一実施形態を示す。図５(ａ)は、第３の反転遅延素子および第４の反転遅延素子の実施形態の一例である。また、図５(ｂ)に、第１の反転遅延素子および第２の反転遅延素子の構成例を示す。なお、図５(ｂ)に示したインバータの詳細な動作については、上述した特願２００９−８０２８８６「ＴＤＣ回路及びＡＤＰＬＬ回路」を参照されたい。
【００５０】
図５(ａ)，(ｂ)を比べれば分かるように、図５(ａ)に示したインバータでは、相補型入力ＩＮ，ＩＮｘを受ける入力側の回路の動作を制御する遮断信号ＳＨＴ、ＳＨＴｘと、出力側の回路の動作を制御するリセット信号ＲＳＴ、ＲＳＴｘとが分離されている。
【００５１】
そして、遮断信号ＳＨＴｘとして論理「Ｌ」を、相補関係にある遮断信号ＳＨＴとして論理「Ｈ」を入力することにより、このインバータにおいて、入力端子ＩＮ，ＩＮｘと出力端子ＯＵＴ，ＯＵＴｘとが遮断される。
【００５２】
一方、リセット信号ＲＳＴｘとして論理「Ｌ」を、相補関係にあるリセット信号ＲＳＴとして論理「Ｈ」を入力することにより、このインバータの出力ＯＵＴ，ＯＵＴｘは、それぞれ論理「Ｈ」と論理「Ｌ」とにリセットされる。
【００５３】
このように、図５(ａ)に示したインバータでは、出力論理をリセットする出力リセット部と入力論理と出力論理とを分離する入力遮断部とを、相補的な遮断信号ＳＨＴ，ＳＨＴｘと同じく相補的なリセット信号ＲＳＴ，ＲＳＴｘに応じて独立に動作させることが可能となっている。なお、図５(ａ)に示したインバータを第３の反転遅延素子として用いられる場合に、リセット信号ＲＳＴ，ＲＳＴｘが入力される２つのトランジスタは、第１出力リセット部に相当する。一方、遮断信号ＳＨＴ，ＳＨＴｘが入力される４つのトランジスタは、第１入力遮断部に相当する。同様に、図５(ａ)に示したインバータを第４の反転遅延素子として用いられる場合に、リセット信号ＲＳＴ，ＲＳＴｘが入力される２つのトランジスタは、第２出力リセット部に相当する。一方、遮断信号ＳＨＴ，ＳＨＴｘが入力される４つのトランジスタは、第２入力遮断部に相当する。
【００５４】
なお、リセット信号ＲＳＴ，ＲＳＴｘに応じて実行されるリセット操作のタイミングは、入力端子ＩＮ，ＩＮｘと出力端子ＯＵＴ，ＯＵＴｘとの間が遮断されている期間内であることが望ましい。
【００５５】
また、図１に示した第１の遅延回路１０１に含まれるインバータおよび第２の遅延回路１０２に含まれるインバータの出力は相補性である。したがって、これらのインバータの出力をそのまま遮断信号ＳＨＴ，ＳＨＴｘおよびリセット信号ＲＳＴ，ＲＳＴｘとして利用することができる。
【００５６】
このように構成された第１の遅延回路１０１では、ループを循環するパルス信号のリセットエッジは、リセット回路１１１が６段目のインバータＩＮＶ１６をリセットすることによって一周ごとに新たに生成される。このとき、遮断回路１１３は、リセット回路１１１による操作が正常に為されるように、前段のＩＮＶ１５からリセットエッジが伝搬してくるタイミングの前後でインバータＩＮＶ１６の入力を遮断する。
【００５７】
同様に、リセット回路１１２および遮断回路１１４を備える第２の遅延回路１０１では、ループを循環するパルス信号のリセットエッジは、６段目のインバータＩＮＶ２６に対してリセット操作を行うことによって一周ごとに新たに生成される。
【００５８】
図６に、遮断回路およびリセット回路の動作を説明するタイミング図を示す。以下では、第２の遅延回路１０２に備えられた６段目のＩＮＶ２６の出力に注目して説明する。
【００５９】
このＩＮＶ２６は偶数段目であるので、初期値は論理「Ｈ」であり、立ち下がりエッジが検出対象エッジでリセットエッジは立ち上がりエッジである。なお、図６において、検出対象エッジを符号「Ｓ」を付した矢印で示し、リセットエッジを符号「Ｒ」を付した矢印で示した。
【００６０】
図６において、時刻Ｔ１に対応して示したＩＮＶ２６の出力の検出対象エッジＳは、細い実線の矢印で示したように、ループ状に接続されたインバータの格段によって順次に伝搬される。このようにしてループを一周した検出対象エッジは、時刻Ｔ９において再びＩＮＶ２６に到達する。そして、この検出対象エッジが時刻Ｔ１０においてＩＮＶ２７に伝搬され、ＩＮＶ２７の出力論理が反転したときに、図１に示した遮断回路１１３により、このＩＮＶ２７の出力を用いて、ＩＮＶ２６を遮断状態にする操作が行われる。
【００６１】
例えば、遮断回路１１３は、ＩＮＶ２７の出力ＯＵＴｘを遮断信号ＳＨＴｘとしてＩＮＶ２６に入力することで、このＩＮＶ２６を遮断状態とする操作を実現することができる。この遮断信号ＳＨＴｘは、遮断制御入力に相当する。なお、図６において、この遮断操作を符号(１)を付した太い破線の矢印で示した。
【００６２】
一方、上述した検出対象エッジが更に伝搬していき、時刻Ｔ１２においてＩＮＶ２１の出力論理が反転したときに、図１に示したリセット回路１１４により、このＩＮＶ２１の出力を用いて、ＩＮＶ２６をリセットする操作が行われる。
【００６３】
例えば、リセット回路１１４は、ＩＮＶ２１の出力ＯＵＴｘをリセット信号ＲＳＴｘとしてＩＮＶ２６に入力することで、このＩＮＶ２６をリセットする操作を実現することができる。このリセット信号ＲＳＴｘは、リセット制御入力に相当する。なお、図６において、このリセット操作を符号(２)を付した太い破線の矢印で示した。
【００６４】
このように、ＩＮＶ２６が遮断状態となっている期間に、上述したようにして、リセット回路１１４により、リセット信号をＩＮＶ２６に入力することにより、リセット操作を正常に動作させることができる。このリセット操作に応じてＩＮＶ２６の出力論理が反転するタイミングは、時刻Ｔ９に対応して示した検出対象エッジの伝搬によりＩＮＶ２１の出力論理が反転するタイミングで決定される。つまり、図１に示した第２の遅延回路１０２では、リセットエッジはループを循環することなく、ＩＮＶ２６に対するリセット操作によって、一周ごとに新たに生成される。なお、リセットエッジがループ状に接続された各段のインバータを伝搬していく様子を、図６において、細い破線の矢印で示した。
【００６５】
上述したリセット操作に応じて新たなリセットエッジが生成されるタイミングに、前段のＩＮＶ２５から前回に生成されたリセットエッジが到達するタイミングは反映されない。したがって、図１に示したように、リセット回路１１２と遮断回路１１４を備えて構成された第２の遅延回路１０２では、偶数個のインバータを接続したループにおける安定状態の発生を回避することができる。
【００６６】
同様に、図１に示したように、リセット回路１１１と遮断回路１１３を備えて構成された第１の遅延回路１０１においても、偶数個のインバータを接続したループにおける安定状態の発生を回避することができる。
【００６７】
なお、図６に示したように、リセット操作によって生成されたリセットエッジが伝搬していき、時刻Ｔ１３においてＩＮＶ２７に到達し、その出力論理を反転させる。そして、この論理反転のタイミングで、遮断回路１１４がＩＮＶ２６に入力する遮断信号ＳＨＴｘの論理も反転する。これに応じて、ＩＮＶ２６に対する遮断操作が解除され、遮断期間が終了する。なお、図６において、遮断操作の解除を符号(３)を付した太い破線の矢印で示した。
【００６８】
そして、このリセットエッジが更に伝搬していき、時刻Ｔ１５において、ＩＮＶ２１に到達し、その出力論理を反転させる。そして、この論理反転のタイミングで、リセット回路１１２がＩＮＶ２６に入力するリセット信号ＲＳＴｘの論理も反転する。これに応じて、ＩＮＶ２６に対するリセット操作が解除され、リセット期間が終了する。なお、図６において、リセット操作の解除を符号(４)を付した太い破線の矢印で示した。
【００６９】
なお、第１の遅延回路１０１において、第３の反転遅延素子は、パルス信号駆動回路１０３による操作を受けるＩＮＶ１５以外であれば、いずれのインバータの位置にも配置することができる。そして、リセット回路１１１は、第３の反転遅延素子から複数段離れたインバータの出力を利用して、第３の反転遅延素子に対するリセット操作を行うことができる。また、遮断回路１１３は、リセット回路１１１によって利用されるインバータと第３の反転遅延素子との間に位置するインバータの出力を利用して、第３の反転遅延素子に対する遮断操作を行うことができる。
【００７０】
また、リセット回路１１１が出力を利用するインバータは、ループを循環している検出対象エッジが第３の反転遅延素子に到達する前に、図６に示したようなリセット期間が終了するように選択することができる。例えば、リセット回路１１１が出力を利用するインバータと第３の反転遅延素子との間に挟まれるインバータの段数を、ループに接続されたインバータの数２ｎの半数以下とすることで、上述した条件を満たすことができる。
(実施形態２)
図７に、第２の遅延回路の別実施形態を示す。なお、図７に示した構成要素のうち、図１に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００７１】
図７に示した第２の遅延回路１０２では、リセット回路１１２は、第２段のＩＮＶ２２の出力ＯＵＴをリセット信号ＲＳＴｘとしてＩＮＶ２６に入力する回路を備えている。また、遮断回路１１４は、第８段のＩＮＶ２８の出力ＯＵＴを遮断信号ＳＨＴｘとしてＩＮＶ２６に入力する回路を備えている。
【００７２】
図７に示した例では、第２の遅延回路１０２において、第３の反転遅延素子に対応するＩＮＶ２６とＩＮＶ２２との間にループ接続されたインバータの段数の半数にあたる４段のインバータが挟まれている。したがって、この第２の遅延回路１０２に備えられたループでは、循環するパルス信号のデューティ比は０．５となる。
【００７３】
なお、図７において、奇数段目のインバータの出力ＯＵＴ，ＯＵＴｘは、ラッチ回路１０５に備えられた対応するラッチのクロック端子ＣＫ，ＣＫｘにそれぞれ入力されている。一方、偶数段目のインバータの出力ＯＵＴ，ＯＵＴｘは、対応するラッチのクロック端子ＣＫｘ，ＣＫにそれぞれ入力されている。
【００７４】
図７に示した第２の遅延回路１０２と同様に、第１の遅延回路１０１に備えられるリセット回路１１１および遮断回路１１３を構成することも可能である。
【００７５】
このように構成された第１の遅延回路１０１および第２の遅延回路１０２でも、図１に示した第１の遅延回路１０１および第２の遅延回路１０２と同様に、偶数個のインバータを接続したループにおける安定状態の発生を回避することができる。
【００７６】
つまり、図１および図７に示したように構成された遅延回路を備えることにより、偶数個のインバータを接続したループを備えたＴＤＣ回路における課題を解決し、ＴＤＣ回路による位相差検出可能範囲の拡大と分解能の向上とを両立することができる。
【００７７】
これにより、ＡＤＰＬＬ回路において必要とされる精度と検出可能範囲とを兼ね備えたＴＤＣ回路を提供することができる。
(実施形態３)
図８に、ＡＤＰＬＬ回路の実施形態を示す。
【００７８】
図８に示したＡＤＰＬＬ回路において、積分器２１１，２１２は、それぞれ設定周波数データ(ＦＣＷ)の積分と出力クロックＣＬＫＯＵＴの積分を行う。積分器２１２による積分結果は、ラッチ２１３を介して加算器２１９に渡され、積分器２１１による積分結果から差し引かれる。
【００７９】
ＡＤＰＬＬ回路に入力される基準信号ＲＥＦは、ＴＤＣ回路２１５に設けられたstart端子を介して第２の遅延回路１０２に入力される。また、ラッチ２１４は、この基準信号ＲＥＦを出力クロックＣＬＫＯＵＴに同期してラッチする。このラッチ２１４の出力は、ＴＤＣ回路２１５に設けられたstop端子を介して入力され、第１の遅延回路１０１への入力信号として用いられる。そして、ＴＤＣ回路２１５は、start端子に入力された基準信号とstop端子を介して入力された入力信号との位相差を、上述した２つの積分器２１１，２１２による計数単位よりも小さい範囲について検出する。
【００８０】
このＴＤＣ回路２１５によって生成された位相差検出結果ＲＥＶは、クロック生成部(ＣＬＫＧＥＮ)２１６，正規化部２１７および乗算器２１８によって正規化される。そして、正規化された位相差検出結果は、上述した加算器２１９に渡され、２つの積分器２１１，２１２の差分に加算される。
【００８１】
この加算器２１９の出力は、ループフィルタ(ＬＰＦ)２２２を介してデジタル制御発振器(ＤＣＯ)２２３に渡され、出力クロックの制御に用いられる。また、ロック検出部(ＬＯＣＫ)２２１は、加算器２１９の出力に基づいて、基準信号と出力クロックＣＬＫＯＵＴとの同期の確立を検出する。
【００８２】
このように構成されたＡＤＰＬＬ回路では、ＴＤＣ回路２１５により、基準信号と入力信号との間に、出力信号ＣＬＫＯＵＴの１周期に近い位相差がある場合でも確実に位相差を検出することができる。
【００８３】
以上に説明したように、図１および図７に示したように構成された遅延回路を備えるＴＤＣ回路では、上述した安定状態の発生が回避できる。したがって、ＡＤＰＬＬ回路で必要とされる以上に大きな位相差検出可能範囲を実現することができる。
【００８４】
故に、図１および図７に示したように構成された遅延回路を備えるＴＤＣ回路は、ＡＤＰＬＬ回路への適用以外にも、例えば、光の発射時刻と物体からの反射光の入射時刻との差をＴＤＣ回路を用いて求め、物体との距離を精密に計測する用途などに適用できる。
【符号の説明】
【００８５】
１０１，４０１  第１の遅延回路
１０２，４０２  第２の遅延回路
１０３，１０４  パルス信号駆動回路
１０５  ラッチ回路
１０６，１０７  カウンタ
１０８  位相差算出制御部
１１１，１１２  リセット回路
１１３，１１４  遮断回路
２１１，２１２  積分器
２１３，２１４  ラッチ
２１５  ＴＤＣ回路
２１６  クロック生成部(ＣＬＫＧＥＮ)
２１７  正規化部
２１８  乗算器
２１９  加算器
２２１  ロック検出部(ＬＯＣＫ)
２２２  ループフィルタ(ＬＰＦ)
２２３  デジタル制御発振器(ＤＣＯ)
ＩＮＶ１１〜ＩＮＶ１８，ＩＮＶ２１〜ＩＮＶ２８  インバータ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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