(57)【特許請求の範囲】
【請求項１】
基板上面と離隔配置されたものであって、ソース領域、ドレイン領域及びチャンネル領域を備える半導体層と、
前記チャンネル領域上に備えられた電荷保存層と、
前記基板上に前記チャンネル領域及び前記電荷保存層と接するように形成されたゲートと、を備え、
前記ゲートは、前記ソース領域及び前記ドレイン領域から突出した前記チャンネル領域の対向する両側面と、前記チャンネル領域上にさらに突出した前記電荷保存層の対向する両側面及び上面と、前記基板の露出された一部を覆う
ことを特徴とするキャパシタレスＤＲＡＭ。
【請求項２】
前記電荷保存層は、前記ソース領域及び前記ドレイン領域と離隔された
ことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項３】
前記電荷保存層の価電子帯は、前記チャンネル領域の価電子帯より高い
ことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項４】
前記チャンネル領域は、真性半導体領域またはｐ−半導体領域である
ことを特徴とする請求項３に記載のキャパシタレスＤＲＡＭ。
【請求項５】
前記電荷保存層のドーピング濃度は、前記チャンネル領域のドーピング濃度より高い
ことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項６】
前記電荷保存層は、ｐ型半導体層である
ことを特徴とする請求項５に記載のキャパシタレスＤＲＡＭ。
【請求項７】
前記電荷保存層は、ｐ＋半導体層である
ことを特徴とする請求項６に記載のキャパシタレスＤＲＡＭ。
【請求項８】
前記基板は、Ｓｉ基板である
ことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項９】
前記半導体層は、Ｓｉ層である
ことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項１０】
基板上に順次に積層された犠牲層、半導体層及び電荷保存層を備える積層パターンを形成する工程と、
前記基板上に前記積層パターンを覆うゲート物質層を形成する工程と、
前記ゲート物質層をパターニングして前記積層パターンの両端を露出させる工程と、
前記積層パターンの前記両端で前記電荷保存層及び一部厚さの前記半導体層を除去する工程と、
前記半導体層の前記一部の厚さが除去された部分であって、前記積層パターンの両端で前記半導体層の残された部分のそれぞれにソース領域及びドレイン領域を形成する工程と、
前記犠牲層を除去する工程と、を含み、
前記ゲート物質層は、前記半導体層と、前記電荷保存層と、前記犠牲層と、前記基板の露出された一部と、を覆い、
前記ソース領域と前記ドレイン領域との間に存在するチャンネル領域は、前記ソース領域及び前記ドレイン領域より突出している
ことを特徴とするキャパシタレスＤＲＡＭの製造方法。
【請求項１１】
前記積層パターンを形成する工程は、
上部に前記犠牲層を備えた前記基板を設ける工程と、
前記犠牲層上に前記半導体層を形成する工程と、
前記半導体層の上層部を前記電荷保存層に変化させる工程と、
前記電荷保存層、前記半導体層及び前記犠牲層をパターニングする工程と、を含む
ことを特徴とする請求項１０に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１２】
前記積層パターンを形成する工程は、
上部に前記犠牲層を備えた前記基板を設ける工程と、
前記犠牲層上に前記半導体層を形成する工程と、
前記半導体層上に前記電荷保存層を形成する工程と、
前記電荷保存層、前記半導体層及び前記犠牲層をパターニングする工程と、を含む
ことを特徴とする請求項１０に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１３】
前記基板は、Ｓｉ基板である
ことを特徴とする請求項１０に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１４】
前記犠牲層は、ＳｉＧｅ層である
ことを特徴とする請求項１３に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１５】
前記犠牲層は、前記基板上にエピタキシャル成長法で形成する
ことを特徴とする請求項１４に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１６】
前記犠牲層は、前記基板の上層部にＧｅイオンを注入した後、前記Ｇｅイオンが注入された上層部をアニーリングして形成する
ことを特徴とする請求項１４に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１７】
前記半導体層は、Ｓｉで形成する
ことを特徴とする請求項１４に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１８】
前記電荷保存層は、前記半導体層の前記上層部にｐ型不純物をイオン注入して形成する
ことを特徴とする請求項１１に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１９】
前記電荷保存層は、前記ソース領域及び前記ドレイン領域と離隔された
ことを特徴とする請求項１０に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２０】
前記電荷保存層の価電子帯は、前記ソース領域と前記ドレイン領域との間に存在するチャンネル領域の価電子帯より高い
ことを特徴とする請求項１０に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２１】
前記チャンネル領域は、真性半導体領域またはｐ−半導体領域である
ことを特徴とする請求項２０に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２２】
前記電荷保存層は、ｐ型半導体層である
ことを特徴とする請求項２０に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２３】
基板上面と離隔配置されたものであって、ソース領域、ドレイン領域及びチャンネル領域を備える半導体層、前記チャンネル領域上に備えられた電荷保存層及び前記基板上に前記チャンネル領域及び前記電荷保存層と接するように形成されたゲートを備えるキャパシタレスＤＲＡＭの動作方法において、
前記ソース領域、前記ドレイン領域及び前記ゲートのそれぞれに電圧を印加し、
前記ゲートは、前記ソース領域及び前記ドレイン領域から突出した前記チャンネル領域の対向する両側面と、前記チャンネル領域上にさらに突出した前記電荷保存層の対向する両側面及び上面と、前記基板の露出された一部を覆う
ことを特徴とするキャパシタレスＤＲＡＭの動作方法。
【請求項２４】
前記電圧は、データ書き込み電圧、データ読み取り電圧及びデータ消去電圧のうち一つである
ことを特徴とする請求項２３に記載のキャパシタレスＤＲＡＭの動作方法。
【請求項２５】
前記電荷保存層は、前記ソース領域及び前記ドレイン領域と離隔された
ことを特徴とする請求項２３に記載のキャパシタレスＤＲＡＭの動作方法。
【請求項２６】
前記電荷保存層の価電子帯は、前記チャンネル領域の価電子帯より高い
ことを特徴とする請求項２３に記載のキャパシタレスＤＲＡＭの動作方法。
【請求項２７】
前記チャンネル領域は、真性半導体領域またはｐ−半導体領域である
ことを特徴とする請求項２６に記載のキャパシタレスＤＲＡＭの動作方法。
【請求項２８】
前記電荷保存層は、ｐ型半導体層である
ことを特徴とする請求項２６に記載のキャパシタレスＤＲＡＭの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、その製造及び動作方法に係り、さらに詳細には、キャパシタレスＤＲＡＭ、その製造及び動作方法に関する。
【背景技術】
【０００２】
一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（以下、既存のＤＲＡＭ）のメモリセルは、一つのトランジスタ及び一つのキャパシタを備える１Ｔ／１Ｃ構造である。トランジスタ及びキャパシタを何れも備える既存のＤＲＡＭのセル面積を減らすことは非常に難しい。
【０００３】
このようなスケールダウン問題を考慮して、キャパシタなしにトランジスタのみでデータを保存しうるＤＲＡＭ、いわば、キャパシタレス１Ｔ ＤＲＡＭが提案された。提案されたキャパシタレス１Ｔ ＤＲＡＭ（以下、従来のキャパシタレスＤＲＡＭ）は、電気的にフローティングされたチャンネルを有する。
【０００４】
図１は、従来のキャパシタレスＤＲＡＭを示す。
【０００５】
図１を参照すれば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１００上にゲート２００が形成されている。基板１００は、第１シリコン層１０、酸化物層２０及び第２シリコン層３０が順次に積層された構造であり、ゲート２００は、ゲート絶縁層４０とゲート導電層５０とが順次に積層された構造である。ゲート２００の両側の第２シリコン層３０内にソース３０ａ及びドレイン３０ｂが形成されている。ソース３０ａ及びドレイン３０ｂは、ｎ型不純物が高濃度でドーピングされたシリコン層である。ソース３０ａとドレイン３０ｂとの間に第１シリコン層１０と電気的に隔離されたフローティングチャンネルボディ３０ｃが存在する。フローティングチャンネルボディ３０ｃは、ｐ型シリコン層であって、データ保存領域である。フローティングチャンネルボディ３０ｃに過剰正孔が蓄積された状態（以下、第１状態）とそうでない状態（以下、第２状態）とでフローティングチャンネルボディ３０ｃは、異なる電気抵抗を表すため、前記第１及び第２状態は、それぞれデータ‘１’及び‘０’に対応しうる。
【０００６】
しかし、従来のキャパシタレスＤＲＡＭでは、フローティングチャンネルボディ３０ｃのデータ保有特性がよくない。さらに具体的に説明すれば、従来のキャパシタレスＤＲＡＭでフローティングチャンネルボディ３０ｃの広い領域がソース３０ａ及びドレイン３０ｂと接しているため、それらの接合領域で多量の電荷が漏れる。したがって、フローティングチャンネルボディ３０ｃでのデータ保存時間が短縮される恐れがある。
【０００７】
また、従来のキャパシタレスＤＲＡＭは、高コストのＳＯＩ基板１００に形成するため、製造コストが高いという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものとして、データ保有特性を改善でき、製造コストを低減しうるキャパシタレスＤＲＡＭを提供することである。
【０００９】
本発明が解決しようとする他の技術的課題は、前記キャパシタレスＤＲＡＭの製造方法を提供することである。
【００１０】
本発明が解決しようとするさらに他の技術的課題は、前記キャパシタレスＤＲＡＭの動作方法を提供することである。
【課題を解決するための手段】
【００１１】
前記課題を達成するために、本発明は、基板上面と離隔配置されたものであって、ソース領域、ドレイン領域及びチャンネル領域を備える半導体層と、前記チャンネル領域上に備えられた電荷保存層と、前記基板上に前記チャンネル領域及び前記電荷保存層と接するように形成されたゲートと、を備えることを特徴とするキャパシタレスＤＲＡＭを提供する。
【００１２】
前記チャンネル領域は、前記ソース領域及び前記ドレイン領域より突出し、前記電荷保存層は、前記ソース領域及び前記ドレイン領域と離隔される。
【００１３】
前記ゲートは、前記チャンネル領域の対向する両側面と、前記電荷保存層の対向する両側面及び上面を覆える。
【００１４】
前記電荷保存層の価電子帯は、前記チャンネル領域の価電子帯より高い。
【００１５】
前記チャンネル領域は、真性半導体領域またはｐ−半導体領域でありうる。  
【００１６】
前記電荷保存層のドーピング濃度は、前記チャンネル領域のドーピング濃度より高い。
【００１７】
前記電荷保存層は、ｐ型半導体層でありうる。
【００１８】
前記電荷保存層は、ｐ＋半導体層でありうる。
【００１９】
前記基板は、Ｓｉ基板でありうる。
【００２０】
前記半導体層は、Ｓｉ層でありうる。
【００２１】
前記他の課題を達成するために、本発明は、基板上に順次に積層された犠牲層、半導体層及び電荷保存層を備える積層パターンを形成する工程と、前記基板上に前記積層パターンを覆うゲート物質層を形成する工程と、前記ゲート物質層をパターニングして前記積層パターンの両端を露出させる工程と、前記積層パターンの前記両端で前記電荷保存層及び一部厚さの前記半導体層を除去する工程と、前記半導体層の前記一部厚さが除去された部分にそれぞれソース領域及びドレイン領域を形成する工程と、前記犠牲層を除去する工程と、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法を提供する。
【００２２】
前記積層パターンを形成する工程は、上部に前記犠牲層を備えた前記基板を設ける工程と、前記犠牲層上に前記半導体層を形成する工程と、前記半導体層の上層部を前記電荷保存層に変化させる工程と、前記電荷保存層、前記半導体層及び前記犠牲層をパターニングする工程と、を含みうる。
【００２３】
前記積層パターンを形成する工程は、上部に前記犠牲層を備えた前記基板を設ける工程と、前記犠牲層上に前記半導体層を形成する工程と、前記半導体層上に前記電荷保存層を形成する工程と、前記電荷保存層、前記半導体層及び前記犠牲層をパターニングする工程と、を含みうる。
【００２４】
前記基板は、Ｓｉ基板でありうる。
【００２５】
前記犠牲層は、ＳｉＧｅ層でありうる。
【００２６】
前記犠牲層は、前記基板上にエピタキシャル成長法で形成しうる。
【００２７】
前記犠牲層は、前記基板の上層部にＧｅイオンを注入した後、前記Ｇｅイオンが注入された上層部をアニーリングして形成しうる。
【００２８】
前記半導体層は、Ｓｉ層で形成しうる。
【００２９】
前記電荷保存層は、前記半導体層の前記上層部にｐ型不純物をイオン注入して形成しうる。
【００３０】
前記ソース領域と前記ドレイン領域との間に存在するチャンネル領域は、前記ソース領域及び前記ドレイン領域より突出し、前記電荷保存層は、前記ソース領域及び前記ドレイン領域と離隔される。
【００３１】
前記電荷保存層の価電子帯は、前記ソース領域と前記ドレイン領域との間に存在するチャンネル領域の価電子帯より高い。
【００３２】
前記チャンネル領域は、真性半導体領域またはｐ−半導体領域でありうる。
【００３３】
前記電荷保存層は、ｐ型半導体層でありうる。
【００３４】
前記さらに他の課題を達成するために、本発明は、基板上面と離隔配置されたものであって、ソース領域、ドレイン領域及びチャンネル領域を備える半導体層、前記チャンネル領域上に備えられた電荷保存層及び前記基板上に前記チャンネル領域及び前記電荷保存層と接するように形成されたゲートを備えるキャパシタレスＤＲＡＭの動作方法において、前記ソース領域、前記ドレイン領域及び前記ゲートのそれぞれに電圧を印加することを特徴とするキャパシタレスＤＲＡＭの動作方法を提供する。
【００３５】
前記電圧は、データ書き込み電圧、データ読み取り電圧及びデータ消去電圧のうち一つでありうる。
【発明の効果】
【００３６】
本発明の実施例によるキャパシタレスＤＲＡＭは、ＳＯＩ基板ではないＳｉ基板に形成しうる。一般的に、ＳＯＩ基板は、Ｓｉ基板対比２０倍ほど高い。したがって、本発明の実施例を利用すれば、キャパシタレスＤＲＡＭの製造コストを大きく低減しうる。
【００３７】
本発明の実施例によるキャパシタレスＤＲＡＭでは、ソース領域及びドレイン領域と離隔された電荷保存層にデータを保存するため、データ保有特性を改善しうる。特に、本発明の実施例を利用すれば、電荷保存層の高さを高める方法として、キャパシタレスＤＲＡＭのデータ保有時間を容易に延長させうる。
【００３８】
加えて、本発明の実施例によるキャパシタレスＤＲＡＭでは、ゲートがチャンネル領域の両側面と電荷保存層の両側面及び上面上に備えられるため、ゲートの制御力が優秀である。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の望ましい実施例によるキャパシタレスＤＲＡＭ及びその製造及び動作方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために多少誇張して示した。詳細な説明の全体にわたって、同じ参照番号は同じ構成要素を表す。
【００４０】
図２は、本発明の実施例によるキャパシタレスＤＲＡＭの斜視図であり、図３は、図２のＩ−Ｉ’線による断面図であり、図４は、図２のＩＩ−ＩＩ’線による断面図である。
【００４１】
図２ないし図４を参照すれば、基板３００の上部に基板３００の上面から所定間隔離隔された半導体層３１０が存在する。基板３００は、単結晶Ｓｉ基板であり、半導体層３１０は、エピタキシャルＳｉ層でありうる。半導体層３１０にソース領域Ｓ１、ドレイン領域Ｄ１及びチャンネル領域Ｃ１が備えられる。ソース領域Ｓ１及びドレイン領域Ｄ１は、相互離隔されたｎ＋領域でありうる。ソース領域Ｓ１とドレイン領域Ｄ１との間にチャンネル領域Ｃ１が存在する。チャンネル領域Ｃ１は、ｐ−領域または真性半導体領域でありうる。チャンネル領域Ｃ１は、ソース領域Ｓ１及びドレイン領域Ｄ１よりＺ軸方向に多少突出していることが望ましい。例えば、チャンネル領域Ｃ１とソース領域Ｓ１との高さ差は、２０ｎｍほどでありうる。
【００４２】
チャンネル領域Ｃ１上に電荷保存層Ｈ１が備えられている。チャンネル領域Ｃ１がソース領域Ｓ１及びドレイン領域Ｄ１より突出するにつれて、電荷保存層Ｈ１は、ソース領域Ｓ１及びドレイン領域Ｄ１から離隔される。電荷保存層Ｈ１の価電子帯は、チャンネル領域Ｃ１の価電子帯より高いことが望ましい。例えば、電荷保存層Ｈ１は、チャンネル領域Ｃ１よりドーピング濃度の高いｐ型半導体層、望ましくは、ｐ＋半導体層でありうる。このように、電荷保存層Ｈ１の価電子帯がチャンネル領域Ｃ１の価電子帯より高いため、電荷保存層Ｈ１内に正孔が容易に蓄積される。電荷保存層Ｈ１の高さを高めて電荷保存層Ｈ１の体積を増大させれば、電荷保存層Ｈ１の保存容量は増加し、電荷保存層Ｈ１でのデータ保有時間が延長される。また、電荷保存層Ｈ１は、ソース領域Ｓ１及びドレイン領域Ｄ１と離隔されているため、接合漏れ電流に起因したデータ保有特性の劣化が防止される。したがって、本発明の実施例によれば、キャパシタレスＤＲＡＭのデータ保有特性を改善しうる。
【００４３】
基板３００上にチャンネル領域Ｃ１及び電荷保存層Ｈ１と接するゲート４００が存在する。ゲート４００は、順次に積層されたゲート絶縁層４５及びゲート導電層５５を備える。ゲート４００は、チャンネル領域Ｃ１の対向する両側面と、電荷保存層Ｈ１の対向する両側面及び上面を覆える。ここで、チャンネル領域Ｃ１及び電荷保存層Ｈ１のそれぞれの前記両側面は、ＹＺ平面と平行な面である。このように、本発明の実施例によるキャパシタレスＤＲＡＭでは、ゲート４００がチャンネル領域Ｃ１の両側面と電荷保存層Ｈ１の両側面及び上面上に備えられるため、ゲート４００は、優秀な制御力を有する。ゲート４００の形態は、図示されたものに限定されない。すなわち、ゲート４００がチャンネル領域Ｃ１及び電荷保存層Ｈ１のそれぞれの少なくとも一部と接するという条件を満足する限り、ゲート４００の形態は、多様に変更される。
【００４４】
図２ないし図４に示されていないが、基板３００上に半導体層３１０及びゲート４００を覆う層間絶縁層が備えられる。そして、基板３００と半導体層３１０との間の空間の少なくとも一部は、前記層間絶縁層で充填される。前記空間の一部がある物質で充填されないか、または前記空間が全く充填されないとしても、半導体層３１０は、ゲート４００及び電荷保存層Ｈ１に接合されており、また、前記層間絶縁層が半導体層３１０を支持するため、本発明のキャパシタレスＤＲＡＭは、構造的に安定しうる。
【００４５】
このような構造を有する本発明の実施例によるキャパシタレスＤＲＡＭを利用したデータの記録または消去は、電荷保存層Ｈ１に過剰正孔を蓄積するか、または電荷保存層Ｈ１に蓄積された過剰正孔を除去することによってなされる。電荷保存層Ｈ１に前記過剰正孔を蓄積する過程は、第１及び第２メカニズムに分けうる。前記第１メカニズムは、電子の衝突による電子−正孔対の生成であり、前記第２メカニズムは、電子のトンネリングによる正孔の生成である。電荷保存層Ｈ１に前記過剰正孔が蓄積された状態は、データ‘１’が記録された状態と見られる。
【００４６】
電荷保存層Ｈ１から前記過剰正孔が除去された状態、あるいは、電荷保存層Ｈ１に電子が過多に存在するとき、データ‘０’が記録されたと見られる。電荷保存層Ｈ１に記録されたデータによって、チャンネル領域Ｃ１の電気抵抗は異なる。したがって、チャンネル領域Ｃ１の電気抵抗を測定することによって、電荷保存層Ｈ１に記録されたデータを読み取れる。
【００４７】
図５は、本発明の実施例によるキャパシタレスＤＲＡＭの電流（Ｉ）−電圧（Ｖ）特性を示すグラフである。
【００４８】
図５の結果は、図２のキャパシタレスＤＲＡＭを利用した実験を通じて得られたものである。前記実験で、チャンネル領域Ｃ１のＹ軸方向による厚さ及び高さは、それぞれ６３ｎｍ及び４０ｎｍとし、電荷保存層Ｈ１のＺ軸方向による厚さは、６０ｎｍとした。図５で、横軸は、ゲート４００に印加される電圧（以下、ゲート電圧）Ｖｇであり、縦軸は、ドレイン電流Ｉｄである。
【００４９】
図５で、第１曲線Ｇ１は、電荷保存層Ｈ１に過剰正孔が蓄積された状態、すなわちデータ‘１’が記録された時（以下、‘１’状態）の電流−電圧特性を示し、第２曲線Ｇ２は、電荷保存層Ｈ１から過剰正孔が除去された状態、すなわち、データ‘０’が記録された時（以下、‘０’状態）の結果を示す。
【００５０】
電荷保存層Ｈ１を前記‘１’状態にするために、ゲート電圧Ｖｇ、ドレイン領域Ｄ１に印加される電圧（以下、ドレイン電圧）Ｖｄ及びソース領域Ｓ１に印加される電圧（以下、ソース電圧）Ｖｓにそれぞれ−２．５Ｖ、１．０Ｖ及び０Ｖを印加しうる。このような書き込み動作時に利用されるメカニズムは、前述した第２メカニズムによる。前述した第１メカニズムを利用して、電荷保存層Ｈ１を前記‘１’状態にするためには、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓにそれぞれ１．０Ｖ、３．０Ｖ及び０Ｖを印加しうる。そして、電荷保存層Ｈ１を前記‘０’状態にするために、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓにそれぞれ１．０Ｖ、−１．０Ｖ及び０Ｖを印加しうる。電荷保存層Ｈ１を前記‘０’状態にする原理は、電荷保存層Ｈ１の価電子帯を強制的に低めて電荷保存層Ｈ１に蓄積された正孔を除去することである。
【００５１】
図５に示したように、ゲート電圧Ｖｇを０Ｖから１Ｖまで上昇させつつ、ドレイン電流Ｉｄの変化を測定した。図５を参照すれば、ゲート電圧Ｖｇが０．２５Ｖ以上に上昇するにつれて、前記‘１’状態のドレイン電流Ｉｄと前記‘０’状態のドレイン電流Ｉｄとの差が次第に大きくなるということが分かる。また、ゲート電圧Ｖｇが０．８Ｖほどであるとき、前記‘１’状態のドレイン電流Ｉｄと前記‘０’状態のドレイン電流Ｉｄとの差が６．５μＡほどであって、読み取り動作のための高いセンシングマージンが確保されるということが分かる。前記読み取り動作時に、ドレイン電圧Ｖｄは、０．２Ｖほどに置ける。
【００５２】
表１は、電荷保存層Ｈ１を前記‘１’状態及び‘０’状態にするためのゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓを整理したものである。表１で、‘読み取り’は、電荷保存層Ｈ１の状態を読むための電圧を表す。データの消去は、データの書き込み原理と同じ原理で行われる。例えば、電荷保存層Ｈ１の状態を‘１’状態から‘０’状態にすることによって、電荷保存層Ｈ１に記録されたデータ‘１’を消去しうる。
【００５３】
【表１】
0005459993.tif 000002
【００５４】
図６Ａないし図６Ｈは、本発明の一実施例によるキャパシタレスＤＲＡＭの製造方法を示す。
【００５５】
図６Ａを参照すれば、上部に犠牲層３０５を有する基板３００を準備する。基板３００は、単結晶Ｓｉ基板でありうる。犠牲層３０５は、基板３００上にエピタキシャル成長法で形成したＳｉＧｅ層でありうる。基板３００上にエピタキシャル成長法で犠牲層３０５を形成する代わりに、基板３００の上層部にＧｅイオンを注入した後、前記上層部をアニーリングしてＧｅを偏析させることによって、ＳｉＧｅからなる犠牲層３０５を形成することもできる。
【００５６】
次いで、犠牲層３０５上に半導体層３１０を形成する。半導体層３１０は、エピタキシャル成長法で形成したＳｉ層でありうる。半導体層３１０にｐ型不純物を低濃度にドーピングすることが望ましいが、前記ドーピングは、選択的である。したがって、半導体層３１０は、ｐ−半導体層または真性半導体層でありうる。
【００５７】
図６Ｂを参照すれば、半導体層３１０の上層部を電荷保存層Ｈ１に変化させる。電荷保存層Ｈ１は、半導体層３１０の前記上層部にｐ型不純物を高濃度でドーピングして形成しうる。半導体層３１０の前記上層部を電荷保存層Ｈ１に変化させる代わりに、半導体層３１０上に電荷保存層Ｈ１と機能的に同等な他の電荷保存層を形成することもできる。次いで、電荷保存層Ｈ１上に第１マスク層Ｍ１を形成する。第１マスク層Ｍ１によって電荷保存層Ｈ１のＸ軸方向による両側部が露出される。
【００５８】
第１マスク層Ｍ１の両側の電荷保存層Ｈ１、半導体層３１０及び犠牲層３０５をエッチングした後、第１マスク層Ｍ１を除去する。その結果が図６Ｃに示されている。
【００５９】
図６Ｄを参照すれば、電荷保存層Ｈ１、半導体層３１０及び犠牲層３０５の露出された表面及び基板３００の露出された上面上にゲート絶縁層４５を形成する。ゲート絶縁層４５は、熱酸化法によるシリコン酸化物で形成するか、またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるシリコン酸化物で形成しうる。前記熱酸化法でゲート絶縁層４５を形成する場合、ＳｉＧｅからなる犠牲層３０５は、Ｓｉからなる半導体層３１０より酸化力が低いので、犠牲層３０５上に形成されるゲート絶縁層４５の厚さは、相対的に薄い。場合によっては、犠牲層３０５上にゲート絶縁層４５が形成されないこともある。
【００６０】
次いで、ゲート絶縁層４５上にゲート導電層５５を形成する。ゲート絶縁層４５とゲート導電層５５とは、２層構造のゲート物質層を構成する。次いで、ゲート導電層５５上に第２マスク層Ｍ２を形成する。第２マスク層Ｍ２は、Ｘ軸と平行なパターン層であって、半導体層３１０の中央部を横切る。すなわち、第２マスク層Ｍ２によってゲート導電層５５のＹ軸方向による両側部が露出される。
【００６１】
次いで、第２マスク層Ｍ２の両側のゲート導電層５５とゲート絶縁層４５とを順次にエッチングし、第２マスク層Ｍ２を除去する。その結果が図６Ｅに示されている。図６Ｅを参照すれば、ゲート絶縁層４５とゲート導電層５５とを備えるゲート４００が形成されており、電荷保存層Ｈ１の両端が露出されている。
【００６２】
次いで、ゲート４００をエッチングマスクとして利用して、電荷保存層Ｈ１及びその下の半導体層３１０の一部厚さをエッチングする。前記エッチングの結果、図６Ｆと同じ結果物が得られる。
【００６３】
図６Ｇを参照すれば、半導体層３１０のエッチングされた部分にｎ型不純物を高濃度でドーピングしてソース領域Ｓ１及びドレイン領域Ｄ１を形成する。ソース領域Ｓ１とドレイン領域Ｄ１との間の半導体層３１０は、チャンネル領域Ｃ１となる。チャンネル領域Ｃ１は、ソース領域Ｓ１及びドレイン領域Ｄ１よりＺ軸方向に多少突出しうる。図６Ｇに示されていないが、ソース領域Ｓ１及びドレイン領域Ｄ１を形成する前、ゲート４００、電荷保存層Ｈ１及び露出されたチャンネル領域Ｃ１のＹ軸方向による両側壁に絶縁スペーサを形成しうる。
【００６４】
次いで、犠牲層３０５を選択的なエッチング方法で除去する。図６Ｇで、犠牲層３０５を除去した構造物が図６Ｈに示されている。
【００６５】
次いで、基板３００上に半導体層３１０及びゲート４００を覆う層間絶縁層（図示せず）を形成しうる。前記層間絶縁層は、基板３００と半導体層３１０との間の空間の一部を埋め込める。
【００６６】
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。例えば、当業者ならば、図２でゲート４００の形態及び構造は変わることができ、ソース領域Ｓ１とドレイン領域Ｄ１との役割は、相互に変わりうるということが分かるであろう。したがって、本発明の範囲は、説明された実施例によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００６７】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６８】
【図１】従来のキャパシタレスＤＲＡＭを示す断面図である。
【図２】本発明の実施例によるキャパシタレスＤＲＡＭの斜視図である。
【図３】図２のＩ−Ｉ’線による断面図である。
【図４】図２のＩＩ−ＩＩ’線による断面図である。
【図５】本発明の実施例によるキャパシタレスＤＲＡＭの電流−電圧特性を示すグラフである。
【図６Ａ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図６Ｂ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図６Ｃ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図６Ｄ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図６Ｅ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図６Ｆ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図６Ｇ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図６Ｈ】本発明の実施例によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【符号の説明】
【００６９】
４５  ゲート絶縁層
５５  ゲート導電層
３００  基板
３１０  半導体層
４００  ゲート
Ｓ１  ソース領域
Ｄ１  ドレイン領域
Ｃ１  チャンネル領域
Ｈ１  電荷保存層
【図１】
0005459993.tif 000003
【図２】
0005459993.tif 000004
【図３】
0005459993.tif 000005
【図４】
0005459993.tif 000006
【図５】
0005459993.tif 000007
【図６Ａ】
0005459993.tif 000008
【図６Ｂ】
0005459993.tif 000009
【図６Ｃ】
0005459993.tif 000010
【図６Ｄ】
0005459993.tif 000011
【図６Ｅ】
0005459993.tif 000012
【図６Ｆ】
0005459993.tif 000013
【図６Ｇ】
0005459993.tif 000014
【図６Ｈ】
0005459993.tif 000015