(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子領域上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１の方向に第１の幅を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記第１の方向に延在するコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記第２の絶縁膜及び前記第１の導電膜をエッチングし、前記コントロールゲートの下に、前記第１の導電膜のフローティングゲートを形成する工程と、
前記コントロールゲート及び前記フローティングゲートが形成された前記半導体基板上に、第３の絶縁膜を形成する工程と、
前記第１の導電膜の前記第１の方向の端部が位置していた部分を含む領域の前記第３の絶縁膜に、前記第１の導電膜を除去した領域の前記素子領域に達し、前記第１の方向に前記第１の幅よりも広い第２の幅を有する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内壁に、第４の絶縁膜を形成する工程とを有し、
前記素子領域は、前記第１の方向に前記第１の幅よりも狭い第３の幅を有し、
前記第１の導電膜は、前記第１の方向の端部が前記素子分離絶縁膜上に位置し、
前記第１のコンタクトホールを形成する工程において、前記第１の導電膜の前記端部が位置していた前記部分に形成された前記第１の導電膜のエッチング残渣を除去する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１のコンタクトホールの、前記第１の方向と交差する第２の方向の第４の幅は、前記第２の方向の第４の幅は、前記第２の幅よりも狭い
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１のコンタクトホールを形成する工程は、前記第３の絶縁膜の構成材料をエッチングするエッチング条件でエッチングを行う工程と、前記第１の導電膜の構成材料をエッチングするエッチング条件でエッチングを行う工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離絶縁膜を形成する工程では、前記第１の方向と交差する第２の方向に延在するストライプ状のパターンを有する前記素子分離絶縁膜を形成し、
前記フローティングゲートを形成する工程の後、前記第３の絶縁膜を形成する工程の前に、前記コントロールゲートに対して前記第２の方向に隣接する前記素子分離絶縁膜の一方を、前記コントロールゲートをマスクとしてエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記素子分離絶縁膜をエッチングする工程では、前記第１の導電膜の前記端部が位置していた前記部分に形成された前記第１の導電膜のエッチング残渣とともに、前記素子分離絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
書き換え可能な不揮発性メモリとして、フラッシュＥＥＰＲＯＭに代表されるスタックゲート構造の半導体記憶装置が知られている。フラッシュ型のＥＥＰＲＯＭは、その利便性から、重要な半導体デバイスとなっており、より大規模な記憶容量化やロジック回路と混載したチップ等の開発が活発に行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−２８８２５２号公報
【特許文献２】特開平１０−１６３４５６号公報
【特許文献３】特開２０００−１５０６７８号公報
【特許文献４】特開２００３−１６８７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、素子の微細化が進むにつれ、メモリセルの間隔も狭まっている。この結果、下地構造や製造条件のばらつき等に起因して、隣接するメモリセル間やメモリセルとビット線との間において短絡不良が生じることがあった。
【０００５】
本発明の目的は、フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する半導体装置において、隣接メモリセル間やメモリセルとビット線との間における短絡不良を防止しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の一観点によれば、半導体基板の主表面に、素子領域を画定する素子分離絶縁膜を形成する工程と、前記素子領域上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、第１の方向に第１の幅を有する第１の導電膜を形成する工程と、前記第１の導電膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記第１の方向に延在するコントロールゲートを形成する工程と、前記コントロールゲートをマスクとして前記第２の絶縁膜及び前記第１の導電膜をエッチングし、前記コントロールゲートの下に、前記第１の導電膜のフローティングゲートを形成する工程と、前記コントロールゲート及び前記フローティングゲートが形成された前記半導体基板上に、第３の絶縁膜を形成する工程と、前記第１の導電膜の前記第１の方向の端部が位置していた部分を含む領域の前記第３の絶縁膜に、前記第１の導電膜を除去した領域の前記素子領域に達し、前記第１の方向に前記第１の幅よりも広い第２の幅を有する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの内壁に、第４の絶縁膜を形成する工程とを有し、前記素子領域は、前記第１の方向に前記第１の幅よりも狭い第３の幅を有し、前記第１の導電膜は、前記第１の方向の端部が前記素子分離絶縁膜上に位置し、前記第１のコンタクトホールを形成する工程において、前記第１の導電膜の前記端部が位置していた前記部分に形成された前記第１の導電膜のエッチング残渣を除去する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
開示の半導体装置及びその製造方法によれば、フローティングゲートを形成する際にエッチング残差が生じても、コンタクトホールの形成過程でこのエッチング残渣を除去することができる。これにより、隣接するメモリセルトランジスタのフローティングゲート同士がエッチング残渣によって短絡することを防止することができる。また、コンタクトホール内にサイドウォールスペーサを形成することにより、フローティングゲートとビット線とがエッチング残渣を介して短絡することを防止することができる。これにより、短絡不良やデータリテンション不良のない信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態による半導体装置の構造を示す平面図である。
【図２】図２は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図３】図３は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図４】図４は、第１実施形態による半導体装置の効果を説明する平面図である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その３）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その４）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その５）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その６）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その７）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その８）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その９）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１０）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１１）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１２）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１３）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１４）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１５）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１６）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１７）である。
【図２２】図２２は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１８）である。
【図２３】図２３は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１９）である。
【図２４】図２４は、第１実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２０）である。
【図２５】図２５は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１）である。
【図２６】図２６は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２）である。
【図２７】図２７は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その３）である。
【図２８】図２８は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その４）である。
【図２９】図２９は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その５）である。
【図３０】図３０は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その６）である。
【図３１】図３１は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その７）である。
【図３２】図３２は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その８）である。
【図３３】図３３は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その９）である。
【図３４】図３４は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１０）である。
【図３５】図３５は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１１）である。
【図３６】図３６は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１２）である。
【図３７】図３７は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１３）である。
【図３８】図３８は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１４）である。
【図３９】図３９は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１５）である。
【図４０】図４０は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１６）である。
【図４１】図４１は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１７）である。
【図４２】図４２は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１８）である。
【図４３】図４３は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１９）である。
【図４４】図４４は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２０）である。
【図４５】図４５は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２１）である。
【図４６】図４６は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２２）である。
【図４７】図４７は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２３）である。
【図４８】図４８は、第２実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２４）である。
【図４９】図４９は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図５０】図５０は、第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１）である。
【図５１】図５１は、第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２）である。
【図５２】図５２は、第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その３）である。
【図５３】図５３は、第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その４）である。
【図５４】図５４は、第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その５）である。
【図５５】図５５は、第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その６）である。
【図５６】図５６は、第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その７）である。
【発明を実施するための形態】
【００１０】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２４を用いて説明する。
【００１１】
図１は、本実施形態による半導体装置の構造を示す平面図である。図２及び図３は本実施形態による半導体装置の構造を示す概略断面図である。図４は、本実施形態による半導体装置の効果を説明する平面図である。図５乃至図２４は、本実施形態による半導体装置の製造方法を示す平面図及び工程断面図である。
【００１２】
はじめに、本実施形態による半導体装置の構造ついて図１乃至図４を用いて説明する。図２は図１のＡ−Ａ′線断面図、であり、図３（ａ）は図１のＢ−Ｂ′線断面図、図３（ｂ）は図１のＣ−Ｃ′線断面図である。
【００１３】
シリコン基板１０の主表面には、素子領域を画定する素子分離絶縁膜１８が形成されている。素子領域上には、トンネルゲート絶縁膜２２を介してフローティングゲート２６が形成されている。フローティングゲート２６上には、ＯＮＯ膜２８を介してコントロールゲート４０が形成されている。ゲート電極の両側のシリコン基板１０内には、ソース／ドレイン領域となる不純物拡散領域７０，４８が形成されている。こうして、素子領域上には、フローティングゲート２６とコントロールゲート４０とが積層されたスタック構造のゲート電極を有するメモリセルトランジスタが形成されている。
【００１４】
メモリセルトランジスタが形成されたシリコン基板上には、層間絶縁膜８０が形成されている。層間絶縁膜８０には、メモリセルトランジスタのドレイン領域に達するコンタクトホール８４が形成されている。コンタクトホール８４の内壁には、サイドウォールスペーサ８８が形成されている。サイドウォールスペーサ８８が形成されたコンタクトホール８４内には、コンタクトプラグ９０が埋め込まれている。コンタクトプラグ９０が埋め込まれた層間絶縁膜８０上には、Ｙ方向に延在するビット線９２が形成されている。
【００１５】
シリコン基板１０上には、このようなメモリセルトランジスタが、複数、マトリクス状に配置されている。Ｘ方向に隣接するメモリセルトランジスタのコントロールゲート３８は、互いに接続されており、ワード線ＷＬを形成している。ワード線ＷＬ間の素子領域は、交互にメモリセルトランジスタのソース領域とドレイン領域を形成している。Ｘ方向に隣接するメモリセルトランジスタのソース領域は、Ｘ方向に延在する不純物拡散領域７０によって互いに接続されている。各ドレイン領域には、コンタクトプラグ９０を介してビット線９２が接続されている。
【００１６】
メモリセルトランジスタのドレイン領域とビット線９２を接続するコンタクトプラグ８６を埋め込むためのコンタクトホール８４は、図１に示すように、Ｘ方向の開口幅がＹ方向の開口幅よりも広い形状を有している。素子分離絶縁膜１８との関係から言えば、コンタクトホール８４のＸ方向の幅は、素子分離絶縁膜１８のＸ方向の間隔（活性領域のＸ方向の幅）よりも広くなっている。フローティングゲート２６との関係から言えば、コンタクトホール８４のＸ方向の幅は、フローティングゲート２６のＸ方向の幅よりも広くなっている。
【００１７】
コンタクトホール８４の形状をこのようにしているのは、フローティングゲート２６をＹ方向に分離する際に生じることのあるエッチング残渣４２による影響を防止するためである。
【００１８】
フローティングゲート２６をＹ方向に分離するエッチング工程の際、素子分離絶縁膜１８上に乗り上げている部分のフローティングゲート２６の形状に起因して、Ｙ方向に延在するストリンガー状のエッチング残渣４２が生じることがある（図４（ａ）参照）。このようなエッチング残渣４２が発生すると、Ｙ方向に隣接するフローティングゲート２６間がエッチング残渣４２によって互いに接続されてしまい、動作不良を引き起こすことになる。なお、エッチング残渣４２の発生の原因については、後述する製造方法の説明の中で述べる。
【００１９】
本実施形態による半導体装置では、このエッチング残渣４２による影響を防止するために、コンタクトホール８４のＸ方向の幅を、フローティングゲート２６のＸ方向の幅よりも広くしている。こうすることで、ドレイン領域を露出するコンタクトホール８４を形成するエッチングの際に、コンタクトホール８４内に露出した部分のエッチング残渣４２を除去することが可能となる。また、コンタクトホール８４内にサイドウォールスペーサ８８を形成することにより、コンタクトホール８４のＹ方向の側壁に露出したエッチング残渣４２を、サイドウォールスペーサ８８によって覆うことができる。これにより、エッチング残渣４２が生じた場合にも、Ｙ方向に隣接するフローティングゲート２６間を互いに分離し、動作不良を防止することができる（図４（ｂ）参照）。
【００２０】
なお、ストリンガー状のエッチング残渣４２はソース領域に生じることもあるが、ソース領域のエッチング残渣４２は、ソース領域をＸ方向に接続するために素子分離絶縁膜１８を除去する工程において素子分離絶縁膜１８とともに除去されるため、問題はない。
【００２１】
次に、本実施形態による半導体装置の製造方法について図５乃至図２４を用いて説明する。各図において、図（ａ）が平面図であり、図（ｂ）及び図（ｃ）が概略断面図である。図（ｂ）において、図面左側の領域がメモリセル領域であり、図面右側の領域が周辺回路領域である。また、メモリセル領域の左側がＸ方向（ワード線方向）に沿った断面図であり、メモリセル領域の右側がＹ方向（ビット線方向）にそった断面図である。また、周辺回路領域の左側が周辺Ｎ型トランジスタ形成領域であり、周辺回路領域の右側が周辺Ｐ型トランジスタ形成領域である。
【００２２】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚３ｎｍ程度のシリコン酸化膜１２を形成する。
【００２３】
次いで、シリコン酸化膜１２上に、例えばＣＶＤ法により、例えば膜厚１２０ｎｍ程度のシリコン窒化膜１４を形成する。
【００２４】
次いで、フォトリソグラフィおよびドライエッチングにより、シリコン窒化膜１４をパターニングし、素子領域となる領域に選択的にシリコン窒化膜１４を残存させる。メモリセル領域では、抜き幅が例えば０．５５μｍ、残し幅が例えば０．５５μｍのＹ方向に延在するストライプ状に、シリコン窒化膜１４をパターニングする（図５（ａ）参照）。
【００２５】
次いで、フォトリソグラフィにより、周辺回路のＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成する。なお、周辺回路には、メモリセルトランジスタの駆動回路やロジック回路が含まれる。
【００２６】
次いで、このフォトレジスト膜をマスクとしてＮ型不純物をイオン注入し、周辺回路のＰ型トランジスタ形成領域に、Ｎウェル１６を形成する（図５（ｂ））。なお、Ｎウェル１６は、厳密には、後工程の熱処理においてＮ型不純物が活性化することにより形成されるが、ここでは便宜上、イオン注入直後の不純物拡散領域もＮウェル１６と呼ぶこととする。
【００２７】
次いで、酸化雰囲気中で熱処理を行ってシリコン基板１０を熱酸化し、例えば膜厚３００ｎｍの素子分離絶縁膜（ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）１８を形成する。このとき、素子領域はシリコン窒化膜１４で覆われているため、酸化されず、素子分離領域のみに素子分離絶縁膜１８が成長する。ただし、シリコン窒化膜１４で覆われた部分も、外周部は若干酸化され、バーズビークとして片側０．１μｍ弱の素子分離絶縁膜１８の潜り込みが生じる。潜り込みが生じた部分には、素子分離絶縁膜１８の段差が発生する。なお、素子分離絶縁膜１８を形成するための一連の熱処理工程において、Ｎウェル１６を形成するＮ型不純物は電気的に活性化するとともに基板の深い領域まで拡散する（図６（ｂ）参照）。
【００２８】
次いで、燐酸等によりボイルを行い、シリコン窒化膜１４を選択的に除去する。
【００２９】
次いで、酸化雰囲気中で熱処理を行い、素子領域に、例えば膜厚１５ｎｍ程度のシリコン酸化膜の保護酸化膜（図示せず）を形成する。この保護酸化膜は、後工程で不純物拡散領域２０を形成する際にシリコン基板１０の表面を保護するためのものである。
【００３０】
次いで、フォトリソグラフィにより、周辺領域を覆い、メモリセル領域を露出するフォトレジスト膜（図示せず）を形成する。
【００３１】
次いで、このフォトレジスト膜をマスクとしてＰ型不純物をイオン注入し、メモリセル領域に、不純物拡散領域２０を形成する。不純物拡散領域２０は、例えばメモリセルトランジスタの閾値電圧制御など、メモリセル領域の表面部の不純物濃度を調整するためのものである。
【００３２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、保護酸化膜を除去する。
【００３３】
次いで、酸化雰囲気中で熱処理を行ってシリコン基板１０を熱酸化し、素子領域に、例えば膜厚１０ｎｍ程度のシリコン酸化膜のトンネルゲート絶縁膜２２を形成する。
【００３４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚９０ｎｍ、５×１０１９ｃｍ−３の濃度で燐をドープしたアモルファスシリコン膜２４を成長する（図６（ａ），（ｂ））。アモルファスシリコン膜２４は、メモリセルトランジスタのフローティングゲートとなる膜である。
【００３５】
次いで、フォトリソグラフィ及びドライエッチングにより、メモリセル領域のアモルファスシリコン膜２４をＹ方向に延在するストライプ状にパターニングし、Ｘ方向に分割されたフローティングゲート２６を形成する（図７（ａ），（ｂ））。このパターニングは、コントロールゲート４０の形成前に、Ｘ方向のセル毎にフローティングゲート２６を分割するためのものである。
【００３６】
この際、位置合わせずれや加工ばらつき等によってフローティングゲート２６のエッジ部が素子分離絶縁膜１８の段差部分に位置すると、段差部の形状の影響等により、エッチング加工時にフローティングゲート２６の端面が僅かに裾を引いたような形状になることがある（図７（ｃ）参照）。この形状が、以降の工程において、ＯＮＯ膜でカバーされ、最終的にＹ方向にコントロールゲート及びフローティングゲートがエッチングされる際に、エッチング残となり、ストリンガー状のエッチ残不良の原因となる。
【００３７】
次いで、全面に、例えばＣＶＤ法により膜厚８ｎｍのシリコン酸化膜を、例えばＣＶＤ法により膜厚１０ｎｍのシリコン窒化膜を、例えば熱酸化法により膜厚３ｎｍのシリコン酸化膜を、順次形成し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２８を形成する（図８（ａ），（ｂ），（ｃ））。
【００３８】
次いで、メモリセル領域を覆い、周辺回路領域を露出するフォトレジスト膜（図示せず）を形成する。
【００３９】
次いで、このフォトレジスト膜をマスクとして、周辺回路領域のＯＮＯ膜２８、アモルファスシリコン膜２６及びトンネルゲート絶縁膜２２を、エッチングにより選択的に除去する（図９（ａ），（ｂ），（ｃ））。
【００４０】
次いで、周辺回路領域に、周辺回路トランジスタのゲート絶縁膜３０を形成する。例えば、高電圧動作が必要なフラッシュ周辺回路部のゲート絶縁膜として膜厚１７ｎｍのシリコン酸化膜を形成し、ロジック回路部のゲート絶縁膜として膜厚７ｎｍのシリコン酸化膜を形成する。異なる膜厚のゲート絶縁膜は、熱酸化膜を形成して一部の領域の熱酸化膜を除去した後に再度熱酸化を行うプロセスを、１回又は複数回行うことにより、形成することができる。
【００４１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１２０ｎｍ、３×１０２０ｃｍ−３の濃度で燐をドープしたアモルファスシリコン膜３２を成長する。
【００４２】
次いで、アモルファスシリコン膜３２上に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのタングステンシリサイド膜３４を形成する。
【００４３】
アモルファスシリコン膜３２及びタングステンシリサイド膜３４は、メモリセルトランジスタのコントロールゲート４０及び周辺回路トランジスタのゲート電極５４となる膜である。
【００４４】
次いで、タングステンシリサイド膜３４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜３６を形成する（図１０（ａ），（ｂ））。シリコン酸化膜３６は、タングステンシリサイド膜３４をカバーするための膜である。
【００４５】
次いで、フォトリソグラフィにより、シリコン酸化膜３６上に、周辺回路領域を覆い、メモリセル領域にコントロールゲート４０のパターンを有するフォトレジスト膜３８を形成する。
【００４６】
次いで、フォトレジスト膜３８をマスクとして、メモリセル領域のシリコン酸化膜３６、タングステンシリサイド膜３４、及びアモルファスシリコン膜３２をエッチングする。これにより、メモリセル領域に、上面がシリコン酸化膜３６で覆われたタングステンポリサイド構造のコントロールゲート４０を形成する。コントロールゲート４０のゲート長は、例えば０．４５μｍとする。
【００４７】
次いで、フォトレジスト膜３８をマスクとして、ＯＮＯ膜２８及びフローティングゲート２６を更にエッチングし、フローティングゲート２６をＹ方向に分割する（図１１（ａ），（ｂ））。
【００４８】
このとき、フローティングゲート２６のＸ方向の分離時に生じた裾引き部は、ＯＮＯ膜２８のエッチングで取り切れなかったＯＮＯ膜２８が陰となり、十分に取り切れないことがある。このような場合、素子分離絶縁膜１８の縁部に、Ｙ方向に延在するストリンガー形状のエッチング残渣４２が発生する（図１１（ｃ）、図４（ａ））。
【００４９】
なお、このエッチング残渣４２は、ＯＮＯ膜２８で陰になってしまうため、メモリセルトランジスタのゲート電極の形成時のエッチングでは対策が困難である。エッチング残渣４２は、フラッシュメモリのデータリテンション不良の要因となるため、より歩留まりが高く低コストでより信頼性の高い不揮発性半導体メモリを提供していくために、除去することが望まれる。
【００５０】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【００５１】
次いで、例えば９００℃で酸化アニールを行い、メモリセル領域の素子領域上及びゲート電極４０，２６の側壁部分に、例えば膜厚７．５ｎｍのシリコン酸化膜４４を形成する。
【００５２】
次いで、フォトリソグラフィにより、周辺回路領域を覆いメモリセル領域を露出するフォトレジスト膜４６を形成する。
【００５３】
次いで、フォトレジスト膜４６及びゲート電極４０，２６をマスクとして高濃度のＮ型不純物をイオン注入し、ゲート電極４０，２６の両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域４８を形成する（図１２（ａ），（ｂ），（ｃ））。
【００５４】
次いで、例えば９００℃で酸化アニールを行い、メモリセル領域の素子領域上及びゲート電極４０，２６の側壁部分に、例えば膜厚５ｎｍのシリコン酸化膜５０を形成する。
【００５５】
次いで、フォトリソグラフィにより、メモリセル領域を覆い、周辺回路領域にゲート電極５４のパターンを有するフォトレジスト膜５２を形成する。
【００５６】
次いで、フォトレジスト膜５２をマスクとして、周辺回路領域のシリコン酸化膜３６、タングステンシリサイド膜３４、及びアモルファスシリコン膜３２をエッチングし、周辺回路領域に、上面がシリコン酸化膜３６で覆われたタングステンポリサイド構造のゲート電極５４を形成する（図１３（ａ），（ｂ），（ｃ））。周辺回路トランジスタのゲート電極５４のゲート長は、例えば０．３５μｍとする。
【００５７】
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
【００５８】
次いで、フォトリソグラフィ及びイオン注入により、周辺回路領域のゲート電極５４の両側のシリコン基板１０内に、不純物拡散領域５６，５８をそれぞれ形成する。不純物拡散領域５６，５８は、周辺回路トランジスタのソース／ドレイン領域のライトドープ拡散層やエクステンション拡散層となる拡散領域である（図１４（ａ），（ｂ），（ｃ））。
【００５９】
例えば、ロジック回路のＮ型トランジスタのライトドープ拡散層（不純物拡散領域５６）は、例えば、リンイオン（Ｐ＋）を、加速エネルギー２０ｋｅＶ、ドーズ量４．０×１０１３ｃｍ−２の条件で形成することができる。また、ロジック回路のＰ型トランジスタのライトドープ拡散層（不純物拡散領域５８）は、例えば、弗化ボロンイオン（ＢＦ２＋）を、加速エネルギー２０ｋｅＶ、ドーズ量８．０×１０１２ｃｍ−２の条件で形成することができる。
【００６０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６０を成長する。
【００６１】
次いで、フォトリソグラフィにより、周辺回路領域を覆い、メモリセル領域のワード線間の領域を交互に露出、すなわち、メモリセルトランジスタのソースを連結するソース線となる領域を露出するフォトレジスト膜６２を形成する。
【００６２】
次いで、フォトレジスト膜６２及びワード線であるコントロールゲート４０をマスクとして、ソース線形成領域のシリコン酸化膜６０，５０及び素子分離絶縁膜１８をエッチングする（図１５（ａ），（ｂ），（ｃ））。
【００６３】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【００６４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのシリコン酸化膜を成長する。
【００６５】
次いで、このシリコン酸化膜及びシリコン酸化膜５０，６０をエッチバックし、ゲート電極４０，５４の側壁部分に、サイドウォールスペーサ６４を形成する。
【００６６】
次いで、例えば８００℃のドライ酸化雰囲気中で５０分間の熱酸化を行い、素子領域上に、シリコン酸化膜の保護酸化膜６６を形成する（図１６（ａ），（ｂ），（ｃ））。
【００６７】
次いで、フォトリソグラフィにより、メモリセル領域のソース線形成領域及び周辺回路領域のＮ型トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜６８を形成する。
【００６８】
次いで、フォトレジスト膜６８及びゲート電極４０，５４をマスクとして、Ｎ型不純物をイオン注入し、メモリセル領域のソース線形成領域及びゲート電極５４の両側のシリコン基板１０内に、不純物拡散領域７０を形成する（図１７（ａ），（ｂ），（ｃ））。例えば、砒素イオン（Ａｓ＋）を、加速エネルギー６０ｋｅＶ、ドーズ量３．０×１０１５ｃｍ−２の条件でイオン注入し、不純物拡散領域７０を形成する。
【００６９】
次いで、例えばアッシングにより、フォトレジスト膜６８を除去する。
【００７０】
次いで、フォトリソグラフィにより、周辺回路領域のＰ型トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜７２を形成する。
【００７１】
次いで、フォトレジスト膜７２及びゲート電極５４をマスクとしてＰ型不純物をイオン注入し、ゲート電極５４の両側のシリコン基板１０内に、不純物拡散領域７４を形成する（図１８（ａ），（ｂ），（ｃ））。例えば、ＢＦ２＋イオンを、加速エネルギー４０ｋｅＶ、ドーズ量４．０×１０１５ｃｍ−２の条件でイオン注入し、不純物拡散領域７４を形成する。
【００７２】
次いで、例えばアッシングにより、フォトレジスト膜７２を除去する。
【００７３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜７６と、例えば膜厚１６００ｎｍのリン及びボロンを含んだシリコン酸化膜７８を成長し、シリコン酸化膜７６，７８の積層構造の層間絶縁膜８０を形成する。なお、シリコン酸化膜７６の代わりに、シリコン窒化膜を形成してもよい。
【００７４】
次いで、不純物拡散領域の活性化と層間絶縁膜８０の膜質安定化のために、窒素雰囲気中で例えば８５０℃、３０分間の熱処理を行う。
【００７５】
次いで、例えばＣＭＰ（化学的機械的研磨）法により、層間絶縁膜８０の膜厚が例えば９５０ｎｍとなるようにエッチバックを行い、層間絶縁膜８０の表面を平坦化する（図１９（ａ），（ｂ），（ｃ））。
【００７６】
次いで、フォトリソグラフィにより、コンタクトホールの形成領域に開口部を有するフォトレジスト膜８２を形成する（図２０（ａ），（ｂ），（ｃ））。
【００７７】
この際、メモリセルトランジスタのドレイン領域にビット線を接続するためのコンタクトホール用の開口部は、開口部内にエッチング残渣４２が位置するように、素子分離絶縁膜１８の段差部を含むＸ方向に長い形状とする（図１、図４（ｂ）、図２０（ｃ）参照）。
【００７８】
例えば、Ｘ方向の幅が０．６５μｍ、Ｙ方向の幅が０．６μｍの矩形形状の開口部を形成する。この場合、メモリセル領域の活性領域の幅を規定するシリコン窒化膜１４の残し幅が０．５５μｍ、バーズビークの入り込みが０．１μｍであるとすると、開口部は、素子分離絶縁膜１８上に片側０．１５μｍずつ掛かるように開口されることになる。
【００７９】
なお、ウェーハ上に転写されたコンタクトホールのマスク形状は、リソグラフィの解像度の影響等により、必ずしも矩形形状とはならず、角が取れて略楕円形状になることもある。開口部の形状は、エッチング残渣４２の形成領域を包含するようなＸ方向に長い形状であれば、特に限定されるものではない。ビット線コンタクトホール用の開口部以外の開口部の形状は、正方形形状などの任意の形状を必要に応じて選択することができる。
【００８０】
次いで、フォトレジスト膜８２をマスクとして層間絶縁膜８０を異方性エッチングし、層間絶縁膜８０に、シリコン基板１０に達するコンタクトホール８４を形成する（図２１（ａ），（ｂ），（ｃ））。この際、ビット線コンタクト部では、素子分離絶縁膜１８上に形成されているエッチング残渣を同時に除去する（図２１（ｃ））。具体的には、層間絶縁膜８０のエッチングの際にＯＮＯ膜のフェンスもエッチングし、フローティングゲート２６の残渣を露出させる。
【００８１】
このエッチングは、コンタクトホール８４の形成が主たる目的のため、主条件はシリコン酸化膜をエッチングするための条件となる。エッチング残渣４２をより効率的に除去するために、エッチングガス条件及び圧力を変え、シリコンを効率的に除去できるエッチング条件を適用してもよい。
【００８２】
例えば、層間絶縁膜８０、ＯＮＯ膜２８のエッチングを、ガス流量をＣＨＦ３／ＣＦ４／Ａｒ＝３０／３０／５００ｓｃｃｍ、圧力を５００ｍＴ、パワーを１３００Ｗとしたシリコン酸化膜のエッチング条件で行う。また、フローティングゲートのエッチング残渣４２のエッチングを、ガス流量をＣＦ４／Ａｒ＝２００／４００ｓｃｃｍ、圧力を１２００ｍＴ、パワーを４００Ｗとしたシリコンのエッチング条件で行う。エッチング残渣４２が軽微な場合、エッチング残渣４２のエッチングを、ガス流量をＣＦ４／Ｏ２＝２１４／２１０ｓｃｃｍ、圧力を１５００ｍＴ、パワーを２００Ｗとしたエッチング条件で行うようにしてもよい。
【００８３】
なお、シリコン酸化膜７６の代わりにシリコン窒化膜を用いる場合には、このシリコン窒化膜のエッチング時にＯＮＯ膜のフェンスを除去することができる。
【００８４】
エッチング残渣４２の除去は、コンタクトホール８４の形成と同時に行うことができるため、製造コストに大きく影響するマスク工程を追加する必要はない。また、エッチング残渣４２を除去する工程はメモリセルトランジスタが厚い層間絶縁膜８０で覆われた状態で行うため、メモリセルトランジスタのゲート保護のための側壁の保護酸化膜、ＯＮＯ膜、トンネルゲート絶縁膜等にダメージを与えることはない。また、メモリセルトランジスタのゲート電極自体がエッチング残渣４２の除去の際にエッチングされてしまうこともない。
【００８５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜８６を成長する（図２２（ａ），（ｂ），（ｃ））。
【００８６】
次いで、シリコン酸化膜８６を異方性エッチングし、コンタクトホール８４の内壁にシリコン酸化膜８６のサイドウォールスペーサ８８を形成する（図２３（ａ），（ｂ），（ｃ））。シリコン酸化膜８６のエッチングは、例えば、ガス流量をＣＨＦ３／ＣＦ４／Ａｒ＝３５／４５／８００ｓｃｃｍ、圧力を１６００ｍＴ、パワーを４５０Ｗとした条件で行うことができる。
【００８７】
サイドウォールスペーサ８８を形成することにより、コンタクトホール８４のＹ方向の断面にエッチング残渣４２が露出していた場合にも、この露出部をサイドウォールスペーサ８８によって覆うことができる。これにより、その後に形成されるコンタクトプラグとエッチング残渣４２との間の絶縁を確保することができる。
【００８８】
次いで、所定の配線プロセスを行い、コンタクトホール８４内に埋め込まれたコンタクトプラグ９０、コンタクトプラグ９０を介してメモリセルトランジスタに接続されたビット線９２、コンタクトプラグ９０を介して周辺回路トランジスタに接続された配線層９４等を形成し、本実施形態による半導体装置を完成する（図２４（ａ），（ｂ），（ｃ））。
【００８９】
このように、本実施形態によれば、ビット線コンタクトホールのＸ方向（ワード線延在方向）の幅を、フローティングゲートのＸ方向の幅よりも大きくするので、フローティングゲートをＹ方向に分離する際にエッチング残差が生じても、コンタクトホールの形成過程でこのエッチング残渣を除去することができる。これにより、隣接するメモリセルのフローティングゲート同士がエッチング残渣によって短絡することを防止することができる。また、コンタクトホール内にサイドウォールスペーサを形成することにより、フローティングゲートとビット線とがエッチング残渣を介して短絡することを防止することができる。これにより、短絡不良やデータリテンション不良のない信頼性の高い半導体装置を製造することができる。
【００９０】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図２５乃至図４８を用いて説明する。図乃至図に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９１】
図２５乃至図４８は、本実施形態による半導体装置の構造を示す平面図及び工程断面図である。各図において、図（ａ）が平面図であり、図（ｂ）及び図（ｃ）が概略断面図である。図（ｂ）において、図面左側の領域がメモリセル領域であり、図面右側の領域が周辺回路領域である。また、メモリセル領域の左側がＸ方向（ワード線方向）に沿った断面図であり、メモリセル領域の右側がＹ方向（ビット線方向）にそった断面図である。また、周辺回路領域の左側が周辺Ｎ型トランジスタ形成領域であり、周辺回路領域の右側が周辺Ｐ型トランジスタ形成領域である。
【００９２】
本実施形態では、素子分離絶縁膜１８をトレンチ（ＳＴＩ：Shallow Trench Isolation）法により形成する場合について説明する。
【００９３】
なお、本実施形態による半導体装置の構造的な特徴は、図１乃至図４に示す第１実施形態による半導体装置の場合と基本的に同じである。
【００９４】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚１５ｎｍ程度のシリコン酸化膜１２を形成する。
【００９５】
次いで、シリコン酸化膜１２上に、例えばＣＶＤ法により、例えば膜厚１２０ｎｍ程度のシリコン窒化膜１４を形成する。
【００９６】
次いで、フォトリソグラフィおよびドライエッチングにより、シリコン窒化膜１４をパターニングし、素子領域となる領域に選択的にシリコン窒化膜１４を残存させる。メモリセル領域では、抜き幅が例えば０．５５μｍ、残し幅が例えば０．５５μｍのＹ方向に延在するストライプ状に、シリコン窒化膜１４をパターニングする（図２５（ａ），（ｂ））。
【００９７】
次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０をエッチングし、シリコン基板１０の素子分離領域に、深さが例えば３５０ｎｍのトレンチ１００を形成する（図２６（ａ）（ｂ））。
【００９８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜１０２を堆積し、トレンチ１００内をシリコン酸化膜１０２によって埋め込む（図２７（ａ），（ｂ））。
【００９９】
次いで、ＣＭＰ法により、シリコン窒化膜１４が露出するまでシリコン酸化膜１０２を研磨し、余分なシリコン酸化膜１０２を除去する。こうして、トレンチ１００内に埋め込まれたシリコン酸化膜１０２により、素子分離絶縁膜（ＳＴＩ）１８を形成する（図２８（ａ），（ｂ））。
【０１００】
次いで、ウェットエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２を除去する。
【０１０１】
次いで、酸化雰囲気中で熱処理を行い、素子領域に、例えば膜厚１０ｎｍ程度のシリコン酸化膜の保護酸化膜１０４を形成する。この保護酸化膜１０４は、後工程でＮウェル１６、不純物拡散領域２０を形成する際にシリコン基板１０の表面を保護するためのものである。
【０１０２】
次いで、フォトリソグラフィにより、周辺回路のＰ型トランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成する。
【０１０３】
次いで、このフォトレジスト膜をマスクとしてＮ型不純物をイオン注入し、周辺回路のＰ型トランジスタ形成領域に、Ｎウェル１６を形成する（図２９（ａ），（ｂ））。
【０１０４】
次いで、フォトリソグラフィにより、周辺領域を覆い、メモリセル領域を露出するフォトレジスト膜（図示せず）を形成する。
【０１０５】
次いで、このフォトレジスト膜をマスクとしてＰ型不純物をイオン注入し、メモリセル領域に、不純物拡散領域２０を形成する。
【０１０６】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、保護酸化膜１０４を除去する。
【０１０７】
次いで、酸化雰囲気中で熱処理を行ってシリコン基板１０を熱酸化し、素子領域に、例えば膜厚１０ｎｍ程度のシリコン酸化膜のトンネルゲート絶縁膜２２を形成する。
【０１０８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚９０ｎｍ、５×１０１９ｃｍ−３の濃度で燐をドープしたアモルファスシリコン膜２４を成長する（図３０（ａ），（ｂ））。
【０１０９】
次いで、フォトリソグラフィ及びドライエッチングにより、メモリセル領域のアモルファスシリコン膜２４をＹ方向に延在するストライプ状にパターニングし、Ｘ方向に分割されたフローティングゲート２６を形成する（図３１（ａ），（ｂ））。
【０１１０】
この際、素子分離絶縁膜１８形成時のシリコン窒化膜１４の除去過程や、シリコン酸化膜１２、保護酸化膜１０４の除去過程において、素子分離絶縁膜１８の周縁部に窪みが形成されることがある。位置合わせずれや加工ばらつき等によってフローティングゲート２６のエッジ部がこの窪み部分に位置すると、窪み部の形状の影響等により、エッチング加工時にフローティングゲート２６の端面が僅かに裾を引いたような形状になることがある（図３１（ｃ）参照）。この形状が、以降の工程において、ＯＮＯ膜でカバーされ、最終的にＹ方向にコントロールゲート及びフローティングゲートがエッチングされる際に、エッチング残となり、ストリンガー状のエッチ残不良の原因となる。
【０１１１】
次いで、全面に、例えばＣＶＤ法により膜厚８ｎｍのシリコン酸化膜を、例えばＣＶＤ法により膜厚１０ｎｍのシリコン窒化膜を、例えば熱酸化法により膜厚３ｎｍのシリコン酸化膜を、順次形成し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜３２を形成する（図３２（ａ），（ｂ），（ｃ））。
【０１１２】
次いで、メモリセル領域を覆い、周辺回路領域を露出するフォトレジスト膜（図示せず）を形成する。
【０１１３】
次いで、このフォトレジスト膜をマスクとして、周辺回路領域のＯＮＯ膜２８、アモルファスシリコン膜２６及びトンネルゲート絶縁膜２２を、エッチングにより選択的に除去する。
【０１１４】
次いで、周辺回路領域に、周辺回路トランジスタのゲート絶縁膜３０を形成する。例えば、高電圧動作が必要なフラッシュ周辺回路部のゲート絶縁膜として膜厚１７ｎｍのシリコン酸化膜を形成し、ロジック回路部のゲート絶縁膜として膜厚７ｎｍのシリコン酸化膜を形成する（図３３（ａ），（ｂ），（ｃ））。
【０１１５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１２０ｎｍ、３×１０２０ｃｍ−３の濃度で燐をドープしたアモルファスシリコン膜３２を成長する。
【０１１６】
次いで、アモルファスシリコン膜３２上に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのタングステンシリサイド膜３４を形成する。
【０１１７】
次いで、タングステンシリサイド膜３４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜３６を形成する（図３４（ａ），（ｂ））。
【０１１８】
次いで、フォトリソグラフィにより、シリコン酸化膜３６上に、周辺回路領域を覆い、メモリセル領域にコントロールゲート４０のパターンを有するフォトレジスト膜３８を形成する。
【０１１９】
次いで、フォトレジスト膜３８をマスクとして、メモリセル領域のシリコン酸化膜３６、タングステンシリサイド膜３４、及びアモルファスシリコン膜３２をエッチングする。これにより、メモリセル領域に、上面がシリコン酸化膜３６で覆われたタングステンポリサイド構造のコントロールゲート４０を形成する。コントロールゲート４０のゲート長は、例えば０．４５μｍとする。
【０１２０】
次いで、フォトレジスト膜３８をマスクとして、ＯＮＯ膜２８及びフローティングゲート２６を更にエッチングし、フローティングゲート２６をＹ方向に分割する（図３５（ａ），（ｂ））。
【０１２１】
このとき、フローティングゲート２６のＸ方向の分離時に生じた裾引き部は、ＯＮＯ膜２８のエッチングで取り切れなかったＯＮＯ膜２８が陰となり、十分に取り切れないことがある。このような場合、素子分離絶縁膜１８の縁部に、Ｙ方向に延在するストリンガー形状のエッチング残渣４２が発生する（図３５（ｃ）、図４（ａ））。
【０１２２】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【０１２３】
次いで、例えば９００℃で酸化アニールを行い、メモリセル領域の素子領域上及びゲート電極４０，２６の側壁部分に、例えば膜厚７．５ｎｍのシリコン酸化膜４４を形成する。
【０１２４】
次いで、フォトリソグラフィにより、周辺回路領域を覆いメモリセル領域を露出するフォトレジスト膜４６を形成する。
【０１２５】
次いで、フォトレジスト膜４６及びゲート電極４０，２６をマスクとして高濃度のＮ型不純物をイオン注入し、ゲート電極４０，２６の両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域４８を形成する（図３６（ａ），（ｂ），（ｃ））。
【０１２６】
次いで、例えば９００℃で酸化アニールを行い、メモリセル領域の素子領域上及びゲート電極４０，２６の側壁部分に、例えば膜厚５ｎｍのシリコン酸化膜５０を形成する。
【０１２７】
次いで、フォトリソグラフィにより、メモリセル領域を覆い、周辺回路領域にゲート電極５４のパターンを有するフォトレジスト膜５２を形成する。
【０１２８】
次いで、フォトレジスト膜５２をマスクとして、周辺回路領域のシリコン酸化膜３６、タングステンシリサイド膜３４、及びアモルファスシリコン膜３２をエッチングし、周辺回路領域に、上面がシリコン酸化膜３６で覆われたタングステンポリサイド構造のゲート電極５４を形成する（図３７（ａ），（ｂ），（ｃ））。周辺回路トランジスタのゲート電極５４のゲート長は、例えば０．３５μｍとする。
【０１２９】
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
【０１３０】
次いで、フォトリソグラフィ及びイオン注入により、周辺回路領域のゲート電極５４の両側のシリコン基板１０内に、不純物拡散領域５６，５８をそれぞれ形成する。不純物拡散領域５６，５８は、周辺回路トランジスタのソース／ドレイン領域のライトドープ拡散層やエクステンション拡散層となる拡散領域である（図３８（ａ），（ｂ），（ｃ））。
【０１３１】
例えば、ロジック回路のＮ型トランジスタのライトドープ拡散層（不純物拡散領域５６）は、例えば、リンイオン（Ｐ＋）を、加速エネルギー２０ｋｅＶ、ドーズ量４．０×１０１３ｃｍ−２の条件で形成することができる。また、ロジック回路のＰ型トランジスタのライトドープ拡散層（不純物拡散領域５８）は、例えば、弗化ボロンイオン（ＢＦ２＋）を、加速エネルギー２０ｋｅＶ、ドーズ量８．０×１０１２ｃｍ−２の条件で形成することができる。
【０１３２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６０を成長する。
【０１３３】
次いで、フォトリソグラフィにより、周辺回路領域を覆い、メモリセル領域のワード線間の領域を交互に露出、すなわち、メモリセルトランジスタのソースを連結するソース線となる領域を露出するフォトレジスト膜６２を形成する。
【０１３４】
次いで、フォトレジスト膜６２及びワード線であるコントロールゲート４０をマスクとして、ソース線形成領域のシリコン酸化膜６０，５０及び素子分離絶縁膜１８をエッチングする（図３９（ａ），（ｂ），（ｃ））。
【０１３５】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【０１３６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのシリコン酸化膜を成長する。
【０１３７】
次いで、このシリコン酸化膜及びシリコン酸化膜５０，６０をエッチバックし、ゲート電極４０，５４の側壁部分に、サイドウォールスペーサ６４を形成する。
【０１３８】
次いで、例えば８００℃のドライ酸化雰囲気中で５０分間の熱酸化を行い、素子領域上に、シリコン酸化膜の保護酸化膜６６を形成する（図４０（ａ），（ｂ），（ｃ））。
【０１３９】
次いで、フォトリソグラフィにより、メモリセル領域のソース線形成領域及び周辺回路領域のＮ型トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜６８を形成する。
【０１４０】
次いで、フォトレジスト膜６８及びゲート電極４０，５４をマスクとして、Ｎ型不純物をイオン注入し、メモリセル領域のソース線形成領域及びゲート電極５４の両側のシリコン基板１０内に、不純物拡散領域７０を形成する（図４１（ａ），（ｂ），（ｃ））。例えば、砒素イオン（Ａｓ＋）を、加速エネルギー６０ｋｅＶ、ドーズ量３．０×１０１５ｃｍ−２の条件でイオン注入し、不純物拡散領域７０を形成する。
【０１４１】
次いで、例えばアッシングにより、フォトレジスト膜６８を除去する。
【０１４２】
次いで、フォトリソグラフィにより、周辺回路領域のＰ型トランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜７２を形成する。
【０１４３】
次いで、フォトレジスト膜７２及びゲート電極５４をマスクとしてＰ型不純物をイオン注入し、ゲート電極５４の両側のシリコン基板１０内に、不純物拡散領域７４を形成する（図４２（ａ），（ｂ），（ｃ））。例えば、ＢＦ２＋イオンを、加速エネルギー４０ｋｅＶ、ドーズ量４．０×１０１５ｃｍ−２の条件でイオン注入し、不純物拡散領域７４を形成する。
【０１４４】
次いで、例えばアッシングにより、フォトレジスト膜７２を除去する。
【０１４５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜７６と、例えば膜厚１６００ｎｍのリン及びボロンを含んだシリコン酸化膜７８を成長し、シリコン酸化膜７６，７８の積層構造の層間絶縁膜８０を形成する。なお、シリコン酸化膜７６の代わりに、シリコン窒化膜を形成してもよい。
【０１４６】
次いで、不純物拡散領域の活性化と層間絶縁膜８０の膜質安定化のために、窒素雰囲気中で例えば８５０℃、３０分間の熱処理を行う。
【０１４７】
次いで、例えばＣＭＰ（化学的機械的研磨）法により、層間絶縁膜８０の膜厚が例えば９５０ｎｍとなるようにエッチバックを行い、層間絶縁膜８０の表面を平坦化する（図４３（ａ），（ｂ），（ｃ））。
【０１４８】
次いで、フォトリソグラフィにより、コンタクトホールの形成領域に開口部を有するフォトレジスト膜８２を形成する（図４４（ａ），（ｂ），（ｃ））。
【０１４９】
この際、メモリセルトランジスタのドレイン領域にビット線を接続するためのコンタクトホール用の開口部は、開口部内にエッチング残渣４２が位置するように、素子分離絶縁膜１８の段差部を含むＸ方向に長い形状とする（図１、図４（ｂ）、図４４（ｃ）参照）。
【０１５０】
例えば、Ｘ方向の幅が０．６５μｍ、Ｙ方向の幅が０．６μｍの矩形形状の開口部を形成する。
【０１５１】
次いで、フォトレジスト膜８２をマスクとして層間絶縁膜８０を異方性エッチングし、層間絶縁膜８０に、シリコン基板１０に達するコンタクトホール８４を形成する（図４５（ａ），（ｂ），（ｃ））。この際、ビット線コンタクト部では、素子分離絶縁膜１８上に形成されているエッチング残渣を同時に除去する（図４５（ｃ））。具体的には、層間絶縁膜８０のエッチングの際にＯＮＯ膜のフェンスもエッチングし、フローティングゲート２６の残渣を露出させる。
【０１５２】
このエッチングは、コンタクトホール８４の形成が主たる目的のため、主条件はシリコン酸化膜をエッチングするための条件となる。エッチング残渣４２をより効率的に除去するために、エッチングガス条件及び圧力を変え、シリコンを効率的に除去できるエッチング条件を適用してもよい。
【０１５３】
例えば、層間絶縁膜８０、ＯＮＯ膜２８のエッチングを、ガス流量をＣＨＦ３／ＣＦ４／Ａｒ＝３０／３０／５００ｓｃｃｍ、圧力を５００ｍＴ、パワーを１３００Ｗとしたシリコン酸化膜のエッチング条件で行う。また、フローティングゲート２６のエッチング残渣４２のエッチングを、ガス流量をＣＦ４／Ａｒ＝２００／４００ｓｃｃｍ、圧力を１２００ｍＴ、パワーを４００Ｗとしたシリコンのエッチング条件で行う。エッチング残渣４２が軽微な場合、エッチング残渣４２のエッチングを、ガス流量をＣＦ４／Ｏ２＝２１４／２１０ｓｃｃｍ、圧力を１５００ｍＴ、パワーを２００Ｗとしたエッチング条件で行うようにしてもよい。
【０１５４】
なお、シリコン酸化膜７６の代わりにシリコン窒化膜を用いる場合には、このシリコン窒化膜のエッチング時にＯＮＯ膜のフェンスを除去することができる。
【０１５５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜８６を成長する（図４６（ａ），（ｂ），（ｃ））。
【０１５６】
次いで、シリコン酸化膜８６を異方性エッチングし、コンタクトホール８４の内壁にシリコン酸化膜８６のサイドウォールスペーサ８８を形成する（図４７（ａ），（ｂ），（ｃ））。シリコン酸化膜８６のエッチングは、例えば、ガス流量をＣＨＦ３／ＣＦ４／Ａｒ＝３５／４５／８００ｓｃｃｍ、圧力を１６００ｍＴ、パワーを４５０Ｗとした条件で行うことができる。
【０１５７】
サイドウォールスペーサ８８を形成することにより、コンタクトホール８４のＹ方向の断面にエッチング残渣４２が露出していた場合にも、この露出部をサイドウォールスペーサ８８によって覆うことができる。これにより、その後に形成されるコンタクトプラグとエッチング残渣４２との間の絶縁を確保することができる。
【０１５８】
次いで、所定の配線プロセスを行い、コンタクトホール８４内に埋め込まれたコンタクトプラグ９０、コンタクトプラグ９０を介してメモリセルトランジスタに接続されたビット線９２、コンタクトプラグ９０を介して周辺回路トランジスタに接続された配線層９４等を形成し、本実施形態による半導体装置を完成する（図４８（ａ），（ｂ），（ｃ））。
【０１５９】
このように、本実施形態によれば、ビット線コンタクトホールのＸ方向（ワード線延在方向）の幅を、フローティングゲートのＸ方向の幅よりも大きくするので、フローティングゲートをＹ方向に分離する際にエッチング残差が生じても、コンタクトホールの形成過程でこのエッチング残渣を除去することができる。これにより、隣接するメモリセルのフローティングゲート同士がエッチング残渣によって短絡することを防止することができる。また、コンタクトホール内にサイドウォールスペーサを形成することにより、フローティングゲートとビット線とがエッチング残渣を介して短絡することを防止することができる。これにより、短絡不良やデータリテンション不良のない信頼性の高い半導体装置を製造することができる。
【０１６０】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図４９乃至図５６を用いて説明する。図乃至図に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１６１】
図４９は、本実施形態による半導体装置の構造を示す概略断面図である。図５０乃至図５６は、本実施形態による半導体装置の製造方法を示す平面図及び工程断面図である。
【０１６２】
はじめに、本実施形態による半導体装置の構造について図４９を用いて説明する。
【０１６３】
本実施形態による半導体装置は、図４９に示すように、メモリセル領域の構造は、図１乃至図３に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置が第１実施形態による半導体装置と異なる点は、周辺回路トランジスタに接続されるコンタクトプラグ１１０を埋め込むコンタクトホール１０８の側壁部分にサイドウォールスペーサが形成されていないことである。
【０１６４】
すなわち、層間絶縁膜８０には、周辺回路トランジスタに達するコンタクトホール１０８が形成されている。コンタクトホール１０８内には、周辺トランジスタに接続されたコンタクトプラグ１１０が埋め込まれている。層間絶縁膜８０上には、コンタクトプラグ１１０を介して周辺回路トランジスタに接続された配線層９４が形成されている。層間絶縁膜８０とコンタクトプラグ１１０との間には、サイドウォールスペーサは形成されていない。
【０１６５】
メモリセル領域のコンタクトホール８４内に形成されたサイドウォールスペーサ８８は、コンタクトホール８４内に露出したエッチング残渣４２とコンタクトプラグ９０とを絶縁するためのものであり、エッチング残渣４２が問題とならない周辺回路領域にはなくてもよい。
【０１６６】
また、メモリセル領域に形成するコンタクトホール８４と周辺回路領域に形成するコンタクトホール８４とを同時に開口した場合、周辺回路領域では、本来必要のないエッチング残渣４２を除去するためのエッチングが追加で行われることになる。この結果、過剰なエッチングダメージを受けたり、コンタクト部のシリコン基板が過剰にエッチングされたりして、周辺回路トランジスタの特性を劣化させる原因になることも考えられる。また、コンタクトホール１１０内にサイドウォールスペーサを形成しないことには、より微細なコンタクトホールの形成を可能とし、周辺回路領域の集積度を向上できるという効果もある。
【０１６７】
本実施形態による半導体装置は、このような観点から、メモリセル領域に形成するコンタクトホール８４と周辺回路領域に形成するコンタクトホール１０８とを、別々に形成したものである。
【０１６８】
なお、第１実施形態及び第２実施形態の場合のようにメモリセル領域に形成するコンタクトホール８４と周辺回路領域に形成するコンタクトホール１０８とを同時に形成するメリットとしては、製造プロセスを短縮できることが挙げられる。
【０１６９】
次に、本実施形態による半導体装置の製造方法について図５０乃至図５６を用いて説明する。各図において、図（ａ）が平面図であり、図（ｂ）及び図（ｃ）が概略断面図である。図（ｂ）において、図面左側の領域がメモリセル領域であり、図面右側の領域が周辺回路領域である。また、メモリセル領域の左側がＸ方向（ワード線方向）に沿った断面図であり、メモリセル領域の右側がＹ方向（ビット線方向）にそった断面図である。また、周辺回路領域の左側が周辺Ｎ型トランジスタ形成領域であり、周辺回路領域の右側が周辺Ｐ型トランジスタ形成領域である。
【０１７０】
まず、図５乃至図１９に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ及び周辺回路トランジスタと、これらを覆う層間絶縁膜８０を形成する。
【０１７１】
次いで、層間絶縁膜８０上に、フォトリソグラフィにより、メモリセルトランジスタのドレイン領域にビット線を接続するためのコンタクトホールの形成領域に開口部を有するフォトレジスト膜８２を形成する（図５０（ａ），（ｂ），（ｃ））。
【０１７２】
この際、フォトレジスト膜８２の開口部は、開口部内にエッチング残渣４２が位置するように、素子分離絶縁膜１８の段差部を含むＸ方向に長い形状とする（図１、図４（ｂ）、図５０（ｃ）参照）。例えば、Ｘ方向の幅が０．６５μｍ、Ｙ方向の幅が０．６μｍの矩形形状の開口部を形成する。
【０１７３】
次いで、フォトレジスト膜８２をマスクとして層間絶縁膜８０を異方性エッチングし、層間絶縁膜８０に、メモリセルトランジスタのドレイン領域に達するコンタクトホール８４を形成する（図５１（ａ），（ｂ））。この際、素子分離絶縁膜１８上に形成されているエッチング残渣４２を、同時に除去する（図５１（ｃ））。具体的には、層間絶縁膜８０のエッチングの際にＯＮＯ膜のフェンスもエッチングし、フローティングゲート２６の残渣を露出させる。
【０１７４】
このエッチングは、コンタクトホール８４の形成が主たる目的のため、主条件はシリコン酸化膜をエッチングするための条件となる。エッチング残渣４２をより効率的に除去するために、エッチングガス条件及び圧力を変え、シリコンを効率的に除去できるエッチング条件を適用してもよい。
【０１７５】
例えば、層間絶縁膜８０、ＯＮＯ膜２８のエッチングを、ガス流量をＣＨＦ３／ＣＦ４／Ａｒ＝３０／３０／５００ｓｃｃｍ、圧力を５００ｍＴ、パワーを１３００Ｗとしたシリコン酸化膜のエッチング条件で行う。また、フローティングゲート２６のエッチング残渣４２のエッチングを、ガス流量をＣＦ４／Ａｒ＝２００／４００ｓｃｃｍ、圧力を１２００ｍＴ、パワーを４００Ｗとしたシリコンのエッチング条件で行う。エッチング残渣４２が軽微な場合、エッチング残渣４２のエッチングを、ガス流量をＣＦ４／Ｏ２＝２１４／２１０ｓｃｃｍ、圧力を１５００ｍＴ、パワーを２００Ｗとしたエッチング条件で行うようにしてもよい。
【０１７６】
なお、シリコン酸化膜７６の代わりにシリコン窒化膜を用いる場合には、このシリコン窒化膜のエッチング時にＯＮＯ膜のフェンスを除去することができる。
【０１７７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜８６を成長する（図５２（ａ），（ｂ），（ｃ））。
【０１７８】
次いで、シリコン酸化膜８６を異方性エッチングし、コンタクトホール８４の内壁にシリコン酸化膜８６のサイドウォールスペーサ８８を形成する（図５３（ａ），（ｂ），（ｃ））。シリコン酸化膜８６のエッチングは、例えば、ガス流量をＣＨＦ３／ＣＦ４／Ａｒ＝３５／４５／８００ｓｃｃｍ、圧力を１６００ｍＴ、パワーを４５０Ｗとした条件で行うことができる。
【０１７９】
サイドウォールスペーサ８８を形成することにより、コンタクトホール８４のＹ方向の断面にエッチング残渣４２が露出していた場合にも、この露出部をサイドウォールスペーサ８８によって覆うことができる。これにより、その後に形成されるコンタクトプラグとエッチング残渣４２との間の絶縁を確保することができる。
【０１８０】
次いで、層間絶縁膜８０上に、フォトリソグラフィにより、メモリセルトランジスタのドレイン領域にビット線を接続するためのコンタクトホールを除く他のコンタクトホールの形成領域に開口部を有するフォトレジスト膜１０６形成する（図５４（ａ），（ｂ））。例えば、Ｘ方向の幅が０．４０μｍ、Ｙ方向の幅が０．４０μｍの矩形形状の開口部を形成する。
【０１８１】
次いで、フォトレジスト膜１０６をマスクとして層間絶縁膜８０を異方性エッチングし、層間絶縁膜８０に、シリコン基板１０に達するコンタクトホール１０８を形成する。例えば、ガス流量をＣＨＦ３／ＣＦ４／Ａｒ＝３０／３０／５００ｓｃｃｍ、圧力を５００ｍＴ、パワーを１３００Ｗとした条件で層間絶縁膜８０をエッチングする。
【０１８２】
次いで、例えばアッシングにより、フォトレジスト膜１０６を除去する（図５５（ａ），（ｂ）。
【０１８３】
次いで、所定の配線プロセスを行い、コンタクトホール８４内に埋め込まれたコンタクトプラグ９０、コンタクトホール１０８内に埋め込まれたコンタクトプラグ１１０、コンタクトプラグ９０を介してメモリセルトランジスタに接続されたビット線９２、コンタクトプラグ１１０を介して周辺回路トランジスタに接続された配線層９４等を形成し、本実施形態による半導体装置を完成する（図５６（ａ），（ｂ），（ｃ））。
【０１８４】
このように、本実施形態によれば、メモリセル領域のコンタクトホールと周辺回路領域のコンタクトホールとを別々に開口するので、フローティングゲートのエッチング残差を除去する際の周辺回路領域への影響を防止することができる。また、これらコンタクトホールを別々に形成することで、周辺回路領域のコンタクトホール内にサイドウォールスペーサを形成しないようにもできる。これにより、第１及び第２実施形態の場合と比較して、周辺回路領域のコンタクトホールのサイズを縮小することができる。また、フローティングゲートのエッチング残差を除去するプロセスを適用するにあたり、周辺回路領域のレイアウトを変更する必要はなく、設計工数を削減することが可能となる。
【０１８５】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１８６】
例えば、上記第１及び第２実施形態では、素子分離絶縁膜１８の端部形状に依存してエッチング残渣４２が発生する場合を例にして説明したが、エッチング残渣４２は、必ずしも素子分離絶縁膜１８の端部形状に依存して発生するとは限らない。例えば、フローティングゲート２６の形成の際のエッチング条件のばらつきにより、下地が平坦な場合においても、上記実施形態に記載下と同様の裾引き形状や、エッチング残渣４２が発生することがある。このような場合にも、上記実施形態に記載の方法は効果的である。
【０１８７】
また、上記第３実施形態では、メモリセル領域のコンタクトホール８４を形成後、周辺回路領域のコンタクトホール１０８を形成する場合を示したが、コンタクトホール１０８を形成後、コンタクトホール８４を形成してもよい。この場合、例えば、コンタクトホール１０８内にコンタクトプラグ１１０を埋め込んだ後に、コンタクトホール８４の開口、サイドウォールスペーサ８８の形成、コンタクトプラグ９０の埋め込みを行うようにすればよい。
【０１８８】
また、上記第３実施形態では、メモリセル領域のコンタクトホールと周辺回路領域のコンタクトホールとを別々に開口するプロセスを第１実施形態の半導体装置の製造方法に適用した場合を示したが、第２実施形態の半導体装置の製造方法に適用するようにしてもよい。
【０１８９】
また、上記実施形態では、スタック構造のゲート電極を有する半導体記憶装置としてフラッシュＥＥＰＲＯＭを例にして説明したが、ＥＰＲＯＭ等、スタック構造のゲート電極を有する他の半導体記憶装置に適用することもできる。
【０１９０】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１９１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１９２】
（付記１）  半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子領域上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１の方向に第１の幅を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記第１の方向に延在するコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記第２の絶縁膜及び前記第１の導電膜をエッチングし、前記コントロールゲートの下に、前記第１の導電膜のフローティングゲートを形成する工程と、
前記コントロールゲート及び前記フローティングゲートが形成された前記半導体基板上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に、前記第１の導電膜を除去した領域の前記素子領域に達し、前記第１の方向に第２の幅を有する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内壁に、第４の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１９３】
（付記２）  付記１記載の半導体装置の製造方法において、
前記第２の幅は、前記第１の幅よりも広い
ことを特徴とする半導体装置の製造方法。
【０１９４】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記コンタクトホールを形成する工程では、前記第１の導電膜の前記第１の方向の端部が位置していた部分を含む領域に、前記第１のコンタクトホールを形成する
ことを特徴とする半導体装置の製造方法。
【０１９５】
（付記４）  付記３記載の半導体装置の製造方法において、
前記コンタクトホールを形成する工程において、前記第１の導電膜の前記端部が位置していた前記部分に形成された前記第１の導電膜のエッチング残渣を除去する
ことを特徴とする半導体装置の製造方法。
【０１９６】
（付記５）  付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記素子領域は、前記第１の方向に前記第１の幅よりも狭い第３の幅を有し、
前記第１の導電膜は、前記第１の方向の端部が前記素子分離絶縁膜上に位置している
ことを特徴とする半導体装置の製造方法。
【０１９７】
（付記６）  付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のコンタクトホールの、前記第１の方向と交差する第２の方向の第４の幅は、前記第２の方向の第４の幅は、前記第２の幅よりも狭い
ことを特徴とする半導体装置の製造方法。
【０１９８】
（付記７）  付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１のコンタクトホールを形成する工程は、前記第３の絶縁膜の構成材料をエッチングするエッチング条件でエッチングを行う工程と、前記第１の導電膜の構成材料をエッチングするエッチング条件でエッチングを行う工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１９９】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板は、メモリセル領域と周辺回路領域とを有し、
前記第１のコンタクトホールを形成する工程では、前記周辺回路領域の前記半導体基板に達する第２のコンタクトホールを更に形成し、
前記第４の絶縁膜を形成する工程では、前記第２のコンタクトホールの内壁にも前記第４の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２００】
（付記９）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板は、メモリセル領域と周辺回路領域とを有し、
前記第４の絶縁膜を形成する工程の後、前記周辺回路領域の前記半導体基板に達する第２のコンタクトホールを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２０１】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離絶縁膜を形成する工程では、前記第１の方向と交差する第２の方向に延在するストライプ状のパターンを有する前記素子分離絶縁膜を形成し、
前記フローティングゲートを形成する工程の後、前記第３の絶縁膜を形成する工程の前に、前記コントロールゲートに対して前記第２の方向に隣接する前記素子分離絶縁膜の一方を、前記コントロールゲートをマスクとしてエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２０２】
（付記１１）  付記１０記載の半導体装置の製造方法において、
前記素子分離絶縁膜をエッチングする工程では、前記第１の導電膜の前記端部が位置していた前記部分に形成された前記第１の導電膜のエッチング残渣とともに、前記素子分離絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０２０３】
（付記１２）  付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離絶縁膜は、前記半導体基板を局所的に酸化することにより形成する
ことを特徴とする半導体装置の製造方法。
【０２０４】
（付記１３）  付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離絶縁膜は、前記半導体基板に形成されたトレンチに絶縁膜を埋め込むことにより形成する
ことを特徴とする半導体装置の製造方法。
【０２０５】
（付記１４）  付記１乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記第４の絶縁膜が形成された前記第１のコンタクトホール内にコンタクトプラグを形成する工程と、
前記第３の絶縁膜上に、前記コンタクトプラグに接続され、前記第１の方向と交差する第２の方向に延在するビット線を形成する工程と
を更に有することを特徴とする半導体装置の製造方法。
【０２０６】
（付記１５）  半導体基板に形成された素子領域を画定する素子分離絶縁膜と、
前記素子領域上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、第１の方向に第１の幅を有するフローティングゲートと、前記フローティングゲート上に形成された第２の絶縁膜と、前記フローティングゲート上に、第２の絶縁膜を介して形成され、前記第１の方向に延在するコントロールゲートとを有するメモリセルトランジスタと、
前記メモリセルトランジスタが形成された前記半導体基板上に形成され、前記素子領域に達し、前記第１の方向に第２の幅を有するコンタクトホールが形成された第３の絶縁膜と、
前記コンタクトホールの内壁に形成された第４の絶縁膜と、
前記第４の絶縁膜が形成された前記コンタクトホール内に形成されたコンタクトプラグと、
前記コンタクトプラグに接続され、前記第２の方向に延在するビット線と
を有することを特徴とする半導体装置。
【０２０７】
（付記１６）  付記１５記載の半導体装置において、
前記第２の幅は、前記第１の幅よりも広い
ことを特徴とする半導体装置。
【０２０８】
（付記１７）  付記１５又は１６記載の半導体装置において、
前記素子領域は、前記第１の方向に前記第１の幅よりも狭い第３の幅を有し、
前記素子領域の前記第１の方向の端部が前記コンタクトホール内に位置している
ことを特徴とする半導体装置。
【符号の説明】
【０２０９】
１０…シリコン基板
１２，３６，４４，５０，６０，７６，７８，８６，１０２…シリコン酸化膜
１４…シリコン窒化膜
１６…Ｎウェル
１８…素子分離絶縁膜
２０，４８，５６，５８，７０，７４…不純物拡散領域
２２…トンネルゲート絶縁膜
２４，３２…アモルファスシリコン膜
２６…フローティングゲート
２８…ＯＮＯ膜
３０…ゲート絶縁膜
３４…タングステンシリサイド膜
３８，４６，５２，６２，６８，７２，８２，１０６…フォトレジスト膜
４０…コントロールゲート
４２…エッチング残渣
５４…ゲート電極
６４，８８…サイドウォールスペーサ
６６，１０４…保護酸化膜
８０…層間絶縁膜
８４，１０８…コンタクトホール
９０，１１０…コンタクトプラグ
９２…ビット線
９４…配線層
１００…トレンチ
【図１】
0005621381.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005621381.tif 000008
【図８】
0005621381.tif 000009
【図９】
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【図１０】
0005621381.tif 000011
【図１１】
0005621381.tif 000012
【図１２】
0005621381.tif 000013
【図１３】
0005621381.tif 000014
【図１４】
0005621381.tif 000015
【図１５】
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【図１６】
0005621381.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0005621381.tif 000033
【図３３】
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【図３４】
0005621381.tif 000035
【図３５】
0005621381.tif 000036
【図３６】
0005621381.tif 000037
【図３７】
0005621381.tif 000038
【図３８】
0005621381.tif 000039
【図３９】
0005621381.tif 000040
【図４０】
0005621381.tif 000041
【図４１】
0005621381.tif 000042
【図４２】
0005621381.tif 000043
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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