(57)【特許請求の範囲】
【請求項１】
入力センサ群に接続される入力インタフェース回路と、
電気負荷群に接続される出力インタフェース回路と、
前記入力インタフェース回路及び出力インタフェース回路に接続された集積回路素子と、を含む電子制御装置であって、
前記集積回路素子は、
当該集積回路素子自体のテストを行うための自己テスト回路と、
スキャンモードを選択する選択指令端子と、を備え、
前記自己テスト回路は、
自らテストパターンを発生するためのBIST（Built-in Self Test)制御ブロック、
前記集積回路素子内の複数の回路要素に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成するスキャンチェーン回路、
及び前記複数の回路要素における入力回路部及び出力回路部に設けられて入出力動作を禁止するマスク回路、によって構成され、
前記選択指令端子は、
前記スキャンチェーン回路の編成の種類である、前記BIST制御ブロックに対応したスキャンチェーン回路、又は、当該スキャンチェーン回路及び当該スキャンチェーン回路以外に適用除外となるスキャンチェーン回路とを除外した第一編成、
もしくは全てのスキャンチェーン回路を包含した第二編成、
のうち、いずれか一の編成を選択する指令である選択指令信号が入力されるよう構成され、
前記BIST制御ブロックは、
前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号を供給するスキャンパルス出力回路、
前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号を受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路、
及びこの判定結果の良否を記憶する比較結果記憶メモリ、を有するとともに、
前記第一の診断パルス列信号を有効にする内部スキャン許可信号を発生し、
前記自己テスト回路は更に、
前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号が入力されるパルス入力端子、
前記第二の診断パルス列信号に応動して第二の測定パルス列信号が送出されるパルス出力端子、
及び前記第二の診断パルス列信号を有効にする外部スキャン許可信号の制御入力端子、
を有し、
前記BIST制御ブロックは、
前記集積回路素子に給電する電源スイッチが閉路してから、前記集積回路素子が制御動作を開始するまでの所定の起動待機時間、又は前記電源スイッチが開路されて前記集積回路素子が制御動作を停止した後の所定の遅延給電期間において有効となり、
前記第一編成のスキャンチェーン回路を用いて自己テストを実行し、
当該自己テストの実行中は前記マスク回路によって、前記入力インタフェース回路からの一部の入力信号の取込みと、前記出力インタフェース回路に対する一部の出力信号の発生は禁止されていて、
前記第二編成のスキャンチェーン回路に対する自己テスト回路を用いた外部テストと前記第二の診断パルス列信号の供給は、前記集積回路素子の単品の出荷検査工程において行われることを特徴とする集積回路素子を有する電子制御装置。
【請求項２】
前記スキャンパルス出力回路は、再現性を有する確定算式による疑似乱数発生器が使用されて、前記第一の診断パルス列信号を発生し、
前記第一の測定パルス列信号は、圧縮回路を介して前記期待値比較回路に入力され、
前記正解パルス列情報は、前記圧縮回路で用いられるものと同じ圧縮算式で予め圧縮され、比較基準として変換された期待値が使用されることを特徴とする請求項１に記載の集積回路素子を有する電子制御装置。
【請求項３】
前記BIST制御ブロックはタイムアウト検出回路を備え、
前記タイムアウト検出回路は、前記スキャンパルス出力回路が前記第一の診断パルス列信号を発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路による比較判定結果が得られないときにタイムアウト異常情報を記憶するとともに、前記BIST制御ブロックは所定回数以下のリトライ処理によって自己テスト動作を完了することを特徴とする請求項１又は請求項２に記載の集積回路素子を有する電子制御装置。
【請求項４】
前記集積回路素子は第一の集積回路素子及び第二の集積回路素子に分割されていて、
前記第一の集積回路素子は、前記入力センサ群の動作状態と、プログラムメモリの内容とに応動して、前記電気負荷群を駆動制御するマイクロプロセッサを包含した主制御回路部を構成し、
前記第二の集積回路素子は前記マイクロプロセッサと協働し、前記マイクロプロセッサの制御異常の有無を検出する監視制御主回路部と、前記マイクロプロセッサが発生するウォッチドッグ信号の信号幅を監視するウォッチドッグタイマと、前記マイクロプロセッサとシリアル交信を行う直並列変換器と、前記マイクロプロセッサに対してパワーオンリセット信号を発生するパワーオンリセット回路とによる回路要素の複数を包含する監視制御回路部を構成するとともに、
前記第二の集積回路素子は更に、前記BIST制御ブロックと、前記スキャンチェーン回路と、前記マスク回路とによって構成された前記自己テスト回路と、前記選択指令端子を備えており、
前記BIST制御ブロックは、当該BIST制御ブロックに対応したスキャンチェーン回路と、前記パワーオンリセット回路に対応したスキャンチェーン回路とを除外した前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号を供給する前記スキャンパルス出力回路と、前記スキャンチェーン回路の最後段から出力される第一の測定パルス列信号を受信して、前記正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する前記期待値比較回路と、この判定結果の良否を記憶する前記比較結果記憶メモリを備えるとともに、
前記BIST制御ブロックは更に、前記パワーオンリセット回路が前記マイクロプロセッサに対してパワーオンリセット信号を発生している期間内に前記自己テスト回路による前記第二の集積回路素子の異常点検を完了し、パワーオンリセット信号が解除されて前記マイクロプロセッサが制御動作を開始したときには、監視制御回路部である前記第二の集積回路素子によって、主制御回路部である前記第一の集積回路素子の動作監視が行われることを特徴とする請求項１から３のいずれか１項に記載の集積回路素子を有する電子制御装置。
【請求項５】
前記BIST制御ブロックはタイムアウト検出回路を備え、
前記タイムアウト検出回路は、前記スキャンパルス出力回路が前記第一の診断パルス列信号を発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路による比較判定結果が得られないときにタイムアウト異常情報を記憶するとともに、前記判定閾値時間は前記パワーオンリセット回路が発生するパワーオンリセット信号の起動待機時間よりも短い時間であって、前記BIST制御ブロックはタイムアウト異常の発生に伴って自己テスト動作を完了し、
前記マイクロプロセッサは、前記パワーオンリセット信号が解除されたことによって制御動作を開始し、前記タイムアウト異常の有無と比較判定異常の有無を読出して、前記タイムアウト異常情報又は比較判定異常が記憶されているか、正常返信が得られなければ、所
定の制限回数のもとでリトライ指令信号を発生し、
前記BIST制御ブロックは、前記リトライ指令信号を受信したことによって、前記パワーオンリセット回路を初期化して再起動するとともに、前記第一の診断パルス列信号を発生して再度自己テスト動作を実行し、
前記マイクロプロセッサは、所定回数の前記リトライ指令信号の発生にも関わらず、前記比較結果記憶メモリが比較判定正常に変化しないとき、及び前記タイムアウト異常が発生しているときには、異常報知を行なって制御動作を停止するか、又は第二の制限出力運転モードに移行して制御動作を開始することを特徴とする請求項４に記載の集積回路素子を有する電子制御装置。
【請求項６】
前記集積回路素子は第一の集積回路素子及び第二の集積回路素子に分割されていて、
前記第一の集積回路素子は、前記入力センサ群の動作状態と、プログラムメモリの内容とに応動して、前記電気負荷群を駆動制御するマイクロプロセッサを包含し、
当該マイクロプロセッサを中心とする演算制御主回路部と、前記プログラムメモリ及び演算処理用のＲＡＭメモリによって構成されたメモリ部と、ウォッチドッグ信号を出力し、パワーオンリセット信号を受信するウォッチドッグ信号回路と、前記第二の集積回路素子との間でシリアル信号を交信する直並列変換器とによる回路要素の複数とによって構成された主制御回路部を構成し、
前記第二の集積回路素子は前記マイクロプロセッサと協働し、前記マイクロプロセッサの制御異常の有無を検出する監視制御主回路部と、前記マイクロプロセッサが発生するウォッチドッグ信号の信号幅を監視するウォッチドッグタイマと、前記マイクロプロセッサとシリアル交信を行う直並列変換器と、前記マイクロプロセッサに対してパワーオンリセット信号を発生するパワーオンリセット回路とによる回路要素の複数を包含する監視制御回路部を構成するとともに、
前記第一の集積回路素子は更に、前記BIST制御ブロックと、前記スキャンチェーン回路と、前記マスク回路とによって構成された前記自己テスト回路と、前記選択指令端子を備えており、
前記BIST制御ブロックは、当該BIST制御ブロックに対応したスキャンチェーン回路と前記メモリ部に対応したスキャンチェーン回路とを除外した前記第一編成のスキャンチェーン回路の最前段に、第一の診断パルス列信号を供給する前記スキャンパルス出力回路と、前記スキャンチェーン回路の最後段から出力される第一の測定パルス列信号を受信して、前記正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する前記期待値比較回路と、この判定結果の良否を記憶する前記比較結果記憶メモリを備えるとともに、前記BIST制御ブロックは更に、前記電源スイッチが開路された後の所定の遅延給電期間Ｔsp内において前記自己テスト回路による前記第一の集積回路素子の異常点検を行って、前記比較結果記憶メモリによってこの判定結果の良否を記憶し、
前記マイクロプロセッサは、運転再開時に前記自己テスト回路による異常判定結果を読み出して、異常報知を行なって制御動作を停止するか、又は第一の制限出力運転モードに移行して制御動作を開始することを特徴とする請求項１から５のいずれか１項に記載の集積回路素子を有する電子制御装置。
【請求項７】
前記BIST制御ブロックはタイムアウト検出回路とリトライ指令回路を備え、
前記タイムアウト検出回路は、前記スキャンパルス出力回路が前記第一の診断パルス列信号を発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路による比較判定結果が得られないときにタイムアウト異常の発生を記憶し、
前記リトライ指令回路は、前記タイムアウト検出回路が前記タイムアウト異常の判定を行ったとき、又は前記期待値比較回路による比較判定結果が不良判定であったときに、所定回数のリトライ指令を発生し、前記第一の診断パルス列信号を発生して再度自己テスト動作を実行し、
前記BIST制御ブロックは、所定回数の前記リトライ指令の発生にも関わらず前記比較結果
記憶メモリが比較判定正常に変化しないとき、及び前記タイムアウト異常が発生しているときには、その異常発生状態を記憶して自己テスト動作を停止するとともに、持続給電状態にあった給電用電源リレーを消勢し、
前記比較結果記憶メモリ及び前記タイムアウト異常の発生を記憶するメモリは論理素子によって構成されたフリップフロップ回路であって、当該フリップフロップ回路はバックアップ電源が瞬断したときには異常発生情報を記憶することを特徴とする請求項６に記載の集積回路素子を有する電子制御装置。
【請求項８】
入力センサ群に接続される入力インタフェース回路と、
電気負荷群に接続される出力インタフェース回路と、
前記入力インタフェース回路及び出力インタフェース回路に接続された集積回路素子と、を含む電子制御装置に適用される前記集積回路素子を被検査集積回路素子とし、当該被検査集積回路素子を着脱自在に接続することができる検査用マイクロプロセッサを備えた集積回路素子の単品検査装置であって、
前記集積回路素子は、当該集積回路素子自体のテストを行うための自己テスト回路と、
スキャンモードを選択する選択指令端子と、を備え、
前記自己テスト回路は、
自らテストパターンを発生するためのBIST（Built-in Self Test)制御ブロック、前記集
積回路素子内の複数の回路要素に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成するスキャンチェーン回路、及び前記複数の回路要素における入力回路部及び出力回路部に設けられて入出力動作を禁止するマスク回路、によって構成され、
前記選択指令端子は、前記スキャンチェーン回路の編成の種類である、前記BIST制御ブロックに対応したスキャンチェーン回路、又は、当該スキャンチェーン回路及び当該スキャンチェーン回路以外に適用除外となるスキャンチェーン回路とを除外した第一編成、もしくは全てのスキャンチェーン回路を包含した第二編成、のうち、いずれか一の編成を選択する指令である選択指令信号が入力されるよう構成され、
前記BIST制御ブロックは、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号を供給するスキャンパルス出力回路、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号を受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路、及びこの判定結果の良否を記憶する比較結果記憶メモリ、を有するとともに前記第一の診断パルス列信号を有効にする内部スキャン許可信号を発生し、
前記自己テスト回路は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号が入力されるパルス入力端子、前記第二の診断パルス列信号に応動して第二の測定パルス列信号が送出されるパルス出力端子、及び前記第二の診断パルス列信号を有効にする外部スキャン許可信号の制御入力端子、を有していて、
前記選択指令端子は、予め前記第二編成となるモードに固定設定されているか、又は前記検査用マイクロプロセッサは前記選択指令信号を発生して、全てのスキャンチェーン回路を包含した前記第二編成のスキャンチェーン回路を編成し、前記第二の診断パルス列信号を発生して前記集積回路素子に供給するとともに、当該集積回路素子から得られる前記第二の測定パルス列信号を受信して、第二の正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較手段を備えていて、
前記第一編成のスキャンチェーン回路に対する自己テストと前記第一の診断パルス列信号の供給は、前記集積回路素子が前記電子制御装置に組み込まれた状態で行われる
ことを特徴とする集積回路素子の単品検査装置。
【請求項９】
前記検査用マイクロプロセッサはプログラムメモリと協働し、
前記検査用マイクロプロセッサが発生する第二の診断パルス列信号は、前記プログラムメモリの数値設定領域に格納されたバイナリ数値を外部クロック信号によって下位ビット又は上位ビットから順次１ビットごとに送出したものであり、
前記第二の正解パルス列情報は前記プログラムメモリの数値設定領域に格納され、前記第二の診断パルス列信号及び前記第二の測定パルス列信号と同じビット数のバイナリ数値であり、
前記検査用マイクロプロセッサは、前記プログラムメモリに格納された制御プログラムである前記期待値比較手段によって、前記第二の測定パルス列信号と前記第二の正解パルス列情報とを比較して、比較不一致の有無と、不一致が発生したスキャンチェーン回路の位置を判定することを特徴とする請求項８に記載の集積回路素子の単品検査装置。
【請求項１０】
前記検査用マイクロプロセッサは、前記BIST制御ブロックの前記選択指令端子に入力される前記選択指令信号を変更して、前記スキャンチェーン回路を前記第一編成にして、前記BIST制御ブロックが発生する前記第一の診断パルス列信号による自己テストを実行させ、前記期待値比較回路による良否判定結果を監視して前記自己テスト回路の良否を判定することを特徴とする請求項８又は請求項９に記載の集積回路素子の単品検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子を搭載した例えば車載の電子制御装置において、実働運転段階における電子制御装置としての異常点検、及び当該電子制御装置に搭載された集積回路素子単品の製造出荷段階における異常点検とを相互に関連づけて、合理化された異常点検を行うようにした電子制御装置及び単品検査装置に関するものである。
【背景技術】
【０００２】
入力センサ群に接続される入力インタフェース回路と、電気負荷群に接続される出力インタフェース回路と、当該入力インタフェース回路及び出力インタフェース回路に接続された少なくとも１個の集積回路素子とを包含した例えば車載の電子制御装置において、当該電子制御装置は外部接続された入力センサ群や電気負荷群との配線接続状態を運転中において点検したり、内部のＲＡＭメモリやプログラムメモリに書込まれた制御定数や制御プログラムに異常がないかどうかの異常点検を行って、制御装置としての信頼性を向上することが行われている。
例えば、下記の特許文献１「車載エンジン制御装置」によれば、第一の集積回路素子を構成するマイクロプロセッサは、始動点検として主要外部配線の遮断点検手段、ＲＡＭメモリの読み書き点検手段、プログラムメモリの符号点検手段を備えるとともに、運転中の定期点検手段として、順次更新される点検ブロック＃ｎに対するプログラムメモリの符号点検手段、ＲＡＭメモリの反転論理照合手段を備えている。
また、併用された第二の集積回路素子である監視制御回路部は、運転中のマイクロプロセッサに対して定期的に質問情報を送信し、マイクロプロセッサから得られる回答情報が所定の正解情報と一致しているかどうかの判定を行ってマイクロプロセッサの動作状態を監視し、異常検出時にマイクロプロセッサを初期化して再起動するようになっている。
【０００３】
一方、下記の特許文献２「半導体集積回路、設計装置および設計方法」によれば、半導体集積回路の中にある多数のフリップフロップを直列接続してスキャンチェーン回路を構成し、集積回路にテストパターンを与えて動作させた結果の内部信号をスキャンチェーン回路で伝播させて外部に出力して検査するスキャンテスト法が適用されている。
スキャンテスト法には、半導体集積回路素子の外部に設けられたテスト装置からテストデータをスキャンインし、得られたスキャンアウト信号をテスト装置で分析評価する外部スキャンテスト方式（外部テスト方式）と、半導体集積回路素子内で疑似乱数発生器によってスキャンインデータを生成し、得られたスキャンアウト信号を圧縮して、半導体集積回路内で分析評価する圧縮スキャンテスト方式（圧縮テスト方式又は内部テスト方式又は自己テスト方式）とがある。
特許文献２は、動作時に不作動中のレジスタに対するクロック信号を停止しておく形式の低消費電力形の半導体集積回路に対するテスト方法を開示したものであって、半導体集積回路素子の外部に設けられたテスト装置である設計装置によって、外部スキャンテスト方式による外部テストが行われるようになっているとともに、スキャンチェーン回路は複数セグメントに分割され、集積回路素子に内蔵された乱数発生器によってクロック信号を供給するセグメントを選択して、テスト中に過電流異常が発生しないようになっている。
【０００４】
これに対し、下記の特許文献３「自己診断機能付電子システム及び電子システムのシミュレーション装置」は、外部にテスト装置を接続することなく被テスト回路の良否を判定することができる圧縮スキャンテスト方式が採用されている。
特許文献３では、集積回路素子内に設けられた疑似乱数発生器が発生する疑似乱数パターンをシリアル出力する際に、その疑似乱数パターンが１ビット分だけシフトされた疑似乱数パターンを記憶し、スキャンパス回路（スキャンチェーン回路と同じ意味）が被テスト回路の演算結果をパラレル入力すると、その疑似乱数パターンを構成するデータをスキャンパス回路に出力する乱数発生手段を備え、被テスト回路を圧縮スキャンテスト方式によって自己テストするものが開示されている。
【０００５】
なお、上記特許文献２と特許文献３で述べられた集積回路素子のテスト方法は、下記の非特許文献「スキャン・テスト」によって解説されており、スキャンテストはスキャンインとキャプチャとスキャンアウトとの一連の動作によって行われる。
スキャン許可信号を例えば論理レベル「Ｈ」のイネーブル状態にするとスキャンインモードとなり、クロック信号に応動して診断パルス列信号がスキャンインされて、シフトレジスタを構成する各フリップフロップ回路に診断情報が入力される。
次に、スキャン許可信号を論理レベル「Ｌ」のディスエイブル状態にするとキャプチャモードとなり、ここでクロック信号が与えられると前記診断情報に対応した組み合わせ回路の出力がフリップフロップ回路に取り込まれる。
スキャン許可信号を再び論理レベル「Ｈ」のイネーブル状態にするとスキャンアウトモードとなり、クロック信号に応動してシフトレジスタ内の情報が測定パルス列信号として送出される。
診断部はスキャンインモードで入力された診断パルス列信号に対応した測定パルス列信号と、正解パルス列情報とを比較して、組み合わせ回路が正常な論理動作を行ったかどうかを判定するようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−０３０５４３号公報（図１と段落００１５、００１７、図２と段落００２１、図３と段落００３０、００３１）
【特許文献２】特開２０１２−１８１１３８号公報（図１と段落００１７、図３と段落００２８）
【特許文献３】特開２０００−２６６８１５号公報（図１）
【非特許文献】
【０００７】
【非特許文献１】日経ＢＰ、“スキャン・テスト”、[online]、2009年1月13日、（社）電子情報技術産業協会・ＥＤＡ技術専門委員会（改定版ＥＤＡ用語辞典）、インターネット＜ＵＲＬ：http://techon.nikkeibp.co.jp/article/WORD/20090107/163744/＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前記特許文献１による車載エンジン制御装置は、運転開始時、或いは運転中において、集積回路素子であるマイクロプロセッサや監視制御回路部について様々な組合せ回路の複合的な機能検査を行って、車載エンジン制御装置としての信頼性を向上するようになっている。
しかし、マイクロプロセッサや監視制御回路部を停止させた状態で、様々な組合せ回路を個別に細部点検することまではされておらず、特に、運転開始時の限られた許容時間内において、速やかに詳細点検を行うことには困難があって、未だ実現されていない点検項目となっている。
また、前記特許文献２による半導体集積回路、設計装置および設計方法では、集積回路素子に内蔵された乱数発生器が併用されているものの、実態としては外部スキャンテスト方式そのものであり、前記特許文献３による自己診断機能付電子システム及び電子システムのシミュレーション装置は、集積回路素子に内蔵された乱数発生器を用いた圧縮スキャンテスト方式が採用されているが、いずれの場合も開示されたスキャンパス回路（スキャンチェーン回路）は、半導体集積回路素子の製造最終工程において、出荷検査を行うことを目的とした詳細点検手段として使用されるものであって、半導体集積回路素子を実際の電子制御装置に組み込んだ状態において、このスキャンパス回路（スキャンチェーン回路）を利用して様々な組合せ回路の個別詳細点検を行うことはできないものとなっている。
【０００９】
この発明の第一の目的は、運転開始又は運転停止直後の限られた時間帯において、電子制御装置に組み込まれた集積回路素子について、集積回路素子内の様々な組合せ回路の詳細点検が行えるようにした、安価な構成の集積回路素子を有する電子制御装置を提供することである。
この発明の第二の目的は、集積回路素子の単品検査において使用されるスキャンパス回路（以下スキャンチェーン回路と呼ぶ）の一部が、当該集積回路素子を電子制御装置に搭載したときの、集積回路素子内の詳細点検手段として流用されるようにした集積回路素子の単品検査装置を提供することである。
【課題を解決するための手段】
【００１０】
本願の第一の発明に係る集積回路素子を有する電子制御装置は、
入力センサ群に接続される入力インタフェース回路と、電気負荷群に接続される出力インタフェース回路と、前記入力インタフェース回路及び出力インタフェース回路に接続された集積回路素子、とを含む電子制御装置であって、
前記集積回路素子は、当該集積回路素子自体のテストを行うための自己テスト回路と、スキャンフリップフロップを制御し監視するスキャンチェーン回路の編成の種類を選択する選択指令端子と、を備え、
前記自己テスト回路は、自らテストパターンを発生するためのBIST（Built-in Self Test)制御ブロック、前記集積回路素子内の複数の回路要素に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成するスキャンチェーン回路、及び前記複数の回路要素における入力回路部及び出力回路部に設けられて入出力動作を禁止するマスク回路、によって構成され、
前記選択指令端子は、前記スキャンチェーン回路の編成の種類である、前記BIST制御ブロックに対応したスキャンチェーン回路、又は、当該スキャンチェーン回路及び当該スキャンチェーン回路以外に適用除外となるスキャンチェーン回路とを除外した第一編成、もしくは全てのスキャンチェーン回路を包含した第二編成、のうち、いずれか一の編成を選択する指令である選択指令信号が入力されるよう構成されるものである。
【００１１】
また、前記BIST制御ブロックは、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号を供給するスキャンパルス出力回路、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号を受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路、及びこの定結果の良否を記憶する比較結果記憶メモリ、を有するとともに、前記第一の診断パルス列信号を有効にする内部スキャン許可信号を発生し、
前記自己テスト回路は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号が入力されるパルス入力端子、前記第二の診断パルス列信号に応動して第二の測定パルス列信号が送出されるパルス出力端子、前記第二の診断パルス列信号を有効にする外部スキャン許可信号の制御入力端子とを備えている。
前記BIST制御ブロックは、前記集積回路素子に給電する電源スイッチが閉路してから、前記集積回路素子が制御動作を開始するまでの所定の起動待機時間Ｔst、又は前記電源スイッチが開路されて前記集積回路素子が制御動作を停止した後の所定の遅延給電期間において有効となり、
前記第一編成のスキャンチェーン回路を用いて自己テストを実行し、当該自己テストの実行中は前記マスク回路によって、前記入力インタフェース回路からの一部の入力信号の取込みと、前記出力インタフェース回路に対する一部の出力信号の発生は禁止されていて、前記第二編成のスキャンチェーン回路に対する自己テスト回路を用いた外部テストと前記第二の診断パルス列信号の供給は、前記集積回路素子の単品の出荷検査工程において行わ
れるようになっている。
【００１２】
本願の第二の発明に係る集積回路素子の単品検査装置は、
入力センサ群に接続される入力インタフェース回路と、電気負荷群に接続される出力インタフェース回路と、前記入力インタフェース回路及び出力インタフェース回路に接続された集積回路素子と、を含む電子制御装置に適用される前記集積回路素子を被検査集積回路素子とし、当該被検査集積回路素子を着脱自在に接続することができる検査用マイクロプロセッサを備えた集積回路素子の単品検査装置の単品検査装置であって、
前記集積回路素子は、当該集積回路素子自体のテストを行うための自己テスト回路と、スキャンフリップフロップを制御し監視するスキャンチェーン回路の編成の種類を選択する選択指令端子と、を備え、
前記自己テスト回路は、自らテストパターンを発生するためのBIST（Built-in Self Test)制御ブロック、前記集積回路素子内の複数の回路要素に内在又は追加接続された複数の
フリップフロップ回路を相互に直列編成するスキャンチェーン回路、及び前記複数の回路要素における入力回路部及び出力回路部に設けられて入出力動作を禁止するマスク回路、によって構成され、
前記選択指令端子は、前記スキャンチェーン回路の編成の種類である、前記BIST制御ブロックに対応したスキャンチェーン回路、又は、当該スキャンチェーン回路及び当該スキャンチェーン回路以外に適用除外となるスキャンチェーン回路とを除外した第一編成、もしくは全てのスキャンチェーン回路を包含した第二編成、のうち、いずれか一の編成を選択する指令である選択指令信号が入力されるよう構成されるものである。
【００１３】
また、前記BIST制御ブロックは、前記第一編成のスキャンチェーンの最前段に第一の診断パルス列信号を供給するスキャンパルス出力回路と、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号を受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路、及びこの判定結果の良否を記憶する比較結果記憶メモリを、有するとともに、前記第一の診断パルス列信号を有効にする内部スキャン許可信号を発生し、
前記自己テスト回路は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号が入力されるパルス入力端子と、前記第二の診断パルス列信号に応動して第二の測定パルス列信号が送出される測定パルス出力端子、及び前記第二の診断パルス列信号を有効にする外部スキャン許可信号の制御入力端子とを備えていて、
前記選択指令端子は予め前記第二編成となるモードに固定設定されているか、又は前記検査用マイクロプロセッサは前記選択指令信号を発生して、全てのスキャンチェーン回路を包含した前記第二編成のスキャンチェーン回路を編成し、前記第二の診断パルス列信号を発生して前記集積回路素子に供給するとともに、当該集積回路素子から得られる前記第二の測定パルス列信号を受信して、第二の正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較手段を備えていて、前記第一編成のスキャンチェーン回路に対する自己テストと前記第一の診断パルス列信号の供給は、前記集積回路素子が前記電子制御装置に組み込まれた状態で行われるようになっている。
【発明の効果】
【００１４】
本願の第一の発明に係る集積回路素子を有する電子制御装置によれば、
集積回路素子はBIST制御ブロックとスキャンチェーン回路とマスク回路によって構成された自己テスト回路と、スキャンチェーン回路を部分編成の第一編成と、全体編成の第二編成に選択切換えするスキャンモードの選択指令端子とを備え、BIST制御ブロックは集積回路素子が電子制御装置に搭載されているときには、電子制御装置の起動待機時間又は運転停止後の遅延給電期間において有効となり、少なくともBIST制御ブロック内のスキャンチェーン回路を除外した第一編成のスキャンチェーン回路と、入出力信号に対するマスク回路とを用いた自己テストが実行されるようになっていて、全てのスキャンチェーン回路を含む第二編成のスキャンチェーン回路に対する外部テストは、集積回路素子の単品の出荷検査工程において実行されるようになっている。
従って、集積回路素子の単品の出荷検査工程において実行される外部テスト用のスキャンチェーン回路の一部を利用して、集積回路素子が電子制御装置に組み込まれた状態においても、電子制御装置の運転開始又は停止の都度に手軽に自己テストを行って、電子制御装置としての信頼性を向上することができる効果がある。
また、自己テスト期間中において、入力インタフェース回路と出力インタフェース回路とに対する少なくとも一部の入出力信号の入出力が禁止されているので、入力信号状態の変化による自己テスト異常の発生や、自己テスト出力による一部の電気負荷の誤作動を防止して、高精度で信頼性の高い自己テストを行うことができるという効果がある。
【００１５】
本願の第二の発明に係る集積回路素子の単品検査装置によれば、
集積回路素子はBIST制御ブロックとスキャンチェーン回路とマスク回路によって構成された自己テスト回路と、スキャンチェーン回路を部分構成の第一編成と、全体編成の第二編成に選択切換えするスキャンモードの選択指令端子とを備え、集積回路素子が単品検査装置に搭載されているときには、検査用マイクロプロセッサが発生する第二の診断パルス列信号と全てのスキャンチェーン回路を含む第二編成のスキャンチェーン回路に対する外部テストが行なわれ、BIST制御ブロックが発生する第一の診断パルス列による第一編成のスキャンチェーン回路に対する自己テストは集積回路素子が電子制御装置に組み込まれた状態において実行されるようになっている。
従って、外部テストのときは、BIST制御ブロックは第一の診断パルス列信号を発生したり、第一の測定パルス列信号を受信して正解パルス列情報と比較する必要がないので、BIST制御ブロックに対するスキャンチェーン回路を用いてBIST制御ブロック自体の外部テストを行うことができ、集積回路素子の信頼性を向上することができる効果がある。
また、集積回路素子の単品の出荷検査工程において実行される外部テスト用のスキャンチェーン回路の一部を利用して、集積回路素子が電子制御装置に組み込まれた状態においても、電子制御装置の運転開始又は停止の都度に手軽に自己テストを行って、電子制御装置としての信頼性を向上することができる効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１に係る集積回路素子を有する電子制御装置の全体構成図である。
【図２】図１に係る電子制御装置の自己テスト回路の詳細ブロック図である。
【図３】図１に係る電子制御装置の単品検査装置の全体構成図である。
【図４】図１に係る電子制御装置の監視制御回路部の動作説明用フローチャートである。
【図５】図１に係る電子制御装置の主制御回路部の動作説明用フローチャートである。
【図６】図１に係る電子制御装置の単品検査装置の動作説明用フローチャートである。
【図７】本発明の実施の形態２に係る集積回路素子を有する電子制御装置の全体構成図である。
【図８】図７に係る電子制御装置の自己テスト回路の詳細ブロック図である。
【図９】図７に係る電子制御装置の単品検査装置の全体構成図である。
【図１０】図７に係る電子制御装置の全体動作の説明用フローチャートである。
【図１１】本発明の実施の形態３に係る集積回路素子を有する電子制御装置の全体構成図である。
【図１２】図１１に係る電子制御装置の自己テスト回路の詳細ブロック図である。
【図１３】図１１に係る電子制御装置の単品検査装置の全体構成図である。
【図１４】図１１に係る電子制御装置の全体動作の前半説明用フローチャートである。
【図１５】図１１に係る電子制御装置の全体動作の後半説明用フローチャートである。
【発明を実施するための形態】
【００１７】
実施の形態１．
以下、この発明の実施の形態１に係る集積回路素子を有する電子制御装置の全体構成図である図１についてその構成を詳細に説明する。
図１において、電子制御装置100Aは、後述する定電圧電源回路110と、第一の集積回路素子120Aである主制御回路部（以下、主制御回路部120Aと記載することもある）と、第二の集積回路素子130Aである監視制御回路部（以下、監視制御回路部130Aと記載することもある）を主体として構成されている。
電子制御装置100Aには、例えば車載バッテリである外部電源101から、電源リレーの出力接点102aを介して主電源電圧Ｖbが印加されると共に、出力接点102aが開路しているときであっても、外部電源101から小電力のバックアップ電源Ｖbbが直接印加されている。
電源リレーの励磁コイル102bは電源スイッチ103が閉路したことによって付勢され、電源スイッチ103が開路されると所定時間をおいて遅延消勢されるように電子制御装置100Aによって制御されている。
電子制御装置100Aに接続される入力センサ群104aを構成する複数の第一のアナログセンサ（以下、第一のアナログセンサ104aと記載することもある）は、後述の入力インタフェース回路114aを介して主制御回路部120Aのアナログ入力ポートに接続され、入力センサ群104ｂを構成する複数の第二のアナログセンサ（以下、第二のアナログセンサ104bと記載することもある）は、後述の入力インタフェース回路114bを介して監視制御回路部130Aのアナログ入力ポートに接続されている。
【００１８】
電子制御装置100Aに接続される入力センサ群105aを構成する複数の第一のスイッチセンサ（以下、第一のスイッチセンサ105aと記載することもある）は、後述の入力インタフェース回路115aを介して主制御回路部120Aのデジタル入力ポートに接続され、入力センサ群105ｂを構成する複数の第二のスイッチセンサ（以下、第二のスイッチセンサ105bと記載することもある）は、後述の入力インタフェース回路115bを介して監視制御回路部130Aのデジタル入力ポートに接続されている。
電子制御装置100Aに接続される第一の電気負荷群106aは、主制御回路部120Aのデジタル出力ポートに接続された後述の第一の出力インタフェース回路116aから駆動制御されるようになっている。
電子制御装置100Aに接続される第二の電気負荷群106bは、監視制御回路部130Aのデジタル出力ポートに接続された後述の第二の出力インタフェース回路116bから駆動制御されるようになっている。
【００１９】
電子制御装置100Aに内蔵された定電圧電源回路110は、主電源電圧Ｖbから降圧された安定化電圧である第一、第二、第三、第四の出力電圧Ｖad、Ｖif、Ｖcp、Ｖsbを発生すると共に、バックアップ電源Ｖbbから降圧された安定化電圧である第五の出力電圧Ｖupを発生するようになっている。
ダイオード113a、113bは第三、第五の出力電圧Ｖcp、Ｖupから、ＲＡＭメモリ123に給電する回路に接続されている。
第一、第二の入力インタフェース回路114a、114bは、第一、第二のアナログセンサ104a、104bと後述の多チャンネルＡＤ変換器124、134との間に接続されたノイズフィルタ回路となっている。
第一、第二の入力インタフェース回路115a、115bは、第一、第二のスイッチセンサ105a、105bと後述の内部入力インタフェース回路125、135との間に接続され、信号電圧レベルの変換回路とノイズフィルタ回路によって構成されている。
第一、第二の出力インタフェース回路116a、116bは、第一、第二の電気負荷群106a、106bと後述の内部出力インタフェース回路126、136との間に接続され、信号電圧レベルの変換を行なうパワートランジスタ回路によって構成されている。
なお、前記第一、第二の入力インタフェース回路115a、115b、あるいは出力インタフェース回路116a、116bは主電源電圧Ｖbから給電されるようになっている。
【００２０】
第一の集積回路素子120Aは、マイクロプロセッサ121、不揮発性のプログラムメモリ122A、演算処理用のＲＡＭメモリ123、多チャンネルＡＤ変換器124、内部入力インタフェース回路125、内部出力インタフェース回路126、直並列変換器127、ウォッチドッグ信号回路128によって構成されている。なお、演算制御主回路部129Aはマイクロプロセッサ121、多チャンネルＡＤ変換器124、内部入力インタフェース回路125、内部出力インタフェース回路126によって編成されている。
また、フラッシュメモリである不揮発性のプログラムメモリ122A内の一部領域は、不揮発性のデータメモリとして使用するようになっている。
第二の集積回路素子130Aは、ハードロジックで構成された論理制御回路部131Aと、バッファメモリ133と、第二の多チャンネルＡＤ変換器134と、内部入力インタフェース回路135と、内部出力インタフェース回路136によって編成された監視制御主回路部139Aを備え、
当該第二の集積回路素子130Aはマイクロプロセッサ121側の直並列変換器127に対して直並列変換器137を介してシリアル接続されていて、第二のアナログセンサ104bから得られるアナログ信号のデジタル変換値や、第二のスイッチセンサ105bから得られるON/OFF信号をマイクロプロセッサ121に送信すると共に、マイクロプロセッサ121が発生した制御出力信号によって第二の電気負荷群106bを駆動するようになっている。
【００２１】
第二の集積回路素子130Aは更に、マイクロプロセッサ121が発生するウォッチドッグ信号WDSを受信して、当該ウォッチドッグ信号WDSのパルス幅が所定値以上であるときにリセットパルス信号RSTを発生して、マイクロプロセッサ121を初期化して再起動させるウォッチドッグタイマ138と、電源投入時にパワーオンリセット信号POR2を発生して、所定の起動待機時間Ｔst中にマイクロプロセッサ121を初期化して初起動させるパワーオンリセット回路140と、図２、図３で後述する自己テスト回路200を包含している。
なお、ウォッチドッグタイマ138が正常動作しているときには、出力許可信号OUTEを発生して、第一、第二の出力インタフェース回路116a、116bの出力発生が可能となるように構成されている。
また、電源リレーの励磁コイル102bは、電源スイッチ103が閉路したことを検出する電源スイッチ信号PWSに応動して付勢トランジスタ112aを介して給電されるようになっているが、ウォッチドッグタイマ138が出力許可信号OUTEを発生すると、駆動抵抗112bを介して付勢トランジスタ112aが継続付勢され、電源スイッチ103が開路してもマイクロプロセッサ121が停止して、ウォッチドッグ信号WDSが停止するまでは、出力接点102aは閉路している。
【００２２】
第一の出力電圧Ｖadは、例えばＤＣ５Ｖの高精度小容量の電源となっていて、第一、第二の多チャンネルＡＤ変換器124、134、第一、第二の入力インタフェース回路114a、114bと、第一、第二のアナログセンサ104a、104bの一部に対して給電するようになっている。第二の出力電圧Ｖifは、例えばＤＣ５Ｖの低精度大容量の電源となっていて、内部入力インタフェース回路125、135と内部出力インタフェース回路126、136と、直並列変換器127、137、ウォッチドッグ信号回路128、ウォッチドッグタイマ138、パワーオンリセット回路140とに給電するようになっている。
第三の出力電圧Ｖcpは、例えばＤＣ３．３Ｖの低精度大容量の電源となっていて、マイクロプロセッサ121、不揮発性のプログラムメモリ122A、ＲＡＭメモリ123とに給電するようになっている。
【００２３】
第四の出力電圧Ｖsbは、例えばＤＣ２．５Ｖの低精度小容量の電源となっており、論理制御回路部131Aとバッファメモリ133と自己テスト回路200とに給電する。
第五の出力電圧Ｖupは、例えばＤＣ３．３Ｖの低精度小容量の電源となっていて、電源リレーの出力接点102aが開路されているときに、ＲＡＭメモリ123に給電するようになっている。
第一、第二の入力インタフェース回路115a、115bは、例えばＤＣ12Ｖ系の主電源電圧ＶbからＤＣ５Ｖ系に入力電圧を一次変換し、内部入力インタフェース回路125、135は更に、ＤＣ５Ｖ系からＤＣ３．３Ｖ系又は２．５Ｖ系に二次変換するものとなっている。内部出力インタフェース回路126、136は、ＤＣ３．３Ｖ系又は２．５Ｖ系の出力電圧をＤＣ５Ｖ系に一次変換し、第一、第二の出力インタフェース回路116a、116bは更に、ＤＣ５Ｖ系から主電源電圧Ｖbの電圧に二次変換するものとなっている。
なお、マイクロプロセッサ121と各種メモリを第三の出力電圧Ｖcp＝ＤＣ３．３Ｖで動作させることにより、第一の集積回路素子120Aの高密度実装と高速処理が可能となっている。
【００２４】
同様に、論理制御回路部131Aを第四の出力電圧Ｖsb＝ＤＣ２．５Ｖで動作させることにより、監視制御回路部130Aの高密度実装と高速処理が可能となっている。
但し、第三の出力電圧Ｖcpと第四の出力電圧Ｖsbが同一電圧であって、同一精度に設計する場合には第三の出力電圧Ｖcpと第四の出力電圧Ｖsbを分離する必要はない。
なお、電源スイッチ103が閉路された後の、例えば50ｍsecの起動待機時間Ｔstが経過するまでは、パワーオンリセット回路140のパワーオンリセット信号POR2は論理レベル「Ｌ」となっていて、この間に主制御回路部120Aの初期化が行われる一方で、監視制御回路部130Aは自己テスト回路200によって内部点検を行い、異常の有無を記憶するとともに、所定時間内に内部点検が完了しないときにはタイムアウト異常を記憶して、起動待機時間Ｔst内に内部点検を完了又は中断するようになっている。
【００２５】
次に、図１のものの自己テスト回路200の詳細ブロック図である図２について、その構成を詳細に説明する。
図２において、電子制御装置100Aは前述した定電圧電源回路110と、第一の集積回路素子である主制御回路部120Aと、第二の集積回路素子である監視制御回路部130Aと、入力インタフェース回路114a、114b、115a、115bと出力インタフェース回路116a、116bとを、図示しない１枚の回路基板上で相互に接続して、密閉筐体に収納したものとなっており、回路基板に設けられた図示しないコネクタを介して、図１で示された電源回路及び入力センサ群と電気負荷群に接続されている。
監視制御回路部130Aは、図１でも示されているとおり、直並列変換器137とウォッチドッグタイマ138と監視制御主回路部139Aとパワーオンリセット回路140と自己テスト回路200によって構成されている。
自己テスト回路200は、スキャンチェーン回路217を含むBIST制御ブロック210と、スキャンチェーン回路220、230、240、250と、マスク回路260とによって構成されていて、以下にその詳細を説明する。
【００２６】
まず、マスク回路260の内訳について図１、図２を参照しながら説明する。
マスク回路221は、監視制御主回路部139A内の内部出力インタフェース回路136と回路基板上の出力インタフェース回路116bとの間に接続され、入出力禁止信号MSKが与えられたときに、電気負荷群106bを非駆動状態にするものである。
また、マスク回路222は、監視制御主回路部139A内の内部入力インタフェース回路135と回路基板上の入力インタフェース回路115bとの間に接続され、入出力禁止信号MSKが与えられたときに、スイッチセンサ105bからの入力を禁止して、例えば信号レベル「Ｌ」に固定しておくようになっている。
なお、マスク回路221は、図１の内部出力インタフェース回路136を兼ねることができ、マスク回路222は、図１の内部入力インタフェース回路135を兼ねることができる。
同様に、マスク回路231は、ウォッチドッグタイマ138が発生するリセットパルス信号RSTの出力を禁止し、マスク回路232は主制御回路部120A内のマイクロプロセッサ121が発生するウォッチドッグ信号WDSの入力を禁止し、マスク回路241は、直並列変換器137が発生してマイクロプロセッサ121に送信する上り信号の出力を禁止し、マスク回路242は直並列変換器137に入力されるマイクロプロセッサ121からの下り信号の入力を禁止するようになっている。
【００２７】
次に、スキャンチェーン回路220は、監視制御主回路部139A内の複数の被検査組合せ回路要素のそれぞれの前後位置に設けられた複数のフリップフロップ回路を相互に直列編成して構成されたシフトレジスタである。
同様に、スキャンチェーン回路230はウォッチドッグタイマ138に対応し、スキャンチェーン回路240は直並列変換器137に対応し、スキャンチェーン回路250はパワーオンリセット回路140に対応し、スキャンチェーン回路217は後述のBIST制御ブロック210に対応している。
但し、スキャンチェーン回路220、230、240は、機能ブロックとしての監視制御主回路部139Aとウォッチドッグタイマ138と直並列変換器137の単位で分割する必要はなく、これらを合体した第一編成のスキャンチェーン回路として合体編成してもよい。
同様に、スキャンチェーン回路217、250は自己テスト対象外のスキャンチェーン回路として合体編成してもよい。
次に、BIST制御ブロック210の内部構成として、パワーオン検出回路211は、電源スイッチ103が閉路したことにより、定電圧電源回路110が生成する第二の出力電圧Ｖifが例えばＤＣ３．５Ｖである所定の閾値電圧以上になったことによって論理レベルが「Ｈ」となるパワーオン検出信号POR1を発生して、BIST実行中F/Fで示されたフリップフロップ回路をリセット状態からセット状態にしてBIST動作中信号を生成し、内部スキャン許可信号BSENの論理レベルを「Ｈ」にする。
【００２８】
なお、BIST実行中F/Fはパワーオン検出信号POR1又は後述のリトライ指令信号ERSTによってセットされ、後述の期待値比較完了又はタイムアウト判定によってリセットされるフリップフロップ回路であり、BIST実行中では監視制御主回路部139Aの制御動作は停止している。
クロック信号発生回路212はパワーオン検出信号POR1が論理レベル「Ｈ」となったことによって、所定の周波数による内部クロック信号BCLKを発生する。
スキャンパルス出力回路213は、内部スキャン許可信号BSENが論理レベル「Ｈ」の許可状態にあるときに有効となり、内部クロック信号BCLKに応動して第一の診断パルス列信号BOUTを発生し、スキャンチェーン回路220にスキャンイン信号SINを供給する。
なお、スキャンパルス出力回路213は、例えば再現性を有する確定算式による疑似乱数発生器が使用されている。
スキャンチェーン回路220が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路230のスキャンイン信号SINとなり、スキャンチェーン回路230が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路240のスキャンイン信号SINとなり、スキャンチェーン回路240が発生するスキャンアウト信号SOUTは、BIST制御ブロック210に対する第一の測定パルス列信号BINとして入力される。
【００２９】
圧縮回路214は、受信した第一の測定パルス列信号BINを、例えば所定の数値で除算した剰余を算出して測定結果の圧縮値を生成する。
期待値比較回路215は、送信した第一の診断パルス列信号BOUTに対する正解情報を圧縮した期待値と、圧縮回路214から得られた測定結果の圧縮値とを比較して、一致であれば正常判定、不一致であれば異常判定を行って、比較結果記憶メモリ216で記憶するようになっている。
タイムアウト検出回路218は、所定の判定時間を経過しても期待値比較回路215による比較判定結果が得られないときには、タイムアウト異常信号を記憶するようになっている。
タイムアウト検出回路218は、所定の判定時間を経過しても期待値比較回路215による比較判定結果が得られないときには、タイムアウト異常信号を記憶するようになっている。
なお、パワーオン検出信号POR1が発生したことによりBIST動作中信号を記憶したBIST実行中F/Fは、比較結果記憶メモリ216が判定結果を記憶するか、タイムアウト検出回路218がタイムアウト異常信号を記憶したことによってリセットされ、BIST動作中の信号が解除されるようになっている。
【００３０】
BIST制御ブロック210は図示しないパルスカウンタを備え、スキャンパルス出力回路213が発生した第一の診断パルス列信号BOUTのパルス数が、第一編成のスキャンチェーン回路220、230、240内のフリップフロップ回路の総数と等しくなったときに、一時的に内部スキャン許可信号BSENの論理レベルを「Ｌ」にする。
このように、内部スキャン許可信号を論理レベル「Ｈ」の許可状態にするとスキャンインモードとなり、内部クロック信号BCLKに応動して第一の診断パルス列信号BOUTがスキャンインされて、シフトレジスタを構成する各フリップフロップ回路に診断情報が入力される。
次に、内部スキャン許可信号BSENを論理レベル「Ｌ」の不許可状態にするとキャプチャモードとなり、ここで内部クロック信号BCLKが与えられると前記診断情報に対応した組み合わせ回路の出力がフリップフロップ回路に取り込まれる。
内部スキャン許可信号BSENを再び論理レベル「Ｈ」の許可状態にするとスキャンアウトモードとなり、内部クロック信号BCLKに応動してシフトレジスタ内の情報が第一の測定パルス列信号BINとして送出される。
【００３１】
スキャンインモードで加算されたパルスカウンタの現在値は、スキャンアウトモードにおいて減算され、現在値がゼロになると期待値比較回路215による比較判定が行われる。
なお、比較が完了した時点では、BIST制御ブロック210は図示しないリセット信号を発生して、スキャンチェーン回路220、230、240内の全てのフリップフロップ回路をリセットしておくようになっている。
このように自己テスト回路200によって監視制御回路部130Aの内部点検が行われている期間において、パワーオンリセット回路140は対象外となって計時動作を実行し、やがて所定の起動待機時間Ｔstが経過すると、パワーオンリセット信号POR2の論理レベルが「Ｈ」となり、マイクロプロセッサ121が制御動作を開始する。
マイクロプロセッサ121は、BIST制御ブロック210内の比較結果記憶メモリ216と、タイムアウト検出回路218の状態を、直並列変換器127、137を介して読み出して正常判定が確認できなかった場合には、所定の制限回数内においてリトライ指令信号ERSTを発生して、再度電源スイッチ103が閉路した直後の状態に復帰させるようになっている。
なお、リトライ指令信号ERSTは直並列変換器127、137を介して送信することも可能である。
【００３２】
BIST制御ブロック210は更に、選択指令信号EXTが入力される選択指令端子と選択回路素子SA1、SA2、SA3を備えており、選択指令信号EXTが、例えば論理レベル「Ｌ」の時には自己テストモードとなり、選択回路素子SA1、SA2、SA3は図２で示されたスキャン信号のループを構成し、BIST制御ブロック210は第一編成のスキャンチェーン回路220、230、240を対象とした自己テストを行うようになっている。
なお、BIST実行中F/FがBIST動作中信号を発生していると、入出力禁止信号MSKの論理レベルが「Ｈ」となり、マスク回路260はすべての入出力を禁止する状態となっている。
これにより、自己テスト中に電気負荷群106bが駆動されたり、スイッチセンサ105bの動作状態の変化により自己テストが誤判定することがないようになっている。
選択指令端子に入力される選択指令信号EXTを、例えば論理レベル「Ｈ」にすると、図３で後述する外部テストモードとなり、パルス入力端子には第二の診断パルス列信号ESCNが入力され、制御入力端子には外部スキャン許可信号ESENが入力されるようになっている。また、選択回路素子SA3により内部クロック信号BCLKに代わって、外部クロック信号ECLKが使用されるようになっている。
なお、自己テストモードにおいては、選択指令信号EXTが入力される選択指令端子と外部スキャン許可信号ESENが入力される制御入力端子は、論理レベル「Ｌ」に固定され、第二の診断パルス列信号ESCNが入力されるパルス入力端子は、開放又は論理レベル「Ｌ」に固定されている。
【００３３】
次に、図１のものの単品検査装置の全体構成図である図３について、その構成を詳細に説明する。
図３において、単品検査装置300Aは前述した定電圧電源回路110と、被検査対象となっている第二の集積回路素子である監視制御回路部130Aと、検査用マイクロプロセッサ320Aを搭載した図示しない回路基板によって構成されていて、監視制御回路部130Aは図示しないコネクタを介して着脱自在となっている。
単品検査装置300Aの外部には、図示しない外部電源が電源スイッチを介して接続されているが、図１で示された入力センサ群と電気負荷群は接続されておらず、検査用マイクロプロセッサ320Aが入力センサ群と電気負荷群を代替するようになっている。
検査用マイクロプロセッサ320Aは、内蔵するパワーオンリセット回路340によって初期化されてから、被検査集積回路素子のBIST制御ブロック210に設けられた各信号端子に対し、リトライ指令信号ERST、外部スキャン許可信号ESEN、第二の診断パルス列信号ESCN、選択指令信号EXT、外部クロック信号ECLKを供給するようになっている。
【００３４】
外部テストを行うときには、選択指令端子には論理レベル「Ｈ」の選択指令信号EXTが供給され、BIST制御ブロック210内の選択回路素子SA1、SA2、SA3は図３で示された位置に接続されている。
従って、検査用マイクロプロセッサ320Aからパルス入力端子に供給された第二の診断パルス列信号ESCNはスキャンチェーン回路220、スキャンチェーン回路230、スキャンチェーン回路240、スキャンチェーン回路217、スキャンチェーン回路250を経由して、第二の測定パルス列信号EOUTとして検査用マイクロプロセッサ320Aの測定パルス入力端子RSCNに入力されるようになっている。
また、選択回路素子SA3により内部クロック信号BCLKに代わって、外部クロック信号ECLKが使用されるようになっている。
なお、選択指令信号EXTが論理レベル「Ｈ」のときには、クロック信号発生回路212、スキャンパルス出力回路213、圧縮回路214、期待値比較回路215、比較結果記憶メモリ216、タイムアウト検出回路218は初期化されて不作動状態であり、従ってスキャンチェーン回路217によるスキャンテストが行える状態となっている。
同様に、パワーオンリセット回路140も初期化されて不作動状態であり、従ってパワーオンリセット回路140に対応したスキャンチェーン回路250によるスキャンテストが行える状態となっている。
【００３５】
検査用マイクロプロセッサ320Aからパルス入力端子に供給される第二の診断パルス列信号ESCNは、外部スキャン許可信号ESENの論理レベルが「Ｈ」とされたことによって、外部クロック信号ECLKに応動してスキャンチェーン回路220に入力される。
スキャンチェーン回路220が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路230のスキャンイン信号SINとなり、スキャンチェーン回路230が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路240のスキャンイン信号SINとなり、スキャンチェーン回路240が発生するスキャンアウト信号SOUTは、BIST制御ブロック210内のスキャンチェーン回路217のスキャンイン信号となり、スキャンチェーン回路217が発生するスキャンアウト信号は、次段のスキャンチェーン回路250のスキャンイン信号SINとなり、
スキャンチェーン回路250が発生するスキャンアウト信号は第二の測定パルス列信号EOUTとして検査用マイクロプロセッサ320Aの測定パルス入力端子RSCNに入力される。
【００３６】
検査用マイクロプロセッサ320Aは、協働するプログラムメモリ322Aの制御プログラムによって構成されたパルスカウンタを備え、送信した第二の診断パルス列信号ESCNのパルス数が、第二編成のスキャンチェーン回路220、230、240、217、250内のフリップフロップ回路の総数と等しくなったときに、一時的に外部スキャン許可信号ESENの論理レベルを「Ｌ」にする。
このように、外部スキャン許可信号ESENを論理レベル「Ｈ」の許可状態にするとスキャンインモードとなり、外部クロック信号ECLKに応動して第二の診断パルス列信号ESCNがスキャンインされて、シフトレジスタを構成する各フリップフロップ回路に診断情報が入力される。
次に、外部スキャン許可信号ESENを論理レベル「Ｌ」の不許可状態にするとキャプチャモードとなり、ここで外部クロック信号ECLKが与えられると前記診断情報に対応した組み合わせ回路の出力がフリップフロップ回路に取り込まれる。
外部スキャン許可信号ESENを再び論理レベル「Ｈ」の許可状態にするとスキャンアウトモードとなり、外部クロック信号ECLKに応動してシフトレジスタ内の情報が第二の測定パルス列信号EOUTとして送出される。
【００３７】
スキャンインモードで加算されたパルスカウンタの現在値は、スキャンアウトモードにおいて減算され、現在値がゼロになると期待値比較手段607による比較判定が行われる。
検査用マイクロプロセッサ320Aはプログラムメモリ322Aと協働し、プログラムメモリ322Aは期待値比較手段607となる制御プログラムを包含している。
期待値比較手段607は、受信した第二の測定パルス列信号EOUTと、送信した第二の診断パルス列信号ESCNに対応した正解情報とを比較して、一致であれば正常判定、不一致であれば異常判定を行うようになっている。
検査用マイクロプロセッサ320Aが発生する第二の診断パルス列信号ESCNは、協働するプログラムメモリ322Aの数値設定領域に格納されたバイナリ数値を外部クロック信号ECLKによって下位ビット又は上位ビットから順次１ビットごとに送出したものとなっている。
また、第二の正解パルス列情報はプログラムメモリ322Aの数値設定領域に格納され、第二の診断パルス列信号ESCN及び第二の測定パルス列信号EOUTと同じビット数のバイナリ数値となっている。
なお、所定の判定時間を経過しても期待値比較手段607による比較判定結果が得られないときには、検査用マイクロプロセッサ320Aはタイムアウト異常判定を行い、リトライ指令信号ERSTを発生して複数回のリトライ操作を行ってから異常の有無を特定するようになっている。
【００３８】
単品検査装置300Aは、選択指令信号EXTを論理レベル「Ｌ」にすることによって、被テスト集積回路素子による自己テストモードにして、BIST制御ブロック210の機能検査を行うことも可能である。
また、プログラムメモリ322Aに機能検査用プログラムを付加しておくことにより、選択指令信号EXTを論理レベル「Ｌ」にして、監視制御回路部130Aによる自己テストが完了した後に、監視制御回路部130Aに対する様々な機能検査を行うことができる。
例えば、直並列変換器137を介して負荷駆動指令を送信し、内部出力インタフェース回路136が発生する負荷駆動信号を検査用マイクロプロセッサ320Aに取り込んで、期待する出力信号が得られたかどうかを判定することができる。
このとき、マスク回路260を有効あるいは無効に制御できるようにしておけば、マスク回路260による出力禁止動作の点検も行うことができる。
同様に、検査用マイクロプロセッサ320Aから多チャンネルＡ/Ｄ変換器134、内部入力インタフェース回路135に対して代替センサ信号を供給し、これを直並列変換器137を介して検査用マイクロプロセッサ320Aに取り込んで、期待する入力信号が得られたかどうかを判定することができる。
このとき、マスク回路260を有効あるいは無効に制御できるようにしておけば、マスク回路260による入力禁止動作の点検も行うことができる。
【００３９】
次に、図１のとおりに構成されたものの全般動作について、図４、図５で示す動作説明用フローチャートによって詳細に説明する。
まず、図１によって全般動作の概要を説明すると、電源スイッチ103が閉路されると電源リレーの励磁コイル102bが付勢されて出力接点102aが閉路し、電子制御装置100Aに対して主電源電圧Ｖbが印加され、定電圧電源回路110が所定の安定化電圧である第一から第四の出力電圧Ｖad、Ｖif、Ｖcp、Ｖsbを発生する。
なお、第五の出力電圧Ｖupは外部電源101から直接給電されるバックアップ電源Ｖbbの電圧を降圧したものであって、電源リレーの出力接点102aが開路していても常時所定の安定化電圧を発生しＲＡＭメモリ123の全領域、又はバッテリバックアップを必要とする一部領域に給電するようになっている。
【００４０】
監視制御回路部130A内のパワーオンリセット回路140は、第二の出力電圧Ｖifが発生した後の所定の起動待機時間Ｔstが経過するまでは、パワーオンリセット信号POR2の論理レベルを「Ｌ」として、主制御回路部120A内のマイクロプロセッサ121の出力発生を禁止しているとともに、この期間内に第一編成のスキャンチェーン回路に対する自己テストを行うようになっている。
やがて、パワーオンリセット信号POR2の論理レベルが「Ｈ」に変化すると、主制御回路部120Aによる入出力制御動作と監視制御回路部130Aによる監視制御動作が開始し、マイクロプロセッサ121はウォッチドッグ信号WDSを発生し、ウォッチドッグタイマ138はウォッチドッグ信号WDSのパルス幅が所定値以下であれば出力許可信号OUTEを発生して、内部出力インタフェース回路126、136による制御出力の発生を許可するとともに、電源リレーの励磁コイル102bに対する付勢トランジスタ112aを駆動して、自己保持付勢するようになっている。
運転中の主制御回路部120Aは第一、第二のアナログセンサ104a、104bと、スイッチセンサ105a、105bの動作状態と、プログラムメモリ122Aの制御プログラムの内容に応動して、電気負荷群106a、106bを駆動制御するが、アナログセンサ104bとスイッチセンサ105bと電気負荷群106bとの入出力信号の交信は、直並列変換器127、137を介して行われるようになっている。
運転中の主制御回路部120Aは第一、第二のアナログセンサ104a、104bと、スイッチセンサ105a、105bの動作状態と、プログラムメモリ122Aの制御プログラムの内容に応動して、電気負荷群106a、106bを駆動制御するが、アナログセンサ104bとスイッチセンサ105bと電気負荷群106bとの入出力信号の交信は、直並列変換器127、137を介して行われるようになっている。
【００４１】
但し、監視制御回路部130A側に設けられたアナログセンサ104b、スイッチセンサ105b、電気負荷群106bを廃止して、これ等の入出力をすべて主制御回路部120Aに直接接続することも可能である。
運転中の監視制御回路部130Aはウォッチドッグタイマ138によるウォッチドッグ信号WDSの監視を行うとともに、主制御回路部120Aに対して定期的に質問情報を送信し、主制御回路部120Aが返信した回答情報と正解情報とを比較して、主制御回路部120Aが正常に動作しているかどうかを点検するようになっている。
ここで、電源スイッチ103が開路されると、マイクロプロセッサ121はＲＡＭメモリ123に書込みされていた学習記憶情報や、異常発生情報をプログラムメモリ122Aのデータ格納領域に転送保存してからウォッチドッグ信号WDSの発生を停止する。
その結果、出力許可信号OUTEによる電源リレーの自己保持付勢が解除されて電源リレーの出力接点102aが開路するようになっている。
【００４２】
次に、ハードウェアロジックで構成された監視制御回路部130Aの制御動作の詳細を、図４で示された等価フローチャートと、図１、図２の構成図を参照しながら説明する。
図４において、工程400は図１における電源スイッチ103が閉路されて、電源リレーの出力接点102aが閉路し、電子制御装置100Aに主電源電圧Ｖbが供給されるステップである。
続く工程401は、図２におけるパワーオン検出回路211とパワーオンリセット回路140とが、論理レベル「Ｌ」となるパワーオン検出信号POR1とパワーオンリセット信号POR2を発生するステップである。
なお、パワーオン検出回路211が発生するパワーオン検出信号POR1は例えば５msecの期間が経過すると論理レベル「Ｈ」に変化し、パワーオンリセット回路140が発生するパワーオンリセット信号POR2は例えば50msecの期間が経過すると論理レベル「Ｈ」に変化するようになっている。
続く工程402では監視制御回路部130A全体の初期化が行われ、初期化の完了に伴ってパワーオンリセット回路140の計時動作が開始するようになっている。
続く工程403は、パワーオン検出信号POR1の論理レベルが「Ｈ」に変化したかどうかを判定し、「Ｈ」に変化していなければＮＯの判定を行って工程401へ復帰し、「Ｈ」に変化すればYESの判定を行って工程ブロック404へ移行する判定ステップとなっている。
【００４３】
工程ブロック404では、図２におけるBIST制御ブロック210が作動を開始して、スキャンパルス出力回路213は第一編成のスキャンチェーン回路220、230、240に対して第一の診断パルス列信号BOUTを供給し、最後段のスキャンチェーン回路240が送出するスキャンアウト信号SOUTは、第一の測定パルス列信号BINとして圧縮回路214を介して期待値比較回路215に入力される。
続く工程405は、期待値比較回路215による比較判定が完了したかどうかを判定し、完了であればYESの判定を行って工程406へ移行し、未完了であればNOの判定を行って工程407へ移行する判定ステップとなっている。
工程406は、期待値比較回路215による比較判定結果が正常であったかどうかを判定し、正常判定であればYESの判定を行って工程408aへ移行し、正常判定でなければNOの判定を行って工程408bへ移行する判定ステップとなっている。
工程407は、工程ブロック404による自己テストの所要時間が、所定の判定閾値時間を超過したかどうかを判定し、未超過であればNOの判定を行って工程ブロック404へ復帰し、超過であればYESの判定を行って工程408cへ移行する判定ステップとなっている。
なお、タイムアウト異常判定を行うための上記判定閾値時間は、パワーオンリセット回路140によるパワーオンリセット時間である起動待機時間Ｔstよりも短い時間に設定されている。
【００４４】
工程408aでは期待値比較回路215による比較判定結果が正常であったことを比較結果記憶メモリ216によって記憶し、工程408bでは期待値比較回路215による比較判定結果が異常であったことを比較結果記憶メモリ216の正常記憶をリセットすることによって記憶し、工程408cでは所定の判定閾値時間が経過しても期待値比較回路215による比較判定結果が得られないときに、タイムアウト検出回路218によってタイムアウト異常を記憶する。工程408a、408b、408cに続く工程410は、工程403がYESの判定を行った以降の経過時間が所定の起動待機時間Ｔstを経過したかどうかを判定し、時間経過であればYESの判定を行って工程411へ移行し、未経過であればNOの判定を行って工程410へ復帰する待機ステップとなっている。
工程411ではパワーオンリセット回路140によるパワーオンリセット信号POR2の論理レベルを「Ｈ」に反転させて、パワーオンリセット状態を解除する。
続く工程ブロック412では、図５で後述する工程504においてマイクロプロセッサ121が発生するウォッチドッグ信号WDSをウォッチドッグタイマ138によって監視して、ウォッチドッグ信号WDSのパルス幅が所定値以下の正常状態であれば出力許可信号OUTEを発生し、所定値以上の異常状態であればリセットパルス信号RSTを発生する。
【００４５】
なお、出力許可信号OUTEが発生していると、図１における電源リレーの励磁コイル102bは付勢トランジスタ112aによって自己保持付勢され、電源スイッチ103が開路しても付勢状態が持続するようになっている。
また、パワーオンリセット信号POR2やリセットパルス信号RSTが発生すると、後述する図５の工程502によって主制御回路部120Aの初期化が行われるようになっている。
続く工程413は、後述する図５の工程508においてリトライ指令信号ERSTが発生したかどうかを判定し、発生しておればYESの判定を行って工程401へ復帰し、リトライ指令信号ERSTが発生していなければ中継端子Ａを介して工程414へ移行する判定ステップとなっている。
工程414は、電源スイッチ103が依然として閉路されているかどうかを判定し、閉路されておればYESの判定を行って工程ブロック415へ移行し、開路されておればNOの判定を行って工程417へ移行する判定ステップとなっている。
【００４６】
工程ブロック415では、図１のアナログセンサ104bやスイッチセンサ105bからの入力信号を直並列変換器137、127を介してマイクロプロセッサ121に送信したり、マイクロプロセッサ121から直並列変換器127、137を介して受信した制御信号によって電気負荷群106bを駆動制御する。
続く工程ブロック416では、直並列変換器137、127を介してマイクロプロセッサ121に対して定期的に質問情報を送信し、マイクロプロセッサ121から直並列変換器127、137を介して受信した回答情報と、監視制御回路部130Aに予め格納されている正解情報とを比較して主制御回路部120Aの動作状態を監視する。
工程ブロック415、416を繰返して実行する過程で、電源スイッチ103が開路されていると工程414から工程417へ移行する。
工程417は、ウォッチドッグタイマ138によってウォッチドッグ信号WDSが停止したかどうかを判定し、停止していなければNOの判定を行って工程414へ復帰し、停止しておればYESの判定を行って工程418へ移行する判定ステップである。
工程418ではウォッチドッグタイマ138の出力許可信号OUTEが論理レベル「Ｌ」となることによって、電源リレーの励磁コイル102bが消勢され、出力接点102aが開路して電子制御装置100Aに対する主電源電圧Ｖbの給電が停止されるようになっている。
【００４７】
次に、マイクロプロセッサ121を主体として構成された主制御回路部120Aの制御動作の詳細を、図５で示されたフローチャートと、図１、図２の構成図を参照しながら説明する。
図５において、工程500は図１における電源スイッチ103が閉路されて、電源リレーの出力接点102aが閉路し、電子制御装置100Aに主電源電圧Ｖbが供給されるステップである。
続く工程501は、図１におけるパワーオンリセット回路140が論理レベル「Ｌ」となるパワーオンリセット信号POR2を発生しているかどうか、又は、ウォッチドッグタイマ138がリセットパルス信号RSTを発生しているかどうかを判定し、いずれかのリセット指令が発生しているとYESの判定を行って工程502へ移行し、リセット指令が発生していなければNOの判定を行って工程501へ復帰する待機ステップとなっている。
工程502では主制御回路部120Aの初期化が行われてからマイクロプロセッサ121の動作開始工程503へ移行する。
続く工程504では定期的にウォッチドッグ信号WDSを発生する動作が開始する。
続く工程505は、動作開始工程503が初回の動作である初回フローであるかどうかを判定し、初回フローであればYESの判定を行って工程506へ移行し、初回フローでなければNOの判定を行って、中継端子Ｂを介して工程510へ移行する判定ステップとなっている。
【００４８】
工程506は、図２の比較結果記憶メモリ216による比較異常の有無と、タイムアウト検出回路218によるタイムアウト異常の有無を読み出して、自己テスト異常の有無を判定し、正常であるとの判定結果が得られない場合にはYESの判定を行って工程507へ移行し、正常判定結果が得られた場合にはNOの判定を行って、中継端子Ｂを介して工程510へ移行する判定ステップとなっている。
工程507は、工程508によるリトライ指令信号ERSTの発生回数が、例えば３回超過であるかどうかを判定し、３回以下であればNOの判定を行って工程508へ移行し、３回超過であればYESの判定を行って中継端子Ｂを介して工程510へ移行する判定ステップとなっている。工程508ではリトライ指令信号ERSTを発生して工程501へ復帰する。
その結果、図４の工程413がYESの判定を行って、工程401でパワーオンリセット信号POR2が発生し、以降の工程を再び実行するとともに、図５の工程501がYESの判定を行って以降の工程を繰返して実行することになる。
【００４９】
図４の工程ブロック404による自己テストの再実行により、判定結果が正常となれば、図５の工程506がNOの判定を行って工程510へ脱出移行し、リトライ回数が３回を超過しても正常判定が得られない場合には、図５の工程507がYESの判定を行って工程510へ脱出移行する。
工程510は、電源スイッチ103が依然として閉路されているかどうかを判定し、閉路されておればYESの判定を行って工程512へ移行し、開路されておればNOの判定を行って工程521へ移行する判定ステップとなっている。
工程512は、工程510が初回のYES判定を行った初回フローであるかどうかを判定し、初回フローであればYESの判定を行って工程ブロック513へ移行し、初回フローでなければNOの判定を行って、工程514へ移行する判定ステップとなっている。
工程ブロック513では、例えばプログラムメモリ122Aの定数設定領域に格納されている所定の確認数値データを予めＲＡＭメモリ123に転送書込みしておいて、この確認数値データが正しく記憶されているかどうかを判定して、バックアップ電源Ｖbbが持続的に給電されていたかどうかを確認してから工程514へ移行するようになっている。
【００５０】
工程514は、工程506の判定がYESであって自己テスト判定結果に異常があるとき、又は工程507の判定がYESであって、所定のリトライ回数では正常判定が得られなかったとき、或いは、工程ブロック513によりメモリ異常の簡易点検においてメモリ異常が検出された場合にYESの判定を行って工程515へ移行し、異常がなければNOの判定を行って工程ブロック516へ移行する判定ステップとなっている。
工程515では、第二の制限出力運転モードを選択し、例えば電気負荷群106a、106bの中の一部の電気負荷に対する駆動を停止したり、制御出力を抑制するモードが選択されてから工程ブロック516へ移行するようになっている。
工程ブロック516では、入力センサ群104a、105a、104b、105bの動作状態に応動して、電気負荷群106a、106bの駆動制御が行われる。
続く工程ブロック517では、監視制御回路部130Aから送信された質問情報に対すると回答情報を生成し、これを監視制御回路部130Aに返信するＱ＆Ａ処理が行われる。
【００５１】
続く工程ブロック518では、プログラムメモリ122AやＲＡＭメモリ123のアドレス領域を分割して、順次その内容点検が行われる。
例えば、プログラムメモリ122AについてはＣＲＣチェックで代表される符号点検手段によって、ビット情報の混入や欠落がないかどうかが順次点検される。
また、ＲＡＭメモリ123では予め正論理情報と負論理情報を記憶しておいて、反転論理照合によって両者が一致しているかどうかの点検が行われるようになっている。
続く工程519aは、工程ブロック517で異常判定が行われた場合、又は工程ブロック518でプログラムメモリ122Aの異常判定が行われた場合にYESの判定を行って工程519bへ移行し、これらの異常が無ければNOの判定を行って動作完了工程520へ移行する判定ステップとなっている。
工程519bでは、第一の制限出力運転モードを選択し、工程515の第二の制限出力運転モードに比べて電気負荷群106a、106bの中のより多くの電気負荷、又は信頼性上重要な電気負荷に対する駆動を停止したり、制御出力を厳しく抑制するモードが選択されてから動作完了工程520へ移行するようになっている。
【００５２】
動作完了工程520では他の制御プログラムを実行し、所定の時間以内には再度動作開始工程503へ移行して、以降の制御フローを繰返して実行するようになっている。
なお、工程ブロック518でＲＡＭメモリ123の異常が検出された場合には、工程514がYESの判定を行って、工程515による第二の制限出力運転モードが選択されるようになっている。
電源スイッチ103が開路されて、工程510がNOの判定を行ったときに実行される工程521では、運転中にＲＡＭメモリ123に書込み記憶されたいた異常発生情報や学習情報をプログラムメモリ122Aのデータ保存領域に転送格納する。
続く工程522ではウォッチドッグ信号WDSの発生を停止する。
続く工程523では、図４の工程417がYESの判定を行って、ウォッチドッグタイマ138の出力許可信号OUTEの論理レベルが「Ｌ」となり、電源リレーの励磁コイル102bが消勢され、出力接点102aが開路して電子制御装置100Aに対する主電源電圧Ｖbの給電が停止されるよう
になっている。
【００５３】
次に、図１のものの単品検査装置の動作説明用フローチャートである図６について、図３を参照しながら詳細に説明する。
図６において、工程600は図３における図示しない電源スイッチが閉路されて、単品検査装置300Aに主電源電圧Ｖbが供給されるステップである。
続く工程601は、図３におけるパワーオンリセット回路340が一時的に論理レベル「Ｌ」となるパワーオンリセット信号POR3を発生していることによって検査用マイクロプロセッサ320Aが初期化されるステップである。
続く工程602は、検査用マイクロプロセッサ320Aの動作開始ステップである。
続く工程603は選択指令信号EXTの論理レベルを「Ｈ」とすることによって、図３における選択回路素子SA1〜SA3を図示位置に切換えて、第二編成のスキャンチェーン回路220、230、240、217、250を構成するステップである。
続く工程604では、リトライ指令信号ERSTを発生して工程ブロック605へ移行する。
続く工程ブロック605では、図３における外部クロック信号ECLKと、第二編成のスキャンチェーン回路に対する第二の診断パルス列信号ESCNと、外部スキャン許可信号ESENを発生して監視制御回路部130Aに供給するとともに、最後段のスキャンチェーン回路250が送出するスキャンアウト信号は、第二の測定パルス列信号EOUTとして検査用マイクロプロセッサ320Aの測定パルス入力端子RSCNに入力される。
【００５４】
続く工程606は、プログラムメモリ322Aに格納されている制御プログラムである期待値比較手段による比較判定が完了したかどうかを判定し、完了であればYESの判定を行って工程607へ移行し、未完了であればNOの判定を行って工程608へ移行する判定ステップとなっている。
期待値比較手段となる工程607は、比較判定結果が正常であったかどうかを判定し、正常判定であればYESの判定を行って工程611へ移行し、正常判定でなければNOの判定を行って工程609へ移行する判定ステップとなっている。
工程608は、工程ブロック605による外部テストの所要時間が、所定の判定閾値時間を超過したかどうかを判定し、未超過であればNOの判定を行って工程ブロック605へ復帰し、超過であればYESの判定を行って工程609へ移行する判定ステップとなっている。
なお、タイムアウト異常判定を行うための上記判定閾値時間は、パワーオンリセット回路140によるパワーオンリセット時間である起動待機時間Ｔstよりも短い時間に設定されている。
【００５５】
工程609は、工程604において発生したリトライ指令信号ERSTの発生回数が例えば３回を超過しているかどうかを判定し、未超過であればYESの判定を行って工程603へ復帰し、超過しておればNOの判定を行って工程615へ移行する判定ステップである。
工程607による外部テストが正常であったときに実行される工程611では、選択指令信号EXTの論理レベルを「Ｌ」にして、図２におけるBIST制御ブロック210による自己テストモードを選択するようになっている。
続く工程612ではリトライ指令信号ERSTを発生することによって監視制御回路部130Aが初期化され、続く工程ブロック613によって図４の工程ブロック404に相等する自己テストが行われる。
続く工程614は、工程ブロック613による自己テスト結果が正常であったかどうかを判定し、正常判定であればYESの判定を行って動作完了工程620へ移行し、正常判定でなければNOの判定を行って工程615へ移行する判定ステップとなっている。
工程615では、異常発生情報を図示しない報知手段によって報知して動作完了工程620へ移行する。
【００５６】
以上の説明では、監視制御回路部130Aがマイクロプロセッサを持たないハードウェアロジック回路によって構成されているものについて説明した。
しかし、図１の論理制御回路部131Aに代わって、プログラム内容が変更されることのないマスクＲＯＭメモリであるプログラムメモリと協働する補助マイクロプロセッサとすることも可能である。
この場合、補助マイクロプロセッサとプログラムメモリは、図２、図３における監視制御主回路部139Aに相等しており、第一編成のスキャンチェーン回路220によって自己テスト又は外部テストが行われることになる。
【００５７】
以上の説明で明らかなとおり、この発明の実施形態１による集積回路素子を有する電子制御装置は、入力センサ群104b、105bに接続される入力インタフェース回路114b、114bと、電気負荷群106bに接続される出力インタフェース回路116bと、当該入力インタフェース回路及び出力インタフェース回路に接続された、少なくとも１個の集積回路素子130Aとを包含した電子制御装置100Aであって、
前記集積回路素子130Aは更に、BIST（Built-in Self Test)制御ブロック210と、当該集積回路素子内の複数の被検査組合せ回路要素のそれぞれの前後位置に内在又は追加接続された複数のフリップフロップ回路とを、相互に直列編成したスキャンチェーン回路217、220、230、240、250と、前記複数の回路要素における入力回路部と出力回路部に設けられて入出力動作を禁止するマスク回路260とによって構成された自己テスト回路200を備えるとともに、スキャンモードの選択指令信号EXTが入力される入力端子を備えており、
前記選択指令端子には、前記スキャンチェーン回路の直列編成として少なくとも前記BIST制御ブロック210に対応したスキャンチェーン回路217 、及びその他の適用除外となるスキャンチェーン回路250とを除外した第一編成にするか、又は全てのスキャンチェーン回路217、220、230、240、250を包含した第二編成にするかの選択指令信号EXTが入力されるようになっている。
【００５８】
前記BIST制御ブロック210は、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号BOUTを供給するスキャンパルス出力回路213と、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号BINを受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路215と、この判定結果の良否を記憶する比較結果記憶メモリ216を備えるとともに、前記第一の診断パルス列信号BOUTを有効にする内部スキャン許可信号BSENを発生し、
前記自己テスト回路200は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号ESCNが入力されるパルス入力端子と、前記第二の診断パルス列信号ESCNに応動する第二の測定パルス列信号EOUTが送出されるパルス出力端子と、前記第二の診断パルス列信号ESCNを有効にする外部スキャン許可信号ESENの制御入力端子とを備えていて、
前記BIST制御ブロック210は更に、前記集積回路素子130Aに給電するための電源スイッチ103が閉路してから、当該集積回路素子が制御動作を開始するまでの所定の起動待機時間Ｔstにおいて有効となり、前記第一編成のスキャンチェーン回路220、230、240を用いて自己テストを実行し、当該自己テストの実行中は前記マスク回路260によって、前記入力インタフェース回路115bからの一部の入力信号の取込みと、前記出力インタフェース回路116bに対する一部の出力信号の発生は禁止されていて、
前記第二編成のスキャンチェーン回路217、220、230、240、250に対する自己テスト回路200を用いた外部テストと前記第二の診断パルス列信号ESCNの供給は、前記集積回路素子130Aの単品の出荷検査工程において行われるようになっている。
【００５９】
前記スキャンパルス出力回路213は、再現性を有する確定算式による疑似乱数発生器が使用されて、前記第一の診断パルス列信号BOUTを発生し、
前記第一の測定パルス列信号BINは、巡回冗長検査（Cyclic Redundancy Check、CRC)で代表される圧縮回路214を介して前記期待値比較回路215に入力され、前記正解パルス列情報は同じ圧縮算式で予め圧縮され、比較基準値として変換された期待値が使用される。
以上のとおり、BIST制御ブロックに設けられたスキャンパルス出力回路と期待値比較回路とは、疑似乱数発生器によって生成された第一の診断パルス列信号に応動する第一の測定パルス列信号と、正解パルス列情報の圧縮値とを比較するようになっている。
従って、第一の診断パルス列に対する記憶手段を必要とせず、正解情報も少ないビット数の基板パターン情報によって固定記憶することができ、小型、安価なBIST制御ブロックを得ることができる特徴がある。
【００６０】
前記BIST制御ブロック210はタイムアウト検出回路218を備え、
前記タイムアウト検出回路218は、前記スキャンパルス出力回路213が前記第一の診断パルス列信号BOUTを発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路215による比較判定結果が得られないときにタイムアウト異常情報を記憶するとともに、
前記BIST制御ブロック210は所定回数以下のリトライ処理によって自己テスト動作を完了するようになっている。
以上のとおり、BIST制御ブロックはタイムアウト検出回路を備え、所定時間内に点検動作が完了しないときには自己テスト動作を完了するようになっている。
従って、自己テストの対象外となっているBIST制御ブロック自体に異常があった場合でも、タイムアウト異常情報によって異常状態を代替検出することができる特徴がある。
【００６１】
前記集積回路素子は第一及び第二の集積回路素子に分割されていて、
前記第一の集積回路素子120Aは、前記入力センサ群104a、105a、104b、105bの動作状態と、プログラムメモリ122Aの内容とに応動して、前記電気負荷群106a、106bを駆動制御するマイクロプロセッサ121を包含した主制御回路部を構成し、
前記第二の集積回路素子130Aは前記マイクロプロセッサ121と協働し、前記マイクロプロセッサ121の制御異常の有無を検出する監視制御主回路部139Aと、前記マイクロプロセッサ121が発生するウォッチドッグ信号WDSの信号幅を監視するウォッチドッグタイマ138と、前記マイクロプロセッサ121とシリアル交信を行う直並列変換器137と、前記マイクロプロセッサ121に対してパワーオンリセット信号POR2を発生するパワーオンリセット回路140とによる回路要素の複数を包含する監視制御回路部を構成するとともに、
前記分割された集積回路素子の少なくとも一方である前記第二の集積回路素子130Aは更に、前記BIST制御ブロック210と、前記スキャンチェーン回路217、220、230、240、250と、前記マスク回路260とによって構成された前記自己テスト回路200と、前記スキャンモードの選択指令信号EXTが入力される選択指令端子を備えている。
【００６２】
前記BIST制御ブロック210は、当該BIST制御ブロック210に対応したスキャンチェーン回路217と前記パワーオンリセット回路140に対応したスキャンチェーン回路250とを除外した前記第一編成のスキャンチェーン回路220、230、240の最前段に第一の診断パルス列信号BOUTを供給する前記スキャンパルス出力回路213と、前記スキャンチェーン回路220、230、240の最後段から出力される第一の測定パルス列信号BINを受信して、前記正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する前記期待値比較回路215と、この判定結果の良否を記憶する前記比較結果記憶メモリ216を備えるとともに、前記BIST制御ブロック210は更に、前記パワーオンリセット回路140が前記マイクロプロセッサ121に対してパワーオンリセット信号POR2を発生している期間内に前記自己テスト回路200
による前記第二の集積回路素子130Aの異常点検を完了し、パワーオンリセット信号POR2が解除されて前記マイクロプロセッサ121が制御動作を開始したときには、監視制御回路部である前記第二の集積回路素子130Aによって、主制御回路部である前記第一の集積回路素子120Aの動作監視が行われるようになっている。
【００６３】
以上のとおり、電子制御装置は主制御回路部を構成する第一の集積回路素子と監視制御回路部を構成する第二の集積回路素子とによって構成されていて、運転開始時に主制御回路部内のマイクロプロセッサを初期化している期間に、自己テスト回路によって監視制御回路部のハードウェアチェックを行い、運転中は点検確認された監視制御回路部によって主制御回路部の動作点検を行うようになっている。
従って、主制御回路部が制御出力を発生する前の初期化処理の時間帯を有効活用して、監視制御回路部のハードウェアチェックを行い、起動所要時間が延引されないようにするとともに、電源スイッチが投入された運転開始の都度にハードウェアチェックが行われて、信頼性を向上することができる効果がある。
また、第二の集積回路素子に含まれるパワーオンリセット回路は自己テストの対象から除外されているので、自己テストの期間において起動待機時間Ｔstを計測することができる特徴がある。
【００６４】
前記BIST制御ブロック210はタイムアウト検出回路218を備え、
前記タイムアウト検出回路218は、前記スキャンパルス出力回路213が前記第一の診断パルス列信号BOUTを発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路215による比較判定結果が得られないときにタイムアウト異常情報を記憶するとともに、
前記判定閾値時間は前記パワーオンリセット回路140が発生するパワーオンリセット信号POR2の起動待機時間Ｔstよりも短い時間であって、前記BIST制御ブロック210はタイムアウト異常の発生に伴って自己テスト動作を完了し、
前記マイクロプロセッサ121は、前記パワーオンリセット信号POR2が解除されたことによって制御動作を開始し、前記タイムアウト異常の有無と比較判定異常の有無を読出して、前記タイムアウト異常情報又は比較判定異常が記憶されているか、正常返信が得られなければ、所定の制限回数のもとでリトライ指令信号ERSTを発生し、
前記BIST制御ブロック210は、前記リトライ指令信号ERSTを受信したことによって、前記パワーオンリセット回路140を初期化して再起動するとともに、前記第一の診断パルス列信号BOUTを発生して再度自己テスト動作を実行し、
前記マイクロプロセッサ121は、所定回数の前記リトライ指令信号ERSTの発生にも関わらず、依然として前記比較結果記憶メモリ216が比較判定正常に変化しないとき、及び前記タイムアウト異常が発生しているときには、異常報知を行なって制御動作を停止するか、又は第二の制限出力運転モードに移行して制御動作を開始するようになっている。
【００６５】
以上のとおり、BIST制御ブロックが比較結果異常又はタイムアウト異常を検出したとき、又は正常返信が得られないときは、マイクロプロセッサはリトライ指令信号を発生し、
所定回数のリトライ指令に対して依然として異常が継続しているときには、運転停止又は所定の制限出力運転モードに移行して運定開始するようになっている。
従って、主制御回路部は運転開始時に監視制御回路部の正常又は異常状態を認知して、これに対応した制御動作を行うことができるとともに、リトライ指令信号の発生回数は不揮発性のプログラムメモリの中の制御定数として手軽に調整設定することができ、BIST制御ブロックのハードウェア負担も軽減される特徴がある。
【００６６】
以上の説明で明らかなとおり、この発明の実施形態１による集積回路素子の単品検査装置は、入力センサ群104b、105bに接続される入力インタフェース回路114b、115bと、電気負荷群106bに接続される出力インタフェース回路116bと、当該入力インタフェース回路及び出力インタフェース回路に接続された、少なくとも１個の集積回路素子130Aとを包含した電子制御装置100Aに適用される前記集積回路素子130Aを被検査集積回路素子とし、当該被検査集積回路素子を着脱自在に接続することができる検査用マイクロプロセッサ320Aを備えた集積回路素子の単品検査装置300Aであって、
前記集積回路素子130Aは更に、BIST（Built-in Self Test)制御ブロック210と、当該集積回路素子内の複数の被検査組合せ回路要素のそれぞれの前後位置に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成したスキャンチェーン回路217、220、230、240、250と、前記複数の回路要素における入力回路部と出力回路部に設けられて入出力動作を禁止するマスク回路260とによって構成された自己テスト回路200を備えるとともに、スキャンモードの選択指令信号EXTが入力される選択指令端子を備えている。
【００６７】
前記選択指令端子には、前記スキャンチェーン回路の直列編成として少なくとも前記BIST制御ブロック210に対応したスキャンチェーン回路217、及びその他の適用除外となるスキャンチェーン回路250とを除外した第一編成にするか、又は全てのスキャンチェーン回路217、220、230、240、250を包含した第二編成にするかの選択指令信号EXTが入力され、前記BIST制御ブロック210は、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号BOUTを供給するスキャンパルス出力回路213と、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号BINを受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路215と、この判定結果の良否を記憶する比較結果記憶メモリ216を備えるとともに、前記第一の診断パルス列信号BOUTを有効にする内部スキャン許可信号BSENを発生する。
【００６８】
前記自己テスト回路200は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号ESCNが入力されるパルス入力端子と、当該第二の診断パルス列信号ESCNに応動する第二の測定パルス列信号EOUTが送出されるパルス出力端子と、前記第二の診断パルス列信号ESCNを有効にする外部スキャン許可信号ESENの制御入力端子とを備えていて、
前記選択指令端子は予め前記第二編成となるモードに固定設定されているか、又は前記検査用マイクロプロセッサ320Aは前記選択指令信号EXTを発生して、全てのスキャンチェーン回路を包含した前記第二編成のスキャンチェーン回路217、220、230、240、250を編成し、前記第二の診断パルス列信号ESCNを発生して前記集積回路素子130Aに供給するとともに、当該集積回路素子130Aから得られる前記第二の測定パルス列信号EOUTを受信して、第二の正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較手段607を備えていて、
前記第一編成のスキャンチェーン回路220、230、240に対する自己テストと前記第一の診断パルス列信号BOUTの供給は、前記集積回路素子130Aが前記電子制御装置100Aに組み込まれた状態で行われるようになっている。
【００６９】
前記検査用マイクロプロセッサ320Aはプログラムメモリ322Aと協働し、
前記検査用マイクロプロセッサ320Aが発生する第二の診断パルス列信号ESCNは、前記プログラムメモリ322Aの数値設定領域に格納されたバイナリ数値を外部クロック信号ECLKによって下位ビット又は上位ビットから順次１ビットごとに送出したものであり、
前記第二の正解パルス列情報は前記プログラムメモリ322Aの数値設定領域に格納され、
前記第二の診断パルス列信号ESCN及び前記第二の測定パルス列信号EOUTと同じビット数のバイナリ数値であり、
前記検査用マイクロプロセッサ320Aは更に、前記プログラムメモリ322Aに格納された制御プログラムである前記期待値比較手段607によって、前記第二の測定パルス列信号EOUTと前記第二の正解パルス列情報とを比較して、比較不一致の有無と、不一致が発生したスキャンチェーン回路の位置を判定するようになっている。
以上のとおり、検査用マイクロプロセッサが発生する第二の診断パルス列信号と、これに対応した第二の測定パルス列信号に関する正解パルス列情報とは、検査用マイクロプロセッサと協働するプログラムメモリに格納された同一ビット数のバイナリ数値となっている。
従って、第二の診断パルス列信号は乱数発生器によらないで、テストパターン生成技術（Automatic Test Pattern Generation、ATPG)によって生成された好適なテストパターンに基づくことができるとともに、圧縮回路が使用されていないので、異常発生部位を特定することができる特徴がある。
【００７０】
前記検査用マイクロプロセッサ320Aは、前記BIST制御ブロック210に入力される前記選択指令信号EXTを変更して、前記スキャンチェ−ン回路を前記第一編成にして、前記BIST制御ブロック210が発生する前記第一の診断パルス列信号BOUTによる自己テストを実行させ、前記期待値比較回路215による良否判定結果を監視して前記自己テスト回路200の良否を判定するようになっている。
以上のとおり、検査用マイクロプロセッサは第二の診断パルス列信号による外部テストに続いて、BIST制御ブロックが発生する第一の診断パルス列信号による自己テストを行うようになっている。
従って、外部テストではBIST制御ブロックを停止した状態で、BIST制御ブロックに対応したスキャンチェーン回路によるBIST制御ブロックのハードウェアチェックが行われ、自己テストではBIST制御ブロックが正常動作しているかどうかの機能点検を行うことができる特徴がある。
【００７１】
実施の形態２．
以下、この発明の第２実施例による電子制御装置の全体構成図である図７について、図１のものとの相違点を中心にしてその構成を詳細に説明する。
なお図１と図７との主な相違点は、自己テストの対象となっている集積回路素子が主制御回路部120Bとなっていることであり、その結果として自己テストの対象外となるスキャンチェーン回路が変化している。
また、自己テストは運転停止の直後に実施されるようになっており、その結果として自己テストのリトライ処理はBIST制御ブロックによって実行されるようになっている。
図７において、電子制御装置100Bは、前述した定電圧電源回路110と、第一の集積回路素子である主制御回路部120Bと、第二の集積回路素子である監視制御回路部130Bを主体として構成されている。
電子制御装置100Bの外部には、図１の場合と同様に、外部電源101と電源リレー、入力センサ群104a、105a、104b、105bと電気負荷群106a、106bとが接続され、電子制御装置100Bの内部には更に、入力インタフェース回路114a、115a、114b、115bと出力インタフェース回路116a、116bとが接続されている。
【００７２】
第一の集積回路素子120Bは、マイクロプロセッサ121、不揮発性のプログラムメモリ122B、演算処理用のＲＡＭメモリ123、多チャンネルＡＤ変換器124、内部入力インタフェース回路125、内部出力インタフェース回路126、直並列変換器127、ウォッチドッグ信号回路128と、図８、図９で後述する自己テスト回路800によって構成されている。
なお、演算制御主回路部129Bはマイクロプロセッサ121、多チャンネルＡＤ変換器124、内部入力インタフェース回路125、内部出力インタフェース回路126によって編成されており、フラッシュメモリである不揮発性のプログラムメモリ122B内の一部領域は、不揮発性のデータメモリとして使用するようになっている。
第二の集積回路素子130Bは、ハードロジック又は補助マイクロプロセッサで構成された論理制御回路部131Bと、バッファメモリ133と、第二の多チャンネルＡＤ変換器134と、内部入力インタフェース回路135と、内部出力インタフェース回路136によって編成された監視制御主回路部139Bを備え、当該第二の集積回路素子130Bはマイクロプロセッサ121に対して直並列変換器127、137を介してシリアル接続されていて、第二のアナログセンサ104bから得られるアナログ信号のデジタル変換値や、第二のスイッチセンサ105bから得られるON/OFF信号をマイクロプロセッサ121に送信すると共に、マイクロプロセッサ121が発生した制御出力信号によって第二の電気負荷群106bを駆動するようになっている。
【００７３】
第二の集積回路素子130Bは更に、マイクロプロセッサ121が発生するウォッチドッグ信号WDSを受信して、当該ウォッチドッグ信号WDSのパルス幅が所定値以上であるときにリセットパルス信号RSTを発生して、マイクロプロセッサ121を初期化して再起動させるウォッチドッグタイマ138と、電源投入時にパワーオンリセット信号POR2を発生して、所定の起動待機時間Ｔst中にマイクロプロセッサ121を初期化して初起動させるパワーオンリセット回路140とを包含している。
なお、第二の集積回路素子130Bは望ましくは図２、図３で前述した自己テスト回路200を備えているが、自己テスト回路200が設けられていなくてもよい。
また、電源リレーの励磁コイル102bは、電源スイッチ103が閉路したことを検出する電源スイッチ信号PWSに応動して付勢トランジスタ112aを介して給電されるようになっているが、ウォッチドッグタイマ138が出力許可信号OUTEを発生すると、駆動抵抗112bを介して付勢トランジスタ112aが継続付勢され、電源スイッチ103が開路してもマイクロプロセッサ121が停止して、ウォッチドッグ信号WDSが停止するまでは、出力接点102aは閉路している。
また、主制御回路部120Bに設けられた自己テスト回路800は、ウォッチドッグ信号WDSの停止後にBIST動作中信号を発生して、論理和回路112cを介して励磁コイル102bに対する付勢トランジスタ112aを自己保持駆動するようになっている。
【００７４】
次に、図７のものの自己テスト回路の詳細ブロック図である図８について、図２のものとの相違点を中心にして詳細に説明する。
なお、図２と図８との主な相違点は、図２の監視制御回路部130Aに設けられていた自己テスト回路200に代わって、図８では主制御回路部120B側に自己テスト回路800が設けられていることであり、自己テスト回路200内の200番台の符号は、自己テスト回路内の800番台の符号に置き換えられていて、同一対応符号は同一又は相等部分を示している。
図８において、電子制御装置100Bは前述した定電圧電源回路110と、第一の集積回路素子である主制御回路部120Bと、第二の集積回路素子である監視制御回路部130Bと、入力インタフェース回路114a、114b、115a、115bと出力インタフェース回路116a、116bとを、図示しない１枚の回路基板上で相互に接続して、密閉筐体に収納したものとなっており、回路基板に設けられた図示しないコネクタを介して、図７で示された電源回路及び入力センサ群と電気負荷群に接続されている。
主制御回路部120Bは、図７でも示されているとおり、プログラムメモリ122Bと演算処理用のＲＡＭメモリ123によって構成されたメモリ部と直並列変換器127とウォッチドッグ信号回路128と演算制御主回路部129Bと自己テスト回路800によって構成されている。
自己テスト回路800は、スキャンチェーン回路817を含むBIST制御ブロック810と、スキャンチェーン回路820、830、840、850と、マスク回路860とによって構成されていて、以下にその詳細を説明する。
【００７５】
まず、マスク回路860の内訳について図７、図８を参照しながら説明する。
マスク回路821は、演算制御主回路部129B内の内部出力インタフェース回路126と回路基板上の出力インタフェース回路116aとの間に接続され、入出力禁止信号MSKが与えられたときに、電気負荷群106aを非駆動状態にするものである。
また、マスク回路822は、演算制御主回路部129B内の内部入力インタフェース回路125と回路基板上の入力インタフェース回路115aとの間に接続され、入出力禁止信号MSKが与えられたときに、スイッチセンサ105aからの入力を禁止して、例えば信号レベル「Ｌ」に固定しておくようになっている。
なお、マスク回路821は、図７の内部出力インタフェース回路126を兼ねることができ、マスク回路822は、図７の内部入力インタフェース回路125を兼ねることができる。
同様に、マスク回路831は、ウォッチドッグ信号WDSの出力を禁止し、マスク回路832は監視制御回路部130Bが発生するリセットパルス信号RSTとパワーオンリセット信号POR2の入力を禁止し、マスク回路841は、直並列変換器127が発生して監視制御回路部130Bに送信する下り信号の出力を禁止し、マスク回路842は直並列変換器127に入力される監視制御回路部130Bからの上り信号の入力を禁止するようになっている。
【００７６】
次に、スキャンチェーン回路820は、演算制御主回路部129B内の複数の被検査組合せ回路要素のそれぞれの前後位置に設けられた複数のフリップフロップ回路を相互に直列編成して構成されたシフトレジスタである。
同様に、スキャンチェーン回路830はウォッチドッグ信号回路128に対応し、スキャンチェーン回路840は直並列変換器127に対応し、スキャンチェーン回路850はプログラムメモリ122Bと演算処理用のＲＡＭメモリ123によって構成されたメモリ部に対応し、スキャンチェーン回路817は後述のBIST制御ブロック810に対応している。
但し、スキャンチェーン回路820、830、840は、機能ブロックとしての演算制御主回路部129Bとウォッチドッグ信号回路128と直並列変換器127の単位で分割する必要はなく、これらを合体した第一編成のスキャンチェーン回路として合体編成してもよい。
同様に、スキャンチェーン回路817、850は自己テスト対象外のスキャンチェーン回路として合体編成してもよい。
【００７７】
次に、BIST制御ブロック810の内部構成として、内部スキャン許可信号BSENは電源スイッチ103が開路したことにより、マイクロプロセッサ121が図５の工程521で示す退避処理を完了して、ウォッチドッグ信号WDSの発生を停止した時点で有効となり、BIST制御ブロック810に設けられたフリップフロップ回路であるBIST実行中F/FによってBIST動作中信号が記憶されるようになっている。
なお、BIST実行中F/Fはウォッチドッグ信号WDSの発生停止又は後述のリトライ指令信号ERSTによってセットされ、後述の期待値比較完了又はタイムアウト判定によってリセットされるフリップフロップ回路であり、BIST実行中では演算制御主回路部129Bの制御動作は停止している。
BIST動作中信号が記憶されると、クロック信号発生回路812は所定の周波数による内部クロック信号BCLKを発生する。
スキャンパルス出力回路813は、内部スキャン許可信号BSENが論理レベル「Ｈ」の許可状態にあるときに有効となり、内部クロック信号BCLKに応動して第一の診断パルス列信号BOUTを発生し、スキャンチェーン回路820にスキャンイン信号SINを供給する。
なお、スキャンパルス出力回路813は、例えば再現性を有する確定算式による疑似乱数発生器が使用されている。
スキャンチェーン回路820が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路830のスキャンイン信号SINとなり、スキャンチェーン回路830が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路840のスキャンイン信号SINとなり、スキャンチェーン回路840が発生するスキャンアウト信号SOUTは、BIST制御ブロック810に対する第一の測定パルス列信号BINとして入力される。
【００７８】
圧縮回路814は、受信した第一の測定パルス列信号BINを、例えば所定の数値で除算した剰余を算出して測定結果の圧縮値を生成する。
期待値比較回路815は、送信した第一の診断パルス列信号BOUTに対する正解情報を圧縮した期待値と、圧縮回路814から得られた測定結果の圧縮値とを比較して、一致であれば正常判定、不一致であれば異常判定を行って、比較結果記憶メモリ816で記憶するようになっている。
タイムアウト検出回路818は、所定の判定時間を経過しても期待値比較回路815による比較判定結果が得られないときには、タイムアウト異常信号を記憶するようになっている。
リトライ指令回路819は、期待値比較回路815が異常判定を行なったとき、又はタイムアウト検出回路818がタイムアウト異常を検出したときに、所定の制限回数のもとでリトライ指令信号ERSTを発生して再度自己テストを実行し、所定回数のリトライを行っても正常判定が行えないときには自己テストを完了し、比較結果記憶メモリ816は異常発生状態を記憶していることになる。
なお、ウォッチドッグ信号WDSが停止したことによりBIST動作中信号を記憶したBIST実行中F/Fは、比較結果記憶メモリ816が正常判定結果を記憶するか、又はリトライ指令回路819による所定回数の自己テストを行っても依然として正常判定結果が得られないときにリセットされ、BIST動作中信号が解除されるようになっている。
【００７９】
BIST制御ブロック810は図示しないパルスカウンタを備え、スキャンパルス出力回路813が発生した第一の診断パルス列信号BOUTのパルス数が、第一編成のスキャンチェーン回路820、830、840内のフリップフロップ回路の総数と等しくなったときに、一時的に内部スキャン許可信号BSENの論理レベルを「Ｌ」にする。
このように、内部スキャン許可信号を論理レベル「Ｈ」の許可状態にするとスキャンインモードとなり、内部クロック信号BCLKに応動して第一の診断パルス列信号BOUTがスキャンインされて、シフトレジスタを構成する各フリップフロップ回路に診断情報が入力される。
次に、内部スキャン許可信号BSENを論理レベル「Ｌ」の不許可状態にするとキャプチャモードとなり、ここで内部クロック信号BCLKが与えられると前記診断情報に対応した組み合わせ回路の出力がフリップフロップ回路に取り込まれる。
内部スキャン許可信号BSENを再び論理レベル「Ｈ」の許可状態にするとスキャンアウトモードとなり、内部クロック信号BCLKに応動してシフトレジスタ内の情報が第一の測定パルス列信号BINとして送出される。
【００８０】
スキャンインモードで加算されたパルスカウンタの現在値は、スキャンアウトモードにおいて減算され、現在値がゼロになると期待値比較回路815による比較判定が行われる。
このように自己テスト回路800によって主制御回路部120Bの内部点検が行われている期間において、プログラムメモリ122Bと演算処理用のＲＡＭメモリ123によって構成されたメモリ部は対象外となっていて、自己テストによってメモリ内容が誤って書き換えられたり、メモリ内容が書き換えられていることによって自己テスト結果が異常判定となるのを防止するようになっている。
BIST制御ブロック810は更に、選択指令信号EXTが入力される選択指令端子と選択回路素子SA1、SA2、SA3を備えており、選択指令端子に入力される選択指令信号EXTが、例えば論理レベル「Ｌ」の時には自己テストモードとなり、選択回路素子SA1、SA2、SA3は図８で示されたスキャン信号のループを構成し、BIST制御ブロック810は第一編成のスキャンチェーン回路820、830、840を対象とした自己テストを行うようになっている。
【００８１】
なお、BIST動作中信号が作動しているときには、入出力禁止信号MSKの論理レベルが「Ｈ」となり、マスク回路860はすべての入出力を禁止する状態となっている。
これにより、自己テスト中に電気負荷群106aが駆動されたり、スイッチセンサ105aの動作状態の変化により自己テストが誤判定することがないようになっている。
選択指令端子に入力される選択指令信号EXTを、例えば論理レベル「Ｈ」にすると、図９で後述する外部テストモードとなり、パルス入力端子には第二の診断パルス列信号ESCNが入力され、制御入力端子には外部スキャン許可信号ESENが入力されるようになっている。また、選択回路素子SA3により内部クロック信号BCLKに代わって、外部クロック信号ECLKが使用されるようになっている。
なお、自己テストモードにおいては、選択指令信号EXTが入力された選択指令端子とリトライ指令信号ERSTの入力端子と外部スキャン許可信号ESENが入力される制御入力端子は論理レベル「Ｌ」に固定されており、第二の診断パルス列信号ESCNが入力されるパルス入力端子は開放又は論理レベル「Ｌ」に固定されている。
【００８２】
次に、図７のものの単品検査装置の全体構成図である図９について、図３のものとの相違点を中心にしてその構成を詳細に説明する。
図９において、単品検査装置300Bは前述した定電圧電源回路110と、被検査対象となっている第一の集積回路素子である主制御回路部120Bと、検査用マイクロプロセッサ320Bを搭載した図示しない回路基板によって構成されていて、主制御回路部120Bは図示しないコネクタを介して着脱自在となっている。
単品検査装置300Bの外部には、図示しない外部電源が電源スイッチを介して接続されているが、図７で示された入力センサ群と電気負荷群は接続されておらず、検査用マイクロプロセッサ320Bが入力センサ群と電気負荷群を代替するようになっている。
検査用マイクロプロセッサ320Bは、内蔵されたパワーオンリセット回路340によって初期化されてから、被検査集積回路素子のBIST制御ブロック810に設けられた各信号端子に対し、外部スキャン許可信号ESEN、第二の診断パルス列信号ESCN、選択指令端子への選択指令信号EXT、外部クロック信号ECLKを供給し、外部テストの開始に当たってはリトライ指令信号ERSTを供給するようになっている。
但し、単品検査装置300Bによって、主制御回路部120Bの自己テストを行わない場合には、選択指令信号EXTは論理レベル「Ｈ」の固定状態であってもよい。
【００８３】
外部テストを行うときには、選択指令端子には論理レベル「Ｈ」の選択指令信号EXTが供給され、BIST制御ブロック810内の選択回路素子SA1、SA2、SA3は図９で示された位置に接続されている従って、検査用マイクロプロセッサ320Bからパルス入力端子に供給された第二の診断パルス列信号ESCNは、スキャンチェーン回路820、スキャンチェーン回路830、スキャンチェーン回路840、スキャンチェーン回路817、スキャンチェーン回路850を経由して、第二の測定パルス列信号EOUTとして検査用マイクロプロセッサ320Bの測定パルス入力端子RSCNに入力されるようになっている。
また、選択回路素子SA3により内部クロック信号BCLKに代わって、外部クロック信号ECLKが使用されるようになっている。
なお、選択指令信号EXTが論理レベル「Ｈ」のときには、クロック信号発生回路812、スキャンパルス出力回路813、圧縮回路814、期待値比較回路815、比較結果記憶メモリ816、タイムアウト検出回路818、リトライ指令回路819は初期化されて不作動状態であり、従ってスキャンチェーン回路817によるスキャンテストが行える状態となっている。同様に、プログラムメモリ122Bと演算処理用のＲＡＭメモリ123によって構成されたメモリ部も初期化されて不作動状態であり、従ってメモリ部に対応したスキャンチェーン回路850によるスキャンテストが行える状態となっている。
【００８４】
検査用マイクロプロセッサ320Bからパルス入力端子に供給される第二の診断パルス列信号ESCNは、外部スキャン許可信号ESENの論理レベルが「Ｈ」とされたことによって、外部クロック信号ECLKに応動してスキャンチェーン回路820に入力される。
スキャンチェーン回路820が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路830のスキャンイン信号SINとなり、スキャンチェーン回路830が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路840のスキャンイン信号SINとなり、スキャンチェーン回路840が発生するスキャンアウト信号SOUTは、BIST制御ブロック810内のスキャンチェーン回路817のスキャンイン信号となり、スキャンチェーン回路817が発生するスキャンアウト信号は、次段のスキャンチェーン回路850のスキャンイン信号SINとなり、スキャンチェーン回路850が発生するスキャンアウト信号は第二の測定パルス列信号EOUTとして検査用マイクロプロセッサ320Bの測定パルス入力端子RSCNに入力される。
【００８５】
検査用マイクロプロセッサ320Bは、協働するプログラムメモリ322Bの制御プログラムによって構成されたパルスカウンタを備え、送信した第二の診断パルス列信号ESCNのパルス数が、第二編成のスキャンチェーン回路820、830、840、817、850内のフリップフロップ回路の総数と等しくなったときに、一時的に外部スキャン許可信号ESENの論理レベルを「Ｌ」にする。
このように、外部スキャン許可信号ESENを論理レベル「Ｈ」の許可状態にするとスキャンインモードとなり、外部クロック信号ECLKに応動して第二の診断パルス列信号ESCNがスキャンインされて、シフトレジスタを構成する各フリップフロップ回路に診断情報が入力される。
次に、外部スキャン許可信号ESENを論理レベル「Ｌ」の不許可状態にするとキャプチャモードとなり、ここで外部クロック信号ECLKが与えられると前記診断情報に対応した組み合わせ回路の出力がフリップフロップ回路に取り込まれる。
外部スキャン許可信号ESENを再び論理レベル「Ｈ」の許可状態にするとスキャンアウトモードとなり、外部クロック信号ECLKに応動してシフトレジスタ内の情報が第二の測定パルス列信号として送出される。
【００８６】
スキャンインモードで加算されたパルスカウンタの現在値は、スキャンアウトモードにおいて減算され、現在値がゼロになると期待値比較手段607による比較判定が行われる。
検査用マイクロプロセッサ320Bはプログラムメモリ322Bと協働し、プログラムメモリ322Bは期待値比較手段607となる制御プログラムを包含している。
期待値比較手段607は、受信した第二の測定パルス列信号EOUTと、送信した第二の診断パルス列信号ESCNに対応した正解情報とを比較して、一致であれば正常判定、不一致であれば異常判定を行うようになっている。
検査用マイクロプロセッサ320Bが発生する第二の診断パルス列信号ESCNは、協働するプログラムメモリ322Bの数値設定領域に格納されたバイナリ数値を外部クロック信号ECLKによって下位ビット又は上位ビットから順次１ビットごとに送出したものとなっている。
また、第二の正解パルス列情報はプログラムメモリ322Bの数値設定領域に格納され、第二の診断パルス列信号ESCN及び第二の測定パルス列信号EOUTと同じビット数のバイナリ数値となっている。
なお、所定の判定時間を経過しても期待値比較手段607による比較判定結果が得られないときには、検査用マイクロプロセッサ320Bはタイムアウト異常判定を行い、リトライ指令信号ERSTを発生して複数回のリトライ操作を行ってから異常の有無を特定するようになっている。
【００８７】
単品検査装置300Bは、選択指令信号EXTを論理レベル「Ｌ」にすることによって、被テスト集積回路素子による自己テストモードにして、BIST制御ブロック810の機能検査を行うことも可能である。
また、単品検査装置300Bのプログラムメモリ322Bと、主制御回路部120Bのプログラムメモリ122Bに機能検査用プログラムを付加しておくことにより、選択指令信号EXTを論理レベル「Ｌ」にして、主制御回路部120Bによる自己テストが完了した後に、主制御回路部120Bに対する様々な機能検査を行うことができる。
例えば、検査用マイクロプロセッサ320Bから主制御回路部120Bの直並列変換器127を介して負荷駆動指令を送信し、内部出力インタフェース回路126が発生する負荷駆動信号を検査用マイクロプロセッサ320Bに取り込んで、期待する出力信号が得られたかどうかを判定することができる。
このとき、マスク回路860を有効あるいは無効に制御できるようにしておけば、マスク回路860による出力禁止動作の点検も行うことができる。
同様に、検査用マイクロプロセッサ320Bから多チャンネルＡ/Ｄ変換器124、内部入力インタフェース回路125に対して代替センサ信号を供給し、これを、直並列変換器127を介して検査用マイクロプロセッサ320Bに取り込んで、期待する入力信号が得られたかどうかを判定することができる。
このとき、マスク回路860を有効あるいは無効に制御できるようにしておけば、マスク回路860による入力禁止動作の点検も行うことができる。
【００８８】
次に、図７のとおりに構成されたものの全般動作について、図10で示す動作説明用フローチャートによって詳細に説明する。
まず、図７によって全般動作の概要を説明すると、電源スイッチ103が閉路されると電源リレーの励磁コイル102bが付勢されて出力接点102aが閉路し、電子制御装置100Bに対して主電源電圧Ｖbが印加され、定電圧電源回路110が所定の安定化電圧である第一から第四の出力電圧Ｖad、Ｖif、Ｖcp、Ｖsbを発生する。
なお、第五の出力電圧Ｖupは外部電源101から直接給電されるバックアップ電源Ｖbbの電圧を降圧したものであって、電源リレーの出力接点102aが開路していても常時所定の安定化電圧を発生しＲＡＭメモリ123の全領域、又はバッテリバックアップを必要とする一部
領域に給電するようになっている。
【００８９】
監視制御回路部130B内のパワーオンリセット回路140は、第二の出力電圧Ｖifが発生した後の所定の起動待機時間Ｔstが経過するまでは、パワーオンリセット信号POR2の論理レベルを「Ｌ」として、主制御回路部120B内のマイクロプロセッサ121の出力発生を禁止しているとともに、この期間内に第一編成のスキャンチェーン回路に対する自己テストを行うようになっている。
やがて、パワーオンリセット信号POR2の論理レベルが「Ｈ」に変化すると、主制御回路部120Bによる入出力制御動作と監視制御回路部130Bによる監視制御動作が開始し、マイクロプロセッサ121はウォッチドッグ信号WDSを発生し、ウォッチドッグタイマ138はウォッチドッグ信号WDSのパルス幅が所定値以下であれば出力許可信号OUTEを発生して、内部出力インタフェース回路126、136による制御出力の発生を許可するとともに、電源リレーの励磁コイル102bに対する付勢トランジスタ112aを駆動して、自己保持付勢するようになっている。
運転中の主制御回路部120Bはアナログセンサ104a、104bと、スイッチセンサ105a、105bの動作状態と、プログラムメモリ122Bの制御プログラムの内容に応動して、電気負荷群106a、106bを駆動制御するが、アナログセンサ104bとスイッチセンサ105bと電気負荷群106bとの入出力信号の交信は、直並列変換器127、137を介して行われるようになっている。
【００９０】
但し、監視制御回路部130B側に設けられたアナログセンサ104b、スイッチセンサ105b、電気負荷群106bを廃止して、これ等の入出力をすべて主制御回路部120Bに直接接続することも可能である。
運転中の監視制御回路部130Bはウォッチドッグタイマ138によるウォッチドッグ信号WDSの監視を行うとともに、主制御回路部120Bに対して定期的に質問情報を送信し、主制御回路部120Bが返信した回答情報と正解情報とを比較して、主制御回路部120Bが正常に動作しているかどうかを点検するようになっている。
ここで、電源スイッチ103が開路されると、マイクロプロセッサ121はＲＡＭメモリ123に書込みされていた学習記憶情報や、異常発生情報をプログラムメモリ122Bのデータ格納領域に転送保存してからウォッチドッグ信号WDSの発生を停止する。
ここで、電源スイッチ103が開路されると、マイクロプロセッサ121はＲＡＭメモリ123に書込みされていた学習記憶情報や、異常発生情報をプログラムメモリ122Aのデータ格納領域に転送保存してからウォッチドッグ信号WDSの発生を停止する。
その結果、出力許可信号OUTEによる電源リレーの自己保持付勢が解除されるが、主制御回路部120B内で発生するBIST動作中信号によって依然として電源リレーは作動を続け、主制御回路部120Bに対する自己テストが完了した時点でBIST動作中信号が解除され、電源リレーの出力接点102aが開路するようになっている。
【００９１】
次に、図７のものの全体動作の説明用フローチャートである図10について、図４〜図9を引用しながら詳細に説明する。
図10において、工程1000aは第一の集積回路素子である主制御回路部120Bの製造出荷段階における単品検査工程であり、図９で示された単品検査装置300Bによって外部テストが行われる。
その動作説明用フローは図６に示した監視制御回路部130Aに関する動作説明用フローをそのまま適用することができる。
続く工程1000bは、第一、第二の集積回路素子である主制御回路部120Bと監視制御回路部130Bとが電子制御装置100Bとして組立てられて、製品としての出荷検査が行われる工程である。
続く工程1000cは電子制御装置100Bの実働運転段階において、電源スイッチ103が閉路され、電源リレーの出力接点102aを介して主電源電圧Ｖbが印加される工程である。
【００９２】
続く工程ブロック1001は監視制御回路部130Bの制御動作ブロックであり、監視制御回路部130Bが自己テスト回路200を有する場合の制御動作は図４で示したとおりである。
続く工程ブロック1002は主制御回路部120Bの制御動作ブロックであり、その制御動作は図５に示す主制御回路部120Aの制御動作と同じである。
但し、主制御回路部120Bの自己テストにおいては、リトライ指令信号ERSTはBIST制御ブロック810が発生するようになっているので、マイクロプロセッサ121は工程508で示されたリトライ指令信号を発生する必要がない。
続く工程510は、電源スイッチ103が依然として閉路されているかどうかを判定し、閉路されておればYESの判定を行って工程ブロック1001へ復帰し、開路されておればNOの判定を行って工程521へ移行する判定ステップとなっている。
工程521では、運転中にＲＡＭメモリ123に書込み記憶されていた異常発生情報や学習情報をプログラムメモリ122Bのデータ保存領域に転送格納し、続く工程522ではウォッチドッグ信号WDSの発生を停止する。
続く工程1003ではBIST動作中信号と内部スキャン許可信号BSENを発生して、中継端子Ｃを介して工程ブロック1004へ移行する。
【００９３】
工程ブロック1004では、図８におけるBIST制御ブロック810が作動を開始して、スキャンパルス出力回路813は第一編成のスキャンチェーン回路820、830、840に対して第一の診断パルス列信号BOUTを供給し、最後段のスキャンチェーン回路840が送出するスキャンアウト信号SOUTは、第一の測定パルス列信号BINとして圧縮回路814を介して期待値比較回路815に入力される。
続く工程1005は、期待値比較回路815による比較判定が完了したかどうかを判定し、完了であればYESの判定を行って工程1006へ移行し、未完了であればNOの判定を行って工程1007へ移行する判定ステップとなっている。
工程1006は、期待値比較回路815による比較判定結果が正常であったかどうかを判定し、
正常判定であればYESの判定を行って工程1008aへ移行し、正常判定でなければNOの判定を行って工程1008bへ移行する判定ステップとなっている。
工程1007は、工程ブロック1004による自己テストの所要時間が、所定の判定閾値時間を超過したかどうかを判定し、未超過であればNOの判定を行って工程ブロック1004へ復帰し、超過であればYESの判定を行って工程1008cへ移行する判定ステップとなっている。
なお、タイムアウト異常判定を行うための上記判定閾値時間は、パワーオンリセット回路140によるパワーオンリセット時間である起動待機時間Ｔstよりも短い時間に設定されている。
【００９４】
工程1008aでは期待値比較回路815による比較判定結果が正常であったことを比較結果記憶メモリ816によって記憶し、工程1008bでは期待値比較回路815による比較判定結果が異常であったことを比較結果記憶メモリ816の正常記憶をリセットすることによって記憶し、工程1008cでは所定の判定閾値時間が経過しても期待値比較回路815による比較判定結果が得られないときに、タイムアウト検出回路818によってタイムアウト異常を記憶する。
工程1008b、1008cに続く工程1009は、工程ブロック1004による自己テストの実行回数が例えば３回を超過していないかどうかを判定し、３回以下であればＮＯの判定を行って工程ブロック1004へ復帰し、超過であればYESの判定を行って工程1010へ移行する判定ステップである。
工程1010は、所定回数のリトライを行った結果として、依然として正常判定が得られないときに実行され、依然としてタイムアウト異常であればYESの判定を行って工程1011cへ移行し、タイムアウト異常でなければNOの判定を行って工程1011bへ移行する判定ステップである。
工程1011bでは比較結果異常判定を確定記憶し、工程1011cではタイムアウト異常判定を確定記憶する。
工程1008a、1011b、1011cに続く工程1012では、工程1003で記憶されたBIST動作中信号をリセットするとともに、内部スキャン許可信号BSENを論理レベル「Ｌ」に固定する。
続く工程1013では、工程1012でBIST動作中信号が解除されたことによって、図７の電源リレーの励磁コイル102bが消勢され、出力接点102aが開路して電子制御装置100Bに対する主電源電圧Ｖbの給電が停止されるようになっている。
【００９５】
以上の説明では、電源リレーの励磁コイル102bはウォッチドッグタイマ138が発生する出力許可信号OUTEと、自己テスト回路800が発生するBIST動作中信号とによって自己保持付勢するようになっている。
しかし、ウォッチドッグ信号回路128は、マイクロプロセッサ121が発生するウォッチドッグ信号WDSが停止したときであって、電源スイッチ103が開路されているときには、自己テスト期間中において代替バルス信号を発生するようにしておくことによって出力許可信号OUTEの解除を遅らせて、持続給電を行うことも可能である。
また、以上の説明では主制御回路部120Bに対して監視制御回路部130Bが併用されている場合について説明したが、監視制御回路部130Bを廃止して、ウォッチドッグタイマ138とパワーオンリセット回路140だけを回路基板上に搭載しておくか、又は主制御回路部120Bに内蔵させておくことも可能である。
【００９６】
以上の説明で明らかなとおり、この発明の実施形態２による集積回路素子を有する電子制御装置は、入力センサ群104a、105a、104b、105bに接続される入力インタフェース回路114a、115a、114b、115bと、電気負荷群106a、106bに接続される出力インタフェース回路116a、116bと、当該入力インタフェース回路及び出力インタフェース回路に接続された、少なくとも１個の集積回路素子120Bとを包含した電子制御装置100Bであって、
前記集積回路素子120Bは更に、BIST（Built-in Self Test)制御ブロック810と、当該集積回路素子内の複数の被検査組合せ回路要素のそれぞれの前後位置に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成したスキャンチェーン回路817、820、830、840、850と、前記複数の回路要素における入力回路部と出力回路部に設けられて入出力動作を禁止するマスク回路860とによって構成された自己テスト回路800を備えるとともに、スキャンモードの選択指令信号EXTが入力される選択指令端子を備えており、
前記選択指令端子には、前記スキャンチェーン回路の直列編成として少なくとも前記BIST制御ブロック810に対応したスキャンチェーン回路817、及びその他の適用除外となるスキャンチェーン回路850とを除外した第一編成にするか、又は全てのスキャンチェーン回路817、820、830、840、850を包含した第二編成にするかの選択指令信号が入力されるようになっている。
【００９７】
前記BIST制御ブロック810は、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号BOUTを供給するスキャンパルス出力回路813と、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号BINを受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路815と、この判定結果の良否を記憶する比較結果記憶メモリ816を備えるとともに、前記第一の診断パルス列信号BOUTを有効にする内部スキャン許可信号BSENを発生し、
前記自己テスト回路800は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号ESCNが入力されるパルス入力端子と、前記第二の診断パルス列信号ESCNに応動する第二の測定パルス列信号EOUTが送出されるパルス出力端子と、前記第二の診断パルス列信号ESCNを有効にする外部スキャン許可信号ESENの制御入力端子とを備えていて、
前記BIST制御ブロック810は更に、前記集積回路素子120Bに給電するための電源スイッチ103が開路されて前記集積回路素子120Bが制御動作を停止した後の所定の遅延給電期間Ｔspにおいて有効となり、
前記第一編成のスキャンチェーン回路820、830、840を用いて自己テストを実行し、当該自己テストの実行中は前記マスク回路860によって、前記入力インタフェース回路からの一部の入力信号の取込みと、前記出力インタフェース回路に対する一部の出力信号の発生は禁止されていて、
前記第二編成のスキャンチェーン回路817、820、830、840、850に対する自己テスト回路800を用いた外部テストと前記第二の診断パルス列信号ESCNの供給は、前記集積回路素子120Bの単品の出荷検査工程において行われるようになっている。
【００９８】
前記スキャンパルス出力回路813は、再現性を有する確定算式による疑似乱数発生器が使用されて、前記第一の診断パルス列信号BOUTを発生し、
前記第一の測定パルス列信号BINは、巡回冗長検査（Cyclic Redundancy Check、CRC)で代表される圧縮回路814を介して前記期待値比較回路815に入力され、前記正解パルス列情報は同じ圧縮算式で予め圧縮され、比較基準値として変換された期待値が使用される。
以上のとおり、BIST制御ブロックに設けられたスキャンパルス出力回路と期待値比較回路とは、疑似乱数発生器によって生成された第一の診断パルス列信号に応動する第一の測定パルス列信号と、正解パルス列情報の圧縮値とを比較するようになっている。
従って、実施形態１に係る発明の場合と同様に、第一の診断パルス列に対する記憶手段を必要とせず、正解情報も少ないビット数の基板パターン情報によって固定記憶することができ、小型、安価なBIST制御ブロックを得ることができる特徴がある。
【００９９】
前記BIST制御ブロック810はタイムアウト検出回路818を備え、
前記タイムアウト検出回路818は、前記スキャンパルス出力回路813が前記第一の診断パルス列信号BOUTを発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路815による比較判定結果が得られないときにタイムアウト異常情報を記憶するとともに、
前記BIST制御ブロック810は所定回数以下のリトライ処理によって自己テスト動作を完了するようになっている。
以上のとおり、BIST制御ブロックはタイムアウト検出回路を備え、所定時間内に点検動作が完了しないときには自己テスト動作を完了するようになっている。
従って、実施形態１の場合と同様に、自己テストの対象外となっているBIST制御ブロック自体に異常があった場合でも、タイムアウト異常情報によって異常状態を代替検出することができる特徴がある。
【０１００】
前記集積回路素子は第一及び第二の集積回路素子120B、130Bに分割されていて、
前記第一の集積回路素子120Bは、前記入力センサ群104a、105a、104b、105bの動作状態と、プログラムメモリ122Bの内容とに応動して、前記電気負荷群106a、106bを駆動制御するマイクロプロセッサ121を包含し、当該マイクロプロセッサ121を中心とする演算制御主回路部129Bと、前記プログラムメモリ122B及び演算処理用のＲＡＭメモリ123によって構成されたメモリ部と、ウォッチドッグ信号WDSを出力し、パワーオンリセット信号POR2を受信するウォッチドッグ信号回路128と、前記第二の集積回路素子130Bとの間でシリアル信号を交信する直並列変換器127とによって構成された主制御回路部を構成し、
前記第二の集積回路素子130Bは前記マイクロプロセッサ121と協働し、前記マイクロプロセッサ121の制御異常の有無を検出する監視制御主回路部139Bと、前記マイクロプロセッサ121が発生するウォッチドッグ信号WDSの信号幅を監視するウォッチドッグタイマ138と、前記マイクロプロセッサ121とシリアル交信を行う直並列変換器137と、前記マイクロプロセッサ121に対してパワーオンリセット信号POR2を発生するパワーオンリセット回路140とによる回路要素の複数を包含する監視制御回路部を構成するとともに、
前記分割された集積回路素子の少なくとも一方である前記第一の集積回路素子120Bは更に、前記BIST制御ブロック810と、前記スキャンチェーン回路817、820、830、840、850と、前記マスク回路860とによって構成された前記自己テスト回路800と、前記スキャンモードの選択指令信号EXTが入力される選択指令端子を備えている。
【０１０１】
前記BIST制御ブロック810は、当該BIST制御ブロック810に対応したスキャンチェーン回路817と前記プログラムメモリ122Bと演算処理用のＲＡＭメモリ123によって構成されたメモリ部に対応したスキャンチェーン回路850とを除外した前記第一編成のスキャンチェーン回路820、830、840の最前段に第一の診断パルス列信号BOUTを供給する前記スキャンパルス出力回路813と、前記スキャンチェーン回路820、830、840の最後段から出力される第一の測定パルス列信号BINを受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する前記期待値比較回路815と、この判定結果の良否を記憶する前記比較結果記憶メモリ816を備えるとともに、
前記BIST制御ブロック810は更に、電源スイッチ103が開路された後の所定の遅延給電期間Ｔsp内において前記自己テスト回路800による前記第一の集積回路素子120Bの異常点検を行って、前記比較結果記憶メモリ816によってこの判定結果の良否を記憶し、
前記マイクロプロセッサ121は、運転再開時に前記自己テスト回路800による異常判定結果を読み出して、異常報知を行なって制御動作を停止するか、又は第一の制限出力運転モードに移行して制御動作を開始するようになっている。
【０１０２】
以上のとおり、電子制御装置は主制御回路部を構成する第一の集積回路素子と監視制御回路部を構成する第二の集積回路素子とによって構成されていて、運転停止後の遅延給電期間Ｔspにおいて自己テスト回路によって主制御回路部のハードウェアチェックを行って異常の有無を記憶し、運転再開時には運転停止又は所定の制限出力運転モードに移行して運転開始するようになっている。
従って、主制御回路部の異常点検は運転停止中に行われているので、運転開始時には電源スイッチが投入されてから、パワーオンリセット信号による初期化処理を行うための起動待機時間Ｔstを置いて、速やかに運転開始することができる特徴がある。
また、第一の集積回路素子に含まれるメモリ部は、自己テストの対象から除外されているので、運転中に書込み保存された学習記憶データや異常発生履歴データを自己テスト中に破損することがなく、自己テスト所要時間も短縮することができる特徴がある。
【０１０３】
前記BIST制御ブロック810はタイムアウト検出回路818とリトライ指令回路819を備え、
前記タイムアウト検出回路818は、前記スキャンパルス出力回路813が前記第一の診断パルス列信号BOUTを発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路815による比較判定結果が得られないときにタイムアウト異常情報を記憶し、
前記リトライ指令回路819は、前記タイムアウト検出回路818がタイムアウト異常情報判定を行ったとき、又は前記期待値比較回路815による比較判定結果が不良判定であったときに、所定回数のリトライ指令を発生し、前記第一の診断パルス列信号BOUTを発生して再度自己テスト動作を実行し、
前記BIST制御ブロック810は、所定回数の前記リトライ指令の発生にも関わらず、依然として前記比較結果記憶メモリ816が比較判定正常に変化しないとき、及び前記タイムアウト異常が発生しているときには、異常発生状態を記憶して自己テスト動作を停止するとともに、持続給電状態にあった給電用電源リレーを消勢し、
前記比較結果記憶メモリ816及びタイムアウト異常記憶メモリは論理素子によって構成されたフリップフロップ回路であって、当該フリップフロップ回路はバックアップ電源Ｖbbが瞬断したときには異常発生側情報を記憶するようになっている。
【０１０４】
以上のとおり、BIST制御ブロックが比較結果異常又はタイムアウト異常を検出したときは、リトライ指令信号を発生し、所定回数のリトライ指令に対して依然として異常が継続しているときには、異常発生したことをバッテリバックアップされたフリップフロップ回路によって記憶してから、遅延給電されていた電源が遮断されるようになっている。
従って、リトライ処理は停止中のマイクロプロセッサに代わってBIST制御ブロックによって指令されるので、マイクロプロセッサを再起動する必要がない特徴がある。
また、BIST制御ブロックは簡易なフリップフロップ回路で異常発生状態を記憶することができ、バックアップ電源が一時的に遮断された場合にはフリップフロップ回路が異常発生記憶状態に初期化されるようになっているので、フェールセーフ側の処理を行うことができる特徴がある。
なお、異常検出状態で運転再開したときには、一旦電源スイッチを遮断することによって再度自己テスト回路による診断が行なわれるので、ここで正常状態が確認されれば正常運転モードに復帰移行することができることになる。
【０１０５】
以上の説明で明らかなとおり、この発明の実施形態２による集積回路素子の単品検査装置は、入力センサ群104a、105a、104b、105bに接続される入力インタフェース回路114a、115a、114ｂ、115bと、電気負荷群106a、106bに接続される出力インタフェース回路116a、116bと、当該入力インタフェース回路及び出力インタフェース回路に接続された、少なくとも１個の集積回路素子120Bとを包含した電子制御装置100Bに適用される前記集積回路素子120Bを被検査集積回路素子とし、当該被検査集積回路素子を着脱自在に接続することができる検査用マイクロプロセッサ320Bを備えた集積回路素子の単品検査装置300Bであって、
前記集積回路素子120Bは更に、BIST（Built-in Self Test)制御ブロック810と、当該集積回路素子内の複数の被検査組合せ回路要素のそれぞれの前後位置に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成したスキャンチェーン回路817、820、830、840、850と、前記複数の回路要素における入力回路部と出力回路部に設けられて入出力動作を禁止するマスク回路860とによって構成された自己テスト回路800を備えるとともに、スキャンモードの選択指令信号EXTが入力される選択指令端子を備えている。
【０１０６】
前記選択指令端子には、前記スキャンチェーン回路の直列編成として少なくとも前記BIST制御ブロック810に対応したスキャンチェーン回路817、及びその他の適用除外となるスキャンチェーン回路850とを除外した第一編成にするか、又は全てのスキャンチェーン回路817、820、830、840、850を包含した第二編成にするかの選択指令信号EXTが入力され、前記BIST制御ブロック810は、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号BOUTを供給するスキャンパルス出力回路813と、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号BINを受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路815と、この判定結果の良否を記憶する比較結果記憶メモリ816を備えるとともに、前記第一の診断パルス列信号BOUTを有効にする内部スキャン許可信号BSENを発生し、
前記自己テスト回路800は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号ESCNが入力されるパルス入力端子と、当該第二の診断パルス列信号ESCNに応動する第二の測定パルス列信号EOUTが送出されるパルス出力端子と、
前記第二の診断パルス列信号ESCNを有効にする外部スキャン許可信号ESENの制御入力端子とを備えている。
【０１０７】
前記選択指令端子は予め前記第二編成となるモードに固定設定されているか、又は前記検査用マイクロプロセッサ320Bは前記選択指令信号EXTを発生して、全てのスキャンチェーン回路を包含した前記第二編成のスキャンチェーン回路817、820、830、840、850を編成し、前記第二の診断パルス列信号ESCNを発生して前記集積回路素子120Bに供給するとともに、当該集積回路素子120Bから得られる前記第二の測定パルス列信号EOUTを受信して、第二の正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較手段607を備えていて、
前記第一編成のスキャンチェーン回路820、830、840に対する自己テストと前記第一の診断パルス列信号BOUTの供給は、前記集積回路素子120Bが前記電子制御装置100Bに組み込まれた状態で行われるようになっている。
【０１０８】
前記検査用マイクロプロセッサ320Bはプログラムメモリ322Bと協働し、
前記検査用マイクロプロセッサ320Bが発生する第二の診断パルス列信号ESCNは、前記プログラムメモリ322Bの数値設定領域に格納されたバイナリ数値を外部クロック信号ECLKによって下位ビット又は上位ビットから順次１ビットごとに送出したものであり、
前記第二の正解パルス列情報は前記プログラムメモリ322Bの数値設定領域に格納され、
前記第二の診断パルス列信号ESCN及び前記第二の測定パルス列信号EOUTと同じビット数のバイナリ数値であり、
前記検査用マイクロプロセッサ320Bは更に、前記プログラムメモリ322Cに格納された制御プログラムである前記期待値比較手段607によって、前記第二の測定パルス列信号EOUTと前記第二の正解パルス列情報とを比較して、比較不一致の有無と、不一致が発生したスキャンチェーン回路の位置を判定するようになっている。
以上のとおり、検査用マイクロプロセッサが発生する第二の診断パルス列信号と、これに対応した第二の測定パルス列信号に関する正解パルス列情報とは、検査用マイクロプロセッサと協働するプログラムメモリに格納された同一ビット数のバイナリ数値となっている。
従って、実施形態１と同様に、第二の診断パルス列信号は乱数発生器によらないで、テストパターン生成技術（Automatic Test Pattern Generation、ATPG)によって生成された好適なテストパターンに基づくことができるとともに、圧縮回路が使用されていないので、異常発生部位を特定することができる特徴がある。
【０１０９】
前記検査用マイクロプロセッサ320Bは、前記BIST制御ブロック810に入力される前記選択指令端子への選択指令信号EXTを変更して、前記スキャンチェ−ン回路を前記第一編成にして、前記BIST制御ブロック810が発生する前記第一の診断パルス列信号BOUTによる自己テストを実行させ、前記期待値比較回路815による良否判定結果を監視して前記自己テスト回路800の良否を判定するようになっている。
以上のとおり、検査用マイクロプロセッサは第二の診断パルス列信号による外部テストに続いて、BIST制御ブロックが発生する第一の診断パルス列信号による自己テストを行うようになっている。
従って、実施形態１と同様に、外部テストではBIST制御ブロックを停止した状態で、BIST制御ブロックに対応したスキャンチェーン回路によるBIST制御ブロックのハードウェアチェックが行われ、自己テストではBIST制御ブロックが正常動作しているかどうかの機能点検を行うことができる特徴がある。
【０１１０】
実施の形態３．
以下、この発明の実施の形態３による電子制御装置の全体構成図である図11について、図１のものとの相違点を中心にしてその構成を詳細に説明する。
なお図１と図11との主な相違点は、自己テストの対象となっている集積回路素子が主制御回路部120Cとなっているとともに、主制御回路部120Cに対する監視制御回路部が併用されていないことであり、その結果として自己テストの対象外となるスキャンチェーン回路が変化している。
なお、自己テストは図１の場合と同様に運転開始の直前に実施されるようになっており、その結果として自己テストのリトライ処理は起動直後のマイクロプロセッサから指令されるようになっている。
図11において、電子制御装置100Cは、前述した定電圧電源回路110と、一つの集積回路素子である主制御回路部120Cを主体として構成されている。
電子制御装置100Cの外部には、外部電源101と電源リレー、入力センサ群104a、105aと、
電気負荷群106aと協働する外部機器107が接続され、電子制御装置100Cの内部には更に、
入力インタフェース回路114a、115aと出力インタフェース回路116aと、ウォッチドッグタイマ138とパワーオンリセット回路140とが接続されている。
【０１１１】
一つの集積回路素子120Cは、マイクロプロセッサ121、不揮発性のプログラムメモリ122C、演算処理用のＲＡＭメモリ123、多チャンネルＡＤ変換器124、内部入力インタフェース回路125、内部出力インタフェース回路126、外部機器107と交信する直並列変換器127、ウォッチドッグ信号回路128と、図12、図13で後述する自己テスト回路280によって構成されている。
なお、演算制御主回路部129Cはマイクロプロセッサ121、多チャンネルＡＤ変換器124、内部入力インタフェース回路125、内部出力インタフェース回路126によって編成されている。
また、フラッシュメモリである不揮発性のプログラムメモリ122C内の一部領域は、不揮発性のデータメモリとして使用するようになっている。
ウォッチドッグタイマ138は、マイクロプロセッサ121が発生するウォッチドッグ信号WDSを受信して、当該ウォッチドッグ信号WDSのパルス幅が所定値以上であるときにリセットパルス信号RSTを発生して、マイクロプロセッサ121を初期化して再起動させるものである。
パワーオンリセット回路140は、電源投入時にパワーオンリセット信号POR2を発生して、
所定の起動待機時間Ｔst中にマイクロプロセッサ121を初期化して初起動させるものとなっている。
【０１１２】
なお、電源リレーの励磁コイル102bは、電源スイッチ103が閉路したことを検出する電源スイッチ信号PWSに応動して付勢トランジスタ112aを介して給電されるようになっているが、ウォッチドッグタイマ138が出力許可信号OUTEを発生すると、駆動抵抗112bを介して付勢トランジスタ112aが継続付勢され、電源スイッチ103が開路してもマイクロプロセッサ121が停止して、ウォッチドッグ信号WDSが停止するまでは、出力接点102aは閉路している。
【０１１３】
次に、図11のものの自己テスト回路の詳細ブロック図である図12について、図２と図８のものとの相違点を中心にして詳細に説明する。
なお、図２、図８と図12との主な相違点は、図２の監視制御回路部130Aに設けられていた自己テスト回路200に代わって、図12では、主制御回路部120C側に自己テスト回路280が設けられていることであり、自己テスト回路280内のBIST制御ブロック210は図２に相当し800番台のスキャンチェーン回路は図８に対応し、同一対応符号は同一又は相等部分を示している。
図12において、電子制御装置100Cは前述した定電圧電源回路110と、一つの集積回路素子である主制御回路部120Cと、入力インタフェース回路114a、115a、と出力インタフェース回路116aと、ウォッチドッグタイマ138とパワーオンリセット回路140とを、図示しない１枚の回路基板上で相互に接続して、密閉筐体に収納したものとなっており、回路基板に設けられた図示しないコネクタを介して、図11で示された電源回路及び入力センサ群と電気負荷群に接続されている。
主制御回路部120Cは、図11でも示されているとおり、プログラムメモリ122Cと演算処理用のＲＡＭメモリ123によって構成されたメモリ部と直並列変換器127とウォッチドッグ信号回路128と演算制御主回路部129Cと自己テスト回路280によって構成されている。
自己テスト回路280は、スキャンチェーン回路217を含むBIST制御ブロック210と、スキャンチェーン回路820、830、840、850と、マスク回路860とによって構成されていて、以下にその詳細を説明する。
【０１１４】
まず、マスク回路860の内訳について図11、図12を参照しながら説明する。
マスク回路821は、演算制御主回路部129C内の内部出力インタフェース回路126と回路基板上の出力インタフェース回路116aとの間に接続され、入出力禁止信号MSKが与えられたときに、電気負荷群106aを非駆動状態にするものである。
また、マスク回路822は、演算制御主回路部129C内の内部入力インタフェース回路125と回路基板上の入力インタフェース回路115aとの間に接続され、入出力禁止信号MSKが与えられたときに、スイッチセンサ105aからの入力を禁止して、例えば信号レベル「Ｌ」に固定しておくようになっている。
なお、マスク回路821は、図11の内部出力インタフェース回路126を兼ねることができ、マスク回路822は、図11の内部入力インタフェース回路125を兼ねることができる。
同様に、マスク回路831は、ウォッチドッグ信号WDSの出力を禁止し、マスク回路832はウォッチドッグタイマ138が発生するリセットパルス信号RSTと、パワーオンリセット回路140が発生するパワーオンリセット信号POR2の入力を禁止し、マスク回路841は、直並列変換器127が発生して、図11で示された外部機器107に送信する下り信号の出力を禁止し、マスク回路842は直並列変換器127に入力される外部機器107からの上り信号の入力を禁止する
ようになっている。
【０１１５】
次に、スキャンチェーン回路820は、演算制御主回路部129C内の複数の被検査組合せ回路要素のそれぞれの前後位置に設けられた複数のフリップフロップ回路を相互に直列編成して構成されたシフトレジスタである。
同様に、スキャンチェーン回路830はウォッチドッグ信号回路128に対応し、スキャンチェーン回路840は直並列変換器127に対応し、スキャンチェーン回路850はプログラムメモリ122Cと演算処理用のＲＡＭメモリ123によって構成されたメモリ部に対応し、スキャンチェーン回路217は後述のBIST制御ブロック210に対応している。
但し、スキャンチェーン回路820、830、840は、機能ブロックとしての演算制御主回路部129Cとウォッチドッグ信号回路128と直並列変換器127の単位で分割する必要はなく、これらを合体した第一編成のスキャンチェーン回路として合体編成してもよい。
同様に、スキャンチェーン回路217、850は自己テスト対象外のスキャンチェーン回路として合体編成してもよい。
【０１１６】
次に、BIST制御ブロック210の内部構成は図２において詳細説明したとおりであり、パワーオン検出回路211、クロック信号発生回路212、スキャンパルス出力回路213、圧縮回路214、期待値比較回路215、比較結果記憶メモリ216、スキャンチェーン回路217、タイムアウト検出回路218、BIST実行中F/Fによって構成されている。
BIST制御ブロック210は更に、選択指令信号EXTが入力される選択指令端子と選択回路素子SA1、SA2、SA3を備えており、選択指令端子に入力される選択指令信号EXTが、例えば論理レベル「Ｌ」の時には自己テストモードとなり、選択回路素子SA1、SA2、SA3は図12で示されたスキャン信号のループを構成し、BIST制御ブロック210は第一編成のスキャンチェーン回路820、830、840を対象とした自己テストを行うようになっている。
なお、BIST実行中F/FによるBIST動作中信号が作動しているときには、入出力禁止信号MSKの論理レベルが「Ｈ」となり、マスク回路860はすべての入出力を禁止する状態となっている。
これにより、自己テスト中に電気負荷群106aが駆動されたり、スイッチセンサ105aの動作状態の変化により自己テストが誤判定することがないようになっている。
【０１１７】
選択指令端子に入力される選択指令信号EXTを、例えば論理レベル「Ｈ」にすると、図13で後述する外部テストモードとなり、パルス入力端子には第二の診断パルス列信号ESCNが入力され、制御入力端子には外部スキャン許可信号ESENが入力されるようになっている。
また、選択回路素子SA3により内部クロック信号BCLKに代わって、外部クロック信号ECLKが使用されるようになっている。
なお、自己テストモードにおいては、選択指令信号EXTが入力される選択指令端子と外部スキャン許可信号ESENが入力される制御入力端子は、論理レベル「Ｌ」に固定されている。
マイクロプロセッサ121は、パワーオンリセット信号POR2が解除された直後に期待値比較回路215による判定結果、及びタイムアウト異常の有無を読み出して、正常判定結果が得られない場合にはリトライ指令信号ERSTを発生して、BIST制御ブロック210による自己テストを所定の制限回数で繰返して実行するようになっている。
【０１１８】
次に、図11のものの単品検査装置の全体構成図である図13について、図３のものとの相違点を中心にしてその構成を詳細に説明する。
図13において、単品検査装置300Cは前述した定電圧電源回路110と、被検査対象となっている一つの集積回路素子である主制御回路部120Cと、検査用マイクロプロセッサ320Cを搭載した図示しない回路基板によって構成されていて、主制御回路部120Cは図示しないコネクタを介して着脱自在となっている。
単品検査装置300Cの外部には、図示しない外部電源が電源スイッチを介して接続されているが、図11で示された入力センサ群と電気負荷群や、ウォッチドッグタイマ138とパワーオンリセット回路140とは接続されておらず、検査用マイクロプロセッサ320Cがこれらを代替するようになっている。
検査用マイクロプロセッサ320Cは、内蔵されたパワーオンリセット回路340によって初期化されてから、被検査集積回路素子のBIST制御ブロック210に設けられた各信号端子に対し、リトライ指令信号ERST、外部スキャン許可信号ESEN、第二の診断パルス列信号ESCN、選択指令端子に対する選択指令信号EXT、外部クロック信号ECLKを供給するようになっている。
【０１１９】
外部テストを行うときには、選択指令端子には論理レベル「Ｈ」の選択指令信号EXTが供給され、BIST制御ブロック210内の選択回路素子SA1、SA2、SA3は図13で示された位置に接続されている。
従って、検査用マイクロプロセッサ320Cからパルス入力端子に供給された第二の診断パルス列信号ESCNはスキャンチェーン回路820、スキャンチェーン回路830、スキャンチェーン回路840、スキャンチェーン回路217、スキャンチェーン回路850を経由して、第二の測定パルス列信号EOUTとして検査用マイクロプロセッサ320Cの測定パルス入力端子RSCNに入力されるようになっている。
また、選択回路素子SA3により内部クロック信号BCLKに代わって、外部クロック信号ECLKが使用されるようになっている。
なお、選択指令信号EXTが論理レベル「Ｈ」のときには、クロック信号発生回路212、スキャンパルス出力回路213、圧縮回路214、期待値比較回路215、比較結果記憶メモリ216、タイムアウト検出回路218は初期化されて不作動状態であり、従ってスキャンチェーン回路217によるスキャンテストが行える状態となっている。
同様に、プログラムメモリ122Cと演算処理用のＲＡＭメモリ123によって構成されたメモリ部も初期化されて不作動状態であり、従ってメモリ部に対応したスキャンチェーン回路850によるスキャンテストが行える状態となっている。
【０１２０】
検査用マイクロプロセッサ320Cからパルス入力端子に供給される第二の診断パルス列信号ESCNは、外部スキャン許可信号ESENの論理レベルが「Ｈ」とされたことによって、外部クロック信号ECLKに応動してスキャンチェーン回路820に入力される。
スキャンチェーン回路820が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路830のスキャンイン信号SINとなり、スキャンチェーン回路830が発生するスキャンアウト信号SOUTは、次段のスキャンチェーン回路840のスキャンイン信号SINとなり、スキャンチェーン回路840が発生するスキャンアウト信号SOUTは、BIST制御ブロック210内のスキャンチェーン回路217のスキャンイン信号となり、スキャンチェーン回路217が発生するスキャンアウト信号は、次段のスキャンチェーン回路850のスキャンイン信号SINとなり、スキャンチェーン回路850が発生するスキャンアウト信号は第二の測定パルス列信号EOUTとして単品検査用マイクロプロセッサ320Cの測定パルス入力端子RSCNに入力される。
【０１２１】
検査用マイクロプロセッサ320Cは、協働するプログラムメモリ322Cの制御プログラムによって構成されたパルスカウンタを備え、送信した第二の診断パルス列信号ESCNのパルス数が、第二編成のスキャンチェーン回路820、830、840、217、850内のフリップフロップ回路の総数と等しくなったときに、一時的に外部スキャン許可信号ESENの論理レベルを「Ｌ」にする。
このように、外部スキャン許可信号ESENを論理レベル「Ｈ」の許可状態にするとスキャンインモードとなり、外部クロック信号ECLKに応動して第二の診断パルス列信号ESCNがスキャンインされて、シフトレジスタを構成する各フリップフロップ回路に診断情報が入力される。
次に、外部スキャン許可信号ESENを論理レベル「Ｌ」の不許可状態にするとキャプチャモードとなり、ここで外部クロック信号ECLKが与えられると前記診断情報に対応した組み合わせ回路の出力がフリップフロップ回路に取り込まれる。
外部スキャン許可信号ESENを再び論理レベル「Ｈ」の許可状態にするとスキャンアウトモードとなり、外部クロック信号ECLKに応動してシフトレジスタ内の情報が第二の測定パルス列信号EOUTとして送出される。
【０１２２】
スキャンインモードで加算されたパルスカウンタの現在値は、スキャンアウトモードにおいて減算され、現在値がゼロになると期待値比較手段607による比較判定が行われる。
検査用マイクロプロセッサ320Cはプログラムメモリ322Cと協働し、プログラムメモリ322Cは期待値比較手段607となる制御プログラムを包含している。
期待値比較手段607は、受信した第二の測定パルス列信号EOUTと、送信した第二の診断パルス列信号ESCNに対応した正解情報とを比較して、一致であれば正常判定、不一致であれば異常判定を行うようになっている。
検査用マイクロプロセッサ320Cが発生する第二の診断パルス列信号ESCNは、協働するプログラムメモリ322Cの数値設定領域に格納されたバイナリ数値を外部クロック信号ECLKによって下位ビット又は上位ビットから順次１ビットごとに送出したものとなっている。
また、第二の正解パルス列情報はプログラムメモリ322Bの数値設定領域に格納され、第二の診断パルス列信号ESCN及び第二の測定パルス列信号EOUTと同じビット数のバイナリ数値となっている。
なお、所定の判定時間を経過しても期待値比較手段607による比較判定結果が得られないときには、検査用マイクロプロセッサ320Cはタイムアウト異常判定を行い、リトライ指令信号ERSTを発生して複数回のリトライ操作を行ってから異常の有無を特定するようになっている。
【０１２３】
単品検査装置300Cは、選択指令信号EXTを論理レベル「Ｌ」にすることによって、被テスト集積回路素子による自己テストモードにして、BIST制御ブロック210の機能検査を行うことも可能である。
また、単品検査装置300Cのプログラムメモリ322Cと、主制御回路部120Cのプログラムメモリ122Cに機能検査用プログラムを付加しておくことにより、選択指令信号EXTを論理レベル「Ｌ」にして、主制御回路部120Cによる自己テストが完了した後に、主制御回路部120Cに対する様々な機能検査を行うことができる。
例えば、単品検査装置300Cから直並列変換器127を介して主制御回路部120Cに制御出力信号を送信して、内部出力インタフェース回路126が発生する負荷駆動信号を検査用マイクロプロセッサ320Cに取り込んで、期待する出力信号が得られたかどうかを判定することができる。
このとき、マスク回路860を有効あるいは無効に制御できるようにしておけば、マスク回路860による出力禁止動作の点検も行うことができる。
同様に、検査用マイクロプロセッサ320Cから、多チャンネルＡ/Ｄ変換器124、内部入力インタフェース回路125に対して代替センサ信号を供給し、これを直並列変換器127を介して検査用マイクロプロセッサ320Cに取り込んで、期待する入力信号が得られたかどうかを判定することができる。
このとき、マスク回路860を有効あるいは無効に制御できるようにしておけば、マスク回路860による入力禁止動作の点検も行うことができる。
【０１２４】
次に、図11のとおりに構成されたものの全般動作について、図14、図15で示す動作説明用フローチャートによって詳細に説明する。
まず、図11によって全般動作の概要を説明すると、電源スイッチ103が閉路されると電源リレーの励磁コイル102bが付勢されて出力接点102aが閉路し、電子制御装置100Cに対して主電源電圧Ｖbが印加され、定電圧電源回路110が所定の安定化電圧である第一から第三の出力電圧Ｖad、Ｖif、Ｖcpを発生する。
なお、第五の出力電圧Ｖupは外部電源101から直接給電されるバックアップ電源Ｖbbの電圧を降圧したものであって、電源リレーの出力接点102aが開路していても常時所定の安定化電圧を発生しＲＡＭメモリ123の全領域、又はバッテリバックアップを必要とする一部領域に給電するようになっている。
【０１２５】
主制御回路部120Cの外部に設けられたパワーオンリセット回路140は、第二の出力電圧Ｖifが発生した後の所定の起動待機時間Ｔstが経過するまでは、パワーオンリセット信号POR2の論理レベルを「Ｌ」として、主制御回路部120C内のマイクロプロセッサ121の出力発生を禁止しているとともに、この期間内に第一編成のスキャンチェーン回路に対する自己テストを行うようになっている。
やがて、パワーオンリセット信号POR2の論理レベルが「Ｈ」に変化すると、主制御回路部120Cによる入出力制御動作とウォッチドッグタイマ138による監視制御動作が開始し、マイクロプロセッサ121はウォッチドッグ信号WDSを発生し、ウォッチドッグタイマ138はウォッチドッグ信号WDSのパルス幅が所定値以下であれば出力許可信号OUTEを発生して、内部出力インタフェース回路126による制御出力の発生を許可するとともに、電源リレーの励磁コイル102bに対する付勢トランジスタ112aを駆動して、自己保持付勢するようになっている。
運転中の主制御回路部120Cはアナログセンサ104aと、スイッチセンサ105aの動作状態と、プログラムメモリ122Cの制御プログラムの内容に応動して、電気負荷群106aを駆動制御する。
【０１２６】
ここで、電源スイッチ103が開路されると、マイクロプロセッサ121はＲＡＭメモリ123に書込みされていた学習記憶情報や、異常発生情報をプログラムメモリ122Cのデータ格納領域に転送保存してからウォッチドッグ信号WDSの発生を停止する。
その結果、出力許可信号OUTEによる電源リレーの自己保持付勢が解除され、電源リレーの出力接点102aが開路するようになっている。
次に、図11のものの全体動作の説明用フローチャートである図14、図15について、図11〜図13を引用しながら詳細に説明する。
図14において、工程1000aは一つの集積回路素子である主制御回路部120Cの製造出荷段階における単品検査工程であり、図13で示された単品検査装置300Cによって外部テストが行われる。
その動作説明用フローは図６に示した監視制御回路部130Aに関する動作説明用フローをそのまま適用することができる。
続く工程1000bは、一つの集積回路素子である主制御回路部120Cと、定電圧電源回路110、入力インタフェース回路114a、115aと、出力インタフェース回路116aと、ウォッチドッグタイマ138、パワーオンリセット回路140とが電子制御装置100Cとして組立てられて、製品としての出荷検査が行われる工程である。
続く工程1000cは電子制御装置100Cの実働運転段階において、電源スイッチ103が閉路され、電源リレーの出力接点102aを介して主電源電圧Ｖbが印加される工程である。
【０１２７】
続く工程401から工程1410は、図４の工程401から工程411に相等したものであって、ここでは運転開始の直前において主制御回路部120Cに対する自己テストが行われている。
なお、図４の場合に比べ、工程402は監視制御回路部130Aを初期化し、工程ブロック404は監視制御回路部130Aの自己テストを行うものであったが、図14においては、対応する工程1402は主制御回路部120Cを初期化し、対応する工程ブロック1404は主制御回路部120Cの自己テストを行うものとなっている。
また、図４の工程410と工程411とが合併されて、図14における工程1410が構成されている。
続く工程503から工程508は、図５の工程503から工程508に相等したものであって、ここでは工程ブロック1404による自己テスト結果に異常があるときのリトライテストが行われている。
図15において、図14の中継端子Ｅから続く工程510から工程523は、図５の工程510から工程523に相等しており、ここでは工程ブロック516を主体とする入出力制御と、工程ブロック513による運転開始直後のメモリ点検と、工程ブロック518による運転中のメモリ点検が行われ、図５の工程ブロック517における監視制御回路部130AによるＱ＆Ａは除外されている。
【０１２８】
以上の説明では、ウォッチドッグタイマ138とパワーオンリセット回路140を主制御回路部120Cの外部に設けるようにしたが、これを一つの集積回路素子120Cとして一体化することも可能である。
また、主制御回路部120Cに対する自己テストは運転開始直前の起動待機時間Ｔst中に行うようにしたが、これを運転停止直後の遅延給電期間Ｔspにおいて行うこともできる。
また、実施形態１〜３で示された電子制御装置100A、100B、100Cの製造出荷段階で、高温エージングによる異常製品の選別工程を設ける場合には、搭載された集積回路素子の自己テスト機能を活用して、定期的に主電源電圧Ｖbを断続してみることによって異常発生の有無をモニタすることができる。
また、実施形態１〜３で示された電子制御装置100A、100B、100Cにおいてマイクロプロセッサ121と協働する不揮発性のプログラムメモリ122A、122B、122Cは、制御定数の設定領域を有するフラッシュメモリとして説明したが、電気的に読み書きが行える不揮発性のデータメモリを接続して、プログラムメモリの一部領域として使用することも可能である。
【０１２９】
以上の説明で明らかなとおり、この発明の実施形態３による集積回路素子を有する電子制御装置は、入力センサ群104a、105aに接続される入力インタフェース回路114a、115aと、電気負荷群106aに接続される出力インタフェース回路116aと、当該入力インタフェース回路及び出力インタフェース回路に接続された、少なくとも１個の集積回路素子120Cとを包含した電子制御装置100Cであって、
前記集積回路素子120Cは更に、BIST（Built-in Self Test)制御ブロック210と、当該集積回路素子内の複数の被検査組合せ回路要素のそれぞれの前後位置に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成したスキャンチェーン回路217、820、830、840、850と、前記複数の回路要素における入力回路部と出力回路部に設けられて入出力動作を禁止するマスク回路860とによって構成された自己テスト回路280を備えるとともに、スキャンモードの選択指令信号EXTが入力される選択指令端子を備えており、
前記選択指令端子には、前記スキャンチェーン回路の直列編成として少なくとも前記BIST制御ブロック210に対応したスキャンチェーン回路217、及びその他の適用除外となるスキャンチェーン回路850とを除外した第一編成にするか、又は全てのスキャンチェーン回路217、820、830、840、850を包含した第二編成にするかの選択指令信号EXTが入力されるよ
うになっている。
【０１３０】
前記BIST制御ブロック210は、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号BOUTを供給するスキャンパルス出力回路213と、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号BINを受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路215と、この判定結果の良否を記憶する比較結果記憶メモリ216を備えるとともに、前記第一の診断パルス列信号BOUTを有効にする内部スキャン許可信号BSENを発生し、
前記自己テスト回路280は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号ESCNが入力されるパルス入力端子と、前記第二の診断パルス列信号ESCNに応動する第二の測定パルス列信号EOUTが送出されるパルス出力端子と、前記第二の診断パルス列信号ESCNを有効にする外部スキャン許可信号ESENの制御入力端子とを備えていて、
前記BIST制御ブロック210は更に、前記集積回路素子120Cに給電するための電源スイッチ103が閉路してから、当該集積回路素子が制御動作を開始するまでの所定の起動待機時間Ｔstにおいて有効となり、前記第一編成のスキャンチェーン回路820、830、840を用いて自己テストを実行し、当該自己テストの実行中は前記マスク回路860によって、前記入力インタフェース回路115aからの一部の入力信号の取込みと、前記出力インタフェース回路116aに対する一部の出力信号の発生は禁止されていて、
前記第二編成のスキャンチェーン回路217、820、830、840、850に対する自己テスト回路280を用いた外部テストと前記第二の診断パルス列信号ESCNの供給は、前記集積回路素子120Cの単品の出荷検査工程において行われるようになっている。
【０１３１】
前記スキャンパルス出力回路213は、再現性を有する確定算式による疑似乱数発生器が使用されて、前記第一の診断パルス列信号BOUTを発生し、
前記第一の測定パルス列信号BINは、巡回冗長検査（Cyclic Redundancy Check、CRC)で代表される圧縮回路214を介して前記期待値比較回路215に入力され、前記正解パルス列情報は同じ圧縮算式で予め圧縮して、比較基準値として変換された期待値が使用される。
以上のとおり、BIST制御ブロックに設けられたスキャンパルス出力回路と期待値比較回路とは、疑似乱数発生器によって生成された第一の診断パルス列信号に応動する第一の測定パルス列信号と、正解パルス列情報の圧縮値とを比較するようになっている。
従って、実施の形態１、２と同様に、第一の診断パルス列に対する記憶手段を必要とせず、正解情報も少ないビット数の基板パターン情報によって固定記憶することができ、小型、安価なBIST制御ブロックを得ることができる特徴がある。
【０１３２】
前記BIST制御ブロック210はタイムアウト検出回路218を備え、
前記タイムアウト検出回路218は、前記スキャンパルス出力回路213が前記第一の診断パルス列信号BOUTを発生し始めてから、所定の判定閾値時間を経過しても前記期待値比較回路215による比較判定結果が得られないときにタイムアウト異常情報を記憶するとともに、
前記BIST制御ブロック210は所定回数以下のリトライ処理によって自己テスト動作を完了するようになっている。
以上のとおり、BIST制御ブロックはタイムアウト検出回路を備え、所定時間内に点検動作が完了しないときには自己テスト動作を完了するようになっている。
従って、実施の形態１、２と同様に自己テストの対象外となっているBIST制御ブロック自体に異常があった場合でも、タイムアウト異常情報によって異常状態を代替検出することができる特徴がある。
【０１３３】
以上の説明で明らかなとおり、この発明の実施形態３による集積回路素子の単品検査装置は、入力センサ群104a、105aに接続される入力インタフェース回路114a、115aと、電気負荷群106aに接続される出力インタフェース回路116aと、当該入力インタフェース回路及び出力インタフェース回路に接続された、少なくとも１個の集積回路素子120Cとを包含した電子制御装置100Cに適用される前記集積回路素子120Cを被検査集積回路素子とし、当該被検査集積回路素子を着脱自在に接続することができる検査用マイクロプロセッサ320Cを備えた集積回路素子の単品検査装置300Cであって、
前記集積回路素子120Cは更に、BIST（Built-in Self Test)制御ブロック210と、当該集積回路素子内の複数の被検査組合せ回路要素のそれぞれの前後位置に内在又は追加接続された複数のフリップフロップ回路を相互に直列編成したスキャンチェーン回路217、820、830、840、850と、前記複数の回路要素における入力回路部と出力回路部に設けられて入出力動作を禁止するマスク回路860とによって構成された自己テスト回路280を備えるとともに、スキャンモードの選択指令信号EXTが入力される選択指令端子を備えている。
【０１３４】
前記選択指令端子には、前記スキャンチェーン回路の直列編成として少なくとも前記BIST制御ブロック210に対応したスキャンチェーン回路217、及びその他の適用除外となるスキャンチェーン回路850とを除外した第一編成にするか、又は全てのスキャンチェーン回路217、820、830、840、850を包含した第二編成にするかの選択指令信号EXTが入力され、前記BIST制御ブロック210は、前記第一編成のスキャンチェーン回路の最前段に第一の診断パルス列信号BOUTを供給するスキャンパルス出力回路213と、前記第一編成のスキャンチェーン回路の最後段から出力される第一の測定パルス列信号BINを受信して、正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較回路215と、この判定結果の良否を記憶する比較結果記憶メモリ216を備えるとともに、前記第一の診断パルス列信号BOUTを有効にする内部スキャン許可信号BSENを発生し、
前記自己テスト回路280は更に、前記第二編成のスキャンチェーン回路の最前段に第二の診断パルス列信号ESCNが入力されるパルス入力端子と、当該第二の診断パルス列信号ESCNに応動する第二の測定パルス列信号EOUTが送出されるパルス出力端子と、前記第二の診断パルス列信号ESCNを有効にする外部スキャン許可信号ESENの制御入力端子とを備えている。
【０１３５】
前記選択指令端子は予め前記第二編成となるモードに固定設定されているか、又は前記検査用マイクロプロセッサ320Cは前記選択指令信号EXTを発生して、全てのスキャンチェーン回路を包含した前記第二編成のスキャンチェーン回路217、820、830、840、850を編成し、前記第二の診断パルス列信号ESCNを発生して前記集積回路素子120Cに供給するとともに、当該集積回路素子120Cから得られる前記第二の測定パルス列信号EOUTを受信して、第二の正解パルス列情報と受信パルス列信号とが一致しているかどうかを判定する期待値比較手段607を備えていて、
前記第一編成のスキャンチェーン回路820、830、840に対する自己テストと前記第一の診断パルス列信号BOUTの供給は、前記集積回路素子120Cが前記電子制御装置100Cに組み込まれた状態で行われるようになっている。
【０１３６】
前記検査用マイクロプロセッサ320Cはプログラムメモリ322Cと協働し、
前記検査用マイクロプロセッサ320Cが発生する第二の診断パルス列信号ESCNは、前記プログラムメモリ322Cの数値設定領域に格納されたバイナリ数値を外部クロック信号ECLKによって下位ビット又は上位ビットから順次１ビットごとに送出したものであり、
前記第二の正解パルス列情報は前記プログラムメモリ322Cの数値設定領域に格納され、前記第二の診断パルス列信号ESCN及び前記第二の測定パルス列信号EOUTと同じビット数のバイナリ数値であり、
前記検査用マイクロプロセッサ320Cは更に、前記プログラムメモリ322Cに格納された制御プログラムである前記期待値比較手段607によって、前記第二の測定パルス列信号EOUTと前記第二の正解パルス列情報とを比較して、比較不一致の有無と、不一致が発生したスキャンチェーン回路の位置を判定するようになっている。
以上のとおり、検査用マイクロプロセッサが発生する第二の診断パルス列信号と、これに対応した第二の測定パルス列信号に関する正解パルス列情報とは、検査用マイクロプロセッサと協働するプログラムメモリに格納された同一ビット数のバイナリ数値となっている。
従って、本発明の実施の形態１、２と同様に、第二の診断パルス列信号は乱数発生器によらないで、テストパターン生成技術（Automatic Test Pattern Generation、ATPG)によって生成された好適なテストパターンに基づくことができるとともに、圧縮回路が使用されていないので、異常発生部位を特定することができる特徴がある。
【０１３７】
前記検査用マイクロプロセッサ320Cは、前記BIST制御ブロック210に入力される前記選択指令端子に対する選択指令信号EXTを変更して、前記スキャンチェ−ン回路を前記第一編成にして、前記BIST制御ブロック210が発生する前記第一の診断パルス列信号BOUTによる自己テストを実行させ、前記期待値比較回路215による良否判定結果を監視して前記自己テスト回路280の良否を判定するようになっている。
以上のとおり、検査用マイクロプロセッサは第二の診断パルス列信号による外部テストに続いて、BIST制御ブロックが発生する第一の診断パルス列信号による自己テストを行うようになっている。
従って、実施形態１、２と同様に、外部テストではBIST制御ブロックを停止した状態で、BIST制御ブロックに対応したスキャンチェーン回路によるBIST制御ブロックのハードウェアチェックが行われ、自己テストではBIST制御ブロックが正常動作しているかどうかの機能点検を行うことができる特徴がある。なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１３８】
100A、100B、100C  電子制御装置、103  電源スイッチ、104a、104b、入力センサ群（アナログセンサ）、105a、105b  入力センサ群（スイッチセンサ）、106a、106b  電気負荷群、114a、114b、入力インタフェース回路（アナログ）、115a、115b  入力インタフェース回路（スイッチ）、116a、116b  出力インタフェース回路、120A、120B、120C  第一の集積回路素子（主制御回路部）、121  マイクロプロセッサ、122A、122B、122C  プログラムメモリ、123  ＲＡＭメモリ、127  直並列変換器、128  ウォッチドッグ信号回路、
129A、129B、129C  演算制御主回路部、130A、130B  第二の集積回路素子（監視制御回路部）、137  直並列変換器、138  ウォッチドッグタイマ、
139A、139B  監視制御主回路部、140、パワーオンリセット回路、
200、280、800  自己テスト回路、210、810  BIST（Built-in Self Test)制御ブロック、213、813  スキャンパルス出力回路、214、814  圧縮回路、215、815  期待値比較回路、216、816  比較結果記憶メモリ、217、220、230、240、250、817、820、830、840、850  スキャンチェーン回路、218、818  タイムアウト検出回路、819  リトライ指令回路、260、860  マスク回路、300A、300B、300C  単品検査装置、320A、320B、320C  検査用マイクロプロセッサ、322A、322B、322C  プログラムメモリ、607  期待値比較手段、POR2  パワーオンリセット信号、Ｖbb  バックアップ電源、WDS  ウォッチドッグ信号、BIN  第一の測定パルス列信号、BOUT  第一の診断パルス列信号、BSEN  内部スキャン許可信号、ESCN  第二の診断パルス列信号（パルス入力端子）、ESEN  外部スキャン許可信号（制御入力端子）、EOUT  第二の測定パルス列信号（パルス出力端子）、ERST  リトライ指令信号、EXT  選択指令信号（選択指令端子）、Ｔst  起動待機時間、Ｔsp  遅延給電時間。
【要約】
【課題】電子制御装置の毎回の起動停止時に、ハードウェアチェックが行える安価な電子制御装置を提供する。
【解決手段】電子制御装置100Aに搭載された集積回路素子である監視制御回路部130Aは、BIST制御ブロック210とスキャンチェーン回路217・220・230・240・250とマスク回路260によって構成された自己テスト回路200を包含し、運転開始時にはBIST制御ブロック210を用いて部分編成のスキャンチェーン回路220・230・240による自己テストを行う。
集積回路素子の単品出荷検査のときは、検査用マイクロプロセッサによって全体編成のスキャンチェーン回路による外部テストを行う。
単品検査用に仕組まれたスキャンチェーン回路の一部を活用して、安価な構成で電子制御装置としてのスキャンテストを行うことができる。
【選択図】図２【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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