(57)【特許請求の範囲】
【請求項１】
低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記セット信号パルスを入力する第１の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記リセット信号パルスを入力する第２の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子と、前記第１の半導体スイッチング素子の第２端子との間に接続された第１の抵抗と、
前記高電圧直流電源の高電位端子と、前記第２の半導体スイッチング素子の第２端子との間に接続された第２の抵抗と、
前記第１の半導体スイッチング素子の第２端子と前記第１の抵抗の接続点を入力端子に接続した第１の時定数生成回路と、
前記第２の半導体スイッチング素子の第２端子と前記第２の抵抗の接続点を入力端子に接続した第２の時定数生成回路と、
前記第２の半導体スイッチング素子の第２端子と前記第２の抵抗の接続点を入力端子に接続した第３の時定数生成回路と、
前記第１の半導体スイッチング素子の第２端子と前記第１の抵抗の接続点を入力端子に接続した第４の時定数生成回路と、
前記高電圧直流電源を電源として、前記第１の時定数生成回路の出力端子と前記第２の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつセット信号を出力する第１の論理回路と、
前記高電圧直流電源を電源として、前記第３の時定数生成回路の出力端子と前記第４の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつリセット信号を出力する第２の論理回路と、
前記高電圧直流電源を電源として、前記第１の論理回路の出力のセット信号と、前記第２の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第１、第２、第３、第４の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、立ち下がり時もしくは立ち上がり時の時定数を定める抵抗手段と静電容量手段とを有し、前記第１、第３の時定数生成回路において非論理和回路が備えられ、かつ前記第２、第４の時定数生成回路において非論理積回路を有し、前記第１の時定数生成回路は、前記第２の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第３の時定数生成回路は、前記第４の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。
【請求項２】
低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記セット信号パルスを入力する第１の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記リセット信号パルスを入力する第２の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子と、前記第１の半導体スイッチング素子の第２端子との間に接続された第１の抵抗と、
前記高電圧直流電源の高電位端子と、前記第２の半導体スイッチング素子の第２端子との間に接続された第２の抵抗と、
前記第１の半導体スイッチング素子の第２端子と前記第１の抵抗の接続点を入力端子に接続した第１の時定数生成回路と、
前記第２の半導体スイッチング素子の第２端子と前記第２の抵抗の接続点を入力端子に接続した第２の時定数生成回路と、
前記第２の半導体スイッチング素子の第２端子と前記第２の抵抗の接続点を入力端子に接続した第３の時定数生成回路と、
前記第１の半導体スイッチング素子の第２端子と前記第１の抵抗の接続点を入力端子に接続した第４の時定数生成回路と、
前記高電圧直流電源を電源として、前記第１の時定数生成回路の出力端子と前記第２の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつセット信号を出力する第１の論理回路と、
前記高電圧直流電源を電源として、前記第３の時定数生成回路の出力端子と前記第４の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつリセット信号を出力する第２の論理回路と、
前記高電圧直流電源を電源として、前記第１の論理回路の出力のセット信号と、前記第２の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第１、第２、第３、第４の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、
前記第１、第３の時定数生成回路において、非論理和回路と、立ち下がり時の時定数を定める直列に４段以上の偶数個のインバータ回路とを有し、前記第２、第４の時定数生成回路において、非論理積回路と、立ち上がり時の時定数を定める直列に４段以上の偶数個のインバータ回路とを有し、前記第１の時定数生成回路は、前記第２の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第３の時定数生成回路は、前記第４の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。
【請求項３】
低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記セット信号パルスを入力する第１の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記リセット信号パルスを入力する第２の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子に一端を接続された第１の抵抗と、
前記高電圧直流電源の高電位端子に一端を接続された第２の抵抗と、
前記第１の抵抗の他端と、前記第１の半導体スイッチング素子の第２端子との間に接続された第３の抵抗と、
前記第２の抵抗の他端と、前記第２の半導体スイッチング素子の第２端子との間に接続された第４の抵抗と、
前記第１の抵抗と前記第３の抵抗の接続点を入力端子に接続した第１の時定数生成回路と、
前記第２の半導体スイッチング素子の第２端子と前記第４の抵抗の接続点を入力端子に接続した第２の時定数生成回路と、
前記第２の抵抗と前記第４の抵抗の接続点を入力端子に接続した第３の時定数生成回路と、
前記第１の半導体スイッチング素子の第２端子と前記第３の抵抗の接続点を入力端子に接続した第４の時定数生成回路と、
前記高電圧直流電源を電源として、前記第１の時定数生成回路の出力端子と前記第２の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつセット信号を出力する第１の論理回路と、
前記高電圧直流電源を電源として、前記第３の時定数生成回路の出力端子と前記第４の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつリセット信号を出力する第２の論理回路と、
前記高電圧直流電源を電源として、前記第１の論理回路の出力のセット信号と、前記第２の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第１、第２、第３、第４の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、立ち下がり時もしくは立ち上がり時の時定数を定める抵抗手段と静電容量手段とを有し、前記第１、第３の時定数生成回路において非論理和回路が備えられ、かつ前記第２、第４の時定数生成回路において非論理積回路を有し、前記第１の時定数生成回路は、前記第２の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第３の時定数生成回路は、前記第４の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。
【請求項４】
低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記セット信号パルスを入力する第１の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第１端子を接続され、前記リセット信号パルスを入力する第２の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子に一端を接続された第１の抵抗と、
前記高電圧直流電源の高電位端子に一端を接続された第２の抵抗と、
前記第１の抵抗の他端と、前記第１の半導体スイッチング素子の第２端子との間に接続された第３の抵抗と、
前記第２の抵抗の他端と、前記第２の半導体スイッチング素子の第２端子との間に接続された第４の抵抗と、
前記第１の抵抗と前記第３の抵抗の接続点を入力端子に接続した第１の時定数生成回路と、
前記第２の半導体スイッチング素子の第２端子と前記第４の抵抗の接続点を入力端子に接続した第２の時定数生成回路と、
前記第２の抵抗と前記第４の抵抗の接続点を入力端子に接続した第３の時定数生成回路と、
前記第１の半導体スイッチング素子の第２端子と前記第３の抵抗の接続点を入力端子に接続した第４の時定数生成回路と、
前記高電圧直流電源を電源として、前記第１の時定数生成回路の出力端子と前記第２の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつセット信号を出力する第１の論理回路と、
前記高電圧直流電源を電源として、前記第３の時定数生成回路の出力端子と前記第４の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつリセット信号を出力する第２の論理回路と、
前記高電圧直流電源を電源として、前記第１の論理回路の出力のセット信号と、前記第２の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第１、第２、第３、第４の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、
前記第１、第３の時定数生成回路において、非論理和回路と、立ち下がり時の時定数を定める直列に４段以上の偶数個のインバータ回路とを有し、前記第２、第４の時定数生成回路において、非論理積回路と、立ち上がり時の時定数を定める直列に４段以上の偶数個のインバータ回路とを有し、前記第１の時定数生成回路は、前記第２の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第３の時定数生成回路は、前記第４の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。
【請求項５】
前記第１、第２の半導体スイッチング素子は該半導体スイッチング素子を形成する基板が他の回路と切り離され独立した半導体素子であることを特徴とする請求項１乃至請求項４のいずれか一項に記載のレベルシフト回路。
【請求項６】
前記第１、第２の半導体スイッチング素子はＭＯＳＦＥＴであり、前記半導体スイッチング素子の第１端子はＭＯＳＦＥＴのソースであり、前記半導体スイッチング素子の第２端子はＭＯＳＦＥＴのドレインであることを特徴とする請求項１乃至請求項５のいずれか一項に記載のレベルシフト回路。
【請求項７】
レベルシフト回路を備えた電力変換装置において、
さらにアームを構成するＩＧＢＴを備え、
該ＩＧＢＴが、請求項１乃至請求項６のいずれか一項に記載の前記レベルシフト回路によって駆動されることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１対のアームを備えたモータ駆動装置に係り、特に低電圧側回路から高電圧側回路に制御信号を伝達するレベルシフト回路と、該レベルシフト回路機能を有する電力変換装置に関する。
【背景技術】
【０００２】
省エネルギーのため、モータをＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体素子で制御することは、近年、半導体素子、特にＩＧＢＴの低価格化により広く利用されている。
ところで上アームと下アームを備えた電力変換装置において、構成する上アームに用いるＩＧＢＴのエミッタは出力に接続されているため、上アームＩＧＢＴは主電源接地端子に対して電位的に浮動の状態で駆動される。例えば、上アームＩＧＢＴがオン状態では主電源と同じ高電圧が加わる。このため上アームＩＧＢＴを駆動するためには、制御回路であるマイコン（Microcomputer）の低電位から高電位に信号を伝える必要がある。このように低電位からの信号で電位的に浮動な上アームに対して駆動信号を送る手段としてレベルシフト回路を使うことが、図１５に示す特許文献１に述べられている。
【０００３】
特許文献１のレベルシフト回路の動作について、図１５を参照して概略を説明する。図１５（ａ）において、レベルシフト回路はセット用、リセット用の高耐圧ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor、絶縁ゲート電界効果型トランジスタ）２個、この高耐圧ｎ型ＭＯＳＦＥＴを駆動するワンショットパルス発生器２個、抵抗２個、パルスフィルタ、及びＲＳフリップフロップで構成されている。セット用の高耐圧ｎ型ＭＯＳＦＥＴのドレインは抵抗に接続され、パルスフィルタを通りＲＳフリップフロップのセット側に入力されている。リセット用の高耐圧ｎ型ＭＯＳＦＥＴのドレインは、リセット用の抵抗に接続され、パルスフィルタを通りＲＳフリップフロップのリセット側に入力されている。
【０００４】
このレベルシフト回路は次のように動作する。入力信号に対して、立ち上がり時（入力＝“Ｌ”→“Ｈ”）にセット側のワンショットパルス発生器より短期間パルスが発生する（図１５（ｂ））。なお、“Ｌ”はＬｏｗ、負、または０の信号を意味する。また、“Ｈ”はＨｉｇｈ、正、または１の信号を意味する。
このパルスによりセット側の高耐圧ｎ型ＭＯＳＦＥＴがオン（ＯＮ）し、電流が流れることによりセット側の抵抗両端に電圧が発生する。パルスフィルタの時定数よりワンショットパルス発生器で発生するパルスの時間を長くすれば、抵抗両端で発生した電圧によるパルスはパルスフィルタを通過し、ＲＳフリップフロップをセットして出力がオンとなる。立下り時（入力＝“Ｈ”→“Ｌ”）はリセット側のワンショットパルス発生器より短期間パルスが発生し（図１５（ｂ））、リセット側の抵抗両端に電圧が発生し、ＲＳフリップフロップをリセットして出力がオフ（ＯＦＦ）となる。
【０００５】
１つの高耐圧ｎ型ＭＯＳＦＥＴで信号伝達を行う場合、上アームがオンしている状態では、高電圧が加わった状態で高耐圧ｎ型ＭＯＳＦＥＴがオンしなければならず非常に大きな損失が発生する。入力信号をセット、リセット２つの信号に分解し、ＲＳフリップフロップで復調することで、高耐圧ｎ型ＭＯＳＦＥＴがオンする時間を短くし損失を低減している。
【０００６】
また、特許文献２においては、前記の問題を解決する手段として、論理回路を用いた方法を示している。図１６を参照して、その動作の概略を説明する。セット用、リセット用の高耐圧ｎ型ＭＯＳＦＥＴ２個、高耐圧ｎ型ＭＯＳＦＥＴ個を駆動するワンショットパルス発生器２個、抵抗２個の構成は図１５と同じである。セット側高耐圧ｎ型ＭＯＳＦＥＴのドレインはインバータ回路（ＮＯＴ回路、反転回路）を通じてセット側のＮＡＮＤ回路に入力され、さらにリセット側のＮＡＮＤ回路に入力されている。リセット側高耐圧ｎ型ＭＯＳＦＥＴのドレインは、インバータ回路を通じてリセット側のＮＡＮＤ（非論理積）回路に入力され、さらにセット側のＮＡＮＤ回路に入力されている。
【０００７】
この構成により、通常動作時は、例えばセットの場合、セット側の抵抗のみ電圧降下が発生するので、インバータ回路で反転され、“Ｈ”となる。リセット側には電圧降下が発生していないので、“Ｈ”であり、セット信号がＲＳフリップフロップに伝わる。なお、高圧側の電源に電源電圧変動（ｄＶ／ｄｔ、Ｖ→Ｖ＋ΔＶ）が発生した際は、セット、リセット両方に電圧降下が発生するため、例えばセット側のＮＡＮＤ回路はセット側の抵抗に接続された側は“Ｈ”となり、リセット側に接続された場合は“Ｌ”となるため、誤信号がフリップフロップに伝わらず、正常な動作を保つ。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３０９２８６２号公報
【特許文献２】特許第３６３５９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、ＩＧＢＴがオン、オフするときには上下アームアース間の電圧が変化する。この電圧（電源電圧）の時間変化ｄＶ／ｄｔによりレベルシフト回路の高耐圧ｎ型ＭＯＳＦＥＴのソース、ドレイン間の寄生静電容量Ｃｄｓには前記電源電圧変動（ｄＶ／ｄｔ）において、（ｄＶ／ｄｔ）×Ｃｄｓの電流が流れる。この電流によりレベルシフト回路の抵抗に電圧が発生し、この電圧が大きい場合には誤オンあるいは誤オフを引き起こす。
【００１０】
前記の特許文献１ではパルスフィルタにより電源電圧変動（ｄＶ／ｄｔ）が発生する誤信号をフィルタしている（図１５（ａ））。しかしながら、システムによって発生する電圧はまちまちであり、パルスフィルタの時定数を適切に設計することが難しいという問題があった。すなわち、フィルタの時定数を長くするとワンショットパルス発生器により高耐圧ｎ型ＭＯＳＦＥＴをオンする期間を長くする必要があり、損失が増加する。反対にフィルタの時定数が短すぎると電圧変動（ｄＶ／ｄｔ）による誤信号がパルスフィルタを通過し、誤オンあるいは誤オフを引き起こしてしまうという問題がある。
【００１１】
また、特許文献２では、電源電圧変動（ｄＶ／ｄｔ）の際において、ＭＯＳＦＥＴの寄生静電容量Ｃｄｓに蓄えられた電荷は抵抗を通って流れる。このとき、流れる電流は時間ととともに減少していくが、この抵抗の抵抗値が大きいほど論理回路の閾値を超えている時間が長くなる。また、半導体集積回路でも製造上のばらつきがあって、セット、リセット抵抗の値をまったく同じにはできない。このため、例えばセット側が製造ばらつきで抵抗値が大きくなった場合、セット側のインバータ回路の出力が“Ｈ”となっている時間が、リセット側の“Ｌ”となっている時間より長くなり、セット側のＮＡＮＤ出力が誤信号を発生させ誤オンを引き起こす可能性がある（図１６）。
【００１２】
そこで、本発明はこのような問題点を解決するもので、その目的とするところは、電源電圧の変動の際においても、容易に誤動作しないレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明のレベルシフト回路は、低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、前記高電圧直流電源の低電位端子に第１端子を接続され、前記セット信号パルスを入力する第１の半導体スイッチング素子と、前記高電圧直流電源の低電位端子に第１端子を接続され、前記リセット信号パルスを入力する第２の半導体スイッチング素子と、前記高電圧直流電源の高電位端子と、前記第１の半導体スイッチング素子の第２端子との間に接続された第１の抵抗と、前記高電圧直流電源の高電位端子と、前記第２の半導体スイッチング素子の第２端子との間に接続された第２の抵抗と、前記第１の半導体スイッチング素子の第２端子と前記第１の抵抗の接続点を入力端子に接続した第１の時定数生成回路と、前記第２の半導体スイッチング素子の第２端子と前記第２の抵抗の接続点を入力端子に接続した第２の時定数生成回路と、前記第２の半導体スイッチング素子の第２端子と前記第２の抵抗の接続点を入力端子に接続した第３の時定数生成回路と、前記第１の半導体スイッチング素子の第２端子と前記第１の抵抗の接続点を入力端子に接続した第４の時定数生成回路と、前記高電圧直流電源を電源として、前記第１の時定数生成回路の出力端子と前記第２の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつセット信号を出力する第１の論理回路と、前記高電圧直流電源を電源として、前記第３の時定数生成回路の出力端子と前記第４の時定数生成回路の出力端子とを、それぞれ第１入力端子と第２入力端子に接続し、かつリセット信号を出力する第２の論理回路と、前記高電圧直流電源を電源として、前記第１の論理回路の出力のセット信号と、前記第２の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、を備え、前記第１、第２、第３、第４の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、立ち下がり時もしくは立ち上がり時の時定数を定める抵抗手段と静電容量手段とを有し、前記第１、第３の時定数生成回路において非論理和回路が備えられ、かつ前記第２、第４の時定数生成回路において非論理積回路を有し、前記第１の時定数生成回路は、前記第２の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第３の時定数生成回路は、前記第４の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とする。
【００１４】
かかる構成により、レベルシフト回路において、高電圧側の電源電圧変動（ｄＶ／ｄｔ）が発生した時は該電圧変動の影響を前記第１（第３）の時定数生成回路と第２（第４）の時定数生成回路を通して前記第１（第２）の論理回路で論理処理を行うので、電源電圧変動（ｄＶ／ｄｔ）による誤信号をマスク処理できて、誤動作を防止できる。
【発明の効果】
【００１５】
以上、本発明によれば、電源電圧の変動の際においても、容易に誤動作しないレベルシフト回路を提供できる。
【図面の簡単な説明】
【００１６】
【図１】本発明のレベルシフト回路の第１実施形態の構成を示す回路図である。
【図２】本発明のレベルシフト回路に用いるワンショットパルス発生回路の構成例を示す回路図である。
【図３】本発明のレベルシフト回路に用いる時定数生成回路の構成例を示す回路図である。
【図４Ａ】本発明のレベルシフト回路の第１実施形態において第１例の電源電圧変動があった場合の時定数生成回路の動作を示すタイムチャートである。
【図４Ｂ】本発明のレベルシフト回路の第１実施形態において第２例の電源電圧変動があった場合の時定数生成回路の動作を示すタイムチャートである。
【図５】本発明のレベルシフト回路に用いるフリップフロップ回路の構成例を示す回路図である。
【図６】本発明のレベルシフト回路の第２実施形態の構成を示す回路図である。
【図７】本発明のレベルシフト回路の第２実施形態において第１例の電源電圧変動があった場合の論理回路の動作を示すタイムチャートである。
【図８】本発明のレベルシフト回路の第３実施形態の構成を示す回路図である。
【図９】本発明のレベルシフト回路の第３実施形態において第１例の電源電圧変動があった場合の時定数生成回路の動作を示すタイムチャートである。
【図１０】本発明のレベルシフト回路の第４実施形態の構成を示す回路図である。
【図１１】本発明のレベルシフト回路に用いる時定数生成回路の他の構成例を示す回路図である。
【図１２】本発明のレベルシフト回路の第５実施形態の構成を示す回路図である。
【図１３】本発明のレベルシフト回路に用いるフリップフロップ回路の他の構成例を示す回路図である。
【図１４】本発明の電力変換装置の構成を示す回路図である。
【図１５】従来のレベルシフト回路の第１の構成例を示す回路図（ａ）と信号のタイムチャート（ｂ）である。
【図１６】従来のレベルシフト回路の第２の構成例を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について説明する。
（レベルシフト回路の第１実施形態）
まず、図１を参照して、本発明のレベルシフト回路の第１実施形態の回路構成の概要を述べ、その後、より詳しい回路構成や、動作について説明をする。
【００１８】
＜回路構成の概要＞
図１に本発明のレベルシフト回路の第１実施形態の回路構成を示す。図１のレベルシフト回路１１は、低電圧直流電源（不図示）と高電圧直流電源（ＶＢ）１６３とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース１６０であり、他端は高電圧直流電源の高電位端子１６１である。なお、アースとしては前記した下アームアース１６０と異なる上アームアース１６２があり、前記した高電圧直流電源１６３は上アームアース１６２と高電圧直流電源の高電位端子１６１との間に高電圧の直流電源を供給している。下アームアース１６０と上アームアース１６２は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
【００１９】
図１において、レベルシフト回路１１の入力信号１４４は、入力信号の変化時に“Ｈ”パルスを発生するワンショットパルス発生器１４０に入力している。ワンショットパルス発生器１４０は、入力信号１４４を受けて信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４１と、入力信号１４４を入力するインバータ回路１４３と、このインバータ回路１４３の出力を入力する信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４２と、から構成されている。入力信号１４４の立ち上がり時はワンショットパルス発生回路１４１から“Ｈ”パルスが出力され、インバータ回路１４３とワンショットパルス発生回路１４２の組み合わせにより、入力信号１４４の立ち下がり時にワンショットパルス発生回路１４２から“Ｈ”パルスが出力される。
なお、以上の入力信号１４４、ワンショットパルス発生回路１４１、１４２、及び、インバータ回路１４３は低電圧直流電源によって駆動される信号と回路である。
また、ワンショットパルス発生回路１４１、１４２の具体的な回路構成は後記する。
【００２０】
また、ＲＳ（リセット、セット）型のフリップフロップ回路１３０のセット側の信号を生成することになる高耐圧ｎ型ＭＯＳＦＥＴ１０１（第１の半導体スイッチング素子）、及びリセット側の信号を生成することになる高耐圧ｎ型ＭＯＳＦＥＴ１０２（第２の半導体スイッチング素子）のソースは両方とも下アームアース１６０に接地されている。高耐圧ｎ型ＭＯＳＦＥＴ１０１のゲート入力には前記したワンショットパルス発生回路１４１の出力が接続されている。また、高耐圧ｎ型ＭＯＳＦＥＴ１０２のゲート入力には前記したワンショットパルス発生回路１４２の出力が接続されている。
セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインは抵抗１１１の一端に接続されている（接続点（Ｂ）１８１）。リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインは抵抗１１２の一端に接続されている（接続点（Ｅ）１８２）。抵抗１１１及び抵抗１１２の他端は高電圧直流電源の高電位端子（Ａ、Ｄ）１６１に接続されている。
なお、高耐圧ｎ型ＭＯＳＦＥＴ１０１と高耐圧ｎ型ＭＯＳＦＥＴ１０２は同一のデバイスで構成され、ほぼ同一の電気的特性を有している。
また、抵抗１１１と抵抗１１２は、ほぼ同一の抵抗値を有している。
【００２１】
時定数生成回路１５１と時定数生成回路１５４のそれぞれの入力端子は、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインと抵抗１１１の接続点１８１に共に接続されている。時定数生成回路１５２と時定数生成回路１５３のそれぞれの入力端子は、リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインと抵抗１１２の接続点１８２に共に接続されている。
時定数生成回路１５１と時定数生成回路１５３は同一の回路で構成され、ほぼ同一の特性を有している。時定数生成回路１５２と時定数生成回路１５４は同一の回路で構成され、ほぼ同一の特性を有している。
なお、時定数生成回路１５１、１５３及び、時定数生成回路１５２、１５４の具体的な回路構成は後記する。
【００２２】
第１の論理回路１２１はＮＡＮＤ（非論理積）回路１２３とインバータ回路１２５で構成されている。インバータ回路１２５の入力端子は前記した時定数生成回路１５１の出力端子が接続され、インバータ回路１２５の出力端子はＮＡＮＤ回路１２３の第１入力ゲートに接続されている。ＮＡＮＤ回路１２３の第２入力ゲートには前記した時定数生成回路１５２の出力端子が接続されている。
第２の論理回路１２２はＮＡＮＤ回路１２４とインバータ回路１２６で構成されている。インバータ回路１２６の入力端子は前記した時定数生成回路１５３の出力端子が接続され、インバータ回路１２６の出力端子はＮＡＮＤ回路１２４の第１入力ゲートに接続されている。ＮＡＮＤ回路１２４の第２入力ゲートには前記した時定数生成回路１５２出力端子が接続されている。
【００２３】
ＲＳ型のフリップフロップ回路１３０のセット端子ＳＬには、前記した第１の論理回路１２１の出力端子であるＮＡＮＤ回路１２３の出力端子が接続されている。なお、セット端子ＳＬは“Ｌ”で動作する。したがって、セット端子ＳＬに下付きのＬを表示して表している。
フリップフロップ回路１３０のリセット端子ＲＬには、前記した第２の論理回路１２２の出力端子であるＮＡＮＤ回路１２４の出力端子が接続されている。なお、リセット端子ＲＬは“Ｌ”で動作する。したがって、リセット端子ＲＬに下付きのＬを表示して表している。
フリップフロップ回路１３０の出力端子（Ｑ）１３１には、高電圧側電源での出力信号が得られる。
【００２４】
なお、以上の時定数生成回路１５１、１５２、１５３、１５４、インバータ回路１２５、１２６、ＮＡＮＤ回路１２３、１２４、及びフリップフロップ回路１３０は高電圧直流電源の下で動作する。
【００２５】
また、ツェナーダイオード１７１、１７２はそれぞれ抵抗１１１、１１２の両端に接続されている。高電圧直流電源の高電位端子１６１はアームを備えたモータ駆動装置にも接続されているので、電圧変動が大きい。ツェナーダイオード１７１、１７２は高電圧直流電源の高電位端子１６１が変動した場合において、高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２、抵抗１１１、１１２あるいは時定数生成回路１５１、１５２、１５３、１５４の入力部の耐圧を超え、破壊するのを防止している。
【００２６】
＜ワンショットパルス発生回路＞
前述したワンショットパルス発生装置１４０における、ワンショットパルス発生回路１４１の具体的な回路について、図２を参照して、以下に説明する。
図２において、ワンショットパルス発生回路１４１の入力端子２０６はＮＡＮＤ回路２０１の第１入力ゲートとインバータ回路２０３の入力端子に接続されている。インバータ回路２０３の出力端子はインバータ回路２０４の入力端子に接続されている。インバータ回路２０４の出力端子はインバータ回路２０５の入力端子に接続されている。インバータ回路２０５の出力端子はＮＡＮＤ回路２０１の第２入力ゲートに接続されている。ＮＡＮＤ回路２０１の出力端子はインバータ回路２０２の入力端子に接続されている。インバータ回路２０２の出力端子２０７はワンショットパルス発生回路１４１の出力端子２０７となっている。
なお、直列に接続されたインバータ回路２０３、２０４、２０５の最初のインバータ回路２０３入力から最後のインバータ回路２０５の出力までの総計の遅延時間をｔＰＷとする。
【００２７】
以上の回路構成において、直列に接続されたインバータ回路２０３、２０４、２０５の段数は奇数個であるので、ワンショットパルス発生回路１４１の入力端子２０６の入力信号が“Ｈ”でも、“Ｌ”でも静的であれば、ＮＡＮＤ回路２０１の第１、第２入力ゲートのどちらかが、“Ｌ”であるので、ＮＡＮＤ回路２０１の出力は“Ｈ”であり、インバータ回路２０２の出力（出力端子２０７）、つまりワンショットパルス発生回路１４１の出力（出力端子２０７）は“Ｌ”である。
【００２８】
ただし、動的な動作においては、この限りではない。つまり、ワンショットパルス発生回路１４１の入力端子２０６の入力信号が“Ｌ”であると、インバータ回路２０５の出力は“Ｈ”である。このとき、入力端子２０６の入力信号が“Ｈ”に変わると、直列に接続されたインバータ回路２０３、２０４、２０５の総計の遅延時間ｔＰＷが経つまではインバータ回路２０５の出力は“Ｈ”のままである。したがって、時間ｔＰＷが経つまではＮＡＮＤ回路２０１の出力は“Ｌ”でインバータ回路２０２の出力、つまりワンショットパルス発生回路１４１の出力は“Ｈ”となる。
以上により、ワンショットパルス発生回路１４１は入力端子２０６の入力信号が“Ｌ”から“Ｈ”に変化するときのみ、その立ち上がり時点において、パルス幅ｔＰＷのパルスを発生する回路となっている。
【００２９】
＜時定数生成回路＞
前述した時定数生成回路１５１〜１５４の回路構成を図３に示す。ただし、時定数生成回路１５１（１５３）と時定数生成回路１５２（１５４）では、求める役目が異なるので、回路構成が異なる。時定数生成回路１５１（１５３）に用いる回路構成を図３（ａ）に示す。また、時定数生成回路１５２（１５４）に用いる回路構成を図３（ｂ）に示す。これらについて、以下に順に説明する。
【００３０】
＜時定数生成回路１５１、１５３＞
図３（ａ）は時定数生成回路１５１（１５３）に用いる回路構成である。図３（ａ）において、時定数生成回路１５１の入力端子３１６はＮＯＲ（非論理和）回路３１１の第１入力ゲートと抵抗３１３の一端に接続されている。抵抗３１３の他端はコンデンサ３１４の一端とＮＯＲ回路３１１の第２入力ゲートに接続されている。ＮＯＲ回路３１１の出力端子はインバータ回路３１２の入力端子に接続されている。インバータ回路３１２の出力端子は時定数生成回路１５１の出力端子３１７となっている。
なお、コンデンサ３１４の他端はアース（下アームアース１６０（図１））に接続されている。
【００３１】
以上の回路構成において、時定数生成回路１５１の入力端子３１６が“Ｌ”から“Ｈ”へ変化した場合には、“Ｈ”の信号は直ちにＮＯＲ回路３１１の第１入力ゲートに伝わって、ＮＯＲ回路３１１の出力を“Ｌ”にして、インバータ回路３１２の出力端子である時定数生成回路１５１の出力を殆ど遅延時間無しに“Ｈ”を出力する。つまり、信号“Ｈ”が伝達されたことになる。
【００３２】
一方、時定数生成回路１５１の入力端子３１６が“Ｈ”から“Ｌ”へ変化した場合には、コンデンサ３１４には前状態での“Ｈ”に相当する電荷、および電圧が残っていて、ＮＯＲ回路３１１の第２入力ゲートでＮＯＲ回路３１１の出力を“Ｌ”にしているために、第１入力ゲートが“Ｌ”になったとしてもＮＯＲ回路３１１の出力は直ぐには変化しない。したがって、インバータ回路３１２の出力端子である時定数生成回路１５１の出力は“Ｈ”の状態を保っている。時定数生成回路１５１の出力が変化するのは、抵抗３１３とコンデンサ３１４によるＲＣ（ＣＲ）回路の時定数ｔ１に相当する時間が経って、コンデンサ３１４の電荷、および電圧が減少して、コンデンサからの出力の電位が“Ｌ”となってからである。このとき、ＮＯＲ回路３１１の第２入力ゲートが“Ｌ”になり、ＮＯＲ回路３１１の第１、第２入力ゲートが共に“Ｌ”となって、ＮＯＲ回路３１１の出力は“Ｈ”となり、インバータ回路３１２の出力端子である時定数生成回路１５１の出力は“Ｌ”となる。したがって、信号“Ｌ”が伝達されたことになる。
【００３３】
以上により、図３（ａ）の時定数生成回路１５１は入力端子３１６の信号が“Ｌ”から“Ｈ”へ変化した場合には、入力信号“Ｈ”を出力信号“Ｈ”として直ちに伝達するが、入力端子３１６の信号が“Ｈ”から“Ｌ”へ変化した場合には、前記時定数ｔ１に相当する時間が経ってから出力信号に“Ｌ”として伝達する。このように、信号の変化が立ち上がり（速い）か、立下り（遅い）かによって信号伝達の遅延時間が異なる。
なお、「殆ど遅延時間無しに」、あるいは「直ちに伝達する」という意味は、時定数生成回路１５１に遅延時間を生成するために備えた抵抗３１３とコンデンサ３１４によるＲＣ（ＣＲ）回路の時定数ｔ１に比較すれば、充分に無視できるほどの短い時間であるということである。
【００３４】
＜時定数生成回路１５２、１５４＞
図３（ｂ）は時定数生成回路１５２（１５４）に用いる回路構成である。図３（ｂ）において、時定数生成回路１５２の入力端子３２６はＮＡＮＤ回路３２１の第１入力ゲートと抵抗３２３の一端に接続されている。抵抗３２３の他端はコンデンサ３２４の一端とＮＡＮＤ回路３２１の第２入力ゲートに接続されている。ＮＡＮＤ回路３２１の出力端子はインバータ回路３２２の入力端子に接続されている。インバータ回路３２２の出力端子は時定数生成回路１５２の出力端子３２７となっている。
なお、コンデンサ３２４の他端はアース（下アームアース１６０（図１））に接続されている。
【００３５】
以上の構成において、時定数生成回路１５２の入力端子３２６の信号が“Ｈ”から“Ｌ”へ変化した場合には、“Ｌ”の信号は直ちにＮＡＮＤ回路３２１の第１入力ゲートに伝わって、ＮＡＮＤ回路３２１の出力を“Ｈ”にして、インバータ回路３２２の出力端子である時定数生成回路１５２の出力を殆ど遅延時間無しに“Ｌ”を出力する。つまり、信号“Ｌ”が伝達されたことになる。
【００３６】
一方、時定数生成回路１５２の入力端子３２６の信号が“Ｌ”から“Ｈ”へ変化した場合には、コンデンサ３２４には前状態での“Ｌ”に相当する電荷、および電圧が残っていて、ＮＡＮＤ回路３２１の第２入力ゲートでＮＡＮＤ回路３２１の出力を“Ｈ”にしているために、第１入力ゲートが“Ｈ”になったとしてもＮＡＮＤ回路３２１の出力は直ぐには変化しない。したがって、インバータ回路３２２の出力端子である時定数生成回路１５２の出力は“Ｌ”の状態を保っている。
【００３７】
時定数生成回路１５２の出力が変化するのは、抵抗３２３とコンデンサ３２４によるＲＣ（ＣＲ）回路の時定数ｔ２に相当する時間が経って、コンデンサ３２４の電荷、および電圧が増加して、コンデンサからの出力の電位が“Ｈ”となってからである。このとき、ＮＡＮＤ回路３２１の第２入力ゲートが“Ｈ”になり、ＮＡＮＤ回路３２１の第１、第２入力ゲートが共に“Ｈ”となって、ＮＡＮＤ回路３２１の出力は“Ｌ”となり、インバータ回路３２２の出力端子である時定数生成回路１５２の出力は“Ｈ”となる。したがって、信号“Ｈ”が伝達されたことになる。
【００３８】
以上により、図３（ａ）の時定数生成回路１５２は入力端子３２６の信号が“Ｈ”から“Ｌ”へ変化した場合には、入力信号“Ｌ”を出力信号“Ｌ”として直ちに伝達するが、入力端子３１６が“Ｌ”から“Ｈ”へ変化した場合には、前記時定数ｔ２に相当する時間が経ってから出力信号に“Ｈ”として伝達する。このように、信号の変化が立ち上がり（遅い）か、立下り（速い）かによって信号伝達の遅延時間が異なる。
なお、「殆ど遅延時間無しに」、あるいは「直ちに伝達する」という意味は、時定数生成回路１５２に遅延時間を生成するために備えた抵抗３２３とコンデンサ３２４によるＲＣ（ＣＲ）回路の時定数ｔ２に比較すれば、充分に無視できるほどの短い時間であるということである。
【００３９】
＜フリップフロップ回路＞
前述したフリップフロップ回路１３０の具体的な回路構成について、図５を参照して、以下に説明する。
図５において、ＮＡＮＤ回路５１１の出力端子はＮＡＮＤ回路５１２の第１入力ゲートに接続されている。ＮＡＮＤ回路５１２の出力端子はＮＡＮＤ回路５１１の第２入力ゲートに接続されている。ＮＡＮＤ回路５１１の第１入力ゲートはＲＳ型のフリップフロップ回路としてのセット端子（ＳＬ）５１５となっている。ＮＡＮＤ回路５１２の第２入力ゲートはＲＳフリップフロップとしてのリセット端子（ＲＬ）５１６となっている。ＮＡＮＤ回路５１１の出力端子はフリップフロップ回路１３０の出力端子（Ｑ）５１４となっている。なお、セット端子（ＳＬ）５１５とリセット端子（ＲＬ）５１６は“Ｌ”信号によって動作する。したがって、セット端子（ＳＬ）５１５とリセット端子（ＲＬ）５１６の記号にはＬが下付けで添えて表現している。
【００４０】
＜第１実施形態の回路動作（通常動作）＞
第１実施形態の動作について説明する。まず、レベルシフト回路１１としての通常動作について述べる。
図１において、通常動作の場合、レベルシフト回路１１の入力信号１４４が“Ｌ”から“Ｈ”になるとワンショットパルス発生器１４０の中のワンショットパルス回路１４１の出力にパルス幅ｔＰＷの“Ｈ”のパルスが発生する。これにより、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１が正のパルスの区間だけ、オンし、抵抗１１１に電圧降下が発生する。つまり接続点１８１の電圧が下がり“Ｌ”の状態となる。
【００４１】
接続点１８１は時定数生成回路１５１に入力しているが、前記したように時定数生成回路１５１は時定数ｔ１の遅延時間を経過した後に、第１の論理回路１２１の第１の入力端子であるインバータ回路１２５に入力する。このとき、ｔＰＷ＞ｔ１であれば、インバータ回路１２５は“Ｈ”の信号をＮＡＮＤ回路１２３の第１入力ゲートに伝達する。このとき、ＮＡＮＤ回路１２３の第２入力ゲートには、“Ｈ”の信号が接続点１８２から時定数生成回路１５２を通って与えられているので、ＮＡＮＤ回路１２３の出力は“Ｌ”となる。そして、フリップフロップ回路１３０の“Ｌ”信号で動作するセット端子（ＳＬ）にこのＮＡＮＤ回路１２３の出力の“Ｌ”が入力するので、フリップフロップ回路１３０の出力１３１は“Ｈ”となる。
【００４２】
なお、フリップフロップ回路１３０の具体的な構造は前記したように、図５の回路図のようにＮＡＮＤ回路５１１とＮＡＮＤ回路５１２によるラッチ回路を構成している。したがって、セット端子（ＳＬ）５１５に“Ｌ”信号が入力することによって、ＮＡＮＤ回路５１１の出力（Ｑ）５１４が“Ｈ”となる。ＮＡＮＤ回路５１１の出力５１４はＮＡＮＤ回路５１２の第１入力ゲートに入力し、ＮＡＮＤ回路５１２の第２入力ゲートはリセット端子（ＲＬ）５１６であって“Ｈ”の状態であるので、ＮＡＮＤ回路５１２の出力は“Ｌ”となって、ＮＡＮＤ回路５１１の出力５１４を“Ｈ”に保つ。したがって、セット端子（ＳＬ）５１５にはパルス状（パルス幅は概ねｔＰＷ）の“Ｌ”信号であって、そのパルスが消えて“Ｈ”に戻ったとしても、ＮＡＮＤ回路５１１の出力（Ｑ）５１４は“Ｈ”に保たれる。また、このＮＡＮＤ回路５１１の出力（Ｑ）５１４はフリップフロップ回路１３０の出力端子（Ｑ）１３１（図１）と同一の出力端子である。
【００４３】
以上により、レベルシフト回路１１の入力信号１４４が“Ｌ”から“Ｈ”になると、パルス状（パルス幅は概ねｔＰＷ）の信号によって、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１、時定数生成回路１５１、第１の論理回路１２１が動作し、フリップフロップ回路１３０から“Ｈ”の信号が出力され、かつ“Ｈ”の状態に保たれる。以上の動作の過程において、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１はパルス状（パルス幅は概ねｔＰＷ）の信号によって動作するので、消費する電力が少ない。
【００４４】
次に、レベルシフト回路１１の入力信号１４４が“Ｈ”から“Ｌ”になるとワンショットパルス発生器１４０の中のインバータ回路１４３で反転した信号がワンショットパルス回路１４２に入力して、出力にパルス幅ｔＰＷの“Ｈ”のパルスが発生する。これにより、リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２が“Ｈ”のパルスの区間だけ、オンし、抵抗１１２に電圧降下が発生する。
【００４５】
つまり接続点１８２の電圧が下がり“Ｌ”の状態となる。接続点１８２は時定数生成回路１５３に入力しているが、前記したように時定数生成回路１５２は時定数ｔ１の遅延時間を経過した後に、第２の論理回路１２２の第１の入力端子であるインバータ回路１２６に入力する。このとき、ｔＰＷ＞ｔ１であれば、インバータ回路１２６は“Ｈ”の信号をＮＡＮＤ回路１２４の第１入力ゲートに伝達する。このとき、ＮＡＮＤ回路１２４の第２入力ゲートには、“Ｈ”の信号が接続点１８１から時定数生成回路１５４を通って与えられているので、ＮＡＮＤ回路１２４の出力は“Ｌ”となる。そして、フリップフロップ回路１３０の“Ｌ”信号で動作するリセット端子（ＲＬ）にこのＮＡＮＤ回路１２４の出力の“Ｌ”が入力するので、フリップフロップ回路１３０の出力１３１は“Ｌ”となる。
【００４６】
なお、フリップフロップ回路１３０の具体的な構造は前記したように、図５の回路図のようにＮＡＮＤ回路５１１とＮＡＮＤ回路５１２によるラッチ回路を構成している。したがって、リセット端子（ＲＬ）５１６に“Ｌ”信号が入力することによって、ＮＡＮＤ回路５１２の出力が“Ｈ”となる。セット端子（ＳＬ）５１５は“Ｈ”の状態であるので、ＮＡＮＤ回路５１１の出力（Ｑ）５１４は“Ｌ”となる。つまり、フリップフロップ回路１３０の出力（Ｑ）１３１は“Ｌ”となる。
なお、ＮＡＮＤ回路５１１の出力５１４はＮＡＮＤ回路５１２の第１入力ゲートに入力しているので、出力５１４は“Ｌ”により、ＮＡＮＤ回路５１２の出力を“Ｈ”に保つ。したがって、リセット端子（ＲＬ）５１６にはパルス状（パルス幅は概ねｔＰＷ）の“Ｌ”信号であって、そのパルスが消えて“Ｈ”に戻ったとしても、ＮＡＮＤ回路５１２の出力は“Ｈ”に保たれる。よって、セット端子（ＳＬ）５１５が“Ｈ”である限りはＮＡＮＤ回路５１１の出力（Ｑ）５１４は“Ｌ”に保たれる。
【００４７】
以上により、レベルシフト回路１１の入力信号１４４が“Ｈ”から“Ｌ”になると、パルス状（パルス幅は概ねｔＰＷ）の信号によって、リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２、時定数生成回路１５３、第２の論理回路１２２が動作し、フリップフロップ回路１３０から“Ｌ”の信号が出力され、かつ“Ｌ”の状態に保たれる。以上の動作の過程において、リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２はパルス状（パルス幅は概ねｔＰＷ）の信号によって動作するので、消費する電力が少ない。
【００４８】
＜第１実施形態の電源変動時の動作＞
第１実施形態の動作については以上に説明した通りであるが、本発明はアームを備えたモータ駆動装置のレベルシフト回路を想定しているので、モータのリアクタンスの影響による電源電圧変動においても誤動作が起きないように対処するとさらによい。
次に、図１において、上下アームアース間（上アームアース１６２と下アームアース１６０との間）に電圧変化ｄＶ／ｄｔ（電源電圧変動）が発生した時の動作について説明する。電源電圧変動が発生した場合、高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２には寄生静電容量があるので、抵抗１１１及び抵抗１１２の両方に電圧降下が発生する。このときの回路動作について、図４Ａ、図４Ｂを参照して説明する。
【００４９】
図４Ａは電源電圧が上昇した場合（Ｖ→Ｖ＋ΔＶ）を示している。なお、図４Ａにおいて、横軸は経過する時間である。このとき、抵抗１１１及び抵抗１１２の両方に電圧降下が発生し、図１のＢ−Ａ間（Ｂ１８１−Ａ１６１間）と、Ｅ−Ｄ間（Ｅ１８２−Ｄ１６１間）に電位差が発生する。この電位差は時定数生成回路１５１、１５２、１５３、１５４を含めた高電圧直流電源を用いる高電圧側回路のロジックの閾値（ロジックレベル、ＶＴＨ）を超してしまうことがある。図４ＡにおいてはＢ−Ａ間（Ｅ−Ｄ間も同様）の電圧が変動して、ＶＢＡから−ΔＶＢＡ下がり、前記ロジックの閾値であるＶＴＨを超してしまった場合の様子を示している。このとき、前記ロジックの閾値であるＶＴＨを超したか否かという観点から模式的に簡単に表現したのが、図４ＡのＶＬＢ、ＶＬＥで表した項の波形である。つまり、電圧降下がＶＴＨより少ない範囲ではＶＬＢ、ＶＬＥは“Ｈ”とし、電圧降下がＶＴＨより大きい範囲ではＶＬＢ、ＶＬＥは“Ｌ”としている。
【００５０】
また、電源電圧が上昇したままの場合にも高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２の寄生静電容量には、電圧変動に応じた電荷が蓄積されると電流はそれ以上流れなくなるので、やがてＢ−Ａ間（Ｂ１８１−Ａ１６１間）、及びＥ−Ｄ間（Ｅ１８２−Ｄ１６１間）の電位差は減少していく。この過程において、電圧降下が再びＶＴＨより小さくなる。
このとき、時定数生成回路１５１では前記したように“Ｌ”の変化においては、入力からｔ１を経過後に出力が動作し、“Ｈ”の変化においては、入力から直ちに出力が動作する。したがって、この電圧変化に対して、時定数生成回路１５１（１５３）ｔ１を経過後に出力が動作する。また、時定数生成回路１５２は直ちに動作する。
【００５１】
したがって、時定数生成回路１５１（１５３）の出力波形は図４ＡのＶｔ1の項の動作波形となる。また、時定数生成回路１５２では前記したように“Ｌ”の変化においては、入力から直ちに出力が動作し、“Ｈ”の変化においては、入力からｔ１を経過後に出力が動作する。したがって、時定数生成回路１５２（１５４）の出力波形は図４ＡのＶｔ２の項の動作波形となる。
【００５２】
電源電圧が上昇し、高電圧側回路のロジックの閾値（ロジックレベル、ＶＴＨ）を超してしまう場合において、この影響は図１のＢ点１８１にも、Ｅ点１８２も起こる。これらがＢ点１８１とＥ点１８２に同時に起こったとすると、これは電圧降下であるので、高電圧側回路のロジックの閾値ＶＴＨを基準にしてロジック動作を判断すれば、ともに“Ｌ”が入力されたと同等である。セット側の信号に関連する動作として、Ｂ点１８１に接続された時定数生成回路１５１の出力波形は入力からｔ１を経過後に出力が動作する。また、Ｅ点１８２に接続された時定数生成回路１５３の出力波形は入力から直ちに出力が動作する。
【００５３】
また、電源電圧が上昇したままであっても、やがてＢ−Ａ間（Ｂ１８１−Ａ１６１間）、及びＥ−Ｄ間（Ｅ１８２−Ｄ１６１間）の電位差は減少していく。この過程において、電圧降下が再びＶＴＨより小さくなり、閾値ＶＴＨが“Ｈ”と同等となった場合においては、Ｂ点１８１に接続された時定数生成回路１５１の出力波形は入力から直ちに出力が動作する。また、Ｅ点１８２に接続された時定数生成回路１５３の出力波形は入力からｔ２を経過後に出力が動作する。
【００５４】
以上の動作状況の波形が図４ＡのＶｔ１の項とＶｔ２の項で示している。このＶｔ１の波形とＶｔ２の波形を比較すれば、時定数生成回路１５１が“Ｌ”となる区間の前後において、時定数生成回路１５２が先に“Ｌ”となり、後に“Ｈ”となる区間を形成している。したがって、電源電圧が変動することによる時定数生成回路１５１が“Ｌ”となって、第１の論理回路１２１に誤った信号を入力する直前と直後に時定数生成回路１５２が“Ｌ”となっていて、マスクをしたことに相当し、第１の論理回路１２１が誤った信号を出力することを防止する。これにより、電源電圧変動により、誤ったセット信号を出力することを防止している。
【００５５】
また、リセット側の信号に関連する動作についても同様で、Ｅ点１８２に接続された時定数生成回路１５３の出力波形と、Ｂ点１８１に接続された時定数生成回路１５４の出力波形の関係において、時定数生成回路１５３が“Ｌ”となる区間の前後において、時定数生成回路１５４が先に“Ｌ”となり、後に“Ｈ”となる区間を形成している。これにより、第２の論理回路１２２に誤った信号を入力する直前と直後に時定数生成回路１５４が“Ｌ”となっていて、マスクをしたことに相当し、第２の論理回路１２２が誤った信号を出力することを防止する。これにより、電源電圧変動により、誤ったリセット信号を出力することを防止している。
【００５６】
以上は、電源電圧が上昇する場合についてであったが、上昇と下降が繰り返された場合を図４Ｂに示す。
図４Ｂにおいては、一度上昇した電源電圧が再び降下した場合を示している。電源電圧が上昇し、高電圧側回路のロジックの閾値ＶＴＨを超し、Ｂ−Ａ間（Ｂ１８１−Ａ１６１間）、及びＥ−Ｄ間（Ｅ１８２−Ｄ１６１間）の電位差があまり元に戻らない内に、電源電圧が急に戻った場合を示している。このときの、電源電圧（上下アームアース間電圧）と、Ｂ−Ａ間、及びＥ−Ｄ間の電位差は図示した通りで、Ｂ−Ａ間、及びＥ−Ｄ間の電位差は図４Ａに比較して、早く戻ることにはなるが、それに対する、ＶＬＢ、ＶＬＥ、Ｖｔ1、Ｖｔ２の動作は図４Ａの場合と本質的な差はない。したがって、高電圧側回路のロジックの閾値ＶＴＨを超すような電源電圧変動があったとしてもセット側、及びリセット側の信号においても誤動作を防止できる。
【００５７】
（レベルシフト回路の第２実施形態）
図６に本発明のレベルシフト回路の第２実施形態を示す。まず回路構成の概要について述べ、その後、動作について説明する。なお、第１実施形態と共通する要素には同じ符号を付して説明を適宜省略する。
【００５８】
＜回路構成の概要＞
図６のレベルシフト回路１２は、低電圧直流電源（不図示）と高電圧直流電源（ＶＢ）１６３とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース１６０であり、他端は高電圧直流電源の高電位端子１６１である。なお、アースとしては前記した下アームアース１６０と異なる上アームアース１６２があり、前記した高電圧直流電源１６３は上アームアース１６２と高電圧直流電源の高電位端子１６１に高電圧の直流電源を供給している。下アームアース１６０と上アームアース１６２は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
【００５９】
図６において、レベルシフト回路１２の入力信号１４４は、入力信号の変化時に“Ｈ”パルスを発生するワンショットパルス発生器１４０に入力している。ワンショットパルス発生器１４０は、入力信号１４４を受けて信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４１と、入力信号１４４を入力するインバータ回路１４３と、このインバータ回路１４３の出力を入力する信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４２と、から構成されている。入力信号１４４の立ち上がり時はワンショットパルス発生回路１４１から“Ｈ”パルスが出力され、インバータ回路１４３とワンショットパルス発生回路１４２の組み合わせにより、入力信号１４４の立ち下がり時にワンショットパルス発生回路１４２から“Ｈ”パルスが出力される。
なお、以上の入力信号１４４、ワンショットパルス発生回路１４１、１４２、及び、インバータ回路１４３は低電圧直流電源による信号と回路である。
【００６０】
また、ＲＳ型のフリップフロップ回路１３０のセット側の信号を生成することになる高耐圧ｎ型ＭＯＳＦＥＴ１０１（第１の半導体スイッチング素子）、及びリセット側の信号を生成することになる高耐圧ｎ型ＭＯＳＦＥＴ１０２（第２の半導体スイッチング素子）のソースは両方とも下アームアース１６０に接地されている。高耐圧ｎ型ＭＯＳＦＥＴ１０１のゲート入力には前記したワンショットパルス発生回路１４１の出力が接続されている。また、高耐圧ｎ型ＭＯＳＦＥＴ１０２のゲート入力には前記したワンショットパルス発生回路１４２の出力が接続されている。
【００６１】
セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインは抵抗１１３の一端に接続されている（接続点（Ｃ）１８３）。抵抗１１３の他端は抵抗１１１の一端に接続されている（接続点（Ｂ）１８１）。抵抗１１１の他端は高電圧直流電源の高電位端子（Ａ）１６１に接続されている。
リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインは抵抗１１４の一端に接続されている（接続点（Ｆ）１８４）。抵抗１１４の他端は抵抗１１２の一端に接続されている（接続点（Ｅ）１８２）。抵抗１１２の他端は高電圧直流電源の高電位端子（Ｄ）１６１に接続されている。
【００６２】
なお、高耐圧ｎ型ＭＯＳＦＥＴ１０１と高耐圧ｎ型ＭＯＳＦＥＴ１０２は同一のデバイスで構成され、ほぼ同一の特性を有している。
また、抵抗１１１と抵抗１１２は、ほぼ同一の抵抗値を有している。また、抵抗１１３と抵抗１１４は、ほぼ同一の抵抗値を有している。
【００６３】
第１の論理回路６２１はＮＡＮＤ回路１２３とインバータ回路１２５、及びインバータ回路６２３とインバータ回路６２４とで構成されている。インバータ回路１２５の入力端子は前記接続点（Ｂ）１８１に接続され、インバータ回路１２５の出力端子はＮＡＮＤ回路１２３の第１入力ゲートに接続されている。インバータ回路６２４の入力端子は前記接続点（Ｆ）１８４に接続され、インバータ回路６２４の出力端子はインバータ回路６２３の入力端子に接続され、インバータ回路６２３の出力端子はＮＡＮＤ回路１２３の第２入力ゲートに接続されている。
【００６４】
第２の論理回路６２２はＮＡＮＤ回路１２４とインバータ回路１２６、及びインバータ回路６２５とインバータ回路６２６とで構成されている。インバータ回路１２６の入力端子は前記接続点（Ｅ）１８２に接続され、インバータ回路１２６の出力端子はＮＡＮＤ回路１２４の第１入力ゲートに接続されている。インバータ回路６２６の入力端子は前記接続点（Ｃ）１８３に接続され、インバータ回路６２６の出力端子はインバータ回路６２５の入力端子に接続され、インバータ回路６２５の出力端子はＮＡＮＤ回路１２４の第２入力ゲートに接続されている。
【００６５】
フリップフロップ回路１３０のセット端子ＳＬには前記した第１の論理回路６２１の出力端子であるＮＡＮＤ回路１２３の出力端子が接続されている。なお、セット端子ＳＬは“Ｌ”の信号で動作する。フリップフロップ回路１３０のリセット端子ＲＬには前記した第２の論理回路６２２の出力端子であるＮＡＮＤ回路１２４の出力端子が接続されている。なお、リセット端子ＲＬは“Ｌ”の信号で動作する。フリップフロップ回路１３０の出力端子（Ｑ）１３１には、高電圧側電源での出力信号が得られる。
【００６６】
また、ツェナーダイオード１７１は高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインと抵抗１１３の一端を接続した接続点１８３と高電圧電源端子１６１との間に接続されている。
ツェナーダイオード１７２は高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインと抵抗１１４の一端を接続した接続点１８４と高電圧電源端子１６１との間に接続されている。
【００６７】
＜第２実施形態の回路動作（通常動作）＞
第２実施形態の動作について説明する。まず、レベルシフト回路１２としての通常動作について図６を参照して述べる。
通常動作の場合、レベルシフト回路１２の入力信号１４４が“Ｌ”から“Ｈ”になるとワンショットパルス発生器１４０の中のワンショットパルス回路１４１の出力にパルス幅ｔＰＷの“Ｈ”のパルスが発生する。これにより、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１が正のパルスの区間だけ、オンし、抵抗１１１に電圧降下が発生する。つまり接続点１８１の電圧がさがり“Ｌ”の状態となる。この信号は第１の論理回路６２１の第１の入力であるインバータ回路１２５に入力する。インバータ回路１２５は“Ｈ”の信号をＮＡＮＤ回路１２３の第１入力ゲートに伝達する。
【００６８】
このとき、ＮＡＮＤ回路１２３の第２入力ゲートには、“Ｈ”の信号が接続点１８４からインバータ回路６２４とインバータ回路６２３を通って与えられているので、ＮＡＮＤ回路１２３の出力は“Ｌ”となる。そして、フリップフロップ回路１３０の“Ｌ”信号で動作するセット端子（ＳＬ）にこのＮＡＮＤ回路１２３の出力の“Ｌ”が入力するので、フリップフロップ回路１３０の出力１３１は“Ｈ”となる。
なお、フリップフロップ回路１３０の具体的な構造は前記したように、図５の回路図のＮＡＮＤ回路５１１とＮＡＮＤ回路５１２によるラッチ回路を構成している。したがって、フリップフロップ回路１３０の出力１３１は“Ｈ”を保持する。以上の動作の過程において、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１はパルス状（パルス幅は概ねｔＰＷ）の信号によって動作するので、消費する電力が少ない。
【００６９】
次に、レベルシフト回路１２の入力信号１４４が“Ｈ”から“Ｌ”になるとワンショットパルス発生器１４０の中のインバータ回路１４３で反転した信号がワンショットパルス回路１４２に入力して、出力にパルス幅ｔＰＷの“Ｈ”のパルスが発生する。これにより、リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２が正のパルスの区間だけ、オンし、抵抗１１２に電圧降下が発生する。つまり接続点１８２の電圧がさがり“Ｌ”の状態となる。
【００７０】
この信号は第２の論理回路６２２の第１の入力であるインバータ回路１２６に入力する。インバータ回路１２６は“Ｈ”の信号をＮＡＮＤ回路１２４の第１入力ゲートに伝達する。このとき、ＮＡＮＤ回路１２４の第２入力ゲートには、“Ｈ”の信号が接続点１８３からインバータ回路６２６とインバータ回路６２５を通って与えられているので、ＮＡＮＤ回路１２４の出力は“Ｌ”となる。そして、フリップフロップ回路１３０の“Ｌ”信号で動作するリセット端子（ＲＬ）にこのＮＡＮＤ回路１２４の出力の“Ｌ”が入力するので、フリップフロップ回路１３０の出力１３１は“Ｌ”となる。
【００７１】
なお、フリップフロップ回路１３０の具体的な構造は前記したように、図５の回路図のＮＡＮＤ回路５１１とＮＡＮＤ回路５１２によるラッチ回路を構成している。したがって、フリップフロップ回路１３０の出力１３１は“Ｌ”を保持する。以上の動作の過程において、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２はパルス状（パルス幅は概ねｔＰＷ）の信号によって動作するので、消費する電力が少ない。
【００７２】
＜第２実施形態の電源変動時の動作＞
次に、第２実施形態における電源電圧変動の際の動作について図６と図７を参照して説明する。
図６において、上下アームアース間（上アームアース１６２と下アームアース１６０との間）に電圧変化ｄＶ／ｄｔ（電源電圧変動）が発生した時の動作について説明する。電源電圧変動が発生した場合、高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２には寄生静電容量があるので、抵抗１１１及び抵抗１１２の両方に電圧降下が発生する。このときの回路動作について、図７を参照して説明する。
【００７３】
図７は電源電圧が上昇した場合（Ｖ→Ｖ＋ΔＶ）を示している。なお、図７において、横軸は経過する時間である。このとき、抵抗１１１と抵抗１１３及び抵抗１１２と抵抗１１４に電圧降下が発生する。図６のＢ−Ａ間（Ｂ１８１−Ａ１６１間）とＣ−Ａ間（Ｃ１８３−Ａ１６１間）、及び、Ｅ−Ｄ間（Ｅ１８２−Ｄ１６１間）とＦ−Ｄ間（Ｆ１８４−Ｄ１６１間）に電位差が発生する。この電位差は高電圧電源を用いる高電圧側回路のロジックの閾値（ロジックレベル、ＶＴＨ）を超してしまうことがある。図７においてはＢ−Ａ間（Ｅ−Ｄ間も同様）の電圧が変動して、ＶＢＡから−ΔＶＢＡ下がり、前記ロジックの閾値であるＶＴＨを超してしまった場合の様子を示している。また、Ｃ−Ａ間（Ｆ−Ｄ間も同様）の電圧が変動して、ＶＣＡから−ΔＶＣＡ下がり、前記ロジックの閾値であるＶＴＨを超してしまった場合の様子を示している。
【００７４】
このとき、前記ロジックの閾値であるＶＴＨを超したか否かという観点から模式的に簡単に表現したのが、図７のＶＬＢ、ＶＬＥで表した項、及びＶＬＣ、ＶＬＦの波形である。つまり、電圧降下がＶＴＨより少ない範囲ではＶＬＢ、ＶＬＥ、ＶＬＣ、ＶＬＦは“Ｈ”とし、電圧降下がＶＴＨより大きい範囲ではＶＬＢ、ＶＬＥ、ＶＬＣ、ＶＬＦは“Ｌ”としている。
前記したように、電源電圧が上昇したままの場合にも高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２の寄生静電容量には、電圧変動に応じた電荷が蓄積されると電流はそれ以上流れなくなるので、やがてＢ−Ａ間（Ｂ１８１−Ａ１６１間）、及びＥ−Ｄ間（Ｅ１８２−Ｄ１６１間）の電位差は減少していく。この過程において、電圧降下が再びＶＴＨより小さくなる。
【００７５】
このとき、セット側の信号に関わるインバータ回路１２５の入力は接続点１８１におけるＢ−Ａ間の電位差変動を受け、インバータ回路６２４の入力は接続点１８４におけるＦ−Ｄ間（Ｃ−Ａ間）の電位差変動を受ける。図７に示すようにＦ−Ｄ間（Ｃ−Ａ間）の電位差変動はＢ−Ａ間に比較して、大きく、かつ、速く起きるのでＶＬＣ、ＶＬＦはＶＬＢ、ＶＬＥよりもＳ１（時間）だけ早く、“Ｈ”から“Ｌ”に変化する。
【００７６】
また、電源電圧が上昇したままでありながら、高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２の寄生静電容量に電流が流れなくなり、Ｂ−Ａ間（Ｂ１８１−Ａ１６１間）、及びＥ−Ｄ間（Ｅ１８２−Ｄ１６１間）の電位差が減少していく場合においては、Ｂ−Ａ間の電位差は当初からＥ−Ｄ間の電位差より少ないのでＶＬＢ、ＶＬＥはＶＬＣ、ＶＬＦよりもＳ２（時間）だけ早く、“Ｌ”から“Ｈ”に復帰する。
【００７７】
したがって、電源電圧変動を受けた際にインバータ回路１２５は図７のＶＬＢ、ＶＬＥの項の波形にしたがって動作し、インバータ回路６２４はＶＬＣ、ＶＬＦの項の波形にしたがって動作する。そのため電圧変動による誤動作の信号がインバータ回路１２５を通ってＮＡＮＤ回路１２３を誤動作させる前に、インバータ回路６２４はＮＡＮＤ回路１２３が誤動作をしないマスクとなる信号をＳ１だけ早く伝達する。また、インバータ回路１２５から誤動作をさせる信号が消えてから、Ｓ２だけ時間を経過した後に、誤動作を防ぐマスク信号を解除する。
以上により、電源電圧変動によるセット信号が出されることを防止している。
【００７８】
また、リセット側の信号に関連する動作についても同様で、リセット側の信号に関わるインバータ回路１２６の入力は接続点１８２においてＢ−Ａ間と同じ電位差変動を受け、インバータ回路６２６の入力は接続点１８３におけるＣ−Ａ間の電位差変動を受ける。これらについては同一の回路構成をとっているので、電源電圧変動によるリセット信号が出されることを同様に防止している。
また、電源電圧変動において、電圧が上昇するのみならず、復帰する場合も効果があるが、動作、作用はほぼ同様であるので、詳細な説明は省略する。
【００７９】
（レベルシフト回路の第３実施形態）
図８に本発明のレベルシフト回路の第３実施形態を示す。まず回路構成の概要について述べ、その後、動作について説明する。
【００８０】
＜回路構成の概要＞
図８のレベルシフト回路１３は、低電圧直流電源（不図示）と高電圧直流電源（ＶＢ）１６３とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース１６０であり、他端は高電圧直流電源の高電位端子１６１である。なお、アースとしては前記した下アームアース１６０と異なる上アームアース１６２があり、前記した高電圧直流電源１６３は上アームアース１６２と高電圧直流電源の高電位端子１６１に高電圧の直流電源を供給している。下アームアース１６０と上アームアース１６２は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
【００８１】
図８において、レベルシフト回路１３の入力信号１４４は、入力信号の変化時に“Ｈ”パルスを発生するワンショットパルス発生器１４０に入力している。ワンショットパルス発生器１４０は、入力信号１４４を受けて信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４１と、入力信号１４４を入力するインバータ回路１４３と、このインバータ回路１４３の出力を入力する信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４２と、から構成されている。入力信号１４４の立ち上がり時はワンショットパルス発生回路１４１から“Ｈ”パルスが出力され、インバータ回路１４３とワンショットパルス発生回路１４２の組み合わせにより、入力信号１４４の立ち下がり時にワンショットパルス発生回路１４２から“Ｈ”パルスが出力される。
なお、以上の入力信号１４４、ワンショットパルス発生回路１４１、１４２、及び、インバータ回路１４３は低電圧直流電源による信号と回路である。
【００８２】
また、ＲＳ型のフリップフロップ回路１３０のセット側の信号を生成する高耐圧ｎ型ＭＯＳＦＥＴ１０１（第１の半導体スイッチング素子）、及びリセット側の信号を生成する高耐圧ｎ型ＭＯＳＦＥＴ１０２（第２の半導体スイッチング素子）のソースは両方とも下アームアース１６０に接地されている。高耐圧ｎ型ＭＯＳＦＥＴ１０１のゲート入力には前記したワンショットパルス発生回路１４１の出力が接続されている。また、高耐圧ｎ型ＭＯＳＦＥＴ１０２のゲート入力には前記したワンショットパルス発生回路１４２の出力が接続されている。
【００８３】
セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインは抵抗１１３の一端に接続されている（接続点（Ｃ）１８３）。抵抗１１３の他端は抵抗１１１の一端に接続されている（接続点（Ｂ）１８１）。抵抗１１１の他端は高電圧直流電源の高電位端子（Ａ）１６１に接続されている。
リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインは抵抗１１４の一端に接続されている（接続点（Ｆ）１８４）。抵抗１１４の他端は抵抗１１２の一端に接続されている（接続点（Ｅ）１８２）。抵抗１１２の他端は高電圧直流電源の高電位端子（Ｄ）１６１に接続されている。
【００８４】
なお、高耐圧ｎ型ＭＯＳＦＥＴ１０１と高耐圧ｎ型ＭＯＳＦＥＴ１０２は同一のデバイスで構成され、ほぼ同一の電気的特性を有している。
また、抵抗１１１と抵抗１１２は、ほぼ同一の抵抗値を有している。また、抵抗１１３と抵抗１１４は、ほぼ同一の抵抗値を有している。
【００８５】
時定数生成回路１５１の入力端子は、セット側の抵抗１１１と抵抗１１３の接続点（Ｂ）１８１に接続されている。時定数生成回路１５２の入力端子は、リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインと抵抗１１４の接続点（Ｆ）１８４に接続されている。時定数生成回路１５３の入力端子は、リセット側の抵抗１１２と抵抗１１４の接続点（Ｅ）１８２に接続されている。時定数生成回路１５４の入力端子は、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインと抵抗１１３の接続点（Ｃ）１８３に接続されている。
【００８６】
第１の論理回路６２１はＮＡＮＤ回路１２３とインバータ回路１２５、及びインバータ回路６２３とインバータ回路６２４とで構成されている。インバータ回路１２５の入力端子は前記した時定数生成回路１５１の出力端子が接続され、インバータ回路１２５の出力端子はＮＡＮＤ回路１２３の第１入力ゲートに接続されている。インバータ回路６２４の入力端子は前記した時定数生成回路１５２出力端子が接続され、インバータ回路６２４の出力端子はインバータ回路６２３の入力端子に接続され、インバータ回路６２３の出力端子はＮＡＮＤ回路１２３の第２入力ゲートに接続されている。
【００８７】
第２の論理回路６２２はＮＡＮＤ回路１２４とインバータ回路１２６、及びインバータ回路６２５とインバータ回路６２６とで構成されている。インバータ回路１２６の入力端子は前記した時定数生成回路１５３の出力端子が接続され、インバータ回路１２６の出力端子はＮＡＮＤ回路１２４の第１入力ゲートに接続されている。インバータ回路６２６の入力端子は前記した時定数生成回路１５４出力端子が接続され、インバータ回路６２６の出力端子はインバータ回路６２５の入力端子に接続され、インバータ回路６２５の出力端子はＮＡＮＤ回路１２４の第２入力ゲートに接続されている。
【００８８】
フリップフロップ回路１３０のセット端子ＳＬには前記した第１の論理回路６２１の出力であるＮＡＮＤ回路１２３の出力端子が接続されている。なお、セット端子ＳＬは“Ｌ”の信号で動作する。フリップフロップ回路１３０のリセット端子ＲＬには前記した第２の論理回路６２２の出力であるＮＡＮＤ回路１２４の出力端子が接続されている。なお、リセット端子ＲＬは“Ｌ”の信号で動作する。フリップフロップ回路１３０の出力端子（Ｑ）１３１には、高電圧側電源での出力信号が得られる。
【００８９】
また、ツェナーダイオード１７１は高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインと抵抗１１３の一端を接続した接続点１８３と高電圧直流電源の高電位端子１６１との間に接続されている。ツェナーダイオード１７２は高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインと抵抗１１４の一端を接続した接続点１８４と高電圧直流電源の高電位端子１６１との間に接続されている。
【００９０】
＜第３実施形態の回路動作（通常動作）＞
第３実施形態の動作について説明する。まず、レベルシフト回路１３としての通常動作について述べる。
通常動作の場合、レベルシフト回路１３の入力信号１４４が“Ｌ”から“Ｈ”になるとワンショットパルス発生器１４０の中のワンショットパルス回路１４１の出力にパルス幅ｔＰＷの正（“Ｈ”）のパルスが発生する。これにより、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１が正のパルスの区間だけ、オンし、抵抗１１１に電圧降下が発生する。
【００９１】
つまり接続点１８１の電圧が下がり“Ｌ”の状態となる。接続点１８１は時定数生成回路１５１に入力しているが、前記したように時定数生成回路１５１は時定数ｔ１の遅延時間を経過した後に、第１の論理回路６２１の第１の入力であるインバータ回路１２５に入力する。このとき、ｔＰＷ＞ｔ１であれば、インバータ回路１２５は“Ｈ”の信号をＮＡＮＤ回路１２３の第１入力ゲートに伝達する。インバータ回路１２５は“Ｈ”の信号をＮＡＮＤ回路１２３の第１入力ゲートに伝達する。
【００９２】
このとき、ＮＡＮＤ回路１２３の第２入力ゲートには、“Ｈ”の信号が接続点１８４から時定数生成回路１５２とインバータ回路６２４とインバータ回路６２３を通って与えられているので、ＮＡＮＤ回路１２３の出力は“Ｌ”となる。そして、フリップフロップ回路１３０の“Ｌ”信号で動作するセット端子（ＳＬ）にこのＮＡＮＤ回路１２３の出力の“Ｌ”が入力するので、フリップフロップ回路１３０の出力１３１は“Ｈ”となる。
【００９３】
なお、フリップフロップ回路１３０の具体的な回路構成は前記したように、図５の回路図のＮＡＮＤ回路５１１とＮＡＮＤ回路５１２によるラッチ回路を構成している。したがって、フリップフロップ回路１３０の出力１３１は“Ｈ”を保持する。以上の動作の過程において、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１はパルス状（パルス幅は概ねｔＰＷ）の信号によって動作するので、消費する電力が少ない。
【００９４】
次に、レベルシフト回路１３の入力信号１４４が“Ｈ”から“Ｌ”になるとワンショットパルス発生器１４０の中のインバータ回路１４３で反転した信号がワンショットパルス回路１４２に入力して、出力にパルス幅ｔＰＷの“Ｈ”のパルスが発生する。これにより、リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２が“Ｈ”のパルスの区間だけ、オンし、抵抗１１２に電圧降下が発生する。つまり接続点１８２の電圧が下がり“Ｌ”の状態となる。接続点１８２は時定数生成回路１５３に入力しているが、前記したように時定数生成回路１５３は時定数ｔ１の遅延時間を経過した後に、第２の論理回路６２２の第１の入力であるインバータ回路１２６に入力する。このとき、ｔＰＷ＞ｔ１であれば、インバータ回路１２６は“Ｈ”の信号をＮＡＮＤ回路１２４の第１入力ゲートに伝達する。
【００９５】
このとき、ＮＡＮＤ回路１２４の第２入力ゲートには、“Ｈ”の信号が接続点１８３から、時定数生成回路１５４とインバータ回路６２６とインバータ回路６２５を通って与えられているので、ＮＡＮＤ回路１２４の出力は“Ｌ”となる。そして、フリップフロップ回路１３０の“Ｌ”信号で動作するリセット端子（ＲＬ）にこのＮＡＮＤ回路１２４の出力の“Ｌ”が入力するので、フリップフロップ回路１３０の出力１３１は“Ｌ”となる。
【００９６】
なお、フリップフロップ回路１３０の具体的な構造は前記したように、図５の回路図のＮＡＮＤ回路５１１とＮＡＮＤ回路５１２によるラッチ回路を構成している。したがって、フリップフロップ回路１３０の出力１３１は“Ｌ”を保持する。以上の動作の過程において、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２はパルス状（パルス幅は概ねｔＰＷ）の信号によって動作するので、消費する電力が少ない。
【００９７】
＜第３実施形態の電源変動時の動作＞
次に、本第３実施形態における電源電圧変動の際の動作について図８と図９を参照して説明する。
図９において、上下アームアース間（上アームアース１６２と下アームアース１６０との間）に電圧変化ｄＶ／ｄｔ（電源電圧変動）が発生した時の動作について説明する。電源電圧変動が発生した場合、図８における高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２には寄生静電容量があるので、抵抗１１１及び抵抗１１２の両方に電圧降下が発生する。このときの回路動作について、図９を参照して説明する。
【００９８】
図９は電源電圧が上昇した場合（Ｖ→Ｖ＋ΔＶ）を示している。このとき、図８の抵抗１１１と抵抗１１３及び抵抗１１２と抵抗１１４に電圧降下が発生する。図８のＢ−Ａ間（Ｂ１８１−Ａ１６１間）とＣ−Ａ間（Ｃ１８３−Ａ１６１間）、及び、Ｅ−Ｄ間（Ｅ１８２−Ｄ１６１間）とＦ−Ｄ間（Ｆ１８４−Ｄ１６１間）に電位差が発生する。この電位差は高電圧電源を用いる高電圧側回路のロジックの閾値（ロジックレベル、ＶＴＨ）を超してしまうことがある。
【００９９】
図９においてはＢ−Ａ間（Ｅ−Ｄ間も同様）の電圧が変動して、ＶＢＡから−ΔＶＢＡ下がり、前記ロジックの閾値であるＶＴＨを超してしまった場合の様子を示している。また、Ｃ−Ａ間（Ｆ−Ｄ間も同様）の電圧が変動して、ＶＣＡから−ΔＶＣＡ下がり、前記ロジックの閾値であるＶＴＨを超してしまった場合の様子を示している。
このとき、前記ロジックの閾値であるＶＴＨを超したか否かという観点から模式的に簡単に表現したのが、図９のＶＬＢ、ＶＬＥで表した項、及びＶＬＣ、ＶＬＦで表した項の波形である。つまり、電圧降下がＶＴＨより少ない範囲ではＶＬＢ、ＶＬＥ、ＶＬＣ、ＶＬＦは“Ｈ”とし、電圧降下がＶＴＨより大きい範囲ではＶＬＢ、ＶＬＥ、ＶＬＣ、ＶＬＦは“Ｌ”としている。
【０１００】
前記したように、電源電圧が上昇したままの場合にも高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２の寄生静電容量には、電圧変動に応じた電荷が蓄積されると電流はそれ以上流れなくなるので、やがてＢ−Ａ間（Ｂ１８１−Ａ１６１間）、及びＥ−Ｄ間（Ｅ１８２−Ｄ１６１間）の電位差は減少していく。この過程において、電圧降下が再びＶＴＨより小さくなる。
【０１０１】
このとき、図８のセット側の信号に関わる時定数生成回路１５１の入力は接続点１８１におけるＢ−Ａ間の電位差変動を受け、時定数生成回路１５２の入力は接続点１８４におけるＦ−Ｄ間（Ｃ−Ａ間）の電位差変動を受ける。図９に示すようにＦ−Ｄ間（Ｃ−Ａ間）の電位差変動はＢ−Ａ間に比較して、大きく、かつ、速く起きるのでＶＬＣ、ＶＬＦはＶＬＢ、ＶＬＥよりもＳ１だけ早く、“Ｈ”から“Ｌ”に変化する。
【０１０２】
また、電源電圧が上昇したままでありながら、高耐圧ｎ型ＭＯＳＦＥＴ１０１、１０２の寄生静電容量に電流が流れなくなり、Ｂ−Ａ間（Ｂ１８１−Ａ１６１間）、及びＥ−Ｄ間（Ｅ１８２−Ｄ１６１間）の電位差が減少していく場合においては、電位差が当初より小さいので、ＶＬＢ、ＶＬＥはＶＬＣ、ＶＬＦよりもＳ２だけ早く、“Ｌ”から“Ｈ”に復帰する。
【０１０３】
さらに、前記したように時定数生成回路１５１は“Ｌ”になる際はｔ１だけ遅延する特性を有し、かつ時定数生成回路１５２は“Ｈ”になる際はｔ２だけ遅延する特性を有しているので、時定数生成回路１５１の出力であるＶｔ１と、時定数生成回路１５２の出力であるＶｔ２のそれぞれの動作波形は図９のようになる。時定数生成回路１５１の出力はインバータ回路１２５を通りＮＡＮＤ回路１２３の第１入力ゲートに入力する。また、時定数生成回路１５２の出力はインバータ回路６２４とインバータ回路６２３を通りＮＡＮＤ回路１２３の第２入力ゲートに入力する。
【０１０４】
したがって、電圧変動による誤動作の信号がインバータ回路１２５を通ってＮＡＮＤ回路１２３を誤動作させる前に、インバータ回路６２４とインバータ回路６２３からＮＡＮＤ回路１２３が誤動作をしないマスクの信号を（Ｓ１＋ｔ１）だけ早く伝達する。また、インバータ回路１２５から誤動作をさせる信号が消えてから、（Ｓ２＋ｔ２）だけ時間を経過した後に、誤動作を防ぐマスク信号を解除する。
以上により、電源電圧変動によるセット信号が出されることを二重の対策で防止している。
【０１０５】
また、リセット側の信号に関連する動作についても同様で、リセット側の信号に関わるインバータ回路１２６の入力は接続点１８２においてＢ−Ａ間と同じの電位差変動を受け、インバータ回路６２６の入力は接続点１８３におけるＣ−Ａ間の電位差変動を受ける。これらについては時定数生成回路１５３、１５４を含めて同一の回路構成をとっているので、電源電圧変動によるリセット信号が出されることを同様に防止している。
また、電源電圧変動において、電圧が上昇するのみならず、復帰する場合も効果があるが、動作、作用はほぼ同様であるので、詳細な説明は省略する。
【０１０６】
（レベルシフト回路の第４実施形態）
図１０に本発明のレベルシフト回路の第４実施形態を示す。まず回路構成の概要について述べ、その後、動作について説明する。
【０１０７】
＜回路構成の概要＞
図１０のレベルシフト回路１４は、低電圧直流電源（不図示）と高電圧直流電源（ＶＢ）１６３とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース１６０であり、他端は高電圧直流電源の高電位端子１６１である。なお、アースとしては前記した下アームアース１６０と異なる上アームアース１６２があり、前記した高電圧直流電源１６３は、上アームアース１６２と高電圧直流電源の高電位端子１６１に高電圧の直流電源を供給している。下アームアース１６０と上アームアース１６２は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
【０１０８】
図１０において、レベルシフト回路１４の入力信号１４４は、入力信号の変化時に“Ｈ”パルスを発生するワンショットパルス発生器１４０に入力している。ワンショットパルス発生器１４０は、入力信号１４４を受けて信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４１と、入力信号１４４を入力するインバータ回路１４３と、このインバータ回路１４３の出力を入力する信号の立ち上がり時に“Ｈ”パルスを発生するワンショットパルス発生回路１４２と、から構成されている。入力信号１４４の立ち上がり時はワンショットパルス発生回路１４１から“Ｈ”パルスが出力され、インバータ回路１４３とワンショットパルス発生回路１４２の組み合わせにより、入力信号１４４の立ち下がり時にワンショットパルス発生回路１４２から“Ｈ”パルスが出力される。
なお、以上の入力信号１４４、ワンショットパルス発生回路１４１、１４２、及び、インバータ回路１４３は低電圧直流電源による信号と回路である。
【０１０９】
また、セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１（第１の半導体スイッチング素子）、及びリセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２（第２の半導体スイッチング素子）のソースは両方とも下アームアース１６０に接地されている。高耐圧ｎ型ＭＯＳＦＥＴ１０１のゲート入力には前記したワンショットパルス発生回路１４１の出力が接続されている。また、高耐圧ｎ型ＭＯＳＦＥＴ１０２のゲート入力には前記したワンショットパルス発生回路１４２の出力が接続されている。
【０１１０】
セット側の高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインは抵抗１１３の一端に接続されている（接続点（Ｃ）１８３）。抵抗１１３の他端は抵抗１１１の一端に接続されている（接続点（Ｂ）１８１）。抵抗１１１の他端は高電圧直流電源の高電位端子（Ａ）１６１に接続されている。
リセット側の高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインは抵抗１１４の一端に接続されている（接続点（Ｆ）１８４）。抵抗１１４の他端は抵抗１１２の一端に接続されている（接続点（Ｅ）１８２）。抵抗１１２の他端は高電圧直流電源の高電位端子（Ｄ）１６１に接続されている。
【０１１１】
なお、高耐圧ｎ型ＭＯＳＦＥＴ１０１と高耐圧ｎ型ＭＯＳＦＥＴ１０２は同一のデバイスで構成され、ほぼ同一の特性を有している。
また、抵抗１１１と抵抗１１２は、ほぼ同一の抵抗値を有している。また、抵抗１１３と抵抗１１４は、ほぼ同一の抵抗値を有している。
【０１１２】
第１の論理回路６２１はＮＡＮＤ回路１２３とインバータ回路１２５、及びインバータ回路６２３とインバータ回路６２４とで構成されている。インバータ回路１２５の入力端子は前記接続点（Ｂ）１８１に接続され、インバータ回路１２５の出力端子はＮＡＮＤ回路１２３の第１入力ゲートに接続されている。インバータ回路６２４の入力端子は前記接続点（Ｆ）１８４に接続され、インバータ回路６２４の出力端子はインバータ回路６２３の入力端子に接続され、インバータ回路６２３の出力端子はＮＡＮＤ回路１２３の第２入力ゲートに接続されている。
【０１１３】
第２の論理回路６２２はＮＡＮＤ回路１２４とインバータ回路１２６、及びインバータ回路６２５とインバータ回路６２６とで構成されている。インバータ回路１２６の入力端子は前記接続点（Ｅ）１８２に接続され、インバータ回路１２６の出力端子はＮＡＮＤ回路１２４の第１入力ゲートに接続されている。インバータ回路６２６の入力端子は前記接続点（Ｃ）１８３に接続され、インバータ回路６２６の出力端子はインバータ回路６２５の入力端子に接続され、インバータ回路６２５の出力端子はＮＡＮＤ回路１２４の第２入力ゲートに接続されている。
【０１１４】
第１の論理回路６２１の出力であり、かつＮＡＮＤ回路１２３の出力は抵抗とコンデンサからなるＣＲ回路から構成されるフィルタ回路１９１に入力している。
また、第２の論理回路６２２の出力であり、かつＮＡＮＤ回路１２４の出力は抵抗とコンデンサからなるＣＲ回路から構成されるフィルタ回路１９２に入力している。
【０１１５】
フリップフロップ回路１３０のセット端子ＳＬには前記したフィルタ回路１９１の出力端子が接続されている。なお、セット端子ＳＬは“Ｌ”の信号で動作する。フリップフロップ回路１３０のリセット端子ＲＬには前記したフィルタ回路１９２の出力端子が接続されている。なお、リセット端子ＲＬは“Ｌ”の信号で動作する。フリップフロップ回路１３０の出力端子Ｑ１３１には、高電圧側電源での出力信号が得られる。
【０１１６】
また、ツェナーダイオード１７１は高耐圧ｎ型ＭＯＳＦＥＴ１０１のドレインと抵抗１１３の一端を接続した接続点１８３と高電圧電源端子１６１との間に接続されている。
ツェナーダイオード１７２は高耐圧ｎ型ＭＯＳＦＥＴ１０２のドレインと抵抗１１４の一端を接続した接続点１８４と高電圧電源端子１６１との間に接続されている。
【０１１７】
以上の回路は図６で示した第２実施形態に対して、第１の論理回路６２１と第２の論理回路６２２の出力にそれぞれフィルタ回路１９１とフィルタ回路１９２をさらに備えたものである。したがって、第４実施形態でも図６で示した第２実施形態の動作と効果を有しており、さらにフィルタ回路１９１とフィルタ回路１９２によって、より微弱なパルス幅の細い誤動作信号を除去する機能を付加したものである。
【０１１８】
（レベルシフト回路のその他の実施形態）
以上、レベルシフト回路の実施形態について説明したが、レベルシフト回路を構成する個々の回路は、以上に限定されるものではない。
図２において、ワンショットパルス発生回路１４１の遅延素子として３個のインバータ回路２０３、２０４、２０５を３段に直列に接続した回路を示したが、インバータ回路は奇数段であればよく、１段あるいは５段以上の奇数個のインバータ回路を直列に接続した回路でもよい。また、抵抗とコンデンサからなるＣＲ回路をインバータ回路２０３または、インバータ回路２０４またはインバータ回路２０５の出力端子に設けて遅延時間ｔＰＷを設定、もしくは付加してもよい。
【０１１９】
また、図２において、ワンショットパルス発生回路１４１を構成するＮＡＮＤ回路２０１をＮＯＲ回路に置き換えれば入力信号の立ち下がりにおいてパルスを発生するワンショットパルス発生回路を構成できる。ただし、“Ｈ”パルスとするためにはインバータ回路２０２を省略するか、あるいはインバータ回路２０２の次にインバータ回路を１段追加する必要がある。
また、このワンショットパルス発生回路１４１を構成するＮＡＮＤ回路２０１をＮＯＲ回路に置き換えたワンショットパルス発生回路を図１のワンショットパルス発生回路１４２の替わりに用いれば、図１におけるワンショットパルス発生装置１４０のなかのインバータ回路１４３を省略することもできる。
【０１２０】
また、図１、図８において、時定数生成回路１５１（１５３）として、図３（ａ）の回路を示した。ここでは遅延時間を生成する要素として抵抗３１３とコンデンサ３１４を用いていたが、図１１（ａ）に示した回路を用いてもよい。図１１（ａ）においては、インバータ回路３３３、３３４、３３５、３３６を直列に４段接続したものである。このインバータ回路３３３、３３４、３３５、３３６の遅延により遅延時間ｔ１を生成している。
なお、インバータ回路の直列の段数は偶数であれば４段に限らず構成できる。
また、これらのインバータ回路３３３、３３４、３３５、３３６は遅延時間を設けるためのものである。したがって、ＭＯＳＦＥＴのチャネル長を他のものよりも長くして、駆動能力を低下させれば遅延時間は大きく設定できる。
また、直列の偶数段のインバータ回路と、抵抗とコンデンサによるＣＲ回路を組み合わせてもよい。
【０１２１】
また、図１、図８において、時定数生成回路１５２（１５４）として、図３（ｂ）の回路を示した。ここでは遅延時間を生成する要素として抵抗３２３とコンデンサ３２４を用いていたが、図１１（ｂ）に示した回路を用いてもよい。図１１（ｂ）においては、インバータ回路３４３、３４４、３４５、３４６を直列に４段接続したものである。このインバータ回路３４３、３４４、３４５、３４６の遅延により遅延時間ｔ２を生成している。
なお、インバータ回路の直列の段数は偶数であれば４段に限らず構成できる。
また、これらのインバータ回路３４３、３４４、３４５、３４６は遅延時間を設けるためのものである。したがって、ＭＯＳＦＥＴのチャネル長を他のものよりも長くして、駆動能力を低下させれば遅延時間は大きく設定できる。
また、直列の偶数段のインバータ回路と、抵抗とコンデンサによるＣＲ回路を組み合わせてもよい。
【０１２２】
また、図１における第１、第２の論理回路１２１、１２２、また図６における第１、第２の論理回路６２１、６２２においてはＮＡＮＤ回路１２３（１２４）とインバータ回路１２５（１２６、６２３、６２４、６２５、６２６）を用いて構成しているが、同一の機能は他の回路でも構成できる。
図１２は図１のレベルシフト回路１１において、第１、第２の論理回路１２１、１２２とフリップフロップ回路１３０を他の回路に置き換えたものである。図１２において、第１の論理回路２２１はＮＯＲ回路２２３とインバータ回路２２５で構成されている。ＮＯＲ回路２２３の第１入力ゲートが第１の論理回路２２１の第１入力端子である。インバータ回路２２５の入力端子が第１の論理回路２２１の第２入力端子である。インバータ回路２２５の出力端子はＮＯＲ回路２２３の第２入力ゲートに入力している。ＮＯＲ回路２２３の出力端子が第１の論理回路２２１の出力端子となっている。
【０１２３】
また、第２の論理回路２２２はＮＯＲ回路２２４とインバータ回路２２６で構成されている。ＮＯＲ回路２２４の第１入力ゲートが第２の論理回路２２２の第１入力端子である。インバータ回路２２６の入力端子が第２の論理回路２２２の第２入力端子である。インバータ回路２２６の出力端子はＮＯＲ回路２２４の第２入力ゲートに入力している。ＮＯＲ回路２２４の出力端子が第２の論理回路２２２の出力端子となっている。
【０１２４】
第１の論理回路２２１の出力端子はフリップフロップ回路２３０のセット端子ＳＨに接続されている。第２の論理回路２２２の出力端子はフリップフロップ回路２３０のリセット端子ＲＨに接続されている。
以上のように、第１、第２の論理回路は様々な回路で構成できる。ただし、図１２の第１の論理回路２２１と第２の論理回路２２２の出力は“Ｈ”の信号で動作する構成となっている。
【０１２５】
したがって、フリップフロップ回路２３０のセット端子ＳＨとリセット端子ＲＨはともに、“Ｈ”の信号で動作する。セット端子ＳＨとリセット端子ＲＨが“Ｈ”の信号で動作する回路として、図１３の回路構成例を示す。
図１３において、ＮＯＲ回路５２１の出力端子はＮＯＲ回路５２２の第１入力ゲートに接続されている。ＮＯＲ回路５２２の出力端子はＮＯＲ回路５２１の第２入力ゲートに接続されている。ＮＯＲ回路５２１の第１入力ゲートはＲＳフリップフロップとしてのセット端子（ＳＨ）５２５となっている。ＮＯＲ回路５２２の第２入力ゲートはＲＳフリップフロップとしてのリセット端子（ＲＨ）５２６となっている。ＮＯＲ回路５２１の出力端子はインバータ回路５２３の入力端子に接続され、インバータ回路５２３の出力端子がフリップフロップ回路２３０の出力端子（Ｑ）５２４となっている。なお、セット端子（ＳＨ）５２５とリセット端子（ＲＨ）５２６は“Ｈ”の信号によって動作する。したがって、セット端子（ＳＨ）５２５とリセット端子（ＲＨ）５２６の記号にはＨが下付きで添えて表現している。
以上、フリップフロップ回路も様々に構成できる。
【０１２６】
また、図１０において、フィルタ回路１９１、１９２を用いたレベルシフト回路１４の第４実施形態を示したが、このようなフィルタ回路１９１、１９２を用いる手法は他の実施形態でも可能である。つまり、図１、図６、図８、図１２のそれぞれの実施形態において、フィルタ回路１９１、１９２をさらに備え、第１、第２の論理回路の出力をそれぞれフィルタ回路１９１、１９２を通してからフリップフロップ回路のセット端子、リセット端子に接続すればよい。
【０１２７】
また、以上において、回路をＭＯＳＦＥＴで構成した場合を示したが、前述した回路が構成できれば、ＭＯＳＦＥＴであることには限らない。例えば、バイポーラトランジスタやＢｉＣＭＯＳで構成してもよい。
【０１２８】
なお、図１、図６、図８、図１０、図１２において、ツェナーダイオード１７１、１７２をレベルシフト回路１１、１２、１３、１４、１５が構成される素子の保護を目的として設けた場合を示したが、このツェナーダイオード１７１、１７２は必須要件の素子ではない。
【０１２９】
（電力変換装置の実施形態）
次に、以上のレベルシフト回路を備えた電力変換装置の実施形態について述べる。
図１４は前記したレベルシフト回路１１（図１）を用いて電力変換装置１０を構成する回路を示すものである。ＩＧＢＴ９２のエミッタ端子は下アームアース１６０に接続され、ＩＧＢＴ９２のコレクタ端子はＩＧＢＴ９１のエミッタ端子に接続され、ＩＧＢＴ９１のコレクタ端子は高電圧直流電源の高電位端子１６１に接続されている。ＩＧＢＴ９２のゲート入力端子はレベルシフト回路１１Ｂの出力端子に接続されている。ＩＧＢＴ９１のゲート入力端子はレベルシフト回路１１Ａの出力端子に接続されている。ＩＧＢＴ９２のコレクタ端子とＩＧＢＴ９１のエミッタ端子との接続点１６４が電力変換装置１０の出力端子となっている。また、ツェナーダイオード９３、９４はそれぞれＩＧＢＴ９１、９２のエミッタ端子とコレクタ端子に接続されている。
【０１３０】
低電圧側回路の信号がレベルシフト回路１１Ａの入力端子１４４に入力し、高電圧側回路の信号に変換されてレベルシフト回路１１Ａの出力端子１３１から出力する。この高電圧側回路の信号によって、ＩＧＢＴ９１が駆動される。また、別の低電圧側回路の信号がレベルシフト回路１１Ｂによって、高電圧側回路の信号に変換され、ＩＧＢＴ９２が駆動される。ＩＧＢＴ９１、９２によって、電力変換装置１０の出力端子１６４に電力変換された出力が得られる。
【０１３１】
（電力変換装置のその他の実施形態）
以上、図１４においては、１対のアームを形成するＩＧＢＴ９１とＩＧＢＴ９２による電力変換装置であったが、３対のアームを形成する６個のＩＧＢＴと、６個のレベルシフト回路を用いれば、３相の電力変換装置も構成できる。
【０１３２】
また、図１４においてはレベルシフト回路１１Ａ、１１Ｂの出力端子をそれぞれＩＧＢＴ９１、９２のゲート入力端子に直接、接続した例を示したが、回路の保護や駆動能力の調整のために、レベルシフト回路１１Ａ、１１Ｂの出力端子とＧＢＴ９１、９２のゲート入力端子との間にバッファ回路や緩衝回路の機能を有する回路を挿入してもよい。
【０１３３】
また、図１４においては、図１で示したレベルシフト回路１１を用いて電力変換装置を構成する実施形態を示したが、レベルシフト回路としては図１の回路には限定されない。図６、図８、図１０、図１２に示したレベルシフト回路でもよい。
【０１３４】
以上、本発明によれば、レベルシフト回路において、高電圧側の電源電圧変動ｄＶ／ｄｔが回路のロジックレベルに影響を与えるような発生の仕方をした場合、この変動はセット側にもリセット側にも起こることを利用し、時定数生成回路、もしくは電源電圧変動が先に起こる個所からの信号によって、第１、第２の論理回路でマスクし、誤動作の信号が通過するのを防止する。
このマスクするタイミングに充分、余裕をとることにより、半導体プロセスにおける製造ばらつきが回路を構成する個々の素子にあったとしても、高電圧側の電源電圧変動ｄＶ／ｄｔが発生時の誤信号がフリップフロップに伝わるのを防止できる。これにより、低消費電力で、製造ばらつきにも強く、電源電圧変動にも誤動作しないレベルシフト回路を提供することができる。
また、該レベルシフトを用いた電力変換装置を提供することができる。
【符号の説明】
【０１３５】
１０  電力変換装置
１１、１１Ａ、１１Ｂ、１２、１３、１４、１５  レベルシフト回路
１０１  高耐圧ｎ型ＭＯＳＦＥＴ（第１の半導体スイッチング素子）
１０２  高耐圧ｎ型ＭＯＳＦＥＴ（第２の半導体スイッチング素子）
１１１  抵抗（第１の抵抗）
１１２  抵抗（第２の抵抗）
１１３  抵抗（第３の抵抗）
１１４  抵抗（第４の抵抗）
３１３、３２３  抵抗
１２１、２２１、６２１  論理回路（第１の論理回路）
１２２、２２２、６２２  論理回路（第２の論理回路）
１２３、１２４、２０１、３２１、３４１、５１１、５１２  ＮＡＮＤ回路
１２５、１２６、１４３、２０２、２０３、２０４、２０５、２２５、２２６、３１２、３２２、３３２、３３３、３３４、３３５、３３６、３４２、３４３、３４４、３４５、３４６、５２３、６２３、６２４、６２５、６２６  インバータ回路
１３０、２３０  フリップフロップ回路
１４０  ワンショットパルス発生器
１４１、１４２  ワンショットパルス発生回路
１５１  時定数生成回路（第１の時定数生成回路）
１５２  時定数生成回路（第２の時定数生成回路）
１５３  時定数生成回路（第３の時定数生成回路）
１５４  時定数生成回路（第４の時定数生成回路）
１６０  下アームアース、高電圧直流電源の低電位端子
１６１  高電圧直流電源の高電位端子
１６２  上アームアース
１６３  高電圧直流電源（上アーム電源）
１７１、１７２、９３、９４  ツェナーダイオード
１９１  フィルタ回路（第１のフィルタ回路）
１９２  フィルタ回路（第２のフィルタ回路）
２２３、２２４、３１１、３３１、５２１、５２２  ＮＯＲ回路
３１４、３２４  コンデンサ
９１、９２  ＩＧＢＴ
【図１】
0005466545.tif 000002
【図２】
0005466545.tif 000003
【図３】
0005466545.tif 000004
【図４Ａ】
0005466545.tif 000005
【図４Ｂ】
0005466545.tif 000006
【図５】
0005466545.tif 000007
【図６】
0005466545.tif 000008
【図７】
0005466545.tif 000009
【図８】
0005466545.tif 000010
【図９】
0005466545.tif 000011
【図１０】
0005466545.tif 000012
【図１１】
0005466545.tif 000013
【図１２】
0005466545.tif 000014
【図１３】
0005466545.tif 000015
【図１４】
0005466545.tif 000016
【図１５】
0005466545.tif 000017
【図１６】
0005466545.tif 000018