(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に、前記半導体基板の主面に平行方向に、選択的に設けられた横方向エピタキシャル半導体層と、前記横方向エピタキシャル半導体層上に、前記横方向エピタキシャル半導体層の上面の外周からの距離を一致させ、前記半導体基板の主面に垂直方向に、設けられた縦方向エピタキシャル半導体層と、前記横方向エピタキシャル半導体層及び前記縦方向エピタキシャル半導体層からなる凸状構造(あるいは柱状構造)のエピタキシャル半導体層に設けられた、前記半導体基板の主面に垂直方向に動作する縦型(垂直方向動作)のＭＩＳ電界効果トランジスタとを具備してなることを特徴とする半導体装置。
【請求項２】
前記縦型(垂直方向動作)のＭＩＳ電界効果トランジスタは、前記凸状構造(あるいは柱状構造)のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して、少なくとも前記ドレイン領域(あるいはソース領域)に相対して前記凸状構造(あるいは柱状構造)のエピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記凸状構造(あるいは柱状構造)のエピタキシャル半導体層の側面にゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凸状構造(あるいは柱状構造)のエピタキシャル半導体層下面に配線体が設けられていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、選択的に前記第３の絶縁膜、前記第２の絶縁膜及び前記第1の絶縁膜を連続して開孔(第1の開孔部)し、前記半導体基板の一部を露出する工程と、前記第1の開孔部に第1のエピタキシャル半導体層を積層する工程と、前記第1のエピタキシャル半導体層の直上に耐酸化性膜を形成する工程と、前記第1のエピタキシャル半導体層間の前記第３の絶縁膜を開孔(第２の開孔部)し、前記第1のエピタキシャル半導体層の側面の一部を露出する工程と、露出した前記第1のエピタキシャル半導体層の側面に酸化膜を形成し、前記第２の開孔部の幅を狭め、第３の開孔部に変える工程と、前記第３の開孔部直下の前記第２の絶縁膜を等方性ドライエッチングし、前記酸化膜直下の前記第1のエピタキシャル半導体層の側面を露出し、前記第３の開孔部の下部に前記第２の開孔幅の第４の開孔部を形成する工程と、前記第４の開孔部を埋めるように、第２のエピタキシャル半導体層を横方向に形成する工程と、連続して前記第３の開孔部を埋めるように、第３のエピタキシャル半導体層を縦方向に積層する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ(Silicon On Insulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、ＣＭＯＳ型の半導体集積回路にも完全に対応しうる、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図５６は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、51はｐ型のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型のＳＯＩ基板、54はｎ型のＳＯＩ基板、55は素子分離領域形成用トレンチ及び埋め込み酸化膜、56はｎ型ソースドレイン領域、57はn＋型ソースドレイン領域、58はp＋型ソースドレイン領域、59はゲート酸化膜(SiO2)、60はゲート電極、61はサイドウォール、62はＰＳＧ膜、63はバリアメタル、64は導電プラグ、65はバリアメタル、66はAl配線、67はバリアメタルを示している。
同図においては、ｐ型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜55により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板53及びｎ型のＳＯＩ基板54が形成され、このｐ型のＳＯＩ基板53にはゲート電極60にセルフアライン形成されたｎ型ソースドレイン領域56、サイドウォール61にセルフアライン形成されたn＋型ソースドレイン領域57からなるＮチャネルのＬＤＤ(Lightly Doped Drain)構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板54にはゲート電極60にセルフアライン形成されたサイドウォール61にセルフアライン形成されたp＋型ソースドレイン領域58からなるＰチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。さらにn＋型ソースドレイン領域57及びp＋型ソースドレイン領域58は、それぞれバリアメタル63 及び導電プラグ64 を介して、上下にバリアメタル(65、67)を有するAl配線66に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＯＩ基板下の導電体(ｐ型のシリコン基板)に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のＬＤＤ構造を形成することにより、ショートチャネルのＭＩＳ電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないこと、ゲート電極にセルフアラインにソースドレイン領域を形成するため、ソースドレイン領域の活性化に高温の熱処理を必要とするので、低抵抗である低融点金属ゲート電極を構成できないこと等により、さらなる高速化及び高集積化が達成できないという欠点もあった。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、ＭＩＳ電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
またこのようなＳＯＩ構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの3倍程度と極めてコスト高であるという欠点もあった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるＳＩＭＯＸ(Separation by Implanted Oxygen)法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復に関する特性の不安定性の問題等の欠点もあった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、従来例に示されるように、完全空乏化させた薄膜のＳＯＩ基板にＭＩＳ電界効果トランジスタを形成するため、接合容量の低減はできるものの、ソース領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、ＣＭＯＳを形成する場合あるいはＳＯＩ基板上にゲート電極に印加される電圧と異なる電圧が印加される導電体(従来例ではシリコン基板)が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、ＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するＭＩＳ電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、現状の技術においては歩留りが悪く、かなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったことである。
【課題を解決するための手段】
【０００４】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に、前記半導体基板の主面に平行方向に、選択的に設けられた横方向エピタキシャル半導体層と、前記横方向エピタキシャル半導体層上に、前記横方向エピタキシャル半導体層の上面の外周からの距離を一致させ、前記半導体基板の主面に垂直方向に、設けられた縦方向エピタキシャル半導体層と、前記横方向エピタキシャル半導体層及び前記縦方向エピタキシャル半導体層からなる凸状構造(あるいは柱状構造)のエピタキシャル半導体層と、前記凸状構造(あるいは柱状構造)のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して、少なくとも前記ドレイン領域(あるいはソース領域)に相対して前記凸状構造(あるいは柱状構造)のエピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記凸状構造(あるいは柱状構造)のエピタキシャル半導体層の側面にゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなるＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる本発明の半導体装置によって解決される。
【発明の効果】
【０００５】
以上説明のように本発明によれば、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に自己整合して形成した横方向及び縦方向エピタキシャル半導体層(単結晶)からなる凸状構造の半導体層をＳＯＩ基板とし、凸状構造の半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造のＣＭＯＳに特有である、ＮチャネルＭＩＳ電界効果トランジスタあるいはＰチャネルＭＩＳ電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネル効果を完全に改善することが可能で、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲(側表面ばかりでなく、エピタキシャル半導体層全体)をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることができる。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域を自己整合して形成できるため、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と凸状構造の半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また凸状構造の半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
またＳＯＩ基板を形成する前に、下層配線を形成できるので、配線の自由度が増すことにより、さらなる高集積化を可能にすることができる。
またＣＭＯＳを形成する場合、自己整合で形成したＮチャネル及びＰチャネルゲート電極を導電プラグにより側面接続できるため、ゲート電極配線を省略できることによる高集積化を、且つゲート電極形成用のマスク工程を省略できることによる製造方法の簡略化を、可能にすることもできる。
即ち、高価なＳＯＩ構造を有する半導体基板(２枚の半導体基板の貼り合わせによる半導体基板あるいはＳＩＭＯＸ法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセス(詳細は製造方法に記載)で形成した自己整合凸状構造の連続横方向及び縦方向エピタキシャル成長半導体層をＳＯＩ基板として使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有するＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を自己整合連続縦横エピタキシャル成長法(Self Aligned Continuous Lateral and Vertical Epitaxy)と命名し、以後この技術をＳＡＬＶＥと略称する。
【発明を実施するための最良の形態】
【０００６】
本願発明の半導体装置は下記に示す形態に形成したものである。
半導体基板上に設けられた絶縁膜に選択的に開孔部が設けられ、この開孔部に側面の一部を露出した第１の縦方向のエピタキシャル半導体層が設けられ、この第１の縦方向のエピタキシャル半導体層の露出部に横方向のエピタキシャル半導体層が設けられ、この横方向のエピタキシャル半導体層に自己整合し、連続して第２の縦方向のエピタキシャル半導体層が設けられ、第１の縦方向のエピタキシャル半導体層は除去され、絶縁膜が埋め込まれて素子分離領域に変換される。この横方向及び縦方向のエピタキシャル半導体層からなる凸状構造の半導体層をＳＯＩ基板とし、上部には高濃度及び低濃度のドレイン領域が設けられ、下部にはドレイン領域と離間し、ドレイン領域と相対して高濃度及び低濃度のソース領域が設けられ、側面にはゲート絶縁膜を介してゲート電極が設けられ、ドレイン領域、ソース領域及びゲート電極には、それぞれバリアメタルを有する導電プラグを介して、バリアメタルを有する配線体が接続されているＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００７】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。また模式平面図においては図面を見易くするため、Cu配線は省略している。
図１〜図１3は本発明の半導体装置における第１の実施例で、図１は模式平面図、図２は模式側断面図(ｐ−ｐ矢視断面図)、図3〜図１3は製造方法の工程断面図である。
図１及び図２はシリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は逆Ｔ構造となる)に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のｐ型のシリコン(Si)基板、2は400nm程度のＳＯＩ用兼素子分離領域の酸化膜(SiO2)、3は100nm程度の下層配線(WSi)、4は素子分離領域埋め込み絶縁膜(SiO2)、5は50nm程度の窒化膜(Si3N4)、6aは高さ250nm程度、濃度1016cm−3程度の自己整合凸状構造のｐ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)、7は1020cm−3程度のn＋型ソース領域、8は1017cm−3程度のn型ソース領域、9は1017cm−3程度のｎ型ドレイン領域、10は1020cm−3程度のn＋型ドレイン領域、11は10nm程度のゲート酸化膜(Ta2O5／SiO2)、12は膜厚50nm程度のゲート電極(Al)、13はゲート電極配線形成用のマスク層(SiO2)、14は200nm程度の燐珪酸ガラス(ＰＳＧ)膜、15は20nm程度の窒化膜(Si3N4)、16は400nm程度の酸化膜(SiO2)、17は20nm程度のエッチングストッパー膜(Si3N4)、18は10nm程度のバリアメタル(TiN)、19は導電プラグ(W)、20は500nm程度の層間絶縁膜(SiOC)、21は10nm程度のバリアメタル(TaN)、22は500nm程度のCu配線(Cuシード層含む)、23は20nm程度のバリア絶縁膜(Si3N4)、Ａはn＋型ソース領域へのCu配線の接続用ビア、Ｂはn＋型ドレイン領域へのCu配線の接続用ビア、Ｃはゲート電極(Al) へのCu配線の接続用ビアを示している。
同図においては、ｐ型のシリコン基板1上に酸化膜(SiO2)2を介して、下層配線(WSi)3を有する自己整合凸状構造のｐ型のエピタキシャルシリコン層6a(横方向及び縦方向連続成長層、製造方法は後で詳述)が設けられ、この自己整合凸状構造のｐ型のエピタキシャルシリコン層6aは素子分離領域埋め込み絶縁膜(SiO2)4、ＳＯＩ用兼素子分離領域の酸化膜(SiO2)2及び窒化膜(Si3N4)5により、島状に絶縁分離されている。この絶縁分離された自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの上部にはn＋型ドレイン領域10及びｎ型ドレイン領域9が設けられ、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの下部にはn＋型ソース領域7及びn型ソース領域8が設けられ、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、n＋型ドレイン領域10、下層配線(WSi)3を介したn＋型ソース領域7及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。(ここでは半導体基板としてｐ型のシリコン基板を使用しているが、シリコン基板には直接ＭＩＳ電界効果トランジスタを形成していないので、ｐ型であっても、ｎ型であっても差し支えない。)
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した自己整合凸状構造のエピタキシャル半導体層をＳＯＩ基板とし、この自己整合凸状構造のエピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また底部に形成する単結晶の横方向エピタキシャル半導体層に自己整合し、連続して単結晶の縦方向エピタキシャル半導体層を形成した凸状構造のエピタキシャル半導体層を形成できるため、極めて微細なＳＯＩ基板を有するＭＩＳ電界効果トランジスタを得ることができる。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることができる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と自己整合凸状構造のエピタキシャル半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また自己整合凸状構造のエピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
この結果、高価なＳＯＩ構造を有する半導体基板(２枚の半導体基板の貼り合わせによる半導体基板あるいはＳＩＭＯＸ法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセスで形成した自己整合凸状構造のエピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有するＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを得ることができる。
【０００８】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図3〜図１3及び図２を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図３
ｐ型のシリコン基板1を1000℃程度で酸化し、400nm程度の酸化膜(SiO2)2を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を100nm程度異方性ドライエッチングし、段差部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、タングステンシリサイド膜(WSi)3を100nm程度成長する。次いで酸化膜(SiO2)2上のタングステンシリサイド膜(WSi)3を化学的機械研磨(Chemical Mechanical Polishing 以後ＣＭＰと略称)し、段差部に埋め込まれた下層配線(WSi)3を形成する。
図４
次いで化学気相成長により、50nm程度の窒化膜(Si3N4)5を成長する。次いで化学気相成長により、200nm程度の酸化膜(SiO2)24を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)24、窒化膜(Si3N4)5及び酸化膜(SiO2)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。(同図においては下層配線(WSi)3がエッチング除去されているように描かれているが、これは前後のずれを表しており、実際にはエッチング除去されていない)
図５
次いで露出したｐ型のシリコン基板1上に縦方向のｐ型のエピタキシャルシリコン層25を形成する。次いで酸化膜(SiO2)24の平坦面から突出したエピタキシャルシリコン層25を化学的機械研磨(ＣＭＰ)し、平坦化する。次いでｐ型のエピタキシャルシリコン層25を20nm程度異方性ドライエッチングし、段差部を形成する。次いでスパッタにより、20nm程度のTiN26を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部にTiN26を平坦に埋め込む。
図６
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)24を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで900℃程度で酸化して露出した縦方向のｐ型のエピタキシャルシリコン層25の側面に50nm程度の酸化膜(SiO2)27を成長する。次いで開孔部の窒化膜(Si3N4)5を等方性ドライエッチングする。こうして縦方向のｐ型のエピタキシャルシリコン層25間に断面形状が逆Ｔ字の開孔部が形成される。
図7
次いで開孔部の露出した縦方向のｐ型のエピタキシャルシリコン層25の側面にｐ型の横方向エピタキシャルシリコン層を形成する。連続してｐ型の横方向エピタキシャルシリコン層上にｐ型の縦方向エピタキシャルシリコン層を形成して自己整合凸状構造のｐ型のエピタキシャルシリコン層6aを形成する。次いで化学的機械研磨(ＣＭＰ)し、平坦化する。次いで900℃程度で酸化し、自己整合凸状構造のｐ型のエピタキシャルシリコン層6a上に20nm程度の酸化膜(SiO2) 28を成長する。
図８
次いで酸化膜(SiO2)24及び酸化膜(SiO2)28をマスク層として、TiN26及び縦方向のｐ型のエピタキシャルシリコン層25を順次異方性ドライエッチングし、開孔部を形成する。(この際、ｐ型のシリコン基板1が多少エッチングされてしまうが、問題はない。) 次いで化学気相成長により、700nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部に酸化膜(SiO2)4を平坦に埋め込む。(ここで初期に形成された縦方向のｐ型のエピタキシャルシリコン層25はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの上面に成長した酸化膜28も除去される。)
図９
次いで窒化膜(Si3N4)5及び自己整合凸状構造のｐ型のエピタキシャルシリコン層6aをエッチングのストッパー膜として酸化膜(SiO2)24、酸化膜(SiO2)27及び酸化膜(SiO2)4を200nm程度異方性ドライエッチングする。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで閾値電圧制御用の硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの濃度を制御する。次いでｎ型ソースドレイン領域(8、9)形成用の燐のイオン注入をおこなう。次いでn＋型ソースドレイン領域(7、10)形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、自己整合凸状構造のｐ型のエピタキシャルシリコン層6a上部及び下部にｎ型ソースドレイン領域(8、9)形成用の燐及びn＋型ソースドレイン領域(7、10)形成用の砒素が自己整合してイオン注入される。) 次いでＲＴＰ法(Rapid Thermal Processing)によりアニールをおこなうことにより、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの上部には垂直方向に拡散してn＋型ドレイン領域10及びｎ型ドレイン領域9が、下部には垂直方向及び横方向に拡散してn＋型ソース領域7及びｎ型ソース領域8が形成される。次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図１０
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)11を成長する。次いでスパッタにより、50nm程度のゲート電極となるAl12を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。) 次いで化学気相成長により、150nm程度の酸化膜(SiO2)13を成長する。次いで化学的機械研磨(ＣＭＰ)し、自己整合凸状構造のｐ型のエピタキシャルシリコン層6a上の酸化膜(SiO2)13、Al12及びゲート酸化膜(Ta2O5／SiO2)11を除去し、平坦化する。
図１１
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)13を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜(SiO2)13をマスク層として、Al12及びゲート酸化膜(Ta2O5／SiO2)11を順次異方性ドライエッチングする。(ここで酸化膜(SiO2)13をマスク層としてエッチングをおこなうのは、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの側面以外にゲート電極配線部を形成するためである。) ゲート酸化膜(Ta2O5／SiO2)11をエッチングする際、酸化膜(SiO2)13も同程度エッチング除去される。
図１２
次いで化学気相成長により、200nm程度のＰＳＧ14を成長する。次いで化学的機械研磨(ＣＭＰ)し、自己整合凸状構造のｐ型のエピタキシャルシリコン層6a上のＰＳＧ14を除去し、平坦化する。次いでＰＳＧ14を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)15を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部に窒化膜(Si3N4)15を平坦に埋め込む。
図１３
次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)17を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)17及び酸化膜(SiO2)16を順次異方性ドライエッチングする。(この段階でn＋型ドレイン領域10の一部にビアが開孔される。) 次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)マスク層はそのままで、n＋型ドレイン領域10のビア部のみを覆う第２のレジストマスク層(図示せず)を形成する。次いで第１及び第２のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)15、ＰＳＧ14、酸化膜(SiO2)13、及び窒化膜(Si3N4)5を順次異方性ドライエッチングする。(こうしてn＋型ソース領域8に接続した下層配線(WSi)3及びゲート電極配線12の一部にもビアが開孔される。) 次いですべてのレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN18を成長する。次いで化学気相成長により、タングステン(W)l9を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、バリアメタル(TiN)18を有する導電プラグ(W)19を形成する。
図２
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)20を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)20を異方性ドライエッチングし、開孔部を形成する。(この際、窒化膜(Si3N4)17がエッチングストッパー膜となる。) 次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)21を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)21を有するCu配線22を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)23を成長し、本願発明の自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)によるＳＯＩ構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【０００９】
図１４〜図２６は本発明の半導体装置における第２の実施例で、図１４は模式平面図、図１５は模式側断面図(ｐ−ｐ矢視断面図)、図１６〜図２６は製造方法の工程断面図である。
図１４及び図１５はシリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は柱状構造となる)に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜5、7〜23、Ａ〜Ｃは図１及び図２と同じ物を、6bは高さ250nm程度、濃度1016cm−3程度の自己整合柱状構造のｐ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)を示している。
同図においては、ＳＯＩ基板が凸状構造からより高集積な柱状構造に形成されている以外は図１及び図２とほぼ同じＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また自己整合で柱状構造に形成されているＳＯＩ基板を使用できるため、製造方法はやや複雑になるが、さらなる高集積化を可能にすることができる。
【００１０】
次いで本発明に係る半導体装置における第２の実施例の製造方法について図１６〜図２６及び図１５を参照して説明する。
図１６
ｐ型のシリコン基板1を1000℃程度で酸化し、400nm程度の酸化膜(SiO2)2を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を100nm程度異方性ドライエッチングし、段差部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、タングステンシリサイド膜(WSi)3を100nm程度成長する。次いで酸化膜(SiO2)2上のタングステンシリサイド膜(WSi)3を化学的機械研磨(ＣＭＰ)し、段差部に埋め込まれた下層配線(WSi)3を形成する。次いで化学気相成長により、50nm程度の窒化膜(Si3N4)5を成長する。
図１７
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)5及び酸化膜(SiO2)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。(同図においては下層配線(WSi)3がエッチング除去されているように描かれているが、これは前後のずれを表しており、実際にはエッチング除去されていない) 次いで露出したｐ型のシリコン基板1上に縦方向のｐ型のエピタキシャルシリコン層25を形成する。次いで窒化膜(Si3N4)5の平坦面から突出したエピタキシャルシリコン層25を化学的機械研磨(ＣＭＰ)し、平坦化する。
図１８
次いで露出したｐ型のエピタキシャルシリコン層25上に選択化学気相成長タングステン膜(W)29を200nm程度成長する。次いでスパッタにより、5nm程度のTiN30を成長する。次いで5nm程度TiN30を全面異方性ドライエッチングし、選択化学気相成長タングステン膜(W)29の側壁にのみTiN30を残す。
図１９
次いで化学気相成長により、200nm程度の酸化膜(SiO2)24を成長する。次いで選択化学気相成長タングステン膜(W)29上の酸化膜(SiO2)24を化学的機械研磨(ＣＭＰ)し、平坦化する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)24、TiN30及び窒化膜(Si3N4)5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
図２０
次いで開孔部の露出した縦方向のｐ型のエピタキシャルシリコン層25の側面にｐ型の横方向エピタキシャルシリコン層を形成する。連続してｐ型の横方向エピタキシャルシリコン層上にｐ型の縦方向エピタキシャルシリコン層を形成して自己整合柱状構造のｐ型のエピタキシャルシリコン層6bを形成する。次いで酸化膜(SiO2)24及び側壁にTiN30を有する選択化学気相成長タングステン膜(W)29の平坦面から突出したｐ型のエピタキシャルシリコン層6bを化学的機械研磨(ＣＭＰ)し、平坦化する。次いで900℃程度で酸化し、自己整合柱状構造のｐ型のエピタキシャルシリコン層6b上に20nm程度の酸化膜(SiO2) 28を成長する。
図２１
次いで酸化膜(SiO2)24及び酸化膜(SiO2)28をマスク層として、選択化学気相成長タングステン膜(W)29及びTiN26を順次エッチング除去し、開孔部を形成する。次いで閾値電圧制御用の硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、自己整合柱状構造のｐ型のエピタキシャルシリコン層6bの濃度を制御する。次いでｎ型ソースドレイン領域(8、9)形成用の燐のイオン注入をおこなう。次いでn＋型ソースドレイン領域(7、10)形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、自己整合柱状構造のｐ型のエピタキシャルシリコン層6b上部及びｐ型のエピタキシャルシリコン層25上部にｎ型ソースドレイン領域(8、9)形成用の燐及びn＋型ソースドレイン領域(7、10)形成用の砒素が自己整合してイオン注入される。) 次いでＲＴＰ法(Rapid Thermal Processing)によりアニールをおこなうことにより、自己整合柱状構造のｐ型のエピタキシャルシリコン層6bの上部には垂直方向に拡散してn＋型ドレイン領域10及びｎ型ドレイン領域9が、下部にはｐ型のエピタキシャルシリコン層25から横方向及び垂直方向に拡散してn＋型ソース領域7及びｎ型ソース領域8が形成される。
図２２
次いで酸化膜(SiO2)24及び酸化膜(SiO2)28をマスク層として、開孔部に露出したｐ型のエピタキシャルシリコン層25を異方性ドライエッチングする。(この際、ｐ型のシリコン基板1が多少エッチングされてしまうが、問題はない。) 次いで化学気相成長により、700nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部に酸化膜(SiO2)4を平坦に埋め込む。(ここで初期に形成された縦方向のｐ型のエピタキシャルシリコン層25はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また自己整合柱状構造のｐ型のエピタキシャルシリコン層6bの上面に成長した酸化膜28も除去される。)
図２３
次いで窒化膜(Si3N4)5及び自己整合柱状構造のｐ型のエピタキシャルシリコン層6bをエッチングのストッパー膜として酸化膜(SiO2)24及び酸化膜(SiO2)4を200nm程度異方性ドライエッチングする。次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)11を成長する。次いでスパッタにより、50nm程度のゲート電極となるAl12を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。) 次いで化学気相成長により、150nm程度の酸化膜(SiO2)13を成長する。次いで化学的機械研磨(ＣＭＰ)し、自己整合柱状構造のｐ型のエピタキシャルシリコン層6b上の酸化膜(SiO2)13、Al12及びゲート酸化膜(Ta2O5／SiO2)11を除去し、平坦化する。
図２４
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)13を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜(SiO2)13をマスク層として、Al12及びゲート酸化膜(Ta2O5／SiO2)11を順次異方性ドライエッチングする。(ここで酸化膜(SiO2)13をマスク層としてエッチングをおこなうのは、自己整合柱状構造のｐ型のエピタキシャルシリコン層6bの側面以外にゲート電極配線部を形成するためである。) ゲート酸化膜(Ta2O5／SiO2)11をエッチングする際、酸化膜(SiO2)13も同程度エッチング除去される。
図２５
次いで化学気相成長により、200nm程度のＰＳＧ14を成長する。次いで化学的機械研磨(ＣＭＰ)し、自己整合柱状構造のｐ型のエピタキシャルシリコン層6b上のＰＳＧ14を除去し、平坦化する。次いでＰＳＧ14を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)15を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部に窒化膜(Si3N4)15を平坦に埋め込む。
図２６
次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)17を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)17及び酸化膜(SiO2)16を順次異方性ドライエッチングする。(この段階でn＋型ドレイン領域10の一部にビアが開孔される。) 次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)マスク層はそのままで、n＋型ドレイン領域10のビア部のみを覆う第２のレジストマスク層(図示せず)を形成する。次いで第１及び第２のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)15、ＰＳＧ14、酸化膜(SiO2)13、及び窒化膜(Si3N4)5を順次異方性ドライエッチングする。(こうしてn＋型ソース領域8に接続した下層配線(WSi)3及びゲート電極配線12の一部にもビアが開孔される。) 次いですべてのレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN18を成長する。次いで化学気相成長により、タングステン(W)l9を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、バリアメタル(TiN)18を有する導電プラグ(W)19を形成する。
図１５
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)20を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)20を異方性ドライエッチングし、開孔部を形成する。(この際、窒化膜(Si3N4)17がエッチングストッパー膜となる。) 次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)21を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)21を有するCu配線22を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)23を成長し、本願発明の自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)によるＳＯＩ構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを完成する。
【実施例３】
【００１１】
図２７〜図２９は本発明の半導体装置における第３の実施例で、図２７は模式平面図、図２８は模式側断面図(ｐ−ｐ矢視断面図)、図２９は模式側断面図(ｑ−ｑ矢視断面図)である。
図２７〜図２９はシリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は凸状構造となる)に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1、2、4、5、6a、7〜23、Ａ〜Ｃは図１及び図２と同じ物を示している。
同図においては、下層配線を設けずに、延在したソース領域7の一部上で、直接バリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されている以外は図１及び図２とほぼ同じＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、下層配線を設けないため、配線の自由度はやや劣り、素子領域の占有面積はやや広がるが、製造方法はより簡単になり、第１の実施例と同様の効果を得ることができる。
【実施例４】
【００１２】
図３０〜図３２は本発明の半導体装置における第４の実施例で、図３０は模式平面図、図３１は模式側断面図(ｐ−ｐ矢視断面図)、図３２は模式側断面図(ｑ−ｑ矢視断面図)である。
図３０〜図３２はシリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は柱状構造となる)に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1、2、4、5、6b、7〜23、Ａ〜Ｃは図１、図２及び図１５と同じ物を示している。
同図においては、ＳＯＩ基板が凸状構造からより高集積な変則的柱状構造(Cu配線22との接続をとる個所のソース領域7部のみ延在した柱状構造)に形成されていること及び延在したソース領域7の一部上で、直接バリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されていること以外は図１及び図２とほぼ同じＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、自己整合で柱状構造に形成されているＳＯＩ基板を使用できるための高集積化と、下層配線を設けないため、配線の自由度が劣ることによる素子領域の占有面積の増大との問題、また製造方法においても、自己整合の柱状構造のＳＯＩ基板形成による複雑さと、下層配線を設けないことによる容易さとの問題があり、優劣はケースバイケースとなるが、本実施例においても第１の実施例と同様の効果を得ることができる。
【実施例５】
【００１３】
図３３及び図３４は本発明の半導体装置における第５の実施例で、図３３は模式平面図、図３４は模式側断面図(ｐ−ｐ矢視断面図)である。
図３３及び図３４はシリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は凸状構造となる)に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、1〜5、6a、7〜23、Ａ〜Ｃは図１及び図２と同じ物を、31aは高さ250nm程度、濃度1016cm−3程度の自己整合凸状構造のｎ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)、32は1020cm−3程度のp＋型ソース領域、33は1020cm−3程度のp＋型ドレイン領域、Ｄはp＋型ソース領域へのCu配線の接続用ビア、Ｅはp＋型ドレイン領域へのCu配線の接続用ビアを示している。
同図においては、ｐ型のシリコン基板1上に酸化膜(SiO2)2を介して、下層配線(WSi)3を有する自己整合凸状構造のｐ型のエピタキシャルシリコン層6a及び自己整合凸状構造のｎ型のエピタキシャルシリコン層31a が設けられ、この自己整合凸状構造のｐ型のエピタキシャルシリコン層6a及びｎ型のエピタキシャルシリコン層31aは素子分離領域埋め込み絶縁膜(SiO2)4、ＳＯＩ用兼素子分離領域の酸化膜(SiO2)2及び窒化膜(Si3N4)5により、島状に絶縁分離されている。この絶縁分離された自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの上部にはn＋型ドレイン領域10及びｎ型ドレイン領域9が設けられ、ｐ型のエピタキシャルシリコン層6aの下部にはn＋型ソース領域7及びn型ソース領域8が設けられ、ｐ型のエピタキシャルシリコン層6aの側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、n＋型ドレイン領域10、下層配線(WSi)3を介したn＋型ソース領域7及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているＳＯＩ構造の縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。一方、絶縁分離された自己整合凸状構造のｎ型のエピタキシャルシリコン層31aの上部にはp＋型ドレイン領域33が設けられ、ｎ型のエピタキシャルシリコン層31aの下部にはp＋型ソース領域32が設けられ、ｎ型のエピタキシャルシリコン層31aの側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、p＋型ドレイン領域、下層配線(WSi)3を介したp＋型ソース領域32及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているＳＯＩ構造の縦型(垂直方向動作)のＰチャネルＭＩＳ電界効果トランジスタが形成されている。(ここでは半導体基板としてｐ型のシリコン基板を使用しているが、シリコン基板には直接ＭＩＳ電界効果トランジスタを形成していないので、ｐ型であっても、ｎ型であっても差し支えない。またＮチャネル及びＰチャネルのゲート電極(Al)は近在したゲート電極配線(Al)により直接接続されている。)
本実施例においては、ＣＭＯＳにおいても第１の実施例と同じ効果を得ることが可能で、さらにＳＯＩ構造のＣＭＯＳに特有である、ＮチャネルＭＩＳ電界効果トランジスタあるいはＰチャネルＭＩＳ電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネルリークを完全に改善することが可能である。
【実施例６】
【００１４】
図３５及び図３６は本発明の半導体装置における第６の実施例で、図３５は模式平面図、図３６は模式側断面図(ｐ−ｐ矢視断面図)である。
図３５及び図３６はシリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は柱状構造となる)に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、1〜5、6b、7〜23、32、33、Ａ〜Ｅは図１、図２、図１５、図３３及び３４と同じ物を、31bは高さ250nm程度、濃度1016cm−3程度の自己整合柱状構造のｎ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)を示している。
同図においては、ＳＯＩ基板が凸状構造からより高集積な柱状構造に形成されている以外は図33及び図34とほぼ同じＳＯＩ構造の縦型(垂直方向動作)のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、また自己整合で柱状構造に形成されているＳＯＩ基板を使用できるため、製造方法はやや複雑になるが、さらなる高集積化を可能にすることができる。
【実施例７】
【００１５】
図３７は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は凸状構造となる)に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、1〜5、6a、7〜23、31a、32、33、Ａ〜Ｅは図３３及び３４と同じ物を、34はチャネル長調整用の導電膜(TiN)を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタのチャネル長をＰチャネルＭＩＳ電界効果トランジスタ並に短くするために、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aの上部を少しエッチングし、高さをそろえるために、導電膜を積層させたこと以外は図34とほぼ同じＳＯＩ構造の縦型(垂直方向動作)のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第５実施例と同じ効果を得ることができ、またＮチャネルＭＩＳ電界効果トランジスタのチャネル長をＰチャネルＭＩＳ電界効果トランジスタ並に短くすることが容易にできるため、さらなる高速化を可能にすることができる。
【実施例８】
【００１６】
図３８〜図５５は本発明の半導体装置における第８の実施例で、図３８は模式平面図、図３９は模式側断面図(ｐ−ｐ矢視断面図)、 図４０は模式側断面図(ｑ−ｑ矢視断面図)、図４１〜図５５は製造方法の工程断面図である。
図３８〜図４０はシリコン基板を使用し、自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるＳＯＩ基板(側断面図は凸状構造となる)に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、1、2、4、5、6a、7〜12、14〜23、31a、32、33、Ａ〜Ｅは図３３及び図３４と同じ物を、38は窒化膜(Si3N4)を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタのチャネル長をＰチャネルＭＩＳ電界効果トランジスタ並に短くするために、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aを自己整合凸状構造のｎ型のエピタキシャルシリコン層31aより短く形成し、自己整合凸状構造のｐ型のエピタキシャルシリコン層6a及び自己整合凸状構造のｎ型のエピタキシャルシリコン層31aの周囲にゲート酸化膜を介してゲート電極を埋め込んで形成している以外は図３４とほぼ同じＳＯＩ構造の縦型(垂直方向動作)のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の及び第５実施例と同じ効果を得ることができ、またＮチャネルＭＩＳ電界効果トランジスタのチャネル長をＰチャネルＭＩＳ電界効果トランジスタ並に短くすることが確実にできるため、さらなる高速化を可能にすることができる。
【００１７】
次いで本発明に係る半導体装置における第８の実施例の製造方法について図４１〜図５５、図３９及び図４０を参照して説明する。
図４１
ｐ型のシリコン基板1を1000℃程度で酸化し、400nm程度の酸化膜(SiO2)2を成長する。次いで化学気相成長により、50nm程度の窒化膜(Si3N4)5を成長する。次いで化学気相成長により、20nm程度の酸化膜(SiO2)35を成長する。次いで化学気相成長により、50nm程度の窒化膜(Si3N4)36を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)36を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、50nm程度の酸化膜(SiO2)37を成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部に酸化膜(SiO2)37を平坦に埋め込む。
次いで化学気相成長により、200nm程度の酸化膜(SiO2)24を成長する。
図４２
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)24、
窒化膜(Si3N4)36、酸化膜(SiO2)37、酸化膜(SiO2)35、窒化膜(Si3N4)5及び酸化膜(SiO2)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
図４３
次いで化学気相成長により、露出したｐ型のシリコン基板1上に縦(垂直)方向エピタキシャルシリコン層25を成長する。次いで酸化膜(SiO2)24の平坦面より突出したエピタキシャルシリコン層25を化学的機械研磨(ＣＭＰ)し、平坦化する。次いでエピタキシャルシリコン層25を20nm程度異方性ドライエッチングし、段差部を形成する。次いでスパッタにより、20nm程度のTiN26を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部にTiN26を平坦に埋め込む。
図４４
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)24、
酸化膜(SiO2)37及び酸化膜(SiO2)35を異方性ドライエッチングし、開孔部を形成する。(ＰチャネルＭＩＳ電界効果トランジスタ形成部は窒化膜(Si3N4)5がエッチングのストッパー膜となり、ＮチャネルＭＩＳ電界効果トランジスタ形成部は窒化膜(Si3N4)36がエッチングのストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで露出した縦方向エピタキシャルシリコン層25の側面を1000℃程度で酸化し、50nm程度の酸化膜(SiO2)27を成長する。(ｑ−ｑ矢視断面図は図５３参照)
図４５
次いで窒化膜(Si3N4)36及び窒化膜(Si3N4)5を50nm程度等方性ドライエッチングする。この際縦方向エピタキシャルシリコン層25の側面に形成した酸化膜(SiO2)27直下の窒化膜(Si3N4)36及び窒化膜(Si3N4)5をもエッチング除去する。(ｑ−ｑ矢視断面図の図５４では開孔部より50nm程度窒化膜(Si3N4)5が横方向にエッチング除去されているのが示されている。) 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜(Si3N4)36及び窒化膜(Si3N4)5を横方向に等方性ドライエッチングし、以後の工程で、Cu配線の接続領域となるソース領域の延在部を形成する。次いでレジスト(図示せず)を除去する。(ｑ−ｑ矢視断面図の図５５参照、レジストは図示されていないが、ここでは開孔部の左半分を覆うように設けられ、窒化膜(Si3N4)5がさらに横方向にエッチングされている様子が示されている。)
図４６
次いで化学気相成長により、露出した縦方向エピタキシャルシリコン層25の側面に横(水平)方向エピタキシャルシリコン層を成長する。連続して開孔部を充満する縦(垂直)方向エピタキシャルシリコン層を成長し、自己整合凸状構造のｐ型のエピタキシャルシリコン層6aを形成する。次いで酸化膜(SiO2)24の平坦面より突出した凸状構造のｐ型のエピタキシャルシリコン層6aを化学的機械研磨(ＣＭＰ)し、平坦化する。次いで1000℃程度で酸化し、20nm程度の酸化膜(SiO2)28を成長する。
図４７
次いで酸化膜(SiO2)24及び酸化膜(SiO2)28をマスク層として、TiN26及び縦方向エピタキシャルシリコン層25を順次異方性ドライエッチングし、開孔部を形成する。(この際、ｐ型のシリコン基板1が多少エッチングされてしまうが、問題はない。)次いで化学気相成長により、700nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部に酸化膜(SiO2)4を平坦に埋め込む。(ここで初期に形成された縦方向エピタキシャルシリコン層25はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また凸状構造のｐ型のエピタキシャルシリコン層6aの上面に成長した酸化膜28も除去される。)
図４８
次いで窒化膜(Si3N4)5をエッチングのストッパー膜として、酸化膜(SiO2)24、酸化膜(SiO2)27、酸化膜(SiO2)37、酸化膜(SiO2)35及び酸化膜(SiO2)４の一部を異方性ドライエッチングする。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、右側の凸状構造のｐ型のエピタキシャルシリコン層6aに閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、左側の凸状構造のｐ型のエピタキシャルシリコン層6aに閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで1000℃程度でランニングし、それぞれの濃度を制御した凸状構造のｐ型のエピタキシャルシリコン層6a及び凸状構造のｎ型のエピタキシャルシリコン層31aを形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、右側の凸状構造のｐ型のエピタキシャルシリコン層6aにｎ型ソースドレイン領域(8、9)形成用の燐及びn＋型ソースドレイン領域(7、10)形成用の砒素のイオン注入を連続しておこなう。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、左側の凸状構造のｎ型のエピタキシャルシリコン層31aにp＋型ソースドレイン領域(32、33)形成用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いでＲＴＰ法によりアニールをおこなうことにより、凸状構造のｐ型のエピタキシャルシリコン層6aの上部には垂直方向に拡散してn＋型ドレイン領域10及びｎ型ドレイン領域9が、下部には垂直方向及び横方向に拡散してn＋型ソース領域7及びｎ型ソース領域8が形成される。一方、凸状構造のｎ型のエピタキシャルシリコン層31aの上部には垂直方向に拡散してp＋型ドレイン領域33が、下部には垂直方向及び横方向に拡散してp＋型ソース領域32が形成される。次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図４９
次いで化学気相成長により、10nm程度の窒化膜(Si3N4)38を成長する。次いで化学気相成長により、200nm程度の燐珪酸ガラス(ＰＳＧ)膜14を成長する。次いで凸状構造のｐ型のエピタキシャルシリコン層6a及び凸状構造のｎ型のエピタキシャルシリコン層31a上のＰＳＧ膜14及び窒化膜(Si3N4)38を化学的機械研磨(ＣＭＰ)し、平坦化する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、凸状構造のｐ型のエピタキシャルシリコン層6a及び凸状構造のｎ型のエピタキシャルシリコン層31aの周囲のＰＳＧ膜14及び窒化膜(Si3N4)38を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
図５０
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)11を成長する。次いでスパッタにより、200nm程度のゲート電極となるAl12を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。) 次いで化学的機械研磨(ＣＭＰ)し、開孔部にAlゲート電極12を平坦に埋め込む。
図５１
次いでAlゲート電極12を50nm程度異方性ドライエッチングする。次いでゲート酸化膜(Ta2O5／SiO2)11及びＰＳＧ膜14を50nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、50nm程度の窒化膜(Si3N4)15を成長する。次いで化学的機械研磨(ＣＭＰ)し、段差部に窒化膜(Si3N4)15を平坦に埋め込む。
図５２
次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)17を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)17及び酸化膜(SiO2)16を順次異方性ドライエッチングする。(この段階でn＋型ドレイン領域10及びp＋型ドレイン領域33の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト(図示せず)マスク層はそのままで、n＋型ドレイン領域10及びp＋型ドレイン領域33のビア部のみを覆う第２のレジストマスク層(図示せず)を形成する。次いで第１及び第２のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)15、ＰＳＧ14及び窒化膜(Si3N4)38を順次異方性ドライエッチングする。(この段階でゲート電極上の一部及びn＋型ソース領域8及びp＋型ソース領域32 の一部にもビアが開孔される。)次いですべてのレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN18を成長する。次いで化学気相成長により、タングステン(W)19を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、バリアメタル(TiN)18を有する導電プラグ(W)19を形成する。
図３９(ｑ−ｑ矢視断面図は図４０参照))
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)20を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)20を異方性ドライエッチングする。(この際、窒化膜(Si3N4)17がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)21を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(ＣＭＰ)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)21を有するCu配線22を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)23を成長し、本願発明の自己整合連続縦横エピタキシャル成長法(ＳＡＬＶＥ)によるＳＯＩ構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳを完成する。
【００１８】
上記実施例の説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(ＭＢＥ)によっても、有機金属気相成長法(ＭＯＣＶＤ)によっても、原子層結晶成長法(ＡＬＥ)によっても、また他のいかなる結晶成長法を利用してもよい。
また半導体基板に直接形成する縦方向のエピタキシャル半導体層(最終的には素子分離領域埋め込み絶縁膜となる領域)は、半導体基板にトレンチを設けることにより形成した半導体基板の凸状構造部であってもよい。
またエピタキシャル半導体層の平面形状は直線であっても、曲線であっても、円であっても、矩形であっても、その他の幾何学上の形であっても、また２重であっても３重であってもよいし、一部が分断された形状でも本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜、選択化学気相成長導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
またゲート電極はAlの一層構造からなっているが、Alの下にバリアメタル(TiN等)を設けた二層構造としてもよい。
また上記実施例の多くはエピタキシャル半導体層の上部にドレイン領域を形成し、下部にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００１９】
本願発明は、特に極めて高速で、高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、電流駆動素子、光電変換素子等に利用できる可能性がある。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図(ｐ−ｐ矢視断面図)
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１４】本発明の半導体装置における第２の実施例の模式平面図
【図１５】本発明の半導体装置における第２の実施例の模式側断面図(ｐ−ｐ矢視断面図)
【図１６】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図１７】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図１８】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図１９】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２０】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２１】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２２】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２３】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２４】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２５】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２６】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図２７】本発明の半導体装置における第３の実施例の模式平面図
【図２８】本発明の半導体装置における第３の実施例の模式側断面図(ｐ−ｐ矢視断面図)
【図２９】本発明の半導体装置における第３の実施例の模式側断面図(ｑ−ｑ矢視断面図)
【図３０】本発明の半導体装置における第４の実施例の模式側断面図
【図３１】本発明の半導体装置における第４の実施例の模式側断面図(ｐ−ｐ矢視断面図)
【図３２】本発明の半導体装置における第４の実施例の模式側断面図(ｑ−ｑ矢視断面図)
【図３３】本発明の半導体装置における第５の実施例の模式平面図
【図３４】本発明の半導体装置における第５の実施例の模式側断面図(ｐ−ｐ矢視断面図)
【図３５】本発明の半導体装置における第６の実施例の模式平面図
【図３６】本発明の半導体装置における第６の実施例の模式側断面図(ｐ−ｐ矢視断面図)
【図３７】本発明の半導体装置における第７の実施例の模式側断面図
【図３８】本発明の半導体装置における第８の実施例の模式平面図
【図３９】本発明の半導体装置における第８の実施例の模式側断面図(ｐ−ｐ矢視断面図)
【図４０】本発明の半導体装置における第８の実施例の模式側断面図(ｑ−ｑ矢視断面図)
【図４１】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４２】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４３】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４４】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４５】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４６】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４７】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４８】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図４９】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図５０】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図５１】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図５２】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｐ−ｐ矢視断面図)
【図５３】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｑ−ｑ矢視断面図)
【図５４】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｑ−ｑ矢視断面図)
【図５５】本発明の半導体装置における第８の実施例の製造方法の工程断面図(ｑ−ｑ矢視断面図)
【図５６】従来の半導体装置の模式側断面図
【符号の説明】
【００２１】
1   ｐ型のシリコン(Si)基板
2   ＳＯＩ用兼素子分離領域の酸化膜(SiO2)
3   下層配線(WSi)
4   素子分離領域埋め込み絶縁膜(SiO2)
5   窒化膜(Si3N4)
6a  自己整合凸状構造のｐ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)
6b  自己整合柱状構造のｐ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)
7   n＋型ソース領域
8   n型ソース領域
9   n型ドレイン領域
10  n＋型ドレイン領域
11  ゲート酸化膜(Ta2O5／SiO2)
12  ゲート電極(Al)
13  ゲート電極配線形成用のマスク層(SiO2)
14  燐珪酸ガラス(ＰＳＧ)膜
15  窒化膜(Si3N4)
16  絶縁膜(SiO2)
17  エッチングストッパー膜(Si3N4)
18  バリアメタル(TiN)
19  導電プラグ(W)
20  層間絶縁膜(SiOC)
21  バリアメタル(TaN)
22  Cu配線(Cuシード層含む)
23  バリア絶縁膜(Si3N4)
24  酸化膜(SiO2) 
25  ｐ型の縦(垂直)方向エピタキシャルシリコン層
26  マスク層(TiN)
27  酸化膜(SiO2)
28  酸化膜(SiO2)
29  選択気相成長導電膜(W)
30  バリアメタル(TiN)
31a 自己整合凸状構造のｎ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)
31b 自己整合柱状構造のｎ型のエピタキシャルシリコン層(横方向及び縦方向連続成長層)
32  p＋型ソース領域
33  p＋型ドレイン領域
34  チャネル長調整用の導電膜(TiN)
35  酸化膜(SiO2)
36  窒化膜(Si3N4)
37  酸化膜(SiO2)
38  窒化膜(Si3N4)
【図１】
0005583933.tif 000002
【図２】
0005583933.tif 000003
【図３】
0005583933.tif 000004
【図４】
0005583933.tif 000005
【図５】
0005583933.tif 000006
【図６】
0005583933.tif 000007
【図７】
0005583933.tif 000008
【図８】
0005583933.tif 000009
【図９】
0005583933.tif 000010
【図１０】
0005583933.tif 000011
【図１１】
0005583933.tif 000012
【図１２】
0005583933.tif 000013
【図１３】
0005583933.tif 000014
【図１４】
0005583933.tif 000015
【図１５】
0005583933.tif 000016
【図１６】
0005583933.tif 000017
【図１７】
0005583933.tif 000018
【図１８】
0005583933.tif 000019
【図１９】
0005583933.tif 000020
【図２０】
0005583933.tif 000021
【図２１】
0005583933.tif 000022
【図２２】
0005583933.tif 000023
【図２３】
0005583933.tif 000024
【図２４】
0005583933.tif 000025
【図２５】
0005583933.tif 000026
【図２６】
0005583933.tif 000027
【図２７】
0005583933.tif 000028
【図２８】
0005583933.tif 000029
【図２９】
0005583933.tif 000030
【図３０】
0005583933.tif 000031
【図３１】
0005583933.tif 000032
【図３２】
0005583933.tif 000033
【図３３】
0005583933.tif 000034
【図３４】
0005583933.tif 000035
【図３５】
0005583933.tif 000036
【図３６】
0005583933.tif 000037
【図３７】
0005583933.tif 000038
【図３８】
0005583933.tif 000039
【図３９】
0005583933.tif 000040
【図４０】
0005583933.tif 000041
【図４１】
0005583933.tif 000042
【図４２】
0005583933.tif 000043
【図４３】
0005583933.tif 000044
【図４４】
0005583933.tif 000045
【図４５】
0005583933.tif 000046
【図４６】
0005583933.tif 000047
【図４７】
0005583933.tif 000048
【図４８】
0005583933.tif 000049
【図４９】
0005583933.tif 000050
【図５０】
0005583933.tif 000051
【図５１】
0005583933.tif 000052
【図５２】
0005583933.tif 000053
【図５３】
0005583933.tif 000054
【図５４】
0005583933.tif 000055
【図５５】
0005583933.tif 000056
【図５６】
0005583933.tif 000057