(57)【特許請求の範囲】
【請求項１】
膜面に垂直方向の磁化容易軸を有し、磁化方向が可変の第１の磁性層と、
膜面に垂直方向の磁化容易軸を有し、磁化方向が不変の第２の磁性層と、
前記第１の磁性層と前記第２の磁性層との間に設けられた第１の非磁性層と、
前記第１の磁性層の、前記第１の非磁性層が配置された面と反対の面側に配置された導電層を具備し、
前記第１の磁性層は、磁性材料と非磁性材料とが交互に積層された構造を有し、前記非磁性材料がＴａ、Ｗ、Ｎｂ、Ｍｏ、Ｚｒ、Ｈｆの少なくとも１つの元素を含み、前記磁性材料はＣｏとＦｅを含み、前記磁性材料のうちの１つは前記第１の非磁性層と接し、前記第１の非磁性層と接している前記磁性材料は、結晶化している部分を含み、前記第１の非磁性層と接していない前記磁性材料と前記非磁性材料は、アモルファス状態を含み、前記非磁性材料のうちの１つは前記導電層と接していることを特徴とする磁気抵抗素子。
【請求項２】
前記第１の非磁性層に接する前記磁性材料は、ＣｏＦｅ合金あるいはＣｏ、Ｆｅ及びＢを含む合金
（Ｃｏ１００−ｘ−Ｆｅｘ）１００−ｙＢｙからなり、ｘ≧５０ａｔ％、０＜ｙ≦３０ａｔ％であることを特徴とする請求項１に記載の磁気抵抗素子。
【請求項３】
前記第１の非磁性層と接する前記磁性材料と、前記第１の非磁性層と接していない前記磁性材料は、異なる結晶状態を有することを特徴とする請求項１または２に記載の磁気抵抗素子。
【請求項４】
請求項１乃至３のいずれかに記載の磁気抵抗素子と、前記磁気抵抗素子を挟み込み、前記磁気抵抗素子に対して通電を行う第１及び第２電極とを含むメモリセルを具備することを特徴とする磁気メモリ。
【請求項５】
前記第１電極に電気的に接続される第１配線と、
前記第２電極に電気的に接続される第２配線と、
前記第１配線及び前記第２配線に電気的に接続され、前記磁気抵抗素子に双方向電流を供給する書き込み回路と、
をさらに具備することを特徴とする請求項４に記載の磁気メモリ。
【請求項６】
前記第１の非磁性層は（１００）面を有し、前記第１の非磁性層と接している前記磁性材料は、前記第１の非磁性層の前記（１００）面と格子整合していることを特徴とする請求項１に記載の磁気抵抗素子。
【請求項７】
前記構造において、前記第１の非磁性層と接していない前記磁性材料は、前記第１の非磁性層と接している前記磁性材料と同じ材料を含み、かつ、前記第１の非磁性層と接している前記磁性材料の磁気モーメントとは大きさが異なる磁気モーメントを有することを特徴とする請求項１に記載の磁気抵抗素子。
【請求項８】
第１非磁性材料を形成する工程と、
前記第１非磁性材料上に第１磁性材料を形成する工程と、
前記第１磁性材料上に第２非磁性材料を形成する工程と、
前記第２非磁性材料上に第２磁性材料を形成する工程と、
前記第２磁性材料上に非磁性層を形成する工程と、
前記非磁性層上に磁性層を形成する工程と、
前記磁性層を形成した後、熱処理を行う工程とを具備し、
前記熱処理を行った後、前記非磁性層と接している前記第２磁性材料は、結晶化している部分を含み、前記非磁性層と接していない前記第１磁性材料と前記第２非磁性材料はアモルファス状態を含むことを特徴とする磁気抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気抵抗素子、磁気抵抗素子を用いた磁気メモリ、及び磁気抵抗素子の製造方法に関する。
【背景技術】
【０００２】
強磁性トンネル接合を有する磁気抵抗素子はＭＴＪ（Magnetic Tunnel Junction）素子とも呼ばれ、その書き込み方式としてスピン角運動量移動（SMT：spin-momentum-transfer）を用いた書き込み（スピン注入書き込み）方式が提案されている。
【０００３】
磁気抵抗素子を構成する強磁性材料に、膜面垂直方向に磁化容易軸を有する、いわゆる垂直磁化膜を用いることが考えられている。垂直磁化型の構成で結晶磁気異方性を利用する場合、形状異方性を利用しないため、素子形状を面内磁化型に比べて小さくすることができる。また、磁化容易方向の分散も小さくできるため、大きな結晶磁気異方性を有する材料を採用することにより、熱擾乱耐性を維持しつつ、微細化と低電流化の両立が実現できると期待される。
【０００４】
垂直磁化膜に用いる材料系としては、Ｌ１０規則合金系（ＦｅＰｔ、ＣｏＰｔなど）や、多層膜（Ｃｏ／Ｐｔ，Ｐｄ）系、ｈｃｐ系（ＣｏＣｒＰｔなど）、ＲＥ−ＴＭ系（Ｔｂ−ＣｏＦｅなど）が挙げられる。
【０００５】
一般的に、スピン注入方式によって磁化を反転させるための反転電流は、記憶層の飽和磁化Ｍｓ及び磁気緩和定数αに依存する。このため、低電流のスピン注入によって記憶層の磁化を反転させるには、飽和磁化Ｍｓ及び磁気緩和定数αを小さくすることが重要である。
【０００６】
ここで、飽和磁化Ｍｓは、磁性材料の組成の調整や、非磁性元素の添加などにより小さくすることができる。しかし、飽和磁化Ｍｓの低減は、その他の特性に悪影響を与えるものであってはならない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２１５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
低電流で記憶層の磁化を反転させることができるスピン注入書き込み方式の磁気抵抗素子、磁気抵抗素子を用いた磁気メモリ、及び磁気抵抗素子の製造方法を提供する。
【課題を解決するための手段】
【０００９】
一実施態様の磁気抵抗素子は、膜面に垂直方向の磁化容易軸を有し、磁化方向が可変の第１の磁性層と、膜面に垂直方向の磁化容易軸を有し、磁化方向が不変の第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた第１の非磁性層と、前記第１の磁性層の、前記第１の非磁性層が配置された面と反対の面側に配置された導電層を具備し、前記第１の磁性層は、磁性材料と非磁性材料とが交互に積層された構造を有し、前記非磁性材料がＴａ、Ｗ、Ｎｂ、Ｍｏ、Ｚｒ、Ｈｆのうちの少なくとも１つの元素を含み、前記磁性材料はＣｏとＦｅを含み、前記磁性材料のうちの１つは前記第１の非磁性層と接し、前記第１の非磁性層と接している前記磁性材料は、結晶化している部分を含み、前記第１の非磁性層と接していない前記磁性材料と前記非磁性材料は、アモルファス状態を含み、前記非磁性材料のうちの１つは前記導電層と接していることを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の磁気抵抗素子の断面図である。
【図２】第１実施形態における変形例１の磁気抵抗素子の断面図である。
【図３】第１実施形態における変形例２の磁気抵抗素子の断面図である。
【図４】第１実施形態における変形例３の磁気抵抗素子の断面図である。
【図５】第１実施形態における変形例４の磁気抵抗素子の断面図である。
【図６Ａ】第１実施形態における基板表面の材料を変えた場合の記憶層の飽和磁化を示す図である。
【図６Ｂ】第１実施形態における基板表面の材料を変えた場合の記憶層の異方性磁場を示す図である。
【図７】第１実施形態におけるＣｏＦｅＢに挟まれたＷが厚くなった場合の磁気特性を示す図である。
【図８】第１実施形態の記憶層における１周期構造と２周期構造の磁気特性を示す図である。
【図９】第２実施形態のＭＲＡＭの構成を示す回路図である。
【図１０】第２実施形態のＭＲＡＭにおけるメモリセルの断面図である。
【図１１】適用例としてのＤＳＬモデムのＤＳＬデータパス部を示すブロック図である。
【図１２】適用例としての携帯電話端末を示すブロック図である。
【図１３】適用例としてのＭＲＡＭカードの上面図である。
【図１４】適用例としてのカード挿入型の転写装置の平面図である。
【図１５】適用例としてのカード挿入型の転写装置の断面図である。
【図１６】適用例としてのはめ込み型の転写装置の断面図である。
【図１７】適用例としてのスライド型の転写装置の断面図である。
【発明を実施するための形態】
【００１１】
以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
［第１実施形態］  
第１実施形態は、磁気抵抗素子に関する。
【００１４】
（１）磁気抵抗素子の構造  
図１は、第１実施形態の磁気抵抗素子の断面図である。
【００１５】
図１において、矢印は磁化方向を示している。本明細書及び特許請求の範囲でいう磁気抵抗素子とは、半導体或いは絶縁体をスペーサ層に用いるＴＭＲ（トンネル磁気抵抗効果）素子を指す。また、以下の図では、磁気抵抗素子の主要部を示しているが、図示の構成を含んでいれば、さらなる層を含んでいても構わない。
【００１６】
磁気抵抗素子１は、スピン注入磁化反転方式によって書き込みを行う。即ち、各層に対し膜面垂直方向に流すスピン偏極電流の方向に応じて、記憶層と固定層の磁化の相対角を平行状態と反平行状態（即ち抵抗の極小と極大）とに変化させ、二進情報の“０”又は“１”に対応づけることにより、情報を記憶する。
【００１７】
図１に示すように、磁気抵抗素子１は、少なくとも、２つの磁性層２、３と、磁性層２と磁性層３間に設けられた非磁性層４とを有する。磁性層３は、膜面に垂直な方向に磁化容易軸を有し、磁化容易軸は膜面と交わる面に沿って回転する。以下、磁性層３を記憶層（自由層、磁化自由層、磁化可変層、記録層）と称する。記憶層（磁性層）３の詳細な性質については、後述する。以下、膜面垂直方向の磁化を垂直磁化と称する。
【００１８】
磁性層２は、膜面に垂直な方向に磁化容易軸を有し、記憶層に対し磁化方向が固定されている。以下、磁性層２を固定層（磁化固定層、参照層、磁化参照層、ピン層、基準層、磁化基準層）と称する。固定層（磁性層）２の詳細な性質については後述する。尚、図１では、固定層２の磁化方向は、典型例として基板に対し反対方向（上）を向いているが、基板方向（下）を向いていても構わない。
【００１９】
非磁性層（トンネルバリア層）４は、酸化物などの絶縁膜から構成される。非磁性層４のより詳細な性質については、後述する。
【００２０】
磁気抵抗素子１は、スピン注入書き込み方式に用いる磁気抵抗素子である。即ち、書き込みの際は、固定層２から記憶層３へ、又は記憶層３から固定層２へ、膜面垂直方向に電流を流すことによって、スピン情報を蓄積される電子が固定層２から記憶層３へ注入される。
【００２１】
この注入される電子のスピン角運動量が、スピン角運動量の保存則に従って記憶層３の電子に移動されることによって、記憶層３の磁化が反転することになる。即ち、記憶層３の磁化方向は、記憶層３、非磁性層４及び固定層２を貫く双方向電流により変化する。
【００２２】
図１は、下地層５の上に記憶層３が形成され、非磁性層４の上に固定層２が形成された、いわゆるボトムフリー構造（トップピン構造）を示している。
【００２３】
下地層５は、基板と下地層５の上に形成される層との密着性や、結晶配向性及び結晶粒径などの結晶性を制御するために用いられるが、詳細な性質については後述する。
【００２４】
固定層２上にはキャップ層６がさらに形成されていてもよい。キャップ層６は、磁性層の酸化防止等、主として保護層として機能する。
【００２５】
ここで、記憶層３は、磁性材料と非磁性材料とが少なくとも２回以上繰り返して積層された構造を有している。言い換えると、記憶層３は磁性材料と非磁性材料とが交互に積層された構造を有している。すなわち、記憶層３は、非磁性層４と下地層５間に、非磁性層４側から磁性材料３１、非磁性材料３２、磁性材料３３、非磁性材料３４の順序で積層された構造を有する。
【００２６】
非磁性材料３２、３４は、Ｔａ、Ｗ、Ｎｂ、Ｍｏ、Ｚｒ、Ｈｆのうちの少なくとも１つの元素を含む。さらに、磁性材料のうちの１つは非磁性層４と接している。すなわち、磁性材料３１は非磁性層４と接している。非磁性材料３４は、下地層５と接している。なお、非磁性材料３４は、配線層に直に接していてもよい。
【００２７】
磁性材料３１、３３は、強磁性層であり、ＣｏとＦｅを含んでいる。例えば、磁性材料３１は、ＣｏＦｅ合金あるいはＣｏ、Ｆｅ及びＢを含む合金（Ｃｏ１００−ｘ−Ｆｅｘ）１００−ｙＢｙからなり、ｘ≧５０ａｔ％、０＜ｙ≦３０ａｔ％である。磁性材料３３は、ＣｏＦｅ合金あるいはＣｏ、Ｆｅ及びＢを含む合金（Ｃｏ１００−ｘ−Ｆｅｘ）１００−ｙＢｙからなり、ｘ≧０ａｔ％、０＜ｙ≦３０ａｔ％である。
【００２８】
また、非磁性層４と接していない磁性材料３３と非磁性材料３２は、アモルファス状態を含む。また、非磁性層４と接する磁性材料３１と、非磁性層４と接していない磁性材料３３は、異なる結晶状態を有している。
【００２９】
例えば、磁性材料３１の膜厚は０．５〜１．５ｎｍであり、非磁性材料３２の膜厚は０．５〜２ｎｍ、磁性材料３３の膜厚は０．５〜５ｎｍ、非磁性材料３４の膜厚は１〜１０ｎｍである。
【００３０】
次に、第１実施形態の変形例の磁気抵抗素子について説明する。
【００３１】
図２は、図１に示した磁気抵抗素子の変形例１の断面図である。
【００３２】
図２に示す構造が図１の構造と異なる点は、記憶層３を構成する非磁性材料３４が配線層１０に接していることである。その他の構造は図１の構造と同様である。
【００３３】
図３は、図１に示した磁気抵抗素子の変形例２の断面図である。
【００３４】
図３に示す構造が図１の構造と異なる点は、固定層２と非磁性層４との間に界面層１１が挿入されていることにある。界面層１１は強磁性体から形成され、固定層２と非磁性層４との界面での格子ミスマッチを緩和する効果を有する。さらに、界面層１１に高分極率材料を用いることにより、高いトンネル磁気抵抗比（ＴＭＲ比）と高いスピン注入効率を実現する効果も有する。界面層１１の詳細な性質については、後述する。
【００３５】
図４は、図１に示した磁気抵抗素子の変形例３の断面図である。
【００３６】
図４に示す磁気抵抗素子は、下地層５の上に固定層２が形成され、非磁性層４の上に記憶層３が形成された、いわゆるトップフリー（ボトムピン）構造を有している。本実施形態の磁気抵抗素子は、図４に示すように、固定層２と記憶層３を入れ換えたボトムピン構造であってもよい。
【００３７】
図５は、図１に示した磁気抵抗素子の変形例４の断面図である。
【００３８】
図５に示す構造が図１の構造と異なる点は、固定層２とキャップ層６との間に、非磁性層２１とバイアス層（シフト調整層）２２とが挿入されていることにある。
【００３９】
バイアス層２２は、強磁性体から形成され、膜面垂直方向に磁化容易軸を有する垂直磁化膜であり、かつその磁化方向は固定層２の磁化方向と反対方向に固定されている。バイアス層２２は、素子加工時に問題となる、固定層２からの漏れ磁場による記憶層反転特性のオフセットを、逆方向へ調整する効果を有する。すなわち、バイアス層２２は、固定層２からの漏れ磁場による記憶層３の反転電流のシフトを緩和及び調整する効果を有する。非磁性層２１及びバイアス層２２の詳細な性質については、後述する。
【００４０】
また、図１の構造において、記憶層３と下地層５との間に、非磁性層とバイアス層（シフト調整層）を挿入しても構わない。図４に示したトップフリー構造（ボトムピン構造）に対して、下地層５と固定層２との間にバイアス層（シフト調整層）及び非磁性層を設けても構わない。さらに、図５の構造においても、図３と同様に、非磁性層４と固定層２との間に界面層が挿入されていても構わない。
【００４１】
また、第１実施形態にて記載した、記憶層３に接するように配置された下地層５、配線層１０、キャップ層６、及び後述する電極層７は、全て記憶層３に電流を流す導電層として機能する。
【００４２】
（２）磁気抵抗素子の製造方法  
図１に示した磁気抵抗素子１の製造方法を説明する。
【００４３】
まず、トランジスタ及び配線等が形成された半導体基板上に、スパッタ法により下地層５を形成する。次に、下地層５上に、スパッタ法により記憶層３を形成する。すなわち、下地層５上に、スパッタ法により非磁性材料３４を形成する。非磁性材料３４上に、スパッタ法により磁性材料３３を形成する。磁性材料３３上に、スパッタ法により非磁性材料３２を形成する。非磁性材料３２上に、スパッタ法により磁性材料３１を形成する。
【００４４】
次に、磁性材料３１上に、スパッタ法により非磁性層４を形成する。非磁性層４上に、スパッタ法により固定層２を形成する。さらに、固定層２上に、スパッタ法によりキャップ層６を形成する。
【００４５】
その後、下地層５、記憶層３、非磁性層４、固定層２、及びキャップ層６に対して、熱処理を行う。その後、リソグラフィ法により、下地層５、記憶層３、非磁性層４、固定層２、及びキャップ層６をパターニングして、図１に示す磁気抵抗素子１を形成する。
【００４６】
ここで、熱処理を行った後、非磁性層４と接していない磁性材料３３と非磁性材料３２はアモルファス状態を含んでいる。また、非磁性材料３２はアモルファス状態を含んでいるため、磁性材料３１の結晶化は非磁性材料３２側からは起こり難く、非磁性層４側からは起こり易い。このため、磁性材料３１と非磁性層４との界面における格子不整合が少なく、低抵抗で高い磁気抵抗比（ＭＲ比）を有する磁気抵抗素子が得られる。
【００４７】
（３）記憶層  
磁気抵抗素子１の記憶層３として垂直磁化膜を用いる場合、前述の通り形状異方性を利用しないため、素子形状を面内磁化型に比し小さくできる。さらに、記憶層３に大きな垂直磁気異方性を示す材料を採用することにより、熱擾乱耐性を維持しつつ、微細化と低電流化の両立が可能となる。以下に、記憶層として具備すべき性質、及び材料選択の具体例について詳細に説明する。
【００４８】
（３−１）記憶層が具備すべき性質  
記憶層として垂直磁化材料を用いる場合、その熱擾乱指数Δは、実効的な異方性エネルギーＫｕｅｆｆ・Ｖと熱エネルギーｋＢＴとの比をとって、下記の（式１）のように表される。
【００４９】
Δ＝Ｋｕｅｆｆ・Ｖ／ｋＢＴ  
＝（Ｋｕ−２πＮＭＳ２）・Ｖa／ｋＢＴ  ・・・（式１）
ここで、  
Ｋｕ：垂直磁気異方性定数  
ＭＳ：飽和磁化  
Ｎ：反磁場係数  
Ｖa：磁化反転単位体積  
である。
【００５０】
熱エネルギーにより磁化が揺らぐ問題（熱擾乱）を回避するには、熱擾乱指数Δが６０より大きな値であること(Δ＞〜６０)が必要条件となるが、大容量化を念頭に素子サイズが小さくなる、若しくは膜厚が薄くなると、Ｖaが小さくなり、記憶が維持できなくなり（＝熱擾乱）、不安定となることが懸念される。
【００５１】
そのため、記憶層としては、垂直磁気異方性定数Ｋｕが大きい、かつ／或いは、飽和磁化ＭＳが小さい材料を選択することが望ましい。
【００５２】
一方、垂直磁化方式のスピン注入書き込みによる磁化反転に必要な臨界電流ＩＣは、一般的に、下記の（式２）のように表される。  
Ｉｃ∝α／η・Δ  ・・・（式２）
ここで、  
α：磁気緩和定数  
η：スピン注入効率係数  
である。
【００５３】
（３−２）記憶層材料  
上述したように、記憶層３が垂直磁化膜であり、かつ十分な熱擾乱耐性と低電流での磁化反転とを両立するためには、熱擾乱指数Δを維持しながら、磁気緩和定数αを小さく、スピン注入効率係数ηを大きくすることが望ましい。スピン注入効率係数ηは、分極率に対して単調に増加するため、高い分極率を示す材料が望ましい。
【００５４】
以下に実施例について具体的に説明する。
【００５５】
ボトムフリー構造の場合、トランジスタや配線がインテグレーションされた基板上に記憶層３を形成する必要がある。このとき、記憶層３を形成する前の基板表面にはインテグレーション上、様々な材料を形成することが想定されるため、その構造や粗さ等の表面状態に依存して記憶層の特性が変化しないことが必要となる。変化する場合は、記憶層における特性ばらつきの要因となるため、好ましくない。
【００５６】
ボトムフリー構造を模擬した、磁性材料と非磁性材料の組み合わせと、垂直磁気異方性に関する検討結果を以下に記す。
【００５７】
構成は、Ｓｉ基板上に、非磁性材料（ＺｒまたはＮｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ）／磁性材料（ＦｅＣｏＢ）／ＭｇＯ（３ｎｍ）を順次形成した。各非磁性材料によって、磁性材料とのミキシングの程度が異なるため、単位面積当たりの磁気モーメントがおおよそ１×１０−４ｅｍｕ／ｃｍ２のときの異方性磁場（Ｈｋ）を比較した。異方性磁場は、膜面内方向に磁場を印加し、振動試料型磁力計で困難軸のヒステリシスループを測定・評価して算出した。その結果、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗのいずれの非磁性材料においても２ｋＯｅ以上の異方性磁場を示し、垂直磁気異方性を示すことが分かった。Ｎｂ、Ｍｏ、Ｔａ、Ｗについては、５ｋＯｅ以上の異方性磁場が得られた。
【００５８】
図６Ａ及び図６Ｂに、記憶層形成前の基板表面の材料を変えた場合の記憶層における飽和磁化Ｍｓおよび異方性磁場Ｈｋの変化の程度を示す。
【００５９】
記憶層３の構造は基板側から、Ｗ（０．３ｎｍ）／ＣｏＦｅＢ（０．８ｎｍ）／Ｗ（０．３ｎｍ）／ＣｏＦｅＢ（１ｎｍ）／ＭｇＯ（１．５ｎｍ）／Ｔａ（５ｎｍ）を順次形成した。なお、括弧内は膜厚を示す。ＭｇＯ上にはＭｇＯの変質を抑えるため、Ｔａを５ｎｍ形成した。試料は４００℃で熱処理を行った。
【００６０】
比較例として、磁性材料（ＣｏＦｅＢ）と非磁性材料（Ｗ）の繰り返しが１周期に相当するように、Ｗ（０．３ｎｍ）／ＣｏＦｅＢ（１ｎｍ）／ＭｇＯ（１．５ｎｍ）／Ｔａ（５ｎｍ）を形成した。記憶層３の最下層であるＷ（０．３ｎｍ）を形成する前の基板の表面の材料には、ＴａまたはＲｕを用いた。Ｔａの表面は金属で、アモルファスあるいは微結晶であり、Ｒｕの表面は金属で、稠密面が配向した表面である。
【００６１】
記憶層形成前の基板表面の材料（ＴａまたはＲｕ）を変えた基板に対し、繰り返しが１周期の比較例では飽和磁化Ｍｓ、異方性磁場Ｈｋが変化しているのに対し、繰り返しが２周期の実施例では変化していないことが分かる。飽和磁化Ｍｓ、異方性磁場Ｈｋは、振動試料型磁力計で磁化容易軸、磁化困難軸のヒステリシスループを測定し、評価した。
【００６２】
上述した非磁性材料Ｗの膜厚が０．３ｎｍの場合は、繰り返し積層した磁性材料ＣｏＦｅＢの磁気モーメントはいずれも消失することなく、ある値を持っている。例えば、Ｗの膜厚を０．３ｎｍから１ｎｍへと厚くすると、ＭｇＯ側のＣｏＦｅＢの磁気モーメントは消失せずにある値をもっているが、Ｗに挟まれたＣｏＦeＢの磁気モーメントは上下からＷの影響で、磁気モーメントが消失する。この場合、ＭｇＯと接するＣｏＦｅＢが磁性層として機能し、Ｗ／ＣｏＦｅＢ／Ｗは下地層として機能する。ここで、ＭｇＯと接するＣｏＦｅＢは、ＭｇＯ側から結晶化されている。
【００６３】
図７に、ＣｏＦｅＢに挟まれたＷが厚くなった場合の磁気特性の一例を示した。Ｗの膜厚を０．３、０．５、１ｎｍと大きくするにつれて、単位面積あたりの磁気モーメントが減少し、Ｗの膜厚が１ｎｍの場合の磁気モーメントが繰り返し１周期の磁気モーメント（点線）と同じになっている。つまり、Ｗの膜厚が１ｎｍ程度のとき、Ｗに挟まれたＣｏＦｅＢの磁気モーメントが消失していると考えられる。上述のように、磁性材料および非磁性材料の膜厚は、磁気特性、電気特性を鑑みて、適宜調整することができる。
【００６４】
さらに、繰り返しが２周期の方が、１周期に比べて、磁気緩和定数が減少すること、ＭＲ比が向上することもわかった。
【００６５】
トップフリー構造の場合、非磁性層４上に記憶層３を形成する。図８に、磁性材料と非磁性材料が１周期の構造と２周期の構造の磁気特性を示す。
【００６６】
実施例、比較例は共に、非磁性層４に相当する層として、ＭｇＯ（２ｎｍ）を形成した。実施例は、ＭｇＯ上に、ＣｏＦｅＢ（１．２ｎｍ）／Ｗ（０．３ｎｍ）／ＣｏＦｅＢを順次形成し、Ｗ（３ｎｍ）／Ｔａ（２ｎｍ）をキャップ層として形成した。２周期目のＣｏＦｅＢは０．８〜３ｎｍの膜厚を検討した。試料は４００℃で熱処理を行った。
【００６７】
比較例は、磁性材料（ＣｏＦｅＢ）と非磁性材料（Ｗ）の繰り返しが１周期に相当するように、ＭｇＯ上にＣｏＦｅＢ／Ｗ（０．３ｎｍ）を順次形成し、Ｗ（３ｎｍ）／Ｔａ（２ｎｍ）をキャップ層として形成した。磁気特性は振動試料型磁力計で測定した。
【００６８】
これらより、１周期の構造よりも２周期の構造の方が、異方性磁場Ｈｋを大きくすることができた。また、２周期の構造は、膜厚が増加するため、熱擾乱指数Δを大きくできることが分かる。
【００６９】
上述したように、磁性層としてＣｏ、Ｆｅを含む磁性材料を選択し、非磁性層として、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗの少なくとも１つの元素を含む非磁性材料を選択して、磁性材料と非磁性材料との繰り返し周期を２周期以上とすることにより、スピン注入磁化反転に適した記憶層３を形成することができる。
【００７０】
（４）下地層  
下地層５上に記憶層３を形成する、いわゆるボトムフリー構造の場合は、特に下地層がなくても構わない。すなわち、インテグレーションされた基板表面に直接形成することができる。また、密着性の観点から下地材料を選択して形成してもよい。
【００７１】
下地層５上に固定層２あるいはシフト調整層を形成する、いわゆるボトムピン構造の場合は、材料系によって、結晶配向性等を考慮して、下地材料を選択すればよい。
【００７２】
下地層５上に固定層２が形成される、ボトムピン構造の場合、材料系によって下記のように下地層５を選択することができる。Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄ、Ｃｏ／Ｎｉ等の人工格子系やｆｃｃ、ｈｃｐのＣｏＰd合金、ＣｏＰt合金、ＲＥ−ＴＭ規則合金（例えば、Ｓｍ−Ｃｏなど）を下地層５に用いる場合は、稠密構造を有する金属が望ましい。稠密構造を有する金属としては、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ等が挙げられる。
【００７３】
また、例えば、金属が１元素ではなく、Ｐｔ−Ｐｄ、Ｐｔ−Ｉｒのように、上述の金属が２元素、或いは３元素以上で構成される合金を用いてもよい。また、上述の金属と、Ｃｕ、Ａｕ、Ａｌ等のｆｃｃ金属との合金であるＰｔ−Ｃｕ、Ｐｄ−Ｃｕ、Ｉｒ−Ｃｕ、Ｐｔ−Ａｕ、Ｒｕ−Ａｕ、Ｐｔ−Ａｌ、Ｉｒ−Ａｌ等や、Ｒｅ、Ｔｉ、Ｚｒ、Ｈｆ等のｈｃｐ金属との合金であるＰｔ−Ｒｅ、Ｐｔ−Ｔｉ、Ｒｕ−Ｒｅ、Ｒｕ−Ｔｉ、Ｒｕ−Ｚｒ、Ｒｕ−Ｈｆ等であってもよい。
【００７４】
下地層５の膜厚が厚すぎると平滑性が悪くなるため、膜厚範囲としては、３０ｎｍ以下の範囲にあることが好ましい。また、下地層５は積層構造であっても良い。積層構造とするのは、格子定数の異なる材料を積層することにより、格子定数を調整するためである。例えば、下地層５がＲｕ上にＰｔを形成した積層構造の場合、ＰｔはＲｕの影響を受けて、バルクの格子定数とは異なる格子定数となる。但し、上述したように、合金を用いても格子定数を調整できるため、ＲｕあるいはＰｔのいずれかを省くこともできる。
【００７５】
下地層を積層構造とした場合、最下層にＴａ、Ｔｉ等を用いることにより、平滑性の向上や稠密構造を有する金属の結晶配向性を向上させることができる。最下層のＴａやＴｉの膜厚は、厚すぎると成膜に時間がかかり、生産性が低下する要因となる。一方、薄すぎると上述の配向制御の効果を失うため、１乃至１０ｎｍの範囲にあることが好ましい。
【００７６】
ＦｅＰｔ、ＦｅＰｄ等のＬ１０規則合金の場合は、（１００）面が配向したＰｔ、Ｐｄ等のｆｃｃ金属や、Ｃｒ等のｂｃｃ金属、ＴｉＮ、ＭｇＯ等のＮａＣｌ構造を有する化合物が望ましい。
【００７７】
また、ＲＥ−ＴＭアモルファス合金は、アモルファスであるために下地層はＴａ等の密着層を兼ねた材料系だけでも構わない。
【００７８】
（５）非磁性層  
磁気抵抗素子１の非磁性層４の材料としては、ＮａＣｌ構造を有する酸化物が好ましい。具体的にはＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯなどが挙げられる。記憶層３の磁化方向と固定層２の磁化方向とが反平行の場合、スピン分極したΔ１バンドがトンネル伝導の担い手となるため、マジョリティースピン電子のみが伝導に寄与することとなる。この結果、磁気抵抗素子１の伝導率が低下し、抵抗値が大きくなる。
【００７９】
反対に、記憶層３の磁化方向と固定層３の磁化方向とが平行であると、スピン偏極していないΔ５バンドが伝導を支配するために、磁気抵抗素子１の伝導率が上昇し、抵抗値が小さくなる。従って、Δ１バンドの形成が高いトンネル磁気抵抗比（ＴＭＲ比）を発現させるためのポイントとなる。
【００８０】
Δ１バンドを形成するためには、ＮａＣｌ構造の酸化物からなる非磁性層４の（１００）面と記憶層３及び固定層２との界面の整合性がよくなければならない。
【００８１】
ＮａＣｌ構造の酸化物層からなる非磁性層４の（１００）面での格子整合性をさらに良くするために、界面層１１を挿入してもよい。Δ１バンドを形成するという観点からは、界面層１１として、非磁性層４の（１００）面での格子ミスマッチが５％以下となるような材料を選択することが、より好ましい。
【００８２】
（６）固定層  
図１乃至図５に示す磁気抵抗素子１の固定層２としては、記憶層３に対し、容易に磁化方向が変化しない材料を選択することが好ましい。即ち、実効的な磁気異方性Ｋｕｅｆｆ及び飽和磁化Ｍｓが大きく、また磁気緩和定数αが大きい材料を選択することが好ましい。具体的な材料については後述する。
【００８３】
（６−１）規則合金系  
規則合金系としては、Ｆｅ、Ｃｏ、Ｎｉのうち１つ以上の元素と、Ｐｔ、Ｐｄのうち１つ以上の元素とを含む合金であり、この合金の結晶構造がＬ１０型の規則合金である。例えば、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、Ｃｏ３０Ｎｉ２０Ｐｔ５０等があげられる。これらの規則合金は上記組成比に限定されない。
【００８４】
これらの規則合金に、Ｃｕ（銅）、Ｃｒ（クロム）、Ａｇ（銀）等の不純物元素、或いはその合金、絶縁物を加えて実効的な磁気異方性エネルギー及び飽和磁化を調整することができる。また、これらの合金を固定層２として用いる場合、特に非磁性層４との格子ミスマッチが大きい材料を選択する場合においては、図３に示すように、非磁性層４と固定層２との間に、界面層１１が挿入されることが好ましい。
【００８５】
（６−２）人工格子系  
人工格子系としては、Ｆｅ、Ｃｏ、Ｎｉのうちいずれか１つの元素、或いは１つ以上の元素を含む合金と、Ｃｒ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ、Ｒｅ、Ａｕ、Ｃｕのうちいずれか１つの元素、或いは１つ以上の元素を含む合金とが交互に積層される構造を有する。例えば、Ｃｏ／Ｐｔ人工格子、Ｃｏ／Ｐｄ人工格子、ＣｏＣｒ／Ｐｔ人工格子、Ｃｏ／Ｒｕ人工格子、Ｃｏ／Ｏｓ、Ｃｏ／Ａｕ、Ｎｉ／Ｃｕ人工格子等があげられる。
【００８６】
これらの人工格子は、磁性層への元素の添加、磁性層と非磁性層の膜厚比及び積層周期を調整することで、実効的な磁気異方性エネルギー及び飽和磁化を調整することができる。また、これらの積層膜を固定層２として用いる場合は、多くの場合、非磁性層４との格子ミスマッチが大きく、高いトンネル磁気抵抗比（ＴＭＲ比）を得るためには好ましくない。
【００８７】
このような場合は、図３に示すように、非磁性層４と固定層２の間に界面層１１が挿入されることが好ましい。
【００８８】
（６−３）不規則合金系  
不規則合金系は、コバルト（Ｃｏ）を主成分とし、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）のうち１つ以上の元素を含む金属である。
【００８９】
例えば、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、およびＣｏＣｒＮｂ合金等が挙げられる。
【００９０】
これらの合金は、非磁性元素の割合を増加させて実効的な磁気異方性エネルギー及び飽和磁化を調整することができる。また、これらの合金を固定層２として用いる場合は、多くの場合、非磁性層４との格子ミスマッチが大きく、高いトンネル磁気抵抗比（ＴＭＲ比）を得るためには好ましくない。
【００９１】
このような場合は、図３に示すように、非磁性層４と固定層２の間に界面層１１が挿入されることが好ましい。
【００９２】
（７）界面層  
磁気抵抗素子１の非磁性層４に接する固定層（磁性層）２の界面には、トンネル磁気抵抗比（ＴＭＲ比）を上昇させる目的で、図３に示したように、界面層１１を配置しても良い。
【００９３】
界面層１１は、高分極率材料、具体的には、Ｃｏ、Ｆｅ、及びＢを含む合金（Ｃｏ１００−ｘ−Ｆｅｘ）１００−ｙＢｙからなり、ｘ≧２０ａｔ％、０＜ｙ≦３０ａｔ％であることが好ましい。
【００９４】
これらの磁性材料を界面層１１として用いることにより、固定層２と非磁性層４との間の格子ミスマッチが緩和され、さらに高分極率材料であるため、高いトンネル磁気抵抗比（ＴＭＲ比）と高いスピン注入効率を実現する効果が期待される。
【００９５】
（８）バイアス層  
図５に示したように、磁気抵抗素子１の固定層２とキャップ層６の間に、非磁性層２１とバイアス層（シフト調整層）２２を配置してもよい。これにより、固定層２からの漏れ磁場による記憶層３の反転電流のシフトを緩和及び調整することが可能となる。
【００９６】
非磁性層２１は、固定層２とバイアス層２２とが熱工程によって混ざらない耐熱性、及びバイアス層２２を形成する際の結晶配向を制御する機能を具備することが望ましい。
【００９７】
さらに、非磁性層２１の膜厚が厚くなると、バイアス層２２と記憶層３との距離が離れるため、バイアス層２２から記憶層３に印加されるシフト調整磁界が小さくなってしまう。このため、非磁性層２１の膜厚は、５ｎｍ以下であることが望ましい。
【００９８】
バイアス層２２は、膜面垂直方向に磁化容易軸を有する、強磁性材料から構成される。具体的には、固定層２で挙げた材料を用いることができる。但し、バイアス層２２は、固定層２に比べて記憶層３から離れているため、記憶層３に印加される漏れ磁場をバイアス層２２によって調整するためには、バイアス層２２の膜厚、或いは飽和磁化Ｍｓの大きさを固定層２より大きくする設定する必要がある。
【００９９】
即ち、固定層２の膜厚及び飽和磁化をそれぞれｔ２、ＭＳ２とし、バイアス層２２の膜厚及び飽和磁化をそれぞれｔ２２、ＭＳ２２とすると、以下の関係式（式３）を満たす必要がある。  
ＭＳ２×ｔ２＜ＭＳ２２×ｔ２２  ・・・（式３）
例えば、素子サイズ５０ｎｍの加工を想定した場合、反転電流のシフトを相殺するためには、固定層２に飽和磁化Ｍｓが１０００ｅｍｕ／ｃｃ、膜厚が５ｎｍの磁性材料を用いたとすると、非磁性層２１の膜厚は３ｎｍ、バイアス層２２には飽和磁化Ｍｓが１０００ｅｍｕ／ｃｃ、膜厚が１５ｎｍ程度のバイアス層特性が要求される。
【０１００】
また、上述したシフトキャンセル効果を得るには、固定層２とバイアス層２２との磁化方向は反平行に設定される必要がある。
【０１０１】
この関係を満たすためには、固定層２の保磁力Ｈｃ２とバイアス層２２の保磁力Ｈｃ２２との間には、Ｈｃ２＞Ｈｃ２２、或いはＨｃ２＜Ｈｃ２２の関係を満たす材料を選択すればよい。この場合、予めマイナーループ（Minor Loop）着磁により保磁力の小さい層の磁化方向を反転させることにより、固定層２とバイアス層２２との磁化方向は反平行に設定することが可能となる。
【０１０２】
また、非磁性層２１を介して固定層２及びバイアス層２２を反強磁性結合（ＳＡＦ（Synthetic Anti-Ferromagnet）結合）させることによっても、同様に固定層２とバイアス層２２との磁化方向は反平行に設定することが可能となる。
【０１０３】
具体的には、非磁性層２１の材料として、例えば、ルテニウム（Ｒｕ）を用い、固定層２とバイアス層２２との磁化方向を反平行に結合させることができる。これにより、バイアス層２２によって固定層２から出る漏れ磁界を低減することができ、結果的に、記憶層３の反転電流のシフトを低減することができる。この結果、素子間での記憶層３の反転電流のばらつきを低減することも可能となる。
【０１０４】
以上述べたように、第１実施形態の磁気抵抗素子によれば、低電流で記憶層の磁化を反転させることができるスピン注入書き込み方式の磁気抵抗素子を得ることができる。
【０１０５】
［第２実施形態］  
次に、第２実施形態の磁気ランダムアクセスメモリ（ＭＲＡＭ）について図９および図１０を参照して説明する。第２実施形態のＭＲＡＭは、第１実施形態の磁気抵抗素子を記憶素子として用いた構成となっている。
【０１０６】
図９は、第２実施形態のＭＲＡＭの構成を示す回路図である。
【０１０７】
図示するように、ＭＲＡＭは、マトリクス状に配列された複数のメモリセルＭＣを有するメモリセルアレイ４０を備えている。メモリセルアレイ４０には、複数のビット線対ＢＬ，／ＢＬがそれぞれ列（カラム）方向に延在するように、配設されている。また、メモリセルアレイ４０には、複数のワード線ＷＬがそれぞれ行（ロウ）方向に延在するように、配設されている。
【０１０８】
ビット線ＢＬとワード線ＷＬとの交差部分には、メモリセルＭＣが配置されている。各メモリセルＭＣは、磁気抵抗素子１、及び選択トランジスタ（例えば、ｎチャネルＭＯＳトランジスタ）４１を備えている。磁気抵抗素子１の一端は、ビット線ＢＬに接続されている。磁気抵抗素子１の他端は、選択トランジスタ４１のドレイン端子に接続されている。選択トランジスタ４１のソース端子は、ビット線／ＢＬに接続されている。さらに、選択トランジスタ４１のゲート端子は、ワード線ＷＬに接続されている。
【０１０９】
ワード線ＷＬには、ロウデコーダ４２が接続されている。ビット線対ＢＬ，／ＢＬには、書き込み回路４４及び読み出し回路４５が接続されている。書き込み回路４４及び読み出し回路４５には、カラムデコーダ４３が接続されている。そして、各メモリセルＭＣは、ロウデコーダ４２及びカラムデコーダ４３により選択される。
【０１１０】
メモリセルＭＣへのデータの書き込みは、以下のように行われる。まず、データ書き込みを行うメモリセルＭＣを選択するために、このメモリセルＭＣに接続されるワード線ＷＬが活性化される。これにより、選択トランジスタ４１がターンオンする。
【０１１１】
ここで、磁気抵抗素子１には、書き込みデータに応じて、双方向の書き込み電流Ｉｗが供給される。具体的には、磁気抵抗素子１に左から右へ書き込み電流Ｉｗを供給する場合、書き込み回路４４は、ビット線ＢＬに正の電圧を印加し、ビット線／ＢＬに接地電圧を印加する。また、磁気抵抗素子１に右から左へ書き込み電流Ｉｗを供給する場合、書き込み回路４４は、ビット線／ＢＬに正の電圧を印加し、ビット線ＢＬに接地電圧を印加する。このようにして、メモリセルＭＣにデータ“０”、或いはデータ“１”を書き込むことができる。
【０１１２】
次に、メモリセルＭＣからのデータ読み出しは、以下のように行われる。まず、選択されるメモリセルＭＣの選択トランジスタ４１がターンオンする。読み出し回路４５は、磁気抵抗素子１に、例えば右から左へ流れる読み出し電流Ｉｒを供給する、すなわちビット線／ＢＬからビット線ＢＬへ読み出し電流Ｉｒを供給する。読み出し回路４５は、この読み出し電流Ｉｒに基づいて磁気抵抗素子１の抵抗値を検出する。さらに、読み出し回路４５は、検出した抵抗値から磁気抵抗素子１に記憶されたデータを読み出す。
【０１１３】
次に、実施形態のＭＲＡＭの構造について図１０を参照して説明する。図１０は、１個のメモリセルＭＣの構造を示す断面図である。
【０１１４】
図示するように、メモリセルＭＣは、磁気抵抗素子（ＭＴＪ）１と選択トランジスタ４１を有している。ｐ型半導体基板５１の表面領域には、素子分離絶縁層４６が設けられている。この素子分離絶縁層４６が設けられていない半導体基板５１の表面領域は、素子が形成される素子領域（active area）となる。素子分離絶縁層４６は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩとしては、例えば酸化シリコンが用いられる。
【０１１５】
半導体基板５１の素子領域には、互いに離隔したソース領域Ｓ及びドレイン領域Ｄが形成されている。このソース領域Ｓ及びドレイン領域Ｄは、それぞれ半導体基板５１内に高濃度の不純物、例えばｎ+型不純物を導入して形成されたｎ+型拡散領域から構成される。
【０１１６】
ソース領域Ｓとドレイン領域Ｄ間の半導体基板５１上には、ゲート絶縁膜４１Ａが形成されている。ゲート絶縁膜４１Ａ上には、ゲート電極４１Ｂが形成されている。このゲート電極４１Ｂは、ワード線ＷＬとして機能する。このように、半導体基板５１には、選択トランジスタ４１が設けられている。
【０１１７】
ソース領域Ｓ上には、コンタクト５２を介して配線層５３が形成されている。配線層５３は、ビット線／ＢＬとして機能する。ドレイン領域Ｄ上には、コンタクト５４を介して引き出し線５５が形成されている。
【０１１８】
引き出し線５５上には、下部電極７及び上部電極９に挟まれた磁気抵抗素子１が設けられている。上部電極９上には、配線層５６が形成されている。配線層５６は、ビット線ＢＬとして機能する。また、半導体基板５１と配線層５６との間は、例えば酸化シリコンからなる層間絶縁層５７で満たされている。
【０１１９】
以上、詳述したように、第２実施形態によれば、磁気抵抗素子１を用いてＭＲＡＭを構成することができる。尚、磁気抵抗素子１は、スピン注入型の磁気メモリの他、磁壁移動型の磁気メモリとして使用することも可能である。
【０１２０】
第２実施形態で示したＭＲＡＭは、様々な装置に適用することが可能である。以下に、ＭＲＡＭのいくつかの適用例について説明する。
【０１２１】
（１）適用例１  
図１１は、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部を抽出して示している。
【０１２２】
このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１００、アナログ−デジタル（Ａ／Ｄ）コンバータ１１０、デジタル−アナログ（Ｄ／Ａ）コンバータ１２０、送信ドライバ１３０、及び受信機増幅器１４０等を備えている。
【０１２３】
図１１では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化される加入者回線情報、伝送条件等（回線コード：ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、第２実施形態のＭＲＡＭ１７０と、ＥＥＰＲＯＭ（electrically erasable and programmable ROM）１８０とを示している。
【０１２４】
なお、本適用例では、回線コードプログラムを保持するためのメモリとしてＭＲＡＭ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０をＭＲＡＭに置き換えてもよい。即ち、２種類のメモリを用いず、ＭＲＡＭのみを用いるように構成してもよい。
【０１２５】
（２）適用例２  
図１２は、別の適用例であり、携帯電話端末３００を示している。
【０１２６】
通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとして用いられるデジタル信号処理回路（ＤＳＰ）２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。
【０１２７】
また、この携帯電話端末３００には、当該携帯電話端末３００の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、第２実施形態のＭＲＡＭ２２３、及びフラッシュメモリ２２４がバス２２５を介して接続されて形成されるマイクロコンピュータである。
【０１２８】
上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。
【０１２９】
ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータ等を必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時的に記憶したりする場合等に用いられる。
【０１３０】
また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば、直前の設定条件等を記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末３００の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【０１３１】
また、この携帯電話端末３００には、音声データ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。
【０１３２】
音声データ再生処理部２１１は、携帯電話端末３００に入力される音声データ（或いは、後述する外部メモリ２４０に記憶されるオーディオ情報（音声データ））を再生する。再生される音声データ（オーディオ情報）は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。
【０１３３】
このように、音声データ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。ＬＣＤコントローラ２１３は、例えばＣＰＵ２２１からの表示情報を、バス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示させる。
【０１３４】
さらに、携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してバス２２５に接続される。
【０１３５】
このように、携帯電話端末３００にスロット２３２を設けることにより、携帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、或いは外部メモリ２４０に記憶された情報（例えば、オーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。
【０１３６】
キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してバス２２５に接続される。キー操作部２３４から入力されるキー入力情報は、例えば、ＣＰＵ２２１に伝えられる。外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３５を介してバス２２５に接続される。この外部入出力端子２３６は、携帯電話端末３００に外部から種々の情報を入力したり、或いは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。
【０１３７】
なお、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３、及びフラッシュメモリ２２４を用いているが、フラッシュメモリ２２４をＭＲＡＭに置き換えてもよいし、さらにＲＯＭ２２２もＭＲＡＭに置き換えることが可能である。
【０１３８】
（３）適用例３  
図１３乃至図１７は、ＭＲＡＭをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例をそれぞれ示している。
【０１３９】
図１３に示すように、ＭＲＡＭカード本体４００には、ＭＲＡＭチップ４０１が内蔵されている。このカード本体４００には、ＭＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、ＭＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該ＭＲＡＭカードの携帯時にＭＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。このシャッター４０３は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。
【０１４０】
データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４は、ＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【０１４１】
図１４及び図１５は、ＭＲＡＭカードにデータを転写するための、カード挿入型の転写装置を示している。
【０１４２】
データ転写装置５００は、収納部５００ａを有している。この収納部５００ａには、第１ＭＲＡＭカード５５０が収納されている。収納部５００ａには、第１ＭＲＡＭカード５５０に電気的に接続される外部端子５３０が設けられており、この外部端子５３０を用いて第１ＭＲＡＭカード５５０のデータが書き換えられる。
【０１４３】
エンドユーザの使用する第２ＭＲＡＭカード４５０を、矢印で示すように転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。このストッパ５２０は、第１ＭＲＡＭカード５５０と第２ＭＲＡＭカード４５０を位置合わせするための部材としても働く。第２ＭＲＡＭカード４５０が所定位置に配置されると、第１ＭＲＡＭデータ書き換え制御部から外部端子５３０に制御信号が供給され、第１ＭＲＡＭカード５５０に記憶されるデータが第２ＭＲＡＭカード４５０に転写される。
【０１４４】
図１６は、ＭＲＡＭカードにデータを転写するための、はめ込み型の転写装置を示す断面図である。
【０１４５】
この転写装置６００は、矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭカード５５０上に第２ＭＲＡＭカード４５０をはめ込むように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１４６】
図１７は、ＭＲＡＭカードにデータを転写するための、スライド型の転写装置を示す断面図である。
【０１４７】
この転写装置７００は、ＣＤ−ＲＯＭドライブやＤＶＤドライブと同様に、転写装置７００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が矢印で示すように移動する。受け皿スライド５６０が破線の位置に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、続いて受け皿スライド５６０が移動して第２ＭＲＡＭカード４５０を転写装置７００の内部へ搬送する。
【０１４８】
ストッパ５２０に第２ＭＲＡＭカード４５０の先端部が当接するように搬送される点、及び転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１４９】
第２実施形態で説明したＭＲＡＭは、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、及び防犯カメラ用半導体メモリなどに対して用いることができ、産業上のメリットは多大である。
【０１５０】
以上説明したように実施形態によれば、低電流で記憶層の磁化反転が可能なスピン注入書き込み方式のための磁気抵抗素子、磁気抵抗素子を用いた磁気メモリ、及び磁気抵抗素子の製造方法を提供することができる。
【０１５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５２】
１…磁気抵抗素子、２…固定層（磁性層）、３…記憶層（磁性層）、４…非磁性層、５…下地層、６…キャップ層、７…下部電極、９…上部電極、１０…配線層、１１…界面層、２１…非磁性層、２２…バイアス層（シフト調整層）、３１…磁性材料、３２…非磁性材料、３３…磁性材料、３４…非磁性材料、４０…メモリセルアレイ、４１…選択トランジスタ、４１Ａ…ゲート絶縁膜、４１Ｂ…ゲート電極、４２…ロウデコーダ、４３…カラムデコーダ、４４…書き込み回路、４５…読み出し回路、４６…素子分離絶縁層、５１…半導体基板、５２，５４…コンタクト、５３，５６…配線層、５５…引き出し線、５７…層間絶縁層、１００…プログラマブルデジタルシグナルプロセッサ（ＤＳＰ）、１１０…Ａ／Ｄコンバータ、１２０…Ｄ／Ａコンバータ、１３０…送信ドライバ、１４０…受信機増幅器、１７０…ＭＲＡＭ、１８０…ＥＥＰＲＯＭ、２００…通信部、２０１…送受信アンテナ、２０２…アンテナ共用器、２０３…受信部、２０４…ベースバンド処理部、２０５…デジタル信号処理回路（ＤＳＰ）、２０６…スピーカ、２０７…マイクロホン、２０８…送信部、２０９…周波数シンセサイザ、２１１…音声データ再生処理部、２１２…外部出力端子、２１３…ＬＣＤコントローラ、２１４…ＬＣＤ、２１５…リンガ、２２０…制御部、２２１…ＣＰＵ、２２２…ＲＯＭ、２２３…ＭＲＡＭ、２２４…フラッシュメモリ、２２５…バス、２３１，２３３，２３５…インターフェース回路、２３２…外部メモリスロット、２３４…キー操作部、２３６…外部入出力端子、２４０…外部メモリ、３００…携帯電話端末、４００…ＭＲＡＭカード本体、４０１…ＭＲＡＭチップ、４０２…開口部、４０３…シャッター、４０４…外部端子、４５０…ＭＲＡＭカード、５００…転写装置、５１０…挿入部、５２０…ストッパ、５３０…外部端子、５５０…ＭＲＡＭカード、５６０…受け皿スライド、６００…転写装置、７００…転写装置、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、Ｓ…ソース領域、Ｄ…ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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