(57)【特許請求の範囲】
【請求項１】
所定のクロック周期で独立したレベルの信号を入力し増幅するアナログ高速増幅器において、
増幅部本体と、
前記クロック周期をサンプリング期間とリセット期間に分割し、前記信号を前記サンプリング期間中に前記増幅部本体に入力するサンプリング手段と、
前記リセット期間中に、前記増幅部本体の出力を所定のリセット電位にリセットするリセット手段と、
前記サンプリング期間のうち、前記サンプリング期間の開始時点から前記サンプリング期間よりも短い所定の期間を電流増加期間とし、前記電流増加期間中は、前記増幅部本体に供給する動作電流を前記電流増加期間以外の期間よりも増加させる、動作電流制御手段と、
前記増幅部本体の出力をモニタして前記出力が線形動作範囲を超えたか否かを判定する判定部と、
を備え、
前記線形動作範囲を超えた場合には、前記リセット期間を、前記線形動作範囲を超えなかった場合よりも長く設定する、
ことを特徴とするアナログ高速増幅器。
【請求項２】
前記サンプリング期間、前記リセット期間、及び前記電流増加期間にそれぞれ対応するオン期間を有するサンプリングパルス、リセットパルス、及び電流増加パルスを生成するパルス生成部、をさらに備え、
前記サンプリング手段は、前記サンプリングパルスがオンのとき前記信号を入力し、
前記リセット手段は、前記リセットパルスがオンのとき前記増幅部本体の出力をリセットし、
前記動作電流制御手段は、前記電流増加パルスがオンのとき前記動作電流を増加させる、
ことを特徴とする請求項１に記載のアナログ高速増幅器。
【請求項３】
前記サンプリング手段は、前記サンプリングパルスによってオンオフされるスイッチで構成され、前記リセット手段は、前記リセットパルスによってオンオフされるスイッチで構成される、
ことを特徴とする請求項２に記載のアナログ高速増幅器。
【請求項４】
前記動作電流制御手段は、前記増幅器本体が具備するトランジスタに印加するバイアス電圧の電圧値を前記電流増加パルスのオンオフ状態に応じて切り換えることによって、前記動作電流を増加させる、
ことを特徴とする請求項２に記載のアナログ高速増幅器。
【請求項５】
前記増幅器本体は、信号増幅用トランジスタと、前記信号増幅用トランジスタの動作電流を発生させる第１及び第２のトランジスタを備えて構成され、
前記動作電流制御手段は、前記電流増加パルスがオフのときは前記第１のトランジスタのみを動作させて前記動作電流を発生させ、前記電流増加パルスがオンのときは前記第１のトランジスタと前記第２のトランジスタを並列接続することによって前記動作電流を増加させる、
ことを特徴とする請求項２に記載のアナログ高速増幅器。
【請求項６】
前記判定部は、所定の飽和判定値と前記前記増幅部本体の出力とを比較して線形動作範囲を超えたか否かを判定し、前記前記増幅部本体の出力が前記飽和判定値を超えた期間をオンとする判定パルスを出力する比較器である、
ことを特徴とする請求項１に記載のアナログ高速増幅器。
【請求項７】
ｎ行ｍ列に２次元配列される光電変換素子群と、
前記光電変換素子群の各行の出力、又は各列の出力に夫々接続されるｎ個、又はｍ個のアナログ高速増幅器と、
を具備し、
前記各アナログ高速増幅器は、所定のクロック周期で独立したレベルの信号を入力し増幅するアナログ高速増幅器であって、
増幅部本体と、
前記クロック周期をサンプリング期間とリセット期間に分割し、前記信号を前記サンプリング期間中に前記増幅部本体に入力するサンプリング手段と、
前記リセット期間中に、前記増幅部本体の出力を所定のリセット電位にリセットするリセット手段と、
前記サンプリング期間のうち、前記サンプリング期間の開始時点から前記サンプリング期間よりも短い所定の期間を電流増加期間とし、前記電流増加期間中は、前記増幅部本体に供給する動作電流を前記電流増加期間以外の期間よりも増加させる、動作電流制御手段と、
前記増幅部本体の出力をモニタして前記出力が線形動作範囲を超えたか否かを判定する判定部と、
を備え、
前記線形動作範囲を超えた場合には、前記リセット期間を、前記線形動作範囲を超えなかった場合よりも長く設定する、
ことを特徴とするイメージセンサ。
【請求項８】
前記サンプリング期間、前記リセット期間、及び前記電流増加期間にそれぞれ対応するオン期間を有するサンプリングパルス、リセットパルス、及び電流増加パルスを生成するパルス生成部、をさらに備え、
前記サンプリング手段は、前記サンプリングパルスがオンのとき前記信号を入力し、
前記リセット手段は、前記リセットパルスがオンのとき前記増幅部本体の出力をリセットし、
前記動作電流制御手段は、前記電流増加パルスがオンのとき前記動作電流を増加させる、
ことを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
ｎ行ｍ列に２次元配列される光電変換素子群と、
前記光電変換素子群の各行の出力、又は各列の出力に夫々接続されるｎ個、又はｍ個の巡回型ＡＤ変換器と、
を具備し、
前記各巡回型ＡＤ変換器は、所定のクロック周期で独立したレベルの信号を入力し増幅するアナログ高速増幅器を有し、
前記アナログ高速増幅器は、
増幅部本体と、
前記クロック周期をサンプリング期間とリセット期間に分割し、前記信号を前記サンプリング期間中に前記増幅部本体に入力するサンプリング手段と、
前記リセット期間中に、前記増幅部本体の出力を所定のリセット電位にリセットするリセット手段と、
前記サンプリング期間のうち、前記サンプリング期間の開始時点から前記サンプリング期間よりも短い所定の期間を電流増加期間とし、前記電流増加期間中は、前記増幅部本体に供給する動作電流を前記電流増加期間以外の期間よりも増加させる、動作電流制御手段と、
前記巡回型ＡＤ変換器によって、ＭＳＢからＬＳＢに向かって前記クロック周期の単位で順次変換されていくデジタルデータをモニタし、ＬＳＢから少なくとも１ビット以上前のデジタルデータを用いて前記増幅部本体の出力が線形動作範囲を超えたか否かを判定する判定部と、
を備え、
前記線形動作範囲を超えたと判定された場合には、前記リセット期間を、前記線形動作範囲を超えなかった場合よりも長く設定する、
ことを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ高速増幅器およびそれを使用するイメージセンサに関する。
【背景技術】
【０００２】
近年、イメージセンサ等のセンシングデバイスでは様々な機能の素子が微小なチップ上に実装されている。これらの素子のうち、アナログ信号を高速で増幅するアナログ高速増幅器はセンシングデバイス全体の性能を左右する重要な素子である。アナログ高速増幅器は、センシングデバイスの光電変換素子から出力される微弱な信号を増幅する他、信号の混合、信号の演算、後段への長距離伝送増幅、アナログ信号からデジタル信号への変換等、種々の態様で使用されている。
【０００３】
センシングデバイスでは、これら種々の機能を実現するためのアナログ高速増幅器を多数使用しており、センシングデバイスの解像度の向上に伴ってアナログ高速増幅器の数も増加する。このため、個々のアナログ高速増幅器の消費電力を抑制することが、センシングデバイス全体の消費電力を抑制する上で極めて重要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アナログ高速増幅器の本来の目的は、光電変換素子等から高速で読み出される画素信号等を、入力レベルに比例させて線形に増幅することである。しかしながら、この本来の目的を実現することは現実には必ずしも容易なことではない。
【０００５】
画素信号増幅用のアナログ高速増幅器では、通常、画素クロックに同期させて各画素信号の増幅処理を行っている。具体的には、画素クロック周期をサンプリング期間とリセット期間に分割し、リセット期間にアナログ高速増幅器の出力を所定の固定電位（リセット電位）にリセットする一方、サンプリング期間で入力された画素信号を増幅している。アナログ高速増幅器の出力は、サンプリング期間の前期でリセット電位から立ち上がり、サンプリング期間の後期で整定する。整定後の出力値がアナログ高速増幅器で増幅された画素信号の出力値となる。
【０００６】
このような増幅処理において、次のような２つの問題点が従来から確認されている。
【０００７】
第１の問題点は、アナログ高速増幅器のスルーレート不足により、リセット電位からの立ち上がり速度が遅くなり、サンプリング期間終了時においても出力が完全に整定しない場合があるという事象である。整定後の値と未整定の状態での値との差をセトリング誤差と呼ぶとすると、第１の問題点は、スルーレート不足によってセトリング誤差が発生するということである。セトリング誤差は、入力レベル依存して異なるほか、個々のアナログ高速増幅器のスルーレート特性のバラツキによっても異なる。このため、アナログ高速増幅器の線形性が損なわれ、このアナログ高速増幅器をイメージセンサに使用した場合、画像の再現性が低下することになる。
【０００８】
スルーレートを向上させる方策として、アナログ高速増幅器の動作電流を単純に増加させる手法が知られているが、この手法は消費電力を増加させることになり、特に多数のアナログ高速増幅器を使用するイメージセンサ等では好ましい解決方法ではない。
【０００９】
第２の問題点は、想定している範囲を超えた大きなレベルの画素信号が入力されたときにアナログ高速増幅器が飽和し、この飽和の影響を受けて、飽和画素に後続する小さな入力レベルの画素までもがレベル変動してしまうという問題である。想定範囲外の大きなレベルの画素が飽和するのは止むを得ないとしても、本来飽和するはずのないレベルの画素までが飽和画素の影響を受けて正しいレベルを出力できなくなるのは好ましくない。
【００１０】
本発明は、上記事情を鑑みてなされたものであり、消費電力の増加を抑制しつつスルーレートを向上させる一方飽和画素の影響を低減し、高い線形性を実現することができるアナログ高速増幅器およびそれを使用するイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係るアナログ高速増幅器は、所定のクロック周期で独立したレベルの信号を入力し増幅するアナログ高速増幅器において、増幅部本体と、前記クロック周期をサンプリング期間とリセット期間に分割し、前記信号を前記サンプリング期間中に前記増幅部本体に入力するサンプリング手段と、前記リセット期間中に、前記増幅部本体の出力を所定のリセット電位にリセットするリセット手段と、前記サンプリング期間のうち、前記サンプリング期間の開始時点から前記サンプリング期間よりも短い所定の期間を電流増加期間とし、前記電流増加期間中は、前記増幅部本体に供給する動作電流を前記電流増加期間以外の期間よりも増加させる、動作電流制御手段と、前記増幅部本体の出力をモニタして前記出力が線形動作範囲を超えたか否かを判定する判定部と、を備え、前記線形動作範囲を超えた場合には、前記リセット期間を、前記線形動作範囲を超えなかった場合よりも長く設定する、ことを特徴とする。
【００１２】
上記課題を解決するため、本発明に係るイメージセンサは、ｎ行ｍ列に２次元配列される光電変換素子群と、前記光電変換素子群の各行の出力、又は各列の出力に夫々接続されるｎ個、又はｍ個のアナログ高速増幅器と、を具備し、前記各アナログ高速増幅器は、所定のクロック周期で独立したレベルの信号を入力し増幅するアナログ高速増幅器であって、増幅部本体と、前記クロック周期をサンプリング期間とリセット期間に分割し、前記信号を前記サンプリング期間中に前記増幅部本体に入力するサンプリング手段と、前記リセット期間中に、前記増幅部本体の出力を所定のリセット電位にリセットするリセット手段と、前記サンプリング期間のうち、前記サンプリング期間の開始時点から前記サンプリング期間よりも短い所定の期間を電流増加期間とし、前記電流増加期間中は、前記増幅部本体に供給する動作電流を前記電流増加期間以外の期間よりも増加させる、動作電流制御手段と、前記増幅部本体の出力をモニタして前記出力が線形動作範囲を超えたか否かを判定する判定部と、を備え、前記線形動作範囲を超えた場合には、前記リセット期間を、前記線形動作範囲を超えなかった場合よりも長く設定する、ことを特徴とする。
【発明の効果】
【００１３】
本発明に係るアナログ高速増幅器およびそれを使用するイメージセンサによれば、消費電力の増加を抑制しつつスルーレートを向上させる一方飽和画素の影響を低減し、高い線形性を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】従来のアナログ高速増幅器の構成例を示す図。
【図２】従来のアナログ高速増幅器の動作と問題点の説明図。
【図３】一般的なソース接地タイプの増幅器の構成を示す図。
【図４】従来のアナログ高速増幅器の動作シミュレーション結果の一例を示す図。
【図５】本実施形態に係るアナログ高速増幅器の構成例を示す図。
【図６】本実施形態に係るアナログ高速増幅器の動作説明図。
【図７】動作電流制御手段の第１の構成例を示す図。
【図８】動作電流制御手段の第２の構成例を示す図。
【図９】第１の実施形態に係るイメージセンサの構成例を示す図。
【図１０】第２の実施形態に係るイメージセンサの構成例を示す図。
【図１１】巡回型ＡＤ変換器の構成例を示す図。
【図１２】巡回型ＡＤ変換器の動作説明図。
【発明を実施するための形態】
【００１５】
本発明に係るアナログ高速増幅器、及びイメージセンサの実施形態について添付図面を参照して説明する。
【００１６】
（１）従来の問題点
最初に、本発明の理解のため、従来のアナログ高速増幅器の構成と問題点についてもう少し詳しく説明する。
【００１７】
図１は、従来のアナログ高速増幅器１００の構成例を示すブロック図である。このアナログ高速増幅器１００は、例えば、光電変換素子から出力されるアナログ信号（画素信号）を画素クロックに同期させて増幅処理を行うものである。
【００１８】
アナログ高速増幅器１００は増幅器本体１０、タイミング生成部１１、サンプリングスイッチ１２、リセットスイッチ１３を有している。増幅器本体１０には、サンプリングスイッチ１２を介して画素信号が入力される。一方、増幅器本体１０の出力にはコモン電位Ｖcommonに接続されるリセットスイッチ１３が設けられており、リセットスイッチ１３を閉じると、増幅器本体１０の出力はコモン電位Ｖcommonにリセットされる。
【００１９】
画素信号伝送用には、コモンノイズ除去等の目的で全差動型の増幅器が使用されることが多いが、図１では説明の簡略化のため、シングルエンド型増幅器のブロック図として記載している。
【００２０】
図２は、従来のアナログ高速増幅器１００の出力波形と動作タイミングを示す図である。図２（ａ）は、全差動型の増幅器の２つの出力電圧波形がコモン電位Ｖcommonを中心にして変化する様子を例示している。出力電圧波形の上下の実線は、アナログ高速増幅器１００の線形動作範囲を示している。
【００２１】
アナログ高速増幅器１００は、画素クロック（図２（ｄ））に同期させて各画素信号の増幅処理を行っている。
【００２２】
タイミング生成部１１では、画素クロック周期をサンプリング期間とリセット期間に分割し、サンプリング期間にオンとなりリセット期間にオフとなるサンプリングパルスＳＷ＿ＩＮ（図２（ｂ））と、逆にサンプリング期間にオフとなりリセット期間にオンとなるリセットパルスＳＷ＿Ｒ（図２（ｃ））とを生成している。サンプリングパルスＳＷ＿ＩＮはサンプリングスイッチ１２に、またリセットパルスＳＷ＿Ｒはリセットスイッチ１３に夫々印加され、各スイッチのオンオフを制御している。
【００２３】
サンプリング期間にはサンプリングスイッチ１２が閉じられ、入力信号が増幅器本体１０に入力される。増幅器本体１０は入力信号を増幅して出力するが、このとき過渡応答を伴うため、出力電圧は、サンプリング期間の前方ではコモン電位Ｖcommonから立ち上がるように変化し、サンプリング期間の後方で整定する。このため、増幅器本体１０の出力は、サンプリング期間の終了時の少し前の位置（図２（ａ）のデータ取り込み点）で信号が取り込まれ、例えば、ＡＤ変換等の処理に供される。
【００２４】
リセット期間には、サンプリングスイッチ１２が開いて入力が遮断される一方、リセットスイッチ１３が閉じられて、コモン電位Ｖcommonにリセットされる。このため、増幅器本体１０の出力電圧は、整定した電位からコモン電位Ｖcommonに向かって急激に変化する。以下、画素クロックごとに上記の動作が繰り返される。
【００２５】
図２（ａ）の左側の波形Ａは、望ましい動作状態のとき、即ち、信号レベルが線形動作範囲内でありスルーレートも十分高いときの出力波形を示している。
【００２６】
波形Ｂは、前述した第１の問題点に対応する波形であり、増幅器本体１０のスルーレートが不足し、出力電圧が整定する前にデータ取り込みタイミングを迎えてしまうケースである。このケースでは、本来の正しい出力値（整定後の出力値）と実際に取り込んだ信号値とが異なり、両者の間にセトリング誤差を生じることになる。
【００２７】
波形Ｃは、線形動作範囲を超えたレベルの信号が入力されたときの出力波形を示しており、飽和が発生している。
【００２８】
波形Ｄは前述した第２の問題点を示す波形であり、飽和の影響を受けて、飽和画素（波形Ｃ）に後続する小さな入力レベルの画素が、破線で示す本来のレベルからオフセット誤差が重畳されたレベルに変化してしまっている。想定範囲外の大きなレベルの画素が飽和するのは止むを得ないとしても、本来飽和するはずのないレベルの画素までが飽和画素の影響を受けて正しいレベルを出力できなくなっている。オフセット誤差が発生る原因は、前の画素の飽和の影響によってリセット期間に出力電圧が完全にコモン電位Ｖcommonに到達せず、出力電圧とコモン電位Ｖcommonとの差（オフセット）がそのまま後段の画素の整定レベルに重畳しているためと考えられる。
【００２９】
第１の問題点を解決するには、スルーレートを向上させ、整定時間（セトリング時間）を短縮すればよい。しかしながら、増幅器本体１０の設計、製作が終了した後にスルーレート不足が判明したような場合には、容易に回路規模や回路定数を変更できない。このため、現実的な解決策として、動作電流を一律に増加させる手法が従来用いられていた。
【００３０】
図３に示す一般的なソース接地タイプの増幅器の場合、増幅器のユニティゲイン周波数ωｕ（利得が１となる周波数）は、次の式（１）、式（２）で表される。
【数１】
0005484106.tif 000002
【００３１】
ここで、ωuはユニティゲイン周波数、gmはトランスコンダクタンス、CLは負荷容量、μはキャリアの移動度、COXはゲート酸化膜容量、Wはゲート幅、Lはゲート長、IDは動作電流（ドレイン電流）である。
【００３２】
式（１）、式（２）からわかるように、動作電流IDを増加させることによって増幅器の帯域（ユニティゲイン周波数ωu）が増加し、セトリング時間を短縮することができる。
【００３３】
しかしながら、動作電流IDを増加させることは、消費電力の増大を招くだけでなく、次の式（３）で表される有効ゲート電圧Veff が増加するため、式（４）で表される信号振幅範囲Vswing を狭めてしまうことになる。
【００３４】
また、式（５）で表される利得AV が減少し、設計上の利得と実際の利得が異なることになり、セトリング精度が低下する。
【数２】
0005484106.tif 000003
【００３５】
ここで、Veffは有効ゲート電圧、Vswingは信号振幅範囲、roは出力抵抗、λはチャネル長変調係数であり、その他の諸元は前述したものと同じである。
【００３６】
このように、単純に動作電流を増加させてセトリング時間の短縮を図る方法は、消費電力が増加するだけでなく、信号振幅範囲や利得（セトリング精度）に影響を与えるため、本質的な解決方法にはなっていない。
【００３７】
一方、第２の問題点（飽和によるオフセット誤差の発生）に関しては、リセット期間を長くすることによってオフセット誤差を排除、或は低減できることが、シミュレーション等の結果からわかってきた。
【００３８】
図４は、増幅器に、線形動作範囲を超える大きな飽和信号（２画素分）を入力した後、線形動作範囲内の小信号（２画素分）を入力したときの出力をシミュレーションによって得た結果の一例を示す図である。１つ目の小信号に対しては、標準的なリセット期間を設定し、２つ目の小信号に対しては、これよりも延伸させた長いリセット期間を設定した。
【００３９】
図４からわかるように、標準的なリセット期間に対してはオフセット誤差ΔＶが発生するものの、この標準的なリセット期間よりも長いリセット期間を設定すると、オフセット誤差は無視できる程度に小さくなることがわかった。
【００４０】
このシミュレーション結果より、リセット期間を長くすれば、飽和が発生してもオフセット誤差を排除或は低減できることは判明したものの、総てのリセット期間を長くすることは総てのサンプリング期間を短くすることになり、今度はセトリング誤差を発生させる可能性がでてくる。
【００４１】
（２）本実施形態に係るアナログ高速増幅器
以下に説明する本実施形態に係るアナログ高速増幅器１は、上述した従来のアナログ高速増幅器１００の問題点を解決するものである。
【００４２】
図５は、本実施形態に係るアナログ高速増幅器１の構成例を示すブロック図である。アナログ高速増幅器１は、従来のアナログ高速増幅器１００における増幅器本体１０、タイミング生成部１１ａ、サンプリングスイッチ１２、リセットスイッチ１３に加えて、動作電流制御手段１４、比較器（判定部）１５、及びＯＲ回路１６を備えて構成となっている。
【００４３】
また、図６は、本実施形態に係るアナログ高速増幅器１出力電圧波形、及び動作タイミングの一例を示す図である。
【００４４】
アナログ高速増幅器１のタイミング生成部１１ａでは、サンプリングパルスＳＷ＿ＩＮ及びリセットパルスＳＷ＿Ｒのほか、電流増加パルスＳＷ＿ＡＣを生成し、電流増加パルスＳＷ＿ＡＣを動作電流制御手段１４に印加している。
【００４５】
電流増加パルスＳＷ＿ＡＣは、図６（ｄ）に示すように、画素クロックに同期するパルス信号であり、例えばオンの期間が動作電流増加期間に対応する。動作電流増加期間は、サンプリング期間よりも短い所定の期間であり、サンプリング期間の開始と同時に立ち上がり、サンプリング期間の終了よりも前に立ち下がる。
【００４６】
動作電流増加期間は増幅器本体１０の過渡応答期間に対応している。前述したように、増幅器本体１０の動作電流を増加させることのよって、増幅器本体１０の帯域を広げスルーレートを高めることができ、セトリング時間を短縮することができる。
【００４７】
本実施形態では、動作電流の増加期間を過渡応答期間に限定することによって、総ての時間での動作電流を増加させる場合に比べて消費電力の増加を制限しつつも、過渡応答期間のスルーレートを高めている。換言すれば、スルーレートを高めるべき期間は過渡応答期間であり、それ以外の期間はスルーレートを高める必要はなく、必要最小限の期間のみ動作電流を増加させることにより、消費電力の増加を最小限に抑えつつセトリング時間の短縮を図っている。
【００４８】
この結果、図６（ａ）の中央に破線で示す波形Ｂ（セトリング誤差をもつ波形）が、実線で示すセトリング時間の短縮された波形Ｂ’になり、データ取込み点でのセトリング誤差が排除或は低減される。
【００４９】
加えて、本実施形態では、過渡応答が終了した後の整定期間では動作電流を元の標準的な動作電流に戻しているため、データ取込み時点では信号振幅範囲や利得（セトリング精度）に影響を与えないという利点もある。
【００５０】
動作電流増加手段１４の具体例としては、増幅器本体１０が具備するトランジスタのバイアス参照電圧をスイッチ等で切り換える方式がある。図７は、バイアス参照電圧を切り換える方式の構成例を示す図である。この構成では、動作電流制御手段１４は、電圧の異なるバイアス電圧発生手段１（電圧Ｖ１）とバイアス電圧発生手段２（電圧Ｖ２：Ｖ１＞Ｖ２）を有し、電流増加パルスＳＷ＿ＡＣによって駆動されるスイッチ２２によって、両者を選択的に切り換えている。例えば、高い電圧Ｖ１が選択されたときは、増幅器本体１０の動作電流が増加し、低い電圧Ｖ２が選択されたときは、動作電流は標準状態に戻る。
【００５１】
動作電流増加手段１４の他の具体例は、動作電流増加手段１４を増幅器本体１０の内部に組み込んだ構成とし、動作電流を定めるトランジスタの接続状態を切り換えることによって動作電流の量を切り換える方式である。
【００５２】
図８は、この方式の動作電流制御手段１４を有する増幅器本体１０の回路構成例を示す図である。増幅器本体１０は、トランジスタＴｒ１〜Ｔｒ７を有しており、このうちトランジスタＴｒ５が主に信号増幅を行うトランジスタである。
【００５３】
一方、信号増幅用トランジスタＴｒ５の動作電流は、電源ＶＤＤに接続される第１のトランジスタＴｒ１と第２のトランジスタＴｒ２、及びグランド側に接続される第１のトランジスタＴｒ６と第２のトランジスタＴｒ７によって概ね定まる。
【００５４】
第１のトランジスタＴｒ１と第２のトランジスタＴｒ２は、スイッチＳＷ１がクローズのとき並列動作となり、オープンのときは第１のトランジスタＴｒ１の単独動作となる。同様に、第１のトランジスタＴｒ６と第２のトランジスタＴｒ７は、スイッチＳＷ２がクローズのとき並列動作となり、オープンのときは第１のトランジスタＴｒ６の単独動作となる。
【００５５】
スイッチＳＷ１、ＳＷ２がクローズのときは第１、第２のトランジスタが並列接続となるため、信号増幅用トランジスタＴｒ５の動作電流は通常時よりも増加し、スイッチＳＷ１、ＳＷ２がオープンのときは第１のトランジスタのみとなり、動作電流は通常時の動作電流に戻る。
【００５６】
いずれの方式の場合も、電流増加パルスＳＷ＿ＡＣがオンの期間に動作電流が通常よりも増加し、セトリング時間が短縮され、第１の問題点であるセトリング誤差が排除或は低減する。
【００５７】
一方、第２の問題点に関しては、飽和が発生した場合にだけその直後のリセット期間を長く設定し、飽和に起因するオフセット誤差を排除或は低減している。  
リセット期間を長くする手法は特に限定するものではない。例えば、図５に示す比較器（判定部）１５において増幅器本体１０の出力（データ取込み点における出力）と飽和判定値とを比較し、増幅器本体１０の出力が飽和判定値を超えている場合、データ取込み点からオンとなる判定パルスを生成する。この判定パルスのオン期間は、タイミング生成部１１ａで生成される標準長のリセットパルスＳＷ＿Ｒのオン期間とオーバラップするように設定する。そして、判定パルスと標準長のリセットパルスＳＷ＿ＲのＯＲをＯＲ回路１６でとることによって、図６（ｃ）の右側に示す延伸リセットパルスを生成し、この延伸リセットパルスをリセットスイッチ１３に印加する。
【００５８】
リセットパルスが長くなったことによって、飽和電位からコモン電位Ｖcommonに収束する時間が長くなり、点線で示す従来の波形Ｄのオフセットが低減され、実線で示すオフセット誤差のない波形Ｄ’が得られる。  
飽和が発生していない波形に対しては、標準長のリセットパルスＳＷ＿Ｒが適用されるため、サンプリング期間も標準長となり、セトリング誤差が生じる恐れはない。
【００５９】
上述したアナログ高速増幅器１によれば、消費電力の増加を抑制しつつスルーレートを向上させてセトリング誤差を低減する一方、飽和画素の影響によるフセット誤差も低減することができ、高い線形性をもつアナログ高速増幅器１を実現することができる。
【００６０】
（３）イメージセンサ
図９は、上述したアナログ高速増幅器１を使用するイメージセンサ３０（第１の実施形態）の構成例を示す図である。
【００６１】
イメージセンサ３０は、ｎ行ｍ列に２次元配列された光電変換素子群３１と、各列から出力されるアナログ画素信号を増幅するｍ列個のアナログ高速増幅器１とを備えて構成されている。今日普及しているＨＤＴＶ方式のイメージセンサの場合は、画素数は１９２０×１０８０であり、アナログ高速増幅器１の個数は最大１９２０個にも及ぶ。このようなイメージセンサ３０の場合、１つ１つのアナログ高速増幅器１の消費電力の増加は小さくとも、イメージセンサ３０全体では大きな消費電力増加となる。
【００６２】
上述したアナログ高速増幅器１を使用することにより、消費電力の増加を抑制しつつセトリング誤差を低減することが可能であるため、省電力に寄与する効果が大である。  
また、夫々のアナログ高速増幅器１のセトリング誤差やオフセット誤差が低減されて高い線形性を持つため、入力画素レベルに忠実に比例した出力信号が得られ、高品質の画像を提供することができる。
【００６３】
図１０は、イメージセンサ３０ａ（第２の実施形態）の構成例を示す図である。第２の実施形態に係るイメージセンサ３０ａは、ｎ行ｍ列に２次元配列された光電変換素子群３１と、各列から出力されるアナログ画素信号をＡＤ変換するｍ列個の巡回型ＡＤ変換器４０とを備えて構成されている。各巡回型ＡＤ変換器３２は、前述したアナログ高速増幅器１と類似したオフセット誤差低減機能を有している。
【００６４】
図１１は、巡回型ＡＤ変換器４０の構成例を示すブロック図である。巡回型ＡＤ変換器４０は、サンプルホールドアンプ４１、巡回ビットサンプリングスイッチ４２、１ビットＡＤ変換素子ＡＤＳＣ４３、ＤＡ変換素子４４、２倍利得増幅器本体４５、判定部４６、リセットスイッチ４７等を有している。
【００６５】
巡回型ＡＤ変換器４０は、入力されたアナログ信号Vｓｉｇを、ＭＳＢからＬＳＢに向かって１ビットずつ、残差を巡回させながらＡＤ変換している。判定部４６とリセットスイッチ４７を除いた巡回型ＡＤ変換器４０の構成や動作は周知であり、巡回型ＡＤ変換機能自体の具体的な説明は省略する。  
巡回型ＡＤ変換器４０が備える２倍利得増幅器本体４５においても、スルーレート不足によるセトリング誤差は生じる。そこで、本実施形態における巡回型ＡＤ変換器４０においても、リセット期間を除いたサンプリング期間の一部に電流増加期間を設け、この電流増加期間に動作電流を増加させて２倍利得増幅器本体４５の帯域を拡大し、セトリング誤差を低減する手法を用いている。
【００６６】
また、線形範囲を超える大きなレベルが入力されると、飽和の影響によってオフセット誤差が発生する。そこで、本実施形態に係る巡回型ＡＤ変換器４０では、前述のアナログ高速増幅器１における判定部１５（図５参照）と類似した判定機能を有する判定部４６を設けている。そして、この判定部４６によって線形動作範囲を超えた大きなレベルの信号が入力されたと判定された場合には、リセットパルスのリセット期間を、線形動作範囲を超えなかった場合よりも長く設定するようにしている。
【００６７】
図１２は、リセットパルスのリセット期間を長く設定するための具体例を説明する図である。  
図１２の最下段に示すデータ出力ＤＯは、１３ビットＡＤ変換器の場合の出力ビット列のシーケンスを例示しており、ＭＳＢをＤ[１２]と表記し、ＬＳＢをＤ[０]と表記している。
【００６８】
判定部４６では、ＭＳＢからＬＳＢに向かって順次変換されていくＡＤＳＣ４３の出力をモニタし、ＬＳＢから少なくとも１ビット以上前のデータ、例えばＤ[１２]からＤ[１]までの１２ビットのデジタルデータ出力と飽和判定値（デジタルデータ）とを比較判定している。比較判定の結果、デジタルデータ出力が飽和判定値を超えた場合、即ち、入力信号が線形動作範囲を超えたと判定された場合には、本来ならＬＳＢのＤ[０]の変換に利用される期間をリセット期間の延伸に使用して、リセット期間を通常よりも長く設定するようにしている。この結果、上述したように飽和による影響を遮断し、オフセット誤差の発生を低減することができる。
【００６９】
但し、この場合、ＡＤ変換処理を途中で停止してリセットすることになるため、停止したビットより下位のビットのデータは得られなくなる。例えば、図１２に示す例では、ＬＳＢのデータＤ[０]が得られなくなるが、ビット長の短縮によるＡＤ変換精度の劣化よりもオフセット誤差の方が大きい場合には有効な方法である。
【００７０】
以上説明してきたように、本実施形態に係るアナログ高速増幅器１、及びイメージセンサ３０、３０ａによれば、消費電力の増加を抑制しつつスルーレートを向上させる一方飽和画素の影響を低減し、高い線形性を実現することができる。
【００７１】
なお、本発明は上記の実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【符号の説明】
【００７２】
１  アナログ高速増幅器
１０  増幅器本体
１１ａ  タイミング生成部
１２  サンプリング手段（サンプリングスイッチ）
１３  リセット手段（リセットスイッチ）
１４  動作電流制御手段
１５  判定部（比較器）
３０  イメージセンサ
３１  光電変換素子群
４０  巡回型ＡＤ変換器
【図１】
0005484106.tif 000004
【図２】
0005484106.tif 000005
【図３】
0005484106.tif 000006
【図４】
0005484106.tif 000007
【図５】
0005484106.tif 000008
【図６】
0005484106.tif 000009
【図７】
0005484106.tif 000010
【図８】
0005484106.tif 000011
【図９】
0005484106.tif 000012
【図１０】
0005484106.tif 000013
【図１１】
0005484106.tif 000014
【図１２】
0005484106.tif 000015