(57)【特許請求の範囲】
【請求項１】
半導体ウェハを準備する工程と、
前記半導体ウェハに複数の膜を積層し、該複数の膜の積層と並行して該複数の膜を加工することにより、前記半導体ウェハ上の中央の領域に複数の素子を形成する工程と、
前記複数の膜の少なくとも１つに、前記半導体ウェハ上の前記素子を形成する領域を囲う凹部、または／および、該領域の周囲に並び該領域を囲う複数の開口を設ける工程と、
を有し、
前記中央の領域の前記複数の素子をダイシングすべきダイシングラインのうち最も外側に位置するダイシングラインと、前記半導体ウェハの外周端部と、の間には、前記素子が設けられていない外周領域が存在しており、
前記最も外側に位置するダイシングラインと前記外周端部との間に積層された前記複数の膜の少なくとも一つに、前記凹部または／および前記複数の開口が設けられることを特徴とする素子ウェハの製造方法。
【請求項２】
前記複数の膜は、少なくとも１つの犠牲膜を含み、
前記素子を形成する工程は、前記犠牲膜を用いたエッチング工程を含むことを特徴とする請求項１に記載の素子ウェハの製造方法。
【請求項３】
前記素子は、配線と、該配線と接続する支持部および該支持部により支持され遊動可能にされた浮遊部を有する薄膜構造体と、を備えた加速度センサであり、
前記素子を形成する工程は、
前記半導体ウェハに１つ以上の絶縁膜を積層する工程と、
該１つ以上の絶縁膜に前記配線を形成する工程と、
該配線が形成された該１つ以上の絶縁膜の上に、前記薄膜構造体を形成するための導電性膜を設ける工程と、
該導電性膜を加工して前記薄膜構造体を形成する工程と、
を含み、
前記凹部または／および前記複数の開口を設ける工程は、前記導電性膜が積層される前に、該凹部または／および該複数の開口を設けることを特徴とする請求項１または２に記載の素子ウェハの製造方法。
【請求項４】
前記凹部または／および前記複数の開口を形成する工程は、前記複数の膜を積層していく途中で、前記半導体ウェハ上に積層された膜の該半導体ウェハ外周側部分の一部をエッチングにより除去する工程を含み、
前記素子を形成する工程は、前記半導体ウェハ上に積層された膜の前記半導体ウェハ外周側部分のうち前記エッチングにより除去されなかった残部に、更に１つ以上の膜を重ねる工程を含み、
前記加速度センサのキャップに用いるキャップ部材が１つ以上備えられたキャップ板を準備する工程と、
前記キャップ板を、前記残部に重ねられた前記１つ以上の膜と接触させた状態で、前記加速度センサが形成された前記半導体ウェハに固定する工程と、
をさらに有することを特徴とする請求項３に記載の素子ウェハの製造方法。
【請求項５】
前記素子を形成する工程は、該素子を前記半導体ウェハの面方向に並ぶように複数個形成する工程であり、
前記複数の膜の少なくとも１つに前記複数の素子を仕切るように延びる凹部を形成する工程を、さらに有することを特徴とする請求項１乃至４のいずれか１項に記載の素子ウェハの製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の素子ウェハの製造方法と、
前記素子が形成された前記半導体ウェハをダイシングする工程と、
を有することを特徴とする素子の製造方法。
【請求項７】
半導体ウェハと、
前記半導体ウェハに積層された１以上の膜と、
前記１以上の膜上の前記半導体ウェハにおける中央の領域に設けられた複数の素子と、
を備え、
前記半導体ウェハの外周側の領域には、前記１以上の膜を含む複数の膜が積み重ねられており、
前記半導体ウェハの外周側の領域の前記複数の膜のうち少なくとも１つに、前記中央の領域を囲う凹部、または／および、該中央の領域の周囲に並び該領域を囲う複数の開口が設けられており、
前記外周側の領域は、前記中央の領域の前記複数の素子をダイシングすべきダイシングラインのうち最も外側に位置するダイシングラインと、前記半導体ウェハの外周端部と、の間の領域であり、
前記外周側の領域には前記素子が設けられておらず、
前記最も外側に位置するダイシングラインと前記外周端部との間に積層された前記複数の膜の少なくとも一つに、前記凹部または／および前記複数の開口が設けられることを特徴とする素子ウェハ。
【請求項８】
前記素子は、配線と、該配線と接続する支持部および該支持部により支持され遊動可能にされた浮遊部を有する薄膜構造体と、前記薄膜構造体を囲うように位置する凸部と、を備えた加速度センサであり、
前記半導体ウェハの前記外周側の領域の前記１以上の膜には１以上の他の膜が積層されており、該１以上の他の膜の上面は、前記凸部の上面と略同じ高さとされていることを特徴とする請求項７に記載の素子ウェハ。
【請求項９】
前記１以上の素子は、複数の素子であり、
前記複数の膜の前記半導体ウェハ上における中央の領域の内部には、前記複数の素子を仕切るように延びる凹部が設けられていることを特徴とする請求項７または８に記載の素子ウェハ。
【請求項１０】
前記複数の素子を仕切るように延びる凹部は、前記素子領域内に交差して設けられていることを特徴とする請求項９に記載の素子ウェハ。
【請求項１１】
請求項８に記載の素子ウェハと、
前記加速度センサのキャップに用いるキャップ部材が形成されたキャップ板と、
を備え、
前記キャップ板が、前記素子ウェハの前記複数の膜の前記半導体ウェハ上における外周側の領域の上面と、該素子ウェハの前記凸部の上面との両方に接した状態で、該素子ウェハに固定されていることを特徴とするキャップ付素子ウェハ。
【請求項１２】
半導体ウェハと、
前記半導体ウェハに積層された１以上の絶縁膜と、
前記１以上の絶縁膜の前記半導体ウェハにおける中央の領域に設けられた、複数の配線と、
前記１以上の絶縁膜および前記複数の配線に重ねて設けられ、それぞれが該配線を露出する複数の開口を備える犠牲膜と、
前記犠牲膜上に設けられ、それぞれが前記開口を介して前記配線と接続する、複数の薄膜構造体と、
を備え、
前記犠牲膜には、前記複数の薄膜構造体を仕切るように延びる凹部が設けられていることを特徴とする素子ウェハ。
【請求項１３】
前記凹部の底における前記犠牲膜が第１の厚さを有し、前記凹部の周囲における前記犠牲膜は前記第１の厚さよりも大きな第２の厚さを有することを特徴とする請求項１２に記載の素子ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、素子ウェハおよび素子ウェハの製造方法に関する。
【背景技術】
【０００２】
従来、例えば、下記の各種特許文献に開示されているように、半導体ウェハ上に半導体素子を形成するための各種の製造方法が知られている。
【０００３】
【特許文献１】特開平２−３０１３２号公報
【特許文献２】特開２００５−２１７３２０号公報
【特許文献３】特開２００５−１２３２６３号公報
【特許文献４】特開平７−４５５６０号公報
【特許文献５】特開平６−４５３１５号公報
【特許文献６】特開２００５−７２５３８号公報
【特許文献７】国際公開ＷＯ２００２−１０３８０８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体ウェハ上に材料や膜厚の異なる複数の膜を積み重ね、この複数の膜を加工することによって、例えば加速度センサなどの、可動部を有する微小な構造体を備えた素子を形成することが行われている。本願発明者は、このように複数の膜を半導体ウェハ上に積み重ねたときに、膜が有する応力に起因して、膜にクラックが生じるおそれがあることを見出した。このクラックが半導体ウェハの面内を進行してしまうと、素子を形成するための領域の膜（あるいは、形成された素子自体）がダメージを受けてしまう。
【０００５】
また、近年では、半導体ウェハ上に例えば加速度センサなどの素子を形成した後、ダイシングをせずに、このウェハをそのまま売買するという取引も行われるようになってきている（このような取引は、「ウェハ売り」とも称される）。このため、素子が設けられた半導体ウェハ（以下、「素子ウェハ」とも称す）を製造する過程において、上述のクラックへの対策を施すことが好ましい。
【０００６】
この発明は、上記のような課題を解決するためになされたもので、半導体ウェハ上に設けられた膜の、素子が形成される部位に対する、クラックの被害を抑制することができる素子ウェハの製造方法を提供することを目的とする。
【０００７】
また、この発明は、半導体ウェハ上の素子に対するクラックの被害を抑制することができる素子ウェハを提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明は、素子ウェハの製造方法であって、
半導体ウェハを準備する工程と、
前記半導体ウェハに複数の膜を積層し、該複数の膜の積層と並行して該複数の膜を加工することにより、前記半導体ウェハ上の中央の領域に複数の素子を形成する工程と、
前記複数の膜の少なくとも１つに、前記半導体ウェハ上の前記素子を形成する領域を囲う凹部、または／および、該領域の周囲に並び該領域を囲う複数の開口を設ける工程と、
を有し、
前記中央の領域の前記複数の素子をダイシングすべきダイシングラインのうち最も外側に位置するダイシングラインと、前記半導体ウェハの外周端部と、の間には、前記素子が設けられていない外周領域が存在しており、
前記最も外側に位置するダイシングラインと前記外周端部との間に積層された前記複数の膜の少なくとも一つに、前記凹部または／および前記複数の開口が設けられることを特徴とする。
【００１０】
また、第２の発明は、素子ウェハであって、
半導体ウェハと、
前記半導体ウェハに積層された１以上の膜と、
前記１以上の膜上の前記半導体ウェハにおける中央の領域に設けられた複数の素子と、
を備え、
前記半導体ウェハの外周側の領域には、前記１以上の膜を含む複数の膜が積み重ねられており、
前記半導体ウェハの外周側の領域の前記複数の膜のうち少なくとも１つに、前記中央の領域を囲う凹部、または／および、該中央の領域の周囲に並び該領域を囲う複数の開口が設けられており、
前記外周側の領域は、前記中央の領域の前記複数の素子をダイシングすべきダイシングラインのうち最も外側に位置するダイシングラインと、前記半導体ウェハの外周端部と、の間の領域であり、
前記外周側の領域には前記素子が設けられておらず、
前記最も外側に位置するダイシングラインと前記外周端部との間に積層された前記複数の膜の少なくとも一つに、前記凹部または／および前記複数の開口が設けられることを特徴とする
【００１２】
また、第３の発明は、素子ウェハであって、
半導体ウェハと、
前記半導体ウェハに積層された１以上の絶縁膜と、
前記１以上の絶縁膜の前記半導体ウェハにおける中央の領域に設けられた、複数の配線と、
前記１以上の絶縁膜および前記複数の配線に重ねて設けられ、それぞれが該配線を露出する複数の開口を備える犠牲膜と、
前記犠牲膜上に設けられ、それぞれが前記開口を介して前記配線と接続する、複数の薄膜構造体と、
を備え、
前記犠牲膜には、前記複数の薄膜構造体を仕切るように延びる凹部が設けられていることを特徴とする。
【発明の効果】
【００１３】
第１の発明によれば、半導体ウェハ上の複数の膜の、素子が位置する（または位置すべき）部分を囲うように、凹部または／および複数の開口を形成することができる。これにより、半導体ウェハ外周側から複数の膜にクラックが発生した場合であっても、このクラックが素子が位置する領域の内側へと進行することを、食い止めることができる。
【００１５】
第２の発明によれば、素子ウェハの外周側からクラックが発生したとしても、このクラックが、素子ウェハの面内の素子が存在する領域の内側へと到達するのを食い止めることができる。
【００１７】
第３の発明によれば、素子ウェハ上の素子が存在する領域内にクラックが生じたとしても、当該素子が存在する領域内でこのクラックが広がることを防ぐことができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態の前提となる製造方法．
以下、本発明の実施の形態の説明に先立って、各実施の形態において前提となる、加速度センサの製造方法を説明する。この製造方法では、半導体ウェハに複数の膜を積層し、この複数の膜の積層と並行して当該複数の膜に対してエッチングや平坦化などを施していくことにより、半導体ウェハ上に加速度センサを形成する。ここで挙げる製造方法は、あくまで実施の形態の前提として示すものである。従って、本発明が、ここで挙げる製造方法の内容のみに限定されるものではない。
【００１９】
図１９乃至図２７のそれぞれは、実施の形態の前提となる製造方法の工程を示す図である。ここで述べる製造方法により製造される加速度センサは、配線と、この配線上に設けられる薄膜構造体を備えている。薄膜構造体は、配線と接続する支持部、および該支持部により支持され遊動可能にされた浮遊部を有している。以下の説明では、１つの加速度センサを形成していく工程を説明するが、実際には、以下の工程が半導体ウェハ上の複数の箇所を対象に施される。その結果、半導体ウェハ上の中央の領域に、複数の加速度センサが、基板１０１の面方向に複数個並ぶように設けられる。
【００２０】
先ず、図１９に示すように、半導体ウェハ２１の表面に、第１絶縁膜２２を約２μｍ積層する。さらに、第１絶縁膜２２上に、導電性材料を所定のパターンに形成して、配線２６を設ける。半導体ウェハ２１はシリコン（Ｓｉ）製のウェハ、第１絶縁膜２２は熱酸化膜とする。
【００２１】
次に、図１９の構造にさらに第２絶縁膜２７を約０．５μｍ積層し、この第２絶縁膜２７を加工して、第２絶縁膜２７と配線２６の上面をほぼ段差なく平坦化する。これにより、図２０に示すように、第１絶縁膜２２および第２絶縁膜２７に配線２６を埋め込んだ、埋め込み配線構造を形成する。第２絶縁膜２７は、ＴＥＯＳ膜とする。
【００２２】
続いて、図２０の構造に、窒化膜を０．２μｍ積層し、第３絶縁膜２３を得る。この第３絶縁膜２３の配線２６の上に位置する部分を選択的に除去し、貫通穴を設ける。その結果、図２１に示すように、配線２６の上面が露出する。以下、便宜上、図２１の状態の構造を、基板１０１とも称す。
【００２３】
続いて、図２１の構造に犠牲膜２４を２μｍ積層し、図２２の構造を得る。犠牲膜２４は、ＰＳＧ膜とする。その後、犠牲膜２４の、配線２６の上に位置する部分に、貫通穴を設ける。その結果、図２３の構造を得る。犠牲膜に設けられた貫通穴は、配線２６と、この後の工程で形成する薄膜構造体とを接続する役割を果たす。この貫通穴は、アンカーホールとも称される。
【００２４】
図２３の状態から、更に、導電性膜（ここではドープドポリシリコン膜を用いる）を、８μｍ積層する。この導電性膜を加工することにより、図２４に示すような薄膜構造体２８および封止部３１を得る。以下の説明では、この導電性膜を、「構造体用厚膜」とも称す。薄膜構造体２８は、犠牲膜２４が除去された後、最終的に、加速度センサの可動部として機能する。具体的には、薄膜構造体２８のうち、犠牲膜２４の上に位置している部分が、遊動可能な構造部（以下、「浮遊部」とも称す）となる。また、薄膜構造体２８のうち、アンカーホールを介して配線２６と接続している部分が、基板１０１上で浮遊部を支持する構造部（以下、「支持部」とも称す）となる。以上説明したように、前提の製造方法では、半導体ウェハ２１に複数の膜を積層していく過程で個々の膜に種々の加工を施すことにより、半導体ウェハ２１上に加速度センサ２０を形成する。
【００２５】
また、封止部３１には、犠牲膜２４が除去された後に、薄膜構造体２８を保護するためのキャップ部材が取り付けられる。言い換えれば、封止部３１は、キャップ部材を取り付けるための糊代として機能する。キャップ部材は、例えば、Ｓｉやガラスを用いて形成される。このようなキャップ部材や封止部の構造は、例えば、特開２００５−１７２５４３号公報に開示されている。
【００２６】
次に、図２４の構造に対して、電極パッドを形成する。先ず、犠牲膜２４のうち、電極パッドを設けるべき部分を、エッチングにより除去する。ここで述べる製造方法では、図２５に示すように、紙面右側の配線２６の上の部分を除去する。続いて、Ａｌ−Ｓｉ膜をスパッタリングにより成膜し、パターニングして、図２６にあるように電極パッド２９を形成する。その後、犠牲膜２４を除去する工程（「リリース」とも称される）が行われ、最終的にダイシングがなされることにより、加速度センサ２０が完成する。なお、ここでは、便宜上、犠牲膜２４の除去前の段階も、加速度センサ２０と称す。
【００２７】
上述した図１９乃至２６は、基板１０１上の中央の領域に対して加速度センサ２０を形成する工程を示している。一方、基板１０１の外周（外縁）の領域は、薄膜構造体２８や封止部３１の形成は行われない。
【００２８】
ここで述べる製造方法においては、図２７に示すように、基板１０１の外周側の領域に対しても膜を積層する。図２７は、上述した図１９乃至２６の工程に伴って、半導体ウェハ２１の外周（言い換えれば、基板１０１の外周）の領域に形成される積層構造を示している。図１９乃至２１までの工程に伴って、半導体ウェハ２１外周側では半導体ウェハ２１上に第３絶縁膜２３までが形成される。その後、図２２および２３の工程時には、半導体ウェハ２１外周側には、犠牲膜２４は積層されない。次いで、図２４の構造体用厚膜の積層工程の結果として、半導体ウェハ２１外周側にも構造体用厚膜が積み重ねられる。図２７の第３絶縁膜２３上の構造体用厚膜を、便宜上、導電性膜２５と称す。
【００２９】
既述したように、封止部３１には、加速度センサ２０のキャップ部材が取り付けられる。このキャップ部材を複数個連ねて１枚の板状の部材（以下、便宜上、「キャップ板」とも称す）とし、加速度センサが設けられた半導体ウェハ２１と張り合わせる。張り合わせの際には、キャップ板は、個々の加速度センサ２０の封止部３１とともに、図２７で示した半導体ウェハ２１外周領域上の積層構造とも接触させられる。このように、半導体ウェハ２１外周領域上の積層構造も、キャップ部材取り付けの際に、糊代として機能する。
【００３０】
封止部３１と、半導体ウェハ２１外周領域上の積層構造は、糊代としての機能を果たす観点から、同じ高さ（同じ厚み）となるように形成される。図２６と図２７を比較するとわかるように、封止部３１の厚みＤ１と、図２７の積層構造の厚みＤ２は、半導体ウェハ２１、第１絶縁膜２２、第２絶縁膜２７、第３絶縁膜２３、および構造体用厚膜（図２７の導電性膜２５）の合計の厚みである。
【００３１】
上記説明した、前提となる製造方法において、第１絶縁膜２２、犠牲膜２４および構造体用厚膜は、１μｍ以上の厚みに形成される。特に、構造体用厚膜は、数μｍ〜数十μｍ程度まで厚く形成される。加速度センサ２０等の、可動部を有する構造体を備えた素子を形成する際には、このように、厚膜が積み重ねられることが少なくない。通常の半導体素子が０．５μｍ〜１μｍ程度の厚さの膜を積み重ねて形成されるのと比較すると、対照的である。
【００３２】
また、半導体ウェハ２１上の第１絶縁膜２２〜構造体用厚膜は、それぞれ、その内部に応力を有した状態で成膜される。この応力の方向や大きさは、種々の膜で材料や製造プロセス雰囲気によって異なっている。この応力を引っ張り性または圧縮性に分類した場合には、第１絶縁膜２２、第２絶縁膜２７および構造体用厚膜が有する応力は、圧縮性の応力であり、第３絶縁膜２３および犠牲膜２４が有する応力は、引っ張り性の応力である。酸化雰囲気で形成される膜は圧縮性の内部応力を有しやすく、窒化雰囲気で形成される膜は引っ張り性の内部応力を有しやすい。これらの応力は個々の膜を反らせるような力を及ぼし、圧縮性の応力を有する膜と引っ張り性の応力を有する膜は反対向きに反る。
【００３３】
半導体ウェハ２１上に膜が積み重ねられれば、個々の膜が有する応力が蓄積されていき、やがては、積層された複数の膜全体で大きな応力となる。これに伴い膜を反らせる力も大きくなり、結果、半導体ウェハ２１を反らせるような大きな力が生ずる。また、数μｍレベルの厚さの犠牲膜２４や更に厚い構造体用厚膜の積層工程時には、積み重ねられた複数の膜に内在する応力が特に大きくなる。
【００３４】
本願発明者は、このように個々の膜が有する応力が加算されていくと、半導体ウェハ２１の外周側から、積み重ねられた膜にクラックが発生してしまう恐れがあることを見出した。このクラックが半導体ウェハ２１の外周側から中央側に向かって進行すると、加速度センサが形成される領域へと到達してしまうおそれがある。また、第１絶縁膜２２〜第３絶縁膜２３を貫通して半導体ウェハ２１側へと伸び、半導体ウェハ２１にダメージを与えてしまうおそれもある。これらの事態は、例えば電気的リークをもたらすなど、信頼性を悪化させるおそれがある。
【００３５】
以上、実施の形態において前提となる製造方法を説明し、さらに、本願発明者が見出した問題点について説明した。続いて、このような問題点を解消すべくなされた本発明における、発明を実施するための最良の形態を説明する。
【００３６】
実施の形態１． 
本発明にかかる実施の形態１では、上記のような問題に対処するために、以下述べるように、半導体ウェハ上の素子を形成する領域を囲う凹部を設けることとする。以下、先ず、実施の形態１にかかる、加速度センサが形成された半導体ウェハ（以下、「素子ウェハ」とも称す）の構造を説明する。その後、実施の形態１の製造方法を説明する。
【００３７】
［実施の形態１の構成］
図１は、実施の形態１の素子ウェハ２の平面図である。素子ウェハ２は、前述の図１９乃至２６の工程によって形成された、複数個の加速度センサ２０を備えている。図１において符号６を付した領域内に、加速度センサ２０が複数個設けられている。以下、素子ウェハ２上で加速度センサ２０が設けられている領域を、「本番領域６」とも称す。図１では、便宜上、加速度センサ２０を２つだけ図示しているが、実際には、本番領域６の全域にわたって、加速度センサ２０が並んでいる。
【００３８】
なお、以下、便宜上、素子ウェハ２のうち本番領域６の外側の領域、言い換えれば、素子ウェハ２の外周側の領域を、Ｃ領域とも称す。前述した図１９乃至２６の工程により、このＣ領域にも複数の膜が積層されている。
【００３９】
素子ウェハ２は、Ｃ領域に、本番領域６を囲う凹部１０を備えている。この凹部１０により、素子ウェハ２の外周部に発生したクラックが本番領域６に到達するのを阻止することができる。凹部１０は、換言すれば、本番領域６の周囲を延びてこの本番領域６を囲う溝である。
【００４０】
図１において、符号ａおよび符号ｂを付した箇所は、それぞれ、ダイシングラインの位置である。素子ウェハ２は、最終的に、このダイシングラインａおよびｂに沿ってダイシングされ、個々の加速度センサ２０に分断される。
【００４１】
図２は、素子ウェハ２の、図１のＡ−Ａ´線に沿う断面図である。図２は、犠牲膜２４を除去した後、かつ、ダイシング前の状態を示している。前述した、前提となる製造方法と同じ構成には、同じ符号を付している。図２では、薄膜構造体２８の一部が浮遊しているように示しているが、この浮遊部は、紙面の奥行方向に延びて他の部位と一体になる。このような薄膜構造体は、公知の加速度センサ用構造の１つであるため、その詳細な説明は省略する。また、図２には、ダイシングラインｂの位置も示されている。
【００４２】
図３は、素子ウェハ２の、図１のＢ−Ｂ´線に沿う断面図である。図３に示す構造は、加速度センサ２０の断面であり、図示していないが図１９乃至２６の工程に伴って形成される。封止部３１や、薄膜構造体２８、配線２６が、それぞれ、図示されている。また、図３には、ダイシングラインａの位置も示されている。この実施形態では、ダイシングラインａの位置に、ちょうど、封止部３１の側面が位置している。ダイシングラインａからは、第３絶縁膜２３が露出する。
【００４３】
図４は、素子ウェハ２の、図１のＸ−Ｘ´線に沿う断面図である。つまり、図４は、素子ウェハ２の外周側の領域であるＣ領域の断面構造を示している。図４に示すように、Ｃ領域には、凹部１０が形成されている。凹部１０は、具体的には、第１絶縁膜２２および第２絶縁膜２７を部分的に除去することにより形成されている。図１に示すように、この凹部１０が、本番領域６の周囲を囲う。素子ウェハ２の外周部にクラックが生じ、このクラックが素子ウェハ２の中央側へと進行すると、やがて、このクラックは凹部１０へと到達する。このとき、凹部１０においてクラックの進行を食い止めることができる。
【００４４】
以上説明したように、実施の形態１の素子ウェハによれば、本番領域６の中へとクラックが進行するのを阻止し、加速度センサ２０をクラックから護ることができる。
【００４５】
［実施の形態１の製造方法］
次に、実施の形態１の製造方法を説明する。実施の形態１の製造方法は、前述した、前提となる製造方法に対して、凹部１０の形成の工程を加えたものである。本実施形態の製造方法により、図１乃至４で説明した、素子ウェハ２を得ることができる。
【００４６】
図５は、実施の形態１の製造方法を示すフローチャートである。図５に示すように、半導体ウェハ２１を準備し（ステップＳ１２０）、次いで、半導体ウェハ２１上に、第１絶縁膜２２、配線２６、第２絶縁膜２７を積層し、平坦化プロセスを経て埋め込み配線構造を形成する（ステップＳ１２２〜Ｓ１２６）。これらの工程は、前述した、前提となる製造方法のうち、図１９乃至２０の内容と同じである。
【００４７】
次いで、凹部１０を形成する（ステップＳ１２８）。図６および７は、凹部１０の形成の工程を示す図である。半導体ウェハ２１の、図１におけるＸ−Ｘ´線の部位の断面図である。実施の形態１では、ステップＳ１２６の工程のあと、Ｃ領域に凹部１０を形成する。
【００４８】
実施の形態１では、凹部１０を、図１に示すように、本番領域６の外形に沿う１つの連続な線状のパターンにする。図１に示すパターンに従って、ウェットアンドドライのエッチングによって、第１絶縁膜２２および第２絶縁膜２７を選択的に取り除く。これにより、図６に示す凹部１０が得られる。
【００４９】
凹部１０の形成後、第２絶縁膜２７の上に、第３絶縁膜２３として窒化膜を積層する（ステップＳ１３０）。この段階で、本番領域６には図２１に示す構造が、Ｃ領域には図７に示す構造が、それぞれ形成される。
【００５０】
続いて、犠牲膜２４を、本番領域６のみに設ける（ステップＳ１３２）。この工程では、具体的には、先ず、半導体ウェハ２１上の全領域を覆うように、犠牲膜２４を積層する。その結果、本番領域６は図２２に示す状態になる。その後、犠牲膜２４のうち、本番領域６以外の領域（つまりＣ領域）の部分を選択的に除去すべく、エッチングを行う。このＣ領域部分を除去するエッチングは、アンカーホール形成用のマスクを用い、かつ、アンカーホール形成時と同じエッチング方法を用いて、アンカーホールの形成とともに行う。このような工程を経た結果、本番領域６のみに犠牲膜２４が付いた状態になるとともに、アンカーホールも形成される（図２３）。
【００５１】
続いて、薄膜構造体２８、封止部３１、電極パッド２９を形成する（ステップＳ１３４）。この工程では、より具体的には、先ず、薄膜構造体２８の材料である、構造体用厚膜が、ステップＳ１３２終了後の半導体ウェハ２１上に積層される。これにより、本番領域６では図２３の構造上に、Ｃ領域では図７の構造上に、それぞれ、構造体用厚膜が積層される。
【００５２】
構造体用厚膜は、数μｍ〜数十μｍ程度まで厚く形成される。このため、構造体用厚膜が積層された段階では、積み重ねられた複数の膜に内在する応力が特に大きくなる。このような場合、積み重ねられた膜に、半導体ウェハ２１の外周側からクラックが発生してしまう恐れがある。しかしながら、実施の形態１の製造方法によれば、構造体用厚膜を積層する段階で、本番領域６を囲う凹部１０が形成されている。このため、例えクラックが発生したとしても、本番領域６を確実に保護することができる。
【００５３】
その後、本番領域６では、構造体用厚膜にエッチング等の加工が施されることにより、図２４に示すように薄膜構造体２８が形成される。一方、Ｃ領域では、凹部１０を覆うように導電性膜２５が積層される。その結果、Ｃ領域には、図４に示す構造が形成される。本番領域６では、その後、図２５および図２６を用いて述べたように、電極パッド２９が形成される。
【００５４】
続いて、リリース工程が行われる（ステップＳ１３６）。この工程により、犠牲膜２４が除去される。その結果、図１乃至４に示した、素子ウェハ２が完成する。なお、実施の形態１における第３絶縁膜２３は、犠牲層２４を除去する際に、エッチングのストッパとしての役割を担う。
【００５５】
なお、実施の形態１では、素子ウェハ２に、キャップ工程を施すことにする（ステップＳ１３８）。図８乃至１０は、キャップ工程を説明するための図である。図８に示すように、ステップＳ１３６までの工程で得られた素子ウェハ２に、キャップ板４０を貼り付ける。このキャップ板４０は、１つの加速度センサ２０をキャップするキャップ部材が、複数連ねられて板状にされたものである。キャップ板４０と素子ウェハ２とを張り合わせたときに、素子ウェハ２の本番領域６内に多数形成された個々の加速度センサ２０に、個々のキャップ部材が１つづつ被せられる。
【００５６】
図９は、キャップ板４０と素子ウェハ２とを張り合わせた状態における、Ａ−Ａ´線に沿う断面図である。図１０は、キャップ板４０と素子ウェハ２とを張り合わせた状態における、Ｘ−Ｘ´線付近の断面図である。Ａ−Ａ´線に沿って見た場合、キャップ板４０の隣り合う個々のキャップ部材は、繋がっていない。一方、Ｂ−Ｂ´線に沿って見た場合、キャップ板４０の隣り合う個々のキャップ部材が、繋げられている。つまり、キャップ板４０は、個々のキャップ部材が、Ｂ−Ｂ´線に沿う方向に連ねられたものである。キャップ板４０のこれ以上の詳細な構造については、説明を省略する。
【００５７】
図９および１０から解るように、加速度センサ２０の封止部３１、および、Ｃ領域の積層構造が、ともに、キャップ板４０と接触している。このように、実施の形態１の製造方法によれば、封止部３１、および、Ｃ領域の積層構造を、キャップ板４０の取り付けの際の糊代として用いることができる。
【００５８】
その後、素子ウェハ２は、図９および１０にも示すダイシングラインａおよびｂに沿って、キャップ板４０ごとダイシングされる。その結果、キャッピング済みの加速度センサ２０を得ることができる。
【００５９】
以上述べたように、実施の形態１の製造方法によれば、半導体ウェハ２１上に複数の膜（第１絶縁膜２２〜構造体用厚膜）を積み重ねていく際に、本番領域６を囲う凹部１０を形成することができる。本番領域６は、複数の膜のうち加速度センサ２０が位置する（または位置すべき）部分である。これにより、半導体ウェハ２１外周側から複数の膜にクラックが発生した場合であっても、このクラックが、素子が位置する領域の内側へと進行するのを食い止めることができる。また、実施の形態１では、半導体ウェハ２１そのものではなく、半導体ウェハ２１の上に積層される膜に対して、凹部１０を設けている。このような手法によれば、工程の複雑化を避けつつ、クラック対策を実現することができる。
【００６０】
支持部や浮遊部を有する薄膜構造体を形成するためには、相応の厚さの、構造体用厚膜および犠牲膜が必要になる。このため、加速度センサの製造プロセス中に、絶縁膜、導電性膜、犠牲膜といった、材料も膜厚も異なる複数種類の膜が、半導体ウェハ上に積み重ねられることになる。なかでも、比較的厚めに形成される構造体用厚膜の積層工程時には、半導体ウェハ外周側からのクラックの発生確率が高い。実施の形態１によれば、この構造体用厚膜の積層工程までに、凹部１０を形成しておくことができる。その結果、構造体用厚膜の積層中または積層後にクラックが生じても、当該クラックが素子の構造に影響を及ぼすのを確実に阻止できる。これにより、加速度センサの製造を高い歩留まりで行うことができる。
【００６１】
また、数μｍ〜数十μｍの厚みの構造体用厚膜が積層された場合、構造体用厚膜が有する大きな応力が、下層の膜に対して付与されることになる。このため、第１絶縁膜２２〜第３絶縁膜２３にクラックが生じるおそれが高い。特に、第１絶縁膜２２は、その膜厚が２μｍ程度と比較的厚い膜であり、クラックを伝播させる媒体となりやすいと考えられる。このため、第１絶縁膜２２がクラックの進行の媒体になることが懸念される。この点、実施の形態１によれば、第１絶縁膜２２および第２絶縁膜２７を半導体ウェハ２１の表面が露出するまで完全にエッチングして、凹部１０を形成している。このため、半導体ウェハ２１の外周側から第１絶縁膜２２および第２絶縁膜２７を媒体としてクラックが進行してきても、このクラックの伝播を確実に断つことができる。
【００６２】
また、実施の形態１では、酸化膜である第１および第２絶縁膜に対してエッチングを施して、凹部１０を形成している。このため、窒化膜である第３絶縁膜２３は、凹部１０を形成するためのエッチング工程が終わった後に、成膜される。前述したように、第３絶縁膜２３は、犠牲膜２４を除去する際のエッチングのストッパとして機能する。もし、第３絶縁膜２３の積層後に凹部１０の形成用のエッチングを施すという順で工程を進めたとすると、本来エッチング時のストッパとしての機能を期待されている第３絶縁膜２３がダメージを受けてしまう恐れがある。この点、実施の形態１によれば、第３絶縁膜２３のストッパとしての機能を妨げることなく、クラックの悪影響を防止することができる。
【００６３】
また、実施の形態１の製造方法によれば、半導体ウェハ２１外周側（Ｃ領域）に第１絶縁膜２２および第２絶縁膜２７の一部を残しつつ凹部１０を形成する。その後、残部の膜の上に第３絶縁膜２３や構造体用厚膜を重ねている。このように、本番領域６を囲う凹部１０を設けるという手法によれば、クラック対策を施しつつＣ領域に膜を残し、このＣ領域を、最終的に、キャップ板４０の糊代として用いることができる。このように、実施の形態１によれば、半導体ウェハの外縁側の部分から膜にクラックが生ずることへの対策を施したいという要求と、半導体ウェハの外縁側の部分にキャップ板の糊代用に膜を積み重ねたいという要求とを両立することができる。
【００６４】
尚、上述した実施の形態１では図５のステップＳ１２０の工程が、前記第１の発明における「半導体ウェハを準備する工程」に、ステップＳ１２２、Ｓ１２４、Ｓ１２６、Ｓ１３０、Ｓ１３２、Ｓ１３４の工程が前記第１の発明における「素子を形成する工程」に、それぞれ相当している。また、実施の形態１では、ステップＳ１２８の工程が、前記第１の発明における、「前記半導体ウェハ上の前記素子を形成する領域を囲う凹部、または／および、互いに連結しながら並んで該領域を囲う複数の開口を設ける工程」に、相当している。また、実施の形態１では、第１絶縁膜２２および第２絶縁膜２７が、前記第１の発明における、「前記複数の膜の少なくとも１つ」に相当している。
【００６５】
また、上述した実施の形態１の素子ウェハ２では、半導体ウェハ２１が、前記第２の発明における「半導体ウェハ」に、第１絶縁膜２２、第２絶縁膜２７および第３絶縁膜２３が、前記第２の発明における「１以上の膜」に、加速度センサ２０が、前記第２の発明における「１以上の素子」に、図３の第１絶縁膜２２〜導電性膜２５が、前記第２の発明における「複数の膜」に、凹部１０が、前記第２の発明における「前記中央の領域を囲う凹部」に、それぞれ相当している。また、実施の形態１の素子ウェハ２では、本番領域６が、前記第２の発明における「中央の領域」に、Ｃ領域が、前記第２の発明における「外周側の領域」に、それぞれ相当している。
【００６６】
［実施の形態１の変形例］
（第１変形例）
実施の形態１では、第１絶縁膜２２及び第２絶縁膜２７に対してエッチングを施し、凹部１０を形成した。しかしながら、本発明はこれに限られるものではない。半導体ウェハ２１上に積層される複数の膜のうち１以上の膜を対象にして、本番領域６を囲うように凹部を設けることができる。例えば、実施の形態１において、第３絶縁膜２３を形成したあとに、第１絶縁膜２２、第２絶縁膜２７、第３絶縁膜２３の積層構造に対してエッチングを施しても良い。
【００６７】
（第２変形例）
実施の形態１では、凹部１０を、本番領域６の外形に沿う形にした。しかしながら、本発明はこれに限られるものではない。例えば、図１１（ａ）に示すように、半導体ウェハ２１の外周に沿って曲線を描くような凹部５０を形成してもよい。
【００６８】
また、実施の形態１では、凹部１０を、半導体ウェハ２１の縁から若干内側に設けている。しかしながら、図１１（ｂ）に示すように、凹部６０を、半導体ウェハ２１の縁自体に設けても良い。なお、図１１（ｂ）は、実際には、半導体ウェハ２１の縁をなぞるように段差が形成された状態になるが、このような構造も、本発明における「凹部」に含まれるものとする。
【００６９】
また、図１１（ｃ）に示すように、凹部６５を、本番領域６の外縁に直接沿って（言い換えれば、本番領域６とＣ領域の境界線上に）設けても良い。この場合、凹部６５は、本番領域６の外周のダイシングライン上に位置することになる。
【００７０】
（第３変形例）
実施の形態１の凹部に代えて、図１２に示すように、複数の開口７０を並べて、本番領域６を囲っても良い。第３変形例では、隣接する開口７０同士は互いに連結しながら並んでいる。このような構成によっても、半導体ウェハ２１の外周側からのクラックが開口７０に到達した際に、実施の形態１の凹部と同様に、クラックの進行が阻止されることになる。なお、本変形例の素子ウェハを製造する場合には、例えば、図５に示した工程のうち、ステップＳ１２８の工程の内容を変更すればよい。具体的には、図１２のように本番領域６の周囲に複数の開口７０が形成されるように、エッチングの際のマスクのパターンを設計すればよい。また、図１２では、本番領域６を何重にも囲うように、多数の開口７０が格子状に並べられている。しかしながら、必ずしも、このように本番領域６を多重に囲わなくとも良い。また、開口７０の輪郭形状は、図１２のような矩形に限らず、種々の輪郭形状に変更できる。
【００７１】
なお、実施の形態１では、凹部１０から半導体ウェハ２１の表面が露出するようにエッチングを施した。しかしながら、凹部１０の底面部分に（言い換えれば、凹部１０直下の半導体ウェハ２１の表面に）第１絶縁膜２２の一部が残るようにしてもよい。
【００７２】
なお、近年、半導体ウェハ上に例えば加速度センサなどの素子を形成した後、ダイシングをせずに、このウェハをそのまま売買するという取引も行われるようになってきている（このような取引は、「ウェハ売り」とも称される）。素子ウェハ２は、このようなウェハ売りの対象として提供することができる。また、実施の形態１によれば、素子ウェハ２にキャップ板４０を張り合わせたもの（「キャップ付素子ウェハ」とも称す）の取引も可能である。
【００７３】
なお、上述した実施の形態１では、図５のフローチャートを用いて述べた製造方法を経て、素子ウェハ２が製造されるものとした。しかしながら、本発明における素子ウェハは、図５の製造方法以外の製造方法に従って製造されてもよい。製造方法の内容を問わず、本番領域の周囲を囲う凹部を設けることにより、クラックへの対策が実現されるからである。
【００７４】
実施の形態２．
実施の形態１では、本番領域６を囲う凹部１０を設け、クラックが本番領域６の内側に進行するのを阻止した。これに対し、実施の形態２では、本番領域６の内側にも、クラックの進行を阻止するために凹部を設けることとする。
【００７５】
［実施の形態２の構成］
図１３は、実施の形態２の素子ウェハ２０２の平面図である。実施の形態２は、ダイシングラインｂに沿って延びる凹部２１０と、ダイシングラインａに沿って延びる凹部３１０と、を備える点を除き、実施の形態１と同様の構成を備えている。なお、図１３には、加速度センサ２０を１つだけ図示しているが、実際には、本番領域６の内部に多数の加速度センサ２０が設けられている。
【００７６】
図１３に示すように、実施の形態２では、本番領域６内に、複数の凹部２１０を紙面縦方向に延びるように、複数の凹部３１０を紙面縦方向に延びるように、それぞれ形成する。図１３では、便宜上、数本しか図示していないが、実際には、本番領域６内の全てのダイシングラインａ、ｂに沿って、凹部２１０若しくは凹部３１０が設けられている。このため、個々の加速度センサ２０が、凹部２１０および凹部３１０によって、完全に仕切られた状態になる。
【００７７】
図１４は、図１３のＡ−Ａ´線に沿う、素子ウェハ２０２の断面図である。加速度センサ２０と、その両脇に位置するダイシングラインｂが図示されている。実施の形態２では、このダイシングラインｂに沿って、凹部２１０を設ける。具体的には、凹部２１０は、第１絶縁膜２２と第２絶縁膜２７のダイシングラインｂ上の部分を除去することによって得られる。
【００７８】
図１５は、図１３のＢ−Ｂ´線に沿う、素子ウェハ２０２の断面図である。加速度センサ２０と、その両脇に位置するダイシングラインａが図示されている。実施の形態２では、このダイシングラインａに沿って、凹部３１０を設ける。凹部３１０は、第１絶縁膜２２と第２絶縁膜２７のダイシングラインａ上の部分を除去することによって得られる。
【００７９】
第１絶縁膜２２と第２絶縁膜２７は、加速度センサの薄膜構造体２８を支える機能を有している。このため、これらの絶縁膜は、土台としての機能が十分に確保されるように、数μｍレベルの厚膜とされる傾向にある。しかも、前提の製造方法のように第１絶縁膜２２と第２絶縁膜２７を半導体ウェハ２１の全面に渡って形成した場合、第１絶縁膜２２と第２絶縁膜２７は、半導体ウェハ２１の外周部（Ｃ領域）と本番領域６内部を含む全域で繋がっている。このような構成において、本番領域６の内部までクラックが侵入した場合や、本番領域６の内部からクラックが発生してしまった場合などに、クラックが進行することによって本番領域６内部の加速度センサ２０に次々とダメージが広がってしまうおそれがある。
【００８０】
そこで、実施の形態２は、本番領域６内に、ダイシングラインｂに凹部２１０を、ダイシングラインａに凹部３１０を、それぞれ設けている。凹部２１０および凹部３１０の存在によって、ある１つの加速度センサ２０にクラックが発生したとしても、隣接する他の加速度センサ２０が被害を受けることを防止できる。
【００８１】
［実施の形態２の製造方法］
図１６は、実施の形態２の製造方法を示すフローチャートである。図１６のフローチャートは、ステップＳ２２８の工程を除き、図５に示したフローチャートと同じである。実施の形態２の製造方法では、先ず、実施の形態１と同様、ステップＳ１２０〜Ｓ１２６の工程を行う。
【００８２】
次に、本番領域６内（この段階では、加速度センサ２０は完成していないので、厳密には、半導体ウェハ２１上で配線２６が設けられている領域内）に、凹部１０、２１０および３１０を設ける（ステップＳ２２８）。具体的には、第１絶縁膜２２および第２絶縁膜２７の、最終的にダイシングラインが位置する部分を、エッチングによって除去する。凹部１０の形成については、実施の形態１と同じである。これにより、実施の形態１と同様に、犠牲膜２４や構造体用厚膜といった比較的大きな応力を有する厚い膜を積層する工程に先んじて、クラック対策を施しておくことができる。また、凹部２１０および凹部３１０を形成する際には、凹部１０の形成時と同様に、半導体ウェハ２１の表面が露出するようにエッチングを行う。
【００８３】
その後、実施の形態１と同様に、ステップＳ１３０〜Ｓ１３４の工程を行う。これにより、図１３乃至１５に示す素子ウェハ２０２を得ることができる。その後、実施の形態１と同様にステップＳ１３６およびＳ１３８を施すことにより、最終的に、キャップ板４０を貼り付けた状態の素子ウェハ２０２を得ることができる。以上説明した実施の形態２の製造方法によれば、実施の形態１の製造方法と同様に、クラック伝播阻止に効果的な構造の凹部を、効果的なタイミングで素子ウェハ２０２に設けておくことができる。
【００８６】
［実施の形態２の変形例］
（第１変形例）
図１７は、実施の形態２の第１変形例を示す図である。この第１変形例では、実施の形態２とは異なり、犠牲膜２４にのみ凹部を設ける（図１７の凹部２２０）。前述したように犠牲膜２４は数μｍレベル（例えば２μｍ程度）の厚膜であり、リリース工程の前まで薄膜構造体２８を支える土台として機能している。また、Ａ−Ａ´線に沿う方向に隣接する加速度センサ２０の間に犠牲膜２４が連続的に設けられていると、厚膜である犠牲膜２４を媒体として、隣接する加速度センサ２０間にクラックが伝播し易い。この点、第１変形例によれば、厚膜である犠牲膜２４に凹部２２０を設けているので、犠牲膜２４を媒体としたクラックの伝播を確実に阻止することができる。
【００８７】
この第１変形例を製造する際には、例えば、図１６のフローチャートにおいて、ステップＳ２２８のうち、凹部２１０、３１０を形成する工程を、ステップＳ１３２の後に移動すればよい。
【００８８】
（第２変形例）
図１８は、実施の形態２の第２変形例を示す図である。この第２変形例は、実施の形態２と、上述した実施の形態２の第１変形例とを組み合わせたものである。第２変形例によれば、第１絶縁膜２２と第２絶縁膜２７に凹部２３０が形成されている。この凹部上に重なるように犠牲膜２４が位置するが、犠牲膜２４の凹部２３０内の部分が、局所的に薄くされている。その結果、凹部２３０内に位置する犠牲膜２４の上面は、第２絶縁膜２７の上面よりも低くされている。このような構成によれば、第１絶縁膜２２と第２絶縁膜２７におけるクラック伝播と、犠牲膜２４におけるクラック伝播の両方を阻止することができる。
【００８９】
この第２変形例は、図１６のフローチャートにおいて、ステップＳ２２８で１回目のエッチング工程を行い、ステップＳ１３０の犠牲膜２４の積層工程の後、再度、同じ位置に２回目のエッチング工程を行うことにより、実現することができる。
【００９０】
なお、実施の形態２の素子ウェハ２０２は、本番領域６の周囲を囲う凹部１０と、本番領域６内部を延びる凹部２１０および３１０の、両方を備えている。しかしながら、本発明はこれに限られるものではない。素子ウェハを、凹部２１０および３１０のみを備える構成としても良い。これにより、少なくとも本番領域６の内部におけるクラック対策は実現できるからである。
【００９１】
また、実施の形態２では、本番領域６内のダイシングラインａ、ｂの両方に、凹部を設けた。しかしながら、本発明はこれに限られるものではない。ダイシングラインａ、ｂのうち、いずれか一方のダイシングラインのみを対象にして、凹部を設けておくことができる。つまり、素子ウェハ２０２を、凹部２１０と凹部３１０のうち片方のみを備えた構造に変形してもよい。例えば凹部２１０のみを設けた場合、図１３の紙面の横方向については、隣接する加速度センサ２０間で第１絶縁膜２２や第２絶縁膜２７が繋がっている状態になる。このような場合は、凹部２１０が、図１３の紙面を横切るように、加速度センサ２０を仕切ることになる。
【００９２】
また、実施の形態２では、凹部を、ダイシングラインａ、ｂに沿って本番領域６内を直線的に延びるように形成した。しかしながら、本発明はこれに限られるものではない。通常、複数本のダイシングラインが、本番領域６内において交差している。このため、凹部を、ダイシングラインの交差点でその向きを変えながら、屈曲して進むように設けても良い。例えば、平面方向に見て本番領域６内に矩形等を描くようにダイシングライン上を延びる、凹部を設けても良い。
【００９３】
なお、上述した実施の形態２では、図１６のフローチャートを用いて述べた製造方法を経て、素子ウェハ２０２が製造されるものとした。しかしながら、本発明における素子ウェハは、図１６の製造方法以外の製造方法に従って製造されてもよい。製造方法の内容を問わず、ダイシングラインに沿う凹部を設けることにより、クラックへの対策が実現されるからである。
【００９４】
なお、実施の形態１乃至３では、半導体ウェハ上に形成される素子が加速度センサであることを前提にしている。しかしながら、本発明は、加速度センサに限らず、種々の微小構造体を有する素子（いわゆるＭＥＭＳ素子：Micro  Electro  Mechanical  Systems）を半導体ウェハ上に形成する場合に利用することができる。また、実施の形態１の製造方法では、薄膜構造体２８の材料である構造体用厚膜の積層時にクラックが生じ易いという背景から、構造体用厚膜の積層工程よりも前に凹部１０を形成している。しかしながら、本発明は、既述した前提となる製造方法以外に対しても適用することができる。このような観点から、例えば、積層されるべき複数の膜が半導体ウェハ上に全て積み重なった後に、凹部１０、２１０あるいは３１０を形成することもできる。また、実施の形態の中で既述しているように、本発明は、実施の形態の前提となる製造方法のみに限定されない。半導体ウェハに複数の膜を積層しこの複数の膜の積層と並行してこれらの複数の膜に種々の加工を施すことにより（換言すれば、個々の膜の積層工程の間に加工工程を挟みながら）微小構造体素子を形成する種々の製造方法を、対象にすることができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態１の素子ウェハの平面図である。
【図２】図１のＡ−Ａ´線に沿う、素子ウェハの断面図である。
【図３】図１のＢ−Ｂ´線に沿う、素子ウェハの断面図である。
【図４】図１のＸ−Ｘ´線に沿う、素子ウェハの断面図である。
【図５】実施の形態１の製造方法を示すフローチャートである。
【図６】実施の形態１の凹部１０の形成の工程を示す図である。
【図７】実施の形態１の凹部１０の形成の工程を示す図である。
【図８】実施の形態１のキャップ工程を説明するための図である。
【図９】実施の形態１のキャップ工程を説明するための図である。
【図１０】実施の形態１のキャップ工程を説明するための図である。
【図１１】実施の形態１の変形例を示す図である。
【図１２】実施の形態１の変形例を示す図である。
【図１３】本発明の実施の形態２の素子ウェハの平面図である。
【図１４】図１３のＡ−Ａ´線に沿う、素子ウェハの断面図である。
【図１５】図１３のＢ−Ｂ´線に沿う、素子ウェハの断面図である。
【図１６】実施の形態２の製造方法を示すフローチャートである。
【図１７】実施の形態２の変形例を示す図である。
【図１８】実施の形態２の変形例を示す図である。
【図１９】実施の形態の前提となる製造方法の工程を示す図である。
【図２０】実施の形態の前提となる製造方法の工程を示す図である。
【図２１】実施の形態の前提となる製造方法の工程を示す図である。
【図２２】実施の形態の前提となる製造方法の工程を示す図である。
【図２３】実施の形態の前提となる製造方法の工程を示す図である。
【図２４】実施の形態の前提となる製造方法の工程を示す図である。
【図２５】実施の形態の前提となる製造方法の工程を示す図である。
【図２６】実施の形態の前提となる製造方法の工程を示す図である。
【図２７】実施の形態の前提となる製造方法の工程を示す図である。
【符号の説明】
【００９６】
２、２０２  素子ウェハ
６  本番領域
１０、５０、６０、６５  凹部
２０  加速度センサ
２１  半導体ウェハ
２２、２３、２７  絶縁膜
２４  犠牲膜
２５  導電性膜
２６  配線
２８  薄膜構造体
２９  電極パッド
３１  封止部
４０  キャップ板
７０  開口
１０１  基板
２０２  素子ウェハ
２１０、２２０、２３０、３１０  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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