(57)【特許請求の範囲】
【請求項１】
ＭＯＳゲート構造を有する半導体装置の製造方法において、第１導電型の第１拡散層の表面層に第２導電型の第２拡散層を形成する工程と、該第２拡散層上にゲート酸化膜を第１の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、非酸化性雰囲気下で前記第１の処理温度より高い第２の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記第２拡散層の第２導電型不純物の導入量が前記第１拡散層の第１導電型不純物の導入量より高く、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記第２拡散層の表面付近の前記第１導電型不純物および第２導電型不純物が局在化され、前記熱処理工程では、不純物の再分布により前記局在化された不純物の深さ方向の濃度分布を均一化することを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＳゲート構造を有する半導体装置の製造方法において、ｎ型拡散層の表面層にｐ型拡散層を形成する工程と、該ｐ型拡散層上にゲート酸化膜を第１の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、非酸化性雰囲気下で前記第１の処理温度より高い第２の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記ｐ型拡散層のｐ型不純物の導入量が前記ｎ型拡散層のｎ型不純物の導入量より高く、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記ｐ型拡散層の表面付近がｎ型化され、前記熱処理工程では、不純物の再分布により前記ｐ型拡散層の表面付近の前記ｎ型化を解消しｐ型にすることを特徴とする半導体装置の製造方法。
【請求項３】
ＭＯＳゲート構造を有する半導体装置の製造方法において、ｎ型拡散層の表面層にｐ型拡散層を形成する工程と、該ｐ型拡散層上にゲート酸化膜を第１の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、前記第１の処理温度より高い第２の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記第１の処理温度をＴ℃とし、ｐ型不純物の導入量がｎ型不純物の導入量のＫ倍としたとき、Ｋの値が１＜Ｋ≦−０．０７５Ｔ＋９２．５であり、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記ｐ型拡散層の表面付近がｎ型化され、前記熱処理工程では、不純物の再分布により前記ｐ型拡散層の表面付近の前記ｎ型化を解消しｐ型にすることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の処理温度が９００℃以上で１１００℃以下であり、前記第２の処理温度が１０００℃以上で１１５０℃以下であることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート酸化膜の膜厚が、５０ｎｍ以上で６００ｎｍ以下であることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記熱酸化が、酸素ガスを導入して行われるドライ酸化、酸素ガスと水素ガスを燃焼して行われるパイロ酸化、もしくは水蒸気酸化であることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記熱酸化工程と前記熱処理工程が、同一装置で連続して行われることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記ｎ型拡散層は、ｐ型の半導体基板の表面層に形成されることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴ素子などを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、数十Ｖ程度の低耐圧素子だけでなく、千数百Ｖクラスの高耐圧素子を内蔵し、集積化することにより、高機能化を図ったＭＯＳＦＥＴ素子を有する半導体装置が広範囲で使用されている。
【０００３】
図１８は、従来のｎチャネルＭＯＳＦＥＴ素子の要部断面図である。ｐ型シリコン基板１に、深いｎ型拡散層２が形成され、ｎ型拡散層２にｎ型拡散層２よりも浅いｐ型拡散層３が形成されている。また、ｐ型拡散層３上とｎ型拡散層２上にゲート酸化膜４が形成され、その上にゲート電極５が形成されている。
【０００４】
ｎ型拡散層２がｐ型シリコン基板１とｐ型拡散層３の間に挟まれる構成となるため、ｐ型シリコン基板１とｐ型拡散層３はｎ型拡散層２によって互いに接合分離され、電気的に絶縁分離される。
【０００５】
ここで、ｐ型拡散層３を形成するｐ型不純物は、Ｂ（ボロン）やＢＦ２（二弗化硼素）であり、ｎ型拡散層２を形成するｎ型不純物は、Ｐ（リン）やＡｓ（砒素）が一般に用いられ、深いｎ型拡散層２はウエルと呼ばれる拡散層である。また、ゲート酸化膜４の膜厚は、典型的には数十ｎｍ程度であり、ゲート電極５の材料としては、一般的に高濃度のn型不純物が導入されたポリシリコンが用いられる。
【０００６】
また、ゲート電極５をマスクとして、ｎ＋ソース層６とｎ＋ドレイン層７が形成され、図示しない引き出し電極として、例えば、アルミ合金系の材料により、ソース電極とドレイン電極がそれぞれ形成されている。
【０００７】
また、特許文献１には、ゲート酸化膜へのボロン吸い出しを抑制するために、ゲート酸化膜を窒化することやゲート絶縁膜を通してボロンをイオン注入し、ランプアニールによる熱処理を行うことが記載されている。
また、特許文献２には、リンがパイルアップされる箇所にｐ型層を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−５１２０５号公報
【特許文献２】特開２００２−２２２８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
通常、低耐圧素子と高耐圧素子を内蔵した半導体装置では、ＭＯＳＦＥＴ素子の構造を改良することにより、低耐圧と高耐圧素子を同一チップ内に作り込むが、回路設計上の容易さや回路面積の縮小化を図る目的から、高耐圧素子のゲート電極や制御回路を構成するＭＯＳＦＥＴ素子のゲート電極に直接高電圧を印加することが多く、ゲート電極下のゲート絶縁膜は厚く形成される。
【００１０】
ＭＯＳＦＥＴ素子のゲート絶縁膜は、製造工程の組み易さや、絶縁耐圧、品質、信頼性の観点から、シリコン基板を熱酸化して形成されるゲート酸化膜が通例であるが、このゲート酸化膜を厚くすると次のような問題が発生する。
【００１１】
ＭＯＳＦＥＴ素子が形成されるシリコン基板の領域には、通常、ｎ型、ｐ型の不純物が混在して導入された拡散層（例えば図９のｐ型拡散層３など）が形成されている。この拡散層上に熱酸化でゲート酸化膜を形成すると、Ｐ（リン）、Ａｓ（砒素）等に代表されるｎ型不純物は、パイルアップ（偏析）により、ゲート酸化膜とシリコン基板との界面のシリコン基板側界面で濃度が局所的に高くなるのに対し、Ｂ（ボロン）、ＢＦ２（二弗化硼素）等に代表されるｐ型不純物は、吸出しにより、ゲート酸化膜とシリコン基板との界面のシリコン基板側界面で濃度が低くなる現象が発生する。
【００１２】
この傾向は、ゲート酸化膜の膜厚が厚くなる程顕著になり、特に、酸素ガスと水素ガスを燃焼させて熱酸化を行うパイロ酸化法や水蒸気酸化法を用いて厚いゲート酸化膜を形成た場合に顕著となる。ゲート酸化膜の膜厚が比較的薄く、水素を含まない酸素ガス、もしくは酸素ガスに窒素のような不活性ガスを混合した雰囲気中で熱酸化を行うドライ酸化の場合には、同様の現象が発生するものの、その程度は軽微であることが知られている。
【００１３】
図１９は、ｎ型拡散層２の表面層に形成されたｐ型拡散層３上に厚いゲート酸化膜４ａを形成した場合の要部製造工程断面図である。
厚いゲート酸化膜４ａを形成する場合には、スループットの観点から高い酸化速度が得られるパイロ酸化が用いられるが、この場合、ゲート酸化膜４ａの厚膜化とパイロ酸化方式の適用は、双方とも前記現象が顕著となる方向に働くことから、厚いゲート酸化膜４ａを用いたＭＯＳＦＥＴ素子を製造する場合には、これらの不純物の制御が重要となる。
【００１４】
図２０および図２１は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ：二次イオン質量分析計）分析によりゲート酸化膜４ａの直下の不純物の分布を調査した図であり、図２０はＹ１−Ｙ１線上の拡散深さ方向の不純物濃度分布図、図２１は図２０の表面付近の拡大図である。
【００１５】
ゲート酸化膜４ａの直下では、ｎ型拡散層２を形成するＰ（リン）はゲート酸化膜４ａとシリコン基板（ｐ型拡散層３）の界面付近のシリコン基板側で局所的にパイルアップしており、Ｐ（リン）濃度は表面で急峻に立ち上がっている。一方、ｐ型拡散層３を形成するＢ（ボロン）は、吸い出し現象により、ゲート酸化膜４ａの直下で緩やかに低濃度になっている。
【００１６】
図２１に示すように、ゲート酸化膜４ａの直下の界面近傍付近のｐ型拡散層３では、Ｐ（リン）のパイルアップ現象により、ｎ型化してｎ＋層（ｎ型の通路）が形成され、ｎ＋ソース層６とｎ＋ドレイン層７はｎ＋層で接続する。そのため、ｎ＋ソース層６とｎ＋ドレイン層７が常時短絡した状態になり、ゲート電極５へゲート信号を与えても、ＭＯＳＦＥＴ素子はオン状態のままで、ＭＯＳＦＥＴ素子のスイッチ機能は消滅する。
【００１７】
これを防止する方法として、Ｐ（リン）のパイルアップ現象による濃度上昇分とＢ（ボロン）の吸い出し現象による濃度低下分を見越して、Ｐ（リン）の導入量を低下させるか、もしくはＢ（ボロン）の導入量を増加させる方法がある。
【００１８】
図２２は、ゲート酸化膜４ａの形成過程で生じるｎ型不純物であるＰ（リン）とｐ型不純物であるＢ（ボロン）のゲート酸化膜の形成温度に対する両者の濃度差を示す図である。濃度差はＰ（リン）濃度／Ｂ（ボロン）濃度である。初期条件として、ゲート酸化膜４ａを形成する前のＰ(リン)とＢ（ボロン）をドーズ量を同じにてシリコン基板に導入した場合である。
【００１９】
図２２から、ゲート酸化膜４ａの形成温度が９００℃では表面付近の濃度差が２５倍となり、１１００℃では濃度差が１０倍となり、さらに１２００℃では濃度差は５倍になる。つまり、ゲート酸化膜４ａの形成温度が高くなると、濃度差は小さくなることが分かる。また、この９００℃から１２００℃の形成温度の範囲ではシリコン基板の表面付近はｎ型化されている。
【００２０】
従って、ｐ型不純物をｎ型不純物の２５倍を超えて導入すれば、ゲート酸化膜４ａの形成温度が９００℃と低い場合でも表面付近のｎ型化を解消することができる。しかし、適正なｎ型拡散層２のＰ（リン）の導入量（例えば、ドーズ量が２×１０１３ｃｍ−２）に対して２５倍以上の高い導入量のＢ（ボロン）を拡散してｐ型拡散層３を形成すると、ｐ型拡散層３とｎ型拡散層２のｐｎ接合部でｐ型拡散層のプロフィルが急峻になり耐圧は低下する。また、過剰にＢ（ボロン）を導入すればゲートしきい値が増大し、さらにチャネル抵抗が増大するなど素子特性の低下を招き、ｐ型拡散層３の濃度を大幅に上げることができない。そのため、素子設計（拡散プロフィルの設計など）の自由度は小さくなる。
【００２１】
一方、適正なｐ型拡散層３のＢ（ボロン）の導入量（例えば、ドーズ量が４×１０１３ｃｍ−２）に対して、ｎ型拡散層２のＰ（リン）の導入量を１／２５以下に低下させると、ｎ型拡散層２の不純物濃度が低くなりすぎｐ型シリコン基板１とｐ型拡散層３に挟まれたｎ型拡散層２がパンチスルーし易くなり耐圧は低下する。
【００２２】
また、別の方法として、濃度補償のために、ゲート酸化膜４ａを形成した後に、ゲート酸化膜４ａを通してＢ（ボロン）をイオン注入で導入する方法がある。しかしこの場合は、Ｂ（ボロン）の導入の過程でゲート酸化膜４ａに損傷を与えることになるため、ＭＯＳＦＥＴ素子のゲート酸化膜４ａの品質や信頼性の低下を招く懸念がある。
【００２３】
これらの問題は、ｎチャネルＭＯＳＦＥＴ素子を形成する拡散層が導電型の異なるｎ型不純物とｐ型不純物を含み、それらの濃度差が小さい場合に顕著に現れる。また、厚いゲート酸化膜４ａを形成する場合に前記した吸い出し現象とパイルアップ現象がより加速されるので顕著になる。
【００２４】
また、前記した特許文献１および特許文献２では、ゲート酸化膜形成後に熱処理を行うことにより、不純物を再分布させることについては記載されていない。
また、ｐチャネルＭＯＳＦＥＴ素子の場合には、チャネル層であるｎ型拡散層の表面濃度がパイルアップ現象で高く成りすぎて、ゲート閾値電圧を異常に高くしてしまい、正常な動作をさせることが出来なくなる。
【００２５】
この発明の目的は、前記の課題を解決して、ゲート酸化膜の信頼性を確保しながらＢ（ボロン）の吸い出し現象やＰ（リン）のパイルアップ現象を補償して正常に動作するＭＯＳＦＥＴ素子などを形成できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２６】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、ＭＯＳゲート構造を有する半導体装置の製造方法において、第１導電型の第１拡散層の表面層に第２導電型の第２拡散層を形成する工程と、該第２拡散層上にゲート酸化膜を第１の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、、非酸化性雰囲気下で前記第１の処理温度より高い第２の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記第２拡散層の第２導電型不純物の導入量が前記第１拡散層の第１導電型不純物の導入量より高く、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記第２拡散層の表面付近の前記第１導電型不純物および第２導電型不純物が局在化され、前記熱処理工程では、不純物の再分布により前記局在化された不純物の深さ方向の濃度分布を均一化する半導体装置の製造方法とする。
また、特許請求の範囲の請求項２に記載の発明によれば、ＭＯＳゲート構造を有する半導体装置の製造方法において、ｎ型拡散層の表面層にｐ型拡散層を形成する工程と、該ｐ型拡散層上にゲート酸化膜を第１の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、非酸化性雰囲気下で前記第１の処理温度より高い第２の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記ｐ型拡散層のｐ型不純物の導入量が前記ｎ型拡散層のｎ型不純物の導入量より高く、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記ｐ型拡散層の表面付近がｎ型化され、前記熱処理工程では、不純物の再分布により前記ｐ型拡散層の表面付近の前記ｎ型化を解消しｐ型にする半導体装置の製造方法とする。
【００２７】
また、特許請求の範囲の請求項３に記載の発明によれば、ＭＯＳゲート構造を有する半導体装置の製造方法において、ｎ型拡散層の表面層にｐ型拡散層を形成する工程と、該ｐ型拡散層上にゲート酸化膜を第１の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、前記第１の処理温度より高い第２の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記第１の処理温度をＴ℃とし、ｐ型不純物の導入量がｎ型不純物の導入量のＫ倍としたとき、Ｋの値が１＜Ｋ≦−０．０７５Ｔ＋９２．５であり、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記第２拡散層の表面付近が第１導電型化され、前記熱処理工程では、不純物の再分布により前記第２拡散層の表面付近の前記第１導電型化を解消する半導体装置の製造方法とする。
【００２８】
また、特許請求の範囲の請求項４記載の発明によれば、請求項１ないし３のいずれか一項に記載の発明において、前記第１の処理温度が９００℃以上で１１００℃以下であり、前記第２の処理温度が１０００℃以上で１１５０℃以下であるとよい。
【００２９】
また、特許請求の範囲の請求項５記載の発明によれば、請求項１ないし３のいずれか一項に記載の発明において、前記ゲート酸化膜の膜厚が、５０ｎｍ以上で６００ｎｍ以下であるとよい。
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１ないし３のいずれか一項に記載の発明において、前記熱酸化が、酸素ガスを導入して行われるドライ酸化、酸素ガスと水素ガスを燃焼して行われるパイロ酸化、もしくは水蒸気酸化であるとよい。
【００３０】
特許請求の範囲の請求項７に記載の発明によれば、請求項１ないし３のいずれか一項に記載の発明において、前記熱酸化工程と前記熱処理工程が、同一装置で連続して行われるとよい。
また、特許請求の範囲の請求項８に記載の発明によれば、請求項２または３に記載の発明において、前記ｎ型拡散層は、ｐ型の半導体基板の表面層に形成されるとよい。
【発明の効果】
【００３１】
この発明により、以下に示す効果を得ることができる。
第１に、熱酸化（第１の処理温度による熱酸化）によりゲート酸化膜を形成した後に、第１の処理温度よりも高い第２の処理温度で熱処理を行うことで、ゲート酸化膜の形成過程でパイルアップされたＰ（リン）および吸い出されたＢ（ボロン）を熱拡散により、不純物を再分布させ、局所的な濃度分布の偏りを改善する方向へ分布の均一化を図る。
【００３２】
そのときの第１の処理温度を９００℃〜１１００℃の範囲とし、第２の処理温度を１０００℃〜１１５０℃の範囲とする。また、第１の処理温度をＴ℃とし、ｐ型不純物（ボロン）の導入量（ドーズ量）をｎ型不純物（リン）の導入量（ドーズ量）のＫ倍としたとき、Ｋの値を１＜Ｋ≦−０．０７５Ｔ＋９２．５とする。
【００３３】
その結果、厚いゲート酸化膜を形成する場合や、ゲート酸化膜直下に急峻にパイルアップするＰ（リン）の濃度が高いＭＯＳＦＥＴ素子を製造する場合にも、シリコン基板界面近傍のｎ型化が回避でき、正常に動作するｎチャネルＭＯＳＦＥＴ素子を有する半導体装置を製造できる。また、正常に動作する製造条件の範囲が広がるので素子設計の自由度を大きくすることができる。さらに製造条件の範囲が広がることにより、さらに高機能なＭＯＳＦＥＴ素子の製造が可能となる。
【００３４】
第２に、濃度分布の偏りを補償するために熱処理のみを行い、イオン注入を行わないため、ゲート酸化膜の損傷はない。そのため、ゲート酸化膜の品質、信頼性が確保される。
第３に、ゲート酸化膜の形成と、ゲート酸化膜の形成で生じた不純物濃度分布の偏りを均一化させる熱処理を同一の装置で、連続的に行うことができるので、スループットや生産性における改善を図ることができる。
【００３５】
第４に、ｐチャネルＭＯＳＦＥＴ素子のチャネル層の表面濃度を低下させてゲート閾値電圧を適正化し正常な動作するｐチャネルＭＯＳＦＥＴ素子を有する半導体装置を製造できる。
【図面の簡単な説明】
【００３６】
【図１】この発明の一実施例の半導体装置の要部製造工程断面図である。
【図２】図１に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図３】図２に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図４】図３に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図５】図４に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図６】図５に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図７】図６に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図８】本発明によりｎ転化を防止する領域を示す図である
【図９】第２の処理温度で熱処理した後の不純物濃度分布を示す図である。
【図１０】本発明の高耐圧ＭＯＳＦＥＴの要部断面図である。
【図１１】この発明の一実施例の半導体装置の要部製造工程断面図である。
【図１２】図１１に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図１３】図１２に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図１４】図１３に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図１５】図１４に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図１６】図１５に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図１７】図１６に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図１８】従来のＭＯＳＦＥＴ素子の要部断面図である。
【図１９】ｎ型拡散層２の表面層に形成されたｐ型拡散層３上に厚いゲート酸化膜４ａを形成した場合の要部製造工程断面図である。
【図２０】ＳＩＭＳ分析により調査したゲート酸化膜４の直下のＹ１−Ｙ１線上の拡散深さ方向の不純物濃度分布図である。
【図２１】図１８の表面付近の拡大図である。
【図２２】ゲート酸化膜４ａの形成過程で生じる、Ｐ（リン）とＢ（ボロン）のゲート酸化膜の形成温度に対する濃度差を示す図である。
【発明を実施するための形態】
【００３７】
実施の形態を以下の実施例で説明する。
【実施例１】
【００３８】
図１〜図７は、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。図はｎチャネルＭＯＳＦＥＴ素子の箇所を示した。
ｐ型不純物が含まれたｐ型半導体基板８（ｐ型シリコン基板）に対し、例えば、レジスト等のマスクを介して、ｎ型の不純物であるＰ（リン）のイオン注入を２×１０１３ｃｍ−２の導入量（ドーズ量）で行い、熱拡散を行うことにより、深いｎ型拡散層９を形成する（図１）。
【００３９】
次に、再度、レジスト等のマスクを介して、ｐ型の不純物であるＢ（ボロン）のイオン注入を５×１０１３ｃｍ−２の導入量（ドーズ量）で行い、熱拡散を行うことにより、ｎ型拡散層９よりも深さが浅いｐ型拡散層１０を形成する（図２）。
【００４０】
ここで、本発明では、ｎ型不純物のパイルアップとｐ型不純物の吸い出しを見越して、ｐ型不純物の濃度がｎ型不純物の濃度を上回る様、濃度差をつけることは必ずしも必要としない。しかし、次工程のゲート酸化膜形成工程で第１の処理温度を９００℃とした場合、図１３から分かるようにシリコン基板の表面層でｎ型不純物濃度がｐ型不純物濃度の２５倍となる。従って、ｐ型不純物の導入量を最大でｎ型不純物の導入量の２５倍超になるようにしておけば、第１の処理温度にゆらぎがない場合は、次工程の酸化工程でｐ型拡散層１０がｎ型化することはないが、前記したように、ｐ型拡散層３とｎ型拡散層２のｐｎ接合部でｐ型拡散層のプロフィルが急峻になり耐圧は低下する。また、過剰にＢ（ボロン）を導入すればゲートしきい値が増大し、さらにチャネル抵抗が増大するなど素子特性の低下を招き、ｐ型拡散層３の濃度を大幅に上げることができない。そのため、素子設計（拡散プロフィルの設計など）の自由度は小さくなる。
【００４１】
一方、適正なｐ型拡散層３のＢ（ボロン）の導入量（例えば、５×１０１３ｃｍ−３）に対して、ｎ型拡散層２のＰ（リン）の導入量（例えば、１×１０１３ｃｍ−３以下）を大幅に低下させると、ｎ型拡散層２の不純物濃度が低くなりすぎｐ型シリコン基板１とｐ型拡散層３に挟まれたｎ型拡散層２がパンチスルーし易くなり耐圧は低下する。
【００４２】
これに対し、本発明では、ｐ型不純物の導入量をｎ型不純物の導入量とほぼ等しくした場合でも、後述の第２の処理温度で熱処理を行うことにより、ｐ型拡散層１０のｎ型化が解消される。また、第１の処理温度が９００℃の場合は、ｐ型不純物の導入量をｎ型不純物の導入量に対し、２５倍以下とすることにより、また、第１の処理温度が１１００℃の場合は、ｐ型不純物の導入量をｎ型不純物の導入量に対し、１０倍以下とすることにより、前記した素子設計の自由度や素子性能の低下を引き起こすことはなく、加えて、後述の第２の処理温度の熱処理でｐ型拡散層１０のｎ型化が解消されることとなる。
【００４３】
図８は、第１の処理温度Ｔと不純物の導入量比Ｋの関係を示す。
第１の処理温度をＴ℃とし、ｐ型不純物の導入量をｎ型不純物の導入量に対しＫ倍としたとき、図８より、９００℃≦Ｔ≦１１００℃の範囲で、Ｋの値が１＜Ｋ≦−０．０７５Ｔ＋９２．５で表される領域（ハッチングで示す）であっても、前記した素子設計の自由度や素子性能の低下を引き起こすことはなく、加えて、後述の第２の処理温度の熱処理でｐ型拡散層１０のｎ型化が解消される。
【００４４】
次に、第１の処理温度で熱酸化を行い、ゲート酸化膜１１を成長させる（図３）。
ここで、第１の処理温度は、９００℃以上１１００℃以下とし、ゲート酸化膜１１の膜厚は５０ｎｍ以上６００ｎｍ以下とするとよい。第１の処理温度が９００℃未満では、酸化膜の成長速度が遅く、本発明のゲート酸化膜厚みを形成するのに時間が掛かり過ぎて実用的でない。また１１００℃を超えると酸化膜が軟化し流動化することで、ゲート酸化膜に界面準位や欠陥等が誘起されることがあるため、ゲート酸化膜を形成する条件としては好ましくない。また、ゲート酸化膜１１の膜厚が５０ｎｍ未満と薄い場合には、回路構成に必要とされるゲート酸化膜の破壊耐圧が低いことに加え、本発明を用いることによる効果が少なくなる。また６００ｎｍを超えると、ＭＯＳＦＥＴ素子がオンする閾値電圧へのゲート酸化膜厚みによる影響が支配的となることから、閾値電圧が高くなり、回路動作を行う上で実用的でなくなる。
【００４５】
また、熱酸化の方法については、スループット、生産性の観点から、パイロ酸化が好ましく、本発明の製造方法を用いることによる効果も大きいが、ドライ酸化により熱酸化を行った場合にも、同様の現象は生じるため、本発明の製造方法を用いることにより、同等の効果を得ることができる。
【００４６】
第１の処理温度で熱酸化した後の不純物濃度分布は、前記の図２０および図２１に示す不純物分布と同じである。尚、この不純物濃度分布はＹ１−Ｙ１線上の分布である。
次に、熱酸化を行った第１の処理温度よりも高い第２の処理温度で熱処理を行う（図４）。ここで、第２の処理温度での熱処理は、酸化による不純物濃度のさらなる局在化を防止するために、窒素やアルゴン等の非酸化性ガスによる雰囲気下（または真空中）で、１０００℃以上１１５０℃以下の処理温度で熱処理を行う。この第２の処理温度が１０００℃未満ではＢ（ボロン）とＰ（リン）の再分布に時間が掛かり過ぎるので１０００℃以上とすることが望ましい。また１１５０℃を超えると、再分布に要する時間を短くすることが可能であるものの、ゲート酸化膜１１下のシリコン基板（ｎ型拡散層９やｐ型拡散層１０およびｐ型半導体基板８の表面層）にスリップなどの欠陥が導入されて素子特性を劣化させることがあるので１１５０℃以下とすることが望ましい。
【００４７】
図９は、第２の処理温度で熱処理した後の不純物濃度分布を示す図である。この不純物濃度分布は図４のＹ２−Ｙ２線上の分布である。ここでリンのドーズ量は２×１０１３ｃｍ−２で、ボロンのドーズ量は５×１０１３ｃｍ−２である。
【００４８】
第２の処理温度で熱処理した場合、ｐ型拡散層１０の表面層付近で局在化したｎ型およびｐ型不純物は、濃度の高い領域から低い領域へ熱拡散するため、ｐ型拡散層１０の表面層で局所的に分布していたｎ型不純物であるＰ（リン）は、表面から深さ方向へ熱拡散しｐ型拡散層１０の表面では低濃度化する。
【００４９】
一方、ｐ型拡散層１０の表面付近で濃度が低下していたｐ型不純物であるＢ（ボロン）は、表面方向と深さ方向への熱拡散が生じて、表面付近ではＢ（ボロン）の濃度は高まる。
【００５０】
このように不純物濃度の再分布が生じる結果、偏った深さ方向の濃度分布が均一化することとなり、ゲート酸化膜１１の形成で生じた表面付近におけるｎ型化が解消されて、ＭＯＳＦＥＴ素子は正常に動作できるようになる。
【００５１】
従って、このような方法を用いることにより、表面付近がｎ型化しない様、初期に導入するｐ型不純物濃度を多くする等の方法を講じる必要は無く、所定の素子特性を満足する設計が可能となることから、設計の自由度が大きくなる。
【００５２】
また、第２の処理温度による熱処理は、前述の第１の熱処理温度で行われる熱酸化とは別の処理装置で行っても良いが、同一処理装置（例えばゲート酸化膜を形成する装置など）内で連続して処理を行っても同様の効果を得ることができる。この場合には別々の処理装置で個々の処理を行う場合と比較して、スループットの短縮を図ることが可能となる。
【００５３】
次に、この状態で、減圧ＣＶＤ法により、例えば、ポリシリコン膜１２を成長させ、ゲート電極膜を形成する（図５）。
次に、例えば、通常のフォトリソグラフィ技術を用いてレジストパターン１３を形成し、レジストパターン１３をマスクとして、ゲート電極１４を形成する（図６）。
【００５４】
次に、レジストパターン１３を全面除去し、例えば、ｎ型不純物である砒素（Ａｓ）をイオン注入法により打ち込みｎ＋ソース層１５とｎ＋ドレイン層１６をゲート電極１４をマスクにして形成する（図７）。
【００５５】
つぎに、図示しないが、表面を層間絶縁膜で被覆し、この層間絶縁膜にコンタクトホールを開け、このコンタクトホールを介してｎ＋ソース層１５とｎ＋ドレイン層１６に接続するソース電極とドレイン電極を形成して、ゲート電極１４をセルフアライン構造としたＭＯＳＦＥＴ素子が形成される。
【００５６】
ここで、ゲート電極形成後、あるいは、ソース層、及びドレイン層形成時に第２の熱処理を行った場合にも同様の効果を得ることができると類推できる。しかしながら、第１に、ゲート電極形成後に第２の熱処理を行った場合には、ゲート電極中の不純物がゲート酸化膜中に拡散したり、ゲート電極による応力が加わることにより、ゲート酸化膜品質や信頼性に影響を及ぼすこととなる。第２に、ソース層、及びドレイン層形成時に第２の熱処理を行った場合には、ソース層、及びドレイン層が深くなってしまうため、素子の微細化に伴う浅い拡散層の要求に対し、相反する結果となることから、好ましくない。
【００５７】
尚、前記の実施例ではｎ型拡散層９の表面層にｐ型拡散層１０を形成した場合について説明したが、ｐ型拡散層の表面層にｎ型拡散層を形成した場合についても本発明を適用することで同様の効果を得ることができる。この場合はＭＯＳＦＥＴ素子はｐチャネル型となり、本発明の適用によりゲートしきい値を下げる効果が期待できる。
【００５８】
また、図１０に示すように、前記のｎ＋ドレイン層１６をｎ型拡散層９の表面層に形成し、ｐ型拡散層１０にはｎ＋ソース層１５のみを形成してＭＯＳＦＥＴ素子を高耐圧素子とした場合にも本発明を適用することで、同様の効果を得ることができる。この場合にはｎ＋ソース層はゲート電極１４をマスクとして形成されるが、ｎ＋ドレイン層１６はレジストをマスクとして形成される。
【００５９】
また、ｐ型半導体基板８をｎ型半導体基板に代えた場合やＳＯＩ基板の表面層に例えばｎ型拡散層を形成し、このｎ型拡散層にｐ型拡散層を形成し、このｐ型拡散層にｎチャネル型のＭＯＳＦＥＴ素子を形成した場合にも本発明が適用できて同様の効果を得ることができる。
【００６０】
また、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ素子において、ｎドリフト層、ｐウエル層、ゲート酸化膜およびゲート電極などの形成に本発明を適用すると、前記と同様の効果を得ることができる。
【００６１】
また、不純物としてＢ(ボロン)とＰ（リン）について説明したが、他の不純物についてもｎ型不純物（Ａｓなど）はパイルアップ現象、ｐ型不純物（Ａｌなど）は吸い出し現象が起こるので、本発明を適用することで、不純物を再分布させて同様の効果を得ることができる。
【実施例２】
【００６２】
図１１〜図１７は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。この図はｐチャネルＭＯＳＦＥＴ素子である。
実施例１との違いは、導電型を逆にした点である。第１の処理温度で熱酸化することで、過度に上昇したｎ型拡散層の表面濃度を第２の処理温度で熱処理することで、ｎ型不純物とｐ型不純物を再分布させて、ｎ型不純物の表面濃度を適正なレベルまで低下させて、ゲート閾値電圧を所望の値にする。
【００６３】
ｎ型不純物が含まれたｎ型半導体基板２８（ｎ型シリコン基板）に対し、例えば、レジスト等のマスクを介して、ｐ型の不純物であるＢ（ボロン）のイオン注入を２×１０１３ｃｍ−２の導入量（ドーズ量）で行い、熱拡散を行うことにより、深いｐ型拡散層２９を形成する（図１１）。
【００６４】
次に、再度、レジスト等のマスクを介して、ｎ型の不純物であるＰ（リン）のイオン注入を５×１０１３ｃｍ−２の導入量（ドーズ量）で行い、熱拡散を行うことにより、ｐ型拡散層９よりも深さが浅いｎ型拡散層３０を形成する（図１２）。
【００６５】
次に、第１の処理温度で熱酸化を行い、ゲート酸化膜３１を成長させる（図１３）。
ここで、第１の処理温度は、９００℃以上１１００℃以下とし、ゲート酸化膜３１の膜厚は５０ｎｍ以上６００ｎｍ以下とするとよい。第１の処理温度が９００℃未満では、酸化膜の成長速度が遅く、本発明のゲート酸化膜３１の厚みを形成するのに時間が掛かり過ぎて実用的でない。また１１００℃を超えると酸化膜が軟化し流動化することで、ゲート酸化膜に界面準位や欠陥等が誘起されることがあるため、ゲート酸化膜３１を形成する条件としては好ましくない。また、ゲート酸化膜３１の膜厚が５０ｎｍ未満と薄い場合には、回路構成に必要とされるゲート酸化膜３１の破壊耐圧が低いことに加え、本発明を用いることによる効果が少なくなる。また６００ｎｍを超えると、ｐチャネルＭＯＳＦＥＴ素子がオンする閾値電圧へのゲート酸化膜３１の厚みによる影響が支配的となることから、閾値電圧が高くなり、回路動作を行う上で実用的でなくなる。
【００６６】
また、熱酸化の方法については、スループット、生産性の観点から、パイロ酸化が好ましく、本発明の製造方法を用いることによる効果も大きいが、ドライ酸化により熱酸化を行った場合にも、同様の現象は生じるため、本発明の製造方法を用いることにより、同等の効果を得ることができる。
【００６７】
次に、熱酸化を行った第１の処理温度よりも高い第２の処理温度で熱処理を行う（図１４）。ここで、第２の処理温度での熱処理は、酸化による不純物濃度のさらなる局在化を防止するために、窒素やアルゴン等の非酸化性ガスによる雰囲気下で、１０００℃以上１１５０℃以下の処理温度で熱処理を行うことでＰ（リン）の表面濃度をゲート閾値電圧が適正な値になるまで低下させることができる。この第２の処理温度が１０００℃未満ではＢ（ボロン）とＰ（リン）の再分布に時間が掛かり過ぎるので１０００℃以上とすることが望ましい。また１１５０℃を超えると、再分布に要する時間を短くすることが可能であるものの、ゲート酸化膜１１下のシリコン基板（ｐ型拡散層２９やｎ型拡散層３０およびｎ型半導体基板２８の表面層）にスリップなどの欠陥が導入されて素子特性を劣化させることがあるので１１５０℃以下とすることが望ましい。
【００６８】
尚、ボロンのドーズ量は２×１０１３ｃｍ−２で、リンのドーズ量は５×１０１３ｃｍ−２である。
第２の処理温度で熱処理した場合、ｎ型拡散層３０の表面層付近で局在化したｐ型およびｎ型不純物は、濃度の高い領域から低い領域へ熱拡散するため、ｎ型拡散層３０の表面層で局所的に分布していたｎ型不純物であるＰ（リン）は、表面から深さ方向へ熱拡散し低濃度化する。
【００６９】
一方、ｎ型拡散層３０の表面付近で濃度が低下していたｐ型不純物であるＢ（ボロン）は、表面方向と深さ方向への熱拡散が生じて、表面付近ではＢ（ボロン）の濃度は高まる。
【００７０】
このように不純物濃度の再分布が生じる結果、偏った深さ方向の濃度分布が均一化することとなり、ゲート酸化膜３１の形成で生じた表面付近におけるＰ（リン）の高濃度化が解消されて、適正な閾値電圧が確保されてｐチャネルＭＯＳＦＥＴ素子は正常に動作できるようになる。
【００７１】
また、第２の処理温度による熱処理は、前述の第１の熱処理温度で行われる熱酸化とは別の処理装置で行っても良いが、同一処理装置（例えばゲート酸化膜３１を形成する装置など）内で連続して処理を行っても同様の効果を得ることができる。この場合には別々の処理装置で個々の処理を行う場合と比較して、スループットの短縮を図ることが可能となる。
【００７２】
次に、この状態で、減圧ＣＶＤ法により、例えば、ポリシリコン膜３２を成長させ、ゲート電極膜を形成する（図１５）。
次に、例えば、通常のフォトリソグラフィ技術を用いてレジストパターン３３を形成し、レジストパターン３３をマスクとして、ゲート電極３４を形成する（図１６）。
【００７３】
次に、レジストパターン３３を全面除去し、例えば、ｐ型不純物をイオン注入法により打ち込みｐ＋ソース層３５とｐ＋ドレイン層３６をゲート電極３４をマスクにして形成する（図１７）。
【００７４】
つぎに、図示しないが、表面を層間絶縁膜で被覆し、この層間絶縁膜にコンタクトホールを開け、このコンタクトホールを介してｐ＋ソース層３５とｐ＋ドレイン層３６に接続するソース電極とドレイン電極を形成して、ゲート電極３４をセルフアライン構造としたｐチャネルＭＯＳＦＥＴ素子が形成される。
【００７５】
前記したように、ｐチャネルＭＯＳＦＥＴ素子に本発明の適用することで、チャネル層となるｎ型拡散層の表面濃度を低下させてゲート閾値電圧が過大になるのを防止できる。
【符号の説明】
【００７６】
８    ｐ型半導体基板
９    ｎ型拡散層
１０    ｐ型拡散層
１１    ゲート酸化膜
１２    ポリシリコン膜
１３    レジストパターン
１４    ゲート電極
１５    ｎ＋ソース層
１６    ｎ＋ドレイン層
２８    ｎ型半導体基板
２９    ｐ型拡散層
３０    ｎ型拡散層
３１    ゲート酸化膜
３２    ポリシリコン膜
３３    レジストパターン
３４    ゲート電極
３５    ｐ＋ソース層
３６    ｐ＋ドレイン層
【図１】
0005515821.tif 000002
【図２】
0005515821.tif 000003
【図３】
0005515821.tif 000004
【図４】
0005515821.tif 000005
【図５】
0005515821.tif 000006
【図６】
0005515821.tif 000007
【図７】
0005515821.tif 000008
【図８】
0005515821.tif 000009
【図９】
0005515821.tif 000010
【図１０】
0005515821.tif 000011
【図１１】
0005515821.tif 000012
【図１２】
0005515821.tif 000013
【図１３】
0005515821.tif 000014
【図１４】
0005515821.tif 000015
【図１５】
0005515821.tif 000016
【図１６】
0005515821.tif 000017
【図１７】
0005515821.tif 000018
【図１８】
0005515821.tif 000019
【図１９】
0005515821.tif 000020
【図２０】
0005515821.tif 000021
【図２１】
0005515821.tif 000022
【図２２】
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