(57)【特許請求の範囲】
【請求項１】
受信した第１アナログ信号を複数に分岐させ、前記第１アナログ信号をそれぞれ異なる時間遅延させた第２アナログ信号を出力する遅延付加部と、
複数の前記第２アナログ信号をそれぞれ異なる利得で増幅した複数の第３アナログ信号を出力する増幅部と、
前記増幅部のそれぞれの前記利得を制御する利得制御部と、
前記複数の第３アナログ信号を加算した第４アナログ信号を出力する加算部と、
前記第４アナログ信号を第１デジタル信号に変換するアナログデジタル変換部と
を備えたことを特徴とする受信装置。
【請求項２】
請求項１に記載の受信装置において、
前記遅延付加部は、
前記第１アナログ信号をＮ系統に分岐させる分岐部と、
前記Ｎ系統の第１アナログ信号を対応する位相のクロック信号に応じてサンプルホールドするサンプルホールド部と、を備え、
前記利得制御部は、前記Ｎ系統のサンプルホールド部の出力が入力されるアンプのバイアス電流を前記クロック信号に基づいて時間的に変化させることにより、前記Ｎ系統のアンプ利得をそれぞれの入力に与えられた遅延量に対応するように切り換える制御を行う
ことを特徴とする受信装置。
【請求項３】
請求項１に記載の受信装置において、
前記アナログデジタル変換部は、複数の前記第１アナログ信号に対応して、それぞれ所定数の参照電圧と比較する比較器を備え、
前記利得制御部は、前記各第１アナログ信号に対応する比較器に含まれるアンプの利得を制御する
ことを特徴とする受信装置。
【請求項４】
請求項３に記載の受信装置において、
前記アナログデジタル変換部は、前記複数の第１アナログ信号に対応するデジタルデータをそれぞれ出力し、
前記複数の第１アナログ信号に対応するデジタルデータを表すデジタル信号を互いに加算し、加算結果をイコライズ結果として出力する加算部を含むイコライザを備えた
ことを特徴とする受信装置。
【請求項５】
請求項１に記載の受信装置において、
前記第１デジタル信号を並列化した複数の第２デジタル信号を出力する並列化部と、
前記複数の第２デジタル信号をそれぞれ波形整形した第３のデジタル信号を出力するイコライザと
を備えたことを特徴とする受信装置。
【請求項６】
請求項５に記載の受信装置において、
前記利得制御部は、前記第２デジタル信号および前記第３デジタル信号に基づいて前記利得を制御することを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ通信用の有線インタフェースに備えられる受信装置に関する。
【背景技術】
【０００２】
ＬＳＩチップ内通信や同一基板上でのチップ間の短距離通信およびバックプレーンを介したカード間の中距離通信などに、高速データ通信用の有線インタフェースが用いられている。このような高速インタフェースの受信装置では、例えば、入力アンプの後にアナログ／デジタル変換器(ＡＤＣ)を配置し、以降の信号処理をデジタル回路によって実現する場合がある。この場合に、ＡＤＣで得られたデジタル信号は、デマルチプレクサで並列化された上で、イコライザを介して出力される(特許文献１参照)。
【０００３】
したがって、高速インタフェースの受信装置に備えられたイコライザでは、デマルチプレクサで並列化された各信号について、信号波形を整形する処理が行われる。イコライザにおける波形整形は、例えば、入力信号をｉ個のフリップフロップ(ＦＦ)を用いて順次に遅れさせ、各ＦＦの出力を対応するアンプで増幅して入力信号にフィードバックする回路によって実現される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２６２３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した従来の高速インタフェースの受信装置では、例えば、ＡＤＣのビット数をｍビットからｍ＋１ビットに増やすと、イコライザで等化処理の対象となる信号の数はｍ×ｎから(ｍ＋１)×ｎに増大する。ここで、数値ｎは、ＡＤＣ出力の各ビットからデマルチプレクサが生成する並列データの系列数である。そして、このように増大した信号線それぞれに対応して、イコライザには、フィードバックループの数分のＦＦとアンプが設けられることになる。
【０００６】
このように、従来の高速インタフェースの受信装置では、イコライズ処理を含むデジタル信号処理性能向上のためにＡＤＣのビット数の拡大に伴って、イコライザ回路の規模が大幅に増大するために、高速インタフェース回路全体の回路規模を増大させてしまう。また、イコライザによる波形等化精度の向上を狙って、フィードバックループの数を増やす場合にも、同様に回路規模が増大してしまう。つまり、従来の高速インタフェース用受信装置では、回路規模の抑制とデジタル信号処理性能の向上とを両立することは困難であった。
【０００７】
本件開示の装置は、高速インタフェースに備えられる受信装置であって、回路規模の抑制を図りながら、デジタル信号処理性能の向上を図ることが可能な受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した目的は、以下に開示する受信装置によって達成することができる。
【０００９】
一つの観点による受信装置は、入力されるアナログ信号の電圧変化をデジタルデータの系列に変換するアナログ／デジタル変換部と、デジタルデータの系列を並列化する並列化部と、並列化されたデジタル信号について波形生成処理を行うイコライザ部と、アナログ信号を複数系統に分岐させ、複数系統のアナログ信号にそれぞれ異なる遅延を与える遅延付加部と、遅延付加部で遅延された各系統のアナログ信号が入力されるアンプのバイアス電流により、アンプの利得を制御する利得制御部とを備える。
【発明の効果】
【００１０】
本件開示の装置によれば、高速インタフェースに備えられる受信装置の回路規模の抑制を図りながら、デジタル信号処理性能の向上を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】受信装置の一実施形態を示す図である。
【図２】入力イコライザ部の説明図である。
【図３】可変利得アンプの実施形態を示す図である。
【図４】入力イコライザ部の別実施形態を示す図である。
【図５】イコライズ作用を説明するタイミング図である。
【図６】利得制御部の一実施形態を示す図である。
【図７】イコライザ回路の一実施形態を示す図である。
【図８】利得設定動作を表す流れ図である。
【図９】受信装置の別実施形態を示す図である。
【図１０】イコライザ回路の別実施形態を示す図である。
【図１１】受信装置の別実施形態を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
(実施形態１)
図１に、受信装置の一実施形態を示す。
【００１３】
図１に示した受信装置は、送信装置１００から送信される高速のシリアル信号を伝送路を介して受信する。図１に示したアナログ／デジタル変換部(Ａ／Ｄ)１０１は、入力されるアナログ信号を、例えば、ｋビットのデジタルデータに変換する。受信装置に備えられる並列化部１０２は、例えば、１:ｎデマルチプレクサである。アナログ／デジタル変換部１０１の出力は、この並列化部１０２によりｎ個の並列データに分割され、イコライザ１０３を介して出力される。
【００１４】
図１に示した受信装置は、アナログ／デジタル変換部１０１の入力側に入力イコライザ部１１０を備えている。この入力イコライザ部１１０は、遅延付加部１１１と可変アンプ１１２と利得制御部１１３と加算器１１４とを備えている。
【００１５】
遅延付加部１１１は、入力されるアナログ信号を複数系統に分岐させ、各系統にそれぞれ異なる遅延を付加する。例えば、図１に示した遅延付加部１１１は、直列に接続された遅延素子τを用いて、遅延素子の数ｎ＋１系統の異なる遅延を持つアナログ信号を生成する。
【００１６】
可変アンプ１１２は、遅延付加部１１１で生成される複数系統のアナログ信号に対応する可変利得アンプＡＭＰ１〜ＡＭＰｎ＋１を備えている。これらの可変利得アンプＡＭＰ１〜ＡＭＰｎ＋１のバイアス電流は、利得制御部１１３によって可変制御される。また、これらの可変利得アンプＡＭＰ１〜ＡＭＰｎ＋１の出力は、加算器１１４によって加算され、アナログ／デジタル変換部１０１に入力される。
【００１７】
図２に、入力イコライザ部の説明図を示す。図２に示した例では、２系統のアナログ信号の一方に遅延τが与えられ、それぞれアンプ１とアンプ２とを介して加算器１１４に入力されている。
【００１８】
図２に示したアンプ１には、受信波形を遅延τに相当する時間間隔でサンプリングした電圧値Ｘｎ−２，Ｘｎ−１，Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３が順次に入力される。そして、利得Ｃ０を乗じた出力が、アンプ１から順次に出力される。同様に、アンプ２に遅延されたサンプリング電圧値が入力され、これらの入力に応じて利得Ｃ１を乗じた出力値が出力される。したがって、アンプ１,２の出力を加算する加算器１１４の出力Ｙは、式(１)のように表される。
【００１９】
Ｙｎ＝Ｃ０×Ｘｎ＋Ｃ１×Ｘｎ−１    ・・・（１）
このように構成されたイコライザでは、アンプ１,２の利得Ｃ０，Ｃ１を適切な値に設定することにより、図２に符号Ｘ(ｔ)を付して示したような鈍った受信波形を整形して、符号Ｙ(ｔ)を付して示したような等化後波形を得ることができる。例えば、利得制御部１１３により、アンプ１に数値１よりも大きな利得Ｃ０を設定し、アンプ２に負の値を持つ利得Ｃ１を設定することができる。なお、アンプ１,２の利得は、例えば、アンプ１,２のバイアス電流を調整することにより、所望の値を設定することができる。
【００２０】
図３に、可変利得アンプの実施形態を示す。図３に示した可変利得アンプでは、ギルバートセル型のアンプの電流源に接続された２つのＭＯＳトランジスタのゲート電圧が、２つのバイアス電流値ｉｂｉａｓ＋,ｉｂｉａｓ−によって制御される。このように構成された可変利得アンプでは、バイアス電流値ｉｂｉａｓ＋,ｉｂｉａｓ−を調整することにより、正および負の利得を実現することができる。
【００２１】
このような入力イコライザ部１１０をアナログ／デジタル変換部１０１の前側に配置した受信装置では、Ａ／Ｄ変換に先立って、伝送路での損失によって劣化した受信信号の波形が整形される。したがって、精度の高いＡ／Ｄ変換結果を得ることができる。故に、アナログ／デジタル変換部１０１のビット数や後段のイコライザ１０３におけるタップ数を増大させることなく、受信装置の性能の向上を図ることができる。つまり、高速インタフェース用の受信装置において、回路規模の抑制を図りながら、デジタル信号処理性能の向上を図ることができる。
【００２２】
また、上述した入力イコライザ部１１０により、アナログ／デジタル変換部１０１に入力される受信信号波形が整形されるので、アナログ／デジタル変換部１０１のビット数を少なくしても、受信装置の性能を維持することができる。例えば、図１に示したアナログ／デジタル変換部１０１のビット数をｋビットからｋ−１ビットに減らした場合に、これに伴って、並列化部１０２では、削減された１ビットをｎ並列化する回路が削減される。同様に、イコライザ１０３では、並列化部１０２で削減されたｎ本の信号線について波形整形処理を行う回路が削減される。これらの削減される回路の規模は、入力イコライザ部１１０として追加される回路規模に比べて大きい。したがって、上述したような入力イコライザ部１１０を適用することにより、受信装置の性能を維持しつつ、回路規模を大幅に削減することが可能である。
【００２３】
図１に示したように複数の遅延素子を用いる代わりに、位相をずらしたクロック信号を用いて複数の可変アンプに入力される複数系統のアナログ信号を生成することも可能である。以下の実施形態では、複数のサンプルホールド部を用いて生成された複数系統のアナログ信号に対する波形等化処理について説明する。
(実施形態２)
図４に、入力イコライザ部の別実施形態を示す。なお、図４に示した構成要素のうち、図１、図２に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００２４】
図４に示した入力イコライザ部の遅延付加部１１１では、２つのサンプルホールド部１１５１，１１５２にクロック信号ＣＬＫを互いに逆相で入力することにより、２系統の入力信号ｄｉｎ(０)，ｄｉｎ(１８０)を生成する。入力信号ｄｉｎ(０)，ｄｉｎ(１８０)は、それぞれアンプＰ１、アンプＰ２を介して加算器１１４で加算される。
【００２５】
図４に示した利得制御部１１３は、アンプＰ１、アンプＰ２の利得ｇｍ１，ｇｍ２をクロック信号に同期して切り換える。例えば、利得制御部１１３は、クロック信号の周期の前半において、アンプＰ１、Ｐ２の利得ｇｍ１、ｇｍ２に、それぞれ図２に示したアンプ１,２の利得Ｃ０，Ｃ１に相当する値を設定する。そして、クロック信号の周期の後半では、逆に、アンプＰ２の利得ｇｍ２に図２に示したアンプ１の利得Ｃ０に相当する値が設定され、アンプＰ１の利得ｇｍ１に図２に示したアンプ２の利得Ｃ１に相当する値が設定される。
【００２６】
つまり、図４に示した構成では、アンプＰ１は、クロック信号の周期の前半は、図２に示した入力イコライザ部１１０において遅延されていない入力信号を増幅するアンプ１の機能を果たす。そして、このとき、図４のアンプＰ２は、図２に示した入力イコライザ部１１０において遅延された入力信号を増幅するアンプ２の機能を果たす。
【００２７】
一方、クロック信号の周期の後半では、図４に示した入力イコライザ部のアンプＰ１,Ｐ２の機能が逆転する。つまり、アンプＰ１によって、図２に示した入力イコライザ部１１０において遅延された入力信号を増幅するアンプ２の機能が果たされる。そして、アンプＰ２によって、図２に示した入力イコライザ部１１０において遅延されていない入力信号を増幅するアンプ１の機能が果たされる。
【００２８】
図５に、イコライズ作用を説明するタイミング図を示す。図５(ａ)に受信信号波形を示し、また、図５(ｂ)にクロック信号ＣＬＫを示す。図５に示した例では、クロック信号ＣＬＫの立ち上がりに同期して、サンプル点Ｘｎ−１，Ｘｎ＋１，Ｘｎ＋３，Ｘｎ＋５が順にサンプルホールド部１１５１に保持され、アンプＰ１に入力される(図５(ｄ)参照)。また、クロック信号ＣＬＫの立ち下がりに同期して、サンプル点Ｘｎ，Ｘｎ＋２，Ｘｎ＋４が順にサンプルホールド部１１５２に保持され、アンプＰ２に入力される(図５(ｇ)参照)。
【００２９】
また、図５(ｃ)、(ｆ)に、アンプＰ１，Ｐ２に設定される利得ｇｍ１、ｇｍ２が、クロック信号ＣＬＫに同期して切り換えられる様子を示した。そして、図５(ｅ)，(ｈ)に、上述した利得の切り換えに応じたアンプＰ１，Ｐ２の出力の変化を示した。
【００３０】
例えば、図５(ｂ)に符号(１)で示したクロック信号の立ち上がりで、サンプルホールド部１１５１にサンプル点Ｘｎ−１が保持され、クロック信号の１周期間維持される。この周期において、アンプＰ１の出力ｇｍ１×ｄｉｎ(０)は、図５(ｅ)に示したように、利得ｇｍ１の切り換えに応じて、サンプル値Ｘｎ−１に利得Ｃ０を乗じた値から、サンプル値Ｘｎ−１に利得Ｃ１を乗じた値へと変化する。一方、例えば、図５(ｂ)に符号(２)で示したクロック信号の立ち下がりで、サンプルホールド部１１５２にサンプル点Ｘｎが保持され、クロック信号の１周期間維持される。この周期において、アンプＰ２の出力ｇｍ２×ｄｉｎ(１８０)は、図５(ｈ)に示したように、利得ｇｍ２の切り換えに応じて、サンプル値Ｘｎに利得Ｃ０を乗じた値から、サンプル値Ｘｎに利得Ｃ１を乗じた値へと変化する。したがって、図５(ｂ)に符号(２)の立下りを含むクロック信号の周期の後半において、２つのアンプＰ１，Ｐ２の出力は、それぞれ値Ｃ１×Ｘｎ−１，Ｃ０×Ｘｎとなる。そして、次の周期の前半において、２つのアンプＰ１，Ｐ２の出力は、それぞれ値Ｃ０×Ｘｎ＋１，Ｃ１×Ｘｎとなる(図５(ｅ)，（ｈ）参照)。
【００３１】
このように、アンプＰ１，Ｐ２の出力ｇｍ１×ｄｉｎ(０)、ｇｍ２×ｄｉｎ(１８０)とを加算器１１４によって加算した結果として、上述した式(１)と同様の加算結果を得ることができる。つまり、図４に示したように、２つのサンプルホールド部１１５１,１１５２と２つのアンプＰ１，Ｐ２とをクロック信号に同期して制御することによって、図２に示した入力イコライザ部１１０と同等の波形整形作用を実現することができる。
【００３２】
このように２つのサンプルホールド部１１５１，１１５２を備えて構成された入力イコライザ部では、分岐された２つのパスの伝送経路長を同等に設計することが容易である。これにより、精度の高い波形整形作用を実現することができる。
【００３３】
次に、上述した切り換え制御を行う利得制御部１１３について説明する。
図６に、利得制御部の一実施形態を示す。図６に示した利得制御部は、変換テーブル回路１１６とセレクタ回路１１７とデジタル／アナログ変換部(Ｄ／Ａ)１１８と係数設定処理部１１９とを備えている。
【００３４】
変換テーブル回路１１６は、上述した２つのアンプＰ１，Ｐ２に交互に設定される利得の組Ｃ０，Ｃ１に相当する係数の組を複数セット保持している。図６に示した変換テーブル回路１１６は、利得Ｃ０に相当する３つの異なる値を持つ係数α１、α２、α３に対応して、利得Ｃ１に相当する３つの異なる値を持つ係数β１、β２、β３を保持している。この変換テーブル回路１１６は、係数設定処理部１１９からの指示で指定された係数の組を出力する。
【００３５】
変換テーブル回路１１６から出力された２つの係数は、セレクタ回路１１７の２つのセレクタＳ１，Ｓ２の双方の入力端子Ｄ１，Ｄ２に、それぞれ入力される。これらのセレクタＳ１，Ｓ２のクロック端子には、クロック信号が互いに逆相で入力されている。したがって、これらのセレクタＳ１，Ｓ２により、上述した２つの係数がクロック信号の周期の前半と後半とで切り換えられて交互に出力される。
【００３６】
このセレクタＳ１、Ｓ２の出力は、デジタル／アナログ変換部１１８の２つの入力端子Ｇ１，Ｇ２に入力される。このデジタル／アナログ変換部１１８は、入力端子Ｇ１に入力された係数に応じて、制御信号ｃｏｎｔ１＋，ｃｏｎｔ１−を生成する。また、このデジタル／アナログ変換部１１８の入力端子Ｇ２に入力された係数は、制御信号ｃｏｎｔ２＋，ｃｏｎｔ２−に変換される。このデジタル／アナログ変換部１１８は、制御信号ｃｏｎｔ１＋，ｃｏｎｔ１−および制御信号ｃｏｎｔ２＋，ｃｏｎｔ２−として、例えば図３に示した可変利得アンプで入力された係数に相当する利得を実現するバイアス電流を生成することができる。
【００３７】
また、係数設定処理部１１９は、例えば、図４に示した入力イコライザ部を備えた受信装置を含む高速インタフェースの特性や伝送路の条件などに基づいて、変換テーブル回路１１６に対して、用意された係数の組のいずれかを選択させることができる。
【００３８】
また一方、例えば、高速インタフェースのテスト段階などにおいて、受信装置によってトレーニング信号を受信した際の受信信号を評価した結果に基づいて、変換テーブル回路１１６から選択される係数の組を最適化することも可能である。この際の受信信号についての評価結果としては、例えば、図１に示したイコライザ１０３の内部において、波形等化処理の制御に用いられる誤差信号ｅｒｒｏｒを利用することができる。
【００３９】
図７に、イコライザ回路の一実施形態を示す。図７に示したイコライザ回路は、並列化部１０２によって並列化された各信号に対応して設けられる。つまり、図１に示したイコライザ１０３は、並列化された全信号分に対応するイコライザ回路を含んでいる。
【００４０】
図７に示したイコライザ回路は、ｊ個のフリップフロップ(ＦＦ)とこれらのフリップフロップにそれぞれ対応する可変アンプとを含んでいる。そして、これらの可変アンプの出力と入力信号ｄｉｎとの加算結果と、これを所定のスライスレベルで二値化した結果との差分に対応する誤差信号ｅｒｒｏｒに基づいて、係数選択回路により、各可変アンプの利得の制御が行われる。なお、図７に示したイコライザ回路では、並列化後のイコライザのみによって波形整形処理を行う従来のイコライザ回路に比べて、タップ数を少なくすることができる。
【００４１】
次に、この誤差信号ｅｒｒｏｒを用いて、入力イコライザ部に備えられる可変利得アンプの利得を制御する方法について説明する。
【００４２】
図８に、利得設定動作を表す流れ図を示す。図８に示した例では、予め複数セットの係数の組を変換テーブル回路１１６に用意しておき、その中の一つの組を選択して、以降は、選択された組の係数を固定的にセレクタ回路１１７に入力する。
【００４３】
係数設定処理部１１９は、トレーニング信号の入力に応じて、係数選択処理を開始する(ステップ３０１)。そして、係数設定処理部１１９は、変換テーブル回路１１６に用意された複数セットの係数の組を順次に選択させて(ステップ３０２)、選択した係数の組に対応する制御信号を、図４に示した２つのアンプＰ１，Ｐ２の利得の切り換え制御に供する。
【００４４】
例えば、係数α１、β１の組が選択された場合に、２つのアンプＰ１，Ｐ２には、係数α１、β１に対応する利得Ｃ０１，Ｃ１１が交互に設定され、図５を参照して説明したような波形整形処理が行われる。
【００４５】
そして、この波形整形処理結果が、アナログ・デジタル変換部１０１および並列化部１０２を介してイコライザ１０３に入力される。これに応じて、図７に示したようなイコライザ回路により、誤差信号ｅｒｒｏｒの算出が行われる(ステップ３０３)。
【００４６】
係数設定処理部１１９は、変換テーブル１１６に用意された全ての係数セットを選択する処理を繰り返し、これらの係数セットに対応する誤差信号ｅｒｒｏｒを算出させる。そして、全ての係数セットについて誤差信号ｅｒｒｏｒが求められたときに、ステップ３０４の肯定判定としてステップ３０５に進む。
【００４７】
係数設定処理部１１９は、ステップ３０５において、例えば、最小の誤差を示す誤差信号ｅｒｒｏｒを与えた係数セットを検出し、この係数セットを固定的に選択するように変換テーブル回路１１６を設定して処理を終了する。
【００４８】
このようにして、複数の係数セットの中から選択された最適な係数セットに従って図４に示した２つのアンプＰ１，Ｐ２の利得を切り換えるように、図４に示した入力イコライザ部を最適化することができる。
【００４９】
このような最適化制御は、図１に示したような入力イコライザ１１０について適用することも可能である。例えば、可変アンプ１１２に備えられた各ＡＭＰ１〜ＡＭＰｎ＋１の利得の組み合わせを変化させていき、そのときにイコライザ１０３で得られる誤差信号に基づいて、最適な利得の組み合わせを探索することができる。
【００５０】
また、３つ以上のサンプルホールド部をそれぞれ位相の異なるクロック信号に同期させて動作させ、これらのクロック信号に基づいて、各サンプルホールド部に対応する可変アンプの利得を切り換え制御することも可能である。これにより、３以上のタップ数を持つイコライザに相当する波形整形機能を実現することができる。
【００５１】
一方、入力イコライザ部に備えられる可変アンプとして、アナログ／デジタル変換部１０２に備えられているアンプを用いることも可能である。以下、アナログ／デジタル変換部１０２に備えられているアンプを可変アンプ化した実施形態について説明する。
(実施形態３)
図９に、受信装置の別実施形態を示す。なお、図９に示した構成要素のうち、図４に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００５２】
図９に示した受信装置は、２つのサンプルホールド部１１５１、１１５２に対応して、２つのフラッシュ型アナログ／デジタル変換部(Ａ／Ｄ)２１０１，２１０２を備えている。これらのアナログ／デジタル変換部２１０１，２１０２は、入力信号電圧を２ｋ段階の参照電圧とそれぞれ比較する比較器を備えている。これらの比較器の出力は、２ｋ個のスライサによってそれぞれ二値化される。また、これらのアナログ／デジタル変換部２１０１，２１０２に備えられたコーダ２１１１，２１１２は、それぞれに備えられた２ｋ個のスライサの出力信号に基づいて、入力信号電圧に対応するｋビットのデジタルデータを出力する。
【００５３】
図９に示したアナログ／デジタル変換部２１０１，２１０２において、２ｋ個の比較器に含まれる入力信号電圧の増幅にかかわるアンプとして、図３に示したギルバードセル型の可変利得アンプを用いることができる。そして、アナログ／デジタル変換部２１０１に備えられた２ｋ個の可変利得アンプに、上述した制御信号ｃｏｎｔ１＋，ｃｏｎｔ１−をバイアス電流として入力する。同様に、アナログ／デジタル変換部２１０２に備えられた２ｋ個の可変利得アンプには、上述した制御信号ｃｏｎｔ２＋，ｃｏｎｔ２−がバイアス電流として入力される。
【００５４】
これにより、アナログ／デジタル変換部２１０１，２１０２に備えられたこれらの可変利得アンプの利得は、図５を参照して説明したように、クロック信号に同期して交互に切り換えられる。したがって、これらのアナログ／デジタル変換部２１０１，２１０２で得られるｋビットのデジタルデータは、対応するサンプルホールド部１１５１，１１５２に保持された入力信号電圧値に、クロック周期の前半と後半とで異なる重み付けが為された値となる。
【００５５】
図９に示したデマルチプレクサ(ＤＥＭＵＸ)２１２は、これらのアナログ／デジタル変換部２１０１，２１０２によってそれぞれ得られたｋビットのデジタルデータの各ビットをｎ分割して並列化する。このデマルチプレクサ２１２は、図１に示した並列化部１０２に相当する。
【００５６】
また、図９に示したイコライザ２１３は、２つのアナログ／デジタル変換部２１０１，２１０２によって得られた２系統の並列化データを互いに加算することにより、波形整形された１系統の並列化データを生成する。イコライザ２１３は、図１に示したイコライザ１０３に相当する。
【００５７】
このイコライザ２１３は、例えば、アナログ／デジタル変換部２１０１に対応する系統の並列化データに含まれる各信号と、アナログ／デジタル変換部２１０２に対応する系統の並列化データに含まれる対応する信号とを加算するイコライザ回路を含む。
【００５８】
図１０に、イコライザ回路の別実施形態を示す。なお、図１０に示した構成要素のうち、図９に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００５９】
図１０に示したイコライザ２１３は、アナログ／デジタル変換部２１０１，２１０２によって得られるデジタルデータのビット数ｋとデマルチプレクサの並列化数ｎとの積に対応する数のイコライザ回路２１４１１〜２１４ｋｎを備える。これらのイコライザ回路２１４１１〜２１４ｋｎは、互いに同等の構成を備えている。図１０においては、イコライザ回路２１４１１についてのみ内部の構成を示し、他のイコライザ回路２１４については内部の図示を省略した。
【００６０】
図１０に示したイコライザ回路２１４１１は、２系統の入力信号を加算する加算器と、この加算器の出力を二値化するスライサと、このスライサの前後の信号から誤差信号を算出する減算器とを備えている。なお、図１０に示した例では、各イコライザ回路２１４に入力される２系統の入力信号を符号ｄｉｎ(０)と符号ｄｉｎ(１８０)とを付して区別して示した。図１０の例では、符号ｄｉｎ(０)が付された入力信号は、アナログ／デジタル変換部２１０２によって生成されたデジタルデータを並列化した信号の一つである。そして、符号ｄｉｎ(１８０)が付された入力信号は、アナログ／デジタル変換部２１０１によって生成されたデジタルデータを並列化した信号の一つである。
【００６１】
このように、図９、図１０に示したように構成された受信装置では、デマルチプレクサ２１２の後に配置されたイコライザ２１３に含まれる加算器により、入力イコライザ部１１０の加算器１１４に相当する機能が果たされる。更に、図１０に示したイコライザ回路２１４の加算器で加算される２系統の入力信号は、図７に示したイコライザ回路において、フリップフロップと可変アンプとを介してフィードバックされる信号に相当する。
【００６２】
したがって、図１０に示したイコライザ回路２１４では、図７に示したイコライザ回路に備えられていたようなフリップフロップと可変アンプを含むフィードバックループが不要となる。これにより、受信装置において、イコライズ機能を実現するために設けられるハードウェア量を大幅に削減することができる。
【００６３】
なお、アナログ／デジタル変換部２１０１，２１０２によって重みが付けられたデジタルデータを加算した後に、並列化部１０２による並列化処理に供することもできる。
【００６４】
図１１に、受信装置の別実施形態を示す。なお、図１１に示した構成要素のうち、図１および図９に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００６５】
図１１に示した構成では、アナログ／デジタル変換部２１０１，２１０２によって得られたデジタルデータは、加算器１１４によって加算される。そして、この加算器１１４による加算結果は、並列化部１０２によって並列化され、イコライザ１０３による波形整形処理に供される。
【符号の説明】
【００６６】
１００  送信装置
１０１，２１０１，２１０２  アナログ／デジタル変換部(Ａ／Ｄ)
１０２  並列化部
１０３，２１３  イコライザ
１１０  入力イコライザ部
１１１  遅延付加部
１１２  可変アンプ
１１３  利得制御部
１１４  加算器
１１５１，１１５２  サンプルホールド部
１１６  変換テーブル回路
１１７  セレクタ回路
１１８  デジタル／アナログ変換部(Ｄ／Ａ)
１１９  係数設定処理部
２１１１，２１１２  コーダ
２１２  デマルチプレクサ(ＤＥＭＵＸ)
２１４１１〜２１４ｋｎ  イコライザ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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