(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上層部分の一部に設けられた第２導電型の半導体層と、
前記半導体層の上層部分の一部に設けられた第１導電型の半導体領域と、
前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して設けられたトレンチゲート電極と、
前記半導体基板における前記半導体層の外部に設けられた第２のトレンチ内に容量絶縁膜を介して設けられたトレンチソース電極と、
前記半導体基板の下面上に設けられたドレイン電極と、
前記半導体層の上面上に設けられたソース電極と、
を備え、
前記トレンチソース電極は前記半導体基板の上面に対して平行な方向に延びており、前記平行な方向における一部分を介して前記ソース電極に接続されており、
前記トレンチソース電極、前記容量絶縁膜及び前記半導体基板によりキャパシタが形成され、
前記トレンチソース電極と前記半導体領域との間に寄生抵抗が発生することを特徴とする半導体装置。
【請求項２】
前記一部分は、前記平行な方向における前記トレンチソース電極の両端部であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記一部分は、前記平行な方向における前記トレンチソース電極の両端部及び中間部における１ヶ所以上の部分であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体基板は、
第１導電型の低抵抗層と、
前記低抵抗層上に形成され、抵抗率が前記低抵抗層の抵抗率よりも高い第１導電型の高抵抗層と、
を有し、
前記第２導電型の半導体層は、前記高抵抗層の上層部分の一部に形成されており、
前記高抵抗層の上層部分における前記第２のトレンチ間に形成され、第１導電型であり、実効的な不純物濃度が前記高抵抗層の実効的な不純物濃度よりも高い他の低抵抗層をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
正極側基準電位と負極側基準電位との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタと、
前記ハイサイド電界効果トランジスタと前記ローサイド電界効果トランジスタとの接続点と出力端子との間に接続されたＬＣフィルタと、
を備え、
前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタのうち少なくとも一方は、
第１導電型の半導体基板と、
前記半導体基板の上層部分の一部に設けられた第２導電型の半導体層と、
前記半導体層の上層部分の一部に設けられた第１導電型の半導体領域と、
前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して設けられたトレンチゲート電極と、
前記半導体基板における前記半導体層の外部に設けられた第２のトレンチ内に容量絶縁膜を介して設けられたトレンチソース電極と、
前記半導体基板の下面上に設けられたドレイン電極と、
前記半導体層の上面上に設けられたソース電極と、
を有し、
前記トレンチソース電極は前記半導体基板の上面に対して平行な方向に延びており、前記平行な方向における一部分を介して前記ソース電極に接続されており、
前記トレンチソース電極、前記容量絶縁膜及び前記半導体基板によりキャパシタが形成され、
前記トレンチソース電極と前記半導体領域との間に寄生抵抗が発生することを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びＤＣ−ＤＣコンバータに関し、特に、トレンチゲート型の縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）が設けられた半導体装置、及びこの半導体装置をスイッチングデバイスに用いたＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、パワーＭＯＳＦＥＴは、大電流、高耐圧のスイッチング電源市場に加え、ノート型パーソナルコンピュータをはじめとする移動体通信機器等に用いる省エネルギー用スイッチング電源市場での需要が急増している。パワーＭＯＳＦＥＴは、パワーマネジメント回路やリチウムイオン電池の安全回路に使用されるため、電池電圧で直接駆動できるように低電圧駆動化及び低オン抵抗化が求められており、また、スイッチング損失を低減するために、ゲート・ドレイン間容量の低減が求められている。
【０００３】
通常、パワーＭＯＳＦＥＴにおいては、ドレイン電極に接続されたｎ＋型半導体基板上にバッファー層としてｎ−型エピタキシャル層を設け、その上にｐ型ベース層を設け、ｐ型ベース層の上層部分の一部にｎ＋型ソース領域を形成し、これにソース電極を接続する構成が一般的である。また、この構成では、ｎ＋型ソース領域側からｎ＋型ソース領域及びｐ型ベース層を貫通してｎ−型エピタキシャル層の上層部分に到達するようにトレンチが形成されており、このトレンチの内面上にゲート絶縁膜が形成され、このトレンチの内部にトレンチゲート電極が埋設されている（例えば、特許文献１参照。）。
【０００４】
しかしながら、このようなパワーＭＯＳＦＥＴにおいては、このパワーＭＯＳＦＥＴが組み込まれた回路の寄生インダクタンスに起因して、ターンオフ時にソースドレイン電圧が跳ね上がり、耐圧を超えることにより、大きな損失が発生してしまう。この損失は、ソースドレイン間にキャパシタ（スナバ回路）を設けることにより低減可能である。しかし、このようなキャパシタを設けることにより部品数が増加する。また、パワーＭＯＳＦＥＴとキャパシタとの間に発生する寄生インダクタンスにより、スナバ回路にはあまり電流が流れず、実効性が乏しいという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−５２４９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ターンオフ時のソースドレイン電圧の跳ね上がりを抑えることができる半導体装置及びこの半導体装置を用いたＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板の上層部分の一部に設けられた第２導電型の半導体層と、前記半導体層の上層部分の一部に設けられた第１導電型の半導体領域と、前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して設けられたトレンチゲート電極と、前記半導体基板における前記半導体層の外部に設けられた第２のトレンチ内に容量絶縁膜を介して設けられたトレンチソース電極と、前記半導体基板の下面上に設けられたドレイン電極と、前記半導体層の上面上に設けられたソース電極と、を備え、前記トレンチソース電極は前記半導体基板の上面に対して平行な方向に延びており、前記平行な方向における一部分を介して前記ソース電極に接続されており、前記トレンチソース電極、前記容量絶縁膜及び前記半導体基板によりキャパシタが形成され、前記トレンチソース電極と前記半導体領域との間に寄生抵抗が発生することを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、正極側基準電位と負極側基準電位との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタと、前記ハイサイド電界効果トランジスタと前記ローサイド電界効果トランジスタとの接続点と出力端子との間に接続されたＬＣフィルタと、を備え、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタのうち少なくとも一方は、第１導電型の半導体基板と、前記半導体基板の上層部分の一部に設けられた第２導電型の半導体層と、前記半導体層の上層部分の一部に設けられた第１導電型の半導体領域と、前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して設けられたトレンチゲート電極と、前記半導体基板における前記半導体層の外部に設けられた第２のトレンチ内に容量絶縁膜を介して設けられたトレンチソース電極と、前記半導体基板の下面上に設けられたドレイン電極と、前記半導体層の上面上に設けられたソース電極と、を有し、前記トレンチソース電極は前記半導体基板の上面に対して平行な方向に延びており、前記平行な方向における一部分を介して前記ソース電極に接続されており、前記トレンチソース電極、前記容量絶縁膜及び前記半導体基板によりキャパシタが形成され、前記トレンチソース電極と前記半導体領域との間に寄生抵抗が発生することを特徴とするＤＣ−ＤＣコンバータが提供される。
【発明の効果】
【０００９】
本発明によれば、ターンオフ時のソースドレイン電圧の跳ね上がりを抑えることができる半導体装置及びこの半導体装置を用いたＤＣ−ＤＣコンバータを実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】図１に示す領域Ｂを例示する一部拡大平面図である。
【図４】第１の実施形態に係る半導体装置を例示する回路図である。
【図５】横軸に時間をとり、縦軸にソースドレイン電圧をとって、縦型ＭＯＳＦＥＴをターンオフしたときのソースドレイン電圧の変化を例示するグラフ図である。
【図６】本発明の第２の実施形態に係る半導体装置のトレンチソース電極を例示する一部拡大平面図である。
【図７】本発明の第３の実施形態に係る半導体装置を例示する断面図である。
【図８】本発明の第４の実施形態に係る半導体装置を例示する模式的平面図である。
【図９】図８に示すＣ−Ｃ’線による断面図である。
【図１０】本発明の第５の実施形態に係る半導体装置を例示する断面図である。
【図１１】本発明の第６の実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
【図１２】本発明の第７の実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
【図１３】本発明の第８の実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
【図１４】本発明の第９の実施形態に係る半導体装置を例示する断面図である。
【図１５】（ａ）乃至（ｃ）は、第９の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】（ａ）乃至（ｃ）は、第９の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１７】（ａ）乃至（ｃ）は、第９の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１８】本発明の第１０の実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
【図１９】第１０の実施形態に係る半導体装置を例示する断面図である。
【図２０】横軸に時間をとり、縦軸にハイサイド・トランジスタに印加される電圧及び流れる電流をとって、ハイサイド・トランジスタがターンオフしたときの挙動を例示するグラフ図である。
【図２１】横軸にスナバ回路を構成するキャパシタの容量をとり、縦軸に電力損失をとって、スナバ回路のキャパシタの容量がハイサイド・トランジスタの損失に及ぼす影響を例示するグラフ図である。
【図２２】横軸に寄生インダクタンスＬｓの大きさをとり、縦軸にＤＣ−ＤＣコンバータの効率をとって、寄生インダクタンスがＤＣ−ＤＣコンバータの効率に及ぼす影響を例示するグラフ図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する模式的平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、図１に示す領域Ｂを例示する一部拡大平面図である。
本実施形態に係る半導体装置は、１枚のチップに縦型のパワーＭＯＳＦＥＴ及びスナバ回路を搭載した半導体デバイスである。
【００１２】
図１に示すように、本実施形態に係る半導体装置１は、１枚のチップとして構成されている。このチップの外形は表面側から見て矩形であり、その表面における１つの角部には、矩形のゲートパッドＰＧが設けられている。ゲートパッドＰＧからは、ゲート配線ＷＧがチップの外縁に沿って延出しており、枠状のゲート電極を構成している。そして、半導体装置１におけるゲートパッドＰＧ及びゲート配線ＷＧによって囲まれたＬ字形の領域を構成する２つの矩形領域のうち、大きい方の矩形領域は、ＭＯＳＦＥＴが形成されるＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴとなっており、小さい方の矩形領域は、キャパシタが形成されるキャパシタ領域ＡＣａｐａｃｉｔｏｒとなっている。
【００１３】
図２に示すように、半導体装置１においては、導電型がｎ＋型の半導体材料からなるｎ＋型基板１１が設けられており、ｎ＋型基板１１上には、導電型がｎ−型の半導体材料からなるｎ−型エピタキシャル層１２が形成されている。ｎ−型エピタキシャル層１２は、ｎ＋型基板１１上にエピタキシャル成長によって形成されたものであり、ｎ＋型基板１１及びｎ−型エピタキシャル層１２により半導体基板が構成されている。ｎ−型エピタキシャル層１２の抵抗率はｎ＋型基板１１の抵抗率よりも高く、従って、ｎ＋型基板１１は半導体基板の低抵抗層を構成し、ｎ−型エピタキシャル層１２は半導体基板の高抵抗層を構成している。
【００１４】
ｎ−型エピタキシャル層１２の上層部分のうち、ＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴ内に位置する部分には、導電型がｐ型の半導体層（以下、「ｐ型ベース層１３」という）が形成されている。また、ｐ型ベース層１３の上層部分の一部には、導電型がｎ＋型の半導体領域（以下、「ｎ＋型ソース領域１４」という）が形成されており、ｐ型ベース層１３の上層部分の他の一部には、導電型がｐ＋型のｐ＋型領域１５が形成されている。ｎ＋型ソース領域１４とｐ＋型領域１５とは相互に接しており、上方、すなわち、半導体基板の上面に対して垂直な方向から見て、ｎ＋型ソース領域１４及びｐ＋型領域１５の形状はいずれもストライプ状であり、交互に配列されている。
【００１５】
そして、ＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴにおいては、ｎ＋型ソース領域１４の上面側から、複数本のトレンチ１６が形成されている。トレンチ１６は、ｎ＋型ソース領域１４及びｐ型ベース層１３を貫通して、ｎ−型エピタキシャル層１２の上層部分に到達している。また、上方から見て、トレンチ１６はｎ＋型ソース領域１４が延びる方向にストライプ状に延びている。以下、トレンチ１６が延びる方向を、「トレンチ方向」という。トレンチ方向は、半導体基板の上面に対して平行な一方向である。
【００１６】
トレンチ１６の内面上の全域には、ゲート絶縁膜１７が形成されており、ゲート絶縁膜１７上、すなわち、トレンチ１６の内部には、トレンチゲート電極１８が埋め込まれている。これにより、トレンチゲート電極１８は、ゲート絶縁膜１７によって、ｎ−型エピタキシャル層１２、ｐ型ベース層１３及びｎ＋型ソース領域１４から絶縁されている。トレンチゲート電極１８の底面の位置は、ｎ−型エピタキシャル層１２とｐ型ベース層１３との界面の位置よりも下方にある。
【００１７】
一方、ｎ−型エピタキシャル層１２の上層部分のうち、キャパシタ領域ＡＣａｐａｃｉｔｏｒ内に位置する部分には、上面側から複数本のトレンチ２６が形成されている。なお、キャパシタ領域ＡＣａｐａｃｉｔｏｒはｐ型ベース層１３の外部に位置している。トレンチ２６は上述のトレンチ方向、すなわち、トレンチ１６が延びる方向に延びている。また、トレンチ２６の下端はｎ＋型基板１１とｎ−型エピタキシャル層１２との界面には到達しておらず、ｎ−型エピタキシャル層１２内に位置している。トレンチ２６の内面上には容量絶縁膜２７が形成されており、容量絶縁膜２７上、すなわち、トレンチ２６内にはトレンチソース電極２８が設けられている。
【００１８】
例えば、キャパシタ領域ＡＣａｐａｃｉｔｏｒにおけるトレンチ２６、容量絶縁膜２７及びトレンチソース電極２８は、それぞれ、ＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴにおけるトレンチ１６、ゲート絶縁膜１７及びトレンチゲート電極１８と同じ工程で形成されたものである。従って、トレンチ２６の深さはトレンチ１６の深さと等しい。すなわち、高さ方向において、トレンチ２６の底面の位置はトレンチ１６の底面の位置に等しい。また、容量絶縁膜２７の厚さはゲート絶縁膜１７の厚さと等しい。
【００１９】
そして、半導体基板上には、半導体基板の上面の一部を覆うように、絶縁膜２０が設けられている。絶縁膜２０は、ＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴにおいては、トレンチ１６の直上域及びその周辺を覆い、ｎ＋型ソース領域１４の一部及びｐ＋型領域１５を覆わないように形成されており、キャパシタ領域ＡＣａｐａｃｉｔｏｒにおいては、全面を覆うように形成されている。
【００２０】
また、半導体基板上におけるＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴには、絶縁膜２０を覆うように、ソース電極２１が設けられている。ソース電極２１は、ｎ＋型ソース領域１４及びｐ＋型領域１５に接しており、従って、ｎ＋型ソース領域１４及びｐ＋型領域１５に接続されているが、トレンチゲート電極１８からは、絶縁膜２０によって絶縁されている。トレンチゲート電極１８は、その長手方向の両端部において、ゲート配線ＷＧ（図１参照）に接続されている。
【００２１】
図３に示すように、上方から見て、トレンチソース電極２８の形状は、トレンチ方向に延びるストライプ状である。なお、図３においては、絶縁膜２０（図２参照）は図示を省略している。そして、トレンチソース電極２８は、その長手方向の両端部においてソースコンタクト２９（図１参照）に接続されている。ソースコンタクト２９はソース電極２１に接続されている。一方、トレンチソース電極２８の長手方向の中間部分の上面は絶縁膜２０によって覆われており、ソースコンタクト２９及びソース電極２１には接触していない。これにより、トレンチソース電極２８は、その長手方向における一部分を介して、ソース電極２１に接続されている。本実施形態においては、トレンチソース電極２８は、その両端部及びソースコンタクト２９を介してソース電極２１に接続されている。
【００２２】
一方、図２に示すように、ｎ＋型基板１１の下面上の全域には、ドレイン電極２２が設けられている。ドレイン電極２２は、ｎ＋型基板１１の下面に接しており、従って、ｎ＋型基板１１に接続されている。
【００２３】
なお、一例では、ｎ＋型基板１１、ｎ−型エピタキシャル層１２、ｐ型ベース層１３、ｎ＋型ソース領域１４及びｐ＋型領域１５は、単結晶のシリコン（Ｓｉ）にリン（Ｐ）等のドナー又はボロン（Ｂ）等のアクセプタが導入されて形成されており、ゲート絶縁膜１７及び容量絶縁膜２７は酸化シリコンにより形成されており、トレンチゲート電極１８及びトレンチソース電極２８は多結晶シリコンによって形成されている。ｎ＋型基板１１のドナー濃度は例えば１×１０１９ｃｍ−３以上であり、ｎ−型エピタキシャル層１２のドナー濃度は例えば１×１０１７ｃｍ−３以下である。また、ゲートパッドＰＧ、ゲート配線ＷＧ、ソースコンタクト２９、ソース電極２１及びドレイン電極２２は、銅（Ｃｕ）若しくはアルミニウム（Ａｌ）等の金属又は合金によって形成されている。
【００２４】
次に、本実施形態の動作について説明する。
図４は、本実施形態に係る半導体装置を例示する回路図である。
図２及び図４に示すように、ＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴにおいては、ソース電極２１とドレイン電極２２との間に、ｎ＋型ソース領域１４をソースとし、ｐ型ベース層１３をチャネルとし、ｎ＋型基板１１をドレインとし、トレンチゲート電極１８をゲートとした縦型ＭＯＳＦＥＴ３０が形成される。
【００２５】
また、キャパシタ領域ＡＣａｐａｃｉｔｏｒにおいては、ソース電極２１に接続されたトレンチソース電極２８を一方の電極とし、ドレイン電極２２に接続されたｎ−型エピタキシャル層１２を他方の電極とし、容量絶縁膜２７を容量絶縁膜としてキャパシタＣｓｎｕが形成される。キャパシタＣｓｎｕは縦型ＭＯＳＦＥＴ３０のソース・ドレイン間に接続されている。
【００２６】
更に、トレンチソース電極２８がその長手方向の両端部のみを介してソース電極２１に接続されているため、キャパシタＣｓｎｕの一方の電極であるトレンチソース電極２８と、縦型ＭＯＳＦＥＴ３０のソースであるｎ＋型ソース領域１４との間に、寄生抵抗Ｒｓｎｕが発生する。図４に示すように、半導体装置１の等価回路においては、寄生抵抗ＲｓｎｕはキャパシタＣｓｎｕに対して直列に接続される。
【００２７】
更にまた、縦型ＭＯＳＦＥＴ３０及びキャパシタＣｓｎｕは同一の半導体チップに形成されているため、縦型ＭＯＳＦＥＴ３０とキャパシタＣｓｎｕとの間の寄生インダクタンスは極めて小さい。
【００２８】
次に、本実施形態の効果について説明する。
図５は、横軸に時間をとり、縦軸に縦型ＭＯＳＦＥＴのソースドレイン電圧をとって、縦型ＭＯＳＦＥＴをターンオフしたときのソースドレイン電圧の変化を例示するグラフ図である。
【００２９】
図５に示すように、縦型ＭＯＳＦＥＴ３０をオン状態からオフ状態に移行させると、縦型ＭＯＳＦＥＴ３０が組み込まれた回路の寄生インダクタンスに起因して、縦型ＭＯＳＦＥＴのソースドレイン電圧が跳ね上がる。この現象を「スパイク現象」という。図５に示すように、スパイク現象が発生するとソースドレイン電圧は振動するが、やがて減衰して一定値に収束する。この収束値に対するソースドレイン電圧の変動量の最大値をスパイク量ΔＶとすると、下記数式に示すように、スパイク量ΔＶは寄生インダクタンスＬｓ及び電流の変化率（ｄｉ／ｄｔ）に比例する。
ΔＶ＝−Ｌｓ×（ｄｉ／ｄｔ）
【００３０】
そして、電圧Ｖがスパイク現象によって縦型ＭＯＳＦＥＴ３０の耐圧に達すると、ｐ型ベース層１３内におけるトレンチゲート電極１８の近傍でアバランシェ降伏が生じ、大きなスイッチング損失が発生する。また、ソースドレイン電圧が一定値に収束するまでの時間Ｔの間、回路上の寄生インダクタンスから電磁ノイズが放射される。
【００３１】
本実施形態に係る半導体装置１においては、キャパシタＣｓｎｕが縦型ＭＯＳＦＥＴ３０のソース−ドレイン間に接続されることにより、このキャパシタＣｓｎｕが縦型ＭＯＳＦＥＴ３０のスナバ回路となる。すなわち、キャパシタＣｓｎｕを設けることにより、スパイク量ΔＶを低減することができる。このとき、縦型ＭＯＳＦＥＴ３０及びキャパシタＣｓｎｕを同一の半導体チップに形成することにより、縦型ＭＯＳＦＥＴ３０とキャパシタＣｓｎｕとの間の寄生インダクタンスが低くなり、スパイク電流がキャパシタＣｓｎｕからなるスナバ回路に効率的に流れる。この結果、スナバ回路が有効に機能する。また、スナバ回路の存在によるスパイク量ΔＶの増大を抑制することができる。
【００３２】
また、キャパシタＣｓｎｕの一方の電極であるトレンチソース電極２８と、縦型ＭＯＳＦＥＴ３０のソースであるｎ＋型ソース領域１４との間に、寄生抵抗Ｒｓｎｕを付加しているため、スパイク現象に起因したソースドレイン電圧の振動を速やかに減衰させることができる。すなわち、寄生抵抗Ｒｓｎｕを設けることにより、図５に示す減衰時間Ｔを短縮することができる。これにより、電磁ノイズの放射を低減することができる。
【００３３】
更に、本実施形態においては、キャパシタＣｓｎｕが縦型ＭＯＳＦＥＴ３０に対して外付け部品とならないため、半導体装置１のコストを低減することができる。
【００３４】
これに対して、仮に、スナバ回路を縦型ＭＯＳＦＥＴ３０が形成されている半導体チップとは別の半導体チップに形成すると、縦型ＭＯＳＦＥＴとスナバ回路との間に大きな寄生インダクタンスが生じ、スナバ回路に電流がほとんど流れず、スパイク現象を抑制する効果がほとんど得られない。また、縦型ＭＯＳＦＥＴとスナバ回路との間の寄生インダクタンスに起因してスパイク量ΔＶが増大してしまう。更に、キャパシタＣｓｎｕが縦型ＭＯＳＦＥＴ３０の外付け部品となるため、コストが増大する。
【００３５】
次に、本発明の第２の実施形態について説明する。
図６は、本実施形態に係る半導体装置のトレンチソース電極を例示する一部拡大平面図である。
図６が示す領域は、図１の領域Ｂが示す領域に相当する。また、図６においては、絶縁膜２０（図２参照）は図示を省略している。
【００３６】
図６に示すように、本実施形態に係る半導体装置においては、上方から見て、トレンチソース電極２８の形状がメッシュ状となっている。すなわち、トレンチソース電極２８は、トレンチ方向に延びる複数本のストライプ状の部分２８ａと、トレンチ方向に対して直交する方向に延び、部分２８ａ同士を接続する複数本の部分２８ｂとから構成されている。これにより、前述の第１の実施形態と比較して、容量絶縁膜２７の面積を増大させ、キャパシタ領域ＡＣａｐａｃｉｔｏｒにおける単位面積当たりのキャパシタＣｓｎｕの容量を増加させることができる。この結果、ターンオフ時のソースドレイン電圧の跳ね上がりをより効果的に抑制することができる。
【００３７】
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、トレンチソース電極の形状は上述のストライプ状及びメッシュ状には限定されず、種々の形状とすることができる。
【００３８】
次に、本発明の第３の実施形態について説明する。
図７は、本実施形態に係る半導体装置を例示する断面図である。
図７に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図２参照）と比較して、キャパシタ領域ＡＣａｐａｃｉｔｏｒにおけるｎ−型エピタキシャル層１２の上層部分に、ｎ＋型層３１が形成されている点が異なっている。これにより、トレンチ２６間にはｎ＋型層３１が配置される。ｎ＋型層３１の下面は、トレンチ２６の下端部よりも上方に位置している。ｎ＋型層３１の実効的なドナー濃度は、ｎ−型エピタキシャル層１２の実効的なドナー濃度よりも高く、ｎ−型エピタキシャル層１２（高抵抗層）に対して低抵抗層（他の低抵抗層）となっている。ｎ＋型層３１はキャパシタ領域ＡＣａｐａｃｉｔｏｒに対して追加のイオン注入を行うことで形成可能である。
【００３９】
本実施形態によれば、トレンチ２６間にドナー濃度がｎ−型エピタキシャル層１２よりも高いｎ＋型層３１が設けられているため、トレンチソース電極２８に負極、ドレイン電極２２に正極の電圧が印加されたときに、トレンチ２６の側面を起点とした空乏層がｎ＋型層３１内に広がりにくい。これにより、空乏層の形成によるキャパシタＣｓｎｕの実効的な電極間距離の増大を抑えることができ、キャパシタの容量の低下を抑制することができる。すなわち、ｎ−型エピタキシャル層１２によって耐圧を確保しつつ、ｎ＋型層３１によってキャパシタＣｓｎｕの容量を増加させることができる。この結果、第１の実施形態と比較して、スナバ回路の容量が大きい半導体装置を得ることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４０】
次に、本発明の第４の実施形態について説明する。
図８は、本実施形態に係る半導体装置を例示する模式的平面図であり、
図９は、図８に示すＣ−Ｃ’線による断面図である。
【００４１】
図８及び図９に示すように、本実施形態に係る半導体装置４においては、ソースコンタクト２９は、トレンチソース電極２８の長手方向（トレンチ方向）の両端部の直上域と中央部の直上域に合計３個設けられている。これにより、トレンチソース電極２８は、両端部及び中央部の合計３ヶ所を介してソース電極２１に接続されている。この結果、本実施形態に係る半導体装置４においては、前述の第１の実施形態に係る半導体装置１（図２参照）と比較して、寄生抵抗Ｒｓｎｕを低減することができる。このように、ソースコンタクト２９の個数及び配置を選択することにより、トレンチソース電極２８とｎ＋型ソース領域１４との間に発生する寄生抵抗Ｒｓｎｕの大きさを任意に制御することができる。
【００４２】
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、ソースコンタクト２９の個数は２個及び３個には限定されず、１個又は４個以上としてもよい。また、トレンチソース電極２８がソースコンタクト２９に接する位置も、トレンチソース電極２８における長手方向の両端部及び中央部には限定されず、付加したい寄生抵抗Ｒｓｎｕの大きさに応じて、最適な位置とすることができる。
【００４３】
次に、本発明の第５の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を例示する断面図である。
図１０に示すように、本実施形態に係る半導体装置５においては、ソース電極２１がＭＯＳＦＥＴ領域ＡＭＯＳＦＥＴだけでなく、キャパシタ領域ＡＣａｐａｃｉｔｏｒにも設けられている。また、ｎ−型エピタキシャル層１２の最上層部分におけるトレンチ２６の相互間には、導電型がｐ＋型のｐ＋型層３２が形成されている。更に、各ｐ＋型層３２の直上域の一部には絶縁膜２０が形成されていない。この結果、ｐ＋型層３２はソース電極２１に接している。
【００４４】
本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。本実施形態においても、前述の第１の実施形態と同様に、縦型ＭＯＳＦＥＴと同じチップに、縦型ＭＯＳＦＥＴに直列に接続されたキャパシタ及び寄生抵抗を形成することができる。
【００４５】
次に、本発明の第６の実施形態について説明する。
図１１は、本実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
本実施形態は、ＤＣ−ＤＣコンバータの実施形態である。
【００４６】
図１１に示すように、本実施形態に係るＤＣ−ＤＣコンバータ４１においては、直流電源４２が設けられている。直流電源４２の負極の電位は負極側基準電位であり、例えば接地電位ＧＮＤである。また、直流電源４２の正極の電位は正極側基準電位であり、入力電位Ｖｉｎである。そして、直流電源４２の正極と負極との間、すなわち、入力電位Ｖｉｎと接地電位ＧＮＤとの間には、出力回路４３が接続されている。
【００４７】
出力回路４３においては、例えばＮ型のＭＯＳＦＥＴからなるハイサイド・トランジスタＨＱと、例えばＮ型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱとが直列に接続されている。これにより、ハイサイド・トランジスタＨＱのドレインに入力電位Ｖｉｎが印加され、ハイサイド・トランジスタＨＱのソースはローサイド・トランジスタＬＱのドレインに接続されており、ローサイド・トランジスタＬＱのソースに接地電位ＧＮＤが印加される。そして、ハイサイド・トランジスタＨＱに対して並列にスナバ回路４４Ｈが接続されており、ローサイド・トランジスタＬＱに対して並列にスナバ回路４４Ｌが接続されている。
【００４８】
また、ＤＣ−ＤＣコンバータ４１においては、出力回路４３を制御するコントロール回路４５が設けられている。コントロール回路４５は、ハイサイド・トランジスタＨＱのゲート電位及びローサイド・トランジスタＬＱのゲート電位を制御することにより、トランジスタＨＱ及びＬＱの導通／非導通をそれぞれ切替える回路である。コントロール回路４５においては、制御信号を出力するＰＷＭ（Pulse Width Modulation：パルス幅変調）制御回路（図示せず）と、ＰＷＭ制御回路から出力された制御信号を増幅する複数段のＣＭＯＳ回路（図示せず）等が設けられている。
【００４９】
更に、ＤＣ−ＤＣコンバータ４１においては、インダクタ５１及びキャパシタ５２が設けられている。インダクタ５１は、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとの接続点Ｎと出力端子４９との間に接続されており、キャパシタ５２は、出力端子４９と接地電位ＧＮＤとの間に接続されている。これにより、インダクタ５１及びキャパシタ５２からなるＬＣ回路が構成されている。
【００５０】
そして、ＤＣ−ＤＣコンバータ４１においては、ハイサイド・トランジスタＨＱ及びスナバ回路４４Ｈは、前述の第１の実施形態に係る半導体装置１によって構成されている。すなわち、ハイサイド・トランジスタＨＱは縦型ＭＯＳＦＥＴ３０によって構成されており、スナバ回路４４ＨはキャパシタＣｓｎｕ及び寄生抵抗Ｒｓｎｕによって構成されている。同様に、ローサイド・トランジスタＬＱ及びスナバ回路４４Ｌも、第１の実施形態に係る半導体装置１によって構成されている。このように、ＤＣ−ＤＣコンバータ４１においては、半導体装置１が出力回路４３のスイッチングデバイスとして使用されている。
【００５１】
次に、本実施形態の動作及び効果について説明する。
ＤＣ−ＤＣコンバータ４１が作動して、ハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱがそれぞれターンオフすると、直流電源４２、ハイサイド・トランジスタＨＱ、接続点Ｎ、ローサイド・トランジスタＬＱ及び直流電源４２からなる電流経路には、寄生インダクタンスＬｓ（Stray Inductance）が発生する。
【００５２】
しかしながら、本実施形態においては、スナバ回路４４Ｈ及び４４Ｌがそれぞれハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱと同じチップに形成されているため、前述の第１の実施形態において説明した動作により、ハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱの双方においてスパイク現象を抑制し、ソースドレイン電圧の変動を抑制することができる。なお、寄生インダクタンスＬｓは上述の電流経路上のどの位置に発生しても、スパイク量ΔＶに及ぼす影響は等価であるが、図１１においては、便宜上、直流電源４２の正極とハイサイド・トランジスタＨＱとの間に寄生インダクタンスＬｓを記載した。後述する他の図においても同様である。
【００５３】
次に、本発明の第７の実施形態について説明する。
図１２は、本実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
図１２に示すように、本実施形態に係るＤＣ−ＤＣコンバータ４１Ｈにおいては、ハイサイド・トランジスタＨＱのみにスナバ回路４４Ｈが接続されており、ローサイド・トランジスタＬＱにはスナバ回路は接続されていない。すなわち、ハイサイド・トランジスタＨＱ及びスナバ回路４４Ｈのみが、前述の第１の実施形態に係る半導体装置１によって構成されている。本実施形態においては、ハイサイド・トランジスタＨＱに生じるスパイク現象を抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第６の実施形態と同様である。
【００５４】
次に、本発明の第８の実施形態について説明する。
図１３は、本実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
図１３に示すように、本実施形態に係るＤＣ−ＤＣコンバータ４１Ｌにおいては、ローサイド・トランジスタＬＱのみにスナバ回路４４Ｌが接続されており、ハイサイド・トランジスタＨＱにはスナバ回路は接続されていない。すなわち、ローサイド・トランジスタＬＱのみにスナバ回路４４Ｌのみが、前述の第１の実施形態に係る半導体装置１によって構成されている。本実施形態においては、ローサイド・トランジスタＬＱに生じるスパイク現象を抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第６の実施形態と同様である。
【００５５】
なお、第６〜第８の実施形態においては、出力回路４３を構成するスイッチングデバイスとして前述の第１の実施形態に係る半導体装置１を用いる例を示したが、本発明はこれに限定されず、第６〜第８の実施形態において、第２〜第５の実施形態のいずれかに係る半導体装置を用いてもよい。また、第６の実施形態において、ハイサイド・トランジスタＨＱ及びスナバ回路４４Ｈとローサイド・トランジスタＬＱ及びスナバ回路４４Ｌとで、相互に異なる実施形態に係る半導体装置を用いてもよい。
【００５６】
次に、本発明の第９の実施形態について説明する。
図１４は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置は、縦型のパワーＭＯＳＦＥＴである。
【００５７】
図１４に示すように、本実施形態に係る半導体装置１０１においては、導電型がｎ＋型の半導体基板（以下、「ｎ＋型基板１１１」という）が設けられており、このｎ＋型基板１１１上には、導電型がｐ型の半導体層（以下、「ｐ型ベース層１１２」という）が設けられている。ｎ＋型基板１１１とｐ型ベース層１１２とは相互に接している。また、ｐ型ベース層１１２の上層部分の一部には、導電型がｎ＋型の半導体領域（以下、「ｎ＋型ソース領域１１３」という）が形成されており、ｐ型ベース層１１２の上層部分の他の一部には、導電型がｐ＋型のｐ＋型領域１１４が形成されている。ｎ＋型ソース領域１１３とｐ＋型領域１１４とは相互に接しており、上方、すなわち、ｐ型ベース層１１２の上面に対して垂直な方向から見て、ｎ＋型ソース領域１１３及びｐ＋型領域１１４はいずれもストライプ状に形成されており、交互に配列されている。
【００５８】
半導体装置１０１においては、ｎ＋型ソース領域１１３の上面側から、トレンチ１１６が形成されている。トレンチ１１６は、ｎ＋型ソース領域１１３及びｐ型ベース層１１２を貫通して、ｎ＋型基板１１１の上層部分に到達している。また、上方から見て、トレンチ１１６はｎ＋型ソース領域１１３が延びる方向にストライプ状に延びている。トレンチ１１６の内面上の全域には、ゲート絶縁膜１１７が形成されており、トレンチ１１６の内部には、トレンチゲート電極１１８が埋め込まれている。これにより、トレンチゲート電極１１８は、ゲート絶縁膜１１７によって、ｎ＋型基板１１１、ｐ型ベース層１１２及びｎ＋型ソース領域１１３から絶縁されている。トレンチゲート電極１１８の底面の位置は、ｎ＋型基板１１１とｐ型ベース層１１２との界面の位置よりも下方にある。
【００５９】
また、ｐ型ベース層１１２の上面上におけるトレンチ１１６の直上域及びその周辺には、絶縁膜１２０が設けられている。更に、ｐ型ベース層１１２の上面上には、絶縁膜１２０を覆うように、ソース電極１２１が設けられている。ソース電極１２１は、ｐ型ベース層１１２の上層部分に設けられたｎ＋型ソース領域１１３及びｐ＋型領域１１４に接しており、従って、ｎ＋型ソース領域１１３及びｐ＋型領域１１４に接続されているが、トレンチゲート電極１１８からは、絶縁膜１２０によって絶縁されている。更にまた、ｐ型ベース層１１２の上面上の他の領域には、トレンチゲート電極１１８に接続されたゲート電極（図示せず）が設けられている。
【００６０】
一方、ｎ＋型基板１１１の下面上の全域には、ドレイン電極１２２が設けられている。ドレイン電極１２２は、ｎ＋型基板１１１の下面に接しており、従って、ｎ＋型基板１１１に接続されている。このように、半導体装置１０１においては、ドレイン電極１２２とソース電極１２１との間に、半導体部分、すなわち、ｎ＋型基板１１１、ｐ型ベース層１１２、ｎ＋型ソース領域１１３及びｐ＋型領域１１４が挟まれており、この半導体部分に、トレンチゲート電極１１８が埋設されている。
【００６１】
そして、本実施形態においては、ゲート絶縁膜１１７におけるトレンチ１１６の底面上に形成された部分１１７ａの厚さと、ゲート絶縁膜１１７におけるトレンチ１１６の側面上に形成された部分１１７ｂの厚さとが、相互に異なっている。より具体的には、底面上の部分１１７ａの厚さは、側面上の部分１１７ｂのうち最も薄い部分の厚さよりも厚い。なお、トレンチ１１６の底面とは、トレンチ１１６のドレイン電極１２２側の面をいい、トレンチ１１６の側面とは、底面以外の面、すなわち、ドレイン電極１２２からソース電極１２１に向かう方向に略平行な面をいう。
【００６２】
また、一例では、ｎ＋型基板１１１、ｐ型ベース層１１２、ｎ＋型ソース領域１１３及びｐ＋型領域１１４は、単結晶のシリコン（Ｓｉ）にリン（Ｐ）等のドナー又はボロン（Ｂ）等のアクセプタが導入されて形成されており、ゲート絶縁膜１１７は酸化シリコンにより形成されており、トレンチゲート電極１１８は多結晶シリコンによって形成されている。また、ソース電極１２１及びドレイン電極１２２は、銅（Ｃｕ）若しくはアルミニウム（Ａｌ）等の金属又は合金によって形成されている。ｎ＋型基板１１１のドナー濃度は、例えば、１×１０１９ｃｍ−３以上である。
【００６３】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１５（ａ）乃至（ｃ）及び図１６（ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００６４】
先ず、図１５（ａ）に示すように、例えば単結晶のシリコンからなるｎ＋型基板１１１を用意する。そして、このｎ＋型基板１１１上に、ｎ型のシリコンをエピタキシャル成長させ、エピタキシャル層を形成する。次に、このｎ型のエピタキシャル層に対して、ボロンイオン（Ｂ＋）のイオン注入を行い、熱処理により拡散させ、ｎ＋型基板１１１に到達するｐ型ベース層１１２を形成する。
【００６５】
次に、図１５（ｂ）に示すように、ｐ型ベース層１１２の上面側から、ｐ型ベース層１１２を貫通してｎ＋型基板１１１に到達するように、トレンチ１１６を形成する。そして、トレンチ１１６の内部に、酸化シリコン等の絶縁材料１２６を埋め込む。
【００６６】
次に、図１５（ｃ）に示すように、トレンチ１１６の上部に埋め込まれた絶縁材料１２６を除去し、トレンチ１１６の下部のみに残留させる。このとき、残留した絶縁材料１２６の上面の位置は、ｎ＋型基板１１１とｐ型ベース層１１２との界面よりも下方とする。
【００６７】
次に、図１６（ａ）に示すように、例えば、酸化雰囲気中で熱処理を行って、トレンチ１１６の内面上に熱酸化膜１２７を形成する。これにより、絶縁材料１２６と熱酸化膜１２７とが一体化して、ゲート絶縁膜１１７が形成される。このとき、絶縁材料１２６がゲート絶縁膜１１７におけるトレンチ１１６の底面上の部分１１７ａとなり、熱酸化膜１２７がゲート絶縁膜１１７におけるトレンチ１１６の側面上の部分１１７ｂとなり、部分１１７ａの厚さは部分１１７ｂの厚さよりも厚くなる。なお、トレンチ１１６の内面上には、熱酸化膜１２７を形成する替わりに、例えばＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）等によって絶縁膜を堆積させてもよい。
【００６８】
次に、図１６（ｂ）に示すように、トレンチ１１６内に、例えば多結晶シリコンを埋め込み、トレンチゲート電極１１８を形成する。
【００６９】
次に、図１６（ｃ）に示すように、ｐ型ベース層１１２の上層部分におけるトレンチ１１６に接する領域にリン等のドナーを注入することにより、ｎ＋型ソース領域１１３を形成する。また、ｐベース層１１２の上層部分の他の領域にボロン等のアクセプタを注入することにより、ｐ＋型領域１１４を形成する。
【００７０】
次に、図１４に示すように、ｐ型ベース層１１２の上面上におけるトレンチ１１６の直上域及びその周辺に絶縁膜１２０を形成する。次に、ｐ型ベース層１１２の上面上に、絶縁膜１２０を覆い、ｎ＋型ソース領域１１３及びｐ＋型領域１１４に接触するように、ソース電極１２１を形成する。また、ｐ型ベース層１１２の上面上の他の領域には、ゲート電極（図示せず）を形成する。一方、ｎ＋型基板１１１の下面上の全面に、ドレイン電極１２２を形成する。
【００７１】
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体装置１０１においては、ｎ＋型基板１１１がｐ型ベース層１１２に接しており、ｎ＋型基板１１１とｐ型ベース層１１２との間に、ドナー濃度がｎ＋型基板１１１のドナー濃度よりも低いバッファー層が設けられていない。このため、バッファー層の厚さのばらつきに起因して、半導体装置１０１の特性がばらつくという問題が生じない。なお、この場合のバッファー層とは、例えば、ドナー濃度が１×１０１７ｃｍ−３以下のｎ−型シリコン層をいう。
【００７２】
また、バッファー層が設けられていないため、半導体装置１０１の耐圧はゲート絶縁膜１１７の厚さによって決まる。すなわち、ゲート絶縁膜１１７におけるトレンチ１１６の底面上に設けられた部分１１７ａの厚さによって、トレンチゲート電極１１８とドレイン電極１２２との間の耐圧が決まり、ゲート絶縁膜１１７におけるトレンチ１１６の側面上に設けられた部分１１７ｂの厚さによって、トレンチゲート電極１１８とソース電極１２１との間の耐圧が決まる。但し、部分１１７ｂの厚さを厚くし過ぎると、トレンチゲート電極１１８がｐ型ベース層１１２に及ぼす電界効果が小さくなり、ＭＯＳＦＥＴの応答性が低下する。
【００７３】
本実施形態においては、部分１１７ａの厚さと部分１１７ｂの厚さとを異ならせているため、ゲート・ドレイン間の耐圧と、ゲート・ソース間の耐圧を、相互に独立して設定することができる。これにより、半導体装置１０１の耐圧を最適化することができる。例えば、部分１１７ａの厚さを部分１１７ｂの厚さよりも厚くすることにより、ＭＯＳＦＥＴの応答性を確保しつつ、ゲート・ドレイン間の耐圧を高めることができる。一例では、部分１１７ａの厚さを５０乃至１００ｎｍ（ナノメートル）とすることにより、定格１５Ｖの耐圧を確保することができ、部分１１７ｂの厚さを１５乃至２０ｎｍとすることにより、５Ｖの電圧による駆動を実現することができる。
【００７４】
次に、第９の実施形態の変形例について説明する。
本変形例は、前述の第９の実施形態と比較して、ゲート絶縁膜の製造方法が異なっている。
図１７（ａ）乃至（ｃ）は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。
【００７５】
先ず、図１５（ａ）で説明した方法により、ｎ＋型基板１１１上にｐ型ベース層１１２を形成する。次に、図１７（ａ）に示すように、トレンチ１１６を形成し、トレンチ１１６の内面上に酸化シリコン膜１３１を形成し、その上に窒化シリコン膜１３２を形成する。
【００７６】
次に、図１７（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングを行い、窒化シリコン膜１３２のうち、トレンチ１１６の底面上に形成された部分を除去する。これにより、トレンチ１１６の底面上において、酸化シリコン膜１３１が露出する。
【００７７】
次に、図１７（ｃ）に示すように、酸化雰囲気中で熱処理を行う。これにより、酸化シリコン膜１３１の露出部分において熱酸化が進行し、トレンチ１１６の底部に厚い熱酸化膜１３３が形成される。その後、窒化シリコン膜１３２を除去する。これにより、酸化シリコン膜１３１及び熱酸化膜１３３により、ゲート絶縁膜１１７が形成される。このとき、ゲート絶縁膜１１７の部分１１７ａは酸化シリコン膜１３１及び熱酸化膜１３３によって形成されて相対的に厚くなり、部分１１７ｂは酸化シリコン膜１３１によって形成されて相対的に薄くなる。以後の製造方法は、前述の第９の実施形態と同様である。
【００７８】
本変形例によっても、部分１１７ａの厚さと部分１１７ｂの厚さとが相互に異なるゲート絶縁膜１１７を形成することができる。本変形例における上記以外の構成及び作用効果は、前述の第９の実施形態と同様である。
【００７９】
次に、本発明の第１０の実施形態について説明する。
図１８は、本実施形態に係るＤＣ−ＤＣコンバータを例示する回路図であり、
図１９は、本実施形態に係る半導体装置を例示する断面図である。
【００８０】
図１８に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１４１においては、直流電源１４２が設けられている。直流電源１４２の負極の電位は負極側基準電位であり、例えば接地電位ＧＮＤである。また、直流電源１４２の正極の電位は正極側基準電位であり、入力電位Ｖｉｎである。そして、直流電源１４２の正極と負極との間、すなわち、入力電位Ｖｉｎと接地電位ＧＮＤとの間には、出力回路１４３が接続されている。出力回路１４３においては、例えばＮ型のＭＯＳＦＥＴからなるハイサイド・トランジスタＨＱと、例えばＮ型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱとが直列に接続されている。これにより、ハイサイド・トランジスタＨＱのドレインに入力電位Ｖｉｎが印加され、ハイサイド・トランジスタＨＱのソースはローサイド・トランジスタＬＱのドレインに接続されており、ローサイド・トランジスタＬＱのソースに接地電位ＧＮＤが印加される。
【００８１】
また、ハイサイド・トランジスタＨＱに対して並列に、キャパシタ１４４が接続されている。キャパシタ１４４の容量は、例えば６０００ｐＦ以下である。なお、ＤＣ−ＤＣコンバータ１４１が動作すると、直流電源１４２、ハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱからなる電流経路には、寄生インダクタンスＬｓ（Stray Inductance）が発生する。これについては、後述する。
【００８２】
また、ＤＣ−ＤＣコンバータ１４１においては、出力回路１４３を制御するコントロール回路１４５が設けられている。コントロール回路１４５は、ハイサイド・トランジスタＨＱのゲート電位及びローサイド・トランジスタＬＱのゲート電位を制御することにより、トランジスタＨＱ及びＬＱの導通／非導通をそれぞれ切替える回路である。コントロール回路１４５においては、制御信号を出力するＰＷＭ（Pulse Width Modulation：パルス幅変調）制御回路（図示せず）と、ＰＷＭ制御回路から出力された制御信号を増幅する複数段のＣＭＯＳ回路（図示せず）等が設けられている。
【００８３】
更に、ＤＣ−ＤＣコンバータ１４１においては、インダクタ１５１及びキャパシタ１５２が設けられている。インダクタ１５１は、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとの接続点Ｎと出力端子１４９との間に接続されており、キャパシタ１５２は、出力端子１４９と接地電位ＧＮＤとの間に接続されている。これにより、インダクタ１５１及びキャパシタ１５２からなるＬＣ回路が構成されている。
【００８４】
そして、図１９に示すように、ＤＣ−ＤＣコンバータ１４１においては、ハイサイド・トランジスタＨＱ及びキャパシタ１４４が同一の半導体チップ１４６に形成されている。すなわち、半導体チップ１４６においては、スイッチ領域Ａｓ及びキャパシタ領域Ａｃが設定されており、スイッチ領域Ａｓにはハイサイド・トランジスタＨＱが形成されており、キャパシタ領域Ａｃにはキャパシタ１４４が形成されている。ハイサイド・トランジスタＨＱの構成は、前述の第８の実施形態に係る半導体装置１０１と同様である。
【００８５】
一方、半導体チップ１４６のキャパシタ領域Ａｃにおいては、ｎ＋型基板１１１上に、ｎ型エピタキシャル層１６１が設けられている。ｎ型エピタキシャル層１６１は、例えば、前述の第８の実施形態における図１５（ａ）に示す工程において、ｎ＋型基板１１１上に形成されたｎ型エピタキシャル層のうち、ボロンイオンが注入されていない部分である。また、ｎ型エピタキシャル層１６１の上層部分には、ｐ＋型領域１１４が形成されている。
【００８６】
更に、キャパシタ領域Ａｃにおいては、上側、すなわちｐ＋型領域１１４の上面側から、トレンチ１６２が形成されている。トレンチ１６２は、ｐ＋型領域１１４及びｎ型エピタキシャル層１６１を貫通してｎ＋型基板１１１の上層部分に到達している。これにより、ｎ＋型基板１１１上におけるトレンチ１６２の周囲には、ｎ＋型基板１１１に接したｎ型エピタキシャル層１６１が形成されている。トレンチ１６２は、例えば、スイッチ領域Ａｓのトレンチ１１６と同じ工程で形成されたものであり、トレンチ１１６の深さとトレンチ１６２の深さとは相互に等しい。すなわち、高さ方向において、トレンチ１１６の底面の位置はトレンチ１６２の底面の位置に等しい。
【００８７】
更にまた、トレンチ１６２の内面上には、容量絶縁膜１６３が形成されている。容量絶縁膜１６３はスイッチ領域Ａｓのゲート絶縁膜１１７と同じ工程で形成されたものであり、トレンチ１６２の底面上の部分１６３ａが、トレンチ１６２の側面上の部分１６３ｂよりも厚くなっている。そして、トレンチ１６２内には、トレンチソース電極１６４が設けられている。トレンチソース電極１６４は、例えば、スイッチ領域Ａｓのトレンチゲート電極１１８と同じ工程で形成されたものである。但し、トレンチソース電極１６４は、ゲート電極（図示せず）ではなく、ソース電極１２１に接続されている。
【００８８】
次に、本実施形態の作用効果について説明する。
図２０は、横軸に時間をとり、縦軸にハイサイド・トランジスタに印加される電圧及び流れる電流をとって、ハイサイド・トランジスタがターンオフしたときの挙動を例示するグラフ図である。
【００８９】
ＤＣ−ＤＣコンバータ１４１が動作することにより、電流経路に寄生インダクタンスＬｓが発生する。これにより、図２０に示すように、ハイサイド・トランジスタＨＱがターンオフしたときに、ハイサイド・トランジスタＨＱに印加される電圧Ｖが一時的に跳ね上がるスパイク現象が発生する。このときのスパイク量ΔＶは、下記数式に示すように、寄生インダクタンスＬｓ及び電流の変化率（ｄｉ／ｄｔ）に比例する。なお、下記数式は、前述の第１の実施形態において示した数式と同じものである。
ΔＶ＝−Ｌｓ×（ｄｉ／ｄｔ）
【００９０】
そして、電圧Ｖがスパイク現象によってハイサイド・トランジスタＨＱの耐圧に達すると、ｐ型ベース層１１２内におけるトレンチゲート電極１１８の近傍でアバランシェ降伏が生じ、大きなスイッチング損失が発生する。
【００９１】
このスイッチング損失を低減する方法として、ハイサイド・トランジスタＨＱのソース・ドレイン間にキャパシタを接続してスナバ回路を形成する方法がある。しかし、仮に、このスナバ回路をハイサイド・トランジスタＨＱが形成されている半導体チップとは別の半導体チップに形成すると、ハイサイド・トランジスタＨＱとスナバ回路との間に大きな寄生インダクタンスが生じ、スナバ回路に電流がほとんど流れず、スイッチング損失を低減する効果がほとんど得られない。また、スナバ回路がハイサイド・トランジスタＨＱに対して外付け部品となるため、部品数が増加してＤＣ−ＤＣコンバータ１４１のコストが増大してしまう。
【００９２】
これに対して、本実施形態によれば、トレンチソース電極１６４はソース電極１２１に接続されており、ｎ＋型基板１１１及びｎ型エピタキシャル層１６１はドレイン電極１２２に接続されており、トレンチソース電極１６４とｎ＋型基板１１１及びｎ型エピタキシャル層１６１との間に、容量絶縁膜１６３が介在している。これにより、ハイサイド・トランジスタＨＱのソース・ドレイン間にキャパシタ１４４が形成され、このキャパシタ１４４がスナバ回路となる。
【００９３】
この場合、ハイサイド・トランジスタＨＱ及びキャパシタ１４４は同一の半導体チップ１４６に形成されているため、ハイサイド・トランジスタＨＱとキャパシタ１４４との間の寄生インダクタンスは極めて小さく、スパイク電流がキャパシタ１４４に効率的に流れる。この結果、スナバ回路が有効に機能する。
【００９４】
また、ｎ＋型基板１１１上にｎ型エピタキシャル層１６１を設け、ｎ型エピタキシャル層１６１を貫通してｎ＋型基板１１１に到達するようにトレンチ１６２を形成することにより、キャパシタ１４４の電極面積を増大させると共に、電極間距離を容量絶縁膜１６３の膜厚まで低減し、キャパシタ１４４の容量を増やすことができる。
【００９５】
更に、容量絶縁膜１６３におけるトレンチ１６２の底面上に形成された部分１６３ａの厚さを相対的に厚くし、トレンチ１６２の側面上に形成された部分１６３ｂの厚さを相対的に薄くすることにより、ソース・ドレイン間の耐圧を確保しつつ、キャパシタ１４４の容量を大きくすることができる。
【００９６】
更にまた、トレンチ１６２をトレンチ１１６と同じ工程で形成し、容量絶縁膜１６３をゲート絶縁膜１１７と同じ工程で形成し、トレンチソース電極１６４をトレンチゲート電極１１８と同じ工程で形成することにより、キャパシタ１４４をハイサイド・トランジスタＨＱと同時に作製することができる。この結果、半導体チップ１４６の作製コストを抑えることができる。
【００９７】
更にまた、キャパシタ１４４がハイサイド・トランジスタＨＱに対して外付け部品とならないため、コストの増加を抑えることができる。本実施形態における上記以外の作用効果は、前述の第９の実施形態と同様である。
【００９８】
次に、上述の第１０の実施形態の効果を示す試験例について説明する。
先ず、第１の試験例について説明する。
本試験例においては、図１８及び図１９に示すＤＣ−ＤＣコンバータ１４１を想定して、キャパシタ１４４の大きさがハイサイド・トランジスタＨＱの電力損失に及ぼす影響をシミュレートした。
図２１は、横軸にスナバ回路を構成するキャパシタの容量をとり、縦軸に電力損失をとって、スナバ回路のキャパシタの容量がハイサイド・トランジスタの損失に及ぼす影響を例示するグラフ図である。
【００９９】
図２１の横軸が表す容量は、図１８及び図１９に示すキャパシタ１４４の容量に相当する。横軸の単位はｐＦ（ピコファラド）であり、縦軸の単位はＷ（ワット）である。また、本試験例においては、寄生インダクタンスＬｓの大きさは５ｎＨ（ナノヘンリー）とし、ＤＣ−ＤＣコンバータ１４１から出力される電流の大きさは、１６Ａ（アンペア）とした。
【０１００】
図２１に示すように、キャパシタ１４４の容量が０ｐＦから６０００ｐＦの範囲で増加すると、導通損失はほとんど変化せず、ターンオン損失はやや増加するものの、ターンオフ損失が大きく減少し、この結果、ハイサイド・トランジスタＨＱの総損失は大きく減少した。一方、容量を６０００ｐＦを超えて大きくしても、ハイサイド・トランジスタＨＱの損失を低減する効果は飽和した。
【０１０１】
図２１に示す例では、キャパシタ１４４の容量が６０００ｐＦから１２０００ｐＦの範囲にあるときのハイサイド・トランジスタＨＱの総損失は、容量が０ｐＦであるときのハイサイド・トランジスタＨＱの総損失と比較して、半分以下となった。このように、キャパシタ１４４を設けることにより、ハイサイド・トランジスタＨＱの総損失を低減することができた。但し、容量を６０００ｐＦよりも大きくしても、ハイサイド・トランジスタＨＱの損失を低減する効果は飽和するため、キャパシタ１４４の容量は６０００ｐＦ以下とすることが好ましい。
【０１０２】
次に、第２の試験例について説明する。
本試験例においては、図１８及び図１９に示すＤＣ−ＤＣコンバータ１４１を想定して、本実施形態に係るＤＣ−ＤＣコンバータの効率をシミュレートした。また、比較例として、ＤＣ−ＤＣコンバータ１４１からキャパシタ１４４を除いたＤＣ−ＤＣコンバータを想定し、同様な条件でシミュレートした。
【０１０３】
図２２は、横軸に寄生インダクタンスＬｓの大きさをとり、縦軸にＤＣ−ＤＣコンバータの効率をとって、寄生インダクタンスがＤＣ−ＤＣコンバータの効率に及ぼす影響を例示するグラフ図である。
なお、図２２の縦軸に示す「効率」とは、ＤＣ−ＤＣコンバータの入力電力に対する出力電力の比率を百分率で表した値である。すなわち、「効率」は、以下の数式によって定義される。
効率（％）＝（出力電力）／（入力電力）×１００
【０１０４】
本試験例においては、ハイサイド・トランジスタＨＱの入力電位Ｖｉｎを５Ｖ（ボルト）とし、ゲート電位を５Ｖとし、ＤＣ−ＤＣコンバータ１４１の出力電圧Ｖｏｕｔを１．０８３Ｖとし、出力電流を１６Ａとし、出力回路１４３が出力する制御信号の周波数を１ＭＨｚ（メガヘルツ）とした。
【０１０５】
図２２に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１４１においても、比較例に係るＤＣ−ＤＣコンバータにおいても、寄生インダクタンスＬｓが増大すると効率が低下した。しかし、本実施形態に係るＤＣ−ＤＣコンバータ１４１においては、比較例に係るＤＣ−ＤＣコンバータと比較して、効率の低下を抑えることができた。これは、キャパシタ１４４からなるスナバ回路の効果であると考えられる。
【０１０６】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第１〜第５の実施形態に係る半導体装置において、前述の第９の実施形態のように、ゲート絶縁膜におけるトレンチの底面上に形成された部分の厚さを、トレンチの側面上に形成された部分のうち最も薄い部分の厚さよりも厚くしてもよい。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１０７】
１、３、４、５  半導体装置、１１  ｎ＋型基板、１２  ｎ−型エピタキシャル層、１３  ｐ型ベース層、１４  ｎ＋型ソース領域、１５  ｐ＋型領域、１６  トレンチ、１７  ゲート絶縁膜、１８  トレンチゲート電極、２０  絶縁膜、２１  ソース電極、２２  ドレイン電極、２６  トレンチ、２７  容量絶縁膜、２８  トレンチソース電極、２８ａ、２８ｂ  部分、２９  ソースコンタクト、３０  縦型ＭＯＳＦＥＴ、３１  ｎ＋型層、３２  ｐ＋型層、４１  ＤＣ−ＤＣコンバータ、４２  直流電源、４３  出力回路、４４Ｈ、４４Ｌ  スナバ回路、４５  コントロール回路、４６  半導体チップ、４９  出力端子、５１  インダクタ、５２  キャパシタ、１０１  半導体装置、１１１  ｎ＋型基板、１１２  ｐ型ベース層、１１３  ｎ＋型ソース領域、１１４  ｐ＋型領域、１１６  トレンチ、１１７  ゲート絶縁膜、１１７ａ、１１７ｂ  部分、１１８  トレンチゲート電極、１２０  絶縁膜、１２１  ソース電極、１２２  ドレイン電極、１２６  絶縁材料、１２７  熱酸化膜、１３１  酸化シリコン膜、１３２  窒化シリコン膜、１３３  熱酸化膜、１４１  ＤＣ−ＤＣコンバータ、１４２  直流電源、１４３  出力回路、１４４  キャパシタ、１４５  コントロール回路、１４６  半導体チップ、１４９  出力端子、１５１  インダクタ、１５２  キャパシタ、１６１  ｎ型エピタキシャル層、１６２  トレンチ、１６３  容量絶縁膜、１６３ａ、１６３ｂ  部分、１６４  トレンチソース電極、Ａｃ  キャパシタ領域、Ａｓ  スイッチ領域、ＡＣａｐａｃｉｔｏｒ  キャパシタ領域、ＡＭＯＳＦＥＴ  ＭＯＳＦＥＴ領域、Ｃｓｎｕ  キャパシタ、ＧＮＤ  接地電位、ＨＱ  ハイサイド・トランジスタ、ＬＱ  ローサイド・トランジスタ、Ｌｓ  寄生インダクタンス、Ｎ  接続点、ＰＧ  ゲートパッド、Ｒｓｎｕ  寄生抵抗、Ｖｉｎ  入力電位、ΔＶ  スパイク量、ＷＧ  ゲート配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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