(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の発光画素を有する表示装置であって、
発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、
第１電源線及び第２電源線と、
発光画素行ごとに配置された走査線と、
発光画素行ごとに配置された第１制御線、第２制御線及び第３制御線を備え、
前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、
前記複数の発光画素のそれぞれは、
一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、
ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、
一方の端子が前記駆動トランジスタのゲートに接続された第１容量素子と、
一方の端子が前記第１容量素子の他方の端子に接続され、他方の端子が前記第３制御線に接続された第２容量素子と、
ゲートが前記第１制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第１スイッチングトランジスタと、
ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記駆動トランジスタのソース及びドレインの他方の端子との間に挿入された第２スイッチングトランジスタとを備え、
ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、
ゲートが前記走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、
（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、
ゲートが前記走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備え、
前記第１制御線及び前記第３制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
表示装置。
【請求項２】
さらに、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
請求項１に記載の表示装置。
【請求項３】
さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線、前記第３制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、
前記駆動回路は、
前記第２制御線からの制御信号により前記第２スイッチングトランジスタをオフ状態とすることで、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電源電圧の印加を停止し、
前記走査線からの走査信号により前記第３スイッチングトランジスタをオン状態とすることで、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
前記第１スイッチングトランジスタがオン状態で前記第３制御線の電圧レベルを変化させることで、前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、
前記走査線からの走査信号により前記第３スイッチングトランジスタをオフ状態とすることで、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、
前記第２制御線からの制御信号により前記第２スイッチングトランジスタをオフ状態とすることで、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタへの電源電圧の印加を停止し、
前記走査線からの走査信号により前記第４スイッチングトランジスタをオン状態とすることで、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、
前記第１スイッチングトランジスタがオン状態で前記第３制御線の電圧レベルを変化させることで、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、
前記走査線からの走査信号により前記第４スイッチングトランジスタをオフ状態とすることで、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする
請求項１または２に記載の表示装置。
【請求項４】
前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１容量素子に記憶させるための基準電圧からなり、
前記表示装置は、さらに、
前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、
前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、
前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記信号線駆動回路に前記第２信号線へ前記輝度信号電圧を出力させている間には前記第１信号線へ前記基準電圧を出力させる
請求項１〜３のうちいずれか１項に記載の表示装置。
【請求項５】
全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、
前記駆動トランジスタの閾値電圧を検出する時間は、
最大でＴｆ／Ｎである
請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
複数の信号線のうち一の信号線から供給された輝度信号電圧または基準電圧を当該電圧に対応した信号電流に変換する駆動トランジスタと、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成する表示装置の駆動方法であって、
ｋ（ｋは自然数）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに接続された第１容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第１閾値保持ステップと、
前記第１閾値保持ステップの後、ｋ番目の駆動ブロックの有する前記発光画素において、前記第１容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第１輝度保持ステップと、
前記第１閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記第１容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第２閾値保持ステップとを含み、
前記第１閾値保持ステップは、
発光画素列ごとに配置された第１信号線から前記基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第１基準電圧印加ステップと、
前記第１基準電圧印加ステップの後、発光画素行ごとに配置された第３制御線から、前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第１初期化電圧印加ステップと、
前記第１初期化電圧印加ステップの後、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第１非導通ステップとを含み、
前記第２閾値保持ステップは、
発光画素列ごとに配置された、前記第１信号線と異なる第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第２基準電圧印加ステップと、
前記第２基準電圧印加ステップの後、発光画素行ごとに配置された第３制御線から、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第２初期化電圧印加ステップと、
前記第２初期化電圧印加ステップの後、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第２非導通ステップとを含む
表示装置の駆動方法。
【請求項７】
前記発光素子は、一方の端子が第２電源線に接続され、他方の端子が前記駆動トランジスタのソース及びドレインの一方に接続され、
前記第１基準電圧印加ステップでは、
ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを導通させることにより、前記第１信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、
前記第２基準電圧印加ステップでは、
ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを導通させることにより、前記第２信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、
第１初期化電圧印加ステップ及び第２初期化電圧印加ステップでは、
ゲートが、発光画素行ごとに配置された第２制御線に接続され、ソース及びドレインが第１電源線と前記駆動トランジスタのソース及びドレインの他方の端子との間に挿入された第２スイッチングトランジスタを非導通にすることにより前記駆動トランジスタへの電源電圧の印加を停止すると共に、ゲートが、発光画素行ごとに配置された第１制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第１スイッチングトランジスタを導通させた状態で、発光画素行ごとに配置された第３制御線から、前記第１スイッチングトランジスタを介して前記初期化電圧を前記駆動トランジスタのソースに印加し、
前記第１非導通ステップでは、
前記第３スイッチングトランジスタを非導通にすることにより、前記第１信号線と前記駆動トランジスタのゲートとを非導通にし、
前記第２非導通ステップでは、
前記第４スイッチングトランジスタを非導通にすることにより、前記第２信号線と前記駆動トランジスタのゲートとを非導通にし、
前記第１輝度保持ステップでは、
前記第３スイッチングトランジスタを導通させることにより、前記第１信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加する
請求項６に記載の表示装置の駆動方法。
【請求項８】
さらに、
前記第１輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、ｋ番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第１発光ステップを含む
請求項６または７に記載の表示装置の駆動方法。
【請求項９】
さらに、
前記第２閾値保持ステップの後、（ｋ＋１）番目の駆動ブロックの有する前記発光画素において、前記第１容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第２輝度保持ステップと、
前記第２輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、（ｋ＋１）番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第２発光ステップとを含む
請求項８に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。【０００３】
有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。【０００４】
一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。【０００５】
アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子の輝度が異なり、輝度むらが発生するという欠点がある。【０００６】
この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。【０００７】
図１３は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。同図に記載された画像表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１〜７０ｍと、列ごとに配置された信号線６０１〜６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１〜８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。【０００８】
走査線駆動部５０４は、各走査線７０１〜７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１〜８０ｍに第１電圧と第２電圧で切り換える電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる輝度信号電圧と基準電圧とを切り換えて列状の信号線６０１〜６０ｎに供給する。【０００９】
ここで、列状の信号線６０１〜６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。【００１０】
図１４は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。【００１１】
上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースを第２電圧に設定する。以上の動作により、駆動トランジスタ５１２の閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。【００１２】
上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持するための補正期間を確保するようにしている。【００１３】
図１５は、特許文献１に記載された画像表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述した閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。【００１４】
以上のように、特許文献１に記載された従来の画像表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分な閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−１２２６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとの閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。【００１７】
また、特許文献１に記載された従来の画像表示装置は、駆動トランジスタの閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される表示装置としては限界がある。【００１８】
上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、高精度の閾値電圧補正により表示品質が向上した表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線、第２制御線及び第３制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された第１容量素子と、一方の端子が前記第１容量素子の他方の端子に接続され、他方の端子が前記第３制御線に接続された第２容量素子と、ゲートが前記第１制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第１スイッチングトランジスタと、ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記駆動トランジスタのソース及びドレインの他方の端子との間に挿入された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備え、前記第１制御線及び前記第３制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していることを特徴とする。
【発明の効果】
【００２０】
本発明の表示装置およびその駆動方法によれば、駆動トランジスタの閾値補正期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切り換え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値補正期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。
【図２Ａ】図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。
【図３】図３は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。
【図４Ａ】図４Ａは、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。
【図４Ｂ】図４Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。
【図５】図５は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。
【図６】図６は、本発明の実施の形態１に係る表示装置の動作フローチャートである。
【図７】図７は、走査線及び信号線の波形特性を説明する図である。
【図８】図８は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。
【図９Ａ】図９Ａは、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。
【図９Ｂ】図９Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。
【図１０Ａ】図１０Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。
【図１０Ｂ】図１０Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。
【図１１】図１１は、本発明の実施の形態３に係る表示装置の駆動方法の動作タイミングチャートである。
【図１２】図１２は、本発明の表示装置を内蔵した薄型フラットＴＶの外観図である。
【図１３】図１３は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。
【図１４】図１４は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。
【図１５】図１５は、特許文献１に記載された画像表示装置の動作タイミングチャートである。
【発明を実施するための形態】
【００２２】
上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第１制御線、第２制御線及び第３制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート−ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された第１容量素子と、一方の端子が前記第１容量素子の他方の端子に接続され、他方の端子が前記第３制御線に接続された第２容量素子と、ゲートが前記第１制御線に接続され、ソース及びドレインの一方が前記第１容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第１スイッチングトランジスタと、ゲートが前記第２制御線に接続され、ソース及びドレインが前記第１電源線と前記駆動トランジスタのソース及びドレインの他方の端子との間に挿入された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記駆動トランジスタのゲートに接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備え、前記第１制御線及び前記第３制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。
【００２３】
本態様によれば、第１容量素子と駆動トランジスタのソースとの電流パスを接続する第１スイッチングトランジスタ、駆動トランジスタに電源電圧を供給するための第２スイッチングトランジスタ、駆動トランジスタの閾値電圧及び輝度信号電圧に対応する電圧を保持する第１容量素子及び第１容量素子に駆動トランジスタの閾値電圧を検出し記録するための電圧を発生させるための第２容量素子が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタの閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
【００２４】
また、本発明の一態様に係る表示装置は、さらに、前記第２制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していてもよい。
【００２５】
本態様によれば、駆動トランジスタに電源電圧を供給するための第２スイッチングトランジスタを、第２制御線により同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり、さらに、第２制御線への信号を出力する駆動回路の出力本数が低減でき、駆動回路の規模を小さくできる。
【００２６】
また、本発明の一態様に係る表示装置は、さらに、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線、前記第３制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、前記駆動回路は、前記第２制御線からの制御信号により前記第２スイッチングトランジスタをオフ状態とすることで、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタへの電源電圧の印加を停止し、前記走査線からの走査信号により前記第３スイッチングトランジスタをオン状態とすることで、前記第１信号線から基準電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１スイッチングトランジスタがオン状態で前記第３制御線の電圧レベルを変化させることで、前記駆動トランジスタのゲート−ソース間電圧が閾値電圧以上となる初期化電圧をｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記走査線からの走査信号により前記第３スイッチングトランジスタをオフ状態とすることで、前記第１信号線とｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、前記第２制御線からの制御信号により前記第２スイッチングトランジスタをオフ状態とすることで、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタへの電源電圧の印加を停止し、前記走査線からの走査信号により前記第４スイッチングトランジスタをオン状態とすることで、前記第２信号線から前記基準電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第１スイッチングトランジスタがオン状態で前記第３制御線の電圧レベルを変化させることで、前記初期化電圧を（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記走査線からの走査信号により前記第４スイッチングトランジスタをオフ状態とすることで、前記第２信号線と（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。
【００２７】
本態様によれば、前記第１信号線、前記第２信号線、前記第１制御線、前記第２制御線、前記第３制御線及び前記走査線の電圧を制御する駆動回路が、閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。
【００２８】
また、本発明の一態様に係る表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第１容量素子に記憶させるための基準電圧からなり、前記表示装置は、さらに、前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記信号線駆動回路に前記第２信号線へ前記輝度信号電圧を出力させている間には前記第１信号線へ前記基準電圧を出力させるものである。
【００２９】
本態様によれば、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられる。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、相対的な閾値補正期間を長く設けることが可能となる。
【００３０】
また、本発明の一態様に係る表示装置は、全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、前記駆動トランジスタの閾値電圧を検出する時間は、最大でＴｆ／Ｎである。
【００３１】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【００３２】
（実施の形態１）
本実施の形態における表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された第１制御線、第２制御線及び第３制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、一端子が駆動トランジスタのゲートに接続された第１容量素子と、駆動トランジスタのドレインに接続された発光素子と、ゲートが第１制御線に接続され駆動トランジスタのソースと第１容量素子の他端子の間に挿入された第１スイッチングトランジスタと、ゲートが第２制御線に接続され駆動トランジスタのドレイン電流のオンオフを切り換える第２スイッチングトランジスタと、第１容量素子の他端子と第３制御線との間に挿入された第２容量素子とを備え、奇数番目の駆動ブロックに属する発光画素は、さらに、第１信号線と駆動トランジスタのゲートとの間に挿入された第３スイッチングトランジスタを備え、偶数番目の駆動ブロックに属する発光画素は、さらに、第２信号線と駆動トランジスタのゲートとの間に挿入された第４スイッチングトランジスタを備え、第１制御線、第２制御線及び第３制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、閾値補正期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
【００３３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３４】
図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
【００３５】
発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、ｋ（ｋは自然数）番目の駆動ブロックを構成し、また、発光画素１１Ｂは（ｋ＋１）番目の駆動ブロックを構成する。但し、表示パネル１０をＮ個の駆動ブロックに分割したとすると、（ｋ＋１）はＮ以下の自然数である。これは、例えば、発光画素１１Ａは奇数番目の駆動ブロックを構成し、発光画素１１Ｂは偶数番目の駆動ブロックを構成するということを意味する。
【００３６】
信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は第１信号線に接続され、偶数番目の駆動ブロックの発光画素は第１信号線と異なる第２信号線に接続されている。
【００３７】
制御線群１３は、発光画素ごとに配置された走査線及び制御線からなる。
【００３８】
走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
【００３９】
信号線駆動回路１５は、信号線群１２の各信号線へ輝度信号または基準信号を出力することにより、発光画素の有する回路素子を駆動する。
【００４０】
タイミング制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路２０は、信号線駆動回路１５から第１信号線及び第２信号線に出力される輝度信号または基準信号を出力するタイミングを制御し、第１信号線に輝度信号を出力している間には第２信号線に対し基準電圧を出力しており、第２信号線に輝度信号を出力している間には第１信号線に対し基準電圧を出力している。つまり、タイミング制御回路２０は、第１信号線及び第２信号線に対し輝度信号及び基準信号を互いに排他的に出力させる。
【００４１】
電圧制御回路３０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の電圧レベルを制御する。
【００４２】
図２Ａは、本発明の実施の形態１に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２Ｂは、本発明の実施の形態１に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４と、スイッチングトランジスタ１１５、１１６及び１１７と、静電保持容量１１８及び１１９と、第１制御線１３１と、第２制御線１３２と、走査線１３３と、第３制御線１３４と、第１信号線１５１と、第２信号線１５２とを備える。
【００４３】
図２Ａ及び図２Ｂにおいて、有機ＥＬ素子１１３は、カソードが第２電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のドレインに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
【００４４】
駆動トランジスタ１１４は、ソースがスイッチングトランジスタ１１６のソース及びドレインの一方に接続され、ドレインが有機ＥＬ素子１１３のアノードに接続された駆動トランジスタである。駆動トランジスタ１１４は、ゲート−ソース間に印加された信号電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を駆動電流として有機ＥＬ素子１１３に供給する。駆動トランジスタ１１４は、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成される。
【００４５】
スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲートに接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、第３スイッチングトランジスタとして機能し、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、第４スイッチングトランジスタとして機能する。
【００４６】
スイッチングトランジスタ１１６は、ゲートが第２制御線１３２に接続され、ソース及びドレインの他方が第１電源線である電源線１１０に接続された第２スイッチングトランジスタである。スイッチングトランジスタ１１６は、駆動トランジスタ１１４のドレイン電流をオンオフさせる機能を有する。
【００４７】
なお、スイッチングトランジスタ１１６は、そのソース及びドレインが電源線１１０と駆動トランジスタ１１４のソースとの間に接続されている。この配置により、駆動トランジスタ１１４のドレイン電流をオンオフさせることが可能となる。
【００４８】
スイッチングトランジスタ１１７は、ゲートが第１制御線１３１に接続され、ソース及びドレインの一方が静電保持容量１１８の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ１１４のソースに接続された第１スイッチングトランジスタである。スイッチングトランジスタ１１７は、信号線からの輝度信号電圧書き込み期間においてはオフ状態となることにより、当該期間において静電保持容量１１８及び１１９から駆動トランジスタ１１４へのリーク電流が発生しないので、静電保持容量１１８及び１１９に正確な信号電圧と駆動トランジスタ１１４の閾値電圧に対応した電圧を保持させる機能を有する。また、スイッチングトランジスタ１１７により、上記期間は上記リーク電流を抑制するための高速書き込みに制約されないので、正確な輝度信号電圧の書き込みに必要な書き込み期間を確保することが可能となる。一方、閾値電圧検出期間及び発光期間においてはオン状態となることにより、駆動トランジスタ１１４のソースを静電保持容量１１８及び１１９に接続し、正確に静電保持容量１１８に閾値電圧及び信号電圧に対応した電荷を保持させ、駆動トランジスタ１１４が静電保持容量１１８に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。スイッチングトランジスタ１１５、１１６及び１１７は、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成される。
【００４９】
静電保持容量１１８は、一方の端子である第１電極が駆動トランジスタ１１４のゲートに接続され、他方の端子である第２電極がスイッチングトランジスタ１１７のソース及びドレインの一方に接続された第１容量素子である。静電保持容量１１８は、第１信号線１５１または第２信号線１５２から供給された信号電圧及び駆動トランジスタ１１４の閾値電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
【００５０】
静電保持容量１１９は、静電保持容量１１８の第２電極と第３制御線１３４との間に接続された第２容量素子である。まず、電圧制御回路３０により第３制御線１３４を高電位側へ変化させて静電保持容量１１８の一方の端子と他方の端子間に駆動トランジスタ１１４の閾値電圧よりも大きな電圧を発生させた後、スイッチングトランジスタ１１７の導通により、定常状態において、静電保持容量１１８及び１１９によって、駆動トランジスタ１１４のソース電位を記憶する。なお静電保持容量１１８と１１９との間のノードの定常状態での電位とは駆動トランジスタ１１４のゲート電圧に閾値電圧を加えた電圧となる。輝度信号電圧がスイッチングトランジスタ１１５を介して静電保持容量１１８の第１電極に印加された場合でも、そのソース電位の情報は静電保持容量１１８と静電保持容量１１９との間のノードに残っている。よって、上記輝度信号電圧の印加により、第１信号線１５１もしくは第２信号線１５２における輝度信号電圧と基準電圧との電圧差が、静電保持容量１１８に印加されることになる。その後、上記信号電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１８の第２電極の電位が静電保持容量１１９により確定されるので静電保持容量１１８の第１電極の電位も確定され、駆動トランジスタ１１４のゲート電圧が確定される。
【００５１】
第１制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第１制御線１３１は、駆動トランジスタ１１４のソースと静電保持容量１１８及び静電保持容量１１９の間のノードとを導通または非導通とする状態を発生する機能を有する。
【００５２】
第２制御線１３２は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第２制御線１３２は、駆動トランジスタ１１４のソース−ドレイン間電流をオンオフするタイミングを供給する機能を有する。
【００５３】
第３制御線１３４は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、第３制御線１３４は、電圧レベルを切り換えることにより、駆動トランジスタ１１４の閾値電圧を検出する環境を整える機能を有する。
【００５４】
走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
【００５５】
第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動ＴＦＴの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
【００５６】
なお、図２Ａ及び図２Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、正電源線及び負電源線であり、他の発光画素にも接続されており電圧源に接続されている。
【００５７】
次に、第１制御線１３１、第２制御線１３２、第３制御線１３４、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
【００５８】
図３は、本発明の実施の形態１に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”、または、“符号（ブロック番号）”で表している。
【００５９】
前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
【００６０】
図３の上段に記載されたｋ番目の駆動ブロックでは、第１制御線１３１（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１７のゲートに共通して接続されている。また、第２制御線１３２（ｋ）が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに共通して接続されている。また、第３制御線１３４（ｋ）が当該駆動ブロック内の全ての発光画素１１Ａの有する静電保持容量１１９に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。具体的には、第１制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。
【００６１】
また、図３の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第２制御線１３２（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第２制御線１３２（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。また、ｋ番目の駆動ブロックに接続された第３制御線１３４（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第３制御線１３４（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。つまり、第１制御線１３１、第２制御線１３２及び第３制御線１３４は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。ここで、同一の駆動ブロック内において、制御線が共通化されているとは、走査／制御線駆動回路１４から出力される一の制御信号が、同一の駆動ブロック内の制御線に同時に供給されることをいう。例えば、同一の駆動ブロック内では、走査／制御線駆動回路１４に接続された一本の制御線が、発光画素行ごとに配置された第１制御線１３１に分岐している。また、制御線が、異なる駆動ブロック間では独立しているとは、走査／制御線駆動回路１４から出力される個別の制御信号が、複数の駆動ブロックに対して供給されることをいう。例えば、第１制御線１３１が、走査／制御線駆動回路１４に、駆動ブロックごとに、個別に接続されている。
【００６２】
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
【００６３】
上記駆動ブロック化により、駆動トランジスタ１１４のソースと静電保持容量１１８及び静電保持容量１１９間のノードとの接続を制御する第１制御線１３１の本数が削減される。また、駆動トランジスタ１１４のソースへの電源電圧印加のオンオフを制御する第２制御線１３２の本数が削減される。また、駆動トランジスタ１１４の閾値電圧Ｖｔｈを検出するＶｔｈ検出回路を制御する第３制御線１３４の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
【００６４】
次に、本実施の形態に係る表示装置１の駆動方法について図４Ａを用いて説明する。なお、ここでは、図２Ａ及び図２Ｂに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。
【００６５】
図４Ａは、本発明の実施の形態１に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第１制御線１３１（ｋ）、第２制御線１３２（ｋ）及び第３制御線１３４（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第１制御線１３１（ｋ＋１）、第２制御線１３２（ｋ＋１）及び第３制御線１３４（ｋ＋１）に発生する電圧の波形図が示されている。また、図５は、本発明の実施の形態１に係る表示装置の有する発光画素の状態遷移図である。また、図６は、本発明の実施の形態１に係る表示装置の動作フローチャートである。
【００６６】
まず、時刻ｔ０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＨＩＧＨであり、第２制御線１３２（ｋ）もＨＩＧＨである。第２制御線１３２（ｋ）をＨＩＧＨとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、ｋブロックにおける発光画素の一斉発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
【００６７】
次に、時刻ｔ０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３２（ｋ）はＨＩＧＨでありスイッチングトランジスタ１１６はオフとなっており、信号線駆動回路１５は、第１信号線１５１の信号電圧を、輝度信号電圧から駆動トランジスタ１１４がオフとなる基準電圧に変化させてある（図６のＳ１１）。これにより、図５（ｂ）に示すように、基準電圧ＶＲが駆動トランジスタ１１４のゲートに印加されることにより、ｋ番目の駆動ブロックに属する全ての発光画素がリセットされる。上記基準電圧を駆動トランジスタ１１４のゲートに印加する動作は、第１基準電圧印加ステップに相当する。なお、第２制御線１３２（ｋ）をＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１６をオフとするタイミングは、必ずしも時刻ｔ０以前である必要はなく、ｔ０からｔ１の間であってもよい。
【００６８】
ここで、時刻ｔ０以前の発光期間では、信号電圧Ｖｄａｔａ（負の電圧値）に対応した電圧Ｖ’を、駆動トランジスタ１１４の閾値電圧Ｖｔｈで補正した電圧（−Ｖ’＋Ｖｔｈ）が、静電保持容量１１８に保持されているとする。
【００６９】
この状態で、時刻ｔ０において、スイッチングトランジスタ１１５をオン状態にして、第１信号線１５１からＶｄａｔａに代わって基準電圧ＶＲが静電保持容量１１８の第１電極に印加されると、静電保持容量１１８の第２電極の電位ＶＭは、式１で表される。
【００７０】
【数１】
0005415565.tif 000002
【００７１】
次に、時刻ｔ１において、走査／制御線駆動回路１４は、第３制御線１３４（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図６のＳ１２）。このとき、第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させたとすると、静電保持容量１１８の第２電極は、静電保持容量１１８と静電保持容量１１９との容量比により分配される電圧分だけ上昇する。ここで、静電保持容量１１８及び静電保持容量１１９の静電容量を、それぞれ、Ｃ１及びＣ２とすると、静電保持容量１１８の第２電極の電位ＶＭは、式２で表される。
【００７２】
【数２】
0005415565.tif 000003
【００７３】
この第３制御線１３４（ｋ）のＬＯＷからＨＩＧＨへの変化により、駆動トランジスタ１１４のソース−ゲート間電圧であるＶｓｇには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するように予めΔＶが設定されている。つまり、静電保持容量１１８に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させる上記動作は、第１初期化電圧印加ステップに相当する。
【００７４】
ここで、静電保持容量１１８の第１電極の電位をＶＧとすると、時刻ｔ１における静電保持容量１１８に保持された電圧（ＶＭ−ＶＧ）は、式３で表される。
【００７５】
【数３】
0005415565.tif 000004
【００７６】
このとき、第２制御線１３２（ｋ）の電圧レベルはＨＩＧＨに維持されているので正電源線１１０から駆動トランジスタ１１４への電流供給はなく、図５（ｃ）に示すように、静電保持容量１１８に保持された電圧に対応した放電電流が駆動トランジスタ１１４及び有機ＥＬ素子１１３へと流れ始める。
【００７７】
時刻ｔ１から時刻ｔ２の間、上記放電電流により、上記式３で表された静電保持容量１１８に保持された電圧は、式４にように、駆動トランジスタ１１４の閾値電圧Ｖｔｈに漸近していく。
【００７８】
【数４】
0005415565.tif 000005
【００７９】
そして、図５（ｄ）に示すように、静電保持容量１１８に保持された電圧が、駆動トランジスタ１１４の閾値電圧Ｖｔｈとなったとき、上記放電電流が停止する。このときのＶＧ及びＶＭは、式５で表される。
【００８０】
【数５】
0005415565.tif 000006
【００８１】
なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１８に保持させるために流れる放電電流は微少であるため、静電保持容量１１８に保持された電圧が駆動トランジスタ１１４の閾値電圧Ｖｔｈに漸近して定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
【００８２】
以上、時刻ｔ１〜時刻ｔ２の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
【００８３】
次に、時刻ｔ２において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図６のＳ１３）。これにより、ｋ番目の駆動ブロックに属する発光画素の閾値検出動作を完了させる。上記スイッチングトランジスタ１１５をオフ状態として駆動トランジスタ１１４のゲートへの基準電圧の供給を停止させる動作は、第１非導通ステップに相当する。
【００８４】
上述した第１基準電圧印加ステップ、第１初期化電圧印加ステップ及び第１非導通ステップは、第１閾値保持ステップに相当する。
【００８５】
次に、時刻ｔ２〜時刻ｔ３の期間において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１７をオフ状態とする。これにより、ｋ番目の駆動ブロックに属する発光画素への輝度信号電圧の書き込みの準備が完了する。輝度信号電圧の書き込み期間に、スイッチングトランジスタ１１７がオフ状態となっていることにより、静電保持容量１１８の第２電極と駆動トランジスタ１１４のソースとの電流パスが遮断される。よって、書き込み間内において、静電保持容量１１８から駆動トランジスタ１１４への放電電流が流れず、当該輝度信号電圧に対応した正確な電圧が静電保持容量１１８に保持される。また、上記電流パスの遮断により、上記期間は上記放電電流を抑制するためのスイッチングトランジスタ１１５を高速にオフからオンへ更にオンからオフする高速書き込み動作を必要としないので、正確な輝度信号電圧を書き込むために必要な本来の書き込み期間を確保することが可能となる。
【００８６】
次に、時刻ｔ３〜時刻ｔ４の間に、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＨＩＧＨ→ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図６のＳ１４）。これにより、図５（ｅ）に示すように、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１８の第２電極における電位ＶＭは、信号電圧の変化量（Ｖｄａｔａ−ＶＲ）がＣ１及びＣ２で分配された電圧と、時刻ｔ２におけるＶＭ電位である（ＶＲ＋Ｖｔｈ）との和となり、式６で表される。
【００８７】
【数６】
0005415565.tif 000007
【００８８】
静電保持容量１１８に保持される電位差Ｖｓｇは、上記式６で規定されたＶＭとＶＧの電位であるＶｄａｔａとの差分であり、式７で表される。
【００８９】
【数７】
0005415565.tif 000008
【００９０】
つまり、静電保持容量１１８には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。上記加算電圧の書き込み動作は、第１輝度保持ステップに相当する。
【００９１】
以上、時刻ｔ３〜時刻ｔ４の期間では、補正された輝度信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
【００９２】
次に、時刻ｔ４おいて、第１制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。また、ほぼ同時に、第２制御線１３２（ｋ）及び第３制御線１３４（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図６のＳ１５）。これにより、図５（ａ）に示すように、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、ｋ番目の駆動ブロック内の全発光画素１１Ａでは、同時に発光が開始される。上記発光動作は、第１発光ステップに相当する。
【００９３】
以上、第２制御線１３２（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させた上記時刻以降の期間では、有機ＥＬ素子１１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、式７で規定されたＶｓｇから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、式８で表される。
【００９４】
【数８】
0005415565.tif 000009
【００９５】
ここで、βは移動度およびゲート絶縁膜容量およびトランジスタのチャネル領域のサイズに関する特性パラメータである。式８から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
【００９６】
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期できる。よって、第１制御線１３１、第２制御線１３２及び第３制御線１３４を駆動ブロック内で共通化できる。
【００９７】
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
【００９８】
上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の画像表示装置５００では実現困難である。図１４に記載された画素回路図においても、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、画像表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて輝度信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の画像表示装置５００では、発光画素行ごとに、上述した閾値電圧補償、輝度信号電圧書き込み及び発光を実行しなければならず、図１４に記載された発光画素５０１では駆動ブロック化はできない。
【００９９】
これに対し、本発明の表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のソースと電源線１１０との間にスイッチングトランジスタ１１６が付加され、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との間にスイッチングトランジスタ１１７が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、閾値電圧補正による電圧の書き込みから輝度信号電圧の加算書き込みまでの時間、または、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値補正期間及び発光期間を一致させることが可能となる。
【０１００】
ここで、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された表示装置とで、閾値電圧検出期間により規定される発光デューティの比較を行う。
【０１０１】
図７は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ１Ｈにおける閾値電圧Ｖｔｈの検出期間は、基準電圧が各画素の有する静電保持容量に印加される期間であり、走査線がＨＩＧＨレベル状態の期間であるＰＷＳに相当する。なお、図７に記載された走査線の波形特性において、信号線と上記静電保持容量とを接続するためのスイッチングトランジスタがｐ型である場合には、走査線の波形は、ＨＩＧＨレベルとＬＯＷレベルとが反転する波形となる。このときには、各画素行の１水平期間ｔ１Ｈにおける閾値電圧Ｖｔｈの検出期間となるＰＷＳは、ＬＯＷレベル状態となる。
【０１０２】
また、信号線においては、１水平期間ｔ１Ｈは、信号電圧を供給する期間であるＰＷＤと、基準電圧を供給する期間であるｔＤとを含む。また、ＰＷＳの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｓ）及びｔＦ（Ｓ）とし、ＰＷＤの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｄ）及びｔＦ（Ｄ）とすると、１水平期間ｔ１Ｈは式９のように表される。
【０１０３】
【数９】
0005415565.tif 000010
【０１０４】
さらに、ＰＷＤ＝ｔＤと仮定すると、１水平期間ｔ１Ｈは式１０のように表される。
【０１０５】
【数１０】
0005415565.tif 000011
【０１０６】
式９及び式１０より、ｔＤは式１１で表される。
【０１０７】
【数１１】
0005415565.tif 000012
【０１０８】
また、Ｖｔｈ検出期間は基準電圧発生期間内に開始し終了しなければならないので、Ｖｔｈ検出時間を最大で確保したとして、ｔＤは式１２で表される。
【０１０９】
【数１２】
0005415565.tif 000013
【０１１０】
式１１及び式１２より、ＰＷＳは式１３のように表される。
【０１１１】
【数１３】
0005415565.tif 000014
【０１１２】
上記式１３に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
【０１１３】
従来の画像表示装置において、２本の信号線を有する場合の１水平期間ｔ１Ｈは、１本の信号線を有する場合の２倍であるから、
ｔ１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔＲ（Ｄ）＝ｔＦ（Ｄ）＝２μＳ、ｔＲ（Ｓ）＝ｔＦ（Ｓ）＝１．５μＳとし、これらを式１３に代入すると、Ｖｔｈの検出期間であるＰＷＳは、２．５μＳとなる。
【０１１４】
ここで、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、当該Ｖｔｈ検出に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の画像表示装置の発光デューティは、（１１１０水平期間−４００水平期間）／１１１０水平期間＝６４％以下となる。
【０１１５】
次に、本発明の駆動ブロック化された表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのＶｔｈ検出期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図４Ａに記載された期間Ａ（閾値検出準備期間＋閾値検出期間）が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記期間Ａと書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された画像表示装置の発光デューティは、（１フレーム時間−２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
【０１１６】
以上の比較結果より、２本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設定したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
【０１１７】
逆に言えば、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保できることが解る。
【０１１８】
再び、本実施の形態に係る表示装置１の駆動方法について説明する。
【０１１９】
一方、時刻ｔ５では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
【０１２０】
まず、時刻ｔ５の直前では、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルは全てＨＩＧＨであり、第２制御線１３２（ｋ＋１）もＨＩＧＨである。第２制御線１３２（ｋ＋１）をＨＩＧＨとした瞬間から、スイッチングトランジスタ１１６はオフ状態となる。これにより、有機ＥＬ素子１１３は消光し、（ｋ＋１）ブロックにおける発光画素の一斉発光が終了する。同時に、（ｋ＋１）ブロックにおける非発光期間が開始する。
【０１２１】
次に、時刻ｔ５において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３２（ｋ＋１）はＨＩＧＨとなってスイッチングトランジスタ１１６はオフとなっており、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧に変化させてある（図６のＳ２１）。これにより、基準信号電圧ＶＲが駆動トランジスタ１１４のゲートに印加されることにより、（ｋ＋１）番目の駆動ブロックに属する全ての発光画素がリセットされる。上記基準電圧を駆動トランジスタ１１４のゲートに印加する動作は、第２基準電圧印加ステップに相当する。
【０１２２】
次に、時刻ｔ６において、走査／制御線駆動回路１４は、第３制御線１３４（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図６のＳ２２）。
【０１２３】
この第３制御線１３４（ｋ＋１）のＬＯＷからＨＩＧＨへの変化により、駆動トランジスタ１１４のソース−ゲート間電圧であるＶｓｇには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するように予めΔＶが設定されている。つまり、静電保持容量１１８に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させる上記動作は、第２初期化電圧印加ステップに相当する。
【０１２４】
このとき、第２制御線１３１（ｋ＋１）の電圧レベルはＨＩＧＨに維持されているので電源線１１０から駆動トランジスタ１１４への電流供給はなく、静電保持容量１１８に保持された電圧に対応した放電電流が駆動トランジスタ１１４及び有機ＥＬ素子１１３へと流れ始める。
【０１２５】
以上、時刻ｔ６〜時刻ｔ７の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行され、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ｂの有する静電保持容量１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
【０１２６】
次に、時刻ｔ７において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図６のＳ２３）。これにより、（ｋ＋１）番目の駆動ブロックに属する発光画素の閾値検出動作を完了させる。上記スイッチングトランジスタ１１５をオフ状態として駆動トランジスタ１１４のゲートへの基準電圧の供給を停止させる動作は、第２非導通ステップに相当する。
【０１２７】
上述した第２基準電圧印加ステップ、第２初期化電圧印加ステップ及び第２非導通ステップは、第２閾値保持ステップに相当する。
【０１２８】
次に、時刻ｔ８〜時刻ｔ９の期間において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＨＩＧＨ→ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧ＶＲから輝度信号電圧Ｖｄａｔａに変化させる（図６のＳ２４）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１８には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。上記加算電圧の書き込み動作は、第２輝度保持ステップに相当する。
【０１２９】
以上、時刻ｔ８〜時刻ｔ９の期間では、補正された輝度信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
【０１３０】
次に、時刻ｔ９において、第１制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。また、ほぼ同時に、第２制御線１３２（ｋ＋１）及び第３制御線１３４（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図６のＳ２５）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れる。つまり、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ｂでは、一斉に発光が開始される。上記発光動作は、第２発光ステップに相当する。
【０１３１】
以上、時刻ｔ９以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
【０１３２】
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
【０１３３】
図４Ｂは、本発明の実施の形態１に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値補正期間及び輝度信号電圧の書き込み期間を含む。
【０１３４】
本発明の実施の形態１に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
【０１３５】
以上、スイッチングトランジスタ１１６及び１１７、ならびに静電保持容量１１９が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチングトランジスタの導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、表示品質が向上する。
【０１３６】
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。ここで本発明における閾値補正期間は、図４Ａに記載されたタイミングチャートにおけるリセット期間と閾値検出期間とで構成される。これに対し、発光画素行ごとに異なるタイミングで閾値補正期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
【０１３７】
また、駆動ブロック化により、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との導通を制御する第１制御線、駆動トランジスタ１１４のドレインへの電圧印加のオンオフを制御する第２制御線、また、静電保持容量１１８の第２電極の電位を制御する第３制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
【０１３８】
例えば、特許文献１に記載された従来の画像表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。画像表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
【０１３９】
これに対し、本発明の実施の形態１に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに３本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋３Ｎ）本となる。
【０１４０】
大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の画像表示装置５００の制御線本数に比べ、約１／２に削減することができる。
【０１４１】
（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。
【０１４２】
図８は、本発明の実施の形態２に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”または“符号（ブロック番号）”で表している。
【０１４３】
同図に記載された表示装置は、図３に記載された表示装置１と比較して、各発光画素の回路構成は同様であるが、第２制御線１３２が駆動ブロックごとに共通化されておらず、発光画素行ごとに、図示されていない走査／制御線駆動回路１４に接続されている点のみが異なる。以下、図３に記載された実施の形態１に係る表示装置１と同じ点は説明を省略し、異なる点のみ説明する。
【０１４４】
図８の上段に記載されたｋ番目の駆動ブロックでは、第２制御線１３２（ｋ、１）〜１３２（ｋ、ｍ）が当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素１１Ａの有するスイッチングトランジスタ１１６のゲートに個別に接続されている。また、第１制御線１３１（ｋ）が、当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１７のゲートに共通して接続されている。また、第３制御線１３４（ｋ）が当該駆動ブロック内の全発光画素１１Ａの有する静電保持容量１１９に共通して接続されている。一方、走査線１３３（ｋ、１）〜走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。また、図８の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された第１制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第１制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。同様に、ｋ番目の駆動ブロックに接続された第３制御線１３４（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された第３制御線１３４（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。
【０１４５】
また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
【０１４６】
上記駆動ブロック化により、Ｖｔｈ検出回路を制御する第１制御線１３１及び第３制御線１３４の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の負荷が低減する。
【０１４７】
次に、本実施の形態に係る画像表示装置の駆動方法について図９Ａを用いて説明する。
【０１４８】
図９Ａは、本発明の実施の形態２に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１、第１制御線１３１（ｋ）、第２制御線１３２（ｋ、１）、１３２（ｋ、２）及び１３２（ｋ、ｍ）、及び第３制御線１３４（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２、第１制御線１３１（ｋ＋１）、第２制御線１３２（ｋ＋１、１）、１３２（ｋ＋１、２）及び１３２（ｋ＋１、ｍ）、及び第３制御線１３４（ｋ＋１）に発生する電圧の波形図が示されている。
【０１４９】
本実施の形態に係る駆動方法は、図４Ａに記載された実施の形態１に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。
【０１５０】
まず、時刻ｔ２０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の電圧を、輝度信号電圧Ｖｄａｔａから基準電圧に変化させる。これにより、ｋ番目の駆動ブロックの１行目に属する発光画素が消光する。その後、走査／制御線駆動回路１４は、順次、走査線１３３（ｋ、２）〜走査線１３３（ｋ、ｍ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、ｋ番目の駆動ブロックに属する発光画素は、行順次に消光する。
【０１５１】
また、時刻ｔ２０〜時刻ｔ２１の間に、走査／制御線駆動回路１４は、第２制御線１３２（ｋ、１）〜第２制御線１３２（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷからＨＩＧＨに変化させ、駆動トランジスタ１１４と電源線１１０とを非導通とする。これにより、ｋ番目の駆動ブロックに属する発光画素の有する駆動トランジスタ１１４への電源電圧の供給を停止する。
【０１５２】
次に、時刻ｔ２１において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３２（ｋ、１）〜１３２（ｋ、ｍ）はＨＩＧＨとなってスイッチングトランジスタ１１６はオフ状態となっている。また、この時、既に第１制御線１３１（ｋ）はＬＯＷとなってスイッチングトランジスタ１１７はオン状態となっている。さらに、信号線駆動回路１５は、第１信号線１５１の電圧を輝度信号電圧から基準電圧に変化させる（図６のＳ１１）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。上記基準電圧を駆動トランジスタ１１４のゲートに印加する動作は、第１基準電圧印加ステップに相当する。
【０１５３】
次に、時刻ｔ２２において、走査／制御線駆動回路１４は、第３制御線１３４（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図６のＳ１２）。このとき、第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させたとすると、静電保持容量１１８の第２電極は、静電保持容量１１８と静電保持容量１１９との容量比により分配される電圧分だけ上昇する。
【０１５４】
この第３制御線１３４（ｋ）のＬＯＷからＨＩＧＨへの変化により、駆動トランジスタ１１４のソース−ゲート間電圧であるＶｓｇには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するように予めΔＶが設定されている。つまり、静電保持容量１１８に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させる上記動作は、第１初期化電圧印加ステップに相当する。
【０１５５】
このとき、第２制御線１３２（ｋ、１）〜１３２（ｋ、ｍ）の電圧レベルはＨＩＧＨに維持されているので電源線１１０から駆動トランジスタ１１４への電流供給はなく、静電保持容量１１８に保持された電圧に対応した放電電流が駆動トランジスタ１１４及び有機ＥＬ素子１１３へと流れ始める。
【０１５６】
時刻ｔ２２から時刻ｔ２３の間、上記放電電流により、静電保持容量１１８に保持された電圧は、駆動トランジスタ１１４の閾値電圧Ｖｔｈに漸近していく。
【０１５７】
そして、静電保持容量１１８に保持された電圧が、駆動トランジスタ１１４の閾値電圧Ｖｔｈとなったとき、上記放電電流が停止する。
【０１５８】
なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１８に保持させるために流れる放電電流は微少であるため、静電保持容量１１８に保持された電圧が駆動トランジスタ１１４の閾値電圧Ｖｔｈに漸近して定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
【０１５９】
以上、時刻ｔ２２〜時刻ｔ２３の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全発光画素１１Ａの有する静電保持容量１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
【０１６０】
次に、時刻ｔ２３において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図６のＳ１３）。これにより、ｋ番目の駆動ブロックに属する発光画素の閾値検出動作を完了させる。上記スイッチングトランジスタ１１５をオフ状態として駆動トランジスタ１１４のゲートへの基準電圧の供給を停止させる動作は、第１非導通ステップに相当する。
【０１６１】
上述した第１基準電圧印加ステップ、第１初期化電圧印加ステップ及び第１非導通ステップは、第１閾値保持ステップに相当する。
【０１６２】
次に、時刻ｔ２３〜時刻ｔ２４の期間において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１７をオフ状態とする。これにより、ｋ番目の駆動ブロックに属する発光画素への輝度信号電圧の書き込みの準備が完了する。輝度信号電圧の書き込み期間に、スイッチングトランジスタ１１７がオフ状態となっていることにより、静電保持容量１１８の第２電極と駆動トランジスタ１１４のソースとの電流パスが遮断される。よって、書き込み間内において、静電保持容量１１８から駆動トランジスタ１１４への放電電流が流れず、当該輝度信号電圧に対応した正確な電圧が静電保持容量１１８に保持される。また、上記期間は上記放電電流を抑制するための高速書き込みを必要としないので、正確な輝度信号電圧の書き込みに必要な本来の書き込み期間を確保することが可能となる。
【０１６３】
その後、時刻ｔ２３〜時刻ｔ２４の期間に、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＨＩＧＨ→ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図６のＳ１４）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１８には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。上記加算電圧の書き込み動作は、第１輝度保持ステップに相当する。
【０１６４】
以上、時刻ｔ２３〜時刻ｔ２４の期間では、補正された輝度信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
【０１６５】
次に、時刻ｔ２４おいて、走査／制御線駆動回路１４は、第１制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。また、ほぼ同時に、第３制御線１３４（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。これにより、上記加算電圧に応じた駆動電流を有機ＥＬ素子１１３に流す準備が完了する。
【０１６６】
次に、時刻ｔ２５以降において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ、１）〜１３２（ｋ、ｍ）の電圧レベルを、行順次に、ＨＩＧＨからＬＯＷに変化させる（図６のＳ１５）。これにより、ｋ番目の駆動ブロック内の全発光画素１１Ａでは、発光画素行ごとに、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れ発光が開始される。上記発光動作は、第１発光ステップに相当する。
【０１６７】
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子１１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ１１４の駆動電流のオンオフの制御を駆動ブロック内で同期できる。よって、第１制御線１３１、第２制御線１３２及び第３制御線１３４を駆動ブロック内で共通化できる。
【０１６８】
以上、時刻ｔ２５以降では、補正された輝度信号電圧に対応した発光が、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。ここで、駆動トランジスタ１１４を流れるドレイン電流ｉｄは、実施の形態１で記載した式７で規定されたＶｓｇから、駆動トランジスタ１１４の閾値電圧Ｖｔｈを減じた電圧値を用いて、式８で規定される。式８から、有機ＥＬ素子１１３を発光させるためのドレイン電流ｉｄは、駆動トランジスタ１１４の閾値電圧Ｖｔｈに依存しない電流となっていることが解る。
【０１６９】
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４の閾値電圧Ｖｔｈ補償が同時に実行される。これにより、第１制御線１３１及び第３制御線１３４を駆動ブロック内で共通化できる。
【０１７０】
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
【０１７１】
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
【０１７２】
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。
【０１７３】
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
【０１７４】
再び、本実施の形態に係る表示装置の駆動方法について説明する。
【０１７５】
一方、時刻ｔ２８では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４の閾値電圧補正が開始される。
【０１７６】
まず、ｋ番目の駆動ブロックに属するｍ行目の発光画素１１Ａの消光動作が完了した直後である時刻ｔ２６において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の電圧を、輝度信号電圧Ｖｄａｔａから基準電圧に変化させてある。これにより、（ｋ＋１）番目の駆動ブロックの１行目に属する発光画素が消光する。その後、走査／制御線駆動回路１４は、順次、走査線１３３（ｋ＋１、２）〜走査線１３３（ｋ＋１、ｍ）の電圧レベルをＨＩＧＨからＬＯＷに変化させることにより、（ｋ＋１）番目の駆動ブロックに属する発光画素は、行順次に消光する。
【０１７７】
また、時刻ｔ２６〜時刻ｔ２７の間に、走査／制御線駆動回路１４は、第２制御線１３２（ｋ＋１、１）〜第２制御線１３２（ｋ＋１、ｍ）の電圧レベルを、順次、ＬＯＷからＨＩＧＨに変化させ、駆動トランジスタ１１４と電源線１１０とを非導通とする。これにより、（ｋ＋１）番目の駆動ブロックに属する発光画素の有する駆動トランジスタ１１４への電源電圧の供給を停止する。
【０１７８】
次に、ｋ番目の駆動ブロックに属する全ての発光画素１１Ａの閾値電圧検出期間が終了した直後の時刻ｔ２７において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１５をオン状態とする。また、この時、既に第２制御線１３２（ｋ＋１、１）〜１３２（ｋ＋１、ｍ）はＨＩＧＨとなってスイッチングトランジスタ１１６はオフ状態となっている。また、この時、既に第１制御線１３１（ｋ＋１）はＬＯＷとなってスイッチングトランジスタ１１７はオン状態となっている。さらに、信号線駆動回路１５は、第２信号線１５２の電圧を輝度信号電圧から基準電圧に変化させる（図６のＳ２１）。これにより、基準電圧が駆動トランジスタ１１４のゲートに印加される。上記基準電圧を駆動トランジスタ１１４のゲートに印加する動作は、第２基準電圧印加ステップに相当する。
【０１７９】
次に、時刻ｔ２８において、走査／制御線駆動回路１４は、第３制御線１３４（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図６のＳ２２）。このとき、第３制御線１３４（ｋ＋１）の電圧レベルをΔＶだけ変化させたとすると、静電保持容量１１８の第２電極は、静電保持容量１１８と静電保持容量１１９との容量比により分配される電圧分だけ上昇する。
【０１８０】
この第３制御線１３４（ｋ＋１）のＬＯＷからＨＩＧＨへの変化により、駆動トランジスタ１１４のソース−ゲート間電圧であるＶｓｇには、駆動トランジスタ１１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するように予めΔＶが設定されている。つまり、静電保持容量１１８に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させる上記動作は、第２初期化電圧印加ステップに相当する。
【０１８１】
このとき、第２制御線１３２（ｋ＋１、１）〜１３２（ｋ＋１、ｍ）の電圧レベルはＨＩＧＨに維持されているので電源線１１０から駆動トランジスタ１１４への電流供給はなく、静電保持容量１１８に保持された電圧に対応した放電電流が駆動トランジスタ１１４及び有機ＥＬ素子１１３へと流れ始める。
【０１８２】
時刻ｔ２８から時刻ｔ２９の間、上記放電電流により、静電保持容量１１８に保持された電圧は、駆動トランジスタ１１４の閾値電圧Ｖｔｈに漸近していく。
【０１８３】
そして、静電保持容量１１８に保持された電圧が、駆動トランジスタ１１４の閾値電圧Ｖｔｈとなったとき、上記放電電流が停止する。
【０１８４】
以上、時刻ｔ２８〜時刻ｔ２９の期間では、駆動トランジスタ１１４の閾値電圧Ｖｔｈの補正が、（ｋ＋１）番目の駆動ブロック内において同時に実行され、（ｋ＋１）番目の駆動ブロックの全発光画素１１Ｂの有する静電保持容量１１８には駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
【０１８５】
次に、時刻ｔ２９において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１５をオフ状態とする（図６のＳ２３）。これにより、（ｋ＋１）番目の駆動ブロックに属する発光画素の閾値検出動作を完了させる。上記スイッチングトランジスタ１１５をオフ状態として駆動トランジスタ１１４のゲートへの基準電圧の供給を停止させる動作は、第２非導通ステップに相当する。
【０１８６】
上述した第２基準電圧印加ステップ、第２初期化電圧印加ステップ及び第２非導通ステップは、第２閾値保持ステップに相当する。
【０１８７】
次に、時刻ｔ２９〜時刻ｔ３０の期間において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ＋１）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１１７をオフ状態とする。これにより、（ｋ＋１）番目の駆動ブロックに属する発光画素への輝度信号電圧の書き込みの準備が完了する。輝度信号電圧の書き込み期間に、スイッチングトランジスタ１１７がオフ状態となっていることにより、静電保持容量１１８の第２電極と駆動トランジスタ１１４のソースとの電流パスが遮断される。よって、書き込み間内において、静電保持容量１１８から駆動トランジスタ１１４への放電電流が流れず、当該輝度信号電圧に対応した正確な電圧が静電保持容量１１８に保持される。
【０１８８】
その後、時刻ｔ２９〜時刻ｔ３０の期間に、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）〜１３３（ｋ＋１、ｍ）の電圧レベルを、順次、ＨＩＧＨ→ＬＯＷ→ＨＩＧＨに変化させ、スイッチングトランジスタ１１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図６のＳ２４）。これにより、駆動トランジスタ１１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。このとき、静電保持容量１１８には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ１１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。上記加算電圧の書き込み動作は、第２輝度保持ステップに相当する。
【０１８９】
以上、時刻ｔ２９〜時刻ｔ３０の期間では、補正された輝度信号電圧の書き込みが、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
【０１９０】
次に、時刻ｔ３０おいて、走査／制御線駆動回路１４は、第１制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。また、ほぼ同時に、第３制御線１３４（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させる。これにより、上記加算電圧に応じた駆動電流を有機ＥＬ素子１１３に流す準備が完了する。
【０１９１】
次に、時刻ｔ３１以降において、走査／制御線駆動回路１４は、第２制御線１３２（ｋ＋１、１）〜１３２（ｋ＋１、ｍ）の電圧レベルを、行順次に、ＨＩＧＨからＬＯＷに変化させる（図６のＳ２５）。これにより、（ｋ＋１）番目の駆動ブロック内の全発光画素１１Ｂでは、発光画素行ごとに、上記加算電圧に応じた駆動電流が有機ＥＬ素子１１３に流れ発光が開始される。上記発光動作は、第２発光ステップに相当する。
【０１９２】
以上、時刻ｔ３１以降では、補正された輝度信号電圧に対応した発光が、（ｋ＋１）番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
【０１９３】
以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
【０１９４】
図９Ｂは、本発明の実施の形態２に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値補正期間を含む。
【０１９５】
本発明の実施の形態２に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。
【０１９６】
以上、実施の形態２においても、スイッチングトランジスタ１１６及び１１７、ならびに静電保持容量１１９が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいて閾値補正期間が設けられることによるものである。よって、閾値補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的な閾値補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
【０１９７】
例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Ｔｆ／Ｎとなる。
【０１９８】
（実施の形態３）
以下、本発明の実施の形態３について、図面を参照しながら説明する。
【０１９９】
図１０Ａは、本発明の実施の形態３に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図１０Ｂは、本発明の実施の形態３に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図１０Ａ及び図１０Ｂに記載された発光画素２１Ａ及び２１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子２１３と、駆動トランジスタ２１４と、スイッチングトランジスタ２１５、２１６及び２１７と、静電保持容量１１８及び１１９と、第１制御線１３１と、第２制御線１３２と、走査線１３３と、第３制御線１３４と、第１信号線１５１と、第２信号線１５２とを備える。
【０２００】
同図に記載された発光画素２１Ａ及び２１Ｂは、図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂと比較して、各トランジスタがｎ型であること、及び、有機ＥＬ素子２１３の端子接続関係が逆であることが回路構成として異なる。各走査線、各制御線及び各信号線は、図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂと同様に、各トランジスタ及び静電保持容量と接続されている。以下、実施の形態１に係る表示装置１と同じ点は説明を省略し、異なる点のみ説明する。
【０２０１】
図１０Ａ及び図１０Ｂにおいて、有機ＥＬ素子２１３は、アノードが第２電源線である電源線１１２に接続されカソードが駆動トランジスタ２１４のドレインに接続された発光素子であり、駆動トランジスタ２１４の駆動電流が流れることにより発光する。
【０２０２】
駆動トランジスタ２１４は、ソースがスイッチングトランジスタ２１６のソース又はドレインの一方に接続され、ドレインが有機ＥＬ素子２１３のカソードに接続された駆動トランジスタである。駆動トランジスタ２１４は、ゲート−ソース間に印加された信号電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を駆動電流として有機ＥＬ素子２１３に供給する。駆動トランジスタ２１４は、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【０２０３】
スイッチングトランジスタ２１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ２１４のゲートに接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素２１Ａにおいては、第１信号線１５１に接続され、第３スイッチングトランジスタとして機能する。一方、偶数駆動ブロックの発光画素２１Ｂにおいては、第２信号線１５２に接続され、第４スイッチングトランジスタとして機能する。
【０２０４】
スイッチングトランジスタ２１６は、ゲートが第２制御線１３２に接続され、ソース及びドレインの他方が第１電源線である電源線１１０に接続された第２スイッチングトランジスタである。スイッチングトランジスタ２１６は、駆動トランジスタ２１４のドレイン電流をオンオフさせる機能を有する。
【０２０５】
なお、スイッチングトランジスタ２１６は、そのソース及びドレインが電源線１１０と駆動トランジスタ２１４のソースとの間に接続されていればよい。この配置により、駆動トランジスタ２１４のドレイン電流をオンオフさせることが可能となる。
【０２０６】
スイッチングトランジスタ２１７は、ゲートが第１制御線１３１に接続され、ソース及びドレインの一方が静電保持容量１１８の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ２１４のソースに接続された第１スイッチングトランジスタである。スイッチングトランジスタ２１７は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、閾値電圧検出期間及び発光期間においては、オン状態となることにより、駆動トランジスタ２１４のソースを静電保持容量１１８及び１１９に接続し、正確に静電保持容量１１８に閾値電圧及び信号電圧に対応した電荷を保持させ、駆動トランジスタ２１４が静電保持容量１１８に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。スイッチングトランジスタ２１５、２１６及び２１７は、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【０２０７】
静電保持容量１１８は、一方の端子である第１電極が駆動トランジスタ２１４のゲートに接続され、他方の端子である第２電極がスイッチングトランジスタ２１７のソース及びドレインの一方に接続された第１容量素子である。静電保持容量１１８は、第１信号線１５１または第２信号線１５２から供給された信号電圧及び駆動トランジスタ２１４の閾値電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ２１５がオフ状態となった後に、駆動トランジスタ２１４から有機ＥＬ素子２１３へ供給する信号電流を制御する機能を有する。
【０２０８】
静電保持容量１１９は、静電保持容量１１８の第２電極と第３制御線１３４との間に接続された第２容量素子である。静電保持容量１１９は、まず、スイッチングトランジスタ２１７の導通により、定常状態において駆動トランジスタ２１４のソース電位を記憶する。
【０２０９】
なお、図１０Ａ及び図１０Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、負電源線及び正電源線であり、他の発光画素にも接続されており電圧源に接続されている。
【０２１０】
また、第１制御線１３１、第２制御線１３２及び第３制御線１３４の発光画素間における接続関係は、図３に記載された各制御線の接続関係と同様に、それぞれ、駆動ブロックごとに共通化されている。
【０２１１】
上記駆動ブロック化により、駆動トランジスタ２１４のソースと静電保持容量１１８及び１１９の間のノードとの接続を制御する第１制御線１３１の本数が削減される。また、駆動トランジスタ２１４のソースへの電源電圧印加のオンオフを制御する第２制御線１３２の本数が削減される。また、駆動トランジスタ２１４の閾値電圧Ｖｔｈを検出するＶｔｈ検出回路を制御する第３制御線１３４の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
【０２１２】
次に、本実施の形態に係る表示装置の駆動方法について図１１を用いて説明する。なお、ここでは、図１０Ａ及び図１０Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
【０２１３】
図１１は、本発明の実施の形態３に係る表示装置の駆動方法の動作タイミングチャートである。また、図６は、本発明の実施の形態３に係る表示装置の動作フローチャートである。
【０２１４】
まず、時刻ｔ３０の直前では、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルは全てＬＯＷであり、第２制御線１３２（ｋ）もＬＯＷである。第２制御線１３２（ｋ）をＬＯＷとした瞬間から、スイッチングトランジスタ２１６はオフ状態となる。これにより、有機ＥＬ素子２１３は消光し、ｋブロックにおける発光画素の一斉発光が終了する。同時に、ｋブロックにおける非発光期間が開始する。
【０２１５】
次に、時刻ｔ３０において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ２１５をオン状態とする。また、この時、既に第２制御線１３２（ｋ）はＬＯＷとなってスイッチングトランジスタ２１６はオフとなっており、信号線駆動回路１５は、第１信号線１５１の信号電圧を、輝度信号電圧から駆動トランジスタ２１４がオフとなる基準電圧に変化させてある（図６のＳ１１）。これにより、基準電圧ＶＲが駆動トランジスタ２１４のゲートに印加されることにより、ｋ番目の駆動ブロックに属する全ての発光画素がリセットされる。上記基準電圧を駆動トランジスタ１１４のゲートに印加する動作は、第１基準電圧印加ステップに相当する。
【０２１６】
次に、時刻ｔ３１において、走査／制御線駆動回路１４は、第３制御線１３４（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させる（図６のＳ１２）。このとき、第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させたとすると、静電保持容量１１８の第２電極の電位は、静電保持容量１１８と静電保持容量１１９との容量比により分配される電圧分だけ下降する。
【０２１７】
この第３制御線１３４（ｋ）のＨＩＧＨからＬＯＷへの変化により、駆動トランジスタ２１４のソース−ゲート間電圧であるＶｇｓには、駆動トランジスタ２１４の閾値電圧Ｖｔｈよりも大きな電圧が発生するように予めΔＶが設定されている。つまり、静電保持容量１１８に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。第３制御線１３４（ｋ）の電圧レベルをΔＶだけ変化させる上記動作は、第１初期化電圧印加ステップに相当する。
【０２１８】
このとき、第２制御線１３２（ｋ）の電圧レベルはＬＯＷに維持されているので電源線１１２から駆動トランジスタ２１４への電流供給はなく、静電保持容量１１８に保持された電圧に対応した放電電流が駆動トランジスタ２１４及び有機ＥＬ素子２１３へと流れ始める。
【０２１９】
時刻ｔ３１から時刻ｔ３２の間、上記放電電流により、静電保持容量１１８に保持された電圧は、駆動トランジスタ２１４の閾値電圧Ｖｔｈに漸近していく。
【０２２０】
そして、静電保持容量１１８に保持された電圧が、駆動トランジスタ２１４の閾値電圧Ｖｔｈとなったとき、上記放電電流が停止する。
【０２２１】
なお、閾値電圧Ｖｔｈに相当する電圧を静電保持容量１１８に保持させるために流れる放電電流は微少であるため、静電保持容量１１８に保持された電圧が駆動トランジスタ２１４の閾値電圧Ｖｔｈに漸近して定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量１１８に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。
【０２２２】
以上、時刻ｔ３１〜時刻ｔ３２の期間では、駆動トランジスタ２１４の閾値電圧Ｖｔｈの補正が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全発光画素２１Ａの有する静電保持容量１１８には駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧が同時に保持される。
【０２２３】
次に、時刻ｔ３２において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ２１５をオフ状態とする（図６のＳ１３）。これにより、ｋ番目の駆動ブロックに属する発光画素の閾値検出動作を完了させる。上記スイッチングトランジスタ２１５をオフ状態として駆動トランジスタ２１４のゲートへの基準電圧の供給を停止させる動作は、第１非導通ステップに相当する。
【０２２４】
上述した第１基準電圧印加ステップ、第１初期化電圧印加ステップ及び第１非導通ステップは、第１閾値保持ステップに相当する。
【０２２５】
次に、時刻ｔ３２〜時刻ｔ３３の期間において、走査／制御線駆動回路１４は、第１制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ２１７をオフ状態とする。これにより、ｋ番目の駆動ブロックに属する発光画素への輝度信号電圧の書き込みの準備が完了する。輝度信号電圧の書き込み期間に、スイッチングトランジスタ２１７がオフ状態となっていることにより、静電保持容量１１８の第２電極と駆動トランジスタ２１４のソースとの電流パスが遮断される。よって、書き込み期間内において、静電保持容量１１８から駆動トランジスタ２１４への放電電流が流れず、当該輝度信号電圧に対応した正確な電圧が静電保持容量１１８に保持される。また、上記期間は上記放電電流を抑制するための高速書き込みを必要としないので、正確な輝度信号電圧の書き込みに必要な本来の書き込み期間を確保することが可能となる。
【０２２６】
次に、時刻ｔ３３〜時刻ｔ３４の間に、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）の電圧レベルを、順次、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、スイッチングトランジスタ２１５を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させる（図６のＳ１４）。これにより、駆動トランジスタ２１４のゲートに輝度信号電圧Ｖｄａｔａが印加される。ここで、静電保持容量１１８には、この輝度信号電圧Ｖｄａｔａに応じた電圧と、先に保持された駆動トランジスタ２１４の閾値電圧Ｖｔｈに相当する電圧とが加算された加算電圧が書き込まれる。上記加算電圧の書き込み動作は、第１輝度保持ステップに相当する。
【０２２７】
以上、時刻ｔ３３〜時刻ｔ３４の期間では、補正された輝度信号電圧の書き込みが、ｋ番目の駆動ブロック内で発光画素行ごとに、順次実行されている。
【０２２８】
次に、時刻ｔ３４おいて、第１制御線１３１（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる。また、ほぼ同時に、第２制御線１３２（ｋ）及び第３制御線１３４（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させる（図６のＳ１５）。これにより、上記加算電圧に応じた駆動電流が有機ＥＬ素子２１３に流れる。つまり、ｋ番目の駆動ブロック内の全発光画素２１Ａでは、同時に発光が開始される。上記発光動作は、第１発光ステップに相当する。
【０２２９】
第２制御線１３２（ｋ）の電圧レベルをＬＯＷからＨＩＧＨに変化させた上記時刻以降の期間では、有機ＥＬ素子２１３の発光が、ｋ番目の駆動ブロック内において同時に実行されている。
【０２３０】
以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ２１４の閾値電圧Ｖｔｈ補償が同時に実行される。また、有機ＥＬ素子２１３の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ２１４の駆動電流のオンオフの制御を駆動ブロック内で同期できる。よって、第１制御線１３１、第２制御線１３２及び第３制御線１３４を駆動ブロック内で共通化できる。
【０２３１】
また、走査線１３３（ｋ、１）〜１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
【０２３２】
本実施の形態においても、実施の形態１と同様の観点から、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。
【０２３３】
よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
【０２３４】
また、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、閾値検出期間を長く確保することが解る。
【０２３５】
再び、本実施の形態に係る表示装置の駆動方法について説明する。
【０２３６】
一方、時刻ｔ３５以降では、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ２１４の閾値電圧補正が開始される。
【０２３７】
（ｋ＋１）番目の駆動ブロックにおける時刻ｔ３５〜時刻ｔ３６の期間のリセット動作、時刻ｔ３６〜時刻ｔ３７の期間の閾値電圧補正動作、及び時刻ｔ３８〜時刻ｔ３９の期間の書き込み動作は、それぞれ、ｋ番目の駆動ブロックにおけるｔ３０〜時刻ｔ３１の期間のリセット動作、時刻ｔ３１〜時刻ｔ３２の期間の閾値電圧補正動作、及び時刻ｔ３３〜時刻ｔ３４の期間の書き込み動作と同様の動作であるので、ここでは説明を省略する。
【０２３８】
本発明の実施の形態３に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
【０２３９】
以上、スイッチングトランジスタ２１６及び２１７、ならびに静電保持容量１１９が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ２１４の閾値補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチングトランジスタの導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ２１４の閾値補正期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。
【０２４０】
また、駆動ブロック化により、駆動トランジスタ２１４のソースと静電保持容量１１８の第２電極との導通を制御する第１制御線、駆動トランジスタ２１４のドレインへの電圧印加のオンオフを制御する第２制御線、また、静電保持容量１１８の第２電極の電位を制御する第３制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
【０２４１】
以上、実施の形態１〜３について説明したが、本発明に係る表示装置は、上述した実施の形態に限定されるものではない。実施の形態１〜３における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜３に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
【０２４２】
例えば、実施の形態３に係る表示装置の回路構成を用いて、実施の形態２に係る表示装置１のように、発光画素行ごとに順次発光させることが可能である。この場合には、第２制御線１３２を駆動ブロックごとに共通化せず、発光画素行ごとに、走査／制御線駆動回路１４に接続することにより上記順次発光が実現される。
【０２４３】
また、例えば、本発明に係る表示装置は、図１２に記載されたような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０２４４】
本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【０２４５】
１    表示装置
１０    表示パネル
１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、５０１    発光画素
１２    信号線群
１３    制御線群
１４    走査／制御線駆動回路
１５    信号線駆動回路
２０    タイミング制御回路
３０    電圧制御回路
１１０、１１２    電源線
１１３、２１３    有機ＥＬ素子
１１４、２１４、５１２    駆動トランジスタ
１１５、１１６、１１７、２１５、２１６、２１７、５１１    スイッチングトランジスタ
１１８、１１９    静電保持容量
１３１    第１制御線
１３２    第２制御線
１３３、７０１、７０２、７０３    走査線
１３４    第３制御線
１５１    第１信号線
１５２    第２信号線
５００    画像表示装置
５０２    画素アレイ部
５０３    信号セレクタ
５０４    走査線駆動部
５０５    給電線駆動部
５１３    保持容量
５１４    発光素子
５１５    接地配線
６０１    信号線
８０１、８０２、８０３    給電線
【図１】
0005415565.tif 000015
【図２Ａ】
0005415565.tif 000016
【図２Ｂ】
0005415565.tif 000017
【図３】
0005415565.tif 000018
【図４Ａ】
0005415565.tif 000019
【図４Ｂ】
0005415565.tif 000020
【図５】
0005415565.tif 000021
【図６】
0005415565.tif 000022
【図７】
0005415565.tif 000023
【図８】
0005415565.tif 000024
【図９Ａ】
0005415565.tif 000025
【図９Ｂ】
0005415565.tif 000026
【図１０Ａ】
0005415565.tif 000027
【図１０Ｂ】
0005415565.tif 000028
【図１１】
0005415565.tif 000029
【図１２】
0005415565.tif 000030
【図１３】
0005415565.tif 000031
【図１４】
0005415565.tif 000032
【図１５】
0005415565.tif 000033