(57)【特許請求の範囲】
【請求項１】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極部が接合されたサイリスタにおいて、
前記ｐ型の第１領域内にあって前記アノード電極部に接するように形成された、前記ｐ型の第１領域より不純物濃度の高い少なくとも２つのｐ型の第５領域と、
前記ｐ型の第１領域内にあって前記アノード電極部に接し且つ前記２つのｐ型の第５領域の間に形成された、前記ｐ型の第５領域より不純物濃度が高く、前記ｐ型の第５領域より幅が広いｐ型の第６領域と、
を備えることを特徴とするサイリスタ。
【請求項２】
前記複数のｐ型の第５領域は、
前記ｐ型の第６領域に近いほど不純物濃度が高くなるように形成されている
ことを特徴とする請求項１に記載のサイリスタ。
【請求項３】
前記複数のｐ型の第５領域は、
前記ｐ型の第６領域に近いほど幅が広くなるように形成されている
ことを特徴とする請求項１または請求項２に記載のサイリスタ。
【請求項４】
前記複数のｐ型の第６領域は、
前記ｎ型の第２領域の表面に垂直な方向から平面的に見た場合、前記ｐ型の第３領域と重なりを有するように形成され、または、前記ｎ型の第４領域と重なりを有するように形成されていることを特徴とする請求項１から請求項３のいずれか１項に記載のサイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタに関する。
【背景技術】
【０００２】
ｐｎｐｎ型でカソード電極にゲート電極を備える一般的なサイリスタの概略構成を図７に示す。図７において、サイリスタ４００は、表面でアノード電極４０１に接続されている高不純物濃度のｐ型半導体層４０２上に高不純物濃度（例えば、７×１０１７ｃｍ−３）の裏面ｐ型半導体層４０３が形成され、裏面ｐ型半導体層４０３の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４０４が形成されている。裏面ｐ型半導体層４０３の厚みｈ４０１は、例えば、３０〜４０［μｍ］であり、ｎ型半導体層４０４の厚みｈ４０２は、例えば、１６０〜１７０［μｍ］である。ｎ型半導体層４０４内には、高不純物濃度のｐ型半導体層４０６が形成され、ｐ型半導体層４０６内には、高不純物濃度のｎ型半導体層４０７と高不純物濃度のｐ型半導体層４１０とが形成されている。ｎ型半導体層４０７は、ｐ型半導体層４０６の表面でカソード電極４０８に接続され、ｐ型半導体層４１０は、ｐ型半導体層４０６の表面でゲート電極４０９に接続されている。ｎ型半導体層４０４の表面近傍には、ｐ型半導体層４０６の両側に高不純物濃度のｐ型半導体のガードリング４１１が形成され、さらにサイリスタ４００の両側には高不純物濃度のｐ型半導体のアイソレーション４０５が形成されている（例えば、特許文献１参照）。
【０００３】
上記の構成による従来のサイリスタ４００において、アノード電極（Ａ）４０１とカソード電極（Ｋ）４０８間に順方向電圧を印加し、さらにゲート電極（Ｇ）４０９に正の電圧を印加すると、ｎ型半導体層４０４とｐ型半導体層４０６との間にできる空乏層へ、ゲート電極４０９を形成するｐ型半導体層４１０からのホールが注入され、空乏層が狭くなり、アノード電極４０１からカソード電極４０８に電流が流れる。このゲート電流値に応じてブレークオーバー点孤が発生し、そして、ブレークオーバー点孤によるＯＮ状態でアノード電極４０１とカソード電極４０８間にオン電圧ＶＴが発生する。
近年、各種の装置において消費電力の低減要求があり、このためサイリスタにおいても消費電力の低減のため低ＶＴ化が望まれている。このオン電圧ＶＴを低くするためには、高濃度ｐ型半導体層である裏面ｐ型半導体層４０３を厚くしｎ型半導体層４０４の厚みを薄くする方法がある。これにより、裏面ｐ型半導体層４０３からｎ型半導体層４０４へのキャリアが到達しやすくなるので低ＶＴ化を図ることができる。
【０００４】
また、サイリスタを、例えばランプの点灯保護回路に適用した場合、ランプの点灯時の突入電流等の保護のために低ＶＴかつ高寿命のサイリスタが市場から要求されている。サイリスタの高寿命化には、臨界オン電流上昇率ｄｉ／ｄｔの改善が必要である。臨界オン電流上昇率ｄｉ／ｄｔの改善のため、アノード電極とカソード電極間の対向長さを長くし、初期導通面積を大きくしたサイリスタが製品化されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−２４０５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、臨界オン電流上昇率ｄｉ／ｄｔを改善するためにアノード電極とカソード電極間の対向長さを長くする方法では、チップ面積が大きくなり、部品を配置できる面積が限られているような製品での使用が困難であるという問題点があった。また、一般的なオン電圧ＶＴを下げる方法として、順電圧時の空乏層の大きさを確保するためにチップサイズを大きくする方法が用いられているが、限られたスペース内に部品を納めたい場合、チップサイズが大きくなると従来部品から置き換えることが困難になるという問題点があった。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであって、サイリスタのサイズを従来と同じにしたままオン電圧ＶＴを低くし、さらに臨界オン電流上昇率ｄｉ／ｄｔを改善したサイリスタを提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係るサイリスタは、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合され、前記ｐ型の第１領域にアノード電極部が接合されたサイリスタにおいて、前記ｐ型の第１領域内にあって前記アノード電極部に接するように形成された、前記ｐ型の第１領域より不純物濃度の高い少なくとも２つのｐ型の第５領域と、前記ｐ型の第１領域内にあって前記アノード電極部に接し且つ前記２つのｐ型の第５領域の間に形成された、前記Ｐ型の第５領域より不純物濃度が高く、前記ｐ型の第５領域より幅が広いｐ型の第６領域とを備えることを特徴としている。
【０００９】
また、本発明に係るサイリスタは、前記複数のｐ型の第５領域は、前記ｐ型の第６領域に近いほど不純物濃度が高くなるように形成されていることを特徴としている。
【００１０】
また、本発明に係るサイリスタは、前記複数のｐ型の第５領域は、前記ｐ型の第６領域に近いほど幅が広くなるように形成されていることを特徴としている。
【００１１】
また、本発明に係るサイリスタは、前記複数のｐ型の第６領域は、前記ｎ型の第２領域の表面に垂直な方向から平面的に見た場合、前記ｐ型の第３領域と重なりを有するように形成され、または、前記ｎ型の第４領域と重なりを有するように形成されていることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、ｐ型の第１領域内に、このｐ型の第１領域より不純物濃度が高い少なくとも２つのｐ型の第５領域と、この２つのｐ型の第５領域の間に該ｐ型の第５領域より不純物濃度が高く、該ｐ型の第５領域より幅が広いｐ型の第６領域と、を形成したので、サイズを従来と同じにしたままオン電圧ＶＴを低くし、さらに臨界オン電流上昇率ｄｉ／ｄｔを改善したサイリスタを実現することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係るサイリスタの断面構成図である。
【図２】サイリスタの電流対電圧特性を説明する図である。
【図３】本実施形態に係るオン電圧ＶＴの例を説明する図である。
【図４】本実施形態に係るアノード電極とカソード電極との間の電流密度シミュレーションにより求めた一例を示す図である。
【図５】本実施形態に係るサイリスタの断面構成図である。
【図６】本実施形態に係るサイリスタの上面レイアウト図である。
【図７】従来の実施形態に係るサイリスタの断面構成図である。
【発明を実施するための形態】
【００１４】
以下、図１〜図７を用いて本発明の実施形態について詳細に説明する。なお、本発明は係る実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
【００１５】
図１は、本実施形態におけるサイリスタ１００の断面構成図である。図１において、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層２の上に、低不純物濃度（例えば、７×１０１５ｃｍ−３）の裏面ｐ型半導体層１０１（第１領域）が形成されている。裏面ｐ型半導体層１０１の上面に低不純物濃度（例えば、１．２×１０１４ｃｍ−３）のｎ型半導体層４（第２領域）が形成されている。裏面ｐ型半導体層１０１の厚みｈ２は、従来の裏面ｐ型半導体層４０３より厚く、例えば、５０［μｍ］であり、ｐ型半導体層１０２とｐ型半導体層１０３、および、ｐ型半導体層１０４の厚みｈ３は、同一であり、例えば、３０［μｍ］である。また、ｎ型半導体層４の厚みｈ４は、従来のｎ型半導体層４０４より薄く、例えば、１１０［μｍ］である。また、ｐ型半導体層２は、表面でアノード電極１にオーミック接続されている。ｐ型半導体層２の厚みｈ１は、例えば、１０［μｍ］である。また、裏面ｐ型半導体層１０１の不純物濃度は、従来の裏面ｐ型半導体層４０３の不純物濃度、例えば、７×１０１７ｃｍ−３より低く形成されている。
【００１６】
裏面ｐ型半導体層１０１内には、ｐ型半導体層２の上面に接して、裏面ｐ型半導体層１０１より不純物濃度の高い（例えば、１×１０１６ｃｍ−３）のｐ型半導体層１０２（第５領域）が所定の幅Ｌ１（例えば、２００［μｍ］）を有して形成されている。また、裏面ｐ型半導体層１０１内には、ｐ型半導体層２の上面に接して、ｐ型半導体層１０２の間に所定の離間間隔Ｌ２（例えば、４００［μｍ］）を有して、ｐ型半導体層１０２より不純物濃度の高い（例えば、１×１０１７ｃｍ−３）のｐ型半導体層１０３（第５領域）が所定の幅Ｌ３（例えば、２００［μｍ］）を有して形成されている。さらにまた、裏面ｐ型半導体層１０１内には、ｐ型半導体層２の上面に接して、ｐ型半導体層１０３の間に所定の離間間隔Ｌ４（例えば、４００［μｍ］）を有して、ｐ型半導体層１０３より不純物濃度の高い（例えば、１×１０１８ｃｍ−３）のｐ型半導体層１０４（第６領域）が所定の幅Ｌ５（＝Ｌ−２００［μｍ］×４−４００［μｍ］×４）を有して形成されている。すなわち、ｐ型半導体層の不純物濃度は、ｐ型半導体層１０４＞ｐ型半導体層１０３＞ｐ型半導体層１０２＞ｐ型半導体層１０１であり、さらに、ｐ型半導体層１０４に向かって高くなるように形成されている。
【００１７】
また、ｐ型半導体層１０４の上面は、ｎ型半導体層４の表面に垂直な方向から平面的に見た場合、ｐ型半導体領域６と重なりを有するように形成されている。また、ｐ型半導体層１０４の上面は、ｎ型半導体層４の表面に垂直な方向から平面的に見た場合、ｎ型半導体領域７と重なりを有するように形成されている。
【００１８】
また、ｎ型半導体層４内には、高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体層６（第３領域）が形成され、このｐ型半導体層６はアノード電極１と反対の表面と接している。また、ｐ型半導体層６内には、高不純物濃度（例えば、２×１０２０ｃｍ−３）のｎ型半導体層７（第４領域）と、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体層１０とが互いに離れて形成されている。また、ｎ型半導体層７は、ｐ型半導体層６の表面でカソード電極８に接続され、ｐ型半導体層１０は、ｐ型半導体層６の表面でゲート電極９に接続されている。また、ｐ型半導体層６の厚みｈ５、ｎ型半導体層７の厚みｈ６、および、ｐ型半導体層１０の厚みｈ７は、従来と同一で、例えば、ｈ５＝４０［μｍ］、ｈ６＝１９［μｍ］、ｈ７＝１０［μｍ］である。
【００１９】
また、ｎ型半導体層４の表面近傍には、ｐ型半導体層６の両側にｐ型半導体層６と離れて高不純物濃度（例えば、７×１０１７ｃｍ−３）のｐ型半導体によるガードリング１１が形成され、さらにサイリスタ１００の両側には、高不純物濃度（例えば、２×１０１９ｃｍ−３）のｐ型半導体によるアイソレーション５が形成されている。
【００２０】
次に、図１のサイリスタ１００に順方向電圧が印加した場合について図２を用いて説明する。図２は、サイリスタの電流対電圧特性を説明する図である。アノード電極１とカソード電極８との間に順方向電圧を印可した場合、ｐ型半導体層６とｎ型半導体層４との間に空乏層が広がる。この状態において、ゲート電極９に正の電圧を印可すると、図２のように、アノード電極１とカソード電極８間に電流が流れる。また、ゲート電流ＩＧの大きさに応じて、ＩＧが大きいほどブレークオーバー点弧がＯＮしやすくなる。オン電圧ＶＴは、サイリスタ１００のＯＮ状態の電圧値である。
【００２１】
次に、オン電圧ＶＴが低くできる仕組みを説明する。ｎ型半導体層４は、従来のｎ型半導体層４０４より薄く（例えば、１０［μｍ］）形成されている。また、裏面ｐ型半導体層１０１は、ｎ型半導体層４を薄くした分、従来の裏面ｐ型半導体層４０３より厚く（例えば、１０［μｍ］）、かつ、従来の裏面ｐ型半導体層４０３より不純物濃度が低く形成されている。また、ｐ型半導体層２に接し裏面ｐ型半導体層１０１内に、不純物濃度の異なるｐ型半導体層１０２〜１０４が形成されている。さらに、ｐ型半導体層１０２〜１０４は、ｐ型半導体層１０４に向かって高くなるように形成されている。
この結果、小電流時、ｎ型半導体層４は、従来のｎ型半導体層４０４より薄く形成されているので、オン電圧ＶＴを低くすることが可能になる。この場合、ｐ型半導体層１０２〜１０４の方がｐ型半導体層１０１の不純物濃度より高く形成されているので、ｐ型半導体層１０２〜１０４の上面に電流経路が形成され、ｐ型半導体層１０２〜１０４の天面からのキャリア注入が優位になる。この結果、抵抗値が下がり、さらにオン電圧ＶＴを低くすることが可能になる。
【００２２】
また、流れる電流が大きくなった場合、ｐ型半導体層１０２〜１０４の天面とｐ型半導体層１０２〜１０４に接していないｐ型半導体層２面の両方からキャリア注入が発生する。この場合においても、ｎ型半導体層４が薄く、ｐ型半導体層１０２〜１０４の上面に電流経路が形成され、ｐ型半導体層１０２〜１０４の天面からのキャリア注入が優位になるのでオン電圧ＶＴを低くすることが可能になる。この場合においても、抵抗値が下がり、さらにオン電圧ＶＴを低くすることが可能になる。
【００２３】
図３は、本実施形態におけるオン電圧ＶＴの例を説明する図である。図３において、ゲート電流ＩＧはサイリスタ１００のＯＮ状態になるのに十分な電流値であり、また、カソード電流ＩＫは同一の値で、図７の従来のサイリスタ４００と図１の本実施形態のサイリスタ１００のオン電圧ＶＴをシミュレーションにより求めた結果である。ＶＴ１は図７の従来構造におけるオン電圧であり、電圧ＶＴ２は図１の本実施形態における構造のオン電圧である。図３のように、本実施形態の構成のサイリスタ１００のオン電圧ＶＴ２は、従来の構成のサイリスタ４００のオン電圧ＶＴ１より低い電圧値が得られている。
【００２４】
図４は、本実施形態におけるアノード電極１とカソード電極８との間の電流密度をシミュレーションにより求めた一例を示す図である。図４において、白黒の濃淡は電流密度を表し、Ａ＜Ｂ＜Ｃ＜Ｄの順に電流密度が高くなっている。すなわち、ｐ型半導体層１０１内において、不純物濃度が一番高いｐ型半導体層１０４の上面から電極を形成するｎ型半導体層７に向けて電流密度の高い経路Ｄが形成されている。続いて、ｐ型半導体層１０４より不純物濃度の低いｐ型半導体層１０３上面に電流密度の高い経路Ｃが形成され、さらにｐ型半導体層１０３より不純物濃度の低いｐ型半導体層１０２上面に電流密度の高い経路Ｂが形成されている。このように、不純物濃度を順次高くなるようにｐ型半導体層１０１内にｐ型半導体層１０４と１０３と１０２を形成したので、ｐ型半導体層１０４に電流経路が形成されるため、電流が流れやすくなり、すなわち抵抗値が低くなる。この結果、オン電圧ＶＴを低くすることが可能になる。
【００２５】
次に、臨界オン電流上昇率ｄｉ／ｄｔについて説明する。アノード電極１とカソード電極８との間に急峻な電流が流れようとした場合、図７の従来の構造において、ｐ型半導体層４０３の一点からｐ型半導体層４０６の一点に急峻な電流が流れてサイリスタ動作が始まってしまうこともある。この場合、急峻な電流が一点に流れることで電流経路が形成されてしまい、ｐ型半導体層４０３の他の面からｐ型半導体層４０６の他の面に電流経路が形成される前に、形成された電流経路に電流が集中してしまい局所的に壊れることがある。このため、サイリスタをオフ状態からオン状態に切り替えるとき、サイリスタが耐えることのできる最大のオン電流上昇率が臨界オン電流上昇率ｄｉ／ｄｔである。
図４の電流密度で示したように、不純物濃度を順次高くなるようにｐ型半導体層１０１内にｐ型半導体層１０４と１０３と１０２を形成したので、ｐ型半導体層１０４の上面に電流経路が集中するため、サイリスタをオフ状態からオン状態に切り替えるとき電流が一点に集中しない、すなわち電流が面で集中する構造にすることで、臨界オン電流上昇率ｄｉ／ｄｔを改善ができる。
また、特許文献１の構造と比較しても、本実施形態の構造のｐ型半導体層の方が、急峻な電流が流れたときに電流が集中する面積が広いため、1箇所び電流が集中せずに臨界オン電流上昇率ｄｉ／ｄｔを改善ができる可能性がある。
【００２６】
以上のように、本発明によれば、図１のように、アノード電極部上のｐ型半導体領域１０１内に、ｐ型半導体領域１０１より不純物濃度の高いｐ型半導体領域１０２を備え、また、このｐ型半導体領域１０２の間にｐ型半導体領域１０２より不純物濃度の高いｐ型半導体領域１０３を備えた。さらに、ｐ型半導体領域１０３の間にｐ型半導体領域１０３より不純物濃度の高くかつｐ型半導体領域１０３より幅の広いｐ型半導体領域１０４を備えた。このように、アノード電極部上のｐ型半導体領域１０１内に、ｐ型半導体領域１０２〜１０４を備えたため、小電流時は不純物濃度が一番高く、かつ幅の広いｐ型半導体層１０４からカソード電極に向けて電流経路が形成され、流れる電流が大きくなるに従い、不純物濃度がｐ型半導体領域１０４より低く、かつ幅が狭いｐ型半導体領域１０２、１０３にも電流経路が形成されていく。これにより、電流が急峻に流れ始めようとした時にも、一番不純物濃度が高く、かつ幅の広いｐ型半導体領域１０４に電流が集中してカソード電極に流れるため、臨界オン電流上昇率ｄｉ／ｄｔを改善することが実現することができる。この場合においても、チップサイズは従来構造のままで、臨界オン電流上昇率ｄｉ／ｄｔの改善を実現することができる。
上記によりサイリスタのサイズを従来と同じにしたまま、臨界オン電流上昇率ｄｉ／ｄｔを改善したサイリスタを実現することができる。
【００２７】
また、図１のｐ型半導体層１０２の上面、ｐ型半導体層１０３の上面、およびｐ型半導体層の上面１０４の形状は、例えば、図５の断面図のように、先端部が小さくなるｐ型半導体層２０２〜２０４のような形状でも良く、あるいは先端部が大きくなるような形状であっても良い。
【００２８】
また、本実施形態では、図１と図５において断面図を用いて説明したが、上面から見たとき、ｐ型半導体層１０２〜１０４、または、ｐ型半導体層２０２〜２０４の上面は、例えば、図６（ａ）の上面レイアウト図のように帯状であっても良く、あるいは、図６（ｂ）の上面レイアウト図のように同心状（円、四角等）であっても良い。
【００２９】
また、本実施形態では、ｐ型半導体層１０２の幅Ｌ１とｐ型半導体層１０３の幅Ｌ２が同一の例を説明したが、Ｌ１≦Ｌ２であっても良く、また、ｐ型半導体層１０２とｐ型半導体層１０３の間隔Ｌ２と、ｐ型半導体層１０３とｐ型半導体層１０４の間隔Ｌ４も同一でなくても良く、Ｌ２≦Ｌ４であっても良い。
【００３０】
また、本実施形態では、ｐｎｐｎ型サイリスタの例を説明したが、不純物層のｐ型、ｎ型を入れ替えたｎｐｎｐ型サイリスタにおいても同一の効果が得られる。この場合、ゲート電極に負の電流を付加することでオンまたはオフ状態を制御する。
【００３１】
また、本実施形態では、サイリスタ単体の構成について説明したが、半導体集積回路上に形成する場合にも有効である。
【００３２】
さらにまた、本実施形態で説明時にあげた各領域の不純物濃度および厚み（深さ）の例に限られるものではなく、本実施形態における各半導体層の不純物濃度に応じた不純物濃度の関係、および、各半導体層の厚みに応じた関係であれば良い。
【符号の説明】
【００３３】
１・・・アノード電極
２、６、１０、１０１、１０２、１０３、１０４・・・ｐ型半導体層
４、７・・・ｎ型半導体層
５・・・アイソレーション
８・・・カソード電極
９・・・ゲート電極
１１・・・ガードリング
【図１】
0005518440.tif 000002
【図２】
0005518440.tif 000003
【図３】
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【図４】
0005518440.tif 000005
【図５】
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【図６】
0005518440.tif 000007
【図７】
0005518440.tif 000008