(57)【特許請求の範囲】
【請求項１】
アナログの入力電圧をデジタルデータに変換するＡ／Ｄ変換方法であって、
前記入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第１ステップと、
前記入力電圧が属するセグメントを挟む第１電圧と第２電圧を生成する第２ステップと、
前記第１電圧と前記入力電圧の差分を、所定のコモン電圧を基準として増幅することにより第３電圧を生成する第３ステップと、
前記第２電圧と前記入力電圧の差分を、前記コモン電圧を基準として増幅することにより第４電圧を生成する第４ステップと、
前記第３電圧と前記第４電圧の間を、複数のセグメントに分割し、前記コモン電圧が複数のセグメントのいずれに属するかを判定する第５ステップと、
前記コモン電圧が属するセグメントを挟む第５電圧と第６電圧を生成する第６ステップと、
前記第５電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第７電圧を生成する第７ステップと、
前記第６電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第８電圧を生成する第８ステップと、
を備え、
前記第５ステップから第８ステップは繰り返し実行されるものであり、
前記第８ステップから前記第５ステップに戻るとき、前回の第７ステップで得られた第７電圧を次の第５ステップの第３電圧として、前回の第８ステップで得られた第８電圧を次の第５ステップの第４電圧として利用することを特徴とするＡ／Ｄ変換方法。
【請求項２】
前記第６ステップにおいて、前記第５電圧と前記第６電圧はそれぞれ、前記第３電圧と前記第４電圧を補間することにより生成されることを特徴とする請求項１に記載のＡ／Ｄ変換方法。
【請求項３】
前記第１電圧から第８電圧はそれぞれ、差動信号として生成されることを特徴とする請求項１に記載のＡ／Ｄ変換方法。
【請求項４】
前記第６ステップにおいて、前記第５電圧と前記第６電圧は、前記第３電圧と前記第４電圧を外挿補間することにより生成されることを特徴とする請求項３に記載のＡ／Ｄ変換方法。
【請求項５】
アナログの入力電圧をデジタルデータに変換するパイプライン型Ａ／Ｄコンバータであって、
直列に接続されたＡ型変換回路、少なくともひとつのＢ型変換回路および比較器列を備え、
前記Ａ型変換回路は、
前記入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第１サブＡ／Ｄコンバータと、
前記入力電圧が属するセグメントの上限以上の電圧レベルを有する第１電圧を生成し、前記第１電圧と前記入力電圧の差分を所定のコモン電圧を基準として増幅することにより第３電圧を生成し、後段のＢ型変換回路に出力する第１増幅回路と、
前記入力電圧が属するセグメントの下限以下の電圧レベルを有する第２電圧を生成し、前記第２電圧と前記入力電圧の差分を所定のコモン電圧を基準として増幅することにより第４電圧を生成し、後段のＢ型変換回路に出力する第２増幅回路と、
を備え、
前記Ｂ型変換回路は、
前段からの前記第３電圧と前記第４電圧の間を複数のセグメントに分割し、前記コモン電圧が複数のセグメントのいずれに属するかを判定する第２サブＡ／Ｄコンバータと、
前記コモン電圧が属するセグメントの上限以上の電圧レベルを有する第５電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第７電圧を生成し、後段のＢ型変換回路に前記第３電圧として出力する第３増幅回路と、
前記コモン電圧が属するセグメントの下限以下の電圧レベルを有する第６電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第８電圧を生成し、後段のＢ型変換回路に前記第４電圧として出力する第４増幅回路と、
を備え、
前記比較器列は、前段のＢ型変換回路からの前記第３電圧と前記第４電圧の間を複数のセグメントに分割し、前記コモン電圧が複数のセグメントのいずれに属するかを判定することを特徴とするＡ／Ｄコンバータ。
【請求項６】
前記第１増幅回路は、
それぞれの第１端子が共通に接続された複数の第１キャパシタを含む第１キャパシタ列と、
標本化状態において前記第１キャパシタ列の第２端子に前記入力電圧を印加し、補間増幅状態において、前記第１キャパシタ列のうち、前記第１サブＡ／Ｄコンバータによる判定結果に応じた個数の第１キャパシタの第２端子に、基準電圧を印加する第１スイッチ回路と、
前記第１キャパシタ列の前記第１端子と固定電圧端子の間に設けられ、標本化状態においてオンし、補間増幅状態においてオフする第１スイッチと、
その第１入力端子に前記コモン電圧が入力され、その第２入力端子が前記第１キャパシタ列の前記第１端子と接続された第１増幅器と、
を含み、
前記第２増幅回路は、第２キャパシタ列、第２スイッチ回路、第２スイッチ、第２増幅器を含み、前記第１増幅回路と同様に構成されることを特徴とする請求項５に記載のＡ／Ｄコンバータ。
【請求項７】
前記第３増幅回路および前記第４増幅回路は、前記第３電圧と前記第４電圧を補間することにより、前記第５電圧と前記第６電圧を生成することを特徴とする請求項５または６に記載のＡ／Ｄコンバータ。
【請求項８】
前記第３増幅回路は、
それぞれの第１端子が共通に接続された複数の第３キャパシタを含む第３キャパシタ列と、
それぞれの第１端子が前記第３キャパシタ列の前記第１端子と共通に接続された複数の第４キャパシタを含む第４キャパシタ列と、
標本化状態において前記第３キャパシタ列の第２端子に前記第３電圧を印加し、補間増幅状態において、前記第３キャパシタ列のうち、前記第２サブＡ／Ｄコンバータによる判定結果に応じた個数の第３キャパシタの第２端子に、固定電圧を印加する第３スイッチ回路と、
標本化状態において前記第４キャパシタ列の第２端子に前記第４電圧を印加し、補間増幅状態において、前記第４キャパシタ列のうち、前記第２サブＡ／Ｄコンバータによる判定結果に応じた個数の第４キャパシタの第２端子に、固定電圧を印加する第４スイッチ回路と、
前記第３キャパシタ列および前記第４キャパシタ列の共通接続された前記第１端子と固定電圧端子の間に設けられ、標本化状態においてオンし、補間増幅状態においてオフする第３スイッチと、
その第１入力端子に前記コモン電圧が入力され、その第２入力端子が前記第３キャパシタ列および前記第４キャパシタ列の共通接続された前記第１端子と接続された第３増幅器と、
を含み、
前記第４増幅回路は、第５キャパシタ列、第６キャパシタ列、第５スイッチ回路と、第６スイッチ回路、第４スイッチ、第４増幅器を含み、前記第３増幅回路と同様に構成されることを特徴とする請求項７に記載のＡ／Ｄコンバータ。
【請求項９】
前記第３スイッチ回路は、補間増幅状態において、前記第３キャパシタ列に前記固定電圧を印加する際、当該固定電圧として前段からの前記第３電圧を印加するとともに、前記第４スイッチ回路は、補間増幅状態において、前記第４キャパシタ列に前記固定電圧を印加する際、当該固定電圧として前段からの前記第４電圧を印加することにより、前段の変換回路の増幅器のオフセット電圧をキャンセルすることを特徴とする請求項８に記載のＡ／Ｄコンバータ。
【請求項１０】
前記第１増幅回路から前記第４増幅回路は、差動形式で構成されることを特徴とする請求項８に記載のＡ／Ｄコンバータ。
【請求項１１】
前記第３増幅回路、前記第４増幅回路は、前記第３電圧の正転信号と反転信号、前記第４電圧の正転信号と反転信号を組み合わせることにより、前記第５電圧と前記第６電圧を、前記第３電圧と前記第４電圧の内挿補間または外挿補間のいずれかにより生成することを特徴とする請求項１０に記載のＡ／Ｄコンバータ。
【請求項１２】
前記第３スイッチ回路は、標本化状態において前記第３キャパシタ列の第２端子に前記第３電圧の正転信号または反転信号を印加し、
前記第４スイッチ回路は、標本化状態において前記第４キャパシタ列の第２端子に前記第４電圧の正転信号または反転信号を印加することを特徴とする請求項１１に記載のＡ／Ｄコンバータ。
【請求項１３】
前記Ｂ型変換回路は、前記第３増幅器および前記第４増幅器の利得をデジタル制御可能な利得調整部をさらに備えることを特徴とする請求項８に記載のＡ／Ｄコンバータ。
【請求項１４】
前記Ｂ型変換回路の前段に設けられ、前記第３電圧と第４電圧をスワップして前記Ｂ型変換回路に供給する入力スイッチと、
前記Ｂ型変換回路の後段に設けられ、前記第７電圧、前記第８電圧をスワップして後段のＢ型変換回路に出力する出力スイッチと、
をさらに備えることを特徴とする請求項５に記載のＡ／Ｄコンバータ。
【請求項１５】
前記第１増幅器および前記第２増幅器はそれぞれダイナミック型差動増幅器を含み、
前記ダイナミック型差動増幅器は、
第１、第２入力端子と、
第１、第２出力端子と、
前記第１出力端子と固定電圧端子の間の設けられた第１負荷キャパシタと、
前記第２出力端子と固定電圧端子の間の設けられた第２負荷キャパシタと、
前記第１、第２負荷キャパシタの電荷を初期化する初期化回路と、
前記第１、第２負荷キャパシタをそれぞれ負荷とするとともに、それぞれの制御端子が前記第１、第２入力端子と接続される第１、第２入力トランジスタを含む入力差動対と、
前記第１出力端子と前記第２出力端子それぞれの電位の中点電圧が所定のしきい値電圧に達すると、前記第１、第２負荷キャパシタの充放電経路を遮断する制御回路と、
を備えることを特徴とする請求項６に記載のＡ／Ｄコンバータ。
【請求項１６】
前記第３増幅器および前記第４増幅器はそれぞれダイナミック型差動増幅器を含み、
前記ダイナミック型差動増幅器は、
第１、第２入力端子と、
第１、第２出力端子と、
前記第１出力端子と固定電圧端子の間の設けられた第１負荷キャパシタと、
前記第２出力端子と固定電圧端子の間の設けられた第２負荷キャパシタと、
前記第１、第２負荷キャパシタの電荷を初期化する初期化回路と、
前記第１、第２負荷キャパシタをそれぞれ負荷とするとともに、それぞれの制御端子が前記第１、第２入力端子と接続される第１、第２入力トランジスタを含む入力差動対と、
前記第１出力端子と前記第２出力端子それぞれの電位の中点電圧が所定のしきい値電圧に達すると、前記第１、第２負荷キャパシタの充放電経路を遮断する制御回路と、
を備えることを特徴とする請求項８に記載のＡ／Ｄコンバータ。
【請求項１７】
前記第１負荷キャパシタと前記第１入力トランジスタの間に設けられた第１スイッチと、
前記第２負荷キャパシタと前記第２入力トランジスタの間に設けられた第２スイッチと、
をさらに備え、
前記制御回路は、前記第１、第２スイッチをオフすることにより、前記第１、第２負荷キャパシタの充放電経路を遮断することを特徴とする請求項１５または１６に記載のＡ／Ｄコンバータ。
【請求項１８】
前記ダイナミック型差動増幅器は、前記入力差動対にテイル電流を供給するテイル電流源をさらに備え、
前記制御回路は、前記テイル電流源をオフすることにより、前記第１、第２負荷キャパシタの充放電経路を遮断することを特徴とする請求項１５から１７のいずれかに記載のＡ／Ｄコンバータ。
【請求項１９】
前記制御回路は、
前記第１出力端子と前記第２出力端子の間に直列に設けられた第１、第２分圧キャパシタと、
前記第１、第２分圧キャパシタの接続点の電位を所定のしきい値電圧と比較する比較器と、
を含むことを特徴とする請求項１５から１８のいずれかに記載のＡ／Ｄコンバータ。
【請求項２０】
前記比較器は、電源として電源電圧および接地電圧を受けるインバータを含むことを特徴とする請求項１９に記載のＡ／Ｄコンバータ。
【請求項２１】
前記初期化回路は、前記第１、第２分圧キャパシタの接続点の電位を、前記第１、第２出力端子と同じ電位に初期化することを特徴とする請求項１９に記載のＡ／Ｄコンバータ。
【請求項２２】
前記制御回路は、前記第１負荷キャパシタと前記第２負荷キャパシタそれぞれの電位を受けるＮＡＮＤゲートを含み、前記ＮＡＮＤゲートの出力に応じて、前記第１、第２負荷キャパシタの充放電経路を遮断し、
前記ＮＡＮＤゲートは、
電源端子と接地端子の間に第１経路を形成するように順にスタックされた第１Ｐチャンネルトランジスタ、第１Ｎチャンネルトランジスタ、第２Ｎチャンネルトランジスタと、
電源端子と接地端子の間に、第１経路と並列１な第２経路を形成するように順にスタックされた第２Ｐチャンネルトランジスタ、第３Ｎチャンネルトランジスタ、第４Ｎチャンネルトランジスタと、
を含み、
前記第１Ｐチャンネルトランジスタ、第１、第４Ｎチャンネルトランジスタのゲートに、第１入力信号が印加され、
前記第２Ｐチャンネルトランジスタ、第２、第３Ｎチャンネルトランジスタのゲートに、第２入力信号が印加され、
前記ＮＡＮＤゲートの出力端子が前記第１、第２Ｐチャンネルトランジスタのドレインと接続されていることを特徴とする請求項２１に記載のＡ／Ｄコンバータ。
【請求項２３】
第１、第２入力端子と、
第１、第２出力端子と、
前記第１出力端子と固定電圧端子の間の設けられた第１負荷キャパシタと、
前記第２出力端子と固定電圧端子の間の設けられた第２負荷キャパシタと、
前記第１、第２負荷キャパシタの電荷を初期化する初期化回路と、
前記第１、第２負荷キャパシタをそれぞれ負荷とするとともに、それぞれの制御端子が前記第１、第２入力端子と接続される第１、第２入力トランジスタを含む入力差動対と、
前記第１出力端子と前記第２出力端子それぞれの電位の中点電圧が所定のしきい値電圧に達すると、前記第１、第２負荷キャパシタの充放電経路を遮断する制御回路と、
を備えることを特徴とするダイナミック型差動増幅器。
【請求項２４】
前記第１負荷キャパシタと前記第１入力トランジスタの間に設けられた第１スイッチと、
前記第２負荷キャパシタと前記第２入力トランジスタの間に設けられた第２スイッチと、
をさらに備え、
前記制御回路は、前記第１、第２スイッチをオフすることにより、前記第１、第２負荷キャパシタの充放電経路を遮断することを特徴とする請求項２３に記載のダイナミック型差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
アナログ電圧をデジタル信号に変換するために、パイプライン型のＡ／Ｄコンバータが利用される。図１（ａ）〜（ｃ）は、一般的なパイプライン型のＡ／Ｄコンバータの構成を示すブロック図および入出力特性である。Ａ／Ｄコンバータ１１００は、カスケードに接続された複数（ｎ段）の単位変換回路ＵＣ１〜ＵＣｎを備える。【０００３】
単位変換回路ＵＣ１〜ＵＣｎは、最上位ビットＭＳＢから最下位ビットＬＳＢに向けてｍビットずつ、順次Ａ／Ｄ変換を実行する。図１（ｂ）は単位変換回路ＵＣの構成を示す。単位変換回路ＵＣは、演算増幅器ＯＡ１と、スイッチ回路ＳＷ、サブＡ／ＤコンバータＳＡＤＣを備え、標本化状態φ０と、差分増幅状態φ１、をクロック信号と同期しながら時分割的に交互に繰り返す。あるステージの単位変換回路ＵＣが標本化状態φ０にあるとき、それと隣接するステージの単位変換回路ＵＣは差分増幅状態φ１にある。【０００４】
入力端子Ｐｉには、前段からの入力電圧Ｖｉｎが入力される。入力電圧範囲は−Ｖｒｅｆ〜＋Ｖｒｅｆである。標本化状態φ０において、サブＡ／ＤコンバータＳＡＤＣは、入力電圧Ｖｉｎを複数の基準電圧と比較し、比較結果ｋを示す比較データＤ１を生成する。この例では、６値つまり約２．５ビットの冗長構成を有しており、入力電圧Ｖｉｎが、以下のように標本化（量子化）される。
−Ｖｒｅｆ＜Ｖｉｎ＜−５／８×Ｖｒｅｆ            ｋ＝−３
−５／８×Ｖｒｅｆ＜Ｖｉｎ＜−３／８×Ｖｒｅｆ    ｋ＝−２
−３／８×Ｖｒｅｆ＜Ｖｉｎ＜−１／８×Ｖｒｅｆ    ｋ＝−１
−１／８×Ｖｒｅｆ＜Ｖｉｎ＜＋１／８×Ｖｒｅｆ    ｋ＝０
＋１／８×Ｖｒｅｆ＜Ｖｉｎ＜＋３／８×Ｖｒｅｆ    ｋ＝１
＋３／８×Ｖｒｅｆ＜Ｖｉｎ＜＋５／８×Ｖｒｅｆ    ｋ＝２
＋５／８×Ｖｒｅｆ＜Ｖｉｎ＜＋Ｖｒｅｆ            ｋ＝３【０００５】
また、標本化状態φ０において、スイッチＳ１がオン、スイッチＳ２が入力端子Ｐｉ側にオンする。またスイッチ回路ＳＷは、入力電圧Ｖｉｎを選択し、入力キャパシタＣｓ１〜Ｃｓ３の一端に印加する。その結果、フィードバックキャパシタＣｆおよび入力キャパシタＣｓ１〜Ｃｓ３は、等しく入力電圧Ｖｉｎによって充電される。【０００６】
次にクロック信号の位相が切り替わると差分増幅状態φ１となり、スイッチＳ１がオフし、スイッチＳ２は演算増幅器ＯＡの出力端子Ｐｏ側にオンする。またサブＡ／ＤコンバータＳＡＤＣは、比較結果をスイッチ回路ＳＷへと出力する。スイッチ回路ＳＷは、比較結果に応じて、基準電圧列＋Ｖｒｅｆ、−Ｖｒｅｆ、ＧＮＤのいずれかを、入力キャパシタＣｓ１〜Ｃｓ３それぞれの一端に印加する。上述のように、比較結果を示す変換値ｋは−３〜＋３の間の７値を取り得る。スイッチ回路ＳＷは、ｋが正のとき、ｋ個の入力キャパシタＣｓに基準電圧＋Ｖｒｅｆを印加し、残りに接地電圧ＧＮＤを印加する。反対にｋが負のときには、（−ｋ）個の入力キャパシタＣｓに基準電圧−Ｖｒｅｆを印加し、残りに接地電圧ＧＮＤを印加する。ｋがゼロのとき、すべてのキャパシタＣｓ１〜Ｃｓ３に接地電圧ＧＮＤが印加される。【０００７】
すべてのキャパシタＣｆ、Ｃｓ１〜Ｃｓ３の容量値が等しくＣ０とすると、演算増幅器ＯＡの反転入力端子（−）に保持される電荷Ｑは、
Ｑ＝−４Ｃ０・Ｖｉｎ      …（１）
で与えられる。また、演算増幅器ＯＡの反転入力端子（−）の電位をｖｉ、その出力電圧をｖｏ、その利得をＧとするとき、
（ｖｉ−Ｖｒｅｆ）×ｋ×Ｃ０＋（ｖｉ−ｖｏ）Ｃ０＝Ｑ＝−４Ｃ０・Ｖｉｎ  …（２ａ）
ｖｏ＝−Ｇ・ｖｉ      …（２ｂ）【０００８】
したがって差分増幅状態φ１における単位変換回路ＵＣの出力電圧Ｖｏｕｔ（＝ｖｏ）は、式（３）で与えられる。
Ｖｏｕｔ＝４（Ｖｉｎ−ｋ／４×Ｖｒｅｆ）／｛１＋（ｋ＋１）／Ｇ｝    …（３）【０００９】
いま、Ｇが無限大であると仮定すると、単位変換回路ＵＣの入出力特性として式（３’）を得る。
Ｖｏｕｔ＝４・（Ｖｉｎ−ｋ×Ｖｒｅｆ／４）      …（３’）【００１０】
図１（ｃ）には、式（３）で与えられる単位変換回路ＵＣの入出力特性が示される。白丸はサブＡ／ＤコンバータＳＡＤＣの基準電圧を示す。図中、黒丸は式（３’）中の右辺第２項の（ｋ×Ｖｒｅｆ）で与えられるＸ軸方向のオフセット電圧を示す。すなわち単位変換回路ＵＣは、入力電圧Ｖｉｎと、オフセット電圧の差分を利得４で増幅する。【００１１】
この出力信号Ｖｏｕｔは、次段の単位変換回路ＵＣの入力電圧Ｖｉｎとして供給される。図１（ａ）に示すように、複数の単位変換回路ＵＣがクロック信号と同期してパイプライン動作を行うことにより、各単位変換回路ＵＣから順次、変換値ｋを示すデータＤ１、Ｄ２…が出力される。なお最終段の単位変換回路ＵＣは、差分増幅処理は必要ないため、比較器列（サブＡ／Ｄコンバータ）のみで構成することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−５４６０８号公報
【非特許文献】
【００１３】
【非特許文献１】K. Sushihara and A. Matsuzawa、「A 7b 450MSPS 50mW CMOS ADC in 0.3mm2」、IEEE International Solid-State Circuits Conference, Digest of Technical、2002、pp.170-171
【非特許文献２】Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira、「A 6bit, 7mW, 250fJ, 700MS/s Subranging ADC」、IEEE Asian Solid-State Circuits Conference (A-SSCC)、台湾、2009年11月、5-3、pp.141-144
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１に示すような、従来のパイプライン型Ａ／Ｄコンバータ１１００の変換精度は、回路系の利得の正確さに依存しており、具体的にはキャパシタＣｆ、Ｃｓ１〜Ｃｓ３の比精度と、演算増幅器ＯＡ１の利得に依存している。これまでの説明では、演算増幅器ＯＡ１の利得Ｇが無限大であると仮定したが、実際の演算増幅器の利得は有限であり、近年の半導体プロセスの微細化にともなってその利得はますます減少する傾向にある。分解能をＮビットとし、変換誤差を１／４ＬＳＢとするときの必要利得Ｇは、
Ｇ（ｄＢ）＞６Ｎ＋１０      …（４）
程度となる。したがって分解能を１０ビットとすると、必要な利得Ｇは７０ｄＢ以上、分解能を１２ビットとすると必要な利得Ｇは８２ｄＢ以上となる。近年の微細化されたＣＭＯＳデバイスを用いた演算増幅器の利得はせいぜい６０ｄＢ程度であり、このような高い利得を得ることは困難となっている。【００１５】
さらにこの変換方式では、演算増幅器を用いた負帰還増幅を前提としている。負帰還回路は演算増幅器の利得を上げることで、回路系の精度が、容量の比精度によって定まるように構成されているが、負帰還回路は発振やセトリング時間の増大を招きやすく、Ａ／Ｄコンバータの高速化にとって大きな障害となっている。【００１６】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、負帰還回路を用いないパイプライン型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【００１７】
本発明のある態様は、アナログの入力電圧をデジタルデータに変換するＡ／Ｄ変換方法に関する。この方法は、以下の処理を行う。
１．  入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第１ステップ
２．  入力電圧が属するセグメントを挟む第１電圧と第２電圧を生成する第２ステップ
３．  第１電圧と入力電圧の差分を、所定のコモン電圧を基準として増幅することにより第３電圧を生成する第３ステップ
４．  第２電圧と入力電圧の差分を、コモン電圧を基準として増幅することにより第４電圧を生成する第４ステップ
５．  第３電圧と第４電圧の間を、複数のセグメントに分割し、コモン電圧が複数のセグメントのいずれに属するかを判定する第５ステップ
６．  コモン電圧が属するセグメントを挟む第５電圧と第６電圧を生成する第６ステップ
７．  第５電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第７電圧を生成する第７ステップ
８．  第６電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第８電圧を生成する第８ステップ
第５ステップから第８ステップは繰り返し実行されるものであり、第８ステップから第５ステップに戻るとき、前回の第７ステップで得られた第７電圧を次の第５ステップの第３電圧として、前回の第８ステップで得られた第８電圧を次の第５ステップの第４電圧として利用する。【００１８】
この態様によると、高速なＡ／Ｄ変換が実現できる。【００１９】
第６ステップにおいて、第５電圧と第６電圧はそれぞれ、第３電圧と第４電圧を補間することにより生成されてもよい。【００２０】
第１電圧から第８電圧はそれぞれ、差動信号として生成されてもよい。【００２１】
第６ステップにおいて、第５電圧と第６電圧は、第３電圧と第４電圧を外挿補間することにより生成されてもよい。【００２２】
本発明の別の態様は、アナログの入力電圧をデジタルデータに変換するパイプライン型Ａ／Ｄコンバータに関する。このＡ／Ｄコンバータは、直列に接続されたＡ型変換回路、少なくともひとつのＢ型変換回路、および比較器列を備える。
Ａ型変換回路は、入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第１サブＡ／Ｄコンバータと、入力電圧が属するセグメントの上限以上の電圧レベルを有する第１電圧を生成し、第１電圧と入力電圧の差分を所定のコモン電圧を基準として増幅することにより第３電圧を生成し、後段のＢ型変換回路に出力する第１増幅回路と、入力電圧が属するセグメントの下限以下の電圧レベルを有する第２電圧を生成し、第２電圧と入力電圧の差分を所定のコモン電圧を基準として増幅することにより第４電圧を生成し、後段のＢ型変換回路に出力する第２増幅回路と、を備える。
Ｂ型変換回路は、前段からの第３電圧と第４電圧の間を複数のセグメントに分割し、コモン電圧が複数のセグメントのいずれに属するかを判定する第２サブＡ／Ｄコンバータと、コモン電圧が属するセグメントの上限以上の電圧レベルを有する第５電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第７電圧を生成し、後段のＢ型変換回路に第３電圧として出力する第３増幅回路と、コモン電圧が属するセグメントの下限以下の電圧レベルを有する第６電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第８電圧を生成し、後段のＢ型変換回路に第４電圧として出力する第４増幅回路と、を備える。比較器列は、前段のＢ型変換回路からの第３電圧と第４電圧の間を複数のセグメントに分割し、コモン電圧が複数のセグメントのいずれに属するかを判定する。【００２３】
この態様によると、高速なＡ／Ｄ変換が実現できる。【００２４】
第１増幅回路は、それぞれの第１端子が共通に接続された複数の第１キャパシタを含む第１キャパシタ列と、標本化状態において第１キャパシタ列の第２端子に入力電圧を印加し、補間増幅状態において、第１キャパシタ列のうち、第１サブＡ／Ｄコンバータによる判定結果に応じた個数の第１キャパシタの第２端子に、基準電圧を印加する第１スイッチ回路と、第１キャパシタ列の第１端子と固定電圧端子の間に設けられ、標本化状態においてオンし、補間増幅状態においてオフする第１スイッチと、その第１入力端子にコモン電圧が入力され、その第２入力端子が第１キャパシタ列の第１端子と接続された第１増幅器と、を含んでもよい。第２増幅回路は、第１増幅回路と同様に構成されてもよい。【００２５】
第３増幅回路および第４増幅回路は、第３電圧と第４電圧を補間することにより、第５電圧と第６電圧を生成してもよい。【００２６】
第３増幅回路は、それぞれの第１端子が共通に接続された複数の第３キャパシタを含む第３キャパシタ列と、それぞれの第１端子が第３キャパシタ列の第１端子と共通に接続された複数の第４キャパシタを含む第４キャパシタ列と、標本化状態において第３キャパシタ列の第２端子に第３電圧を印加し、補間増幅状態において、第３キャパシタ列のうち、第２サブＡ／Ｄコンバータによる判定結果に応じた個数の第３キャパシタの第２端子に、固定電圧を印加する第３スイッチ回路と、標本化状態において第４キャパシタ列の第２端子に第４電圧を印加し、補間増幅状態において、第４キャパシタ列のうち、第２サブＡ／Ｄコンバータによる判定結果に応じた個数の第４キャパシタの第２端子に、固定電圧を印加する第４スイッチ回路と、第３キャパシタ列および第４キャパシタ列の共通接続された第１端子と固定電圧端子の間に設けられ、標本化状態においてオンし、補間増幅状態においてオフする第３スイッチと、その第１入力端子にコモン電圧が入力され、その第２入力端子が第３キャパシタ列および第４キャパシタ列の共通接続された第１端子と接続された第３増幅器と、を含んでもよい。第４増幅回路は、第３増幅回路と同様に構成されてもよい。【００２７】
第３スイッチ回路は、補間増幅状態において、第３キャパシタ列に固定電圧を印加する際、当該固定電圧として前段からの第３電圧を印加するとともに、第４スイッチ回路は、補間増幅状態において、第４キャパシタ列に固定電圧を印加する際、当該固定電圧として前段からの第４電圧を印加することにより、前段の変換回路の増幅器のオフセット電圧をキャンセルしてもよい。【００２８】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２９】
本発明のある態様によれば、高速なＡ／Ｄコンバータが提供される。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）〜（ｃ）は、一般的なパイプライン型のＡ／Ｄコンバータの構成を示すブロック図および入出力特性である。
【図２】実施の形態に係るパイプライン型のＡ／Ｄコンバータの構成を示すブロック図である。
【図３】Ａ型変換回路の機能を説明する図である。
【図４】Ａ型変換回路の入出力特性を示す図である。
【図５】Ａ型変換回路の構成を示す回路図である。
【図６】Ｂ型変換回路の機能を説明する図である。
【図７】Ａ／Ｄコンバータの入出力特性を示す図である。
【図８】Ｂ型変換回路の構成を示す回路図である。
【図９】変形例に係るＢ型変換回路の構成を示す回路図である。
【図１０】第２の変形例に係るＢ型変換回路の構成を示す回路図である。
【図１１】図１１（ａ）、（ｂ）は、図１０のＢ型変換回路の動作を示す図である。
【図１２】図１２（ａ）、（ｂ）は、差動形式の増幅器を用いた場合の、Ａ型変換回路およびＢ型変換回路の入出力特性を示す図である。
【図１３】第３の変形例に係るＢ型変換回路の構成の一部を示す回路図である。
【図１４】図１３のＢ型変換回路の入出力特性を示す図である。
【図１５】ダイナミック型差動増幅器の構成を示す回路図である。
【図１６】図１５のダイナミック型差動増幅器の動作を示す波形図である。
【図１７】比較技術に係る増幅器の構成を示す回路図である。
【図１８】図１８（ａ）、（ｂ）は、図１５のダイナミック型差動増幅器の具体例を示す回路図である。
【図１９】図１９（ａ）、（ｂ）は、ダイナミック型差動増幅器の別の具体例を示す回路図である。
【図２０】図１５のダイナミック型差動増幅器の変形例を示す回路図である。
【発明を実施するための形態】
【００３１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３３】
図２は、実施の形態に係るパイプライン型のＡ／Ｄコンバータ１００の構成を示すブロック図である。Ａ／Ｄコンバータ１００は、アナログ入力電圧ＶＩをデジタルデータＤＯＵＴに変換する。アナログ入力信号ＶＩの入力電圧範囲は、−Ｖｒｅｆ〜＋Ｖｒｅｆであるとする。
【００３４】
Ａ／Ｄコンバータ１００は、直列に接続されたＡ型変換回路ＵＣＡと、少なくともひとつのＢ型変換回路ＵＣＢ１〜ＵＣＢｎと、比較器列（コンパレータアレイ）ＣＡと、を備える。最終段の比較器列ＣＡは、後述するＢ型変換回路の第２サブＡ／Ｄコンバータ２０と同様の処理を行うため、（ｎ＋１）段目のＢ型変換回路ＵＣＢｎ＋１の一部として構成されてもよいし、比較器列単体として構成されてもよい。
【００３５】
変換回路ＵＣＡ、ＵＣＢ１〜ＵＣＢｎおよび比較器列ＣＡは、最上位ビットＭＳＢから最下位ビットＬＳＢに向けてｍビットずつ、順次Ａ／Ｄ変換を実行する。
【００３６】
各変換回路ＵＣＡ、ＵＣＢ１〜ＵＣＢｎは、標本化状態φ０と、差分増幅状態（補間増幅状態）φ１、をクロック信号と同期しながら時分割的に交互に繰り返す。あるステージの変換回路が標本化状態φ０にあるとき、それと隣接するステージの変換回路は差分増幅状態（補間増幅状態）φ１にある。
【００３７】
（Ａ型変換回路）
はじめに初段に設けられたＡ型変換回路ＵＣＡについて説明する。
図３は、Ａ型変換回路ＵＣＡの機能を説明する図である。Ａ型変換回路ＵＣＡは、入力信号ＶＩと、基準電圧列ＶＲＥＦ（たとえば、＋Ｖｒｅｆ、−Ｖｒｅｆ、ＧＮＤ＝０Ｖの３つの電圧）を受ける。Ａ型変換回路ＵＣＡは、標本化状態φ０と差分増幅状態φ１を交互に繰り返す。
【００３８】
標本化状態φ０において、Ａ型変換回路ＵＣＡは、基準電圧−ＶｒｅｆとＶｒｅｆの間を、複数のセグメントＳＥＧに分割し、入力信号ＶＩがいずれのセグメントに属するか判定する（標本化）。
【００３９】
具体的にはＡ型変換回路ＵＣＡは、入力電圧ＶＩを、基準電圧−ＶｒｅｆとＶｒｅｆの間に間隔ΔＶ（＝Ｖｒｅｆ／Ｍ）に配置された複数のしきい値電圧列Ｖｔｈと比較し、比較結果を示す変換データＤ１を出力する。変換データＤ１は、入力電圧ＶＩが属するセグメントの番号ｋを示している。図３では、入力電圧ＶＩがセグメントＳＥＧ０に属する場合を示す。
【００４０】
続いてクロック信号の位相が切りかわると、Ａ型変換回路ＵＣＡは差分増幅状態φ１となる。Ａ型変換回路ＵＣＡは、入力電圧ＶＩに応じた２つの中間電圧Ｖｍａ、Ｖｍｂを生成する。
第１中間電圧Ｖｍａは、所定のコモン電圧Ｖｃおよび整数のパラメータｋａを用いて、
Ｖｍａ＝Ｖｃ＋ｋａ×Ｖｒｅｆ／Ｍ    …（５ａ）
で与えられる電圧であり、かつ入力電圧ＶＩが属するセグメントＳＥＧｋの上側のしきい値電圧より高い電圧である。
第２中間電圧Ｖｍｂは、整数のパラメータｋｂを用いて、
Ｖｍａ＝Ｖｃ＋ｋｂ×Ｖｒｅｆ／Ｍ    …（５ｂ）
で与えられる電圧であり、かつ入力電圧ＶＩが属するセグメントＳＥＧｋの下側のしきい値電圧より低い電圧である。つまり、中間電圧Ｖｍａ、Ｖｍｂは、セグメントＳＥＧｋを挟み込むように決定される。
【００４１】
なお、中間電圧Ｖｍａ、Ｖｍｂは、セグメントＳＥＧ間のしきい値電圧に対してオフセットさせることが望ましい。オフセット量は、Ｖｒｅｆ／（２Ｍ）が好適である。
【００４２】
そして、Ａ型変換回路ＵＣＡは、入力電圧ＶＩと中間電圧Ｖｍａの差分を、コモン電圧Ｖｃを基準として利得Ｇで増幅して第１出力電圧Ｖａを生成する。同様に、入力電圧ＶＩと中間電圧Ｖｍｂの差分を、コモン電圧Ｖｃを基準として利得Ｇで増幅して第２出力電圧Ｖｂを生成する。第１出力電圧Ｖａ、第２出力電圧Ｖｂは、それぞれ第１出力端子Ｐｏａ、第２出力端子Ｐｏｂから出力する。
Ｖａ＝Ｇ×（Ｖｍａ−ＶＩ−Ｖｃ）＋Ｖｃ
＝Ｇ×（ｋａ×Ｖｒｅｆ／Ｍ−ＶＩ）＋Ｖｃ    …（６ａ）
Ｖｂ＝Ｇ×（Ｖｍｂ−ＶＩ−Ｖｃ）＋Ｖｃ
＝Ｇ×（ｋｂ×Ｖｒｅｆ／Ｍ−ＶＩ）＋Ｖｃ    …（６ｂ）
【００４３】
つまり式（６ａ）、（６ｂ）で表される差分増幅処理は、入力電圧ＶＩをコモン電圧Ｖｃにシフト（オフセット）し、中間電圧Ｖｍａと入力電圧ＶＩの電位差を増幅した電圧Ｖａと、中間電圧Ｖｍｂと入力電圧ＶＩの電位差を増幅した電圧Ｖｂを生成する処理と理解できる。
【００４４】
図４は、Ａ型変換回路ＵＣＡの入出力特性を示す図である。以下では、説明の簡素化と理解の容易のために、コモン電圧Ｖｃを接地電圧ＧＮＤ（＝０Ｖ）として説明する。
第１出力電圧Ｖａ、第２出力電圧Ｖｂは、以下の式で与えられる。
Ｖａ＝Ｇ×（ＶＩ−ｋａ／Ｍ・Ｖｒｅｆ）      …（７ａ）
Ｖｂ＝Ｇ×（ＶＩ−ｋｂ／Ｍ・Ｖｒｅｆ）      …（７ｂ）
ｋａ、ｋｂはそれぞれ、２つの直線Ｖａ、Ｖｂが、入力電圧ＶＩの電圧範囲を挟むように決められた整数のパラメータである。式（７ａ）は、傾きがＧ、ｘ切片が（ｋａ／Ｍ・Ｖｒｅｆ）である直線を表し、式（７ｂ）は、傾きがＧ、ｘ切片が（ｋｂ／Ｍ・Ｖｒｅｆ）である直線を表す。以下、（ｋａ／Ｍ・Ｖｒｅｆ）を第１オフセット電圧、（ｋｂ／Ｍ・Ｖｒｅｆ）を第２オフセット電圧と称する。
【００４５】
数値ｋａ、ｋｂは、整数のパラメータα（α≧１）を用いて、以下のように決めてもよい。
ｋａ＝（ｋ＋α）
ｋｂ＝（ｋ−α）
図４および式（７ａ）、（７ｂ）から明らかなように、２つの出力電圧Ｖａ、Ｖｂの差分（Ｖｂ−Ｖａ）は、
Ｖｂ−Ｖａ＝Ｇ×（ｋａ−ｋｂ）／Ｍ・Ｖｒｅｆ＝Ｇ×２α／Ｍ・Ｖｒｅｆ  …（８）
となり、入力電圧ＶＩの値によらず一定となる。つまり、後段の回路の入力電圧範囲も、入力電圧ＶＩによらずにほぼ一定となる。たとえば
Ｖｂ−Ｖａ＝Ｖｒｅｆ      …（８ａ）
となるように、つまりＧ×２α／Ｍ＝１となるようにα、Ｍ、Ｇの値を決めるとよい。
【００４６】
図４には、Ｍ＝４、Ｇ＝２の場合が示され、しきい値電圧Ｖｔｈは白丸で示される。たとえば標本化状態φ０において、入力電圧ＶＩがｋ＝０すなわち、−Ｖｒｅｆ／８＜ＶＩ＜Ｖｒｅｆ／８と判定されると、
Ｖａ＝Ｇ×（ＶＩ−１／Ｍ・Ｖｒｅｆ）    …（９ａ）
Ｖｂ＝Ｇ×（ＶＩ＋１／Ｍ・Ｖｒｅｆ）    …（９ｂ）
で与えられる出力電圧Ｖａ、Ｖｂが出力される。ここではα＝１としている。
【００４７】
続いてＡ型変換回路ＵＣＡの具体的な構成例を説明する。
図５は、Ａ型変換回路ＵＣＡの構成を示す回路図である。Ａ型変換回路ＵＣＡは、第１サブＡ／Ｄコンバータ１０、第１増幅回路１１ａ、第２増幅回路１１ｂを備える。
【００４８】
第１サブＡ／Ｄコンバータ１０は、標本化状態φ０において、入力電圧ＶＩをしきい値電圧列Ｖｔｈと比較し、入力電圧Ｖｉが複数のセグメントのいずれに属するかを判定し、結果を示す変換データＤ１を生成する。たとえば、しきい値電圧列Ｖｔｈは、
Ｖｔｈｊ＝Ｖｒｅｆ／（２Ｍ）＋ｊ×Ｖｒｅｆ／Ｍ    …（１０）
を満たすように決定してもよい。ここでｊは、−Ｍ〜Ｍの範囲をとる整数である。
【００４９】
第１サブＡ／Ｄコンバータ１０によって、入力信号ＶＩが以下のように標本化される。
−Ｖｒｅｆ＜ＶＩ＜−５／８×Ｖｒｅｆ            ｋ＝−３
−５／８×Ｖｒｅｆ＜ＶＩ＜−３／８×Ｖｒｅｆ    ｋ＝−２
−３／８×Ｖｒｅｆ＜ＶＩ＜−１／８×Ｖｒｅｆ    ｋ＝−１
−１／８×Ｖｒｅｆ＜ＶＩ＜＋１／８×Ｖｒｅｆ    ｋ＝０
＋１／８×Ｖｒｅｆ＜ＶＩ＜＋３／８×Ｖｒｅｆ    ｋ＝１
＋３／８×Ｖｒｅｆ＜ＶＩ＜＋５／８×Ｖｒｅｆ    ｋ＝２
＋５／８×Ｖｒｅｆ＜ＶＩ＜＋Ｖｒｅｆ            ｋ＝３
【００５０】
第１サブＡ／Ｄコンバータ１０の構成は特に限定されず、公知の、あるいは将来において利用可能となる技術を用いればよい。たとえば、本発明者が提案した非特許文献１、２に記載のコンパレータを、本発明の第１サブＡ／Ｄコンバータ１０として好適に利用することができる。あるいは、基準電圧列−Ｖｒｅｆ、ＧＮＤ、Ｖｒｅｆを抵抗分圧することによってしきい値電圧Ｖｔｈを生成し、コンパレータアレイ（比較器列）を用いて電圧比較を行ってもよい。
【００５１】
第１増幅回路１１ａは、入力電圧ＶＩが属するセグメントの上限以上の電圧レベルを有する第１電圧Ｖｍａを生成し、第１電圧Ｖｍａと入力電圧ＶＩの差分を所定のコモン電圧Ｖｃを基準として増幅し、第３電圧Ｖａを生成する。
【００５２】
第２増幅回路１１ｂは、入力電圧ＶＩが属するセグメントの下限以下の電圧レベルを有する第２電圧Ｖｍｂを生成し、第２電圧Ｖｍｂと入力電圧ＶＩの差分を所定のコモン電圧Ｖｃを基準として増幅し、第３電圧Ｖｂを生成する。第１電圧Ｖｍａと第２電圧Ｖｍｂは、入力電圧ＶＩが属するセグメントを挟んでいる。
【００５３】
第１増幅回路１１ａは、第１スイッチ回路１２ａ、第１増幅器１４ａ、第１キャパシタ列Ｃａ１〜ＣａＭ、第１スイッチＳ１ａを含む。同様に、第２増幅回路１１ｂは第２スイッチ回路１２ｂ、第２増幅器１４ｂ、第２キャパシタ列Ｃｂ１〜ＣｂＭ、第２スイッチＳ１ｂを含む。
【００５４】
まず第１増幅回路１１ａについて説明する。第１増幅器１４ａは反転増幅器であり、その利得は（−Ｇ）である。第１増幅器１４ａの非反転入力端子にはコモン電圧Ｖｃ（接地電圧ＧＮＤ）が印加されており、その反転入力端子の電圧がＶｉであるとき、その出力電圧Ｖａは、
Ｖａ＝−Ｇ×Ｖｉ    …（１１）
となる。
【００５５】
第１スイッチＳ１ａは、第１増幅器１４ａの反転入力端子と固定電圧端子（接地端子）の間に設けられる。第１スイッチＳ１ａは、標本化状態φ０においてオンし、差分増幅状態φ１においてオフする。
【００５６】
第１キャパシタ列Ｃａ１〜ＣａＭそれぞれの一端（第１端子）は、第１増幅器１４ａの反転入力端子と共通に接続される。キャパシタＣａ１〜ＣａＭの容量値は、等しくＣ０であるものとする。
【００５７】
第１スイッチ回路１２ａには、第１サブＡ／Ｄコンバータ１０による比較結果、すなわち値ｋを示す変換データＤ１、もしくはそれに応じた制御信号が与えられる。第１スイッチ回路１２ａは、その内部に複数のスイッチを含むスイッチマトリクスであり、第１キャパシタ列Ｃａ１〜ＣａＭそれぞれの他端（第２端子）に、変換データＤ１の値ｋに応じて、入力電圧ＶＩ、基準電圧Ｖｒｅｆ、ＧＮＤ、−Ｖｒｅｆのいずれかを選択的に印加する。
【００５８】
具体的には、標本化状態φ０において第１スイッチ回路１２ａは、すべてのキャパシタＣａ１〜ＣａＭの第２端子に入力電圧ＶＩを印加する。このとき、第１スイッチＳ１ａはオンしているから、キャパシタＣａ１〜ＣａＭは、入力電圧ＶＩによって充電され、それらに蓄えられる電荷の総量Ｑは、
Ｑ＝−Ｍ・Ｃ０・ＶＩ    （１２）
となる。
【００５９】
第１スイッチ回路１２ａは、差分増幅状態φ１において、キャパシタＣａ１〜ＣａＭのうち、ｊ個のキャパシタの第２端子に基準電圧Ｖｒｅｆを印加し、残りのキャパシタの第２端子に接地電圧ＧＮＤを印加する。個数ｊは、値ｋに応じて定められる。このとき、第１増幅器１４ａの反転入力端子の電位をｖｉとすると、電荷の保存則によって以下の式（１３）が成り立つ。
ｊ・Ｃ０・（ＶＩ−Ｖｒｅｆ）＋（Ｍ−ｊ）・Ｃ０・ＶＩ＝Ｑ＝−Ｍ・Ｃ０・ＶＩ    …（１３）
【００６０】
式（１３）を整理すると、
ｖｉ＝−（ＶＩ＋ｊ・Ｖｒｅｆ／Ｍ）    …（１４）
を得る。式（１１）、（１４）から、第１出力電圧Ｖａは、式（１５）で与えられる。
Ｖａ＝−Ｇ×Ｖｉ＝Ｇ×（ＶＩ＋ｊ・Ｖｒｅｆ／Ｍ）    …（１５）
【００６１】
第１スイッチ回路１２ａが、ｊ個のキャパシタの第２端子に基準電圧−Ｖｒｅｆを印加し、残りのキャパシタの第２端子に接地電圧ＧＮＤを印加した場合、第１出力電圧Ｖａは、式（１６）で与えられる。
Ｖａ＝−Ｇ×Ｖｉ＝Ｇ×（ＶＩ−ｊ・Ｖｒｅｆ／Ｍ）    …（１６）
【００６２】
つまり、図５のＡ型変換回路ＵＣＡによれば、上述の式（７ａ）を満たす第１出力電圧Ｖａを生成することができる。式（７ａ）においてｋａ＝ｋ＋１とする場合、第１スイッチ回路１２ａの状態は以下の通りである。
（１）ｋ≧０のとき
第１スイッチ回路１２ａは、（ｋ＋１）個のキャパシタに−Ｖｒｅｆを印加し、残りのＭ−（ｋ＋１）個のキャパシタに接地電圧ＧＮＤを印加する。
（２）ｋ＝−１のとき
第１スイッチ回路１２ａはＭ個すべてのキャパシタに接地電圧ＧＮＤを印加する。
（３）ｋ≦−２のとき
第１スイッチ回路１２ａは、（−ｋ＋１）個のキャパシタに基準電圧Ｖｒｅｆを印加し、残りのＭ−（−ｋ＋１）個のキャパシタに接地電圧ＧＮＤを印加する。
【００６３】
ｋａ＝ｋ＋αと一般化すると、第１スイッチ回路１２ａの状態は以下の通りとなる。
（１）ｋａ≧１のとき
第１スイッチ回路１２ａは、ｋａ個のキャパシタに−Ｖｒｅｆを印加し、残りのＭ−（ｋａ）個のキャパシタに接地電圧ＧＮＤを印加する。
（２）ｋａ＝０のとき
第１スイッチ回路１２ａはＭ個すべてのキャパシタに接地電圧ＧＮＤを印加する。
（３）ｋａ≦−１のとき
第１スイッチ回路１２ａは、ｋａ個のキャパシタに基準電圧Ｖｒｅｆを印加し、残りのＭ−（ｋａ）個のキャパシタに接地電圧ＧＮＤを印加する。
【００６４】
第２スイッチ回路１２ｂ、第２増幅器１４ｂ、キャパシタＣｂ１〜ＣｂＭ、第２スイッチＳ１ｂを含む回路群は、第２出力電圧Ｖｂを生成し、上述した第１出力電圧Ｖａを生成する回路群と同様に構成され、式（７ｂ）を満たす第２出力電圧Ｖｂを生成する。
【００６５】
式（７ｂ）においてｋｂ＝ｋ−１とする場合、第２スイッチ回路１２ｂの状態は、以下の通りである。
（１）ｋ≧２のとき
第２スイッチ回路１２ｂは、（ｋ−１）個のキャパシタに−Ｖｒｅｆを印加し、残りのＭ−（ｋ−１）個のキャパシタに接地電圧ＧＮＤを印加する。
（２）ｋ＝１のとき
第２スイッチ回路１２ｂはＭ個すべてのキャパシタに接地電圧ＧＮＤを印加する。
（３）ｋ≦０
第２スイッチ回路１２ｂは、（−ｋ＋１）個のキャパシタに基準電圧Ｖｒｅｆを印加し、残りのＭ−（−ｋ＋１）個のキャパシタに接地電圧ＧＮＤを印加する。
【００６６】
ｋｂ＝ｋ−αと一般化すると、第２スイッチ回路１２ｂの状態は以下の通りとなる。
（１）ｋｂ≧１のとき
第２スイッチ回路１２ｂは、ｋｂ個のキャパシタに−Ｖｒｅｆを印加し、残りのＭ−（ｋｂ）個のキャパシタに接地電圧ＧＮＤを印加する。
（２）ｋｂ＝０のとき
第２スイッチ回路１２ｂはＭ個すべてのキャパシタに接地電圧ＧＮＤを印加する。
（３）ｋｂ≦−１のとき
第２スイッチ回路１２ｂは、ｋｂ個のキャパシタに基準電圧Ｖｒｅｆを印加し、残りのＭ−（ｋｂ）個のキャパシタに接地電圧ＧＮＤを印加する。
【００６７】
以上がＡ型変換回路ＵＣＡの構成である。コモン電圧Ｖｃを接地電圧ＧＮＤとは異なる電圧とする場合、図中の接地端子をコモン電圧端子と置き換えればよい。
【００６８】
（Ｂ型変換回路）
Ｂ型変換回路ＵＣＢは、前段のＡ型変換回路ＵＣＡもしくはＢ型変換回路ＵＣＢからの第１入力電圧（第３電圧）Ｖｉａ、第２入力電圧（第４電圧）Ｖｉｂを受ける。以下では理解の容易のため、前段がＡ型変換回路ＵＣＡであるものとして説明する。
【００６９】
はじめにＢ型変換回路ＵＣＢの機能を説明する。Ｂ型変換回路ＵＣＢは、標本化状態φ０と補間増幅状態φ１を交互に繰り返す。図６は、Ｂ型変換回路ＵＣＢの機能を説明する図である。図７は、Ａ／Ｄコンバータ１００の入出力特性を示す図である。
【００７０】
上述のように、前段のＡ型変換回路ＵＣＡによって生成される入力電圧Ｖｉａ、Ｖｉｂは、入力電圧ＶＩがコモン電圧Ｖｃと一致するように電圧変換されている。そこでＢ型変換回路ＵＣＢは標本化状態φ０において、２つの入力電圧Ｖｉａ、Ｖｉｂの間を複数のセグメントＳＥＧ１〜ＳＥＧ７に分割し、コモン電圧Ｖｃ（ＧＮＤ）がいずれのセグメントＳＥＧｊに属するかを判定する。セグメントＳＥＧの間隔は、等しく以下のΔＶに設定される。
ΔＶ＝（Ｖｉｂ−Ｖｉａ）／Ｌ    …（１７）
Ｌは２以上の整数である。上述したように前段からの２つの電圧Ｖｉａ（Ｖａ）、Ｖｉｂ（Ｖｂ）の差分は、式（８）で与えられるから、セグメントＳＥＧの間隔ΔＶは、
ΔＶ＝Ｇ×２α／Ｍ・Ｖｒｅｆ／Ｌ    …（１８）
となり、もとの基準電圧Ｖｒｅｆと比例する。式（８ａ）が成り立つとき、
ΔＶ＝Ｖｒｅｆ／Ｌ    …（１８ａ）
である。
【００７１】
図６ではＬ＝８の場合が示される。Ｂ型変換回路ＵＣＢは、外部からの基準電圧Ｖｒｅｆ、−Ｖｒｅｆを用いず、前段からの入力電圧Ｖｉａ、Ｖｉｂを利用して標本化（量子化）を行う点が、Ｂ型変換回路ＵＣＢの特徴のひとつである。
【００７２】
Ｂ型変換回路ＵＣＢは、コモン電圧Ｖｃ（ＧＮＤ）がｊ番目のセグメントＳＥＧｊに属するとき、値ｊを示す変換データＤ２を出力する。図６では、接地電圧ＧＮＤがｊ＝４番目のセグメントＳＥＧ４に属している状態を示している。
【００７３】
Ｂ型変換回路ＵＣＢにおける標本化は、前段において得られた２つのオフセット電圧（ｋａ×Ｖｒｅｆ／Ｍ）と（ｋｂ×Ｖｒｅｆ／Ｍ）の間を複数のセグメントに分割したときに、入力電圧ＶＩがどのセグメントに属しているかを判定することと等価である。
【００７４】
続いてクロック信号の位相が切りかわると、Ｂ型変換回路ＵＣＢは補間増幅状態φ１となり、式（１９ａ）〜（１９ｄ）で与えられる第７電圧（第１出力電圧）Ｖａｏ、第８電圧（第２出力電圧）Ｖｂｏを出力する。
Ｖｏａ＝−Ｈ×Ｖｍａ
Ｖｍａ＝｛（Ｌ−ｊａ）・Ｖｉａ＋ｊａ・Ｖｉｂ）｝／Ｌ    …（１９ａ）
Ｖｏｂ＝−Ｈ×Ｖｍｂ
Ｖｍｂ＝｛（Ｌ−ｊｂ）・Ｖｉａ＋ｊｂ・Ｖｉｂ）｝／Ｌ    …（１９ｂ）
【００７５】
ｊａ、ｊｂは、変換値ｊに応じて決められる整数である。たとえば、数値ｊａ、ｊｂは、整数のパラメータβ（β≧１）を用いて、以下のように決めてもよい。
ｊａ＝（ｊ−β）    …（２０ａ）
ｊｂ＝（ｊ＋β）    …（２０ｂ）
具体的にはβ＝１としてもよい。
【００７６】
式（１９ａ）に現れる第５電圧（第１中間電圧と称する）Ｖｍａは、２つの入力電圧ＶｉａとＶｉｂをｊａ：（Ｌ−ｊａ）に内分する電圧である。また式（１９ｂ）に現れる第６電圧（第２中間電圧と称する）Ｖｍｂは、２つの入力電圧ＶｉａとＶｉｂを、ｊｂ：（Ｌ−ｊｂ）に内分する電圧である。
【００７７】
Ｂ型変換回路ＵＣＢは、２つの中間電圧Ｖｍａ、Ｖｍｂが、コモン電圧Ｖｃ（ＧＮＤ）が属するセグメントＳＥＧｊを挟み込むように、内分点ｊａ、ｊｂを決定する。Ｂ型変換回路ＵＣＢは、２つの中間電圧Ｖｍａ、Ｖｍｂをそれぞれ、コモン電圧Ｖｃを基準として利得（−Ｈ）で反転増幅することにより、出力電圧Ｖｏａ、Ｖｏｂを生成する。図６には、Ｈ＝４の場合が示される。
【００７８】
２つの出力電圧ＶｏａとＶｏｂの差分に着目すると、式（１９ａ）、（１９ｂ）から以下の式（２１）が成り立つ。
Ｖｏｂ−Ｖｏｂ＝−Ｈ×｛（ｊａ−ｊｂ）・Ｖａｉ＋（ｊｂ−ｊａ）Ｖｂｉ｝／Ｌ  …（２１）
式（２１）に、式（２０ａ）、（２０ｂ）を代入すれば、式（２２）を得る。
Ｖｂｏ−Ｖａｏ＝−Ｈ×｛−２β・（Ｖｂｉ−Ｖａｉ）｝／Ｌ  …（２２）
式（２２）に、式（８）を代入すれば、式（２３）を得る。
Ｖｂｏ−Ｖａｏ＝−Ｈ×｛−２β・Ｇ×２α／Ｍ・Ｖｒｅｆ｝／Ｌ    …（２３）
【００７９】
β＝１、Ｈ＝４、Ｇ×２α／Ｍ＝１、Ｌ＝８が成り立つとき、
Ｖｏｂ−Ｖｏａ＝Ｖｒｅｆ
となり、後段のＢ型変換回路ＵＣＢに対する入力電圧範囲は一定となる。
【００８０】
２段目以降のＢ型変換回路ＵＣＢは、同様の処理を繰り返し行う。その結果、パイプライン処理によって高い分解能のＡ／Ｄ変換を行うことができる。
【００８１】
以上がＢ型変換回路ＵＣＢの機能である。続いて、この機能を実現するためのＢ型変換回路ＵＣＢの構成を説明する。図８は、Ｂ型変換回路ＵＣＢの構成を示す回路図である。
【００８２】
Ｂ型変換回路ＵＣＢは、第２サブＡ／Ｄコンバータ２０、第７電圧（第１出力電圧）Ｖｏａを生成する第３増幅回路２１ａ、第８電圧（第２出力電圧）Ｖｏｂを生成する第４増幅回路２１ｂを備える。
【００８３】
第２サブＡ／Ｄコンバータ２０は、標本化状態φ０において、負の入力電圧（第５電圧）Ｖｉａと正の入力電圧（第６電圧）Ｖｉｂを複数のセグメントＳＥＧ０〜ＳＥＧ８に分割し、コモン電圧Ｖｃ（ＧＮＤ）がいずれのセグメントＳＥＧｊに属するかを判定する。第２サブＡ／Ｄコンバータ２０は、コモン電圧Ｖｃ（ＧＮＤ）が、ｊ番目のセグメントＳＥＧｊに属するとき、値ｊを示す変換データＤ２を出力する。
【００８４】
第２サブＡ／Ｄコンバータ２０の構成は特に限定されず、公知の、あるいは将来において利用可能となる技術を用いればよい。第２サブＡ／Ｄコンバータ２０は、図６に示すように２つの入力電圧Ｖｉａ、Ｖｉｂを分圧することによって複数のしきい値電圧Ｖｔｈ１〜Ｖｔｈ８を生成し、接地電圧ＧＮＤを各しきい値電圧Ｖｔｈ１〜Ｖｔｈ８と比較し、標本化を行ってもよい。この場合、第２サブＡ／Ｄコンバータ２０は、コンパレータアレイ（比較器列）で構成できる。この第２サブＡ／Ｄコンバータ２０として、本発明者が提案した非特許文献１、２に記載のコンパレータを利用することができる。
【００８５】
第３増幅回路２１ａは、コモン電圧Ｖｃが属するセグメントの上限以上の電圧レベルを有する第５電圧Ｖｍａとコモン電圧Ｖｃの差分を、コモン電圧Ｖｃを基準として増幅することにより第７電圧Ｖｏａを生成する。
【００８６】
同様に第４増幅回路２１ｂは、コモン電圧Ｖｃが属するセグメントの下限以下の電圧レベルを有する第６電圧Ｖｍｂとコモン電圧Ｖｃの差分を、コモン電圧Ｖｃを基準として増幅することにより第８電圧Ｖｏｂを生成する。
この第７電圧Ｖｏａ、第８電圧Ｖｏｂはそれぞれ、後段の第３電圧Ｖｉａ、第４電圧Ｖｉｂとなる。
【００８７】
第３増幅回路２１ａに着目し、その構成を説明する。
第３増幅回路２１ａは、第３スイッチ回路２２ａａ、第４スイッチ回路２２ａｂ、第３増幅器２４ａ、第３キャパシタ列Ｃａａ１〜ＣａａＬ、第４キャパシタ列Ｃａｂ１〜ＣａｂＬ、第３スイッチＳ１ａを含む。第４増幅回路２１ｂは、第５スイッチ回路２２ｂａ、第６スイッチ回路２２ｂｂ、第４増幅器２４ｂ、第５キャパシタ列Ｃｂａ１〜ＣｂａＬ、第６キャパシタ列Ｃｂｂ１〜ＣｂｂＬ、第４スイッチＳ１ｂを含む。第３増幅回路２１ａと第４増幅回路２１ｂは同様に構成される。
【００８８】
第３増幅器２４ａは反転増幅器であり、それぞれの利得は（−Ｈ）である。
第３スイッチＳ１ａは、第３増幅器２４ａの反転入力端子と固定電圧端子（接地端子）の間に設けられる。第３スイッチＳ１ａは、標本化状態φ０においてオンし、補間増幅状態φ１においてオフする。
【００８９】
第３キャパシタ列Ｃａａ１〜ＣａａＬ、第４キャパシタ列Ｃａｂ１〜ＣａｂＬそれぞれの一端（第１端子）は、第３増幅器２４ａの反転入力端子と共通に接続される。キャパシタＣａａ１〜ＣａａＬ、Ｃａｂ１〜ＣａｂＬの容量値は、等しくＣ０であるものとする。
【００９０】
第３スイッチ回路２２ａａおよび第４スイッチ回路２２ａｂには、第１サブＡ／Ｄコンバータ１０による標本化の結果、すなわち値ｊを示す変換データＤ、もしくはそれに応じた制御信号が与えられる。第３スイッチ回路２２ａａ、第４スイッチ回路２２ａｂは、その内部に複数のスイッチを含むスイッチマトリクスである。
【００９１】
標本化状態φ０において、第３スイッチ回路２２ａａは、第３キャパシタ列Ｃａａ１〜ＣａａＬそれぞれの他端（第２端子）を第１入力端子Ｐｉａと接続し、第４スイッチ回路２２ａｂは、第４キャパシタ列Ｃａｂ１〜ＣａｂＭそれぞれの他端（第２端子）を第２入力端子Ｐｉｂと接続する。その結果、第３キャパシタ列Ｃａａが第１入力電圧Ｖｉａで充電され、第４キャパシタ列Ｃａｂが第２入力電圧Ｖｉｂで充電される。
【００９２】
第３スイッチ回路２２ａａは、補間増幅状態φ１において、Ｌ個の第３キャパシタ列Ｃａａ１〜ＣａａＬのうち（Ｌ−ｊａ）個の第２端子を固定電圧端子（接地端子）に接続し、残りのｊａ個のキャパシタを開放、もしくは短絡する。
第４スイッチ回路２２ａｂは、補間増幅状態φ１において、Ｌ個の第４キャパシタ列Ｃａｂ１〜ＣａｂＬのうちｊａ個の第２端子を固定電圧端子（接地端子ＰＧＮＤ）に接続し、残りの（Ｌ−ｊａ）個のキャパシタを開放、もしくは短絡する。このとき第３増幅器２４ａの反転入力端子の電荷Ｑは、
Ｑ＝−Ｃ０・Ｖｉａ・（Ｌ−ｊａ）−Ｃ０・Ｖｉｂ・ｊａ    …（２４ａ）
となる。このときの容量Ｃｔｏｔは、
Ｃｔｏｔ＝Ｌ・Ｃ０    …（２５）
であるから、第３増幅器２４ａの反転入力端子の電位Ｖｍａは、
Ｖｍａ＝Ｑ／Ｃｔｏｔ＝｛（Ｌ−ｊａ）・Ｖｉａ＋ｊａ・Ｖｉｂ｝／Ｌ  …（２６ａ）
となり、式（１９ａ）と一致することが分かる。
【００９３】
第３増幅器２４ａは、反転入力端子の電位Ｖｍａを利得（−Ｈ）で反転増幅し、第１出力端子Ｐｏａから第１出力電圧Ｖｏａを出力する。
Ｖｏａ＝（−Ｈ）×Ｖｍａ    …（２７）
【００９４】
第４増幅回路２１ｂについて説明する。標本化状態φ０において、第５スイッチ回路２２ｂａは、第５キャパシタ列Ｃｂａ１〜ＣｂａＬそれぞれの他端（第２端子）を第１入力端子Ｐｉａと接続し、第６スイッチ回路２２ｂｂは、第６キャパシタ列Ｃｂｂ１〜ＣｂｂＬそれぞれの他端（第２端子）を第２入力端子Ｐｉｂと接続する。その結果、第５キャパシタ列Ｃｂａが第１入力電圧Ｖｉａで充電され、第６キャパシタ列Ｃｂｂが第２入力電圧Ｖｉｂで充電される。
【００９５】
第５スイッチ回路２２ｂａは、補間増幅状態φ１において、Ｌ個の第５キャパシタ列Ｃｂａ１〜ＣｂａＬのうち（Ｌ−ｊｂ）個の第２端子を固定電圧端子（接地端子ＰＧＮＤ）に接続し、残りのｊｂ個のキャパシタを開放、もしくは短絡する。
第６スイッチ回路２２ｂｂは、補間増幅状態φ１において、Ｌ個の第６キャパシタ列Ｃｂｂ１〜ＣｂｂＬのうちｊｂ個の第２端子を固定電圧端子（接地端子ＰＧＮＤ）に接続し、残りの（Ｌ−ｊｂ）個のキャパシタを開放、もしくは短絡する。このとき第４増幅器２４ｂの反転入力端子の電荷Ｑは、
Ｑ＝−Ｃ０・Ｖｉａ・（Ｌ−ｊｂ）−Ｃ０・Ｖｉｂ・ｊｂ    …（２４ｂ）
となる。第３増幅器２４ａの反転入力端子の電位Ｖｍｂは、
Ｖｍｂ＝Ｑ／Ｃｔｏｔ＝｛（Ｌ−ｊｂ）・Ｖｉａ＋ｊｂ・Ｖｉｂ｝／Ｌ  …（２６ｂ）
となり、式（１９ｂ）と一致することが分かる。以上がＢ型変換回路ＵＣＢの構成である。
【００９６】
実施の形態に係るＡ／Ｄコンバータ１００によれば、Ａ型変換回路ＵＣＡおよびＢ型変換回路ＵＣＢの増幅器の利得Ｇ、Ｈは、２倍〜８倍程度あれば十分であり、また従来ほど厳密な利得精度が要求されない。したがって負帰還を用いないオープンループ型の広帯域増幅器を用いることができる。負帰還系を用いる場合には、回路の安定性（発振）に十分配慮する必要があるため設計の難易度が高くなり、またセトリング時間が長くなると行った問題が生ずるが、実施の形態に係るＡ／Ｄコンバータ１００は、オープンループ型で構成することができるため、このような問題を解決することができ、微細なＣＭＯＳ技術を用いても、容易に高速・高精度なＡ／Ｄコンバータを実現することができる。
【００９７】
なお、負帰還型回路にともなう問題が解決できる場合には、実施の形態に係るＡ／Ｄコンバータ１００において、負帰還型の増幅器を用いても構わないことはいうまでもない。
【００９８】
以下、Ａ／Ｄコンバータ１００の変形例を説明する。
【００９９】
（第１の変形例）
図９は、変形例に係るＢ型変換回路の構成を示す回路図である。上述のように、実施の形態に係るＡ／Ｄコンバータ１００では、従来に比べて増幅器に要求される利得の精度は低くてよいが、同じ変換回路に属する第３増幅器２４ａ、第４増幅器２４ｂの利得Ｈの相対的な精度は、ある程度要求される。通常、このような相対的な精度は、集積回路技術（たとえば対応する素子同士のペアリングなど）を用いることで達成できることはよく知られている。さらに高い相対精度が要求される場合には、図９の回路が有効である。
【０１００】
図９のＢ型変換回路ＵＣＢは、図８のＢ型変換回路ＵＣＢに加えて、利得調整回路２６をさらに備える。第３増幅器２４ａ、第４増幅器２４ｂは、可変利得増幅器であり、利得調整回路２６は、第３増幅器２４ａ、第４増幅器２４ｂそれぞれの利得Ｈをデジタル的に調節し、直線性誤差を低減する。
【０１０１】
また、利得調整回路２６による調整に加えて、あるいはそれと代えて、第３増幅器２４ａと第４増幅器２４ｂをスワップしながら、差分増幅処理を行う手法も有効である。入力スイッチ２８ａ、２８ｂは、入力電圧Ｖｉａ、Ｖｉｂを、Ｂ型変換回路ＵＣＢの２つの入力端子Ｐｉａ、Ｐｉｂに切りかえて出力する。同様に、出力スイッチ２９ａ、２９ｂは、Ｂ型変換回路ＵＣＢの２つの出力端子Ｐｏａ、Ｐｏｂからの電圧を、２つの出力端子Ｐｏａ’、Ｐｏｂ’との間で切りかえて出力する。
【０１０２】
第３増幅器２４ａ、第４増幅器２４ｂの増幅率が同一であれば、入出力端子をスワップしても変換特性は一致する。増幅率にミスマッチが生ずる場合には、利得調整回路２６と組み合わせることにより、変換特性を一致させることができる。
【０１０３】
（第２の変形例）
ところで、これまでの説明においては増幅器のオフセット電圧はゼロであることを仮定していたが、実際の増幅器には一定量をオフセット電圧があり、精度を劣化させるので、対策が必要である。そこで、第２の変形例では、増幅器のスイッチ動作を工夫することでオフセット電圧の問題を解決する。
【０１０４】
図１０は、第２の変形例に係るＢ型変換回路の構成を示す回路図である。図８のスイッチ回路２２ａａ、２２ａｂ、２２ｂａ、２２ｂｂでは、接地電圧ＧＮＤをキャパシタ列Ｃａａ、Ｃａｂ、Ｃｂａ、Ｃｂｂに印加する構成であった。これに対して図１０のスイッチ回路２２ａａ、２２ａｂ、２２ｂａ、２２ｂｂは、前段からの入力電圧Ｖｉａ、Ｖｉｂをキャパシタ列Ｃａａ、Ｃａｂ、Ｃｂａ、Ｃｂｂに印加する。
【０１０５】
図１１（ａ）、（ｂ）は、図１０のＢ型変換回路の動作を示す図である。図１１（ａ）は標本化状態φ０を、図１１（ｂ）は補間増幅状態φ１を示す。
【０１０６】
図１１（ａ）を参照する。注目するＢ型変換回路ＵＣＢｉが標本化状態φ０にあるとき、前段は補間増幅状態φ１であり、前段のスイッチＳ１ａ、Ｓ１ｂはオフである。前段の増幅器第３増幅器２４ａ（１４ａ）、第４増幅器２４ｂ（１４ｂ）にオフセット電圧Ｖｏｆｆ＿ａ、Ｖｏｆｆ＿ｂが存在するとき、前段からの電圧Ｖｉａ、Ｖｉｂには、信号成分Ｖｓｉｇ＿ａ、Ｖｓｉｇ＿ｂにオフセット電圧Ｖｏｆｆ＿ａ、Ｖｏｆｆ＿ｂが重畳されている。Ｂ型変換回路ＵＣＢｉにおいて、キャパシタ列は、（Ｖｓｉｇ＿ａ＋Ｖｏｆｆ＿ａ）、（Ｖｓｉｇ＿ｂ＋Ｖｏｆｆ＿ｂ）で充電される。ノードｘに蓄積される電荷は、
Ｑｘ＝−（Ｖｓｉｇ＿ａ＋Ｖｏｆｆ＿ａ）・Ｃ０・（Ｌ−ｊ）−（Ｖｓｉｇ＿ｂ＋Ｖｏｆｆ＿ｂ）・Ｃ０・ｊ    …（２７）
【０１０７】
続いて、注目するＢ型変換回路ＵＣＢｉが補間増幅状態φ１に遷移する。このとき前段の変換回路は標本化状態となり、スイッチＳ１ａ、Ｓ１ｂがオンとなる。このときのＢ型変換回路ＵＣＢｉの入力電圧Ｖｉａ、Ｖｉｂはそれぞれ、オフセット電圧Ｖｏｆｆ＿ａ、Ｖｏｆｆ＿ｂとなる。図１１（ｂ）に示す補間増幅状態φ１においては、以下の関係式（２８）が成り立つ。Ｖｘはノードｘの電圧を示す。
（Ｖｘ−Ｖｏｆｆ＿ａ）・Ｃ０・（Ｌ−ｊ）＋（Ｖｘ＋Ｖｏｆｆ＿ｂ）・Ｃ０・ｊ＝Ｑｘ
＝−（Ｖｓｉｇ＿ａ＋Ｖｏｆｆ＿ａ）・Ｃ０・（Ｌ−ｊ）−（Ｖｓｉｇ＿ｂ＋Ｖｏｆｆ＿ｂ）・Ｃ０・ｊ    …（２８）
【０１０８】
したがって、
（−Ｖｏｆｆ＿ａ）・Ｃ０・（Ｌ−ｊ）＋（Ｖｘ−Ｖｏｆｆ＿ｂ）・Ｃ０・ｊ＝Ｑｘ
Ｖｘ＝−｛Ｖｓｉｇ＿ａ・（Ｌ−ｊ）＋Ｖｓｉｇ＿ｂ・ｊ｝／Ｌ    …（２９）
となり、オフセット電圧Ｖｏｆｆ＿ａ、Ｖｏｆｆ＿ｂの影響を除去し、高精度なＡ／Ｄ変換が実現できる。
【０１０９】
（第３の変形例）
これまでは、シングルエンド形式の増幅器を用いる実施例を説明したが、当業者であれば、差動形式の増幅器を利用可能であることが理解される。
図１２（ａ）、（ｂ）は、差動形式の増幅器を用いた場合の、Ａ型変換回路およびＢ型変換回路の入出力特性を示す図である。
【０１１０】
差動回路を用いると、コモン電圧Ｖｃを中心とした反転信号が得られるため、実施の形態で説明した内分法（内挿補間）に加えて、外分法（外挿補間）を用いることが可能となる。図１３は、第３の変形例に係るＢ型変換回路の構成の一部を示す回路図である。図１３では、増幅器ａ側に関する第３増幅回路２１ａのみを示している。図１４は、図１３のＢ型変換回路の入出力特性を示す図である。
【０１１１】
図８の構成では、内分法（内挿）によって、太線で示す直線Ｖａｐ、Ｖｂｐの内側の直線Ｖｉｎ＿ｐのみを生成できる。これに対して、図１３の構成では、直線Ｖａｐ、Ｖｂｐの外側の直線Ｖｅｘ＿ｐを生成することができる。
【０１１２】
図１３のＢ型変換回路ＵＣＢは、差動形式の第１入力電圧Ｖｉａｐ，Ｖｉａｎ、第２入力電圧Ｖｉｂｐ，Ｖｉｂｎを受ける。Ｂ型変換回路ＵＣＢの第３増幅回路２１ａは、第２サブＡ／Ｄコンバータ２０、第３スイッチ回路２２ａｐ、２２ａｎ、第３増幅器２４ａ、キャパシタ列Ｃａｐ、Ｃａｎ、スイッチＳ１ａを備える。
【０１１３】
スイッチＳ１ａは、第３増幅器２４ａの入力端子の間に設けられる。
キャパシタ列Ｃａｐは、第３キャパシタ列Ｃａａ１〜ＣａａＬ、第４キャパシタ列Ｃａｂ１〜ＣａｂＬを含む。キャパシタ列Ｃａｎも同様である。
【０１１４】
第３スイッチ回路２２ａｐ、２２ａｎはマトリクススイッチであり、第２サブＡ／Ｄコンバータ２０からの制御信号に応じて、キャパシタ列Ｃａｐ、Ｃａｎを充電する。
【０１１５】
内分法によって電圧を生成する場合、標本化状態φ０において第３スイッチ回路２２ａｐは、キャパシタ列Ｃａａに対して正転の入力電圧Ｖａｐを、キャパシタ列Ｃａｂに対して正転の入力電圧Ｖｂｐを印加すればよい。第３スイッチ回路２２ａｎは、キャパシタ列Ｃｂａに対して反転の入力電圧Ｖａｎを、キャパシタ列Ｃｂｂに対して反転の入力電圧Ｖｂｎを印加すればよい。これは図８と同様である。内分法によって、Ｖｉｎ＿ｐ、Ｖｉｎ＿ｎを生成できる。
Ｖｉｎ＿ｐ＝｛（Ｌ−ｊ）Ｖａｐ＋ｊ・Ｖｂｐ｝／Ｌ    …（３０ｐ）
Ｖｉｎ＿ｎ＝｛（Ｌ−ｊ）Ｖａｎ＋ｊ・Ｖｂｎ｝／Ｌ    …（３０ｎ）
【０１１６】
外分法によって電圧を生成する場合、標本化状態φ０において第３スイッチ回路２２ａｐは、キャパシタ列Ｃａａに対して正転の入力電圧Ｖａｐを、キャパシタ列Ｃａｂに対して反転の入力電圧Ｖｂｎを印加すればよい。
補間増幅状態φ１において、第３キャパシタ列Ｃａａの（Ｌ＋ｊ）個のキャパシタを接地し、第４キャパシタ列Ｃａｂのｊ個のキャパシタを接地すると、第３増幅器２４ａの入力端子には、
Ｖｅｘ＿ｐ＝｛（Ｌ＋ｊ）・Ｖａｐ＋ｊ・Ｖｂｎ｝／Ｌ    …（３１ｐ）
を得る。ここでＶｂｎ＝−Ｖｂｐであるから、式（３１ｐ）は、
Ｖｅｘ＿ｐ＝｛（Ｌ＋ｊ）・Ｖａｐ−ｊ・Ｖｂｐ｝／Ｌ    …（３１ｐ）
と書き直される。これは、２つの電圧ＶａｐとＶｂｐを、ｊ：（Ｌ＋ｊ）に外分する電圧に他ならない。
【０１１７】
第３スイッチ回路２２ａｎは、キャパシタ列Ｃｂａに対して反転の入力電圧Ｖａｎを、キャパシタ列Ｃｂｂに対して正転の入力電圧Ｖｂｎを印加すればよい。その結果、式（３１ｎ）で表される電圧Ｖｅｘ＿ｎを得る。
Ｖｅｘ＿ｎ＝｛（Ｌ＋ｊ）・Ｖａｎ−ｊ・Ｖｂｎ｝／Ｌ    …（３１ｎ）
これは、２つの反転電圧Ｖａｎ、Ｖｂｎをｊ：（Ｌ＋ｊ）に外分する電圧に他ならない。
【０１１８】
すなわち図１３のＢ型変換回路ＵＣＢでは、キャパシタ列に印加する電圧を、反転側（ｎ）に拡張し、キャパシタの数を必要なだけ増加すればよい。外挿法を用いた場合、第３増幅器２４ａ、第４増幅器２４ｂの利得Ｈをさらに低下させることができる。
【０１１９】
実施の形態では、コモン電圧Ｖｃが接地電圧ＧＮＤである場合について説明したが、本発明はそれに限定されない。回路を正電圧の範囲で動作させたい場合、コモン電圧Ｖｃは、電源電圧Ｖｄｄの中点電圧Ｖｄｄ／２としてもよい。あるいは、基準電圧Ｖｒｅｆが与えられる場合には、Ｖｒｅｆ／２としてもよい。
【０１２０】
上述したように、同じ変換回路に属する第１増幅器１４ａおよび第２増幅器１４ｂの利得（−Ｇ）には、相対的な精度は要求されるが、絶対的な精度は必要とされない。また、それぞれの利得は数倍、高くても数十倍程度で足りるという性質を有する。第３増幅器２４ａ、第４増幅器２４ｂについても同様である。そこでこのような特性を有するダイナミック型差動増幅器の好ましい構成を説明する。
【０１２１】
図１５は、ダイナミック型差動増幅器３０の構成を示す回路図である。ダイナミック型差動増幅器３０は、第１入力端子Ｐｉ１、第２入力端子Ｐｉ２に入力された信号Ｖｉ１、Ｖｉ２を増幅し、増幅された信号Ｖｏ１、Ｖｏ２を第１出力端子Ｐｏ１、第２出力端子Ｐｏ２から出力する。
【０１２２】
ダイナミック型差動増幅器３０は、第１負荷キャパシタＣＬ１、第２負荷キャパシタＣＬ２、入力差動対３２、初期化回路３４、制御回路３６、テイル電流源Ｍ０を備える。
【０１２３】
第１負荷キャパシタＣＬ１は、第１出力端子Ｐｏ１と固定電圧端子（接地端子）の間に設けられる。第２負荷キャパシタＣＬ２は、第２出力端子Ｐｏ２と接地端子の間に設けられる。
【０１２４】
初期化回路３４は、第１負荷キャパシタＣＬ１、第２負荷キャパシタＣＬ２の電荷を初期化する。初期化回路３４は、たとえば初期化トランジスタＭ３、Ｍ４を含む。初期化トランジスタＭ３は、第１負荷キャパシタＣＬ１と第２の固定電圧端子（電源端子）の間に設けられる。同様に初期化トランジスタＭ４は、第２負荷キャパシタＣＬ２と電源端子の間に設けられる。初期化トランジスタＭ３、Ｍ４は、所定の周期でローレベルに遷移する制御クロックＶＣＬＫと同期してオン、オフが制御される。初期化トランジスタＭ３、Ｍ４がオンすると、第１負荷キャパシタＣＬ１、第２負荷キャパシタＣＬ２が電源電圧ＶＤＤによって充電され、それぞれの電荷が初期化される。
【０１２５】
入力差動対３２は、入力トランジスタＭ１、入力トランジスタＭ２を含む。入力トランジスタＭ１は、第１負荷キャパシタＣＬ１を負荷とするとともに、その制御端子（ゲート）には第１入力信号Ｖｉ１が入力される。同様に入力トランジスタＭ２は、第２負荷キャパシタＣＬ２を負荷とするとともに、そのゲートには第２入力信号Ｖｉ２が入力される。テイル電流源Ｍ０は、入力差動対３２に動作電流（テイル電流）Ｉ０＝ＩＤ１＋ＩＤ２を供給する。
【０１２６】
制御回路３６は、第１出力端子Ｐｏ１と第２出力端子Ｐｏ２それぞれの電位Ｖｏ１、Ｖｏ２の中点電圧（Ｖｏ１＋Ｖｏ２）／２が、所定のしきい値電圧Ｖｔｈに達すると、第１負荷キャパシタＣＬ１および第２負荷キャパシタＣＬ２の充放電経路を遮断する。
【０１２７】
第１負荷キャパシタＣＬ１と第２負荷キャパシタＣＬ２の充放電経路を遮断するために、第１スイッチＳＷ１および第２スイッチＳＷ２が設けられる。第１スイッチＳＷ１は、第１負荷キャパシタＣＬ１と入力トランジスタＭ１の間に設けられる。第２スイッチＳＷ２は、第２負荷キャパシタＣＬ２と入力トランジスタＭ２の間に設けられる。
【０１２８】
制御回路３６は、第１スイッチＳＷ１、第２スイッチＳＷ２のオン、オフ状態を切りかえることにより、第１負荷キャパシタＣＬ１および第２負荷キャパシタＣＬ２の充放電経路の導通、遮断を切りかえる。
【０１２９】
以上がダイナミック型差動増幅器３０の基本的な構成である。続いてその動作を説明する。図１６は、図１５のダイナミック型差動増幅器３０の動作を示す波形図である。横軸は時間、縦軸は出力電圧Ｖｏ１、Ｖｏ２を示す。
【０１３０】
１．  初期化状態
増幅に先立ち、ダイナミック型差動増幅器３０は初期化状態にセットされる（ｔ＜ｔ０）。初期化状態において、制御クロックＶＣＬＫがローレベルとなり初期化トランジスタＭ３、Ｍ４がオンする。また制御回路３６は、第１スイッチＳＷ１、第２スイッチＳＷ２をオンする。その結果、第１負荷キャパシタＣＬ１、第２負荷キャパシタＣＬ２に電源電圧ＶＤＤが印加され、出力電圧Ｖｏ１、Ｖｏ２が電源電圧ＶＤＤに初期化される。
【０１３１】
２．  増幅状態
制御クロックＶＣＬＫがハイレベルとなると、初期化トランジスタＭ３、Ｍ４がオフし、増幅状態となる（ｔ０＜ｔ＜ｔ１）。増幅状態では、入力トランジスタＭ１、入力トランジスタＭ２それぞれに、入力電圧Ｖｉ１、Ｖｉ２に応じた電流ＩＤ１、ＩＤ２が流れる。電流ＩＤ１、ＩＤ２は、入力トランジスタＭ１、入力トランジスタＭ２の相互コンダクタンスをｇｍ、テイル電流をＩ０として、式（３２ａ）、（３２ｂ）で与えられる。
ＩＤ１＝Ｉ０／２＋ｇｍ×（Ｖｉ１−Ｖｉ２）／２      …（３２ａ）
ＩＤ２＝Ｉ０／２−ｇｍ×（Ｖｉ１−Ｖｉ２）／２      …（３２ｂ）
なお、Ｉ０＝ＩＤ１＋ＩＤ２が成り立つ。
【０１３２】
増幅開始からの経過時間をｔとすると、出力電圧Ｖｏ１、Ｖｏ２はそれぞれ、式（３３ａ）、（３３ｂ）で与えられる。
Ｖｏ１＝ＶＤＤ−ＩＤ１／ＣＬ１・ｔ      …（３３ａ）
Ｖｏ２＝ＶＤＤ−ＩＤ２／ＣＬ２・ｔ      …（３３ｂ）
【０１３３】
制御回路３６は、出力電圧Ｖｏ１、Ｖｏ２の中点電圧Ｖｘ＝（Ｖｏ１＋Ｖｏ２）／２を監視し、所定のしきい値電圧Ｖｔｈに達すると、その時刻ｔ１に第１スイッチＳＷ１、第２スイッチＳＷ２をオフする。第１負荷キャパシタＣＬ１、第２負荷キャパシタＣＬ２の容量値を等しくＣＬと書くとき、中点電圧Ｖｘは、式（３４）で与えられる。
Ｖｘ＝ＶＤＤ−Ｉ０×ｔ／（２×ＣＬ）    …（３４）
【０１３４】
しきい値電圧Ｖｔｈが、電源電圧の中点電圧ＶＤＤ／２であるとき、増幅状態の期間Ｔは、式（３５）で与えられる。
Ｔ＝ＣＬ×ＶＤＤ／Ｉ０      …（３５）
このときの出力電圧Ｖｏ１、Ｖｏ２は、式（３６ａ）、（３６ｂ）となる。
Ｖｏ１＝ＶＤＤ／２−ｇｍ１／２×（Ｖｉ１−Ｖｉ２）／Ｉ０×ＶＤＤ    …（３６ａ）
Ｖｏ２＝ＶＤＤ／２＋ｇｍ２／２×（Ｖｉ１−Ｖｉ２）／Ｉ０×ＶＤＤ    …（３６ｂ）
【０１３５】
したがって、ダイナミック型差動増幅器３０の差動利得Ｇは、式（３７）で与えられる。
Ｇ＝（Ｖｏ１−Ｖｏ２）／（Ｖｉ１−Ｖｉ２）
＝−（ｇｍ１＋ｇｍ２）／２×ＶＤＤ／（ＩＤ１＋ＩＤ２）      …（３７）
【０１３６】
入力トランジスタＭ１、入力トランジスタＭ２のコンダクタンスは、
ｇｍ１＝２×ＩＤ１／Ｖｅｆｆ      …（３８ａ）
ｇｍ２＝２×ＩＤ２／Ｖｅｆｆ      …（３８ｂ）
であるから、この関係を式（３７）に代入して、式（３９）を得る。
Ｇ＝−ＶＤＤ／Ｖｅｆｆ    …（３９）
なお、Ｖｅｆｆ＝ＶＧＳ−Ｖｔである。ＶＧＳはゲートソース間電圧、ＶｔはＭＯＳＦＥＴのゲートソース間しきい値電圧である。
【０１３７】
図１５のダイナミック型差動増幅器３０の１回の増幅当たりの消費エネルギーＥｃは、
Ｅｃ＝Ｑ・ＶＤＤ＝２・ＩＤ・Ｔ・ＶＤＤ＝ＣＬ・ＶＤＤ２    …（４０）
となる。したがって消費電力Ｐｄは、繰り返し周波数をｆｃとして、
Ｐｄ＝ｆｃ・Ｅｃ＝ｆｃ・ＣＬ・ＶＤＤ２      …（４１）
となる。
【０１３８】
図１５のダイナミック型差動増幅器３０の利点は、図１７の増幅器との対比によって明確となる。図１７は、比較技術に係る増幅器１０３０の構成を示す回路図である。増幅器１０３０は、初期化回路に代えて、負荷抵抗ＲＬ１、ＲＬ２を備える。キャパシタＣＬ１、ＣＬ２およびスイッチＳＷ１、ＳＷ２は、トランジスタＭ１、Ｍ２のドレイン電圧をサンプリングするために設けられ、図１５のダイナミック型差動増幅器３０とは機能が異なっていることに留意すべきである。
【０１３９】
増幅器１０３０は、入力トランジスタＭ１、入力トランジスタＭ２のドレイン電流が、負荷抵抗ＲＬ１、ＲＬ２に定常的に流れる。バイアス状態での出力電圧Ｖｏ１、Ｖｏ２は、電源電圧ＶＤＤの１／２程度に設定されるため、抵抗ＲＬ１、ＲＬ２は、
ＲＬ＝ＶＤＤ／２ＩＤ      …（４２）
が成り立つ。ここでＲＬ＝ＲＬ１＝ＲＬ２、ＩＤ＝（ＩＤ１＋ＩＤ２）／２である。トランジスタＭ１、Ｍ２の相互コンダクタンスｇｍは、ＭＯＳトランジスタの飽和領域での電圧電流の関係式から、
ｇｍ＝２・ＩＤ／Ｖｅｆｆ      …（４３）
で与えられる。したがってこの回路の差動利得Ｇは、
Ｇ＝−ｇｍ・ＲＬ＝−ＶＤＤ／Ｖｅｆｆ      …（４４）
となる。つまり、図１５のダイナミック型差動増幅器３０の利得は、図１７の増幅器１０３０と同じ利得を有することがわかる。
【０１４０】
図１７の増幅器の消費電力について検討する。電圧Ｖｅｆｆは通常０．２Ｖ程度であるため、ＶＤＤ＝１Ｖとすると、約５倍となる。増幅器１０３０の時間応答は、
Ｖｏ１−Ｖｏ２＝Ｇ・（Ｖｉ１−Ｖｉ２）・（１−ｅ１／τ）      …（４５）
τ＝ＲＬ・ＣＬ
である。この回路には定常電流２・ＩＤが流れることを考慮すると、その消費電力ＰＤは、
ＰＤ＝２・ＩＤ・ＶＤＤ＝ＶＤＤ２／ＲＬ＝ＣＬ・ＶＤＤ２／τ      …（４６）
【０１４１】
式（４５）から明らかなように、増幅器１０３０の応答時定数τは、抵抗と容量の積で定まるところ、応答速度を速く、つまり時定数τを短くするためには、抵抗値を下げる必要がある。ところが抵抗値を下げると、式（４６）で与えられる消費電力は、それと反比例して増加する。
【０１４２】
図１７の増幅器において、１％のセトリングを仮定すると、半周期で５・τは必要であるため、その消費電力ＰＤは、式（４７）で与えられる。
ＰＤ＝ＣＬ・ＶＤＤ２／τ＝１０・ｆｃ・ＣＬ・ＶＤＤ２    …（４７）
【０１４３】
図１７の図１５の増幅器を対比すると、図１５のダイナミック型差動増幅器３０の利点が以下のように明らかとなる。
まず、図１５のダイナミック型差動増幅器３０では、その消費電力ＰＤは式（４１）で与えられるため、式（４７）で与えられる図１７の増幅器１０３０の消費電力ＰＤに比べて、約１／１０程度まで低減できることがわかる。
【０１４４】
図１７の回路でも、繰り返し周波数ｆｃに反比例して負荷抵抗ＲＬを設計すると、消費電力を下げることができるが、広帯域にわたり抵抗値を可変とすることは容易ではなく、非現実的である。つまり現実的には、想定される最高繰り返し周波数ｆｃｍａｘにおいて十分な応答速度が得られるように抵抗ＲＬを低く設定せざるを得ず、式（４７）に示すように消費電力は大きくなる。この点、図１５の構成によれば、式（４１）に示すように、消費電力は動作電流とは無関係であるため、高速化を目的として動作電流を大きくしても消費電力は増大しないという利点がある。また周波数ｆｃを下げた場合には、きわめて低消費電力で動作する増幅器を提供することができる。
【０１４５】
続いて、ダイナミック型差動増幅器３０のより具体的な構成例を説明する。
図１８（ａ）、（ｂ）は、図１５のダイナミック型差動増幅器３０の具体例を示す回路図である。
【０１４６】
図１８（ａ）のダイナミック型差動増幅器３０ａにおいて、制御回路３６ａは、第１分圧キャパシタＣ１、第２分圧キャパシタＣ２、比較器３８を含む。第１分圧キャパシタＣ１、第２分圧キャパシタＣ２は、第１出力端子Ｐｏ１と第２出力端子Ｐｏ２の間に直列に設けられる。第１分圧キャパシタＣ１と第２分圧キャパシタＣ２の容量値は等しくＣ０である。比較器３８は、第１分圧キャパシタＣ１、第２分圧キャパシタＣ２の接続点の電位Ｖｘを所定のしきい値電圧Ｖｔｈと比較し、比較結果に応じた信号によってスイッチＳＷ１、ＳＷ２を制御する。
【０１４７】
図１８（ａ）の下段に示すように、比較器３８は、インバータ３９を含んでもよい。インバータ３９は、電源電圧ＶＤＤと接地電圧ＧＮＤを受けており、そのしきい値電圧ＶｔｈはＶＤＤ／２となる。インバータ３９の段数は、スイッチＳＷ１、ＳＷ２の制御論理に応じて設計すればよい。
【０１４８】
初期化回路３４ａは、第１分圧キャパシタＣ１と第２分圧キャパシタＣ２の接続点Ｎｘの電位Ｖｘを、第１出力端子Ｐｏ１、第２出力端子Ｐｏ２と同じく、電源電圧ＶＤＤに初期化する。具体的には、ノードＮｘと電源端子の間に、初期化トランジスタＭ５が設けられており、これがオンすることにより、ノードＮｘの電位が初期化される。
【０１４９】
初期化によってキャパシタＣ１、Ｃ２の電荷がゼロに初期化される。プリチャージが解除されて増幅が開始する。第１出力端子Ｐｏ１、第２出力端子Ｐｏ２に出力電圧Ｖ１、Ｖ２が発生するとき、寄生容量を無視すると式（４８）が成り立つ。
Ｃ０（Ｖｘ−Ｖ１）＝Ｃ０（Ｖｘ−Ｖ２）      …（４８）
式（４８）をＶｘについて解くと、式（４９）を得る。
Ｖｘ＝（Ｖ１＋Ｖ２）／２    …（４９）
つまり、接続点Ｎｘの電位Ｖｘは、２つの出力電圧Ｖｏ１、Ｖｏ２の中点電圧となり、図１５の回路と同様に、中点電圧Ｖをしきい値電圧と比較できる。
【０１５０】
またテイル電流源Ｍ０のゲートには、制御クロックＶＣＬＫが入力される。これによりテイル電流源Ｍ０を初期化状態においてオフすることができるため、消費電力をさらに低減することができる。
【０１５１】
図１８（ｂ）のダイナミック型差動増幅器３０ｂは、図１８（ａ）のダイナミック型差動増幅器３０ａに加えて、論理ゲート４０を備える。論理ゲート４０は、制御回路３６の出力信号ＣＮＴと、制御クロックＶＣＬＫの論理積を、テイル電流源Ｍ０のゲートに供給する。この構成によれば、第１負荷キャパシタＣＬ１、第２負荷キャパシタＣＬ２の充放電経路を、より確実に遮断することができる。また、テイル電流源Ｍ０をオフすることにより、第１出力端子Ｐｏ１、第２出力端子Ｐｏ２の電位が接地電位（０Ｖ）まで下がらない。したがって、図１８（ａ）よりもさらに消費電力を低減できる。
【０１５２】
図１９（ａ）、（ｂ）は、ダイナミック型差動増幅器の別の具体例を示す回路図である。図１９（ａ）のダイナミック型差動増幅器３０ｃにおいて、制御回路３６ｃは論理ゲートで構成される。具体的には、制御回路３６ｃはＡＮＤゲートである。図１９（ｂ）は、制御回路３６ｃの具体的な構成を示す回路図である。制御回路３６ｃは、ＮＡＮＤゲート４２と、その後段に設けられたインバータ（ＮＯＴゲート）４４を含む。
【０１５３】
ＮＡＮＤゲート４２は、ＰチャンネルトランジスタＭＰ１、ＭＰ２、ＮチャンネルトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を含む。第１ＰチャンネルトランジスタＭＰ１、第１ＮチャンネルトランジスタＭＮ１、第２ＮチャンネルトランジスタＭＮ２は、電源端子と接地端子の間に第１経路を形成するように順にスタックされる。第２ＰチャンネルトランジスタＭＰ２、第３ＮチャンネルトランジスタＭＮ３、第４ＮチャンネルトランジスタＭＮ４は、電源端子と接地端子の間に、第１経路と並列な第２経路を形成するように順にスタックされる。
【０１５４】
第１ＰチャンネルトランジスタＭＰ１、第１ＮチャンネルトランジスタＭＮ１、第４ＮチャンネルトランジスタＭＮ４のゲートには、第１入力信号Ｖ１が印加される。第２ＰチャンネルトランジスタＭＰ２、第２ＮチャンネルトランジスタＭＮ２、第３ＮチャンネルトランジスタＭＮ３のゲートには、第２入力信号Ｖ２が印加される。ＮＡＮＤゲート４２の出力端子は、第１、第２ＰチャンネルトランジスタＭＰ１、ＭＰ２のドレインと接続される。
【０１５５】
Ｎチャンネルトランジスタの平均ドレイン電流をＩＤＮ、Ｐチャンネルトランジスタの平均ドレイン電流をＩＤＰとすると、微細なトランジスタでは、電圧−電流特性は式（５０ａ）、（５０ｂ）で近似できる。
ＩＤＮ＝ＫＮ（ＶＧＳ−ＶＴＮ）      …（５０ａ）
ＩＤＰ＝−ＫＰ（ＶＧＳ−ＶＴＰ）      …（５０ｂ）
【０１５６】
のＮＡＮＤゲート４２の出力は、Ｐチャンネルトランジスタを流れる全電流と、Ｎチャンネルトランジスタに流れる全電流が等しいときに、論理状態が遷移する。したがって、
ＩＤＮ＝ＫＮ（Ｖ１−ＶＴＮ）＋ＫＮ（Ｖ２−ＶＴＮ）
＝２・ＫＮ｛（Ｖ１＋Ｖ２）／２−ＶＴＮ｝          …（５１ａ）
ＩＤＰ＝ＫＰ（ＶＤＤ−Ｖ１＋ＶＴＰ）＋ＫＰ（ＶＤＤ−Ｖ２＋ＶＴＰ）
＝２・ＫＰ｛−（Ｖ１＋Ｖ２）／２＋ＶＤＤ＋ＶＴＰ｝      …（５１ｂ）
【０１５７】
これらより、ＩＤＮ＝ＩＤＰを与える入力電圧Ｖ１、Ｖ２は、
（Ｖ１＋Ｖ２）／２＝（ＫＮ・ＶＴＮ＋ＫＰ・ＶＴＰ）／（ＫＮ＋ＫＰ）＋ＫＰ／（ＫＮ＋ＫＰ）・ＶＤＤ    …（５２）
となり、Ｖ１とＶ２の中点電圧で出力論理状態が切り替わることがわかる。このように、分圧キャパシタＣ１、Ｃ２に代えて、図１９（ｂ）に示すＮＡＮＤゲート４２を用いることによっても、中点電圧をしきい値電圧Ｖｔｈと比較することができる。
【０１５８】
なお、図１５〜図１９では、入力差動対３２がＮチャンネルＭＯＳＦＥＴで構成される場合を示したが、これと反対に、ＰチャンネルＭＯＳＦＥＴを用いて構成してもよい。この場合、ＮチャンネルとＰチャンネルを置換するとともに、電源電圧と接地電圧を天地反転し、さらに必要に応じて、各トランジスタのゲート信号を反転すればよい。
【０１５９】
実施の形態では、制御回路３６が、出力電圧Ｖｏ１とＶｏ２の中点電圧Ｖｘに応じて、負荷キャパシタＣＬ１、ＣＬ２の充放電経路を遮断する場合を説明したが、放電開始からの経過時間を測定するタイマー回路で構成されてもよい。
【０１６０】
図２０は、図１５のダイナミック型差動増幅器３０の変形例を示す回路図である。図１５のダイナミック型差動増幅器３０では、入力トランジスタＭ１、Ｍ２の動作電流を設定するためにテイル電流源Ｍ０が設けられている。テイル電流源Ｍ０のドレインソース間電圧として０．２Ｖ以上必要であるため、電源電圧ＶＤＤが低い状況での利用が難しい。そこで、図２０のダイナミック型差動増幅器３０ｄは、図１５のテイル電流源Ｍ０が省略された疑似差動回路で構成される。入力トランジスタＭ１、Ｍ２それぞれのドレイン側には、制御クロックＶＣＬＫと同期してオン、オフが制御されるスイッチトランジスタＭ５、Ｍ６が設けられる。スイッチトランジスタＭ５、Ｍ６は、初期化状態においてオフ、増幅状態においてオンする。
【０１６１】
図２０のダイナミック型差動増幅器３０ｄにおいては、入力トランジスタＭ１と入力トランジスタＭ２のゲート電圧Ｖｉ１、Ｖｉ２を制御することにより、入力トランジスタＭ１、入力トランジスタＭ２の動作電流が制御される。スイッチトランジスタＭ５、Ｍ６は、オン、オフの２状態で切り替わるスイッチとして機能するため、動作状態においてそれらのドレインソース間電圧Ｖｄｓは実質的にゼロとなる。したがって、ダイナミック型差動増幅器３０ｄは、図１５に比べて、テイル電流源Ｍ０のドレインソース間電圧Ｖｄｓ（≒０．２Ｖ）低い電源電圧ＶＤＤでも動作可能となる。
【０１６２】
図２０において、トランジスタＭ５、Ｍ６を省略し、それらがオフすべき期間に、入力トランジスタＭ１、Ｍ２がオフするようにゲート電圧Ｖｉ１、Ｖｉ２を制御してもよい。
また図２０と図１８（ｂ）を組み合わせてもよい。この場合、図２０のトランジスタＭ５、Ｍ６のゲートに、図１８（ｂ）のゲート４０の出力を入力すればよい。
【０１６３】
図１５〜図２０で説明したダイナミック型差動増幅器は、上述のＡ／Ｄコンバータに好適に利用できるが、その用途は限定されない。ダイナミック型差動増幅器は、利得の絶対的な精度は要求されないが、相対的な精度が要求されるさまざまなアプリケーションに利用でき、消費電力を好適に低減することができる。
【０１６４】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１６５】
１００…Ａ／Ｄコンバータ、ＵＣＡ…Ａ型変換回路、ＵＣＢ…Ｂ型変換回路、１０…第１サブＡ／Ｄコンバータ、１１ａ…第１増幅回路、１１ｂ…第２増幅回路、１２ａ…第１スイッチ回路、１２ｂ…第２スイッチ回路、１４ａ…第１増幅器、１４ｂ…第２増幅器、Ｃａ…第１キャパシタ列、Ｃｂ…第２キャパシタ列、２０…第２サブＡ／Ｄコンバータ、２１ａ…第３増幅回路、２１ｂ…第４増幅回路、２２ａａ…第３スイッチ回路、２２ａｂ…第４スイッチ回路、２２ｂａ…第５スイッチ回路、２２ｂｂ…第６スイッチ回路、２４ａ…第３増幅器、２４ｂ…第４増幅器、２６…利得調整回路。
【産業上の利用可能性】
【０１６６】
本発明は、パイプライン型Ａ／Ｄコンバータに関する。
【図１】
0005515126.tif 000002
【図２】
0005515126.tif 000003
【図３】
0005515126.tif 000004
【図４】
0005515126.tif 000005
【図５】
0005515126.tif 000006
【図６】
0005515126.tif 000007
【図７】
0005515126.tif 000008
【図８】
0005515126.tif 000009
【図９】
0005515126.tif 000010
【図１０】
0005515126.tif 000011
【図１１】
0005515126.tif 000012
【図１２】
0005515126.tif 000013
【図１３】
0005515126.tif 000014
【図１４】
0005515126.tif 000015
【図１５】
0005515126.tif 000016
【図１６】
0005515126.tif 000017
【図１７】
0005515126.tif 000018
【図１８】
0005515126.tif 000019
【図１９】
0005515126.tif 000020
【図２０】
0005515126.tif 000021