(57)【特許請求の範囲】
【請求項１】
半導体素子であって、
それぞれがＡｌ１−ｘ−ｙＧａｘＩｎｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される非導電性の第１の窒化物層とｎ型の導電領域である第２の窒化物層とを、この順に積層することにより形成されてなる第１半導体層と、
前記第１半導体層に接合形成されてなるゲート部と、
を備え、
前記第２の窒化物層が、２×１０１７／ｃｍ３のドーパント濃度で６５ｎｍ以下の厚みに形成されてなり、
前記ゲート部が、
前記第１半導体層の上に、IV族半導体材料を用いて、ｐ型の導電型を有するように形成されてなる第２半導体層と、
前記第２半導体層にオーム性接触させて形成されてなるゲート金属電極と、
からなり、
前記第２半導体層のアクセプタ濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０２０／ｃｍ３以上であり、
前記ｎ型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、
ことを特徴とする半導体素子。
【請求項２】
半導体素子であって、
それぞれがＡｌ１−ｘ−ｙＧａｘＩｎｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される第１と第２の窒化物層を積層することにより形成されてなり、前記第１と第２の窒化物層の積層界面近傍に２次元的に生成した電子層が実質的にｎ型の導電領域として作用する第１半導体層と、
前記第１半導体層に接合形成されてなるゲート部と、
を備え、
前記第２の窒化物層が１８ｎｍ以下の厚みに形成されてなり、
前記ゲート部が、
前記第１半導体層の上に、IV族半導体材料を用いて、ｐ型の導電型を有するように形成されてなる第２半導体層と、
前記第２半導体層にオーム性接触させて形成されてなるゲート金属電極と、
からなり、
前記第２半導体層のアクセプタ濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０２０／ｃｍ３以上であり、
前記ｎ型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、
ことを特徴とする半導体素子。
【請求項３】
請求項１または請求項２に記載の半導体素子であって、
前記第１半導体層のうち、少なくとも前記第２半導体層と接合される部分が、Ａｌ１−ｘＧａｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成される、
ことを特徴とする半導体素子。
【請求項４】
請求項２に記載の半導体素子であって、
少なくとも前記第１と第２の窒化物層の隣接部分においては、前記第２の窒化物層を構成するIII族窒化物の禁制帯幅よりも前記第１の窒化物層を構成するIII族窒化物の禁制帯幅の方が狭い、
ことを特徴とする半導体素子。
【請求項５】
請求項４に記載の半導体素子であって、
前記第２の窒化物層がＡｌ１−ｘＧａｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成されてなる、
ことを特徴とする半導体素子。
【請求項６】
請求項５に記載の半導体素子であって、
前記第２の窒化物層が、少なくとも前記第１の窒化物層と隣接する部分においてはＡｌＮを用いて構成されてなる、
ことを特徴とする半導体素子。
【請求項７】
請求項４ないし請求項６に記載の半導体素子であって、
前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接する部分においてはＧａ１−ｗＩｎｗＮ（０≦ｗ≦１)なる組成式で表現されるIII族窒化物を用いて構成されてなる、
ことを特徴とする半導体素子。
【請求項８】
請求項７に記載の半導体素子であって、
前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接しない部分においてはＧａＮを用いて構成されてなる、
ことを特徴とする半導体素子。
【請求項９】
請求項８に記載の半導体素子であって、
前記第１の窒化物層がＧａＮを用いて構成されてなる、
ことを特徴とする半導体素子。
【請求項１０】
請求項４ないし請求項９に記載の半導体素子であって、
前記第１と第２の窒化物層のそれぞれが、ウルツ鉱型構造を有するIII族窒化物を用いて（０００１）面を主面として形成されてなる、
ことを特徴とする半導体素子。
【請求項１１】
請求項１ないし請求項１０のいずれかに記載の半導体素子であって、
前記第２半導体層の正孔濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０１９／ｃｍ３以上である、
ことを特徴とする半導体素子。
【請求項１２】
請求項１ないし請求項１１のいずれかに記載の半導体素子であって、
前記IV族半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉ１−ｚＧｅｚ（０≦ｚ≦１）である、
ことを特徴とする半導体素子。
【請求項１３】
請求項１２に記載の半導体素子であって、
前記IV族半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉである、
ことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物を用いて形成される接合ゲート型電界効果トランジスタ素子に関する。
【背景技術】
【０００２】
半導体を用いたスイッチング素子（トランジスタ、サイリスタなど）や整流素子（ダイオード）は、電力用インバータまたはコンバータ回路用の素子として広く用いられている。現在、こうした電力用途の半導体素子（いわゆるパワーデバイス）としては、将来の高い電力需要に応えるため、より小型で低損失なものが望まれているという状況がある。従来、半導体材料としてはシリコンが広く用いられてきたが、このような状況を鑑み、次世代の半導体材料として、絶縁破壊電界の高いワイドバンドギャップ半導体材料の開発が進んでいる。ＳｉＣやダイヤモンド、III族窒化物半導体などのいわゆるワイドバンドギャップ半導体材料は、その材料物性から、低いオン抵抗と高い絶縁破壊電圧が見込まれるため、これらを用いて電力用途の半導体素子を形成することによる電力制御装置の大幅な小型化と低損失化とが期待されている。
【０００３】
こうした半導体素子の一種として、ＧａＮなどのIII族窒化物を半導体層として用いる電界効果トランジスタ素子（ＦＥＴ）、およびその一種である高電子移動度トランジスタ素子（ＨＥＭＴ）がすでに公知である（例えば、非特許文献１ないし非特許文献３参照）。非特許文献１ないし非特許文献３には、III族窒化物を用いて形成されたショットキー型のＦＥＴやＨＥＭＴが開示されている。このうち、非特許文献３には、ノーマリーオフ型のＨＥＭＴについても開示されている。
【０００４】
【非特許文献１】"Characteristics of a GaN Metal Semiconductor Field-Effect Transistor Grown on a Sappire Substrate by Metalorganic Chemical Vapor Deposition" T.Egawa, K.Nakamura, H.Ishikawa, T.Jimbo, and M.Umeno, Jpn. J. Appl. Phys. Vol.38(1999) pp.2630-2633.
【非特許文献２】"Gallium Nitride Based High Power Heterojunction Field Effect Transistors:Process Development and Present Status at UCSB" S.Keller, Y.F.Wu, G.Parish, N.Ziang, J.J.Xu, B.P.Keller, S.DenBaars, and U.K.Mishra, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.48, NO.3, MARCH 2001.
【非特許文献３】"Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance" A.Endoh, Y.Yamashita, J.Ikeda, M.Higashiwaki, K.Hikosaka, T.Matsui, S.Hiyamizu, and T.Mimura, Jpn. J. Appl. Phys. Vol.43, NO4B,2004, pp.2255-2258.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の、III族窒化物を用いて形成されたショットキー型のＦＥＴにおいては、逆方向ゲート電圧印加時に、いわゆるリーク電流が流れる。係るゲートリーク電流は、電流密度（単位ゲート幅あたりのリーク電流）で表した場合でおおよそ１μＡ／ｍｍ程度ではあるが、電極構造が櫛歯状である場合のように、ゲート幅が大きくなると、その損失は無視できないものとなる。省電力の観点からは、ゲートリーク電流がより抑制された、低損失のＦＥＴが求められている。
【０００６】
また、パワーデバイスとして用いる場合、安全性ならびに装置全体の小型化という観点を鑑みると、ＦＥＴはゲート電圧を印加しない限り主電流が流れない、つまりはピンチオフ状態にあるノーマリーオフ型であることが望ましい。従来のショットキー接触型のＦＥＴにおいてノーマリーオフ型のものを得るには、ｎ型導電層の厚みを薄くすることで係るピンチオフ状態を実現することや、あるいは、ｎ型導電層中のキャリア濃度を小さくすることが一般的な態様であった。しかしながらこれらの態様は、導通経路を狭める、あるいは直接的にキャリアの数を減らすというものであるために、順方向ゲート電圧印加時に良好なオン特性、より具体的には大きな出力電流を得るという観点からは好ましくはない。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、III族窒化物を用いて構成される、特性の優れた電界効果トランジスタ素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、請求項１の発明は、それぞれがＡｌ１−ｘ−ｙＧａｘＩｎｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される非導電性の第１の窒化物層とｎ型の導電領域である第２の窒化物層とを、この順に積層することにより形成されてなる第１半導体層と、前記第１半導体層に接合形成されてなるゲート部と、を備え、前記第２の窒化物層が、２×１０１７／ｃｍ３のドーパント濃度で６５ｎｍ以下の厚みに形成されてなり、前記ゲート部が、前記第１半導体層の上に、IV族半導体材料を用いて、ｐ型の導電型を有するように形成されてなる第２半導体層と、前記第２半導体層にオーム性接触させて形成されてなるゲート金属電極と、からなり、前記第２半導体層のアクセプタ濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０２０／ｃｍ３以上であり、前記ｎ型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、ことを特徴とする。
【００１０】
また、請求項２の発明は、半導体素子であって、それぞれがＡｌ１−ｘ−ｙＧａｘＩｎｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される第１と第２の窒化物層を積層することにより形成されてなり、前記第１と第２の窒化物層の積層界面近傍に２次元的に生成した電子層が実質的にｎ型の導電領域として作用する第１半導体層と、前記第１半導体層に接合形成されてなるゲート部と、を備え、前記第２の窒化物層が１８ｎｍ以下の厚みに形成されてなり、前記ゲート部が、前記第１半導体層の上に、IV族半導体材料を用いて、ｐ型の導電型を有するように形成されてなる第２半導体層と、前記第２半導体層にオーム性接触させて形成されてなるゲート金属電極と、からなり、前記第２半導体層のアクセプタ濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０２０／ｃｍ３以上であり、前記ｎ型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、ことを特徴とする。
【００１１】
また、請求項３の発明は、請求項１または請求項２に記載の半導体素子であって、前記第１半導体層のうち、少なくとも前記第２半導体層と接合される部分が、Ａｌ１−ｘＧａｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成される、ことを特徴とする。
【００１２】
また、請求項４の発明は、請求項２に記載の半導体素子であって、少なくとも前記第１と第２の窒化物層の隣接部分においては、前記第２の窒化物層を構成するIII族窒化物の禁制帯幅よりも前記第１の窒化物層を構成するIII族窒化物の禁制帯幅の方が狭い、ことを特徴とする。
【００１３】
また、請求項５の発明は、請求項４に記載の半導体素子であって、前記第２の窒化物層がＡｌ１−ｘＧａｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成されてなる、ことを特徴とする。
【００１４】
また、請求項６の発明は、請求項５に記載の半導体素子であって、前記第２の窒化物層が、少なくとも前記第１の窒化物層と隣接する部分においてはＡｌＮを用いて構成されてなる、ことを特徴とする。
【００１５】
また、請求項７の発明は、請求項４ないし請求項６のいずれかに記載の半導体素子であって、前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接する部分においてはＧａ１−ｗＩｎｗＮ（０≦ｗ≦１)なる組成式で表現されるIII族窒化物を用いて構成されてなる、ことを特徴とする。
【００１６】
また、請求項８の発明は、請求項７に記載の半導体素子であって、前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接しない部分においてはＧａＮを用いて構成されてなる、ことを特徴とする。
【００１７】
また、請求項９の発明は、請求項８に記載の半導体素子であって、前記第１の窒化物層がＧａＮを用いて構成されてなる、ことを特徴とする。
【００１８】
また、請求項１０の発明は、請求項４ないし請求項９のいずれかに記載の半導体素子であって、前記第１と第２の窒化物層のそれぞれが、ウルツ鉱型構造を有するIII族窒化物を用いて（０００１）面を主面として形成されてなる、ことを特徴とする。
【００１９】
また、請求項１１の発明は、請求項１ないし請求項１０のいずれかに記載の半導体素子であって、前記第２半導体層の正孔濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０１９／ｃｍ３以上である、ことを特徴とする。
【００２１】
また、請求項１２の発明は、請求項１ないし請求項１１のいずれかに記載の半導体素子であって、前記IV族半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉ１−ｚＧｅｚ（０≦ｚ≦１）である、ことを特徴とする。
【００２２】
また、請求項１３の発明は、請求項１２に記載の半導体素子であって、前記所定の半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉである、ことを特徴とする。
【発明の効果】
【００２６】
請求項１ないし請求項１３の発明によれば、半導体素子において第１半導体層とゲート部を構成する第２半導体層との間でＰ−Ｎ接合を有する接合ゲート型の構造が実現される。加えて、第２半導体層を、IV族半導体材料にて形成するので、第２半導体層に内在する正孔濃度が高く且つ電子密度が極めて少ない状態が実現される。これにより、ショットキー接触型の構造の場合に生じる、ゲート電極側から導電層側への電子のトンネルに基づく逆方向ゲートリーク電流が、係る半導体素子においては原理上生じることがない。すなわち、ショットキー型のものに比して、逆方向ゲートリーク電流が十分に低減されてなる半導体素子が実現される。
【００２７】
特に、請求項１の発明によれば、電界効果トランジスタ構造を有する半導体素子において、ショットキー型のものに比して、逆方向ゲートリーク電流の十分な低減が実現されてなる。
【００２８】
特に、請求項２、および請求項４ないし請求項１０の発明によれば、高電子移動度トランジスタ構造を有する半導体素子において、ショットキー型のものに比して、逆方向ゲートリーク電流の十分な低減が実現されてなる。
【００２９】
特に、請求項４ないし請求項１０の発明によれば、第１と第２の窒化物層の界面において、２次元電子ガス層が効果的に形成されるので、より特性の優れた電界効果トランジスタ構造を有する半導体素子が実現できる。
【００３０】
特に、請求項１１ないし請求項１３の発明によれば、第２半導体層の比抵抗が低くなることに加えて、ゲート部における第２半導体層の接触抵抗を低減することができるとともに、逆方向ゲート電圧印加時における第２半導体層への空乏層の拡がりを抑制できるため、第２半導体層を薄く形成することが可能となる。これらにより、第２半導体層における順方向ゲート電圧印加時の直列抵抗成分を低減することができる。
【発明を実施するための最良の形態】
【００３４】
＜第１の実施の形態＞
＜半導体素子の全体構成＞
図１は、本発明の第１の実施の形態に係る半導体素子１０の断面構造を説明するための図である。なお、図１以降の各図における各部の比率は、必ずしも実際のものを反映したものではない。半導体素子１０は、基板１と、第１半導体層２と、ゲート部３と、ソース部電極と、ドレイン電極５と、絶縁保護層６とを、主として備える。係る半導体素子１０は、いわゆる電界効果トランジスタ素子（ＦＥＴ）として機能するための諸構成を有するものである。
【００３５】
第１半導体層２は、Ａｌ1-x-yＧａxＩｎyＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される。より詳細には、第１半導体層２は、下地層２ａと、ｎ型導電層２ｂとが積層された積層構造を有する。
【００３６】
下地層２ａは、該III族窒化物を用いて、好ましくはＧａＮを用いて、比抵抗が１×１０7Ωｃｍ以上という高比抵抗状態が実現されるように形成されてなる高比抵抗層である。数μｍ程度の厚みに形成されるのがその好適な一例である。
【００３７】
一方、ｎ型導電層２ｂは、電子を多数キャリアとするように構成されてなるｎ型の導電領域である。上述のような組成のIII族窒化物に対して、好ましくはＡｌ1-xＧａxＮ（０≦ｘ≦１)に対して、より好ましくはＧａＮに対して、所定のドナー元素（ｎ型ドーパント）をドープすることで構成される。ドナー元素としては、例えばＳｉなどを用いることができる。例えば、ＧａＮに２×１０17／ｃｍ3なる濃度のＳｉをドープすることによって、数ｎｍ〜数百ｎｍ程度の厚みに形成するのがその好適な一例である。
【００３８】
このような第１半導体層２は、ＭＯＣＶＤなどの公知の成膜手法を用いて、基板１の上にIII族窒化物をエピタキシャル成長させることで形成するのが好適な一例である。基板１としては、例えば、ＳｉＣやサファイアなどの単結晶基材を用いることができる。あるいは、これら単結晶基材の上に、ＡｌＮやＧａＮなどのIII族窒化物からなるバッファ層を適宜に形成したものを基板１としてもよい。なお、基板１に第１半導体層２を形成したものを、半導体基板と称することがある。
【００３９】
ゲート部３は、第１半導体層２の上面の所定位置に形成される。ゲート部３は、より詳細には、第２半導体層３ａと、ゲート電極３ｂとがこの順に積層された積層構造を有する。なお、ゲート部３の形成位置を、つまりは、第１半導体層２とゲート部３との接合部分を、接合部７と称することとする。
【００４０】
第２半導体層３ａは、IV族半導体に、所定のアクセプタ元素（ｐ型ドーパント）をドープすることにより、正孔を多数キャリアとするよう構成されてなるｐ型の半導体層である。アクセプタ元素としては、例えばＢ（ボロン）を用いることができる。
【００４１】
ゲート電極３ｂは、例えばＡｌからなる金属電極であり、第２半導体層３ａに対して公知の手法によりオーミック接合されてなる。
【００４２】
ソース電極４とドレイン電極５はともに、例えばＴｉ／Ａｌからなる金属電極であり、ゲート部３を挟んで対向配置されてなる。いずれも、第２半導体層３ａに対して公知の手法によりオーミック接合されてなる。
【００４３】
絶縁保護層６は、半導体素子１０の表層を保護するとともに電気的な絶縁を確保するために形成される。絶縁保護層６は、例えばＳｉＮにて形成される。
【００４４】
＜ゲート部のＰ−Ｎ接合＞
以上のような構成の半導体素子１０においては、ｎ型導電層２ｂと、ゲート部３を構成し、ｐ型の導電層である第２半導体層３ａとの間で、Ｐ−Ｎ接合が形成されていることになる。そして、第２半導体層３ａの上にはゲート電極３ｂが形成されていることから、半導体素子１０においては、ｎ型導電層２ｂがチャネル層として作用する、接合ゲート型の電界効果トランジスタ構造が実現されていることになる。
【００４５】
仮に、ゲート電極がｎ型導電層にショットキー接触されている場合、ゲート電極として用いられるショットキー金属（例えばＰｔなど）の内部には高い密度で自由電子が存在するため、逆方向ゲート電圧印加時には、空乏領域をショットキー金属側から導電層側に向けて電子がトンネルすることに起因する、逆方向ゲートリーク電流が生じることになる。
【００４６】
しかし、本実施の形態に係る半導体素子１０においては、上述のようにＰ−Ｎ接合による接合ゲート型の構造を実現することにより、係る電子のトンネルに基づく逆方向ゲートリーク電流の発生が、原理上起こらないようになっている。これにより、ショットキー型のものに比して、逆方向ゲートリーク電流が十分に抑制されてなる。
【００４７】
図２は、半導体素子１０のゲート部３の直下におけるバンド構造を説明するための図である。図２（ａ）は、対比のために示すショットキー電極を用いた従来のＦＥＴについてのバンド構造を示す図であり、図２（ｂ）が、半導体素子１０のバンド構造を示す図である。図２（ａ）においては、ｎ型導電層１０２とゲート電極１０３とが接合部１０７においてショットキー接触されてなる場合を示している。また、図中のエネルギー値（単位ｅＶ）は、図２（ａ）についてはｎ型導電層１０２がｎ−ＧａＮで形成されており、ゲート電極１０３がＰｔで形成されている場合の、図２（ｂ）についてはｎ型導電層２ｂがｎ−ＧａＮで形成されており、第２半導体層３ａが多結晶Ｓｉで形成されてなり、ゲート電極３ｂがＡｌで形成されている場合の、それぞれ概算値である。
【００４８】
半導体素子１０においては、第２半導体層３ａが存在することによってショットキー接触の場合よりもｎ型導電層２ｂのバンドが持ち上げられることで、ショットキー接触の場合に比して拡散電位が大きくなっている。また、これに伴って、ｎ型導電層２ｂにおける空乏領域の幅も大きくなっている。すなわち、ショットキー接触の場合の空乏領域の幅をＷ１、拡散電位をＶD１とし、半導体素子１０の空乏領域の幅をＷ２、拡散電位をＶD２とすると、Ｗ２＞Ｗ１、ＶD２＞ＶD１が成り立つことになる。すなわち、ゲート電極をｎ型導電層に対してショットキー接触する従来の態様に代えて、ゲート部３においてｎ型導電層２ｂとｐ型導電層である第２半導体層３ａとのＰ−Ｎ接合を設けた上で第２半導体層３ａに対してゲート電極３ｂをオーミック接合するようにすることで、従来よりも広がった空乏領域と、大きな拡散電位とが得られることになる。
【００４９】
また、拡散電位が大きいということは、該拡散電位で規定される最大ゲート印加電圧が大きくなるということでもある。このことは、ゲート部をショットキー接触に代えてＰ−Ｎ接合とすることで、ゲート電圧を正側へより大きく印加できるという効果が得られることのほか、主電流がピンチオフする電圧であるしきい値電圧がより高い半導体素子を得ることができる、ということを意味する。
【００５０】
図３は、これを説明するために示す、ノーマリーオン型の半導体素子についてのゲート印加電圧に対する出力電流の変化の概念図である。第１半導体層を同一の構成とした場合、ゲート部をショットキー接触に代えてＰ−Ｎ接合とすることでゲート接合部の拡散電位が増大するため、最大ゲート印加電圧の値がＶ１からＶ２に増大することになる。また、ゲート接合部の拡散電位の増大にともない、トランジスタのしきい値電圧がＶt１からＶt２（＞Ｖt１）へと正側にシフトすることになる。これらのことは、図３に示す出力電流曲線が横軸正方向に平行移動することに相当する。すなわち、ショットキー接触の場合、Ｐ−Ｎ接合の場合のしきい値電圧をそれぞれＶt１、Ｖt２と表すとすると、最大ゲート印加電圧の値がＶ１からＶ２に変化すると、しきい値電圧がＶt１からＶt２（＞Ｖt１）へと変化することになる。
【００５１】
なお、半導体素子１０がＰ−Ｎ接合による接合ゲート型の構造を備えるようにすることは、半導体素子１０においてノーマリーオフを実現する場合においても好適である。これについては後述する。
【００５２】
＜第１半導体層の詳細構成＞
上述したように、第１半導体層２を構成する下地層２ａとｎ型導電層２ｂとは、Ａｌ1-x-yＧａxＩｎyＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される。係る場合において、第１半導体層２の全体において、あるいは、下地層２ａとｎ型導電層２ｂのそれぞれにおいて、該III族窒化物が均一組成である必要はない。例えば、傾斜組成を有しているような構成であってもよい。好ましくは、ｎ型導電層２ｂの少なくとも接合部７の近傍は、ｙ＝０なる組成のIII族窒化物、つまりはＡｌ1-xＧａxＮ（０≦ｘ≦１)なる組成のIII族窒化物を用いて構成される。これにより、接合部７におけるＰ−Ｎ接合を、より良好な特性をもって実現することができる。
【００５３】
＜第２半導体層の詳細構成＞
第２半導体層３ａは、好ましくは、少なくとも接合部７の近傍における正孔濃度が１×１０19／ｃｍ3以上であるように構成される。係る構成を有する場合、第２半導体層３ａ自体の比抵抗が低くなることに加えて、第２半導体層３ａとゲート電極３ｂとの間の接触抵抗を低減することができる。また、逆方向ゲート電圧印加時における第２半導体層３ａへの空乏層の拡がりを抑制できるため、第２半導体層３ａを薄く形成することが可能となる。これらにより、第２半導体層３ａにおける逆方向ゲート電圧印加時の直列抵抗成分を低減することができる。係る第２半導体層３ａは、Ｂのようなアクセプタ元素を１×１０20／ｃｍ3以上の濃度で含むようにすることで、容易に実現することができる。
【００５４】
IV族半導体材料としては、例えば、Ｓｉ1-zＧｅz（０≦ｚ≦１）を用いることができる。このような第２半導体層３ａは、例えば、第１半導体層２の上にＣＶＤ法、スパッタリング法、蒸着法などの種々の物理蒸着法や化学蒸着法などの公知の方法を用いてサブミクロンオーダーから数μｍ程度以下の厚みに積層形成することで、容易に実現される。なかでも、Ｓｉを用いるのが、層形成の制御性が高い点で好適である。係る場合、Ｓｉは多結晶であってもよい。
【００５５】
第１半導体層２の少なくとも接合部７の近傍をＡｌ1-xＧａxＮ（０≦ｘ≦１）なるIII族窒化物を用いて構成し、第２半導体層３ａの少なくとも接合部の近傍をＳｉ1-zＧｅz（０≦ｚ≦１）を用いて接合部７においてＰ−Ｎ接合を形成する。これにより、第２半導体層３ａにおける正孔濃度が高く且つ電子密度が極めて小さい状態が実現されるので、逆方向ゲート電圧印加時において逆方向ゲートリーク電流が大幅に低減できるという効果が得られる。
【００５６】
＜ノーマリーオフ＞
次に、半導体素子１０においてノーマリーオフを実現する場合について説明する。ノーマリーオフの半導体素子を得るには、ゲート電圧を印加しない状態でピンチオフが実現される必要がある。図２に示すように、本実施の形態に係る半導体素子１０においては、接合部７においてゲート部３と第１半導体層２との間でＰ−Ｎ接合を形成することで、ｎ型導電層２ｂにおいてショットキー接触の場合よりも広い空乏領域が形成される。このことから、ショットキー接触を用いたノーマリオフ型素子の場合に比して、ｎ型導電層２ｂの厚みを大きくした場合、あるいはｎ型導電層２ｂのドナー濃度を高くした場合であっても、ピンチオフ状態を実現することが可能となる。言い換えれば、厚みを大きくすることによりｎ型導電層２ｂにおける導通断面積を広くできる、あるいはドナー濃度を高くすることによりｎ型導電層２ｂの比抵抗を下げることができるので、結果としてより導通抵抗の低い半導体層を第１半導体層として用いることができる。すなわち、接合部７においてゲート部３と第１半導体層２との間でＰ−Ｎ接合を形成することで、ショットキー接触の場合に比して導通抵抗が低いノーマリオフ型素子を得ることが可能となる。
【００５７】
電界効果トランジスタにおいてノーマリオフ動作が実現されるためのｎ型導電層２ｂの具体的な厚みは、半導体のキャリア濃度に応じて異なるものであり、同様にｎ型導電層２ｂの具体的なキャリア濃度は、半導体の厚みに応じて異なるものである。さらにこれらの条件は、ゲート部３の具体的構成に応じて異なる。したがって、これらを適宜に調整することにより、ノーマリオフ型素子を得ることができるが、本発明のように、ゲート部３の構成としてショットキー接触に代えてＰ−Ｎ接合を用いた場合には、上述したように、第１半導体層としてより導通抵抗の低い半導体層を用いることができる。これにより、ショットキー接触のものよりも、順方向ゲート電圧印加時のオン特性が優れた半導体素子が実現される。図４は、このことを示すための、ノーマリーオフ型の半導体素子についてのゲート印加電圧に対する出力電流の変化の概念図である。すなわち、ノーマリーオフ型素子を作製する際、ゲート部をショットキー接触に代えてＰ−Ｎ接合とすることにより、より導通抵抗の低い半導体層を用いることができるため、同じゲート印加電圧に対して得られる出力電流が大きくなる。加えて、ゲート部の構成を本発明のようなＰ−Ｎ接合とすることにより、接合部の拡散電位を大きくすることができるので、最大ゲート印加電圧がＶ１からＶ２へと増大し、結果として半導体素子の最大出力電流を大きくすることが可能となる。
【００５８】
以上、説明したように、本実施の形態によれば、ゲート部の構成をショットキー接触型に代えてＰ−Ｎ接合による接合ゲート型とすることで、逆方向ゲートリーク電流が十分に抑制された半導体素子を得ることができる。また、ノーマリーオフ型の半導体素子を作製する際、ショットキー接触の場合に比して拡散電位のより大きなゲート部構成とすることができ、加えてより導通抵抗の低い半導体層を用いることができるため、オン特性の優れたノーマリーオフ型の半導体素子を得ることができる。
【００５９】
＜第２の実施の形態＞
半導体素子におけるｎ型の導電領域の構成態様は、上述の実施の形態に限られるものではない。本実施の形態においては、第１半導体層においていわゆる２次元電子ガスが導電を担う態様、すなわち、半導体素子がＨＥＭＴ構造を取る場合の態様について説明する。
【００６０】
図５は、本発明の第２の実施の形態に係る半導体素子２０の断面構造を説明するための図である。なお、半導体素子２０において第１の実施の形態に係る半導体素子１０の構成要素と実質的に同一の作用効果を奏する構成要素については、同一の符号を付してその説明を省略する。半導体素子２０は、第１半導体層１２が下地層１２ａとワイドバンドギャップ層１２ｂとを備え、かつ、下地層１２ａとワイドバンドギャップ層１２ｂとの界面近傍に２次元電子ガス領域８が形成されてなる点で、第１の実施の形態に係る半導体素子１０と相違する。係る半導体素子２０は、いわゆる高電子移動度トランジスタ素子（ＨＥＭＴ）として機能するための諸構成を有するものである。
【００６１】
第１半導体層１２を構成する、下地層１２ａとワイドバンドギャップ層１２ｂとはいずれも、Ａｌ1-x-yＧａxＩｎyＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される。本実施の形態に係る第１半導体層１２についても、第１の実施の形態に係る半導体層２と同様に、公知の成膜手法を用いて形成することができる。
【００６２】
下地層１２ａは、第１の実施の形態に係る下地層２ａと同様に、該III族窒化物を用いて、好ましくはＧａＮを用いて、比抵抗が１×１０7Ωｃｍ以上という高比抵抗状態が実現されるように形成されてなる高比抵抗層である。
【００６３】
一方、ワイドバンドギャップ層１２ｂは、下地層１２ａを構成するIII族窒化物よりもバンドギャップが大きいIII族窒化物を用いて形成される。例えば、下地層がＧａＮにて構成される場合であれば、Ａｌ1-xＧａxＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成するのがその好適な一例である。
【００６４】
下地層１２ａとワイドバンドギャップ層１２ｂと間で形成されるヘテロ界面近傍には、両層を構成するIII族窒化物のバンドギャップ差に起因して、ワイドバンドギャップ層１２ｂからキャリアとなる電子が供給される。これにより、電子が２次元的にかつ高濃度に存在する２次元電子ガス領域８が形成されることになる。下地層１２ａは、数μｍ程度の厚みに形成されるのが好適である。一方、ワイドバンドギャップ層１２ｂは、せいぜい数十ｎｍ以下に形成されるのが、良質な膜形成の点、２次元電子ガス領域８の形成の点ならびにデバイス動作の点(すなわちゲート電圧印加に対する主電流の制御性という点)からは好ましい。
【００６５】
係る構造を有する半導体素子２０においては、２次元電子ガス領域８が実質的にｎ型導電領域として作用することになる。
【００６６】
また、半導体素子２０は、Ｐ−Ｎ接合による接合ゲート型の構造を有する点では第１の実施の形態に係る半導体素子１０と同様であるので、ショットキー型のものに比して、逆方向ゲートリーク電流が十分に抑制されてなる。
【００６７】
図６は、係る半導体素子２０のゲート部３の直下におけるバンド構造を説明するための図である。図６（ａ）は、対比のために示すショットキー電極を用いた従来のＨＥＭＴについてのバンド構造を示す図であり、図６（ｂ）が、半導体素子２０のバンド構造を示す図である。図６（ａ）においては、下地層１１２ａとワイドバンドギャップ層１１２ｂとの接合界面部分に２次元電子ガス層１０８が形成され、ワイドバンドギャップ層１１２ｂとゲート電極１０３とが接合部１０７においてショットキー接触されてなる場合を示している。また、図中のエネルギー値（単位ｅＶ）は、図６（ａ）については下地層１１２ａが高比抵抗のＧａＮで形成されており、ワイドバンドギャップ層１１２ｂがＡｌ0.2Ｇａ0.8Ｎで形成されており、ゲート電極１０３がＰｔで形成されている場合の、図６（ｂ）については下地層１２ａが高比抵抗のＧａＮで形成されており、ワイドバンドギャップ層１２ｂがＡｌ0.2Ｇａ0.8Ｎで形成されており、第２半導体層３ａが多結晶Ｓｉで形成されてなり、ゲート電極３ｂがＡｌで形成されている場合の、それぞれ概算値である。
【００６８】
図６に示すように、ＨＥＭＴ構造を有する半導体素子２０についても、第２半導体層３ａが存在することによってワイドバンドギャップ層１２ｂのバンドがショットキー接触の場合よりも持ち上げられる。これにより、ショットキー接触の場合に比して大きな拡散電位が実現されることになる。すなわち、最大ゲート印加電圧の高い半導体素子２０を得ることができる。
【００６９】
また、半導体素子２０についても、第１の実施の形態に係る半導体素子と同様に、ノーマリーオフ型のものを得ることができる。ただし、半導体素子２０の場合は、ワイドバンドギャップ層１２ｂの厚みと２次元電子ガス領域８における２次元電子ガスの濃度をゲート部の構成に応じて適宜に調整することによってピンチオフ状態が実現されることになる。なお、２次元電子ガスの濃度は、ワイドバンドギャップ層１２ｂの組成や厚みに依存する。例えばワイドバンドギャップ層１２ｂがＡｌ1-xＧａxＮであった場合には、Ａｌ濃度が大きいほど２次元電子ガスの濃度が大きくなる。また、ワイドバンドギャップ層１２ｂの膜厚が大きいほど２次元電子ガスの濃度は大きくなる。つまりは、ワイドバンドギャップ層１２ｂの組成・膜厚を調整すればピンチオフ状態は実現される。
【００７０】
本実施の形態に係る半導体素子２０においては、ゲート部３の構成としてショットキー接触に代えてＰ−Ｎ接合を用いることにより、図６に示すように、ワイドバンドギャップ層１２ｂのバンドがショットキー接触の場合よりも持ち上げられた状態となる。よって、膜厚が同じであれば、ショットキー接触の場合よりも２次元電子ガス領域８における２次元電子ガスの濃度が実質的に引き下げられるという現象が起こる。このことは、ショットキー接触を用いたノーマリオフ型素子の場合に比して、ワイドバンドギャップ層１２ｂの厚みをより大きくした場合であっても、ピンチオフ状態を実現できることを意味している。また、ワイドバンドギャップ層１２ｂがＡｌ1-xＧａxＮであった場合には、Ａｌ濃度をより大きくした場合であっても、ピンチオフ状態を実現できることを意味している。言い換えれば、より導通抵抗の低い半導体層を第１半導体層として用いることができる。
【００７１】
すなわち、接合部７においてゲート部３と第１半導体層２との間でＰ−Ｎ接合を形成することで、ショットキー接触の場合に比して導通抵抗が低いノーマリオフ型素子を得ることが可能となる。これにより、ショットキー接触のものよりも、順方向ゲート電圧印加時のオン特性が優れた、より具体的に言えば出力電流の高い半導体素子が実現される。加えて、ゲート部の構成をＰ−Ｎ接合とすることにより、接合部の拡散電位を大きくすることができるので、最大ゲート印加電圧がＶ１からＶ２へと増大し、結果として半導体素子の最大出力電流を大きくすることが可能となる。
【００７２】
＜第１半導体層の詳細構造＞
第１半導体層１２を形成する下地層２ａとｎ型導電層２ｂはいずれも、均一組成層として存在する必要はなく、傾斜組成を有する態様であってもよい。あるいは、下地層２ａとｎ型導電層２ｂとの少なくとも一方が、組成の異なるIII族窒化物を用いて形成された複数の層が積層されてなる態様であってもよい。このような積層構造についても、ＭＯＣＶＤ法や分子線エピタキシャル成長法などの公知の成膜手法またはそれらの組合せを用いて容易に作製することができる。
【００７３】
例えば、ワイドバンドギャップ層１２ｂは、少なくとも接合部７の近傍部分がＡｌ1-xＧａxＮ（０≦ｘ≦１)なる組成のIII族窒化物を用いて数ｎｍ〜数十ｎｍ程度の厚みに構成されるのが好ましい。その場合、Ａｌ1-xＧａxＮ（０≦ｘ≦１)なる組成のIII族窒化物による組成の異なる複数の層（すなわちｘの値が互いに異なる複数の層）が積層されてなる態様であってもよい。係る場合、例えばＳｉをドープしてなるｎ型導電層を含んでいてもよい。また、２次元電子ガスを効果的に生成させるという点からは、下地層１２ａと隣接する部分をＡｌＮを用いて構成するのがより好ましい。
【００７４】
一方、下地層１２ａは、少なくともワイドバンドギャップ層１２ｂと隣接する部分においては、Ｇａ1-wＩｎwＮ（０≦ｗ≦１)なる組成式で表現されるIII族窒化物を用いて数百ｎｍ〜数μｍ程度の厚みに構成されることが好ましい。その場合、Ｇａ1-wＩｎwＮ（０≦ｗ≦１)なる組成のIII族窒化物による組成の異なる複数の層（すなわちｗの値が互いに異なる複数の層）が積層されてなる態様であってもよい。
【００７５】
２次元電子ガスを効果的に生成させるという点からは、下地層１２ａは、少なくともワイドバンドギャップ層１２ｂと隣接しない部分においては、ＧａＮを用いて構成されることが好ましい。ＧａＮはIII族窒化物の中でも特に結晶品質が良好であるので、その上に形成され導電を担う２次元電子ガス領域８における結晶性を良好なものとすることが可能となる。これにより、順方向ゲート電圧印加時の直列抵抗成分をより低減することができ、逆方向ゲート電圧印加時のゲートリーク電流をさらに低減させることができる。
【００７６】
さらには、下地層１２ａは、ワイドバンドギャップ層１２ｂと隣接する部分についても、ＧａＮを用いて構成されてなるのがより好ましい。これにより、順方向ゲート電圧印加時の直列抵抗成分のさらなる低減、逆方向ゲート電圧印加時のゲートリーク電流のさらなる低減が実現できる。
【００７７】
なお、第１半導体層１２において上述のような積層構造を構成するIII族窒化物は、ウルツ鉱型結晶構造を有するものであるのが望ましい。さらには、積層面がウルツ鉱型結晶の（０００１）面に相当することが望ましい。このような構成を有する場合、結晶内部に発生するピエゾ分極効果、自発分極効果に起因して、効果的に２次元電子ガスが生成されることになり、このことも、半導体素子２０の直列抵抗成分の低減に寄与するからである。
【００７８】
以上、説明したように、本実施の形態によれば、ＨＥＭＴ構造を有する場合であっても、ゲート部の構造をショットキー接触型に代えてＰ−Ｎ接合による接合ゲート型とすることで、逆方向ゲートリーク電流が十分に抑制された半導体素子を得ることができる。また、オン特性の優れたノーマリーオフ型の半導体素子を得ることができる。
【００７９】
＜変形例＞
ゲート部にＰ−Ｎ接合を有する接合ゲート型の半導体素子の構造は、上述の実施の形態のものには限定されない。図７は、接合ゲート型の半導体素子であってゲートリセス構造を有する、半導体素子３０の断面構造を説明するための図である。図７においては、半導体素子３０において上述の実施の形態に係る半導体素子の構成要素と実質的に同一の作用効果を奏する構成要素については、同一の符号を付してその説明を省略する。
【００８０】
半導体素子３０においては、基板１の上に第２の実施の形態と同様に形成された下地層１２ａの上に、ゲート部３の直下をエッチングしてなるワイドバンドギャップ層１２ｃを設けることで、ゲートリセス構造が実現されてなる。
【００８１】
係る半導体素子３０においては、ゲート部３の直下におけるワイドバンドギャップ層１２ｃの厚みｄ（エッチング後の残存膜厚）を適宜に定めることで、つまりは、エッチング深さを調整することで、ノーマリーオフ型のものを得ることもできる。
【実施例】
【００８２】
実施例および比較例として、種々の半導体素子を作製し、その特性を評価した。図８は、それぞれの半導体素子の特性を一覧にして示す図である。なお、図８における最大出力電流密度としては、ゲート電圧を許容最大値としたときに得られた値を記載している。
【００８３】
（実施例１）
実施例１として、第１の実施の形態に係る半導体素子であって、ノーマリーオン型のものを作製した。
【００８４】
半絶縁性ＳｉＣ基板、ならびに単結晶サファイア基板を用意した。これらの基板上に、ＭＯＣＶＤ法によって、バッファ層（ＳｉＣ基板の場合は膜厚２００ｎｍのＡｌＮからなる層、単結晶サファイア基板の場合には、膜厚３０ｎｍのＧａＮからなる層）を形成した。これにより、２種類の基板１を得たことになる。以下、半絶縁性ＳｉＣ基板を用いた基板１を単にＳｉＣ基板と称し、単結晶サファイア基板を用いた基板１を単にサファイア基板と称する。引き続き、ＭＯＣＶＤ法によって、これら２種類の基板１の上に下地層２ａとして比抵抗１×１０7Ωｃｍ以上のＧａＮ層を２μｍの厚みに形成し、さらに、ｎ型導電層２ｂとしてＳｉ濃度が２×１０17／ｃｍ3となるＧａＮ層を０．２μｍの厚みに形成した。このようにして得られた半導体基板のシート抵抗値は、ＳｉＣ基板の場合が約４０００Ω／ｓｑであり、サファイア基板の場合が約４５００Ω／ｓｑであった。
【００８５】
得られたそれぞれの半導体基板の主面上に、ソース電極４およびドレイン電極５の形成位置に、フォトリソグラフィと真空蒸着法を用いてＴｉ／Ａｌからなる金属層を形成し、次いで窒素雰囲気中で加熱処理することで、各々の金属層についてオーム性接触を得た。これにより、ソース電極５ならびにドレイン電極６が得られた。
【００８６】
続いて、ゲート部３の形成位置に、フォトリソグラフィと減圧ＣＶＤ法を用い、第２半導体層３ａ層として、正孔濃度が１×１０19／ｃｍ3以上となるように約２×１０20／ｃｍ3のボロンをドープした多結晶Ｓｉ層を、０．５μｍの厚みに形成した。
【００８７】
さらに該多結晶Ｓｉ層の上に、真空蒸着法を用いてＡｌ金属層を形成し、窒素と水素の混合雰囲気中にて４４０℃の加熱処理を施すことで、Ａｌ金属層について多結晶Ｓｉ層に対するオーム性接触を得た。これにより、ゲート電極３ｂが得られた。
【００８８】
最後に、各々の電極に対して図示しない配線取り出し用パッドを形成して、半導体素子１０としての接合ゲート型電界効果トランジスタを得た。得られた半導体素子１０について、ゲート電圧０Ｖにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。
【００８９】
なお、作製した接合ゲート型電界効果トランジスタのゲート長、ゲート幅は各々０．５μｍ、１００μｍである。
【００９０】
（比較例１）
比較例１として、ショットキー接触型のゲート構造を有する電界効果型トランジスタ素子であって、ノーマリーオン型のものを作製した。
【００９１】
具体的には、ゲート部の形成以外は実施例１のＳｉＣ基板の場合と同様に行い、ゲート部の形成に代えて、該ゲート部の形成位置に、フォトリソグラフィと真空蒸着法を用いて、Ｐｔ／Ａｕからなるゲート電極をショットキー接触により形成した。
【００９２】
本比較例において得られた半導体素子についても、ノーマリオン動作型のデバイスであることを確認した。
【００９３】
（実施例２）
実施例２として、第１の実施の形態に係る半導体素子であって、ノーマリーオフ型のものを作製した。
【００９４】
具体的には、実施例１のＳｉＣ基板の場合と同様の手順で、ｎ型導電層２ｂとしてのＧａＮ層の厚みを種々に違えた半導体素子を作製した。その結果、ＧａＮ層の厚みを６５ｎｍ以下としたものが、ゲート電圧０Ｖにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。ＧａＮ層の厚みが６５ｎｍの半導体基板のシート抵抗値は約６０００Ω／ｓｑであった。
【００９５】
（比較例２）
比較例２として、比較例１と同様の構成の電界効果型トランジスタ素子であってノーマリーオフ型のものを作製した。
【００９６】
具体的には、比較例１と同様の手順で、ｎ型導電層としてのＧａＮ層の厚みを種々に違えた半導体素子を作製した。その結果、ＧａＮ層の厚みを５０ｎｍ以下としたものが、ゲート電圧０Ｖにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。係る場合の半導体基板のシート抵抗値は約８５００Ω／ｓｑであった。
【００９７】
（実施例３）
実施例３として、第２の実施の形態に係る半導体素子であって、ノーマリーオン型のものを作製した。
【００９８】
基板１として実施例１と同様のＳｉＣ基板とサファイア基板とを用意し、それぞれの上に、ＭＯＣＶＤ法を用いて、膜厚２００ｎｍのＡｌＮからなるバッファ層、下地層１２ａとして比抵抗１×１０7Ωｃｍ以上のＧａＮ層を２μｍの厚みに形成し、さらに、ワイドバンドギャップ層１２ｂとしてＡｌ混晶比が０．２となるＡｌＧａＮ層を２５ｎｍの厚みに形成した。このようにして得られた半導体基板について、ホール効果測定を行ったところ、ＳｉＣ基板については、シート電子濃度が約１×１０13／ｃｍ2、電子移動度が約１４００ｃｍ2／Ｖｓ、シート抵抗が約４５０Ω／ｓｑであり、サファイア基板についてはシート電子濃度が約１×１０13／ｃｍ2、電子移動度が約１２５０ｃｍ2／Ｖｓ、シート抵抗が約５００Ω／ｓｑであった。
【００９９】
得られた半導体基板を用い、実施例１に示す工程と同様に、ソース電極、ドレイン電極、およびゲート部（第２半導体層およびゲート電極）を形成し、半導体素子２０を得た。得られた半導体素子２０について、ゲート電圧０Ｖにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。
【０１００】
（比較例３）
比較例３として、ショットキー接触型のゲート構造を有する高電子移動度トランジスタ素子であって、ノーマリーオン型のものを作製した。
【０１０１】
ゲート部の形成以外は実施例３のＳｉＣ基板の場合と同様に行い、ゲート部の形成に代えて、該ゲート部の形成位置に、フォトリソグラフィと真空蒸着法を用いて、Ｐｔ／Ａｕからなるゲート電極をショットキー接触により形成した。
【０１０２】
本比較例において得られた半導体素子についても、ノーマリオン動作型のデバイスであることを確認した。
【０１０３】
（実施例４）
実施例４として、第２の実施の形態に係る半導体素子であって、ノーマリーオフ型のものを作製した。
【０１０４】
具体的には、実施例３のＳｉＣ基板の場合と同様の手順で、ワイドバンドギャップ層１２ｂとしてのＡｌＧａＮ層の厚みを種々に違えた半導体素子を作製した。その結果、ＡｌＧａＮ層の厚みを１８ｎｍ以下としたものが、ゲート電圧０Ｖにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。
【０１０５】
ＡｌＧａＮ層の厚みが１８ｎｍの半導体基板について行った、ホール効果測定においては、シート電子濃度が約０．９×１０13／ｃｍ2、電子移動度が約１４００ｃｍ2／Ｖｓ、シート抵抗が約５００Ω／ｓｑという結果が得られた。
【０１０６】
（比較例４）
比較例４として、比較例３と同様の構成の高電子移動度トランジスタ素子であってノーマリーオフ型のものを作製した。
【０１０７】
具体的には、比較例３と同様の手順で、ワイドバンドギャップ層としてのＡｌＧａＮ層の厚みを種々に違えた半導体素子を作製した。その結果、ＡｌＧａＮ層の厚みを８ｎｍ以下としたものが、ゲート電圧０Ｖにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。
【０１０８】
ＡｌＧａＮ層の厚みが１８ｎｍの半導体基板について行った、ホール効果測定においては、シート電子濃度が約０．７×１０13／ｃｍ2、電子移動度が約１０００ｃｍ2／Ｖｓ、シート抵抗が約９００Ω／ｓｑという結果が得られた。
【０１０９】
（実施例１〜実施例４と比較例１〜比較例４との対比）
表１に示すように、接合ゲート型構造を有する実施例１〜実施例４の半導体素子においては、ショットキー接触型構造を有する比較例１〜比較例４の半導体素子に比べ逆方向ゲートリーク電流が著しく低いことが確認された。これは、電子濃度が小さいｐ型半導体層を用いた接合ゲート型構造を有することで、逆方向ゲート電圧印加時の電子の流入が抑制されたことによると解される。
【０１１０】
また、基板を違えてノーマリーオン型の半導体素子を作製した実施例１においては、出力電流特性についてはＳｉＣ基板を用いた場合の方が優れていることが確認された。同様の結果は、実施例３においても確認された。このことは、ＳｉＣ基板を用いることによりシート抵抗のより低い半導体層が得られたことによるもと解される。一方、逆方向ゲートリーク電流については有意差が見られていないことから、本発明は基板材質に関わらず有効であるということが明らかである。
【０１１１】
また、いずれもノーマリーオン型の半導体素子を作製した実施例１および実施例３と、比較例１および比較例３とを対比すると、最大ゲート印加電圧およびしきい値電圧について、前者の方が大きいことが確認された。
【０１１２】
さらに、いずれもノーマリーオフ型の半導体素子を作製した実施例２および実施例４と、比較例２および比較例４とを対比すると、前者の方が最大ゲート印加電圧および最大出力電流密度が大きいことが確認された。これは、ｐ型半導体層を用いることでゲート接合部の拡散電位が大きくなった結果、シート抵抗値のより低い半導体基板を用いてノーマリーオフ状態が実現できるようになったことの表れである。
【０１１３】
（実施例５）
実施例５として、第２の実施の形態に係る半導体素子において、ワイドバンドギャップ層を２層構造としたものであって、ノーマリーオン型のものを作製した。
【０１１４】
具体的には、ワイドバンドギャップ層の形成以外は、実施例３と同様に行った。ワイドバンドギャップ層は、ＭＯＣＶＤ法を用いて、ＡｌＮ層を１ｎｍの厚みに形成した上で、Ａｌ混晶比が０．２となるＡｌＧａＮ層を２５ｎｍの厚みに形成することによって得た。
【０１１５】
このようにして得られた半導体基板について、ホール効果測定を行ったところ、シート電子濃度が約１×１０13／ｃｍ2、電子移動度が約２０００ｃｍ2／Ｖｓ、シート抵抗が約３００Ω／ｓｑであった。
【０１１６】
得られた半導体素子について、ゲート電圧０Ｖにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。
【０１１７】
（実施例６）
実施例６として、第２の実施の形態に係る半導体素子において、下地層を２層構造としたものであって、ノーマリーオン型のものを作製した。
【０１１８】
具体的には、下地層の形成以外は、実施例３と同様に行った。
【０１１９】
下地層は、ＭＯＣＶＤ法を用いて、比抵抗１×１０7Ωｃｍ以上のＧａＮ層を２μｍの厚みに形成した上で、Ｉｎ混晶比が０．１となるＩｎＧａＮ層を５ｎｍの厚みに形成することによって得た。
【０１２０】
このようにして得られた半導体基板についてホール効果測定を行ったところ、シート電子濃度が約１．５×１０13／ｃｍ2、電子移動度が約１０００ｃｍ2／Ｖｓ、シート抵抗が約４００Ω／ｓｑという値を得た。
【０１２１】
得られた半導体素子について、ゲート電圧０Ｖにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。
【０１２２】
（実施例７）
実施例７として、変形例に係る半導体素子であって、ノーマリーオフ型のものを作製した。
【０１２３】
具体的には、ソース電極、ドレイン電極の形成までは実施例３と同様の手順で行った。
【０１２４】
続いて、フォトリソグラフィと反応性イオンエッチング法を用いて、ゲート部３の形成予定位置より上方の領域について、ＡｌＧａＮ層の残存膜厚ｄが１８ｎｍ以下となるようエッチング加工した。
【０１２５】
その後、エッチングされた領域に、実施例１と同様に、第２半導体層３ａとしての多結晶Ｓｉ層と、ゲート電極としてのＡｌ金属層とからなるゲート部を形成した。
【０１２６】
得られた半導体素子について、ゲート電圧０Ｖにおいて主電流が流れない、すなわちノーマリオフ動作型のデバイスとなることを確認した。
【０１２７】
（実施例３と実施例５、実施例６との対比）
実施例５および実施例６において作製した半導体素子はいずれも、実施例３に係る高電子移動度トランジスタ構造を有するノーマリーオン型の半導体素子の構造をベースに、層構成を違えたものである。いずれの半導体素子においても、実施例３に係る半導体素子よりも高い最大出力電流密度が得られることが確認された。これは、ワイドバンドギャップ層および下地層を複数層化することで、実施例３に示す半導体素子に比べシート抵抗を低くすることができることを意味している。
【０１２８】
（実施例４と実施例７との対比）
実施例７において作製した半導体素子は、ゲート部直下のＡｌＧａＮ層のみ薄くすることで、実施例４に係る高電子移動度トランジスタ構造を有する半導体素子と同様のノーマリーオフ状態を実現したものである。実施例７の方が実施例４よりも良好な出力電流特性が得られている。これは、実施例７の場合、実施例４と違って、層形成時にＡｌＧａＮ層を薄く形成せずとも、ノーマリオフ状態を実現することができ、ゲート部直下以外の部分におけるＡｌＧａＮ層の厚みは層形成時のままであるので、ゲート部直下以外のＡｌＧａＮ層においては低いシート抵抗が維持されていることによると解される。
【図面の簡単な説明】
【０１２９】
【図１】第１の実施の形態に係る半導体素子１０の断面構造を説明するための図である。
【図２】半導体素子１０のバンド構造を説明するための図である。
【図３】ノーマリーオン型の半導体素子についてのゲート印加電圧に対する出力電流の変化の概念図である。
【図４】ノーマリーオフ型の半導体素子についてのゲート印加電圧に対する出力電流の変化の概念図である。
【図５】第２の実施の形態に係る半導体素子２０の断面構造を説明するための図である。
【図６】半導体素子２０のバンド構造を説明するための図である。
【図７】変形例に係る半導体素子３０の断面構造を説明するための図である。
【図８】実施例および比較例において得られた半導体素子の特性を一覧にして示す図である。
【符号の説明】
【０１３０】
１  基板
２  第１半導体層
２ａ、１２ａ  下地層
２ｂ  ｎ型導電層
３  ゲート部
３ａ  第２半導体層
３ｂ  ゲート電極
４  ソース電極
５  ドレイン電極
６  絶縁保護層
７  接合部
８  ２次元電子ガス領域
１０、２０、３０  半導体素子
１２  半導体層
１２ａ  下地層
１２ｂ、１２ｃ  ワイドバンドギャップ層
【図１】
0005415668.tif 000002
【図２】
0005415668.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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