(57)【特許請求の範囲】
【請求項１】
入力された電圧を電流に変換して出力する電圧電流変換器であって、
前記入力された電圧を複数の経路に分岐する開閉素子と、
前記開閉素子から入力された電圧を標本化して保持する機能を持つ１つ以上の標本化保持部と、
前記標本化保持部によって標本化して保持されている電圧に対応する電流を出力する１つ以上の個別電圧電流変換部と、
前記標本化保持部が各々異なるタイミングで入力電圧を標本化して保持するように前記開閉素子の開閉を制御する制御部と
を有し、
前記個別電圧電流変換部の出力電流の一部または全てを加算して出力することによって、前記電圧電流変換器の変換利得の周波数特性が有限インパルス応答または無限インパルス応答フィルタ特性となることを特徴とする電圧電流変換器。
【請求項２】
前記標本化保持部は、容量を含み、前記容量は、配線または前記開閉素子の対地容量、または後段の個別電圧電流変換部の入力容量であることを特徴とする請求項１記載の電圧電流変換器。
【請求項３】
前記標本化保持部は、各々が等しい時間間隔で入力電圧を標本化して保持し、
前記個別電圧電流変換部の変換利得は、全て等しい変換利得を有し、前記個別電圧電流変換部の出力電流の一部または全てを加算して出力することによって、本電圧電流変換器の変換利得の周波数特性が、移動平均フィルタ特性を有することを特徴とする請求項１記載の電圧電流変換器。
【請求項４】
前記電圧電流変換器は、前記個別電圧電流変換部の出力端子から流れる電流を間欠的に取り出して出力するための電流取出部をさらに有し、実効的な電圧電流変換利得が、電流取出部の間欠動作比率によって制御されることを特徴とする請求項１記載の電圧電流変換器。
【請求項５】
請求項１から４のいずれか１項に記載の電圧電流変換器を１つ以上用いて構成したことを特徴とする微分回路。
【請求項６】
前記電圧電流変換器の出力端子には、容量素子が接続されることを特徴とする請求項５記載の微分回路。
【請求項７】
請求項１から４のいずれか１項に記載の電圧電流変換器を１つ以上用いて構成したことを特徴とする積分回路。
【請求項８】
前記電圧電流変換器の出力端子には、容量素子が接続されることを特徴とする請求項７記載の積分回路。
【請求項９】
請求項１から４のいずれか１項に記載の電圧電流変換器を１つ以上用いて構成したことを特徴とするフィルタ回路。
【請求項１０】
請求項９記載のフィルタ回路において、前記電圧電流変換器の出力端子には、容量素子が接続されることを特徴とするフィルタ回路。
【請求項１１】
入力された電圧を複数の経路に分岐し、
前記入力された電圧を各々異なるタイミングで標本化して保持し、
前記保持された電圧に対応する電流を出力する際に前記電流の一部または全てを加算して出力して、電圧電流変換利得の周波数特性を有限インパルス応答または無限インパルス応答フィルタ特性とすることを特徴とする電圧電流変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変換利得に有限インパルス応答フィルタ特性を有する電圧電流変換技術に関するものである。
【背景技術】
【０００２】
近年、あらゆるものに無線機能が搭載されつつあり、複数の無線通信規格に1台で対応可能なマルチモード対応送受信機への要求が増している。【０００３】
マルチモード対応受信機の構成例を図１に示す。低雑音増幅器（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ：ＬＮＡ）はアンテナで受信した高周波受信信号を増幅する。ミキサ回路は、高周波受信信号と同一の周波数の局部発振器出力と、ＬＮＡによって増幅された高周波受信信号の積算を行うことにより、高周波信号をダウンコンバートする。可変利得増幅器（Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ：ＶＧＡ）は、信号レベルの調整を行う。フィルタは、所望信号帯域外の妨害波を十分減衰させる。アナログ・ディジタル変換器（Ａｎａｌｏｇ  Ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）は、フィルタを通過したアナログ信号をディジタル信号に変換し、ディジタル処理回路では復調などの様々な信号処理を行う。【０００４】
マルチモード対応送受信機に内蔵されるフィルタには、通信規格に応じて通過帯域幅や次数などのフィルタ特性が広範囲で可変であることが要求される。【０００５】
そこで、スイッチトキャパシタフィルタに代表される離散時間処理フィルタが、マルチモード対応の可変フィルタとして注目されている。離散時間処理フィルタの帯域幅は、標本化周波数に比例するため、標本化周波数を制御することで、容易に帯域幅が広範囲で可変となる。【０００６】
図２に示す関連技術１では、電圧電流変換器の出力電流を標本化して容量に積分することで、離散時間処理フィルタの一形態である有限インパルス応答（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：ＦＩＲ）フィルタ特性や、無限インパルス応答（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：ＩＩＲ）フィルタ特性を得ている（非特許文献１）。【０００７】
また、図３に示す関連技術２では、所望信号に近接する妨害波を除去するために、急峻な遮断特性を得るべく、高次のフィルタを構成している（非特許文献２）。【０００８】
なお、複数の各チャンネルから入力されるアナログ電圧源の電圧を、チャンネルを切り換えて連続して且つ繰り返しサンプリングコンデンサを有する逐次比較型のサンプルホールド回路によりサンプリングしてデジタル値に変換する場合、注目するチャンネルに接続されているアナログ電圧源の電圧をサンプリングする際、当初、注目するチャンネルに接続されているアナログ電圧源の電圧をデジタル値に変換した前回の変換結果に対応するアナログ電圧によりサンプリングコンデンサを充電し、その後、当該注目するチャンネルに接続されているアナログ電圧源の電圧により同サンプリングコンデンサを充電して、アナログ電圧源からＡ／Ｄコンバータ側に流れ込む電流を低減することで、アナログ電圧源の出力インピーダンスによる電圧降下を最小限とする技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１７６３５８号公報
【非特許文献１】IEEE JSSC Vol.39. No.12, pp.2278-2291, Dec, 2004.
【非特許文献２】IEEE JSSC Vol.35. No.2, pp.212-220, Feb, 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の関連技術では、フィルタに、急峻な遮断特性を得るために高次フィルタを構成すると、使用する容量素子の数が増え、面積が大きくなるという課題がある。【００１０】
本発明は、上記の課題を解決するためになされたものであり、急峻な遮断特性を有する可変フィルタを小面積で実現することができる電圧電流変換器、それを用いた、微分回路、積分回路およびフィルタ回路並びに電圧電流変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる目的を達成するために、本発明は、以下の特徴を有することとする。【００１２】
本発明の電圧電流変換器は、入力された電圧を電流に変換して出力する電圧電流変換器であって、入力された電圧を標本化して保持する機能を持つ１つ以上の標本化保持部と、前記標本化保持部が保持した電圧に対応する電流を出力する１つ以上の個別電圧電流変換部と、前記標本化保持部が入力電圧を標本化して保持するタイミングを制御する制御ユニットと、を有し、各々の個別電圧電流変換部の出力電流の一部または全てを加算した電流を出力することを特徴とする。【００１３】
また、本発明の微分回路は、前記電圧電流変換器を１つ以上有することを特徴とする。また、本発明の積分回路は、前記電圧電流変換器を１つ以上有することを特徴とする。また、本発明のフィルタ回路は、前記電圧電流変換器を１つ以上有することを特徴とする。【００１４】
また、本発明の電圧電流変換方法は、入力された電圧を標本化して保持するステップと、標本化して保持された電圧に対応する電流を出力する際に出力電流の一部または全てを加算して出力して、変換利得の周波数特性を有限インパルス応答または無限インパルス応答フィルタ特性とするステップとを有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、小面積で急峻な遮断特性をもつ可変フィルタを実現できる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図４は本発明の第１の実施の形態の電圧電流変換器の構成を示す図である。【００１７】
本電圧電流変換器は、入力端子１１と、出力端子１２と、２以上の整数「Ｎ」個の個別電圧電流変換部１３1〜１３N（変換利得はそれぞれＧｍ01〜Ｇｍ0N）と、電圧電流変換器入力端子１１と前記個別電圧電流変換部の各々の入力端子との間に直列に接続されるＮ個の開閉素子１４1〜１４Nと、個別電圧電流変換部１３1〜１３N入力端子と固定電位間に接続されるＮ個の容量１５1〜１５Nと、開閉素子１４1〜１４Nの開閉を制御する制御ユニット１６と、で構成される。本個別電圧電流変換部１３1〜１３Nの出力端子は、全て電圧電流変換器出力端子１２に接続される。開閉素子１４1〜１４N、容量１５1〜１５Nは、標本化保持部の一例である。【００１８】
開閉素子１４1〜１４Nは、いずれも、制御クロック信号が１のときに閉（オン）状態、０のときに開（オフ）状態となる。【００１９】
制御ユニット１６は、図５に示すＮ相の制御クロック信号ＣＬＫＢ１〜ＣＬＫＢＮを生成し、それぞれ開閉素子１４1〜１４Nの開閉を制御する。ＣＬＫＢ１〜ＣＬＫＢＮは、それぞれ同時には１とならず、また、立ち上がり、立ち下がりのタイミングがずれたクロック信号である。ＣＬＫＢ１〜ＣＬＫＢＮを得る方法として、内部で生成する方法や、外部から供給される複数のクロック信号から選択する方法がある。【００２０】
以下に、本電圧電流変換器の動作を説明する。まず、ＣＬＫＢ１が１となると、開閉素子１４1が閉状態となり、容量１５1には入力電圧Ｖｉｎに比例する電荷が蓄積される。ＣＬＫＢ１がオフとなってからも、容量１５1には開閉素子１４1が開状態となった瞬間の電荷を保持されているため、個別電圧電流変換部１３1の入力端子の電圧はＶｉｎのまま一定である。したがって、次にＣＬＫＢ１が１となるまでの間、個別電圧電流変換部１３1が出力する電流はＧｍ01・Ｖｉｎ／Ｎまま一定である。個別電圧電流変換部１３２〜１３N、開閉素子１４２〜１４N、容量１５２〜１５Nも、各々異なるタイミングで同様の動作をする。【００２１】
したがって、本電圧電流変換器は、標本化周期Ｔsample＝１／（Ｎ・ｆＣＬＫ）に１回の標本化を行っている。例えば、ＣＬＫＢ１が１のときには、個別電圧電流変換部１３2は時間間隔Ｔsampleだけ前の入力電圧に対応する電流を保持しており、個別電圧電流変換部１３Nは時間間隔（Ｎ−１）Ｔsampleだけ前の入力電圧に対応する電流を保持している。個別電圧電流変換部１３1〜１３Nの出力電流は、各々の出力端子を、全て接続することによって加算され、電圧電流変換器出力端子１２から出力される。このとき、本電圧電流変換器の変換利得ＧｍFIRは、以下の式（１）で表される。【００２２】
【数１】
0005515743.tif 000002
【００２３】
ここで、ｚ-1＝ｅｘｐ（−ｊ２πｆＴsample）であり、１標本分の遅延を表す。また、Ｇｍ01＝Ｇｍ02＝…Ｇｍ0N＝Ｇｍ0／４とした。式（１）は、本電圧電流変換器の変換利得の周波数特性が、ＦＩＲフィルタの一形態である移動平均フィルタとなることを意味している。【００２４】
Ｎ＝４、ｆＣＬＫ＝２５０ＭＨｚの場合の移動平均フィルタ周波数特性を図６に示す。N次移動平均フィルタは、Ｎ・ｆＣＬＫ以下の帯域に（Ｎ−１）個の零点を有しており、零点周波数はｋ・ｆＣＬＫ（ｋは任意の整数）で表される。また、Ｎ・ｆＣＬＫ近傍は通過域となる。したがって、Ｎ・ｆＣＬＫ近傍の雑音を減衰させるための簡易なフィルタ（ＲＣフィルタなど）と合わせて、多数の零点を利用した効率的なフィルタリングを行う。なお、ここでは個別電圧電流変換部１３1〜１３Nの変換利得をＧｍ0／Ｎとしたが、必ずしも全て同一である必要はない。また、正負が混在していてもよい。【００２５】
図４のＮ＝４の場合の回路例を図７に示す。個別電圧電流変換部１３１〜１３４はＣＭＯＳインバータ、開閉素子１４１〜１４４はＣＭＯＳ伝送ゲートで実現できる。また、容量１５１〜１５４は、個別電圧電流変換部および開閉素子に寄生する容量で代替できるため、明示的に容量素子を追加する必要はない。その結果、本電圧電流変換器は能動素子のみで構成され、スイッチトキャパシタを利用したＦＩＲフィルタに比べて小面積となる。【００２６】
ＣＬＫＢ１〜ＣＬＫＢＮのオン時間は、開閉素子１４1〜１４Nのオン抵抗と、容量１５1〜１５Nの容量値で決まる時定数の７倍程度がよい。これよりも短いと容量１５１〜１５Nへの充電が不十分となり、波形が劣化する。一方、これよりも長いと出力電流波形に含まれる連続時間信号の割合が増し、零点において十分な減衰特性が得られなくなる。なお、あらかじめ入力信号が標本化された離散時間信号である場合は、時定数の７倍以上でもよい。【００２７】
ＣＭＯＳプロセスとして、９０ｎｍ  ＣＭＯＳプロセスを用いれば、オン時間が数１００ｐｓ程度、周波数が数１００ＭＨｚ程度のＣＬＫＢ１〜ＣＬＫＢＮを、フィルタ回路にと比較して小さな消費電力で生成することができる。このときのオン抵抗、容量値はそれぞれ数１００Ｏｈｍ程度、数１００ｆＦ程度で十分であり、単純なＣＭＯＳインバータや伝送ゲートで容易に構成できる。【００２８】
一方、Ｎ・ｆＣＬＫ近傍の雑音を比較的緩慢なＲＣフィルタで十分減衰させるためには、Ｎ・ｆＣＬＫは、信号帯域幅に対して１００倍程度高い周波数である必要がある。【００２９】
以上のことから、９０ｎｍ  ＣＭＯＳプロセスの場合、信号帯域幅は数１０ＭＨｚ以下、ｆＣＬＫは数１００ＭＨｚ以下、Ｎは３以上がよい。Ｎ＝２では、ＦＩＲフィルタの周期的な零点を利用できるというメリットが小さいためである。通常、ｆＣＬＫは後段のＡＤＣなどの標本化周波数の整数倍とするのがよい。それは、ＦＩＲフィルタが有する零点によって、ＡＤＣでの標本化の際に信号帯域内に折り返される雑音を十分減衰させることができるからである。なお、ＣＭＯＳ微細化が進めば、より周波数の高いＣＬＫＢ１〜ＣＬＫＢＮを同じ精度・消費電流で生成できるようになるため、より広い帯域幅の信号に対しても本実施の形態が利用できるようになる。【００３０】
ここで、制御ユニット１６の構成の一例を図８に示す。３２位相クロック発振器と、ナローパルス発生器と、パルスデシメターと、マトリックススイッチとを備える。【００３１】
本実施の形態の電圧電流変換器においては、標本化保持部が、各々異なるタイミングで入力電圧を標本化して保持し、各々の個別電圧電流変換部が、それに対応する電流を出力している。本電圧電流変換器の変換利得の周波数特性は、個別電圧電流変換部の出力電流の一部また全てを加算して出力することにより、ＦＩＲフィルタ特性を持つ。標本化保持部は、配線や開閉素子の対地容量や個別電圧電流変換部の入力容量を利用することで、能動素子のみで構成できる。また、個別電圧電流変換部も能動素子のみで構成可能である。制御ユニットは、論理回路のみで構成できるため、面積は十分小さい。したがって、本電圧電流変換器を用いたフィルタ回路は、必ずしも容量を必要しないため、急峻な遮断特性を得るために高次にしても小面積である。また、本フィルタの帯域幅は、標本化周波数に比例するため、標本化周波数を制御することで容易に可変となる。以上により、小面積で急峻な遮断特性をもつ可変フィルタを実現できるという効果が得られる。【００３２】
［発明の他の実施の形態］
図９は本発明の第２の実施の形態の電圧電流変換器の構成を示す図である。本実施の形態の電圧電流変換器は、第１の実施形態と比較して、個別電圧電流変換部１３１１、１３１２、１３２１、１３２２と、各々の個別電圧電流変換部の出力端子と端子１７の間に直列に接続された開閉素子１８１１、１８１２、１８２１、１８２２を有する点を特徴とする。さらに、１３１１、１３２１の電圧電流変換利得はＧｍ0であり、１３１２、１３２２の電圧電流変換利得は−Ｇｍ0である。【００３３】
制御ユニット１６は、図５のＣＬＫＢ１、ＣＬＫＢ２に加えて、図１０に示した２相のクロック信号ＣＬＫＣ１、ＣＬＫＣ２を生成し、開閉素子１８１１、１８１２、１８２１、１８２２の開閉を制御する。ＣＬＫＣ１、ＣＬＫＣ２は、それぞれ同時には１とならず、それぞれＣＬＫＢ１〜ＣＬＫＢ２と同じタイミングで立ち上がるクロック信号である。ＣＬＫＣ１〜ＣＬＫＣ２を得る方法として、内部で生成する方法や、外部から供給される複数のクロック信号から選択する方法がある。【００３４】
本実施の形態の電圧電流変換器では、入力信号Ｖｉｎに対しては、変換利得Ｇｍ0の個別電圧電流変換部（１３１１または１３２１）の出力端子が、１標本分前の入力信号ｚ-1Ｖｉｎに対しては、変換利得−Ｇｍ0の個別電圧電流変換部（１３１２または１３２２）の出力端子が、本電圧電流変換器出力端子１２に接続されるよう制御されている。例えば、図９では、ＣＬＫＣ１が１のとき、個別電流変換部１３１１、１３１２の入力電圧は、Ｖｉｎであり、１３２１、１３２２の入力電圧はｚ-1Ｖｉｎである。このとき、変換利得がＧｍ0である１３１１、変換利得が−Ｇｍ0である１３２２の出力端子が、本電圧電流変換器出力端子１２に接続される。したがって、１３１１の出力電流Ｇｍ0Ｖｉｎ、１３２２の出力電流−ｚ-1Ｇｍ0Ｖｉｎの和が本実施形態の電圧電流変換器の出力電流となる。一方、ＣＬＫＣ２が１のときは、個別電流変換部１３２１、１３１２の出力端子が本電圧電流変換器出力端子１２に接続される。これにより、本実施の形態の電圧電流変換器の変換利得ＧｍFIR10は、式（２）に示すとおり、離散時間信号処理における微分を表す（１−ｚ-1）を含む式となる。【００３５】
【数２】
0005515743.tif 000003
【００３６】
図１１は本発明の第３の実施の形態の電圧電流変換器の構成を示す図である。本実施の形態の電圧電流変換器は、第１の実施の形態と比較して、個別電圧電流変換部１３１１〜１３１Ｎ、１３２１〜１３２Ｎ、…１３Ｎ１〜１３NNと、各々の個別電圧電流変換部の出力端子と端子１７の間に直列に接続された開閉素子１８１１〜１８１Ｎ、１８２１〜１８２Ｎ、…１８Ｎ１〜１８NNを有する点を特徴とする。ただし、１３１１、１３２１…、１３Ｎ１の変換利得はＧｍ1であり、１３１２、１３２２…、１３Ｎ２の変換利得はＧｍ2であり、１３１Ｎ、１３２Ｎ…、１３NNの変換利得はＧｍNである。なお、図１１では、図が煩雑になるのを防ぐため、Ｎ＝４としている。【００３７】
制御ユニット１６は、図５のＣＬＫＢ１〜ＣＬＫＢＮに加えて、図１２に示すＮ相の制御クロック信号ＣＬＫＣ１〜ＣＬＫＣＮを生成し、開閉素子１８１１〜１８１Ｎ、１８２１〜１８２N、…１８N1〜１８NNの開閉を制御する。ＣＬＫＣ１〜ＣＬＫＣＮは、それぞれ同時には１とならず、それぞれＣＬＫＢ１〜ＣＬＫＢＮと同じタイミングで立ち上がるクロック信号である。ＣＬＫＣ１〜ＣＬＫＣＮを得る方法として、内部で生成する方法や、外部から供給される複数のクロック信号から選択する方法がある。【００３８】
本実施の形態の電圧電流変換器では、ｍ標本分（ｍは０からＮまでの任意の整数）前の入力信号ｚ-mVinに対して、変換利得Gmm+1の個別電圧電流変換部の出力端子が本電圧電流変換器出力端子１２に接続されるよう制御されている。例えば、図１１では、ＣＬＫＣ１が１のとき、個別電流変換部１３１１〜１３１４、１３２１〜１３２４、１３３１〜１３３４、１３４１〜１３４４の入力電圧は、それぞれVin、ｚ-1Vin、ｚ-2Vin、ｚ-3Vinとなっている。このとき、変換利得がGm1である１３11、変換利得がGm2である１３22、変換利得がGm3である１３33、変換利得がGm4である１３44の出力端子が、本電圧電流変換器出力端子１２に接続される。したがって、１３11の出力電流Ｇｍ1Ｖｉｎ、１３22の出力電流ｚ-1Ｇｍ2Ｖｉｎ、１３33の出力電流ｚ-2Ｇｍ3Ｖｉｎ、１３44の出力電流ｚ-3Ｇｍ4Ｖｉｎの総和が本電圧電流変換器の出力電流となる。一方、ＣＬＫＣ２が１のときは、個別電流変換部１３２１、１３３２、１３４３、１３１４の出力端子が本電圧電流変換器出力端子１２に接続されるため、各々の個別電圧電流変換部出力電流におけるｚ-mの係数は変わらない。これにより、本実施の形態の電圧電流変換器の変換利得ＧｍFIR2は、式（３）に示す一般的なＦＩＲフィルタの伝達関数となる。【００３９】
【数３】
0005515743.tif 000004
【００４０】
本実施の形態の電圧電流変換器は、係数の選択によってｆＣＬＫの整数倍の位置以外にも、零点を配置することができる。なお、各個別電圧電流変換部の変換利得Ｇｍ1〜ＧｍNの符号は、正負が混在していてもよい。個別電圧電流変換部１３１１〜１３１N、１３２１〜１３２N、…１３N１〜１３NNは、必ずしも全てが常時動作している必要はない。例えば、個別電圧電流変換部１３１１は、ＣＬＫ１がオンの間のみ動作していればよい。また、必ずしもＮ×Ｎ個の個別電圧電流変換部を並置する必要はない。例えば、個別電圧電流変換部１３１１と１３１２に着目した場合、Ｇｍ1＝Ｇｍ2であれば、一つの個別電圧電流変換部にマージすることができる。あるいは、Ｇｍ1≠Ｇｍ2の場合でも、小さいほうの変換利得を持つ個別電圧電流変換部と、その差分の変換利得を持つ個別電圧電流変換部を組み合わせて構成することもできる。【００４１】
図１３は本発明の第４の実施の形態の電圧電流変換器の構成を示す図である。本実施の形態の電圧電流変換器は、第１の実施の形態の電圧電流変換器（変換利得ＧｍFIR3）出力端子１７と、本実施の形態の電圧電流変換器出力端子１２の間に接続される開閉素子１９１と、端子１７と固定電位間に接続される開閉素子１９２と、開閉素子１９１と開閉素子１９２の開閉を制御する利得制御ユニット２０を追加した点を特徴とする。なお、開閉素子１９１、開閉素子１９２、利得制御ユニット２０は、電流取出部の一例である。また、第１の実施の形態の代わりに、第３の実施の形態を用いてもよい。【００４２】
利得制御ユニット２０は、図１４に示す利得制御クロック信号ＣＬＫＡとその反転信号ＣＬＫＡ＿ＩＮＶを生成し、それぞれ開閉素子１９１と開閉素子１９２の開閉を制御する。ＣＬＫＡを、一定周期で０と１を繰り返す矩形波であり、開閉素子１９１の開閉率はＣＬＫＡのオン時間比率となる。利得制御ユニット２０においては、所望のオン時間比率を持つＣＬＫＡを得る方法として、内部で生成する方法や、外部から供給される複数のクロック信号から選択する方法がある。【００４３】
本実施の形態の電圧電流変換器の動作原理を図１３および図１４を用いて説明する。入力端子１１に入力された電圧Ｖｉｎは、第１の実施の形態と同様の動作によって、端子１７を流れる電流ＧｍFIR3・Ｖｉｎに変換される。開閉素子１９1が閉状態にあるとき、端子１７を流れる電流は、そのまま出力端子１２から出力され、本実施の形態の電圧電流変換器出力電流となる。一方、開閉素子１９1が開状態になると、端子１７と出力端子１２は切り離され、端子１７を流れる電流は開閉素子１９2を通して固定電位に流される。このときの本実施の形態の電圧電流変換器出力電流は０となる。【００４４】
以上の動作において、本実施の形態の変換器出力電流を時間平均したときの実効的な電圧電流変換利得Ｇｍeffは、以下の式（４）で表される。【００４５】
【数４】
0005515743.tif 000005
【００４６】
ここで、式（３）において、ＴCLKAはＣＬＫＡの周期、ＴONAはＣＬＫＡのオン時間である。式（３）は、本実施の形態の電圧電流変換器の実効的な変換利得Ｇｍeffが、ＣＬＫＡのオン時間比率（ＴONAとＴCLKAの比）、すなわち開閉素子１９1の開閉率で決まることを意味している。ここで、開閉率は、微細ＣＭＯＳプロセスを用いることによって高い精度で制御可能であり、また、低電圧下でも性能劣化を招くことなく広範囲で可変である。また、開閉素子１９1、開閉素子１９2、利得制御ユニット２０は微細ＣＭＯＳで構成可能であるため、面積の増大はほとんどない。したがって、低電圧下でも面積増大を伴わずに変換利得が広範囲で可変となる。【００４７】
本実施の形態の電流取出部は、周波数ｆＣＬＫＡ＝１／ＴＣＬＫＡで標本化処理を行っている。そのため、電流取出部における標本化を行う前に、ｆＣＬＫＡ以上の周波数の妨害波をあらかじめ減衰させておく必要がある。このとき、ｆＣＬＫＡを、電圧電流変換器が有しているＦＩＲフィルタの零点と一致させることで、効率的に妨害波を除去できる。例えば、図１４では、ｆＣＬＫＡ＝ｆＣＬＫとしている。【００４８】
図１５は本発明の第５の実施の形態のフィルタ回路の構成を示す図である。本実施の形態は、図４または図９または図１１または図１３の電圧電流変換器２１１と２１２で構成される。このフィルタ回路の伝達関数を式（５）に示す。【００４９】
【数５】
0005515743.tif 000006
【００５０】
ただし、式（５）中のＧｍFIR4、ＧｍFIR5は、それぞれ電圧電流変換器２１１、２１２の変換利得であり、Ｇｍ41〜Ｇｍ4N、Gｍ51〜Ｇｍ5Nは、電圧電流変換器２１１、２１２を構成する個別電圧電流変換部の変換利得である。式（５）は一般的なＩＩＲフィルタの伝達関数であり、本フィルタの帯域幅は標本化周波数に比例するため、非常に広い範囲で帯域幅が可変である。また、容量素子を使用していないため小面積であるため、並置する個別電圧電流変換部の個数を増やすことでフィルタ次数を上げ、急峻な遮断特性を持つフィルタ回路を小面積で構成できる。
特に、ＧｍFIR5を、図９に示した電圧電流変換器で構成した場合の伝達関数を式（６）に示す。【００５１】
【数６】
0005515743.tif 000007
【００５２】
ただし、Ｇｍ52＝−Ｇｍ51とした。式（６）は、本フィルタ回路の伝達関数が、離散時間信号処理における積分を表す１／（１−ｚ-1）を含むことを示している。信号周波数ｆに対して、標本化周波数１／Ｔsampleが十分に大きいとき、（１−ｚ-1）がｊ２πｆＴsampleと近似できることを考慮すると、電圧電流変換器２１2は実効的にＧｍ51Ｔsampleの容量として機能する。したがって、関連するフィルタ構成法で設計されたフィルタにおいて、容量を用いた積分器を、本積分器に置き換えることによって、本発明を容易に適用することが可能である。【００５３】
なお、異符号の電圧電流変換利得は、変換器出力端子に、さらに電流ミラー回路を挿入することで容易に実現できる。あるいは、全差動型の場合には、正相と負相の入出力の接続を入れ替えることによって実現できる。また、図４、図９、図１１、図１３の電圧電流変換器、および、周波数特性が平坦な通常の電圧電流変換器を複数種類組み合わせてもよい。例えば、入力側に図４または図１１の電圧電流変換器、出力側に図１３の電圧電流変換器を用い、入力側のＦＩＲフィルタの零点周波数と、図１３の電流取出部での標本化周波数を一致させることで、電流取出部の標本化動作における折り返し雑音を低減することができる。【００５４】
図１６は本発明の第６の実施の形態のフィルタ回路の構成を示す図である。本実施の形態は、図４または図９または図１１または図１３の電圧電流変換器２１３と２１４と、容量２２１で構成される。このフィルタ回路の伝達関数を式（７）に示す。【００５５】
【数７】
0005515743.tif 000008
【００５６】
ただし、式（７）中のＧｍFIR6、ＧｍFIR7は、それぞれ電圧電流変換器２１３、２１４の変換利得であり、Ｇｍ61〜Ｇｍ6N、Gｍ71〜Ｇｍ7Nは、電圧電流変換器２１３、２１４を構成する個別電圧電流変換部の変換利得である。Ｃ1は容量２２1の容量値を示している。【００５７】
一般に、ｚ関数のみで表現されるＦＩＲ・ＩＩＲフィルタの周波数特性は、図６に示したように、標本化周波数の２分の１であるナイキスト周波数を中心として対称となり、標本化周波数以上の帯域では、標本化周波数以下の周波数特性が繰り返される。したがって、標本化周波数以上の周波数帯域にも通過域が多数存在することになる。【００５８】
本実施の形態のフィルタ回路では、容量素子を追加し、電圧電流変換器と容量からなる一般のＧｍ−Ｃフィルタと同様のフィルタ構成をとることにより、伝達関数に連続時間フィルタの周波数特性を重畳する。その結果、不要な通過帯域をなくすことができる。このことは、電圧電流変換器２１４における標本化に際して、通過域に折り返される雑音を低減できることを意味している。
特に、ＧｍFIR7を、図９に示した電圧電流変換器で構成した場合の伝達関数を式（８）に示す。【００５９】
【数８】
0005515743.tif 000009
【００６０】
ただし、Ｇｍ72＝−Ｇｍ71とした。式（８）の近似は、信号周波数ｆに対して、標本化周波数１／Ｔsampleが十分に大きいときに成り立つ。したがって、容量２２1と電圧電流変換器２１4は、実効的に（Ｃ1＋Ｇｍ51Ｔsample）の容量として機能する。このように、連続時間的な容量２２1と、離散時間的な容量２１4を組み合わせることで、回路面積を抑えつつ、折り返し雑音を低減することができる。【００６１】
ただし、本実施の形態のフィルタ回路においては、フィルタの帯域幅は標本化周波数だけではなく、変換利得と容量の比Ｇｍ／Ｃにも比例する。したがって、帯域幅を可変とする際には、標本化周波数とあわせて変換利得または容量値を制御する必要がある。例えば、帯域幅を  半分にするために、標本化周波数を半分にした場合、変換利得も半分にする。このとき、図１３の変換器を用いると、標本化周波数にあわせてＣＬＫＡのオン時間比を変えることで、容易に変換利得を可変とでき、さらに、面積も増加しないという利点がある。【００６２】
本フィルタ回路は、一般的な２次以上のＧｍ−Ｃフィルタの構成にも適用可能である。したがって、より急峻なフィルタを構成する場合、電圧電流変換器が有するＦＩＲフィルタの次数を上げる方法と、Ｇｍ−Ｃフィルタの次数を上げる方法の二つの方法をとることができる。一般に、Ｇｍ−Ｃフィルタの次数を上げるには、容量の数が増えるため、面積が大幅に増加してしまうが、上記二つの方法を組み合わせることにより、高次フィルタを小面積で構成できる。【００６３】
なお、本実施の形態のフィルタ回路においては、必ずしも全ての電圧電流変換器がＦＩＲフィルタ特性を有している必要はない。例えば、本実施の形態のフィルタ回路の入力側の変換器２１３には、ＦＩＲフィルタ特性を持たない連続時間処理の変換器を用い、出力側の変換器２１４には図４の電圧電流変換器を用いると、電圧電流変換器２１３と容量２２１が形成する連続時間処理フィルタによってＮ・ｆＣＬＫ近傍の雑音を減衰させることができるため、前段に挿入するフィルタが不要となる。【００６４】
図１７は本発明の第７の実施の形態のフィルタ回路の構成を示す図である。本実施の形態は、図４または図１１または図１３の電圧電流変換器２１５〜２１６と容量２２２と演算増幅器３０で構成される。このフィルタ回路の伝達関数を式（９）に示す。【００６５】
【数９】
0005515743.tif 000010
【００６６】
ただし、式（９）中のＧｍFIR5、ＧｍFIR6は、それぞれ電圧電流変換器２１５〜２１６の変換利得、Ｃ2は、容量２２二の容量値を示している。本実施の形態では、電圧電流変換器の出力端子が演算増幅器３０の仮想接地点に接続されるため、以下に示す二つの理由により、線形性に優れたフィルタを構成できる。一つ目の理由は、各個別電圧電流変換部の出力段が大信号を扱わなくて済むことである。二つ目の理由は、特に第４の実施の形態の電圧電流変換器を用いた場合において、開閉素子として用いるＣＭＯＳ伝送ゲートのオン抵抗のゲート・ソース間電圧依存性に起因する歪が発生しないことである。なお、必ずしも容量２２2を用いる必要はない。【００６７】
図１８は本発明の第８の実施の形態の構成を示す図である。一般に、Ｇｍ−Cフィルタ回路を構成する場合、図１８（ａ）のように、電圧電流変換器２３（変換利得Ｇｍ10）の入力端子２５と出力端子２６の間に、容量２４を接続した回路を用いることがある。この回路をフィルタに組み込むことで、バンドパスフィルタなどの任意の伝達関数を持つフィルタを構成できるようになる。図１８（ａ）の伝達関数を式（１０）に示す。【００６８】
【数１０】
0005515743.tif 000011
【００６９】
電圧電流変換器２３として、第１から第４の実施の形態の電圧電流変換器を用いる場合、入力端子２５に直接容量２４を接続すると、連続時間信号が容量２４を介して後段のＦＩＲフィルタに混入し、十分な減衰量が得られなくなる。容量２４を介した信号に対してもＦＩＲフィルタリングするには、図１８（ｂ）に示すように、個別電圧電流変換部２３1〜２３N（変換利得は各々Ｇｍ101〜Ｇｍ10Nであり、Ｇｍ101＋Ｇｍ102＋…＋Ｇｍ10N＝Ｇｍ5N）の各入力端子と、容量２４1〜２４N（容量値は各々C31〜C3Nであり、C31＋C32＋…＋C3N＝C3）とをそれぞれ接続し、個別電圧電流変換部２３１〜２３Nの出力端子と、容量２４１〜２４Nのもう一方の端子を出力端子２６に接続すればよい。このとき、図１８（ｂ）の伝達関数を式（１１）に示す。【００７０】
【数１１】
0005515743.tif 000012
【００７１】
式（１１）は、容量２４を介した信号にもＦＩＲフィルタリングできることを意味している。なお、図１２では、第１の実施の形態の電圧電流変換器の場合を示している。また、個別電圧電流変換部２３1〜２３Nの変換利得、容量２４1〜２４Nの容量値は必ずしも全て同一である必要はない。【００７２】
なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。【００７３】
なお、この出願は、２００８年１月２８日に出願した、日本特許出願番号２００８−０１６２６４号および２００８年７月８日に出願した、日本特許出願番号２００８−１７７９９７号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００７４】
本発明は、例えば、入力された電圧を電流に変換して出力する電圧電流変換器に適用可能である。
【図面の簡単な説明】
【００７５】
【図１】一般的なマルチモード対応受信機の構成を示す図である。
【図２】関連技術１を示す回路図である。
【図３】関連技術２を示す回路図である。
【図４】本発明の第１の実施の形態を示す回路図である。
【図５】本発明の第１の実施の形態のクロック信号のタイミングを示す図である。
【図６】本発明の第１の実施の形態の周波数特性を示す図である。
【図７】本発明の第１の実施の形態を示す回路図である。
【図８】本発明の第１の実施の形態の制御ユニットを示す図である。
【図９】本発明の第２の実施の形態を示す回路図である。
【図１０】本発明の第２の実施の形態のクロック信号のタイミングを示す図である。
【図１１】本発明の第３の実施の形態を示す回路図である。
【図１２】本発明の第３の実施の形態のクロック信号のタイミングを示す図である。
【図１３】本発明の第４の実施の形態を示す回路図である。
【図１４】本発明の第４の実施の形態のクロック信号のタイミングを示す図である。
【図１５】本発明の第５の実施の形態を示す回路図である。
【図１６】本発明の第６の実施の形態を示す回路図である。
【図１７】本発明の第７の実施の形態を示す回路図である。
【図１８】本発明の第８の実施の形態を示す回路図である。
【図１】
0005515743.tif 000013
【図２】
0005515743.tif 000014
【図３】
0005515743.tif 000015
【図４】
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【図５】
0005515743.tif 000017
【図６】
0005515743.tif 000018
【図７】
0005515743.tif 000019
【図８】
0005515743.tif 000020
【図９】
0005515743.tif 000021
【図１０】
0005515743.tif 000022
【図１１】
0005515743.tif 000023
【図１２】
0005515743.tif 000024
【図１３】
0005515743.tif 000025
【図１４】
0005515743.tif 000026
【図１５】
0005515743.tif 000027
【図１６】
0005515743.tif 000028
【図１７】
0005515743.tif 000029
【図１８】
0005515743.tif 000030