(57)【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と、複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素を備え、
前記複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記一組の２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
前記一組の２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、
第１の極性切り替え配線を介して供給される第１のゲート制御信号により前記第１のサンプリング及び保持手段により保持された正極性映像信号電圧を前記画素電極に印加し、第２の極性切り替え配線を介して供給される第２のゲート制御信号により前記第２のサンプリング及び保持手段により保持された負極性映像信号電圧を前記画素電極に印加する動作を、前記第１及び第２のゲート制御信号に基づいて垂直走査周期よりも短い所定の周期で切り替えて交互に行うスイッチング手段と
を備えると共に、隣接する２ラインの複数の前記画素に対して前記第１及び第２のゲート制御信号を供給するための前記第１及び第２の極性切り替え配線をそれぞれ共有する構成としたことを特徴とする液晶表示装置。
【請求項２】
２本のデータ線を一組とする複数組のデータ線と、複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素を備え、
前記複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記一組の２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
前記一組の２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、
第１の極性切り替え配線を介して供給される第１のゲート制御信号により前記第１のサンプリング及び保持手段により保持された正極性映像信号電圧を前記画素電極に印加し、第２の極性切り替え配線を介して供給される第２のゲート制御信号により前記第２のサンプリング及び保持手段により保持された負極性映像信号電圧を前記画素電極に印加する動作を、前記第１及び第２のゲート制御信号に基づいて垂直走査周期よりも短い所定の周期で切り替えて交互に行うスイッチング手段と
を備えると共に、隣接する２ラインの複数の前記画素に対して前記第１及び第２のゲート制御信号を供給するための前記第１及び第２の極性切り替え配線をそれぞれ共有し、かつ、前記隣接する２ラインのうち一方のラインの複数の前記画素の前記画素電極の配線と前記第１の極性切り替え配線との間に第１の固定電位線を配置し、他方のラインの複数の前記画素の前記画素電極の配線と前記第２の極性切り替え配線との間に第２の固定電位線を配置したことを特徴とする液晶表示装置。
【請求項３】
前記第１及び第２の極性切り替え配線と、前記第１及び第２の固定電位線とは、それぞれ同層の配線として形成されていることを特徴とする請求項２記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にアクティブマトリクス型の液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。
【０００３】
この液晶表示装置は、複数本のデータ線（列信号線）と複数本のゲート線（行走査線）との各交差部に画素が配置されている。各画素は、図１０に示すように、画素選択トランジスタＱ、信号保持容量Ｃs、及び反射電極ＰＥを備えている。画素選択トランジスタＱは、ゲートがゲート線（行走査線）Ｇに接続され、ドレインがデータ線（列信号線）Ｄに接続されている。また、図１０に示すように、液晶素子ＬＣは、対向する反射電極（画素電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構成とされている。
【０００４】
液晶素子ＬＣは、共通電極ＣＥに固定電圧Ｖcomが印加され、反射電極（画素電極）ＰＥに映像信号に応じた様々な電圧が供給されることで、液晶表示体ＬＣＭの光変調率を制御し、映像として表示する。普通、液晶素子は交流駆動した方が信頼性の長期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交互に与えて交流駆動を行っている。
【０００５】
場合によっては、映像信号のダイナミックレンジ拡大などの目的で、正側と負側の電圧で駆動するタイミングに合わせて、対向電極の電圧を切り替えたりする応用例もあるが、基本的な考え方は同じである。
【０００６】
従来の液晶表示装置においては、通常、各画素への映像信号の書き込みは１フレームに１回行われ、１フレーム毎に交互に、共通電極ＣＥに対して正側と負側の映像信号を信号保持容量Ｃsに書き込んだ後、その保持電圧を反射電極（画素電極）ＰＥに印加して液晶素子ＬＣを交流駆動することになる。なお、この場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではない。
【０００７】
一方、液晶素子に対しては、より高い周波数で交流駆動することで、反射電極（画素電極）ＰＥと共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など信頼性の向上につながり、画像の表示品質も高まる。
【０００８】
これまで、画素選択トランジスタの寄生容量に起因するフィードスルーへの対策（例えば、特許文献１参照）や保持容量のリーク対策（例えば、特許文献２参照）など、書き込まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶をより高い周波数で交流駆動する取り組みはあまり検討されてこなかったようである。
【０００９】
なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させて与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１０８９７号公報
【特許文献２】特開２００２−２５０９３８号公報
【特許文献３】特開２００４−３５４７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間の制約、回路規模の増大、高速動作による回路消費電力の増大などから対向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は交流駆動の周波数はフレームレートあるいはその２倍ぐらいの周波数でしか行われていない。
【００１２】
例えば、フレームメモリで映像信号の垂直走査周波数を倍速１２０Ｈｚに変換し、垂直走査周期毎に映像信号の極性反転を行う場合、液晶素子の交流駆動周波数はその1/２の６０Ｈｚとなる。このように、液晶素子の交流駆動周波数が数十Ｈｚ〜１００Ｈｚ台程度の駆動条件では、液晶を数ｋＨｚオーダ以上の高い周波数の交流電圧で駆動する場合と比較して、液晶特性にまつわる信頼性、安定性や歩留まりを確保するのが難しくなる、という課題がある。
【００１３】
また、特許文献３記載の液晶表示装置では、補償電圧はフレーム毎にしか極性反転ができず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が必要である。
【００１４】
更に、液晶素子を従来よりも高速に交流駆動する構成とした場合に、回路規模や消費電力の増大を極力低減すると共に、歩留まりを向上することが望まれる。
【００１５】
本発明は以上の点に鑑みなされたもので、液晶素子を従来よりも高速に交流駆動する構成とした場合に、画素小型化と極性切り替え用ドライバの削減と消費電力の低減ができ、更には極性切り替え配線とのクロストークを減少し、１ライン毎の上下輝度差を解消し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と、複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素を備え、その複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、一組の２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、一組の２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１の極性切り替え配線を介して供給される第１のゲート制御信号により第１のサンプリング及び保持手段により保持された正極性映像信号電圧を画素電極に印加し、第２の極性切り替え配線を介して供給される第２のゲート制御信号により第２のサンプリング及び保持手段により保持された負極性映像信号電圧を画素電極に印加する動作を、第１及び第２のゲート制御信号に基づいて垂直走査周期よりも短い所定の周期で切り替えて交互に行うスイッチング手段とを備えると共に、隣接する２ラインの複数の画素に対して第１及び第２のゲート制御信号を供給するための第１及び第２の極性切り替え配線をそれぞれ共有する構成としたことを特徴とする。
【００１７】
また、上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と、複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素を備え、その複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、一組の２本のデータ線の一方を介して供給される正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、一組の２本のデータ線の他方を介して供給される負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１の極性切り替え配線を介して供給される第１のゲート制御信号により第１のサンプリング及び保持手段により保持された正極性映像信号電圧を画素電極に印加し、第２の極性切り替え配線を介して供給される第２のゲート制御信号により第２のサンプリング及び保持手段により保持された負極性映像信号電圧を画素電極に印加する動作を、第１及び第２のゲート制御信号に基づいて垂直走査周期よりも短い所定の周期で切り替えて交互に行うスイッチング手段とを備えると共に、隣接する２ラインの複数の画素に対して第１及び第２のゲート制御信号を供給するための第１及び第２の極性切り替え配線をそれぞれ共有し、かつ、隣接する２ラインのうち一方のラインの複数の画素の画素電極の配線と第１の極性切り替え配線との間に第１の固定電位線を配置し、他方のラインの複数の画素の画素電極の配線と第２の極性切り替え配線との間に第２の固定電位線を配置したことを特徴とする。
【００１８】
ここで、上記の第１及び第２の極性切り替え配線と、第１及び第２の固定電位線とは、それぞれ同層の配線として形成されていてもよい。
【発明の効果】
【００１９】
本発明によれば、液晶素子を従来よりも高速に交流駆動する構成とした場合に、極性切り替え配線を２画素共用にすることで画素小型化と極性切り替え用ドライバの削減と消費電力の低減ができる。また、本発明によれば、極性切り替え配線とのクロストークを減少し、１ライン毎の上下輝度差を解消することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の液晶表示装置の第１の実施の形態の画素回路の回路構成図である。
【図２】本発明の液晶表示装置の一画素の基本画素回路の回路図である。
【図３】図２の動作説明用タイミングチャートである。
【図４】正極性映像信号と負極性映像信号を説明する波形図である。
【図５】図１に示した画素回路の各部のタイミングチャートである。
【図６】図１に示した画素回路で発生する可能性のある縞模様の画像を示す図である。
【図７】本発明の液晶表示装置の第２の実施の形態の画素回路の回路構成図である。
【図８】本発明の液晶表示装置の第２の実施の形態の一部の断面図である。
【図９】図７に示した画素回路の各部のタイミングチャートである。
【図１０】液晶表示装置の一画素の一例の構成図である。
【発明を実施するための形態】
【００２１】
図１は、本発明になる液晶表示装置の第１の実施の形態の画素回路の回路構成図を示す。本実施の形態の画素回路は、図２に示されるアクティブマトリクス型液晶表示装置の一画素の基本画素回路を、上下２画素反転して形成し極性切り替え配線を共用して構成したものであるので、まず、図２の基本画素回路の構成及び動作について説明する。
【００２２】
図２において、基本画素回路は、正極性、負極性の映像信号を書き込むための画素選択用スイッチングトランジスタＱ１及びＱ２と、各々の極性の映像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、この保持容量Ｃs1、Ｃs2の各々の信号蓄積ノードにゲートが接続されたトランジスタＱ３及びＱ４と、トランジスタＱ３、Ｑ４のソースにドレインが接続されたトランジスタＱ５及びＱ６と、トランジスタＱ７と、液晶素子ＬＣとで構成される。
【００２３】
トランジスタＱ３は第１のインピーダンス変換用バッファ（ソースフォロワ）回路を構成している。同様に、トランジスタＱ４は第２のインピーダンス変換用バッファ（ソースフォロワ）回路を構成している。これら第１及び第２のインピーダンス変換用バッファ回路の各出力端子（Ｑ５、Ｑ６の各ソース）は、トランジスタＱ５及びＱ６のドレインに接続されている。トランジスタＱ５及びＱ６は、画素電極ＰＥに対して、インピーダンス変換用バッファ回路出力の導通・非導通を個別に制御可能な極性切り替えスイッチングトランジスタである。
【００２４】
トランジスタＱ５及びＱ６の各ソースと液晶素子ＬＣの画素電極ＰＥとの接続点に、前記ソースフォロワ回路の定電流負荷トランジスタＱ７のドレインが接続されている。トランジスタＱ７は、上記のソースフォロワ回路（Ｑ３、Ｑ４）双方の定電流負荷素子として共通に機能する構成となっている。液晶素子ＬＣは図１０に示した従来の液晶素子と同様に、対向する画素電極ＰＥと共通電極ＣＥとの間に表示体（液晶層）ＬＣＭが挟持された構成である。
【００２５】
画素部のデータ線は、各画素回路について正極性用Ｄ+、負極性用Ｄ-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。書き込み用スイッチングトランジスタＱ１、Ｑ２の入力ドレイン端子は各々データ線Ｄｉ+、Ｄｉ-に接続され、ゲート端子は同一行について行走査線Ｇjに接続されている。図示しない垂直走査回路より走査パルスが供給されると、書き込み用スイッチングトランジスタＱ１、Ｑ２は同時にオン状態となり、保持容量Ｃs1、Ｃs2に各々正極性、負極性の映像信号電圧が蓄積される。
【００２６】
定電流源負荷トランジスタＱ７のゲートは、同一行画素について行方向に配線Ｂとして共通配線され、定電流負荷のバイアス制御が可能な構成となっている。ＭＯＳ型トランジスタＱ３及びＱ４の各ソースフォロワ回路の入力抵抗はほぼ無限大で、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量端子の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
【００２７】
スイッチングトランジスタＱ５、Ｑ６は、ソースフォロワ回路の出力信号を画素電極ＰＥ、液晶表示体ＬＣＭ及び共通電極ＣＥからなる液晶素子ＬＣにスイッチして送出する。正極性映像信号のスイッチングを行うトランジスタＱ５と、負極性映像信号のスイッチングを行うトランジスタＱ６の各々のゲート端子は独立しており、各々が同一行画素について行方向に配線Ｓ＋、Ｓ-として配線されている。この配線Ｓ＋、Ｓ-に交互にオン・オフ制御パルスを送ることにより、スイッチングトランジスタＱ５、Ｑ６を交互にオン状態として画素駆動部に正極性、負極性に反転する液晶駆動信号を与えることができる。この図２に示す画素回路は、回路自身に極性反転機能を備えており、スイッチングトランジスタＱ５、Ｑ６を高速で制御することにより、垂直走査周波数の制約のない高い周波数での交流駆動が可能である。
【００２８】
次に、本発明になるアクティブマトリクス型液晶表示装置の交流駆動制御の概要について図３のタイミングチャートと共に説明する。図３（Ａ）は映像信号の垂直走査の基準となる垂直同期信号、図３（Ｂ）は図１及び図２の画素回路におけるソースフォロワ・バッファの定電流負荷トランジスタＱ７のゲートに供給される負荷特性制御信号、図３（Ｃ）は、配線Ｓ＋により正極性映像信号を転送する図２に示したスイッチングトランジスタＱ５のゲート制御信号、図３（Ｄ）は配線Ｓ-により負極性映像信号を転送する図２に示したスイッチングトランジスタＱ６のゲート制御信号である。
【００２９】
図４は、画素に書き込まれる正極性映像信号Iと、負極性映像信号IIの黒レベルから白レベルまでの関係を示す。正極性映像信号Ｉは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示される。
【００３０】
なお、図４では、正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示しているが、本発明の液晶表示装置の画素回路では、正極性映像信号は、レベルが最小のとき白レベル、最大のとき黒レベルで、負極性映像信号は、レベルが最小のとき黒レベル、最大のとき白レベルであってもよい。
【００３１】
図２に示す画素回路は、図３（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図３（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素電極ＰＥノードが正極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【００３２】
一方、図３（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素電極ＰＥノードが負極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【００３３】
以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチングに同期して、定電流負荷トランジスタＱ７を間欠的にアクティブとする動作を繰り返すことで液晶素子の画素電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図３（Ｅ）に示すように印加される。
【００３４】
図２の画素回路では、保持電荷を直接画素駆動部に転送するのではなく、ソースフォロワ・バッファ回路を介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆動が実現できる。
【００３５】
また、図３（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧ＶＰＥとの差電圧である。本実施の形態では、図３（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素電極電圧ＶＰＥの反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧ＶＰＥとの電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図３（Ｇ）に示すような直流成分のない交流電圧ＶＬＣが印加される。
【００３６】
このように、図２の画素回路に対して図３のタイミングチャートで示した駆動を行う本実施の形態では、共通電極ＣＥの印加電圧Ｖcomを画素電極電圧ＶＰＥと逆相で切り替えることによって、画素（ＰＥ）側の駆動電圧ＶＰＥの振幅を１/２程度以下に低減できる。これより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減され、特殊な高耐圧構造、プロセスの適用が不要となり、製造コストが低減できる。また、本実施の形態の画素駆動方法では、上記のように低耐圧、小型トランジスタで画素回路などの駆動部が構成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減により単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速駆動動作への対応が容易となる、という効果が得られる。
【００３７】
なお、液晶表示装置での消費電流低減を考慮して、図３（Ｂ）に示すように、配線Ｂの負荷特性制御信号をパルス列として、ソースフォロワ・バッファ回路の定電流負荷トランジスタＱ７を常時アクティブにせず、極性切り替え用スイッチングトランジスタＱ５、Ｑ６の導通期間のうちの限られた期間でのみアクティブになるように制御を行う。例えば、１画素回路あたりの定常的なソースフォロワ・バッファ回路の電流が1μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題がある。例えば、フルハイビジョン（２００万画素）の液晶表示装置では、消費電流が２Ａにも達してしまう。
【００３８】
そのため、本実施の形態では、図３（Ｂ）〜（Ｄ）に示したように、極性切り替え配線Ｓ+、Ｓ-を介して供給されるゲート制御信号がハイレベルである極性切り替え用スイッチングトランジスタＱ５、Ｑ６の導通期間内のみ、配線Ｂを介して供給される負荷特性制御信号をハイレベルとしてソースフォロワ・バッファ回路の定電流負荷トランジスタＱ７の駆動期間を制限している。これにより、液晶素子の画素電極電圧ＶＰＥが図３（Ｄ）に示すように目標レベルまで充放電された直後には、図３（Ｂ）に示すように即座に負荷特性制御信号がローレベルとなって定電流負荷トランジスタＱ７をオフとし、ソースフォロワ・バッファ回路の電流を停止する。従って、本実施の形態によれば、全画素にバッファを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。
【００３９】
しかしながら、図２に示す画素回路は、１画素内にトランジスタがＱ１〜Ｑ７の７個必要であるため、各々のトランジスタＱ１〜Ｑ７に信号を供給するための配線数が多く、画素サイズが大きくなってしまう。
【００４０】
そこで、図１に示した本実施の形態の液晶表示装置は、上下２画素（隣接する２ラインの垂直方向に隣接する２つの画素）を反転して形成し、極性切り替え配線Ｓ+とＳ-とをこれら２画素で共用することで、全体の画素サイズを小型化したものである。
【００４１】
図１において、本実施形態の液晶表示装置の上下２画素の各画素回路は、基本的に図２に示した画素回路と同様の回路構成であり、図２と同様の構成部分には同様の符号を付し、更に一方の画素回路には符号に添え字１を、他方の画素回路には符号に添え字２を付してある。
【００４２】
すなわち、例えば上側の一画素の画素回路は、図１に示すように、正極性、負極性の画素信号を書き込むためのスイッチングトランジスタＱ１１及びＱ２１と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs１１及びＣs２１と、これら保持容量Ｃs１１及びＣs２１の各々の信号蓄積ノードに接続されたトランジスタＱ３１、Ｑ４１による各インピーダンス変換用バッファ（ソースフォロワ）回路と、このインピーダンス変換用バッファ回路の出力端子と画素電極ＰＥ間に接続され、画素電極に対してバッファ出力の導通・非導通を個別に制御可能な２つの極性切り替え用スイッチングトランジスタＱ５１及びＱ６１と、定電流負荷トランジスタＱ７１とで構成されている。
【００４３】
また、下側の一画素の画素回路は、図１に示すように、正極性、負極性の画素信号を書き込むためのスイッチングトランジスタＱ１２及びＱ２２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs１２及びＣs２２と、これら保持容量Ｃs１２及びＣs２２の各々の信号蓄積ノードに接続されたトランジスタＱ３２、Ｑ４２による各インピーダンス変換用バッファ（ソースフォロワ）回路と、このインピーダンス変換用バッファ回路の出力端子と画素電極ＰＥ間に接続され、画素電極に対してバッファ出力の導通・非導通を個別に制御可能な２つの極性切り替え用スイッチングトランジスタＱ５２及びＱ６２と、定電流負荷トランジスタＱ７２とで構成されている。
【００４４】
画素部のデータ線は、各画素回路について正極性用Ｄ+、負極性用Ｄ-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。書き込み用スイッチングトランジスタＱ１１、Ｑ１２の入力ドレイン端子は各々データ線Ｄｉ+に接続され、書き込み用スイッチングトランジスタＱ２１、Ｑ２２の入力ドレイン端子は各々データ線Ｄｉ-に接続されている。また、上側の画素回路のスイッチングトランジスタＱ１１、Ｑ２１のゲート端子は同一行について行走査線Ｇji-に接続され、下側の画素回路のスイッチングトランジスタＱ１２、Ｑ２２のゲート端子は同一行について行走査線Ｇji+に接続されている。
【００４５】
図示しない垂直走査回路より走査パルスが行走査線Ｇji-に供給されると、書き込み用スイッチングトランジスタＱ１１、Ｑ２１は同時にオン状態となり、保持容量Ｃs１１、Ｃs２１に各々正極性、負極性の映像信号電圧が蓄積される。また、走査パルスが隣接ラインの行走査線Ｇji+に供給されると、書き込み用スイッチングトランジスタＱ１２、Ｑ２２は同時にオン状態となり、保持容量Ｃs１２、Ｃs２２に各々正極性、負極性の映像信号電圧が蓄積される。
【００４６】
トランジスタＱ７１は、極性切り替えスイッチングトランジスタＱ５１、Ｑ６１の後段、すなわち上側画素の液晶素子の画素電極ＰＥの電極配線１１にドレインが接続され、正極性・負極性のソースフォロワ回路（Ｑ３１，Ｑ４１）双方の定電流負荷素子として共通に機能する構成となっている。この定電流源負荷トランジスタＱ７１のゲートは、同一行画素について行方向の配線Ｂi-に共通配線され、定電流負荷のバイアス制御が可能な構成となっている。同様に、トランジスタＱ７２は、極性切り替えスイッチングトランジスタＱ５２、Ｑ６２の後段、すなわち下側画素の液晶素子の画素電極ＰＥの電極配線１２にドレインが接続され、正極性・負極性のソースフォロワ回路（Ｑ３２，Ｑ４２）双方の定電流負荷素子として共通に機能する構成となっている。この定電流源負荷トランジスタＱ７２のゲートは、同一行画素について行方向の配線Ｂi+に共通配線され、定電流負荷のバイアス制御が可能な構成となっている。
【００４７】
一方、信号保持容量Ｃs１１、Ｃs１２に保持された正極性映像信号を転送するためにトランジスタＱ５１、Ｑ５２をオンに制御する第１のゲート制御信号を伝送する極性切り替え配線Ｓ+は上下２画素のトランジスタＱ５１及びＱ５２の各ゲートに共通に接続されている。また、信号保持容量Ｃs２１、Ｃs２２に保持された負極性映像信号を転送するためにトランジスタＱ６１、Ｑ６２をオンに制御する第２のゲート制御信号を伝送する極性切り替え配線Ｓ-は上下２画素のトランジスタＱ６１及びＱ６２の各ゲートに共通に接続されている。
【００４８】
ＭＯＳ型トランジスタＱ３１、Ｑ４１、Ｑ３２、Ｑ４２の各ソースフォロワ回路の入力抵抗はほぼ無限大で、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量端子の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
【００４９】
図５は、図１に示す本発明の液晶表示装置の第１の実施の形態の画素回路の交流駆動制御の概要を説明するタイミングチャートを示す。図５（Ａ）は映像信号の垂直走査の基準となる垂直同期信号、図５（Ｂ）は図１の画素回路におけるソースフォロワ・バッファの定電流負荷トランジスタＱ７１又はＱ７２のゲートに供給される負荷特性制御信号、図５（Ｃ）は、配線Ｓ+により正極性映像信号を転送する図１に示したスイッチングトランジスタＱ５１及びＱ５２のゲート制御信号、図５（Ｄ）は配線Ｓ-により負極性映像信号を転送する図１に示したスイッチングトランジスタＱ６１及びＱ６２のゲート制御信号である。
【００５０】
また、図５（Ｇ）は液晶素子の対向基板に形成した共通電極に印加する電圧Ｖcomを示す。図示のように、画素電極電位の反転基準Ｖcとほぼ等しい基準レベルに対して、共通電極への印加電圧Ｖcomは、画素極性切り替えと同期して反転される。本実施の形態では、上側の画素回路と下側の画素回路とは１水平走査期間間隔で選択されて図５のタイミングチャートに基づいて、図２及び図３と共に説明したのと同様の駆動が行われる。
【００５１】
これにより、本実施の形態によれば、液晶素子の交流駆動周波数は、垂直走査周波によらず、画素回路での反転制御周期で自由に設定することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、フルハイビジョンの垂直周期走査線数が１１２５ラインで構成されているとする。画素回路の極性切り替えを１５ライン期間程度の周期で行うとすれば、液晶素子の交流駆動周波数は
６０（Hz）×１１２５÷（１５×２）＝２.２５（KHｚ）
となり、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。それにより、液晶素子の交流駆動が低周波数の場合の信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。
【００５２】
また、本実施の形態では、上下２画素を反転して形成し、極性切り替え配線Ｓ+とＳ-とを上下２画素で共用するようにしているため、極性切り替え配線Ｓ+とＳ-は上下２画素で１本ずつあればよいので、２本を削減することができる。また、極性切り替え配線Ｓ+とＳ-は、上下２画素ともに同時に切り替えてよいため、共用しても問題が発生しない。
【００５３】
こうすることによって、本実施の形態によれば、例えば９μmの画素ピッチであったものが、８μmの画素ピッチに小型化できる。更には、本実施の形態によれば、極性切り替え配線Ｓ+とＳ-を駆動するドライバも２画素共用でよいため、極性切り替え用ドライバ数を半減することが可能となる。この極性切り替え用ドライバ数を削減することによって、消費電力が減少し、さらには歩留まりを向上することが可能となる。
【００５４】
しかしながら、図１に示すように、上下２画素を反転して形成し極性切り替え配線Ｓ+とＳ-を共用した場合、上下２画素の画素電極において、２つの極性切り替え配線Ｓ+とＳ-のクロストーク量が異なるため、隣り合う上下２画素の輝度が変化してしまい、１ラインずつの縞模様になってしまう問題が発生する可能性がある。
【００５５】
図１において、上側画素の画素電極配線（UP_画素電極配線）１１は極性切り替え配線Ｓ-との距離が近いために極性切り替え配線Ｓ-とのクロストーク量が多い。一方、下側画素の画素電極配線（DW_画素電極配線）１２は極性切り替え配線Ｓ+との距離が近いために極性切り替え配線Ｓ+とのクロストーク量が多い。
【００５６】
UP_画素電極配線１１は極性切り替え配線Ｓ-とのクロストーク量が多いため、Ｓ-のゲート制御信号がオフ（ローレベル）になるタイミングと同時に、大きくそのゲート制御信号波形と同方向にクロストークする。その結果、UP_画素電極配線１１の信号UP_VPEの波形は、図５（Ｅ）に示すように振幅が変化する。
【００５７】
一方、DW_画素電極配線１２は極性切り替え配線Ｓ+とのクロストーク量が多いため、Ｓ+のゲート制御信号がオフ（ローレベル）になるタイミングと同時に、大きくそのゲート制御信号波形と同方向にクロストークする。その結果、DW_画素電極配線１２の信号DW_VPEの波形は、図５（Ｆ）に示すように振幅が変化する。
【００５８】
これによって、UP_画素電極配線１１とDW_画素電極配線１２に同じ信号を書き込んだ場合においても、各画素電極の信号波形が異なってしまい、UP_VPEの信号波形の振幅は大きくなり、DW_VPEの信号波形の振幅は小さくなる。一方、共通電極電圧Ｖcomは、上下の２画素において共通である。そのため、UP_画素電極配線１１に接続された液晶素子の駆動電圧は大きくなり、その輝度が高く（明るく）なる。また、DW_画素電極配線１２に接続された隣接するラインの液晶素子の駆動電圧は小さくなり、その輝度が低く（暗く）なる、このため、表示画面には図６に示すような１ライン毎に輝度差が発生することになる。
【００５９】
そこで、画素電極配線が電位変動することを防止し、問題となる極性切り替え配線とのクロストークを防止することが重要となる。
【００６０】
なお、図１において、UP_画素電極配線１１は行走査線Ｇji-ともクロストークしており、DW_画素電極配線１２は行走査線Ｇji+ともクロストークしているため、電位が振られやすくなる。しかしながら、行走査線Ｇji+とＧji-とは１行ずつの配線であり、行走査線Ｇji+とＧji-は水平走査の始めにオンし、水平走査の終わりにオフする動作のため、全画素に均等にクロストークする。そのため表示された絵としては模様として認識されないため、行走査線Ｇji+とＧji-とのクロストークは問題とならない。
【００６１】
図７は、上記の画素電極配線と極性切り替え配線Ｓ+、Ｓ-との間のクロストークを防止するように構成した、本発明の液晶表示装置の第２の実施の形態の画素回路の回路構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図７に示すように、本実施の形態は、画素電極配線１１、１２と、極性切り替え配線Ｓ-、Ｓ+との間のクロストークを防止するため、固定電位に接続された固定電位線２１を、極性切り替え配線Ｓ+と画素電極配線１１との間とに挿入し、かつ、固定電位に接続された固定電位線２２を、極性切り替え配線Ｓ-と画素電極配線１２との間に挿入する。
【００６２】
具体的には、同一レイヤーの配線で形成された極性切り替え配線Ｓ-、Ｓ+と画素電極配線１１、１２の間に固定電位線２１、２２を挿入することによって、同層で形成された極性切り替え配線と画素電極間の寄生容量を減少し、画素電極が極性切り替え配線で揺すられることを防止する。
【００６３】
図８は、図７に示した本発明の液晶表示装置の第２の実施の形態の一部の断面図を示す。同図において、Ｐ型シリコン基板１００の表面に、フィールド酸化膜１０３で分けられた２つのＭＯＳ型トランジスタ１０１及び１０２が形成されている。それぞれのトランジスタ１０１及び１０２は、第１層間膜１０４を通して形成された第１メタル１０５に接続され、更にその第１メタル１０５を介して第２層間膜１０６上に形成されたDW_画素電極配線１２に電気的に接続されている。上記のトランジスタ１０１及び１０２は、図７に示したトランジスタＱ５２及びＱ６２に相当する（Ｑ５２及びＱ６２の一方はトランジスタＱ７２でもよい）。
【００６４】
第２層間膜１０６上に形成されている第２メタル１０７には、上記のDW_画素電極配線１２以外にも、図７に示した固定電位線２１及び２２、極性切り替え配線１０９（Ｓ+）及び１１０（Ｓ-）、行走査線１１１（Ｇji+）、負荷特性制御信号Ｂi+の配線１１２などがある。ここで、固定電位線２２は、DW_画素電極配線１２と極性切り替え配線１０９（Ｓ+）との間に配置されている。また、極性切り替え配線１０９（Ｓ+）及び１１０（Ｓ-）は、隣接して配置されている。極性切り替え配線１０９（Ｓ+）及び１１０（Ｓ-）は、図示していない左側の隣り合う画素と共用されている。
【００６５】
更に、DW_画素電極配線１２は、第２メタル１０７等を被覆する第３層間膜１１３と、第３層間膜１１３上に形成された遮光膜（第３メタル）１１４を被覆する第４層間膜１１５をそれぞれ貫通するビアホールを通してDW_画素電極（第４メタル）１１６に電気的に接続されている。DW_画素電極（第４メタル）１１６の上には、液晶層１１７及び共通電極１１８がそれぞれ積層されている。共通電極１１８は、DW_画素電極（第４メタル）１１６に対して離間対向して形成されている透明電極である。図示しないバックライトからの光は、共通電極１１８及び液晶層１１７を透過してDW_画素電極（第４メタル）１１６に入射して反射される。
【００６６】
図９は、図７に示す本発明の液晶表示装置の第２の実施の形態の画素回路の交流駆動制御の概要を説明するタイミングチャートを示す。図９（Ａ）は映像信号の垂直走査の基準となる垂直同期信号、図９（Ｂ）は図７の画素回路におけるソースフォロワ・バッファの定電流負荷トランジスタＱ７１又はＱ７２のゲートに供給される負荷特性制御信号、図９（Ｃ）は、配線Ｓ+により正極性映像信号を転送する図７に示したスイッチングトランジスタＱ５１及びＱ５２のゲート制御信号、図９（Ｄ）は配線Ｓ-により負極性映像信号を転送する図７に示したスイッチングトランジスタＱ６１及びＱ６２のゲート制御信号である。
【００６７】
また、図９（Ｇ）は液晶素子の対向基板に形成した共通電極に印加する電圧Ｖcomを示す。図示のように、画素電極電位の反転基準Ｖcとほぼ等しい基準レベルに対して、共通電極への印加電圧Ｖcomは、画素極性切り替えと同期して反転される。本実施の形態では、上側の画素回路と下側の画素回路とは１水平走査期間間隔で選択されて図９のタイミングチャートに基づいて、図２及び図３と共に説明したのと同様の駆動が行われる。
【００６８】
これにより、本実施の形態によれば、図１に示した第１の実施の形態と同様に、液晶素子の交流駆動周波数の高速化、信頼性・安定性やシミなどの表示品位低下などの大幅な改善、装置全体の小型化、低消費電力化を実現できる。更に、本実施の形態では、第１の実施の形態で発生する可能性のある画素電極配線と極性切り替え配線Ｓ+、Ｓ-との間のクロストークによる画素電極電圧の振幅変動を、固定電位線２１及び２２を配置することで防止することで、表示画面における１ライン毎の上下輝度差を解消することができる。
【００６９】
次に、上記のクロストークによる画素電極電圧の振幅変動の防止効果について更に詳細に説明する。図８に示したように、本実施の形態では、第２メタル１０７で形成された極性切り替え配線１０９（Ｓ+）とDW_画素電極配線１２との間に固定電位線２２を配置しており、極性切り替え配線１０９（Ｓ+）とDW_画素電極配線１２との横方向電界を遮断している。極性切り替え配線１０９（Ｓ+）の横方向電界は極性切り替え配線１１０（Ｓ-）と固定電位線２２に発生し、またDW_画素電極配線１２の横方向電界は固定電位線２２とＧＮＤ線１１３に発生している。
【００７０】
これにより、極性切り替え配線１０９（Ｓ+）とDW_画素電極配線１２との間には発生する横方向電界がごく僅かとなり、極性切り替え配線１１０（Ｓ-）とDW_画素電極配線１２との間で発生する電界との差があまりなくなる。その結果、下側画素の画素電極（DW_画素電極配線１２）は極性切り替え配線Ｓ+とのクロストーク量と極性切り替え配線Ｓ-とのクロストーク量が大体同じになる。
【００７１】
すなわち、図７において、上側の画素の画素電極（UP_画素電極配線１１）は、極性切り替え配線Ｓ-とのクロストーク量と、極性切り替え配線Ｓ+とのクロストーク量との差が小さくなる。下側の画素の画素電極（DW_画素電極配線１２）は、極性切り替え配線Ｓ+とのクロストーク量と、極性切り替え配線Ｓ-とのクロストーク量との差が小さくなる。そのため、上下の２画素において、本来保持されるべき画素電極電位がほぼ等しくなる。
【００７２】
このように、画素小型化のため図７に示すように上下２画素を反転して形成し、極性切り替え配線Ｓ+とＳ-とを上下２画素で共用した場合、極性切り替え配線Ｓ-にて伝送されるゲート制御信号による電位変動によって、サンプリングしたUP_画素電極配線１１の電位が揺すられないようになる。また、極性切り替え配線Ｓ+にて伝送される電位変動によって、サンプリングしたDW_画素電極配線１２の電位が揺すられないようになる。
【００７３】
具体的には、UP_画素電極配線１１の信号UP_VPEの波形は、図９（Ｅ）に示されるようになり、また、DW_画素電極配線１２の信号DW_VPEの波形は、図９（Ｆ）に示され、両信号波形はほぼ等しくなり、振幅も等しくなるため１ラインずつの上下輝度差が解消される。このため、隣り合う上下画素の輝度変化がなくなり、図６に示したような１ラインずつの縞模様が現れないように改善される。
【００７４】
なお、図７の実施の形態において、固定電位線２１及び２２に印加する固定電圧は何でもよい。ただし、画素回路内部に供給する０Ｖ〜５Vの間に設定するのが望ましく、通常はＶｄｄかＧＮＤに設定する。また、図７の実施の形態では隣り合う２画素で配線Ｓ+と配線Ｓ-の隣に２本の固定電位線２１及び２２を配置しているが、この２本の固定電位線２１及び２２の電位は同電位でなくてもかまわない。例えば、Ｓ+側の固定電位線２２にＶｄｄ、Ｓ-側の固定電位線２１にＧＮＤを供給してもよい。
【符号の説明】
【００７５】
Ｑ１、Ｑ１１、Ｑ１２、Ｑ２、Ｑ２１、Ｑ２２  画素選択用スイッチングトランジスタ
Ｑ３、Ｑ３１、Ｑ３２、Ｑ４、Ｑ４１、Ｑ４２  ソースフォロワのトランジスタ
Ｑ５、Ｑ５１、Ｑ５２、Ｑ６、Ｑ６１、Ｑ６２  極性切り替えスイッチングトランジスタ
Ｑ７、Ｑ７１、Ｑ７２  定電流負荷トランジスタ
Ｃs1、Ｃｓ１１、Ｃs１２、Ｃs2、Ｃs２１、Ｃs２２  信号保持容量
Ｓ-、Ｓ+、１０９、１１０  極性切り替え配線
Ｇj、Ｇji-、Ｇji+  行走査線
Ｄ+、Ｄ-  データ線
Ｂi+、Ｂi-  負荷特性制御信号用配線
ＬＣ  液晶素子
ＰＥ  画素電極
ＣＥ、１１８  共通電極
ＬＣＭ  表示体（液晶層）
１１  UP_画素電極配線
１２  DW_画素電極配線
２１、２２  固定電圧線
１０１、１０２  トランジスタ
１１６  DW_画素電極（第４メタル）
１１７  液晶層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005515465.tif 000008
【図８】
0005515465.tif 000009
【図９】
0005515465.tif 000010
【図１０】
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