(57)【特許請求の範囲】
【請求項１】
クロック発振器のための電源用電流源のトランジスタに流れる電流に応じて上記クロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングする制御手段を備えた内部電圧トリミング回路であって、
上記制御手段は、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値を計数し、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第２の計数値を計数し、上記第２の計数値が上記第１の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御し、
上記内部電圧トリミング回路は、上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源をさらに備え、
上記制御手段は、上記基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値が所定値になるように上記オフセット電流を制御することを特徴とする内部電圧トリミング回路。
【請求項２】
前記内部電圧発生器は複数の内部電圧を発生し、
上記内部電圧トリミング回路は、
上記複数の内部電圧のうちの１つの内部電圧を選択して出力するスイッチ回路と、
外部装置から入力される基準電圧を入力するか否かを切り替えるスイッチ素子とを備え、
上記スイッチ回路から出力される内部電圧と、上記スイッチ素子から出力される基準電圧とを上記トランジスタの制御端子に印加することを特徴とする請求項１記載の内部電圧トリミング回路。
【請求項３】
上記内部電圧を所定電圧に容量分圧又は抵抗分圧して上記トランジスタの制御端子に印加する分圧回路をさらに備えたことを特徴とする請求項１又は２記載の内部電圧トリミング回路。
【請求項４】
クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの１つを選択的に動作させる選択手段とをさらに備え、
上記制御手段は、複数の内部電圧を上記複数のトランジスタの制御端子に印加し、上記複数のトランジスタを上記選択手段により順次選択的に動作させることにより、複数の内部電圧をトリミングすることを特徴とする請求項１乃至３のうちのいずれか１つに記載の内部電圧トリミング回路。
【請求項５】
クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの１つを選択的に動作させる選択手段と、
上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源とをさらに備え、
上記基準電圧及び少なくとも１つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に印加するように構成し、
上記制御手段は、上記複数のトランジスタを上記選択手段により順次選択的に動作させて、上記クロック発生器から発生されるクロックの複数の計数値が互いに同一になるように上記オフセット電流を制御することにより、上記複数のトランジスタ間のバラツキを補正した後、上記複数のトランジスタを上記選択手段により選択的に動作させて、上記基準電圧及び少なくとも１つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に順次印加して、上記少なくとも１つの内部電圧をトリミングすることを特徴とする請求項１記載の内部電圧トリミング回路。
【請求項６】
上記複数のトランジスタは、第１のトランジスタを含み、
上記基準電圧をスイッチ素子を介して上記第１のトランジスタの制御端子に印加し、
上記内部電圧を上記第１のトランジスタの制御端子に印加することを特徴とする請求項５記載の内部電圧トリミング回路。
【請求項７】
上記複数のトランジスタは、第１及び第２のトランジスタを含み、
上記基準電圧を上記第１のトランジスタの制御端子に印加するとともに、上記基準電圧をスイッチ素子を介して上記第２のトランジスタの制御端子に印加し、
上記内部電圧を上記第２のトランジスタの制御端子に印加することを特徴とする請求項４又は５記載の内部電圧トリミング回路。
【請求項８】
上記複数のトランジスタは、第１、第２及び第３のトランジスタを含み、
上記基準電圧を上記第１のトランジスタの制御端子に印加するとともに、上記基準電圧を第１のスイッチ素子を介して上記第２のトランジスタの制御端子に印加し、上記基準電圧を第２のスイッチ素子を介して上記第３のトランジスタの制御端子に印加し、
上記内部電圧を上記第２のトランジスタの制御端子に印加し、
上記内部電圧よりも高い内部電圧である高電圧を上記第３のトランジスタの制御端子に印加することを特徴とする請求項４又は５記載の内部電圧トリミング回路。
【請求項９】
請求項１〜８のうちのいずれか１つに記載の内部電圧トリミング回路を備えたことを特徴とする半導体回路装置。
【請求項１０】
クロック発振器のための電源用電流源のトランジスタに流れる電流に応じて上記クロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングする内部電圧トリミング方法であって、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値を計数するステップと、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第２の計数値を計数し、上記第２の計数値が上記第１の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御するステップと、
上記基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値が所定値になるように、上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源のオフセット電流を制御するステップとを含むことを特徴とする内部電圧トリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリなどの半導体記憶装置等の半導体回路装置のための内部電圧トリミング回路及び方法、並びに上記内部電圧トリミング回路を備えた半導体回路装置に関する。
【背景技術】
【０００２】
フラッシュメモリにおいて、読み出し、書き込み及び消去のための電圧が内部回路で発生されている。これらの正確な電圧を得るために、これら内部電圧の制御及び調整のために、抵抗ラダー回路及びコンパレータを用いた電圧トリミング回路が一般に用いられている。しかしながら、電圧トリミング回路を用いた場合に、厳密な意味において、これらの内部電圧は、電圧トリミング回路のコンパレータ及び抵抗のプロセスバリエーションのために目標値よりも低い又は高くなる。この場合において、正確な電圧を得るようにトリミングコードを調整する必要があった。
【０００３】
図９は、特許文献１において開示された、第１の従来例に係るフラッシュメモリ用チャージポンプ回路１００の構成を示す回路図であり、電圧発生回路としてチャージポンプ回路１００を内部に備えたフラッシュメモリの構成及び動作について以下説明する。
【０００４】
図９に示すフラッシュメモリは、外部電源電圧ＶＰＰを昇圧して昇圧電圧ＶＰを発生するチャージポンプ回路１００と、チャージポンプ回路１００から出力される昇圧電圧ＶＰによって駆動するメモリ部１０１とを備えている。ここで、チャージポンプ回路１００は、ポンプ回路１１０、レベル検出回路１１１及びオシレータ回路１１２を備え、レベル検出回路１１１で昇圧電圧ＶＰのレベルが所定のレベルに達しているか否かを検出することで、ポンプ回路１１０の昇圧動作を制御し、所定の昇圧電圧ＶＰを発生する構成となっている。
【０００５】
ポンプ回路１１０は、いわゆるディクソン型のチャージポンプであり、外部電源電圧ＶＰＰがドレインに印加されるＮＭＯＳトランジスタ１４２と、ＮＭＯＳトランジスタ１４２のソースがドレインに接続されたＮＭＯＳトランジスタ１４３と、ＮＭＯＳトランジスタ１４３のソースがドレインに接続されたＮＭＯＳトランジスタ１４４とで、電荷転送手段が構成されている。なお、ＮＭＯＳトランジスタ１４４のソースが、ポンプ回路１１０の出力ノードＯ１となる。ＮＭＯＳトランジスタ１４２〜１４４のドレインは、それぞれゲートに接続され、ＮＭＯＳトランジスタ１４２とＮＭＯＳトランジスタ１４３との接続ノードＰ１には、キャパシタＣ１０１の一方電極が接続され、ＮＭＯＳトランジスタ１４３とＮＭＯＳトランジスタ１４４との接続ノードＰ２には、キャパシタＣ１０２の一方電極が接続されている。
【０００６】
ポンプ回路１１０には、オシレータ回路１１２が出力するクロック信号ＣＬＫ及びレベル検出回路１１１が出力する検出信号ＤＥＴ１が入力され、クロック信号ＣＬＫ及び検出信号ＤＥＴ１によってポンプドライバであるアンド回路１４０及び１４１を制御する構成となっている。すなわち、クロック信号ＣＬＫはインバータＧ２１を介してアンド回路１４０に入力されると共にアンド回路１４１に入力され、検出信号ＤＥＴ１は、アンド回路１４０に入力されると共にアンド回路１４１に入力される構成となっている。そして、アンド回路１４０の出力ノードＮ１はキャパシタＣ１０１の他方電極に接続され、アンド回路１４１の出力ノードＮ２はキャパシタＣ１０２の他方電極に接続されている。
【０００７】
レベル検出回路１１１は、ポンプ回路１１０の出力ノードＯ１と共通電位（例えば接地電位）との間に直列に接続された抵抗Ｒ１及びＲ０と、抵抗Ｒ１とＲ０との接続ノードが反転入力端子に接続され、非反転入力端子に基準電圧ＶＲＥＦ１が入力されるコンパレータＣＰ１とを備え、コンパレータＣＰ１の出力が検出信号ＤＥＴ１として、オシレータ回路１１２及びポンプ回路１１０に与えられる。
【０００８】
オシレータ回路１１２は、検出信号ＤＥＴ１が入力されるインバータＧ１０と、検出信号ＤＥＴ１をクロック入力とし、インバータＧ１０の出力を反転クロック入力とするクロックドインバータＧ１１と、インバータＧ１１の出力が入力されるインバータＧ１２と、インバータＧ１２の出力が入力されるインバータＧ１３とを備え、インバータＧ１３の出力がクロック信号ＣＬＫとしてポンプ回路１１０に与えられる構成となっている。なお、クロック信号ＣＬＫは、インバータＧ１１の入力にも与えられる。また、インバータＧ１１とインバータＧ１２との接続ノードと、共通電位との間にはＮＭＯＳトランジスタＴ１が接続され、ＮＭＯＳトランジスタＴ１のゲートには、インバータＧ１０の出力が与えられる構成となっている。
【０００９】
以上のように構成された第１の従来例に係るフラッシュメモリ用チャージポンプ回路１００においては、直列に接続された抵抗Ｒ１及びＲ０により構成された抵抗分圧回路ＤＶ１と、コンパレータＣＰ１とを備えてレベル検出回路１１１を構成してチャージポンプ回路１００を構成している。
【００１０】
図１０は、特許文献２において開示された、第２の従来例に係る内部電源電位供給回路２００の構成を示す回路図である。図１０に示すように、外部電源電位ＶＣＥはＰＭＯＳトランジスタＱ２０１を介して内部電源電位ＶＣＩとして負荷２１１に与えられる。コンパレータ２０１は反転入力端子に基準電位Ｖｒｅｆを受け、非反転入力端子にフィードバック信号として分圧内部電源電位ＤＶＣＩを受ける。ＰＭＯＳトランジスタＱ２０１のドレインは抵抗Ｒ２１１及び抵抗Ｒ２１２を介して接地される。そして、内部電源電位ＶＣＩを抵抗Ｒ２１１及び抵抗Ｒ２１２で分圧した電圧が分圧内部電源電位ＤＶＣＩとしてコンパレータ２０１の非反転入力端子に与えられる。
【００１１】
以上のように構成された第２の従来例に係る内部電源電位供給回路２００によれば、コンパレータ２０１の動作点を自由に選ぶことができるので、内部電源電位ＶＣＩと外部電源電位ＶＣＥの設定条件にかかわらず、コンパレータ２０１の特性を良好に保つことができる。従って、この構成においては、一定の基準電位Ｖｒｅｆのもとでは、安定的に内部電源電位ＶＣＩを供給することができるという特有の効果を有している。
【００１２】
図１１は、特許文献３において開示された、第３の従来例に係る内部電圧発生回路３００の構成を示す回路図であり、内部電源電圧発生回路３００をＤＣ−ＤＣコンバータ３１３によって構成する例を示している。
【００１３】
図１１において、ＤＣ−ＤＣコンバータ３１３からの内部電源電圧Ｖ０が論理回路３０６に出力されるとともに、電圧制御発振部３０２に出力され、電圧制御発振部３０２は入力される内部電源電圧Ｖ０に対応する周波数ｆｖを有する発振信号を周波数比較部３１１に出力する。周波数比較部３１１は、例えば、電圧制御発振部３０２の出力信号ｆＶの周波数をカウントするカウンタと、基準クロックｆｒｅｆの周波数をカウントするカウンタと、両カウンタの値を比較する比較器とからなる。なお、周波数及び位相を比較する周波数・位相比較器の構成とすることができる。また、位相比較器によって構成することも可能である。制御クロック発生部３１２は、周波数の比較結果によって、２つのクロックＧ１及びＧ２のデューティ比を制御する。
【００１４】
以上のように構成された内部電圧発生回路３００においては、基準クロックの周波数ｆｒｅｆに従って内部電源電圧Ｖ０を制御している。
【００１５】
図１２は第４の従来例に係るＮＡＮＤ型フラッシュメモリ２Ｅの構成を示すブロック図である。
【００１６】
図１２において、第４の従来例に係るＮＡＮＤ型フラッシュメモリ２Ｅは、データレジスタ１０Ｒを備えたＮＡＮＤ型フラッシュメモリブロック１０と、当該ＮＡＮＤ型フラッシュメモリ２Ｅ全体の動作を制御するコントローラ２０と、所定の基準電圧Ｖｒｅｆを発生する基準電圧発生器３０と、電源電圧を基準電圧Ｖｒｅｆの所定倍数である所定電圧に昇圧するポンプ回路３１−１〜３１−Ｎと、基準電圧Ｖｒｅｆ及びポンプ回路３１−１〜３１−Ｎからの電圧に基づいて所定の内部電圧Ｖ１〜ＶＮを発生する内部電圧発生器３２−１〜３２−Ｎと、マルチパッドＭＰを介して、メモリチップのテストを行う外部装置であるテスト装置１に接続されるＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路３Ｅとを備えて構成される。ここで、ＢＩＳＴ回路３Ｅは、トリミングコントローラ３５Ａからの制御信号に基づいて基準電圧Ｖｒｅｆ及び内部電圧Ｖ１〜ＶＮのうちの１つを選択して内部電圧Ｖｉｎとして出力するスイッチ回路３３と、内部電圧Ｖｉｎを抵抗分圧して抵抗分圧後の電圧を出力する抵抗分圧回路３６と、抵抗分圧回路３６からの電圧をテスタ装置１からの外部基準電圧ＥＶｒｅｆと比較して比較結果の信号を出力するコンパレータ３７と、コントローラ２０からの制御信号に基づいて動作し、コンパレータ３７からの信号を判断する判断回路を含みかつスイッチ回路３３への制御信号の発生、並びに基準電圧発生器３０及び内部電圧発生器３２−１〜３２−Ｎに対する電圧制御を行うトリミングコントローラ３５Ａとを備えて構成される。
【００１７】
図１３は図１２のトリミングコントローラ３５Ａにより実行される内部電圧トリミング処理を示すフローチャートである。
【００１８】
図１３において、ステップＳ１において内部電圧Ｖｉｎを、第１のトリミングコード（初期値）に対応する電圧にセットし、すなわち、トリミングコードＴＣに１をセットする。ここで、トリミングコードＴＣを変化することにより、６．０Ｖから７．５Ｖまでの電圧範囲で例えば０．５Ｖ又は０．１Ｖずつで変化させることができる。次いで、ステップＳ２において、メモリのプログラムモードに移行し、ステップＳ３において、回路プログラム動作の安定化のため例えば２０μｓだけ待機する。そして、ステップＳ４において、内部電圧Ｖｉｎを抵抗分圧回路３６に印加し、ステップＳ５において、回路時定数を考慮して１０ｍｓだけ待機する。さらに、ステップＳ６において、コンパレータ３７及びトリミングコントローラ３５Ａを用いて、内部電圧Ｖｉｎを１０回測定してその平均値を計算する。そして、ステップＳ７において、内部電圧Ｖｉｎの平均値＞目標値であるか否かが判断され、ＮＯのときはステップＳ８に進む。ステップＳ８では、トリミングコードＴＣを１だけインクリメントすることにより、内部電圧Ｖｉｎを所定の増分だけ増加させた後、ステップＳ２に進み、上述の処理を繰り返す。ステップＳ７において、内部電圧Ｖｉｎの平均値＞目標値となれば、内部電圧Ｖｉｎが所定の目標値を超えて近接したと判断して当該処理を終了する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００９−２３２４８６号公報
【特許文献２】特開平１０−２３２４８６号公報
【特許文献３】特開平９−２８５１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上述のトリミングコントローラ３５Ａを用いて内部電圧Ｖ１〜ＶＮ及びＶｒｅｆを調整するために、スイッチ回路を通った内部電圧Ｖｉｎと外部基準電圧ＥＶｒｅｆとを比較するためにＢＩＳＴ回路３Ｅが設けられている。ＢＩＳＴ回路３Ｅは一般に、上述のように、抵抗分圧回路３６と、コンパレータ３７を用いて構成されているため、内部電圧Ｖ１〜ＶＮ及びＶｒｅｆを正確に調整することができないという問題点があった。
【００２１】
上記抵抗分圧回路３６は複数の抵抗を用いて構成しているために、消費電流が流れ、チャージポンプのためには余分な電流となり、これにより特に高電圧に対して電圧精度が低下するという問題点があった。もし抵抗の値が大きければ、ＣＲ時定数の遅延は大きな問題点となる。
［数１］
２０Ｖ／１０μＡ＝２ＭΩ
［数２］
２０Ｖ／１μＡ＝２０ＭΩ
【００２２】
また、抵抗の値が大きければ、占有面積が大きくなり、どのような導体材料を使用すべきかの問題となる。余分な電流が１０μＡであるとき、例えば特に２４Ｖのポンプ回路では非常に大きな電流値となる。
【００２３】
さらに、ＢＩＳＴ回路３Ｅにおいて、抵抗分圧回路３６内の抵抗の偏差及びコンパレータ３７のオフセットがまた問題となる。もし抵抗分圧比が１／１０であれば、０．０１Ｖの電圧の不正確さは内部電圧では０．１Ｖの不正確さになる。ここで、小さい抵抗分圧比はコンパレータ３７において電源電圧の問題、すなわち、分圧後電圧を電源電圧よりも小さくする必要があるという問題点があった。
【００２４】
本発明の目的は以上の問題点を解決し、コンパレータを用いず、従来例よりも小さい消費電流で動作可能であって、構成が簡単な内部電圧トリミング回路及び方法、並びに上記内部電圧トリミング回路を備えた半導体回路装置を提供することにある。
【課題を解決するための手段】
【００２５】
第１の発明に係る内部電圧トリミング回路は、クロック発振器のための電源用電流源のトランジスタに流れる電流に応じて上記クロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングする制御手段を備えた内部電圧トリミング回路であって、
上記制御手段は、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値を計数し、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第２の計数値を計数し、上記第２の計数値が上記第１の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御することを特徴とする。
【００２６】
上記内部電圧トリミング回路において、上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源をさらに備え、
上記制御手段は、上記基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値が所定値になるように上記オフセット電流を制御することを特徴とする。
【００２７】
また、上記内部電圧トリミング回路において、上記内部電圧を所定電圧に容量分圧又は抵抗分圧して上記トランジスタの制御端子に印加する分圧回路をさらに備えたことを特徴とする。
【００２８】
さらに、上記内部電圧トリミング回路において、
クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの１つを選択的に動作させる選択手段とをさらに備え、
上記制御手段は、複数の内部電圧を上記複数のトランジスタの制御端子に印加し、上記複数のトランジスタを上記選択手段により順次選択的に動作させることにより、複数の内部電圧をトリミングすることを特徴とする。
【００２９】
またさらに、上記内部電圧トリミング回路において、
クロック発振器のための電源用電流源の複数のトランジスタと、
上記複数のトランジスタのうちの１つを選択的に動作させる選択手段と、
上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源とをさらに備え、
上記基準電圧及び少なくとも１つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に印加するように構成し、
上記制御手段は、所定の同一電圧を、上記複数のトランジスタを上記選択手段により順次選択的に動作させて、上記クロック発生器から発生されるクロックの複数の計数値が互いに同一になるように上記オフセット電流を制御することにより、上記複数のトランジスタ間のバラツキを補正した後、上記複数のトランジスタを上記選択手段により選択的に動作させて、上記基準電圧及び少なくとも１つの内部電圧をそれぞれ対応する上記複数のトランジスタの制御端子に順次印加して、上記少なくとも１つの内部電圧をトリミングすることを特徴とする。
【００３０】
上記内部電圧トリミング回路において、
上記複数のトランジスタは、第１のトランジスタを含み、
上記基準電圧をスイッチ素子を介して上記第１のトランジスタの制御端子に印加し、
上記内部電圧を上記第１のトランジスタの制御端子に印加することを特徴とする。
【００３１】
また、上記内部電圧トリミング回路において、
上記複数のトランジスタは、第１及び第２のトランジスタを含み、
上記基準電圧を上記第１のトランジスタの制御端子に印加するとともに、上記基準電圧をスイッチ素子を介して上記第２のトランジスタの制御端子に印加し、
上記内部電圧を上記第２のトランジスタの制御端子に印加することを特徴とする。
【００３２】
さらに、上記内部電圧トリミング回路において、
上記複数のトランジスタは、第１、第２及び第３のトランジスタを含み、
上記基準電圧を上記第１のトランジスタの制御端子に印加するとともに、上記基準電圧を第１のスイッチ素子を介して上記第２のトランジスタの制御端子に印加し、上記基準電圧を第２のスイッチ素子を介して上記第３のトランジスタの制御端子に印加し、
上記内部電圧を上記第２のトランジスタの制御端子に印加し、
上記内部電圧よりも高い内部電圧である高電圧を上記第３のトランジスタの制御端子に印加することを特徴とする。
【００３３】
第２の発明に係る半導体回路装置は、上記内部電圧トリミング回路を備えたことを特徴とする。
【００３４】
第３の発明に係る内部電圧トリミング方法は、
クロック発振器のための電源用電流源のトランジスタに流れる電流に応じて上記クロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングする内部電圧トリミング方法であって、
所定の基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値を計数するステップと、
上記内部電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第２の計数値を計数し、上記第２の計数値が上記第１の計数値に実質的に一致するように、上記内部電圧発生器から発生される内部電圧を制御するステップとを含むことを特徴とする。
【００３５】
上記内部電圧トリミング方法において、上記基準電圧を上記トランジスタの制御端子に印加したときの上記クロック発生器から発生されるクロックの第１の計数値が所定値になるように、上記電源用電流源のトランジスタに流れる電流に対して加算するオフセット電流を発生する別の電流源のオフセット電流を制御するステップをさらに含むことを特徴とする。
【発明の効果】
【００３６】
従って、本発明に係る内部電圧トリミング回路及び方法によれば、抵抗分圧回路及びコンパレータを用いず、従来例よりも小さい消費電流で動作可能であって、構成が簡単な内部電圧トリミング回路及び方法を提供できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ２の構成を示すブロック図である。
【図２】図１のクロック発生器３４の詳細構成を示す回路図である。
【図３】図１のトリミングコントローラ３５により実行される内部電圧トリミング処理を示すフローチャートである。
【図４】図１のノードＡの電圧ＶＡと、１００００ＣＬＫ期間との関係を示す表である。
【図５】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ａの構成を示すブロック図である。
【図６】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｂの構成を示すブロック図である。
【図７】本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｃの構成を示すブロック図である。
【図８】本発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｄの構成を示すブロック図である。
【図９】第１の従来例に係るフラッシュメモリ用チャージポンプ回路１００の構成を示す回路図である。
【図１０】第２の従来例に係る内部電源電位供給回路２００の構成を示す回路図である。
【図１１】第３の従来例に係る内部電圧発生回路３００の構成を示す回路図である。
【図１２】第４の従来例に係るＮＡＮＤ型フラッシュメモリ２Ｅの構成を示すブロック図である。
【図１３】図１２のトリミングコントローラ３５Ａにより実行される内部電圧トリミング処理を示すフローチャートである。
【発明を実施するための形態】
【００３８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３９】
第１の実施形態．
図１は本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ２の構成を示すブロック図である。
【００４０】
図１において、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ２は、データレジスタ１０Ｒを備えたＮＡＮＤ型フラッシュメモリブロック１０と、各種制御信号及び選択信号を発生して当該ＮＡＮＤ型フラッシュメモリ２Ｅ全体の動作を制御するコントローラ２０と、内部動作ステータスであるレディ／ビジーを示すＲＢ＃信号を発生するＲＢ＃コントローラ２１と、所定の基準電圧Ｖｒｅｆを発生する基準電圧発生器３０と、電源電圧を基準電圧Ｖｒｅｆの所定倍数である所定電圧に昇圧する複数Ｎ個のポンプ回路３１−１〜３１−Ｎと、基準電圧Ｖｒｅｆ及びポンプ回路３１−１〜３１−Ｎからの電圧に基づいて互いに異なる所定の内部電圧Ｖ１〜ＶＮ（例えば、Ｖｒｅｆ＜Ｖ１＜Ｖ２＜…＜ＶＮ）を発生する複数Ｎ個の内部電圧発生器３２−１〜３２−Ｎと、マルチパッドＭＰを介して、メモリチップのテストを行う外部装置であるテスト装置１に接続されるＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路３とを備えて構成される。
【００４１】
ここで、本実施形態に係るクロック発振器のための電源用電流源のトランジスタに流れる電流に応じてクロック発生器から発生されるクロックの計数値が変化することを利用して、半導体回路装置の内部電圧発生器から発生される内部電圧をトリミングするトリミングコントローラ３５を備えた内部電圧トリミング回路において、トリミングコントローラ３５は、所定の基準電圧をトランジスタの制御端子に印加したときのクロック発生器から発生されるクロックの第１の計数値を計数し、内部電圧をトランジスタの制御端子に印加したときのクロック発生器から発生されるクロックの第２の計数値を計数し、第２の計数値が第１の計数値に実質的に一致するように、内部電圧発生器から発生される内部電圧を制御することを特徴としている。
【００４２】
図１において、ＢＩＳＴ回路３は、トリミングコントローラ３５からの制御信号に基づいて基準電圧Ｖｒｅｆ及び内部電圧Ｖ１〜ＶＮのうちの１つを選択して内部電圧Ｖｉｎとして出力するスイッチ回路３３と、所定のクロック周波数を有するクロックＣＬＫを発生するクロック発生器３４と、コントローラ２０及びＲＢ＃コントローラ２１からの制御信号に基づいて動作し、クロック発生器３４からのクロックを計数するクロックカウンタを含みかつスイッチ回路３３への制御信号の発生、基準電圧発生器３０及び内部電圧発生器３２−１〜３２−Ｎに対する電圧制御、並びにＢＩＳＴ回路３内のスイッチ素子の制御信号（図１においては、ＭＯＳトランジスタＱ１の制御信号Ｔｓｗ）の発生を行うトリミングコントローラ３５と、テスタ装置１からの外部基準電圧ＥＶｒｅｆを入力するか否かを切り替えるＭＯＳトランジスタＱ１と、クロック発生器３４の電源用電流源のクロック電流Ｉｃｌｏｃｋを制御する全体電流Ｉｔｏｔａｌを発生するＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ２に対してクロック電流Ｉｃｌｏｃｋを調整するためのオフセット電流Ｉｏｆｆｓｅｔを発生して対応する電流を供給するＭＯＳトランジスタＱ３，Ｑ４とを備えて構成される。なお、ＢＩＳＴ回路３において、ポンプ回路３１−Ｎ及びスイッチ回路３３がオンしていないときはその出力端子はハイインピーダンス状態となり、出力電圧を出力しない。
【００４３】
テスタ装置１からの外部基準電圧ＥＶｒｅｆはマルチパッドＭＰ及び、制御信号Ｔｓｗによりオン又はオフされるＭＯＳトランジスタＱ１（テスタ装置１からの外部基準電圧ＥＶｒｅｆを入力するか否かを切り替えるスイッチ素子である。）を介して、ＭＯＳトランジスタＱ２のゲート（制御端子）であるノードＡに印加される。一方、スイッチ回路３３からの内部電圧ＶｉｎはノードＡに印加される。ＭＯＳトランジスタＱ３，Ｑ４はカレントミラー回路を構成し、ＭＯＳトランジスタＱ４にオフセット電流Ｉｏｆｆｓｅｔが流れるとき、例えば対応する同じ電流（例えば、ＭＯＳトランジスタＱ３，Ｑ４が互いに同一サイズであれば、１対１の電流関係になり、サイズ比が異なれば、それに応じて電流比が変化する。）がＭＯＳトランジスタＱ３に流れ、当該電流はクロック電流Ｉｃｌｏｃｋと合流して、ＭＯＳトランジスタＱ２を流れる全体電流Ｉｔｏｔａｌとなる。すなわち、各電流は次式で表される。
【００４４】
［数３］
Ｉｔｏｔａｌ＝Ｉｃｌｏｃｋ＋Ｉｏｆｆｓｅｔ
【００４５】
以上のように構成されたＢＩＳＴ回路３において、テスタ装置１からの外部基準電圧ＥＶｒｅｆはマルチパッドＭＰ及びＭＯＳトランジスタＱ１を介して、クロック発生器３４の電源用電流源を構成するＭＯＳトランジスタＱ２のゲートであるノードＡに印加される。ここで、クロック発生器３４により発生されるクロックのクロック周波数は、ノードＡの電圧ＶＡの関数として変化する。トリミングコントローラ３５が、クロックカウンタにより計数される計数値が所定の目標値Ｎｃｒｅｆに一致するように、オフセット電流Ｉｏｆｆｓｅｔを制御した後、ＭＯＳトランジスタＱ１をオフして、内部電圧ＶｉｎをノードＡに印加してクロックの計数値をチェックする。ここで、トリミングコントローラ３５は、トリミングコードＴＣを変化させて内部電圧Ｖｉｎ（＝内部電圧ＶＮ又はＶｒｅｆ）を変化することにより、クロックの計数値が上記目標値Ｎｃｒｅｆに一致するように制御する。このとき、内部電圧Ｖｉｎは外部基準電圧ＥＶｒｅｆに一致することになる。
【００４６】
図２は、図１のクロック発生器３４の詳細構成を示す回路図である。図２において、クロック発生器３４は、ＭＯＳトランジスタＱ１１，Ｑ１２からなるインバータ４１と、ＭＯＳトランジスタＱ１３，Ｑ１４からなるインバータ４２と、ＭＯＳトランジスタＱ１５，Ｑ１６からなるインバータ４３とがリング状に接続されてリング発振器を構成する。ここで、ＭＯＳトランジスタＱ４３及びＱ１７はイネーブル信号ＥＮに基づいて出力制御するために設けられ、インバータ４３の出力端子からクロックＣＬＫが出力される。また、ＭＯＳトランジスタＱ５０，Ｑ５１，Ｑ２１，Ｑ３１，Ｑ４１は正極側の電源電流のための回路であって、これらのＭＯＳトランジスタはカレントミラー回路を構成し、ＭＯＳトランジスタＱ５０に流れるクロック電流Ｉｃｌｏｃｋに対応する電流がリング発振器に流れるように構成される。また、ＭＯＳトランジスタＱ５２，Ｑ５３，Ｑ２２，Ｑ２３，Ｑ３２，Ｑ３３，Ｑ４２は、負極側の電源電流のための回路である。なお、キャパシタＣ３，Ｃ４はリング発振器のクロック周波数を調整するための容量である。
【００４７】
以上のように構成されたクロック発生器３４において、クロック電流Ｉｃｌｏｃｋを変化させることにより、リング発振器に供給される電源電流が変化してクロック周波数が変化する。具体的には、クロック電流Ｉｃｌｏｃｋを大きくすれば、クロック周波数は高くなる。
【００４８】
図３は、図１のトリミングコントローラ３５により実行される内部電圧トリミング処理を示すフローチャートである。図３において、図１３と同様のステップについては同一のステップ番号を付している。
【００４９】
図３において、ステップＳ１１において、外部基準電圧ＥＶｒｅｆをノードＡに印加し、ステップＳ１２において、オフセット電流を０にリセットする。次いで、ステップＳ１３において１ｍｓ当たりのクロックを計数し、ステップＳ１４において、計数値Ｎｃｃ＜Ｎｃｒｅｆとなったか否かを判断し、ＹＥＳのときはステップＳ１に進む一方、ＮＯのときはステップＳ１５に進む。ステップＳ１５において、オフセット電流Ｉｏｆｆｓｅｔを所定の増加量だけ増加してクロック周波数を下げてステップＳ１３に戻る。次いで、ステップＳ１において、内部電圧Ｖｉｎを、第１のトリミングコード（初期値）に対応する電圧にセットし、すなわち、トリミングコードＴＣを１にリセットし、ステップＳ２において、メモリのプログラムモードに移行する。そして、ステップＳ３において、回路プログラム動作の安定化のため例えば２０μｓだけ待機し、ステップＳ４Ａにおいて、内部電圧ＶｉｎをノードＡに印加し、ステップＳ５Ａにおいて、約０．１ｍｓだけ待機する。そして、ステップＳ２１において、１ｍｓ当たりのクロックを計数し、ステップＳ２２において、計数値Ｎｃｃ＞Ｎｃｒｅｆであるか否かが判断され、ＮＯのときはステップＳ８に進み、トリミングコードＴＣを１だけインクリメントすることにより、内部電圧Ｖｉｎを所定の増分電圧だけ増加させた後、ステップＳ２に進む。一方、ステップＳ２２でＹＥＳのときは当該処理を終了する。
【００５０】
以上のように構成された本実施形態によれば、以下の特有の効果を有する。
【００５１】
（１）図３のフローを図１３のフローと比較すると、ステップＳ１１〜Ｓ１５の処理が増えているものの、ステップＳ５Ａで約０．１ｍｓだけ待機し、ステップＳ２１で１ｍｓ当たりのクロックを計数するのみで１回分の内部電圧と外部基準電圧の比較を行っているので、図１３のステップＳ５で１０ｍｓだけ待機しかつステップＳ６で内部電圧を１０回測定して平均値を計算することに比較して大幅に処理時間を短縮できる。
（２）ＭＯＳトランジスタＱ１は例えば２４Ｖの外部基準電圧ＥＶｒｅｆを通過させることができるので、抵抗分圧回路は必要としない。
（３）このことは、内部電圧ＶｉｎをノードＡに直接に印加することができ、内部電圧Ｖｉｎが抵抗を流れるときの消費電流が増大することもない。また、抵抗の分圧比による精度低下もない。
（４）ポンプ回路３１−１〜３１−Ｎからの電圧供給時に、抵抗による消費電流が流れないので、トリミングを実際のメモリ動作と同一の負荷状態で行うことができる。
（５）抵抗分圧回路３６及びコンパレータ３７を用いないので、トリミングは、抵抗値の偏差やコンパレータのオフセットから解放された状態となる。
（６）クロックカウンタは非常に簡単な構成を有し、計数値の比較も非常に簡単であって、ＢＩＳＴ回路３を従来技術に比較して大幅に簡単に構成できる。
（７）以上説明したように、内部電圧Ｖｉｎのトリミングは非常に正確に実行できる。
【００５２】
以上のように構成された本実施形態によれば、その分解能は、例えばＮＡＮＤ型フラッシュメモリに対して十分に高精細であることを以下に示す。図４は図１のノードＡの電圧ＶＡと、１００００ＣＬＫ期間との関係を示す表である。図４から明らかなように、例えば、オフセット電流Ｉｏｆｆｓｅｔを調整した後、ノード電圧ＶＡの目標電圧が３０Ｖ、１００００ＣＬＫ期間（Ｔｖｒｅｆ）が１ｍｓであるとき、５０ｍＶの電圧差は２．６％のＣＬＫ期間シフトになり、これは２６０サイクルに対応する。従って、次式の計算から電圧分解能は０．２ｍＶとなる。
［数４］
５０ｍＶ／２６０サイクル＝０．２ｍＶ
【００５３】
実際のＮＡＮＤ型フラッシュメモリの測定では、１０ｍＶは測定の正確さの限界値であり、上記の０．２ｍＶは、本実施形態に係る装置及び方法の分解能は非常に良好である。
【００５４】
第２の実施形態．
図５は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ａの構成を示すブロック図である。第２の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ａは、ＢＩＳＴ回路３Ａを備え、ＢＩＳＴ回路３Ａは図１のＢＩＳＴ回路３に比較して、
（１）ノードＡと、スイッチ回路３３の出力端子との間にキャパシタＣ１を挿入したこと、並びに、
（２）ノードＡと接地との間にキャパシタＣ２を挿入したことを特徴としている。
【００５５】
図５において、Ｃ１＝Ｃ２に設定され、例えば、外部基準電圧ＥＶｒｅｆが１５Ｖであるときに、内部電圧Ｖｉｎとしてその２倍の３０Ｖに設定することが可能になる。すなわち、キャパシタＣ１，Ｃ２を０Ｖに放電してリセットした後、内部電圧Ｖｉｎを印加するとキャパシタＣ１，Ｃ２によりノードＡに内部電圧Ｖｉｎの１／２の電圧を発生させ、当該キャパシタＣ１，Ｃ２により内部電圧Ｖｉｎを分圧するいわゆる容量分圧回路３８を構成する。まず、ＭＰに外部基準電圧ＥＶｒｅｆを印加し、信号ＴｓｗによりＭＯＳトランジスタＱ１をＯＮしてノードＡに外部基準電圧ＥＶｒｅｆを印加して、オフセット電流Ｉｏｆｆｓｅｔを調整、クロック周波数をＮｃｒｅｆに調整する。次に、キャパシタＣ１，Ｃ２をリセットした後、ＭＯＳトランジスタＱ１をオフにしてノードＡをフローティングにして、内部電圧Ｖｉｎを印加すると、前述のようにノードＡの電圧は１／２Ｖｉｎとなるので、内部電圧トリミングコードＴＣを調整した後は、内部電圧Ｖｉｎは外部基準電圧ＥＶｒｅｆの２倍となる。ここで、リセット時間だけ動作時間が遅くなるが、内部電圧Ｖｉｎが外部基準電圧ＥＶｒｅｆよりも高いときに有効である。例えば、内部電圧Ｖｉｎ＝３０Ｖに対しては、従来の外部基準電圧ＥＶｒｅｆが約１．３Ｖの場合に比べ、誤差は１／１０以下と改善される。
【００５６】
以上の実施形態においては、内部電圧ＶｉｎをキャパシタＣ１，Ｃ２を用いて容量分圧しているが、本発明はこれに限らず、内部電圧ＶｉｎをキャパシタＣ１，Ｃ２に対応する２つの抵抗を用いて抵抗分圧する分圧回路を構成してもよい。
【００５７】
第３の実施形態．
図６は本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｂの構成を示すブロック図である。第３の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｂは、ＢＩＳＴ回路３Ｂを備え、ＢＩＳＴ回路３Ｂは図１のＢＩＳＴ回路３に比較して、
（１）電源用電流源のＭＯＳトランジスタＱ２に代えて、トランジスタサイズが互いに異なるＭＯＳトランジスタＱ６１，Ｑ６２，Ｑ６３を備えたこと、並びに、
（２）ＭＯＳトランジスタＱ６１，Ｑ６２，Ｑ６３とそれぞれ直列に選択用ＭＯＳトランジスタＱ６４，Ｑ６５，Ｑ６６を備えたことを特徴としている。
【００５８】
図６において、ＭＯＳトランジスタＱ６１，Ｑ６２，Ｑ６３の各ゲートはノードＡに接続され、その各ドレインは接地され、その各ソースはそれぞれ各選択用ＭＯＳトランジスタＱ６４，Ｑ６５，Ｑ６６を介してＭＯＳトランジスタＱ３に接続される。なお、各選択用ＭＯＳトランジスタＱ６４，Ｑ６５，Ｑ６６はそれぞれ、トリミングコントローラ３５からの選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３を用いて、それらのうちのいずれか１つが選択される。以上のように構成されたＢＩＳＴ回路３Ｂでは、ＭＯＳトランジスタＱ６１，Ｑ６２，Ｑ６３のトランジスタサイズを互いに異ならせることで、クロック電流Ｉｃｌｏｃｋに対して内部電圧Ｖｉｎの値に応じてＭＯＳトランジスタＱ６１，Ｑ６２，Ｑ６３のいずれかを選択することにより最適なＭＯＳトランジスタのバイアス条件に設定できるので、第１の実施形態に比較して、クロック周波数の測定精度、すなわち内部電圧の測定精度を向上できる。
【００５９】
第４の実施形態．
図７は、本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｃの構成を示すブロック図である。第４の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｃは、ＢＩＳＴ回路３Ｃを備え、ＢＩＳＴ回路３Ｃは図１のＢＩＳＴ回路３に比較して、
（１）テスタ装置１からの外部基準電圧ＥＶｒｅｆを入力するか否かを切り替えスイッチ素子であるＭＯＳトランジスタＱ１を省略したこと、
（２）電源用電流源のＭＯＳトランジスタＱ２に代えて、トランジスタサイズが互いに異なるＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃを備え、
（３）ＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃとそれぞれ直列に選択用ＭＯＳトランジスタＱ７１，Ｑ７２，Ｑ７３を備えたこと、
（４）外部基準電圧ＥＶｒｅｆを選択的に入力するためのスイッチ素子であるＭＯＳトランジスタＱ８１，Ｑ８２を備えたことを特徴としている。
【００６０】
図７において、ＭＯＳトランジスタＱａのゲートはノード電圧ＶＡのノードＡに接続され、ＭＯＳトランジスタＱｂのゲートはノード電圧ＶＢのノードＢ及びＭＯＳトランジスタＱ８２を介してマルチパッドＭＰに接続され、ＭＯＳトランジスタＱｃのゲートはノード電圧ＶＣのノードＣ及びＭＯＳトランジスタＱ８１を介してマルチパッドＭＰに接続される。各ＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃの各ドレインはＭＯＳトランジスタＱ３及びクロック発生器３４に接続され、その各ソースはそれぞれ各選択用ＭＯＳトランジスタＱ７１，Ｑ７２，Ｑ７３を介して接地される。なお、各選択用ＭＯＳトランジスタＱ７１，Ｑ７２，Ｑ７３はそれぞれ、トリミングコントローラ３５からの選択信号ＳＥＬ１１，ＳＥＬ１２，ＳＥＬ１３を用いて、それらのうちのいずれか１つが選択される。ここで、テスタ装置１からの外部基準電圧ＥＶｒｅｆはマルチパッドＭＰを介してノードＡに印加されるとともに、ＭＯＳトランジスタＱ８２を介してノードＢに印加され、また、ＭＯＳトランジスタＱ８１を介してノードＣに印加される。なお、３個のＭＯＳトランジスタＱ７１，Ｑ７２，Ｑ７３は互いに実質的に同一のサイズで構成される。
【００６１】
以上のように構成されたＢＩＳＴ回路３Ｃでは、入力スイッチ素子であるＭＯＳトランジスタＱ１を省略するために、テスタ装置１からマルチパッドＭＰを介して入力される外部基準電圧ＥＶｒｅｆと、スイッチ回路３３からの内部電圧Ｖｉｎと、ポンプ回路３１−Ｎからの高電圧ＶＰＰ（ＶＰＰ＞ＶＮ）とをそれぞれ別々のＭＯＳトランジスタＱａ，Ｑｃ，Ｑｂで受け、そして、ＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃのトランジスタばらつきの効果を事前に測定して補正するためにスイッチ素子であるＭＯＳトランジスタＱ８１，Ｑ８２を設けている。
【００６２】
（ステップＳＳ１）まず、スイッチ回路３３をオフし、マルチパッドＭＰにＥＶｒｅｆを印加して、例えばオフセット電流Ｉｏｆｆｓｅｔを所定の初期値にセットし、制御信号ＳＷ１，ＳＷ２により、ＭＯＳトランジスタＱ８１，Ｑ８２をオフし、選択信号ＳＥＬ１１によりＭＯＳトランジスタＱ７１をオンする。そして、ＭＯＳトランジスタＱａのみを動作させて、このときのクロックを計数し、Ｉｏｆｆｓｅｔを調整して計数値をＮｃｒｅｆに合わせる。
（ステップＳＳ２）次いで、制御信号ＳＷ２により、ＭＯＳトランジスタＱ８２をオンし、選択信号ＳＥＬ１１によりＭＯＳトランジスタＱ７１をオフしかつ選択信号ＳＥＬ１２によりＭＯＳトランジスタＱ７２をオンする。そして、ＭＯＳトランジスタＱｂのみを動作させて、このときのクロックを計数して計数値Ｎｂを測定した後、計数値Ｎｂが所定の基準値Ｎｃｒｅｆとなるようにオフセット電流Ｉｏｆｆｓｅｔを増減してその測定値を記憶してセットする。これにより、ＭＯＳトランジスタＱａ，Ｑｂ間のトランジスタバラツキを補正することができる。
（ステップＳＳ３）次いで、制御信号ＳＷ２により、ＭＯＳトランジスタＱ８２をオフしかつ制御信号ＳＷ１により、ＭＯＳトランジスタＱ８１をオンし、選択信号ＳＥＬ１２によりＭＯＳトランジスタＱ７２をオフしかつ選択信号ＳＥＬ１３によりＭＯＳトランジスタＱ７３をオンする。そして、ＭＯＳトランジスタＱｃのみを動作させて、このときのクロックを計数してクロック計数値Ｎｃを測定した後、計数値Ｎｃが所定の基準値Ｎｃｒｅｆとなるようにオフセット電流Ｉｏｆｆｓｅｔを増減してその測定値を記憶してセットする。これにより、ＭＯＳトランジスタＱａ，Ｑｃ間のトランジスタバラツキを補正することができる。
【００６３】
（ステップＳＳ４）次いで、制御信号ＳＷ１，ＳＷ２により、ＭＯＳトランジスタＱ８１，Ｑ８２をオフする。
（ステップＳＳ５）次いで、選択信号ＳＥＬ１１によりＭＯＳトランジスタＱａのみを動作させて、外部基準電圧ＥＶｒｅｆに関するクロックの計数値Ｎｃｒｅｆを計数し、選択信号ＳＥＬ１３によりＭＯＳトランジスタＱｃのみを動作させて、またＱａ，Ｑｃ間のバラツキを補正したＩｏｆｆｓｅｔを設定して、内部電圧Ｖｉｎに関するクロックの計数値Ｎｃｃを計数し、図３の内部電圧トリミング処理を実行する。
（ステップＳＳ６）次いで、選択信号ＳＥＬ１２によりＭＯＳトランジスタＱａのみを動作させて、外部基準電圧ＥＶｒｅｆに関するクロックの計数値Ｎｃｒｅｆを計数し、選択信号ＳＥＬ１２によりＭＯＳトランジスタＱｂのみを動作させて、またＱａ，Ｑｂ間のバラツキを補正したＩｏｆｆｓｅｔを設定して、高電圧ＶＰＰに関するクロックの計数値Ｎｃｃを計数し、図３の内部電圧トリミング処理を実行する。
【００６４】
以上のように構成された第４の実施形態では、入力スイッチ素子であるＭＯＳトランジスタＱ１を省略するために、テスタ装置１からマルチパッドＭＰを介して入力される外部基準電圧ＥＶｒｅｆと、スイッチ回路３３からの内部電圧Ｖｉｎと、ポンプ回路３１−Ｎからの高電圧ＶＰＰとをそれぞれ別々のＭＯＳトランジスタＱａ，Ｑｃ，Ｑｂで受け、そして、ＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃ間のトランジスタばらつきを補正することができる。これにより、内部電圧Ｖｉｎと、例えば３０Ｖである高電圧ＶＰＰとを別々の回路で測定することで、従来技術に比較して、高精度で高電圧ＶＰＰを測定できるという特有の効果を有する。
【００６５】
以上の第４の実施形態では、ステップＳＳ２及びＳＳ３において、クロック計数値が所定の基準値Ｎｃｒｅｆとなるようにオフセット電流Ｉｏｆｆｓｅｔを増減してその測定値を記憶してセットすることより、ＭＯＳトランジスタＱａ，Ｑｂ間又はＭＯＳトランジスタＱａ，Ｑｃ間のトランジスタバラツキを補正しているが、本発明はこれに限らず、ステップＳＳ２及びＳＳ３のごとく、オフセット電流Ｉｏｆｆｓｅｔの増減値を記憶しておいて、オフセット電流Ｉｏｆｆｓｅｔを上記３つの場合において同一に設定しておいて、オフセット電流Ｉｏｆｆｓｅｔの増減値に対応するクロック周波数又はクロック計数値を、ＭＯＳトランジスタＱａ，Ｑｂ間又はＭＯＳトランジスタＱａ，Ｑｃ間のトランジスタバラツキを補正するように補正してもよい。
【００６６】
以上の第４の実施形態において、高電圧ＶＰＰ及び高電圧ＶＰＰに接続されるＢＩＳＴ回路３Ｃの回路を備えなくてもよい。
【００６７】
第５の実施形態．
図８は、本発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｄの構成を示すブロック図である。第５の実施形態に係るＮＡＮＤ型フラッシュメモリ２Ｄは、ＢＩＳＴ回路３Ｄを備え、第４の実施形態に係るＢＩＳＴ回路３Ｃと同様の作用効果を実現するために、ＢＩＳＴ回路３Ｄは図７のＢＩＳＴ回路Ｃに比較して、
（１）ＭＯＳトランジスタＱ８１，Ｑ８２に代えて、第１の実施形態に係るＭＯＳトランジスタＱ１、及び選択信号ＳＥＬ１１により制御されるＭＯＳトランジスタＱ１Ａを備えたことを特徴としている。
【００６８】
すなわち、本実施形態では、第１の実施形態に係るＭＯＳトランジスタＱ１（スイッチ素子）を使用するために、ＭＯＳトランジスタＱ８１，Ｑ８２に代えて、ＭＯＳトランジスタＱ１Ａ（スイッチ素子）を備え、第４の実施形態に係るＢＩＳＴ回路３Ｃと同様の作用効果を実現する。図８において、テスタ装置１からの外部基準電圧ＥＶｒｅｆは、マルチパッドＭＰ及びＭＯＳトランジスタＱ１Ａを介してノードＢに印加される。
【００６９】
以上のように構成されたＢＩＳＴ回路３Ｄでは、テスタ装置１からマルチパッドＭＰを介して入力される外部基準電圧ＥＶｒｅｆと、スイッチ回路３３からの内部電圧Ｖｉｎと、ポンプ回路３１−Ｎからの高電圧ＶＰＰとをそれぞれ別々のＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃで受け、そして、ＭＯＳトランジスタＱｂ，Ｑｃのトランジスタばらつきの効果を事前に測定して補正するためにスイッチ素子であるＭＯＳトランジスタＱ１，Ｑ１Ａを設けている。そして、本実施形態では、第１の実施形態と第４の実施形態とを組み合わせたものであって、
（１）第１の実施形態と同様に、外部基準電圧ＥＶｒｅｆと内部電圧Ｖｉｎとの比較はＭＯＳトランジスタＱａで行う。
（２）第４の実施形態と同様に、外部基準電圧ＥＶｒｅｆと高電圧ＶＰＰとの比較はＭＯＳトランジスタＱｂ，Ｑｃで行う。
【００７０】
（ステップＳＳ１１）まず、スイッチ回路３３をオフし、マルチパッドＭＰに内部電圧Ｖｉｎに対応する外部基準電圧ＥＶｒｅｆ１を印加して、例えばオフセット電流Ｉｏｆｆｓｅｔを所定の初期値にセットし、制御信号ＴｓｗによりＭＯＳトランジスタＱ１をオンし、制御信号ＳＷ１１によりＭＯＳトランジスタＱ１Ａをオフし、選択信号ＳＥＬ１１によりＭＯＳトランジスタＱ７１をオンする。そして、ＭＯＳトランジスタＱａのみを動作させて、このときのクロックを計数し、オフセット電流Ｉｏｆｆｓｅｔを調整して計数値をＮｃｒｅｆに合わせる。このシーケンスは図３のステップＳ１１〜Ｓ１５に相当する。
【００７１】
（ステップＳＳ１２）次いで、内部電圧Ｖｉｎのトリミング処理を行う。制御信号ＴｓｗによりＭＯＳトランジスタＱ１をオフし、スイッチ回路３３をオンして内部電圧を出力ＶｉｎとしてノードＡに印加する。選択信号ＳＥＬ１１によりＭＯＳトランジスタＱ７１をオンして、ＭＯＳトランジスタＱａのみを動作させて、このときのクロックを計数してクロック計数値Ｎａを測定した後、クロック計数値Ｎａが所定の基準値Ｎｃｒｅｆとなるように、対応する内部電圧のトリムコードを変えてＶｉｎを調整する。Ｎａ＝Ｎｃｒｅｆと一致した時点でトリミングが終了で、図３のステップＳ１〜Ｓ８〜終了の部分のシーケンスに相当する。以上のステップＳ１１及びＳ１２の処理は第１の実施形態と同様である。
【００７２】
（ステップＳＳ１３）次いで、ポンプ回路３１−Ｎから出力される高電圧ＶＰＰのトリミングに移るが、これにはＭＯＳトランジスタＱｂとＱｃを使用するので、まず両者のトランジスタバラツキを補正する。ここで、高電圧ＶＰＰは内部電圧の最高電圧で電圧ドロップなしにはＭＯＳトランジスタ（図８において、例えばＱ１，Ｑ１Ａ）に高電圧ＶＰＰを通せない場合について説明する。ゲート電圧が高電圧ＶＰＰでドレイン電圧が高電圧ＶＰＰの場合にソース電圧に出力できる電圧をＶＰＰＩ（＜ＶＰＰであって、例えば電圧ＶＰＰより所定のしきい値電圧以上低下した電圧である。）とする。
【００７３】
ポンプ回路３１−Ｎをオフし、マルチパッドＭＰに高電圧ＶＰＰＩに対応する外部基準電圧ＥＶｒｅｆＰＩを印加して、例えばオフセット電流Ｉｏｆｆｓｅｔを所定の初期値にセットし、制御信号ＴｓｗによりＭＯＳトランジスタＱ１をオフし、制御信号ＳＷ１１によりＭＯＳトランジスタＱ１Ａをオフし、選択信号ＳＥＬ１１及びＳＥＬ１２によりＭＯＳトランジスタＱ７１及びＱ７２をオフしかつ選択信号ＳＥＬ１３によりＭＯＳトランジスタＱ７３をオンする。そして、ＭＯＳトランジスタＱｃのみを動作させて、このときのクロックを計数してクロック計数値Ｎｃを測定した後、クロック計数値Ｎｃが所定の基準値Ｎｃｒｅｆとなるようにオフセット電流Ｉｏｆｆｓｅｔを増減してその測定値を記憶してセットする。このシーケンスはＱｃに対しての、図３のＳ１１〜Ｓ１５に相当する。ここで、上記基準値ＮｃｒｅｆはステップＳＳ１１，ＳＳ１２と異なっても良い。
【００７４】
（ステップＳＳ１４）次いで、制御信号ＳＷ１１によりＭＯＳトランジスタＱ１Ａをオンし、選択信号ＳＥＬ１１及びＳＥＬ１３によりＭＯＳトランジスタＱ７１及びＱ７３をオフしかつ選択信号ＳＥＬ１２によりＭＯＳトランジスタＱ７２をオンする。そして、ＭＯＳトランジスタＱｂのみを動作させて、このときのクロックを計数してクロック計数値Ｎｂを測定した後、クロック計数値Ｎｂが前記の基準値Ｎｃｒｅｆとなるようにオフセット電流Ｉｏｆｆｓｅｔを増減してその測定値を記憶してセットする。このシーケンスはＱｂに対しての、図３のＳ１１〜Ｓ１５に相当する。これにより、ＭＯＳトランジスタＱｂ，Ｑｃ間のトランジスタバラツキを補正することができる。
【００７５】
（ステップＳＳ１５）次いで、高電圧ＶＰＰのトリミング作業を行う。制御信号ＳＷ１１によりＭＯＳトランジスタＱ１Ａをオフし、マルチパッドＭＰに本来の高電圧ＶＰＰに対応する外部基準電圧ＥＶｒｅｆＰを印加して、ステップＳＳ１３でＱｃに対して得たオフセット電流Ｉｏｆｆｓｅｔをセットし、選択信号ＳＥＬ１１及びＳＥＬ１２によりＭＯＳトランジスタＱ７１及びＱ７２をオフしかつ選択信号ＳＥＬ１３によりＭＯＳトランジスタＱ７３をオンする。そして、ＭＯＳトランジスタＱｃのみを動作させて、このときのクロックを計数してクロック計数値ＮｃＰを測定する。
【００７６】
（ステップＳＳ１６）制御信号ＳＷ１１によりＭＯＳトランジスタＱ１Ａをオフし、ポンプ回路３１−ＮをオンしてノードＢに高電圧ＶＰＰを印加する。ステップＳＳ１４でＭＯＳトランジスタＱｂに対して得たオフセット電流Ｉｏｆｆｓｅｔをセットし、選択信号ＳＥＬ１２によりＭＯＳトランジスタＱ７２をオンしかつ選択信号ＳＥＬ１１及びＳＥＬ１３によりＭＯＳトランジスタＱ７１及びＱ７３をオフする。そして、ＭＯＳトランジスタＱｂのみを動作させて、このときのクロックを計数してクロック計数値Ｎｂを測定した後、クロック計数値ＮｂがステップＳＳ１５で得たクロック計数値ＮｃＰとなるように、対応する高電圧のトリムコードを変えて高電圧ＶＰＰを調整する。Ｎｂ＝ＮｃＰと一致した時点でトリミングが終了で、高電圧ＶＰＰはターゲット電圧に等しい外部基準電圧ＥＶｒｅｆＰに設定される。
【００７７】
ステップＳＳ１５、ＳＳ１６では、高電圧ＶＰＰより低い電圧ＶＰＰＩの一点で補正を行ったが、複数点の電圧ＶＰＰＩの測定によりもっと正確にオフセット電流Ｉｏｆｆｓｅｔを例えば線形補間補正し、あるいはクロック計数値ＮｃＰの設定を行うことも良い。また、ステップＳＳ１４の処理とステップＳＳ１５の処理の順序を入れ替えても良い。
【００７８】
以上のように構成された第５の実施形態では、第１の実施形態と同様の処理を行った後、テスタ装置１からマルチパッドＭＰを介して入力される外部基準電圧ＥＶｒｅｆＰＩ、ＥＶｒｅｆＰと、スイッチ回路３３からの内部電圧Ｖｉｎと、ポンプ回路３１−Ｎからの高電圧ＶＰＰとをそれぞれ別々のＭＯＳトランジスタＱａ，Ｑｃ，Ｑｂで受け、そして、ＭＯＳトランジスタＱｂ，Ｑｃ間のトランジスタばらつきを補正することができる。これにより、内部電圧Ｖｉｎと、例えば３０Ｖである高電圧ＶＰＰとを別々の回路で測定することで、従来技術に比較して、高精度で高電圧ＶＰＰを測定できるという特有の効果を有する。
【００７９】
なお、第５の実施形態の処理のうち、第１の実施形態と同様の処理（ＳＳ１１〜ＳＳ１２）ののちの後半の処理（ＳＳ１３〜ＳＳ１６）の方法を、第４の実施形態に適用して行ってもよい。
【００８０】
以上の第５の実施形態では、ステップＳＳ１３及びＳＳ１４において、クロック計数値が所定の基準値Ｎｃｒｅｆとなるようにオフセット電流Ｉｏｆｆｓｅｔを増減してその測定値を記憶してセットすることより、ＭＯＳトランジスタＱｂ，Ｑｃ間のトランジスタバラツキを補正しているが、本発明はこれに限らず、ステップＳＳ１３及びＳＳ１４のごとく、オフセット電流Ｉｏｆｆｓｅｔの増減値を記憶しておいて、オフセット電流Ｉｏｆｆｓｅｔを上記２つの場合において同一に設定しておいて、オフセット電流Ｉｏｆｆｓｅｔの増減値に対応するクロック周波数又はクロック計数値を、ＭＯＳトランジスタＱｂ，Ｑｃ間のトランジスタバラツキを補正するように補正してもよい。
【００８１】
以上の第５の実施形態において、高電圧ＶＰＰ及び高電圧ＶＰＰに接続されるＢＩＳＴ回路３Ｄの回路を備えなくてもよい。
【００８２】
変形例．
以上の実施形態においては、ＮＡＮＤ型フラッシュメモリのための内部電圧トリミング回路について説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュメモリ、ＤＲＡＭなどの半導体記憶装置などの半導体回路装置に適用することができる。
【００８３】
以上の実施形態においては、基準電圧としてテスタ装置１からの外部基準電圧ＥＶｒｅｆを用いているが、本発明はこれに限らず、メモリチップなどの半導体回路装置内の内部で発生される所定の基準電圧を用いてもよい。
【００８４】
以上の実施形態においては、複数の内部電圧Ｖ１〜ＶＮを発生しているが、本発明はこれに限らず、少なくとも１個の内部電圧を発生してもよい。
【００８５】
第３の従来例との相違点．
図１１の第３の従来例に係る内部電圧発生回路３００においては、基準クロックの周波数ｆｒｅｆに従って内部電源電圧Ｖ０を制御しており、電圧制御発振部３０２を用いることは本発明の各実施形態に係る回路と同様であるが、本発明の各実施形態に係る回路においては、内部電源電圧Ｖ０を直接に制御していないことが異なる。ここで、基準クロック周波数ｆｒｅｆは内部電源電圧Ｖ０よりも重要であり、これら２つの周波数ｆｖ及びｆｒｅｆは、図２のリングオシレータを用いて、周波数ｆｖが周波数ｆｒｅｆに一致するように内部電源電圧Ｖ０を制御して、内部電源電圧Ｖ０を電源とする論理回路が周波数ｆｒｅｆで動作するように設定することを特徴としている。
【産業上の利用可能性】
【００８６】
以上詳述したように、本発明に係る内部電圧トリミング回路及び方法によれば、抵抗分圧回路及びコンパレータを用いず、従来例よりも小さい消費電流で動作可能であって、構成が簡単な内部電圧トリミング回路及び方法を提供できる。
【符号の説明】
【００８７】
１…テスタ装置、
２，２Ａ，２Ｂ，２Ｃ，２Ｄ…ＮＡＮＤ型フラッシュメモリ、
３，３Ａ，３Ｂ，３Ｃ，３Ｄ…ＢＩＳＴ回路、
１０…ＮＡＮＤ型フラッシュメモリブロック、
１０Ｒ…データレジスタ、
２０…コントローラ、
２１…ＲＢ＃コントローラ、
３０…基準電圧発生器、
３１−１〜３１−Ｎ…ポンプ回路、
３２−１〜３２−Ｎ…内部電圧発生器、
３３…スイッチ回路、
３４…クロック発生器、
３５…トリミングコントローラ、
３８…容量分圧回路、
Ｃ１〜Ｃ４…キャパシタ、
Ｑ１〜Ｑ８２，Ｑ１Ａ，Ｑａ，Ｑｂ，Ｑｃ…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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