(57)【特許請求の範囲】
【請求項１】
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成され、ゲート幅方向に断続的に深さが変化する複数のトレンチ、各前記複数のトレンチの側壁および底面に形成されたゲート絶縁膜、前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記基板は、当該基板の表面および当該表面に垂直な方向の面における面方位が（１００）面であり、
前記トレンチの前記側壁の基板の表面から前記底面に向かう途中の位置から前記底面までの下部分における前記ゲート絶縁膜の膜厚が、当該側壁の前記途中の位置から前記表面までの上部分における前記ゲート絶縁膜の膜厚よりも厚く、かつ前記底面における前記ゲート絶縁膜の膜厚よりも厚い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記トレンチは、前記トレンチの前記側壁の前記下部分において、前記底面にかけて面内方向の面積が徐々に狭くなるようにテーパーを有し、前記テーパーにおける前記ゲート絶縁膜の膜厚が、当該側壁の他の部分よりも厚く形成された半導体装置。
【請求項３】
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するように複数のトレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記複数のトレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記基板は、当該基板の表面および当該表面に垂直な方向の面における面方位が（１００）面であり、
前記複数のトレンチの側壁および底面を前記ゲート絶縁膜で覆う工程において、前記トレンチの前記側壁の基板の表面から前記底面に向かう途中の位置から前記底面までの下部分における前記ゲート絶縁膜の膜厚が、当該側壁の前記途中の位置から前記表面までの上部分における前記ゲート絶縁膜の膜厚よりも厚く、かつ前記底面における前記ゲート絶縁膜の膜厚よりも厚くなるように、当該ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記複数のトレンチを形成する工程において、前記トレンチの前記側壁の前記基板の表面から前記底面に向かう前記途中の位置までの上部分では、当該トレンチの側壁が前記基板の面内方向に対して略垂直となるとともに、当該途中から前記底面にかけて当該トレンチの径が徐々に狭くなるようにテーパーを有するように前記複数のトレンチを形成する半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記トレンチの前記側壁の前記下部分において、前記テーパーにおける前記ゲート絶縁膜の膜厚が、当該側壁の他の部分よりも厚く形成された半導体装置の製造方法。
【請求項６】
請求項３に記載の半導体装置の製造方法において、
前記複数のトレンチを形成する工程は、
前記基板の前記一面上に形成されたマスク膜をマスクとして前記基板をエッチングして、前記複数のトレンチの途中までの深さの複数の第１のトレンチを形成する工程と、
前記複数の第１のトレンチの側壁に選択的に耐酸化性膜を形成した状態で、前記基板をさらにエッチングして複数の第１のトレンチをそれぞれ深くして前記複数のトレンチを完成する工程と、
を含み、
前記複数のトレンチの側壁および底面を前記ゲート絶縁膜で覆う工程は、
少なくとも前記複数のトレンチの側壁の前記耐酸化性膜が形成されていない前記途中の位置から底面までの下部分に、前記ゲート絶縁膜の一部となる第１の絶縁膜を形成する工程と、
前記耐酸化性膜を除去した後に、前記複数のトレンチの側壁および底面に、前記ゲート絶縁膜の一部となる第２の絶縁膜を形成する工程と、
を含み、前記ゲート絶縁膜は、前記第１の絶縁膜および前記第２の絶縁膜で構成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。
【０００３】
たとえば、特許文献１（特開平１１−１０３０５８号公報）や特許文献２（特開昭５１−１４７２６９号公報）には、基板表面にトレンチを形成したトレンチゲート構造のトランジスタを含む半導体装置が記載されている。
【０００４】
一方、特許文献１や特許文献２に記載された横型のトランジスタとは異なるが、電流経路が縦方向の縦型のＭＯＳトランジスタも知られている。特許文献３（特開平１０−３２３３１号公報）には、縦型のＭＯＳトランジスタの構成が記載されている。ここで、縦型のＭＯＳトランジスタにおいては、ゲート酸化膜を介してｎ- 電界緩和領域とゲート電極とが形成する寄生容量が横型ＭＯＳトランジスタと比べてチップ面積比で大きくなり、帰還容量が大きくなり、スイッチング損失が大きくなるという問題があった。そのため、当該文献には、トレンチの底部のゲート絶縁膜の膜厚のみを厚く形成した構成が記載されている。これにより、縦型のＭＯＳトランジスタのしきい値を低く保ちつつ、ｎ- 電界緩和領域とゲート電極とが形成する寄生容量を低減して、スイッチング損失を低減できる、とされている。
【０００５】
また、特許文献４（特開２００９−８８１８８号公報）にも、縦型のＭＯＳトランジスタの構成が記載されている。当該文献には、Ｎ−型半導体層に形成されたトレンチにおいて、底部及びその近傍には、角部で丸みを帯びて均一に厚いシリコン酸化膜が形成された構成が記載されている。一方、トレンチの側壁の上方では、底部及びその近傍のシリコン酸化膜よりも薄く、角部で丸みを帯びたシリコン酸化膜が形成されている。厚いシリコン酸化膜によりゲート容量が低減され、その上方の薄いシリコン酸化膜により優れたトランジスタ特性が確保され、また、角部の丸みにより、結晶欠陥が発生しにくくなると共に、ゲート電界が分散されてゲート耐圧が向上するとされている。
【０００６】
また、特許文献５（特開２００７−８１３９６号公報）には、（１００）面の主表面を有する半導体基板を具備するＭＯＳトランジスタが記載されている。また、ソース領域及びドレイン領域は＜１００＞方向に平行な一直線上に配置されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１０３０５８号公報
【特許文献２】特開昭５１−１４７２６９号公報
【特許文献３】特開平１０−３２３３１号公報
【特許文献４】特開２００９−８８１８８号公報
【特許文献５】特開２００７−８１３９６号公報
【非特許文献】
【０００８】
【非特許文献１】野村滋、福田永、極薄シリコン酸化膜の形成と界面評価技術、 リアライズ理工センター 、２８〜２９ページ、平成９年１月３１日発行
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１や特許文献２に示したような横型のトランジスタにおいて、トレンチの下部分のチャネル下端部では、ゲート電極から均質に与えられるべき電界が高まり、設計より低い閾値電圧で動作し始めるという欠点があった。
【課題を解決するための手段】
【００１０】
本発明によれば、
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成され、ゲート幅方向に断続的に深さが変化する複数のトレンチ、各前記複数のトレンチの側壁および底面に形成されたゲート絶縁膜、前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記トレンチの前記側壁の基板の表面から前記底面に向かう途中の位置から前記底面までの下部分における前記ゲート絶縁膜の膜厚が、当該側壁の前記途中の位置から前記表面までの上部分における前記ゲート絶縁膜の膜厚よりも厚く、かつ前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置が提供される。
【００１１】
本発明によれば、
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するように複数のトレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記複数のトレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記複数のトレンチの側壁および底面を前記ゲート絶縁膜で覆う工程において、前記トレンチの前記側壁の基板の表面から前記底面に向かう途中の位置から前記底面までの下部分における前記ゲート絶縁膜の膜厚が、当該側壁の前記途中の位置から前記表面までの上部分における前記ゲート絶縁膜の膜厚よりも厚く、かつ前記底面における前記ゲート絶縁膜の膜厚以上となるように、当該ゲート絶縁膜を形成する半導体装置の製造方法が提供される。
【００１２】
この構成によれば、トレンチ側壁の下部分のゲート絶縁膜の膜厚を、側壁の上部分のゲート絶縁膜の膜厚よりも厚くすることにより、トレンチの下部分のチャネル下端部に与えられる電界を緩和することができ、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができる。このように、ゲート絶縁膜の膜厚を部分的に厚くすることにより、寄生トランジスタ動作の悪影響を低減することができる。
【００１３】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図３】本発明の実施の形態における半導体装置の構成の一例を示す平面図である。
【図４】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１０】本発明の実施の形態におけるトレンチ部分の構成を示す拡大断面図である。
【図１１】本発明の実施の形態におけるトレンチ部分の構成を示す斜視図である。
【図１２】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１３】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１４】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１５】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１６】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１７】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１８】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図１９】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図２０】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図２１】本発明の実施の形態における半導体装置の製造手順のまた他の例を示す工程断面図である。
【図２２】本発明の実施の形態における半導体装置の製造手順のまた他の例を示す工程断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施の形態）
図１および図２は、本実施の形態における半導体装置の構成の一例を示す断面図である。図３は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１は、図３のＡ−Ａ'断面および図３のＢ−Ｂ'断面をそれぞれ示す図である。図２は、図３のＣ−Ｃ'断面図である。なお、構成をわかりやすくするために、図３では、各領域を線のみで示している。また、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。
【００１８】
半導体装置１００は、基板１０２と、基板１０２の一面側に形成されたトランジスタとを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。半導体装置１００は、基板１０２に形成された素子分離絶縁膜１１０と、素子分離絶縁膜１１０で区分けされた素子形成領域と、当該素子形成領域に形成されたトランジスタとを含む。
【００１９】
基板１０２の一面の素子形成領域には、ｐ型（第２導電型）の不純物拡散領域であるウェル１０４と、ｎ型（第１導電型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、ｎ型（第１導電型）の不純物拡散領域であるオフセット領域１０５およびオフセット領域１０６とが形成されている。
【００２０】
オフセット領域１０５およびオフセット領域１０６、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されており、ウェル１０４のうち、ゲート長方向においてソース領域１１２およびドレイン領域１１３の間に設けられ、オフセット領域１０５およびオフセット領域１０６で規定された領域がｐ型（第２導電型）のチャネル領域１０８となる。なお、図１および図２においても、構成をわかりやすくするために、ウェル１０４およびオフセット領域１０５およびオフセット領域１０６の領域を線のみ（破線）で示している。
【００２１】
半導体装置１００は、基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化する複数のトレンチ１６２と、各複数のトレンチ１６２の側壁および底面に形成されたゲート絶縁膜１２０と、複数のトレンチ１６２を埋め込むようにゲート絶縁膜１２０上に形成されたゲート電極１２２と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。なお、ゲート絶縁膜１２０は、トレンチ１６２外部の基板１０２表面の基板１０２とゲート電極１２２との間にも設けられている。
【００２２】
本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。
【００２３】
素子分離絶縁膜１１０は、ゲート長方向においてソース領域１１２およびドレイン領域１１３の側方に設けられるとともに、ゲート幅方向において複数のトレンチ１６２の両側方に形成され、トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を他の領域から区分けして分離する。
【００２４】
主として、ソース領域１１２、ドレイン領域１１３、オフセット領域１０５、オフセット領域１０６、ゲート絶縁膜１２０、ゲート電極１２２、チャネル領域１０８、および複数のトレンチ１６２によりトランジスタが構成される。
【００２５】
図１０は、本実施の形態におけるトレンチ１６２部分の構成を示す拡大断面図である。
本実施の形態において、トレンチ１６２の側壁の基板１０２の表面から底面に向かう途中の位置から底面までの下部分におけるゲート絶縁膜１２０の膜厚Ｔ２は、トレンチ１６２の側壁の当該途中の位置から表面までの上部分におけるゲート絶縁膜１２０の膜厚Ｔ１よりも厚く形成される。また、トレンチ１６２の側壁の下部分におけるゲート絶縁膜１２０の膜厚Ｔ２は、トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚Ｔ３以上とすることができる。また、とくに限定されないが、本実施の形態において、トレンチ１６２の側壁の下部分におけるゲート絶縁膜１２０の膜厚Ｔ２は、基板１０２表面におけるゲート絶縁膜１２０の膜厚Ｔ４以上とすることができる。また、トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚Ｔ３は、トランジスタ耐圧などに影響しない、トレンチ１６２の側壁の上部分におけるゲート絶縁膜１２０の膜厚Ｔ１と同程度まで薄くすることができる。たとえば、トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚Ｔ３は、トレンチ１６２の側壁の上部分におけるゲート絶縁膜１２０の膜厚Ｔ１と同じ膜厚とすることができる。
【００２６】
図１０に示した例では、トレンチ１６２の側壁の下部分におけるゲート絶縁膜１２０の膜厚Ｔ２は、トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚Ｔ３より厚く形成されている。また、この例では、トレンチ１６２の側壁の下部分におけるゲート絶縁膜１２０の膜厚Ｔ２は、基板１０２表面におけるゲート絶縁膜１２０の膜厚Ｔ４より厚く形成されている。
【００２７】
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図４から図９は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図３のＡ−Ａ'断面、およびＢ−Ｂ'断面に対応する図を示す。
なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。
【００２８】
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図４（ａ））。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍ〜１μｍ程度とすることができる。なお、本実施の形態において、基板１０２の表面および当該表面に垂直な方向の面における面方位が（１００）面となるようにすることができる（特許文献５参考）。
【００２９】
つづいて、基板１０２の一面上に、オフセット領域１０５およびオフセット領域１０６を形成する領域が開口したレジスト膜１５８を形成する。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入してオフセット領域１０５およびオフセット領域１０６を形成する（図４（ｂ））。ここで、オフセット領域１０５およびオフセット領域１０６のｎ型の不純物濃度は、たとえば１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜１５８を除去する。
【００３０】
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１Ｅ１５ａｔｏｍｓ／ｃｍ３から１Ｅ１７ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜を除去する。
【００３１】
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口部１７２が複数形成されたレジスト膜１７０を形成する。ここで、複数の開口部１７２は、いずれも、ゲート長方向の幅が等しく形成されている。また、隣接する開口部１７２間のゲート長方向の間隔もそれぞれ等しくなるように形成することができる。
【００３２】
次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口部１７２内に基板１０２表面を露出させる（図５（ａ））。その後、レジスト膜１７０を除去して、熱酸化膜１６０をマスクとして、開口部内の基板１０２をプラズマエッチングして、複数のトレンチ１６２を形成する。
【００３３】
本実施の形態においては、トレンチ１６２において、側壁の基板１０２の表面から底面に向かう表面から途中の位置までの上部分では、トレンチ１６２の側壁が基板１０２の面内方向に対して略垂直となるとともに、当該途中から底面にかけてトレンチの径が徐々に狭くなるようにテーパーを有するようにエッチングする条件で基板１０２をエッチングすることができる。
【００３４】
一例としては、たとえば、まず、第１のエッチング条件で基板１０２を途中までエッチングした後、第１のエッチング条件よりも、基板１０２に形成されるトレンチの径が下方に行くにつれて縮小する第２のエッチング条件で、基板１０２をエッチングすることができる。この場合、まず、第１のエッチング条件で基板１０２を途中までエッチングしてトレンチ１６２ａを形成する（図５（ｂ））。第１のエッチング条件では、トレンチ１６２ａが、それぞれ、熱酸化膜１６０の開口部の開口面積を保つように、異方性エッチングを行う。つまり、第１のエッチング条件は、トレンチ１６２ａの側壁が基板１０２の面内方向に対して略垂直となるように基板１０２をエッチングする条件とすることができる。次いで、第２のエッチング条件で基板１０２をエッチングして、トレンチ１６２ａよりも深さの深いトレンチ１６２を形成する（図６（ａ））。第２のエッチング条件では、各トレンチ１６２が、それぞれ、底面にかけて径が徐々に狭くなるようにテーパーを有するように基板１０２をエッチングする。
【００３５】
また、他の例として、トレンチ１６２の深さが深まるにつれて、ある深さ以上になると、底面にかけて径が徐々に狭くなるようなエッチング条件で基板１０２をエッチングすることもできる。
本実施の形態において、トレンチ１６２の深さ（基板１０２表面からトレンチ１６２底面までの深さ）は、たとえば５００ｎｍから２μｍ程度とすることができる。
【００３６】
これにより、トレンチ１６２において、側壁の基板１０２の表面から底面に向かう表面から途中の位置までの上部分では、（１００）面が露出する。一方、トレンチ１６２において、側壁の基板１０２の表面から底面に向かう途中の位置から底面までの下部分では、（１００）面とは異なるずれた面方位の面が露出することになる。また、トレンチ１６２の底面でも（１００）面が露出する。
【００３７】
次いで、熱酸化膜１６０を希釈フッ酸等で除去した後（図６（ｂ））、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図７（ａ））。本実施の形態において、上述したように、基板１０２の表面および当該表面に垂直な方向の面における面方位が（１００）面となるようにしている（特許文献５参考）。ここで、シリコン基板に熱酸化膜を形成する際に、一般的な水素と酸素の混合雰囲気での加熱を行った場合、（１００）面での酸化速度が最も遅くなる（たとえば非特許文献１）。そのため、図１０を参照して説明したように、ゲート絶縁膜１２０は、基板１０２の表面、トレンチ１６２の底面、およびトレンチ１６２の側壁の上部分で膜厚が薄くなり、トレンチ１６２の側壁の下部分のテーパー部分での膜厚が厚くなる。
【００３８】
なお、トレンチ１６２を形成する際の他の方法として、レジスト膜１７０を残したままで、レジスト膜１７０および熱酸化膜１６０をマスクとしてトレンチ１６２を形成することもできる。この場合は、トレンチ１６２を形成した後、レジスト膜１７０を除去した後に熱酸化膜１６０を除去する。
【００３９】
この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図７（ｂ））。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。つづいて、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図８（ａ））。なお、本例では、ゲート電極１２２をマスクとしてゲート絶縁膜１２０をパターニングしているが、ゲート絶縁膜１２０のパターニングは省略することもできる。また、この段階でのゲート絶縁膜１２０のパターニングを省略してサイドウォール１２４形成時にゲート絶縁膜１２０をパターニングしてもよい。また、レジスト膜１２３を除去後、必要に応じてさらにレジスト膜（不図示）を形成して、当該レジスト膜を用いてエッチング条件をかえ、拡散層上のゲート絶縁膜１２０をパターニングして除去することもできる。
【００４０】
次いで、ゲート電極１２２の側壁にサイドウォール１２４を形成する（図８（ｂ））。サイドウォール１２４は、酸化膜または窒化膜等の絶縁膜により構成することができる。この後、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する（図９）。ここで、ソース領域１１２およびドレイン領域１１３のｎ型の不純物濃度は、たとえば１×１０２０ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。
【００４１】
つづいて、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０およびコンタクト１５４を形成する。これにより、図１から図３に示した構成の半導体装置１００が得られる。
【００４２】
本実施の形態において、トレンチ側壁の下部分のゲート絶縁膜の膜厚を、側壁の上部分のゲート絶縁膜の膜厚よりも厚くすることにより、トレンチの下部分のチャネル下端部に与えられる電界を緩和することができ、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができる。このように、ゲート絶縁膜の膜厚を部分的に厚くすることにより、寄生トランジスタ動作の悪影響を低減することができる。
【００４３】
さらに、トレンチ底面の膜厚を、トレンチ側壁の下部分のゲート絶縁膜の膜厚よりも薄くすることにより、以下のような効果が得られる。
【００４４】
本実施の形態における半導体装置１００のトランジスタは、図１１に示すように、トレンチ１６２が、電流が流れる方向であるゲート長方向に延在している。そのため、トレンチ１６２底面のゲート絶縁膜１２０の膜厚を薄くして、トレンチ１６２側壁の上部分と同程度の膜厚とすることにより、トレンチ１６２の底面部分もトレンチ１６２の側面上部分と同様にトランジスタ動作に寄与することができ、駆動能力を高めることができる。また、基板１０２表面におけるゲート絶縁膜１２０の膜厚Ｔ４、トレンチ１６２側面の上部分におけるゲート絶縁膜１２０の膜厚Ｔ１、およびトレンチ１６２底面におけるゲート絶縁膜１２０の膜厚Ｔ３を薄くして、電界が集中するトレンチ１６２側面の下部分におけるゲート絶縁膜１２０の膜厚Ｔ２のみを厚くすることにより、トレンチゲートの側面上部および底部は、同一の閾値電圧を有するトランジスタとして動作させることができるとともに、低い閾値電圧での動作を抑制することができる。
【００４５】
さらに、トレンチ１６２底面におけるゲート絶縁膜１２０の膜厚もトレンチ１６２側面の下部分におけるゲート絶縁膜１２０の膜厚と同程度に厚くすると、トレンチ１６２の側壁下部分から底面にかけての全体の領域でゲート絶縁膜１２０の膜厚が厚くなる。このような構成とした場合、トレンチ底部に応力が集中し、それに伴い、たとえば欠陥性リーク等の不具合が生じる可能性がある。トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚を、トレンチ１６２の側面の上部分のゲート絶縁膜１２０の膜厚と同程度に薄くすることにより、底部への応力集中を緩和させることができる。
【００４６】
以上のように、トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚を、トレンチ１６２の側面の上部分のゲート絶縁膜１２０の膜厚と同程度に薄くすることにより、駆動能力を高めつつ低い閾値電圧での動作を抑制したり、底部への応力集中を緩和させることができる等のさらなる効果が得られる。
【００４７】
（第２の実施の形態）
本実施の形態において、トレンチ１６２およびゲート絶縁膜１２０の形状および形成手順が第１の実施の形態に示したものと異なる。
本実施の形態において、半導体装置１００の平面構造は、第１の実施の形態において、図３に示したのと同様の構成となる。図１２から図１７は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでも、図３のＡ−Ａ'断面、およびＢ−Ｂ'断面に対応する図を示す。
【００４８】
本実施の形態においても、図５（ｂ）に示した構成までは、第１の実施の形態で説明したのと同様の手順で半導体装置１００を形成する。なお、本実施の形態においても、基板１０２の表面の面方位が（１００）面となるようにすることができる。
【００４９】
図５（ｂ）に示した構成の半導体装置１００を形成した後、基板１０２上の全面に耐酸化性膜１９０を形成する（図１２（ａ））。ここで、耐酸化性膜１９０は、たとえばシリコン窒化膜とすることができる。
【００５０】
つづいて、耐酸化性膜１９０をエッチバックして、基板１０２表面上およびトレンチ１６２ａ底面の耐酸化性膜１９０を選択的に除去する。これにより、耐酸化性膜１９０は、トレンチ１６２ａの側壁にのみ形成された状態となる（図１２（ｂ））。
【００５１】
次いで、本実施の形態においては、トレンチ１６２ａを形成する条件と同じ条件で、さらに基板１０２をエッチングして、トレンチ１６２ａよりも深さの深いトレンチ１６２を形成する（図１３（ａ））。この後、熱酸化膜１６０を希釈フッ酸等で除去した後、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面に第１のゲート絶縁膜１２０ａを形成する（図１３（ｂ））。ここで、トレンチ１６２内の耐酸化性膜１９０で覆われている部分には第１のゲート絶縁膜１２０ａは形成されない。
【００５２】
つづいて、第１のゲート絶縁膜１２０ａをエッチバックして、基板１０２表面およびトレンチ１６２底面の第１のゲート絶縁膜１２０ａを選択的に除去する（図１４（ａ））。次いで、耐酸化性膜１９０を選択的に除去する（図１４（ｂ））。
【００５３】
この後、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図１５（ａ））。ここで、トレンチ１６２の側壁の下部分には、既に第１のゲート絶縁膜１２０ａが形成された上にさらに熱酸化膜が形成されるので、トレンチ１６２の側壁の下部分において、側壁の上部分、側壁の底面、および基板１０２表面に比べて、ゲート絶縁膜１２０の膜厚が厚くなる。また、トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚は、トランジスタ耐圧などに影響しない、トレンチ１６２の側壁の上部分におけるゲート絶縁膜１２０の膜厚と同程度まで薄くすることができる。たとえば、トレンチ１６２の底面におけるゲート絶縁膜１２０の膜厚は、トレンチ１６２の側壁の上部分におけるゲート絶縁膜１２０の膜厚と同じ膜厚とすることができる。
【００５４】
この後、第１の実施の形態で説明したのと同様に、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図１５（ｂ））。つづいて、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図１６）。この後、第１の実施の形態で説明したのと同様に、サイドウォール１２４等を形成し、トランジスタを形成する（図１７）。
【００５５】
本実施の形態においても、第１の実施の形態で説明したのと同様の効果が得られる。また、トレンチ底面の膜厚を、トレンチ側壁の下部分のゲート絶縁膜の膜厚よりも薄くすることによる効果もさらに得られる。
【００５６】
図１８から図２０は、本実施の形態における半導体装置１００の製造手順の他の例を示す工程断面図である。ここでも、図１３（ｂ）に示した手順までは、上述したのと同様とすることができる。
【００５７】
この後、トレンチ１６２内をレジスト膜１９２で埋め込む（図１８（ａ））。次いで、基板１０２表面のトレンチ１６２外に露出した第１のゲート絶縁膜１２０ａを除去する。つづいて、レジスト膜１９２を除去する（図１８（ｂ））。次いで、耐酸化性膜１９０を選択的に除去する（図１９（ａ））。
【００５８】
この後、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図１９（ｂ））。ここで、トレンチ１６２の側壁の下部分と底面においては、既に第１のゲート絶縁膜１２０ａが形成された上にさらに熱酸化膜が形成されるので、側壁の上部分および基板１０２表面に比べて、ゲート絶縁膜１２０の膜厚が厚くなる。
【００５９】
この後、第１の実施の形態で説明したのと同様の手順により、トランジスタを形成する（図２０）。
【００６０】
図２１および図２２は、本実施の形態における半導体装置１００の製造手順のまた他の例を示す工程断面図である。ここでも、図１３（ｂ）に示した手順までは、上述したのと同様とすることができる。
【００６１】
図１３（ｂ）に示した構成の半導体装置１００を形成した後、耐酸化性膜１９０を選択的に除去する（図２１（ａ））。この後、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図２１（ｂ））。ここで、本例においては、トレンチ１６２の側壁の下部分と底面に加えて、基板１０２表面においても既に第１のゲート絶縁膜１２０ａが形成された上にさらに熱酸化膜が形成される。そのため、トレンチ１６２の側壁の下部分、側壁の底面、および基板１０２表面において、側壁の上部分に比べて、ゲート絶縁膜１２０の膜厚が厚くなる。
【００６２】
この後、第１の実施の形態で説明したのと同様の手順により、トランジスタを形成する（図２２）。
【００６３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６４】
なお、第１の実施の形態の構成においても、トレンチ１６２の底面や基板１０２表面のゲート絶縁膜１２０の膜厚は、それぞれトレンチ１６２の側壁下部分の膜厚と同程度に厚い構成とすることができる。
【符号の説明】
【００６５】
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０５ オフセット領域
１０６ オフセット領域
１０８ チャネル領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２０ａ ゲート絶縁膜
１２２ ゲート電極
１２４ サイドウォール
１２６ シリサイド層
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１５８ レジスト膜
１６０ 熱酸化膜
１６２ トレンチ
１６２ａ トレンチ
１７０ レジスト膜
１７２ 開口部
１９０ 耐酸化性膜
１９２ レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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