(57)【特許請求の範囲】
【請求項１】
複数のトランジスタを有するトランジスタアレイと、前記複数のトランジスタの各々に対して一つずつ配置された複数の記憶素子とを備え、
前記トランジスタアレイは、
表面に前記複数のトランジスタの拡散層を有する基板と、
前記基板上の複数の平行なワード線と、
前記ワード線に垂直な方向に設けられた複数の平行な第１ビット線と、
隣接する２本の前記ワード線の間に設けられ、前記第１ビット線と前記拡散層とを接続するビットコンタクト電極と、
前記隣接する２本のワード線のそれぞれを間にして前記ビットコンタクト電極とは反対側に設けられ、前記拡散層に接続されたノードコンタクト電極と
を備え、
前記複数の記憶素子は、
前記ノードコンタクト電極に接続され、前記基板の表面に平行な面内において前記ノードコンタクト電極の直上から前記ビットコンタクト電極に近づく方向にずれた位置に、前記複数の記憶素子の各々ごとに設けられた下部電極と、
前記下部電極の上に設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、
前記記憶層の上に前記第１ビット線と同じ方向に延在する複数の平行な第２ビット線と
を有し、
前記複数の第２ビット線の各々は、前記第１ビット線の両側の前記ノードコンタクト電極に接続された前記下部電極に重なり、
前記第１ビット線の両側の前記ノードコンタクト電極に接続された前記下部電極が、前記第１ビット線に平行な方向に一列に配置されている
記憶装置。
【請求項２】
前記ノードコンタクト電極と前記下部電極との間に接続層を有し、前記接続層は、前記ノードコンタクト電極と前記下部電極とのずれ量を吸収可能な形状を有する
請求項１記載の記憶装置。
【請求項３】
前記ノードコンタクト電極と前記拡散層との間に接続プラグを有し、前記ノードコンタクト電極は、前記接続プラグよりも大きな径を有する
請求項１記載の記憶装置。
【請求項４】
前記ノードコンタクト電極と前記拡散層との間に接続プラグを有し、前記接続プラグ，前記ノードコンタクト電極および前記下部電極は、前記接続プラグから順に前記下部電極の側にずらして積層されている
請求項１記載の記憶装置。
【請求項５】
複数のトランジスタを有するトランジスタアレイと、前記複数のトランジスタの各々に対して一つずつ配置された複数の記憶素子とを備え、
前記トランジスタアレイは、
表面に前記複数のトランジスタの拡散層を有する基板と、
前記基板上の複数の平行なワード線と、
前記ワード線に垂直な方向に設けられた複数の平行な第１ビット線と、
隣接する２本の前記ワード線の間に設けられ、前記第１ビット線と前記拡散層とを接続するビットコンタクト電極と、
前記隣接する２本のワード線のそれぞれを間にして前記ビットコンタクト電極とは反対側に設けられ、前記拡散層に接続されたノードコンタクト電極と
を備え、
前記複数の記憶素子は、
前記ノードコンタクト電極に接続され、前記複数の記憶素子の各々ごとに設けられた下部電極と、
前記下部電極の上に設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、
前記記憶層の上に前記第１ビット線と同じ方向に延在する複数の平行な第２ビット線と
を有し、
前記複数の第２ビット線の各々は、隣接する２本の前記第１ビット線の間に位置する前記ノードコンタクト電極に接続された前記下部電極に重なっている
記憶装置。
【請求項６】
隣接する２本の前記第１ビット線の間に位置する前記ノードコンタクト電極に接続された前記下部電極は、前記基板の表面に平行な面内において前記ワード線に平行な方向にずれた位置に設けられると共に、前記第１ビット線に平行な方向に一列に配置されている
請求項５記載の記憶装置。
【請求項７】
前記ノードコンタクト電極と前記下部電極との間に接続層を有し、前記接続層は、前記ノードコンタクト電極と前記下部電極とのずれ量を吸収可能な形状を有する
請求項６記載の記憶装置。
【請求項８】
前記ノードコンタクト電極と前記拡散層との間に接続プラグを有し、前記ノードコンタクト電極は、前記接続プラグよりも大きな径を有する
請求項６記載の記憶装置。
【請求項９】
前記ノードコンタクト電極と前記拡散層との間に接続プラグを有し、前記接続プラグ，前記ノードコンタクト電極および前記下部電極は、前記接続プラグから順に前記下部電極の側にずらして積層されている
請求項６記載の記憶装置。
【請求項１０】
複数のトランジスタを有するトランジスタアレイと、前記複数のトランジスタの各々に対して一つずつ配置された複数の記憶素子とを備え、
前記トランジスタアレイは、
表面に前記複数のトランジスタの拡散層を有する基板と、
前記基板上の複数の平行なワード線と、
前記ワード線に垂直な方向に設けられた複数の平行な第１ビット線と、
隣接する２本の前記ワード線の間に設けられ、前記第１ビット線と前記拡散層とを接続するビットコンタクト電極と、
前記隣接する２本のワード線のそれぞれを間にして前記ビットコンタクト電極とは反対側に設けられ、前記拡散層に接続されたノードコンタクト電極と
を備え、
前記複数の記憶素子は、
前記ノードコンタクト電極に接続され、前記複数の記憶素子の各々ごとに設けられた下部電極と、
前記下部電極の上に設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、
前記記憶層の上に前記第１ビット線と同じ方向に延在する複数の平行な第２ビット線と
を有し、
前記複数の第２ビット線の各々は、隣接する３本の前記第１ビット線のうち両端の前記第１ビット線の間に位置する前記ノードコンタクト電極に接続された前記下部電極に重なっている
記憶装置。
【請求項１１】
隣接する３本の前記第１ビット線のうち両端の前記第１ビット線の間に位置する前記ノードコンタクト電極に接続された前記下部電極は、前記基板の表面に平行な面内において前記ワード線に平行な方向にずれた位置に設けられると共に、前記第１ビット線に平行な方向に二列に配置されている
請求項１０記載の記憶装置。
【請求項１２】
選択された記憶素子と前記ワード線および前記第２ビット線を共有する他の記憶素子の前記下部電極が付属する前記第１ビット線を、前記共有されている第２ビット線と同電位にすることにより、前記選択された記憶素子の抵抗値を変化させる
請求項１０または１１記載の記憶装置。
【請求項１３】
前記ノードコンタクト電極と前記下部電極との間に接続層を有し、前記接続層は、前記ノードコンタクト電極と前記下部電極とのずれ量を吸収可能な形状を有する
請求項１２記載の記憶装置。
【請求項１４】
前記ノードコンタクト電極と前記拡散層との間に接続プラグを有し、前記ノードコンタクト電極は、前記接続プラグよりも大きな径を有する
請求項１２記載の記憶装置。
【請求項１５】
前記ノードコンタクト電極と前記拡散層との間に接続プラグを有し、前記接続プラグ，前記ノードコンタクト電極および前記下部電極は、前記接続プラグから順に前記下部電極の側にずらして積層されている
請求項１２記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化層の電気的特性の変化により情報を記憶可能な記憶素子を備えた記憶装置に関する。
【背景技術】
【０００２】
最小デザインルールＦに対してトランジスタアレイを最も高密度に作る方法としては、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルが知られている（例えば、非特許文献１および非特許文献２参照。）。この従来の構造では、１トランジスタ当たり６Ｆ2の面積で作ることができ、プレーナ型トランジスタとしては最も小さいセル面積を達成することができる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Y.K. Park、外２３名，“Fully Integrated 56nm DRAM Technology for 1 Gb DRAM”，“2007 Symposium on VLSI Technology Digest of Technical Papers”，ｐ．１９０−１９１
【非特許文献２】Changhyun Cho、外１２名，“A 6F2 DRAM Technology in 60nm era for Gigabit Densities”，“2005 Symposium on VLSI Technology Digest of Technical Papers”，ｐ．３６−３７
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、近年では、電流を流す方向によって低抵抗・高抵抗状態を記録する、いわゆるバイポーラ型の抵抗変化型記憶素子とトランジスタアレイとを組み合わせて１Ｔ１Ｒ型の（一トランジスタに対して一記憶素子を備えた）不揮発メモリを作る開発が盛んに行われている。しかしながら、抵抗変化型記憶素子の場合には、上記非特許文献１または非特許文献２に記載された従来のＤＲＡＭのトランジスタアレイをそのまま適用することが必ずしも容易ではなかった。なぜなら、ＤＲＡＭのビット線（ＢＬ）は各列に１本であるからである。ＤＲＡＭでは、メモリアレイ全体に共通なプレート電極電位をＶｃ／２に固定しておいてＢＬ電位をＶｃまたはＧＮＤに動作させて論理値を記録する。つまりＤＲＡＭでは±Ｖｃ／２の電位差でメモリアレイが動作するのに十分である。これに対して、抵抗変化型記憶素子では、少なくとも２Ｖ程度の書き込み電圧が必要なので、プレート電極の代わりに第２ビット線（ＢＬ２）を使用して、ＤＲＡＭのビット線に相当する第１ビット線（ＢＬ１）と第２ビット線（ＢＬ２）との両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、メモリアレイに＋Ｖｃまたは−Ｖｃの電圧を与える。このように、抵抗変化型記憶素子にはセル構成および動作において従来のＤＲＡＭとは大きく異なる点があり、従来のＤＲＡＭのトランジスタアレイの単純な適用による高密度化および大容量化は不可能であった。
【０００５】
本発明はかかる問題点に鑑みてなされたもので、その目的は、高密度化および大容量化が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明による第１の記憶装置は、複数のトランジスタを有するトランジスタアレイと、複数のトランジスタの各々に対して一つずつ配置された複数の記憶素子とを備えたものである。トランジスタアレイは、表面に前記複数のトランジスタの拡散層を有する基板と、基板上の複数の平行なワード線と、ワード線に垂直な方向に設けられた複数の平行な第１ビット線と、隣接する２本のワード線の間に設けられ、第１ビット線と拡散層とを接続するビットコンタクト電極と、隣接する２本のワード線のそれぞれを間にしてビットコンタクト電極とは反対側に設けられ、拡散層に接続されたノードコンタクト電極とを備えている。複数の記憶素子は、ノードコンタクト電極に接続され、基板の表面に平行な面内においてノードコンタクト電極の直上からビットコンタクト電極に近づく方向にずれた位置に、複数の記憶素子の各々ごとに設けられた下部電極と、下部電極の上に設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、記憶層の上に第１ビット線と同じ方向に延在する複数の平行な第２ビット線とを有し、複数の第２ビット線の各々は、第１ビット線の片側または両側のノードコンタクト電極に接続された下部電極に重なり、第１ビット線の両側のノードコンタクト電極に接続された下部電極が、第１ビット線に平行な方向に一列に配置されている。
【０００７】
本発明による第２の記憶装置は、複数のトランジスタを有するトランジスタアレイと、複数のトランジスタの各々に対して一つずつ配置された複数の記憶素子とを備えたものである。トランジスタアレイは、表面に複数のトランジスタの拡散層を有する基板と、基板上の複数の平行なワード線と、ワード線に垂直な方向に設けられた複数の平行な第１ビット線と、隣接する２本のワード線の間に設けられ、第１ビット線と拡散層とを接続するビットコンタクト電極と、隣接する２本のワード線のそれぞれを間にしてビットコンタクト電極とは反対側に設けられ、拡散層に接続されたノードコンタクト電極とを備えている。複数の記憶素子は、ノードコンタクト電極に接続され、複数の記憶素子の各々ごとに設けられた下部電極と、下部電極の上に設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、記憶層の上に第１ビット線と同じ方向に延在する複数の平行な第２ビット線とを有し、複数の第２ビット線の各々は、隣接する２本の第１ビット線の間に位置するノードコンタクト電極に接続された下部電極に重なっている。
【０００８】
本発明による第３の記憶装置は、複数のトランジスタを有するトランジスタアレイと、複数のトランジスタの各々に対して一つずつ配置された複数の記憶素子とを備えたものである。トランジスタアレイは、表面に複数のトランジスタの拡散層を有する基板と、基板上の複数の平行なワード線と、ワード線に垂直な方向に設けられた複数の平行な第１ビット線と、隣接する２本のワード線の間に設けられ、第１ビット線と拡散層とを接続するビットコンタクト電極と、隣接する２本のワード線のそれぞれを間にしてビットコンタクト電極とは反対側に設けられ、拡散層に接続されたノードコンタクト電極とを備えている。複数の記憶素子は、ノードコンタクト電極に接続され、複数の記憶素子の各々ごとに設けられた下部電極と、下部電極の上に設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、記憶層の上に第１ビット線と同じ方向に延在する複数の平行な第２ビット線とを有し、複数の第２ビット線の各々は、隣接する３本の第１ビット線のうち両端の第１ビット線の間に位置するノードコンタクト電極に接続された下部電極に重なっている。
【０００９】
本発明の第１ないし第３の記憶装置では、第１ビット線と第２ビット線との両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子の下部電極と第２ビット線との間に＋Ｖｃまたは−Ｖｃの電圧が印加される。これにより、記憶層の抵抗値が低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）する。
【００１０】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【発明の効果】
【００１１】
本発明の第１の記憶装置によれば、下部電極を、基板の表面に平行な面内においてノードコンタクト電極の直上からビットコンタクト電極に近づく方向にずれた位置に設けるようにしたので、トランジスタアレイの高密度な配置構成を変えることなく、第２ビット線の間隔を広くすることが可能となる。よって、高密度化および大容量化が可能となる。
【００１２】
本発明の第２の記憶装置によれば、複数の第２ビット線の各々が、隣接する２本の第１ビット線の間に位置するノードコンタクト電極に接続された下部電極に重なっているようにしたので、トランジスタアレイの高密度な配置構成を変えることなく、第２ビット線の間隔を広くすることが可能となる。よって、高密度化および大容量化が可能となる。
【００１３】
本発明の第３の記憶装置によれば、複数の第２ビット線の各々が、隣接する３本の第１ビット線のうち両端の第１ビット線の間に位置するノードコンタクト電極に接続された下部電極に重なっているようにしたので、トランジスタアレイの高密度な配置構成を変えることなく、第２ビット線の間隔を広くすることが可能となる。よって、高密度化および大容量化が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る記憶装置の構成を表す平面図である。
【図２】図１に示した記憶装置をＩＩＡ方向およびＩＩＢ方向から見た構成を表す側面図である。
【図３】図２に示した記憶層の一例を表す断面図である。
【図４】図１に示した記憶装置の等価回路図である。
【図５】本発明の参考例に係る記憶装置の構成を表す平面図である。
【図６】図５に示した記憶装置をＶＩＡ方向およびＶＩＢ方向から見た構成を表す側面図である。
【図７】図５に示した参考例の問題点を説明するための平面図である。
【図８】下部電極をずらす方向を説明するための平面図である。
【図９】変形例１に係る記憶装置の構成を表す側面図である。
【図１０】変形例２に係る記憶装置の構成を表す側面図である。
【図１１】本発明の第２の実施の形態に係る記憶装置の構成を表す平面図である。
【図１２】下部電極をずらす方向を説明するための平面図である。
【図１３】本発明の第３の実施の形態に係る記憶装置の構成を表す平面図である。
【図１４】図１３に示した記憶装置の等価回路図である。
【図１５】本発明の第４の実施の形態に係る記憶装置の構成を表す平面図である。
【図１６】下部電極をずらす方向を説明するための平面図である。
【図１７】本発明の第５の実施の形態に係る記憶装置の構成を表す平面図である。
【図１８】図１７に示した記憶装置の等価回路図である。
【図１９】本発明の第６の実施の形態に係る記憶装置の構成を表す平面図である。
【図２０】下部電極をずらす方向を説明するための平面図である。
【図２１】本発明の第７の実施の形態に係る記憶素子の構成を表す断面図である。
【図２２】本発明の第８の実施の形態に係る記憶素子の構成を表す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（下部電極をビットコンタクト電極方向にずらし、各第２ビット線を第１ビット線の両側の下部電極に重ねる例）
２．変形例１（接続プラグの径を大きくする例）
３．変形例２（ノードコンタクト電極，接続プラグおよび下部電極を少しずつずらす例）
４．第２の実施の形態（下部電極をビットコンタクト電極方向にずらして一列に配置する例）
５．第３の実施の形態（各第２ビット線を、隣接する２本の第１ビット線の間に位置するノードコンタクト電極に接続された下部電極に重ねる例）
６．第４の実施の形態（下部電極をずらして一列に配置する例）
７．第５の実施の形態（各第２ビット線を、隣接する３本の第１ビット線のうち両端の第１ビット線の間に位置するノードコンタクト電極に接続された下部電極に重ねる例）
８．第６の実施の形態（下部電極をずらして二列に配置する例）
９．第７の実施の形態（ＰＣＭの例）
１０．第８の実施の形態（ＲｅＲＡＭの例）
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る記憶装置の平面構成を表し、図２は、図１に示した記憶装置の一部をＩＩＡ方向およびＩＩＢ方向から見た構成を表したものである。この記憶装置１は、複数のトランジスタを有するトランジスタアレイ１０の上に、複数の記憶素子２０を有している。
【００１７】
トランジスタアレイ１０は、例えば、基板１１上に複数の平行なワード線ＷＬと複数の平行な第１ビット線１ＢＬを有している。基板１１は、例えばシリコン（Ｓｉ）基板により構成され、その表面には、トランジスタの拡散層（活性領域）１１Ａが設けられている。拡散層１１Ａは、素子分離層１１Ｂにより互いに分離されている。ワード線ＷＬは、トランジスタのゲートを兼ねるものであり、基板１１上に例えば図１において横方向に配置されている。ワード線ＷＬの上面および側面は、絶縁層１２Ａにより覆われている。第１ビット線１ＢＬはワード線ＷＬに垂直な方向、例えば図１において縦方向に設けられている。第１ビット線１ＢＬの上面および側面は、絶縁層１２Ｂにより覆われている。なお、ワード線ＷＬおよび第１ビット線１ＢＬの幅は最小デザインルール（フォトリソグラフィによる加工限界）Ｆに等しく、第１ビット線１ＢＬのピッチは最小デザインルールＦの３倍（３Ｆ）、ワード線ＷＬのピッチは最小デザインルールＦの２倍（２Ｆ）である。
【００１８】
隣接する２本のワード線ＷＬの間には、ビットコンタクト電極ＢＣが設けられている。ビットコンタクト電極ＢＣは、第１ビット線１ＢＬと拡散層１１Ａとを接続するものであり、トランジスタのソースまたはドレインの一方を兼ねている。ビットコンタクト電極ＢＣと拡散層１１Ａとの間には、接続プラグ１３が設けられている。
【００１９】
ビットコンタクト電極ＢＣを挟んで隣接する２本のワード線ＷＬのそれぞれを間にしてビットコンタクト電極ＢＣと反対側には、ノードコンタクト電極ＮＣが設けられている。ノードコンタクト電極ＮＣは、後述する下部電極２１と拡散層１１Ａとを接続するものであり、トランジスタのソースまたはドレインの他方を兼ねている。ノードコンタクト電極ＮＣと拡散層１１Ａとの間には、接続プラグ１４が設けられている。
【００２０】
ビットコンタクト電極ＢＣは、隣接する二つのトランジスタにより共有され、ノードコンタクト電極ＮＣは各トランジスタに一つずつ設けられている。従って、一つのトランジスタは、図１において模式的に点線で囲んで示したように、一つのビットコンタクト電極ＢＣの半分と、一つのノードコンタクト電極ＮＣとを含む平行四辺形の領域である。一トランジスタ当たりの面積は６Ｆ2であり、極めて高密度な配置となっている。
【００２１】
記憶素子２０は、トランジスタアレイ１０の複数のトランジスタの各々に対して一つずつ配置され、例えば、トランジスタアレイ１０の側から順に、下部電極２１と、記憶層２２と、第２ビット線２ＢＬとを順に積層した構成を有している。
【００２２】
下部電極２１は、トランジスタアレイ１０の複数のトランジスタの各々ごとに設けられ、接続層２３を介してノードコンタクト電極ＮＣに接続されている。下部電極２１は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）により構成されている。
【００２３】
図３は、記憶層２２の一例を表したものである。記憶層２２は、電圧印加によって抵抗値が可逆的に変化するものであり、例えば、下部電極２１の側から順に、抵抗変化層２２Ａおよびイオン源層２２Ｂをこの順に積層した構成を有している。
【００２４】
イオン源層２２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層２２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層２２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい。
【００２５】
抵抗変化層２２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層２２Ｂよりも抵抗値の高い材料により構成されている。抵抗変化層２２Ａの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
【００２６】
図１および図２に示した第２ビット線２ＢＬは、下部電極２１に対する上部電極としての機能を有するものであり、第１ビット線１ＢＬと同じ方向に延在する複数の平行な線状の電極として設けられている。第２ビット線２ＢＬは、下部電極２１と同様に公知の半導体プロセスに用いられる配線材料により構成されている。
【００２７】
図４は、この記憶装置１の等価回路を表したものである。第１ビット線１ＢＬには、ビットコンタクト電極ＢＣを間にして二つのトランジスタが接続されている。トランジスタのゲートにはワード線ＷＬが接続され、ソースまたはドレインの一方にはビットコンタクト電極ＢＣが接続され、ソースまたはドレインの他方にはノードコンタクト電極ＮＣおよび下部電極２１（図１または図２参照）を介して記憶層２２および第２ビット線２ＢＬが接続されている。
【００２８】
下部電極２１は、図１および図２に示したように、基板１１の表面に平行な面内においてノードコンタクト電極ＮＣの直上からビットコンタクト電極ＢＣに近づく方向にずれた位置に設けられている。複数の第２ビット線２ＢＬの各々は、第１ビット線１ＢＬの両側のノードコンタクト電極ＮＣに接続された下部電極２１に重なっている。これにより、この記憶装置１では、高密度化および大容量化が可能となっている。
【００２９】
図５および図６は、下部電極２１をずらさず、ノードコンタクト電極ＮＣの直上に設けた場合を表したものである。ノードコンタクト電極ＮＣは格子状には並んでいない。これは、トランジスタアレイ１０が、もともと第２ビットライン２ＢＬを要しないＤＲＡＭにおいてトランジスタを最も高密度に配置することだけを考えて作られたものであり、ノードコンタクト電極ＮＣの配置が第２ビットライン２ＢＬを考慮したものにならないからである。そのため、各第２ビット線２ＢＬを、第１ビット線１ＢＬの両側のノードコンタクト電極ＮＣに接続された下部電極２１に重なるように配置すると、第２ビットライン２ＢＬは歪んだ形状になる。また、隣接する第２ビット線２ＢＬの間隔が最小デザインルールＦよりも狭くなる部分が生じ、実現不可能である。
【００３０】
そのため、図７（Ｂ）に示したように、第２ビット線２ＢＬの間隔が最小デザインルールＦよりも狭くなる部分を、最小デザインルールＦまで広げることも考えられる。しかし、その場合には、１トランジスタ当たりの面積は６Ｆ2よりも大きくなり、記憶装置の付加価値の低下、コストの上昇などを招く。
【００３１】
一方、本実施の形態では、図８（Ｂ）の矢印Ａ１に示したように、基板１１の表面に平行な面内においてノードコンタクト電極ＮＣの直上からビットコンタクト電極ＢＣに近づく方向にずらしている。これにより、下部電極２１が第１ビット線１ＢＬ近傍に整列し、第２ビット線２ＢＬの形状が単純化される。よって、１トランジスタ当たりの面積を６Ｆ2に保ったままで第２ビット線２ＢＬを設けることが可能となる。下部電極２１をずらす量は、隣接セルに干渉することのない範囲で、第２ビット線２ＢＬが下部電極２１の上面全体に重なることが可能な程度とすることが望ましい。
【００３２】
また、記憶装置１では、下部電極２１と記憶層２２および第２ビット線２ＢＬとの接触部分が記憶素子２０としての機能を有するが、第２ビット線２ＢＬが下部電極２１に対してボーダレスである。そのため、リソグラフィの合わせズレ量によって素子サイズが変動しやすいという問題があった。しかしながら、図８（Ｂ）に示した第２ビット線２ＢＬの幅は最小デザインルールＦの２倍（２Ｆ）であり、隣接する第２ビット線２ＢＬの間の間隔は最小デザインルールＦに等しい。よって、隣接する第２ビット線２ＢＬの間の間隔が大きくなり、下部電極２１に対して余裕をもって第２ビット線２ＢＬを設けることが可能となる。従って、下部電極２１と第２ビット線２ＢＬとのリソグラフィの合わせズレが生じても素子サイズに影響しにくく、安定して大量生産することが可能となる。
【００３３】
図１および図２に示した接続層２３は、ノードコンタクト電極ＮＣの上面と下部電極２１の下面との間に設けられ、ノードコンタクト電極ＮＣと下部電極２１とのずれ量を吸収可能な形状を有している。このような接続層２３を追加することにより、簡単な構成および製造工程で下部電極２１を所望の量だけずらすと共に、下部電極２１とノードコンタクト電極ＮＣとの確実な電気的接続をとることが可能となる。
【００３４】
この記憶装置１は、例えば次のようにして製造することができる。
【００３５】
まず、図１および図２に示したように、シリコンよりなる基板１１にワード線ＷＬ，絶縁層１２、接続プラグ１３，１４、第１ビット線１ＢＬ，ビットコンタクト電極ＢＣおよびノードコンタクト電極ＮＣを含むトランジスタアレイ１０を形成する。
【００３６】
次いで、図２に示したように、ノードコンタクト電極ＮＣ上に接続層２３を形成し、この接続層２３の上に、例えば窒化チタン（ＴｉＮ）よりなる下部電極２１を形成する。このとき、下部電極２１を、図１，図２および図８（Ａ）に示したように、基板１１の表面に平行な面内においてノードコンタクト電極ＮＣの直上からビットコンタクト電極ＢＣに近づく方向にずれた位置に設ける。
【００３７】
続いて、例えばスパッタ法により、ガドリニウム（Ｇｄ）膜を１．０ｎｍの厚みで形成する。続いて、このガドリニウム（Ｇｄ）膜を酸素プラズマによって酸化することにより、酸化ガドリニウム（ＧｄＯｘ）よりなる抵抗変化層材料膜（図示せず）を形成する。
【００３８】
そののち、例えばスパッタ法により、ＣｕＺｒＴｅＡｌよりなるイオン源層材料膜（図示せず）を６０ｎｍの厚みで形成する。
【００３９】
抵抗変化層材料膜およびイオン源層材料膜を形成したのち、イオン源層材料膜の上に、例えばタングステン（Ｗ）よりなる第２ビット線材料膜を成膜する。そののち、抵抗変化層材料膜、イオン源層材料膜および第２ビット線材料膜からなる積層膜を、プラズマエッチング等によりパターニングし、第２ビット線２ＢＬと、抵抗変化層２２Ａおよびイオン源層２２Ｂよりなる記憶層２２とを形成する。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reaction Ion Etching)（反応性イオンエッチング）等、公知のエッチング方法を用いてパターニングを行うこともできる。この後に、積層膜に対して熱処理を施す。以上により、図１および図２に示した記憶装置１が完成する。
【００４０】
この記憶装置１では、第１ビット線１ＢＬと第２ビット線２ＢＬとの両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子２０の下部電極２１と第２ビット線２ＢＬとの間に図示しない電源（パルス印加手段）から＋Ｖｃまたは−Ｖｃの電圧が印加され、記憶層２２の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００４１】
まず、第２ビットライン２ＢＬが例えば正電位、下部電極２１側が負電位となるようにして記憶素子２０に対して正電圧を印加する。これにより、記憶層２２において、イオン源層２２Ｂから例えばＣｕおよび／またはＺｒなどの陽イオンがイオン伝導し、下部電極２１側で電子と結合して析出し、その結果，下部電極２１と抵抗変化層２２Ａとの界面に金属状態に還元された低抵抗のＺｒおよび／またはＣｕなどの導電パス（フィラメント）が形成される。若しくは、抵抗変化層２２Ａの中に導電パスが形成される。よって、抵抗変化層２２Ａの抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００４２】
その後、正電圧を除去して記憶素子２０にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。
【００４３】
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）或いはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、第２ビットライン２ＢＬが例えば負電位、下部電極２１側が正電位になるように、記憶素子２０に対して負電圧を印加する。これにより、抵抗変化層２２Ａ内に形成されていた導電パスのＺｒおよび／またはＣｕが酸化してイオン化し、イオン源層２２Ｂに溶解若しくはＴｅ等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層２２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００４４】
その後、負電圧を除去して記憶素子２０にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子２０に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００４５】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００４６】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下が望ましい。抵抗変化層２２Ａの抵抗値は、例えば、希土類元素の酸化物により構成される場合には、その厚みや含まれる酸素の量などにより制御することが可能である。
【００４７】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００４８】
このように本実施の形態では、下部電極２１を、基板１１の表面に平行な面内においてノードコンタクト電極ＮＣの直上からビットコンタクト電極ＢＣに近づく方向にずれた位置に設けるようにしたので、トランジスタアレイ１０の高密度な配置構成を変えることなく、第２ビット線２ＢＬの間隔を広くすることが可能となる。よって、トランジスタおよび記憶素子２０のサイズを小さくして、限られた面積により多くのビットを配置し、大容量の記憶装置１を実現可能となる。また、ビット当たりのコストを下げることが可能となる。更に、ランダムアクセスを実現して記憶装置１の性能を向上させることが可能となる。
【００４９】
（変形例１）
なお、上記実施の形態では、ノードコンタクト電極ＮＣと下部電極２１との間に、ノードコンタクト電極ＮＣと下部電極２１とのずれ量を吸収可能な形状を有する接続層２３を設けるようにした場合について説明したが、図９に示したように、接続プラグ１４，ノードコンタクト電極ＮＣおよび下部電極２１を、接続プラグ１４から順に下部電極２１の側にずらして積層するようにしてもよい。
【００５０】
（変形例２）
また、図１０に示したように、ノードコンタクト電極ＮＣが、接続プラグ１４よりも大きな径を有するようにしてもよい。ノードコンタクト電極ＮＣの径は、接続プラグ１４の上面と、下部電極２１の下面との両方に接触可能な大きさとする。
【００５１】
（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る記憶装置１Ａの平面構成を表したものである。この記憶装置１Ａは、下部電極２１が第１ビット線１ＢＬに平行な方向に一列に配置されていることを除いては、上記第１の実施の形態と同様の構成、作用および効果を有し、同様にして製造することができる。
【００５２】
下部電極２１は、図１２の矢印Ａ２に示したように、基板１１の表面に平行な面内においてノードコンタクト電極ＮＣの直上からビットコンタクト電極ＢＣに近づく方向にずれた位置から、更にワード線ＷＬと平行な方向に最小デザインルールＦの半分（Ｆ／２）ずれた位置に設けられている。下部電極２１をずらす方向Ａ２は、ワード線ＷＬに平行であると共に一列毎に交互に逆になっている。こうすることにより、下部電極２１は、ある余裕をもって第２ビット線２ＢＬの下に入る。そのため、第２ビット線２ＢＬのパターニングの際に合わせズレが発生しても素子特性に影響が出ないようにすることが可能である。なお、図１２に示した第２ビット線２ＢＬの幅は最小デザインルールＦの２倍（２Ｆ）であり、隣接する第２ビット線２ＢＬの間の間隔は最小デザインルールＦに等しくしているが、合わせズレを保障できる範囲で第２ビット線２ＢＬの幅を狭くすると、第２ビット線２ＢＬの間隔を広げることが可能となり、加工不良の発生頻度を下げることが可能となる。例えば、図１１に示したように、第２ビット線２ＢＬの幅を最小デザインルールＦの１．５倍（１．５Ｆ）、隣接する第２ビット線２ＢＬの間の間隔を最小デザインルールＦの１．５倍（１．５Ｆ）とすることも可能である。
【００５３】
（第３ないし第６の実施の形態）
上述した第１および第２の実施の形態では、第１ビット線１ＢＬと第２ビット線２ＢＬとが１対１の対応関係になっている場合について説明した。以下、第３ないし第６の実施の形態は、第１ビット線１ＢＬと第２ビット線２ＢＬとの対応関係を変えた例に関するものである。
【００５４】
（第３の実施の形態）
図１３は、本発明の第３の実施の形態に係る記憶装置１Ｂの平面構成を表し、図１４はその等価回路を表したものである。この記憶装置１Ｂは、隣接する２本の第１ビット線１ＢＬに付属する下部電極２１が一本の第２ビット線２ＢＬを共有している。言い換えれば、同一の第１ビット線１ＢＬの右側に付属する下部電極２１と、左側に付属する下部電極２１とは、異なる第２ビット線２ＢＬの下に配置されている。このことを除いては、この記憶装置１Ｂは、上記第１の実施の形態と同様の構成、作用および効果を有し、同様にして製造することができる。
【００５５】
本実施の形態では、複数の第２ビット線２ＢＬの各々は、隣接する２本の第１ビット線１ＢＬの間に位置するノードコンタクト電極ＮＣに接続された下部電極２１に重なっている。換言すれば、隣接する２本の第１ビット線１ＢＬのうち左側の第１ビット線１ＢＬの右側のノードコンタクト電極ＮＣに接続された下部電極２１と、右側の第１ビット線１ＢＬの左側のノードコンタクト電極ＮＣに接続された下部電極２１とが、同一の第２ビット線２ＢＬの下に配置されている。これにより、下部電極２１の位置をずらすことなく、第２ビット線２ＢＬの形状が単純化される。よって、１トランジスタ当たりの面積を６Ｆ2に保ったままで第２ビット線２ＢＬを設けることが可能となる。
【００５６】
この記憶装置１Ｂの動作は第１の実施の形態と同様である。
【００５７】
（第４の実施の形態）
図１５は、本発明の第４の実施の形態に係る記憶装置１Ｃの平面構成を表したものである。この記憶装置１Ｃでは、隣接する２本の第１ビット線１ＢＬの間に位置するノードコンタクト電極ＮＣに接続された下部電極２１が、第１ビット線１ＢＬに平行な方向に一列に配置されている。このことを除いては、この記憶装置１Ｃは、上記第３の実施の形態と同様の構成、作用および効果を有し、同様にして製造することができる。
【００５８】
下部電極２１は、図１６の矢印Ａ３に示したように、基板１１の表面に平行な面内においてワード線ＷＬと平行な方向に最小デザインルールＦの半分（Ｆ／２）ずれた位置に設けられている。下部電極２１をずらす方向Ａ３は、ワード線ＷＬに平行であると共に一列毎に交互に逆になっている。こうすることにより、下部電極２１は、ある余裕をもって第２ビット線２ＢＬの下に入る。そのため、第２ビット線２ＢＬのパターニングの際に合わせズレが発生しても素子特性に影響が出ないようにすることが可能である。なお、図１６に示した第２ビット線２ＢＬの幅は最小デザインルールＦの２倍（２Ｆ）であり、隣接する第２ビット線２ＢＬの間の間隔は最小デザインルールＦに等しくしているが、合わせズレを保障できる範囲で第２ビット線２ＢＬの幅を狭くすると、第２ビット線２ＢＬの間隔を広げることが可能となり、加工不良の発生頻度を下げることが可能となる。例えば、図１５に示したように、第２ビット線２ＢＬの幅を最小デザインルールＦの１．５倍（１．５Ｆ）、隣接する第２ビット線２ＢＬの間の間隔を最小デザインルールＦの１．５倍（１．５Ｆ）とすることも可能である。
【００５９】
下部電極２１，ノードコンタクト電極ＮＣおよび接続プラグ１４の構成は、第１の実施の形態または変形例１，２と同様である。
【００６０】
（第５の実施の形態）
図１７は、本発明の第５の実施の形態に係る記憶装置１Ｄの平面構成を表し、図１８はその等価回路を表したものである。この記憶装置１Ｄでは、二本ぶんの第１ビット線１ＢＬに付属する下部電極２１に対して、一本の第２ビット線２ＢＬの割合で配置したことを除いては、上記第１の実施の形態と同様の構成および効果を有し、同様にして製造することができる。
【００６１】
本実施の形態では、複数の第２ビット線２ＢＬの各々は、隣接する３本の第１ビット線１ＢＬのうち両端の第１ビット線１ＢＬの間に位置するノードコンタクト電極ＮＣに接続された下部電極２１に重なっている。換言すれば、隣接する３本の第１ビット線１ＢＬのうち中央の第１ビット線１ＢＬの両側のノードコンタクト電極ＮＣに接続された下部電極２１と、左側の第１ビット線１ＢＬの右側のノードコンタクト電極ＮＣに接続された下部電極２１と、右側の第１ビット線１ＢＬの左側のノードコンタクト電極ＮＣに接続された下部電極２１とが、同一の第２ビット線２ＢＬの下に配置されている。これにより、下部電極２１の位置をずらすことなく、第２ビット線２ＢＬの形状が単純化される。よって、１トランジスタ当たりの面積を６Ｆ2に保ったままで第２ビット線２ＢＬを設けることが可能となる。また、第２ビット線２ＢＬの幅を広くすることが可能となり、加工が容易となるので、加工不良の発生確率を小さくすることが可能となる。
【００６２】
この記憶装置１Ｄでは、任意の一つの記憶素子２０のみに電圧を印加したい場合、他の記憶素子２０に電圧が印加されないように、近傍の第１ビット線１ＢＬを第２ビット線２ＢＬと同電位にする必要がある。以下、それぞれの場合について説明する。なお、以下の説明において言及されている第１ビット線１ＢＬおよび第２ビット線２ＢＬ以外はグランド（ＧＮＤ）電位とされているものとする。
【００６３】
まず、左側の第１ビット線１ＢＬに接続された記憶素子２０を低抵抗化する場合には、第２ビット線２ＢＬと中央の第１ビット線１ＢＬとを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。高抵抗化する場合には、左側の第１ビット線１ＢＬを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。
【００６４】
次に、中央の第１ビット線１ＢＬの左側に接続された記憶素子２０を低抵抗化する場合には、第２ビット線２ＢＬと右側の第１ビット線１ＢＬとを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。高抵抗化する場合には、中央の第１ビット線１ＢＬを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。
【００６５】
中央の第１ビット線１ＢＬの右側に接続された記憶素子２０を低抵抗化する場合には、第２ビット線２ＢＬと左側の第１ビット線１ＢＬとを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。高抵抗化する場合には、中央の第１ビット線１ＢＬを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。
【００６６】
右側の第１ビット線１ＢＬに接続された記憶素子２０を低抵抗化する場合には、第２ビット線２ＢＬと中央の第１ビット線１ＢＬとを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。高抵抗化する場合には、右側の第１ビット線１ＢＬを＋Ｖにするのと同時に、対応するワード線ＷＬを活性化する。
【００６７】
すなわち、本実施の形態では、選択された記憶素子２０とワード線ＷＬおよび第２ビット線２ＢＬを共有する他の記憶素子２０の下部電極２１が付属する第１ビット線１ＢＬを、共有されている第２ビット線２ＢＬと同電位にすることにより、選択された記憶素子２０の抵抗値を変化させるものである。以上のことを除いては、本実施の形態の記憶装置１Ｄの駆動方法は、第１の実施の形態と同様である。
【００６８】
（第６の実施の形態）
図１９は、本発明の第６の実施の形態に係る記憶装置１Ｅの平面構成を表したものである。この記憶装置１Ｅでは、隣接する３本の第１ビット線１ＢＬのうち両端の第１ビット線１ＢＬの間に位置するノードコンタクト電極ＮＣに接続された下部電極２１が第１ビット線１ＢＬに平行な方向に二列に配置されている。このことを除いては、この記憶装置１Ｅは、上記第５の実施の形態と同様の構成、作用および効果を有し、同様にして製造することができる。
【００６９】
下部電極２１は、図２０の矢印Ａ３に示したように、基板１１の表面に平行な面内においてワード線ＷＬと平行な方向にずれた位置に設けられている。下部電極２１をずらす方向Ａ３は、ワード線ＷＬに平行であると共に一列毎に交互に逆になっている。こうすることにより、下部電極２１は、ある余裕をもって第２ビット線２ＢＬの下に入る。そのため、第２ビット線２ＢＬのパターニングの際に合わせズレが発生しても素子特性に影響が出ないようにすることが可能である。また、第２ビット線２ＢＬの間隔を広げることが可能となり、加工不良の発生頻度を下げることが可能となる。なお、図２０に示した第２ビット線２ＢＬの幅は最小デザインルールＦの４倍（４Ｆ）であり、隣接する第２ビット線２ＢＬの間の間隔は最小デザインルールＦの２倍（２Ｆ）である。
【００７０】
下部電極２１，ノードコンタクト電極ＮＣおよび接続プラグ１４の構成は、第１の実施の形態または変形例１，２と同様である。
【００７１】
（第７の実施の形態）
図２１は、本発明の第７の実施の形態に係る記憶装置１の記憶素子２０Ａの構成を表したものである。この記憶装置１は、記憶素子２０ＡがＰＣＭ（Phase Change Memory）（相変化型メモリ）により構成されていることを除いては、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００７２】
記憶素子２０Ａは、下部電極２１および第２ビット線２ＢＬとの間に、Ｇｅ2 Ｓｂ2 Ｔｅ5 などのＧｅＳｂＴｅ合金よりなる記憶層２４を有するＰＣＭである。記憶層２４は、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値が可逆的に変化するものである。
【００７３】
この記憶装置１では、第１ビット線１ＢＬと第２ビット線２ＢＬとの両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子２０の下部電極２１と第２ビット線２ＢＬとの間に図示しない電源（パルス印加手段）から＋Ｖｃまたは−Ｖｃの電圧が印加され、記憶層２４が高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子２０Ａに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００７４】
（第８の実施の形態）
図２２は、本発明の第８の実施の形態に係る記憶装置１の記憶素子２０Ｂの構成を表したものである。この記憶装置１は、記憶素子２０ＢがＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）により構成されていることを除いては、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００７５】
記憶素子２０Ｂは、下部電極２１および第２ビット線２ＢＬとの間に、ＮｉＯ，ＴｉＯ2 ，ＰｒＣａＭｎＯ3 などの酸化物よりなる記憶層２５を有するＲｅＲＡＭであり、酸化物への電圧の印加により抵抗値が可逆的に変化するものである。
【００７６】
この記憶装置１では、第１ビット線１ＢＬと第２ビット線２ＢＬとの両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子２０の下部電極２１と第２ビット線２ＢＬとの間に図示しない電源（パルス印加手段）から＋Ｖｃまたは−Ｖｃの電圧が印加され、記憶層２５が高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子２０Ｂに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００７７】
以上、実施の形態を挙げて本発明を説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変形することが可能である。
【００７８】
例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、第１の実施の形態において、イオン源層２２Ｂには、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【００７９】
また、例えば、上記実施の形態では、記憶素子２０，２０Ａ，２０Ｂおよび記憶装置１，１Ａ〜１Ｅの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【符号の説明】
【００８０】
１，１Ａ〜１Ｅ…記憶装置、１０…トランジスタアレイ、１１…基板、１１Ａ…拡散層、１１Ｂ…素子分離層、１２…絶縁層、１３，１４…接続プラグ、２０，２０Ａ，２０Ｂ…記憶素子、２１…下部電極、２２，２４，２５…記憶層、２２Ａ…抵抗変化層、２２Ｂ…イオン源層、２３…接続層、１ＢＬ…第１ビット線、２ＢＬ…第２ビット線（上部電極）、ＢＣ…ビットコンタクト電極、ＮＣ…ノードコンタクト電極、ＷＬ…ワード線、Ｆ…最小デザインルール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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