(57)【特許請求の範囲】
【請求項１】
基板の上に、基板側から順に、薄膜トランジスタの半導体層と、前記半導体層と直接接続するＡｌ合金膜と、を備えた配線構造であって、
前記半導体層はＺｎ−Ｓｎ酸化物またはＩｎ−Ｇａ−Ｚｎ酸化物からなり、
前記Ａｌ合金膜は、Ｎｉおよび／またはＣｏを合計で０．１〜２原子％含むと共に、Ｃｕおよび／またはＧｅを合計で０．０５〜２原子％含み、更に、Ｎｄ、Ｙ、Ｆｅ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｍｇ、Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｔｂ、Ｄｙ、Ｓｒ、ＳｍおよびＢｉよりなる群から選択される少なくとも一種（以下、耐熱性向上元素という）を、合計で０．０５〜１原子％含有し、かつ該Ａｌ合金膜は、画素電極を構成する透明導電膜と直接接続することを特徴とする配線構造。
【請求項２】
前記Ａｌ合金膜は、前記耐熱性向上元素として、ＮｄおよびＬａよりなる群から選択される少なくとも一種を含有するものである請求項１に記載の配線構造。
【請求項３】
前記Ａｌ合金膜が、薄膜トランジスタのソース電極および／またはドレイン電極に用いられるものである請求項１または２に記載の配線構造。
【請求項４】
請求項１〜３のいずれかに記載の配線構造を備えた表示装置。
【請求項５】
請求項１〜３のいずれかに記載の配線構造の製造方法であって、
前記半導体層の成膜工程および前記Ａｌ合金膜の成膜工程を含み、
前記Ａｌ合金膜の成膜時の基板温度を２００℃以上とする；および／または、
前記Ａｌ合金膜の成膜後に２００℃以上の温度で熱処理する；
ことによって、前記半導体層とこれに直接接続する前記Ａｌ合金膜との界面に、Ｎｉおよび／またはＣｏの一部を析出および／または濃化させることを特徴とする配線構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板側から順に、薄膜トランジスタの半導体層と、前記半導体層と直接接続するＡｌ合金膜と、を備えた配線構造であって、当該半導体層が酸化物半導体からなる酸化物半導体層で構成されている配線構造、およびその製造方法；並びに当該配線構造を備えた表示装置に関するものである。本発明の配線構造は、例えば液晶ディスプレイ（液晶表示装置）や有機ＥＬディスプレイ等のフラットパネルディスプレイに代表的に用いられる。以下では、液晶表示装置を代表的に取り上げて説明するが、これに限定する趣旨ではない。
【背景技術】
【０００２】
近年、有機ＥＬディスプレイや液晶ディスプレイの半導体層（チャネル層）に酸化物半導体を用いたディスプレイが開発されている。例えば特許文献１には、半導体デバイスにおける透明半導体層として、酸化亜鉛（ＺｎＯ）；酸化カドミウム（ＣｄＯ）；酸化亜鉛（ＺｎＯ）にＩＩＢ元素、ＩＩＡ元素もしくはＶＩＢ元素を加えた化合物または混合物；のうちのいずれかを用い、３ｄ遷移金属元素；または希土類元素；または透明半導体の透明性を失わせずに高抵抗にする不純物；をドープしたものが用いられている。
【０００３】
酸化物半導体は、従来、半導体層の材料として用いられてきたアモルファスシリコンと比較して、高いキャリア移動度を有している。更に酸化物半導体は、スパッタリング法で成膜できるため、上記アモルファスシリコンからなる層の形成と比較して基板温度の低温化を図ることができる。その結果、耐熱性の低い樹脂基板などを使用することができるため、フレキシブルディスプレイの実現が可能である。
【０００４】
このような酸化物半導体を半導体デバイスに用いた例として、例えば特許文献１には、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）；酸化亜鉛（ＺｎＯ）に、ＩＩＢ元素、ＩＩＡ元素、もしくはＶＩＢ元素を加えた化合物、または混合物のうちのいずれかを用い、３ｄ遷移金属元素、または希土類元素、または透明半導体の透明性を失わせずに高抵抗にする不純物をドープしたものが用いられている。酸化物半導体のなかでも、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎよりなる群から選択される少なくとも１種以上の元素を含む酸化物（ＩＧＯＺＯ、ＺＴＯ、ＩＺＯ、ＩＴＯ、ＺｎＯ、ＡＺＴＯ、ＧＺＴＯ）は、非常に高いキャリア移動度を有するため、好ましく用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−７６３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところでＴＦＴ基板におけるゲート配線やソース−ドレイン配線などの配線材料には、電気抵抗が小さく、微細加工が容易であるなどの理由により、純ＡｌまたはＡｌ−ＮｄなどのＡｌ合金（以下、これらをまとめてＡｌ系ということがある）が汎用されている。
【０００７】
しかし、例えばボトムゲート型のＴＦＴの半導体層に酸化物半導体を用い、かつソース電極やドレイン電極にＡｌ系膜を用いる積層構造の場合、酸化物半導体層と、ソース電極やドレイン電極を構成するＡｌ系膜とを直接接続すると、酸化物半導体層とＡｌ系膜の界面に、高抵抗な酸化アルミニウムが形成されて接続抵抗（コンタクト抵抗、接触電気抵抗）が上昇し、画面の表示品位が低下するといった問題がある。
【０００８】
また、上記積層構造の形成方法として、基板上に、目的とするパターンと逆のパターンをリフトオフレジストで形成した後、Ａｌ系膜を形成し、不要な部分を有機溶剤や剥離液によりリフトオフレジストと共に除去して、目的とするパターンを得る「リフトオフ法」を用いることが考えられる。しかしこの方法では、リフトオフされたＡｌ系金属片の再付着を抑制しつつ、均一かつ歩留まりよく大面積のパターンを形成することが極めて難しい。そこで、上記積層構造の形成方法として、フォトリソグラフィとウェットエッチングプロセスを適用することが考えられる。しかしフォトリソグラフィによるパターニングの際に、現像液が、ソース電極やドレイン電極を構成するＡｌ系膜と酸化物半導体層との間に染み込み、ガルバニック腐食により上記Ａｌ系膜が剥離する可能性が高い、といった問題がある。
【０００９】
本発明はこの様な事情に着目してなされたものであって、その目的は、有機ＥＬディスプレイや液晶ディスプレイなどの表示装置において、酸化物半導体層と、例えばソース電極やドレイン電極を構成するＡｌ系膜とを安定して直接接続させることが可能であると共に、ウェットプロセス（例えば上記フォトリソグラフィ）で用いる電解質液（例えば現像液）中で、酸化物半導体層とＡｌ系膜との間でガルバニック腐食が生じにくく、Ａｌ系膜の剥離を抑制することのできる配線構造、およびその製造方法、並びに当該配線構造を備えた上記表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決し得た本発明の配線構造は、基板の上に、基板側から順に、薄膜トランジスタの半導体層と、前記半導体層と直接接続するＡｌ合金膜と、を備えた配線構造であって、前記半導体層が酸化物半導体からなり、前記Ａｌ合金膜が、Ｎｉおよび／またはＣｏを含むものであるところに特徴を有するものである。
【００１１】
好ましい実施形態において、前記Ａｌ合金膜は、画素電極を構成する透明導電膜と直接接続している。
【００１２】
本発明の実施形態において、前記Ａｌ合金膜はＮｉおよび／またはＣｏを０．１〜２原子％含むことも好ましい。
【００１３】
また本発明の実施態様において、前記Ａｌ合金膜は、Ｃｕおよび／またはＧｅを含むことも好ましく、更にＣｕおよび／またはＧｅを０．０５〜２原子％含むことも好ましい。
【００１４】
また好ましい実施形態において、前記酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎ、ＴｉおよびＳｎよりなる群から選択される少なくとも１種の元素を含む酸化物からなるものである。
【００１５】
好ましい実施態様において、前記Ａｌ合金膜は、Ｎｄ、Ｙ、Ｆｅ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｍｇ、Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｇｄ、Ｔｂ、Ｄｙ、Ｓｒ、Ｓｍ、ＧｅおよびＢｉよりなる群から選択される少なくとも一種を含有するものであることも好ましく、これらの中でも特にＮｄ、ＬａおよびＧｄよりなる群から選択される少なくとも一種を含有することも好ましい。
【００１６】
好ましい実施形態において、前記Ａｌ合金膜は、薄膜トランジスタのソース電極および／またはドレイン電極に用いられるものである。
【００１７】
本発明には、上記いずれかの配線構造を備えた表示装置も包含される。
【００１８】
本発明は、前記配線構造の製造方法も規定するものであって、該方法は、
前記半導体層の成膜工程および前記Ａｌ合金膜の成膜工程を含み、
前記Ａｌ合金膜の成膜時の基板温度を２００℃以上とする；および／または、
前記Ａｌ合金膜の成膜後に２００℃以上の温度で熱処理する；
ことによって、前記半導体層とこれに直接接続する前記Ａｌ合金膜との界面に、Ｎｉおよび／またはＣｏの一部を析出および／または濃化させるところに特徴を有する。 
【発明の効果】
【００１９】
本発明によれば、有機ＥＬディスプレイや液晶ディスプレイなどの表示装置において、高移動度を示し、かつアモルファスＳｉやｐｏｌｙ−Ｓｉよりも低温で成膜の可能な酸化物半導体層と、例えばソース電極やドレイン電極を構成するＡｌ系膜とを直接接続することが可能であり、かつ、表示装置の製造工程におけるウェットプロセスにおいて、上記直接接続した部分でガルバニック腐食が生じ難いため、信頼性の高い配線構造（例えばＴＦＴ基板）、およびこれを含む表示装置を簡便なプロセスで製造することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の実施形態１に係る配線構造（ＴＦＴ基板）の構成を示す概略断面説明図である。
【図２】図２は、本発明の実施形態２に係る配線構造（ＴＦＴ基板）の構成を示す概略断面説明図である。
【図３】図３は、図１に示した配線構造の製造工程の一例を、順番を追って示す説明図である。
【図４】図４は、図２に示した配線構造の製造工程の一例を、順番を追って示す説明図である。
【発明を実施するための形態】
【００２１】
本発明者らは、前記課題を解決すべく鋭意研究を重ねた結果、基板側から順に、薄膜トランジスタの半導体層と、前記半導体層と直接接続するＡｌ合金膜と、を備えた配線構造であって、前記半導体層が酸化物半導体からなるものとし、かつ前記Ａｌ合金膜を、Ｎｉおよび／またはＣｏを含むものとすれば、半導体層と例えばソース電極やドレイン電極を構成する前記Ａｌ合金膜とを安定して直接接続させることが可能であり、またウェットプロセスで用いる現像液等の電解質液中で、上記半導体層とＡｌ合金膜との間でガルバニック腐食が生じにくく、膜剥離を抑制できることを見出した。
【００２２】
以下、図面を参照しながら、本発明に係る配線構造およびその製造方法の好ましい実施形態を説明するが、本発明はこれに限定されない。
【００２３】
図１は、本発明に係る配線構造の好ましい実施形態（実施形態１）を説明する概略断面説明図である。図１に示すＴＦＴ基板９は、ボトムゲート型であり、基板１側から順に、ゲート電極２、ゲート絶縁膜３、半導体層４、ソース電極５、ドレイン電極６、保護層７を順次積層した構造を有している。
【００２４】
また図２は、本発明に係る配線構造の別の好ましい実施形態（実施形態２）を説明する概略断面説明図である。図２に示すＴＦＴ基板９’も、ボトムゲート型であり、基板１側から順に、ゲート電極２、ゲート絶縁膜３、半導体層４、チャネル保護層８、ソース電極５、ドレイン電極６、保護層７を順次積層した構造を有している。
【００２５】
本発明に用いられる半導体層４としては、液晶表示装置などに用いられる酸化物半導体であれば特に限定されず、例えば、Ｉｎ、Ｇａ、Ｚｎ、Ｔｉ、およびＳｎよりなる群から選択される少なくとも１種の元素を含む酸化物からなるものが用いられる。具体的には上記酸化物として、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｚｎ−Ｓｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｚｎ酸化物、Ｔｉ酸化物等の透明酸化物やＺｎ−Ｓｎ酸化物にＡｌやＧａをドーピングしたＡＺＴＯ、ＧＺＴＯが挙げられる。
【００２６】
前記半導体層と直接接続するＡｌ合金膜（実施形態１、２におけるソース電極５および／またはドレイン電極６）は、Ｎｉおよび／またはＣｏを含むものとする。この様にＮｉおよび／またはＣｏを含有させることにより、ソース電極５および／またはドレイン電極６を構成するＡｌ合金膜と半導体層４との接触電気抵抗を低減させることができる。また上述したガルバニック腐食を抑制でき、膜剥離を抑えることができる。
【００２７】
このような効果を十分発揮させるには、Ｎｉおよび／またはＣｏの含有量（Ｎｉ、Ｃｏを単独で含むときは単独の含有量であり、両方を含む場合は合計量である。）を、おおむね、０．１原子％以上とすることが好ましい。より好ましくは０．２原子％以上、更に好ましくは０．５原子％以上である。一方、上記元素の含有量が多すぎると、Ａｌ合金膜の電気抵抗率が上昇してしまうため、その上限を２原子％とすることが好ましく、より好ましくは１原子％である。
【００２８】
本発明に用いられる上記Ａｌ合金膜として、Ｎｉおよび／またはＣｏを上記量含み、残部Ａｌ及び不可避不純物のものが挙げられる。
【００２９】
上記Ａｌ合金膜には、更にＣｕおよび／またはＧｅを０．０５〜２原子％含有させることができる。これらは、コンタクト抵抗の更なる低減化に寄与する元素であり、単独で添加しても良いし、両方を併用しても良い。このような効果を十分発揮させるには、上記元素の含有量（Ｃｕ、Ｇｅを単独で含むときは単独の含有量であり、両方を含む場合は合計量である。）を、おおむね、０．０５原子％以上とすることが好ましい。より好ましくは０．１原子％以上、更に好ましくは０．２原子％以上である。一方、上記元素の含有量が多すぎると、Ａｌ合金膜の電気抵抗率が上昇してしまうため、その上限を２原子％とすることが好ましく、より好ましくは１原子％である。
【００３０】
上記Ａｌ合金膜には、その他の合金成分として、耐熱性向上元素（Ｎｄ、Ｙ、Ｆｅ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｍｇ、Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｇｄ、Ｔｂ、Ｄｙ、Ｓｒ、Ｓｍ、Ｇｅ、Ｂｉの少なくとも一種）を、合計で０．０５〜１原子％、好ましくは０．１〜０．５原子％、更に好ましくは０．２〜０．３５原子％添加することが許容される。
【００３１】
前記耐熱性向上元素として、Ｎｄ、Ｌａ、およびＧｄよりなる群から選択される少なくとも一種がより好ましい。
【００３２】
上記Ａｌ合金膜における各合金元素の含有量は、例えばＩＣＰ発光分析（誘導結合プラズマ発光分析）法によって求めることができる。
【００３３】
上記実施形態１、２では、ソース電極および／またはドレイン電極に本発明のＡｌ合金膜を採用し、その他の配線部（例えばゲート電極２）の成分組成については特に限定されないが、ゲート電極、走査線（図示せず）、信号線におけるドレイン配線部（図示せず）も上記Ａｌ合金膜で構成されていても良く、この場合、ＴＦＴ基板におけるＡｌ合金配線の全てを同一成分組成とすることができる。
【００３４】
また、本発明の配線構造は、上記実施形態１、２の様なボトムゲート型のみならず、トップゲート型のＴＦＴ基板においても採用することができる。
【００３５】
基板１は、液晶表示装置などに用いられるものであれば特に限定されない。代表的には、ガラス基板などに代表される透明基板が挙げられる。ガラス基板の材料は表示装置に用いられるものであれば特に限定されず、例えば、無アルカリガラス、高歪点ガラス、ソーダライムガラスなどが挙げられる。あるいは金属ホイルなどの基板、イミド樹脂等の耐熱性の樹脂基板が挙げられる。
【００３６】
ゲート絶縁層３、保護層７、チャネル保護層８としては、誘電体（例えばＳｉＮやＳｉＯＮ、ＳｉＯ2）からなるものが挙げられる。好ましくはＳｉＯ2またはＳｉＯＮである。というのも、酸化物半導体は、還元雰囲気下ではその優れた特性が劣化するため、酸化性雰囲気下で成膜を行うことのできるＳｉＯ2またはＳｉＯＮの使用が推奨されるからである。
【００３７】
画素電極を構成する透明導電膜（図１、２に図示せず）としては、液晶表示装置などに通常用いられる酸化物導電膜が挙げられ、代表的には、アモルファスＩＴＯやｐｏｌｙ−ＩＴＯ、ＩＺＯ、ＺｎＯが例示される。
【００３８】
本発明は、酸化物半導体層４とこれに直接接続する前記Ａｌ合金膜（例えばソース電極５および／またはドレイン電極６）との界面に、
・Ｎｉおよび／またはＣｏを含む析出物が析出している；および／または、
・Ｎｉおよび／またはＣｏを含む濃化層が形成されている；
ことを好ましい形態とする。
【００３９】
この様な析出物や濃化層が、電気抵抗の低い領域として部分的または全面的に形成されることで、半導体層４とソース電極５および／またはドレイン電極６を構成するＡｌ合金膜との接触電気抵抗が大幅に低減されるものと思われる。
【００４０】
上記Ｎｉおよび／またはＣｏの析出および／または濃化は、
上記Ａｌ合金膜の成膜時の基板温度（以下「成膜温度」という）を２００℃以上とする；および／または、前記Ａｌ合金膜の成膜後に２００℃以上の温度で熱処理する；
ことによって実現することができる。
【００４１】
好ましくは、上記Ａｌ合金膜の成膜温度を２００℃以上とすることであり、より好ましくは、上記Ａｌ合金膜の成膜温度を２００℃以上とし、かつ前記Ａｌ合金膜の成膜後に２００℃以上の温度で熱処理するのがよい。
【００４２】
いずれの場合も、好ましくは２５０℃以上である。尚、上記基板温度や加熱温度をより高めても、Ｎｉおよび／またはＣｏの析出・濃化によるコンタクト抵抗率の低減効果は飽和する。基材の耐熱温度等の観点からは、上記基板温度や加熱温度を３００℃以下とすることが好ましい。２００℃以上での加熱時間は、５分間以上で６０分間以下とすることが好ましい。
【００４３】
前記Ａｌ合金膜の成膜後に行う加熱（熱処理）は、前記析出・濃化を目的に行うものであってもよいし、前記Ａｌ合金膜形成後の熱履歴（例えば、保護層を成膜する工程）が、前記温度・時間を満たすものであってもよい。
【００４４】
本発明の配線構造を製造するにあたっては、本発明の規定を満たし、かつＡｌ合金膜の成膜条件および／または熱処理・熱履歴条件を上述した推奨される条件とすること以外は、特に限定されず、表示装置の一般的な工程を採用すればよい。
【００４５】
以下、図３を参照しながら、前記図１に示すＴＦＴ基板の製造方法の一例を説明する。図３には、前記図１と同じ参照符号を付している。尚、以下では、製造方法の一例として説明するものであり、本発明はこれに限定されない（下記図４についても同じ）。
【００４６】
まず、ガラス基板１上に、スパッタリング法を用いて、膜厚２００ｎｍ程度のＡｌ合金膜（例えばＡｌ−２ａｔ％（原子％）Ｎｉ−０．３５ａｔ％Ｌａ合金膜）を積層する。このＡｌ合金膜をパターニングすることにより、ゲート電極２を形成する（図３（ａ）を参照）。このとき、後記する図３（ｂ）において、ゲート絶縁膜３のカバレッジが良くなる様に、ゲート電極２を構成するＡｌ合金膜の周縁を約３０°〜４０°のテーパー状にエッチングしておくのがよい。
【００４７】
次に、ゲート絶縁膜３としてＳｉＮ膜をＣＶＤ法にて膜厚３００ｎｍ程度成膜する。更に、半導体層４としてａ−ＩＧＺＯからなる酸化物半導体層（膜厚３０ｎｍ程度）を、ＡｒとＯ2の混合ガス雰囲気（酸素含有量１ｖｏｌ％）にて、基板温度：室温の条件で、組成が例えばＩｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１であるターゲットを用い、反応性スパッタリングを行って成膜する（図３（ｂ）を参照）。
【００４８】
次いで、フォトリソグラフィを行い、シュウ酸を用いてａ−ＩＧＺＯ膜をエッチングし、半導体層（酸化物半導体層）４を形成する（図３（ｃ）を参照）。
【００４９】
続いてＡｒプラズマ処理を行う。このＡｒプラズマ処理は、半導体層４と、後記するソース電極５・ドレイン電極６を構成するＡｌ合金膜とのオーミックコンタクトを得て、半導体層４と上記Ａｌ合金膜とのコンタクト性を改善することができる。詳細には、上記Ａｌ合金膜を成膜する前に、半導体層４と該Ａｌ合金膜の接触界面部分にＡｒプラズマを予め照射することによって、プラズマに曝された部分に酸素欠損が生じ、導電性が向上して上記Ａｌ合金膜とのコンタクト性を改善できるものと考えられる。
【００５０】
上記Ａｒプラズマ処理を行った後に、Ａｌ合金膜（例えばＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜）を、スパッタリング法にて、成膜温度２００℃以上として膜厚２００ｎｍ程度形成する。または上記Ａｒプラズマ処理を行った後に、前記Ａｌ合金膜を、スパッタリング法にて例えば成膜温度１５０℃で膜厚２００ｎｍ程度形成し、その後、例えば２５０℃で３０分間の熱処理を行う（図３（ｄ）を参照）。
【００５１】
前記Ａｌ合金膜に対しフォトリソグラフィおよびエッチングを施すことによって、ソース電極５、ドレイン電極６を形成する（図３（ｅ）を参照）。
【００５２】
そして、ＳｉＯ2からなる保護層７をＣＶＤ法で形成して図１のＴＦＴ基板９を得ることができる（図３（ｆ）を参照）。
【００５３】
次に、図４を参照しながら、前記図２に示すＴＦＴ基板の製造方法の一例を説明する。図４には、前記図２と同じ参照符号を付している。
【００５４】
まず、ガラス基板１上に、スパッタリング法を用いて、膜厚２００ｎｍ程度のＡｌ合金膜（例えばＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜）を積層する。このＡｌ合金膜をパターニングすることにより、ゲート電極２を形成する（図４（ａ）を参照）。このとき、後記する図４（ｂ）において、ゲート絶縁膜３のカバレッジが良くなる様に、ゲート電極２を構成するＡｌ合金膜の周縁を約３０°〜４０°のテーパー状にエッチングしておくのがよい。
【００５５】
次に、ゲート絶縁膜３としてＳｉＮ膜をＣＶＤ法にて膜厚３００ｎｍ程度成膜する。更に、半導体層４として、ａ−ＩＧＺＯからなる酸化物半導体層（膜厚３０ｎｍ程度）を、ＡｒとＯ2の混合ガス雰囲気（酸素含有量１ｖｏｌ％）にて、基板温度：室温の条件で、組成が例えばＩｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１であるターゲットを用い、反応性スパッタリングを行って成膜する（図４（ｂ）を参照）。 
【００５６】
次いで、フォトリソグラフィを行い、シュウ酸を用いてａ−ＩＧＺＯ膜をエッチングし、半導体層（酸化物半導体層）４を形成する（図４（ｃ）を参照）。
【００５７】
次に、ＳｉＯ2膜をＣＶＤ法にて膜厚１００ｎｍ程度形成し、ゲート電極をマスクとし、ガラス基板裏面（ゲート電極等が形成されていない面）から露光してフォトリソグラフィを行い、ドライエッチングによりチャネル保護層８を形成する（図４（ｄ）を参照）。
【００５８】
前記実施形態１の場合と同様にＡｒプラズマ処理を行った後に、Ａｌ合金膜（例えばＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜）を、スパッタリング法にて成膜温度２００℃以上として膜厚２００ｎｍ程度形成する。または前記実施形態１の場合と同様にＡｒプラズマ処理を行った後に、前記Ａｌ合金膜を、スパッタリング法にて例えば成膜温度１５０℃で膜厚２００ｎｍ程度形成した後、例えば２５０℃で３０分間の熱処理を行う（図４（ｅ）を参照）。
【００５９】
前記Ａｌ合金膜に対しフォトリソグラフィとエッチングを施すことによって、ソース電極５、ドレイン電極６を形成する（図４（ｆ）を参照）。
【００６０】
そして、ＳｉＯ2からなる保護層７をＣＶＤ法で形成して図２のＴＦＴ基板９’を得ることができる（図４（ｇ）を参照）。
【００６１】
このようにして得られるＴＦＴ基板を使用し、例えば、一般的に行われている方法によって、表示装置を完成させることができる。
【実施例】
【００６２】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限を受けるものではなく、上記・下記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００６３】
（１）金属膜の種類とコンタクト抵抗について
純Ａｌ膜、またはＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜と酸化物半導体層との間のコンタクト抵抗を、下記の様にして作製したＴＬＭ素子を用い、ＴＬＭ法で調べた。
【００６４】
詳細には、まず、ガラス基板（コーニング社製  Ｅａｇｌｅ２０００）の表面に、ａ−ＩＧＺＯからなる酸化物半導体層（膜厚３０ｎｍ）を、Ａｒガス雰囲気にて、基板温度：室温の条件で、組成がＩｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１のターゲットを用い、スパッタリングを行って成膜した。
【００６５】
次いでＳｉＯ2をＣＶＤ法により２００ｎｍ成膜し、フォトリソグラフィによってソース電極・ドレイン電極とのコンタクト部分のパターニングを行い、ＲＩＥエッチング装置にて、Ａｒ／ＣＨＦ3プラズマによりコンタクトホールエッチングを行った。
【００６６】
次に、アッシングを行ってレジスト表面の反応層を除去した後、続けて剥離液（東京応化工業（株）製のＴＯＫ１０６）によりレジストを完全に剥離した。
【００６７】
その上に、ソース電極・ドレイン電極として、純Ａｌ膜、またはＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜を膜厚２００ｎｍ形成した。このときの成膜条件は、いずれも、雰囲気ガス＝アルゴン、圧力＝２ｍＴｏｒｒ、基板温度＝室温または２００℃とした。また、一部の試料については、成膜後更に２５０℃で３０分間の熱処理を施した。
【００６８】
続いて、フォトリソグラフィによりＴＬＭ素子のパターンを形成し、レジストをマスクとして上記純Ａｌ膜、またはＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜をエッチングし、レジストを剥離することによって、複数の電極からなるものであって、隣接する電極間の距離が種々であるＴＬＭ素子を得た。上記ＴＬＭ素子のパターンは、ギャップが１０μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍピッチ、１５０μｍ幅×３００μｍ長さのパターンとした。
【００６９】
この様にして得られたＴＬＭ素子を用い、複数の電極間における電流電圧特性を測定し、各電極間の抵抗値を求めた。こうして得られた各電極間の抵抗値と電極間距離の関係から、コンタクト抵抗率を求めた（ＴＬＭ法）。
【００７０】
上記測定を、各金属膜につき３個のＴＬＭ素子を作製して、上記コンタクト抵抗率を測定し平均値を求めた。その結果を表１に示す。
【００７１】
【表１】
0005620179.tif 000002
【００７２】
表１より次の様に考察できる。即ち、純Ａｌ膜の場合は、成膜後に熱処理を施すことによって（表１のＮｏ．２、６）、熱処理を施さない場合（表１のＮｏ．１、５）よりもコンタクト抵抗率が大幅に増加し、高抵抗率を示していることがわかる。
【００７３】
これに対し、Ａｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜の場合には、基板温度２００℃で成膜し、かつ熱処理を施した場合（表１のＮｏ．８）、コンタクト抵抗率が平均で２．６×１０-５Ω・ｃｍ２と十分に小さく、かつバラツキも抑えられていることがわかる。
【００７４】
（２）次に、Ａｌ合金膜の種類および熱処理条件と、ガルバニック腐食耐性およびコンタクト抵抗の関係を調べるべく、下記の試験を行った。 
【００７５】
（２−１）剥離試験（ガルバニック腐食耐性の評価）
ガルバニック腐食耐性の評価は、次の様にして行った。即ち、上記（１）と同様にして成膜した酸化物半導体（ａ−ＩＧＺＯ）層上に、純Ａｌ膜または表１に示す種々のＡｌ合金膜（いずれも膜厚２００ｎｍ）を、成膜時の基板温度と成膜後の熱処理温度を表２の通りとする以外は上記（１）と同様にして形成した。その後、レジストを塗布して紫外線で露光し、ＴＭＡＨ２．３８％を含有する現像液で現像後に、レジストをアセトンで除去し、光学顕微鏡観察にて基板全面に分布する１００μｍ角のパターン部の剥離の有無を観察した。
【００７６】
詳細には、顕微鏡写真の画像処理によって、画像上で５μｍ角にメッシュを切り、メッシュの一部でも剥離している部分は「剥離」とカウントして、全メッシュ数における剥離部分のメッシュ数の割合を「剥離率」として数値化した。
【００７７】
そして、上記剥離率について下記の通り判断してガルバニック腐食耐性を評価した。その結果を表２に示す。
○…剥離率が０％
△…剥離率が０％超で２０％以下
×…剥離率が２０％超
【００７８】
（２−２）コンタクト抵抗率の測定
上記（１）と同様にしてＴＬＭ素子を作成し、ＴＬＭ法によりコンタクト抵抗率を測定した。上記コンタクト抵抗率について下記評価基準に基づいて判断し、酸化物半導体層とＡｌ合金膜のコンタクト抵抗を評価した。酸化物半導体層としては上記（１）で用いたＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１）以外にもＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ（原子比）＝２：２：１）、ＺＴＯ（Ｚｎ：Ｓｎ（原子比）＝２：１）を用いてコンタクト抵抗率を測定した。
【００７９】
なお、ＩＧＺＯ（（原子比）＝２：２：１）とＺＴＯ（（原子比）＝２：１）の成膜条件は、雰囲気ガス＝Ａｒガス、圧力＝５ｍＴｏｒｒ、基板温度＝２５℃（室温）、膜厚＝１００ｎｍとした。
【００８０】
結果を表３に示す。
【００８１】
（コンタクト抵抗率評価基準）
○…コンタクト抵抗率が１×１０-２Ωｃｍ２未満
△…コンタクト抵抗率が１×１０-２Ωｃｍ２以上１×１００Ωｃｍ２以下
×…コンタクト抵抗率が１×１００Ωｃｍ２超
【００８２】
【表２】
0005620179.tif 000003
【００８３】
【表３】
0005620179.tif 000004
【００８４】
表２、表３より、次のように考察できる。即ち、フォトリソグラフィの工程でのＡｌ合金膜の剥離を抑えると共に、低コンタクト抵抗を実現するには、Ｎｉおよび／またはＣｏを含むＡｌ合金膜とし、かつこのＡｌ合金膜の成膜時の基板温度を２００℃以上とするのが好ましいことがわかる。尚、成膜温度が２００℃を下回る場合、成膜後に２００℃以上の温度で熱処理を施すと、コンタクト抵抗率がやや高めとなる傾向がみられた。これに対し、上記の通り基板温度：２００℃以上で成膜すると、成膜後に２００℃以上の温度で熱処理を施した場合でも低コンタクト抵抗を示した。
【００８５】
特にＡｌ−２ａｔ％Ｎｉ−０．３５ａｔ％Ｌａ合金膜（表２のＮｏ．１６〜２７）について考察すると以下の通りである。即ち、成膜温度が２００℃を下回る場合には、その後に熱処理を施さないか（Ｎｏ．１６、２０、２２）、熱処理温度が２００℃を下回ると（Ｎｏ．１７）、ガルバニック腐食耐性がやや劣る傾向がみられた。
【００８６】
また、成膜温度が２００℃を下回り、かつ熱処理を施した場合（Ｎｏ．１７〜１９、２１、２３）には、コンタクト抵抗率が１×１０-２Ω・ｃｍ２以上と高めになる傾向がみられた。
【００８７】
これに対し、成膜時の基板温度を２００℃以上とし、その後に熱処理を施さない場合（Ｎｏ．２４）には、フォトリソグラフィでの剥離が生じなかった。またコンタクト抵抗も６×１０-５Ω・ｃｍ２と低い値を示した。
【００８８】
また、成膜時の基板温度を２００℃以上とし、その後更に熱処理を施した場合にも、低コンタクト抵抗を実現できることがわかる（Ｎｏ．２５〜２７）。特に成膜時の基板温度を２００℃以上とし、かつ２００℃以上の温度で熱処理を施すことによって（Ｎｏ．２６、２７）、コンタクト抵抗率は十分に低減し、２×１０-５Ω・ｃｍ２であった。この様に、基板温度２００℃以上で成膜することにより、フォトリソグラフィでの剥離を防止し、かつ低コンタクト抵抗を実現できる。また、より低いコンタクト抵抗率を達成するには、基板温度２００℃以上で成膜後、更に２００℃以上の温度で熱処理を施すことが望ましいことがわかる。
【００８９】
尚、上述したリフトオフ法によれば、純Ａｌ膜とａ−ＩＧＺＯ層とのコンタクト抵抗は、熱処理せずとも３×１０-５Ω・ｃｍ２と低くなったが、フォトリソグラフィを行うと、剥離が生じる場合があった。更に２５０℃以上の温度で熱処理を施すと、剥離が生じるとともに、コンタクト抵抗率も１×１００Ω・ｃｍ２以上と高くなった。
【００９０】
またＡｌ−０．１ａｔ％Ｎｉ−０．５ａｔ％Ｇｅ−０．２７ａｔ％Ｎｄ合金（表２のＮｏ．３７〜４１）について考察すると以下の通りである。即ち、成膜温度が２００℃を下回る場合には、その後に熱処理を施さないと（Ｎｏ．３７）、ガルバニック腐食耐性がやや劣る傾向がみられた。
【００９１】
また、成膜温度が２００℃を下回り、かつ熱処理を施した場合（Ｎｏ．３８）には、コンタクト抵抗率がやや高めになる傾向がみられた。
【００９２】
これに対し、成膜時の基板温度を２００℃以上とし、その後に熱処理を施さない場合（Ｎｏ．３９）には、フォトリソグラフィでの剥離が生じなかった。またコンタクト抵抗も低い値を示した。
【００９３】
また、成膜時の基板温度を２００℃以上とし、その後更に熱処理を施した場合にも、低コンタクト抵抗を実現できることがわかる（Ｎｏ．４０、４１）。特に成膜時の基板温度を２００℃以上とし、かつ２００℃以上の温度で熱処理を施すことによって、コンタクト抵抗率は十分に低い値を示した。この様に、基板温度２００℃以上で成膜することにより、フォトリソグラフィでの剥離を防止し、かつ低コンタクト抵抗を実現できる。また、より低いコンタクト抵抗率を達成するには、基板温度２００℃以上で成膜後、更に２００℃以上の温度で熱処理を施すことが望ましいことがわかる。
【符号の説明】
【００９４】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  半導体層
５  ソース電極
６  ドレイン電極
７  保護層
８  チャネル保護層
９、９’  ＴＦＴ基板
【図１】
0005620179.tif 000005
【図２】
0005620179.tif 000006
【図３】
0005620179.tif 000007
【図４】
0005620179.tif 000008