(57)【特許請求の範囲】
【請求項１】
不揮発性の記憶部と、
前記不揮発性の記憶部を制御する制御部と、
ホスト装置からのリセット信号が供給され、ホスト側リセット端子に接続されるリセット端子と、
を含む記憶装置であって、
前記制御部は、
前記不揮発性の記憶部の読み出し又は書き込みのアクセス制御を行うためのアクセス制御用クロックを出力し、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行うアクセス制御部と、
前記アクセス制御部からの前記アクセス制御用クロックに基づいて前記リセット端子からの前記リセット信号のマスク処理を行い、マスク処理後のリセット信号を前記アクセス制御部に供給するマスク処理部と、
を有し、
前記マスク処理部は、
前記アクセス制御用クロックに基づいて、前記アクセス制御用クロックに対応するアクセス制御用の出力クロックを前記不揮発性の記憶部に対して出力し、前記出力クロックのエッジタイミングより前の第１のタイミングから前記エッジタイミングより後の第２のタイミングまでのマスク期間において、前記リセット信号の電圧レベルに依らず前記マスク処理後のリセット信号を非アクティブにするマスク処理を行うことを特徴とする記憶装置。
【請求項２】
請求項１において、
前記マスク処理部は、
前記アクセス制御用クロックのエッジタイミングを前記第１のタイミングとして前記マスク処理を行い、前記アクセス制御用クロックを、前記マスク期間より短い時間だけディレイした前記出力クロックを出力することを特徴とする記憶装置。
【請求項３】
請求項１または２において、
前記マスク期間のうちの前記第１のタイミングから前記エッジタイミングまでの期間は、前記不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするセットアップタイムに対応する期間であり、
前記マスク期間のうちの前記エッジタイミングから前記第２のタイミングまでの期間は、前記不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするホールドタイムに対応する期間であることを特徴とする記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記マスク処理部は、
複数の遅延ユニットを含み、前記アクセス制御部からの前記アクセス制御用クロックに基づいて遅延クロックを出力する遅延回路と、
前記アクセス制御用クロックと、前記複数の遅延ユニットからの前記遅延クロックとに基づいて、前記マスク処理後のリセット信号を出力する出力回路と、
を有し、
前記遅延回路は、
前記複数の遅延ユニットの中間タップから前記出力クロックを出力することを特徴とする記憶装置。
【請求項５】
請求項４において、
前記遅延回路では、
前記不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするセットアップタイム及びホールドタイムに基づいて、前記中間タップのタップ位置が設定されることを特徴とする記憶装置。
【請求項６】
請求項１において、
前記アクセス制御部は、
マスク期間において、前記リセット信号の電圧レベルに依らず前記マスク処理後のリセット信号を非アクティブにするマスク処理を行うことを特徴とする記憶装置。
【請求項７】
請求項６において、
前記不揮発性の記憶部は、強誘電体メモリーであり、
前記マスク期間は、
前記強誘電体メモリーの読み出しのアクセス制御において、読み出し動作及び再書き込み動作を保証する長さの期間に設定されることを特徴とする記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記制御部は、
前記ホスト装置から供給される電源電圧の電源異常状態を検出する検出回路を有し、
前記アクセス制御部は、
前記検出回路により電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止し、アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合には、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御については、停止せずに完了し、
前記マスク処理部は、
前記読み出し又は書き込みのアクセス制御を行うためのクロックに基づいて、リセット信号のマスク処理を行うことを特徴とする記憶装置。
【請求項９】
請求項１乃至８のいずれかに記載の記憶装置を含むことを特徴とする基板。
【請求項１０】
請求項１乃至８のいずれかに記載の記憶装置を含むことを特徴とする液体容器。
【請求項１１】
請求項１乃至８のいずれかに記載の記憶装置と、
ホスト装置と、
を含むことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、基板、液体容器及びシステム等に関する。
【背景技術】
【０００２】
不揮発性メモリー（広義には、不揮発性の記憶部）として、ＥＥＰＲＯＭやＦＥＲＡＭ等が知られている。これらのメモリーは、ホスト装置とのデータ送受信を行い、そのデータのリード／ライトを行う。例えば、インクジェット方式のプリンター（ホスト装置）には、インクカートリッジ（液体容器）が取り付けられる。このインクカートリッジには、不揮発性メモリーを有する記憶装置が設けられているものがある（例えば、特許文献１）。不揮発性メモリーには、ＩＤや製造情報、インクの残量などの種々の情報が記憶され、記憶装置は、これらの情報をプリンターとの間で送受信する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２９９４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、リセット信号等の信号にハザードが生じた場合には、不揮発性メモリーのデータのリード／ライトが正常に行われないことで、不正なデータの書き込みや記憶データの破壊が生じる可能性がある。例えば、インクカートリッジの記憶装置とプリンターは一般に端子の接触により接続され、その端子を介してプリンターから記憶装置にリセット信号等の種々の信号が供給される。このとき、リセット端子がフローティング状態（非接触状態）となったり、リセット信号にノイズが生じたりすると、不揮発性メモリーの記憶データを破壊してしまう場合がある。例えば、不揮発性メモリーが、リード時にリライト動作が必要なＦＥＲＡＭ等である場合、ＩＤや製造情報等をリードする際にリライトが正常に行われないことで、これらの情報が失われてしまう恐れがある。
【０００５】
本発明の幾つかの態様によれば、不揮発性の記憶部に記憶されたデータの破壊を抑止できる記憶装置、基板、液体容器、システム及び不揮発性の記憶部の制御方法等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、不揮発性の記憶部と、前記不揮発性の記憶部を制御する制御部と、を含み、前記制御部は、前記不揮発性の記憶部の読み出し又は書き込みのアクセス制御を行うためのアクセス制御用クロックを出力し、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行うアクセス制御部と、前記アクセス制御部からの前記アクセス制御用クロックに基づいてリセット信号のマスク処理を行い、マスク処理後のリセット信号を前記アクセス制御部に供給するマスク処理部と、を有する記憶装置に関係する。
【０００７】
本発明の一態様によれば、不揮発性の記憶部の読み出し又は書き込みのアクセス制御を行うためのアクセス制御用クロックが出力される。そして、そのアクセス制御用クロックに基づいてリセット信号のマスク処理が行われ、マスク処理後のリセット信号が、不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行うアクセス制御部に供給される。これにより、不揮発性メモリーの記憶データの破壊を抑止すること等が可能になる。
【０００８】
また、本発明の一態様では、ホスト側リセット端子に接続されるリセット端子には、ホスト装置からの前記リセット信号が供給され、前記マスク処理部は、前記リセット端子からの前記リセット信号のマスク処理を行ってもよい。
【０００９】
このようにすれば、リセット端子からのリセット信号のマスク処理を行うことができる。これにより、例えば端子の接触不良等によるリセット信号のハザードをマスクし、不揮発性メモリーの記憶データの破壊を抑止することが可能になる。
【００１０】
また、本発明の一態様では、前記マスク処理部は、前記アクセス制御用クロックに基づいて、前記アクセス制御用クロックに対応するアクセス制御用の出力クロックを前記不揮発性の記憶部に対して出力し、前記出力クロックのエッジタイミングより前の第１のタイミングから前記エッジタイミングより後の第２のタイミングまでのマスク期間において、前記リセット信号の電圧レベルに依らず前記マスク処理後のリセット信号を非アクティブにするマスク処理を行ってもよい。
【００１１】
このようにすれば、出力クロックのエッジタイミングより前の第１のタイミングからエッジタイミングより後の第２のタイミングまでの期間をマスク期間に設定できる。そして、そのマスク期間において、リセット信号の電圧レベルに依らずマスク処理後のリセット信号を非アクティブにできる。
【００１２】
また、本発明の一態様によれば、前記マスク処理部は、前記アクセス制御用クロックのエッジタイミングを前記第１のタイミングとして前記マスク処理を行い、前記アクセス制御用クロックを、前記マスク期間より短い時間だけディレイした前記出力クロックを出力してもよい。
【００１３】
このようにすれば、アクセス制御用クロックのエッジタイミングを第１のタイミングに設定できる。そして、出力クロックのエッジタイミングを、第１のタイミングと第２のタイミングの間のタイミングに設定できる。
【００１４】
また、本発明の一態様によれば、前記マスク期間のうちの前記第１のタイミングから前記エッジタイミングまでの期間は、前記不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするセットアップタイムに対応する期間であり、前記マスク期間のうちの前記エッジタイミングから前記第２のタイミングまでの期間は、前記不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするホールドタイムに対応する期間であってもよい。
【００１５】
このようにすれば、マスク期間を、不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするセットアップタイムとホールドタイムに対応する期間に設定できる。
【００１６】
また、本発明の一態様によれば、前記マスク処理部は、複数の遅延ユニットを含み、前記アクセス制御部からの前記アクセス制御用クロックに基づいて遅延クロックを出力する遅延回路と、前記アクセス制御用クロックと、前記複数の遅延ユニットからの前記遅延クロックとに基づいて、前記マスク処理後のリセット信号を出力する出力回路と、を有し、前記遅延回路は、前記複数の遅延ユニットの中間タップから前記出力クロックを出力してもよい。
【００１７】
このようにすれば、アクセス制御用クロックに基づいてリセット信号のマスク処理を行うことができる。また、アクセス制御用クロックと遅延クロックとに基づいてマスク処理後のリセット信号が出力されることで、マスク期間が設定される。複数の遅延ユニットの中間タップから出力クロックが出力されることで、出力クロックのエッジタイミングが設定される。
【００１８】
また、本発明の一態様によれば、前記遅延回路では、前記不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするセットアップタイム及びホールドタイムに基づいて、前記中間タップのタップ位置が設定されてもよい。
【００１９】
このようにすれば、不揮発性の記憶部においてデータ及びアドレスの少なくとも一方をラッチするセットアップタイム及びホールドタイムに対応する出力クロックのエッジタイミングを設定できる。
【００２０】
また、本発明の一態様によれば、前記アクセス制御部は、マスク期間において、前記リセット信号の電圧レベルに依らず前記マスク処理後のリセット信号を非アクティブにするマスク処理を行ってもよい。
【００２１】
このようにすれば、マスク期間において、リセット信号の電圧レベルに依らずマスク処理後のリセット信号を非アクティブにできる。
【００２２】
また、本発明の一態様によれば、前記不揮発性の記憶部は、強誘電体メモリーであり、前記マスク期間は、前記強誘電体メモリーの読み出しのアクセス制御において、読み出し動作及び再書き込み動作を保証する長さの期間に設定されてもよい。
【００２３】
このようにすれば、リセット信号のマスク処理を行うことで、強誘電体メモリーの読み出しのアクセス制御において、読み出し動作及び再書き込み動作を保証できる。
【００２４】
また、本発明の一態様によれば、前記制御部は、前記ホスト装置から供給される電源電圧の電源異常状態を検出する検出回路を有し、前記アクセス制御部は、前記検出回路により電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止し、アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合には、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御については、停止せずに完了し、前記マスク処理部は、前記読み出し又は書き込みのアクセス制御を行うためのクロックに基づいて、リセット信号のマスク処理を行ってもよい。
【００２５】
このようにすれば、アクセスサイクルの開始後に電源異常状態が検出された場合には、そのアクセスサイクルにおけるアクセス制御については停止せずに完了できる。そして、リセット信号のマスク処理を行うことで、このアクセスサイクルにおけるアクセス制御を確実に完了できる。
【００２６】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置を含む基板に関係する。
【００２７】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置を含む液体容器に関係する。
【００２８】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置と、ホスト装置と、を含むシステムに関係する。
【００２９】
また、本発明の他の態様は、不揮発性の記憶部を制御し、前記不揮発性の記憶部の読み出し又は書き込みのアクセス制御を行うためのアクセス制御用クロックを出力し、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、前記アクセス制御用クロックに基づいてリセット信号のマスク処理を行い、マスク処理後のリセット信号を出力する記憶装置の制御方法に関係する。
【図面の簡単な説明】
【００３０】
【図１】本実施形態の記憶装置の第１の構成例。
【図２】不揮発性メモリーに対するリード制御の信号波形例。
【図３】不揮発性メモリーに対するライト制御の信号波形例。
【図４】マスク処理部の詳細な構成例。
【図５】マスク処理部の信号波形例。
【図６】本実施形態の記憶装置の第２の構成例。
【図７】検出回路の詳細な構成例、及びクロックマスク処理回路の詳細な構成例。
【図８】電源異常検出とマスク処理の動作例。
【図９】電源異常検出とマスク処理の動作例。
【図１０】電源異常を検出した場合の不揮発性メモリーに対するアクセス制御の信号波形例。
【図１１】図１１（Ａ）は、強誘電体メモリーの構成例。図１１（Ｂ）は、強誘電体メモリーセルに対するライト動作の説明図。図１１（Ｃ）は、強誘電体メモリーセルに対するリード動作の説明図。
【図１２】強誘電体メモリーに対するリード動作の詳細な信号波形例。
【図１３】信号生成回路の詳細な構成例。
【図１４】インクカートリッジの詳細な構成例。
【図１５】図１５（Ａ）、図１５（Ｂ）は、回路基板の詳細な構成例。
【図１６】システムの詳細な構成例。
【図１７】記憶装置からデータを読み出す場合の信号波形例。
【図１８】プリンターのリード処理のフローチャート例。
【図１９】記憶装置のリード処理のフローチャート例。
【図２０】記憶装置に対してデータを書き込む場合の信号波形例。
【図２１】プリンターのライト処理のフローチャート例。
【図２２】記憶装置のライト処理のフローチャート例。
【発明を実施するための形態】
【００３１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３２】
１．第１の構成例
図１に、本実施形態の記憶装置の第１の構成例を示す。図１に示す記憶装置２０は、制御部３０（メモリー制御部、制御回路）、不揮発性メモリー６０（広義には、不揮発性の記憶部）、クロック端子ＴＫ（第１の端子）、データ端子ＴＤ（第２の端子）、リセット端子ＴＲ（第３の端子）を含む。なお、本実施形態の記憶装置は図１の構成に限定されず、その構成要素の一部（例えば、送受信部、クロック端子、データ端子）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００３３】
記憶装置２０は、リセット信号ＸＲＳＴのマスク処理を行うことで、リセット信号ＸＲＳＴのハザード（ヒゲ、ノイズ、不正パルス）による不揮発性メモリー６０のデータ破壊を抑止する。例えば、ホスト装置１０がインクジェットプリンターであり、記憶装置２０がインクカートリッジに含まれる記憶装置である場合が考えられる。この場合、カートリッジのリセット端子の接触不良や、プリンター内における制御信号の配線間カップリング、ノイズ等によってリセット信号ＸＲＳＴにハザードを生じる可能性が考えられる。
【００３４】
ここで、リセット信号ＸＲＳＴは、記憶装置２０を初期化するための信号である。例えば、リセット信号ＸＲＳＴがアクティブになることで、記憶装置２０に含まれるレジスターやフリップフロップ回路の論理レベルが初期化（クリア、リセット）される。
【００３５】
クロック端子ＴＫ、データ端子ＴＤ、リセット端子ＴＲは、それぞれホスト装置１０（ホスト）のホスト側クロック端子ＴＫＨ、ホスト側データ端子ＴＤＨ、ホスト側リセット端子ＴＲＨに電気的に接続される。例えば、ホスト装置１０と記憶装置２０の各端子は金属製の端子で構成され、その端子が物理的に接触することで電気的に接続される。ホスト装置１０の端子と記憶装置２０の端子とが接続されている場合、クロック端子ＴＫには、ホスト側クロック端子ＴＫＨからのシステムクロックＳＣＫが供給される。また、データ端子ＴＤには、ホスト側データ端子ＴＤＨからのデータ信号が供給される。リセット端子ＴＲには、ホスト側リセット端子ＴＲＨからのリセット信号ＸＲＳＴが供給される。
【００３６】
制御部３０は、不揮発性メモリー６０（広義には、不揮発性の記憶部）の制御や、ホスト装置１０との間のデータ送受信（データ通信）を行う。具体的には、制御部３０は、マスク処理部３４（マスク処理回路）、アクセス制御部３６（アクセス制御回路）、送受信部３８（通信部、送受信回路）を含む。
【００３７】
マスク処理部３４は、リセット端子ＴＲから供給されるリセット信号ＸＲＳＴをマスクする処理を行い、マスク処理後のリセット信号ＭＸＲを制御部３０の各構成要素に出力する。具体的には、マスク処理部３４は、不揮発性メモリー６０のアクセス制御用クロックＦＣＫに基づいて、リセット信号ＸＲＳＴのマスク処理を行う。例えば、図５等で後述するように、クロックＦＣＫに基づいて、不揮発性メモリー６０のアクセス制御用の出力クロックＣＫを生成する。そして、リード／ライト動作を行うための出力クロックＣＫのエッジの前後にわたる期間において、リセット信号ＸＲＳＴをマスクする。このようにして、リセット信号ＸＲＳＴのハザードにより不揮発性メモリー６０のリード／ライト動作が不完全となることを抑止する。
【００３８】
アクセス制御部３６は、不揮発性メモリー６０に対するリード／ライトのアクセス制御（メモリーアクセス制御）を行う。具体的には、クロック端子ＴＫからのシステムクロックＳＣＫに同期して、不揮発性メモリー６０の各アドレスに記憶されたデータのリード動作（読み出し動作）や、不揮発性メモリー６０の各アドレスに対するデータのライト動作（書き込み動作）を行う。より具体的には、アクセス制御部３６は、送受信部３８により受信された信号に基づいてライトイネーブル信号、リードアドレス信号、ライトアドレス信号、ライトデータ信号等を生成することで、アクセス制御を行う。なお、アクセス制御部３６は、不揮発性メモリー６０に対してシーケンシャルアクセスを行ってもよく、ランダムアクセスを行ってもよい。
【００３９】
送受信部３８（受信部または、送信部）は、端子ＴＫからのシステムクロックＳＣＫに基づいて、ホスト装置１０と記憶装置２０の間のデータ送受信を行う。そして、送受信部３８は、受信したデータをアクセス制御部３６に対して出力し、アクセス制御部３６は、そのデータを不揮発性メモリー６０に書き込む。また、送受信部３８は、アクセス制御部３６により不揮発性メモリー６０から読み出されたデータをホスト装置１０に送信する。より具体的には、送受信部３８は、システムクロックＳＣＫに同期してデータ信号ＳＤＡの送受信を行う。例えば、ホスト装置１０から受信するデータ信号ＳＤＡには、リードコマンドやライトコマンド等のコマンド、アドレス信号、データ信号が含まれる。
【００４０】
なお、アクセス制御部３６と送受信部３８は、上述のようにクロック端子ＴＫからのシステムクロックＳＣＫに同期して動作してもよく、図６等で後述するようにクロックマスク処理部によりマスク処理されたシステムクロックに同期して動作してもよい。
【００４１】
不揮発性メモリー６０は、例えばＦＥＲＡＭ（強誘電体メモリー）や、ＥＥＰＲＯＭ（例えばフラッシュメモリー）により構成される。この不揮発性メモリー６０は、メモリーセルアレイ、カラム選択回路、ロー選択回路を含むことができる。不揮発性メモリー６０は、製造時に書き込まれたＩＤ、製造情報や、ホスト装置１０から書き込まれた情報を記憶する。例えば、記憶装置２０がインクカートリッジに含まれる場合、不揮発性メモリー６０は、製造情報として製造日の情報、インクの色の情報等を記憶し、ホスト装置１０から書き込まれる情報としてインクの残量の情報等を記憶する。
【００４２】
なお、上記においては、不揮発性の記憶部が不揮発性メモリー６０である場合を例に説明した。但し、本実施形態では、不揮発性の記憶部は他のものであってもよく、例えば、ハードディスクドライブ等の磁気ドライブやＤＶＤ等の光学ドライブであってもよい。また、上記においては、リセット信号等の各種信号が、端子の接触により供給される場合を例に説明した。但し、本実施形態では、各種信号が、無接点伝送（非接触伝送、無線通信）により供給されてもよい。
【００４３】
２．アクセス制御
上述のように、本実施形態では、リセット信号ＸＲＳＴをマスクすることで、リセット信号ＸＲＳＴのハザードにより不揮発性メモリー６０のリード／ライト動作が不完全となることを抑止する。この点について、図２〜図５を用いて具体的に説明する。まず、図２〜図３を用いて本実施形態のアクセス制御について説明する。
【００４４】
図２には、不揮発性メモリーに対するリード制御の信号波形例を示す。図２のＦ１に示すように、アドレス信号ＡＤ［０：ｎ］がアドレスＡＤ１［０：ｎ］にされ、Ｆ２に示すように、ライトイネーブル信号ＷＥがハイレベルにされる。そして、Ｆ３に示すように、メモリーアクセス用の出力クロックＣＫのアクティブエッジ（立ち上がりエッジ、または立ち下がりエッジ）が入力されると、Ｆ４に示すように、アドレスＡＤ１［０：ｎ］のデータＲＤ１［０：ｍ］がリードデータＲＤ［０：ｍ］として読み出される（ｎ、ｍは自然数）。
【００４５】
図３には、不揮発性メモリーに対するライト制御の信号波形例を示す。図３のＧ１に示すように、アドレス信号ＡＤ［０：ｎ］がアドレスＡＤ１［０：ｎ］にされ、Ｇ２に示すように、ライトイネーブル信号ＷＥがローレベル（アクティブ）にされる。Ｇ３に示すように、データ信号ＷＤ［０：ｍ］としてライトデータＷＤ１［０：ｍ］が供給される。そして、Ｇ４に示すように、クロックＣＫの立ち上がりエッジが入力されると、アドレスＡＤ１［０：ｎ］にライトデータＷＤ１［０：ｍ］が書き込まれる。
【００４６】
このように、本実施形態では、出力クロックＣＫのアクティブエッジによりリード動作またはライト動作を開始する。例えば、出力クロックＣＫのアクティブエッジにより、不揮発性メモリー６０に含まれる図示しないラッチ回路にアドレス信号ＡＤ１［０：ｎ］やライトデータＷＤ１［０：ｍ］等がラッチされることで、リード動作またはライト動作が開始される。また、図１２等で後述するように、不揮発性メモリー６０が出力クロックＣＫのアクティブエッジにより制御信号を生成することで、リード動作またはライト動作が開始される。
【００４７】
このとき、リセット信号ＸＲＳＴにハザードが生じると、リード動作またはライト動作を正常に行えない可能性がある。具体的には、リセット信号ＸＲＳＴのハザードによって、アクセス制御部３６が出力するアドレス信号ＡＤ１［０：ｎ］等がリセットされる。このリセットが、不揮発性メモリー６０のラッチタイミングのセットアップタイムやホールドタイムにおいて生じると、アドレス信号ＡＤ１［０：ｎ］等を正常にラッチできなくなる可能性がある。また、リセット信号ＸＲＳＴのハザードによって、アクセス制御部３６が出力するアクセス制御用クロックＦＣＫがリセットされ、出力クロックＣＫもリセットされてしまう。これにより、不揮発性メモリー６０が制御信号を生成するために必要なクロックＣＫのアクティブ期間（ハイレベルの期間）を確保できない場合には、リード動作またはライト動作を保証できなくなってしまう。
【００４８】
３．マスク処理部
そこで、本実施形態では、リセット信号ＸＲＳＴのマスク処理を行うことで、クロックＣＫのアクティブエッジの前後にわたる期間においてリセット信号ＸＲＳＴのハザードをマスクする。図４に、マスク処理部（リセットマスク処理部）の詳細な構成例を示す。このマスク処理部３４は、マスク信号生成部１４０、ＯＲ回路ＯＣ（論理和回路。広義にはマスク処理回路）を含む。なお、本実施形態のマスク処理部はこの構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００４９】
マスク信号生成部１４０は、アクセス制御部３６からのクロックＦＣＫを受けて、リセット信号ＸＲＳＴをマスクするためのマスク信号ＭＳと、不揮発性メモリー６０のアクセス制御用の出力クロックＣＫとを出力する。ＯＲ回路ＯＣは、マスク信号ＭＳとリセット信号ＸＲＳＴを受けて、マスク処理後のリセット信号ＭＸＲを出力する。
【００５０】
具体的には、マスク信号生成部１４０は、遅延回路ＤＬＣ、インバーター回路ＩＣ、ＡＮＤ回路ＡＣ（論理積回路）を含む。遅延回路ＤＬＣは、第１〜第６のディレイバッファＤＣ１〜ＤＣ６（複数の遅延ユニット、複数の遅延素子、複数の遅延回路）を含む。なお、図４では、説明を簡単にするために、遅延回路ＤＬＣが６個のディレイバッファＤＣ１〜ＤＣ６を含む場合を例に説明する。但し、本実施形態では、ディレイバッファの個数は６個に限定されず、遅延回路ＤＬＣは第１〜第ｊのディレイバッファＤＣ１〜ＤＣｊ（ｊは自然数）を含んでもよい。
【００５１】
ディレイバッファＤＣ１〜ＤＣ６は、クロックＦＣＫを順次ディレイ（遅延）させ、出力クロックＣＫと遅延クロックＤＦＣＫを出力する。すなわち、ディレイバッファＤＣ１〜ＤＣ６は、各ディレイバッファを順次通過するに従ってクロックエッジが順次ディレイされた複数の遅延クロックを出力する。そして、その複数の遅延クロックのいずれかを出力クロックＣＫとして出力する。例えば、図４に示すように、ＤＣ３が出力クロックＣＫを出力する。また、ＤＣ６が遅延クロックＤＦＣＫを出力する。このディレイバッファＤＣ１〜ＤＣ６が出力する遅延クロックのいずれを出力クロックＣＫとするか（タップ位置）によって、出力クロックＣＫのエッジタイミングが設定される。インバーターＩＣは、遅延クロックＤＦＣＫの論理レベルを反転して出力する。
【００５２】
ＡＮＤ回路ＡＣは、クロックＦＣＫとインバーターＩＣの出力信号との論理積を演算し、演算結果をマスク信号ＭＳとして出力する。具体的には、クロックＦＣＫの立ち上がりエッジ（または立ち下がりエッジ）の微分パルスをマスク信号ＭＳとして出力する。マスク信号ＭＳがハイレベル（アクティブ、第１の論理レベル）となるマスク期間の長さは、ディレイバッファＤＣ１〜ＤＣ６による遅延時間により設定される。
【００５３】
ＯＲ回路ＯＣは、マスク信号ＭＳに基づいてリセット信号ＸＲＳＴのマスク処理を行う。具体的には、マスク期間において、マスク処理後のリセット信号ＸＲＳＴの論理レベルを固定することでリセット信号ＸＲＳＴをマスクする。すなわち、マスク信号ＭＳがハイレベルの場合には、リセット信号ＸＲＳＴの電圧レベルに依らず、ハイレベルの信号ＸＲＳＴを出力する。マスク信号ＭＳがローレベル（非アクティブ、第２の論理レベル）の場合には、リセット信号ＸＲＳＴの論理レベルと同じ論理レベルを信号ＭＸＲとして出力する。
【００５４】
図５には、マスク処理部の信号波形例を模式的に示す。図５のＪ１に示すように、ホスト装置１０からシリアルデータ（例えば原データＤ１５〜Ｄ１、原パリティービットＰ等）が入力される。Ｊ２に示すように、１回の書き込みビット数（例えば８ビット）を１周期とするアクセス制御用クロックＦＣＫが生成される。そして、Ｊ３に示すように、マスク信号ＭＳは、クロックＦＣＫの立ち上がりエッジのタイミング（第１のタイミング）でハイレベルにされる。Ｊ４に示すように、マスク期間において出力クロックＣＫのアクティブエッジが出力される。Ｊ５に示すように、その後（第２のタイミング）にマスク信号ＭＳがローレベルにされる。このようにして、Ｊ６に示すように、マスク期間においてリセット信号ＸＲＳＴにハザードが生じても、Ｊ７に示すように、マスク処理後のリセット信号ＭＸＲにはハイレベルが出力される。
【００５５】
さて、リセット信号等の信号にハザードが生じた場合には、不揮発性メモリーのデータのリード／ライトが正常に行われないことで、不正なデータの書き込みや記憶データの破壊が生じる可能性があるという問題があった。
【００５６】
この点、本実施形態によれば、アクセス制御部３６が、不揮発性メモリー６０のリード／ライトのアクセス制御を行うためのアクセス制御用クロックＦＣＫを出力し、不揮発性メモリー６０に対するリード／ライトのアクセス制御を行う。そして、マスク処理部３４が、アクセス制御用クロックＦＣＫに基づいてリセット信号ＸＲＳＴのマスク処理を行い、マスク処理後のリセット信号ＭＸＲをアクセス制御部３６に供給する。
【００５７】
これにより、不揮発性メモリーの記憶データが破壊されてしまうことを抑止できる。具体的には、不揮発性メモリー６０のリード／ライトのアクセス制御を行うためのアクセス制御用クロックＦＣＫに基づいて、リセット信号ＸＲＳＴのマスク処理を行うことで、不揮発性メモリー６０のリード／ライトのアクセス制御を正常に行うことができる。
【００５８】
より具体的には、本実施形態では、マスク処理部３４が、クロックＦＣＫに対応するアクセス制御用の出力クロックＣＫを出力する。そして、出力クロックＣＫのアクティブエッジ（エッジタイミング）より前の第１のタイミングから、エッジタイミングより後の第２のタイミングまでのマスク期間において、リセット信号ＸＲＳＴの電圧レベルに依らずマスク処理後のリセット信号ＭＸＲを非アクティブにする。
【００５９】
このようにすれば、出力クロックＣＫのアクティブエッジの前後にわたる期間にリセット信号ＸＲＳＴがマスクされることで、不揮発性メモリー６０のアクセス制御を開始するタイミングの前後にわたる期間にリセット信号ＸＲＳＴがマスクされる。これにより、不揮発性メモリー６０のリード／ライトのアクセス制御を正常に行うことができる。
【００６０】
例えば、本実施形態では、第１のタイミングからクロックＣＫのエッジタイミングまでのマスク期間は、不揮発性メモリー６０においてライトデータ及びアドレスの少なくとも一方をラッチするセットアップタイムに対応する期間である。また、クロックＣＫのエッジタイミングから第２のタイミングまでの期間は、不揮発性メモリー６０においてライトデータ及びアドレスの少なくとも一方をラッチするホールドタイムに対応する期間である。
【００６１】
このようにしてマスク期間が設定されることで、不揮発性メモリー６０がライトデータ及びアドレスの少なくとも一方をラッチするセットアップタイムまたはホールドタイムに対応する期間において、リセット信号ＸＲＳＴがマスクされる。これにより、不揮発性メモリー６０がライトデータやアドレスを正常にラッチできる。
【００６２】
また、本実施形態では、マスク期間は、不揮発性メモリー６０のリード動作またはライト動作を保証する長さの期間に設定される。例えば、後述するように、不揮発性メモリー６０は強誘電体メモリーであってもよい。そして、マスク期間が、強誘電体メモリーのリードのアクセス制御において、リード動作及びリライト動作を保証する長さの期間に設定されてもよい。
【００６３】
このようにすれば、不揮発性メモリー６０のリード動作またはライト動作を確実に開始できる。具体的には、不揮発性メモリー６０が、クロックＣＫのアクティブエッジに基づいて、リード動作またはライト動作を行うための制御信号を生成できる。そして、不揮発性メモリー６０が強誘電体メモリーである場合には、リライト動作まで確実に終了できることでデータ破壊を抑止できる。
【００６４】
ここで、リード動作及びリライト動作を保証する長さの期間は、リード動作及びリライト動作の開始及び完了を保証する長さの期間である。この期間は、必ずしもリード動作及びリライト動作が完了するまでの期間である必要はない。例えば、図１３等で後述するように、クロックＣＫのアクティブエッジに基づいて強誘電体メモリーの各種制御信号を生成するために必要な長さの期間である。
【００６５】
図１等で上述のように、本実施形態では、ホスト側リセット端子ＴＲＨに接続されるリセット端子ＴＲには、ホスト装置１０からのリセット信号ＸＲＳＴが供給される。そして、マスク処理部３４が、リセット端子ＴＲからのリセット信号ＸＲＳＴのマスク処理を行う。
【００６６】
このように、本実施形態では、リセット端子ＴＲから供給されるリセット信号ＸＲＳＴのマスク処理を行うことで、端子の接触不良等によるリセット信号ＸＲＳＴのハザードをマスクすることができる。
【００６７】
図５等で上述のように、本実施形態では、マスク処理部３４が、クロックＦＣＫのエッジタイミングを第１のタイミングとしてマスク処理を行う。そして、クロックＦＣＫをマスク期間より短い時間だけディレイした出力クロックＣＫを出力する。
【００６８】
このようにすれば、マスク期間開始の第１のタイミングを出力クロックＣＫのアクティブエッジより前のタイミングに設定し、マスク期間終了の第２のタイミングをエッジタイミングより後のタイミングに設定できる。
【００６９】
また、本実施形態では、遅延回路ＤＬＣが、クロックＦＣＫに基づいて遅延クロックＤＦＣＫを出力し、マスク信号生成回路１４０が、その遅延クロックＤＦＣＫとクロックＦＣＫに基づいてマスク信号ＭＳを出力する。そして、遅延回路ＤＬＣが有する複数の遅延回路ＤＣ１〜ＤＣ６が、その中間タップから出力クロックＣＫを出力する。
【００７０】
このようにすれば、クロックＦＣＫのエッジタイミングを第１のタイミングに設定できる。また、第１、第２のタイミングの間に出力クロックＣＫのアクティブエッジを出力できる。
【００７１】
また、本実施形態では、複数の遅延回路ＤＣ１〜ＤＣ６の中間タップのタップ位置が、不揮発性メモリー６０においてライトデータ及びアドレスの少なくとも一方をラッチするセットアップタイム及びホールドタイムに基づいて設定される。
【００７２】
このようにすれば、第１のタイミングからクロックＣＫのアクティブエッジまでのマスク期間をセットアップタイムに対応する長さの期間に設定できる。また、クロックＣＫのアクティブエッジから第２のタイミングまでのマスク期間をホールドタイムに対応する長さの期間に設定できる。
【００７３】
図６等で後述するように、本実施形態では、制御部３０が、ホスト装置１０から供給される電源電圧ＶＤＤの電源異常状態を検出する検出回路３２を有してもよく、アクセス制御部３６が、電源異常状態が検出された場合にアクセス制御を停止してもよい。そして、アクセス制御部３６が、アクセスサイクルの開始後に電源異常状態が検出された場合には、そのアクセスサイクルにおけるアクセス制御については停止せずに完了してもよい。
【００７４】
このようにすれば、電源異常状態が検出された場合にアクセス制御を停止できる。これにより、電源異常状態においてアクセス制御が行われることによるデータ破壊を抑止できる。また、アクセスサイクルの開始後に電源異常状態が検出された場合には、そのアクセスサイクルにおけるアクセス制御については停止せずに完了できる。これにより、リード動作またはライト動作中にアクセス制御が急に停止されることによるデータ破壊を抑止できる。そして、リセット信号ＸＲＳＴのマスク処理を行うことで、このアクセスサイクルにおけるアクセス制御を確実に完了できる。
【００７５】
４．第２の構成例
上述のように、本実施形態では、リセット信号ＸＲＳＴのマスク処理を行うことで不揮発性メモリー６０のデータ破壊を抑止する。しかしながら、記憶装置２０の電源異常が生じた場合には、その電源異常によりリード動作またはライト動作が不完全となり、データ破壊が生じる可能性がある。
【００７６】
図６に、この問題点を解決できる本実施形態の記憶装置の第２の構成例を示す。この記憶装置２０は、制御部３０、不揮発性メモリー６０、電源端子ＴＶ（第１の電源端子、高電圧側電源端子）、グランド端子ＴＧ（第２の電源端子、低電圧側電源端子、接地端子）、クロック端子ＴＫ、データ端子ＴＤ、リセット端子ＴＲを含む。なお以下では、図１等で説明した不揮発性メモリー６０等の構成要素には同一の符号を付し、適宜説明を省略する。
【００７７】
この記憶装置２０は、リセット信号ＸＲＳＴのマスク処理に加えて、電源異常状態を検出した場合にシステムクロックＳＣＫをマスクする処理を行う。そして、システムクロックＳＣＫのマスク処理を行うことで、不揮発性メモリー６０に対するアクセス制御を停止する。
【００７８】
具体的には、電源端子ＴＶ、グランド端子ＴＧは、それぞれホスト装置１０のホスト側電源端子ＴＶＨ、ホスト側グランド端子ＴＧＨに電気的に接続される。ホスト装置１０の端子と記憶装置２０の端子とが接続されている場合、電源端子ＴＶには、ホスト側電源端子ＴＶＨからの電源電圧ＶＤＤ（第１の電源電圧、高電圧側電源電圧）が供給される。また、グランド端子ＴＧにはホスト側グランド端子ＴＧＨからのグランド電圧ＶＳＳ（第２の電源電圧、低電圧側電源電圧）が供給される。
【００７９】
制御部３０は、電源異常状態を検出したり、システムクロックＳＣＫのマスク処理を行ったりする。具体的には、制御部３０は、検出回路３２（検出部）、マスク処理部３４、アクセス制御部３６、送受信部３８を含む。
【００８０】
検出回路３２は、記憶装置２０に供給される電源の異常を検出し、検出信号（検出結果の情報）をマスク処理部３４に出力する。具体的には、検出回路３２は、電源端子ＴＶのフローティング状態（オープン状態、非接触状態）や、グランド端子ＴＧのフローティング状態、電源電圧ＶＤＤの電圧低下を検出する。例えば、電源端子ＴＶやグランド端子ＴＧのフローティング状態は、異物挿入や端子の接触不良等により生じる。検出回路３２は、電源端子ＴＶやグランド端子ＴＧからの電圧に基づいて、これらのフローティング状態を検出する。
【００８１】
マスク処理部３４は、リセットマスク処理部３７、クロックマスク処理部３５を含む。リセットマスク処理部３７は、上述したリセット信号ＸＲＳＴのマスク処理を行う。クロックマスク処理部３５は、検出回路３２からの検出信号に基づいてシステムクロックＳＣＫのマスク処理を行う。なお、システムクロックＳＣＫは、図６に示すように端子ＴＫから供給されてもよく、記憶装置２０の内部で生成されてもよい。
【００８２】
検出回路３２により電源異常が検出された場合には、クロックマスク処理部３５はクロック端子ＴＫからのシステムクロックＳＣＫをマスクする。すなわち、アクセス制御部３６や送受信部３８等の制御部３０の構成要素に対して、システムクロックＳＣＫを非供給にする。例えば、マスク処理後のシステムクロックをローレベル（第１の論理レベル）やハイレベル（第２の論理レベル）に固定することで、ＳＣＫを非供給にする。この場合、記憶装置２０の動作は停止する。すなわち、不揮発性メモリー６０に対するリード動作／ライト動作や、ホスト装置１０との間のデータ送受信は行われない。一方、検出回路３２により電源異常が検出されない場合には、クロックマスク処理部３５はシステムクロックＳＣＫをマスクせず、制御部３０の構成要素に対してＳＣＫを供給する。この場合、記憶装置２０は通常動作を行う。
【００８３】
なお、本実施形態の記憶装置は図６の構成に限定されず、その構成要素の一部（例えば、クロック端子、データ端子、送受信部）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８４】
５．検出回路、クロックマスク処理部
図７に、電源異常状態を検出する検出回路３２の構成例及び、システムクロックＳＣＫをマスク処理するクロックマスク処理部３５（広義には、マスク処理部）の構成例を示す。図７に示す検出回路３２は、パワーオンリセット回路１１０、電源監視回路１２０（電源電圧低下検出回路）、フローティング検出回路１３０、ＡＮＤ回路ＡＮ１（論理積回路）を含む。また、図７に示すクロックマスク処理部３５は、保持回路１００（保持部）、ＡＮＤ回路ＡＮ２（論理積回路）を含む。なお、本実施形態の検出回路及びマスク処理回路はこの構成に限定されず、その構成要素の一部を省略したり（例えば、パワーオンリセット回路、電源監視回路）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８５】
パワーオンリセット回路１１０は、電源電圧ＶＤＤに基づいてパワーオンリセットを行う。具体的には、電源が投入されるまでは記憶装置２０をリセット状態にし、電源が投入されたときには記憶装置２０のリセットを解除する。パワーオンリセット回路１１０は、ホスト装置１０の電源が投入され、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧（所定の電圧）以上となったとき、出力信号ＰＯＲＯＵＴをハイレベル（広義には、第１の論理レベル）にする。
【００８６】
電源監視回路１２０は、電源電圧ＶＤＤの電圧低下を検出する。具体的には、電源監視回路１２０は、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧以上の場合には、ハイレベルの出力信号ＬＶＤを出力する。一方、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧以下の場合には、ローレベル（広義には、第２の論理レベル）の出力信号ＬＶＤを出力する。
【００８７】
フローティング検出回路１３０は、電源端子ＴＶとグランド端子ＴＧのフローティング状態を検出する。例えば、フローティング検出回路１３０は、電源電圧ＶＤＤまたはグランド電圧ＶＳＳとリファレンス信号の電圧とを比較してフローティング状態を検出する。例えば、リファレンス信号としてリセット信号ＸＲＳＴや、システムクロックＳＣＫが用いられる。この場合、例えばリセット信号ＸＲＳＴとして供給されるハイレベル（ＶＤＤ）と電源端子ＴＶの電圧との電圧差を検出することで、電源端子ＴＶのフローティング状態を検出する。そして、検出回路３２は、フローティング状態を検出していない場合には、ハイレベルの出力信号ＦＬＴＯを出力し、フローティング状態を検出した場合には、ローレベルの出力信号ＦＬＴＯを出力する。
【００８８】
ＡＮＤ回路ＡＮ１は、パワーオンリセット回路１１０からの出力信号ＰＯＲＯＵＴと、電源監視回路１２０からの出力信号ＬＶＤと、フローティング検出回路１３０からの出力信号ＦＬＴＯの論理積を演算する。すなわち、ＰＯＲＯＵＴ、ＬＶＤ、ＦＬＴＯの少なくとも１つがローレベル（アクティブ）の場合には、ローレベル（アクティブ）の出力信号ＱＤＴを出力する。
【００８９】
保持部１００（広義には、マスク信号生成回路）は、検出回路３２からの検出信号ＱＤＴに基づいて、システムクロックＳＣＫをマスク処理するためのマスク信号ＱＭＳを出力する。具体的には、フローティング状態が検出されるまではマスク信号ＱＭＳを非アクティブにし、フローティング状態が検出された場合にはマスク信号ＱＭＳをアクティブにする。そして、一旦マスク信号ＱＭＳをアクティブにした後は、ＱＭＳをアクティブに保持する。より具体的には、保持部１００は、検出信号ＱＤＴを保持する。すなわち、検出信号ＱＤＴがローレベルに変化すると、その後もローレベルを保持する。保持部１００は、セレクターＳＥＬ（選択回路）、フリップフロップ回路ＦＦを含む。
【００９０】
セレクターＳＥＬは、マスク信号ＱＭＳに基づいて、検出信号ＱＤＴ及びマスク信号ＱＭＳのいずれか一方を選択し、選択した信号を出力信号ＱＳＬとして出力する。具体的には、マスク信号ＱＭＳがハイレベルの場合には、検出信号ＱＤＴを選択して出力し、マスク信号ＱＭＳがローレベルの場合には、マスク信号ＱＭＳを選択して出力する。
【００９１】
フリップフロップ回路ＦＦは、セレクターＳＥＬからの出力信号ＱＳＬの論理レベルをシステムクロックＳＣＫの立ち下がりエッジ（または、立ち上がりエッジ）でラッチ（保持）し、ラッチした論理レベルのマスク信号ＱＭＳを出力する。また、リセット信号ＸＲＳＴ（または、セット信号）がアクティブにされると、ラッチした論理レベルをリセット（または、セット）する。具体的には、リセット信号ＸＲＳＴがローレベルの場合には、マスク信号ＱＭＳをリセット（クリア）し、ハイレベルのマスク信号ＱＭＳを出力する。一方、リセット信号ＸＲＳＴがローレベルの場合には、リセットを解除し、ラッチした論理レベルのマスク信号ＱＭＳを出力する。
【００９２】
リセット解除直後はハイレベルのマスク信号ＱＭＳが出力されるため、セレクターＳＥＬにより検出信号ＱＤＴが選択される。検出信号ＱＤＴがローレベルになると、セレクターＳＥＬの出力信号ＱＳＬがローレベルとなり、フリップフロップ回路ＦＦによりローレベルがラッチされる。そして、セレクターＳＥＬによりローレベルのマスク信号ＱＭＳが選択されることで、マスク信号ＱＭＳがローレベルに保持される。この保持状態は、リセット信号ＸＲＳＴによりリセットされるまで維持される。
【００９３】
ＡＮＤ回路ＡＮ２（広義には、マスク処理回路）は、マスク信号ＱＭＳに基づいてシステムクロックＳＣＫのマスク処理を行う。具体的には、ＡＮＤ回路ＡＮ２は、マスク信号ＱＭＳとシステムクロックＳＣＫとの論理積を演算する。すなわち、マスク信号ＱＭＳがローレベルの場合には、マスク処理後のシステムクロックＭＳＣＫをローレベルにし、システムクロックＳＣＫを後段の回路に対して非供給にする。一方、マスク信号ＱＭＳがハイレベルの場合には、マスク処理後のシステムクロックＭＳＣＫとしてシステムクロックＳＣＫを出力し、システムクロックＳＣＫを後段の回路に対して供給する。
【００９４】
６．電源異常検出、マスク処理
図８、図９を用いて、電源異常検出の動作例とシステムクロックＳＣＫのマスク処理の動作例について説明する。図８には、通常動作時、すなわち電源端子のフローティング等の電源異常が無い場合の動作例を示す。
【００９５】
図８のＡ１に示すように、電源電圧ＶＤＤが閾値電圧ＰＯＲＨ（第１の閾値電圧）を超えると、Ａ２に示すように、信号ＰＯＲＯＵＴがハイレベルになり、パワーオンリセットが解除される。Ａ３に示すように、ＶＤＤが閾値電圧ＬｏｗＶＤＤを超えると、Ａ４に示すように、信号ＬＶＤがハイレベルになり、低電圧検出が非検出状態となる。Ａ５に示すように、信号ＦＬＴＯにはハイレベルが出力され、フローティング検出は非検出状態となる。そのため、Ａ６に示すように、マスク信号ＱＭＳにはハイレベルが出力され、システムクロックＳＣＫが制御部に供給される。
【００９６】
そして、Ａ７に示すように、リセット信号ＸＲＳＴがハイレベルにされてリセットが解除され、データ信号ＳＤＡ、システムクロックＳＣＫが入力される。Ａ８に示すように、電源がオフされ、ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下になると、Ａ９に示すように、信号ＬＶＤがローレベルになる。Ａ１０に示すように、ＶＤＤが閾値電圧ＰＯＲＬ（第２の閾値電圧）以下になると、Ａ１１に示すように、信号ＰＯＲＯＵＴがローレベルになる。
【００９７】
図９には、システムクロックＳＣＫが入力される前に電源端子ＴＶまたはグランド端子ＴＧがフローティング状態となった場合の動作例を示す。
【００９８】
図９のＢ１に示すように、電源端子ＴＶがフローティング状態になると、Ｂ２に示すように、信号ＦＬＴＯがローレベルになる。Ｂ３に示すように、システムクロックＳＣＫが入力され、Ｂ４に示すように、ＳＣＫの最初の立ち下がりエッジでマスク信号ＱＭＳがローレベルになる。そのため、Ｂ５に示すように、マスク処理後のシステムクロックＭＳＣＫには、ＳＣＫの最初の立ち下がりエッジまでＳＣＫが出力され、その後はローレベルが出力される。Ｂ６に示すように、リセットが解除されると、Ｂ７に示すように、マスク信号ＱＭＳの保持状態が解除され、ＱＭＳがハイレベルになる。他の動作については、図８で説明した動作例と同様である。
【００９９】
以上のように、図８に示す通常動作時には、システムクロックＳＣＫが供給され、通常のアクセス制御等を行う。これに対して、図９に示すフローティング状態の検出時には、マスク信号ＱＭＳがローレベル（アクティブ）に保持される。これにより、システムクロックＳＣＫがマスクされ、アクセス制御等が停止する。
【０１００】
なお、図９では、システムクロックＳＣＫが入力される前にフローティング状態を検出した場合を例に説明したが、電源電圧の低下を検出した場合についても同様に動作する。また、システムクロックＳＣＫの入力が開始された後に電源異常を検出した場合には、検出後の最初のＳＣＫの立ち下がりエッジでＳＫＣがマスクされる。また、一旦電源異常を検出した後に電源異常状態を脱した場合であっても、リセットが解除されるまで保持回路１００によりマスク信号ＱＭＳがアクティブレベルに保持される。
【０１０１】
７．アクセスサイクルにおける電源異常検出
上述のように、本実施形態では、電源異常を検出した場合に不揮発性メモリー６０に対するアクセス制御等を停止する。しかしながら、ライト動作やリード動作を途中で停止すると、かえってデータを破壊するおそれがある。そのため、本実施形態では、アクセスサイクルにおいて電源異常を検出した場合には、そのアクセスサイクルにおけるライト動作やリード動作を停止せず完了（続行）させる。
【０１０２】
まず、図１０を用いて、アクセスサイクルにおいて電源異常状態を検出した場合のアクセス制御について説明する。そして、図１１（Ａ）〜図１３を用いて、不揮発性メモリー６０が強誘電体メモリーである場合を例に、ライト動作やリード動作の完了について具体的に説明する。
【０１０３】
図１０に示すように、アクセスサイクルＴａ（アクセス期間）におけるタイミングＴｄにおいて電源異常状態を検出したとする。そうすると、Ｈ１に示すように、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力され（ＣＫがアクティブにされ）、Ｈ２に示すように、システムクロックＳＣＫがマスクされる。システムクロックＳＣＫがマスクされると、クロックＣＫやアドレス信号ＡＤ［０：ｎ］、ライトイネーブル信号ＷＥは変化しなくなる。本実施形態は、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力された場合、システムクロックＳＣＫがマスクされても、そのアクセスサイクルＴａにおけるライト動作またはリード動作を停止せず完了する。
【０１０４】
ここで、アクセスサイクルＴａは、例えばライトイネーブル信号ＷＥやアドレス信号ＡＤ［０：ｎ］が不揮発性メモリー６０に供給されるタイミングから開始する期間である。あるいは、システムクロックＳＣＫの立ち下がりエッジ（または立ち上がりエッジ）でＳＣＫがマスクされる場合、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力される直前のシステムクロックＳＣＫの立ち下がりエッジから開始する期間である。そして、アクセスサイクルＴａは、例えばＴａにおけるアクセス対象のアドレスＡＤ１［０：ｎ］に対するライト動作またはリード動作の完了により終了する期間である。あるいは、次のアクセスサイクルの開始により終了する期間である。
【０１０５】
なお、本実施形態では、アクセスサイクルＴａにおいて電源異常状態を検出した場合であっても、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力される前にシステムクロックＳＣＫがマスクされた場合には、アクセス制御を停止してもよい。すなわち、そのアクセスサイクルＴａにおけるライト動作またはリード動作を行うことなく動作を停止してもよい。
【０１０６】
８．強誘電体メモリー
次に、図１１（Ａ）〜図１３を用いて、不揮発性メモリー６０が強誘電体メモリーである場合を例に、ライト動作やリード動作の完了について具体的に説明する。但し、本実施形態では、不揮発性メモリー６０はＥＥＰＲＯＭ等の他の不揮発性メモリーであってもよい。
【０１０７】
図１１（Ａ）に、強誘電体メモリーの構成例を示す。この強誘電体メモリーは、強誘電体キャパシターＣＳ、Ｎ型トランスファートランジスターＴＲ（広義には、第１導電型トランジスター）、センスアンプＳＡ、第１、第２のトランジスターＳＷ１、ＳＷ２、ラッチＬＴを含む。なお、図１１（Ａ）では、メモリーセルが１Ｔ１Ｃ（1 Transistor 1 Capacitor）型である場合を例に説明するが、本実施形態では、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
【０１０８】
強誘電体キャパシターＣＳの一端にはノードＮＣが接続され、他端にはプレート線ＰＬが接続される。トランジスターＴＲのゲート電極にはワード線ＷＬが接続され、ソース電極（ドレイン電極）にはビット線ＢＬ１が接続され、ドレイン電極（ソース電極）にはノードＮＣが接続される。そして、強誘電体キャパシターＣＳとトランジスターＴＲによりメモリーセルが構成され、複数のメモリーセルがビット線ＢＬ１及びワード線ＷＬに沿って配置される。
【０１０９】
センスアンプＳＡは、ビット線ＢＬ１に読み出された電荷（電圧）を増幅し、増幅後の電圧をビット線ＢＬ２に出力する。例えば、増幅後の電圧として、論理“１”に対応する電源電圧ＶＣＣ、または論理“０”に対応する０Ｖを出力する。トランジスターＳＷ１、ＳＷ２は、例えばＮ型トランジスターにより構成され、信号ＹＳＥＬによりオン・オフが制御される。信号ＹＳＥＬは、メモリーセルからの読み出し時にアクティブになる。ラッチＬＴは、読み出された論理レベル（電圧レベル）を保持（ラッチ）し、保持した論理レベルを出力信号ＬＴＱとして出力する。
【０１１０】
図１１（Ｂ）を用いて、強誘電体メモリーセルに対するライト動作について説明する。図１１（Ｂ）に示すように、メモリーセルに論理“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬ１に電源電圧ＶＣＣ（例えば、電源電圧ＶＤＤ。広義には、第１の電源電圧）の電圧を印加し、プレート線ＰＬに０Ｖ（例えば、グランド電圧ＶＳＳ。広義には。第２の電源電圧）を印加する。これにより、強誘電体キャパシターＣＳの残留分極が「負」になる。このように、残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
【０１１１】
一方、メモリーセルに論理“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬ１に０Ｖを印加し、プレート線ＰＬにＶＣＣ（例えば５Ｖ）を印加する。これにより、強誘電体キャパシターＣＳの残留分極が「正」になる。このように、残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
【０１１２】
図１１（Ｃ）を用いて、強誘電体メモリーセルに対するリード動作について説明する。図１１（Ｃ）に示すように、第１の期間Ｔ１において、ワード線ＷＬに選択電圧を印加し、強誘電体キャパシターＣＳからビット線ＢＬ１への電荷の転送が行われる。続く第２の期間Ｔ２において、センスアンプＳＡによりビット線ＢＬ１の電圧が増幅される。そして、第３の期間Ｔ３において、リードしたデータ（論理“０”または“１”）を保持し、リードにより破壊されたデータを回復するためにリライト動作（再書き込み動作）が行われる。
【０１１３】
なお、本実施形態では、上述の順序でリード動作が行われてもよく、例えばセンスアンプ増幅とリライト動作が同一期間において行われ、次の期間において保持される等の他の順序でリード動作が行われてもよい。
【０１１４】
図１２に、強誘電体メモリーに対するリード動作の詳細な信号波形例を示す。図１２のＩ１に示すように、クロックＣＫの立ち上がりエッジが入力されると、Ｉ２に示すように、ワード線ＷＬに電源電圧ＶＣＣが印加される。そして、Ｉ３に示すように、プレート線ＰＬに電源電圧ＶＣＣが印加され、Ｉ４に示すように、ビット線ＢＬ１に強誘電体キャパシターＣＳの電荷が読み出される。Ｉ５に示すように、センスアンプＳＡがオンし、Ｉ６に示すように、センスアンプＳＡにより増幅（ハイレベル化、またはローレベル化）された電圧がビット線ＢＬ２に出力される。なお、Ｉ７に示すように、ＹＳＥＬはハイレベル（アクティブ）のため、ＢＬ１とＢＬ２は同電圧である。
【０１１５】
Ｉ８に示すように、出力データラッチ信号ＬＡＴの立ち上がりエッジ（アクティブエッジ）で、読み出された論理レベルがラッチされる。Ｉ９に示すように、プレート線ＰＬに０Ｖが印加され、ビット線ＢＬ１（ＢＬ２）の電圧が強誘電体キャパシターＣＳにリライトされる。そして、Ｉ１０に示すように、出力イネーブル信号ＯＥがハイレベル（アクティブ）にされ、ラッチした論理レベルがリードデータとして出力される。
【０１１６】
Ｉ１１に示すように、アクセスサイクルＴａにおいて電源異常状態を検出した場合には、クロックＣＫが立ち下がらなくなる。そのため、本実施形態では、アクセス制御を完了するために、クロックＣＫの立ち上がりエッジにより上述のアクセス制御を行う。
【０１１７】
図１３には、クロックＣＫの立ち上がりエッジにより制御信号を生成できる信号生成回路の詳細な構成例を示す。この信号生成回路は、ディレイバッファＤＢ１〜ＤＢ２０（広義には、ＤＢ１〜ＤＢｉ。ｉは自然数）、インバーターＩＢ１、ＩＢ２、アンド回路ＡＢ１、ＡＢ２（論理積回路）、セット／リセットラッチＳＬＲを含む。例えば、この信号生成回路は、図６に示すアクセス制御部３６や不揮発性メモリー６０に含まれることができる。なお、図１３では、ワード線ＷＬの制御信号について説明するが、他の制御信号についても同様に生成できる。
【０１１８】
ディレイバッファＤＢ１〜ＤＢ２０は、クロックＣＫを受けて、クロックＣＫを順次遅延させる。インバーターＩＢ１は、ＤＢ４の出力論理レベルを反転する。アンド回路ＡＢ１には、ＤＢ２の出力信号とインバーターＩＢ１の出力信号とが入力される。インバーターＩＢ２は、ＤＢ１７の出力論理レベルを反転する。アンド回路ＡＢ２には、ＤＢ１５の出力信号とインバーターＩＢ２の出力信号とが入力される。ラッチＳＬＲのセット端子には、アンド回路ＡＢ１の出力信号が入力され、リセット端子には、アンド回路ＡＢ２の出力信号が入力される。
【０１１９】
クロックＣＫの立ち上がりエッジが入力されると、ＤＢ３、ＤＢ４の遅延により、ＡＢ１はハイパルス（ＣＫの立ち上がりエッジの微分パルス）を出力する。ラッチＳＬＲは、そのハイパルスを受けて、ワード線ＷＬの論理レベルをハイレベルにする。そして、ＤＢ５〜ＤＢ１５の遅延による期間の経過後、アンド回路ＡＢ２がハイパルスを出力する。ラッチＳＬＲは、そのハイパルスを受けて、ワード線ＷＬをローレベルにする。このようにして、クロックＣＫの立ち上がりエッジにより、制御信号を生成できる。
【０１２０】
なお、上述のリセット信号ＸＲＳＴのマスク期間は、例えばクロックＣＫの立ち上がりエッジの微分パルスを出力できる長さの期間に設定される。具体的には、ワード線ＷＬの制御信号の場合、ＤＢ３とＤＢ４（またはＤＢ１６とＤＢ１７）の遅延時間より長い時間にマスク期間が設定される。このようにして、リセット信号ＸＲＳＴのマスク期間が設定されることで、リード動作及びリライト動作の開始を保証できる。
【０１２１】
９．液体容器
次に、上述した本実施形態の記憶装置が設けられた液体容器の詳細な構成例について、図１４を用いて説明する。なお以下では、ホスト装置がインクジェット方式のプリンターであり、液体容器がインクカートリッジであり、基板が、インクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、基板は、他の装置、容器、基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー／ライターであってもよく、基板はメモリーカードに設けられた回路基板であってもよい。
【０１２２】
図１４に示すインクカートリッジ２００（広義には、液体容器）の内部には、インクを収容するための図示しないインク室が形成される。また、インクカートリッジ２００には、インク室に連通するインク供給口２４０が設けられる。このインク供給口２４０は、インクカートリッジ２００がプリンターに装着されたときに、印刷ヘッドユニットにインクを供給するためのものである。
【０１２３】
インクカートリッジ２００は、センサー２１０、回路基板２２０（広義には、基板）を含む。センサー２１０は、インク室内のインク残量を検出するためのものである。センサー２１０は、例えば圧電素子により構成され、インクカートリッジ２００の内部に固定される。回路基板２２０には、本実施形態の記憶装置２０が設けられ、データの記憶やホスト装置１０とのデータ送受信を行う。回路基板２２０は、例えばプリント基板により実現され、インクカートリッジ２００の表面に設けられる。回路基板２２０には、電源端子ＴＶ等の端子が設けられる。そして、インクカートリッジ２００がプリンターに装着されたときに、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやりとりが行われる。
【０１２４】
１０．基板
図１５（Ａ）、図１５（Ｂ）に、本実施形態の記憶装置が設けられた回路基板の詳細な構成例を示す。図１５（Ａ）に示すように、回路基板２２０の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、グランド端子ＴＧ、電源端子ＴＶ、第１のセンサー駆動用端子ＴＳＮ、リセット端子ＴＲ、クロック端子ＴＫ、データ端子ＴＤ、第２のセンサー駆動用端子ＴＳＰを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２２０に設けられた図示しない配線パターン層やスルホールを介して、記憶装置２０またはセンサー２１０に接続される。
【０１２５】
図１５（Ｂ）に示すように、回路基板２２０の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置２０が設けられる。記憶装置２０は、例えば、強誘電体メモリーを有する半導体記憶装置により実現できる。この記憶装置２０には、インクまたはインクカートリッジ２００に関連する種々のデータが格納され、例えば、インクの消費量やインクの色等のデータが格納される。インク消費量のデータは、インクカートリッジ２００内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、インクカートリッジ２００内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。
【０１２６】
１１．システム
図１６に、本実施形態の記憶装置が用いられるシステムの詳細な構成例を示す。図１６に示すシステム（情報処理システム、印刷システム）は、プリンター１０、インクカートリッジ２００を含む。プリンター１０は、主制御部３００、サブ制御部３１０を含む。インクカートリッジ２００は、本実施形態の記憶装置２０、及びセンサー２１０を含む。なお、以下では、１つのインクカートリッジがプリンターに装着される場合を例に説明するが、本実施形態では、複数のインクカートリッジがプリンターに装着されてもよい。
【０１２７】
サブ制御部３１０は、電源電圧ＶＤＤ、グランド電圧ＶＳＳを、それぞれ電源端子ＴＶＨ、グランド端子ＴＧＨを介して記憶装置２０に供給する。また、サブ制御部３１０は、記憶装置２０に対するデータのリード／ライトや、センサー２１０を用いたセンサー処理を行う。具体的には、サブ制御部３１０は、通信処理部３１２、センサー処理部３１４を含む。
【０１２８】
通信処理部３１２は、記憶装置２０及び主制御部３００との間の通信処理を行う。具体的には、リセット信号ＸＲＳＴ、システムクロックＳＣＫ、データ信号ＳＤＡを、それぞれリセット端子ＴＨＲ、クロック端子ＴＨＫ、データ端子ＴＨＤを介して記憶装置２０に供給する。そして、図１７等で後述するように、これらの信号により記憶装置２０とのシリアル通信処理を行う。但し、本実施形態では、通信処理部３１２と記憶装置２０とがパラレル通信処理を行ってもよい。また、通信処理部３１２は、バスＢＳを介してコマンドやデータ信号をやりとりすることで、主制御部３００との通信処理を行う。例えば、通信処理部３１２は、インクカートリッジ２００とプリンター１０の接続または非接続や、記憶装置２０との通信エラーを判定し、これらの判定結果を主制御部３００に送信する。
【０１２９】
センサー処理部３１４は、センサー２１０によるインク残量の判定処理を行う。センサー処理部３１４は、主制御部３００からのセンサー駆動信号ＤＳを、センサー駆動用端子ＴＨＳＮまたはＴＨＳＰを介してセンサー２１０の電極に印加する。センサー処理部３１４は、センサー駆動信号ＤＳをセンサー２１０に印加することで得られた信号に基づいて、インクの残量が閾値以上であるか閾値以下であるかを判定する。この判定結果は、通信処理部３１２を介して主制御部３００に送信される。
【０１３０】
主制御部３００は、プリンター１０の制御を行う。例えば、メモリーアクセスを制御したり、サブ制御部３１０に対して電源電圧ＶＤＨやグランド電圧ＶＳＨを供給したり、インク残量の判断（算出処理）を行ったりする。より具体的には、主制御部３００は、制御回路３０２、駆動信号生成回路３０４を含む。
【０１３１】
制御回路３０２は、バスＢＳを介して通信処理部３１２にコマンドやデータを送信し、通信処理部３１２と記憶装置２０との間の通信処理を制御する。具体的には、通信処理部３１２によりインクカートリッジ２００の接続が検出された場合に、記憶装置２０に記憶されたインク残量等のデータを読み出し、そのデータに基づいて新たに算出したインク残量等のデータを記憶装置２０に書き込む。また、制御回路３０２は、駆動信号生成回路３０４を制御してセンサー駆動信号ＤＳをセンサー２１０に供給する。そして、制御回路３０２は、センサー処理部３１４からのインク残量の判定結果や、印刷によるインク消費推定量に基づいて、インク残量を判断する。インク切れと判断した場合には、図示しない表示部にインク切れの情報を表示してもよい。
【０１３２】
記憶装置２０は、メモリー制御回路３０（制御部）、強誘電体メモリーセルアレイ６０（強誘電体メモリー）を含む。メモリー制御回路３０は、検出回路３２、マスク制御回路３４、ＩＤ比較部４０、コマンド解釈部４２、アドレスカウンター４４、リード／ライト制御部４６、データ送受信部３８（送受信部）、カウンター制御部４８、複製データ生成部５０、反転データ生成部５２、データ判定部５４（判定部）を含む。なお、図１等で前述した構成要素と同一の構成要素（例えば、マスク処理部）には同一の符号を付し、適宜説明を省略する。
【０１３３】
ＩＤ比較部４０は、サブ制御部３１０から受信したＩＤデータ（識別データ）と、記憶装置２０に割り当てられているＩＤ番号（例えば、インクの色に応じた番号）とを比較して、自身がアクセスの対象であるか否かを判定する。
【０１３４】
コマンド解釈部４２は、サブ制御部３１０から受信したＳＯＦ（通信開始データ）、コマンドデータ、ＥＯＦ（通信終了データ）を解釈して、アクセス開始、リードやライト等のアクセスの種類、アクセス終了を判断する。アドレスカウンター４４は、システムクロックＳＣＫをカウントして、強誘電体メモリーセルアレイ６０のアドレス（例えば、ワード線）を指定するためのカウント値を出力する。リード／ライト制御部４６は、コマンド解釈部４２により解釈されたアクセスの種類や、アドレスカウンター４４のカウント値に基づいて、強誘電体メモリーセルアレイ６０に対するリード／ライトの制御を行う。カウンター制御部４８（シーケンサー）は、システムクロックＳＣＫをカウントし、そのカウント値とコマンド解釈部４２によるコマンド解釈に基づいて、メモリーアクセスを制御する。
【０１３５】
複製データ生成部５０は、強誘電体メモリーセルアレイ６０から読み出した原データをコピーして、ミラーデータ（複製データ）を生成する。反転データ生成部５２は、強誘電体メモリーセルアレイ６０から読み出した原データの各ビット値を反転（例えば、０を１に、１を０に反転）して、反転データを生成する。データ判定部５４は、原データ及びミラーデータのパリティーチェックや、原データと反転データの排他的論理和の演算を行って、データの整合性を判定する。
【０１３６】
強誘電体メモリーセルアレイ６０は、ワード線及びビット線に沿って配列された複数の強誘電体メモリーセルにより構成される。強誘電体メモリーセルアレイ６０は、図示しないローアドレスデコーダー、カラムアドレスデコーダー、センスアンプ等を含むことができる。
【０１３７】
１２．通信処理（リード制御）
上述のように、本実施形態の記憶装置は、電源異常状態を検出すると、強誘電体メモリーに対するアクセス制御を停止する。このとき、プリンターは、フローティング状態が検出されたことを直接には認識できないため、記憶装置との通信処理を通じて認識する必要がある。
【０１３８】
以下に、プリンター１０と記憶装置２０の通信処理について、図１７〜図２２を用いて詳細に説明する。図１７には、記憶装置２０からデータを読み出す場合の信号波形例を模式的に示す。なお、図１７では、データ送受信の方向を矢印で示す。すなわち、ＨからＣに向かう矢印は、サブ制御部３１０が送信側で記憶装置２０が受信側であることを示し、ＣからＨに向かう矢印は、記憶装置２０が送信側でサブ制御部３１０が受信側であることを示す。
【０１３９】
図１７のＡ１に示すように、通信処理が開始されると、リセット信号がローレベルからハイレベルにされる。Ａ２に示すように、システムクロックＳＣＫが記憶装置２０に供給される。そして、Ａ３に示すように、データ信号ＳＤＡとして最初にＳＯＦ（Start Of Frame）データが記憶装置２０に送信される。Ａ４に示すように、オペレーションコードとして、ＩＤデータとリードコマンドデータが記憶装置２０に送信される。記憶装置２０には、ＩＤデータとして、原ＩＤデータＩＤと、原ＩＤデータの各ビット値を反転した反転ＩＤデータ／ＩＤ（以下、反転データをスラッシュ記号／で示す）が送信される。コマンドデータとして、原コマンドデータＣＭと反転コマンドデータ／ＣＭが送信される。
【０１４０】
Ａ５に示すように、記憶装置２０からのリードデータ（読み出しデータ）がサブ制御部３１０に送信される。リードデータとして、１６ビットの原データの上位８ビットＵＤ１、その反転データ／ＵＤ１、原データの下位８ビットＬＤ１、その反転データ／ＬＤ１が送信される。また、ＵＤ１のミラーデータＵｄ１、その反転ミラーデータ／Ｕｄ１、ＬＤ１のミラーデータＬｄ１、その反転ミラーデータ／Ｌｄ１が送信される。ＵＤ１、ＬＤ１、Ｕｄ１、Ｌｄ１は、記憶装置２０から読み出されたデータである。一方、これらの反転データである／ＵＤ１、／ＬＤ１、／Ｕｄ１、／Ｌｄ１は、反転データ生成部５２により生成されたデータである。Ａ６に示すように、上述のリードデータ（単位リードデータ）の読み出しと送信が繰り返される。Ａ８に示すように、リードデータの送信が終了すると、リセット信号がローレベルにされる。
【０１４１】
上述のように、原データと反転データによりデータを多重化することで、記憶装置２０が誤って動作することを抑制できる。例えば、通信障害によって誤ったコマンドを受信し、不揮発性メモリーに対して誤った書き込みや読み出しが行われることで、不揮発性メモリーのデータが破壊されることを防止できる。
【０１４２】
ここで、図６等で説明したように、電源異常状態が検出された場合、システムクロックＳＣＫがマスクされ、リード／ライト制御やデータ送受信が行われなくなる。このとき、プリンター１０に送信されるリードデータとして、例えばローレベルが出力される。これにより、プリンター１０は、電源端子またはグランド端子のフローティング状態を、通信処理のエラーとして検出することができる。
【０１４３】
図１８に、プリンターのリード処理のフローチャート例を示す。図１８に示すように、プリンター１０は、読み出し処理を開始すると、ＳＯＦデータを送信し（Ｓ２）、ＩＤデータを送信し（Ｓ４）、リードコマンドを送信し（Ｓ６）、単位リードデータを受信する（Ｓ８）。単位リードデータを受信すると、その単位リードデータのデータ判定処理を行う（Ｓ１０）。データ判定の結果がエラー（Ｎ）の場合には、エラー処理を行い（Ｓ１２）、通信処理を終了する。データ判定の結果が正常（Ｙ）の場合には、リードデータが全て受信されたかを確認する（Ｓ１４）。リードデータが全て受信されている場合には（Ｙ）、通信処理を終了し、受信されていない場合には（Ｎ）、単位リードデータを受信する（Ｓ８）。
【０１４４】
なお、データ判定処理（Ｓ１０）では、例えば原データと反転データの排他的論理和や、ミラーデータと反転ミラーデータの排他的論理和、原データと反転ミラーデータの排他的論理和が演算される。読み出しまたはデータ送受信が正常に行われた場合、これらの排他的論理和の各ビットは１となる。データ判定処理では、この演算結果に基づいて、通信エラーやメモリーセルエラーを判断する。また、エラー処理（Ｓ１２）では、例えば通信エラーの場合、インクカートリッジ２００がプリンター１０に正しく装着されていない旨をプリンター１０の表示部等に表示する。
【０１４５】
図１９には、記憶装置のリード処理のフローチャート例を示す。図１９に示すように、記憶装置２０は、通信処理が開始されるとＳＯＦデータを受信し（Ｓ１０２）、ＩＤデータを受信し（Ｓ１０４）、受信したＩＤデータが正常か否かを判定（Ｓ１０６）する。ＩＤデータが異常の場合には（Ｎ）通信処理を終了し、ＩＤデータが正常の場合には（Ｙ）ＩＤデータの一致、不一致を判定する（Ｓ１０８）。ＩＤデータと記憶装置２０のＩＤ番号が不一致の場合には（Ｎ）通信処理を終了し、一致の場合には（Ｙ）コマンドデータを受信する（Ｓ１１０）。そして、受信したコマンドデータが正常か否かを判定（Ｓ１１２）する。コマンドデータが異常の場合には（Ｎ）通信処理を終了し、正常の場合には（Ｙ）コマンドの種別を判定する（Ｓ１１４）。コマンドがリードコマンドである場合には、リード処理を行い（Ｓ１２０）、通信処理を終了する。リード処理では、原データ等の読み出しと送信や、反転データの生成と送信を行う。
【０１４６】
なお、記憶装置２０は、コマンドがライトコマンドである場合には、図２２等で後述するライト処理を行う（Ｓ１１６）。また、コマンドがライトロックコマンドである場合には、ライトロック処理を行う（Ｓ１１８）。ライトロック処理では、強誘電体メモリー６０の書き換え可能領域のうちの一部（または全部）の領域を書き込み不可能な領域に設定する処理を行う。具体的には、ライトロックコマンドに続いてアドレスデータを受信する。そして、受信したアドレスデータにより指定された領域をライトロック領域に設定する。例えば、ライトロック領域は、制御レジスターにライトフラグを設定することで強誘電体メモリー６０の行単位で設定される。
【０１４７】
１３．通信処理（ライト制御）
図２０には、記憶装置２０に対してデータを書き込む場合の信号波形例を模式的に示す。図２０のＢ１に示すように、ＳＯＦデータ、ＩＤデータＩＤ、反転ＩＤデータ／ＩＤ、ライトコマンドデータＣＭ、反転ライトコマンドデータ／ＣＭが記憶装置２０に送信される。そして、Ｂ２に示すように、ライトデータとして、１６ビットの原データの上位８ビットＵＤ１、その反転データ／ＵＤ１、原データの下位８ビットＬＤ１、その反転データ／ＬＤ１が送信される。また、ＵＤ１のミラーデータＵｄ１、その反転ミラーデータ／Ｕｄ１、ＬＤ１のミラーデータＬｄ１、その反転ミラーデータ／Ｌｄ１が記憶装置２０に送信される。
【０１４８】
Ｂ３に示すように、送信されたデータが正常であるか否かが記憶装置２０により判定され、その判定結果に基づいてＯＫ／ＮＧフラグがプリンター１０に送信される。例えば、データが正常であると判定された場合には、ハイレベルのＯＫフラグが送信され、データが異常であると判定された場合には、ローレベルのＮＧフラグが送信される。そして、Ｂ４に示すように、上述のライトデータ（単位ライトデータ）の送信と、ＯＫ／ＮＧフラグの送信が繰り返される。Ｂ５に示すように、ライトデータの送信が終了すると、ＥＯＦ（End Of Frame）データが記憶装置２０に送信される。
【０１４９】
ここで、電源異常状態が検出された場合、記憶装置２０は、データ信号ＳＤＡとして例えばローレベルを出力（判定結果の情報の送信を停止）する。これにより、プリンター１０は、ＯＫ／ＮＧフラグとしてローレベル（ＮＧ）を受信することになり、通信エラーと判断することができる。このようにして、プリンター１０は、電源異常状態を、通信処理のエラーとして検出することができる。
【０１５０】
図２１には、プリンターのライト処理のフローチャート例を示す。図２１に示すように、プリンター１０は、書き込み処理を開始すると、ＳＯＦデータを送信し（Ｓ２０２）、ＩＤデータを送信し（Ｓ２０４）、ライトコマンドデータを送信する（Ｓ２０６）。そして、単位ライトデータを送信する処理を行い（Ｓ２０８）、ＯＫ／ＮＧフラグを受信し（Ｓ２１０）、受信したＯＫ／ＮＧフラグがＯＫフラグであるかＮＧフラグであるかを判定する（Ｓ２１２）。ＯＫ／ＮＧフラグがＮＧフラグの場合には（Ｎ）、エラー処理を行って（Ｓ２１４）通信処理を終了する。ＯＫ／ＮＧフラグがＯＫフラグの場合には（Ｙ）、ライトデータを全て送信したか否かを判定する（Ｓ２１６）。ライトデータを全て送信した場合には（Ｙ）、ＥＯＦデータを送信して（Ｓ２１８）通信処理を終了する。ライトデータを全て送信していない場合には（Ｎ）、単位ライトデータを送信する処理を行う（Ｓ２０８）。
【０１５１】
図２２には、記憶装置のライト処理のフローチャート例を示す。図１９等で上述のように、記憶装置２０は、ライトコマンドデータを受信すると、ライト処理を行う。図２２に示すように、ライト処理では、単位ライトデータを受信する処理を行い（Ｓ３０２）、受信したライトデータが正常か否かを判定する（Ｓ３０４）。ライトデータが異常の場合には（Ｎ）、ＮＧフラグを送信し（Ｓ３０６）、通信処理を終了する。ライトデータが正常の場合には（Ｙ）、ＯＫフラグを送信し（Ｓ３０８）、不揮発性メモリーの対象領域にライトデータを書き込む（Ｓ３１０）。ＥＯＦデータを受信したか否かを判定し（Ｓ３１２）、受信した場合には（Ｙ）通信処理を終了し、受信していない場合には（Ｎ）単位ライトデータを受信する処理を行う（Ｓ３０２）。
【０１５２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（不揮発性の記憶部、基板、液体容器、ホスト装置等）と共に記載された用語（不揮発性メモリー、回路基板、インクカートリッジ、プリンター等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また制御部、不揮発性の記憶部、記憶装置、基板、液体容器、ホスト装置等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１５３】
１０  ホスト装置、２０  記憶装置、３０  制御部、３２  検出回路、
３４  マスク処理部、３５  クロックマスク処理部、３６  アクセス制御部、
３７  リセットマスク処理部、３８  送受信部、４０  ＩＤ比較部、
４２  コマンド解釈部、４４  アドレスカウンター、４６  リード／ライト制御部、
４８  カウンター制御部、５０  複製データ生成部、５２  反転データ生成部、
５４  データ判定部、６０  不揮発性の記憶部、１００  保持部、
１１０  パワーオンリセット回路、１２０  電源監視回路、
１３０  フローティング検出回路、１４０  マスク信号生成部、２００  液体容器、
２１０  センサー、２２０  基板、２４０  インク供給口、３００  主制御部、
３１０  サブ制御部、
ＴＶ  電源端子、ＴＶＨ  ホスト装置側の電源端子、ＴＧ  グランド端子、
ＴＧＨ  ホスト装置側のグランド端子、ＴＲ  リセット端子、
ＴＲＨ  ホスト装置側のリセット端子、ＶＤＤ  電源電圧、ＶＳＳ  グランド電圧、
ＳＣＫ  システムクロック、Ｔａ  アクセスサイクル、
ＦＣＫ  アクセス制御用クロック、ＤＬＣ  遅延回路、ＤＣ１  遅延ユニット、
ＯＣ  出力回路、ＭＳ  マスク信号、ＭＸＲ  マスク処理後のリセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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