(57)【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルに記憶させるデータが入力されるデータ入力部と、
前記メモリセルに記憶されたデータを出力するデータ出力部と、を備え、
前記データ入力部が、前記メモリセルに記憶させるためのデータの試験モードにおける入力時において、ブロック化された複数のＩ／Ｏ端子のいずれか一つの代表Ｉ／Ｏ端子に入力された信号をそれら複数のＩ／Ｏ端子全てに入力する分岐回路を備え、
前記データ出力部が、前記試験モードにおける出力時において、前記ブロック化された前記複数のＩ／Ｏ端子に対応したメモリから読み出された各データのうちいずれか一つのデータを、制御回路からの試験データストローブ出力選択用の試験モード信号に基づいて選択し、前記代表Ｉ／Ｏ端子から出力する該代表Ｉ／Ｏ端子に設けられた選択回路と、
前記代表Ｉ／Ｏ端子以外のＩ／Ｏ端子と該Ｉ／Ｏ端子に対応する各データ線との間に設けられたダミー回路とを有することを特徴とする半導体記憶装置。
【請求項２】
前記ダミー回路が、前記選択回路と同様なディレイ時間に対応する素子を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記データ出力部が、外部から入力されるＣＬＫ信号に同期して前記メモリセルから出力されたデータを保持する前記Ｉ／Ｏ端子毎に設けられたデータ保持部をさらに有し、
前記選択回路及び前記ダミー回路が前記データ保持部の前段に設けられていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ダミー回路側に備えられる前記データ保持部は、前記試験モード時以外に動作する、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記選択回路は、出力がワイヤードオアされたそれぞれのドライバと、該出力ドライバの入力が前記各データ線にいずれか一つに接続され、前記出力ドライバの電源が前記試験モードの信号により制御される、ことを特徴とする請求項１から請求項４のうちのいずれか一つに記載の半導体記憶装置。
【請求項６】
第１と第２の外部データ出力端子と、
それぞれの前記外部データ出力端子に対応し、それぞれのメモリセルから読み出したデータを出力する第１と第２のデータ線と、
それぞれの前記データ線を、制御回路からの試験データストローブ出力選択用の試験モード信号によって選択的に切り替え、前記第１の外部データ出力端子へ接続する選択回路と、
前記第２のデータ線と前記第２の外部データ出力端子間に、前記選択回路の遅延時間に相当する素子を含むダミー回路を備える、ことを特徴とする半導体記憶装置。
【請求項７】
前記選択回路を含む第１のデータ出力部と、前記ダミー回路を含む第２のデータ出力部には、外部から入力されるＣＬＫ信号に同期して前記メモリセルから出力されたデータを保持するデータ保持部をそれぞれ更に有する、ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第２のデータ出力部のデータ保持部は、前記ダミー回路と前記外部データ出力端子との間に配置される、ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第２のデータ出力部のデータ保持部は、試験モード時以外に動作する、ことを特徴とする請求項７または請求項８に記載の半導体記憶装置。
【請求項１０】
第１と第２のメモリセルに記憶されたデータを、それぞれ第１と第２のデータ線へ読み出し、
試験データストローブ出力選択用の試験モード信号の活性に対応して、前記第１と第２のデータのうちいずれか一つを選択手段により選択し、ここで該試験モード信号は制御回路からものであり、
前記選択したデータを第１の外部データ出力端子へ出力し、
前記試験モード信号の非活性に対応して、前記第１のデータを前記選択手段を介して前記第１の外部データ出力端子へ出力すると共に、前記第２のデータを前記選択手段が有する遅延時間に相当する時間を加えて第２の外部データ出力端子へ出力する、ことを特徴とする半導体記憶装置の制御方法。
【請求項１１】
前記第２のデータを、外部から入力されるＣＬＫ信号に同期して前記第１の外部データ出力端子または前記第２の外部データ出力端子へ出力する、ことを特徴とする請求項１０に記載の半導体記憶装置の制御方法。
【請求項１２】
前記第１のデータを、前記いずれか一つを選択した後、外部から入力されるＣＬＫ信号に同期して前記第１の外部データ出力端子へ出力し、
前記第２のデータを、前記選択手段が有する遅延時間に相当する時間を加えた後、外部から入力されるＣＬＫ信号に同期して前記第２の外部データ出力端子へ出力する、ことを特徴とする請求項１０または請求項１１に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハテストを短縮するテスト機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、半導体記憶装置を製造する際、パッケージに封止する工程において、不良のチップを処理しないようにし、プロセス工程が効率的に行えるように、できる限りウエハの状態で特性及び動作試験を行い不良チップを検出することが行われている。
このウェハ状態においてテストを行う場合、各チップのボンディングパッドにテスタ（半導体試験装置）のプローブカードに設けられている複数のプローブ（接触針）を接触させ、制御信号（データの書き込みや読み出しの制御を行う）やデータなどの信号の授受を行うことにより、各チップの良否判定を行うテストを実行する。
上述したテスタは、半導体記憶装置との間において、上記信号の入出力を行うためのインターフェースや、各信号を出力するドライバ回路などを多数備えている。
【０００３】
ところが、半導体装置が高機能となるに従い、ウェハ上のチップ数及び各チップの入出力端子（以下Ｉ／Ｏ）数が増加していくため、ウエハ上に形成される半導体装置のテストを行う際、上記信号の入出力を行うためのインターフェースや、各信号を出力するドライバ回路の数が制限されることとなり、複数回に分けてウェハ上のチップのテストを行う必要があり、半導体装置のテストに検査に長い時間が必要となっている。
そのため、図８（後述する特許文献１）に示す一般的な半導体記憶装置におけるデータ入力回路及びデータ出力回路が、それぞれ図９及び図１０に示す構造の場合に以下のようにプローブを接触させて、テストを行う方法がある。
【０００４】
例えば、データが３２Ｉ／Ｏの場合、上記インターフェース回路及びドライバ回路数を削減する少数ピン対応とし、ＤＱＳ（データストローブ信号）により、４Ｉ／Ｏ毎にシフトさせながらデータ出力させ、データの書き込み及び読み出しの試験を行うＤＱシフトテストモードの機能が搭載されている。
そのため、ウェハテスト用のプローブカードは、８Ｉ／Ｏピンをコモン接続とし、全てのＩ／Ｏのボンディングパッドにプローブを立てる必要がある。このため、プローブカードの設計時において、プローブの本数が制限される問題が発生する。
【０００５】
しかしながら、Ｉ／Ｏ数及びチップ数増加において、プローブの本数制限が発生する問題に対応し、複数ある出力端子、例えばデータの入出力に対応した入出力を３２Ｉ／Ｏ有する半導体記憶装置をテストする際、データの入出力のテストを４Ｉ／Ｏの少数ピンにて行う試験とすることが考えられる。
この結果、プローブカードのプローブを効率的に使用して、多くのウェハ上のチップのテストを行うことができ、ウェハテストのＴＡＴ（Turn Around Time）を短縮することができる。
【０００６】
一方、４Ｉ／Ｏのみ選択してプローブを立てて試験を行うと、３２Ｉ／Ｏの場合に残りの２８Ｉ／Ｏが試験しないこととなり、全てのＩ／Ｏの品質保証を行うことができない。
そこで、複数のＩ／Ｏをブロック構成として、書き込み時にグループを構成するＩ／Ｏのうち、いずれか一つのＩ／Ｏにデータを入力することにより、グループのＩ／Ｏ全てにデータを入力させる構成とし、プローブ数を大幅に削減することができる構成がある（例えば、特許文献１参照）。
【特許文献１】特開２００３−１５１２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
すなわち、特許文献１の場合、上述したＤＱシフトテストモード時、図１１のタイミングチャートに示すように、データの書き込みを行う場合、同時に全Ｉ／Ｏに対して書き込み動作を行うことにより、通常動作と同様に処理が行われる。
しかしながら、図１２のタイミングチャートに示すように、データの読み出しを行う場合、各Ｉ／Ｏ用のＦＩＦＯ回路に対して、それぞれの活性化及び非活性化を制御するテストモード信号ＴＤＱj〜ＴＤＱj＋7が入力されている。
このテストモード信号により、読み出されたデータが競合して衝突しないように、１本のプローブに対して共通に接続されている８つのＦＩＦＯのうち１つを活性化、他を非活性化し、それぞれのＩ／Ｏ端子に対応したメモリのデータのて読み出し処理を順次行っている。
【０００８】
このため、特許文献１に示す半導体装置にあっては、書き込みの際には、上述したように、通常動作と同様な処理により行われるため、特別な回路を必要としないが、一方、読み出しの際には、各ブロックのＩ／Ｏに対応するデータが、それぞれ比較された組み合わせ結果が出力されるため、いずれのＩ／Ｏに対応したデータが不良であるか否かの判定が行えないという問題がある。
また、引用文献１に示す半導体装置にあっては、各ブロックのデータの組み合わせ結果のデータを、ブロック内のいずれか１つのＩ／Ｏから出力する構成となっているため、そのＩ／Ｏを通常動作及びテストモードに切り替える回路が必要となり、通常動作における出力されるデータのディレイ時間にＩ／Ｏ毎に差が生じるという欠点がある。
【０００９】
本発明は、このような事情に鑑みてなされたもので、いずれのＩ／Ｏに対応したデータが不良であるかを明確にし、かつ全てのＩ／Ｏ間における通常動作でのデータの読み出しタイミングのディレイ差を減少させる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置は、データを記憶するメモリセルと、前記メモリセルに記憶させるデータが入力されるデータ入力部と、前記メモリセルに記憶されたデータを出力するデータ出力部と、を備え、前記データ入力部が、前記メモリセルに記憶させるためのデータの試験モードにおける入力時において、ブロック化された複数のＩ／Ｏ端子のいずれか一つの代表Ｉ／Ｏ端子に入力された信号をそれら複数のＩ／Ｏ端子全てに入力する分岐回路を備え、前記データ出力部が、前記試験モードにおける出力時において、前記ブロック化された前記複数のＩ／Ｏ端子に対応したメモリから読み出された各データのうちいずれか一つのデータを、制御回路からの試験データストローブ出力選択用の試験モード信号に基づいて選択し、前記代表Ｉ／Ｏ端子から出力する該代表Ｉ／Ｏ端子に設けられた選択回路と、前記代表Ｉ／Ｏ端子以外のＩ／Ｏ端子と該Ｉ／Ｏ端子に対応する各データ線との間に設けられたダミー回路とを有することを特徴とする。
【００１１】
本発明の半導体記憶装置は、前記ダミー回路が、前記選択回路と同様なディレイ時間に対応する素子を有することを特徴とする。
【００１２】
本発明の半導体記憶装置は、前記データ出力部が、外部から入力されるＣＬＫ信号に同期して前記メモリセルから出力されたデータを保持する前記Ｉ／Ｏ端子毎に設けられたデータ保持部をさらに有し、前記選択回路及び前記ダミー回路が前記データ保持部の前段に設けられていることを特徴とする。
本発明の半導体記憶装置は、前記ダミー回路側に備えられる前記データ保持部は、前記試験モード時以外に動作する、ことを特徴とする。
本発明の半導体記憶装置は、前記選択回路は、出力がワイヤードオアされたそれぞれのドライバと、該出力ドライバの入力が前記各データ線にいずれか一つに接続され、前記出力ドライバの電源が前記試験モードの信号により制御される、ことを特徴とする。
本発明の半導体記憶装置は、第１と第２の外部データ出力端子と、それぞれの前記外部データ出力端子に対応し、それぞれのメモリセルから読み出したデータを出力する第１と第２のデータ線と、それぞれの前記データ線を、制御回路からの試験データストローブ出力選択用の試験モード信号によって選択的に切り替え、前記第１の外部データ出力端子へ接続する選択回路と、前記第２のデータ線と前記第２の外部データ出力端子間に、前記選択回路の遅延時間に相当する素子を含むダミー回路を備える、ことを特徴とする。
本発明の半導体記憶装置は、前記選択回路を含む第１のデータ出力部と、前記ダミー回路を含む第２のデータ出力部には、外部から入力されるＣＬＫ信号に同期して前記メモリセルから出力されたデータを保持するデータ保持部をそれぞれ更に有する、ことを特徴とする。
本発明の半導体記憶装置は、前記第２のデータ出力部のデータ保持部は、前記ダミー回路と前記外部データ出力端子との間に配置される、ことを特徴とする。
本発明の半導体記憶装置は、前記第２のデータ出力部のデータ保持部は、試験モード時以外に動作する、ことを特徴とする。
本発明の半導体記憶装置の制御方法は、第１と第２のメモリセルに記憶されたデータを、それぞれ第１と第２のデータ線へ読み出し、試験データストローブ出力選択用の試験モード信号の活性に対応して、前記第１と第２のデータのうちいずれか一つを選択手段により選択し、ここで該試験モード信号は制御回路からものであり、前記選択したデータを第１の外部データ出力端子へ出力し、前記試験モード信号の非活性に対応して、前記第１のデータを前記選択手段を介して前記第１の外部データ出力端子へ出力すると共に、前記第２のデータを前記選択手段が有する遅延時間に相当する時間を加えて第２の外部データ出力端子へ出力する、ことを特徴とする。
本発明の半導体記憶装置の制御方法は、前記第２のデータを、外部から入力されるＣＬＫ信号に同期して前記第１の外部データ出力端子または前記第２の外部データ出力端子へ出力する、ことを特徴とする。
本発明の半導体記憶装置の制御方法は、前記第１のデータを、前記いずれか一つを選択した後、外部から入力されるＣＬＫ信号に同期して前記第１の外部データ出力端子へ出力し、前記第２のデータを、前記選択手段が有する遅延時間に相当する時間を加えた後、外部から入力されるＣＬＫ信号に同期して前記第２の外部データ出力端子へ出力する、ことを特徴とする。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、ブロック化されたＩ／Ｏ端子に対応してメモリから読み出されたデータを、選択回路により選択することでそれぞれ独立して、代表Ｉ／Ｏ端子から出力させることができるため、いずれのＩ／Ｏに対応したデータが不良であるかを明確にすることができる。
また、本発明によれば、代表Ｉ／Ｏ端子に設けられた上記選択回路と同様のディレイを有するダミー回路を、ブロック内の代表Ｉ／Ｏ端子以外のＩ／Ｏ端子に設けることにより、通常動作におけるデータの読み出しタイミングにおいて、代表Ｉ／Ｏ端子とこの代表Ｉ／Ｏ端子以外のＩ／Ｏ端子との間のディレイ差を減少させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明は、図８に示す半導体装置と同様に、データを記憶するメモリセルと、メモリセルに記憶させるデータが入力されるデータ入力部と、メモリセルに記憶されたデータを出力するデータ出力部とから構成されている。
しかしながら、本発明におけるデータ入力部は、メモリセルに記憶させるためのデータの試験モードにおける入力時において、ブロック化された複数のＩ／Ｏ端子のいずれか一つの代表Ｉ／Ｏ端子に入力された信号がそれら複数のＩ／Ｏ端子全てに入力する分岐回路を備えている。  
また、本発明におけるデータ出力部は、ブロック化された各Ｉ／Ｏ端子に対応したメモリから読み出された各データを、代表Ｉ／Ｏ端子から選択して出力する、代表Ｉ／Ｏ端子に設けられた選択回路と、代表Ｉ／Ｏ端子以外のＩ／Ｏ端子に設けられたダミー回路とを有した構成となっている。
【００１５】
以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。図１は同実施形態の図８におけるメモリへ書き込むデータを入力するデータ入力回路の構成例を示すブロック図である。
この図において、例えば、メモリ素子に対してデータの入出力を行うＩ／Ｏ端子を３２Ｉ／Ｏとして説明する。
したがって、Ｉ／Ｏ（以下、ＤＱ）端子に対応するＤＱパッドがＤＱj〜ＤＱj+31の３２個有り、それぞれ８Ｉ／Ｏずつの入力を制御するＤＱＳ信号を入出力するＩ／Ｏ端子が４つ、すなわち、ＤＱＳi〜ＤＱＳi+3設けられている。
Ｉ／Ｏ端子のブロックとして、全３２Ｉ／Ｏ端子が、例えば、８の倍数として、ＤＱj〜ＤＱj+7、ＤＱj+8〜ＤＱj+15、ＤＱj+16〜Ｑj+27、ＤＱj+24〜Ｑj+31の８個のＩ／Ｏ端子の４つのグループに分割されている。
【００１６】
上記構成により、テスタのプローブカードからのプローブは、特定のＤＱ端子である代表ＤＱ端子のボンディングパッドＤＱj、ＤＱj+8、ＤＱj+16、ＤＱj+24(例えば、８の倍数)、また、ＤＱＳ信号も共通にＤＱＳiのみ(シングル接続)へ針立てされることになる。
ボンディングパッドＤＱj〜ＤＱj+31各々は、対応する入力初段回路Ｉj〜Ｉj+31へそれぞれ接続されている。
上記入力初段回路Ｉj〜Ｉj+31各々は、対応するボンディングパッドＤＱj〜ＤＱj+31から、それぞれデータ信号ＤＤＱj〜ＤＤＱj+31を入力し、後段のラッチ回路Ｌj〜j+31へそれぞれ出力する。
ここで、入力初段回路Ｉj、Ｉj+8、Ｉj+16、Ｉj+24各々は、分岐回路となっており、それぞれ対応するブロックにおける全てのラッチ回路に対して、それぞれ入力されたデータ信号ＤＤＱj、ＤＤＱj+8、ＤＤＱj+16、ＤＤＱj+24を出力している。
【００１７】
また、代表ＤＱ端子に対応する入力初段回路Ｉj、Ｉj+8、Ｉj+16、Ｉj+24以外の入力初段回路、すなわち初段回路Ｉj+1〜Ｉj+7、Ｉj+9〜Ｉj+15、Ｉj+17〜Ｉj+23、Ｉj+25〜Ｉj+31には、テストモード信号Ｔ４ＤＱが入力される構成となっており、テストモード信号Ｔ４ＤＱが入力されている場合、テストモード状態となり、出力がハイインピーダンスとなり、テストモード信号Ｔ４ＤＱが入力されていない場合、各対応するＤＱ端子から入力されるデータを出力する。
【００１８】
上記ラッチ回路Ｌj〜Ｌj+31おのおのは、それぞれ入力されたデータＤＤＱj〜ＤＤＱj+
31信号を一旦記憶する。
すなわち、データＤＤＱj、ＤＤＱj+8、ＤＤＱj+16、ＤＤＱj+24各々は、プローブ針立てされているボンディングパッドＤＱj、ＤＱj+8、ＤＱj+16、ＤＱj+24から、それぞれ入力初段回路Ｉj〜Ｉj+7、Ｉj+8〜Ｉj+15、Ｉj+16〜Ｉj+23、Ｉj+24〜Ｉj+31へそれぞれ、グループ内にて同一のデータとして入力される。
このため、データＤＤＱjがラッチ回路Ｌjのみでなくラッチ回路Ｌj+1〜Ｌj+7（プローブ針立てしていないボンディングパッドに対応）へ入力され、データＤＤＱj+8がラッチ回路Ｌj+8のみでなくラッチ回路Ｌj+9〜Ｌj+15（プローブ針立てしていないボンディングパッドに対応）へ入力され、ＤＤＱj+16がラッチ回路Ｌj+16のみでなくラッチ回路Ｌj+17〜Ｌj+23（プローブ針立てしていないボンディングパッドに対応）へ入力され、データＤＤＱj+24がラッチ回路Ｌj+24のみでなくラッチ回路Ｌj+25〜Ｌj+31（プローブ針立てしていないボンディングパッドに対応）へ入力される。
【００１９】
上述したラッチ回路Ｌj〜Ｌj+31各々は、後述するＤＱＳ信号により、入力するデータＤＤj〜ＤＤj+31それぞれをラッチする。
また、代表ＤＱ端子に対応するラッチ回路Ｌj、Ｌj+8、Ｌj+16、Ｌj+24以外のラッチ回路、すなわちラッチ回路Ｌj+1〜Ｌj+7、Ｌj+9〜Ｌj+15、Ｌj+17〜Ｌj+23、Ｌj+25〜Ｌj+31には、テストモード信号Ｔ４ＤＱが入力される構成となっており、テストモード信号Ｔ４ＤＱが入力されている場合、テストモード状態となり、それぞれ対応する入力初段回路ではなく、各ブロックの代表ＤＱ端子に対応する入力初段回路の出力が入力される状態となり、一方、テストモード端子Ｔ４ＤＱが入力されない場合、それぞれ対応する入力初段回路の出力が入力される。
【００２０】
また、初段回路Ｉi〜Ｉi+3は、ＤＱＳ信号の初段回路であり、入力されるＤＱＳ信号ＤＤＱＳSi〜ＤＤＱＳi+3において、通常動作の場合にＤＱＳ信号ＤＱＳiがラッチ回路Ｌi〜Ｌi+7へ入力され、ＤＱＳ信号ＤＤＱＳi+1がラッチ回路Ｌj+8〜Ｌj+15へ入力され、ＤＱＳ信号ＤＤＱＳi+2がラッチ回路Ｌj+16〜Ｌj+23へ入力され、ＤＱＳ信号ＤＤＱＳi+3がラッチ回路Ｌj+24〜Ｌj+31へと、８ＤＱ端子単位にてそれぞれ入力されるが、テストモード動作の場合にＤＱＳ信号ＤＤＱＳiのみが、全てのラッチ回路Ｌj〜Ｌj+31へ入力される構成となっている。
【００２１】
ここで、プローブ針立てしないＤＱ端子及びＤＱＳ端子の各入力初段Ｉj+1〜Ｉj+7、Ｉj+9〜Ｉj+15、Ｉj+17〜Ｉj+23、Ｉj+25〜Ｉj+31、Ｉi+1〜Ｉi+3、及びラッチ回路へテストモード信号Ｔ４ＤＱが入力されている。
また、全てのラッチ回路Ｌj〜Ｌj+31には、図示しないがクロック信号ＣＬＫが入力され、ラッチ回路Ｌj〜Ｌj+31から、クロック信号ＣＬＫのRise用のライトバス（Write Bus）信号ＷＢＳＲj〜ＷＢＳＲj+31と、クロック信号ＣＬＫのFall用のライトバス信号ＷＢＳＦj〜ＷＢＳＦj+31がそれぞれ出力され、メモリセルへデータを書き込むセンスアンプに接続されている。図１においては、ライトバス信号ＷＢＳＲj〜ＷＢＳＲj+31、及びライトバス信号ＷＢＳＦj〜ＷＢＳＦj+31をまとめて、ライトバス信号ＷＢＳj〜ＷＢＳj+31として記述している。
【００２２】
図２は同実施形態の図８におけるメモリから読み出したデータを出力するデータ出力回路の構成例を示すブロック図である。
メモリセルからセンスアンプを介して入力されるリードバス（Read Bus）信号ＲＢＳj〜ＲＢＳj+31を４等分し、すなわち８データずつの４つのブロックに分解し、それぞれのブロック単位のリードバス信号を、セレクタ回路Ｓm〜m+3へ入力させる。
すなわち、リードバス信号ＲＢＳj〜ＲＢＳj+7がセレクタ回路Ｓmへ入力され、リードバス信号ＲＢＳj+8〜ＲＢＳj+15がセレクタ回路Ｓm+1へ入力され、リードバス信号ＲＢＳj+16〜ＲＢＳj+23がセレクタ回路Ｓm+2へ入力され、リードバス信号ＲＢＳj+24〜ＲＢＳj+31がセレクタ回路Ｓm+3へ入力されている。
【００２３】
また、セレクタ回路Ｓm〜Ｓm+3各々は、図示しない制御回路から試験ＤＱ出力選択用のテストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2がそれぞれ入力される。
ここで、セレクタ回路Ｓm〜Ｓm+3各々は、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2によりそれぞれ８本のリードバス信号のいずれかを、次段のＦＩＦＯ回路Ｆi、Ｆi+8、Ｆi+16、Ｆi+24へそれぞれ出力する。
ＦＩＦＯ回路Ｆi〜Ｆi+31各々は、リードバス信号ＲＢＳj〜ＲＢＳj+31それぞれを、時系列に順番に記憶させるファーストイン−ファーストアウトのメモリである。
【００２４】
針立てされていない、すなわち代表ＤＱ端子以外のＤＱ端子に対応するリードバス信号は、ディレイ調整のための段数合わせを行うダミー回路ＤＭへもそれぞれ入力されている。
すなわち、ダミー回路ＤＭj+1〜ＤＭj+7各々にはリードバス信号ＲＢＳj+1〜ＲＢＳj+7それぞれが入力され、ダミー回路ＤＭj+9〜ＤＭj+15各々にはリードバス信号ＲＢＳj+9〜ＲＢＳj+15それぞれが入力され、ダミー回路ＤＭj+17〜ＤＭj+23おのおのにはリードバス信号ＲＢＳj+17〜ＲＢＳj+23それぞれが入力され、ダミー回路ＤＭj+25〜ＤＭj+31各々にはリードバス信号ＲＢＳj+25〜ＲＢＳj+31それぞれが入力されている。
【００２５】
セレクタ回路Ｓm、及びダミー回路ＤＭj+1〜ＤＭj+7、セレクタ回路Ｓm+1、ＤＭj+9〜ＤＭj+15、セレクタ回路Ｓm+2、ＤＭj+17〜ＤＭj+23、セレクタ回路Ｓm+3、ＤＭj+25〜ＤＭj+31各々から出力されるリードバス信号ＲＢＳj〜ＲＢＳj+31各々は、それぞれのＦＩＦＯ回路Ｆj〜Ｆj+31へ入力される。
ここで、すでに述べたダミー回路は、このセレクタ回路と同様なディレイ時間を有するよう、内部の論理回路が構成されている。
ＦＩＦＯ回路Ｆj〜Ｆj+31各々の後段には、それぞれ出力段回路Ｏj〜Ｏj+31が設けられており、出力である出力信号ＯＵＴj〜ＯＵＴj+31各々が上記出力段回路Ｏj〜Ｏj+31それぞれへ出力される。
【００２６】
また、出力段回路Ｏj〜Ｏj+31各々の後段には、それぞれＤＱ端子のボンディングパッドが設けられている。
代表ＤＱ端子に対応していない出力段回路、すなわち出力段回路Ｏj+1〜Ｏj+7、Ｏj+9〜Ｏj+15、Ｏj+17〜Ｏj+23、Ｏj+25〜Ｏj+31は、テストモード信号Ｔ４ＤＱが入力されている場合、テストモード状態となり出力端子をハイインピーダンス状態とし、テストモード信号が入力されていない場合、通常動作状態とし、それぞれ対応するＦＩＦＯ回路Ｆ+1〜Ｆj+7、Ｆj+9〜Ｆj+15、Ｆj+17〜Ｆj+23、Ｆj+25〜Ｆj+31から出力されるＯＵＴ信号を出力する。
【００２７】
テストモード信号Ｔ４ＤＱが入力されていない通常動作の読み出し時において、上述した構成により、ＦＩＦＯ回路Ｆj〜Ｆj+31各々からの出力信号ＯＵＴj〜ＯＵＴj+31がそれぞれ出力段Ｏj〜Ｏj+31へ入力され、出力段Ｏj〜Ｏj+31から出力されるデータ信号ＤＱj〜ＤＱj+31がそれぞれ対応するＤＱ端子のボンディングパッドへ出力される。
ここで、セレクタ回路Ｓm、Ｓm+1、Ｓm+2は、それぞれリードバス信号ＲＢＳj〜ＲＢＳj+7、ＲＢＳj+8〜ＲＢＳj+15、ＲＢＳj+16〜ＲＢＳj+23、ＲＢＳj+24〜ＲＢＳj+31が入力されているが、テストモード信号Ｔ４ＤＱが入力されていない場合、それぞれリードバス信号ＲＢＳj、ＲＢＳj+8、ＲＢＳj+16、ＲＢＳj+24のみを出力する。
【００２８】
一方、テストモード信号Ｔ４ＤＱが入力されているテストモードの読み出しにおいて、セレクタ回路Ｓmは、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2の組合せ（すなわち、各テストモード信号の「Ｈ」レベル及び「Ｌ」レベルの組合せ）により、ＦＩＦＯ回路Ｆiに対して、リードバス信号ＲＢＳj〜ＲＢＳj+7のいずれかを選択して出力する。ここで、例えば、セレクタ回路Ｓmは、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2が、｛０，０，０｝から｛１，１，１｝に順番にインクリメントされて入力されることにより、このインクリメントに同期して時系列に順番に、リードバス信号ＲＢＳj〜ＲＢＳj+7を一つずつ選択して出力する。
同様に、セレクタ回路Ｓm+1、Ｓm+2、Ｓm+3各々は、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2の組合せにより、ＦＩＦＯ回路Ｆi+8、Ｆi+16、Ｆi+24それぞれに対して、対応するリードバス信号ＲＢＳj+8〜ＲＢＳj+15、ＲＢＳj+16〜ＲＢＳj+23、ＲＢＳj+24〜ＲＢＳj+31のブロックにおけるいずれか１つのリードバス信号を選択して出力する。
【００２９】
また、ＦＩＦＯ回路Ｆj+1〜Ｆj+7、Ｆj+9〜Ｆj+15、Ｆj+17〜Ｆj+23、Ｆj+25〜Ｆj+31は、代表ＤＱ端子でないＤＱ端子に対応したＦＩＦＯ回路であり、テストモード信号Ｔ４ＤＱが入力されていない場合、通常動作として、ダミー回路ＤＭj+1〜ＤＭj+7、ＤＭj+9〜ＤＭj+15、ＤＭj+17〜ＤＭj+23、ＤＭj+25〜ＤＭj+31から入力されるリードバス信号それぞれのファーストイン及びファーストアウトの入出力動作を行い、テストモード信号Ｔ４ＤＱが入力されている場合、テストモード状態にあるとして動作せず、出力信号として「Ｌ」レベルを出力する。
上述したように、テストモードの状態において、メモリから読み出されたデータは、ＤＱ端子のブロック毎に設けられた代表ＤＱ端子から出力されるよう、各ブロックの選択回路Ｓに入力され、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2の組合せにより、代表ＤＱ端子から出力される。
【００３０】
次に、図２におけるセレクタ回路Ｓmの構成を図３を参照して説明する。図３は本実施形態におけるセレクタ回路Ｓmの構成例を示す回路図である。他のセレクタ回路Ｓm+1、Ｓm+2及びＳm+3も、この図３のセレクタ回路Ｓmと同様の構成である。
セレクタ回路Ｓmは、例えば、インバータ１〜１８、ノア回路１９〜２２、ナンド回路２３及びスイッチドインバータ２４〜２７から構成されている。
スイッチドインバータ２４は、ナンド回路２３の出力が「Ｈ」レベルの場合、インバータ３の出力に応じた信号レベルを出力端子から出力し、ナンド回路２３の出力が「Ｌ」レベルの場合、出力端子がハイインピーダンスとなる。
また、スイッチドインバータ２５、２６、２７各々は、それぞれノア回路２０、２１、２２の出力が「Ｈ」レベルの場合、インバータ８、１２、１８の出力に応じた信号レベルを出力端子からそれぞれ出力し（導通状態）、ノア回路２０、２１、２２の出力が「Ｌ」レベルの場合、出力端子がハイインピーダンスとなる。
【００３１】
テストモード信号Ｔ４ＤＱが入力されている場合、すなわち「Ｈ」レベルである場合、図４の真理値表に示すように、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2に対応して、リードバス信号ＲＢＳj〜ＲＢＳj+7のいずれか１本を選択して、選択された信号を出力する。
一方、テストモード信号Ｔ４ＤＱが入力されていない場合、すなわち「Ｌ」レベルである場合、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2の信号レベルに関係なく、スイッチドインバータ２４が導通状態となり、スイッチドインバータ２５〜２７の出力端子がハイインピーダンスとなり、リードバス信号ＲＢＳjの信号レベルのみが出力されることとなる。
【００３２】
他のセレクタ回路Ｓm+1、Ｓm+2、Ｓm+3も、上述したセレクタ回路Ｓmと同様に、テストモード信号Ｔ４ＤＱの入力の有無（すなわち、テストモード状態あるいは通常動作状態）により、テストモード状態の場合、リードバス信号ＲＢＳj+8〜ＲＢＳj+15、ＲＢＳj+16〜ＲＢＳj+23、ＲＢＳj+24〜ＲＢＳj+31のそれぞれ８本から、データモード信号Ｔ４ＤＱi〜Ｔ４ＤＱi+2のレベルの組合せにより１本を選択し、一方、通常動作状態の場合、それぞれリードバス信号ＲＢＳj+8、ＲＢＳj+16、ＲＢＳj+24の信号レベルのみを出力させる。
【００３３】
次に、図２におけるダミー回路ＤＭj+1の構成を図５を参照して説明する。図５は本実施形態におけるダミー回路ＤＭj+1の構成例を示す回路図である。他のダミー回路ＤＭj+2〜ＤＭj+9〜ＤＭj+15、ＤＭj+17〜ＤＭj+23、ＤＭj+25〜ＤＭj+31も、この図５のダミー回路ＤＭj+1と同様の構成である。
このダミー回路ＤＭj+1〜ＤＭj+9〜ＤＭj+15、ＤＭj+17〜ＤＭj+23、ＤＭj+25〜ＤＭj+31は、代表ＤＱ端子に対応して設けられたセレクタ回路Ｓm、Ｓm+1、Ｓm+2、Ｓm+3に対する論理回路の段数を合わせるため、すなわち通常動作状態におけるデータの出力におけるディレィを調整するために設けられている。
ダミー回路ＤＭj+1は、図３におけるインバータ１〜１７及びスイッチドインバータ２４〜２７と遅延時間が同等なインバータ３０及びスイッチドインバータ３１とが直列に接続されて形成されている。
【００３４】
次に、図１及び図６を用いて、本実施形態におけるテストモード状態におけるデータの書き込み処理について説明する。図６は、テストモード状態におけるデータの書き込み処理の動作例を説明するタイミングチャートである。以下、ボンディングパッドＤＱj〜ＤＱj+7のＤＱ端子のブロックについて説明するが、他のボンディングパッドＤＱj+8〜ＤＱj+15、ボンディングパッドＤＱj+16〜ＤＱj+23、ボンディングパッドＤＱj+24〜ＤＱj+31のＤＱ端子のブロックも同様である。
テストモード状態において、書き込み処理のコマンド（Write）が入力されると、ＤＱ外部から代表ＤＱ端子に対応したボンディングパッドＤＱjに入力されるデータが、入力初段回路Ｉjから、ラッチ回路ｊと、そのブロックの他のＤＱ端子に対応したラッチ回路Ｌj+1〜Ｌj+7に対してデータＤＤＱjとして出力される。
そして、ラッチ回路Ｌj〜Ｌj+7それぞれからワードバス信号ＷＢＳＲj〜ＷＢＳＲj+7として、メモリに書き込むためにセンスアンプに入力される。
【００３５】
次に、図２び図７を用いて、本実施形態におけるテストモード状態におけるデータの読み出し処理について説明する。図７は、テストモード状態におけるデータの読み出し処理の動作例を説明するタイミングチャートである。以下、ボンディングパッドＤＱj〜ＤＱj+7のＤＱ端子のブロックについて説明するが、他のボンディングパッドＤＱj+8〜ＤＱj+15、ボンディングパッドＤＱj+16〜ＤＱj+23、ボンディングパッドＤＱj+24〜ＤＱj+31のＤＱ端子のブロックも同様である。以下、テストモード信号Ｔ４ＤＱが入力され、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2が全て「Ｌ」レベルの組合せの状態を説明する。
【００３６】
テストモード状態において、読み出し処理のコマンド（Read）が入力されると、リードバス信号ＲＢＳj〜ＲＢＳj+7が、センスアンプからセレクタ回路Ｓmへ出力される。
このとき、セレクタ回路Ｓmは、テストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2が全て「Ｌ」レベルにて入力されているため、リードバス信号ＲＢＳjを選択して、リードデータ信号ＤＳjをＦＩＦＯ回路Ｆjへ出力する。
他のＦＩＦＯ回路Ｆj+1〜Ｆj+7に対して、ダミー回路ＤＭj+1〜ＤＭj+7に対して、リードバス信号ＲＢＳj+1〜ＲＢＳj+7がそれぞれ入力されるが、テストモード信号Ｔ４ＤＱが入力されているため、ＦＩＦＯ回路Ｆj+1〜Ｆj+7各々は、出力信号ＯＵＴj+1〜ＯＵＴj+7それぞれを「Ｌ」レベルのままとする。
ＦＩＦＯ回路Ｆjは、入力されるリードバス信号ＲＤＳjを、ファーストイン／ファーストアウト処理を行い、外部から入力されるＣＬＫ信号に同期して、順次、出力信号ＯＵＴjとして、出力段回路Ｏjへ出力する。
【００３７】
そして、読み出し処理のコマンドが入力された２ＣＬＫ後に、代表ＤＱ端子からボンディングパッドＤＱjに、出力信号ＯＵＴjが出力される。
代表ＤＱ端子以外の他のＤＱ端子に対応する出力段回路Ｏj+1〜Ｏj+7は、テストモード信号Ｔ４ＤＱが入力されているため、ハイインピーダンス状態となっている。
また、ＤＱＳ信号についても同様に、テストモード信号Ｔ４ＤＱによりＤＱＳiのみ出力され、他のＤＱＳi+1〜ＤＱＳi+3は、ハイインピーダンス出力となる。
また、他のＤＱ端子のブロックに対応した各回路において、ボンディングパッドＤＱj+8〜ＤＱj+15、ＤＱj+16〜ＤＱj+23、ＤＱj+24〜ＤＱj+31と、ＤＱＳi+1、ＤＱＳi+2、ＤＱＳi+3それぞれについても、テストモード信号Ｔ４ＤＱ及びＴ４ＤＱk〜Ｔ４ＤＱk+2の組合せにより、同様に動作する。
【００３８】
上述した動作において、本実施形態のセレクタ回路Ｓm（また、Ｓm+1〜Ｓm+3）の動作は、図４に示す真理値表に記載されているテストモード信号Ｔ４ＤＱk〜Ｔ４ＤＱk+2の「Ｈ」レベル／「Ｌ」レベルそれぞれの組合せに従い、センスアンプから入力されている各ブロック毎のリードバス信号ＲＢＳj〜ＲＢＳj+7（また、ＲＢＳj+8〜ＲＢＳj+15、ＲＢＳj+16〜ＲＢＳj+23、ＲＢＳj+24〜ＲＢＳj+31)のいずれかを、一つ選択して、代表ＤＱ端子に対応したボンディングパッドＤＱj（また、ＤＱj+8、ＤＱj+16、ＤＱj+24)に対して、出力段回路Ｏj（また、Ｏj+8、Ｏj+16、Ｏj+24）へ出力する。
テストモード信号Ｔ４ＤＱが「Ｌ」レベルの非活性時（通常動作時）において、セレクタ回路Ｓm（またＳm+1〜Ｓm+3）は、リードバス信号ＲＢＳj（また、ＲＢＳj+8、ＲＢＳj+16、ＲＢＳj+24)のみ選択する状態となり、テストモード時以外使用される。
【００３９】
また、通常動作時において、リードバス信号ＲＤＳj、ＲＤＳj+8、ＲＤＳj+16、ＲＤＳj+24が通過する経路（パス）のみ、セレクタ回路Ｓm（また、Ｓm+1〜Ｓm+3）にて２段の論理回路が必要となる。
しかしながら、通常動作時において、リードバス信号ＲＤＳj、ＲＤＳj+8、ＲＤＳj+16、ＥＤＳj+24だけでなく、リードバス信号ＲＤＳj+1〜ＲＤＳj+7、ＲＤＳj+9〜ＲＤＳj+15、ＲＤＳj+17〜ＲＤＳj+23、ＲＤＳj+25〜ＲＤＳj+31信号全て使用するため、セレクタ回路Ｓmを通過するリードバス信号と、通過しないリードバス信号とで、論理回路の段数の違いによりディレイの違いが生じる。
そのままだと、データ出力速度に、ＤＱ端子間にてディレイ差が発生してしまうため、そのディレイ差を無くす目的で、図５に示すように、通常動作時においてセレクタ回路Ｓm〜Ｓm+3を通過しない経路にも、セレクタ回路Ｓm〜Ｓm+3にて、それぞれリードバス信号ＲＤＳj、ＲＤＳj+8、ＲＤＳj+16、ＲＤＳj+24が通過するパスへも論理段数を設け、代表ＤＱ端子と、それ以外のＤＱ端子との間にて、それぞれのリードバス信号のスキューを合わせている。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態によるメモリに記憶させるデータを入力するデータ入力回路の構成例を示すブロック図である。
【図２】本発明の一実施形態によるメモリに記憶させたデータを出力するのデータ出力回路の構成例を示すブロック図である。
【図３】図２のセレクタ回路Ｓm（また、セレクタ回路Ｓm+1〜Ｓm+3）の構成例を示す回路図である。
【図４】図３のセレクタ回路Sm（また、セレクタ回路Ｓm+1〜Ｓm+3）の動作を説明する真理値表である。
【図５】図２のダミー回路ＤＭj+1（また、ダミー回路ＤＭj+2〜ＤＭj+7、ＤＭj+9〜ＤＭj+15、ＤＭj+17〜ＤＭj+23、ＤＭj+25〜ＤＭj+31）の構成例を示す回路図である。
【図６】図１の入力回路におけるデータの入力動作例を説明するタイミングチャートである。
【図７】図２の出力回路におけるデータの出力動作例を説明するタイミングチャートである。
【図８】一般的な半導体記憶装置の構成例を示すブロック図である。
【図９】従来例におけるデータ入力回路の構成を示すブロック図である。
【図１０】従来例におけるデータ出力回路の構成を示すブロック図である。
【図１１】従来例におけるデータ入力回路の動作を示すタイミングチャートである。
【図１２】従来例におけるデータ出力回路の動作を示すタイミングチャートである。
【符号の説明】
【００４１】
１、２，３，４，５，６，７，８，９，１０…インバータ
１１、１２，１３，１４１５、１６，１７，１８、３０…インバータ
１９，２０，２１，２２…ノア回路
２３…アンド回路
２４，２５，２６，２７，３１…スイッチドインバータ
ＤＭj+1，ＤＭj+7，ＤＭj+25，ＤＭj+31…ダミー回路
ＤＱj，ＤＱj+1，ＤＱj+7，ＤＱj+31，ＤＱＳi…ボンディングパッド
Ｆj，Ｆj+1，Ｆj+7，Ｆj+31，Ｆi…ＦＩＦＯ回路
Ｉj，Ｉj+1，Ｉj+7，Ｉj+31，Ｉi…入力段回路
Ｌj，Ｌj+1，Ｌj+7，Ｌj+31…ラッチ回路
Ｏj，Ｏj+1，Ｏj+7，Ｏj+31，Ｏi…出力段回路
Ｓm，Ｓm+1，Ｓm+2，Ｓm+3…セレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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