(57)【特許請求の範囲】
【請求項１】
受動光ネットワーク（ＰＯＮ）においてデータエラー報告を実現する方法において、
フォワードエラー訂正（ＦＥＣ）コードワードのＦＥＣデコーディングの失敗の後にエラーデータを取得する過程を含み、前記エラーデータはＦＥＣデコーディング前のＦＥＣコードワードのデータ部であり、前記データ部は複数のブロックを含み、前記複数のブロックのそれぞれは同期キャラクタおよびデータ情報を含み、
デコーディングが失敗したエラーデータのうちの少なくとも１つのデータブロックの同期キャラクタを第１のキャラクタに設定する過程と、
前記第１のキャラクタを含むデータブロックに対してラインデコーディングを実行し、デコードされたデータを出力する過程とをさらに含み、
前記第１のキャラクタは制御情報を含むデータブロックの同期キャラクタであり、前記第１のキャラクタを含むデータブロックは採用されたラインコーディングの予め規定されたルールにしたがわない、データエラー報告を実現する方法。
【請求項２】
受信したデータに対してフォワードエラー訂正デコーディングを実行し、そしてエラーデータを取得する過程をさらに含む請求項１記載のデータエラー報告を実現する方法。
【請求項３】
ラインデコーディングの前に、前記同期キャラクタを除いてデータブロックをデスクランブルする過程をさらに含む請求項１記載のデータエラー報告を実現する方法。
【請求項４】
前記第１のキャラクタを含むデータブロックに対してラインデコーディングを実行し、デコードされたデータを出力する過程は、
前記エラーデータのうちの一部またはすべてのデータブロックが採用されたラインコーディングの予め規定されたルールにしたがわないことを知った後に、前記一部またはすべてのデータブロックのデスクランブルされたデータを置換し、前記置換されたデータを出力する過程を含む請求項１記載のデータエラー報告を実現する方法。
【請求項５】
受動光ネットワーク（ＰＯＮ）においてデータエラー報告を実現するためのデバイスにおいて、
フォワードエラー訂正（ＦＥＣ）コードワードのＦＥＣデコーディングの失敗の後にエラーデータを取得し、前記エラーデータの一部または全部のブロックの同期キャラクタを第１のキャラクタに設定するように構成された第１のキャラクタ設定モジュールを具備し、前記エラーデータはＦＥＣデコーディング前のＦＥＣコードワードのデータ部であり、前記データ部は複数のブロックを含み、前記複数のブロックのそれぞれは同期キャラクタおよびデータ情報を含み、
前記第１のキャラクタを含むデータブロックに対してラインデコーディングを実行し、デコードされたデータを出力するように構成されたラインデコーディングモジュールをさらに具備し、
前記第１のキャラクタは制御情報を含むデータブロックの同期キャラクタであり、前記第１のキャラクタを含むデータブロックは採用されたラインコーディングの予め規定されたルールにしたがわない、データエラー報告を実現するためのデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信ネットワークに関し、特に、データエラー報告を実現するための方法およびデバイスに関する。
【背景技術】
【０００２】
受動光ネットワーク（ＰＯＮ）は、ポイントツーマルチポイントの光ファイバアクセス技術であり、容易な保守や、広い帯域幅や、低コストのような利点を有する。ＰＯＮは、音声や、データや、ビデオのような複数のサービスにアクセスするための理想的な物理プラットフォームである。ＰＯＮは、光ライン終端装置（ＯＬＴ）と、光ネットワークユニット（ＯＮＵ）と、光配信ネットワーク（ＯＤＮ）とを含む。ＯＤＮは受動光スプリッタ／カップラを含んでいることから、ＰＯＮは、増幅および中継機能を有する要素を必要としない。
【０００３】
イーサネット（登録商標）受動光ネットワーク（ＥＰＯＮ）は、成熟し、かつ経済的な技術によりイーサネットプロトコルを利用するＰＯＮ技術であり、容易な保守や、低コストや、広帯域伝送や、より良い性能価格比のような利点を有する。イーサネットプロトコルにおいて、ＥＰＯＮに対応する８０２．３イーサネットデータフレームの構造を図１中で図示する。各８０２．３イーサネットデータフレームの終端において、すなわち、拡張部の前に、４バイトの巡回冗長チェック（ＣＲＣ）がある。受信機は、ＣＲＣの結果にしたがって、いくつかのエラーを検出できる。
【０００４】
システムのアンチジャミング能力であるＢＥＲ性能を改善し、システムの電源バジェットを増加させるために、現在、電気電子技術者協会（ＩＥＥＥ）により制定されている１０ＧのＥＰＯＮシステムは、フォワードエラー制御（ＦＥＣ）コーディング技術を用いている。ＦＥＣ技術の基本動作は、パリティチェック部とデータ部との間の予め規定されたルールにしたがって、伝送イーサネットデータ部の終端に対してパリティチェックビットを付加することである。送信機からイーサネットフレームを受信すると、受信機は、予め規定されたルールにしたがって、ＦＥＣコードワードの、イーサネットデータ部とパリティチェック部との間の関係を検証する。関係が誤っていることを見つけた場合、すなわち、ＦＥＣデコーディングが失敗した場合、受信機は、イーサネットフレームの伝送中にエラーが発生していることを決定し、エラーを報告する。
【０００５】
上記のＦＥＣコーディング技術に加えて、別のコーディング技術である、ラインコーディングがＥＰＯＮシステムの物理層で用いられている。ラインコーディングの基本動作は、オリジナルの入力データが、受信機により受信可能なフォーマットのデータに変換されることである。一方、ラインコーディングは、クロック回復回路に提供できる遷移が十分あることを保証しなければならない。エンコーダはまた、データをワードに位置合せする方法を提供し、ラインコード化されたシーケンスは、良い直流バランスを維持できる。現在、ＩＥＥＥ８０２．３ａｖワークグループにより制定されている１０ＧのＥＰＯＮシステムにおいて、６４ｂ／６６ｂおよび６４ｂ／６５ｂのような、より高いコーディングレートを有するラインコーディングメカニズムが用いられている。これらの２つのラインコーディングメカニズムはスクランブラを利用し、２つのラインコーディングメカニズムの同期キャラクタおよび制御キャラクタは、スクランブラをバイパスする。すなわち、同期キャラクタは変化しない。６４Ｂ／６６Ｂコーディングメカニズムにしたがって、２ビットの同期キャラクタ（同期ヘッダ）が６４ビットの情報のベースに付加される。２ビットの同期キャラクタは、２つの値“０１”および“１０”だけを有する。同期キャラクタ“０１”は、６４ビットの情報のすべてがデータ情報であることを示し、同期キャラクタ“１０”は、６４ビットの情報がデータ情報と制御情報とを含んでいることを示す。同期キャラクタ“００”または“１１”は、伝送中にエラーが発生していることを示す。同期キャラクタの使用により、６６ビットの間隔で、少なくとも１つの遷移があることが保証され、それにより、ブロック同期が容易になる。６４ビットの情報は、自動同期スクランブルメカニズムによりスクランブルされ、クロック回復を容易にするために、自動同期スクランブルメカニズムは、伝送されるデータに対して十分な遷移があることを最大限保証できる。６４Ｂ／６６Ｂコーディングメカニズムとは異なり、６４Ｂ／６５Ｂコーディングは、１ビットのデータ／制御キャラクタを利用する。データ／制御キャラクタ“０”は、６４ビットすべてがデータ情報であることを示す。データ／制御キャラクタ“１”は、６４ビットの情報がデータ情報と制御情報とを含んでいることを示す。
【０００６】
ＣＲＣ検証による媒体アクセス制御（ＭＡＣ）層における既知のエラーの検出に対して、１バイトの長さを有する制御キャラクタ／Ｅ／が、ＩＥＥＥ８０２．３ １０Ｇシステムの規格において使用されている。制御キャラクタ／Ｅ／は、エラーを示す。
【０００７】
開放型システム間相互接続参照モデルと、ＩＥＥＥ８０２．３ １０Ｇビットローカルエリアネットワークモデルとの間の対応関係の概略図を図２中で説明する。現在、ＩＥＥＥ８０２．３ａｖワークグループにより制定されている１０ＧのＥＰＯＮシステムがこのモデルを利用し、このモデルの物理層における伝送レートは、１０Ｇｂｐｓに達する。
【０００８】
図２中で図示したように、調停副層（ＲＳ）により１０ギガビット媒体非依存インターフェース（ＸＧＭＩＩ）から受け取ったデータが制御キャラクタ／Ｅ／を含んでいる場合、それは、／Ｅ／が位置している受信データにエラーが発生していることを示す。データがＭＡＣ層に到着した後、８０２．３イーサネットデータフレームのＣＲＣチェックによりＲＳがエラーを検出できることを保証するために、ＲＳは、受信データを前処理する必要がある。処理方法のうちの１つは、ＣＲＣによりエラーをチェックできるように、データの一部を置換することである。
【０００９】
制御キャラクタ／Ｅ／は、伝送側において挿入し、または受信側において置換してもよい。６４／６６ｂラインコーディング技術のケースにおいて、制御キャラクタ／Ｅ／は一般的に、受信側の６６／６４ｂラインデコーディングモジュールにおいて受信され、処理される。図３中で図示したように、既存のＩＥＥＥ８０２．３ １０Ｇイーサネット規格において、６６／６４ｂラインデコーディングモジュールは、物理コーディング副層（ＰＣＳ）に位置している。
【００１０】
既存のＩＥＥＥ８０２．３ １０Ｇイーサネット規格の物理層において、８０２．３イーサネットデータフレームは、インジケータ／Ｓ／および／Ｔ／により識別される。／Ｓ／はデータフレームの開始を示し、／Ｔ／は、データフレームの終了を示す。受信機のＰＣＳ層における６６／６４ｂラインデコーディングモジュールが、データフレームの開始を示す制御キャラクタ／Ｓ／を受信した後、データフレームの終了を示す制御キャラクタ／Ｔ／を除いた何らかの制御キャラクタを含む、同期ヘッダ“１０”を含むデータブロックを受信する場合、または、受信機のＰＣＳ層における６６／６４ｂラインデコーディングモジュールが、同期ヘッダ“００”または“１１”を有する無効なデータブロックを受信する場合、６６／６４ｂラインデコーディングモジュールは、受信したデータブロックにエラーが発生していることを決定する。このケースにおいて、６６／６４ｂラインデコーディングモジュールは、データブロック中の８バイトのすべてを制御キャラクタ／Ｅ／に置換する。上記の／Ｓ／、／Ｔ／、および／Ｅ／は、それぞれ１バイトの長さを有する。
【００１１】
ＩＥＥＥ８０２．３ａｖワークグループにより制定されている１０ＧのＥＰＯＮシステムの受信機は、６６／６４ｂラインデコーディングモジュール、ＸＧＭＩＩ、およびＲＳだけでなく、そのＰＣＳ層においてＦＥＣコーディング技術を用いている。しかしながら、ＦＥＣデコーディングの失敗後に、ＥＰＯＮシステム中のラインデコーディングモジュールに対してデータエラーをどのように報告するかに関する解決方法はない。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】A.Belogolovy, et al.，Comment #614:   Forward Error Correction for 10GBASE-KR [Proposed Text]，IEEE802.3ap-00/0000r4，２００５年１１月，ＵＲＬ，http://grouper.ieee.org/groups/802/3/ap/public/nov05/ganga_01_1105.pdf
【非特許文献２】IEEE Std 802.3ap-2007，２００７年，ＵＲＬ，http://voiplab.niu.edu.tw/IEEE/802.3/802.3ap-2007.pdf
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の実施形態は、データエラー報告を実現するための方法およびデバイスを提供し、それにより、ＦＥＣデコーディングの失敗後に、ラインデコーディングモジュールに対してどのようにエラーデータを報告するかに関する問題を解決することである。
【課題を解決するための手段】
【００１４】
本発明の実施形態の目的は、以下の技術的解決方法により達成される。
【００１５】
データエラー報告を実現する方法は、
フォワードエラー訂正デコーディングが失敗した場合、デコーディングが失敗したエラーデータのうちの少なくとも１つのデータブロックの同期キャラクタを第１のキャラクタに設定することと、
第１のキャラクタを含むデータブロックに対してラインデコーディングを実行し、デコードされたデータを出力することとを含む。
【００１６】
データエラー報告を実現するためのデバイスは、
ＦＥＣコードワードをデコードし、ＦＥＣデコーディングが失敗した場合、ＦＥＣデコーディングの失敗を検出し、エラーデータのうちの少なくとも１つのデータブロックの同期キャラクタを第１のキャラクタに設定するように適合されている第１のキャラクタ設定モジュールと、
第１のキャラクタを含むデータブロックに対してラインデコーディングを実行し、デコードされたデータを出力するように適合されているラインデコーディングモジュールとを含む。
【００１７】
失敗したＦＥＣデコーディング（ＦＥＣコードワードのデータ部）を検出し、エラーデータのうちの一部またはすべてのデータブロックの同期キャラクタを第１のキャラクタに設定することにより、データブロックに対するエラーの発生は、ラインデコーディングルールおよび第１のキャラクタにしたがって、ラインデコーディングモジュールにより決定できることが、本発明の実施形態の技術的解決方法から理解できる。
【図面の簡単な説明】
【００１８】
【図１】図１は、イーサネットプロトコルにおいてＥＰＯＮに対応する８０２．３イーサネットデータフレームの構造図である。
【図２】図２は、開放型システム間相互接続参照モデルと、ＩＥＥＥ８０２．３ １０Ｇビットローカルエリアネットワークモデルとの間の関係を図示する。
【図３】図３は、ＩＥＥＥ８０２．３ １０Ｇ規格における、受信側での６６／６４ｂラインデコーディングモジュールの位置を図示する。
【図４】図４は、本発明の第１の実施形態にしたがった、１０ＧのＥＰＯＮシステムにおけるＦＥＣコードワードの構造図である。
【図５】図５は、本発明の第１の実施形態にしたがった、１０ＧのＥＰＯＮシステムにおける受信機の構造図である。
【図６】図６は、本発明の第１の実施形態にしたがって、ＦＥＣデコーディングの失敗を検出した後に、１０ＧのＥＰＯＮの受信機においてデータエラー報告を実現するフローチャートである。
【図７】図７は、本発明の第１の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの任意のブロックの同期ヘッダが“００”または“１１”に設定された後の、ＦＥＣコードワードのデータ構造図である。
【図８】図８は、本発明の第１の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの任意の複数のブロックの同期ヘッダが“００”または“１１”に設定された後の、ＦＥＣコードワードのデータ構造図である。
【図９】図９は、本発明の第１の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックの同期ヘッダが“１０”に設定される、ＦＥＣのデータ構造図である。
【図１０】図１０は、本発明の第１の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックの同期ヘッダが“１０”に設定される、ＦＥＣの別のデータ構造図である。
【図１１】図１１は、本発明の第１の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックを含む複数のブロックの同期ヘッダが“１０”に設定された後の、ＦＥＣコードワードのデータ構造図である。
【図１２】図１２は、本発明の第１の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックを含む複数のブロックの同期ヘッダが“１０”に設定された後の、ＦＥＣコードワードの別のデータ構造図である。
【図１３】図１３は、本発明の第２の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの任意のブロックの同期ヘッダが“００”または“１１”に設定されるデータ構造図である。
【図１４】図１４は、本発明の第２の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの任意の複数のブロックの同期ヘッダが“００”または“１１”に設定された後の、ＦＥＣコードワードのデータ構造図である。
【図１５】図１５は、本発明の第２の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックの同期ヘッダが“１０”に設定された後の、ＦＥＣコードワードのデータ構造図である。
【図１６】図１６は、本発明の第２の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックを含む複数のブロックの同期ヘッダが“１０”に設定された後の、ＦＥＣコードワードの別のデータ構造図である。
【図１７】図１７は、本発明の第３の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックの同期ヘッダが“１”に設定された後の、ＦＥＣコードワードのデータ構造図である。
【図１８】図１８は、本発明の第３の実施形態にしたがって、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックを含む複数のブロックの同期ヘッダが“１”に設定された後の、ＦＥＣコードワードの別のデータ構造図である。
【図１９】図１９は、本発明の実施形態にしたがって、データエラー報告を実現するためのデバイスの構造図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態において、ＦＥＣコードワードのＦＥＣデコーディングの失敗後に、エラーデータが取得される。エラーデータは、ＦＥＣデコーディング前のＦＥＣコードワードのデータ部であり、ＦＥＣコードワードのデータ部は、複数のブロックを含む。複数のブロックのそれぞれは、同期ヘッダとデータ情報とを含む。そして、エラーデータのうちの一部またはすべてのブロックの同期キャラクタが、第１のキャラクタに設定される。
【００２０】
６４／６６ｂラインコーディングがブロックに適用される場合、第１のキャラクタは、“１１”、“００”、または“１０”である。実際の適用において、ＦＥＣコードワードのデータ部のうちの１つ以上の任意のブロックの同期キャラクタは、“１１”、“００”、および“１０”の値のうちの少なくとも１つに設定してもよい。例えば、ＦＥＣコードワードのデータ部のうちの１つ以上の任意のブロックの同期キャラクタは、“１１”および“００”のうちの少なくとも１つに直接設定できる。別の例において、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックの、またはＦＥＣコードワードのデータ部のうちの最初および最後のブロックを含む複数のブロックの同期キャラクタは、“１０”に設定できる。さらなる例において、ＦＥＣコードワードのデータ部のうちの１つ以上の任意のブロックの同期キャラクタは、“１０”に直接設定され、少なくとも１つの残りのブロックの同期キャラクタは、“１１”および“００”のうちの少なくとも１つに直接設定される。
【００２１】
６４／６５ｂラインコーディングがブロックに適用される場合、第１のキャラクタは“１”に設定される。実際の適用において、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックの、またはＦＥＣコードワードのデータ部のうちの最初および最後のブロックを含む複数のブロックの同期キャラクタは、“１”に設定してもよい。
【００２２】
次に、各ブロックはデスクランブラに入力され、ブロックのデータ情報が変化するが、ブロックの同期ヘッダのビットが変化しないように、ブロックの同期ヘッダのビットは、デスクランブラをバイパスする。同期ヘッダと、デスクランブルされたデータ情報とを含むデスクランブルされた各ブロックは、次に、ラインデコーダに送られる。“１１”または“００”の値を有する、一部またはすべてのブロックの同期キャラクタにしたがって、あるいは、一部またはすべてのブロックの同期キャラクタは“１０”または“１”の値を有するが、一部またはすべてのブロック中に含まれる制御キャラクタは、ラインデコーディングルールにしたがわないことにしたがって、ラインデコーダは、一部またはすべてのブロック内のエラーを検出する。ラインデコーダは、一部またはすべてのブロックのデスクランブルされたデータを置換し、デコードされたデータを出力する。
【００２３】
添付図面に関連して、本発明の実施形態を詳細に記述する。
【００２４】
本発明の第１の実施形態。この実施形態は、６４／６６ｂラインコードが１０ＧのＥＰＯＮシステムの物理層で用いられ、かつ、同期ヘッダの第２のビットだけがＦＥＣコーディングに関わっている場合に、いったんＦＥＣデコーディングが失敗したときに、エラーデータのデータブロックの同期ヘッダを設定する方法を提供する。
【００２５】
この実施形態において、ＦＥＣコーディングと６４／６６ｂラインコーディングとを用いるＦＥＣコードワードの構造を図４中で図示し、図４において、前のｍ個のブロック（データユニット）は、８０２．３イーサネットデータであり、後ろのブロックは、パリティチェックブロックである。ＲＳ（２５５、２２３）コーディングが採用される場合、ｍ＝２７かつｎ＝４である。
【００２６】
データ受信プロセス中に、すなわち、データフレームの開始を示す制御キャラクタ／Ｓ／が識別された後、ＦＥＣデコーディングが失敗した場合、図４中で図示したようなＦＥＣコードワードのデータ部のうちの一部またはすべてのブロックの同期ヘッダが、制御同期キャラクタ“１０”あるいは、無効な同期ヘッダ“００”または“１１”に設定され、データエラーが報告される。
【００２７】
この実施形態にしたがった、１０ＧのＥＰＯＮシステムにおける受信側の構造図を図５中で図示する。ＦＥＣデコーディングの失敗のケースにおける、受信機においてデータエラー報告を実現するフローチャートを図６中で図示する。プロセスにおいて、受信したブロックの同期化後、ブロックは最初に、ＦＥＣデコーディングモジュールのバッファに送られる。データ部ブロックの第１の同期ヘッダビットと、パリティチェック部ブロックのすべての同期ヘッダビットは、ＦＥＣコーディングに関わらないことから、ＦＥＣデコーディングモジュールは、ＦＥＣコーディングに関わらないブロックの同期ヘッダのビットを除去して、エンコーディングに対応する別のフォーマットで別のＦＥＣコードワードを形成し、ＦＥＣデコーディングを実行するＦＥＣデコーディングモジュールに対して別のフォーマットのＦＥＣコードワードを入力する。
【００２８】
ＦＥＣデコーディングモジュールは、エンコーディングに対応するフォーマットのＦＥＣコードワードに対してデコーディングを実行する。ＦＥＣデコーディングの失敗後に、ＦＥＣコードワード中の一部のブロックの同期ヘッダが、“１０”、“００”または“１１”に設定される。
【００２９】
本実施形態にしたがって、同期ヘッダを設定する方法を以下で記述する。
【００３０】
同期ヘッダが“００”または“１１”のいずれかに設定できる場合、２つの方法が提供される。第１の方法は、同期ヘッダ回復プロセスにおいて、第２の同期ヘッダビットと同じになるように第１の同期ヘッダビットを設定することであり、第２の方法は、同期ヘッダ回復プロセスにおいて、同期ヘッダビットを直接“００”または“１１”に設定することである。
【００３１】
同期ヘッダが“００”または“１１”のいずれかに設定される場合、２つの方法が提供される。第１の方法は、ＦＥＣデコーディングモジュールから出力される、同期ヘッダの第２のビットを、指定されるように、“００”および“１１”のいずれかに対応する、“０”または“１”に設定することであり、同期ヘッダ回復プロセスにおいて、第１の同期ヘッダビットは、第２の同期ヘッダビットと同じになるように設定される。第２の方法は、同期ヘッダ回復プロセスにおいて、同期ヘッダビットを、指定されるように“００”または“１１”に直接設定することである。
【００３２】
同期ヘッダに対する上記の動作中に、ＦＥＣコードワードのデータ部のうちの任意のブロックの同期ヘッダだけを設定してもよく、結果として生じる第１のビットは、第２のビットと同じ値に、すなわち、ＳＨ［０］＝ＳＨ［１］になるように設定される。ＳＨ［０］は、同期ヘッダの第１のビットを表し、ＳＨ［１］は、同期ヘッダの第２のビットを表す。上記の動作では、回復後の同期ヘッダは、“００”または“１１”である。ＦＥＣコードワードのデータ部のうちの何らかのブロックの同期ヘッダが設定された後の、ＦＥＣコードワードの構造図を図７中で図示する。
【００３３】
代わりに、同期ヘッダに対する上記の動作中に、ＦＥＣコードワードのデータ部のうちの任意の複数のブロックの同期ヘッダだけを設定してもよく、結果として生じる第１のビットは、第２のビットと同じ値に、すなわち、ＳＨ［０］＝ＳＨ［１］になるように設定される。ＦＥＣコードワードのデータ部のうちの任意の複数のブロックの同期ヘッダが設定された後の、ＦＥＣコードワードの構造図を図８中で図示する。
【００３４】
同期ヘッダが“１０”に設定される場合、２つの方法が提供される。第１の方法は、ＦＥＣデコーディング後に、同期ヘッダの第２のビットまたは第１のビットを、それぞれ“０”または“１”に設定することであり、同期ヘッダのそのビットがＦＥＣコーディングに関わっている場合、同期ヘッダ回復において、同期ヘッダのデフォルトの反転回復メカニズムが採用されて、同期ヘッダ“１０”が回復される。第２の方法は、ＦＥＣデコーディング後に、同期ヘッダ回復プロセスにおいて、同期ヘッダビットを直接“１０”に設定することである。
【００３５】
同期ヘッダに対する上記の動作中に、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックの同期ヘッダだけを設定してもよい。第１の方法が採用される場合、設定後のＦＥＣコードワードのデータ部の構造図を図９中で図示する。第２の方法が採用される場合、設定後のＦＥＣコードワードのデータ部の構造図を図１０中で図示する。
【００３６】
代わりに、同期ヘッダに対する上記の動作中に、ＦＥＣコードワードのデータ部のうちの最初および最後のブロックを含む複数のブロックの同期ヘッダを設定してもよい。第１の方法が採用される場合、ＦＥＣコードワードのデータ部の構造図を図１１中で図示する。第２の方法が採用される場合、ＦＥＣコードワードのデータ部の構造図を図１２中で図示する。
【００３７】
第２の実施形態。この実施形態は、６４／６６ｂラインコーディングが１０ＧのＥＰＯＮシステムの物理層において用いられ、かつ、同期ヘッダの２個のビットがＦＥＣコーディングに関わっている場合に、いったんＦＥＣデコーディングの失敗があったときにデータブロックの同期ヘッダを設定する方法を提供する。
【００３８】
同期ヘッダの２個のビットがＦＥＣコーディングに関わっていることから、同期ヘッダ回復プロセスを必要とせず、同期ヘッダの設定は、ＦＥＣデコーディングモジュール中で実行できる。ＦＥＣデコーディングが失敗した場合、エラーが発生していることを示すために、図４中で図示したような、ＦＥＣコードワードのうちの一部のブロックの同期ヘッダは、エラー報告のために、制御ブロック同期ヘッダ“１０”あるいは、無効な同期ヘッダ“００”または“１１”に設定される。
【００３９】
本発明にしたがって同期ヘッダを設定する方法を以下で記述する。
【００４０】
同期ヘッダが“００”または“１１”に設定されることになる場合、ＦＥＣデコーディングモジュールは、ＦＥＣコードワードの任意のデータ部ブロックの同期ヘッダを“００”または“１１”に、すなわち、ＳＨ＝００またはＳＨ＝１１に設定してもよい。設定後のＦＥＣデコーディング出力のデータ構造を図１３中で図示する。代わりに、ＦＥＣデコーディングモジュールは、任意の複数のデータ部ブロックの同期ヘッダを“００”または“１１”に、すなわち、ＳＨ＝００またはＳＨ＝１１に設定してもよい。設定後のＦＥＣデコーディング出力のデータ構造を図１４中で図示する。
【００４１】
同期ヘッダが“１０”に設定されることになる場合、ＦＥＣデコーディングモジュールは、ＦＥＣコードワードのうちの最初および最後のデータ部ブロックの同期ヘッダを“１０”に、すなわち、ＳＨ＝１０に設定してもよく、それにより、終了制御キャラクタ／Ｔ／または開始制御キャラクタ／Ｓ／の位置にある／Ｅ／を正確に設定しないことを回避できる。設定後のＦＥＣデコーディング出力のデータ構造を図１５中で図示する。代わりに、ＦＥＣデコーディングモジュールは、ＦＥＣコードワードのうちの最初および最後のデータ部ブロックを含む複数のブロックの同期ヘッダを“１０”に、すなわち、ＳＨ＝１０に設定してもよい。設定後のＦＥＣデコーディング出力のデータ構造を図１６中で図示する。
【００４２】
第３の実施形態。この実施形態は、６４／６５ｂラインコーディングが物理層において用いられ、かつ、同期ヘッダの２個のビットがＦＥＣコーディングに関わっている場合に、いったんＦＥＣデコーディングが失敗したときに同期ヘッダを設定する方法を提供する。
【００４３】
６４／６５ｂラインコーディングのケースにおいて、同期ヘッダは、“０”または“１”だけの形態であり、ここで“０”は、６４ビットがすべてデータ情報であることを示し、“１”は、６４ビットがデータ情報と制御情報とを含むことを示す。それゆえに、いったんＦＥＣデコーディングが失敗したときに、“１”だけを使用して同期ヘッダを設定して、エラーを報告してもよい。
【００４４】
ＦＥＣデコーディングの失敗により、６５／６４ｂラインデコーディングモジュールが、エラーデータのデータブロックを、終了制御キャラクタ／Ｔ／または開始制御キャラクタ／Ｓ／の位置にある／Ｅ／に適切に置換できないという事実を回避するために、本実施形態にしたがって同期ヘッダを設定する方法を以下で記述する。
【００４５】
ＦＥＣデコーディングモジュールは、ＦＥＣコードワードのうちの最初および最後のデータ部ブロックの同期ヘッダを“１”に、すなわち、ＳＨ＝１に設定する。設定後のＦＥＣデコーディングモジュール出力のデータ構造を図１７中で図示する。ＦＥＣデコーディングモジュールは、ＦＥＣコードワードのうちの最初および最後のデータ部ブロックを含む任意のブロックの同期ヘッダを“１”に、すなわち、ＳＨ＝１に設定する。設定後のＦＥＣデコーディング出力のデータ構造を図１８中で図示する。
【００４６】
入力としてブロックを考えると、同期ヘッダに対する上記の動作後のＦＥＣコードワードのデータ部は、デスクランブラに送られ、ブロックのデータ情報ビットが変更されるが、ブロックの同期ヘッダは、デスクランブラをバイパスすることが好ましい。デスクランブル後にオリジナルのＦＥＣコードワードのデータ部が、ラインデコーディングモジュールに送られる。６４／６６ｂラインコーディングが採用される場合、“１１”または“００”の値を有する同期キャラクタにしたがって、あるいは、一部またはすべてのブロックの同期キャラクタは“１０”の値を有するが、ブロックは、６４／６６ｂラインデコーディングルールにしたがわないことにしたがって、ラインデコーダは、一部またはすべてのブロック内のエラーを検出する。
【００４７】
６４／６５ｂラインデコーディングが採用される場合、ＦＥＣコードワードのうちの一部またはすべてのブロックの同期キャラクタは“１”の値を有するが一部またはすべてのブロックは６４／６５ｂラインデコーディングルールにしたがわないことにしたがって、ラインデコーダは、一部またはすべてのブロック内のエラーを検出する。
【００４８】
結果として、各ブロックのすべての８バイトを／Ｅ／に置換することにより、ラインデコーディングモジュールは、一部またはすべてのブロックを／Ｅ／に置換し、その結果、／Ｅ／を利用することによりエラー報告を実現し、それにより、ＭＡＣ層は、それ自身のＣＲＣ検証によりエラーを検出できる。
【００４９】
本発明の実施形態にしたがってデータエラー報告を実現するためのデバイスの構造を図１９中で図示する。デバイスは、第１のキャラクタ設定モジュールとラインデコーディングモジュールとを含み、デスクランブルモジュールをさらに含んでいてもよい。
【００５０】
第１のキャラクタ設定モジュールは、ＦＥＣコードワードをデコードし、ＦＥＣデコーディングが失敗した場合ＦＥＣデコーディングの失敗を検出し、エラーデータのうちの少なくとも１つのデータブロックの同期キャラクタを第１のキャラクタに設定するように適合されている。第１のキャラクタは、各ブロックをデコードするラインコーディングルール中で指定されている違法同期キャラクタか、または、制御情報を含むデータブロックの同期キャラクタである。第１のキャラクタ設定モジュールは、違法キャラクタ設定モジュールと制御キャラクタ設定モジュールとのうちの少なくとも１つを含む。
【００５１】
デスクランブルモジュールは、ラインデコーディングモジュールが第１のキャラクタを含むデータブロックをデコードする前に、第１のキャラクタを含む各ブロックのデータ情報をデスクランブルするように適合されている。
【００５２】
ラインデコーディングモジュールは、第１のキャラクタを含むブロックに対してラインデコーディングを実行し、デコードされたデータを出力するように適合されている。さらに、ラインデコーディングモジュールは、予め規定されたラインコーディングルールにしたがって、第１のキャラクタを含むデータブロック内のエラーを検出し、データブロック中のデスクランブルされたデータ情報を置換する。ラインデコーディングモジュールは、第１のデコーディングモジュールと第２のデコーディングモジュールとのうちの少なくとも１つを含む。
【００５３】
第１のキャラクタ設定モジュールは、違法キャラクタ設定モジュールを含んでいてもよく、違法キャラクタ設定モジュールは、エラーを有する一部またはすべてのブロックの同期キャラクタを、ラインコーディングルール中で指定されている違法同期キャラクタに設定するように適合されている。６４／６６ｂラインコーディングのケースにおいて、違法キャラクタは、“１１”または“００”である。
【００５４】
第１のキャラクタ設定モジュールは、制御キャラクタ設定モジュールをさらに含んでいてもよく、制御キャラクタ設定モジュールは、エラーデータのうちの一部またはすべてのデータブロックの同期キャラクタを、制御情報を含むデータブロックの同期キャラクタに設定するように適合されている。６４／６６ｂラインコーディングのケースにおいて、同期キャラクタは、“１０”に設定されることになる。６４／６５ｂラインコーディングのケースにおいて、同期キャラクタは、“１”に設定されることになる。
【００５５】
第１のキャラクタ設定モジュールは、違法キャラクタ設定モジュールおよび制御キャラクタ設定モジュールの両方を含んでいてもよい。
【００５６】
ラインデコーディングモジュールは、第１のデコーディングモジュールを含んでいてもよく、第１のデコーディングモジュールは、違法同期キャラクタを有する、エラーデータのうちの一部またはすべてのデータブロックを決定し、一部またはすべてのデータブロックのデスクランブルされた情報を置換し、次に、置換されたデータを出力するか、あるいは、正当な同期キャラクタを有する、エラーデータのうちの一部またはすべてのデータブロックを決定し、一部またはすべてのブロックに対してラインデコーディングを実行し、次に、デコードされたブロックを出力するように適合されている。
【００５７】
ラインデコーディングモジュールは、第２のデコーディングモジュールを含んでいてもよく、第２のデコーディングモジュールは、制御情報を含むデータブロックの同期キャラクタ（すなわち、“１０”または“１”）を有する、エラーデータのうちの一部またはすべてのデータブロックを決定し、それぞれ、一部またはすべてのデータブロックがラインコーディングルールにしたがわない場合、一部またはすべてのデータブロックのデスクランブルされたデータ情報を置換し、置換されたデータを出力し、一部またはすべてのデータブロックがラインコーディングルールにしたがう場合、一部またはすべてのデータデータブロックに対してラインデコーディングを実行し、デコードされたデータを出力するように適合されている。
【００５８】
別の実施形態において、第１のデコーディングモジュールが、違法同期キャラクタを有する、エラーデータのうちの一部またはすべてのデータブロックを決定した後、第１のデコーディングモジュールは、一部またはすべてのデータブロックのデスクランブルされたデータを置換し、一部またはすべてのデータブロックに対してラインデコーディングを実行し、置換されたデータを出力するように適合されている。
【００５９】
第２のデコーディングモジュールが、制御情報を含むデータブロックの同期キャラクタを有する、エラーデータのうちの一部またはすべてのデータブロックを決定した後、第２のデコーディングモジュールは、一部またはすべてのデータブロックのデスクランブルされたデータを置換し、一部またはすべてのデータブロックに対してラインデコーディングを実行し、デコードされたデータを出力するように適合されている。
【００６０】
ラインデコーディングモジュールは、第１のデコーディングモジュールおよび第２のデコーディングモジュールの両方を含んでいてもよい。
【００６１】
上述したように、本発明の実施形態は、ＦＥＣデコーディングの失敗のケースにおいて、ラインデコーディングモジュールに対してエラーデータを報告する容易で効果的なメカニズムを提供する。それゆえに、ラインデコーディングモジュールは、イーサネットシステムの制御キャラクタ／Ｅ／の既存のエラー報告機能を利用して、エラーデータを前処理できるＲＳ層に対してエラーを報告でき、それにより、ＭＡＣ層は、それ自身のＣＲＣ検証によりエラーを検出できる。
【００６２】
上の記述は、単に、本発明の好ましい詳細な実施形態に対するものであり、本発明の保護範囲は、それらに限定されない。本発明の開示内で当業者により容易に実施できるいかなる修正および設定も、本発明の範囲内に入るべきである。それゆえに、本発明の保護範囲は、特許請求の範囲として規定されるべきである。
【符号の説明】
【００６３】
ＳＨ  同期ヘッダ
【図１】
0005522547.tif 000002
【図２】
0005522547.tif 000003
【図３】
0005522547.tif 000004
【図４】
0005522547.tif 000005
【図５】
0005522547.tif 000006
【図６】
0005522547.tif 000007
【図７】
0005522547.tif 000008
【図８】
0005522547.tif 000009
【図９】
0005522547.tif 000010
【図１０】
0005522547.tif 000011
【図１１】
0005522547.tif 000012
【図１２】
0005522547.tif 000013
【図１３】
0005522547.tif 000014
【図１４】
0005522547.tif 000015
【図１５】
0005522547.tif 000016
【図１６】
0005522547.tif 000017
【図１７】
0005522547.tif 000018
【図１８】
0005522547.tif 000019
【図１９】
0005522547.tif 000020