(57)【特許請求の範囲】
【請求項１】
基板上の配線により形成されるコイルとそれに接続される通信回路を複数備えるとともに、電源用貫通電極とを備えた第１基板と、
前記第1基板の上に積層され基板上の配線により前記第１の基板に設けたコイルと誘導結合する位置に形成されるコイルとそれに接続される通信回路を複数備えるとともに、電源用貫通電極とを備えた第２基板とを少なくとも有し、
前記電源用貫通電極の少なくとも一部が、互いに隣接するコイルの間に配置されるとともに、
に接続されていることを特徴とする積層型半導体集積回路装置。
【請求項２】
前記コイルの内部領域を、前記電源用貫通電極の配置禁止領域としていることを特徴とする請求項１に記載の積層型半導体集積回路装置。
【請求項３】
前記第１基板と第２基板は前記コイル構造、前記通信回路構造、前記電源用貫通電極構造、及び、素子配置構造が同一であることを特徴とする請求項１または請求項２に記載の積層型半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体集積回路装置に関するものであり、例えば、チップ間のデータ通信を誘導結合により行う際の実装構造を簡潔にするための構成に関するものである。
【背景技術】
【０００２】
近年、複数の半導体メモリを積層することで外部から１つの半導体メモリと同様に制御できる大容量の積層型半導体メモリ装置が開発されている。例えば、磁気ハードディスクに代えて不揮発性メモリを用いたＳｏｌｉｄＳｔａｔｅ Ｄｒｉｖｅ（ＳＳＤ）では、同一のフラッシュメモリチップを複数枚積層することで記憶容量を増大できる。
【０００３】
このような、積層型半導体装置における各チップ間の接続や電源供給はワイヤ配線を用いて行われている。しかし、このような、ワイヤ配線は半導体装置が高密度・高集積度化するにつれて困難になっている。
【０００４】
そこで、本発明者は、このような積層型装置内に多層に積層されたチップ間や積層されたプリント配線基板間を無線接続する技術として、半導体集積回路チップや電子回路基板の配線により形成されるコイルを介して積層実装されるチップ間や基板間で誘導結合による通信を行うことを提案している（例えば、特許文献１乃至特許文献１２、非特許文献１及び非特許文献２参照）。
【０００５】
例えば、特許文献１においては、積層されたチップ（基板）間でコイル対の誘導結合を用いて無線データ通信を行っている。また、特許文献５では、同一チップ（基板）を積層実装して、チップ（基板）間で無線通信すると共に、ワイヤボンディングを用いて電源供給を行っている。ワイヤボンディングのためのスペースを確保するために、同一チップを同じ位置に積層することは困難である。そこで、チップをずらし１８０度回転させながら積層したり、或いは、チップをずらしながら階段状に積層している。
【０００６】
また、特許文献９では、チップ（基板）が積層実装される電子回路において、誘導結合による通信によってコイルの寸法よりも遠くのチップまでデータを高速に転送している。また、非特許文献１や非特許文献２によれば、ＮＡＮＤフラッシュメモリをパッケージ内に積層実装してチップ間無線データ通信によりメモリにデータの読み書きを行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０６６４５４号公報
【特許文献４】特開２００６−１７３９８６号公報
【特許文献５】ＷＯ２００９／０６９５３２号公報
【特許文献６】特開２００９−１８８４６８号公報
【特許文献７】特開２００９−２６６１０９号公報
【特許文献８】特開２００９−２７７８４２号公報
【特許文献９】特開２００９−２９５６９９号公報
【特許文献１０】特開２０１０−０１５６５４号公報
【特許文献１１】特開２０１０−０４５１６６号公報
【特許文献１２】特開２０１０−１９９２８０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｙ．Ｓｕｇｉｍｏｒｉ，Ｙ．Ｋｏｈａｍａ，Ｍ．Ｓａｉｔｏ，Ｙ．Ｙｏｓｈｉｄａ，Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ ａｎｄ Ｔ．Ｋｕｒｏｄａ， “Ａ ２Ｇｂ／ｓ １５ｐＪ／ｂ／ｃｈｉｐ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｐｒｏｇｒａｍｍａｂｌｅ Ｂｕｓ ｆｏｒＮＡＮＤ Ｆｌａｓｈ ＭｅｍｏｒｙＳｔａｃｋｉｎｇ”， ＩＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ‘０９）， Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４４−２４５，Ｆｅｂ．２００９
【非特許文献２】Ｍ．Ｓａｉｔｏ，Ｎ．Ｍｉｕｒａ  ａｎｄ Ｔ．Ｋｕｒｏｄａ，“Ａ ２Ｇｂ／ｓ １．８ｐＪ／ｂ／ｃｈｉｐＩｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｔｈｒｏｕｇｈ−Ｃｈｉｐ Ｂｕｓ ｆｏｒ １２８−ＤｉｅＮａｎｄ−Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｔａｃｋｉｎｇ”ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ‘１０）， Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４４０−４４１，Ｆｅｂ．２０１０
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、チップ（基板）への給電をワイヤボンディングで行う方法は、チップの周辺からしか電源供給できないため、チップ内部で電源電圧降下が問題となり、チップ内部から給電したい場合には使えないという問題がある。また、チップ周辺の限られた領域では接続できるワイヤの本数が限られるので給電能力が不足する場合もある。実際、ＤＲＡＭチップではこうした理由から、給電用パッドをチップの内部中央付近に設置している。
【００１０】
また、チップをずらしながら積層する方法において、チップのずらし幅はワイヤボンディングが確実にできるように十分大きくなければならず、典型的には４００μｍだけチップをずらしている。この場合、同時に上下のチップのコイルの中心軸が一致するように、コイルの間隔とも等しくなければならないので、コイルを配置する際の制約になり、コイルを小さくして集積度を向上させようとしても、コイル間隔がチップのずらし幅に規定されることになる。
【００１１】
さらに、チップをずらす分だけ実装面積が大きくなる欠点もある。即ち、上に積層されたチップが一番下のチップから大きく位置がずれると安定しないので、積層枚数が制限される。例えば、８枚積層すると、４００μｍ×７=２．８ｍｍだけ一番上のチップは一番下のチップからずれた位置に積層実装される。従って、８枚以上積層することは困難である。
【００１２】
一方、シリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いればチップをずらすことなく積層実装できるのでこうした問題を解決できる。しかし、シリコンと層間絶縁膜の熱膨張係数の差に起因する基板の反りなどが原因でＴＳＶが剥がれてオープン不良を起すことがある。
【００１３】
したがって、多数のＴＳＶを使って何枚かのチップを積層実装したモジュールの製造歩留まりが著しく低下して製造コストを高くする問題がある。例えば、１つのＴＳＶの製造歩留まりを９９％としても、信号用のＴＳＶは垂直方向に必ず接続している必要があるので、１００個のＴＳＶを有するチップを５枚積層して全てのＴＳＶが正常である確率は、最下層のＴＳＶは実効的に使用しないので、１．８％程度（＝０．９９４００）に低下する。
【００１４】
冗長な数のＴＳＶを用いることでモジュールの製造歩留まりを高くする手段が提案されている。例えば、製造歩留まりｐがｐ＝０．９９＝９９％のＴＳＶをチップ間のデータ通信に用い、３９０個のＴＳＶと更に１３０個のＴＳＶを冗長に用意して不良救済したとしても、５枚のチップを積層実装して接続すると、モジュールの製造歩留まりは約３０％に低下する。即ち、３個のＴＳＶに対して１個の冗長なＴＳＶを追加して４個からなるＴＳＶを１３０組設けたと考えると、５枚積層した場合には、最下層のＴＳＶは実効的に使用しないので、縦方向に４組になり、４個×４組＝１６個を一組にしたＴＳＶの歩留まりを考える。
【００１５】
ＴＳＶの不良が４個以内の場合には１６個の組の単位としては良品になるので、
不良ＴＳＶが０個の確率Ｐ０は、
Ｐ０＝ｐ１６
不良ＴＳＶが１個の確率Ｐ１は、
Ｐ１＝ｐ１５×（１−ｐ）×１６Ｃ１
不良ＴＳＶが２個の確率Ｐ２は、縦方向の同じ箇所が不良の場合には救済されるので、
Ｐ２＝ｐ１４×（１−ｐ）２×４×４Ｃ２
不良ＴＳＶが３個の確率Ｐ３は、
Ｐ３＝ｐ１３×（１−ｐ）３×４×４Ｃ３
不良ＴＳＶが４個の確率Ｐ４は、
Ｐ４＝ｐ１２×（１−ｐ）４×４
となり、１３０組全体のＴＳＶの歩留まりＰは、
Ｐ＝（Ｐ０＋Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４）１３０
≒０．３
となる。したがって、現状では量産できるほどに十分な製造歩留まりを得ていない。
【００１６】
したがって、本発明は、チップ間のデータ通信を誘導結合により行う積層型半導体集積回路装置を低実装面積で且つ高歩留まりで積層することを目的とする。
【課題を解決するための手段】
【００１７】
（１）本発明は、上記の課題を解決するために、積層型半導体集積回路装置において、基板上の配線により形成されるコイルとそれに接続される通信回路を複数備えるとともに、電源用貫通電極とを備えた第１基板と、前記第1基板の上に積層され基板上の配線により前記第１の基板に設けたコイルと誘導結合する位置に形成されるコイルとそれに接続される通信回路を複数備えるとともに、電源用貫通電極とを備えた第２基板とを少なくとも有し、前記電源用貫通電極の少なくとも一部が、互いに隣接するコイルの間に配置されるとともに、前記第１の基板に設けた電源用貫通電極と前記第２の基板に設けた電源用貫通電極が互いに接続されていることを特徴とする。
【００１８】
このように、歩留まりが非常に低く実用化が困難であると考えられていた貫通電極を、信号配線に比べて数が少なく且つ１つの電源に対して冗長な数だけ配備された貫通電極の中の必要な数が接続されていれば良い電源用貫通電極として電源供給のためにのみ用いることによって、貫通電極の剥離の影響が非常に少なくなるので高歩留まりで積層することが可能になる。その結果、チップをずらすことなく且つ１８０度回転させることなくチップ間のデータ通信を誘導結合により行うことができるので、低実装面積を実現することができる。
【００１９】
貫通電極を信号配線に用いる場合には、高速な信号を伝送するために貫通電極の寄生容量を小さくする必要があり、そのために、貫通電極とシリコン基板との絶縁膜を厚くする必要があり、製造プロセスの工程の追加や加工時間の増大を招き、製造コストが増大するという問題がある。
【００２０】
一方、貫通電極の寄生容量はむしろ高い方が電源電位の安定に寄与して望ましい。したがって、本発明のように、信号通信は誘導結合で行うようにし、貫通電極を電源配線にしか用いないようにした場合には、貫通電極の製造プロセスの工程の追加や加工時間の増大を招くことはないので、製造コストの削減に大きく寄与することになる。
【００２１】
特に、電源用貫通電極の少なくとも一部が、複数のコイルの間に配置されているので、電源用貫通電極を複数のコイルの間に配置することによって、電源用貫通電極に流れる渦電流でデータ通信チャネル間のクロストークを低減することができる。
【００２３】
（２）また、本発明は、上記（１）において、前記コイルの内部領域を、前記電源用貫通電極の配置禁止領域としていることを特徴とする。コイルの内部に電源用貫通電極を設けると信号が減衰するので、コイルの内部領域を、電源用貫通電極の配置禁止領域とすることが望ましい。
【００２４】
（３）また、本発明は、上記（１）または（２）において、前記第１基板と第２基板は前記コイル構造、前記通信回路構造、前記電源用貫通電極構造、及び、素子配置構造が同一であることを特徴とする。第１基板と第２基板を基本的構造を同一とすることによって、チップをずらすことなく且つ１８０度回転させることなくチップ間のデータ通信を誘導結合により行うことができる。
【発明の効果】
【００２５】
本発明の積層型半導体集積回路装置によれば、チップ間のデータ通信を誘導結合により行う際に、チップをずらすことなく低実装面積で実装し、各チップに十分な容量の電力の給電を可能にし、且つ、積層実装の製造歩留まりを高くして製造コストを低くすることが可能になる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態の積層型半導体集積回路装置の概念的断面図である。
【図２】半導体チップに設けたコイルと通信回路の説明図である。
【図３】本発明の実施例１の積層型半導体集積回路装置の途中までの製造工程の説明図である。
【図４】本発明の実施例１の積層型半導体集積回路装置の図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１の積層型半導体集積回路装置の図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１の積層型半導体集積回路装置の図５以降の製造工程の説明図である。
【図７】本発明の実施例１におけるコイルとシリコン貫通電極の配置関係の説明図である。
【図８】図７（ｃ）の配置関係を市松模様状に配置したコイルに対して適用した場合の配置図である。
【図９】本発明の実施例２におけるコイルとシリコン貫通電極の配置関係の説明図である。
【図１０】図９（ａ）に示した配置関係を適用した場合のシリコン貫通電極の配置例の説明図である。
【発明を実施するための形態】
【００２７】
ここで、図１及び図２を参照して、本発明の実施の形態の積層型半導体集積回路装置を説明する。図１は、本発明の実施の形態の積層型半導体集積回路装置の概念的断面図であり、送信回路４に接続されたコイル２と、受信回路５に接続されたコイル３と、電源用貫通電極６，７を有する半導体チップ１を３個積層した構造としているが積層数は任意である。
【００２８】
また、電源用貫通電極６，７の一方はＶＤＤ（電源電位）用であり、他方はＶＳＳ（接地電位）用であり、それぞれが、バンプ８，９を利用して上下方向に接続されている。電源用貫通電極６，７を設ける位置は半導体チップ１の周辺部でもメモリ等を形成していない中央部でも良いが、チップ内部での電源電圧降下を低減するためには中央部に設けることが望ましい。また、電源用貫通電極６，７はリン（P）をドープした多結晶シリコンにより形成しても良いし、タングステン（Ｗ）等の金属を用いて形成しても良い。
【００２９】
なお、送信回路４及び受信回路５は半導体チップ１内に形成されており、コイル２，３は半導体チップ１の表面に設けられた多層配線構造を利用して形成されている。また、半導体チップ１内にはＮＡＮＤフラッシュメモリ等のメモリやその他の周辺回路が形成されている。
【００３０】
送信回路４に接続されたコイル２と、受信回路５に接続されたコイル３とが対向するように設けられており、コイル対の誘導結合でデータ通信を行い、電源用貫通電極６，７で電源を供給する。データ通信に際しては、３層目の半導体チップ１３の送信用のコイル２３から２層目の半導体チップ１２の受信用のコイル３２へ誘導結合により送信する。コイル３２で受信したデータは同じ２層目の半導体チップ１２に設けた送信回路４２に伝達し、送信用のコイル２２から１層目の半導体チップ１１の受信用のコイル３１へ誘導結合により送信する。
【００３１】
図２は、半導体チップに設けたコイルと通信回路の説明図であり、図２（ａ）は、同じ位置のコイルを二重化して送信用コイル１１と受信用コイル１２を同心円状に配置した例を示しており、図２（ｂ）は送信用コイル１１と受信用コイル１２とを別々の位置に設けた場合を示している。送信用コイル１１には送信器１３が接続され、受信用コイル１２には受信器１４が接続され、制御回路１５により制御される。なお、コイルの構造は、平面スパイラル状のコイルでも良いし、或いは、上述の特許文献８に示しているように、互いに層準の異なる配線をプラグにより交互に接続した立体的なコイルを用いても良い。
【００３２】
また、電源用貫通電極６，７としては、冗長な数の貫通電極を用意しておけば、その内のいくつかが剥離しても、必要な数以上が接続されていれば必要な電源量を確保することができ、それによって、製造歩留まりの低下を改善することができる。
【００３３】
このように、電源用貫通電極６，７を電源給電だけに用いて、データ通信は誘導結合による無線通信で行うと、同じ電源用貫通電極６，７の製造歩留まりでも、モジュールの製造歩留まりは格段に高くなる。例えば、ＶＤＤとＶＳＳに２０個の電源用貫通電極が必要な場合、冗長を持たせて２５個の電源用貫通電極を用いると、電源用貫通電極はどれかがどこかで電気的に接続していれば良いので、２５個の電源用貫通電極のうち２０個が正常であればモジュールの不良にはならない。したがって、５枚のチップを積層実装して接続した場合のモジュールの良品率を計算すると約９９.９９％になる。
【００３４】
即ち、不良ＴＳＶが５個以内であれば１枚の半導体チップとしては良品になるので、
不良ＴＳＶが０個の確率Ｐ′０は、
Ｐ′０＝ｐ２５
不良ＴＳＶが１個の確率Ｐ′１は、
Ｐ′１＝ｐ２４×（１−ｐ）×２５Ｃ１
不良ＴＳＶが２個の確率Ｐ′２は、
Ｐ′２＝ｐ２３×（１−ｐ）２×２５Ｃ２
不良ＴＳＶが３個の確率Ｐ′３は、
Ｐ′３＝ｐ２２×（１−ｐ）３×２５Ｃ３
不良ＴＳＶが４個の確率Ｐ′４は、
Ｐ′４＝ｐ２１×（１−ｐ）４×２５Ｃ４
不良ＴＳＶが５個の確率Ｐ′５は、
Ｐ′５＝ｐ２０×（１−ｐ）５×２５Ｃ５
となる。電源にはＶＤＤとＶＳＳの２種類があり、縦方向に４回接続されるので、２種類×４回＝８組の組み合わせがあり、したがって、５層積層した場合の全電源ＴＳＶの歩留まりはＰ′は、
Ｐ′＝（Ｐ′０＋Ｐ′１＋Ｐ′２＋Ｐ′３＋Ｐ′４＋Ｐ′５）８
≒０．９９９９
となる。
【００３５】
また、コイル２，３の内側に電源用貫通電極６，７を配置した場合には、信号が減衰するので、コイルの内部領域を、電源用貫通電極の配置禁止領域とすることが望ましい。また、電源用貫通電極６，７をコイル２，３の間に配置することによって、電源用貫通電極６，７に流れる渦電流でデータ通信チャネル間のクロストークを低減することができる。
【００３６】
このように、本発明の実施の形態においては、貫通電極を用いて給電しているので、半導体チップを同じ位置に積層してコイル２，３の中心軸を一致させることができるのでコイル２，３のレイアウト制約を緩和でき、実装面積を小さくできる。
【実施例１】
【００３７】
以上を前提として、次に、図３乃至図８を参照して、本発明の実施例１の積層型半導体集積回路装置を説明図するが、まず、図３乃至図６を参照して積層型半導体集積回路装置の製造工程を説明する。まず、図３（ａ）に示すように、シリコン基板３１の表面にＳｉＯ２膜からなるハードマスク３２を設けて、ドライエッチングによりシリコン基板３１の露出部をエッチングしてビア３３を形成する。この場合のビア３３の直径は、２０μｍとする。
【００３８】
次いで、図３（ｂ）に示すように、ＣＶＤ法により、側壁絶縁膜３４を形成する。次いで、図３（ｃ）に示すように、ＣＶＤ法によりリンを高濃度にドープした   ｎ＋型多結晶シリコン３５で埋め込む。
【００３９】
次いで、図４（ｄ）に示すように、ＣＭＰ（化学機械研磨）法を用いて余分に堆積したｎ＋型多結晶シリコン３５を除去してシリコン貫通電極３６とする。以降は、ＮＡＮＤフラッシュメモリや通信回路用素子等をシリコン基板３１の表面領域に形成する。
【００４０】
次いで、図４（ｅ）に示すように、層間絶縁膜及び配線を交互に積層して必要とする多層配線構造を形成する。この時、シリコン貫通電極３６に接続する配線３７及び４０μｍ角のパッド３８を形成すると共に、特許文献８に示したように、互いに層準の異なる配線層を交互に接続して通信回路に接続する送受信用のコイルも形成する。この時、配線３７を利用してＶＤＤ用のシリコン貫通電極６同士、ＶＳＳ用のシリコン貫通電極７同士を接続しても良い。
【００４１】
次いで、図４（ｆ）に示すように、めっきフレームを用いた電解めっき法によって、パッド３８上にＣｕ／（Ｓｎ―Ａｇ）からなる表面バンプ３９を形成する。次いで、図５（ｇ）に示すように、表面バンプ３９側をガラス基板４０に貼り付けた状態でＣＭＰ法により裏面を研磨して５０μｍの厚さまで薄層化してシリコン貫通電極３６の底面を露出させる。
【００４２】
次いで、図５（ｈ）に示すように、シリコン基板３１の裏面にＳｉＮ膜４１を形成する。この時、ガラス基板４０の剥離が生じないように低温で成膜する。次いで、図５（ｉ）に示すように、ＳｉＮ膜４１にシリコン貫通電極３６の底面を露出する開口部を形成したのち配線４２を形成する。
【００４３】
次いで、図６（ｊ）に示すように、めっきフレームを用いた電解めっき法によって、Ｎｉ／Ａｕからなる裏面バンプ４３を形成したのち、レジフレームを除去して露出する配線４２を除去する。次いで、図６（ｋ）に示すように、ガラス基板４０を除去したのち、個片化することによって半導体チップ３０が得られる。
【００４４】
次いで、図６（ｌ）に示すように、半導体チップ３０を積層して加圧した状態で加熱することによって、裏面バンプ４３と表面バンプ３９を、表面バンプ３９の表面に形成したＳｎ−Ａｇを半田として用いて接合する。なお、半導体チップ３０の間にはポリイミド樹脂を充填する。また、両バンプによる接合部分の高さ、即ち、上下の半導体チップ３０の間隙は典型的には２０μｍである。
【００４５】
図７は、本発明の実施例１におけるコイルとシリコン貫通電極の配置関係の説明図であり、コイル４４は説明を簡単にするためには一巻の矩形で示しているが多数回巻回しても良いし、受信用コイルと送信用コイルを同心円状に設けたものでも良い。
【００４６】
半導体チップ上に形成したコイル４４の寸法は通信距離の２倍程度であり、典型的には一辺が２００μｍの正方形である。このコイル４４を層準の異なる配線を交互に接続して形成する場合には、例えば、図において実線で示した第２層目の配線をコイルの水平の辺に使い、破線で示した第３層目の配線をコイルの垂直の辺に使い、ビアで各辺を接続して四角のコイル４４を形成する。コイル４４は通信回路に接続され、半導体チップ３０が積層実装された際に誘導結合するコイル対の間でデータ通信を複数の通信路で行う。
【００４７】
図７（ａ）乃至図７（ｃ）に示すように、シリコン貫通電極３６は、互いに対角線方向に隣接するコイル４４の間に設ける。図７（ａ）はシリコン貫通電極３６を縦方向に複数個配置したものであり、図７（ｂ）はシリコン貫通電極３６を横方向に配置したものであり、基本的には等価な関係になる。また、図７（ｃ）はシリコン貫通電極３６を縦横両方に配置したものである。
【００４８】
注目するコイルとは異なる通信路を形成するコイルから発生された磁界の変化が注目するコイルに到達するとクロストークを生じる原因となるが、コイル間にシリコン貫通電極３６を配置し、これによる電流経路が存在すると、ここを渦電流が流れて周辺の磁界の変化を小さくする作用が働き、コイル間のクロストークが低減される。
【００４９】
また、コイル同士による通信路内を通過する信号を小さくせず、異なる通信路からのクロストークを小さくするためには、シリコン貫通電極３６をコイル４４の内部に配置せず、コイル４４間に配置するのが好ましい。
【００５０】
図８は、図７（ｃ）の配置関係を市松模様状に配置したコイルに対して適用した場合の配置図であり、ここでは、一個のチップに必要な数以上のシリコン貫通電極３６を設けている。
【実施例２】
【００５１】
次に、図９及び図１０を参照して、本発明の実施例２の積層型半導体集積回路装置を説明するが、コイルとシリコン貫通電極の配置以外は実施例１と同様であるので、コイルとシリコン貫通電極の配置のみを説明する。
【００５２】
実施例２は、コイルがＸＹ方向の格子上に配置している場合であり、図９（ａ）はシリコン貫通電極３６を互いに隣接するコイル４４の対向する辺に対して平行に配置したものであり、図９（ｂ）はシリコン貫通電極３６を互いに隣接するコイル４４の対向する辺に対して垂直方向に配置したものである。
【００５３】
また、図９（ｃ）の場合には、シリコン貫通電極３６を互いに隣接するコイル４４の対向する辺に対して平行方向及び垂直方向の両方に配置したものである。この実施例２の場合も、実施例１と同様に、シリコン貫通電極３６による電流経路が存在すると、ここを渦電流が流れて周辺の磁界の変化を小さくする作用が働き、コイル間のクロストークが低減される。
【００５４】
図１０は、図９（ａ）に示した配置関係を適用した場合のシリコン貫通電極の配置例の説明図であり、ここでは、シリコン貫通電極３６を２列ずつ配置した例を示している。
【符号の説明】
【００５７】
１，１１，１２，１３ 半導体チップ
２，２２，２３ コイル
３，３１，３２ コイル
４，４２，４３ 送信回路
５，５１，５２ 受信回路
６，７ 電源用貫通電極
８，９ バンプ
１１ 送信用コイル
１２ 受信用コイル
１３ 送信器
１４ 受信器
１５ 制御回路
３０ 半導体チップ
３１ シリコン基板
３２ ハードマスク
３３ ビア
３４ 側壁絶縁膜
３５ ｎ＋型多結晶シリコン
３６ シリコン貫通電極
３７ 配線
３８ パッド
３９ 表面バンプ
４０ ガラス基板
４１ ＳｉＮ膜
４２ 配線
４３ 裏面バンプ
４４ コイル
【図１】
0005643665.tif 000002
【図２】
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【図３】
0005643665.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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