(57)【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成して、第１、第２の素子領域を画定する工程と、
前記トレンチに第１の酸化膜を埋め込む工程と、
前記第１の素子領域及び前記第１の酸化膜の一部を含む第１の領域を露出させる第１のマスクを使用して、第１のイオン注入を実施する工程と、
前記第２の素子領域及び前記第１の酸化膜の一部を含む第２の領域を露出させる第２のマスクを使用して、第２のイオン注入を実施する工程と、
前記第２のイオン注入を実施した後に、前記第２のマスクを使用して、前記第２の領域の前記第１の酸化膜を選択的に薄膜化する工程と、
前記第１の酸化膜を選択的に薄膜化する工程の後、前記第１、第２の素子領域の表面に第２の酸化膜を形成する工程と、
前記第２の素子領域上の前記第２の酸化膜及び前記第２の領域の前記第１の酸化膜を残存させつつ、前記第１の素子領域上の前記第２の酸化膜をエッチングにより除去するとともに、前記第１の領域の前記第１の酸化膜の上部の一部を除去する工程と、
前記第１の素子領域上の前記第２の酸化膜をエッチングにより除去する工程の後、前記第１の素子領域上に、前記第２の素子領域上の前記第２の絶縁膜よりも薄い第３の絶縁膜を形成する工程と、
前記第１の素子領域上の前記第３の絶縁膜上に第１のゲート電極を形成し、前記第２の素子領域上の前記第２の絶縁膜上に第２のゲート電極を形成することにより、前記第１の素子領域上に第１のトランジスタを、前記第２の素子領域上に、前記第１のトランジスタよりも高い耐圧を有する第２のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のゲート電極及び前記第２のゲート電極を形成する工程は、
前記第１の素子領域上及び前記第２の素子領域上に導電膜を形成する工程と、
前記導電膜をパターニングする工程とを有し、
前記導電膜をパターニングする工程は、
前記導電膜上に塗布系の反射防止膜を形成する工程と、
前記反射防止膜上にレジスト膜を形成する工程と、
前記レジスト膜をフォトリソグラフィー法によりパターニングする工程と、
前記レジスト膜をマスクとして、前記反射防止膜及び前記導電膜をエッチングする工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の酸化膜は化学気相成長法により形成され、
前記第２の酸化膜は熱酸化法により形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のイオン注入において注入される第１の元素の原子量は、前記第２のイオン注入において注入される第２の元素の原子量よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数種のトランジスタを混載した半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
例えばＭＯＳ型トランジスタが搭載される半導体装置の製造工程においては、ウェル注入／チャネル注入等による半導体基板へのダメージを防止するために、素子領域の表面部分に酸化膜（以下、犠牲酸化膜とする）を形成することがある。
【０００３】
犠牲酸化膜は、ゲート絶縁膜を形成する前に、例えば弗酸（ＨＦ）等の薬液により除去される。ところが、弗酸等の薬液は、素子領域を画定するための酸化膜（以下、埋込み酸化膜とする）をエッチングするため、犠牲酸化膜を除去する前後で、埋込み酸化膜それぞれの高さに変化が生じる。
【０００４】
埋込み酸化膜の高さを調整する技術としては、例えば素子領域の表面から突出した埋込み酸化膜を素子領域の高さに揃える手法が知られている（例えば、下記特許文献１を参照）。本手法によれば、先ず、素子領域の表面に熱酸化法により酸化膜（以下、熱酸化膜とする）を形成する。続いて、埋込み酸化膜及び熱酸化膜上にフォトレジストを形成する。そして、フォトレジスト及び埋込み酸化膜を均一なエッチングレートでエッチバックして熱酸化膜を露出させる。そして最後に、埋込み酸化膜及び熱酸化膜を均一なエッチングレートでウェットエッチングして素子領域を露出させる。こうして、埋込み酸化膜の高さを素子領域の高さに揃えている。
【特許文献１】特開２００１−２４０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
弗酸等の薬液による、埋込み酸化膜のエッチングレートは、注入されるイオンの種類、例えばイオンの原子量および注入量により異なる。そのため、複数種のトランジスタを混載する場合、半導体基板の領域毎に、埋込み酸化膜のエッチングレートにばらつきが生じる。したがって、ウェル注入／チャネル注入後に、弗酸等の薬液を供給して、例えば犠牲酸化膜を除去すると、埋込み酸化膜の高さにばらつきが生じることがある。
【０００６】
そこで本発明は、ウェル注入及びチャネル注入後における埋込み酸化膜の高さのばらつきを抑制することが可能な半導体装置の製造方法、及び半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板にトレンチを形成して、第１、第２の素子領域を画定する工程と、前記トレンチに第１の酸化膜を埋め込む工程と、前記第１の素子領域及び前記第１の酸化膜の一部を含む第１の領域を露出させる第１のマスクを使用して、第１のイオン注入を実施する工程と、前記第２の素子領域及び前記第１の酸化膜の一部を含む第２の領域を露出させる第２のマスクを使用して、第２のイオン注入を実施する工程と、前記第２のイオン注入を実施した後に、前記第２のマスクを使用して、前記第２の領域の前記第１の酸化膜を選択的に薄膜化する工程と、前記第１の酸化膜を選択的に薄膜化する工程の後、前記第１、第２の素子領域の表面に第２の酸化膜を形成する工程と、前記第２の素子領域上の前記第２の酸化膜及び前記第２の領域の前記第１の酸化膜を残存させつつ、前記第１の素子領域上の前記第２の酸化膜をエッチングにより除去するとともに、前記第１の領域の前記第１の酸化膜の上部の一部を除去する工程と、前記第１の素子領域上の前記第２の酸化膜をエッチングにより除去する工程の後、前記第１の素子領域上に、前記第２の素子領域上の前記第２の絶縁膜よりも薄い第３の絶縁膜を形成する工程と、前記第１の素子領域上の前記第３の絶縁膜上に第１のゲート電極を形成し、前記第２の素子領域上の前記第２の絶縁膜上に第２のゲート電極を形成することにより、前記第１の素子領域上に第１のトランジスタを、前記第２の素子領域上に、前記第１のトランジスタよりも高い耐圧を有する第２のトランジスタを形成する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ウェル注入及びチャネル注入後における埋込み酸化膜の高さのばらつきを抑制することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、第１−第３の実施形態を詳細に説明する。
（第１の実施形態）
［本実施形態における製造方法］
図１−図３は本発明の第１の実施形態における半導体装置の製造方法の原理の説明図である。尚、図中において、符号Ｐは、レジストパターンである。
【００１２】
半導体装置の製造工程において、素子領域Ａを画定するための酸化膜Ｏ１にイオンが注入されると、例えば弗酸（ＨＦ）等の薬液による酸化膜Ｏ１のエッチングレートが上昇することがある。しかも、エッチングレートの上昇の程度は、例えば酸化膜Ｏ１に注入されるイオンの原子量や注入量により異なる。注入されるイオンが重いほど、又、注入量が多いほど、エッチングレートの上昇が大きくなるのである。このため、シリコン基板Ｓ上に形成された第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜Ｏ１に注入されるイオンの種類や注入量が異なると、例えば弗酸等の薬液を供給した後に、酸化膜Ｏ１の高さにばらつきが生じることがある。
【００１３】
そこで、本実施形態においては、弗酸等の薬液を供給することにより生じる、第１の領域Ｒ１と第２の領域Ｒ２の間での酸化膜Ｏの高さのばらつきを抑制すべく、事前に弗酸等の薬液を供給して、第１の領域Ｒ１もしくは第２の領域Ｒ２を選択的に後退させることにした。例えば、「弗酸等の薬液を供給して、酸化膜Ｏ２を除去すると、図１に示すように、第１の領域Ｒ１に形成された酸化膜Ｏ１がαだけ後退し、第２の領域Ｒ２に形成された酸化膜Ｏ１がβ（＜α）だけ後退する」ことが判明している場合、図２に示すように、第２の領域Ｒ２に形成された酸化膜Ｏ１をα−βだけ事前に後退させる。こうすることで、第１、第２の領域Ｒ１、Ｒ２にイオンを注入した後に、弗酸等の薬液により酸化膜７を除去しても、図３に示すように、第１の領域Ｒ１と第２の領域Ｒ２との間に生じる酸化膜Ｏ１の高さのばらつきを抑制することができる。尚、酸化膜を後退させることは、酸化膜を薄くすることを意味する。
【００１４】
以下、図４−図２７を参照しながら、本実施形態における半導体装置の製造方法を具体的に説明する。図４−図２７は本発明の第１の実施形態における半導体装置の製造工程の説明図である。図４−図２７において、波断線の左側は、第１のトランジスタが形成される第１の領域Ｒ１であり、波断線の右側は、第１のトランジスタとは異なる第２のトランジスタが形成される第２の領域Ｒ２である。尚、本実施形態においては、第１のトランジスタをｎ−ＭＯＳトランジスタとし、第２のトランジスタをｐ−ＭＯＳトランジスタとする。
【００１５】
図４に示すように、先ず、シリコン基板１上に、熱酸化法により酸化膜２を形成する。酸化膜の膜厚は、例えば１０ｎｍとする。続いて、酸化膜２上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）により、シリコン窒化膜３を形成する。シリコン窒化膜３の膜厚は、例えば６０ｎｍ〜１２０ｎｍとする。そして、シリコン窒化膜３上に、フォトリソグラフィー法によりレジストパターンを形成して、該レジストパターンをマスクとして、シリコン窒化膜３及び酸化膜２をエッチングする。
【００１６】
次に、図５に示すように、シリコン窒化膜３をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、シリコン基板１をエッチングする。こうして、シリコン基板１にシリコントレンチ１Ｔを形成する。シリコントレンチ１Ｔは、シリコン基板１に複数の素子領域１Ａ、１Ｂを画定する。尚、素子領域１Ａ、１Ｂは、各種トランジスタが形成される活性領域である。シリコントレンチ１Ｔの深さは、例えば２００ｎｍ〜３５０ｎｍとする。必要に応じて、図６に示すように、シリコントレンチ１Ｔの内面に、熱酸化法により酸化膜４を形成しても良い。酸化膜４の膜厚は、例えば５ｎｍ程度とする。
【００１７】
次に、図７に示すように、シリコントレンチ１Ｔ及びシリコン窒化膜３上に、例えばＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；高密度プラズマ化学気相成長）により、酸化膜５を堆積する。こうして、シリコントレンチ１Ｔに酸化膜５を埋め込む。
【００１８】
次に、図８に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；化学的機械的研磨）により、酸化膜５を研磨する。本実施形態においては、シリコン窒化膜３をストッパ膜として、該シリコン窒化膜３の膜厚が例えば６０ｎｍになるまで酸化膜５を研磨する。
【００１９】
次に、図９に示すように、例えば燐酸（Ｈ3ＰＯ4）等の薬液を供給して、ウェットエッチングにより、シリコン窒化膜３を除去する。シリコン窒化膜３を除去することにより、酸化膜５が素子領域１Ａ、１Ｂよりも高くなる。続いて、例えば弗酸等の薬液を供給して、ウェットエッチングにより、酸化膜２を除去した後、８００〜１０００℃で高温アニールを行う。そして、シリコン基板１の素子領域１Ａ、１Ｂの表面に、熱酸化法により酸化膜７を形成する。尚、熱酸化法により形成される酸化膜７は、ＨＤＰ−ＣＶＤにより形成される酸化膜５より緻密な構造となる。したがって、酸化膜７は、酸化膜５に比べ、弗酸等の薬液のエッチングレートが低くなる。酸化膜７の膜厚は、例えば５ｎｍ〜２０ｎｍとする。
【００２０】
次に、図１０に示すように、シリコン基板１上に、フォトリソグラフィー法により、第１のレジストパターンＰ１を形成する。第１のレジストパターンＰ１は、ｎ−ＭＯＳトランジスタが形成される第１の領域Ｒ１を露出させ、ｐ−ＭＯＳトランジスタが形成される第２の領域Ｒ２を被覆する。そして、第１のレジストパターンＰ１をマスクとして、第１の領域Ｒ１に形成された素子領域１Ａに、ウェル注入及びチャネル注入を順番に実行する。
【００２１】
本実施形態においては、ウェル注入として、例えばＢ（ホウ素イオン）を、１００ｋｅｖ〜３００ｋｅｖの加速電圧下、５．０×１０13ｃｍ-2〜１．０×１０14ｃｍ-2のドーズ量でイオン注入する。続いて、チャネル注入として、例えばＢ（ホウ素イオン）を、５ｋｅｖ〜５０ｋｅｖの加速電圧下、１．０×１０11ｃｍ-2〜１．０×１０14ｃｍ-2または、Ｉｎ（インジウムイオン）を、２０ｋｅｖ〜２００ｋｅｖの加速電圧下、１．０×１０11ｃｍ-2〜１．０×１０14ｃｍ-2のドーズ量で注入する。
【００２２】
このとき、第１の領域Ｒ１に形成された酸化膜５は、素子領域１Ａと同様に、ＢやＩｎ等のイオンが注入され、例えば弗酸等の薬液によるエッチングレートが上昇することになる。
【００２３】
次に、図１１に示すように、硫酸と過酸化水素水の混合溶液（以下、硫酸過水とする）などの薬液を供給して、ウェットエッチングにより、第１のレジストパターンＰ１を剥離する。ただし、硫酸過水の代わりに、例えばアンモニアと過酸化水素水の混合溶液（以下、アンモニア過水とする）を使用しても良い。そして、シリコン基板１上に、フォトリソグラフィー法により、第２のレジストパターンＰ２を形成する。第２のレジストパターンＰ２は、ｎ−ＭＯＳトランジスタが形成される第１の領域Ｒ１を被覆して、ｐ−ＭＯＳトランジスタが形成される第２の領域Ｒ２を露出させる。そして、第２のレジストパターンＰ２をマスクとして、第２の領域Ｒ２に形成された素子領域１Ｂに、ウェル注入及びチャネル注入を順番に実行する。
【００２４】
本実施形態においては、ウェル注入として、Ｐ（リンイオン）を、２００ｋｅｖ〜９００ｋｅｖの加速電圧下、５．０×１０12ｃｍ-2〜１．０×１０14ｃｍ-2のドーズ量でイオン注入する。続いて、チャネル注入として、Ｐ（リンイオン）またはＡｓ（砒素イオン）を、２０ｋｅｖ〜２００ｋｅｖの加速電圧下、１．０×１０11ｃｍ-2〜１．０×１０14ｃｍ-2、のドーズ量で注入する。
【００２５】
このとき、第２の領域Ｒ２に形成された酸化膜５は、素子領域１Ｂと同様に、Ｐなどのイオンが注入され、例えば弗酸等の薬液によるエッチングレートが上昇することになる。ただし、第２の領域Ｒ２の酸化膜５に注入されるＡｓの原子量は、第１の領域Ｒ１の酸化膜５に注入されるＩｎの原子量よりも小さいので、第２の領域Ｒ２に形成された酸化膜５のエッチングレートは、第１の領域Ｒ１に形成された酸化膜５のエッチングレートより小さくなる。尚、ここでは、イオンの注入量を考慮していないが、イオンの注入量を考慮しても良い。
【００２６】
そこで、本実施形態においては、図１２に示すように、第２のレジストパターンＰ２をマスクとして、例えば弗酸等の薬液によるウェットエッチングを行い、第２の領域Ｒ２に形成された酸化膜５を事前に後退させる。
【００２７】
例えば、事前の実験によって、「弗酸等の薬液により酸化膜７を除去すると、第１の領域Ｒ１に形成された酸化膜５がαだけ後退し、第２の領域Ｒ２に形成された酸化膜５がβ（＜α）だけ後退する」ことが判明している場合、第２の領域Ｒ２に形成された酸化膜５をα−βだけ後退させる。こうすることで、酸化膜７の除去後に、第１の領域Ｒ１に形成された酸化膜５の高さと、第２の領域Ｒ２に形成された酸化膜５の高さを揃えることができる。すなわち、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５の高さのばらつきを抑制することができる。尚、酸化膜７は、酸化膜５よりも弗酸等の薬液によるエッチングレートが低い。そのため、弗酸等の薬液を供給して、酸化膜５を後退させても、酸化膜７が後退することはない。
【００２８】
次に、図１３に示すように、例えば硫酸過水など薬液を供給して、ウェットエッチングにより、第２のレジストパターンＰ２を剥離する。ただし、硫酸過水の代わりに、例えばアンモニア過水を使用しても良い。尚、第２の領域Ｒ２に形成された酸化膜５を後退させたので、第２のレジストパターンＰ２を剥離した現段階では、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５の高さにばらつきが存在している。すなわち、第１の領域Ｒ１に形成された酸化膜５は、第２の領域Ｒ２に形成された酸化膜５より高くなっている。
【００２９】
次に、図１４に示すように、例えば弗酸等の薬液を供給して、ウェットエッチングにより、酸化膜７を除去する。このとき、第１、第２の領域Ｒ１、Ｒ２に形成された酸化膜５は、互いに異なるエッチングレートでエッチングされる。しかしながら、本実施形態においては、該エッチングレートのばらつきを考慮して、事前に第２の領域Ｒに形成された酸化膜５を後退させているので、酸化膜７の除去が終了した時点では、第１、第２の領域Ｒ１に形成された酸化膜５の高さが揃うことになる。このように、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５の高さのばらつきを抑制することができる。
【００３０】
次に、図１５に示すように、例えば熱ＣＶＤにより、素子領域１Ａ、１Ｂの表面に酸化膜８を形成する。酸化膜８の膜厚は、例えば１ｎｍとする。続いて、ＣＶＤにより、酸化膜５及び酸化膜８上に、ポリシリコン膜９を形成する。ポリシリコン膜９の膜厚は、例えば１００ｎｍ〜１５０ｎｍとする。
【００３１】
次に、図１６に示すように、ポリシリコン膜９の表面に、例えばスピンコーティングにより、反射防止膜１０とフォトレジスト膜１１を順番に塗布する。続いて、フォトリソグラフィー法により、フォトレジスト膜１１をパターニングして、反射防止膜１０の表面に、レジストパターン１１ａを形成する。
【００３２】
次に、図１７に示すように、レジストパターン１１ａをマスクにして、反射防止膜１０、ポリシリコン膜９、及び酸化膜８をエッチングし、素子領域１Ａ、１Ｂ上にゲート絶縁膜１２及びゲート電極１３を形成する。そして、レジストパターン１１Ａ及び反射防止膜１０を除去する。
【００３３】
次に、図１８に示すように、フォトリソグラフィー法により、第３のレジストパターンＰ３を形成する。第３のレジストパターンＰ３は、ｎ−ＭＯＳトランジスタが形成される第１の領域Ｒ１を露出させ、ｐ−ＭＯＳトランジスタが形成される第２の領域Ｒ２を被覆する。続いて、ゲート電極１３及び第３のレジストパターンＰ３をマスクにして、イオン注入を行い、第１の領域Ｒ１に形成された素子領域１Ａに、ソースエクステンション領域１ａとドレインエクステンション領域１ｂを形成する。
【００３４】
次に、図１９に示すように、硫酸過水等の薬液を供給して、ウェットエッチングにより、第３のレジストパターンＰ３を除去した後、フォトリソグラフィー法により、第４のレジストパターンＰ４を形成する。第４のレジストパターンＰ４は、ｎ−ＭＯＳトランジスタが形成される第１の領域Ｒ１を被覆して、ｐ−ＭＯＳトランジスタが形成される第２の領域Ｒ２を露出させる。続いて、ゲート電極１３及び第４のレジストパターンＰ４をマスクにして、イオン注入を行い、第２の領域Ｒ２に形成された素子領域１Ｂに、ソースエクステンション領域１ａとドレインエクステンション領域１ｂを形成する。そして、硫酸過水等の薬液を供給して、ウェットエッチングにより、第４のレジストパターンＰ４を除去する。
【００３５】
次に、図２０に示すように、熱ＣＶＤにより、酸化膜５、素子領域１Ａ、１Ｂ、及びゲート電極１３上に、酸化シリコン膜を形成する。そして、酸化シリコン膜を異方性エッチングして、ゲート電極１３の両側壁面に、側壁絶縁膜１５を形成する。側壁絶縁膜１５の膜厚は、例えば９０ｎｍとする。
【００３６】
次に、図２１に示すように、フォトリソグラフィー法により、第５のレジストパターンＰ５を形成する。第５のレジストパターンＰ５は、ｎ−ＭＯＳトランジスタが形成される第１の領域Ｒ１を露出させ、ｐ−ＭＯＳトランジスタが形成される第２の領域Ｒ２を被覆する。続いて、ゲート電極１３、側壁絶縁膜１５、及び第５のレジストパターンＰ５をマスクにして、イオン注入を行い、第１の領域Ｒ１に形成された素子領域１Ａに、それぞれソース領域１ｃ及びドレイン領域１ｄを形成する。
【００３７】
次に、図２２に示すように、硫酸過水等の薬液を供給して、ウェットエッチングにより、第５のレジストパターンＰ５を除去した後、フォトリソグラフィー法により、第６のレジストパターンＰ６を形成する。第６のレジストパターンＰ６は、ｎ−ＭＯＳトランジスタが形成される第１の領域Ｒ１を被覆して、ｐ−ＭＯＳトランジスタが形成される第２の領域Ｒ２を露出させる。続いて、ゲート電極１３、側壁絶縁膜１５、及び第６のレジストパターンＰ６をマスクにして、イオン注入を行い、第２の領域Ｒ２に形成された素子領域１Ｂに、それぞれソース領域１ｃ及びドレイン領域１ｄを形成する。
【００３８】
次に、図２３に示すように、例えばＨＤＰ−ＣＶＤにより、素子領域１Ａ、１Ｂ、側壁絶縁膜１５、及び酸化膜５上に層間絶縁膜１６を堆積する。
【００３９】
次に、図２４に示すように、層間絶縁膜１６に、例えばマグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１ｃ及びドレイン領域１ｄに到達するコンタクトホールを形成する。そして、コンタクトホールの内壁に、例えばＣＶＤにより、ＴｉＮなどのバリアメタルを形成する。続いて、例えばＣＶＤにより、バリアメタル上にタングステン（Ｗ）膜を成膜する。こうして、コンタクトホールにタングステン（Ｗ）からなるコンタクトが埋め込まれ、ソース領域１ｃ及びドレイン領域１ｄに電気的に接続されたコンタクト１７が完成する。以上で、半導体装置の主要な製造工程が終了する。
【００４０】
以上のように、本実施形態においては、イオンが注入されることにより生じる、弗酸等の薬液による酸化膜５のエッチングレートの上昇を考慮して、第２の領域Ｒ２に形成される酸化膜５を事前に後退させている。そのため、ウェル注入／チャネル注入後に、弗酸等の薬液を供給して酸化膜７を除去しても、第１の領域Ｒ１と第２の領域Ｒ２との間に生じる、酸化膜５の高さのばらつきを抑制することができる。
【００４１】
さらに、本実施形態においては、スピンコーティングにより反射防止膜１０を塗布しているので、第１の領域Ｒ１と第２の領域Ｒ２との間に生じる、酸化膜５の高さのばらつきにより、ポリシリコン膜９の表面に凹凸が形成されると、反射防止膜１０の膜厚が不均一になる。このため、レジストパターン１１ａのパターン幅にばらつきが生じ、結果として、ゲート電極１３の線幅にもばらつきが生じる。しかしながら、本実施形態によれば、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５の高さのばらつきを抑制することが可能なので、ポリシリコン膜９の表面を全体にわたり平坦にすることができる。これにより、ポリシリコン膜９上に塗布される反射防止膜１０の膜厚を均一にでき、ゲート電極１３の線幅を均一にすることが可能となる。
【００４２】
さらに、第１の領域Ｒ１と第２の領域Ｒ２との間に生じる、酸化膜５の高さのばらつきを抑制できるので、例えば、酸化膜５を研磨するときのストッパ膜の膜厚、すなわちシリコン窒化膜３の膜厚を調整することで（図８を参照）、図２５に示すように、第１の領域Ｒ１に形成された素子領域１Ａと酸化膜５との段差と、第２の領域Ｒ２に形成された素子領域１Ｂと酸化膜５との段差を同時に無くすことも可能である。
【００４３】
第１の領域Ｒ１と第２の領域Ｒ２で、素子領域１Ａ、１Ｂの高さにばらつきが存在しなくても、反射防止膜１０の粘性や濡れ性によっては、反射防止膜１０の膜厚にばらつきが生じることがある。すなわち、素子領域１Ａ、１Ｂの高さにばらつきが存在しなくても、ゲート電極１３の線幅が均一にならないことがある。しかしながら、本発明によれば、第１、第２の領域Ｒ１、Ｒ２の双方において、素子領域１Ａと酸化膜５の段差と、素子領域１Ｂと酸化膜５の段差を無くすことができるので、反射防止膜１０の粘性や濡れ性に関係なく、該反射防止膜１０の膜厚を均一にすることができ、ゲート電極１３の線幅を均一にすることが可能となる。
【００４４】
尚、本実施形態においては、第１の領域Ｒ１に形成された酸化膜５のエッチングレートが第２の領域Ｒ２に形成された酸化膜５のエッチングレートより大きいため、酸化膜７の除去前に、弗酸等の薬液により第２の領域Ｒ２に形成された酸化膜５を後退させていた。しかしながら、第１の領域Ｒ１にｐ−ＭＯＳトランジスタを形成して、第２の領域Ｒ２にｎ−ＭＯＳトランジスタを形成する場合には、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５のエッチングレートの大小が逆転する。すなわち、第２の領域Ｒ２に形成された酸化膜５のエッチングレートが第１の領域Ｒ１に形成された酸化膜５のエッチングレートより大きくなる。そのため、酸化膜７の除去前に、弗酸等の薬液により第１の領域Ｒ１に形成された酸化膜５を後退させておく必要がある。この場合、図２６に示すように、第１の領域Ｒ１に形成された素子領域１Ａにウェル注入／チャネル注入をした後に、図２７に示すように、該ウェル注入／チャネル注入で使用した第１のレジストパターンＰ１をマスクとして、第１の領域Ｒ１に形成された酸化膜５を後退させる。
【００４５】
また、本実施形態においては、２種類のトランジスタ、すなわちｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタを混載する場合を説明してきた。しかしながら、本発明は、これに限定されるものではない。ウェル注入／チャネル注入で使用されるイオンの種類、加速電圧、又はドーズ量が異なれば、ｎ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタ、もしくは、ｐ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタなどの組み合せでも良い。さらに、３種類以上のトランジスタを混載しても良い。
【００４６】
また、酸化膜７の除去後に、第１の領域Ｒ１及び第２の領域Ｒ２のいずれかに形成された酸化膜５が素子領域１Ａ、１Ｂよりも低くなることが判明している場合には、例えば、酸化膜５を研磨するときのストッパ膜の膜厚、すなわちシリコン窒化膜３の膜厚を調整することで（図８を参照）、酸化膜５を素子領域１Ａ、１Ｂより高く、もしくは、素子領域１Ａ、１Ｂと同じ高さにしても良い。こうすれば、素子領域１Ａ、１Ｂの肩部、すなわち素子領域１Ａ、１Ｂの表面とシリコントレンチ１Ｔの内面との稜線部分が酸化膜５に覆われるので、例えばリーク電流の発生等、トランジスタ性能の低下を防止できる。
（第１の実施形態の変形例）
前述したように、第１の実施形態においては、第１の領域Ｒ１のウェル注入／チャネル注入が終了した時点、もしくは、第２の領域Ｒ２のウェル注入／チャネル注入が終了した時点で、弗酸等の薬液を供給して、第１の領域Ｒ１、もしくは、第２の領域に形成された酸化膜５を選択的に後退させていた。しかしながら、本発明は、これに限定されるものではない。例えば、第１の領域Ｒ１及び第２の領域Ｒ２のウェル注入／チャネル注入の両方が終了した後に、弗酸等の薬液を供給して酸化膜５を後退させても良い。
【００４７】
以下、本変形例について、シリコン基板１に、３種類のトランジスタ、すなわち第１〜第３のトランジスタを形成する場合を説明する。図２８−図３１は本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図である。図２８−図３１において、符号Ｒ３は、第３のトランジスタが形成される第３の領域、符号１Ｃは、第３の領域Ｒ３に形成される素子領域である。
【００４８】
例えば、事前の実験によって、「弗酸等の薬液により酸化膜７を除去すると、第１の領域Ｒ１に形成された酸化膜５がαだけ後退し、第２の領域Ｒ２に形成された酸化膜５がβ（＜α）だけ後退し、第３の領域Ｒ３に形成された酸化膜５がγ（＜β）だけ後退する」ことが判明している場合、図２８に示すように、先ず、フォトリソグラフィー法により、第７のレジストパターンＰ７を形成する。第７のレジストパターンＰ７は、第１の領域Ｒ１を覆い、第２、第３の領域Ｒ２、Ｒ３を露出させる。続いて、該第７のレジストパターンＰ７をマスクとして、弗酸等の薬液を供給し、第２、第３の領域Ｒ２、Ｒ３に形成された酸化膜５をα−βだけ後退させる。こうすれば、図２９に示すように、酸化膜７を除去した後に、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５の高さを揃えることができる。第７のレジストパターンＰ７は、第１の領域Ｒ１のウェル注入／チャネル注入で使用した第１のレジストパターンＰ１を反転させたものである。したがって、第１のレジストパターンＰ１のレジスト材をネガ型とし、第７のレジストパターンＰ７のレジスト材をポジ型とすれば、もしくは、第１のレジストパターンＰ１のレジスト材をポジ型とし、第７のレジストパターンＰ７のレジスト材をネガ型とすれば、共通のレチクルを使用して第１、第７のレジストパターンＰ１、Ｐ７を形成することができる。
【００４９】
第２、第３の領域Ｒ２、Ｒ３に形成された酸化膜５をα−βだけ後退させても、酸化膜７の除去後に、第１、第２の領域Ｒ１、Ｒ２と、第３の領域Ｒ３とで、酸化膜５の高さに大きなばらつきが残ることがある。この場合、必要に応じて、図３０に示すように、フォトリソグラフィー法により、第８のレジストパターンＰ８を形成する。第８のレジストパターンＰ８は、第１、第２の領域Ｒ１、Ｒ２を覆い、第３の領域Ｒ３だけを露出させる。続いて、該第８のレジストパターンＰ８をマスクとして、弗酸等の薬液を供給し、第３の領域Ｒ３に形成された酸化膜をα−β−γだけ後退させる。こうすれば、図３１に示すように、第１、第２、第３の領域Ｒ１、Ｒ２、Ｒ３に形成された全ての酸化膜５の高さを揃えることができる。
【００５０】
尚、本変形例では、酸化膜７を除去する前に、弗酸等の薬液により酸化膜５を後退させているが、本発明は、これに限定されるものではない。例えば、酸化膜７を除去した後に、弗酸等の薬液を供給して、酸化膜５を後退させても良い。
（第１の実施形態の変形例）
前述したように、第１の実施形態においては、ｎ−ＭＯＳトランジスタのゲート絶縁膜の膜厚と、ｐ−ＭＯＳトランジスタのゲート絶縁膜の膜厚は同じであった。そのため、第１の領域Ｒ１に形成された素子領域１Ａと、第２の領域Ｒ２に形成された素子領域１Ｂに、同時にゲート絶縁膜を形成することができた。しかしながら、第１、第２の領域Ｒ１、Ｒ２のいずれかに例えば高耐圧トランジスタを形成して、残りに例えば低耐圧トランジスタ(コアトランジスタ)を形成する場合、第１の領域Ｒ１と第２の領域Ｒ２とで、ゲート絶縁膜の膜厚に違いが生じることがある。例えば、高耐圧トランジスタのゲート絶縁膜は、低耐圧トランジスタのゲート絶縁膜よりも厚いので、低耐圧トランジスタと高耐圧トランジスタを混載する場合、第１の領域Ｒ１と第２の領域Ｒ２で、ゲート絶縁膜の作り分けが必要となる。
【００５１】
以下、第１の領域Ｒ１に低耐圧トランジスタを形成して、第２の領域Ｒ２に高耐圧トランジスタを形成する、所謂マルチゲートトランジスタ形成の場合を説明する。図３２−図３５は本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図である。
【００５２】
素子領域１Ａ、１Ｂに形成された酸化膜７を除去した後、図３２に示すように、第１、第２の領域Ｒ１、Ｒ２に存在する素子領域１Ａ、１Ｂ上にシリコン酸化膜２０を形成する。シリコン酸化膜２０の膜厚は、第２の領域Ｒ２に形成される高耐圧トランジスタのゲート絶縁膜の膜厚と同じにする。尚、高耐圧トランジスタのゲート絶縁膜の膜厚は、例えば１０ｎｍとする。
【００５３】
次に、図３３に示すように、第２の領域Ｒ２をレジスト１８で覆い、弗酸等の薬液を供給して、ウェットエッチングにより、第１の領域Ｒ１に形成されたシリコン酸化膜２０を除去する。そして、該レジスト１８をマスクとして、第１の領域Ｒ１に存在する素子領域１Ａにシリコン酸化膜２１を形成する。シリコン酸化膜２１の膜厚は、第１の領域Ｒ１に形成される低耐圧トランジスタのゲート絶縁膜の膜厚と同じにする。尚、低耐圧トランジスタのゲート絶縁膜は、例えば１ｎｍとする。
【００５４】
以上のように、第１の領域Ｒ１に低耐圧トランジスタを形成して、第２の領域Ｒ２に高耐圧トランジスタを形成する場合、第１の領域Ｒ１と第２の領域Ｒ２で、弗酸等の薬液による処理回数が異なる。すなわち、低耐圧トランジスタが形成される第１の領域Ｒ１に形成された酸化膜５の後退は、高耐圧トランジスタが形成される第２の領域Ｒ２に形成された酸化膜５の後退より、シリコン酸化膜２０の除去分だけ多くなる。そのため、第１の領域Ｒ１に形成される酸化膜５は、第２の領域Ｒ２に形成される酸化膜５よりも、弗酸等の薬液による処理１回分だけ大きく後退する。したがって、図３２に示すように、シリコン酸化膜２０の形成時に、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５の高さが揃っていても、低耐圧トランジスタ及び高耐圧トランジスタのゲート絶縁膜の完成後には、図３３に示すように、該酸化膜５の高さにばらつきが生じることになる。
【００５５】
そこで、本変形例においては、図３４に示すように、シリコン酸化膜２０を形成する前に、低耐圧トランジスタが形成される第１の領域Ｒ１をレジストパターン１９で覆い、弗酸等の薬液を供給することで、第２の領域Ｒ２に形成される酸化膜５を事前に後退させることにした。例えば、弗酸等の薬液による１回の処理で、第１の領域Ｒ１に形成された酸化膜５がδだけ後退することが判明していれば、第２の領域Ｒ２に形成された酸化膜５を事前にδだけ後退させる。こうすれば、低耐圧トランジスタ及び高耐圧トランジスタの形成過程で、第１の領域Ｒ１だけに弗酸等の薬液を供給しても、図３５に示すように、第１の領域Ｒ１と第２の領域Ｒ２での、酸化膜５の高さのばらつきを抑制することができる。すなわち、本実施形態においては、第１の領域Ｒ１と第２の領域Ｒ２で、弗酸等の薬液による処理回数が異なることまでを考慮して、事前に酸化膜５を後退させているのである。
（第２の実施形態）
［本実施形態における半導体装置の製造方法］
最初に、図３６、図３７を参照しながら、本実施形態における半導体装置の製造方法の原理を説明する。
【００５６】
前述したように、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜５のエッチングレートが異なっていた。そのため、ウェル注入／チャネル注入の終了後に、シリコン基板１に弗酸等の薬液を供給すると、酸化膜５の高さにばらつきが生じていた。
【００５７】
そこで、第２の実施形態においては、ウェル注入／チャネル注入の終了後に、第１、第２の領域Ｒ１、Ｒ２に形成された酸化膜５を後退させる代わりに、図３６に示すように、ウェル注入／チャネル注入の終了後に、酸化膜５上に酸化膜３０を堆積することにした。こうすれば、第１の領域Ｒ１と第２の領域Ｒ２で、弗酸等の薬液によるエッチングレートが均一になるので、シリコン基板１に弗酸等の薬液を供給しても、図３７に示すように、酸化膜３０の高さにばらつきが生じることがない。
【００５８】
以下、図３８−図４６を参照しながら、本実施形態における半導体装置の製造方法を具体的に説明する。図３８−図４６は本発明の第２の実施形態における半導体装置の製造工程の説明図である。第１、第２の領域Ｒ１、Ｒ２に形成された素子領域１Ａ、１Ｂについて、ウェル注入とチャネル注入が終了したら、図３８に示すように、ＨＤＰ−ＣＶＤにより、酸化膜５及び酸化膜７上に、酸化膜３０を堆積する。酸化膜３０の厚みは１００〜２００ｎｍ程度とする。本実施形態においては、酸化膜３０を使用しているが、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）であっても良い。
【００５９】
次に、図３９に示すように、ＣＭＰにより、膜厚が５０〜１００ｎｍ程度になるまで、酸化膜３０を研磨する。こうして、酸化膜３０の表面を平坦にする。
【００６０】
次に、図４０に示すように、酸化膜３０の表面に、スピンコーティングにより、反射防止膜３１及びフォトレジスト３２を順番に塗布する。そして、フォトリソグラフィー法により、フォトレジスト３２をパターニングして、反射防止膜３１上に、第９のレジストパターンＰ９を形成する。第９のレジストパターンＰ９は、反射防止膜３１における、素子領域１Ａ、１Ｂが存在する領域だけを露出させ、酸化膜５が存在する領域を被覆する。
【００６１】
次に、図４１に示すように、第９のレジストパターンＰ９をマスクとして、ドライエッチングにより、反射防止膜３１及び酸化膜３０を除去する。こうして、酸化膜７の表面を露出させる。そして、第９のレジストパターンＰ９及び反射防止膜３１を除去する。尚、本実施形態においては、酸化膜７の表面を露出させるために、ドライエッチングを使用しているが、本発明は、これに限定されるものではない。例えば、ドライエッチングとウェットエッチングを組み合わせても良い。すなわち、図４２に示すように、ドライエッチングにより、膜厚が１０〜３０ｎｍ程度になるまで、酸化膜７上に存在する酸化膜３０を除去した後、図４３に示すように、弗酸等の薬液を供給して、ウェットエッチングにより、酸化膜７の表面に残留している酸化膜３０を除去しても良い。
【００６２】
次に、図４４に示すように、例えば弗酸等の薬液を供給して、ウェットエッチングにより、酸化膜７を除去する。このとき、酸化膜５上に堆積された酸化膜３０は、同ウェットエッチングにより後退する。しかしながら、酸化膜３０は、ウェル注入／チャネル注入の実施後に形成されているため、第１の領域Ｒ１と第２の領域Ｒ２とで、エッチングレートが均一である。したがって、例えば酸化膜７を除去するために、ウェル注入／チャネル注入後に弗酸等の薬液を供給しても、第１の領域Ｒ１と第２の領域Ｒ２で、酸化膜３０の高さにばらつきが生じることがない。
【００６３】
尚、本実施形態においては、酸化膜７を除去するときに、酸化膜５の表面が素子領域１Ａ、１Ｂの表面よりも高い場合を説明している。しかしながら、本発明は、これに限定されるものではない。
【００６４】
例えば、図４５に示すように、酸化膜７を除去する前に、酸化膜５の表面が素子領域１Ａ、１Ｂの表面よりも低くなっていても良い。酸化膜５の表面が素子領域１Ａ、１Ｂの表面より低くければ、素子領域１Ａ、１Ｂの表面と同じ高さになるまで、酸化膜３０を後退させても、第１の領域Ｒ１と第２の領域Ｒ２で、エッチングレートにばらつきが生じない。このため、図４６に示すように、第１の領域Ｒ１に形成された素子領域１Ａと酸化膜５との段差と、第２の領域Ｒ２に形成された素子領域１Ｂと酸化膜５との段差を同時かつ容易に無くすことができる。さらに、素子領域１Ａ、１Ｂの肩部が酸化膜３０で覆われるため、例えばリーク電流の発生等、トランジスタ性能の低下を防止できる。尚、以上のような製造方法により製造されるので、本実施形態におけるシリコントレンチ１Ｔには、２種類の酸化膜、すなわち、酸化膜５と、酸化膜５に積層され、該酸化膜５よりイオン濃度が低い酸化膜３０とが埋め込まれる。
【００６５】
以上の実施形態によれば、以下の構成が得られる。
【００６６】
［付記１］
半導体基板にトレンチを形成して、第１、第２の素子領域を画定する工程と、
前記トレンチに第１の酸化膜を埋め込む工程と、
前記第１、第２の素子領域の表面に第２の酸化膜を形成する工程と、
前記第１の素子領域及び前記第１の酸化膜の一部を含む第１の領域を露出させる第１のマスクを使用して、第１のイオン注入を実施する工程と、
前記第２の素子領域及び前記第１の酸化膜の一部を含む第２の領域を露出させる第２のマスクを使用して、第２のイオン注入を実施する工程と、
前記第１の素子領域及び前記第２の素子領域に含まれる前記第２の酸化膜をエッチングにより除去する工程とを含み、
前記第１又は第２のイオン注入を実施した後に、前記第１又は第２のマスクを使用して、前記第１の酸化膜を選択的に薄膜化することを特徴とする半導体装置の製造方法。
【００６７】
［付記２］
前記第２の酸化膜を除去した後に、前記第１、第２の素子領域上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をパターニングして、トランジスタのゲート電極を形成する工程と、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
【００６８】
［付記３］
前記導電膜をパターニングする工程は、
前記導電膜上に塗布系の反射防止膜を形成する工程と、
前記反射防止膜上にレジスト膜を形成する工程と、
前記レジスト膜をフォトリソグラフィー法によりパターニングする工程と、
前記レジスト膜をマスクとして、前記反射防止膜及び前記導電膜をエッチングする工程と、
を含むことを特徴とする付記２に記載の半導体装置の製造方法。
【００６９】
［付記４］
前記第１の酸化膜は化学気相成長法により形成され、
前記第２の酸化膜は熱酸化法により形成されることを特徴とする付記１に記載の半導体装置の製造方法。
【００７０】
［付記５］
前記第２の酸化膜を除去するときに、弗酸を含む薬液を用いることを特徴とする付記１に記載の半導体装置の製造方法。
【００７１】
［付記６］
半導体基板にトレンチを形成して、複数の素子領域を画定する工程と、
前記トレンチに第１の酸化膜を埋め込む工程と、
前記複数の素子領域の表面に第２の酸化膜を形成する工程と、
前記複数の素子領域にイオンを注入する工程と、
前記複数の素子領域にイオンを注入した後に、前記第１の酸化膜上に第３の酸化膜を形成する工程と、
前記第１の酸化膜上に前記第３の酸化膜を形成した後に、前記第２の酸化膜をエッチングにより除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００７２】
［付記７］
前記第３の酸化膜を形成する工程は、
前記素子領域及び前記第１の酸化膜上に、前記第３の酸化膜を堆積する工程と、
前記素子領域上に堆積された前記第３の酸化膜をエッチングにより除去する工程と、
を含むことを特徴とする付記６に記載の半導体装置の製造方法。
【００７３】
［付記８］
前記第３の酸化膜の表面は化学的機械的研磨により平坦化されることを特徴とする付記６に記載の半導体装置の製造方法。
【００７４】
［付記９］
前記第２の酸化膜を除去した後に、前記素子領域上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をパターニングして、トランジスタのゲート電極を形成する工程と、
を含むことを特徴とする付記６に記載の半導体装置の製造方法。
【００７５】
［付記１０］
前記導電膜をパターニングする工程は、
前記導電膜上に塗布系の反射防止膜を形成する工程と、
前記反射防止膜上にレジスト膜を形成する工程と、
前記レジスト膜をフォトリソグラフィー法によりパターニングする工程と、
前記レジスト膜をパターニングした後に、前記レジスト膜をマスクとして、前記反射防止膜及び前記導電膜をエッチングする工程と、
を含むことを特徴とする付記９に記載の半導体装置の製造方法。
【００７６】
［付記１１］
前記第２の酸化膜は熱酸化法により形成され、
前記第３の酸化膜は化学気相成長法により形成されることを特徴とする付記６に記載の半導体装置の製造方法。
【００７７】
［付記１２］
前記第２の酸化膜を除去するときに、弗酸を含む薬液を用いることを特徴とする付記６に記載の半導体装置の製造方法。
【００７８】
［付記１３］
トレンチにより複数の素子領域が画定された半導体基板と、
前記トレンチに埋め込まれた酸化膜と、
前記複数の素子領域の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されるゲート電極と、
を含み、
前記酸化膜の少なくとも一部は、第１の層と、前記第１の層上に積層され、該第１の層よりもイオン濃度が低い第２の層とを具備することを特徴とする半導体装置。
【００７９】
［付記１４］
前記素子領域の表面からの前記酸化膜の高さが均一であることを特徴とする付記１３に記載の半導体装置。
【００８０】
［付記１５］
前記酸化膜の表面と前記素子領域の表面が同一平面内に含まれることを特徴とする付記１３に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態における半導体装置の製造方法の原理の説明図（その１）。
【図２】本発明の第１の実施形態における半導体装置の製造方法の原理の説明図（その２）。
【図３】本発明の第１の実施形態における半導体装置の製造方法の原理の説明図（その３）。
【図４】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１）。
【図５】本発明の第１の実施形態における半導体装置の製造工程の説明図（その２）。
【図６】本発明の第１の実施形態における半導体装置の製造工程の説明図（その３）。
【図７】本発明の第１の実施形態における半導体装置の製造工程の説明図（その４）。
【図８】本発明の第１の実施形態における半導体装置の製造工程の説明図（その５）。
【図９】本発明の第１の実施形態における半導体装置の製造工程の説明図（その６）。
【図１０】本発明の第１の実施形態における半導体装置の製造工程の説明図（その７）。
【図１１】本発明の第１の実施形態における半導体装置の製造工程の説明図（その８）。
【図１２】本発明の第１の実施形態における半導体装置の製造工程の説明図（その９）。
【図１３】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１０）。
【図１４】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１１）。
【図１５】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１２）。
【図１６】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１３）。
【図１７】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１４）。
【図１８】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１５）。
【図１９】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１６）。
【図２０】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１７）
【図２１】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１８）。
【図２２】本発明の第１の実施形態における半導体装置の製造工程の説明図（その１９）。
【図２３】本発明の第１の実施形態における半導体装置の製造工程の説明図（その２０）。
【図２４】本発明の第１の実施形態における半導体装置の製造工程の説明図（その２１）。
【図２５】本発明の第１の実施形態における半導体装置の製造工程の説明図（その２２）。
【図２６】本発明の第１の実施形態における半導体装置の製造工程の説明図（その２３）。
【図２７】本発明の第１の実施形態における半導体装置の製造工程の説明図（その２４）。
【図２８】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その１）。
【図２９】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その２）。
【図３０】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その３）。
【図３１】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その４）。
【図３２】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その１）。
【図３３】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その２）。
【図３４】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その３）。
【図３５】本発明の第１の実施形態の変形例における半導体装置の製造工程の説明図（その４）。
【図３６】本発明の第２の実施形態における半導体装置の製造方法の原理を説明する説明図（その１）。
【図３７】本発明の第２の実施形態における半導体装置の製造方法の原理を説明する説明図（その２）。
【図３８】本発明の第２の実施形態における半導体装置の製造工程の説明図（その１）。
【図３９】本発明の第２の実施形態における半導体装置の製造工程の説明図（その２）。
【図４０】本発明の第２の実施形態における半導体装置の製造工程の説明図（その３）。
【図４１】本発明の第２の実施形態における半導体装置の製造工程の説明図（その４）。
【図４２】本発明の第２の実施形態における半導体装置の製造工程の説明図（その５）。
【図４３】本発明の第２の実施形態における半導体装置の製造工程の説明図（その６）。
【図４４】本発明の第２の実施形態における半導体装置の製造工程の説明図（その７）。
【図４５】本発明の第２の実施形態における半導体装置の製造工程の説明図（その８）。
【図４６】本発明の第２の実施形態における半導体装置の製造工程の説明図（その９）。
【符号の説明】
【００８２】
１…シリコン基板、１Ａ…素子領域、１Ｂ…素子領域、１Ｔ…シリコントレンチ、５…酸化膜、７…酸化膜、８…シリコン酸化膜、９…ポリシリコン膜、１０…反射防止膜、１１…フォトレジスト膜、３０…酸化膜、Ｐ１…第１のレジストパターン、Ｐ２…第２のレジストパターン、Ｒ１…第１の領域、Ｒ２…第２の領域。
【図１】
0005446068.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005446068.tif 000006
【図６】
0005446068.tif 000007
【図７】
0005446068.tif 000008
【図８】
0005446068.tif 000009
【図９】
0005446068.tif 000010
【図１０】
0005446068.tif 000011
【図１１】
0005446068.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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