(57)【特許請求の範囲】
【請求項１】
基板上に、第１の拡散層、チャネル領域、第２の拡散層がこの順に形成された四角柱状の柱状半導体層と、
前記柱状半導体層を間に挟んで、互いに対称な２つの方向に沿ってそれぞれ延びる浮遊ゲートと、
前記柱状半導体層を間に挟んで、前記２つの方向以外の互いに対称な２つの方向に沿って延びる制御ゲート線と、
前記柱状半導体層と前記浮遊ゲートとの間に形成されたトンネル絶縁膜と、を備え、
前記制御ゲート線は、当該制御ゲート線が延びる方向においては、前記浮遊ゲートの外側にインターポリ絶縁膜を介して形成される一方で、前記制御ゲート線が延びる方向と、前記柱状半導体層が延びる方向と、の双方に直交する方向においては、前記柱状半導体層の外側に前記浮遊ゲートを介することなくインターポリ絶縁膜を介して形成されている、
ことを特徴とする半導体装置。
【請求項２】
前記制御ゲート線が延びる方向に対して直交する方向における前記浮遊ゲートの幅は、前記直交する方向における前記柱状半導体層の幅と等しい、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記浮遊ゲートは、その３つの側壁が前記制御ゲート線に囲まれる、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の拡散層が上部に形成されたフィン状半導体層を備え、前記制御ゲート線が延びる方向における前記柱状半導体層の幅は、前記フィン状半導体層の幅と等しく、前記フィン状半導体層が延びる方向は、前記制御ゲート線が延びる方向に対して垂直である、ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記第１の絶縁膜をエッチバックして露出した前記フィン状シリコン層の周囲にトンネル絶縁膜を形成し、前記トンネル絶縁膜の周囲に第１のポリシリコン膜を成膜し、前記第１のポリシリコン膜をエッチングし、前記フィン状シリコン層の側壁に残存させ、前記フィン状シリコン層が延びる方向に対して垂直な方向に第１のレジストを形成するとともに、前記フィン状シリコン層と前記第１のポリシリコン膜とをエッチングすることにより、柱状シリコン層と、当該柱状シリコン層を間に挟んで互いに対称な２つの方向にそれぞれ配置される浮遊ゲートと、を形成する第２工程と、
前記第２工程の後、インターポリ絶縁膜を堆積し、前記インターポリ絶縁膜の周囲に第２のポリシリコン膜を成膜し、前記第２のポリシリコン膜をエッチングすることで、前記浮遊ゲート及び前記柱状シリコン層の側壁に残存させ、制御ゲート線を形成する第３工程と、を備え、
前記浮遊ゲートの幅を、前記柱状シリコン層の幅と等しくする、ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第３工程の後、第２のレジストを成膜し、前記第２のレジストをエッチバックし、前記制御ゲート線の上部を露出させ、露出した前記制御ゲート線の上部をエッチングにより除去する第４工程をさらに備える、ことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
基板上の小さな占有面積で浮遊ゲートと制御ゲートの間の容量を大きくすることができ、優れた書き込み、消去効率を有するとともに、半導体基板の表面に形成された柱状半導体層の側壁に柱状半導体層を取り囲むように形成された浮遊ゲート及び制御ゲートを有するメモリセルからなるフラッシュメモリが提案されている（例えば、特許文献１を参照）。【０００３】
このような浮遊ゲートが柱状半導体層を取り囲む構造では、制御ゲートが浮遊ゲートを取り囲むことになるため、制御ゲート線の幅が大きくなり、メモリセルアレイとしたときに制御ゲート線の間隔が小さくなる。そのため、制御ゲート線間での容量が増大する。その一方で、制御ゲート線間の距離を広くすると集積度が低下してしまう。
【０００４】
また、浮遊ゲートと制御ゲートとの間の容量を大きくするために、Tri-Control Gate Surrounding Gate Transistor (TCG-SGT) Flash Memory Cellが提案された（例えば、非特許文献１を参照）。
このTCG-SGTフラッシュメモリセルでは、制御ゲートが、浮遊ゲートの側面とともに、浮遊ゲートの上面と下面とを覆う構造を有するため、浮遊ゲートと制御ゲートとの間の容量を大きくすることができ、書き込み、消去が容易になる。しかしながら、このような制御ゲートが浮遊ゲートの上面と下面とを覆う構造を製造することは容易ではない。【０００５】
また、ゲート配線と基板間の寄生容量を低減するため、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦｉｎＦＥＴ（例えば、非特許文献２を参照）では、１つのフィン状半導体層の周囲に形成した第１の絶縁膜をエッチバックし、フィン状半導体層を露出させることで、ゲート配線と基板間の寄生容量を低減している。
ＳＧＴ（Surrounding Gate Transistor）フラッシュメモリセルにおいても、ゲート配線と基板間の寄生容量を低減するため、このような第１の絶縁膜を用いることが有効である。しかしながら、ＳＧＴフラッシュメモリセルでは、フィン状半導体層に加え、柱状半導体層を形成するための工夫が必要である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８-１４８５８７号公報
【非特許文献】
【０００７】
【非特許文献１】Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka, “A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory", Solid-State Electronics, Vol.50, No.6, pp.924-928, June 2006
【非特許文献２】High performance 22/20nm FinFET CMOS devices with advanced high-K/metal gate scheme, IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の事情を鑑みてなされたものであり、制御ゲート線間の容量を低減でき、かつ、高集積化が実現された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の観点に係る半導体装置は、
基板上に、第１の拡散層、チャネル領域、第２の拡散層がこの順に形成された四角柱状の柱状半導体層と、
前記柱状半導体層を間に挟んで、互いに対称な２つの方向に沿ってそれぞれ延びる浮遊ゲートと、
前記柱状半導体層を間に挟んで、前記２つの方向以外の互いに対称な２つの方向に沿って延びる制御ゲート線と、
前記柱状半導体層と前記浮遊ゲートとの間に形成されたトンネル絶縁膜と、を備え、
前記制御ゲート線は、当該制御ゲート線が延びる方向においては、前記浮遊ゲートの外側にインターポリ絶縁膜を介して形成される一方で、前記制御ゲート線が延びる方向と、前記柱状半導体層が延びる方向と、の双方に直交する方向においては、前記柱状半導体層の外側に前記浮遊ゲートを介することなくインターポリ絶縁膜を介して形成されている、
ことを特徴とする。
【００１０】
前記制御ゲート線が延びる方向に対して直交する方向における前記浮遊ゲートの幅は、前記直交する方向における前記柱状半導体層の幅と等しい、ことが好ましい。
【００１１】
前記浮遊ゲートは、その３つの側壁が前記制御ゲート線に囲まれる、ことが好ましい。
前記第１の拡散層が上部に形成されたフィン状半導体層を備え、前記制御ゲート線が延びる方向における前記柱状半導体層の幅は、前記フィン状半導体層の幅と等しく、前記フィン状半導体層が延びる方向は、前記制御ゲート線が延びる方向に対して垂直である、ことが好ましい。【００１２】
本発明の第２の観点に係る半導体装置の製造方法は、
シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記第１の絶縁膜をエッチバックして露出した前記フィン状シリコン層の周囲にトンネル絶縁膜を形成し、前記トンネル絶縁膜の周囲に第１のポリシリコン膜を成膜し、前記第１のポリシリコン膜をエッチングし、前記フィン状シリコン層の側壁に残存させ、前記フィン状シリコン層が延びる方向に対して垂直な方向に第１のレジストを形成するとともに、前記フィン状シリコン層と前記第１のポリシリコン膜とをエッチングすることにより、柱状シリコン層と、当該柱状シリコン層を間に挟んで互いに対称な２つの方向にそれぞれ配置される浮遊ゲートと、を形成する第２工程と、
前記第２工程の後、インターポリ絶縁膜を堆積し、前記インターポリ絶縁膜の周囲に第２のポリシリコン膜を成膜し、前記第２のポリシリコン膜をエッチングすることで、前記浮遊ゲート及び前記柱状シリコン層の側壁に残存させ、制御ゲート線を形成する第３工程と、を備え、
前記浮遊ゲートの幅を、前記柱状シリコン層の幅と等しくする、ことを特徴とする。
【００１４】
前記第３工程の後、第２のレジストを成膜し、前記第２のレジストをエッチバックし、前記制御ゲート線の上部を露出させ、露出した前記制御ゲート線の上部をエッチングにより除去する第４工程をさらに備える、ことが好ましい。
【発明の効果】
【００１５】
本発明によれば、制御ゲート線間の容量を低減でき、かつ、高集積化が実現された半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る半導体装置の斜視図である。
【図２】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図３】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図４】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図５】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図６】（（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図７】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図８】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図９】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１０】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１１】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１２】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１３】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１４】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１５】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１６】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１７】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１８】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図１９】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２０】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２１】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２２】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２３】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２４】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２５】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２６】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【図２７】（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ’線での断面図であり、（Ｃ）は（Ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。なお、本発明の範囲は、以下に示す実施形態によって限定されない。
【００１８】
図１に示すように、本実施形態に係る半導体装置は、基板側から、第１の拡散層２０３、チャネル領域２１０及び第２の拡散層２０２がこの順に形成され、上下方向（Ｚ軸方向）に沿って延びる四角柱状の柱状半導体層２０１を備えている。柱状半導体層２０１を間に挟み、互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート２０６、２０７が配置されている。柱状半導体層２０１を間に挟み、その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線２０９が配置されている。柱状半導体層２０１と浮遊ゲート２０６、２０７との間には、それぞれトンネル絶縁膜２０４、２０５が配置されている。インターポリ絶縁膜２０８を間に介在させた状態で浮遊ゲート２０６、２０７及び柱状半導体層２０１の外周に、Ｙ軸に沿って延びる制御ゲート線２０９が配置されている。
【００１９】
本実施形態の半導体装置は、柱状半導体層２０１を間に挟み、互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート２０６、２０７が配置され、柱状半導体層２０１を間に挟み、その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線２０９が配置されている。このため、本実施形態の半導体装置は、制御ゲート線２０９が延びるＹ軸方向に直交する断面（ＸＺ平面）においては、柱状半導体層２０１と制御ゲート線２０９とで構成される。このような構造であれば、Ｘ軸方向には、浮遊ゲート２０６、２０７、及び、トンネル絶縁膜２０４、２０５が存在しないことになるため、互いにＸ軸方向に隣接する制御ゲート線２０９間の間隔を広げることができるとともに、制御ゲート線２０９間の容量を低減することができる。この結果、高集積なメモリセルアレイが実現される。
【００２０】
本実施形態の半導体装置では、制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における浮遊ゲート２０６、２０７の幅は、制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における柱状半導体層２０１の幅と等しい。このため、柱状半導体層２０１と浮遊ゲート２０６、２０７を同一工程で形成することができる。
【００２１】
制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における浮遊ゲート２０６、２０７の幅は、制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における柱状半導体層２０１の幅と等しいことから、浮遊ゲート２０６、２０７は、その３つの側壁において制御ゲート線２０９によって囲まれるようになる。このため、浮遊ゲート２０６、２０７と制御ゲート線２０９との間に大きな容量を確保することができる。
【００２２】
図２に本発明の実施形態に係る半導体装置を示す。図１に示すメモリセルを行列（碁盤状のマトリックス）上に配置したものである。
図２に示すように、シリコン基板１０１上に、第１の絶縁膜１０８が周囲に形成されたフィン状シリコン層１０５、１０６、１０７が形成されている。制御ゲート線１４７、１４８と基板１０１との間に第１の絶縁膜１０８が介在することにより、制御ゲート線１４７、１４８と基板１０１との間の容量が低減されるようになる。フィン状シリコン層１０５、１０６、１０７の上部に、ソース線となる第１の拡散層１５６、１５７、１５８がＸ軸（図１参照、以下の各図３〜２７で同様である。）に沿って延びるように形成されている。フィン状シリコン層１０５、１０６、１０７上に柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６がＺ軸（図１参照、以下の各図３〜２７で同様である。）に沿って延びるように形成されている。また、制御ゲート線１４７、１４８は、Ｙ軸（図１参照、以下の各図３〜２７で同様である。）に沿って延びるように形成されている。
【００２３】
図２を参照して、一行一列目のメモリセルには、基板側１０１から第１の拡散層１５６、チャネル領域２１１、第２の拡散層１５０がこの順に形成された柱状シリコン層１２１と、柱状シリコン層１２１を挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１３３、１３４とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７が配置されている。柱状シリコン層１２１と浮遊ゲート１３３、１３４との間にはトンネル絶縁膜１２７が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３３、１３４及び柱状シリコン層１２１の外周に、Ｙ軸に沿って延びる制御ゲート線１４７が配置されている。
【００２４】
また、図２を参照して、一行二列目のメモリセルには、基板側１０１から第１の拡散層１５７、チャネル領域２１２、第２の拡散層１５１がこの順に形成された柱状シリコン層１２２と、柱状シリコン層１２２を挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１３５、１３６とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７が配置されている。柱状シリコン層１２２と浮遊ゲート１３５、１３６との間にはトンネル絶縁膜１２８が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３５、１３６及び柱状シリコン層１２２の外周に、Ｙ軸に沿って延びる制御ゲート線１４７が配置されている。
【００２５】
また、図２を参照して、一行三列目のメモリセルには、基板側１０１から第１の拡散層１５８、チャネル領域２１３、第２の拡散層１５２がこの順に形成された柱状シリコン層１２３と、柱状シリコン層１２３を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート１３７、１３８が配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７が配置されている。柱状シリコン層１２３と浮遊ゲート１３７、１３８との間にはトンネル絶縁膜１２９が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３７、１３８及び柱状シリコン層１２３の外周に、Ｙ軸に沿って延びる制御ゲート線１４７が配置されている。
【００２６】
図２を参照して、二行一列目のメモリセルには、基板側１０１から第１の拡散層１５６、チャネル領域、第２の拡散層１５３がこの順に形成された柱状シリコン層１２４と、前記柱状シリコン層１２４を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１３９、１４０とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に制御ゲート線１４８が配置されている。柱状シリコン層１２４と浮遊ゲート１３９、１４０との間にはトンネル絶縁膜１３０が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３９、１４０及び柱状シリコン層１２４の外周に、Ｙ軸に沿って延びる制御ゲート線１４８が配置されている。
【００２７】
図２を参照して、二行二列目のメモリセルには、シリコン基板１０１側から第１の拡散層１５７、チャネル領域２１５、第２の拡散層１５４がこの順に形成された柱状シリコン層１２５と、柱状シリコン層１２５を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）にそれぞれ形成された浮遊ゲート１４１、１４２とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４８が配置されている。柱状シリコン層１２５と浮遊ゲート１４１、１４２との間にはトンネル絶縁膜１３１が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１４１、１４２及び柱状シリコン層１２５の外周に、Ｙ軸に沿って延びる制御ゲート線１４８が配置されている。
【００２８】
図２を参照して、二行三列目のメモリセルには、基板側１０１から第１の拡散層１５８、チャネル領域、第２の拡散層１５５がこの順に形成された柱状シリコン層１２６と、柱状シリコン層１２６を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１４３、１４４とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に制御ゲート線１４８が配置されている。柱状シリコン層１２６と浮遊ゲート１４３、１４４との間にはトンネル絶縁膜１３２が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１４３、１４４及び柱状シリコン層１２６の外周に、Ｙ軸に沿って延びる制御ゲート線１４８が配置されている。
【００２９】
制御ゲート線１４７、１４８が延びるＹ軸方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の幅は、フィン状シリコン層１０５、１０６、１０７の幅と等しい。フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向は、制御ゲート線１４７、１４８が延びるＹ軸方向に対して垂直であるため、２つの直交する線状のマスクで、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と、制御ゲート線１４７、１４８を形成することができる。柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置されている。柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで、上記２つの方向以外の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って制御ゲート線１４７、１４８が配置されているので、制御ゲート線１４７、１４８を自己整合（セルフアラインメント）で形成することができる。
【００３０】
即ち、本実施形態では、制御ゲート線１４７、１４８が延びるＹ軸方向において、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間に、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置される。このため、制御ゲート線１４７、１４８を形成するための第２のポリシリコン膜１４６（導電膜）を堆積すると、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４の間は第２のポリシリコン膜１４６で埋められる一方で、Ｙ軸方向に対して垂直なＸ軸方向に沿って延びる柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間は、第２のポリシリコン膜１４６で埋められない（図１３、図１４参照）。このため、第２のポリシリコン膜１４６をエッチングして柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁にサイドウォール状に残存させると、Ｙ軸方向に沿って制御ゲート線１４７、１４８が連続するようになる一方で、Ｙ軸方向に対して垂直なＸ軸方向では、制御ゲート線１４７、１４８が互いに分離されるようになる（図１３、図１４参照）。
したがって、本実施形態の半導体装置によれば、製造工程数を削減しながら、半導体装置の高集積化が実現できる。
【００３１】
本発明の実施形態に係る半導体装置の製造工程について、以下、図３〜図２７を参照しながら説明する。
【００３２】
まず、図３〜図７を参照して、本実施形態の半導体装置の製造工程における第１工程を示す。
詳しくは、まず、シリコン基板上にフィン状シリコン層１０５、１０６、１０７を形成し、フィン状シリコン層１０５、１０６、１０７の周囲に第一の絶縁膜１０８を形成する。
【００３３】
詳しくは、まず、図３に示すように、シリコン基板１０１上にフィン状シリコン層１０５、１０６、１０７を形成するための第１のレジスト１０２、１０３、１０４を形成する。
【００３４】
続いて、図４に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０５、１０６、１０７を形成する。今回はレジストをマスクとしてフィン状シリコン層１０５、１０６、１０７を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【００３５】
続いて、図５に示すように、第１のレジスト１０２、１０３、１０４を除去する。
【００３６】
続いて、図６に示すように、フィン状シリコン層１０５、１０６、１０７の周囲に第１の絶縁膜１０８を堆積する。第１の絶縁膜１０８として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
【００３７】
続いて、図７に示すように、第１の絶縁膜１０８をエッチバックし、フィン状シリコン層１０５、１０６、１０７の上部を露出する。
【００３８】
以上により、図３〜図７を参照して、シリコン基板１０１上にフィン状シリコン層１０５、１０６、１０７を形成し、フィン状シリコン層１０５、１０６、１０７の周囲に第一の絶縁膜１０８を形成する、本実施形態の半導体装置の製造工程における第１工程が示された。
【００３９】
次に、図８〜図１２を参照して、本実施形態の半導体装置の製造工程における第２工程を示す。
この第２工程では、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１０９、１１０、１１１を形成し、トンネル絶縁膜１０９、１１０、１１１の周囲に第１のポリシリコン膜１１２を成膜する。次に、第１のポリシリコン膜１１２をエッチングし、フィン状シリコン層１０５、１０６、１０７の側壁に残存させる。続いて、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８と柱状シリコン層１２１、１２２、１２３を形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向に対して垂直なＹ軸方向に延びるように形成する。続いて、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１２をエッチングする。これにより、柱状シリコン層１２１、１２２、１２３と浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８とを形成する。
【００４０】
詳しくは、まず、図８に示すように、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１０９、１１０、１１１を形成し、トンネル絶縁膜１０９、１１０、１１１の周囲に第１のポリシリコン膜１１２を成膜する。
【００４１】
続いて、図９に示すように、第１のポリシリコン膜１１２を、その一部がフィン状シリコン層１０５、１０６、１０７の側壁に残存するようにエッチングする。これにより、フィン状シリコン層１０５、１０６、１０７の側壁に、サイドウォール状の第１のポリシリコン膜１１３、１１４、１１５、１１６、１１７、１１８を形成する。
【００４２】
続いて、図１０に示すように、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６とを形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向に対して直交するＹ軸方向に延びるように形成する。
【００４３】
続いて、図１１に示すように、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１３、１１４、１１５、１１６、１１７、１１８とをエッチングすることにより、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６と浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４とを形成する。このとき、トンネル絶縁膜１０９、１１０、１１１がエッチングにより互いに分離され、トンネル絶縁膜１２７、１２８、１２９、１３０、１３１、１３２が形成される。
【００４４】
続いて、図１２に示すように、第２のレジスト１１９、１２０を剥離する。
【００４５】
以上により、本実施形態の半導体装置の製造工程における第２工程が示された。即ち、この第２工程では、図３〜図１２に示したように、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１０９、１１０、１１１を形成し、トンネル絶縁膜１０９、１１０、１１１の周囲に第１のポリシリコン膜１１２を成膜する。次に、第１のポリシリコン膜１１２をエッチングし、フィン状シリコン層１０５、１０６、１０７の側壁に残存させ、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８と柱状シリコン層１２１、１２２、１２３を形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向に対して垂直なＹ軸方向に延びるように形成する。次に、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１３、１１４、１１５、１１６、１１７、１１８とをエッチングすることにより、柱状シリコン層１２１、１２２、１２３と浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８とを形成する。
【００４６】
以上のように、本実施形態によれば、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８の幅が、柱状シリコン層１２１、１２２、１２３の幅と等しい（図１２参照）。このため、互いに直交する線状のマスクのみを使用することにより、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８を形成することができる。
【００４７】
次に、図１３および図１４を参照して、本実施形態の半導体装置の製造工程における第３工程を示す。この第３工程では、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に成膜した第２のポリシリコン膜１４６をエッチングすることで、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８及び柱状シリコン層１２１、１２２、１２３の側壁に残存させ、制御ゲート線１４７、１４８を形成する。
【００４８】
詳しくは、まず、図１３に示すように、トンネル絶縁膜１２７、１２８、１２９、１３０、１３１、１３２を覆うように、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に第２のポリシリコン膜１４６を成膜する。
【００４９】
続いて、図１４に示すように、第２のポリシリコン膜１４６をエッチングし、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４及び柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁に残存させ、制御ゲート線１４７、１４８を形成する。
【００５０】
以上により、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に第２のポリシリコン膜１４６を成膜する。次に、第２のポリシリコン膜１４６をエッチングすることで、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４及び柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁に残存させる。この結果、制御ゲート線１４７、１４８が形成される。
【００５１】
上述したとおり、２つの直交する線状のマスクを使用することにより、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８と、制御ゲート線１４７、１４８とを形成することができる。柱状シリコン層１２１、１２２、１２３を間に挟んで互いに対称な２つ方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８が配置され、柱状シリコン層１２１、１２２、１２３を間に挟んで、上記２つの方向以外の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って制御ゲート線１４７、１４８が配置されるため、制御ゲート線１４７、１４８が自己整合（セルフアラインメント）で形成される。
【００５２】
即ち、本実施形態では、制御ゲート線１４７、１４８が延びるＹ軸方向において、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間に、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置される。このため、制御ゲート線１４７、１４８を形成するための第２のポリシリコン膜１４６（導電膜）を堆積すると、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４の間は第２のポリシリコン膜１４６で埋められる一方で、Ｙ軸方向に対して垂直なＸ軸方向に沿って延びる柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間は、第２のポリシリコン膜１４６で埋められない（図１３、図１４参照）。このため、第２のポリシリコン膜１４６をエッチングして柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁にサイドウォール状に残存させると、Ｙ軸方向に沿って制御ゲート線１４７、１４８が連続するようになる一方で、Ｙ軸方向に対して垂直なＸ軸方向では、制御ゲート線１４７、１４８が互いに分離されるようになる（図１３、図１４参照）。
したがって、本実施形態の半導体装置の製造方法によれば、製造工程数を削減しながら、半導体装置の高集積化が実現できる。
【００５３】
次に、第３のレジスト１４９を成膜し、第３のレジスト１４９をエッチバックし、制御ゲート線１４７、１４８の上部を露出し、露出した制御ゲート線１４７、１４８の上部をエッチングにより除去する、本実施形態の半導体装置の製造工程における第４工程を示す。
【００５４】
詳しくは、まず、図１５に示すように、第３のレジスト１４９を成膜し、第３のレジスト１４９をエッチバックし、制御ゲート線１４７、１４８の上部を露出させる。
【００５５】
続いて、図１６に示すように、露出した制御ゲート線１４７、１４８の上部をエッチングにより除去する。ここでは、等方性エッチングを用いることが好ましい。
【００５６】
続いて、図１７に示すように、第３のレジスト１４９を除去する。
【００５７】
以上により、第３のレジスト１４９を成膜し、第３のレジスト１４９をエッチバックし、制御ゲート線１４７、１４８の上部を露出し、露出した制御ゲート線１４７、１４８の上部をエッチングにより除去する本実施形態の半導体装置の製造工程における第４工程が示された。
【００５８】
上記実施形態では、制御ゲート線１４７、１４８上部の除去のためにレジストを用いたが、酸化膜や他の材質を用いてもよい。
【００５９】
続いて、図１８に示すように、柱状シリコン層１２１、１２２、１２３に、砒素やリンといった不純物を注入し、熱処理を行うことにより、第１の拡散層１５６、１５７、１５８、第２の拡散層１５０、１５１、１５２、１５３、１５４、１５５を形成する。
【００６０】
続いて、図１９に示すように、全体を覆うように層間絶縁膜１５９を形成する。
【００６１】
続いて、図２０に示すように、コンタクト孔を形成するための第４のレジスト１６０を形成する。
【００６２】
続いて、図２１に示すように、層間絶縁膜１５９をエッチングし、コンタクト孔１６１、１６２、１６３、１６４、１６５、１６６を形成する。
【００６３】
続いて、図２２に示すように、第４のレジスト１６０を剥離する。
【００６４】
続いて、図２３に示すように、コンタクトを形成する箇所に金属材料を堆積し、コンタクト１６７、１６８、１６９、１７０、１７１、１７２を形成する。
【００６５】
続いて、図２４に示すように、全体を覆うように金属１７３を堆積する。
【００６６】
続いて、図２５に示すように、ビット線を形成するための第５のレジスト１７４、１７５、１７６を形成する。
【００６７】
続いて、図２６に示すように、金属１７３をエッチングし、ビット線１７７、１７８、１７９を形成する。
【００６８】
続いて、図２７に示すように、第５のレジスト１７４、１７５、１７６を剥離する。
【００６９】
以上により、本実施形態の半導体装置を形成する製造工程の全体が示された。
【００７０】
上記実施形態によれば、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）を用いる半導体装置であって、制御ゲート線１４７、１４８間の容量が低減され、高集積な構造を有する半導体装置を提供することができる。
【００７１】
上記実施形態の半導体装置によれば、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に、それぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）が配置されている。また、上記２つの方向以外の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７、１４８（制御ゲート線２０９）が配置される。このため、制御ゲート線１４７、１４８が延びるＹ軸方向に直交する断面（ＸＺ平面）は、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）と制御ゲート線１４７、１４８（制御ゲート線２０９）とで構成される。これにより、制御ゲート線１４７、１４８（制御ゲート線２０９）の間隔が広がり、制御ゲート線１４７、１４８（制御ゲート線２０９）間の容量が低減される。また、高集積なメモリセルアレイが実現される。
【００７２】
上記実施形態の半導体装置によれば、制御ゲート線１４７、１４８（制御ゲート線２０９）が延びる方向に対して直交する方向における浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）の幅は、それと同じ方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）の幅と等しいため、柱状シリコン層と浮遊ゲートとを同一の工程で形成することができる。
【００７３】
上記実施形態の半導体装置では、制御ゲート線１４７、１４８（制御ゲート線２０９）が延びる方向に対して直交する方向における浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）の幅は、それと同じ方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）の幅と等しく、かつ、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）は、その３つの側壁が制御ゲート線１４７、１４８（制御ゲート線２０９）によって囲まれるようになる。このため、上記実施形態によれば、浮遊ゲートと制御ゲート線との間に大きな容量を確保することができる。
【００７４】
上記実施形態の半導体装置は、第１の拡散層１５６、１５７、１５８が上部に形成されたフィン状シリコン層１０５、１０６、１０７を備え、制御ゲート線１４７、１４８が延びる方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の幅は、フィン状シリコン層１０５、１０６、１０７の幅と等しく、フィン状シリコン層１０５、１０６、１０７が延びる方向は、制御ゲート線１４７、１４８が延びる方向に対して垂直である。このため、上記実施形態によれば、２つの直交する線状のマスクで、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と、制御ゲート線１４７、１４８とを形成することができる。柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで互いに対称な２つの方向に沿ってそれぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置されるため、制御ゲート線１４７、１４８を自己整合で形成することができる。これにより、製造工程数を削減しながら、半導体装置の高集積化が実現されるようになる。
【００７５】
上記実施形態の半導体装置の製造方法は、シリコン基板１０１上にフィン状シリコン層１０５、１０６、１０７を形成し、フィン状シリコン層１０５、１０６、１０７の周囲に第１の絶縁膜１０８を形成する第１工程と、この第１工程の後、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１２７を形成し、トンネル絶縁膜１２７の周囲に第１のポリシリコン膜１１２を成膜し、第１のポリシリコン膜１１２をエッチングし、フィン状シリコン層１０５、１０６、１０７の側壁に残存させ、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びる方向に対して直交する方向に形成し、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１２とをエッチングすることにより、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６とこの柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで互いに対称な２つの方向に沿ってそれぞれ配置される浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４を形成する第２工程とを備える。このため、上記実施形態によれば、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４の幅が、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の幅と等しいことにより、２つの互いに直交する線状のマスクで、フィン状シリコン層（フィン状半導体層）と、柱状シリコン層（柱状半導体層）と、浮遊ゲートとを形成することができる。
【００７６】
上記実施形態の半導体装置の製造方法は、第２工程の後、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に第２のポリシリコン膜１４６を成膜し、第２のポリシリコン膜１４６をエッチングし、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８及び柱状シリコン層１２１、１２２、１２３の側壁に残存させ、制御ゲート線１４７、１４８を形成する第３工程をさらに備える。このため、上記実施形態によれば、２つの直交する線状のマスクで、フィン状シリコン層と、柱状シリコン層と、浮遊ゲートと、制御ゲート線とを形成することができる。柱状シリコン層を間に挟んで互いに対称な２つの方向に沿ってそれぞれ浮遊ゲートが配置されるため、制御ゲート線が自己整合で形成されるようになる。これにより、製造工程数を削減しながら、半導体装置の高集積化が実現されるようになる。
【００７７】
なお、上記実施形態は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上記実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００７８】
上記実施形態において、ｐ型（ｐ＋型を含む）とｎ型（ｎ＋型を含む）をそれぞれ逆の導電型にした変形例も本発明の技術的範囲に含まれることは、いうまでもない。
【符号の説明】
【００７９】
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１のレジスト
１０５．フィン状シリコン層
１０６．フィン状シリコン層
１０７．フィン状シリコン層
１０８．第１の絶縁膜
１０９．トンネル絶縁膜
１１０．トンネル絶縁膜
１１１．トンネル絶縁膜
１１２．第１のポリシリコン膜
１１３．第１のポリシリコン膜
１１４．第１のポリシリコン膜
１１５．第１のポリシリコン膜
１１６．第１のポリシリコン膜
１１７．第１のポリシリコン膜
１１８．第１のポリシリコン膜
１１９．第２のレジスト
１２０．第２のレジスト
１２１．柱状シリコン層
１２２．柱状シリコン層
１２３．柱状シリコン層
１２４．柱状シリコン層
１２５．柱状シリコン層
１２６．柱状シリコン層
１２７．トンネル絶縁膜
１２８．トンネル絶縁膜
１２９．トンネル絶縁膜
１３０．トンネル絶縁膜
１３１．トンネル絶縁膜
１３２．トンネル絶縁膜
１３３．浮遊ゲート
１３４．浮遊ゲート
１３５．浮遊ゲート
１３６．浮遊ゲート
１３７．浮遊ゲート
１３８．浮遊ゲート
１３９．浮遊ゲート
１４０．浮遊ゲート
１４１．浮遊ゲート
１４２．浮遊ゲート
１４３．浮遊ゲート
１４４．浮遊ゲート
１４５．インターポリ絶縁膜
１４６．第２のポリシリコン膜
１４７．制御ゲート線
１４８．制御ゲート線
１４９．第３のレジスト
１５０．第２の拡散層
１５１．第２の拡散層
１５２．第２の拡散層
１５３．第２の拡散層
１５４．第２の拡散層
１５５．第２の拡散層
１５６．第１の拡散層
１５７．第１の拡散層
１５８．第１の拡散層
１５９．層間絶縁膜
１６０．第４のレジスト
１６１．コンタクト孔
１６２．コンタクト孔
１６３．コンタクト孔
１６４．コンタクト孔
１６５．コンタクト孔
１６６．コンタクト孔
１６７．コンタクト
１６８．コンタクト
１６９．コンタクト
１７０．コンタクト
１７１．コンタクト
１７２．コンタクト
１７３．金属
１７４．第５のレジスト
１７５．第５のレジスト
１７６．第５のレジスト
１７７．ビット線
１７８．ビット線
１７９．ビット線
２０１．柱状半導体層
２０２．第２の拡散層
２０３．第１の拡散層
２０４．トンネル絶縁膜
２０５．トンネル絶縁膜
２０６．浮遊ゲート
２０７．浮遊ゲート
２０８．インターポリ絶縁膜
２０９．制御ゲート線
２１０．チャネル領域
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図１】
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