(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の表面に配設された第１の主電極及びゲート電極と、
前記半導体基板の前記一方の表面と反対の他方の表面上に配設された第２の主電極と、を備え、
前記半導体基板が、第１の導電型の第１の半導体領域と、前記第１の半導体領域の前記一方の表面側に隣接して配設された前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、前記第１の半導体領域の前記他方の表面側に隣接して配設された前記第２の導電型の第３の半導体領域と、前記第２の半導体領域の前記一方の表面側に配設された前記第１の導電型の第４の半導体領域と、前記第３の半導体領域の前記他方の表面側に配設された前記第１の導電型の第５の半導体領域と、前記第２の半導体領域の前記一方の表面側に前記第４の半導体領域と離間して配設された前記第１の導電型の第６の半導体領域と、を備え、
前記第１の主電極が前記第２の半導体領域及び前記第４の半導体領域に電気的に接続され、前記第２の主電極が前記第３の半導体領域及び前記第５の半導体領域に電気的に接続され、前記ゲート電極が前記第２の半導体領域及び前記第６の半導体領域に電気的に接続された双方向サイリスタであって、
長手方向に終端がない閉じた平面形状を有する前記第６の半導体領域と、
この第６の半導体領域の幅方向の一方の側に隣り合って前記ゲート電極と前記第２の半導体領域とを電気的に接続する第１の接続部と、
前記第６の半導体領域の前記幅方向の前記一方の側において、前記第１の接続部から前記第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する前記第４の半導体領域と、
この第４の半導体領域の幅方向の前記第１の接続部とは反対側の前記一方の側に隣り合って前記第１の主電極と前記第２の半導体領域とを電気的に接続する第２の接続部と、
前記第６の半導体領域の前記幅方向の前記一方の側と反対側の他方の側において、前記第６の半導体領域からこの第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、前記第１の主電極と前記第２の半導体領域とを電気的に接続する第３の接続部と、
を備え、
前記第５の半導体領域の平面形状は、長手方向に終端がない閉じた平面形状を有し、
前記半導体基板の前記一方の表面の法線方向から見て前記第５の半導体領域と前記第６の半導体領域との重複部が均一幅を有し、同心のリング形状であることを特徴とする双方向サイリスタ。
【請求項２】
半導体基板と、
前記半導体基板の一方の表面に配設された第１の主電極及びゲート電極と、
前記半導体基板の前記一方の表面と反対の他方の表面上に配設された第２の主電極と、を備え、
前記半導体基板が、第１の導電型の第１の半導体領域と、前記第１の半導体領域の前記一方の表面側に隣接して配設された前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、前記第１の半導体領域の前記他方の表面側に隣接して配設された前記第２の導電型の第３の半導体領域と、前記第２の半導体領域の前記一方の表面側に配設された前記第１の導電型の第４の半導体領域と、前記第３の半導体領域の前記他方の表面側に配設された前記第１の導電型の第５の半導体領域と、前記第２の半導体領域の前記一方の表面側に前記第４の半導体領域と離間して配設された前記第１の導電型の第６の半導体領域と、を備え、
前記第１の主電極が前記第２の半導体領域及び前記第４の半導体領域に電気的に接続され、前記第２の主電極が前記第３の半導体領域及び前記第５の半導体領域に電気的に接続され、前記ゲート電極が前記第２の半導体領域及び前記第６の半導体領域に電気的に接続された双方向サイリスタであって、
長手方向に終端がない閉じた平面形状を有する前記第６の半導体領域と、
この第６の半導体領域の幅方向の一方の側に隣り合って前記ゲート電極と前記第２の半導体領域とを電気的に接続する第１の接続部と、
前記第６の半導体領域の前記幅方向の前記一方の側において、前記第１の接続部から前記第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する前記第４の半導体領域と、
この第４の半導体領域の幅方向の前記第１の接続部とは反対側の前記一方の側に隣り合って前記第１の主電極と前記第２の半導体領域とを電気的に接続する第２の接続部と、
前記第６の半導体領域の前記幅方向の前記一方の側と反対側の他方の側において、前記第６の半導体領域からこの第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、前記第１の主電極と前記第２の半導体領域とを電気的に接続する第３の接続部と、
を備え、
前記第６の半導体領域の平面形状がリング形状により構成され、前記第４の半導体領域の平面形状が前記第６の半導体領域の外側に形成され、前記第５の半導体領域の平面形状が前記第６の半導体領域の内側に形成されていることを特徴とする双方向サイリスタ。
【請求項３】
半導体基板と、
前記半導体基板の一方の表面に配設された第１の主電極及びゲート電極と、
前記半導体基板の前記一方の表面と反対の他方の表面上に配設された第２の主電極と、を備え、
前記半導体基板が、第１の導電型の第１の半導体領域と、前記第１の半導体領域の前記一方の表面側に隣接して配設された前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、前記第１の半導体領域の前記他方の表面側に隣接して配設された前記第２の導電型の第３の半導体領域と、前記第２の半導体領域の前記一方の表面側に配設された前記第１の導電型の第４の半導体領域と、前記第３の半導体領域の前記他方の表面側に配設された前記第１の導電型の第５の半導体領域と、前記第２の半導体領域の前記一方の表面側に前記第４の半導体領域と離間して配設された前記第１の導電型の第６の半導体領域と、を備え、
前記第１の主電極が前記第２の半導体領域及び前記第４の半導体領域に電気的に接続され、前記第２の主電極が前記第３の半導体領域及び前記第５の半導体領域に電気的に接続され、前記ゲート電極が前記第２の半導体領域及び前記第６の半導体領域に電気的に接続された双方向サイリスタであって、
長手方向に終端がない閉じた平面形状を有する前記第６の半導体領域と、
この第６の半導体領域の幅方向の一方の側に隣り合って前記ゲート電極と前記第２の半導体領域とを電気的に接続する第１の接続部と、
前記第６の半導体領域の前記幅方向の前記一方の側において、前記第１の接続部から前記第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する前記第４の半導体領域と、
この第４の半導体領域の幅方向の前記第１の接続部とは反対側の前記一方の側に隣り合って前記第１の主電極と前記第２の半導体領域とを電気的に接続する第２の接続部と、
前記第６の半導体領域の前記幅方向の前記一方の側と反対側の他方の側において、前記第６の半導体領域からこの第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、前記第１の主電極と前記第２の半導体領域とを電気的に接続する第３の接続部と、
を備え、
前記第６の半導体領域の平面形状がリング形状により構成され、前記第４の半導体領域の平面形状が前記第６の半導体領域の内側に形成され、前記第５の半導体領域の平面形状が前記第６の半導体領域の外側に形成されていることを特徴とする双方向サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向サイリスタに関し、特に電流上昇率並びに転流時臨界電圧上昇率を改善したトライアック（TRIAC；Triode AC Switch）と称される双方向サイリスタに関する。
【背景技術】
【０００２】
下記特許文献１に開示されている双方向サイリスタは、ランプの点灯及び非点灯の動作制御、交流電流の導通及び非導通の動作制御等を行う制御素子として使用することができる。
【０００３】
例えば、コーナーゲート構造を有する双方向サイリスタは図１２乃至図１５に示すように構成されている。ここで、図１２は双方向サイリスタの第１の主電極及びゲート電極の平面形状を示す平面図、図１３は双方向サイリスタの表面側の半導体領域の平面形状を示す平面図、図１４は双方向サイリスタの断面構造図、図１５は双方向サイリスタの裏面側の半導体領域の平面形状を示す裏面図である。なお、図１４に示す断面図は、図１２、図１３、図１５の各図において切断線Ｆ１４−Ｆ１４における断面図である。
【０００４】
コーナーゲート構造を有する双方向サイリスタは、図１２及び図１４に示すように、半導体基板１００の表面（図１４中、上側表面）１００Ａ上に第１の主電極１１１及びゲート電極１１２が配設され、半導体基板１００の裏面（図１４中、下側表面）１００Ｂ上に第２の主電極１１３が配設されている。半導体基板１００は、ｎ型半導体領域１０１と、ｎ型半導体領域１０１の表面１００Ａ側に隣接して配設されたｐ型ベース領域１０２と、ｎ型半導体領域１０１の裏面１００Ｂ側に隣接して配設されたｐ型ベース領域１０３と、ｐ型ベース領域１０２の表面１００Ａ側に配設されたｎ型エミッタ領域１０４と、ｐ型ベース領域１０３の裏面側１００Ｂ側に配設されたｎ型エミッタ領域１０５と、ｐ型ベース領域１０２の表面１００Ａ側であってｎ型エミッタ領域１０４に離間して配設されたｎ型ゲート領域１０６とを備えている。
【０００５】
第１の主電極１１１は、ｐ型ベース領域１０２上及びｎ型エミッタ領域１０４上に配設されており、双方に電気的に接続されている。ゲート電極１１２は、ｐ型半導体領域１０２上及びｎ型ゲート領域１０６上に配設され、双方に電気的に接続されている。第２の主電極１１３は、ｐ型ベース領域１０３及びｎ型エミッタ領域１０４上に配設されており、双方に電気的に接続されている。
【０００６】
ゲート領域１０６及びゲート電極１１２は、図１３中、半導体基板１００の表面１００Ａの左下コーナーに配設されている。ｎ型エミッタ領域１０４は、半導体基板１００Ａの左辺及び左上コーナーから右上コーナーに渡って配設されている。また、ｎ型エミッタ領域１０５は、半導体基板１００の裏面１００Ｂの左下コーナー及び下辺から右上コーナーに渡って配設されている。
【０００７】
この種の双方向サイリスタは、ｎ型エミッタ領域１０４、ｐ型ベース領域１０２、ｎ型半導体領域１０１及びｐ型ベース領域１０３の４つの半導体領域により構成される第１の主サイリスタと、ｐ型ベース領域１０２、ｎ型半導体領域１０１、ｐ型ベース領域１０３及びｎ型エミッタ領域１０５の４つの半導体領域により構成される第２の主サイリスタと、ｎ型ゲート領域１０６、ｐ型ベース領域１０２、ｎ型半導体領域１０１、ｐ型ベース領域１０３及びｎエミッタ領域１０５により構成されるゲート機構部（補助サイリスタ）とを有する。そして、双方向サイリスタは以下の４つのモードにおいてターンオン動作を行う。
【０００８】
（１）第１のモード
第１のモードは、第１の主電極１１１を基準にして第２の主電極１１３が正電位のときに、ゲート電極１１２を正電位にし、ターンオンを実行する。この第１のモードにおいては、第２の主電極１１３からｐ型ベース領域１０３、ｎ型半導体領域１０１、ｐ型ベース領域１０２、ｎ型エミッタ領域１０４のそれぞれを通して第１の主電極１１１に主電流が流れる。
【０００９】
（２）第２のモード
第２のモードは、第１の主電極１１１を基準にして第２の主電極１１３が正電位のときに、ゲート電極１１２を負電位にし、ターンオンを実行する。第２のモードにおいては、第１のモードと同様に、第２の主電極１１３からｐ型ベース領域１０３、ｎ型半導体領域１０１、ｐ型ベース領域１０２、ｎ型エミッタ領域１０４のそれぞれを通して第１の主電極１１１に主電流が流れる。
【００１０】
（３）第３のモード
第３のモードは、第１の主電極１１１を基準にして第２の主電極１１３が負電位のときに、ゲート電極１１２を負電位にし、ターンオンを実行する。第３のモードにおいては、第１の主電極１１１からｐ型ベース領域１０２、ｎ型半導体領域１０１、ｐ型ベース領域１０３、ｎ型エミッタ領域１０５のそれぞれを通して第２の主電極１１３に主電流が流れる。
【００１１】
（４）第４のモード
第４のモードは、第１の主電極１１１を基準にして第２の主電極１１３が負電位のときに、ゲート電極１１２を正電位にし、ターンオンを実行する。第４のモードにおいては、第３のモードと同様に、第１の主電極１１１からｐ型ベース領域１０２、ｎ型半導体領域１０１、ｐ型ベース領域１０３、ｎ型エミッタ領域１０５のそれぞれを通して第２の主電極１１３に主電流が流れる。
【特許文献１】特公昭５０−８３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述の双方向サイリスタにおいては、以下の点について配慮がなされていなかった。
【００１３】
（１）第１の主サイリスタ及び第２の主サイリスタの相互の構造や形状には対称性がないので、第１の主電極１１１とゲート電極１１２との間の電位分布や素子トリガー時の電流分布が不均一になる。このため、第１及び第２の主サイリスタの通電初期に流れる電流密度が大きいと、電流集中により双方向サイリスタに破壊が生じる。
【００１４】
（２）第１及び第２の主サイリスタの通電初期に流れる電流密度を低減するためには、双方の主サイリスタの通電初期に動作する領域を広げ、かつ双方の主サイリスタをより均一に動作させる必要がある。しかしながら、前述のように、第１及び第２の主サイリスタの相互の構造や形状には対称性がないので、双方の主サイリスタにおいて均一な動作をすることが難しく、電流集中が発生しやすい。
【００１５】
（３）前述の双方向サイリスタが例えば交流電流の制御素子として使用される場合において、第１の主サイリスタ、第２の主サイリスタのそれぞれは交互に動作する。このとき、一方の主サイリスタが非導通（オフ）状態にあっても半導体基板１００内にはキャリアが残存し、この残存するキャリアが逆方向電圧印加時にトリガー電流となり、導通（オン）状態となる誤動作が生じる。この誤動作は逆方向電圧の立ち上がりが速いほど発生しやすい。ここで、誤動作に対する耐量は転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃによって定義されている。この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくすれば、誤動作を防止することができる。
【００１６】
（４）転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善するためには、双方の主サイリスタ内に残存するキャリアが相互に影響を及ぼさない構造を採用することが重要である。第１の主サイリスタと第２の主サイリスタとの間の離間距離を大きくすれば、残存するキャリアの相互の影響は小さくなる。しかしながら、半導体チップサイズが増大し、双方向サイリスタの小型化を実現することが難しい。
【００１７】
（５）また、主サイリスタ内にキャリアを捕獲する重金属を拡散し、キャリアのライフタイムを短縮することにより、残存するキャリアを消滅させる技術を採用することが可能である。この技術を採用すれば、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善することができる。しかしながら、重金属は双方向サイリスタの電気的特性や物理的特性に悪影響を及ぼす。例えば、重金属は、ゲートトリガー電流ＩGTの増加を招き、又素子抵抗の増加に伴う発熱量の増加によって電流上昇率（ｄｉ／ｄｔ）耐量の低下を誘発する。
【００１８】
本発明は上記課題を解決するためになされたものである。従って、本発明は、双方の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善することができる双方向サイリスタを提供することである。更に、本発明は、小型化を実現しつつ、電気的特性や物理的特性を向上することができる双方向サイリスタを提供することである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の実施の形態に係る双方向サイリスタは、半導体基板と、半導体基板の一方の表面に配設された第１の主電極及びゲート電極と、半導体基板の一方の表面と反対の他方の表面上に配設された第２の主電極と、を備え、半導体基板が、第１の導電型の第１の半導体領域と、第１の半導体領域の一方の表面側に隣接して配設された前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、第１の半導体領域の他方の表面側に隣接して配設された第２の導電型の第３の半導体領域と、第２の半導体領域の一方の表面側に配設された第１の導電型の第４の半導体領域と、第３の半導体領域の他方の表面側に配設された第１の導電型の第５の半導体領域と、第２の半導体領域の一方の表面側に第４の半導体領域と離間して配設された第１の導電型の第６の半導体領域と、を備え、第１の主電極が第２の半導体領域及び第４の半導体領域に電気的に接続され、第２の主電極が第３の半導体領域及び第５の半導体領域に電気的に接続され、ゲート電極が第２の半導体領域及び第６の半導体領域に電気的に接続された双方向サイリスタであって、
長手方向に終端がない閉じた平面形状を有する第６の半導体領域と、第６の半導体領域の幅方向の一方の側に隣り合ってゲート電極と第２の半導体領域とを電気的に接続する第１の接続部と、第６の半導体領域の幅方向の前記一方の側において、第１の接続部から第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する第４の半導体領域と、この第４の半導体領域の幅方向の第１の接続部とは反対側の一方の側に隣り合って第１の主電極と第２の半導体領域とを電気的に接続する第２の接続部と、第６の半導体領域の幅方向の一方の側と反対側の他方の側において、第６の半導体領域から第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、第１の主電極と第２の半導体領域とを電気的に接続する第３の接続部とを備え、第５の半導体領域の平面形状は、長手方向に終端がない閉じた平面形状を有し、半導体基板の一方の表面の法線方向から見て第５の半導体領域と第６の半導体領域との重複部が均一幅を有し、同心のリング形状である。
【００２０】
本発明に係る双方向サイリスタにおいて、半導体基板と、半導体基板の一方の表面に配設された第１の主電極及びゲート電極と、半導体基板の一方の表面と反対の他方の表面上に配設された第２の主電極と、を備え、半導体基板が、第１の導電型の第１の半導体領域と、第１の半導体領域の一方の表面側に隣接して配設された第１の導電型とは逆の第２の導電型の第２の半導体領域と、第１の半導体領域の他方の表面側に隣接して配設された第２の導電型の第３の半導体領域と、第２の半導体領域の一方の表面側に配設された第１の導電型の第４の半導体領域と、第３の半導体領域の他方の表面側に配設された第１の導電型の第５の半導体領域と、第２の半導体領域の一方の表面側に第４の半導体領域と離間して配設された第１の導電型の第６の半導体領域と、を備え、第１の主電極が第２の半導体領域及び第４の半導体領域に電気的に接続され、第２の主電極が第３の半導体領域及び第５の半導体領域に電気的に接続され、ゲート電極が第２の半導体領域及び第６の半導体領域に電気的に接続された双方向サイリスタであって、長手方向に終端がない閉じた平面形状を有する第６の半導体領域と、第６の半導体領域の幅方向の一方の側に隣り合ってゲート電極と第２の半導体領域とを電気的に接続する第１の接続部と、第６の半導体領域の幅方向の一方の側において、第１の接続部から第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する第４の半導体領域と、第４の半導体領域の幅方向の第１の接続部とは反対側の一方の側に隣り合って第１の主電極と第２の半導体領域とを電気的に接続する第２の接続部と、第６の半導体領域の幅方向の一方の側と反対側の他方の側において、第６の半導体領域から第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、第１の主電極と第２の半導体領域とを電気的に接続する第３の接続部とを備え、第６の半導体領域の平面形状がリング形状により構成され、第４の半導体領域の平面形状が第６の半導体領域の外側に形成され、第５の半導体領域の平面形状が第６の半導体領域の内側に形成されている。
【００２１】
また、本発明に係る双方向サイリスタにおいて、半導体基板と、半導体基板の一方の表面に配設された第１の主電極及びゲート電極と、半導体基板の一方の表面と反対の他方の表面上に配設された第２の主電極と、を備え、半導体基板が、第１の導電型の第１の半導体領域と、第１の半導体領域の一方の表面側に隣接して配設された第１の導電型とは逆の第２の導電型の第２の半導体領域と、第１の半導体領域の他方の表面側に隣接して配設された第２の導電型の第３の半導体領域と、第２の半導体領域の一方の表面側に配設された第１の導電型の第４の半導体領域と、第３の半導体領域の他方の表面側に配設された第１の導電型の第５の半導体領域と、第２の半導体領域の一方の表面側に第４の半導体領域と離間して配設された第１の導電型の第６の半導体領域と、を備え、第１の主電極が第２の半導体領域及び第４の半導体領域に電気的に接続され、第２の主電極が第３の半導体領域及び第５の半導体領域に電気的に接続され、ゲート電極が第２の半導体領域及び第６の半導体領域に電気的に接続された双方向サイリスタであって、長手方向に終端がない閉じた平面形状を有する第６の半導体領域と、第６の半導体領域の幅方向の一方の側に隣り合ってゲート電極と第２の半導体領域とを電気的に接続する第１の接続部と、第６の半導体領域の幅方向の一方の側において、第１の接続部から第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有する第４の半導体領域と、第４の半導体領域の幅方向の第１の接続部とは反対側の一方の側に隣り合って第１の主電極と第２の半導体領域とを電気的に接続する第２の接続部と、第６の半導体領域の幅方向の一方の側と反対側の他方の側において、第６の半導体領域から第６の半導体領域の長手方向の全周に渡って長手方向に終端がない閉じた平面形状を有し、第１の主電極と第２の半導体領域とを電気的に接続する第３の接続部とを備え、前記第６の半導体領域の平面形状がリング形状により構成され、前記第４の半導体領域の平面形状が前記第６の半導体領域の内側に形成され、前記第５の半導体領域の平面形状が前記第６の半導体領域の外側に形成されている。
【発明の効果】
【００２５】
本発明によれば、第１及び第２の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善することができる双方向サイリスタを提供することができる。
【００２６】
更に、本発明によれば、小型化を実現しつつ、電気的特性や物理的特性を向上することができる双方向サイリスタを提供することができる。
【発明を実施するための最良の形態】
【００２７】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２８】
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２９】
（第１の実施の形態）
本発明の第１の実施の形態は、この発明の基本的な構造を有する双方向サイリスタを説明するものである。
【００３０】
［双方向サイリスタのデバイス構造］
図１乃至図４に示すように、第１の実施の形態に係る双方向サイリスタ（トライアック）１は、半導体基板１０と、半導体基板１０の一方の表面１０Ａ（図１中、上側表面）上に配設された第１の主電極２１（Ｔ１）及びゲート電極２３（Ｇ）と、半導体基板１０の一方の表面１０Ａと反対の他方の表面１０Ｂ（図１中、下側裏面）上に配設された第２の主電極２２（Ｔ２）とを備えている。
【００３１】
半導体基板１０は、第１の導電型の第１の半導体領域１１と、第１の半導体領域１１の一方の表面１０Ａ側に隣接して配設された第１の導電型とは逆の第２の導電型の第２の半導体領域１２と、第１の半導体領域１１の他方の表面１０Ｂ側に隣接して配設された第２の導電型の第３の半導体領域１３と、第２の半導体領域１２の一方の表面１０Ａ側に配設された第１の導電型の第４の半導体領域１４と、第３の半導体領域１３の他方の表面１０Ｂ側に配設された第１の導電型の第５の半導体領域１５と、第２の半導体領域１２の一方の表面１０Ａ側に第４の半導体領域１４と離間して配設された第１の導電型の第６の半導体領域１６とを備えている。ここで、第１の実施の形態において、第１の導電型はｎ型であり、第２の導電型はｐ型である。従って、第１の半導体領域１１、第４の半導体領域１４、第５の半導体領域１５及び第６の半導体領域はｎ型半導体領域であり、第２の半導体領域及び第３の半導体領域はｐ型半導体領域である。
【００３２】
この双方向サイリスタ１は、第１の主サイリスタ、第２の主サイリスタ及びゲート機構部（補助サイリスタ）を備えている。第１の主サイリスタは、第４の半導体領域１４、第２の半導体領域１２、第１の半導体領域１１及び第３の半導体領域１３の４つの半導体領域により構成される。第２の主サイリスタは、第２の半導体領域１２、第１の半導体領域１１、第３の半導体領域１３及び第５の半導体領域１５の４つの半導体領域により構成される。ゲート機構部は、第６の半導体領域１６、第２の半導体領域１２、第１の半導体領域１１、第３の半導体領域１３及び第５の半導体領域１５の５つの半導体領域により構成される。
【００３３】
第１の実施の形態において、第１の半導体領域１１は、ｎ型コレクタ領域であり、ｎ型シリコン単結晶基板の不純物密度をそのまま利用して形成される。この第１の半導体領域１１は、例えば７．２×１０13atoms／cm3−１．４×１０13atoms／cm3の不純物密度に設定され、１００μm−１９０μmの厚さを有する。
【００３４】
第２の半導体領域１２は、表面ｐ型ベース領域であり、第１の半導体領域１１の一方の表面１０Ａからｐ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第２の半導体領域１２は例えば５．０×１０16atoms／cm3−３．０×１０18atoms／cm3の不純物密度に設定される。第２の半導体領域１２の一方の表面１０Ａから第１の半導体領域１１までの接合深さは３５μm−６５μmに設定される。
【００３５】
第３の半導体領域１３は、裏面ｐ型ベース領域であり、第１の半導体領域１１の他方の表面１０Ｂからｐ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第３の半導体領域１３は例えば５．０×１０16atoms／cm3−３．０×１０18atoms／cm3の不純物密度に設定される。第３の半導体領域１３の他方の表面１０Ｂから第１の半導体領域１１までの接合深さは３５μm−６５μmに設定される。
【００３６】
第４の半導体領域１４は、表面ｎ型エミッタ領域であり、第１の半導体領域１１の一方の表面１０Ａ（実際には第２の半導体領域１２の表面）からｎ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第４の半導体領域１４は例えば１．０×１０19atoms／cm3−５．０×１０20atoms／cm3の不純物密度に設定される。第４の半導体領域１４の一方の表面１０Ａから第２の半導体領域１２までの接合深さは１５μm−３５μmに設定される。
【００３７】
第５の半導体領域１５は、裏面ｎ型エミッタ領域であり、第１の半導体領域１１の他方の表面１０Ｂ（実際には第３の半導体領域１３の表面）からｎ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第５の半導体領域１５は例えば１．０×１０19atoms／cm3−５．０×１０20atoms／cm3の不純物密度に設定される。第５の半導体領域１５の他方の表面１０Ｂから第３の半導体領域１３までの接合深さは１５μm−４５μmに設定される。
【００３８】
第６の半導体領域１６は、ｎ型ゲート領域であり、第１の半導体領域１１の一方の表面１０Ａ（実際には第２の半導体領域１２の表面）からｎ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第６の半導体領域１６は例えば１．０×１０19atoms／cm3−５．０×１０20atoms／cm3の不純物密度に設定される。第６の半導体領域１６の一方の表面１０Ａから第２の半導体領域１２までの接合深さは１５μm−３５μmに設定される。第１の実施の形態においては、第４の半導体領域１４、第６の半導体領域１６のそれぞれは、同一の製造条件に設定されているので、同一製造工程により製造されている。
【００３９】
第１の主電極２１は、半導体基板１０の一方の表面１０Ａ上に配設され、第２の半導体領域１２及び第４の半導体領域１４に電気的に接続される。この第１の主電極２１は例えばスパッタリング法又は蒸着法により成膜されたアルミニウムにより構成されている。また、第１の主電極２１には銅、ニッケル等の金属膜を使用することができる。
【００４０】
ゲート電極２３は、半導体基板１０の一方の表面１０Ａ上に配設され、第２の半導体領域１２及び第６の半導体領域１６に電気的に接続される。第１の実施の形態において、ゲート電極２３は第１の主電極２１と同一導電性材料により形成されかつ同一導電層により構成されている。また、図１乃至図４においては図示していないが、実際にはゲート電極２３と第１の主電極２１との間には絶縁膜（パッシベーション膜）が配設されており、ゲート電極２３と第１の主電極２１との間は電気的に絶縁されている。
【００４１】
第２の主電極２２は、半導体基板１０の他方の表面１０Ｂ上に配設され、第３の半導体領域１３及び第５の半導体領域１５に電気的に接続される。第２の主電極２２は前述の第１の主電極２１と同一導電性材料により構成されている。
【００４２】
このような基本的構成を有する第１の実施の形態に係る双方向サイリスタ１は、均一幅（一定の幅寸法Ｗｇ）を有しかつ長手方向に終端がない閉じた平面形状を有する第６の半導体領域１６と、この第６の半導体領域１６の幅方向の一方の側（第６の半導体領域１６の外輪）に隣り合ってゲート電極２３と第２の半導体領域１２とを電気的に接続する第１の接続部３１と、第６の半導体領域１６の幅方向の一方の側において、第１の接続部３１から第６の半導体領域１６の長手方向の全周に渡って均一距離で離間して配設され、均一幅（一定の幅寸法Ｗｅ）を有しかつ長手方向に終端がない閉じた平面形状を有する第４の半導体領域１４と、この第４の半導体領域１４の幅方向の第１の接続部３１とは反対側の一方の側（第４の半導体領域の外輪）に隣り合って第１の主電極２１と第２の半導体領域１２とを電気的に接続する第２の接続部３２と、第６の半導体領域１６の幅方向の一方の側と反対側の他方の側（第６の半導体領域１６の内輪）において、第６の半導体領域１６からこの第６の半導体領域１６の長手方向の全周に渡って均一距離で離間して配設され、均一幅（一定の幅寸法Ｗｂ）を有しかつ長手方向に終端がない閉じた平面形状を有し、第１の主電極２１と第２の半導体領域１２とを電気的に接続する第３の接続部３３と備えている。ここで、第１の接続部３１と第２の接続部３２との間の離間距離Ａと、第１の接続部３１と第３の接続部３３との間の離間距離Ｂとは等しい事が好ましい。
【００４３】
第１の実施の形態に係る双方向サイリスタ１においては、半導体基板１０の一方の表面１０Ａの面法線の方向から見て（平面的に見て）、第３の接続部３３の平面形状は一方の表面１０Ａの中心点Ｐを中心とする真円形状により構成されている。そして、第６の半導体領域１６、第１の接続部３１、第４の半導体領域１４及び第２の接続部３２の各々の平面形状は、第３の接続部３３（中心点Ｐ）を中心とし、順次半径が大きくなる同心のリング形状により構成されている。換言すれば、第１の主サイリスタは、第６の半導体領域１６のリング形状の外側に配設されている。
【００４４】
また、第１の実施の形態の特徴に係る双方向サイリスタ１においては、第４の半導体領域１４及び第５の半導体領域１５のそれぞれの平面形状は、第６の半導体領域１６の平面形状の中心点Ｐと同心となるリング形状により構成されている。換言すれば、第４の半導体領域１４の一方の側（外輪）及び他方の側（内輪）並びに第５の半導体領域１５の一方の側（外輪）及び他方の側（内輪）の平面形状はいずれも第６の半導体領域１６の平面形状と同心となるリング形状により構成されている。
【００４５】
第５の半導体領域１５の一方の側は、半導体基板１０の一方の表面１０Ａの面法線方向から見て第６の半導体領域１６と重複する領域内（第６の半導体領域１６の内輪と外輪との間）に配設されている。第６の半導体領域１６の他方の側（内輪）と第５の半導体領域１５の一方の側（外輪）との間は重複部４０の幅Ｃに設定されている。すなわち、第２の半導体領域１２、第１の半導体領域１１、第３の半導体領域１３及び第５の半導体領域１５を有する第２の主サイリスタは第６の半導体領域１６から第３の接続部３３側に配設されている。換言すれば、第２の主サイリスタは、第６の半導体領域１６のリング形状の内側に配設されている。
【００４６】
［双方向サイリスタの動作及び作用効果］
次に、前述の第１の実施の形態に係る双方向サイリスタ１の動作及び作用効果について図５乃至図８を用いて説明する。
【００４７】
（１）第１のモード
図５に示すように、第１のモード（モード１）は、第１の主電極（Ｔ１）２１を基準にして、第２の主電極（Ｔ２）２２に正電位を印加し、ゲート電極（Ｇ）２３に正電位を印加し、ターンオン動作を実行する。ここで、電子Ｅの流れは細い線幅の破線により示し、正孔Ｈ及びゲートトリガ電流ＩGTの流れは細い線幅の実線により示す。また、半導体基板１０の他方の表面１０Ｂから一方の表面１０Ａに向かう第１の主電流Ｉ1及び逆に一方の表面１０Ａから他方の表面１０Ｂに向かう第２の主電流Ｉ2の流れは太い線幅の実線により示す。この表記方法は第１のモードに限らず第２のモード乃至第４のモードにおいても同様である。
【００４８】
第１のモードにおいては、次の動作によって第１の主サイリスタがオン状態になる。まず、ゲート電極２３から第１の接続部３１、第２の半導体領域１２、第２の接続部３２のそれぞれを通して第１の主電極２１にゲートトリガ電流ＩGTが流れる。これにより、第２の半導体領域１２に電圧降下が生じ、第２の半導体領域１２と第４の半導体領域１４との間のｐｎ接合が順バイアス状態となり、第４の半導体領域１４から第２の半導体領域１２に電子Ｅが注入される。第２の半導体領域１２に注入された電子Ｅの一部は第１の半導体領域１１に注入され、この第１の半導体領域１１に電子Ｅが蓄積される。この結果、第３の半導体領域１３から第１の半導体領域１１に正孔Ｈの注入が生じる。第１の半導体領域１１に注入された正孔Ｈの一部は第２の半導体領域１２に注入され、第４の半導体領域１４から第２の半導体領域１２への電子Ｅの注入が増幅される。そして、最終的に、第２の主電極２２、第３の半導体領域１３、第１の半導体領域１１、第２の半導体領域１２、第４の半導体領域１４及び第１の主電極２１の電流経路、つまり第１の主サイリスタにおいて、第１の方向の主電流Ｉ1が流れる。
【００４９】
この一連の第１の主サイリスタのトリガ機構において、第１の接続部３１、第４の半導体領域１４及び第３の接続部３２のそれぞれが同一の中心点Ｐに対するリング形状により構成されているので、第１の接続部３１と第３の接続部３３との間の電位分布及びゲートトリガ電流ＩGTの分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流ＩGTにより第４の半導体領域１４から第２の半導体領域１２への電子Ｅの注入量、第３の半導体領域１３から第１の半導体領域１１への正孔Ｈの注入量は均一化され、中心点Ｐを中心として同心円状に均一なトリガ動作が行われる。
【００５０】
また、第１のモードにおいては、第１の接続部３１から第２の接続部３２に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流ＩGTが流れるので、ターンオン動作の初期の動作領域つまり第４の半導体領域１４の周辺長（エミッタ領域の周辺長）を長くし、第１の主サイリスタの初期通電領域を広げることで、第１の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【００５１】
（２）第２のモード
図６に示すように、第２のモード（モード２）は、第１の主電極（Ｔ１）２１を基準にして、第２の主電極（Ｔ２）２２に正電位を印加し、ゲート電極（Ｇ）２３に負電位を印加し、ターンオンを実行する。第２のモードにおいては、次の動作によって第１の主サイリスタがオン状態になる。
【００５２】
まず、第１の主電極２１から第３の接続部３３、第２の半導体領域１２、第１の接続部３１のそれぞれを通してゲート電極２３にゲートトリガ電流ＩGTが流れる。これにより、第２の半導体領域１２に電圧降下が生じ、第２の半導体領域１２と第６の半導体領域１６との間のｐｎ接合が順バイアス状態となり、第６の半導体領域１６から第２の半導体領域１２に電子Ｅが注入される。第２の半導体領域１２に注入された電子Ｅの一部は第１の半導体領域１１に注入され、この第１の半導体領域１１に電子Ｅが蓄積される。この結果、第３の半導体領域１３から第１の半導体領域１１に正孔Ｈの注入が生じる。第１の半導体領域１１に注入された正孔Ｈの一部は第２の半導体領域１２に注入され、第６の半導体領域１６から第２の半導体領域１２への電子Ｅの注入が増幅される。そして、最終的に、第６の半導体領域１６、第２の半導体領域１２、第１の半導体領域１１及び第３の半導体領域１３の電流経路、つまりゲート機構部分（補助サイリスタ）が導通状態になる。
【００５３】
このゲート機構部分が導通状態になると、このゲート機構部分の電子Ｅ及び正孔Ｈの注入動作がゲート機構部分に近接している第１の主サイリスタに転移し若しくは波及し、この第１の主サイリスタのターンオン動作が開始される。第１のモードと同様に、第１の主サイリスタにおいては、第２の主電極２２から第１の主電極２１に、第３の半導体領域１３、第１の半導体領域１１、第２の半導体領域１２、第４の半導体領域１４のそれぞれを通して第１の方向の主電流Ｉ1が流れる。
【００５４】
この一連のゲート機構部分並びに第１の主サイリスタのトリガ機構において、第６の半導体領域１６、第１の接続部３１、及び第3の接続部３３のそれぞれが同一の中心点Ｐに対するリング形状により構成されているので、第１の接続部３１と第３の接続部３３との間の電位分布及びゲートトリガ電流ＩGTの電流分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流ＩGTにより第６の半導体領域１６から第２の半導体領域１２への電子Ｅの注入量、第３の半導体領域１３から第１の半導体領域１１への正孔Ｈの注入量は均一化され、中心点Ｐを中心として同心円状に均一なトリガ動作が行われる。
【００５５】
また、第２のモードにおいては、第３の接続部３３から第１の接続部３１に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流ＩGTが流れるので、ターンオン動作の初期の動作領域つまり第６の半導体領域１６の周辺長（エミッタ領域の周辺長）を長くし、第１の主サイリスタの初期通電領域を広げることで、第１の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【００５６】
（３）第３のモード
図７に示すように、第３のモード（モード３）は、第１の主電極（Ｔ１）２１を基準にして第２の主電極（Ｔ２）２２が負電位のときに、ゲート電極（Ｇ）２３を負電位にし、ターンオンを実行する。第３のモードにおいては、次の動作によって第２の主サイリスタがオン状態になる。
【００５７】
まず、第１の主電極２１から第３の接続部３３、第２の半導体領域１２、第１の接続部３１のそれぞれを通してゲート電極２３にゲートトリガ電流ＩGTが流れる。これにより、第２の半導体領域１２に電圧降下が生じ、第２の半導体領域１２と第６の半導体領域１６との間のｐｎ接合が順バイアス状態となり、第６の半導体領域１６から第２の半導体領域１２に電子Ｅが注入される。第２の半導体領域１２に注入された電子Ｅの一部は第１の半導体領域１１に注入され、この第１の半導体領域１１に電子Ｅが蓄積される。この結果、第１の半導体領域１１と第２の半導体領域１２との間のｐｎ接合の順バイアス状態が強められ、第２の半導体領域１２から第１の半導体領域１１に正孔Ｈの注入が生じる。この正孔Ｈは、第１の半導体領域１１、第３の半導体領域１３のそれぞれを経て第２の主電極２２に流れる。この正孔Ｈの流れにより第３の半導体領域１３に電圧降下が生じ、第３の半導体領域１３と第５の半導体領域１５との間のｐｎ接合が順バイアス状態になり、第５の半導体領域１５から第３の半導体領域１３に電子Ｅが注入される。この電子Ｅの一部は第１の半導体領域１１に注入される。これにより、ゲート機構部分（補助サイリスタ）が導通状態になる。
【００５８】
このゲート機構部分が導通状態になると、このゲート機構部分の電子Ｅ及び正孔Ｈの注入動作がゲート機構部分に近接している第２の主サイリスタに転移し若しくは波及し、この第２の主サイリスタのターンオン動作が開始される。すなわち、第２の主サイリスタにおいては、第１の主電極２１から第２の主電極２２に、第２の半導体領域１２、第１の半導体領域１１、第３の半導体領域１３、第５の半導体領域１５のそれぞれを通して第２の方向の主電流Ｉ2が流れる。
【００５９】
この一連のゲート機構部分並びに第２の主サイリスタのトリガ機構において、第６の半導体領域１６、第１の接続部３１、第３の接続部３３、第５の半導体領域１５と第６の半導体領域１６との重複部４０のそれぞれが同一の中心点Ｐに対するリング形状により構成されているので、第１の接続部３１と第３の接続部３３との間の電位分布及びゲートトリガ電流ＩGTの分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流ＩGTにより第６の半導体領域１６から第２の半導体領域１２への電子Ｅの注入量、第５の半導体領域１５から第１の半導体領域１１への電子Ｅの注入量は均一化され、中心点Ｐを中心として同心円状に均一なトリガ動作が行われる。
【００６０】
また、第３のモードにおいては、第３の接続部３３から第１の接続部３１に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流ＩGTが流れるので、ターンオン動作の初期の動作領域つまり第６の半導体領域１６の周辺長（エミッタ領域の周辺長）を長くし、第２の主サイリスタの初期通電領域を広げることで、第２の主サイリスタの通電初期に流れる電流密度を低減する事ができる。
【００６１】
また、従来の双方向サイリスタの場合、第3のモードは第1のモードよりも低感度となってしまうが、第３の接続部３３が第６の半導体領域１６よりも内側に形成されるため、ゲートトリガ電流ＩGTの電流密度を高める事ができる。従って、第３のモードの感度を高める事ができるとともに、第１のモードと第３のモードとの感度の差を改善する事ができる。
【００６２】
（４）第４のモード
図８に示すように、第４のモード（モード４）は、第１の主電極（Ｔ１）２１を基準にして、第２の主電極（Ｔ２）２２に負電位を印加し、ゲート電極（Ｇ）２３に正電位を印加し、ターンオン動作を実行する。第４のモードにおいては、次の動作によって第２の主サイリスタがオン状態になる。
【００６３】
まず、ゲート電極２３から第１の接続部３１、第２の半導体領域１２、第２の接続部３２のそれぞれを通して第１の主電極２１にゲートトリガ電流ＩGTが流れる。これにより、第２の半導体領域１２に電圧降下が生じ、第２の半導体領域１２と第４の半導体領域１４との間のｐｎ接合が順バイアス状態となり、第４の半導体領域１４から第２の半導体領域１２に電子Ｅが注入される。第２の半導体領域１２に注入された電子Ｅの一部は第１の半導体領域１１に注入され、この第１の半導体領域１１に電子Ｅが蓄積される。この結果、第１の半導体領域１１と第２の半導体領域１２との間のｐｎ接合の順バイアスが強められ、第２の半導体領域１２から第１の半導体領域１１に正孔Ｈの注入が生じる。この正孔Ｈは、第１の半導体領域１１、第３の半導体領域１３のそれぞれを経て第２の主電極２２に流れる。これにより、第３の半導体領域１３に電圧降下が生じ、第３の半導体領域１３と第５の半導体領域１５との間のｐｎ接合が順バイアス状態になり、第５の半導体領域１５から第３の半導体領域１３に電子Ｅが注入される。この電子Ｅは第１の半導体領域１１に注入される。
【００６４】
この結果、第３のモードと同様に、第２の主サイリスタのターンオン動作が開始される。すなわち、第２の主サイリスタにおいては、第１の主電極２１から第２の主電極２２に、第２の半導体領域１２、第１の半導体領域１１、第３の半導体領域１３、第５の半導体領域１５のそれぞれを通して第２の方向の主電流Ｉ2が流れる。
【００６５】
この一連のゲート機構部分並びに第２の主サイリスタのトリガ機構において、第１の接続部３１、第２の接続部３２、第４の半導体領域１４、第5の半導体領域１５と第６の半導体領域１６との重複部４０のそれぞれが同一の中心点Ｐに対するリング形状により構成されているので、第１の接続部３１と第２の接続部３２との間の電位分布及びゲートトリガ電流ＩGTの電流分布はリング形状の円周上において均一になる。従って、このゲートトリガ電流ＩGTにより第４の半導体領域１４から第２の半導体領域１２への電子Ｅの注入量、第５の半導体領域１５から第１の半導体領域１１への電子Ｅの注入量は均一化され、中心点Ｐを中心として同心円状に均一なトリガ動作が行われる。
【００６６】
また、第４のモードにおいては、第１の接続部３１から第２の接続部３２に、内側の小さなリングから外側の大きなリングに向かってゲートトリガ電流ＩGTが流れるので、ターンオン動作の初期の動作領域つまり第４の半導体領域１４の周辺長（エミッタ領域の周辺長）を長くし、第２の主サイリスタの通電初期に流れる電流密度を低減することができる。
【００６７】
第１の実施の形態に係る双方向サイリスタ１においては、ゲート電極２３の一方の側に第１の主サイリスタ、ゲート電極２３の他方の側に第２の主サイリスタが配設されている。特に、第１の実施形態に係る双方向サイリスタ１において、第５の半導体領域５と第６の半導体領域６の重複部４０がゲート電極２３の一方の側にあり、第４の半導体領域が他方の側にある。このような構成により、２つの第１の主サイリスタと第２の主サイリスタとの間が空間的に分離されるので、第１の主サイリスタと第２の主サイリスタとの間の相互の影響による誤動作を防止することができ、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ耐量を向上することができる。
【００６８】
このように第１の実施の形態に係る双方向サイリスタ１においては、第１及び第２の主サイリスタの初期通電領域を広げて第１及び第２の主サイリスタの通電初期に流れる電流密度を低減するとともに、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善することができる。
【００６９】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る双方向サイリスタ１において、ゲート電極２３特に第１の接続部３１を中心として、第４の半導体領域１４及び第２の接続部３２と第３の接続部３３との配置位置を反転させた例を説明するものである。
【００７０】
［双方向サイリスタのデバイス構造］
第２の実施の形態に係る双方向サイリスタ１の各部の符号は前述の第１の実施の形態に係る双方向サイリスタ１の基本構造と同じとする。すなわち、双方向サイリスタ１は、図９に示すように、半導体基板１０と、半導体基板１０の一方の表面１０Ａ（図９中、上側表面）上に配設された第１の主電極２１（Ｔ１）及びゲート電極２３（Ｇ）と、半導体基板１０の一方の表面１０Ａと反対の他方の表面１０Ｂ（図９中、下側裏面）上に配設された第２の主電極２２（Ｔ２）とを備えている。
【００７１】
半導体基板１０は、第１の導電型の第１の半導体領域１１と、第１の半導体領域１１の一方の表面１０Ａ側に隣接して配設された第１の導電型とは逆の第２の導電型の第２の半導体領域１２と、第１の半導体領域１１の他方の表面１０Ｂ側に隣接して配設された第２の導電型の第３の半導体領域１３と、第２の半導体領域１２の一方の表面１０Ａ側に配設された第１の導電型の第４の半導体領域１４と、第３の半導体領域１３の他方の表面１０Ｂ側に配設された第１の導電型の第５の半導体領域１５と、第２の半導体領域１２の一方の表面１０Ａ側に第４の半導体領域１４と離間して配設された第１の導電型の第６の半導体領域１６とを備えている。ここで、第１の実施の形態と同様に、第２の実施の形態において、第１の導電型はｎ型であり、第２の導電型はｐ型である。
【００７２】
このような基本的構成を有する第２の実施の形態に係る双方向サイリスタ１は、均一幅（一定の幅寸法Ｗｇ）を有しかつ長手方向に終端がない閉じた平面形状を有する第６の半導体領域１６と、この第６の半導体領域１６の幅方向の他方の側（第６の半導体領域１６の内輪）に隣り合ってゲート電極２３と第２の半導体領域１２とを電気的に接続する第１の接続部３１と、第６の半導体領域１６の幅方向の他方の側において、第１の接続部３１から第６の半導体領域１６の長手方向の全周に渡って均一距離で離間して配設され、均一幅（一定の幅寸法Ｗｅ）を有しかつ長手方向に終端がない閉じた平面形状を有する第４の半導体領域１４と、この第４の半導体領域１４の幅方向の第１の接続部３１とは反対側の他方の側（第４の半導体領域の内輪）に隣り合って第１の主電極２１と第２の半導体領域１２とを電気的に接続する第２の接続部３２と、第６の半導体領域１６の幅方向の他方の側と反対側の一方の側（第６の半導体領域１６の外輪）において、第６の半導体領域１６からこの第６の半導体領域１６の長手方向の全周に渡って均一距離で離間して配設され、均一幅（一定の幅寸法Ｗｂ）を有しかつ長手方向に終端がない閉じた平面形状を有し、第１の主電極２１と第２の半導体領域１２とを電気的に接続する第３の接続部３３と備えている。第１の接続部３１と第２の接続部３２との間の離間距離Ａと、第１の接続部３１と第３の接続部３３との間の離間距離Ｂとは等しい事が好ましい。
【００７３】
すなわち、双方向サイリスタ１は、第２の接続部３２、第４の半導体領域１４、第１の接続部３１、第６の半導体領域１６及び第３の接続部３３のそれぞれの平面形状が、第２の接続部３２を中心とする（中心点Ｐを中心とする）同心のリング形状により構成されている。第１の実施の実施の形態に係る双方向サイリスタ１は、中心点Ｐからその周囲に向かって、第３の接続部３３、第６の半導体領域１６、第１の接続部３１、第４の半導体領域１４、第２の接続部３２のそれぞれをレイアウトしていることに対して、第２の実施の形態に係る双方向サイリスタ１は反転されたレイアウトを有する。それ以外の基本構造は、第１の実施の形態に係る双方向サイリスタ１と第２の実施の形態に係る双方向サイリスタ１との間では同一である。また、双方向サイリスタ１のターンオン動作は前述の第１のモード乃至第４のモードにおいて同一であるので、ここでの説明は省略する。
【００７４】
［双方向サイリスタの作用効果］
以上説明したように、第２の形態に係る双方向サイリスタ１においては、前述の第１の実施の形態に係る双方向サイリスタ１により得られる作用効果と同様の作用効果を奏することができる。
【００７５】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態並びに第２の実施の形態に係る双方向サイリスタ１において、各々の半導体領域や各々の電極の平面形状を変えた例を説明するものである。
【００７６】
［第１の変形例］
図１０（Ａ）及び図１０（Ｂ）に示す第３の実施の形態の第１の変形例に係る双方向サイリスタ１は、前述の第１の実施の形態に係る双方向サイリスタ１の第４の半導体領域１４，第５の半導体領域１５、第６の半導体領域１６、第１の接続部３１、第２の接続部３２、第３の接続部３３、第４の接続部３４のそれぞれの平面形状を楕円リング形状により構成している。これらの平面形状以外の双方向サイリスタ１の基本構造は、第１の実施の形態に係る双方向サイリスタ１と同一である。楕円リング形状は長手方向に終端がない閉じた形状である。
【００７７】
また、第１の変形例に係る双方向サイリスタ１は、前述の第２の実施の形態に係る双方向サイリスタ１においてこのような平面形状により構成してもよい。
【００７８】
［第２の変形例］
図１１（Ａ）及び図１１（Ｂ）に示す第３の実施の形態の第２の変形例に係る双方向サイリスタ１は、前述の第１の実施の形態に係る双方向サイリスタ１の第１の主電極（Ｔ１）２１、第２の主電極（Ｔ２）２２、ゲート電極（Ｇ）２３、第４の半導体領域１４，第５の半導体領域１５、第６の半導体領域１６，第１の接続部３１，第２の接続部３２、第３の接続部３３のそれぞれの平面形状を多角形のリング形状により構成している。多角形のリング形状は、ここでは方形のリング形状であるが、三角形のリング形状や五角形以上の多角形のリング形状であってもよい。この多角形のリング形状は長手方向に終端がない閉じた形状である。また、多角形のリング形状においては、角部分の電流密度が高くなり、電界集中が発生し易くなるので、適度な曲率半径の円弧を持たせることが好ましい。これらの平面形状以外の双方向サイリスタ１の基本構造は、第１の実施の形態に係る双方向サイリスタ１と同一である。
【００７９】
また、第２の変形例に係る双方向サイリスタ１は、前述の第２の実施の形態に係る双方向サイリスタ１においてこのような平面形状により構成してもよい。
【００８０】
（その他の実施の形態）
上記のように、本発明を第１の実施の形態乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、本発明は、前述の双方向サイリスタ１の第１の半導体領域１１〜第６の半導体領域１６の導電型を反転させてもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施の形態に係る双方向サイリスタの断面図である。
【図２】図１に示す双方向サイリスタの電極を除いた各半導体領域並びに接続部のレイアウトを示す平面図である。
【図３】図１に示す双方向サイリスタの電極のレイアウトを示す平面図である。
【図４】図１に示す双方向サイリスタの電極を除いた各半導体領域のレイアウトを示す低面図である。
【図５】図１に示す双方向サイリスタの第１のモードの動作状態を示す断面図である。
【図６】第２のモードの動作状態を示す断面図である。
【図７】第３のモードの動作状態を示す断面図である。
【図８】第４のモードの動作状態を示す断面図である。
【図９】本発明の第２の実施の形態に係る双方向サイリスタの断面図である。
【図１０】（Ａ）は本発明の第３の実施の形態の第１の変形例に係る双方向サイリスタの平面図、（Ｂ）は（Ａ）に示す双方向サイリスタの底面図である。
【図１１】（Ａ）は本発明の第３の実施の形態の第２の変形例に係る双方向サイリスタの平面図、（Ｂ）は（Ａ）に示す双方向サイリスタの底面図である。
【図１２】本発明の背景技術に係る双方向サイリスタの電極のレイアウトを示す平面図である。
【図１３】背景技術に係る双方向サイリスタの電極を除いた各半導体領域のレイアウトを示す平面図である。
【図１４】背景技術に係る双方向サイリスタの断面図である。
【図１５】背景技術に係る双方向サイリスタの低面図である。
【符号の説明】
【００８２】
１…双方向サイリスタ
１０…半導体基板
１１…第１の半導体領域
１２…第２の半導体領域
１３…第３の半導体領域
１４…第４の半導体領域
１５…第５の半導体領域
１６…第６の半導体領域
２１、Ｔ１…第１の主電極
２２、Ｔ２…第２の主電極
２３、Ｇ…ゲート電極
３１…第１の接続部
３２…第２の接続部
３３…第３の接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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