(57)【特許請求の範囲】
【請求項１】
上部および少なくとも２つの側部を有するフローティングゲートを形成する工程（５０４、５１４、５２０、９０２）と、
前記フローティングゲートの前記上部に誘電体キャップを形成する工程（５０５、５１４、９０４、９１２、９２６、９４６）であって、前記フローティングゲートの前記上部に前記誘電体キャップを形成することは、第１の材料と第２の材料とを前記フローティングゲートの前記上部に注入することを含み、前記第２の材料が前記誘電体キャップの形成を制御することを特徴とする前記工程と、
前記フローティングゲートの前記少なくとも２つの側部の周りおよび前記誘電体キャップの上部の上にゲート間誘電体層を形成する工程（５２８）と、
前記フローティングゲートの上部の上および前記フローティングゲートの前記少なくとも２つの側部の周りに制御ゲートを形成する工程（５３０）であって、前記ゲート間誘電体層が前記制御ゲートを前記フローティングゲートから分離させる前記工程（５３０）と、
を備える、不揮発性記憶装置を形成する方法。
【請求項２】
前記フローティングゲートを形成する工程は、シリコンから前記フローティングゲートを形成する工程を含み、
前記誘電体キャップを形成する工程は、
前記フローティングゲートの前記上部に前記第１の材料である酸素を注入する工程と、
前記注入された酸素および前記フローティングゲートが形成されたシリコンから前記誘電体キャップを形成するために前記フローティングゲートを加熱する工程と、
を含む、請求項１に記載の方法。
【請求項３】
前記フローティングゲートを形成する工程は、ハードマスクを使用する工程を含み、
前記フローティングゲートの前記上部に酸素を注入する工程は、前記ハードマスクを通して酸素を注入する工程を含む、請求項２に記載の方法。
【請求項４】
前記フローティングゲートの前記少なくとも２つの側部を囲むシャロー・トレンチ・アイソレーション構造体用の絶縁材料を堆積させる工程と、
前記フローティングゲートの上に存在するハードマスクのレベルまで前記絶縁材料を平坦化する工程と、
前記フローティングゲートの上から前記ハードマスクを除去する工程と、
をさらに備え、
前記フローティングゲートの前記上部に酸素を注入する工程は、前記ハードマスクを除去する工程の後であって、前記フローティングゲートの前記少なくとも２つの側部から前記絶縁材料を除去する工程の前に実行される、請求項２に記載の方法。
【請求項５】
前記フローティングゲートの前記側部を囲むシャロー・トレンチ・アイソレーション用の絶縁材料を堆積させる工程と、
前記フローティングゲートの上にあるハードマスクのレベルまで前記絶縁材料を平坦化する工程と、
前記フローティングゲートの上から前記ハードマスクを除去する工程と、
前記フローティングゲートの前記少なくとも２つの側部のうちの少なくとも一部分を露出させるため前記絶縁材料の一部分をエッチバックする工程と、
をさらに備え、
前記フローティングゲートの前記上部に酸素を注入する工程は、前記絶縁材料の一部分をエッチバックする工程の後に実行される、請求項２に記載の方法。
【請求項６】
前記フローティングゲートを形成する工程および前記誘電体キャップを形成する工程は、
前記フローティングゲートを形成するため使用されるポリシリコンの層を形成する工程と、
前記ポリシリコンの上に、前記誘電体キャップを形成するため使用される酸化物層を形成する工程と、
前記酸化物層の上にパターンを形成する工程と、
前記誘電体キャップおよび前記フローティングゲートを形成するため、前記パターンに基づいて前記酸化物層および前記ポリシリコンをエッチングする工程と、
を含む、請求項１に記載の方法。
【請求項７】
前記フローティングゲートを形成する工程および前記誘電体キャップを形成する工程は、
前記フローティングゲートの前記上部に曲率を設け、前記ポリシリコンの酸化された部分が前記誘電体キャップの一部分を形成するように、前記フローティングゲートを形成するために使用される前記ポリシリコンを選択的に酸化する工程をさらに含む、請求項６に記載の方法。
【請求項８】
前記制御ゲートを形成する工程は、前記フローティングゲートの前記少なくとも２つの側部の周りに前記制御ゲートを形成する工程をさらに含む、請求項１から７のうちのいずれか一項に記載の方法。
【請求項９】
上部および側部を有しているフローティングゲート（４１２）と、
前記フローティングゲート（４１２）の前記上部の上および前記側部の周りにある制御ゲート（４０４）と、
前記フローティングゲート（４１２）と前記制御ゲート（４０４）との間にあり、前記フローティングゲート（４１２）の上にある誘電体キャップ（４０８）と前記フローティングゲート（４１２）の上および周りにある誘電体材料の層（４０６）とを備えるゲート間誘電体（４０６、４０８）であって、前記誘電体キャップ（４０８）が、第１の材料と第２の材料を前記フローティングゲート（４１２）の前記上部に注入することによって形成されている、前記ゲート間誘電体（４０６、４０８）と、
を備え、
前記フローティングゲートおよび前記制御ゲートが異なった電圧にあるときに電界が前記ゲート間誘電体内に存在し、前記誘電体キャップは、前記フローティングゲートの前記上部における前記ゲート間誘電体内の前記電界の強さが前記フローティングゲートの前記側部に接した前記ゲート間誘電体の領域内の前記電界の強さと同じもしくはそれより低くなるように成形されている、不揮発性記憶装置。
【請求項１０】
前記誘電体キャップの垂直厚さが前記ゲート間誘電体内の前記電界のピークを前記フローティングゲートの前記側部に引き起こす、請求項９に記載の装置。
【請求項１１】
前記誘電体キャップは二酸化ケイ素を含む、請求項９または１０のうちのいずれかに記載の装置。
【請求項１２】
前記誘電体キャップは曲線状の上部を有している、請求項９から１１のうちのいずれか一項に記載の装置。
【請求項１３】
前記誘電体キャップが実質的に平坦な上部を有している、請求項９から１１のうちのいずれか一項に記載の装置。
【請求項１４】
前記誘電体キャップの上部が曲率半径をもつ曲線状の形状を有し、前記誘電体キャップに最も接近した前記フローティングゲートの一部分の幅が前記誘電体キャップの前記曲率半径のおよそ２倍である、請求項９から１２のうちのいずれか一項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。
【０００３】
典型的なＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域の上に設けられたフローティングゲート付きのメモリセルを採用している。フローティングゲートは誘電体領域によってチャネル領域から分離されている。たとえば、チャネル領域は、ソース領域とドレイン領域との間のｐウェルに位置合わせされている。制御ゲートは、別の誘電体領域（ゲート間誘電体またはインターポリ誘電体）によってフローティングゲートから分離されている。メモリセルの閾電圧は、フローティングゲート上に保持されている電荷量によって制御される。すなわち、フローティングゲート上の電荷レベルは、メモリセルがこのメモリセルのソースとドレインとの間の導通を許可するためオンにされる前に、制御ゲートに印加されるべき最小電圧量を決定する。
【０００４】
いくつかのＥＥＰＲＯＭおよびフラッシュメモリは、２つの電荷量範囲を蓄積するために使用されるフローティングゲートを備えており、それゆえ、メモリセルは２つの状態の間で書き込み／消去可能である（たとえば、バイナリ・メモリセル）。マルチビットまたはマルチステート・フラッシュメモリセルは、装置内で複数の区別された閾電圧範囲を特定することによって実現される。それぞれの閾電圧範囲は、一組のデータビットに対する予め決められた値に対応する。マルチステート・セルのための適切なデータ蓄積を実現するため、閾電圧レベルの複数の範囲は、メモリセルのレベルが明確な方式で読み出し、書き込み、または、消去可能であるように、十分な余裕を用いて互いに分離されるべきである。
【０００５】
典型的なフラッシュメモリ装置に書き込むとき、書き込み電圧が制御ゲートに印加され、ビットラインが接地される。制御ゲートとフローティングゲートとの間の容量結合のため、制御ゲート上の書き込み電圧はフローティングゲートに結合され、フローティングゲート電圧を誘起する。フローティングゲート電圧はチャネルからの電子をフローティングゲートに注入させる。電子がフローティングゲートに蓄積したとき、フローティングゲートは負に帯電し、制御ゲートから見てメモリセルの閾電圧は高くなる。メモリセルの書き込まれた状態を保つため、フローティングゲート上の電荷は長時間に亘って維持される必要がある。しかし、電荷はインターポリ誘電体を通ってフローティングゲートから制御ゲートへ漏れる可能性があり、漏れ電流と呼ばれる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
最近のフラッシュメモリ技術では、短い書き込み／消去時間と低い動作電圧とは、高速および高密度と低電力動作とを実現するために解決されるべき主要な障壁である。よって、メモリセルのフローティングゲートと制御ゲートとの間で容量結合を増大すると共に、同時に電子がフローティングゲートから制御ゲートへ逃げることを妨げることがますます必要になりつつある。容量結合比に影響を与える制御ゲート・フローティングゲート間の容量は、２つのゲートの間のインターポリ誘電体（ＩＰＤ）の厚さと、ＩＰＤの比誘電率すなわち誘電定数Ｋとに依存する。高結合比を実現するための１つの手法は、薄型ＩＰＤを使用することである。しかし、ＩＰＤが非常に薄い場合、漏れ電流は好ましくない程度の大きさになる可能性がある。
【０００７】
不揮発性メモリ構造体がより薄くなるのにつれて、漏れ電流はより難しい問題になる。この漏れ電流問題の１つの理由は、電圧が制御ゲートに印加されたとき、ＩＰＤの種々の部分に生じる電界の強さである。具体的には、電界は、ＩＰＤの特定の領域で強められ、より大きい漏れ電流をもたらす。図１Ａを参照すると、電界は、フローティングゲート１０２および制御ゲート１０４の鋭角コーナー部に近接したＩＰＤ１０６において最も強い。丸印が付けられているＩＰＤ１０６のコーナー部に近接した領域では、電界の大きさは、Ａをフローティングゲート１０２のコーナー部の曲率変形とする場合に、１／Ａに比例する。なお、鋭角コーナー部は非常に小さい曲率半径に対応しており、そのために電界が強い。
【０００８】
フローティングゲート１０２のコーナー部でのＩＰＤ１０６内の電界の強さを低減するため、図１Ｂに示されるように、フローティングゲート１０２の上部の曲率半径を増大させることができる。なお、この増大は制御ゲート１０４の曲率も変化させる。電界の強さを低減することにより、漏れ電流が削減される。しかし、装置構造体の寸法をより一層縮小させるために、図１Ｃに示されるように、フローティングゲート１０２の幅を狭小化することが望ましい。ポリシリコンフローティングゲート１０２の丸みは、図１Ｃのフローティングゲート１０２の上部全体にわたって広がっている。フローティングゲート１０２の丸みの量は、フローティングゲート１０２の幅によって制限され得る。すなわち、最大限の曲率半径（Ａ）は、フローティングゲート１０２の幅の半分に制限され得る。なお、フローティングゲート１０２の幅（２Ａ）がさらに縮小される場合、最大限の曲率半径もまたさらに縮小される。したがって、メモリセルの加工寸法がより一層縮小されると、ＩＰＤ１０６内の電界と、したがって、漏れ電流とを取り扱うことがより難しくなる。
【０００９】
電界を低減する１つの手法は、高誘電定数を有する薄膜を用いてＩＰＤ１０６を形成することである。しかし、このような膜は取り扱いが難しく、それゆえに望ましくない。たとえば、常誘電体は、通常、二酸化ケイ素の誘電定数より少なくとも２桁大きい誘電定数を有するが、いくつかの問題がゲート誘電体としての常誘電体の使用を制限する。１つのこのような問題は酸素の拡散である。半導体製造と関連付けられた高温プロセスの間に、酸素は、ＩＰＤ１０６から、ＩＰＤ１０６と、ＩＰＤ１０６を挟むフローティングゲート１０２および制御ゲート１０４との間の界面まで拡散し、その結果、誘電体システムの全体的な容量を減少させる望ましくない酸化層を形成する。したがって、高誘電定数常誘電体の影響は低減される。
【００１０】
金属酸化物は、フラッシュメモリ装置のための高Ｋ材料としても提案されている。金属酸化物、具体的には、酸化アルミニウム（Ａｌ２Ｏ３）は、漏れ電流が小さい。さらに、金属酸化物は、プロセス統合のための高温耐久性を有する。しかし、堆積した高誘電体金属酸化物は非化学量論的化合物を有するので、誘電体の大部分において、かつ、誘電体／半導体界面に大きい電気的欠陥またはトラップをもつ傾向がある。これらの欠陥またはトラップは、誘電体を通る伝導性を高め、そして、誘電体の破壊強度を低減する。
【００１１】
ＩＰＤ内の電界を低減する別の手法では、ＩＰＤ１０６の厚さを増加させる。しかし、ＩＰＤ１０６の厚さの増加は、フローティングゲート１０２と制御ゲート１０６との間の容量結合を低減する傾向があり、前述の理由のため望ましくない。一般に、ＩＰＤ１０６の厚さの増加は、曲率半径がＩＰＤ１０６の厚さ未満であるとき、または、ＩＰＤ１０６の厚さがメモリセルの寸法（加工寸法）に近づくとき、失敗する傾向がある。
【課題を解決するための手段】
【００１２】
開示されている実施形態は、概略、不揮発性メモリセルと、メモリセルを製造する技術とに関係する。メモリセルは、フローティングゲートの上に誘電体キャップを有する。一実施形態では、誘電体キャップは、フローティングゲートと共形ＩＰＤ層との間にある。誘電体キャップは、フローティングゲートと制御ゲートとの間の漏れ電流を削減する。誘電体キャップは、狭いステムを有するフローティングゲートのための誘電体キャップが無い場合に電界が最も強くなるフローティングゲートの上部で電界の強さを低減することによりこの削減を達成する。
【００１３】
別の実施形態は、不揮発性記憶素子を製造する方法である。この方法は、上部と少なくとも２つの側部とを有するフローティングゲートを形成する工程を含む。誘電体キャップはフローティングゲートの上部に形成される。ゲート間誘電体層は、フローティングゲートの少なくとも２つの側部の周りで、誘電体キャップの上に形成される。制御ゲートはフローティングゲートの上部に形成され、ゲート間誘電体層は制御ゲートをフローティングゲートから分離する。
【００１４】
一態様では、誘電体キャップを形成する工程では、酸素をフローティングゲートの上部に注入する工程と、注入された酸素とフローティングゲートが形成されたシリコンとから誘電体キャップを形成するためフローティングゲートを加熱する工程とを含む。
【００１５】
これらの目的および利点と他の目的および利点とは、種々の実施形態が図面と併せて示されている以下の説明からより明らかになる。
【図面の簡単な説明】
【００１６】
【図１Ａ】種々のフローティングゲート／制御ゲート界面の構造を示す図である。
【図１Ｂ】種々のフローティングゲート／制御ゲート界面の構造を示す図である。
【図１Ｃ】種々のフローティングゲート／制御ゲート界面の構造を示す図である。
【図２】３本のＮＡＮＤストリングを示す回路図である。
【図３】不揮発性メモリ装置の構造を示す図である。
【図４Ａ】メモリセルアレイの一部分の平面図である。
【図４Ｂ】メモリセルアレイの一部分の平面図である。
【図５】不揮発性メモリセルアレイを製造するプロセスの一実施形態を説明するフローチャートである。
【図６Ａ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｂ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｃ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｄ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｅ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｆ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｇ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｈ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｉ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図６Ｊ】図５で説明されたプロセスの様々な段階における不揮発性メモリセルアレイの一部分を示す図である。
【図７】不揮発性記憶素子の種々の構成に対する電界を示すグラフである。
【図８Ａ】不揮発性メモリセルアレイを製造するプロセスの一実施形態を説明するフローチャートである。
【図８Ｂ】不揮発性メモリセルアレイを製造するプロセスの一実施形態を説明するフローチャートである。
【図８Ｃ】不揮発性メモリセルアレイを製造するプロセスの一実施形態を説明するフローチャートである。
【図９Ａ】図８Ａの製造プロセスの様々な段階における不揮発性記憶素子を示す図である。
【図９Ｂ】図８Ａの製造プロセスの様々な段階における不揮発性記憶素子を示す図である。
【図９Ｃ】図８Ａの製造プロセスの様々な段階における不揮発性記憶素子を示す図である。
【図９Ｄ】図８Ａの製造プロセスの様々な段階における不揮発性記憶素子を示す図である。
【図９Ｅ】図８Ａの製造プロセスの様々な段階における不揮発性記憶素子を示す図である。
【図９Ｆ】図８Ｂの製造プロセスの段階における不揮発性記憶素子を示す図である。
【図９Ｇ】図８Ｂの製造プロセスの段階における不揮発性記憶素子を示す図である。
【図９Ｈ】図８Ｃの製造プロセスの様々な段階における不揮発性記憶素子を示す図である。
【図９Ｉ】図８Ｃの製造プロセスの様々な段階における不揮発性記憶素子を示す図である。
【図１０】不揮発性メモリシステムのブロック図である。
【図１１】メモリアレイの一実施形態を示すブロック図である。
【図１２】センスブロックの一実施形態を示すブロック図である。
【発明を実施するための形態】
【００１７】
フラッシュメモリシステムの一実施例は、複数のフローティングゲートトランジスタを２つの選択ゲートの間に直列に配置することを含むＮＡＮＤ構造体を利用する。直列したトランジスタと選択ゲートとは、ＮＡＮＤストリングと呼ばれる。ＮＡＮＤストリング構造体を使用するフラッシュメモリシステムの典型的な構造は複数のＮＡＮＤストリングを含む。たとえば、図２は、多数のＮＡＮＤストリングを有するメモリアレイのうちの３本のＮＡＮＤストリング２０２、２０４および２０６を示す。図２の各ＮＡＮＤストリングは、２個の選択トランジスタおよび４個のメモリセルを含む。たとえば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０および２３０と、メモリセル２２２、２２４、２２６および２２８とを含む。ＮＡＮＤストリング２０４は、選択トランジスタ２４０および２５０と、メモリセル２４２、２４４、２４６および２４８とを含む。各ＮＡＮＤストリングは、このＮＡＮＤストリングの選択トランジスタ（たとえば、選択トランジスタ２３０および選択トランジスタ２５０）によってソースラインに接続されている。選択ラインＳＧＳはソース側選択ゲートを制御するため使用される。種々のＮＡＮＤストリングが、選択ラインＳＧＤによって制御される選択トランジスタ２２０、２４０などによってそれぞれのビットラインに接続されている。他の実施形態では、選択ラインは必ずしも共通でなくてもよい。ワードラインＷＬ３は、メモリセル２２２およびメモリセル２４２のための制御ゲートに接続されている。ワードラインＷＬ２は、メモリセル２２４、メモリセル２４４、およびメモリセル２５２のための制御ゲートに接続されている。ワードラインＷＬ１は、メモリセル２２６およびメモリセル２４６のための制御ゲートに接続されている。ワードラインＷＬ０はメモリセル２２８およびメモリセル２４８のための制御ゲートに接続されている。図示したように、各ビットラインおよびそれぞれのＮＡＮＤストリングは、メモリセルのアレイの列を構成する。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１およびＷＬ０）はアレイの行を構成する。
【００１８】
図３は、ＮＡＮＤフラッシュメモリセルのアレイの一部分の平面図である。アレイは、ビットライン３５０およびワードライン３５２を含む。なお、図３は、フラッシュメモリセルの他の細部のすべてを示すものではない。
【００１９】
なお、ＮＡＮＤストリングが有するメモリセルの数は、図２および３に示された数より増減してもよい。たとえば、いくつかのＮＡＮＤストリングは、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセルなどを含む。本明細書中での説明は、ＮＡＮＤストリング内の何らかの特有の数のメモリセルに限定されるものではない。さらに、ワードラインは、図２および３に示された数より増減した数のメモリセルを有することができる。たとえば、ワードラインは、数千または数万個のメモリセルを含むことができる。本明細書中の説明は、ワードライン内の特有の数のメモリセルに限定されるものではない。
【００２０】
各メモリセルは、データ（アナログまたはデジタル）を格納することができる。１ビットのデジタルデータを格納するとき、メモリセルの可能な閾電圧の範囲は、論理データ「１」および「０」が割り当てられた２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一実施例では、メモリセルが消去された後、閾電圧は負であり、論理「１」として定義される。書き込み後の閾電圧は正であり、論理「０」として定義される。閾電圧が負であり、０ボルトを制御ゲートに印加することによって読み出しが試みられるとき、メモリセルは、論理１が格納されていることを示すためにオンになる。閾レベルが正であり、０ボルトを制御ゲートに印加することによって読み出し操作が試みられるとき、メモリセルはオンにならず、論理ゼロが格納されていることを示す。
【００２１】
複数のレベルのデータを格納する場合、可能な閾電圧の範囲はデータのレベルの数に分割される。たとえば、４レベルの情報（２ビットのデータ）が格納される場合、データ値「１１」、「１０」、「０１」および「００」に割り当てられた４個の閾電圧範囲が存在する。ＮＡＮＤ型メモリの一実施例では、消去操作後の閾電圧は負であり、「１１」として定義される。正閾電圧は、「１０」、「０１」および「００」のデータ状態のため使用される。８レベルの情報（または状態）（たとえば、３ビットのデータ）が格納される場合、データ値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」および「１１１」に割り当てられた８個の閾電圧範囲が存在する。
【００２２】
メモリセルに書き込まれたデータとセルの閾電圧レベルとの間の特定の関係は、セルのため採用されたデータ符号化方式に依存する。たとえば、米国特許第６，２２２，７６２号および米国特許出願公開第２００４／０２５５０９０号は、どちらも参照することにより本明細書に組み込まれ、マルチステート・フラッシュメモリセルのための種々のデータ符号化方式について記載している。一実施形態では、データ値は、フローティングゲートの閾値が誤って隣接する物理状態へシフトした場合に、１ビットだけが影響を受けるように、グレイコード割り当てを使用して閾電圧範囲に割り当てられる。いくつかの実施形態では、データパターン感度とさらにメモリセルの消耗とを低下させるため、データ符号化方式は異なったワードラインに対して変更することが可能であり、データ符号化方式は時間によって変更することが可能であり、または、ランダムなワードラインに対するデータビットは反転させてもよく、または、そうでなければ、ランダム化させてもよい。
【００２３】
ＮＡＮＤ型フラッシュメモリおよびこれらの動作の関連した実施例は、いずれも参照することにより本明細書に組み込まれる、米国特許／特許出願：米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、および、米国特許出願公開第２００３／０００２３４８号に記載されている。本明細書中での説明は、ＮＡＮＤに加えて他の型のフラッシュメモリのみならず、他の型の不揮発性メモリにも同様に適用できる。たとえば、以下の特許、即ち、米国特許第５，０９５，３４４号、第５，１７２，３３８号、第５，８９０，１９２号および第６，１５１，２４８号は、ＮＯＲ型フラッシュメモリについて説明し、参照することによりそれらの全体が本明細書に組み込まれる。
【００２４】
図４Ａおよび図４Ｂは、不揮発性記憶素子のアレイの一部分の一実施形態の２次元ブロック図である。図４Ａは、図３の切断線Ａ−Ａに沿ったメモリアレイの断面（ワードラインに沿った断面）を示す。図４Ｂは、図３の切断線Ｂ−Ｂによるメモリアレイの断面（ビットラインに沿った断面）を示す。図４Ａおよび４Ｂのメモリセルは、ｐ基板、ｎウェルおよびｐウェルを備えるトリプルウェル（図示せず）を含む。ｐウェル内には、ソース／ドレインとしての役目を果たすｎ＋拡散領域４４４がある。ｎ＋拡散領域４４４がソース領域と呼ばれるか、または、ドレイン領域と呼ばれるかは、多少自由であるので、ソース／ドレイン領域４４４は、ソース領域、ドレイン領域、または、両方と考えることができる。ＮＡＮＤストリングにおいて、ソース／ドレイン領域４４４は、１つのメモリセルのためのソースとしての役目を果たすと共に、隣接するメモリセルのためのドレインとしての役目を果たす。
【００２５】
ソース／ドレイン領域４４４の間にはチャネル４４６が存在する。チャネル４４６の上には、ゲート酸化物と呼ばれることもある第１の誘電体エリア４１０が存在する。一実施形態では、誘電体層４１０はＳｉＯ２製である。他の誘電体材料が使用されることも可能である。誘電体層４１０の上にはフローティングゲート４１２が存在する。フローティングゲートは、読み出しまたはバイパス動作と関連付けられた低電圧動作条件下で、誘電体層４１０によってチャネル４４６から電気的に絶縁／隔離されている。フローティングゲート４１２は、典型的に、ｎ型ドーパントでドープされたポリシリコン製であるが、しかし、金属のような他の導電性材料が使用されることも可能である。フローティングゲート４１２の上には誘電体キャップ４０８がある。フローティングゲート４１２の上部と側部の周りとには、ＩＰＤ４０６と呼ばれることもある第２の誘電体層４０６がある。ＩＰＤ４０６の上には、ポリシリコン制御ゲート４０４がある。制御ゲート４０４は、ケイ化タングステン（ＷＳｉ）層および窒化ケイ素（ＳｉＮ）層の付加層を含むことができる。ＷＳｉ層は下方の抵抗層であり、一方、ＳｉＮ層は絶縁体としての役目を果たす。
【００２６】
誘電体層４１０と、フローティングゲート４１２と、誘電体キャップ４０８と、ＩＰＤ４０６と、制御ゲート４０４とは、フローティングゲートスタック（フローティングゲート積層体）を構成する。メモリセルのアレイは、多数のこのようなフローティングゲートスタックを有している。他の実施形態では、フローティングゲートスタックが有するコンポーネントの数は、図４Ａおよび４Ｂに示されたフローティングゲートスタックより増減することがあるが、フローティングゲートスタックは、他のコンポーネントに加えてフローティングゲートを含むので、このように呼ばれる。
【００２７】
図４Ａを参照すると、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造体４０７は、メモリセルのストリング間で電気的絶縁を行う。具体的には、ＳＴＩ４０７は、一方のＮＡＮＤストリングのソース／ドレイン領域（図４Ａに図示せず）を次のＮＡＮＤストリングから分離する。一実施形態では、ＳＴＩ４０７はＳｉＯ２で満たされている。
【００２８】
図４Ａおよび４Ｂにおいて、フローティングゲートは、「逆Ｔ型」形状を有している。すなわち、フローティングゲートは、ベース４１２ｂおよびステム４１２ａを有する。逆Ｔ型形状は、制御ゲート４０４と一致するフローティングゲート４１２の一部分の面積を増大するために役立つと共に、フローティングゲート４１２が空間的に互いに接近することを可能にする。本実施例では、ワードラインに沿ったフローティングゲートの断面は逆Ｔ型形状を有している。別の実施形態では、逆Ｔ型形状がビットラインに沿った断面に沿って現れる。たとえば、図４Ｂにおけるフローティングゲートは、逆Ｔ型形状を有する場合もある。しかし、フローティングゲートは、必ずしも逆Ｔ型形状をもたなくてもよい。一般に、ＩＰＤによって制御ゲートから分離されている上部および側部を備えるフローティングゲートは、フローティングゲートの上部の上にある誘電体キャップによる利益を受けることがある。しかし、少なくとも一方向に比較的薄い幅をもつフローティングゲートは、ＩＰＤにおける高電界の問題により影響されやすく、したがって、誘電体キャップからより多くの利益を受けることがある。
【００２９】
フローティングゲート４１２のステム４１２ａが、図４Ａに示されるように、比較的均一な幅を有することは必須ではない。他の実施形態では、フローティングゲートのステム４１２ａは、誘電体キャップ４０８近傍において、フローティングゲートのベース４１２ｂ近傍の下部よりも狭くてもよい。
【００３０】
ＩＰＤ４０６のある一定の領域における電界の強さを低減する手法が本明細書中に開示されている。フローティングゲート４１２のうちの１つは、フローティングゲート４１２の上部より上のＩＰＤ４０６内の電界を指す「上部電界」という名前が付けられた矢印を有している。「コーナー電界」という名前が付けられた矢印は、フローティングゲート４１２の上部コーナーに近接したＩＰＤ４０６内の電界を指す。いくつかの実施形態では、フローティングゲート４１２の上部での電界の強さは、フローティングゲート４１２のコーナーでの電界の強さより小さくなるように（または、少なくとも大きくならないように）、誘電体キャップ４０８によって低減される。しかし、フローティングゲート４１２の上部での電界がフローティングゲート４１２のコーナーでの電界より弱いということは必要ではない。たとえば、誘電体キャップ４０８は、フローティングゲート４１２の上部での電界を少し弱めるために役立つことがあるが、フローティングゲート４１２のコーナーでの電界より弱くなる程に電界を弱めることは必要ではない。フローティングゲートの上部で電界の強さを低減することは、全体的な性能に著しい影響を与えることなく、全体的な漏れ電流を削減することができる。
【００３１】
図５は、図４Ａおよび４Ｂのメモリセルを製造するプロセスの一部分の一実施形態を説明するフローチャートである。図６Ａ〜６Ｊは、プロセスの種々の段階でのメモリセルを示す。図５のプロセスは、図４Ａおよび４Ｂと図６Ａ〜６Ｊとからの符号に沿って説明される。図６Ａ〜６Ｊは、図３の線Ａ−Ａ断面を示す。本実施例では、フローティングゲートは、ワードラインに沿った断面で見たとき、比較的狭い。しかし、本明細書中で検討されている原理は、ビットラインまたはワードラインとビットラインの両方に沿った断面で見たとき狭いフローティングゲートに適用できる。
【００３２】
このフローチャートは、すべての注入ステップ、フローティングゲートスタック間のエッチングされた容量でのギャップ充填、または、接点形成、メタライゼーション、ビア、および、パッシベーションに加えて、周知の製造プロセスの他の部分を説明するものではない。本発明によるメモリは多くの方式で製造できるので、発明者は、図５によって説明された方法以外の種々の方法が使用できると考える。フラッシュメモリチップは、コアメモリおよび周辺回路を含むが、図５のプロセスステップは、一般論として、コアメモリアレイの製造のための１つの可能なプロセス方策を説明することだけが意図されている。
【００３３】
図５のステップ５０２は、シリコン基板６０２の上部にトンネル酸化物層６０４を成長させることを含む。トンネル酸化物層６０４は、ゲート誘電体層４１０を形成するため使用される。ステップ５０４では、フローティングゲート４１２を形成するため使用されるポリシリコン層６０６をＣＶＤ、ＰＶＤ、ＡＬＤ、または、他の適当な方法を使用して酸化物層６０４に堆積させる。ステップ５０５では、第２の酸化物層６０８をポリシリコン６０６の上部に成長させる。この第２の酸化物層６０８は、誘電体キャップ４０８を形成するため使用される。ステップ５０６では、ＳｉＮ層を第２の酸化物層６０８に堆積させる。このＳｉＮは、たとえば、ＣＶＤによって堆積させることができる。ステップ５０８では、フォトレジストを付加する。たとえば、スペーサプロセスを使用してアモルファスシリコンパターン６１２を画定する。ステップ５０８では、シリコンパターン６１２を窒化物ハードマスクに転写する。ステップ５１０は、異方性プラズマエッチング（たとえば、反応性イオンエッチング）を使用して窒化物ハードマスク６１０をエッチングすることを含む。ステップ５０２〜５１０の結果は、シリコン基板４０２と、第１の酸化物層６０４と、ポリシリコン層６０６と、第２の酸化物層６０８と、エッチング後に残る窒化物ハードマスク６１０と、アモルファスシリコンパターン６１２とを示す図６Ａに表されている。
【００３４】
ハードマスク層６１０をエッチングした後、ステップ５１２では、フォトレジスト６１２を剥離し、ハードマスク層６１０が下にある層をエッチングするためマスクとして使用され得る。ステップ５１４は、フローティングゲート４１２のステム４１２ａを形成するため第２の酸化物素６０８およびポリシリコン６０６の一部分を通してエッチングすることを含む。エッチングは、衝突した平坦層毎に物理的エッチングと化学的エッチングとの間の適正なバランスを備える異方性プラズマエッチングを使用して実行され得る。エッチング後に残存する第２の酸化物６０８の一部分は、誘電体キャップ４０８を形成する。適切な深さでポリシリコン６０６のエッチングを止める手法は、周知である。ポリシリコンのエッチングを止める例示的な手法は、２００７年１２月１９日付けで出願され、名称が「Ｅｎｈａｎｃｅｄ  Ｅｎｄｐｏｉｎｔ  Ｄｅｔｅｃｔｉｏｎ  ｉｎ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｆａｂｒｉｃａｔｉｏｎ」である米国特許出願第１１／９６０，４８５号、および、２００７年１２月１９日付けで出願され、名称が「Ｃｏｍｐｏｓｉｔｅ  Ｃｈａｒｇｅ  Ｓｔｏｒａｇｅ  Ｓｔｒｕｃｔｕｒｅ  Ｆｏｒｍａｔｉｏｎ  Ｉｎ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｕｓｉｎｇ  Ｅｔｃｈ  Ｓｔｏｐ  Ｔｅｃｈｎｏｌｏｇｉｅｓ」である米国特許出願第１１／９６０，４０８号において見出すことができ、どちらも参照することにより本明細書中に組み込まれる。ステップ５１２〜５１４の結果は、誘電体キャップ４０８を上方に備えたフローティングゲート・ステム４１２ａの形成を示す図６Ｂに表されている。
【００３５】
ステップ５１６では、オルトケイ酸テトラエチル（ＴＥＯＳ）のような酸化物系スペーサ７０８を成長させる。一実施形態では、等方性堆積プロセスが使用される。ステップ５１８では、垂直表面ではなく水平表面から除去されるように酸化物スペーサ７０８をエッチングする。一実施形態では、側壁酸化物スペーサ７０８を形成するため異方性エッチングプロセスが使用される。この結果は、酸化物スペーサ７０８がフローティングゲート４１２のステム４１２ａの側壁と誘電体キャップ４０８の側壁とに沿って表されている図６Ｃに示されている。
【００３６】
ステップ５１６〜５１８の間または後に、フローティングゲート・ポリの上部に「バーズビーク」を形成するため、フローティングゲート・ステム４１２ａの先端を酸化することができる。フローティングゲート・ポリシリコンの酸化は、フローティングゲート・ステム４１２ａの上部でコーナーに丸みを付けるために役立つ。酸化の時間および化学的性質を変化させることは、フローティングゲート・ステム４１２ａの上部をより大きい角度またはより小さい角度で湾曲させることができる。図６Ｊは、フローティングゲート４１２の上部で「バーズビーク」７１２によって丸みを付けられた上部を有するフローティングゲートを示す。バーズビーク７１２は二酸化ケイ素を含むので、誘電体としての役目を果たす傾向がある。よって、一実施例では、バーズビーク７１２は、誘電体キャップの一部分であると見なすことができる。バーズビーク７１２は、フローティングゲートの全体的な高さとステム幅とに影響を与える可能性があることに注意されたい。したがって、このような影響は、プロセスフローの早い段階に予め補償されるべきである。
【００３７】
次に、所定の位置にある酸化物スペーサ７０８を使って、シャロー・トレンチ・アイソレーション・トレンチを形成する。ステップ５２０では、所定の位置にある酸化物スペーサ７０８を使って、ポリシリコン６０６の下方部分、第１の酸化物層６０４、および、シリコン基板６０２の上部をエッチングする。この結果は図６Ｄに示されている。一実施形態では、エッチングは、ＮＡＮＤストリング間にシャロー・トレンチ・アイソレーション（ＳＴＩ）エリアを作成するため、基板６０２の中へ約０．２ミクロンまでであり、トレンチの下部はｐウェルの上部の内側にある。
【００３８】
ステップ５２２では、ＣＶＤ、高速ＡＬＤまたは別の方法を使用することにより、ハードマスク６１０の上部まで、部分安定化ジルコニア（ＰＳＺ）、ＳｉＯ２（または別の適当な材料）のような絶縁材料４０７でＳＴＩトレンチを充填する。ステップ５２４では、化学機械研磨（ＣＭＰ）または別の適当なプロセスを使用して、ＳｉＮ６１０に達するまで絶縁材料４０７を平坦に研磨する。ステップ５２２〜５２４の結果は図６Ｅに示されている。
【００３９】
ステップ５２６は、ＳＴＩ絶縁材料４０７および酸化物スペーサ７０８をエッチバックする。ステップ５２７は、窒化物ハードマスク６１０を除去する。これらのステップは、プロセスフローにおいてオプションＡおよびオプションＢによって示されているように、いずれの順序でも実行することができる。オプションＡについて最初に説明する。ステップ５２６では、インターポリ誘電体（ＩＰＤ）を堆積させるのに備えてＳＴＩ絶縁材料４０７および酸化物スペーサ７０８をエッチバックする。ステップ５２６の結果は図６Ｆに示されている。
【００４０】
ステップ５２７では、ＳｉＮ層６１０を剥離する。オプションＡに対するこのステップの結果は、図６Ｇに示されている。誘電体キャップ４０８は、窒化物ハードマスク６１０がエッチバック後に除去された場合、比較的平坦な上部を有している。
【００４１】
オプションＢでは、ＳＴＩ材料４０７および酸化物スペーサ７０８のエッチバック（ステップ５２６）の前に、窒化物マスク６１０が除去される（ステップ５２７）。オプションＢの実行結果は図６Ｈに示されている。誘電体キャップ４０８は、窒化物ハードマスク６１０がエッチバック前に除去された場合、比較的丸みを帯びた上部を有している。オプションＢを使用するとき、エッチは、小さい水平方向成分を有し、酸化物キャップ４０８と、フローティングゲート・ステム４１２ａを形成するポリシリコンとの両方をわずかにエッチングすることがある。したがって、プロセスの早い段階に、フローティングゲート・ステム４１２ａは、最終的な所望の目標幅より広くなるように画定されるべきである。
【００４２】
ステップ５２８では、インターポリ誘電体（たとえば、誘電体４０６）を成長または堆積させる。ＩＰＤは、酸化物と窒化物との交互の共形層を含むことがある。たとえば、酸化物・窒化物・酸化物（ＯＮＯ）インターポリ誘電体が使用される。一実施形態では、ＩＰＤは窒化物・酸化物・窒化物・酸化物・窒化物を含む。ステップ５２８の結果は図６Ｉに示されている。誘電体キャップ４０８は、曲率を有するものとして図６Ｉに示されているが、曲率は不可欠ではないことに注意されたい。
【００４３】
ステップ５３０では、制御ゲート（ワードライン）を堆積させる。ステップ５３０は、ポリシリコン層と、ケイ化タングステン（ＷＳｉ）層と、窒化シリコン（ＳｉＮ）層とを堆積させることを含む。制御ゲートを形成するとき、フォトリソグラフィが、互いに絶縁されているワードラインを形成するべく、ＮＡＮＤ列に垂直であるストリップのパターンを作成するために使用される。ステップ５３０では、種々の層をエッチングし、個別のワードラインを形成するために、プラズマエッチング、イオンミリング、純粋に物理的なエッチングであるイオンエッチング、または、別の適当なプロセスによるエッチングが実行される。
【００４４】
ステップ５３２では、注入プロセスは、ｎ＋ソース／ドレイン領域４４４を作成するため実行される。ヒ素注入またはリン注入を使用することができる。一実施形態では、ハロ注入を使用することもできる。いくつかの実施形態では、急速熱アニール（ＲＴＡ）のようなアニールプロセスが実行される。ＲＴＡのための例示的なパラメータは、１０秒間に摂氏１０００度まで加熱することである。
【００４５】
図４Ａは、誘電体キャップ４０８の上部に丸みを付けるためオプションＢを使用したとき、ステップ５３２の後における図３の切断線Ａ−Ａに沿ったメモリアレイの断面を示す。図４Ｂは、オプションＢが使用されたとき、ステップ５３２の後における図３の切断線Ｂ−Ｂに沿ったメモリアレイの断面を示す。
【００４６】
本発明の精神の範囲内で前述の構造体およびプロセスに対する多くの代替実施形態が存在する。既存のＮＡＮＤ実施形態の場合と同様に、代替実施形態では、既存のＮＭＯＳ実施と比較して、種々の動作のための逆極性のバイアス条件をもつＰＭＯＳ装置からメモリセルを製造することである。上記実施例では、基板はシリコン製である。しかし、ガリウムヒ素などの周知の他の材料を使用することもできる。
【００４７】
図７は、不揮発性記憶素子の種々の構成に対するフローティングゲート・ステム幅に応じて電界を示すグラフである。曲線７０２は、図１Ｃに示されたフローティングゲートに類似したフローティングゲートのための誘電体キャップ４０８を使用しない場合におけるフローティングゲートの上部の直ぐ上におけるＩＰＤ４０６内の電界を表現する。電界は、シミュレーションに基づいて決定され、図１Ｃにおいて「Ａ」と呼ばれる矢印の先端の上にあるＩＰＤ内の点を表現する。フローティングゲート・ステムの幅がより狭くされるのにつれて、電界の強さはより強くなることに注意されたい。さらに、電界の強さは、ステム幅が２００オングストロームまで縮小されたとき、著しく増大する。
【００４８】
曲線７０４は、図１Ｃに示されたフローティングゲートに類似したフローティングゲートのための誘電キャップ４０８を使用しない場合におけるフローティングゲートの上部コーナーにあるＩＰＤ内の電界を表現する。電界は、シミュレーションに基づいて決定され、図１Ｃにおいて「２Ａ」と呼ばれる両矢印の左または右のいずれかのＩＰＤ内の点を表現する。所与のフローティングゲート・ステム幅に対する電界の強さは、ステムの先端（曲線７０２）においてコーナー（曲線７０４）より大きい。
【００４９】
点７０６は、図４Ａに示された不揮発性記憶素子に類似した半球状誘電体キャップ４０８を使用する場合に（図４Ａにおいて「コーナー電界」と呼ばれる）フローティングゲート４１２のステム４１２ａの上部コーナーにあるＩＰＤ４０６内の電界を表現する。フローティングゲート４１２は幅１００オングストロームを有している。
【００５０】
点７０８は、図４Ａに示された不揮発性記憶素子に類似した誘電体キャップ４０８を使用する場合に（図４Ａにおいて「コーナー電界」と呼ばれる）フローティングゲート４１２のステム４１２ａの上部にあるＩＰＤ４０６内の電界を表現する。フローティングゲートの先端（点７０８）での電界の強さはフローティングゲートのコーナー（点７０６）での電界の強さ未満であることに注意されたい。さらに、ステム４１２ａの上部での電界の強さは低減されるので、この領域内での漏れ電流の量は削減される。
【００５１】
フローティングゲートの上部における電界の強さを低減することで、全体的な性能に著しい影響を与えることなく全体的な漏れ電流を実質的に削減できることがある。ある程度の誘電体材料がＩＰＤ内に加えられる間に、全体的な誘電体の量はそれほど増加しないことに注意されたい。よって、フローティングゲートと制御ゲートとの間の結合は著しく影響されない。さらに、漏れ電流は、これが最大の問題であった領域において削減されている。
【００５２】
図８Ａは、図４Ａおよび４Ｂのメモリセルを製造するプロセスの一部分の一実施形態を説明するフローチャートである。図９Ａ〜９Ｅは、図８Ａのプロセスによる形成の種々の段階を示す。図９Ａ〜９Ｅは、図３の線Ａ−Ａに沿った断面を示す。本実施例では、フローティングゲートは、ワードラインに沿った断面で見たとき比較的に狭い。しかし、本明細書中で検討されている原理は、ビットラインまたはワードラインおよびビットラインの両方に沿った断面で見たときに狭いフローティングゲートに適用できることに注意されたい。
【００５３】
図８Ａのプロセスでは、誘電体キャップ４０８は、フローティングゲート４１２の上部に酸素のような材料を注入し、誘電体キャップ４０８が注入された酸素とフローティングゲート４１２のポリシリコンとによって形成されるようにアニーリングのようなプロセスによってフローティングゲート４１２を処理することにより形成される。酸素が注入された材料であることは不可欠ではない。一実施では、窒素が注入される。
【００５４】
図８Ａのフローチャートは、フローティングゲート４１２を形成するため使用される初期ステップを示していない。さらに、フローチャートは、殆どの注入ステップ、スタック間のエッチングされた容量でのギャップ充填、または、接点形成、メタライゼーション、ビア、及び、パッシベーションに加えて、周知の製造プロセスの他の部分を示していない。本開示によるメモリを製造する多くの方式があるので、発明者は、図８Ａによって説明された方法以外の種々の方法を使用できると考える。フラッシュメモリチップは、コアメモリおよび周辺回路を含み、図８Ａのプロセスステップは、一般論として、コアメモリアレイの製造のための１つの可能なプロセス方策を説明することだけを意図している。
【００５５】
ステップ９０２は、フローティングゲートを形成し、そして、ＳＴＩ構造体のための材料を堆積させることである。図９Ａは、ＳＴＩ材料４０７をフローティングゲート４１２の周りに堆積させた後の段階における２つのメモリセルを示す。特に、図９Ａは、基板４０２の上に形成された２つのフローティングゲート４１２を示す。ゲート酸化物４１０は、フローティングゲート４１２と基板４０２との間に形成されている。窒化物マスク９１０は、依然としてフローティングゲート・ステム４１２ａの上の所定の位置にある。ＳＴＩ材料４０７のためのトレンチは基板４０２の中にエッチングされ、ＳＴＩ材料４０７がトレンチを充填し、さらに窒化物マスク６１０の上部まで延在する。図９Ａに示された位置までメモリセルを形成する手法は周知であるので、詳しく説明しない。
【００５６】
ステップ９０４は、後で誘電体キャップを形成するためシード材料として役立つように材料をフローティングゲート４１２の上部表面に注入するステップである。本実施形態では、材料は窒化物マスク９１０を通して注入される。図９Ｂは、依然として所定の位置にある窒化物マスク９１０を使ってシード材料９０８がフローティングゲート・ステム４１２ａの上部の中に注入された後のメモリセルを示す。プロセスの後半で、シード材料９０８は、誘電体キャップ４０８を形成するため（たとえば、熱によって）処理される。一実施形態では、シード材料９０８は酸素である。酸素は、酸素注入分離に類似した手法（ＳＩＭＯＸ）を使って注入されることがある。ＳＩＭＯＸは、大量の酸素を注入し、高温アニーリングを続けることにより、シリコン・オン・インシュレータ構造体および基板を製造する手法である。たとえば、ＳＩＭＯＸプロセスは、イオンが注入されるエネルギーの選択によって、所望の深さで酸素イオンをシリコン基板に注入する。イオン注入後、アニーリングが基板内のシリコンと共に酸素イオンを二酸化ケイ素に変換するために実行される。ＳＩＭＯＸを使用して、注意深く制御された二酸化ケイ素の層がシリコン基板の中に埋め込み形成される。しかし、ＳＩＭＯＸは、典型的に、基板の中のある深さに二酸化ケイ素の埋め込み層を形成するため使用されるが、本手法は、フローティングゲート４１２の上部に誘電体キャップ４０８を形成する。
【００５７】
シード材料９０８は、注入プロセスの適切な制御によってＳｉＮ９１０を通して注入することができる。深さおよび濃度は、酸素のエネルギーおよび量によって制御することができる。イオンが注入されるエネルギーは深さを制御する。シード材料９０８の濃度は、垂直方向に不均一でもよい。たとえば、分布はガウス分布に近似していてもよい。材料を注入するため使用されるエネルギーの適切な選択によって、ガウス分布のピークはフローティングゲート・ステム４１２ａの表面の非常に近くに定めることができる。
【００５８】
ソース／ドレイン領域を形成するため基板４０２にイオンを注入した後に続くアニーリングのような１つ以上の後のプロセスステップは、酸素を二酸化ケイ素に変換する副作用を有している。シード材料９０８を変換するステップを付加することは、必要に応じて付加的なステップを実行できるが、不可欠ではないことに注意されたい。
【００５９】
シード材料９０８が酸素であることは必要とされない。別の実施形態では、シード材料９０８は窒素である。この場合、誘電体キャップ４０８はＳｉＮである。一実施形態では、シード材料９０８は酸素および窒素の両方を含有する。さらに別のシード材料を使用することが可能である。
【００６０】
一実施では、シード材料９０８に加えて、制御材料が誘電体キャップ４０８を形成する方法を制御するため注入される。制御材料は、誘電体キャップ４０８がアニーリング中に形成する速度を制御することがある。たとえば、アルゴンは、二酸化ケイ素がシード材料９０８から形成される速度を制御するため酸素と共に注入することができる。アルゴンは、二酸化ケイ素が形成される速度を増加させることがある。一実施では、アルゴンは、殆どまたは全くアルゴンが残存しないように、アニーリングのようなステップ中に追い出される。しかし、いくつかの実施では、メモリセルが形成された後に、ある程度のアルゴンが残存することがある。
【００６１】
ステップ９０６では、ＳｉＮマスク９１０を剥離する。この結果は図９Ｃに示されている。ステップ９０８では、ＳＴＩ材料４０７をエッチバックする。この結果は、ＳＴＩ材料４０７がゲート誘電体４１０のレベルまでエッチバックされたことを表す図９Ｄに示されている。
【００６２】
ステップ９１０では、インターポリ誘電体（たとえば、誘電体４０６）を成長させ、堆積させる。たとえば、酸化物・窒化物・酸化物（ＯＮＯ）インターポリ誘電体が使用される。ＩＰＤを堆積させることは、誘電体キャップ４０８を少なくとも部分的に形成するためフローティングゲート４１２内の材料を十分に高い温度まで加熱するために役立つことがある。たとえば、二酸化ケイ素は、注入された酸素と、フローティングゲート４１２が形成されたシリコンとから形成され始めてもよい。ある程度の注入された酸素がＩＰＤ４０６の形成後にフローティングゲート４１２内に残存することがあることに注意されたい。後の熱プロセスステップは、この酸素を二酸化ケイ素に変換することがある。図９Ｅは、ステップ９１０の後の結果を表す。ステップ４１０の後、周知のステップが制御ゲート、ソース／ドレイン領域、および、メモリセルの他の態様を形成するため使用することができる。
【００６３】
ステップ９１２では、シード材料９０８は、シード材料９０８と、フローティングゲート・ステム４１２ａの上部のポリシリコンとから誘電体キャップ４０８を形成するために処理される。シード材料が酸素である実施形態では、シード材料９０８の処理は、注入された酸素とフローティングゲート４１２のポリシリコンとからＳｉＯ２を形成するためにシード材料９０８を十分に高温まで加熱するプロセスステップによって実現される。１つ以上のプロセスステップはこの望ましい効果を実現できることに注意されたい。前述されているように、ＩＰＤ４０６を形成することは、シード材料９０８の処理を少なくとも部分的に実現できる。
【００６４】
ソース／ドレイン領域を形成するときに実行されるアニーリングは、シード材料９０８を処理するプロセスステップの一実施例である。よって、別の目的のため実行されるプロセスステップは、誘電体キャップ４０８を形成するためシード材料を処理するために同様に役立つことがある。典型的に、ソース／ドレイン領域は、ヒ素またはリンのような材料を基板に注入することによって形成される。注入後、アニールプロセス（たとえば、急速熱アニール（ＲＴＡ））が実行される。ＲＴＡのための例示的なパラメータは、１０秒間に摂氏１０００度までの加熱である。このようなＲＴＡは、シード材料（たとえば、酸素）の大部分をＳｉＯ２へ変換するために役立ち得る。しかし、ある程度のシード材料９０８が残されることがある。この残されたシード材料９０８は、様々のプロセスステップによって処理されることがある。たとえば、側壁酸化プロセスステップは、誘電体キャップ４０８を少なくとも部分的に形成するためシード材料９０８を処理することがある。側壁酸化のため、デバイスは、露出した表面が酸化し、保護層を設けるように、高温度の加熱炉の中に少ない割合の周囲酸素ガスと共に入れられる。側壁酸化は、フローティングゲートのエッジおよび制御ゲートのエッジに丸みを付けるためにも使用できる。側壁酸化は、ソース／ドレイン領域を形成する前に実行されてもよいことに注意されたい。
【００６５】
図８Ｂは、図４Ａおよび４Ｂのメモリセルを製造するプロセスの一部分を説明するフローチャートを示す。図８Ｂのプロセスは、図８Ａのプロセスの別の例である。図３の線Ａ−Ａに沿った断面である図９Ｆ〜９Ｇは、図８Ｂのプロセスにおいて説明された初期ステップによる形成の段階を示す。（図８Ａのプロセスの検討中で既に説明された）図９Ｄ〜９Ｅは形成の後の段階を示す。本実施例では、フローティングゲートは、ワードラインに沿った断面で見たときに、比較的狭い。しかし、本明細書中で検討されている原理は、ビットラインまたはワードラインおよびビットラインの両方に沿った断面で見たときに狭いフローティングゲートに適用できることに注意されたい。
【００６６】
図８Ｂのプロセスは、図８Ａで既に述べたステップ９０２におけるフローティングゲートおよびＳＴＩ材料４０７の形成で始まる。次に、ＳｉＮマスク９１０がステップ９０４で剥離される。図９Ｆは、図８Ｂのプロセスのステップ９０４の後のメモリセル形成を示す。
【００６７】
ステップ９２６では、誘電体キャップ４０８のためのシード材料９０８は、フローティングゲート・ステム４１２ａの上部に注入される。図９Ｇは、ステップ９２６の後の結果を示す。ステップ９２６は、図８Ａの注入ステップ９０４に類似していることがある。しかし、シード材料９０８は、ＳｉＮマスク９１０を介するのではなく、フローティングゲート４１２のポリシリコンの中へ直接的に注入されるので、ステップ９２６で使用される注入エネルギーの方が低くなることがある。一実施形態では、シード材料は酸素である。別の実施形態では、シード材料は窒素である。一実施形態では、アルゴンのような制御材料も注入される。
【００６８】
ステップ９０８は、ＳＴＩ材料４０７をエッチバックし、この結果は図９Ｄに既に示されている。ステップ９１０は、ＩＰＤ材料４０６を堆積させ、この結果は図９Ｅに既に示されている。ステップ９１２では、シード材料９０８は、シード材料９０８と、フローティングゲート・ステム４１２ａの上部のポリシリコンとから、誘電体キャップ４０８を形成するため処理される。ステップ９１２は、図８Ａに関連して既に言及されている。
【００６９】
図８Ｃは、図４Ａおよび４Ｂのメモリセルを製造するプロセスの一部分の一実施形態を説明するフローチャートである。図８Ｃのプロセスは、図８Ａおよび８Ｂのプロセスの別の例である。図３の線Ａ−Ａ断面である図９Ｈ〜９Ｉは、図８Ｃのプロセスにおいて説明された初期ステップによる形成の段階を示す。（図８Ａのプロセスについての言及中で既に説明された）図９Ｄ〜９Ｅは、形成の後の段階を示す。本実施例では、フローティングゲートは、ワードラインに沿った断面で見たときに比較的狭い。しかし、本明細書中で検討された原理は、ビットラインまたはワードラインおよびビットラインの両方に沿った断面で見たときに狭いフローティングゲートに適用できる。
【００７０】
図８Ｃのプロセスは、図８Ａに関して既に検討したステップ９０２におけるフローティングゲートおよびＳＴＩ材料４０７の形成で始まる。ステップ９０４では、ＳｉＮマスク９１０を剥離する。
【００７１】
次に、ＳＴＩ材料４０７は、ステップ９４４で部分的にエッチバックされる。ステップ９４４の結果は、ＳＴＩ材料４０７がフローティングゲート・ステム４１２ａの一部分を露出させるためにエッチダウンされたことを表す図９Ｈに示される。しかし、フローティングゲート・ステム４１２ａの下方部分と、フローティングゲート・ベース４１２ｂとは、依然としてＳＴＩ材料４０７によって覆われている。ＳＴＩ材料４０７がエッチバックされる正確な深さは重要ではない。一実施例では、エッチは、シード材料が加えられたときに、エッチがフローティングゲート・ベース４１２ｂに到達しないように、フローティングゲート・ベース４１２ｂに達する前の点で止められる。本実施形態では、フローティングゲート・ステム４１２ａの上部が露出され、酸素は非常に浅い深さまでに限り注入されるので、酸素が注入されるときのエネルギーは、比較的低く保たれることがあることに注意されたい。
【００７２】
ステップ９４６では、シード材料９０８は、フローティングゲート・ステム４１２ａの上部に注入され、ＳＴＩ材料４０７は、上部でフローティングゲート・ステム４１２ａの側面を露出させるため、エッチバックされる。一実施形態では、材料は酸素である。別の実施形態では、材料は窒素である。一実施形態では、アルゴンのような制御材料も同様に注入される。図９Ｉは、ステップ９４６の後の結果を示す。本実施では、ＳＴＩエッチバックの大部分は注入ステップより前に実行されることに注意されたい。
【００７３】
ステップ９４８では、ＳＴＩ材料４０７はさらにエッチバックされる。ＳＴＩ材料４０７の上方部分に注入されていることがあるシード材料は、ＳＴＩ材料４０７がステップ９４８でさらにエッチバックされるときに除去されることに注意されたい。図９Ｄは、ステップ９４８の後の結果を示す。ステップ９１０では、ＩＰＤ層４０６を堆積させる。図９Ｅは、ＩＰＤ層４０６を堆積させた後の結果を示す。
【００７４】
ステップ９１２では、シード材料９０８は、シード材料９０８と、フローティングゲート・ステム４１２ａの上部のポリシリコンとから、誘電体キャップ４０８を形成するため処理される。ステップ９１２は、図８Ａに関して既に検討されている。
【００７５】
図１０は、１つ以上のメモリダイすなわちメモリチップ１０１２を含むことがある不揮発性記憶素子１０１０を示す。メモリダイ１０１２は、メモリセルのアレイ（２次元または３次元）１０００と、制御回路１０２０と、リード／ライト回路１０３０Ａおよび１０３０Ｂとを含む。一実施形態では、種々の周辺回路によるメモリアレイ１０００へのアクセスは、アレイの反対側で対称性のある形式で実施されるので、アクセス線および回路の密度はそれぞれの側で半分に削減される。リード／ライト回路１０３０Ａおよび１０３０Ｂは、メモリセルのページが並列に読み出しまたは書き込みされることを可能にする複数のセンスブロック３００を含む。メモリアレイ１００は、行デコーダ１０４０Ａおよび１０４０Ｂを介してワードラインによってアドレス指定可能であり、そして、列デコーダ１０４２Ａおよび１０４２Ｂを介してビットラインによってアドレス指定可能である。典型的な実施形態では、コントローラ１０４４が１つ以上のメモリダイ１０１２と同じメモリ装置１０１０（たとえば、着脱式ストレージカードまたはパッケージ）に含まれている。コマンドおよびデータは、ライン１０３２を介してホストとコントローラ１０４４との間で転送され、そして、ライン１０３４を介してコントローラと１つ以上のメモリダイ１０１２との間で転送される。一実施例では、複数のチップ１０１２を含むことができる。
【００７６】
制御回路１０２０は、メモリアレイ１０００上でメモリ動作を実行するためリード／ライト回路１０３０Ａおよび１０３０Ｂと協働する。制御回路１０２０は、ステートマシン１０２２と、オンチップ・アドレス・デコーダ１０２４と、電力制御モジュール１０２６とを含む。ステートマシン１０２２は、メモリ動作のチップレベル制御を提供する。オンチップ・アドレス・デコーダ１０２４は、ホストまたはメモリコントローラによって使用されるアドレスとデコーダ１０４０Ａ、１０４０Ｂ、１０４２Ａおよび１０４２Ｂによって使用されるハードウェアアドレスとの間で変換を行うアドレスインターフェイスを提供する。電力制御モジュール１０２６は、メモリ動作中にワードラインおよびビットラインに供給される電力および電圧を制御する。一実施形態では、電力制御モジュール１０２６は、供給電圧より大きい電圧を生み出すことができる１つ以上のチャージポンプを含む。
【００７７】
一実施形態では、制御回路１０２０、電力制御回路１０２６、デコーダ回路１０２５、ステートマシン回路１０２２、デコーダ回路１０４２Ａ、デコーダ回路１０４２Ｂ、デコーダ回路１０４０Ａ、デコーダ回路１０４０Ｂ、リード／ライト回路１０３０Ａ、リード／ライト回路１０３０Ｂ、および／または、コントローラ１０４４のうちの１つまたはいずれかの組み合わせは、１つ以上の管理回路と呼ぶことができる。
【００７８】
図１１は、メモリセルアレイ１０００の例示的な構造を示す。一実施形態では、メモリセルのアレイは、メモリセルのＭ個のブロックに分割されている。フラッシュＥＥＰＲＯＭシステムの場合に一般的であるように、ブロックは消去の単位である。すなわち、各ブロックは、一緒に消去される最低限の個数のメモリセルを収容する。各ブロックは、典型的に、ある程度のページ数に分割される。ページは書き込みの単位である。１ページ以上のデータが、典型的に、メモリセルの１行に記憶される。１ページは、１つ以上のセクタを記憶できる。セクタは、ユーザデータおよびオーバーヘッドデータを含む。オーバーヘッドデータは、典型的に、セクタの中のユーザデータから計算された誤り訂正コード（ＥＣＣ）を含む。コントローラ（後述される）の一部分は、データがアレイの中へ書き込まれているときにＥＣＣを計算し、さらにデータがアレイから読み出されているときにＥＣＣをチェックする。代替実施形態では、ＥＣＣおよび／または他のオーバーヘッドデータが、関係するユーザデータとは異なるページ、または、さらに異なるブロックにも記憶される。ユーザデータのセクタは、典型的に、磁気ディスクドライブ内のセクタのサイズに対応する５１２バイトである。８ページから、たとえば、３２、６４、１２８、または、これ以上のページまでの多数のページがブロックを形成する。異なるサイズのブロックおよび配置が同様に使用できる。
【００７９】
別の実施形態では、ビットラインは、奇数ビットラインおよび偶数ビットラインに分割される。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿って、奇数ビットラインに接続されているメモリセルはある時点に書き込まれ、一方、共通ワードラインに沿って、偶数ビットラインに接続されているメモリセルは別の時点に書き込まれる。
【００８０】
図１１は、メモリアレイ１０００のブロックｉのさらに詳細を表す。ブロックｉは、Ｘ＋１本のビットラインと、Ｘ＋１本のＮＡＮＤストリングとを含む。ブロックｉは、６４本のデータワードライン（ＷＬ０〜ＷＬ６３）と、２本のダミーワードライン（ＷＬ＿ｄ０およびＷＬ＿ｄ１）と、ドレイン側選択ライン（ＳＧＤ）と、ソース側選択ライン（ＳＧＳ）とをさらに含む。各ＮＡＮＤストリングの一方の端子は、（選択ラインＳＧＤに接続された）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子は、（選択ラインＳＧＳに接続された）ソース選択ゲートを介してソース線に接続されている。６４本のデータ線と２本のダミーワードラインとが存在するので、各ＮＡＮＤストリングは、６４個のデータメモリセルと２個のダミーメモリセルとを含む。他の実施形態では、ＮＡＮＤストリングは、６４個に限らず増減した数のメモリセル、および、２個に限らず増減した数のダミーメモリセルを有することができる。データメモリセルは、ユーザデータまたはシステムデータを記憶することができる。ダミーメモリセルは、典型的に、ユーザデータまたはシステムデータを記憶するため使用されない。いくつかの実施形態は、ダミーメモリセルを含まない。
【００８１】
図１２は、センスモジュール１２８０と呼ばれるコア部分と、共通部分１２９０とに区分された個別のセンスブロック３００のブロック図である。一実施形態では、ビットライン毎に別個のセンスモジュール１２８０と、複数のセンスモジュール１２８０の組に対して１個の共通部分１２９０が存在する。一実施例では、センスブロックは、１個の共通部分１２９０および８個のセンスモジュール１２８０を含む。グループ内のセンスモジュールの１つずつは、データバス１２７２を介して関連付けられた共通部分と通信する。さらなる詳細については、参照にすることによってその全体が本明細書中に組み込まれる米国特許出願公開第２００６／０１４０００７号を参照されたい。
【００８２】
センスモジュール１２８０は、接続されたビットライン内の伝導電流が所定の閾レベルより上であるか、または、下であるかを決定するセンス回路１２７０を備える。いくつかの実施形態では、センスモジュール１２８０は、一般的に、センスアンプと呼ばれる回路を含む。センスモジュール１２８０は、接続されたビットラインに電圧条件を設定するため使用されるビットラインラッチ１２８２をさらに含む。たとえば、ビットラインラッチ１２８２内にラッチされた所定の状態は、接続されているビットラインが書き込み禁止を指定する状態に引き込まれるという結果をもたらす（Ｖｄｄなど)。
【００８３】
共通部分１２９０は、プロセッサ１２９２と、データラッチの組１２９４と、データラッチの組１２９４とデータバス１２２０との間に連結されている入出力インターフェイス１２９６とを備える。プロセッサ１２９２は、計算を実行する。たとえば、プロセッサの機能のうちの１つは、センスされたメモリセル内に記憶されているデータを決定し、決定されたデータをデータラッチの組の中に記憶させることである。データラッチの組１２９４は、読み出し動作中に、プロセッサ１２９２によって決定されたデータビットを記憶するため使用される。データラッチの組は、書き込み動作中にデータバス１２２０からインポートされたデータビットを記憶するためにも使用される。インポートされたデータビットは、メモリに書き込まれることになっているライトデータを表現する。入出力インターフェイス１２９６は、データラッチ１２９４とデータバス１２２０との間のインターフェイスを提供する。
【００８４】
読み出し又はセンシング中に、システムの動作は、アドレス指定されたセルへの様々な制御ゲート電圧の印加を制御するステートマシン１０２２の制御下にある。
ステートマシンがメモリによってサポートされる種々のメモリ状態に対応する種々の所定の制御ゲート電圧の中を通るとき、センスモジュール１２８０は、これらの電圧のうちの１つでトリップすることがあり、出力がセンスモジュール１２８０からバス１２７２を介してプロセッサ１２９２へ供給される。この時点で、プロセッサ１２９２は、センスモジュールの（複数の）トリップ事象と、ステートマシンから入力ライン１２９３を介して印加された制御ゲート電圧に関する情報との考慮によって、結果として生じるメモリ状態を決定する。プロセッサは、次に、メモリ状態のバイナリエンコーディングを計算し、結果として生じるデータビットをデータラッチ１２９４に記憶させる。コア部分の別の実施形態では、ビットラインラッチ１２８２は、センスモジュール１２８０の出力をラッチするラッチ、およひ、さらに前述されているようなビットラインラッチの両方として、２つの役目を果たす。
【００８５】
いくつかの実施形態は、複数のプロセッサ１２９２を含むことが予想される。一実施形態では、各プロセッサ１２９２は、各出力ラインが一体的にワイヤードＯＲされるような出力ライン（図１２に図示せず）を含む。いくつかの実施形態では、出力ラインはワイヤードＯＲラインに接続される前に反転される。この構成は、ワイヤードＯＲラインを受信する同じステートマシンが書き込まれている全ビットが所望のレベルに到達した時点を決定することができるので、書き込み検証プロセス中に、書き込みプロセスが終了した時点の迅速な決定を可能にする。たとえば、各ビットがこのビットの所望のレベルに到達したとき、このビットのための論理ゼロがワイヤードＯＲラインに送信される（または、データ１が反転させられる）。全ビットがデータ０を出力するとき（または、データ１が反転させられるとき）、ステートマシンは、書き込みプロセスを終了させるべきことがわかる。各プロセッサが８個のセンスモジュールと通信する実施形態では、ステートマシンは（いくつかの実施形態では）、ワイヤードＯＲラインを８回読むことが必要であるか、または、ステートマシンがワイヤードＯＲラインを１回だけ読めば済むように、関連付けられたビットラインの結果を累算する論理がプロセッサ１２９２に追加される。
【００８６】
書き込みまたは検証中に、書き込まれるべきデータは、データバス１２２０からデータラッチの組１２９４の中に記憶される。書き込み動作は、ステートマシンの制御下で、アドレス指定されたメモリセルの制御ゲートに印加される（大きさが増加する）一連の書き込み電圧パルスを含む。各書き込みパルスの後には、メモリセルが所望の状態まで書き込まれたかどうかを決定するために検証プロセスが続く。プロセッサ１２９２は、所望のメモリ状態と比較して検証されたメモリ状態を監視する。両方が一致したとき、プロセッサ１２９２は、ビットラインが書き込み禁止を指定する状態へ引き込まれるという結果をもたらすように、ビットラインラッチ１２８２を設定する。この設定は、ビットラインに連結されているセルが、制御ゲートで書き込みパルスを受けているとしても、さらに書き込むことを禁止する。他の実施形態では、プロセッサは、最初に、ビットラインラッチ１２８２をロードし、センス回路が検証プロセス中にビットラインラッチを禁止値に設定する。
【００８７】
データラッチ・スタック１２９４は、センスモジュールに対応するデータラッチのスタックを収容する。一実施形態では、１個のセンスモジュール１２８０当たりに３〜５個（または、別の数）のデータラッチが存在する。一実施形態では、ラッチは、１つずつが１ビットである。いくつかの実施では（不可欠ではないが）、データラッチは、内部に記憶されている並列データがデータバス１２２０のための直列データに変換され、そして、逆もまた同様であるように、シフトレジスタとして実施される。一つの好ましい実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応するすべてのデータラッチは、ブロック・シフトレジスタを形成し、その結果、データのブロックが直列転送によって入力または出力できるように、一体として連結することができる。具体的には、リード／ライトモジュールのバンクは、このバンクのデータラッチの組のうちの１個ずつが、リード／ライトブロック全体のためのシフトレジスタの一部であるかのように、データバスの中へ、または、データバスの外へ順々にデータをシフトするように適合している。
【００８８】
読み出し動作およびセンスアンプに関するさらなる情報は、（１）米国特許第７，１６９，９３１号、「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｗｉｔｈ  Ｒｅｄｕｃｅｄ  Ｓｏｕｒｃｅ  Ｌｉｎｅ  Ｂｉａｓ  Ｅｒｒｏｒｓ」と、（２）米国特許第７，０２３，７３６号、「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｎｄ  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｉｍｐｒｏｖｅｄ  Ｓｅｎｓｉｎｇ」と、（３）米国特許出願公開第２００５／０１６９０８２号と、（４）米国特許第７，１９６，９２８号、「Ｃｏｍｐｅｎｓａｔｉｎｇ  ｆｏｒ  Ｃｏｕｐｌｉｎｇ  Ｄｕｒｉｎｇ  Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎｓ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」と、（５）２００６年７月２０日に公開された米国特許出願公開第２００６／０１５８９４７号、「Ｒｅｆｅｒｅｎｃｅ  Ｓｃｅｎｅ  Ａｍｐｌｉｆｉｅｒ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」とに見出すことができる。直前に列挙された５つの特許文献のすべては参照によってぞれぞれの全体が組み込まれている。
【００８９】
以上の発明の実施形態の詳細な説明は、例証および説明の目的のため提示されている。発明を網羅すること、または、発明を開示されたそのままの形式に限定することは意図されていない。多くの変更および変形が前述の教示内容に鑑みて可能である。説明された実施形態は、発明の実施形態の原理と、実際的な用途とを最も巧く解明し、それによって、当業者が発明を種々の実施形態で、そして、考えられている特有の使用に適しているような種々の変形を伴って最も巧く利用することを可能にするために選ばれている。発明の範囲は請求項に記載された事項によって定められることが意図されている。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図７】
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【図８Ａ】
0005558464.tif 000021
【図８Ｂ】
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【図８Ｃ】
0005558464.tif 000023
【図９Ａ】
0005558464.tif 000024
【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図１０】
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【図１１】
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【図１２】
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