(57)【特許請求の範囲】
【請求項１】
第１の電源端子に接続され第１の電源電圧を供給する第１の電源配線と，
前記第１の電源電圧から第２の電源電圧を生成し第２の電源配線に出力する電圧レギュレータと，
前記電圧レギュレータの出力に接続され外部キャパシタが接続されるキャパシタ端子と，
モード端子から入力されるモード信号に応じて動作モードを判定するモードデコーダと，
前記第２の電源電圧が供給される内部回路とを有し，
前記キャパシタ端子に第３の電源電圧が印加されないで前記電圧レギュレータが動作する第１の動作モードと，前記キャパシタ端子に前記第３の電源電圧が印加されると共に前記電圧レギュレータが停止する第２の動作モードとを有し，
さらに，前記キャパシタ端子に前記第３の電源電圧が印加されない第１の状態と印加される第２の状態とを判定し，当該判定結果を前記モードデコーダに前記モード信号として供給し，当該判定結果が前記第１の状態の場合に前記電圧レギュレータを動作させ，前記第２の状態の場合に前記電圧レギュレータを停止させる判定回路を有し、
前記モードデコーダは、前記モード端子から入力されるモード信号と、前記動作モードとの組み合わせに基づいて、少なくとも３つのモードを識別する集積回路装置。
【請求項２】
請求項１において，
前記判定回路は，前記第１の電源電圧が前記第１の電源端子に印加された後，所定時間後の判定タイミングで前記キャパシタ端子の電圧をラッチするラッチ回路を有し，前記ラッチ回路が前記第１の状態での前記キャパシタ端子の電圧をラッチした時に前記電圧レギュレータに動作信号を供給し，前記第２の状態での前記キャパシタ端子の電圧をラッチした時に前記電圧レギュレータに停止信号を供給する集積回路装置。
【請求項３】
請求項２において，
前記判定回路のラッチ回路は，前記第１の電源電圧が前記第１の電源端子に印加されたことを検出するパワーオンリセット回路のリセット信号を前記判定タイミングとして，前記キャパシタ端子の電圧をラッチする集積回路装置。
【請求項４】
請求項２または３において，
前記キャパシタ端子には，前記外部キャパシタに接続されることに加えて，少なくとも前記判定タイミングまでグランドに接続されることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電圧レギュレータを有する集積回路装置に関する。
【背景技術】
【０００２】
マイクロプロセッサなど，近年の集積回路装置には，省電力化のために外部電源を降圧または昇圧する電圧レギュレータを内蔵する。電圧レギュレータは，外部電源から予め決められた電圧の内部電源を生成し，内部回路の電源電圧として供給する。
【０００３】
電圧レギュレータを内蔵する集積回路装置については，例えば，特許文献１，２などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５８１３０号公報
【特許文献２】特開２００２−８３８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方で，集積回路装置は，様々な動作モードで動作することが求められる。そのために，集積回路装置は，外部から動作モードを指定するためのモード端子を有し，モード端子に入力されるモード信号をデコードして要求されている動作モードを判定するモードデコーダを内蔵する。
【０００６】
それと同時に，試験モードでは，内部回路の内部電源の電圧レベルに対する動作マージンを検査するために，外部からテスト電源を供給する動作モードが存在する。この場合，モード端子からその試験の動作モードであることを指定するモード信号を入力し，さらに，内部電源に接続される端子からテスト電源を供給することが行われる。
【０００７】
このように動作モードを指定するためのモード端子は，集積回路装置の限られた外部端子の自由度を低下させ，本来の動作に必要な入出力端子の数に制限を加えることになる。
【０００８】
そこで，本発明の目的は，モード端子の数を節減した集積回路装置を提供することにある。
【課題を解決するための手段】
【０００９】
集積回路装置の第１の側面は，第１の電源端子に接続され第１の電源電圧を供給する第１の電源配線と，
前記第１の電源電圧から第２の電源電圧を生成し第２の電源配線に出力する電圧レギュレータと，
前記電圧レギュレータの出力に接続され外部キャパシタが接続されるキャパシタ端子と，
モード信号に応じて動作モードを判定するモードデコーダと，
前記第２の電源電圧が供給される内部回路とを有し，
前記キャパシタ端子に第３の電源電圧が印加されないで前記電圧レギュレータが動作する第１の動作モードと，前記キャパシタ端子に前記第３の電源電圧が印加されると共に前記電圧レギュレータが停止する第２の動作モードとを有し，
さらに，前記キャパシタ端子に前記第３の電源電圧が印加されない第１の状態と印加される第２の状態とを判定し，当該判定結果を前記モードデコーダに前記モード信号として供給し，当該判定結果が前記第１の状態の場合に前記電圧レギュレータを動作させ，第２の状態の場合に前記電圧レギュレータを停止させる判定回路を有する。
【発明の効果】
【００１０】
第１の側面によれば，第２の動作モードのときに第３の電源電圧が印加されるキャパシタ端子の状態がモード信号としてモードデコーダに供給されるので，動作モードを指定するモード端子の数を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態に関連する集積回路装置の構成図である。
【図２】本実施の形態に関連する集積回路装置の構成図である。
【図３】図１，２の集積回路装置の各端子の状態と動作モードを示す図表である。
【図４】本実施の形態における集積回路装置の各端子の状態と動作モードを示す図表である。
【図５】本実施の形態における集積回路装置の構成図である。
【図６】図５の集積回路装置の動作を示す図である。
【図７】本実施の形態における集積回路装置の構成図である。
【図８】図７の集積回路装置の動作を示す図である。
【図９】本実施の形態における集積回路装置の構成図である。
【発明を実施するための形態】
【００１２】
図１，図２は，本実施の形態に関連する集積回路装置の構成図である。この集積回路装置１０は，第１の電源端子ＶＣＣに接続され第１の電源電圧ＶＤＤＥを供給する第１の電源配線１１と，第１の電源電圧ＶＤＤＥから第２の電源電圧ＶＤＤIを生成し第２の電源配線１３に出力する電圧レギュレータ１２と，電圧レギュレータ１２の出力１３に接続され外部キャパシタＣｏｕｔが接続されるキャパシタ端子Ｃとを有する。さらに，集積回路装置１０は，モード端子ＭＤ１，ＭＤ０から入力されるモード信号に応じて動作モードＭ１〜Ｍ４を判定するモードデコーダ１４と，第２の電源電圧ＶＤＤIが供給される内部回路１６と，第１の電源電圧ＶＤＤＥが供給される入出力回路１８と，それに接続されている入出力端子群２０とを有する。また，内部回路１６に開始信号を供給する外部リセット端子ＩＮＩＴＸを有し，外部システム側のリセット回路１から開始信号が供給される。
【００１３】
電圧レギュレータ１２は，たとえば，外部電源Ｖｃｃである第１の電源電圧ＶＤＤＥを降圧して内部電源である第２の電源電圧ＶＤＤIを生成する。第２の電源電圧ＶＤＤIの電圧レベルが安定するように，キャパシタ端子Ｃには外部キャパシタＣｏｕｔが接続される。降圧された第２の電源電圧ＶＤＤIは，内部回路１６の内部電源として使用される。内部回路１６が降圧された第２の電源電圧を使用することで，内部回路１６の消費電力が省力化される。また，第１の電源電圧ＶＤＤＥは，入出力回路１８の電源として使用され，外部システムの電源Ｖｃｃとの電圧レベルの整合がとられる。
【００１４】
モードデコーダ１４は，例えば２つのモード端子ＭＤ１，ＭＤ０から入力されるモード信号の組み合わせから，４つの動作モードＭ１〜Ｍ４を判定する。この例では，モード端子ＭＤ１は電圧レギュレータ１２に接続され，モード端子ＭＤ１のモード信号に応じて，電圧レギュレータ１２は電圧生成動作をして第２の電源電圧ＶＤＤIを出力するか（図１の場合），動作停止して第２の電源電圧ＶＤＤIを出力しないか（図２の場合）の異なる動作モードに制御される。電圧レギュレータが停止する動作モードでは，図２に示すとおり，キャパシタ端子Ｃから第３の電源電圧Vtestが内部電源ＶＤＤIとして印加される。この異なる動作モードの区別はモード端子ＭＤ１のモード信号によって行われる。
【００１５】
図３は，図１，２の集積回路装置の各端子の状態と動作モードを示す図表である。第１の電源端子ＶＣＣには，外部電源Ｖｃｃとして例えば３Ｖが印加される。一方，モード端子ＭＤ１，ＭＤ０のモード信号の組み合わせで，モードデコーダ１４は４つの動作モードＭ１〜Ｍ４（モード１〜４）を判別する。
【００１６】
さらに，動作モードＭ１，Ｍ２の場合に，キャパシタ端子Ｃには，図１のように第３の電源電圧Vtestが印加されない。そして，モード端子ＭＤ１のモード信号（Lレベルまたは「０」）に応答して電圧レギュレータ１２が動作し，第２の電源電圧ＶＤＤIを生成する。したがって，キャパシタ端子Ｃには，その生成された第２の電源電圧ＶＤＤIが出力され，外部キャパシタＣｏｕｔによりその電圧レベルが安定化される。動作モードＭ１，Ｍ２の区別はモード端子ＭＤ０のモード信号により行われる。
【００１７】
一方，動作モードＭ３，Ｍ４の場合に，キャパシタ端子Ｃには，図２のように第３の電源電圧Vtestが印加される。そして，モード端子ＭＤ１のモード信号（Ｈレベルまたは「１」）に応答して電圧レギュレータが動作を停止する。つまり，内部電源である第２の電源電圧ＶＤＤIとしてキャパシタ端子Ｃから第３の電源電圧Vtestが入力される。たとえば，試験工程において，この動作モードＭ３，Ｍ４に制御し，外部の第３の電源電圧Vtestを例えば１．８Vの近傍で可変制御しながら内部回路の動作試験を行うことで，第２の電源電圧ＶＤＤIの動作マージンを確認することが行われる。この場合も，動作モードＭ３，Ｍ４の区別はモード端子ＭＤ１のモード信号により行われる。
【００１８】
図４は，本実施の形態における集積回路装置の各端子の状態と動作モードを示す図表である。また，図５は，本実施の形態における集積回路装置の構成図である。
【００１９】
この集積回路装置は，図１，２と同様に，第１の電源端子ＶＣＣと，第１の電源配線１１と，電圧レギュレータ１２と，第２の電源配線１３と，モードデコーダ１４と，内部回路１６と，入出力回路１８と，入出力端子群２０と，キャパシタ端子Ｃと，モード端子ＭＤ０と，外部リセット端子ＩＮＩＴＸとを有する。しかし，モード端子ＭＤ１は設けられていない。
【００２０】
さらに，図５の集積回路装置は，判定回路２１を有し，この判定回路２１は，キャパシタ端子Ｃに第３の電源電圧Vtestが印加されない第１の状態と印加される第２の状態とを判定し，当該判定結果に対応する信号Ｓ２１をモードデコーダ１４にモード信号として供給し，同時に信号Ｓ２１を電圧レギュレータ１２に制御信号として供給し，当該信号Ｓ２１が第１の状態の場合に電圧レギュレータ１２を動作させ，第２の状態の場合に電圧レギュレータ１２を停止させる。
【００２１】
また，図５の集積回路装置は，キャパシタ端子Ｃには，外部キャパシタＣｏｕｔに加えて，外部抵抗Ｒ１が接続され，キャパシタ端子Ｃに第３の電源電圧Vtestが印加されていない第１の状態では，電圧レギュレータ１２が動作開始前において，キャパシタ端子Ｃの電圧がグランドレベル（Ｌレベルまたは「０」）になる。
【００２２】
図５の集積回路装置では，図１，２と異なり，モード端子ＭＤ１が除去され，その代わりに，キャパシタ端子Ｃの電圧レベルが判定回路２１により判別され，その判別結果に対応する信号Ｓ２１がモード信号としてモードデコーダ１４に供給される。つまり，キャパシタ端子Ｃが，図１，２のモード端子ＭＤ１の機能を代替している。
【００２３】
図５の集積回路装置では，キャパシタ端子Ｃに第３の電源電圧Vtestが入力されていないので，少なくとも電圧レギュレータ１２が動作する前はその電圧はグランド（０V，Lレベルまたは「０」）であり，図４に示した動作モードのモード１，２の構成である。
【００２４】
判定回路２１は，図示されるとおり，第１の電源電圧Ｖｃｃが第１の電源端子ＶＣＣに印加された後，所定時間後の判定タイミングで，キャパシタ端子Ｃの電圧をラッチするラッチ回路２２を有する。そして，判定回路２１は，ラッチ回路２２がキャパシタ端子Ｃに第３の電源Vtestが入力されない第１の状態（Ｌレベルまたは「０」）をラッチした時に，Ｈレベルまたは「１」の信号Ｓ２１を電圧レギュレータ１２に動作信号として供給し，キャパシタ端子に第３の電源Vtestが入力される第２の状態（Ｈレベルまたは「１」）をラッチした時に，Ｌレベルまたは「０」の信号Ｓ２１を電圧レギュレータ１２に停止信号として供給する。
【００２５】
さらに，判定回路２１は，判定タイミングを示す信号C_DETECTとしてパワーオンリセット信号を出力するパワーオンリセット回路２４と，ANDゲート２６とを有する。パワーオンリセット回路２４は，第１の電源端子VCCに第１の電源Vccが印加されて第１の電源配線１１の電圧が立ち上がったことを検出して，パワーオンリセット信号を判定タイミング信号C_DETECTとして出力する。ラッチ回路２２は，ゲート信号Gの入力に応答してデータ端子Dの信号をラッチし保持する。判定タイミング信号C-DETECTがＨレベルに立ち上がったときにキャパシタ端子Ｃの電圧C-LEVELがラッチ回路２２にラッチされ，アンドゲート２６を介して，判定信号S21が出力される。
【００２６】
したがって，キャパシタ端子CがLレベルのときに判定信号S21はＨレベルになり，電圧レギュレータ１２が動作し，キャパシタ端子CがHレベルのときに判定信号S21はLレベルになり，電圧レギュレータ１２は停止する。
【００２７】
上記の第１の状態は，図４のモード１，２に対応し，第２の状態は，図４のモード３，４に対応する。モード端子ＭＤ０のモード信号は，図３と同様に，モード１，２の区別，またはモード３，４の区別に使用されている。
【００２８】
図６は，図５の集積回路装置の動作を示す図である。前述のとおり，図５の集積回路装置は，図４のモード１，２の第１の状態に対応し，図６は，そのモード１，２の第１の状態の動作を示す。図６において，VCCは第１の電源端子VCCと第１の電源配線１１の電圧を示し，C_LEVELはC端子の電圧を示し，C-DETECTは判定タイミング信号でありパワーオンリセット回路２４の出力信号であり，C_JUDGEはラッチ回路の出力信号であり，S21はアンドゲート２６の出力で電圧レギュレータへの制御信号を示し，INITXは外部リセット信号を示す。
【００２９】
図５に示されるとおり，モード１，２の第１の状態では，キャパシタ端子Cには第３の電源電圧Vtestが印加されておらず，抵抗R1によりグランド電位になっている。図６において，時間ｔ１で第１の電源電圧Vccが第１の電源端子VCCに印加されると，パワーオンリセット回路２４が第１の電源配線１１の電源電圧VDDEの立ち上がりを検出し，電源電圧VDDEの立ち上がりから所定時間経過後の時間ｔ２で判定タイミング信号C_DETECTをHレベルに立ち上げる。
【００３０】
この判定タイミング信号C_DETECTの立ち上がりに応答して，時間ｔ３では，ラッチ回路２２がキャパシタ端子CのLレベルの電圧C_LEVEL＝Lをラッチし，ラッチ回路の出力C_JUDGEはLレベルのままである。それに伴い，アンドゲート２６の出力S21はHレベルになり，電圧レギュレータ１２は動作開始する。また，出力S21は，モード信号としてモードデコーダ１４にも供給される。
【００３１】
電圧レギュレータ１２の動作開始により，第２の電源配線１３の電源電圧VDDIはHレベルに立ち上がり，時間ｔ５で第２の電源配線１３に接続されているキャパシタ端子Cの電圧C_LEVELはHレベルに立ち上がる。なお，外部抵抗R1はキャパシタ端子CがHレベルを維持する程度に高い抵抗である。また，後述するとおり抵抗R1は内部回路１６が動作開始した後はキャパシタ端子Cから切断されてもよい。
【００３２】
やがて，外部に設けられているリセット回路１から開始信号が外部リセット端子ＩＮＩＴＸに供給され，内部回路１６が動作を開始する。この時点で，モードデコーダ１４は，モード信号S12とモード端子MD0からのモード信号とに基づいて，４つのモードのうちモード１または２のいずれかを検出している。
【００３３】
図７は，本実施の形態における集積回路装置の構成図である。この集積回路装置は，図４のモード３，４の第２の状態に対応し，キャパシタ端子Cに第３の電源電圧Vtestが印加され，キャパシタ端子Cに抵抗は接続されていない。それ以外の構成は，図５と同じである。
【００３４】
図７の集積回路装置では，キャパシタ端子Cに第３の電源電圧Vtestが印加されHレベルにされているので，判定回路２１がキャパシタ端子Cの電圧C_LEVELのHレベルを検出し，信号S21がLレベルになり，電圧レギュレータ１２は動作停止状態にされる。その代わりに，第２の電源配線１３にはキャパシタ端子Cに印加されている外部の第３の電源電圧Vtestが印加される。
【００３５】
図８は，図７の集積回路装置の動作を示す図である。図中の各信号は，図６と同じである。
【００３６】
図４に示されるとおり，モード３，４の第２の状態では，キャパシタ端子Cに第３の電源電圧Vtestが印加される。それに対応して，図８においても，時間ｔ１１でキャパシタ端子Cの電圧C_LEVELが立ち上がる。そして，時間ｔ１２で第１の電源電圧Vccが第１の電源端子VCCに印加されて立ち上がる。この第１の電源配線１１の電源電圧VDDEの立ち上がりに応答して，ラッチ回路２２が動作を開始し，そのデータ端子Dに印加されているデータ端子Cの電圧C_LEVELのHレベルを出力端子Qに出力し，判定信号C_JUDGEもHレベルになる。
【００３７】
時間ｔ１２後所定時間経過後の時間ｔ１３で，パワーオンリセット回路２４が出力の判定タイミング信号C_DETECTをHレベルに立ち上げる。これに応答して，時間ｔ１４で，ラッチ回路２２はデータ端子Cの電圧C_LEVELのHレベルを取り込み，出力Qの判定信号C_JUDGE＝Hを確定する。その結果，時間ｔ１５では，アンドゲート２６の出力信号S21がLレベルを維持し，電圧レギュレータ１２は動作停止のままになるとともに，出力信号S21のLレベルはモード信号としてモードデコーダ１４に供給される。それにより，モードデコーダ１４は，モード３または４を判定する。
【００３８】
やがて，時間ｔ１６で，外部リセット信号INITXが立ち上がり，内部回路１６が動作を開始する。この状態では，電圧レギュレータ１２は動作停止し，キャパシタ端子Cに印加されている第３の電源電圧Vtestが第２の電源電圧VDDIとして内部回路１６に供給される。また，モードデコーダ１４は，モード端子MD0からのモード信号と，判定回路２１からの信号S21とに応じて，モード３または４を判定する。
【００３９】
図９は，本実施の形態の集積回路装置の変型例の構成図である。図９の集積回路装置は，図５に対応するものであり，キャパシタ端子Cには第３の電源電圧Vtestは印加されていない。そして，外部抵抗R１に代えて，キャパシタ端子Cに接続されたNチャネルMOSトランジスタN1と，抵抗R2と，インバータ３０とが，集積回路装置１０内に内蔵されている。
【００４０】
トランジスタN1のゲートは，外部リセット信号INITXをインバータ３０で反転した信号が印加されている。したがって，外部リセット信号INITXがLレベルの間は，トランジスタN1は導通し，キャパシタ端子Cが導通しているトランジスタN1と抵抗R2を介してグランドに接続される。この状態は，図５の構成と同じである。
【００４１】
一方，外部リセット信号INITXがHレベルになり内部回路１６が動作を開始すると，トランジスタN1は非導通状態になり，抵抗R2はキャパシタ端子Cから切り離される。それにより，第２の電源配線１３の内部電源電圧VDDIが，抵抗R2を介してグランドに接続されることが回避される。これは，省電力効果をもたらす。
【００４２】
以上説明したとおり，本実施の形態によれば，外部からの電源Vtestが印加されるキャパシタ端子Cの状態により，電圧レギュレータ１２の動作状態を制御するとともに，モード信号としてモードデコーダ１４に入力することで，モード端子を節約することができる。
【符号の説明】
【００４３】
１０：集積回路装置                    Ｖｃｃ：第１の電源
ＶＣＣ：第１の電源端子                １１：第１の電源配線
ＶＤＤＥ：第１の電源電圧              １２：電圧レギュレータ
ＶＤＤI：第２の電源電圧              １３：第２の電源配線
１４：モードデコーダ                  Ｃ：キャパシタ端子
ＭＤ１：モード端子                    １６：内部回路
１８：入出力回路                      ２０：入出力信号端子群
ＩＮＩＴＸ：外部リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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