(57)【特許請求の範囲】
【請求項１】
クロック信号及びデータ信号を入力とし、入力した前記クロック信号を遅延させることによって生成した基準信号と、入力した前記データ信号の状態に応じて前記基準信号に対して位相をずらした信号と前記クロック信号とのうちいずれか一方となる変調信号と、を出力する送信手段と、
前記送信手段によって出力された前記基準信号及び前記変調信号を入力とし、入力した前記基準信号及び前記変調信号を伝送する伝送手段と、
前記基準信号及び前記変調信号の伝送経路に設けられ、前記伝送経路上の信号にインダクタ・ピーキングを適用することによってピーキングの発生を抑制するピーキング手段と、
前記伝送手段を経由して前記基準信号及び前記変調信号を入力とし、入力された前記基準信号と前記変調信号との位相差を検出して前記データ信号を復調し、前記データ信号に関する情報を出力する受信手段と、を備えることを特徴とするデータ伝送システム。
【請求項２】
前記送信手段は、
前記クロック信号を入力とし、入力した前記クロック信号の位相を１単位時間遅延させて出力する第１の遅延回路と、
前記第１の遅延回路の出力した信号を入力とし、前記第１の遅延回路の出力信号を選択して前記基準信号として出力する第１の選択回路と、
前記クロック信号を入力とし、入力した前記クロック信号の位相を２単位時間遅らせて出力する第２の遅延回路と、
前記第２の遅延回路の出力信号と、前記クロック信号と、前記データ信号とを入力とし、前記データ信号に応じて、前記第２の遅延回路の出力信号と前記クロック信号とのうちいずれか一方を選択して前記変調信号として出力する第２の選択回路とを有し、
前記伝送手段は、
前記基準信号を伝送する基準信号伝送路と、前記変調信号を伝送する変調信号伝送路とを含み、
前記受信手段は、
前記基準信号及び前記変調信号を入力とし、前記基準信号と前記変調信号との位相差を検出するとともに、前記変調信号の位相が前記基準信号の位相に対して進んでいる場合には位相差分のパルス幅を有する位相進み検出信号を出力し、前記変調信号の位相が前記基準信号の位相に対して遅れている場合には位相差分のパルス幅を有する位相遅れ検出信号を出力する位相比較回路と、
前記位相比較回路から出力された前記位相進み検出信号及び前記位相遅れ検出信号のうちいずれか一方を入力とし、入力した信号に応じて状態が変化する端子を含むラッチ手段とを有し、
少なくとも一つの前記ピーキング手段が前記基準信号伝送路と前記変調信号伝送路とを含む前記伝送経路上に付加されることを特徴とする請求項１に記載のデータ伝送システム。
【請求項３】
前記ピーキング手段として、ＬＣ並列共振回路を用いることを特徴とする請求項１又は２に記載のデータ伝送システム。
【請求項４】
前記受信手段の出力信号を入力とし、データ伝送前の位相を調整する調整期間において前記受信手段に入力される少なくとも二つの信号の位相差を制御する制御回路と、
前記制御回路の制御に応じて、データ伝送期間と前記調整期間とにおいて異なる信号を出力する可変遅延器と、を備え、
前記制御回路は、
前記調整期間において、前記調整期間における基準信号となる調整基準信号と、前記調整基準信号と一定の位相関係を持つ調整信号とを前記伝送経路に出力することを指示する調整指示信号を前記送信手段に出力するとともに、前記可変遅延器に入力される前記調整基準信号と前記調整信号との位相差が一定の関係になるように前記可変遅延器を制御し、
前記送信手段は、
前記調整指示信号に応じて、前記調整基準信号及び前記調整信号を前記可変遅延器に出力し、
前記可変遅延器は、
前記制御回路の制御に応じて、前記調整期間においては前記調整基準信号及び前記調整信号を出力し、前記データ伝送期間においては前記基準信号及び前記変調信号を出力することを特徴とする請求項１乃至３のいずれか一項に記載のデータ伝送システム。
【請求項５】
前記送信手段は、
前記クロック信号を入力とし、入力した前記クロック信号を所定の時間分遅延させた遅延信号を出力するバッファ回路と、
前記バッファ回路によって出力された前記遅延信号を入力とし、入力した前記遅延信号を１単位時間遅延させた信号と、２単位時間遅延させた信号とを出力する遅延回路と、
前記クロック信号及び前記データ信号を入力とし、入力した前記クロック信号に応じて取得した前記データ信号を出力するフリップフロップと、
前記遅延信号と、前記遅延信号を１単位時間遅延させた信号と、前記遅延信号を２単位時間遅延させた信号とを入力とし、前記クロック信号と前記データ信号との状態に応じて、一方のエッジの位相を一定とし、他方のエッジの位相を前記データ信号に応じて変化させた出力信号を生成し、生成した前記出力信号を前記伝送経路に出力する選択回路とを有し、
前記受信手段は、
受信した前記出力信号の前記一方のエッジから前記基準信号を生成する位相同期回路と、
前記出力信号の前記一方のエッジから生成させた前記基準信号と前記出力信号の前記他方のエッジとの位相差を基に前記データ信号を復調するデータ復元回路とを有することを特徴とする請求項１に記載のデータ伝送システム。
【請求項６】
前記ピーキング手段として、スタブを用いることを特徴とする請求項１乃至５のいずれか一項に記載のデータ伝送システム。
【請求項７】
前記ピーキング手段として、アクティブ回路を用いることを特徴とする請求項１乃至６のいずれか一項に記載のデータ伝送システム。
【請求項８】
前記送信手段は、
生成した前記基準信号及び前記変調信号にインダクタ・ピーキングを適用することを特徴とする請求項１乃至７のいずれか一項に記載のデータ伝送システム。
【請求項９】
前記受信手段は、
受信した前記基準信号及び前記変調信号にインダクタ・ピーキングを適用することを特徴とする請求項１乃至８のいずれか一項に記載のデータ伝送システム。
【請求項１０】
クロック信号及びデータ信号を入力し、
入力した前記クロック信号を遅延させることによって基準信号と、入力した前記データ信号の状態に応じて前記基準信号に対して位相をずらした信号と前記クロック信号とのうちいずれか一方となる変調信号とを生成し、
前記基準信号及び前記変調信号を伝送し、
前記基準信号及び前記変調信号の伝送経路に設けられ、前記伝送経路上の信号にインダクタ・ピーキングを適用することによってピーキングの発生を抑制し、
前記基準信号と前記変調信号との位相差を検出して前記データ信号を復調し、
復調された前記データ信号に関する情報を出力することを特徴とするデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送システム及びデータ伝送方法に関する。特に、信号の位相差によってデータを伝送するデータ伝送システム及びデータ伝送方法に関する。
【背景技術】
【０００２】
近年、情報処理装置間に設けられた伝送路で扱うデータ量が増大している。データ量の増大に対応するためには、高周波信号を伝送することが有効である。高周波信号の伝送においては、高周波クロック信号が用いられる。
【０００３】
高周波クロックを用いたデータ伝送回路では、データの信号波形にピーキングが発生すると、データ信号波形が乱れたり、回路に許容電圧以上の電圧が印可されたりする問題がある。また、一般的な伝送路では、伝送信号の高周波成分が減衰しやすい。そのため、伝送信号の減衰が大きい場合は、復調に必要となる振幅まで伝送信号を増幅する必要がある。
【０００４】
特許文献１−３には、基準信号ＲＥＦに対する変調信号ＤＡＴＡの位相差によって入力データＤＩＮのデータ情報を伝搬させるデータ伝送システムについて開示されている。
【０００５】
図１７は、一般的な２値のデータ伝送におけるデータ伝送波形である。図１７のデータ伝送波形は、フリップフロップの動作そのものであり、入力データＤＩＮをクロック信号ＣＬＫでサンプルする。一般的な２値のデータ伝送における出力信号ＤＯＵＴの波形形状は、データ入力ＤＩＮを時間的に遅延させた形となり、出力信号ＤＯＵＴが伝送路を伝搬する。また、出力信号ＤＯＵＴは、伝搬過程において、伝送路の周波数特性によって高周波成分が減衰して鈍った波形として受信側に伝搬する。そして、出力信号ＤＯＵＴは、前述のフリップフロップの動作と同様にクロック信号によってサンプリングされ、データとして復元される。
【０００６】
一般的な伝送路では、伝送信号が伝送路を進行するにつれて減衰して伝送波形が鈍り、伝送信号の立ち上がり／立ち下りのエッジが不明確になっていく。例えば、図１７の入力データＤＩＮが伝送過程で鈍り、２つのピーク（「１」）の間にピーキングが発生すると、２つのピークがつながり、出力信号ＤＯＵＴを正確に復調することができなくなることもある。そのため、伝送信号が復調できないほど減衰する前に、伝送路や受信器に増幅素子によって伝送信号を増幅することが望ましい。
【０００７】
図１８は、特許文献１のデータ伝送システム１０のブロック図である。特許文献１のデータ伝送システム１０は、送信器１１０と受信器１２０とを備えている。送信器１１０と受信器１２０とは、基準信号ＲＥＦを伝送する基準信号伝送路１４０とデータ信号ＤＡＴを伝送する変調信号伝送路１５０とを含む伝送路によって接続されている。
【０００８】
特許文献１のデータ伝送システム１０では、入力データＤＩＮ及びクロック信号ＣＬＫを入力とする送信器１から、基準信号ＲＥＦと変調信号ＤＡＴＡとが、それぞれ基準信号伝送路１４０と変調信号伝送路１５０とを伝搬し、受信器１２０に伝送される。受信器１２０は、基準信号ＲＥＦ及び変調信号ＤＡＴＡを受信すると、信号を復調して出力信号ＤＯＵＴを出力する。
【０００９】
図１９は、特許文献１のデータ伝送システムにおけるタイムチャートである。特許文献１のデータ伝送システムでは、入力データＤＩＮにおいては振幅方向に「０」、「１」とされた情報が、送信器１１０において基準信号ＲＥＦ及び変調信号ＤＡＴＡの位相方向に変調されている。伝送された信号は、受信器１２０内の位相検出器によって、位相差が負のパルスＳ（位相遅れ信号）及びＲ（位相進み信号）に変換された後、ＲＳラッチによって「０」、「１」に復調される。
【００１０】
図２０は、図１９のタイムチャートにおいて、基準信号ＲＥＦと変調信号ＤＡＴＡとの位相差を強調して表現した図である。図２０によると、入力データＤＩＮが０のときは、基準信号ＲＥＦ（点線）に対して変調信号ＤＡＴＡ（実線）の位相が遅れ、入力データＤＩＮが１のときは、基準信号ＲＥＦ（点線）に対して変調信号ＤＡＴＡ（実線）の位相が進むように変調している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第３７１９４１３号公報
【特許文献２】特許第３９８２５１７号公報
【特許文献３】特開２０１１−７７７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
通常の伝送路では、高周波化に伴って信号の減衰が大きくなる。そのため、高周波化するほど信号伝送が困難になるという問題がある。また、通常のデータ伝送システムでは、ピーキングが発生すると信号伝送が困難になるという問題もある。特に、２値の振幅に情報を持たせた伝送では、信号が複数の周波数成分から成っているため、ピーキングによって特定の周波数だけ振幅が大きくなると、連続する符号間において干渉が生じやすい。また、符号間での干渉の影響を解決するために、伝送経路上に増幅素子を挿入することも考えられるが、信号増幅のために消費電力が増大する。
【００１３】
特許文献１−３のデータ伝送システムによれば、高周波化しても符号間干渉の影響を受けないという伝送特性が得られる。しかしながら、特許文献１−３のデータ伝送システムであっても、伝送経路上に一般的な増幅素子を挿入すると、余分な消費電力が必要となる。
【００１４】
本発明は、高速クロックを用いた高速伝送において、余分な消費電力を伴わずに、データ信号波形の減衰を抑制することを可能とするデータ伝送システムを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明のデータ伝送システムは、信号及びデータ信号を入力し、クロック信号から生成した基準信号と、基準信号に対して位相をずらしたデータ信号から生成した変調信号と、を出力する送信手段と、基準信号及び変調信号を伝送する伝送手段と、基準信号及び変調信号の伝送経路にインダクタ・ピーキングを適用するピーキング手段と、基準信号と変調信号との位相差を検出してデータ信号を復調し、データ信号に関する情報を出力する受信手段と、を備える。
【００１６】
本発明のデータ伝送方法においては、クロック信号から生成された基準信号と、基準信号に対して位相をずらしたデータ信号から生成された変調信号と、を出力し、基準信号及び変調信号を伝送し、基準信号及び変調信号の伝送経路にインダクタ・ピーキングを適用し、基準信号と変調信号との位相差を検出してデータ信号を復調し、データ信号に関する情報を出力する。
【発明の効果】
【００１７】
本発明によれば、高速クロックを用いた高速伝送において、余分な消費電力を伴わずに、データ信号波形の減衰を抑制することを可能とするデータ伝送システムを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係るデータ伝送システムのブロック図である。
【図２】本発明の第１の実施形態に係るデータ伝送システムのＬＣ並列共振回路の回路構成例である。
【図３】本発明の第１の実施形態に係るデータ伝送システムの送信器の回路構成例である。
【図４】本発明の第１の実施形態に係るデータ伝送システムの受信器の回路構成例である。
【図５】本発明の第１の実施形態に係るデータ伝送システムの送信器の動作に関するフローチャートである。
【図６】本発明の第１の実施形態に係るデータ伝送システムの受信器の動作に関するフローチャートである。
【図７】本発明の第１の実施形態に係るデータ伝送システムの変形例のブロック図である。
【図８】本発明の第２の実施形態に係るデータ伝送システムのブロック図である。
【図９】本発明の第２の実施形態に係るデータ伝送システムのブロック図である。
【図１０】本発明の第２の実施形態に係るデータ伝送システムの送信器の回路構成例である。
【図１１】本発明の第３の実施形態に係るデータ伝送システムのブロック図である。
【図１２】本発明の第４の実施形態に係るデータ伝送システムのブロック図である。
【図１３】本発明の第５の実施形態に係るデータ伝送システムに付加するアクティブ回路の回路図である。
【図１４】一般的な伝送路のシミュレーションに用いる回路図である。
【図１５】本発明の実施例に係る伝送路のシミュレーションに用いる回路図である。
【図１６】一般的な伝送路及び本発明の実施例に係る伝送路のシミュレーション結果を示すグラフである。
【図１７】一般的な伝送路を伝搬するデータ伝送波形の一例である。
【図１８】一般的なデータ伝送システムで用いられる送信器を示すブロック図である。
【図１９】特許文献１の伝送路を伝搬するデータ伝送波形の一例である。
【図２０】特許文献１の伝送路を伝搬するデータ伝送波形について説明するための図である。
【発明を実施するための形態】
【００１９】
以下に、本発明を実施するための形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
【００２０】
（第１の実施形態）
（構成）
まず、本発明の第１の実施形態に係るデータ伝送システム１の構成について説明する。
【００２１】
図１に示した本実施形態に係るデータ伝送システム１は、送信器１１（送信手段）と、受信器１２（受信手段）と、ＬＣ並列共振回路１３（ピーキング手段）と、を備える。また、本実施形態に係るデータ伝送システム１には、送信器１１と受信器１２とを接続する伝送路（伝送手段）が備えられている。伝送路は、少なくとも、基準信号ＲＥＦを伝送する基準信号伝送路１４と、変調信号ＤＡＴＡを伝送する変調信号伝送路１５と、を含む。
【００２２】
一般に、高速なクロックを用いてデータ伝送する通常の回路では、伝送する信号波形にピーキングが発生する。そのため、伝送データの信号波形が乱れたり、回路に耐圧以上の電圧がかかったりする。インダクタを用いてピーキングを抑える技術は、インダクタ・ピーキングと呼ばれる。本発明の実施形態においては、データ伝送システム１の伝送経路にインダクタ・ピーキングを適用する手段をピーキング手段とも呼び、特に断りのない限り受動回路で構成する。
【００２３】
（ＬＣ並列共振回路）
ＬＣ並列共振回路１３は、受信器１２の入力に付加され、基準伝送路１４及びデータ伝送路１５のそれぞれに対して付加され、ピーキング・インダクタを適用する手段である。本発明の実施形態に係るＬＣ並列共振回路１３は、データ伝送システムの伝送経路上の特定箇所において、インダクタンスＬと容量Ｃとが共振する条件を満たす共振回路である。なお、データ伝送システムの伝送経路としては、送信器１１、受信器１２及び伝送路の少なくともいずれかに含まれる。
【００２４】
ＬＣ並列共振回路１３は、送信器１１や受信器１２、伝送路のいずれかに部品として挿入してもよいし、送信器１１や受信器１２、伝送路のいずれかの寄生容量や寄生インダクタンスを利用した構成としてもよい。
【００２５】
本実施形態では、基準伝送路１４に接続されたＬＣ並列共振回路１３をＬＣ並列共振回路１３−１、データ伝送路１５に接続されたＬＣ並列共振回路１３をＬＣ並列共振回路１３−２と表記する。なお、ＬＣ並列共振回路１３−１とＬＣ並列共振回路１３−２とは、互いに同じ構成である方が好ましいが、完全に同一の構成ではなくてもよい。
【００２６】
図２は、ＬＣ並列共振回路１３の構成を示す概念図である。ＬＣ並列共振回路１３は、インダクタ（コイル）とキャパシタ（コンデンサ）とが並列に接続された回路構成をとる。上述の通り、送信器１１や受信器１２、伝送路のいずれかの寄生容量を利用するのであれば、インダクタのみを追加してもよい。また、寄生容量に対して寄生インダクタンスが過剰である場合は、容量のみを追加してもよい。さらには、設定値を変更できる可変インダクタや可変容量キャパシタを追加する構成としてもよい。
【００２７】
（送信器）
図３は、本実施形態に係るデータ伝送システム１の送信器１１の一例を回路図として示した図である。なお、図３に示した回路構成は一例であって、後述する動作が得られさえすれば、任意に変更してもよい。
【００２８】
送信器１１は、遅延回路１１１及び１１２と、選択回路１１３及び１１４と、を備える。
【００２９】
遅延回路１１１は、外部から入力されたベース周波数を有するクロック信号ＣＬＫを１単位時間遅延させて出力する。
【００３０】
遅延回路１１２は、遅延回路１１１の２倍の遅延時間を有する。遅延回路１１２は、外部から入力されたベース周波数を有するクロック信号ＣＬＫを２単位時間遅延させて出力する。
【００３１】
選択回路１１３は、図３のように、インバータ回路とＮＡＮＤ回路とを組み合わせたマルチプレクサとして構成される。選択回路１１３は、遅延回路１１１の出力を常に選択し、基準信号ＲＥＦとして出力する。
【００３２】
選択回路１１３は、選択回路１１４の処理時間を吸収し、選択回路１１４の出力と同期を取る。そのため、選択回路１１４の処理が非常に高速であり、処理時間を無視できるほどであれば、選択回路１１３の出力を用いずに、遅延回路１１１の出力をそのまま基準信号ＲＥＦとして出力してもよい。
【００３３】
選択回路１１４は、図３に示した選択回路１１３と同様に、インバータ回路とＮＡＮＤ回路とを組み合わせたマルチプレクサとして構成される。選択回路１１４は、入力データＤＩＮによって、クロック信号ＣＬＫ又は遅延回路１１２からの出力信号のいずれかを選択し、変調信号ＤＡＴＡとして出力する。
【００３４】
具体的に説明すると、選択回路１１４は、クロック信号ＣＬＫに対して２単位時間遅延した遅延回路１１２からの出力信号とクロック信号ＣＬＫとを入力する。そして、図２０に示したように、入力データＤＩＮが１のときは、遅延回路１１２の出力信号を選択して変調信号ＤＡＴＡとして出力する。
【００３５】
すなわち、入力データＤＩＮが０の場合、変調信号ＤＡＴＡの位相は基準信号ＲＥＦに対して１単位時間進んでいる。また、入力信号ＤＩＮが１の場合、変調信号ＤＡＴＡの位相は基準信号ＲＥＦに対して１単位時間遅れている。
【００３６】
（受信器）
図４は、本実施形態に係るデータ伝送システム１の受信器１２の一例を回路図として示した図である。なお、図４に示した回路構成は一例であって、後述する動作が得られさえすれば、任意に変更してもよい。
【００３７】
受信器１２は、位相比較器１２１と、ＲＳラッチ１２２と、を備える。
【００３８】
位相比較器１２１は、図４に示したように、インバータ回路とＮＡＮＤ回路とを組み合わせて構成される。位相比較器１２１は、基準信号ＲＥＦと変調信号ＤＡＴＡとを入力とし、基準信号ＲＥＦと変調信号ＤＡＴＡとの位相差を検出する。
【００３９】
変調信号ＤＡＴＡの位相が基準信号ＲＥＦの位相に対して進んでいる場合、位相比較器１２１は、位相差分のパルス幅を有する位相進み検出信号Ｒを出力する。変調信号ＤＡＴＡの位相が基準信号ＲＥＦの位相に対して遅れている場合、位相比較器１２１は、位相差分のパルス幅を有する位相遅れ検出信号Ｓを出力する。
【００４０】
すなわち、変調信号ＤＡＴＡの位相が基準信号ＲＥＦに対して１単位時間進んでいる場合、１単位時間分のパルス幅を有する位相進み検出信号Ｒが出力される。一方、変調信号ＤＡＴＡの位相が基準信号ＲＥＦに対して１単位時間遅れている場合、１単位時間分のパルス幅を有する位相遅れ検出信号Ｓが出力される。
【００４１】
ＲＳラッチ１２２は、図４のように、ＮＡＮＤ回路を組み合わせて構成される。ＲＳラッチ１２２は、位相進み検出信号Ｒと位相遅れ検出信号Ｓとを入力とする。リセット入力に位相進み検出信号Ｒが入力されると出力信号端子ＤＯＵＴが０となり、リセット入力に位相遅れ検出信号Ｓが入力されると出力信号端子ＤＯＵＴが１となるように構成される。
【００４２】
（伝送路）
本実施形態に係るデータ伝送システム１に用いられる伝送路は、基準信号ＲＥＦを伝送する基準信号伝送路１４と、変調信号ＤＡＴＡを伝送する変調信号伝送路１５と、を含む。基準信号伝送路１４及び変調信号伝送路１５を含む伝送路は、一般的な伝送路として構築すればよく、特に限定は加えない。例えば、マイクロストリップライン構造やストリップライン構造、同軸ケーブルなどのインピーダンス・コントロールされた伝送路を対象とすればよい。なお、基準信号伝送路１４と変調信号伝送路１５とは、別々の伝送路で構成してもよいし、単一の伝送路で構成してもよい。また、本実施形態に係る伝送路は、受信器１２で基準信号ＲＥＦを生成することができさえすれば、変調信号ＤＡＴＡのみを伝送するように構成してもよい。
【００４３】
（動作）
次に、本発明の第１の実施形態に係るデータ伝送システムの動作について説明する。
【００４４】
（送信器）
まず、図５を用いて、送信器１１の動作について説明する。
【００４５】
図５において、送信器１１は、ベース信号を有するクロック信号ＣＬＫを入力する（ステップＳ１１）。送信器１１に入力されたクロック信号ＣＬＫは、遅延器１１１及び１１２に分配されるように入力される。
【００４６】
遅延器１１１は、入力されたクロック信号ＣＬＫを、１単位時間分遅延させて選択回路１１２に向けて出力する（ステップＳ１２）。
【００４７】
選択回路１１３は、遅延器１１１から出力された信号を入力する（ステップＳ１３）。
【００４８】
選択回路１１３は、遅延器１１１から入力した信号そのまま選択し、クロック信号に対して１単位時間分遅延した基準信号を基準信号伝送路１１４に向けて出力する（ステップＳ１４）。
【００４９】
遅延器１１２は、入力されたクロック信号ＣＬＫを、２単位時間分遅延させて選択回路１１４に向けて出力する（ステップＳ１５）。
【００５０】
選択回路１１４は、クロック信号ＣＬＫと、入力データＤＩＮとを入力する(ステップＳ１６)。
【００５１】
選択回路１１４は、入力データＤＩＮが０であるか否かを判断する（ステップＳ１７）。
【００５２】
入力データＤＩＮが０の場合（ステップＳ１７でＹｅｓ）、選択回路１１４は、基準信号ＲＥＦに対して１単位時間分位相が進んだ変調信号ＤＡＴＡを変調信号伝送路１５に向けて出力する（ステップＳ１８）。
【００５３】
入力データＤＩＮが１の場合（ステップＳ１７でＮｏ）、選択回路１１４は、基準信号ＲＥＦに対して１単位時間分位相が遅れた変調信号ＤＡＴＡを変調信号伝送路１５に向けて出力する（ステップＳ１９）。
【００５４】
以上が、送信器１１の動作についての説明である。なお、上述の動作に種々の変更・追加をなしたものについても、本発明の範囲に含まれるものとする。
【００５５】
（ＬＣ並列共振回路）
基準信号ＲＥＦ及び変調信号ＤＡＴＡは、それぞれ基準信号伝送路１４及び変調信号伝送路１５を介して受信器１２に向けて伝送される。基準信号伝送路１４及び変調信号伝送路１５には、それぞれＬＣ並列共振回路１３が付加されている。
【００５６】
ＬＣ並列共振回路１３のインダクタは、基準信号ＲＥＦ及び変調信号ＤＡＴＡの信号波形に発生するピーキングを抑制する。
【００５７】
（受信器）
続いて、図６を用いて、受信器１２の動作について説明する。
【００５８】
図６において、受信器１２は、基準信号ＲＥＦ及び変調信号ＤＡＴＡを入力する（ステップＳ２１）。基準信号ＲＥＦ及び変調信号ＤＡＴＡは、図４のように、位相検出器１２１に入力されることになる。
【００５９】
位相検出器１２１は、基準信号ＲＥＦと変調信号ＤＡＴＡとの位相差を検出する（ステップＳ２２）。
【００６０】
位相検出器１２１は、検出した基準信号ＲＥＦと変調信号ＤＡＴＡとの位相差に基づいて、変調信号ＤＡＴＡの位相が基準信号ＲＥＦの位相と比較して進んでいるか否かを判断する（ステップＳ２３）。
【００６１】
変調信号ＤＡＴＡの位相が基準信号ＲＥＦの位相よりも進んでいる場合（ステップＳ２３でＹｅｓ）、位相比較器１２１は、位相進み信号ＲをＲＳラッチ１２２に向けて出力する（ステップＳ２４）。
【００６２】
ＲＳラッチ１２２は、リセット入力に位相進み信号Ｒが入力されると、データ出力端子ＤＯＵＴを０にセットする（ステップＳ２５）。
【００６３】
変調信号ＤＡＴＡの位相が基準信号ＲＥＦの位相よりも遅れている場合（ステップＳ２３でＮｏ）、位相比較器１２１は、位相遅れ信号ＳをＲＳラッチ１２２に向けて出力する（ステップＳ２６）。
【００６４】
ＲＳラッチ１２２は、リセット入力に位相遅れ信号Ｓが入力されると、データ出力端子ＤＯＵＴを１にセットする（ステップＳ２７）。
【００６５】
そして、出力ＤＯＵＴのレベルから、伝送されてきたデータを得ることができる。
【００６６】
ここで、第１の実施形態に係るデータ伝送システムの効果をまとめる。
【００６７】
第１に、基準信号ＲＥＦと変調信号ＤＡＴＡとの位相差に情報を持たせることによって、ノイズ・マージンを拡大して信号の高周波伝送を可能にする。その結果、伝送路に高周波帯域を用いたとしても、波形なまりの影響を受けずに正確にデータを伝送することが可能となる。
【００６８】
第２に、位相差に情報を持たせるデータ伝送システムにおいて、伝送路に受動回路であるＬＣ並列共振回路を付加することによって、不要な周波数帯域の信号を除去しつつ、特定の周波数における信号の減衰を抑制することを可能とする。特に、ＬＣ並列共振回路を付加することによって、高周波化に伴う減衰が補償される。その結果、さらにノイズの影響を受けにくく、高品質な高周波信号伝送が可能となる。
【００６９】
一般的な２値の振幅に情報を持たせたな伝送では、信号が複数の周波数成分から成っているため、ピーキングによって特定の周波数だけ振幅が大きくなると、連続する符号間において干渉が生じる可能性が大きくなる。そのため、受動回路を用いたインダクタ・ピーキングを信号伝送の伝送経路に適用することができない。また、伝送経路上で連続する符号間に干渉が生じると、伝送信号の電位差（「０」又は「１」）を判別できなくなり、受信器で正確にデータを復調できない可能性が生じる。そのため、能動素子によって減衰した伝送信号を増幅する必要があるが、それに伴って消費電力の増大を招いてしまう。
【００７０】
すなわち、本発明の第１の実施形態に係るデータ伝送システムによれば、不要な周波数帯域の信号を除去することによって、ノイズ耐性の強い高品質な高周波信号として伝送する可能となる。
【００７１】
さらには、本実施形態で付加するＬＣ並列共振回路は受動回路であり、電力を消費する必要がないため、消費電力低減につながる。また、信号の減衰を抑制することができるため、伝送距離の延長を可能とする。
【００７２】
以上のように、本発明の第１の実施形態に係るデータ伝送システムによれば、高速クロックを用いた高速伝送において、余分な消費電力を伴わずに、データ信号波形の減衰を抑制することが可能となる。
【００７３】
（変形例）
図７には、第１の実施形態に係るデータ伝送システム１の変形例であるデータ伝送システム１−１を示した。データ伝送システム１−１は、ＬＣ並列共振回路１３−１及び１３−２に加えて、ＬＣ並列共振回路１３−ｍ及び１３−ｎ（ｍ、ｎは自然数）を含めた複数のＬＣ並列共振回路１３を備えている。なお、図７には２対のＬＣ並列共振回路１３しか図示していないが、変形例は複数のＬＣ並列共振回路１３を備えている。また、複数のＬＣ並列共振回路１３は、送信器１１、受信器１２及び伝送路１３を含む複数個所に配置されていてもよい。
【００７４】
図７に示したデータ伝送システム１−１では、複数のＬＣ並列共振回路１３によって、複数のポイントでインダクタ・ピーキングを適用することができる。そのため、一旦インダクタ・ピーキングを適用した後に伝送路上で信号が減衰したり、ノイズが混入したりするような状況であっても、別のポイントでインダクタ・ピーキングを適用できる。その結果、高品質な高周波信号をより長距離伝送することが可能となる。
【００７５】
また、複数のＬＣ並列共振回路１３を設置したポイントごとに、共振周波数を変更することも可能である。ＬＣ並列共振回路１３を設置したポイントごとに共振周波数を変更すれば、単一の伝送路において伝送タイミングをずらして複数の周波数帯の信号を伝送することもできる。また、複数のＬＣ並列共振回路１３を単一の受信器１２に適用すれば、単一の受信器１２において複数の周波数帯を利用した信号受信が可能となる。
【００７６】
第１の実施形態に係るデータ伝送システムは、遅延回路１１２及び選択回路１１４を複数有する送信器と、位相比較器１２１及びＲＳラッチ１２２を複数有する受信器と、を備えるように構成してもよい。この場合、共通の基準信号ＲＥＦに対して、複数の変調データＤＡＴＡを伝送するデータ伝送システムを構成することができる。
【００７７】
また、第１の実施形態に係るデータ伝送システムは、送信器１から遅延回路１１１を除いた構成の送信器と、位相同期回路を有する受信器と、備えるように構成してもよい。この変形例では、送信器は、基準信号情報を有する変調信号ＤＡＴＡを受信器に向けて出力し、受信器側で基準信号ＲＥＦを生成させて入力データＤＩＮを復調する構成とすればよい。この変形例は、遅延回路１１２及び選択回路１１４を複数備えた送信器と、位相比較器１２１及びＲＳラッチ１２２を複数有する受信器と、を備えるように構成してもよい。
【００７８】
なお、ここで変形例として挙げた構成は、後続の実施形態に係るデータ伝送システムにおいても適用することができる。
【００７９】
（第２の実施形態）
次に、図８を用いて、第２の実施形態に係るデータ伝送システム２について説明する。第２の実施形態に係るデータ伝送システム２は、基準信号ＲＥＦと変調信号ＤＡＴＡとの位相差を調節するための可変遅延装置２６及び２７、制御回路２８を備える点で、第１の実施形態に係るデータ伝送システム１と異なる。
【００８０】
図８に示した本実施形態に係るデータ伝送システム２は、送信器２１と、受信器２２と、ＬＣ並列共振回路２３（２３−１、２３−２）と、を備える。また、本実施形態に係るデータ伝送システム２には、送信器２１と受信器２２とを接続する伝送路が備えられている。伝送路は、少なくとも、基準信号ＲＥＦを伝送する基準信号伝送路２４と、変調信号ＤＡＴＡを伝送する変調信号伝送路２５と、を含む。
【００８１】
第２の実施形態に係る受信器２２、ＬＣ並列共振回路２３は、それぞれ第１の実施形態に係る受信器１２及びＬＣ並列共振回路１３と同様であるため、本実施形態においては詳細な説明を省略する。
【００８２】
さらに、データ伝送システム２は、伝送路上に可変遅延器を備えるとともに、可変遅延器を制御する制御回路２８とを備えている。可変遅延器は、基準信号伝送路２４及び変調信号伝送路２５のそれぞれに対して設けられている。基準伝送路２４には可変遅延器２６が設けられ、変調信号伝送路２５には可変遅延器２７が設けられている。
【００８３】
可変遅延器２６と受信器２２との間の基準伝送路２４の区間は、調整期間において、調整基準信号ＲＥＦ０を伝送するため、調整基準信号伝送路２４０とも呼ぶ。また、可変遅延器２７と受信器２２との間の変調伝送路２５の区間は、調整期間において、調整信号ＤＡＴＡ０を伝送するため、調整変調信号伝送路２５０とも呼ぶ。
【００８４】
第２の実施形態において、ＬＣ並列共振回路２３は、図８のように送信器２１と可変遅延器２６及び２７との間に配置してもよいし、図９のように可変遅延器２６及び２７と受信器２２との間に配置してもよい。ＬＣ並列共振回路２３は、可変遅延器２６及び２７と制御回路２８との間に配置することも可能であるが、好ましくはない。
【００８５】
（送信器）
図１０は、第２の実施形態に係るデータ伝送システム２の送信器２１３の一例を回路図として示した図である。なお、図１０に示した回路構成は一例であって、後述する動作が得られさえすれば、任意に変更してもよい。
【００８６】
送信器２１は、データ伝送前の位相を調整する調整期間には、基準信号ＲＥＦと、基準信号ＲＥＦに対して一定の位相関係を持つ調整信号ＤＡＴＡ０と、を出力する。また、調整期間後のデータ伝送期間には、基準信号ＲＥＦと、入力データＤＩＮの値に対応付けられた位相差を基準信号ＲＥＦに対して持つ変調信号ＤＡＴＡと、を出力する。
【００８７】
送信器２１は、遅延回路２１１及び２１２と、選択回路２１３及び２１４と、インバータ２１５と、ＮＯＲ回路２１６と、を備える。
【００８８】
遅延回路２１１は、外部から入力されたベース周波数を有するクロック信号ＣＬＫを１単位時間遅延させて出力する。
【００８９】
遅延回路２１２は、遅延回路２１１の２倍の遅延時間を有する。遅延回路２１２は、外部から入力されたベース周波数を有するクロック信号ＣＬＫを２単位時間遅延させて出力する。
【００９０】
インバータ２１５は、入力データＤＩＮを入力とし、入力データＤＩＮを反転させてＮＯＲ回路に出力する。
【００９１】
ＮＯＲ回路２１６は、インバータ２１５から出力された信号と、制御回路２８が出力した調整指示信号ＡＤＪと、を入力として否定論理和をとり、結果を選択回路２１４に向けて出力する。
する。
【００９２】
選択回路２１３及び２１４は、インバータ回路とＮＡＮＤ回路とを組み合わせたマルチプレクサとして構成される。
【００９３】
調整指示信号ＡＤＪが０のとき（データ伝送期間）、選択回路２１３及び２１４は、第１の実施形態の選択回路１１３及び１１４と同様の動作をする。選択回路２１３は、常に基準信号ＲＥＦを選択する。また、選択回路２１４は、入力データＤＩＮが０の場合には基準信号ＲＥＦに対して１単位時間位相が進んだ変調信号ＤＡＴＡを選択し、入力データＤＩＮが１の場合には基準信号ＲＥＦに対して１単位時間位相が遅れた変調信号ＤＡＴＡを選択する。
【００９４】
調整指示信号ＡＤＪが１のとき（調整期間）、選択回路２１３及び２１４は、第１の実施形態の選択回路１１３及び１１４とは異なった動作をする。選択回路２１３は、調整基準信号ＲＥＦ０を選択する。また、選択回路２１４は、基準信号ＲＥＦと同じ位相の調整信号ＤＡＴＡ０を選択する。
【００９５】
（可変遅延器）
可変遅延器は、調整期間において、調整基準信号ＲＥＦ０と調整信号ＤＡＴＡ０との位相関係を一定の関係とするように、制御回路２８によって調整される。
【００９６】
可変遅延器（２６、２７）は、例えば、直列に接続された複数のインバータと、容量がドレイン（ソース）に接続された複数の負荷（ｎＭＯＳトランジスタ）と、を組み合わせた回路によって実現される。例えば、ｎＭＯＳトランジスタのソース（ドレイン）が複数のインバータ間に接続され、ゲートが制御回路２８からの制御信号ＣＮＴによってＯＮ／ＯＦＦされるように接続される。そして、制御信号ＣＮＴに応じてｎＭＯＳトランジスタがＯＮ／ＯＦＦされると、インバータの負荷が変動することになるため、直列接続された複数のインバータを通過する伝送信号の遅延量を制御することができる。
【００９７】
制御回路２８は、調整期間において、調整基準信号ＲＥＦ０と調整信号ＤＡＴＡ０との位相関係を一定の関係とするように可変遅延器を制御する。
【００９８】
制御回路２８の入力ＤＩＮは、受信器２２の出力ＤＯＵＴと接続されている。制御回路２８は、調整期間において、送信器２１に調整指示信号ＡＤＪを出力し、調整基準信号ＲＥＦ０と調整信号ＤＡＴＡ０が出力されるように制御する。
【００９９】
可変遅延器から出力された信号は、第１の実施形態と同様に受信器２２に入力され、入力データＤＩＮがデータ復元信号ＤＯＵＴとして出力される。
【０１００】
第２の実施形態では、第２の実施形態と同様に、ＬＣ並列共振回路２３（２３−１、２３−２）によって特定の周波数帯域以外の信号を減衰させるため、伝送に関係のない信号（ノイズ）の伝搬を抑制することができる。そして、特定の周波数帯域の信号を際立たせることによって、特定の周波数帯域における信号の減衰を一般的な伝送路と比較して少なくすることができる。
【０１０１】
第２の実施形態によれば、回路や伝送路の遅延量のばらつきを、基準信号ＲＥＦと変調信号ＤＡＴＡとの位相差を一定にする調整動作によって低減することができる。そのため、基準信号ＲＥＦと変調信号ＤＡＴＡとのスキューを低減することができる。
【０１０２】
（第３の実施形態）
次に、図１１を用いて、第３の実施形態に係るデータ伝送システム３について説明する。第３の実施形態に係るデータ伝送システム３において、送信器は、入力データの立ち上がり（又は立ち下がり）エッジの位相がデータに応じて変化し、立ち下がり（又は立ち上がり）エッジの位相が一定となるデータ信号を出力する。受信器は、入力されたデータ信号の立ち下がり（又は立ち上がり）エッジから基準信号を生成し、基準信号とデータ信号との位相差から入力データを復元する。すなわち、第３の実施形態に係るデータ伝送システム３は、基準信号を伝送しなくてもよいために伝送路を単一とすることができる点が、第１及び第２の実施形態に係るデータ伝送システム１及び２とは異なる。
【０１０３】
図１１に示した本実施形態に係るデータ伝送システム３は、送信器３１と、受信器３２と、ＬＣ並列共振回路３３と、を備える。データ伝送システム３は、第１の実施形態に係るデータ伝送システム１−２と同様に、複数のＬＣ並列共振回路３３を備えていてもよい。
【０１０４】
また、本実施形態に係るデータ伝送システム２には、送信器３１と受信器３２とを接続する伝送路３４が備えられている。データ伝送システム３は、単一の伝送路３４で構成することができる。
【０１０５】
（送信器）
送信器３１は、バッファ回路３１０と、２段の遅延部を含む遅延回路３１１と、選択回路３１３と、フリップフロップ３１５（Ｆ／Ｆ）と、を備える。
【０１０６】
バッファ回路３１０は、タイミング調整用のバッファとして機能する。バッファ回路３１０は、ベース周波数を有するクロック信号ＣＬＫを入力し、入力したクロック信号ＣＬＫを所定の時間分遅延させた信号ＬＥＡＤとして出力する。バッファ回路３１０から出力された信号ＬＥＡＤは、遅延回路３１１と、選択回路３１３とに向けて出力される。
【０１０７】
遅延回路３１１は、入力した信号ＬＥＡＤを１段目の遅延部で１単位時間遅延させると、２段目の遅延部でさらに１単位時間（計２単位時間）遅延させた信号ＬＡＧを出力するとともに、２段目の遅延部を通さずに１単位時間だけ遅延させた調整基準信号ＲＥＦ０を出力する。遅延回路３１１から出力された信号ＬＡＧ及び調整基準信号ＲＥＦ０は、それぞれ選択回路３１３に向けて出力される。
【０１０８】
フリップフロップ３１５は、ベース周波数を有するクロック信号ＣＬＫを入力し、クロック信号ＣＬＫの立ち上がりで入力データＤＩＮを取り込む。取り込まれた入力データＤＩＮは、選択信号Ｓ１として選択回路３１３に供給される。
【０１０９】
選択回路３１３は、入力した信号ＬＥＡＤ、信号ＬＡＧ及び調整基準信号ＲＥＦ０を入力し、選択信号Ｓ０と選択信号Ｓ１（クロック信号ＣＬＫ）との状態に応じたデータ出力信号ＯＵＴを出力する。データ出力信号ＯＵＴは、伝送路３４を伝送し、受信器３２に入力される。
【０１１０】
データ出力信号ＯＵＴは、立ち上がりエッジの位相が入力データＤＩＮのデータ値に応じて変化し、立ち下がりエッジの位相は調整基準信号ＲＥＦ０の立ち下がりと一致して一定となる信号である。なお、データ出力信号ＯＵＴは、立ち上がりエッジの位相が一定となり、立ち下がりエッジの位相は入力データＤＩＮのデータ値に応じて変化する信号であってもよい。
【０１１１】
第３の実施形態では、第１及び第２の実施形態と同様に、ＬＣ並列共振回路３３によって特定の周波数帯域以外の信号を減衰させる。
【０１１２】
（受信器）
受信器３２は、ＰＬＬ回路３２１と、データ復元回路３２３と、を備える（ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）。受信器３２は、データ出力信号ＯＵＴを受信信号ＩＮ１として入力する。
【０１１３】
ＰＬＬ回路３２１は、位相同期回路であり、調整基準信号ＲＥＦ０の立ち下がり（又は立ち上がり）エッジと一致して一定となる受信信号ＩＮ１の立ち下がり（又は立ち上がり）エッジを用いて、基準信号ＲＥＦ１を生成する。
【０１１４】
ＰＬＬ回路３２１は、例えば受信信号ＩＮ１の立ち下がり（又は立ち上がり）に同期したデューティ比５０％の基準信号ＲＥＦ１を生成し、データ復元回路３２３に向けて出力する。なお、ＰＬＬ回路３２１が生成する基準信号ＲＥＦ１のデューティ比は５０％ではなくてもよい。
【０１１５】
データ復元回路３２３は、基準信号ＲＥＦ１及び受信信号ＩＮ１を受信する。データ復元回路３２３は、基準信号ＲＥＦ１の立ち上がり（又は立ち下がり）のタイミングで、基準信号ＲＥＦ１と受信信号ＩＮ１との位相差を検出する。データ復元回路３２３は、検出した位相差に基づいて、入力データＤＩＮを復元したデータ復元信号ＤＯＵＴを出力する。
【０１１６】
第３の実施形態では、第１及び第２の実施形態と同様に、ＬＣ並列共振回路３３によって特定の周波数帯域以外の信号を減衰させるため、伝送に関係のない信号（ノイズ）の伝搬を抑制することができる。そして、特定の周波数帯域の信号を際立たせることによって、特定の周波数帯域における信号の減衰を一般的な伝送路と比較して少なくすることができる。
【０１１７】
また、第３の実施形態によれば、データ出力信号ＯＵＴの立ち上がり又は立ち下がりのうち、一方の位相は調整基準信号ＲＥＦ０に同期させて一定とし、他方の位相は入力データＤＩＮに対応させて変化させる。データ出力信号ＯＵＴの立ち上がり又は立ち下がりのうち一方の位相は常に一定であるため、ＰＬＬ回路（位相同期回路）は、どのような符号が連続しても常に安定した基準信号ＲＥＦ１を生成することができる。そのため、入力データに印可されるデータ符号化方法の条件の制約を受けることがない。
【０１１８】
（第４の実施形態）
次に、本発明の第４の実施形態に係るデータ伝送システム４について説明する。第４の実施形態に係るデータ伝送システム４では、インダクタ・ピーキングを適用する手段として、伝送路に付加したスタブを用いている。
【０１１９】
第４の実施形態に係るデータ伝送システム４は、送信器４１と、受信器４２と、スタブ４３と、基準信号伝送路４４と、変調信号伝送路４５と、を備えている。スタブ４３は、基準信号伝送路４４上のスタブ４３−１と、変調信号伝送路４５上のスタブ４３−２と、が対になるように配置される。また、スタブ４３は、複数設けられていてもよい。
【０１２０】
データ伝送システム４において、送信器４１と、受信器４２と、基準信号伝送路４４と、変調信号伝送路４５と、は、それぞれ第１〜３の実施形態に係るデータ伝送システムと同様の構成・機能を有しており、詳細な説明は省略する。
【０１２１】
スタブ４３は、伝送路に並列に接続された分布定数線路である。例えば、伝送路から切り株状に分岐させた部分をスタブ４３として機能させることもできる。スタブ４３は、終端開放された開放スタブであってもよいし、終端短絡された短絡スタブであってもよい。また、伝送路にスタブ４３の機能の一部を持たせたバスカプラを挿入してもよい。
【０１２２】
スタブの長さｌと伝送信号の波長λとの関係によって、インダクタンスＬやキャパシタンスを設定することができる。
【０１２３】
短絡スタブの入力インピーダンスＺinは、式１で導かれる。なお、Ｚ0は伝送路のインピーダンスである。
Ｚin＝ｊＺ0ｔａｎ(２πｌ／λ)・・・（１）
短絡スタブは、スタブの長さｌがλ／４よりも小さいときはインダクタとなり、スタブの長さｌがλ／４とλ／２の間のときはキャパシタとなる。
【０１２４】
また、開放スタブの入力インピーダンスＺinは、式２で導かれる。
Ｚin＝Ｚ0／｛ｊｔａｎ(２πｌ／λ)｝・・・（２）
開放スタブは、スタブの長さｌがλ／４よりも小さいときはキャパシタとなり、スタブの長さｌがλ／４とλ／２の間のときはインダクタとなる。
【０１２５】
また、スタブの長さｌを伝送信号の波長λの４分の１に設定すると、短絡スタブではＬＣ並列共振回路となり、ＬＣ直列共振回路とすることができる。
【０１２６】
本実施形態においては、伝送路のキャパシタンスやインピーダンスに対応させて、伝送信号の波長λやスタブ４３の長さｌを設定すればよい。
【０１２７】
（第５の実施形態）
次に、本発明の第５の実施形態に係るデータ伝送システムについて説明する。第５の実施形態に係るデータ伝送システムでは、インダクタ・ピーキングを適用する手段としてアクティブ回路を使用する。なお、アクティブ回路自体が電力を必要とするが、本実施形態で示すアクティブ回路は、低消費電力化されたものである。
【０１２８】
第５の実施形態に係るデータ伝送システムは、例えば図１３のようなアクティブ回路５３を付加する。図１３のアクティブ回路５３は、インダクタ（Ｌ１、Ｌ２、Ｌ３）と、抵抗（Ｒ１、Ｒ２、Ｒ３）と、トランジスタ（Ｔｒ１、Ｔｒ２）と、電流源Ｖ０と、を含む構成を持つ。ただし、図１３は一例であって、インダクタや抵抗、トランジスタ、電流源の数・配置位置は任意に変更可能である。
【０１２９】
アクティブ回路５３は、送信器、受信器及び伝送路のいずれに挿入してもよく、基準信号ＲＥＦと変調信号ＤＡＴＡを伝送する各伝送路に対称的に挿入することが好ましい。図１３には、伝送路５４にアクティブ回路５４を付加した例を示している。
【０１３０】
アクティブ回路５３は、インダクタ・ピーキングとして機能する。増幅される周波数帯域は、抵抗の挿入位置によって調整可能である。
【０１３１】
例えば、図１３の抵抗Ｒ０を用いず、インダクタＬ１及びＬ２を伝送路５４に付加した場合、データバッファーに適した広い帯域の増幅が得られる。また、抵抗Ｒ１及びＲ２を用いずに抵抗Ｒ０のみを用いた場合、狭い帯域の高周波信号に適した増幅が得られる。図１３のように、抵抗Ｒ０、Ｒ１及びＲ２の全てを用いる場合は、中間的な周波数帯域の高周波信号に適した増幅が得られる。
【０１３２】
（実施例）
ここで、本発明の実施形態に係る実施例について説明する。図１４及び図１５は、伝送路をシミュレーションするための回路である。図１６には、シミュレーション結果に関するグラフを示した。
【０１３３】
図１４は、ＬＣ並列共振回路を適用していない伝送路の構成であり、図１８に示した特許文献１の構成に対応する。図１４の伝送路は、ＦＲ４相当マイクロストリップライン構造とし、両端を５０Ωで終端し、受信側の寄生容量として１ｐＦを付加している。マイクロストリップライン構造のパラメータは、伝送路の幅Ｗを８０μｍ、長さＬを２００ｍｍ、厚さｔを３２μｍとし、基板の厚さＨを４０μｍとした。
【０１３４】
図１５は、ＬＣ並列共振回路を適用した伝送路の構成であり、図１に示した本発明の第１の実施形態の構成に対応する。図１５の伝送路は、図１４と同じ構成に加えて、０．１５ｎＨのインダクタを寄生容量に対して並行に付加している。
【０１３５】
図１６において、点線がＬＣ並列共振回路を付加していない伝送路（図１４）のシミュレーション結果であり、実線がＬＣ並列共振回路を付加した伝送路（図１５）のシミュレーション結果である。
【０１３６】
図１４（特許文献１）の構成では、高周波になるほど減衰（ＬＯＳＳ）が大きくなっている。
【０１３７】
一方、図１５（本発明の第１の実施形態）の構成では、ＬＣ並列共振回路を付加することによって、特定の周波数（この例では１２．５ＧＨｚ）において、図１４の構成と比較して減衰が少なくなっている。また、図１５の構成では、使用する帯域以外では信号が減衰していることから、伝送に関係のない信号（ノイズ）の伝搬が抑制されている。
【０１３８】
ＬＣ並列共振回路の共振周波数Ｆは、式３に示したように、インダクタンスＬと容量Ｃのみによって決定される。
0005621895.tif 000002
【０１３９】
ＬＣ並列共振回路をインダクタとキャパシタとで構成する場合は、使用する周波数に合わせて、インダクタのインダクタンスＬとキャパシタの容量Ｃを設定すればよい。
【０１４０】
以上、実施形態及び実施例を参照して本発明を説明してきたが、本発明は上記実施形態及び実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【０１４１】
１、２、３、４    データ伝送システム
１０    データ伝送システム
１１、２１、３１、４１    送信器
１２、２２、３２、４２    受信器
１３、２３、３３    ＬＣ並列共振回路
１４、２４、４４    基準信号伝送路
１５、２５、４５    変調信号伝送路
２６、２７    可変遅延器
２８    制御回路
３４、５４    伝送路
４３    スタブ
５３    アクティブ回路
１１０    送信器
１２０    受信器
１４０    基準信号伝送路
１５０    変調信号伝送路
１１１、１１２、２１１、２１２、３１１    遅延回路
１１３、１１４、    選択回路
１２１    位相比較器
１２２    ＲＳラッチ
３２１    ＰＬＬ回路
３２３    データ復元回路
【要約】
【課題】高速クロックを用いた高速伝送において、余分な消費電力を伴わずに、データ信号波形の減衰を抑制することを可能とするデータ伝送システムを提供する。
【解決手段】信号及びデータ信号を入力し、クロック信号から生成した基準信号と、基準信号に対して位相をずらしたデータ信号から生成した変調信号と、を出力する送信手段と、基準信号及び変調信号を伝送する伝送手段と、基準信号及び変調信号の伝送経路にインダクタ・ピーキングを適用するピーキング手段と、基準信号と変調信号との位相差を検出してデータ信号を復調し、データ信号に関する情報を出力する受信手段と、を備えるデータ伝送システムとする。
【選択図】      図１【図１】
0005621895.tif 000003
【図２】
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【図３】
0005621895.tif 000005
【図４】
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【図５】
0005621895.tif 000007
【図６】
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【図７】
0005621895.tif 000009
【図８】
0005621895.tif 000010
【図９】
0005621895.tif 000011
【図１０】
0005621895.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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