(57)【特許請求の範囲】
【請求項１】
複数のトランジスタを有する電圧比較回路であって、
該複数のトランジスタの少なくとも１つの第１トランジスタは、
制御端子と、
該制御端子に供給される信号の電圧により接続が制御される第１および第２端子と、
第１スイッチを介して所定の電位線に接続されると共に、第１容量の一端が接続されたボディと、を有し、
前記電圧比較回路は、さらに、第１電源線に接続されたラッチ回路と、第１端子が該ラッチ回路に接続された第２トランジスタと、を有し、
前記所定の電位線は、第２電源線であり、
前記第１トランジスタの前記第１端子は、前記ラッチ回路に接続され、
前記第２トランジスタのボディは、第２スイッチを介して前記第２電源線に接続されると共に、第２容量の一端に接続され、
前記第１トランジスタの前記２第端子および前記第２トランジスタの第２端子は、第３スイッチを介して前記第２電源線に接続され、
前記第１および第２スイッチと、前記第３スイッチは、オン／オフ状態に逆になるように動作する、
ことを特徴とする電圧比較回路。
【請求項２】
さらに、
前記第１電源線と、前記第１トランジスタの前記第１端子との間に設けられた第４スイッチと、
前記第１電源線と、前記第２トランジスタの前記第１端子との間に設けられた第５スイッチと、を有する、
ことを特徴とする請求項１に記載の電圧比較回路。
【請求項３】
前記第３スイッチと、前記第４および第５スイッチは、オン／オフ状態に逆になるように動作する、
ことを特徴とする請求項２に記載の電圧比較回路。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載の電圧比較回路を有し、該電圧比較回路の比較結果を使用することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、電圧比較回路および半導体装置に関する。
【背景技術】
【０００２】
近年、電圧比較回路（コンパレータ）は、様々な電子機器の半導体装置に使用されている。
【０００３】
すなわち、コンパレータを使用する半導体装置は、例えば、Ａ／Ｄ変換器（Analog-to-Digital Converter：ＡＤＣ）、Ａ／Ｄ変換器を使用したアナログデジタル混載ＬＳＩ、或いは、コンパレータを含むシステムＬＳＩ等として幅広く利用されている。
【０００４】
従来のコンパレータは、閾値のばらつきを抑えるために、トランジスタのサイズを大きく、特に、チャネル長をその設計基準に対して長くしたトランジスタを使用している。
【０００５】
しかしながら、チャネル長を長くしたトランジスタを使用すると、応答速度において、遅延時間が長くなるといった短所がある。
【０００６】
ところで、従来、閾値のばらつきを抑えて確実な動作を可能とする半導体装置としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２８７３０９号公報
【特許文献２】特開２００９−０４９８６１号公報
【非特許文献】
【０００８】
【非特許文献１】Erkan Alpman, et al., "A 1.1V 50mW 2.5GS/s 7b Time-Interleaved C-2C SAR ADC in 45nm LP Digital CMOS", ISSCC 2009, pp.76-77, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、従来、閾値のばらつきを抑えて確実な動作を可能とする様々な半導体装置が提案されている。
【００１０】
しかしながら、従来の半導体装置、例えば、コンパレータを使用するＡ／Ｄ変換器は、高速のＤ／Ａ変換器（Digital-to-Analog Converter：ＤＡＣ）を必要とし、或いは、確実な動作を行わせるために、消費電力を十分に低減することが困難であった。
【００１１】
すなわち、閾値のばらつきを抑えて確実な動作を可能とする従来の半導体装置は、例えば、消費電力の増大や応答速度の低下をきたすことになっていた。
【００１２】
この出願は、消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とする電圧比較回路および半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１３】
一実施形態によれば、複数のトランジスタを有する電圧比較回路であって、該複数のトランジスタの少なくとも１つの第１トランジスタは、制御端子と、第１および第２端子と、ボディと、を有する電圧比較回路が提供される。
【００１４】
前記第１および第２端子は、前記制御端子に供給される信号の電圧により接続が制御され、前記ボディは、第１スイッチを介して所定の電位線に接続されると共に、第１容量の一端が接続されるようになっている。前記電圧比較回路は、さらに、第１電源線に接続されたラッチ回路と、第１端子が該ラッチ回路に接続された第２トランジスタと、を有する。前記所定の電位線は、第２電源線であり、前記第１トランジスタの前記第１端子は、前記ラッチ回路に接続され、前記第２トランジスタのボディは、第２スイッチを介して前記第２電源線に接続されると共に、第２容量の一端に接続される。前記第１トランジスタの前記２第端子および前記第２トランジスタの第２端子は、第３スイッチを介して前記第２電源線に接続され、前記第１および第２スイッチと、前記第３スイッチは、オン／オフ状態に逆になるように動作する。
【発明の効果】
【００１５】
開示の電圧比較回路および半導体装置は、消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とするという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】逐次比較型Ａ／Ｄ変換器の一例を概略的に示すブロック図である。
【図２】図１の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図である。
【図３】逐次比較型Ａ／Ｄ変換器に適用される電圧比較回路（コンパレータ）の一例を示す回路図である。
【図４】図３のコンパレータを適用した逐次比較型Ａ／Ｄ変換器における課題を説明するための図（その１）である。
【図５】図３のコンパレータを適用した逐次比較型Ａ／Ｄ変換器における課題を説明するための図（その２）である。
【図６】ボディバイアス効果を説明するための図（その１）である。
【図７】ボディバイアス効果を説明するための図（その２）である。
【図８】電圧比較回路（コンパレータ）の第１実施例を示す回路図である。
【図９】図８のコンパレータの動作を説明するための図である。
【図１０】逐次比較型Ａ／Ｄ変換器の第１実施例を示すブロック図である。
【図１１】図１０の逐次比較型Ａ／Ｄ変換器に適用されるコンパレータを示す回路図である。
【図１２】図１０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
【図１３】図１０の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図（その１）である。
【図１４】図１０の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図（その２）である。
【図１５】コンパレータの第２実施例を示す回路図である。
【図１６】図１５のコンパレータの入出力信号を概略的に示す図である。
【図１７】図１５のコンパレータが適用される逐次比較型Ａ／Ｄ変換器の第２実施例を示すブロック図である。
【図１８】図１７の逐次比較型Ａ／Ｄ変換器における補正回路の一例を示す回路図である。
【図１９】逐次比較型Ａ／Ｄ変換器の第３実施例を示すブロック図である。
【図２０】図１９の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図である。
【図２１】図２０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
【図２２】逐次比較型Ａ／Ｄ変換器の第４実施例を示すブロック図である。
【図２３】図２２の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図である。
【図２４】図２３の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
【図２５】コンパレータの第１実施例が適用される並列型Ａ／Ｄ変換器の一例を示すブロック図である。
【図２６】図２５の並列型Ａ／Ｄ変換器におけるユニット回路の一例を示す図である。
【図２７】図２６のユニット回路の動作を説明するための図である。
【発明を実施するための形態】
【００１７】
まず、実施例を詳述する前に、図１〜図５を参照して、電圧比較回路および半導体装置（Ａ／Ｄ変換器）の一例およびその課題を説明する。
【００１８】
図１は逐次比較型Ａ／Ｄ変換器の一例を概略的に示すブロック図である。なお、図１では、説明を簡略化するために、シングルエンドのＡ／Ｄ変換器として描いてある。
【００１９】
図１において、参照符号１は容量方式Ｄ／Ａ変換器（Capacitive Digital-to-Analog Converter：ＣＤＡＣ）、２は電圧比較回路（コンパレータ）、そして、３はＳＡＲ（Successive Approximation Register）論理回路を示している。
【００２０】
図１に示されるように、逐次比較型Ａ／Ｄ変換器は、ＣＤＡＣ１，コンパレータ２およびＳＡＲ論理回路３を有する。
【００２１】
ＣＤＡＣ１には、基準電圧Ｖref，アナログの入力信号（入力電圧）Ｖin，および，ＳＡＲ論理回路３からの複数ビットの容量制御コードφＣが入力され、また、コンパレータ２には、ＣＤＡＣ１の出力電圧Ｖixが入力されている。
【００２２】
なお、ＳＡＲ論理回路３には、クロック信号ＣＬＫおよびコンパレータ２の出力信号が供給され、ＳＡＲ論理回路３は、上述した制御コードφＣと共に、電圧Ｖinをデジタル変換した複数ビットの出力データＤoutを出力する。
【００２３】
図２は図１の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図であり、アナログの入力電圧Ｖinを４ビットのデジタルデータＤ３〜Ｄ０に変換する場合を説明する。
【００２４】
なお、図２において、縦軸は、１６段階の電圧レベルを示し、コンパレータ２の閾値電圧Ｖthは、１６レベルの１／２（中央）のレベル『８』に設定する。また、説明を簡略化するために、最上位ビットＤ３を求めるときのＣＤＡＣ１の出力電圧Ｖixは、入力電圧Ｖinと等しいものとする。
【００２５】
図２に示されるように、まず、コンパレータ２により、ＣＤＡＣ１の出力電圧Ｖix（入力電圧Ｖin）を閾値電圧Ｖthと比較し、Ｖix＜Ｖth（入力電圧Ｖin＜レベル『８』）ならば、データＤ３を”０”と判定する。
【００２６】
次に、入力電圧Ｖinにレベル『４』（１６レベルの１／４：閾値電圧Ｖthの１／２）を加算した電圧Ｖix（＝Ｖin＋『４』）を閾値電圧Ｖthと比較する。
【００２７】
Ｖin＋『４』＞Ｖthならば、データＤ２を”１”と判定し、電圧Ｖin＋『４』からレベル『２』（１６レベルの１／８：閾値電圧Ｖthの１／４）を減算した電圧Ｖix（＝Ｖin＋『４』−『２』）を閾値電圧Ｖthと比較する。
【００２８】
さらに、Ｖin＋『４』−『２』＜Ｖthならば、データＤ１を”０”と判定し、電圧Ｖin＋『４』−『２』にレベル『１』（１６レベルの１／１６：閾値電圧Ｖthの１／８）を加算した電圧Ｖix（＝Ｖin＋『４』−『２』＋『１』）を閾値電圧Ｖthと比較する。
【００２９】
そして、Ｖin＋『４』−『２』＋『１』＞Ｖthならば、データＤ０を”１”と判定する。これにより、アナログの入力電圧Ｖinは、”０１０１”の４ビットのデジタルデータＤ３〜Ｄ０に変換されることになる。
【００３０】
図３は逐次比較型Ａ／Ｄ変換器に適用される電圧比較回路（コンパレータ）の一例を示す回路図である。
【００３１】
図３に示されるように、コンパレータ２は、ｐＭＯＳトランジスタＭ１１，Ｍ２１、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ１２，Ｍ２２、および、スイッチＳ１，Ｓ１０，Ｓ２０を有する。
【００３２】
ここで、トランジスタＭ１１およびＭ１２よりなる第１インバータと、トランジスタＭ２１およびＭ２２よりなる第２インバータは、互いの入力および出力を交差接続してラッチ回路を構成している。
【００３３】
トランジスタＭ１およびＭ２は差動対トランジスタで、トランジスタＭ１のゲートには第１入力電圧Ｖi+が印加され、また、トランジスタＭ２のゲートには第２入力電圧Ｖi-が印加されている。
【００３４】
なお、コンパレータ２をシングルエンドのＡ／Ｄ変換器に適用する場合、例えば、入力電圧Ｖix（図１のＣＤＡＣ１の出力電圧）をトランジスタＭ１のゲートに印加し、トランジスタＭ２のゲートに印加する閾値電圧Ｖthと比較することになる。
【００３５】
ラッチ回路は、電源電位ＶDDの第１電源線ＰＬ１と差動対トランジスタＭ１およびＭ２の各ドレイン間に設けられている。また、トランジスタＭ１およびＭ２のドレインには、それぞれ一端が第１電源線ＰＬ１に接続されたスイッチＳ１０およびＳ２０の他端が接続されている。
【００３６】
すなわち、スイッチＳ１０は、第１インバータにおけるｐＭＯＳトランジスタＭ１１のソースとｎＭＯＳトランジスタＭ１２のソース間に設けられ、トランジスタＭ１２のソースがトランジスタＭ１のドレインに接続されている。
【００３７】
同様に、スイッチＳ２０は、第２インバータにおけるｐＭＯＳトランジスタＭ２１のソースとｎＭＯＳトランジスタＭ２２のソース間に設けられ、トランジスタＭ２２のソースがトランジスタＭ２のドレインに接続されている。
【００３８】
トランジスタＭ１およびＭ２のソースは共通接続されると共に、スイッチＳ１を介して接地電位ＧＮＤの第２電源線ＰＬ２に接続されている。
【００３９】
ここで、トランジスタＭ１およびＭ２のボディ（バックゲート、或いは、バルクとも呼ばれる）は、直接、第２電源線ＰＬ２に接続されている。
【００４０】
なお、スイッチＳ１は、制御信号φ１によりオン／オフ制御され、また、スイッチＳ１０およびＳ２０は、信号φ１の反転論理の制御信号φ１ｘによりオン／オフ制御されるようになっている。
【００４１】
上述した図３のコンパレータ２を図１に示す逐次比較型Ａ／Ｄ変換器に適用し、アナログの入力電圧ＶinをデジタルデータＤ３〜Ｄ０に変換する場合、例えば、その入力電圧Ｖin（電圧Ｖix）の値と閾値電圧Ｖthの差が小さいと誤判定の確率が大きくなる。
【００４２】
図４および図５は図３のコンパレータを適用した逐次比較型Ａ／Ｄ変換器における課題を説明するための図である。ここで、図４は正常判定の場合を示し、また、図５は誤判定の場合を示している。
【００４３】
まず、正常判定の場合、図４に示されるように、コンパレータ２は、ＣＤＡＣ１の出力電圧Ｖix（入力電圧Ｖin）を閾値電圧Ｖthと比較し、Ｖix＜Ｖth（入力電圧Ｖin＜レベル『８』）ならば、データＤ３を”０”と判定する。
【００４４】
次に、入力電圧Ｖinにレベル『４』を加算したＣＤＡＣ１の出力電圧Ｖix（＝Ｖin＋『４』）を閾値電圧Ｖthと比較する。
【００４５】
Ｖin＋『４』＞Ｖthならば、データＤ２を”１”と判定し、電圧Ｖin＋『４』からレベル『２』を減算した電圧Ｖix（＝Ｖin＋『４』−『２』）を閾値電圧Ｖthと比較する。
【００４６】
さらに、Ｖin＋『４』−『２』＞Ｖthならば、データＤ１を”１”と判定し、電圧Ｖin＋『４』−『２』からレベル『１』を減算した電圧Ｖix（＝Ｖin＋『４』−『２』−『１』）を閾値電圧Ｖthと比較する。
【００４７】
そして、Ｖin＋『４』−『２』−『１』＞Ｖthならば、データＤ０を”１”と判定する。これにより、アナログの入力電圧Ｖinは、”０１１１”のデジタルデータＤ３〜Ｄ０に変換されることになる。
【００４８】
一方、誤判定の場合、図５に示されるように、ＣＤＡＣ１の出力電圧Ｖix（入力電圧Ｖin）を閾値電圧Ｖthと比較し、Ｖix＞Ｖth（入力電圧Ｖin＞レベル『８』）と判定してしまうと、データＤ３は”１”とされてしまう。
【００４９】
次に、入力電圧Ｖinからレベル『４』を減算したＣＤＡＣ１の出力電圧Ｖix（＝Ｖin−『４』）を閾値電圧Ｖthと比較する。
【００５０】
Ｖin−『４』＜Ｖthならば、データＤ２を”０”と判定し、電圧Ｖin−『４』にレベル『２』を加算した電圧Ｖix（＝Ｖin−『４』＋『２』）を閾値電圧Ｖthと比較する。
【００５１】
さらに、Ｖin−『４』＋『２』＜Ｖthならば、データＤ１を”０”と判定し、電圧Ｖin−『４』＋『２』にレベル『１』を加算した電圧Ｖix（＝Ｖin−『４』＋『２』＋『１』）を閾値電圧Ｖthと比較する。
【００５２】
そして、Ｖin−『４』＋『２』＋『１』＜Ｖthならば、データＤ０を”０”と判定する。これにより、アナログの入力電圧Ｖinは、”１０００”のデジタルデータＤ３〜Ｄ０に変換されてしまう。
【００５３】
すなわち、最初に閾値電圧Ｖthと比較する電圧Ｖix（入力電圧Ｖin）が、その閾値電圧Ｖthとの差が小さいと、最上位ビットのデータＤ３を正しく判定できなくなる。その結果、アナログの入力電圧ＶinをデジタルのデータＤ３〜Ｄ０に正しく変換することが困難になる。
【００５４】
これは、最上位ビットのデータＤ３を判定するための、最初に閾値電圧Ｖthと比較する電圧Ｖix（入力電圧Ｖin）と閾値電圧Ｖthの差が小さい場合だけの問題ではない。すなわち、ＣＤＡＣ１の出力電圧Ｖixと閾値電圧Ｖthの差が小さくてそのビットのデータを誤判定すると、それよりも下位のビットのデータを正しく判定することが困難になる。
【００５５】
以下、添付図面を参照して、電圧比較回路および半導体装置（Ａ／Ｄ変換器）の各実施例を詳述するが、その前に、ボディバイアス効果について説明する。
【００５６】
図６および図７はボディバイアス効果を説明するための図である。ここで、ｎＭＯＳトランジスタＭ０の閾値電圧をＶthnとし、トランジスタＭ０のボディ電圧をＶｂとし、ソース電圧をＶｓとする。このとき、トランジスタＭ０のソース−ボディ間電圧Ｖsbは、Ｖsb＝Ｖｂ−Ｖｓとなる。
【００５７】
そして、例えば、γ≒０．４，φF≒０．４，Ｖｂ＝０ＶのときのＶthn＝０．３Ｖとした場合、ボディバイアス効果によって、トランジスタＭ０の閾値電圧Ｖthnは、Ｖthn＝Ｖthn0＋γ｛(|２φF−Ｖsb|)1/2−(|２φF|)1/2｝と表すことができる。なお、γおよびφFは、半導体プロセスにより決まる定数である。
【００５８】
すなわち、図７に示されるように、ソース−ボディ間電圧Ｖsbが高くなればなるほど、トランジスタＭ０の閾値電圧Ｖthnが低くなることが分かる。
【００５９】
図８は電圧比較回路（コンパレータ）の第１実施例を示す回路図である。図８に示されるように、コンパレータ２は、ｐＭＯＳトランジスタＭ１１，Ｍ２１、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ１２，Ｍ２２、容量Ｃ１，Ｃ２、および、スイッチＳ１，Ｓ２ｐ，Ｓ２ｍ，Ｓ１０，Ｓ２０を有する。
【００６０】
ここで、トランジスタＭ１１およびＭ１２よりなる第１インバータと、トランジスタＭ２１およびＭ２２よりなる第２インバータは、互いのインバータの入力および出力を交差接続したラッチ回路を構成している。
【００６１】
トランジスタＭ１およびＭ２は差動対トランジスタで、トランジスタＭ１のゲートには第１入力電圧Ｖi+が印加され、また、トランジスタＭ２のゲートには第２入力電圧Ｖi-が印加されている。
【００６２】
ラッチ回路は、電源電位ＶDDの第１電源線ＰＬ１と差動対トランジスタＭ１およびＭ２の各ドレイン間に設けられている。また、トランジスタＭ１およびＭ２のドレインには、それぞれ一端が第１電源線ＰＬ１に接続されたスイッチＳ１０およびＳ２０の他端が接続されている。
【００６３】
すなわち、スイッチＳ１０は、第１インバータにおけるｐＭＯＳトランジスタＭ１１のソースとｎＭＯＳトランジスタＭ１２のソース間に設けられ、トランジスタＭ１２のソースがトランジスタＭ１のドレインに接続されている。
【００６４】
同様に、スイッチＳ２０は、第２インバータにおけるｐＭＯＳトランジスタＭ２１のソースとｎＭＯＳトランジスタＭ２２のソース間に設けられ、トランジスタＭ２２のソースがトランジスタＭ２のドレインに接続されている。
【００６５】
トランジスタＭ１およびＭ２のソースは共通接続されると共に、スイッチＳ１を介して接地電位ＧＮＤの第２電源線ＰＬ２に接続されている。
【００６６】
ここで、トランジスタＭ１のボディは、スイッチＳ２ｐを介して第２電源線ＰＬ２に接続され、また、トランジスタＭ２のボディは、スイッチＳ２ｍを介して第２電源線ＰＬ２に接続されている。
【００６７】
すなわち、トランジスタＭ１およびＭ２のボディは、それぞれスイッチＳ２ｐおよびＳ２ｍを介して第２電源線（接地線）ＰＬ２に接続されると共に、それぞれ容量Ｃ１およびＣ２の一端に接続されている。
【００６８】
なお、容量Ｃ１およびＣ２の他端は、トランジスタＭ１およびＭ２のゲートに接続されている。このように、コンパレータの第１実施例は、容量Ｃ１およびＣ２により、トランジスタＭ１およびＭ２のボディとＡＣ信号（Ｖi+およびＶi-）間を容量結合させて閾値を制御するようになっている。
【００６９】
スイッチＳ１は、制御信号φ１によりオン／オフ制御され、スイッチＳ２ｐ，Ｓ２ｍ，Ｓ１０およびＳ２０は、信号φ１の反転論理の制御信号φ１ｘによりオン／オフ制御される。
【００７０】
図９は図８のコンパレータの動作を説明するための図である。ここで、図８のコンパレータ２における各スイッチＳ１，Ｓ２ｐ，Ｓ２ｍ，Ｓ１０，Ｓ２０は、高レベル『Ｈ』でオンし、低レベル『Ｌ』でオフする。
【００７１】
図９に示されるように、まず、信号φ１が『Ｈ』から『Ｌ』に変化すると（φ１ｘが『Ｌ』から『Ｈ』に変化すると）、スイッチＳ２ｐ，Ｓ２ｍ，Ｓ１０およびＳ２０がオンしてスイッチＳ１がオフする。
【００７２】
これにより、ノードＮ１０の電位ＶｍおよびノードＮ２０の電位Ｖｐは、両方とも電源電圧ＶDDにプルアップされ、トランジスタＭ１およびＭ２のボディは接地電位ＧＮＤとされる。このとき、トランジスタＭ１およびＭ２のソースは、第２電源線ＰＬ２から切り離され、これによりリセット動作が行われる。
【００７３】
このとき、トランジスタＭ１のゲートとボディ間に設けられた容量Ｃ１には、入力電圧Ｖi+による電荷が蓄積され、また、トランジスタＭ２のゲートとボディ間に設けられた容量Ｃ２には、入力電圧Ｖi-による電荷が蓄積される。
【００７４】
次に、信号φ１が『Ｌ』から『Ｈ』に変化すると（φ１ｘが『Ｈ』から『Ｌ』に変化すると）、スイッチＳ２ｐ，Ｓ２ｍ，Ｓ１０およびＳ２０がオフしてスイッチＳ１がオンし、比較動作が行われる。
【００７５】
すなわち、トランジスタＭ１およびＭ２のボディは第２電源線ＰＬ２から切り離され、トランジスタＭ１およびＭ２のソースは第２電源線ＰＬ２に接続されて接地電位ＧＮＤとされる。
【００７６】
これにより、差動トランジスタＭ１およびＭ２の各ゲートに印加された電圧Ｖi+およびＶi-が比較され、その比較結果に応じて、ノードＮ１０の電位ＶｍおよびノードＮ２０の電位Ｖｐが変化する。
【００７７】
ここで、例えば、Ｖi+＞Ｖi-とすると、トランジスタＭ１を流れる電流がトランジスタＭ２を流れる電流よりも大きくなり、ノードＮ１０の電位ＶｍとノードＮ２０の電位Ｖｐ、並びに、出力電圧Ｖo+およびＶo-に電位差が発生する。
【００７８】
さらに、その電位差は、交差接続された第１インバータ（Ｍ１１，Ｍ２１）および第２インバータ（Ｍ１２，Ｍ２２）による正帰還ループによって増幅され、ラッチ回路の出力電圧Ｖo+およびＶo-により判定結果が出力される。
【００７９】
このとき、トランジスタＭ１のボディ電圧Ｖb+とトランジスタＭ１のボディ電圧Ｖb+は、例えば、Ｖi+＞Ｖi-のときはＶb+＞Ｖb-となり、トランジスタＭ１の閾値電圧Ｖth(M1)がトランジスタＭ２の閾値電圧Ｖth(M2)よりも小さくなる（Ｖth(M1)＜Ｖth(M2)）。
【００８０】
すなわち、差動対トランジスタＭ１およびＭ２は、その入力電圧Ｖi+およびＶi-に比例して閾値電圧が逆方向へシフトする。その結果、コンパレータ２による入力電圧Ｖi+およびＶi-の比較は、Ｖi+とＶi-の電位差がより大きな場合のように動作することになる。
【００８１】
図１０は逐次比較型Ａ／Ｄ変換器の第１実施例を示すブロック図であり、８ビットのＡ／Ｄ変換器を示すものである。
【００８２】
図１０に示されるように、逐次比較型Ａ／Ｄ変換器は、ＣＤＡＣ１，コンパレータ２，ＳＡＲ論理回路３およびフリップフロップ（ＦＦ）４を有する。
【００８３】
ＣＤＡＣ１は、複数の容量C100〜C108、並びに、各容量の一端に高電位基準電圧ＶＲＨ，低電位基準電圧ＶＲＬまたは入力電圧Ｖinを選択して印加するための複数のスイッチS100〜S108を有する。
【００８４】
容量C100およびC101の容量値は１Ｃ、C102の容量値は２Ｃ、C103の容量値は４Ｃ、C104の容量値は８Ｃ、C105の容量値は１６Ｃ、C106の容量値は３２Ｃ、C107の容量値は６４Ｃ、そして、C108の容量値は１２８Ｃに設定されている。
【００８５】
ここで、複数の容量C100〜C108の他端は、ノードＮ100で共通接続され、そのノードＮ100からコンパレータ２の入力電圧Ｖixが取り出される。また、ノードＮ100には、スイッチＳ110を介してコモンモード電圧ＶＣＭが選択的に印加されるようになっている。
【００８６】
なお、コモンモード電圧ＶＣＭは、例えば、高電位電源線と接地線の中間電位（ＶDD／２）に設定することができる。
【００８７】
ＣＤＡＣ１において、スイッチS100〜S108は、ＳＡＲ論理回路３からの容量制御コードφＣにより制御され、また、スイッチS110は、ＳＡＲ論理回路３からの制御信号φＳにより制御される。
【００８８】
コンパレータ２およびフリップフロップ４は、ＳＡＲ論理回路３からの制御信号φcmpにより制御される。この信号φcmpは、後述する図１１における制御信号φ１ｘに対応する。
【００８９】
なお、図１０は、シングルエンドのＡ／Ｄ変換器として描いてあるが、差動のＡ／Ｄ変換器では、複数の容量C100〜C108および複数のスイッチS100〜S108, S110に対応する回路が設けられ、Ｖi+（Ｖix）とＶi-が生成されることになる。
【００９０】
図１１は図１０の逐次比較型Ａ／Ｄ変換器に適用されるコンパレータを示す回路図であり、図８のコンパレータを図１０のＡ／Ｄ変換器に適用したときの回路を示すものである。
【００９１】
図１１と図８の比較から明らかなように、コンパレータの第１実施例を図１０の逐次比較型Ａ／Ｄ変換器に適用する場合、スイッチＳ２ｐおよびＳ２ｍの制御信号として信号φＳを使用するようになっている。
【００９２】
なお、図１１では、シングルエンドのＡ／Ｄ変換器に適用するコンパレータを示し、トランジスタＭ１のゲート電圧Ｖi+としてシングルエンドの入力電圧Ｖixを印加し、トランジスタＭ２のゲート電圧Ｖi-として閾値電圧Ｖthを印加するようになっている。
【００９３】
また、図１１では、トランジスタＭ１およびＭ２のボディがスイッチＳ２ｐおよびＳ２ｍを介して第２電源線ＰＬ２に接続されているが、例えば、スイッチＳ２ｍを設けずにトランジスタＭ２のボディを直接第２電源線ＰＬ２に接続することもできる。
【００９４】
このように、トランジスタＭ２のボディを直接第２電源線ＰＬ２に接続した場合でも、トランジスタＭ１のボディバイアス効果により、入力電圧Ｖixに比例してトランジスタＭ１の閾値電圧が逆方向へシフトすることになる。
【００９５】
その結果、コンパレータ２による入力電圧Ｖixと閾値電圧Ｖthの比較は、ＶixとＶthの電位差がより大きな場合のように動作することになる。
【００９６】
図１２は図１０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
図１２に示されるように、まず、クロック信号ＣＬＫ『０』の立ち上がりタイミングで制御信号φＳが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、図１０のＣＤＡＣ１におけるスイッチS110がオンして、ノードＮ100の電位（Ｖix）がＶＣＭになる。
【００９７】
このとき、ＣＤＡＣ１のスイッチS100〜S108は、それらスイッチS100〜S108の一端に対して全て入力電圧Ｖinが印加されるように、制御コードφＣによりスイッチング制御される。
【００９８】
すなわち、容量C100〜C108の両端には、コモンモード電圧ＶＣＭおよび入力電圧Ｖinが印加され、容量C100〜C108に電荷が蓄積される。このようにして、入力電圧Ｖinのサンプリング動作が行われる。
【００９９】
一方、図１１に示すコンパレータ２では、信号φＳが『Ｈ』になることで、スイッチＳ２ｐおよびＳ２ｍがオンし、トランジスタＭ１およびＭ２のボディ並びに容量Ｃ１およびＣ２の一端が接地電位ＧＮＤの第２電源線ＰＬ２に接続される。
【０１００】
すなわち、容量Ｃ１の両端には、ノードＮ100の電圧Ｖixおよび接地電位ＧＮＤが印加され、容量Ｃ１に電荷が蓄積される。
【０１０１】
次に、クロック信号ＣＬＫ『２』の立ち上がりタイミングで信号φＳが『Ｈ』から『Ｌ』に変化すると、スイッチS110がオフしてノードＮ100がフローティング状態になる。
【０１０２】
ここで、クロック信号ＣＬＫ『２』の立ち上がりタイミングから立ち下がりタイミングまでの期間、信号φcmp（φ１ｘ）は『Ｈ』状態になり、コンパレータ２のスイッチＳ１０およびＳ２０がオンしてスイッチＳ１がオフし、リセット動作が行われる。
【０１０３】
また、クロック信号ＣＬＫ『２』の立ち下がりタイミングからクロック信号ＣＬＫ『３』の立ち上がりタイミングまでの期間、信号φ１ｘは『Ｌ』状態になり、コンパレータ２のスイッチＳ１０およびＳ２０がオフしてスイッチＳ１がオンし、比較動作が行われる。
【０１０４】
すなわち、コンパレータ２では、電圧Ｖix（Ｖi+）と電圧Ｖth（Ｖi-）が比較され、その比較結果がトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２よりなるラッチ回路に保持される。
【０１０５】
そして、クロック信号ＣＬＫ『３』〜『９』の『Ｈ』および『Ｌ』の期間に対応して、信号φ１ｘ（φcmp）も『Ｈ』および『Ｌ』状態になり、コンパレータ２はリセット動作および比較動作を繰り返すことになる。
【０１０６】
なお、コンパレータ２のリセット動作および比較動作は、クロック信号ＣＬＫ『０』および『１』の期間においても行われる。
【０１０７】
ところで、クロック信号ＣＬＫ『２』〜『９』の期間において、制御コードφＣは、スイッチS100〜S108のスイッチングを制御して、コンパレータ２により閾値電圧Ｖth（Ｖi-）と比較される入力電圧Ｖix（Ｖi+）の電位を規定する。
【０１０８】
具体的に、例えば、クロック信号ＣＬＫ『２』の期間において、ＳＡＲ論理回路３からの制御コードφＣにより、スイッチS100〜S107は低電位基準電圧ＶＲＬの基準電源線に接続され、また、スイッチS108は高電位基準電圧ＶＲＨの基準電源線に接続される。
【０１０９】
すなわち、制御コードφＣによるスイッチS100〜S108のスイッチング制御により、例えば、容量C100〜C107の他端にＶＲＬが印加され、同時に、容量C108の他端にＶＲＨが印加される。
【０１１０】
ここで、容量C100〜C107の容量値の合計は１２８Ｃであり、また、容量C108の容量値は１２８Ｃであるため、ノードＮ100の電位Ｖixは、例えば、（ＶＲＨ−ＶＲＬ）／２−Ｖinになる。
【０１１１】
これにより、コンパレータ２は、ＶＲＨ−ＶＲＬ＝Ｖrefとして、図４で説明した最上位ビットＤ３を”０”と判定した後、1/2Ｖref（レベル『４』）を加算した電圧（Ｖix）と閾値電圧Ｖthの比較を行って、ビットＤ２を判定するのに対応した動作を行う。
【０１１２】
なお、図１０および図１２の例では、制御コードφＣによるスイッチS100〜S108のスイッチング制御で、最上位ビットＤ７から最下位ビットＤ０までの８ビットデジタル変換を逐次行うことになる。
【０１１３】
さらに、クロック信号ＣＬＫ『３』〜『９』の期間における制御コードφＣ（1/2Ｖref〜1/128Ｖref）により、スイッチS100〜S108の接続電位ＶＲＨ，ＶＲＬが選択され、その電圧1/2Ｖref〜1/128Ｖrefの加算／減算が制御されることになる。
【０１１４】
そして、コンパレータ２により、上述のようなスイッチS100〜S108の処理により得られた電圧Ｖixを閾値電圧Ｖthと比較することで、デジタルデータＤ７〜Ｄ０が得られることになる。
【０１１５】
以上において、コンパレータ２による比較動作は、閾値電圧Ｖthそのものではなく、次に説明する見かけ上の閾値電圧Ｖth3〜Ｖth0により行われ、より正しい比較動作、すなわち、より正しい判定結果が得られるようになっている。
【０１１６】
図１３および図１４は図１０の逐次比較型Ａ／Ｄ変換器による判定動作の一例を説明するための図である。なお、図１３は、図１０のように８ビットのＡ／Ｄ変換器そのものの動作ではなく、図４および図５に対応したデジタルデータＤ３〜Ｄ０の４ビットの判定動作を示している。
【０１１７】
図１３と図４の比較から明らかなように、図１１のコンパレータを適用することで、入力電圧Ｖixとの比較を行う閾値電圧Ｖthは、固定の電位ではなく、各ビットのデータＤ３〜Ｄ０を判定するときに、見かけ上、閾値の差が大きくなるような電圧になっている。
【０１１８】
具体的に、例えば、データＤ３を”０”と判定するとき、図１１のコンパレータを適用することにより、見かけ上の閾値電圧Ｖth3は、本来の閾値電圧Ｖthよりも高いレベルになる。
【０１１９】
さらに、例えば、データＤ２，Ｄ１，Ｄ０を”１”と判定するとき、図１１のコンパレータを適用することにより、見かけ上の閾値電圧Ｖth2，Ｖth1，Ｖth0は、本来の閾値電圧Ｖthよりも低いレベルになる。
【０１２０】
すなわち、見かけ上の閾値電圧Ｖth3，Ｖth2，Ｖth1，Ｖth0は、初期設定された閾値電圧Ｖthと入力電圧Ｖixの電位差に対して、その電位差の値が大きくなるように制御され、誤判定の発生確率が減少することになる。
【０１２１】
なお、この見かけ上の閾値電圧Ｖth3〜Ｖth0は、比較処理を行って逐次Ａ／Ｄ変換を行う１ビット毎に、誤判定の確率が減少する電圧となるように変化する。
【０１２２】
図１４に示されるように、入力電圧Ｖixに対する判定結果（”１”出力確率［％］）の特性曲線Ｌ０，Ｌ１に関して、図１０Ａ／Ｄ変換器による特性曲線Ｌ１は、図２のＡ／Ｄ変換器による特性曲線Ｌ０よりも急激に変化しているのが分かる。
【０１２３】
すなわち、図８に示すコンパレータの第１実施例による判定結果を示す特性曲線Ｌ１は、図３のコンパレータによる判定結果を示す特性曲線Ｌ０よりも急峻に立ち上がり、入力電圧Ｖixの判定をより正しく行うことができるのが分かる。
【０１２４】
このように、本実施例によれば、被判定信号（入力電圧Ｖix）と見かけ上の閾値電圧間に依存性を持たせて制御することにより、誤判定の発生確率を低減することができる。
【０１２５】
さらに、判定毎に見かけ上の閾値電圧を変化させることにより、例えば、コンパレータを逐次比較型Ａ／Ｄ変換器に適用した場合、その変換アルゴリズムと組み合わせることで冗長性を持たせることが可能になる。
【０１２６】
図１５はコンパレータの第２実施例を示す回路図であり、また、図１６は図１５のコンパレータの入出力信号を概略的に示す図であり、そして、図１７は図１５のコンパレータが適用される逐次比較型Ａ／Ｄ変換器の第２実施例を示すブロック図である。
【０１２７】
さらに、図１８は図１７の逐次比較型Ａ／Ｄ変換器における補正回路（補正用ＤＡＣ５）の一例を示す回路図である。
【０１２８】
図１５〜図１８と前述した図１１の比較から明らかなように、コンパレータの第２実施例は、容量Ｃ１，Ｃ２の他端Ｎ１，Ｎ２がトランジスタＭ１およびＭ２のゲートではなく、補正用ＤＡＣ５の出力端子Ａoutに接続されるようになっている。
【０１２９】
ここで、補正用ＤＡＣ５は、容量Ｃ１，Ｃ２に対してそれぞれ独立に設けてもよいが、例えば、容量Ｃ１に対してのみ補正用ＤＡＣ５を設け、容量Ｃ２の他端Ｎ２は、トランジスタＭ２のゲート、或いは、他の所定電位（ＧＮＤ等）のノードに接続してもよい。
【０１３０】
図１８に示されるように、補正用ＤＡＣ５は、ＣＤＡＣ１の誤差を予め記憶し、それをキャンセルするために使用され、例えば、複数の容量Ｃ501〜Ｃ50n、並びに、複数のスイッチＳ50およびＳ501〜Ｓ50nを有する。
【０１３１】
ここで、容量Ｃ501，Ｃ502，…，Ｃ50nの容量値は、例えば、１Ｃ，２Ｃ，…，２nＣに設定され、また、スイッチＳ501〜Ｓ50nは、ＳＡＲ論理回路３からの容量制御コードＤinによりスイッチング制御される。なお、スイッチＳ50は、ＳＡＲ論理回路３からの制御信号φＳ’により、例えば、コモンモード電圧ＶＣＭとの接続が制御される。
【０１３２】
なお、図１８において、基準電圧ＶＲＨ，ＶＲＬおよびコモンモード電圧ＶＣＭは、制御コードＤinにより制御されるスイッチＳ501〜Ｓ50nおよび容量Ｃ501，Ｃ502，…，Ｃ50nの容量値等に応じて他の適切なノードの電圧レベルにしてもよい。
【０１３３】
補正用ＤＡＣ５は、制御コードＤinによりスイッチング制御されるスイッチＳ501〜Ｓ50nによって、対応する容量Ｃ501〜Ｃ50nの接続を組み合わせ、これにより、ＣＤＡＣ１における誤差を記憶する。
【０１３４】
そして、例えば、容量Ｃ１の他端Ｎ１を補正用ＤＡＣ５の出力端子Ａoutに接続することにより、コンパレータ２の比較時に、ＣＤＡＣ１における誤差をキャンセルして正しい比較動作を行うことができるようにしている。
【０１３５】
図１９は逐次比較型Ａ／Ｄ変換器の第３実施例を示すブロック図であり、また、図２０は図１９の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図であり、そして、図２１は図２０の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
【０１３６】
Ａ／Ｄ変換器の第３実施例は、アナログの入力電圧ＶinをＭ＋Ｎビットのデジタルデータ（Ｄout）に変換して出力する。
【０１３７】
ここで、上位Ｍビットのデジタル変換は、図１２を参照して説明したのと同様にＣＤＡＣ１の出力電圧（Ｖix）を使用して行う。また、下位Ｎビットのデジタル変換は、容量Ｃ１の他端Ｎ１に接続される補正用ＤＡＣ５の出力端子Ａoutの電圧を使用して行う。
【０１３８】
補正用ＤＡＣ５は、制御コードφＣ２によりスイッチング制御されるスイッチＳ510〜Ｓ51N（Ｓ51）、並びに、各スイッチＳ510〜Ｓ51NとノードＮ51間に設けられた容量Ｃ510〜C51Nを有する。
【０１３９】
図２１と前述した図１２の比較から明らかなように、図２０におけるＣＤＡＣ１は、上位Ｍビット［Ｄ（Ｍ＋Ｎ−１）〜Ｄ（Ｎ）］のデジタル変換を行うために、クロック信号ＣＬＫ『０』〜『Ｍ＋２』の期間、図１０におけるＣＤＡＣと同様の動作を行う。
【０１４０】
ここで、補正用ＤＡＣ５の出力端子Ａoutからのオフセット電圧Ｖoffは、クロック信号ＣＬＫ『０』〜『Ｍ＋３』の期間、ＳＡＲ論理回路３から補正用ＤＡＣ５に対するコード信号φＣ２により、Ｖoff＝０となるように制御される。
【０１４１】
そして、上位Ｍビットのデジタル変換を行った後、補正用ＤＡＣ５を使用して下位Ｎビット［Ｄ（Ｎ−１）〜Ｄ０］のデジタル変換を行う。すなわち、クロック信号ＣＬＫ『Ｍ＋４』〜『Ｍ＋Ｎ＋２』の期間、補正用ＤＡＣ５の出力端子Ａoutからのオフセット電圧Ｖoffは、各クロック期間で適切なレベルトなるように制御される。
【０１４２】
具体的に、例えば、クロック信号ＣＬＫ『Ｍ＋４』において、コード信号φＣ２により、補正用ＤＡＣ５のスイッチＳ510〜Ｓ51Nのスイッチングを制御して、Ｖoff＝Ｖref／２M+1に相当する電圧となるように制御する。
【０１４３】
また、例えば、クロック信号ＣＬＫ『Ｍ＋５』において、コード信号φＣ２により、補正用ＤＡＣ５のスイッチＳ510〜Ｓ51Nのスイッチングを制御して、Ｖoff＝Ｖref／２M+2に相当する電圧となるように制御する。
【０１４４】
さらに、例えば、クロック信号ＣＬＫ『Ｍ＋Ｎ＋２』において、コード信号φＣ２により、補正用ＤＡＣ５のスイッチＳ510〜Ｓ51Nのスイッチングを制御して、Ｖoff＝Ｖref／２M+Nに相当する電圧となるように制御する。
【０１４５】
なお、ＣＤＡＣ１は、クロック信号ＣＬＫ『Ｍ＋３』〜『Ｍ＋Ｎ＋２』の期間、コード信号φＣ１によりＣＤＡＣ１のスイッチＳ100〜Ｓ10Mのスイッチングを制御して、Ｖref＝Ｖref／２Mとなるような電圧Ｖixを出力する。
【０１４６】
このように、Ａ／Ｄ変換器の第３実施例は、上位Ｍビットのデジタル変換をＣＤＡＣ１の出力電圧（Ｖix）を使用して行い、下位Ｎビットのデジタル変換を補正用ＤＡＣ５による出力電圧を使用して行うようになっている。
【０１４７】
図２２は逐次比較型Ａ／Ｄ変換器の第４実施例を示すブロック図であり、また、図２３は図２２の逐次比較型Ａ／Ｄ変換器をより詳細に示すブロック図であり、そして、図２４は図２３の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
【０１４８】
図２２および図２３と上述した図１９および図２０の比較から明らかなように、逐次比較型Ａ／Ｄ変換器の第４実施例は、ＣＤＡＣ１をサンプルホールド回路（Ｓ／Ｈ）１’とし、ＤＡＣ（補正用ＤＡＣ）５’を使用してデジタル変換を行うようになっている。
【０１４９】
図２３および図２４に示されるように、サンプルホールド回路１’は、スイッチＳ１１，Ｓ１２およびサンプリング容量Ｃ１０を有する。なお、コンパレータ２は、図１５に示すコンパレータの第２実施例が適用され、一端がトランジスタＭ１のボディに接続された容量Ｃ１の他端（Ｎ１）がＤＡＣ５’の出力端子Ａoutに接続される。
【０１５０】
サンプルホールド回路１’は、信号φＳの『Ｈ』期間（ＣＬＫ『０』および『１』の期間）、スイッチＳ１１をオンしてスイッチＳ１２を入力電圧Ｖin側に接続し、入力電圧Ｖinによる電荷を容量Ｃ１０に蓄積（サンプリング）する。
【０１５１】
その後、クロック信号ＣＬＫ『３』〜『Ｎ＋２』の期間、スイッチＳ１１をオフしてスイッチＳ１２を所定の基準電位ＶＲ側に接続し、その容量Ｃ１０にサンプリングされた電荷による電圧Ｖixをコンパレータ２に印加する。
【０１５２】
そして、図２４と前述した図２１の比較から明らかなように、制御コードφＣ２によりＤＡＣ５’のスイッチＳ510〜Ｓ51Nを制御してＮビット（図２１における下位Ｎビット）のデジタル変換を行う。
【０１５３】
図２５はコンパレータの第１実施例が適用される並列型Ａ／Ｄ変換器の一例を示すブロック図であり、また、図２６は図２５の並列型Ａ／Ｄ変換器におけるユニット回路（サンプルホールド比較回路）の一例を示す図である。そして、図２７は図２６のユニット回路の動作を説明するための図である。
【０１５４】
図２５に示されるように、並列型Ａ／Ｄ変換器は、高電位基準電圧REF1と低電位基準電圧REF2の間に設けられたｋ＋１個の分圧抵抗Ｒ0、ｋ個のユニット回路ＵＣ１〜ＵＣｋ、制御信号生成回路６１、および、エンコーダ６２を有する。
【０１５５】
各隣接する分圧抵抗Ｒ0の接続ノードからは、電圧レベルの異なるｋ個の参照電圧Ｖ１〜Ｖｋが取り出され、それぞれ対応するユニット回路ＵＣ１〜ＵＣｋの一端に入力されている。
【０１５６】
なお、ユニット回路ＵＣ１〜ＵＣｋの他端には、入力電圧Ｖinが入力されている。また、各ユニット回路ＵＣ１〜ＵＣｋには、制御信号生成回路６１からの制御信号が供給され、ユニット回路ＵＣ１〜ＵＣｋの出力信号は、エンコーダ６２を介してデータＤoutとして出力される。
【０１５７】
図２６に示されるように、各ユニット回路ＵＣは、図８に示すようなコンパレータ２、スイッチＳ11a,Ｓ11b,Ｓ12a,Ｓ12b、および、容量Ｃ10a，Ｃ10bを有する。
【０１５８】
スイッチＳ11a,Ｓ11b,Ｓ12a,Ｓ12bは、制御信号生成回路６１からの制御信号により、例えば、スイッチＳ11aおよびＳ11bがオンし、スイッチＳ12aおよびＳ12bが入力電圧ＶI+およびＶI-側に接続する。
【０１５９】
すなわち、入力電圧容量Ｃ10aおよびＣ10bには、コモンモード電圧ＶＣＭとＶI+およびＶI-の電圧が印加され、その電位差に応じた電荷を蓄積（サンプリング）する。
【０１６０】
その後、スイッチＳ11a,Ｓ11b,Ｓ12a,Ｓ12bは、制御信号生成回路６１からの制御信号により、例えば、スイッチＳ11aおよびＳ11bがオフし、スイッチＳ12aおよびＳ12bが基準電圧ＶＲ側に接続する。
【０１６１】
これにより、各ユニット回路ＵＣ（ＵＣ１〜ＵＣｋ）のコンパレータ２には、それぞれ入力電圧Ｖin+およびＶin-が印加され、その入力電圧を比較して判定結果（Ｖo+，Ｖo-）を出力する。
【０１６２】
これにより、図２７に示されるように、制御信号φ１およびφ１xに従って、サンプル動作（リセット動作）およびホールド動作（比較およびラッチ動作）を行う。
【０１６３】
ここで、各ユニット回路ＵＣ１〜ＵＣｋでは、それぞれ異なる参照電圧Ｖ１〜Ｖｋと入力電圧Ｖinの比較が同時に行われ、エンコーダ６２を介して同時にデジタル変換したデータＤoutが得られることになる。
【０１６４】
以上、説明したように、本実施例のコンパレータは、逐次比較型だけでなく並列型のＡ／Ｄ変換器にも適用することができる。さらに、本実施例のコンパレータは、Ａ／Ｄ変換器だけでなく、様々な電子機器の半導体装置に幅広く適用することができる。
【符号の説明】
【０１６５】
１    容量方式ＤＡＣ（ＣＤＡＣ）
２    電圧比較回路（コンパレータ）
３    ＳＡＲ論理回路
４    フリップフロップ（ＦＦ）
５    補正回路（補正用ＤＡＣ）
５’    ＤＡＣ
６１    制御信号生成回路
６２    エンコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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