(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、
前記第１の窒化物半導体層又は前記第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の窒化物半導体層の上に形成され、前記ソース電極と前記ドレイン電極との間に配置されたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上に形成されたゲート電極とを備え、
上方から見て、
前記第１の窒化物半導体層および前記第２の窒化物半導体層に、チャネルが形成される活性領域と、前記チャネルが形成されない不活性領域とが形成され、
前記第３の窒化物半導体層と前記活性領域とが重なる領域は、前記ソース電極または前記ドレイン電極の少なくとも一方を囲んでいる
半導体装置。
【請求項２】
前記不活性領域の前記第１の窒化物半導体層と第２の窒化物半導体層は、非導電型元素を含む
請求項１に記載の半導体装置。
【請求項３】
前記第３の窒化物半導体層は、前記不活性領域と前記活性領域との界面を横切って形成されている
請求項１又は２に記載の半導体装置。
【請求項４】
前記第３の窒化物半導体層は、前記活性領域の内側に形成されている
請求項１又は２に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記ソース電極又は前記ドレイン電極を囲むように配置されている
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の窒化物半導体層に凹部が形成され、
前記凹部の内部に前記第３の窒化物半導体層が形成されている
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置は、さらに、前記第３の窒化物半導体層と前記ゲート電極との間に形成された絶縁膜を備える
請求項１〜６のいずれかに１項に記載の半導体装置。
【請求項８】
前記第１の窒化物半導体層はＡｌxＧａ1-xＮ（０≦ｘ≦１）からなり、
前記第２の窒化物半導体層はＡｌyＧａ1-yＮ（０＜ｙ≦１）からなり、
前記第３の窒化物半導体層はＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる
請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体装置は、ノーマリーオフ型のトランジスタである
請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体装置は、前記ソース電極と前記ドレイン電極との間に２つの前記第３の窒化物半導体層を備え、
一方の前記第３の窒化物半導体層は前記ソース電極を囲むように配置され、他方の前記第３の窒化物半導体層は前記ドレイン電極を囲むように配置され、
前記半導体装置は、２つの前記ゲート電極を備え、
一方の前記ゲート電極である第１ゲート電極は前記ソース電極を囲む前記第３の窒化物半導体層の上に形成され、他方の前記ゲート電極である第２ゲート電極は前記ドレイン電極を囲む前記第３の窒化物半導体層の上に形成されている
請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばテレビ等の民生機器の電源回路に用いられるパワースイッチング素子に適用できる半導体装置に関するものである。
【背景技術】
【０００２】
近年、パワースイッチングデバイスとして窒化ガリウム（ＧａＮ）系の材料を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行われている。ＧａＮなどの窒化物半導体材料は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）と様々な混晶を作ることができるので、従来のガリウム砒素（ＧａＡｓ）などの砒素系半導体材料と同様にヘテロ接合を作ることができる。特に、窒化物半導体のヘテロ接合では、そのヘテロ界面に自発分極とピエゾ分極とによって高濃度のキャリアがドーピングなしの状態でも発生するという特徴がある。この結果、窒化物半導体を用いてＦＥＴを作った場合にはデプレッション型（ノーマリーオン型）になり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることは難しい。しかしながら、現在パワーエレクトロニクス市場で使用されているデバイスの殆どがノーマリーオフ型であり、ＧａＮ系の窒化物半導体装置についてもノーマリーオフ型が強く求められている。
【０００３】
ノーマリーオフ型ＦＥＴを実現する構造として、ゲート部にｐ型ＧａＮ層を形成した接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が提案されている（例えば、特許文献１を参照）。ＪＦＥＴ構造では、アンドープＧａＮからなるチャネル層とＡｌＧａＮからなるバリア層とのヘテロ界面に発生するピエゾ分極は、ＡｌＧａＮからなるバリア層とｐ型ＧａＮ層とのヘテロ界面に発生するピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層にて形成されたゲート部直下の２次元電子ガス濃度を小さくすることができ、ノーマリーオフ特性が実現できる。また、ショットキー接合よりもビルトインポテンシャルの大きなｐｎ接合をゲートに用いることによって、ゲート立ち上がり電圧を大きくすることができ、正のゲート電圧を印加してもゲートリーク電流を小さくすることができる利点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２４４０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１０（ａ）は、窒化物半導体からなるＪＦＥＴの構造を示す上面図である。また、図１０（ｂ）は、同ＪＦＥＴの構造の詳細を示す上面図（図１０（ａ）のＡ部を拡大した図）である。また、図１０（ｃ）は、同ＪＦＥＴの構造の詳細を示す断面図（図１０（ｂ）のＡＡ’における断面図）である。
【０００６】
ゲート幅が数ｍｍを超えるような規模のＦＥＴでは、効率よく電極を配置するために、図１０（ａ）に示すように、ソース電極２０７、ゲート電極２０６、およびドレイン電極２０８と順に配置されたレイアウトの繰り返し構造となる櫛型構造が一般的に採用されている。櫛型構造のＪＦＥＴでは、ゲート電極２０６はその下のｐ型ＧａＮ層２０５とともにキャリアの存在する活性領域２１３を横切ってキャリアの存在しない不活性領域２１２まで伸ばされる。不活性領域２１２は、活性領域２１３の境界の定義、他の素子との分離、ならびに電極パッドおよび配線等の形成領域の寄生容量低減のために必要な領域である。図１０（ｂ）および図１０（ｃ）に示すように、不活性領域２１２上方のｐ型ＧａＮ層２０５は、イオン注入法によりチャネルとともに高抵抗化されているか、もしくはエッチングによりキャリアが存在しない状態となっている。
【０００７】
しかしながら、図１０の窒化物半導体からなるＪＦＥＴでは、図１１に示すように、ドレイン電流−ゲート電圧特性において、ドレイン電流の立ち上がりが急峻ではなく、その結果、閾値電圧が１Ｖ程度のノーマリーオフ特性を有しているにもかかわらず、ゲート電圧ゼロのオフ時のリーク電流が大きい課題がある。パワースイッチング素子への応用を考えた場合、オフ時の導通損失を小さくするため、リーク電流は十分に小さくする必要がある。
【０００８】
このオフ時のリーク電流経路は、図１０（ｂ）に拡大して示した、ゲート電極２０６が横切る部分の活性領域２１３と不活性領域２１２との界面であると考えられる。窒化物半導体からなるＪＦＥＴでは、チャネルの上にあるｐ型ＧａＮ層２０５のポテンシャルによってキャリア濃度が制御されて、オン・オフ状態をつくっているが、不活性領域２１２との界面では活性領域２１３内のポテンシャルと異なるために、リーク電流が発生すると考えられる。図１０（ｃ）に示したゲートフィンガー方向の断面図をみると、ゲート電圧がゼロの場合、活性領域２１３内のキャリアは完全に消滅するが、不活性領域２１２との界面のチャネル部分ではキャリアが完全には無くなっていないと考えられる。
【０００９】
本発明は上記の課題に鑑み、オフ時のリーク電流を低減し、パワースイッチング素子に適用可能なノーマリーオフ型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係る半導体装置は、基板と、前記基板の上に形成された第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、前記第１の窒化物半導体層又は前記第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、前記第２の窒化物半導体層の上に形成され、前記ソース電極と前記ドレイン電極との間に配置されたｐ型の第３の窒化物半導体層と、前記第３の窒化物半導体層の上に形成されたゲート電極とを備え、上方から見て、前記第１の窒化物半導体層および前記第２の窒化物半導体層に、チャネルが形成される活性領域と、前記チャネルが形成されない不活性領域とが形成され、前記第３の窒化物半導体層と前記活性領域が重なる領域は、前記ソース電極または前記ドレイン電極の少なくとも一方を囲んでいることを特徴とする。
【００１１】
この構成によれば、ゲート電圧ゼロのオフ時のリーク電流を低減することができる。
【発明の効果】
【００１２】
以上説明したように、本発明の一態様に係る半導体装置によれば、ゲート電圧ゼロのオフ時のリーク電流を低減し、かつオン抵抗を低減したノーマリーオフ型の半導体装置を実現することができる。つまり、ノーマリーオフ型のＪＦＥＴを実現することができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）本発明の第１の実施形態に係る半導体装置の構造を示す上面図である。（ｂ）同半導体装置の構造の詳細を示す上面図（図１（ａ）のＡ部を拡大した図）である。（ｃ）同半導体装置の構造の詳細を示す断面図（図１（ｂ）のＡＡ’における断面図）である。
【図２】本発明の第１の実施形態に係る半導体装置の構造を示す断面図（図１（ａ）のＢＢ’における断面図）である。
【図３】本発明の第１の実施形態に係る半導体装置のドレイン電流−ゲート電圧特性を示す図である。
【図４】（ａ）本発明の第１の実施形態の第１の変形例に係る半導体装置の構造を示す上面図である。（ｂ）同半導体装置の構造の詳細を示す上面図（図４（ａ）のＡ部を拡大した図）である。（ｃ）同半導体装置の構造の詳細を示す断面図（図４（ｂ）のＡＡ’における断面図）である。
【図５】本発明の第１の実施形態の第２の変形例に係る半導体装置の構造を示す上面図である。
【図６】本発明の第１の実施形態の第３の変形例に係る半導体装置の構造を示す断面図（図１（ａ）のＢＢ’における断面図）である。
【図７】本発明の第１の実施形態の第４の変形例に係る半導体装置の構造を示す断面図（図１（ａ）のＢＢ’における断面図）である。
【図８】本発明の第２の実施形態に係る半導体装置の構造を示す上面図である。
【図９】本発明の第２の実施形態に係る半導体装置の構造の詳細を示す断面図（図８のＢＢ’における断面図）である。
【図１０】（ａ）窒化物半導体からなるＪＦＥＴの構造を示す上面図である。（ｂ）同ＪＦＥＴの構造の詳細を示す上面図（図１０（ａ）のＡ部を拡大した図）である。（ｃ）同ＪＦＥＴの構造の詳細を示す断面図（図１０（ｂ）のＡＡ’における断面図）である。
【図１１】図１０のＪＦＥＴのドレイン電流−ゲート電圧特性を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、トランジスタのソース電極およびドレイン電極は同一の構造および機能である場合が殆どであり、明確に区別されないことも多いが、以下の説明では便宜上、信号が入力される電極をソース電極、出力される電極をドレイン電極と表記する。
【００１６】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す上面図である。また、図１（ｂ）は、同半導体装置の構造の詳細を示す上面図（図１（ａ）のＡ部を拡大した図）である。また、図１（ｃ）は、同半導体装置の構造の詳細を示す断面図（図１（ｂ）のＡＡ’における断面図）である。図２は、同半導体装置の構造の詳細を示す断面図（図１（ａ）のＢＢ’における断面図）である。
【００１７】
図２に示すように、本実施形態の半導体装置は、窒化物半導体からなるＪＦＥＴであって、例えばサファイアからなる基板１０１と、基板１０１の例えば（０００１）面上に形成された例えば厚さ１００ｎｍのＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に形成された厚さ２μｍのアンドープＧａＮ層（ｉ−ＧａＮ層）１０３と、アンドープＧａＮ層１０３の上に形成された厚さ２５ｎｍ、Ａｌ組成比１５％のアンドープＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）１０４と、アンドープＡｌＧａＮ層１０４のゲート領域の上に形成された厚さ１００ｎｍのｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５の上に形成されたゲート電極１０６と、アンドープＡｌＧａＮ層１０４の上に形成されたソース電極１０７、ドレイン電極１０８および絶縁膜１１１と、コンタクトを介してソース電極１０７と接続されたソース配線１０９と、コンタクトを介してドレイン電極１０８と接続されたドレイン配線１１０とを備える。
【００１８】
ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。また、アンドープＧａＮ層１０３は、チャネル層であり、本発明の第１の窒化物半導体層の一例である。また、アンドープＡｌＧａＮ層１０４は、バリア層であり、本発明の第２の窒化物半導体層の一例であって、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい。また、ｐ型ＧａＮ層１０５は、ゲートを構成するゲート層であり、本発明の第３の窒化物半導体層の一例であって、ソース電極１０７とドレイン電極１０８との間に配置される。
【００１９】
アンドープＧａＮ層１０３およびアンドープＡｌＧａＮ層１０４は、チャネル（キャリア）を含む（チャネルを形成する）活性領域１１３と、チャネル（キャリア）を含まない（チャネルを形成しない）不活性領域１１２とを有する。ｐ型ＧａＮ層１０５は、ソース電極１０７を囲むように配置されている。
【００２０】
ここで、不活性領域１１２は、非導電型不純物のイオン注入などにより高抵抗化されたアンドープＧａＮ層１０３およびアンドープＡｌＧａＮ層１０４の一領域であり、活性領域１１３はそれ以外の高抵抗化されていない他の領域である。
【００２１】
ｐ型ＧａＮ層１０５上にｐ型ＧａＮ層１０５とオーミック接合するＰｄからなるゲート電極１０６が設けられている。アンドープＡｌＧａＮ層１０４上にアンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３との界面に形成されるチャネルとオーミック接合するＴｉ層とＡｌ層とからなるソース電極１０７及びドレイン電極１０８が設けられている。ゲート電極１０６、ソース電極１０７及びドレイン電極１０８は、例えばＳｉＮからなる絶縁膜１１１を間に挟んで設けられている。ソース電極１０７上にはソース配線１０９、ドレイン電極１０８上にはドレイン配線１１０が設けられている。
【００２２】
アンドープＡｌＧａＮ層１０４上において、ｐ型ＧａＮ層１０５とゲート電極１０６とは、ソース電極１０７側に偏った位置に形成されている。これはゲート電極１０６とドレイン電極１０８との距離を大きくすることにより、高いドレイン電圧が印加されたときに生じる電界を緩和して、半導体装置の破壊耐圧を向上させるためである。
【００２３】
ｐ型ＧａＮ層１０５の大部分は、１×１０19ｃｍ-3程度のＭｇ（マグネシウム）がドーピングされ、１×１０18ｃｍ-3程度のキャリア濃度となっているが、ゲート電極１０６直下の１０ｎｍ程は、Ｍｇが１×１０20ｃｍ-3程度ドーピングされている。
【００２４】
図１（ａ）に示すように、本実施形態の半導体装置では、ソース電極１０７、ゲート電極１０６およびドレイン電極１０８と順に配置されたレイアウトの繰り返し構造となる櫛型構造が採用されている。櫛形構造の外側（活性領域１１３の外側）には、例えばＢ（ホウ素）やＦｅ（鉄）などのイオン注入によって形成された不活性領域１１２が設けられ、ソース配線１０９、ドレイン配線１１０及びゲート電極１０６が不活性領域１１２上まで伸びている。ゲート電極１０６はその下のｐ型ＧａＮ層１０５とともにキャリアの存在する活性領域１１３を横切って、言い換えると不活性領域１１２と活性領域１１３との界面を横切ってキャリアの存在しない不活性領域１１２まで伸ばされている。不活性領域１１２は、活性領域１１３の境界の定義、他の素子との分離、ならびに電極パッドおよび配線等の形成領域の寄生容量低減のために必要な領域である。図１（ｂ）および図１（ｃ）に示すように、不活性領域１１２内のｐ型ＧａＮ層１０５は、イオン注入法によりチャネルとともに高抵抗化されているか、もしくはエッチングによりキャリアが存在しない状態となっている。
【００２５】
本実施形態の半導体装置では、ｐ型ＧａＮ層１０５がソース電極１０７の周辺を囲むように配置され、不活性領域１１２がｐ型ＧａＮ層１０５と接するように形成されている。このような構成により、ソース電極１０７からドレイン電極１０８に至る電子は、必ず活性領域１１３内部のｐ型ＧａＮ層１０５の下のチャネルを通過することになるため、図１０の半導体装置で存在したゲート領域を通過するときの活性領域１１３と不活性領域１１２との界面の経路は存在しなくなる。そのため、ゲート電圧をゼロにしてドレイン電流を遮断したときのリーク電流を低減することができる。
【００２６】
図３に本実施形態の半導体装置のドレイン電流−ゲート電圧特性を示す。なお、図３はドレイン電圧が１０Ｖのときの特性を示している。
【００２７】
図３において、ドレイン電流はゲート電圧が１Ｖ付近から急峻に立ち上がっており、ゲート電圧がゼロでのドレイン電流は１×１０-9Ａ／ｍｍ程度であり、本実施形態の半導体装置は、ノーマリーオフ型のトランジスタとして十分に小さいリーク電流を実現している。
【００２８】
（第１の変形例）
図４（ａ）は、本実施形態の第１の変形例に係る半導体装置の構造を示す上面図である。また、図４（ｂ）は、同半導体装置の構造の詳細を示す上面図（図４（ａ）のＡ部を拡大した図）である。また、図４（ｃ）は、同半導体装置の構造の詳細を示す断面図（図４（ｂ）のＡＡ’における断面図）である。なお、同半導体装置の断面図（図４（ａ）のＢＢ’における断面図）は図２と同様である。
【００２９】
本変形例の半導体装置は、不活性領域１１２がｐ型ＧａＮ層１０５と接しておらず、離れた位置に形成されており、ｐ型ＧａＮ層１０５が不活性領域１１２と活性領域１１３との界面を横切らないで配置されているという点で本実施形態の半導体装置と異なる。
【００３０】
このような構成であってもゲート電圧ゼロのオフ時のリーク電流を低減することができる。しかしながら、ｐ型ＧａＮ層１０５と不活性領域１１２との間の領域は活性領域１１３であるにもかかわらずドレイン電流に寄与しない領域であるため、本実施形態の半導体装置と比較して本変形例の半導体装置は、寄生容量や素子面積が増大してしまう欠点を有する。
【００３１】
（第２の変形例）
図５は、本実施形態の第２の変形例に係る半導体装置の構造を示す上面図である。なお、同半導体装置の断面図（図５のＢＢ’における断面図）は図２と同様である。
【００３２】
本変形例の半導体装置は、ｐ型ＧａＮ層１０５とともにゲート電極１０６もソース電極１０７の周辺を囲むように配置されているという点で本実施形態の半導体装置と異なる。
【００３３】
ｐ型ＧａＮ層１０５中の正孔濃度が１×１０18ｃｍ-3程度あれば、本実施形態の半導体装置のようにｐ型ＧａＮ層１０５のみでソース電極１０７を囲むことにより十分なリーク電流低減効果がある。しかしながら、ｐ型ＧａＮ層１０５はＭｇの活性化率が１０％以下と非常に低いために低抵抗化するのは技術的難易度が高いため、正孔濃度が低い場合においても確実にリーク電流を低減するためには、本変形例の半導体装置のようにゲート電極１０６でもソース電極１０７周辺を囲む構造が有効である。
【００３４】
（第３の変形例）
図６は、本実施形態の第３の変形例に係る半導体装置のソース電極１０７からドレイン電極１０８までの構造を示す断面図（図１（ａ）のＢＢ’における断面図）である。なお、同半導体装置の上面図は、図１と同様である。
【００３５】
本変形例の半導体装置は、アンドープＡｌＧａＮ層１０４中のゲート部分（ゲート電極１０６およびｐ型ＧａＮ層１０５が設けられた部分）に凹部としてのゲートリセス６０１が形成され、ゲートリセス６０１の内部にゲートリセス６０１を埋めるようにｐ型ＧａＮ層１０５が形成されているという点で本実施形態の半導体装置と異なる。また、アンドープＡｌＧａＮ層１０４中のソース電極１０７およびドレイン電極１０８が設けられた部分にオーミックリセス６０２が形成され、オーミックリセス６０２を埋めるようにソース電極１０７およびドレイン電極１０８がアンドープＧａＮ層１０３上に形成されているという点でも本実施形態の半導体装置と異なる。ゲートリセス６０１の深さは例えば、３５ｎｍとされ、ゲートリセス６０１下のアンドープＡｌＧａＮ層１０４の厚さは２５ｎｍとされており、本実施形態のアンドープＡｌＧａＮ層１０４と同膜厚となっている。オーミックリセス６０２は、アンドープＡｌＧａＮ層１０４を貫通してアンドープＧａＮ層１０３内部まで達している。
【００３６】
このような構成により、ゲート電圧ゼロのオフ時のリーク電流を低減したノーマリーオフ型の半導体装置が得られるとともに、ゲート電極１０６とソース電極１０７との間及びゲート電極１０６とドレイン電極１０８との間のアンドープＡｌＧａＮ層１０４が６０ｎｍと厚くなるために、２次元電子ガス濃度が増加してチャネル抵抗が低減され、その結果低オン抵抗化を実現できる。
【００３７】
さらに、ゲート電極１０６とドレイン電極１０８との間におけるチャネルが表面から遠ざけられるため表面準位による影響を低減できる。その結果、表面準位に起因した電流コラプスを抑制することができる。電流コラプスは、表面準位にトラップされた電子に起因すると考えられる。電流コラプスが発生する半導体装置では、オフ時に数十Ｖ程度の高いドレインバイアスを印加した場合、アンドープＡｌＧａＮ層１０４の表面準位にトラップされた電子によりゲート電極１０６とドレイン電極１０８との間の２次元電子ガスも空乏化される。表面準位にトラップされた電子の放出時間は捕獲時間と比べて遅いためゲートをオンした直後もゲート電極１０６とドレイン電極１０８との間に空乏層が広がる。このため、チャネルが完全に開かず、チャネル抵抗が増大すると考えられる。一方、厚いアンドープＡｌＧａＮ層１０４を備えた本変形例の半導体装置においては、チャネルと表面との距離が大きくなる。このため、オフ時に高いドレインバイアスを印加した場合においてもゲート電極１０６とドレイン電極１０８との間の２次元電子ガスが空乏化されない。従って、ゲートをオンした直後においてもチャネルが全開しておりチャネル抵抗は増大しない。
【００３８】
さらにまた、ソース電極１０７とドレイン電極１０８とはオーミックリセス６０２を介して側面からチャネルに直接コンタクトをとる構造となっている。このような構造によりソース電極１０７およびドレイン電極１０８のコンタクト抵抗を低減でき、その結果低オン抵抗化を実現できる。
【００３９】
（第４の変形例）
図７は、本実施形態の第４の変形例に係る半導体装置の構造を示す断面図（図１（ａ）のＢＢ’における断面図）である。なお、同半導体装置の上面図は、図１と同様である。
【００４０】
本変形例の半導体装置は、ゲート絶縁膜７０１をさらに備え、ｐ型ＧａＮ層１０５とゲート電極１０６との間に例えばＳｉＮからなるゲート絶縁膜７０１が挟まれて形成された構造となっているという点で第３の変形例の半導体装置と異なる。
【００４１】
このような構成により、ゲート電極１０６からｐ型ＧａＮ層１０５へ流れる電流がゲート絶縁膜７０１によって阻止されるため、図６の半導体装置の利点であるリーク低減と低オン抵抗とに加えて、ゲート電流を低減することができる。
【００４２】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る半導体装置の構造を示す上面図である。また図９は、同半導体装置の構造の詳細を示す断面図（図８のＢＢ’における断面図）である。
【００４３】
本実施形態の半導体装置は、図９に示すように、ソース電極１０７に近い位置に存在するｐ型ＧａＮ層１０５上に第１ゲート電極８０１があり、ドレイン電極１０８に近い位置に存在するｐ型ＧａＮ層１０５上に第２ゲート電極８０２があり、ソース電極１０７とドレイン電極１０８との間に２つのゲート電極が存在するという点で第１の実施形態の半導体装置と異なる。言い換えると、本実施形態の半導体装置はソース電極１０７とドレイン電極１０８との間に分離された２つのｐ型ＧａＮ層１０５を備え、一方のｐ型ＧａＮ層１０５はソース電極１０７を囲むように配置され、他方のｐ型ＧａＮ層１０５はドレイン電極１０８を囲むように配置されているという点で第１の実施形態の半導体装置と異なる。このような構造はダブルゲート構造と呼ばれ、ソース・ドレイン側のどちらの方向からも電流を流すことが可能な双方向スイッチング素子である。
【００４４】
本実施形態の半導体装置は、分離された２つのゲート電極を備え、一方のゲート電極である第１ゲート電極８０１はソース電極１０７を囲むｐ型ＧａＮ層１０５の上に形成され、他方のゲート電極である第２ゲート電極８０２はドレイン電極１０８を囲むｐ型ＧａＮ層１０５の上に形成されている。
【００４５】
図８に示すように、ダブルゲート構造においても第１の実施形態の半導体装置と同様に、第１ゲート電極８０１と接続されたｐ型ＧａＮ層１０５でソース電極１０７の周辺を囲み、第２ゲート電極８０２と接続されたｐ型ＧａＮ層１０５でドレイン電極１０８の周辺を囲む構造とすることにより、オフ時のリーク電流を抑制することができる。従って、本実施形態の半導体装置は、ノーマリーオフ型のトランジスタとなっている。
【００４６】
イオン注入により形成された不活性領域１１２は、第１ゲート電極８０１と接続したｐ型ＧａＮ層１０５及び第２ゲート電極８０２と接続したｐ型ＧａＮ層１０５の両方に接し、両方のｐ型ＧａＮ層１０５の一部（不活性領域１１２の部分）はイオン注入により高抵抗化された構造となっている。このような構造とすることにより、寄生容量を低減し、活性領域１１３を有効な領域のみに限定して素子面積を小さくすることができる。
【００４７】
以上、本発明の半導体装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【００４８】
例えば、上記実施形態では、サファイア基板を用いた半導体装置の例を示したが、基板の材料は、Ｓｉ或いはＳｉＣなどでもよく、窒化物半導体層を形成できる材料であればサファイアに限られない。
【００４９】
また、上記実施形態では、本発明の第１の窒化物半導体層としてアンドープＧａＮ層を例示したが、ＡｌxＧａ1-xＮ（０≦ｘ≦１）からなる層であればこれに限られない。同様に、本発明の第２の窒化物半導体層としてアンドープＡｌＧａＮ層を例示したが、ＡｌyＧａ1-yＮ（０＜ｙ≦１）からなる層であればこれに限られない。また、本発明の第３の窒化物半導体層としてＧａＮ層を例示したが、ＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層であればこれに限られない。
【００５０】
また、第１の実施形態では、ｐ型ＧａＮ層およびゲート電極はソース電極を囲むように配置されているとしたが、ドレイン電極およびソース電極の少なくとも一方を囲むように配置されていれば、ドレイン電極を囲むように配置されていてもよい。
【産業上の利用可能性】
【００５１】
本発明は、半導体装置に有用であり、テレビ他の民生機器の電源回路等で用いられるパワースイッチング素子などとして有用である。
【符号の説明】
【００５２】
１０１    基板
１０２    バッファ層
１０３    アンドープＧａＮ層
１０４    アンドープＡｌＧａＮ層
１０５、２０５    ｐ型ＧａＮ層
１０６、２０６    ゲート電極
１０７、２０７    ソース電極
１０８、２０８    ドレイン電極
１０９    ソース配線
１１０    ドレイン配線
１１１    絶縁膜
１１２、２１２    不活性領域
１１３、２１３    活性領域
６０１    ゲートリセス
６０２    オーミックリセス
７０１    ゲート絶縁膜
８０１    第１ゲート電極
８０２    第２ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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