(57)【特許請求の範囲】
【請求項１】
少なくとも３つのビット線をそれぞれが含む複数のビット線構造と、
複数のサイトにおいて前記ビット線構造と交差する複数のワード線と、
前記サイトの選択されたサイトに個々が配置された複数のスイッチング・デバイスと、
前記スイッチング・デバイスと互いに接続された複数のＶＳＳ面とを含むメモリ回路を含む集積回路であって、
前記スイッチング・デバイスと、前記スイッチング・デバイスの機能部分も形成する実質的に相補型のインタロックする領域として形成される前記ＶＳＳ面とは、第１のレベルにおいて形成され、
前記スイッチング・デバイスは、前記ワード線の内の隣接するワード線の１つによって活性化された際に、該隣接するワード線の１つと、前記ビット線構造の内の隣接する１つのビット線構造が有する前記ビット線の内の選択されたビット線の１つと、の間に選択的な電気伝導をもたらすために、該隣接するワード線の１つと該選択されたビット線の１つとの間に接続される、集積回路。
【請求項２】
前記ワード線は、前記第１のレベルにおいて形成され、
前記デバイスは、ゲートと、ドレイン−ソース領域とを有する電界効果トランジスタ（ＦＥＴ）であり、
前記ワード線は、ポリシリコンで形成されて、前記ＦＥＴのゲートとして機能し、
前記インタロックする領域は、拡散材料で形成され、
前記機能部分は、前記ドレイン−ソース領域を含む、請求項１に記載の集積回路。
【請求項３】
前記ビット線構造は、前記第１のレベルから離隔された第２のレベルにおいて形成された、請求項１に記載の集積回路であって、
前記スイッチング・デバイスの所与のデバイスと、前記ビット線の前記選択されたビット線とを接続するように構成された、前記第１のレベルと、前記第２のレベルとの間に形成された相互接続レベルであって、
前記インタロックする領域の各領域から少なくとも１つが外向きに延びる複数の接点と、
前記インタロックする領域と概ね同一の広がりを有するアウトラインを有する複数の導電領域と、
前記ビット線のせいぜい１つのビット線にそれぞれが接続された前記導電領域の対応する１つの領域を、前記ビット線の選択された１つのビット線にそれぞれが接続する複数のビアとを含み、
前記導電領域の所与の１つの導電領域は、「０」値を格納することが所望される前記サイトの１つのサイトにおいて、前記ビット線のいずれにも接続されない、相互接続レベルをさらに含む請求項１に記載の集積回路。
【請求項４】
前記インタロックする領域は、実質的にＬ字形である、請求項１に記載の集積回路。
【請求項５】
少なくとも３つのビット線をそれぞれが含む複数のビット線構造と、
複数のサイトにおいて前記ビット線構造と交差する複数のワード線と、
前記サイトの選択されたサイトに個々が配置された複数のスイッチング・デバイスとを含むメモリ回路を含む集積回路であって、
前記ビット線構造の前記少なくとも３つのビット線の少なくとも第１のビット線は、第１のレベルにおいて形成され、前記ビット線構造の前記少なくとも３つのビット線の少なくとも第２のビット線は、前記第１のレベルとは異なる第２のレベルにおいて形成され、
前記スイッチング・デバイスと互いに接続された複数のＶＳＳ面をさらに含み、該ＶＳＳ面は、前記スイッチング・デバイスの機能部分も形成する実質的に相補型のインタロックする領域として形成され、
前記スイッチング・デバイスは、前記ワード線の内の隣接するワード線の１つによって活性化された際に、該隣接するワード線の１つと、前記ビット線構造の内の隣接する１つのビット線構造が有する前記ビット線の内の選択されたビット線の１つと、の間に選択的な電気伝導をもたらすために、該隣接するワード線の１つと該選択されたビット線の１つとの間に接続される、集積回路。
【請求項６】
前記第１のレベルにおいて形成された前記第１のビット線は、平面図で見られた場合、前記第２のレベルにおいて形成された前記第２のビット線と実質的に同一の広がりを有し、
前記ビット線の第３のビット線は、前記第１のレベルに配置された、請求項５に記載の集積回路であって、
前記スイッチング・デバイスおよび前記ＶＳＳ面は、第３のレベルにおいて形成される、請求項５に記載の集積回路。
【請求項７】
前記第１のレベルと前記第２のレベルの間における第１の相互接続レベルと、
前記第２のレベルと前記第３のレベルの間における第２の相互接続レベルとをさらに含む請求項６に記載の集積回路。
【請求項８】
前記第２のレベルにおいて形成された複数の導電性のアイランドをさらに含む請求項７に記載の集積回路であって、
前記第２の相互接続レベルは、
前記インタロックする領域の各領域から少なくとも１つが外向きに延びる複数の接点と、
前記導電性のアイランドの対応するアイランドにそれぞれが関連する複数の導電領域と、
前記導電領域の対応する１つの導電領域を前記導電性のアイランドの前記対応する１つのアイランドにそれぞれが接続する複数の第１のビアとを含み、
前記第１の相互接続レベルは、
前記ビット線と実質的に直交する、前記サイトの各サイトに１つが関連する複数のジャンパと、
前記導電性のアイランドの選択されたアイランドを前記ジャンパの対応するジャンパと電気的に互いに接続するように構成された複数の第２のビアと、
前記ジャンパの選択されたジャンパを、前記第２のレベルにおける前記ビット線の対応するビット線と電気的に互いに接続するように構成された複数の第３のビアと、
前記ジャンパの選択されたジャンパを、前記第１のレベルにおける前記ビット線の対応するビット線と電気的に互いに接続するように構成された複数の第４のビアとを含む、請求項７に記載の集積回路。
【請求項９】
少なくとも３つのビット線をそれぞれが含む複数のビット線構造を形成する工程と、
複数のサイトにおいて前記ビット線構造と交差する複数のワード線を形成する工程と、
前記サイトの選択されたサイトに個々が配置された複数のスイッチング・デバイスを形成する工程と、
前記スイッチング・デバイスの所与のデバイスと、前記ビット線構造の対応するビット線構造における前記ビット線の所与の適切なビット線との選択的な電気的相互接続のための複数のプログラマブル電極窓を形成する工程と、
前記スイッチング・デバイスと互いに接続された複数のＶＳＳ面を形成するステップと、
を含み、
該ＶＳＳ面は、前記スイッチング・デバイスの機能部分も形成する実質的に相補型のインタロックする領域として形成される、
集積回路を形成する方法。
【請求項１０】
前記プログラマブル電極窓を使用して、前記選択的な電気相互接続によって前記サイトの各サイトに少なくとも２ビットの情報をプログラミングするさらなる工程をさらに含む請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概ね、メモリ回路などの電子回路に関し、より詳細には、メモリ回路を含む集積回路をレイアウトするための技術に関する。
【背景技術】
【０００２】
読み取り専用メモリ（ＲＯＭ）などのメモリ回路は、最近のコンピューティング・デバイスにおいて広く普及している。より高密度、より低電力、およびより向上した性能を実現しようとする取り組みが続いている。多くの現在のデバイスは、単一のトランジスタを使用して、単一のデータ・ビットを格納する。ＲＯＭセルは、現在の製造技術の限度内で可能なところまでしか小さく設計することができないので、そのようなタイプの設計には、密度限度が存在する。様々な先行技術のアプローチは、メモリ・アクセスおよびサイクル時間の望ましくない増加とならび、漏れ電流およびビット線結合の望ましくない増加に悩まされてきた。
【０００３】
Ｓｈｏｊｉに発行された米国特許第５，５２８，５３４号が、複数ビット線相互接続を使用する高密度ＲＯＭを開示している。複数ビットの情報によって通常、表現されるデータが、事実上、ＲＯＭ内の単一のメモリ・サイトに格納される。これは、複数ビット線メモリ・アーキテクチャをデータ復号器と併せて使用することによって達せられる。Ｓｈｏｊｉで開示されている構成では、従来のＲＯＭでは、ｌｏｇ２（ｎ（ｎ−１）／２）＋１までの個々のメモリ・サイト（ただし、ｎは、この発明における個別のメモリ素子に接続された独立したビット線の数）を要したであろう情報を、単一のメモリ・サイトに格納することが可能である。Ｓｈｏｊｉの発明は、リアルタイム・ベースでユーザにオーディオおよび／またはビデオを提供するように適合されたデータ取得システムなどの、比較的低速のデータ取得システムと考えられる物に特に良く適している。
【特許文献１】米国特許第５，５２８，５３４号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、先行技術のアプローチの欠点に対処するための技術が望ましい。
【課題を解決するための手段】
【０００５】
例えば、ＲＯＭ回路などの、メモリ回路を含む集積回路をレイアウトするための技術が、提供される。本発明の一態様では、集積回路の例示的な実施形態が、少なくとも３つのビット線をそれぞれが含む、いくつかのビット線構造と、いくつかのサイトにおいてそれらのビット線構造と交差するいくつかのワード線と、それらのサイトに配置された、いくつかのスイッチング・デバイスとを有するメモリ回路を含む。いくつかのＶＳＳ面が、スイッチング・デバイスと互いに接続される。スイッチング・デバイスとＶＳＳ面は、第１のレベルにおいて形成される。ＶＳＳ面は、スイッチング・デバイスの機能部分も形成する実質的に相補形のインタロックする領域として形成されることが可能である。スイッチング・デバイスは、ワード線の隣接する１つのワード線と、ビット線構造の隣接する１つのビット線構造のビット線の選択された１つのビット線との間に、ワード線のその隣接する１つのワード線によって活性化された際に、そのワード線とそのビット線との間で選択的に電気伝導をもたらすために接続されることが可能である。
【０００６】
別の態様では、集積回路の例示的な実施形態が、少なくとも３つのビット線をそれぞれが含む、いくつかのビット線構造と、いくつかのサイトにおいてそれらのビット線構造と交差するいくつかのワード線と、それらのサイトに配置された、いくつかのスイッチング・デバイスとを有するメモリ回路を含む。ビット線構造の少なくとも３つのビット線の少なくとも第１のビット線が、第１のレベルにおいて形成され、ビット線構造の少なくとも３つのビット線の少なくとも第２のビット線が、第１のレベルとは異なる第２のレベルにおいて形成される。スイッチング・デバイスは、ワード線の隣接するワード線と、ビット線構造の隣接するビット線構造のビット線の選択されたビット線との間に、ワード線のその隣接する１つのワード線によって活性化された際に、そのワード線とそのビット線との間で選択的に電気伝導をもたらすために接続される。
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、以下の詳細な説明、および図面を参照することによって得られる。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明の態様によるメモリ回路１００の例示的な実施形態を示す。回路１００は、より一般的にメモリ回路と呼ばれることが可能な物の１つの特定の例であり、本発明の教示の範囲内で他の多数の代替の実施形態が可能であることが理解されよう。回路１００は、複数のビット線構造１０２を含む。ビット線構造１０２のそれぞれは、少なくとも３つのビット線、例えば、１０４、１０６、および１０８という符号が付けられたビット線を含む。ビット線構造１０２は、ＢＬＳ０、ＢＬＳ１、．．．ＢＬＳ５として示される。任意の所望される数のビット線構造が、提供されることが可能であることが理解されよう。本発明の諸技術を使用する、例示的な回路１００のようなメモリ回路は、例えば、スタンドアロンの集積回路として、または他の諸機能を実行する集積回路の一部分として実現されることが可能であることがさらに理解されよう。例として、限定としてではなく、そのような集積回路は、命令などを格納するための、本発明の諸技術を使用する、ＲＯＭ回路などのメモリ回路を有するプロセッサであることも可能である。さらに、ＲＯＭ回路に関連して説明したが、複数レベル・ビット線構成を含め、複数のビット線を有するビット線構造を有することが望ましい場合に、他のタイプのメモリ回路が、本発明の諸技術を使用することも可能である。
【０００８】
また、回路１００は、複数のワード線１１０も含む。ワード線１１０は、複数のサイト１１２においてビット線構造１０２と交差する。以下により詳細に説明する、複数のスイッチング・デバイスが、提供されることが可能である。それらのスイッチング・デバイスの個々のデバイスが、それらのサイトの選択されたサイトに配置されることが可能であり、ワード線１１０の隣接するワード線１１０と、ビット線構造１０２の隣接するビット線構造１０２のビット線１０４、１０６、および１０８の選択されたビット線との間に接続されることが可能である。このため、ワード線の隣接するワード線によって所与のスイッチング・デバイスが活性化されると、ワード線のその隣接するワード線と、ビット線の選択されたビット線との間で、選択的な電気伝導がもたらされることが可能である。
【０００９】
ワード線は、ＷＬ０、ＷＬ１、．．．ＷＬ４として示されていることに留意されたい。任意の所望の数のワード線が、提供されることが可能であることが理解されよう。
また、回路１００は、複数の縦列方法（ｃｏｌｕｍｎ  ｓｅｎｓｅ）論理ユニット１１４も含むことが可能である。縦列方向論理ユニットは、ＳＬＵ０、ＳＬＵ１、．．．ＳＬＵ５として示される。縦列方向論理ユニットのそれぞれは、ビット線構造１０２の対応する１つに関連付けられることが可能である。所望されるだけいくつでも、提供されることが可能である。縦列方向論理ユニットは、以下により完全に説明するとおり、第１の論理ゲートと、第２の論理ゲートとを含むことが可能である。
【００１０】
回路１００の要素の一部またはすべてが、集積回路１１６上に形成されることが可能であることが理解されよう。
また、回路１００は、以下により詳細に説明する形でセンス論理ユニット１１４の第１の論理ゲートの出力、および第２の論理ゲートの出力と電気的に互いに接続された縦列（ｃｏｌｕｍｎ）マルチプレクサ１１８も含むことが可能である。縦列マルチプレクサ１１８は、縦列方向論理ユニット１１４のいずれから読み取りが行われるべきかを選択するように構成されることが可能である。
【００１１】
次に、図２を注目されたい。図２は、個別のサイト１１２を示す。ビット線構造１０２のワード線１１０、およびビット線１０４、１０６、１０８に留意されたい。トランジスタ１２０などのスイッチング・デバイスが、サイトにおいて提供され、隣接するワード線１１０と、ビット線構造１０２のビット線１０４、１０６、１０８から選択された１つのビット線との間に接続される。所与のワード線１１０の活性化により、トランジスタ１２０が、導電性になって、所望される論理値が、ビット線Ａ、Ｂ、Ｃの所与の１つのビット線上で現れるようにさせられることが理解されよう。図２に示された例示的な実施形態では、トランジスタ１２０は、電界効果トランジスタ（ＦＥＴ）である。図２に示されるとおり、ＦＥＴ１２０は、ｎ型ＦＥＴ（ＮＦＥＴ）である。ｐ型ＦＥＴ（ＰＦＥＴ）、または他の適切なスイッチング・デバイスも使用されることが可能であることが理解されよう。好ましくは、ＦＥＴ１２０は、製造工程中にプログラミングを可能にするプログラマブル電極窓（ｐｒｏｇｒａｍｍａｂｌｅ  ｃｏｎｔａｃｔ  ｗｉｎｄｏｗ）１２２を介して、選択されたビット線１０４、１０６、または１０８と選択的に、電気的に互いに接続される。具体的には、窓１２２は、トランジスタ１２０が、ビット線１０４、１０６、１０８のいずれか１つに接続されること、またはビット線のいずれにも接続されないことを可能にする。プログラマブル電極窓に関するさらなる詳細は、後段で提供する。
【００１２】
次に、本発明の一態様による例示的な縦列方向論理ユニット１１４を示す図３に注目されたい。ユニット１１４は、第１の論理ゲート１２４と、第２の論理ゲート１２６とを含む。ゲート１２４は、Ａとして示される、ビット線１０４の第１のビット線と電気的に互いに接続された第１の入力を有する。さらに、第１のゲート１２４は、Ｃとして示される、ビット線１０８の第２のビット線と電気的に互いに接続された第２の入力を有する。第２のゲート１２６は、Ｂとして示される、ビット線１０６の第３のビット線と電気的に互いに接続された第１の入力を有し、また、ビット線１０８の第２のビット線と電気的に互いに接続され、Ｃとして示される第２の入力も有する。ビット線Ａ、Ｂ、Ｃは、ビット線構造１０２の対応するビット線構造における、前述した少なくとも３つのビット線であることが理解されよう。
【００１３】
サイト１１２のそれぞれは、少なくとも２ビットの情報を格納するように構成されることが可能である。情報は、以下の表に従って符号化されることが可能である。ビット０は、論理ゲート１２６の出力であるのに対して、ビット１は、論理ゲート１２４の出力であることに留意されたい。
【表１】
0005558657.tif 000002
【００１４】
このため、第１の論理ゲート１２４は、ビット１を復号化するのに対して、第２の論理ゲート１２６は、ビット０を復号化することが理解されよう。もちろん、論理ゲート１２４および１２６のそれぞれは、復号化されたビットが現れる出力を備えることが可能である。図３に示される例示的な実施形態では、第１の論理ゲート１２４、および第２の論理ゲート１２６は、ＮＡＮＤゲートである。対応する入力に対して、論理的に等価な出力をもたらす代替の論理構造が、代わりに使用されることも可能であることが理解されよう。本発明の１つまたは複数の例示的な実施形態では、論理ゲート１２４、１２６の出力は、ワード線１１０の隣接するワード線が活性化された実質的に直後に、マルチプレクサ１１８に提供されることが可能である。ＮＦＥＴが使用される、以上に説明した例示的な実施形態では、前掲の表の中の「不活性」エントリは、論理的「高」状態を表し、表の中の「活性」エントリは、論理的「低」状態を表すことが理解されよう。もちろん、極性は、異なるタイプのトランジスタまたはスイッチング・デバイスが使用される場合、調整されることが可能である。以上に説明した例示的な実施形態では、「低」状態は、ＮＦＥＴ１２０の対応する１つを介するプルダウンを介して達せられることが可能であることが理解されよう。つまり、ワード線１１０によってトランジスタ１２０のゲートが活性化されて、トランジスタ１２０が、導電性になると、トランジスタ１２０の第１のドレイン−ソース領域間、および第２のドレイン−ソース領域間で電流が流れて、対応するビット線が、ＶＳＳと等しくなるように設定される。
【００１５】
次に、図４を参照すると、一態様では、本発明は、複数の集積回路４０２が形成された半導体ウェーハ４００を企図していることが理解されよう。回路４０２の１つまたは複数は、前述した種類のメモリ回路であることが可能である。
【００１６】
図５は、メモリ回路を動作させる、本発明の別の態様による方法における例示的な方法工程の流れ図５００を示す。ブロック５０２で始まった後、ブロック５０４が、前述した種類の回路を提供することを含む。ブロック５０６で、ワード線の所与の１つが活性化されるのに対して、ブロック５０８では、論理ゲートの出力が、ワード線のその所与の１つが活性化された実質的に直後に、マルチプレクサに提供される。
【００１７】
オプションとして、追加の工程５１０が、マルチプレクサを使用して、縦列方向論理ユニットのいずれから読み取りが行われるべきかを選択することを含むことが可能である。オプションの工程５１２が、前掲の表に従って論理ゲートの出力を復号化することを含むことが可能である。流れは、ブロック５１４に進む。
【００１８】
図６は、本発明の諸技術を使用して、ＲＯＭを使用することができるコンピュータ・システム６００のブロック図である。図６に示されるとおり、メモリ６３０は、方法、工程、および機能（図６に６８０として一括して示される）を実施するようにプロセッサ６２０を構成する。メモリ６３０は、分散型であることも、ローカルであることも可能であり、プロセッサ６２０は、分散型であることも、単一であることも可能である。メモリ６３０は、電気メモリ、磁気メモリ、または光メモリ、あるいは以上のタイプ、または他のタイプの記憶デバイスの任意の組み合わせとして実施されることが可能である。プロセッサ６２０を構成する各分散プロセッサは、一般に、独自のアドレス指定可能なメモリ空間を含むことに留意されたい。また、コンピュータ・システム６００の一部またはすべてが、特定用途向け集積回路、または汎用の集積回路に組み込まれることが可能であることにも留意されたい。このため、本発明は、メモリと、入出力デバイスと、メモリおよび入出力デバイスに結合され、命令を実行するように動作する少なくとも１つのプロセッサとを有するコンピューティング装置を企図している。命令の少なくとも一部は、メモリの中に格納されることが可能である。メモリは、本発明の１つまたは複数の実施形態によるＲＯＭであることが可能である。もちろん、本発明によるＲＯＭは、システム６００内のメモリの１つに過ぎないことが可能である。ＲＯＭは、「起動」などのための、永久情報を格納することが可能であるのに対して、ランダム・アクセス・メモリ（ＲＡＭ）は、アプリケーション・プログラムを実行するために備えられることが可能であり、ディスク、または他のメモリも使用されることが可能である。
【００１９】
次に、トランジスタ・レベルと金属レベルをともに示す、本発明の態様による集積回路の例示的なレイアウト（図７〜図１３に示されたレイアウトは、スタンドアロンのメモリ回路であること、または他の諸機能も実行する集積回路上の、例えば、プロセッサ上のメモリ回路の例であることが可能である）の上面（平面）図である、図７に注目されたい。図の左側部分は、２ビットを格納する単一のサイトを示すのに対して、図の中央部分は、一緒に入れ子にされ、４ビットの合計ストレージを有する２つのそのようなサイトを示す。最小の反復可能なアウトラインが、７０２として示されている。少なくとも３つのビット線７０４をそれぞれが含む、前述した種類の複数のビット線構造が、提供されることが可能である。以下により完全に説明するとおり、図７に示された例示的な実施形態では、ビット線７０４は、第２の金属レイヤにおいて形成されることが可能である。また、前述した種類の複数のワード線も提供されることが可能であり、それらのワード線は、ポリシリコンで形成されることが可能であり、符号７０６として示される。前述したとおり、ワード線７０６は、複数のサイトにおいてビット線構造と交差し、個別の各サイトが、反復可能な部分７０２を構成する。複数のスイッチング・デバイスが、提供されることが可能であり、個々のスイッチング・デバイスは、それらのサイトの選択されたサイトに配置されることが可能である。一実施形態では、スイッチング・デバイスは、各サイトにおいて含まれ、プログラマブル電極窓を介してビット線７０４の１つに接続されるか、またはいずれにも接続されない。
【００２０】
複数の拡散領域７０８が、前述したスイッチング・デバイスと互いに接続される複数のＶＳＳ面を形成することが可能である。さらなる詳細は、図８に関連して提供する。図７〜図９に示された構造は、トランジスタ・レベルと、トランジスタ・レベルから外向きに離隔された第１の絶縁レイヤと、第１の絶縁レイヤから外向きに離隔された第１の金属レベルと、第１の金属レベルから外向きに離隔された第２の絶縁レイヤと、第２の絶縁レイヤから外向きに離隔された第２の金属レベルとを含む。図７〜図９における関心は、トランジスタ（デバイス）レベルおよび金属レベルに向けられる。本明細書の教示を所与として、様々なデバイス・レイヤ、金属レイヤ、および絶縁レイヤをどのように製造するかは、当業者には理解されよう。接点７１０が、トランジスタ・レベルを第１の金属レベルに接続するように形成されることが可能であるのに対して、ビア（バイア、ｖｉａ）７１２が、第１の金属レベルと第２の金属レベルを互いに接続するように形成されることが可能である。スイッチング・デバイスと、ビット線７０４の所望されるビット線の間の相互接続を円滑にするために、金属領域７１４が、接点７１０およびビア７１２と併せて提供されることが可能である。
【００２１】
次に、図８を注目すると、拡散領域７０８が、スイッチング・デバイスと互いに接続された複数のＶＳＳ面を形成することが理解されよう。デバイスおよび面は、第１のトランジスタ・レベルにおいて形成される。「４ビット」というラベルが付けられた図の中央で最も良く見られるとおり、ＶＳＳ面は、好ましくは、スイッチング・デバイスの機能部分も形成する、実質的に相補形のインタロックする領域として形成される。インタロックする領域は、図に示されるとおり、実質的にＬ字形であることが可能である。また、ワード線７０６も、第１のトランジスタ・レベルにおいて形成されることが可能である。図８に示された実施例では、スイッチング・デバイスは、ゲート領域とドレイン−ソース領域とを有するＦＥＴである。ワード線７０６は、ポリシリコンから形成されることが可能であり、ＦＥＴのゲートとして機能することが可能である。インタロックする領域７０８は、前述したとおり、拡散材料から形成されることが可能である。インタロックする領域によって形成されるＦＥＴの機能部分は、ＦＥＴのドレイン−ソース領域であることが可能である。
【００２２】
次に、図７および図８を引き続き参照しながら、図９を参照すると、それらの図に示された例示的な実施形態では、ビット線７０４によって形成されたビット線構造が、第１のレベル、またはトランジスタ・レベルから離隔された第２のレベルを含む、「Ｍｅｔａｌ  ２」レベルにおいて形成される。接点７１０、領域７１４を含む「Ｍｅｔａｌ  １」レイヤ、およびビア７１２が、第１の（トランジスタ）レベルと第２の（「Ｍｅｔａｌ  ２」）レベルの間の相互接続レベルを事実上、形成する。相互接続レベルは、スイッチング・デバイスの所与のデバイスと、ビット線７０４の選択されたビット線とを接続するように構成されることが理解されよう。このため、相互接続レベルは、インタロックする拡散領域７０８のそれぞれから外向きに延びる複数の接点７１０と、インタロックする領域７０８と概ね同一の広がりを有するアウトラインを有する複数の導電領域７１４と、複数のビア７１２とを含むことが可能である。ビアのそれぞれは、導電領域７１４の対応する１つを、ビット線７０４の選択された１つに接続することができる。導電領域７１４のそれぞれは、ビット線７０４のせいぜい１つに接続される。このため、前述したプログラマブル電極窓は、（可能な）ビア７１２によって容易に形成されることが可能であり、所与の領域７１４を対応するビット線７０４に接続する１つのビア７１２を設けることにより、またはスイッチング・デバイスが、所与のサイトにおいて接続されていないようにビアを全く設けないことにより、適切な相互接続が、実現される。「可能な」という用語がビアに適用されるのは、すべての可能なビア位置が、図に示されているものの、実際には、所望される接続のために必要とされるビアだけが使用されるためである（図に示される実施例では、「００」という値を格納することが所望される場合、導電領域７１４は、ビア７１２を全く設けないことにより、対応するビット線７０４から絶縁されることが可能である）。
【００２３】
前述したとおり、インタロックする拡散領域７０８とインタロックする金属領域７１４はともに、実質的にＬ字形であることが可能である。このため、拡散領域７０８によって形成されるＦＥＴは、２つのドレイン−ソース領域を分離するポリシリコン・ワード線７０６によって形成されたゲートを有する一体型のＶＳＳ面を含む。各ＦＥＴは、関連するワード線７０６によって活性化されると、導通して、ビア７１２によって金属領域７１４と互いに接続されたビット線７０４の１つがいずれであれ、そのビット線上で、電圧ＶＳＳが現れるようにさせる。ビアが全く設けられない場合、隣接するワード線７０６が活性になった場合でも、相互接続が全く存在しないので、ＶＳＳ電圧は、ビット線のいずれのビット線上でも現れないことが理解されよう。
【００２４】
図７〜図９に示される例示的な実施形態は、同一量の情報を格納するのに、従来の技術と比べて、およそ１５％少ないダイ面積を使用する。
次に、トランジスタ・レベルおよび金属レベルを示す、本発明の別の態様による集積回路の例示的なレイアウトの上面（平面）図である、図１０を注目されたい。図１０に示された例示的な実施形態では、最小の反復可能な領域が、要素１００２として識別される。少なくとも３つのビット線１００４をそれぞれが含む複数のビット線構造が、提供される。図１０に示された例示的な実施形態では、ビット線は、以下により完全に説明するとおり、様々なレベルに配置される。複数のポリシリコン・ワード線１００６が、設けられることが可能である。それらのワード線１００６は、反復部分１００２によって示される複数のサイトにおいて、ビット線１００４によって形成されるビット線構造と交差することが可能である。複数のスイッチング・デバイスが、提供されることが可能であり、それらのスイッチング・デバイスの個々のデバイスは、それらのサイトの選択されたサイトに配置されることが可能であり、図１０に示された例示的な実施形態では、スイッチング・デバイスは、すべてのサイトにおいて提供される。スイッチング・デバイスの構築に関するさらなる詳細は、後段で提示する。
【００２５】
図１０に示された例示的な実施形態は、トランジスタ・レベルと、トランジスタ・レベルから外向きに離隔された第１の絶縁レイヤと、第１の絶縁レイヤから外向きに離隔された「Ｍｅｔａｌ  １」レイヤと、「Ｍｅｔａｌ  １」レイヤから外向きに離隔された第２の絶縁レイヤと、第２の絶縁レイヤから外向きに離隔された「Ｍｅｔａｌ  ２」レイヤと、「Ｍｅｔａｌ  ２」レベルから外向きに離隔された第３の絶縁レイヤと、第３の絶縁レイヤから外向きに離隔された「Ｍｅｔａｌ  ３」レベルと、「Ｍｅｔａｌ  ３」レベルから外向きに離隔された第４の絶縁レイヤと、第４の絶縁レイヤから外向きに離隔された「Ｍｅｔａｌ  ４」レベルとを含む。図１０〜図１３における関心は、トランジスタ（デバイス）レベルおよび金属レベルに向けられる。本明細書の教示を所与として、様々なデバイス・レイヤ、金属レイヤ、および絶縁レイヤをどのように製造するかは、当業者には理解されよう。
【００２６】
ビット線構造の３つのビット線１００４の少なくとも１つが、「Ｍｅｔａｌ  ４」レイヤにおいて形成されることが可能であるのに対して、ビット線構造のビット線１００４の少なくとも第２のビット線が、「Ｍｅｔａｌ  ２」レイヤにおいて形成されることが可能である。図１０に示される例示的な実施形態では、３つのビット線１００４の２つは、「Ｍｅｔａｌ  ４」レイヤにおいて形成されるのに対して、所与のビット線構造におけるビット線１００４の１つは、「Ｍｅｔａｌ  ２」レイヤにおいて形成される。拡散領域１００８および接点１０１０が、図７〜図９に関連して説明したのと同様の形で設けられることが可能である。ポリシリコン・ワード線１００６が、拡散領域１００８と一緒になって、図７〜図９に関連して前述したのと同様の形で、複数のデバイスおよびＶＳＳ面を形成することが可能である。スイッチング・デバイス（図示される例示的な実施形態では、ＦＥＴ）は、ワード線１００６の隣接するワード線と、ビット線構造の隣接するビット線構造のビット線１００４の選択されたビット線との間に、ワード線１００６によって活性化された際に、選択的に電気伝導をもたらすために接続されることが可能である。接続は、図１０を引き続き参照するとともに、以下に説明する図１１〜図１３を参照して最もよく理解される形でもたらされることが可能である。図１０に示された例示的な実施形態では、「Ｍｅｔａｌ  ４」レベルにおいて形成されたビット線１００４の１つは、図に示される平面図（すなわち、集積回路の面に垂直な視点からの上面図）で見た場合、「Ｍｅｔａｌ  ２」レベルにおいて形成されたビット線１００４と実質的に同一の広がりを有することに留意されたい。つまり、ビット線の１つは、空間を節約するように、その他のビット線の１つの上に配置される。前述したとおり、図示した例示的な実施形態では、ビット線の２つは、「Ｍｅｔａｌ  ４」レベルに配置される。
【００２７】
「Ｍｅｔａｌ  ４」レイヤは、第１のレベルと考えることができるのに対して、「Ｍｅｔａｌ  ２」レイヤは、第２のレベルと考えることができることが理解されよう。さらに、トランジスタ・レベルは、第３のレベルと考えることができる。このため、関連するビアを有する「Ｍｅｔａｌ  ３」レベルは、「Ｍｅｔａｌ  ２」レベルと「Ｍｅｔａｌ  ４」レベルの間で第１の相互接続レベルを形成していると考えることができるのに対して、関連するビアおよび接点を有する「Ｍｅｔａｌ  １」レイヤは、「Ｍｅｔａｌ  ２」レベルとトランジスタ・レベルの間で第２の相互接続レベルを形成していると考えることができる。
【００２８】
次に、トランジスタ・レベルを示す図１１に注目すると、反復領域１００２、ポリシリコン・ワード線１００６、拡散領域１００８、および接点１０１０が、示されており、図８に示した実施形態に関連して前述したのと実質的に同様である。
【００２９】
次に、金属レベル１および金属レベル２を示す図１２を参照すると、概ねＬ字形であることが可能な複数の導電領域１０１４が、「Ｍｅｔａｌ  １」レベルに設けられることが可能であるのに対して、ビット線１００４の１つ、および複数の導電性のアイランド１０１８が、「Ｍｅｔａｌ  ２」レベルにおいて形成されることが可能であることを見て取ることができる。前述した第２の相互接続レベルは、インタロックする拡散領域１００８から外向きに延びる接点１０１０を含むことが可能である。また、第２の相互接続レベルは、「Ｍｅｔａｌ  １」レベルにおける導電領域１０１４も含むことが可能である。導電領域の１つは、「Ｍｅｔａｌ  ２」レベルにおける導電性のアイランド１０１８の対応する１つに関連することが可能である。また、「Ｍｅｔａｌ  １」レベルと「Ｍｅｔａｌ  ２」レベルとの間における複数の第１のビアも、設けられることが可能である。以上は、要素１０１２として示され、導電領域１０１４の対応する１つを、対応する「Ｍｅｔａｌ  ２」アイランド１０１８に接続することができる。
【００３０】
次に、例示的な実施形態における金属レベル３および金属レベル４を示す、図１３に注目されたい。前述した第１の相互接続レベルは、「Ｍｅｔａｌ  ３」レベルに形成された複数のジャンパ１０２０を含むことが可能であることが理解されよう。例示的な実施形態では、ジャンパ１０２０は、ビット線１００４と実質的に直交する。１つのジャンパ１０２０は、サイト１００２の各サイト１００２に関連することが可能である。また、第１の相互接続レベルは、図で「ＶＩＡ２３」として示され、要素１０１６というラベルが付けられている、図１２で最もよく見られる、複数の第２のビアも含むことが可能である。第２のビアは、「Ｍｅｔａｌ  ２」レベルにおけるアイランド１０１８を、「Ｍｅｔａｌ  ３」レベルにおける対応するジャンパ１０２０と互いに接続するように設けられることが可能である。
【００３１】
また、第１の相互接続レベルは、「Ｍｅｔａｌ  ３」ジャンパ１０２０を「Ｍｅｔａｌ  ２」ビット線１００４と互いに接続する、図では、やはり「ＶＩＡ２３」というラベルが付けられた、複数の第３のビアも含むことが可能である。この場合も、それらの要素１０１６は、図１２で最もよく見られ、ジャンパの選択されたジャンパと、第２のレベルにおけるビット線の対応するビット線との間で相互接続をもたらす。また、第１の相互接続レベルは、図では「ＶＩＡ３４」として示され、要素１０２２というラベルが付けられた、複数の第４のビアも含むことが可能である。以上のビアは、ジャンパ１０２０の選択されたジャンパを、「Ｍｅｔａｌ  ４」レベルにおけるビット線１００４の対応するビット線と電気的に互いに接続するように構成されることが可能である。
【００３２】
以上に説明した構造が、図１０〜図１３に示される例示的な実施形態に関する前述したプログラマブル電極窓をもたらすことが理解されよう。例示的な実施形態では、プログラマブル接続は、「Ｍｅｔａｌ  ３」ジャンパ１０２０と、対応するビット線１００４との間の接続である。それらの接続は、１０２２として示される「ＶＩＡ３４」要素によって、または１０１６として示される「ＶＩＡ２３」要素によってもたらされる。図１０〜図１３に示される実施形態は、例示的であり、他の諸実施形態では、異なる接続が、固定であり、又は可変であり、異なるタイプのプログラマブル電極窓をもたらすことも可能であることが理解されよう。
【００３３】
図１０〜図１３に示された例示的な実施形態は、同一量の情報を格納するのに、従来の技術と比べて、およそ２８％少ないダイ面積を使用する。
図１４は、本発明のさらに別の態様による、集積回路を形成するための例示的な方法における工程の流れ図である。例示的な方法は、スタンドアロンのメモリ回路、または他の諸機能も実行する集積回路上の、例えば、プロセッサ上のメモリ回路を製造する際に使用されることが可能である。流れ図は、全体的に１４００として示される。ブロック１４０２で開始した後、ブロック１４０４で、複数のワード線が形成されることが可能である。さらに、ブロック１４０６で、複数のスイッチング・デバイスが形成されることが可能である。さらに、複数のビット線が、第１のレベルで形成されることが可能である１４０８。前述したとおり、プログラマブル電極窓が、ブロック１４１０で示されるとおり形成されることが可能である一方で、第２のレベルのビット線が使用されるべき場合、電極窓は、ブロック１４１２で形成されることが可能である。構造は、次に、ブロック１４１４で示されるとおり、所望の情報を格納するようにプログラミングされることが可能であり、プロセスは、図示されるとおり、ブロック１４１６に進むことが可能である。
【００３４】
このプロセスにおいて形成されるビット線は、スイッチング・デバイスが配置された複数のサイトにおいてワード線と交差することが可能な、前述した種類のビット線構造として形成されることが可能であることが理解されよう。工程１４１０で形成されたプログラマブル電極窓は、スイッチング・デバイスの所与のデバイスと、ビット線の所与の適切なビット線、およびビット線構造の対応するビット線構造との選択的な電気的相互接続をもたらすことができる。少なくとも２ビットの情報が、プログラマブル電極窓を使用して、前述した選択的な電気的相互接続によってサイトの各サイトにプログラミングされることが可能である。もちろん、例えば、「００」という値を格納するのに、相互接続が全く設けられないケースも企図されている。プログラマブル電極窓は、例えば、図７および図９のビア７１２に関連して前述したとおり、またはプログラマブル接続が、１０２２として示される「ＶＩＡ３４」要素、または１０１６として示される「ＶＩＡ２３」要素によってもたらされる、「Ｍｅｔａｌ  ３」ジャンパ１０２０と、対応するビット線１００４との間の接続である、図１０〜図１３に関連して説明したとおり、形成されることが可能である。また、他のタイプのプログラマブル電極窓も使用されることが可能である。
【００３５】
工程１４１２は、オプションであり、ビット線が、２つのレベルで形成されるべきケースにおいて提供されることが可能である。そのようなケースでは、少なくとも３つのビット線の少なくとも第１のビット線が、第１のレベルで形成されることが可能であり、その少なくとも３つのビット線の少なくとも第２のビット線が、第１のレベルとは異なる第２のレベルにおいて形成されることが可能である。ブロック１４０６における括弧内の表記で示唆されるように、複数のＶＳＳ面が、スイッチング・デバイスと互いに接続されて形成されることが可能である。面およびデバイスは、第１のレベルで形成されることが可能であり、面は、スイッチング・デバイスの機能部分も形成する、本明細書で説明した種類の、実質的に相補形のインタロックする領域として形成されることが可能である。
【００３６】
図１４に示された工程は、例示的な性質のものであり、異なる順序で実行されてもよく、あるいは１つまたは複数の工程が、省略されてもよく、あるいは１つまたは複数のさらなる工程が、追加されてもよい。
【００３７】
本明細書で説明する本発明の技術の少なくとも一部分は、集積回路において実施されることが可能である。集積回路を形成する際、複数の同一のダイが、通常、半導体ウェーハの表面上に反復パターンで製造される。各ダイは、本明細書で説明する回路全体または諸要素を含むことが可能であり、他の構造または回路を含むことが可能である。個々のダイが、ウェーハから切り離され、またはダイシングされて、集積回路としてパッケージングされる。どのようにウェーハをダイシングし、ダイをパッケージングして、集積回路を製造するかは、当業者には分かるであろう。そのように製造された集積回路は、本発明の一部であると考えられる。さらに、本明細書で提供する様々なレベルおよびレイヤの説明から、当業者は、本発明の１つまたは複数の実施形態に従って集積回路を製造するための適切なマスク・セットを開発することができよう。
【００３８】
本発明の例示的な諸実施形態を本明細書で説明してきたが、本発明は、それらの実施形態そのものに限定されず、添付の特許請求の範囲に記載される本発明の範囲を逸脱することなく、当業者によって他の様々な変更および変形が行われることが可能であるものと理解されたい。
【図面の簡単な説明】
【００３９】
【図１】本発明の例示的な実施形態による集積回路を示す図である。
【図２】図１の回路の通常のサイトを示す図である。
【図３】本発明の態様による縦列方向論理ユニットの例示的な実施形態を示す図である。
【図４】１つまたは複数の本発明の回路が形成されている半導体ウェーハを示す図である。
【図５】本発明の態様によるメモリ回路を動作させるための例示的な方法を示す流れ図である。
【図６】本発明による回路を使用することができる１つのタイプのコンピュータ・システムの例を示す図である。
【図７】トランジスタ・レベルおよび金属レベルを示す本発明の態様による集積回路の例示的なレイアウトを示す上面図である。
【図８】トランジスタ・レベルを示す図７のレイアウトと同様のレイアウトを示す図である。
【図９】金属レベルを示す図７および図８のレイアウトと同様のレイアウトを示す図である。
【図１０】トランジスタ・レベルおよび金属レベルを示す本発明の別の態様による集積回路の例示的なレイアウトを示す上面図である。
【図１１】トランジスタ・レベルを示す図１０と同様の図である。
【図１２】例示的な回路の金属レベルの２つを示す図１０および図１１と同様の図である。
【図１３】２つのさらなる金属レベルを示す図１０〜図１２と同様の図である。
【図１４】本発明のさらに別の態様による、集積回路を形成するための例示的な方法における工程の流れ図である。
【図１】
0005558657.tif 000003
【図２】
0005558657.tif 000004
【図３】
0005558657.tif 000005
【図４】
0005558657.tif 000006
【図５】
0005558657.tif 000007
【図６】
0005558657.tif 000008
【図７】
0005558657.tif 000009
【図８】
0005558657.tif 000010
【図９】
0005558657.tif 000011
【図１０】
0005558657.tif 000012
【図１１】
0005558657.tif 000013
【図１２】
0005558657.tif 000014
【図１３】
0005558657.tif 000015
【図１４】
0005558657.tif 000016