(57)【特許請求の範囲】
【請求項１】
設定値に基づいて入力電圧を生成する入力電圧生成部と、
前記入力電圧と帰還電圧が一致するように前記入力電圧を増幅して出力電圧を生成するオペアンプと、
一端に印加される前記出力電圧と他端に印加される基準電圧との間を分圧して前記帰還電圧を生成するフィードバック抵抗部と、
前記設定値に基づいてセレクタ制御信号を生成するセレクタ制御部と、
前記セレクタ制御信号に基づいて前記基準電圧を複数の候補から選択するセレクタと、
を有して成ることを特徴とする電圧増幅回路。
【請求項２】
前記セレクタは、前記設定値が所定値以上であるときに第１基準電圧を選択し、前記設定値が前記所定値未満であるときに前記第１基準電圧よりも高い第２基準電圧を選択し、
前記入力電圧生成部は、前記設定値の可変域全体にわたり、前記設定値に対して前記出力電圧が線形的に変化するように前記入力電圧を生成することを特徴とする請求項１に記載の電圧増幅回路。
【請求項３】
前記セレクタ制御信号に基づいて前記フィードバック抵抗部の分圧比を微調整するためのトリミングテーブルを複数の候補から選択する第２セレクタを有して成り、
前記フィードバック抵抗部は、前記第２セレクタで選択されたトリミングテーブルに基づいて自身の分圧比を微調整することを特徴とする請求項１または請求項２に記載の電圧増幅回路。
【請求項４】
前記第２セレクタでの選択候補となる複数のトリミングテーブルを不揮発的に記憶する不揮発性メモリと、
前記電圧増幅回路の起動時に前記不揮発メモリから読み出される前記複数のトリミングテーブルを各々格納する複数のレジスタと、
を有して成ることを特徴とする請求項３に記載の電圧増幅回路。
【請求項５】
前記第２セレクタは、前記設定値が前記所定値以上であるときに第１トリミングテーブルを選択し、前記設定値が所定値未満であるときに第２トリミングテーブルを選択することを特徴とする請求項３または請求項４に記載の電圧増幅回路。
【請求項６】
一端に印加される上限電圧と他端に印加される下限電圧との間を分圧して複数の階調電圧を生成する抵抗ラダーと、
前記オペアンプで生成される前記出力電圧を前記下限電圧として出力して前記抵抗ラダーの前記他端に印加する請求項１〜請求項５のいずれかに記載の電圧増幅回路と、
を有して成ることを特徴とする階調電圧生成回路。
【請求項７】
デジタル画素信号をアナログ画素信号に変換して液晶素子に供給するデジタル／アナログ変換器と、
前記デジタル／アナログ変換器に前記抵抗ラダーで生成される前記複数の階調電圧を供給する請求項６に記載の階調電圧生成回路と、
を有して成ることを特徴とする液晶駆動装置。
【請求項８】
基準電圧とこれよりも高い第１電源電圧との間で駆動される第１アンプと、
前記基準電圧とこれよりも低い第２電源電圧との間で駆動される第２アンプと、
第１アンプの出力端と第１外部端子との間に接続された第１スイッチと、
第２アンプの出力端と第１外部端子との間に接続された第２スイッチと、
を集積化して成り、
第１スイッチと第２スイッチを相補的にオン／オフさせることにより、第１外部端子から液晶素子に印加される出力信号の極性反転制御を行う液晶駆動装置であって、
第１アンプの出力端と前記基準電圧の印加端との間に接続された第３スイッチと、
第２アンプの出力端と前記基準電圧の印加端との間に接続された第４スイッチと、
をさらに集積化して成り、
第１スイッチをオンからオフへ切り替える際には、第１スイッチをオフとする前に第３スイッチを所定期間だけオンとし、
第２スイッチをオンからオフへ切り替える際には、第２スイッチをオフとする前に第４スイッチを所定期間だけオンとすることを特徴とする請求項７に記載の液晶駆動装置。
【請求項９】
第１スイッチ及び第２スイッチは、いずれも電界効果トランジスタであり、
各々のソース・バックゲート間に寄生するボディダイオードは、第１外部端子の静電保護ダイオードとして流用されていることを特徴とする請求項８に記載の液晶駆動装置。
【請求項１０】
第１アンプの出力端と第２外部端子との間に接続された第５スイッチと、
第２アンプの出力端と第２外部端子との間に接続された第６スイッチと、
をさらに集積化して成り、
第１スイッチと第５スイッチ、並びに、第２スイッチと第６スイッチを各々相補的にオン／オフさせることにより、第１外部端子から液晶素子に印加される出力信号とは逆の極性で、第２外部端子から液晶素子に印加される出力信号の極性反転制御を行うことを特徴とする請求項８または請求項９に記載の液晶駆動装置。
【請求項１１】
第５スイッチ及び第６スイッチは、いずれも電界効果トランジスタであり、
各々のソース・バックゲート間に寄生するボディダイオードは、第２外部端子の静電保護ダイオードとして流用されていることを特徴とする請求項１０に記載の液晶駆動装置。
【請求項１２】
前記電界効果トランジスタは、
ドレイン領域と；
前記ドレイン領域の両側に分離して設けられ、いずれも第１外部端子に接続された第１ソース領域及び第２ソース領域と；
を有して成ることを特徴とする請求項９または請求項１１に記載の液晶駆動装置。
【請求項１３】
前記電界効果トランジスタは、前記ドレイン領域、第１ソース領域、及び、第２ソース領域を取り囲むように形成されたバックゲートのコンタクト領域を有して成ることを特徴とする請求項１２に記載の液晶駆動装置。
【請求項１４】
前記ドレイン領域、第１ソース領域、及び、第２ソース領域と、前記バックゲートのコンタクト領域とは、それぞれ２〜４μｍの距離を隔てて形成されていることを特徴とする請求項１３に記載の液晶駆動装置。
【請求項１５】
液晶素子の駆動制御に必要な出力電圧を生成する電源回路を有し、
前記電源回路は、
入力電圧から所望の出力電圧が生成されるように出力トランジスタの帰還制御信号を生成する帰還制御回路と、
少なくとも電源投入時点から所定期間が経過するまで前記出力トランジスタを強制的にオフ状態とするリセット回路と、
を有することを特徴とする請求項７〜請求項１４のいずれかに記載の液晶駆動装置。
【請求項１６】
前記リセット回路は、
少なくとも電源投入時点から前記所定期間が経過するまでリセット論理となるパワーオンリセット信号を生成するパワーオンリセット部を有し、
前記パワーオンリセット信号がリセット論理であるときには、前記帰還制御信号に応じた前記出力トランジスタのオン／オフ制御を禁止して、前記出力トランジスタを強制的にオフ状態とすることを特徴とする請求項１５に記載の液晶駆動装置。
【請求項１７】
前記リセット回路は、
前記パワーオンリセット信号と外部リセット信号の少なくとも一方がリセット論理であればリセット論理となり、双方がリセット解除論理であるときにのみリセット解除論理となる内部リセット信号を生成する内部リセット信号生成部を有し、
前記内部リセット信号がリセット論理であるときには、前記帰還制御信号に応じた前記出力トランジスタのオン／オフ制御を禁止して、前記出力トランジスタを強制的にオフ状態とする一方、
前記内部リセット信号がリセット解除論理であるときには、前記帰還制御信号に応じた前記出力トランジスタのオン／オフ制御を許可することを特徴とする請求項１６に記載の液晶駆動装置。
【請求項１８】
前記パワーオンリセット部は、
電源投入時点から前記所定期間が経過したか否かを示す電源監視信号を生成する電源監視部と；
前記所定期間の経過前には前記電源監視信号に応じて前記パワーオンリセット信号をリセット論理に維持する一方、前記所定期間の経過後には前記帰還制御回路の動作可否を制御するイネーブル信号に応じて前記パワーオンリセット信号のリセット解除可否を制御するパワーオンリセット信号生成部と；
を有することを特徴とする請求項１６または請求項１７に記載の液晶駆動装置。
【請求項１９】
前記パワーオンリセット信号生成部は、
クロック信号のパルス毎に前記イネーブル信号をラッチ出力信号として取り込む一方、前記所定期間の経過前には前記電源監視信号に応じて前記ラッチ出力信号がディセーブル論理にリセットされるラッチ部と；
前記イネーブル信号と前記ラッチ出力信号の少なくとも一方がディセーブル論理であればリセット論理となり、双方がイネーブル論理であるときにのみリセット解除論理となる前記パワーオンリセット信号を生成する論理ゲートと；
を有することを特徴とする請求項１８に記載の液晶駆動装置。
【請求項２０】
前記ラッチ部は、複数のフリップフロップを縦列に接続して成ることを特徴とする請求項１９に記載の液晶駆動装置。
【請求項２１】
前記クロック信号は、前記電源回路が動作している間、前記ラッチ部に対して継続的に入力されることを特徴とする請求項１９または請求項２０に記載の液晶駆動装置。
【請求項２２】
前記リセット回路は、複数の前記帰還制御回路によって共有されていることを特徴とする請求項１５〜請求項２１のいずれかに記載の液晶駆動装置。
【請求項２３】
第１期間中には起動状態とされて液晶素子への出力電圧を生成し、第２期間中には出力ハイインピーダンス状態とされるアンプと；
前記第１期間中に生成された前記出力電圧を保持するコンデンサと；
を有することを特徴とする請求項７〜請求項２２のいずれかに記載の液晶駆動装置。
【請求項２４】
液晶素子にコモン電圧を供給するコモン電圧生成回路を有し、
前記コモン電圧生成回路は、
第１電圧の印加端とコモン電圧の出力端との間に接続されたＰチャネル型電界効果トランジスタと；
前記第１電圧よりも低い第２電圧の印加端と前記コモン電圧の出力端との間に接続された第１のＮチャネル型電界効果トランジスタと；
前記第１電圧よりも低い第３電圧の印加端と前記コモン電圧の出力端との間に接続された第２のＮチャネル型電界効果トランジスタと；
前記第１及び第２のＮチャネル型電界効果トランジスタの各バックゲートの接続先として、前記第２電圧の印加端と前記第３電圧の印加端の一方を選択するセレクタと；
前記第２電圧と前記第３電圧の電位関係に応じて前記スイッチを制御するバックゲート制御部と；
を有することを特徴とする請求項７〜請求項２３のいずれかに記載の液晶駆動装置。
【請求項２５】
液晶素子の素子容量を放電する際に、前記素子容量に蓄えられていた電荷の一部を保存するためのリザーブ用コンデンサを有し、前記液晶素子の素子容量を充電する際には、前記リザーブ用コンデンサに保存されていた電荷の一部を前記素子容量の充電に再利用することを特徴とする請求項７〜請求項２４のいずれかに記載の液晶駆動装置。
【請求項２６】
請求項７〜請求項２５のいずれかに記載の液晶駆動装置と、
液晶表示パネルと、
を有して成ることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている複数の技術的特徴は、いずれも、液晶駆動装置（液晶ドライバＩＣ）に組み込むことが可能な種々の要素技術に関するものである。
【背景技術】
【０００２】
（第１の背景技術）
図８は、電圧増幅回路の一従来例を示すブロック図である。図８に示すように、本従来例の電圧増幅回路は、設定値Ｓに基づいて入力電圧ＶＩＮを生成する入力電圧生成部ａ１００と、入力電圧ＶＩＮと帰還電圧ＶＦＢが一致するように入力電圧ＶＩＮを増幅して出力電圧ＶＯＵＴを生成するオペアンプａ２００と、一端に印加される出力電圧ＶＯＵＴと他端に印加される接地電圧ＧＮＤとの間を分圧して帰還電圧ＶＦＢを生成するフィードバック抵抗部ａ３００と、を有して成る。【０００３】
上記構成から成る電圧増幅回路において、フィードバック抵抗部ａ３００で設定されるフィードバックゲインαは固定されており、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの間には、下記（１）式が成立していた。【０００４】
ＶＯＵＴ＝α×ＶＩＮ  …  （１）【０００５】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。【０００６】
（第２の背景技術）
図１４は、液晶表示装置の一従来例を示す模式図である。本従来例の液晶表示装置は、液晶駆動装置ｂ１００と、ＴＦＴ［Thin  Film  Transistor］方式の液晶表示パネルｂ２００とを有して成る。【０００７】
液晶駆動装置ｂ１００は、液晶表示パネルｂ２００の駆動に際し、ｘ列の液晶素子に印加される出力信号Ｏ（ｋ）（ただしｋ＝１、２、…、ｘ、以下同様）の極性反転制御を行う半導体装置であり、デジタル／アナログ変換器Ｅ１（ｋ）及びＦ１（ｋ）と、ソースアンプＥ２（ｋ）及びＦ２（ｋ）と、Ｐチャネル型ＭＯＳ［Metal  Oxide  Semiconductor］電界効果トランジスタＥ３（ｋ）及びＦ４（ｋ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＥ４（ｋ）及びＦ３（ｋ）と、静電保護ダイオードＥ５（ｋ）及びＦ５（ｋ）と、を集積化して成る。【０００８】
図１５は、液晶駆動装置ｂ１００による極性反転制御の一従来例を示すタイミングチャートであり、紙面の上から順番に、出力信号Ｏ（ｋ）の電圧レベル、ＲＧＢの選択状態、出力信号Ｏ（ｋ）の極性状態（正極性（ＰＯＳ）フレームまたは負極性（ＮＥＧ）フレーム）、トランジスタＥ３（ｋ）のゲート電圧、トランジスタＥ４（ｋ）のゲート電圧、トランジスタＦ３（ｋ）のゲート電圧、及び、トランジスタＦ４（ｋ）のゲート電圧がそれぞれ描写されている。【０００９】
図１５に示す通り、正極性フレーム（時刻ｔ２１〜ｔ２２）においては、トランジスタＥ３（ｋ）がオンとされ、トランジスタＦ３（ｋ）がオフとされる。すなわち、出力信号Ｏ（ｋ）として、ソースアンプＥ２（ｋ）で生成される正極性のアナログ信号が選択される。一方、負極性フレーム（時刻ｔ２２〜ｔ２３）では、トランジスタＥ３（ｋ）がオフとされ、トランジスタＦ３（ｋ）がオンとされる。すなわち、出力信号Ｏ（ｋ）として、ソースアンプＦ２（ｋ）で生成される負極性のアナログ信号が選択される。【００１０】
このような出力信号Ｏ（ｋ）の極性反転制御を行う構成であれば、液晶素子に対して一方向の電圧が継続的に印加され続けることがないので、液晶素子の劣化を抑えることが可能となる。【００１１】
また、出力信号Ｏ（ｋ）を正極性から負極性に反転させるタイミング（時刻ｔ２２）では、トランジスタＥ３（ｋ）がオフされた後、トランジスタＦ３（ｋ）がオンされるとともに、トランジスタＦ４（ｋ）が所定のオン期間Ｔｏｎだけオンされ、出力信号Ｏ（ｋ）を負極性から正極性に反転させるタイミング（時刻ｔ２１、ｔ２３）では、トランジスタＦ３（ｋ）がオフされた後に、トランジスタＥ３（ｋ）がオンされるとともに、トランジスタＥ４（ｋ）が所定のオン期間Ｔｏｎだけオンされる。【００１２】
このように、出力信号Ｏ（ｋ）の極性反転に際して、出力信号Ｏ（ｋ）を一旦接地電圧ＧＮＤに設定する構成であれば、出力信号Ｏ（ｋ）の極性反転時に生じる電位差を小さく抑えて、液晶素子の駆動電流を低減することが可能となる。【００１３】
なお、図１５では、トランジスタＥ４（ｋ）及びＦ４（ｋ）のオン期間Ｔｏｎがいずれも誇張的に長く描写されているが、実際の設定では、例えば、出力信号Ｏ（ｋ）が正電源電圧ＶＤＤ或いは負電源電圧ＶＥＥから接地電圧ＧＮＤとなるまでに要する期間とすればよく、トランジスタＥ４（ｋ）及びＦ４（ｋ）のオン期間Ｔｏｎは、一のフレーム期間に比べて十分に短いものとなる。【００１４】
上記に関連する従来技術の一例としては、本願出願人による特許文献２を挙げることができる。【００１５】
（第３の背景技術）
図２７は、電源回路の一従来例を示した回路ブロック図である。本従来例の電源回路ｃ１００は、駆動制御部ｃ１０１と、論理積演算器ｃ１０２と、出力トランジスタｃ１０３と、インダクタｃ１０４と、ダイオードｃ１０５と、コンデンサｃ１０６と、を有し、駆動制御部ｃ１０１の出力帰還制御により、出力トランジスタｃ１０３をオン／オフさせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチングレギュレータである。【００１６】
なお、本従来例の電源回路ｃ１００は、外部入力される外部リセット信号Ｒ０に応じて出力トランジスタｃ１０３を強制的にオフ状態とする機能を備えている。より具体的に述べると、本従来例の電源回路ｃ１００において、外部リセット信号Ｒ０がローレベル（リセット論理）とされたときには、駆動制御部ｃ１０１の出力信号に依らず、出力トランジスタｃ１０３のゲート信号がローレベルに固定され、出力トランジスタｃ１０３が強制的にオフ状態とされる。【００１７】
なお、上記に関連する従来技術の一例としては、特許文献３を挙げることができる。【００１８】
（第４の背景技術）
近年、携帯電話機、デジタルカメラ、ＰＤＡ［Personal  Digital/Data  Assistant］、携帯ゲーム機、カーナビゲーション、及び、カーオーディオなどに用いられる小型の液晶表示装置の分野では、バッテリの長寿命化を実現すべく、液晶駆動装置（液晶ドライバＩＣ）の低消費電力化が強く求められている。【００１９】
（第５の背景技術）
図３６Ａ及び図３６Ｂは、それぞれ、液晶駆動装置に含まれるコモン電圧生成回路の第１従来例及び第２従来例を示す回路図である。両図のコモン電圧生成回路ｅ１００は、いずれも、液晶表示パネルの駆動に際して、液晶表示パネルを形成する全ての液晶素子に共通して印加されるコモン電圧ＶＣＯＭの極性反転を行う構成（いわゆるＡＣ駆動型）と、コモン電圧ＶＣＯＭを固定値に維持する構成（いわゆるＤＣ駆動型）と、を任意に切り替えることができるように、Ｐチャネル型ＭＯＳ［Metal  Oxide  Semiconductor］電界効果トランジスタｅ１０１と、Ｎチャネル型ＭＯＳ電界効果トランジスタｅ１０２及びｅ１０３と、制御部ｅ１０４と、を有する。【００２０】
トランジスタｅ１０１は、コモン電圧ＶＣＯＭの出力端と、第１電圧ＶＣＯＭＡＣ＿Ｈ（ＡＣ駆動時におけるコモン電圧ＶＣＯＭのハイレベル電圧）の印加端との間に接続されており、制御部ｅ１０４からの制御信号に応じてオン／オフされる。【００２１】
トランジスタｅ１０２は、コモン電圧ＶＣＯＭの出力端と、第２電圧ＶＣＯＭＡＣ＿Ｌ（ＡＣ駆動時におけるコモン電圧ＶＣＯＭのローレベル電圧）の印加端との間に接続されており、制御部ｅ１０４からの制御信号に応じてオン／オフされる。【００２２】
トランジスタｅ１０３は、コモン電圧ＶＣＯＭの出力端と、第３電圧ＶＣＯＭＤＣ（ＤＣ駆動時におけるコモン電圧ＶＣＯＭ）の印加端との間に接続されており、制御部ｅ１０４からの制御信号に応じてオン／オフされる。【００２３】
なお、従来の液晶駆動装置ｅ１００では、トランジスタｅ１０２及びｅ１０３のバックゲートがいずれも第２電圧ＶＣＯＭＡＣ＿Ｌの印加端、または、第３電圧ＶＣＯＭＤＣの印加端に固定的に接続されていた（図３６Ａ及び図３６Ｂを参照）。【００２４】
（第６の背景技術）
図３９は、液晶表示パネルを形成する全ての液晶素子に共通して印加されるコモン電圧ＶＣＯＭを生成するコモン電圧生成回路の一従来例を示す回路ブロック図である。本従来例のコモン電圧生成回路ｆ１００は、液晶表示パネルの駆動に際して、コモン電圧ＶＣＯＭの極性反転制御を行うべく、アンプｆ１０１を用いてコモン電圧ＶＣＯＭの電圧レベルを第１電圧ＶＣＯＭＨと第２電圧ＶＣＯＭＬ（ただしＶＣＯＭＨ＞ＶＣＯＭＬ）との間でパルス駆動させる構成（いわゆるＡＣ駆動型）とされていた（コモン電圧ＶＣＯＭの挙動については、図４０を参照）。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００７−３４５０６号公報
【特許文献２】国際公開第２００６／０７５７６８号パンフレット
【特許文献３】特開２００６−１６３８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
（第１の課題）
フィードバックゲインαが固定されている従来例の電圧増幅回路（先出の図８を参照）において、より高い出力電圧ＶＯＵＴを生成するためには、必然的により高い入力電圧ＶＩＮが必要となる。しかしながら、入力電圧生成部ａ１００において、電源電圧ＶＲを超える入力電圧Ｖｉｎを生成することができない場合には、出力電圧ＶＯＵＴの上限値が電源電圧ＶＲに律則される形となる。【００２７】
一方、フィードバックゲインαを高く設定すれば、入力電圧Ｖｉｎを低く抑えたまま、高い出力電圧ＶＯＵＴを生成することができる。しかしながら、フィードバックゲインαを高く設定すると、低い出力電圧ＶＯＵＴ（接地電圧ＧＮＤ近傍）を生成する必要が生じた場合に入力電圧ＶＩＮを極端に引き下げなければならず、接地電圧ＧＮＤの揺れやノイズなどに対して動作が不安定となる。【００２８】
なお、上記第１の課題の解決手段としては、設定値Ｓに応じてフィードバックゲインαを可変制御する構成を採用することが考えられる。しかしながら、このような構成では、部品点数の増加や制御の複雑化を招くおそれがあった。【００２９】
本明細書中に開示されている第１の技術的特徴は、本願発明者らが見い出した上記第１の課題に鑑み、可変域が制限されている入力電圧から所望の可変域を有する出力電圧を安定して生成することが可能な電圧増幅回路、並びに、これを用いた階調電圧生成回路及び画素駆動装置を提供することを目的とする。【００３０】
（第２の課題）
先出の図１４で示した従来例の液晶駆動装置ｂ１００では、出力信号Ｏ（ｋ）を出力する外部端子Ｔ（ｋ）の全てについて、静電保護ダイオードＥ５（ｋ）及びＦ５（ｋ）が設けられており、液晶駆動装置ｂ１００の大型化（チップ面積増大）が招かれていた。【００３１】
また、上記従来の液晶駆動装置ｂ１００では、極性反転用のトランジスタＥ３（ｋ）及びＦ３（ｋ）より外部端子側に、チャージシェア用（ＧＮＤショート用）のトランジスタＥ４（ｋ）及びＦ４（ｋ）が設けられていた。そのため、トランジスタＥ３（ｋ）及びＦ３（ｋ）だけでなく、トランジスタＥ４（ｋ）及びＦ４（ｋ）についても、そのゲート・ソース間には、非常に大きな電位差（最大でＶＤＤ−ＶＥＥ）が印加されることから、素子サイズの大きい高耐圧素子（例えば、２０Ｖ耐圧素子）を用いなければならず、液晶駆動装置ｂ１００の大型化（チップ面積の増大）が招かれていた。【００３２】
本明細書中に開示されている第２の技術的特徴は、本願発明者らが見い出した上記第２の課題に鑑み、装置の小型化を実現することが可能な液晶駆動装置、及び、これを用いた液晶表示装置を提供することを目的とする。【００３３】
（第３の課題）
先出の図２７で示した従来例の電源回路ｃ１００であれば、電源投入時に外部リセット信号Ｒ０をローレベルとしておくことにより、駆動制御部ｃ１０１の出力信号が論理不定状態であっても、出力トランジスタｃ１０３のゲート信号をローレベルに固定することができるので、出力トランジスタｃ１０３を強制的にオフ状態とし、意図しない過電流の発生を未然に防止することが可能である。【００３４】
しかしながら、上記従来例の電源回路ｃ１００では、何らかの不具合により、電源投入時に外部リセット信号Ｒ０がハイレベルとされていた場合に、論理不定状態である駆動制御部ｃ１０１の出力信号が出力トランジスタｃ１０３のゲート信号として入力されてしまう。そのため、駆動制御部ｃ１０１の出力信号がハイレベルであった場合には、出力トランジスタｃ１０３がオン状態となって、意図しない過電流を生じるおそれがあった。【００３５】
本明細書中に開示されている第３の技術的特徴は、本願発明者らが見い出した上記第３の課題に鑑み、電源投入時の過電流を防止することが可能な電源回路及びこれを用いた液晶駆動装置を提供することを目的とする。【００３６】
（第４の課題）
従来の液晶駆動装置は、液晶表示パネルで映像を出力している間、常に全ての内部回路が動作状態に維持されており、その低消費電力化に向けては、液晶駆動装置の動作時消費電力をいかに低減するかが技術開発の焦点とされていた。【００３７】
また、従来の液晶駆動装置は、その動作を停止する際、不必要な映像が液晶表示パネルに残らないように、出力コンデンサに蓄えられた電荷をディスチャージする構成とされていた。そのため、従来の液晶駆動装置では、液晶表示パネルでの映像出力状態を維持しまたま、液晶駆動装置の動作を停止させることができなかった。【００３８】
本明細書中に開示されている第４の技術的特徴は、本願発明者らが見い出した上記第４の課題に鑑み、映像出力状態を維持したまま、自身の動作を停止させることにより、低消費電力化を実現することが可能な液晶駆動装置を提供することを目的とする。【００３９】
（第５の課題）
先出の図３６Ａ及び図３６Ｂで示したコモン電圧生成回路ｅ１００では、先にも述べたように、トランジスタｅ１０２及びｅ１０３のバックゲートがいずれも第２電圧ＶＣＯＭＡＣ＿Ｌの印加端、または、第３電圧ＶＣＯＭＤＣの印加端に固定的に接続されていた。そのため、上記従来のコモン電圧生成回路ｅ１００では、トランジスタｅ１０２及びｅ１０３のバックゲートの接続先を常に回路系の最低電位としなければならない関係上、第２電圧ＶＣＯＭＡＣ＿Ｌと第３電圧ＶＣＯＭＤＣとの電位関係が決まってしまい、液晶駆動装置ｅ１００の汎用性が損なわれるという問題があった。【００４０】
すなわち、図３６Ａで示したように、トランジスタｅ１０２及びｅ１０３のバックゲートをいずれも第２電圧ＶＣＯＭＡＣ＿Ｌの印加端に接続した場合には、ＶＣＯＭＡＣ＿Ｈ＞ＶＣＯＭＤＣ＞ＶＣＯＭＡＣ＿Ｌという電位関係が成立するように、第１電圧ＶＣＯＭＡＣ＿Ｈ、第２電圧ＶＣＯＭＡＣ＿Ｌ、及び、第３電圧ＶＣＯＭＤＣを設定しなければならなかった。また、トランジスタｅ１０２及びｅ１０３のバックゲートをいずれも第３電圧ＶＣＯＭＤＣの印加端に接続した場合には、ＶＣＯＭＡＣ＿Ｈ＞ＶＣＯＭＡＣ＿Ｌ＞ＶＣＯＭＤＣという電位関係が成立するように、第１電圧ＶＣＯＭＡＣ＿Ｈ、第２電圧ＶＣＯＭＡＣ＿Ｌ、及び、第３電圧ＶＣＯＭＤＣを設定しなければならなかった。【００４１】
なお、トランジスタｅ１０２及びｅ１０３のバックゲートをいずれも、第１電圧ＶＣＯＭＡＣ＿Ｈ、第２電圧ＶＣＯＭＡＣ＿Ｌ、及び、第３電圧ＶＣＯＭＤＣよりもさらに低い第４電圧ＶＥＥの印加端に接続すれば上記の問題は解消されるが、このような構成を採用した場合には、トランジスタｅ１０２及びｅ１０３に求められる素子耐圧が大きくなるため、チップサイズが大型化してしまうという問題があった。【００４２】
本明細書中に開示されている第５の技術的特徴は、本願発明者らが見い出した上記第５の課題に鑑み、チップサイズの大型化を抑えつつ、高い汎用性を備えたコモン電圧生成回路、及び、これを用いた液晶駆動装置を提供することを目的とする。【００４３】
（第６の課題）
先出の図３９で示したコモン電圧生成回路ｆ１００では、液晶素子の駆動に際して、液晶素子に付随する素子容量Ｃｌｃｄの充放電が行われる。しかしながら、上記従来構成のコモン電圧生成回路ｆ１００では、素子容量Ｃｌｃｄの放電時に全ての電荷を捨てていたため、素子容量Ｃｌｃｄの充電時には一から新たな電荷の蓄積を行わねばならなかった。そのため、上記従来構成のコモン電圧生成回路ｆ１００では、素子容量Ｃｌｃｄの充放電に伴う消費電力が全ての消費電力の中で大きな割合を占めていた。【００４４】
本明細書中に開示されている第６の技術的特徴は、本願発明者らが見い出した上記第６の課題に鑑み、素子容量の充放電に伴う消費電力を抑えることが可能な液晶駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００４５】
（第１の課題を解決するための手段）
上記第１の課題を解決するために、第１の技術的特徴に係る電圧増幅回路は、設定値に基づいて入力電圧を生成する入力電圧生成部と、前記入力電圧と帰還電圧が一致するように前記入力電圧を増幅して出力電圧を生成するオペアンプと、一端に印加される前記出力電圧と他端に印加される基準電圧との間を分圧して前記帰還電圧を生成するフィードバック抵抗部と、前記設定値に基づいてセレクタ制御信号を生成するセレクタ制御部と、前記セレクタ制御信号に基づいて前記基準電圧を複数の候補から選択するセレクタと、を有して成る構成（第１−１の構成）とされている。【００４６】
なお、上記第１−１の構成から成る電圧増幅回路において、前記セレクタは、前記設定値が所定値以上であるときに第１基準電圧を選択し、前記設定値が前記所定値未満であるときに前記第１基準電圧よりも高い第２基準電圧を選択し、前記入力電圧生成部は、前記設定値の可変域全体にわたり、前記設定値に対して前記出力電圧が線形的に変化するように前記入力電圧を生成する構成（第１−２の構成）にするとよい。【００４７】
また、上記第１−１または第１−２の構成から成る電圧増幅回路は、前記セレクタ制御信号に基づいて前記フィードバック抵抗部に供給すべきトリミングテーブルを複数の候補から選択する第２セレクタを有して成り、前記フィードバック抵抗部は、前記第２セレクタで選択されたトリミングテーブルに基づいて自身の分圧比を微調整する構成（第１−３の構成）にするとよい。【００４８】
また、上記第１−３の構成から成る電圧増幅回路は、前記第２セレクタでの選択候補となる複数のトリミングテーブルを不揮発的に記憶する不揮発性メモリと、前記電圧増幅回路の起動時に前記不揮発メモリから読み出される前記複数のトリミングテーブルを各々格納する複数のレジスタと、を有して成る構成（第１−４の構成）にするとよい。【００４９】
また、上記第１−３または第１−４の構成から成る電圧増幅回路において、前記第２セレクタは前記設定値が前記所定値以上であるときに第１トリミングテーブルを選択し、前記設定値が所定値未満であるときに第２トリミングテーブルを選択する構成（第１−５の構成）にするとよい。【００５０】
また、第１の技術的特徴に係る階調電圧生成回路は、一端に印加される上限電圧と他端に印加される下限電圧との間を分圧して複数の階調電圧を生成する抵抗ラダーと、前記出力電圧を前記下限電圧として出力する上記第１−１〜第１−５いずれかの構成から成る電圧増幅回路と、を有して成る構成（第１−６の構成）とされている。【００５１】
また、第１の技術的特徴に係る画素駆動装置は、デジタル画素信号をアナログ画素信号に変換して画素に供給するデジタル／アナログ変換器と、前記デジタル／アナログ変換器に前記複数の階調電圧を供給する上記第１−６の構成から成る階調電圧生成回路とを有して成る構成（第１−７の構成）とされている。【００５２】
（第２の課題を解決するための手段）
上記第２の課題を解決するために、第２の技術的特徴に係る液晶駆動装置は、基準電圧とこれよりも高い第１電源電圧との間で駆動される第１アンプと、前記基準電圧とこれよりも低い第２電源電圧との間で駆動される第２アンプと、第１アンプの出力端と第１外部端子との間に接続された第１スイッチと、第２アンプの出力端と第１外部端子との間に接続された第２スイッチと、を集積化して成り、第１スイッチと第２スイッチを相補的にオン／オフさせることにより、第１外部端子から液晶素子に印加される出力信号の極性反転制御を行う液晶駆動装置であって、第１アンプの出力端と前記基準電圧の印加端との間に接続された第３スイッチと、第２アンプの出力端と前記基準電圧の印加端との間に接続された第４スイッチと、をさらに集積化して成り、第１スイッチをオンからオフへ切り替える際には、第１スイッチをオフとする前に第３スイッチを所定期間だけオンとし、第２スイッチをオンからオフへ切り替える際には、第２スイッチをオフとする前に第４スイッチを所定期間だけオンとする構成（第２−１の構成）とされている。【００５３】
なお、上記第２−１の構成から成る液晶駆動装置において、第１スイッチ及び第２スイッチは、いずれも、電界効果トランジスタであり、各々のソース・バックゲート間に寄生するボディダイオードは、第１外部端子の静電保護ダイオードとして流用されている構成（第２−２の構成）にするとよい。【００５４】
また、上記第２−１または第２−２の構成から成る液晶駆動装置は、第１アンプの出力端と第２外部端子との間に接続された第５スイッチと、第２アンプの出力端と第２外部端子との間に接続された第６スイッチと、をさらに集積化して成り、第１スイッチと第５スイッチ、並びに、第２スイッチと第６スイッチを各々相補的にオン／オフさせることで、第１外部端子から液晶素子に印加される出力信号とは逆の極性で、第２外部端子から液晶素子に印加される出力信号の極性反転制御を行う構成（第２−３の構成）にするとよい。【００５５】
また、上記第２−３の構成から成る液晶駆動装置において、第５スイッチ及び第６スイッチは、いずれも、電界効果トランジスタであり、各々のソース・バックゲート間に寄生するボディダイオードは、第２外部端子の静電保護ダイオードとして流用されている構成（第２−４の構成）にするとよい。【００５６】
また、上記第２−２または第２−４の構成から成る液晶駆動装置において、前記電界効果トランジスタは、ドレイン領域と；前記ドレイン領域の両側に分離して設けられ、いずれも第１外部端子に接続された第１ソース領域及び第２ソース領域と；を有して成る構成（第２−５の構成）にするとよい。【００５７】
また、上記第２−５の構成から成る液晶駆動装置において、前記電界効果トランジスタは、前記ドレイン領域、第１ソース領域、及び、第２ソース領域を取り囲むように形成されたバックゲートのコンタクト領域を有して成る構成（第２−６の構成）にするとよい。【００５８】
また、上記第２−６の構成から成る液晶駆動装置において、前記ドレイン領域、第１ソース領域、及び、第２ソース領域と、前記バックゲートのコンタクト領域とは、それぞれ２〜４μｍの距離を隔てて形成されている構成（第２−７の構成）にするとよい。【００５９】
また、第２の技術的特徴に係る液晶表示装置は、上記第２−１〜第２−７いずれかの構成から成る液晶駆動装置と、液晶表示パネルとを有して成る構成（第２−８の構成）とされている。【００６０】
（第３の課題を解決するための手段）
上記第３の課題を解決するために、第３の技術的特徴に係る電源回路は、入力電圧から所望の出力電圧が生成されるように出力トランジスタの帰還制御信号を生成する帰還制御回路と、少なくとも電源投入時点から所定期間が経過するまで前記出力トランジスタを強制的にオフ状態とするリセット回路と、を有する構成（第３−１の構成）とされている。【００６１】
なお、上記第３−１の構成から成る電源回路において、前記リセット回路は、少なくとも電源投入時点から前記所定期間が経過するまでリセット論理となるパワーオンリセット信号を生成するパワーオンリセット部を有し、前記パワーオンリセット信号がリセット論理であるときには、前記帰還制御信号に応じた前記出力トランジスタのオン／オフ制御を禁止して前記出力トランジスタを強制的にオフ状態とする構成（第３−２の構成）にするとよい。【００６２】
また、上記第３−２の構成から成る電源回路において、前記リセット回路は、前記パワーオンリセット信号と外部リセット信号の少なくとも一方がリセット論理であればリセット論理となり、双方がリセット解除論理であるときにのみリセット解除論理となる内部リセット信号を生成する内部リセット信号生成部を有し、前記内部リセット信号がリセット論理であるときには、前記帰還制御信号に応じた前記出力トランジスタのオン／オフ制御を禁止して、前記出力トランジスタを強制的にオフ状態とする一方、前記内部リセット信号がリセット解除論理であるときには、前記帰還制御信号に応じた前記出力トランジスタのオン／オフ制御を許可する構成（第３−３の構成）にするとよい。【００６３】
また、上記第３−２または第３−３の構成から成る電源回路において、前記パワーオンリセット部は、電源投入時点から前記所定期間が経過したか否かを示す電源監視信号を生成する電源監視部と；前記所定期間の経過前は前記電源監視信号に応じて前記パワーオンリセット信号をリセット論理に維持する一方、前記所定期間の経過後は前記帰還制御回路の動作可否を制御するイネーブル信号に応じて前記パワーオンリセット信号のリセット解除可否を制御するパワーオンリセット信号生成部と；を有する構成（第３−４の構成）にするとよい。【００６４】
また、上記第３−４の構成から成る電源回路において、前記パワーオンリセット信号生成部は、クロック信号のパルス毎に前記イネーブル信号をラッチ出力信号として取り込む一方で、前記所定期間の経過前には前記電源監視信号に応じて前記ラッチ出力信号がディセーブル論理にリセットされるラッチ部と；前記イネーブル信号と前記ラッチ出力信号の少なくとも一方がディセーブル論理であればリセット論理となり、双方がイネーブル論理であるときにのみリセット解除論理となる前記パワーオンリセット信号を生成する論理ゲートと；を有する構成（第３−５の構成）にするとよい。【００６５】
また、上記第３−５の構成から成る電源回路において、前記ラッチ部は、複数のフリップフロップを縦列に接続して成る構成（第３−６の構成）にするとよい。【００６６】
また、上記第３−５または第３−６の構成から成る電源回路において、前記クロック信号は、前記電源回路が動作している間に、前記ラッチ部に対して継続的に入力される構成（第３−７の構成）にするとよい。【００６７】
また、上記第３−１〜第３−７いずれかの構成から成る電源回路において、前記リセット回路は複数の前記帰還制御回路によって共有されている構成（第３−８の構成）にするとよい。【００６８】
また、第３の技術的特徴に係る液晶駆動装置は、上記第３−１〜第３−８いずれかの構成から成る電源回路を有し、前記電源回路の出力電圧を用いて液晶表示パネルの駆動制御を行う構成（第３−９の構成）とされている。【００６９】
（第４の課題を解決するための手段）
上記第４の課題を解決するために、第４の技術的特徴に係る液晶駆動装置は、第１期間中には起動状態とされて液晶素子への出力電圧を生成し、第２期間中には出力ハイインピーダンス状態とされるアンプと；前記第１期間中に生成された前記出力電圧を保持するコンデンサと；を有する構成（第４−１の構成）とされている。【００７０】
（第５の課題を解決するための手段）
上記第５の課題を解決するために、第５の技術的特徴に係るコモン電圧生成回路は、第１電圧の印加端とコモン電圧の出力端との間に接続されたＰチャネル型電界効果トランジスタと；前記第１電圧よりも低い第２電圧の印加端と前記コモン電圧の出力端との間に接続された第１のＮチャネル型電界効果トランジスタと；前記第１電圧よりも低い第３電圧の印加端と前記コモン電圧の出力端との間に接続された第２のＮチャネル型電界効果トランジスタと；前記第１及び第２のＮチャネル型電界効果トランジスタの各バックゲートの接続先として、前記第２電圧の印加端と前記第３電圧の印加端の一方を選択するセレクタと；前記第２電圧と前記第３電圧の電位関係に応じて前記スイッチを制御するバックゲート制御部と；を有する構成（第５−１の構成）とされている。【００７１】
（第６の課題を解決するための手段）
上記第６の課題を解決するために、第６の技術的特徴に係る液晶駆動装置は、液晶素子の素子容量を放電する際に、前記素子容量に蓄えられていた電荷の一部を保存するためのリザーブ用コンデンサを有し、前記液晶素子の素子容量を充電する際には、前記リザーブ用コンデンサに保存されていた電荷の一部を前記素子容量の充電に再利用する構成(第６−１の構成）とされている。
【発明の効果】
【００７２】
本明細書中に開示されている複数の技術的特徴をそれぞれ単独で、或いは、任意の組み合わせで実施することにより、液晶駆動装置（液晶ドライバＩＣ）の製品価値を高めることが可能となる。
【図面の簡単な説明】
【００７３】
【図１】第１の技術的特徴に係る液晶駆動装置の一実施形態を示すブロック図
【図２】階調電圧生成回路ａ１０の第１構成例を示すブロック図
【図３】上限電圧設定値ＳＨと入力電圧ＶＨ１及び出力電圧ＶＨ２との関係を示す図
【図４】下限電圧設定値ＳＬと入力電圧ＶＬ１及び出力電圧ＶＬ３との関係を示す図
【図５】ＶＬ４切換時に生じる問題（リニアリティ崩れ）を説明するための図
【図６】階調電圧生成回路ａ１０の第２構成例を示すブロック図
【図７】ＴＬ１、ＴＬ２切換制御の効果（リニアリティ維持）を説明するための図
【図８】電圧増幅回路の一従来例を示すブロック図
【図９】第２の技術的特徴に係る液晶表示装置の第１実施形態を示す模式図
【図１０】液晶駆動装置ｂ１による極性反転制御の一例を示すタイミングチャート
【図１１Ａ】トランジスタＡ３（ｋ）のレイアウト例を示す上面図
【図１１Ｂ】トランジスタＡ３（ｋ）のγ−γ’断面図
【図１２Ａ】トランジスタＢ３（ｋ）のレイアウト例を示す上面図
【図１２Ｂ】トランジスタＢ３（ｋ）のδ−δ’断面図
【図１３】第２の技術的特徴に係る液晶表示装置の第２実施形態を示す模式図
【図１４】液晶表示装置の一従来例を示す模式図
【図１５】極性反転制御の一従来例を示すタイミングチャート
【図１６】第３の技術的特徴に係る液晶表示装置の構成例を示すブロック図
【図１７】電源回路ｃ１０の構成例を示す回路ブロック図
【図１８】駆動制御部Ｘ１の構成例を示す回路ブロック図
【図１９】駆動制御部Ｘ１の動作を説明するためのタイミングチャート
【図２０】ジッタキャンセル部Ｘ２の構成例を示す回路ブロック図
【図２１】ジッタキャンセル部Ｘ２の動作を説明するためのタイミングチャート
【図２２】過電圧検知回路Ｘ３１の構成例を示す回路ブロック図
【図２３】パワーオンリセット部Ｚ２の構成例を示す回路ブロック図
【図２４】パワーオンリセット部Ｚ２の動作を説明するためのタイミングチャート
【図２５】フリップフロップ多段化の意義を説明するためのタイミングチャート
【図２６】フリップフロップ更新処理の意義を説明するためのタイミングチャート
【図２７】電源回路の一従来例を示す回路ブロック図
【図２８】は、本発明が適用される液晶表示装置の全体構成を示すブロック図
【図２９】は、ソースドライバ回路ｘＡ３の一構成例を示すブロック図
【図３０】は、ソースドライバ部ｘＢ９の一構成例を示すブロック図
【図３１】は、ソースドライバ部ｘＢ９の周辺構成を示すブロック図
【図３２】は、第４の技術的特徴に係る液晶駆動装置の構成例を示す回路ブロック図
【図３３】は、コモン電圧ＶＣＯＭの生成動作を説明するためのテーブル
【図３４】は、コモン電圧ＶＣＯＭの生成動作を説明するためのタイミングチャート
【図３５】は、第５の技術的特徴に係る液晶駆動装置の構成例を示す回路ブロック図
【図３６Ａ】は、コモン電圧生成回路の第１従来例を示す回路ブロック図
【図３６Ｂ】は、コモン電圧生成回路の第２従来例を示す回路ブロック図
【図３７】は、第６の技術的特徴に係る液晶駆動装置の構成例を示す回路ブロック図
【図３８】は、コモン電圧ＶＣＯＭの生成動作を説明するためのタイミングチャート
【図３９】は、コモン電圧生成回路の一従来例を示す回路ブロック図
【図４０】は、コモン電圧ＶＣＯＭの従来挙動を示す波形図
【発明を実施するための形態】
【００７４】
（全体構成について）
まず、本発明（後述する種々の技術的特徴）が適用される液晶表示装置ないし液晶駆動装置（液晶ドライバＩＣ）の全体構成について、図面を参照しながら詳細に説明する。
【００７５】
図２８は、本発明が適用される液晶表示装置の全体構成を示すブロック図である。図２８に示したように、本構成例の液晶表示装置（ないしは、これを搭載した携帯電話端末などのアプリケーション）は、液晶表示パネルｘＡ１と、マルチプレクサｘＡ２と、ソースドライバ回路ｘＡ３と、ゲートドライバ回路ｘＡ４と、外部ＤＣ／ＤＣコンバータｘＡ５と、ＭＰＵ［Micro  Processing  Unit］ｘＡ６と、映像ソースｘＡ７と、を有する。
【００７６】
液晶表示パネルｘＡ１は、ソースドライバ回路ｘＡ３からマルチプレクサｘＡ２を介して供給される表示データ（アナログ電圧信号）の電圧値に応じて光透過率が変化する液晶素子を画素として用いたＴＦＴ［Thin  Film  Transistor］方式の映像出力手段である。
【００７７】
マルチプレクサｘＡ２は、ソースドライバ回路ｘＡ３から入力されるタイミング信号に基づいて、ソースドライバ回路ｘＡ３から出力されるｎ系統の表示データをそれぞれｚ系統（ｚは１以上の整数）に分配することで（ｎ×ｚ）系統の表示データを生成し、これを液晶表示パネルｘＡ１に供給する。
【００７８】
ソースドライバ回路ｘＡ３は、映像ソースｘＡ７から入力されるデジタル形式の表示データをアナログ形式の表示データ（アナログ電圧信号）に変換し、これをマルチプレクサｘＡ２経由で液晶表示パネルｘＡ１の各画素（正確には液晶表示パネルｘＡ１の各画素に接続されたアクティブ素子のソース端子）に供給する。また、ソースドライバ回路ｘＡ３は、ＭＰＵｘＡ６からコマンド等の入力を受け付ける機能、液晶表示装置各部（マルチプレクサｘＡ２など）に電力を供給する機能、液晶表示装置各部（マルチプレクサｘＡ２、ゲートドライバ回路ｘＡ４、及び、外部ＤＣ／ＤＣコンバータｘＡ５）のタイミング制御を行う機能、及び、液晶表示パネルｘＡ１にコモン電圧を供給する機能を備えている。
【００７９】
ゲートドライバ回路ｘＡ４は、ソースドライバ回路ｘＡ３から入力されるタイミング信号に基づいて、液晶表示パネルｘＡ１の垂直走査制御を行う。
【００８０】
外部ＤＣ／ＤＣコンバータｘＡ５は、ソースドライバ回路ｘＡ３から入力されるタイミング信号に基づいて、ゲートドライバ回路ｘＡ４の駆動に必要な電源電圧を生成する。
【００８１】
ＭＰＵｘＡ６は、液晶表示装置が搭載されるセット全体を統括制御する主体であり、ソースドライバ回路ｘＡ３に対して、各種のコマンドやクロック信号、８色表示モードで用いられる簡易表示データなどを供給する。
【００８２】
映像ソースｘＡ７は、ソースドライバ回路ｘＡ３に対して、通常表示モードで用いられる表示データやクロック信号を供給する。
【００８３】
図２９は、ソースドライバ回路ｘＡ３の一構成例を示すブロック図である。ソースドライバ回路ｘＡ３は、ＭＰＵインタフェイスｘＢ１と、コマンドデコーダｘＢ２と、データレジスタｘＢ３と、部分表示データ用ＲＡＭ［Random  Access  Memory］ｘＢ４と、データ制御部ｘＢ５と、表示データインタフェイスｘＢ６と、画像処理部ｘＢ７と、データラッチ部ｘＢ８と、ソースドライバ部ｘＢ９と、ＯＴＰＲＯＭ［One  Time  Programmable  Read  Only  Memory］ｘＢ１０と、制御用レジスタｘＢ１１と、アドレスカウンタ（ＲＡＭコントローラ）ｘＢ１２と、タイミングジェネレータｘＢ１３と、発振器ｘＢ１４と、コモン電圧生成部ｘＢ１５と、マルチプレクサ用タイミングジェネレータｘＢ１６と、ゲートドライバ用タイミングジェネレータｘＢ１７と、外部ＤＣ／ＤＣ用タイミングジェネレータｘＢ１８と、液晶表示装置用電源回路ｘＢ１９と、を有する半導体装置（いわゆるソースドライバＩＣ）である。
【００８４】
ＭＰＵインタフェイスｘＢ１は、ＭＰＵｘＡ６との間で、各種のコマンドやクロック信号、８色表示モードで用いられる簡易表示データなどのやり取りを行う。
【００８５】
コマンドデコーダｘＢ２は、ＭＰＵインタフェイスｘＢ１を介して取得されたコマンドや簡易表示データなどのデコード処理を行う。
【００８６】
データレジスタｘＢ３は、ＭＰＵインタフェイスｘＢ１を介して取得された各種の設定データや、ＯＴＰＲＯＭｘＢ１０から読み出された初期設定データを一時格納する。
【００８７】
部分表示データ用ＲＡＭｘＢ４は、簡易表示データの展開先として用いられる。
【００８８】
データ制御部ｘＢ５は、部分表示データ用ＲＡＭｘＢ４に展開されている簡易表示データのリード制御を行う。
【００８９】
表示データインタフェイスｘＢ６は、映像ソースｘＡ７との間で、通常表示モードで用いられる表示データやクロック信号のやり取りを行う。
【００９０】
画像処理部ｘＢ７は、表示データインタフェイスｘＢ６を介して入力された表示データに対して、所定の画像処理（輝度ダイナミックレンジ補正や色補正、各種のノイズ除去補正など）を施す。
【００９１】
データラッチ部ｘＢ８は、画像処理部ｘＢ７を介して入力される表示データ、または、データ制御部ｘＢ５を介して入力される簡易表示データをラッチする。
【００９２】
ソースドライバ部ｘＢ９は、データラッチ部ｘＢ８を介して入力される表示データないしは簡易表示データに基づいて液晶表示パネルｘＡ１の駆動制御を行う。
【００９３】
ＯＴＰＲＯＭｘＢ１０は、データレジスタｘＢ３に格納すべき初期設定データを不揮発的に格納する。なお、ＯＴＰＲＯＭｘＢ１０には、１回だけデータ書き込みができる。
【００９４】
制御用レジスタｘＢ１１は、コマンドデコーダｘＢ２で取得されたコマンドや簡易表示データなどを一時格納する。
【００９５】
アドレスカウンタｘＢ１２は、タイミングジェネレータｘＢ１３で生成されるタイミング信号に基づいて、制御用レジスタｘＢ１１に一時格納されている簡易表示データを読み出し、これを部分表示データ用ＲＡＭｘＢ４に書き込む。
【００９６】
タイミングジェネレータｘＢ１３は、発振器ｘＢ１４から入力される内部クロック信号に基づいて、液晶表示装置全体の同期制御に必要なタイミング信号を生成し、ソースドライバ回路ｘＡ３の各部（データラッチ部ｘＢ８、アドレスカウンタｘＢ１２、コモン電圧生成部ｘＢ１５、マルチプレクサ用タイミングジェネレータｘＢ１６、ゲートドライバ用タイミングジェネレータｘＢ１７、外部ＤＣ／ＤＣ用タイミングジェネレータｘＢ１８、及び、液晶表示装置用電源回路ｘＢ１９）に供給する。
【００９７】
発振器ｘＢ１４は、所定周波数の内部クロック信号を生成し、これをタイミングジェネレータｘＢ１３に供給する。
【００９８】
コモン電圧生成部ｘＢ１５は、タイミングジェネレータｘＢ１３から入力されるタイミング信号に基づいて、コモン電圧を生成し、これを液晶表示パネルｘＡ１に供給する。
【００９９】
マルチプレクサ用タイミングジェネレータｘＢ１６は、タイミングジェネレータｘＢ１３から入力されるタイミング信号に基づいて、マルチプレクサ用のタイミング信号を生成し、これをマルチプレクサｘＡ２に供給する。
【０１００】
ゲートドライバ用タイミングジェネレータｘＢ１７は、タイミングジェネレータｘＢ１３から入力されるタイミング信号に基づいて、ゲートドライバ用のタイミング信号を生成し、これをゲートドライバ回路ｘＡ４に供給する。
【０１０１】
外部ＤＣ／ＤＣ用タイミングジェネレータｘＢ１８は、タイミングジェネレータｘＢ１３から入力されるタイミング信号に基づいて、外部ＤＣ／ＤＣ用のタイミング信号を生成し、これを外部ＤＣ／ＤＣコンバータｘＡ５に供給する。
【０１０２】
液晶表示装置用電源回路ｘＢ１９は、タイミングジェネレータｘＢ１３から入力されるタイミング信号に基づいて、液晶表示装置用の電源電圧（例えば、正電源電圧ＶＳＰと負電源電圧ＶＳＮ）を生成し、これを液晶表示装置の各部（マルチプレクサｘＡ２、ゲートドライバ回路ｘＡ４、及び、ソースドライバ部ｘＢ９など）に供給する。なお、液晶表示装置用電源回路ｘＢ１９としては、スイッチングレギュレータ等を用いることができる。
【０１０３】
図３０は、ソースドライバ部ｘＢ９の一構成例を示すブロック図である。図示の通り、本構成例のソースドライバ部ｘＢ９は、液晶表示パネルｘＡ１の駆動に際して、液晶素子に印加される出力信号の極性反転制御を行うものであり、レベルシフタ回路ｘＣ１（１）〜ｘＣ１（ｎ）と、デジタル／アナログ変換回路ｘＣ２（１）〜ｘＣ２（ｎ）と、ソースアンプ回路ｘＣ３（１）〜ｘＣ３（ｎ）と、極性反転制御用パススイッチｘＣ４（１）〜ｘＣ４（ｎ）と、８色表示モード用パススイッチｘＣ５（１）〜ｘＣ５（ｎ）と、出力端子ｘＣ６（１）〜ｘＣ６（ｎ）と、抵抗ラダーｘＣ７と、セレクタｘＣ８〜ｘＣ１１と、アンプｘＣ１２〜ｘＣ１５と、第１階調電圧生成部ｘＣ１６と、第２階調電圧生成部ｘＣ１７と、出力コンデンサｘＣ１８〜ｘＣ２１と、を有する。
【０１０４】
レベルシフタ回路ｘＣ１（１）〜ｘＣ１（ｎ）は、それぞれ、データラッチ部ｘＢ８から入力されるｍビットの表示データをレベルシフトして後段に伝達する。具体的に述べると、奇数列のレベルシフタ回路ｘＣ１（ｉ）（ｉ＝１、３、５、…、（ｎ−１）、以下についても同様）は、入力信号を接地電位と正電位との間でパルス駆動される出力信号に変換する正極性のレベルシフタ回路である。一方、偶数列のレベルシフタ回路ｘＣ１（ｊ）（ｊ＝（ｉ＋１）＝２、４、６、…、ｎ、以下についても同様）は、入力信号を接地電位と負電位の間でパルス駆動される出力信号に変換する負極性のレベルシフタ回路である。なお、レベルシフタ回路ｘＣ１（１）〜ｘＣ１（ｎ）は、それぞれｍビットの表示データを並列に受け取ることができるように、ｍ個のレベルシフタ回路を並列に接続している。
【０１０５】
デジタル／アナログ変換回路ｘＣ２（１）〜ｘＣ２（ｎ）は、それぞれ、レベルシフタ回路ｘＣ１（１）〜ｘＣ１（ｎ）を介して入力されるｍビットの表示データをアナログ信号に変換して出力する。
【０１０６】
具体的に述べると、奇数列のデジタル／アナログ変換回路ｘＣ２（ｉ）は、接地電位と正電位との間で駆動され、デジタル形式の表示データをアナログ形式の表示データ（正極性電圧）に変換する。なお、デジタル／アナログ変換回路ｘＣ２（ｉ）には、第１階調電圧生成部ｘＣ１６から、２m階調の第１階調電圧（正極性）が入力されている。つまり、デジタル／アナログ変換回路ｘＣ２（ｉ）で生成されるアナログ形式の表示データは、レベルシフタ回路ｘＣ１（ｉ）から入力されたデジタル形式の表示データ（ｍビット）に応じて、２m階調の第１階調電圧（正極性）のいずれか一が選択されたものとなる。
【０１０７】
一方、偶数列のデジタル／アナログ変換回路ｘＣ２（ｊ）は、接地電位と負電位との間で駆動され、デジタル形式の表示データをアナログ形式の表示データ（負極性電圧）に変換する。なお、デジタル／アナログ変換回路ｘＣ２（ｊ）には、第２階調電圧生成部ｘＣ１７から、２m階調の第２階調電圧（負極性）が入力されている。すなわち、デジタル／アナログ変換回路ｘＣ２（ｊ）で生成されるアナログ形式の表示データは、レベルシフタ回路ｘＣ１（ｊ）から入力されたデジタル形式の表示データ（ｍビット）に応じて、２m階調の第２階調電圧（負極性）のいずれか一が選択されたものとなる。
【０１０８】
ソースアンプ回路ｘＣ３（１）〜ｘＣ３（ｎ）は、デジタル／アナログ変換回路ｘＣ２（１）〜ｘＣ２（ｎ）で各々生成されたアナログ形式の表示データを増幅して後段に出力する。具体的に述べると、奇数列のソースアンプ回路ｘＣ３（ｉ）は、接地電位と正電位との間で駆動され、デジタル／アナログ変換回路ｘＣ２（ｉ）から入力される表示データ（正極性信号）の電流能力を増強して後段に出力する。一方、偶数列のソースアンプ回路ｘＣ３（ｊ）は、接地電位と負電位の間で駆動され、デジタル／アナログ変換回路ｘＣ２（ｊ）から入力される表示データ（負極性信号）の電流能力を増強して後段に出力する。
【０１０９】
極性反転制御用パススイッチｘＣ４（１）〜ｘＣ４（ｎ）は、互いに隣り合う出力端子ｘＣ６（ｉ）と出力端子ｘＣ６（ｊ）との間で、それぞれ正極性回路（ｘＣ１（ｉ）〜ｘＣ３（ｉ））と負極性回路（ｘＣ１（ｊ）〜ｘＣ３（ｊ））を１組ずつ共有すべく、ソースアンプ回路ｘＣ３（ｉ）及びｘＣ３（ｊ）と、出力端子ｘＣ６（ｉ）及びｘＣ６（ｊ）の接続関係を切り替える。
【０１１０】
例えば、第１フレームでは、ソースアンプ回路ｘＣ３（ｉ）と出力端子ｘＣ６（ｉ）を接続し、かつ、ソースアンプｘＣ３（ｊ）と出力端子ｘＣ６（ｊ）を接続するように、極性反転制御用パススイッチｘＣ４（１）〜ｘＣ４（ｎ）のオン／オフ制御が行われる。このようなスイッチング制御により、第１フレームでは、奇数列の出力端子ｘＣ６（ｉ）から液晶素子に出力される出力信号として、奇数列のソースアンプｘＣ３（ｉ）で生成された正極性のアナログ信号が選択され、偶数列の出力端子ｘＣ６（ｊ）から液晶素子に出力される出力信号として、偶数列のソースアンプｘＣ３（ｊ）で生成された負極性のアナログ信号が選択される。
【０１１１】
次に、第１フレームに続く第２フレームでは、ソースアンプ回路ｘＣ３（ｉ）と出力端子ｘＣ６（ｊ）を接続し、かつ、ソースアンプｘＣ３（ｊ）と出力端子ｘＣ６（ｉ）を接続するように、極性反転制御用パススイッチｘＣ４（１）〜ｘＣ４（ｎ）のオン／オフ制御が行われる。このようなスイッチング制御により、第２フレームでは、奇数列の出力端子ｘＣ６（ｉ）から液晶素子に出力される出力信号として、偶数列のソースアンプｘＣ３（ｊ）で生成された負極性のアナログ信号が選択され、偶数列の出力端子ｘＣ６（ｊ）から液晶素子に出力される出力信号として、奇数列のソースアンプｘＣ３（ｉ）で生成された正極性のアナログ信号が選択される。
【０１１２】
このような極性反転制御を行う構成であれば、液晶素子に対して一方向の電圧が継続的に印加され続けることがないので、液晶素子の劣化を抑えることが可能となる。
【０１１３】
また、上記した極性反転制御を行う構成であれば、液晶表示パネルｘＡ１のコモン電圧（全ての液晶素子の対向電極に対して共通に印加される電圧）を接地電位に固定することができるので、液晶表示パネルｘＡ１の対向容量に対する充放電が不要となり、消費電力の低減を実現することが可能である。
【０１１４】
また、上記の極性反転制御を行う構成であれば、互いに隣り合う出力端子ｘＣ６（ｉ）と出力端子ｘＣ６（ｊ）との間で、それぞれ正極性回路（ｘＣ１（ｉ）〜ｘＣ３（ｉ））と負極性回路（ｘＣ１（ｊ）〜ｘＣ３（ｊ））を１組ずつ共有することができるので、ソースドライバ回路ｘＡ３の小型化（チップ面積縮小）に貢献することが可能となる。
【０１１５】
８色表示モード用パススイッチｘＣ５（１）〜ｘＣ５（ｎ）は、８色表示モード時（ＭＰＵｘＡ６から入力される簡易表示データに基づいて映像表示を行う動作モード）において、出力端子ｘＣ６（１）〜ｘＣ６（ｎ）から、２m階調の階調電圧ではなく、ハイレベル／ローレベルのみの２値電圧を出力する際に用いられる。具体的に述べると、奇数列の８色表示モード用パススイッチｘＣ５（ｉ）は、ソースアンプｘＣ３（ｉ）の出力端と正電位の印加端との間に接続された第１パススイッチと、ソースアンプｘＣ３（ｉ）の出力端と接地電位の印加端との間に接続された第２パススイッチを有しており、簡易表示データに基づいて正電位と接地電位のいずれか一方を出力するように、第１、第２パススイッチのオン／オフ制御が排他的（相補的）に行われる。また、偶数列の８色表示モード用パススイッチｘＣ５（ｊ）は、ソースアンプｘＣ３（ｊ）の出力端と負電位の印加端との間に接続された第３パススイッチと、ソースアンプｘＣ３（ｊ）の出力端と接地電位の印加端との間に接続された第４パススイッチを有しており、簡易表示データに基づいて負電位と接地電位のいずれか一方を出力するように、第１、第２パススイッチのオン／オフ制御が排他的（相補的）に行われる。なお、８色表示モード時には、レベルシフタ回路ｘＣ１（１）〜Ｃ１（ｎ）、デジタル／アナログ変換回路ｘＣ２（１）〜ｘＣ２（ｎ）、及び、ソースアンプ回路ｘＣ３（１）〜ｘＣ３（ｎ）に対する電源供給が遮断されて、各々の動作が停止される。このような構成とすることにより、８色表示モード時には、不要な消費電力を削減することが可能となる。
【０１１６】
出力端子ｘＣ６（１）〜ｘＣ６（ｎ）は、ソースドライバ回路ｘＡ３からマルチプレクサｘＡ２に対してｎ系統の出力信号を供給するための外部端子である。
【０１１７】
抵抗ラダーｘＣ７は、所定の基準電圧（Ｖｒｅｆ）を抵抗分割することにより、複数の分圧電圧を生成する。
【０１１８】
セレクタｘＣ８〜ｘＣ１１は、それぞれ、抵抗ラダーｘＣ７で生成された複数の分圧電圧からいずれか一を選択する。なお、セレクタｘＣ８で選択される分圧電圧とセレクタｘＣ９で選択される分圧電圧については、互いに異なる電圧値を有する。また、セレクタｘＣ１０で選択される分圧電圧とセレクタｘＣ１１で選択される分圧電圧についても、互いに異なる電圧値を有する。
【０１１９】
アンプｘＣ１２及びｘＣ１３は、いずれも接地電位と正電位との間で駆動され、セレクタｘＣ８及びｘＣ９から各々入力される分圧電圧を増幅して、正極性の第１、第２増幅電圧を生成する。アンプｘＣ１４及びｘＣ１５は、いずれも接地電位と負電位との間で駆動され、セレクタｘＣ１０及びｘＣ１１から各々入力される分圧電圧を増幅して、負極性の第３、第４増幅電圧を生成する。
【０１２０】
第１階調電圧生成部ｘＣ１６は、アンプｘＣ１２から入力される正極性の第１増幅電圧と、アンプｘＣ１３から入力される正極性の第２増幅電圧との間で離散的に変化する２m階調の第１階調電圧（正極性）を生成する。
【０１２１】
第２階調電圧生成部ｘＣ１７は、アンプｘＣ１４から入力される負極性の第３増幅電圧と、アンプｘＣ１５から入力される負極性の第４増幅電圧との間で離散的に変化する２m階調の第２階調電圧（負極性）を生成する。
【０１２２】
出力コンデンサｘＣ１８〜ｘＣ２１は、それぞれアンプｘＣ１２〜ｘＣ１５の出力端に接続されて、第１〜第４増幅電圧を平滑化する。
【０１２３】
図３１は、ソースドライバ部ｘＢ９の周辺構成を示すブロック図である。表示データインタフェイスｘＢ６及び部分表示データ用ＲＡＭｘＢ４からの表示データ（６チャンネルのＲＧＢデータ）は、セレクタｘＤ１を介して、データラッチ部ｘＢ８（ｉ）及びｘＢ８（ｊ）に適宜分配される。データラッチ部ｘＢ８（ｉ）及びｘＢ８（ｊ）の各出力に含まれる６チャンネルのＲＧＢデータは、それぞれ、セレクタｘＤ２（ｉ）及びｘＤ２（ｊ）を介して、いずれか１チャンネルのＲＧＢデータのみがデジタル／アナログ変換回路ｘＣ２（ｉ）及びｘＣ２（ｊ）に選択出力される。
【０１２４】
デジタル／アナログ変換回路ｘＣ２（ｉ）には、第１階調電圧生成部ｘＣ１６から２５６階調の第１階調電圧ＶＰ０〜ＶＰ２５５（正極性）が入力されており、デジタル形式の表示データをアナログ形式の表示データ（正極性電圧）に変換して、ソースアンプ回路ｘＣ３（ｉ）に出力する。一方、デジタル／アナログ変換回路ｘＣ２（ｊ）には、第２階調電圧生成部ｘＣ１７から２５６（＝２8）階調の第２階調電圧ＶＮ０〜ＶＮ２５５（負極性）が入力されており、デジタル形式の表示データをアナログ形式の表示データ（負極性電圧）に変換して、ソースアンプ回路ｘＣ３（ｊ）に出力する。
【０１２５】
ソースアンプ回路ｘＣ３（ｉ）は、デジタル／アナログ変換回路ｘＣ２（ｉ）から入力される表示データ（正極性信号）の電流能力を増強して後段に設けられたセレクタｘＣ４の第１入力端に出力する。一方、ソースアンプ回路ｘＣ３（ｊ）は、デジタル／アナログ変換回路ｘＣ２（ｊ）から入力される表示データ（負極性信号）の電流能力を増強して後段に設けられたセレクタｘＣ４の第２入力端に出力する。なお、ソースアンプ回路ｘＣ３（ｉ）及びｘＣ３（ｊ）には、それぞれ、アンプイネーブル信号とバイアス電流が入力されている。
【０１２６】
セレクタｘＣ４は、互いに隣り合う出力端子（図３１ではいずれも不図示）の相互間でソースアンプ回路ｘＣ３（ｉ）及びｘＣ３（ｊ）の出力先を適宜切り替える。
【０１２７】
（第１の技術的特徴について）
以下で説明する第１の技術的特徴は、レギュレータアンプを備えた電圧増幅回路、並びに、これを用いた階調電圧生成回路及び画素駆動装置（液晶駆動装置）に関する。
【０１２８】
なお、先出の図面と照らし合わせた場合、第１の技術的特徴は、図２８のソースドライバ回路ｘＡ３に関するものであり、より具体的には、図２９のソースドライバ部ｘＢ９、さらには、図３０の第１階調電圧生成部ｘＣ１６及び第２階調電圧生成部ｘＣ１７ないしその周辺回路に関するものであると言える。
【０１２９】
図１は、第１の技術的特徴に係る液晶駆動装置の一実施形態を示すブロック図である。本実施形態の液晶駆動装置ａ１は、不図示の映像ソースから入力されるｘ系統のデジタル画素信号ＤＰ１〜ＤＰｘ（ｍビット）をアナログ画素信号ＡＰ１〜ＡＰｘに変換し、これを液晶ディスプレイパネルａ２の各画素（液晶ディスプレイパネルａ２がアクティブマトリクス型である場合には、液晶ディスプレイパネルａ２の各画素に接続されたアクティブ素子のソース端子）に供給する手段であって、階調電圧生成回路ａ１０と、ｘ系統のデジタル／アナログ変換器ａ２０−１〜ａ２０−ｘと、ｘ系統のバッファａ３０−１〜ａ３０−ｘと、を有して成る。
【０１３０】
階調電圧生成回路ａ１０は、デジタル／アナログ変換器ａ２０−１〜ａ２０−ｘにｎ系統（ただし、ｎ＝２m−１）の階調電圧ＶＧ０〜ＶＧｎを供給する。なお、階調電圧生成回路ａ１０の内部構成や動作については後述する。
【０１３１】
デジタル／アナログ変換器ａ２０−１〜ａ２０−ｘは、デジタル画素信号ＤＰ１〜ＤＰｘをアナログ画素信号ＡＰ１〜ＡＰｘに変換する。
【０１３２】
バッファａ３０−１〜ａ３０−ｘは、アナログ画素信号ＡＰ１〜ＡＰｘの電流能力を増強して液晶ディスプレイパネルａ２に供給する。
【０１３３】
液晶ディスプレイパネルａ２は、アナログ画素信号ＡＰ１〜ＡＰｘの電圧値に応じて光透過率が変化する液晶素子を画素として用いた映像出力手段である。
【０１３４】
図２は、階調電圧生成回路ａ１０の第１構成例を示すブロック図である。本構成例の階調電圧生成回路ａ１０は、抵抗ラダー１００と、上限電圧設定回路２００と、下限電圧設定回路３００と、を有して成る。
【０１３５】
抵抗ラダー１００は、一端に印加される上限電圧ＶＨ２と他端に印加される下限電圧ＶＬ２との間を分圧してｎ系統の階調電圧ＶＧ０〜ＶＧｎを生成する。なお、本実施形態の階調電圧生成回路ａ１０は、後述の上限電圧設定値ＳＨ及び下限電圧設定値ＳＬに基づいて、上限電圧ＶＨ２と下限電圧ＶＬ２を任意に調整することが可能な構成とされている。このような構成とすることにより、液晶ディスプレイパネルａ２毎に異なるガンマ特性に応じて、階調電圧ＶＧ０〜ＶＧｎの最適化（ガンマ補正）を行うことが可能となる。
【０１３６】
上限電圧設定回路２００は、上限電圧設定値ＳＨ（例えば７ビット）に基づいて、上限電圧ＶＨ２（例えば４〜６Ｖ）を生成する手段であり、ＳＨレジスタ２０１と、ＶＨ１生成部２０２と、オペアンプ２０３と、フィードバック抵抗部２０４と、を有して成る。
【０１３７】
ＳＨレジスタ２０１は、回路外部から入力される上限電圧設定値ＳＨを格納する。
【０１３８】
ＶＨ１生成部２０２は、ＳＨレジスタ２０１に格納された上限電圧設定値ＳＨに基づいて、電源電圧ＶＲ（例えば１．５Ｖ）から入力電圧ＶＨ１（例えば０．８〜１．２Ｖ）を生成する。
【０１３９】
オペアンプ２０３は、入力電圧ＶＨ１と帰還電圧ＶＨ３が一致するように入力電圧ＶＨ１を増幅して出力電圧ＶＨ２を生成し、これを上限電圧ＶＨ２として抵抗ラダー１００の一端に印加する。
【０１４０】
フィードバック抵抗部２０４は、一端に印加される出力電圧ＶＨ２と他端に印加される接地電圧ＧＮＤとの間を分圧して帰還電圧ＶＨ３を生成する。
【０１４１】
上記構成から成る上限電圧設定回路２００において、フィードバック抵抗部２０４で設定されるフィードバックゲインαは固定されており、入力電圧ＶＨ１と出力電圧ＶＨ２との間には、下記（２）式が成立する。
【０１４２】
ＶＨ２＝α×ＶＨ１  …  （２）
【０１４３】
このように、本構成例の階調電圧生成回路ａ１０において、上限電圧設定回路２００については、後述する下限電圧設定回路３００と異なり、従来例の電圧増幅回路（先出の図８を参照）と同等の構成が採用されている。これは、出力電圧ＶＨ２の生成に際して、入力電圧ＶＨ１を接地電圧ＧＮＤの近傍まで引き下げる必要はなく、接地電圧ＧＮＤの揺れやノイズなどに対して動作が不安定になるおそれは小さいからである。
【０１４４】
なお、図３は、上限電圧設定値ＳＨと入力電圧ＶＨ１及び出力電圧ＶＨ２との関係を示す図であり、フィードバックゲインα＝５に設定されているときの相関関係を例示している。この場合、上限電圧設定値ＳＨに応じた入力電圧ＶＨ１の可変域を０．８〜１．２Ｖとすることにより、出力電圧ＶＨ２の可変域を４〜６Ｖに設定することができる。
【０１４５】
下限電圧設定回路３００は、下限電圧設定値ＳＬ（例えば７ビット）に基づいて、下限電圧ＶＬ２（例えば０．２〜３．３７５Ｖ）を生成する手段であり、ＳＬレジスタ３０１と、ＶＬ１生成部３０２と、オペアンプ３０３と、フィードバック抵抗部３０４と、セレクタ制御部３０５と、セレクタ３０６と、を有して成る。
【０１４６】
ＳＬレジスタ３０１は、回路外部から入力される下限電圧設定値ＳＬを格納する。
【０１４７】
ＶＨ１生成部３０２は、ＳＬレジスタ３０１に格納された下限電圧設定値ＳＬに基づいて、電源電圧ＶＲ（例えば１．５Ｖ）から入力電圧ＶＬ１（例えば、０．２０５〜０．６７５Ｖ（ＶＬ４＝ＧＮＤ時）、及び、１．２４〜１．４Ｖ（ＶＬ４＝ＶＲ時））を生成する。なお、ＶＨ１生成部３０２は、下限電圧設定値ＳＬの可変域全体にわたり、下限電圧設定値ＳＬに対して出力電圧ＶＬ２が線形的に変化するように入力電圧ＶＬ１を生成する構成とされており、セレクタ３０６の選択状態（基準電圧ＶＬ４として接地電圧ＧＮＤと電源電圧ＶＲのいずれが選択されているか）に応じて、入力電圧ＶＬ１の可変域が不連続となっている（後出の図４を参照）。
【０１４８】
オペアンプ３０３は、入力電圧ＶＬ１と帰還電圧ＶＬ３が一致するように入力電圧ＶＬ１を増幅して出力電圧ＶＬ２を生成し、これを下限電圧ＶＬ２として抵抗ラダー１００の他端に印加する。
【０１４９】
フィードバック抵抗部３０４は、一端に印加される出力電圧ＶＬ２と他端に印加される基準電圧ＶＬ４との間を分圧して帰還電圧ＶＬ３を生成する。
【０１５０】
セレクタ制御部３０５は、下限電圧設定値ＳＬに基づいてセレクタ制御信号ＳＳを生成する。より具体的に説明すると、セレクタ制御部３０５は、下限電圧設定値ＳＬが所定値ＳＬｚ（本構成例では、ＳＬｚ＝３２ｄ（０１０００００ｂ））以上であるときに、セレクタ制御信号ＳＳをハイレベルとし、下限電圧設定値ＳＬが所定値ＳＬｚ未満であるときに、セレクタ制御信号ＳＳをローレベルとする。なお、本構成例のセレクタ制御部３０５では、下限電圧設定値ＳＬの上位２ビット分（ＳＬ＜７＞とＳＬ＜６＞）を論理和演算することにより、セレクタ制御信号ＳＳを生成することが可能である。
【０１５１】
セレクタ３０６は、セレクタ制御信号ＳＳに基づいて基準電圧ＶＬ４を複数の候補（接地電圧ＧＮＤ／電源電圧ＶＲ）から選択する。より具体的に説明すると、セレクタ３０６は、下限電圧設定値ＳＬが所定値ＳＬｚ以上であって、セレクタ制御信号ＳＳがハイレベルとされているときに、第１基準電圧（本構成例では接地電圧ＧＮＤ）を選択し、下限電圧設定値ＳＬが所定値ＳＬｚ未満であって、セレクタ制御信号ＳＳがローレベルとされているときに、第１基準電圧よりも高い第２基準電圧（本構成例では電源電圧ＶＲ）を選択する。
【０１５２】
上記構成から成る下限電圧設定回路３００において、フィードバック抵抗部３０４で設定されるフィードバックゲインαは、先に述べた上限電圧設定回路２００と同様に固定されているが、基準電圧ＶＬ４として接地電圧ＧＮＤが選択されるか、電源電圧ＶＲが選択されるかに応じて、帰還電圧ＶＬ３に対する電圧オフセットの有無が切り換えられる。
【０１５３】
すなわち、基準電圧ＶＬ４として接地電圧ＧＮＤが選択されている場合には、入力電圧ＶＬ１と出力電圧ＶＬ２との間に下記（３）式が成立し、基準電圧ＶＬ４として電源電圧ＶＲが選択されている場合には、入力電圧ＶＬ１と出力電圧ＶＬ２との間に下記（４）式が成立する。なお、下記（４）式中におけるパラメータβは、オフセットゲインである。
【０１５４】
ＶＬ２＝α×ＶＬ１            …  （３）
ＶＬ２＝α×ＶＬ１−β×ＶＲ  …  （４）
【０１５５】
図４は、下限電圧設定値ＳＬと入力電圧ＶＬ１及び出力電圧ＶＬ２との関係を示す図であり、フィードバックゲインα＝５、オフセットゲインβ＝４に設定されているときの相関関係を例示している。
【０１５６】
下限電圧設定値ＳＬが所定値ＳＬｚ（＝３２ｄ）以上であり、セレクタ制御信号ＳＳがハイレベルとされているときには、基準電圧ＶＬ４として接地電圧ＧＮＤが選択される。この場合には、上記（３）式に基づいて、下限電圧設定値ＳＬ（＝３２ｄ〜１２７ｄ）に応じた入力電圧ＶＬ１の可変域を０．２０５〜０．６７５Ｖとすることにより、出力電圧ＶＬ２の可変域を１．０２５〜３．３７５Ｖに設定することができる。
【０１５７】
また、下限電圧設定値ＳＬが所定値ＳＬｚ（＝３２ｄ）未満であって、セレクタ制御信号ＳＳがローレベルとされているときには、基準電圧ＶＬ４として電源電圧ＶＲが選択され、帰還電圧ＶＬ３に対する電圧オフセットが与えられる。この場合には、上記（４）式に基づいて、下限電圧設定値ＳＬ（＝０ｄ〜３１ｄ）に応じた入力電圧ＶＬ１の可変域を１．２４〜１．４Ｖとすることにより、出力電圧ＶＬ２の可変域を０．２〜１Ｖに設定することができる。すなわち、ＶＬ１生成部３０２では、１Ｖ以下の低い出力電圧ＶＬ２を生成する場合であっても、入力電圧ＶＬ１を０．２Ｖ以下に引き下げる必要がなくなるので、接地電圧ＧＮＤの揺れやノイズ等に対して動作が不安定になるおそれが小さくなる。
【０１５８】
このように、本構成例の下限電圧設定回路３００であれば、可変域が制限されている入力電圧ＶＬ１から所望の可変域（トータル的には０．２〜３．３７５Ｖ）を有する出力電圧ＶＬ２を安定して生成することが可能となる。
【０１５９】
また、今回新たに設けられたセレクタ制御部３０５やセレクタ３０６については、論理和演算器やアナログスイッチなど、少数の回路素子を追加するだけで容易に実現することができるので、フィードバックゲインαを可変制御する構成に比べて、部品点数の増加や制御の複雑化を招かずに済む。
【０１６０】
図５は、ＶＬ４切換時に生じる問題（リニアリティ崩れ）を説明するための図である。図５に示すように、基準電圧ＶＬ４を複数の候補（接地電圧ＧＮＤ／電源電圧ＶＲ）から選択した場合、その切換前後で下限電圧設定値ＳＬに対する出力電圧ＶＬ２のリニアリティが崩れるおそれがある。このようなリニアリティの崩れを生じる要因としては、基準電圧ＶＬ４の切換制御に関わる回路系のオフセットばらつき（電源電圧ＶＲのばらつき、フィードバック抵抗部３０４を形成する抵抗素子の抵抗値ばらつき、及び、セレクタ３０６を形成するスイッチ素子のオン抵抗値ばらつきなど）を挙げることができるが、これらの要因を全て排除することは極めて困難である。
【０１６１】
以下では、上記の課題を克服するための追加的な構成について、詳細な説明を行う。
【０１６２】
図６は、階調電圧生成回路ａ１０の第２構成例を示すブロック図である。図６に示すように、本構成例の階調電圧生成回路ａ１０は、先述の第１構成例とほぼ同様の構成から成る。そこで、先述の第１構成例と同様の構成要素については、図２と同一符号を付すことで重複した説明を割愛し、以下では、本構成例の特徴部分について重点的な説明を行う。
【０１６３】
本構成例の階調電圧生成回路ａ１０は、新たに、不揮発性メモリ３０７と、ＴＬ１レジスタ３０８と、ＴＬ２レジスタ３０９と、第２セレクタ３１０と、を有して成る。
【０１６４】
不揮発性メモリ３０７は、第２セレクタ３１０での選択候補となる複数のトリミングテーブル（本構成例では、第１トリミングテーブルＴＬ１と、第２トリミングテーブルＴＬ２）を不揮発的に記憶する。なお、不揮発性メモリ３０７としては、ＯＴＰＲＯＭ［One  Time  Programmable  Read  Only  Memory］やＥＥＰＲＯＭ［Electrically  Erasable  PROM］或いはフラッシュメモリなどを用いることができる。また、不揮発性メモリ３０７に格納されている第１トリミングテーブルＴＬ１や第２トリミングテーブルＴＬ２は、液晶駆動装置ａ１の起動シーケンスにおいて、自動的に読み出し動作が行われる。
【０１６５】
ＴＬ１レジスタ３０８は、液晶駆動装置ａ１の起動時（延いては、下限電圧設定回路３００の起動時）において、不揮発メモリ３０７から読み出される第１トリミングテーブルＴＬ１を格納する。なお、第１トリミングテーブルＴＬ１は、基準電圧ＶＬ４として接地電圧ＧＮＤが選択されている状態で、フィードバック抵抗部３０４の分圧比が最適となるように合わせ込まれたトリミングテーブルである。
【０１６６】
ＴＬ２レジスタ３０９は、液晶駆動装置ａ１の起動時（延いては、下限電圧設定回路３００の起動時）において、不揮発メモリ３０７から読み出される第２トリミングテーブルＴＬ１を格納する。なお、第２トリミングテーブルＴＬ２は、基準電圧ＶＬ４として電源電圧ＶＲが選択されている状態で、フィードバック抵抗部３０４の分圧比が最適となるように合わせ込まれたトリミングテーブルである。
【０１６７】
第２セレクタ３１０は、セレクタ制御信号ＳＳに基づいて、フィードバック抵抗部３０４に供給すべきトリミングテーブルを複数の候補（本構成例では、第１トリミングテーブルＴＬ１と第２トリミングテーブルＴＬ２）から選択する。より具体的に説明すると、第２セレクタ３１０は、下限電圧設定値ＳＬが所定値ＳＬｚ以上であって、セレクタ制御信号ＳＳがハイレベルとされているときに、第１トリミングテーブルＴＬ１を選択し、下限電圧設定値ＳＬが所定値ＳＬｚ未満であって、セレクタ制御信号ＳＳがローレベルとされているときに、第２トリミングテーブルＴＬ２を選択する。
【０１６８】
フィードバック抵抗部３０４は、第２セレクタ３１０で選択されたトリミングテーブルに基づいて自身の分圧比を微調整する。
【０１６９】
このように、基準電圧ＶＬ４として接地電圧ＧＮＤが選択されている状態で、フィードバック抵抗部３０４の分圧比が最適となるように合わせ込まれた第１トリミングテーブルＴＬ１と、基準電圧ＶＬ４として電源電圧ＶＲが選択されている状態で、フィードバック抵抗部３０４の分圧比が最適となるように合わせ込まれた第２トリミングテーブルＴＬ２と、を個別に用意しておき、基準電圧ＶＬ４の切換とトリミングテーブルの切換を同時に行う構成であれば、基準電圧ＶＬ４の切換前後で、下限電圧設定値ＳＬに対する出力電圧ＶＬ２のリニアリティを維持することが可能となる。
【０１７０】
図７は、第１トリミングテーブルＴＬ１と第２トリミングテーブルＴＬ２との切換制御によって享受できる効果（リニアリティ維持）を説明するための図である。
【０１７１】
また、本構成例の下限電圧設定回路３００は、先述した通り、液晶駆動装置ａ１の起動シーケンスにおいて、不揮発性メモリ３０７に格納されている第１トリミングテーブルＴＬ１及び第２トリミングテーブルＴＬ２をそれぞれＴＬ１レジスタ３０８及びＴＬ２レジスタ３０９に予め読み込んでおく構成とされている。このような構成とすることにより、基準電圧ＶＬ４の切換制御に遅れることなく、トリミングテーブルの切換制御を実施することが可能となる。
【０１７２】
なお、上記の実施形態では、液晶駆動に用いられる階調電圧の下限値を設定する手段として、第１の技術的特徴に係る電圧増幅回路を適用した構成を例示して説明を行ったが、第１の技術的特徴の適用対象はこれに限定されるものではなく、その他の用途（例えば液晶以外の画素駆動）に供される電圧増幅回路についても広く適用することが可能である。
【０１７３】
また、第１の技術的特徴の構成は、上記実施形態のほか、その主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０１７４】
（第２の技術的特徴について）
以下で説明する第２の技術的特徴は、ドット反転方式やカラム反転方式など、液晶素子に印加される出力信号の極性反転制御を行う液晶駆動装置、及び、これを用いた液晶表示装置に関する。
【０１７５】
なお、先出の図面と照らし合わせた場合、第２の技術的特徴は、図２８のソースドライバ回路ｘＡ３に関するものであり、より具体的には、図２９のソースドライバ部ｘＢ９、さらには、図３０のソースアンプ回路ｘＣ３（ｉ）及びｘＣ３（ｊ）ないしその周辺回路に関するものであると言える。
【０１７６】
まず、第２の技術的特徴に係る液晶表示装置の第１実施形態について詳細に説明する。図９は、第２の技術的特徴に係る液晶表示装置の第１実施形態を示す模式図である。本実施形態の液晶表示装置は、液晶駆動装置ｂ１と、ＴＦＴ方式の液晶表示パネルｂ２と、を有して成る。
【０１７７】
液晶駆動装置ｂ１は、図示されていない映像ソースから入力されるｘ系統の入力信号Ｉ（ｋ）（ただし、ｋ＝１、２、…、ｘ、以下同様）を出力信号Ｏ（ｋ）に変換し、これを液晶表示パネルｂ２の各画素（より正確には、液晶表示パネルｂ２の各画素に接続されたアクティブ素子のソース端子）に供給する半導体装置（いわゆるソースドライバＩＣ）である。
【０１７８】
また、液晶駆動装置ｂ１は、液晶表示パネルｂ２の駆動に際して、ｘ列の液晶素子に印加される出力信号Ｏ（ｋ）の極性反転制御を行うものであり、図９に示す通り、デジタル／アナログ変換器Ａ１（ｋ）及びＢ１（ｋ）と、ソースアンプＡ２（ｋ）及びＢ２（ｋ）と、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ３（ｋ）及びＢ４（ｋ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ４（ｋ）及びＢ３（ｋ）と、を集積化して成る。
【０１７９】
デジタル／アナログ変換器Ａ１（ｋ）は、接地電圧ＧＮＤ（基準電圧に相当）とこれよりも高い正電源電圧ＶＤＤ（第１電源電圧に相当、例えば＋６Ｖ）との間で駆動され、デジタル形式の入力信号Ｉ（ｋ）をアナログ形式の正極性電圧に変換する。なお、デジタル／アナログ変換器Ａ１（ｋ）で生成される正極性電圧は、入力信号Ｉ（ｋ）のデータ値に応じて、接地電圧ＧＮＤと正電源電圧ＶＤＤとの間で離散的に変化する階調電圧となる。
【０１８０】
デジタル／アナログ変換器Ｂ１（ｋ）は、接地電圧ＧＮＤとこれよりも低い負電源電圧ＶＥＥ（第２電源電圧に相当、例えば−６Ｖ）との間で駆動され、デジタル形式の入力信号Ｉ（ｋ）をアナログ形式の負極性電圧に変換する。なお、デジタル／アナログ変換器Ｂ１（ｋ）で生成される負極性電圧は、入力信号Ｉ（ｋ）のデータ値に応じて、接地電圧ＧＮＤと負電源電圧ＶＥＥとの間で離散的に変化する階調電圧となる。
【０１８１】
ソースアンプＡ２（ｋ）は、接地電圧ＧＮＤと正電源電圧ＶＤＤとの間で駆動され、デジタル／アナログ変換器Ａ１（ｋ）から入力される正極性電圧の電流能力を増強して出力する第１アンプである。
【０１８２】
ソースアンプＢ２（ｋ）は、接地電圧ＧＮＤと負電源電圧ＶＥＥとの間で駆動され、デジタル／アナログ変換器Ｂ１（ｋ）から入力される負極性電圧の電流能力を増強して出力する第２アンプである。
【０１８３】
トランジスタＡ３（ｋ）は、ソースアンプＡ２（ｋ）の出力端と外部端子Ｔ（ｋ）との間に接続された第１スイッチである。トランジスタＡ３（ｋ）のドレインは、ソースアンプＡ２（ｋ）の出力端に接続されている。トランジスタＡ３（ｋ）のソースは、外部端子Ｔ（ｋ）に接続されている。トランジスタＡ３（ｋ）のゲートは、不図示の極性反転制御部に接続されている。トランジスタＡ３（ｋ）のバックゲートは、正電源電圧ＶＤＤの印加端に接続されている。
【０１８４】
トランジスタＢ３（ｋ）は、ソースアンプＢ２（ｋ）の出力端と外部端子Ｔ（ｋ）との間に接続された第２スイッチである。トランジスタＢ３（ｋ）のドレインは、ソースアンプＢ２（ｋ）の出力端に接続されている。トランジスタＢ３（ｋ）のソースは、外部端子Ｔ（ｋ）に接続されている。トランジスタＢ３（ｋ）のゲートは、不図示の極性反転制御部に接続されている。トランジスタＢ３（ｋ）のバックゲートは、負電源電圧ＶＥＥの印加端に接続されている。
【０１８５】
なお、トランジスタＡ３（ｋ）及びＢ３（ｋ）は、各々のゲート・ソース間やゲート・ドレイン間に対して、非常に大きな電位差（最大でＶＤＤ−ＶＥＥ）が印加されることから、素子サイズの大きい高耐圧素子（例えば、２０Ｖ耐圧素子）を用いる必要がある。
【０１８６】
トランジスタＡ４（ｋ）は、ソースアンプＡ２（ｋ）の出力端と接地電圧ＧＮＤの印加端との間に接続された第３スイッチである。トランジスタＡ４（ｋ）のドレインは、ソースアンプＡ２（ｋ）の出力端に接続されている。トランジスタＡ４（ｋ）のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＡ４（ｋ）のゲートは、不図示の極性反転制御部に接続されている。
【０１８７】
トランジスタＢ４（ｋ）は、ソースアンプＢ２（ｋ）の出力端と接地電圧ＧＮＤの印加端との間に接続された第４スイッチである。トランジスタＢ４（ｋ）のドレインは、ソースアンプＢ２（ｋ）の出力端に接続されている。トランジスタＢ４（ｋ）のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＢ４（ｋ）のゲートは、不図示の極性反転制御部に接続されている。
【０１８８】
トランジスタＡ３（ｋ）のソース・バックゲート間には、ボディダイオードＡ５（ｋ）が寄生している。ボディダイオードＡ５（ｋ）のアノードは、トランジスタＡ３（ｋ）のソースに接続されている。ボディダイオードＡ５（ｋ）のカソードは、トランジスタＡ３（ｋ）のバックゲートに接続されている。つまり、ボディダイオードＡ５（ｋ）は、外部端子Ｔ（ｋ）と正電源電圧ＶＤＤの印加端との間に接続されている。従って、トランジスタＡ３（ｋ）のレイアウトを工夫することにより、これに寄生するボディダイオードＡ５（ｋ）を外部端子Ｔ（ｋ）の静電保護ダイオード（正サージ保護素子）として流用することができる。なお、トランジスタＡ３（ｋ）のレイアウトについては、後ほど詳述する。
【０１８９】
トランジスタＢ３（ｋ）のソース・バックゲート間には、ボディダイオードＢ５（ｋ）が寄生している。ボディダイオードＢ５（ｋ）のカソードは、トランジスタＢ３（ｋ）のソースに接続されている。ボディダイオードＢ５（ｋ）のアノードは、トランジスタＢ３（ｋ）のバックゲートに接続されている。つまり、ボディダイオードＢ５（ｋ）は、外部端子Ｔ（ｋ）と負電源電圧ＶＥＥの印加端との間に接続されている。従って、トランジスタＢ５（ｋ）のレイアウトを工夫することにより、これに寄生するボディダイオードＢ５（ｋ）を外部端子Ｔ（ｋ）の静電保護ダイオード（負サージ保護素子）として流用することができる。なお、トランジスタＢ３（ｋ）のレイアウトについては、後ほど詳述する。
【０１９０】
液晶表示パネルｂ２は、出力信号Ｏ（ｋ）の電圧値に応じて光透過率が変化するｘ列の液晶素子を画素として用いた映像出力手段である。
【０１９１】
上記構成から成る液晶駆動装置ｂ１では、トランジスタＡ３（ｋ）及びＢ３（ｋ）を相補的にオン／オフさせることにより、外部端子Ｔ（ｋ）から液晶素子に印加される出力信号Ｏ（ｋ）の極性反転制御を行う液晶駆動方式（ドット反転方式やカラム反転方式など）が採用されている。
【０１９２】
図１０は、液晶駆動装置ｂ１による極性反転制御の一例を示すタイミングチャートであり、紙面の上部から順番に、出力信号Ｏ（ｋ）の電圧レベル、ＲＧＢの選択状態、出力信号Ｏ（ｋ）の極性状態（正極性（ＰＯＳ）フレームまたは負極性（ＮＥＧ）フレーム）、トランジスタＡ３（ｋ）のゲート電圧、トランジスタＡ４（ｋ）のゲート電圧、トランジスタＢ３（ｋ）のゲート電圧、及び、トランジスタＢ４（ｋ）のゲート電圧がそれぞれ描写されている。
【０１９３】
図１０に示す通り、正極性フレーム（時刻ｔ１１〜ｔ１２）においては、トランジスタＡ３（ｋ）がオンとされ、トランジスタＢ３（ｋ）がオフとされる。すなわち、出力信号Ｏ（ｋ）として、ソースアンプＡ２（ｋ）で生成される正極性のアナログ信号が選択される。一方、負極性フレーム（時刻ｔ１２〜ｔ１３）では、トランジスタＡ３（ｋ）がオフとされ、トランジスタＢ３（ｋ）がオンとされる。すなわち、出力信号Ｏ（ｋ）として、ソースアンプＢ２（ｋ）で生成される負極性のアナログ信号が選択される。
【０１９４】
このような出力信号Ｏ（ｋ）の極性反転制御を行う構成であれば、液晶素子に対して一方向の電圧が継続的に印加され続けることがないので、液晶素子の劣化を抑えることが可能となる。
【０１９５】
また、上記した出力信号Ｏ（ｋ）の極性反転制御を行う構成であれば、液晶表示パネルｂ２のコモン電圧ＣＯＭ（全ての液晶素子の対向電極に対して共通に印加される電圧）を接地電圧ＧＮＤに固定することができるので、液晶表示パネルｂ２の対向容量に対する充放電が不要となり、消費電力の低減を実現することが可能である。
【０１９６】
また、出力信号Ｏ（ｋ）を正極性から負極性に反転させるタイミング（時刻ｔ１２）では、トランジスタＡ３（ｋ）がオフされてトランジスタＢ３（ｋ）がオンされる前に、トランジスタＡ４（ｋ）が所定のオン期間Ｔｏｎだけオンとされて、出力信号Ｏ（ｋ）を負極性から正極性に反転させるタイミング（時刻ｔ１１、ｔ１３）では、トランジスタＢ３（ｋ）がオフされてトランジスタＡ３（ｋ）がオンされる前に、トランジスタＢ４（ｋ）が所定のオン期間Ｔｏｎだけオンとされる。
【０１９７】
このように、出力信号Ｏ（ｋ）の極性反転に際して、出力信号Ｏ（ｋ）を一旦接地電圧ＧＮＤに設定する構成であれば、出力信号Ｏ（ｋ）の極性反転時に生じる電位差を小さく抑えて、液晶素子の駆動電流を低減することが可能となる。
【０１９８】
また、本実施形態の液晶駆動装置ｂ１では、従来（図１０中の実線と破線を比較参照）と異なるタイミングでチャージシェア用（ＧＮＤショート用）のトランジスタＡ４（ｋ）及びＢ４（ｋ）をオンさせることにより、トランジスタＡ３（ｋ）及びＢ３（ｋ）よりもソースアンプ側に、トランジスタＡ４（ｋ）及びＢ４（ｋ）を設けることが可能となる。従って、トランジスタＡ４（ｋ）及びＢ４（ｋ）については、そのゲート・ソース間に印加される電位差が最大でも（ＶＤＤ−ＧＮＤ）または（ＧＮＤ−ＶＥＥ）に抑えられる。その結果、トランジスタＡ４（ｋ）及びＢ４（ｋ）としては、高耐圧素子（例えば、２０Ｖ耐圧素子）よりも素子サイズの小さい中耐圧素子（例えば７Ｖ耐圧素子）を用いれば足りるので、液晶駆動装置ｂ１の小型化（チップ面積縮小）を実現することが可能となる。
【０１９９】
なお、図１０では、トランジスタＡ４（ｋ）及びＢ４（ｋ）のオン期間Ｔｏｎがいずれも誇張的に長く描写されているが、実際の設定では、例えば、出力信号Ｏ（ｋ）が正電源電圧ＶＤＤ或いは負電源電圧ＶＥＥから接地電圧ＧＮＤとなるまでに要する期間とすればよく、トランジスタＡ４（ｋ）及びＢ４（ｋ）のオン期間Ｔｏｎは、一のフレーム期間に比べて十分に短いものとなる。
【０２００】
次に、ボディダイオードＡ５（ｋ）及びＢ５（ｋ）をそれぞれ外部端子Ｔ（ｋ）の静電保護ダイオードとして流用するために工夫すべきトランジスタＡ３（ｋ）及びＢ３（ｋ）の素子レイアウトについて、詳細な説明を行う。
【０２０１】
図１１Ａは、トランジスタＡ３（ｋ）のレイアウト例を示した上面図であり、図１１Ｂは、トランジスタＡ３（ｋ）のγ−γ’断面図である。Ｐ型半導体のＰサブ１１内には、Ｎ型半導体のＮウェル１２が形成されている。Ｎウェル１２内には、Ｐ型半導体の第１ソース領域１３ａ及び第２ソース領域１３ｂと、Ｐ型半導体のドレイン領域１４と、が形成されている。第１ソース領域１３ａと第２ソース領域１３ｂは、ドレイン領域１４の両側に分離して設けられ、いずれも外部端子Ｔ（ｋ）に共通接続されている。すなわち、本レイアウト例のトランジスタＡ３（ｋ）では、外部端子Ｔ（ｋ）に直接接続される第１ソース領域１３ａ及び第２ソース領域１３ｂがトランジスタＡ３（ｋ）の外側となるように配置されている。Ｐサブ１１の表面上には、第１ソース領域１３ａとドレイン領域１４との間、及び、第２ソース領域１３ｂとドレイン領域１４との間に、それぞれ、ゲート１５ａ及び１５ｂが形成されている。また、Ｎウェル１２内には、ドレイン領域１４、第１ソース領域１３ａ、及び、第２ソース領域１３ｂを取り囲むように、Ｎ型半導体であるバックゲートのコンタクト領域１６が形成されている。なお、ドレイン領域１４、第１ソース領域１３ａ、及び、第２ソース領域１３ｂと、バックゲートのコンタクト領域１６とは、それぞれ所定の領域間距離Ｌｘ１（例えば２〜４μｍ）を隔てて形成されている。第１ソース領域１３ａ及び第２ソース領域１３ｂとバックゲートのコンタクト領域１６とのジャンクションには、ボディダイオードＡ５（ｋ）が寄生している。
【０２０２】
図１２Ａは、トランジスタＢ３（ｋ）のレイアウト例を示した上面図であり、図１２Ｂは、トランジスタＢ３（ｋ）のδ−δ’断面図である。Ｐ型半導体のＰサブ２１内には、Ｎ型半導体の第１ソース領域２３ａ及び第２ソース領域２３ｂと、Ｎ型半導体のドレイン領域２４と、が形成されている。第１ソース領域２３ａと第２ソース領域２３ｂは、ドレイン領域２４の両側に分離して設けられ、いずれも外部端子Ｔ（ｋ）に共通接続されている。すなわち、本レイアウト例のトランジスタＢ３（ｋ）では、外部端子Ｔ（ｋ）に直接接続される第１ソース領域２３ａ及び第２ソース領域２３ｂがトランジスタＢ３（ｋ）の外側となるように配置されている。Ｐサブ２１の表面上には、第１ソース領域２３ａとドレイン領域２４との間、及び、第２ソース領域２３ｂとドレイン領域２４との間に、それぞれ、ゲート２５ａ及び２５ｂが形成されている。また、Ｐサブ２１内には、ドレイン領域２４、第１ソース領域２３ａ、及び、第２ソース領域２３ｂを取り囲むように、Ｐ型半導体であるバックゲートのコンタクト領域２６が形成されている。なお、ドレイン領域２４、第１ソース領域２３ａ、及び、第２ソース領域２３ｂと、バックゲートのコンタクト領域２６とは、それぞれ、所定の距離Ｌｘ２（例えば２〜４μｍ）を隔てて形成されている。第１ソース領域２３ａ及び第２ソース領域２３ｂとバックゲートのコンタクト領域２６とのジャンクションには、ボディダイオードＢ５（ｋ）が寄生している。
【０２０３】
上記したトランジスタＡ３（ｋ）及びＢ３（ｋ）の素子レイアウトにおける第１の特徴点は、領域間距離Ｌｘ１、Ｌｘ２を十分に大きな値に設計したことである。通常のトランジスタを形成する場合には、上記の領域間距離Ｌｘ１、Ｌｘ２を１．２〜１．５μｍに設計することが一般的であるが、ボディダイオードＡ５（ｋ）及びＢ５（ｋ）を静電保護ダイオードとして流用するのであれば、上記の領域間距離Ｌｘ１、Ｌｘ２を２〜４μｍ（ダイオードを形成する場合と同程度の領域間距離）に設計することが望ましい。このような構成とすることにより、ボディダイオードＡ５（ｋ）及びＢ５（ｋ）への電流集中を効果的に防止することが可能となる。
【０２０４】
また、上記したトランジスタＡ３（ｋ）及びＢ３（ｋ）の素子レイアウトにおける第２の特徴点は、外部端子Ｔ（ｋ）に直接接続される第１ソース領域１３ａ及び２３ａ、並びに、第２ソース領域１３ｂ及び２３ｂがそれぞれトランジスタＡ３（ｋ）及びＢ３（ｋ）の外側となるように配置されていることである。このような素子レイアウトを採用することにより、トランジスタＡ３（ｋ）のソースとバックゲートとのジャンクション面積、及び、トランジスタＢ３（ｋ）のソースとバックゲートとのジャンクション面積をそれぞれ稼ぐことができるので、これらのジャンクションに寄生するボディダイオードの静電保護能力を高めることが可能となる。
【０２０５】
このように、液晶駆動装置ｂ１では、ボディダイオードＡ５（ｋ）及びＢ５（ｋ）をそれぞれ外部端子Ｔ（ｋ）の静電保護ダイオードとして流用することができるので、従来の静電保護ダイオードＥ５（ｋ）及びＦ５（ｋ）（図１４を参照））を設ける必要がなくなり、液晶駆動装置ｂ１の小型化（チップ面積縮小）に貢献することが可能となる。
【０２０６】
次に、第２の技術的特徴に係る液晶表示装置の第２実施形態について詳細に説明する。図１３は、第２の技術的特徴に係る液晶表示装置の第２実施形態を示す模式図である。図１３を見れば分かるように、本実施形態の液晶表示装置は、先出の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の構成要素については、図９と同一符号を付すことで重複した説明を省略し、以下では、第２実施形態に特有の構成要素についてのみ、重点的に説明を行うことにする。
【０２０７】
先出の第１実施形態では、ｘ個の外部端子Ｔ（ｋ）（ただし、ｋ＝１、２、…、ｘ）に対して、それぞれ、正極性回路（Ａ１（ｋ）〜Ａ５（ｋ））と負極性回路（Ｂ１（ｋ）〜Ｂ５（ｋ））を１組ずつ備えた構成とされていたが、第２実施形態では、互いに隣り合う第１外部端子Ｔ（ｉ）と第２外部端子Ｔ（ｉ＋１）（ただし、ｉ＝１、３、５、…、（ｘ−１）、以下同様）との間で、それぞれ正極性回路（Ａ１（ｊ）〜Ａ５（ｊ））と負極性回路（Ｂ１（ｊ）〜Ｂ５（ｊ））（ただし、ｊ＝｛（ｉ＋１）／２｝＝１、２、３、…、（ｘ／２）、以下同様）を１組ずつ共有する構成とされている。なお、ｘは２以上の偶数であるものとする。
【０２０８】
より具体的に述べると、本実施形態の液晶駆動装置ｂ１’は、デジタル／アナログ変換器Ａ１（ｊ）及びＢ１（ｊ）と、ソースアンプＡ２（ｊ）及びＢ２（ｊ）と、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ３（ｊ）及びＢ４（ｊ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ４（ｊ）及びＢ３（ｊ）と、を集積化して成るほか、さらに、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ３’（ｊ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＢ３’（ｊ）と、を集積化して成る。
【０２０９】
デジタル／アナログ変換器Ａ１（ｊ）は、接地電圧ＧＮＤと正電源電圧ＶＤＤとの間で駆動され、デジタル形式の入力信号ＩＡ（ｊ）をアナログ形式の正極性電圧に変換する。なお、デジタル／アナログ変換器Ａ１（ｊ）にて生成される正極性電圧は、入力信号ＩＡ（ｊ）のデータ値に応じて、接地電圧ＧＮＤと正電源電圧ＶＤＤとの間で離散的に変化する階調電圧となる。
【０２１０】
デジタル／アナログ変換器Ｂ１（ｊ）は、接地電圧ＧＮＤと負電源電圧ＶＥＥとの間で駆動され、デジタル形式の入力信号ＩＢ（ｊ）をアナログ形式の負極性電圧に変換する。なお、デジタル／アナログ変換器Ｂ１（ｊ）にて生成される負極性電圧は、入力信号ＩＢ（ｊ）のデータ値に応じて、接地電圧ＧＮＤと負電源電圧ＶＥＥとの間で離散的に変化する階調電圧となる。
【０２１１】
ソースアンプＡ２（ｊ）は、接地電圧ＧＮＤと正電源電圧ＶＤＤとの間で駆動され、デジタル／アナログ変換器Ａ１（ｊ）から入力される正極性電圧の電流能力を増強して出力する第１アンプである。
【０２１２】
ソースアンプＢ２（ｊ）は、接地電圧ＧＮＤと負電源電圧ＶＥＥとの間で駆動され、デジタル／アナログ変換器Ｂ１（ｊ）から入力される負極性電圧の電流能力を増強して出力する第２アンプである。
【０２１３】
トランジスタＡ３（ｊ）は、ソースアンプＡ２（ｊ）の出力端と第１外部端子Ｔ（ｉ）との間に接続された第１スイッチである。トランジスタＡ３（ｊ）のドレインは、ソースアンプＡ２（ｊ）の出力端に接続されている。トランジスタＡ３（ｊ）のソースは、第１外部端子Ｔ（ｉ）に接続されている。トランジスタＡ３（ｊ）のゲートは、不図示の極性反転制御部に接続されている。トランジスタＡ３（ｊ）のバックゲートは、正電源電圧ＶＤＤの印加端に接続されている。
【０２１４】
トランジスタＢ３（ｊ）は、ソースアンプＢ２（ｊ）の出力端と第１外部端子Ｔ（ｉ）との間に接続された第２スイッチである。トランジスタＢ３（ｊ）のドレインは、ソースアンプＢ２（ｊ）の出力端に接続されている。トランジスタＢ３（ｊ）のソースは、第１外部端子Ｔ（ｉ）に接続されている。トランジスタＢ３（ｊ）のゲートは、不図示の極性反転制御部に接続されている。トランジスタＢ３（ｊ）のバックゲートは、負電源電圧ＶＥＥの印加端に接続されている。
【０２１５】
なお、トランジスタＡ３（ｊ）及びＢ３（ｊ）は、各々のゲート・ソース間やゲート・ドレイン間に対して、非常に大きな電位差（最大でＶＤＤ−ＶＥＥ）が印加されることから、素子サイズの大きい高耐圧素子（例えば、２０Ｖ耐圧素子）を用いる必要がある。
【０２１６】
トランジスタＡ４（ｊ）は、ソースアンプＡ２（ｊ）の出力端と接地電圧ＧＮＤの印加端との間に接続された第３スイッチである。トランジスタＡ４（ｊ）のドレインは、ソースアンプＡ２（ｊ）の出力端に接続されている。トランジスタＡ４（ｊ）のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＡ４（ｊ）のゲートは、不図示の極性反転制御部に接続されている。
【０２１７】
トランジスタＢ４（ｊ）は、ソースアンプＢ２（ｊ）の出力端と接地電圧ＧＮＤの印加端との間に接続された第４スイッチである。トランジスタＢ４（ｊ）のドレインは、ソースアンプＢ２（ｊ）の出力端に接続されている。トランジスタＢ４（ｊ）のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＢ４（ｊ）のゲートは、不図示の極性反転制御部に接続されている。
【０２１８】
また、本実施形態で追加されたトランジスタＡ３’（ｊ）は、ソースアンプＡ２（ｊ）の出力端と第２外部端子Ｔ（ｉ＋１）との間に接続された第５スイッチである。トランジスタＡ３’（ｊ）のドレインは、ソースアンプＡ２（ｊ）の出力端に接続されている。トランジスタＡ３’（ｊ）のソースは、第２外部端子Ｔ（ｉ＋１）に接続されている。トランジスタＡ３’（ｊ）のゲートは、不図示の極性反転制御部に接続されている。トランジスタＡ３’（ｊ）のバックゲートは、正電源電圧ＶＤＤの印加端に接続されている。
【０２１９】
また、本実施形態で追加されたトランジスタＢ３’（ｊ）は、ソースアンプＢ２（ｊ）の出力端と第２外部端子Ｔ（ｉ＋１）との間に接続された第６スイッチである。トランジスタＢ３’（ｊ）のドレインは、ソースアンプＢ２（ｊ）の出力端に接続されている。トランジスタＢ３’（ｊ）のソースは、第２外部端子Ｔ（ｉ＋１）に接続されている。トランジスタＢ３’（ｊ）のゲートは、不図示の極性反転制御部に接続されている。トランジスタＢ３’（ｊ）のバックゲートは、負電源電圧ＶＥＥの印加端に接続されている。
【０２２０】
なお、トランジスタＡ３’（ｊ）及びＢ３’（ｊ）は、各々のゲート・ソース間やゲート・ドレイン間に対して非常に大きな電位差（最大でＶＤＤ−ＶＥＥ）が印加されることから、素子サイズの大きい高耐圧素子（例えば、２０Ｖ耐圧素子）を用いる必要がある。
【０２２１】
トランジスタＡ３（ｊ）のソース・バックゲート間には、ボディダイオードＡ５（ｊ）が寄生している。ボディダイオードＡ５（ｊ）のアノードは、トランジスタＡ３（ｊ）のソースに接続されている。ボディダイオードＡ５（ｊ）のカソードは、トランジスタＡ３（ｊ）のバックゲートに接続されている。つまり、ボディダイオードＡ５（ｊ）は、第１外部端子Ｔ（ｉ）と正電源電圧ＶＤＤの印加端との間に接続されている。従って、トランジスタＡ３（ｊ）のレイアウトを工夫することにより、これに寄生するボディダイオードＡ５（ｊ）を第１外部端子Ｔ（ｉ）の静電保護ダイオード（正サージ保護素子）として流用することができる。なお、トランジスタＡ３（ｊ）のレイアウトについては、先述した通りであるため、詳細な説明は割愛する。
【０２２２】
トランジスタＢ３（ｊ）のソース・バックゲート間には、ボディダイオードＢ５（ｊ）が寄生している。ボディダイオードＢ５（ｊ）のカソードは、トランジスタＢ３（ｊ）のソースに接続されている。ボディダイオードＢ５（ｊ）のアノードは、トランジスタＢ３（ｊ）のバックゲートに接続されている。つまり、ボディダイオードＢ５（ｊ）は、第１外部端子Ｔ（ｉ）と負電源電圧ＶＥＥの印加端との間に接続されている。従って、トランジスタＢ３（ｊ）のレイアウトを工夫することにより、これに寄生するボディダイオードＢ５（ｊ）を第１外部端子Ｔ（ｉ）の静電保護ダイオード（負サージ保護素子）として流用することができる。なお、トランジスタＢ３（ｊ）のレイアウトについては、先述した通りであるため、詳細な説明は割愛する。
【０２２３】
また、本実施形態で追加されたトランジスタＡ３’（ｊ）のソース・バックゲート間には、ボディダイオードＡ５’（ｊ）が寄生している。ボディダイオードＡ５’（ｊ）のアノードはトランジスタＡ３’（ｊ）のソースに接続されている。ボディダイオードＡ５’（ｊ）のカソードは、トランジスタＡ３’（ｊ）のバックゲートに接続されている。つまり、ボディダイオードＡ５’（ｊ）は、第２外部端子Ｔ（ｉ＋１）と正電源電圧ＶＤＤの印加端との間に接続されている。従って、トランジスタＡ３’（ｊ）のレイアウトを工夫することにより、これに寄生するボディダイオードＡ５’（ｊ）を第２外部端子Ｔ（ｉ＋１）の静電保護ダイオード（正サージ保護素子）として流用することができる。なお、トランジスタＡ３’（ｊ）のレイアウトについては、トランジスタＡ３（ｊ）と同様であるため、詳細な説明は割愛する。
【０２２４】
また、本実施形態で追加されたトランジスタＢ３’（ｊ）のソース・バックゲート間には、ボディダイオードＢ５’（ｊ）が寄生している。ボディダイオードＢ５’（ｊ）のカソードはトランジスタＢ３’（ｊ）のソースに接続されている。ボディダイオードＢ５’（ｊ）のアノードは、トランジスタＢ３’（ｊ）のバックゲートに接続されている。つまり、ボディダイオードＢ５’（ｊ）は、第２外部端子Ｔ（ｉ＋１）と負電源電圧ＶＥＥの印加端との間に接続されている。従って、トランジスタＢ３’（ｊ）のレイアウトを工夫することにより、これに寄生するボディダイオードＢ５’（ｊ）を第２外部端子Ｔ（ｉ＋１）の静電保護ダイオード（負サージ保護素子）として流用することができる。なお、トランジスタＢ３’（ｊ）のレイアウトについては、トランジスタＢ３（ｊ）と同様であるため、詳細な説明は割愛する。
【０２２５】
上記の構成から成る液晶駆動装置ｂ１’は、トランジスタＡ３（ｊ）とトランジスタＡ３’（ｊ）、並びに、トランジスタＢ３（ｊ）とトランジスタＢ３’（ｊ）を各々相補的にオン／オフさせることにより、第１外部端子Ｔ（ｉ）から液晶素子に印加される出力信号Ｏ（ｉ）とは逆の極性で、第２外部端子Ｔ（ｉ＋１）から液晶素子に印加される出力信号Ｏ（ｉ＋１）の極性反転制御を行う構成とされている。
【０２２６】
例えば、第１フレームでは、第１外部端子Ｔ（ｉ）から出力すべき画素信号が入力信号ＩＡ（ｊ）としてデジタル／アナログ変換器Ａ１（ｊ）に入力され、第２外部端子Ｔ（ｉ＋１）から出力すべき画素信号が入力信号ＩＢ（ｊ）としてデジタル／アナログ変換器Ｂ１（ｊ）に入力される。
【０２２７】
また、上記の第１フレームでは、トランジスタＡ３（ｊ）及びＢ３’（ｊ）がオンとされ、トランジスタＡ３’（ｊ）及びＢ３（ｊ）がオフとされる。
【０２２８】
このようなスイッチング制御により、上記の第１フレームでは、第１外部端子Ｔ（ｉ）から液晶素子に出力される出力信号Ｏ（ｉ）として、ソースアンプＡ２（ｊ）で生成される正極性のアナログ信号が選択され、第２外部端子Ｔ（ｉ＋１）から液晶素子に出力される出力信号Ｏ（ｉ＋１）として、ソースアンプＢ２（ｊ）で生成される負極性のアナログ信号が選択される。
【０２２９】
次に、上記の第１フレームに続く第２フレームでは、第１外部端子Ｔ（ｉ）から出力すべき画素信号が入力信号ＩＢ（ｊ）としてデジタル／アナログ変換器Ｂ１（ｊ）に入力され、第２外部端子Ｔ（ｉ＋１）から出力すべき画素信号が入力信号ＩＡ（ｊ）としてデジタル／アナログ変換器Ａ１（ｊ）に入力される。
【０２３０】
また、上記の第２フレームでは、第２トランジスタＡ３（ｊ）及びＢ３’（ｊ）がオフとされ、トランジスタＡ３’（ｊ）及びＢ３（ｊ）がオンとされる。
【０２３１】
このようなスイッチング制御により、上記の第２フレームでは、第１外部端子Ｔ（ｉ）から液晶素子に出力される出力信号Ｏ（ｉ）として、ソースアンプＢ２（ｊ）で生成される負極性のアナログ信号が選択され、第２外部端子Ｔ（ｉ＋１）から液晶素子に出力される出力信号Ｏ（ｉ＋１）として、ソースアンプＡ２（ｊ）で生成される正極性のアナログ信号が選択される。
【０２３２】
上記したように、第２実施形態の液晶駆動装置ｂ１’であれば、互いに隣り合う第１外部端子Ｔ（ｉ）と第２外部端子Ｔ（ｉ＋１）との間で、それぞれ正極性回路（Ａ１（ｊ）〜Ａ５（ｊ））と負極性回路（Ｂ１（ｊ）〜Ｂ５（ｊ））を１組ずつ共有することができるので、液晶駆動装置ｂ１’の小型化（チップ面積縮小）に貢献することが可能となる。
【０２３３】
なお、第２の技術的特徴の構成は、上記実施形態のほか、その主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０２３４】
例えば、上記実施形態では、第１電源電圧を正電源電圧ＶＤＤ、第２電源電圧を負電源電圧ＶＥＥ、基準電圧を接地電圧ＧＮＤとした構成を例に挙げて説明を行ったが、第２の技術的特徴の構成はこれに限定されるものではない。
【０２３５】
また、上記実施形態では、ＴＦＴ方式の液晶表示パネルを駆動する手段として、第２の技術的特徴に係る液晶駆動装置を用いた構成を示して説明を行ったが、第２の技術的特徴の適用対象はこれに限定されるものではなく、例えばＳＴＮ［Super  Twisted  Nematic］方式の液晶表示パネルを駆動する手段としても、第２の技術的特徴に係る液晶駆動装置を好適に用いることができる。
【０２３６】
（第３の技術的特徴について）
以下で説明する第３の技術的特徴は電源回路及びこれを用いた液晶駆動装置に関する。
【０２３７】
なお、先出の図面と照らし合わせた場合、第３の技術的特徴は、図２８のソースドライバ回路ｘＡ３に関するものであり、より具体的には、図２９のＬＣＤ電源回路ｘＢ１９ないしその周辺回路に関するものであると言える。
【０２３８】
図１６は、第３の技術的特徴に係る液晶表示装置の構成例を示すブロック図である。図１６に示す通り、本構成例の液晶表示装置は、液晶駆動装置ｃ１と、ＴＦＴ［Thin  Film  Transistor］方式の液晶表示パネルｃ２と、を有する。
【０２３９】
液晶駆動装置ｃ１は、不図示のホスト装置（マイコン等）から入力されるコマンドやデータに基づいて、液晶表示パネルｃ２の駆動制御を行う半導体集積回路装置であり、例えば、電源回路ｃ１０と、ロジック回路ｃ２０と、ソースドライバｃ３０と、ゲートドライバｃ４０と、ＴＦＴコントローラｃ５０と、を有する。
【０２４０】
電源回路ｃ１０は、電源電圧ＶＤＤの供給を受けて動作し、所定の正昇圧電圧ＶＳＰ及び負昇圧電圧ＶＳＮを生成する。なお、電源回路ｃ１０の内部構成及び動作については、後ほど詳細な説明を行う。
【０２４１】
ロジック回路ｃ２０は、ロジック電源電圧ＶＤＤＬの供給を受けて動作し、ホスト装置から入力されるコマンドやデータに基づいて、液晶駆動装置ｃ１の各部を統括的に制御する。特に、電源回路ｃ１０に対しては、イネーブル信号ＥＮやクロック信号ＣＬＫの送出を行う主体として機能する。
【０２４２】
ソースドライバｃ３０は、正昇圧電圧ＶＳＰ及び負昇圧電圧ＶＳＮの供給を受けて動作し、ロジック回路ｃ２０から入力されるデジタル映像信号をアナログ映像信号に変換し、これを液晶表示パネルｃ２の各画素（より正確には、液晶表示パネルｃ２の各画素に接続されたアクティブ素子のソース端子）に供給する。なお、ソースドライバｃ３０は、液晶表示パネルｃ２の駆動に際して、液晶素子に印加されるソース信号の極性反転制御を行う構成とされている。このような構成とすることにより、液晶素子に対して一方向の電圧が継続的に印加され続けることがないので、液晶素子の劣化を抑えることが可能となる。
【０２４３】
ゲートドライバｃ４０は、正昇圧電圧ＶＳＰ及び負昇圧電圧ＶＳＮの供給を受けて動作し、ロジック回路ｃ２０から入力される同期信号に基づいて、液晶表示パネルｃ２の垂直走査信号を生成し、これを液晶表示パネルｃ２の各画素（より正確には、液晶表示パネルｃ２の各画素に接続されたアクティブ素子のゲート端子）に供給する。
【０２４４】
ＴＦＴコントローラｃ５０は、ロジック回路ｃ２０から入力される同期信号に基づいて液晶表示パネルｃ２側に搭載された回路要素（液晶駆動装置ｃ１から入力される複数のソース信号各々をさらに複数系統に分配するマルチプレクサなど）の制御信号を生成する。
【０２４５】
液晶表示パネルｃ２は、液晶駆動装置ｃ１から入力されるソース信号の電圧値に応じて光透過率が変化する複数列の液晶素子を画素として用いた映像出力手段である。
【０２４６】
図１７は、電源回路ｃ１０の構成例を示す回路ブロック図である。本構成例の電源回路ｃ１０は、第１帰還制御回路Ｘと、第２帰還制御回路Ｙと、リセット回路Ｚとを有する。なお、電源回路ｃ１０には、スイッチングレギュレータを形成するディスクリート部品として、出力トランジスタＭ１及びＭ２と、インダクタＬ１及びＬ２と、ダイオードＤ１及びＤ２と、コンデンサＣ１及びＣ２と、が外部接続される。
【０２４７】
出力トランジスタＭ１（Ｐチャネル型ＭＯＳ［Metal  Oxide  Semiconductor］電界効果トランジスタ）のソースは、電源電圧ＶＤＤの入力端に接続されている。出力トランジスタＭ１のドレインは、インダクタＬ１の第１端とダイオードＤ１のカソードに接続されている。出力トランジスタＭ１のゲートは、第１ゲート信号Ｇ１の出力端（後述する否定論理積演算器Ｚ４の出力端）に接続されている。インダクタＬ１の第２端は、接地端に接続されている。ダイオードＤ１のアノードは、負昇圧電圧ＶＳＮの出力端とコンデンサＣ１の第１端に接続されている。コンデンサＣ１の第２端は、接地端に接続されている。
【０２４８】
出力トランジスタＭ１がオン状態にされると、インダクタＭ１には、出力トランジスタＭ１を介して、電源電圧ＶＤＤの入力端から接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。このとき、同期整流素子であるダイオードＤ１は、逆バイアス状態となるため、コンデンサＣ１から出力トランジスタＭ１に向けて電流が流れ込むことはない。一方、出力トランジスタＭ１がオフ状態にされると、インダクタＬ１に発生した逆起電圧によって、インダクタＬ１に蓄積されていた電気エネルギが放出される。このとき、ダイオードＤ１は順バイアス状態となるため、コンデンサＣ１を介して接地端から電流が引き込まれる。上記した出力トランジスタＭ１のオン／オフ動作を繰り返すことにより、コンデンサＣ１の第１端から負昇圧電圧ＶＳＮを出力することができる。
【０２４９】
出力トランジスタＭ２（Ｎチャネル型ＭＯＳ電界効果トランジスタ）のドレインは、インダクタＬ２の第１端とダイオードＤ２のアノードに接続されている。出力トランジスタＭ２のソースは、接地端に接続されている。出力トランジスタＭ２のゲートは、第２ゲート信号Ｇ２の出力端（後述する論理積演算器Ｚ５の出力端）に接続されている。インダクタＬ２の第２端は、電源電圧ＶＤＤの入力端に接続されている。ダイオードＤ２のカソードは、正昇圧電圧ＶＳＰの出力端とコンデンサＣ２の第１端に接続されている。コンデンサＣ２の第２端は、接地端に接続されている。
【０２５０】
出力トランジスタＭ２がオン状態にされると、インダクタＭ２には、出力トランジスタＭ２を介して、電源電圧ＶＤＤの入力端から接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。このとき、同期整流素子であるダイオードＤ２は、逆バイアス状態となるため、コンデンサＣ２から出力トランジスタＭ２に向けて電流が流れ込むことはない。一方、出力トランジスタＭ２がオフ状態にされると、インダクタＬ２に発生した逆起電圧によって、インダクタＬ２に蓄積されていた電気エネルギが放出される。このとき、ダイオードＤ２は順バイアス状態となるため、コンデンサＣ２を介して接地端に向けた電流が流し込まれる。上記した出力トランジスタＭ２のオン／オフ動作を繰り返すことにより、コンデンサＣ２の第１端から正昇圧電圧ＶＳＰを出力することができる。
【０２５１】
第１帰還制御回路Ｘは、電源電圧ＶＤＤから所望の負昇圧電圧ＶＳＮが生成されるように出力トランジスタＭ１の帰還制御信号ＳＸ３を生成する回路ブロックであり、例えば、駆動制御部Ｘ１と、ジッタキャンセル部Ｘ２と、過電圧保護部Ｘ３と、を有する。
【０２５２】
駆動制御部Ｘ１は、帰還入力される負昇圧電圧ＶＳＮが所定の目標値と一致するように帰還制御信号ＳＸ１のＰＷＭ［Pulse  Width  Modulation］制御を行う。なお、駆動制御部Ｘ１の内部構成及び動作については、後ほど詳細な説明を行う。
【０２５３】
ジッタキャンセル部Ｘ２は、帰還制御信号ＳＸ１のジッタ成分やチャタリング成分の除去処理を施し、ジッタキャンセル処理済みの帰還制御信号ＳＸ２を出力する。なお、ジッタキャンセル部Ｘ２の内部構成及び動作については、後ほど詳細な説明を行う。
【０２５４】
過電圧保護部Ｘ３は、負昇圧電圧ＶＳＮを監視して過電圧保護動作を行う回路ブロックであり、例えば、過電圧検知回路Ｘ３１と、論理積演算器Ｘ３２と、を有する。過電圧検知回路Ｘ３１の入力端は、負昇圧電圧ＶＳＮの入力端に接続されている。過電圧検知回路Ｘ３１の出力端は、論理積演算器Ｘ３２の第１入力端に接続されている。論理積演算器Ｘ３２の第２入力端は、ジッタキャンセル部Ｘ２の出力端に接続されている。論理積演算器Ｘ３２の出力端は、最終的な帰還制御信号ＳＸ３の出力端として、リセット回路Ｚの第１入力端（後述する否定論理積演算器Ｚ４の第２入力端）に接続されている。なお、過電圧検知回路Ｘ３１の内部構成及び動作については、後ほど詳細な説明を行う。
【０２５５】
第２帰還制御回路Ｙは、電源電圧ＶＤＤから所望の正昇圧電圧ＶＳＰが生成されるように出力トランジスタＭ２の帰還制御信号ＳＹ３を生成する回路ブロックであり、例えば、駆動制御部Ｙ１と、ジッタキャンセル部Ｙ２と、過電圧保護部Ｙ３と、を有する。
【０２５６】
駆動制御部Ｙ１は、帰還入力される正昇圧電圧ＶＳＰが所定の目標値と一致するように帰還制御信号ＳＹ１のＰＷＭ制御を行う。なお、駆動制御部Ｙ１の内部構成及び動作については、後ほど詳細な説明を行う。
【０２５７】
ジッタキャンセル部Ｙ２は、帰還制御信号ＳＹ１のジッタ成分やチャタリング成分の除去処理を施し、ジッタキャンセル処理済みの帰還制御信号ＳＹ２を出力する。なお、ジッタキャンセル部Ｙ２の内部構成及び動作については、後ほど詳細な説明を行う。
【０２５８】
過電圧保護部Ｙ３は、正昇圧電圧ＶＳＰを監視して過電圧保護動作を行う回路ブロックであり、例えば、過電圧検知回路Ｙ３１と、論理積演算器Ｙ３２と、を有する。過電圧検知回路Ｙ３１の入力端は、正昇圧電圧ＶＳＰの入力端に接続されている。過電圧検知回路Ｙ３１の出力端は、論理積演算器Ｙ３２の第１入力端に接続されている。論理積演算器Ｙ３２の第２入力端は、ジッタキャンセル部Ｙ２の出力端に接続されている。論理積演算器Ｙ３２の出力端は、最終的な帰還制御信号ＳＹ３の出力端として、リセット回路Ｚの第２入力端（後述する論理積演算器Ｚ５の第２入力端）に接続されている。なお、過電圧検知回路Ｙ３１の内部構成及び動作については、後ほど詳細な説明を行う。
【０２５９】
リセット回路Ｚは、少なくとも電源回路ｃ１０への電源投入時点から所定期間Ｔが経過するまで出力トランジスタＭ１とＭ２を強制的にオフ状態とする回路ブロックであり、例えば、レベルシフタＺ１と、パワーオンリセット部Ｚ２と、内部リセット信号生成部（論理積演算器）Ｚ３と、否定論理積演算器Ｚ４と、論理積演算器Ｚ５と、を有する。
【０２６０】
レベルシフタＺ１の入力端は、外部リセット信号Ｒ０が入力される外部端子に接続されている。レベルシフタＺ１の出力端は、内部リセット信号生成部Ｚ３の第１入力端に接続されている。パワーオンリセット部Ｚ２の出力端は、内部リセット信号生成部Ｚ３の第２入力端に接続されている。内部リセット信号生成部Ｚ３の出力端は、否定論理積演算器Ｚ４の第１入力端、及び、論理積演算器Ｚ５の第１入力端に各々接続されている。否定論理積演算器Ｚ４の第２入力端は、第１帰還制御回路Ｘの出力端（論理積演算器Ｘ３２の出力端）に接続されている。否定論理積演算器Ｚ４の出力端は、第１ゲート信号Ｇ１の出力端として、出力トランジスタＭ１のゲートに接続されている。論理積演算器Ｚ５の第２入力端は、第２帰還制御回路Ｙの出力端（論理積演算器Ｙ３２の出力端）に接続されている。論理積演算器Ｚ５の出力端は、第２ゲート信号Ｇ２の出力端として、出力トランジスタＭ２のゲートに接続されている。
【０２６１】
レベルシフタＺ１は、外部リセット信号Ｒ０を適切な電圧レベル（内部リセット信号生成部Ｚ３への入力に適した電圧レベル）に変換し、レベルシフト処理済みの外部リセット信号Ｒ１を生成する。
【０２６２】
パワーオンリセット部Ｚ２は、少なくとも電源回路ｃ１０への電源投入時点から所定期間Ｔが経過するまでローレベル（リセット論理）となるパワーオンリセット信号Ｒ２を生成する。なお、パワーオンリセット部Ｚ２の内部構成及び動作については、後ほど詳細な説明を行う。
【０２６３】
内部リセット信号生成部Ｚ３は、レベルシフト処理済みの外部リセット信号Ｒ１と、パワーオンリセット信号Ｒ２との論理積演算を行うことで、内部リセット信号Ｒ３を生成する。すなわち、内部リセット信号Ｒ３は、レベルシフト処理済みの外部リセット信号Ｒ１とパワーオンリセット信号Ｒ２の少なくとも一方がローレベル（リセット論理）であればローレベル（リセット論理）となり、双方がハイレベル（リセット解除論理）であるときにのみハイレベル（リセット解除論理）となる。
【０２６４】
否定論理積演算器Ｚ４は、第１帰還制御回路Ｘから入力される帰還制御信号ＳＸ３と、内部リセット信号Ｒ３との論理積演算を行うことで、第１ゲート信号Ｇ１を生成する。すなわち、第１ゲート信号Ｇ１は、帰還制御信号ＳＸ３と内部リセット信号Ｒ３の少なくとも一方がローレベルであればハイレベル（出力禁止論理）となり、双方がハイレベルであるときにのみローレベル（出力許可論理）となる。
【０２６５】
論理積演算器Ｚ５は、第２帰還制御回路Ｙから入力される帰還制御信号ＳＹ３と、内部リセット信号Ｒ３との論理積演算を行うことで、第２ゲート信号Ｇ２を生成する。すなわち、第２ゲート信号Ｇ２は、帰還制御信号ＳＹ３と内部リセット信号Ｒ３の少なくとも一方がローレベルであればローレベル（出力禁止論理）となり、双方がハイレベルであるときにのみハイレベル（出力許可論理）となる。
【０２６６】
このように、リセット回路Ｚは、内部リセット信号Ｒ３がローレベル（リセット論理）であるときには、帰還制御信号ＳＸ３及びＳＹ３に応じた出力トランジスタＭ１及びＭ２のオン／オフ制御を禁止して、出力トランジスタＭ１及びＭ２を強制的にオフ状態とする一方、内部リセット信号Ｒ３がハイレベル（リセット解除論理）であるときには、帰還制御信号ＳＸ３及びＳＹ３に応じた出力トランジスタＭ１及びＭ２のオン／オフ制御を許可する構成とされている。
【０２６７】
より掘り下げて述べると、リセット回路Ｚは、パワーオンリセット信号Ｒ２がローレベル（リセット論理）であるときには、帰還制御信号ＳＸ３及びＳＹ３に応じた出力トランジスタＭ１及びＭ２のオン／オフ制御を禁止して、出力トランジスタＭ１及びＭ２を強制的にオフ状態とする構成とされている。
【０２６８】
このような構成を採用することにより、外部リセット信号Ｒ０がローレベル（リセット論理）である場合はもちろん、外部リセット信号Ｒ０がハイレベル（リセット解除論理）である場合であっても、少なくとも電源回路ｃ１０への電源投入時点から所定期間Ｔが経過するまでの間は、パワーオンリセット信号Ｒ２に基づいて出力トランジスタＭ１及びＭ２を強制的にオフ状態とすることができるので、万一、帰還制御信号ＳＸ３及びＳＹ３が論理不定状態であっても、意図しない過電流の発生を未然に防止することが可能となる。
【０２６９】
また、本構成例の電源回路ｃ１０において、リセット回路Ｚは、第１帰還制御回路Ｘと第２帰還制御回路Ｙによって共有されている。このような構成とすることにより、複数系統の出力電圧（本構成例では正昇圧電圧ＶＳＰと負昇圧電圧ＶＳＮの２系統）を生成する場合であっても、リセット回路Ｚを複数設ける必要がないので、回路規模を不要に増大せずに済み、チップの小型化やコストダウンに貢献することが可能となる。
【０２７０】
図１８は、駆動制御部Ｘ１の構成例を示す回路ブロック図である。本構成例の駆動制御部Ｘ１は、抵抗Ｘ１１と、コンデンサＸ１２と、オペアンプＸ１３と、コンパレータＸ１４と、発振器Ｘ１５と、論理積演算器Ｘ１６と、を有する。なお、駆動制御部Ｙ１は、駆動制御部Ｘ１と同一の構成から成り、符号中の「Ｘ」部分を「Ｙ」と読み替え、負昇圧電圧ＶＳＮを正昇圧電圧ＶＳＰと読み替えれば足りるため、重複した説明は割愛する。
【０２７１】
抵抗Ｘ１１の第１端は、負昇圧電圧ＶＳＮの入力端に接続されている。抵抗Ｘ１１の第２端は、コンデンサＸ１２の第１端とオペアンプＸ１３の反転入力端（−）に接続されている。オペアンプＸ１３の非反転入力端（＋）は、参照電圧Ｖｒｅｆの入力端に接続されている。オペアンプＸ１３の出力端（誤差信号Ｓａの出力端）は、コンデンサＸ１２の第２端とコンパレータＸ１４の非反転入力端（＋）に接続されている。コンパレータＸ１４の反転入力端（−）は、発振器Ｘ１５の第１出力端（三角波信号Ｓｂの出力端）に接続されている。コンパレータＸ１４の出力端（ＰＷＭ信号Ｓｃの出力端）は、論理積演算器Ｚ１６の第１入力端に接続されている。論理積演算器Ｚ１６の第２入力端は、発振器Ｘ１５の第２出力端（最大デューティパルス信号Ｓｄの出力端）に接続されている。論理積演算器Ｘ１６の出力端は、帰還制御信号ＳＸ１の出力端として、図示されていないジッタキャンセル部Ｘ２の入力端に接続されている（図１７を参照）。なお、上記のコンパレータＸ１４及び発振器Ｘ１５には、不図示のロジック回路ｃ２０からイネーブル信号ＥＮが入力されており、その動作可否が制御されている。
【０２７２】
図１９は、駆動制御部Ｘ１の動作を説明するためのタイミングチャートであり、上から順番に、誤差信号Ｓａ、三角波信号Ｓｂ、ＰＷＭ信号Ｓｃ、最大デューティパルス信号Ｓｄ、及び、帰還制御信号ＳＸ１が描写されている。
【０２７３】
オペアンプＸ１３は、負昇圧電圧ＶＳＮと参照電圧Ｖｒｅｆ（負昇圧電圧ＶＳＮの目標値に相当）との差分を増幅して誤差信号Ｓａを生成する。すなわち、誤差信号Ｓａの電圧レベルは、負昇圧電圧ＶＳＮの目標値に対する乖離度に応じて変動する。より具体的に述べると、誤差信号Ｓａの電圧レベルは、負昇圧電圧ＶＳＮが目標値から離れているほど高くなる。
【０２７４】
発振器Ｘ１５は、所定の発振周波数を有する三角波信号Ｓｂと最大デューティパルス信号Ｓｄを生成する。なお、三角波信号Ｓｂは、コンパレータＸ１４の第２入力端に印加され、最大デューティパルス信号Ｓｄは、論理積演算器Ｘ１６の第２入力端に印加される。
【０２７５】
コンパレータＸ１４は、誤差信号Ｓａと三角波信号Ｓｂとを比較してＰＷＭ信号Ｓｃを生成する。すなわち、ＰＷＭ信号Ｓｃのオンデューティ（単位期間に占める出力トランジスタＭ１のオン期間の比）は、誤差信号Ｓａと三角波信号Ｓｂとの相対的な高低に応じて逐次変動する。具体的に述べると、負昇圧電圧ＶＳＮがその目標値から離れているほど、ＰＷＭ信号Ｓｃのオンデューティ（図１９ではハイレベル期間）が大きくなり、負昇圧電圧ＶＳＮがその目標値に近付くにつれ、ＰＷＭ信号Ｓｃのオンデューティが小さくなる。このＰＷＭ信号Ｓｃに基づいて、出力トランジスタＭ１のオン／オフ制御を行うことにより、負昇圧電圧ＶＳＮをその目標値に合わせ込むことができる。
【０２７６】
なお、論理積演算器Ｘ１６は、ＰＷＭ信号Ｓｃと最大デューティパルス信号Ｓｄとの論理積演算を行うことで、帰還制御信号ＳＸ１を生成する。すなわち、帰還制御信号ＳＸ１は、ＰＷＭ信号Ｓｃと最大デューティパルス信号Ｓｄの少なくとも一方がローレベルであればローレベルとなり、双方がハイレベルであるときにのみハイレベルとなる。このような構成とすることにより、帰還制御信号ＳＸ１の最大デューティを制限することができるので、電源投入時におけるソフトスタート制御を容易に実現することが可能となる。
【０２７７】
図２０は、ジッタキャンセル部Ｘ２の構成例を示す回路ブロック図である。本構成例のジッタキャンセル部Ｘ２は、ＤフリップフロップＸ２１と、インバータＸ２２と、否定論理和演算器Ｘ２３及びＸ２４と、フィルタ回路Ｘ２５と、を有する。
【０２７８】
ＤフリップフロップＸ２１のデータ端は、電源電圧ＶＤＤの入力端に接続されている。ＤフリップフロップＸ２１のクロック端は、帰還制御信号ＳＸ１の入力端に接続されている。ＤフリップフロップＸ２１の出力端は、ジッタキャンセル処理済みの帰還制御信号ＳＸ２の出力端と、インバータＸ２２の入力端と、に各々接続されている。インバータＸ２２の出力端（反転帰還制御信号ＳＸ２Ｂの出力端）は、否定論理和演算器Ｘ２３の第１入力端に接続されている。否定論理和演算器Ｘ２３の第２入力端は、帰還制御信号ＳＸ１の入力端に接続されている。否定論理和演算器Ｘ２３の出力端は、フィルタ回路Ｘ２５の入力端に接続されている。フィルタ回路Ｘ２５の出力端は、否定論理和演算器Ｘ２４の第１入力端に接続されている。否定論理和演算器Ｘ２４の第２入力端は、反転イネーブル信号ＥＮＢ（イネーブル信号ＥＮの論理反転信号）の入力端に接続されている。否定論理和演算器Ｘ２４の出力端は、ＤフリップフロップＸ２１のリセット端に接続されている。
【０２７９】
図２１は、上記構成から成るジッタキャンセル部Ｘ２の動作を説明するためのタイミングチャートであり、上から順に、帰還制御信号ＳＸ１、ジッタキャンセル処理済みの帰還制御信号ＳＸ２、反転帰還制御信号ＳＸ２Ｂ、フィルタ入力信号ＦＩ、フィルタ出力信号ＦＯ、及び、リセット信号ＲＳＴが描写されている。なお、本図では示されていないが、反転イネーブル信号ＥＮＢはローレベル（イネーブル論理）とされているものとする。
【０２８０】
ジッタキャンセル処理済みの帰還制御信号ＳＸ２は、帰還制御信号ＳＸ１の立上がりエッジをトリガとしてハイレベルに立ち上がり、リセット信号ＲＳＴの立下がりエッジをトリガとしてローレベルに立ち下がる。リセット信号ＲＳＴは、反転イネーブル信号ＥＮＢとフィルタ出力信号ＦＯの否定論理和信号であり、反転イネーブル信号ＥＮＢがローレベルとされている場合には、フィルタ出力信号ＦＯが所定のハイレベル電位ＶＨ（否定論理和演算器Ｘ２４でハイレベルと認識される閾値電位）に達した時点でローレベルに立ち下がる。フィルタ出力信号ＦＯは、フィルタ入力信号ＦＩの立ち上がりから所定時間ｔ（フィルタ回路Ｘ２５の時定数に依存）をかけてハイレベル電位ＶＨに達する。ただし、フィルタ入力信号ＦＩがその立ち上がりから所定時間ｔの経過前にローレベルに立ち下がった場合、フィルタ出力信号ＦＯは、所定のハイレベル電位ＶＨに達することなく、再びローレベルに立ち下がる。フィルタ入力信号ＦＩは、帰還制御信号ＳＸ１と反転帰還制御信号ＳＸ２Ｂの否定論理和演算信号であり、帰還制御信号ＳＸ１と反転帰還制御信号ＳＸ２Ｂがいずれもローレベルであればハイレベルとなり、その余の場合にはローレベルとなる。
【０２８１】
上記一連の動作により、帰還制御信号ＳＸ１に対してジッタキャンセル処理を施すことが可能となる。例えば、図２１では、ジッタキャンセル処理済みの帰還制御信号ＳＸ２において、帰還制御信号ＳＸ１のチャタリングが除去されている様子が描写されている。
【０２８２】
なお、図２１では、帰還制御信号ＳＸ１とジッタキャンセル処理済みの帰還制御信号ＳＸ２の間でデューティが大きく変動しているように見えるが、これは図示を容易とするためであり、実際の所定期間ｔはデューティに影響を与えない程度に短く設定すればよい。
【０２８３】
図２２は、過電圧検知回路Ｘ３１の構成例を示す回路ブロック図である。本構成例の過電圧検知回路Ｘ３１は、コンパレータＸ３１１と、論理積演算器Ｘ３１２と、抵抗Ｘ３１３及びＸ３１４と、を有する。なお、過電圧検知回路Ｙ３１は、過電圧検知回路Ｘ３１と同一の構成から成り、符号中の「Ｘ」部分を「Ｙ」と読み替え、負昇圧電圧ＶＳＮを正昇圧電圧ＶＳＰと読み替えれば足りるため、重複した説明は割愛する。
【０２８４】
抵抗Ｘ３１３の第１端は、負昇圧電圧ＶＳＮの入力端に接続されている。抵抗Ｘ３１３の第２端は、抵抗Ｘ３１４の第１端に接続されている。抵抗Ｘ３１４の第２端は、接地端に接続されている。コンパレータＸ３１１の非反転入力端（＋）は、抵抗Ｘ３１３の第２端と抵抗Ｘ３１４の第１端の接続ノード（負昇圧電圧ＶＳＮの分圧電圧の印加端）に接続されている。コンパレータＸ３１１の反転入力端（−）は、所定の閾値電圧Ｖｔｈの入力端に接続されている。コンパレータＸ３１１の出力端（過電圧検知信号ＤＥＴの出力端）は、論理積演算器Ｘ３１２の第１入力端に接続されている。論理積演算器Ｘ３１２の第２入力端は、イネーブル信号ＥＮの入力端に接続されている。論理積演算器Ｘ３１２の出力端（過電圧保護信号ＤＸの出力端）は、図示されていない論理積演算器Ｘ３２の第１入力端に接続されている（図１７を参照）。
【０２８５】
上記構成から成る過電圧検知回路Ｘ３１において、負昇圧電圧ＶＳＮ（より正確には、その分圧電圧）が所定の閾値電圧Ｖｔｈよりも絶対値的に大きくなった場合、コンパレータＸ３１１から出力される過電圧検知信号ＤＥＴは、ハイレベルからローレベルに立ち下がる。一方、論理積演算器Ｘ３１２から出力される過電圧保護信号ＤＸは、過電圧検知信号ＤＥＴとイネーブル信号ＥＮとの論理積演算信号であり、過電圧検知信号ＤＥＴとイネーブル信号ＥＮのいずれか一方がローレベルであればローレベルとなり、両信号がいずれもハイレベルである場合にのみハイレベルとなる。
【０２８６】
従って、負昇圧電圧ＶＳＮが過電圧状態となり、過電圧検知信号ＤＥＴがハイレベルからローレベルに立ち下がると、過電圧保護信号ＤＸもローレベルに立ち下がるので、論理積演算器Ｘ３２（図１７を参照）から出力される最終的な帰還制御信号ＳＸ３は、ジッタキャンセル処理済みの帰還制御信号ＳＸ２に依ることなくローレベルに立ち下げられる。その結果、出力トランジスタＭ１のゲート信号Ｇ１をハイレベルに固定して、出力トランジスタＭ１を強制的にオフ状態とすることができるので、負昇圧電圧ＶＳＮの出力動作を遅滞なく停止することが可能となる。
【０２８７】
図２３は、パワーオンリセット部Ｚ２の構成例を示す回路ブロック図である。本構成例のパワーオンリセット部Ｚ２は、電源監視部Ｚ２１と、パワーオンリセット信号生成部Ｚ２２と、を有する。
【０２８８】
電源監視部Ｚ２１は、電源回路ｃ１０への電源投入時点から所定期間Ｔが経過したか否かを示す電源監視信号ＰＯＷを生成する回路部であり、抵抗Ｚ２１１及びＺ２１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＺ２１３及びＺ２１４と、コンデンサＺ２１５及びＺ２１６と、コンパレータＺ２１７と、を有する。なお、トランジスタＺ２１３及びＺ２１４は、ゲート・ソース間電圧がゼロのときもドレイン・ソース間に小電流を流すデプレッション型である。
【０２８９】
抵抗Ｚ２１１の第１端は、電源電圧ＶＤＤの入力端に接続されている。抵抗Ｚ２１１の第２端は、抵抗Ｚ２１２の第１端とコンデンサＺ２１５の第１端に接続されている。このノードには第１ノード電圧Ｖ１が現れる。抵抗Ｚ２１２の第２端とコンデンサＺ２１５の第２端は、いずれも接地端に接続されている。トランジスタＺ２１３のドレインは、電源電圧ＶＤＤの入力端に接続されている。トランジスタＺ２１３のソース及びゲートは、トランジスタＺ２１４のソース及びゲートと、コンデンサＺ２１６の第１端に接続されている。このノードには第２ノード電圧Ｖ２が現れる。トランジスタＺ２１４のドレインとコンデンサＺ２１６の第２端は、いずれも接地端に接続されている。コンパレータＺ２１７の非反転入力端（＋）は、第１ノード電圧Ｖ１の印加端に接続されている。コンパレータＺ２１７の反転入力端（−）は、第２ノード電圧Ｖ２の印加端に接続されている。コンパレータＺ２１７の出力端は、電源監視信号ＰＯＷの出力端に接続されている。
【０２９０】
パワーオンリセット信号生成部Ｚ２２は、所定期間Ｔの経過前は電源監視信号ＰＯＷに応じてパワーオンリセット信号Ｒ２をローレベル（リセット論理）に維持する一方、所定期間Ｔの経過後は第１帰還制御回路Ｘと第２帰還制御回路Ｙの動作可否を制御するイネーブル信号ＥＮに応じてパワーオンリセット信号Ｒ２のリセット解除可否を制御する回路部であり、ラッチ部Ｚ２２１と、論理積演算器Ｚ２２２と、バッファＺ２２３とを有する。
【０２９１】
ラッチ部Ｚ２２１は、クロック信号ＣＬＫのパルス毎にイネーブル信号ＥＮをラッチ出力信号として取り込む一方で、所定期間Ｔの経過前には電源監視信号ＰＯＷに応じてラッチ出力信号ＦＦ１及びＦＦ２がローレベル（ディセーブル論理）にリセットされる回路部であり、複数のＤフリップフロップＺ２２１ａ及びＺ２２１ｂを縦列に接続して成る。
【０２９２】
論理積演算器Ｚ２２２は、イネーブル信号ＥＮとラッチ出力信号ＦＦ２の少なくとも一方がローレベル（ディセーブル論理）であればローレベル（リセット論理）となり、双方がハイレベル（イネーブル論理）であるときにのみハイレベル（リセット解除論理）となるパワーオンリセット信号Ｒ２を生成する論理ゲートである。
【０２９３】
バッファＺ２２３の入力端は、イネーブル信号ＥＮの入力端に接続されている。バッファＺ２２３の出力端は、ＤフリップフロップＺ２２１ａのデータ端と、論理積演算器Ｚ２２２の第１入力端と、に接続されている。ＤフリップフロップＺ２２１ａの出力端は、ＤフリップフロップＺ２２１ｂのデータ端に接続されている。ＤフリップフロップＺ２２１ｂの出力端は、論理積演算器Ｚ２２２の第２入力端に接続されている。ＤフリップフロップＺ２２１ａ及びＺ２２１ｂのクロック端は、いずれもクロック信号ＣＬＫの入力端に接続されている。ＤフリップフロップＺ２２１ａ及びＺ２２１ｂのリセット端は、いずれも電源監視信号ＰＯＷの入力端に接続されている。論理積演算器Ｚ２２２の出力端は、パワーオンリセット信号Ｒ２の出力端に接続されている。
【０２９４】
図２４は、上記構成から成るパワーオンリセット部Ｚ２の動作を説明するためのタイミングチャートであり、上から順に、電源電圧ＶＤＤ、第１ノード電圧Ｖ１、第２ノード電圧Ｖ２、電源監視信号ＰＯＷ、イネーブル信号ＥＮ、クロック信号ＣＬＫ、第１ラッチ出力信号ＦＦ１、第２ラッチ出力信号ＦＦ２、及び、パワーオンリセット信号Ｒ２が各々描写されている。
【０２９５】
電源回路ｃ１０に対する電源電圧ＶＤＤの投入後、第１ノード電圧Ｖ１は、抵抗Ｚ２１１及びＺ２１２とコンデンサＺ２１５から成るＲＣ回路の時定数に応じて、ゆっくりと立ち上がる。一方、第２ノード電圧Ｖ２は、電源電圧ＶＤＤと同様の挙動で上昇を開始し、所定値（例えば０．６Ｖ）にクランプされる。コンパレータＺ２１７は、第１ノード電圧Ｖ１と第２ノード電圧Ｖ２を比較して電源監視信号ＰＯＷを生成する。第１ノード電圧Ｖ１が第２ノード電圧Ｖ２よりも低い間、電源監視信号ＰＯＷはローレベルに維持される。一方、電源回路ｃ１０に電源電圧ＶＤＤが投入されてから所定期間Ｔが経過し、第１ノード電圧Ｖ１が第２電圧Ｖ２よりも高くなると、電源監視信号ＰＯＷはローレベルからハイレベルに遷移される。このように、電源監視部Ｚ２１は、ロジック部ｃ２０（第１帰還制御回路Ｘ及び第２帰還制御回路Ｙの制御主体）に一切依存しない回路構成とされているので、仮に、電源投入時にロジック部ｃ２０の動作が不安定であっても、電源監視信号ＰＯＷの生成動作に支障を生じることは一切ない。
【０２９６】
ラッチ部Ｚ２２１を形成するＤフリップフロップＺ２２１ａ及びＺ２２１ｂは、電源回路ｃ１０に電源電圧ＶＤＤが投入されてから所定期間Ｔが経過するまで、電源監視信号ＰＯＷに応じてリセット状態に維持され、ローレベルの第１ラッチ出力信号ＦＦ１及び第２ラッチ出力信号ＦＦ２を出力する。従って、少なくとも電源回路ｃ１０への電源投入時点から所定期間Ｔが経過するまでの間は、パワーオンリセット信号Ｒ２が常にローレベルに維持されるので、このパワーオンリセット信号Ｒ２に基づいて、出力トランジスタＭ１及びＭ２を強制的にオフ状態とすることが可能となり、延いては、意図しない過電流の発生を未然に防止することが可能となる。
【０２９７】
一方、電源回路ｃ１０に電源電圧ＶＤＤが投入されてから所定期間Ｔが経過すると、電源監視信号ＰＯＷはローレベルからハイレベルに立ち上がり、ラッチ部Ｚ２２１を形成するＤフリップフロップＺ２２１ａ及びＺ２２１ｂは、そのリセット状態が解除される。
【０２９８】
その後、ロジック部ｃ２０（図１６を参照）が起動して、イネーブル信号ＥＮがハイレベル（イネーブル論理）に立ち上げられ、クロック信号ＣＬＫの入力が開始されると、ＤフリップフロップＺ２２１ａは、クロック信号ＣＬＫのパルス毎にイネーブル信号ＥＮを取り込んで第１ラッチ出力信号ＦＦ１を出力し、ＤフリップフロップＺ２２１ｂは、クロック信号ＣＬＫのパルス毎に第１ラッチ出力信号ＦＦ１を取り込んで第２ラッチ出力信号ＦＦ２を出力する。そして、イネーブル信号ＥＮと第２ラッチ出力信号ＦＦ２がいずれもハイレベルとなった時点（すなわち、クロック信号ＣＬＫに２発のパルスが入力された時点）で、パワーオンリセット信号Ｒ２がローレベルからハイレベルとなり、以後、電源回路ｃ１０のリセット動作は、外部リセット信号Ｒ０に委ねられる。
【０２９９】
なお、パワーオンリセット信号Ｒ２は、イネーブル信号ＥＮと第２ラッチ出力信号ＦＦ２との論理積演算信号であるため、ラッチ部Ｚ２２１（ＤフリップフロップＺ２２１ａ及びＺ２２１ｂ）がどのような状態になっていたとしても、イネーブル信号ＥＮがハイレベル（イネーブル論理）にならない限り、パワーオンリセット信号Ｒ２がハイレベル（リセット解除論理）になることはない。逆に言うと、パワーオンリセット信号Ｒ２がハイレベル（リセット解除論理）となっているのであれば、イネーブル信号ＥＮが必ずハイレベル（イネーブル論理）となっており、第１帰還制御回路Ｘと第２帰還制御回路Ｙによって適切に出力帰還制御を行うことが可能な状態となっているはずなので、出力トランジスタＭ１及びＭ２に意図しない過電流が発生することはない。
【０３００】
図２５は、ラッチ部Ｚ２２１を形成するＤフリップフロップを多段化したことの意義を説明するためのタイミングチャートであり、先出の図２４と同様、上から順に、電源電圧ＶＤＤ、第１ノード電圧Ｖ１、第２ノード電圧Ｖ２、電源監視信号ＰＯＷ、イネーブル信号ＥＮ、クロック信号ＣＬＫ、第１ラッチ出力信号ＦＦ１、第２ラッチ出力信号ＦＦ２、及び、パワーオンリセット信号Ｒ２が各々描写されている。
【０３０１】
先出の図２４では、電源回路ｃ１０の電源投入時点から所定期間Ｔが経過するまでの間に、ロジック部ｃ２０の起動が完了し、イネーブル信号ＥＮの論理不定状態が解消される様子を描写したが、例えば、液晶駆動装置ｃ１の起動シーケンス（電源電圧ＶＤＤからロジック電源電圧ＶＤＤＬを生成する場合など）によっては、電源回路ｃ１０の電源投入時点から所定期間Ｔが経過してもなお、ロジック部ｃ２０の起動が完了しておらず、イネーブル信号ＥＮの論理不定状態が継続している場合もあり得る。
【０３０２】
このような状態において、クロック信号ＣＬＫにパルスノイズが重畳した場合、ＤフリップフロップＺ２２１ａは、論理不定状態のイネーブル信号ＥＮを取り込んで第１ラッチ出力信号ＦＦ１を出力してしまう。そのため、ラッチ部Ｚ２２１がＤフリップフロップＺ２２１ａのみで形成されていた場合には、共に論理不定状態のイネーブル信号ＥＮと第１ラッチ出力信号ＦＦ１が論理積演算器Ｚ２２２に入力される形となる。このとき、共に論理不定状態のイネーブル信号ＥＮと第１ラッチ出力信号ＦＦ１がいずれもハイレベルであった場合には、パワーオンリセット信号Ｒ２がハイレベル（リセット解除論理）となるので、パワーオンリセット信号Ｒ２に基づいて出力トランジスタＭ１及びＭ２を強制的にオフ状態とすることができなくなる。
【０３０３】
これに対して、図２３に示した本構成例のパワーオンリセット部Ｚ２であれば、ラッチ部Ｚ２２１をＤフリップフロップＺ２２１ａとＤフリップフロップＺ２２１ｂの２段構成としているので、クロック信号ＣＬＫに２発のパルスノイズが入力されない限り、論理不定状態のイネーブル信号ＥＮが第２ラッチ出力信号ＦＦ２として出力されることはなく、電源投入時の誤動作を防止することが可能となる。
【０３０４】
なお、ロジック部ｃ２０の起動が完了し、パワーオンリセット部Ｚ２に対するクロック信号ＣＬＫの入力が開始されると、論理不定状態の第１ラッチ出力信号ＦＦ１がＤフリップフロップＺ２２１ｂに取り込まれて第２ラッチ出力信号ＦＦ２が出力され、パワーオンリセット信号Ｒ２が論理不定状態となる。しかしながら、この時点では、ロジック部ｃ２０の起動が完了し、第１帰還制御回路Ｘと第２帰還制御回路Ｙによって適切に出力帰還制御を行うことが可能な状態となっているので、パワーオンリセット信号Ｒ２がハイレベル／ローレベルのいずれであっても、特段の問題は生じない。
【０３０５】
また、ラッチ部Ｚ２２１として、３段以上のフリップフロップを縦列接続すれば、パルスノイズに対する耐性をさらに高めることが可能である。ただし、パワーオンリセット信号Ｒ２のリセット解除がより遅れることになる上、回路規模も大きくなる点には留意が必要である。
【０３０６】
また、本構成例のパワーオンリセット部Ｚ２において、クロック信号ＣＬＫは、電源回路１０が動作している間、ラッチ部Ｚ２２１に対して継続的に入力される。図２６は、ラッチ部Ｚ２２１を形成するフリップフロップの格納データをクロック信号ＣＬＫによって更新し続けることの意義を説明するためのタイミングチャートであり、上から順に、イネーブル信号ＥＮ、クロック信号ＣＬＫ、第１ラッチ出力信号ＦＦ１、第２ラッチ出力信号ＦＦ２、及び、パワーオンリセット信号Ｒ２が各々描写されている。
【０３０７】
本図に示したように、電源回路ｃ１０が動作している間、ラッチ部Ｚ２２１に対してクロック信号ＣＬＫを継続的に入力することにより、万一、第１ラッチ出力信号ＦＦ１及び第２ラッチ出力信号ＦＦ２に意図しない論理変動が生じた場合であっても、クロック信号ＣＬＫに次のパルスが入力された時点で、遅滞なく第１ラッチ出力信号ＦＦ１及び第２ラッチ出力信号ＦＦ２をリフレッシュすることができるので、意図しない論理変動がそのまま確定してしまうことはない。
【０３０８】
なお、上記の実施形態では、液晶駆動装置ｃ１に搭載される電源回路ｃ１０に第３の技術的特徴を適用した構成を例に挙げて説明を行ったが、第３の技術的特徴の適用対象はこれに限定されるものではなく、その他の用途に供される電源回路にも広く適用することが可能である。
【０３０９】
また、第３の技術的特徴の構成は、上記実施形態のほか、その主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【０３１０】
例えば、上記の実施形態では、電源回路ｃ１０の出力形式を正昇圧型ないし負昇圧型とした構成を例に挙げて説明を行ったが、第３の技術的特徴の構成はこれに限定されるものではなく、正昇圧電圧ＶＳＰと負昇圧ＶＳＮのいずれか一方のみを出力する構成としてもよいし、或いは、降圧型や昇降圧型の出力形式を採用しても構わない。
【０３１１】
（第４の技術的特徴について）
以下で説明する第４の技術的特徴は、液晶駆動装置（特に、液晶表示パネルにコモン電圧を供給するコモン電圧生成回路）に関する。
【０３１２】
なお、先出の図面と照らし合わせた場合、第４の技術的特徴は、図２８のソースドライバ回路ｘＡ３に関するものであり、より具体的には、図２９のコモン電圧生成部ｘＢ１５ないしその周辺回路に関するものであると言える。
【０３１３】
図３２は、第４の技術的特徴に係る液晶駆動装置の一構成例を示す回路ブロック図である。本構成例の液晶駆動装置ｄ１は、不図示の液晶表示パネルに対してコモン電圧ＶＣＯＭを供給するコモン電圧生成回路ｄ１０を有する。コモン電圧生成回路ｄ１０は、液晶表示パネルの駆動に際して、液晶表示パネルを形成する全ての液晶素子に共通して印加されるコモン電圧ＶＣＯＭの極性反転制御を行うべく、コモン電圧ＶＣＯＭの電圧レベルを第１電圧ＶＣＯＭＨと第２電圧ＶＣＯＭＬ（ただしＶＣＯＭＨ＞ＶＣＯＭＬ）との間でパルス駆動させる構成（いわゆるＡＣ駆動型）とされており、抵抗ラダーｄ１１と、セレクタｄ１２Ｈ及びｄ１２Ｌと、アンプｄ１３Ｈ及びｄ１３Ｌと、スイッチｄ１４Ｈ及びｄ１４Ｌと、スイッチｄ１５Ｈ及びｄ１５Ｌと、スイッチｄ１６Ｈ及びｄ１６Ｌと、出力コンデンサｄ１７Ｈ及びｄ１７Ｌと、制御部ｄ１８と、を有する。なお、液晶駆動装置ｄ１に含まれるその他の回路ブロックについては、先出の図２９と同様であるため、重複した説明を割愛する。
【０３１４】
抵抗ラダーｄ１１は、所定の基準電圧（Ｖｒｅｆ）を抵抗分割することにより、複数の分圧電圧を生成する。
【０３１５】
セレクタｄ１２Ｈ及びｄ１２Ｌは、それぞれ、抵抗ラダーｄ１１で生成された複数の分圧電圧からいずれか一を選択する。なお、セレクタｄ１２Ｈで選択される分圧電圧は、セレクタｄ１２Ｌで選択される分圧電圧よりも高いものとする。
【０３１６】
アンプｄ１３Ｈ及びｄ１３Ｌは、それぞれ、セレクタｄ１２Ｈ及びｄ１２Ｌから入力される分圧電圧を増幅して、第１電圧ＶＣＯＭＨ及び第２電圧ＶＣＯＭＬを生成する。
【０３１７】
スイッチｄ１４Ｈの第１端は、コモン電圧ＶＣＯＭの出力端に接続されている。スイッチｄ１４Ｈの第２端は、スイッチｄ１５Ｈを介してアンプｄ１３Ｈの出力端に接続される一方、出力コンデンサｄ１７Ｈを介して接地端に接続されている。スイッチｄ１４Ｌの第１端は、コモン電圧ＶＣＯＭの出力端に接続されている。スイッチｄ１４Ｌの第２端は、スイッチｄ１５Ｌを介してアンプｄ１３Ｌの出力端に接続される一方、出力コンデンサｄ１７Ｌを介して接地端に接続されている。スイッチｄ１６Ｈ及びｄ１６Ｌの各第１端は、それぞれ、アンプｄ１３Ｈ及びｄ１３Ｌの出力端に接続されている。スイッチｄ１６Ｈ及びｄ１６Ｌの各第２端は、いずれも接地端に接続されている。
【０３１８】
制御部ｄ１８は、ＬＣＤコントローラ（液晶表示装置を統括的に制御する主体）から入力される指示に応じて、アンプｄ１３Ｈ及びｄ１３Ｌ、スイッチｄ１４Ｈ及びｄ１４Ｌ、スイッチｄ１５Ｈ及びｄ１５Ｌ、並びに、スイッチｄ１６Ｈ及びｄ１６Ｌのオン／オフ制御を行う。
【０３１９】
図３３は、コモン電圧ＶＣＯＭの生成動作を説明するためのテーブルである。
【０３２０】
コモン電圧ＶＣＯＭとして第１電圧ＶＣＯＭＨを出力する場合（項目（１）を参照）には、アンプｄ１３Ｈ及びｄ１３Ｌがいずれもオンとされる。また、スイッチｄ１４Ｈ、ｄ１５Ｈ、及び、ｄ１５Ｌがいずれもオンとされ、その余のスイッチｄ１６Ｈ、ｄ１４Ｌ、及び、ｄ１６Ｌがいずれもオフとされる。このようなオン／オフ制御により、コモン電圧ＶＣＯＭとしては、アンプｄ１３Ｈからスイッチｄ１５Ｈ及びｄ１４Ｈを介して第１電圧ＶＣＯＭＨが出力される。このとき、出力コンデンサｄ１７Ｈには電荷のチャージが行われる。なお、アンプｄ１３Ｌ、及び、スイッチｄ１５Ｌについては、各々をオフとしても動作に影響はない。
【０３２１】
コモン電圧ＶＣＯＭとして出力された第１電圧ＶＣＯＭＨを保持する場合（項目（２）を参照）には、アンプｄ１３Ｈ及びアンプｄ１３Ｌがいずれもオフとされる。また、スイッチｄ１４Ｈ、ｄ１６Ｈ、及び、ｄ１６Ｌがいずれもオンとされ、その余のスイッチｄ１５Ｈ、ｄ１４Ｌ、及び、ｄ１５Ｌがいずれもオフとされる。このようなオン／オフ制御により、コモン電圧ＶＣＯＭは、出力コンデンサｄ１７Ｈに蓄えられた電荷により、第１電圧ＶＣＯＭＨに保持される。なお、スイッチｄ１６Ｈ及びｄ１６Ｌについては、各々をオフとしても動作に影響はない。
【０３２２】
コモン電圧ＶＣＯＭとして第２電圧ＶＣＯＭＬを出力する場合（項目（３）を参照）には、アンプｄ１３Ｈ及びｄ１３Ｌがいずれもオンとされる。また、スイッチｄ１５Ｈ、ｄ１４Ｌ、及び、ｄ１５Ｌがいずれもオンとされ、その余のスイッチｄ１４Ｈ、ｄ１６Ｈ、及び、ｄ１６Ｌがいずれもオフとされる。このようなオン／オフ制御により、コモン電圧ＶＣＯＭとしては、アンプｄ１３Ｌからスイッチｄ１５Ｌ及びｄ１４Ｌを介して第２電圧ＶＣＯＭＬが出力される。このとき、出力コンデンサｄ１７Ｌには電荷のチャージが行われる。なお、アンプｄ１３Ｈ、及び、スイッチｄ１５Ｈについては、各々をオフとしても動作に影響はない。
【０３２３】
コモン電圧ＶＣＯＭとして出力された第２電圧ＶＣＯＭＬを保持する場合（項目（４）を参照）には、アンプｄ１３Ｈ及びアンプｄ１３Ｌがいずれもオフとされる。また、スイッチｄ１６Ｈ、ｄ１４Ｌ、及び、ｄ１６Ｌがいずれもオンとされ、その余のスイッチｄ１４Ｈ、ｄ１５Ｈ、及び、ｄ１５Ｌがいずれもオフとされる。このようなオン／オフ制御により、コモン電圧ＶＣＯＭは、出力コンデンサｄ１７Ｌに蓄えられた電荷により、第２電圧ＶＣＯＭＬに保持される。なお、スイッチｄ１６Ｈ及びｄ１６Ｌについては、各々をオフとしても動作に影響はない。
【０３２４】
液晶駆動装置ｄ１をシャットダウンする場合（項目（５）を参照）には、アンプｄ１３Ｈ及びアンプｄ１３Ｌがいずれもオフとされる。また、全てのスイッチｄ１４Ｈ〜ｄ１６Ｈ、及び、スイッチｄ１４Ｌ〜ｄ１６Ｌがオンとされる。このようなオン／オフ制御により、出力コンデンサｄ１７Ｈ及び１７Ｌに蓄えられている電荷は、スイッチｄ１６Ｈ及びｄ１７Ｈを介して、接地端にディスチャージされる。
【０３２５】
図３４は、コモン電圧ＶＣＯＭの生成動作を説明するためのタイミングチャートであって、上から順に、液晶表示パネルの動作状態、ＬＣＤコントローラの動作状態、並びに、液晶駆動装置ｄ１の動作状態、出力電圧（コモン電圧）、及び、消費電力が模式的に描写されている。なお、以下では、液晶表示パネルに一の静止画を継続的に表示させる場合を例に挙げて説明を行う。
【０３２６】
液晶表示パネルを非表示状態から表示状態に切り替える際には、まず、液晶駆動装置ｄ１が起動され、アンプｄ１３Ｈまたはｄ１３Ｌを用いたコモン電圧ＶＣＯＭの出力が行われる（図３３の項目（１）または項目（３）を参照）。このとき、液晶表示パネルには、表示すべき静止画に応じた映像信号（ソース信号）も適宜供給される。
【０３２７】
一方、液晶表示パネルの表示状態を継続させたまま、ＬＣＤコントローラからサスペンド状態への移行指示が入力されると、液晶駆動装置ｄ１は、スイッチｄ１５Ｈまたはｄ１５Ｌをオフとして、アンプｄ１３Ｈまたはｄ１３Ｌの出力をハイインピーダンス状態とすることにより、出力コンデンサｄ１７Ｈまたはｄ１７Ｌに電荷を保持しながら、コモン電圧ＶＣＯＭの生成動作を基本的にオフとする（図３３の項目（２）または項目（４）を参照）。このような動作により、液晶表示パネルの表示状態を保持したまま、コモン電圧生成回路ｄ１０の動作を停止させることができるので、大幅な消費電力の削減を実現することが可能となる。
【０３２８】
なお、液晶表示パネル側に映像信号（ソース信号）を保持するメモリが備えられている場合には、コモン電圧生成回路ｄ１０だけでなく、ソースドライバ部も完全にシャットダウンさせておくことができるので、さらなる消費電力削減を実現することが可能となる。
【０３２９】
その後も、液晶表示パネルの表示状態を維持するためには、出力コンデンサｄ１７Ｈまたはｄ１７Ｌに蓄えられている電荷が自然放電してしまう前に、適切なインターバルをもって液晶駆動装置ｄ１を再起動し、アンプｄ１３Ｈまたはｄ１３Ｌを用いてコモン電圧ＶＣＯＭのリフレッシュ動作（再チャージ動作）を行えばよい（図３３の項目（１）または項目（３）を参照）。
【０３３０】
一方、液晶表示パネルを表示状態から非表示状態に切り替える際には、スイッチｄ１６Ｈおよびｄ１６Ｌをオンすることにより、出力コンデンサｄ１７Ｈ及びｄ１７Ｌに蓄えられている電荷を接地端にディスチャージすればよい。このような動作により、不必要な映像が液晶表示パネルに残すことなく、液晶表示パネルを非表示状態に切り替えることが可能となる。
【０３３１】
なお、図３２では、上記の動作を実現するための手段として、スイッチｄ１５Ｈ及びｄ１５Ｌ、並びに、スイッチｄ１６Ｈ及びｄ１６Ｌを設けた構成を例に挙げて説明を行ったが、第４の技術的特徴の構成はこれに限定されるものではなく、アンプｄ１３Ｈ及びｄ１３Ｌの出力段に、これらのスイッチと同様の機能（すなわち、出力ハイインピーダンスを実現する機能、及び、出力コンデンサのディスチャージ機能）を持たせても構わない。
【０３３２】
（第５の技術的特徴について）
以下で説明する第５の技術的特徴は、液晶駆動装置（特に、液晶表示パネルにコモン電圧を供給するコモン電圧生成回路）に関する。
【０３３３】
なお、先出の図面と照らし合わせた場合、第５の技術的特徴は、図２８のソースドライバ回路ｘＡ３に関するものであり、より具体的には、図２９のコモン電圧生成部ｘＢ１５ないしその周辺回路に関するものであると言える。
【０３３４】
図３５は、第５の技術的特徴に係る液晶駆動装置の一構成例を示す回路ブロック図である。本構成例の液晶駆動装置ｅ１は、不図示の液晶表示パネルに対してコモン電圧ＶＣＯＭを供給するコモン電圧生成回路ｅ１０を有する。コモン電圧生成回路ｅ１０は、液晶表示パネルの駆動に際して、液晶表示パネルを形成する全ての液晶素子に共通して印加されるコモン電圧ＶＣＯＭの極性反転を行う構成（いわゆるＡＣ駆動型）と、コモン電圧ＶＣＯＭを固定値に維持する構成（いわゆるＤＣ駆動型）と、を任意に切り替えることができるように、Ｐチャネル型ＭＯＳ［Metal  Oxide  Semiconductor］電界効果トランジスタｅ１１と、Ｎチャネル型ＭＯＳ電界効果トランジスタｅ１２及びｅ１３と、制御部ｅ１４とを有するほか、トランジスタｅ１２及びｅ１３のバックゲート制御手段として、Ｎチャネル型ＭＯＳ電界効果トランジスタｅ１５及びｅ１６と、バックゲート制御部ｅ１７と、を有する。また、液晶駆動装置ｅ１に含まれるその他の回路ブロックについては、先出の図２９と同様であるため、重複した説明を割愛する。
【０３３５】
トランジスタｅ１１のソース及びバックゲートは、第１電圧ＶＣＯＭＡＣ＿Ｈ（例えば＋５Ｖ）の印加端に接続されている。トランジスタｅ１１のドレインは、コモン電圧ＶＣＯＭの出力端子に接続されている。トランジスタｅ１１のゲートは、制御部ｅ１４に接続されている。なお、トランジスタｅ１１は、図３２のスイッチｄ１４Ｈに相当する。
【０３３６】
トランジスタｅ１２のソースは、第１電圧ＶＣＯＭＡＣ＿Ｈよりも低い第２電圧ＶＣＯＭＡＣ＿Ｌ（例えば−０．３〜＋１．７Ｖ）の印加端に接続されている。トランジスタｅ１２のドレインは、コモン電圧ＶＣＯＭの出力端子に接続されている。トランジスタｅ１２のゲートは、制御部ｅ１４に接続されている。なお、トランジスタｅ１２は、図３２のスイッチｄ１４Ｌに相当する。
【０３３７】
トランジスタｅ１３のソースは、第１電圧ＶＣＯＭＡＣ＿Ｈよりも低い第３電圧ＶＣＯＭＤＣ（例えば０Ｖ）の印加端に接続されている。トランジスタｅ１３のドレインは、コモン電圧ＶＣＯＭの出力端子に接続されている。トランジスタｅ１３のゲートは、制御部ｅ１４に接続されている。
【０３３８】
制御部ｅ１４は、トランジスタｅ１１〜ｅ１３のオン／オフ制御を行う。より具体的に述べると、制御部ｅ１４は、コモン電圧ＶＣＯＭのＡＣ駆動に際して、トランジスタｅ１１及び１２を相補的（排他的）にオン／オフ駆動し、トランジスタｅ１３をオフとする。一方、制御部ｅ１４は、コモン電圧ＶＣＯＭのＤＣ駆動に際して、トランジスタｅ１１及びｅ１２をいずれもオフとし、トランジスタｅ１３をオンとする。
【０３３９】
トランジスタｅ１５は、トランジスタｅ１２及びｅ１３の各バックゲートと、第２電圧ＶＣＯＭＡＣ＿Ｌの印加端との間に接続されている。トランジスタｅ１５のゲートは、バックゲート制御部ｅ１７に接続されている。トランジスタ１５のバックゲートは、第２電圧ＶＣＯＭＡＣ＿Ｌや第３電圧ＶＣＯＭＤＣよりもさらに低い第４電圧ＶＥＥ（例えば−３．５〜−５Ｖ）の印加端に接続されている。
【０３４０】
トランジスタｅ１６は、トランジスタｅ１２及びｅ１３の各バックゲートと、第３電圧ＶＣＯＭＤＣの印加端との間に接続されている。トランジスタｅ１６のゲートは、バックゲート制御部ｅ１７に接続されている。トランジスタ１６のバックゲートは、第４電圧ＶＥＥの印加端に接続されている。
【０３４１】
バックゲート制御部ｅ１７は、第２電圧ＶＣＯＭＡＣ＿Ｌと第３電圧ＶＣＯＭＤＣとの高低関係に応じて、トランジスタｅ１５及びｅ１６のオン／オフ制御を行う。より具体的に述べると、バックゲート制御部ｅ１７は、第２電圧ＶＣＯＭＡＣ＿Ｌが第３電圧ＶＣＯＭＤＣよりも低いときに、トランジスタｅ１５をオンとし、トランジスタｅ１６をオフとする。このようなスイッチング制御により、トランジスタｅ１２及びｅ１３のバックゲートは、いずれも第２電圧ＶＣＯＭＡＣ＿Ｌの印加端に接続される。一方、バックゲート制御部ｅ１７は、第２電圧ＶＣＯＭＡＣ＿Ｌが第３電圧ＶＣＯＭＤＣよりも高いときに、トランジスタｅ１５をオフとし、トランジスタｅ１６をオンとする。このようなスイッチング制御により、トランジスタｅ１２及びｅ１３のバックゲートは、いずれも第３電圧ＶＣＯＭＤＣの印加端に接続される。
【０３４２】
このように、第２電圧ＶＣＯＭＡＣ＿Ｌと第３電圧ＶＣＯＭＤＣの各電圧設定に応じて互いの電位関係をバックゲート制御部ｅ１７で判定し、その判定結果に応じて、トランジスタｅ１２及びｅ１３のバックゲート接続先を自動的にコントロールする構成であれば、コモン電圧ＶＣＯＭのＡＣ駆動型とＤＣ駆動型とを一体化するに際して、第１電圧ＶＣＯＭＡＣ＿Ｈ、第２電圧ＶＣＯＭＡＣ＿Ｌ、及び、第３電圧ＶＣＯＭＤＣの設定電圧を制限なく自由に調整することが可能となり、延いては、液晶駆動装置ｅ１の汎用性を高めることが可能となる。
【０３４３】
また、トランジスタｅ１２及びｅ１３には、第１電圧ＶＣＯＭＡＣ＿Ｈと、第２電圧ＶＣＯＭＡＣ＿Ｌまたは第３電圧ＶＣＯＭＤＣのいずれか低い方との電位差（先の例に即せば３．３〜５．３Ｖ）に耐え得るだけの素子耐圧（６Ｖ程度の中耐圧）を持たせれば足りるため、トランジスタｅ１２及びｅ１３の素子サイズを不要に大型化せずに済む。
【０３４４】
一方、トランジスタｅ１５及びｅ１６については、第１電圧ＶＣＯＭＡＣ＿Ｈと第４電圧ＶＥＥとの電位差（先の例に則せば８．５〜１０Ｖ）に耐え得るだけの素子耐圧（１２Ｖ程度の高耐圧）を持たせる必要があるが、トランジスタｅ１５及びｅ１６は、大きな電流能力を必要とするトランジスタｅ１１〜ｅ１３と異なり、その電流能力を非常に小さく絞ることができるので、トランジスタｅ１５及びｅ１６の素子サイズについても、さほど大型化せずに済む。
【０３４５】
（第６の技術的特徴について）
以下で説明する第６の技術的特徴は、液晶駆動装置（特に、液晶表示パネルにコモン電圧を供給するコモン電圧生成回路）に関する。
【０３４６】
なお、先出の図面と照らし合わせた場合、第６の技術的特徴は、図２８のソースドライバ回路ｘＡ３に関するものであり、より具体的には、図２９のコモン電圧生成部ｘＢ１５ないしその周辺回路に関するものであると言える。
【０３４７】
図３７は、第６の技術的特徴に係る液晶駆動装置の一構成例を示す回路ブロック図である。本構成例の液晶駆動装置ｆ１は、不図示の液晶表示パネルに対してコモン電圧ＶＣＯＭを供給するコモン電圧生成回路ｆ１０を有する。コモン電圧生成回路ｆ１０は、液晶表示パネルの駆動に際して、液晶表示パネルを形成する全ての液晶素子に共通して印加されるコモン電圧ＶＣＯＭの極性反転制御を行うべく、コモン電圧ＶＣＯＭの電圧レベルを第１電圧ＶＣＯＭＨと第２電圧ＶＣＯＭＬ（ただしＶＣＯＭＨ＞ＶＣＯＭＬ）との間でパルス駆動させる構成（いわゆるＡＣ駆動型）とされており、アンプｆ１１と、制御部ｆ１２と、スイッチｆ１３と、リザーブ用コンデンサＣｒｅｓと、を有する。なお、液晶駆動装置ｆ１に含まれるその他の回路ブロックについては、先出の図２９と同様であるため、重複した説明を割愛する。
【０３４８】
アンプｆ１１は、制御部ｆ１２からの指示に応じて、コモン電圧ＶＣＯＭの電圧レベルを第１電圧ＶＣＯＭＨと第２電圧ＶＣＯＭＬとの間でパルス駆動させる。
【０３４９】
制御部ｆ１２は、アンプｆ１１に対して第１電圧ＶＣＯＭＨと第２電圧ＶＣＯＭＬのいずれを出力すべきかを指示する一方、スイッチｆ１３に対してオン／オフ制御信号Ｓｒｅｓの出力を行う。
【０３５０】
スイッチｆ１３は、制御部ｆ１２から入力されるオン／オフ制御信号Ｓｒｅｓに基づいて、コモン電圧ＶＣＯＭの出力端子とリザーブ用コンデンサＣｒｅｓの接続端子との間を導通／遮断する。より具体的に述べると、スイッチｆ１３は、オン／オフ制御信号Ｓｒｅｓがハイレベルであるときにオンとなり、オン／オフ制御信号Ｓｒｅｓがローレベルであるときにオフとなる。なお、図３７では、リザーブ用コンデンサＣｒｅｓを外付けのディスクリート部品として描写したが、リザーブ用コンデンサＣｒｅｓを半導体装置に内蔵してもよい。
【０３５１】
図３８は、コモン電圧ＶＣＯＭの生成動作を説明するためのタイミングチャートであって、上段にコモン電圧ＶＣＯＭ、下段にオン／オフ制御信号Ｓｒｅｓが描写されている。
【０３５２】
制御部ｆ１２は、第２電圧ＶＣＯＭＬから第１電圧ＶＣＯＭＨに立ち上げて、液晶素子の素子容量Ｃｌｃｄを充電する際、及び、第１電圧ＶＣＯＭＨから第２電圧ＶＣＯＭＬに立ち下げて、液晶素子の素子容量Ｃｌｃｄを放電する際、その充放電に先立って、オン／オフ制御信号Ｓｒｅｓを所定期間だけハイレベルとし、スイッチｆ１３をオンさせる。このようなスイッチング制御により、素子容量Ｃｌｃｄの放電時には、素子容量Ｃｌｃｄに蓄えられている電荷が全て捨てられるのではなく、その一部がリザーブ用コンデンサＣｒｅｓに充電される。一方、素子容量Ｃｌｃｄの充電時には、アンプｆ１１を用いて一から新たな電荷の蓄積を行うのではなく、リザーブ用コンデンサＣｒｅｓに蓄えられている電荷の一部が素子容量Ｃｌｃｄの充電に充てられる。ただし、リザーブ用コンデンサＣｒｅｓに電荷が蓄えられていない初回起動時については、アンプｆ１１の能力のみで液晶素子の素子容量Ｃｌｃｄが充電される。
【０３５３】
例えば、液晶素子の素子容量Ｃｌｃｄと、リザーブ用コンデンサＣｒｅｓが同一の容量値を有している場合、液晶素子の素子容量Ｃｌｃｄの放電に際して、スイッチｆ１３をオンしておくことにより、素子容量Ｃｌｃｄに蓄えられていた電荷の約１／２がリザーブ用コンデンサＣｒｅｓに一時保存され、残りの電荷がアンプｆ１１を介して捨てられる。次に、液晶素子の素子容量Ｃｌｃｄの充電時には、リザーブ用コンデンサＣｒｅｓに一時保存されていた電荷の約１／２が素子容量Ｃｌｃｄの充電に再利用される。
【０３５４】
このような動作を繰り返すことにより、従来は捨てられていた素子容量Ｃｌｃｄの放電電荷を一時的に保存し、これを素子容量Ｃｌｃｄの次回充電に再利用することができるので、素子容量Ｃｌｃｄの充放電に伴う実効的な消費電力を低減することが可能となる。
【０３５５】
なお、上記では、コモン電圧生成回路ｆ１０を例に挙げて説明を行ったが、第６の技術的特徴の適用対象はこれに限定されるものではなく、例えば、液晶素子に出力されるソース電圧を生成する際にも、上記と同様の構成を適用して、素子容量Ｃｌｃｄの充放電に伴う実効的な消費電力を低減することが可能である。
【産業上の利用可能性】
【０３５６】
本明細書中に開示されている複数の技術的特徴は、いずれも、液晶駆動装置（液晶ドライバＩＣ）に組み込んで利用することが可能な種々の要素技術であり、例えば、携帯電話機、デジタルカメラ、ＰＤＡ［Personal  Digital/Data  Assistant］、携帯ゲーム機、カーナビゲーション、及び、カーオーディオなどに用いられる小型の液晶表示装置について好適に利用することができる。
【符号の説明】
【０３５７】
ｘＡ１    液晶表示パネル（液晶画素）
ｘＡ２    マルチプレクサ
ｘＡ３    ソースドライバ回路
ｘＡ４    ゲートドライバ回路
ｘＡ５    外部ＤＣ／ＤＣコンバータ
ｘＡ６    ＭＰＵ
ｘＡ７    映像ソース
ｘＢ１    ＭＰＵインタフェイス
ｘＢ２    コマンドデコーダ
ｘＢ３    データレジスタ
ｘＢ４    部分表示データ用ＲＡＭ
ｘＢ５    データ制御部
ｘＢ６    表示データインタフェイス
ｘＢ７    画像処理部
ｘＢ８    データラッチ部
ｘＢ９    ソースドライバ部
ｘＢ１０    ＯＴＰＲＯＭ
ｘＢ１１    制御用レジスタ
ｘＢ１２    アドレスカウンタ（ＲＡＭコントローラ）
ｘＢ１３    タイミングジェネレータ
ｘＢ１４    発振器
ｘＢ１５    コモン電圧生成部
ｘＢ１６    マルチプレクサ用タイミングジェネレータ
ｘＢ１７    ゲートドライバ用タイミングジェネレータ
ｘＢ１８    外部ＤＣ／ＤＣ用タイミングジェネレータ
ｘＢ１９    液晶表示装置用電源回路
ｘＣ１（１）〜ｘＣ１（ｎ）    レベルシフタ回路
ｘＣ２（１）〜ｘＣ２（ｎ）    デジタル／アナログ変換回路
ｘＣ３（１）〜ｘＣ３（ｎ）    ソースアンプ回路
ｘＣ４（１）〜ｘＣ４（ｎ）    パススイッチ（極性反転制御用）
ｘＣ５（１）〜ｘＣ５（ｎ）    パススイッチ（８色表示モード用）
ｘＣ６（１）〜ｘＣ６（ｎ）    出力端子
ｘＣ７    抵抗ラダー
ｘＣ８〜ｘＣ１１    セレクタ
ｘＣ１２〜ｘＣ１５    アンプ
ｘＣ１６    第１階調電圧生成部（正極性）
ｘＣ１７    第２階調電圧生成部（負極性）
ｘＣ１８〜ｘＣ２１    出力コンデンサ
ｘＤ１、ｘＤ２（ｉ）、ｘＤ２（ｊ）    セレクタ【０３５８】
ａ１    液晶駆動装置（ソースドライバ）
ａ２    液晶ディスプレイパネル（ＬＣＤパネル）
ａ１０    階調電圧生成回路
ａ２０−１〜ａ２０−ｘ    デジタル／アナログ変換器（ＤＡＣ）
ａ３０−１〜ａ３０−ｘ    バッファ
１００    抵抗ラダー
２００    上限電圧設定回路
２０１    ＳＨレジスタ
２０２    ＶＨ１生成部
２０３    オペアンプ
２０４    フィードバック抵抗部
３００    下限電圧設定回路（本発明に係る電圧増幅回路）
３０１    ＳＬレジスタ
３０２    ＶＬ１生成部
３０３    オペアンプ
３０４    フィードバック抵抗部
３０５    セレクタ制御部
３０６    セレクタ
３０７    不揮発性メモリ（ＯＴＰＲＯＭなど）
３０８    ＴＬ１レジスタ
３０９    ＴＬ２レジスタ
３１０    第２セレクタ
ＤＰ１〜ＤＰｘ    デジタル画素信号（ｍビット）
ＡＰ１〜ＡＰｘ    アナログ画素信号
ＶＧ０〜ＶＧｎ（ｎ＝２m−１）    階調電圧
ＶＨ１    入力電圧
ＶＨ２    出力電圧（上限電圧）
ＶＨ３    帰還電圧
ＶＬ１    入力電圧
ＶＬ２    出力電圧（下限電圧）
ＶＬ３    帰還電圧
ＶＬ４    基準電圧
ＧＮＤ    接地電圧（第１基準電圧）
ＶＲ    電源電圧（第２基準電圧）
ＳＨ    上限電圧設定値
ＳＬ    下限電圧設定値
ＳＳ    セレクタ制御信号
ＴＬ１    第１トリミングテーブル（ＶＬ４＝ＧＮＤ時）
ＴＬ２    第２トリミングテーブル（ＶＬ４＝ＶＲ時）【０３５９】
ｂ１、ｂ１’    液晶駆動装置（ソースドライバ）
ｂ２    液晶表示パネル
Ａ１（）    デジタル／アナログ変換器（正極性）
Ａ２（）    ソースアンプ（正極性）
Ａ３（）    Ｐチャネル型ＭＯＳ電界効果トランジスタ（第１スイッ
チ）
Ａ３’（）    Ｐチャネル型ＭＯＳ電界効果トランジスタ（第５スイ
ッチ）
Ａ４（）    Ｎチャネル型ＭＯＳ電界効果トランジスタ（第３スイッ
チ）
Ａ５（）、Ａ５’（）    ボディダイオード
Ｂ１（）    デジタル／アナログ変換器（負極性）
Ｂ２（）    ソースアンプ（負極性）
Ｂ３（）    Ｎチャネル型ＭＯＳ電界効果トランジスタ（第２スイッ
チ）
Ｂ３’（）    Ｎチャネル型ＭＯＳ電界効果トランジスタ（第６スイ
ッチ）
Ｂ４（）    Ｐチャネル型ＭＯＳ電界効果トランジスタ（第４スイッ
チ）
Ｂ５（）、Ｂ５’（）    ボディダイオード
Ｉ（）、ＩＡ（）、ＩＢ（）    入力信号（デジタル画素信号）
Ｏ（）    出力信号（アナログ画素信号）
ＣＯＭ    コモン電圧
１１    Ｐサブ
１２    Ｎウェル
１３ａ、１３ｂ    ソース領域（Ｐ型）
１４    ドレイン領域（Ｐ型）
１５ａ、１５ｂ    ゲート
１６    コンタクト領域（Ｎ型）
２１    Ｐサブ
２３ａ、２３ｂ    ソース領域（Ｎ型）
２４    ドレイン領域（Ｎ型）
２５ａ、２５ｂ    ゲート
２６    コンタクト領域（Ｐ型）
ＶＤＤ    正電源電圧（第１電源電圧）
ＶＥＥ    負電源電圧（第２電源電圧）
ＧＮＤ    接地電圧（基準電圧）
Ｔ（）    外部端子
Ｔｏｎ    オン期間
Ｌｘ１、Ｌｘ２    領域間距離【０３６０】
ｃ１    液晶駆動装置
ｃ２    液晶表示パネル
ｃ１０    電源回路（スイッチングレギュレータ）
ｃ２０    ロジック回路
ｃ３０    ソースドライバ
ｃ４０    ゲートドライバ
ｃ５０    ＴＦＴコントローラ
Ｘ    第１帰還制御回路（負昇圧系）
Ｙ    第２帰還制御回路（正昇圧系）
Ｚ    リセット回路
Ｘ１、Ｙ１    駆動制御部
Ｘ２、Ｙ２    ジッタキャンセル部
Ｘ３、Ｙ３    過電圧保護部
Ｘ３１、Ｙ３１    過電圧検知回路
Ｘ３２、Ｙ３２    論理積演算器
Ｚ１    レベルシフタ
Ｚ２    パワーオンリセット部
Ｚ３    内部リセット信号生成部（論理積演算器）
Ｚ４    否定論理積演算器
Ｚ５    論理積演算器
Ｍ１、Ｍ２    出力トランジスタ
Ｌ１、Ｌ２    インダクタ
Ｄ１、Ｄ２    ダイオード
Ｃ１、Ｃ２    コンデンサ
Ｘ１１    抵抗
Ｘ１２    コンデンサ
Ｘ１３    オペアンプ
Ｘ１４    コンパレータ
Ｘ１５    発振器
Ｘ１６    論理積演算器
Ｘ２１    Ｄフリップフロップ
Ｘ２２    インバータ
Ｘ２３、Ｘ２４    否定論理和演算器
Ｘ２５    フィルタ回路
Ｘ３１１    コンパレータ
Ｘ３１２    論理積演算器
Ｘ３１３、Ｘ３１４    抵抗
Ｚ２１    電源監視部
Ｚ２１１、Ｚ２１２    抵抗
Ｚ２１３、Ｚ２１４    Ｎチャネル型電界効果トランジスタ（デプレ
ション型）
Ｚ２１５、Ｚ２１６    コンデンサ
Ｚ２２    パワーオンリセット信号生成部
Ｚ２２１    ラッチ部
Ｚ２２１ａ、Ｚ２２１ｂ    Ｄフリップフロップ
Ｚ２２２    論理積演算器（論理ゲート）
Ｚ２２３    バッファ【０３６１】
ｄ１    液晶駆動装置
ｄ１０    コモン電圧生成回路
ｄ１１    抵抗ラダー
ｄ１２Ｈ、ｄ１２Ｌ    セレクタ
ｄ１３Ｈ、ｄ１３Ｌ    アンプ
ｄ１４Ｈ、ｄ１４Ｌ    スイッチ
ｄ１５Ｈ、ｄ１５Ｌ    スイッチ
ｄ１６Ｈ、ｄ１６Ｌ    スイッチ
ｄ１７Ｈ、ｄ１７Ｌ    出力コンデンサ【０３６２】
ｅ１    液晶駆動装置
ｅ１０    コモン電圧生成回路
ｅ１１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
ｅ１２、ｅ１３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ｅ１４    制御部
ｅ１５、ｅ１６    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ｅ１７    バックゲート制御部【０３６３】
ｆ１    液晶駆動装置
ｆ１０    コモン電圧生成回路
ｆ１１    アンプ
ｆ１２    制御部
ｆ１３    スイッチ
Ｃｌｃｄ    液晶素子
Ｃｒｅｓ    リザーブ用コンデンサ
【図１】
0005643749.tif 000002
【図２】
0005643749.tif 000003
【図３】
0005643749.tif 000004
【図４】
0005643749.tif 000005
【図５】
0005643749.tif 000006
【図６】
0005643749.tif 000007
【図７】
0005643749.tif 000008
【図８】
0005643749.tif 000009
【図９】
0005643749.tif 000010
【図１０】
0005643749.tif 000011
【図１１Ｂ】
0005643749.tif 000012
【図１２Ｂ】
0005643749.tif 000013
【図１３】
0005643749.tif 000014
【図１４】
0005643749.tif 000015
【図１５】
0005643749.tif 000016
【図１６】
0005643749.tif 000017
【図１７】
0005643749.tif 000018
【図１８】
0005643749.tif 000019
【図１９】
0005643749.tif 000020
【図２０】
0005643749.tif 000021
【図２１】
0005643749.tif 000022
【図２２】
0005643749.tif 000023
【図２３】
0005643749.tif 000024
【図２４】
0005643749.tif 000025
【図２５】
0005643749.tif 000026
【図２６】
0005643749.tif 000027
【図２７】
0005643749.tif 000028
【図２８】
0005643749.tif 000029
【図２９】
0005643749.tif 000030
【図３０】
0005643749.tif 000031
【図３１】
0005643749.tif 000032
【図３２】
0005643749.tif 000033
【図３３】
0005643749.tif 000034
【図３４】
0005643749.tif 000035
【図３５】
0005643749.tif 000036
【図３６Ａ】
0005643749.tif 000037
【図３６Ｂ】
0005643749.tif 000038
【図３７】
0005643749.tif 000039
【図３８】
0005643749.tif 000040
【図３９】
0005643749.tif 000041
【図４０】
0005643749.tif 000042
【図１１Ａ】
0005643749.tif 000043
【図１２Ａ】
0005643749.tif 000044