(57)【特許請求の範囲】
【請求項１】
原映像信号及び前記原映像信号の表示を制御する外部制御信号の入力を受け、前記原映像信号を映像データ信号に変換し、前記外部制御信号からデータ制御信号を生成し、前記映像データ信号に前記データ制御信号が埋め込まれた第１統合信号及び第２統合信号のうち少なくとも一つを含む統合信号を提供し、一つの伝送線に乗せて伝送する信号制御部と、
前記統合信号の提供を受ける多数のデータ駆動チップと、
を含み、
前記各データ駆動チップは、マスタータイプまたはスレーブタイプに決定され、
前記マスタータイプの駆動チップは、前記第１統合信号を前記信号制御部から直接提供されて駆動され、前記スレーブタイプの駆動チップは、前記第２統合信号を前記マスタータイプの駆動チップを経て提供されて駆動されることを特徴とする表示装置。
【請求項２】
前記信号制御部と前記マスタータイプの駆動チップとの間には、ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でバンドルされた前記第１および第２統合信号が伝送され、前記マスタータイプの駆動チップと前記スレーブタイプの駆動チップとの間には、カスケード（ｃａｓｃａｄｅ）方式で前記第２統合信号が伝送されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記表示装置は、前記伝送された映像データ信号に対応する駆動信号の提供を受けて映像を表示する多数の画素ユニットをさらに含み、
前記マスタータイプの駆動チップは、前記多数の画素ユニットのうち第１サブセットに前記映像データ信号を提供し、前記スレーブタイプの駆動チップは、前記多数の画素ユニットのうち第２サブセットに前記映像データ信号を提供し、
前記信号制御部から伝送された前記統合信号は、前記多数のピクセルユニットのうち前記前記第１サブセットに提供される各映像データ信号と、前記多数のピクセルユニットのうち前記第２サブセットに提供される各映像データ信号とが前記信号制御部から伝送された前記統合信号内で時間的に交互に配置されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記信号制御部と前記マスタータイプの駆動チップとの間では、第１伝送速度で前記第１統合信号が伝送され、前記マスタータイプの駆動チップと前記スレーブタイプの駆動チップとの間では、前記第１伝送速度に比べて相対的に遅い第２伝送速度で前記第２統合信号が伝送されることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記各データ駆動チップに要求されるデータ伝送速度が基準速度以下であれば、前記信号制御部によって前記多数のデータ駆動チップの一部は、前記マスタータイプに決定され、他の一部は、前記スレーブタイプに決定されることを特徴とする請求項１に記載の表示装置。
【請求項６】
前記各データ駆動チップに要求されるデータ伝送速度が基準速度を超えると、前記信号制御部によって、前記各データ駆動チップは、すべてマスタータイプに決定されることを特徴とする請求項１又は５に記載の表示装置。
【請求項７】
前記統合信号は、固定ライジングエッジと可変フォーリングエッジとを有する多数のクロックを含み、
前記各クロックにおいて前記固定ライジングエッジに対する前記可変フォーリングエッジの時間的位置に応じて、前記各クロックが表示する情報が決定されることを特徴とする請求項１に記載の表示装置。
【請求項８】
前記映像データ信号を構成する２ビットデータを表すクロックと、前記データ制御信号の開始を知らせるスペシャルキャラクタを表すクロックとを含むことを特徴とする請求項１乃至７のいずれか一つに記載の表示装置。
【請求項９】
前記スペシャルキャラクタを表すクロックは、５０％のデューティ比を有することを特徴とする請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びこれに用いられるクロック埋め込み方法に関するものであって、より詳細には、信号制御部とデータ駆動チップとの間にデータを伝送するための新たなインターフェースが適用された表示装置及びこれに用いられるクロック埋め込み方法に関するものである。
【背景技術】
【０００２】
表示装置は、信号制御部、ゲート駆動部、データ駆動部および表示パネルを含む。信号制御部は、ゲート制御信号をゲート駆動部に、映像データ信号とデータ制御信号とをデータ駆動部に各々提供する。ゲート駆動部とデータ駆動部とは、各々多数の駆動チップを含んでもよい。各ゲート駆動チップは、ゲート信号を各ゲートラインに提供し、各データ駆動チップは、映像データ信号に対応する映像データ電圧を各データラインに提供する。映像データ信号とデータ制御信号とを信号制御部からデータ駆動チップに提供するためのインターフェースとして、マルチドロップ（ｍｕｌｔｉ−ｄｒｏｐ）方式、ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式などが提案されている。
【０００３】
表示装置が高解像度化されて色域が広くなるにつれ、信号制御部とデータ駆動チップとの間に映像データ信号とデータ制御信号とをより効率的で安定的に提供できるインターフェースが要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国登録特許０６５３１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信号制御部とデータ駆動チップとの間にデータを伝送するための新たなインターフェースが適用された表示装置を提供するものである。
【０００６】
本発明が解決しようとする他の課題は、信号制御部とデータ駆動チップとの間にデータを伝送するための新たなインターフェースが適用された表示装置に用いられるクロック埋め込み方法を提供するものである。
【０００７】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていない他の課題は、以下の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
技術的課題を達成するための本発明の実施形態による表示装置は、映像データ信号にデータ制御信号が埋め込まれた第１統合信号及び第２統合信号のうち少なくとも一つを含む統合信号を提供し、一つの伝送チャネルを通じて伝送する信号制御部と、統合信号の提供を受ける多数のデータ駆動チップとを含み、各データ駆動チップは、マスタータイプまたはスレーブタイプに決定され、マスタータイプの駆動チップは、第１統合信号を信号制御部から直接提供されて駆動され、スレーブタイプの駆動チップは、第２統合信号をマスタータイプの駆動チップを経て提供されて駆動される。
【０００９】
他の技術的課題を達成するための本発明の実施形態によるクロック埋め込み方法としては、固定ライジングエッジ（ｆｉｘｅｄｌｙ  ｐｏｓｉｔｉｏｎｅｄ  ｒｉｓｉｎｇ  ｅｄｇｅ）と可変フォーリングエッジ（ｖａｒｉａｂｌｙ  ｐｏｓｉｔｉｏｎｅｄ  ｆａｌｌｉｎｇ  ｅｄｇｅ）とを有する多数のクロックを用いて映像データ信号にデータ制御信号を埋め込み、各クロックにおいてライジングエッジに対するフォーリングエッジの時間的位置に応じ、各クロックが表示する情報が決定されることを含む。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による表示装置を説明するためのブロック図である。
【図２】図１の表示パネルが含む一画素の等価回路図である。
【図３】第１伝送モードにおいて、図１の信号制御部とデータ駆動部との間の信号伝達を示すブロック図である。
【図４】第２伝送モードにおいて、図１の信号制御部とデータ駆動部との間の信号伝達を示すブロック図である。
【図５Ａ】図３における信号制御部からマスタータイプの駆動チップに提供される信号を説明するための図である。
【図５Ｂ】図５Ａに示す信号をモード別に分けて示す図である。
【図６】図１の表示装置で用いられるクロック埋め込み方法を説明するためのタイミング図である。
【図７】図３のマスタータイプの駆動チップとスレーブタイプの駆動チップとの間の信号伝達を示す概念図である。
【図８Ａ】図７のマスタータイプの駆動チップに提供される信号が含む第１統合信号と第２統合信号とを区別する信号を説明するための図である。
【図８Ｂ】図７のマスタータイプの駆動チップに提供される信号が含む各映像データ信号の配置を説明するための図である。
【図９】本発明の他の実施形態による表示装置において、図１の信号制御部とデータ駆動部との間の信号伝達を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明の利点、特徴、およびそれらを達成する方法は、図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものとする。
【００１２】
図１及び図２を参照して本発明の一実施形態による表示装置を説明する。図１は、本発明の一実施形態による表示装置１０を説明するためのブロック図である。図２は、図１の表示パネル３００が含む一画素（ＰＸ）の等価回路図である。
【００１３】
図１を参照すると、表示装置１０は、表示パネル３００、信号制御部６００、ゲート駆動部４００、データ駆動部５００、および階調電圧発生部７００を含む。ここで、信号制御部、ゲート駆動部、データ駆動部および階調電圧発生部は、対応する一つ以上のモノリシック集積回路で形成されてもよく、一般的な基板、印刷回路基板、相互に接続された基板および／または回路基板上に形成されてもよい。
【００１４】
表示パネル３００は、多数のゲートライン（Ｇ１〜Ｇｎ）、多数のデータライン（Ｄ１〜Ｄｍ）、および多数の画素（ＰＸ）を含む。ゲート線（Ｇ１〜Ｇｎ）は、概ね行方向に延長されお互いがほぼ平行であり、データ線（Ｄ１〜Ｄｍ）は、概ね列方向に延長されお互いがほぼ平行である。各ゲートライン（Ｇ１〜Ｇｎ）と各データライン（Ｄ１〜Ｄｍ）とが交差する領域に各画素（ＰＸ）が定義される。ゲート駆動部４００から各ゲートライン（Ｇ１〜Ｇｎ）に各ゲート信号が入力され、データ駆動部５００から各データライン（Ｄ１〜Ｄｎ）に各映像データ信号が入力される。各画素（ＰＸ）は、各映像データ信号に応答して映像を表示する。
【００１５】
図２に一画素に対する等価回路が図示されている。画素（ＰＸ）、例えばｉ番目（ｉ＝１〜ｎ）のゲートライン（Ｇｉ）とｊ番目（ｊ＝１〜ｍ）のデータライン（Ｄｊ）に接続された画素（ＰＥ）は、ゲートライン（Ｇｉ）およびデータライン（Ｄｊ）に接続されたスイッチング素子（Ｑ）と、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）（Ｃｌｃ）と、蓄積キャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）（Ｃｓｔ）とを含む。液晶キャパシタ（Ｃｌｃ）は、二つの電極、例えば、図示するように第１表示板１００の画素電極（ＰＥ）、第２表示板２００の共通電極（ＣＥ）、および二つの電極の間に介在した液晶分子１５０を含む。共通電極（ＣＥ）の一部には色フィルタ（ＣＦ）が形成されている。
【００１６】
再び図１を参照すると、信号制御部６００は、原映像信号（ＲＧＢ）及びこれらの表示を制御する外部制御信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、Ｍｃｌｋ、ＤＥ）の入力を受け、映像データ信号（ＩＤＡＴ）にデータ制御信号（ＣＯＮＴ２）が埋め込まれた統合信号（ＩＤＡＴ＋ＣＯＮＴ２）とゲート制御信号（ＣＯＮＴ１）とを出力する。
【００１７】
具体的に信号制御部６００は、原映像信号（ＲＧＢ）の入力を受け、これらを映像データ信号（ＩＤＡＴ）に変換する。映像データ信号（ＩＤＡＴ）は、表示品質を向上させるために原映像信号（ＲＧＢ）を変換した信号であってもよい。また、映像データ信号（ＩＤＡＴ）は、例えば、オーバードライビング（ｏｖｅｒｄｒｉｖｉｎｇ）駆動のために原映像信号（ＲＧＢ）を変換した信号であってもよい。オーバードライビング駆動に対する詳細な説明は省略する。
【００１８】
信号制御部６００は、また、外部から外部制御信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、Ｍｃｌｋ、ＤＥ）の入力受け、データ制御信号（ＣＯＮＴ１）およびゲート制御信号（ＣＯＮＴ２）を生成する。外部制御信号の例としては、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（Ｍｃｌｋ）、データイネーブル信号（ＤＥ）などがある。ゲート制御信号（ＣＯＮＴ１）は、ゲート駆動部４００の動作を制御するための信号であり、データ制御信号（ＣＯＮＴ２）は、データ駆動部５００の動作を制御するための信号である。
【００１９】
信号制御部６００は、原映像信号（ＲＧＢ）を変換した映像データ信号（ＩＤＡＴ）に外部から外部制御信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、Ｍｃｌｋ、ＤＥ）の入力を受けて生成したデータ制御信号（ＣＯＮＴ２）を埋め込んだ統合信号（ＩＤＡＴ＋ＣＯＮＴ２）をデータ駆動部５００に提供する。
【００２０】
このとき、信号制御部６００は、多数のデータ駆動チップ（ＬＤＩ１〜ＬＤＩ８）の各々をマスタータイプまたはスレーブタイプに決定し、映像データ信号（ＩＤＡＴ）にデータ制御信号（ＣＯＮＴ２）が埋め込まれた統合信号（ＩＤＡＴ＋ＣＯＮＴ２）を決定したタイプに合わせて各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に提供してもよい。統合信号（ＩＤＡＴ＋ＣＯＮＴ２）とその提供については図３から図５Ｂを参照して後述する。
【００２１】
ゲート駆動部４００は、図示していないが、多数のゲート駆動チップを含んでもよく、各ゲート駆動チップは、信号制御部６００からゲート制御信号（ＣＯＮＴ１）の提供を受けてゲート信号をゲートライン（Ｇ１〜Ｇｎ）に印加する。ここでゲート信号は、ゲートオン／オフ電圧発生部から提供されたゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）とを含んでもよい。ゲート制御信号（ＣＯＮＴ１）は、ゲート駆動部４００の動作を制御するための信号であって、ゲート駆動部４００の動作を制御する垂直開始信号、ゲートオン電圧の出力時期を決定するゲートクロック信号、およびゲートオン電圧のクロック幅を決定する出力イネーブル信号などを含む。
【００２２】
データ駆動部５００は、多数のデータ駆動チップ（ＬＤＩ１〜ＬＤＩ８）を含み、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）は、信号制御部６００から映像データ信号（ＩＤＡＴ）にデータ制御信号（ＣＯＮＴ２）が埋め込まれた統合信号（ＩＤＡＴ＋ＣＯＮＴ２）の提供を受けて、統合信号（ＩＤＡＴ＋ＣＯＮＴ２）を映像データ信号（ＩＤＡＴ）とデータ制御信号（ＣＯＮＴ２）とに分離する。また、映像データ信号（ＩＤＡＴ）をこれに対応するアナログ形態に変換し、各データライン（Ｄ１〜Ｄｍ）に印加する。各データライン（Ｄ１〜Ｄｍ）に印加されるアナログ形態の映像データ信号（ＩＤＡＴ）は、各階調電圧発生部７００から提供された電圧であってもよい。データ制御信号（ＣＯＮＴ２）は、データ駆動部５００の動作を制御するための信号であって、データ駆動部５００の動作を制御する水平開始信号および映像データ信号の出力を指示する出力指示信号などを含む。
【００２３】
階調電圧発生部７００は、映像データ信号（ＩＤＡＴ）が有する階調に応じて、駆動電圧（ＡＶＤＤ）を分割してもよく、分割された電圧をデータ駆動部５００提供してもよい。階調電圧発生部７００は、駆動電圧（ＡＶＤＤ）が印加されるノードとグランドとの間に直列に接続された複数の抵抗を含み、駆動電圧（ＡＶＤＤ）の電圧レベルを分割し、多数の階調電圧を生成してもよい。階調電圧発生部７００の内部回路は、これに限定されず、例えば、キャパシタ電圧分配方式などのように多様に実現されてもよい。
【００２４】
図３は、第１伝送モードにおいて、図１の信号制御部６００とデータ駆動部５００との間の信号伝達を示すブロック図である。図４は、第２伝送モードにおいて、図１の信号制御部６００とデータ駆動部５００との間の信号伝達を示すブロック図である。図３および図４において、ＩＤＡＴ１〜ＩＤＡＴ８は、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に提供される映像データ信号（ＩＤＡＴ）を示す。ＣＯＮＴ２１〜ＣＯＮＴ２８は、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に提供される第２制御信号（ＣＯＮＴ２）を示す。また、信号制御部のＴｘ１〜Ｔｘ８及び各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）のＴｘは、信号送信段を示し、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）のＲｘは、信号受信段を示す。ＯＦＦは、信号送信段または信号受信段がオフされており、直ちに信号を送信または受信しないことを示す。
【００２５】
図３を参照すると、第１伝送モードにおいて、多数のデータ駆動チップ（ＬＤＩ１〜ＬＤＩ８）は、マスタータイプとスレーブタイプとに分けられてもよい。図３では、ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７がマスタータイプと決定され、ＬＤＩ２、ＬＤＩ４、ＬＤＩ６、ＬＤＩ８がスレーブタイプと決定されている。以下、マスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）を駆動することに必要な統合信号を第１統合信号とし、スレーブタイプの駆動チップ（ＬＤＩ２、ＬＤＩ４、ＬＤＩ６、ＬＤＩ８）を駆動することに必要な統合信号を第２統合信号とする。
【００２６】
信号制御部６００は、マスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）に第１および第２統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１＋ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ３＋ＣＯＮＴ２３＋ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ５＋ＣＯＮＴ２５＋ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ７＋ＣＯＮＴ２７＋ＩＤＡＴ８＋ＣＯＮＴ２８）を提供する。
【００２７】
このとき、第１および第２統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１＋ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ３＋ＣＯＮＴ２３＋ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ５＋ＣＯＮＴ２５＋ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ７＋ＣＯＮＴ２７＋ＩＤＡＴ８＋ＣＯＮＴ２８）は、ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でマスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）に提供されてもよい。伝送チャネルは、並列的、直列的または信号伝送方式の二つのタイプの多様なハイブリッドであってもよい。また、信号伝送は同期式または非同期式であってもよい。制御データ信号は、映像データと時系列（ｃｈｒｏｎｏｌｏｇｉｃａｌ）にインタースパースされ（ｉｎｔｅｒｓｐｅｒｓｅ）、同一の伝送チャネルに沿って伝送されてもよい。制御データの開始を信号化し、映像データと制御データとの間を区別することについては具体的に後述する。
【００２８】
マスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）は、第１統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１、ＩＤＡＴ３＋ＣＯＮＴ２３、ＩＤＡＴ５＋ＣＯＮＴ２５、ＩＤＡＴ７＋ＣＯＮＴ２７）を用いて駆動され、第２統合信号（ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ８＋ＣＯＮＴ２８）をスレーブタイプの駆動チップ（ＬＤＩ２、ＬＤＩ４、ＬＤＩ６、ＬＤＩ８）に伝達してもよい。
【００２９】
このとき、第２統合信号（ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ８＋ＣＯＮＴ２８）は、カスケード（ｃａｓｃａｄｅ）方式でスレーブタイプの駆動チップ（ＬＤＩ２、ＬＤＩ４、ＬＤＩ６、ＬＤＩ８）に伝達されてもよい。
【００３０】
整理すると、マスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）は、第１統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１、ＩＤＡＴ３＋ＣＯＮＴ２３、ＩＤＡＴ５＋ＣＯＮＴ２５、ＩＤＡＴ７＋ＣＯＮＴ２７）を信号制御部６００から直接提供されて駆動されてもよく、スレーブタイプの駆動チップ（ＬＤＩ２、ＬＤＩ４、ＬＤＩ６、ＬＤＩ８）は、第２統合信号（ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ８＋ＣＯＮＴ２８）をマスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）を経て提供されて駆動されてもよい。
【００３１】
このような第１伝送モードは、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に要求されるデータ伝送速度が基準速度以下であるとき実行されてもよい。このとき、基準速度は、例えば、信号制御部６００と各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）との間の最大データ伝送速度の半分であってもよい。
【００３２】
このような第１伝送モードにおいて、信号制御部６００とマスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）との間では、第１伝送速度で第１および第２統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１＋ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ３＋ＣＯＮＴ２３＋ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ５＋ＣＯＮＴ２５＋ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ７＋ＣＯＮＴ２７＋ＩＤＡＴ８＋ＣＯＮＴ２８）が伝送され、マスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）とスレーブタイプの駆動チップ（ＬＤＩ２、ＬＤＩ４、ＬＤＩ６、ＬＤＩ８）との間では、第２伝送速度で第２統合信号（ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ８＋ＣＯＮＴ２８）が伝送されてもよい。このとき、第２伝送速度は第１伝送速度の半分以下であってもよい。
【００３３】
図４を参照すると、第２伝送モードにおいて、多数のデータ駆動チップ（ＬＤＩ１〜ＬＤＩ８）は、すべてマスタータイプに決定される。
【００３４】
信号制御部６００は、各マスタータイプの駆動チップ（ＬＤＩ１〜ＬＤＩ８）に第１統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１、ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ３＋ＣＯＮＴ２３、ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ５＋ＣＯＮＴ２５、ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ７＋ＣＯＮＴ２７、ＩＤＡＴ８＋ＣＯＮＴ２８）を提供し、各マスタータイプの駆動チップ（ＬＤＩ１〜ＬＤＩ８）は、各第１統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１、ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ３＋ＣＯＮＴ２３、ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ５＋ＣＯＮＴ２５、ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ７＋ＣＯＮＴ２７、ＩＤＡＴ８＋ＣＯＮＴ２８）を用いて駆動される。
【００３５】
このとき、第１統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１、ＩＤＡＴ２＋ＣＯＮＴ２２、ＩＤＡＴ３＋ＣＯＮＴ２３、ＩＤＡＴ４＋ＣＯＮＴ２４、ＩＤＡＴ５＋ＣＯＮＴ２５、ＩＤＡＴ６＋ＣＯＮＴ２６、ＩＤＡＴ７＋ＣＯＮＴ２７、ＩＤＡＴ８＋ＣＯＮＴ２８）は、ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式で各マスタータイプの駆動チップ（ＬＤＩ１〜ＬＤＩ８）に提供されてもよい。
【００３６】
このような第２伝送モードは、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に要求されるデータ伝送速度が基準速度を超えると実行されてもよい。このとき、基準速度は、例えば、信号制御部６００と各マスタータイプの駆動チップ（ＬＤＩ１〜ＬＤＩ８）との間の最大のデータ伝送速度の半分であってもよい。
【００３７】
第１伝送モード及び第２伝送モードを整理すると、第１伝送モード、すなわち、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に要求されるデータ伝送速度が基準速度以下である場合は、部分的にカスケード方式を用いてデータを伝送する。また、第２伝送モードすなわち、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に要求されるデータ伝送速度が基準速度を超える場合は、ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でデータを伝送する。
【００３８】
したがって、第１伝送モードは、第２伝送モードと比較すると、信号制御部６００からデータ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に直接データを伝送する伝送線数を減らすことができる。また、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）に要求されるデータ伝送速度に応じて第１または第２伝送モードが決定されることにより、より効率的にデータが伝送される。信号制御部は、第１および第２伝送モードに応じて動作するように構成される。
【００３９】
図５Ａは、図３において信号制御部６００からマスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）に提供される信号を説明するための図面である。図５Ｂは、図５Ａに示す信号をモード別に分けて示す図面である。図６は、図１の表示装置１０で用いられるクロック埋め込み方法を説明するためのタイミング図である。図５Ａは、図３の第１データ駆動チップ（ＬＤＩ１）に提供される第１および第２統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１＋ＩＤＡＴ２＋ＣＯＮＴ２２）を示すが、他のマスタータイプの駆動チップ（ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）にも実質的に同一の説明を適用することができる。
【００４０】
図５Ａおよび図５Ｂを参照すると、信号制御部６００から第１データ駆動チップ（ＬＤＩ１）に提供される第１および第２統合信号（ＩＤＡＴ１＋ＣＯＮＴ２１＋ＩＤＡＴ２＋ＣＯＮＴ２２）は、データモード区間（ＩＤＡＴ１＋ＩＤＡＴ２）とキャラクタモード区間（ＣＯＮＴ２１＋ＣＯＮＴ２２）とを含んでもよい。
【００４１】
データモード区間（ＩＤＡＴ１＋ＩＤＡＴ２）は、映像データ信号（ＩＤＡＴ）を構成する２ビットデータ（Ｄ［１７：１６］〜Ｄ［１：０］）として表されるクロックを含み、キャラクタモード区間（ＣＯＮＴ２１＋ＣＯＮＴ２２）は、データ制御信号（ＣＯＮＴ２）の開始を知らせるスペシャルキャラクタ（ＳＣ）として表されるクロックを含んでもよい。
【００４２】
キャラクタモード区間（ＣＯＮＴ２１＋ＣＯＮＴ２２）において、スペシャルキャラクタ（ＳＣ）以後の信号は、映像データ信号（ＩＤＡＴ）ではないデータ制御信号（ＣＯＮＴ２）に関する情報を含んでいる。したがって、ビットバウンダリ（ｂｉｔ  ｂｏｕｎｄａｒｙ）の最初の位置すなわち、スペシャルキャラクタ（ＳＣ）が出るべき位置でスペシャルキャラクタ（ＳＣ）ではない映像データ信号（ＩＤＡＴ）が検出されると、以後の信号は映像データ信号（ＩＤＡＴ）となる。
【００４３】
固定ライジングエッジ（時間軸上で固定されている）と可変フォーリングエッジ（時間軸上で可変である）とを有する多数のクロックを用いて、映像データ信号（ＩＤＡＴ）にデータ制御信号（ＣＯＮＴ２）を埋め込んだ統合信号は生成される。
【００４４】
さらに図６を参照すると、固定ライジングエッジと可変フォーリングエッジとを有する多数のクロックは、各クロックのフォーリングエッジの位置に応じて、各クロックが表示する情報が決定されてもよい。すなわち、クロックレベルではなく、クロック幅が変調され、特にフォーリングエッジの位置に基づいて情報が伝達される。
【００４５】
図６に図示された各クロックは、各クロックのフォーリングエッジの位置に応じて２ビットデータである００、０１、１０、１１及びスペシャルキャラクタ（ＳＣ）を示している。スペシャルキャラクタ（ＳＣ）を表すクロックは、例えば、図６に示すように５０％のデューティ比を有してもよく、これによって、スペシャルキャラクタのクロック検出は５０％デューティ比および／またはメディアン（ｍｅｄｉａｎ）クロックの検出を利用することができる。本発明による一実施形態で可変されるフォーリングエッジの次のライジングエッジは、フォーリングエッジのフォーリング地点に関係なく固定されてもよく、他の実施形態においてライジングエッジは所定の距離（例えば、一周期）ごとに配置されてもよい。
【００４６】
図５Ａ〜図６に示される伝送方式を用いると、クロックレベルで情報を伝達する場合、ノイズにより強いため、安定的にデータを伝送することができ、クロックと各クロックが表示する情報とを安定的に復元することができる。また、クロックレベルを検出し、そこから情報を抽出するための別途のアナログ回路を必要としないため、設計上有利である。したがって、回路サイズを小さくしつつも安定的にクロックと２ビットデータとで構成された映像データ信号（ＩＤＡＴ）、およびスペシャルキャラクタ（ＳＣ）を利用したデータ制御信号（ＣＯＮＴ２）を一つの伝送線に乗せて伝送することができる。
【００４７】
一方、データ制御信号（ＣＯＮＴ２）は、第１統合信号（ＩＤＡＴ＋ＣＯＮＴ２）と第２統合信号（ＩＤＡＴ＋ＣＯＮＴ２）とを区別する信号を含んでもよい。これについては、図８を参照して後述する。
【００４８】
図７は、図３のマスタータイプの駆動チップ（ｍａｓｔｅｒ  ＬＤＩ）とスレーブタイプの駆動チップ（ｓｌａｖｅ  ＬＤＩ）との間の信号伝達を示す図である。図８Ａは、図７のマスタータイプの駆動チップに提供される信号が含む第１統合信号と第２統合信号とを区別する信号を説明するための図である。図８Ｂは、図７のマスタータイプの駆動チップに提供される信号が含む各映像データ信号の配置を説明するための図である。図７では、第１データ駆動チップ（ＬＤＩ１）及び第２データ駆動チップ（ＬＤＩ２）のみを示すが、マスタータイプの他の駆動チップ（ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）とスレーブタイプの他の駆動チップ（ＬＤＩ４、ＬＤＩ６、ＬＤＩ８）との間にも実質的に同一の説明を適用することができる。また、図７では説明の便宜上データ制御信号は図示していない。
【００４９】
図７に示すように、マスタータイプの駆動チップ（ＬＤＩ１、ｍａｓｔｅｒ  ＬＤＩ）には第１統合信号が含む映像データ信号（ＩＤＡＴ１）と第２統合信号が含む映像データ信号（ＩＤＡＴ２）とが共に伝送される。
【００５０】
さらに図８Ａを参照すると、第１統合信号が含む映像データ信号（ＩＤＡＴ１）と第２統合信号が含む映像データ信号（ＩＤＡＴ２）とは、各々各画素に対する映像データ信号（ＩＤＡＴ１＿１、ＩＤＡＴ１＿２、…、ＩＤＡＴ２＿１、ＩＤＡＴ２＿２、…）を含む。
【００５１】
マスタータイプの駆動チップ（ＬＤＩ１、ｍａｓｔｅｒ  ＬＤＩ）は、図１の表示パネル３００が含む多数の画素のうち一部の画素に映像データ信号（ＩＤＡＴ１＿１、ＩＤＡＴ１＿２、…）を提供し、スレーブタイプの駆動チップ（ＬＤＩ２、ｓｌａｖｅ  ＬＤＩ）は、多数の画素のうち他の一部の画素に映像データ信号（ＩＤＡＴ２＿１、ＩＤＡＴ２＿２，…）を提供する。
【００５２】
図８Ａに示すように、スペシャルキャラクタ（ＳＣ）と映像データ信号（ＩＤＡＴ１、ＩＤＡＴ２）との間の信号すなわち、データ制御信号は、第１統合信号（ＩＤＡＴ＋ＣＯＮＴ２）であることを知らせる信号（Ｓ＿ｍａｓｔｅｒ）と、第２統合信号（ＩＤＡＴ＋ＣＯＮＴ２）であることを知らせる信号（Ｓ＿ｓｌａｖｅ）とを含んでもよい。このように、第１統合信号（ＩＤＡＴ＋ＣＯＮＴ２）と第２統合信号（ＩＤＡＴ＋ＣＯＮＴ２）とを区分する信号を共に伝送することによって別途の信号なしでマスタータイプの駆動チップ（ＬＤＩ１、ｍａｓｔｅｒ  ＬＤＩ）が第２統合信号（ＩＤＡＴ＋ＣＯＮＴ２）を分離し、スレーブタイプの駆動チップ（ＬＤＩ２，ｓｌａｖｅ  ＬＤＩ）に伝達することができる。
【００５３】
すなわち、図７に示すように、別途の信号を提供しなくても、第１統合信号が含む映像データ信号（ＩＤＡＴ１）と第２統合信号が含む映像データ信号（ＩＤＡＴ２）とを分離することができる。このように分離された第１統合信号が含む映像データ信号（ＩＤＡＴ１＿１、ＩＤＡＴ１＿２、…）と第２統合信号が含む映像データ信号（ＩＤＡＴ２＿１、ＩＤＡＴ２＿２、…）を用いてマスタータイプの駆動チップ（ＬＤＩ１、ｍａｓｔｅｒ  ＬＤＩ）とスレーブタイプの駆動チップ（ＬＤＩ２、ｓｌａｖｅ  ＬＤＩ）とが各々駆動されてもよい。
【００５４】
一方、図８Ｂに示すように、マスタータイプの駆動チップ（ＬＤＩ１、ｍａｓｔｅｒ  ＬＤＩ）が一部の画素に提供する各映像データ信号（ＩＤＡＴ１＿１、ＩＤＡＴ１＿２、…）と、スレーブタイプの駆動チップ（ＬＤＩ２、ｓｌａｖｅ  ＬＤＩ）が他の一部の画素に提供する各映像データ信号（ＩＤＡＴ２＿１、ＩＤＡＴ２＿２、…）とは、交互に配置されてもよい。このように各映像データ信号（ＩＤＡＴ１＿１、ＩＤＡＴ１＿２、…、ＩＤＡＴ２＿１、ＩＤＡＴ２＿２、…）が交互に配置されると、マスタータイプの駆動チップ（ＬＤＩ１、ｍａｓｔｅｒ  ＬＤＩ）とスレーブタイプの駆動チップ（ＬＤＩ２、ｓｌａｖｅ  ＬＤＩ）とは、各映像データ信号（ＩＤＡＴ１＿１、ＩＤＡＴ１＿２、…、ＩＤＡＴ２＿１、ＩＤＡＴ２＿２、…）の提供を交互に受けてもよい。また、交互に提供される各映像データ信号（ＩＤＡＴ１＿１、ＩＤＡＴ１＿２、…、ＩＤＡＴ２＿１、ＩＤＡＴ２＿２、…）を用いてマスタータイプの駆動チップ（ｍａｓｔｅｒ  ＬＤＩ）とスレーブタイプの駆動チップ（ｓｌａｖｅ  ＬＤＩ）とが同時に駆動されてもよい。
【００５５】
コストを節減するために、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）が実装された回路基板は、信号制御部と各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）との間の伝送線路に比べ、伝送特性が劣っていてもよい。図７において、マスタータイプの駆動チップ（ＬＤＩ１、ｍａｓｔｅｒ  ＬＤＩ）とスレーブタイプの駆動チップ（ＬＤＩ２、ｓｌａｖｅ  ＬＤＩ）との間のデータ伝送速度（例えば、６００Ｍｂｐｓ）は、信号制御部（図３の６００参照）とデータ駆動チップ（ＬＤＩ１〜ＬＤＩ８）との間のデータ伝送速度の半分（例えば、１．２００Ｇｂｐｓ）であってもよい。これにより、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）が実装された回路基板の伝送特性が劣っている状況でも安定したデータの伝送が可能である。
【００５６】
図９を参照して本発明の他の実施形態による表示装置及び方法を説明する。図９は、本発明の他の実施形態による表示装置において、図１の信号制御部とデータ駆動部との間の信号伝達を示すブロック図である。本発明による一実施形態と実質的に同一の構成要素については同一の参照符号を使って重複する説明は便宜上省略する。
【００５７】
図９を参照すると、本発明の他の実施形態による表示装置では、信号制御部６０１により近く隣接したデータ駆動チップ（ＬＤＩ３〜ＬＤＩ６）がマスタータイプと決定されてもよい。すなわち、信号制御部６０１と隣接したデータ駆動チップ（ＬＤＩ３〜ＬＤＩ６）をマスタータイプと決定し、信号制御部６０１からより離れているデータ駆動チップ（ＬＤＩ１、ＬＤＩ２、ＬＤＩ７、ＬＤＩ８）をスレーブタイプと決定し、マスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）とスレーブタイプの駆動チップ（ＬＤＩ１、ＬＤＩ２、ＬＤＩ７、ＬＤＩ８）とをカスケード接続している。
【００５８】
図９を図３と比較すると、図３に記載の本発明の一実施形態による表示装置における信号制御部６００とマスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）との間の伝送線路に比べ、図９に記載の本発明の他の実施形態による表示装置における信号制御部６０１とマスタータイプの駆動チップ（ＬＤＩ３〜ＬＤＩ６）との間の伝送線路が短くなることを確認することができる。したがって、信号制御部６０１とマスタータイプの駆動チップ（ＬＤＩ３〜ＬＤＩ６）との間のデータ伝送速度をより高速化することができる。
【００５９】
また、図９を図３と比較すると、図３に記載の本発明の一実施形態による表示装置におけるマスタータイプの駆動チップ（ＬＤＩ１、ＬＤＩ３、ＬＤＩ５、ＬＤＩ７）とスレーブタイプの駆動チップ（ＬＤＩ２、ＬＤＩ４、ＬＤＩ６、ＬＤＩ８）との間の伝送線路に比べ、図９に記載の本発明の他の実施形態による表示装置におけるマスタータイプの駆動チップ（ＬＤＩ３〜ＬＤＩ６）とスレーブタイプの駆動チップ（ＬＤＩ１、ＬＤＩ２、ＬＤＩ７、ＬＤＩ８）との間の伝送線路が長くなっていることを確認することができる。また、図９において、信号制御部６０１は、マスターとスレーブとの接続線によりマスターデータにスレーブデータがバンドルされることをプログラムできるフィールドプログラムメモリ、およびプログラムメモリに応答し、マスターデータ駆動回路に伝送される統合データとして映像データおよび制御データをルーティングするインターナルルーティング回路を含んでもよいことを理解することができる。
【００６０】
前述したように、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）が実装された回路基板は、信号制御部６０１と各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）との間の伝送線路に比べ、劣っている伝送特性を有してもよい。したがって、相対的にデータ伝送速度が遅いカスケード接続に対して、各データ駆動チップ（ＬＤＩ１〜ＬＤＩ８）が実装された回路基板への長い伝送線路が割り当てられるため、データをより効率的に伝送することができる。
【００６１】
以上図面を参照して、本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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