(57)【特許請求の範囲】
【請求項１】
素体と、前記素体の少なくとも一部を介して対向する少なくとも１対の電極とを備え、前記１対の電極間に第１方向のスイッチング電圧を印加したとき、前記素体の、前記１対の電極間に位置する少なくとも一部が低抵抗化し、その後、前記第１方向のスイッチング電圧を除去しても、前記１対の電極間に位置する少なくとも一部の低抵抗状態が保持され、他方、前記１対の電極間に第１方向とは逆の第２方向のスイッチング電圧を印加したとき、前記素体の、前記１対の電極間に位置する少なくとも一部が高抵抗化し、その後、前記第２方向のスイッチング電圧を除去しても、前記１対の電極間に位置する少なくとも一部の高抵抗状態が保持される抵抗記憶素子であって、
前記素体は、一般式：Ｔｉ１−ｘＭｘＯ２（Ｍは、Ｆｅ、Ｃｏ、ＮｉおよびＣｕのうちの少なくとも１種。０．００５≦ｘ≦０．０５）で示される組成を有する酸化物半導体からなる、
抵抗記憶素子。
【請求項２】
前記酸化物半導体は多結晶体である、請求項１に記載の抵抗記憶素子。
【請求項３】
前記１対の電極の少なくとも一方は、前記素体とショットキー接合される材料からなる、請求項１または２に記載の抵抗記憶素子。
【請求項４】
インピーダンス整合用に用いられる、請求項１ないし３のいずれかに記載の抵抗記憶素子。
【請求項５】
素体と、前記素体に接触するように設けられた、第１および第２の電極とを備え、
前記第１の電極は、前記素体との界面領域において整流性と抵抗変化特性とを発現し得るショットキー障壁を形成し得る材料からなり、
前記第２の電極は、前記第１の電極と比較して、前記素体に対してよりオーミックな接合が得られる材料からなり、
前記素体は、一般式：Ｔｉ１−ｘＭｘＯ２（Ｍは、Ｆｅ、Ｃｏ、ＮｉおよびＣｕのうちの少なくとも１種。０．００５≦ｘ≦０．０５）で示される組成を有する酸化物半導体からなる、
抵抗記憶素子。
【請求項６】
請求項５に記載の抵抗記憶素子を使用する方法であって、
前記第１および第２の電極間に第１極性の第１の電圧パルスを印加することによって、当該抵抗記憶素子の低抵抗状態を実現するステップと、
前記第１および第２の電極間に前記第１極性とは逆の第２極性の第２の電圧パルスを印加することによって、当該抵抗記憶素子の高抵抗状態を実現するステップと
を備える、抵抗記憶素子の使用方法。
【請求項７】
前記第１および第２の電極間に、前記第１極性または前記第２極性であって、前記第１の電圧パルスと前記第２の電圧パルスとの間のエネルギーを有する少なくとも１つの中間電圧パルスを印加することによって、前記低抵抗状態と前記高抵抗状態との間の抵抗値を示す、少なくとも１つの中間抵抗状態を実現するステップをさらに備える、請求項６に記載の抵抗記憶素子の使用方法。
【請求項８】
前記中間電圧パルスは、パルス幅、パルス振幅およびパルス印加回数から選ばれる少なくとも１種について、前記第１の電圧パルスと前記第２の電圧パルスとの中間の値を有する、請求項７に記載の抵抗記憶素子の使用方法。
【請求項９】
多値化メモリーとして使用される、請求項７または８に記載の抵抗記憶素子の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗記憶素子およびその使用方法に関するもので、特に、酸化物半導体からなる素体を備える抵抗記憶素子およびその使用方法に関するものである。
【背景技術】
【０００２】
抵抗記憶素子は、抵抗メモリー特性を有する素体を備えており、この素体は、初期状態でたとえば比較的高い抵抗を示すが、所定値以上の電圧を印加すると、低抵抗状態に変化し、電圧を除去しても、この低抵抗状態が保持（記憶）され、他方、低抵抗状態にある素体に所定値以上の電圧を逆方向に印加すると、高抵抗状態に戻り、この電圧を除去しても、高抵抗状態が保持（記憶）されるという特性を有している。【０００３】
このような抵抗記憶素子は、しきい値以上の電圧を正方向および逆方向の各々に印加することにより、低抵抗状態と高抵抗状態とにスイッチングできるものであり、スイッチングにより、抵抗変化させ、それを記憶することが可能である。このような抵抗スイッチング特性を利用することにより、抵抗記憶素子は、いわゆる抵抗メモリー素子としてだけでなく、スイッチング素子としても用いることができる。【０００４】
抵抗記憶素子は、ショットキー障壁の空乏層厚の変化、あるいは、電極と半導体からなる素体との界面やバルク準位への電子のトラップまたは放出などにより障壁を超える電子の容易性が変化し、これによって、高抵抗状態と低抵抗状態とに変化していると考えられている。【０００５】
抵抗記憶素子では、異なる極性の電圧で抵抗を制御する必要があり（バイポーラと言われる。）、基本的には、ショットキー障壁のフォーワード側に電圧を印加すると、高抵抗⇒低抵抗状態、リバース側に電圧を印加すると、低抵抗⇒高抵抗状態にスイッチングする。電極界面全面で特性が発現していると考えられ、安定性に優れるとされている。【０００６】
しかし、課題の１つは抵抗保持特性であり、界面やバルク準位への電子のトラップまたは放出に抵抗スイッチングが由来しているためか、特に低抵抗状態の安定性が悪く、温度上昇または時間経過とともに抵抗が高抵抗状態にスイッチングしていくという課題がある。このような課題を解決し得る技術として、たとえば特開２００６−３２４４４７号公報（特許文献１）に記載されているものがある。【０００７】
特許文献１では、抵抗メモリー特性の改善技術が提案されている。すなわち、特許文献１では、酸化物半導体（たとえばＮｂ：ＳｒＴｉＯ３）が、ショットキー障壁を形成できる第１の電極（たとえばＰｔ電極）ともう１つの第２の電極とで挟まれた構造を有する抵抗記憶素子において、Ｐｔ／Ｎｂ：ＳｒＴｉＯ３／絶縁膜／電極の構造を採用している。ここで、上記絶縁膜を、酸化物半導体中の界面トラップから電子が放出されるのを抑制する障壁として機能させており、それによって、界面からの電子のトラップまたは放出確率を抑制し、その結果、データ保持特性（抵抗メモリー効果）の改善を図ろうとしている。【０００８】
しかし、特許文献１に記載の技術では、絶縁層を導入することにより、抵抗変化率の低下やスイッチング電圧の増大などの弊害が予想される。【０００９】
そこで、上記のような絶縁層等を設けなくても、従来と同程度に抵抗変化率が大きく、優れた抵抗メモリー効果が得られる抵抗記憶素子が求められる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−３２４４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の目的は、上述したような要望を満たし得る抵抗記憶素子およびその使用方法を提供しようとすることである。
【課題を解決するための手段】
【００１２】
この発明は、第１の局面では、素体と、素体の少なくとも一部を介して対向する少なくとも１対の電極とを備え、１対の電極間に第１方向のスイッチング電圧を印加したとき、素体の、１対の電極間に位置する少なくとも一部が低抵抗化し、その後、第１方向のスイッチング電圧を除去しても、１対の電極間に位置する少なくとも一部の低抵抗状態が保持され、他方、１対の電極間に第１方向とは逆の第２方向のスイッチング電圧を印加したとき、素体の、１対の電極間に位置する少なくとも一部が高抵抗化し、その後、第２方向のスイッチング電圧を除去しても、１対の電極間に位置する少なくとも一部の高抵抗状態が保持される抵抗記憶素子にまず向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。【００１３】
すなわち、上記素体は、一般式：Ｔｉ１−ｘＭｘＯ２（Ｍは、Ｆｅ、Ｃｏ、ＮｉおよびＣｕのうちの少なくとも１種。０．００５≦ｘ≦０．０５）で示される組成を有する酸化物半導体からなることを特徴としている。【００１４】
上記酸化物半導体は、多結晶体であることが好ましい。【００１５】
この発明に係る抵抗記憶素子において、１対の電極の少なくとも一方は、素体とショットキー接合される材料からなることが好ましい。【００１６】
この発明に係る抵抗記憶素子は、インピーダンス整合用に有利に用いられることができる。【００１７】
この発明に係る抵抗記憶素子は、第２の局面では、素体と、素体に接触するように設けられた、第１および第２の電極とを備え、第１の電極は、素体との界面領域において整流性と抵抗変化特性とを発現し得るショットキー障壁を形成し得る材料からなり、第２の電極は、第１の電極と比較して、素体に対してよりオーミックな接合が得られる材料からなり、素体は、一般式：Ｔｉ１−ｘＭｘＯ２（Ｍは、Ｆｅ、Ｃｏ、ＮｉおよびＣｕのうちの少なくとも１種。０．００５≦ｘ≦０．０５）で示される組成を有する酸化物半導体からなることを特徴としている。【００１８】
なお、上記「第２の電極は、第１の電極と比較して、素体に対してよりオーミックな接合が得られる材料からなる」とは、第２の電極の素体に対する接合の方が、第１の電極の素体に対する接合と比較して、オーミック特性により近い接合が得られるような材料から第２の電極が構成されるという意味である。【００１９】
この発明は、また、上記第２の局面による抵抗記憶素子の使用方法にも向けられる。この発明に係る抵抗記憶素子使用方法は、第１および第２の電極間に第１極性の第１の電圧パルスを印加することによって、当該抵抗記憶素子の低抵抗状態を実現するステップと、第１および第２の電極間に第１極性とは逆の第２極性の第２の電圧パルスを印加することによって、当該抵抗記憶素子の高抵抗状態を実現するステップとを備えることを特徴としている。【００２０】
この発明に係る抵抗記憶素子の使用方法は、第１および第２の電極間に、上記第１極性または上記第２極性であって、上記第１の電圧パルスと上記第２の電圧パルスとの間のエネルギーを有する少なくとも１つの中間電圧パルスを印加することによって、上記低抵抗状態と上記高抵抗状態との間の抵抗値を示す、少なくとも１つの中間抵抗状態を実現するステップをさらに備えることが好ましい。【００２１】
上記中間電圧パルスとしては、好ましくは、パルス幅、パルス振幅およびパルス印加回数から選ばれる少なくとも１種について、上記第１の電圧パルスと上記第２の電圧パルスとの中間の値を有するパルスが用いられる。【００２２】
上記のような好ましい使用方法は、抵抗記憶素子を多値化メモリーとして使用することを可能にする。
【発明の効果】
【００２３】
この発明によれば、抵抗変化率が大きく、かつ優れた抵抗メモリー効果を有する、抵抗記憶素子が得られる。その理由は、次のとおりと推測し得る。【００２４】
本件発明者は、ショットキー障壁型の抵抗スイッチング特性から、界面やバルク準位への電子のトラップまたは放出を安定化させることが、抵抗スイッチング特性および抵抗メモリー特性の改善に重要であると推測し、ＴｉＯ２に遷移金属を添加し、それによって、ＴｉＯ２のバンドギャップ内に準位を形成すれば、特性を改善かつ安定化できると考えた。【００２５】
実際に、遷移金属を添加したＴｉＯ２の拡散反射測定から、バンドギャップ内に形成された準位に起因する吸収が確認でき、形成された準位が電子のトラップまたは放出に影響し、低抵抗状態の抵抗保持特性を改善することができたと考えることができる。その結果、優れた抵抗メモリー効果が得られたと考えることができる。【００２６】
この発明に係る抵抗記憶素子において、素体を構成する酸化物半導体が多結晶体であると、抵抗メモリー効果、特に低抵抗状態の抵抗保持特性をより向上させることができる。これは、多結晶体における粒界が作用していると考えられる。すなわち、粒界のような電子をトラップするような不連続な構造を設け、電子のトラップや酸素欠損などを生じやすくさせることが、低抵抗状態の抵抗が時間とともに高抵抗化することに効いているのではないかと推測される。【００２７】
この発明に係る抵抗記憶素子において、１対の電極の少なくとも一方が素体とショットキー接合される材料から構成されると、上述した抵抗変化率が大きくなる効果がより顕著に現れる。【００２８】
この発明に係る抵抗記憶素子がインピーダンス整合用に用いられると、大きなインピーダンス変化を低消費電力で実現することができる。【００２９】
この発明に係る抵抗記憶素子の使用方法において、第１および第２の電極間に第１極性の第１の電圧パルスを印加することによって、当該抵抗記憶素子の低抵抗状態を実現するステップと、第１および第２の電極間に第１極性とは逆の第２極性の第２の電圧パルスを印加することによって、当該抵抗記憶素子の高抵抗状態を実現するステップとを実施することに加えて、第１および第２の電極間に、第１極性または第２極性であって、第１の電圧パルスと第２の電圧パルスとの間のエネルギーを有する少なくとも１つの中間電圧パルスを印加することによって、低抵抗状態と高抵抗状態との間の抵抗値を示す、少なくとも１つの中間抵抗状態を実現するステップを実施するようにすれば、優れたメモリー特性を実現しながら、当該抵抗記憶素子が与える抵抗値の多値化を図ることができる。【００３０】
この場合において、この発明に係る抵抗記憶素子は、前述したように、大きな抵抗変化率を実現し、さらにメモリー特性が良好であるため、これを用いると、複数の抵抗状態（多値）を安定して実現でき、たとえば、多値化メモリーデバイス、あるいはアナログメモリーデバイスとして用いることが可能となる。【００３１】
よって、この発明に係る抵抗記憶素子の使用方法において、上述のように、多値化されると、同じサイズのセルで複数の抵抗状態を保持できるため、メモリーとして使用した場合、記憶容量を同じセルサイズで大きくすることができる。また、離散的な値ではなく、印加される電圧パルスの幅や振幅等を変えることにより、連続的に抵抗値を変えることができるため、アナログ的な用途にも使用可能である。
【図面の簡単な説明】
【００３２】
【図１】この発明の一実施形態による抵抗記憶素子を図解的に示す断面図である。
【図２】実験例１において求めた、この発明の範囲内の試料１４に係る抵抗記憶素子の電流−電圧特性を示す図である。
【図３】実験例１において求めた、この発明の範囲外の試料３２に係る抵抗記憶素子の室温での抵抗保持特性を示す図である。
【図４】実験例１において求めた、この発明の範囲外の試料３２に係る抵抗記憶素子の低抵抗状態の抵抗保持特性を示す図である。
【図５】実験例１において求めた、この発明の範囲内の試料１４に係る抵抗記憶素子の抵抗保持特性を示す図である。
【図６】実験例２において求めた、この発明の範囲外の試料３２に係る抵抗記憶素子のインピーダンスの周波数特性を示す図である。
【図７】実験例２において求めた、この発明の範囲内の試料１４に係る抵抗記憶素子のインピーダンスの周波数特性を示す図である。
【図８】実験例３において抵抗記憶素子に印加した電圧パルスの第１の印加態様を示す図である。
【図９】図８に示した態様で電圧パルスが印加されたときの抵抗記憶素子の抵抗変化の状態を示す図である。
【図１０】実験例３において抵抗記憶素子に印加した電圧パルスの第２の印加態様を示す図である。
【図１１】図１０に示した態様で電圧パルスが印加されたときの抵抗記憶素子の抵抗変化の状態を示す図である。
【図１２】実験例４において抵抗記憶素子に印加した電圧パルスの第１の印加態様を示す図である。
【図１３】図１２に示した態様で電圧パルスが印加されたときの抵抗記憶素子の抵抗変化の状態を示す図である。
【図１４】実験例４において抵抗記憶素子に印加した電圧パルスの第２の印加態様を示す図である。
【図１５】図１４に示した態様で電圧パルスが印加されたときの抵抗記憶素子の抵抗変化の状態を示す図である。
【発明を実施するための形態】
【００３３】
図１を参照して、抵抗記憶素子１は、素体２と、素体２の少なくとも一部を介して対向する少なくとも１対の電極３および４とを備えている。この実施形態では、抵抗記憶素子１は、基板状の下部電極４上に、薄膜状の素体２が形成され、さらにその上に薄膜状の上部電極３が形成された、キャパシタ構造を有している。
【００３４】
抵抗記憶素子１は、１対の電極３および４間に第１方向のスイッチング電圧を印加したとき、素体２の、１対の電極３および４間に位置する少なくとも一部が低抵抗化し、その後、この第１方向のスイッチング電圧を除去しても、素体２の低抵抗状態が保持され、他方、１対の電極３および４間に第１方向とは逆の第２方向のスイッチング電圧を印加したとき、素体２の、１対の電極３および４間に位置する少なくとも一部が高抵抗化し、その後、この第２方向のスイッチング電圧を除去しても、素体２の高抵抗状態が保持されるものである。
【００３５】
素体２は、一般式：Ｔｉ１−ｘＭｘＯ２（Ｍは、Ｆｅ、Ｃｏ、ＮｉおよびＣｕのうちの少なくとも１種の遷移金属。０．００５≦ｘ≦０．０５）で示される組成を有する酸化物半導体からなる。
【００３６】
素体２となる薄膜は、たとえば、所定の組成を有するターゲットを用いて、ＰＬＤ（Pulse Laser Deposition）法を用いて形成することができる。ここで、レーザとしては、ＡｒＦまたはＫｒＦエキシマレーザ等を用いられるが、これらに限定されるものではない。成膜時のレーザ条件としては、エネルギーは０．１〜３Ｊ／ｃｍ２、周波数は１〜１０Ｈｚ、温度は４００〜７００℃、真空度は０．１Ｔｏｒｒ〜１×１０−５Ｔｏｒｒ（Ｏ２  flowing）が可能である。成膜法としては、その他、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＲＦスパッタリング法、ＭＯＤ（Metal Organic deposition）法を適用することもできる。
【００３７】
また、上述のターゲットは、得ようとする素体２と同様の一般式：Ｔｉ１−ｘＭｘＯ２（Ｍは、Ｆｅ、Ｃｏ、ＮｉおよびＣｕのうちの少なくとも１種。０．００５≦ｘ≦０．０５）で示される組成を有するものであるが、たとえば固相反応法で作製される。すなわち、原料として、高純度のＴｉＯ２粉末を用いるとともに、Ｃｏ３Ｏ４、Ｆｅ２Ｏ３、ＮｉＯおよびＣｕＯの各粉末を必要に応じて用い、所定の組成になるように秤量した後、メノウ乳鉢でエタノールを加えて十分混ざるように混合する。乾燥させた後、バインダを添加し、高圧プレス機および金型を用いて焼成した後、成形する。得られた成形物を脱脂した後、１１００℃〜１２００℃の温度を適用して大気中で４時間焼成することによって、ターゲットを得ることができる。
【００３８】
上部電極３は、素体２との界面領域において整流性と抵抗変化特性とを発現し得るショットキー障壁を形成し得る材料から構成される。そのため、上部電極３の材料としては、素体２の主成分であるＴｉＯ２系材料より仕事関数の大きい、たとえばＰｔが有利に用いられる。なお、Ｐｔに限らず、ショットキー接合が形成され得るものであれば、Ａｕ、Ａｇ、Ｐｄなどの貴金属や、ＳｒＲｕＯ３などの金属伝導を示す酸化物、ＰＥＤＯＴ：ＰＳＳなどの有機導電体、窒化物導電体等でもよい。
【００３９】
下部電極４は、上部電極３と比較して、素体２に対してよりオーミックな接合が得られる材料から構成されればよいが、好ましくは、オーミック接合が得られる材料から構成される。また、好ましくは、素体２の主成分であるＴｉＯ２系材料より仕事関数の小さいものもしくは同程度のものが用いられる。一例として、下部電極４は、Ｎｂ：ＳｒＴｉＯ３から構成される。また、デバイス形成プロセスによっては、仕事関数が大きい金属を用いても、オーミック接合に近い接合を得ることが可能であるため、Ｎｂ：ＳｒＴｉＯ３以外に、たとえば、Ｔｉ、Ａｌ、Ｉｎ、Ｚｎ、ＴｉＮおよび貴金属電極等を用いることもできる。これらは、各々単体で、あるいは、たとえば、本発明の素体上にオーミック電極としてのＴｉ電極を形成し、その上にＴｉ電極の酸化を防ぐためのＰｔ電極を形成するといった構造で用いられる。
【００４０】
上述のように、好ましい実施形態では、上部電極３にショットキー障壁を形成し、下部電極４ではオーミック特性またはほぼオーミック特性が得られる電極を用いたが、上部電極３および下部電極４のどちらにショットキー障壁を形成してもよい。
【００４１】
また、抵抗記憶素子１は、図示した実施形態のようなキャパシタ構造とせずに、素体２となるＴｉＯ２系薄膜上に２つの電極３および４を並べて形成したプレーナ型の構造としてもよい。また、素体２は、薄膜ではなく、バルク体によって与えられてもよい。
【００４２】
また、この発明では、製膜時の酸素分圧を制御することにより、電子を制御したが、プロセス条件、手法に応じて、必要であれば、ドナーとして働く元素を添加してキャリア濃度を制御してもよい。
【００４３】
次に、この発明に係る抵抗記憶素子による効果を調べるために実施した実験例について説明する。
【００４４】
［実験例１］
一般式：Ｔｉ１−ｘＭｘＯ２（Ｍは、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ、ＮｉおよびＣｕのいずれか)で示されるセラミックターゲット（直径：２０ｍｍ、厚み５ｍｍ）を固相反応法で作製した。原料としては、高純度のＴｉＯ２、Ｍｎ３Ｏ４、Ｃｒ２Ｏ３、Ｃｏ３Ｏ４、Ｆｅ２Ｏ３、ＮｉＯおよびＣｕＯの各粉末を用い、表１に示した所定の組成になるように秤量した後、メノウ乳鉢でエタノールを加えて十分混ざるように混合した。次に、乾燥させた後、バインダを添加し、高圧プレス機および金型を用いて焼成した後、直径が約２０ｍｍ、厚みが約５ｍｍになるように成形した。この成形体を、脱脂した後、１１００℃の温度で大気中において４時間焼成し、ターゲットを得た。
【００４５】
他方、素体となるＴｉＯ２系薄膜とほぼオーミックな接合が得られる下部電極となるべきものとして、Ｎｂ０．５ａｔ％ｄｏｐｅｄ  ＳｒＴｉＯ３（１００）単結晶基板（フルウチ化学製）を用意した。
【００４６】
次に、上記ターゲットを用いて、上記基板上に、ＰＬＤ法で素体となる膜厚が１００ｎｍ程度のＴｉ１−ｘＭｘＯ２薄膜を作製した。ここで、レーザとしては、ラムダフィジックス製「Ｃｏｍｐｅｘ１１０」ＡｒＦエキシマレーザを用い、発生させたレーザ光を集光してターゲットに入射させ、薄膜を作製した。成膜時のレーザの条件については、エネルギーを１Ｊ／ｃｍ２、周波数を１０Ｈｚ、温度を６００℃、真空度を０．１Ｔｏｒｒ（Ｏ２  flowing）とした。
【００４７】
なお、上記のように作製した薄膜の組成分析を蛍光Ｘ線測定などで行なったところ、すべての試料において、薄膜は、その作製に用いたターゲットと実質的に同じ組成であることを確認した。
【００４８】
次に、上記薄膜上に、メタルマスクを使用して、直径３００μｍのＰｔからなる上部電極をＤＣスパッタ法で形成した。
【００４９】
このようにして得られた試料に係る抵抗記憶素子１について、図１に示すように、下部電極４上にＩｎ−Ｇａからなる引出電極５を形成し、この引出電極５にＷプローブ６を接触させながら、引出電極５と上部電極３との間に電流電圧発生器７を接続して、電流−電圧特性を評価するとともに、室温および１００℃での抵抗保持特性を評価した。電流電圧発生器７としては、アドバンテスト社製「Ｒ６２４６Ａ」電流電圧発生器を用いた。
【００５０】
なお、表１において、試料３２は比較例である。試料１〜３１では、Ｐｔ／ＴｉＯ２／Ｎｂ：ＳｒＴｉＯ３／Ｉｎ−Ｇａの構造を有していたが、試料３２としては、ＴｉＯ２系薄膜が存在せず、Ｐｔ／Ｎｂ：ＳｒＴｉＯ３／Ｉｎ−Ｇａの構造を有するものを作製した。したがって、試料１〜３１では、ＰｔとＴｉＯ２との界面での特性を評価することになり、試料３２では、ＰｔとＮｂ：ＳｒＴｉＯ３との界面での特性を評価することになる。
【００５１】
電流−電圧特性評価では、−Ｘ（Ｖ）⇒０Ｖ⇒Ｙ（Ｖ）⇒０Ｖ⇒−Ｘ（Ｖ）（ＸおよびＹは任意の電圧値）というように、抵抗記憶素子に印加される電圧をスイープさせながら、抵抗記憶素子に流れる電流を測定した。そして、図２に示されているように、電流−電圧特性において、低抵抗状態から高抵抗状態にスイッチングする極性で一番大きな変化が得られる電圧を「見積もり電圧」とし、この「見積もり電圧」での抵抗変化率を、
抵抗変化率［％］＝（高抵抗状態の抵抗値−低抵抗状態の抵抗値）／低抵抗状態の抵抗値×１００
の式に基づいて算出した。その結果が表１の「抵抗変化率」の欄に示されている。
【００５２】
なお、図２に示した電流−電圧特性は、表１の試料１４のものである。
【００５３】
また、抵抗メモリー効果の指標としての抵抗保持特性評価では、高抵抗状態および低抵抗状態の各々にスイッチさせた後に、２Ｖの電圧で１０秒毎に抵抗を１０時間測定し、抵抗の時間変化を室温および１００℃の各々で測定し、抵抗の安定性を評価した。より具体的には、試料３２について図３に例示したように、抵抗値および時間をそれぞれ対数プロット（Log vs. Log)したものから直線を引き低抵抗状態の抵抗値と高抵抗状態の抵抗値が一致する時間を抵抗保持時間と定義し、この抵抗保持時間を求めた。その結果が、表１の「抵抗保持時間」の欄に示されている
図３において、「ＬＲＳ」は低抵抗状態、「ＨＲＳ」は高抵抗状態を示し、「ＲＴ」は室温を示している。また、後述する図４において、「１００Ｃ」は１００℃を示すものである。これらのことは、他の図面および表１においても当てはまる。
【００５４】
また、前述のようにして求められる抵抗保持時間は、あくまでも抵抗メモリー効果の傾向を見るためのものであり、実際の抵抗メモリー効果時間を示すものではないが、相対比較をする上では十分な評価ファクタであると考えられる。
【００５５】
なお、上記室温での抵抗保持時間については、試料１４と試料３２とについてのみ評価した。また、上記１００℃での抵抗保持時間については、前述の抵抗変化率が１０００％以上を示す試料についてのみ評価した。
【００５６】
【表１】
0005459515.tif 000002
【００５７】
表１および後掲の表２において、試料番号に＊を付したものは、この発明の範囲以外の試料である。
【００５８】
表１からわかるように、遷移金属を何も添加していないＴｉＯ２薄膜を有する試料１では、抵抗変化率が１００％未満と小さく、また、遷移金属であっても、ＣｒおよびＭｎをそれぞれ添加した試料２〜６および試料７〜１１においても、抵抗変化率は１００％未満と小さかった。
【００５９】
これらに対して、遷移金属としてのＣｏ、Ｆｅ、ＮｉおよびＣｕのいずれかを添加したＴｉＯ２薄膜を有する試料１２〜３１においては、１０００％以上の抵抗変化率を示すものが現れた。すなわち、遷移金属としてのＣｏ、Ｆｅ、ＮｉまたはＣｕの添加量ｘがｘ≦０．０５の条件を満たす試料１２〜１５、１７〜２０、２２〜２５および２７〜３０において、１０００％以上の抵抗変化率を示した。
【００６０】
さらに、遷移金属としてのＣｏ、Ｆｅ、ＮｉまたはＣｕの添加量ｘが０．００５≦ｘ≦０．０５の条件を満たす試料１３〜１５、１８〜２０、２３〜２５および２８〜３０では、試料３２の抵抗変化率である８５００％に匹敵する６８００％以上の抵抗変化率が得られた。特に、遷移金属として、ＣｏまたはＦｅを添加した試料１３〜１５および１８〜２０については、その添加量ｘが０．００５≦ｘ≦０．０５の条件を満たすと、１００００％を超える極めて大きな抵抗変化率を実現できた。
【００６１】
次に、抵抗保持時間に着目する。
【００６２】
比較例としての試料３２では、図４にその傾向を示すように、室温から１００℃に温度を上げると、低抵抗状態の抵抗変化の時間依存性が大きくなった。表１に示すように、１００℃においては抵抗保持時間が９１日となり、室温での抵抗保持時間である８×１０＋９日と比較して極端に短くなった。不揮発性抵抗メモリーへの応用を考えた場合、温度上昇に伴い抵抗保持時間が大きく変化すること、すなわち短くなることは大きな問題である。
【００６３】
これに対して、遷移金属としてのＣｏ、Ｆｅ、ＮｉおよびＣｕのいずれかを、その添加量ｘが０．００５≦ｘ≦０．０５の条件を満たす範囲で添加したＴｉＯ２薄膜を有する試料１３〜１５、１８〜２０、２３〜２５および２８〜３０では、試料１４について図５に示すように、低抵抗状態の抵抗値が時間の経過とともに変化する傾向は見られるものの、１００℃においても、上述の試料３２とは異なり、極めて長い抵抗保持時間を実現することができた。このことは、表１に示した抵抗保持時間から確認することができる。
【００６４】
以上の結果について、次のように考察することができる。
【００６５】
無添加のＴｉＯ２薄膜では、容易に酸素欠損などの欠陥が生成し、ショットキー接合となる仕事関数の大きな電極を用いても、良好なショットキー障壁が形成されず、リーク電流が大きく、小さな抵抗変化率しか示さない。一方、遷移金属を添加したＴｉＯ２薄膜では、添加した遷移金属が準位を形成したり、欠陥を補償したりするため、良好なショットキー障壁を得ることが可能となる。
【００６６】
しかし、遷移金属のうち、ＭｎやＣｒについては、小さな抵抗変化率しか示さない。これは、抵抗変化の起源となる界面準位や欠陥量を低下させすぎるためであると考えられるが、明確な原因は今のところよくわかっていない。一方、Ｃｏ、Ｆｅ、ＮｉおよびＣｕについては、良好なショットキー障壁が形成され、大きな抵抗変化率を実現可能である。
【００６７】
遷移金属としてのＣｏ、Ｆｅ、ＮｉおよびＣｕについては、その添加量ｘが０．００１であっても、１０００％以上の大きな抵抗変化率を実現可能であるが、１００℃での抵抗保持時間は、１０００日以下というように、比較例としての試料３２の場合と同じ程度である。これは、添加量が少ないため、抵抗の緩和を抑制する準位の状態密度が小さいためであると考えられる。他方、添加量ｘが０．０５より多くなると、ＴｉＯ２薄膜自体の抵抗値が上昇しすぎ、抵抗変化を示すショットキー障壁が形成されにくくなるため、小さな抵抗変化率しか示さなくなったと考えられる。
【００６８】
以上のように、この発明に係る抵抗記憶素子を利用すれば、表１から明らかであるように、実動作温度領域（室温以上）において、優れた抵抗保持特性を実現することが可能であり、ショットキー障壁型抵抗スイッチング素子の課題であった低抵抗状態の抵抗保持特性を著しく改善することが可能となる。
【００６９】
なお、メカニズムに関しては、不明な点が多く、完全には解明されていないが、低抵抗状態の抵抗値の時間依存性から、徐々に何らかの緩和（トラップまたは放出された電子の再放出または再トラップ、欠陥のマイグレーション等）が起きている可能性が考えられ、有効な遷移金属を添加したＴｉＯ２薄膜では、遷移金属や電極界面やバルクに準位を形成し、準安定状態（つまり低抵抗状態）をさらに安定化することが可能となり、抵抗保持特性、すなわち抵抗メモリー効果を著しく改善できたものと推測される。
【００７０】
また、前述した実験例において作製したこの発明の範囲内の試料について、有効な遷移金属を添加したＴｉＯ２薄膜をＴＥＭ観察した結果、これが多結晶体であることがわかった。そして、この多結晶体であることが抵抗メモリー効果、特に低抵抗状態の抵抗保持特性をより向上させるのに寄与していることがわかった。すなわち、電極と薄膜との界面のショットキー障壁を利用して大きな抵抗変化を生じさせることができたとしても、十分な抵抗メモリー特性が得られないことがわかった。このことから、メカニズムについては明らかではないが、粒界のような電子をトラップするような不連続な構造を設け、電子のトラップや酸素欠損などが生じやすくすることが、低抵抗状態の抵抗が時間とともに高抵抗化することを抑制することに効いているのではないかと推測される。
【００７１】
以上説明したように、この発明に係る抵抗記憶素子は、大きな抵抗変化率が得られるので、たとえばインピーダンススイッチング素子として有利に適用することができる。この発明に係る抵抗記憶素子を、インピーダンススイッチング素子として用いる場合の実施態様について以下に説明する。
【００７２】
ＲＦ信号回路のスイッチング素子としては、一般的に、ＰＩＮダイオード型のスイッチング素子、またはＦＥＴトランジスタ型のスイッチング素子が使用される。
【００７３】
ＰＩＮダイオード型のスイッチング素子の場合には、順方向バイアス印加時の低抵抗状態をオン状態、逆方向バイアス印加時の高抵抗状態をオフ状態とすることによって、ＲＦ信号回路のオン／オフを実現している。他方、ＦＥＴトランジスタ型のスイッチの場合には、ゲート電圧印加時の低抵抗状態をオン状態、ゲート電圧非印加時の高抵抗状態をオフ状態とすることによって、ＲＦ信号回路のオン／オフを実現している。
【００７４】
しかし、ＰＩＮダイオード型のスイッチング素子では、オン状態にするため、ＰＩＮダイオードの順方向に電圧が印加され、また、オン状態を維持するため、順方向に電圧を印加し続ける必要があるが、この状態では低抵抗状態となっているため、電流がかなり多く流れ、消費電力が非常に大きいという問題を抱えている。
【００７５】
他方、ＦＥＴトランジスタ型のスイッチング素子の場合には、ゲート電圧印加状態でもゲートにはあまり大きな電流が流れないため消費電力は小さいが、オン状態を維持するためには、ゲート電圧を印加し続ける必要があるという問題を抱えている。また、ＰＩＮダイオード型のスイッチング素子の場合と比較して、構造が複雑であるためコストが高いという問題もある。
【００７６】
これらに対して、この発明に係るショットキー接合デバイスとしての抵抗記憶素子を利用した場合、抵抗変化に伴い、同時にインピーダンスを変化させることが可能であり、ＰＩＮダイオードの場合と同じくインピーダンススイッチング素子として使用することができる。さらに、この発明に係る抵抗記憶素子は、抵抗メモリー機能を有しているため、低抵抗状態へのスイッチングの後は電圧を印加し続ける必要はなく、そのため消費電力を小さくすることが可能である。したがって、ＰＩＮダイオード型の欠点である消費電力の問題、ならびにＰＩＮダイオード型およびＦＥＴトランジスタ型双方の欠点であるオン状態維持のために電圧を印加し続けることが必要であるという問題を解決することができる。
【００７７】
なお、上記の問題を解決し得るデバイスを実現するためには、従来から知られている、たとえばＳｒＴｉＯ３／ＳｒＲｕＯ３などの接合抵抗変化素子では、抵抗変化率および抵抗メモリー特性が不十分である。
【００７８】
この発明に係る抵抗記憶素子のように、ＴｉＯ２に遷移金属を添加し、ＴｉＯ２のバンドギャップ内に準位を形成することにより、抵抗変化率が大きく、抵抗メモリー特性の優れたインピーダンススイッチング素子を実現することができる。このことを確認するために実施した実験例について、以下に説明する。
【００７９】
［実験例２］
実験例２では、前述の実験例１において作製した試料を用いて高抵抗状態と低抵抗状態におけるインピーダンスの周波数特性評価を行なった。
【００８０】
この評価試験では、実験例１の場合と同じ電流電圧発生器を用い、試料に電圧パルスを印加することにより、高抵抗状態および低抵抗状態それぞれに抵抗状態をスイッチングさせた後に、ＬＣＲメーター（ヒューレットパッカード社製「ＨＰ４２８４」）を用いてインピーダンスの周波数特性の評価を、１００Ｈｚ〜１ＭＨｚの周波数帯域で行なった。そして、求めた周波数特性から、１０ｋＨｚにおける高抵抗状態のインピーダンスと低抵抗状態のインピーダンスとをそれぞれ求め、インピーダンス変化率を、
インピーダンス変化率［％］＝（高抵抗状態のインピーダンス−低抵抗状態のインピーダンス）／低抵抗状態のインピーダンス×１００
の式に基づいて算出した。その結果が表２に示されている。なお、表２では、表１に示した「添加元素」、「添加量」および「抵抗変化率」を再び掲載し、特に、抵抗変化率とインピーダンス変化率との相関が把握しやすいようにしている。また、表２において、インピーダンス変化率が０％のものは、ほぼ０％であるという意味であり、正確には、５％以下のものをいう。
【００８１】
【表２】
0005459515.tif 000003
【００８２】
実験例１で示したように、比較例としての試料３２では、抵抗メモリー特性は良くないが、抵抗変化率が８５００％と比較的大きな抵抗変化特性を実現できた。この試料３２のインピーダンス特性評価結果が図６に示されている。試料３２によれば、直流抵抗では大きな抵抗変化率を実現できるが、その高抵抗状態におけるインピーダンスと低抵抗状態におけるインピーダンスとの差は小さく、また、高周波になるに伴い、その差はより小さくなった。表２に示すように、周波数１０ｋＨｚにおいて、インピーダンス変化率は５０％と非常に小さかった。
【００８３】
他方、この発明の範囲内にある試料１３〜１５、１８〜２０、２３〜２５および２８〜３０を代表して、試料１４のインピーダンス特性が図７に示されている。図６に示した試料３２の場合と同様、試料１４では、より高周波になるに従い、容量成分の問題でインピーダンスの差が小さくなるが、低周波領域では非常に大きな差があり、表２に示すように、周波数１０ｋＨｚにおいて、インピーダンス変化率は７７５０％と非常に大きな値を実現できた。
【００８４】
表２に示すように、その他のこの発明の範囲内にある試料についても同様のことが言える。
【００８５】
すなわち、この発明の範囲内の試料１３〜１５、１８〜２０、２３〜２５および２８〜３０については、大きな抵抗変化率を実現しながら、周波数１０ｋＨｚでのインピーダンス変化率も３０００％を超え、非常に大きなインピーダンス変化率を実現できた。
【００８６】
これに対して、比較例としての試料３２では、この発明の範囲内の試料１３〜１５、１８〜２０、２３〜２５および２８〜３０と比較して、ほぼ同等の大きな抵抗変化率が得られていても、前述したように、インピーダンス変化率については５０％と非常に小さかった。
【００８７】
これは、インピーダンス（Ｚ）は、抵抗成分（Ｒ）だけでなく、静電容量成分（Ｃ）とインダクタンス成分（Ｌ）とが合わさったものであり、この発明の範囲内の試料１３〜１５、１８〜２０、２３〜２５および２８〜３０では、抵抗変化率が大きいだけでなく、低抵抗状態の抵抗が試料３２と比較して低いなどの理由により、Ｃ成分の影響が小さくなることにより、大きなインピーダンス変化率が得られたものと推測される。また、抵抗メモリー特性も大きく寄与しており、抵抗メモリー特性が悪い場合、すぐに低抵抗状態の抵抗が上昇するため、インピーダンス変化率も小さくなってしまうものと考えられる。
【００８８】
以上のことから、この発明に係る抵抗記憶素子によれば、大きな抵抗変化率、優れた抵抗メモリー特性を実現できるだけでなく、大きなインピーダンス変化率も実現することが可能となり、抵抗変化を利用した抵抗メモリーデバイスとしてだけでなく、インピーダンススイッチング素子としても有利に用いることができる。
【００８９】
なお、この実験例において作製した抵抗記憶素子は、インピーダンスを変化させられる周波数帯が限られるが、素体を構成する酸化物半導体の微細構造化による低容量化などにより、高周波側に特性を改善できることが期待され、より幅広い周波数帯で低消費電力のインピーダンススイッチング素子として使用できると考えられる。
【００９０】
また、この発明に係る抵抗記憶素子を使用することにより、高抵抗状態および低抵抗状態といった２状態、すなわち「０」および「１」といった２値だけでなく、高抵抗状態と低抵抗状態との間に少なくとも１つの中間抵抗状態、好ましくは、複数の中間抵抗状態を実現できる。
【００９１】
この発明に係る抵抗記憶素子において、上述のような優れた多値化を可能とするメカニズムについては不明な点が多いが、電極近傍の界面準位への電子のトラップおよび再放出あるいは酸素欠陥などのマイグレーションが抵抗変化の起源の候補として考えられている。この発明に係る抵抗記憶素子に備える素体を構成する化合物半導体の場合のように、遷移金属が添加されると、これが界面やバルク準位を形成し、そのため、電子をトラップできる状態数が増加したり、価数変化を起こしたりし、このことが、マイグレーションした欠陥の作る電荷のアンバランスを解消し、その結果、優れたメモリー特性が実現されたものと考えられる。多値化は、電圧パルスの印加により、電子のトラップやマイグレーションの程度を変えることによって実現されるものと考えられる。
【００９２】
［実験例３］
実験例３では、実験例１において作製した試料１４に係る抵抗記憶素子を用いて多値化についての評価を行なった。
【００９３】
より詳細には、高抵抗状態にスイッチングさせた後に、低抵抗状態にスイッチングさせるための電圧パルスを印加する際に、図８に示すように、スイッチング電圧の大きさ、すなわちパルス振幅を−５Ｖに固定し、他方、パルス幅を１００ｎｓ〜１００μｓの範囲で徐々に長くしながら、抵抗値の測定を行なった。測定時の電圧が図８に「Read voltage」として示されている。
【００９４】
より具体的には、図９に示すように、
（１）初期抵抗状態（ＨＲＳ）を３回測定し、
（２）次いで、パルス振幅が−５Ｖで、パルス幅が１００ｎｓのパルス電圧を１発印加した後、第１の中間抵抗状態（ＭＲＳ１）の抵抗値を３回測定し、
（３）次いで、パルス幅を１μｓとより長くしたパルス電圧を１発印加した後、第２の中間抵抗状態（ＭＲＳ２）の抵抗値を３回測定し、
（４）次いで、パルス幅を１０μｓとより長くしたパルス電圧を１発印加した後、第３の中間抵抗状態（ＭＲＳ３）の抵抗値を３回測定し、
（５）次いで、パルス幅を１００μｓとより長くしたパルス電圧を１発印加した後、低抵抗状態（ＬＲＳ）の抵抗値を３回測定した。
【００９５】
図９からわかるように、スイッチング電圧のパルス幅を変えることにより、高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）までの間に中間値を持つ状態（ＭＲＳ）を複数設定することが可能である。
【００９６】
次に、上記とは逆であって、低抵抗状態にスイッチングさせた後に、高抵抗状態にスイッチングさせるための電圧パルスを印加する際に、図１０に示すように、パルス振幅を＋５Ｖに固定し、他方、パルス幅を１００ｎｓ〜１００μｓの範囲で徐々に長くしながら、抵抗値の測定を行なった。より具体的には、図１１に示すように、
（６）初期抵抗状態（ＬＲＳ）を３回測定し、
（７）次いで、パルス振幅が＋５Ｖで、パルス幅が１００ｎｓのパルス電圧を１発印加した後、第１の中間抵抗状態（ＭＲＳ１）の抵抗値を３回測定し、
（８）次いで、パルス幅を１μｓとより長くしたパルス電圧を１発印加した後、第２の中間抵抗状態（ＭＲＳ２）の抵抗値を３回測定し、
（９）次いで、パルス幅を１０μｓとより長くしたパルス電圧を１発印加した後、第３の中間抵抗状態（ＭＲＳ３）の抵抗値を３回測定し、
（１０）次いで、パルス幅を１００μｓとより長くしたパルス電圧を１発印加した後、高抵抗状態（ＨＲＳ）の抵抗値を３回測定した。
【００９７】
図１１からわかるように、スイッチング電圧のパルス幅を変えることにより、低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）までの間に中間値を持つ状態（ＭＲＳ）を複数設定することが可能である。
【００９８】
［実験例４］
実験例４では、実験例３の場合と同様、実験例１において作製した試料１４に係る抵抗記憶素子を用いて多値化についての評価を行なった。実験例３と異なるのは、パルス電圧の印加態様である。
【００９９】
すなわち、高抵抗状態にスイッチングさせた後に、低抵抗状態にスイッチングさせるための電圧パルスを印加する際に、図１２に示すように、スイッチング電圧のパルス幅を１００μｓに固定し、他方、パルス振幅を−１Ｖ〜−５Ｖの範囲において徐々に絶対値で大きくしながら、抵抗値の測定を行なった。測定時の電圧が図１２に「Read voltage」として示されている。
【０１００】
より具体的には、図１３に示すように、
（１）初期抵抗状態（ＨＲＳ）を３回測定し、
（２）次いで、パルス幅が１００μｓで、パルス振幅が−１Ｖのパルス電圧を１発印加した後、第１の中間抵抗状態（ＭＲＳ１）の抵抗値を３回測定し、
（３）次いで、パルス振幅を−２Ｖと絶対値でより大きくしたパルス電圧を１発印加した後、第２の中間抵抗状態（ＭＲＳ２）の抵抗値を３回測定し、
（４）次いで、パルス振幅を−３Ｖと絶対値でより大きくしたパルス電圧を１発印加した後、第３の中間抵抗状態（ＭＲＳ３）の抵抗値を３回測定し、
（５）次いで、パルス振幅を−４Ｖと絶対値でより大きくしたパルス電圧を１発印加した後、低抵抗状態（ＬＲＳ）の抵抗値を３回測定した。
【０１０１】
図１３からわかるように、スイッチング電圧のパルス振幅を変えることにより、高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）までの間に中間値を持つ状態（ＭＲＳ）を複数設定することが可能である。
【０１０２】
次に、上記とは逆であって、低抵抗状態にスイッチングさせた後に、高抵抗状態にスイッチングさせるための電圧パルスを印加する際に、図１４に示すように、パルス幅を１００μｓに固定し、他方、パルス振幅を＋２Ｖ〜＋５Ｖの範囲で徐々に大きくしながら、抵抗値の測定を行なった。より具体的には、図１５に示すように、
（６）初期抵抗状態（ＬＲＳ）を３回測定し、
（７）次いで、パルス幅が１００μｓで、パルス振幅が＋２Ｖのパルス電圧を１発印加した後、第１の中間抵抗状態（ＭＲＳ１）の抵抗値を３回測定し、
（８）次いで、パルス振幅を＋３Ｖとより大きくしたパルス電圧を１発印加した後、第２の中間抵抗状態（ＭＲＳ２）の抵抗値を３回測定し、
（９）次いで、パルス振幅を＋４Ｖとより大きくしたパルス電圧を１発印加した後、第３の中間抵抗状態（ＭＲＳ３）の抵抗値を３回測定し、
（１０）次いで、パルス振幅を＋５Ｖとより大きくしたパルス電圧を１発印加した後、高抵抗状態（ＨＲＳ）の抵抗値を３回測定した。
【０１０３】
図１５からわかるように、スイッチング電圧のパルス振幅を変えることにより、低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）までの間に中間値を持つ状態（ＭＲＳ）を複数設定することが可能である。
【０１０４】
以上、実験例３および４からわかるように、この発明に係る抵抗記憶素子によれば、大きな抵抗変化を実現できるため、中間値を複数とっても認識できるだけの抵抗差を得ることができ、さらに、抵抗保持特性が優れるため、安定した多値化を実現できる。
【０１０５】
なお、実験例３および４では、それぞれ、印加されるべき電圧パルスのパルス幅およびパルス振幅を変えることによって、複数の抵抗状態を実現したが、電圧パルスの印加回数を変えることによっても、複数の抵抗状態を実現することができる。
【０１０６】
また、実験例３および４では、抵抗値を段階的に変えたが、段階的に抵抗値を変えるのではなく、所望の抵抗値に一挙にスイッチングするため、所定のパルス幅、パルス振幅またはパルス印加回数を有するパルス電圧を印加する使用態様も可能である。
【０１０７】
また、印加されるべき電圧パルスを逆極性にすれば、低抵抗状態から高抵抗状態に向かう途中でも、低抵抗状態へ戻したり、その逆に、高抵抗状態から低抵抗状態に向かう途中でも、高抵抗状態へ戻したりすることもできる。
【符号の説明】
【０１０８】
１  抵抗記憶素子
２  素体
３，４  電極
【図１】
0005459515.tif 000004
【図２】
0005459515.tif 000005
【図３】
0005459515.tif 000006
【図４】
0005459515.tif 000007
【図５】
0005459515.tif 000008
【図６】
0005459515.tif 000009
【図７】
0005459515.tif 000010
【図８】
0005459515.tif 000011
【図９】
0005459515.tif 000012
【図１０】
0005459515.tif 000013
【図１１】
0005459515.tif 000014
【図１２】
0005459515.tif 000015
【図１３】
0005459515.tif 000016
【図１４】
0005459515.tif 000017
【図１５】
0005459515.tif 000018