(57)【特許請求の範囲】
【請求項１】
第１の基板と、
ボール・グリッド・アレイを介して前記第１の基板の第１の面に対して、接続された第２の基板と
を備え、
前記第２の基板は、第１の回路部及び第２の回路部と、前記第１の回路部と前記第２の回路部との間に配置された共通接地領域を備え、
前記第１の回路部、前記第２の回路部、及び前記共通接地領域はそれぞれ、前記ボール・グリッド・アレイの個別の接続を介して、前記第１の基板を通って、前記第１の基板の前記第１の面と反対側に位置する第２の面に延びる共通接地端子に接続するフリップチップ・パッケージを含むシステム。
【請求項２】
前記共通接地端子が接地電源である、請求項１記載のシステム。
【請求項３】
前記共通接地領域の前記共通接地端子は、前記ボール・グリッド・アレイの複数の接続を介して、前記第１の基板を通って、前記第１の基板の前記第２の面に延びる、請求項１又は２に記載のシステム。
【請求項４】
前記第１の回路部及び前記第２の回路部はそれぞれ、前記共通接地端子への接続のために、前記ボール・グリッド・アレイの個別の接続を介して、前記第１の基板を通って、前記第１の基板の前記第２の面まで延びる、請求項１、２又は３に記載のシステム。
【請求項５】
前記共通接地領域を複数備えた、請求項１乃至４の何れか一項に記載のシステム。
【請求項６】
前記第１の回路部及び前記第２の回路部は、第１の方向において互いに間隔が空けられており、
前記共通接地領域も、前記第１の方向において互いに間隔が空けられている、請求項５記載のシステム。
【請求項７】
前記共通接地領域の少なくとも１つは、その他の前記共通接地端子から前記ボール・グリッド・アレイの接続を介して前記第１の基板を通って、共通接地端子エレメントに接続するために、前記第１の基板の前記第２の面まで延びる個別の共通接地端子を有する、請求項５又は６記載のシステム。
【請求項８】
厚さＴを有する基板と、
前記基板に形成され、第１の方向において互いに間隔が空けられた第１の回路部及び第２の回路部と、
前記基板において前記第１の回路部と前記第２の回路部との間に形成され、前記厚さＴより大きな幅Ｗを前記第１の方向において有する共通接地領域と
を備えるフリップチップ・パッケージ。
【請求項９】
基板と、
前記基板に形成され、第１の方向において互いに間隔が空けられた第１の回路部及び第２の回路部と、
前記基板において前記第１の回路部と前記第２の回路部との間に、前記第１の方向において互いに間隔が空けられるように形成された複数の共通接地領域と
を備えるフリップチップ・パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ・パッケージ、及びフリップ・チップ・パッケージを含むシステムに関し、特に、動作性能に対する雑音の影響がかなり削減されるフリップチップ・パッケージ、及びフリップ・チップ・パッケージを含むシステムに関する。
【背景技術】
【０００２】
一般に、電子雑音は、不要な信号特性として表れる。雑音は、多くの電子アプリケーションにおいて（特に信号処理アプリケーションにおいて）、基本的な限度を表す。そういうものとして、雑音性能は、多くの電子設計の鍵となる一考慮点である。高速データ通信の増大は、情報密度の一層の増加に対する需要につながっている。半導体プロセッサにおける改良により、データ処理の高速化、及び機能密度の増大の実現が可能になってきている。しかし、このことは同様に、動作供給電圧における減少、及び、よって、信号振幅における減少につながってきている。よって、システム設計において雑音性能を管理することに対する必要性が増加している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
フリップチップ・パッケージのフリップ・チップ上に２つ以上の回路部を設けることが可能になっている。前述の回路部は、雑音生成回路部分、及び雑音感応回路部分を含み得る。例えば、高速ディジタル回路は前述の雑音生成回路部分を構成することができ、アナログ回路は前述の雑音感応回路部分を構成することができる。よって、前述の雑音感応回路部分の動作に対する、前述の雑音生成回路部分によって生成される雑音の影響を削減することが望ましい。
【０００４】
Ｐａｕｌ  ｖａｎ  Ｚｅｉｊｌらによる「Ａ  Ｂｌｕｅｔｏｏｔｈ  Ｒａｄｉｏ  ｉｎ  ０．１８μｍ  ＣＭＯＳ  （ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．  ３７，  Ｎｏ．  １２，  Ｄｅｃｅｍｂｅｒ  ２００２）」には、０．１８μｍＣＭＯＳプロセスにおけるブルートゥース・ラジオの導入が開示されている。ラジオは、ベースバンドと同じダイ上で動作し、シリコン上のクロストークの問題が生じる。チップ・レイアウトでは、ｐ型ウォール（壁）は放射エネルギをベースバンドから遮断する。ウォールは干渉をパッケージ内の接地接続へショートさせる。
【課題を解決するための手段】
【０００５】
本発明の第１の局面の実施例によれば、第１の基板と、ボールグリッドアレイを介して前記第１の基板の第１の主面に対して、接続された第２の基板とを備え、前記第２の基板は、第１の回路部及び第２の回路部と、前記第１の回路部と前記第２の回路部との間に配置された共通接地領域を備え、前記第１の回路部、前記第２の回路部、及び前記共通接地領域はそれぞれ、前記ボールグリッドアレイの個別の接続を介して、前記第１の基板を通って、前記第１の基板の前記第１の面と反対側に位置する第２の面に延びる共通接地端子に接続することを特徴とするフリップチップ・パッケージを含むシステムが提供される。
【０００６】
前述の共通接地端子に前述の共通接地領域を設けることにより、前述の共通接地端子エレメントに対する低インピーダンス（又はインダクタンス）接続を設けて、設けられなかった場合に一方回路部から他方回路部に結合するかなりの部分の雑音電流が（共通接地領域によって）効率的に集められるか、又は拾われることを可能にする。この配置は、雑音電流が「自己完結」ループ内に雑音電流が維持されるように２つの回路部間の共通インピーダンスを削減する。このようにして、２つの回路部間の雑音を大きく遮断し、よって、雑音性能の視点から２つの回路部の統合の点で設計の負担を削減する。この設計のフリップチップ・パッケージを使用することにより、一方回路部から他方回路部に結合する雑音に関して生じる問題が少なくなり、よって、前述のフリップチップ・パッケージを市場に投入するタスクが容易になる。
【０００７】
共通接地端子は、例えば、２つの回路部がＣＭＯＳで実現された場合、接地電源接続であり得る。しかし、本発明は、エミッタ結合ロジック（ＥＣＬ）が使用される場合に実施することが可能であることが想定される。その場合、共通接地端子は、負の電源（接地など）の接続ではなく、正の電源の接続で有り得る。
【０００８】
共通接地端子エレメントは例えば、全ての接地電源接続（共通接地端子）が、フリップチップ・パッケージから接続された、外部回路における共通接地電源であり得る。共通接地領域は、２つの回路部間で境界（例えば、壁や遮蔽）を個々に、又は併せて形成する１つ又は複数の共通接地領域でできていることがあり得る。境界は好ましくは、連続した境界であり得るが、例えば、切れた（又は破線の）境界であり得る。境界は、均一の、又はほぼ均一の幅を有し得る。あるいは、幅は、例えば、他の前述の点よりも、境界に沿った特定の点でより大きな雑音遮断を与えるために、境界に沿って異なり得る。
【０００９】
好ましくは、共通接地領域の共通接地端子は、共通接地端子エレメントへの接続のために、ボールグリッドアレイの複数の接続を介して、第１の基板を通って、第１の基板の第２の面に延びる。これは、共通接地領域から接地（共通接地端子エレメント）への低インピーダンス接続を設ける視点から効果的である。この共通接地端子は例えば、共通接地領域の下側に接続し、第１の基板を通って先に延びる中実壁（好ましくは、第１の基板の主面に垂直である）を形成し得る。この共通接地端子はあるいは、第１の基板を通って先に延びるいわゆる「ピケット・フェンス」を形成する相互接続された列の配置でできていることがあり得る。前述の構造は、雑音の遮蔽としてふるまい、低インピーダンス接続を形成する。低インピーダンス接続は、それがなければ、２つの回路部間で結合される雑音を効率的に拾う視点から望ましい。
【００１０】
第１の回路部及び第２の回路部はそれぞれ、共通接地端子への接続のために、ボールグリッドアレイの個別の接続を介して、第１の基板を通って、第１の基板の第２の面まで延びるそれ自身の別個の電源接続を有し得る。共通接地端子が負電源接続（すなわち、接地電源接続）の場合、電源接続は正電源接続（例えば、ＶＤＤ接続）であり得る。例えば、ＥＣＬ回路が前述のように使用された場合、逆があてはまることがあり得る。
【００１１】
共通接地領域は、単一でも、複数でもよい。後者の場合、第１の回路部及び第２の回路部が第１の方向に互いに間隔が空いていることがあり得ることを考慮に入れれば、共通接地領域は、好ましくは、やはり、第１の方向に互いに間隔が空いている。よって、共通接地領域は、多層境界（例えば、平行の境界の組を備える）とみなし得る。
【００１２】
共通接地領域の少なくとも１つは、その他の共通接地端子からボールグリッドアレイの接続を介して第１の基板を通って、共通接地端子エレメントに接続するために、第１の基板の第２の面まで延びる個別の共通接地端子を有し得る。しかし、好ましくは、共通接地領域は、その他の共通接地端子からボールグリッドアレイの接続を介して第１の基板を通って、共通接地端子エレメントに接続するために、第１の基板の第２の面まで延びる個別の共通接地端子を有する。これは、例えば、それがなければ一方回路部から他方回路部に結合され得るかなりの量の雑音を共通接地領域の第１の共通接地領域によって効率的に拾い、回路部のうちの雑音生成回路部分からその他の回路部分まで順番に順次、他方の、又はそれぞれの他の共通接地領域により、順次削減された量にて前述の雑音の残りの量を効率的に拾うことを可能にし得る。
【００１３】
好ましくは、各共通接地領域の共通接地端子は、ボールグリッドアレイの複数の接続を介して第１の基板を通って、共通接地端子エレメントへの接続のために、第１の基板の第２の面まで延びる。前述の接続は、前述の中実接続又は「ピケット・フェンス」接続であり得る。前述の接続は、第１の基板の主面に垂直であり得るか、又は第１の基板を通る、より直接的でない経路をとり得る。経路がより直接的であるほど、経路のインピーダンス（又はインダクタンス）が低くなる。
【００１４】
第１の回路部及び第２の回路部は、第１の方向に互いに間隔が空いていることがあり得るものであり、フリップ・チップ基板は厚さＴを有し得る。その場合、共通接地領域は第１の方向に幅Ｗを有し得る。ここで、幅Ｗ、若しくは幅Ｗのうちの１つ、又は幅Ｗの組み合わせＣは、使用中、共通接地領域が、回路部間のかなりの雑音遮断をもたらすように厚さＴと比較して十分大きい。好ましくはＷ又はＣ≧Ｔであり、より好ましくはＷ又はＣ≧２Ｔであり、更に好ましくはＷ又はＣ≧４Ｔである。
【００１５】
共通接地領域は好ましくは、概ね細長くて、回路部間に壁（ウォール）、遮蔽、境界又は隆起を形成する。第１の回路部及び第２の回路部の一方はアナログ回路部分であり得るものであり、回路部の他方はディジタル回路部分であり得る。
【００１６】
本発明は当然、３つ以上の前述の回路部がフリップ・チップ基板に設けられ、前述の共通接地領域により、それぞれの回路部がその他の回路部と「隔てられた」場合に及び得る。単一の前述の境界が回路部を隔てるか、又は複数の前述の境界を設けることができる。
【００１７】
本発明の第２の局面の実施例によれば、フリップ・チップを提供し、フリップ・チップは、厚さＴを有する基板と、基板に形成された第１の回路部及び第２の回路部とを備え、第１の回路部及び第２の回路部は第１の方向において互いに間隔が空けられ、共通接地領域は、基板において、第１の回路部と第２の回路部との間に形成され、共通接地領域は、使用中、共通接地領域が、厚さＴと比較して、回路部間にかなりの雑音遮断をもたらすように十分大きい幅Ｗを第１の方向に有する。
【００１８】
前述の配置は、共通接地領域が基板とともに、フリップ・チップの使用中に、効果的な抵抗減衰器としてふるまい、よって、それがなければ回路部間を結合する雑音を共通接地領域に効率的に拾わせることを可能にすることができる。
【００１９】
好ましくはＷ≧Ｔであり、より好ましくはＷ≧２Ｔであり、更に好ましくはＷ≧４Ｔである。Ｗ≧４Ｔになる時点までに抵抗減衰器の効果が概ね得られていることが明らかになっている。
【００２０】
共通接地領域は第１の共通接地領域を含み得るものであり、幅Ｗは幅Ｗ１であり得る。共通接地領域は、基板において第１の回路部と第２の回路部との間に形成された第２の共通接地領域を含み得る。第２の共通接地領域は第１の方向において幅Ｗ２を有する。その場合、幅Ｗ１及び幅Ｗ２の組み合わせＣは好ましくは、使用中、共通接地領域が、厚さＴと比較して、回路部間でかなりの雑音遮断をもたらすように十分大きい。
【００２１】
好ましくはＣ≧Ｔであり、より好ましくはＣ≧２Ｔであり、更に好ましくはＣ≧４Ｔである。やはり、Ｃ≧４Ｔになる時点までに抵抗減衰器効果の利点が十分得られていることが明らかになっている。
【００２２】
第１及び第２の共通接地領域は、第１の方向に互いに間隔が空けられていることがあり得る。よって、共通接地領域は多層境界であり得る。第１の共通接地領域及び第２の共通接地領域は、第１の方向において、幅Ｗ１と幅Ｗ２との和と比較してかなり小さい離隔幅ＳＷで互いに間隔が空けられていることがあり得る。すなわち、共通接地領域は概ね、前述の接触間の空間よりも、共通接地領域で構成され得る。幅Ｗ１は、幅Ｗ２とほぼ同じであり得る。
【００２３】
共通接地領域は、概ね細長くて、回路部間に壁、遮蔽、境界又は隆起を形成し得る。
【００２４】
やはり、本発明は当然、基板に設けられた前述の回路部が３つ以上存在しており、前述の共通接地領域でその他からそれぞれが「離された」場合に及び得る。単一の前述の境界が回路部を隔てるか、又は複数の前述の境界を設けることができる。
【００２５】
本発明の第３の局面の実施例によれば、フリップ・チップが提供される。フリップ・チップは、基板と、基板において形成された第１の回路部及び第２の回路部とを備え、第１の回路部及び第２の回路部は、第１の方向において互いに間隔が空けられ、少なくとも２つの共通接地領域を備える共通接地領域は、基板において、第１の方向において２つの共通接地領域が互いに間隔が空けられるように第１の回路部と第２の回路部との間に形成される。
【００２６】
少なくとも２つの共通接地領域を設けて、回路部間に多層境界を形成することにより、以下に更に詳細に説明するように、単一の前述の接触よりも、前述の回路部間でより好適な雑音遮断がもたらされることが分かっている。
【００２７】
基板は厚さＴを有し得るものであり、前述の共通接地領域のうちの第１の共通接地領域は第１の方向に幅Ｗ１を有し得るものであり、共通接地領域のうちの第２の共通接地領域は第１の方向に幅Ｗ２を有し得る。前述の場合における幅Ｗ１及び幅Ｗ２の組み合わせは好ましくは、使用中、厚さＴと比較して、共通接地領域が、回路部間のかなりの雑音遮断をもたらすように十分大きい。この配置は、前述の抵抗減衰器の利点を提供する。
【００２８】
好ましくはＣ≧Ｔであり、より好ましくはＣ≧２Ｔであり、更に好ましくはＣ≧４Ｔである。やはり、Ｃ≧４Ｔになる時点までに抵抗減衰器の効果の利点が概ね得られていることが分かっている。
【００２９】
好ましくは、第１の共通接地領域及び第２の共通接地領域は、第１の方向において、幅Ｗ１と幅Ｗ２との和と比較してかなり小さい離隔幅ＳＷで互いに間隔が空けられる。すなわち、共通接地領域は概ね、前述の接触間の空間よりも、共通接地領域で構成され得る。幅Ｗ１は、幅Ｗ２とほぼ同じであり得る。
【００３０】
好ましくは、共通接地領域の一方又は両方は、概ね細長くて回路部間に壁（隆起／遮蔽／隆起）を形成する。
【００３１】
やはり、本発明は当然、基板に設けられた前述の回路部が３つ以上存在しており、前述の共通接地領域でその他からそれぞれが「離された」場合に及び得る。単一の前述の境界が回路部を隔てるか、又は複数の前述の境界を設けることができる。
【００３２】
本発明の実施例を使用して混合信号回路（例えば、ディジタル・アナログ変換器（ＤＡＣ）などのディジタル部分及びアナログ部分）を単独で、又は他の（ディジタル若しくはアナログ）回路と一体化させて提供することができることが想定される。よって、本発明は、本発明の前述の第１の局面によるフリップチップ・パッケージ上に、又は、本発明の前述の第２又は第３の局面によるフリップ・チップ上に設けられた混合信号回路に及ぶ。本発明は、本発明の前述の第１の局面によるフリップチップ・パッケージ上、又は本発明の前述の第２の局面又は第３の局面によるフリップ・チップ上に設けられたディジタル・アナログ変換器に及ぶ。前述のディジタル・アナログ変換器は、１２ＧＳａ／ｓ変換器であり得る。前述のディジタル・アナログ変換器は、ＲＦ送信器の一部であり得る。よって、本発明は、本発明の前述の第１の局面によるフリップチップ・パッケージ上、又は本発明の前述の第２の局面又は第３の局面によるフリップ・チップ上に設けられたＲＦ送信器に同様に及ぶ。前述のＲＦ送信器は、基地局、中継局又は移動体装置の一部であり得るものであり、よって、本発明は前述の機器にも及ぶ。一局面の好ましい特徴は、他の局面にもあてはまる。
【発明を実施するための最良の形態】
【００３３】
次に、例として、添付図面を参照する。
【００３４】
本発明の実施例をより深く理解するために、いくつかの構成を、本発明の実施例を紹介することにより、説明する。
【実施例】
【００３５】
図１は、本発明が関係する電子回路の全体領域を表す回路配置１の概略図である。
【００３６】
回路配置１は、印刷回路基板（ＰＣＢ）１０、ラミネート基板２０、及びフリップ・チップ３０を備える。ラミネート基板２０及びフリップ・チップ３０は併せてフリップチップ・パッケージ４０を形成する。フリップ・チップ３０は、ボール・グリッド・アレイ４２を介してラミネート基板２０の上面に対して下に向けて接続される。同様に、ラミネート基板２０は、ボール・グリッド・アレイ４４を介してＰＣＢ１０の上面に対して接続される。
【００３７】
以下の理由で、ボール・グリッド・アレイ４２及び４４を使用して、フリップ・チップ３０とラミネート基板２０との間の接続、及びラミネート基板２０とＰＣＢ１０との間の接続を形成する。まず、前述のボール・グリッド・アレイのボールの互いの間隔を密にすることが可能である。これにより、ピン数が多い小型パッケージの実現が可能になる。第２に、前述のボール・グリッド・アレイのボールは、伝統的なリード接続よりも低い熱抵抗を有する。これにより、前述のパッケージ内の集積回路が発生する熱が、ラミネート基板及びＰＣＢにより容易に流れることが可能になる。これにより、フリップ・チップが過熱することが阻止される。第３に、前述のボール・グリッド・アレイのボールにより、導電路が伝統的なリード接続よりも短くなる。よって、前述のボール・グリッド・アレイのボールにより、インダクタンス接続が伝統的なリード接続よりも短くなり、よって、電気性能がずっとよくなる。このことは、電子回路が動作する速度が増加するにつれ、一層重要になってきている。
【００３８】
各種の多くのフリップ・チップ接続アレイをボール・グリッド・アレイの代わりに使用することができる（例えば、ポスト、バンプ又はピラーのアレイ）。更に、前述のアレイは、満たされている（例えば、領域バンプ）か、又は満たされておらず（例えば、周辺バンプ）、正則パターンのアレイ又は非正則パターンのアレイであり得る。よって、本明細書及び特許請求の範囲中のボール・グリッド・アレイへの参照は、何れかのフリップ・チップ接続アレイ手法への参照を含むとみなされる。
【００３９】
図２は、回路配置１００の概略図である。
【００４０】
回路配置１００は、ＰＣＢ１１０、並びにフリップ・チップ１５０及び１６０を備える。フリップ・チップ１５０は雑音生成回路Ｘを含み、フリップ・チップ１６０は雑音感応回路Ｙを含む。フリップ・チップ１５０及び１６０は、ボール・グリッド・アレイを介してＰＣＢ１１０の上面に対して下に向けて接続される。
【００４１】
通常のＰＣＢ設計の実施によれば、ＰＣＢ１１０は、多層１１１でできたラミネート構造を有する。更に、ＰＣＢ１１０は、層１１１のうちの１つ又は複数の上に形成された１つ又は複数の接地面を備える。この場合、ＰＣＢ１１０は２つの前述の接地面１１２及び１１４を有する。
【００４２】
更に、通常のＰＣＢ設計の実施によれば、ＰＣＢ１１０は接地境界１１６を備える。接地境界１１６は、１つ又は複数の垂直ビア列１１８により、一緒に接続されたＰＣＢ１１０の各層１１１上の金属片１１７でできている。
【００４３】
各ビアは通常、銅メッキされたか、又は銅で充填された個々に穿削された穴である。金属片１１７は通常、細長く、図２のページに入り、図２のページを出て進み、間隔が空けられた配置でビア１１８の複数の列によって互いに接続される。よって、しばしば、前述の接地境界１１６は、「ピケット・フェンス」として表す。
【００４４】
図２から分かるように、接地境界１１６は、ＰＣＢ１１０においてフリップ・チップ１５０とフリップ・チップ１６０との間に配置される。接地面１１２及び１１４は、ＰＣＢ１１０の幅にわたって延び、接地境界１１６にその両側で接続される。接地境界１１６の右側にあり、フリップ・チップ１５０の下にある、接地面１１２及び１１４の一部分は、回路ＸのＰＣＢ接地電源（以降、ＰＧＸ）を提供する。同様に、接地境界１１６の左側にあり、フリップ・チップ１６０の下にある接地面１１２及び１１４の一部分は、回路ＹのＰＣＢ接地電源（以降、ＰＧＹ）を提供する。
【００４５】
フリップ・チップ１５０のボール・グリッド・アレイのボール１５２の１つは、回路Ｘのチップ接地端子としての役目（以降、ＣＧＸ）を担う。チップ接地端子ＣＧＸはよって、図２に示すＰＣＢ接地電源ＰＧＸに、例えば、ＰＣＢ１１０の上層１１１においてビアによって接続される。同様に、フリップ・チップ１６０のボール・グリッド・アレイのボール１６２のうちの１つは、回路Ｙのチップ接地端子（以降ＣＧＹ）としての役目を担う。チップ接地端子ＣＧＹはよって、例えば、ＰＣＢ１１０の上層１１１内のビアにより、図２に示すようにＰＣＢ接地電源ＰＧＹに接続される。
【００４６】
ＰＣＢ１１０は当然、電源面及び信号トラックを有するが、本願の説明の目的では、前述の面及びトラックは示していない。フリップ・チップ１５０及び１６０のボール・グリッド・アレイは当然、電源及び入出力（Ｉ／Ｏ）端子としての役目を担うが。本願の目的では、前述のボールからの接続は示していない。ボール・グリッド・アレイにおけるボールの数は例えば、数十から数千（通常、数百）に及び得る。
【００４７】
図２から分かるように、接地境界１１６は、ＰＣＢ接地電源ＰＧＸ及びＰＧＹが互いに接続されているようにＰＣＢ接地電源（ＰＧＸ及びＰＧＹ）間で、共通接地端子（以降、ＣＧ）を形成する。
【００４８】
共通接地端子ＣＧの形成以外の接地境界１１６の目的は、ＰＣＢ１１０の層１１１を一方側から他方側に通って進む雑音の障壁を形成することである。回路配置１００の回路レイアウトはしかし、図３Ａ及び図３Ｂを参照して説明するように、他の目的で、回路Ｘと回路Ｙとの間の雑音伝達の削減の点で固有に効果的である。
【００４９】
図３Ａは、回路配置１００の回路を表す概略図２００である。よって、ＰＣＢ１１０、並びにフリップ・チップ１５０及び１６０は、図３Ａにおける対応する破線ボックスで表す。
【００５０】
回路Ｘを含むフリップ・チップ１５０は、チップ接地端子（ＣＧＸ）２０２、チップ電源端子（ＣＶＸ）２０４、チップＩ／Ｏ端子（ＣＩＯＸ）２０６、及び端子ＣＩＯＸ２０６を駆動させるドライバ回路２０８を有する。よって、ドライバ回路２０８を端子ＣＧＸ２０２及び端子ＣＶＸ２０４に接続して電力を受け取り、端子ＣＩＯＸ２０６に接続して信号を入出力する。
【００５１】
ＰＣＢ１１０は、端子ＣＧＸ２０２の接地電源としてのＰＣＢ接地端子（ＰＧＸ）２１０、端子ＣＶＸ２０４の電源としてのＰＣＢ電源端子（ＰＶＸ）２１２、及び端子ＣＩＯＸ２０６を介して信号を入出力するＰＣＢ  Ｉ／Ｏ端子（ＰＩＯＸ）２１４を有する。ＰＣＢ１１０は、電源２１６及び負荷２１８を更に備える。電源２１６を端子ＰＧＸ２１０とＰＶＸ２１２との間に接続して回路Ｘの電源を設け、負荷２１８が端子ＰＩＯＸ２１４とＰＧＸ２１０との間に接続され、回路Ｘから出力された信号の負荷としての役目を担う。
【００５２】
回路Ｙを含むフリップ・チップ１６０は、チップ接地端子（ＣＧＹ）２２２、チップ電源端子（ＣＶＹ）２２４、チップＩ／Ｏ端子（ＣＩＯＹ）２２６、及び端子ＣＩＯＹ２２６を駆動させるドライバ回路２２８を有する。よって、ドライバ回路２２８を端子ＣＧＹ２２２及びＣＶＹ２２４に接続して電力を受け取り、端子ＣＩＯＹ２２６に接続して信号を入出力する。
【００５３】
ＰＣＢ１１０は、端子ＣＧＹ２２２の接地電源としてのＰＣＢ接地端子（ＰＧＹ）２３０、端子ＣＶＹ２２４の電源としてのＰＣＢ電源端子（ＰＶＹ）２３２、及び、端子ＣＩＯＹ２２６を介して信号を入出力するＰＣＢ  Ｉ／Ｏ端子（ＰＩＯＹ）２３４を有する。ＰＣＢ１１０は、電源２３６及び負荷２３８を更に備える。電源２３６を、端子ＰＧＹ２３０と端子ＰＶＹ２３２との間に接続して回路Ｙの電源を設け、負荷２３８は、端子ＰＩＯＹ２３４と端子ＰＧＹ２３０との間で接続され、回路Ｙから出力される信号の負荷としての役目を担う。
【００５４】
前述の通り、ＰＣＢ１００、フリップ・チップ１５０及び１６０間の適切な接続は、ボール・グリッド・アレイのボールを介して行われる。よって、このようにして、端子ＣＧＸ２０２は端子ＰＧＸ２１０に接続され、端子ＣＶＸ２０４は端子ＰＶＸ２１２に接続され、端子ＣＩＯＸ２０６は端子ＰＩＯＸ２１４に接続される。同様に、このやり方で、端子ＣＧＹ２２２が端子ＰＧＹ２３０に接続され、端子ＣＶＹ２２４が端子ＰＶＹ２３２に接続され、端子ＣＩＯＹ２２６が端子ＰＩＯＹ２３４に接続される。
【００５５】
ボール・グリッド・アレイのボールは比較的低いインダクタンスを有するが、適切な端子間のインピーダンスがなお存在しており、これは、図３Ａにおいて分かるように本願の目的でモデリングされる。
【００５６】
接地インピーダンス（ＺＸＧ）２４０が、端子ＣＧＸ２０２とＰＧＸ２１０との間に存在し、電源インピーダンス（ＺＸＶＤＤ）２４２が、端子ＣＶＸ２０４とＰＶＸ２１２との間に存在し、Ｉ／Ｏインピーダンス（ＺＸＩＯ）２４４が端子ＣＩＯＸ２０６とＰＩＯＸ２１４との間に存在する。
【００５７】
同様に、接地インピーダンス（ＺＹＧ）２５０が、端子ＣＧＹ２２２とＰＧＹ２３０との間に存在し、電源インピーダンス（ＺＹＶＤＤ）２５２が、端子ＣＶＹ２２４とＰＶＹ２３２との間に存在し、Ｉ／Ｏインピーダンス（ＺＹＩＯ）２５４が端子ＣＩＯＹ２２６とＰＩＯＹ２３４との間に存在する。
【００５８】
よって、２つの回路ネットワーク（回路Ｘに対する一方、及び回路Ｙに対する他方）が、前述のように概略図２００において存在している。したがって、電流は、前述のネットワークをループして流れる。
【００５９】
回路Ｘのドライバ２０８が電流をソースする場合、電流は、ループにおいて、ドライバ２０８から端子ＣＩＯＸ２０６まで流れ、インピーダンスＺＸＩＯ２４４の両端に端子ＰＩＯＸ２１４まで流れ、負荷２１８を通って端子ＰＧＸ２１０まで流れ、電源２１６を通って端子ＰＶＸ２１２まで流れ、インピーダンスＺＸＶＤＤ２４２の両端に端子ＣＶＸ２０４まで流れ、ドライバ２０８に戻る。
【００６０】
回路Ｘのドライバ２０８が電流をシンクする場合、電流は、ループにおいて、負荷２１８から端子ＰＩＯＸ２１４まで流れ、インピーダンスＺＸＩＯ２４４の両端に端子ＣＩＯＸ２０６まで流れ、ドライバ２０８を介して端子ＣＧＸ２０２まで流れ、インピーダンスＺＸＧ２４０の両端に端子ＰＧＸ２１０に流れ、もう一度負荷２１８に戻る。前述の電流が流れると、電圧ＶｘがインピーダンスＺＸＧ２４０の両端間で誘起され、これは、信号レベルの変化に伴って変動し、電流内の他の雑音とともに変動する。
【００６１】
回路Ｙのドライバ２２８が電流をソースする場合、電流は、ループにおいて、ドライバ２２８から端子ＣＩＯＹ２２６まで流れ、インピーダンスＺＹＩＯ２５４の両端に端子ＰＩＯＹ２３４まで流れ、負荷２３８を通って端子ＰＧＹ２３０まで流れ、電源２３６を通って端子ＰＶＹ２３２まで流れ、インピーダンスＺＹＶＤＤ２５２の両端に端子ＣＶＹ２２４まで流れ、ドライバ２２８に戻る。
【００６２】
回路Ｙのドライバ２２８が電流をシンクする場合、電流は、ループにおいて、負荷２３８から端子ＰＩＯＹ２３４まで流れ、インピーダンスＺＹＩＯ２５４の両端に端子ＣＩＯＹ２２６まで流れ、ドライバ２２８を介して端子ＣＧＹ２２２まで流れ、インピーダンスＺＹＧ２５０の両端に端子ＰＧＹ２３０まで流れ、もう一度、負荷２３８に戻る。その電流が流れると、電圧ＶＹが、インピーダンスＺＶＧ２５０の両端に誘起される。これは、信号レベルが変化するにつれ、かつ、電流内の他の雑音とともに変動する。
【００６３】
図３Ａから分かるように、かつ、図２と比較することにより、端子ＰＧＸ２１０及びＰＧＹ２３０は互いに接続されている。更なる説明のために、端子ＰＧＸ２１０及びＰＧＹ２３０は、共通接地端子（ＣＧ）２６０（例えば、図２の接地境界１１６であるとみなし得る）を介して互いに接続されているものとする。
【００６４】
回路Ｘの接地端子ＰＧＸ２１０及び回路ＹのＰＧＹ２３０は、共通接地端子ＣＧ２６０を介して互いに接続され、その共通接地端子ＣＧ２６０は、電圧ＶＹ及びＶＸの単一の参照点、又は「スター・ポイント」としてふるまう。
【００６５】
図３Ｂは、図３Ａの適切な部分を表す縮小概略図３００である。図３Ｂから分かるように、インピーダンスＺＸＧ２４０は事実上、端子ＣＧＸ２０２と端子ＣＧ２６０との間に接続され、インピーダンスＺＹＧ２５０は事実上、端子ＣＧＹ２２２と端子ＣＧ２６０との間に接続される。電圧Ｖｘ及びＶｙはそれぞれ、端子ＣＧ２６０に対して、インピーダンスＺＸＧ２４０及びＺＹＧ２５０にわたって変動し、互いに影響を及ぼさない。電流は、互いに影響を及ぼすことなく、回路Ｘ及び回路Ｙのネットワークを巡回する。よって、概略図２００によって表される回路配置１００は、回路Ｘと回路Ｙとの間に、好適な雑音遮断をもたらす。電圧Ｖｘに対する雑音は電圧Ｖｙに影響を及ぼさない。後述から分かるように、この好適な雑音遮断の理由は、回路Ｘの回路ネットワークと回路Ｙの回路ネットワークとの間に共通のインピーダンスが実質的に存在しないという点である。
【００６６】
図４は、回路配置４００の概略図である。回路配置１００と同様に、回路配置４００は、ＰＣＢ１１０、並びにフリップ・チップ４５０及び４６０（フリップ・チップ１５０及び１６０と同様である）を備える。
【００６７】
ＰＣＢ１１０は、接地面１１４及び接地境界１１６を有する。話を単純にするために、ＰＣＢ１１０は、接地面１１２を有するものとして示していないが、ＰＣＢ１１０は、いくつかの接地面を有し得る。
【００６８】
フリップ・チップ４５０及び４６０は、図１のラミネート基板２０と同等のラミネート基板４２０の上表面に対して下に向けて接続される。よって、フリップ・チップ４５０及び４６０、並びにラミネート基板４２０は併せて、図１のフリップチップ・パッケージ４０と同等のフリップチップ・パッケージ４４０を形成する。
【００６９】
フリップチップ・パッケージ４４０は、回路配置１００と同様に、接地境界１１６がフリップ・チップ４５０とフリップ・チップ４６０との間に位置するようにＰＣＢ１１０の上表面に対して接続される。
【００７０】
回路配置１００の利点を念頭におけば、フリップチップ・パッケージ４４０のラミネート基板４２０は、ＰＣＢ１１０と同様に構造化されている。すなわち、ラミネート基板４２０は、その層のうちの１つ（又は複数）の両端に延びる接地面４１４と、ラミネート基板４２０に位置し、フリップ・チップ４５０とフリップ・チップ４６０との間に位置する接地境界４１６（接地境界１１６と同等である）とを有する。
【００７１】
接地境界４１６及び１１６は、接地境界４１６が接地境界１１６の上にあるように配置される。更に、接地境界４１６を接地境界１１６にラミネート基板４２０のボール・グリッド・アレイを介して接続して、組み合わせた接地境界を形成する。
【００７２】
接地境界１１６の右側の接地面１１４及び接地境界４１６の右側の接地面４１４の部分は、回路Ｘの組み合わせたＰＣＢ及びパッケージ接地電源ＰＧＸを供給し、接地境界１１６の左側の接地面１１４及び接地境界４１６の左側の接地面４１４の部分は、回路Ｙの組み合わせたＰＣＢ及びパッケージ接地電源ＰＧＹを供給する。
【００７３】
よって、フリップ・チップ４５０のボール・グリッド・アレイのボール４５２のうちの１つは、回路Ｘのチップ接地端子ＣＧＸとしての役目を担い、組み合わせた接地電源ＰＧＸに接続される。図４に示すように、端子ＣＧＸ４５２と、組み合わせた接地電源ＰＧＸとの間の接続は、接地面４１４を介してラミネート基板４２０のボール・グリッド・アレイにおける対応するボール４２２に端子ＣＧＸ４５２から下方に接続するビアにより、かつ、ボール４２２を下方に接地面１１４に接続するビアによって行われる。
【００７４】
同様に、フリップ・チップ４６０のボール・グリッド・アレイのボール４６２のうちの１つは、回路Ｙのチップ接地端子ＣＧＹとしての役目を担い、組み合わせた接地電源ＰＧＹに接続される。図４に示すように、端子ＣＧＹ４６２と、組み合わせた接地電源ＰＧＹとの間の接続は、接地面４１４を介してラミネート基板４２０のボール・グリッド・アレイにおける対応するボール４２４に端子ＣＧＹ４６２から下方に接続するビアにより、かつ、ボール４２４を下方に接地面１１４に接続するビアによって行われる。
【００７５】
やはり、ＰＣＢ１１０及びラミネート基板４２０は当然、電源面及び信号トラックを有するが、しかし、本願の説明の目的で、前述の面及びトラックは示していない。更に、フリップ・チップ４５０および４６０のボール・グリッド・アレイのボールは当然、電源及びＩ／Ｏ端子としての役目を担うが、しかし、本願の説明の目的で、前述のボールからの接続は示していない。ボール・グリッド・アレイにおけるボールの数は例えば、数十から数千（通常、数百）に及び得る。
【００７６】
図４から分かるように、接地境界４１６及び１１６は、組み合わせた接地電源ＰＧＸ及びＰＧＹが互いに接続されるように、組み合わせた接地電源ＰＧＸ及びＰＧＹ間の共通接地端子ＣＧを形成する。しかし、回路配置４００の回路レイアウトは、以下の理由で、回路配置１００に関して前述したように雑音伝達の削減の点での同じ固有の利点を有しない。
【００７７】
回路配置１００に関して図３Ａに示した回路配置と同様に回路配置４００を表すことが可能である。しかし、回路配置４００のラミネート基板４２０及びＰＣＢ１１０における接地電源の構造が、図３Ｂ中のような「スター・ポイント」共通接地参照点を設けていないということが図２の図４との比較により、更に認識されるであろう。
【００７８】
図２では、接地インピーダンスは、共通接地端子としてふるまう接地境界１１６の何れかの側にあり、その回路配置では「スター・ポイント」として表すことができる。しかし、図４では、回路Ｘの接地ネットワークと回路Ｙの接地ネットワークとの間に（例えば、接地境界４１６と接地境界１１６との間のボール・グリッド・アレイ接続により、）特定の共通インピーダンスが存在している。図４における接地電源ネットワークは、図３Ｂ中のような「Ｖ字形」ではなく「格子状」である。したがって、回路配置４００の縮小概略図はよって図３Ｂと同様でないが、後述するように、図５Ａ中に示すようなものである。
【００７９】
図５Ａは、（回路配置１００を表す）図３Ａ及び図３Ｂと比較するための、回路配置４００の適切な部分を表す概略図５００Ａである。
【００８０】
概略図５００Ａは、端子５０２、５２２、５６０、及び５７０、並びにインピーダンス５８０、５８２、５８４、５８６及び５８８を備える。
【００８１】
端子５０２は、回路Ｘを含むフリップ・チップ４５０のチップ接地端子ＣＧＸを表し、端子５５２は、回路Ｙを含むフリップ・チップ４６０のチップ接地端子ＣＧＹを表す。よって、端子５０２及び５２２はそれぞれ、図３Ｂ中のように、端子２０２及び２２２と同等である。
【００８２】
端子５６０は、例えば、接地面１１４が接地境界１１６と合流する点にあるとみなし得る共通接地端子ＣＧを表す。よって、端子５６０は、図３Ｂ中の端子２６０と同等である。
【００８３】
回路配置４００における「格子状」配置が理由で、端子ＣＧＸ５０２と端子ＣＧ５６０との間に、インピーダンスＺＸＧ１５８２で表す特定の「直接」インピーダンスがあり、端子ＣＧＹ５２２と端子ＣＧ５６０との間に、インピーダンスＺＹＧ１５８６で表す特定の直接インピーダンスがある。しかし、この「直接」インピーダンスに加えて、回路Ｘのネットワークと回路Ｙのネットワークとの間で少なくとも部分的に共通である、端子ＣＧＸ５０２と端子ＣＧ５６０との間のインピーダンス・パス及び端子ＣＧＹ５２２と端子ＣＧ５６０との間のインピーダンス・パスが存在している。
【００８４】
これは、図５Ａにおいて２つのパスで表す。第１のパスは端子ＣＧＸ５０２から端子ＣＧ５６０まで中間端子Ｉ５７０を介して通り、第２のパスは端子ＣＧＹ５２２から端子ＣＧ５６０までやはり中間端子Ｉ５７０を介して通る。前述のパスは事実上、概略図５００Ａにおいて「Ｔピース」を形成する。前述のパスでは、よって、回路Ｘ及び回路Ｙの別個の接地ネットワークに帰するインピーダンスが存在している。前述のパスは互いに別個であり（すなわち、Ｔピースの横線を形成し）、共通（前述の接地ネットワーク両方に共通である）のパス・インピーダンスが存在し、前述のパスは事実上、互いに一致する（すなわち、Ｔピースの縦軸を形成する）。
【００８５】
図５Ａでは、インピーダンスＺＸＧ２５８０は、端子ＣＧＸ５０２とＩ５７０との間に接続され、回路Ｘの接地ネットワークのパスに帰され、インピーダンスＺＹＧ２５８４は端子ＣＧＹ５２２とＩ５７０との間に接続され、回路Ｙの接地ネットワークのパスに帰される。インピーダンスＺＣＰ５８８（共通パス・インピーダンス）は、端子Ｉ５７０とＣＧ５６０との間に接続され、両方の接地ネットワークのパスに共通である。
【００８６】
図３Ｂとの比較によって分かるように、回路Ｘの回路ネットワークに流入する電流により、共通パス・インピーダンスＺＣＰ５８８にわたり電圧が誘起される。これは、回路Ｙの回路ネットワークに流入する電流に直接影響を及ぼす。したがって、回路Ｘによって生成される雑音は回路Ｙの動作に影響を与え、よって、回路配置４００は、雑音性能の点で満足でないとみなされる。インピーダンスの前述のＴピース配置は、この問題の主な原因である。このことは、図５Ｂ乃至図５Ｄを参照してより深く理解することが可能である。
【００８７】
図５Ｂは、概略図５００Ａのインピーダンスの「Ｔピース」配置を表す概略図５００Ｂである。よって、図５Ａの端子５０２、５２２、５６０、及び５７０、並びにインピーダンスＺＸＧ２５８０、ＺＹＧ２５８４及びＺＣＰ５８８は図５Ｂに、同様に互いに接続されて示されている。
【００８８】
便宜上、図５ＡのＴピースをスター形状の形態で示す。よって、図５Ｂ中のインピーダンスのスターをスターデルタ変換して、同等のインピーダンス・ネットワークをデルタ形状の形態で生成することができる。
【００８９】
図５Ｃは、概略図５００Ｂのインピーダンス・ネットワークをスターデルタ変換することによって生成されるインピーダンスのデルタ形状配置を表す概略図５００Ｃである。
【００９０】
概略図５００Ｃはよって、端子５２２と端子５６０との間に接続されたインピーダンスＺＡ５９２と、端子５６０と端子５０２との間に接続されたインピーダンスＺＢ５９４と、端子５２２と端子５０２との間に接続されたインピーダンスＺＣ５９６とを備える。前述のスターデルタ変換により、ＺＡ、ＺＢ、ＺＣ
の値は、
【数１】
0005428233.tif 000002
として算出することができる。ここで、
【数２】
0005428233.tif 000003
である。
【００９１】
前述のスターデルタ変換が完了した状態で、図５Cのインピーダンスのデルタを図５AのインピーダンスのTピース（スター）で置き換えることができる。前述の２つのインピーダンスの組は、互いに同等である。
【００９２】
図５Ｄは、図５ＣのインピーダンスのデルタがインピーダンスのＴピースで置き換えられた、概略図５００Ａのバージョンを表す概略図５００Ｄである。よって、図５Ｄから分かるように、インピーダンスＺＡ５９２が端子５２２と端子５６０との間にインピーダンスＺＹＧ１５８６と並列に接続され、インピーダンスＺＢ５９４が端子５０２と５６０との間にインピーダンスＺＸＧ１５８２と並列に接続され、インピーダンスＺＣ５９６が端子５２２と端子５０２との間に接続される。
【００９３】
図５Ｄを図３Ｂと比較することにより、並列に接続したインピーダンスＺＸＧ１５８２及びＺＢ５９４は、並列に接続したインピーダンスＺＹＧ１５８６及びＺＡ５９２にわたる電圧に影響を及ぼすことなく、端子５６０に対して変動し得る。しかし、（共通パス・インピーダンスＺＣＰ５８８の変換バージョンである、共通インピーダンスとみなし得る）インピーダンスＺＣにわたる電圧が回路Ｘにおける電流によって変動することにより、回路Ｙにおける電圧が影響を受ける。したがって、前述の通り、回路Ｘが生成する雑音は、雑音性能の視点から回路配置４００が満足でないとみなされるように回路Ｙの動作に影響を及ぼす。したがって、次に、（図５ＡのＴピースに値が依存する）共通インピーダンスＺＣがこの問題の主な原因であることが理解されよう。
【００９４】
図６は、回路配置６００の概略図である。回路配置６００は回路配置４００と非常に似ている。よって、回路配置４００に共通の、回路配置６００の構成要素の詳細な説明は割愛する。
【００９５】
回路配置６００は、ラミネート基板４２０をラミネート基板６２０で置き換えた点で回路配置４００と異なる。ラミネート基板４２０にわたって延びる単一の接地面４１４が別個の２つの接地面６０２及び６０４で置き換えられた点以外は、ラミネート基板６２０はラミネート基板４２０と同じである。接地面６０２及び６０４は、その何れかの側の接地障壁４１６から接地面４１４を事実上切断することによって形成されたとみなし得る。ラミネート基板６２０、並びにフリップ・チップ４５０及び４６０は併せてフリップチップ・パッケージ６４０を形成する。
【００９６】
回路配置６００はよって、ラミネート基板６２０において２つの別個の接地面（すなわち、回路Ｘの接地面４１６の右側の接地面６０２、及び回路Ｙの接地境界４１６の左側の接地面６０４）を有する。接地境界４１６はしたがって、回路Ｘの回路ネットワークと回路Ｙの回路ネットワークとの間に配置されており、その「ピケット・フェンス」構造により、ラミネート基板におけるネットワーク間のある程度の雑音遮断をもたらす。
【００９７】
回路配置６００を、回路配置４００及び１００と比較することにより、回路配置６００の接地電源ネットワークは、回路配置４００におけるような「格子状」形態のものでなく、回路配置１００と同様な「Ｖ字形」形態のものである。よって、回路配置６００は、図５Ｄの概略図５００Ｄと同等な縮小概略図ではなく、図３Ｂの概略図３００と同等な縮小概略図を有するとみなし得る。
【００９８】
すなわち、回路配置６００には共通インピーダンスは実質的に存在せず、よって、回路配置１００に関して前述したやり方と同じやり方で回路Ｘと回路Ｙとの好適な雑音遮断をもたらす。
【００９９】
図７は、回路配置７００の概略図である。回路配置７００は回路配置６００と非常に似ている。よって、回路配置６００に共通の、回路配置７００の構成要素の詳細な説明は割愛する。
【０１００】
回路配置７００は、フリップ・チップ４５０及び４６０を併せてフリップ・チップ７３０で置き換えている点で回路配置６００と異なる。フリップ・チップ７３０及びラミネート基板６２０は併せてフリップチップ・パッケージ７４０を形成する。
【０１０１】
前述の通り、本発明は、雑音生成回路部及び雑音感応回路部を含む２つ以上の回路部を含むフリップ・チップを考慮に入れている。フリップ・チップ７３０は、雑音生成回路部７３２及び雑音感応回路部７３４を備える。前述の配置と整合させるために、回路部７３２はよって、回路Ｘを備え、回路部７３４は回路Ｙを備える。更に、前述の配置と整合させるために、ボール４５２及び４６２は、それぞれ、チップ接地端子ＣＧＸ及びＣＧＹであるとみなし得る。
【０１０２】
回路配置６００との比較により、同じラミネート基板６２０及びＰＣＢ１１０を備えているので、回路配置７００が回路Ｘと回路Ｙとの間で好適な断音又は雑音遮断をもたらすとみなし得る。しかし、以下のように、このことはあてはまらない。
【０１０３】
残念ながら、回路Ｘによって生成される雑音は、矢印７５０に示すように、回路Ｙにフリップ・チップ７３０の基板を介して回路Ｙに結合する。フリップ・チップ７３０の基板は、２つの回路部７３２と７３４との間の共通インピーダンスとしてふるまう。この共通インピーダンスは、図５Ｄ中の共通インピーダンスＺｃ５９６と同等であるとして可視化することが可能である。
【０１０４】
よって、回路部７３２と回路部７３４との間にフリップ・チップ７３０の基板が存在していることにより、回路配置６００の性能よりも回路配置４００の性能に回路配置７００の性能が近付く傾向にある。すなわち、回路配置７００の縮小概略図は、（共通インピーダンスが存在しない）図３Ａのものよりも（かなりの共通インピーダンスが存在している）図５Ｄのものに近付く傾向にある。
【０１０５】
図８は、本発明の実施例を備える回路配置８００の概略図である。回路配置８００は回路配置７００と同様である。よって、回路配置７００に共通の、回路配置８００の構成要素の詳細な説明は割愛する。
【０１０６】
回路配置８００は、フリップ・チップ７３０をフリップ・チップ８３０で置き換えている点で回路配置７００と異なる。フリップ・チップ８３０及びラミネート基板６２０は併せて共通接地領域８６０を更に備える。
【０１０７】
フリップ・チップ８３０は、フリップ・チップ７３０と同様に回路部７３２及び回路部７３４を備える。しかし、フリップ・チップ８３０は、共通接地領域８６０を更に備える。
【０１０８】
共通接地領域８６０は、フリップ・チップ８３０の基板の下面に、かつ、回路部Ｘ７３２と回路部Ｙ７３４との間に配置される。（共通接地領域８６０が配置された）回路部Ｘ７３２と回路部Ｙ７３４との間のフリップ・チップ８３０の部分は遮断ゾーンと表すことができる。好ましくは、実質的に雑音生成回路は何ら、遮断ゾーンに形成されない。更に、好ましくは、（接地境界以外の）回路は何ら、共通接地領域に接続されない。本発明の実施例はしかし、回路を前述の共通接地領域に接続させ、後述するように遮断ゾーンに形成させていることがあり得る。
【０１０９】
共通接地領域８６０は、フリップ・チップ８３０の基板に対する導電接触を設ける。例えば、フリップ・チップ８３０の基板が、軽くドーピングしたｐ型基板の場合、共通接地領域８６０は、ｐ型基板表面における強くドーピングしたｐ型の拡散であり得る。
【０１１０】
図８から分かるように、共通接地領域８６０は、フリップ・チップ８３０とラミネート基板６２０との間のボール・グリッド・アレイのボール８６２を介して接地境界４１６に接続される。よって、低インピーダンス・パスが、共通接地領域８６０と接地接触１１６と共通接地面１１４との間に接地境界４１６を介して設けられる。
【０１１１】
共通接地領域８６０、並びに、接地境界４１６及び１１６を介した導電パスの影響は、それがない場合に（図７における矢印７５０によって示す）回路Ｙへフリップ・チップ８３０の基板を介して放射される、回路Ｘを介して生成される雑音エネルギが、回路Ｙで拾われる前に、矢印８５０が示す共通接地領域８６０によって集められる。
【０１１２】
よって、共通接地領域８６０、並びに、接地境界４１６及び１１６を介した導電パスが存在することにより、回路配置７００のものよりも回路配置６００のものに回路配置８００の性能が近付く傾向にある。すなわち、回路配置８００からの縮小概略図は、図５Ｄのもの（かなりの共通インピーダンスが存在している）よりも図３Ａのもの（共通インピーダンスが何ら存在しない）に近くなる傾向にある。よって、フリップチップ・パッケージ８４０のフリップ・チップ８３０が低雑音パッケージを実現することを可能にするとみなし得る。
【０１１３】
図９は、本発明の実施例を備える回路配置９００の概略図である。回路配置９００は回路配置８００と非常に似ている。よって、回路配置８００に共通の、回路配置９００の構成要素の詳細な説明は割愛する。
【０１１４】
回路配置９００は、フリップチップ・パッケージ８４０をフリップチップ・パッケージ９４０で置き換えた点で回路配置８００と異なる。フリップチップ・パッケージ９４０はラミネート基板９２０及びフリップ・チップ９３０を備える。回路配置９００は、ＰＣＢ１１０をＰＣＢ９１０で置き換えた点で回路配置８００と更に異なる。
【０１１５】
ＰＣＢ９１０は、間隔を空けた２つの接地境界１１６Ａ及び１１６Ｂを接地境界１１６の代わりに設けた点でＰＣＢ１１０と異なる。ラミネート基板９２０は、接地境界４１６の代わりに、間隔を空けた２つの接地境界４１６Ａ及び４１６Ｂを設けた点でラミネート基板６２０と異なる。最後に、フリップ・チップ９３０は、間隔を空けた２つの共通接地領域９６１及び９６２を、共通接地領域８６０の代わりに、遮断部分において回路部７３２と回路部７３４との間に設けた点でフリップ・チップ８３０と異なる。
【０１１６】
共通接地領域９６１、並びに接地境界４１６Ａ及び１１６Ａを互いに接続して、ＰＣＢ９１０において共通接地領域９６１から接地面１１４への第１の導電パスを形成する。同様に、共通接地領域９６２、並びに接地境界４１６Ｂ及び１１６Ｂを互いに接続してＰＣＢ９１０において共通接地領域９６２から接地面１１４への第２の導電パスを形成する。
【０１１７】
よって、回路配置９００と回路配置８００との間の主な違いは、２つの低インピーダンス・パスが共通接地領域９６１及び９６２と接地面１１４との間で形成されるという点である。共通接地領域９６１は共通接地領域９６２と回路部７３２との間に配置され、共通接地領域９６２は共通接地領域９６１と回路部７３４との間に配置される。よって、２つの低インピーダンス・パスのうち、共通接地領域９６１を備えるパスは回路Ｘにより近く、共通接地領域９６２を備えるパスは回路Ｙにより近い。
【０１１８】
共通接地領域９６１及び９６２は、回路配置８００の共通接地領域８６０に対して同様の影響を与える。そうでない場合、フリップ・チップ９３０の基板を介して、（図７の矢印７５０に示すように）回路Ｙに放射される、回路Ｘによって生成される雑音エネルギは、回路Ｙに放射される前に、それぞれ矢印９５０及び９５１で示す共通接地領域９６１及び９６２によって集められる。
【０１１９】
実際には、雑音電流の形態で共通接地領域９６１及び９６２が集める雑音エネルギの量のうち、その大半は共通接地領域９６１（すなわち、回路Ｘにより近い接触）によって集められる。
【０１２０】
回路配置８００と同様に、共通接地領域９６１及び９６２と、接地境界４１６Ａ及び１１６Ａ、並びに４１６Ｂ及び１１６Ｂを介した導電パスが存在していることにより、回路配置７００の性能よりも回路配置６００の性能に回路配置９００の性能が近付く傾向にある。すなわち、回路配置９００の縮小概略図は、（かなりの共通インピーダンスが存在している）図５Ｄのものよりも（共通インピーダンスが存在しない）図３Ａのものに近付く傾向にある。
【０１２１】
よって、フリップチップ・パッケージ９４０のフリップ・チップ９３０が低雑音パッケージを実現することを可能にするとみなし得る。実際に、回路配置９００が回路配置８００よりも好適な雑音性能を有することが明らかになっているが、しかし、かなりのレイアウト再設計を必要とすることなく、フリップ・チップ間で回路Ｘ及び回路Ｙの代わりに別の回路を収容することが可能な汎用フリップチップ・レイアウトを備えるという視点から、回路配置８００は回路配置９００よりも好ましい。
【０１２２】
当然、回路配置８００及び９００（並びに、本発明の実施例を備える他の配置）が、例えば、フリップチップ・パッケージ８４０及び９４０がフリップチップ・プラスチック・ボール・グリッド・アレイ（ＦＣ−ＰＢＧＡ）パッケージであるように実現することが可能であることが認識されよう。しかし、同様に、回路配置８００及び９００（並びに、本発明の実施例を備える他の配置）を他のフリップチップ・パッケージ手法を使用して実現することが可能である。例えば、回路配置８００及び９００はセラミック・フリップチップ・パッケージとして実現することが可能である。任意的には、回路配置８００及び９００は、ラミネート基板６２０をラミネート基板でなく単一層基板（例えば、単一層フィルム基板）で実現することが可能である。任意的には、回路配置８００及び９００は、例えば、基板上にチップが直接搭載された配置でＰＣＢ自体に直接、対象のフリップ・チップを接続することにより、ラミネート基板６２０を何ら含めることなく実現することが可能である。
【０１２３】
当然、ＰＣＢにおける共通接地領域と接地面との間の導電パスを、配置８００及び９００におけるように、接地境界で形成しなくてよいことが認識されよう。例えば、前述のパスは、ビア列、又はビア列の組で形成し得る。しかし、「ピケット・フェンス」型の接地境界は、側方雑音伝達に対する障壁としてふるまうので効果的である。
【０１２４】
更に、回路配置８００及び９００は、１つの共通接地領域、及び２つの共通接地領域それぞれを遮断ゾーンにおいて使用（し、ＰＣＢにおける接地面への１つの低インピーダンス・パス及び２つの低インピーダンス・パスそれぞれを配置）する、本発明の実施例を提示しているが、本発明は、２つを超える前述のパス及び共通接地領域（例えば、３つ以上）に及ぶ。
【０１２５】
更に、回路配置８００及び９００は図８及び図９に断面で示しているが、回路部７３２及び７３４は、上から視た場合、対象のフリップ・チップの領域を占める。よって、上から視た場合、前述の回路部間の遮断ゾーンが概ね細長く、よって、２つの回路部間のチャネルを形成することができることが認識されよう。したがって、更に、共通接地領域８６０、９６１及び９６２が同様に細長く、遮断ゾーン・チャネルに沿って２つの回路部間に延在し得ることが認識されよう。前述の共通接地領域はよって、壁又は隆起の一般的な形態をとり得る。同じことが、基板壁（例えば、「ピケット・フェンス」構造を形成する壁）の下にある接地境界にもあてはまり得る。共通接地領域の「壁」はよって、前述の壁の下に配置され、かつ前述の壁に沿って配置されたボールグリッドアレイ・ボールの組を介して接地境界に接続され得る。共通接地領域の「壁」は連続していなくてよく、よって、「切れた」形態又は破線形態をとり得る。しかし、壁に沿った間隙は何れも、それを通ってかなりの雑音を伝えることを可能にするほど大きいものであるべきでないことが認識されよう。
【０１２６】
当然、回路配置８００及び９００の接地境界は、適切な導電パスが形成されている限り、その対応する共通接地領域の直下に配置されていなくてよいことが認識されよう。例えば、導電パスは、それに沿った特定の位置においてラミネート基板（又はＰＣＢ）の層に沿って側方に通り得る。しかし、好ましくは、接地境界自体は、図８及び図９に示すように、パス長、及び、よってインダクタンスを最小にするようにほぼ垂直（すなわち、対象ラミネート基板の主面に垂直）である。
【０１２７】
図８及び図９が概略図であり、その種々の構成要素の種々の寸法が、実現された実施例において実際の相対寸法を反映しないことを強調する。
【０１２８】
図１０は、本発明を実施するフリップ・チップ８３０及び９３０を表すために使用することができる回路１０００の概略図である。回路１０００はよって、それぞれが回路Ｘ及び回路Ｙを含む回路部７３２及び７３４を備える。フリップ・チップ８３０及びフリップ・チップ９３０を表すために、共通接地領域９６１及び９６２は、それらの組み合わせが共通接地領域８６０を略示するように破線で互いに結合されて示されている。
【０１２９】
回路１０００は、直列に回路部間に延びる水平抵抗ＲＬ、及び水平抵抗ＲＬの対の間から、共通接地領域へそれぞれが延びる垂直抵抗ＲＶを備える、回路部７３２及び７３４と、共通接地領域８６０、又は接触９６１及び９６２との間の複数段抵抗減衰器をフリップ・チップ８３０及び９３０の基板が事実上形成することを表す。
【０１３０】
図１０中の寸法Ｔは、フリップ・チップ８３０及び９３０の基板の厚さを表す。図１０中の寸法Ｗは共通接地領域８６０の幅を表し、又は、フリップ・チップ９３０の場合、回路Ｘに最も近い共通接地領域９６１のエッジと、回路Ｙに最も近い共通接地領域９６２のエッジとの間の幅を表す。
【０１３１】
例えば、基板を薄くする（Ｔを削減する）ことにより、かつ／又は、基板幅Ｗを増加させることにより、比Ｗ／Ｔが増加するにつれ、水平抵抗ＲＬが増加し、垂直抵抗ＲＶが減少する。すなわち、比Ｗ／Ｔが増加するにつれ、回路部７３２と回路部７３４との間の減衰が増加し、回路Ｘによって生成される、より多くの割合の雑音が、回路Ｙに達する前に、共通接地領域８６０、又は接触９６１及び９６２によって集められる。
【０１３２】
当然、幅Ｗが基板の接触又は接触の組に沿って変動し得ることが認識されよう。すなわち、何れかの側の別々の回路部を考慮に入れるために共通接地領域に沿って幅Ｗを変えることができる。これは、前述の雑音遮断を必要とする回路部間の雑音遮断がより大きい場合、より大きな幅Ｗにつながり、雑音遮断をあまり必要としない回路部間の雑音遮断がより小さい場合、より小さな幅Ｗにつながる。
【０１３３】
シミュレーションを行って、雑音性能に対する変動比Ｗ／Ｔの影響を検査している。前述のシミュレーションの結果を図１１に示す。
【０１３４】
図１１は、雑音性能に対する比Ｗ／Ｔの影響を検査するために行われたシミュレーションの結果を提示する。前述のシミュレーションでは、回路配置９００（すなわち、２つの共通接地領域を有する）の形態の回路配置が使用されている。各シミュレーションでは、回路Ｘは高速ディジタル回路であり、回路Ｙはアナログ回路である。
【０１３５】
各シミュレーションにおけるフリップ・チップは、チップ・コア寸法が４ｍｍ×４ｍｍであり、１０ｎＦのチップ上ディジタル減結合減衰を備えたツインウェル回路を有し、２つのインパッケージ超低インダクタンス（５０ｐＨ）ＩＤＣコンデンサ（ＤＶＤＤ−ＤＶＳＳ）を有するとみなす。
【０１３６】
各シミュレーションでは、寸法Ｗは３５０μｍであり、各共通接地領域は１５０μｍの幅を有する。シミュレーション間で、フリップ・チップの基板の厚さＴを変動させる。よって、図１１の結果では、線Ｌ１はＴ＝３２０μｍに対応し、線Ｌ２はＴ＝１５０μｍに対応し、線Ｌ３はＴ＝１００μｍに対応し、線Ｌ４はＴ＝７５μｍに対応し、線Ｌ５はＴ＝５０μｍに対応する。
【０１３７】
図１１では、一番上のグラフは、ディジタル回路（回路Ｘ）におけるディジタル電源雑音を示す。これは、シミュレーション毎に同じであり、よって線Ｌ１乃至Ｌ５が単一の線にみえる。真ん中の上のグラフは第１の共通接地領域（図９では共通接地領域９６１）によって集められた雑音電流を示し、真ん中の下のグラフは、第２の共通接地領域（図９では共通接地領域９６２）によって集められる雑音電流を示し、一番下のグラフは、アナログ回路（回路Ｙ）によって集められる雑音電流を示す。
【０１３８】
図１１におけるグラフ・ピークから分かるように、Ｔ＝３２０μｍ（すなわち、Ｗ／Ｔが約１である）場合、第１の共通接地領域によって集められる雑音電流は約４ｍＡであり、第２の共通接地領域によって集められる雑音電流は約１ｍＡであり、アナログ回路によって拾われる雑音電流は約６００μＡである。すなわち、Ｗ／Ｔが約１の場合、合計雑音電流のうち、約７１％が第１の共通接地領域によって集められ、約１８％が第２の共通接地領域によって集められ、約１１％がアナログ回路によって拾われる。
【０１３９】
Ｔ＝５０μｍ（すなわち、Ｗ／Ｔ＝７）の場合、第１の共通接地領域によって集められる雑音電流は約３ｍＡであり、第２の共通接地領域によって集められる雑音電流は約２０μＡであり、アナログ回路によって拾われる雑音電流は約２μＡである。したがって、Ｗ／Ｔが約７の場合、合計雑音電流のうち、約９９％が第１の共通接地領域によって集められ、約１％が第２の共通接地領域によって集められ、アナログ回路によって拾われる雑音電流はほとんどない（０．０１％）。
【０１４０】
基板を約６分の１の厚さにする（Ｗ／Ｔを約１から７に増加させる）ことにより、アナログ回路によって拾われる雑音電流の割合が、１００分の１未満に削減されているとすれば、これは雑音性能における顕著な向上である。実際には、アナログ回路によって拾われる電流は、６００μＡから２μＡに（すなわち、３００分の１に）削減されている。
【０１４１】
実際に、Ｗ／Ｔを４に増加させることにより、減衰効果はかなり大きくなり、よって、Ｗ／Ｔ≧４は、満足な設計条件とみなし得ることが分かっている。図１１をみれば、Ｔ＝７５μｍの場合（すなわち、Ｗ／Ｔが４をわずかに超える場合）、アナログ回路によって拾われる雑音電流は、６００μＡ（Ｗ／Ｔが約１の場合）から約３μＡに、すなわち、約２００分の１に減少している。
【０１４２】
本発明を実施するフリップ・チップが、厚さ１００μｍの厚さを有する基板でできている場合、Ｗ／Ｔ＝４の場合、４００μｍの共通接地領域幅Ｗが必要になる。これは許容可能なＷ値であるが、この幅を削減することが望ましい。ウェハ薄型化手法を使用することにより、厚さＴ＝２５μｍを達成し、Ｗ＝１００μｍを使用することが可能になり得ることが想定される。
【０１４３】
当然、Ｗ／Ｔ＜４により、回路Ｘによって生成される雑音の量、及び前述の雑音に対する回路Ｙの感度に応じて、多くのアプリケーションに対して満足のゆく雑音遮断がもたらされる。例えば、Ｗ／Ｔ＝３、又はＷ／Ｔ＝２が許容可能であり得る。
【０１４４】
図１２Ａ及び図１２Ｂは、前述のチップ内の構成要素の実施可能な寸法を認識する目的での、フリップ・チップ８３０及び９３０それぞれの概略図である。
【０１４５】
寸法Ｗ１（共通接地領域８６０の幅）は約３５０μｍであり得る。寸法Ｗ２（回路部７３２と回路部７３４との遮断ゾーンの幅）は約４００μｍであり得る。寸法Ｗ３（フリップ・チップのボールグリッドアレイのボールの直径）は約５０μｍであり得る。寸法Ｗ４（接地境界４１６の金属片の幅）は約２００乃至３００μｍであり得る。寸法Ｗ５（ラミネート基板におけるビアの幅）は約１００乃至１５０μｍであり得る。寸法Ｗ６（共通接地領域９６１及び９６２の幅）は約１５０μｍであり得る。寸法Ｗ７（共通接地領域９６１と共通接地領域９６２との間の距離）は約５０μｍであり得る。寸法Ｗ８（共通接地領域９６１と回路部７３２との間の距離、及び共通接地領域９６２と回路部７３２との間の距離）は約２５μｍであり得る。最後に、寸法Ｔ（フリップ・チップ８３０及び９３０の基板の厚さ）は約７５乃至１００μｍであり得る。寸法Ｔは当然、より大きな比Ｗ／Ｔが望ましい場合、より小さいことがあり得る。
【０１４６】
図１３は、上から視た場合に共通接地領域８６０、９６１及び９６２の幅が長いことがあり得ることを表す目的のためであり、３つ以上の回路部をフリップ・チップ上に設けることができることを表す概略図１３００である。
【０１４７】
図（ａ）及び図（ｂ）は、回路Ｘ及び回路Ｙのみが存在している場合の、上から視たフリップ・チップ８３０及び９３０それぞれを示す。図（ｃ）及び図（ｄ）は、３つの回路部（回路Ｘ、回路Ｙ及び回路Ｚ）が存在している場合のフリップ・チップ８３０及び９３０それぞれを示す。
【０１４８】
共通接地領域は図１３に網掛けで示しており、それに沿った点は、ボール・グリッド・アレイの複数のボールを介して、下にあるラミネート基板（図示せず）に接続することができることを示している。図１３から分かるように、共通接地領域は、互いに回路部を隔てる基板壁又は基板隆起としてみえる。
【０１４９】
本発明の種々の特徴を表す以下の概略図を、本発明をより深く理解するために検討する。
【０１５０】
図１４（ａ）乃至図１４（ｄ）は、フリップ・チップの平面図をそれぞれが表す概略図である。図１４（ａ）では、回路Ｘ及び回路Ｙは、（図１３中のような細長い接触として示す）単一の共通接地領域により、間隔が空けられている。図１４（ｂ）では、回路Ｘ及び回路Ｙは、前述の２つの共通接地領域により、間隔が空けられている。図１４（ｃ）は、２つの共通接地領域が互いに接続されている以外は図１４（ｂ）と同じである。図１４（ｄ）では、図１４（ｂ）の２つの共通接地領域の外側エッジ間で測定される幅Ｗと、幅Ｗが同じである単一の共通接地領域により、間隔が空けられる。
【０１５１】
一般に、図１４（ｂ）の配置は、回路配置８００及び９００に関して上記で検討した図１４（ａ）の配置よりも好ましいとみなされる。図１４（ｃ）の配置を検討すれば、２つの共通接地領域間の結合の抵抗が高い場合、２つの共通接地領域は互いにかなり遮断されており、配置はしたがって、図１４（ｂ）の配置を近似する。しかし、結合の抵抗が低い場合、結合が共通接地領域のうちの一方から他方に雑音を伝えるようふるまうので、より好ましくないとみなされる。図１４（ｄ）の配置は以下のようにみなし得る。図１４（ｄ）の単一の共通接地領域は事実上、インピーダンスＺを介して接地に接続されているとみなし得る。同様に、図１４（ａ）の共通接地領域それぞれは事実上、インピーダンスＺを介して接地に接続されるとみなし得る。この場合、Ｚが非常に小さい場合（すなわち、事実上ゼロの場合）、図１４（ｄ）の配置は、図１４（ｂ）の配置よりも好ましい。しかし、Ｚが大きい場合、図１４（ｂ）の配置は、図１４（ｄ）の配置よりも好ましい。
【０１５２】
図１５（ａ）乃至図１５（ｄ）は、ラミネート基板上に搭載されたフリップ・チップを通して視た断面図をそれぞれが表す概略図であり、各フリップ・チップは、（図８中のように）単一の共通接地領域によって間隔が空けられている。フリップ・チップ、ラミネート基板、及び接地電源の接続の全体図は、比較を簡単にするために図８の全体図とかなり近くしている。
【０１５３】
図１５（ａ）から図１５（ｄ）までの間の図の違いは、回路Ｘ、回路Ｙ及び共通接地領域の接地電源接続間の接続にある。図１５（ａ）では、回路Ｘ、回路Ｙ及び共通接地領域の接地電源接続は互いに隔てられている。よって、図１５（ａ）の配置は、図８中の配置と同等である。図１５（ｂ）では、回路Ｘ、回路Ｙ及び基板接続の接地電源接続は、ラミネート基板における共通接地面を介して互いに接続される。図１５（ｃ）では、回路Ｘ及び共通接地領域の接地電源接続は、ラミネート基板における共有接地面により、互いに接続され、回路Ｙの接地電源接続はそこから離されている。図１５（ｄ）では、回路Ｙ及び共通接地領域の接地電源接続は、ラミネート基板における共有接地面により、互いに接続され、回路Ｘの接地電源接続はそこから離されている。
【０１５４】
図４及び図８と同様に、図１５（ａ）の配置は図１５（ｂ）の配置よりも好ましい。図１５（ｂ）における配置は、回路Ｘ、回路Ｙ及び共通接地領域の間にかなりの共通インピーダンスを有するからである。回路Ｘが、（前述の通り、）雑音生成回路とみなされ、回路Ｙが雑音感応回路とみなされる場合、図１５（ｃ）の配置は、共通接地領域を介してフリップ・チップの基板に雑音を「ブロードキャスト」又は「ダンプ」する役目を担い得る。共通接地領域及び回路Ｘの接地電源が互いに接続されているからである。同様に、図１５（ｄ）の配置は、共通接地領域を介してフリップ・チップの基板から雑音を「拾い」、前述の雑音を回路Ｙの接地電源に「ダンプ」する役目を担い得る。回路Ｙ及び共通接地領域の接地電源接続が互いに接続されているからである。よって、図１５（ｃ）及び図１５（ｄ）の配置は、劣悪な雑音性能を有するとみなし得るものであり、よって、図１５（ａ）の配置と比較して、望ましくないとみなされる。
【０１５５】
図１６（ａ）乃至図１６（ｈ）は、ラミネート基板上に搭載されたフリップ・チップを通して視た断面図をそれぞれが表す概略図であり、各フリップ・チップは、（図９中のように）２つの共通接地領域によって間隔が空けられた回路Ｘ及び回路Ｙを有する。フリップ・チップ、ラミネート基板、及び接地電源の接続の全体図は、比較を簡単にするために図９の全体図とかなり近くしている。
【０１５６】
図１６（ａ）から図１６（ｈ）までの間の図の違いは、回路Ｘ、回路Ｙ及び２つの共通接地領域の接地電源接続間の接続にある。図１６（ａ）では、回路Ｘ、回路Ｙ及び２つの共通接地領域の接地電源接続は互いに隔てられている。よって、図１６（ａ）の配置は、図９中の配置と同等である。図１６（ｂ）では、回路Ｘ、回路Ｙ及び基板接続の接地電源接続は、ラミネート基板における共通接地面により、互いに接続される。図１６（ｃ）では、回路Ｘ及びそれに隣接した共通接地領域の接地電源接続は、ラミネート基板における共有接地面により、互いに接続され、他方の共通接地領域及び回路Ｙの接地電源接続はそれぞれ、他方の接地電源接続から離されている。図１６（ｄ）では、回路Ｙ及びそれに隣接した共通接地領域の接地電源接続は、ラミネート基板における共有接地面により、互いに接続され、他方の共通接地領域及び回路Ｘの接地電源接続はそれぞれ、他方の接地電源接続から離されている。図１６（ｅ）では、回路Ｘ及びそれに隣接した共通接地領域の接地電源接続は、ラミネート基板における共有接地面により、互いに接続され、同様に、回路Ｘ及びそれに隣接した共通接地領域の接地電源接続は、ラミネート基板における別の共有接地面により、互いに接続されている。図１６（ｆ）では、２つの共通接地領域の接地電源接続は、ラミネート基板における共有接地面により、互いに接続され、回路Ｘ及び回路Ｙの接地電源接続はそれぞれ、他方の接地電源接続から離されている。図１６（ｇ）では、回路Ｘ及び２つの共通接地領域の接地電源接続は、ラミネート基板における共有接地面を介して互いに接続され、回路Ｙの接地電源接続はそこから離されている。図１６（ｈ）では、回路Ｙ及び２つの共通接地領域の接地電源接続は、ラミネート基板における共有接地面により、互いに接続され、回路Ｘの接地電源接続はそこから離されている。
【０１５７】
同様な考察を図１６（ａ）乃至図１６（ｈ）に関して、図１５（ａ）乃至図１５（ｄ）に関して前述したように行うことができる。よって、図４及び図９と同様に、図１６（ａ）の配置は図１６（ｂ）の配置よりも好ましい。図１６（ｂ）における配置は、回路Ｘ、回路Ｙ及び２つの共通接地領域の接地電源接続の間にかなりの共通インピーダンスを有するからである。図１６（ｃ）及び図１６（ｄ）の配置では、共通接地領域のうちの少なくとも１つは、その他の接地電源接続と別個の接地電源接続を有する。よって、前述の配置は、回路Ｘと回路Ｙとの間の少なくとも適度な雑音遮断を（例えば、図１５（ａ）の配置と同様に）もたらすとみなし得る。しかし、前述のように回路Ｘを雑音生成回路とみなし、回路Ｙを雑音感応回路とみなせば、図１６（ｃ）の配置では、右側の基板接続は、（図１５（ｃ）の配置におけるように）フリップ・チップの基板に雑音を「ブロードキャスト」又は「ダンプ」する役目を担い得る。同様に、図１６（ｄ）の配置は、フリップ・チップの基板から雑音を「拾い」、前述の雑音を回路Ｙの接地電源に「ダンプ」する役目を担い得る。よって、図１６（ｃ）及び図１６（ｄ）の配置は、図１６（ａ）の配置よりも望ましくない。図１５（ｃ）及び図１５（ｄ）と比較することにより、図１６（ｅ）の配置は、図１５（ｃ）及び図１５（ｄ）の配置の欠点を組み合わせてもたらす。すなわち、回路Ｘの接地電源に接続された、図１６（ｅ）における共通接地領域は、回路Ｘからフリップ・チップの基板に雑音を「効率的に」ダンプするとみなし得るものであり、回路Ｙの接地電源に接続された共通接地領域は同様に「効率的に」、フリップ・チップの基板から雑音を拾い、前述の雑音を回路Ｙの接地電源にダンプするとみなし得る。よって、図１６（ｅ）の配置は劣悪な雑音性能を有するとみなし得る。図１６（ｆ）の配置は、図１４（ｃ）の配置と事実上同等とみなし得る。よって、図１６（ｆ）の配置は、望ましくないとみなし得る。共有接地面が、共通接地領域の一方から他方に雑音を伝えるようふるまうからである。図１６（ｇ）及び図１６（ｈ）の配置は、図１５（ｃ）及び図１５（ｄ）それぞれの配置とおおよそ同等であるとみなし得る。よって、図１６（ｇ）及び図１６（ｈ）の配置は、図１５（ｃ）及び図１５（ｄ）の配置に関して前述した理由と同じ理由で、望ましくないとみなし得る。
【０１５８】
図１７（ａ）及び図１７（ｂ）は、遮断ゾーンにおいて回路Ｘと回路Ｙとの間に特定のタイプの回路を設けることができることを理解する目的のための概略図である。図１７（ａ）は、単一の共通接地領域が回路Ｘと回路Ｙとの間に設けられている点で図８と同等とみなし得る。図１７（ｂ）は、回路Ｘと回路Ｙとの間に２つの共通接地領域が設けられている点で図９と同等であるとみなし得る。図１７（ａ）及び図１７（ｂ）それぞれはよって、図１４（ａ）乃至図１４（ｄ）と同様にフリップ・チップの平面図を表す。
【０１５９】
信号は一般に、回路Ｘから回路Ｙへ流れ、回路Ｙから回路Ｘへ流れることが必要であり得る。前述の信号は例えば、データや他の情報を含み得る。前述の信号は、回路Ｘと回路Ｙの間を、基板の基底と、ボール・グリッド・アレイ（図示せず）との間に配置されたフリップ・チップの金属層（図示せず）に設けられた回路パスに沿って流れ得る。信号伝達、信号バッファリング及び／又は信号再タイミング回路を前述の信号パスに沿って設けることができる。図１７（ａ）及び図１７（ｂ）では、回路Ｘから回路Ｙへの信号パスが示されており、回路Ｙから回路Ｘへの別の信号パスが示されている。前述のパスに沿って、共通接地領域のうちの１つと交差する前に、当該パスに沿って設けられたバッファ回路１７００が示されている。図１７（ａ）及び図１７（ｂ）は概略図であることを強調する。共通接地領域は、前述の図では狭いようにみえるが、実際にはかなり広く、よって、信号パスはおおよそ、共通接地領域の一方又は両方に及ぶ。すなわち、実際には、信号は、共通接地領域と交差することにその時間の大半を費やし、よって、共通接地領域に対する静電容量は大きいものであり得る。図１７（ａ）及び１７（ｂ）に示すように、バッファ回路１７００の接地電源接続１７０２はよって、バッファリングされる信号が交差しようとする共通接地領域に対して行い得る。
【０１６０】
バッファ回路１７００は回路Ｘ及び回路Ｙと別個であり、通常、バッファ回路１７００にはそれ自身の電源が設けられる。よって、当該共通接地領域は、前述と同様に（すなわち、よって、雑音電流が実質的に自己完結ループ内に残される）に回路Ｘと回路Ｙとの間にあまり大きな共通インピーダンスを生じることなくバッファ回路１７００の接地電源としての役目を担い得る。更に、バッファ回路１７００を各共通接地領域の両側に設けて信号の２段バッファリングを備えることが可能である。
【０１６１】
図１７（ｂ）の配置は更に以下のようにみなし得る。２つの基板壁間に設けられたバッファ回路１７００は回路部Ｚであるとみなし得る。よって、前述の配置は、２つの遮断ゾーンが間隙を間に形成する３つの回路部（Ｘ，Ｙ及びＺ）を有し、前述の遮断ゾーンそれぞれは単一の共通接地領域を有する。この場合、（回路Ｚが何であるかに応じて）回路Ｚは、回路Ｘ及び回路Ｙとの間に共通インピーダンスを生じることなく、共通接地領域の一方又は両方を接地電源として使用することが可能である。
【０１６２】
図１８は、種々の回路をチップ間で回路Ｘ及び回路Ｙとしてサポートするために、本発明によるフリップチップ・パッケージがどのようにして最小の再設計で適合可能であるよう構成することができるかを説明するために使用する概略図である。
【０１６３】
図１８では、外側境界１８００はラミネート基板の外側境界を表し、円１８０２は、ＰＣＢへの接続のための、ラミネート基板の下側のボール・グリッド・アレイの実施可能なパターンを表し、破線境界１８０４は、フリップ・チップの外側境界を一度ラミネート基板上に搭載することができる場所を表し、点１８０６及びグリッド１８０８は、そのボール・グリッド・アレイを介してフリップ・チップへ接続するための、ラミネート基板の上表面上の実施可能な接続パターンを表す。
【０１６４】
この場合、フリップ・チップは、周辺バンプ・タイプのものであるとみなされ、よって、点１８０６は、フリップ・チップの電源端子及びＩ／Ｏ端子の接続を表す。グリッド１８０８は、接地境界の上面を形成するラミネート基板の表面上の金属のパターンを表す。
【０１６５】
よって、フリップ・チップから接地境界への接続は、グリッド１８０８にわたる何れのパターンにおいても行うことができる。大きな一接地境界が事実上設けられるからである。あるいは、グリッド１８０８は、グリッドでなく、中実金属面であり得るが、しかし、ラミネート基板の良好な付着性の視点から、フリップ・チップとそのラミネート基板との間に通常使用されるアンダフィルよりもグリッドが好ましい。接地境界への接続の位置が柔軟であることにより、事実上、同じラミネート基板レイアウトを保ちながら、フリップ・チップ間で基板「壁」の位置及び位置が異なることが可能になる。前述の接続の実施可能なパスは、×印１８１０で表されており、よって、基板「壁」はフリップ・チップにわたる何れの経路をとってもよいことが分かる。ラミネート基板の単一の設計を種々の多くの検査フリップ・チップに使用することができるので、前述の柔軟性は、検査下の（すなわち、設計が最終化される前の）フリップ・チップの場合、効果的であり得る。
【０１６６】
基板「壁」の位置における前述の柔軟性は、回路配置８００と同様に、単一の基板壁が存在していることを前提としている。例えば回路配置９００における基板壁が２つ以上の場合、別個の接地境界が必要であり、単一のグリッド１８０８の代わりに、別個のグリッド（又は面）が事実上必要である。よって、前述の場合、基板壁の位置の柔軟性は、単一の基板壁の場合よりも低い。
【０１６７】
本願の実施例は接地電源線に焦点を当てているが、これは、回路Ｘ及び回路Ｙが別個の電源（ＶＤＤ）を有するとみなしているからである。例えば、接地電源が（電源の代わりに）互いに別個である場合、接地電源ネットワークに関して本明細書及び特許請求の範囲で行った考察と同じ考察を電源ネットワークに関して行うことが可能である。例えば、エミッタ結合ロジック（ＥＣＬ）回路では、信号は一般に、負の電源でなく、正の電源に差し向けられる。よって、接地電源ネットワークに関して前述した考察は、信号参照ネットワーク又は信号参照面に関して行ってもよい。
【０１６８】
本発明を実施するフリップ・チップは、ディジタル・アナログ変換器（ＤＡＣ）の回路を含み得る。そのディジタル部分は回路Ｘを形成し、そのアナログ部分が回路Ｙを形成する。更に、共通接地領域８６０、９６１、９６２が存在していることにより、必要な雑音遮断がもたらされるので、前述のフリップ・チップは、雑音性能の視点からＤＡＣの再設計を必要とすることなく、広範囲にわたる種々の更なるディジタル回路が、入力信号をＤＡＣに供給する回路Ｘの一部を形成することを可能にすることもあり得る。
（付記１）
第１の基板と、
ボール・グリッド・アレイを介して前記第１の基板の第１の面に対して、接続された第２の基板と
を備え、
前記第２の基板は、第１の回路部及び第２の回路部と、前記第１の回路部と前記第２の回路部との間に配置された共通接地領域を備え、
前記第１の回路部、前記第２の回路部、及び前記共通接地領域はそれぞれ、前記ボール・グリッド・アレイの個別の接続を介して、前記第１の基板を通って、前記第１の基板の前記第１の面と反対側に位置する第２の面に延びる共通接地端子に接続するフリップチップ・パッケージを含むシステム。
（付記２）前記共通接地端子が接地電源である、付記１記載のシステム。
（付記３）前記共通接地領域の前記共通接地端子は、共通接地端子エレメントへの接続のために、前記ボール・グリッド・アレイの複数の接続を介して、前記第１の基板を通って、前記第１の基板の前記第２の面に延びる、付記１又は２に記載のシステム。
（付記４）前記第１の回路部及び前記第２の回路部はそれぞれ、共通接地端子への接続のために、前記ボール・グリッド・アレイの個別の接続を介して、前記第１の基板を通って、前記第１の基板の前記第２の面まで延びるそれ自身の別個の電源接続を有する、付記１、２又は３に記載のシステム。
（付記５）前記共通接地領域を複数備えた、付記１乃至４の何れか一項に記載のシステム。
（付記６）前記共通接地領域が、少なくとも２つの共通接地領域を備える、付記１乃至４の何れか一項に記載のシステム。
（付記７）前記第１の回路部及び前記第２の回路部は、第１の方向において互いに間隔が空けられており、
前記共通接地領域も、前記第１の方向において互いに間隔が空けられている、付記６記載のシステム。
（付記８）前記共通接地領域の少なくとも１つは、その他の前記共通接地端子から前記ボール・グリッド・アレイの接続を介して前記第１の基板を通って、共通接地端子エレメントに接続するために、前記第１の基板の前記第２の面まで延びる個別の共通接地端子を有する、付記６又は７記載のシステム。
（付記９）前記共通接地領域の各共通接地領域は、別個に、その他の前記共通接地端子から前記ボール・グリッド・アレイの接続を介して前記第１の基板を通って、前記共通接地端子エレメントに接続するために、前記第１の基板の前記第２の面に延びる個別の共通接地端子を有する、付記８記載のシステム。
（付記１０）各共通接地領域の前記共通接地端子は、前記共通接地端子エレメントへの接続のために、前記ボール・グリッド・アレイの複数の接続を介して、前記第１の基板を通って、前記第１の基板の前記第２の面に延びる、付記９記載のシステム。
（付記１１）前記第１の回路部及び前記第２の回路部は、第１の方向において互いに間隔が空けられており、
フリップ・チップ基板は厚さＴを有し、
共通接地領域は、前記第１の方向において幅Ｗを有し、
前記幅Ｗ、又は幅Ｗの組み合わせＣは好ましくは、使用中、前記共通接地領域が、厚さＴと比較して、回路部間でかなりの雑音遮断を設けるように十分大きい、付記１乃至１０の何れか一項に記載のシステム。
（付記１２）Ｗ又はＣ≧Ｔであり、好ましくは、Ｗ又はＣ≧２Ｔであり、より好ましくは、Ｗ又はＣ≧４Ｔである、付記１１記載のシステム。
（付記１３）前記基板、又は前記基板それぞれは、ほぼ細長くて回路部間に壁を形成することを特徴とする、付記１乃至１２の何れか一項に記載のシステム。
（付記１４）前記第１の回路部及び前記第２の回路部の一方はアナログ回路部分であり、回路部の他方はディジタル回路部分であることを特徴とする、付記１乃至１３の何れか一項に記載のシステム。
（付記１５）
厚さＴを有する基板と、
前記基板に形成され、第１の方向において互いに間隔が空けられた第１の回路部及び第２の回路部と、
前記基板において前記第１の回路部と前記第２の回路部との間に形成され、前記厚さＴより大きな幅Ｗを前記第１の方向において有する共通接地領域と
を備えるフリップチップ・パッケージ。
（付記１６）Ｗ≧Ｔであり、好ましくは、Ｗ≧２Ｔであり、より好ましくは、Ｗ≧４Ｔである、付記１５記載のフリップチップ・パッケージ。
（付記１７）前記共通接地領域は第１の共通接地領域を備え、
前記幅Ｗは幅Ｗ１であり、
前記共通接地領域は、前記基板において前記第１の回路部と前記第２の回路部との間に形成された第２の共通接地領域を備え、
前記第２の共通接地領域は前記第１の方向において幅Ｗ２を有し、
前記幅Ｗ１及び前記幅Ｗ２の組み合わせＣは、前記厚さＴより大きい、付記１５又は１６に記載のフリップチップ・パッケージ。
（付記１８）Ｃ≧Ｔであり、好ましくは、Ｃ≧２Ｔであり、より好ましくは、Ｃ≧４Ｔである、付記１７記載のフリップチップ・パッケージ。
（付記１９）前記第１の共通接地領域及び前記第２の共通接地領域の前記第１の方向において互いに間隔が空けられている、付記１７又は１８の何れかに記載のフリップチップ・パッケージ。
（付記２０）前記第１の共通接地領域及び前記第２の共通接地領域は、前記第１の方向において、幅Ｗ１と幅Ｗ２との和より小さい離隔幅ＳＷで互いに間隔が空けられている、付記１９記載のフリップチップ・パッケージ。
（付記２１）前記幅Ｗ１は、前記幅Ｗ２は実質的に同じである、付記１７乃至２０の何れか記載のフリップチップ・パッケージ。
（付記２２）前記基板、又は前記基板の両方は、回路部間に壁を形成する、付記１５乃至２１の何れか一項に記載のフリップチップ・パッケージ。
（付記２３）基板と、
前記基板に形成され、第１の方向において互いに間隔が空けられた第１の回路部及び第２の回路部と、
前記基板において前記第１の回路部と前記第２の回路部との間に、前記第１の方向において互いに間隔が空けられるように形成された複数の共通接地領域と
を備えるフリップチップ・パッケージ。
（付記２４）前記基板は厚さＴを有し、
第１の共通接地領域は、前記第１の方向において幅Ｗ１を有し、
第２の共通接地領域は、前記第１の方向において幅Ｗ２を有し、
前記幅Ｗ１及び前記幅Ｗ２の組み合わせＣは、前記厚さＴより大きいことを特徴とする、付記２３記載のフリップチップ・パッケージ。
（付記２５）Ｃ≧Ｔであり、好ましくは、Ｃ≧２Ｔであり、より好ましくは、Ｃ≧４Ｔであることを特徴とする、付記２４記載のフリップ・チップ。
（付記２６）前記第１の共通接地領域及び前記第２の共通接地領域は、前記第１の方向において、幅Ｗ１と幅Ｗ２との和より小さい離隔幅ＳＷで互いに間隔が空けられている、付記２４又は２５に記載のフリップチップ・パッケージ。
（付記２７）前記幅Ｗ１は、前記幅Ｗ２と実質的に同じである、付記２４乃至２６の何れかに記載のフリップチップ・パッケージ。
（付記２８）前記共通接地領域の一方又は両方は、回路部間に壁を形成する、付記２３乃至２７の何れか一項に記載のフリップチップ・パッケージ。
【図面の簡単な説明】
【０１６９】
【図１】回路配置１を示す概略図である。
【図２】回路配置１００を示す概略図である。
【図３Ａ】回路配置１００の回路を表す概略図２００である。
【図３Ｂ】図３Ａの適切な部分を表す縮小概略図３００である。
【図４】回路配置４００の概略図である。
【図５Ａ】図３Ａ及び図３Ｂとの比較を行うための、回路配置４００の適切な部分を表す概略図５００Ａ乃至５００Ｄを示す図である。
【図５Ｂ】図３Ａ及び図３Ｂとの比較を行うための、回路配置４００の適切な部分を表す概略図５００Ａ乃至５００Ｄを示す図である。
【図５Ｃ】図３Ａ及び図３Ｂとの比較を行うための、回路配置４００の適切な部分を表す概略図５００Ａ乃至５００Ｄを示す図である。
【図５Ｄ】図３Ａ及び図３Ｂとの比較を行うための、回路配置４００の適切な部分を表す概略図５００Ａ乃至５００Ｄを示す図である。
【図６】回路配置６００の概略図である。
【図７】回路配置７００の概略図である。
【図８】回路配置８００の概略図である。
【図９】回路配置９００の概略図である。
【図１０】回路１０００の概略図である。
【図１１】シミュレーション結果を示す図である。
【図１２Ａ】フリップ・チップ８３０の概略図である。
【図１２Ｂ】フリップ・チップ９３０の概略図である。
【図１３】細長い共通接地領域を表す回路図１３００である。
【図１４】(a)乃至(d)はフリップチップ・レイアウトの概略図である。
【図１５】(a)乃至(d)は一共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ａ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ｂ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ｃ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ｄ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ｅ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ｆ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ｇ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１６ｈ】２つの共通接地領域を有するフリップチップ・パッケージにおける種々の接地電源接続の概略図である。
【図１７】(a)乃至(b)はバッファ回路の使用を示す概略図である。
【図１８】実施可能なフリップチップ・パッケージ接触レイアウトを示す概略図である。
【符号の説明】
【０１７０】
４１６  共通接地領域
６２０  ラミネート基板
７３２  回路部
７３４  回路部
８００  回路配置
８３０  フリップ・チップ
８６０  共通接地領域
【図１】
0005428233.tif 000004
【図２】
0005428233.tif 000005
【図３Ａ】
0005428233.tif 000006
【図３Ｂ】
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【図４】
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【図５Ａ】
0005428233.tif 000009
【図５Ｂ】
0005428233.tif 000010
【図５Ｃ】
0005428233.tif 000011
【図５Ｄ】
0005428233.tif 000012
【図６】
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【図７】
0005428233.tif 000014
【図８】
0005428233.tif 000015
【図９】
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【図１０】
0005428233.tif 000017
【図１１】
0005428233.tif 000018
【図１２Ａ】
0005428233.tif 000019
【図１２Ｂ】
0005428233.tif 000020
【図１３】
0005428233.tif 000021
【図１４】
0005428233.tif 000022
【図１５】
0005428233.tif 000023
【図１６ａ】
0005428233.tif 000024
【図１６ｂ】
0005428233.tif 000025
【図１６ｃ】
0005428233.tif 000026
【図１６ｄ】
0005428233.tif 000027
【図１６ｅ】
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【図１６ｆ】
0005428233.tif 000029
【図１６ｇ】
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【図１６ｈ】
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【図１７】
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【図１８】
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