(57)【特許請求の範囲】
【請求項１】
逆Ｔ型電界効果トランジスタを製造する方法であって、
基板上に水平半導体領域と垂直活性化領域とを作るステップであって、前記水平半導体領域が基板の頂部表面上にあり、前記基板の頂部表面が電気的絶縁体であることを特徴とするステップと、
前記垂直活性化領域の第１の側であり、かつ、前記第１の側に隣接した水平半導体領域の第１の部分の上、及び、前記垂直活性化領域の第２の側であり、かつ、前記垂直活性化領域の第２の側に隣接した水平半導体領域の第２の部分の上に側壁スペーサを形成するステップであって、前記第１の部分が第１の水平活性化領域であり、前記第２の部分が第２の水平活性化領域であることを特徴とするステップと、
前記第１の水平活性化領域と前記第２の水平活性化領域とを残すように、前記水平半導体領域の露出した領域を基板の頂部表面までエッチングで除去するステップと、
前記側壁スペーサを除去するステップと、
前記第１の水平活性化領域、第２の水平活性化領域、および、前記垂直活性化領域の少なくとも一部の上にゲート誘電体を形成するステップと、
前記第１の水平活性化領域および第２の水平活性化領域並びに前記垂直活性化領域を覆うように前記ゲート誘電体の上にゲート電極を形成するステップと、
前記第１及び第２の水平活性化領域の一部と前記垂直活性化領域の一部にドレイン領域及びソース領域を形成するステップと
を有することを特徴とする方法。
【請求項２】
前記第１の水平活性化領域、第２の水平活性化領域、および垂直活性化領域にライナーを形成するステップを
更に有することを特徴とする請求項１に記載の方法。
【請求項３】
前記ライナーが、前記側壁スペーサを形成するためにエッチング停止層として使用される、ことを特徴とする請求項２に記載の方法。
【請求項４】
前記ライナーがシリコン酸化物からなることを特徴とする請求項２に記載の方法。
【請求項５】
前記側壁スペーサが、窒化シリコン又はシリコン酸化物の一方からなることを特徴とする請求項１に記載の方法。
【請求項６】
前記エッチングで除去するステップの後に、
前記第１及び第２の水平活性化領域の露出した側面部分を酸化するステップと
を更に有することを特徴とする請求項１に記載の方法。
【請求項７】
前記側壁スペーサが、ベースを有しており、かかるベースが、前記垂直活性化領域の各側でその幅と実質的に等しい、ことを特徴とする請求項１に記載の方法。
【請求項８】
前記側壁スペーサを除去するステップが、ウェットエッチングプロセスを使用することを特徴とする請求項１に記載の方法。
【請求項９】
前記基板の頂部表面が、酸化珪素からなることを特徴とする請求項１に記載の方法。
【請求項１０】
前記側壁スペーサのベースの幅が、１０オングストロームから１０００オングストロームの範囲であることを特徴とする請求項１に記載の方法。
【請求項１１】
前記第１及び第２の水平活性化領域の高さが、前記垂直活性化領域の幅よりも小さいことを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、逆Ｔ型チャネルトランジスタを製造する方法に関する。
【背景技術】
【０００２】
ＦｉｎＦＥＴを使用することは、ＭＯＳトランジスタの電気的特性および密度を増大させるための製造に関して非常に魅力的である。フィン（ｆｉｎ）は、チャネルとして機能するように基板の上に伸び、その結果、トランジスタの多くの部分が側方ではなく、垂直である。チャネル方向は、側方であるが、構造的には、基板の表面の上である。しかしながら、困難性のひとつとして、トランジスタの電流駆動を調整する能力、特に、電流駆動を増大させることがあった。横方向のトランジスタでは、電流駆動は、チャネル幅を変更させることにより容易に調整できる。チャネル幅を増大させるひとつの方法は、フィンの高さを増加させることであるが、それは一般的に現実的ではない。なぜならば、フィンの高さは、一般的に現実的に最大の高さが選択されており、フィンの高さを変更することができる方法は困難だからである。一般的に電流駆動を増大させるのに受け入れられる方法は、１つより多いフィンを使用することである。かくして、チャネル幅における増大は、フィンの高さの増分にだけ都合よく利用でき、各追加のフィンに関する追加のスペースを要求する。フィンの間のスペースは、小さいのが望ましいが、どの程度小さいかは、リソグラフィのピッチ制限に制限される。
【０００３】
かくして、調整可能な電流駆動を備えたＦｉｎＦＥＴのよりよい製造を提供する技術が必要とされ、フィンの高さの増大を伴わないものが好ましい。
【発明を実施するための最良の形態】
【０００４】
ある態様では、ＦｉｎＦＥＴの電流駆動を増大させるように、ＦｉｎＦＥＴのチャネルの横方向への拡張がなされる。横方向への拡張は、基板の表面に沿ってＦｉｎＦＥＴのフィンに隣接して延びる。フィンを覆うゲートはまた、側向の拡張も覆う。側方の拡張は側壁スペーサによって画定される。フィンは、エッチングによって形成され、かかるエッチングにより、フィンを残すのに加えて、基板の上に残された半導体材料のフロアを残す。側壁スペーサは、側方の拡張を残すために、半導体材料のフロアのエッチングにおけるマスクとして作用するように、フィンの両側に形成される。側方の拡張は、側壁スペーサの幅の範囲内で選択可能である。在来の側壁形成技術を使用して、５０ないし１０００オングストロームで幅を容易に調整することができる。かくして、側方の拡張は、選択可能な増大した電流駆動を生じさせるが、フィンの高さに対応した増分に制限されていない。これは、以下の説明および図面を参照してより理解することができるであろう。
【０００５】
図１には、基板１２、基板１２の上の側方半導体層１４、フィン１６、及び、フィン１６の上に横たわるハードマスク１８を備えた半導体デバイス構造体１０を示す。基板１２は、トランジスタに関する物理的な支持を提供する。基板１２は、酸化シリコンであるのが好ましいが、他の絶縁材料または化合物であってもよい。基板１２の頂部は、絶縁されているべきである。フィン１６は、マスクとしてハードマスク１８を使用してエッチングによって形成される。ハードマスク１８は、窒化シリコンであるのが好ましいが、他の材料または、エッチングマスクとして半導体材料に対して有効である材料の組み合わせであってもよい。フォトレジストは、フォトレジストに関して要求される厚さが比較的大きいので、これに関しては十分ではない。この例では、半導体材料はシリコンであるのが好ましいが、シリコンゲルマニウムまたはガリウムヒ素のような他の材料であってもよい。側方の半導体層１４は、所望の厚さを残すようにバックエッチングされる。選択された厚さは、ＳＯＩ基板における半導体の厚さを選択するためのそれらに一般的に似ている種々の周知の基準に基づく設計選択である。基板１２の表面は、水平表面と考えられ、その結果、フィン１６は垂直活性化領域として機能しうる。同様に、側方の半導体層は、水平活性化領域として機能しうる。
【０００６】
図２に、側方の半導体層１４、ハードマスク１８およびフィン１６の上にライナー２０を形成した後、並びに、フィン１６の周りに側壁スペーサ２２を形成した後の半導体デバイス構造体１０を示す。図２から明らかなように、側壁スペーサ２２は、ライナー２０の後に形成される。ライナー２０は、熱成長されたシリコン酸化物であるのが好ましいが、堆積されたものでもよい。側壁スペーサ２２は、窒化シリコンであるのが好ましいが、エッチングマスクとして機能する他の材料であっても良い。それは除去されるので、絶縁体でなければならないというものではない。
【０００７】
図３に、マスクとしての側壁スペーサ２２を使用して、側方の半導体層１４をエッチングした後の半導体デバイス１０を示す。これは、塩素プラズマのような異方性エッチングであるのが好ましい。このエッチングは、残される側方の半導体層１４の側方を露出する。
【０００８】
図４は、側方の半導体層１４の側に酸化物層２４を成長させた後の半導体デバイス１０を示す。その目的は、引き続いての側壁スペーサ除去プロセス中に、側方の半導体層１４を保護することである。
【０００９】
図５は、側壁スペーサ２２、酸化物層２４、ライナー２０、およびハードマスク１８を除去したのちの半導体デバイス１０を示す。これら除去されたものの全ては、シリコンに関して選択エッチング可能に選択される。エッチングは、異方性エッチングである必要はないので、ウェットエッチングであるのが好ましい。等方性または異方性であるドライエッチングも使用することができ得る。
【００１０】
図６は、ゲート誘電体２６、および、ゲート誘電体２６上のゲート２８を形成した後の半導体デバイス１０を示す。ゲート誘電体２６は、ゲート誘電体を形成するための共通のアプローチであるシリコン酸化物の高温成長によって形成されるのが好ましい。酸化ハフニウムのような高ｋ誘電体のような他のゲート誘電体を使用することもでき得る。かかる高ｋ誘電体は、成長ではなく堆積されうる。半導体デバイス１０のソース及びドレインは、ｆｉｎＦＥＴに関する従来の仕方で形成される。
【００１１】
図７は、在来の高架部分を備えているが、この例では側方の半導体層１４の一部をも含む、ゲート２８の一方の側でのソース／ドレイン領域３０を示す図６の半導体デバイス１０の投影図である。同様に、ゲート２８の他の側でのソース／ドレイン領域３２は、在来の高架部分を備えているが、側方の半導体層１４の一部も備えている。これは、側方の半導体層１４の水平活性化領域アスペクトが、ソース、ドレイン、および、チャネルに関していることを示す。図７で別に示されていないゲート誘電体２６は、ソース／ドレイン領域３０及び３２、側方の半導体層１４、および、フィン１６を覆う。
【００１２】
かくして、図６および７は、チャネルに関するフィンと、チャネルとしての側方部分の両方を備えたトランジスタを示す。側方部分は、側壁スペーサ２２の幅を調節することによって調整可能である。エッチングの後に残った側方の半導体層１４の幅が大きくなればなるほど、結果としてのトランジスタの電流駆動能力は大きくなる。かくして、残ったトランジスタは、単一のフィンデバイスよりも大きなゲインを有するが、追加のフィンを追加することによって要求されうる基板１２上の全ての領域は要求されない。更に、ゲインおよび結果として生じる電流駆動は、利用可能な側壁スペーサの幅の中で調節可能である。要するに、追加のフィンが、所定の１つだけ、または、選択された幅を備えた側方の半導体層を有する所定の数個を追加することができるので、いかなるゲインも選択可能である。
【００１３】
図８は、基板５２と、側方の半導体層５４と、フィン５６，５８，６０と、フィン５６上のハードマスク６２，フィン５８上のハードマスク６４，フィン６０上のハードマスク６６と、フィン５６，５８，６０，側方の半導体層５４，ハードマスク６２，６４，６６の上のライナー６８と、フィン５６の周りの側壁スペーサ７０，フィン５８の周りの側壁スペーサ７２，フィン６０の周りの側壁スペーサ７４とを備えた半導体デバイス５０を示す。図８の半導体デバイス５０に関して参照された材料およびオプションは、半導体デバイス１０に関して記載されたものと同じである。要するに、処理するにあたってこの点では、図２に示されたものと同じものが３つのデバイスとしてあるということである。
【００１４】
図９は、図２から図３への変遷に似たマスクのような側壁スペーサ７０，７２および７４を使用してエッチングを実施した後の半導体デバイス構造体５０を示す。この結果、別々の側方の半導体層５４を各々備えた３つのデバイス構造体が生じる。エッチングが３つのデバイス構造体を分離するけれども、フォトレジストマスクは、図示していない他の場所における側方の半導体層５４のエッチングを防止するように使用することができる。例えば、側方の半導体層５４がソース／ドレイン領域と接触する領域は、別のトランジスタのソース／ドレイン領域と接触しうる領域であって良い。その領域では、フォトレジストマスクは、かかる接触を維持するように適用されうる。引き続いての窒化処理は、結合されたソース／ドレインの間の有効な電気的接触を保証するために有効である。
【００１５】
図１０は、マスク７６および７８を形成した後の半導体デバイス構造体１０を示す。マスク７６は、フィン５６および、側方の半導体層５４の上に形成され、その下では、フィン５６の両側の側壁スペーサ７０が、被覆される。マスク７８は、フィン６０の片側に形成され、被覆された側の側壁スペーサ７４と側方の半導体層５４の上に延びる。かくして、フィン６０の他の側の側壁スペーサ７４は露出される。フィン５８の上にはマスクが無く、側壁スペーサ７２は露出される。フィン６０は、約２００オングストロームであるのが好ましく、そのアライメントは繰り返し達成されうる。
【００１６】
図１１は、フィン６０の側８０の側壁スペーサ７４の一部と、側壁スペーサ７２とを除去した後の半導体デバイス構造体４０を示す。エッチングによって、側壁スペーサ７２が除去され、次いで、ライナー６８が除去され、側壁スペーサ７２の下にある側方の半導体層５４が、次いで、除去される。同様に、側８０に隣接した側壁スペーサの一部の下のライナー６８が除去され、側８０に隣接した側壁スペーサのいち部の下の側方の半導体層５４が除去される。側方の半導体層５４の一部のエッチングに対して保護する、図１１には示されていない別の場所の他のマスクがあるので、ライナー６８および側方の半導体層５４のエッチングの間、マスク７６および８０は、維持される。
【００１７】
図１２は、側壁スペーサ７０、残った側壁スペーサ７４、および、ライナー６８を除去した後の半導体デバイス構造体５０を示す。かくして、フィン５６，５８及び６０並びに、残った側方の半導体層５４は露出される。
【００１８】
図１３は、ゲート誘電体８４，８６および８８を成長させ、ゲート９０および９２を形成した後の半導体デバイス構造体５０を示す。これにより、トランジスタ９４，９６および９８が生じる。トランジスタ９４は、垂直活性化領域としてフィン５６を使用し、フィン５６に接続された側方の半導体層５４は、図６および７の半導体デバイス１０と類似の逆Ｔ型チャネルトランジスタとなる。ゲート誘電体８４は、トランジスタ９４の半導体構造体を被覆する。ゲート誘電体８８は、トランジスタ９８の半導体構造体を被覆する。トランジスタ９６は、トランジスタ９４および９６の構成と統合されたプロセスによって形成された在来のＦｉｎＦＥＴの構造体を結果として有する。トランジスタ９４および９６は、両方のゲートとして作用する同じゲート層９０を共有する。トランジスタ９８は、トランジスタ９４の半分の水平活性化領域を有する。これは、ＳＲＡＭセルとして使用するための特定の便利な組み合わせである。
【００１９】
図１４は、トランジスタ９４，９６および９８のようなトランジスタを使用して作られたトランジスタを使用したＳＲＡＭセル１００の回路図を示す。ＳＲＡＭセル１００は、Ｎチャネルトランジスタ１０２，１０４，１１０および１１２と、Ｐチャネルトランジスタ１０６および１０８とを有する。回路は、在来の構成である。トランジスタ１０２および１０４は、プルダウントランジスタであり、トランジスタ１０６および１０８は、プルアップトランジスタであり、トランジスタ１１０および１１２は、パストランジスタである。トランジスタ１０２および１０６は、あるストレージノードとして一緒に結合され、トランジスタ１０４および１０８は、別のストレージノードで一緒に結合される。ストレージノードを共有する各トランジスタのペアは、インバータを形成する。ビットが維持される、ＳＲＡＭセル１００のストレージ部分は、ラッチングアレンジメントにクロス結合されている２つのインバータを有する。パストランジスタ１１０および１１２は、ワードライン１１１に共に結合され、ワードライン１１１がイネーブルのとき、ビットライン１１４および１１６を、ＳＲＡＭセル１００のストレージ部分に接続する。トランジスタ１１０および１１２は、図１３のトランジスタ９８のように形成される。トランジスタ１０６および１０８は、トランジスタ９６のように形成される。トランジスタ１０２および１０４は、トランジスタ９４のように形成される。
【００２０】
図１５は、図１４の回路図に示したように接続されたトランジスタ１０２，１０６および１１０を示すＳＲＡＭセル１００の一部１２０の平面図を示す。部分１２０は、フィン１２２，１２４および１３０を包含する。フィン１２２および１３０は、パラレルである。フィン１２４は、フィン１２２に接続された一端と、接触領域１２８があるフィン１３０の終端に接続された別の一端とを有する。フィンに関する接触領域は、この例では、フィンと同じ高さであるが、幅は異なる。図１３のゲート電極９２に類似したゲート電極１３８は、フィン１２４がフィン１２２と結合する場所と、接触領域１３４との間でフィン１２２を超えて通る。このゲート電極は、図１５には示されていないが、部分１２０の上の相互接続層の金属線に通るワードライン１１１に接続される。ゲート電極１３８がフィン１２２の上を通る場所で、側方の半導体層１４２は、フィン１２２の底部でフィン１２２から側方にのびる。側方の半導体層１４２は、図１３においてフィン６０に隣接する側方の半導体層５４と類似する。かくして、フィン１２２，ゲート電極１３８および側方の半導体層１４２は、トランジスタ９８のようなトランジスタ１１０を形成するように用いられる。接触領域１３４は、図１４に示したようにビットライン１１４に対してコンタクトを設けるように用いられる。ビットライン１１４は、図１５には示されていないが、部分１２０の上の相互接続層の金属線に通る。
【００２１】
トランジスタ１０２および１０６は、トランジスタ９４および９６のタイプを達成するように同様に構成される。フィン１２４のしたの領域のフィン１２２は、両側に側方半導体層１４２を有する。一方、フィン１３０は、それに隣接した側方の半導体層１４２を有しない。図１３のゲート電極９０に類似したゲート電極１４０は、フィン１３０および１２２を超えて通る。ゲート電極１４０は、フィン１２２の両側の側方の半導体層１４２の上を通る接触領域１３６と、フィン１２４との間の場所でフィン１２２の上を通る。ゲート電極１４０は、接触領域１２８と接触領域１３２との間のフィン１３０の上を通る。フィン１２２の両側の側方の半導体層１４２とフィン１２２との上を通るゲート電極１４０は、図１３のトランジスタ９４のようなトランジスタ構造となる。側方の半導体層を有しておらず、フィン１３０の上を通るゲート電極１４０は、図１３のトランジスタ９６のようなトランジスタ構造となる。接触領域１３６は、接地するように用いられる。コンタクト１３２は、正電源，ＶＤＤと接続するように用いられる。コンタクト１２８は、トランジスタ１０４および１０８のゲートと接触するように用いられる。フィン１２４は、トランジスタ１０２および１０６のドレインの間の接続を提供する。かくして、部分１２０は、図１４のトランジスタ１０２，１０６および１１０に関する回路接続を有効に提供する。更に、このレイアウトは、部分１２０の対称性を利用してＳＲＡＭレイアウトを構成するように広げるられ得る。
【００２２】
部分１２０は、追加の電流駆動を達成するのに、追加のフィンを使用することを避けるために、図１３に示した３つのトランジスタ・タイプの一態様である。部分１２０の例では、Ｎチャネルパストランジスタ１０６および１０８は、フィンの一方の側だけに側方の半導体層を追加することにより単一のフィンのものだけから電流駆動が増大する。一般的に、プルダウントランジスタ１０２および１０４が、パストランジスタよりも大きな電流駆動を有することは望ましいと考えられる。パストランジスタが、プルダウンと比較してより小さな電流駆動を有する必要があるならば、側方の半導体層を除去することができ得る。同様に、Ｐチャネルプルアップトランジスタがより大きな電流駆動を必要とするならば、側方の半導体層が、片側または両側でＰチャネルフィンに追加されうる。かくして、図１３の３つのトランジスタ・タイプは、それらの電流駆動の所望の割合を達成するために、ＳＲＡＭセルを作る３つのトランジスタ・タイプ（プルダウン、プルアップ、及び、パス）の駆動電流を調整する際に可撓性を与える。図１３の３つのトランジスタ・タイプの可撓性は、平行にフィンを置くことの必要性を緩和するが、電流駆動要求が、複数のフィンを要求するように高いと、図１３の３つのトランジスタ・タイプは、理想的な割合に近い電流駆動割合を提供し、及び／又は、追加される必要がある多数のフィンを低減するために、複数のフィンを要求するトランジスタと一緒に使用されうる。
【００２３】
例示の目的でここに示した実施形態に対して多くの他の変更及び修正は、当業者によって容易に可能である。例えば、ＳＲＡＭセルに関して特定の利点を示しているが、他のタイプの回路も同様に可能である。本発明の精神から逸脱しない限り、かかる修正及び変更は、特許請求の範囲によって規定された範囲内に含まれる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態による方法における段階での半導体デバイスの断面図である。
【図２】図１に示した方法において続く段階での図１の半導体デバイスの断面図である。
【図３】図２に示した方法における続く段階での半導体の断面図である。
【図４】図３に示した方法における続く段階での半導体の断面図である。
【図５】図４に示した方法における続く段階での半導体デバイスの断面図である。
【図６】図５に示した方法における続く段階での半導体デバイスの断面図である。
【図７】図６の半導体デバイスの平面図である。
【図８】本発明の他の実施形態による方法における段階での半導体デバイス構造体の断面図である。
【図９】図８に示した方法における続く段階での半導体デバイス構造体の断面図である。
【図１０】図９に示した方法における続く段階での半導体デバイス構造体の断面図である。
【図１１】図１０に示した方法における続く段階での半導体デバイス構造体の断面図である。
【図１２】図１１に示した方法における続く段階での半導体デバイス構造体の断面図である。
【図１３】図１２に示した方法における続く段階での半導体デバイス構造体の断面図である。
【図１４】図８ないし１３の方法が製造において有用である６つのトランジスタＳＲＡＭセルの回路図である。
【図１５】図８ないし１３の方法が製造において有用である図１４の６つのトランジスタＳＲＡＭセルの一部の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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