(57)【特許請求の範囲】
【請求項１】
表面に半導体層が形成された基体と、
前記半導体層の活性領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
その頂面が前記電荷蓄積層の頂面と底面との間の高さに位置するように形成されて前記半導体基板の表層部を前記活性領域に分離する素子分離絶縁膜と、
前記電荷蓄積層および前記素子分離絶縁膜でなる段差と前記電荷蓄積層とを覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備え、
前記第２の絶縁膜は、第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成された第１のシリコン窒化膜と、を含み、
前記第１のシリコン窒化膜中の窒素濃度は、前記電荷蓄積層を覆う上部領域の角部および前記素子分離絶縁膜上の下部領域の角部において他の領域よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のシリコン窒化膜中の窒素濃度は、前記電荷蓄積層を覆う上部領域の角部および前記素子分離絶縁膜上の下部領域の角部に加えて前記電荷蓄積層の側面に沿った領域においても他の領域よりも高いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のシリコン窒化膜中の窒素濃度は、前記電荷蓄積層を覆う上部領域の角部、前記素子分離絶縁膜上の下部領域の角部および前記電荷蓄積層の側面に沿った領域に加えて前記上部領域のうち前記電荷蓄積層の頂面上の領域においても他の領域よりも高いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の絶縁膜は、前記第１のシリコン窒化膜の上に形成された第２のシリコン酸化膜をさらに含むことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の絶縁膜は、前記第２のシリコン酸化膜の上に形成された第２のシリコン窒化膜をさらに含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２の絶縁膜は、前記第１のシリコン酸化膜の下に形成された第３のシリコン窒化膜をさらに含むことを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板の活性領域上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記半導体基板の表層部を前記活性領域に分離する素子分離絶縁膜を、その上面が前記電荷蓄積層の頂面と底面との間の高さに位置するように形成する工程と、
前記電荷蓄積層および前記素子分離絶縁膜でなる段差と前記電荷蓄積層とを覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極を形成する工程と、
を備え、
前記第２の絶縁膜を形成する工程は、
第１のシリコン酸化膜と第１のシリコン窒化膜とを順次に成膜する工程と、
前記電荷蓄積層を覆う上部領域の角部および前記素子分離絶縁膜上の下部領域の角部における窒素濃度が他の領域の窒素濃度よりも高くなるように前記第１のシリコン窒化膜に窒素を導入する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法
に関する。
【背景技術】
【０００２】
浮遊ゲート電極型の不揮発性半導体記憶装置では、浮遊ゲート（ＦＧ：Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）と制御ゲート（ＣＧ：Ｃｏｎｔｒｏｌ  Ｇａｔｅ））の間を絶縁する電極間の絶縁膜（ＩＰＤ：Ｉｎｔｅｒ−Ｐｏｌｙ  Ｄｉｅｌｅｃｔｒｉｃ）として、従来から、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）の積層絶縁膜が用いられている。ＯＮＯ膜のシリコン窒化膜（ＳｉＮ膜）は、その形成方法から完全な化学両論組成ではなく、わずかにシリコン過剰な組成となっている。シリコン過剰なＳｉＮ膜には、電荷を捕獲する準位が存在しており、このため、電界印加時（書き込み／消去時など）に電子の漏洩が生じてもその一部はＳｉＮ膜中の準位にトラップされる。また、シリコン窒化膜のバリアハイトは、シリコン酸化膜のバリアハイトに比べて低く、ＯＮＯ積層構造において、トラップ電子はＳｉＮ膜のトラップ準位の障壁と、ＳｉＮ膜を挟むように形成されたＳｉＯ２膜のバリアハイトの両方が障壁となって、ＯＮＯ絶縁膜外へのデトラップ（リーク）が起こりにくい構造となっている。
【０００３】
電極間絶縁膜は、トンネル絶縁膜に比べて電極間絶縁膜への印加電界を下げ、書き込み時の制御電極側へのリークを抑制し、浮遊ゲートへの電子注入（蓄積）を有効にする必要性から、３次元構造状に形成し、より厚い膜でも容量を稼げるようにしている。３次元構造をとった結果として、浮遊ゲートと素子分離絶縁膜との間に段差が生じ、浮遊ゲートの頭頂部およびセル間の底部に角部（エッジ部分）が存在することになる。エッジ部分には電界が集中するため、書き込み／消去時の電極間絶縁膜のリーク電流はエッジ部分を優先的に流れる。その結果として、電極間絶縁膜中への電子トラップはエッジ部分でより過剰に起こり、連続して形成している電極間絶縁膜中の電子トラップ量に濃度差が生じる。
【０００４】
電極間絶縁膜中のトラップ電子は、ＯＮＯ絶縁膜外へのリークは起こりにくいものの、電極間絶縁膜内で濃度差を無くすような横方向（厚さ方向に直交する方向）の再分布が発生する。書き込み／消去が終了して電荷を保持している間に、電極間絶縁膜へのトラップ電子の再分布が起きると、閾値の変動が起きてしまい、電荷保持特性が劣化することになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３０５６６８号公報
【特許文献２】特開８−７８５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、電極間絶縁膜内でのトラップ電子の再分布を防止して電荷保持特性に優れた半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性半導体記憶装置は、基体と、第１の絶縁膜と、電荷蓄積層と、素子分離絶縁膜と、第２の絶縁膜と、制御電極とを持つ。前記基体は表面に半導体層が形成される。前記第１の絶縁膜は、前記半導体層の活性領域上に形成される。前記電荷蓄積層は前記第１の絶縁膜上に形成される。前記素子分離絶縁膜は、その頂面が前記電荷蓄積層の頂面と底面との間の高さに位置するように形成されて前記半導体基板の表層部を前記活性領域に分離する。前記第２の絶縁膜は、前記電荷蓄積層および前記素子分離絶縁膜でなる段差と前記電荷蓄積層とを覆うように形成される。前記制御電極は前記第２の絶縁膜上に形成される。前記第２の絶縁膜は、第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成された第１のシリコン窒化膜と、を含み、前記第１のシリコン窒化膜中の窒素濃度は不均一である。
【図面の簡単な説明】
【０００８】
【図１Ａ】実施形態１による不揮発性半導体記憶装置の概略構造を示す断面図。
【図１Ｂ】図１ＡのＡ−Ａ切断線に沿った断面図。
【図２】実施形態２による不揮発性半導体記憶装置の概略構造を示す断面図。
【図３Ａ】実施形態３による不揮発性半導体記憶装置の概略構造を示す断面図。
【図３Ｂ】図３ＡのＤ−Ｄ切断線に沿った断面図。
【図４】実施形態４による不揮発性半導体記憶装置の概略構造を示す断面図。
【図５】実施形態１による不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】実施形態１による不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】実施形態１による不揮発性半導体記憶装置の製造方法を示す断面図。
【図８】実施形態１による不揮発性半導体記憶装置の製造方法を示す断面図。
【図９】実施形態１による不揮発性半導体記憶装置の製造方法を示す断面図。
【図１０】実施形態１による不揮発性半導体記憶装置の製造方法を示す断面図。
【図１１】実施形態２による不揮発性半導体記憶装置の製造方法を示す断面図。
【図１２】実施形態２による不揮発性半導体記憶装置の製造方法を示す断面図。
【図１３】実施形態３による不揮発性半導体記憶装置の製造方法を示す断面図。
【図１４】実施形態３による不揮発性半導体記憶装置の製造方法を示す断面図。
【図１５】実施形態４による不揮発性半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施の形態のいくつかについて説明する。以下ではメモリセルトランジスタを列方向（チャネル長方向）に複数個配列して構成したメモリセルカラムを行方向（チャネル幅方向）に沿って複数本並列配置したメモリセルアレイを備える不揮発性半導体記憶装置とその製造方法を取り挙げて説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【００１０】
（Ａ）不揮発性半導体記憶装置
（１）実施形態１  
図１Ａおよび図１Ｂは、実施形態１による不揮発性半導体記憶装置の概略構造を示す断面図である。図１Ａは、ワード線方向（チャネル幅方向）に沿った断面図であり、図１Ｂは、図１ＡのＡ−Ａ切断線に沿った、ビット線方向（チャネル長方向）の断面図である。
【００１１】
本実施形態の不揮発性半導体記憶装置２１は、不純物拡散領域１５をソースまたはドレインとする選択トランジスタと、基板Ｓと、素子分離絶縁膜７と、浮遊ゲート電極３と、電極間絶縁膜（ＩＰＤ）８と、制御ゲート電極９と、を備える。
【００１２】
本実施形態および以下の実施形態において基板Ｓとしてシリコン基板を用いる。ただし、基板Ｓとしては半導体基板に限ることなく、表面に半導体層が形成されたものであれば、例えばガラス基板やセラミック基板を使用することができる。基板Ｓは本実施形態において例えば基体に対応する。
【００１３】
素子分離絶縁膜７は、半導体基板と複数のメモリセルカラム間において互いに平行に走行するように基板Ｓの表面層に形成され、これにより活性領域を画定する。浮遊ゲート電極３は、トンネル絶縁膜２を介して活性領域上に導電体で形成される。本実施形態において、トンネル絶縁膜２は例えば第一の絶縁膜に対応し、浮遊ゲート電極３は例えば電荷蓄積層に対応する。
【００１４】
ここで、素子分離絶縁膜７は、その頂面が浮遊ゲート電極３の頂面と底面との間の高さに位置するように形成され、これにより基板Ｓ上には浮遊ゲート電極３と素子分離絶縁膜７でなる段差が形成される。なお、図１Ｂの符号１１は、セル間絶縁膜を示す。
【００１５】
電極間絶縁膜（ＩＰＤ）８は、浮遊ゲート電極３と素子分離絶縁膜７でなる段差の表面に形成される。本実施形態において電極間絶縁膜（ＩＰＤ）８は例えば第２の絶縁膜に対応する。
【００１６】
このような素子分離絶縁膜７および電極間絶縁膜（ＩＰＤ）８の３次元形状により、浮遊ゲート電極３は相互に分離される。
【００１７】
制御ゲート電極９は、電極間絶縁膜（ＩＰＤ）８上に導電体で形成されて互いに隣接するメモリセルに共通の配線となる。
【００１８】
不揮発性半導体記憶装置２１の選択トランジスタは、基板Ｓの列方向の活性領域においてチャネル領域を間に挟んで形成された不純物拡散領域１５をソース・ドレイン領域とし、該チャネル領域上のトンネル絶縁膜２直上の導電体を浮遊ゲート電極３とし、該浮遊ゲート電極３上の電極間絶縁膜（ＩＰＤ）８の上に形成された導電体を制御ゲート電極９として構成する二層ゲート構造を有している。
【００１９】
電極間絶縁膜（ＩＰＤ）８は、低誘電率絶縁膜および高誘電率絶縁膜の積層膜から構成され、本実施形態において、基板Ｓ側からＳｉＯ２（シリコン酸化膜）８１／ＳｉＮ膜（シリコン窒化膜）８２／ＳｉＯ２（シリコン酸化膜）８３の順で形成されたＯＮＯの積層膜で構成される。さらに、ＳｉＮ膜（シリコン窒化膜８２）は、ＳｉリッチなＳｉＮ膜８２ａと、ＳｉＮ膜８２ａよりも窒素濃度が高く化学両論組成に近いＳｉＮ膜８２ｂとを含む。
【００２０】
本実施形態において、化学両論組成に近いＳｉＮ膜８２ｂは、ＳｉＮ膜８２中で、素子分離絶縁膜７の頂面直上の下部領域と、浮遊ゲート電極を覆う上部領域とに形成される。浮遊ゲート電極を覆う上部領域は、浮遊ゲート電極３のエッジに対向する角部の領域を含む。このような態様の濃度分布により電極間絶縁膜（ＩＰＤ）８は、浮遊ゲート電極３の書き込み／消去時に電子トラップが過剰に起きてしまう角部でトラップ密度が少ないＳｉＮ膜８２ｂを含むＯＮＯ絶縁膜で構成される。
【００２１】
ＳｉＮ膜（シリコン窒化膜）の電子トラップ量は、ＳｉＮ膜の組成（Ｓｉ／Ｎ比）に依存しており、よりシリコン過剰な（シリコンリッチの）組成であるほど、トラップ密度がより大きくなる。ＳｉＮ膜のトラップ密度を低減するには、Ｓｉ／Ｎ組成比を化学両論組成に近づければよく、これは窒素の導入によって実現できる。ＳｉＮ膜の組成が化学両論組成に近づくと、膜中のトラップ準位が減るため、トラップを介したプール・フレンケル型のリーク電流を減少させることができる。従来の電極間絶縁膜では、ＳｉＮ膜中にトラップされた電子の自己電界によって、リークの低減を行ってきたが、化学両論組成のシリコン窒化膜の実現により絶縁膜そのものの絶縁性を向上させることができ、これによっても電極間絶縁膜としてのリークの低減は可能である。
【００２２】
このように、本実施形態によれば、素子分離絶縁膜７の頂面直上の下部領域、浮遊ゲート電極３の頂面上の上部領域および浮遊ゲート電極３のエッジを覆う上部角部領域に形成されて化学両論組成に近い窒素濃度を有するＳｉＮ膜８２ｂを含むので、平坦な上部領域および下部領域の各角部でのトラップ密度が低減した構造を実現できる。これにより、書き込み／消去が終了して電荷を保持している間に、電極間絶縁膜（ＩＰＤ）８内の他の領域へのトラップ電子の再分布を抑制することができ、素子の電荷保持特性が改善される。
【００２３】
この一方、本実施形態の電極間絶縁膜（ＩＰＤ）８のＳｉＮ膜（シリコン窒化膜）８２では、浮遊ゲート電極３の側面に沿った側壁領域にトラップ性の強いＳｉリッチなＳｉＮ膜８２ａが形成されている。このため、電荷は浮遊ゲート電極３の側面に沿った側壁領域でトラップされ、トラップ電子による自己電界効果により、側壁でのリーク電流量を低減することが可能である。今後、半導体記憶装置の微細化がより一層進展すると、浮遊ゲート電極３の頭頂部が小さくなり、この結果、電極間絶縁膜（ＩＰＤ）８のうちで側壁領域が占める割合が大きくなる。本実施形態によれば、リークの抑制に有効な窒素の分布を形成することが可能である。したがって、書き込み／消去特性を維持したまま、素子の電荷保持特性を改善することが可能である。
【００２４】
なお、図１Ａにおいては、説明を容易にするため、ＳｉリッチなＳｉＮ膜８２ａと化学両論組成に近い窒素濃度を有するＳｉＮ膜８２ｂとの間で明確な境界が存在するかのように図示しているが、実際には明確な境界が形成されることはなく、素子の作製方法、下地の形状や処理の方法に応じて不均一な窒素濃度が分布される。この点は以下に説明する実施形態においても同様である。
【００２５】
（２）実施形態２  
図２は、実施形態２による不揮発性半導体記憶装置の概略構造を示す断面図であり、ワード線方向（チャネル幅方向）に沿った断面図である。本実施形態においても、ビット線方向（チャネル長方向）の断面図、すなわち図２のＣ−Ｃ切断線に沿った断面図は図１Ｂと同一であるので省略する。
【００２６】
図１Ａとの対比により明らかなように、本実施形態の不揮発性半導体記憶装置２３は、セル間の底部のうちで素子分離絶縁膜７上の角部を除く領域でのみトラップ性の強いＳｉリッチなＳｉＮ膜８２ａが形成され、その他の全ての領域で化学両論組成に近い窒素濃度を有するＳｉＮ膜８２ｂが形成されたＳｉＮ膜（シリコン窒化膜）８２を含む電極間絶縁膜（ＩＰＤ）８を備える。
【００２７】
セル間の底部では、消去時に最大の電界がかかるが、本実施形態によれば、ＳｉリッチなＳｉＮ膜８２ａが素子分離絶縁膜７上の角部を除く領域に形成されているので、電子トラップによる自己電界により、リーク電流の低減が可能になる。この結果、消去特性の改善が可能になる。
【００２８】
（３）実施形態３  
図３Ａおよび図３Ｂは、実施形態３による不揮発性半導体記憶装置の概略構造を示す断面図である。図３Ａは、ワード線方向（チャネル幅方向）に沿った断面図であり、図３Ｂは、図３ＡのＤ−Ｄ切断線に沿った、ビット線方向（チャネル長方向）の断面図である。
【００２９】
図１Ａとの対比により明らかなように、本実施形態の不揮発性半導体記憶装置２４が備える電極間絶縁膜（ＩＰＤ）８は、平坦な上部領域および下部領域の各角部にのみ化学両論組成に近い窒素濃度を有するＳｉＮ膜８２ｂが形成され、その他の全ての領域ではトラップ性の強いＳｉリッチなＳｉＮ膜８２ａが形成されている。
【００３０】
本実施形態によれば、角部のみに限定してトラップ電子の低減が可能になるので、電子トラップによる自己電界効果を最大限に得ることができる。これにより、書き込み／消去特性の改善と素子の電荷保持特性の改善とを両立させることが可能になる。
【００３１】
（４）実施形態４  
図４は、実施形態４による不揮発性半導体記憶装置の概略構造を示す断面図であり、ワード線方向（チャネル幅方向）に沿った断面図である。本実施形態において、ビット線方向（チャネル長方向）の断面図、すなわち図４のＥ−Ｅ切断線に沿った断面図は図３Ｂと同一であるので省略する。
【００３２】
図１Ａとの対比により明らかなように、本実施形態の不揮発性半導体記憶装置２５が備える電極間絶縁膜（ＩＰＤ）８は、平坦な上部領域および下部領域の各角部に加えて浮遊ゲート電極３の側面に沿った側壁領域においても化学両論組成に近い窒素濃度を有するＳｉＮ膜８２ｂが形成されている。その他の全ての領域、すなわち、浮遊ゲート電極３の頭頂部上の領域および、セル間の底部のうちで角部を除く領域ではトラップ性の強いＳｉリッチなＳｉＮ膜８２ａが形成されている。
【００３３】
本実施形態によれば、ＳｉＮ膜（シリコン窒化膜）８２にトラップされた電子がシリコン基板Ｓの表面に垂直な方向に移動することを抑制することが可能である。基板Ｓの表面に垂直な方向の移動は、素子の閾値の変動に最も大きく影響する。このため、本実施形態による電子移動の抑制は非常に有効である。
【００３４】
以上述べた少なくとも一つの実施形態による不揮発性半導体記憶装置によれば、窒素濃度が不均一なＳｉＮ膜（シリコン窒化膜）８２を含む電極間絶縁膜（ＩＰＤ）８を備えるので、電極間絶縁膜（ＩＰＤ）８内でのトラップ電子の再分布を防止して電荷保持特性に優れた半導体記憶装置が提供される。
【００３５】
（Ｂ）不揮発性半導体記憶装置の製造方法
以上に説明した第１乃至実施形態４による不揮発性半導体記憶装置は、以下に述べる方法により製造可能である。
【００３６】
（１）実施形態１  
図１に示す不揮発性半導体記憶装置２１は、ＳｉＮ膜（シリコン窒化膜）８２の角部を含む平坦な領域を覆うように窒素を導入することにより製造可能である。以下、図５乃至図９を参照しながら詳述する。
【００３７】
まず、基板Ｓとしてｐ型シリコン基板を準備する。ｐ型シリコン基板に代えてｎ型シリコン基板上にｐ型ウェルを形成したものを準備してもよい。  
そして、基板Ｓ上に絶縁膜、例えばシリコン酸化膜３２を約１ｎｍから約１５ｎｍの厚さで成膜し、その上に化学気相成長法によって浮遊ゲート電極３となる導電層３３を約１０ｎｍから約５０ｎｍの厚さで形成し、次いで化学気相成長法によってシリコン窒化膜３４を約５０ｎｍから約２００ｎｍの厚さで成膜し、次いで化学気相成長法によってシリコン酸化膜３５を約５０ｎｍから約４００ｎｍの厚さで成膜する。これにより、図５の断面図に示す構造を得る。
【００３８】
次に、シリコン酸化膜３５上に、フォトレジスト（図示せず）を塗布し、露光描画によりレジストをパターニングする。次いで、該フォトレジスト（図示せず）を耐エッチングマスクとして用いたエッチングによりシリコン酸化膜３５を選択的に除去する。エッチング後にフォトレジストを除去し、シリコン酸化膜３５をマスクにしてシリコン窒化膜３４をエッチングで選択的に除去し、次いで導電層３３、シリコン酸化膜３２および基板Ｓをエッチングで選択的に除去することにより素子分離のための溝ＴＲ（図６参照）を形成する。これにより、シリコン酸化膜３２はシリコン酸化膜２に、導電層３３は導電層３に、シリコン窒化膜３４はシリコン窒化膜４に、シリコン酸化膜３５はシリコン酸化膜５になる。
【００３９】
次いで、塗布技術により埋め込み絶縁膜３７を２００ｎｍから１５００ｎｍの厚さで成膜して素子分離溝ＴＲを埋め込むことにより、図６の断面図に示す構造を得る。
【００４０】
塗布による素子分離絶縁膜７は、酸素雰囲気または水蒸気雰囲気下で処理を行うことにより高密度化を行う。次いで、シリコン窒化膜４をストッパとして化学的機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によりに素子分離絶縁膜３７、シリコン酸化膜５を除去することで平坦化を行う。次いで、シリコン窒化膜４と選択比のあるエッチング条件を用いて、素子分離絶縁膜３７のみをエッチバックし、図７の断面図に示す構造を得る。これにより、埋め込み絶縁膜３７は素子分離絶縁膜７となる。
【００４１】
次いで、原子層成長（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、トリスジメチルアミノシランとオゾンを用い、約５５０℃でシリコン酸化膜８１を約１ｎｍ〜約１０ｎｍの膜厚で成膜する（図８参照）。原子層成長（ＡＬＤ）に代えて、減圧化学気相成長（ＬＰ−ＣＶＤ）法により、例えば、亜酸化窒素（Ｎ２Ｏ）を約８００℃の温度で反応させてシリコン酸化膜８１を成膜しても良い。
【００４２】
次いで、シリコン酸化膜８１の上部にシリコン窒化膜８２ａを約１ｎｍ〜約５ｎｍの膜厚で成膜し、図８の断面図に示す構造を得る。シリコン酸化膜８１およびシリコン窒化膜８２ａは炉内で連続して形成することも可能である。
【００４３】
次いで、異方的な窒化方法を用いて、シリコン窒化膜８２ａを再窒化する。再窒化の条件として、窒素ガスを含む雰囲気内でマイクロ波を発生させることにより窒素ラジカルを生成し、この窒素ラジカルを用いてシリコン窒化膜８２ａを再窒化する。この時のマイクロ波強度は１００Ｗ〜３０００Ｗ、処理圧力は５Ｐａ〜３０Ｐａ、基板温度は３５０℃〜９００℃である。サンプル上に窒素イオンを引き込むために約０．１〜約１ｋＷのバイアス電圧を基板Ｓに印加する。
【００４４】
上記条件で、基板Ｓを処理した際に形成されるシリコン窒化膜８２ａの膜厚は、１ｎｍ〜１０ｎｍである。異方的な窒化方法を用いることによって、図９に示すように、窒素導入量はそれぞれの角部を含む平坦な上部領域および下部領域で多く、この一方、浮遊ゲート電極３の側壁に沿った側壁領域では少なくなる。バイアス電圧を基板Ｓに印加することで、窒素導入量をより増加させることが可能であり、また異方的な窒化が可能になる。窒素の導入は、その他の方法、例えばイオン注入法によっても可能である。
【００４５】
次いで、原子層成長（ＡＬＤ）法により、トリスジメチルアミノシランとオゾンを用いて、約５５０℃でシリコン酸化膜８３を約１ｎｍ〜約１０ｎｍの膜厚で成膜することで、図１０の断面図に示す構造を得る。この段階で、電極間絶縁膜（ＩＰＤ）８の、高密度化や界面改善のためのデンシファイ、酸素補償または界面改善のための酸化処理などを実施しても良い。シリコン酸化膜８３は、減圧化学気相成長（ＬＰ−ＣＶＤ）法により、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）と亜酸化窒素（Ｎ２Ｏ）を約８００℃の温度で反応させて成膜してもよい。
【００４６】
次いで、電極間絶縁膜（ＩＰＤ）８上の全面に導電層を形成し、この導電層を露光描画によりパターニングして制御ゲート電極９（図１Ａ参照）を形成した後、通常の後工程を経て図１Ａおよび図１Ｂに示す不揮発性半導体記憶装置２１を得る。
【００４７】
（２）実施形態２
図２に示す不揮発性半導体記憶装置２３の製造方法について説明する。基板Ｓ上にシリコン酸化膜３２、導電層３３、シリコン窒化膜３４およびシリコン酸化膜３５の積層体を形成する工程から、浮遊ゲート電極３および素子分離絶縁膜７上にシリコン酸化膜８１を成膜するまでの工程は、前述した実施形態１の製造方法（図５から図８）と同じである。図８のように全面にシリコンリッチなシリコン窒化膜８２ａが形成されている下地に対して、窒素導入の処理を行う。窒素導入は、図１１に示すように、イオンインプラ法を用いて行い、注入エネルギー１ｋｅＶ〜２００ｋｅＶ、注入角度１５度以上、約１×１０１１〜１×１０１５の注入量で窒素を導入する。注入角度を大きくすることでセル間の底部への窒素導入が抑制され、浮遊ゲート電極３の側壁に沿った領域および浮遊ゲート電極３を覆う上部領域への窒素導入量が増加した分布となる。
【００４８】
次いで、原子層成長（ＡＬＤ）法や減圧化学気相成長（ＬＰ−ＣＶＤ）法により、図１２に示すように、シリコン酸化膜８３を約１ｎｍ〜約１０ｎｍの膜厚で成膜する。この段階で、電極間絶縁膜（ＩＰＤ）８の高密度化や界面改善のためのデンシファイや酸素補償または界面改善のための酸化処理などを実施してもよい。その後は実施形態１で前述した方法と同じ方法を用いて、図２の断面図に示す構造が得られる。
【００４９】
（３）実施形態３
図３Ａおよび図３Ｂに示す不揮発性半導体記憶装置２４の製造方法について説明する。基板Ｓ上にシリコン酸化膜３２、導電層３３、シリコン窒化膜３４およびシリコン酸化膜３５の積層体を形成する工程から、浮遊ゲート電極３および素子分離絶縁膜７上にシリコン酸化膜８１を成膜するまでの工程は、前述した実施形態１の製造方法（図５から図８）と同じである。図８のように全面にシリコンリッチなシリコン窒化膜８２ａが形成されている下地に対して、段差被覆性（カバレッジ）の悪い成膜方法、例えば、高密度プラズマ（ＨＤＰ：ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）ＣＶＤ法を適用することにより、シリコン酸化膜１０を約５ｎｍ〜約２０ｎｍの膜厚で成膜し、図１３の断面図に示す構造を得る。
【００５０】
ＨＤＰ−ＣＶＤ法は、ＬＰ−ＣＶＤ法と比較して、成膜する酸化膜のプロファイルを容易に制御できる。より具体的には、ＨＤＰ−ＣＶＤ装置において、図示しない上部電極（ＩＣＰコイル）による高密度プラズマパワーと図示しない下部電極によるＲＦバイアスパワーとを調整することにより、酸化膜の段差被覆性を広い範囲にわたって制御することが可能である。この方法によれば、浮遊ゲート電極３の側壁に成膜することなく、平坦部（浮遊ゲート電極３の頭頂部上の領域およびセル間の底部）にのみシリコン酸化膜１０を形成することが可能になる。
【００５１】
次いで、シリコン窒化膜８２ａと選択比の有る薬液を用いたエッチングにより、シリコン酸化膜１０のスリミングを行う。これにより、シリコン窒化膜８２ａのうち、浮遊ゲート電極３を覆う平坦な上部領域の角部およびセル間の底部の平坦な下部領域の角部が露出する。この状態で、窒素導入の処理を行う。窒化の条件として、窒素ガスを含む雰囲気内でマイクロ波を発生させることにより窒素ラジカルを生成し、この窒素ラジカルを用いてシリコン窒化膜８２ａをさらに窒化する。これにより、露出した部分のうち、側壁部分を除き、上部領域と下部領域の各角部に窒素が導入される。この時のマイクロ波の強度は１００Ｗ〜３０００Ｗ、処理圧力は５Ｐａ〜３０Ｐａ、基板温度は３５０℃〜９００℃である。サンプル上に窒素イオンを引き込むために約０．１ｋＷ〜約１ｋＷのバイアス電圧を基板Ｓに印加する。この条件で、Ｓｉ基板を処理した際に形成されるシリコン窒化膜の膜厚は、１ｎｍ〜１０ｎｍである。
【００５２】
窒素導入は、その他の方法、例えばイオン注入法やプラズマドーピング法などによっても可能である。窒素の導入にあたっては、シリコン酸化膜１０がマスク材となるため、露出した角部にのみ窒素を導入することが可能である。
【００５３】
次いで、シリコン窒化膜８２と選択比の有る薬液によるエッチングを行い、シリコン酸化膜１０を除去し、次いで、原子層成長（ＡＬＤ）法や減圧化学気相成長（ＬＰ−ＣＶＤ）法により、シリコン酸化膜８３を約１ｎｍ〜約１０ｎｍの膜厚で成膜することで、図１４に示す構造断面図を得る。
【００５４】
この段階で、電極間絶縁膜（ＩＰＤ）８の高密度化や界面改善のためのデンシファイや酸素補償または界面改善のための酸化処理などを実施してもよい。その後は、実施形態１で前述した方法と同様の方法を用いて、図３の断面図に示す構造を得る。
【００５５】
（４）実施形態４
図４に示す不揮発性半導体記憶装置２５の製造方法について説明する。
【００５６】
基板Ｓ上にシリコン酸化膜３２、導電層３３、シリコン窒化膜３４およびシリコン酸化膜３５の積層体を形成する工程から、浮遊ゲート電極３および素子分離絶縁膜７上にシリコン酸化膜８１を成膜するまでの工程は、前述した実施形態１の製造方法（図５から図８）と同じである。また、図８のように全面にシリコンリッチなシリコン窒化膜８２ａが形成されている下地に対して、段差被覆性（カバレッジ）の悪い成膜方法、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤ法を適用することにより、シリコン酸化膜１０を約５ｎｍ〜約２０ｎｍの膜厚で成膜し、図１３に示す構造断面図を得る方法も実施形態３と同じである。
【００５７】
次いで、シリコン窒化膜８２ａと選択比の有る薬液を用いたエッチングによりシリコン酸化膜１０のスリミングを行う。これにより、浮遊ゲート電極３を覆う平坦な上部領域の角部およびセル間の底部の平坦な下部領域の角部が露出する。この状態で、窒素導入の処理を行う。
【００５８】
窒化の条件としては例えば、アンモニアを用いて６００℃〜１０００℃の温度範囲で処理を行う方法や、斜めインプラにより窒素を導入する方法が使用可能である。窒素の導入にあたっては、シリコン酸化膜１０がマスク材となるため、上下の角部を含め露出した側壁部分に均等に窒素を導入することが可能である。
【００５９】
次いで、シリコン窒化膜８２ａと選択比の有る薬液によるエッチングを行い、シリコン酸化膜１０を除去し、次いで、原子層成長（ＡＬＤ）法や減圧化学気相成長（ＬＰ−ＣＶＤ）法により、シリコン酸化膜８３を約１ｎｍ〜約１０ｎｍの膜厚で成膜することで、図１５に示す構造断面図を得る。この段階で、電極間絶縁膜（ＩＰＤ）８の高密度化や界面改善のためのデンシファイや酸素補償または界面改善のための酸化処理などを実施してもよい。その後は、実施形態１で前述した方法と同じ方法を用いて、図４の断面図に示す構造を得る。
【００６０】
以上述べた少なくとも一つの不揮発性半導体記憶装置の製造方法によれば、不均一な窒素濃度となるようにシリコン窒化膜８２に窒素を導入する工程を備えるので、電極間絶縁膜（ＩＰＤ）８内でのトラップ電子の再分布を防止して電荷保持特性に優れた半導体記憶装置を製造することができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。
【００６２】
例えば上述の実施形態では、電極間絶縁膜（ＩＰＤ）８としてシリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ）からなる三層の積層絶縁膜に関して述べたが、決してこれに限定されるものではない。上記ＯＮＯ構造に加えて、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＮＯＮＯ）、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜（ＯＮＯＮ）、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜（ＮＯＮＯＮ）などの電極間絶縁膜（ＩＰＤ）に対しても本発明は有効である。
【００６３】
上述の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６４】
２…トンネル絶縁膜、３…浮遊ゲート電極、７…素子分離絶縁膜、８…電極間絶縁膜（ＩＰＤ）、９…制御ゲート電極、２１〜２５…不揮発性半導体記憶装置、８１…シリコン酸化膜、８２…シリコン窒化膜、８２ａ…Ｓｉリッチなシリコン窒化膜、８２ｂ…化学両論組成に近いシリコン窒化膜、８３…シリコン酸化膜、Ｓ…基板  
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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