(57)【特許請求の範囲】
【請求項１】
ヘテロ接合に生じる２次元電子ガスをチャネルとするＨＦＥＴであって、
ｎ型又はｉ型の第１半導体領域と、
第１半導体領域上に形成されており、第１半導体領域とヘテロ接合している第２半導体領域と、
第２半導体領域上に形成されており、第２半導体領域に対してオーミック接続されているソース電極と、
第２半導体領域上に形成されており、第２半導体領域に対してオーミック接続されているドレイン電極と、
第２半導体領域上に形成されており、第１半導体領域と第２半導体領域とがヘテロ接合している範囲の第２半導体領域の上面をソース電極側とドレイン電極側に区画しており、第２半導体領域に対して絶縁されているゲート電極と、
第１半導体領域と接しており、ソース電極と導通しているｐ型の第３半導体領域、
を有しており、
ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、ゲート電極に隣接する範囲の上面は、第１表面準位密度を有する第１領域であり、
ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、第１領域に隣接する範囲の上面は、第１表面準位密度より低い第２表面準位密度を有する第２領域であり、
第３半導体領域は、第２領域の下側で第１半導体領域に接しており、
第３半導体領域は、ドレイン電極の下側に形成されていない、
ことを特徴とするＨＦＥＴ。
【請求項２】
ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、ドレイン電極に隣接する範囲の上面は、第２表面準位密度より高い第３表面準位密度を有する第３領域であることを特徴とする請求項１に記載のＨＦＥＴ。
【請求項３】
第３半導体領域は、第３領域の下側に形成されていないことを特徴とする請求項２に記載のＨＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合に生じる２次元電子ガスをチャネルとするＨＦＥＴに関する。
【背景技術】
【０００２】
特許文献１には、ＧａＮ領域と、ＧａＮ領域上に形成されたＡｌＧａＮ領域を有するノーマリオン型のＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ−ＦＥＴ）が開示されている。ＡｌＧａＮ領域は、ＧａＮ領域に対してヘテロ接合している。ＡｌＧａＮ領域上には、ソース電極とドレイン電極とゲート電極が形成されている。ＧａＮ領域とＡｌＧａＮ領域のヘテロ接合には、２次元電子ガスが生じている。ドレイン電極とソース電極の間に電圧を印加すると、２次元電子ガスが存在するヘテロ接合部を通って、ドレイン電極からソース電極へ電流が流れる。すなわち、ＨＦＥＴがオンする。ゲート電極に負の電位を印加すると、ゲート電極近傍の２次元電子ガスが消失する。したがって、ＨＦＥＴがオフする。
【０００３】
ＨＦＥＴがオフしているときに、ドレイン電極とゲート電極の間に高い電圧（例えば、サージ等）が印加されると、ドレイン電極とゲート電極の間の半導体領域中でアバランシェ降伏が起きる。アバランシェ降伏が起きると、半導体領域中でホールが生成される。半導体領域中にホールが溜まると、溜まったホールが基となり、ＨＦＥＴが永久破壊に至る場合がある。したがって、アバランシェ降伏が起きた場合には、ホールをアバランシェ降伏が起きた領域から急速に排出する必要がある。
【０００４】
半導体領域中からホールを排出する技術として、ドレイン電極とゲート電極の間の半導体領域に隣接させてｐ型領域を設ける技術が知られている。ｐ型領域は、ソース電極と導通させる。アバランシェ降伏が起きたときには、半導体領域中で生じたホールがｐ型領域を通ってソース電極へ排出される。これにより、ＨＦＥＴの永久破壊を回避することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−７３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート電極の近傍でアバランシェ降伏が生じた場合には、高い電界がゲート電極と半導体領域の界面に加わる。このため、ゲート電極と半導体領域との界面で絶縁破壊が起こり、ゲート電極にホールが流入する。これによって、ゲート電極と半導体領域との絶縁性が失われ、ＨＦＥＴが破損する場合がある。ゲート電極の近傍にｐ型領域を設けたとしても、ゲート電極へのホールの流入を防止することは困難であり、ＨＦＥＴの耐圧を十分に向上させることはできない。
【０００７】
以上に説明したように、従来の技術では、ＨＦＥＴの耐圧を十分に向上させることはできなかった。上述した事実を鑑み、本願明細書では、より高い耐圧を有するＨＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願明細書は、ヘテロ接合に生じる２次元電子ガスをチャネルとするＨＦＥＴを提供する。このＨＦＥＴは、第１半導体領域と、第２半導体領域と、ソース電極と、ドレイン電極と、ゲート電極と、第３半導体領域を有する。第１半導体領域は、ｎ型又はｉ型である。第２半導体領域は、第１半導体領域上に形成されており、第１半導体領域とヘテロ接合している。ソース電極は、第２半導体領域上に形成されており、第２半導体領域に対してオーミック接続されている。ドレイン電極は、第２半導体領域上に形成されており、第２半導体領域に対してオーミック接続されている。ゲート電極は、第２半導体領域上に形成されており、第１半導体領域と第２半導体領域とがヘテロ接合している範囲の第２半導体領域の上面をソース電極側とドレイン電極側に区画しており、第２半導体領域に対して絶縁されている。第３半導体領域は、ｐ型であり、第１半導体領域に接しており、ソース電極と導通している。ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、ゲート電極に隣接する範囲の上面は、第１表面準位密度を有する第１領域である。ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、第１領域に隣接する範囲の上面は、第１表面準位密度より低い第２表面準位密度を有する第２領域である。第３半導体領域は、第２領域の下側で第１半導体領域に接している。第３半導体領域は、ドレイン電極の下側に形成されていない。
なお、ゲート電極は、第２半導体領域に対してショットキー接合されていることにより第２半導体領域に対して絶縁されていてもよいし、ゲート電極と第２半導体領域の間に絶縁膜が形成されていることによって第２半導体領域に対して絶縁されていてもよい。また、上記の「ゲート電極とドレイン電極の間の第２半導体領域の上面」は、第２半導体領域の上面を平面視したときにおけるゲート電極とドレイン電極の間の第２半導体領域の上面を意味する。また、上記の「ゲート電極に隣接する範囲の上面」は、第２半導体領域の上面を平面視したときにゲート電極に隣接する範囲の第２半導体領域の上面を意味する。
【０００９】
このＨＦＥＴでは、ゲート電極とドレイン電極の間の第２半導体領域の上面のうち、ゲート電極に隣接する第１領域が高い表面準位密度を有しており、第１領域に隣接する第２領域（反ゲート電極側の領域）が低い表面順位密度を有している。表面準位密度が高い第１領域には、多くの電子がトラップされる。このため、ＨＦＥＴをオフさせている状態において、第１領域（ゲート電極に近い第２半導体領域表面）では、第１領域にトラップされた電子の影響によって電位分布が略均一となる。一方、表面準位密度が低い第２領域にトラップされる電子は少ない。したがって、ＨＦＥＴをオフさせている状態において、第２領域（ゲート電極から離れている第２半導体領域表面）では、電位がゲート電極側からドレイン電極側に向かうに従って上昇するように分布する。すなわち、第２領域では、第１領域よりも高い電界が生じる。したがって、ゲート電極とドレイン電極との間にサージ等の高い電圧が印加された場合には、第２領域の下方の半導体領域中でアバランシェ降伏が生じる。すなわち、このＨＦＥＴでは、ゲート電極の近傍でアバランシェ降伏が生じることが防止される。また、第２領域の下方では、ｐ型の第３半導体領域が第１半導体領域に接している。したがって、アバランシェ降伏で生じたホールは、第３半導体領域を通じてソース電極に排出される。したがって、このＨＦＥＴでは、高いアバランシェ電流が生じることが抑制される。したがって、このＨＦＥＴは耐圧が高い。
【００１０】
なお、上述したように、ｐ型の第３半導体領域は、ソース電極と導通している。このため、第３半導体領域をドレイン電極の近傍に形成すると、第３半導体領域とドレイン電極との間に高い電界が生じる。
したがって、上述したＨＦＥＴにおいては、第３半導体領域は、ドレイン電極の下側に形成されていない。また、ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、ドレイン電極に隣接する範囲の上面は、第２表面準位密度より高い第３表面準位密度を有する第３領域であることが好ましい。
このような構成によれば、ドレイン電極の下側に第３半導体領域が形成されておらず、ドレイン電極と第３半導体領域の間の距離が長いので、第３半導体領域とドレイン電極との間に高い電界が生じることが防止される。また、第３領域の表面準位密度が高いので、第３領域に多くの電子がトラップされる。これにより、第３領域（ドレイン電極に近い第２半導体領域表面）で電位分布が略均一となる。したがって、ドレイン電極近傍でアバランシェ降伏が生じることが抑制される。すなわち、ドレイン電極の下側に第３半導体領域が形成されていなくても、ドレイン電極近傍でのアバランシェ降伏を防止することができる。これにより、ＨＦＥＴの耐圧をより向上させることができる。
なお、第３半導体領域は、第３領域の下側に形成されていないことが好ましい。
【図面の簡単な説明】
【００１１】
【図１】実施例１のＨＦＥＴ１０の断面図。
【図２】ゲート電極２４とドレイン電極２２の間のヘテロ接合１６ａ近傍の半導体層中における電位分布を示すグラフ。
【図３】実施例２のＨＦＥＴ１１０の断面図。
【図４】実施例３のＨＦＥＴ２１０の断面図。
【図５】実施例４のＨＦＥＴ３１０の平面図。
【図６】図５のＡ−Ａ線におけるＨＦＥＴ３１０の断面図。
【図７】図５のＢ−Ｂ線におけるＨＦＥＴ３１０の断面図。
【図８】図５のＣ−Ｃ線におけるＨＦＥＴ３１０の断面図。
【発明を実施するための形態】
【００１２】
以下に説明する実施例１〜３のＨＦＥＴの特徴を列記する。
（特徴１）実施例１のＨＦＥＴでは、ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、絶縁膜が形成されている領域が低い表面準位密度を有しており、絶縁膜が形成されていない領域が高い表面準位密度を有している。
（特徴２）実施例２のＨＦＥＴでは、ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、第２半導体領域の上面をアンモニアクリーニングした直後に形成された絶縁膜が形成されている領域が低い表面準位密度を有しており、第２半導体領域上の絶縁膜をエッチングにより除去した後に形成された絶縁膜が形成されている領域が高い表面準位密度を有している。
（特徴３）実施例３のＨＦＥＴでは、ゲート電極とドレイン電極の間の第２半導体領域の上面のうちの、イオン照射を受けていない領域が低い表面準位密度を有しており、イオン照射を受けた領域が高い表面準位密度を有している。
（特徴４）実施例１〜３のＨＦＥＴでは、ドレイン電極の下方に第３半導体領域が形成されていない。
【実施例１】
【００１３】
図１は、実施例１に係るＨＦＥＴ１０の断面図を示している。ＨＦＥＴ１０は、ノーマリオン型のＨＦＥＴである。ＨＦＥＴ１０は、サファイア基板１２と、サファイア基板１２上に形成された半導体層、電極、絶縁膜等によって構成されている。
【００１４】
サファイア基板１２上には、ｐ型のＧａＮからなるｐ−ＧａＮ層１４が形成されている。ｐ−ＧａＮ層１４は、サファイア基板１２の上面のうちの一部の領域（図１の右側の領域）を除く領域上に形成されている。
【００１５】
サファイア基板１２上及びｐ−ＧａＮ層１４上には、ｉ型のＧａＮからなるｉ−ＧａＮ層１６が形成されている。ｉ−ＧａＮ層１６は、ｐ−ＧａＮ層１４が形成されていない範囲のサファイア基板１２の上面に接している。また、ｉ−ＧａＮ層１６は、ｐ−ＧａＮ層１４の上面のうちの一部の領域（図１の左側の領域）を除いて、ｐ−ＧａＮ層１４に接している。ｉ−ＧａＮ層１６の上面は、平面に形成されている。
【００１６】
ｉ−ＧａＮ層１６上には、ｉ型のＡｌＧａＮからなるｉ−ＡｌＧａＮ層１８が形成されている。ｉ−ＡｌＧａＮ層１８は、ｉ−ＧａＮ層１６の上面全域を覆っている。ｉ−ＡｌＧａＮ層１８は、ｉ−ＧａＮ層１６に対してヘテロ接合している。ヘテロ接合１６ａ近傍のｉ−ＧａＮ層１６は、ＨＦＥＴ１０がオンしているときに２次元電子ガスが生じるチャネル領域である。
【００１７】
ｉ−ＡｌＧａＮ層１８上には、ソース電極２０、ドレイン電極２２、及び、ゲート電極２４が形成されている。
ソース電極２０は、ｐ−ＧａＮ層１４の上方に位置するｉ−ＡｌＧａＮ層１８の上面に形成されている。ソース電極２０は、ｉ−ＡｌＧａＮ層１８の端面（図１の左側の端面）近傍に形成されている。ソース電極２０は、ｉ−ＡｌＧａＮ層１８に対してオーミック接続されている。また、ソース電極２０は、ｉ−ＡｌＧａＮ層１８及びｉ−ＧａＮ層１６の端面に沿って下方に延設されており、ｐ−ＧａＮ層１４の上面に接している。ソース電極２０は、ｐ−ＧａＮ層１４に対してオーミック接続されている。
ドレイン電極２２は、ｉ−ＧａＮ層１６がサファイア基板１２に接している範囲（すなわち、ｐ−ＧａＮ層１４が形成されていない範囲）の上方に位置するｉ−ＡｌＧａＮ層１８の上面に形成されている。ドレイン電極２２は、ｉ−ＡｌＧａＮ層１８の端面（図１の右側の端面）近傍に形成されている。ドレイン電極２２は、ｉ−ＡｌＧａＮ層１８に対してオーミック接続されている。
ゲート電極２４は、ｐ−ＧａＮ層１４の上方に位置するｉ−ＡｌＧａＮ層１８の上面に形成されている。ゲート電極２４は、図１の紙面に対して垂直な方向に延設されている。ｉ−ＡｌＧａＮ層１８の上面を平面視すると、ゲート電極２４によって、ｉ−ＡｌＧａＮ層１８の上面が、ソース電極２０側の領域とドレイン電極２２側の領域に区画されている。ゲート電極２４は、ｉ−ＡｌＧａＮ層１８に対してショットキー接続されている。すなわち、ゲート電極２４は、ｉ−ＡｌＧａＮ層１８に対して絶縁されている。
【００１８】
ゲート電極２４とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の上面の一部には、ＳｉＮからなる絶縁膜３０が形成されている。絶縁膜３０は、ｉ−ＡｌＧａＮ層１８の上面のうち、ゲート電極２４及びドレイン電極２２から離れた領域４２内に形成されている。ｉ−ＡｌＧａＮ層１８の上面のうち、ゲート電極２４に隣接する領域４０内と、ドレイン電極２２に隣接する領域４４内には、絶縁膜３０は形成されていない。上述したｐ−ＧａＮ層１４は、ソース電極２０の下方から絶縁膜３０の下方まで形成されている。すなわち、領域４２の下方にはｐ−ＧａＮ層１４が形成されており、領域４４の下方にはｐ−ＧａＮ層１４は形成されていない。
絶縁膜３０は、以下のようにして形成される。最初に、絶縁膜３０と電極２０〜２４が形成される前のｉ−ＡｌＧａＮ層１８の上面全域に、ＰＣＶＤ法等によってＳｉＮ膜を形成する。次に、領域４２上のＳｉＮ膜をマスクした状態でＳｉＮ膜をエッチングして、領域４２の外側のＳｉＮ膜を除去する。領域４２内に残存したＳｉＮ膜が絶縁膜３０となる。ＳｉＮ膜をエッチングする時には、領域４０、４４内のｉ−ＡｌＧａＮ層１８の表面準位密度が増加する。したがって、領域４０、４４の表面準位密度は、領域４２の表面準位密度（すなわち、絶縁膜３０と接合している範囲のｉ−ＡｌＧａＮ層１８の上面の表面準位密度）よりも高い。絶縁膜３０が形成された後に、電極２０〜２４が形成される。
【００１９】
ＨＦＥＴ１０の使用時には、ソース電極２０とドレイン電極２２の間に、ドレイン電極２２をプラスとする電圧を印加する。また、ゲート電極２４には、ソース電極２０の電位以上の電位（以下、ゲートオン電位という）とソース電極２０の電位より低い電位（以下、ゲートオフ電位という）の何れかを印加する。
ゲート電極２４にゲートオン電位を印加すると、チャネル領域（ヘテロ接合１６ａ近傍のｉ−ＧａＮ層１６）に２次元電子ガスが生じる。したがって、ドレイン電極２２からソース電極２０に向かって２次元電子ガスを通って電流が流れる。すなわち、ＨＦＥＴ１０がオンする。
ゲート電極２４にゲートオフ電位を印加すると、ゲート電極２４の下方の２次元電子ガスが消失する。したがって、ドレイン電極２２からソース電極２０に向かって電流が流れない。すなわち、ＨＦＥＴ１０がオフする。
【００２０】
図２は、ＨＦＥＴ１０がオフしているときの領域４０、４２、４４内のｉ−ＡｌＧａＮ層１８の表面における電位分布を示している。図２の縦軸は、ソース電極２０の電位を基準（０Ｖ）とした電位Ｖを示している。図２の横軸は、ゲート電極２４からドレイン電極２２に向かう方向における位置を示している。図２の参照番号４０〜４４は、領域４０〜４４の範囲をそれぞれ示している。上述したように、領域４０、４４は表面準位密度が高い。したがって、領域４０、４４には、多くの電子がトラップされる。領域４０、４４にトラップされた電子の影響によって、領域４０、４４では、電位が略均一に分布する。領域４０の電位は、ゲート電極２４と略等しい電位となる。領域４４の電位は、ドレイン電極２２と略等しい電位となる。一方、領域４２は表面準位密度が低いので、領域４２にトラップされる電子は領域４０、４４よりも少ない。このため、領域４２中では、位置によって電位が大きく変化する。領域４２では、ゲート電極２４側からドレイン電極２２側に向かうに従って電位が上昇する。すなわち、領域４２の下方の半導体層中では、領域４０、４４の下方の半導体層中よりも高い電界が発生する。
【００２１】
ＨＦＥＴ１０がオフしているときに、サージ等の過大な電圧がゲート電極２４とドレイン電極２２の間に印加されると、ゲート電極２４とドレイン電極２２の間の半導体層中でアバランシェ降伏が生じる。上述したように、領域４２の下方の半導体層中には、領域４０、４４の下方の半導体層中よりも高い電界が生じる。したがって、アバランシェ降伏は、領域４２の下方の半導体層中で生じる。領域４２の下方の半導体層中でアバランシェ降伏が生じると、領域４２の下方の半導体層中にホールが生成される。上述したように、領域４２の下方では、ｐ−ＧａＮ層１４がｉーＧａＮ層１６と接している。ｐ−ＧａＮ層１４は、ソース電極２０と導通しているため、電位が低い。したがって、生成されたホールは、短時間のうちにｐ−ＧａＮ層１４内へ流れ、ｐ−ＧａＮ層１４からソース電極２０へ排出される。このように、アバランシェ降伏によりホールが生成されても、生成されたホールがソース電極２０へ排出されるので、半導体層中にホールが留まらない。したがって、アバランシェ降伏によるＨＦＥＴの永久破壊を防止することができる。
【００２２】
以上に説明したように、実施例１のＨＦＥＴ１０では、ゲート電極２４とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の上面のうち、ゲート電極２４に隣接する領域４０の表面準位密度が高く、ゲート電極２４から離れた領域４２の表面準位密度が低い。これによって、ゲート電極２４近傍の半導体層中よりもゲート電極２４から離れた半導体層中で高い電界が生じるようになっている。このため、過電圧が印加されたときには、ゲート電極２４から離れた半導体層中でアバランシェ降伏が起き、ゲート電極２４近傍でアバランシェ降伏が起きることが防止される。ゲート電極２４近傍でアバランシェ降伏が起きないので、ゲート電極２４とｉ−ＡｌＧａＮ層１８の間で絶縁破壊が生じない。
また、実施例１のＨＦＥＴ１０では、領域４２の下方に、ソース電極２０と導通するｐ−ＧａＮ層１４が形成されている。したがって、アバランシェ降伏により領域４２の下方の半導体層中で生じたホールは、ｐ−ＧａＮ層１４を通じてソース電極２０に排出される。これによって、アバランシェ降伏によるＨＦＥＴの永久破壊を防止することができる。
また、実施例１のＨＦＥＴ１０では、ゲート電極２４とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の上面のうち、ドレイン電極２２に隣接する領域４４の表面準位密度が高い。このため、ドレイン電極２２の近傍でアバランシェ降伏が生じることが防止されている。また、ドレイン電極２２の近傍でアバランシェ降伏が生じないので、ドレイン電極２２の下方にｐ−ＧａＮ層１４が形成されていない。すなわち、ｐ−ＧａＮ層１４とドレイン電極２２が離れている。このため、ｐ−ＧａＮ層１４とドレイン電極２２の間に高い電界が生じ難い。すなわち、このＨＦＥＴ１０では、ｐ−ＧａＮ層１４とドレイン電極２２の間の耐圧も向上されている。
このように、実施例１の構成によれば、耐圧が高いＨＦＥＴを実現することができる。
【実施例２】
【００２３】
図３は、実施例２に係るＨＦＥＴ１１０の断面図を示している。なお、図３においては、実施例２のＨＦＥＴ１１０の各部分のうち実施例１のＨＦＥＴ１０と同様の機能を有する部分については同じ参照番号を付している。なお、以下の説明では、実施例２のＨＦＥＴ１１０の構造のうち、実施例１のＨＦＥＴ１０の構造と同じ構造を有する部分については説明を省略する。
【００２４】
ＨＦＥＴ１１０の領域４２上には、ＳｉＯ２からなる絶縁膜１２０が形成されている。また、ｉ−ＡｌＧａＮ層１８、ゲート電極２４、及び、絶縁膜１２０は、ＳｉＯ２からなる絶縁膜１３０に覆われている。絶縁膜１３０は、領域４０、４４においてｉ−ＡｌＧａＮ層１８と接している。
絶縁膜１２０、１３０は、以下のようにして形成される。最初に、絶縁膜１２０、１３０及び電極２０〜２４が形成される前のｉ−ＡｌＧａＮ層１８の上面全域をアンモニアクリーニングする。アンモニアクリーニングによって、ｉ−ＡｌＧａＮ層１８の表面準位密度が低下する。次に、ＣＶＤ法等によって、ｉ−ＡｌＧａＮ層１８の上面全域にＳｉＯ２膜を形成する。次に、領域４２上のＳｉＯ２膜をマスクした状態でＳｉＯ２膜をエッチングして、領域４２の外側のＳｉＯ２膜を除去する。領域４２内に残存したＳｉＯ２膜が絶縁膜１２０となる。絶縁膜１２０は、アンモニアクリーニング後のｉ−ＡｌＧａＮ層１８上に形成されているので、領域４２の表面準位密度は低い。また、ＳｉＯ２膜をエッチングする時には、領域４０、４４内のｉ−ＡｌＧａＮ層１８の表面準位密度が増加する。領域４２の外側のＳｉＯ２膜を除去したら、電極２０〜２４を形成する。次に、ＣＶＤ法等によって、素子の上面全域にＳｉＯ２膜（すなわち、絶縁膜１３０）を形成する。絶縁膜１３０を形成する前にはアンモニアクリーニングは実施されない。したがって、絶縁膜１３０と接している領域４０、４４の表面準位密度は、領域４２の表面準位密度より高い。
【００２５】
実施例２のＨＦＥＴ１１０でも、ゲート電極２４とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の上面のうち、ゲート電極２４に隣接する領域４０及びドレイン電極２２に隣接する領域４４は表面準位密度が高く、ゲート電極２４及びドレイン電極２２から離れた領域４２は表面準位密度が低い。したがって、ＨＦＥＴ１１０がオフしているときには、領域４０〜４４の下方の半導体層中に、実施例１のＨＦＥＴ１０と同様に（すなわち、図２に示すように）電位が分布する。したがって、ゲート電極２４とドレイン電極２２の間に過大な電圧が印加されると、領域４２の下方の半導体層中でアバランシェ降伏が起きる。すなわち、ゲート電極２４の近傍、及び、ドレイン電極２２の近傍でアバランシェ降伏が起きることが防止される。また、領域４２の下方にはｐ−ＧａＮ層１４が形成されているので、アバランシェ降伏により生じたホールはｐ−ＧａＮ層１４を通じてソース電極２０に排出される。これによって、アバランシェ降伏による永久破壊を防止することができる。
【実施例３】
【００２６】
図４は、実施例３に係るＨＦＥＴ２１０の断面図を示している。なお、図４においては、実施例３のＨＦＥＴ２１０の各部分のうち実施例１のＨＦＥＴ１０と同様の機能を有する部分については同じ参照番号を付している。なお、以下の説明では、実施例３のＨＦＥＴ２１０の構造のうち、実施例１のＨＦＥＴ１０の構造と同じ構造を有する部分については説明を省略する。
【００２７】
ＨＦＥＴ２１０では、ソース電極２０とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の上面全域に、絶縁膜２２０が形成されている。ゲート電極２４は、絶縁膜２２０上に形成されている。絶縁膜２２０によって、ゲート電極２４はｉ−ＡｌＧａＮ層１８から絶縁されている。
【００２８】
ＨＦＥＴ２１０では、ゲート電極２４とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の上面のうち、ゲート電極２４に隣接する領域４０（ｉ−ＡｌＧａＮ層１８の上面を平面視したときにゲート電極２４に隣接する領域）にダメージ層２４０が形成されており、ドレイン電極２２に隣接する領域４４にダメージ層２５０が形成されている。ダメージ層２４０、２５０内には、他の半導体層中よりも多数の結晶欠陥が形成されている。
ダメージ層２４０、２５０は、以下のようにして形成される。絶縁膜２２０及び電極２０〜２４が形成される前のｉ−ＡｌＧａＮ層１８の上面のうち、領域４０、４４以外の領域をマスクした状態で、ｉ−ＡｌＧａＮ層１８に向けてフッ素又は塩素等のイオンを照射する。これによって、領域４０、４４にダメージ層２４０、２５０が形成される。ダメージ層２４０、２５０が形成されることで、領域４０、４４の表面準位密度が増加する。ダメージ層２４０、２５０を形成したら、ｉ−ＡｌＧａＮ層１８上に、絶縁層２２０及び電極２０〜２４を形成する。したがって、領域４０、４４の表面準位密度は、領域４２の表面準位密度より高い。
【００２９】
実施例３のＨＦＥＴ２１０でも、ゲート電極２４とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の上面のうち、ゲート電極２４に隣接する領域４０及びドレイン電極２２に隣接する領域４４は表面準位密度が高く、ゲート電極２４及びドレイン電極２２から離れた領域４２は表面準位密度が低い。したがって、ＨＦＥＴ２１０がオフしているときには、領域４０〜４４の下方の半導体層中に、実施例１のＨＦＥＴ１０と同様に（すなわち、図２に示すように）電位が分布する。したがって、ゲート電極２４とドレイン電極２２の間に過大な電圧が印加されると、領域４２の下方の半導体層中でアバランシェ降伏が起きる。すなわち、ゲート電極２４の近傍、及び、ドレイン電極２２の近傍でアバランシェ降伏が起きることが防止される。また、領域４２の下方にはｐ−ＧａＮ層１４が形成されているので、アバランシェ降伏により生じたホールはｐ−ＧａＮ層１４を通じてソース電極２０に排出される。これによって、アバランシェ降伏によるＨＦＥＴの永久破壊を防止することができる。
【実施例４】
【００３０】
上述した実施例１〜３のＨＦＥＴでは、ソース電極２０の下から領域４２の下までの略全域に亘ってｐ−ＧａＮ層１４が形成されていた。しかしながら、ｐ−ＧａＮ層１４の形成範囲は種々に変更することができる。以下に、ｐ−ＧａＮ層１４の形成範囲を変更した第４実施例のＨＦＥＴについて説明する。
【００３１】
図５は、実施例４のＨＦＥＴ３１０の上面図を示している。また、図６〜８は、図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線におけるＨＦＥＴ３１０の縦断面図を示している。なお、図５〜８においては、実施例４のＨＦＥＴ３１０の各部分のうち実施例１のＨＦＥＴ１０と同様の機能を有する部分については同じ参照番号を付している。また、図５では、ｉ−ＡｌＧａＮ層１８が形成されている範囲と、ｐ−ＧａＮ層１４が形成されている範囲を点線で示している。また、以下の説明では、実施例４のＨＦＥＴ３１０の構造のうち、実施例１のＨＦＥＴ１０の構造と同じ構造を有する部分については説明を省略する。
【００３２】
実施例４のＨＦＥＴ３１０では、図５に示すように、ｉ−ＡｌＧａＮ層１８が、ｉ−ＧａＮ層１６の中央部（外周側の領域の除く部分）の上に形成されている。ｉ−ＡｌＧａＮ層１８上には、ソース電極２０、ゲート電極２４、絶縁膜３０、及び、ドレイン電極２２が形成されている。ソース電極２０、ゲート電極２４、絶縁膜３０、及び、ドレイン電極２２は、図５に示すようにＨＦＥＴ３１０を平面視したときにｉ−ＡｌＧａＮ層１８を縦方向に縦断するように形成されている。ｉ−ＡｌＧａＮ層１６の上面のうち、絶縁膜３０が形成されている領域は表面準位密度が低い領域４２であり、ゲート電極２４と絶縁膜３０の間の領域は表面準位密度が高い領域４０であり、絶縁膜３０とドレイン電極２２の間の領域は表面準位密度が高い領域４４である。ｐ−ＧａＮ層１４は、図５の左下の領域１４ａにおいて広く形成されており、図７に示すようにこの領域１４ａでソース電極２０の下面と接している。これにより、ｐ−ＧａＮ層１４はソース電極２０と導通している。図５、図８に示すように、ｐ−ＧａＮ層１４は、領域１４ａからＨＦＥＴ３１０の外周（ｉ−ＡｌＧａＮ層１８が形成されていない領域）を横方向（図１の左右方向）に伸び、絶縁膜３０近傍で折れ曲がって絶縁膜３０に沿って伸びている。したがって、図６、７に示すように、絶縁膜３０の下側でｐ−ＧａＮ層１４がｉ−ＧａＮ層１６に接している。ソース電極２０とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の下側には、絶縁膜３０の下側を除いて、ｐ−ＧａＮ層１４が形成されていない。
【００３３】
実施例４のＨＦＥＴ３１０でも、ゲート電極２４とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の表面に、領域４０、４２、４４が形成されており、領域４２の下側にｐ−ＧａＮ層１４が形成されており、ｐ−ＧａＮ層１４がソース電極２０と導通している。したがって、領域４２下方の半導体層中でアバランシェ降伏が起き、これにより生成されたホールがｐ−ＧａＮ層１４を通じてソース電極２０に排出される。したがって、アバランシェ降伏によりＨＦＥＴが永久破壊に至ることを防止することができる。また、実施例４のＨＦＥＴ３１０では、ソース電極２０とドレイン電極２２の間のｉ−ＡｌＧａＮ層１８の下側には、絶縁膜３０の下側を除いて、ｐ−ＧａＮ層１４が形成されていない。したがって、ｐ−ＧａＮ層１４により生じる電界がＨＦＥＴ３１０のオンオフ動作に与える影響を最小化することができる。
【００３４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３５】
１０：ＨＦＥＴ
１２：サファイア基板
１４：ｐ−ＧａＮ層
１６：ｉーＧａＮ層
１６ａ：ヘテロ接合
１８：ｉーＡｌＧａＮ層
２０：ソース電極
２２：ドレイン電極
２４：ゲート電極
３０：絶縁膜
４０：領域
４２：領域
４４：領域
１２０：絶縁膜
１３０：絶縁膜
２２０：絶縁膜
２４０：ダメージ層
２５０：ダメージ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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