(57)【特許請求の範囲】
【請求項１】
予め定めた周期で信号のレベルが変化するパルス信号を出力する発振器と、
前記発振器が出力する前記パルス信号に応じて、外部から入力された電源電圧を昇圧す
る複数の昇圧回路と、
前記発振器が出力する前記パルス信号の変化に応じて、前記複数の昇圧回路それぞれに
前記パルス信号を入力するか否かを選択する制御回路と
を備え、
前記制御回路は、
前記昇圧回路から出力される電圧が所定の電圧に達していない場合に前記発振器の駆動を指示する制御信号を出力し、前記昇圧回路から出力される電圧が前記所定の電圧より大きい場合に前記発振器の停止を指示する制御信号を出力するコンパレータと、
前記複数の昇圧回路それぞれに対応したビットを有し、前記制御信号を入力として前記パルス信号の変化に応じて前記ビットに前記制御信号を順にシフトさせるシフトレジスタと、
を有し、
前記発振器は、
前記制御信号が前記発振器の駆動を指示しているか、又は前記シフトレジスタの複数のビットのいずれかが前記発振器の駆動を指示するレベルである場合に駆動し、
前記制御信号が前記発振器の停止を指示し、且つ前記シフトレジスタの複数のビットのすべてが前記発振器の停止を指示するレベルである場合に停止する
ことを特徴とする電源回路。
【請求項２】
一端が前記複数の昇圧回路の出力に共通接続され、他端が接地されたコンデンサを備え
る
ことを特徴とする請求項１に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された電圧を昇圧して出力する電源回路に関する。
【背景技術】
【０００２】
半導体装置には、供給される電源の電圧と異なる電圧を要求する処理回路を有するものがある。半導体装置は、処理回路に電源を供給するために供給される電源の電圧を昇圧する内部電源回路（昇圧回路）を備えることにより、複数の電圧を外部で用意しなくとも処理回路を駆動させる構成が用いられている（特許文献１、特許文献２）。
【０００３】
図１１は、例えば、半導体チップ上に形成される半導体装置９の構成を示す概略ブロック図である。半導体装置９は、外部に設けられた外部直流電源８から電源が供給される。また、半導体装置９は、半導体装置９におけるデータ処理などを行う処理回路９０と、外部直流電源８から供給される電源の電圧を昇圧して処理回路９０に出力する内部電源回路９１と備える。また、処理回路９０と内部電源回路９１とは、外部直流電源８に接続され、外部直流電源８の正極側から電位Ｖｄｄが印加され、外部直流電源８の負極側から電位Ｖｓｓが印加される。ここで、半導体装置９は、例えば、フラッシュメモリなどの記憶装置、入力された画像信号を変換して出力する画像処理装置などである。
【０００４】
図１２は、内部電源回路９１の構成を示した概略ブロック図及び回路図である。図１２（ａ）は、内部電源回路９１の構成を示した概略ブロック図である。内部電源回路９１は、検出回路９１１と、基準電位出力回路９１２と、コンパレータ９１３と、オシレータ９１４と、昇圧部９１５とを備えている。
【０００５】
検出回路９１１は、例えば、抵抗を用いた分圧回路などからなり、ポンプ回路９１５−１、…、９１５−ｍが出力する出力電位ｎＶｄｄを比較用の検出電位Ｖａに変換して、コンパレータ９１３に出力する。ここで、電位ｎＶｄｄは、外部直流電源８の正極側電位Ｖｄｄをｎ倍した電位を示す。
基準電位出力回路９１２は、予め定められた昇圧規定電位Ｖｌｏａｄに対応して定められた基準電位Ｖｒｅｆをコンパレータ９１３に出力する。ここで、昇圧規定電位Ｖｌｏａｄとは、内部電源回路９１に求められる出力電位である。また、基準電位Ｖｒｅｆは、昇圧規定電位Ｖｌｏａｄ（規定電位）に対応して定められ、出力電位ｎＶｄｄが昇圧規定電位Ｖｌｏａｄと一致する場合、検出電位Ｖａと一致するように定められている。
【０００６】
コンパレータ９１３は、Ｈ（High）レベルの昇圧開始信号が外部より入力されると、検出回路９１１が出力する検出電位Ｖａと、基準電位出力回路９１２が出力する基準電位Ｖｒｅｆとを比較し、検出電位Ｖａが基準電位Ｖｒｅｆ以下の場合、オシレータ９１４がパルス信号Ｔｏｓを出力する制御を行い、検出電位Ｖａが基準電位Ｖｒｅｆより大きい場合、オシレータ９１４がパルス信号Ｔｏｓの出力を停止する制御を行う。ここで、昇圧開始信号は、Ｈレベルのとき、内部電源回路９１に対して昇圧動作の開始を指示し、Ｌ（Low）レベルの場合、内部電源回路９１に対して昇圧動作の停止を指示する信号である。
【０００７】
オシレータ９１４は、例えば、インバータが複数直列に接続されたリングオシレータであり、Ｈレベルの昇圧開始信号が外部より入力されると、コンパレータ９１３が出力する制御信号Ｃｏｍｐｏｕｔに応じて連続する発振したパルス信号Ｔｏｓを昇圧部９１５に出力する。
昇圧部９１５は、複数のポンプ回路９１５−１、…、９１５−ｍを有し、オシレータ９１４が出力するパルス信号Ｔｏｓにより、外部直流電源８が供給する電位Ｖｄｄを昇圧して処理回路９０に出力する。複数のポンプ回路９１５−１、…、９１５−ｍは、同じ構成を有しており、全ての回路の説明に替えてポンプ回路９１５−１の回路構成を説明して、他の回路の説明を省略する。
例えば、昇圧部９１５が有するポンプ回路の個数は、１つ当たりのポンプ回路が供給する電荷量と、処理回路９０の負荷及び消費電力とに応じて定められ、ＩＰ（Intellectual Property）モジュール化されたポンプ回路を組み合わせることにより構成される。このとき、１つのポンプ回路を１パーツともいう。
【０００８】
図１２（ｂ）は、ポンプ回路９１５−１の構成を示す回路図である。ポンプ回路９１５−１は、図示するようにＤｉｃｋｓｏｎ方式の昇圧回路であり、順方向に直列接続されたｎ個のダイオード９３−１、…、９３−ｎと、ダイオード９３−１、…、９３−ｎそれぞれの間の接続点に対応し、一端が当該接続点に接続されたコンデンサ９４−１、…、９４−（ｎ−１）と、オシレータ９１４（図１２（ａ））から入力されたパルス信号ＣＫを反転するインバータ９５とを備えている。
直列接続されたダイオード９３−１、…、９３−ｎの初段のダイオード９３−１のアノードには、外部直流電源８（図１１）から正極側電位Ｖｄｄが印加される。また、直列接続されたダイオード９３−１、…、９３−ｎの最終段のダイオード９３−ｎからは、昇圧された出力電位ｎＶｄｄが出力される。コンデンサ９４−１、…、９４−（ｎ−１）の他端それぞれには、入力されるパルス信号ＣＫと、パルス信号ＣＫをインバータ９５により反転した反転パルス信号とが交互に入力される。
【０００９】
上述のように構成されるポンプ回路９１５−１は、入力されるパルス信号ＣＫの電位が変化する度に、ダイオード９３−１、…、９３−ｎを介して隣接するコンデンサに蓄積した電荷を移動させ、コンデンサ間を移動する度にパルス信号ＣＫの電位の変化量に応じて電位が上昇し、最終段のダイオード９３−ｎから供給される電位Ｖｄｄを昇圧した出力電位ｎＶｄｄが出力される。
【００１０】
図１３は、内部電源回路９１の動作を示した波形図である。縦軸方向はそれぞれの信号のレベル、電圧値、又は電流値を示し、横軸方向は時間を示す。図示するように、時刻ｔ０（半導体装置９の動作開始）において、外部よりＨレベルの昇圧開始信号が入力されると、コンパレータ９１３は、検出回路９１１が出力する検出電位Ｖａと、基準電位出力回路９１２が出力する基準電位Ｖｒｅｆとを比較し、基準電位Ｖｒｅｆより検出電位Ｖａが低いことを検出すると、オシレータ９１４に対してパルス信号Ｔｏｓを出力させる制御信号Ｃｏｍｐｏｕｔを出力する。このとき、検出電位Ｖａは、昇圧部９１５の出力する初期値（０Ｖ）に対応する電位が出力される。
【００１１】
時刻ｔ０から時刻ｔ１の期間において、昇圧部９１５が有するポンプ回路９１５−１、…、９１５−ｍは、オシレータ９１４が出力するパルス信号Ｔｏｓに応じて、外部直流電源８より供給される電位Ｖｄｄを昇圧し、昇圧された出力電位ｎＶｄｄを出力する。
【００１２】
時刻ｔ１において、出力電位ｎＶｄｄが昇圧規定電位Ｖｌｏａｄより高くなると、電源検出回路９１１から出力される検出電位Ｖａが基準電位Ｖｒｅｆより高くなる。コンパレータ９１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出すると、オシレータ９１４にパルス信号Ｔｏｓの出力を停止させる制御信号Ｃｏｍｐｏｕｔを出力する。オシレータ９１４は、コンパレータ９１３が出力した制御信号Ｃｏｍｐｏｕｔに応じて、パルス信号Ｔｏｓの出力を停止する。昇圧部９１５は、パルス信号Ｔｏｓの出力が停止されると、昇圧を停止する。昇圧部９１５が昇圧を停止すると、出力電位ｎＶｄｄは、検出回路９１１のＤＣ電流パス、処理回路９０などにより昇圧された電位ｎＶｄｄは徐々に低下する。内部電源回路９１の出力電位ｎＶｄｄが昇圧規定電位Ｖｌｏａｄより低くなると、検出回路９１１が出力する検出電位Ｖａが、基準電位Ｖｒｅｆより低くなる。
【００１３】
時刻ｔ２において、コンパレータ９１３は、検出電位Ｖａが基準電位Ｖｒｅｆより低いことを検出すると、オシレータ９１４に対してパルス信号Ｔｏｓを出力させる制御信号Ｃｏｍｐｏｕｔを出力する。オシレータ９１４は、パルス信号Ｔｏｓを昇圧部９１５に出力し、昇圧部９１５が有するポンプ回路９１５−１、…、９１５−ｍは、オシレータ９１４が出力するパルス信号Ｔｏｓに応じて、外部直流電源８より供給される電位Ｖｄｄを昇圧し、昇圧された出力電位ｎＶｄｄを出力する。
【００１４】
時刻ｔ３において、コンパレータ９１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出すると、オシレータ９１４にパルス信号Ｔｏｓの出力を停止させる制御信号Ｃｏｍｐｏｕｔを出力する。オシレータ９１４は、コンパレータ９１３が出力した制御信号Ｃｏｍｐｏｕｔに応じて、パルス信号Ｔｏｓの出力を停止し、昇圧部９１５は、パルス信号Ｔｏｓの出力が停止されると、昇圧を停止する。
【００１５】
時刻ｔ４において、上述の時刻ｔ２と同様に、内部電源回路９１は動作し、時刻ｔ５において、上述の時刻ｔ３と同様に、内部電源回路９１は、動作する。
時刻ｔ１以降においては、上述の時刻ｔ１から時刻ｔ３までの動作が、出力電位ｎＶｄｄの変化に応じて繰り返して、昇圧開始信号がＬレベルになるまで行われる。図示するように、内部電源回路９１が昇圧動作を行う度に、電流Ｉｄｄが流れる。
また、時刻ｔ０から時刻ｔ１までの内部電源回路９１の動作状態を昇圧動作状態といい、時刻ｔ１以降内部電源回路９１の状態を昇圧後電位維持状態という。
【００１６】
図１４は、半導体装置９において、内部電源回路９１の動作により生じる影響を示す概略図である。上述のように構成された内部電源回路９１を備える半導体装置９では、内部電源回路９１が動作すると、内部電源回路９１に電流Ｉｄｄが流れ、処理回路９０に印加される電圧に変動が生じる。特に、内部電源回路９１が動作を開始するとき（図１３では、時刻ｔ０、ｔ２、ｔ４）に、処理回路９０に印加される電圧が大きく変化する。
【００１７】
図１５は、内部電源回路９１が動作するとき、内部電源回路９１に流れる電流Ｉｄｄ及び供給される電圧Ｖｄｄ１、並びに処理回路９０に供給される電圧Ｖｄｄ２の変化を示す波形図である。図１５において、縦軸方向は電流値及び電圧値を示し、横軸方向は時間を示す。図示するように、内部電源回路９１が昇圧を開始して、内部電源回路９１と外部直流電源８（図１１）との間に電流Ｉｄｄが発生する。このとき、内部電源回路９１と外部直流電源８とを接続する配線の寄生抵抗により、内部電源回路９１に供給される電圧が低下する。図１５に示す例では、電圧Ｖｄｄ１は、３Ｖから２．７５Ｖに低下する。また、内部電源回路９１に電流Ｉｄｄが流れ始める急峻な変化により、処理回路９０に印加されている電圧Ｖｄｄ２は変化する。図１５に示す例では、電位Ｖｄｄ２は、３Ｖから約３．１２５Ｖに上昇する。
【００１８】
上述のように、内部電源回路９１が有するポンプ回路９１５−１、…、９１５−ｍの全てが一斉に昇圧動作を開始することにより、処理回路９０に印加される電圧に正方向の変動（ノイズ）が生じる。また、内部電源回路９１が有するポンプ回路９１５−１、…、９１５−ｍの全てが一斉に昇圧動作を停止することにより、処理回路９０に印加される電圧に負方向の変動（ノイズ）が生じる。このように、内部電源回路９１の始動及び停止により、半導体装置９の内部電源にノイズが生じる。
【００１９】
ここで、内部電源回路９１に流れる電流Ｉｄｄは、内部電源回路９１が出力する電流Ｉｏを用いて、以下のように表される。
ここで、内部電源回路９１の入力電位を外部直流電源８の正極側電位Ｖｄｄとし、内部電源回路９１の出力電位を電位Ｖｄｄをｎ倍に昇圧した電位ｎＶｄｄとする。また、内部電源回路９１に入力される電力Ｐｉと、内部電源回路９１が出力する電力Ｐｏとは、以下の式（Ａ−１）（Ａ−２）のように表される。
Ｐｉ＝  Ｖｄｄ  ＊  Ｉｄｄ    …（Ａ−１）
Ｐｏ＝ｎＶｄｄ  ＊  Ｉｏ      …（Ａ−２）
【００２０】
また、Ｐｉ＝Ｐｏより、
Ｖｄｄ  ＊  Ｉｄｄ  ＝  ｎＶｄｄ  ＊Ｉｏ
Ｉｄｄ  ＝ｎ・Ｉｏ
となる。すなわち、内部電源回路９１に流れる電流Ｉｄｄは、処理回路９０に対して出力する出力電流Ｉｏのｎ倍の電流が流れることが、内部電源回路９１の動作が処理回路９０に印加される電圧に変動を与える要因の１つとなっている。
【００２１】
図１６は、処理回路９０に印加する電位Ｖｄｄ２の変化を説明する概略図である。内部電源回路９１が昇圧動作を開始するとき、内部電源回路９１に流れる電流Ｉｄｄが急峻に上昇し、内部電源回路９１と外部直流電源８とを接続する配線の寄生抵抗Ｒに対して電位差ΔＶ（＝Ｒ＊ΔＩｄｄ）が生じる。このとき、処理回路９０の寄生容量Ｃｓに対する容量カップリングにより、処理回路９０に印加される正極側電位Ｖｄｄが上昇する。
ここで、ΔＩｄｄは、時間間隔Δｔにおける内部電源回路９１に流れる電流Ｉｄｄの変化量を示す。
【００２２】
図１７は、処理回路９０と内部電源回路９１との半導体基板Ｐ＿ｓｕｂ上における配置を示す概略図である。内部電源回路９１が構成される領域には、Ｐ型半導体基板Ｐ＿ｓｕｂの表面にＮ型半導体のＮ＿Ｗｅｌｌ１が形成され、Ｎ＿Ｗｅｌｌ１の表面にＰ型半導体のＰ＿Ｗｅｌｌ１が形成される。内部電源回路９１は、Ｎ＿Ｗｅｌｌ１上に構成されるＰ型トランジスタと、Ｐ＿Ｗｅｌｌ１上に構成されるＮ型トランジスタとを含み構成される。一方、処理回路９０が構成される領域には、内部電源回路９１が構成される領域と同様に、Ｐ型半導体基板Ｐ＿ｓｕｂの表面にＮ型半導体のＮ＿Ｗｅｌｌ２が形成され、Ｎ＿Ｗｅｌｌ２の表面にＰ型半導体のＰ＿Ｗｅｌｌ２が形成される。処理回路９０は、Ｎ＿Ｗｅｌｌ２上に構成されるＰ型トランジスタと、Ｐ＿Ｗｅｌｌ２上に構成されるＮ型トランジスタとを含み構成される。
上述の内部電源回路９１に流れる電流Ｉｄｄにより処理回路９０に印加する電位の変化を抑制するため、図示するように内部電源回路９１に電源を供給する電源回路８ｂと、処理回路９０に電源を供給する電源回路８ａとを分けたとしても、負極側の電位Ｖｓｓが共通となり影響を抑制することはできない。
【００２３】
図１８は、６つのポンプ回路９１５−１、…、９１５−６を備える内部電源回路９１ａの構成を示す概略ブロック図、及び、動作を示す波形図である。図１８（ａ）に示すように、内部電源回路９１ａは、昇圧部９１５ａが６つのポンプ回路９１５−１、…、９１５−６を有する点以外、図１２（ａ）及び（ｂ）に示した内部電源回路９１と同じ構成を有しており、該当する箇所には同じ符号を付して、その説明を省略する。内部電源回路９１ａは、昇圧部９１５に替わって昇圧部９１５ａを備え、昇圧部９１５ａは、６つのポンプ回路９１５−１、…、９１５−６を有する。
【００２４】
図１８（ｂ）は、内部電源回路９１ａの動作を示す波形図である。縦軸方向はそれぞれの信号のレベル、電圧値、又は、電流値を示し、横軸方向は時間を示す。図示するように、Ｈレベルの昇圧開始信号が入力されているとき、周期的に変化するパルス信号Ｔｏｓが入力されると、パルス信号Ｔｏｓの最初の立ち上がりにより、ポンプ回路９１５−１、…、９１５−６が昇圧動作を開始する。これにより、ポンプ回路９１５−１、…、９１５−６それぞれに流れる電流Ｉｄｄ＿１、…、Ｉｄｄ＿６が上昇し、内部電源回路９１ａに流れる電流Ｉｄｄが急峻に増加する。また、図示はしていないが、内部電源回路９１ａが昇圧動作を停止すると、ポンプ回路９１５−１、…、９１５−６全てが一斉に停止し、ポンプ回路９１５−１、…、９１５−６に流れる電流Ｉｄｄ＿１、…、Ｉｄｄ＿６が低下して、内部電源回路９１ａに流れる電流Ｉｄｄが急峻に減少する。
上述のように、ポンプ回路９１５−１、…、９１５−６全てが一斉に昇圧動作を開始及び停止を行うことにより、内部電源回路９１に流れる電流Ｉｄｄは、急峻に変動し、半導体装置９の内部、すなわち、処理回路９０に印加される電圧の変動（ノイズ）の要因の１つとなる。
【００２５】
図１９は、内部電源回路９１ａの構成によるシミュレーション結果を示すグラフである。図１９（ａ）は、ポンプ回路９１５−１、…、９１５−６それぞれに入力されるパルス信号Ｔｏｓの波形図である。縦軸方向は信号それぞれのレベルを示し、横軸方向は時間を示す。図１９（ｂ）は、内部電源回路９１ａに流れる電流Ｉｄｄを示す波形図である。縦軸方向は電流Ｉｄｄ［μＡ］を示し、横軸方向は時間を示す。内部電源回路９１ａは、Ｈレベルの昇圧開始信号が入力されると、オシレータ９１４がパルス信号Ｔｏｓをポンプ回路９１５−１、…、９１５−６に出力し、ポンプ回路９１５−１、…、９１５−６それぞれがパルス信号Ｔｏｓに応じて昇圧動作を行う。
【００２６】
内部電源回路９１ａにおいては、昇圧開始信号が入力されると、昇圧部９１５ａが有する全てのポンプ回路９１５−１、…、９１５−６が一斉に動作するので、内部電源回路９１ａに流れる電流Ｉｄｄの立ち上がりは急峻になり、処理回路９０に印加される電圧Ｖｄｄ２が変動する要因の１つとなっている。
また、内部電源回路９１ａが昇圧停止する場合、全てのポンプ回路９１５−１、…、９１５−６が一斉に停止するので、内部電源回路９１ａに流れる電流Ｉｄｄの立ち下がりは急峻になり、同様に、処理回路９０に印加される電圧Ｖｄｄ２が変動する要因の１つとなっている。
【００２７】
図２０は、上述のようにポンプ回路９１５−１、…、９１５−６が一斉に動作するのを防ぐ内部電源回路９１ｂの構成例の一部分を示す概略ブロック図及び動作を示す波形図である。内部電源回路９１ｂは、図２０（ａ）に示すように、オシレータ９１４ａが出力するパルス信号Ｔｏｓと、オシレータ９１４ａとポンプ回路９１５−１、…、９１５−６との接続が異なる。また、内部電源回路９１ｂは、前述の点を除いて、図１８（ａ）に示した内部電源回路９１ａと同じ構成であり、該当する箇所には同じ符号を付して、その説明を省略する。
【００２８】
オシレータ９１４ａは、インバータ９６−１、…、９６−６と、２入力のＮＡＮＤゲート９７と、コンデンサ９８−１、…、９８−６とを有している。インバータ９６−１、…、９６−６は、順方向に直列に接続され、インバータ９６−６は、出力信号をＮＡＮＤゲート９７の一方の入力端に出力する。また、インバータ９６−１には、ＮＡＮＤゲート９７の出力信号が入力される。ＮＡＮＤゲート９７の他方の入力端には、昇圧開始信号が入力され、オシレータ９１４ａが発振してパルス信号を出力するか否かを昇圧開始信号により制御する。
また、インバータ９６−１、…、９６−６それぞれの出力端には、コンデンサ９８−１、…、９８−６が接続され、ポンプ回路９１５−１〜９１５−６へ出力する信号を安定させる構成となっている。
【００２９】
インバータ９６−１は、出力信号Ａをポンプ回路９１５−１にクロック信号ＣＫとして出力する。インバータ９６−２は、出力信号Ｂをポンプ回路９１５−２にクロック信号ＣＫとして出力する。インバータ９６−３は、出力信号Ｃをポンプ回路９１５−３にクロック信号ＣＫとして出力する。インバータ９６−４は、出力信号Ｄをポンプ回路９１５−４にクロック信号ＣＫとして出力する。インバータ９６−５は、出力信号Ｅをポンプ回路９１５−５にクロック信号ＣＫとして出力する。インバータ９６−６は、出力信号Ｆをポンプ回路９１５−６にクロック信号ＣＫとして出力する。すなわち、オシレータ９１４ａは、内部の異なる信号をポンプ回路９１５−１、…、９１５−６それぞれにクロック信号ＣＫとして出力することにより、ポンプ回路９１５−１、…、９１５−６を異なるタイミングで動作させる。
【００３０】
図２０（ｂ）は、内部電源回路９１ｂの動作を示す波形図である。縦軸方向はそれぞれの信号のレベルを示し、横軸方向は時間を示す。内部電源回路９１ｂは、外部よりＨレベルの昇圧開始信号が入力されると、オシレータ９１４ａが発振し、出力信号Ａ、…、Ｆの出力レベルが順にゲート遅延ΔＴの遅れを以って変化する。出力信号Ａ、…、Ｆのレベルが変化することにより、ポンプ回路９１５−１、…、９１５−６が順に昇圧動作を行う。
【００３１】
上述の構成により、内部電源回路９１ｂにおいては、ポンプ回路９１５−１、…、９１５−６それぞれを異なるタイミングで動作させることにより、ポンプ回路９１５−１、…、９１５−６それぞれに流れる電流Ｉｄｄ＿１、…、Ｉｄｄ＿６が昇圧開始時に一斉に上昇すること防いでいる。これにより、半導体装置９において、内部電源回路９１ａに替えて内部電源回路９１ｂを備えることにより、内部電源回路９１ｂに流れる電流Ｉｄｄが処理回路９０に印加される電圧に与える影響を抑制している。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開２０００−０４０３８５号公報
【特許文献２】特開２０００−３３１４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
しかしながら、図２０（ａ）に示す回路構成では、複数のポンプ回路それぞれの動作開始のタイミングを、オシレータが出力するパルス信号の半周期を超えて変えることができない。そのため、オシレータの発信周波数が高くなると、ポンプ回路それぞれの動作開始及び動作停止のタイミングが極めて短くなり、複数のポンプ回路の動作開始及び停止のタイミングに差があったとしても、昇圧動作開始の際には、内部電源回路に流れる電流の急峻な増加が生じ、昇圧動作停止の際には、内部電源回路に流れる電流の急峻な減少とが生じる。これにより、処理回路９０に印加する電圧に対して、正方向の変動と負方向の変動とによる電源ノイズが発生してしまうという問題がある。
【００３４】
本発明は、上記問題を解決すべくなされたもので、その目的は、半導体装置に設けられた電源回路が有するオシレータの発信周波数に関わらず、電源回路が動作するときに生じる半導体装置内の電圧変動、すなわち、電源ノイズを抑制した電源回路を提供することにある。
【課題を解決するための手段】
【００３５】
（１）上記問題を解決するために、本発明は、予め定めた周期で信号のレベルが変化するパルス信号を出力する発振器と、前記発振器が出力する前記パルス信号に応じて、外部から入力された電源電圧を昇圧する複数の昇圧回路と、前記発振器が出力する前記パルス信号の変化に応じて、前記複数の昇圧回路それぞれに前記パルス信号を入力するか否かを選択する制御回路とを備えることを特徴とする電源回路である。
【００３６】
（２）また、本発明は、上記に記載の発明において、前記制御回路は、前記複数の昇圧回路それぞれに対応したビットを有し、前記パルス信号の立ち上がりに応じて変化するシフトレジスタを有し、前記複数のビットそれぞれのレベルに応じて、前記複数の昇圧回路それぞれに前記パルス信号を入力するか否かを選択することを特徴とする。
【００３７】
（３）また、本発明は、上記に記載の発明において、前記制御回路は、前記複数の昇圧回路それぞれに対応したビットを有し、前記パルス信号の立ち上がり又は立ち下がりに応じて変化するシフトレジスタを有し、前記複数のビットそれぞれのレベルに応じて、前記複数の昇圧回路それぞれに前記パルス信号を入力するか否かを選択することを特徴とする。
【００３８】
（４）また、本発明は、上記に記載の発明において、一端が前記複数の昇圧回路の出力に共通接続され、他端が接地されたコンデンサを備えることを特徴とする。
【発明の効果】
【００３９】
この発明によれば、半導体装置が有する内部電源回路が動作するときに生じる半導体装置内の電圧変動、すなわち、電源ノイズを抑制することができる。
【図面の簡単な説明】
【００４０】
【図１】第１実施形態における半導体装置１００の構成を示す概略ブロック図である。
【図２】本実施形態における内部電源回路１の構成を示す概略ブロック図である。
【図３】本実施形態における昇圧制御回路１６の構成を示す回路図と、その動作を示す波形図である。
【図４】本実施形態における昇圧部１５の動作を示す波形図である。
【図５】第２実施形態の昇圧制御回路１６Ａの構成を示す回路図と、その動作を示す波形図である。
【図６】第３実施形態の内部電源回路１Ｂの構成を示す概略ブロック図、及び、昇圧制御回路１６Ｂの構成を示す回路図である。
【図７】本実施形態における内部電源回路１Ｂの動作を示す波形図である。
【図８】第１実施形態の内部電源回路１の構成によるシミュレーション結果を示すグラフである。
【図９】第１実施形態の内部電源回路１に流れる電流Ｉｄｄのシミュレーション結果と、内部電源回路１の昇圧部１５が有する全てのポンプ回路に昇圧動作の一斉に開始した場合における電流Ｉｄｄのシミュレーション結果とを比較する波形図である。
【図１０】第１実施形態における内部電源回路１に流れる電流Ｉｄｄと、処理回路２に印加される電圧を示す波形図である。
【図１１】半導体チップ上に形成される半導体装置９の構成を示す概略ブロック図である。
【図１２】内部電源回路９１の構成を示した概略ブロック図及び回路図である。
【図１３】内部電源回路９１の動作を示した波形図である。
【図１４】半導体装置９において、内部電源回路９１の動作により生じる影響を示す概略図である。
【図１５】内部電源回路９１が動作するとき、内部電源回路９１に流れる電流Ｉｄｄ及び供給される電圧Ｖｄｄ１、並びに処理回路９０に供給される電圧Ｖｄｄ２の変化を示す波形図である。
【図１６】処理回路９０に印加する電位Ｖｄｄ２の変化を説明する概略図である。
【図１７】処理回路９０と内部電源回路９１との半導体基板Ｐ＿ｓｕｂ上における配置を示す概略図である。
【図１８】６つのポンプ回路９１５−１、…、９１５−６を備える内部電源回路９１ａの構成を示す概略ブロック図、及び、動作を示す波形図である。
【図１９】内部電源回路９１ａの構成によるシミュレーション結果を示すグラフである。
【図２０】６つのポンプ回路９１５−１、…、９１５−６が一斉に動作するのを防ぐ内部電源回路９１ｂの構成例の一部分を示す概略ブロック図及び動作を示す波形図である。
【発明を実施するための形態】
【００４１】
以下、本発明の実施形態による半導体装置及び内部電源回路を図面を参照して説明する。ここで、半導体装置は、例えば、半導体チップ上に形成されるフラッシュメモリなどである。
【００４２】
（第１実施形態）
図１は、第１実施形態における半導体装置１００の構成を示す概略ブロック図である。半導体装置１００は、内部電源回路１（電源回路）と、処理回路２とを有し、外部直流電源８と接続される。内部電源回路１は、外部直流電源８に接続され、正極側電位Ｖｄｄと負極側電位Ｖｓｓとが供給され、外部直流電源８から共有される電圧を昇圧して、処理回路２に出力する。処理回路２は、外部直流電源８に接続され、正極側電位Ｖｄｄと負極側電位Ｖｓｓとが供給されると共に、内部電源回路１から昇圧された電位ｎＶｄｄが供給され、半導体装置９が行うべき所望の信号処理などを行う。
【００４３】
図２は、本実施形態における内部電源回路１の構成を示す概略ブロック図である。内部電源回路１は、図示するように、検出回路１１と、基準電位出力回路１２と、コンパレータ１３と、オシレータ１４（発振器）と、昇圧部１５と、昇圧制御回路１６（制御回路）と、内部電源回路１の出力を平滑化するコンデンサ１７とを備える。
検出回路１１は、例えば、複数の抵抗を用いた分圧回路であり、昇圧部１５が出力する出力電位ｎＶｄｄを比較用の検出電位Ｖａに変換して、コンパレータ１３に出力する。ここで、電位ｎＶｄｄは、外部直流電源８の正極側電位Ｖｄｄをｎ倍した電位を示す。
【００４４】
基準電位出力回路１２は、予め定められた昇圧規定電位Ｖｌｏａｄに対応して定められた基準電位Ｖｒｅｆをコンパレータ１３に出力する。ここで、昇圧規定電位Ｖｌｏａｄとは、内部電源回路９１に求められる出力電位である。また、基準電位Ｖｒｅｆは、昇圧規定電位Ｖｌｏａｄ（規定電位）に対応して定められ、出力電位ｎＶｄｄが昇圧規定電位Ｖｌｏａｄと一致する場合、検出電位Ｖａと一致するように定められている。
【００４５】
コンパレータ１３は、Ｈ（High）レベルの昇圧開始信号が外部より入力されると、検出回路９１１が出力する検出電位Ｖａと、基準電位出力回路１２が出力する基準電位Ｖｒｅｆとを比較し、検出電位Ｖａが基準電位Ｖｒｅｆ以下の場合、オシレータ１４がパルス信号Ｔｏｓを出力する制御を行い、検出電位Ｖａが基準電位Ｖｒｅｆより大きい場合、オシレータ１４がパルス信号Ｔｏｓの出力を停止する制御を行う。ここで、昇圧開始信号は、Ｈレベルのとき、内部電源回路１に対して昇圧動作の開始を指示し、Ｌ（Low）レベルの場合、内部電源回路１に対して昇圧動作の停止を指示する信号である。
オシレータ１４は、例えば、複数のインバータを直列接続して構成されるリングオシレータであり、Ｈレベルの昇圧開始信号が外部より入力されると、コンパレータ１３が出力する制御信号Ｃｏｍｐｏｕｔに応じて発振したパルス信号Ｔｏｓを昇圧部１５に出力する。
【００４６】
昇圧部１５は、ｍ個のポンプ回路（昇圧回路）１５１−１、１５１−２、…、１５１−ｍと、ポンプ回路１５１−１、…、１５１−ｍそれぞれに対応して設けられるｍ個のＡＮＤゲート１５２−１、１５２−２、…、１５２−ｍとを備える。ポンプ回路１５１−１、…、１５１−ｍそれぞれは、オシレータ１４が出力するパルス信号Ｔｏｓにより昇圧動作を行いｎ倍に昇圧した出力電位ｎＶｄｄを処理回路（図１）に出力する。ここで、ポンプ回路１５１−１、…、１５１−ｍは、同じ構成を有しており、更に、図１２（ｂ）に示したＤｉｃｋｓｏｎ方式の昇圧回路、ポンプ回路９１５−１と同じ構成を有しているので、その説明を省略する。
ＡＮＤゲート１５２−１、…、１５２−ｍは、それぞれ昇圧制御回路１６が出力する制御信号ＥＮ１、…、ＥＮｍにより、オシレータ１４が出力するパルス信号Ｔｏｓをマスクする。
【００４７】
昇圧制御回路１６には、コンパレータ１３から出力される制御信号Ｃｏｍｐｏｕｔがイネーブル信号ＥＮとして入力され、オシレータ１４から出力されるパルス信号Ｔｏｓが入力される。また、昇圧制御回路１６は、入力されるイネーブル信号ＥＮとパルス信号Ｔｏｓとから、昇圧部１５が備えるｍ個のポンプ回路１５１−１、…、１５１−ｍそれぞれに対して、昇圧動作に使用するパルス信号Ｔｏｓを入力するか否かを選択する制御信号ＥＮ１、…、ＥＮｍを出力する。
コンデンサ１７は、処理回路１の負荷、及び、その負荷の変動により、昇圧部１５が出力する出力電位ｎＶｄｄが、急激に変動しないように設けられる電位平滑用のコンデンサである。
【００４８】
図３は、本実施形態における昇圧制御回路１６の構成を示す回路図と、その動作を示す波形図である。図３（ａ）に示すように、昇圧制御回路１６は、フリップフロップ１６１−１、…、１６１−ｍを有している。フリップフロップ１６１−１、…、１６１−ｍには、パルス信号Ｔｏｓがクロック端ＣＫに入力され、反転されたイネーブル信号ＥＮがリセット端Ｒに入力される。また、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、シフトレジスタを構成するようにデータ入力端Ｄとデータ出力端Ｑとが直列に接続され、初段のフリップフロップ１６１−１のデータ入力端には、Ｈレベルの信号として電源電位Ｖｄｄが接続される。
【００４９】
また、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、データ出力端から出力される信号を制御信号ＥＮ１、…、ＥＮｍとして昇圧部１５に出力する。すなわち、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、ポンプ回路１５１−１、…、１５１−ｍに対応付けられ、フリップフロップ１６１−１、…、１６１−ｍそれぞれが記憶するビット信号によりポンプ回路１５１−１、…、１５１−ｍそれぞれにパルス信号Ｔｏｓを入力するか否かを選択する構成となっている。
【００５０】
図３（ｂ）は、上述のように構成された昇圧制御回路１６の動作を示す波形図である。縦軸方向はそれぞれの信号のレベルを示し、横軸方向は時間を示す。図示するように、Ｈレベルのイネーブル信号ＥＮが入力されると、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、リセット状態が解除され、周期的に変化するパルス信号Ｔｏｓが入力されると、パルス信号Ｔｏｓの立ち上がりに応じて、制御信号ＥＮ１、…、ＥＮｍが順にＬレベルからＨレベルに変化する。ここで、リセット状態とは、フリップフロップ１６１−１、…、１６１−ｍが、データ入力端Ｄとクロック端ＣＫとに入力される信号のレベルに関わらず、データ出力端ＱからＬレベルの信号を出力する状態である。
【００５１】
図２に戻り、上述のように制御信号ＥＮ１、…、ＥＮｍがパルス信号Ｔｏｓの立ち上がりに応じて順にＨレベルに変化すると、オシレータ１４が出力するパルス信号ＴｏｓがＡＮＤゲート１５２−１、…、１５２−ｍを介して、昇圧部１５のポンプ回路１５１−１、…、１５１−ｍに入力される。これにより、ポンプ回路１５１−１、…、１５１−ｍそれぞれが、パルス信号Ｔｏｓの１周期ずつ遅れて順に動作し始める。
【００５２】
図４は、本実施形態における昇圧部１５の動作を示す波形図である。縦軸方向はそれぞれの信号のレベル又は電流値を示し、横軸方向は時間を示す。昇圧制御回路１６が上述のようにパルス信号Ｔｏｓに立ち上がりに応じてＨレベルに変化する制御信号ＥＮ１、…、ＥＮｍを昇圧部１５に出力すると、昇圧部１５のポンプ回路１５１−１、…、１５１−ｍが順に動作を開始して、ポンプ回路１５１−１、…、１５１−ｍそれぞれの出力電位ｎＶｄｄが上昇する。また、ポンプ回路１５１−１、…、１５１−ｍが順に動作を開始することにより、それぞれポンプ回路に流れる電流Ｉｄｄ＿１、…、Ｉｄｄ＿ｍも上昇し、内部電源回路１に流れる電流Ｉｄｄは、パルス信号Ｔｏｓの立ち上がり（変化）に応じて動作を開始するポンプ回路１５１−１、…、１５１−ｍに対応して上昇する。
【００５３】
半導体装置１００において、内部電源回路１に昇圧制御回路１６と、昇圧制御回路１６に制御される昇圧部１５とを備えることにより、オシレータ１４が出力するパルス信号Ｔｏｓの立ち上がりに応じて、昇圧制御回路１６は、昇圧部１５が有する複数のポンプ回路１５１−１、…、１５１−ｍを順々に昇圧動作させる制御信号ＥＮ１、…、ＥＮｍを昇圧部１５に出力する。これにより、ポンプ回路１５１−１、…、１５１−ｍは、制御信号ＥＮ１、…、ＥＮｍにより動作の開始が制御され、動作を開始するときに生じる電流の変化をパルス信号Ｔｏｓの周期に応じて分散させることができ、内部電源回路１に生じる電流の急峻な増加を抑制し、処理回路２に印加される電圧の変化を低減することができる。
【００５４】
すなわち、内部電源回路１が、複数のポンプ回路１５１−１、…、１５１−ｍをパルス信号の周期に応じて昇圧動作を開始させることにより、内部電源回路１に流れる電流の急峻な変動を抑制することで、処理回路２に印加される電圧に生じるノイズを削減することができる。また、昇圧部１５の出力にコンデンサ１７を設けたことにより、少ないポンプ回路で昇圧動作を行っても接続された負荷の変動により出力電位ｎＶｄｄを平滑化することができる。
【００５５】
（第２実施形態）
第２実施形態は、第１実施形態の昇圧制御回路１６と異なる構成の昇圧制御回路１６Ａを備える点が異なる構成である。以下、昇圧制御回路１６Ａの構成を説明し、他の構成については説明を省略する。
【００５６】
図５は、第２実施形態の昇圧制御回路１６Ａの構成を示す回路図と、その動作を示す波形図である。図５（ａ）に示すように、昇圧制御回路１６Ａは、フリップフロップ１６１−１、…、１６１−ｍを有している。フリップフロップ１６１−１、…、１６１−ｍそれぞれは、シフトレジスタを構成するようにデータ入力端Ｄとデータ出力端Ｑとが直列に接続され、初段のフリップフロップ１６１−１のデータ入力端には、Ｈレベルの信号として電源電位Ｖｄｄが接続される。
【００５７】
また、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、データ出力端から出力される信号を制御信号ＥＮ１、…、ＥＮｍとして昇圧部１５に出力する。すなわち、フリップフロップ１６１−１、…、１６１−ｍそれぞれを、ポンプ回路１５１−１、…、１５１−ｍに対応付けられ、フリップフロップ１６１−１、…、１６１−ｍそれぞれが記憶するビット信号によりポンプ回路１５１−１、…、１５１−ｍそれぞれにパルス信号Ｔｏｓを入力するか否かを選択する構成となっている。
【００５８】
また、全てのフリップフロップ１６１−１、…、１６１−ｍのリセット端Ｒには、反転されたイネーブル信号ＥＮが入力され、シフトレジスタの初段から数えて奇数番目のフリップフロップのクロック端ＣＫには、パルス信号Ｔｏｓが入力され、シフトレジスタの初段から数えて偶数番目のフリップフロップには、反転されたパルス信号Ｔｏｓがクロック端ＣＫに入力される。
【００５９】
図５（ｂ）は、上述のように構成された昇圧制御回路１６Ａの動作を示す波形図である。縦軸方向はそれぞれの信号のレベルを示し、横軸方向は時間を示す。図示するように、Ｈレベルのイネーブル信号ＥＮが入力されているとき、周期的に変化するパルス信号Ｔｏｓが入力されると、パルス信号Ｔｏｓの立ち上がり及び立ち下がり（変化）に応じて制御信号ＥＮ１、…、ＥＮｍが順にＬレベルからＨレベルに変化する。すなわち、昇圧制御回路１６Ａは、パルス信号Ｔｏｓの半周期ごとに、制御信号ＥＮ１、…、ＥＮｍを順にＨレベルに変化させる。
昇圧部１５は、パルス信号Ｔｏｓの半周期ごとに順次Ｈレベルに変化する制御信号ＥＮ１、…、ＥＮｍが昇圧制御回路１６Ａから入力されることにより、ポンプ回路１５１−１、…、１５１−ｍがパルス信号Ｔｏｓの半周期ごとに順次動作を開始する。
【００６０】
第２実施形態では、パルス信号Ｔｏｓの１周期に替わって半周期ごとにパルス回路１５１−１、…、１５１−ｍの昇圧動作を開始させることができ、第１実施形態に比べ、ポンプ回路１５１−１、…、１５１−ｍの動作開始のタイミングを１周期より短い時間間隔である半周期で調節することができる。
【００６１】
（第３実施形態）
図６は、第３実施形態の内部電源回路１Ｂの構成を示す概略ブロック図、及び、昇圧制御回路１６Ｂの構成を示す回路図である。図６（ａ）に示すように、内部電源回路１Ｂは、検出回路１１と、基準電位出力回路１２と、コンパレータ１３と、オシレータ１４と、昇圧部１５と、昇圧制御回路１６Ｂと、コンデンサ１７と、ＯＲゲート１８とを備える。本実施形態における内部電源回路１Ｂは、第１実施形態の内部電源回路１に比べ、昇圧制御回路１６に替えて昇圧制御回路１６Ｂと、ＯＲゲート１８とを備える点以外、第１実施形態と同じ構成を有しているので、該当する箇所には同じ符号を付して、その説明を省略する。
【００６２】
昇圧制御回路１６Ｂには、コンパレータ１３が出力する制御信号Ｃｏｍｐｏｕｔと、ＯＲゲート１８が出力するイネーブル信号ＥＮと、オシレータ１４が出力するパルス信号Ｔｏｓとが入力される。また、昇圧制御回路１６Ｂは、入力された制御信号Ｃｏｍｐｏｕｔと、イネーブル信号ＥＮ、及び、パルス信号Ｔｏｓに応じて、昇圧部１５が備えるｍ個のポンプ回路１５１−１、…、１５１−ｍそれぞれに対して、昇圧動作に使用するオシレータ１４が出力するパルス信号Ｔｏｓを入力するか否かを選択する制御信号ＥＮ１、…、ＥＮｍを出力する。
【００６３】
ＯＲゲート１８は、コンパレータ１３が出力する制御信号Ｃｏｍｐｏｕｔと、昇圧制御回路１６Ｂが出力する制御信号ＥＮ１、…、ＥＮｍとが入力され、入力された制御信号Ｃｏｍｐｏｕｔと制御信号ＥＮ１、…、ＥＮｍとを論理和演算した結果をオシレータ１４と、昇圧制御回路１６Ｂとに出力する。
オシレータ１４は、第１実施形態において入力されていたコンパレータ１３が出力する制御信号Ｃｏｍｐｏｕｔに替わって、ＯＲゲート１８が出力するイネーブル信号ＥＮが入力され、Ｈレベルのイネーブル信号ＥＮが入力されると発振し、パルス信号Ｔｏｓを出力する。
【００６４】
図６（ｂ）は、昇圧制御回路１６Ｂの構成を示した回路図である。図６（ｂ）に示すように、昇圧制御回路１６Ｂは、フリップフロップ１６１−１、…、１６１−ｍを有している。フリップフロップ１６１−１、…、１６１−ｍには、パルス信号Ｔｏｓがクロック端ＣＫに入力され、反転されたイネーブル信号ＥＮがリセット端Ｒに入力される。また、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、シフトレジスタを構成するようにデータ入力端Ｄとデータ出力端Ｑとが直列に接続され、初段のフリップフロップ１６１−１のデータ入力端には、コンパレータ１３が出力する制御信号Ｃｏｍｐｏｕｔが入力される。
【００６５】
また、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、データ出力端から出力される信号を制御信号ＥＮ１、…、ＥＮｍとして昇圧部１５に出力する。すなわち、フリップフロップ１６１−１、…、１６１−ｍそれぞれは、ポンプ回路１５１−１、…、１５１−ｍに対応付けられ、フリップフロップ１６１−１、…、１６１−ｍそれぞれが記憶するビット信号によりポンプ回路１５１−１、…、１５１−ｍそれぞれにパルス信号Ｔｏｓを入力するか否かを選択する構成となっている。
【００６６】
図７は、本実施形態における内部電源回路１Ｂの動作を示す波形図である。縦方向はそれぞれの信号のレベルを示し、横軸方向は時間を示す。
時刻ｔ１において、外部よりＨレベルの昇圧開始信号が入力されると、コンパレータ１３が出力電位ｎＶｄｄに応じた検出電位Ｖａと、基準電位Ｖｒｅｆとを比較し、Ｈレベルの制御信号Ｃｏｍｐｏｕｔを出力する。ＯＲゲート１８は、Ｈレベルの制御信号Ｃｏｍｐｏｕｔが入力されると、Ｈレベルのイネーブル信号ＥＮを昇圧制御回路１６Ｂとオシレータ１４とに出力する。オシレータ１４は、Ｈレベルのイネーブル信号ＥＮが入力されると発振を始め、パルス信号Ｔｏｓを昇圧部１５と昇圧制御回路１６Ｂとに出力する。
昇圧制御部１６Ｂは、パルス信号Ｔｏｓの立ち上がりごとに、制御信号ＥＮ１、…、ＥＮｍを順にＨレベルに変化させて昇圧部１５に出力する。これにより、ポンプ回路１５１−１からポンプ回路１５１−ｍの順に昇圧動作を開始する。
【００６７】
時刻ｔ２において、外部よりＬレベルの昇圧開始信号が入力されると、コンパレータ１３は、Ｌレベルの制御信号Ｃｏｍｐｏｕｔを出力する。昇圧制御回路１６Ｂにおいて、Ｌレベルの制御信号Ｃｏｍｐｏｕｔが入力されると、パルス信号Ｔｏｓの立ち上がりごとに、制御信号ＥＮ１から制御信号ＥＮｍの順にＬレベルに変化する。制御信号ＥＮ１、…、ＥＮｍが順にＬレベルに変化することにより、ポンプ回路１５１−１からポンプ回路１５１−ｍの順に昇圧動作を停止する。
ＯＲゲート１８は、最後に制御信号ＥＮｍがＬレベルに変化すると、Ｌレベルの制御信号ＥＮを昇圧制御回路１６Ｂとオシレータ１４とに出力し、昇圧制御回路１６Ｂにおいて、全てのフリップフロップ１６１−１、…、１６１−ｍが、イネーブル信号ＥＮによりリセット状態となると共に、オシレータ１４が発振と、パルス信号Ｔｏｓの出力とを停止する。
【００６８】
上述の構成及び動作により、内部電源回路１Ｂは、第１実施形態の内部電源回路１と同様に、昇圧開始時にはパルス信号Ｔｏｓの立ち上がりに応じて、ポンプ回路１５１−１、…、１５１−ｍが順に昇圧動作を開始する。更に、Ｌレベルの昇圧開始信号が外部から入力されると、内部電源回路１Ｂは、ポンプ回路１５１−１、…、１５１−ｍの順に昇圧動作を停止させる。これにより、内部電源回路１は、昇圧動作開始時と同様に、昇圧動作停止時に生じる電流Ｉｄｄの変化をパルス信号Ｔｏｓの周期に応じて分散させることができ、内部電源回路１Ｂに生じる電流の急峻な増減を制御し、処理回路２に印加される電圧の変化（電源ノイズ）を低減することができる。
【００６９】
なお、本実施形態では、第１実施形態に対応する構成、すなわち、パルス信号Ｔｏｓの１周期間隔に応じて、ポンプ回路１５１−１、…、１５１−ｍを停止させる構成について説明したが、第２実施形態に対して同様の構成を用いて、パルス信号Ｔｏｓの半周期間隔に応じて、ポンプ回路１５１−１、…、１５１−ｍを順に停止させる構成としてもよい。
【００７０】
なお、第１実施形態の昇圧制御回路１６と、第３実施形態の昇圧制御回路１６Ｂは、パルス信号Ｔｏｓの１周期間隔で制御信号ＥＮ１、…、ＥＮｍを変化させ、第２実施形態の昇圧制御回路１６Ａは、パルス信号Ｔｏｓの半周期間隔で制御信号ＥＮ１、…、ＥＮｍを変化させる構成としたが、１周期間隔と半周期間隔との両方を組み合わせて制御信号ＥＮ１、…、ＥＮｍをＨレベルに変化させる構成としてもよい。
【００７１】
なお、第１実施形態の昇圧制御回路１６、第２実施形態の昇圧制御回路１６Ａ、第３実施形態の昇圧制御回路１６Ｂでは、フリップフロップ１６１−１、…、１６１−ｍは、シフトレジスタを構成する接続とし、ポンプ回路１５１−１、…、１５１−ｍに対して１つずつ昇圧動作を開始させる構成としたが、組み合わせ回路を用いて２つ以上のポンプ回路を１度に動作させる構成としてもよい。また、パルス信号Ｔｏｓの毎周期にポンプ回路の昇圧動作を開始させずに複数周期ごとにポンプ回路の昇圧動作を開始させる構成としてもよい。それにより、オシレータ１４の発振周期が短い場合でも、ポンプ回路の昇圧動作を開始するタイミングを時間的に分散させることができる。
【００７２】
（シミュレーション結果）
図８は、第１実施形態の内部電源回路１の構成によるシミュレーション結果を示すグラフである。但し、昇圧部１５は、６つのポンプ回路１５１−１、…、１５１−６を有し昇圧開始信号が入力されると、パルス信号Ｔｏｓの立ち上がりに応じて、３個、４個、５個、６個の順にポンプ回路の昇圧動作を開始させる構成となっている。
図８（ａ）は、ポンプ回路１５１−１、…、１５１−６それぞれに入力されるパルス信号Ｔｏｓの波形図である。縦軸方向はパルス信号Ｔｏｓそれぞれのレベルを示し、横軸方向は時間を示す。図８（ｂ）は、内部電源回路１に流れる電流Ｉｄｄの波形図である。縦軸方向は電流値を示し、横軸方向は時間を示す。図示するように、動作するポンプ回路数が増えるに応じて、電流Ｉｄｄの電流値が高くなることを示している。図８（ｃ）は、図８（ｂ）に対して、電流Ｉｄｄの電流値の変化を示す補助線を加えた波形図である。
【００７３】
図９は、第１実施形態の内部電源回路１に流れる電流Ｉｄｄのシミュレーション結果と、内部電源回路１の昇圧部１５が有する全てのポンプ回路に昇圧動作の一斉に開始した場合における電流Ｉｄｄのシミュレーション結果とを比較する波形図である。縦軸方向は電流値を示し、横軸方向は時間を示す。波形Ｇａは、第１実施形態の電流Ｉｄｄを示し、波形Ｇｂは、一斉にポンプ回路を動作させた場合のＩｄｄを示す。図示するように、波形Ｇｂで示される電流Ｉｄｄは、動作開始と共に急峻に上昇しているのに対して、本実施形態の電流Ｉｄｄを示す波形Ｇａは、波形Ｇｂに比較すると緩やかに上昇している。
このように、第１実施形態及び第２実施形態の半導体装置は、内部電源回路１に流れる電流Ｉｄｄの急峻な変化を抑制することができる。
【００７４】
図１０は、第１実施形態における内部電源回路１に流れる電流Ｉｄｄと、処理回路２に印加される電圧を示す波形図である。但し、ここでは、昇圧部１５は、１０個のポンプ回路を順に１つずつ動作させる。このとき、図示するように、従来の内部電源回路９１の電流が急峻に立ち上がるのに比べ、第１実施形態の内部電源回路１の電流Ｉｄｄは、オシレータ１４が出力するパルス信号Ｔｏｓに応じて、上昇することが示されている。
また、上述のように電流Ｉｄｄの急峻な上昇を抑制したことにより、処理回路２に印加されている電圧に生じる内部電源回路１による変動を約十分の一に抑制できることを示している。
【産業上の利用可能性】
【００７５】
Ｄｉｃｋｓｏｎ方式のチャージポンプ回路を用いる半導体装置に適用することができる。
【符号の説明】
【００７６】
１…内部電源回路、２…処理回路、８…外部直流電源、９…半導体装置
１１…検出回路、１２…基準電位出力回路、１３…コンパレータ、１４…オシレータ
１５…昇圧部、１６、１６Ａ、１６Ｂ…昇圧制御回路、１７…コンデンサ
１００…半導体装置
１５１−１、１５１−ｍ…ポンプ回路、１５２−１、１５２−ｍ…ＡＮＤゲート
１６１−１、１６１−ｍ…フリップフロップ
９０…処理回路、９１、９１ａ、９１ｂ…内部電源回路
９３−１、９３−ｎ…ダイオード、９４−１、９４−ｎ…コンデンサ
９５…インバータ、９７…ＮＡＮＤゲート
９１１…検出回路、９１２…基準電位出力回路、９１３…コンパレータ
９１４、９１４ａ…オシレータ、９１５、９１５ａ…昇圧部
９１５−１、９１５−２、９１５−ｍ…ポンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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